(57)【特許請求の範囲】
【請求項１】
人工シナプスにおいてスパイク依存可塑性を発生させるための方法であって、
第１のニューロンにおいて、前記第１のニューロンに対する総積分入力が第１の所定の閾値を超えたときに、シナプス前スパイク・イベントを生成するステップと、
第２のニューロンにおいて、前記第２のニューロンに対する総積分入力が第２の所定の閾値を超えたときに、シナプス後スパイク・イベントを生成するステップと、
前記シナプス前スパイク・イベント後に、第１のパルスを、相変化メモリ素子を有するシナプスのシナプス前ノードに印加するステップと、
前記シナプス後スパイク・イベント後に、第２の変動パルスを前記シナプスのシナプス後ノードに印加するステップと
を含み、前記シナプスを通る電流が、前記第１のパルスの時点における前記第２の変動パルスの状態の関数である、方法。
【請求項２】
前記相変化メモリ素子のコンダクタンスが、前記相変化メモリ素子を通って流れる電流の大きさに依存する、請求項１に記載の方法。
【請求項３】
前記相変化メモリ素子を有する前記シナプスの前記シナプス前ノードに前記第１のパルスを印加する前記ステップが、前記第１のパルスをトランジスタのゲートに印加するステップをさらに含み、前記トランジスタは、前記相変化メモリ素子の第１の端部と接地との間に直列に接続される、請求項２に記載の方法。
【請求項４】
前記第２のパルスが、周波数が高くなっていく複数の短パルスを含み、その結果、前記シナプスの前記シナプス後ノードに印加される前記短パルスの数が、前記シナプス後スパイク・イベントが前記シナプス前スパイク・イベントの後に続く時間遅延の量に依存するようになっている、請求項３に記載の方法。
【請求項５】
前記相変化メモリ素子の抵抗が、前記相変化メモリ素子に印加される前記複数の短パルスの数に依存する、請求項４に記載の方法。
【請求項６】
前記相変化メモリ素子のコンダクタンスが、前記第１及び第２のパルスのうちのどちらが先に印加されるかに依存する、請求項１に記載の方法。
【請求項７】
前記第２のパルスが、前記複数の短パルスの後に、減少しながらゼロボルトに到達する電圧レベルを有する階段状電圧パルスをさらに含み、その結果、前記相変化メモリ素子を通って流れる前記電流の大きさが、前記シナプス前スパイク・イベントが前記シナプス後スパイク・イベントの後に続く時間遅延の量に依存するようになっている、請求項４に記載の方法。
【請求項８】
前記シナプス前スパイク・イベントが、最大時間ウィンドウを上回る時間で前記シナプス後スパイク・イベントの後に続くか又は先行する場合には、前記相変化メモリ素子を通って電流が流れない、請求項７に記載の方法。
【請求項９】
人工ニューロンにおいてスパイク依存可塑性を発生させるための方法であって、
第１のニューロンにおいてシナプス前スパイク・イベントを生成するステップと、
第２のニューロンにおいてシナプス後スパイク・イベントを生成するステップと、
前記シナプス前スパイク・イベント後に、第１のパルスをトランジスタのゲートに印加するステップであって、前記トランジスタは、シナプス内の相変化メモリ素子の第１の端部と接地との間に直列に接続される、ステップと、
前記シナプス後スパイク・イベント後に、第２の変動パルスを前記シナプスのシナプス後ノードに印加するステップと
を含み、前記シナプスを通る電流が、前記第１のパルスの時点における前記第２の変動パルスの状態の関数であり、前記相変化メモリ素子のコンダクタンスが、前記シナプスを通る前記電流に依存する、方法。
【請求項１０】
前記第２のパルスが、周波数が高くなっていく複数の短パルスを含み、その結果、前記シナプスの前記シナプス後ノードに印加される前記短パルスの数が、前記シナプス後スパイク・イベントが前記シナプス前スパイク・イベントの後に続く時間遅延の量に依存するようになっている、請求項９に記載の方法。
【請求項１１】
前記相変化メモリ素子の抵抗が、前記相変化メモリ素子に印加される前記短パルスの数に依存する、請求項１０に記載の方法。
【請求項１２】
前記相変化メモリ素子のコンダクタンスが、前記第１及び第２のパルスのうちのどちらが先に印加されるかに依存する、請求項１１に記載の方法。
【請求項１３】
前記第２のパルスが、前記複数の短パルスの後に、減少しながらゼロボルトに到達する電圧レベルを有する階段状電圧パルスをさらに含み、その結果、前記相変化メモリ素子を通って流れる電流の大きさが、前記シナプス前スパイク・イベントが前記シナプス後スパイク・イベントの後に続く時間遅延の量に依存するようになっている、請求項１２に記載の方法。
【請求項１４】
前記シナプス前スパイク・イベントが、最大時間ウィンドウを上回る時間で前記シナプス後スパイク・イベントの後に続くか又は先行する場合には、前記相変化メモリ素子を通って電流が流れない、請求項１３に記載の方法。
【請求項１５】
前記第２のパルスが、固定周波数の複数のパルスと、それに続く一定電圧レベルをさらに含み、前記シナプスを通って流れる電流の大きさが、前記第１のパルスの時点における前記第２の変動パルスの状態の関数であり、前記相変化メモリ素子のコンダクタンスが、前記相変化メモリ素子を通って流れる前記電流の大きさに依存する、請求項９に記載の方法。
【請求項１６】
前記第２の変動パルスが、前記一定電圧レベルの後でゼロ電圧レベルまで降下する、請求項１５に記載の方法。
【請求項１７】
人工ニューロンにおいてスパイク依存可塑性を発生させるための装置であって、
第１の端部においてシナプス後端子に接続された相変化メモリ・デバイスと、
前記相変化メモリ・デバイスの第２の端部と接地との間の直列のトランジスタであって、そのゲートがシナプス前端子に接続されたトランジスタと、
前記シナプス前端子及びシナプス後端子に対する複数の電圧パルスをそれぞれ生成する第１のニューロン及び第２のニューロンであって、前記第１のニューロン及び前記第２のニューロンが、複数のニューロンからの入力を受信し、各ニューロンに対する総積分入力が所定の第１の閾値及び第２の閾値を超えたときにシナプス前内部スパイク・イベント及びシナプス後内部スパイク・イベントをそれぞれ生成し、前記シナプス前スパイク・イベントに応答して、前記第１のニューロンが、前記シナプス前端子において、前記シナプス前スパイク・イベントの所定の時間後に生じる第１のパルスを生成し、前記シナプス後スパイク・イベントに応答して、前記第２のニューロンが、前記シナプス後端子において、周波数が高くなっていく複数のパルスを含む第２のパルスを生成し、その結果、前記相変化メモリ・デバイスを通る電流が、前記第１のパルスの時点における前記第２のパルスの状態の関数となる、第１のニューロン及び第２のニューロンと
を含む装置。
【請求項１８】
前記相変化メモリ・デバイスのコンダクタンスが、前記相変化メモリ・デバイスを通って流れる電流の大きさに依存する、請求項１７に記載の装置。
【請求項１９】
前記シナプス後端子に印加される前記第２のパルス数が、前記シナプス後スパイク・イベントが前記シナプス前スパイク・イベントの後に続く時間遅延に依存する、請求項１８に記載の装置。
【請求項２０】
前記相変化メモリ・デバイスの抵抗が、前記相変化メモリ・デバイスに印加されるパルスの数に依存する、請求項１９に記載の装置。
【請求項２１】
前記トランジスタが、金属酸化膜半導体（ＭＯＳ）トランジスタである、請求項１７に記載の装置。
【請求項２２】
人工ニューロンにおいてスパイク依存可塑性を発生させるための装置であって、
シナプス後端子及びシナプス前端子と、相変化メモリ・デバイスとを有するシナプスであって、前記相変化メモリ・デバイスが第１の端部において前記シナプス後端子に接続された、シナプスと、
前記相変化メモリ・デバイスの第２の端部に接続されたトランジスタであって、そのゲートが前記シナプス前端子に接続されたトランジスタと、
シナプス前スパイク・イベントに応答して第１のパルスを生成する、前記シナプス前端子に接続された第１のニューロンと、
シナプス後スパイク・イベントに応答して第２のパルスを生成する、前記シナプス後端子に接続された第２のニューロンと
を含み、前記相変化メモリ・デバイスのコンダクタンスが、前記シナプス前スパイク・イベント又はシナプス後スパイク・イベントのうちのどちらが先に起こるかに依存する、装置。
【請求項２３】
前記相変化メモリ・デバイスが、マッシュルーム型セルの相変化メモリ・デバイスである、請求項２２に記載の装置。
【請求項２４】
前記相変化メモリ・デバイスが、ポア型セルの相変化メモリ・デバイスである、請求項２２に記載の装置。
【請求項２５】
人工ニューロンにおいてスパイク依存可塑性を発生させるためのコンピュータ・プログラムであって、具体化されたコンピュータ使用可能プログラム・コードを有するコンピュータ使用可能媒体を含み、前記コンピュータ使用可能プログラム・コードが、
第１のニューロンにおいて、前記第１のニューロンに対する総積分入力が第１の所定の閾値を超えたときに、シナプス前スパイク・イベントを生成し、
第２のニューロンにおいて、前記第２のニューロンに対する総積分入力が第２の所定の閾値を超えたときに、シナプス後スパイク・イベントを生成し、
前記シナプス前スパイク・イベント後に、第１のパルスを、相変化メモリ素子を有するシナプスのシナプス前ノードに印加し、
前記シナプス後スパイク・イベント後に、第２の変動パルスを前記シナプスのシナプス後ノードに印加し、前記シナプスを通る電流が、前記第１のパルスの時点における前記第２の変動パルスの状態の関数となるように構成されたコンピュータ使用可能プログラム・コードを含む、コンピュータ・プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、人工神経網に関する。特に、本発明は、相変化メモリを用いた、スパイク依存可塑性を有する電子学習シナプスに関する。
【背景技術】
【０００２】
ニューロンの軸索と別のニューロン上の樹状突起との間の接点はシナプスと呼ばれ、そのシナプスに関して、これらの２つのニューロンは、それぞれシナプス前及びシナプス後と呼ばれる。我々の個々の経験の本質は、シナプスのコンダクタンスの形で記憶される。シナプスのコンダクタンスは、スパイク・タイミング依存可塑性（ＳＴＤＰ）に従って、シナプス前ニューロンとシナプス後ニューロンとの相対スパイク時間の関数として時間と共に変化する。ＳＴＤＰ規則は、あるシナプスのシナプス前ニューロンが発火した後にシナプス後ニューロンが発火する場合には、そのシナプスのコンダクタンスを増大させ、これらの２つの発火の順序が逆の場合には、シナプスのコンダクタンスを減少させる。さらに、この変化はこれらの２つのイベント間のまさにその遅延に依存し、遅延が大きくなればなるほど、変化の大きさは小さくなるようになっている。
【０００３】
人工神経網は、コンピュータが本質的に生物の脳の機能と類似した方式で機能することを可能にする計算システムである。人工神経網は、通常は、０と１とを操作する従来のデジタル・モデルを利用するものではない。その代わりに、神経網は、生物の脳のニューロンに、機能上、概略的に等価な処理要素間の接続を作り出す。人工神経網は、生物のニューロンに基づいてモデル化された種々の電子回路から構成することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、人工シナプスにおいてスパイク依存可塑性を発生させるためのシステム、方法及びコンピュータ・プログラムを提供することである。
【課題を解決するための手段】
【０００５】
本発明の１つの実施形態によれば、人工ニューロンにおいてスパイク依存可塑性を発生させるための方法は、第１のニューロンにおいて、第１のニューロンに対する総積分入力が第１の所定の閾値を超えるたきに、シナプス前スパイクを生成するステップと、第２のニューロンにおいて、第２のニューロンに対する総積分入力が第２の所定の閾値を超えたときに、シナプス後スパイク・イベントを生成するステップと、シナプス前スパイク・イベント後に、第１のパルスを、相変化メモリ素子を有するシナプスのシナプス前ノードに印加するステップと、シナプス後スパイク後に、第２の変動パルスをシナプスのシナプス後ノードに印加するステップとを含み、シナプスを通る電流は、第１のパルスの時点における第２の変動パルスの状態の関数である。
【０００６】
本発明の別の実施形態によれば、人工ニューロンにおいてスパイク依存可塑性を発生させるための方法は、第１のニューロンにおいてシナプス前スパイク・イベントを生成するステップと、第２のニューロンにおいてシナプス後スパイク・イベントを生成するステップと、シナプス前スパイク・イベント後に第１のパルスをトランジスタのゲートに印加するステップであって、トランジスタは、シナプス内の相変化メモリ素子の第１の端部と接地との間に直列に接続される、ステップと、シナプス後スパイク・イベント後に第２の変動パルスをシナプスのシナプス後ノードに印加するステップとを含み、シナプスを通る電流は、第１のパルスの時点における第２の変動パルスの状態の関数であり、相変化メモリ素子のコンダクタンスは、シナプスを通る電流に依存する。
【０００７】
本発明の別の実施形態によれば、人工ニューロンにおいてスパイク依存可塑性を発生させるための装置は、第１の端部においてシナプス後端子に接続された相変化メモリ・デバイスと、相変化メモリ・デバイスの第２の端部と接地との間の直列のトランジスタであって、そのゲートがシナプス前端子に接続されたトランジスタと、シナプス前端子及びシナプス後端子に対する複数の電圧パルスをそれぞれ生成する第１のニューロン及び第２のニューロンであって、第１のニューロン及び第２のニューロンが、複数のニューロンからの入力を受信し、各ニューロンに対する総積分入力が所定の第１の閾値及び第２の閾値を超えるたきにシナプス前内部スパイク・イベント及びシナプス後内部スパイク・イベントをそれぞれ生成し、シナプス前スパイク・イベントに応答して、第１のニューロンが、シナプス前端子において、シナプス前スパイク・イベントの所定の時間後に生じる第１のパルスを生成し、シナプス後スパイク・イベントに応答して、第２のニューロンが、シナプス後端子において、周波数が高くなっていく複数のパルスを含む第２のパルスを生成し、その結果、相変化メモリ・デバイスを通る電流が、第１のパルスの時点における第２のパルスの状態の関数となる、第１のニューロン及び第２のニューロンとを含む。
【０００８】
本発明の別の実施形態によれば、人工ニューロンにおいてスパイク依存可塑性を発生させるための装置は、シナプス後端子及びシナプス前端子と相変化メモリ・デバイスとを有するシナプスであって、相変化メモリ・デバイスが第１端においてシナプス後端子に接続された、シナプスと、相変化メモリ・デバイスの第２端に接続されたトランジスタであって、そのゲートがシナプス前端子に接続されたトランジスタと、シナプス前スパイク・イベントに応答して第１のパルスを生成する、シナプス前端子に接続された第１のニューロンと、シナプス後スパイク・イベントに応答して第２のパルスを生成する、シナプス後端子に接続された第２のニューロンとを含み、相変化メモリのコンダクタンスは、シナプス前スパイク・イベント又はシナプス後スパイク・イベントのどちらが先に起こるかに依存する。
【０００９】
本発明の別の実施形態によれば、人工ニューロンにおいてスパイク依存可塑性を発生させるためのコンピュータ・プログラムは、具体化されたコンピュータ使用可能プログラム・コードを有するコンピュータ使用可能媒体を含み、コンピュータ使用可能プログラム・コードは、第１のニューロンにおいて、第１のニューロンに対する総積分入力が第１の所定の閾値を超えたときに、シナプス前スパイク・イベントを生成し、第２のニューロンにおいて、第２のニューロンに対する総積分入力が第２の所定の閾値を超えたときに、シナプス後スパイク・イベントを生成し、シナプス前スパイク・イベント後に、第１のパルスを、相変化メモリ素子を有するシナプスのシナプス前ノードに印加し、シナプス後スパイク・イベント後に、第２の変動パルスをシナプスのシナプス後ノードに印加し、シナプスを通る電流が、第１のパルスの時点における第２のパルスの状態の関数となるように構成されたコンピュータ使用可能プログラム・コードを含む。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態による人工シナプス・システムのブロック図を示す。
【図２】相変化メモリ・デバイスの例示的な抵抗特性を、デバイスを通る電流の関数として示す。
【図３】相変化メモリ・デバイスの例示的な抵抗特性を、デバイスに印加されたＳＥＴパルスの関数として示す。
【図４】本発明の実施形態による、図１に示されるパルス・シェーパ１４によって生成される、例示的な変換されたシナプス前及びシナプス後パルスを示す。
【図５】本発明の実施形態による、元のシナプス後スパイクの直前に元のシナプス前スパイクが所望の時間ウィンドウ内で到着する場合に印加される、シナプス前及びシナプス後パルスを示す。
【図６】本発明の実施形態による、元のシナプス後スパイクの直後に元のシナプス前スパイクが所望の時間ウィンドウ内で到着する場合に印加される、シナプス前及びシナプス後パルスを示す。
【図７】本発明の実施形態による、元のシナプス後スパイクのかなり前又は後に元のシナプス前スパイクが到着する場合に印加される、シナプス前及びシナプス後パルスを示す。
【図８】本発明の実施形態によるバイナリ・シナプスに対してパルス・シェーパによって生成される、例示的な変換されたシナプス前及びシナプス後パルスを示す。
【図９】本発明の実施形態によるバイナリ・シナプスに対してパルス・シェーパによって生成される、例示的な変換されたシナプス前及びシナプス後パルスを示す。
【図１０】本発明の実施形態による、人工シナプスにおいてスパイク・タイミング依存可塑性を発生させるためのプロセスのフローチャートを示す。
【図１１】本発明の１つの実施形態を実装するために有用な情報処理システムの高レベル・ブロック図を示す。
【発明を実施するための形態】
【００１１】
本発明の実施形態は、相変化メモリを用いたスパイク・タイミング依存可塑性を有する電子学習シナプスのための、システム、方法及びコンピュータ可読媒体を提供する。「ニューロン」という用語は、脳の個々の情報処理ユニットを表現するために、１８９１年にＨｅｉｎｒｉｃｈ  Ｗｉｌｈｅｌｍ  Ｇｏｔｔｆｒｉｅｄ  ｖｏｎ  Ｗａｌｄｅｙｅｒ−Ｈａｒｔｚによって造語された。２つのニューロン間の接合部は、１８９７年にＳｉｒ  Ｃｈａｒｌｅｓ  Ｓｈｅｒｒｉｎｇｔｏｎによって「シナプス」と名付けられた。情報は、シナプスを通って一方向だけに沿って流れるので、「シナプス前」及び「シナプス後」ニューロンについて論じる。ニューロンは、シナプスを介して受け取った十分な入力によって活性化されると「スパイク」を発し、このスパイクが、そのニューロンがそのシナプスにとってのシナプス前となるシナプスに受け渡される。ニューロンは、「興奮性」又は「抑制性」のいずれかであり得る。
【００１２】
脳は、ノードがニューロンであり、エッジがシナプスである、有向グラフとして考えることができる。以下の表は、マウス、ラット及びヒトにおけるニューロン及びシナプスの概数を示す。哺乳類の皮質内の各ニューロンは、およそ８，０００のシナプスを他のニューロンとの間に形成する。
マウス            ラット            ヒト
ニューロン      １６×１０６      ５６×１０６        ２２×１０９
シナプス        １２８×１０９    ４４８×１０９      ２２０×１０１２
【００１３】
脳の計算資源、伝達資源及び記憶資源は全てシナプス数に比例するものであり、ニューロン数に比例するものではない。電力及び空間の要求量でさえ、シナプス数に比例する。
【００１４】
シナプスの物理特性のうちの幾つかは、以下のとおりである。シナプス密度は１ｍｍ３当たりおよそ７．２×１０８であり、これは、シナプスを全ての方向で１μｍの間隔を有する三次元グリッド上に配置することにほぼ相当する。この形状は、全ての哺乳類の皮質に共通する自然の定数であるように思われる。
【００１５】
シナプス結合荷重は、シナプス前発火がシナプス後ニューロンに及ぼす影響である。シナプス結合荷重は可塑性又は順応性であり、時間によって変化する。シナプス結合荷重は、（ａ）長期及び（ｂ）短期という２つの可塑性の形態を示す。シナプスの伝達特性における長期的変化は学習及び記憶のための生理学的基質を提供するのに対して、短期的変化は様々な計算をサポートする。短期的可塑性の機構は利得制御の形態であり、この開示においては扱わない。
【００１６】
長期的結合荷重の順応機構は、スパイク・タイミング依存可塑性（ＳＴＤＰ）として知られている。因果律は、ＳＴＤＰの重要な要素である。相関活動（correlated activity）は、学習されるべき因果関係を反映するのではなく、純粋に偶然に起こり得る。シナプス後反応を予測することに関して一貫して最良である入力が、そのニューロンに対する最も強力な入力となるはずである。したがってＳＴＤＰにおいては、シナプスは、そのシナプスのシナプス前作用電位がシナプス後ニューロンの発火に先立って生じ、それゆえシナプス後ニューロンの発火に寄与したであろう場合にのみ強化される。偶発的な、因果関係のない一致は、シナプスを弱めることになる。
【００１７】
ＳＴＤＰの広く普及している現象論的説明のうちの１つを記載する。すなわち、（ａ）シナプス前ニューロンが、シナプス後ニューロンが発火するｔミリ秒前に発火すると、シナプス結合荷重は、Ａ＋ｅｘｐ（−ｔ／τ）だけ増大し（強化される、増強される）、ここでＡ＋及びτは定数であり、（ｂ）シナプス前ニューロンが、シナプス後ニューロンが発火したｔミリ秒後に発火すると、シナプス結合荷重は、Ａ―ｅｘｐ（−ｔ／λ）だけ減少し（弱められる、抑制される）、ここで、Ａ―及びλは定数である。
【００１８】
シナプスがバイナリであると仮定すると、最も広範囲のレベルにおいて、ＳＴＤＰは、以下のとおり要約することができる。すなわち、シナプス前ニューロンから短時間のうちにシナプス後ニューロンが発火すると、シナプスは完全にオンにされるのに対して、シナプス後ニューロンから短時間のうちにシナプス前ニューロンが発火すると、シナプスは完全にＯＦＦにされる。ＳＴＤＰ規則は、脳が、時間空間的に変化する環境から因果律及び相関を抽出することを可能にする。
【００１９】
古典的なフォン・ノイマン型演算処理の重要な特性は、計算と記憶の分離である。具体的には、記憶位置が修正される場合、それは分離した計算ユニットへと運ばれ、修正され、その後再記憶される。この３ステップ・プロセスが、現代のコンピュータ・システムを悩ませている古典的なフォン・ノイマン・ボトルネックを生み出す。
【００２０】
フォン・ノイマン型計算とは対照的に、シナプスはその場で修正される記憶要素であり、すなわち、記憶及び計算は脳内に分散している。本発明の実施形態は、能動メモリの形態を作り出すことによって従来の演算処理の旧来の型を破る、シナプス様のデバイスを開示する。一般に、本発明の実施形態は、ＳＴＤＰに類似したシナプス様の機能を示す二端子デバイスを含む。
【００２１】
本発明は、同じ電圧極性でプログラム動作及び消去動作を達成することができる「単極性」メモリ・スイッチング素子を利用する。このようなデバイスの一例が、相変化メモリ（ＰＣＭ）である。相変化メモリ・デバイスは以下のように切り換えることができる。すなわち、プログラムする又はセットする（すなわち、低コンダクタンスの非晶質状態から高コンダクタンスの結晶状態にする）ための低電圧（電流）パルスと、消去する又はリセットする（すなわち、高コンダクタンスから低コンダクタンス状態にする）ための高電圧（電流）パルスである。本発明の実施形態は、このような物質におけるＳＴＤＰの本質を捉えることができる新規な双極性のシナプス前及びシナプス後パルスを利用する。詳細には、ＭＯＳトランジスタによって制御されるＰＣＭデバイスを使用することによって、これらの新規なシナプス前及びシナプス後パルスは、シナプス後パルスがシナプス前パルス後１００ｍｓ以内に続く場合にデバイスをプログラムし、又はシナプス前パルスがシナプス後パルス後１００ｍｓ以内に続く場合にデバイスを消去するような形状とすることができる。開示される実施形態は、複数のコンダクタンス状態を許容することもでき、ＳＴＤＰと同様の方法で因果律に報酬を与え、反因果律に罰を与えることもできる。特に、本発明の実施形態は、シナプス後及びシナプス前ニューロンを表す電極に印加されるパルスの設計によって、相変化材料の物理的なスイッチング特性を、要求されるＳＴＤＰ曲線の実行可能な近似に対して整合させる。
【００２２】
図１は、人工バイナリ・シナプス１２と、第１のニューロン１５と、第２のニューロン１４とからなる人工シナプス・システム１０の概略図を示す。人工バイナリ・シナプス１２は、ＭＯＳトランジスタ１８に対して直列に接続された二端子ＰＣＭデバイス１６を含む。すなわち、ＭＯＳトランジスタ１８の片側はＰＣＭデバイス１６の第１の端子に接続され、ＭＯＳトランジスタ１８のもう一方の側は接地に接続される。人工バイナリ・シナプス１２は、シナプス前ノード２０とシナプス後ノード２２とを含む。第１のニューロン１５は、軸索２１を介してシナプス前ノード２０に接続される。第２のニューロン１４は、樹状突起２３を介してシナプス後ノード２２に接続される。ＭＯＳトランジスタ１８のゲートは、シナプス前ノード２０に接続される。ＰＣＭデバイス１６の第２の端子は、シナプス後ノード２２に接続される。第１のニューロン１５は樹状突起２４を有し、第２のニューロン１４は軸索２６を有する。第１及び第２のニューロンは、シナプスを介して互いに接続するニューロン網の一部である。これらのニューロンは、ニューロン細胞体から軸索を通り、シナプスを通過し、樹状突起を通って伝搬する電気信号として情報を伝達する処理素子であり得る。この意味で、軸索は、ニューロンの出力端子と考えることができ、樹状突起は、ニューロンの入力端子と考えることができる。
【００２３】
ＰＣＭデバイス１６はＶＴｈ＝０．９Ｖの閾値電圧を有するものと仮定する。ＰＣＭデバイス１６が低コンダクタンスの非晶質（ＲＥＳＥＴ）状態である場合には、ＰＣＭデバイス１６の両側に印加されるＶＴｈより小さい電圧では電流は流れないが、ＶＴｈより大きい電圧は閾値スイッチ挙動を生じさせ、デバイスを通って電流が流れることになる。本発明の実施形態において、種々のＰＣＭデバイスを用いることができる。例えば、これらの実施形態は、マッシュルーム型セル構成又はポア型セル構成で製作されたＰＣＭセルを用いることができ、これらの両方の構成は当業者には公知である。
【００２４】
トランジスタのゲート（シナプス前ノード２０）に対して１．５Ｖを印加するとトランジスタが完全にＯＮになり、ＰＣＭデバイス１６を通る電流は、その後はシナプス後ノード２２に印加される電圧の大きさによって主として決定されるものと仮定する。換言すれば、トランジスタがＯＮになると、ＰＣＭデバイス１６は導通する準備ができたことになる。しかしながら、デバイスが導通するかしないかは、このウィンドウにおいてシナプス後ノード２２に印加されるまさにその電圧に依存する。
【００２５】
電子シナプスを作成するために、本発明は、ＰＣＭデバイス１６のコンダクタンスがシナプス前パルスの立ち上がりとシナプス後パルスの立ち上がりとの間の相対的タイミングの関数としてどのように変化するかということを取り扱う。後述するように、本発明の実施形態によれば、ＰＣＭデバイス１６の抵抗は、特定の電気パルスの印加によって操作することができる。
【００２６】
図２は、ＰＣＭデバイスの抵抗を、低抵抗状態から開始してどのように増大させることができるかを表すグラフを示す。０．２５ｍＡから０．６ｍＡまでの範囲の大きさで約２０−５０ｎｓ持続し、かつ５ｎｓ未満の下降時間を有する電流パルスをデバイスに印加することによって、ＰＣＭデバイスの抵抗を約２０ＫΩから約２０ＭΩまで増大させることができる。ＲＥＳＥＴと記された曲線のブランチにおいては、印加される電流パルスの振幅（Ｘ軸で示される）が大きくなると、ＰＣＭセルについての抵抗は高くなる。
【００２７】
図３は、ＰＣＭデバイスの抵抗を、高抵抗状態から開始してどのように減少させることができるかを表すグラフを示す。０．１ｍＡから０．２ｍＡまでの範囲内の一定の大きさで約２−５ｎｓ持続する電流パルスのシーケンスをデバイスに印加することによって、ＰＣＭデバイスの抵抗を徐々に約２０ＭΩから約２０ＫΩまで減少させることができる。
【００２８】
本発明の実施形態によれば、ＰＣＭ材料の上述の特性は、図１に示されるシナプス前ノード２０及びシナプス後ノード２２に印加されるパルスを注意深く設計することによってスパイク様の挙動を誘発する目的で利用することができる。
【００２９】
図４は、本発明の実施形態による、第１及び第２のニューロン１５、１４によって生成されるシナプス前パルス及びシナプス後パルスを示す。ニューロンは、当該技術分野において周知の内部積分及び発火回路を含む、処理素子を含むことができる。これらの内部積分及び発火回路の目的は、総入力電気量（これは電流又は電荷であり得る）を連続的に積分し、積分された入力が所定の閾値を超えたときに、軸索２１及び樹状突起２３において印加される特定のパルスを生成することである。所定の閾値の正確な値は、各入力よって供給される電流値、入力の数、所望のニューロンの性能、及びその他の因子のような、種々の因子に基づいて決定することができる。
【００３０】
印加されるシナプス前パルス（「Ｓｐｒｅ（ｔ）」と表示）は非常に狭い幅（１００−１５０ｎｓｅｃ）の１．５Ｖスパイクとすることができ、これは、ニューロンの内部積分及び発火回路の出力が所定の閾値を超えた１００ｍｓ後にトリガされる。第１のニューロン１５の元のスパイク・イベントは、図４におけるグラフ内の時間ｔ＝０において発生する。印加されるシナプス後パルスは波形（「Ｓｐｏｓｔ（ｔ）」と表示）であり、第２のニューロン１４の内部積分及び発火回路の出力が所定の閾値を超えた直後に印加することができる。第２のニューロン１４の元のスパイク・イベントもまた、図４におけるグラフ内の時間ｔ＝０において発生する。印加されるシナプス後パルスは、最初の２５ｍｓ間は約４０ＭＨｚの速度で到達し、２５ｍｓから５０ｍｓまでの間は５０ＭＨｚで到達し、５０ｍｓから７５ｍｓまでの間は６６ＭＨｚで到達し、７５ｍｓから１００ｍｓまでの間は１００ＭＨｚパルスで到達する、各々が５ｎｓ持続する一連の短パルスを含むものとすることができる。１００ｍｓの後は、このパルスは階段状電圧の組であり、各段は２５ｍｓ持続し、２Ｖから０．５Ｖまで降下する。
【００３１】
シナプス前スパイク及びシナプス後スパイクが存在しないときには、図１に示される人工シナプス１２のシナプス前ノード２０とシナプス後ノード２２の両方に０Ｖが印加される。
【００３２】
トランジスタ１８の主目的は、シナプスを通って流れる可能性がある電流を、シナプス前信号が高くなっている時点だけに制限することである。したがって、シナプスの動作によって散逸されるエネルギーは、電流が〜２００ｍｓにわたって流れる代わりに１００−１５０ｎｓの間に流れるので、大幅に削減される。
【００３３】
本発明の種々の実施形態をさらに例証するために、図５−図７は、３つの異なる事例において印加されるシナプス前及びシナプス後パルスを示す。第１の事例において、元のシナプス前ニューロン発火イベント３０は、元のシナプス後ニューロン発火イベント３２の「直前」に発生する。この実施形態において、これらの２つのイベント間の時差は、約２０ｍｓである。この時差によって２つのパルス間の重なりが生じるので、その結果としてのＰＣＭデバイス１６を通る電流は、約２ｎｓ持続する一連の短パルスとなり、これが、ＰＣＭデバイス１６をＳＥＴ状態にさせる（又はＳＥＴ状態を維持させる）。印加されるパルスの実際の数は、元のシナプス前スパイクと元のシナプス後スパイクとの間の時差に依存し得ることに留意すべきである。スパイク間の時間遅延が比較的小さい場合には、より多い数のパルスを印加することができる。この時間遅延が増大するにつれて、印加されるパルスの数を減少させることができる。ＰＣＭセル１６の抵抗は、印加されるパルスの数の関数として連続して減少するので、ＰＣＭセル１６のコンダクタンスは、時間遅延が小さい場合には強く増大し、時間遅延自体が増大するにつれて、弱く増大する
【００３４】
図６は、元のシナプス前ニューロン発火イベントが元のシナプス後ニューロン発火イベントの「直後」、この例においては３０ｍｓ以内に発生する第２の事例を示す。その結果は、ＰＣＭセル１６を通る電流が一定の振幅のパルスとなるということであり、その振幅は、元のスパイクの到着間の時間遅延によって決定される。ＰＣＭセル１６を通って流れる電流の大きさが大きいことにより、ＰＣＭセル１６はＲＥＳＥＴ状態にされる（又はＲＥＳＥＴ状態が維持される）。比較的小さな時間遅延の場合、セルを通って流れる電流の大きさは大きくなるので、セルを強くＲＥＳＥＴし、又はセルのコンダクタンスを強く低減させる。パルス間の時間遅延が増加するにつれて、セルを通って流れる電流の大きさも小さくなり、それによりＲＥＳＥＴパルスの効果が減少する。
【００３５】
図７は、元のシナプス前スパイク・イベントが元のシナプス後スパイク・イベントの「かなり前又は後」に、すなわち所望の最大時間ウィンドウ外で発生する第３の事例を示すものであり、最大時間ウィンドウは、この実施形態においては１０５ｍｓとすることができる。この結果、トランジスタ１８がオンにならないのでＰＣＭセル１６の状態が変化しないため、ＰＣＭセル１６の両端間のパルスは０Ｖになる。
【００３６】
実際の電圧の正確な値は例示のみのためのものであり、特定の用途に応じて変更することができることに留意されたい。本発明の利点を達成するために、実施形態によって所定のパルス形状及びタイミング制御が用いられる。
【００３７】
上述の実施形態は、複数のコンダクタンス状態を有する人工電子シナプスを作成する方法を示す。しかしながら、もっぱら、より単純なバイナリ・シナプスが望まれる場合には、以下のように達成することができる。詳細には、図８に示される本発明の付加的な実施形態において、図４に示されるものと同じシナプス前パルスを用いることができる。しかしながら、図８に示されるシナプス後パルスは、０ｍｓから１００ｍｓまでは均一な周波数のパルス列を用い、１００ｍｓから２００ｍｓまでは一定電圧レベルのパルスを用いるように、単純化することができる。この結果、図６の例で示されるように元の到達スパイクの相対的なタイミングに依存する複数の電流レベルの代わりに、ＰＣＭ１６を通る単一の電流レベルを有する、バイナリ・シナプスが得られる。
【００３８】
図９は、本発明の別の代替的な実施形態を示し、これは、シナプス後パルスにおける０ｍｓから１００ｍｓまでの一連の電圧パルスが一定電圧で置き換えられ、その後、電圧レベルが上がり、２００ｍｓにおいてゼロに復帰することを除けば、図８と同じである。これらの２つの区間での電圧レベルの大きさは、２つの信号間の重なりが０−１００ｍｓ間で生じる場合にはセルの抵抗が小さくなり、１００−２００ｍｓ間での重なりの場合には抵抗の増大がもたらされるように選択される。
【００３９】
反ＳＴＤＰ（ａｎｔｉ−ＳＴＤＰ）は広範に観察されており、本質的にはＳＴＤＰの逆である。図４におけるシナプス後パルスを１００ｍｓにおいてｙ軸の周りで単に反転させることによって、その結果得られるパルスを用いて、反ＳＴＤＰ挙動を誘発することができる。
【００４０】
図１０は、本発明の実施形態による、相変化メモリ・スイッチング素子を用いて電子学習シナプスにスパイク・タイミング依存可塑性を示すようにさせるためのプロセス３０のフローチャートを示す。ブロック３２において、第１のニューロン１５がシナプス前スパイク・イベントを生成する。ブロック３４において、第２のニューロン１４がシナプス後スパイク・イベントを生成する。上述のように、シナプス前スパイク・イベント及びシナプス後スパイク・イベントの順序及び相対的タイミングは様々であり得る。シナプス前スパイク・イベントの第１の時間後に、ブロック３６において、相変化メモリ素子を有するシナプス（例えばシナプス１２）のシナプス前ノード（例えばノード２０）に第１のパルスが印加される。相変化メモリ素子は、相変化メモリ１６を含むことができる。シナプス後スパイク・イベントの第２の時間後に、シナプスのシナプス後ノード、例えばノード２２に第２の変動パルスを印加することができ、ここで、シナプスを通る電流は、第１のパルスの時点における第２の変動パルスの状態の関数である。第１及び第２のパルスの形状は、１つの実施形態においては、例えば図４に示されるような形状とすることができ、又は他の実施形態においては、図８及び図９に示されるような形状とすることができる。ブロック４０において、ＰＣＭの抵抗が、シナプス前スパイク・イベントとシナプス後スパイク・イベントとの相対的タイミングの関数として改変される。
【００４１】
上述の開示からわかるように、本発明の実施形態は、相変化メモリ・スイッチング素子を用いた、スパイク・タイミング依存可塑性を有する電子学習シナプスを提供する。当業者には認識されるように、本発明は、システム、方法又はコンピュータ・プログラムとして具体化することができる。従って、本発明は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態（ファームウェア、常駐ソフトウェア、マイクロコード等を含む）、又はソフトウェアの態様とハードウェアの態様とを組み合わせた実施形態の形式をとることができ、これらはすべて、本明細書において、一般的に「回路」、「モジュール」又は「システム」と呼ぶことができる。
【００４２】
さらに、本発明は、媒体内に具体化されたコンピュータ使用可能プログラム・コードを有する、いずれかの有形の表現媒体内に具体化されたコンピュータ・プログラム製品の形態をとることができる。１つ又は複数のコンピュータ使用可能又はコンピュータ可読媒体のいずれの組み合わせを用いることもできる。コンピュータ使用可能又はコンピュータ可読媒体は、例えば、電子的、磁気的、光学的、電磁気的、赤外線、又は半導体のシステム、装置、デバイス又は伝搬媒体とすることができるが、これらに限定されるものではない。コンピュータ可読媒体のより具体的な例（非網羅的なリスト）は、以下のもの、すなわち、１つ又は複数の配線を有する電気的接続、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、消去可能なプログラム可能読み出し専用メモリ（ＥＰＲＯＭ又はフラッシュ・メモリ）、光ファイバ、ポータブル・コンパクト・ディスク読み出し専用メモリ（ＣＤＲＯＭ）、光記憶装置、インターネット又はイントラネットをサポートする通信媒体、又は磁気記憶装置を含む。プログラムが印刷された紙又は他の適切な媒体も、そのプログラムを例えば、その紙又は他の媒体の光学スキャンによって電子的にキャプチャし、次いで、コンパイルし、解釈し、又は必要に応じてそれ以外の適切な方法で処理し、その後、コンピュータ・メモリ内に格納することができるので、コンピュータ使用可能又はコンピュータ可読媒体はプログラムが印刷された紙又は別の適切な媒体とすることさえできることに留意されたい。本明細書の文脈内において、コンピュータ使用可能媒体又はコンピュータ可読媒体は、命令実行システム、装置、又はデバイスによって使用するため、又はそれらと接続して使用するために、プログラムを収納、保存、通信、伝搬、又は輸送することができるあらゆる媒体とすることができる。コンピュータ使用可能媒体は、コンピュータ使用可能なプログラム・コードがその中で具体化された、ベースバンド内の、又は搬送波の一部としての、伝搬されたデータ信号を含むものとすることができる。コンピュータ使用可能プログラム・コードは、無線、有線、光ファイバ・ケーブル、及びＲＦなどを含むがそれらには限定されないいずれかの適切な媒体を用いて伝送することができる。
【００４３】
本発明の動作を実行するためのコンピュータ・プログラム・コードは、Ｊａｖａ、Ｓｍａｌｌｔａｌｋ、Ｃ＋＋等のようなオブジェクト指向プログラミング言語、及び「Ｃ」プログラミング言語又は同様なプログラミング言語のような、従来の手続き型プログラミング言語を含む、１つ又は複数のプログラミング言語の任意の組合せで記述することができる。プログラム・コードは、完全にユーザのコンピュータ上で実行される場合もあり、一部がユーザのコンピュータ上で、独立したソフトウェア・パッケージとして実行される場合もあり、一部がユーザのコンピュータ上で実行され、一部がリモート・コンピュータ上で実行される場合もあり、又は完全にリモート・コンピュータ若しくはサーバ上で実行される場合もある。一番最後のシナリオの場合、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）若しくは広域ネットワーク（ＷＡＮ）を含むいずれかのタイプのネットワークを通じてユーザのコンピュータに接続される場合もあり、又は外部のコンピュータへの接続がなされる場合もある（例えば、インターネット・サービス・プロバイダを用いたインターネットを通じて）。
【００４４】
本発明は、本発明の実施形態による方法、装置（システム）及びコンピュータ・プログラム製品のフローチャート図及び／又はブロック図を参照して説明される。フローチャート図及び／又はブロック図の各ブロック、並びにフローチャート図及び／又はブロック図内のブロックの組合せは、コンピュータ・プログラム命令によって実施することができることが理解される。これらのコンピュータ・プログラム命令を、機械を製造するために、汎用コンピュータ、専用コンピュータ、又は他のプログラム可能データ処理装置のプロセッサに与えて、その結果、コンピュータ又は他のプログラム可能データ処理装置のプロセッサによって実行される命令が、フローチャート及び／又はブロック図の１つ又は複数のブロックにおいて指定された機能／行為を実施するための手段を作り出すようにさせることができる。
【００４５】
これらのコンピュータ・プログラム命令を、コンピュータ又は他のプログラム可能なデータ処理装置を特定の方式で機能させるように指示することができるコンピュータ可読媒体内に格納し、その結果、そのコンピュータ可読媒体内に格納された命令が、フローチャート及び／又はブロック図の１つ又は複数のブロックにおいて指定された機能／行為を実施する命令手段を含む製品を製造するようにさせることもできる。
【００４６】
コンピュータ・プログラム命令をコンピュータ又は他のプログラム可能データ処理装置上にロードして、一連の動作ステップをコンピュータ又は他のプログラム可能装置上で実行させ、コンピュータ又は他のプログラム可能装置上で実行される命令がフローチャート及び／又はブロック図の１つ又は複数のブロックにおいて指定された機能／行為を実施するためのプロセスを提供するように、コンピュータにより実行されるプロセスを生成することもできる。
【００４７】
図面内のフローチャート及びブロック図は、本発明の種々の実施形態による、システム、方法及びコンピュータ・プログラムの可能な実装の、アーキテクチャ、機能及び動作を示す。この点に関して、フローチャート又はブロック図内の各ブロックは、指定された論理機能を実装するための１つ又は複数の実行可能な命令を含む、モジュール、セグメント又はコードの一部を表すことができる。幾つかの代替的な実装において、ブロック内に記された機能は、図面に記された順序とは異なる順序で行われることもあることにも留意されたい。例えば、連続して図示された２つのブロックが実際には実質的に同時に実行されることもあり、又はこれらのブロックは、関与する機能に応じて、ときには逆順で実行されることもある。ブロック図及び／又はフローチャート図の各ブロック、並びにブロック図及び／又はフローチャート図内のブロックの組合せは、指定された機能又は行為を実行する専用ハードウェア・ベースのシステム、又は専用ハードウェアとコンピュータ命令との組合せによって実装することができることにも留意されたい。
【００４８】
図１１は、本発明の１つの実施形態を実装するために有用な情報処理システムを示す高レベル・ブロック図である。コンピュータ・システムは、プロセッサ１０２のような１つ又は複数のプロセッサを含む。プロセッサ１０２は、通信インフラストラクチャ１０４（例えば、通信バス、クロスオーバ・バー又はネットワーク）に接続される。種々のソフトウェアの実施形態は、この例示的なコンピュータ・システムに関して説明される。この説明を読んだ後、当業者には、他のコンピュータ・システム及び／又はコンピュータ・アーキテクチャを用いて本発明を実装する方法が明らかとなる。
【００４９】
コンピュータ・システムは、ディスプレイ・ユニット１０８上で表示するために通信インフラストラクチャ１０４から（又は図示されていないフレーム・バッファから）グラフィックス、テキスト及び他のデータを送る、ディスプレイ・インターフェース１０６を含むことができる。コンピュータ・システムはまた、メイン・メモリ１１０、好ましくはランダム・アクセス・メモリ（ＲＡＭ）を含み、さらに、二次メモリ１１２を含むこともできる。二次メモリ１１２は、例えば、ハード・ディスク・ドライブ１１４及び／又はリムーバブル・ストレージ・ドライブ１１６を含むことができ、リムーバブル・ストレージ・ドライブ１１６は、例えば、フロッピ・ディスク・ドライブ、磁気テープ・ドライブ又は光ディスク・ドライブを表す。リムーバブル・ストレージ・ドライブ１１６は、当業者に周知の方式でリムーバブル・ストレージ・ユニット１１８から読み出し、及び／又はこれに書き込みをする。リムーバブル・ストレージ・ユニット１１８は、例えば、フロッピ・ディスク、コンパクト・ディスク、磁気テープ又は光ディスク等を表し、リムーバブル・ストレージ・ドライブ１１６がこれを読み出し、かつこれに対して書き込みを行う。当然のことながら、リムーバブル・ストレージ・ユニット１１８は、コンピュータ・ソフトウェア及び／又はデータを内部に格納した、コンピュータ可読媒体を含む。
【００５０】
代替的な実施形態において、二次メモリ１１２は、コンピュータ・プログラム又は他の命令をコンピュータ・システムにロードさせるための、他の同様の手段を含むことができる。このような手段は、リムーバブル・ストレージ・ユニット１２０とインターフェース１２２とを含むことができる。このような手段の他の例としては、プログラム・カートリッジとカートリッジ・インターフェース（例えば、ビデオ・ゲーム装置において見られるもの）、リムーバブル・メモリ・チップ（ＥＰＲＯＭ又はＰＲＯＭのような）と関連のソケット、及びリムーバブル・ストレージ・ユニット１２０からコンピュータ・システムにソフトウェア及びデータを転送させることが可能な他のリムーバブル・ストレージ・ユニット１２０とインターフェース１２２を挙げることができる。
【００５１】
コンピュータ・システムは、通信インターフェース１２４を含むこともできる。通信インターフェース１２４は、ソフトウェア及びデータをコンピュータ・システムと外部デバイスとの間で転送させることを可能にする。通信インターフェース１２４の例としては、モデム、ネットワーク・インターフェース（例えばイーサネット・カード）、通信ポート、又はＰＣＭＣＩＡスロット及びカード等が挙げられる。通信インターフェース１２４を介して転送されるソフトウェア及びデータは信号の形態であり、これは、例えば、電子信号、電磁気信号、光信号、又は通信インターフェース１２４によって受信することができる他の信号とすることができる。これらの信号は、通信パス（すなわち、チャネル）１２６を介して通信インターフェース１２４に送られる。この通信パス１２６は信号を搬送するものであり、配線又はケーブル、光ファイバ、電話線、携帯電話リンク、ＲＦリンク及び／又は他の通信チャネルを用いて実装することができる。
【００５２】
本明細書において、「コンピュータ・プログラム媒体」、「コンピュータ使用可能媒体」及び「コンピュータ可読媒体」という用語は、メイン・メモリ１１０及び二次メモリ１１２、リムーバブル・ストレージ・ドライブ１１６、並びにハード・ディスク・ドライブ１１４にインストールされたハード・ディスクのような媒体のことを一般的に指すために用いられる。
【００５３】
コンピュータ・プログラム（コンピュータ制御論理とも呼ばれる）は、メイン・メモリ１１０及び／又は二次メモリ１１２内に格納される。コンピュータ・プログラムは、通信インターフェース１２４を介して受信することもできる。このようなコンピュータ・プログラムは、実行されたときに、コンピュータ・システムがここで論じた本発明の特徴を実行することを可能にする。特に、このコンピュータ・プログラムは、実行されたときに、プロセッサ１０２がコンピュータ・システムの特徴を実行することを可能にする。従って、このようなコンピュータ・プログラムは、コンピュータ・システムのコントローラを表す。
【００５４】
上述の説明から、本発明が、本発明の実施形態を実施するためのシステム、コンピュータ・プログラム及び方法を提供することがわかる。特許請求の範囲において、ある要素を単数形で言及している場合、明示的に述べられていない限りは、「１つかつ唯一」を意味することを意図するものではなく、むしろ「１つ又は複数」を意味することが意図される。当業者に現在公知であり又は後に公知となる上記の例示的な実施形態の要素の機能的な均等物の全てが、本特許請求の範囲に包含されることが意図される。ここにおける請求項の要素は、その要素が「〜のための手段」又は「〜のためのステップ」という語句を用いて明確に詳述されていない限りは、米国特許法第１１２節、第６段落の規定の下で解釈されるべきではない。
【００５５】
本明細書において用いられる用語は、特定の実施形態を説明する目的のためのもの過ぎず、発明を限定することを意図するものではない。本明細書において用いられる場合、文脈から明らかにそうでないことが示されていない限り、「ａ」、「ａｎ」及び「ｔｈｅ」の単数形は、複数形も同様に含むことが意図される。「含む（ｃｏｍｐｒｉｓｅｓ）」及び／又は「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、本明細書において用いられる場合、言明された特徴、整数、ステップ、動作、要素及び／又はコンポーネントの存在を特定するものではあるが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、コンポーネント及び／又はそれらの群の存在又は追加を排除するものではないこともさらに理解される。
【００５６】
以下の特許請求の範囲における全ての「手段又はステップと機能との組合せ（ミーンズ又はステップ・プラス・ファンクション）」要素の対応する構造、材料、行為及び均等物は、その機能を、明確に特許請求されているように他の特許請求された要素と組み合わせて実行するための、いかなる構造、材料又は行為をも含むことが意図される。本発明の説明は、例示及び説明の目的で提示されたものであるが、網羅的であることを意図するものではなく、本発明を開示された形態に限定することを意図するものでもない。本発明の範囲及び精神から逸脱することのない多くの変更及び変形が、当業者には明らかである。実施形態は、本発明の原理及び実際の用途を最も良く説明するため、及び、当業者が本発明を種々の変更を有する種々の実施形態について企図される特定の使用に好適なものとして理解することを可能にするために、選択及び記載された。
【符号の説明】
【００５７】
１０：人工シナプス・システム
１２：人工バイナリ・シナプス
１４、１５：ニューロン
１６：相変化メモリ・デバイス
１８：トランジスタ
２０：シナプス前ノード
２１、２６：軸索
２２：シナプス後ノード
２３、２４：樹状突起
３０：元のシナプス前ニューロン発火イベント
３２：元のシナプス後ニューロン発火イベント
【図１】
0005420066.tif 000002
【図２】
0005420066.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005420066.tif 000008
【図８】
0005420066.tif 000009
【図９】
0005420066.tif 000010
【図１０】
0005420066.tif 000011
【図１１】
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