(57)【特許請求の範囲】
【請求項１】
半導体基板の上に配置された、半導体材料からなるチャネル層と、
前記チャネル層の上に配置され、該チャネル層よりも電子親和力の小さな半導体材料からなる電子供給層と、
前記電子供給層内に配置された第１及び第２のドープ層であって、該第１及び第２のドープ層にはｎ型不純物がドープされており、該第２のドープ層の方が該第１のドープ層よりも上に配置されている前記第１及び第２のドープ層と、
前記電子供給層の上に、相互にある間隔を隔てて配置され、前記チャネル層にオーミック接続された第１のソース導電体及び第１のドレイン導電体と、
前記第１のソース導電体及び第１のドレイン導電体の間の前記電子供給層の上に、該第１のソース導電体及び該第１のドレイン導電体のいずれとも間隔を隔てて配置された第１のゲート電極と、
前記第１のゲート電極の直下の前記電子供給層内に、該第１のゲート電極に連続するように配置され、該電子供給層の構成元素と金属との合金で形成され、前記第２のドープ層よりも深い位置まで達し、前記第１のドープ層までは達していない合金化領域と
を有する半導体装置。
【請求項２】
前記電子供給層の厚さ、前記合金化領域の厚さ、前記第１のドープ層の不純物ドープ量は、前記第１のゲート電極に電圧を印加していない状態で、前記チャネル層と前記電子供給層との界面にチャネルが形成されないように選択されている請求項１に記載の半導体装置。
【請求項３】
さらに、
前記電子供給層の上に、相互にある間隔を隔てて配置され、前記チャネル層にオーミック接続された第２のソース導電体及び第２のドレイン導電体と、
前記第２のソース導電体及び第２のドレイン導電体の間の前記電子供給層の上に、該第２のソース導電体及び該第２のドレイン導電体のいずれとも間隔を隔てて配置され、前記第２のドープ層よりも浅い位置において、前記電子供給層にショットキ接触している第２のゲート電極と
を有する請求項１または２に記載の半導体装置。
【請求項４】
半導体基板の上に、半導体材料からなるチャネル層を形成する工程と、
前記チャネル層の上に、該チャネル層よりも電子親和力の小さな半導体材料からなり、内部に第１及び第２のドープ層が配置された電子供給層を形成する工程であって、該第１及び第２のドープ層にはｎ型不純物がドープされ、該第２のドープ層の方が該第１のドープ層よりも上に配置されるように前記電子供給層を形成する工程と、
前記電子供給層の上に、相互にある間隔を隔てて配置され、前記チャネル層にオーミック接続される第１のソース導電体及び第１のドレイン導電体を形成する工程と、
前記第１のソース導電体及び第１のドレイン導電体の間の前記電子供給層の上に、該第１のソース導電体及び該第１のドレイン導電体のいずれとも間隔を隔てて第１のゲート電極を形成する工程と、
熱処理を行い、前記第１のゲート電極の下端の構成原子を前記電子供給層内に拡散させて、前記第２のドープ層よりも深い位置まで達し、前記第１のドープ層までは達しない合金化領域を形成する工程と
を有する半導体装置の製造方法。
【請求項５】
前記第１のゲート電極を形成する工程が、
前記電子供給層と合金化する金属からなる第１の金属膜を堆積させる工程と、
前記第１の金属膜の上に、前記第１の金属膜に比べて、前記電子供給層との合金化温度が高い金属からなる第２の金属膜を堆積させる工程と
を含み、
前記合金化領域を形成する工程において、前記第２の金属膜が前記電子供給層に接するまで、前記第１の金属膜中の金属原子を前記電子供給層内に拡散させる請求項４に記載の半導体装置の製造方法。
【請求項６】
前記熱処理は、３５０℃より低い温度で行うことを特徴とする請求項４または５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速動作、及びエンハンスメント動作に適した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に、高電子移動度トランジスタ（ＨＥＭＴ）は、高周波特性及び高速動作性が良好な素子として、高周波素子及び高速素子として用いられている。特に、Ｉｎ組成比が０．５３よりも大きなＩｎＧａＡｓをチャネル層として持つＩｎＰ系ＨＥＭＴは、遮断周波数５００ＧＨｚ以上の高速特性が得られる超高速素子として、超高速動作集積回路素子やミリ波帯用モノリシックマイクロ波集積回路素子（ＭＭＩＣ）への応用が期待されている。
【０００３】
エンハンスメントモードＨＥＭＴは、負電源なしで動作可能なため、エンハンスメントモードＨＥＭＴを採用することによりシステムを簡略化することが可能である。また、エンハンスメントモードＨＥＭＴとディプレッションモードＨＥＭＴとを集積化することにより、回路方式を簡略化することが可能である。
【０００４】
下記の非特許文献１に、埋め込みゲート構造を用いたエンハンスメントモードＨＥＭＴが開示されている。埋め込みゲートは、半導体層に凹部を形成し、この凹部内にゲート下端を埋め込むことにより形成される。この方法では、凹部を形成するときに半導体層にダメージが加わるため、素子特性が劣化する。
【０００５】
下記の特許文献２に、染み込みゲート（シンキングゲート）構造を用いたエンハンスメントモードＨＥＭＴが開示されている。染み込みゲート構造では、ゲート直下の半導体層に金属を染み込ませて合金化することにより、ゲート電極を埋め込んだ構造と同一の効果を得ている。
【０００６】
【特許文献１】特開平４−２１２４２７号公報
【非特許文献１】T. Suemitsu et al. "High-Performance 0.1-μm Gate Enhancement-Mode InAlAs/InGaAs HEMT's Using Two-step Recessed gate Technology", IEEE Trans. on Electron Devices, Vol.46, No.6, pp.1074-1080 (1999)
【発明の開示】
【発明が解決しようとする課題】
【０００７】
染み込みゲート構造では、金属が半導体層の厚さ方向に拡散すると同時に、横方向にも拡散する。金属が拡散して形成される合金化領域が横方向に広がると、実効ゲート長が長くなってしまう。ゲート電極下端のゲート長方向の寸法は、合金化領域の横方向の広がりを考慮して、実効ゲート長よりもさらに短くしなければならない。このため、ゲート電極の機械的強度が低下し、製品の歩留まり向上を図ることが困難である。
【０００８】
本発明の目的は、染み込みゲート構造を有し、ゲート電極下端の寸法を長くすることなく、実効ゲート長を短くすることが可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
この半導体装置は、
半導体基板の上に配置された、半導体材料からなるチャネル層と、
前記チャネル層の上に配置され、該チャネル層よりも電子親和力の小さな半導体材料からなる電子供給層と、
前記電子供給層内に配置された第１及び第２のドープ層であって、該第１及び第２のドープ層にはｎ型不純物がドープされており、該第２のドープ層の方が該第１のドープ層よりも上に配置されている前記第１及び第２のドープ層と、
前記電子供給層の上に、相互にある間隔を隔てて配置され、前記チャネル層にオーミック接続された第１のソース導電体及び第１のドレイン導電体と、
前記第１のソース導電体及び第１のドレイン導電体の間の前記電子供給層の上に、該第１のソース導電体及び該第１のドレイン導電体のいずれとも間隔を隔てて配置された第１のゲート電極と、
前記第１のゲート電極の直下の前記電子供給層内に、該第１のゲート電極に連続するように配置され、該電子供給層の構成元素と金属との合金で形成され、前記第２のドープ層よりも深い位置まで達し、前記第１のドープ層までは達していない合金化領域と
を有する。
【００１０】
この半導体装置の製造方法は、
半導体基板の上に、半導体材料からなるチャネル層を形成する工程と、
前記チャネル層の上に、該チャネル層よりも電子親和力の小さな半導体材料からなり、内部に第１及び第２のドープ層が配置された電子供給層を形成する工程であって、該第１及び第２のドープ層にはｎ型不純物がドープされ、該第２のドープ層の方が該第１のドープ層よりも上に配置されるように前記電子供給層を形成する工程と、
前記電子供給層の上に、相互にある間隔を隔てて配置され、前記チャネル層にオーミック接続される第１のソース導電体及び第１のドレイン導電体を形成する工程と、
前記第１のソース導電体及び第１のドレイン導電体の間の前記電子供給層の上に、該第１のソース導電体及び該第１のドレイン導電体のいずれとも間隔を隔てて第１のゲート電極を形成する工程と、
熱処理を行い、前記第１のゲート電極の下端の構成原子を前記電子供給層内に拡散させて、前記第２のドープ層よりも深い位置まで達し、前記第１のドープ層までは達しない合金化領域を形成する工程と
を有する。
【発明の効果】
【００１１】
ゲート合金化領域が第２のドープ層よりも深い位置まで達しているため、第１のドープ層が、ゲート電極の下方の不純物濃度に寄与し、第２のドープ層は寄与しない。この部分の不純物濃度が低くなるため、エンハンスメントモードにしやすくなる。ゲート電極とソース導電体との間、及びゲート電極とドレイン導電体との間の電子供給層の不純物濃度には、第１及び第２のドープ層の両方が寄与する。このため、ゲートリセス領域のチャネル抵抗の上昇を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
図１に、第１の実施例による半導体装置の断面図を示す。半絶縁性のＩｎＰからなる基板２０の上に、バッファ層２１、チャネル層２２、及び電子供給層２８がこの順番に積層されている。
【００１３】
バッファ層２１は、例えばＩｎ組成比０．５２のアンドープのＩｎＡｌＡｓで形成され、その厚さは３００ｎｍである、チャネル層３は、例えばＩｎ組成比０．５３のアンドープＩｎＧａＡｓで形成され、その厚さは１５ｎｍである。Ｉｎ組成比を０．５３以上にすることにより、遮断周波数５００ＧＨｚ以上の超高速素子を実現することができる。
【００１４】
電子供給層２８は、基板側からスペーサ層２３、第１δドープ層２４、バリア層２５、及びストッパ層２６がこの順番に積層された構造を有する。ストッパ層２６内に第２δドープ層２７が配置されている。
【００１５】
スペーサ層２３及びバリア層２５は、例えばＩｎ組成比０．５２のアンドープＩｎＡｌＡｓで形成され、その厚さはそれぞれ３ｎｍ及び５ｎｍである。第１δドープ層２４は、１原子層分以下のＳｉを堆積させることにより形成される。Ｓｉのドーピング濃度は、４×１０１２ｃｍ−２である。
【００１６】
ストッパ層２６は、例えばアンドープのＩｎＰで形成され、その厚さは５ｎｍである。第２のδドープ層２７は、ストッパ層２６の上面から深さ２ｎｍの位置に配置されており、ほぼ１原子層分以下のＳｉを堆積させることにより形成される。Ｓｉのドーピング濃度は、１×１０１２ｃｍ−２である。
【００１７】
電子供給層２８の上にキャップ層２９が配置されている。キャップ層２９は、例えばＩｎ組成比０．５３のＳｉドープＩｎＧａＡｓで形成され、その厚さは５０ｎｍである。キャップ層２９のドーピング濃度は１×１０１９ｃｍ−３である。素子分離領域のキャップ層２９からバッファ層２１の途中までの各層を除去することにより、素子分離が行われている。キャップ層２９に、電子供給層２８の上面まで達するゲートリセス３５が形成されている。これにより、キャップ層２９は、面内方向にある間隔を隔てて配置された２つの部分に分離される。
【００１８】
キャップ層２９の２つの部分の上に、それぞれソース電極３１及びドレイン電極３２が配置されている。ソース電極３１及びドレイン電極３２は、例えばＭｏ、Ｔｉ、Ｐｔ、及びＡｕがこの順番に積層された積層構造を有する。ソース電極３１と、その下のキャップ層２９とを、ソース導電体３３と呼び、ドレイン電極３２と、その下のキャップ層２９とを、ドレイン導電体３４と呼ぶこととする。ソース導電体３３及びドレイン導電体３４の各々は、チャネル層２２とオーミックに接続される。
【００１９】
ゲートリセス３５の底面に露出している電子供給層２８の上に、断面がＴ字型のゲート電極３６が形成されている。ゲート電極３６は、ソース導電体３３及びドレイン導電体３４のいずれからも、ある間隔を隔てて配置されている。ゲート電極３６は、例えばＴｉ、Ｐｔ、及びＡｕがこの順番に積層された積層構造を有する。
【００２０】
ゲート電極３６の直下の電子供給層２８に、ゲート合金化領域３７が配置されている。ゲート合金化領域３７は、電子供給層２８内にＰｔを拡散させて合金化させることにより形成され、ゲート電極３６に連続している。ゲート合金化領域３７は、第２δドープ層２７よりも深い位置まで達し、第１δドープ層２４までは達していない。また、ゲート合金化領域３７は、ゲート電極３６の下端の側面よりも外側まで、横方向に張り出している。横方向への張り出しの長さは、ゲート合金化領域３７の深さとほぼ等しい。ゲート合金化領域３７と電子供給層２８との界面は、ショットキ接触とされている。
【００２１】
次に、図２Ａ〜図２Ｅを参照して、第１の実施例による半導体装置の製造方法について説明する。
【００２２】
図２Ａに示すように、半絶縁性のＩｎＰからなる基板２０の上に、有機金属気相成長（ＭＯＶＰＥ）により、バッファ層２１からキャップ層２９までの各層をエピタキシャル成長させる。第１δドープ層２４及び第２δドープ層２７は、Ａｓ原料とＳｉ原料とを同時に供給することにより形成する。Ａｓ原料を供給するのは、ＩＩＩ族元素に比べて蒸気圧の高いＡｓの蒸発を防止するためである。
【００２３】
第１δドープ層２４の形成時には、表面内におけるＳｉ面密度が、４×１０１２ｃｍ−２になるように、原料ガスの供給量及び成長時間を制御する。第２δドープ層２７の形成時には、表面内におけるＳｉ面密度が、１×１０１２ｃｍ−２になるように、原料ガスの供給量及び成長時間を制御する。
【００２４】
図２Ｂに示すように、素子形成予定領域以外の領域を、バッファ層２１に到達するまでエッチングすることにより、素子分離を行う。ＩｎＧａＡｓ層及びＩｎＡｌＡｓ層のエッチングには、リン酸系をエッチャントを用い、ＩｎＰ層のエッチングには、塩酸系のエッチャントを用いる。
【００２５】
図２Ｃに示すように、リソグラフィ、蒸着、及びリフトオフ技術を用いて、キャップ層２９の上に、相互に間隔を隔てて、ソース電極３１及びドレイン電極３２を形成する。ソース電極３１及びドレイン電極３２は、キャップ層２９側から、Ｍｏ、Ｔｉ、Ｐｔ、及びＡｕが順番に積層された積層構造を有する。
【００２６】
図２Ｄに示すように、ソース電極３１とドレイン電極３２との間のキャップ層２９をリソグラフィ及びウェットエッチング技術を用いて除去することにより、ゲートリセス３５を形成する。ゲートリセス３５の底面に、ストッパ層２６の表面が露出する。ソース電極３１は、その下のキャップ層２９にオーミック接触し、キャップ層２９とチャネル層２２とは、トンネル電流が流れることによってオーミック接続される。同様に、ドレイン電極３２とキャップ層２９とからなるドレイン導電体３４と、チャネル層２２との間のオーミック接続が確保される。
【００２７】
図２Ｅに示すように、ゲートリセス３５の底面に露出しているストッパ層２７の上に、断面がＴ型のゲート電極３６を、三層レジスト法を用いて形成する。ゲート電極３６は、Ｐｔ、Ｔｉ、Ｐｔ、及びＡｕを順番に蒸着することにより形成される。最も下のＰｔ層の厚さは、例えば３ｎｍとする。
【００２８】
その後、窒素雰囲気中において、温度２５０℃で３０分間の熱処理を行い、ゲート電極３６の最も下に配置されていたＰｔ層内のＰｔ原子を電子供給層２８内に拡散させ、合金化させる。これにより、図１に示したゲート合金化領域３７が形成される。
【００２９】
ゲート電極３６の最も下のＰｔ層の上に配置されていたＴｉ層内のＴｉ原子は、この熱処理条件では、ほとんど電子供給層２８内に拡散しない。例えば、Ｔｉは、３５０℃以上の温度で熱処理すると、合金化するが、上記２５０℃の熱処理では、合金化しない。電子供給層２８内に拡散したＰｔと、電子供給層２８の構成元素とが反応して合金化されると、Ｐｔの拡散は停止する。このため、ゲート合金化領域３７の深さは、ゲート電極３６の最も下に配置されていたＰｔ層の膜厚に依存する。
【００３０】
本願発明者の実験によると、ゲート合金化領域３７の深さは、Ｐｔ層の厚さとほぼ等しくなることがわかった。ゲート電極３７の最も下に配置するＰｔ層の厚さを制御することにより、ゲート合金化領域３７の深さを制御することができる。ゲート電極３６の下端にはＴｉ層が現れ、このＴｉ層がゲート合金化領域３７に電気的に接続される。ゲート合金化領域３７の深さを高精度に制御するために、ゲート合金化領域３７を形成するための熱処理の温度を３５０℃よりも低くすることが好ましい。
【００３１】
図１に示すように、基板全面の上に、層間絶縁膜５０を形成する。層間絶縁膜５０には、例えばベンゾシクロブテン（ＢＣＢ）等を用いることができる。層間絶縁膜５０にビアホールを形成し、層間絶縁膜５０の上に、複数の配線５１を形成する。配線５１は、それぞれビアホール内を経由して、ソース導電体３３及びドレイン導電体３４に接続される。なお、図１に示された断面以外の領域において、他の配線５１がゲート電極３６に接続される。配線５１には、例えばＡｕを用いることができる。
【００３２】
第１の実施例においては、ゲート電極３６の成膜直後における最も下のＰｔ層の厚さが３ｎｍであるため、ゲート合金化領域３７の深さも約３ｎｍになる。第２のδドープ層２７が、ストッパ層２６の表面から２ｎｍの位置に配置されているため、ゲート合金化領域３７は、第２δドープ層２７よりも深い位置まで達する。ただし、第１δドープ層２４までは達しない。また、Ｐｔが横方向にも拡散するため、ゲート合金化領域３７は、ゲート電極３６の下端の側面から外側に約３ｎｍだけ張り出す。
【００３３】
電子供給層２８の各層を形成する半導体材料は、チャネル層２２を形成する半導体材料よりも電子親和力が小さい。このため、電子供給層２８は、チャネル層２２に電子を供給する機能の他に、電子に対するポテンシャル障壁として機能する。これにより、チャネル層２２内の、電子供給層２８と接する領域に電子が蓄積される。
【００３４】
スペーサ層２３は、電子供給層２８内の不純物（実施例においてはＳｉ）が、チャネル層２２まで拡散することを防止する。バリア層２５は、ゲートリセス３５が形成された領域の下方にチャネルを形成するとともに、ゲートリーク電流を低減させる機能を持つ。ストッパ層２６は、内部に第２δドープ層２７を含むことによってチャネル層２２に電子を供給する機能を持つとともに、キャップ層２９をエッチングするときのエッチング停止層としての機能を持つ。
【００３５】
図３を参照して、上記第１の実施例による半導体装置の効果について説明する。ゲート合金化領域３７の底面からチャネル層２２までの電子供給層２８の厚さをｄ、ゲート電極３６の下端の幅（ゲート電極長）をＬｇ、ゲート合金化領域３７の幅（ゲート長）をＬａ、ソース導電体３３からゲート合金化領域３７までの距離をＬｓ、ドレイン導電体３４からゲート合金化領域３７までの距離をＬｄとする。ゲート合金化領域３７の下方の電子供給層２８内の不純物濃度をＮｇとし、ソース導電体３３とゲート合金化領域３７の間、及びドレイン導電体３４とゲート合金化領域３７の間の電子供給層２８内の不純物濃度をＮｒとする。
【００３６】
閾値電圧Ｖｔｈは、
Ｖｔｈ＝Φｍ−ΔＥｃ−ｑ・Ｎｇｄ２／（２ε）・・・（１）
と表される。ここで、Φｍは、ゲート合金化領域３７と電子供給層２８との界面のショットキ障壁の高さ、ΔＥｃは、チャネル層２２と電子供給層２８との界面における伝導帯下端の不連続量、ｑは素電荷、εは電子供給層２８の誘電率である。
【００３７】
図３に示した半導体装置（ＨＥＭＴ）をエンハンスメントモード（閾値電圧を正）にするためには、不純物濃度Ｎｇ及び厚さｄを小さくする必要がある。このためには、ゲート合金化領域３７を深くすることが望ましい。ところが、ゲート合金化領域３７を深くすると、Ｐｔが横方向に拡散する距離も長くなってしまう。このため、ゲート長Ｌａとゲート電極長Ｌｇとの差が大きくなってしまう。ゲート長Ｌａを短くするためには、ゲート電極長Ｌｇをより短く（ゲート電極３６の下端を細く）しなければならない。ゲート電極長Ｌｇが短くなると、ゲート電極３６の機械的強度が低下し、歩留まりの低下に繋がる。
【００３８】
第１の実施例においては、ゲート合金化領域３７が第２δドープ層２７よりも深い領域まで達しているため、その下方の不純物濃度Ｎｇは、第１δドープ層２４にドープされた不純物のみに起因することになる。第２δドープ層２７にドープされた不純物が、不純物濃度Ｎｇに寄与しないため、不純物濃度Ｎｇを低減させることができる。このため、エンハンスメントモードにするための厚さｄへの要求が緩和され、ゲート合金化領域３７を浅くすることが可能になる。
【００３９】
これにより、Ｐｔの横方向の拡散を抑制し、ゲート電極３６の機械的強度を維持したまま、ゲート長Ｌａを短くすることが可能になる。例えば、ゲート合金化領域３７の深さを３ｎｍとし、ゲート張Ｌａを５０ｎｍに設定したい場合、ゲート電極長Ｌｇを４４ｎｍまで広くすることができる。ゲート電極長Ｌｇが４４ｎｍであれば、ゲート電極３６の十分な機械的強度が保たれる。
【００４０】
また、ゲート合金化領域３７が配置されていない領域の電子供給層２８内の不純物濃度Ｎｒには、第１δドープ層２４のみならず、第２δドープ層２７にドープされた不純物も寄与する。このため、不純物濃度Ｎｒが、ゲート合金化領域３７の直下の不純物濃度Ｎｇよりも高くなる。これにより、ゲート合金化領域３７の直下の不純物濃度Ｎｇを低くしてエンハンスメントモードにするとともに、チャネル抵抗が増大することを防止することができる。
【００４１】
比較のために、電子供給層２８内に、第１δドープ層２４を配置し、第２δドープ層２７は配置しない構造を採用した場合について考察する。第１の実施例の場合と同程度のチャネル抵抗にするためには、第１δドープ層２４のドープ量を、第１の実施例の第１δドープ層２４のドープ量と第２δドープ層２７のドープ量との和、すなわち５×１０１２ｃｍ−２程度まで多くしなければなら内ない。このドープ量で、かつエンハンスメントモードにするためには、厚さｄを薄くするためにゲート合金化領域３７の深さを約１０ｎｍにしなければならない。
【００４２】
このとき、Ｐｔがゲート電極３６の両側に１０ｎｍずつ拡散して、ゲート長Ｌａがゲート電極長Ｌｇよりも２０ｎｍ長くなる。ゲート長Ｌａを５０ｎｍにするためには、ゲート電極長Ｌｇを３０ｎｍまで縮小しなければならない。このように、ゲート電極長Ｌｇを縮小すると、ゲート電極３６の十分な機械的強度を維持することができなくなり、歩留まりが低下してしまう。
【００４３】
第１の実施例では、ゲート電極３６の機械的強度の維持、及びチャネル抵抗の増大防止といった相反する２つの要請を満足することが可能になる。
【００４４】
上記第１の実施例では、ゲート電極３６を、Ｐｔ、Ｔｉ、Ｐｔ、及びＡｕを順番に蒸着することにより形成したが、最下層のＰｔ層とＴｉ層との間に、高融点金属層、例えばＭｏ層を挿入してもよい。
【００４５】
上記第１の実施例では、ストッパ層２６にＩｎＰを用いたが、キャップ層２９のエッチング時にエッチング停止層として作用するその他の材料、例えばＶ族元素としてＰを含む化合物半導体、具体的にはＩｎＧａＰ、ＩｎＡｌＰ等を用いてもよい。また、Ｖ族元素としてＡｓを含むＩｎＡｌＡｓとＩｎＧａＡｓとの間で、ある程度のエッチング選択比を確保することが可能である。すなわち、ストッパ層２６にＩｎＡｌＡｓを用いることも可能である。この場合には、電子供給層２８のうち、第１δドープ層２４及び第２δドープ層２７以外の部分が、すべてＩｎＡｌＡｓで形成されることになる。
【００４６】
また、第１の実施例では、電子供給層２８内に、ほぼ単原子層程度の厚さの第１δドープ層２４及び第２δドープ層２７を配置したが、第１δドープ層２４及び第２δドープ層２７の各々の変わりに、もっと厚いｎ型ドープ層を配置してもよい。
【００４７】
また、第１の実施例では、第１δドープ層２４及び第２δドープ層２７以外の電子供給層２８をアンドープとしたが、第１δドープ層２４及び第２δドープ層２７よりも不純物濃度が低くなる条件でｎ型にドープしてもよい。また、ｎ型不純物としてＳｉに代えて、Ｓ等のドーパントを用いてもよい。また、基板２０に、ＩｎＰに代えて、Ｓｉ、ＧａＡｓ等を用いてもよい。
【００４８】
次に、図４Ａ〜図４Ｃを参照して、第２の実施例による半導体装置の製造方法について説明する。第２の実施例では、エンハンスメントモードのＨＥＭＴとディプレッションモードのＨＥＭＴとを、１枚の基板上に形成する。第１の実施例の図２Ｄに示した工程までは、エンハンスメントモードのＨＥＭＴとディプレッションモードのＨＥＭＴとで共通である。
【００４９】
図４Ａに示すように、エンハンスメントモードＨＥＭＴのソース導電体３３及びドレイン導電体３４が形成されるとともに、ディプレッションモードＨＥＭＴのソース導電体４３及びドレイン導電体４４が形成される。エンハンスメントモードＨＥＭＴのゲート電極を配置すべき領域にゲートリセス３５が形成されており、ディプレッションモードＨＥＭＴのゲート電極を配置すべき領域にゲートリセス４５が形成されている。
【００５０】
図４Ｂに示すように、エンハンスメントモードＨＥＭＴのゲート電極３６及びゲート合金化領域３７を、第１の実施例の場合と同じ方法で形成する。
【００５１】
図４Ｃに示すように、ディプレッションモードＨＥＭＴのゲートリセス４５の底面上に三層レジスト法を用いて、断面がＴ型のゲート電極４６を形成する。ゲート電極４６は、Ｔｉ、Ｐｔ、Ａｕをこの順番に蒸着することにより形成される。ゲート電極長は、例えば４５ｎｍとする。ディプレッションモードＨＥＭＴのゲート電極形成時には、最下層に、電子供給層２８との合金化温度が、Ｐｔと電子供給層２８との合金化温度よりも高いＴｉが配置されている。このため、仮にディプレッションモードＨＥＭＴをエンハンスメントモードＨＥＭＴより先に作製しても、ディプレッションモードＨＥＭＴのゲート電極４６の直下には、ゲート合金化領域３７に相当する領域が形成されない。ゲート電極４６は、第２δドープ層２７よりも浅い位置において、電子供給層２８にショットキ接触する。
【００５２】
上記式（１）において、膜厚ｄ及び不純物濃度Ｎｇが、エンハンスメントモードＨＥＭＴのそれに比べて大きくなるため、閾値が負になる。すなわち、ディプレッションモードＨＥＭＴが得られる。
【００５３】
第２の実施例のように、１枚の基板上に形成されたＨＥＭＴを、ゲート電極直下のゲート合金化領域の有無により、エンハンスメントモードとディプレッションモードとのいずれかのモードにすることができる。
【００５４】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００５５】
【図１】第１の実施例による半導体装置の断面図である。
【図２−１】第１の実施例による半導体装置の製造途中段階における断面図（その１）である。
【図２−２】第１の実施例による半導体装置の製造途中段階における断面図（その２）である。
【図３】第１の実施例による半導体装置の動作を説明するための模式図である。
【図４−１】第２の実施例による半導体装置の製造途中段階における断面図（その１）である。
【図４−２】第２の実施例による半導体装置の製造途中段階における断面図（その２）である。
【図４−３】第２の実施例による半導体装置の製造途中段階における断面図（その３）である。
【符号の説明】
【００５６】
２０  半導体基板
２１  バッファ層
２２  チャネル層
２３  スペーサ層
２４  第１δドープ層
２５  バリア層
２６  ストッパ層
２７  第２δドープ層
２８  電子供給層
２９  キャップ層
３１、４１  ソース電極
３２、４２  ドレイン電極
３３、４３  ソース導電体
３４、４４  ドレイン導電体
３５、４５  ゲートリセス
３６、４６  ゲート電極
３７  ゲート合金化領域
５０  層間絶縁膜
５１  配線
【図１】
0005417700.tif 000002
【図２−１】
0005417700.tif 000003
【図２−２】
0005417700.tif 000004
【図３】
0005417700.tif 000005
【図４−１】
0005417700.tif 000006
【図４−２】
0005417700.tif 000007
【図４−３】
0005417700.tif 000008