(57)【特許請求の範囲】
【請求項１】
半導体基板の表面層に形成されたトレンチによって当該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ前記第１メサ領域と前記第２メサ領域が交互に配置され、前記第１メサ領域でソース電流の引き出しを行い、前記第２メサ領域でドレイン電流の引き出しを行う半導体装置の製造方法であって、
前記半導体基板の表面層にウェル領域を形成する第１の工程と、
前記ウェル領域内に第２導電型のチャネル領域を形成する第２の工程と、
前記半導体基板表面にトレンチパターンを有するエッチングマスクを形成し、当該エッチングマスクを用いて前記ウェル領域の表面層に前記トレンチを形成して、前記半導体基板の表面層を前記第１メサ領域と前記第２メサ領域に分割する第３の工程と、
前記トレンチの底部に第１導電型の第１ドレイン領域を形成する第４の工程と、
前記エッチングマスクを除去した後、前記トレンチの、前記第１メサ領域に沿う側壁にゲート絶縁膜を形成する第５の工程と、
前記ゲート絶縁膜に沿って前記トレンチの内側にゲート電極を形成する第６の工程と、
前記トレンチを第１の層間絶縁膜で埋める第７の工程と、
前記第２メサ領域と、前記第１の層間絶縁膜と、をエッチングする第８の工程と、
前記第１メサ領域の表面層および前記第２メサ領域の表面層にそれぞれ第１導電型のソース領域および第１導電型の第２ドレイン領域を形成する第９の工程と、
前記第１の層間絶縁膜を形成した基板表面に第２の層間絶縁膜を堆積する第１０の工程と、
前記第１の層間絶縁膜および前記第２の層間絶縁膜にソースコンタクトホールおよびドレインコンタクトホールを開口し、前記ソースコンタクトホールおよび前記ドレインコンタクトホールを介して前記ソース領域および前記第２ドレイン領域にそれぞれ電気的に接続するソース電極およびドレイン電極を形成する第１１の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第８の工程は、前記第２メサ領域と、前記第１の層間絶縁膜とを異方性エッチングし、
前記第２メサ領域の露出した表面をシャドウ酸化する第１２の工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第８の工程は、前記第１の層間絶縁膜を異方性エッチングし、前記第２メサ領域を等方性ドライエッチングし、
前記第２メサ領域の露出した表面をシャドウ酸化する第１３の工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第９の工程は、前記第２ドレイン領域を、前記第８の工程によってエッチングされた前記第１の層間絶縁膜をマスクとして、不純物のイオン注入を行うことにより形成することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
さらに前記第２メサ領域の表面層に第３ドレイン領域を形成する第１４の工程を含み、
前記第１４の工程によって形成された前記第３ドレイン領域は、前記第１ドレイン領域の不純物濃度と同じか、当該第１ドレイン領域よりも高不純物濃度であり、かつ前記第３ドレイン領域は、前記第１ドレイン領域と、前記第２ドレイン領域との間に形成されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記第３ドレイン領域は、前記エッチングマスクを除去した後に形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第３ドレイン領域を形成するためイオン注入は、前記トレンチを形成する前に行われることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記第３ドレイン領域は、前記トレンチを形成する前に形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項９】
前記第３ドレイン領域は、前記第２メサ領域をエッチングし、前記第２ドレイン領域を形成する前に形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１０】
半導体基板の表面層に形成されたトレンチによって当該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ前記第１メサ領域と前記第２メサ領域が交互に配置され、前記第１メサ領域でソース電流の引き出しを行い、前記第２メサ領域でドレイン電流の引き出しを行う半導体装置の製造方法であって、
前記半導体基板の表面層にウェル領域を形成する第１の工程と、
前記ウェル領域内に第２導電型のチャネル領域を複数形成する第２の工程と、
前記半導体基板表面にトレンチパターンを有する第１のエッチングマスクを形成し、当該第１のエッチングマスクを用いて、前記ウェル領域の表面層に、２つの前記チャネル領域をまたぐように第１のトレンチを形成する第３の工程と、
前記第１のトレンチ内部の底面の中央部分にトレンチパターンを有する第２のエッチングマスクを形成し、当該第２のエッチングマスクを用いて第２のトレンチを形成し、前記半導体基板の表面層を前記第１メサ領域と前記第２メサ領域に分割する第４の工程と、
前記第２のトレンチ底部の第１導電型の第１ドレイン領域を形成する第５の工程と、
前記第１のエッチングマスクと、前記第２のエッチングマスクを除去した後、前記第２のトレンチの、前記第１メサ領域に沿う側壁にゲート絶縁膜を形成する第６の工程と、
前記ゲート絶縁膜に沿って前記第２のトレンチの内側にゲート電極を形成する第７の工程と、
前記第１メサ領域の表面層および前記第２メサ領域の表面層にそれぞれ第１導電型のソース領域および第１導電型の第２ドレイン領域を形成する第８の工程と、
前記第２のトレンチを層間絶縁膜で埋める第９の工程と、
前記層間絶縁膜にソースコンタクトホールおよびドレインコンタクトホールを開口し、前記ソースコンタクトホールおよび前記ドレインコンタクトホールを介して前記ソース領域および前記第２ドレイン領域にそれぞれ電気的に接続するソース電極およびドレイン電極を形成する第１０の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
さらに前記第２メサ領域の表面層に第３ドレイン領域を形成する第１１の工程を含み、
前記第１１の工程によって形成された前記第３ドレイン領域は、前記第１ドレイン領域の不純物濃度よりも高不純物濃度であり、かつ前記第３ドレイン領域は、前記第１ドレイン領域と、前記第２ドレイン領域との間に形成されていることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
さらに前記第２メサ領域の表面層に第３ドレイン領域を形成する第１１の工程を含み、
前記第１１の工程によって形成された前記第３ドレイン領域は、前記第１ドレイン領域の不純物濃度と同不純物濃度であり、かつ前記第３ドレイン領域は、前記第１ドレイン領域と、前記第２ドレイン領域との間に形成されていることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記第２メサ領域の幅をＳｔｄとし、前記第１のトレンチの幅をＬｔ１とし、前記第２のトレンチの幅をＬｔ２としたとき、Ｌｔ１＝２×Ｌｔ２＋Ｓｔｄを満たすことを特徴とする請求項１０〜１２のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関し、特にスイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣまたはフラットパネルディスプレー駆動用ＩＣなど、高耐圧で大電流を制御するＩＣに用いられる低オン抵抗のパワーＭＯＳＦＥＴ（金属−酸化膜−半導体よりなる絶縁ゲート構造を有する電界効果トランジスタ）に関する。
【背景技術】
【０００２】
近年、携帯情報機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴ（金属―酸化膜―半導体よりなる絶縁ゲート構造を有する電界効果トランジスタ）を内蔵したパワーＩＣの重要性が高まっている。横型パワーＭＯＳＦＥＴと制御回路を集積したパワーＩＣでは、従来のパワーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせてなる構成に対し、小型化、低消費電力化、高信頼性化および低コスト化などが期待される。
【０００３】
ところで、デバイスピッチを縮小して集積度を高めるための技術として、トレンチ構造のＭＯＳＦＥＴが知られている。上述した横型パワーＭＯＳＦＥＴにおいても、さらなる高集積化と低オン抵抗化を図るために、トレンチ技術が盛んに駆使されている。図６６は、従来のトレンチ構造を適用した横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭとする）の構成を示す断面図である。
【０００４】
図６６に示すように、ｐ型半導体基板１０１の表面領域には第１導電型半導体領域としてｎ型ウェル領域１０２が設けられている。ｎ型ウェル領域１０２には、２本のトレンチ１０５が基板表面から形成されている。ｎ型ウェル領域１０２において、ドリフト領域となるｎ型拡張ドレイン領域１０３が各トレンチ１０５の底部を囲むように形成されている。
【０００５】
ｎ型ウェル領域１０２の、２本のトレンチ１０５に挟まれた基板表面層には、高不純物濃度のｎ型ドレイン領域１０６が設けられている。ｎ型ウェル領域１０２内部の２本のトレンチ１０５の外側の基板表面層には、それぞれチャネル領域となるｐ型オフセット領域１０４が設けられている。
【０００６】
ｐ型オフセット領域１０４の基板表面層には、高不純物濃度のｎ型ソース領域１０７がトレンチ１０５に接して設けられている。ｎ型ソース領域１０７の外側には、高不純物濃度のｐ型ソース領域１０８が設けられている。
【０００７】
各トレンチ１０５の外側の側壁には、ゲート絶縁膜となるゲート酸化膜１１３とゲート電極１１１が設けられている。また、各トレンチ１０５内側の側壁には、フィールドプレート絶縁膜となるフィールド酸化膜１１４とフィールド電極１１２が設けられている。各トレンチ１０５の、ゲート電極１１１とフィールド電極１１２の間は、第１の層間絶縁膜１１５で埋められている。
【０００８】
ｎ型ソース領域１０７、ｐ型ソース領域１０８およびｎ型ドレイン領域１０６のそれぞれの一部を除いて、基板表面は第２の層間絶縁膜１１６で覆われている。ソース電極１１０は、第２の層間絶縁膜１１６を貫通するソースプラグ電極１２０、１２２を経て基板表面のｎ型ソース領域１０７、ｐ型ソース領域１０８に電気的に接続されている。また、ドレイン電極１０９は、第２の層間絶縁膜１１６を貫通するドレインプラグ電極１１９、１２１を経て、基板表面のｎ型ドレイン領域１０６に電気的に接続されている。
【０００９】
図６７は、従来のトレンチ構造を適用したＴＬＰＭの構成を示す断面図である。図６６との違いは、フィールド酸化膜１１４とフィールド電極１１２が存在しない点である。その他の構成については、図６６と同様のため、説明を省略する。
【００１０】
図６８は、従来のトレンチ構造を適用したＴＬＰＭの構成を示す断面図である。図６６との違いは、ｎ型ドレイン領域１０６の下にｎ型の第２のドレイン領域１１７が形成されている点である。このｎ型の第２のドレイン領域１１７は、ｎ型拡張ドレイン領域１０３よりも高不純物濃度となっている。その他の構成については、図６６と同様のため、説明を省略する。
【００１１】
図６９は、従来のトレンチ構造を適用したＴＬＰＭの構成を示す断面図である。図６８との違いは、フィールド酸化膜１１４とフィールド電極１１２が存在しない点である。その他の構成については、図６８と同様のため、説明を省略する。
【００１２】
つぎに、図６６〜図６９に示す従来のトレンチ構造を適用したＴＬＰＭの製造方法について説明する、ここでは、第１導電型をｎ型、第２導電型をｐ型として説明する。図７０〜図７３は、図６６に示す従来のトレンチ構造を適用したＴＬＰＭの製造途中の構成を示す断面図である。
【００１３】
まず、図７０に示すようにｐ型半導体基板１０１にｎ型ウェル領域１０２を形成し、ｎ型ウェル領域１０２の内部にｐ型オフセット領域１０４を形成する。ついで、酸化膜１２３を堆積する。そして、酸化膜１２３をマスクとして２本のトレンチ１０５を形成する。そして、バッファ酸化膜１３０を形成し、トレンチ１０５の底面にｎ型不純物として、たとえばリン（Ｐ31）をイオン注入する。ここで、２本のトレンチ１０５間の基板表面には、ｐ型オフセット領域１０４が形成されないようにする。
【００１４】
つぎに、図７１に示すように、熱拡散をおこなって、トレンチ１０５の底面にｎ型拡張ドレイン領域１０３を形成し、酸化膜１２３とバッファ酸化膜１３０を除去する。そして、ゲート酸化膜１１３とフィールド酸化膜１１４をトレンチ１０５の側壁に形成する。ついで、ゲート電極１１１とフィールド電極１１２とをそれぞれ、ゲート酸化膜１１３およびフィールド酸化膜１１４に沿うように形成する。つづいて、マスク１２４を用いて、２本のトレンチ１０５間の基板表面およびトレンチ１０５の外側のｐ型オフセット領域１０４にｎ型不純物として、たとえば砒素（Ａｓ75）をイオン注入する。
【００１５】
そして、図７２に示すように、マスク１２４を除去した後、マスク１２５を用いて、トレンチ１０５の外側の基板表面にｐ型不純物として、たとえばボロン（Ｂ11）をイオン注入する。ついで、図７３に示すように、マスク１２５を除去した後、熱拡散をおこなってｎ型ドレイン領域１０６、ｎ型ソース領域１０７、およびｐ型ソース領域１０８を形成する。
【００１６】
つづいて、第１の層間絶縁膜１１５と第２の層間絶縁膜１１６とを順に堆積し、各層間絶縁膜（１１５、１１６）にコンタクトホールを開口し、基板表面のｎ型ドレイン領域１０６、ｎ型ソース領域１０７、およびｐ型ソース領域１０８をそれぞれ露出する。そして、ドレインプラグ電極１１９、１２１およびソースプラグ電極１２０、１２２をコンタクトホールに埋め込み、ドレイン電極１０９とソース電極１１０の配線を施すと図６６に示すＴＬＰＭを得ることができる。
【００１７】
つぎに、図６７に示す従来のトレンチ構造を適用したＴＬＰＭの製造方法について説明する。図６７に示すＴＬＰＭの製造方法は、まず、図７０のプロセスに従い、その後、図７４および図７５のプロセスに従う。そして、図７２および図７３のプロセスに従う。ここでは、重複するプロセスの説明は省略し、図７４および図７５のプロセスのみ説明する。
【００１８】
図７０に示すプロセスの後、図７４に示すように、熱拡散をおこなって、トレンチ１０５の底面にｎ型拡張ドレイン領域１０３を形成する。ついで、酸化膜１２３とバッファ酸化膜１３０を除去した後、ゲート酸化膜１１３とフィールド酸化膜１１４をトレンチ１０５の側壁に形成する。つづいて、ゲート電極１１１とフィールド電極１１２とをそれぞれ、ゲート酸化膜１１３およびフィールド酸化膜１１４に沿うように形成する。
【００１９】
そして、基板表面に、ゲート電極１１１を覆い、かつフィールド電極１１２の上が開口したパターンのマスク１２７を形成する。ついで、図７５に示すようにフィールド電極１１２を除去し、マスク１２８を用いて、２本のトレンチ１０５の間と各トレンチ１０５の外側の領域に同時に、たとえば砒素（Ａｓ75）をイオン注入する。その後は、図７２および図７３に示すプロセスに従う。
【００２０】
つぎに、図６８に示す従来のトレンチ構造を適用したＴＬＰＭの製造方法について説明する。図６８に示すＴＬＰＭの製造方法は、まず、図７６のプロセスに従い、その後、図７１〜図７３のプロセスに従う。ここでは、重複するプロセスの説明は省略し、図７６のプロセスのみ説明する。
【００２１】
図７６において、まずｐ型半導体基板１０１の基板表面にｎ型ウェル領域１０２とｐ型オフセット領域１０４とｎ型の第２のドレイン領域１１７を形成する。続いて、酸化膜１２９をマスクとして２本のトレンチ１０５を形成する。このとき、ｎ型の第２のドレイン領域１１７がトレンチ１０５の間に位置するように、トレンチ１０５を形成する。そして、バッファ酸化膜１３０を形成後、各トレンチ１０５の底面に、たとえばリン（Ｐ31）をイオン注入する。その後は、図７１〜図７３に示すプロセスに従う。
【００２２】
つぎに、図６９に示す従来のトレンチ構造を適用したＴＬＰＭの製造方法について説明する。図６９に示すＴＬＰＭの製造方法は、まず、図７６のプロセスに従い、その後、図７４および図７５のプロセスに従う。さらに、図７２および図７３のプロセスに従う。これらの工程は、上述した内容と重複するため、説明を省略する。
【００２３】
上述した従来のトレンチ構造を適用したＴＬＰＭでは、トレンチ底面にメタルプラグがないため、空乏層がプラグ欠陥に到達しない。そのため、リーチスルーによるリークの上昇や耐圧の低下が起こらず、高信頼性を得ることができる。
【００２４】
ところで、表面にソース領域とドレイン領域を有し、その間のトレンチの中にゲート電極を有し、ゲート電極とソース領域の間にゲート酸化膜を有し、ゲート電極とドレイン領域の間に厚い酸化膜を有する高電圧電力用トランジスタが提案されている（たとえば、下記特許文献１、特許文献２参照。）。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】特許第３３４８９１１号公報
【特許文献２】米国特許第５４３４４３５号明細書
【発明の概要】
【発明が解決しようとする課題】
【００２６】
しかしながら、上述した図６６〜図６９に示す従来のＴＬＰＭでは、２本のトレンチ１０５に挟まれたトレンチ１０５間の基板によりドレイン電流の引き出しをおこなっている。従って、図６６に示すＴＬＰＭでは、図７７に示すように、トレンチ１０５間の基板に生ずる拡散抵抗（Ｒ１）がオン特性を左右する。この拡散抵抗（Ｒ１）を下げるためには、図６８に示すように、ｎ型ドレイン領域１０６の下にｎ型の第２のドレイン領域１１７を設ければよい。図６８の場合は、図７８に示すように、トレンチ１０５間の基板に生ずる拡散抵抗（Ｒ２）は小さくなる（Ｒ２＜Ｒ１）が、拡散抵抗（Ｒ２）は、十分に小さいとはいえず、拡散抵抗Ｒ２によってオン抵抗が左右されてしまうという問題点があった。
【００２７】
この発明は、上述した従来技術による問題点を解消するため、ドレイン拡散抵抗の寄与を少なくすることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２８】
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置の製造方法は、半導体基板の表面層に形成されたトレンチによって当該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ前記第１メサ領域と前記第２メサ領域が交互に配置され、前記第１メサ領域でソース電流の引き出しを行い、前記第２メサ領域でドレイン電流の引き出しを行う半導体装置の製造方法であって、前記半導体基板の表面層にウェル領域を形成する第１の工程と、前記ウェル領域内に第２導電型のチャネル領域を形成する第２の工程と、前記半導体基板表面にトレンチパターンを有するエッチングマスクを形成し、当該エッチングマスクを用いて前記ウェル領域の表面層に前記トレンチを形成して、前記半導体基板の表面層を前記第１メサ領域と前記第２メサ領域に分割する第３の工程と、前記トレンチの底部に第１導電型の第１ドレイン領域を形成する第４の工程と、前記エッチングマスクを除去した後、前記トレンチの、前記第１メサ領域に沿う側壁にゲート絶縁膜を形成する第５の工程と、前記ゲート絶縁膜に沿って前記トレンチの内側にゲート電極を形成する第６の工程と、前記トレンチを第１の層間絶縁膜で埋める第７の工程と、前記第２メサ領域と、前記第１の層間絶縁膜と、をエッチングする第８の工程と、前記第１メサ領域の表面層および前記第２メサ領域の表面層にそれぞれ第１導電型のソース領域および第１導電型の第２ドレイン領域を形成する第９の工程と、前記第１の層間絶縁膜を形成した基板表面に第２の層間絶縁膜を堆積する第１０の工程と、前記第１の層間絶縁膜および前記第２の層間絶縁膜にソースコンタクトホールおよびドレインコンタクトホールを開口し、前記ソースコンタクトホールおよび前記ドレインコンタクトホールを介して前記ソース領域および前記第２ドレイン領域にそれぞれ電気的に接続するソース電極およびドレイン電極を形成する第１１の工程と、を含むことを特徴とする。
【００２９】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第８の工程は、前記第２メサ領域と、前記第１の層間絶縁膜とを異方性エッチングし、前記第２メサ領域の露出した表面をシャドウ酸化する第１２の工程を含むことを特徴とする。
【００３０】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第８の工程は、前記第１の層間絶縁膜を異方性エッチングし、前記第２メサ領域を等方性ドライエッチングし、前記第２メサ領域の露出した表面をシャドウ酸化する第１３の工程を含むことを特徴とする。
【００３１】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第９の工程は、前記第２ドレイン領域を、前記第８の工程によってエッチングされた前記第１の層間絶縁膜をマスクとして、不純物のイオン注入を行うことにより形成することを特徴とする。
【００３２】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに前記第２メサ領域の表面層に第３ドレイン領域を形成する第１４の工程を含み、前記第１４の工程によって形成された前記第３ドレイン領域は、前記第１ドレイン領域の不純物濃度と同じか、当該第１ドレイン領域よりも高不純物濃度であり、かつ前記第３ドレイン領域は、前記第１ドレイン領域と、前記第２ドレイン領域との間に形成されていることを特徴とする。
【００３３】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３ドレイン領域は、前記エッチングマスクを除去した後に形成されることを特徴とする。
【００３４】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３ドレイン領域を形成するためイオン注入は、前記トレンチを形成する前に行われることを特徴とする。
【００３５】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３ドレイン領域は、前記トレンチを形成する前に形成されることを特徴とする。
【００３６】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３ドレイン領域は、前記第２メサ領域をエッチングし、前記第２ドレイン領域を形成する前に形成されることを特徴とする。
【００３７】
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置の製造方法は、半導体基板の表面層に形成されたトレンチによって当該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ前記第１メサ領域と前記第２メサ領域が交互に配置され、前記第１メサ領域でソース電流の引き出しを行い、前記第２メサ領域でドレイン電流の引き出しを行う半導体装置の製造方法であって、前記半導体基板の表面層にウェル領域を形成する第１の工程と、前記ウェル領域内に第２導電型のチャネル領域を複数形成する第２の工程と、前記半導体基板表面にトレンチパターンを有する第１のエッチングマスクを形成し、当該第１のエッチングマスクを用いて、前記ウェル領域の表面層に、２つの前記チャネル領域をまたぐように第１のトレンチを形成する第３の工程と、前記第１のトレンチ内部の底面の中央部分にトレンチパターンを有する第２のエッチングマスクを形成し、当該第２のエッチングマスクを用いて第２のトレンチを形成し、前記半導体基板の表面層を前記第１メサ領域と前記第２メサ領域に分割する第４の工程と、前記第２のトレンチ底部の第１導電型の第１ドレイン領域を形成する第５の工程と、前記第１のエッチングマスクと、前記第２のエッチングマスクを除去した後、前記第２のトレンチの、前記第１メサ領域に沿う側壁にゲート絶縁膜を形成する第６の工程と、前記ゲート絶縁膜に沿って前記第２のトレンチの内側にゲート電極を形成する第７の工程と、前記第１メサ領域の表面層および前記第２メサ領域の表面層にそれぞれ第１導電型のソース領域および第１導電型の第２ドレイン領域を形成する第８の工程と、前記第２のトレンチを層間絶縁膜で埋める第９の工程と、前記層間絶縁膜にソースコンタクトホールおよびドレインコンタクトホールを開口し、前記ソースコンタクトホールおよび前記ドレインコンタクトホールを介して前記ソース領域および前記第２ドレイン領域にそれぞれ電気的に接続するソース電極およびドレイン電極を形成する第１０の工程と、を含むことを特徴とする。
【００３８】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに前記第２メサ領域の表面層に第３ドレイン領域を形成する第１１の工程を含み、前記第１１の工程によって形成された前記第３ドレイン領域は、前記第１ドレイン領域の不純物濃度よりも高不純物濃度であり、かつ前記第３ドレイン領域は、前記第１ドレイン領域と、前記第２ドレイン領域との間に形成されていることを特徴とする。
【００３９】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに前記第２メサ領域の表面層に第３ドレイン領域を形成する第１１の工程を含み、前記第１１の工程によって形成された前記第３ドレイン領域は、前記第１ドレイン領域の不純物濃度と同不純物濃度であり、かつ前記第３ドレイン領域は、前記第１ドレイン領域と、前記第２ドレイン領域との間に形成されていることを特徴とする。
【００４０】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２メサ領域の幅をＳｔｄとし、前記第１のトレンチの幅をＬｔ１とし、前記第２のトレンチの幅をＬｔ２としたとき、Ｌｔ１＝２×Ｌｔ２＋Ｓｔｄを満たすことを特徴とする。
【００４１】
この発明によれば、ドレイン電流の引き出しをおこなう領域の深さを、ソース電流の引き出しをおこなう領域の基板表面からの深さよりも深くすることができる。そのため、従来技術に比べてオン抵抗を低減することができる。
【００４２】
また、この発明によれば、フィールド電極が存在しない構成とすると、トレンチのコーナー部に電界が集中するのを避けることができる。そのため、高耐圧化を図ることができる。また、製造プロセスを簡略化することができる。さらにコストの削減をすることもできる。
【発明の効果】
【００４３】
本発明にかかる半導体装置の製造方法によれば、ドレイン電流の引き出しをおこなう領域の深さを、ソース電流の引き出しをおこなう領域の基板表面からの深さよりも深くすることができる。そのため、ドレイン拡散抵抗の寄与を少なくし、従来のＴＬＰＭと同等の高信頼性を確保でき、オン抵抗と耐圧のトレードオフを改善することができるという効果を奏する。
【図面の簡単な説明】
【００４４】
【図１】この発明の実施の形態１にかかるＴＬＰＭの構成を示す断面図である。
【図２】図１に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図３】図１に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図４】図１に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図５】図１に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図６】図１に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図７】図１に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図８】図１に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図９】図１に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図１０】図１に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図１１】図１に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図１２】図１に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図１３】この発明の実施の形態２にかかるＴＬＰＭの構成を示す断面図である。
【図１４】図１３に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図１５】図１３に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図１６】図１３に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図１７】図１３に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図１８】図１３に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図１９】図１３に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図２０】図１３に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図２１】この発明の実施の形態３にかかるＴＬＰＭの構成を示す断面図である。
【図２２】図２１に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図２３】図２１に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図２４】図２１に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図２５】図２１に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図２６】この発明の実施の形態４にかかるＴＬＰＭの構成を示す断面図である。
【図２７】図２６に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図２８】図２６に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図２９】この発明の実施の形態５にかかるＴＬＰＭの構成を示す断面図である。
【図３０】図２９に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図３１】図２９に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図３２】図２９に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図３３】図２９に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図３４】図２９に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図３５】図２９に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図３６】図２９に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図３７】図２９に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図３８】実施の形態４を実施の形態５に適用して製造されるＴＬＰＭについて示す断面図である。
【図３９】この発明の実施の形態６にかかるＴＬＰＭの構成を示す断面図である。
【図４０】実施の形態２に実施の形態６を適用して製造されるＴＬＰＭについて示す断面図である。
【図４１】実施の形態３に実施の形態６を適用して製造されるＴＬＰＭについて示す断面図である。
【図４２】実施の形態４に実施の形態６を適用して製造されるＴＬＰＭについて示す断面図である。
【図４３】この発明の実施の形態７にかかるＴＬＰＭの構成を示す断面図である。
【図４４】図４３に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図４５】図４３に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図４６】図４３に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図４７】図４３に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図４８】図４３に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図４９】図４３に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図５０】図４３に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図５１】図４３に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図５２】図４３に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図５３】図４３に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図５４】図４３に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図５５】図４３に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図５６】この発明の実施の形態８にかかるＴＬＰＭの構成を示す断面図である。
【図５７】図５６に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図５８】図５６に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図５９】図５６に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図６０】実施の形態７を実施の形態３に適用した際に製造されるＴＬＰＭの構成を示す断面図である。
【図６１】実施の形態７を実施の形態４に適用した際に製造されるＴＬＰＭの構成を示す断面図である。
【図６２】図６０に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図６３】図６０に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図６４】図６０に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図６５】図６０に示すＴＬＰＭの製造途中の構成を示す断面図である。
【図６６】従来のトレンチ構造を適用した横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭとする）の構成を示す断面図である。
【図６７】従来のトレンチ構造を適用したＴＬＰＭの構成を示す断面図である。
【図６８】従来のトレンチ構造を適用したＴＬＰＭの構成を示す断面図である。
【図６９】従来のトレンチ構造を適用したＴＬＰＭの構成を示す断面図である。
【図７０】図６６に示す従来のトレンチ構造を適用したＴＬＰＭの製造途中の構成を示す断面図である。
【図７１】図６６に示す従来のトレンチ構造を適用したＴＬＰＭの製造途中の構成を示す断面図である。
【図７２】図６６に示す従来のトレンチ構造を適用したＴＬＰＭの製造途中の構成を示す断面図である。
【図７３】図６６に示す従来のトレンチ構造を適用したＴＬＰＭの製造途中の構成を示す断面図である。
【図７４】図６７に示す従来のトレンチ構造を適用したＴＬＰＭの製造途中の構成を示す断面図である。
【図７５】図６７に示す従来のトレンチ構造を適用したＴＬＰＭの製造途中の構成を示す断面図である。
【図７６】図６８に示す従来のＴＬＰＭの製造途中の構成を示す断面図である。
【図７７】トレンチ間の基板に生ずる拡散抵抗（Ｒ１）について示す説明図である。
【図７８】トレンチ間の基板に生ずる拡散抵抗（Ｒ２）について示す説明図である。
【発明を実施するための形態】
【００４５】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。
【００４６】
（実施の形態１）
まず、この発明の実施の形態１にかかる横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭとする）の構成について説明する。図１は、この発明の実施の形態１にかかるＴＬＰＭの構成を示す断面図である。図１に示すように、半導体基板１の表面には第１導電型の半導体領域としてウェル領域２が設けられている。また、ウェル領域２の内部には、たとえば２本のトレンチ５が形成されている。トレンチ５は、ウェル領域２よりも浅い。
【００４７】
これらのトレンチ５によって半導体基板１の表面層は、第１メサ領域４１と第２メサ領域４２に分割されている。第１メサ領域４１と第２メサ領域４２は、交互に配置されており、たとえば図１の例では、２つのトレンチ５の外側の領域が第１メサ領域４１であり、２つのトレンチ５に挟まれる領域が第２メサ領域４２である。第２メサ領域４２は、第１メサ領域４１よりも基板表面からの深さが深くなっている。
【００４８】
第１メサ領域４１の表面層には、ｎ型ソース領域７とｐ型ソース領域８が設けられている。ｎ型ソース領域７は、トレンチ５の一方の側壁に接して設けられている。各トレンチ５の底面には、拡張ドレイン領域３が設けられている。拡張ドレイン領域３は、トレンチ５の底面全体と側面の一部を囲み、かつウェル領域２よりも浅い。第１メサ領域４１において、拡張ドレイン領域３と、ｎ型ソース領域７およびｐ型ソース領域８との間には、ｐ型オフセット領域４が設けられている。また、第２メサ領域４２において、拡張ドレイン領域３と、基板表面との間にはｎ型ドレイン領域６が設けられている。
【００４９】
各トレンチ５の内側には、薄いゲート酸化膜１３とフィールド酸化膜１４とが設けられている。ゲート酸化膜１３は、ｐ型オフセット領域４と接するトレンチ５の側壁に沿って設けられている。また、フィールド酸化膜１４は、ｎ型ドレイン領域６と接するトレンチ５の側壁に沿って設けられている。各トレンチ５において、ゲート酸化膜１３およびフィールド酸化膜１４の内側には、それぞれゲート電極１１およびフィールド電極１２が設けられている。
【００５０】
第１の層間絶縁膜１５は、トレンチ５の内部、第１メサ領域４１の上に設けられている。第２の層間絶縁膜１６は、第１の層間絶縁膜１５の上に、トレンチ５を形成した基板表面を覆うように設けられている。ドレインプラグ電極１９はドレインプラグ電極（バリアメタル）２１で覆われており、第２の層間絶縁膜１６を貫通してドレイン電極９とｎ型ドレイン領域６を電気的に接続している。
【００５１】
従って、実施の形態１の半導体装置は、２本のトレンチ５の間の基板表面からドレイン電流を引き出す構成となっている。また、ソースプラグ電極２０はソースプラグ電極（バリアメタル）２２で覆われており、第２の層間絶縁膜１６を貫通してソース電極１０とｎ型ソース領域７およびｐ型ソース領域８を電気的に接続している。
【００５２】
つぎに、図１に示すＴＬＰＭの製造プロセスについて説明する。図２〜図１２は、図１に示すＴＬＰＭの製造途中の構成を示す断面図である。まず、半導体基板１の表面層にウェル領域２を形成する。つぎに、ウェル領域２の表面層にチャネルとなるｐ型オフセット領域４を形成する。つづいて、半導体基板１の表面に酸化膜２３を形成する。
【００５３】
ついで、酸化膜２３をマスクとして、トレンチエッチングをおこなって、ウェル領域２の表面層にトレンチ５をたとえば２本形成する。トレンチ５を形成したら、バッファ酸化おこない、バッファ酸化膜３０を形成する。その後トレンチ５の底面にｎ型不純物として、たとえばリン（Ｐ31）をイオン注入する。
【００５４】
つぎに、図３に示すように、熱拡散をおこない、トレンチ５の底面に拡張ドレイン領域３を形成する。つづいて、基板の表面の酸化膜２３およびバッファ酸化膜３０をすべて除去し、トレンチ５の側壁にゲート酸化膜１３とフィールド酸化膜１４を形成し、さらに内側に、ゲート酸化膜１３およびフィールド酸化膜１４に沿って、それぞれポリシリコンよりなるゲート電極１１とフィールド電極１２を形成する。
【００５５】
その際、ゲート酸化膜１３とフィールド酸化膜１４を同時に形成してもよいし、別々に形成してもよい。また、ゲート電極１１とフィールド電極１２を同時に形成してもよいし、別々に形成してもよい。そして、マスク５０を用いて、トレンチ５の外側のｐ型オフセット領域４内部に、たとえばｎ型不純物として砒素（Ａｓ75）をイオン注入する。
【００５６】
マスク５０を除去した後、図４に示すように、マスク５１を用いて、ｐ型オフセット領域４の内部にｐ型不純物として、たとえばボロン（Ｂ11）をイオン注入する。なお、図３と図４の順序を入れ替えてボロン（Ｂ11）のイオン注入をおこなったあとに、砒素（Ａｓ75）のイオン注入をおこなってもよい。
【００５７】
その後、マスク５１を除去して、図５に示すように、第１の層間絶縁膜１５を堆積し、たとえばＣＭＰ（化学的機械的研磨）などにより平坦化する。そして、第１の層間絶縁膜１５の上に所望のマスク５２を形成し、図６に示すように第１の層間絶縁膜１５を開口する。そして、ゲート電極１１、フィールド電極１２、およびトレンチ５間の基板の基板表面を露出した後マスク５２を除去する。
【００５８】
つづいて、図７に示すように、フィールド電極１２およびトレンチ５間の基板の基板表面を、たとえば異方性エッチングする。また、上述した、図７に示すエッチングは、異方性エッチングとしているが、等方性ドライエッチング（たとえば、ＣＤＥ：化学的ドライエッチング）をおこなってもよい。等方性エッチングをおこなうことにより、界面付近３１の突起４０を緩やかにすることができる。そのため、パーティクルの発生をおさえることができるという効果が期待される。
【００５９】
また、上述したエッチングでは、図７に示すように、フィールド電極１２とトレンチ５間の基板の高さが揃うようにエッチングをおこなっているが、高さは揃わなくてもよい。また、フィールド電極１２とトレンチ５間の基板のエッチングは、同時におこなってもよく、別々におこなってもよい。
【００６０】
このエッチングにより、フィールド電極１２とフィールド酸化膜１４との界面付近３１、およびトレンチ５間の基板とフィールド酸化膜１４との界面付近３１に突起４０が生じる。そのため、図８に示すように、シャドウ酸化をおこない、界面付近３１の突起４０をなくす。このシャドウ酸化により、フィールド電極１２の上、およびトレンチ５間の基板表面にシャドウ酸化膜３２が形成される。
【００６１】
つぎに、第１の層間絶縁膜１５をマスクとして、トレンチ５間の基板にｎ型不純物として、たとえば砒素（Ａｓ75）のイオン注入をおこなう。このとき、フィールド電極１２上のシャドウ酸化膜３２が薄くなっているために、フィールド電極１２上にもｎ型不純物がイオン注入されるが、フィールド電極１２の電気的特性に与える影響は無視できる。また、このように、電気的特性の影響を無視できるためレジスト酸化膜を使用する工程が省略されるため、プロセスが簡便になる。
【００６２】
その後、図９に示すように、熱拡散をおこない、ｎ型ドレイン領域６、ｎ型ソース領域７、およびｐ型ソース領域８を形成し、半導体基板１の表面に第２の層間絶縁膜１６を堆積する。つぎに、図１０および図１１に示すように２枚のマスク５４、５５を用いて、ドレインコンタクト３５（図１０）およびソースコンタクト３６（図１１）を形成し、基板表面のｎ型ドレイン領域６、ｎ型ソース領域７、およびｐ型ソース領域８を露出する。
【００６３】
最後に、図１２に示すように、ドレインプラグ電極１９、２１とソースプラグ電極２０、２２を各コンタクトホール（３５、３６）に埋め込み、ドレイン電極９およびソース電極１０の配線をおこなう以上の工程により、図１に示したＴＬＰＭが完成する。
【００６４】
以上説明したように、実施の形態１によれば、第２メサ領域４２の高さが、第１メサ領域４１の高さよりも相対的に低くなっているため、従来のＴＬＰＭに比べてオン抵抗を低くすることができる。さらに従来のＴＬＰＭと同程度の耐圧が期待できる。そのため、従来のＴＬＰＭに比べて耐圧とオン抵抗のトレードオフを大幅に改善できる。
【００６５】
（実施の形態２）
つぎに、この発明の実施の形態２にかかるＴＬＰＭの構成について説明する。図１３は、この発明の実施の形態２にかかるＴＬＰＭの構成を示す断面図である。実施の形態２は、実施の形態１の変形例である。実施の形態１との違いは、図１３において、フィールド電極１２が除去されている点のみである。その他は、実施の形態１に示したＴＬＰＭと同様のため、説明を省略する。
【００６６】
つぎに、図１３に示すＴＬＰＭの製造プロセスについて説明する。図１４〜図２０は、図１３に示すＴＬＰＭの製造途中の構成を示す断面図である。図１３に示すＴＬＰＭは、まず、実施の形態１に示した図２と同様のプロセスに従う。その後、図１４〜図２０のプロセスに従い、さらに、実施の形態１に示した図９〜図１２のプロセスに従う。ここでは、重複する部分については、説明を省略し、図１４〜図２０のプロセスについて説明する。
【００６７】
図２に示すプロセスの後、図１４に示すように、熱拡散を行い、トレンチ５の底面に拡張ドレイン領域３を形成する。そして、基板表面の酸化膜２３およびバッファ酸化膜３０をすべて除去し、トレンチ５の内壁にゲート酸化膜１３とフィールド酸化膜を形成する。さらに内側に、ゲート酸化膜１３およびフィールド酸化膜に沿って、ポリシリコンよりなるゲート電極１１とフィールド電極を形成する。その際、ゲート酸化膜１３とフィールド酸化膜を同時に形成してもよいし、別々に形成してもよい。また、ゲート電極１１とフィールド電極を同時に形成してもよいし、別々に形成してもよい。
【００６８】
つぎに、たとえば酸化膜などのマスク５６を用いて、たとえば異方性エッチングによりフィールド電極を完全に除去する。つづいて、図１５に示すように、マスク５７を用いて、トレンチ５の外側のｐ型オフセット領域４に、たとえばｎ型不純物として砒素（Ａｓ75）をイオン注入する。
【００６９】
つづいて、マスク５７を除去した後、図１６に示すように、マスク５８を用いて、ｐ型オフセット領域４の内部のｐ型不純物として、たとえばボロン（Ｂ11）をイオン注入する。なお、図１５と図１６の順序を入れ替えてボロン（Ｂ11）のイオン注入をおこなった後に、砒素（Ａｓ75）のイオン注入をおこなってもよい。なお、図２、図１５、および図１６のプロセスを順におこなう代わりに、図２〜図４のプロセスをおこなった後に、マスクを用いてフィールド電極１２を除去してもよい。
【００７０】
つぎに、図１７に示すように、基板表面に第１の層間絶縁膜１５を堆積し、たとえばＣＭＰなどにより平坦化する。そして、第１の層間絶縁膜１５の上に所望のマスク５９を形成し、図１８に示すように、層間絶縁膜１５を、たとえば異方性エッチングしてトレンチ５間の基板の基板表面を露出させる。つづいて、図１９に示すように、トレンチ５間の基板の基板表面を、たとえば異方性エッチングする。このエッチングにより界面付近３１に突起４０が生じる。
【００７１】
そのため、図２０に示すように、シャドウ酸化をおこない、シャドウ酸化膜３２を形成して突起４０をなくす。その後、第１の層間絶縁膜１５をマスクとして、トレンチ５間の基板にｎ型不純物として、たとえば砒素（Ａｓ75）をイオン注入する。この後のプロセスは、実施の形態１の図９〜図１２のプロセスに従う。また、上述した図１９に示すエッチングは、異方性エッチングとしているが、等方性ドライエッチング（たとえば、ＣＤＥ：化学的ドライエッチング）をおこなってもよい。等方性エッチングをおこなうことにより、界面付近３１の突起４０を緩やかにすることができる。そのため、パーティクルの発生をおさえることができるという効果が期待される。
【００７２】
実施の形態２のＴＬＰＭ（図１３）では、フィールド電極１２をなくすことにより、実施の形態１のＴＬＰＭ（図１）よりも、高耐圧化が期待できるだけでなく、実施の形態１のＴＬＰＭ（図１）に比べて、製造プロセスを大幅に簡略化できるというメリットがある。以下にこれらの理由を示す。
【００７３】
図７に示すように、薄いフィールド酸化膜１４をマスクとしてフィールド電極１２とトレンチ５間の基板をエッチングする必要がある。さらに、突起４０が鋭いため、パーティクル発生の要因となり、歩留まりが落ちてしまう。さらに、フィールド電極１２とトレンチ５間の基板を別々にエッチングする場合には、マスクが必要であり、マスクを設置する際のマスクのずれの精度を懸念せざるを得ない。
【００７４】
これらに対して、実施の形態２では、図１８に示すように、第１の層間絶縁膜１５をトレンチ５間の基板よりも幅を広く開口すればよく、マスクのずれの精度を考慮する必要がない。さらに、図１９のエッチング処理において、高選択性エッチング（半導体基板１／絶縁膜＞＞１）を利用することにより、基板だけを選択的にエッチングすることができる。また、図７に示す突起４０が生じないため、パーティクルの発生を大幅に抑えることができ、歩留まりが向上する。
【００７５】
以上の理由により、実施の形態２では、実施の形態１に比べて、プロセスを簡略化することができる。また、歩留まりも向上し、大幅なコストの削減をすることができる。さらに、実施の形態１と同様にオン抵抗を低くすることができ、デバイスの高信頼性を得ることができる。また、実施の形態１よりもさらなる高耐圧化が期待できる。
【００７６】
（実施の形態３）
つぎに、この発明の実施の形態３にかかるＴＬＰＭの構成について説明する。図２１は、この発明の実施の形態３にかかるＴＬＰＭの構成を示す断面図である。実施の形態３は、実施の形態１の変形例である。実施の形態１との違いは、図２１において、ｎ型ドレイン領域６の下にｎ型の第２のドレイン領域１７が形成されていることである。このｎ型の第２のドレイン領域１７は、拡張ドレイン領域３と同じ不純物濃度か、拡張ドレイン領域３よりも高不純物濃度となっている。その他は、実施の形態１に示したＴＬＰＭと同様のため、説明を省略する。
【００７７】
つぎに、図２１に示すＴＬＰＭの製造プロセスについて説明する。図２２および図２３は、図２１に示すＴＬＰＭの製造途中の構成を示す断面図である。図２１に示すＴＬＰＭは、まず、実施の形態１に示した図２と同様のプロセスに従う。その後、図２２および図２３のプロセスに従い、さらに、実施の形態１に示した図４〜図１２のプロセスに従う。ここでは、重複する部分については、説明を省略し、図２２および図２３のプロセスについて説明する。
【００７８】
図２に示すプロセスの後、基板表面の酸化膜２３およびバッファ酸化膜３０をすべて除去する。そして、図２２に示すように、トレンチ５の内壁にゲート酸化膜１３とフィールド酸化膜１４とを形成する。さらに内側に、ゲート酸化膜１３およびフィールド酸化膜１４に沿って、それぞれポリシリコンよりなるゲート電極１１とフィールド電極１２を形成する。その際、ゲート酸化膜１３とフィールド酸化膜１４を同時に形成してもよいし、別々に形成してもよい。また、ゲート電極１１とフィールド電極１２を同時に形成してもよいし、別々に形成してもよい。
【００７９】
ついで、たとえば酸化膜などのマスク６０を用いて、トレンチ５間の基板にｎ型不純物として、たとえばリン（Ｐ31）をイオン注入する。そして、図２３に示すように、熱拡散をおこない、トレンチ５の底面に拡張ドレイン領域３を形成する。つづいて、トレンチ５間の基板の基板表面に、ｎ型の第２のドレイン領域１７を形成する。そして、マスク６０を除去したあと、マスク６１を用いて、トレンチ５の外側のｐ型オフセット領域４に同時に、たとえばｎ型不純物として砒素（Ａｓ75）をイオン注入する。この後のプロセスは、実施の形態１の図４〜図１２のプロセスに従う。
【００８０】
上述したｎ型の第２のドレイン領域１７は、拡張ドレイン領域３と同じ不純物濃度であってもよく、拡張ドレイン領域３よりも高不純物濃度であってもよいが、トレンチ５間の基板上の拡散抵抗を下げ、実施の形態１のＴＬＰＭよりも低オン抵抗化を実現するためには、ｎ型の第２のドレイン領域１７は、拡張ドレイン領域３よりも高不純物濃度であることが好ましい。
【００８１】
つぎに、図２１に示すＴＬＰＭの他の製造プロセスについて説明する。図２４および図２５は、図２１に示すＴＬＰＭの製造途中の構成を示す断面図である。図２１に示すＴＬＰＭは、まず、図２４および図２５のプロセスに従い、その後、図２３のプロセスに従い、さらに、実施の形態１に示した図４〜図１２のプロセスに従ってもよい。ここでは、重複する部分については、説明を省略し、図２４および図２５のプロセスについて説明する。
【００８２】
まず、図２４に示すように、半導体基板１の表面層にウェル領域２およびｐ型オフセット領域４を形成し、マスク６２を用いて、ｎ型の第２のドレイン領域１７を形成するため、ｎ型不純物として、たとえばリン（Ｐ31）をイオン注入する。つぎに、マスク６２を除去して、図２５に示すように、酸化膜２３をマスクとして、トレンチ５を形成し、バッファ酸化をおこない、バッファ酸化膜３０を形成する。そして、トレンチ底面にｎ型不純物として、たとえばリン（Ｐ31）をイオン注入する。
【００８３】
その後は、図２３、実施の形態１に示した図４〜図１２のプロセスに従ってもよい。このように、ｎ型の第２のドレイン領域１７を形成するためのイオン注入をおこなったあとにトレンチ５を形成することにより、図２２のようにマスクのずれの精度を考慮する必要がなくなり、製造プロセスをより簡略化できる。
【００８４】
以上説明したように、実施の形態３によれば、実施の形態１と同程度の耐圧と高信頼性が得られ、さらに、低抵抗領域（ｎ型の第２のドレイン領域１７）を加えることにより、実施の形態１よりもオン抵抗が下がり、耐圧とオン抵抗とのトレードオフが改善する。
【００８５】
（実施の形態４）
つぎに、この発明の実施の形態４にかかるＴＬＰＭの構成について説明する。図２６は、この発明の実施の形態４にかかるＴＬＰＭの構成を示す断面図である。実施の形態４は、実施の形態３を実施の形態２に適用した場合の例である。実施の形態２との違いは、ｎ型ドレイン領域６の下にｎ型の第２のドレイン領域１７が形成されていることである。また、第２のドレイン領域１７は、拡張ドレイン領域３よりも高不純物濃度になっている。その他は、図１３と共通のため、説明を省略する。
【００８６】
つぎに、図２６に示すＴＬＰＭの製造プロセスについて説明する。図２７および図２８は、図２６に示すＴＬＰＭの製造途中の構成を示す断面図である。図２６に示すＴＬＰＭは、まず、実施の形態１に示した図２と同様のプロセスに従う。その後、実施の形態３の図２２のプロセスに従う。つづいて、図２７および図２８のプロセスに従い、さらに、実施の形態１に示した図４〜図１２のプロセスに従う。ここでは、重複する部分については、説明を省略し、図２７および図２８のプロセスについて説明する。
【００８７】
図２および図２２に示すプロセスの後、図２７に示すように、熱拡散をおこない、トレンチ５の底面に拡張ドレイン領域３を形成する。トレンチ５間の基板の基板表面にｎ型の第２のドレイン領域１７を形成する。つづいて、ゲート電極１１を覆う。そして、フィールド電極１２上が開口したマスク６３を用いて、たとえば異方性エッチングによりフィールド電極１２を除去し、マスク６３を完全に除去する。つづいて、図２８に示すように、マスク６４を用いて、トレンチ５の外側のｎ型オフセット領域４に、たとえばｎ型不純物として砒素（Ａｓ75）をイオン注入する。
【００８８】
上述したｎ型の第２のドレイン領域１７は、拡張ドレイン領域３と同じ不純物濃度であってもよく、拡張ドレイン領域３よりも高不純物濃度であってもよい。ただし、トレンチ５間の基板上の拡散抵抗を下げ、実施の形態１のＴＬＰＭよりも低オン抵抗化を実現するためには、ｎ型の第２のドレイン領域１７は、拡張ドレイン領域３よりも高不純物濃度であることが好ましい。この後のプロセスは、実施の形態１の図４〜図１２のプロセスに従う。
【００８９】
以上説明したように、実施の形態４によれば、実施の形態３と同様の低オン抵抗にすることができる。また、フィールド電極１２がないため、ドレイン側でのトレンチ５のコーナーへの電解集中を避けることができる。そのため、実施の形態３に比べて更なる高耐圧が期待できる。
【００９０】
（実施の形態５）
つぎに、この発明の実施の形態５にかかるＴＬＰＭの構成について説明する。図２９は、この発明の実施の形態５にかかるＴＬＰＭの構成を示す断面図である。実施の形態３および４では、トレンチ５間の基板をエッチングする前にｎ型の第２ドレイン領域１７を形成していたが、実施の形態５では、トレンチ５間の基板をエッチングしてから、ｎ型の第２のドレイン領域１７を形成する。実施の形態３との違いは、第２の層間絶縁膜１６がないことである。その他は、図２１と共通のため、説明を省略する。
【００９１】
つぎに、図２９に示すＴＬＰＭの製造プロセスについて説明する。図３０〜図３７は、図２９に示すＴＬＰＭの製造途中の構成を示す断面図である。図２９に示すＴＬＰＭは、まず、実施の形態１に示した図２と同様のプロセスに従う。つづいて、図３０〜図３７のプロセスに従い、さらに、実施の形態１に示した図１０〜図１２のプロセスに従う。ここでは、重複する部分については、説明を省略し、図３０〜図３７のプロセスについて説明する。
【００９２】
図２に示すプロセス後、図３０に示すように、トレンチ５の底面の熱拡散をおこなわず、酸化膜２３およびバッファ酸化膜３０を除去する。つぎに、トレンチ５の内壁にゲート酸化膜１３とフィールド酸化膜１４とを形成する。さらに内側に、ゲート酸化膜１３およびフィールド酸化膜１４に沿って、それぞれポリシリコンよりなるゲート電極１１とフィールド電極１２を形成する。その際、ゲート酸化膜１３とフィールド酸化膜１４を同時に形成してもよいし、別々に形成してもよい。また、ゲート電極１１とフィールド電極１２を同時に形成してもよいし、別々に形成してもよい。
【００９３】
その後、ゲート電極１１を覆い、フィールド電極１２上が開口したマスク６５を用いて、フィールド電極１２のみを、たとえば異方性エッチングする。このエッチングにより、フィールド電極１２とフィールド酸化膜１４との界面付近３１に突起４０が生じる。つぎに、図３１に示すように、シャドウ酸化をおこない、シャドウ酸化膜３２を形成し、突起４０をなくす。
【００９４】
つづいて、図３２に示すように、トレンチ５間の基板上の酸化膜を除去し、マスク６６を形成する。そして、図３３に示すように、トレンチ５間の基板の基板表面を、たとえば異方性エッチングする。このエッチングにより突起４０が生じる。
【００９５】
つぎに、図３４に示すように、シャドウ酸化をおこなって、シャドウ酸化膜３２を形成し、トレンチ５間の基板上の突起４０をなくす。つづいて、マスク６６をそのまま用いて、トレンチ５間の基板上にｎ型不純物として、たとえばリン（Ｐ31）をイオン注入する。続いて、図３５に示すように、熱拡散をおこない、トレンチ５の底面に拡張ドレイン領域３とトレンチ５間の基板上にｎ型の第２のドレイン領域１７とを同時に形成する。
【００９６】
そして、別のマスク６７を用いて、トレンチ５の外側のｐ型オフセット領域４に同時に、たとえばｎ型不純物として砒素（Ａｓ75）をイオン注入する。つづいて、図３６に示すように、マスク６７とは別のマスク６８を用いて、ｐ型オフセット領域４の内部のｐ型不純物として、たとえばボロン（Ｂ11）をイオン注入する。
【００９７】
その後は、図３７に示すように、熱拡散をおこない、ｎ型ドレイン領域６、ｎ型ソース領域７、ｐ型ソース領域８を形成し、半導体基板１の表面に第１の層間絶縁膜１５を堆積して、トレンチ５の内部を埋める。その後、たとえば、異方性エッチングをおこない、トレンチ５間の基板上の第１の層間絶縁膜１５の膜厚を薄くする。
【００９８】
なお、上述した例では、図３５に示すように、熱拡散をおこない、拡張ドレイン領域３とｎ型の第２のドレイン領域１７とを同時に形成している。これは、拡張ドレイン領域３およびｎ型の第２のドレイン領域１７の形成は、ともに、たとえば１０００℃〜１１００℃の高温で熱拡散をおこなう。そのため、別々に熱拡散をおこなうと、不純物プロファイルが変わってしまい、所望の電気特性が得られなくなってしまう可能性があるためである。
【００９９】
また、トレンチ５内の第１の層間絶縁膜１５の埋め込みも拡張ドレイン領域３とｎ型の第２のドレイン領域１７を形成した後におこなう。これは、たとえば、第１の層間絶縁膜１５を埋め込んだ後に、拡張ドレイン領域３とｎ型の第２のドレイン領域１７を形成する。そのため、高温下において熱拡散をおこなうことになり、応力やひずみが生じて初期特性や信頼性の低下が生ずるためである。
【０１００】
つぎに、実施の形態４を実施の形態５に適用した場合について説明する。図３８は、実施の形態４を実施の形態５に適用して製造されるＴＬＰＭについて示す断面図である。図２９との違いは、フィールド電極１２がないことである。その他は、図２９と同様のため、説明を省略する。
【０１０１】
つぎに、図３８に示すＴＬＰＭの製造プロセスについて説明する。図３８に示すＴＬＰＭの製法は、まず、図２のプロセスに従う。つぎに、図３０に示したプロセスにおいて、フィールド電極１２をすべて除去する。つぎに、図３１に示したプロセスを省略して、図３２のプロセスに従う。その後、図３３〜図３７のプロセスに従い、図１０〜図１２のプロセスに従う。これらのプロセスについては、実施の形態１および実施の形態５（図２９）において説明しているため省略する。
【０１０２】
図３８のＴＬＰＭでは、実施の形態４（図２６）と実施の形態５（図２９）のＴＬＰＭに期待できる効果を併せ持っている。つまり、実施の形態４（図２６）と同等の高耐圧化が期待でき、さらに、実施の形態５（図２９）と同等のオン抵抗の低減を期待することができる。
【０１０３】
（実施の形態６）
つぎに、この発明の実施の形態６にかかるＴＬＰＭの構成について説明する。図３９は、この発明の実施の形態６にかかるＴＬＰＭの構成を示す断面図である。実施の形態１〜５では、トレンチ５の開口端の外側に、ソース領域（ｎ型ソース領域７、ｐ型ソース領域８）があり、トレンチ５間の基板上にドレイン領域（ｎ型ドレイン領域６）がある構成となっていたが、実施の形態６は、ソース領域（ｎ型ソース領域７、ｐ型ソース領域８）とドレイン領域の位置関係が逆転した構成となっている。
【０１０４】
図３９において、半導体基板１の表面層には、ウェル領域２が設けられている。ウェル領域２の内部には、半導体基板１の表面からトレンチ５が形成されている。実施の形態１（図１）と異なる点は、ソース領域（ｎ型ソース領域７、ｐ型ソース領域８）とドレイン領域の位置関係が逆転した構成となっており、これに伴ってｎ型ドレイン領域６の高さが一部低くなっている点である。また、トレンチ５内部のゲート酸化膜１３とフィールド酸化膜１４との位置関係が逆転している点である。さらに、ゲート電極１１とフィールド電極１２との位置関係が逆転している点である。
【０１０５】
図３９に示すＴＬＰＭの製造方法は、実施の形態１（図２〜図１２）に示す製造プロセスにおいて、イオン注入、酸化（バッファ酸化、シャドウ酸化）、エッチング、およびマスクパターンに形成をトレンチ外側と、トレンチ５間の基板とでそれぞれ逆転させることにより、図３９のＴＬＰＭを得ることができる。
【０１０６】
また、実施の形態２〜４に実施の形態６を適用した場合について説明する。図４０は、実施の形態２に実施の形態６を適用して製造されるＴＬＰＭについて示す断面図である。また、図４１は、実施の形態３に実施の形態６を適用して製造されるＴＬＰＭについて示す断面図である。また、図４２は、実施の形態４に実施の形態６を適用して製造されるＴＬＰＭについて示す断面図である。図４０〜図４２と図１３、図２１、および図２６との違いは、それぞれソース領域（ｎ型ソース領域７、ｐ型ソース領域８）とドレイン領域の位置関係が逆転した構成となっている点である。これらの効果は、それぞれ実施の形態２〜４に示した効果と同様の効果を得ることができる。
【０１０７】
（実施の形態７）
つぎに、この発明の実施の形態７にかかるＴＬＰＭの構成について説明する。実施の形態１〜６では、トレンチ５を形成した後、第２メサ領域４２をエッチングして第２メサ領域４２と第１メサ領域４１の段差を形成する例について説明したが、実施の形態７では、酸化膜２３を用いてトレンチ５よりも幅の広いトレンチ５ａを形成し、トレンチ５ａによる段差を利用して第２メサ領域４２と第１メサ領域４１を形成する。
【０１０８】
図４３は、この発明の実施の形態７にかかるＴＬＰＭの構成を示す断面図である。実施の形態１（図１）との違いは、第２の層間絶縁膜１６が堆積されていない点、ソース電極１０よりもドレイン電極９の位置が相対的に低くなっていること、およびｎ型ドレイン領域６の上やフィールド電極１２上にシャドウ酸化膜３２が形成されていない点であり、その他は図１と同様の構成となっているため説明を省略する。
【０１０９】
つぎに、図４３に示すＴＬＰＭの製造プロセスについて説明する。図４４〜図５１は、図４３に示すＴＬＰＭの製造途中の構成を示す断面図である。まず図４４に示すように、半導体基板１の表面層にウェル領域２を形成する。続いて基板表面に酸化膜２３を形成し、これをマスクとしてトレンチ５ａを形成する。ここで、トレンチ５ａの幅Ｌｔ１は、トレンチ５の幅Ｌｔ２と第２メサ領域４２の幅Ｓｔｄとを用いて、下記式（１）を持たすように形成する。
【０１１０】
Ｌｔ１＝２×Ｌｔ２＋Ｓｔｄ・・・（１）
【０１１１】
上記式（１）を満たすようにトレンチ５ａを形成するのは、トレンチ５を形成した後に、トレンチ５ａの段差を利用して、第２メサ領域４２と、第１メサ領域４１とが交互に並ぶようにし、かつトレンチ５ａの側壁において、くびれの発生を防ぐためである。これらにより、デバイスの信頼性を向上させるためである。
【０１１２】
つぎに、図４５に示すように、トレンチ５ａ内部にシャドウ酸化をおこなって、シャドウ酸化膜３２を形成する。つづいて、酸化膜２３、シャドウ酸化膜３２の表面に窒化膜２４を堆積し、トレンチ５を形成するためのマスク６９を形成する。その後、図４６に示すように、エッチングした窒化膜２４をマスクとして、トレンチ５ａ内部のシャドウ酸化膜３２の表面をエッチングして、トレンチ５ａの底面を露出させる。ついで、図４７に示すように、露出したトレンチ５ａの基板表面をエッチングし、トレンチ５を形成する。
【０１１３】
つぎに、図４８に示すように、窒化膜２４と酸化膜２３をマスクとして、トレンチ５，５ａの露出した基板表面をバッファ酸化した後、さらに、トレンチ５の底面にｎ型不純物として、たとえばリン（Ｐ31）をイオン注入する。つづいて、図４９に示すように、熱拡散をおこなって、トレンチ５の底面に拡張ドレイン領域３を形成する。そして、基板表面の酸化膜２３および窒化膜２４を除去し、ゲート酸化膜１３、フィールド酸化膜１４、ゲート電極１１、およびフィールド電極１２を形成する。ついで、マスク７１を用いて、トレンチ５の外側のｐ型オフセット領域４に、たとえばｎ型不純物として砒素（Ａｓ75）をイオン注入する。
【０１１４】
つづいて、マスク７１を除去した後、図５０に示すように、マスク７２を用いて、ｐ型オフセット領域４の内部にｐ型不純物として、たとえばボロン（Ｂ11）をイオン注入する。続いて、図５１に示すように、ｎ型ソース領域７、ｐ型ソース領域８、およびｎ型ドレイン領域６を形成し、基板表面に第１の層間絶縁膜１５を堆積する。そして、コンタクトホール４５を開口する。ついで、各コンタクトホール４５にプラグ電極を埋め込み、プラグ電極上にメタル配線を施すと、図４３に示すＴＬＰＭが得られる。
【０１１５】
つぎに、図４３に示したＴＬＰＭの他の製造プロセスについて示す。図５２〜図５５は、図４３に示すＴＬＰＭの製造途中の構成を示す断面図である。この製法では、まず、図４４に示すように、半導体基板１の表面層にウェル領域２とトレンチ５ａを形成する。ついで、図５２に示すように、トレンチ５ａ内部にシャドウ酸化をおこなって、シャドウ酸化膜３２を形成する。つづいて、酸化膜２３、シャドウ酸化膜３２の表面に窒化膜２４を堆積し、トレンチ５を形成するためにパターニングをおこなう。具体的には、マスク７３を形成する。
【０１１６】
パターニングは、トレンチ５ａの中央部のみにおこなう。その後、図５３に示すように、エッチングした窒化膜２４をマスクとして、トレンチ５ａ内部のシャドウ酸化膜３２の表面および窒化膜２４をエッチングして、トレンチ５ａの底面を露出する。ついで、図５４に示すように、露出したトレンチ５ａの基板表面をエッチングし、トレンチ５を形成する。そして、図５５に示すように、窒化膜２４と酸化膜２３をマスクとして、トレンチ５，５ａの露出した基板表面をバッファ酸化した後、さらに、トレンチ５の底面にｎ型不純物として、たとえばリン（Ｐ31）をイオン注入する。この後のプロセスは、図４９〜図５１に示すプロセスに従う。
【０１１７】
以上説明したように、実施の形態７によれば、実施の形態１（図１）のＴＬＰＭと同様の効果が期待できる。また、実施の形態１に比べて製造プロセスを大幅に簡略することができる。また、製造プロセスにおいて、突起が生じないため、パーティクル発生による歩留まりの低下を抑制でき、製造プロセスが簡略化されているため、製造コストを削減することができる。
【０１１８】
以上説明したプロセスにより、トレンチ５ａに対するマスクのずれの精度を考慮する必要がなくなるため、プロセスの簡略化を図ることができる。また、製造プロセスの途中において、突起が発生しないため、パーティクルの発生による歩留まり低下を回避できる。さらに、プロセスが簡便化されているため、製造コストを下げることができる。
【０１１９】
（実施の形態８）
つぎに、この発明の実施の形態８にかかるＴＬＰＭの構成について説明する。実施の形態８では、実施の形態７を実施の形態２に適用する。図５６は、この発明の実施の形態８にかかるＴＬＰＭの構成を示す断面図である。図５６において、実施の形態７（図４３）との違いは、フィールド電極１２とフィールド酸化膜１４がない点である。その他は、実施の形態７（図４３）に示したＴＬＰＭと同様のため、説明を省略する。
【０１２０】
つぎに、図５６に示すＴＬＰＭの製造プロセスについて説明する。図５７〜図５９は、図５６に示すＴＬＰＭの製造途中の構成を示す断面図である。図５６に示すＴＬＰＭは、まず、実施の形態７に示した図４４〜図４８と同様のプロセスに従う。その後、図５７〜図５９のプロセスに従い、さらに、実施の形態７に示した図５０および図５１のプロセスに従う。ここでは、重複する部分については、説明を省略し、図５７〜図５９のプロセスについて説明する。
【０１２１】
図４８に示すプロセスの後、図５７に示すように、熱拡散はおこなわず、基板表面の窒化膜２４および酸化膜２３を除去する。ついで、トレンチ５の内壁にゲート酸化膜１３とフィールド酸化膜１４とを形成する。さらに内側に、ゲート酸化膜１３およびフィールド酸化膜１４に沿って、それぞれポリシリコンよりなるゲート電極１１とフィールド電極１２を形成する。つづいて、ゲート電極１１を残すために、フィールド酸化膜１３の表面およびゲート電極１１を覆うようにマスク７４を形成する。
【０１２２】
つぎに、図５８に示すように、たとえば異方性エッチングによりフィールド電極１２を除去する。ついで、図５９に示すように、熱拡散をおこなって、トレンチ５の底面に拡張ドレイン領域３を形成する。つづいて、マスク７５を用いて、トレンチ５間の基板とトレンチ５の外側のｐ型オフセット領域４に、たとえばｎ型不純物として砒素（Ａｓ75）をイオン注入する。この後のプロセスは、図５０および図５１に示すプロセスに従う。
【０１２３】
以上説明したように、実施の形態８によれば、実施の形態２（図１３）と同様のデバイス特性が得られる。さらに、実施の形態７と同様にプロセスの簡略化を図ることができる。そのため、パーティクルの発生を抑制し、歩留まりが向上する。
【０１２４】
また、実施の形態７を実施の形態３および実施の形態４に適用することもできる。図６０は、実施の形態７を実施の形態３に適用した際に製造されるＴＬＰＭの構成を示す断面図である。また、図６１は、実施の形態７を実施の形態４に適用した際に製造されるＴＬＰＭの構成を示す断面図である。
【０１２５】
図６０および図６１において、図４３および図５６との違いは、ｎ型ドレイン領域６の下に、ｎ型の第２のドレイン領域１７が形成されている点である。つぎに、図６０に示すＴＬＰＭの製造方法について説明する。まず、図４４のプロセスに従い、つぎに、バッファ酸化をおこない、バッファ酸化膜を形成する（不図示）。そして、後にｎ型の第２のドレイン領域１７となる領域にのみｎ型不純物をイオン注入する（不図示）。ついで、図４５〜図５１のプロセスに従う。そして、コンタクトホール４５にプラグ電極を埋め込み、その上にメタル配線を施せばよい。
【０１２６】
つぎに、図６１に示すＴＬＰＭの製造方法について説明する。まず、図４４のプロセスに従い、つぎに、バッファ酸化をおこない、バッファ酸化膜を形成する（不図示）。そして、後にｎ型の第２のドレイン領域１７となる領域にのみｎ型不純物をイオン注入する（不図示）。ついで、図４５〜図４８のプロセスに従い、その後、図５７〜図５９のプロセスに従う。つづいて、図５０および図５１のプロセスに従う。そして、コンタクトホール４５にプラグ電極を埋め込み、その上にメタル配線を施せばよい。
【０１２７】
（実施の形態９）
つぎに、この発明の実施の形態９にかかるＴＬＰＭの構成について説明する。実施の形態９では、実施の形態７を実施の形態５に適用する。この場合、図６０に示すＴＬＰＭが製造される。図６０に示すＴＬＰＭの構成については、内容が重複するため、説明を省略する。
【０１２８】
つぎに、実施の形態９の図６０に示すＴＬＰＭの製造プロセスについて説明する。図６２〜図６４は、図６０に示すＴＬＰＭの製造途中の構成を示す断面図である。図６０に示すＴＬＰＭは、まず、実施の形態７に示した図４４〜図４７と同様のプロセスに従う。その後、図６２〜図６４のプロセスに従い、さらに、実施の形態７に示した図５０および図５１のプロセスに従う。ここでは、重複する部分については、説明を省略し、図６２〜図６４のプロセスについて説明する。
【０１２９】
図４７に示すプロセスの後、図６２に示すように、酸化膜２３および窒化膜２４をマスクとして、トレンチ５，５ａの露出した基板表面をバッファ酸化した後、さらに、トレンチ５の底面にｎ型不純物として、たとえば、リン（Ｐ31）をイオン注入する。つぎに、図６３に示すように、窒化膜２４を除去し、マスク７６を一枚用いて、トレンチ５間の基板上にｎ型不純物として、たとえばリン（Ｐ31）をイオン注入する。
【０１３０】
ついで、図６４に示すように、マスク７６を除去し、熱拡散をおこなって、トレンチ５の底面に拡張ドレイン領域３と、ｎ型の第２のドレイン領域１７を形成する。つづいて、トレンチ５の内壁にゲート酸化膜１３とフィールド酸化膜１４とを形成する。さらに内側に、ゲート酸化膜１３およびフィールド酸化膜１４に沿って、それぞれポリシリコンよりなるゲート電極１１とフィールド電極１２を形成する。
【０１３１】
そして、マスク７７を用いて、トレンチ５間の基板にｎ型不純物として、たとえば、砒素（Ａｓ75）をイオン注入する。この後は、図５０および図５１のプロセスに従う。また、上述した、ｎ型の第２のドレイン領域１７は、拡張ドレイン領域３と同じ不純物濃度であってもよく、拡張ドレイン領域３よりも高不純物濃度であってもよい。ただし、トレンチ５間の基板上の拡散抵抗を下げ、実施の形態１のＴＬＰＭよりも低オン抵抗化を実現するためには、ｎ型の第２のドレイン領域１７は、拡張ドレイン領域３よりも高不純物濃度であることが好ましい。
【０１３２】
つぎに、図６０のＴＬＰＭの別の製造方法について説明する。この製造方法は、ｎ型の第２のドレイン領域１７と拡張ドレイン領域３とが同じ不純物濃度の場合に適用することができる。この製造方法は、図６２および図６３に示すプロセスの代わりに図６５に示すプロセスに従う。
【０１３３】
具体的には、図４７のプロセス後、酸化膜２３のみをマスクとして用いて、トレンチ５，５ａの露出した基板表面をバッファ酸化した後、さらに、ｎ型の第２のドレイン領域１７と拡張ドレイン領域３を形成する部分の基板表面に同時にｎ型不純物として、たとえばリン（Ｐ31）をイオン注入する。その後は、図６４のプロセスに従う。この製造方法では、図６２および図６３のプロセスに従うよりもマスクを１枚減らすことができるため、プロセスの簡略化をはかることができる。
【０１３４】
また、実施の形態７を実施の形態５の図３８に適用した場合は、図６１に示すＴＬＰＭを得ることができる。図６１のＴＬＰＭの構成、製造方法については、実施の形態８の内容と重複するため、説明を省略する。図６１のデバイス特性は、図６０と同様となるが、製造プロセスにおいて、突起が発生しないため、パーティクルの発生を抑えることができ、歩留まりを改善することができる。
【０１３５】
以上説明したように、実施の形態９では、実施の形態５（図２９）と同様のデバイス特性が得られる。さらに、製造プロセス中に突起が生じないため、パーティクルの発生を抑えることができ、歩留まりが向上する。
【０１３６】
以上において本発明は、上述した実施の形態において、種々変更可能である。たとえば、実施の形態１〜９は、ウェル領域２はｎ型、ｐ型のいずれでもよい。また、半導体基板１は、ｎ型、ｐ型のいずれでもよい。また、上記半導体装置（ＴＬＰＭ）はｐ型とｎ型の全てを逆転した構成としてもよい。
【０１３７】
以上説明したように、各実施の形態にかかる半導体装置の製造方法によれば、ドレイン電流の引き出しをおこなう領域の高さを、ソース電流の引き出しをおこなう領域の高さよりも低くすることができる。そのため、ドレイン拡散抵抗の寄与を少なくし、従来のＴＬＰＭと同等の高信頼性を確保でき、さらにオン抵抗と耐圧のトレードオフを改善することができるという効果を奏する。
【産業上の利用可能性】
【０１３８】
以上のように、本発明にかかる半導体装置の製造方法は、高耐圧で大電流を制御する集積回路に適する低オン抵抗のパワーＭＯＳＦＥＴに有用であり、特に、スイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、フラットパネルディスプレー駆動用ＩＣなどに集積されるパワーＭＯＳＦＥＴに適している。
【符号の説明】
【０１３９】
１  半導体基板
２  ウェル領域
３  拡張ドレイン領域
４  ｐ型オフセット領域
５  トレンチ
６  ｎ型ドレイン領域
７  ｎ型ソース領域
８  ｐ型ソース領域
９  ドレイン電極
１０  ソース電極
１１  ゲート電極
１２  フィールド電極
１３  ゲート酸化膜
１４  フィールド酸化膜
１５  第１の層間絶縁膜
１６  第２の層間絶縁膜
１９  ドレインプラグ電極
２０  ソースプラグ電極
２１  ドレインプラグ電極
２２  ソースプラグ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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