(57)【特許請求の範囲】
【請求項１】
入力アナログ電圧および該入力アナログ電圧と逆極性の基準電圧の一方を選択するスイッチ回路と、該スイッチ回路から出力する電圧を時間積分する積分回路と、該積分回路の出力電圧をグランド電位と比較して第１の値又は第２の値のデータを出力する比較器と、該比較器の出力データをクロック毎に更新して保持するＤＦＦ回路と、該ＤＦＦ回路から出力する時間的に連続する現在から過去にさかのぼった合計Ｎ個のデータのうちの前記第１の値の数と前記第２の値の数の割合に応じた出力データを前記クロック毎に出力する処理回路とを備え、前記スイッチ回路は、前記ＤＦＦ回路の出力データに応じて前記積分回路での積分方向が、前記積分回路の出力電圧がグランド電位に近づく方向になるように、前記入力アナログ電圧および前記基準電圧の一方を選択することを特徴とするＡ／Ｄ変換器。
【請求項２】
請求項１に記載のＡ／Ｄ変換器において、
前記積分回路を、一次遅れ回路に置き換えたことを特徴とするＡ／Ｄ変換器。
【請求項３】
請求項１又は２に記載のＡ／Ｄ変換器において、
前記処理回路は、前記Ｎ個のデータのうちの前記第１の値の数を演算する移動平均フィルタと、１の値から前記移動平均フィルタの出力値を減算して前記Ｎ個のデータのうちの前記第２の値の数を演算する減算器と、前記移動フィルタの出力値と前記減算器の出力値の割合を演算する除算器と、を含むことを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力するアナログ信号をデジタル信号に変換して出力する二重積分型のＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
図６に従来の二重積分型のＡ／Ｄ変換器の構成を示す（例えば、特許文献１参照）。２１は正のアナログ電圧Ｖｉが入力する入力端子、２２は負の基準電圧−Ｖrefが入力する入力端子、２３は入力端子２１，２２の一方を選択するスイッチ回路、２４はスイッチ回路２３の出力電圧を積分する積分回路、２５は積分回路２４の出力電圧をグランド端子２６のグランド電位と比較する比較器、２７は比較器２５の出力信号に応じてスイッチ回路２３の切り替えを制御するとともに入力電圧Ｖｉに応じたデジタルデータを出力する制御回路、２８は出力端子である。
【０００３】
さて、開始時刻をｔ＝０とし、このとき積分回路２４の出力電圧は０Ｖであるとする。まず、制御回路２７は、スイッチ回路２３の入力側を入力端子２１の側に一定時間Ｔ１だけ接続する。これにより、積分回路２４の出力側には、入力電圧Ｖｉを時間積分した電圧が現れる。積分の比例係数をａとすると、時刻ｔが０≦ｔ＜Ｔ１において、積分回路２４の出力電圧Ｖint(t)は、
0005426992.tif 000002
となる。ｔ＝Ｔ１における積分回路２４の出力電圧Ｖint(t)は、
0005426992.tif 000003
となる。
【０００４】
次に、制御回路２７によって、スイッチ回路２３の入力側を、入力端子２２の側に接続する。これにより、積分回路２４は、入力端子２２に入力する負の基準電圧−Ｖrefを積分する。つまり、前回の積分と逆方向の積分を行う。Ｔ１≦ｔにおいて、積分回路２４の出力電圧Ｖint(t)は、
0005426992.tif 000004
となる。
【０００５】
積分回路２４の入力電圧と出力電圧の波形を図７に示す。スイッチ回路２３の接点を入力端子２２の側に接続してから、積分回路２４の出力電圧Ｖint(t)が０になるまでの時間をＴ２とすると、
0005426992.tif 000005
となる。
【０００６】
以上から、入力端子２１に入力する電圧Ｖｉは、
0005426992.tif 000006
で与えられる。
【０００７】
よって、制御回路２７において、時間Ｔ１，Ｔ２を計測することにより、入力電圧Ｖｉを求めることができ、その値をデジタル値にエンコードすることで、Ａ／Ｄ変換が完了する。なお、通常では、制御回路２７はデジタル回路で構成され、時間Ｔ１，Ｔ２はカウンタで計測される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平０１−１７５４１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところが、上記のＡ／Ｄ変換器では、第１に、変換レートが低いという問題がある。すなわち、１つのＡ／Ｄ変換結果を得るために「Ｔ１＋Ｔ２」という長い時間を必要とするので、通常、デジタル回路のクロック周波数の約１／１００以下の変換レートしか得られない。第２に、入力電圧Ｖｉが大きい場合や時間Ｔ１が不適切な場合には、積分回路２４の出力電圧が飽和し、変換結果に誤差が生じる可能性がある。第３に、変換時間と変換精度のトレードオフを動的に制御することが困難である。すなわち、二重積分型Ａ／Ｄ変換の変換時間と変換精度は、積分時間Ｔ１，Ｔ２と関係があるので、上記のように時間Ｔ１を変更すると、積分回路２４の出力電圧が飽和する可能性があるため、変換精度を動的に制御することが困難となる。第４に、積分回路２４の出力電圧が入力電圧Ｖｉや負の基準電圧−Ｖrefの積分に伴って変化するため、積分回路２４のキャパシタに加わる電圧も変化し、このため、そのキャパシタの電圧依存性（キャパシタの容量値が印加電圧によって変化する）の影響を受けやすい。第５に、積分回路２４を一次遅れ回路に置き換えると、例えば抵抗とキャパシタだけの受動部品で構成することができ、小型化を図ることができるが、上記のＡ／Ｄ変換器では積分結果に誤差が生じ、変換誤差が生じるので、一次遅れ回路に置き換えることができない。
【００１０】
本発明の目的は、高い変換レートが実現でき、積分回路の出力電圧の飽和を防止でき、変換時間と変換精度のトレードオフを動的に制御でき、積分回路のキャパシタの電圧依存性の影響を少なくし、さらに積分回路を一次遅れ回路に置き換え可能とし、以って上記した問題点を解決したＡ／Ｄ変換器を提供することである。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１にかかる発明は、入力アナログ電圧および該入力アナログ電圧と逆極性の基準電圧の一方を選択するスイッチ回路と、該スイッチ回路から出力する電圧を時間積分する積分回路と、該積分回路の出力電圧をグランド電位と比較して第１の値又は第２の値のデータを出力する比較器と、該比較器の出力データをクロック毎に更新して保持するＤＦＦ回路と、該ＤＦＦ回路から出力する時間的に連続する現在から過去にさかのぼった合計Ｎ個のデータのうちの前記第１の値の数と前記第２の値の数の割合に応じた出力データを前記クロック毎に出力する処理回路とを備え、前記スイッチ回路は、前記ＤＦＦ回路の出力データに応じて前記積分回路での積分方向が、前記積分回路の出力電圧がグランド電位に近づく方向になるように、前記入力アナログ電圧および前記基準電圧の一方を選択することを特徴とする。
【００１２】
請求項２にかかる発明は、請求項１に記載のＡ／Ｄ変換器において、前記積分回路を、一次遅れ回路に置き換えたことを特徴とする。
【００１３】
請求項３にかかる発明は、請求項１又は２に記載のＡ／Ｄ変換器において、前記処理回路は、前記Ｎ個のデータのうちの前記第１の値の数を演算する移動平均フィルタと、１の値から前記移動平均フィルタの出力値を減算して前記Ｎ個のデータのうちの前記第２の値の数を演算する減算器と、前記移動フィルタの出力値と前記減算器の出力値の割合を演算する除算器と、を含むことを特徴とする。
【発明の効果】
【００１４】
請求項１にかかる発明によれば、Ａ／Ｄ変換後のデジタルデータをクロック周期毎に出力できるので、デジタル回路のクロック周波数と同じ変換レートを実現できる。また、積分回路の出力電圧が０に近づくようにクロック時間単位でフィードバック制御がかかるので、積分回路の出力電圧が飽和する可能性が小さくなる。また、移動平均フィルタの次数を変化させることによって、変換時間と変換精度のトレードオフを動的に制御できる。通常、移動平均フィルタはデジタル回路で構成するため、実装は容易である。また、積分回路の出力電圧が０に近づくようにクロック時間単位でフィードバック制御がかかるので、積分回路の出力電圧は０近傍で推移するため、キャパシタの電圧依存性の影響を受けにくくなる。さらに、積分回路を一次遅れ回路に置き換えた場合に、従来の二重積分型Ａ／Ｄ変換器では誤差の大きさが出力電圧に比例するが、請求項２にかかる発明によれば、積分回路の出力電圧が０近傍で推移するので、その誤差が小さくなり、変換誤差も小さくなる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施例のＡ／Ｄ変換器のブロック図である。
【図２】図１の積分回路の回路図である。
【図３】本発明の第２の実施例のＡ／Ｄ変換器のブロック図である。
【図４】図３の一次遅れ回路の回路図である。
【図５】図１のＡ／Ｄ変換器の動作のシミュレーション結果を示す特性図である。
【図６】従来の二重積分型Ａ／Ｄ変換器のブロック図である。
【図７】図５のＡ／Ｄ変換器の動作波形図である。
【発明を実施するための形態】
【００１６】
＜第１の実施例＞
図１に本発明の第１の実施例のＡ／Ｄ変換器の構成を示す。１は正のアナログ電圧Ｖｉが入力する入力端子、２は負の基準電圧−Ｖrefが入力する入力端子、３は入力端子１，２の一方を選択するスイッチ回路、４はスイッチ回路３の出力電圧を積分する積分回路である。５は比較器であり、積分回路４の出力電圧Ｖintをグランド端子６で与えられる基準値（＝０Ｖ）と比較して、０＜Ｖintであれば“１”のデータを出力し、Ｖint≦０であれば“０”のデータを出力する。７はＤＦＦ回路であり、周期ΔＴのクロックＣＫで動作して、１クロック毎に比較器５の出力データを更新して保持する。上記のスイッチ回路３は、このＤＦＦ回路７の出力データが“０”のとき入力端子１を選択して入力電圧Ｖｉを取り込み、“１”のとき入力端子２を選択して基準電圧−Ｖrefを取り込む。つまり、スイッチ回路３は、積分回路４における積分方向が前回の積分方向と逆方向となるように、ＤＦＦ回路７の出力データに応じて入力側を切り替える。８はタップ数がＮの移動平均フィルタであり、ＤＦＦ回路７から出力した現在から過去にさかのぼった合計Ｎ個の出力データの平均を演算する。つまり、「（ＤＦＦ回路７のＮ個の出力データの内の“１”の数）／Ｎ」を演算する。９は減算器であり、１から移動平均フィルタ８の出力データを減算する。つまり、「（ＤＦＦ回路７のＮ個の出力データの内の“０”の数）／Ｎ」を演算する。１０は除算器であり、移動平均フィルタ８の出力データを被除数とし減算器９の出力データを除数とする除算を行う。つまり、「（ＤＦＦ回路７のＮ個の出力データの内の“１”の数）/（ＤＦＦ回路７のＮ個の出力データの内の“０”の数）」を演算する。１１は出力端子である。移動平均フィルタ８、減算器９および除算器１０は、処理回路を構成する。
【００１７】
いま、クロックＣＫの周期に比べて十分長い積分時間Ｔをｔ１〜ｔ２までとし、その間のスイッチ回路３の制御信号（ＤＦＦ回路７が“１”のデータを出力する割合）をｓ（τ）とすると、
0005426992.tif 000007
と表すことができる。ここで、入力信号Ｖｉが積分時間Ｔの間で変化しないと仮定すると、上記の式（6）は、
0005426992.tif 000008
となる。よって、入力電圧Ｖｉは、
0005426992.tif 000009
で表される。
【００１８】
ここで、ｋ，Ｎをクロック数とし、ｔ１＝ｋΔＴ、ｔ２＝（Ｎ+ｋ）ΔＴとすると、式（8）の分子は、Ｎクロックの内でＤＦＦ回路７の出力データが“１”になったクロック数に比例し、分母はＮクロックの内でＤＦＦ回路７の出力データが“０”になったクロック数に比例する。ｋΔＴから（Ｎ+ｋ）ΔＴまでのＤＦＦ回路７の出力データが“１”であるクロック数を、
0005426992.tif 000010
で表し、“０”であるクロック数を、
0005426992.tif 000011
で表すと、上記の式(8)は、
0005426992.tif 000012
となる。このように、現在から過去にさかのぼったＮクロック内におけるＤＦＦ回路７の出力データの“１”と“０”の数の割合から、現在の入力電圧Ｖｉの値を求めることができることがわかる。
【００１９】
次に、ＤＦＦ回路７の出力データからＮクロック内の“０”と“１”の比率を求めるには、まず、ＤＦＦ回路７の出力データを移動平均フィルタ８に入力させる。移動平均フィルタ８の出力データＹfiltは、
0005426992.tif 000013
となる。減算器９によって、１からデータＹfiltを減じてデータＹsubを求めると、
0005426992.tif 000014
となる。そして、データＹfiltを被除数、データＹsubを除数として、除算器１０に入力すると、除算器１０の出力データＹdivは、
0005426992.tif 000015
となる。
【００２０】
これにより、アナログ入力電圧Ｖｉに比例するデータＹdivが求まる。このデータＹdivはＤＦＦ回路７のデータを更新するクロックＣＫ毎に出力されるため、本発明によれば、二重積分型Ａ／Ｄ変換器でクロックＣＫの周波数と等しい変換レートが得られる。
【００２１】
図２は図１の積分回路４の内部回路を示し、４１は演算増幅器、４２はキャパシタ、４３は抵抗である。出力電圧Ｖoutは、キャパシタ４２の値をＣ、抵抗４３の値をＲとすれば、
0005426992.tif 000016
で表される。ただし、この図２に示した積分回路は、入力電圧Ｖinに対して出力電圧Ｖoutの極性が反転しているので、その出力電圧Ｖoutの極性をさらに反転した電圧Ｖintにしてから、比較器５の非反転入力端子に入力させる必要がある。
【００２２】
＜第２の実施例＞
図３に本発明の第２の実施例のＡ／Ｄ変換器の構成を示す。図３のＡ／Ｄ変換器が図１のＡ／Ｄ変換器と異なる点は、積分回路４を一次遅れ回路４Ａに置き換えた点である。
【００２３】
図１における積分回路４の入出力特性は、入力電圧をＶin、出力電圧をＶint、時定数をτａとすると、次の微分方程式
0005426992.tif 000017
で表すことができる。
【００２４】
一方、一次遅れ回路４Ａの入出力特性は、図４に示すように、抵抗４４とキャパシタ４５で構成され、その一次遅れ回路４Ａの入力電圧をＶin、出力電圧をＶint、時定数をτａとおくと、次の微分方程式
0005426992.tif 000018
で表すことができ、式(16)とは右辺の第２項が異なる。
【００２５】
一次遅れ回路４Ａを積分回路４に置き換えた場合、式(17)の右辺の第２項は誤差の原因となる。この誤差項の大きさは出力電圧Ｖintに比例している。しかし、本発明では、積分回路４の出力電圧Ｖintが０に近づくようにフィードバック制御がかかっているので、図１の積分回路４を一次遅れ回路４Ａに置き換えても、その一次遅れ回路４Ａの誤差成分は小さく抑えられる。この結果、第２の実施例によれば、積分回路４の代わりにコストの小さい一次遅れ回路４Ａを利用することができる。
【００２６】
＜その他の実施例＞
なお、図１および図３のＡ／Ｄ変換器において、入力端子１の入力電圧Ｖｉを正、入力端子２の基準電圧を負の−Ｖrefとしたが、逆に、入力端子１の入力電圧Ｖｉを負、入力端子２の基準電圧を正の＋Ｖrefとしてもよい。この場合は、積分回路４の出力側を比較器５の反転入力端子に接続し、グランド端子６は比較器５の非反転入力端子に接続する。このとき、スイッチ回路３は、積分回路４における積分方向が前回の積分方向と逆方向となるように、ＤＦＦ回路７の出力データに応じて入力側を切り替えるので、図１および図３と同様に、ＤＦＦ回路７の出力が“１”のとき入力端子２を選択し、“０”のとき入力端子１が選択する。
【００２７】
また、移動平均フィルタ８のタップ数Ｎの値は、特に制約はないが、要求される変換時間と変換精度によって決まる。Ｎの値を大きくすると変換精度は上がるが、変換速度が低下する。図１のＡ／Ｄ変換器のシミュレーション結果を図５に示した。(ａ)がＮ＝５０のとき、(ｂ)がＮ＝２００のときの結果である。Ａ／Ｄ変換出力はここではアナログ値換算値を示す。Ｎ＝５０のときの方がＮ＝２００のときよりも変換時間は早いが、リプルが大きくなって変換精度が低下している。
【符号の説明】
【００２８】
１：正のアナログ入力信号Ｖｉの入力端子、２：負の基準電圧−Ｖrefの入力端子、３：スイッチ回路、４：積分回路、４Ａ：一次遅れ回路、５：比較器、６：グランド端子、７：ＤＦＦ回路、８：移動平均フィルタ、９：減算器、１０：除算器、１１：出力端子
２１：正のアナログ入力信号Ｖｉの入力端子、２２：負の基準電圧−Ｖrefの入力端子、２３：スイッチ回路、２４：積分回路、２５：比較器、２６：グランド端子、２７：制御回路、２８：出力端子
【図１】
0005426992.tif 000019
【図２】
0005426992.tif 000020
【図３】
0005426992.tif 000021
【図４】
0005426992.tif 000022
【図５】
0005426992.tif 000023
【図６】
0005426992.tif 000024
【図７】
0005426992.tif 000025