(57)【特許請求の範囲】
【請求項１】
ソース及びドレイン領域とその間にチャネル領域が形成される基板と、
前記基板のチャネル領域の上側に形成されるバッファ層と、
前記バッファ層上に形成される強誘電体層と、
前記強誘電体層上に形成されるゲート電極と、を備え、
前記バッファ層が導電性材質で構成され、
前記強誘電体層がバッファ層を全体として被覆するように形成されたことを特徴とするＭＦＭＳ型強誘電体メモリ装置。
【請求項２】
前記導電性材質が金属を含むことを特徴とする請求項１に記載のＭＦＭＳ型強誘電体メモリ装置。
【請求項３】
前記導電性材質が伝導性金属酸化物と伝導性金属酸化物の合金または化合物のうち一つを含むことを特徴とする請求項１に記載のＭＦＭＳ型強誘電体メモリ装置。
【請求項４】
前記導電性材質が伝導性有機物を含むことを特徴とする請求項１に記載のＭＦＭＳ型強誘電体メモリ装置。
【請求項５】
前記導電性材質がシリサイドを含むことを特徴とする請求項１に記載のＭＦＭＳ型強誘電体メモリ装置。
【請求項６】
前記バッファ層が多層構造で構成されることを特徴とする請求項１に記載のＭＦＭＳ型強誘電体メモリ装置。
【請求項７】
前記強誘電体層が酸化物強誘電体、高分子強誘電体、フッ化物強誘電体、強誘電体半導体またはこれら強誘電体の固形体のうち少なくとも一つを含んで構成されることを特徴とする請求項１に記載のＭＦＭＳ型強誘電体メモリ装置。
【請求項８】
前記バッファ層がＴｉＮであり、前記強誘電体層がＢＬＴを含んで構成されることを特徴とする請求項１に記載のＭＦＭＳ型強誘電体メモリ装置。
【請求項９】
前記ソース及びドレイン領域と前記バッファ層を遮蔽させるための絶縁層をさらに含んで構成されることを特徴とする請求項１に記載のＭＦＭＳ型強誘電体メモリ装置。
【請求項１０】
ソース及びドレイン領域とその間にチャネル領域が形成される基板と、
前記基板のチャネル領域の上側に形成されるバッファ層と、
前記バッファ層上に形成される強誘電体層と、
前記強誘電体層上に形成されるゲート電極を備えて構成され、
前記バッファ層が導電性材質で構成され、
前記強誘電体層がバッファ層を全体として被覆するように形成されたことを特徴とするＭＦＭＳ型電界効果トランジスタ。
【請求項１１】
前記バッファ層が多層構造で構成されることを特徴とする請求項１０に記載のＭＦＭＳ型電界効果トランジスタ。
【請求項１２】
前記ソース及びドレイン領域と前記バッファ層を遮蔽させるための絶縁層をさらに含んで構成されることを特徴とする請求項１０に記載のＭＦＭＳ型電界効果トランジスタ。
【請求項１３】
前記バッファ層がＴｉＮであり、前記強誘電体層がＢＬＴを含んで構成されることを特徴とする請求項１０に記載のＭＦＭＳ型電界効果トランジスタ。
【請求項１４】
強誘電体メモリ装置を製造する方法において、
基板にソース、ドレイン及びチャネル領域を形成する段階と、
前記基板上のチャネル領域に対応する部分に導電性材質で構成されるバッファ層を形成する段階と、
前記バッファ層の上側に強誘電体層を形成する段階と、
前記強誘電体層の上側にゲート電極を形成する段階とを含んで構成され、
前記強誘電体層の形成段階は強誘電体層がバッファ層を全体として被覆するように強誘電体層を形成することを特徴とするＭＦＭＳ型強誘電体メモリ装置の製造方法。
【請求項１５】
前記ソース及びドレイン領域と前記バッファ層を遮蔽させるための絶縁層を形成する段階をさらに含んで構成されることを特徴とする請求項１４に記載のＭＦＭＳ型強誘電体メモリ装置の製造方法。
【請求項１６】
電界効果トランジスタを製造する方法において、
基板にソース、ドレイン及びチャネル領域を形成する段階と、
前記基板上のチャネル領域に対応する部分に導電性材質で構成されるバッファ層を形成する段階と、
前記バッファ層の上側に強誘電体層を形成する段階と、
前記強誘電体層の上側にゲート電極を形成する段階と、を含んで構成され、
前記強誘電体層の形成段階は強誘電体層がバッファ層を全体として被覆するように強誘電体層を形成することを特徴とするＭＦＭＳ型電界効果トランジスタの製造方法。
【請求項１７】
前記ソース及びドレイン領域と前記バッファ層を遮蔽させるための絶縁層を形成する段階をさらに含んで構成されることを特徴とする請求項１６に記載のＭＦＭＳ型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は構造が簡単であり、データ維持特性に優れたＭＦＭＳ
（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｍｅｔａｌ−Ｓｕｂｓｔｒａｔｅ）型電界効果トランジスタ及び強誘電体メモリ装置に関する。
【背景技術】
【０００２】
近年、強誘電物質を用いてトランジスタまたはメモリ装置を具現しようとする研究が盛んに行われている。図１は強誘電体を用いたＭＦＳ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型メモリ装置の典型的な構造を示した断面図である。
【０００３】
図１において、シリコン基板１の所定領域にはソース及びドレイン領域２、３が形成され、該ソース及びドレイン領域２、３の間のチャネル領域４上には強誘電体膜または強誘電体層５が形成される。この際強誘電体層５としては、例えばＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＬＴ（（Ｂｉ，  Ｌａ）４Ｔｉ３Ｏ１２）などの強誘電特徴を有する無機物が利用される。そして、前記ソース及びドレイン領域２、３と強誘電体層５の上側にはそれぞれ金属材質のソース電極６、ドレイン電極７及びゲート電極８が形成される。
【０００４】
前述したような構造よりなる強誘電体メモリは、ゲート電極８を介して印加される電圧によって強誘電層５が分極特性を示し、このような分極特性によってソース領域２及びドレイン領域３の間に導電チャネルが形成され、ソース電極６とドレイン電極７との間に電流が流れるようになる。特に、前述した構造ではゲート電極８を介して印加される電圧を遮断する場合にも強誘電体層５の分極特性が持続的に維持される。従って、前述したような構造は別のキャパシタを備えなくても、ただ一つのトランジスタで不揮発性メモリを構成できる構造として注目されている。
【０００５】
しかし、前述した構造よりなる強誘電体メモリにおいては、次のような問題点がある。すなわち、シリコン基板１上に強誘電体層５を直接に形成すれば、強誘電体層５の形成時に強誘電体層５とシリコン基板１との境界面に低品質の遷移層が形成され、強誘電体層５中のＰｂ、Ｂｉのような元素がシリコン基板１中に拡散されることによって高品質の強誘電体層を形成し難くなる。従って、強誘電体層５の分極特性、言い換えれば強誘電体メモリのデータ維持時間が極めて短縮する問題点が発生する。
【０００６】
従って、前述した問題点を考慮して、最近は図２に示したように、シリコン基板１と強誘電体層５との間に主に酸化物よりなるバッファ層２０を形成する、いわゆるＭＦＩＳ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造が提案されたことがある。
【０００７】
しかし、前述したＭＦＩＳ型強誘電体メモリは強誘電体層５と基板１との間に形成されるバッファ層２０がキャパシタとして働くことによって、このバッファ層２０による減分極電界（ｄｅｐｏｌａｒｉｚａｔｉｏｎ  ｆｉｅｌｄ）によって強誘電体層５の分極特性が劣化してデータ維持特性が低下する問題点がある。
【０００８】
すなわち、図３はＭＦＩＳ構造において、ゲート電極８に印加されるゲート電圧を遮断した状態における等価回路を示した回路図である。図３において、キャパシタＣ１は強誘電体層５、キャパシタＣ２はバッファ層２０に対応するものである。一般的に誘電物質よりなる誘電体層の場合は外部から印加される電圧が遮断されれば、内部電位が“０“と設定される。ところが、強誘電物質の場合はその自発分極によって外部電圧が遮断される場合にも一定した分極値Ｑを有するようになる。すなわち、図３の等価回路において、強誘電体層５に対応するキャパシタＣ１にはＱに相当する分極値が存在する。
【０００９】
従って、直列接続のキャパシタＣ１、Ｃ２を含む閉ループにおいて、キャパシタＣ２にはキャパシタＣ１の分極値Ｑを相殺させて閉ループを全体として“０“電位にするための逆分極電界が形成される。そして、このような逆分極電界はキャパシタＣ１による分極電界と反対方向になるため、キャパシタＣ１の分極値Ｑが持続的に劣化する現象が発生する。
【００１０】
図２に示したＭＦＩＳ型強誘電体メモリにおいては、前述したように、バッファ層２０による減分極電界によって強誘電体層５の分極特性が劣化してデータ維持特性が低下されることによって、現在実験水準で作られた優れた結果物の場合にもデータ維持時間が３０日を越えない実情である。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は前述した事情に鑑みて案出されたもので、その目的は構造が簡単であり、データ維持特性に優れた電界効果トランジスタ及び強誘電体メモリ装置並びにこれらの製造方法を提供するところにある。
【課題を解決するための手段】
【００１２】
前述した目的を達成するための本発明の第１観点によるＭＦＭＳ型強誘電体メモリ装置は、ソース及びドレイン領域とその間にチャネル領域が形成される基板と、該基板のチャネル領域の上側に形成されるバッファ層と、該バッファ層上に形成される強誘電体層、及び前記強誘電体層上に形成されるゲート電極を備えて構成され、前記バッファ層が導電性材質で構成され、前記強誘電体層がバッファ層を全体として被覆するように形成されたことを特徴とする。
【００１３】
また、本発明の第２の観点によるＭＦＭＳ型電界効果トランジスタは、ソース及びドレイン領域とその間にチャネル領域が形成される基板と、該基板のチャネル領域の上側に形成されるバッファ層と、該バッファ層上に形成される強誘電体層、及び前記強誘電体層上に形成されるゲート電極を備えて構成され、前記バッファ層が導電性材質で構成され、前記強誘電体層がバッファ層を全体として被覆するように形成されたことを特徴とする。
【００１４】
前記導電性材質が金属を含むことを特徴とする。
【００１５】
前記導電性材質が伝導性金属酸化物と伝導性金属酸化物の合金または化合物のうち一つを含むことを特徴とする。
【００１６】
前記導電性材質が伝導性有機物を含むことを特徴とする。
【００１７】
前記導電性材質がシリサイドを含むことを特徴とする。
【００１８】
前記バッファ層が多層構造で構成されることを特徴とする。
【００１９】
前記強誘電体層が酸化物強誘電体、高分子強誘電体、フッ化物強誘電体、強誘電体半導体またはこれら強誘電体の固形体のうち少なくとも一つを含んで構成されることを特徴とする。
【００２０】
前記バッファ層がＴｉＮであり、前記強誘電体層がＢＬＴを含んで構成されることを特徴とする。
【００２１】
前記ソース及びドレイン領域と前記バッファ層を遮蔽させるための絶縁層をさらに含んで構成されることを特徴とする。
【００２２】
前記絶縁層が強誘電物質を含んで構成されることを特徴とする。
【００２３】
また、本発明の第３の観点によるＭＦＭＳ型強誘電体メモリ装置の製造方法は、強誘電体メモリ装置を製造する方法において、基板にソース、ドレイン及びチャネル領域を形成する段階と、前記基板上のチャネル領域に対応する部分に導電性材質で構成されるバッファ層を形成する段階と、前記バッファ層の上側に強誘電体層を形成する段階、及び前記強誘電体層の上側にゲート電極を形成する段階と、を含んで構成され、前記強誘電体層の形成段階は強誘電体層がバッファ層を全体として被覆するように強誘電体層を形成することを特徴とする。
【００２４】
また、本発明の第４の観点によるＭＦＭＳ型電界効果トランジスタの製造方法は、電界効果トランジスタを製造する方法において、基板にソース、ドレイン及びチャネル領域を形成する段階と、前記基板上のチャネル領域に対応する部分に導電性材質で構成されるバッファ層を形成する段階と、前記バッファ層の上側に強誘電体層を形成する段階、及び前記強誘電体層の上側にゲート電極を形成する段階と、を含んで構成され、前記強誘電体層の形成段階は強誘電体層がバッファ層を全体として被覆するように強誘電体層を形成することを特徴とする。
【００２５】
前記ソース及びドレイン領域と前記バッファ層を遮蔽させるための絶縁層を形成する段階をさらに含んで構成されることを特徴とする。
【発明の効果】
【００２７】
以上述べたように本発明によれば、構造が簡単であり、データ維持特性に優れ、１Ｔ構造で不揮発性メモリセルを構成できる強誘電体メモリ装置を具現することができる。
【図面の簡単な説明】
【００２８】
【図１】従来のＭＦＳ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型強誘電体メモリ装置の構造を示した断面図である。
【図２】従来のＭＦＩＳ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型強誘電体メモリ装置の構造を示した断面図である。
【図３】図２に示した従来の構造の問題点を説明するための図である。
【図４】本発明の第１の実施形態によるＭＦＭＳ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｍｅｔａｌ−Ｓｕｂｓｔｒａｔｅ）構造を有する電界効果トランジスタと強誘電体メモリ装置の構造を示した断面図である。
【図５】本発明に係るＭＦＭＳ構造体の強誘電特性を示した特性グラフである。
【図６】本発明の第２の実施形態によるＭＦＭＳ構造を有する電界効果トランジスタと強誘電体メモリ装置の構造を示した断面図である。
【図７】本発明の第３の実施形態によるＭＦＭＳ構造を有する電界効果トランジスタと強誘電体メモリ装置の構造を示した断面図である。
【図８】本発明に係る電界効果トランジスタ及び強誘電体メモリ装置の製造工程を説明するための工程図である。
【発明を実施するための形態】
【００２９】
以下、添付した図面に基づき本発明に係る実施形態を詳述する。但し、以下で説明する実施形態は本発明の一つの望ましい具現例を示したものであって、本実施形態の例示は本発明の権利範囲を制限するためのものではない。
【００３０】
図４は本発明の第１の実施形態による電界効果トランジスタまたは強誘電体メモリ装置を示した断面図である。
【００３１】
本発明に係る強誘電体メモリ装置は、従来の  ＭＦＳ構造やＭＦＩＳ構造とは違って、  ＭＦＭＳ構造を有する。
【００３２】
図４において、シリコン基板１の所定領域にはソース及びドレイン領域２、３が形成され、該ソース及びドレイン領域２、３の間のチャネル領域４上には導電性材質よりなるバッファ層３０が形成される。
【００３３】
この際、バッファ層３０を構成する材質としては、例えば金、銀、アルミニウム、プラチナ、白金などの金属や、ＲｕＯ２、ＲｕＯ２／ＴｉＮ、ＳｒＲｕＯ３、ＹＢＣＯ、Ｐｔ／ＴｉＯ２、Ｐｔ／ＩｒＯＸ、ＩｒＯＸ、ＴｉＮ、ＩＴＯ、ＳｒＴｉＯ３などの伝導性金属酸化物、これら金属または金属酸化物の合金または化合物、伝導性有機物、伝導性重合体を基材とする、例えばポリアニリン、ポリ（３，  ４−エチレンジオキシチオフェン）／ポリスチレンスルホネート（ＰＥＤＯＴ：ＰＳＳ）などの混合物や化合物、ＴａＳｉ、ＴｉＳｉ、ＷＳｉ、ＮｉＷＳｉ、ＰｔＳｉ、ＣｏＳｉ、ＥｒＳｉなどのシリサイド、またはこれら材質の化合物または混合物などが用いられる。
【００３４】
前記バッファ層３０としては、前述した導電性材質よりなる導電層の多層構造よりなりうる。
【００３５】
前記バッファ層３０上には強誘電体層３１が形成される。この強誘電体層３１を構成する材質としては、強誘電特徴を有する酸化物強誘電体、高分子強誘電体、ＢＭＦ（ＢａＭｇＦ４）などのフッ化物強誘電体、強誘電体半導体などを使用することができる。
【００３６】
酸化物強誘電体としては、例えばＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＢａＴｉＯ３，  ＰｂＴｉＯ３などのペロブスカイト（Ｐｅｒｏｖｓｋｉｔｅ）強誘電体、ＬｉＮｂＯ３、ＬｉＴａＯ３などの擬似イルミナイト（Ｐｓｅｕｄｏ−ｉｌｍｅｎｉｔｅ）強誘電体、ＰｂＮｂ３Ｏ６，  Ｂａ２ＮａＮｂ５Ｏ１５などのタングステン−青銅（ＴＢ）強誘電体、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）、Ｂｉ４Ｔｉ３Ｏ１２などのビスムス層構造の強誘電体及びＬａ２Ｔｉ２Ｏ７などのパイロクロア（Ｐｙｒｏｃｈｌｏｒｅ）強誘電体とこれら強誘電体の固溶体を始め、Ｙ、Ｅｒ、Ｈｏ、Ｔｍ、Ｙｂ、Ｌｕなどの希土類元素（Ｒ）を含むＲＭｎＯ３とＰＧＯ（Ｐｂ５Ｇｅ３Ｏ１１）、ＢＦＯ（ＢｉＦｅＯ３）などが用いられる。
【００３７】
また、前記高分子強誘電体としては、例えばポリビニリデンフロライド（ＰＶＤＦ）や、該ＰＶＤＦを含む重合体、共重合体、または三元共重合体が用いられ、その他奇数のナイロン、シアノ重合体及びこれらの重合体や共重合体などが利用可能である。また、好ましくは前記強誘電体層３１としてはβ状の結晶構造を有するＰＶＤＦが用いられる。
【００３８】
前記強誘電体半導体としては、ＣｄＺｎＴｅ、ＣｄＺｎＳ、ＣｄＺｎＳｅ、ＣｄＭｎＳ、ＣｄＦｅＳ、ＣｄＭｎＳｅ及びＣｄＦｅＳｅなどの２−６族化合物が用いられる。
【００３９】
前記強誘電体層３１を構成する材質としては、強誘電物質の混合物を使用することができる。これら混合物としては、例えば強誘電無機物と強誘電有機物との混合物、強誘電無機物と有機物との混合物、または強誘電無機物と金属との混合物を使用することができる。
【００４０】
次いで、前記強誘電体層３１上には強誘電体層３１を分極化させるための電極層として、ゲート電極３２が形成される。このゲート電極３２は、例えば金、銀、アルミニウム、プラチナ、インジウム錫酸化物（ＩＴＯ）、チタン酸ストロンチウム  （ＳｒＴｉＯ３）や、その他の伝導性金属酸化物とこれらの合金及び化合物、または伝導性重合体を基材とする、例えばポリアニリン、ポリ（３，  ４−エチレンジオキシチオフェン）／ポリスチレンスルホネート（ＰＥＤＯＴ：ＰＳＳ）などの混合物や化合物または多層物などを含む全ての導電性金属及び金属酸化物と導電性有機物が用いられる。
【００４１】
前述した構造においては、図１及び図２に示した従来の強誘電体メモリ装置と同じく、ゲート電極３２を通じて所定の電圧を印加する方法で強誘電体層３１に分極を形成するようになる。
【００４２】
図５は図４においてバッファ層３０としてＴｉＮを８０ｎｍ形成し、強誘電体層３１としてＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）を３００ｎｍ形成した後、ゲート電圧による強誘電体層３１の容量値変動を測定した特性グラフである。
【００４３】
図５から分るように、図４の構造においてはゲート電圧の変動によって強誘電体層３１の容量値がヒステリシス的な変動特性を示す。
【００４４】
そして、このように強誘電体層３１に分極が形成されれば、その分極特性によってソース領域２とドレイン領域３との間のチャネル領域４にチャネルが形成されるか、あるいは形成されなくなる。そして、このようなチャネルを形成するか否かによってソース領域２及びドレイン領域３の間に電流の流れが形成されるか、遮断されるトランジスタとして働くようになる。
【００４５】
前述したトランジスタを用いて、メモリセルまたはメモリセルアレイを構成する場合は、ドレイン電極７に一定電圧を印加すると共に、ソース電極６を接地させた状態でトランジスタが導通状態であるか非導通状態であるかに基づき、該当メモリセルに保存されているデータが“１“なのか“０“であるかを判定するようになる。
【００４６】
従って、前述した構造においては１Ｔ（ｏｎｅ−ｔｒａｎｓｉｓｔｏｒ）構造で１つのメモリセルを構成できるようになる。
【００４７】
前述した構造においては、強誘電体層３１とシリコン基板１が直接に接触されず、バッファ層３０を通じて結合するようになる。従って、強誘電体層３１の形成時に強誘電体層３１とシリコン基板１との境界面に低品質の遷移層が形成される問題点が発生しなくなる。
【００４８】
また、前記バッファ層３０が導電性材質で構成される。従って、図２に示した従来の構造とは違って、誘電体バッファ層２０による減分極現象が除去されるので、例えば減分極電界による分極特性の劣化によってデータ維持特性が低下する問題が発生しなくなる。
【００４９】
本発明に係るメモリまたはトランジスタの構造はＭＦＭＳ構造を維持する範囲内で多様に変形させて具現することが可能である。
【００５０】
図６は本発明の第２の実施形態による電界効果トランジスタまたは強誘電体メモリ装置の構造を示した断面図である。
【００５１】
図６の構造においては、図４の実施例と同じく、シリコン基板１の所定領域にはソース及びドレイン領域２、３が形成され、該ソース及びドレイン領域２、３の間のチャネル領域４上には導電性材質よりなるバッファ層３０が形成される。
【００５２】
本実施形態においては、前記バッファ層３０の両側面、すなわちバッファ層３０を取り囲みながら絶縁層６０が形成される。この絶縁層６０としては、例えばＬａＺｒＯ３、ＺｒＯ２、ＳｉＯ２などの絶縁物質が用いられる。絶縁層６０は導電性材質で構成されるバッファ層３０とソース及びドレイン領域２、３の間に電流通路が形成されることを確実に防止するためのものである。
【００５３】
そして、前記バッファ層３０上に強誘電体層３１が形成され、この強誘電体層３１を全体として被覆しつつゲート電極３２が形成される。その他の部分は前述した図４の構成と実質的に同じなので、図４と同じ部分に同じ参照番号を付し、その詳細な説明は省く。
【００５４】
図７は本発明の第３の実施形態による電界効果トランジスタまたは強誘電体メモリ装置の構造を示した断面図である。
【００５５】
図７においては、バッファ層３０上に強誘電体層３１を形成する際、強誘電体層３１がバッファ層３０を全体として被覆するように形成することによって、強誘電体層３１を用いてバッファ層３０とソース及びドレイン領域２、３を遮蔽させられるように構成したものである。そして、その他の部分は前述した図６の構成と実質的に同じなので、図６と同じ部分に同じ参照番号を付し、その詳細な説明は省く。
【００５６】
一方、図８は本発明に係る電界効果トランジスタまたは強誘電体メモリ装置の製造工程を示したものであって、これは特に図６に示した構造を製造するための工程を示した図である。
【００５７】
まず、基板１上にフォトレジスト８１を形成し、これをマスクにしてイオン注入を行うことによって基板１にソース及びドレイン領域２、３を形成する（図８（Ａ）〜図８（Ｃ））。次いで、前記ソース及びドレイン領域２、３の間のチャネル領域の上側に、例えばスパッタ法や真空蒸着法などを用いて導電性材質のバッファ層３０を形成する（図８（Ｄ））。
【００５８】
図８（Ｄ）の結果構造体の上側に全体としてＳｉＯ２などの絶縁物質層８２を形成し  （図８（Ｅ））、これをフォトレジスト８３を用いてエッチングした後平坦化させて絶縁層６０を形成する（図８（Ｆ））。
【００５９】
次いで、前記バッファ層３０の上側に、例えばスパッタ法や真空蒸着法などを用いる通常の方法で強誘電体層３１を形成する（図８（Ｇ））。
【００６０】
図８（Ｇ）の結果構造体の上側に全体として絶縁層８４を被覆し（図８（Ｈ））、マスクを用いてソース及びドレイン領域２、３と強誘電体層３１の上側に貫通孔を形成した後（図８（Ｉ））、ソース電極６、ドレイン電極７及びゲート電極３２を形成して完成するようになる。
【００６１】
以上、本発明に係る実施形態を説明してきた。しかし、前述した実施形態は本発明の一つの好ましい具現例を例示的に示したものであって、本発明は前述した実施形態に限られず、その技術的思想を逸脱しない範囲内で多様に変形させて実施することができる。
【００６２】
例えば、前述した実施形態においては、基板１としてシリコン基板を用いることと説明したが、この基板１としては外部電界によってソース領域２とドレイン領域３との間にチャネルを形成できるいずれの材質及び構造体を採用できる。  
【産業上の利用可能性】
【００６３】
本発明は１Ｔ構造で不揮発性メモリセルを構成できる強誘電体メモリ装置に適用可能である。  
【符号の説明】
【００６４】
１    シリコン基板
２，３  ドレイン領域
４    チャネル領域
５    強誘電体層
６    ソース電極
７    ドレイン電極
８    ゲート電極
３０  バッファ層
３１  強誘電体層
３２  ゲート電極
【図１】
0005440803.tif 000002
【図２】
0005440803.tif 000003
【図３】
0005440803.tif 000004
【図４】
0005440803.tif 000005
【図５】
0005440803.tif 000006
【図６】
0005440803.tif 000007
【図７】
0005440803.tif 000008
【図８】
0005440803.tif 000009