(57)【特許請求の範囲】
【請求項１】
少なくとも第１のフィードバッククロック信号に基づいて外部クロック信号を遅延させてなる内部クロック信号を出力するＤＬＬ回路と、
複数のデータ入出力端子と、
前記複数のデータ入出力端子のそれぞれに、前記内部クロック信号に同期してデータを出力する複数の出力バッファと、
前記内部クロック信号に同期して前記第１のフィードバッククロック信号を生成し、前記ＤＬＬ回路に供給する第１のレプリカ回路と、
前記ＤＬＬ回路から前記内部クロック信号を受け、前記複数の出力バッファ及び前記第１のレプリカ回路に伝送するクロック伝送回路とを備え、
前記複数の出力バッファのそれぞれは、前記内部クロック信号の入力から前記データの出力までの期間である第１の遅延時間を規定し、
前記複数の出力バッファにおける前記第１の遅延時間は互いに実質的に等しく、
前記第１のレプリカ回路は、前記内部クロック信号の入力から前記第１のフィードバッククロック信号の出力までの期間である第２の遅延時間を規定し、
前記第２の遅延時間は、前記第１の遅延時間と実質的に等しく、
前記クロック伝送回路は、それぞれ前記ＤＬＬ回路から前記複数の出力バッファ及び前記第１のレプリカ回路に至る前記内部クロック信号の複数の伝送経路の信号線負荷が互いに実質的に等しくなるよう構成される
ことを特徴とする半導体装置。
【請求項２】
前記複数の出力バッファ及び前記第１のレプリカ回路は、前記第１のレプリカ回路を端として第１の方向に沿って一列に並んで配置され、
前記ＤＬＬ回路は、前記第１のレプリカ回路の前記第１の方向の両側のうち、前記複数の出力バッファとは異なる側に配置される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記クロック伝送回路は、前記複数の伝送経路に含まれるバッファの数が互いに等しくなるよう構成される
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記クロック伝送回路は、前記複数の伝送経路の経路長が互いに等しくなるよう構成される
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記ＤＬＬ回路は、
前記外部クロック信号を遅延させて前記内部クロック信号を生成する遅延回路と、
前記第１のフィードバッククロック信号のデューティー比を検出するデューティー比検出回路と、
前記外部クロック信号と前記第１のフィードバッククロック信号の位相差を検出する位相検出回路と、
前記デューティー比検出回路により検出された前記デューティー比及び前記位相検出回路により検出された位相差に基づいて前記遅延回路の遅延量を制御する遅延制御回路と
を有することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記ＤＬＬ回路は、
当該ＤＬＬ回路から前記複数のデータ入出力端子のうちのひとつに至る前記内部クロック信号の伝送経路のレプリカであり、該内部クロック信号に同期して第２のフィードバッククロック信号を生成する第２のレプリカ回路と
前記外部クロック信号を遅延させて前記内部クロック信号を生成する遅延回路と、
前記第１のフィードバッククロック信号のデューティー比を検出するデューティー比検出回路と、
前記外部クロック信号と前記第２のフィードバッククロック信号の位相差を検出する位相検出回路と、
前記デューティー比検出回路により検出された前記デューティー比及び前記位相検出回路により検出された位相差に基づいて前記遅延回路の遅延量を制御する遅延制御回路と
を有することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項７】
第１のフィードバッククロック信号のデューティー比が所定値となるよう外部クロック信号を遅延させてなる内部クロック信号を出力するＤＬＬ回路と、
複数のデータ入出力端子と、
前記複数のデータ入出力端子のそれぞれに、前記内部クロック信号に同期してデータを出力する複数の出力バッファと、
前記内部クロック信号に同期して前記第１のフィードバッククロック信号を生成し、前記ＤＬＬ回路に供給する第１のレプリカ回路と、
前記複数の出力バッファ及び前記第１のレプリカ回路のそれぞれへ向けて分岐した伝送経路を有し、前記ＤＬＬ回路から前記内部クロック信号を受け、前記伝送経路を用いて前記複数の出力バッファ及び前記第１のレプリカ回路に伝送するクロック伝送回路と、を備え、
前記複数の出力バッファのそれぞれは、前記内部クロック信号の入力から前記データの出力までの期間である第１の遅延時間を規定し、
前記第１のレプリカ回路は、前記内部クロック信号の入力から前記第１のフィードバッククロック信号の出力までの期間である第２の遅延時間を規定し、
前記第２の遅延時間は、前記第１の遅延時間と実質的に等しいことを特徴とする半導体装置。
【請求項８】
前記ＤＬＬ回路は、前記外部クロック信号と前記第１のフィードバッククロック信号の位相が一致するよう、かつ前記第１のフィードバッククロック信号のデューティー比が前記所定値となるよう前記外部クロック信号を遅延させることにより、前記内部クロック信号を生成する
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記ＤＬＬ回路は、当該ＤＬＬ回路から前記複数のデータ入出力端子のうちのひとつに至る前記内部クロック信号の伝送経路のレプリカであり、該内部クロック信号に同期して第２のフィードバッククロック信号を生成する第２のレプリカ回路を有し、
前記ＤＬＬ回路は、前記外部クロック信号と前記第２のフィードバッククロック信号の位相が一致するよう、かつ前記第１のフィードバッククロック信号のデューティー比が前記所定値となるよう前記外部クロック信号を遅延させることにより、前記内部クロック信号を生成する
ことを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記クロック伝送回路は、前記複数の伝送経路に含まれるバッファの数が互いに等しくなるよう構成される
ことを特徴とする請求項７乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記クロック伝送回路は、前記複数の伝送経路の経路長が互いに等しくなるよう構成される
ことを特徴とする請求項７乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記クロック伝送回路は、それぞれ前記ＤＬＬ回路から前記複数の出力バッファ及び前記第１のレプリカ回路に至る前記内部クロック信号の複数の伝送経路の信号線負荷が互いに実質的に等しくなるよう構成される
ことを特徴とする請求項７乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記複数の出力バッファ及び前記第１のレプリカ回路は、前記第１のレプリカ回路を端として第１の方向に沿って一列に並んで配置され、
前記ＤＬＬ回路は、前記第１のレプリカ回路の前記第１の方向の両側のうち、前記複数の出力バッファとは異なる側に配置される
ことを特徴とする請求項７乃至１２のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＤＬＬ(Delay-Locked Loop)回路を用いてクロック信号を生成する半導体装置に関する。
【背景技術】
【０００２】
近年、クロックに同期した動作を行う半導体装置が広く使用されている。例えば、パーソナルコンピュータなどのメインメモリとして用いられるＤＤＲ(Double Data Rate)型のシンクロナスメモリなどである。このような半導体装置では、リードデータの出力タイミングを外部クロック信号に対して同期させる必要があることから、外部クロック信号に同期した内部クロック信号を生成するためのＤＬＬ回路が用いられる。特許文献１には、このようなＤＬＬ回路の例が開示されている。
【０００３】
ＤＬＬ回路は、遅延回路を備えて構成されており、この遅延回路で外部クロック信号を遅延させることによって、内部クロック信号を生成する。生成された内部クロック信号は、クロック伝送回路を経て、リードデータの出力バッファに伝送される。出力バッファは、こうして供給される内部クロック信号に同期したタイミングで、リードデータの出力を行う。
【０００４】
ここで、内部クロック信号は、ＤＬＬ回路から出力バッファまでの伝送中に遅延し、さらに出力バッファ内部でも遅延することから、リードデータの出力タイミングを外部クロック信号に対して正確に同期させるためには、ＤＬＬ回路において、これらの遅延分も考慮して内部クロック信号を生成する必要がある。そのために、ＤＬＬ回路では、ＤＬＬ回路から出力バッファまでの伝送経路と出力バッファとを擬したレプリカ回路が用いられる。
【０００５】
レプリカ回路は、内部クロック信号に、実際の回路（ＤＬＬ回路から出力バッファまでの伝送経路及び出力バッファ）と同量の遅延を与え、フィードバッククロック信号として出力する。ＤＬＬ回路は、フィードバッククロック信号の立ち上がり位相が外部クロック信号の立ち上がり位相と一致し、かつフィードバッククロック信号のデューティー比が所定値（通常は５０％）となるよう、遅延回路の遅延量を調節する。これにより、リードデータの出力タイミングと外部クロック信号との同期が実現されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−３３２０８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、近年、半導体装置の高速化がますます進み、リードデータの出力タイミングのずれに対する許容量が小さくなってきている。特にデューティー比については、わずか１０ｐｓｅｃ〜２０ｐｓｅｃ分のずれでも許容できなくなっている。
【０００８】
しかしながら、ＤＬＬ回路の精度には限界があり、上記のような高速化への対応は年々難しくなっている。ＤＬＬ回路の精度限界の原因のひとつには、レプリカ回路の精度限界が挙げられる。レプリカ回路は、上述したようにＤＬＬ回路から出力バッファまでの伝送経路と出力バッファとを擬した回路であるが、あくまで擬しただけであって同じ回路ではないため、リードデータの出力タイミングと完全に同期したフィードバッククロック信号を生成することはできない。従来、テスト段階でのレプリカ回路の微調整によって何とかレプリカ回路の精度の向上が図られてきたが、微調整による精度向上は最早限界に近づいており、抜本的な改善が求められている。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、少なくとも第１のフィードバッククロック信号に基づいて外部クロック信号を遅延させてなる内部クロック信号を出力するＤＬＬ回路と、複数のデータ入出力端子と、前記複数のデータ入出力端子のそれぞれに、前記内部クロック信号に同期してデータを出力する複数の出力バッファと、前記出力バッファのレプリカであり、前記内部クロック信号に同期して前記第１のフィードバッククロック信号を生成し、前記ＤＬＬ回路に供給する第１のレプリカ回路と、前記ＤＬＬ回路から前記内部クロック信号を受け、前記複数の出力バッファ及び前記レプリカ回路に伝送するクロック伝送回路とを備え、前記クロック伝送回路は、それぞれ前記ＤＬＬ回路から前記複数の出力バッファ及び前記第１のレプリカ回路に至る前記内部クロック信号の複数の伝送経路の信号線負荷が互いに実質的に等しくなるよう構成されることを特徴とする。
【００１０】
本発明の他の一側面による半導体装置は、第１のフィードバッククロック信号のデューティー比が所定値となるよう外部クロック信号を遅延させてなる内部クロック信号を出力するＤＬＬ回路と、複数のデータ入出力端子と、前記複数のデータ入出力端子のそれぞれに、前記内部クロック信号に同期してデータを出力する複数の出力バッファと、前記出力バッファのレプリカであり、前記内部クロック信号に同期して前記第１のフィードバッククロック信号を生成し、前記ＤＬＬ回路に供給する第１のレプリカ回路と、前記複数の出力バッファ及び前記レプリカ回路のそれぞれへ向けて分岐した伝送経路を有し、前記ＤＬＬ回路から前記内部クロック信号を受け、前記伝送経路を用いて前記複数の出力バッファ及び前記レプリカ回路に伝送するクロック伝送回路とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、内部クロック信号の伝送経路のうち、ＤＬＬ回路からクロック伝送回路に至るまでの部分については、実際の回路を用いて第１のフィードバッククロック信号を生成することになる。したがって、背景技術に比べ、レプリカ回路の精度を抜本的に向上することが可能になっている。
【００１２】
また、クロック伝送回路内においては、出力バッファと第１のレプリカ回路とで、内部クロック信号の伝送経路の信号線負荷が互いに実質的に等しくなる。これにより、レプリカ回路の精度をさらに向上することが可能になっている。
【図面の簡単な説明】
【００１３】
【図１】本発明の好ましい第１の実施の形態による半導体装置の全体構成を示すブロック図である。
【図２】本発明の好ましい第１の実施の形態によるＤＬＬ回路の回路構成を示す図である。
【図３】本発明の好ましい第１の実施の形態によるＤＬＬリセットコマンドＤＬＬＲＳＴ、ＤＬＬ更新信号ＤＣＯＮＴ、リードコマンドＲＥＡＤ、停止指示信号ＳＴＰ、及び内部クロック信号ＲＬＣＬＫのタイミングチャートである。
【図４】本発明の好ましい第１の実施の形態による半導体装置の平面図である。
【図５】本発明の好ましい第１の実施の形態によるクロックツリーの回路構成を示す回路図である。
【図６】本発明の好ましい第２の実施の形態によるＤＬＬ回路の回路構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１５】
図１は、本発明の好ましい第１の実施の形態による半導体装置１０の全体構成を示すブロック図である。
【００１６】
本実施形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)であり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２、アドレス端子１３、及びデータ入出力端子１４を備えている。その他、電源端子やデータストローブ端子なども備えられているが、これらについては図示を省略してある。
【００１７】
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロックバッファ２１及びＤＬＬ回路７０に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロックバッファ２１は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＩＣＬＫを生成し、これをＤＬＬ更新回路７１や図示しないその他の回路に供給する。
【００１８】
ＤＬＬ回路７０は、外部クロック信号ＣＫ，／ＣＫを受けて、外部クロック信号ＣＫ，／ＣＫに対して位相制御され、かつデューティー制御された内部クロック信号ＲＬＣＬＫを生成するクロック生成回路である。生成された内部クロック信号ＲＬＣＬＫは、伝送経路Ｌ１を通って、ＦＩＦＯ６３及びクロックツリー７２（クロック伝送回路）に供給される。このうちクロックツリー７２は、供給された内部クロック信号ＲＬＣＬＫを入出力バッファ６４及び出力レプリカ７３に分配する回路である。ＤＬＬ回路７０及びクロックツリー７２の詳細については後述する。
【００１９】
ＤＬＬ更新回路７１は、内部クロック信号ＩＣＬＫの所定クロック数ごとにＤＬＬ更新信号ＤＣＯＮＴを生成し、ＤＬＬ回路７０に供給する回路である。したがって、ＤＬＬ更新信号ＤＣＯＮＴは、一定周期で活性化される周期信号である。ＤＬＬ更新信号ＤＣＯＮＴの詳細についても後述する。
【００２０】
コマンド端子１２は、クロックイネーブル信号ＣＫＥ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、オンダイターミネーション信号ＯＤＴ、リセット信号／ＲＥＳＥＴなどの各種コマンド信号ＣＭＤが供給される端子である。これらのコマンド信号ＣＭＤは、コマンドバッファ３１に供給される。コマンドバッファ３１に供給されたこれらコマンド信号ＣＭＤは、整形されてコマンドデコーダ３２に供給される。クロックイネーブル信号ＣＫＥについては、内部クロッククロックイネーブル信号ＩＣＫＥとして、クロックバッファ２１及びアドレスバッファ４１にも供給される。クロックバッファ２１及びアドレスバッファ４１は、内部クロッククロックイネーブル信号ＩＣＫＥが活性化されている場合にのみ動作する。
【００２１】
コマンドデコーダ３２は、コマンド信号ＣＭＤの保持、デコード及びカウントなどを行うことによって各種内部コマンドを生成する回路である。これら内部コマンドには、アクティブコマンドＡＣＴ、リードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴＥなどメモリセルのリード／ライトに関わる各種コマンドに加え、リセット信号／ＲＥＳＥＴが入力されたことに応じて生成されるＤＬＬリセットコマンドＤＬＬＲＳＴが含まれる。生成された内部コマンドのうち、アクティブコマンドＡＣＴはロウ系制御回路５１に、リードコマンドＲＥＡＤ及びライトコマンドＷＲＩＴＥはカラム系制御回路５２及びリードライトアンプ（ＲＷＡＭＰ）６２に、ＤＬＬリセットコマンドＤＬＬＲＳＴはＤＬＬ回路７０に、それぞれ供給される。リードコマンドＲＥＡＤは、リード動作開始時に一時的に活性化されるワンショットのものと、リード動作中継続して活性化されるものとを含んでおり、後者はＤＬＬ回路７０にも供給される。
【００２２】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレスバッファ４１に供給される。アドレスバッファ４１に供給されたアドレス信号ＡＤＤはラッチされ、さらに、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤは図示しないモードレジスタに供給され、これによってモードレジスタの内容が更新される。
【００２３】
ロウ系制御回路５１は、アドレスバッファ４１より供給されるロウアドレスに基づいて、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６１内の対応するセンスアンプＳＡに接続されている。
【００２４】
カラム系制御回路５２は、センス回路６１に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラム系制御回路５２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してリードライトアンプ６２に接続される。
【００２５】
リード動作時においては、センスアンプＳＡによって増幅されたリードデータＤＱはリードライトアンプ６２でさらに増幅され、ＦＩＦＯ６３及び入出力バッファ６４を経て、データ入出力端子１４から外部に出力される。一方、ライト動作時においては、データ入出力端子１４を通じて外部から入力されたライトデータＤＱは、ＦＩＦＯ６３及び入出力バッファ６４を経てリードライトアンプ６２に入力され、増幅されたうえでセンスアンプＳＡに供給される。
【００２６】
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子である。半導体装置１０にはｎ＋１個（ｎ≧０）のデータ入出力端子１４が設けられ、ｎ＋１ビットのデータを同時に入力又は出力可能とされている。ｎは７又は１５である場合が多く、本明細書ではｎ＝７を前提として説明を続ける。
【００２７】
ＦＩＦＯ６３はリードデータＤＱ又はライトデータＤＱのキューイングを行う先入れ先出しの回路であり、データ入出力端子１４ごとに設けられる。リード動作時に着目して説明すると、リードライトアンプ６２から出力されたリードデータは、図示しないマルチプレクサによってデータ入出力端子１４ごとに振り分けられ、対応するＦＩＦＯ６３にキューイングされる。ＦＩＦＯ６３は、キューイングしたデータを内部クロック信号ＲＬＣＬＫに同期したタイミングで、入出力バッファ６４に出力する。
【００２８】
入出力バッファ６４は、それぞれデータ入出力端子１４ごとに設けられた出力バッファ６４ａ及び入力バッファ６４ｂを有して構成される。リード動作時に着目して説明すると、出力バッファ６４ａは、対応するＦＩＦＯ６３から出力されたリードデータを整形し、内部クロック信号ＲＬＣＬＫに同期したタイミングで、対応するデータ入出力端子１４から外部に出力する。
【００２９】
半導体装置１０では、入出力バッファ６４に隣接する位置に、出力バッファ６４ａのレプリカである出力レプリカ７３（第１のレプリカ回路）が設けられる。レプリカとは、対象回路と実質的に等しい信号線負荷を有する回路をいう。信号線負荷は、信号線を通過する信号に与えられる負荷であり、信号線上に設けられるバッファ（トランジスタ）の数や、各トランジスタのプロファイル、信号線の長さ及び幅などによって決まる。信号線負荷が実質的に等しい２つの回路に同一のクロック信号を入力した場合、それぞれから出力されるクロック信号の遅延量の差は、ＤＬＬ回路７０の要求精度から見て無視できる程度に小さくなる。出力レプリカ７３は、クロックツリー７２から供給される内部クロック信号ＲＬＣＬＫに同期してフィードバッククロック信号ＲＣＬＫ１（第１のフィードバッククロック信号）を生成し、伝送経路Ｌ２を介して、ＤＬＬ回路７０に出力する。
【００３０】
以上が本実施の形態による半導体装置１０の全体構成である。次に、ＤＬＬ回路７０及びこれに係わる各種の構成について、詳細に説明する。
【００３１】
図２は、本実施の形態によるＤＬＬ回路７０の回路構成を示す図である。本実施の形態によるＤＬＬ回路７０は、同図に示すように、遅延回路８０、遅延制御カウンタ８１（遅延制御回路）、位相検知回路８２（位相検出回路）、ＤＣＣ(Duty Correction Circuit)８３（デューティー比検出回路）、及びＤＬＬ制御回路８４を有して構成される。ＤＬＬ回路７０の内部には、フィードバッククロック信号ＲＣＬＫ１を生成するためのレプリカ回路は設けられていない。その代わり、上述したように、図１に示した出力レプリカ７３によってフィードバッククロック信号ＲＣＬＫ１が生成される。ＤＬＬ回路７０は、出力レプリカ７３からフィードバッククロック信号ＲＣＬＫ１の供給を受け、これに基づいて外部クロック信号ＣＫ，／ＣＫを遅延させることにより、内部クロック信号ＲＬＣＬＫを生成する。以下、回路ごとに詳しく説明する。
【００３２】
遅延回路８０は、外部クロック信号ＣＫ，／ＣＫを遅延させることによって単相の内部クロック信号ＲＬＣＬＫを生成するディレイラインによって構成され、その遅延量は遅延制御カウンタ８１によって調整される。特に限定されるものではないが、遅延回路８０には、相対的に粗い調整ピッチで外部クロック信号ＣＫ，／ＣＫを遅延させるコースディレイラインと、相対的に細かい調整ピッチで外部クロック信号ＣＫ，／ＣＫを遅延させるファインディレイラインを含んでいることが好ましい。
【００３３】
位相検知回路８２は、外部クロック信号ＣＫ，／ＣＫ及びフィードバッククロック信号ＲＣＬＫ１を受けてこれらの位相差を検出し、外部クロック信号ＣＫ，／ＣＫに対してフィードバッククロック信号ＲＣＬＫ１の位相が進んでいるか或いは遅れているかを判定する回路である。判定結果は、判定結果信号Ｄ１として遅延制御カウンタ８１に出力される。
【００３４】
ＤＣＣ８３は、フィードバッククロック信号ＲＣＬＫ１を受けてそのデューティー比を検出し、検出したデューティー比が所定値（例えば５０％）に比べて大きいか小さいかを判定する回路である。判定結果は、判定結果信号Ｄ２として遅延制御カウンタ８１に出力される。
【００３５】
遅延制御カウンタ８１は、判定結果信号Ｄ１，Ｄ２に基づいて、遅延回路８０の遅延量を制御する回路である。具体的には、遅延制御カウンタ８１は第１及び第２のカウンタ（不図示）を有しており、判定結果信号Ｄ１に基づいて第１のカウンタのカウントアップ又はカウントダウンを行うともに、判定結果信号Ｄ２に基づいて第２のカウンタのカウントアップ又はカウントダウンを行う。なお、遅延制御カウンタ８１によるカウントアップ及びカウントダウンは、外部クロック信号ＣＫ，／ＣＫに同期して行うこととしてもよいし、外部クロック信号ＣＫ，／ＣＫの分周クロックを生成し、この分周クロックに同期して行うこととしてもよい。
【００３６】
第１のカウンタのカウント値ＣＯＵＮＴ１、第２のカウンタのカウント値ＣＯＵＮＴ２は、それぞれ遅延回路８０に供給される。遅延回路８０は、これらのカウント値ＣＯＵＮＴ１，ＣＯＵＮＴ２に基づく遅延量で、外部クロック信号ＣＫ，／ＣＫを遅延させる。具体的には、遅延回路８０は、カウント値ＣＯＵＮＴ１に基づいて内部クロック信号ＲＬＣＬＫの立ち上がり位相の遅延量を選択するとともに、カウント値ＣＯＵＮＴ２に基づいて内部クロック信号ＲＬＣＬＫの立ち下がり位相の遅延量を選択する。前者によって、リードデータの立ち上がり位相が外部クロック信号ＣＫ，／ＣＫと同期し、後者によって、リードデータのデューティー比が上記所定値となる。
【００３７】
遅延制御カウンタ８１は、カウント値ＣＯＵＮＴ１，ＣＯＵＮＴ２に基づいて当該ＤＬＬ回路７０がロックしたか否かを判定する機能も有している。ロックしたと判定した場合、遅延制御カウンタ８１は停止指示信号ＳＴＰを所定時間だけ活性化する。
【００３８】
ロックしたか否かの判定動作について詳しく説明する。ＤＬＬ回路７０がロック状態になると、フィードバッククロック信号ＲＣＬＫ１の立ち上がり位相と外部クロック信号ＣＫ，／ＣＫの立ち上がり位相とが実質的に一致し、かつフィードバッククロック信号ＲＣＬＫ１のデューティー比が予め定められた目標値と実質的に一致することになる。「実質的に一致する」とは、完全に一致している場合の値を挟んで揺らいでいる場合を含むという意味である。この場合、カウント値ＣＯＵＮＴ１，ＣＯＵＮＴ２はそれぞれ、隣接する２つの値の間を行ったり来たりするようになる。遅延制御カウンタ８１は、カウント値ＣＯＵＮＴ１，ＣＯＵＮＴ２の変化パターンを検出できるように構成されており、カウント動作を開始した後、２つのカウント値ＣＯＵＮＴ１，ＣＯＵＮＴ２がともに上記のように２つの値の間を行ったり来たりする変化パターンを呈した場合に、ＤＬＬ回路７０がロックしたと判定する。
【００３９】
ＤＬＬ制御回路８４は、上述したＤＬＬリセットコマンドＤＬＬＲＳＴ、ＤＬＬ更新信号ＤＣＯＮＴ、リードコマンドＲＥＡＤ、及び停止指示信号ＳＴＰを受け、これらに基づいて遅延回路８０を動作させる。
【００４０】
図３は、ＤＬＬリセットコマンドＤＬＬＲＳＴ、ＤＬＬ更新信号ＤＣＯＮＴ、リードコマンドＲＥＡＤ、停止指示信号ＳＴＰ、及び内部クロック信号ＲＬＣＬＫのタイミングチャートである。同図に示すように、ＤＬＬリセットコマンドＤＬＬＲＳＴ、ＤＬＬ更新信号ＤＣＯＮＴ、及び停止指示信号ＳＴＰは、所定時間だけ一時的に活性化されるワンショット信号である。ＤＬＬ制御回路８４は、ＤＬＬリセットコマンドＤＬＬＲＳＴ及びＤＬＬ更新信号ＤＣＯＮＴが活性化すると、その後停止指示信号ＳＴＰが活性化されるまでの間、つまり、ＤＬＬ回路７０がロックされるまでの間、遅延回路８０を動作させる。このようなＤＬＬリセットコマンドＤＬＬＲＳＴ及びＤＬＬ更新信号ＤＣＯＮＴに基づくＤＬＬ回路７０の動作は、内部クロック信号ＲＬＣＬＫの位相及びデューティー比が、好ましい値から極端にずれてしまうことのないよう行われるものである。
【００４１】
一方、リードコマンドＲＥＡＤは、上述したようにリード動作中継続して活性化される信号である。ＤＬＬ制御回路８４は、リードコマンドＲＥＡＤが活性化されている間、遅延回路８０を動作させる。これにより、ＤＬＬ回路７０は、リード動作中継続してロック状態に維持される。
【００４２】
次に、本発明の特徴である、レプリカ回路の精度を抜本的に向上するための構成について、詳細に説明する。
【００４３】
図１に示したように、半導体装置１０においてフィードバッククロック信号ＲＣＬＫ１を生成するための回路は、ＤＬＬ回路７０からクロックツリー７２に至る伝送経路Ｌ１、クロックツリー７２、出力レプリカ７３、及び出力レプリカ７３からＤＬＬ回路７０に至る伝送経路Ｌ２によって構成される。
【００４４】
このうち、伝送経路Ｌ１はレプリカ回路と実際の回路とで共通である。したがって、ここではフィードバッククロック信号ＲＣＬＫ１と内部クロック信号ＲＬＣＬＫとの間に遅延量の差は生じない。
【００４５】
クロックツリー７２内での遅延については、クロックツリー７２内の回路構成を工夫することにより、遅延量の差が出ないようにしている。この点については、後に詳しく説明する。
【００４６】
出力レプリカ７３内での遅延については、上述したように出力バッファ６４ａと実質的に等しい信号線負荷を有するように出力レプリカ７３を構成していることから、遅延量の差は問題とならないレベルである。なお、出力レプリカ７３は出力バッファ６４ａのみのレプリカであることから、伝送経路も含めたレプリカである背景技術のレプリカ回路に比べ、遅延量の差を低減することは容易である。また、後述するように、出力レプリカ７３は出力バッファ６４ａに隣接して配置されており、このことによっても出力レプリカ７３と出力バッファ６４ａとの差は最小化されている。
【００４７】
伝送経路Ｌ２での遅延については、伝送経路Ｌ２が可能な限り短くなるよう各回路の配置を工夫することにより、遅延量の差を問題とならないレベルまで減らしている。この点についても、後に詳しく説明する。
【００４８】
さて、まず初めに、伝送経路Ｌ２について説明する。図４は、半導体装置１０の平面図である。同図に示すように、半導体装置１０では、４つのメモリセルアレイ６０がマトリクス状に配置されており、図示したｙ方向に並ぶ２つのメモリセルアレイ６０の間の領域に、クロック端子１１ａ，１１ｂ、コマンド端子１２、アドレス端子１３、及びデータ入出力端子１４が一列に配置される。
【００４９】
出力バッファ６４ａ及び出力レプリカ７３は、図２に示すように、出力レプリカ７３を端としてｘ方向に沿って一列に並んで配置される。このような配置を採用することで、出力バッファ６４ａと出力レプリカ７３とを、同一基板表面の狭い領域内に同時に形成することが可能になる。したがって、出力バッファ６４ａと出力レプリカ７３をほぼ同一の条件で形成できるので、これらの信号線負荷を高い精度で一致させることが可能になる。
【００５０】
ＤＬＬ回路７０は、出力レプリカ７３のｘ方向の両側のうち、出力バッファ６４ａとは異なる側に配置される。さらに、ＤＬＬ回路７０は、できるだけ出力レプリカ７３に近づけて、別の言葉でいえば出力レプリカ７３と隣接して、配置される。このような配置を採用したことにより、半導体装置１０では、伝送経路Ｌ２が図４に示すように極めて短くなっている。したがって、伝送経路Ｌ２での遅延を、ＤＬＬ回路７０の精度の観点から見て無視してよいレベルまで減らすことが実現されている。
【００５１】
次に、クロックツリー７２について説明する。図５は、クロックツリー７２の回路構成を示す回路図である。同図に示すように、クロックツリー７２は、分岐点Ｎ１をＤＬＬ回路７０との接続点とし、そこから２段目の分岐点Ｎ２，Ｎ３及び３段目の分岐点Ｎ４〜Ｎ７を経て各出力バッファ６４ａまで、各分岐点で互いに等距離の２本の経路に分岐することによって延設された伝送経路を有している。これにより、一列に並べて配置された８個の出力バッファ６４ａそれぞれに対し、互いに等しい経路長で内部クロック信号ＲＬＣＬＫを伝送することが実現されている。分岐点間には、信号波形を整形するためのバッファが設けられる。
【００５２】
出力レプリカ７３への伝送経路は、出力レプリカ７３に隣接する出力バッファ６４ａへの伝送経路を図示した分岐点Ｎ８で分岐させることにより、確保している。分岐点Ｎ８は、分岐点Ｎ４と、分岐点Ｎ４と出力バッファ６４ａの間に設けられるバッファとの間に設けられており、分岐点Ｎ８と出力レプリカ７３の間にも、信号波形を整形するためのバッファが設けられる。
【００５３】
クロックツリー７２を以上のように構成したことにより、それぞれＤＬＬ回路７０から各出力バッファ６４ａ及び出力レプリカ７３に至る内部クロック信号ＲＬＣＬＫの複数の伝送経路の信号線負荷が、互いに実質的に等しくなっている。つまり、配線長は若干異なるものの、信号線負荷に大きな影響を与えるバッファの数が各出力バッファ６４ａと出力レプリカ７３とで等しくなっているので、各伝送経路の信号線負荷は実質的に等しいと言える。
【００５４】
なお、伝送経路の経路長を、複数の出力バッファ６４ａ及び出力レプリカ７３の間で互いに等しくしてもよいことはもちろんである。これは、例えば各伝送経路に経路長を調整するための迂回部分を設けることなどによって実現できる。
【００５５】
以上説明したように、本実施の形態による半導体装置１０によれば、内部クロック信号ＲＬＣＬＫの伝送経路のうち、ＤＬＬ回路７０からクロックツリー７２に至るまでの伝送経路Ｌ１については、実際の回路を用いてフィードバッククロック信号ＲＣＬＫ１を生成することになる。したがって、背景技術に比べ、レプリカ回路の精度を抜本的に向上することが可能になっている。
【００５６】
また、クロックツリー７２内においては、出力バッファ６４ａと出力レプリカ７３とで、内部クロック信号ＲＬＣＬＫの伝送経路の信号線負荷が互いに実質的に等しくなる。これにより、レプリカ回路の精度をさらに向上することが可能になっている。
【００５７】
さらに、出力バッファ６４ａ、出力レプリカ７３、ＤＬＬ回路７０をこの順で一列に並べて配置したことで、出力レプリカ７３の信号性負荷と出力バッファ６４ａの信号性負荷とを高い精度で一致させることが可能になっているとともに、伝送経路Ｌ２での遅延を、ＤＬＬ回路７０の精度の観点から見て無視してよいレベルに抑えることが可能になっている。
【００５８】
図６は、本発明の好ましい第２の実施の形態による半導体装置１０に含まれるＤＬＬ回路７０の回路構成を示すブロック図である。同図に示すように、本実施の形態による半導体装置１０は、ＤＬＬ回路７０の内部構成の点で、第１の実施の形態による半導体装置１０と相違している。具体的には、第１の実施の形態で説明したフィードバッククロック信号ＲＣＬＫ１（第１のフィードバッククロック信号）はデューティー比の検出のみに用い、位相差の検出には背景技術と同様のレプリカ回路（ＤＬＬ回路７０の内部に設置されるレプリカ回路）を用いる。その他の点は第１の実施の形態で説明したとおりであるので、第１の実施の形態と同一の構成には同一の符号を付し、以下では相違点を中心に詳しく説明する。
【００５９】
本実施の形態によるＤＬＬ回路７０は、図６に示すように、第１の実施の形態で説明した各回路に加え、レプリカクロックツリー８５と、出力レプリカ８６とを有する。レプリカクロックツリー８５は、図１に示した伝送経路Ｌ１及びクロックツリー７２のレプリカであり、出力レプリカ８６は、図１に示した出力レプリカ７３と同様の出力バッファ６４ａのレプリカである。レプリカクロックツリー８５及び出力レプリカ８６により、ＤＬＬ７０から複数のデータ入出力端子１４のうちのひとつに至る内部クロック信号ＲＬＣＬＫの伝送経路のレプリカ回路（第２のレプリカ回路）が構成される。レプリカクロックツリー８５及び出力レプリカ８６は、遅延回路８０の出力端子近傍から内部クロック信号ＲＬＣＬＫを取り出し、この内部クロック信号ＲＬＣＬＫに同期してフィードバッククロック信号ＲＣＬＫ２（第２のフィードバッククロック信号）を生成する。
【００６０】
位相検知回路８２には、フィードバッククロック信号ＲＣＬＫ１に代えてフィードバッククロック信号ＲＣＬＫ２が入力される。したがって、位相検知回路８２は、外部クロック信号ＣＫ，／ＣＫとフィードバッククロック信号ＲＣＬＫ２の位相差を検出し、外部クロック信号ＣＫ，／ＣＫに対してフィードバッククロック信号ＲＣＬＫ２の位相が進んでいるか或いは遅れているかを判定する。判定結果信号Ｄ１は、この判定結果を示す信号となる。
【００６１】
以上説明したように、本実施の形態では、位相差の検出にはフィードバッククロック信号ＲＣＬＫ２が用いられる。これにより、位相差の検出精度が伝送経路Ｌ２での遅延によって左右されることを防止できる。軽減される。以下、詳しく説明する。
【００６２】
デューティー比は、立ち上がり位相と立ち下がり位相の時間差により決まるので、伝送経路Ｌ２での伝送中にデューティー比が変化することは通常ない。したがって、フィードバッククロック信号ＲＣＬＫ１が伝送経路Ｌ２を通過したからといって、ＤＣＣ８３によるデューティー比の検出結果が影響を受けることはない。
【００６３】
一方、位相差は、フィードバッククロック信号ＲＣＬＫ１の立ち上がり位相の絶対時間により決まるので、伝送経路Ｌ２での伝送中に多少なりとも変化する。したがって、第１の実施の形態では、フィードバッククロック信号ＲＣＬＫ１が伝送経路Ｌ２を通過することが、位相検知回路８２による位相差の検出精度に影響を及ぼす。
【００６４】
これに対し、本実施の形態では、フィードバッククロック信号ＲＣＬＫ１はＤＣＣ８３によるデューティー比の検出用としてのみ用いられ、位相検知回路８２による位相差の検出には、ＤＬＬ回路７０に閉じて生成されたフィードバッククロック信号ＲＣＬＫ２が用いられる。したがって、位相差の検出精度が伝送経路Ｌ２での遅延によって左右されることが防止される。
【００６５】
なお、本実施の形態では、位相差の検出用に背景技術と同様のレプリカ回路を用いていることから、第１の実施の形態で説明したようなレプリカ回路の精度の抜本的な向上は、デューティー比のみについて適用され、位相差には適用されない。しかしながら、上述したように、少なくとも現時点では、半導体装置の高速化の影響を受けて特に要求精度が厳しくなっているのはデューティー比である。したがって、デューティー比についてレプリカ回路の精度を抜本的に改善できれば、発明の効果は十分に得られると言える。
【００６６】
位相差に関して第１の実施の形態と第２の実施の形態のいずれを選択するのかについては、伝送経路Ｌ２での遅延による精度悪化分と、ＤＬＬ回路７０内に設置したレプリカ回路と実際の回路とでの遅延量の差による精度悪化分とを、実際の測定結果などに基づいて比較衡量し、位相差検出の精度がよりよくなる方を選択すればよい。
【００６７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６８】
例えば、上記実施の形態では、位相とデューティ比の両方を制御するＤＬＬ回路に本発明を適用した例を取り上げて説明したが、いずれか一方のみを制御するＤＬＬ回路にも本発明は適用可能である。なお、本発明は、デューティ比を制御するＤＬＬ回路に特に好適である。
【００６９】
また、上記実施の形態では、ＳＤＲＡＭに本発明を適用した例を取り上げたが、本発明は、外部クロック信号に同期したリードデータ出力を行う半導体装置であれば、メモリ用、ロジック用を問わず広く適用可能である。
【符号の説明】
【００７０】
１０            半導体装置
１１ａ，１１ｂ  クロック端子
１２            コマンド端子
１３            アドレス端子
１４            データ入出力端子
２１            クロックバッファ
３１            コマンドバッファ
３２            コマンドデコーダ
４１            アドレスバッファ
５１            ロウ系制御回路
５２            カラム系制御回路
６０            メモリセルアレイ
６１            センス回路
６２            リードライトアンプ
６４            入出力バッファ
６４ａ          出力バッファ
６４ｂ          入力バッファ
７０            ＤＬＬ回路
７１            ＤＬＬ更新回路
７２            クロックツリー（クロック伝送回路）
７３            出力レプリカ（第１のレプリカ回路）
８０            遅延回路
８１            遅延制御カウンタ（遅延制御回路）
８２            位相検知回路（位相検出回路）
８３            ＤＣＣ（デューティー比検出回路）
８４            ＤＬＬ制御回路
８５            レプリカクロックツリー（第２のレプリカ回路）
８６            出力レプリカ（第２のレプリカ回路）
ＣＫ，／ＣＫ    外部クロック信号
ＣＯＵＮＴ１，ＣＯＵＮＴ２  カウント値
Ｄ１，Ｄ２      判定結果信号
ＤＣＯＮＴ      更新信号
ＤＬＬＲＳＴ    リセットコマンド
Ｌ１            伝送経路
Ｌ２            伝送経路
ＲＣＬＫ１      第１のフィードバッククロック信号
ＲＣＬＫ２      第２のフィードバッククロック信号
ＲＥＡＤ        リードコマンド
ＲＬＣＬＫ      内部クロック信号
ＳＴＰ          停止指示信号
【図１】
0005600049.tif 000002
【図２】
0005600049.tif 000003
【図３】
0005600049.tif 000004
【図４】
0005600049.tif 000005
【図５】
0005600049.tif 000006
【図６】
0005600049.tif 000007