(57)【特許請求の範囲】
【請求項１】
コンテントアドレサブルメモリ（ＣＡＭ）であって、
第１の入力、第２の入力および出力を含むプリチャージコンポーネントと、
前記プリチャージコンポーネントと、前記ＣＡＭのマッチ線と、レール電圧とに接続された第１のトランジスタと、
第１の入力、第２の入力および出力を含む評価コンポーネントと、
前記評価コンポーネントと、前記ＣＡＭのマッチ線と、基準電圧とに接続された第２のトランジスタと、
前記マッチ線を入力として有するインバータと、
前記レール電圧と、前記マッチ線と、前記インバータの出力とに接続された第３のトランジスタと、
前記プリチャージコンポーネントの出力と、前記マッチ線とに接続された第４のトランジスタと、
前記インバータの出力と、基準電圧と、前記第４のトランジスタとに接続された第５のトランジスタと、
を含み、
前記プリチャージコンポーネントの第１の入力および第２の入力が第１の状態になると、前記プリチャージコンポーネントの出力が第２の状態になり、前記第１のトランジスタが活性化されて前記マッチ線が前記レール電圧に接続され、前記プリチャージコンポーネントの第１の入力が第２の状態になると、前記プリチャージコンポーネントの出力が第１の状態になり、前記第１のトランジスタが活性化されず、
前記評価コンポーネントの第１の入力および第２の入力が共に前記第１の状態になると、前記評価コンポーネントの出力が前記第２の状態になり、前記第２のトランジスタが活性化されず、前記評価コンポーネントの第１の入力が第２の状態になると、前記評価コンポーネントの出力が第１の状態になり、前記第２のトランジスタが活性化されて、前記マッチ線が前記基準電圧に接続され、
前記プリチャージコンポーネント出力が前記第１の状態になると、前記第３のトランジスタが活性化されず、前記第４のトランジスタおよび前記第５のトランジスタが活性化されて、前記マッチ線が前記基準電圧に接続され、前記プリチャージコンポーネント出力が前記第２の状態になると、前記第３のトランジスタが活性化されて、前記マッチ線が前記レール電圧に接続され、前記第４のトランジスタおよび前記第５のトランジスタが活性化されない、
ＣＡＭ。
【請求項２】
前記第１の状態は高状態であり、前記第２の状態は低状態である、
請求項１のＣＡＭ。
【請求項３】
前記評価コンポーネントの第１の入力および前記プリチャージコンポーネントの第１の入力は、有効なデータ入力の信号入力であり、前記評価コンポーネントの第２の入力は評価クロック信号であり、前記プリチャージコンポーネントの第２の入力はプリチャージクロック信号である、
請求項１のＣＡＭ。
【請求項４】
前記評価クロック信号が高状態にある場合には、前記プリチャージクロック信号は低状態になり、前記プリチャージクロック信号が高状態にある場合には、前記評価クロック信号は低状態になる、
請求項３のＣＡＭ。
【請求項５】
前記第２のトランジスタ、第４のトランジスタおよび第５のトランジスタは、ｎ型トランジスタであり、前記第１のトランジスタおよび第３のトランジスタは、ｐ型トランジスタである、
請求項１のＣＡＭ。
【請求項６】
前記第１のトランジスタのゲートは、前記プリチャージコンポーネントの出力に接続されており、前記第１のトランジスタのソースは、前記レール電圧に接続されており、前記第１のトランジスタのドレインは、前記マッチ線に接続されており、
前記第２のトランジスタのゲートは、前記評価コンポーネントの出力に接続されており、前記第２のトランジスタのソースは、前記基準電圧に接続されており、前記第２のトランジスタのドレインは、前記マッチ線に接続されており、
前記第３のトランジスタのゲートは、前記インバータの出力に接続されており、前記第３のトランジスタのソースは、前記レール電圧に接続されており、前記第３のトランジスタのドレインは、前記マッチ線に接続されており、
前記第４のトランジスタのゲートは、前記プリチャージコンポーネントの出力に接続されており、前記第４のトランジスタのドレインは、前記第３のトランジスタのドレインおよび前記マッチ線に接続されており、前記第４のトランジスタのソースは、前記第５のトランジスタのドレインに接続されており、
前記第５のトランジスタのゲートは、前記インバータの出力および前記第３のトランジスタのゲートに接続されており、前記第５のトランジスタのソースは、前記基準電圧へに接続されており、前記第５のトランジスタのドレインは、前記第４のトランジスタのソースに接続されている、
請求項５のＣＡＭ。
【請求項７】
前記評価コンポーネントは、
前記評価コンポーネントの第１の入力および第２の入力を入力として有するとともに、出力を有するラッチデバイスと、
前記評価コンポーネントの第２の入力と、前記ラッチデバイスの出力とを入力として有するＡＮＤ論理ゲートであって、前記ＡＮＤ論理ゲートの出力は、前記評価コンポーネントの出力である、ＡＮＤ論理ゲートと、
をさらに含み、
前記評価コンポーネントの第１の入力および第２の入力が共に前記第１の状態になった場合には、前記ラッチの出力が第２の状態になり、前記ＡＮＤ論理ゲートの出力が第２の状態になり、前記第１の入力が第２の状態になった場合には、前記ラッチの出力が第１の状態になり、前記ＡＮＤ論理ゲートの出力が第１の状態になる、
請求項１のＣＡＭ。
【請求項８】
前記プリチャージコンポーネントは、ＮＡＮＤ論理ゲートをさらに含み、
前記ＮＡＮＤ論理ゲートは、前記プリチャージコンポーネントの入力を入力として有し、前記プリチャージコンポーネントの出力を出力として有する、
請求項１のＣＡＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、米国出願第１２／９７５，６０１号（出願日：２０１０年１２月２２日）に対する優先権を主張する。同文献は、本願を参照することによって全体が記載されているかのように援用される。
【０００２】
本出願は、コンテントアドレサブルメモリに関する。
【背景技術】
【０００３】
コンテントアドレサブルメモリ（ＣＡＭ）は、超高速検索アプリケーションが必要な場合に用いられることが多い。ＣＡＭの動作においては、格納値とサーチライン値とを比較し、格納値およびサーチライン値が同じである場合、一致が発生する。この場合、一致を示すレール電圧までＣＡＭマッチ線が引き上げられる。サーチライン値および格納値が異なる場合、ＣＡＭマッチ線が引き下げられることで、不一致が示される。
【０００４】
しかし、動的不一致ＣＡＭの場合、ＣＡＭマッチ線の駆動のために大量のエネルギーが消費される（特に、比較（すなわち評価）フェーズ前にプリチャージを行うことにより、ＣＡＭ内の全てのマッチ線がレール電圧まで引き上げられた場合）。そのため、マッチ線によって消費される電力を低減するための技術が実施されている。例えば、「低スイングマッチ線感知」と呼ばれる技術の場合、マッチ線は、レール電圧まで引き上げられる代わりに、基準電圧とレール電圧との間の一定電圧まで引き上げられる。別の技術の場合、１ビット以上または数ビットの検索語についてのみ比較を行い、その他のビットについては、第１のビットまたは数ビットが一致した場合にのみに比較が行われる。
【０００５】
しかし、上述した技術の場合、電力節約に起因して性能が犠牲になるか、または複雑度が増加するため、高性能設計用途には実行可能ではない場合がある。
【発明の概要】
【０００６】
条件付きでＣＡＭをプリチャージする方法が開示される。前記方法は、ＣＡＭのデータ入力が無効である場合、ＣＡＭのマッチ線の不一致を強制するステップと、前記データ入力が有効である場合にのみ、前記マッチ線をプリチャージするステップとを含む。
【０００７】
ＣＡＭが開示される。前記ＣＡＭは、第１の入力、第２の入力および出力を含む評価コンポーネントと、第１の入力、第２の入力および出力を含むプリチャージコンポーネントと、前記評価コンポーネントに接続された第１のトランジスタと、前記ＣＡＭおよび基準電圧のマッチ線と、前記プリチャージコンポーネント、前記ＣＡＭの前記マッチ線およびレール電圧に接続された第２のトランジスタとを含む。前記評価コンポーネントの第１の入力および第２の入力が第１の状態である場合、前記評価コンポーネントの出力は第２の状態となり、前記第１のトランジスタは活性化されない。前記評価コンポーネントの第１の入力が第２の状態である場合、前記評価コンポーネントの出力は第１の状態となり、前記第１のトランジスタは活性化され、これにより、前記マッチ線は前記基準電圧に接続される。前記プリチャージコンポーネントの第１の入力および第２の入力が第１の状態である場合、前記プリチャージコンポーネントの出力は第２の状態となり、前記第２のトランジスタは活性化され、これにより、前記マッチ線は前記レール電圧に接続され、前記プリチャージコンポーネントの第１の入力が第２の状態である場合、前記プリチャージコンポーネントの出力は第１の状態となり、前記第２のトランジスタは活性化されない。
【０００８】
半導体デバイスが開示される。前記半導体デバイスは、コンテントアドレサブルメモリ（ＣＡＭ）を含む。前記コンテントアドレサブルメモリ（ＣＡＭ）は、データ入力の有効性に応じて、前記ＣＡＭのデータ入力と関連付けられたマッチ線を条件付きでプリチャージするように構成されている。
【０００９】
半導体デバイスのハードウェア設計を表す命令を格納したコンピュータ可読媒体が開示される。前記半導体デバイスは、コンテントアドレサブルメモリ（ＣＡＭ）を含む。前記コンテントアドレサブルメモリ（ＣＡＭ）は、データ入力の有効性に応じて、前記ＣＡＭのデータ入力と関連付けられたマッチ線を条件付きでプリチャージするように構成されている。
【図面の簡単な説明】
【００１０】
【図１】条件付きでプリチャージされる動的ＣＡＭデバイスの一例を示す図である。
【図２】評価コンポーネント回路の一例を示す図である。
【図３】条件付きでプリチャージされる動的ＣＡＭの評価およびプリチャージを行う方法の一例を示すフロー図である。
【発明を実施するための形態】
【００１１】
ＣＡＭによる電力消費を制御しつつ、前記ＣＡＭの高性能および高速検索を達成するために、メモリアレイの全てのデータ入力が常時有効であるわけではないという事実を利用した技術が用いられる。よって、ＣＡＭ設計により、入力の有効性に応じて、入力毎に一致を可能または不可能にすることが可能になる。前記可能または不可能にすることは、入力が無効である場合には、前記ＣＡＭの前記マッチ線を引き下げることによって、不一致を強制することにより行われる。また、プリチャージフェーズの動作時において、データが有効である場合にのみ前記マッチ線をプリチャージすることによって、節電を実現することができる。
【００１２】
図１は、条件付きでプリチャージされる動的ＣＡＭデバイス１００の一例を示す図である。ＣＡＭ１００は、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５と示された複数のトランジスタと、評価コンポーネント１１０と、プリチャージコンポーネント１２０と、インバータ１３０とを含む。評価コンポーネント１１０およびプリチャージコンポーネント１２０は、ＣＡＭデバイス１００用の評価機能およびプリチャージ機能をそれぞれ行うための回路の形態をとり得る。例示的なＣＡＭデバイス１００において、トランジスタＭ１，Ｍ４，Ｍ５はＮ型金属酸化膜半導体（ＮＭＯＳ）トランジスタであり、トランジスタＭ２，Ｍ３はＰＭＯＳトランジスタである。
【００１３】
トランジスタＭ２，Ｍ３のソースは、レール電圧に接続されており、トランジスタＭ２，Ｍ３のドレインは、前記ＣＡＭデバイス１００のマッチ線に接続されている。また、トランジスタＭ３のドレインは、トランジスタＭ４のドレインに接続されている。評価コンポーネント１１０は、有効信号線および評価クロック線を入力として含み、評価コンポーネント１１０の出力評価信号は、トランジスタＭ１のゲートに接続されている。トランジスタＭ１のドレインは、前記マッチ線に接続されており、前記ソースは基準電圧へに接続されている。プリチャージコンポーネント１２０は、有効信号線およびプリチャージクロック線を入力として有する。プリチャージコンポーネント１２０は、プリチャージ信号線を出力する。前記プリチャージ信号線は、トランジスタＭ２，Ｍ４のゲートに接続されている。インバータ１３０の入力は前記マッチ線に接続されており、出力はトランジスタＭ３，Ｍ５のゲートに接続されている。さらに、トランジスタＭ４のソースはトランジスタＭ５のドレインに接続されており、トランジスタＭ５のソースは前記基準電圧に接続されている。
【００１４】
ＣＡＭデバイス（例えば、ＣＡＭデバイス１００）に存在し得る追加的な名目上のコンポーネントを図１中に図示していないが、このような名目上のコンポーネントが設けられてもよい。例えば、データが有効である場合にはマッチ線を引き下げ、且つ、ＣＡＭデバイス１００においてサーチラインビットと格納ビットとの間に不一致が発生するように構成された回路を、図示していないが設けることが可能である。
【００１５】
評価フェーズおよびプリチャージフェーズにおけるＣＡＭデバイス１００のコンポーネントの動作について以下により詳細に説明するが、評価コンポーネント１１０およびトランジスタＭ１は、通常、データ入力が無効である場合には、評価フェーズにおいてマッチ線を基準電圧に引き下げるように動作し、これにより、不一致が強制される。プリチャージコンポーネント１２０およびトランジスタＭ２は、ＣＡＭデバイス１００のデータ入力が有効である場合にのみ、プリチャージフェーズにおいてマッチ線をプリチャージするように動作する。トランジスタＭ３およびインバータ１３０は、いわゆる「ハーフキーパー回路」として動作し、活性状態となった場合にマッチ線を高く保持する。さらに、トランジスタＭ３，Ｍ４，Ｍ５およびインバータ１３０を「フルキーパー」回路と呼ぶ場合があり、このような回路において、トランジスタＭ５は、マッチ線を引き下げた状態で保持する。トランジスタＭ４は、トランジスタＭ４，Ｍ５が相互に離隔方向に移動するのを回避するために用いられる。この動作について、以下により詳細に説明する。
【００１６】
しかし、ＣＡＭデバイス１００を、キーパー回路を用いることなく実装してもよいし、あるいは、ハーフキーパー回路（例えば、トランジスタＭ３およびインバータ１３０）のみを用いて実装してもよい点に留意されたい。例えば、各評価フェーズにおいてマッチ線を引き下げる場合、前記マッチ線は、キーパー回路を用いるための充分な充電を蓄積するために、充分に長くフロートすることができない場合がある。
【００１７】
図２は、評価コンポーネント回路１１０’の一例を示す図である。例示的な評価コンポーネント回路１１０’は、ＢラッチまたはＢ−フェーズラッチ１１５と、ＡＮＤゲート１１６とを含む。Ｂラッチ１１５は、有効信号線および評価クロック線を入力として含み、ｖａｌｉｄ＿ｂｘ線をＡＮＤゲート１１６への１つの入力として出力する。ＡＮＤゲート１１６の他の入力は、評価クロック線である。ＡＮＤゲート１１６から出力される評価信号線は、図１のトランジスタＭ１のゲートに接続されている。よって、Ｂラッチ１１５は、評価クロック線信号が低い場合には透過的になり、評価クロック線信号が高い場合にはその状態を保持する。
【００１８】
図１のＣＡＭデバイス１００を用いることで、ＣＡＭデバイス１００のデータ入力が常時全て有効であるわけではないという事実を利用することができる。よって、電力消費の低減が可能となる。図３は、条件付きでプリチャージされる動的ＣＡＭ（例えば、ＣＡＭデバイス１００）において評価およびプリチャージを行う方法３００の一例を示すフロー図である。
【００１９】
以下、ＣＡＭデバイス１００と、図３の方法３００とを参照して、条件付きでプリチャージされる動的ＣＡＭにおいて評価およびプリチャージを行う方法について説明する。ステップ３１０において、入力が有効であるか否かについて判別する。例えば、メモリアレイに入力データが書き込まれた場合には、入力毎の有効ビットが第１の状態（すなわち「高」状態）に設定され得る。第１の状態（すなわち「高」状態）は、有効入力が存在することを示す。また、当該入力が無効である場合には、有効ビットは第２状態（すなわち［低］状態）に設定され得る。第２状態（すなわち［低］状態）は、有効入力が存在しないことを示す。よって、入力が有効であるか否かに応じて、有効信号線が高または低に設定される。
【００２０】
評価フェーズにおいて、ＣＡＭデバイス１００の評価コンポーネント１１０は、入力として有効信号を、高状態に設定された評価クロック信号と共に受信する。前記入力が有効である場合には（ステップ３１０）、評価フェーズにおいて不一致が強制されない（ステップ３２０）。例えば、評価コンポーネント１１０が、有効クロックおよび評価クロックを高状態入力信号として受信した場合には、出力評価信号は引き下げられ、その結果、トランジスタＭ１は活性化されず、マッチ線は基準電圧に引き下げられない。図２の例示的な評価コンポーネント１１０’においてこのことが達成される様態としては、Ｂラッチ１１５が、高有効信号線および評価クロック線を受信すると、ｖａｌｉｄ＿ｂｘ線出力が低くなり、ｖａｌｉｄ＿ｂｘ線出力がＡＮＤゲート１１６に入力されて、評価信号線が低状態となる。
【００２１】
プリチャージフェーズにおいて、前記入力が有効であると判別された場合には、マッチ線はプリチャージされる（ステップ３３０）。よって、有効線およびプリチャージクロック線が、プリチャージコンポーネント１２０への入力として高い場合には、プリチャージコンポーネント１２０からのプリチャージ線出力は低くなり、その結果、トランジスタＭ２が活性化されて、マッチ線はレール電圧まで引き上げられる。トランジスタＭ４は、オフになって、トランジスタＭ５を通るキーパープルダウン経路を無効にすることにより、プリチャージ処理を支援し、これにより、マッチ線をプリチャージしているトランジスタＭ２に対する逆の作用（すなわち競合する駆動）を防ぐ。トランジスタＭ２がトランジスタＭ５に打ち勝つほど充分に強い場合、トランジスタＭ４は不要であり得る点に留意されたい。
【００２２】
この状態において、マッチ線が引き上げられるため、インバータ１３０は低信号を出力し、トランジスタＭ３をオンにする。その結果、前記マッチ線は高状態に保持される。トランジスタＭ４，Ｍ５は活性化されない。なぜならば、トランジスタＭ４，Ｍ５の各ゲートは、低レベルになるからである。
【００２３】
ステップ３１０において入力が有効と判別されなかった場合、評価フェーズにおいて不一致が強制される（ステップ３４０）。この例において、評価コンポーネント１１０が、低状態入力信号として有効信号を受信し、且つ、高状態入力信号として評価クロックを受信した場合には、出力評価信号が引き上げられ、その結果、トランジスタＭ１が引き上げられ、マッチ線が基準電圧に引き下げられて、不一致が強制される。図２の例示的な評価コンポーネント１１０’において、このことが達成される様態として、Ｂラッチ１１５が、低有効信号線および高評価クロック線を受信すると、ｖａｌｉｄ＿ｂｘ線出力が高になり、これがＡＮＤゲート１１６に入力された場合、全ＡＮＤ入力が高となることに起因して、評価信号線は高状態になる。
【００２４】
プリチャージにおいて、入力が無効であると判別された場合、マッチ線をプリチャージしないことが望ましい（ステップ３５０）。よって、プリチャージコンポーネント１２０への入力として、有効線が低く、且つ、プリチャージクロック線が高い場合には、プリチャージコンポーネント１２０からのプリチャージ線出力が高くなり、よってトランジスタＭ２は活性化されない。よって、上記入力が無効であると判別された場合には、マッチ線はレール電圧に引き上げられない。
【００２５】
この状態において、マッチ線が引き下げられるため、インバータ１３０から高信号が出力され、その結果トランジスタＭ５が活性化される。さらに、プリチャージコンポーネント１２０からのプリチャージ電線出力は、高い状態でトランジスタＭ４のゲートへ入力されるため、このトランジスタも活性化される。トランジスタＭ４，Ｍ５が活性化されるため、マッチ線は基準電圧において低く保持される。
【００２６】
例示的な方法３００において、プリチャージ段階の前に評価段階を提示しているが、評価段階の前にプリチャージ段階を行うように上記方法を行うことも可能である点に留意されたい。
【００２７】
上記において特徴および要素を特定の組み合わせで説明しているが、各特徴または要素は、その他の特徴および要素を用いずに単独で用いることも可能であるし、他の特徴および要素を用いてまたは用いずに多様な組み合わせで用いることも可能である。本明細書に記載の方法またはフローチャートは、汎用コンピュータまたはプロセッサによって実行される、コンピュータで読み出し可能な記憶媒体（コンピュータ可読媒体）において用いられるコンピュータプログラム、ソフトウェアまたはファームウェアにおいて実装され得る。コンピュータ可読媒体の例を挙げると、リードオンリーメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、レジスタ、キャッシュメモリ、半導体メモリデバイス、磁気媒体（例えば、内蔵ハードディスク、リムーバブルディスク、磁気光学媒体）、ならびに光学媒体（例えば、ＣＤ−ＲＯＭディスクおよびデジタル多用途ディスク（ＤＶＤ））がある。
【００２８】
例えば、上記の記載において、プリチャージコンポーネント１２０は、ＮＡＮＤゲートによって実装可能であるが、プリチャージコンポーネント１２０の機能を行うために、任意の適切な回路が利用可能である。さらに、評価コンポーネント１１０について、例えば実装対象としてＢラッチ１１５およびＡＮＤゲート１１６を含むものとして説明してきた。しかし、他の適切な回路を用いて評価コンポーネント１１０を実行することが可能である点に留意されたい。また、上記の例示的なＣＡＭデバイス１００において、第１の状態を高状態として説明し、第２の状態を低状態として説明してきた。しかし、異なるコンポーネント（例えば、トランジスタ）を用いることにより、高状態および低状態を逆転して、各コンポーネントを活性化させることも可能である。ＮＭＯＳトランジスタをＭ１として用い、且つ、ＰＭＯＳトランジスタをＭ２として用いることにより、「低」評価信号線によってトランジスタＭ１が活性化され、「高」プリチャージ信号線によってトランジスタＭ２が活性化される。他のコンポーネントを改変して、例示的なＣＡＭデバイス１００において同様に用いることが可能である。
【００２９】
評価フェーズおよびプリチャージフェーズを連続的に行う例示的実装様態を用いた、ＣＡＭデバイス１００および方法３００について説明する。この場合、評価フェーズを最初に行う。よって、評価フェーズ動作時には、評価クロック信号が高くなり、プリチャージクロックが低くなる。プリチャージフェーズ時には、プリチャージクロックが高くなり、評価クロックが低くなる。そのため、プリチャージフェーズ時において評価コンポーネントは非活性であり、評価フェーズ時においてプリチャージコンポーネントは非活性である。プリチャージフェーズおよび評価フェーズが逆転した例（すなわち、プリチャージフェーズの後に評価フェーズが行われる例）において、Ｂラッチ１１５の代わりにフロップを用いることができる。例えば、入力が有効から無効となる際の遷移時において、Ｂラッチ１１５によって回路安定性が得られ、またその逆も成り立つ。例えば、ＣＡＭデバイス１００のＢラッチ１１５により、評価クロック信号が高いときのｖａｌｉｄ＿ｂｘ信号の変化が回避され、その結果、ＡＮＤゲート１１６から短縮信号が生成される。よって、ＣＡＭデバイス１００における不安定性を回避するように、任意の態様で評価コンポーネント１１０を設計することが可能である。
【００３０】
上記した例示的なＣＡＭデバイス１００および方法３００は、動的ＣＡＭデバイスを指し得、局所的ＣＡＭマッチ線および大域的ＣＡＭマッチ線の何れかにおいて実行することが可能である。すなわち、いくつかの動的不一致ＣＡＭにおいては、複数の段階が用いられ、１つ以上の局所的マッチ線からの出力が大域的マッチ線に供給される。よって、ＣＡＭデバイス１００のコンポーネントおよび方法３００を、局所的マッチ線のみ若しくは大域的マッチ線のみに用いてもよいし、またはこれら両方に用いてもよい。さらに、例示的なＣＡＭデバイス１００および方法３００を、静的ＣＡＭにおいて用いることが可能である。
【００３１】
適切なプロセッサを非限定的に挙げると、汎用プロセッサ、特殊目的用プロセッサ、従来のプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、複数のマイクロプロセッサ、ＤＳＰコアと共に用いられる１つ以上のマイクロプロセッサ、コントローラ、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）回路、他の任意の種類の集積回路（ＩＣ）および／または状態機械がある。このようなプロセッサは、処理されたハードウェア記述言語（ＨＤＬ）命令（このような命令は、コンピュータ可読媒体に格納することが可能である）の結果を用いて製造プロセスを構成することにより、製造することが可能である。このような処理の結果はマスクワークであり得、このマスクワークをその後半導体製造プロセスにおいて用いて、本発明の態様を実装するプロセッサを製造する。
【図１】
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【図２】
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【図３】
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