(57)【特許請求の範囲】
【請求項１】
光電変換部と、前記光電変換部により生成された電荷を所定の領域に転送する転送手段と、前記所定の領域に転送された電荷を読み出す読み出し手段と、前記所定の領域の電荷を排出する排出手段とを少なくとも備える複数の単位画素と、
前記単位画素における配線層より下層に形成され、前記光電変換部の受光部を除く前記複数の単位画素の略全ての表面を遮光する遮光膜と、
前記遮光膜に印加する電圧を制御する電圧制御手段と
を備え、
前記電圧制御手段は、前記排出手段による電荷排出から前記転送手段による電荷転送までの期間、前記遮光膜に印加する電圧を第１の電圧とし、電荷転送後、前記読み出し手段による電荷読み出しまでの期間、前記遮光膜に印加する電圧を前記第１の電圧より低い第２の電圧とし、前記読み出し手段による電荷読み出し時に、前記遮光膜に印加する電圧を前記第１の電圧とする
固体撮像素子。
【請求項２】
前記複数の単位画素が配列される画素アレイ部において、前記排出手段による電荷排出、前記転送手段による電荷転送、および、電荷排出から電荷読み出しまでの期間における前記電圧制御手段による前記遮光膜の電圧制御は、複数行一括で行われる
請求項１に記載の固体撮像素子。
【請求項３】
前記第２の電圧は、負電圧である
請求項１に記載の固体撮像素子。
【請求項４】
前記複数の単位画素が配列される画素アレイ部において、前記遮光膜は、１行または複数行単位で分離されて形成される
請求項１に記載の固体撮像素子。
【請求項５】
前記遮光膜は、前記受光部の開口部を、１行または複数行単位の境界の一部として分離されて形成される
請求項４に記載の固体撮像素子。
【請求項６】
前記読み出し手段による電荷読み出しが行われる画素を選択する選択手段をさらに備え、
１行または複数行単位で分離されて形成される前記遮光膜に電圧を印加する駆動回路は、前記選択手段の駆動回路と共有される
請求項４に記載の固体撮像素子。
【請求項７】
前記所定の領域は、フローティングディフュージョンであり、
前記転送手段は、前記光電変換部から前記フローティングディフュージョンに電荷を転送する
請求項１に記載の固体撮像素子。
【請求項８】
前記所定の領域は、フローティングディフュージョンであり、
前記転送手段は、前記フローティングディフュージョンとは別に設けられた電荷保持部から、前記フローティングディフュージョンに電荷を転送する
請求項１に記載の固体撮像素子。
【請求項９】
光電変換部と、前記光電変換部により生成された電荷を所定の領域に転送する転送手段と、前記所定の領域に転送された電荷を読み出す読み出し手段と、前記所定の領域の電荷を排出する排出手段とを少なくとも備える複数の単位画素と、
前記単位画素における配線層より下層に形成され、前記光電変換部の受光部を除く前記複数の単位画素の略全ての表面を遮光する遮光膜と、
前記遮光膜に印加する電圧を制御する電圧制御手段と
を備える固体撮像素子の駆動方法であって、
前記排出手段による電荷排出から前記転送手段による電荷転送までの期間、前記遮光膜に印加する電圧を第１の電圧とし、電荷転送後、前記読み出し手段による電荷読み出しまでの期間、前記遮光膜に印加する電圧を前記第１の電圧より低い第２の電圧とし、前記読み出し手段による電荷読み出し時に、前記遮光膜に印加する電圧を前記第１の電圧とするステップ
を含む駆動方法。
【請求項１０】
光電変換部と、前記光電変換部により生成された電荷を所定の領域に転送する転送手段と、前記所定の領域に転送された電荷を読み出す読み出し手段と、前記所定の領域の電荷を排出する排出手段とを少なくとも備える複数の単位画素と、
前記単位画素における配線層より下層に形成され、前記光電変換部の受光部を除く前記複数の単位画素の略全ての表面を遮光する遮光膜と、
前記遮光膜に印加する電圧を制御する電圧制御手段と
を備え、
前記電圧制御手段が、前記排出手段による電荷排出から前記転送手段による電荷転送までの期間、前記遮光膜に印加する電圧を第１の電圧とし、電荷転送後、前記読み出し手段による電荷読み出しまでの期間、前記遮光膜に印加する電圧を前記第１の電圧より低い第２の電圧とし、前記読み出し手段による電荷読み出し時に、前記遮光膜に印加する電圧を前記第１の電圧とする固体撮像素子
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子および駆動方法、並びに電子機器に関し、特に、撮像画像の高画質化を図ることができるようにする固体撮像素子および駆動方法、並びに電子機器に関する。
【背景技術】
【０００２】
受光部で蓄積された電荷をMOSトランジスタを介して読み出すイメージセンサにおいては、蓄積電荷を全て読み出すために、受光部が完全空乏状態となるように電荷電圧変換部（いわゆるフローティングディフュージョン。以下、FDともいう）へ電荷を転送することが望ましい。
【０００３】
しかしながら、例えば省電力化を目的として電源電圧を低下させた場合、その低下分に応じて、FDをリセットしたときのFDの電圧（リセット電圧）が低下するため、受光部を完全空乏状態とし、蓄積電荷を完全転送することが難しくなる。FDのリセット電圧が低下しても蓄積電荷を完全転送するには、受光部のポテンシャルを浅く設計する必要があるが、これにより飽和電荷量が低減してしまう。
【０００４】
そこで、FDを所定電圧にリセットした後、受光部の蓄積電荷を転送する際に、画素の電源線または垂直信号線により高い電圧を印加することで、画素の電源線または垂直信号線とFDとの寄生容量のカップリングによって、フローティング状態のFDの電圧を高くして、受光部の蓄積電荷を容易に完全転送するようにしたものがある（例えば、特許文献１，２参照）。
【０００５】
また、FDを所定電圧にリセットした後に、選択トランジスタに入力される選択信号をアクティブにする（Highレベルにする）ことで、選択信号を入力する選択信号線とFDとの寄生容量のカップリングによって、フローティング状態のFDの電圧を高くして、受光部の蓄積電荷を容易に完全転送するようにしたものがある（例えば、特許文献３，４参照）。
【０００６】
このように、画素の電源線、垂直信号線、または選択信号線等の既存信号線により高い電圧を印加することで、FDの電圧を高くして、受光部の蓄積電荷を容易に完全転送することがなされている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−８６２２５号公報
【特許文献２】特開２００５−１９２１９１号公報
【特許文献３】特開２００９−２６８９２号公報
【特許文献４】特開２００９−１３０６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、受光部で蓄積された電荷を画素内で一時的に保持する動作を行うイメージセンサにおいては、電荷を保持する領域（以下、電荷保持領域という）に光が入射することで、保持されている電荷に対応する信号に残像のような信号が加わってしまうことを避けるために、その電荷保持領域を、配線層に対してできるだけ下層で遮光する必要がある。具体的には、例えば、最下層のメタル配線の下に、タングステン（元素記号：Ｗ）からなる遮光膜が、電荷保持領域の全部または一部を覆うように形成される。
【０００９】
上述したようなイメージセンサにおいては、この電荷保持領域を、受光部とFDとの間に設けたり、FDそのものを電荷保持領域として用いるようにすることがなされているが、遮光膜が配線層より下層に形成されることで、既存信号線と電荷保持領域との寄生容量は、電荷保持領域の総容量に対して小さくなってしまう。これにより、電荷保持領域における十分な変調効果が得られず、受光部の蓄積電荷を完全転送することができなくなってしまい、ひいては、撮像画像の画質が低下する恐れがあった。
【００１０】
本発明は、このような状況に鑑みてなされたものであり、撮像画像の高画質化を図ることができるようにするものである。
【課題を解決するための手段】
【００２１】
本発明の一側面の固体撮像素子は、光電変換部と、前記光電変換部により生成された電荷を所定の領域に転送する転送手段と、前記所定の領域に転送された電荷を読み出す読み出し手段と、前記所定の領域の電荷を排出する排出手段とを少なくとも備える複数の単位画素と、前記単位画素における配線層より下層に形成され、前記光電変換部の受光部を除く前記複数の単位画素の略全ての表面を遮光する遮光膜と、前記遮光膜に印加する電圧を制御する電圧制御手段とを備え、前記電圧制御手段は、前記排出手段による電荷排出から前記転送手段による電荷転送までの期間、前記遮光膜に印加する電圧を第１の電圧とし、電荷転送後、前記読み出し手段による電荷読み出しまでの期間、前記遮光膜に印加する電圧を前記第１の電圧より低い第２の電圧とし、前記読み出し手段による電荷読み出し時に、前記遮光膜に印加する電圧を前記第１の電圧とする。
【００２２】
前記複数の単位画素が配列される画素アレイ部において、前記排出手段による電荷排出、前記転送手段による電荷転送、および、電荷排出から電荷読み出しまでの期間における前記電圧制御手段による前記遮光膜の電圧制御は、複数行一括で行われるようにすることができる。
【００２３】
前記第２の電圧は、負電圧とすることができる。
【００２４】
前記複数の単位画素が配列される画素アレイ部において、前記遮光膜は、１行または複数行単位で分離されて形成されるようにすることができる。
【００２５】
前記遮光膜は、前記受光部の開口部を、１行または複数行単位の境界の一部として分離されて形成されるようにすることができる。
【００２６】
前記読み出し手段による電荷読み出しが行われる画素を選択する選択手段をさらに備え、１行または複数行単位で分離されて形成される前記遮光膜に電圧を印加する駆動回路は、前記選択手段の駆動回路と共有されるようにすることができる。
【００２７】
前記所定の領域は、フローティングディフュージョンとし、前記転送手段には、前記光電変換部から前記フローティングディフュージョンに電荷を転送させることができる。
【００２８】
前記所定の領域は、フローティングディフュージョンとし、前記転送手段には、前記フローティングディフュージョンとは別に設けられた電荷保持部から、前記フローティングディフュージョンに電荷を転送させることができる。
【００２９】
本発明の一側面の駆動方法は、光電変換部と、前記光電変換部により生成された電荷を所定の領域に転送する転送手段と、前記所定の領域に転送された電荷を読み出す読み出し手段と、前記所定の領域の電荷を排出する排出手段とを少なくとも備える複数の単位画素と、前記単位画素における配線層より下層に形成され、前記光電変換部の受光部を除く前記複数の単位画素の略全ての表面を遮光する遮光膜と、前記遮光膜に印加する電圧を制御する電圧制御手段とを備える固体撮像素子の駆動方法であって、前記排出手段による電荷排出から前記転送手段による電荷転送までの期間、前記遮光膜に印加する電圧を第１の電圧とし、電荷転送後、前記読み出し手段による電荷読み出しまでの期間、前記遮光膜に印加する電圧を前記第１の電圧より低い第２の電圧とし、前記読み出し手段による電荷読み出し時に、前記遮光膜に印加する電圧を前記第１の電圧とするステップを含む。
【００３０】
本発明の一側面の電子機器は、光電変換部と、前記光電変換部により生成された電荷を所定の領域に転送する転送手段と、前記所定の領域に転送された電荷を読み出す読み出し手段と、前記所定の領域の電荷を排出する排出手段とを少なくとも備える複数の単位画素と、前記単位画素における配線層より下層に形成され、前記光電変換部の受光部を除く前記複数の単位画素の略全ての表面を遮光する遮光膜と、前記遮光膜に印加する電圧を制御する電圧制御手段とを備え、前記電圧制御手段が、前記排出手段による電荷排出から前記転送手段による電荷転送までの期間、前記遮光膜に印加する電圧を第１の電圧とし、電荷転送後、前記読み出し手段による電荷読み出しまでの期間、前記遮光膜に印加する電圧を前記第１の電圧より低い第２の電圧とし、前記読み出し手段による電荷読み出し時に、前記遮光膜に印加する電圧を前記第１の電圧とする固体撮像素子を備える。
【００３２】
本発明の一側面においては、排出手段による電荷排出から転送手段による電荷転送までの期間、遮光膜に印加する電圧が第１の電圧とされ、電荷転送後、読み出し手段による電荷読み出しまでの期間、遮光膜に印加する電圧が第１の電圧より低い第２の電圧とされ、読み出し手段による電荷読み出し時に、遮光膜に印加する電圧が第１の電圧とされる。
【発明の効果】
【００３３】
本発明の一側面によれば、撮像画像の高画質化を図ることが可能となる。
【図面の簡単な説明】
【００３４】
【図１】本発明を適用した固体撮像素子の一実施の形態の構成例を示す図である。
【図２】単位画素の構成例を示す図である。
【図３】単位画素の回路構成例を示す図である。
【図４】単位画素の第１の動作例を説明する図である。
【図５】単位画素の第１の動作例を説明する図である。
【図６】単位画素の第２の動作例を説明する図である。
【図７】単位画素の第２の動作例を説明する図である。
【図８】単位画素のその他の第１の構成例を示す図である。
【図９】単位画素のその他の第２の構成例を示す図である。
【図１０】単位画素のその他の第３の構成例を示す図である。
【図１１】単位画素のその他の第４の構成例を示す図である。
【図１２】単位画素の構成例を示す平面図である。
【図１３】単位画素の構成例を示す平面図である。
【図１４】本発明を適用した電子機器の一実施の形態の構成例を示す図である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施の形態について図を参照して説明する。
【００３６】
［固体撮像素子の構成］
図１は、本発明が適用される固体撮像素子としてのCMOS（Complementary Metal Oxide Semiconductor）イメージセンサの構成例を示すブロック図である。
【００３７】
CMOSイメージセンサ３０は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５を含んで構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示せぬ半導体基板（チップ）上に形成されている。
【００３８】
画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（図２，３の単位画素５０）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
【００３９】
画素アレイ部４１にはさらに、行列状の画素配列に対して行ごとに画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線４７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
【００４０】
CMOSイメージセンサ３０はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９については、CMOSイメージセンサ３０とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも構わないし、CMOSイメージセンサ３０と同じ基板上に搭載しても構わない。
【００４１】
垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
【００４２】
読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部４１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。
【００４３】
この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００４４】
読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの時間が蓄積時間（露光時間）となる。
【００４５】
垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列ごとに、選択行の各単位画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００４６】
具体的には、カラム処理部４３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、AD（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
【００４７】
水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。
【００４８】
システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行う。
【００４９】
信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００５０】
［単位画素の構造］
次に、図１の画素アレイ部４１に行列状に配置されている単位画素５０の具体的な構造について説明する。
【００５１】
図２は、単位画素５０の断面の構成例を示しており、図３は、単位画素５０の回路構成例を示している。
【００５２】
単位画素５０は、光電変換素子として、例えばフォトダイオード（PD）６１を有している。フォトダイオード６１は、例えば、ｎ型基板６２上に形成されたｐ型ウェル層６３に対して、ｐ型層６１−１を基板表面側に形成してｎ型埋め込み層６１−２を埋め込むことによって形成される埋め込み型フォトダイオードである。なお、ｐ型層６１−１およびｎ型埋め込み層６１−２は、電荷排出時に空乏状態となる不純物濃度とされる。
【００５３】
単位画素５０は、フォトダイオード６１に加えて、転送ゲート６４および浮遊拡散領域（FD：Floating Diffusion）６５を有する。
【００５４】
転送ゲート６４は、フォトダイオード６１で光電変換され、フォトダイオード６１の内部に蓄積された電荷を、転送ゲート６４のゲート電極に駆動信号TRGが印加されることによって、浮遊拡散領域６５に転送する。
【００５５】
浮遊拡散領域６５は、ｎ型層からなる電荷電圧変換部であり、転送ゲート６４によってフォトダイオード６１から転送された電荷を電圧に変換する。浮遊拡散領域６５の上部には、配線用のコンタクト６５Ａ（図２）が接続されている。また、コンタクト６５Ａは、配線６５Ｃに接続されている。
【００５６】
単位画素５０はさらに、リセットトランジスタ６６、増幅トランジスタ６７、および選択トランジスタ６８を有している。なお、図２では、リセットトランジスタ６６、増幅トランジスタ６７、および選択トランジスタ６８に、ｎチャネルのMOSトランジスタを用いた例を示している。しかし、リセットトランジスタ６６、増幅トランジスタ６７、および選択トランジスタ６８の導電型の組み合わせは、これらの組み合わせに限られるものではない。
【００５７】
リセットトランジスタ６６のドレイン電極は、電源Vrstに接続され、ソース電極は、浮遊拡散領域６５に接続されている。また、リセットトランジスタ６６のゲート電極に駆動信号RSTが印加され、リセットトランジスタ６６がオンされることにより、浮遊拡散領域６５がリセットされ、浮遊拡散領域６５から電荷が排出される。
【００５８】
増幅トランジスタ６７のドレイン電極は、図示せぬコンタクトを介して電源６９（VDD）に接続され、ゲート電極は、コンタクト６５Ｂ、配線６５Ｃ、およびコンタクト６５Ａ（図２）を介して浮遊拡散領域６５に接続されている。選択トランジスタ６８のドレイン電極は、ｎ型層７０を介して増幅トランジスタ６７のソース電極に接続され、ソース電極は、ｎ型層７１およびコンタクト７１Ａを介して垂直信号線７２に接続されている。また、選択トランジスタ６８のゲート電極に駆動信号SELが印加され、選択トランジスタ６８がオンされることにより、画素信号を読み出す対象となる単位画素５０が選択される。すなわち、増幅トランジスタ６７は、選択トランジスタ６８がオンされているとき、浮遊拡散領域６５の電圧を示す画素信号を、ｎ型層７０、選択トランジスタ６８、ｎ型層７１、コンタクト７１Ａ、および垂直信号線７２を介して、カラム処理部４３に供給する。ここで、垂直信号線７２は、図１の垂直信号線４７と同一であり、ソースフォロア回路の一定電流源に接続されている（図２）。
【００５９】
なお、選択トランジスタ６８を、電源６９（VDD）と増幅トランジスタ６７のドレイン電極との間に接続するようにすることも可能である。また、リセットトランジスタ６６、増幅トランジスタ６７、および選択トランジスタ６８については、その一つあるいは複数を画素信号の読み出し方法によって省略したり、複数の画素間で共有したりすることも可能である。
【００６０】
また、単位画素５０の上面であって、AlやCu等で形成される、配線６５Ｃおよび垂直信号線７２等からなる配線層より下層には、タングステンなどの金属からなる遮光膜７３が形成されている。詳細は後述するが、遮光膜７３は、フォトダイオード６１の受光部とコンタクト６５Ａ，６５Ｂ，７１Ａ等が形成されている部分のみ開口されている。
【００６１】
フォトダイオード６１の受光部に対する遮光膜７３の開口部は、フォトダイオード６１の光学感度と、浮遊拡散領域６５で発生するノイズとのトレードオフにより、最適な大きさおよび位置に設定される。なお、ここでいう浮遊拡散領域６５で発生するノイズとは、CCDイメージセンサのスミアと同じ原理で発生するノイズである。具体的には、例えば、このノイズは、遮光膜７３の開口から光が、浮遊拡散領域６５やその近傍に入射し、浮遊拡散領域６５内で電荷が発生したり、外部で発生した電荷が拡散して浮遊拡散領域６５に流入したりすることにより発生するノイズである。
【００６２】
また、コンタクト６５Ａ，６５Ｂ，７１Ａ等に対する遮光膜７３の開口部は、各コンタクトと遮光膜７３との間の短絡を防ぐために、各コンタクトの断面より一回り大きく開口され、両者の間に所定の間隔が確保される。ただし、各コンタクトと遮光膜７３の間隔が狭すぎると、短絡が発生しやすくなる。また、各コンタクトと遮光膜７３の間隔が広すぎると、開口部から迷い光が入射し、この迷い光により、上述したスミアと同じ原理で発生するノイズが増加する。従って、各コンタクトに対する開口部も、この２つの特性のトレードオフにより、最適な大きさに設定される。
【００６３】
さらに、遮光膜７３には、駆動回路８１（図３）が接続され、システム制御部４５の制御に基づいて、駆動回路８１から、複数の電圧値をとる遮光膜電圧SHDが印加されることにより、遮光膜７３は、浮遊拡散領域６５の表面、コンタクト６５Ａ，６５Ｂ、および配線６５Ｃとの間で容量結合する。このようにして発生する寄生容量７４は、浮遊拡散領域６５の総容量に対して支配的な要素となる。なお、図２においては、寄生容量７４は、遮光膜７３と配線６５Ｃとの間に図示されている図形と同様の、遮光膜７３と、浮遊拡散領域６５、コンタクト６５Ａ，６５Ｂそれぞれとの間に図示されている図形も含む。
【００６４】
［単位画素の第１の動作例１］
次に、図４のタイミングチャートを参照して、単位画素５０において、フォトダイオード６１の電荷が読み出される際の、単位画素５０の動作（駆動方法）について説明する。
【００６５】
まず、駆動信号SELがＨ（High）レベルになった状態で、時刻t1において駆動信号RSTがパルス状に印加されると、浮遊拡散領域６５に蓄積されている電荷がリセットトランジスタ６６によってリセット（排出）され、浮遊拡散領域６５の電圧FDはVrstとなる。このリセット状態は、駆動信号TRGがＨレベルになるまで続き、その間、リセットレベルの電圧が読み出される。
【００６６】
その後、駆動信号TRGがＨレベルになると、フォトダイオード６１に蓄積された電荷が転送ゲート６４によって浮遊拡散領域６５に転送され、時刻t4において駆動信号SELがＬ（Low）レベルになるまで、信号レベルの電圧が読み出される。
【００６７】
このようにして、読み出されたリセットレベルと信号レベルとの差分をとることでノイズを除去する、いわゆるCDS処理を行うことで、ノイズが除去された画素信号を読み出すことができる。
【００６８】
ここで、フォトダイオード６１に蓄積された電荷が転送ゲート６４によって浮遊拡散領域６５に転送されるとき、すなわち、時刻t2乃至t3において、遮光膜電圧SHDは、それまで印加されていたＬレベルからＨレベルとされる。これにより、遮光膜７３は高い電圧に設定され、遮光膜７３と浮遊拡散領域６５との間の寄生容量７４によって、浮遊拡散領域６５の電圧FDはΔVshd分変調される。そして、フォトダイオード６１から浮遊拡散領域６５に電荷が転送されると、浮遊拡散領域６５の電圧FDは、その電荷に対応するΔVsig分だけ降下する。
【００６９】
時刻t3において、遮光膜電圧SHDがＨレベルからＬレベルとされると、遮光膜７３は低い電圧に設定され、浮遊拡散領域６５の電圧FDは−ΔVshd分変調される。これにより、信号レベルの読み出し期間においては、浮遊拡散領域６５の電圧FDは、リセットトランジスタ６６により設定された電圧VrstよりΔVsig分低い電圧Vsigに保持される。
【００７０】
以上の動作によれば、フォトダイオード６１に蓄積された電荷が転送ゲート６４によって浮遊拡散領域６５に転送されるときに、浮遊拡散領域６５の電圧FDはΔVshd分変調され、受光部（フォトダイオード６１）とのポテンシャルの差を大きくすることができるので、受光部の蓄積電荷を残留させることなく完全転送することが可能となる。これにより、飽和電荷量を拡大することができるとともに、残像を低減することができるようにもなるので、撮像画像の高画質化を図ることが可能となる。
【００７１】
なお、遮光膜７３の低い方の電圧（Ｌレベルの遮光膜電圧SHD）は、負電圧に設定されるようにできる。これにより、浮遊拡散領域６５のSi表面に反転層を形成し、Si表面の結晶欠陥から発生する暗電流や点欠陥の発生を抑制することが可能となる。
【００７２】
また、上述で説明した動作は、CMOSイメージセンサ３０において浮遊拡散領域６５を電荷保持領域として用いたグローバルシャッタ動作に適用するようにもできる。
【００７３】
［単位画素の第１の動作例２］
ここで、図５のタイミングチャートを参照して、グローバルシャッタ動作を行うCMOSイメージセンサ３０における単位画素５０の動作（駆動方法）について説明する。
【００７４】
CMOSイメージセンサ３０においては、図５のタイミングチャートに示される、電荷排出期間における電荷排出、露光・蓄積期間における露光・蓄積、および電荷転送期間における電荷転送は全画素一括で行われる。また、電荷保持期間における電荷保持、信号レベル読み出し期間における信号レベル読み出し、およびリセットレベル読み出し期間におけるリセットレベル読み出しは、行単位で行われる。
【００７５】
まず、電荷排出期間の時刻t11において、全単位画素５０について、駆動信号RST，TRG、および遮光膜電圧SHDがパルス状に印加されると、フォトダイオード６１および浮遊拡散領域６５に蓄積されている電荷がリセットされ、浮遊拡散領域６５の電圧FDはVrstとなる。
【００７６】
これにより、これまでフォトダイオード６１に蓄積されていた電荷が掃き出され、露光・蓄積期間においては、新たに被写体からの光から得られた電荷がフォトダイオード６１に蓄積されることになる。
【００７７】
露光・蓄積期間の後、電荷転送期間において、全単位画素５０について、駆動信号RSTがパルス状に印加され、浮遊拡散領域６５に蓄積されている電荷が再度リセットされた後、フォトダイオード６１に蓄積された電荷が転送ゲート６４によって浮遊拡散領域６５に転送されるとき、すなわち、駆動信号TRGがＬレベルからＨレベルとされる時刻t12乃至t13において、遮光膜電圧SHDがＬレベルからＨレベルとされる。これにより、遮光膜７３は高い電圧に設定され、遮光膜７３と浮遊拡散領域６５との間の寄生容量７４によって、浮遊拡散領域６５の電圧FDはΔVshd分変調される。そして、フォトダイオード６１から浮遊拡散領域６５に電荷が転送されると、浮遊拡散領域６５の電圧FDは、その電荷に対応するΔVsig分だけ降下する。
【００７８】
時刻t13において、遮光膜電圧SHDがＨレベルからＬレベルとされると、遮光膜７３は低い電圧に設定され、浮遊拡散領域６５の電圧FDは−ΔVshd分変調される。これにより、電荷保持期間においては、浮遊拡散領域６５の電圧FDは、リセットトランジスタ６６により設定された電圧VrstよりΔVsig分低い電圧Vsigに保持される。
【００７９】
電荷保持期間の後、行毎の単位画素５０について、駆動信号SELがＬレベルからＨレベルとされると、時刻t14において駆動信号RSTがＨレベルとされるまで、浮遊拡散領域６５に蓄積されている電荷に対応する電圧、すなわち、信号レベルの電圧が読み出される。
【００８０】
時刻t14乃至t15において駆動信号RSTがＨレベルとされると、浮遊拡散領域６５に蓄積されている電荷がリセットトランジスタ６６によってリセット（排出）され、浮遊拡散領域６５の電圧FDはVrstとなる。このリセット状態は、駆動信号SELがＬレベルになるまで続き、その間、リセットレベルの電圧が読み出される。このようにして、読み出されたリセットレベルと信号レベルとの差分をとることでノイズを除去するCDS処理を行うことで、ノイズが除去された画素信号が読み出される。
【００８１】
以上の動作によれば、全単位画素５０について、フォトダイオード６１に蓄積された電荷が転送ゲート６４によって浮遊拡散領域６５に転送されるときに、浮遊拡散領域６５の電圧FDはΔVshd分変調され、受光部（フォトダイオード６１）とのポテンシャルの差を大きくすることができるので、グローバルシャッタ動作を行うCMOSイメージセンサ３０においても、受光部の蓄積電荷を残留させることなく完全転送することが可能となる。これにより、飽和電荷量を拡大することができるとともに、残像を低減することができるようにもなるので、撮像画像の高画質化を図ることが可能となる。
【００８２】
なお、以上の動作においても、遮光膜７３の低い方の電圧（Ｌレベルの遮光膜電圧SHD）は、負電圧に設定されるようにできる。これにより、浮遊拡散領域６５のSi表面に反転層を形成し、Si表面の結晶欠陥から発生する暗電流や点欠陥の発生を抑制することが可能となる。
【００８３】
また、CMOSイメージセンサ３０において、遮光膜７３を、１行または複数行単位で、駆動走査方向に分離されて形成されるようにし、行単位で駆動させるようにすることで、遮光膜７３に接続されている駆動回路８１を、転送ゲート６４のゲート電極に駆動信号TRGを印加する図示せぬ駆動回路と共有するようにしてもよい。これにより、駆動回路８１を設ける必要がなくなるので、CMOSイメージセンサ３０に設ける駆動回路を削減することができ、消費電力を低減することができるとともに、遮光膜７３に遮光膜電圧SHDが印加される際の負荷抵抗（配線抵抗）を低減することが可能となる。
【００８４】
以上においては、電荷転送期間において、フォトダイオード６１に蓄積された電荷が浮遊拡散領域６５に転送されるときに、遮光膜７３の電圧を高くする動作について説明した。
【００８５】
［単位画素の第２の動作例］
ここで、図６のタイミングチャートを参照して、グローバルシャッタ動作を行うCMOSイメージセンサ３０における単位画素５０の第２の動作（駆動方法）について説明する。
【００８６】
以下で説明する動作を行うCMOSイメージセンサ３０においても、図６のタイミングチャートに示される、電荷排出期間における電荷排出、露光・蓄積期間における露光・蓄積、および電荷転送期間における電荷転送は全画素一括で行われる。また、電荷保持期間における電荷保持、信号レベル読み出し期間における信号レベル読み出し、およびリセットレベル読み出し期間におけるリセットレベル読み出しは、行単位で行われる。
【００８７】
まず、電荷排出期間の時刻t21において、全単位画素５０について、駆動信号RST，TRGがパルス状に印加されると、フォトダイオード６１および浮遊拡散領域６５に蓄積されている電荷がリセットされ、浮遊拡散領域６５の電圧FDはVrstとなる。
【００８８】
これにより、これまでフォトダイオード６１に蓄積されていた電荷が掃き出され、露光・蓄積期間においては、新たに被写体からの光から得られた電荷がフォトダイオード６１に蓄積されることになる。
【００８９】
露光・蓄積期間の後、電荷転送期間の時刻t22において、全単位画素５０について、駆動信号RSTがパルス状に印加され、浮遊拡散領域６５に蓄積されている電荷がリセットされたとき、遮光膜電圧SHDがＬレベルからＨレベルとされる。これにより、遮光膜７３は高い電圧に設定されるが、浮遊拡散領域６５の電圧FDは、一旦立ち上がり再びVrstとなる。
【００９０】
時刻t23において、駆動信号TRGがＬレベルからＨレベルとされ、フォトダイオード６１に蓄積された電荷が転送ゲート６４によって浮遊拡散領域６５に転送されると、浮遊拡散領域６５の電圧FDは、その電荷に対応するΔVsig分だけ低い電圧Vsigに保持される。
【００９１】
そして、時刻t24において、遮光膜電圧SHDがＨレベルからＬレベルとされると、遮光膜７３は低い電圧に設定され、遮光膜７３と浮遊拡散領域６５との間の寄生容量７４によって、浮遊拡散領域６５の電圧FDは−ΔVshd分変調される。これにより、電荷保持期間においては、浮遊拡散領域６５の電圧FDは、リセットトランジスタ６６により設定された電圧Vrstより（ΔVsig＋ΔVshd）分低い電圧Vsig2に保持される。
【００９２】
電荷保持期間の後、時刻t25において、行毎の単位画素５０について、駆動信号SELがＬレベルからＨレベルとされるとともに、遮光膜電圧SHDがＬレベルからＨレベルとされると、浮遊拡散領域６５に蓄積されている電荷に対応する電圧、すなわち、信号レベルの電圧が読み出されるとともに、遮光膜７３は高い電圧に設定される。これにより、信号レベル読み出し期間においては、浮遊拡散領域６５の電圧FDは、ΔVshd分変調され、リセットトランジスタ６６により設定された電圧VrstよりΔVsig分低い電圧Vsigに保持される。
【００９３】
このように、浮遊拡散領域６５の電圧FDは、電荷保持期間においては、電圧Vsigよりも低い電圧Vsig2に保持されるが、信号レベル読み出し期間においては、電圧Vsigに戻るため、信号レベルの読み出しに必要な電圧範囲は、従来の動作におけるそれと同様とすることができる。
【００９４】
時刻t26乃至t27において駆動信号RSTがＨレベルとされると、浮遊拡散領域６５に蓄積されている電荷がリセットトランジスタ６６によってリセットされ、浮遊拡散領域６５の電圧FDはVrstとなる。このリセット状態は、駆動信号SELがＬレベルになるまで続き、その間、リセットレベルの電圧が読み出される。このようにして、読み出されたリセットレベルと信号レベルとの差分をとることでノイズを除去するCDS処理を行うことで、ノイズが除去された画素信号が読み出される。なお、遮光膜電圧SHDは、駆動信号SELがＬレベルにされるとともに、ＨレベルからＬレベルとされる。
【００９５】
以上の動作によれば、全単位画素５０について、フォトダイオード６１に蓄積された電荷が転送ゲート６４によって浮遊拡散領域６５に転送された後に、浮遊拡散領域６５の電圧FDは−ΔVshd分変調され、電荷保持期間における浮遊拡散領域６５の電圧FDをより一層低い電圧に保持することができるようになる。これにより、浮遊拡散領域６５にかかる電界の強さが緩和され、暗電流や点欠陥の発生を抑制することが可能となり、ひいては、撮像画像の高画質化を図ることが可能となる。
【００９６】
なお、以上の動作においても、遮光膜７３の低い方の電圧（Ｌレベルの遮光膜電圧SHD）は、負電圧に設定されるようにできる。これにより、浮遊拡散領域６５のSi表面に反転層を形成し、Si表面の結晶欠陥から発生する暗電流や点欠陥をさらに抑制することが可能となる。
【００９７】
また、CMOSイメージセンサ３０において、遮光膜７３を、１行または複数行単位で、駆動走査方向に分離されて形成されるようにし、行単位で駆動させることで、行毎の順次読み出しにおいて読み出される行に応じた電荷保持期間だけ、浮遊拡散領域６５の電圧FDをより一層低い電圧に保持することができる。
【００９８】
さらに、遮光膜７３を、駆動走査方向に分離されて形成されるようにし、行単位で駆動させるようにした場合、上述した第２の動作を行うCMOSイメージセンサ３０において、遮光膜７３に接続されている駆動回路８１を、選択トランジスタ６８のゲート電極に駆動信号SELを印加する図示せぬ駆動回路と共有するようにしてもよい。
【００９９】
図７は、遮光膜７３に接続されている駆動回路８１を、選択トランジスタ６８のゲート電極に駆動信号SELを印加する駆動回路と共有するようにしたCMOSイメージセンサ３０における単位画素５０の動作（駆動方法）を説明するタイミングチャートである。
【０１００】
駆動回路８１を選択トランジスタ６８の駆動回路と共有することで、図７のタイミングチャートに示されるように、駆動信号SELと遮光膜電圧SHDとが同一のタイミングで印加されるようになる。
【０１０１】
このとき、CMOSイメージセンサ３０において、電荷転送期間では、選択トランジスタ６８、および駆動走査方向に分離され形成された遮光膜７３の駆動は全画素一括で行われ、信号レベル読み出し期間およびリセットレベル読み出し期間では、選択トランジスタ６８、および駆動走査方向に分離され形成された遮光膜７３の駆動は行単位で行われるようになる。
【０１０２】
このように、駆動回路８１を選択トランジスタ６８の駆動回路と共有することで、駆動回路８１を設ける必要がなくなるので、CMOSイメージセンサ３０に設ける駆動回路を削減することができ、消費電力を低減することができるとともに、遮光膜７３に遮光膜電圧SHDが印加される際の負荷抵抗（配線抵抗）を低減することが可能となる。
【０１０３】
ところで、本発明は、上述した実施の形態で説明した単位画素以外の構造にも採用することができる。以下、本発明が適用可能なその他の単位画素の構造について説明する。また、以下の図において、図２と対応する部分には同一符号を付してあり、その説明は適宜省略する。
【０１０４】
［単位画素のその他の第１の構成例］
図８は、単位画素５０のその他の第１の構成例を示す図である。
【０１０５】
図８の単位画素５０Ｂでは、図２の構成に加えて、フォトダイオード６１と転送ゲート６４との間に、転送ゲート９１とメモリ部９２が設けられている。
【０１０６】
転送ゲート９１は、フォトダイオード６１で光電変換され、フォトダイオード６１の内部に蓄積された電荷を、転送ゲート９１のゲート電極に駆動信号TRXが印加されることによって転送する。メモリ部９２は、遮光されており、転送ゲート９１の下に形成されたｎ型の埋め込みチャネルによって形成され、転送ゲート９１によってフォトダイオード６１から転送された電荷を蓄積する。メモリ部９２が埋め込みチャネルによって形成されていることで、Si-SiO2界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。
【０１０７】
このメモリ部９２において、その上部に転送ゲート９１のゲート電極を配置し、そのゲート電極に駆動信号TRXを印加することでメモリ部９２に変調をかけることができる。すなわち、転送ゲート９１のゲート電極に駆動信号TRXが印加されることで、メモリ部９２のポテンシャルが深くなる。これにより、メモリ部９２の飽和電荷量を、変調を掛けない場合よりも増やすことができる。
【０１０８】
また、図８の単位画素５０Ｂにおいて、転送ゲート６４は、その図示せぬゲート電極に駆動信号TRGが印加されると、メモリ部９２に蓄積された電荷を、浮遊拡散領域６５に転送する。
【０１０９】
すなわち、図８の単位画素５０Ｂにおいては、第１の動作を行う場合には、メモリ部９２に蓄積された電荷が転送ゲート６４によって浮遊拡散領域６５に転送されるときに、浮遊拡散領域６５の電圧FDが変調され、第２の動作を行う場合には、メモリ部９２に蓄積された電荷が転送ゲート６４によって浮遊拡散領域６５に転送された後に、浮遊拡散領域６５の電圧FDが変調されるようになる。なお、図８の単位画素５０Ｂにおいては、メモリ部９２とは異なるその他の電荷保持領域をさらに設けるようにしてもよい。
【０１１０】
［単位画素のその他の第２の構成例］
図９は、単位画素５０のその他の第２の構成例である単位画素５０Ｃの構造を示す図である。
【０１１１】
図９の単位画素５０Ｃでは、転送ゲート９１のゲート電極の下で、かつ、フォトダイオード６１とメモリ部９２との境界部分に、ｐ−の不純物拡散領域を設けることによりオーバーフローパス９３を形成した点が図８の単位画素５０Ｂと異なる。
【０１１２】
単位画素５０Ｃにおいては、低照度での発生電荷を優先的にフォトダイオード６１で蓄積する手段として、オーバーフローパス９３が用いられる。
【０１１３】
フォトダイオード６１とメモリ部９２との境界部分に、ｐ−の不純物拡散領域を設けることで境界部分のポテンシャルが下がる。このポテンシャルが下がった部分がオーバーフローパス９３となる。そして、フォトダイオード６１で発生し、オーバーフローパス９３のポテンシャルを超えた電荷は、自動的にメモリ部９２に漏れて、蓄積される。換言すれば、オーバーフローパス９３のポテンシャル以下の発生電荷はフォトダイオード６１に蓄積される。
【０１１４】
また、オーバーフローパス９３は中間電荷転送部としての機能を持つ。すなわち、中間電荷転送部としてのオーバーフローパス９３は、複数の単位画素の全てが同時に撮像動作を行う露光期間において、フォトダイオード６１での光電変換によって発生し、オーバーフローパス９３のポテンシャルで決まる所定電荷量を超える電荷を信号電荷としてメモリ部９２へ転送する。
【０１１５】
そして、図９の単位画素５０Ｃにおいても、転送ゲート６４は、その図示せぬゲート電極に駆動信号TRGが印加されると、メモリ部９２に蓄積された電荷が、浮遊拡散領域６５に転送される。
【０１１６】
すなわち、図９の単位画素５０Ｃにおいてもまた、図８の単位画素５０Ｂと同様にして、第１の動作を行う場合には、メモリ部９２に蓄積された電荷が転送ゲート６４によって浮遊拡散領域６５に転送されるときに、浮遊拡散領域６５の電圧FDが変調され、第２の動作を行う場合には、メモリ部９２に蓄積された電荷が転送ゲート６４によって浮遊拡散領域６５に転送された後に、浮遊拡散領域６５の電圧FDが変調されるようになる。
【０１１７】
なお、図９の例では、ｐ−の不純物拡散領域を設けることによりオーバーフローパス９３を形成した構造が採用されている。しかし、ｐ−の不純物拡散領域を設ける代わりに、ｎ−の不純物拡散領域を設けることによりオーバーフローパス９３を形成した構造をとることも可能である。
【０１１８】
［単位画素のその他の第３の構成例］
また、図９で説明した単位画素５０Ｃに、ブルーミング防止用のオーバーフローゲートが設けられるようにしてもよい。そのような場合、単位画素５０Ｃの回路構成は、例えば、図１０に示すように構成される。なお、図１０において、図９における場合と対応する部分には、同一の符号を付してあり、その説明は適宜省略する。
【０１１９】
図１０に示す単位画素５０Ｄには、図９に示した単位画素５０Ｃに加えて、さらにトランジスタなどからなるオーバーフローゲート９４が設けられている。図１０では、オーバーフローゲート９４は、電源VDDとフォトダイオード６１との間に接続されている。オーバーフローゲート９４は、垂直駆動部４２から画素駆動線４６を介して、制御信号OFGが供給されると、フォトダイオード６１をリセットする。すなわち、オーバーフローゲート９４は、フォトダイオード６１に蓄積されている電荷を排出する。
【０１２０】
なお、図１０に示す単位画素５０Ｄに設けられたオーバーフローゲート９４は、図２で説明した単位画素５０、および、図８で説明した単位画素５０Ｂに設けられるようにしてももちろんよい。
【０１２１】
［単位画素のその他の第４の構成例］
図１１は、単位画素５０のその他の第４の構成例である単位画素５０Ｅの構造を示す図である。
【０１２２】
単位画素５０Ｅでは、遮光膜７３が、メモリ部９２のSi表面との間で容量結合している点で、図８の単位画素５０Ｂと異なる。このようにして発生する寄生容量１０１は、メモリ部９２の総容量に対して支配的な要素となる。
【０１２３】
図１１の単位画素５０Ｅにおいては、第１の動作を行う場合には、フォトダイオード６１に蓄積された電荷が転送ゲート９１によってメモリ部９２に転送されるときに、メモリ部９２の電圧が変調され、第２の動作を行う場合には、フォトダイオード６１に蓄積された電荷が転送ゲート９１によってメモリ部９２に転送された後に、メモリ部９２の電圧が変調されるようになる。
【０１２４】
なお、図８乃至１１を参照して説明した単位画素５０Ｂ乃至５０Ｅにおいても、遮光膜７３の低い方の電圧（Ｌレベルの遮光膜電圧SHD）は、負電圧に設定されるようにできる。これにより、浮遊拡散領域６５やメモリ部９２のSi表面に反転層を形成し、Si表面の結晶欠陥から発生する暗電流や点欠陥の発生を抑制することが可能となる。
【０１２５】
［単位画素の平面の構成］
次に、本発明を適用したCMOSイメージセンサ３０の画素アレイ部４１を構成する単位画素の平面の構成について説明する。
【０１２６】
図１２は、単位画素の構成例を示す平面図である。図１２においては、４つの単位画素が示されている。なお、図１２に示される単位画素のそれぞれは、具体的には、転送ゲート９１およびメモリ部９２を有する単位画素５０Ｂ乃至５０Ｅ（図８乃至１１）に対応するが、図２の単位画素５０にも対応するものとする。また、図１２において、図２，８乃至１１に示される構成と対応する部分には、同一の符号を付してあり、その説明は適宜省略する。
【０１２７】
すなわち、図１２に示されるように、単位画素５０の上面を覆うように形成される遮光膜７３におけるフォトダイオード６１の受光部に対応する部分に、開口部２０１が設けられている。
【０１２８】
開口部２０１は、上述したように、フォトダイオード６１の光学感度と、浮遊拡散領域６５で発生するノイズとのトレードオフにより、最適な大きさおよび位置に設定されている。なお、図１２においては、コンタクト６５Ａ，６５Ｂ，７１Ａ等に対応する部分に設けられる開口部は図示されないものとする。
【０１２９】
このように、CMOSイメージセンサ３０の画素アレイ部４１においては、その画素アレイ部４１を構成する各単位画素５０のフォトダイオード６１の受光部に対応する部分に開口部２０１が設けられた遮光膜７３が形成される。
【０１３０】
なお、図１２においては、１枚の遮光膜７３が画素アレイ部４１を構成する各単位画素５０の上面に形成されるものとしたが、上述したように、１枚の遮光膜７３を、１行または複数行単位で、駆動走査方向に分離されて形成されるようにすることもできる。
【０１３１】
例えば、図１２において左右方向に配列される単位画素５０を、駆動走査方向の単位画素５０とした場合、図１２に示される４個の単位画素５０を、上下２個ずつに分ける境界部分で、遮光膜７３を駆動走査方向に分離されるように形成することができる。
【０１３２】
これにより、遮光膜７３は、行単位で駆動されるようになるので、第２の動作において、行毎の順次読み出しにおいて読み出される行に応じた電荷保持期間だけ、浮遊拡散領域６５の電圧FDをより一層低い電圧に保持することができるようになる。
【０１３３】
また、図１３に示されるように、開口部２０１を、遮光膜７３を分離する境界２０２の一部として、遮光膜７３が駆動走査方向に分離されるようにしてもよい。これにより、開口部２０１を、遮光膜７３を分離する境界の一部としない場合と比較して、単位画素５０の上面における非遮光領域を小さくすることができる。特に、開口部２０１が円形に形成されている場合、その直径を通るように境界２０２を形成することで、単位画素５０の上面における非遮光領域を最小にすることができ、浮遊拡散領域６５で発生するノイズをより低減することが可能となる。
【０１３４】
［本発明を適用した電子機器の構成例］
なお、本発明は、固体撮像素子への適用に限られるものではない。即ち、本発明は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部および光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１３５】
図１４は、本発明を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０１３６】
図１４の撮像装置６００は、レンズ群などからなる光学部６０１、上述した単位画素５０の各構成が採用される固体撮像素子（撮像デバイス）６０２、およびカメラ信号処理回路であるDSP回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
【０１３７】
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像素子６０２の撮像面上に結像する。固体撮像素子６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子６０２として、上述した実施の形態に係るCMOSイメージセンサ３０等の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。
【０１３８】
表示部６０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像素子６０２で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録する。
【０１３９】
操作部６０７は、ユーザによる操作の下に、撮像装置６００が持つ様々な機能について操作指令を発する。電源部６０８は、DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１４０】
上述したように、固体撮像素子６０２として、上述した実施の形態に係るCMOSイメージセンサ３０を用いることで、電荷保持領域の電圧を十分大きく変調することができる。従って、飽和電荷量を拡大することができるとともに、残像を低減することができるようになったり、暗電流や点欠陥の発生を抑制することができるようになるので、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置６００において、撮像画像の高画質化を図ることができる。
【０１４１】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本発明はCMOSイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【０１４２】
また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０１４３】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明
の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１４４】
３０  CMOSイメージセンサ，  ４１  画素アレイ部，  ４２  垂直駆動部，  ４３  カラム処理部，  ４５  システム制御部，  ４７  垂直信号線，  ５０  単位画素，  ６１  フォトダイオード，  ６４  転送ゲート，  ６５  浮遊拡散領域，  ６６  リセットトランジスタ，  ６８  選択トランジスタ，  ７３  遮光膜，  ７４  寄生容量，  ８１  駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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