(57)【特許請求の範囲】
【請求項１】
被測定トランジスタの特性を評価するための半導体評価回路に搭載され、ｎ行ｍ列（ｎ、ｍは正の整数）のマトリクス状に配列され、被測定トランジスタを有する評価セルであって、
一方の入力端子が、各行毎に設けられ、各行に属する評価セルを選択するための行選択信号の供給用の行選択線のうち、自己の行に属する前記行選択線と接続され、
他方の入力端子が、各列毎に設けられ、各列に属する評価セルを選択するための列選択信号の供給用の列選択線のうち、自己の列に属する前記列選択線と接続されていると共に、
当該接続された行選択線に供給される行選択信号及び列選択線に供給される列選択信号に応じて自己の被測定トランジスタの選択／非選択を表す選択信号を出力する選択回路と、
各行または各列毎に設けられ、当該各行または各列に属する評価セルの被測定トランジスタにドレイン電圧を供給するための副ドレイン電源線のうち、自己と同一の行または列に属する前記副ドレイン電源線と自己の被測定トランジスタのドレイン端子との接続／非接続を、前記選択信号に応じて切り替える第１のスイッチと、
各行または各列毎に設けられ、当該各行または各列に属する評価セルの被測定トランジスタにソース電圧を供給するための副ソース電源線のうち、自己と同一の行または列に属する前記副ソース電源線と自己の被測定トランジスタのソース端子との接続／非接続を、前記選択信号に応じて切り替える第２のスイッチと、
各行または各列毎に設けられ、当該各行または各列に属する評価セルの被測定トランジスタにゲート電圧を供給するための副ゲート電源線のうち、自己と同一の行または列に属する前記副ゲート電源線と自己の被測定トランジスタのゲート端子との接続／非接続を、前記選択信号に応じて切り替える第３のスイッチと、
各行または各列毎に設けられ、各行または各列に属する評価セルの被測定トランジスタのドレイン電圧を検出するための副ドレイン電圧検出線のうち、自己と同一の行または列に属する前記副ドレイン電圧検出線と自己の被測定トランジスタのドレイン端子との接続／非接続を、前記選択信号に応じて切り替える第４のスイッチと、
各行または各列毎に設けられ、各行または各列に属する評価セルの被測定トランジスタのソース電圧を検出するための副ソース電圧検出線のうち、自己と同一の行または列に属する前記副ソース電圧検出線と自己の被測定トランジスタのソース端子との接続／非接続を、前記選択信号に応じて切り替える第５のスイッチと、
各行または各列毎に設けられ、各行または各列に属する評価セルの被測定トランジスタのゲート電圧を検出するための副ゲート電圧検出線のうち、自己と同一の行または列に属する前記副ゲート電圧検出線と自己の被測定トランジスタのゲート端子との接続／非接続を、前記選択信号に応じて切り替える第６のスイッチと、
を備え、
前記第４のスイッチを構成するトランジスタのゲート幅は、前記第１のスイッチを構成するトランジスタのゲート幅よりも小さい値であって、前記被測定トランジスタのドレイン電圧を検出するのに足りる値に設定され、
前記第５のスイッチを構成するトランジスタのゲート幅は、前記第２のスイッチを構成するトランジスタのゲート幅よりも小さい値であって、前記被測定トランジスタのソース電圧を検出するのに足りる値に設定され、
前記第６のスイッチを構成するトランジスタのゲート幅は、前記第３のスイッチを構成するトランジスタのゲート幅よりも小さい値であって、前記被測定トランジスタのゲート電圧を検出するのに足りる値に設定され、
前記選択回路は、前記行選択信号と前記列選択信号との否定論理積信号を出力する否定論理積回路と、前記否定論理積回路の出力信号の論理反転信号を前記第１から第６のスイッチに出力する否定回路とを備えたことを特徴とする評価セル。
【請求項２】
前記選択回路、前記第１〜第６のスイッチを構成するトランジスタの動作電圧は、前記被測定トランジスタの動作電圧より高い、
ことを特徴とする請求項１に記載の評価セル。
【請求項３】
前記選択回路、前記第１〜第６のスイッチを構成するトランジスタの各端子間耐圧は、前記被測定トランジスタの各端子間耐圧より高い、
ことを特徴とする請求項１または請求項２いずれかに記載の評価セル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体評価回路に搭載される評価セルに関する。
【背景技術】
【０００２】
半導体の微細プロセスを開発する場合、微細素子（トランジスタ、抵抗素子等）の特性の評価解析を行うため、種々の寸法の素子からなるＴＥＧ(Test Element Group)を半導体ウェハに作製し、その評価解析結果を基にプロセス条件等を設定することで大量生産に耐えうる素子を開発している。これまでのプロセス開発では、ＴＥＧ中に作製された個々のトランジスタの特性を評価、解析することで最適なプロセス条件とトランジスタ構造を設定できたが、微細化が進むにつれて複数のトランジスタ間の特性ばらつきが無視できなくなってきた。また、トランジスタ周辺の状態によってトランジスタに加えられるストレスが変わり、トランジスタの特性が変化するという現象も無視できなくなってきている。
【０００３】
このような状況から、例えば加工レベルが４５ｎｍの微細プロセスでは、隣接したトランジスタであっても両者の特性がばらついてしまうので、ＳＲＡＭ（Static Random Access Memory）等の微小信号をペアトランジスタ（隣接した２つのトランジスタ）で検知するような検知回路、増幅回路は動作マージンが低下するか、あるいは動作不能になることが予測されている。この場合、個々のトランジスタの評価のみでは十分なデータが得られないため、大量のトランジスタの特性を評価し、統計処理して分析を行ない、システマティックな特性差とばらつきによる特性差とを分離して解析できるような大規模なＴＥＧが必要である。
【０００４】
従来、大規模な素子評価を行うＴＥＧとして、例えば図９（ａ）に示すように複数個の被測定トランジスタをｎ行ｍ列のマトリックス状に配置して評価できるＤＭＡ（Device Matrix Array）−ＴＥＧがある（非特許文献１参照）。
【０００５】
同図を参照して従来技術におけるＤＭＡ−ＴＥＧの構成を以下に説明する。ＤＵＴ１１〜ＤＵＴｎｍは被測定トランジスタである。１行目に属する被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍのドレインは、共通ドレイン線Ｄ１に接続され、ソースは共通ソース線Ｓ１に接続されている。共通ドレイン線Ｄ１はスイッチＳＷ２を介してドレイン電圧が供給される共通のドレインフォース線(Drain Force)に接続されている。また、共通ドレイン線Ｄ１の電圧をモニターするために、ドレイン電圧センス線ＤＳ１がスイッチＳＷ１を介してドレインセンス線(Drain Sense)に接続されている。
【０００６】
また、共通ソース線Ｓ１は共通のソース電源(Source Force)に接続されている。さらに、この共通ソース線Ｓ１の電圧をモニターするために、共通ソース線Ｓ１はスイッチＳＷ３を介してソースセンス線(Source Sense)に接続されている。なお、上記のスイッチＳＷ１〜ＳＷ３は、図示しないデコーダの出力信号によって制御される。
【０００７】
また、共通ゲート線Ｇ１にはゲート選択回路５００を介してゲート電圧ＶＧ１またはゲート非選択電圧ＶＧＸの何れかが供給される。選択信号ＥＮ１がハイレベル（選択）になるとゲート電圧ＶＧ１がゲート線Ｇ１に供給され、選択信号ＥＮ１がローレベル（非選択）になると、ゲート非選択電圧ＶＧＸがゲート線Ｇ１に供給される。ゲート非選択電圧ＶＧＸは通常はゼロボルトであるが、必要に応じてマイナス電圧も設定できる。
このような構成のＤＭＡ−ＴＥＧにより、ｎ×ｍ個の被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍの特性が評価できる。
【０００８】
ここで、上記共通ドレイン線Ｄ１にはｍ個の被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍが並列接続されているため、各被測定トランジスタにオフリーク電流（トランジスタが完全にオフできずに流れる電流）があると、非選択の被測定トランジスタを通じてリーク電流が流れるため、測定したい被測定トランジスタの特性が正確に評価できなくなる。この場合には、例えばゲート非選択電圧ＶＧＸを−０．２Ｖ程度にして、オフリーク電流を抑えるようにする。なお、図９（ｂ）はスイッチＳＷ１〜ＳＷ３の回路図である。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Yoshiyuki Shimizu, Mitsuo Nakamura, Toshimasa Matsuoka, and  Kenji Taniguchi,“Test structure for precise statistical characteristics  measurement of MOSFETs”, IEEE 2002 Int. Conference on Microelectronic Test Structure(ICMTS 2002), pp. 49-54, April 2002
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述の従来技術に係るＤＭＡ−ＴＥＧによれば、大規模なＤＭＡ−ＴＥＧ（例えばｍ＝ｎ＝５１２、すなわち２５６Ｋ個のトランジスタ評価が出来るＴＥＧ）を構成した場合、共通ドレイン線Ｄ１には５１２個のトランジスタが接続される。ここで、微細トランジスタにオフリーク電流が１０ｐＡ程度流れる場合には、非選択のトランジスタに流れるリーク電流の総和は１０ｐＡ×５１１個＝５．１ｎＡとなり、選択されたトランジスタに流れるドレイン電流に対して無視できないので、高精度な測定が出来ないという問題があった。
【００１１】
また、微細トランジスタは酸化膜が非常に薄いため、ゲートリーク電流がドレイン、ソースに流れる。上記トランジスタのオフリークを抑えようとゲートに−０．２Ｖを印加すると、今度は非選択トランジスタ５１１列（Ｇ２〜Ｇｍ）×５１２行（Ｓ１〜Ｓｎ）＝２６１，６３２個のトランジスタにゲート、ソース間のリーク電流が流れ、このゲートリーク電流が無視できず高精度な測定が出来ないという問題もあった。
【００１２】
本発明は、上述した事情に鑑みてなされたものであり、大規模な被測定トランジスタの特性を高精度に測定することの可能な半導体評価回路及び半導体評価方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明は、半導体評価回路に係る第１の解決手段として、被測定トランジスタの特性を評価するための半導体評価回路に搭載され、ｎ行ｍ列（ｎ、ｍは正の整数）のマトリクス状に配列され、被測定トランジスタを有する評価セルであって、一方の入力端子が、各行毎に設けられ、各行に属する評価セルを選択するための行選択信号の供給用の行選択線のうち、自己の行に属する前記行選択線と接続され、他方の入力端子が、各列毎に設けられ、各列に属する評価セルを選択するための列選択信号の供給用の列選択線のうち、自己の列に属する前記列選択線と接続されていると共に、当該接続された行選択線に供給される行選択信号及び列選択線に供給される列選択信号に応じて自己の被測定トランジスタの選択／非選択を表す選択信号を出力する選択回路と、各行または各列毎に設けられ、当該各行または各列に属する評価セルの被測定トランジスタにドレイン電圧を供給するための副ドレイン電源線のうち、自己と同一の行または列に属する前記副ドレイン電源線と自己の被測定トランジスタのドレイン端子との接続／非接続を、前記選択信号に応じて切り替える第１のスイッチと、各行または各列毎に設けられ、当該各行または各列に属する評価セルの被測定トランジスタにソース電圧を供給するための副ソース電源線のうち、自己と同一の行または列に属する前記副ソース電源線と自己の被測定トランジスタのソース端子との接続／非接続を、前記選択信号に応じて切り替える第２のスイッチと、各行または各列毎に設けられ、当該各行または各列に属する評価セルの被測定トランジスタにゲート電圧を供給するための副ゲート電源線のうち、自己と同一の行または列に属する前記副ゲート電源線と自己の被測定トランジスタのゲート端子との接続／非接続を、前記選択信号に応じて切り替える第３のスイッチと、各行または各列毎に設けられ、各行または各列に属する評価セルの被測定トランジスタのドレイン電圧を検出するための副ドレイン電圧検出線のうち、自己と同一の行または列に属する前記副ドレイン電圧検出線と自己の被測定トランジスタのドレイン端子との接続／非接続を、前記選択信号に応じて切り替える第４のスイッチと、各行または各列毎に設けられ、各行または各列に属する評価セルの被測定トランジスタのソース電圧を検出するための副ソース電圧検出線のうち、自己と同一の行または列に属する前記副ソース電圧検出線と自己の被測定トランジスタのソース端子との接続／非接続を、前記選択信号に応じて切り替える第５のスイッチと、各行または各列毎に設けられ、各行または各列に属する評価セルの被測定トランジスタのゲート電圧を検出するための副ゲート電圧検出線のうち、自己と同一の行または列に属する前記副ゲート電圧検出線と自己の被測定トランジスタのゲート端子との接続／非接続を、前記選択信号に応じて切り替える第６のスイッチと、を備え、前記第４のスイッチを構成するトランジスタのゲート幅は、前記第１のスイッチを構成するトランジスタのゲート幅よりも小さい値であって、前記被測定トランジスタのドレイン電圧を検出するのに足りる値に設定され、前記第５のスイッチを構成するトランジスタのゲート幅は、前記第２のスイッチを構成するトランジスタのゲート幅よりも小さい値であって、前記被測定トランジスタのソース電圧を検出するのに足りる値に設定され、前記第６のスイッチを構成するトランジスタのゲート幅は、前記第３のスイッチを構成するトランジスタのゲート幅よりも小さい値であって、前記被測定トランジスタのゲート電圧を検出するのに足りる値に設定され、前記選択回路は、前記行選択信号と前記列選択信号との否定論理積信号を出力する否定論理積回路と、前記否定論理積回路の出力信号の論理反転信号を前記第１から第６のスイッチに出力する否定回路とを備えたことを特徴とする。
【００１４】
また、半導体評価回路に係る第２の解決手段として、前記選択回路、前記第１〜第６のスイッチを構成するトランジスタの動作電圧は、前記被測定トランジスタの動作電圧より高い、ことを特徴とする。
【００１５】
また、半導体評価回路に係る第３の解決手段として、前記選択回路、前記第１〜第６のスイッチを構成するトランジスタの各端子間耐圧は、前記被測定トランジスタの各端子間耐圧より高い、ことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、大規模な被測定トランジスタの特性を高精度に測定することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態に係る半導体評価回路の回路構成図である。
【図２】本発明の一実施形態に係る半導体評価回路に関する補足説明図である。
【図３】本発明の一実施形態に係る半導体評価回路の全体回路構成図である。
【図４】本発明の一実施形態に係る半導体評価回路のセルテスト回路２０の回路構成図である。
【図５】本発明の一実施形態に係る半導体評価回路のセルテスト回路２０の動作に関する真理値表である。
【図６】本発明の一実施形態に係る半導体評価回路の動作に関するタイミングチャートである。
【図７】本発明の一実施形態に係る半導体評価回路を用いた被測定トランジスタの評価方法を示す表である。
【図８】本発明の一実施形態に係る半導体評価回路の評価セルの変形例である。
【図９】従来の半導体評価回路の回路構成図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して、本発明の一実施形態について説明する。
〔第１実施形態〕
図１は、第１実施形態に係る半導体評価回路の回路構成図である。この図１に示すように、本実施形態に係る半導体評価回路は、ｎ行ｍ列（ｎ、ｍは正の整数）のマトリックス状に配列されたｎ×ｍ個の評価セルＣ１１〜Ｃｎｍ内に設けられた被測定トランジスタの特性を評価するためのＤＭＡ−ＴＥＧであり、１つの評価セル内には４５ｎｍの微細プロセスで作製された１Ｖ系のＮチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである被測定トランジスタＤＵＴが設けられている。なお、この評価セルＣ１１〜Ｃｎｍの詳細な内部回路構成については後述する。
【００１９】
図１において、符号ＤＦは被測定トランジスタ用のドレイン電圧を供給するための主ドレインフォース線（主ドレイン電源線）であり、その一端は外部の電源供給装置（図示省略）と接続するためのドレイン電源端子ＤＦＰと接続されている。符号ＧＦは被測定トランジスタ用のゲート電圧を供給するための主ゲートフォース線（主ゲート電源線）であり、その一端は外部の電源供給装置と接続するためのゲート電源端子ＧＦＰと接続されている。符号ＳＦは被測定トランジスタ用のソース電圧を供給するための主ソースフォース線（主ソース電源線）であり、その一端は外部の電源供給装置と接続するためのソース電源端子ＳＦＰと接続されている。
【００２０】
符号ＤＦ１〜ＤＦｍは、各列毎に設けられ、各列に属する評価セルの被測定トランジスタにドレイン電圧を供給するための副ドレインフォース線（副ドレイン電源線）である。具体的には、副ドレインフォース線ＤＦ１は、１列目に属する評価セルＣ１１〜Ｃｎ１と接続されており、副ドレインフォース線ＤＦｍは、ｍ列目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されている。
【００２１】
符号ＧＦ１〜ＧＦｍは、各列毎に設けられ、各列に属する評価セルの被測定トランジスタにゲート電圧を供給するための副ゲートフォース線（副ゲート電源線）である。具体的には、副ゲートフォース線ＧＦ１は、１列目に属する評価セルＣ１１〜Ｃｎ１と接続されており、副ゲートフォース線ＧＦｍは、ｍ列目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されている。
【００２２】
符号ＳＦ１〜ＳＦｍは、各列毎に設けられ、各列に属する評価セルの被測定トランジスタにソース電圧を供給するための副ソースフォース線（副ソース電源線）である。具体的には、副ソースフォース線ＳＦ１は、１列目に属する評価セルＣ１１〜Ｃｎ１と接続されており、副ソースフォース線ＳＦｍは、ｍ列目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されている。
【００２３】
符号ＤＳは被測定トランジスタのドレイン電圧を検出するための主ドレインセンス線（主ドレイン電圧検出線）であり、その一端は外部の電圧測定器（図示省略）と接続するためのドレインセンス端子ＤＳＰと接続されている。符号ＧＳは被測定トランジスタのゲート電圧を検出するための主ゲートセンス線（主ゲート電圧検出線）であり、その一端は外部の電圧測定器と接続するためのゲートセンス端子ＧＳＰと接続されている。符号ＳＳは被測定トランジスタのソース電圧を検出するための主ソースセンス線（主ソース電圧検出線）であり、その一端は外部の電圧測定器と接続するためのソースセンス端子ＳＳＰと接続されている。
【００２４】
符号ＤＳ１〜ＤＳｎは、各行毎に設けられ、各行に属する評価セルの被測定トランジスタのドレイン電圧を検出するための副ドレインセンス線（副ドレイン電圧検出線）である。具体的には、副ドレインセンス線ＤＳ１は、１行目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、副ドレインセンス線ＤＳｎは、ｎ行目に属する評価セルＣｎ１〜Ｃｎｍと接続されている。
【００２５】
符号ＧＳ１〜ＧＳｎは、各行毎に設けられ、各行に属する評価セルの被測定トランジスタのゲート電圧を検出するための副ゲートセンス線（副ゲート電圧検出線）である。具体的には、副ゲートセンス線ＧＳ１は、１行目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、副ゲートセンス線ＧＳｎは、ｎ行目に属する評価セルＣｎ１〜Ｃｎｍと接続されている。
【００２６】
符号ＳＳ１〜ＳＳｎは、各行毎に設けられ、各行に属する評価セルの被測定トランジスタのソース電圧を検出するための副ソースセンス線（副ソース電圧検出線）である。具体的には、副ソースセンス線ＳＳ１は、１行目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、副ソースセンス線ＳＳｎは、ｎ行目に属する評価セルＣｎ１〜Ｃｎｍと接続されている。
【００２７】
符号Ｘ１〜Ｘｍは、各列毎に設けられ、各列に属する評価セルを選択するための列選択線である。各列選択線Ｘ１〜Ｘｍの一端はＸセレクト用メインデコーダＭＤＸ（図１では図示省略）と接続されており、このＸセレクト用メインデコーダＭＤＸから供給されるＸセレクト信号（列選択信号）ＸＳ１〜ＸＳｍは各列選択線Ｘ１〜Ｘｍを介して各列に属する評価セルに供給される。具体的には、例えば１列目の列選択線Ｘ１は１列目に属する評価セルＣ１１〜Ｃｎ１と接続されており、Ｘセレクト用メインデコーダＭＤＸから供給されるＸセレクト信号ＸＳ１は列選択線Ｘ１を介して評価セルＣ１１〜Ｃｎ１に供給される。同様に、例えばｍ列目の列選択線Ｘｍはｍ列目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されており、Ｘセレクト用メインデコーダＭＤＸから供給されるＸセレクト信号ＸＳｍは列選択線Ｘｍを介して評価セルＣ１ｍ〜Ｃｎｍに供給される。
【００２８】
符号Ｙ１〜Ｙｎは、各行毎に設けられ、各行に属する評価セルを選択するための行選択線である。各行選択線Ｙ１〜Ｙｎの一端はＹセレクト用メインデコーダＭＤＹ（図１では図示省略）と接続されており、このＹセレクト用メインデコーダＭＤＹから供給されるＹセレクト信号（行選択信号）ＹＳ１〜ＹＳｎは各行選択線Ｙ１〜Ｙｎを介して各行に属する評価セルに供給される。具体的には、例えば１行目の行選択線Ｙ１は１行目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、Ｙセレクト用メインデコーダＭＤＹから供給されるＹセレクト信号ＹＳ１は行選択線Ｙ１を介して評価セルＣ１１〜Ｃ１ｍに供給される。同様に、例えばｎ行目の行選択線Ｙｎはｎ行目に属する評価セルＣｎ１〜Ｃｎｍと接続されており、Ｙセレクト用メインデコーダＭＤＹから供給されるＹセレクト信号ＹＳｎは行選択線Ｙｎを介して評価セルＣｎ１〜Ｃｎｍに供給される。
【００２９】
符号ＰＳＷ１〜ＰＳＷｍは、各列毎に設けられ、各列に属する列選択線に供給されるＸセレクト信号に応じて、当該列に属する副ドレインフォース線と主ドレインフォース線ＤＦとの接続／非接続、当該列に属する副ソースフォース線と主ソースフォース線ＳＦとの接続／非接続、及び当該列に属する副ゲートフォース線と主ゲートフォース線ＧＦとの接続／非接続を切り替える電源線切替回路である。
【００３０】
各電源線切替回路ＰＳＷ１〜ＰＳＷｍは、それぞれ３つのＮチャネル型ＭＯＳトランジスタから構成されている。具体的には、例えば、１列目に属する電源線切替回路ＰＳＷ１は、ＤＦ用トランジスタ（ドレイン電源線切替回路）ＤＦＴ１、ＧＦ用トランジスタ（ゲート電源線切替回路）ＧＦＴ１及びＳＦ用トランジスタ（ソース電源線切替回路）ＳＦＴ１から構成されている。ＤＦ用トランジスタＤＦＴ１のドレイン端子は主ドレインフォース線ＤＦと接続され、ソース端子は１列目に属する副ドレインフォース線ＤＦ１と接続され、ゲート端子は１列目に属する列選択線Ｘ１と接続されている。ＧＦ用トランジスタＧＦＴ１のドレイン端子は主ゲートフォース線ＧＦと接続され、ソース端子は１列目に属する副ゲートフォース線ＧＦ１と接続され、ゲート端子は１列目に属する列選択線Ｘ１と接続されている。ＳＦ用トランジスタＳＦＴ１のドレイン端子は主ソースフォース線ＳＦと接続され、ソース端子は１列目に属する副ソースフォース線ＳＦ１と接続され、ゲート端子は１列目に属する列選択線Ｘ１と接続されている。
【００３１】
同様に、ｍ列目に属する電源線切替回路ＰＳＷｍは、ＤＦ用トランジスタＤＦＴｍ、ＧＦ用トランジスタＧＦＴｍ及びＳＦ用トランジスタＳＦＴｍから構成されている。ＤＦ用トランジスタＤＦＴｍのドレイン端子は主ドレインフォース線ＤＦと接続され、ソース端子はｍ列目に属する副ドレインフォース線ＤＦｍと接続され、ゲート端子はｍ列目に属する列選択線Ｘｍと接続されている。ＧＦ用トランジスタＧＦＴｍのドレイン端子は主ゲートフォース線ＧＦと接続され、ソース端子はｍ列目に属する副ゲートフォース線ＧＦｍと接続され、ゲート端子はｍ列目に属する列選択線Ｘｍと接続されている。ＳＦ用トランジスタＳＦＴｍのドレイン端子は主ソースフォース線ＳＦと接続され、ソース端子はｍ列目に属する副ソースフォース線ＳＦｍと接続され、ゲート端子はｍ列目に属する列選択線Ｘｍと接続されている。
【００３２】
符号ＳＳＷ１〜ＳＳＷｎは、各行毎に設けられ、各行に属する行選択線に供給されるＹセレクト信号に応じて、当該行に属する副ドレインセンス線と主ドレインセンス線ＤＳとの接続／非接続、当該行に属する副ソースセンス線と主ソースセンス線ＳＳとの接続／非接続、及び当該行に属する副ゲートセンス線と主ゲートセンス線ＧＳとの接続／非接続を切り替える検出線切替回路である。
【００３３】
各検出線切替回路ＳＳＷ１〜ＳＳＷｎは、それぞれ３つのＮチャネル型ＭＯＳトランジスタから構成されている。具体的には、例えば、１行目に属する検出線切替回路ＳＳＷ１は、ＤＳ用トランジスタ（ドレイン検出線切替回路）ＤＳＴ１、ＧＳ用トランジスタ（ゲート検出線切替回路）ＧＳＴ１及びＳＳ用トランジスタ（ソース検出線切替回路）ＳＳＴ１から構成されている。ＤＳ用トランジスタＤＳＴ１のソース端子は主ドレインセンス線ＤＳと接続され、ドレイン端子は１行目に属する副ドレインセンス線ＤＳ１と接続され、ゲート端子は１行目に属する行選択線Ｙ１と接続されている。ＧＳ用トランジスタＧＳＴ１のソース端子は主ゲートセンス線ＧＳと接続され、ドレイン端子は１行目に属する副ゲートセンス線ＧＳ１と接続され、ゲート端子は１行目に属する行選択線Ｙ１と接続されている。ＳＳ用トランジスタＳＳＴ１のソース端子は主ソースセンス線ＳＳと接続され、ドレイン端子は１行目に属する副ソースセンス線ＳＳ１と接続され、ゲート端子は１行目に属する行選択線Ｙ１と接続されている。
【００３４】
同様に、ｎ行目に属する検出線切替回路ＳＳＷｎは、ＤＳ用トランジスタＤＳＴｎ、ＧＳ用トランジスタＧＳＴｎ及びＳＳ用トランジスタＳＳＴｎから構成されている。ＤＳ用トランジスタＤＳＴｎのソース端子は主ドレインセンス線ＤＳと接続され、ドレイン端子はｎ行目に属する副ドレインセンス線ＤＳｎと接続され、ゲート端子はｎ行目に属する行選択線Ｙｎと接続されている。ＧＳ用トランジスタＧＳＴｎのソース端子は主ゲートセンス線ＧＳと接続され、ドレイン端子はｎ行目に属する副ゲートセンス線ＧＳｎと接続され、ゲート端子はｎ行目に属する行選択線Ｙｎと接続されている。ＳＳ用トランジスタＳＳＴｎのソース端子は主ソースセンス線ＳＳと接続され、ドレイン端子はｎ行目に属する副ソースセンス線ＳＳｎと接続され、ゲート端子はｎ行目に属する行選択線Ｙｎと接続されている。
【００３５】
続いて、評価セルＣ１１〜Ｃｎｍの詳細な内部回路構成について説明する。なお、各評価セルＣ１１〜Ｃｎｍにおける内部回路構成は共通であるため、以下では評価セルＣ１１を代表的に用いて説明する。
【００３６】
図１に示すように、評価セルＣ１１は、被測定トランジスタＤＵＴ、選択回路１０、第１のトランジスタ（第１のスイッチ）Ｔ１、第２のトランジスタ（第２のスイッチ）Ｔ２、第３のトランジスタ（第３のスイッチ）Ｔ３、第４のトランジスタ（第４のスイッチ）Ｔ４、第５のトランジスタ（第５のスイッチ）Ｔ５及び第６のトランジスタ（第６のスイッチ）Ｔ６から構成されている。
【００３７】
上述したように、被測定トランジスタＤＵＴは、４５ｎｍの微細プロセスで作製された１Ｖ系のＮチャネル型ＭＯＳトランジスタである。また、第１のトランジスタＴ１〜第６のトランジスタＴ６は、特性の安定した３Ｖ系のＮチャネル型ＭＯＳトランジスタであり、選択回路１０も同一プロセスによって作製された３Ｖ系のＭＯＳトランジスタから構成されている。
【００３８】
選択回路１０は、一方の入力端子が自己の行に属する行選択線（ここではＹ１）と接続され、他方の入力端子が自己の列に属する列選択線（ここではＸ１）と接続されていると共に、当該接続された行選択線Ｙ１に供給されるＹセレクト信号ＹＳ１及び列選択線Ｘ１に供給されるＸセレクト信号ＸＳ１に応じて自己の被測定トランジスタＤＵＴの選択／非選択を表す選択信号を出力する。具体的には、この選択回路１０は、ＮＡＮＤ回路１０ａ及びインバータ回路１０ｂから構成されている。
【００３９】
ＮＡＮＤ回路１０ａは、一方の入力端子が自己の行に属する行選択線（ここではＹ１）と接続され、他方の入力端子が自己の列に属する列選択線（ここではＸ１）と接続されており、行選択線Ｙ１に供給されるＹセレクト信号ＹＳ１と列選択線Ｘ１に供給されるＸセレクト信号ＸＳ１との否定論理積信号をインバータ回路１０ｂに出力する。インバータ回路１０ｂは、ＮＡＮＤ回路１０ａの出力信号の論理反転信号を選択信号として出力する。
【００４０】
第１のトランジスタＴ１は、上記選択信号に応じて、自己の列（ここでは１列目）に属する副ドレインフォース線ＤＦ１と自己の被測定トランジスタＤＵＴのドレイン端子との接続／非接続を切り替えるものであり、そのドレイン端子は副ドレインフォース線ＤＦ１と接続され、ソース端子は被測定トランジスタＤＵＴのドレイン端子と接続され、ゲート端子は選択回路１０（詳細にはインバータ回路１０ｂ）の出力端子と接続されている。
【００４１】
第２のトランジスタＴ２は、上記選択信号に応じて、自己の列（ここでは１列目）に属する副ソースフォース線ＳＦ１と自己の被測定トランジスタＤＵＴのソース端子との接続／非接続を切り替えるものであり、そのソース端子は副ソースフォース線ＳＦ１と接続され、ドレイン端子は被測定トランジスタＤＵＴのソース端子と接続され、ゲート端子は選択回路１０（詳細にはインバータ回路１０ｂ）の出力端子と接続されている。
【００４２】
第３のトランジスタＴ３は、上記選択制御信号に応じて、自己の列（ここでは１列目）に属する副ゲートフォース線ＧＦ１と自己の被測定トランジスタＤＵＴのゲート端子との接続／非接続を切り替えるものであり、そのドレイン端子は副ゲートフォース線ＧＦ１と接続され、ソース端子は被測定トランジスタＤＵＴのゲート端子と接続され、ゲート端子は選択回路１０（詳細にはインバータ回路１０ｂ）の出力端子と接続されている。
【００４３】
第４のトランジスタＴ４は、上記選択信号に応じて、自己の行（ここでは１行目）に属する副ドレインセンス線ＤＳ１と自己の被測定トランジスタＤＵＴのドレイン端子との接続／非接続を切り替えるものであり、そのソース端子は副ドレインセンス線ＤＳ１と接続され、ドレイン端子は被測定トランジスタＤＵＴのドレイン端子と接続され、ゲート端子は選択回路１０（詳細にはインバータ回路１０ｂ）の出力端子と接続されている。
【００４４】
第５のトランジスタＴ５は、上記選択信号に応じて、自己の行（ここでは１行目）に属する副ソースセンス線ＳＳ１と自己の被測定トランジスタＤＵＴのソース端子との接続／非接続を切り替えるものであり、そのソース端子は副ソースセンス線ＳＳ１と接続され、ドレイン端子は被測定トランジスタＤＵＴのソース端子と接続され、ゲート端子は選択回路１０（詳細にはインバータ回路１０ｂ）の出力端子と接続されている。
【００４５】
第６のトランジスタＴ６は、上記選択信号に応じて、自己の行（ここでは１行目）に属する副ゲートセンス線ＧＳ１と自己の被測定トランジスタＤＵＴのゲート端子との接続／非接続を切り替えるものであり、そのソース端子は副ゲートセンス線ＧＳ１と接続され、ドレイン端子は被測定トランジスタＤＵＴのゲート端子と接続され、ゲート端子は選択回路１０（詳細にはインバータ回路１０ｂ）の出力端子と接続されている。
【００４６】
このように、本実施形態に係る半導体評価回路では、評価セルの回路構成として、１つの被測定トランジスタ毎にケルビンセンス評価を行うことができる完全分離型ケルビンセンス方式を採用している。ここで、本実施形態に係る半導体評価回路の動作を説明する前に、その前提となる完全分離型ケルビンセンス方式について、図２を参照して予備説明を行う。
【００４７】
図２は、説明の便宜上、図１から評価セルＣ１１に関連する回路部分のみを抽出したものである。また、図２では、電源線切替回路ＰＳＷ１及び検出線切替回路ＳＳＷ１を省略し、第１のトランジスタＴ１のドレイン端子と主ドレインフォース線ＤＦとを直結し、第２のトランジスタＴ２のソース端子と主ソースフォース線ＳＦとを直結し、第３のトランジスタＴ３のドレイン端子と主ゲートフォース線ＧＦとを直結し、第４のトランジスタＴ４のソース端子と主ドレインセンス線ＤＳとを直結し、第５のトランジスタＴ５のソース端子と主ソースセンス線ＳＳとを直結し、第６のトランジスタＴ６のソース端子と主ゲートセンス線ＧＳとを直結した場合を図示している。
【００４８】
この図２において、列選択線Ｘ１及び行選択線Ｙ１に「１」を示すＸセレクト信号ＸＳ１及びＹセレクト信号ＹＳ１が供給されて評価セルＣ１１が選択されると、選択回路１０から「１」を示す選択信号が出力される。これにより、第１のトランジスタＴ１〜第６のトランジスタＴ６の全てはオン状態となり、被測定トランジスタＤＵＴのドレイン端子は主ドレインフォース線ＤＦ及び主ドレインセンス線ＤＳと接続され、ソース端子は主ソースフォース線ＳＦ及び主ソースセンス線ＳＳと接続され、ゲート端子は主ゲートフォース線ＧＦ及び主ゲートセンス線ＧＳと接続される。
【００４９】
このような状態で、外部の電源供給装置から主ドレインフォース線ＤＦにドレイン電圧を供給し、主ソースフォース線ＳＦにソース電圧を供給し、主ゲートフォース線ＧＦにゲート電圧を供給することで被測定トランジスタＤＵＴを駆動させ、主ドレインセンス線ＤＳに生じるドレイン電圧を検出すると共に主ソースセンス線ＳＳに生じるソース電圧、主ゲートセンス線ＧＳに生じるゲート電圧を検出することにより、被測定トランジスタＤＵＴの特性評価を行う。
【００５０】
一方、列選択線Ｘ１及び行選択線Ｙ１の少なくとも一方に「０」を示すＸセレクト信号ＸＳ１またはＹセレクト信号ＹＳ１が出力されて評価セルＣ１１が非選択とされると、選択回路１０の出力は「０」となる。この場合、第１のトランジスタＴ１〜第６のトランジスタＴ６の全てはオフ状態となり、被測定トランジスタＤＵＴは非選択状態となる。
【００５１】
このように完全分離型ケルビンセンス方式を採用した評価セルでは、個々の被測定トランジスタに対してスイッチ（トランジスタ）が設けられており、完全に分離されたケルビンセンス評価が可能となるので高精度の評価が可能である。
しかしながら、例えば、図２に示す評価セルをｎ＝ｍ＝５１２のマトリクス状に配置し、２５６Ｋ個の被測定トランジスタＤＵＴの評価が可能な中規模のＤＭＡ−ＴＥＧを構成する場合において、主ドレインフォース線ＤＦ側の第１のトランジスタＴ１のＷサイズが１５μｍで、非選択時に１０−１３Ａ／μｍのオフリーク及びゲートリーク電流が発生すると仮定すると、トータルのリーク電流は５１２×５１２×１５μｍ×１０−１３Ａ／μｍ≒４００ｎＡとなり、選択された被測定トランジスタＤＵＴに流れるドレイン電流に対して無視できないので、高精度な測定ができないという問題が生じる。
【００５２】
そこで、本実施形態では、完全分離型ケルビンセンス方式を採用した評価セルをマトリクス状に配置してＤＭＡ−ＴＥＧを構成する場合において、図１を用いて説明したように、各列毎に設けられ、各列に属する列選択線に供給されるＸセレクト信号に応じて、当該列に属する副ドレインフォース線と主ドレインフォース線ＤＦとの接続／非接続、当該列に属する副ソースフォース線と主ソースフォース線ＳＦとの接続／非接続、及び当該列に属する副ゲートフォース線と主ゲートフォース線ＧＦとの接続／非接続を切り替える電源線切替回路ＰＳＷ１〜ＰＳＷｍを設けることにより、１つの評価セルを選択した場合に発生するトータルのリーク電流の低減を図っている。
【００５３】
以下、図１に示す本実施形態に係る半導体評価回路の動作説明において、本実施形態におけるリーク電流の低減原理について説明する。なお、以下では、評価セルＣ１１の被測定トランジスタＤＵＴを評価対象として選択する場合を例示して説明する。
【００５４】
まず、列選択線Ｘ１及び行選択線Ｙ１に「１」を示すＸセレクト信号ＸＳ１及びＹセレクト信号ＹＳ１が供給されて評価セルＣ１１が選択されると、１列目に属する電源線切替回路ＰＳＷ１におけるＤＦ用トランジスタＤＦＴ１、ＧＦ用トランジスタＧＦＴ１及びＳＦ用トランジスタＳＦＴ１が全てオン状態となるため、１列目に属する副ドレインフォース線ＤＦ１と主ドレインフォース線ＤＦとが接続され、副ゲートフォース線ＧＦ１と主ゲートフォース線ＧＦとが接続され、副ソースフォース線ＳＦ１と主ソースフォース線ＳＦとが接続される。
【００５５】
一方、他の列（２列目〜ｍ列目）に属する列選択線Ｘ２〜Ｘｍには、「０」を示すＸセレクト信号ＸＳ２〜ＸＳｍが供給されるため、２列目〜ｍ列目に属する電源線切替回路ＰＳＷ２〜ＰＳＷｍにおける各トランジスタはオフ状態となり、２列目〜ｍ列目に属する副ドレインフォース線ＤＦ２〜ＤＦｍ、副ゲートフォース線ＧＦ２〜ＧＦｍ及び副ソースフォース線ＳＦ２〜ＳＦｍは、主ドレインフォース線ＤＦ、主ゲートフォース線ＧＦ及び主ソースフォース線ＳＦと非接続状態となる。
【００５６】
また、この時、１行目に属する検出線切替回路ＳＳＷ１におけるＤＳ用トランジスタＤＳＴ１、ＧＳ用トランジスタＧＳＴ１及びＳＳ用トランジスタＳＳＴ１が全てオン状態となるため、１行目に属する副ドレインセンス線ＤＳ１と主ドレインセンス線ＤＳとが接続され、副ゲートセンス線ＧＳ１と主ゲートセンス線ＧＳとが接続され、副ソースセンス線ＳＳ１と主ソースセンス線ＳＳとが接続される。
【００５７】
一方、他の行（２行目〜ｎ行目）に属する行選択線Ｙ２〜Ｙｎには、「０」を示すＹセレクト信号ＹＳ２〜ＹＳｎが供給されるため、２行目〜ｎ行目に属する検出線切替回路ＳＳＷ２〜ＳＳＷｎにおける各トランジスタはオフ状態となり、２行目〜ｎ行目に属する副ドレインセンス線ＤＳ２〜ＤＳｍ、副ゲートセンス線ＧＳ２〜ＧＳｍ及び副ソースセンス線ＳＳ２〜ＳＳｍは、主ドレインセンス線ＤＳ、主ゲートセンス線ＧＳ及び主ソースセンス線ＳＳと非接続状態となる。
【００５８】
そして、評価セルＣ１１では、選択回路１０から「１」を示す選択信号が出力され、第１のトランジスタＴ１〜第６のトランジスタＴ６の全てはオン状態となり、被測定トランジスタＤＵＴのドレイン端子は副ドレインフォース線ＤＦ１（つまり主ドレインフォース線ＤＦ）及び副ドレインセンス線ＤＳ１（つまり主ドレインセンス線ＤＳ）と接続され、ソース端子は副ソースフォース線ＳＦ１（つまり主ソースフォース線ＳＦ）及び副ソースセンス線ＳＳ１（つまり主ソースセンス線ＳＳ）と接続され、ゲート端子は副ゲートフォース線ＧＦ１（つまり主ゲートフォース線ＧＦ）及び副ゲートセンス線ＧＳ１（つまり主ゲートセンス線ＧＳ）と接続される。
【００５９】
このような状態で、外部の電源供給装置からドレインフォース端子ＤＦＰ（主ドレインフォース線ＤＦ）にドレイン電圧ＶＤを供給し、ソースフォース端子ＳＦＰ（主ソースフォース線ＳＦ）にソース電圧ＶＳを供給し、ゲートフォース端子ＧＦＰ（主ゲートフォース線ＧＦ）にゲート電圧ＶＧを供給することで評価セルＣ１１の被測定トランジスタＤＵＴを駆動させる。この時、外部の電圧測定器によって、ドレインセンス端子ＤＳＰ（主ドレインセンス線ＤＳ）の電圧を測定すると共にソースセンス端子ＳＳＰ（主ソースセンス線ＳＳ）の電圧、ゲートセンス端子ＧＳＰ（主ゲートセンス線ＧＳ）の電圧を測定することにより、被測定トランジスタＤＵＴのドレイン端子電圧、ソース端子電圧及びゲート端子電圧を監視し、各端子電圧が所望の電圧になるように電源供給装置から供給するドレイン電圧ＶＤ、ソース電圧ＶＳ及びゲート電圧ＶＧを調整する。そして、例えば、ドレイン電圧ＶＤ及びソース電圧ＶＳを固定し、ゲート電圧ＶＧを所望の範囲で振った場合のドレイン−ソース間に流れる電流（ドレイン電流ＩＤ）を測定することにより、被測定トランジスタＤＵＴの特性評価を行う。なお、ドレイン電流ＩＤを測定するためには、ソースフォース端子ＳＦＰと電源供給装置との間に直列に電流計を接続すれば良い。
【００６０】
このように評価セルＣ１１が選択されて被測定トランジスタＤＵＴの特性評価が行われている間、１列目に属する他の評価セルＣ２１〜Ｃｎ１における第１のトランジスタＴ１〜第６のトランジスタＴ６の全てはオフ状態となるため、評価セルＣ２１〜Ｃｎ１における被測定トランジスタＤＵＴは１列目に属する副ドレインフォース線ＤＦ１、副ゲートフォース線ＧＦ１及び副ソースフォース線ＳＦ１と電気的に切り離された状態となる。副ドレインフォース線ＤＦ１、副ゲートフォース線ＧＦ１及び副ソースフォース線ＳＦ１は、１列目に属する評価セルＣ１１〜Ｃｎ１に対して共通の配線であるため、非選択の評価セルＣ２１〜Ｃｎ１にもドレイン電圧ＶＤ、ソース電圧ＶＳ及びゲート電圧ＶＧが供給されることになり、図２で説明したようなオフリーク電流及びゲートリーク電流が発生することになる。
【００６１】
しかしながら、本実施形態に係る半導体評価回路では、選択対象の評価セルＣ１１が属する列（ここでは１列目）の副ドレインフォース線ＤＦ１、副ゲートフォース線ＧＦ１及び副ソースフォース線ＳＦ１のみを主ドレインフォース線ＤＦ、主ゲートフォース線ＧＦ及び主ソースフォース線ＳＦに接続し、他の列（２列目〜ｍ列目）の副ドレインフォース線ＤＦ２〜ＤＦｍ、副ゲートフォース線ＧＦ２〜ＧＦｍ及び副ソースフォース線ＳＦ２〜ＳＦｍは、スイッチＰＳＷ２〜ＰＳＷｍによって、主ドレインフォース線ＤＦ、主ゲートフォース線ＧＦ及び主ソースフォース線ＳＦと電気的に切り離した状態としている。
【００６２】
ここで、まず、選択対象の評価セルＣ１１が属する列に発生するリーク電流を計算する。例えば１列当たり５１２個（ｎ＝５１２）の評価セルが設けられており、主ドレインフォース線ＤＦ側の第１のトランジスタＴ１のＷサイズが１５μｍで、非選択時に１０−１３Ａ／μｍのオフリーク及びゲートリーク電流が発生すると仮定すると、選択対象の評価セルＣ１１が属する列のトータルのリーク電流は５１１×１５μｍ×１０−１３Ａ／μｍ≒０．８ｎＡとなり、図２で説明した場合と比較して半導体評価回路全体で発生するトータルのリーク電流を１／５００程度にまで低減できることになる。
【００６３】
次に、主ドレインフォース線ＤＦ、主ゲートフォース線ＧＦ、主ソースフォース線ＳＦに接続されている非選択のスイッチＰＳＷ２〜ＰＳＷｍのオフリークを計算する。例えば、主ドレインフォース線ＤＦのリークについて考察すると、トランジスタＤＦＴ２はＷサイズが６０μｍに設定されており、非選択時に１０−１３Ａ／μｍのオフリークが発生するとすると、ＤＦＴ２〜ＤＦＴｍの５１１個が接続されるため、トータルのオフリーク電流は、５１１×６０μｍ×１０−１３Ａ／μｍ≒３ｎＡとなり、図２で説明した場合と比べて１／１００程度になる。ここで、Ｗ＝６０μｍとしたのは、ドレイン電流を多く取りたいからで、必要に応じてＴ１と同じ１５μｍとすれば、リーク電流も１／４になる。
【００６４】
一方、行方向についても同じであるが、センス側のトランジスタには電流が流れないので、例えば、Ｔ４、Ｔ５、Ｔ６あるいはＤＳＴ１、ＧＳＴ１、ＳＳＴ１等のトランジスタのＷは１μｍ程度で十分なので、リーク電流はさらに低減化される。
【００６５】
このように、本実施形態に係る半導体評価回路によれば、半導体評価回路全体で発生するトータルのリーク電流を低減することができ、選択対象の被測定トランジスタの特性を高精度に測定することが可能な大規模ＤＭＡ−ＴＥＧを提供することができる。
【００６６】
続いて、図３〜図７を参照して、本実施形態に係る半導体評価回路の構成、動作及び被測定トランジスタの評価方法について詳細に説明する。
図３は、列選択線Ｘ１〜ＸｍにＸセレクト信号ＸＳ１〜ＸＳｍを供給し、行選択線Ｙ１〜ＹｎにＹセレクト信号ＹＳ１〜ＹＳｎを供給する回路を含めた半導体評価回路の全体回路図である。この図３に示すように、本実施形態に係る半導体評価回路は、Ｘセレクト信号及びＹセレクト信号を供給するための回路として、セルテスト回路２０、Ｘセレクト用プリデコーダＰＤＸ、Ｙセレクト用プリデコーダＰＤＹ、Ｘセレクト用メインデコーダＭＤＸ及びＹセレクト用メインデコーダＭＤＹを備えている。なお、図３では、ｎ＝ｍ＝５１２の場合を想定している。また、セルテスト回路２０、Ｘセレクト用プリデコーダＰＤＸ、Ｙセレクト用プリデコーダＰＤＹ、Ｘセレクト用メインデコーダＭＤＸ及びＹセレクト用メインデコーダＭＤＹは、本発明における選択信号供給回路を構成するものである。
【００６７】
セルテスト回路２０は、セレクタ制御信号（選択制御信号）ＳＥＬＣＯＮＴ、クロック信号ＣＬＫ、９ビットのＸアドレス信号（列アドレス信号）ＡＸ０〜ＡＸ８、９ビットのＹアドレス信号（行アドレス信号）ＡＹ０〜ＡＹ８、テスト信号ＴＥＳＴ０及びＴＥＳＴ１を入力とし、これら各信号を基にＸアドレスデコード信号ＡＸＤＥＣ＜８：０＞及びＡＸＤＥＣＢ＜８：０＞を生成してＸセレクト用プリデコーダＰＤＸに出力すると共に、Ｙアドレスデコード信号ＡＹＤＥＣ＜８：０＞及びＡＹＤＥＣＢ＜８：０＞を生成してＹセレクト用プリデコーダＰＤＹに出力する。なお、ＡＸＤＥＣ＜８：０＞とは、９ビットの信号であるＡＸＤＥＣ０〜ＡＸＤＥＣ８を統合して表記したものであり、ＡＸＤＥＣＢ＜８：０＞とはＡＸＤＥＣ＜８：０＞の論理反転信号である。ＡＹＤＥＣ＜８：０＞及びＡＹＤＥＣＢ＜８：０＞についても同様である。
【００６８】
図４は、セルテスト回路２０の内部回路構成図である。この図４に示すように、セルテスト回路２０は、カウンタ回路ＣＴ、１８個のセレクタ回路ＳＴ０〜ＳＴ１７、１８個のデコード信号出力回路ＤＣ０〜ＤＣ１７から構成されている。
【００６９】
カウンタ回路ＣＴは、セレクタ制御信号ＳＥＬＣＯＮＴ及びクロック信号ＣＬＫを入力とし、セレクタ制御信号ＳＥＬＣＯＮＴが「１」の場合に、クロック信号ＣＬＫの立ち上りエッジに同期してカウント動作を行い、そのカウント結果を１８ビットのカウンタアドレス信号ＣＡ０〜ＣＡ１７として出力する。なお、０ビット目のカウンタアドレス信号ＣＡ０はセレクタ回路ＳＴ０に出力され、１ビット目のカウンタアドレス信号ＣＡ１はセレクタ回路ＳＴ１に出力され、以下同様に、１７ビット目のカウンタアドレス信号ＣＡ１７はセレクタ回路ＳＴ１７に出力される。
【００７０】
セレクタ回路ＳＴ０は、セレクタ制御信号ＳＥＬＣＯＮＴの論理反転信号であるＳＥＬ信号と、０ビット目のカウンタアドレス信号ＣＡ０と、０ビット目のＹアドレス信号ＡＹ０とを入力とし、ＳＥＬ信号のレベルに応じてカウンタアドレス信号ＣＡ０とＹアドレス信号ＡＹ０とのいずれか一方を選択的に出力する。具体的には、ＳＥＬ信号が「０」（つまりセレクタ制御信号ＳＥＬＣＯＮＴが「１」）の場合に、カウンタアドレス信号ＣＡ０が出力され、ＳＥＬ信号が「１」（つまりセレクタ制御信号ＳＥＬＣＯＮＴが「０」）の場合に、Ｙアドレス信号ＡＹ０が出力される。
【００７１】
セレクタ回路ＳＴ１〜ＳＴ８も同様である。すなわち、例えば、セレクタ回路ＳＴ８は、ＳＥＬ信号と、８ビット目のカウンタアドレス信号ＣＡ８と、８ビット目のＹアドレス信号ＡＹ８とを入力とし、ＳＥＬ信号のレベルに応じてカウンタアドレス信号ＣＡ８とＹアドレス信号ＡＹ８とのいずれか一方を選択的に出力する。
【００７２】
セレクタ回路ＳＴ９は、ＳＥＬ信号と、９ビット目のカウンタアドレス信号ＣＡ９と、０ビット目のＸアドレス信号ＡＸ０とを入力とし、ＳＥＬ信号のレベルに応じてカウンタアドレス信号ＣＡ９とＸアドレス信号ＡＸ０とのいずれか一方を選択的に出力する。具体的には、ＳＥＬ信号が「０」の場合に、カウンタアドレス信号ＣＡ９が出力され、ＳＥＬ信号が「１」の場合に、Ｘアドレス信号ＡＸ０が出力される。
【００７３】
セレクタ回路ＳＴ１０〜ＳＴ１７も同様である。すなわち、例えば、セレクタ回路ＳＴ１７は、ＳＥＬ信号と、１７ビット目のカウンタアドレス信号ＣＡ１７と、８ビット目のＸアドレス信号ＡＸ８とを入力とし、ＳＥＬ信号のレベルに応じてカウンタアドレス信号ＣＡ１７とＸアドレス信号ＡＸ８とのいずれか一方を選択的に出力する。
このように、カウンタ回路ＣＴから出力されるカウンタアドレス信号ＣＡ＜１７：０＞の内、ＣＡ＜８：０＞はＹアドレス信号ＡＹ＜８：０＞と対応関係にあり、ＣＡ＜１７：９＞はＸアドレス信号ＡＸ＜８：０＞と対応関係にある。
【００７４】
デコード信号出力回路ＤＣ０は、セレクタ回路ＳＴ１の出力信号と、テスト信号ＴＥＳＴ０の論理反転信号ＴＥＳＴＢ０と、テスト信号ＴＥＳＴ１の論理反転信号ＴＥＳＴＢ１とを入力とし、ＴＥＳＴＢ０信号及びＴＥＳＴＢ１信号の両方が「１」の場合（つまりテスト信号ＴＥＳＴ０及びＴＥＳＴ１の両方が「０」の場合）は、セレクタ回路ＳＴ１の出力信号（ＣＡ０とＡＹ０のいずれか）を０ビット目のＹアドレスデコード信号ＡＹＤＥＣ０として出力すると共に、その論理反転信号をＡＹＤＥＣＢ０として出力する。また、このデコード信号出力回路ＤＣ０は、テスト信号ＴＥＳＴ０が「１」（ＴＥＳＴＢ０が「０」）且つテスト信号ＴＥＳＴ１が「０」（ＴＥＳＴＢ１が「１」）の場合、Ｙアドレスデコード信号ＡＹＤＥＣ０として「０」を出力する（ＡＹＤＥＣＢ０も「０」）。さらに、デコード信号出力回路ＤＣ０は、テスト信号ＴＥＳＴ０のレベルに関係なくテスト信号ＴＥＳＴ１が「１」（ＴＥＳＴＢ１が「０」）の場合、Ｙアドレスデコード信号ＡＹＤＥＣ０として「１」を出力する（ＡＹＤＥＣＢ０も「１」）。
【００７５】
デコード信号出力回路ＤＣ１〜ＤＣ８も同様である。すなわち、例えば、デコード信号出力回路ＤＣ８は、セレクタ回路ＳＴ８の出力信号と、ＴＥＳＴＢ０信号及びＴＥＳＴＢ１とを入力とし、ＴＥＳＴＢ０信号及びＴＥＳＴＢ１信号のレベルに応じて、セレクタ回路ＳＴ８の出力信号（ＣＡ８とＡＹ８のいずれか）、「０」または「１」のいずれかを８ビット目のＹアドレスデコード信号ＡＹＤＥＣ８（ＡＹＤＥＣＢ８）として出力する。
【００７６】
デコード信号出力回路ＤＣ９は、セレクタ回路ＳＴ９の出力信号と、ＴＥＳＴＢ０信号及びＴＥＳＴＢ１とを入力とし、ＴＥＳＴＢ０信号及びＴＥＳＴＢ１信号のレベルに応じて、セレクタ回路ＳＴ９の出力信号（ＣＡ９とＡＸ０のいずれか）、「０」または「１」のいずれかを０ビット目のＸアドレスデコード信号ＡＸＤＥＣ０（ＡＸＤＥＣＢ０）として出力する。
【００７７】
デコード信号出力回路ＤＣ１０〜ＤＣ１７も同様である。すなわち、例えば、デコード信号出力回路ＤＣ１７は、セレクタ回路ＳＴ１７の出力信号と、ＴＥＳＴＢ０信号及びＴＥＳＴＢ１とを入力とし、ＴＥＳＴＢ０信号及びＴＥＳＴＢ１信号のレベルに応じて、セレクタ回路ＳＴ１７の出力信号（ＣＡ１７とＡＸ８のいずれか）、「０」または「１」のいずれかを８ビット目のＸアドレスデコード信号ＡＸＤＥＣ８（ＡＹＤＥＣＢ８）として出力する。
【００７８】
以上のようなセルテスト回路２０の入力信号と出力信号との関係を表す真理値表を図５に示す。この図５に示すように、テスト信号ＴＥＳＴ０及びＴＥＳＴ１の両方が「０」で且つセレクタ制御信号ＳＥＬＣＯＮＴが「０」の場合、セルテスト回路２０はノーマルモード（ランダムアクセス：通常評価モードにおける第１のアドレスモード）状態となり、入力されるＹアドレス信号ＡＹ＜８：０＞及びＸアドレス信号ＡＸ＜８：０＞が、そのままＹアドレスデコード信号ＡＹＤＥＣ＜８：０＞（ＡＹＤＥＣＢ＜８：０＞）及びＸアドレスデコード信号ＡＸＤＥＣ＜８：０＞（ＡＸＤＥＣＢ＜８：０＞）として出力される。
【００７９】
また、テスト信号ＴＥＳＴ０及びＴＥＳＴ１の両方が「０」で且つセレクタ制御信号ＳＥＬＣＯＮＴが「１」の場合、セルテスト回路２０はノーマルモード（カウンタアクセス：通常評価モードにおける第２のアドレスモード）状態となり、カウンタ回路ＣＴから出力されるカウンタアドレス信号ＣＡ＜８：０＞がＹアドレスデコード信号ＡＹＤＥＣ＜８：０＞（ＡＹＤＥＣＢ＜８：０＞）として出力され、カウンタ回路ＣＴから出力されるカウンタアドレス信号ＣＡ＜１７：９＞がＸアドレスデコード信号ＡＸＤＥＣ＜８：０＞（ＡＸＤＥＣＢ＜８：０＞）として出力される。
【００８０】
また、テスト信号ＴＥＳＴ０が「１」且つＴＥＳＴ１が「０」の場合、セルテスト回路２０はテストモード（全評価セル非選択：第２のテストモード）状態となり、Ｙアドレスデコード信号ＡＹＤＥＣ＜８：０＞及びＸアドレスデコード信号ＡＸＤＥＣ＜８：０＞は全て「０」となる（ＡＹＤＥＣＢ＜８：０＞及びＡＸＤＥＣＢ＜８：０＞も全て「０」となる）。
【００８１】
また、テスト信号ＴＥＳＴ０のレベルに関係なくＴＥＳＴ１が「１」の場合、セルテスト回路２０はテストモード（全評価セル選択：第１のテストモード）状態となり、Ｙアドレスデコード信号ＡＹＤＥＣ＜８：０＞及びＸアドレスデコード信号ＡＸＤＥＣ＜８：０＞は全て「１」となる（ＡＹＤＥＣＢ＜８：０＞及びＡＸＤＥＣＢ＜８：０＞も全て「１」となる）。
以上がセルテスト回路２０の説明であり、以下では図３に戻って説明を続ける。
【００８２】
Ｘセレクト用プリデコーダＰＤＸは、セルテスト回路２０から入力されるＸアドレスデコード信号ＡＸＤＥＣ＜８：０＞及びＡＸＤＥＣＢ＜８：０＞をプリデコード処理した後、その処理結果であるプリデコード信号をＸセレクト用メインデコーダＭＤＸに出力する。Ｘセレクト用メインデコーダＭＤＸは、Ｘセレクト用プリデコーダＰＤＸから入力されるプリデコード信号を基にＸセレクト信号ＸＳ１〜ＸＳｍ（ｍ＝５１２）を生成して列選択線Ｘ１〜Ｘｍに供給する。
【００８３】
Ｙセレクト用プリデコーダＰＤＹは、セルテスト回路２０から入力されるＹアドレスデコード信号ＡＹＤＥＣ＜８：０＞及びＡＹＤＥＣＢ＜８：０＞をプリデコード処理した後、その処理結果であるプリデコード信号をＹセレクト用メインデコーダＭＤＹに出力する。Ｙセレクト用メインデコーダＭＤＹは、Ｙセレクト用プリデコーダＰＤＹから入力されるプリデコード信号を基にＹセレクト信号ＹＳ１〜ＹＳｎ（ｎ＝５１２）を生成して行選択線Ｙ１〜Ｙｎに供給する。
【００８４】
続いて、上記のようにセルテスト回路２０、Ｘセレクト用プリデコーダＰＤＸ、Ｙセレクト用プリデコーダＰＤＹ、Ｘセレクト用メインデコーダＭＤＸ及びＹセレクト用メインデコーダＭＤＹを備えた半導体評価回路の動作及び被測定トランジスタの評価方法について説明する。
【００８５】
図６は、ノーマルモード時（テスト信号ＴＥＳＴ０及びＴＥＳＴ１が「０」）における各信号の時間的関係を表すタイミングチャートである。この図６に示すように、ノーマルモード時において、セレクタ制御信号ＳＥＬＣＯＮＴが「０」の期間では、Ｙアドレス信号ＡＹ＜８：０＞及びＸアドレス信号ＡＸ＜８：０＞が、そのままＹアドレスデコード信号ＡＹＤＥＣ＜８：０＞及びＸアドレスデコード信号ＡＸＤＥＣ＜８：０＞として出力される。すなわち、この場合、ユーザがＹアドレス信号ＡＹ＜８：０＞及びＸアドレス信号ＡＸ＜８：０＞を自由に設定することにより、所望のＸＹ座標（行及び列）に配置されている評価セルの被測定トランジスタを選択することができる（ランダムアクセス）。
【００８６】
また、図６に示すように、ノーマルモード時において、セレクタ制御信号ＳＥＬＣＯＮＴが「１」の期間では、クロック信号ＣＬＫの立ち上がりエッジに同期して、カウンタアドレス信号ＣＡ＜１７：０＞がカウントアップされ、このカウンタアドレス信号ＣＡ＜１７：０＞の内、ＣＡ＜８：０＞がＹアドレスデコード信号ＡＹＤＥＣ＜８：０＞として出力され、ＣＡ＜１７：９＞がＸアドレスデコード信号ＡＸＤＥＣ＜８：０＞として出力される。すなわち、この場合、カウンタアドレス信号ＣＡ＜１７：０＞のカウントアップ動作に同期して、自動的に１行１列目の評価セルからｎ（＝５１２）行ｍ（＝５１２）列目の評価セルまで順次選択されることになる（カウンタアクセス）。
【００８７】
このようにノーマルモード時では、セレクタ制御信号ＳＥＬＣＯＮＴのレベルによってランダムアクセスとカウンタアクセスとのいずれか一方を用いることができるが、どちらのアクセス方式であっても、選択された評価セルの被測定トランジスタの評価方法は同じである。また、図６をみても判るように、カウンタアクセスモードのときは、アドレス入力ピンＡＹ（８：０）、ＡＸ（８：０）の１８本が必要なくなるので、評価用のピン数を削減するためには有効である。
【００８８】
図７は、各モード時における被測定トランジスタの評価方法を表したものである。この図７に示すように、ノーマルモード時では、被測定トランジスタがＮチャネル型ＭＯＳトランジスタである場合には、主ドレインフォース線ＤＦにドレイン電圧ＶＤ＝１．０Ｖを供給し、主ソースフォース線ＳＦにソース電圧ＶＳ＝０Ｖを供給し、主ゲートフォース線ＧＦにゲート電圧ＶＧを供給することで、選択された評価セルの被測定トランジスタＤＵＴを駆動させる。そして、ゲート電圧ＶＧを所望の範囲で振った場合に被測定トランジスタＤＵＴに流れるドレイン電流ＩＤを測定することにより、被測定トランジスタＤＵＴの特性評価を行う。
なお、被測定トランジスタがＰチャネル型ＭＯＳトランジスタである場合には、ドレイン電圧ＶＤ＝０Ｖ、ソース電圧ＶＳ＝１．０Ｖ、ゲート電圧ＶＧ＝０Ｖと設定して特性評価を行う。
【００８９】
一方、図７に示すように、テストモード（全評価セル選択）時では、全ての評価セルが同時に選択されるため、ドレインフォース端子ＤＦＰ、ゲートフォース端子ＧＦＰ及びソースフォース端子ＳＦＰを介して全評価セルの被測定トランジスタＤＵＴに各電圧を印加することにより、ストレステストを行うことができる。具体的には、図７に示すゲートストレス、ドレインストレスＡ（ドレイン、ソースのストレス）、ドレインストレスＢ（ドレインのみをストレス）の何れかを選択して、それぞれで設定されているドレイン電圧ＶＤ、ソース電圧ＶＳ及びゲート電圧ＶＧを印加することにより、全ての被測定トランジスタＤＵＴに同時に電圧が印加され、短時間でストレステストを行うことができる。
【００９０】
また、図７に示すように、テストモード（全評価セル非選択）時では、全ての評価セルが同時に非選択となるため、被測定トランジスタがＮチャネル型ＭＯＳトランジスタの場合は、ソース電圧ＶＳ＝０Ｖと設定し、ドレイン電圧ＶＤ及びゲート電圧ＶＧを所望の範囲で振ることにより、半導体評価回路全体で生じるトータルのリーク電流を測定することができる。また、被測定トランジスタがＰチャネル型ＭＯＳトランジスタの場合は、ドレイン電圧ＶＤ＝ゲート電圧ＶＧ＝０Ｖと設定し、ソース電圧ＶＳを所望の範囲で振ることにより、半導体評価回路全体で生じるトータルのリーク電流を測定することができる。
【００９１】
以上のように、本実施形態に係る半導体評価回路を用いることにより、ノーマルモード時では、半導体評価回路全体で発生するトータルのリーク電流を低減することができ、選択対象の被測定トランジスタの特性を高精度に測定することが可能となると共に、テストモード時では、全ての被測定トランジスタのストレステストを短時間で行うことができ、さらに、半導体評価回路全体で生じるトータルのリーク電流を測定することができる。
【００９２】
なお、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、被測定トランジスタの個数は上述した例に限定されず、行と列の関係を入れ替えても良い。また、上記実施形態では、副ドレインフォース線、副ソースフォース線及び副ゲートフォース線の３本を列方向に設け、副ドレインセンス線、副ソースセンス及び副ゲートセンス線の３本を行方向に設けた場合を例示したが、これらフォース線とセンス線は、行方向と列方向のどちらに設けるか決まっているわけではなく、例えば、フォース線とセンス線の全て（６本）を行方向または列方向の一方に設けても良いし、または、フォース線とセンス線とペアにして、ドレインフォースとドレインセンス、ゲートフォースとゲートセンス、ソースフォースとソースセンスというような組み合わせで、行方向２本、列方向４本としても良い。
【００９３】
また、上記実施形態では、評価セルの内部回路構成として完全分離型ケルビンセンス方式を採用した場合を例示して説明したが、これに限定されず、例えば図８に示すような評価セルの変形例を採用しても良い。
図８に示すように、変形例における評価セルＣ１１’は、Ｎチャネル型ＭＯＳトランジスタである、被測定トランジスタＤＵＴの他、第１のトランジスタＴ１０、第２のトランジスタＴ１１及び第３のトランジスタＴ１２を備えている。
【００９４】
被測定トランジスタＤＵＴのドレイン端子は副ドレインフォース線ＤＦ１及び副ドレインセンス線ＤＳ１と接続され、ソース端子は副ソースフォース線ＳＦ１及び第１のトランジスタＴ１０のドレイン端子と接続され、ゲート端子は第２のトランジスタＴ１１のソース端子及び第３のトランジスタＴ１２のドレイン端子と接続されている。
【００９５】
第１のトランジスタＴ１０のドレイン端子は被測定トランジスタＤＵＴのソース端子と接続され、ソース端子は副ソースセンス線ＳＳ１と接続され、ゲート端子は行選択線Ｙ１と接続されている。第２のトランジスタＴ１１のドレイン端子は副ゲートフォース線ＧＦ１と接続され、ソース端子は被測定トランジスタＤＵＴのゲート端子と接続され、ゲート端子は行選択線Ｙ１と接続されている。第３のトランジスタＴ１２のドレイン端子は被測定トランジスタＤＵＴのゲート端子と接続され、ソース端子はグランドラインと接続され、ゲート端子には行選択線Ｙ１の論理反転信号が入力されている。
【００９６】
このように構成された評価セルＣ１１’が選択されると、被測定トランジスタＤＵＴのドレイン端子は、副ドレインフォース線ＤＦ１を介して主ドレインフォース線ＤＦと接続されると共に、副ドレインセンス線ＤＳ１を介して主ドレインセンス線ＤＳと接続され、ソース端子は副ドレインフォース線ＳＦ１を介して主ソースフォース線ＳＦと接続される。この時、第１のトランジスタＴ１０及び第２のトランジスタＴ１１はオン状態となり、第３のトランジスタＴ１２はオフ状態となるため、被測定トランジスタＤＵＴのゲート端子は副ゲートフォース線ＧＦ１を介して主ゲートフォース線ＧＦと接続され、ソース端子は副ソースセンス線ＳＳ１を介して主ソースセンス線ＳＳと接続される。
【００９７】
一方、評価セルＣ１１’が非選択の場合は、第３のトランジスタＴ１２のみがオン状態となり、被測定トランジスタＤＵＴのゲート端子はグランドレベルに保持されるため、非選択時の被測定トランジスタＤＵＴのオフリーク電流を低減することができる。
このように、図８で例示した評価セルの変形例では、被測定トランジスタＤＵＴのゲート端子電圧を検出しないタイプのものであるため、副ゲートセンス線ＧＳ１及び主ゲートセンス線ＧＳを削除しても良い。
【符号の説明】
【００９８】
Ｃ１１〜Ｃｎｍ…評価セル、ＤＦ…主ドレインフォース線、ＧＦ…主ゲートフォース線、ＳＦ…主ソースフォース線、ＤＦ１〜ＤＦｍ…副ドレインフォース線、ＧＦ１〜ＧＦｍ…副ゲートフォース線、ＳＦ１〜ＳＦｍ…副ソースフォース線、ＤＳ…主ドレインセンス線、ＧＳ…主ゲートセンス線、ＳＳ…主ソースセンス線、ＤＳ１〜ＤＳｎ…副ドレインセンス線、ＧＳ１〜ＧＳｎ…副ゲートセンス線、ＳＳ１〜ＳＳｎ…副ソースセンス線、Ｘ１〜Ｘｍ…列選択線、Ｙ１〜Ｙｎ…行選択線、ＰＳＷ１〜ＰＳＷｍ…電源線切替回路、ＳＳＷ１〜ＳＳＷｎ…検出線切替回路、ＤＵＴ…被測定トランジスタ、１０…選択回路、Ｔ１…第１のトランジスタ、Ｔ２…第２のトランジスタ、Ｔ３…第３のトランジスタ、Ｔ４…第４のトランジスタ、Ｔ５…第５のトランジスタ、Ｔ６…第６のトランジスタ、２０…セルテスト回路、ＰＤＸ…Ｘセレクト用プリデコーダ、ＰＤＹ…Ｙセレクト用プリデコーダ、ＭＤＸ…Ｘセレクト用メインデコーダ、ＭＤＹ…Ｙセレクト用メインデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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