(57)【特許請求の範囲】
【請求項１】
ＧａＮ系半導体層の表面に接して屈折率が２．１以上２．２未満の窒化シリコン膜を形成する工程と、
前記屈折率が２．１以上２．２未満の窒化シリコン膜の開口にソース電極およびドレイン電極からなるＦＥＴのオーミック電極を形成する工程と、
前記屈折率が２．１以上２．２未満の窒化シリコン膜の開口に形成されたオーミック電極を熱処理する工程と、
を有し、
前記窒化シリコン膜の膜厚は、２０ｎｍから８０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項２】
前記オーミック電極はＡｌを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記熱処理の温度は、５５０℃以上６００℃以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ＧａとＮとを含む化合物半導体層を有する層上に窒化シリコン膜を形成する工程及び熱処理する工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
Ｇａ（ガリウム）とＮ（窒素）とを含む化合物半導体（ＧａＮ系半導体）層を用いた半導体装置、例えばＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）等のＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、携帯電話基地局用増幅器などの高周波数かつ高出力で動作する高周波高出力増幅用素子として注目されている。ＧａＮ系半導体としては、例えば、窒化ガリウム（ＧａＮ）並びにＧａＮと窒化アルミニウム（ＡｌＮ）または窒化インジウム（ＩｎＮ）との混晶であるＡｌＧａＮまたはＩｎＧａＮ等の半導体がある。ＧａＮ系半導体を用いたＦＥＴ(以下、ＧａＮ系ＦＥＴ)においては、より高性能、高信頼性を実現するための技術開発が進められている。
【０００３】
ＧａＮ系ＦＥＴにおいては、電流コラプスが発生するという課題がある。電流コラプスとは、ソース電極とドレイン電極との間に電圧を印加したときに、その電圧の増加とともにドレイン電流が増加していくが、所定のドレイン電圧以上となると、ドレイン電流が減少する現象である。
【０００４】
このような電流コラプス対策として、特許文献１に記載のような技術が提案されている。特許文献１では、屈折率としては２．２以上の窒化シリコン膜を半導体層表面に形成することで、電流コラプスを低減している。
【特許文献１】特開２００６−２７８８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、窒化シリコン膜は屈折率が高くなるほど圧縮応力が大きくなって膜剥がれ等が懸念される。
【０００６】
本発明は、上記課題に鑑みて、低屈折率の窒化シリコン膜を用いた場合であっても、膜付け後熱処理することで電流コラプスを低減し、かつ膜剥がれ等を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の半導体装置の製造方法においては、ＧａＮ系半導体層の表面に接して屈折率が２．１以上２．２未満の窒化シリコン膜を形成する工程と、前記屈折率が２．１以上２．２未満の窒化シリコン膜の開口にソース電極およびドレイン電極からなるＦＥＴのオーミック電極を形成する工程と、前記屈折率が２．１以上２．２未満の窒化シリコン膜の開口に形成されたオーミック電極を熱処理する工程と、を有し、前記窒化シリコン膜の膜厚は、２０ｎｍから８０ｎｍである。本発明によれば、屈折率が２．１以上２．２未満の窒化シリコン膜を利用するため、圧縮応力が小さく、膜剥がれなどを抑制することができる。そして、このような窒化シリコン膜が形成された状態でオーミック電極の熱処理を実施するため、低屈折率の窒化シリコン膜であっても電流コラプスを抑制することができる。また、オーミック電極に対する熱処理を兼用できるため、半導体装置に対する熱履歴を少なくすることができる。
【０００９】
上記構成において、前記オーミック電極はＡｌを含む構成とすることができる。また、上記構成において、前記熱処理の温度を５５０℃以上６００℃以下とすることができる。
【発明の効果】
【００１０】
本発明によれば、屈折率が２．１以上２．２未満の窒化シリコン膜を利用するため、圧縮応力が小さく、膜剥がれなどを抑制することができる。そして、このような窒化シリコン膜が形成された状態でオーミック電極の熱処理を実施するため、低屈折率の窒化シリコン膜であっても電流コラプスを抑制することができる。また、オーミック電極に対する熱処理と不安定な現象を抑制するための熱処理とを兼用できるため、半導体装置に対する熱履歴を少なくすることができる。
【発明を実施するための最良の形態】
【００１１】
低屈折率の窒化シリコン膜は、膜剥がれが少ない。このため、低屈折率の窒化シリコン膜を表面保護膜として使用することにより、半導体装置の信頼性を向上させることができる。そこで、本発明者は、低屈折率の窒化シリコン膜であっても、特許文献１と同じく、電流コラプスを低減できる方法を検討した。その結果、低屈折率の窒化シリコン膜であっても、熱処理を行うことで、電流コラプスが効果的に低減できることを初めて見出した。
【００１２】
しかしながら、徒に窒化シリコン膜に熱処理することは、ＧａＮ系半導体層に対して余剰な熱履歴を与えることとなり、半導体装置の素子特性や信頼性を損なうおそれがある。そこで、本発明では、オーミック電極の熱処理を利用し、窒化シリコン膜に対する上記熱処理を実施している。このような方法によれば、オーミック電極の熱処理を兼用されるため、ＧａＮ系半導体層に対する熱処理を最低限に抑えることができる。以下、図面を参照に、本発明の実施例について詳細に説明する。
【実施例１】
【００１３】
図１（ａ）から図２（ｂ）を用い、試作したＧａＮ系ＦＥＴの製造方法を説明する。図１（ａ）のように、サファイア基板１０上にＧａＮ電子走行層１２及びＡｌＧａＮ電子供給層１４をＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用い成長した。これにより、ＧａＮ電子走行層１２及びＡｌＧａＮ電子供給層１４からなるＧａＮ系半導体層１６が形成される。
【００１４】
図１（ｂ）のように、ＧａＮ系半導体層１６上にプラズマＣＶＤ法を用い、窒化シリコン膜１８を形成する。窒化シリコン膜１８の膜厚は約５０ｎｍである。窒化シリコン膜１８の屈折率として、２．０、２．１、２．１９及び２．６の４種類のサンプルを作製した。窒化シリコン膜１８を形成するガスとしては、ＳｉＨ４及びＮＨ３＋Ｎ２を用い、屈折率の異なる膜はＮＨ３とＳｉＨ４の流量比を変更することにより形成した。図１（ｃ）のように、窒化シリコン膜１８のオーミック電極を形成すべき領域を除去し、ＧａＮ系半導体層１６上に形成された窒化シリコン膜１８の開口にオーミック電極としてソース電極２０及びドレイン電極２２を蒸着法及びリフトオフ法を用い形成した。ソース電極２０及びドレイン電極２２は下から膜厚が１０ｎｍのＴａ（タンタル）、膜厚が３００ｎｍのＡｌ（アルミニウム）からなる。図１（ｄ）のように、５７０℃で熱処理を行う。これにより、ソース電極２０及びドレイン電極２２がＧａＮ系半導体層１６と合金化され、ソース電極２０及びドレイン電極２２とＧａＮ系半導体層１６との間の接続がオーミック接触となる。
【００１５】
図２（ａ）のように、窒化シリコン膜１８のゲート電極を形成すべき領域を除去し、ＧａＮ系半導体層１６上にゲート電極２４を蒸着法及びリフトオフ法を用い形成した。ゲート電極２４は下から膜厚が５０ｎｍのＮｉ（ニッケル）、膜厚が３５０ｎｍのＡｕ（金）からなる。
【００１６】
図２（ｂ）のように、ソース電極２０、ドレイン電極２２、ゲート電極２４及び窒化シリコン膜１８上に保護膜２６として窒化シリコン膜を形成した。また、ソース電極２０及びドレイン電極２２には、それぞれ接続されるＡｕからなる配線２８を形成した。以上により、ＧａＮ系ＦＥＴが形成される。なお、図１（ａ）におけるＧａＮ系半導体層１６の成長にはＭＯＣＶＤ法の代わりにＨＶＰＥ（Ｈｙｄｒｉｄｅ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）法を用いることができる。また、図１（ｂ）における窒化シリコン膜１８の成長には、ＳｉＨ４の代わりにＳｉ２Ｈ６を用いることもできる。さらに、図１（ｄ）における熱処理の温度としては５５０℃から６００℃が好ましい。
【００１７】
図３（ａ）から図３（ｄ）は作製したＧａＮ系ＦＥＴのドレイン電流（Ｉｄｓ）−ドレイン電圧（Ｖｄｓ）特性を示す図であり、それぞれ、屈折率が２．０、２．１、２．１９及び特許文献１に対応した例として屈折率が２．６の窒化シリコン膜１８を使用したＦＥＴに対応している。測定したＦＥＴはゲート長が１μｍ、ゲート幅が４０μｍであり、ゲート電圧を−２Ｖから２Ｖまで１Ｖステップで印加している。実線の曲線はドレイン電圧を１０Ｖまで印加した特性、破線の曲線はドレイン電圧を２０Ｖまで印加した特性、点線の曲線はドレイン電圧を５０Ｖまで印加した特性を示している。
【００１８】
図３（ａ）においては、実線と破線との曲線は、ほぼ重なっているが、点線の曲線はドレイン電流が減少している。このように、ドレイン電圧の印加によりドレイン電流が減少する現象が電流コラプス現象である。ドレイン電圧が１０Ｖのときの実線から点線への最大ドレイン電流（Ｉｆｍａｘ）の増減率ΔＩｆｍａｘ（図３（ａ）の下向き矢印参照）は約−５０％である。つまりＩｆｍａｘが半減している。
【００１９】
一方、図３（ｂ）から図３（ｄ）においては、実線、破線及び点線の曲線はほぼ重なっている。窒化シリコン膜１８の屈折率が２．１、２．１９及び２．６の場合のΔＩｆｍａｘはそれぞれ、−９％、−９％及び−７％であった。
【００２０】
以上から明らかなように、実施例１による測定結果である図３（ｂ）、図３（ｃ）においては、特許文献１に対応する測定結果である図３（ｄ）と同じく電流コラプスが十分に抑制されていることがわかる。
【００２１】
なお、窒化シリコン膜１８がオーミック電極（ソース電極１０及びドレイン電極２２）の熱処理に晒されることにより、電流コラプスが抑制されることに関しては、窒化シリコン膜１８の屈折率と相関がある。図４（ａ）及び図４（ｂ）は、ＧａＮ層と窒化シリコン膜との界面付近の厚さ方向に対する各元素の含有率を示す図である。サンプルは、図１（ｂ）と同じ成膜条件でそれぞれ屈折率が２．０及び２．１の窒化シリコン膜をＧａＮ上に形成し、図１（ｄ）と同じ条件で熱処理することにより作製したものである。各元素の含有率の測定は、Ｘ線光電子分光法を用いている。横軸は厚さ方向の位置を示しており、０ｎｍがＧａＮ層と窒化シリコン膜の界面を示している。
【００２２】
図４（ａ）と図４（ｂ）とを比較すると、図４（ａ）では、ＧａＮ層の窒化シリコン膜界面に酸素が観測される。一方、図４（ｂ）では、ＧａＮ層内の窒化シリコン膜界面の酸素が減少し、窒化シリコン膜内のＧａＮ層界面の酸素が増加している。これは、ソース電極２０及びドレイン電極２２形成後の熱処理（図１（ｃ））において、ＧａＮ層界面の酸素が窒化シリコン膜に吸収されたためと考えられる。窒化シリコン膜の組成が化学量論的な組成よりシリコンリッチとなると屈折率は大きくなる。屈折率が２．１以上の窒化シリコン膜は、余剰なシリコンを多く含有している。この状態で熱処理を行うことにより、余剰なシリコンがＧａＮ層内の酸素を吸収したものと考えられる。これにより電流コラプスが抑制できたものと考えられる。
【００２３】
以上の考察からすると、電流コラプスの低減を目指して、窒化シリコン膜１８に熱処理を施す場合においても、窒化シリコン膜１８の屈折率が２．０では効果が発揮されず、２．１以上の屈折率が求められることがわかる。また、窒化シリコン膜１８が酸素を吸収するためには、窒化シリコン膜１８下はＧａ及びＮを含むＧａＮ系半導体層であればよい。また、熱処理温度は高温であることが好ましいが、ソース電極及びドレイン電極の合金化温度により適宜設定することができる。例えばＡｕを含むソース電極及びドレイン電極を用いる場合、熱処理温度を８００℃とすることができる。ソース電極２０及びドレイン電極２２がＡｌやＡｕを含む場合、熱処理温度として５５０℃以上の高温となる。よって、熱処理温度が高温となるＡｌやＡｕを含むオーミック電極用いる場合、本発明を用いることが有効である。
【００２４】
窒化シリコン膜１８の膜厚は、上記のように、ＧａＮ系半導体層の酸素を吸収できる程度であればよい。よって、他えば２０ｎｍから８０ｎｍ程度とすることができる。
【００２５】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００２６】
【図１】図１（ａ）から図１（ｄ）は実施例１に係るＧａＮ系ＦＥＴの製造方法を示す断面図（その１）である。
【図２】図２（ａ）及び図２（ｂ）は実施例１に係るＧａＮ系ＦＥＴの製造方法を示す断面図（その２）である。
【図３】図３（ａ）から図３（ｄ）はＧａＮ系ＦＥＴのＩｄｓ−Ｖｄｓ特性を示す図である。
【図４】図４（ａ）及び図４（ｂ）はＧａＮ層と窒化シリコン膜近傍の各元素の含有量を示す図である。
【符号の説明】
【００２７】
１０          基板
１２          ＧａＮ電子走行層
１４          ＡｌＧａＮ電子供給層
１６          ＧａＮ系半導体層
１８          窒化シリコン膜
２０          ソース電極
２２          ドレイン電極
２４          ゲート電極
２６          保護膜
２８          配線
【図１】
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【図２】
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【図３】
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【図４】
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