(57)【特許請求の範囲】
【請求項１】
半導体基板上に電荷蓄積層を形成する工程と、
前記電荷蓄積層上に形成されたマスク層をマスクにして、前記電荷蓄積層と前記半導体基板とに、延伸する第１溝部を形成する工程と、
前記第１溝部に埋め込むように絶縁膜を形成する工程と、
前記マスク層と前記絶縁膜とに、前記第１溝部に交差して延伸する第２溝部を形成する工程と、
前記第２溝部下に形成された前記電荷蓄積層を酸化させてゲート絶縁膜を形成する工程と、
前記第２溝部に埋め込むように第１導電層を形成する工程と、
前記マスク層を除去する工程と、
前記第１導電層幅方向における両側面に第２導電層を形成し、前記第１導電層と前記第２導電層とからなるワードラインを形成する工程と、
前記ワードラインをマスクに前記電荷蓄積層を除去する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１導電層を形成する工程の後、前記第１導電層と前記マスク層とをマスクに、前記絶縁膜をエッチングする工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜を形成する工程は、前記絶縁膜の上面と前記マスク層の上面とが同一面になるよう、前記絶縁膜を形成する工程であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第２溝部を形成する工程は、前記第２溝部の底面が前記半導体基板の上面より上方にあるよう、前記第２溝部を形成する工程であることを特徴とする請求項１から３のいずれか一項記載の半導体装置の製造方法。
【請求項５】
前記第２溝部を形成する工程は、前記電荷蓄積層が露出するよう、前記第２溝部を形成する工程であることを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。
【請求項６】
前記ゲート絶縁膜を形成する工程は、前記マスク層の上面と側面とに酸化膜を形成する工程を含み、
前記第１導電層を形成する工程の後、前記第１導電層の側面が露出するよう、前記酸化膜を除去する工程を有することを特徴とする請求項１から５のいずれか一項記載の半導体装置の製造方法。
【請求項７】
前記ワードラインと前記絶縁膜とをマスクに、前記半導体基板内に拡散領域を形成する工程を有することを特徴とする請求項１から６のいずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より詳細には、分離した電荷蓄積層を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
データの書き換えが可能で、電源をＯＦＦしても記憶データを保持し続ける半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートもしくは絶縁膜を有している。この電荷蓄積層に電荷を蓄積させることによりデータを記憶する。
【０００３】
近年、１メモリセルに記憶させることが可能なデータ量を増やす為に様々な方法が提案されている。例えば、ソース領域とドレイン領域とを切り替えて動作させて、１つのメモリセル内の電荷蓄積層に２つの電荷蓄積領域を形成する仮想接地型フラッシュメモリがある。これによれば、１メモリセルに２ビットのデータを記憶することが可能となる。
【０００４】
例えば、特許文献１には、ＳＴＩ領域により電荷蓄積層が分離されたフラッシュメモリが開示されている。例えば、非特許文献１には、窒化膜で形成されたマスク層を用いて、電荷蓄積層を分離するＳＴＩ領域を形成する技術が開示されている。
【特許文献１】特開２００２−３１３９６７号公報
【非特許文献１】Non-Volatile Semiconductor Memory Workshop 2007 p110-p111
【発明の開示】
【発明が解決しようとする課題】
【０００５】
例えば、電荷蓄積層に絶縁膜を用いた仮想接地型フラッシュメモリの場合、メモリセル内において電荷蓄積層がチャネル方向で分離されていないと、ＣＢＤ（Complementary bit disturb）と呼ばれる、２つの電荷蓄積領域に蓄積された電荷が互いに干渉する影響が大きくなる。これにより、２つの電荷蓄積領域に蓄積された電荷の切り分けが難しくなる。特に、例えば、電荷蓄積層に導電膜を用いた仮想接地型フラッシュメモリの場合は、蓄積した電荷が電荷蓄積層内を移動するため、メモリセル内において電荷蓄積層をチャネル方向で分離させる必要がある。
【０００６】
また、隣接するメモリセル間で電荷蓄積層が繋がっている場合は、電荷蓄積層に蓄積された電荷が、電荷蓄積層を移動することにより、隣接するメモリセルの閾値電圧に影響を及ぼす場合がある。
【０００７】
本発明は、上記課題に鑑みなされたものであり、メモリセル内においてチャネル方向で分離し、且つ隣接するメモリセル間で分離する電荷蓄積層を有する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、半導体基板上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に形成されたマスク層をマスクにして、前記電荷蓄積層と前記半導体基板とに、延伸する第１溝部を形成する工程と、前記第１溝部に埋め込むように絶縁膜を形成する工程と、前記マスク層と前記絶縁膜とに、前記第１溝部に交差して延伸する第２溝部を形成する工程と、前記第２溝部下に形成された前記電荷蓄積層を酸化させてゲート絶縁膜を形成する工程と、前記第２溝部に埋め込むように第１導電層を形成する工程と、前記マスク層を除去する工程と、前記第１導電層幅方向における両側面に第２導電層を形成し、前記第１導電層と前記第２導電層とからなるワードラインを形成する工程と、前記ワードラインをマスクに前記電荷蓄積層を除去する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、メモリセル内においてチャネル方向で分離し、且つ隣接するメモリセル間で分離する電荷蓄積層を形成することができる。さらに、電荷蓄積層とワードラインとは自己整合的に形成することができる。
【０００９】
上記構成において、前記第１導電層を形成する工程の後、前記第１導電層と前記マスク層とをマスクに、前記絶縁膜をエッチングする工程を有する構成とすることができる。この構成によれば、隣接するワードライン同士が電気的に接続することを抑制できる。
【００１０】
上記構成において、前記絶縁膜を形成する工程は、前記絶縁膜の上面と前記マスク層の上面とが同一面になるよう、前記絶縁膜を形成する工程である構成とすることができる。この構成によれば、隣接するワードライン同士が電気的に接続することを抑制できる。
【００１１】
上記構成において、前記第２溝部を形成する工程は、前記第２溝部の底面が前記半導体基板の上面より上方にあるよう、前記第２溝部を形成する工程である構成とすることができる。この構成によれば、ワードラインと半導体基板とが接触し、電気的に接続することを抑制できる。
【００１２】
上記構成において、前記第２溝部を形成する工程は、前記電荷蓄積層が露出するよう、前記第２溝部を形成する工程である構成とすることができる。この構成によれば、ゲート絶縁膜を形成する工程において、電荷蓄積層を容易に酸化させることができる。
【００１３】
上記構成において、前記ワードラインと前記絶縁膜とをマスクに、前記半導体基板内に拡散領域を形成する工程を有する構成とすることができる。
【００１４】
上記構成において、前記ゲート絶縁膜を形成する工程は、前記マスク層の上面と側面とに酸化膜を形成する工程を含み、前記第１導電層を形成する工程の後、前記第１導電層の側面が露出するよう、前記酸化膜を除去する工程を有する構成とすることができる。この構成によれば、電荷蓄積層とマスク層とが同じ材料からなる場合において、第１導電層と第２導電層とを電気的に接続させることができる。
【００１５】
本発明は、第１溝部が延伸して設けられた半導体基板と、前記第１溝部に埋め込まれるように設けられ、前記半導体基板の上面より突出する絶縁膜と、前記半導体基板上に設けられ、前記第１溝部に交差して延伸するワードラインと、前記ワードライン幅方向における中央部下の前記半導体基板上に設けられ、前記絶縁膜により前記ワードライン延伸方向で分離されたゲート絶縁膜と、前記ワードライン幅方向における両端部下の前記半導体基板上に、前記ゲート絶縁膜を挟むように設けられ、前記絶縁膜により前記ワードライン延伸方向で分離された電荷蓄積層と、を具備することを特徴とする半導体装置である。本発明によれば、メモリセル内においてチャネル方向で分離し、且つ隣接するメモリセル間で分離する電荷蓄積層を得ることができる。
【００１６】
上記構成において、前記ワードライン幅方向における中央部であって、前記ゲート絶縁膜上の前記ワードラインの高さと前記絶縁膜上の前記ワードラインの高さとは異なる構成とすることができる。
【００１７】
上記構成において、前記ワードライン幅方向における前記ゲート絶縁膜両端部上に、前記ワードラインに突出する酸化膜を具備する構成とすることができる。
【発明の効果】
【００１８】
本発明によれば、メモリセル内においてチャネル方向で分離し、且つ隣接するメモリセル間で分離する電荷蓄積層を、ワードラインに自己整合的に形成することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照に本発明の実施例を説明する。
【実施例１】
【００２０】
図１は実施例１に係るＮＡＮＤ型フラッシュメモリの斜視図である。図１を参照に、半導体基板１０に延伸するように第１溝部１２が形成されている。第１溝部１２に埋め込まれるように絶縁膜１４が設けられ、絶縁膜１４は半導体基板１０の上面より突出している。絶縁膜１４が埋め込まれた第１溝部１２はＳＴＩ領域として機能する。半導体基板１０上に第１溝部１２に交差して延伸するワードライン１６が形成されている。ワードライン１６はゲート電極を兼ねている。ワードライン１６幅方向における中央部下であって、半導体基板１０上にゲート絶縁膜１８が形成されている。ゲート絶縁膜１８は、絶縁膜１４によりワードライン１６延伸方向で分離されている。ワードライン１６幅方向における両端部下であって、ゲート絶縁膜１８を挟むように、トンネル絶縁膜２０と電荷蓄積層２２とトップ絶縁膜２４とからなる積層膜２５が形成されている。積層膜２５は、絶縁膜１４によりワードライン１６延伸方向で分離されている。第１溝部１２間であって、ワードライン１６幅方向両側の半導体基板１０内に、ソース領域およびドレイン領域である拡散領域２６が形成されている。
【００２１】
次に、図２（ａ）から図８（ｃ）を用い、実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を説明する。なお、説明の簡明化のため、１つのメモリセルについて製造方法を説明する。図２（ａ）から図２（ｃ）を参照に、ｐ型シリコン基板である半導体基板１０上に、酸化シリコン膜からなり厚さが５ｎｍ程度のトンネル絶縁膜２０、アモルファスシリコン膜からなり厚さが７ｎｍ程度の電荷蓄積層２２、酸化シリコン膜からなり厚さが１５ｎｍ程度のトップ絶縁膜２４を順次形成する。これにより、半導体基板１０上に積層膜２５が形成される。トンネル絶縁膜２０の形成は熱酸化法を用いることができ、電荷蓄積層２２およびトップ絶縁膜２４の形成はＣＶＤ（化学気相成長）法を用いることができる。
【００２２】
ＣＶＤ法を用いて、トップ絶縁膜２４上に、延伸する開口部を有するマスク層３０を形成する。マスク層３０は窒化シリコン膜からなり、厚さが１００ｎｍ程度である。マスク層３０をマスクに、ＲＩＥ法を用いて、積層膜２５と半導体基板１０とをエッチングする。これにより、積層膜２５と半導体基板１０とに、延伸する第１溝部１２が形成される。高密度プラズマＣＶＤ法を用いて、第１溝部１２に埋め込まれるように、酸化シリコン膜からなる絶縁膜１４を全面堆積する。その後、マスク層３０の上面が露出するよう、ＣＭＰ（化学機械研磨）法を用いて、絶縁膜１４を除去する。これにより、絶縁膜１４の上面とマスク層３０の上面とは同一面になる。
【００２３】
図３（ａ）から図３（ｃ）を参照に、マスク層３０および絶縁膜１４上に、厚さが１００ｎｍ程度のフォトレジスト（不図示）を塗布する。レジストシュリンクプロセスもしくは２重露光プロセスを用いて、フォトレジストに第１溝部１２に交差して延伸する開口部を形成する。開口部の幅は３０ｎｍ程度である。フォトレジストをマスクに、ＲＩＥ法を用いて、マスク層３０とトップ絶縁膜２４と絶縁膜１４とをエッチングする。これにより、マスク層３０とトップ絶縁膜２４と絶縁膜１４とに、第１溝部１２に交差して延伸する第２溝部３２が形成される。
【００２４】
ここで、マスク層３０は窒化シリコン膜からなり、トップ絶縁膜２４と絶縁膜１４とは酸化シリコン膜からなる。このため、第２溝部３２を形成する工程は、まず、マスク層３０をエッチングし、トップ絶縁膜２４の表面を露出させる。その後、トップ絶縁膜２４と絶縁膜１４とを同時にエッチングする。ここで、絶縁膜１４をより深くエッチングするため、トップ絶縁膜２４が除去されて電荷蓄積層２２の表面が露出した後も、オーバーエッチングを行う。電荷蓄積層２２はアモルファスシリコン膜からなるため、オーバーエッチングを行っても、電荷蓄積層２２はほとんどエッチングされずに済む。なお、オーバーエッチングは、第２溝部３２の底面が半導体基板１０の上面より上方にあるように実施する。言い換えると、第２溝部３２の底面がトンネル絶縁膜２０の底面より上方にあるように実施する。
【００２５】
図４（ａ）から図４（ｃ）を参照に、第２溝部３２下に形成され、表面が露出した電荷蓄積層２２を、熱酸化法を用いて酸化する。これにより、酸化シリコン膜からなり厚さが２０ｎｍ程度のゲート絶縁膜１８が形成される。
【００２６】
図５（ａ）から図５（ｃ）を参照に、第２溝部３２に埋め込まれるように、ＣＶＤ法を用いて、アモルファスシリコン膜（もしくはポリシリコン膜）からなる第１導電層３４を全面堆積する。その後、マスク層３０および絶縁膜１４の上面が露出するよう、ＣＭＰ法を用いて、第１導電層３４を除去する。これにより、第１導電層３４下にゲート絶縁膜１８が形成される。
【００２７】
図６（ａ）から図６（ｃ）を参照に、第１導電層３４およびマスク層３０をマスクに、ＲＩＥ法を用いて、絶縁膜１４をエッチングする。これにより、絶縁膜１４の高さを小さくすることができる。言い換えると、絶縁膜１４がトップ絶縁膜２４の上面より突出する突出量を小さくすることができる。その後、リン酸によるウエットエッチング法を用いて、マスク層３０を除去する。
【００２８】
図７（ａ）から図７（ｃ）を参照に、第１導電層３４を覆うように、ＣＶＤ法を用いて、アモルファスシリコン膜（もしくはポリシリコン膜）からなり、厚さが２５ｎｍ程度の第２導電層３６を全面堆積する。その後、ＲＩＥ法を用いて、第２導電層３６を全面エッチングする。これにより、第２導電層３６は第１導電層３４幅方向の両側面に残存し、第１導電層３４と第２導電層３６とからなるワードライン１６が形成される。また、第１導電層３４下にはゲート絶縁膜１８が形成されているため、ワードライン１６幅方向における中央部下に、ゲート絶縁膜１８が形成されていることになる。
【００２９】
図８（ａ）から図８（ｃ）を参照に、ワードライン１６をマスクに、ＲＩＥ法を用いて、トップ絶縁膜２４と電荷蓄積層２２とをエッチングにより除去する。これにより、電荷蓄積層２２はワードライン１６幅方向における両端部下に残存する。つまり、電荷蓄積層２２は、ワードライン１６幅方向における両端部下にゲート絶縁膜１８を挟むように形成される。その後、ワードライン１６と絶縁膜１４とをマスクに、半導体基板１０に砒素をイオン注入する。これにより、第１溝部１２間であって、ワードライン１６幅方向両側の半導体基板１０内に、ソース領域およびドレイン領域である拡散領域２６が形成される。
【００３０】
実施例１の製造方法によれば、図２（ａ）から図２（ｃ）のように、トップ絶縁膜２４上に形成された、延伸する開口部を有するマスク層３０をマスクに、積層膜２５と半導体基板１０とをエッチングして、延伸する第１溝部１２を形成する。その後、第１溝部１２に埋め込まれるように絶縁膜１４を形成する。図３（ａ）から図３（ｃ）のように、マスク層３０と絶縁膜１４とに、第１溝部１２に交差して延伸する第２溝部３２を形成する。図４（ａ）から図４（ｃ）のように、第２溝部３２下に形成された電荷蓄積層２２を酸化させてゲート絶縁膜１８を形成する。図５（ａ）から図５（ｃ）のように、第２溝部３２に第１導電層３４を埋め込むように形成し、その後、図６（ａ）から図６（ｃ）のように、マスク層３０を除去する。図７（ａ）から図７（ｃ）のように、第１導電層３４幅方向における両側面に第２導電層３６を形成し、第１導電層３４と第２導電層３６とからなるワードライン１６を形成した後、図８（ａ）から図８（ｃ）のように、ワードライン１６をマスクに、トップ絶縁膜２４と電荷蓄積層２２とをエッチングにより除去する。
【００３１】
このような製造方法により、図１のように、半導体基板１０に延伸するように第１溝部１２が設けられ、第１溝部１２に埋め込まれるように形成された絶縁膜１４は、半導体基板１０の表面より突出する。また、ワードライン１６幅方向における両端部下に、絶縁膜１４により、ワードライン１６延伸方向で分離された電荷蓄積層２２が形成される。つまり、電荷蓄積層２２は、ワードライン１６延伸方向で隣接するメモリセル間で分離し、且つ、ワードライン１６幅方向で隣接するメモリセル間でも分離する。さらに、ワードライン１６幅方向における中央部下に、絶縁膜１４によりワードライン１６延伸方向で分離されたゲート絶縁膜１８が形成され、電荷蓄積層２２はゲート絶縁膜１８を挟むように形成される。つまり、メモリセル内において、電荷蓄積層２２はチャネル方向で分離している。
【００３２】
このように、実施例１によれば、電荷蓄積層２２は、メモリセル内においてチャネル方向で分離して形成される。このため、電荷蓄積層２２にアモルファスシリコン膜等の導電膜を用いた場合でも、１つのメモリセル内に２つの電荷蓄積領域を形成することができ、１メモリセルに２ビットのデータを記憶させることができる。特に、電荷蓄積層２２に導電膜を用いた場合は、絶縁膜を用いた場合に比べて、蓄積可能な電荷量を増大させることができる。また、例えば、電荷蓄積層２２に窒化シリコン膜等の絶縁膜を用いた場合は、メモリセル内において電荷蓄積層２２がチャネル方向で分離されていなくても、２つの電荷蓄積領域を形成することができる。しかしながら、電荷蓄積層２２がチャネル方向で分離している場合は、ＣＢＤと呼ばれる、２つの電荷蓄積領域に蓄積された電荷が互いに干渉する影響を抑制することができる。これにより、２つの電荷蓄積領域に蓄積された電荷の切り分けがより確実に行え、良好な特性を得ることができる。このため、電荷蓄積層２２に絶縁膜を用いた場合でも、メモリセル内において電荷蓄積層２２はチャネル方向で分離している場合が好ましい。特に、メモリセルの微細化が進み、チャネル長が短くなった場合に、このＣＢＤを抑制する効果は大きくなる。
【００３３】
また、実施例１によれば、電荷蓄積層２２は隣接するメモリセル間で分離されている。例えば、電荷蓄積層２２が隣接するメモリセル間で繋がっている場合は、電荷蓄積層２２に導電膜を用いると、電荷蓄積層２２に蓄積された電荷が隣接するメモリセル間を移動し、隣接するメモリセルの閾値電圧に影響を及ぼす場合がある。また、例えば、電荷蓄積層２２に絶縁膜を用いた場合でも、メモリセルの微細化が進み、隣接するメモリセルの間隔が狭くなると、隣接するメモリセルの閾値電圧に影響を及ぼす場合がある。しかしながら、実施例１によれば、隣接するメモリセル間で電荷蓄積層２２は分離されている。このため、電荷蓄積層２２に導電膜を用いた場合でも、絶縁膜を用いた場合でも、隣接するメモリセルの閾値電圧に与える影響を抑制することができる。このように、実施例１によれば、メモリセル内において電荷蓄積層２２がチャネル方向で分離し、且つ隣接するメモリセル間でも分離していることで、電荷蓄積層２２に用いることができる材料の選択肢を広げることができる。
【００３４】
さらに、図８（ａ）から図８（ｃ）のように、ワードライン１６をマスクに電荷蓄積層２２をエッチングして除去し、ワードライン１６幅方向における両端部下に電荷蓄積層２２を形成する。これにより、電荷蓄積層２２とワードライン１６とは自己整合的に形成することができる。また、図７（ａ）から図７（ｃ）のように、ワードライン１６は、第１導電層３４と第１導電層３４幅方向における両側面に形成された第２導電層３６とからなる。第１導電層３４下にはゲート絶縁膜１８が形成され、第２導電層３６下には電荷蓄積層２２が形成される。これにより、第２導電層３６の膜厚を制御することで、電荷蓄積層２２の大きさを制御することが可能となる。
【００３５】
さらに、図１のように、電荷蓄積層２２は、ワードライン１６両端部下に形成されている。このため、例えば、ゲート電極の側面に電荷蓄積層が形成されている場合に比べ、ワードライン１６からの電界を意図したようにかけることができ、より効率よく電荷蓄積層２２に電荷を蓄積させることができる。
【００３６】
さらに、図６（ａ）から図６（ｃ）のように、第２溝部３２に第１導電層３４を埋め込んで形成した後、第１導電層３４とマスク層３０とをマスクに、絶縁膜１４をエッチングする。これにより、絶縁膜１４がトップ絶縁膜２４より突出する突出量を小さくすることができる。このため、図７（ａ）から図７（ｃ）のように、第１導電層３４を覆うように第２導電層３６を全面堆積した際、絶縁膜１４の側面に形成される第２導電層３６の高さを低くすることができる。よって、その後の、第２導電層３６を全面エッチングする工程で、絶縁膜１４の側面に形成された第２導電層３６は除去され易くなり、絶縁膜１４の側面に第２導電層３６が残存することを抑制できる。例えば、絶縁膜１４の側面に第２導電層３６が残存した場合は、隣接するワードライン１６同士が電気的に接続してしまう。よって、実施例１の製造方法によれば、隣接するワードライン１６同士が電気的に接続することを抑制することができる。
【００３７】
さらに、図２（ａ）から図２（ｃ）のように、絶縁膜１４は、絶縁膜１４の上面とマスク層３０の上面とが同一面になるように形成する。例えば、絶縁膜１４の上面がマスク層３０の上面より下方にある場合は、図５（ａ）から図５（ｃ）に示す、第２溝部３２に埋め込まれるように第１導電層３４を形成する工程において、第１導電層３４が絶縁膜１４上に第１溝部１２延伸方向に延伸して形成される場合が生じる。この場合は、隣接する第１導電層３４同士が電気的に接続してしまう。つまり、隣接するワードライン１６同士が電気的に接続してしまう。しかしながら、実施例１の製造方法によれば、絶縁膜１４の上面とマスク層３０の上面とが同一面になるよう形成するため、第１導電層３４が絶縁膜１４上に第１溝部１２延伸方向に延伸して形成されることを抑制できる。よって、隣接するワードライン１６同士が電気的に接続することを抑制できる。
【００３８】
さらに、図３（ａ）から図３（ｃ）のように、第２溝部３２は、第２溝部３２の底面が半導体基板１０の上面より上方にあるように形成する。これにより、図５（ａ）から図５（ｃ）のように、第２溝部３２に第１導電層３４を埋め込んで形成する場合に、第１導電層３４が半導体基板１０に接触することを抑制できる。つまり、ワードライン１６が半導体基板１０に接触し、ワードライン１６と半導体基板１０とが電気的に接続することを抑制できる。また、図３（ａ）から図３（ｃ）のように、第２溝部３２は電荷蓄積層２２の表面が露出するように形成する。これにより、図４（ａ）から図４（ｃ）に示す、ゲート絶縁膜１８を形成する工程において、電荷蓄積層２２を容易に酸化させることができる。
【００３９】
さらに、上記製造方法で製造された実施例１に係るＮＡＮＤ型フラッシュメモリにおいては、ワードライン１６幅方向における中央部であって、ゲート絶縁膜１８上のワードライン１６の高さと絶縁膜１４上のワードライン１６の高さとは異なるように形成される。また、絶縁膜１４上であって、ワードライン１６幅方向中央部のワードライン１６の高さと、ワードライン１６幅方向両端部のワードライン１６の高さとは異なるように形成される。
【実施例２】
【００４０】
実施例２に係るＮＡＮＤ型フラッシュメモリは、電荷蓄積層２２とマスク層３０とが同じ材料からなる場合の例である。図９（ａ）から図１０（ｂ）を用い、実施例２に係るフラッシュメモリの製造方法を説明する。なお、図９（ａ）から図１０（ｂ）は、図２のＢ−Ｂ間に相当する箇所の断面図である。
【００４１】
まず、図２（ａ）から図３（ｃ）で説明した工程を実施する。ただし、電荷蓄積層２２は窒化シリコン膜を用いる。図９（ａ）を参照に、第２溝部３２下に形成された電荷蓄積層２２を、ラジカル酸化法もしくはプラズマ酸化法を用いて酸化させて、ゲート絶縁膜１８を形成する。電荷蓄積層２２とマスク層３０とは共に窒化シリコン膜であり、同じ材料であるため、マスク層３０の上面および側面も酸化されて酸化膜３８が形成される。
【００４２】
図９（ｂ）を参照に、第２溝部３２に埋め込まれるように第１導電層３４を形成する。図９（ｃ）を参照に、ＲＩＥ法もしくはフッ酸によるウエットエッチング法を用いて、第１導電層３４の側面が露出するよう、酸化膜３８を除去する。
【００４３】
図１０（ａ）を参照に、マスク層３０を除去した後、第１導電層３４幅方向における両側面に第２導電層３６を形成し、第１導電層３４と第２導電層３６とからなるワードライン１６を形成する。図１０（ｂ）を参照に、ワードライン１６をマスクに、トップ絶縁膜２４と電荷蓄積層２２とをエッチングにより除去する。その後、第１溝部１２間であって、ワードライン１６幅方向両側の半導体基板１０にソース領域およびドレイン領域である拡散領域２６を形成する。
【００４４】
実施例２の製造方法によれば、電荷蓄積層２２とマスク層３０とが同じ材料からなるため、図９（ａ）のように、電荷蓄積層２２を酸化させてゲート絶縁膜１８を形成する工程を実施すると、マスク層３０の上面と側面とに酸化膜３８が形成される。図９（ｃ）のように、第２溝部３２に第１導電層３４を形成した後、第１導電層３４の側面が露出するよう酸化膜３８を除去する。これにより、図１０（ａ）に示すように、第１導電層３４と第１導電層３４の両側面に形成された第２導電層３６とを電気的に接続させることができる。なお、第１導電層３４と第２導電層３６との電気的な接続の観点から、図９（ｃ）に示す酸化膜３８を除去する工程は、第１導電層３４の側面が半分以上露出するように酸化膜３８を除去することが好ましい。
【００４５】
また、上記製造方法で製造された実施例２に係るＮＡＮＤ型フラッシュメモリにおいては、第１導電層３４と第２導電層３６との間に酸化膜３８が形成される。言い換えると、ワードライン１６幅方向におけるゲート絶縁膜１８両端部上に、ワードライン１６に突出する酸化膜３８が形成される。
【００４６】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００４７】
【図１】図１は実施例１に係るＮＡＮＤ型フラッシュメモリの斜視図である。
【図２】図２（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す斜視図（その１）であり、図２（ｂ）および図２（ｃ）は図２（ａ）のＢ−Ｂ間およびＣ−Ｃ間の断面図である。
【図３】図３（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す斜視図（その２）であり、図３（ｂ）および図３（ｃ）は図３（ａ）のＢ−Ｂ間およびＣ−Ｃ間の断面図である。
【図４】図４（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す斜視図（その３）であり、図４（ｂ）および図４（ｃ）は図４（ａ）のＢ−Ｂ間およびＣ−Ｃ間の断面図である。
【図５】図５（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す斜視図（その４）であり、図５（ｂ）および図５（ｃ）は図５（ａ）のＢ−Ｂ間およびＣ−Ｃ間の断面図である。
【図６】図６（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す斜視図（その５）であり、図６（ｂ）および図６（ｃ）は図６（ａ）のＢ−Ｂ間およびＣ−Ｃ間の断面図である。
【図７】図７（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す斜視図（その６）であり、図７（ｂ）および図７（ｃ）は図７（ａ）のＢ−Ｂ間およびＣ−Ｃ間の断面図である。
【図８】図８（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す斜視図（その７）であり、図８（ｂ）および図８（ｃ）は図８（ａ）のＢ−Ｂ間およびＣ−Ｃ間の断面図である。
【図９】図９（ａ）から図９（ｃ）は実施例２に係るＮＡＮＤ型フラッシュメモリの製造方法を示す、図２のＢ−Ｂ間に相当する箇所の断面図（その１）である。
【図１０】図１０（ａ）および図１０（ｂ）は実施例２に係るＮＡＮＤ型フラッシュメモリの製造方法を示す、図２のＢ−Ｂ間に相当する箇所の断面図（その２）である。
【符号の説明】
【００４８】
１０  半導体基板
１２  第１溝部
１４  絶縁膜
１６  ワードライン
１８  ゲート絶縁膜
２０  トンネル絶縁膜
２２  電荷蓄積層
２４  トップ絶縁膜
２５  積層膜
２６  拡散領域
３０  マスク層
３２  第２溝部
３４  第１導電層
３６  第２導電層
３８  酸化膜
【図１】
0005491694.tif 000002
【図２】
0005491694.tif 000003
【図３】
0005491694.tif 000004
【図４】
0005491694.tif 000005
【図５】
0005491694.tif 000006
【図６】
0005491694.tif 000007
【図７】
0005491694.tif 000008
【図８】
0005491694.tif 000009
【図９】
0005491694.tif 000010
【図１０】
0005491694.tif 000011