(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に積層され、第１の電位に設定される第１導電型を有する第１半導体層と、
前記第１半導体層上に積層され、前記第１導電型とは導電型が異なる第２導電型を有し、当該第１半導体層との間の接合が順バイアスになるように、第２の電位に設定される第２半導体層と、
前記第２半導体層上に積層され、前記第１導電型を有し、外部より信号が入力される入力電極を有する第３半導体層と、
前記第３半導体層上に積層され、前記第２導電型を有し、前記信号の反転信号を出力する出力電極を有する第４半導体層と、を備え、
前記出力電極が負荷抵抗を介して前記第１の電位に接続されることで、前記入力電極を入力とし、当該出力電極を出力とするＮＯＴ回路が構成されている論理演算回路。
【請求項２】
前記第１導電型が正孔を電荷担体とするｐ型であり、前記第２導電型が電子を電荷担体とするｎ型である場合に、
前記論理演算回路は、複数の前記ＮＯＴ回路を有し、それぞれのＮＯＴ回路の前記第１の電位および前記第２の電位をそれぞれ共通にし、それぞれのＮＯＴ回路に外部から入力される信号のＮＯＲを出力するＮＯＲ回路を備えることを特徴とする請求項１に記載の論理演算回路。
【請求項３】
前記第１導電型が電子を電荷担体とするｎ型であり、前記第２導電型が正孔を電荷担体とするｐ型である場合に、
前記論理演算回路は、複数の前記ＮＯＴ回路を有し、それぞれのＮＯＴ回路の前記第１の電位および前記第２の電位をそれぞれ共通にし、それぞれのＮＯＴ回路に外部から入力される信号のＮＡＮＤを出力するＮＡＮＤ回路を備えることを特徴とする請求項１に記載の論理演算回路。
【請求項４】
基板と、
それぞれが、前記基板上に積層される第１導電型を有する第１半導体層と、当該第１半導体層上に積層され、当該第１導電型とは導電型が異なる第２導電型を有する第２半導体層と、当該第２半導体層上に積層され、当該第１導電型を有する第３半導体層と、当該第３半導体層上に積層され、当該第２導電型を有する第４半導体層と、を備える複数の発光素子を含む発光部と、
前記基板上に積層され、第１の電位に設定される前記第１半導体層と、当該第１半導体層上に積層され、当該第１半導体層との間の接合が順バイアスになるように、第２の電位に設定される前記第２半導体層と、当該第２半導体層上に積層され、外部より信号が入力される入力電極を有する前記第３半導体層と、当該第３半導体層上に積層され、当該信号の反転信号を出力する出力電極を有する前記第４半導体層と、を備え、当該出力電極が負荷抵抗を介して当該第１の電位に接続されることで、当該入力電極を入力とし、当該出力電極を出力とするＮＯＴ回路が構成されている論理演算回路を含み、前記発光部の発光を制御する制御部とを備える発光素子チップ。
【請求項５】
それぞれが、前記基板上に積層され、前記第１半導体層と、前記第２半導体層と、前記第３半導体層と、前記第４半導体層とを有し、前記複数の発光素子のそれぞれに対応して設けられ、オン状態に設定されることにより対応する発光素子を発光可能な状態に設定する複数の設定素子を備える設定部をさらに備えることを特徴とする請求項４に記載の発光素子チップ。
【請求項６】
前記第１導電型が正孔を電荷担体とするｐ型であり、前記第２導電型が電子を電荷担体とするｎ型であって、前記発光素子チップの前記制御部の論理演算回路が、複数の前記ＮＯＴ回路を有し、それぞれのＮＯＴ回路の前記第１の電位および前記第２の電位をそれぞれ共通にし、それぞれのＮＯＴ回路に外部から入力される信号のＮＯＲを出力するＮＯＲ回路をさらに備え、当該ＮＯＲ回路を構成しない前記ＮＯＴ回路と当該ＮＯＲ回路との組み合わせにより、当該発光素子チップに付された当該発光素子チップに固有の識別情報と当該発光素子チップの外部から入力される識別情報とを比較し、一致する場合に、前記発光部を構成する複数の前記発光素子を発光させるための制御信号が前記発光部または前記設定部に供給されることを特徴とする請求項５に記載の発光素子チップ。
【請求項７】
基板と、それぞれが、当該基板上に積層される第１導電型を有する第１半導体層と、当該第１半導体層上に積層され、当該第１導電型とは導電型が異なる第２導電型を有する第２半導体層と、当該第２半導体層上に積層され、当該第１導電型を有する第３半導体層と、当該第３半導体層上に積層され、当該第２導電型を有する第４半導体層とを、備える複数の発光素子を含む発光部と、当該基板上に積層され、第１の電位に設定される当該第１半導体層と、当該第１半導体層上に積層され、当該第１半導体層との間の接合が順バイアスになるように、第２の電位に設定される当該第２半導体層と、当該第２半導体層上に積層され、外部より信号が入力される入力電極を有する当該第３半導体層と、当該第３半導体層上に積層され、当該信号の反転信号を出力する出力電極を有する当該第４半導体層とを備え、当該出力電極が負荷抵抗を介して当該第１の電位に接続されることで、当該入力電極を入力とし、当該出力電極を出力とするＮＯＴ回路が構成されている論理演算回路を含み、当該発光部の動作を制御する制御部とを備えた発光素子チップを複数備え、帯電された像保持体を露光する露光装置。
【請求項８】
像保持体と、
前記像保持体を帯電する帯電手段と、
基板と、それぞれが、当該基板上に積層される第１導電型を有する第１半導体層と、当該第１半導体層上に積層され、当該第１導電型とは導電型が異なる第２導電型を有する第２半導体層と、当該第２半導体層上に積層され、当該第１導電型を有する第３半導体層と、当該第３半導体層上に積層され、当該第２導電型を有する第４半導体層と、を備える複数の発光素子を含む発光部と、当該基板上に積層され、第１の電位に設定される当該第１半導体層と、当該第１半導体層上に積層され、当該第１半導体層との間の接合が順バイアスになるように、第２の電位に設定される当該第２半導体層と、当該第２半導体層上に積層され、外部より信号が入力される入力電極を有する当該第３半導体層と、当該第３半導体層上に積層され、当該信号の反転信号を出力する出力電極を有する当該第４半導体層と、を備え、当該出力電極が負荷抵抗を介して当該第１の電位に接続されることで、当該入力電極を入力とし、当該出力電極を出力とするＮＯＴ回路が構成されている論理演算回路を含み、当該発光部の動作を制御する制御部とを備える発光素子チップを複数備え、帯電された前記像保持体を露光して静電潜像を形成する露光手段と、
前記像保持体に形成された前記静電潜像を現像する現像手段と、
前記像保持体に現像された画像を被転写体に転写する転写手段とを備える画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理演算回路、発光素子チップ、露光装置および画像形成装置に関する。
【背景技術】
【０００２】
電子写真方式を採用したプリンタや複写機、ファクシミリ等の画像形成装置では、一様に帯電された感光体上に、画像情報を光記録手段によって照射することにより静電潜像を得た後、この静電潜像にトナーを付加して可視化し、記録紙上に転写して定着することによって画像形成が行なわれる。かかる光記録手段として、レーザを用いて主走査方向にレーザ光を走査させて露光する光走査方式の他、近年では、ＬＥＤ(Light Emitting Diode：発光ダイオード)等の発光素子を一次元配列した発光素子アレイを含む発光素子チップを主走査方向に多数、配列してなる露光装置を用いた光記録手段が採用されている。
【０００３】
特許文献１には、ＬＥＤを発光素子とした発光素子チップを薄膜化し、発光素子アレイを制御する集積回路を形成した基板上に接着したのち、発光素子アレイと集積回路との配線を行うことにより、発光素子ヘッドを小型化する技術が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２０７４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ｐｎｐｎ構造を利用した論理演算回路等を提供する。
【課題を解決するための手段】
【０００６】
請求項１に係る発明は、基板と、前記基板上に積層され、第１の電位に設定される第１導電型を有する第１半導体層と、前記第１半導体層上に積層され、前記第１導電型とは導電型が異なる第２導電型を有し、当該第１半導体層との間の接合が順バイアスになるように、第２の電位に設定される第２半導体層と、前記第２半導体層上に積層され、前記第１導電型を有し、外部より信号が入力される入力電極を有する第３半導体層と、前記第３半導体層上に積層され、前記第２導電型を有し、前記信号の反転信号を出力する出力電極を有する第４半導体層と、を備え、前記出力電極が負荷抵抗を介して前記第１の電位に接続されることで、前記入力電極を入力とし、当該出力電極を出力とするＮＯＴ回路が構成されている論理演算回路である。
請求項２に係る発明は、前記第１導電型が正孔を電荷担体とするｐ型であり、前記第２導電型が電子を電荷担体とするｎ型である場合に、前記論理演算回路は、複数の前記ＮＯＴ回路を有し、それぞれのＮＯＴ回路の前記第１の電位および前記第２の電位をそれぞれ共通にし、それぞれのＮＯＴ回路に外部から入力される信号のＮＯＲを出力するＮＯＲ回路を備えることを特徴とする請求項１に記載の論理演算回路である。
請求項３に係る発明は、前記第１導電型が電子を電荷担体とするｎ型であり、前記第２導電型が正孔を電荷担体とするｐ型である場合に、前記論理演算回路は、複数の前記ＮＯＴ回路を有し、それぞれのＮＯＴ回路の前記第１の電位および前記第２の電位をそれぞれ共通にし、それぞれのＮＯＴ回路に外部から入力される信号のＮＡＮＤを出力するＮＡＮＤ回路を備えることを特徴とする請求項１に記載の論理演算回路である。
請求項４に係る発明は、基板と、それぞれが、前記基板上に積層される第１導電型を有する第１半導体層と、当該第１半導体層上に積層され、当該第１導電型とは導電型が異なる第２導電型を有する第２半導体層と、当該第２半導体層上に積層され、当該第１導電型を有する第３半導体層と、当該第３半導体層上に積層され、当該第２導電型を有する第４半導体層と、を備える複数の発光素子を含む発光部と、前記基板上に積層され、第１の電位に設定される前記第１半導体層と、当該第１半導体層上に積層され、当該第１半導体層との間の接合が順バイアスになるように、第２の電位に設定される前記第２半導体層と、当該第２半導体層上に積層され、外部より信号が入力される入力電極を有する前記第３半導体層と、当該第３半導体層上に積層され、当該信号の反転信号を出力する出力電極を有する前記第４半導体層と、を備え、当該出力電極が負荷抵抗を介して当該第１の電位に接続されることで、当該入力電極を入力とし、当該出力電極を出力とするＮＯＴ回路が構成されている論理演算回路を含み、前記発光部の発光を制御する制御部とを備える発光素子チップである。
請求項５に係る発明は、それぞれが、前記基板上に積層され、前記第１半導体層と、前記第２半導体層と、前記第３半導体層と、前記第４半導体層とを有し、前記複数の発光素子のそれぞれに対応して設けられ、オン状態に設定されることにより対応する発光素子を発光可能な状態に設定する複数の設定素子を備える設定部をさらに備えることを特徴とする請求項４に記載の発光素子チップである。
請求項６に係る発明は、前記第１導電型が正孔を電荷担体とするｐ型であり、前記第２導電型が電子を電荷担体とするｎ型であって、前記発光素子チップの前記制御部の論理演算回路が、複数の前記ＮＯＴ回路を有し、それぞれのＮＯＴ回路の前記第１の電位および前記第２の電位をそれぞれ共通にし、それぞれのＮＯＴ回路に外部から入力される信号のＮＯＲを出力するＮＯＲ回路をさらに備え、当該ＮＯＲ回路を構成しない前記ＮＯＴ回路と当該ＮＯＲ回路との組み合わせにより、当該発光素子チップに付された当該発光素子チップに固有の識別情報と当該発光素子チップの外部から入力される識別情報とを比較し、一致する場合に、前記発光部を構成する複数の前記発光素子を発光させるための制御信号が前記発光部または前記設定部に供給されることを特徴とする請求項５に記載の発光素子チップである。
請求項７に係る発明は、基板と、それぞれが、当該基板上に積層される第１導電型を有する第１半導体層と、当該第１半導体層上に積層され、当該第１導電型とは導電型が異なる第２導電型を有する第２半導体層と、当該第２半導体層上に積層され、当該第１導電型を有する第３半導体層と、当該第３半導体層上に積層され、当該第２導電型を有する第４半導体層とを、備える複数の発光素子を含む発光部と、当該基板上に積層され、第１の電位に設定される当該第１半導体層と、当該第１半導体層上に積層され、当該第１半導体層との間の接合が順バイアスになるように、第２の電位に設定される当該第２半導体層と、当該第２半導体層上に積層され、外部より信号が入力される入力電極を有する当該第３半導体層と、当該第３半導体層上に積層され、当該信号の反転信号を出力する出力電極を有する当該第４半導体層とを備え、当該出力電極が負荷抵抗を介して当該第１の電位に接続されることで、当該入力電極を入力とし、当該出力電極を出力とするＮＯＴ回路が構成されている論理演算回路を含み、当該発光部の動作を制御する制御部とを備えた発光素子チップを複数備え、帯電された像保持体を露光する露光装置である。
請求項８に係る発明は、像保持体と、前記像保持体を帯電する帯電手段と、基板と、それぞれが、当該基板上に積層される第１導電型を有する第１半導体層と、当該第１半導体層上に積層され、当該第１導電型とは導電型が異なる第２導電型を有する第２半導体層と、当該第２半導体層上に積層され、当該第１導電型を有する第３半導体層と、当該第３半導体層上に積層され、当該第２導電型を有する第４半導体層と、を備える複数の発光素子を含む発光部と、当該基板上に積層され、第１の電位に設定される当該第１半導体層と、当該第１半導体層上に積層され、当該第１半導体層との間の接合が順バイアスになるように、第２の電位に設定される当該第２半導体層と、当該第２半導体層上に積層され、外部より信号が入力される入力電極を有する当該第３半導体層と、当該第３半導体層上に積層され、当該信号の反転信号を出力する出力電極を有する当該第４半導体層と、を備え、当該出力電極が負荷抵抗を介して当該第１の電位に接続されることで、当該入力電極を入力とし、当該出力電極を出力とするＮＯＴ回路が構成されている論理演算回路を含み、当該発光部の動作を制御する制御部とを備える発光素子チップを複数備え、帯電された前記像保持体を露光して静電潜像を形成する露光手段と、前記像保持体に形成された前記静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段とを備える画像形成装置である。
【発明の効果】
【０００７】
請求項１の発明によれば、ｐｎｐｎ構造を利用してＮＯＴ回路が構成できる。
請求項２の発明によれば、ｐｎｐｎ構造を利用してＮＯＲ回路が構成できる。
請求項３の発明によれば、ｐｎｐｎ構造を利用してＮＡＮＤ回路が構成できる。
請求項４の発明によれば、本構成を採用しない場合に比べて、発光部と論理演算部とを同時形成できる。
請求項５の発明によれば、本構成を採用しない場合に比べて、信号線の引き回しの複雑化を軽減できる発光素子チップを提供できる。
請求項６の発明によれば、本構成を採用しない場合に比べて、信号線の数をより低減できる。
請求項７の発明によれば、本構成を採用しない場合に比べて、信号線の引き回しの複雑化を軽減した露光装置を提供できる。
請求項８の発明によれば、本構成を採用しない場合に比べて、小型で低コストの画像形成装置が提供できる。
【図面の簡単な説明】
【０００８】
【図１】本実施の形態が適用される画像形成装置の全体構成を示した図である。
【図２】本実施の形態が適用される露光装置の構成を示した図である。
【図３】発光素子ヘッドの構成を示した図である。
【図４】発光素子ヘッドにおいて信号発生回路が発光素子チップに供給する信号の一例を説明する図である。
【図５】発光素子チップの構成を示した図である。
【図６】第１の実施の形態である自己走査型発光素子アレイを用いた発光素子チップの等価回路を示した図である。
【図７】本実施の形態による発光素子チップの主要部分の断面構造を示した図である。
【図８】制御部の一例であるチップセレクタを示した図である。
【図９】ｐｎｐｎ構造による第１のＮＯＴ回路を示した図である。
【図１０】ｐｎｐｎ構造によるＮＯＲ回路を示した図である。
【図１１】制御部の他の一例であるチップセレクタを示した図である。
【図１２】制御部の他の一例であるチップセレクタを示した図である。
【図１３】第２の実施の形態である自己走査型発光素子アレイを用いた発光素子チップの等価回路を示した図である。
【図１４】本実施の形態による発光素子チップの断面構造を示した図である。
【図１５】制御部の一例であるチップセレクタを示した図である。
【図１６】ｎｐｎｐ構造による第２のＮＯＴ回路を示した図である。
【図１７】ｎｐｎｐ構造によるＮＡＮＤ回路を示した図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について説明する。ただし、本発明は、以下の形態に限定されるものではなく、その要旨の範囲内で種々変形して実施することができる。また、使用する図面は、本実施の形態を説明するために使用するものであり、実際の大きさを表すものではない。
【００１０】
図１は本実施の形態が適用される画像形成装置１の全体構成を示した図である。
図１に示した画像形成装置１は、各色の階調データに対応して画像形成を行う画像プロセス系１０、画像プロセス系１０を制御する画像出力制御部３０、例えばパーソナルコンピュータ(ＰＣ)２や画像読取装置３に接続され、これらから受信された画像データに対して予め定めた画像処理を施す画像処理部４０を備える。
【００１１】
画像プロセス系１０は、水平方向に定められた間隔を置いて並列的に配置される複数のエンジンからなる画像形成ユニット１１を備える。この画像形成ユニット１１は、イエロー(Ｙ)、マゼンタ(Ｍ)、シアン(Ｃ)、黒(Ｋ)の４つの画像形成ユニット１１Ｙ,１１Ｍ,１１Ｃ,１１Ｋから構成され、それぞれ、静電潜像を形成してトナー像を形成する像保持体(感光体)の一例としての感光体ドラム１２、感光体ドラム１２の表面を帯電する帯電手段の一例としての帯電器１３、帯電器１３によって帯電された感光体ドラム１２を露光する露光手段の一例としての露光装置１４、露光装置１４によって得られた潜像を現像する現像手段の一例としての現像器１５を備える。また、画像プロセス系１０は、各画像形成ユニット１１Ｙ,１１Ｍ,１１Ｃ,１１Ｋの感光体ドラム１２にて画像形成された各色のトナー像を記録用紙に多重転写するために、この記録用紙を搬送する用紙搬送ベルト２１、用紙搬送ベルト２１を駆動させるロールである駆動ロール２２、感光体ドラム１２のトナー像を被転写体である記録用紙に転写する転写手段の一例としての転写ロール２３を備える。
【００１２】
ＰＣ２や画像読取装置３から入力された画像データは、画像処理部４０によって画像処理が施され、インタフェースを介して画像信号として各画像形成ユニット１１Ｙ,１１Ｍ,１１Ｃ,１１Ｋに供給される。画像プロセス系１０は、画像出力制御部３０から供給された同期信号等に基づいて動作する。例えば、イエローの画像形成ユニット１１Ｙでは、帯電器１３により帯電された感光体ドラム１２の表面に、画像処理部４０から得られた画像信号に基づき、露光装置１４によって静電潜像が形成される。形成された静電潜像に対して現像器１５によってイエローのトナー像が形成される。形成されたイエローのトナー像は、図の矢印方向に回動する用紙搬送ベルト２１上の記録用紙に転写ロール２３を用いて転写される。続いて、マゼンタ、シアン、黒のトナー像が各々の感光体ドラム１２上に形成され、用紙搬送ベルト２１上の記録用紙に転写ロール２３を用いて多重転写される。多重転写された記録用紙上のトナー像は、定着器２４に搬送されて、熱および圧力によって記録用紙に定着される。
【００１３】
図２は、本実施の形態が適用される露光装置１４の構成を示した図である。露光装置１４は、多数の発光素子が一次元に配列された発光素子チップ５１と、発光素子チップ５１を支持すると共に発光素子チップ５１の駆動を制御するための回路が搭載されたプリント基板５２と、各発光素子から出射された光出力を感光体ドラム１２上に結像させる光学素子であるロッドレンズアレイ５３とを備える。プリント基板５２およびロッドレンズアレイ５３は、ハウジング５４に保持される。プリント基板５２上には、複数の発光素子チップ５１が支持され、発光素子が主走査方向に画素数分配列される。例えば、Ａ３サイズの短手(２９７ｍｍ)を主走査方向とする場合、６００ｄｐｉの解像度では、４２.３μｍ毎に７０４０個の発光素子が配列されることになる。なお、本実施の形態では、実際にはサイドレジずれ等を考慮して７６８０個の発光素子が配列されている。ここでは、発光素子チップ５１とプリント基板５２とをまとめて発光素子ヘッド１００と呼ぶ。
【００１４】
図３は、発光素子ヘッド１００の構成を示した図である。
発光素子ヘッド１００は、プリント基板５２と、主走査方向に千鳥状に配列した複数の発光素子チップ５１と、これらの複数の発光素子チップ５１の発光素子１０２を発光させるための制御信号を供給する信号発生回路１１０とを備える。信号発生回路１１０は例えばＡＳＩＣ（Application Specific Integrated Circuit）などのＬＳＩであってよい。
【００１５】
発光素子チップ５１は、基板１０５と、基板１０５の矩形に長辺に沿って直線状に等間隔で配列された発光素子１０２と、ボンディングパッド１０１と、制御部１４０とを備える。
発光素子チップ５１は、プリント基板５２上に、奇数番目の発光素子チップ５１と偶数番目の発光素子チップ５１とを向かい合せ、ボンディングパッド１０１および制御部１４０の部分を重ねて配列される。これにより、複数の発光素子チップ５１上の発光素子１０２が等間隔で配列する。
【００１６】
信号発生回路１１０は、画像形成装置１（図１参照）に設けられた画像処理部４０からの画像信号と、画像出力制御部３０からの同期信号等とから、発光素子チップ５１の発光素子１０２に発光動作をさせるための制御信号を発生する。
【００１７】
ＧａＡｓ系のｐｎｐｎ構造またはｎｐｎｐ構造の発光サイリスタを用いた自己走査型の発光素子アレイを用いた露光装置では、一次元上に発光素子アレイを形成した発光素子チップを、多数千鳥格子状に配列する。発光素子アレイの駆動ための制御信号には、自己走査により発光素子を順に発光させるためのクロック信号と個々の発光素子の点灯／非点灯を指定する点灯信号などが用いられる。
クロック信号は発光素子ヘッド上の複数の発光素子チップで共通に使用することができるが、点灯信号は発光素子チップ毎に異なる点灯信号として提供するため、発光素子ヘッド上の発光素子チップの数に応じた点灯信号線が用いられる。
このことから、発光素子チップの数の増加とともに信号線の本数が増加し、千鳥格子状に配列された発光素子チップ間での信号線の引き回しが複雑になる。
発光素子チップが点灯信号を取捨選択して取り込めば、複数の発光素子チップで点灯信号を多重化し、信号線の本数を少なく抑え、発光素子チップ間での信号線の引き回しが単純化する。
これには、発光素子チップ毎に点灯信号を取捨選択する論理演算回路を設けることが必要となる。すなわち、一例として、発光素子チップ毎にチップセレクタを設け、発光素子チップを識別する識別情報を発光素子チップ毎に付与し、チップセレクタが受信したチップセレクト信号ｃｓの識別情報と発光素子チップの識別情報とが一致する場合に点灯信号を取り込めばよい。
【００１８】
図４は、発光素子ヘッド１００において、信号発生回路１１０が発光素子チップ５１に供給する信号の一例を説明する図である。信号発生回路１１０は、転送信号発生部１１１と、点灯信号発生部１１２と、選択信号発生部１１３とを備える。転送信号発生部１１１は、スタート信号φｓおよびクロック信号φ１，φ２を生成する。点灯信号発生部１１２は、発光素子１０２の点灯／非点灯を制御する点灯信号φＩを生成する。選択信号発生部１１３は、複数の発光素子チップ５１の中から点灯させる発光素子チップ５１を選択するチップセレクト信号ｃｓを生成する。さらに、発光素子チップ５１に、電源ＶＧＡと基準電位（ＳＵＢ）とを供給する。
【００１９】
スタート信号φｓ、クロック信号φ１，φ２は、発光素子ヘッド１００上の複数の発光素子チップ５１で共用される。さらに、本実施の形態では、点灯信号φＩおよびチップセレクト信号ｃｓも、発光素子ヘッド１００上の複数の発光素子チップ５１で共用される。すなわち、点灯させる発光素子チップ５１として選択されていない発光素子チップ５１に対しても、スタート信号φｓ、クロック信号φ１，φ２、点灯信号φＩ等が供給される。
【００２０】
図５は、本実施の形態である発光素子チップ５１の構成を示した図である。
発光素子チップ５１は、基板１０５上に、発光素子１０２が等間隔に並んだ発光部１２０と、発光素子１０２を順に発光させるための設定部１３０と、制御部１４０と、ボンディングパッド１０１とを備える。
【００２１】
以下では、発光素子チップ５１の第１の実施の形態について説明する。
図６は、第１の実施の形態である発光部１２０と設定部１３０とを分離したタイプの自己走査型発光素子アレイを用いた発光素子チップ５１ａの等価回路を示した図である。この自己走査型発光素子アレイは、発光素子１０２である発光サイリスタＬ１，Ｌ２，Ｌ３，…を備える発光部１２０と、設定素子である転送サイリスタＴ１，Ｔ２，Ｔ３，…と、接続ダイオードＤ１，Ｄ２，Ｄ３，…とを備える設定部１３０と、制御部の一例であるチップセレクタ１４１とを備える。発光サイリスタＬ１，Ｌ２，Ｌ３，…と、転送サイリスタＴ１，Ｔ２，Ｔ３，…とは、それぞれ一次元状に配列している。
【００２２】
電源ＶＧＡ（ここでは、−３．３Ｖと想定する。）は、電源ライン７２から各負荷抵抗Ｒ１，Ｒ２，Ｒ３，…を経て転送サイリスタＴ１，Ｔ２，Ｔ３，…のゲート電極Ｇ１，Ｇ２，Ｇ３，…に接続される。また、転送サイリスタＴ１，Ｔ２，Ｔ３，…のゲート電極Ｇ１，Ｇ２，Ｇ３，…は、発光サイリスタＬ１，Ｌ２，Ｌ３，…のゲート電極Ｇ１，Ｇ２，Ｇ３，…にそれぞれ接続される。ここでは、転送サイリスタＴ１，Ｔ２，Ｔ３，…のゲート電極と発光サイリスタＬ１，Ｌ２，Ｌ３，…のゲート電極とを区別せず、ゲート電極Ｇ１，Ｇ２，Ｇ３，…とする。
転送サイリスタＴ１のゲート電極Ｇ１にはスタート信号（φｓ）線７３が接続され、スタート信号φｓが供給される。
発光サイリスタＬ１，Ｌ２，Ｌ３，…および転送サイリスタＴ１，Ｔ２，Ｔ３，…のアノード電極は、基準電位（ＳＵＢ）（ここでは、０Ｖと想定する。)に接続される。転送サイリスタＴ１，Ｔ２，Ｔ３，…のカソード電極は、交互にクロック信号（φ１，φ２）線７４，７６に接続され、クロック信号φ１，φ２が供給される。
【００２３】
チップセレクタ１４１は、チップセレクト信号線７７と、入力側の点灯信号線７８と、基準電位のＳＵＢとに接続される。さらに、チップセレクタ１４１は出力側の点灯信号線７９を介して発光サイリスタＬ１，Ｌ２，Ｌ３，…のカソード電極に接続される。
【００２４】
チップセレクタ１４１は、チップセレクト信号ｃｓを受信すると、発光素子チップ５１ａに固有の識別情報（ＩＤ）とチップセレクト信号ｃｓとして入力される識別情報とが一致する場合には、チップセレクタ１４１が搭載された発光素子チップ５１ａが選択されたと判断して、入力された点灯信号φＩに対応した点灯信号φＩ’を発光部１２０に供給する。一方、発光素子チップ５１ａに固有の識別情報（ＩＤ）とチップセレクト信号ｃｓとして入力される識別情報とが一致しない場合には、チップセレクタ１４１は、チップセレクタ１４１が搭載された発光素子チップ５１ａが選択されていないと判断して、点灯信号φＩ’を発光部１２０に出力しない。
この機能により、発光素子ヘッド１００上のすべての発光素子チップ５１ａに点灯信号φＩ等を同時に供給しても、チップセレクタ１４１が選択されたと判断した発光素子チップ５１ａのみが点灯信号φＩを取り込める。
なお、チップセレクタ１４１の詳細な動作については後述する。
【００２５】
ここで、発光部１２０と設定部１３０との動作を簡単に説明する。まず、設定部１３０の動作を説明する。ここでは、Ｌレベルを電源ＶＧＡの−３．３Ｖとし、Ｈレベルを基準電位（ＳＵＢ）の０Ｖとする。
【００２６】
スタート信号φｓは、設定部１３０の動作を開始させるための信号である。転送サイリスタのオン電圧は、ゲート電極の電位＋ｐｎ接合の拡散電位（ここでは、１Ｖと想定する。）で近似される。スタート信号φｓをＨレベル（０Ｖ）にすると、ゲート電極Ｇ１の電位が０Ｖになるので、転送サイリスタＴ１のオン電圧は−１Ｖとなる。この時、クロック信号φ２をＬレベルにすると、転送サイリスタＴ１がオン状態になる。その後すぐに、スタート信号φｓをＬレベルに戻す。
【００２７】
転送サイリスタＴ１がオン状態になると、ゲート電極Ｇ１の電位はＶＧＡの−３．３ＶからほぼＳＵＢの０Ｖにまで上昇する。この電位上昇の影響は接続ダイオードＤ１によってゲート電極Ｇ２に伝えられ、ゲート電極Ｇ２の電位を−１Ｖ（ＳＵＢから接続ダイオードＤ１の順方向立上り電圧（拡散電位に等しい）を引いた値）に設定する。これにより、転送サイリスタＴ２のオン電圧は、−２Ｖとなる。したがって、クロック信号φ１を−２Ｖより低い電位とすると、転送サイリスタＴ２がオン状態となる。これに引き続いて、クロック信号φ２をＨレベルの０Ｖに戻すと、転送サイリスタＴ１がオフ状態になり、ゲート電極Ｇ１の電位はＬレベルの−３．３Ｖになる。
【００２８】
転送サイリスタＴ２がオン状態になると、ゲート電極Ｇ２の電位は−１ＶからほぼＳＵＢの０Ｖにまで上昇する。この電位上昇の影響は接続ダイオードＤ２によってゲート電極Ｇ３に伝えられ、ゲート電極Ｇ３の電位が−１Ｖになり、転送サイリスタＴ３のオン電圧は−２Ｖとなる。
一方、接続ダイオードＤ１は逆バイアス状態であるため、ゲート電極Ｇ１へは前述の電位上昇の影響は伝わらない。そのため、ゲート電極Ｇ１の電位は−３．３Ｖのままとなり、転送サイリスタＴ１のオン電圧は−４．３Ｖとなる。
クロック信号φ２を−２Ｖと−４．３Ｖの間の電位とすると、転送サイリスタＴ３がオン状態になり、転送サイリスタＴ２および転送サイリスタＴ３を除く転送サイリスタはオフ状態のまま維持される。
このようにクロック信号φ１とクロック信号φ２との操作を繰り返すことで、転送サイリスタは順次オン状態になる。
【００２９】
次いで、発光部１２０の動作を説明する。いま、転送サイリスタＴ１がオン状態にあるとすると、ゲート電極Ｇ１の電位は、ＶＧＡの−３．３ＶからほぼＳＵＢの０Ｖにまで上昇する。発光サイリスタのオン電圧は、ゲート電極の電位＋ｐｎ接合の拡散電位（ここでは、１Ｖと想定する。）で近似されるので、発光サイリスタＬ１のオン電圧は−１Ｖとなる。
一方、発光サイリスタＬ２のオン電圧は−２Ｖである。発光サイリスタＬ３，Ｌ４，Ｌ５，…のオン電圧は、さらに接続ダイオードが加わるため、−３Ｖ以下である。したがって、点灯信号φＩを、−１Ｖ〜−２Ｖの間の電位とすれば、発光サイリスタＬ１のみがオン状態となり、発光サイリスタＬ２，Ｌ３，Ｌ４，…はオフ状態のまま維持される。
なお、発光サイリスタＬ１のオン状態は、点灯信号φＩをＨレベルの０Ｖにすることにより、オフ状態にする。
【００３０】
発光サイリスタＬ１，Ｌ２，Ｌ３，…の発光強度は、点灯信号φＩに流す電流量および／または点灯信号φＩの幅で決められる。また、ある転送サイリスタがオン状態にあっても、点灯信号φＩをＨレベルの０Ｖのままとすれば、その転送サイリスタに対応する発光サイリスタは非点灯のままとなる。
【００３１】
図７は、本実施の形態による発光素子チップ５１ａの主要部分の断面構造を示した図である。発光素子チップ５１ａは、基板２００上に形成された、ｐｎｐｎ構造からなる、発光部１２０の発光サイリスタＬ１，Ｌ２，Ｌ３，…である発光サイリスタ４０１と、設定部１３０の転送サイリスタＴ１，Ｔ２，Ｔ３，…である転送サイリスタ４０２と、制御部１４０の論理演算素子４０３とを備える。
発光素子チップ５１ａは、第１導電型が正孔を電荷担体とするｐ型であり、第２導電型が電子を電荷担体とするｎ型である場合であって、ＧａＡｓ系の半導体で構成され、基板２００上にｐ型の第１半導体層（図面ではｐと略す。）２０１とｎ型の第２半導体層（図面ではｎと略す。）２０２と、ｐ型の第３半導体層（図面ではｐと略す。）２０３と、ｎ型の第４半導体層（図面ではｎと略す。）２０４とを積層し、その後、予め定められた箇所をエッチングして形成される。本実施の形態では、発光部１２０の発光サイリスタ４０１と設定部１３０の転送サイリスタ４０２と制御部１４０の論理演算素子４０３とは、ｐ型の第１半導体層２０１，ｎ型の第２半導体層２０２，ｐ型の第３半導体層２０３，ｎ型の第４半導体層２０４が縦に積層された層構成を有している。
【００３２】
なお、設定部１３０に用いる接続ダイオードＤ１，Ｄ２，Ｄ３，…は、ｐ型の第３半導体層２０３とｎ型の第４半導体層２０４との接合を利用して形成される。
さらに、制御部１４０では、論理演算素子４０３はｐｎｐｎ構造を有しているが、すべての論理演算素子がｐｎｐｎ構造を有しているわけではない。ｐ型の第１半導体層２０１、ｎ型の第２半導体層２０２およびｐ型の第３半導体層２０３から構成されるｐｎｐトランジスタ、ｎ型の第２半導体層２０２、ｐ型の第３半導体層２０３およびｎ型の第４半導体層２０４から構成されるｎｐｎトランジスタ、ｐ型の第１半導体層２０１とｎ型の第２半導体層２０２との接合を利用したダイオード、ｎ型の第２半導体層２０２とｐ型の第３半導体層２０３との接合を利用したダイオード、ｐ型の第３半導体層２０３とｎ型の第４半導体層２０４との接合を利用したダイオードなど、連続する何れかの層を組合せて構成された論理演算素子が用いうる。
制御部１４０では、後述するように、例えば一部領域において上層側の半導体層を除去するなど、ｐｎｐｎ構造に予め定められた加工を施して使用する。
【００３３】
発光部１２０の発光サイリスタ４０１と設定部１３０の転送サイリスタ４０２とは、アノード電極（Ａ）として働くｐ型の第１半導体層２０１を基準電位（ＳＵＢ）電極に、ｎ型の第４半導体層２０４をカソード電極（Ｋ）に、さらにｐ型の第３半導体層２０３をゲート電極（Ｇ）に接続する。一方、制御部１４０のｐｎｐｎ構造から構成される論理演算素子４０３は、ｐ型の第１半導体層２０１を基準電位（ＳＵＢ）電極に、ｎ型の第２半導体層２０２を直流電圧電極（Ｅ）に、ｐ型の第３半導体層２０３を入力電極（Ｉｎｐｕｔ）に、ｎ型の第４半導体層２０４を出力電極（Ｏｕｔｐｕｔ）に接続する。
【００３４】
制御部１４０の論理演算素子４０３は、発光部１２０の発光サイリスタ４０１または設定部１３０の転送サイリスタ４０２のｎ型の第２半導体層２０２に直流電圧電極（Ｅ）を設けた構造である。このことから、論理演算素子４０３の直流電圧電極（Ｅ）の電位を制御することで、論理演算素子４０３は、発光部１２０の発光サイリスタ４０１または設定部１３０の転送サイリスタ４０２となる。
【００３５】
図７では、発光サイリスタ４０１，転送サイリスタ４０２，論理演算素子４０３は、それぞれ独立した島状に形成されているが、すべての層が分離している必要はなく、後述するように、一部の層が接続された構造も用いうる。
基板２００をｐ型半導体としてもよく、ｐ型の第１半導体層２０１を基板２００が兼ねることで略してもよい。これらの場合には、基準電位（ＳＵＢ）電極を基板２００の裏面に設けても構わない。
【００３６】
図８は、制御部の一例であるチップセレクタ１４１を示した図である。図８（ａ）はチップセレクタ１４１の等価回路を、図８（ｂ）はチップセレクタ１４１の断面構造を示した図である。
チップセレクタ１４１は、４本のチップセレクト信号（ｃｓ）線７７１〜７７４と、入力側の点灯信号（φＩ）線７８と、出力側の点灯信号（φＩ’）線７９と、基準電位（ＳＵＢ）電極とに接続される。チップセレクタ１４１は、電流路の断または接の状態を作るヒューズ１７１と否定（ＮＯＴ）の論理演算を行う第１のＮＯＴ回路３００と論理和（ＡＮＤ）の論理演算を行うＡＮＤ回路１４６とからなるデコード回路１４５と、トランジスタスイッチ１４７とを備える。チップセレクト信号（ｃｓ）線７７１〜７７４はデコード回路１４５に接続され、デコード回路１４５内のＡＮＤ回路１４６の出力はトランジスタスイッチ１４７のベース電極（Ｂ）に接続される。トランジスタスイッチ１４７のエミッタ電極（ｅ）は基準電位（ＳＵＢ）電極に接続され、トランジスタスイッチ１４７のコレクタ電極（ｃ）は入力側の点灯信号（φＩ）線７８および出力側の点灯信号（φＩ’）線７９に接続される。
【００３７】
デコード回路１４５は、発光素子チップ５１ａに固有の識別情報とチップセレクト信号ｃｓとして入力される識別情報を論理演算によって比較する。トランジスタスイッチ１４７は、デコード回路１４５の論理演算の比較結果に基づいて、発光サイリスタ４０１に発光動作をさせるための制御信号を供給する。
【００３８】
まず、デコード回路１４５の動作を説明する。チップセレクト信号（ｃｓ）線７７１は、デコード回路１４５内でヒューズ１７１のみの経路７７１ａと、ヒューズ１７１と第１のＮＯＴ回路３００とが直列接続された経路７７１ｂとに分岐する。例えば、ヒューズ１７１のみの経路７７１ａのヒューズ１７１を接、ヒューズ１７１と第１のＮＯＴ回路３００とが直列接続された経路７７１ｂのヒューズ１７１を断とした設定では、チップセレクト信号（ｃｓ）線７７１のチップセレクト信号ｃｓが“１”の場合に、ＡＮＤ回路１４６に“１”が入力される。一方、チップセレクト信号（ｃｓ）線７７１のチップセレクト信号ｃｓが“０”の場合に、ＡＮＤ回路１４６に“０”が入力される。
これに対し、ヒューズ１７１のみの経路７７１ａのヒューズ１７１を断、ヒューズ１７１と第１のＮＯＴ回路３００とが直列接続された経路７７１ｂのヒューズ１７１を接とした設定では、チップセレクト信号（ｃｓ）線７７１のチップセレクト信号ｃｓが“１”の場合に、第１のＮＯＴ回路３００が出力を反転（インバート）するので、ＡＮＤ回路１４６に“０”が入力される。一方、チップセレクト信号（ｃｓ）線７７１のチップセレクト信号ｃｓが“０”の場合に、ＡＮＤ回路１４６に“１”が入力される。
他のチップセレクト信号（ｃｓ）線７７２〜７７４でも同様である。
【００３９】
図８（ａ）では、チップセレクト信号（ｃｓ）線７７１〜７７４のいずれもが、ヒューズ１７１のみの経路７７１ａのヒューズ１７１を接、ヒューズ１７１と第１のＮＯＴ回路３００とが直列接続された経路のヒューズ１７１を断として設定されている。このため、チップセレクト信号（ｃｓ）線７７１〜７７４のすべてのチップセレクト信号ｃｓが“１”、すなわち、チップセレクト信号ｃｓが“１１１１”の場合にのみ、ＡＮＤ回路１４６の入力がすべて“１”となって、ＡＮＤ回路１４６の出力が１になる。一方、チップセレクト信号ｃｓが“１１１１”でない場合、たとえば“００１０”などの場合には、ＡＮＤ回路１４６の出力が“０”になる。
ここでは、発光素子チップ５１に固有の識別情報はヒューズ１７１の接と断により構成され、チップセレクト信号ｃｓとして外部から入力される識別情報と比較される。
【００４０】
次に、トランジスタスイッチ１４７について説明する。ｐｎｐトランジスタであるトランジスタスイッチ１４７は、エミッタ電極（ｅ）がＨレベルの０Ｖに接続されている。ＡＮＤ回路１４６の出力が“１”（Ｈレベル）の場合には、トランジスタスイッチ１４７は出力遮断状態になり、入力側の点灯信号（φＩ）線７８から出力側の点灯信号線（φＩ’）７９を経由して、入力側の点灯信号φＩに対応した点灯信号φＩ’が、発光部１２０の発光サイリスタ４０１のカソード電極（Ｋ）に供給される。これにより、チップセレクタ１４１が搭載された発光素子チップ５１ａの発光サイリスタ４０１の点灯が制御される。
一方、ＡＮＤ回路１４６の出力が“０”（Ｌレベル）の場合には、トランジスタスイッチ１４７はオン状態となり、点灯信号（φＩ’）線７９はＳＵＢの０Ｖに固定される。このため、チップセレクタ１４１が搭載された発光素子チップ５１ａの発光サイリスタ４０１は、アノード電極（Ａ）である基準電位（ＳＵＢ）電極とカソード電極（Ｋ）とが０Ｖの同電位となるので、点灯しない。
このようにして、チップセレクタ１４１は、チップセレクタ１４１が搭載された発光素子チップ５１ａの発光動作を制御する。
【００４１】
ここでは、チップセレクト信号ｃｓとして４本の信号線を用いたが、発光素子ヘッド１００上の発光素子チップ５１ａの数に応じて、本数を増減してよい。また、ここではヒューズ１７１を用いて、発光素子チップ５１ａに識別情報を付与する方法を用いたが、発光素子チップ５１の製造時に、予め定められた配線を形成するなどにより、識別情報を付与する方法なども用いうる。
【００４２】
図８（ｂ）は、トランジスタスイッチ１４７と発光サイリスタ４０１との断面構造を示した図である。発光サイリスタ４０１は、図７で説明したものである。トランジスタスイッチ１４７は、ｐ型の第１半導体層２０１と、ｎ型の第２半導体層２０２と、ｐ型の第３半導体層２０３とを、それぞれエミッタ領域と、ベース領域と、コレクタ領域とに用いる。発光サイリスタ４０１とトランジスタスイッチ１４７とは、基板２００上に、ｐ型の第１半導体層２０１と、ｎ型の第２半導体層２０２と、ｐ型の第３半導体層２０３と、ｎ型の第４半導体層２０４とを順に積層した後、予め定められた層をエッチング除去して形成される。ここでは、ｐ型の第１半導体層２０１を共通にしている。
発光サイリスタ４０１のゲート電極（Ｇ）は、転送サイリスタ４０２（図示しない）のゲート電極（Ｇ）に接続され、トランジスタスイッチ１４７のベース電極（Ｂ）はＡＮＤ回路１４６（図示しない）の出力に接続されている。
【００４３】
まず、論理演算素子４０３の１つである第１のＮＯＴ回路３００を説明する。
図９はｐｎｐｎ構造による第１のＮＯＴ回路３００を示した図である。図９（ａ）は第１のＮＯＴ回路３００の断面構造を、図９（ｂ）は第１のＮＯＴ回路３００の等価回路を示した図である。
図９（ａ）に示したように、第１のＮＯＴ回路３００は、図７の論理演算素子４０３と同じ構造である。
【００４４】
図９（ｂ）に示したように、第１のＮＯＴ回路３００は、図９（ａ）に示したｐ型の第１半導体層２０１と、ｎ型の第２半導体層２０２と、ｐ型の第３半導体層２０３とが、それぞれエミッタ領域と、ベース領域と、コレクタ領域として働くｐｎｐトランジスタ（Ｑ１）と、図９（ａ）に示したｎ型の第２半導体層２０２と、ｐ型の第３半導体層２０３と、ｎ型の第４半導体層２０４とが、それぞれエミッタ領域と、ベース領域と、コレクタ領域として働くｎｐｎトランジスタ（Ｑ２）とが組み合わされた回路である。なお、ｐｎｐトランジスタ（Ｑ１）とｎｐｎトランジスタ（Ｑ２）とは縦に積層されている。
【００４５】
第１のＮＯＴ回路３００の動作を、図９（ｂ）の等価回路で説明する。基準電位（ＳＵＢ）電極をＨレベルの０Ｖに設定し、直流電圧電極（Ｅ）をＬレベルの−１Ｖ〜−１．５Ｖとして、ｐ型の第１半導体層２０１とｎ型の第２半導体層２０２とが構成するｐｎ接合を順バイアスにする。すると、ｐｎｐトランジスタ（Ｑ１）はオン状態となり定電流源として働く。さらに、出力電極（Ｏｕｔｐｕｔ）は負荷抵抗（図示せず）を介してＨレベルにプルアップする。入力電極（Ｉｎｐｕｔ）がＬレベルの場合には、基準電位（ＳＵＢ）電極から、ｐｎｐトランジスタ（Ｑ１）を通して、入力電極（Ｉｎｐｕｔ）に電流が流れる。直流電圧電極（Ｅ）がＬレベルで、入力電極（Ｉｎｐｕｔ）がＬレベルであるので、ｎｐｎトランジスタ（Ｑ２）は出力遮断状態となり、出力電極（Ｏｕｔｐｕｔ）はＨレベルに維持される。
一方、入力電極（Ｉｎｐｕｔ）がＨレベルの場合は、基準電位（ＳＵＢ）電極からｐｎｐトランジスタ（Ｑ１）を通して、ｎｐｎトランジスタ（Ｑ２）のベースに電流が流れる。これにより、ｎｐｎトランジスタ（Ｑ２）がオン状態になり、出力電極（Ｏｕｔｐｕｔ）は直流電圧電極（Ｅ）の電位に固定されてＬレベルになる。すなわち、第１のＮＯＴ回路３００は、入力電極（Ｉｎｐｕｔ）がＬレベルの場合、出力電極（Ｏｕｔｐｕｔ）がＨレベルに、入力電極（Ｉｎｐｕｔ）がＨレベルの場合、出力電極（Ｏｕｔｐｕｔ）がＬレベルになり、ＮＯＴとして機能する。
この動作は、バイポーラトランジスタの論理処理素子として知られるＩＩＬ（Integrated Injection Logic，Ｉ２Ｌ）の動作と同じであり、バイポーラトランジスタ動作に基づく。
【００４６】
次に、ＡＮＤ回路１４６について説明する。
ＡＮＤ回路１４６は、論理演算の理論による、Ａ  ＡＮＤ  Ｂ  ＝  ＮＯＴ（Ａ）  ＮＯＲ  ＮＯＴ（Ｂ）に基づき、ＮＯＴ回路３００と否定論理和（ＮＯＲ）の論理演算を行うＮＯＲ回路３１０とから構成される。
そこで、論理演算素子４０３の１つであるＮＯＲ回路３１０について説明する。
図１０は、ｐｎｐｎ構造によるＮＯＲ回路３１０を示した図であって、図１０（ａ）はＮＯＲ回路３１０の断面構造を、図１０（ｂ）はＮＯＲ回路３１０の等価回路を示した図である。さらに、図１０（ｃ）はＮＯＲ回路３１０の真理値表である。
図１０（ａ）に示したように、ＮＯＲ回路３１０は、図９（ａ）に示した第１のＮＯＴ回路３００を２つ並べた構造である。ｐ型の第１半導体層２０１およびｎ型の第２半導体層２０２はそれぞれ共通になっている。
２つ並べた第１のＮＯＴ回路３００の入力電極（Ｉｎｐｕｔ）をそれぞれ第１の入力電極（Ｉｎｐｕｔ１）と第２の入力電極（Ｉｎｐｕｔ２）に接続する。さらに、それぞれの出力電極（Ｏｕｔｐｕｔ）、直流電圧電極（Ｅ）および基準電位（ＳＵＢ）電極をそれぞれ共通にする。
【００４７】
図１０（ｂ）に示した等価回路により、ＮＯＲ回路３１０の動作を説明する。２つ並べた第１のＮＯＴ回路３００の内の１つがｐｎｐトランジスタ（Ｑ１）とｎｐｎトランジスタ（Ｑ２）とを構成し、第１のＮＯＴ回路３００の他の１つがｐｎｐトランジスタ（Ｑ３）とｎｐｎトランジスタ（Ｑ４）とを構成する。ｐｎｐトランジスタ（Ｑ１）〜ｎｐｎトランジスタ（Ｑ４）と半導体層２０１〜２０４との関係は図９（ｂ）で説明した。基準電位（ＳＵＢ）電極をＨレベルの０Ｖに設定し、直流電圧電極（Ｅ）をＬレベルの−１〜−１．５Ｖに設定する。さらに、出力電極（Ｏｕｔｐｕｔ）を負荷抵抗（図示せず）を介してＨレベルにプルアップする。第１の入力電極（Ｉｎｐｕｔ１）がＬレベルの場合には、基準電位（ＳＵＢ）電極からｐｎｐトランジスタ（Ｑ１）を通して第１の入力電極（Ｉｎｐｕｔ１）に電流が流れる。ｎｐｎトランジスタ（Ｑ２）は、第１の入力電極（Ｉｎｐｕｔ１）がＬレベルであるから、出力遮断状態になる。第２の入力電極（Ｉｎｐｕｔ２）もＬレベルであれば、ｎｐｎトランジスタ（Ｑ４）は出力遮断状態になる。したがって、出力電極（Ｏｕｔｐｕｔ）はＨレベルが維持される。
【００４８】
一方、第１の入力電極（Ｉｎｐｕｔ１）がＨレベルの場合には、電流が基準電位（ＳＵＢ）電極からｐｎｐトランジスタ（Ｑ１）を通してｎｐｎトランジスタ（Ｑ２）のベース領域に流れ、ｎｐｎトランジスタ（Ｑ２）がオン状態になるので、出力電極（Ｏｕｔｐｕｔ）が直流電圧電極（Ｅ）の電位に固定されてＬレベルになる。第２の入力電極（Ｉｎｐｕｔ２）がＬレベルであっても、ｎｐｎトランジスタ（Ｑ４）がオン状態になるので、出力電極（Ｏｕｔｐｕｔ）はＬレベルになる。すなわち、第１の入力電極（Ｉｎｐｕｔ１）または第２の入力電極（Ｉｎｐｕｔ２）のいずれかがＨレベルであれば、ｎｐｎトランジスタ（Ｑ２）または（Ｑ４）がオン状態になるので、出力電極（Ｏｕｔｐｕｔ）はＬレベルに固定される。すなわち、ＮＯＲ回路３１０は、図１０（ｃ）の真理値表に示したＮＯＲとして機能する。
【００４９】
図１０では、２個の第１のＮＯＴ回路３００を並べた２入力ＮＯＲ回路３１０を示したが、第１のＮＯＴ回路３００を複数並べることにより多入力ＮＯＲ回路となる。
以上説明したように、前述したＡＮＤ回路１４６は、本実施の形態による第１のＮＯＴ回路３００とＮＯＲ回路３１０から構成しうる。さらに、ＮＯＲ回路３１０を組み合わせることで、各種の論理演算が表現されうる。
【００５０】
なお、本実施の形態では、発光部１２０および設定部１３０の発光サイリスタ４０１および転送サイリスタ４０２は電源ＶＧＡとして−３．３Ｖを用いるのに対し、制御部１４０の論理演算素子４０３は直流電圧電極（Ｅ）に設定する電圧として−１〜−１．５Ｖを用いる。発光部１２０および設定部１３０と制御部１４０との電圧差は、トランジスタスイッチなどを介することで変換しうる。
【００５１】
図１１は、制御部の他の一例であるチップセレクタ１４２を示した図である。図１１（ａ）は等価回路を、図１１（ｂ）は断面構造を示した図である。
図１１に示したチップセレクタ１４２は、トランジスタスイッチ１４８がマルチコレクタ電極構造である点で図８に示したチップセレクタ１４１と異なる。マルチコレクタ電極構造とは、バイポーラトランジスタが複数のコレクタ電極を有することをいう。ここでは、第１のコレクタ電極１６１は点灯信号（φＩ）線７８および点灯信号（φＩ’）線７９に接続されている。第２のコレクタ電極１６２は、発光部１２０のすべての発光サイリスタ４０１ａのｎ型の第２半導体層２０２に設けられた第２のゲート電極（Ｇ２）に接続されている。
【００５２】
チップセレクタ１４２の動作を、図１１（ａ）の等価回路で説明する。チップセレクト信号ｃｓが“１１１１”の場合には、ＡＮＤ回路１４６の出力が“１”（Ｈレベル）になる。これにより、トランジスタスイッチ１４８が出力遮断状態となるので、入力側の点灯信号（φＩ）線７８から出力側の点灯信号（φＩ’）線７９を経由して、入力側の点灯信号φＩに対応した点灯信号φＩ’が、発光素子チップ５１ａの発光部１２０に供給される。このとき、トランジスタスイッチ１４８は出力遮断状態であるので、第２のコレクタ電極１６２も高インピーダンス状態となり、発光サイリスタ４０１ａの発光を妨げない。
【００５３】
一方、チップセレクト信号ｃｓが“１１１１”でない場合には、ＡＮＤ回路１４６の出力が“０”（Ｌレベル）となるので、トランジスタスイッチ１４８がオン状態になり、第１のコレクタ電極１６１及び第２のコレクタ電極１６２はＳＵＢの０Ｖになる。この結果、出力側の点灯信号（φＩ’）線７９はＳＵＢの０Ｖに固定され、チップセレクタ１４２は発光サイリスタ４０１ａに点灯信号φＩ’を供給しない。第２のコレクタ電極１６２は発光サイリスタ４０１ａの第２のゲート電極（Ｇ２）に接続されているので、発光サイリスタ４０１ａのアノード電極（Ａ）として働く基準電位（ＳＵＢ）電極と第２のゲート電極（Ｇ２）とカソード電極（Ｋ）とが共に０Ｖとなって、発光サイリスタ４０１ａの動作を阻止する。
【００５４】
以上述べたように、チップセレクタ１４２は、このチップセレクタ１４２が搭載された発光素子チップ５１ａが選択されていないと判断した場合には、点灯信号φＩ’を発光サイリスタ４０１ａに供給しないとともに、発光サイリスタ４０１ａが誤動作で発光する動作を阻止する機能を有している。
【００５５】
図１２は制御部の他の一例としてのチップセレクタ１４３を示した図である。図８および図１１に示したチップセレクタ１４１およびチップセレクタ１４２は点灯信号φＩを制御する。これに対し、チップセレクタ１４３はクロック信号φ１，φ２とスタート信号φｓとを制御する。チップセレクタ１４３が、チップセレクト信号ｃｓにより、このチップセレクタ１４３が搭載された発光素子チップ５１ｂが選択されていると判断した場合には、入力側のクロック信号φ１，φ２とスタート信号φｓとが、それぞれ、出力側のクロック信号φ１’，φ２’とスタート信号φｓ’とになって、設定部１３０に供給される。一方、チップセレクタ１４３が、このチップセレクタ１４３が搭載された発光素子チップ５１ｂが選択されていないと判断した場合には、クロック信号φ１’，φ２’とスタート信号φｓ’とを０Ｖなどの予め定められた電位に固定して、設定部１３０の動作を阻止する。
【００５６】
次に、発光素子チップ５１の第２の実施の形態について説明する。図６に示した第１の実施の形態では、アノード電極を基準電位（ＳＵＢ）電極とした発光サイリスタと転送サイリスタとを用いた場合について説明した。カソード電極を基準電位（ＳＵＢ）電極とした発光サイリスタおよび転送サイリスタを用いた場合にも、回路の極性を変更することによって動作する。
図１３は、第２の実施の形態である発光部と設定部とを分離したタイプの自己走査型発光素子アレイを用いた発光素子チップ５１ｃの等価回路を示した図である。詳細な説明は省略するが、電源ＶＧＡを電源ＶＧＫとして、回路の極性を変更することで動作する。
【００５７】
図１４は、本実施の形態による発光素子チップ５１ｃの主要部分の断面構造を示した図である。発光素子チップ５１ｃは、基板２１０上に形成されたｎｐｎｐ構造からなる、発光部１２０の発光サイリスタＬ１，Ｌ２，Ｌ３，…である発光サイリスタ４１１と、設定部１３０の転送サイリスタＴ１，Ｔ２，Ｔ３，…である転送サイリスタ４１２と、制御部１４０の論理演算素子４１３とを備える。
発光素子チップ５１ｃは、第１導電型が電子を電荷担体とするｎ型であり、第２導電型が正孔を電荷担体とするｐ型である場合であって、ＧａＡｓ系の半導体で構成され、基板２１０上に、ｎ型の第１半導体層２１１と、ｐ型の第２半導体層２１２と、ｎ型の第３半導体層２１３と、ｐ型の第４半導体層２１４とを順に積層し、その後、予め定められた箇所をエッチングして形成される。本実施の形態では、発光部１２０の発光サイリスタ４１１と設定部１３０の転送サイリスタ４１２と制御部１４０の論理演算素子４１３とは、ｎ型の第１半導体層２１１，ｐ型の第２半導体層２１２，ｎ型の第３半導体層２１３，ｐ型の第４半導体層２１４が縦に積層された層構成を有している。
【００５８】
設定部１３０に用いる接続ダイオードは、ｎ型の第３半導体層２１３とｐ型の第４半導体層２１４との接合を利用して形成される。
さらに、制御部１４０では、論理演算素子４１３はｎｐｎｐ構造を有しているが、すべての論理演算素子がｎｐｎｐ構造を有しているわけではない。ｎ型の第１半導体層２１１、ｐ型の第２半導体層２１２およびｎ型の第３半導体層２１３から構成されるｎｐｎトランジスタ、ｐ型の第２半導体層２１２、ｎ型の第３半導体層２１３およびｐ型の第４半導体層２１４から構成されるｐｎｐトランジスタ、ｎ型の第１半導体層２１１とｐ型の第２半導体層２１２との接合を利用したダイオード、ｐ型の第２半導体層２１２とｎ型の第３半導体層２１３との接合を利用したダイオード、ｎ型の第３半導体層２１３とｐ型の第４半導体層２１４との接合を利用したダイオードなど、連続する何れかの層を組合せて構成された論理演算素子が用いうる。
制御部１４０では、後述するように、例えば一部領域において上層側の半導体層を除去するなど、ｎｐｎｐ構造に予め定められた加工を施して使用する。
【００５９】
発光部１２０の発光サイリスタ４１１と設定部１３０の転送サイリスタ４１２とは、アノード電極（Ｋ）（図示せず）として働くｎ型の第１半導体層２１１を基準電位（ＳＵＢ）電極に、ｐ型の第４半導体層２１４をアノード電極（Ａ）に、ｎ型の第３半導体層２１３をゲート電極（Ｇ）に接続する。一方、制御部１４０の論理演算素子４１３は、ｎ型の第１半導体層２１１を基準電位（ＳＵＢ）電極に、ｐ型の第２半導体層２１２を直流電圧電極（Ｅ）に、ｎ型の第３半導体層２１３を入力電極（Ｉｎｐｕｔ）に、ｐ型の第４半導体層２１４を出力電極（Ｏｕｔｐｕｔ）に接続する。
なお、論理演算素子４１３は、発光サイリスタ４１１または転送サイリスタ４１２のｐ型の第２半導体層２１２に直流電圧電極（Ｅ）を設けた構造である。このことから、論理演算素子４１３の直流電圧電極（Ｅ）の電位を制御することで、論理演算素子４１３は、発光部１２０の発光サイリスタ４１１または設定部１３０の転送サイリスタ４１２となる。
【００６０】
図１４では、発光サイリスタ４１１，転送サイリスタ４１２，論理演算素子４１３は、それぞれ独立した島状に形成されているが、すべての層が分離している必要はなく、後述するように、一部の層が接続された構造も用いうる。
基板２１０をｎ型半導体基板としてもよく、ｎ型の第１半導体層２１１を基板２１０が兼ねることで略してもよい。これらの場合には、基準電位（ＳＵＢ）電極を基板２１０の裏面に設けても構わない。
【００６１】
図１５は、第２の実施の形態による、制御部の一例としてのチップセレクタ１４４を示した図である。チップセレクタ１４４のトランジスタスイッチ１５１はマルチコレクタ電極構造で、トランジスタスイッチ１５１は、第１のコレクタ電極１６３と第２のコレクタ電極１６４を備えている。第２のコレクタ電極１６４は、発光部１２０のすべての発光サイリスタ４１１ａの第２のゲート電極（Ｇ２）に接続されている。
詳細な説明は省略するが、チップセレクタ１４４は、チップセレクタ１４２のＡＮＤ回路１４６をＯＲ回路１５９に、第１のＮＯＴ回路３００を第２のＮＯＴ回路３０１に置き換え、さらにトランジスタスイッチ１５１の極性を置き換えるとともに、回路の極性を変更することによって動作する。
【００６２】
論理演算素子の１つである第２のＮＯＴ回路３０１を説明する。
図１６はｎｐｎｐ構造による第２のＮＯＴ回路３０１を示した図である。図１６（ａ）は第２のＮＯＴ回路３０１の断面構造を、図１６（ｂ）は第２のＮＯＴ回路３０１の等価回路を示した図である。
【００６３】
図１６（ａ）に示したように、第２のＮＯＴ回路３０１は、図１４で示した論理演算素子４１３の構造を有する。
図１６（ｂ）に示したように、第２のＮＯＴ回路３０１は、図１６（ａ）に示したｎ型の第１半導体層２１１と、ｐ型の第２半導体層２１２と、ｎ型の第３半導体層２１３とが、それぞれエミッタ領域と、ベース領域と、コレクタ領域として働くｎｐｎトランジスタ（Ｑ５）と、図１６（ａ）に示したｐ型の第２半導体層２１２と、ｎ型の第３半導体層２１３と、ｐ型の第４半導体層２１４とが、それぞれエミッタ領域と、ベース領域と、コレクタ領域として働くｐｎｐトランジスタ（Ｑ６）とが組み合わされた回路である。なお、ｎｐｎトランジスタ（Ｑ５）とｐｎｐトランジスタ（Ｑ６）とは縦に積層されている。
【００６４】
第２のＮＯＴ回路３０１の動作を、図１６（ｂ）の等価回路で説明する。基準電位（ＳＵＢ）電極をＬレベルのＳＵＢの０Ｖに設定し、直流電圧電極（Ｅ）をＨレベルの１Ｖ〜１．５Ｖとして、ｎ型の第１半導体層２１１とｐ型の第２半導体層２１２とが構成する接合を順バイアスにする。すると、ｎｐｎトランジスタ（Ｑ５）はオン状態となり定電流源として働く。さらに、出力電極（Ｏｕｔｐｕｔ）は負荷抵抗（図示せず）を介してＬレベルにプルダウンする。入力電極（Ｉｎｐｕｔ）がＨレベルの場合には、電流が入力電極（Ｉｎｐｕｔ）から、ｎｐｎトランジスタ（Ｑ５）を通して、基準電位（ＳＵＢ）電極に電流が流れる。直流電圧電極（Ｅ）がＨレベルで、入力電極（Ｉｎｐｕｔ）がＨレベルであるため、ｐｎｐトランジスタ（Ｑ６）は出力遮断状態となり、出力電極（Ｏｕｔｐｕｔ）はＬレベルが維持される。一方、入力電極（Ｉｎｐｕｔ）がＬレベルの場合には、ｐｎｐトランジスタ（Ｑ６）のベースからｎｐｎトランジスタ（Ｑ５）を通して基準電位（ＳＵＢ）電極に電流が流れる。これにより、ｐｎｐトランジスタ（Ｑ６）はオン状態となり、出力電極（Ｏｕｔｐｕｔ）が直流電圧電極（Ｅ）の電位に固定されてＨレベルになる。すなわち、第２のＮＯＴ回路３０１は、入力電極（Ｉｎｐｕｔ）がＬレベルの場合、出力電極（Ｏｕｔｐｕｔ）がＨレベルに、入力電極（Ｉｎｐｕｔ）がＨレベルの場合、出力電極（Ｏｕｔｐｕｔ）はＬレベルになるので、ＮＯＴとして機能する。
【００６５】
次に、ＯＲ回路１５９について説明する。
ＯＲ回路１５９は、Ａ  ＯＲ  Ｂ  ＝  ＮＯＴ（Ａ）  ＮＡＮＤ  ＮＯＴ（Ｂ）に基づいて、第２のＮＯＴ回路３０１と否定論理積（ＮＡＮＤ）の演算を行うＮＡＮＤ回路３１１とから構成される。
そこで、論理演算素子４１３の１つであるＮＡＮＤ回路３１１について説明する。
図１７は、ｎｐｎｐ構造によるＮＡＮＤ回路３１１を示した図であって、図１７（ａ）はＮＡＮＤ回路３１１の断面構造を示した図、図１７（ｂ）はＮＡＮＤ回路３１１の等価回路を示した図、図１７（ｃ）はＮＡＮＤ回路３１１の真理値表である。
図１７（ａ）に示したように、ＮＡＮＤ回路３１１は、図１６（ａ）に示した第２のＮＯＴ回路３０１を２つ並べた構造である。ｎ型の第１半導体層２１１およびｐ型の第２半導体層２１２はそれぞれ共通になっている。
２つ並べた第２のＮＯＴ回路３０１の入力電極（Ｉｎｐｕｔ）をそれぞれ第３の入力電極（Ｉｎｐｕｔ３）と第４の入力電極（Ｉｎｐｕｔ４）に接続する。さらに、それぞれの出力電極（Ｏｕｔｐｕｔ）、直流電圧電極（Ｅ）および基準電位（ＳＵＢ）電極をそれぞれ共通にする。
【００６６】
図１７（ｂ）の等価回路により、ＮＡＮＤ回路３１１の動作を説明する。２つ並べた第２のＮＯＴ回路３０１の内の１つがｎｐｎトランジスタ（Ｑ５）とｐｎｐトランジスタ（Ｑ６）を構成し、第２のＮＯＴ回路３０１の他の１つがｎｐｎトランジスタ（Ｑ７）とｐｎｐトランジスタ（Ｑ８）を構成する。
ｎｐｎトランジスタ（Ｑ５）〜ｐｎｐトランジスタ（Ｑ８）と半導体層２１１〜２１４の関係は図１６（ｂ）で説明したものと同様である。基準電位（ＳＵＢ）電極をＬレベルの０Ｖに、直流電圧電極（Ｅ）をＨレベルの１Ｖ〜１．５Ｖに設定する。さらに、出力電極（Ｏｕｔｐｕｔ）は負荷抵抗（図示せず）を介してＬレベルにプルダウンする。第３の入力電極（Ｉｎｐｕｔ３）がＨレベルの場合には、第３の入力電極（Ｉｎｐｕｔ３）からｎｐｎトランジスタ（Ｑ５）を通して基準電位（ＳＵＢ）電極に電流が流れる。ｐｎｐトランジスタ（Ｑ６）は、第３の入力電極（Ｉｎｐｕｔ３）がＨレベルであるため、出力遮断状態になる。第４の入力電極（Ｉｎｐｕｔ４）もＨレベルの場合であれば、ｐｎｐトランジスタ（Ｑ８）は出力遮断状態になる。したがって、出力電極（Ｏｕｔｐｕｔ）はＬレベルを維持する。
【００６７】
一方、第３の入力電極（Ｉｎｐｕｔ３）がＬレベルの場合には、ｐｎｐトランジスタ（Ｑ６）のベースからｎｐｎトランジスタ（Ｑ５）を通して基準電位（ＳＵＢ）電極に電流が流れ、ｐｎｐトランジスタ（Ｑ６）がオン状態になるので、出力電極（Ｏｕｔｐｕｔ）が直流電圧電極（Ｅ）の電位に固定されてＨレベルになる。たとえ、第４の入力電極（Ｉｎｐｕｔ４）がＨレベルであっても、出力電極（Ｏｕｔｐｕｔ）はＨレベルになる。すなわち、第３の入力電極（Ｉｎｐｕｔ３）または第４の入力電極（Ｉｎｐｕｔ４）のいずれかがＬレベルであれば、ｐｎｐトランジスタ（Ｑ６）またはｐｎｐトランジスタ（Ｑ８）がオン状態になるので、出力電極（Ｏｕｔｐｕｔ）はＨレベルになる。すなわち、ＮＡＮＤ回路３１１は、図１７（ｃ）の真理値表に示したＮＡＮＤとして機能する。
図１７では、２個の第２のＮＯＴ回路３０１を並べた２入力ＮＡＮＤ回路３１１を示したが、第２のＮＯＴ回路３０１を複数並べることにより多入力ＮＡＮＤ回路となる。
以上説明したように、前述したＯＲ回路１５９は、本実施の形態による第２のＮＯＴ回路３０１とＮＡＮＤ回路３１１とから構成しうる。さらに、ＮＡＮＤ回路３１１を組み合わせることで、各種の論理演算が表現されうる。
【００６８】
なお、本実施の形態では、発光部１２０および設定部１３０の発光サイリスタ４１１および転送サイリスタ４１２は電源ＶＧＫとして３．３Ｖを用いるのに対し、制御部１４０の論理演算素子４１３は直流電圧電極（Ｅ）に設定する電圧として１〜１．５Ｖを用いる。発光部１２０および設定部１３０と制御部１４０との電圧差は、トランジスタスイッチなどを介することで変換しうる。
【００６９】
さらに、論理演算の理論によって、ＮＯＲ回路またはＮＡＮＤ回路により、ＲＳフリップフロップ、Ｄラッチ、Ｄフリップフロップ、シフトレジスタなどが構成しうる。
したがって、本実施の形態では、制御部としてチップセレクタの場合を述べたが、これに限ることなく、発光部の点灯開始の発光素子の位置をシフトするシフト回路などが構成されうる。
ＧａＡｓ系の半導体で構成していたが、これに限られるものではなく、例えばＧａＰ等、イオン注入によるｐ型半導体，ｎ型半導体の製作が困難な化合物半導体を用いてもよい。
【符号の説明】
【００７０】
１…画像形成装置、１１Ｙ，１１Ｍ，１１Ｃ，１１Ｋ…画像形成ユニット、１４…露光装置、２３…転写ロール、２４…定着器、５１，５１ａ，５１ｂ，５１ｃ…発光素子チップ、５３…ロッドレンズアレイ、１００…発光素子ヘッド、１０１…ボンディングパッド、１０２…発光素子、１０５…基板、１１０…信号発生回路、１２０…発光部、１３０…設定部、１４０…制御部、１４１，１４２，１４３，１４４…チップセレクタ、３００…第１のＮＯＴ回路、３０１…第２のＮＯＴ回路、３１０…ＮＯＲ回路、３１１…ＮＡＮＤ回路、４０１，４０１ａ，４１１，４１１ａ…発光サイリスタ、４０２，４１２…転送サイリスタ、４０３，４１３…論理演算素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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