(57)【特許請求の範囲】
【請求項１】
発光素子と、
前記発光素子と対に設けられた受光素子と、
前記受光素子の出力に応じて開閉する複数のスイッチ素子と、
前記複数のスイッチ素子と対に設けられた複数の抵抗と、を備え、
前記複数のスイッチ素子は、直列接続されるとともに、前記受光素子および前記複数の抵抗は、直列接続され、当該複数のスイッチ素子を直列接続したものと、当該受光素子および複数の抵抗を直列接続したものとは、並列接続され、
前記受光素子の入力端子には、前記複数のスイッチ素子のうち端部に設けられたものの出力端子が接続され、
前記受光素子の出力端子には、前記複数のスイッチ素子のうち端部に設けられたものの制御端子が接続され、
前記複数の抵抗のそれぞれの一端には、当該抵抗と対に設けられたスイッチ素子の制御端子が接続されることを特徴とする半導体リレー。
【請求項２】
前記受光素子は、ＰＮ接合を少なくとも１つ有する素子で構成されることを特徴とする請求項１に記載の半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体リレーに関する。
【背景技術】
【０００２】
従来より、発光素子および受光素子を備えた半導体リレーがある（例えば、特許文献１参照）。
【０００３】
［半導体リレー１００の構成］
図４は、従来例に係る半導体リレー１００の回路図である。半導体リレー１００は、発光ダイオードＬＤと、フォトダイオードＰＤ１〜ＰＤｎ（ｎは、ｎ＞１を満たす整数）と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑと、放電用の抵抗Ｒ１１と、を備える。
【０００４】
発光ダイオードＬＤのアノードには、端子Ｐ１が接続され、発光ダイオードＬＤのカソードには、端子Ｐ２が接続される。
【０００５】
フォトダイオードＰＤ１〜ＰＤｎは、直列接続されており、直列接続されたフォトダイオードＰＤ１〜ＰＤｎと並列に、放電用の抵抗Ｒ１１が接続されている。フォトダイオードＰＤ１のカソードには、端子Ｐ４が接続され、フォトダイオードＰＤｎのアノードには、スイッチ素子Ｑのゲートが接続される。スイッチ素子Ｑのソースには、端子Ｐ４が接続され、スイッチ素子Ｑのドレインには、端子Ｐ３が接続される。
【０００６】
［半導体リレー１００の動作］
以上の構成を備える半導体リレー１００は、端子Ｐ２を基準とした端子Ｐ１の電圧を制御して、スイッチ素子Ｑのオンオフを制御することで、端子Ｐ４を基準として端子Ｐ３から出力する電圧を制御する。
【０００７】
具体的には、端子Ｐ２を基準とした端子Ｐ１の電圧を制御して、発光ダイオードＬＤに電流を流した場合には、発光ダイオードＬＤから光が出射され、この光がフォトダイオードＰＤ１〜ＰＤｎのそれぞれで受光される。受光したフォトダイオードＰＤ１〜ＰＤｎのそれぞれでは、起電力が発生し、光電流が流れる。すると、スイッチ素子Ｑのゲート−ソース間電圧は、フォトダイオードＰＤ１〜ＰＤｎのそれぞれの両端電圧の総和に等しいので、スイッチ素子Ｑがオン状態となる。これによれば、端子Ｐ３が端子Ｐ４と導通する。
【０００８】
一方、端子Ｐ２を基準とした端子Ｐ１の電圧を制御して、発光ダイオードＬＤに電流を流さない場合には、発光ダイオードＬＤから光が出射されず、フォトダイオードＰＤ１〜ＰＤｎで起電力が発生しない。このため、スイッチ素子Ｑがオフ状態となる。これによれば、スイッチ素子Ｑのゲート電荷が放電用の抵抗Ｒ１１で放電され、端子Ｐ３が端子Ｐ４と絶縁される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−６５１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
フォトダイオードＰＤ１〜ＰＤｎのそれぞれで発生する起電力は、比較的小さい。このため、スイッチ素子Ｑがオン状態になるまでゲート−ソース間電圧を上昇させるためには、フォトダイオードＰＤ１〜ＰＤｎのように、複数のフォトダイオードを設ける必要があった。したがって、半導体リレー１００を小型化するのが困難であった。
【００１１】
上述の課題に鑑み、本発明は、半導体リレーを小型化することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、上述の課題を解決するために、以下の事項を提案している。
（１）  本発明は、発光素子（例えば、図１、２の発光ダイオードＬＤに相当）と、前記発光素子と対に設けられた受光素子（例えば、図１のフォトダイオードＰＤや、図２のフォトトランジスタＰＴに相当）と、前記受光素子の出力に応じてスイッチングするスイッチ素子（例えば、図１、２のスイッチ素子Ｑに相当）と、抵抗（例えば、図１、２の抵抗Ｒに相当）と、を備え、前記受光素子の入力端子（例えば、図１のフォトダイオードＰＤのアノードや、図２のフォトトランジスタＰＴのコレクタに相当）には、前記スイッチ素子の出力端子（例えば、図１、２のスイッチ素子Ｑのソースに相当）が接続され、前記受光素子の出力端子（例えば、図１のフォトダイオードＰＤのカソードや、図２のフォトトランジスタＰＴのエミッタに相当）には、前記スイッチ素子の制御端子（例えば、図１、２のスイッチ素子Ｑのゲートに相当）と、前記抵抗の一端（例えば、図１、２の抵抗Ｒの一端に相当）と、が接続され、前記抵抗の他端（例えば、図１、２の抵抗Ｒの他端に相当）には、前記スイッチ素子の入力端子（例えば、図１、２のスイッチ素子Ｑのドレインに相当）が接続されることを特徴とする半導体リレーを提案している。
【００１３】
この発明によれば、半導体リレーに、発光素子、受光素子、スイッチ素子、および抵抗を設けた。そして、受光素子の入力端子に、スイッチ素子の出力端子を接続した。また、受光素子の出力端子に、スイッチ素子の制御端子と、抵抗の一端と、を接続した。また、抵抗の他端に、スイッチ素子の入力端子を接続した。
【００１４】
このため、発光素子から光を出射させない場合には、受光素子に光電流が流れないため、スイッチ素子の制御端子に、抵抗を介して半導体リレーの出力電圧を印加することができる。これによれば、スイッチ素子について、出力端子を基準とした制御端子の電圧を閾値電圧以上にして、このスイッチ素子をオン状態またはオフ状態にすることができる。
【００１５】
一方、発光素子から光を出射させる場合には、受光素子に光電流が流れ、この光電流が抵抗を流れる。抵抗に光電流が流れると、抵抗の両端に電位差が生じる。このため、半導体リレーの出力電圧からスイッチ素子の閾値電圧を減算した値と比べて、受光素子に光電流が流れている場合における抵抗の両端の電位差が高くなるように、抵抗の抵抗値を設定することで、スイッチ素子について、出力端子を基準とした制御端子の電圧を閾値電圧未満にして、このスイッチ素子をオフ状態またはオン状態にすることができる。
【００１６】
以上によれば、一対の発光素子および受光素子と、抵抗と、により、スイッチ素子のオンオフを制御することができる。このため、図４に示したフォトダイオードＰＤ１〜ＰＤｎのように複数の受光素子を半導体リレーに設ける必要がないため、半導体リレーを小型化することができる。
【００１７】
（２）  本発明は、（１）の半導体リレーについて、前記半導体リレーの出力電圧から前記スイッチ素子の閾値電圧を減算した値と比べて、前記受光素子に光電流が流れている場合における前記抵抗の両端の電位差が大きくなるように、当該抵抗の抵抗値が設定されることを特徴とする半導体リレーを提案している。
【００１８】
この発明によれば、半導体リレーの出力電圧からスイッチ素子の閾値電圧を減算した値と比べて、受光素子に光電流が流れている場合における抵抗の両端の電位差が大きくなるように、抵抗の抵抗値を設定することとした。このため、受光素子に光電流が流れると、スイッチ素子について、出力端子を基準とした制御端子の電圧を閾値電圧未満にすることができる。
【００１９】
（３）  本発明は、発光素子（例えば、図３の発光ダイオードＬＤに相当）と、前記発光素子と対に設けられた受光素子（例えば、図３のフォトダイオードＰＤに相当）と、前記受光素子の出力に応じてスイッチングする複数のスイッチ素子（例えば、図３のスイッチ素子Ｑ１〜Ｑ３に相当）と、前記複数のスイッチ素子と対に設けられた複数の抵抗（例えば、図３の抵抗Ｒ１〜Ｒ３に相当）と、を備え、前記複数のスイッチ素子は、直列接続されるとともに、前記受光素子および前記複数の抵抗は、直列接続され、当該複数のスイッチ素子を直列接続したものと、当該受光素子および複数の抵抗を直列接続したものとは、並列接続され、前記受光素子の入力端子（例えば、図３のフォトダイオードＰＤのアノードに相当）には、前記複数のスイッチ素子のうち端部に設けられたものの出力端子（例えば、図３のスイッチ素子Ｑ１のソースに相当）が接続され、前記受光素子の出力端子（例えば、図３のフォトダイオードＰＤのカソードに相当）には、前記複数のスイッチ素子のうち端部に設けられたものの制御端子（例えば、図３のスイッチ素子Ｑ１のゲートに相当）が接続され、前記複数の抵抗のそれぞれの一端（例えば、図３の抵抗Ｒ１〜Ｒ３のそれぞれの一端に相当）には、当該抵抗と対に設けられたスイッチ素子の制御端子（例えば、図３のスイッチ素子Ｑ１〜Ｑ３のそれぞれのゲートに相当）が接続されることを特徴とする半導体リレーを提案している。
【００２０】
この発明によれば、半導体リレーに、発光素子と、受光素子と、複数のスイッチ素子と、複数のスイッチ素子と対に設けられた複数の抵抗と、を設けた。そして、複数のスイッチ素子を直列接続するとともに、受光素子および複数の抵抗を直列接続し、これら複数のスイッチ素子を直列接続したものと、これら受光素子および複数の抵抗を直列接続したものと、を並列接続することとした。また、受光素子の入力端子に、複数のスイッチ素子のうち端部に設けられたものの出力端子を接続した。また、受光素子の出力端子に、複数のスイッチ素子のうち端部に設けられたものの制御端子を接続した。また、複数の抵抗のそれぞれの一端に、その抵抗と対に設けられたスイッチ素子の制御端子を接続した。
【００２１】
このため、（１）の半導体リレーと同様に、一対の発光素子および受光素子と、複数の抵抗と、により、複数のスイッチ素子のオンオフを制御することができる。したがって、図４に示したフォトダイオードＰＤ１〜ＰＤｎのように複数の受光素子を半導体リレーに設ける必要がないため、半導体リレーを小型化することができる。
【００２２】
また、複数の直列接続されたスイッチ素子を備えているため、スイッチ素子を１つしか備えていない場合と比べて、耐圧を高くすることができる。
【００２３】
また、全てのスイッチ素子がオン状態である場合、それぞれのスイッチ素子の出力端子が略同電位となる。このため、これらスイッチ素子が背負う電圧はほとんど無い。したがって、（１）の半導体リレーと比べて、設けられているスイッチ素子が増加しているにもかかわらず、全てのスイッチ素子がオン状態である場合における損失が増加してしまうのを抑えることができる。
【００２４】
（４）  本発明は、（１）〜（３）のいずれかの半導体リレーについて、前記受光素子は、ＰＮ接合を少なくとも１つ有する素子で構成されることを特徴とする半導体リレーを提案している。
【００２５】
この発明によれば、受光素子を、ＰＮ接合を少なくとも１つ有する素子で構成することとした。これによれば、発光素子から光を出射させるか否かにより、受光素子をオンオフさせて、スイッチ素子をオンオフさせることができる。
【発明の効果】
【００２６】
本発明によれば、半導体リレーを小型化することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態に係る半導体リレーの回路図である。
【図２】本発明の第２実施形態に係る半導体リレーの回路図である。
【図３】本発明の第３実施形態に係る半導体リレーの回路図である。
【図４】従来例に係る半導体リレーの回路図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００２９】
＜第１実施形態＞
［半導体リレー１の構成］
図１は、本発明の第１実施形態に係る半導体リレー１の回路図である。半導体リレー１は、図４に示した従来例に係る半導体リレー１００とは、フォトダイオードＰＤ１〜ＰＤｎの代わりにフォトダイオードＰＤおよび抵抗Ｒを備える点が異なる。なお、半導体リレー１において、半導体リレー１００と同一構成要件については、同一符号を付し、その説明を省略する。
【００３０】
フォトダイオードＰＤは、発光ダイオードＬＤと対に設けられ、フォトダイオードＰＤのアノードには、スイッチ素子Ｑのソースと、端子Ｐ４と、が接続される。フォトダイオードＰＤのカソードには、スイッチ素子Ｑのゲートと、抵抗Ｒの一端と、が接続される。抵抗Ｒの他端には、スイッチ素子Ｑのドレインと、端子Ｐ３と、が接続される。
【００３１】
［半導体リレー１の動作］
以上の構成を備える半導体リレー１は、端子Ｐ２を基準とした端子Ｐ１の電圧を制御して、スイッチ素子Ｑのオンオフを制御することで、端子Ｐ４を基準として端子Ｐ３から出力する電圧を制御する。
【００３２】
具体的には、端子Ｐ２を基準とした端子Ｐ１の電圧を制御して、発光ダイオードＬＤに電流を流さない場合には、発光ダイオードＬＤから光が出射されない。このため、フォトダイオードＰＤが受光せず、フォトダイオードＰＤに光電流が流れない。したがって、端子Ｐ３の電圧が抵抗Ｒを介してスイッチ素子Ｑのゲートに印加される。そして、スイッチ素子Ｑのゲート−ソース間電圧がスイッチ素子Ｑの閾値電圧以上であれば、スイッチ素子Ｑがオン状態になり、端子Ｐ３と端子Ｐ４とが導通する。
【００３３】
一方、端子Ｐ２を基準とした端子Ｐ１の電圧を制御して、発光ダイオードＬＤに電流を流した場合には、発光ダイオードＬＤから光が出射され、この光がフォトダイオードＰＤで受光される。受光したフォトダイオードＰＤでは、起電力が発生し、光電流が流れる。この光電流は、抵抗Ｒを流れる。
【００３４】
抵抗Ｒに光電流が流れると、抵抗Ｒの両端に電位差が生じる。ここで、端子Ｐ３の電圧からスイッチ素子Ｑの閾値電圧を減算した値と比べて、光電流が流れている場合における抵抗Ｒの両端の電位差が大きくなるように、抵抗Ｒの抵抗値は設定されているものとする。これによれば、抵抗Ｒに光電流が流れると、スイッチ素子Ｑのゲート−ソース間電圧が閾値電圧未満になるので、スイッチ素子Ｑがオフ状態になり、端子Ｐ３と端子Ｐ４とが絶縁される。
【００３５】
以上の半導体リレー１によれば、以下の効果を奏することができる。
【００３６】
一対の発光ダイオードＬＤおよびフォトダイオードＰＤと、抵抗Ｒと、により、スイッチ素子Ｑのオンオフを制御することができる。このため、図４に示したフォトダイオードＰＤ１〜ＰＤｎのように複数の受光素子を半導体リレーに設ける必要がないため、半導体リレーを小型化することができる。
【００３７】
＜第２実施形態＞
［半導体リレー１Ａの構成］
図２は、本発明の第２実施形態に係る半導体リレー１Ａの回路図である。半導体リレー１Ａは、図１に示した本発明の第１実施形態に係る半導体リレー１とは、フォトダイオードＰＤの代わりにフォトトランジスタＰＴを備える点が異なる。なお、半導体リレー１Ａにおいて、半導体リレー１と同一構成要件については、同一符号を付し、その説明を省略する。
【００３８】
フォトトランジスタＰＴのコレクタには、スイッチ素子Ｑのソースと、端子Ｐ４と、が接続される。フォトトランジスタＰＴのエミッタには、スイッチ素子Ｑのゲートと、抵抗Ｒの一端と、が接続される。
【００３９】
以上の構成を備える半導体リレー１Ａは、半導体リレー１と同様に、端子Ｐ２を基準とした端子Ｐ１の電圧を制御して、スイッチ素子Ｑのオンオフを制御することで、端子Ｐ４を基準として端子Ｐ３から出力する電圧を制御する。
【００４０】
以上の半導体リレー１Ａによれば、半導体リレー１が奏することのできる上述の効果と同様の効果を奏することができる。
【００４１】
＜第３実施形態＞
［半導体リレー１Ｂの構成］
図３は、本発明の第３実施形態に係る半導体リレー１Ｂの回路図である。半導体リレー１Ｂは、図１に示した本発明の第１実施形態に係る半導体リレー１とは、スイッチ素子Ｑの代わりにスイッチ素子Ｑ１〜Ｑ３を備える点と、抵抗Ｒの代わりに抵抗Ｒ１〜Ｒ３を備える点と、が異なる。なお、半導体リレー１Ｂにおいて、半導体リレー１と同一構成要件については、同一符号を付し、その説明を省略する。
【００４２】
抵抗Ｒ１〜Ｒ３のそれぞれは、スイッチ素子Ｑ１〜Ｑ３のそれぞれと対に設けられる。
【００４３】
スイッチ素子Ｑ１〜Ｑ３は、ＮチャネルＭＯＳＦＥＴで構成されており、直列接続される。具体的には、スイッチ素子Ｑ１のドレインには、スイッチ素子Ｑ２のソースが接続され、スイッチ素子Ｑ２のドレインには、スイッチ素子Ｑ３のソースが接続される。
【００４４】
フォトダイオードＰＤおよび抵抗Ｒ１〜Ｒ３は、直列接続される。具体的には、フォトダイオードＰＤのカソードには、抵抗Ｒ１の一端が接続され、抵抗Ｒ１の他端には、抵抗Ｒ２の一端が接続され、抵抗Ｒ２の他端には、抵抗Ｒ３の一端が接続される。
【００４５】
スイッチ素子Ｑ１〜Ｑ３を直列接続したものと、フォトダイオードＰＤおよび抵抗Ｒ１〜Ｒ３を直列接続したものとは、並列接続される。具体的には、スイッチ素子Ｑ１のソースには、フォトダイオードＰＤのアノードが接続され、スイッチ素子Ｑ３のドレインには、抵抗Ｒ３の他端が接続される。
【００４６】
抵抗Ｒ１〜Ｒ３のそれぞれの一端には、スイッチ素子Ｑ１〜Ｑ３のうち対に設けられたもののゲートが接続される。具体的には、抵抗Ｒ１の一端には、抵抗Ｒ１と対に設けられたスイッチ素子Ｑ１のゲートが接続される。また、抵抗Ｒ２の一端には、抵抗Ｒ２と対に設けられたスイッチ素子Ｑ２のゲートが接続される。また、抵抗Ｒ３の一端には、抵抗Ｒ３と対に設けられたスイッチ素子Ｑ３のゲートが接続される。
【００４７】
抵抗Ｒ３の他端と、スイッチ素子Ｑ３のドレインとには、端子Ｐ３が接続される。また、フォトダイオードＰＤのアノードと、スイッチ素子Ｑ１のソースとには、端子Ｐ４が接続される。
【００４８】
［半導体リレー１Ｂの動作］
以上の構成を備える半導体リレー１Ｂは、半導体リレー１と同様に、端子Ｐ２を基準とした端子Ｐ１の電圧を制御して、スイッチ素子Ｑ１〜Ｑ３のオンオフを制御することで、端子Ｐ４を基準として端子Ｐ３から出力する電圧を制御する。
【００４９】
以上の半導体リレー１Ｂによれば、半導体リレー１が奏することのできる上述の効果に加えて、以下の効果を奏することができる。
【００５０】
半導体リレー１Ｂは、スイッチ素子Ｑ１〜Ｑ３の３つの直列接続されたスイッチ素子を備えているため、半導体リレー１のようにスイッチ素子を１つしか備えていない場合と比べて、端子Ｐ４を基準とした端子Ｐ３の耐圧を高くすることができる。
【００５１】
また、端子Ｐ３と端子Ｐ４とが導通している場合、すなわちスイッチ素子Ｑ１〜Ｑ３がオン状態である場合、スイッチ素子Ｑ１〜Ｑ３のそれぞれのソース電圧は、端子Ｐ４の電圧と略等しい。このため、スイッチ素子Ｑ１〜Ｑ３のそれぞれが背負う電圧はほとんど無い。したがって、半導体リレー１Ｂは、半導体リレー１と比べて、設けられているスイッチ素子が増加しているにもかかわらず、端子Ｐ３と端子Ｐ４とが導通している場合に損失が増加してしまうのを抑えることができる。
【００５２】
本発明は、上述の実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【００５３】
例えば、上述の各実施形態では、スイッチ素子Ｑやスイッチ素子Ｑ１〜Ｑ３を、ＮチャネルＭＯＳＦＥＴで構成したが、これに限らず、出力端子を基準とした制御端子の電圧に応じてオンオフするもので構成すればよく、例えばＰチャネルＭＯＳＦＥＴで構成してもよい。
【００５４】
また、上述の第３実施形態では、スイッチ素子Ｑ１〜Ｑ３の３つのスイッチ素子と、抵抗Ｒ１〜Ｒ３の３つの抵抗と、を半導体リレー１Ｂに設けたが、これに限らない。例えば、半導体リレーに、スイッチ素子および抵抗をそれぞれ２つずつ設けたり、５つずつ設けたりしてもよい。
【００５５】
また、上述の第１実施形態および第３実施形態では、受光素子としてフォトダイオードＰＤを用い、上述の第２実施形態では、受光素子としてフォトトランジスタＰＴを用いたが、これに限らず、受光素子としては、ＰＮ接合を少なくとも１つ有する素子を用いることができる。
【符号の説明】
【００５６】
１、１Ａ、１Ｂ、１００；半導体リレー
ＬＤ；発光ダイオード
ＰＤ；フォトダイオード
ＰＴ；フォトトランジスタ
Ｑ、Ｑ１〜Ｑ３；スイッチ素子
Ｒ、Ｒ１〜Ｒ３、Ｒ１１；抵抗
【図１】
0005637886.tif 000002
【図２】
0005637886.tif 000003
【図３】
0005637886.tif 000004
【図４】
0005637886.tif 000005