(57)【特許請求の範囲】
【請求項１】
集積回路素子内で用いられるデジタル同調キャパシタ（ＤＴＣ）であって：
（ａ）第１のＲＦ端子；
（ｂ）第２のＲＦ端子；
（ｃ）選択された複数のｂ個のビットを有するデジタル制御ワードを受信可能な制御ワード入力であって、該デジタル制御ワードの複数のｂ個のビットは最下位ビット（ＬＳＢ）から最上位ビット（ＭＳＢ）まで重要性の順に順序付けられ、該デジタル制御ワードは前記第１のＲＦ端子と前記第２のＲＦ端子との間に適用されるキャパシタンスを選択的に制御する、制御ワード入力；
（ｄ）前記第１のＲＦ端子と前記第２のＲＦ端子との間に並列に結合された複数の有効ビットのサブ回路であって、該複数の有効ビットのサブ回路は最下位ビット（ＬＳＢ）のサブ回路から最上位ビット（ＭＳＢ）のサブ回路まで重要性の順に順序付けられ、各有効ビットのサブ回路は前記デジタル制御ワードの関連付けられた対応する有効ビットに１対１の関係で結合され、各前記有効ビットのサブ回路は少なくとも１つのユニット・セルを有し、前記ユニット・セルは、１又は複数のキャパシタに直列に結合された複数のスタックされたスイッチを有する、複数の有効ビットのサブ回路；
を有し、
前記デジタル制御ワードは、前記有効ビットのサブ回路の切り替え動作を選択的に制御することにより、前記第１のＲＦ端子と前記第２のＲＦ端子との間に適用されるキャパシタンスを選択的に制御する、
ことを特徴とするＤＴＣ。
【請求項２】
集積回路素子内で用いられるデジタル同調キャパシタ（ＤＴＣ）であって：
（ａ）第１のＲＦ端子；
（ｂ）第２のＲＦ端子；
（ｃ）選択された複数のｂ個のビットを有するデジタル制御ワードを受信可能な制御ワード入力であって、該デジタル制御ワードの複数のｂ個のビットは最下位ビット（ＬＳＢ）から最上位ビット（ＭＳＢ）まで重要性の順に順序付けられ、該デジタル制御ワードは前記第１のＲＦ端子と前記第２のＲＦ端子との間に適用されるキャパシタンスを選択的に制御する、制御ワード入力；
（ｄ）前記第１のＲＦ端子と前記第２のＲＦ端子との間に並列に結合された複数の有効ビットのサブ回路であって、該複数の有効ビットのサブ回路は最下位ビット（ＬＳＢ）のサブ回路から最上位ビット（ＭＳＢ）のサブ回路まで重要性の順に順序付けられ、各有効ビットのサブ回路は前記デジタル制御ワードの関連付けられた対応する有効ビットに１対１の関係で結合される、複数の有効ビットのサブ回路；
を有し、
各前記有効ビットのサブ回路は：
（ｉ）少なくとも１つのユニット・セル；
を有し、
前記ユニット・セルは、キャパシタに直列に結合された複数のスタックされたスイッチを有し、
該スタックされたスイッチの切り替え動作は、前記制御ワードの前記関連付けられた対応するビットにより制御され、
前記ＬＳＢのサブ回路は１つのユニット・セルを有し、各次の有効ビットのサブ回路は、該次の有効ビットより前の少ない重要性の有効ビットに関連付けられた対応するサブ回路を実施するために用いられたユニット・セルのｘ倍の数のユニット・セルのインスタンスを有し、
ｘは前記サブ回路を重み付けするために用いられる選択された重み付け符号化方式により決定され、
各サブ回路の全てのユニット・セルは、一緒に並列に結合され、前記第１のＲＦ端子に結合された第１の節点と前記第２のＲＦ端子に結合された第２の節点とを有し、
前記デジタル制御ワードは、前記スタックされたスイッチの切り替え動作を選択的に制御することにより、前記第１のＲＦ端子と前記第２のＲＦ端子との間に適用されるキャパシタンスを選択的に制御し、
選択されたサブ回路により前記第１のＲＦ端子と前記第２のＲＦ端子との間に適用されるキャパシタンスは、該選択されたサブ回路のスタックされたスイッチを選択的にオンに切り替えることにより制御される、
ことを特徴とするデジタル同調キャパシタ。
【請求項３】
前記ＤＴＣは２値重み付け符号化方式に従い実施され、
ｘ＝２であり、前記ＬＳＢはユニット・セルを有し、各次の有効ビットのサブ回路は、該次の有効ビットより前の少ない重要性の有効ビットに関連付けられた対応するサブ回路を実施するために用いられたユニット・セルの２倍の数のユニット・セルのインスタンスを有し、
前記ＭＳＢのサブ回路は、前記第１のＲＦ端子と前記第２のＲＦ端子との間に一緒に並列に結合された２ｂ−１個のユニット・セルのインスタンスを有する、
ことを特徴とする請求項２に記載のＤＴＣ。
【請求項４】
前記ＤＴＣは、サーモメータ重み付け符号化方式に従い実施され、
前記ＤＴＣは、前記第１のＲＦ端子と前記第２のＲＦ端子との間に一緒に並列に結合された２ｂ−１個のユニット・セルのインスタンスを有する、
ことを特徴とする請求項２に記載のＤＴＣ。
【請求項５】
前記ユニット・セルは、一緒に直列に結合されたｎ個のＦＥＴのスタックを有し、
前記のＦＥＴスタックは、前記キャパシタに直列に更に結合され、
前記キャパシタは、ＭＩＭキャパシタを有する、
ことを特徴とする請求項２乃至４の何れか一項に記載のＤＴＣ。
【請求項６】
前記ＦＥＴスタックは、少なくとも下端のＦＥＴと上端のＦＥＴとを有し、
前記下端のＦＥＴは、前記第２のＲＦ端子に結合された第１の端子と、前記ＦＥＴの後続のＦＥＴに結合された第２の端子とを有し、
前記上端のＦＥＴは、前記ＭＩＭキャパシタの第１の端子に結合され、
前記ＭＩＭキャパシタの第２の端子は、前記第１のＲＦ端子に結合される、
ことを特徴とする請求項５に記載のＤＴＣ。
【請求項７】
前記ＦＥＴスタックがオフに切り替えられるとき、前記ＭＩＭキャパシタと前記ＦＥＴスタックとの間に分圧が生じ、
前記ＦＥＴスタックは、実際の高さｎ、及び実効スタック高さｎｅｆｆを有し、
前記ＦＥＴスタックがオフに切り替えられるときに前記ＭＩＭキャパシタと前記ＦＥＴスタックとの間に生じる前記分圧のために、前記実効スタック高さは前記実際の高さを超え、
前記ＭＩＭキャパシタのキャパシタンスは、所望の電力処理要件を満たすために選択的に最適化されうる、
ことを特徴とする請求項６に記載のＤＴＣ。
【請求項８】
実効スタック高さｎｅｆｆは、次の数学的表現に従い計算され、
【数１２】
0005417346.tif 000016
ｎｅｆｆは前記実効スタック高さを有し、ｎは前記ＦＥＴスタック内のＦＥＴの数を有し、ＣＭＩＭは前記ＭＩＭキャパシタのキャパシタンス値を有し、ＣＯＦＦは前記ＦＥＴスタック内のＦＥＴのオフ・キャパシタンスを有する、
ことを特徴とする請求項７記載のＤＴＣ。
【請求項９】
前記ユニット・セルは、前記ＦＥＴスタックの関連付けられた対応するＦＥＴのゲートに結合された第１の端子と前記デジタル制御ワードの関連付けられた対応する有効ビットに結合された第２の端子とを有する複数のゲート抵抗器ＲＧを更に有し、
前記ユニット・セルは、前記ＦＥＴスタックの各ＦＥＴのドレインとソースとに渡って結合された複数のドレイン−ソース抵抗器ＲＤＳを更に有する、
ことを特徴とする請求項５に記載のＤＴＣ。
【請求項１０】
前記有効ビットのサブ回路は、前記ＦＥＴスタックの関連付けられた対応するＦＥＴのゲートに結合された第１の端子と前記デジタル制御ワードの関連付けられた対応する有効ビットに結合された第２の端子とを有する複数のゲート抵抗器ＲＧを更に有し、
前記サブ回路は、前記ＦＥＴスタックの各ＦＥＴのドレインとソースとに渡って結合された複数のドレイン−ソース抵抗器ＲＤＳを更に有し、
各次の有効ビットのサブ回路の前記ゲート抵抗器ＲＧ／２の抵抗値は、該次の有効ビットより前の少ない重要性の有効ビットに関連付けられた対応するサブ回路のゲート抵抗器ＲＧのインスタンスの抵抗値の１／２であり、
各次の有効ビットのサブ回路のドレイン−ソース抵抗器ＲＤＳ／２の抵抗値は、該次の有効ビットより前の少ない重要性の有効ビットに関連付けられた対応するサブ回路のドレイン−ソース抵抗器ＲＤＳのインスタンスの抵抗値の１／２である、
ことを特徴とする請求項５に記載のＤＴＣ。
【請求項１１】
前記サーモメータ重み付け符号化方式は、２ｂ−１個の同一のユニット・セルを用いて、２ｂ個の可能なキャパシタンス調整状態を有するＤＴＣをもたらし、
前記制御ワードの２つの隣接するキャパシタンス調整状態の間のキャパシタンスの差は、同一である、
ことを特徴とする請求項４に記載のＤＴＣ。
【請求項１２】
前記ＦＥＴスタックの切り替え時間は、ＲＧ×ＣＧＡＴＥに等しく、
ＲＧは前記ＦＥＴスタックのゲート抵抗器を有し、ＣＧＡＴＥはＦＥＴスタックのゲート・キャパシタンスを有し、
前記切り替え時間は、当該ＤＴＣの全てのＦＥＴに渡って一定である、
ことを特徴とする請求項５に記載のＤＴＣ。
【請求項１３】
前記ユニット・セルは、品質因子（Ｑ）を有し、
該ユニット・セルの品質因子は、前記ＦＥＴスタックがオンに切り替えられるときの前記ＦＥＴスタックのオン抵抗値ＲＯＮと、前記ＭＩＭキャパシタのキャパシタンス（ＣＭＩＭ）との間の関係により定められ、
ＲＯＮとＣＭＩＭとの間の前記関係は前記ＤＴＣ全体に渡り一定に維持されるので、品質因子は当該ＤＴＣの全てのサブ回路に渡り一定に維持される、
ことを特徴とする請求項５に記載のＤＴＣ。
【請求項１４】
当該ＤＴＣは、２値重み付け符号化及びサーモメータ重み付けの両者の組み合わせに従い実施される、
ことを特徴とする請求項３又は４に記載のＤＴＣ。
【請求項１５】
ｎ＝１である、
ことを特徴とする請求項５に記載のＤＴＣ。
【請求項１６】
前記ＭＩＭキャパシタは、１又は複数のスタックされたキャパシタを有し、
該１又は複数のスタックされたキャパシタは、当該ＤＴＣの電力処理能力を最適化するよう選択される、
ことを特徴とする請求項５に記載のＤＴＣ。
【請求項１７】
ＭＩＭキャパシタは、当該ＤＴＣが実施される集積回路ダイに集積される、
ことを特徴とする請求項５に記載のＤＴＣ。
【請求項１８】
前記第１のＲＦ端子と前記第２のＲＦ端子との間に並列に結合された固定キャパシタ、
を更に有する請求項５に記載のＤＴＣ。
【請求項１９】
前記含まれる固定キャパシタは、当該ＤＴＣの同調比率を低減するよう最適化される、
ことを特徴とする請求項１８に記載のＤＴＣ。
【請求項２０】
集積回路素子内のキャパシタをデジタル的に調整する方法であって：
（ａ）第１のＲＦ端子との電気通信を確立する段階；
（ｂ）第２のＲＦ端子との電気通信を確立する段階；
（ｃ）選択された複数のｂ個のビットを有し、最下位ビット（ＬＳＢ）から最上位ビット（ＭＳＢ）まで重要性の順に順序付けられた、デジタル制御ワードの複数のｂ個のビットを受信する段階；及び
（ｄ）前記第１のＲＦ端子と前記第２のＲＦ端子との間に適用されるキャパシタンスを選択的に制御する段階；
を有し、
前記第１のＲＦ端子と前記第２のＲＦ端子との間に適用されるキャパシタンスは、前記第１のＲＦ端子と前記第２のＲＦ端子との間に複数の有効ビットのサブ回路を並列に結合することにより、制御され、
前記複数の有効ビットのサブ回路は、最下位ビット（ＬＳＢ）のサブ回路から最上位ビット（ＭＳＢ）のサブ回路まで重要性の順に順序付けられ、
各有効ビットのサブ回路は、前記デジタル制御ワードの関連付けられた対応する有効ビットに１対１の関係で結合され、
各前記有効ビットのサブ回路は、少なくとも１つのユニット・セルを有し、
前記ユニット・セルは、キャパシタに直列に結合された複数のスタックされたスイッチを有し、
該スタックされたスイッチの切り替え動作は、前記制御ワードの前記関連付けられた対応するビットにより制御され、
前記ＬＳＢのサブ回路は１つのユニット・セルを有し、各次の有効ビットのサブ回路は、該次の有効ビットより前の少ない重要性の有効ビットに関連付けられた対応するサブ回路を実施するために用いられたユニット・セルのｘ倍の数のユニット・セルのインスタンスを有し、
ｘは前記サブ回路を重み付けするために用いられる選択された重み付け符号化方式により決定され、
各サブ回路の全てのユニット・セルは、一緒に並列に結合され、前記第１のＲＦ端子に結合された第１の節点と前記第２のＲＦ端子に結合された第２の節点とを有し、
前記デジタル制御ワードは、前記スタックされたスイッチの切り替え動作を選択的に制御することにより、前記第１のＲＦ端子と前記第２のＲＦ端子との間に適用されるキャパシタンスを選択的に制御し、
選択されたサブ回路により前記第１のＲＦ端子と前記第２のＲＦ端子との間に適用されるキャパシタンスは、該選択されたサブ回路のスタックされたスイッチを選択的にオンに切り替えることにより制御される、
ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路素子に関し、より詳細には集積回路素子内の集積回路部品のキャパシタンスをデジタル同調する方法及び装置に関する。
【背景技術】
【０００２】
キャパシタは電荷を蓄積するために電子装置内で広く用いられる。良く知られているように、一般に、キャパシタは基本的に絶縁体により分離された２つの導電板を有する。キャパシタは、限定でなくフィルタ、アナログ−デジタル変換器、メモリ素子、種々の制御装置、電力増幅器、調整可能な（「適応型」又は「再構成可能な」とも称される）マッチング回路等を含む複数の電子回路内で用いられる。
【０００３】
集積回路の設計及び製造の分野の当業者に良く知られた１つの問題は、集積回路部品に関連する許容範囲、特に受動回路部品の許容範囲の値が悪いことである。プロセス変動、素子パラメータの散らばり、導電層シートの抵抗値やフィルム厚のような臨界パラメータの変動、プロセスの不均一性及び製造装置の清潔さ及び他の要因により、集積回路の受動的電気部品は、屡々、それらに類似する別個の外部受動電気部品よりもおよそ遙かに粗悪な許容範囲を有する。従って、従来、オン・チップの受動電気部品を用いて同調回路を実施することは、困難であり高価であることが分かっている。
【０００４】
製造後のトリミング技術は、「ツェナー・ザッピング（Zener-zapping）」、レーザ・トリミング及びヒューズ・トリミング（fuse  trimming）を含む種々の方法を用いて回路を物理的に変更するために、集積回路を製造及び試験した後に用いられうる。不利なことに、従来の製造後技術は静的解決法のみを実現する。トリミングされた素子は公称条件下で適切に機能しうるが、集積回路の全ての動作条件下で適切に機能しないかもしれない。従って、製造後トリミング技術の使用を必要とせず、集積回路内の受動電気部品の許容範囲を向上する方法が望まれる。更に、全ての動作条件下で集積回路の性能特性を動的に監視し補正する改良された方法及び装置が望まれる。改良された方法及び装置は、特に同調回路の性能特性がオン・チップの受動電気素子の粗悪な許容範囲により及び素子の変化する動作条件により不利な影響を受けるときに、これらの性能特性を監視及び補正すべきである。
【０００５】
図１は、オン・チップの受動電気素子を用いて適応型同調回路を実施する問題を解決するときの従来の試みを示す。図１に示されるように、集積された切り替え可能キャパシタ回路１００を用い、集積同調回路の２つの端子（つまり端子Ａ１０１及び端子Ｂ１０３）は、切り替え可能に接続された一式のキャパシタ（Ｃ１乃至Ｃｎ）に選択的に結合されうる。各キャパシタは、関連付けられた個々の結合スイッチＳｎを閉じることにより、端子１０１、１０３の間に選択的に結合される。例えば、キャパシタＣ１１０２は、関連付けられたスイッチＳ１１１０を閉じることにより、端子１０１、１０３の間に結合される。同様に、キャパシタＣ２１０４は、関連付けられたスイッチＳ２１１２を閉じることにより、端子１０１、１０３の間に結合される。最後に、キャパシタＣｎ１０８は、関連付けられたスイッチＳｎ１１６を閉じることにより、端子１０１、１０３の間に結合される。個々のキャパシタは並列構成で接続されているので、端子１０１、１０３の間の総キャパシタンスは、（スイッチが回路にキャパシタンスを導入しないと仮定すると）回路に切り替えられる個々のキャパシタの和に等しい。端子１０１、１０３を、切り替え可能なキャパシタ回路１００と同一の集積回路にある同調回路に電気的に接続することにより、キャパシタは選択的に切り替えられ同調回路に接続されるか切り離されうる。それにより、端子１０１、１０３の間のキャパシタンスが所望の値まで充電される。従って、キャパシタＣ１乃至Ｃｎの潜在的に粗悪な許容範囲にも拘わらず、同調回路は、端子Ａ１０１及び端子Ｂ１０３の間のキャパシタンスを単に変更することにより所望のパラメータの範囲内で動作するよう順応して調整されうる。
【０００６】
不利なことに、この従来の手法は、同調回路が比較的高い周波数で動作するときに望ましくない。例えば、同調回路がＧＨｚ範囲の動作周波数で動作するとき、一式のスイッチ（例えば、１１０、１１２、１１４及び１１６）は、同調回路に有意な損失を導入し、それにより回路の性能特性を低下させてしまう。図１に示された従来の解決策は、不利なことに、空間量（つまり、集積回路の面積）とスイッチを収容し動作させるために必要な電力量の両方を増大させてしまう。電力要件は、一式のスイッチを動作させるために必要なＤＣ電流により増大する。
【０００７】
良く知られているように、半導体素子の製造において、多くの異なる機能を単一のチップに集積するという、例えばアナログ及びデジタル回路を同一の集積回路ダイに製造するという要望がある。例えば、最近、種々の携帯電話端末（又は携帯電話機）の機能及び回路を単一の集積回路素子に集積する努力がなされている。ほんの数年前、デジタル・ベースバンド、中間周波数（ＩＦ）及び無線周波数（ＲＦ）回路の単一のシステム・オン・チップ（ＳｏＣ）集積回路への集積は、互換性のないプロセス技術、生産の限度、高い試験コスト、受動部品の整合が悪い及び適切なアナログ特性を有するオン・チップ受動部品がない等のような多数の要因のために、予期できないか又は不可能に近いように思えた。しかしながら、回路設計、ハードウェア部品の物理的実装、プロセス技術、製造及び試験技術における多くの進歩があった。これらの進歩は、デジタル・ベースバンド、混合信号及びＲＦ回路の単一の集積回路素子への集積をより現実的にしている。このような進歩の１つは、Rodd  Novak氏による記事「Overcoming  the  RF  Challenges  of  Multiband  Mobile  Handset  Design」、RF/Microwave  Switches  and  Connectors、２００７年７月２０日出版、www.rfdesign.comに記載されている。この記事は、参照されることにより全体が本願明細書に組み込まれる。
【０００８】
Ｎｖａｋ氏の記事に記載されているように、携帯電話の複雑性は、急速に増大しており、二重帯域から三重帯域へ、最近では四重帯域へ移行している。更に、携帯電話機は、Ｂｌｕｅｔｏｏｔｈ（登録商標）、Ｗｉ−Ｆｉ及びＧＰＳのような周辺機器の無線のために種々の信号に対応できる必要がある。この傾向は、他の機能が追加される度に続くと予想される。Ｎｏｖａｋの記事に記載されているように、三重帯域のＷＣＤＭＡ及び四重帯域のＥＤＧＥプラットフォームを組み込む端末が、現在開発されている。これらのアーキテクチャは、単一の端末内に少なくとも７個の通信機を必要とする。周辺無線の人気の高まり及びアンテナにアクセスするために必要な機能により、複雑性は増大し続けるだろう。携帯電話端末の設計における複雑性の増大は、高出力信号経路の数を３倍よりももっと、ＲＦフロントエンドを大いに複雑にしている。元来、多重帯域端末は、全て異なる帯域で動作する複数のＲＦ信号経路に対応しなければならない。更に、全てのＲＦ信号経路は単一のアンテナへのアクセスを共有しなければならない。Ｎｏｖａｋの記事に記載されているように、非常に効率的な解決策は、単一の単極多投ＲＦスイッチを用いて全ての競合するＲＦ信号経路をアンテナに向けることである。
【０００９】
本願の譲受人は、このようなＲＦスイッチを開発しており現在市販している。また、例であるＲＦスイッチの設計は、本願の譲受人による出願及び特許に記載されている。例えば、次の出願及び特許は、携帯端末回路の更なる集積を実現するＲＦスイッチの設計を記載している。米国特許番号６,８０４,５０２、２００４年１０月１２日発行、Burgener他；米国特許番号７,１２３,８９８、２００６年１０月１７日発行、Burgener他（以上２つの特許の発明の名称は「Switch  Circuit  and  Method  of  Switching  Radio  Frequency  Signals」である）；継続中の米国特許出願番号１１/５８２,２０６、２００６年１０月１６日出願、発明の名称「Switch  Circuit  and  Method  of  Switching  Radio  Frequency  Signals」；継続中の米国特許出願番号１１/３４７,０１４、２００６年２月３日出願、発明の名称「Symmetrically  and  Asymmetrically  Stacked  Transistor  Grouping  RF  Switch」；米国特許番号７,２４８,１２０、２００７年７月２４日発行、Burgener他；米国特許番号７,０８８,９７１、２００６年８月８日発行、Burgener他；継続中の米国特許出願番号１１/５０１,１２５、２００６年８月７日、発明の名称「Integrated  RF  Front  End  with  Stacked  Transistor  Switch」；継続中の米国特許出願番号１１/１２７,５２０、２００５年５月１日出願、発明の名称「Improved  Switch  Circuit  and  Method  of  Switching  Radio  Frequency  Signals」。全ての上述の継続中の特許出願及び発行された特許は、参照されることにより全体が本願明細書に組み込まれる。
【００１０】
ＲＦスイッチの設計におけるこれらの進歩は携帯端末回路の更なる集積を実現するが、携帯端末のアンテナ端子に存在するインピーダンスの不整合の結果として有意な問題が生じる。アンテナ端子のインピーダンスを広範囲に亘って変化させる携帯端末の変化する動作環境により、アンテナのインピーダンス不整合は、携帯端末を設計する技術者に有意な技術的課題を突きつける。アンテナのインピーダンス不整合に関連する問題は、Qiao他による記事「Antenna  Impedance  Mismatch  Measurement  and  Correction  for  Adaptive  CDMA  Transceivers」、２００５年６月１２−１７日発行、ＩＥＥＥ、２００５  Microwave  Symposium  Digest、２００５  IEEE  MTT-S  International、４頁以降を参照（以下では「Qiao氏の記事」と称す）に記載されている。Qiao氏の記事は参照されることにより本願明細書に全体が組み込まれる。
【００１１】
Qiao氏の記事に記載されているように、携帯端末は、種々の構成及び位置で、端末、特にアンテナを予測し難い方法で操作するユーザにより用いられる。公称アンテナは５０オームの入力インピーダンスを提供するが、実際の使用では、アンテナ端子のインピーダンスは、最大１０：１の電圧定在波比（ＶＳＷＲ）により特徴付けられる広い範囲に渡って変化しうる。（Qiao氏の記事の要旨を参照）。従って、主な設計工学の課題は、広範囲のアンテナ・インピーダンスに渡り携帯端末の適正な動作を維持することである。
【００１２】
例えば、受信機では、最適でない電源インピーダンスは雑音指数、利得及びダイナミック・レンジを悪化させる。電力増幅器では、アンテナのインピーダンス不整合は、効率、電力利得、最大出力電力及び線形性に大きな影響を与える。最悪の場合には、高い定在波振幅又は回路内の不整合によって引き起こされる可能な発振は、電力増幅器を損傷させうる。上記の本願明細書に組み込まれたQiao氏の記事に記載されているように、ある従来の解決策によると、アイソレータ又は電圧定在波比（ＶＳＷＲ）保護回路は、アンテナのインピーダンス不整合に関連する問題を緩和するために、増幅器とアンテナとの間に挿入される。残念ながら、この解決策は、減衰を生じ、従ってアンテナの効率を低下させるので、不利である。他の可能な解決策は、電力増幅器のダイナミック・バイアスを用いて又は調整可能なマッチング回路を用いてインピーダンス不整合を補正することを含む。アンテナ・インピーダンスの変動を生じる環境変化に対して順応して補正することは（例えば、携帯電話のアンテナの先端にフィンガを設置することは）、端末のＲＦフロントエンドの同調部品の必要性に対する重要な動機である。更に、同調部品は、携帯電話機のアンテナ数を増加させずに、ＲＦフロントエンドに更に多くの周波数帯域をカバーさせる。１つのアンテナは、携帯電話機内でより多くの周波数帯域をカバーする必要がある。これは、従来の携帯端末では達成することが困難であると分かっている。同調マッチング回路を用いて、厳しい不整合状態下でも増幅器の性能を保つことができる。同調マッチング回路の幾つかの例は、従来技術で見付かる。
【００１３】
例えば、アンテナのインピーダンス不整合に関連する問題を軽減するのに用いられる調整可能なマッチング回路の例は、Peter  Sjoblomによる論文（以下、「Sjoblomの論文」という）「An  Adaptive  Impedance  Tuning  CMOS  Circuit  for  ISM  ２.４-GHz  Band」、IEEE  Transactions  on  Circuits  and  Systems-I：Regular  Papers、Vol.５２、No.６、pp.１１１５-１１２４、２００５年６月に記載されている。該論文に記載されているように、適応型（又はリコンフィギャブル）マッチング回路は、ＲＦアンテナとＲＦスイッチの間で、変化するアンテナのインピーダンスに連続的に適応するために用いられる。Sjoblomの論文に記載された適応型マッチング回路は、インダクタと連動するスイッチド・キャパシタ・バンクを用いて、バルクＣＭＯＳプロセスを用いて実装される。キャパシタ及びインダクタは、梯子形回路を形成する。アンテナ側では、電圧検出器の後にアナログ−デジタル（Ａ／Ｄ）変換器が続く。制御システムは、最良の性能を生む状態に達するよう、全ての可能な組み合わせを通してキャパシタのバンクを切り替えることにより、適応型マッチング回路を制御する。図２Ａ及び２Ｂは、Sjoblomの論文に従って作成された従来技術の調整可能なマッチング回路の２つの例（それぞれ２００及び２００’）を示す。図２Ａに示されるように、調整可能なマッチング回路２００の例は、インダクタ２０４及び負荷２０６に結合された３個のスイッチド・キャパシタ２０２のバンクを有する。負荷２０６は、標準的にＲＦアンテナを有する。広範囲のインピーダンスに整合する十分な許容範囲を得るためには、単一のインダクタでは十分でない。別の従来の適応型マッチング回路２００’は、図２Ｂに示される。この別の回路は、図２Ｂに示されるように配置されアンテナ２１４に結合された２個のインダクタ（２０４’及び２０４’’）及び３個のキャパシタ・バンク（２０８、２１０及び２１２）を有する。インダクタ（２０４、２０４’及び２０４’’）は、標準的に「フリップチップ・パッケージング」又は低温焼結多層セラミック（ＬＴＣＣ）基板に配置される。
【００１４】
不都合なことに、Sjoblomの論文に記載された調整可能回路は、特定の無線通信用途により必要とされる十分な電力を供給するように設計しないし、できない。例えば、調整回路２００、２００’の電力処理能力は、良く知られたＧＳＭ（Global  System  for  Mobile  communications）で用いられるよう設計された携帯型端末には不十分である。ＧＳＭ／ＷＣＤＭＡ端末で使用できるよう、調整可能な構成要素は、（ＧＳＭ規格に基づき）３６ｄＢｍより大きい高調波を生成することなく、少なくとも＋３５ｄＢｍの電力を許容する必要がある。また、ＷＣＤＭＡのＩＭＤ３（第３調波歪）は、十分に低い必要がある（標準的に−１０５ｄＢｍ．．−９９ｄＢｍ）。これらは、端末のアンテナのスイッチに課される要件と同じである。Sjoblomの論文は、低電力用途（標準的に＋２０．．＋２５ｄＢｍ）のために設計されている。Sjoblomの論文は単一のＦＥＴ及び１つのキャパシタを用いるが、本発明の教示のデジタル同調キャパシタ（以下、「ＤＴＣ（digitally  tuned  capacitor）」という）は、多数のＦＥＴ（標準的に５〜６）のスタックを用い、ＤＴＣの電力処理能力を向上させる。バルクＣＭＯＳプロセスで構築されたものは、高い電力処理要件を満たすことができない。UltraCmosプロセスは、ＤＴＣ内でスタック・トランジスタを用いることを許容でき、それにより（ＧＳＭ／ＷＣＤＭＡのアンテナの切り替えと同じように）ＤＴＣに高い電力レベルを処理させる。スタック・トランジスタは、基板結合に関連する問題により、バルクＣＭＯＳプロセスを用いて実装できない。
【００１５】
上述のＱｉａｏの論文は、シャント・キャパシタ３０４に結合されたシリコン・オン・サファイア（ＳＯＳ）スイッチ３０２を有する調整可能なマッチング回路３００を記載している。Ｑｉａｏの論文に従って作成された従来の調整可能なマッチング回路３００の例は、図３に示される。図３に示されるように、この調整可能なマッチング回路は、６４（２６）個の可能なキャパシタ状態を提供する６個のトランジスタ３０２を有する。最良の状態は、如何なる特定の不整合の状況にも適合するよう選択される。調整可能なマッチング回路３００は、離散構成要素を用いて、ＰＣＢ基板上に実装される。トランジスタ３０２は、並列に配置されワイヤ・ボンディングにより結合された１０００μｍ＊０．５のμｍＦＥＴを有する。全スイッチのオン抵抗値は約０．５オームであり、オフ・キャパシタンスは約１．８ｐＦである。Ｑｉａｏ他により教示されたスイッチド・キャパシタの手法は有望な特徴を有するが、該手法を用いた集積回路の実装は有意な集積回路面積を占有しうる。例えば、ダイ面積の推定は、０．５オームＦＥＴ辺り約１．２ｍｍ２である。これは、６ビット・スイッチド・キャパシタでは、キャパシタ２０４を有さず７．２ｍｍ２を超える。完全な調整可能なマッチング回路は、全部で４個のスイッチド・キャパシタ・バンクを必要とし、結果として総ＦＥＴ面積は約３０ｍｍ２になる。Ｑｉａｏの教示により必要とされる大きすぎるダイ面積に加えて、別個のキャパシタの許容範囲の差により、全体のキャパシタンスを正確に制御することも困難である。また、不都合なことに、回路は、特定の用途では粗悪な電力処理能力、線形性及びＱファクタ値を有する。更に、この従来の解決策では、性能の劣化は、別個のキャパシタの寄生インダクタンスにより引き起こされる。サファイア基板上の集積回路を用いた集積されたソリューションの寄生インダクタンス及び品質因子（Ｑ）は、別個のＳＭＤキャパシタを用いて標準的に達成可能な品質因子よりも高いので、（別個のキャパシタとは対照的に）集積されたキャパシタを用いることは不利である。
【００１６】
上述のＱｉａｏ及びSjoblomの論文の両者に記載されたように、集積回路技術を用いた高周波数では、ＣＭＯＳスイッチ及びキャパシタの代わりに、微小電気機械システム（ＭＥＭＳ）スイッチを用いて多くの研究が行われている。ＭＥＭＳスイッチ、バラクタ及び薄膜チタン酸バリウムストロンチウム（Barium  Strontium  Titanate：BST）調整可能キャパシタは、調整可能又はスイッチド・マッチング回路の設計で用いられている。不都合なことに、これらの手法は、価格、調整範囲（「同調比」とも称される）（一般に最大利用可能キャパシタンス／最小利用可能キャパシタンスに相当する）、集積化及び線形性の不利点を有する。種々の理由から、これらの解決策は、多くの無線通信仕様により課される電力処理、同調比率及び線形性の要件を満たさない。何年もの研究及び開発の後でも、調整可能な構成要素の機会を追求するために設立された幾つかのＭＥＭＳ及びＢＳＴ製造業者は、種々の携帯電話仕様で示された要件及び仕様に達していない。従って、ＧＳＭの電力レベル（つまり＋３５ｄＢｍ）及びＷＣＤＭＡの線形性（ＩＭＤ３、−１０５ｄＢｍ）のために大量生産された調整可能なキャパシタ又はインダクタは、全く存在しない。ＢＳＴキャパシタは、ＢＳＴキャパシタのＱファクタが有意に劣化する高温で動作するとき、重大な問題を示す。
【００１７】
例えば、バラクタ・ダイオード及びバルクＣＭＯＳスイッチド・キャパシタは、これらの携帯電話仕様の電力及び線形性要件を満たさない。ＭＥＭＳスイッチド・キャパシタ・バンクが存在するが、それらは電力及び線形性の要件を満たすとは思えない。それらは、別個の高電圧ドライバ・チップ及び密封パッケージを必要とし、携帯端末の用途では信頼性が問題である。ＢＳＴ電圧調整可能キャパシタは、強誘電体材料に基づく。これらの従来の解決策は、電力及び線形性要件を満たすのが困難である。それらは、不都合なことに、高バイアス電圧（例えば２０−４０Ｖ）を生成するために外部高電圧（ＨＶ）集積回路を必要とし、一般に他の制御電子機器と共に集積できない。ＢＳＴ電圧調整可能キャパシタは、ヒステリシス及び温度安定度による性能の劣化にも苦しむ。
【発明の概要】
【発明が解決しようとする課題】
【００１８】
従って、集積回路素子内のキャパシタをデジタル的に調整する方法及び装置が必要である。従来の解決策に関連する不利点を克服し、単一の集積回路への調整可能なキャパシタ回路の集積を実現する方法及び装置が必要である。他の移動端末回路及び機能と共に使用される調整可能なマッチング回路の完全な集積を実現する装置が必要である。また、調整可能なアンテナ・マッチング回路のような集積された同調キャパシタ回路を動的に較正できる装置及び方法が必要である。本発明の教示はこのような方法及び装置を提供する。
【００１９】
本開示の実施形態の詳細は、添付の図面及び以下の説明に詳細に記載される。本開示の詳細が分かると、多数の追加の工夫及び変更が当業者に明らかになる。
【課題を解決するための手段】
【００２０】
集積回路素子内のキャパシタのデジタル的な調整に用いられる方法及び装置が記載される。第１及び第２の端子の間に適用されるキャパシタンスをデジタル的に制御することを可能にするデジタル同調キャパシタＤＴＣが記載される。幾つかの実施形態では、第１の端子はＲＦ＋端子を有し、第２の端子はＲＦ−端子を有する。幾つかの実施形態では、ＤＴＣは、最下位ビット（ＬＳＢ）から最上位ビット（ＭＳＢ）まで重要性で順序付けられた複数のサブ回路を有し、複数の有効ビットのサブ回路は一緒に並列に結合され、各サブ回路は第１のＲＦ端子に結合された第１の節点と第２のＲＦ端子に結合された第２の節点とを有する。ＤＴＣはデジタル制御ワードを受信する入力手段を更に有し、デジタル制御ワードは、同様にＬＳＢからＭＳＢまで重要性で順序付けられたビットを有する。デジタル制御ワードの各有効ビットは、ＤＴＣの対応する関連付けられた有効ビットのサブ回路に結合され、それにより関連付けられサブ回路の切り替え動作を制御する。ＤＴＣはユニット・セルを用いて実施され、ＬＳＢのサブ回路は単一のユニット・セルを有する。次の有効ビットのサブ回路は、該次の有効ビットのサブ回路の関連付けられた対応する前の有効ビットのサブ回路を実施するために用いられたユニット・セルのｘ倍の数のインスタンスを有し、値ｘはＤＴＣの有効ビットのサブ回路を重み付けするために用いられた重み付け符号化に依存する。ＤＴＣは、２進符号、サーモメータ符号、両者の組み合わせ、又は如何なる他の都合の良い有用な符号に従い重み付けされてもよい。多くの実施形態では、ユニット・セルは、キャパシタと直列の複数のスタックされたＦＥＴを有する。ユニット・セルは、スタックされたＦＥＴのゲートに結合された複数のゲート抵抗器ＲＧ、及びスタックされたＦＥＴを有のドレインとソースとに渡って結合された複数の抵抗器ＲＤＳを有してもよい。スタックされたＦＥＴはＤＴＣの電力処理能力を向上させ、現在の又は将来の通信規格により課される高電力処理要件に適合する又はそれを超えるようにする。
【図面の簡単な説明】
【００２１】
【図１】オン・チップの受動電気素子を用いて適応型同調回路を実施する問題を解決するときの従来の試みの概略図である。
【図２Ａ】個々のインダクタ及び負荷に結合されたシャント・キャパシタのバンクを有する従来の調整可能なマッチング回路の例の概略図である。
【図２Ｂ】個々のインダクタ及び負荷に結合されたシャント・キャパシタのバンクを有する従来の調整可能なマッチング回路の例の概略図である。
【図３】６４（２６）個の可能なキャパシタ状態を提供する６個のトランジスタのスタックを有する従来の調整可能なマッチング回路の別の例の概略図である。
【図４Ａ】本発明の教示によるデジタル同調キャパシタ（ＤＴＣ）の一実施形態の概略図を示す。
【図４Ｂ】図４ＡのＤＴＣの概略図を示す。
【図４Ｃ】本発明の教示によるデジタル同調キャパシタ（ＤＴＣ）の別の実施形態の概略図を示す。
【図４Ｄ】図４ＣのＤＴＣの概略図を示す。
【図５Ａ】デジタル同調キャパシタ（ＤＴＣ）の別の実施形態の概略図を示す。
【図５Ｂ】図５ＡのＤＴＣのスイッチングＦＥＴに関連するオン抵抗値及びオフ・キャパシタンスを示す等価回路である。
【図５Ｃ】デジタル同調キャパシタ（ＤＴＣ）の別の実施形態の概略図を示す。
【図５Ｄ】図５ＣのＤＴＣのスイッチングＦＥＴに関連するオン抵抗値及びオフ抵抗値を示す等価回路である。
【図６Ａ】ＤＴＣはユニット・セル設計ブロック技術に従い設計され、ＤＴＣは関連する対応するＭＩＭキャパシタに直列に結合された複数のスタックＦＥＴを有する、本発明の教示に従い作成されたＤＴＣの別の実施形態の詳細な設計を示す。
【図６Ｂ】ＤＴＣは図６Ａよりも更に一般化されたＤＴＣを有し、ユニット・セル設計ブロック技術に従い設計され、ＤＴＣは関連する対応するＭＩＭキャパシタに直列に結合された複数のスタックＦＥＴを有する、本発明の教示に従い作成されたＤＴＣの別の実施形態の詳細な設計を示す。
【図７Ａ】本発明の教示によるＤＴＣを実装するために用いられる一般化されたユニット・セル設計ブロック（ＬＳＢサブ回路）の概略図である。
【図７Ｂ】図７Ａのユニット・セル設計ブロックのオン状態のＲＦ等価回路の概略図である。
【図７Ｃ】図７Ｂのオン状態のＲＦ等価回路の簡略化された等価回路概略図である。
【図７Ｄ】図７Ａ乃至７Ｃのユニット・セル設計ブロックのＱ対周波数曲線を示す図である。
【図７Ｅ】図７Ａのユニット・セル設計ブロックのオフ状態のＲＦ等価回路の概略図である。
【図７Ｆ】図７Ｅのオフ状態のＲＦ等価回路の簡略化された等価回路概略図である。
【図７Ｇ】図７Ｅのオフ状態のＲＦ等価回路のＱＯＦＦ対周波数を示す図である。
【図７Ｈ】図７Ａ乃至７Ｇを参照して説明される設計原理及び概念を用いた完全に実装された完全なＤＴＣの簡略化された等価回路を示す。
【図７Ｉ】図７Ｈの完全に実装された完全なＤＴＣの簡略化された等価回路を示す。
【図７Ｊ】効率的なスタックの高さは本発明のＤＴＣの実際のスタックの高さを超えている、効率的なＦＥＴスタックの高さが本発明の教示を用いてどのように達成されるかを示すＦＥＴスタックの簡略化された概略図を示す。
【図８Ａ】表１に示された設計特性に従い作成された１ＧＨｚのＤＴＣの例の概略図である。
【図８Ｂ】図８Ａの１ＧＨｚのＤＴＣのモデル・シミュレーションを示す。
【図８Ｃ】図８ＡのＤＴＣの総キャパシタンスとＤＴＣのキャパシタンス制御ワードの設定の図である。
【図８Ｄ】所与の適用信号周波数における、図８ＡのＤＴＣの総Ｑファクタ値対ＤＴＣのキャパシタンス制御ワードの設定の図である。
【図８Ｅ】本発明の教示に従い作成された図８ＡのＤＴＣの１ｘｂｉｔＬＳＢユニット・セルの集積回路レイアウトの例を示す。
【図８Ｆ】図８Ａの１ＧＨｚのＤＴＣの集積回路レイアウトの例を示す。
【図９Ａ】表１に示された設計特性に従い作成された２ＧＨｚのＤＴＣの例の概略図である。
【図９Ｂ】図９Ａの２ＧＨｚのＤＴＣのモデル・シミュレーションを示す。
【図９Ｃ】図９ＡのＤＴＣの総キャパシタンスとＤＴＣのキャパシタンス制御ワードの設定の図である。
【図９Ｄ】所与の適用信号周波数における、図９ＡのＤＴＣの総Ｑファクタ値対ＤＴＣのキャパシタンス制御ワードの設定の図である。
【図９Ｅ】本発明の教示に従い作成された図９ＡのＤＴＣの１ｘｂｉｔＬＳＢユニット・セルの集積回路レイアウトの例を示す。
【図９Ｆ】図９Ａの２ＧＨｚのＤＴＣの集積回路レイアウトの例を示す。
【図１０Ａ】本発明のＤＴＣのキャパシタンス同調曲線と薄膜チタン酸バリウムストロンチウム（ＢＳＴ）調整可能キャパシタのキャパシタンス同調曲線との比較を示す。
【図１０Ｂ】本発明のＤＴＣのキャパシタンス同調曲線と薄膜チタン酸バリウムストロンチウム（ＢＳＴ）調整可能キャパシタのキャパシタンス同調曲線との比較を示す。
【図１１】選択された最小Ｑファクタ値（Ｑｍｉｎ）における、ＤＴＣの調整範囲対適用信号の周波数のグラフを示す。
【図１２】調整範囲及びダイ面積要件対所与の適用信号周波数９００ＭＨｚにおける選択されたＤＴＣの最小Ｑファクタ値（Ｑｍｉｎ）のグラフを示す。
【図１３】最大ＤＴＣキャパシタンス（Ｃｍａｘ）が増大するにつれ、異なるＦＥＴスタック高さに関連するＦＥＴダイ面積要件（つまり、ＤＴＣのＦＥＴのダイ面積要件）がどのように増加するかを示す図である。
【図１４Ａ】調整範囲及びダイ面積要件対選択された変更されていないＤＴＣの最小Ｑファクタ値（Ｑｍｉｎ）のグラフを示す。
【図１４Ｂ】変更されたＤＴＣは並列の固定キャパシタを有するよう変更された変更されていないＤＴＣを有し、調整範囲及びダイ面積要件対変更されたＤＴＣの最小Ｑファクタ値（Ｑｍｉｎ）のグラフを示す。
【図１５Ａ】本発明の教示に従い作成された変更されていないＤＴＣの簡略化された概略図であり、ＤＴＣパラメータ値も有する。
【図１５Ｂ】本発明の教示に従い作成された変更されたＤＴＣの簡略化された概略図であり、変更されたＤＴＣは固定キャパシタを図１５Ａの変更されていないＤＴＣに並列に結合することにより実装される。
【図１５Ｃ】「ＨａＲＰ」設計技術に従い作成された４端子ＡＣＣ  ＭＯＳＦＥＴの簡略化された概略図を示し、ＡＣＣ  ＭＯＳＦＥＴはＤＴＣの幾つかの実施形態のＦＥＴスタックを有するＦＥＴを実装するために用いられる。
【発明を実施するための形態】
【００２２】
種々の図面内の同様の参照符号及び記号は同様の要素を示す。
【００２３】
＜本発明を実施するモード＞
本願明細書を通じて、示される好適な実施形態及び例は、例として考えられるべきであり、本発明を限定すると考えられるべきではない。
【００２４】
図４Ａは、本発明の教示に従い、集積回路素子内で用いられるデジタル同調キャパシタ（以下、「ＤＴＣ」という）４００の一実施形態の概略図を示す。図４Ａに示されるように、例である一実施形態では、ＤＴＣ４００は、対応するＭＯＳＦＥＴ素子に直列に結合された第１の端子を有する複数のキャパシタ（例えば、キャパシタ４０２、４０４、４０６及び４０８）を有する（つまり、キャパシタ４０２はＦＥＴ４０２’のソースに結合され、キャパシタ４０４はＦＥＴ４０４’のソースに結合され、キャパシタ４０６はＦＥＴ４０６’のソースに結合され、キャパシタ４０８はＦＥＴ４０８’のソースに結合される）。図４Ａに示された実施形態では、キャパシタ４０２、４０４、４０６及び４０８の第２の端子は、グランド節点又はグランド端子４１０に結合される。しかしながら、本発明の教示に従い作成されたＤＴＣの更に一般的な実施では、キャパシタ４０２、４０４、４０６及び４０８の第２の端子は、一緒に結合され、接地されていない端子又はポートに結合されてもよい。このような設置されていない端子又はポートは、幾つかの実施形態では、負荷、ＲＦポート若しくは端子（負又は正のＲＦポート）又は如何なる他の都合のよいポート若しくは端子に結合されてもよい。
【００２５】
図４Ａに示されるように、ＦＥＴのドレインは、一緒に結合され、負荷端子４１２に結合される。従って、負荷端子４１２とグランド端子４１０は、それぞれ図１の端子Ａ１０１及びＢ１０３に類似している。以下に詳細に記載されるように、幾つかの実施形態では、負荷端子４１２は移動端末アンテナを有してもよい。図４Ｃ及び４Ｄの更に一般化されたＤＴＣ４００’’に示されるように、負荷端子４１２はＲＦ＋端子４１２’を有し、「グランド」端子４１０はＲＦ−端子４１０’を有する（図４Ｃ及び４Ｄを参照して以下に記載される更に一般化された場合には、グランド端子４１０は必ずしも接地に結合されない）。これらの更に一般化されたＤＴＣの実施形態は、以下に更に詳細に記載される。電子素子設計分野の当業者は、代案として、ＦＥＴがＮ型又はＰ型ＭＯＳＦＥＴかに依存して、複数のキャパシタ（４０２−４０８）がＦＥＴ（４０２’−４０８’）のドレインに結合されてもよいこと、及びソースが負荷端子４１２に結合されてもよいことを理解する。本発明の教示による一実施形態では、複数のキャパシタは金属−絶縁体−金属（ＭＩＭ）キャパシタを有する。良く知られているように、ＭＩＭキャパシタは、ＤＣデカップリング、マッチング及びバイアス回路内のモノリシック集積回路素子で広く用いられている。集積回路素子では、有利なことに、種々のＭＩＭキャパシタは非常に良好な整合特性を示す（つまり、種々のＭＩＭキャパシタは優れた許容範囲特性を有する）。
【００２６】
本発明の教示のＤＴＣは本願を通じてＭＩＭキャパシタ（例えば図４Ａのキャパシタ４０２−４０８）を用いて実施されるとして記載されるが、電子設計分野の当業者は、ＭＩＭキャパシタが他の実施形態では別の種類のキャパシタを有してもよいことを理解する。より詳細には、これらのキャパシタは、高いＱファクタ値を有する如何なる有用なＲＦキャパシタを有してもよい。幾つかの実施形態では、キャパシタは、ＭＩＭ（金属−絶縁体−金属）、ＭＭＭ（金属−金属−金属）、インターデジット型キャパシタ（Interdigitated  Capacitors：IDC）及びそれらの変形を有してもよい。「ＭＩＭ」キャパシタは、他の実施形態ではオフ状態にバイアスされたＦＥＴを有してもよい。
【００２７】
本発明の教示によると、ＭＩＭキャパシタ（つまりキャパシタ４０２−４０８）のキャパシタンス値は、都合の良い望ましい方法で重み付けされる。例えば、一実施形態では、ＤＴＣのＭＩＭキャパシタは２値の重みを与えられる。更に詳細には、本実施形態によると、最下位キャパシタＣ１４０２は、所望の最下位（又は最低）キャパシタンスＣＬＳＢを有するよう設計される。次のビットのキャパシタＣ２４０４は、ＣＬＳＢの２倍又は２×ＣＬＳＢのキャパシタンスを有するよう設計される。２値の重みは、各次のビットのキャパシタンスが前のキャパシタンスより２の冪乗大きいキャパシタンスを有するような方法で割り当てられる。最後に最上位のキャパシタＣｎ４０８は、２ｎ−１×ＣＬＳＢのキャパシタンスを有するよう設計される。
【００２８】
ＩＣ製造分野の当業者は、幾つかの代替手段が選択されたキャパシタのキャパシタンスを実施するために用いられてもよいことを理解する。例えば、一実施形態では、選択されたキャパシタ（例えばＣ２４０４）は２つの前段のキャパシタ（本例ではＣ１４０２）を並列に配置することにより形成されうる。同様に、次のビットのキャパシタ（例えばＣ３４０６）は４つの最下位キャパシタ（本例ではＣ１４０２）を並列に配置することにより形成されうる。代案として、キャパシタは、所望のキャパシタンス値を有するよう異なる物理的寸法に設計されてもよい。更に、図４Ａに示された実施形態のＭＩＭキャパシタは２値の重みを有するとして記載されたが、電子設計分野の当業者は、如何なる都合の良いキャパシタンス−重み付け方式がＭＩＭキャパシタに割り当てられてもよいことを理解する。例えば、代替の実施形態では、対数スケーリングが望ましく、各キャパシタは前段のキャパシタより１０倍大きいキャパシタンス値を有するよう設計されうる。より詳細には、図４Ａを再び参照すると、キャパシタＣ２４０４は１０×ＣＬＳＢのキャパシタンスを有するよう設計され、Ｃ１４０２はＣＬＳＢのキャパシタンスを有するよう設計される。本実施形態では、Ｃｎは１０ｎ−１×ＣＬＳＢのキャパシタンスを割り当てられる。以下に詳細に記載されるように、本教示の一実施形態によると、ＭＩＭキャパシタは「サーモメータ・コード化（thermometer  coding）」方式を用いて重み付けされる。
【００２９】
以下に更に詳細に記載されるように、本発明のＤＴＣの一実施形態では、ＭＩＭキャパシタ（例えばキャパシタ４０２−４０８）は「ユニット・セル」設計ブロックの一部として設計される。以下に更に詳細に記載されるように、ユニット・セルは、所望の機能を達成するために集積回路素子内に複製される（又はインスタンス化される）基本設計構築ブロックを有する。ユニット・セルの実装によると、最下位キャパシタ（つまりキャパシタＣ１４０２）はユニット・セル設計ブロックの一部である。例えば、ユニット・セル設計ブロックは、（図４Ａに「ユニット・セル設計ブロック」４１４として示される）最下位シャント・キャパシタＣ１４０２に直列に結合された最下位ＦＥＴ４０２’を有する最下位ビット（ＬＳＢ）サブ回路を有してもよい。ユニット・セルの実装によると、選択されたＭＩＭキャパシタ（例えば、最下位から２番目のシャント・キャパシタＣ２４０４）のキャパシタンスは、並列に電気的に結合された２つのユニット・セル・ブロック４１４を有する。つまり、次の有効ビットのサブ回路は、（上述のＬＳＢサブ回路を有する）ユニット・セル設計ブロックの２つのインスタンスを有する。次の有効ビットのキャパシタ（つまりＣ３４０６）のキャパシタンスは、並列に電気的に結合された４個のユニット・セル・ブロック４１４を有する。以降同様である。ＭＳＢの有効ビットのサブ回路は、並列に結合されたＬＳＢサブ回路の８個のインスタンスを有する。ＭＩＭキャパシタ（４０２−４０８）の許容範囲及び整合は、ユニット・セル設計手法を用いて大幅に向上される。何故なら、これらのＭＩＭキャパシタは同一のユニット・セル構築ブロックに基づくからである。この実装は以下により詳細に記載される。
【００３０】
本発明のＤＴＣの一実施形態によると、ＭＩＭキャパシタ（例えば、ＭＩＭキャパシタＣ１４０２）のキャパシタンス値とこれらのＭＩＭキャパシタの個々のＦＥＴ（例えば、ＦＥＴ４０２’）の大きさの両者は、同様に重み付けされる。例えば、図４Ａを再び参照すると、最下位ＦＥＴ４０２’はＤＴＣ４００で用いられる複数のＦＥＴのうちの最小のＦＥＴ（つまり、ＦＥＴは最小の集積回路ダイ面積を占有する）を有するよう設計されうる。ＦＥＴの大きさは、Ｑ仕様が満たされるように（ＦＥＴのＲＯＮ対Ｃｍｉｍキャパシタンス）、及び所望の同調比率が達成されるように寸法を決められる。ＦＥＴがオフに切り替えられているときのＦＥＴのキャパシタンスは、「ＣＯＦＦ」により表される。従って、ＦＥＴがオフのとき、ビットの総キャパシタンスはＣＯＦＦと直列のＣｍｉｍである。ＦＥＴの大きさ及び各ＦＥＴのＣＯＦＦの選択は、Ｃｍｉｍ又はＤＴＣ全体の最小キャパシタンスを決定する。また、ＦＥＴのスタックでは、ＦＥＴ間で分圧される。ＭＩＭキャパシタ値は、ＦＥＴのＣＯＦＦとＣｍｉｍとの間の分圧に基づきＦＥＴの所望のスタック高さが低減されるように調整されうる。最下位ＦＥＴ４０２’は、その大きさが最小なので、ＤＴＣ４００の他の全てのＦＥＴ（例えば４０４’、４０６’及び４０８’）と比較して、最も高いオン抵抗値（ＲＯＮ、ここではＦＥＴがオンに切り替えられているときのＦＥＴの抵抗値として定められる）及び最も低いオフ・キャパシタンス（ＣＯＦＦ、ここではＦＥＴがオフに切り替えられているときのＦＥＴのキャパシタンスとして定められる）を有する。例えば、一実施形態では、最下位ビットＦＥＴ４０２’がオン抵抗値ＲＯＮ及びオフ・キャパシタンスＣＯＦＦを有する場合、最下位ビットの次の有効ビットのＦＥＴ４０４’は（ＭＩＭキャパシタの２値の重み付けと同様に）２値で重み付けされ、前の有効ビットのＦＥＴ（つまり、４０２’）の２倍の大きさであり、従ってＲＯＮ／２のオン抵抗値及びＣＯＦＦ×２のオフ・キャパシタンスを有する。同様に、最下位ビットの次の有効ビットのＦＥＴ４０６’は、２値で重み付けされ、最下位ＦＥＴ（つまり、ＦＥＴ４０２’）の４倍の大きであり、従ってＲＯＮ／４のオン抵抗値及びＣＯＦＦ×４のオフ・キャパシタンスを有する。
【００３１】
ＦＥＴの２値の重み付けは、前の有効ビットのＦＥＴの半分のオン抵抗値及び前の有効ビットのＦＥＴの２倍のオフ・キャパシタンスを有する最下位ビットの次の各有効ビットのＦＥＴと同様の方法で（ＭＩＭキャパシタの２値の重み付けと同様に）割り当てられる。最後に、最上位ビットＦＥＴ（例えば、ＤＴＣ４００のＦＥＴ４０８’）であるＦＥＴｎは、２ｎ−１×ＦＥＴＬＳＢの大きさを有するよう設計される（ここでｎはＤＴＣ内で使用されるＦＥＴの数）。本実施形態では、最上位ＦＥＴは２ｎ−１×（最下位ビットＦＥＴの大きさ）の大きさを有する。従って、最上位ビットＦＥＴは、２ｎ−１×ＣＯＦＦＬＳＢのオフ・キャパシタンス（ここで、ＣＯＦＦＬＳＢは最下位ビットＦＥＴのＣＯＦＦを有する）、及びＲＯＮＬＳＢ／２ｎ−１のオン・キャパシタンス（ここで、ＲＯＮＬＳＢは最下位ビットＦＥＴのオン抵抗値を有する）を有する。上述のように、ＭＩＭキャパシタの重み付けと同様に、他の重み付け方式がＦＥＴに適用されうる。例えば、サーモメータ重み付け方式が用いられうる。しかしながら、通常の場合には、どのような重み付け方式が用いられても、該重み付け方式はＭＩＭキャパシタとそれらの個々の関連付けられたＦＥＴの両者に等しく適用されるべきである。例えば、２値の重み付け方式が用いられる場合、２値の重み付け方式は、１対１に各対応する有効ビットのＦＥＴ及びＭＩＭキャパシタに適用されるべきである。選択されたキャパシタ（例えば、ＭＩＭキャパシタＣ３４０６）に割り当てられた如何なる重みも、該キャパシタに対応し関連付けられたＦＥＴ（つまり、ＦＥＴ４０６’）に割り当てられるべきである。この構成は以下により詳細に記載される。本発明のＤＴＣ技術のこの態様は、各ビットに対して一定のＱ値を維持するので、重要である。Ｒｏｎ及びＣｍｉｍの間の関係がスケーリングの態様によって同一なので、ＦＥＴに対して一定のＱファクタが維持される。これは、ＤＴＣ全体のＱファクタを、（全てのＦＥＴがオンに切り替えられていると仮定すると）ユニット・セルと同一のままにする。
【００３２】
図４Ａに示されるように複数のＭＩＭキャパシタが共に並列に結合されるので、それらのキャパシタの個々のキャパシタンス値は、全ての個々のＭＩＭキャパシタのキャパシタンス値を単純に加算することにより結合される。従って、（負荷４１２とグランド４１０との間で測定される）ＤＴＣ４００のキャパシタンスは、全てのＭＩＭキャパシタＣｎのキャパシタンスの和に等しい。
【００３３】
図４Ａを再び参照すると、負荷４１２とグランド端子４１０との間のキャパシタンス（つまり、ＤＴＣ４００の総キャパシタンス）は、制御ロジック・ブロック４１６に適用されるデジタル制御ワードＣＡＰｗｏｒｄ４２６により制御される。幾つかの実施形態では、制御ワードＣＡＰｗｏｒｄ４２６は、制御ロジック・ブロック４１６の介在なしにＤＴＣ  ＦＥＴに直接に適用される。ＤＴＣ  ＦＥＴに適用される制御ワードは、携帯電話端末の動作を識別し追跡するフィードバック回路を用いて生成されてもよい（例えば、制御ワードは、端末アンテナを有する移動端末のインピーダンス整合を監視し、相応して制御ワードを調整することにより連続的に生成されてもよい）。電子機器設計分野の当業者は、ＤＴＣ４００のキャパシタンスを制御するためにデジタル制御ワードを生成する多くの方法が存在すること、及びそのような仕組みが本発明の教示により考案され本発明の教示の範囲内に包含されることを理解するだろう。
【００３４】
図４Ａを再び参照すると、制御ワードは、ＤＴＣ４００の各ＦＥＴ（つまり、４０２’−４０８’）の切り替え動作を個々に制御するために適用される。制御ビットは、最下位ビット（ＬＳＢ）から最上位ビット（ＭＳＢ）へと順序付けられ、最下位ＭＩＭキャパシタから最上位ＭＩＭキャパシタに関連付けられた対応するシャントＦＥＴを制御するために割り当てられる。制御ワードの最下位ビット（例えば、Ｂ０）は、最下位ビットＦＥＴ４０２’の動作を制御するために信号線４１８に適用される。制御ワードの次の有効ビット（例えば、Ｂ１）は、次の有効ビットのＦＥＴ４０４’の動作を制御するために信号線４２０に適用される。制御ワードの次の有効ビット（例えば、Ｂ２）は、次の有効ビットのＦＥＴ４０６’の動作を制御するために信号線４２２に適用される。制御ワードの最上位ビット（例えば、Ｂ３）は、最上位ビットのＦＥＴ４０８’の動作を制御するために信号線４２４に適用される。図４Ａに示される例では、４ビットの制御ワードは４個のＦＥＴの動作を制御し、それによりどの（及び何個の）ＭＩＭキャパシタが負荷端子４１２とグランド４１０との間に適用されるかを制御する。図４Ａに示されるＤＴＣ４００では、ＤＴＣは１６個の（つまり、２４個の）可能な不連続のキャパシタンス値のうちの１つを有しうる。図４Ｂは、図４ＡのＤＴＣ４００の概略図を示す。
【００３５】
図４Ｃ及び４Ｄは、本発明の教示により作成されたデジタル同調キャパシタ（ＤＴＣ）４００’’及び４００’’’のそれぞれの一般化された実施形態の簡略化された概略図を示す。図４ＣのＤＴＣ４００’’の一般化された実施形態は、図４Ａを参照して上述されたＤＴＣ４００と同様に機能する。しかしながら、図４Ｃ及び４Ｄに示されるように、一般化されたＤＴＣ４００’’（及び図４Ｄの一般化されたＤＴＣ４００’’’）は、第１のＲＦ端子（具体的にはＲＦ＋端子４１２’）と第２のＲＦ端子（具体的にはＲＦ−端子４１０’）との間のキャパシタンスをデジタル的に調整するか又は変化させる。図４Ｃ及び４Ｄに示され、第１及び第２のＲＦ端子に関連付けられた符号の表示（つまり「＋」及び「−」の符号の表示）は、単に一般化されたＤＴＣ４００’’及び４００’’’の上側の端子（つまり「ＲＦ＋」４１２’）及び下側の端子（つまり「ＲＦ−」４１０’）を示す。ＲＦ＋４１２’は、図１の従来の切り替え可能なキャパシタ回路１００の端子Ａ  １０１に類似する。ＲＦ−４１０’は、図１の従来の切り替え可能なキャパシタ回路１００の端子Ｂ  １０３に類似する。ＤＴＣ４００’’のＲＦ＋４１２’及びＲＦ−４１０’端子は、設計パラメータ及びシステム要件を満たすために必要な場合には、任意の都合のよいポート、端子、負荷又は他の回路素子に結合されてもよい。
【００３６】
例えば、幾つかの実施形態では、ＤＴＣ４００’’は「シャント」構成で他の回路に結合される。このよな「シャント」構成で結合されるとき、ＲＦ＋端子４１２’は負荷又はＲＦポートに結合され、ＲＦ−端子４１０’はグランドに結合されてもよい（つまり、図４Ａを参照して上述されたＤＴＣ４００の接続と同様に接続されてもよい）。シャント構成の別の実施形態では、ＲＦ＋端子４１２’はグラントに結合され、ＲＦ−端子４１０’は負荷又はＲＦポートに結合されてもよい。更に別の実施形態では、ＤＴＣ４００’’は、「直列」構成で他の回路に結合されてもよい。「直列」構成で結合されるとき、ＲＦ＋端子４１２’は例えばＲＦ入力ポートのような入力ポートに結合され、ＲＦ−端子４１０’は例えばＲＦ出力ポートのような出力ポートに結合されてもよい。直列構成の別の実施形態では、ＲＦ＋端子４１２’は例えばＲＦ出力ポートのような出力ポートに結合され、ＲＦ−端子４１０’は例えばＲＦ入力ポートのような入力ポートに結合されてもよい。
【００３７】
図４ＣのＤＴＣ４００’’は、複数のＭＩＭキャパシタがＦＥＴスイッチのスタックの上端に直列に結合されることを示す。この構成は以下により詳細に記載される。  図４Ｄは、図４ＣのＤＴＣ４００’’の概略図を示す。ＤＴＣ４００’’は、「５ビット」ＤＴＣの実装を示す。ＤＴＣの同調を制御するために適用されるデジタル制御ワードは５ビットを有し、従ってＤＴＣ４００’’は５個の有効ビットのサブ回路を用いて実施される。上述のように、本発明の教示のユニット・セル設計技術の一実施形態によると、各有効ビットのサブ回路は、適切な数のユニット・セルを一緒に並列に結合することにより実施される。例えば、ＬＳＢ有効ビットのサブ回路は、ユニット・セルを有する。次の有効ビットのサブ回路は、並列に結合されたユニット・セルの２つのインスタンスを有する。次の有効ビットのサブ回路も、並列に結合されたユニット・セルの４つのインスタンスを有する。最後に、図４Ｃに示されるように、ＭＳＢ有効ビットのサブ回路は、並列に結合されたユニット・セルの１６個のインスタンス（又は１６個のＬＳＢサブ回路）を有する。
【００３８】
図５Ａは、本発明の教示に従い、集積回路素子内で用いられるデジタル同調キャパシタ（ＤＴＣ）５００の別の実施形態の概略図を示す。図５Ａに示されるように、例である一実施形態では、ＤＴＣ５００は、複数のスイッチング・シャントＦＥＴ５０４に直列に結合された複数のキャパシタを有する。留意すべき点は、図５ＡのＤＴＣ５００の複数のＭＩＭキャパシタ５０２は、複数のシャントＦＥＴ５０４とＲＦアンテナ端子５０６との間に結合される（つまり、ＭＩＭキャパシタ５０２は、シャントＦＥＴの下に結合されるのとは対照的に、シャントＦＥＴ５０４の「上に」結合される）ことである。また、一般化されたＤＴＣ４００’’を参照して上述されたように、及び図５Ｃの一般化されたＤＴＣ５００’’を参照して以下により詳細に説明されるように、ＤＴＣ５００の一般化された実装は、ＤＴＣの第１の端子と第２の端子との間のキャパシタンスのデジタル的な調整を実現する。つまり、ＤＴＣ５００は図５Ａ及び５ＢにＲＦアンテナ端子５０６を有し（図５Ａ及び５ＢにＭＩＭキャパシタ５０２の第１の端子に結合されるとして示される）、及びグランド端子５１０を有する（図５Ａ及び５ＢにシャントＦＥＴ５０４の下（又はドレイン）に結合されるとして示される）として示されるが、ＤＴＣの一般化された実施はこれに限定されない。図５Ｃの更に一般化されたＤＴＣ５００’’（及び図５ＤのＤＴＣ５００’’’）に関して以下により詳細に説明されるように、図５ＡのＤＴＣ５００のＲＦアンテナ端子５０６（及び図５ＢのＤＴＣ５００’のＲＦアンテナ端子５０６）は、ＲＦ＋端子５０６’を有してもよい。「グランド」端子５１０（図５Ｃ及び５Ｄを参照して以下に説明される更に一般化された場合では、必ずしも全てグランドに結合されない）は、ＲＦ−端子５１０’を有してもよい。これらの実施形態は、図５Ｃの更に一般化されたＤＴＣ５００’’及び図５ＤのＤＴＣ５００’’’を参照して以下に更に詳細に説明される。
【００３９】
５ビットＤＴＣ５００（制御ワード・ビットｂ０乃至ｂ４がＤＴＣ５００の総キャパシタンスを制御するために用いられる）は、図４Ａ及び４Ｂを参照して上述された４ビット版と同様に機能する。図５Ｂは、図５ＡのシャントＦＥＴ５０４に関連するオン抵抗値及びオフ・キャパシタンスを示す等価回路５００’を示す。ＭＩＭキャパシタ５０２の関連するキャパシタンスは、図５Ｂに示される。図５Ｂに示されるように、及び図４ＡのＤＴＣ４００と同様に、図５ＢのＤＴＣ５００’は、２値の重み付け方式を用いる。具体的には、最下位ビット（ＬＳＢ）のＦＥＴ５０４’は、ＲＯＮのオン抵抗値及びＣＯＦＦのオフ・キャパシタンスを有する。ＦＥＴ５０４’の関連付けられた対応するＭＩＭキャパシタ５０２’は、ＣＭＩＭのキャパシタンスを有する。次の有効ビットのＦＥＴ５０４’’は、ＲＯＮ／２のオン抵抗値及び２ＣＯＦＦのオフ・キャパシタンスを有する。ＦＥＴ５０４’’の関連付けられた対応するＭＩＭキャパシタ５０２’’は、キャパシタンス２ＣＭＩＭを有する。ＤＴＣ５００’の残りの部分は同様に２値で重み付けされ、最上位ビットのＦＥＴ５０４’’’はＲＯＮ／１６のオン抵抗値及び１６ＣＯＦＦのオフ・キャパシタンスを有する。ＦＥＴ５０４’’’の関連付けられた対応するＭＩＭキャパシタ５０２’’’は、１６ＣＭＩＭのキャパシタンスを有する。図５Ｂには示されないが、現実の各ＭＩＭキャパシタは、該ＭＩＭキャパシタに関連する固有損失項を有する。ＭＩＭのＱ値は、約１００．２００である。固有損失は、ＭＩＭと直列に示された抵抗器により表される。
【００４０】
図５Ｂの説明で述べたように、ＤＴＣ５００’の各有効ビットのサブ回路のＱファクタ（又は品質因子）（つまり、図５Ｂに示される各ＭＩＭキャパシタ／シャントＦＥＴサブ回路［例えば、対応する関連するＭＩＭキャパシタ５０２’に直列に結合されたＬＳＢ  ＦＥＴ５０４’］のオン抵抗値ＲＯＮ及びＣＭＩＭ値）は、同一である。また、ＤＴＣ５００’の総Ｑファクタは、全てのシャントＦＥＴ（つまり、ＦＥＴ５０４’、５０４’’、５０４’’’．．．５０４’’’’の全て）がオンに切り替えられているとき、ＤＴＣ５００’の各サブ区間のＱファクタと同一である。良く知られているように、装置のＱファクタ又は「標準感度」は、該装置の「品質」の指標である。Ｑファクタは、装置又は回路の効率を示すために屡々用いられる（例えば、Ｑファクタは、システムが発振する周波数を、該システムがエネルギを浪費する率と比較するために用いられうる）。良く知られているように、現在の無線通信仕様の多くは、ＲＦフロントエンド回路に厳しいＱファクタ要件を課している。例えば、ＲＦフロントエンド回路は、低損失を示し、標準的に５０−１００の範囲のＱファクタを有さなければならない。
【００４１】
一実施形態では、図４ＡのＤＴＣ４００を参照して上述されたように、各サブ回路区間Ｑ（又は品質因子）（つまり、ＲＯＮ及びＣＭＩＭの値）は、同一である。何故なら、ＤＴＣ５００’は上述のユニット・セル設計技術を用いて実施されるからである。上述のように、この設計技術によると、ＬＳＢ有効ビットのサブ回路５０３’（つまり、ここではＬＳＢ  ＭＩＭキャパシタ５０２’に直列に結合されたＬＳＢ  ＦＥＴ５０４’として定められる）は、ユニット・セル設計ブロックを有する。次の有効ビットのサブ回路（例えば、次の有効ビットのサブ回路５０３’’はＦＥＴ５０４’’及び関連付けられ対応するＭＩＭキャパシタ５０２’’を有する）は、ＬＳＢサブ回路５０３’（上述のＤＴＣ５００’のユニット・セル設計ブロックを有する）を２値の重み付けを達成するために必要な数だけインスタンス化する（複製する）ことにより実施される。例えば、ＬＳＢサブ回路５０３’（ＬＳＢ  ＭＩＭキャパシタ５０２’に直列に結合されたＬＳＢ  ＦＥＴ５０４’）は２回インスタンス化され、２個のインスタンスは並列に結合され、次の有効ビットのサブ回路５０３’’（ＦＥＴ５０４’’及び関連付けられ対応するＭＩＭキャパシタ５０２’’を有する）を実施する。ＬＳＢサブ回路は４回インスタンス化され（及び並列に結合され）、ＦＥＴ５０４’’’及び関連付けられ対応するＭＩＭキャパシタ５０２’’’を有する次の有効ビットのサブ回路を実施する。以降同様である。最後に、図５Ｂに示されるように、ＭＳＢ有効ビットのサブ回路５０３’’’’は、（並列に結合された）ＬＳＢサブ回路の１６個のインスタンスを有する。
【００４２】
本発明のＤＴＣ方法及び装置の一実施形態によると、ＤＴＣは、以下の理想的な計画法的式（式１−４）に従って設計される。
【００４３】
【数１】
0005417346.tif 000002
ここで、ＣｍｉｍはＤＴＣ５００’により生成されうる最小キャパシタンスを有し、ＣｍａｘはＤＴＣ５００’により生成されうる最大キャパシタンスを有し、「ｂｉｔｓ」は制御ワード内のビット数を表し、同調比率（本願明細書では「同調範囲」とも称される）はＤＴＣが調整されうるキャパシタンスの範囲を有し、ＱｍｉｎはＤＴＣ５００’の最小許容Ｑファクタを有する。電子機器設計分野の当業者は、実際にはＭＩＭキャパシタの「理想的でない」Ｑ値が上述の式４で考慮される必要がありうることを理解するだろう。しかしながら、式４は「理想的な」式を有するので、この理想的でないＱファクタはここでは考慮されない。
【００４４】
以上に簡単に述べたように、図５Ｃ及び５Ｄは、それぞれ（図５Ａの）ＤＴＣ５００及び（図５Ｂの）ＤＴＣ５００’の一般化された実施を示す。図５Ｃ及び５Ｄに示されるＤＴＣは、以下の重要な注意とともに、それぞれのＤＴＣの対応する実施と同様に機能する。図５ＣのＤＴＣ５００’’（及び図５ＤのＤＴＣ５００’’’）は、ＲＦ＋端子５０６’及びＲＦ−端子５１０’の両者を有する。図４Ｃ及び４Ｄを参照して上述されたように、及び図５Ｃ及び５ＤのＤＴＣで示されたように、ＤＴＣ５００’’（及び図５ＤのＤＴＣ５００’’’）は、第１のＲＦ端子（具体的にはＲＦ＋端子５０６’）と第２のＲＦ端子（具体的にはＲＦ−端子５１０’）との間のキャパシタンスをデジタル的に調整するか又は変化させる。図５Ｃ及び５ＤのＤＴＣに示された符号の表示、並びに第１及び第２のＲＦ端子に関連付けられた符号の表示（つまり「＋」及び「−」の符号の表示）は、単にＤＴＣ５００’’及び５００’’’の上側の端子（つまり「ＲＦ＋」５０６’）及び下側の端子（つまり「ＲＦ−」５１０’）を示す。ＲＦ＋端子５０６’は、図１の従来の切り替え可能なキャパシタ回路１００の端子Ａ  １０１と類似する。また、ＲＦ＋端子５０６’は、ＤＴＣ４００’’及び４００’’’のＲＦ＋端子４１２’にも類似する。ＲＦ−端子５１０’は、図１の従来の切り替え可能なキャパシタ回路１００の端子Ｂ  １０３と類似する。また、ＲＦ−端子５１０’は、ＤＴＣ４００’’及び４００’’’のＲＦ−端子４１０’にも類似する。ＤＴＣ５００’’（及び図５ＤのＤＴＣ５００’’’）のＲＦ＋５０６’及びＲＦ−５１０’端子は、設計パラメータ及びシステム要件を満たすために必要な場合には、任意の都合のよいポート、端子、負荷又は他の回路素子に結合されてもよい。全ての他の観点から、ＤＴＣ５００’’及び５００’’’は、それぞれの対応する図５Ａ及び５Ｂの「接地された」ＤＴＣの実施と同様に実施され動作する。従って、これらのＤＴＣの実施の更なる説明は本願明細書には記載されない。
【００４５】
一実施形態では、本発明の教示のＤＴＣは、ＵｌｔｒａＣＭＯＳ（登録商標）プロセス技術を用いて実施される。ＵｌｔｒａＣＭＯＳ（登録商標）は、従来のＣＭＯＳの経済及び集積化によりガリウムヒ素（「ＧａＡｓ」）の性能を提供するサファイア基板上のＳＯＩ（silicon-on-insulator）技術の変形である混合信号（mixed-signal）プロセス技術を有する。この技術は、ＲＦ性能、低電力及び集積化が最重要である用途で、ＧａＡｓ、ＳｉＧｅ、ＢｉＣＭＯＳ及びバルク・シリコンＣＭＯＳのような競合するプロセスに渡り、有意な性能の利点をもたらす。このプロセス技術は、本発明と同一の譲受人により所有される幾つかの米国特許に詳細に記載されている。これらの米国特許は、（限定ではなく）１９９５年５月１６日に発行された米国特許番号５,４１６,０４３、１９９６年２月２０日に発行された米国特許番号５,４９２,８５７、１９９６年１１月５日に発行された米国特許番号５,５７２,０４０、１９９７年１月２１日に発行された米国特許番号５,５９６,２０５、１９９７年２月４日に発行された米国特許番号５,６００,１６９、１９９７年９月２日に発行された米国特許番号５,６６３,５７０、１９９９年１月１９日に発行された米国特許番号５,８６１,３３６、１９９９年１月２６日に発行された米国特許番号５,８６３,８２３、１９９９年３月１６日に発行された米国特許番号５,８８３,３９６、１９９９年４月２０日に発行された米国特許番号５,８９５,９５７、１９９９年７月２７日に発行された米国特許番号５,９３０,６３８、１９９９年１０月２６日に発行された米国特許番号５,９７３,３６３、１９９９年１０月２６日に発行された米国特許番号５,９７３,３８２、２０００年５月２日に発行された米国特許番号６,０５７,５５５、２０００年７月１８日に発行された米国特許番号６,０９０,６４８、２００３年１２月２３日に発行された米国特許番号６,６６７,５０６、２００６年８月８日に発行された米国特許番号７,０８８,９７１、２００６年１０月１７日に発行された米国特許番号７,１２３,８９８、２００７年７月２４日に発行された米国特許番号７,２４８,１２０を含む。本発明の譲受人により所有される上述の特許は、参照されることにより全体が本願明細書に組み込まれる。
【００４６】
ＵｌｔｒａＣＭＯＳ（登録商標）プロセス技術を用いた本開示のＤＴＣの実施は、従来の調整可能なキャパシタの解決手法と比較して、以下の利益及び利点をもたらす。２値で重み付けされたスイッチＦＥＴ及びＭＩＭキャパシタ；線形同調曲線；ＧＳＭ／ＷＣＤＭＡに準拠した電力処理（＋３５ｄＢｍ）及び線形性（ＩＭＤ３＜−１０５ｄＢｍ）（この特定の特徴は以下に示される図面を参照して以下により詳細に説明される。また、留意すべき点は、この利益は、スタックＦＥＴの構成により達成可能なことである。このようなＦＥＴのスタックは、バルクＣＭＯＳでは可能でなく、ＳＯＩ実装では困難である。しかしながら、ＵｌｔｒａＣＭＯＳ、ＳＯＩ、及びＧａＡｓの実装で実施される本発明のＤＴＣの教示を用いて達成されうる。）；集積化されたＭＩＭキャパシタ、異なるＭＩＭキャパシタ間の非常に良好な整合；ヒステリシスがない（ＢＳＴソリューションに対して）；高電力ＲＦ信号でキャパシタンスの変動がない（ＢＳＴソリューションに対して）；標準的な制御ロジック及びＶＤＤ電圧（ＢＳＴ／ＭＥＭＳに対して）；切り替え速度が速い（約１−３マイクロ秒）；信頼性及び製造性が高い（ＢＳＴ及びＭＥＭＳの従来の手法に対して）；低寄生インダクタンスに対してフリップ・チップ・パッケージのオプション；及びスケーリングされたバック・エンドの技術がダイ面積を４０％縮小する。
【００４７】
本願のＤＴＣは上述のＵｌｔｒａＣＭＯＳプロセス技術で実施されるとして記載されたが、電子工学分野の当業者は、本発明の教示のＤＴＣが、限定ではなくＳＯＩ（Silicon-on-Insulator）ＣＭＯＳ及びＧａＡｓプロセス技術を含む任意の都合の良い集積回路プロセス技術で実施されてもよいことを理解するだろう。
【００４８】
図６Ａは、本発明の教示に従い作成されたＤＴＣ６００の別の実施形態を示す。図６ＡのＤＴＣ６００は、システム規格により課される高電力要件を満たすために必要なスタックＦＥＴの使用を教示する。名目上、一実施形態では、１つのＦＥＴは該ＦＥＴのソースとドレイン間のＭａｘ＿Ｖｄｓ＝＋２．５４Ｖ  ＲＦ電圧に耐えうる。留意すべき点は、ＦＥＴに渡る規定電圧Ｖｄｓは、ＲＭＳ値を表し、電圧のピーク値ではない。ＧＳＭの電力レベルを処理するために、一実施形態では、ＤＴＣは７のスタック高さを用いる。従って、本例の電圧処理は、７×２．５４Ｖ＝１７．８Ｖである。５０オームにおけるＲＦ電力処理は、この値に基づき計算されうる。ＭＩＭキャパシタがＦＥＴスタックの上に直列に配置されるとき、各ＦＥＴのＣｍｉｍとＣｏｆｆとの間の追加の容量性分圧が生じる。ＣｍｉｍがＣｏｆｆと同一の値を有する場合、スタック高さは、１つのＦＥＴ（つまり、７のスタックの代わりに、６個のＦＥＴのスタック及び１個のＭＩＭ）により低減されうる。ＣｍｉｍがＣｏｆｆより小さい又は大きい場合、ＤＴＣの実効電力処理は、各ＦＥＴでｍａｘ＿Ｖｄｓ（つまり、ＦＥＴスタック内の任意のＦＥＴが耐えうる最大電圧）を超過しないように計算されうる。ＭＩＭキャパシタは、ＦＥＴより遙かに高い電圧に耐えうる。
【００４９】
図６Ａ及び６Ｂに示された本発明のＤＴＣの実施形態は、所望のＤＴＣ機能を達成するためのＦＥＴ、ＭＩＭキャパシタ、ＲＤＳ及びＲＱ抵抗器のスケーリングを含む設計技術も教示する。図４Ａ、４Ｃ及び５Ａ−５Ｄを参照して上述されたＤＴＣは簡略化された実施を有するが、図６Ａ及び６ＢのＤＴＣはより詳細な現実的なＤＴＣの実施を示す。図６Ａに示されるように、例えば、ＤＴＣ６００は、関連付けられた対応するＭＩＭキャパシタに直列に結合された複数のスタックされたスイッチングＦＥＴを有する。例えば、一実施形態では、最下位ビット（ＬＳＢ）サブ回路６０２は、スタック構成に配置されＭＩＭキャパシタ６０４に直列に結合された複数のシャントＦＥＴを有する（図６Ａに示された例では、複数は、６個のシャントＦＥＴを有する）。スタックされたＦＥＴ（つまり、ＦＥＴ６０６、６０８、６１０、６１２、６１４及び６１６）は共に直列に結合される。また、ＦＥＴスタックは、ＭＩＭキャパシタ６０４に直列に結合される。一実施形態では、スタックされたＦＥＴは、本特許出願の譲受人により所有される米国特許及び継続中の特許出願に従い実施される。より詳細には、本実施形態によると、スタックされたＦＥＴ（例えばＦＥＴ６０６−６１６）は、米国特許番号７,２４８,１２０、発明の名称「Stacked  Transistor  Method  and  Apparatus」、Burgener他、２００７年７月２４日発行に従い、又は継続中の米国特許出願番号１１／３４７,０１４、発明の名称「Symmetrically  and  Asymmetrically  Stacked  Transistor  Grouping  RF  Switch」、２００６年２月３日出願、Kelly他に従い、又は継続中の米国特許出願番号１１/５０１,１２５、発明の名称「Integrated  RF  Front  End  with  Stacked  Transistor  Switch」、２００６年８月７日出願、Burgener他に従い実施される。上述の米国特許（特許番号７,２４８,１２０）及び継続中の特許出願（出願番号１１/３４７,０１４及び１１/５０１,１２５）は、参照されることにより全体が本願明細書に組み込まれる。
【００５０】
上述の組み込まれた特許及び継続中の出願に記載されたように、ＦＥＴのスタック構成は、ＤＴＣ６００の電力処理能力を増大させる。スタックされたトランジスタの系列内のスタック・トランジスタの数を増大することにより（つまり、スタックＦＥＴの「高さ」を増大することにより）、ＤＴＣ６００は、増大した電力レベルを有する適用されるＲＦ信号に耐えることができる。スタックＦＥＴ構成は、ＤＴＣ６００を、ＧＳＭ及びＷＣＤＭＡ無線通信仕様により課される厳しい電力処理要件に適合させる。例えば、ＧＳＭ及びＷＣＤＭＡ仕様は、約＋３５ｄＢｍの電力処理を要求する。シャントＦＥＴを最下位ビット（ＬＳＢ）サブ回路６０２に示されるようにスタックすることは、ＤＴＣ６００を、ＧＳＭ及びＷＣＤＭＡ仕様の高い電力処理要件に適合させる。ＭＩＭキャパシタ６０４は、ＭＩＭキャパシタ６０４に渡る電圧の一部を降下させ、必要なＦＥＴスタック高さを減少させる（つまり、ＤＴＣ６００の所望の電力処理要件に適合するために、少ないスタックされたＦＥＴが用いられる）。
【００５１】
他の実施形態では、最下位ビット（ＬＳＢ）サブ回路６０２は、スタックされたＦＥＴのゲート及び制御ワードの最下位ビット（ｂ０）に結合された複数のゲート抵抗器（ＲＧ）を更に有する。これらの実施形態では、ＬＳＢサブ回路６０２は、示されたように構成された複数のドレイン−ソース抵抗器（ＲＤＳ）も有する。ここで、各ＲＤＳは、該ＲＤＳの関連付けられた対応するシャントＦＥＴのドレインとソースとに渡って結合され、ＲＤＳ抵抗器は、ＭＩＭキャパシタ６０４とグランド節点６１８との間に直列結合される。図６Ｂの更に一般化されたＤＴＣ６００’を参照して以下により詳細に説明されるように、グランド節点６１８は、ＲＦ−端子（図６Ｂの端子６１８’）として実施されてもよい。ゲート抵抗器（ＲＧ）及びドレイン−ソース抵抗器（ＲＤＳ）は、それらに関連付けられた対応するシャントＦＥＴ素子をバイアスするために必要である。より詳細には、ＲＧ抵抗器は、スタックＦＥＴ構成の結果として必要である。スタックせずに（つまり、スタックの「高さ」＝１）、ＲＧ抵抗器は除去されうる。ＲＤＳ抵抗器は、以下により詳細に記載される「ＨＡＲＰ」の実施で用いられる。しかしながら、これらの抵抗器は、ＤＴＣ６００のオフ状態のＱファクタを低減する。更に大きいゲート抵抗器（ＲＧ）及びドレイン−ソース抵抗器（ＲＤＳ）は、オフ状態のＱファクタ値を低減するために使用されうる。残念ながら、これらの抵抗器の大きさを増大させることは、ＤＴＣ６００により占有される集積回路ダイ面積も増大させてしまう。それにより、シャントＦＥＴに関連する切り替え時間も増大される。
【００５２】
図４Ａ及び５Ｂを参照してそれぞれ上述されたＤＴＣ４００及び５００’と同様に、一実施形態では、ＤＴＣ６００はユニット・セル設計技術を用いて実施される。ＤＴＣ６００の各有効ビットのサブ回路は、ＤＴＣ４００乃至５００’を参照して上述された２値の重み付けと同様に、２値で重み付けされる。上述のように、この設計技術によると、ＬＳＢサブ回路６０２は、ユニット・セル設計ブロックを有する。上述のように、幾つかの実施形態では、ユニット・セル設計ブロック（つまり、ＬＳＢサブ回路６０２）は、ＬＳＢ  ＭＩＭキャパシタ６０４に直列に結合された６０６−６１６を含む少なくともＬＳＢのスタックされたＦＥＴを有する。他の実施形態では、ユニット・セル設計ブロックは、図６のＬＳＢサブ回路６０２内に示されるように結合されたゲート抵抗器（ＲＧ）及びドレイン−ソース抵抗器（ＲＤＳ）も有する。
【００５３】
上述のように、図６Ａに示されたＤＴＣ６００の実施形態では、ＬＳＢサブ回路６０２は、ユニット・セル設計ブロックを有する。全ての次の有効ビットのサブ回路（例えば、制御ワードの次の有効ビットｂ１により制御される次の有効ビットのサブ回路）は、ＬＳＢサブ回路６０２を２値の重み付けを達成するために必要な数だけインスタンス化する（複製する）ことにより実施される。例えば、ＬＳＢサブ回路６０２は、２回インスタンス化され（つまり、複製され）、並列に結合され、次の有効ビットのサブ回路を実施する。ＬＳＢサブ回路は４回インスタンス化され（及び並列に結合され）、（制御ワードの次の有効ビットにより制御される）次の有効ビットのサブ回路を実施する。以降同様である。最後に、図６Ａに示されるように、ＭＳＢ最上位ビットのサブ回路（制御ワードの最上位ビット（ＭＳＢ）［ｂ（ｂ−１）］により制御される、ここで「ｂ」は制御ワードのビット数を有する）は、ＬＳＢサブ回路６０２を２ｂ−１回インスタンス化することにより（複製することにより）実施される。
【００５４】
上述のＤＴＣ６００の実施形態では、ユニット・セル設計ブロック（つまり、ＬＳＢサブ回路６０２）はＭＩＭキャパシタ６０４に直列に結合されたスタックされたＦＥＴ（つまり、６０６−６１６を含むＦＥＴ）のみを有し、ＬＳＢサブ回路は次の有効ビットのサブ回路を実施するときに上述のようにインスタンス化されるが、ＲＤＳ及びＲＧ抵抗器はそのようにインスタンス化（複製）されない。むしろ、これらの実施形態では（それぞれ図６Ａ及び６ＢのＤＴＣ６００及び６００’に示されるように）、ＲＤＳ及びＲＧ抵抗器は、連続する有効ビットのサブ回路毎に半分にスケーリングされる。例えば、図６Ａに示されるように、ＭＩＭキャパシタ（例えば、ＭＩＭキャパシタ６０４、６２０、６２２）はそれぞれ図５Ａ及び５ＢのＤＴＣ５００、５００’の類似のＭＩＭキャパシタの重み付けと同様に重み付けされるが、ゲート抵抗器（ＲＧ）及びドレイン−ソース抵抗器（ＲＤＳ）は、図５ＢのＤＴＣ５００’を参照して上述したオン抵抗値（ＲＯＮ）と同様の（増加する有効ビットのサブ回路に対して）減少する値を有する。例えば、制御ビットｂ１により制御されるサブ回路のゲート抵抗器（ＲＧ）の抵抗値は、ＬＳＢサブ回路６０２のゲート抵抗器の抵抗値の１／２ほどである。同様に、制御ビットｂ１により制御されるサブ回路のドレイン−ソース抵抗器（ＲＤＳ）の抵抗値は、ＬＳＢサブ回路６０２のドレイン−ソース抵抗器（ＲＤＳ）の抵抗値の１／２ほどである。次の有効ビットのサブ回路のＲＧ及びＲＤＳ抵抗器は、同様に重み付けされる。（図６Ａの）ＤＴＣ６００及び（図６Ｂの）ＤＴＣ６００’のこれらの実施形態は、ＤＴＣを実施するために必要な集積回路ダイ面積の量を有意に低減し、ＤＴＣの性能特性を向上させる。
【００５５】
以上に簡単に述べたように、別の実施形態では、ＤＴＣはサーモメータ重み付け方式に従い実施されうる。サーモメータ重み付けの実施形態によると、（図６ＡのＤＴＣ６００及び図６ＢのＤＴＣ６００’で実施されたように）連続する有効ビットのサブ回路のそれぞれを２値で重み付けする代わりに、「サーモメータ・コード」方式が用いられる。「サーモメータ・コード」方式では、ＤＴＣ全体が２ｎ−１個（５ビットのキャパシタンス制御ワードでは３１個）の同一のユニット・セル設計ブロック（つまり、ＬＳＢサブ回路６０２）を有する。ＤＴＣのサーモメータ・コード化された実施形態では、ＤＴＣは、２ｎ−１個の同一のユニット・セル設計ブロックを用いて２ｎ個の可能なキャパシタンス調整状態を有する。例えば、デジタル制御ワードが５ビットを有する場合、サーモメータ・コード化されたＤＴＣの実施形態は、３１個の同一のユニット・セル設計ブロックを用いて実施され、３２個の可能なキャパシタンス調整状態を有する。
【００５６】
サーモメータ重み付けの結果、有利なことに、ＤＴＣは同一のキャパシタンス・ステップ（つまり、キャパシタンスの差が、「０００００」と「００００１」の間のように、制御ワードの２つの隣接する状態を生じる）、及び保証された単調性を有する。対照的に、２値の重み付け方式が用いられるとき、異なる大きさのサブ回路は、ＤＴＣの状態に依存してオンとオフとを切り替えられる。例えば、０１１１１と１００００のキャパシタンス制御ワードの間で切り替えるとき、最大の（ＭＳＢ）サブ回路はオンに切り替えられ、他の全ての有効ビットのサブ回路はオフに切り替えられる。キャパシタンス許容範囲が比較的に粗悪な場合、この結果として、例えば１００００から１０００１への切り替えと比較して、変化するキャパシタンス・ステップを生じうる。サーモメータ重み付けを用いることに伴う１つの不利点は、ＲＤＳ及びＲＧ抵抗器の物理的な大きさに関連する。１ｘビット（ＬＳＢ）ユニット・セルは、最大の大きさのＲＤＳ及びＲＧ抵抗器を有する。従って、これらの抵抗器は、集積回路ダイ面積の有意な部分を占有する。対照的に、ＭＳＢビットのサブ回路は、１ｘビット（ＬＳＢ）ユニット・セルにより占有される面積の１／１６しか占有しない。従って、サーモメータ重み付けを用いてＤＴＣを実施することは、ＲＤＳ及びＲＧ抵抗器により占有される空間により貴重な集積回路ダイ面積の多くを消費してしまう。他の実施形態では、２値の重み付けとサーモメータ・コード化の組み合わせ、又は任意の他の都合のよい重み付け方式を用いることも可能である。本発明の教示のＤＴＣは、如何なる都合の良い重み付け方式の使用をも意図し、これらの実施形態は本発明の教示の範囲及び精神の範囲に包含される。
【００５７】
留意すべき点は、ＭＩＭキャパシタ（つまり、ＭＩＭキャパシタ６０４、６２０及び６２２）は、図６Ａ及び６Ｂに示されたようなシャントＦＥＴのスタックの上に位置付けられる。ＲＦの観点から、制御線（例えば、制御線６４０、６４２及び６４４）は、該制御線がグランドに結合されているかのうように動作する。図６ＡのＤＴＣ６００のこの特徴により、本実施形態では、ＦＥＴスタックの下端よりも上端にＭＩＭキャパシタを位置付ける方がよい。ＭＩＭキャパシタがＦＥＴスタックの下端に位置付けられるとき、対応する関連付けられたＦＥＴがオン状態のとき、ＲＧ抵抗器は事実上ＭＩＭキャパシタに並列に配置される。この構成（ＭＩＭキャパシタを該ＭＩＭキャパシタの対応するＦＥＴスタックの下端に配置する）により、関連するＱファクタ値を低減する。そうは言っても、本発明のＤＴＣの教示は、何れかの構成（つまり、ＭＩＭキャパシタをＦＥＴスタックの上端又は下端に配置する）の使用を意図しており、このような如何なる設計も本発明のＤＴＣの教示の範囲及び精神に包含される。
【００５８】
留意すべき点は、ＭＩＭキャパシタ（つまり、ＭＩＭキャパシタ６０４、６２０及び６２２）は、同一のユニット・セルに基づき、従って優れた許容範囲特性及び異なるキャパシタ間の整合を有する。更に、より大きい大きさのスタックされたＦＥＴ（つまり、より多い「フィンガ」を有するスタックＦＥＴ）は、より小さい大きさのシャントＦＥＴと比べて、より小さいオン抵抗値（ＲＯＮ）及びより大きいオフ・キャパシタンス値（ＣＯＦＦ）を有する。ＬＳＢサブ回路６０２のスタックされたＦＥＴ（つまりＦＥＴ６０６−６１６）は、ＤＴＣ６００の中で最小の大きさのＦＥＴを有する。ＬＳＢサブ回路６０２は、最小の大きさのＭＩＭキャパシタ、最大のゲート抵抗器（ＲＧ）及び最大のドレイン−ソース抵抗器（ＲＤＳ）も有する。スタックされたＦＥＴの切り替え時間（（ゲート抵抗器ＲＧ）×（ＦＥＴのゲート・キャパシタンスＣＧＡＴＥ））は、ＤＴＣ６００の全てのＦＥＴに渡って一定である。更に、ユニット・セル・スタック（つまり、図６Ａのユニット・セル設計ブロック６０２）のオン状態のＱファクタは、スタックされたＦＥＴ（６０６−６１６）のオン抵抗値（ＲＯＮ）及びＭＩＭキャパシタ６０４のキャパシタンスＣＭＩＭにより支配される。
【００５９】
図６Ｂは、図６Ａを参照して上述したＤＴＣ６００の更に一般化されたＤＴＣ６００’を示す。図６Ｂに示されるように、一般化されたＤＴＣ６００’は、第１のＲＦ端子（ＲＦ＋端子６８０）及び第２のＲＦ端子（ＲＦ−端子６１８’）を有する。ＲＦ＋端子６８０は、各有効ビットのセルの各ＭＩＭキャパシタの第１の端子に結合される（例えば、ＲＦ＋端子６８０は、図６Ｂに示される最下位ビット（ＬＳＢ）サブ回路６０２’のＭＩＭキャパシタ６０４の第１の端子に結合される）。ＲＦ＋端子６８０は、図６Ｂに示される他の各ＭＩＭキャパシタの第１の端子にも結合される。ＲＦ−端子６１８’は、示されるように、ＤＴＣの各有効ビットのサブ回路のＦＥＴスタックの下端のＦＥＴに結合される（つまり、ＲＦ−端子６１８’は、各ＦＥＴスタックの下端のＦＥＴのドレインに結合される）。従って、ＲＦ−端子６１８’は、図６Ａを参照して上述したＤＴＣ６００のグランド端子６１８に取って代わる。ＤＴＣ６００’は、如何なる所望の数のスタックされたＦＥＴもＬＳＢサブ回路６０２’を実施するために用いられるという意味で一般化される（一方で、図６ＡのＤＴＣ６００は６個のスタックされたＦＥＴを用いる）。全ての他の観点では、図６ＢのＤＴＣ６００’は、図６Ａを参照して上述したＤＴＣ６００と同様に実施され機能する。従って、図６ＢのＤＴＣ６００’は、本願明細書で詳細に説明されない。
【００６０】
図４Ａ乃至５ＤのＤＴＣを参照して上述したＤＴＣの動作と同様に、デジタル制御ワードがＤＴＣ６００及び６００’に適用され、ＤＴＣ６００及び６００’の各有効ビットのサブ回路の切り替え動作を選択的に制御する。制御ワードのビットは、最下位ビット（ＬＳＢ）（つまりｂ０）から最上位ビット（ＭＳＢ）（つまりｂ（ｂ−１））まで順序付けられる。ここで、ｂは制御ワードのビット数を有する。図６Ａ及び６Ｂに示されるように、制御ワードの各有効ビットは、関連付けられた対応する有効ビットのサブ回路に結合される。例えば、図６Ａに示されるように、制御ワードのＬＳＢ  ｂ０は、ゲート抵抗器ＲＧを介してＬＳＢサブ回路６０２のＦＥＴスタックのゲートに結合される（つまり、制御ワードのＬＳＢ  ｂ０は、スタックされたＦＥＴ６０６−６１６のゲートを制御するように結合される）。制御ワードの次の有効ビット（つまりｂ１）は、同様に、ゲート抵抗器ＲＧ／２を介して次の有効ビットのサブ回路のＦＥＴスタックのゲートに結合され、それにより次の有効ビットのサブ回路の切り替え動作を制御する。以降同様である。最後に、制御ワードのＭＳＢ（つまりｂ（ｂ−１））は、同様に、ゲート抵抗器ＲＧ／２ｂ−１を介してＭＡＢ有効ビットのサブ回路のＦＥＴスタックのゲートに結合され、それによりＭＳＢのサブ回路の切り替え動作を制御する。
【００６１】
ＤＴＣ６００及び６００’の一実施形態では、ＦＥＴスタックは、該ＦＥＴスタックに関連付けられた対応する制御ビット（例えば、ＬＳＢ制御ビットｂ０  ６４０）に正電圧を印加することにより、オンに切り替えられる（例えば、ＬＳＢサブ回路６０２のスタックされたＦＥＴ６０６−６１６はオン状態に切り替えられる）。例えば、例である一実施形態では、制御ビットは、＋２．７５ボルトの正電圧を印加して、該制御ビットに関連付けられた対応するＦＥＴスタックをオンに切り替える。多くの従来技術の例は、線形性の向上を達成するために０Ｖ（つまり、グランド）を用いてＦＥＴ素子をオフに切り替えるが、本発明の実施形態は、ＦＥＴスタックの関連付けられた対応する制御ビットに負電圧を印加することによりＦＥＴスタックをオフに切り替える。例えば、例である一実施形態では、制御ビットは、−３．４ボルトの信号を印加して、該制御ビットに関連付けられた対応するＦＥＴスタックをオフに切り替える。負の大きな制御電圧ほど、ＦＥＴスタックのＦＥＴの線形性特性を良好にする。しかしながら、印加される制御ビットの電圧は、大きすぎる負の値は許されるべきではない。何故なら、大きすぎる負の値は、ＦＥＴスタックを実施するときに用いられるＦＥＴの最大電圧制限を超えてしまうかもしれないからである。幾つかの実施形態では、負の電圧は、ＤＴＣと同じ集積回路ダイに集積されてもよい負電圧生成器により生成される。
【００６２】
上述の負電圧生成器に加え、ＤＴＣが実施される集積回路ダイは、シリアル・インタフェース及びＥＳＤ保護回路も有してよい。ＤＴＣは、幾つかの実施形態では、任意の及び全てのこれらの装置に結合されてもよく、従ってＤＴＣと同じダイへの追加機能の集積化を可能にする。更に、単一の集積回路ダイは複数のＤＴＣを有してもよく、ＤＴＣは任意の及び全ての複数のＤＴＣに結合され、所望の回路及びシステム要件を達成してもよい。幾つかの実施形態では、複数のＤＴＣは互いに完全に分離し接続されない。或いは、複数のＤＴＣは直列のシャント構成で構成されてもよい。更に、他の実施形態では、ＤＴＣは全てシャント構成で構成されてもよい。
【００６３】
図７Ａは、ユニット・セル（つまり、図６Ａを参照して上述した最下位ビット（ＬＳＢ）サブ回路６０２、及びより詳細には図６ＢのＤＴＣ６００’を参照して上述したＬＳＢサブ回路６０２）に類似する一般化されたユニット・セル設計ブロック７００の詳細な設計を概略的に示す回路である。以上に詳細に説明したように、ユニット・セル設計ブロックは、本発明の教示に従うＤＴＣの多くの実施形態を実施するために用いられる。図７Ａに示されるように、ユニット・セル７００の一実施形態は、ｎ個のシャントＦＥＴのスタック７０２を有する。ここで、スタック７０２はＭＩＭキャパシタ７０４に直列に結合される。ＦＥＴスタックの個々のシャントＦＥＴ（つまり、ＦＥＴ７０６、７０８、７１０、７１２、７１４及び７１６）は共に直列に結合される。また、ＦＥＴスタック全体は、ＭＩＭキャパシタ７０４の第１の端子に直列に結合される。ＭＩＭキャパシタ７０４の第２の端子は、図７ＡにＲＭＩＭ７０５として示される抵抗器に結合されるとして示される。本実施形態では、抵抗器ＲＭＩＭ７０５は、ＭＩＭキャパシタ７０４の等価直列抵抗値（ＥＳＲ）を有する。ＭＩＭキャパシタ７０４は、図７Ａに、関連付けられたＲＭＩＭ抵抗器７０５を介して第１のＲＦ端子（つまり、ＲＦ＋端子７８０）に結合されるとして示される。
【００６４】
ユニット・セル７００は、示されたように構成されたｎ個のドレイン−ソース抵抗器（ＲＤＳ）も有する。ここで、各ＲＤＳは、該ＲＤＳの関連付けられた対応するシャントＦＥＴのドレインとソースとに渡って結合され、ＲＤＳ抵抗器は、ＭＩＭキャパシタ７０４の第１の端子と第２のＲＦ端子（つまりＲＦ−端子７１８）との間に直列結合される。ユニット・セル７００は、関連付けられた対応するスイッチングＦＥＴのゲートに結合されたｎ個のゲート抵抗器ＲＧも有する。ｎ個のゲート抵抗器ＲＧは、節点７２０に一緒に結合される。ここで、節点７２０は、制御ビット（例えば、制御ワードのＬＳＢ制御ビットｂ０７２２）により制御される。殆どの実施形態では、ユニット・セルの動作は、図７Ａに示されるように制御ワードのＬＳＢビットにより制御される。図６Ａ及び６ＢのＤＴＣ６００及び６００’を参照して上述したように、ユニット・セルは、ＤＴＣの残りの有効ビットのサブ回路を実施するために用いられる。ユニット・セルの手法を用い、種々の構成要素の許容範囲及び値は、同一でない場合には非常に良好に整合される。
【００６５】
図６Ａを参照して上述したように、ゲート抵抗器（ＲＧ）及びドレイン−ソース抵抗器（ＲＤＳ）は、それらに関連付けられた対応するシャントＦＥＴ素子をバイアスするために必要である。しかしながら、これらの抵抗器は、ＤＴＣのオフ状態のＱファクタ値を低減する。更に大きいゲート抵抗器（ＲＧ）及びドレイン−ソース抵抗器（ＲＤＳ）は、オフ状態のＱファクタ値を向上させるために使用されうる。残念ながら、これらの抵抗器の大きさを増大させることは、ＤＴＣを実施するために必要な集積回路ダイ面積も増大させてしまう。
【００６６】
図７Ｂは、図７Ａを参照して上述したユニット・セル７００のオン状態のＲＦ等価回路７００’の概略図である。オン状態のＲＦ等価回路７００’は、全てのシャントＦＥＴ（つまり、７０６−７１６を含むシャントＦＥＴ）がオンに切り替えられているユニット・セル７００の状態を有する（つまり、ＬＳＢ制御ビットｂ０７２２は、全てのＦＥＴをオンに切り替えさせる状態にある）。図７Ｃは、図７Ｂのオン状態のＲＦ等価回路７００’の簡略化された等価回路７００’’の概略図である。図７Ｂ及び７Ｃに示されるように、ユニット・セル７００はオン状態であり、ＲＦ＋端子７８０とＲＦ−端子７１８との間の等価抵抗値は、ＲＭＩＭ７０５の抵抗値（つまり、ＭＩＭキャパシタ７０４の等価直列抵抗値）に加算されるｎ×ＲＯＮ（つまり、スタック内の１つのＦＥＴのオン抵抗値ＲＯＮ）を有する。ＦＥＴのオン抵抗値（ＲＯＮ）及びＲＭＩＭ７０５は、ユニット・セル７００がオン状態のときにユニット・セルのスタックのＱファクタ値（つまり、ユニット・セルの「ＱＯＮ」）を決定する。図７Ｄのグラフ７３０に示されるように、ＱＯＮ値は、１／ｆｒｅｑ（ここで「ｆｒｅｑ」はユニット・セルに印加される信号の周波数を有する）に比例する。ユニット・セルのＱＯＮは（グラフ７３０のｙ軸に沿って示される）、印加される信号（グラフ７３０のｘ軸に沿って示される）の周波数（ｆｒｅｑ）が増大するにつれて減少する。幾つかの実施形態では、オン抵抗値ＲＯＮは、印加される信号の最高動作周波数（Ｆｍａｘ７３４、本願明細書では「ｆＭＡＸ」とも称される）における最小Ｑファクタ仕様（Ｑｍｉｎ７３２）を満たすように選択される。以下に示す式５ａは、ＲＦ−端子がグランド（望ましくは）に結合されている間にＲＦ＋端子を駆動しているときの、オン状態のＱＯＮ、ｆ（周波数）、ＣＭＩＭ、ＲＭＩＭ、ｎ、ＲＧ及びＲＯＮの数学的な関係を示す。
【００６７】
【数２】
0005417346.tif 000003
以下に示す式５ｂは、ＲＦ＋端子がグランドに結合されている間にＲＦ−端子を駆動しているときの、オン状態のＱＯＮ、ｆ、ＣＭＩＭ、ＲＭＩＭ、ｎ、ＲＧ及びＲＯＮの数学的な関係を示す。この場合には、ＲＧが事実上にＣＭＩＭに並列なので、Ｑ値は劣化する。従って、ＲＦ＋端子の代わりに、ＲＦ−端子がグランドに結合されることが望ましい。
【００６８】
【数３】
0005417346.tif 000004
電子工学設計分野の当業者により理解されるように、上述の式（つまり、式５ａ及び５ｂ）は、システム仕様又は基準により要求される（例えば、ＷＣＤＭＡのような無線通信基準により要求される）所与のＱファクタを満たすようにＤＴＣを設計させる。所与のＱファクタ（つまり、所与のＱＯＮ値）及び所与の最大動作周波数（つまり、所与のｆＭＡＸ）では、ＤＴＣ設計者は、式５ａ及び５ｂに従ってユニット・セルのＣＭＩＭ、ＲＭＩＭ、ｎ、ＲＧ及びＲＯＮ値を決定してもよい。
【００６９】
図７Ｅは、図７Ａを参照して上述したユニット・セル７００のオフ状態のＲＦ等価回路７００’’’の概略図である。オフ状態のＲＦ等価回路７００’’’は、全てのシャントＦＥＴ（つまり、７０６−７１６を含むスタックされたシャントＦＥＴ）がオフに切り替えられているユニット・セル７００の状態を有する（つまり、ＬＳＢ制御ビットｂ０７２２は、全てのシャントＦＥＴをオフに切り替えさせる状態にある）。図７Ｆは、図７Ｅのオフ状態のＲＦ等価回路７００’’’の簡略化された等価回路７００’’’’の概略図である。’図７Ｅ及び７Ｆに示されるように、ユニット・セル７００がオフ状態のとき、第１のＲＦ端子（つまり、ＲＦ＋端子７８０）と第２のＲＦ端子（つまり、ＲＦ−端子７１８）との間の等価抵抗値は、ＲＭＩＭ（ＭＩＭキャパシタ７０４の等価直列抵抗値（ＥＳＲ））；ｎ×ＲＤＳ（つまり、直列に結合された全てのドレイン−ソース抵抗器ＲＤＳの総抵抗値）；ｎ×ＲＣＯＦＦ、ここでｎはスタック内のＦＥＴの数を有し、ＲＣＯＦＦはＦＥＴのオフ・キャパシタンスＣＯＦＦの等価直列抵抗値（ＥＳＲ）を有する；及び（３／ｎ）×ＲＧ値、ここでＲＧはゲート抵抗器の抵抗値を有する；を含む多くの因子により決定される。
【００７０】
ドレイン−ソース抵抗器及びゲート抵抗器の抵抗値、ＲＤＳ及びＲＧは、それぞれ、ユニット・セル７００がオン状態で動作するときにユニット・セルのスタックのＱファクタ値（つまり、ユニット・セル７００の「ＱＯＦＦ」）を決定するのに役立つ。図７Ｇのグラフに示されるように、例えば、ＤＣから最小周波数（Ｆｍｉｎ）までの範囲の適用信号周波数では、ＱＯＦＦ値は、ユニット・セル７００に印加される信号の周波数（図７Ｇのグラフ内の「ｆｒｅｑ」に示される）にほぼ線形に比例する。図７Ｇのグラフに示されるように、ＱＯＦＦ値は、ユニット・セル７００に印加される周波数がＤＣからＦｍｉｎへと増大するにつれて、ほぼ線形に増大する。従って、Ｑファクタは、印加された信号の周波数がＦｍｉｎを超えて増大すると、「平らにされる」か横ばいにされる。幾つかの実施形態では、ソース−ドレインオン抵抗値ＲＤＳ及びゲート抵抗値ＲＧは、印加される信号の最低動作周波数（Ｆｍｉｎ７３４’、本願明細書では「ｆＭＩＮ」とも称される）における最小Ｑファクタ仕様（Ｑｍｉｎ７３２’）を満たすように選択される。以下に示す式６ａは、ＲＦ−端子がグランドに結合されている間にＲＦ＋端子を駆動しているときの、オフ状態のＱＯＦＦ、ｆ（周波数）、ＣＭＩＭ、ＲＭＩＭ、ｎ、ＲＧ、ＲＤＳ、ＣＯＦＦ、及びＲＣＯＦＦの数学的な関係を示す。
【００７１】
【数４】
0005417346.tif 000005
以下に示す式６ｂは、ＲＦ＋端子がグランドに結合されている間にＲＦ−端子を駆動しているときの、オフ状態のＱＯＦＦ、ｆ（周波数）、ＣＭＩＭ、ＲＭＩＭ、ｎ、ＲＧ、ＲＤＳ、ＣＯＦＦ、及びＲＣＯＦＦの数学的な関係を示す。
【００７２】
【数５】
0005417346.tif 000006
上述の式の例である成分値は次の値を有する。
【００７３】
【数６】
0005417346.tif 000007
電子工学設計分野の当業者により理解されるように、上述の式（つまり、式６）は、仕様により要求される（例えば、ＷＣＤＭＡのような無線通信基準により要求される）所与のＱファクタを満たすようにＤＴＣを設計させる。所与のＱファクタ（つまり、所与のＱＯＦＦ値）及び所与の最小動作周波数（つまり、所与のｆＭＩＭ）では、ＤＴＣ設計者は、ユニット・セルのＣＭＩＭ、ＲＭＩＭ、ＣＯＦＦ、ＲＣＯＦＦ、ｎ、ＲＤＳ及びＲＧ値を選択してもよい。標準的に、ＲＤＳはＲＧ／ｎに等しく設定される。ここで、ｎはスタック高さ（つまり、スタック内のＦＥＴの数）を有する。しかしながら、電子工学設計分野の当業者は、本開示の範囲又は精神から逸脱することなく、他の値がゲート抵抗器及びドレイン−ソース抵抗器のために選択されうることを理解するだろう。
【００７４】
図４Ａ、５Ａ−５Ｄ、６Ａ及び６Ｂ、７Ａ−７Ｇを参照して上述したように、本開示のユニット・セル設計技術に従って実施されたＤＴＣは、従来の調整可能なキャパシタのソリューションと比較して有意な利点を提供する。ＤＴＣはユニット・セルとしてＬＳＢサブ回路を用いて製造されるので、またユニット・セルは基本的な単位ブロックを有するので、及び全ての他の有効ビットのサブ回路は該基本的な単位ブロックの複製版を有するので、種々のサブ回路（及びそれらの構成要素）の許容範囲及びＱファクタは、非常に良好に整合され、幾つかの場合には同一である。この特徴は、図１乃至３を参照して上述した調整可能なマッチング回路のような従来のソリューションとは全く対照的である。図１乃至３では、スイッチ・キャパシタ回路の許容範囲とＱファクタは良好に整合されず、明らかに同一ではなかった。有利なことに、ユニット・セル技術は、殆どの如何なる同調比率を達成するために複製されうる拡張可能な設計を実現する。ｎ個のＦＥＴのスタックを有するスタックＦＥＴ構成は、ＤＴＣを所望の電力処理仕様に適合させる。ＤＴＣ設計者は、相応してｎを調整し、電力処理仕様を満たすことができる。ＤＴＣが少ない電力しか処理する必要がない場合、スタック内のＦＥＴの数は減少されうる（それにより、貴重な集積回路面積を節約する）。対照的に、ＤＴＣの電力処理能力を増大させる必要がある場合、相応してｎは増大されてもよい。図７Ａ乃至７Ｇを参照して上述したように、種々の構成要素及びユニット・セルの電気的特性は、所与の動作周波数範囲の殆ど任意の所望のＱファクタを許容するように、ＤＴＣ設計者により選択されうる。
【００７５】
図７Ｈは、図７Ａ乃至７Ｇを参照して上述した設計原理及び概念を用いた完全に実装された完全なＤＴＣ７９０の簡略化された等価回路を示す。完全なＤＴＣ７９０の等価回路は、図７Ａを参照して上述した一般化されたユニット・セル７００設計ブロックを用いて、及び各有効ビットのサブ回路のオフ状態とオン状態とを反映するように図７Ｂ、７Ｃ及び７Ｅ、７Ｆを参照して上述した等価回路を結合することにより、生成される。詳細には、図７Ｈの完全に実施された及び完全な等価回路７９０は、図７Ｃ及び７Ｆを参照して上述した等価回路を用いることにより作成される。図７Ｈに示されるスイッチの矢印により示されるように、上述のオン又はオフ等価回路の何れかは、ＲＦ＋端子７８０とＲＦ−端子７１８の間に結合される。この切り替えは、ＤＴＣ７９０に印加されるデジタル制御ワードにより制御される。選択された有効ビットがオンに切り替えられるかオフに切り替えられるかに依存して、「スイッチ」の矢印の記号により示されるように、これらの回路のうちの何れか一方は、ＲＦ＋端子とＲＦ−端子との間に配置される。
【００７６】
図７Ｉは、図７Ｈを参照して上述した完全に実装された完全なＤＴＣ７９０の簡略化された等価回路を示す。簡略化された等価回路７９２は、ＤＴＣの全ての可能な調整可能な状態に渡って、完全なＤＴＣ７９０をモデル化するのに有用な完全な正確な等価回路をどのように得るかを教示する。例えば、５ビットのＤＴＣ７９０では、ＤＴＣ７９０は３２個の別個の調整可能な状態を有してもよい。つまり、このようなＤＴＣは、ＲＦ＋端子７８０とＲＦ−端子７１８との間で３２個の別個の調整可能なキャパシタンスの状態を生成しうる（例えば、状態が同調状態０から同調状態３１までの範囲に渡るように番号付けされる）。簡略化された等価回路７９２を実施するために用いられる各等価抵抗器及びキャパシタの値は、図７Ｉに示された数式に従い決定される。ここで、各数式は、該数式の対応する関連付けられた構成要素に隣接して図７Ｉに示される。例えば、等価なＲＭＩＭ／ｋ抵抗器７９４の値は、図７Ｉの抵抗器７９４に隣接して示された数式に従い決定される（つまり、等価なＲＭＩＭ／ｋ抵抗器７９４の値はＲＭＩＭ／ｋに等しく、ここでｋはＤＴＣ７９２の選択された調整可能な状態である（又は、ＤＴＣ７９２を制御するために印加される２値のデジタル制御ワードの「等価な１０進数」）である）。同様に、等価なｍ×ＣＭＩＭキャパタのキャパシタンス値は、図７Ｉのキャパシタ７９６に隣接して示された関連付けられた対応する数学的表現に従い決定される（つまり、等価なｍ×ＣＭＩＭキャパタのキャパシタンス値は、（ｍ×ＣＭＩＭ）の数学的表現に従い決定され、ここでｍ＝（２ｂ−１）−ｋ；ｋはＤＴＣ７９２の選択された調整可能な状態であり、ｂはＤＴＣ制御ビットの数である）。残りの等価回路の構成要素の値は、図７Ｉに示されたそれらの関連付けられた対応する数学的表現に従い同様に決定される。図７Ｉの数学的表現で用いられる用語の定義は、図７Ａ乃至７Ｈを参照して詳細に上述された。これらの用語の幾つかの例である値も、図７Ｉに示される。これらの例である値は、式６ａ及び６ｂを参照して上述した値と同一である。
【００７７】
図６Ａ、６Ｂ及び図７Ａ乃至７ＩのＤＴＣの実施を参照して上述したように、本発明の教示に従い作成されたＤＴＣは、スタックされたＦＥＴの構成を用いて実施される。スタックされたＦＥＴは、本発明のＤＴＣがシステム規格により課される高電力要件を満たすのに役立つ。図７Ｊは、本発明の教示を用いてどのように「効果的な」ＦＥＴスタック「高さ」（つまり、効果的なＦＥＴスタック内のＦＥＴの数）が達成されるかを示す。ここで、実効スタック高さは、ＤＴＣの実際のスタック高さを超えている（つまり、実際のスタック高さはＦＥＴスタックを実施するのに用いられるＦＥＴの数に等しい）。図７Ｊの回路７９８は、ＦＥＴスタックを用いることにより、及びＭＩＭキャパシタ７９９をＦＥＴスタック７９７の上に位置付けることにより、どのようにＤＴＣの電力処理が増大されるかを示す。スタックされたＦＥＴがオフに切り替えられるときにＭＩＭキャパシタ７９９とＦＥＴスタック７９７との間に生じる分圧により、実効スタック高さ（ｎｅｆｆ）は実際のＦＥＴスタック高さを超えて増大される。これは、図７Ｊの回路に示されるようにＤＴＣの電力処理を更に向上させる。本例では、ＦＥＴのスタック高さは６であるが、ＭＩＭキャパシタによる実効スタック高さは８．８である。
【００７８】
図７Ｊに示されるように、実効スタック高さ（ｎｅｆｆ）は次の数学的表現に従い計算されてもよい。
【００７９】
【数７】
0005417346.tif 000008
ここで、ｎｅｆｆは実効スタック高さを有し、ｎはスタック内のＦＥＴの数を有し、ＣＭＩＭはＭＩＭキャパシタ７９９のキャパシタンス値を有し、ＣＯＦＦはＦＥＴ７９５のようなＦＥＴスタック７９７の単一のＦＥＴのオフ・キャパシタンスを有する。上述のように、図７Ｊに示された例である値が与えられるとき、実効スタック高さは８．８であるが、実際のスタック高さは６である。
【００８０】
次の表１は、本開示に従って作成された例である１ＧＨｚのＤＴＣ及び２ＧＨｚのＤＴＣの例である設計特性を示す。表１に示されるように、示された実施形態では、例である１ＧＨｚのＤＴＣは５ビットの制御ワード及び６個のスタックされたＦＥＴを用いる。例である２ＧＨｚのＤＴＣは５ビットの制御ワード及び５個のスタックされたＦＥＴを用いる。例である１ＧＨｚのＤＴＣにより占有される総面積は０．８８６ｍｍ２であり、例である２ＧＨｚのＤＴＣにより占有される総面積は０．４０２ｍｍ２である。
表１  
【００８１】
【表１】
0005417346.tif 000009
図８Ａは、表１に示された設計特性に従い作成された１ＧＨｚのＤＴＣ８００の例の概略図である。図８Ａに示されるように、全ての有効ビットのサブ回路は２値で重み付けされる。上述のように、ＭＩＭキャパシタとスタックＦＥＴの両者は、ＬＳＢからＭＳＢまで２値で重み付けされる。ＤＴＣは、上述のユニット・セル設計手法に従い設計される。図８Ａは、各有効ビットのサブ回路（本願明細書では回路要素とも表される）の総オン抵抗値（ＲＯＮ）及びオフ・キャパシタンス（ＣＯＦＦ）を示す。例えば、ＬＳＢ有効ビットのサブ回路は、８．１８オームのオン抵抗値（ＲＯＮ）及び０．０７３３ｐＦのオフ・キャパシタンス（ＣＯＦＦ）を有する。次の有効ビットのサブ回路は、４．０９オームのオン抵抗値（ＲＯＮ）及び０．１４７ｐＦのオフ・キャパシタンス（ＣＯＦＦ）を有する。ＤＴＣ８００は、０．２ｐＦの「キャパシタンス・ステップ」（Ｃｓｔｅｐ）を生じる５ビットの制御ワードを用いる。キャパシタンス・ステップは、選択されたキャパシタンス・レベル（選択された制御ワード値）から次の有効ビットのキャパシタンス・レベル（（例えば、制御ワードを「０００００」から「００００１」に変更することにより）最下位ビットにより増大された選択された制御ワード値）へ変更することにより達成されたＤＴＣの総キャパシタンスの差分を有する。ＤＴＣの調整範囲又は同調比率（本願明細書では「Ｃｍａｘ／Ｃｍｉｍ」として定められる）は、約４．４１である（つまり、ＤＴＣは、制御ワードが０００００のとき約１．８１ｐＨの総キャパシタンスを達成し、制御ワードが１１１１１のとき約８．０ｐＨの総キャパシタンスを達成する）。図８Ａに示されるように、スタックされたＦＥＴは、６個のスタックされたＦＥＴを有する（つまり、ｎ＝６）。ＴＩＮは０．４に等しい。ここで、ＴＩＮは例である本実施形態で用いられるＦＥＴの「特色」を有する。示された実施形態では、この特定の例では、０．４μｍのゲート長を有する厚い酸化物のＩＮトランジスタが用いられる。しかしながら、当業者は、本発明の教示の精神及び範囲から逸脱することなく、ＦＥＴの他の「特色」が用いられうることを理解するだろう。ＤＴＣのＲＯＮＣＯＦＦ＝６００ｆＦ−Ωである。ＤＴＣの切り替え時間は、ＲＧ×ＣＯＮに等しい。ここで、図８ＡのＤＴＣ８００は２．９μｓに等しい。
【００８２】
図８Ｂは、図８Ａの１ＧＨｚのＤＴＣ８００のモデル・シミュレーションを示す。幾つかの実施形態では、ＥＳＤ保護のため、ＦＥＴのスタック（つまり、８個のスタック）がＲＦピンからＧＮＤピンまでに挿入される。この追加のＦＥＴスタックは、標準的にＦＥＴスタックの上にＭＩＭキャパシタを含まず、常にオフにバイアスされる。このＦＥＴスタックは、ＥＳＤストライクのときにＭＩＭキャパシタを保護する。「ＥＳＤスタック」は、小さく、標準的にユニット・セル（ＬＳＢビット）よりも小さい。図８Ｃは、ＤＴＣの総キャパシタンス（ｙ軸）対ＤＴＣキャパシタンス制御ワード設定のグラフ８０２を示す（つまり、５ビット制御ワードが最小設定であるゼロ（２進の０００００）から最大設定である３１（２進の１１１１１）まで増大するときのＤＴＣ８００の総キャパシタンスを示す）。グラフ８０２により示されるように、有利なことに、ＤＴＣ８００の総キャパシタンスは、キャパシタンス制御設定に対して線形に増大する。これは、総キャパシタンス対キャパシタンス設定の非線形のグラフを有する傾向にあった従来の調整可能なキャパシタに対する進歩である。ＤＴＣの同調比率は１．７９ｐＦから８．０ｐＦを有し、Ｃｓｔｅｐは０．１９４ｐＦである。
【００８３】
図８Ｄは、ＤＴＣの所与の適用信号周波数におけるＤＴＣの総Ｑファクタ値（本例では、Ｑファクタは単一の周波数９００ＭＨｚで測定される）対ＤＴＣキャパシタンス制御ワード設定のグラフ８０４を示す（つまり、５ビット制御ワードが最小設定であるゼロ（２進の０００００）から最大設定である３１（２進の１１１１１）まで増大するときのＤＴＣ８００の総Ｑファクタ値を示す）。グラフ８０４により示されるように、有利なことに、ＤＴＣ８００の総Ｑファクタ値は、同調比率全体に亘り比較的一定のままである。例えば、図８Ｄに示されるように、単一の周波数９００ＭＨｚにおけるＤＴＣの総Ｑファクタは、全ての可能なキャパシタンス設定に渡って約１００のままである。これは、総Ｑファクタ値とキャパシタンス設定との間の非線形の関係を示す従来の調整可能なキャパシタに対する驚異的な進歩である。例えば、従来の調整可能なキャパシタ・ソリューションは、例であるグラフ８０６及び８０８に類似するＱファクタのグラフを示した。図８Ｄに示されるように、例である従来のＱファクタのグラフ８０６は、キャパシタンス設定の増大と共に非線形に増大するＱファクタ値を示す。例である従来のＱファクタのグラフ８０８は、キャパシタンス設定の増大と共に非線形に減少するＱファクタ値を示す。
【００８４】
図８Ｅ及び８Ｆは、上述の１ＧＨｚのＤＴＣの集積回路レイアウトの表現の例を示す。より詳細には、図８Ｅは、本発明の教示に従い作成された１ｘｂｉｔＬＳＢユニット・セル８２０の集積回路レイアウトの例を示す。図８Ｅに示されるように、１ｘｂｉｔＬＳＢユニット・セル８２０は、６個のＦＥＴ（ＦＥＴ８２２、８２４、８２６、８２８、８３０及び８３２）のスタックを有する。これらのＦＥＴは共に直列に結合される。また、ＦＥＴスタックは、１ｘｂｉｔＭＩＭキャパシタ８３４に直列に結合される。図８Ｅは、１ｘｂｉｔＬＳＢユニット・セル８２０の最上部の拡大レイアウト８４０を示す。図８Ｅに示されるように、拡大レイアウト８４０は、最上部のＦＥＴ（つまりＦＥＴ８３２）及びＭＩＭキャパシタ８３４の詳細を示す。ゲート抵抗器ＲＧ（「バイアス抵抗器」）８４２及びドレイン−ソース抵抗器ＲＤＳ８４４の詳細も、図８Ｅの拡大レイアウト８４０に示される。図８Ｅに示された実施形態では、ＭＩＭキャパシタ８３４は０．２５ｐＦのキャパシタを有し、ＦＥＴは１．３６オームのオン抵抗値ＲＯＮ及び０．４４ｐＦのオフ・キャパシタンスＣＯＦＦを有する。
【００８５】
図８Ｆは、上述の１ＧＨｚのＤＴＣの集積回路レイアウト８５０の例を示す。キャパシタ制御ワード（ｂ０、ｂ１、ｂ２、ｂ３及びｂ４）８５２は、静電放電保護回路８５４を介してＤＴＣに結合される。図８Ｆに示されるように、１ｘｂｉｔＬＳＢユニット・セルは、図８Ｅの１ｘｂｉｔＬＳＢユニット・セル８２０を有する。図８Ｆに示される実施形態では、各次第に増大する有効ビットのサブ回路は上述のように２値で重み付けされる。例えば、２番目の有効ビットのサブ回路８５６は、２×ＬＳＢユニット・セル８２０を有する。次の有効ビットのサブ回路（又は要素）８５８は、４×ＬＳＢユニット・セル８２０を有する。以降同様である。ＭＩＭキャパシタも、詳細に上述されたように２値で重み付けされる。例えば、２番目の有効ビットのサブ回路８５６は、ＬＳＢユニット・セル８２０のＭＩＭキャパシタ８３４の２倍の大きさのＭＩＭキャパシタ８６０を有する（図８Ｆに示されるように、幾つかの例である実施形態では、２×ＭＩＭキャパシタ８６０は１×ＬＳＢ  ＭＩＭキャパシタ８３４の２つのインスタンスを有する）。次の有効ビットのサブ回路（又は要素）８５８は、ＬＳＢユニット・セル８２０のＭＩＭキャパシタ８３４の４倍の大きさのＭＩＭキャパシタ８６２を有する（又は、ＬＳＢ  ＭＩＭキャパシタ８３４の４つのインスタンスを有してもよい）。以降同様である。
【００８６】
図８Ａは、表１に示された設計特性に従い作成された２ＧＨｚのＤＴＣ９００の例の概略図である。図９Ａに示されるように、全ての有効ビットのサブ回路は２値で重み付けされる。上述のように、ＭＩＭキャパシタとスタックＦＥＴの両者は、ＬＳＢからＭＳＢまで２値で重み付けされる。ＤＴＣは、上述のユニット・セル設計手法に従い設計される。図９Ａは、各有効ビットのサブ回路（本願明細書では回路要素とも表される）の総オン抵抗値（ＲＯＮ）及びオフ・キャパシタンス（ＣＯＦＦ）を示す。例えば、ＬＳＢ有効ビットのサブ回路は、１２．５オームのオン抵抗値（ＲＯＮ）及び０．０４８ｐＦのオフ・キャパシタンス（ＣＯＦＦ）を有する。次の有効ビットのサブ回路は、６．２５オームのオン抵抗値（ＲＯＮ）及び０．０９６ｐＦのオフ・キャパシタンス（ＣＯＦＦ）を有する。ＤＴＣ９００は、０．０６７ｐＦのキャパシタンス・ステップ（Ｃｓｔｅｐ）を生じる５ビットの制御ワードを用いる。ＤＴＣの調整範囲又は同調比率（本願明細書では「Ｃｍａｘ／Ｃｍｉｍ」として定められる）は、約３．０８である（つまり、ＤＴＣは、制御ワードが０００００のとき約１．０４ｐＨの総キャパシタンスを達成し、制御ワードが１１１１１のとき約３．２ｐＨの総キャパシタンスを達成する）。図９Ａに示されるように、スタックされたＦＥＴは、５個のスタックされたＦＥＴを有する（つまり、ｎ＝５）。ＴＩＮは０．４に等しく、ＤＴＣのＲＯＮＣＯＦＦ＝６００ｆＦ−Ωである。ＤＴＣの切り替え時間は、ＲＧ×ＣＯＮに等しい。ここで、図９ＡのＤＴＣ９００は０．８μｓに等しい。
【００８７】
図９Ｂは、図９Ａの２ＧＨｚのＤＴＣ９００のモデル・シミュレーションを示す。図９Ｃは、ＤＴＣの総キャパシタンス（ｙ軸）対ＤＴＣキャパシタンス制御ワード設定のグラフ９０２を示す（つまり、５ビット制御ワードが最小設定であるゼロ（２進の０００００）から最大設定である３１（２進の１１１１１）まで増大するときのＤＴＣ９００の総キャパシタンスを示す）。グラフ９０２により示されるように、有利なことに、ＤＴＣ９００の総キャパシタンスは、キャパシタンス制御設定に対して線形に増大する。ＤＴＣの同調比率は１．０３ｐＦから３．２ｐＦを有し、Ｃｓｔｅｐは０．０６７８ｐＦである。
【００８８】
図９Ｄは、所与の適用信号周波数におけるＤＴＣ９００の総Ｑファクタ値（本例では、Ｑファクタは信号周波数２２０ＭＨｚで測定される）対ＤＴＣキャパシタンス制御ワード設定のグラフ９０４を示す。グラフ９０４により示されるように、有利なことに、ＤＴＣ９００の総Ｑファクタ値は、同調比率全体に亘り比較的一定のままである。図９Ｅ及び９Ｆは、上述の２ＧＨｚのＤＴＣの集積回路レイアウトの表現の例を示す。より詳細には、図９Ｅは、本発明の教示に従い作成された１ｘｂｉｔＬＳＢユニット・セル９２０の集積回路レイアウトの例を示す。図９Ｅに示されるように、１ｘｂｉｔＬＳＢユニット・セル９２０は、５個のＦＥＴ（ＦＥＴ９２２、９２４、９２６、９２８、９３０及び９３４）のスタックを有する。これらのＦＥＴは共に直列に結合される。また、ＦＥＴスタック、１ｘｂｉｔＭＩＭキャパシタ９３４にも直列に結合される。図９Ｅは、１ｘｂｉｔＬＳＢユニット・セル９２０の最上部の拡大レイアウト９４０を示す。図９Ｅに示されるように、拡大レイアウト９４０は、最上部のＦＥＴ（つまりＦＥＴ９３０）及びＭＩＭキャパシタ９３４の詳細を示す。ゲート抵抗器ＲＧ（「バイアス」抵抗器）９４２及びドレイン−ソース抵抗器ＲＤＳの詳細も、図９Ｅの拡大レイアウト９４０に示される。図９Ｅに示された実施形態では、ＭＩＭキャパシタ９３４は０．１ｐＦのＭＩＭキャパシタを有し、ＦＥＴは２．５オームのオン抵抗値ＲＯＮ及び０．２４ｐＦのオフ・キャパシタンスＣＯＦＦを有する。
【００８９】
図９Ｆは、上述の２ＧＨｚのＤＴＣの集積回路レイアウト９５０の例を示す。キャパシタ制御ワード（ｂ０、ｂ１、ｂ２、ｂ３及びｂ４）９５２は、静電放電保護回路９５４を介してＤＴＣに結合される。図９Ｆに示されるように、１ｘｂｉｔＬＳＢユニット・セルは、図９Ｅの１ｘｂｉｔＬＳＢユニット・セル９２０を有する。図９Ｆに示される実施形態では、各次第に増大する有効ビットのサブ回路は上述のように２値で重み付けされる。例えば、２番目の有効ビットのサブ回路９５６は、２×ＬＳＢユニット・セル９２０を有する。次の有効ビットのサブ回路（又は要素）９５８は、４×ＬＳＢユニット・セル９２０を有する。以降同様である。ＭＩＭキャパシタも、詳細に上述されたように２値で重み付けされる。例えば、２番目の有効ビットのサブ回路９５６は、ＬＳＢユニット・セル９２０のＭＩＭキャパシタ９３４の２倍の大きさのＭＩＭキャパシタ９６０を有する（図９Ｆに示されるように、幾つかの例である実施形態では、２×ＭＩＭキャパシタ９６０は１×ＬＳＢ  ＭＩＭキャパシタ９３４の２つのインスタンスを有する）。次の有効ビットのサブ回路（又は要素）９５８は、ＬＳＢユニット・セル９２０のＭＩＭキャパシタ９３４の４倍の大きさのＭＩＭキャパシタ９６２を有する（又は、１×ＬＳＢ  ＭＩＭキャパシタ９３４の４つのインスタンスを有してもよい）。以降同様である。
【００９０】
図１０Ａ及び１０Ｂは、上述のＤＴＣのキャパシタンス同調曲線と薄膜チタン酸バリウムストロンチウム（ＢＳＴ）調整可能キャパシタのキャパシタンス同調曲線との比較を示す。より詳細には、図１０Ａは本発明の教示に従い作成されたＤＴＣの総キャパシタンス対ＤＴＣのキャパシタンス制御設定のグラフ１０００を示す。図１０Ｂは、ＢＳＴのキャパシタンス対ＢＳＴの調整可能なキャパシタンスのバイアス電圧のグラフ１００２を示す。図８Ｃ及び９Ｃを参照して詳細に上述されたように、及び図１０Ａに示されるように、有利なことに、本発明の教示により作成されたＤＴＣの総キャパシタンスは、キャパシタンス制御設定に対して線形に増大する。これは、総キャパシタンス対キャパシタンス設定（つまり、バイアス電圧）の曲線１００２に類似する非線形のグラフを有する従来のＢＳＴ調整可能なキャパシタに対する進歩である。更に、ＢＳＴ調整可能なキャパシタは、ヒステリシスに関連する問題にも悩まされる。本発明の教示に従い作成されたＤＴＣは、有利なことに、この欠点を有さない。
【００９１】
＜ＤＴＣ設計の「トレードオフ」及び設計条件＞
上述のデジタル同調キャパシタ（ＤＴＣ）の方法及び装置は、有利なことに、広範な回路正方及びＤＴＣの大きさの特性を最大限に利用するよう又は満足するよう設計されてよい。これらの設計特性及び「トレードオフ」を用い、ＤＴＣはシステム・プロバイダにより課される仕様及び要件を満たすようカスタマイズされ最適化されうる。
【００９２】
＜設計トレードオフ−同調比率対Ｑｍｉｎ値における周波数＞
例えば、図１１は、選択された最小Ｑファクタ値（Ｑｍｉｎ）における、ＤＴＣの調整範囲対適用信号の周波数のグラフ１１００を示す。図１１に２つの曲線が示される。第１の曲線１１０２は、調整範囲が変化するときの最小Ｑファクタ５０を有する第１のＤＴＣの調整範囲を適用信号の周波数の関数として示す。第２の曲線１１０４は、調整範囲が変化するときの最小Ｑファクタ１００を有する第２のＤＴＣの調整範囲を適用信号の周波数の関数として示す。式１−６を参照して上述したように、最小Ｑファクタ値（Ｑｍｉｎ）及び調整範囲（Ｃｍａｘ／Ｃｍｉｎ）は、動作原理及び本発明の教示のＤＴＣの設計により互いに強く関連する。本発明のＤＴＣの最小Ｑファクタは、ＤＴＣのオン抵抗値ＲＯＮ及びＤＴＣのオフ・キャパシタンスＣＯＦＦ（つまり、ＲＯＮＣＯＦＦ）に依存する。図１１の曲線１１０２及び１１０４は、ＲＯＮＣＯＦＦ＝６００ｆＦ−Ωとして描かれている。
【００９３】
幾つかの実施形態では、調整範囲は、次の式７に従い決定される。
【００９４】
【数８】
0005417346.tif 000010
式７は、プロセスのＲＯＮＣＯＦＦ及びＱ要件に基づく調整範囲の限界を示す。式３は、ＣＯＦＦとＣＭＩＭとの間の比を所要の同調比率仕様に基づきどのように選択するかを教示する。調整範囲の「大雑把な」設計特性は、次の表２に示される。
【００９５】
表２  設計トレードオフ−同調比率及びダイ面積対Ｑｍｉｎ値
【００９６】
【表２】
0005417346.tif 000011
図４Ａ、５Ａ−５Ｂ、６、８Ａ、８Ｆ、９Ａ及び９Ｆを参照して上述したように、動作原理及び本発明のＤＴＣの教示の設計技術により、ＤＴＣにより占有されるダイ面積は増大し、ＤＴＣに関連する調整範囲はＱファクタ値の増大と共に減少する。この設計のトレードオフは、図１２のグラフ１２００に図式的に示される。  図１２は、調整範囲及びダイ面積要件対所与の適用信号周波数における選択されたＤＴＣの最小Ｑファクタ値（Ｑｍｉｎ）のグラフ１２００を示す（図１２のグラフ１２００では、曲線１２０２及び１２０４は適用信号の周波数が９００ＭＨｚを有すると仮定して描かれている）。図１２を再び参照すると、曲線１２０２は、ＤＴＣのＱファクタ要件が増大するにつれ、調整範囲がどのように減少するかを示す。曲線１２０４は、ＤＴＣのＱファクタ要件が増大するにつれ、ＤＴＣのダイ面積要件がどのように増大するかを示す。図１２の曲線１２０２及び１２０４は、以下を想定して描かれている。つまり、ＲＯＮＣＯＦＦ＝６００ｆＦ−Ω；適用信号の周波数は９００ＭＨｚであり；キャパシタンス制御ワードは５ビットであり；ＦＥＴスタックは６であり（つまり、ｎ＝６）；Ｃｍａｘ＝８．２ｐＦである。
【００９７】
＜設計トレードオフ−Ｃｍａｘ対ＦＥＴのダイ面積＞
図４Ａ、５Ａ−５Ｂ、６、８Ａ、８Ｆ、９Ａ及び９Ｆを参照して上述したように、動作原理及び本発明のＤＴＣの教示の設計技術により、ＤＴＣのダイ面積要件はＤＴＣの最大キャパシタンス（Ｃｍａｘ）（つまり、ＤＴＣにより達成可能な最大キャパシタンス）に比例する。図１３を参照すると、曲線１３０２は、最大ＤＴＣキャパシタンス（Ｃｍａｘ）が増大するにつれ、ＦＥＴダイ面積要件（つまり、ＤＴＣのＦＥＴのダイ面積要件）がどのように増加するかを示す。曲線１３０２は、ＦＥＴダイ面積と６個のシャントＦＥＴのスタック（これにより、約＋３５ｄＢｍのＤＴＣ電力処理能力を提供する）を有するＤＴＣのＣｍａｘとの間の関係を示す。曲線１３０４は、ＦＥＴダイ面積と５個のシャントＦＥＴのスタック（これにより、約＋３３．４ｄＢｍのＤＴＣ電力処理能力を提供する）を有するＤＴＣのＣｍａｘとの間の関係を示す。予想通り、低い電力処理要件（及び少ない数のスタックされたＦＥＴ）を有するＤＴＣは、高い電力処理要件（従ってより多い数のスタックされたＦＥＴ）を有するＤＴＣよりも、少ないダイ面積を占有する。曲線１３０２、１３０４は次を想定している。つまり、９００ＭＨｚにおいてＱ＝５０；５ビットのキャパシタンス制御ワード；及びＤＴＣは７：１の調整範囲を有する。ＦＥＴ（ＩＮ  ０．４）の面積は、１Ωの単一のＦＥＴに対して８０μｍ×８０μｍを有すると想定する。
【００９８】
＜設計条件−削減されたＩＣダイ面積のためのＤＴＣの最適化＞
ＤＴＣのＣｍａｘの低減  ―  幾つかの設計トレードオフ及び設計条件は、ＤＴＣにより占有される集積回路ダイ面積を削減するために利用されうる。例えば、図１３を参照して上述したように、動作原理及び本発明のＤＴＣの教示の設計技術により、ＤＴＣのダイ面積要件はＤＴＣの最大キャパシタンス（Ｃｍａｘ）（つまり、ＤＴＣにより達成可能な最大キャパシタンス）に比例する。従って、ＤＴＣの最大キャパシタンス（Ｃｍａｘ）が減少できれば、ＤＴＣにより必要とされるダイ面積も削減されうる。従って、ＤＴＣを最小の可能なダイ面積に最適化するために、最小の最大キャパシタンスＣｍａｘを必要とするチューナのトポロジを用いることが有用である。例えば、結合された共振器又はチューナのトポロジは有意に良好である。例として、選択されたＤＴＣの最大キャパシタンスＣｍａｘの仕様が９．４ｐＦから６．０ｐＦに減少された場合、本発明の教示に従い作成された選択されたＤＴＣにより必要とされるダイ面積は、３６％＝［（１）−（６／９．４）］だけ削減される。
【００９９】
ＤＴＣのＦＥＴスタック高さの低減  −  図１３を参照して上述したように、ＤＴＣの電力処理要件が低減された場合、ＤＴＣは、少ない数のスタックされたＦＥＴを用いて実施することができ、それによりＤＴＣにより必要とされるダイ面積も削減されうる。詳細に上述されたように、ＤＴＣに課される電力処理要件は、ユニット・セルのサブ回路を実施するために必要なスタックされたＦＥＴの数ｎを決定する。従って、電力処理仕様が緩和されうる場合に、ＤＴＣにより必要とされる集積回路ダイ面積が削減されうる。例えば、最大電力処理仕様の＋３８．５ｄＢｍから＋３６．６ｄＢｍへの低下は、本発明の教示に従い作成された選択されたＤＴＣの場合に約３０％のダイ面積の削減をもたらす。ＤＴＣが上述のＵｌｔｒａＣＭＯＳ（登録商標）プロセス技術で実施される場合、ＤＴＣは電力の影響を受けない。しかしながら、ＵｌｔｒａＣＭＯＳのＤＴＣは、印加されるＲＦ信号の電圧振幅の影響を受けやすく、これは論理的に無限の不整合を繰り返しうる。しかしながら、ＤＴＣが移動端末で用いられるとき、例えば端末の電力増幅器は標準的に非常に高い電圧を生成しない。従って、ＤＴＣの電力処理仕様は緩和されてもよく、結果として電力処理要件を低減し、スタックされたＦＥＴの数ｎを小さくし（つまり、スタックされたＦＥＴの高さを低くし）、それに応じてＩＣダイ面積を削減する。
【０１００】
固定ＭＩＭキャパシタをＤＴＣに並列に配置する  −  図４Ａ、５Ａ−５Ｂ、６、８Ａ、８Ｆ、９Ａ及び９ＦのＤＴＣを参照して上述したように、動作原理及び本発明のＤＴＣの設計技術の教示により、ＤＴＣの同調比率（Ｃｍａｘ／Ｃｍｉｎ）はシステム仕様により課されるＤＴＣのＱファクタ値、印加信号の周波数、及び切り替え工程のＲＯＮＣＯＦＦの性能指数（つまりＤＴＣのオン抵抗値ＲＯＮとＤＴＣのオフ・キャパシタンスＣＯＦＦとの積）により決定される。選択されたＤＴＣの同調比率がシステム仕様により要求される同調比率よりも大きい場合、固定ＭＩＭキャパシタはＤＴＣに追加されるか又は並列に結合され、選択されたＤＴＣの極めて小型版を生じる。小型ＤＴＣは、対応する変更されていないＤＴＣよりも遙かに小さいＩＣダイ面積しか占有しないが、依然として（例えば、同調比率、Ｑファクタの最小値、Ｃｍａｘ等のような）要求されるシステム仕様の全てを満たす。
【０１０１】
変更されていないＤＴＣに並列に結合された追加キャパシタＣＡＤＤを有するよう変更されたＤＴＣの一実施形態では、Ｑファクタは同一のままであると仮定すると、変更されたＤＴＣの同調比率（つまり、固定ＭＩＭキャパシタＣＡＤＤに並列に結合された変更されていないＤＴＣを有する回路の同調比率）を４．７：１から３：１に変更することは、ＤＴＣダイ面積を約３０％＝［１−３／４．７］だけ削減する。ＤＴＣのＱファクタ要件を緩和又は低下させることは、同調比率の増大をもたらす。これは、固定ＭＩＭキャパシタＣＡＤＤがＤＴＣに並列に結合されるとき、更に大きなＩＣダイ面積の削減をもたらす。Ｑファクタ値を８０から６０に低減することは、ＤＴＣの同調比率を４．７：１から５．９：１に増大させる。変更されたＤＴＣの同調比率が３：１にして、例えば固定キャパシタをＤＴＣに並列に結合する場合、これはＤＴＣのダイ面積を約６２％＝［１−６０／８０×３／５．９］だけ削減する。
【０１０２】
次に示す表３は、上述の設計条件とトレードオフを利用することにより達成された所与のＤＴＣにより占有されるダイ面積の削減を示す。表３に示されるように、Ｃｍａｘ（９．４ｐＦから６．０ｐＦ）及び同調比率（４．７：１から３：１）、Ｑファクタ（８０から６０）、線形電力（３５．７ｄＢｍから３３．８ｄＢｍ）及び最大電力（３８．５ｄＢｍから３６．６ｄＢｍ）の所与の低減の場合、及びＤＴＣに並列に結合された固定ＭＩＭキャパシタＣＡＤＤを有するようにＤＴＣを変更することにより、本開示に従い、ＤＴＣを実施するために必要とされるＩＣダイ面積の約７０％の削減（つまり０．９６ｍｍ２から０．２９ｍｍ２）が実現されうる。
【０１０３】
表３
【０１０４】
【表３】
0005417346.tif 000012
上述のように、ＤＴＣにより必要とされるＩＣダイ面積は、ＤＴＣの同調比率がシステム仕様により課される同調比率を超えている場合には削減されうる。この削減は、固定ＭＩＭキャパシタ（ＣＡＤＤ）をＤＴＣに並列に結合することにより達成されうる。図１４Ａ及び１４Ｂは、所与の適用信号周波数における、調整範囲及びダイ面積要件に対する選択された変更されていないＤＴＣ（図１４Ａのグラフ１４００）及び変更されたＤＴＣ（図１４Ｂのグラフ１４００’、ここで選択されたＤＴＣは、固定ＭＩＭキャパシタＣＡＤＤをＤＴＣに並列に結合することにより変更される）の最小Ｑファクタのグラフを示す示された例では、グラフ１４００、１４００’の曲線は、適用信号周波数が９００ＭＨｚを有すると想定して描かれている。グラフ１４００は、図１２を参照して上述された曲線１２００と同一である。図１４Ａを参照すると、曲線１４０２は、ＤＴＣのＱファクタ要件が増大するにつれ、調整範囲がどのように減少するかを示す。曲線１４０４は、ＤＴＣのＱファクタ要件が増大するにつれ、ＤＴＣのダイ面積要件がどのように増大するかを示す。図１２の曲線１４０２及び１４０４は、次の条件を想定して描かれている。ＲＯＮＣＯＦＦ＝６００ｆＦ−Ω；適用信号の周波数は９００ＭＨｚであり；キャパシタンス制御ワードは５ビットであり；ＦＥＴスタックは６であり（つまり、ｎ＝６）；Ｃｍａｘ＝８．２ｐＦである。図１４Ａに示されるように、及び詳細には曲線１４０４により示されるように、Ｑファクタ値８０、キャパシタンス範囲１．７乃至８．０ｐＦ、従って調整範囲（又は同調比率）４．７：１を有する所与の変更されていないＤＴＣでは、所与の変更されていないＤＴＣにより必要とされるダイ面積は０．８２ｍｍ２に等しい。
【０１０５】
上述のように、所与の変更されていないＤＴＣの調整範囲がシステム仕様により要求される調整範囲を超えている場合、ＤＴＣは、固定ＭＩＭキャパシタ（ＣＡＤＤ）を変更されていないＤＴＣに並列に結合することにより変更され、結果として変更されたＤＴＣにより占有されるＩＣダイ面積の削減をもたらす。図１４Ｂのグラフ１４００’は、この減少を図式的に示す。曲線１４０２’は、変更されたＤＴＣのＱファクタ要件が増大するときに、変更されたＤＴＣの調整範囲が比較的安定されうる（つまり有意に変化しない）ことを示す。曲線１４０４’は、図１４Ａの曲線１４０４と類似しており、ＤＴＣのＱファクタ要件が増大するにつれ、変更されたＤＴＣのダイ面積要件がどのように増大するかを示す。図１４Ｂの曲線１４０２’及び１４０４’は、次の条件を想定して描かれている。ＲＯＮＣＯＦＦ＝６００ｆＦ−Ω；適用信号の周波数は９００ＭＨｚであり；キャパシタンス制御ワードは５ビットであり；ＦＥＴスタックは６であり（つまり、ｎ＝６）；Ｃｍａｘ＝８．２ｐＦである。図１４Ｂに示されるように、例えばＱファクタ８０と想定して、詳細には曲線１４０２’により示されるように、変更されたＤＴＣの調整範囲は４．７：１（曲線１４０４を参照）（つまり、Ｃは１．７乃至８．０ｐＦの間の範囲である）から３：１（曲線１４０４’を参照）（つまり、Ｃは２．６７乃至８．０ｐＦの間の範囲である）まで低減される。
【０１０６】
図１４Ｂに示されるように、及び詳細には曲線１４０４’により示されるように、Ｑファクタ値８０、キャパシタンス範囲２．６７乃至８．０ｐＦ、従って調整範囲（又は同調比率）３：１を有する所与の変更されたＤＴＣでは、変更されたＤＴＣにより必要とされるダイ面積は０．５４ｍｍ２に等しい。従って、変更されたＤＴＣの調整範囲を低減することにより（つまり、調整範囲を変更されていない対応するＤＴＣよりも低くすることにより）及びＤＴＣに並列に結合された固定ＭＩＭキャパシタを有するようにＤＴＣを変更することにより、Ｑファクタ８０の場合に約３４％（１−０．５４ｍｍ２／０．８２ｍｍ２）のＩＣダイ面積の低減が達成される。図１４Ｂの曲線１４０４’により示されるように、異なるダイ面積の節約は、異なるＱファクタ値に対してこの同一の設計技術を用いることにより達成可能である。
【０１０７】
ＣＡＤＤを決定する理想的な式と変更されたＤＴＣの設計パラメータ  −  図１４Ａ及び１４Ｂを参照して上述したように、選択されたＤＴＣが（種々の無線通信規格により課されるような）システム仕様により要求される同調比率を超える同調比率を有する場合には、選択されたＤＴＣは、ＤＴＣに並列に結合された固定ＭＩＭキャパシタＣＡＤＤを有し変更されうる。ＤＴＣの所与の最小Ｑファクタでは、このような変更は、全ての他のシステム性能要件を維持したまま、ＤＴＣにより必要とされるＩＣダイ面積を削減する。固定ＭＩＭキャパシタＣＡＤＤは、ＤＴＣのオン抵抗値ＲＯＮと独立なので、「理想的な」キャパシタを有する。ＤＴＣのサブ回路のＭＩＭキャパシタ（例えば、ユニット・セル・ブロックの１ｘＬＳＢ  ＭＩＭキャパシタ）とは対照的に、固定ＭＩＭキャパシタＣＡＤＤはスイッチＦＥＴにより切り替えられない。むしろ、ＣＡＤＤはＤＴＣの端子間で一定に適用される。ＣＡＤＤは、固定ＭＩＭキャパシタＣＡＤＤに結合された変更されていない（又は「元の」）ＤＴＣを有する結合された回路の合計の実効Ｑファクタ値を増大させる。従って、有利なことに、ＣＡＤＤが結合された回路の総Ｑファクタをシステム仕様により要求される値に保つのを助けるので、ＤＴＣのＱファクタ値は低減されうる。従って、ＤＴＣは低減されたＱファクタ値を有するように再設計される。追加の固定キャパシタンスＣＡＤＤが結合されたＤＴＣ―ＣＡＤＤ回路に及ぼす他の影響を保障するために、ＤＴＣは、低減された最大総キャパシタンス（Ｃｍａｘ）及び高い同調比率（ＴＲ）を有するように再設計される。一実施形態では、ＤＴＣ内の寄生キャパシタンスは、キャパシタンスＣＡＤＤと一緒に一括して扱われるべきである。
【０１０８】
図１５Ａに示されるように、変更されていないＤＴＣは、最小の総キャパシタンス（Ｃｍｉｎ）１．６５ｐＦ、最大の総キャパシタンス（Ｃｍａｘ）７．７５ｐＦを有し、それにより同調比率（又は調整範囲、ＴＲ）４．７０：１［定義によりＴＲ＝（Ｃｍａｘ／Ｃｍｉｎ）：１なので］及び最小のＱファクタ値Ｑｍｉｎ８０を引き起こす。図１５Ｂは、図１５ＡのＤＴＣがＣＡＤＤを有しどのように変更され、変更されたＤＴＣ１５００’を生成するかを示す。図１５Ｂは、ＤＴＣ１５００を再設計（つまり、変更）して低減されたＱファクタ値、低減された最大総キャパシタンス（Ｃｍａｘ）及び高い同調比率（ＴＲ）を有する変更されたＤＴＣを生成するために用いられる（以下に更に詳細に説明される）理想的な式も示す。図１５Ｂは、ＣＡＤＤの値を決定する理想的な式も示す。
【０１０９】
図１５Ｂに示されるように、一実施形態では、変更されたＤＴＣ１５００’は次式に従い設計される。
【０１１０】
【数９】
0005417346.tif 000013
ここで、ＣＡＤＤは変更されたＤＴＣ１５０１に並列に結合された固定キャパシタのキャパシタンスを有し；Ｃｍｉｎは変更されていないＤＴＣ（つまり図１５ＡのＤＴＣ１５００）の最小総キャパシタンスを有し；Ｃｍａｘは変更されていないＤＴＣ１５００の最大総キャパシタンスを有し；Ｑｍｉｎは変更されていないＤＴＣ１５００の最小許容可能Ｑファクタ値を有し、ＴＲは再設計された変更されたＤＴＣ１５００’の総同調比率（又は調整範囲）（つまり、結合されたＤＴＣ−ＣＡＤＤ回路１５００’の総調整範囲）を有し；Ｃｍｉｎ，２は変更されたＤＴＣ１５０１の最小総キャパシタンスを有し；Ｃｍａｘ，２は変更されたＤＴＣ１５０１の最大総キャパシタンスを有し；Ｑｍｉｎ，２は変更されたＤＴＣ１５０１の最小許容可能Ｑファクタ値を有する。留意すべき点は、変更されたＤＴＣ１５００’全体の最小許容可能ＱファクタＱＭＩＮ−ｔｏｔａｌ（つまり、結合されたＤＴＣ−ＣＡＤＤ回路１５００’のＱＭＩＮ）は、次に示す式１２に従い決定されることである。
【０１１１】
【数１０】
0005417346.tif 000014
上述の理想的な式（式８−１１）を用いて、ＤＴＣ回路設計者は、変更されたＤＴＣ１５０１を、低減されたＱファクタ値（つまり、変更されたＤＴＣ１５０１の低減された最小Ｑファクタ値Ｑｍｉｎ，２は式１１に従い計算される）及び低減された最大総キャパシタンス（Ｃｍａｘ）（つまり、変更されたＤＴＣ１５０１の低減された最大総キャパシタンスは式１０に従い計算される）を有するように直ちに設計しうる。式８は、ＣＡＤＤのキャパシタンス値を計算するために用いられる。変更されたＤＴＣ１５０１の最小総キャパシタンスは、式９に従い計算される。変更されたＤＴＣ回路１５０１のみの同調比率’（つまり、ＣＡＤＤから分離されたＤＴＣの同調比率）は、変更されていないＤＴＣ１５００の同調比率と比較して増大される。しかしながら、結合された回路ＤＴＣ−ＣＡＤＤ回路１５００’の同調比率ＴＲは、（変更されていないＤＴＣ１５００のＴＲと比較して）低減された同調比率にされうる。例えば、図１５Ａ及び１５Ｂに示されるように、ＤＴＣのＴＲは４．７０：１から３：１へ低減される。結合された回路ＤＴＣ−ＣＡＤＤ回路１５００’のＴＲの値は、本例では３：１にされる。
【０１１２】
図１５Ａ及び１５Ｂに示されるように、例である変更されていないＤＴＣ１５００は、次のパラメータを有する。Ｃｍｉｎ＝１．６５ｐＦ；Ｃｍａｘ＝７．７５ｐＦ；従って同調比率は４．７０：１に等しく；ＤＴＣ５００は８０の最小許容可能Ｑファクタ値を有する。これらのＤＴＣパラメータに基づき、及び上述の式８−１１を用いて、変更されたＤＴＣ１５０１のＣＡＤＤ、Ｃｍｉｎ，２、Ｃｍａｘ，２、及びＱｍｉｎ，２パラメータが計算される。ＤＴＣ１５００’のＴＲは、本例では３：１にされる。結果として、例である計算は、以下の式に示される。
【０１１３】
【数１１】
0005417346.tif 000015
従って、結果として生じる（システム仕様により課される最小許容可能Ｑファクタ値に基づく）ＤＴＣの同調比率が仕様により要求されるものよりも高い場合には、変更されたＤＴＣ１５０１は、ＤＴＣ１５０１に並列に結合された固定ＭＩＭキャパシタ（ＣＡＤＤ）を用いて設計されうる。変更されたＤＴＣ１５００’全体（つまり、結合されたＤＴＣ１５０１とＣＡＤＤキャパシタの回路）は、必要なシステム仕様を満たすが、有利なことに占有するＩＣダイ面積が少ない。以上に記載され図１５Ａ及び１５Ｂに示された例では、ＣＡＤＤ＝１．４５ｐＦ、Ｃｍｉｎ，２＝１．１３ｐＦ、Ｃｍａｘ，２＝６．３ｐＦ、及びＱｍｉｎ，２＝６５．０である。ＤＴＣを実施するために必要なダイ面積は、０．８２ｍｍ２から０．５５ｍｍ２に（又は約３３％だけ）削減される。本発明の教示の特徴は、ＤＴＣを設計仕様及びシステム規格により課される要件を効率的に満たすよう調整させる。設計トレードオフ及び上述の検討を利用することにより、貴重なダイ面積の節約が達成されるが、依然として本発明のＤＴＣはシステム仕様及び規格により課される要件を満たしている。
【０１１４】
本発明のＤＴＣの方法及び装置を参照して上述したＦＥＴは、如何なる都合のよいＭＯＳＦＥＴ素子を有してもよいが、幾つかの実施形態では、それらのＦＥＴは改良されたプロセス及び本願の譲受人により開発された集積回路設計の進歩に従い実施される。このような進歩の１つは、本願の譲受人により開発された所謂「ＨａＲＰ（登録商標）」技術の拡張を有する。ＨａＲＰの拡張は、新たなＲＦアーキテクチャ及びＲＦフロント・エンド・ソリューションにおける線形性の改善を提供する。ＨａＲＰの拡張に従い作成されたＦＥＴは、本願の譲受人により所有される係属中の出願に記載されている。例えば、ＨａＲＰの拡張に従い作成されたＦＥＴは、係属中の米個特許出願番号１１／４８４,３７０、２００６年７月１０日出願、名称「Method  and  Apparatus  for  use  in  Improving  Linearity  of  MOSFETs  Using  an  Accumulated  Charge  Sink」、及び係属中の米個特許出願番号１１／５２０,９１２、２００６年９月１４日出願、名称「Method  and  Apparatus  Improving  Gate  Oxide  Reliability  by  Controlling  Accumulated  Charge」に記載されている。上述の２つの係属中の米個特許出願（２００６年７月１０日出願の出願番号１１/４８４,３７０及び２００６年９月１４日出願の出願番号１１/５２０,９１２）は、参照されることにより全体が本願明細書に組み込まれる。上述のように、幾つかの実施形態では、本発明のＤＴＣの方法及び装置を参照して上述したＦＥＴは、上記の組み込まれた係属中の出願（出願番号１１/４８４,３７０及び１１/５２０,９１２）の教示に従い実施される。
【０１１５】
より詳細には、及び係属中の出願１１/４８４,３７０に記載されたように、ＨａＲＰ技術の拡張に従い作成されたＦＥＴは、自動蓄積電荷制御（Accumulated  Charge  Control：ACC）ＳＯＩ  ＭＯＳＦＥＴを有する。各ＡＣＣ  ＳＯＩ  ＭＯＳＦＥＴは、該ＡＣＣ  ＳＯＩ  ＭＯＳＦＥＴに結合され、ＦＥＴが蓄積電荷型で動作するときにＡＣＣ  ＦＥＴ本体から蓄積電荷を除去するために用いられる蓄積電荷シンク（Accumulated  Charge  Sink：ACS）を有する。ＡＣＳは、ＡＣＣ  ＳＯＩ  ＭＯＳＦＥＴが蓄積電荷型で操作するときのみ、蓄積された電荷を除去するか又は制御する。従って、ＨａＲＰ技術の拡張は、蓄積電荷シンク（ＡＣＳ）を用いてＭＯＳＦＥＴ素子の線形性特性を向上させるときに用いられる方法及び装置を提供する。ＡＣＳ端子を介して、ＨａＲＰ  ＦＥＴは、ＳＯＩ  ＭＯＳＦＥＴ内の蓄積電荷を除去、低減又は制御するように適応され、それによりＦＥＴの性能特性の向上をもたらす。ある例である実施形態では、少なくとも１つのＳＯＩ  ＭＯＳＦＥＴを有する回路は、蓄積電荷型で動作するように構成される。ＡＣＳは、ＳＯＩ  ＭＯＳＦＥＴの本体に結合され、ＦＥＴが蓄積電荷型で動作するときに蓄積電荷を削除、除去又は制御し、それによりＳＯＩ  ＭＯＳＦＥＴのオフ状態の寄生ソース−ドレイン・キャパシタンスの非線形性を低減する。改良されたＳＯＩ  ＭＯＳＦＥＴ素子で実施されたＲＦ切り替え回路では、高調波及び相互変調歪みは、ＳＯＩ  ＭＯＳＦＥＴが蓄積電荷型で動作するときに蓄積電荷を除去又は制御することにより低減される。
【０１１６】
同時に継続中の及び上述の組み込まれた特許出願、出願番号１１/４８４,３７０に記載されたように、幾つかの実施形態では、ＡＣＣ  ＭＯＳＦＥＴは、蓄積電荷シンク（ＡＣＳ）がダイオードを介してゲート端子に結合される４端子素子として構成される。このような４端子ＡＣＣ  ＭＯＳＦＥＴ１５０３は、図１５Ｃに示される。図１５Ｃは、蓄積電荷を制御するようにされた改良された、４端子素子として実施されたＳＯＩ  ＮＭＯＳＦＥＴ１５０３の簡略化された概略図である。ここで、ＡＣＣ  ＭＯＳＦＥＴ１５０３は、ゲート端子１５０２、ソース端子１５０４、ドレイン端子１５０６及び蓄積電荷シンク（ＡＣＳ）端子１５０８を有する。図１５Ｃの実施形態に示されるように、ＡＣＳ端子１５０８は、ダイオード１５１０を介してゲート端子１５０２に結合される。この実施形態は、例えばＡＣＣ  ＭＯＳＦＥＴ１５０３がオン状態の条件にバイアスされるときに生じうる正のＶｇ−ｔｏ−Ｖｓ（又は、同等にＶｇｓ、ここでＶｇｓ＝Ｖｇ−Ｖｓ）バイアス電圧により引き起こされる正電流がＭＯＳＦＥＴの本体に流れ込むのを防ぐために用いられてもよい。バイアスがオフであるとき、ＡＣＳ端子の電圧ＶＡＣＳは、ゲート電圧と、ダイオード１５１０の両端の電圧降下とを足したものである。非常に低いＡＣＳ端子の電流レベルでは、ダイオード１５１０の両端の電圧降下も、標準的に非常に低い（例えば、例えば標準的な閾値のダイオードで＜＜５００ｍＶ）。ダイオード１５１０の両端の電圧降下は、０Ｖｆダイオードのような他のダイオードを用いることによりほぼゼロに低減されうる。一実施形態では、ダイオードの両端の電圧降下の低減は、ダイオード１５１０の幅を増大させることにより達成される。また、ＡＣＳとソース間、又はＡＣＳとドレイン間の電圧（２つのバイアス電圧のうち低い方のバイアス電圧）を次第に負に維持することは、ＡＣＣ  ＭＯＳＦＥＴの線形正を向上させる。
【０１１７】
幾つかの実施形態では、図６Ａ−６Ｂを参照して上述したように、ＦＥＴがオンに切り替えられるとき、＋２．７５Ｖの標準的な値の電圧がＦＥＴのゲート端子に供給される。ＦＥＴは、−３．４Ｖの標準的な負電圧を印加することによりオフに切り替えられる。より大きなレベルの負電圧の印加は、ＦＥＴの線形性及び高調波の性能特性を向上する。標準的に、ＦＥＴに印加される負電圧は、−１乃至−３．６Ｖの間の範囲である。本発明のＤＴＣの教示のある例である実施形態では、−３．４Ｖの負電圧が印加される。
【０１１８】
この理由から、本発明のＤＴＣの教示の別の実施形態では、図６Ａ及び６Ｂに関連して上述したように、負電圧生成器がＤＴＣの集積回路の実施に含まれる。負電圧生成器は、標準的にチャージ・ポンプとして実施される。チャージ・ポンプは、ある例である実施形態では、＋２．７５Ｖの供給電圧から−３．４Ｖの電圧を提供する。負電圧生成器に加え、外部制御信号（例えば、０乃至＋２．７５Ｖの間）を−３．４Ｖ＋２．７５Ｖに変換するためにレベル・シフタが用いられてもよい。外部制御信号は、ＦＥＴをバイアスするために用いられうる。負電圧生成器及びレベル・シフタに加え、本実施形態は、ＤＴＣのための追加の支援回路を提供する他のブロックを有してもよい。例えば、これらの他のブロックは、他の機能の中で特に、シリアル・バス、制御アルゴリズム、インピーダンス整合検出回路を有してもよい。
【０１１９】
上述のＤＴＣ及び特に（例えば、ユニット・セル設計ブロックを有する図６ＡのＬＳＢサブ回路６０２のような）種々の有効ビットのサブ回路は、キャパシタに直列に結合された少なくとも複数のスタックされたＦＥＴを有するとして上述された（上述の殆どの実施形態では、キャパシタはＭＩＭキャパシタを有する）。多くの用途でＦＥＴを用いたスタックされたスイッチの実施が必要とされるか又は奨励されうるが、本発明のＤＴＣの教示は、キャパシタに直列の切り替え素子を実施するために他の切り替え素子の使用も意図する。例えば、幾つかの実施形態では、切り替え素子は、横方向拡散型金属酸化膜半導体（ＬＤＭＯＳ）トランジスタを有する。他の実施形態では、微小電気機械システム（ＭＥＭＳ）スイッチが切り替え素子を実施するために用いられる。更に、上述のように、上述の殆どのＤＴＣはＭＩＭキャパシタを有するユニット・セル設計ブロックのキャパシタを実施するが、本発明のＤＴＣはこれに限定されない。他の実施形態では、キャパシタは、他の種類のキャパシタンス素子を用いて実施される。
【０１２０】
＜まとめ＞
仕様に準拠した調整可能な構成要素の利用可能性は、多帯域・マルチモードの携帯電話機のためのＲＦアーキテクチャに重大な影響を与えるだろう。本発明のＤＴＣの方法及び装置は、限定でなく適応型インピーダンス整合、アンテナ帯域お世ｂいインピーダンスの調整、電力増幅器（ＰＡ）の出力整合の調整、ＲＦフィルタ及び送受切り替え器の調整、調整可能なフィルタ及び再構成可能なフィルタ、アンテナ及びＰＡを含む多くの異なる環境及び用途で用いられうる。仕様は厳しく、また高電力処理（＋３５ｄＢｍ）、高線形性（ＩＭＤ３−１０５ｄＢｍ）、低損失（Ｑ＞５０−１００）、高信頼性、３：１−８：１の調整範囲、高速切り替え（５μＳ）、低価格、量産可能などの要件を満たすことは困難である。調整可能な構成要素の一般的な要件は、ＵｌｔｒａＣＭＯＳで実施されたＤＴＣを、上述のＤＴＣを実施するための優れた技術の候補にする端末のアンテナ・スイッチのための要件に必要に類似する。この特定の実施は、高電力処理及び線形性についてスタック・トランジスタの独自の能力に強く依存し、高いＱのキャパシタを集積することができる。ＵｌｔｒａＣＭＯＳの手法は、単に既存の一体に集積された単一ダイの固体の調整可能キャパシタであるように見え、全ての仕様を満たし、ＵｌｔｒａＣＭＯＳの端末のアンテナ・スイッチと全て同一の利点を有する。有利なことに、上述のＤＴＣは、ＭＥＭＳの代替及びＢＳＴの実施である完全に集積された素子に、高信頼性及び低価格で量産されうる。実績のある大容量のＵｌｔｒａＣＭＯＳスイッチ技術は、ＤＴＣを実施するために用いられうる。このプロセス技術は、シリアル又はパラレル・バス、デジタル不整合センサ、本発明のＤＴＣを支援するために用いられうる制御アルゴリズムを、幾つかの完全に集積されたソリューションの実施形態に一体に集積させる。有利なことに、ＤＴＣは、インピーダンス・チューナの用途、アンテナ調整、ＰＡ出力整合の調整、及び多くの他の有用な用途に使用可能である。
【０１２１】
本発明の多数の実施形態が記載された。しかしながら、請求される本発明の精神及び範囲から逸脱することなく種々の変更が行われ得ることが理解されるだろう。
【０１２２】
従って、本発明は特定の示された実施形態に限定されず、添付の特許請求の範囲によってのみ定められることが理解されるべきである。
［関連出願の相互参照］
本出願は、発明の譲受人に譲渡された米国仮出願番号６１／０６７６３４、２００８年２月出願、発明の名称「Method  and  Apparatus  for  Digitally  Tuning  a  Capacitor  in  an  Integrated  Circuit  Device」の優先権の利益を主張する。上記米国仮出願は参照されることによりその全体が本願明細書に組み込まれる。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ−４Ｂ】
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【図４Ｃ−４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図７Ｊ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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