(57)【特許請求の範囲】
【請求項１】
固体撮像装置であって、
複数の画素が行列状に配列され、当該複数の画素のうちｎ（ｎは２以上の自然数）個の画素を１単位としてそれぞれが含む複数の単位セルが行列状に配列された撮像領域と、
前記撮像領域内の前記複数の画素を行単位で走査することで、画素リセット走査を行う行走査部とを備え、
前記複数の単位セルのそれぞれは、
入射光を電荷に変換するフォトダイオードと、前記フォトダイオードによって変換された電荷を転送する転送トランジスタとをそれぞれが含む前記ｎ個の画素と、
前記ｎ個の画素によって共用される、前記複数の転送トランジスタによって転送された電荷を保持するフローティングディフュージョン部と、
前記ｎ個の画素によって共用される、前記フローティングディフュージョン部の電位をリセットするリセットトランジスタとを有し、
前記画素リセット走査は、
前記転送トランジスタと前記リセットトランジスタとをオン状態にすることで、前記転送トランジスタに対応する前記フォトダイオードをリセットする処理である画素リセット動作を、行単位で行う処理であり、
前記行走査部は、
前記画素リセット走査によって前記撮像領域の露光を開始し、前記入射光の光路上に設けられたメカニカル幕シャッタによる遮光によって前記撮像領域の露光を終了する幕シャッタ同期モードにおいて、前記画素リセット走査を行う際に、前記単位セルに含まれる前記ｎ個の画素に対して、前記画素リセット動作を同時に完了する
固体撮像装置。
【請求項２】
前記行走査部は、前記幕シャッタ同期モードにおいて、前記メカニカル幕シャッタの走行特性に応じて、前記画素リセット動作の完了のタイミングを決定する
請求項１記載の固体撮像装置。
【請求項３】
前記固体撮像装置は、さらに、
各行の前記画素リセット動作を完了するタイミングを決定するためのパラメータであって、前記メカニカル幕シャッタの走行特性に応じて決定されるパラメータを保持するリセット走査レジスタを備え、
前記行走査部は、前記幕シャッタ同期モードにおいて、前記リセット走査レジスタが保持するパラメータに基づいて、前記画素リセット走査を行う
請求項２記載の固体撮像装置。
【請求項４】
前記行走査部は、さらに、
前記単位セルが属する行を示す行アドレス値と、前記リセット走査レジスタが保持するパラメータとを用いて、前記画素リセット動作を完了するタイミングを演算する演算回路と、
前記演算回路によって演算されたタイミングで、前記単位セルに含まれる前記ｎ個の画素の画素リセット動作が完了するように、前記単位セルに含まれる前記ｎ個の画素に行走査信号を出力する行選択回路とを備える
請求項３記載の固体撮像装置。
【請求項５】
前記行走査部は、前記幕シャッタ同期モードにおいて、前記単位セルの画素リセット動作の開始から完了までの期間を、前記撮像領域に含まれる全ての前記画素において一定にする
請求項１記載の固体撮像装置。
【請求項６】
前記行走査部は、前記幕シャッタ同期モードにおいて、前記撮像領域に含まれる全ての前記画素の前記画素リセット動作を、同時に開始させる
請求項１記載の固体撮像装置。
【請求項７】
前記行走査部は、前記幕シャッタ同期モードにおいて、前記単位セルに含まれる画素の前記画素リセット動作の一部を、前記単位セルに含まれる画素間で並行して行わせる
請求項１記載の固体撮像装置。
【請求項８】
請求項１記載の固体撮像装置と、
前記メカニカル幕シャッタとを備える
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、及び、固体撮像装置を備える撮像装置に関し、特に、複数の画素を１単位として含む単位セルを複数備える固体撮像装置及び撮像装置に関する。すなわち、本発明は、ｎ（ｎは２以上の自然数）画素１セル構成の固体撮像装置及び撮像装置に関する。
【背景技術】
【０００２】
近年、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の固体撮像装置を用いたデジタルスチルカメラが急速に成長している。また、一眼レフカメラでは幕シャッタが特徴の１つであり、一般的にフォーカルプレーンシャッタが用いられる。フォーカルプレーンシャッタは、露光開始を決定する先幕と露光終了を決定する後幕との両方のメカシャッタを備える必要がある。これにより、カメラのサイズや重量が増大してしまう。
【０００３】
これに対して、特許文献１に示された従来技術では、固体撮像装置の露光開始タイミングを決定する先幕シャッタを使用しない。特許文献１に開示された従来の固体撮像装置は、固体撮像装置の撮像領域に配列された複数の画素をリセットする動作である画素リセット走査のタイミングを制御することにより、先幕シャッタを代替する先幕電子シャッタ機能を搭載している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−３１２１７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来技術では、以下のような課題がある。
特許文献１に開示された従来技術では、固体撮像装置の画素リセット走査において、図１６に示すように、１行分の画素をリセットしている間に、次の行の画素リセットを順次進めていく走査を行う。これにより、後幕のメカシャッタの走行時間にあわせた先幕電子シャッタを実現している。
【０００６】
一方、画素数の増加が要求されている近年のトレンドにおいては、単に微細プロセスを導入するだけでは、１画素あたりのフォトダイオード面積も縮小してしまう。このため、リセットトランジスタ及びフローティングディフュージョン部を複数のフォトダイオード及び複数の転送トランジスタで共用することで、１画素あたりのトランジスタ数を減らし、フォトダイオード面積を確保する画素セル構成が必要になってくる。この流れは、一眼レフに使われるような大型の固体撮像装置でも不可避な状況である。以下、ｎ個のフォトダイオード及びｎ個の転送トランジスタが１個のリセットトランジスタ及び１個のフローティングディフュージョンを共有する場合の構成を、ｎ画素１セル構成と記載する。
【０００７】
ここで、ｎ画素１セル構成の固体撮像装置に対して、特許文献１で開示された従来技術を適用した場合、隣接した画素行においてリセットトランジスタ及びフローティングディフュージョン部を共有しているために、行毎にリセット状態差が発生する。これにより、残像や横線が発生するため、画質劣化を招いてしまう。
【０００８】
例えば、Ｎ行目とＮ＋１行目（Ｎは任意の奇数）とである２個のフォトダイオードと２個の転送トランジスタとが、１個のリセットトランジスタと１個のフローティングディフュージョン部とを共有した単位セルを例に挙げて、説明する。Ｎ行目のリセット完了時は、２個の転送トランジスタがＯＮしている状態で画素のリセットを完了するのに対して、Ｎ＋１行目のリセット完了時は１個の転送トランジスタだけがＯＮしている状態で画素のリセットを完了することになる。このため、Ｎ行目とＮ＋１行目とのリセット状態に差が発生し、残像や横線が発生する。その結果、画質劣化が発生してしまう。
【０００９】
そこで、本発明は、先幕電子シャッタと後幕メカシャッタとを利用するメカニカル幕シャッタ同期モードにおける画質劣化を抑えることができるｎ画素１セル構成の固体撮像装置及び撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明の一態様に係る固体撮像装置は、複数の画素が行列状に配列され、当該複数の画素のうちｎ（ｎは２以上の自然数）個の画素を１単位としてそれぞれが含む複数の単位セルが行列状に配列された撮像領域と、前記撮像領域内の前記複数の画素を行単位で走査することで、画素リセット走査を行う行走査部とを備え、前記複数の単位セルのそれぞれは、入射光を電荷に変換するフォトダイオードと、前記フォトダイオードによって変換された電荷を転送する転送トランジスタとをそれぞれが含む前記ｎ個の画素と、前記ｎ個の画素によって共用される、前記複数の転送トランジスタによって転送された電荷を保持するフローティングディフュージョン部と、前記ｎ個の画素によって共用される、前記フローティングディフュージョン部の電位をリセットするリセットトランジスタとを有し、前記画素リセット走査は、前記転送トランジスタと前記リセットトランジスタとをオン状態にすることで、前記転送トランジスタに対応する前記フォトダイオードをリセットする処理である画素リセット動作を、行単位で行う処理であり、前記行走査部は、前記画素リセット走査によって前記撮像領域の露光を開始し、前記入射光の光路上に設けられたメカニカル幕シャッタによる遮光によって前記撮像領域の露光を終了する幕シャッタ同期モードにおいて、前記画素リセット走査を行う際に、前記単位セルに含まれる前記ｎ個の画素に対して、前記画素リセット動作を同時に完了する。
【００１１】
本態様によれば、メカニカル幕シャッタ同期モードにおいて、単位セルに含まれる全ての画素のリセット動作を同時に完了させるので、行毎のリセット状態差が発生することを防止することができ、画質劣化を防止することができる。
【００１２】
また、前記行走査部は、前記幕シャッタ同期モードにおいて、前記メカニカル幕シャッタの走行特性に応じて、前記画素リセット動作の完了のタイミングを決定してもよい。
【００１３】
本態様によれば、メカニカル幕シャッタの走行特性に応じて、画素リセット動作の完了のタイミングを決定するので、先幕電子シャッタとして適した動作を行うことができる。
【００１４】
また、前記固体撮像装置は、さらに、各行の前記画素リセット動作を完了するタイミングを決定するためのパラメータであって、前記メカニカル幕シャッタの走行特性に応じて決定されるパラメータを保持するリセット走査レジスタを備え、前記行走査部は、前記幕シャッタ同期モードにおいて、前記リセット走査レジスタが保持するパラメータに基づいて、前記画素リセット走査を行ってもよい。
【００１５】
本態様によれば、レジスタに保持させるパラメータを変更するだけで、容易にメカニカル幕シャッタの走行特性に合わせた先幕電子シャッタを実現することができる。
【００１６】
例えば、前記行走査部は、さらに、前記単位セルが属する行を示す行アドレス値と、前記リセット走査レジスタが保持するパラメータとを用いて、前記画素リセット動作を完了するタイミングを演算する演算回路と、前記演算回路によって演算されたタイミングで、前記単位セルに含まれる前記ｎ個の画素の画素リセット動作が完了するように、前記単位セルに含まれる前記ｎ個の画素に行走査信号を出力する行選択回路とを備えてもよい。
【００１７】
また、前記行走査部は、前記幕シャッタ同期モードにおいて、前記単位セルの画素リセット動作の開始から完了までの期間を、前記撮像領域に含まれる全ての前記画素において一定にしてもよい。
【００１８】
本態様によれば、画素リセット動作の期間を全ての撮像領域で一定とすることで、リセット期間の長さに起因する残像などの状態差を抑えることができる。
【００１９】
また、前記行走査部は、前記幕シャッタ同期モードにおいて、前記撮像領域に含まれる全ての前記画素の前記画素リセット動作を、同時に開始させてもよい。
【００２０】
本態様によれば、画素リセット動作を同時に開始することで、開始の制御を容易にすることができる。
【００２１】
また、前記行走査部は、前記幕シャッタ同期モードにおいて、前記単位セルに含まれる画素の前記画素リセット動作の一部を、前記単位セルに含まれる画素間で並行して行わせてもよい。
【００２２】
本態様によれば、画素リセット動作の一部を並行して行うことで、十分なリセット期間を確保し、残像を抑えることができる。
【００２３】
また、本発明の一態様に係る撮像装置は、上記の固体撮像装置と、前記メカニカル幕シャッタとを備える。
【００２４】
本態様によれば、メカニカル幕シャッタ同期モードにおいて、単位セルに含まれる全ての画素のリセット動作を同時に完了させるので、行毎のリセット状態差が発生することを防止することができ、画質劣化を防止することができる。
【発明の効果】
【００２５】
本発明によれば、ｎ画素１セル構成の固体撮像装置において、先幕電子シャッタと後幕メカシャッタとを利用するメカニカル幕シャッタ同期モードにおける画質劣化を抑えることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態に係る撮像装置のシステム構成例を示す図である。
【図２】本発明の実施の形態における固体撮像装置内の行走査部と撮像領域との詳細な構成例を示す図である。
【図３】本発明の実施の形態における固体撮像装置内の単位セルの詳細な構成例を示す図である。
【図４】ＴＸｇとＲＸｇとを同時にハイレベルとする場合の画素リセット走査タイミングの一例を示す図である。
【図５】ＴＸｇとＲＸｇとのタイミングをずらす場合の画素リセット走査タイミングの一例を示す図である。
【図６】本発明の実施の形態における幕シャッタ同期モードの画素リセット走査タイミングを示す図である。
【図７】本発明の実施の形態におけるリセット走査に係るパラメータ設定を行うリセット走査レジスタの一例を示す図である。
【図８】本発明の実施の形態における幕シャッタ同期モードの画素リセット走査の制御の一例を示すフローチャートである。
【図９】本発明の実施の形態におけるリセット走査に係る画素リセット走査回路の構成例を示す図である。
【図１０】本発明の実施の形態におけるリセット走査タイミングの一例を示す図である。
【図１１Ａ】本発明の実施の形態におけるカウントアップサイクルの演算例を示す図である。
【図１１Ｂ】本発明の実施の形態におけるリセット走査レジスタの一例を示す図である。
【図１２】本発明の実施の形態の変形例に係る固体撮像装置の構成例を示す図である。
【図１３】本発明の実施の形態の変形例に係る単位セルの他の構成例を示す図である。
【図１４】本発明の実施の形態の変形例に係る固体撮像装置内の行走査部と撮像領域との詳細な構成例を示す図である。
【図１５】本発明の実施の形態の撮像装置の一例を示す外観図である。
【図１６】従来のリセット走査タイミングを示す図である。
【発明を実施するための形態】
【００２７】
以下、図面を参照しながら、本発明の実施の形態に係る固体撮像装置及び撮像装置について説明する。
【００２８】
本発明の実施の形態に係る固体撮像装置は、ｎ（ｎは２以上の自然数）個の画素を１単位として含む単位セルを複数備える固体撮像装置であって、複数の単位セルが行列状に配列された撮像領域と、撮像領域内のｎ個の画素を行単位で走査する行走査部とを備える。行走査部は、転送トランジスタに対応するフォトダイオードをリセットする処理である画素リセット動作を、行単位で行う処理である画素リセット走査によって撮像領域の露光を開始し、入射光の光路上に設けられた幕シャッタによる遮光によって撮像領域の露光を終了する幕シャッタ同期モードにおいて、画素リセット走査を行う際に、単位セルに含まれる全ての画素に対して、画素リセット動作を同時に完了することを特徴とする。
【００２９】
また、本発明の実施の形態に係る撮像装置は、上記の固体撮像装置と、メカニカルシャッタとを備える。まず、本発明の実施の形態に係る撮像装置の構成について、図１を用いて説明する。
【００３０】
図１は、本発明の実施の形態に係る撮像装置（カメラ）の構成の一例を示す図である。
図１に示すように、本発明の実施の形態に係る撮像装置１０は、光学系１００と、固体撮像装置２００と、画像信号処理部３００と、カメラシステム制御部４００とを備える。また、撮像装置１０は、画像メモリ５００及び画像表示デバイス６００と接続され、データのやり取りを行うことができる。
【００３１】
光学系１００は、レンズ１０１と、幕シャッタ１０２とを備える。
レンズ１０１は、被写体からの光を集光して、固体撮像装置２００の撮像領域２１０上に画像を形成する。幕シャッタ１０２は、レンズ１０１と固体撮像装置２００との間の光路上に位置し、撮像領域２１０上に導かれる光の量を制御するメカニカルシャッタである。
【００３２】
固体撮像装置２００は、撮像領域２１０と、カラムアンプ２１５と、行走査部２２０と、Ａ／Ｄ変換回路２４０と、水平走査部２５０と、出力インタフェース回路２６０と、ＤＡＣ回路２７０と、通信・タイミング制御部２８０とを備える。
【００３３】
撮像領域２１０は、複数の画素が行列状に配列され、当該複数の画素のうちｎ個の画素を１単位としてそれぞれが含む複数の単位セルが行列状に配列された領域である。撮像領域２１０は、光学系１００を通過した光を電気信号に変換する。単位セルは、それぞれが異なる行に属する複数の画素を１単位として含み、例えば、フォトダイオードなどの光感応素子、及び、ＭＯＳトランジスタ等を含んでいる。撮像領域２１０の具体的な構成については、後で説明する。
【００３４】
行走査部２２０は、撮像領域２１０の複数の画素を行単位で走査することで、画素リセット走査を行う。具体的には、行走査部２２０は、撮像領域２１０に含まれる複数の画素を行単位で選択し、画素のリセット、及び、画素の読み出しを制御する。
【００３５】
画素リセット走査とは、画素に含まれるフォトダイオードをリセットする処理である画素リセット動作を、行単位で行う処理である。具体的な処理については、後で説明する。
【００３６】
カラムアンプ２１５は、撮像領域２１０から読み出された画素信号を増幅する。
Ａ／Ｄ変換回路２４０は、カラムアンプ２１５から出力される画素信号をＡ／Ｄ変換する。Ａ／Ｄ変換回路２４０は、図１に示すように、比較器２４１と、カラムデジタルメモリ２４２とを備える。
【００３７】
比較器２４１は、ＤＡＣ回路２７０から出力される参照信号と、カラムアンプ２１５から出力される画素信号とを比較する。例えば、比較器２４１は、ランプ波形の参照信号の電圧レベルが画素信号の電圧レベル以上になった場合に、信号を出力する。
【００３８】
カラムデジタルメモリ２４２は、カウンタ機能を有する。例えば、カラムデジタルメモリ２４２は、ランプ波形の参照信号が比較器２４１に入力されてから比較器２４１から信号が出力されるまでのクロック数をカウントすることで、ランプ波形の参照信号の電圧レベルが画素信号の電圧レベル以上となるまでの期間を測定する。当該期間は、画素信号の電圧に比例するので、カラムデジタルメモリ２４２は、アナログの画素信号をデジタル値の画素信号に変換することができる。
【００３９】
さらに、カラムデジタルメモリ２４２は、デジタル値に変換された画素信号を保持するためのメモリを有する。カラムデジタルメモリ２４２は、列毎に、Ａ／Ｄ変換された画素信号（デジタル画素信号）を保持する。
【００４０】
水平走査部２５０は、カラムデジタルメモリ２４２の各列を選択して、保持されているデジタル画素信号の読み出しを駆動する。
【００４１】
出力インタフェース回路２６０は、カラムデジタルメモリ２４２のデータを外部に出力する。具体的には、図１に示すように、出力インタフェース回路２６０は、画像信号処理部３００にデジタル画素信号を出力する。
【００４２】
ＤＡＣ回路２７０は、Ａ／Ｄ変換を行う際の参照信号を生成し、参照信号をＡ／Ｄ変換回路２４０に出力する。
【００４３】
通信・タイミング制御部２８０は、固体撮像装置２００のカラムアンプ２１５、行走査部２２０、Ａ／Ｄ変換回路２４０、水平走査部２５０、出力インタフェース回路２６０、及び、ＤＡＣ回路２７０のタイミング制御と、画像信号処理部３００、及び、カメラシステム制御部４００との通信制御を行う。例えば、通信・タイミング制御部２８０は、固体撮像装置２００が備える各処理部（処理回路）にクロック信号を供給する。
【００４４】
画像信号処理部３００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などであり、固体撮像装置２００から出力されたデジタル画素信号を受けて、カメラ信号処理を行う。カメラ信号処理は、例えば、ガンマ補正、色補間処理、空間補間処理、オートホワイトバランスなどの処理である。また、画像信号処理部３００は、ＪＰＥＧ（Ｊｏｉｎｔ  Ｐｈｏｔｏｇｒａｐｈｉｃ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）などの圧縮フォーマットへの変換、メモリ（画像メモリ５００）への記録、カメラが備える液晶画面（画像表示デバイス６００）への表示用信号処理などを行ってもよい。
【００４５】
なお、画像メモリ５００は、例えば、ＳＤカードなどの、撮像装置１０に着脱可能な記録媒体である。また、画像表示デバイス６００は、撮像装置１０が備える液晶画面、又は、撮像装置１０に接続される表示装置などである。
【００４６】
カメラシステム制御部４００は、撮像装置１０の全体動作を統合するマイクロコンピュータなどである。具体的には、カメラシステム制御部４００は、ユーザＩ／Ｆ（図示せず）で指定された各種の設定に従って、光学系１００、固体撮像装置２００、及び、画像信号処理部３００の制御を行う。ユーザＩ／Ｆからは、例えば、レリーズボタン押下などによるシャッタタイミング、及び、ズーム倍率の変更などのリアルタイム指示も入力として受け、レンズ１０１のズーム倍率変更、幕シャッタ１０２の走行、及び、固体撮像装置２００のリセット走査の制御を行う。
【００４７】
特に、本発明の観点では、カメラシステム制御部４００は、カメラシステムの設計者が幕シャッタの走行特性に合わせたリセット走査に係る制御パラメータを、ユーザＩ／Ｆを介して、後述のリセット走査レジスタに書き込むことを想定している。
【００４８】
次に、行走査部２２０及び撮像領域２１０の詳細について、図２及び図３を用いて説明する。図２は、本発明の実施の形態に係る固体撮像装置２００の行走査部２２０と撮像領域２１０との詳細な構成例を示す図である。また、図３は、本発明の固体撮像装置２００内の撮像領域２１０の単位セル２１１の詳細な構成例を示す図である。具体的には、行走査部２２０のリセット走査に係る部位について、撮像領域２１０との接続を説明する。なお、行走査部２２０が含む画素読み出し走査回路、及び、画素読み出し走査回路に接続し、画素読み出しにのみ係る回路は、本図では省略している。
【００４９】
図２に示すように、撮像領域２１０は、複数の単位セル２１１が行列状に配列されている。ここでは、単位セル２１１は、２画素１セル構成である。また、図２に示す例では、撮像領域２１０には、Ｍ（Ｍは自然数）行の単位セル２１１が配列され、したがって、２Ｍ行の画素が配列されている。つまり、ｘ（１≦ｘ≦Ｍ、ｘは自然数）行目の単位セル２１１には、２ｘ−１行目の画素と、２ｘ行目の画素とが含まれる。
【００５０】
図３に示すように、単位セル２１１は、２個の画素を含んでいる。２個の画素のそれぞれは、フォトダイオード７０１と、転送トランジスタ７０２とを含んでいる。言い換えると、単位セル２１１は、２個のフォトダイオード７０１と、２個の転送トランジスタ７０２とを含んでいる。さらに、単位セル２１１は、１個のフローティングディフュージョン部７０３と、１個のリセットトランジスタ７０４と、１個のＳＦ（Ｓｏｕｒｃｅ  Ｆｏｌｌｏｗｅｒ）トランジスタ７０５とを備える。単位セル２１１では、２個のフォトダイオード７０１によって生成された信号電荷が、それぞれに対応する転送トランジスタ７０２を通り、フローティングディフュージョン部７０３に読み出される。
【００５１】
フォトダイオード７０１は、光電変換素子の一例であり、入射光を信号電荷に変換する。つまり、光学系１００を通った入射光は、フォトダイオード７０１によって、光量に応じた信号電荷に変換される。
【００５２】
転送トランジスタ７０２は、フォトダイオード７０１に対応して設けられ、対応するフォトダイオード７０１によって変換された電荷をフローティングディフュージョン部７０３に転送する。転送トランジスタ７０２の制御端子（例えば、ゲート端子）にはそれぞれ、走査線が接続され、転送トランジスタ７０２のＯｎ／Ｏｆｆを制御する信号ＴＸｉ（図３の例では、ＴＸ２ｘ−１又はＴＸ２ｘ）が入力される。
【００５３】
フローティングディフュージョン部７０３は、転送トランジスタ７０２によって転送された電荷を保持する。図３に示すように、フローティングディフュージョン部７０３は、２個の画素によって、すなわち、２個のフォトダイオード７０１及び２個の転送トランジスタ７０２によって共用される。つまり、単位セル２１１には、フローティングディフュージョン部が１個のみ設けられている。
【００５４】
リセットトランジスタ７０４は、フローティングディフュージョン部７０３の電位をリセットするトランジスタである。リセットトランジスタ７０４の制御端子（例えば、ゲート端子）にはそれぞれ、走査線が接続され、リセットトランジスタ７０４のＯｎ／Ｏｆｆを制御する信号ＲＳｉ（図３の例では、ＲＳｘ）が入力される。
【００５５】
なお、リセットトランジスタ７０４も、２個の画素によって、２個のフォトダイオード７０１及び２個の転送トランジスタ７０２によって共用される。つまり、単位セル２１１には、リセットトランジスタが１個のみ設けられている。
【００５６】
ＳＦトランジスタ７０５は、フローティングディフュージョン部７０３に保持された電荷を増幅して、列信号線を介してカラムアンプ２１５に出力する。ＳＦトランジスタ７０５も、２個の画素によって、２個のフォトダイオード７０１及び２個の転送トランジスタ７０２によって共用される。つまり、単位セル２１１には、ＳＦトランジスタが１個のみ設けられている。
【００５７】
図２に戻ると、行走査部２２０は、パルス発生回路２２１と、画素リセット走査回路２２２と、リセット走査レジスタ２２３と、複数のＡＮＤ回路２２４及び２２５と、複数のＯＲ回路２２６と、複数のフリップフロップ回路２２７と、複数のセレクタ２２８と、複数のバッファ２２９とを備える。
【００５８】
行走査部２２０は、上述したように、画素リセット走査を行う。画素リセット走査とは、画素に含まれるフォトダイオード７０１をリセットする処理である画素リセット動作を、行単位で行う処理である。具体的には、画素リセット走査は、転送トランジスタ７０２とリセットトランジスタ７０４とをオン状態にすることで行われる。
【００５９】
パルス発生回路２２１は、撮像領域２１０の各行に共通の信号である原信号ＲＳｇ及びＴＸｇを生成する。原信号ＲＳｇは、単位セル２１１のリセットトランジスタ７０４のＯｎ／Ｏｆｆを制御する信号ＲＳｉの原信号である。原信号ＴＸｇは、画素の転送トランジスタ７０２のＯｎ／Ｏｆｆを制御する信号ＴＸｉの原信号である。
【００６０】
画素リセット走査回路２２２は、撮像領域２１０の各行の画素のリセットのための選択走査を行う。具体的には、画素リセット走査回路２２２は、行選択信号ＳＥＬｉを行毎に出力する。画素リセット走査回路２２２の詳細な構成及び動作については、後で説明する。
【００６１】
リセット走査レジスタ２２３は、所定のパラメータを保持するレジスタであり、画素リセット走査回路２２２の制御パラメータを指定する。リセット走査レジスタ２２３の詳細な動作については、後で説明する。
【００６２】
複数のＡＮＤ回路２２４はそれぞれ、撮像領域２１０に配列された複数の画素の行毎に設けられ、原信号ＲＳｇと行選択信号ＳＥＬｉとの論理積を演算し、演算結果をＯＲ回路２２６に出力する。
【００６３】
複数のＡＮＤ回路２２５はそれぞれ、撮像領域２１０に配列された複数の画素の行毎に設けられ、原信号ＴＸｇと行選択信号ＳＥＬｉとの論理積を演算し、演算結果をバッファ２２９に出力する。なお、原信号ＴＸｇと行選択信号ＳＥＬｉとの論理積の演算結果を示す信号が、転送トランジスタ７０２のＯｎ／Ｏｆｆを制御する信号ＴＸｉである。
【００６４】
複数のＯＲ回路２２６はそれぞれ、撮像領域２１０に配列された単位セル毎に設けられ、ＡＮＤ回路２２４の出力信号の論理和を演算する。演算結果は、フリップフロップ回路２２７とセレクタ２２８とに出力される。ＯＲ回路２２６は、単位セル２１１（具体的には、リセットトランジスタ７０４）に対応して備えられるので、単位セル２１１に含まれる画素のいずれかが選択された場合に、リセットトランジスタ７０４を制御することができる。
【００６５】
フリップフロップ回路２２７は、ディレイクロック２３０に基づいて、ＯＲ回路２２６からの出力信号を遅延し、遅延した信号をセレクタ２２８に出力する。
【００６６】
セレクタ２２８は、幕シャッタ有効信号２３１に基づいて、ＯＲ回路２２６から出力される遅延されていない信号と、フリップフロップ回路２２７から出力される遅延された信号とのいずれか一方を選択する。例えば、セレクタ２２８は、幕シャッタ有効信号２３１がハイレベルである場合、フリップフロップ回路２２７から出力される遅延された信号を選択する。また、セレクタ２２８は、幕シャッタ有効信号２３１がローレベルである場合、ＯＲ回路２２６からの出力信号を選択する。選択された信号は、バッファ２２９に出力される。
【００６７】
バッファ２２９は、各走査線に設けられた波形整形用のバッファである。なお、行走査部２２０は、バッファ２２９の代わりに、信号振幅変換のためのレベルシフタを備えてもよい。
【００６８】
以上のように、２画素１セル構成の場合、１つの単位セル２１１には、２個の転送トランジスタ７０２のＯｎ／Ｏｆｆ制御用の２本の走査線と、１個のリセットトランジスタ７０４のＯｎ／Ｏｆｆ制御用の１本の走査線とが接続されている。
【００６９】
次に、図４を用いて、幕シャッタ１０２を使わない場合について、画素リセットタイミングを説明する。
【００７０】
パルス発生回路２２１から出力される原信号ＲＳｇ及びＴＸｇは、幕シャッタ１０２を使わない場合では、１水平走査期間に１回、アクティブ（ハイレベル）となる信号である。なお、１水平走査期間（１Ｈ、２Ｈ、…、２ＭＨ）は、外部入力の水平同期信号ＨＤの同期パルスによって決定される。
【００７１】
幕シャッタ有効信号２３１は、幕シャッタ１０２が有効である場合にハイレベルとなり、幕シャッタ１０２が無効である場合にローレベルとなる信号である。図４に示す例では、幕シャッタ１０２を用いないので、常にローレベルとなる。したがって、セレクタ２２８では、常に、ＯＲ回路２２６からの遅延されていない出力信号が選択される。
【００７２】
画素リセット走査回路２２２からＳＥＬ１、ＳＥＬ２、．．．と順次出力される行選択信号ＳＥＬｉは、基本的に１水平走査期間の間、アクティブ（ハイレベル）であり続ける信号である。
【００７３】
信号ＴＸｉは、画素が属する行が選択された場合にハイレベルとなる信号である。１水平走査期間に１つの行が選択されるので、信号ＴＸｉは、撮像領域２１０全体を走査するまでの期間（１Ｈ〜２ＭＨの期間）における１つの水平走査期間において、ハイレベルとなる。具体的には、信号ＴＸｉは、ＡＮＤ回路２２５によって、行選択信号ＳＥＬｉと上述の原信号ＴＸｇとの論理積が演算され、バッファ２２９によって波形整形された後の信号である。
【００７４】
信号ＲＳｉは、単位セル２１１に含まれる複数の画素のいずれかが属する行が選択された場合にハイレベルとなる信号である。したがって、信号ＲＳｉは、複数の水平走査期間においてハイレベルとなる。本実施の形態では、２画素１セル構成であるので、２つの水平走査期間において、ＲＳｉはハイレベルとなる。具体的には、信号ＲＳｉは、次のようにして生成される。
【００７５】
まず、ＡＮＤ回路２２４によって、行選択信号ＳＥＬｉと原信号ＲＳｇとの論理積が演算される。ＡＮＤ回路２２４の演算結果を示す信号は、さらに、ＯＲ回路２２６によって論理和が演算される。論理和の演算結果を示す信号は、さらに、フリップフロップ回路２２７によって遅延される。そして、セレクタ２２８は、幕シャッタ有効信号２３１に基づいて、遅延された信号（フリップフロップ回路２２７の出力信号）と、遅延されていない信号（ＯＲ回路２２６の出力信号）とを、選択する。選択された信号が、バッファ２２９によって波形整形され、信号ＲＳｉとして、出力される。
【００７６】
なお、図４に示す例では、幕シャッタ１０２を使わないので、幕シャッタ有効信号２３１が常にローレベルとなるように制御される。このため、セレクタ２２８は、遅延されていない信号（ＯＲ回路２２６の出力信号）を選択している。
【００７７】
ここでは、画素に対するリセットを有効とするために、図４に示すように、信号ＲＳｉ及びＴＸｉが同時にハイレベルとなる期間を設定している。しかしながら、画素をリセットするためには、図５に示すように、ＴＸｇとＲＳｇとのタイミングをずらすことで、ＴＸｉ、ＲＳｉの順にパルスを発生してもよい。
【００７８】
ここで、図４及び図５を用いて説明したように、１水平走査期間に１行分のみの画素のリセット走査を行うモードを、本明細書において、「ネイティブモード」と記載する。これに対して、幕シャッタ１０２を使用するため、画素リセット走査を、幕シャッタ１０２の走査タイミングと同期を取るモードを「幕シャッタ同期モード」と記載する。
【００７９】
幕シャッタ同期モードでは、行走査部２２０が行う画素リセット走査によって撮像領域２１０の露光を開始し、入射光の光路上に設けられたメカニカル幕シャッタ（幕シャッタ１０２）による遮光によって撮像領域の露光を終了するモードである。本実施の形態では、行走査部２２０は、幕シャッタ同期モードにおいて、画素リセット走査を行う際に、単位セル２１１に含まれる２個の画素に対して、画素リセット動作を同時に完了する。このとき、行走査部２２０は、幕シャッタ１０２の走行特性に応じて、画素リセット動作の完了のタイミングを決定する。
【００８０】
次に、図６を用いて、この幕シャッタ同期モードでの画素のリセット走査タイミングを説明する。
【００８１】
パルス発生回路２２１から出力される原信号ＲＳｇ及びＴＸｇは、幕シャッタ同期モードでは、外部入力の水平同期信号ＨＤの同期パルスに関係なく、ハイレベルに固定される。
【００８２】
行選択信号ＳＥＬｉは、まず、全てがハイレベルに設定される。行走査部２２０が備える論理回路部によって、行選択信号ＳＥＬｉと原信号ＲＳｇ及びＴＸｇとの論理演算が行われ、演算結果が信号ＲＳｉ及びＴＸｉとして、全行同時に出力される。この時、幕シャッタ有効信号２３１は、ローレベルとなるように制御するため、信号ＲＳｉは、遅延されていない信号（ＯＲ回路２２６の出力信号）が選択されている。
【００８３】
なお、行走査部２２０が備える論理回路部は、具体的には、図２に示すＡＮＤ回路２２４及び２２５と、ＯＲ回路２２６と、フリップフロップ回路２２７と、セレクタ２２８と、バッファ２２９と含む回路である。論理回路部の構成は、図２に示す構成には限られない。
【００８４】
次に、幕シャッタ有効信号２３１がハイレベルに設定される。したがって、信号ＲＳｉは、行選択信号ＳＥＬｉと原信号ＲＳｇとの論理積を演算し、さらに、演算結果の論理和を演算し、演算結果がフリップフロップ回路２２７によって遅延された信号となる。
【００８５】
次に、行選択信号ＳＥＬｉのうち、ＳＥＬ１及びＳＥＬ２を同時にローレベルとする。これにより、ＴＸ１及びＴＸ２が同時にローレベルとなり、その後、ディレイクロック１サイクル後にＲＳ１がローレベルとなる。この工程により、１行目と２行目とのリセット動作を完了させる。
【００８６】
ここで、１行目と２行目とのリセットを同時に完了させるのは、撮像領域２１０の画素構成が、１行目と２行目とがフローティングディフュージョン部７０３を共有化している２画素１セル構成のためである。共有化されている複数の画素を同時にリセットすることで、画素のリセット状態差による残像や横線が発生しない。このため、画質劣化を抑制することが可能となる。
【００８７】
以降は、順次、２ｘ−１行目と２ｘ行目とのリセット動作を同時に完了させる制御が全行リセット動作完了するまで、繰り返される。
【００８８】
本発明の実施の形態に係る行走査部２２０の撮像領域２１０に含まれる全部の画素行に対する動作を考えると、ｎ画素１セル構成において単位セル２１１内の全ての画素を同時にリセット完了するように、全行の画素リセット走査が可能である。その走査特性は、後幕シャッタの走行特性に合わせるように、任意のタイミングで、各行のリセット完了までの時間を選択できる機能を有する。
【００８９】
ここで、リセット走査レジスタ２２３の構成について、図７を用いて説明する。図７は、本発明の実施の形態に係るリセット走査レジスタ２２３の構成の一例を示す図である。
【００９０】
図７に示すように、リセット走査レジスタ２２３は、レジスタファイルであり、カウントアップ演算式に基づいた演算係数の個数分のレジスタを備えている。ここでは、各レジスタに格納されている演算係数は、ａ、ｂ、ｃの３つである。
【００９１】
以下、幕シャッタ同期モードのフローチャートである図８及び図９を用いて、画素リセット走査回路２２２の具体的な構成及び動作を説明する。
【００９２】
図９に示すように、画素リセット走査回路２２２は、リセット行選択回路８１０と、基準クロックカウンタ８２０と、行アドレスカウンタ８３０と、カウントアップサイクル演算回路８４０と、比較器８５０と、フリップフロップ回路８６０と、行アドレスデコーダ８７０と、ＯＲ回路８８０とを備える。
【００９３】
また、リセット行選択回路８１０は、複数のＮＯＴ回路８１１と、複数のＡＮＤ回路８１２と、複数のＯＲ回路８１３と、複数のラッチ回路８１４とを備える。具体的には、リセット行選択回路８１０は、２つの画素行毎に、ＮＯＴ回路８１１と、ＡＮＤ回路８１２と、ＯＲ回路８１３と、ラッチ回路８１４とを備える。
【００９４】
リセット行選択回路８１０は、図９に示すように、単位セル２１１に含まれる２画素に対して、同じ選択信号ＳＥＬを出力する。言い換えると、信号ＳＥＬ２ｘ−１と信号２ｘとが同じであるので、単位セル２１１に含まれる画素を同時にリセットすることができる。
【００９５】
以下では、図９に示す画素リセット走査回路２２２の構成要素の動作について、図８に示すフローチャートに沿って説明する。
【００９６】
まず、画素リセット走査開始時に、通信・タイミング制御部２８０から、全行選択信号がリセット行選択回路８１０に入力される。また、通信・タイミング制御部２８０から入力されるラッチクロックに応じてラッチ回路８１４がラッチを行い、行選択信号ＳＥＬｉが全てハイレベルに設定されることで、全行の画素リセットが開始される（ステップＳ１１０）。言い換えると、行走査部２２０は、撮像領域２１０に含まれる全ての画素の画素リセット動作を同時に開始させる。
【００９７】
次に、通信・タイミング制御部２８０から入力される信号ｒｓｔ＿ｖにより、行アドレスカウンタ８３０の行アドレス値ｘを０にリセットする。なお、行アドレス値は、単位セル２１１が属する行の行番号に相当する。これにより、行アドレスカウンタ８３０から行アドレスデコーダ８７０に出力される行アドレス値ｘは０となり、リセット行選択回路８１０に入力されるデコード信号ＬＩＮＥＳＥＬ２ｘ−１，２ｘは全てローレベルとなる。並行して、通信・タイミング制御部２８０から入力される信号ｒｓｔ＿ｖにより、基準クロックカウンタ８２０の基準クロックカウンタ値Ｈを０にリセットする（ステップＳ１２０）。
【００９８】
なお、具体的には、信号ｒｓｔ＿ｖは、ＯＲ回路８８０に入力される。ＯＲ回路８８０は、信号ｒｓｔ＿ｖとフリップフロップ回路８６０の出力信号との論理和を演算し、演算結果を基準クロックカウンタ８２０のリセット端子に出力する。したがって、信号ｒｓｔ＿ｖがハイレベルであれば、ハイレベルとなる信号がＯＲ回路８８０から出力される。これにより、基準クロックカウンタ８２０の基準クロックカウンタ値Ｈを０にリセットすることができる。
【００９９】
次に、行アドレスカウンタ８３０からカウントアップサイクル演算回路８４０に行アドレス値ｘが出力される（ステップＳ１３０）。
【０１００】
カウントアップサイクル演算回路８４０は、行アドレスカウンタ８３０から入力された行アドレス値をｘ、リセット走査レジスタ２２３のカウントアップ演算係数レジスタより出力されるレジスタ群の値をａ、ｂ、ｃとして、カウントアップサイクルの演算を行う。具体的には、カウントアップサイクル演算回路８４０は、カウントアップサイクル値Ｙを、カウントアップサイクル演算式Ｙ＝ａｘ2＋ｂｘ＋ｃという演算式を用いて演算する。演算結果のカウントアップサイクル値Ｙは、比較器８５０に出力される（ステップＳ１４０ａ）。
【０１０１】
上記のステップＳ１３０及びＳ１４０ａと並行して、基準クロックカウンタ８２０には、通信・タイミング制御部２８０から、基準クロックが入力される。基準クロックカウンタ８２０は、基準クロックのカウントアップを行い、基準クロックカウンタ値Ｈを比較器８５０に出力する（ステップＳ１４０ｂ）。
【０１０２】
比較器８５０は、カウントアップサイクル値Ｙと基準クロックカウンタ値Ｈとを比較する。ＹとＨとが一致すると比較器８５０の出力がハイレベルとなり、フリップフロップ回路８６０に出力される（ステップＳ１５０）。
【０１０３】
フリップフロップ回路８６０の出力は、行アドレスカウンタ８３０に入力され、行アドレスカウンタ８３０は、行アドレス値ｘをカウントアップする（ステップＳ１６０ａ）。すなわち、ｘ＝ｘ＋１となる。
【０１０４】
並行して、フリップフロップ回路８６０の出力は、ＯＲ回路８８０を介して基準クロックカウンタ８２０のリセット端子にも入力され、基準クロックカウンタ８２０は、基準クロックカウンタ値Ｈを０にリセットする（ステップＳ１６０ｂ）。
【０１０５】
次に、行アドレスカウンタ８３０から行アドレスデコーダ８７０に行アドレス値ｘが出力される。行アドレスデコーダ８７０は、行アドレス値ｘをデコードし、ハイレベルとなるデコード信号ＬＩＮＥＳＥＬ２ｘ−１，２ｘを、リセット行選択回路８１０に入力する。
【０１０６】
リセット行選択回路８１０では、ＮＯＴ回路８１１によりデコード信号ＬＩＮＥＳＥＬ２ｘ−１，２ｘの反転信号をＡＮＤ回路８１２に出力する。言い換えると、ＡＮＤ回路８１２には、ローレベルとなるデコード信号ＬＩＮＥＳＥＬ２ｘ−１，２ｘが入力される。したがって、ＡＮＤ回路８１２は、ローレベル信号とラッチ回路８１４の出力信号との論理積の演算を行い、ローレベルがラッチ回路８１４によりラッチされる。
【０１０７】
この結果、信号ＳＥＬ２ｘ−１と信号ＳＥＬ２ｘとがローレベルとなり、画素リセット走査回路２２２から出力される。信号ＳＥＬ２ｘ−１と信号ＳＥＬ２ｘとがローレベルとなることで、前述の図６に示すタイミングチャートのように、２ｘ−１行目と２ｘ行目との画素リセット動作が同時に完了する（ステップＳ１７０）。
【０１０８】
全行のリセット動作が完了するまで、つまり、行アドレス値ｘ＝Ｍとなるまで、ステップＳ１３０からステップＳ１７０との処理を繰り返す。
【０１０９】
以下では、具体例を挙げて説明する。まず、ステップＳ１３０からステップＳ１７０の繰り返しの１回目においては、ステップＳ１３０において、最初の行アドレス値ｘは０であるため、ｘ＝０がカウントアップサイクル演算回路８４０に入力される。ステップＳ１４０ａにおいて、最初の行アドレス値ｘは０であるため、カウントアップサイクル値Ｙ＝ｃが比較器８５０に出力される。
【０１１０】
ステップＳ１５０において、最初のカウントアップサイクル値Ｙ＝ｃであるため、Ｙ＝Ｈ＝ｃとなった時、比較器８５０の出力がハイレベルとなり、ハイレベルの信号がフリップフロップ回路８６０に入力される。
【０１１１】
ステップＳ１６０において、最初の行アドレス値ｘは０であるため、行アドレス値ｘはインクリメント（＋１）され、ｘ＝１となる。ステップＳ１７０において、最初の行アドレス値ｘは１であるため、１行目と２行目との画素リセットが同時に完了する。
【０１１２】
以上が、繰り返しの１回目における画素リセット走査回路２２２の動作である。
ステップＳ１３０からステップＳ１７０の繰り返しの２回目においては、ステップＳ１３０において、行アドレス値ｘは１であるため、ｘ＝１がカウントアップサイクル演算回路８４０に入力される。ステップＳ１４０ａにおいて、行アドレス値ｘは１であるため、カウントアップサイクル値Ｙ＝ａ＋ｂ＋ｃが比較器８５０に出力される。
【０１１３】
ステップＳ１５０において、カウントアップサイクル値Ｙ＝ａ＋ｂ＋ｃであるため、Ｙ＝Ｈ＝ａ＋ｂ＋ｃとなった時、比較器８５０の出力がハイレベルとなり、ハイレベルの信号がフリップフロップ回路８６０に入力される。
【０１１４】
ステップＳ１６０において、行アドレス値ｘは１であるため、行アドレス値ｘはインクリメント（＋１）され、ｘ＝２となる。ステップＳ１７０において、行アドレス値ｘは２であるため、３行目と４行目との画素リセットが同時に完了する。
【０１１５】
以下、行アドレス値ｘがＭとなるまで、すなわち、Ｍ−１行目とＭ行目とのリセットが同時に完了し、全行の画素リセットが完了するまで、ステップＳ１３０からステップＳ１７０を繰り返すことになる。
【０１１６】
以上の手順を踏むことで、画素リセット走査回路２２２は、ｎ画素１セル構成において単位セル２１１内の全ての画素のリセットを同時に完了させながら、全行の画素リセット走査を行うことができる。
【０１１７】
以下では、図１０、図１１Ａ及び図１１Ｂを用いて、図８のフローチャートと図９の構成により、幕シャッタ同期モードで後幕シャッタの走査特性に合わせた走査が可能であることを説明する。なお、図１０は、縦軸が垂直方向の位置（撮像領域２１０の各行）に対応し、横軸が時間に対応し、各行のパルスが画素リセットタイミングを示している。また、後幕シャッタ（メカシャッタ（すなわち、幕シャッタ１０２））と読み出し開始タイミングとも同図に記載している。
【０１１８】
まず、図１０に示すように、行走査部２２０は、幕シャッタ同期モードにおいて、撮像領域２１０に含まれる全ての画素の画素リセット動作を、同時に開始させる。
【０１１９】
そして、例えば、図１１Ａ及び図１１Ｂに示すように、カウントアップサイクル１、２、３、４、５、６、７がそれぞれ基準クロックのサイクルで、１５０サイクル、１４２サイクル、１２８サイクル、１０８サイクル、８２サイクル、５０サイクル、１２サイクルとなるように、リセット走査レジスタ２２３のカウントアップ係数レジスタをａ＝−３、ｂ＝−５、ｃ＝１５０に設定する。この場合、１行目と２行目のリセット動作完了後の１５０サイクル後に３行目と４行目のリセット動作が完了する。次に、３行目と４行目のリセット動作が完了した１４２サイクル後に５行目と６行目のリセット動作が完了する。次に、５行目と６行目のリセット動作が完了した１２８サイクル後に７行目と８行目のリセット動作が完了する。次に、７行目と８行目のリセット動作が完了した１０８サイクル後に９行目と１０行目のリセット動作が完了する。次に、９行目と１０行目のリセット動作が完了した８２サイクル後に１１行目と１２行目のリセット動作が完了する。次に、１１行目と１２行目のリセット動作が完了した５０サイクル後に１３行目と１４行目のリセット動作が完了する。次に、１３行目と１４行目のリセット動作が完了した１２サイクル後に１５行目と１６行目のリセット動作が完了する。
【０１２０】
このように、カウントアップサイクル値に従って、画素リセットを行うことで、画素リセットによる先幕電子シャッタのタイミングを、後幕シャッタの非線形な走行特性に近似することができる。具体的には、リセット走査レジスタ２２３に保持する演算係数を、メカシャッタ（幕シャッタ１０２）の走行特性に応じて決定することで、先幕電子シャッタのタイミングを走行特性に近似させることができる。幕シャッタ１０２の走行特性は、幕シャッタ１０２の動きを示しており、具体的には、撮像領域２１０の露光完了のタイミングを示す。
【０１２１】
以上説明してきたように、本発明の実施の形態に係る固体撮像装置２００は、行走査部２２０を備え、行走査部２２０は、メカニカル幕シャッタ同期モードでは、単位セル２１１に含まれる複数の画素の画素リセット動作を同時に完了させる。
【０１２２】
この構成によれば、単位セル２１１内の全ての画素のリセット状態差を無くし、状態差に起因する残像や横線を防止するため、画質劣化を抑えることができる。
【０１２３】
また、本発明の実施の形態に係る固体撮像装置２００は、行アドレスカウンタ８３０のカウントアップサイクル演算回路８４０及びリセット走査レジスタ２２３を備え、リセット走査レジスタ２２３が保持するパラメータ（演算係数）に従って、画素リセット走査を行う。
【０１２４】
この構成によれば、メカニカル幕シャッタの走行特性が非線形である場合でも、メカニカル幕シャッタの種類が異なる場合でも、画素リセット走査の走査特性をきめ細かく合わせることができる。
【０１２５】
また、図１０にも示すように、行走査部２２０は、幕シャッタ同期モードにおいて、単位セル２１１に含まれる画素の画素リセット動作の一部を、単位セルに含まれる画素間で並行して行わせる。つまり、画素リセット動作の開始から完了までの期間の一部を、単位セルに含まれる画素間で並行して行わせる。
【０１２６】
例えば、画素リセット動作を並行させない場合、メカシャッタの走行特性によっては、十分なリセット動作を確保できない場合が考えられる。本構成によれば、画素リセット動作の一部を並行して行わせることで、十分なリセット期間を確保し、残像を抑制することができる。
【０１２７】
以上のように、本実施の形態に係る固体撮像装置によれば、幕シャッタ同期モードでは、複数の画素が１個のリセットトランジスタと１個のフローティングディフュージョン部とを共用する複数画素１セル構成であっても、単位セル内の全ての画素のリセット動作を同時に完了させる。このため、リセット状態差に起因する残像や横線を防止でき、画質の劣化を招くことなく、先幕電子シャッタを用いた撮像が可能となる。
【０１２８】
また、本実施の形態に係る固体撮像装置は、行アドレスカウンタ８３０のカウントアップサイクル演算回路８４０及びリセット走査レジスタ２２３を備え、リセット走査レジスタ２２３が保持するパラメータ（演算係数）に従って、画素リセット走査を行うため、露光開始の走査特性を後幕シャッタとの走行特性に合わせることが可能となる。
【０１２９】
以上、本発明に係る固体撮像装置、撮像装置及びその駆動方法について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を当該実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【０１３０】
例えば、図４及び図５では、信号ＲＳｉを信号ＴＸｉと同じく、行毎に制御する波形で示しているが、信号ＲＳｉについては、全行分を画素リセット期間中にアクティブ（ハイレベル）にし、信号ＴＸｉのみで、画素リセット走査を行うなどの制御を行うことも可能である。
【０１３１】
なお、図４〜図６に記載したＶＲは、画素の電源であり、図２に示した画素構成の場合、読み出し時に電圧制御を行うことがあるため、念のために記載しているが、画素リセット走査時は電源電位を保ったままでよいため、本発明には直接関係しない。
【０１３２】
また、本実施の形態に係る固体撮像装置２００は、図１２に示すように、撮像領域２１０と、行走査部２２０と、２つのカラムアンプ２１５ａ及び２１５ｂと、Ａ／Ｄ変換回路２４０ａ及び２４０ｂと、２つの水平走査部２５０ａ及び２５０ｂと、２つの出力インタフェース回路２６０ａ及び２６０ｂとを備え、２つの列信号を複数の方向（例えば、２方向）から出力する構成を用いることもできる。
【０１３３】
なお、本発明は、画素の詳細構成に依らず、適用可能である。例えば、本発明では、図１３及び図１４のように、単位セル内に選択トランジスタ９０６を備えた構成を用いることができる。図１３は、本発明の実施の形態の変形例に係る単位セル内に選択トランジスタを備えた場合の固体撮像装置内の単位セルの詳細な構成例を示す図である。
【０１３４】
図１３に示す単位セル２１１は、２個のフォトダイオード７０１と、２個の転送トランジスタ７０２と、１個のフローティングディフュージョン部７０３と、１個のリセットトランジスタ７０４と、１個のＳＦトランジスタ７０５と、１個の選択トランジスタ９０６とを備える。つまり、２個のフォトダイオード７０１及び２個の転送トランジスタ７０２に対して、１個のフローティングディフュージョン部７０３と、１個のリセットトランジスタ７０４と、１個のＳＦトランジスタ７０５と、１個の選択トランジスタ９０６とが設けられている。
【０１３５】
２個のフォトダイオード７０１の信号電荷が各転送トランジスタ７０２を通り、フローティングディフュージョン部７０３に転送される。そして、ＳＦトランジスタ７０５によって増幅された後、選択トランジスタ９０６を通って読み出される。
【０１３６】
図１４は、単位セル２１１内に選択トランジスタ９０６を備えた場合の固体撮像装置２００の詳細な構成例を示す図である。具体的には、行走査部２２０のリセット走査に係る部位について、撮像領域２１０との接続を説明する。なお、行走査部２２０が含む画素読み出し走査回路、及びこれに接続し、画素読み出しにのみ係る回路は、本図では省略している。
【０１３７】
図１４に示すように、行走査部２２０は、図２に示す行走査部２２０の構成に加えて、さらに、複数のＡＮＤ回路９３２と、複数のＯＲ回路９３３と、複数のバッファ２２９とを備える。また、パルス発生回路２２１は、さらに、撮像領域２１０の各行に共通の信号である原信号ＳＬｇを生成する。原信号ＳＬｇは、単位セル２１１の選択トランジスタ９０６のＯｎ／Ｏｆｆを制御する信号ＳＬｉの原信号である。
【０１３８】
複数のＡＮＤ回路９３２はそれぞれ、撮像領域２１０に配列された複数の画素の行毎に設けられ、原信号ＳＬｇと行選択信号ＳＥＬｉとの論理積を演算し、演算結果をＯＲ回路９３３に出力する。
【０１３９】
複数のＯＲ回路９３３はそれぞれ、撮像領域２１０に配列された単位セル２１１毎に設けられ、ＡＮＤ回路９３２の出力信号の論理和を演算する。演算結果は、バッファ２２９を介して、単位セル２１１の選択トランジスタ９０６に出力される。ＯＲ回路９３３は、単位セル２１１（具体的には、選択トランジスタ９０６）に対応して設けられるので、単位セル２１１に含まれる画素のいずれかが選択された場合に、選択トランジスタ９０６を制御することができる。
【０１４０】
以上のように、単位セル２１１の構成が図３に示す構成と異なる場合であっても、行走査部２２０の構成を変更することで、本発明を適用することができる。
【０１４１】
また、トランジスタのゲート端子及び配線が形成された面と同じ面側に形成される構造とともに、画素が半導体基板の裏面、すなわち、トランジスタのゲート端子及び配線が形成された面に対して裏面側に形成される、いわゆる、裏面照射型イメージセンサ（裏面照射型固体撮像装置）の構造を用いることもできる。
【０１４２】
また、画素からの信号出力経路の回路方式として、カラムアンプ２１５やＡ／Ｄ変換回路２４０がある構成を説明したが、これらが無い構成であっても、適用可能である。
【０１４３】
また、本実施の形態では、行アドレスカウンタ８３０のカウントアップサイクル演算回路８４０及びリセット走査レジスタ２２３を行走査部２２０が備える例について説明した。これに対して、本実施の形態の固体撮像装置２００の中であれば、他のブロックが含んでいてもよい。また、例えば、本実施の形態の固体撮像装置２００と同一シリコン基板上に画像信号処理部３００やカメラシステム制御部４００を搭載する場合、リセット走査レジスタ２２３を、画像信号処理部３００やカメラシステム制御部４００が備えてもよい。
【０１４４】
また、本実施の形態では、カウントアップサイクル演算回路８４０が使用する演算式をＹ＝ａｘ2＋ｂｘ＋ｃという２次方程式とした。これに対して、例えば、カウントアップサイクル演算回路８４０は、演算式としてＹ＝ｕ1ｘk＋ｕ2ｘk-1＋ｕ3ｘk-2＋…＋ｕkｘ＋ｕk+1なるｋ次方程式を用いてもよい。この場合、後幕シャッタの走行特性に合わせてｋが選択される。ここで、ｋは、１以上の自然数であり、ｕiは、カウントアップ係数レジスタである。
【０１４５】
また、本実施の形態では、リセット走査パラメータとして、行アドレスカウンタ８３０のカウントアップサイクル値が変化する場合について説明した。これに対して、例えば、行アドレスカウンタ８３０のカウントアップサイクル値ではなく、幕シャッタ同期モードの開始から、各行の画素リセット動作の完了までのサイクル値をパラメータとしてもよい。この場合でも、本発明の効果は何ら変わらない。
【０１４６】
また、本発明の実施の形態に係る単位セルの構成において、２画素１セル構成で説明したが、４画素１セル構成や、さらに、複数のフォトダイオードが共有化された構成であってもよい。これらの場合でも、同様の効果を得ることができ、特に限定されることはないすなわち、上記では２つの画素で読み出し部を共有しているが、３画素あるいは４画素などより多くの画素で共有する構成にしてもよい。さらに、共有する画素は複数の列にまたがってもよい。
【０１４７】
例えば、ｎ画素１セル構成の場合は、１つの単位セルには行走査部から、ｎ個の転送トランジスタのＯｎ／Ｏｆｆ制御用のｎ本の走査線と、１個のリセットトランジスタのＯｎ／Ｏｆｆ制御用の１本の走査線とが接続される。
【０１４８】
また、行走査部２２０は、幕シャッタ同期モードにおいて、単位セル２１１の画素リセット動作の開始から完了までの期間を、撮像領域２１０の全ての画素において一定にしてもよい。つまり、図１０に示す構成では、画素リセット動作の開始タイミングを全ての撮像領域２１０において同時に開始させたのに対して、例えば、後幕シャッタ（メカシャッタ）の走行特性に応じて、画素リセット動作の開始タイミングを制御することで、画素リセット動作の開始から完了までの期間を、全ての画素において一定にしてもよい。
【０１４９】
これによれば、画素リセット動作の期間を全ての撮像領域において一定にすることで、リセット期間の長さに起因する残像などの状態差を抑制することができる。
【０１５０】
なお、本発明に係る固体撮像装置２００を備える撮像装置１０は、例えば、図１５（ａ）及び（ｂ）に示すような、デジタルスチルカメラ、デジタルビデオカメラなどである。
【産業上の利用可能性】
【０１５１】
本発明に係る撮像装置及び固体撮像装置は、ｎ画素１セル構成の固体撮像装置において、先幕電子シャッタと後幕メカシャッタとを利用するメカニカル幕シャッタ同期モードにおける画質劣化を抑えることができるという効果を奏し、例えば、一眼レフデジタルスチルカメラ、一眼デジタルスチルカメラ、デジタルスチルカメラなどに利用できる。
【符号の説明】
【０１５２】
１０  撮像装置
１００  光学系
１０１  レンズ
１０２  幕シャッタ
２００  固体撮像装置
２１０  撮像領域
２１１  単位セル
２１５、２１５ａ、２１５ｂ  カラムアンプ
２２０  行走査部
２２１  パルス発生回路
２２２  画素リセット走査回路
２２３  リセット走査レジスタ
２２４、２２５、８１２、９３２  ＡＮＤ回路
２２６、８１３、８８０、９３３  ＯＲ回路
２２７、８６０  フリップフロップ回路
２２８  セレクタ
２２９  バッファ
２３０  ディレイクロック
２３１  幕シャッタ有効信号
２４０、２４０ａ、２４０ｂ  Ａ／Ｄ変換回路
２４１、８５０  比較器
２４２  カラムデジタルメモリ
２５０、２５０ａ、２５０ｂ  水平走査部
２６０、２６０ａ、２６０ｂ  出力インタフェース回路
２７０  ＤＡＣ回路
２８０  通信・タイミング制御部
３００  画像信号処理部
４００  カメラシステム制御部
５００  画像メモリ
６００  画像表示デバイス
７０１  フォトダイオード
７０２  転送トランジスタ
７０３  フローティングディフュージョン部
７０４  リセットトランジスタ
７０５  ＳＦトランジスタ
８１０  リセット行選択回路
８１１  ＮＯＴ回路
８１４  ラッチ回路
８２０  基準クロックカウンタ
８３０  行アドレスカウンタ
８４０  カウントアップサイクル演算回路
８７０  行アドレスデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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