(57)【特許請求の範囲】
【請求項１】
半導体チップに、外部との接続に利用される複数個の端子と、
前記端子に接続されるバッファ及び保護回路と、
外部から所定の端子に供給される第１の電源電圧をこれより低い少なくとも１種類の内部電源電圧に降圧する複数個のレギュレータと、
前記複数個のレギュレータの出力が結合され前記内部電圧が供給される電源配線と、
前記レギュレータへ参照電圧を供給する参照電圧配線と、
前記内部電源電圧を受けて動作する第１の内部回路とを有し、
前記レギュレータは、複数の前記バッファ及び保護回路が、チップ辺に沿って並列に配置されて形成される周辺領域に配置され、
前記電源配線は、前記周辺領域を周回して配置され、
前記参照電圧配線は、前記周辺領域に沿い周回して配置され、
前記参照電圧を各レギュレータに供給するための前記参照電圧配線は、途中で分断されて開ループを成すことを特徴とする半導体集積回路。
【請求項２】
前記半導体チップに、前記第１の電源電圧を利用する第２の内部回路を有し、
前記第２の内部回路として、前記第１の内部回路から出力される信号を第１の電源電圧で規定される信号振幅に変換して出力するレベル変換回路を有して成るものであることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記半導体チップに、前記第１の電源電圧を利用する第２の内部回路を有し、
前記第２の内部回路として、降圧電圧の参照電圧を形成し前記レギュレータに供給する参照電圧発生回路を有して成るものであることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記参照電圧配線に対し、回路の接地電圧が供給されるシールド配線が同一配線層に並設されて成るものであることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記参照電圧配線の上下に更に別のシールド配線又はシールド領域が並設されて成るものであることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記半導体チップに、前記第１の電源電圧を利用する第２の内部回路を有し、前記第２の内部回路として、上記複数のレギュレータの活性・非活性を制御する活性化制御手段を有して成るものであることを特徴とする請求項１記載の半導体集積回路。
【請求項７】
前記活性化制御手段は単数又は複数のレギュレータ毎に別々に活性化制御可能であることを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記複数個のレギュレータの内の単数又は一部の複数個のレギュレータは残りのレギュレータに比べて電流駆動能力若しくは消費電流が小さくされて成り、前記活性化制御手段は、半導体集積回路の第１の動作モードに応答して全てのレギュレータ又は電流駆動能力若しくは消費電流が小さくされたレギュレータを除いた残りのレギュレータを活性状態とし、半導体集積回路の第２の動作モードに応答して前記電流駆動能力若しくは消費電流が小さくされたレギュレータを活性状態とするものであることを特徴とする請求項６記載の半導体集積回路。
【請求項９】
前記第２の内部回路として、前記レギュレータに比べて電流駆動能力若しくは消費電流が小さくされるサブレギュレータを有して成り、前記活性化制御手段は半導体集積回路の第１の動作モードに応答して前記レギュレータを活性状態とし、半導体集積回路の第２の動作モードに応答して前記サブレギュレータを活性状態とするものであることを特徴とする請求項６記載の半導体集積回路。
【請求項１０】
半導体チップに、外部との接続に利用される端子が複数個配置される第１の領域と、
前記端子に接続されるバッファ及び保護回路が配置され、且つ外部から所定の端子に供給される第１の電源電圧をこれより低い少なくとも１種類の内部電源電圧に降圧する複数個のレギュレータが配置される第２の領域と、
前記内部電源電圧を受けて動作する第１の内部回路が配置される第３の領域と、前記第１の電源電圧を用いる第２の内部回路が配置される第４の領域とを有し、
前記レギュレータは、前記第１の電源電圧を受ける端子及び回路の接地電圧を受ける端子の近傍に配置されて成り、
前記複数個のレギュレータの出力が結合され前記第１の内部回路に前記内部電源電圧を供給する電源線と、前記レギュレータへ参照電圧を供給する参照電圧配線とを有し、
前記電源配線前記第２の領域上を周回して配置され、
前記参照電圧配線は前記第２の領域に沿い周回して配置され、
前記参照電圧を各レギュレータに供給するための前記参照電圧配線は、途中で分断されて開ループを成すことを特徴とする半導体集積回路。
【請求項１１】
前記電源線は閉ループ状に形成されることを特徴とする請求項１０記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は外部電源電圧を降圧するレギュレータが内蔵された半導体集積回路、更にはレギュレータのレイアウト方法に関し、例えば、半導体チップの小型化及び低消費電力が求められる携帯情報端末等のデータ処理システムに適用して有効な技術に関する。
【背景技術】
【０００２】
外部電源電圧（Ｖｅｘｔ：例えば３．３Ｖ、５Ｖ等)よりも低い内部電源電圧（Ｖｉｎｔ：例えば１．８Ｖ、１．５Ｖ等)で動作する内部回路を有する半導体集積回路において、外部電源電圧を降圧して内部電源電圧を生成する降圧電源回路を有するものがある。従来は、この降圧電源回路から内部回路までの配線の寄生抵抗に起因する内部電源電圧の不所望な電圧低下を抑えるために、複数の降圧電源回路をオンチップ化すると共に、それらの降圧電源回路を電源パッドの近傍に配置して電源パッドから降圧電源回路までの配線の寄生抵抗に起因する外部電源電圧の不所望な電圧低下も低減するという技術が知られている。そのような技術について記載された文献の例として、特開平９−２８９２８８号公報、特開平２−２２４２６７号公報がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２８９２８８号公報
【特許文献２】特開平２−２２４２６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者はそれら技術について検討した。これによれば、従来技術では、降圧電源回路から内部回路までの配線の寄生抵抗に起因する内部電源電圧の不所望な電圧低下及び電源パッドから降圧電源回路までの外部電源電圧の不所望な低下を抑えるために複数の降圧電源回路を電源パッドの近傍に配置しているが、複数の降圧電源回路をオンチップ化することによるチップ占有面積の増大については特に考慮されておらず、この面積オーバーヘッドを低減する手段について、明確な解決策は示されていない。
【０００５】
更に本発明者は、そもそも降圧電圧を用いることによって企図する低消費電力を促進することについて検討し、その結果、半導体集積回路の内部状態に応じて降圧電圧のレベルを制御すること、降圧電圧で動作される回路のサブスレッショルドリーク電流低減のために基板電圧を変えて閾値電圧を制御しようとするとき降圧電圧及び外部電源電圧などを使い分けることの有用性を見出した。
【０００６】
本発明の目的は、外部電源電圧を降圧するレギュレータを内蔵することによるチップ面積の増大を抑え、且つ降圧電圧の安定化を実現できる半導体集積回路を提供することにある。
【０００７】
本発明の別の目的は、降圧電圧を用いることによる低消費電力を更に促進することができる半導体集積回路を提供することにある。
【０００８】
本発明のその他の目的は、外部電源電圧を降圧するレギュレータを内蔵することによるチップ面積の増大を抑え、且つ降圧電圧の安定化を実現できる半導体集積回路の設計を容易化することができる半導体集積回路の設計方法を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
〔１〕《バッファ及び保護回路領域》本発明に係る半導体集積回路は、半導体チップに、信号や電源の入出力に関係する複数のパッド電極などの外部端子（２０）を配置するために設けられた第１の領域（１）を有し、その第１の領域（１）の隣には信号や電源の入出力に関係するバッファ及び保護素子を配置するための第２の領域（２）が配置され、この第２の領域を用いて、半導体チップ（１０）の外部から供給される第１の電源電圧（Ｖｅｘｔ)をこれより低い少なくとも１種類の内部電源電圧（Ｖｉｎｔ)に降圧するための複数のレギュレータ（１５０〜１５７）が配置される。詳しくは、レギュレータは、前記バッファ及び保護回路が形成され且つそれらのレイアウトの幅で大凡決まる幅の領域を用いて、前記第１の電源電圧を受ける外部端子及び回路の接地電圧を受ける外部端子の近傍に配置される。第３の領域には前記内部電源電圧を受けて動作する第１の内部回路が配置される。
【００１２】
第２の領域において、前記第１の電源電圧を受ける外部端子及び回路の接地電圧を受ける外部端子の近傍は、信号用の外部端子とは異なってバッファが不要であるから、本来的に空きがあり、レギュレータのレイアウトは比較的容易である。前記バッファや保護回路は基本的に外部端子毎に配置されれば十分であり、その数は半導体集積回路全体における実装回路の数に比べて少なく、前記第２の領域に代表される領域は実質的に空地率の高い領域とされている。
【００１３】
第２の領域に代表されるように、バッファ及び保護回路が形成され且つそれらのレイアウトの幅で大凡決まる幅の領域に、複数個のレギュレータを配置することにより、レギュレータを比較的容易に増やせ、また、増やしても、それに比例してチップ面積を大きくする必要性は殆どない。したがって、外部電源電圧を降圧するレギュレータを内蔵することによるチップ面積の増大を抑え、且つ第１の内部回路に必要な最大電流を確保することが簡単であるから、降圧電圧の安定化の実現も容易である。
【００１４】
〔２〕《電源幹線》半導体集積回路は、前記複数個のレギュレータの出力が結合され前記第１の内部回路に前記内部電源電圧を供給する電源幹線などの電源配線（Ｌ２０）を有する。望ましい態様では、前記電源配線を閉ループ状に形成するとよい。これは、電源配線上で内部電源電圧を容易に均一化することを達成させ、半導体チップに広範に分散する多くの回路に一定の安定した内部電源電圧の供給を可能にする。
【００１５】
前記電源配線上において前記レギュレータの出力結合点の間の寄生抵抗が相互に大凡等しくなるようにする。これにより、内部電源電圧は更にレベルが均一化する。見方を変えれば、前記電源配線上において前記レギュレータの出力結合点の間の距離を相互に大凡等しくすればよい。
【００１６】
半導体集積回路化されるべきレギュレータという点では、レギュレータであってもチップ占有面積には制限を受けるから、レギュレータにシリーズレギュレータを採用することが得策である。このとき、チップ占有面積の増大防止の観点よりすれば、安定化容量を半導体集積回路の外付け部品とするのがよい。そのために、前記電源配線に接続する外部端子（２０Ａ−２）を設け、この外部端子に安定化容量（Ｃ１０）を外付けで接続すればよい。
【００１７】
〔３〕《レベル変換回路》第１の電源電圧で動作する回路と内部電源電圧で動作する回路との間で信号の受け渡しを行なうとき、前者から後者への信号入力はそのまま行えばよい。逆の場合には、動作電源よりも振幅の小さな信号を入力することになり、例えばＣＭＯＳ入力回路において入力信号の論理レベルが中間レベルになって不所望な貫通電流を生じたりする虞がある。そのような虞を未然に防止するには、前記第１の電源電圧を利用する第２の内部回路として、前記第１の内部回路から出力される信号を第１の電源電圧で規定される信号振幅に変換して出力するレベル変換回路（Ｇ３）を利用すればよい。例えば、第１の論理回路の出力を前記第２の領域のバッファに供給するとき、その出力信号を前記レベル変換回路を通してバッファに供給する。
【００１８】
〔４〕《参照電圧発生回路》レギュレータで降圧電圧を生成するとき、目的とする電圧を規定するのに参照電圧を必要とする場合、前記第１の電源電圧を利用する第２の内部回路として、降圧電圧の参照電圧を形成して前記レギュレータに供給する参照電圧発生回路（６０）を設ければよい。
【００１９】
前記参照電圧を各レギュレータに供給するとき、参照電圧配線によるアンテナ効果を抑制するには、途中で分断されて開ループを成す参照電圧配線（Ｌ１０）を採用すればよい。
【００２０】
前記参照電圧配線は大凡前記レギュレータの配置に沿って配置し、回路の接地電圧が供給されるシールド配線を同一配線層に並設し、また、その上下には更に別のシールド配線又はシールド領域を並設してもよい。クロストークなどの影響で参照電圧が変動するのを抑制若しくは低減することができる。
【００２１】
半導体集積回路のプロセスばらつきの影響を考慮すると、前記参照電圧発生回路は、トリミング情報によって回路特性が決定される基準電圧発生回路（１００）の出力電圧に基づいて参照電圧を生成し、前記トリミング情報を保持する電気的に書き込み可能な不揮発性メモリを有する構成を採用してよい。ウェーハプローブテストの一環として基準電圧発生回路の特性を測定し、プロセスばらつきの影響による特性変動分をキャンセルするトリミング情報を取得し、これを不揮発性メモリ（１３５）に初期書き込みしておく。半導体集積回路に対するリセット処理の一環等として不揮発性メモリから前記トリミング情報を読み出して基準電圧発生回路にラッチさせ、ラッチされたトリミング情報に従って基準電圧を発生させればよい。
【００２２】
前記参照電圧発生回路は、複数種類の参照電圧の中から選ばれた参照電圧を出力可能に構成してよい。例えば半導体集積回路がクロック同期動作される場合、クロック周波数を低くして低速動作させる場合には参照電圧を低くして第１の回路を低速動作させ、クロック周波数を高くして高速動作させる場合には参照電圧を高くして第１の回路を高速動作させることができる。
【００２３】
そのような参照電圧の選択制御は、動作モードに応じてＣＰＵなどの制御手段（１２０）から参照電圧発生回路に与えられる指示に応答して行なうようにしてよい。例えば、マイクロプロセッサ若しくはデータプロセッサなどの半導体集積回路において、スタンバイモード若しくはスリープモードにおいてレベルの低い参照電圧を選択させ、アクティブモードにおいてレベルの高い参照電圧を選択させる。
【００２４】
〔５〕《活性化制御》半導体集積回路の低消費電力化を進める場合、前記第１の電源電圧を利用する第２の内部回路として、レギュレータの活性・非活性を制御する活性化制御手段（７０）を採用するとよい。
【００２５】
前記活性化制御手段は単数又は複数のレギュレータ毎に別々に活性化制御可能である。例えば、アクティブモードでは全てのレギュレータを動作させ、スタンバイモード若しくはスリープモードでは一部のレギュレータだけを動作させる制御が可能になる。また、一部のレギュレータを電流駆動能力若しくは消費電流の小さな回路で構成し、スタンバイモード若しくはスリープモードではそのような一部のレギュレータだけを動作させてもよい。
【００２６】
また、電流駆動能力若しくは消費電流の小さな１個若しくは少数のサブレギュレータ（８０）を第１の電源電圧利用の第２の内部回路として第４の領域に形成し、活性化制御手段（７０）には、半導体集積回路のアクティブモードのような第１の動作モードに応答して第２の領域に形成されたレギュレータを活性状態とし、半導体集積回路のスタンバイモード若しくはスリープモードのような第２の動作モードに応答して前記サブレギュレータを活性状態とすればよい。
【００２７】
〔６〕《スイッチングレギュレータ制御》半導体集積回路に内蔵するレギュレータだけでは必要な電流供給能力を十二分に得ることができない場合がある。そこで、予めこれに対処し易くするために、スイッチングレギュレータの外付け利用を想定し、前記複数個のレギュレータを有する前記半導体チップに、前記第２の回路として、スイッチングレギュレータのドライバ制御回路（９０）を予め設けておき、ドライバ制御回路で生成されるドライブ制御信号の外部出力端子に幾つかの外部端子（２０Ｂ−１，２０Ｂ−２）を割り当てる。
【００２８】
外付けスイッチングレギュレータを用いる場合、その電圧出力端子を所定の外部端子（２０Ｂ−３）に結合する。当該所定の外部端子は、前記複数個のレギュレータの出力が結合されていて前記第１の内部回路に内部電源電圧を供給する電源配線に接続している。この場合には半導体集積回路内蔵のレギュレータの動作は必要ない。前記レギュレータ又は前記ドライバ制御回路のいずれか一方を固定的に非活性状態に制御する非活性化制御手段（７０，１３５）を採用するとよい。例えば、電気ヒューズ若しくは電気的に書き換え可能な不揮発性メモリ素子を用いたフラッシュメモリヒューズを非活性化制御手段に用いればよい。
【００２９】
スイッチングレギュレータのドライバ制御回路を内蔵しておけば、必要な電流駆動能力に応じたパワートランジスタを持つスイッチングレギュレータを自由に選べ、その反面、半導体集積回路に内蔵するのはロジック回路としてのドライバ制御回路だけであるから、それによるチップ占有面積の増大を比較的小さく抑えることができる。
【００３０】
〔７〕《基板バイアス制御回路》ＭＯＳ（Metal Oxide Semiconductor）又はＭＩＳ（Metal Insulated Semiconductor）トランジスタなどのスイッチング素子の動作速度とサブスレッショルドリーク電流はその閾値電圧に依存する。動作周波数を向上する為には、閾値電圧を下げればよいが、閾値電圧をあまり低く設定すると、トランジスタのサブスレッショルド特性によってＭＯＳトランジスタを完全にオフすることができなくなり、サブスレッショルドリーク電流が増大し、半導体集積回路の消費電力が非常に大きくなる。スイッチングトランジスタに順方向の基板バイアスを与えるようにすれば、閾値電圧が小さくなって、動作は一層高速化する。トランジスタに逆方向の基板バイアスを与えるようにすれば、閾値電圧が大きくなって、非導通時のサブスレッショルドリーク電流も少なくなり、低電力動作を促進する。
【００３１】
基板バイアスとはスイッチングトランジスタの基板電位をソース電位と異なる電位にすることを意味する。ｎチャネル型ＭＯＳトランジスタの基板電位をソース電位よりも低く（逆方向バイアス状態）すれば閾値電圧はバイアスをかけない場合に比べて増加し、ソース電位よりも高く（順方向バイアス状態）すれば閾値電圧はバイアスをかけない場合に比べて減少する。ｐチャンネル型ＭＯＳトランジスタの基板電位をソース電位よりも高く（逆方向バイアス状態）すれば閾値電圧はバイアスをかけない場合に比べて増加し、ソース電位よりも低く（順方向バイアス状態）すれば閾値電圧はバイアスをかけない場合に比べて減少する。
【００３２】
前記レギュレータを有する半導体集積回路に、前記第１の電源電圧で動作する第２の内部回路として、前記第１の内部回路を構成するスイッチング素子の基板電位を制御する基板バイアス制御回路（７１）を設け、この基板バイアス制御回路には、前記第１の電源電圧及び前記内部電源電圧を利用し、半導体集積回路の動作モードに応じて基板電位を制御させる。例えば、第１の内部回路のスタンバイ状態若しくはスリープ状態においてスイッチング素子に逆方向基板バイアス状態を与える。これにより、スタンバイ状態若しくはスリープ状態のように殆どの内部回路が実質的に動作しなくてもよいとき、スイッチングトランジスタの閾値電圧が大きくなってサブスレッショルドリーク電流が減少する。アクティブモードでは基板バイアスをかけなくてもよく、スイッチングトランジスタのソースと基板を同電位にしておけばよい。
【００３３】
具体的な態様として、前記基板バイアス制御回路は、半導体集積回路のアクティブモードのような第１の動作モードに応じて第１の内部回路の基板電位を前記内部電源電圧及び接地電圧で規定し、半導体集積回路のスタンバイモードなどの第２の動作モードに応じて第１の内部回路の基板電位を前記第１の電源電圧及び前記接地電圧を降圧した回路の負電圧で規定する。
【００３４】
〔８〕《設計方法》前記レギュレータを有する半導体集積回路の設計では、前記バッファのレイアウトで決まる幅に大凡等しい幅で、前記レギュレータを、前記第１の電源電圧を受ける外部端子及び回路の接地電圧を受ける外部端子の近傍に配置するステップを含めばよい。このステップにおいて、前記第１の内部回路に必要な供給電流に応じてセルライブラリから選択したレギュレータを配置すれば、前記半導体集積回路の設計を比較的容易に行なうことが可能である。
【００３５】
〔９〕本発明の更に別の観点による半導体集積回路は、前記レギュレータをアンプ部とトランジスタ回路部とにより構成し、前記アンプ部を、外部端子に接続されるバッファ及び保護回路が形成される領域内に配置し、前記トランジスタ部を前記バッファ及び保護回路が形成される領域よりも内側の領域に配置する。例えば、半導体チップに、外部との接続に利用される端子が複数個配置される端子領域（１）と、前記端子に接続されるバッファ及び保護回路が配置され、且つ外部から所定の端子に供給される第１電源電圧をこれより低い少なくとも１種類の内部電源電圧に降圧する複数個のレギュレータの配置に利用される第１の回路領域（領域２の外側の部分領域）と、前記内部電源電圧を受けて動作する第１の内部回路が配置される第２の回路領域（３）と、前記第１の電源電圧を用いる第２の内部回路が配置される第３の回路領域（４）とを有し、前記前記アンプ部は前記第１の回路領域内に配置する。前記トランジスタ回路部は、前記第１の回路領域と前記第２の回路領域との間又は前記第１の回路御領域と前記第３の回路領域との間の領域（領域２の内側の部分領域）に配置する。これにより、前記レギュレータの配置に対する自由度を増すことができる。
【発明の効果】
【００３６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３７】
すなわち、外部電源電圧よりも低い内部電源電圧で動作する内部回路を持つ半導体集積回路において、内部電源電圧を生成するレギュレータを、バッファ及び保護素子を配置するための領域、或いはバッファのレイアウトの幅で大凡決まる幅のバッファレイアウト領域を用いて配置することにより、降圧電源回路のオンチップ化による面積オーバヘッドを低減することができる。
【００３８】
さらに、降圧電圧を伝達するループ状の電源幹線を用い、電源幹線に外付け安定化容量を接続するための電極パッドを設け、動作モードに応じて降圧のための参照電位を切り換えたりレギュレータの活性・非活性化を制御したり、或いは外部電源電圧及び降圧電圧を利用して基板バイアス制御を行なうこと等により、低消費電力を更に促進することができる。
【００３９】
また、前記レギュレータを有する半導体集積回路の設計では、前記バッファのレイアウトで決まる幅に大凡等しい幅で、前記レギュレータを、前記第１の電源電圧を受けるパッド電極及び回路の接地電圧を受けるパッド電極の近傍に配置すればよく、このとき、前記第１の内部回路に必要な供給電流に応じてセルライブラリから選択したレギュレータを配置すれば、そのような半導体集積回路の設計も比較的容易に行なうことが可能になる。
【図面の簡単な説明】
【００４０】
【図１】本発明に係る半導体集積回路の一例を示す説明図である。
【図２】シリーズレギュレータの一例を示す回路図である。
【図３】レギュレータを構成する差動増幅器を例示する回路図である。
【図４】シリーズレギュレータの基本的な配置構成を例示するレイアウトパターンである。
【図５】シリーズレギュレータをチップコーナ部分に配置したレイアウトパターンである。
【図６】シリーズレギュレータをチップコーナ部分に配置した別のレイアウトパターンである。
【図７】参照電圧配線の平面的な構成を例示するレイアウトパターンである。
【図８】参照電圧配線近傍の断面構造を例示する縦断面図である。
【図９】第２の領域におけるシリーズレギュレータと配線との接続状態の詳細を例示するレイアウトパターンである。
【図１０】レギュレータと電源パッドとの接続状態を例示する回路図である。
【図１１】電源パッドとこれに接続する保護素子を例示する回路図である。
【図１２】信号出力用バッファとこれに接続する保護素子を例示する回路図である。
【図１３】信号入力用バッファとこれに接続する保護素子を例示する回路図である。
【図１４】レベル変換回路等を例示する回路図である。
【図１５】参照電圧発生回路が不要なシリーズレギュレータを採用した半導体集積回路の一例を示す説明図である。
【図１６】複数個のシリーズレギュレータを別々に活性・非活性化制御できるようにした半導体集積回路の一例を示す説明図である。
【図１７】他に比べて電流駆動能力の小さいシリーズレギュレータも併せて搭載した半導体集積回路の一例を示す説明図である。
【図１８】複数種類の内部電源電圧を用いるようにした半導体集積回路の一例を示す説明図である。
【図１９】パッド電極を介して半導体チップに１個の安定化容量を外付け可能にした半導体集積回路の一例を示す説明図である。
【図２０】パッド電極を介して半導体チップに複数個の安定化容量を外付け可能にした半導体集積回路の一例を示す説明図である。
【図２１】半導体チップの外部にも内部電源電圧用の電源幹線を周回可能にした半導体集積回路の一例を示す説明図である。
【図２２】サブシリーズレギュレータ及び基板バイアス制御回路を追加した半導体集積回路の一例を示す説明図である。
【図２３】半導体集積回路の動作モードと回路の活性・非活性化制御態様とを例示する説明図である。
【図２４】半導体集積回路の動作状態に応じた基板バイアス制御態様を例示する説明図である。
【図２５】チャージポンプ回路の一例を示す回路図である。
【図２６】スイッチングレギュレータのドライバ制御回路を内蔵した半導体集積回路の一例を示す説明図である。
【図２７】図２２と図２６の構成を共に備える半導体集積回路の一例を示す説明図である。
【図２８】図２７の構成を回路接続と電源接続を主体に示したブロック図である。
【図２９】基準電圧発生回路及びそのトリミング情報を設定する回路の一例を示す回路図である。
【図３０】参照電圧用バッファを用いて第３の領域に配置される内部回路の動作周波数に応じて内部電源電圧を切り替える為の構成を例示する回路図である。
【図３１】半導体集積回路のレイアウト設計方法を概略的に示す説明図である。
【図３２】シリーズレギュレータのマスクパターンのデータによって規定される回路パターンの一例を示すレイアウトパターンである。
【図３３】図３２のレイアウトパターンにリンクされる回路接続データによって特定される回路図である。
【図３４】図３２のレイアウトパターンにリンクされる回路シンボルデータによって特定されるシンボル説明図である。
【図３５】図１の回路構成による面積オーバーヘッド低減による効果の一例を示す説明図である。
【図３６】シリーズレギュレータの集中タイプと分散タイプを夫々別々の半導体集積回路として表した説明図である。
【図３７】不所望な電圧ドロップの抑制について定量的な効果を例示するための説明図である。
【図３８】本発明に係る半導体集積回路の更に別の例を示す説明図である。
【図３９】シリーズレギュレータの配置を例示するレイアウトパターンである。
【図４０】シリーズレギュレータをチップコーナ部に配置した一例を示すレイアウトパターンである。
【発明を実施するための形態】
【００４１】
図１には本発明に係る半導体集積回路の第１の例が示される。半導体チップ１０には、信号や電源などその外部との入出力に関係する複数個の外部端子例えばパッド電極２０を配置するための第１の領域１が周回されている。第２の領域２は、前記第１の領域１に接しており、半導体チップ１０の外部との間で信号又は電源を入出力するのに関係するバッファ及び保護素子を配置するための領域である。この第２の領域２は、入出力に関係するバッファ及び保護素子の大きさでほぼ規定される一定の幅でチップ上を周回している。第３の領域３は、半導体チップ１０の間のインターフェースに用いられる外部電源電圧としての第１の電源電圧（単に外部電源電圧とも称する）Ｖｅｘｔより低い内部電源電圧Ｖｉｎｔで動作する内部回路を配置するための領域である。第４の領域４は、外部電源電圧Ｖｅｘｔを利用する内部回路が配置される領域である。
【００４２】
降圧電源回路のオンチップ化によるチップ占有面積のオーバーヘッドを低減するため、前記第２の領域２を利用して複数個のレギュレータ１５０〜１５７を配置する。ここで第２の領域２は、入出力に関係するバッファや保護素子が専ら配置される領域であり、前記第３の領域及び第４の領域と比べて、もともと隙間（空地）の多い領域である。この例では、前記複数のレギュレータ１５０〜１５７は、シリーズレギュレータであり、それらをシリーズレギュレータ１５０〜１５７とも称する。前記シリーズレギュレータ１５０〜１５７は、第４の領域４の参照電圧発生回路６０で生成された参照電位を参照電圧配線Ｌ１０を介して入力し、参照電位で規定される内部電圧を電源配線例えば電源幹線Ｌ２０に出力する。参照電位配線Ｌ１０は第２の領域２又はその境界付近に配置されていればよい。
【００４３】
参照電圧配線Ｌ１０は、配線上の１部分を切断した、開ループとなっている。これにより、参照電圧配線のアンテナ効果を抑制することができる。シリーズレギュレータ１５０〜１５７は、参照電圧発生回路６０で規定される電圧をもとに、チップ外部から供給される電源電圧Ｖｅｘｔを降圧し、内部電源電圧Ｖｉｎｔを生成する。内部電源電圧Ｖｉｎｔは、第２の領域２又はその境界付近を周回する電源幹線Ｌ２０により、第３の領域３内の内部回路に供給される。シリーズレギュレータ１５０〜１５７は、第４の領域４内に配置された制御回路７０から供給される制御信号Ｓ１により、活性・非活性の選択が行なわれる。図１では電極パッドに対する外部電源電圧Ｖｅｘｔ及び回路の接地電圧Ｖｓｓの供給経路は代表的に一つ示されている。
【００４４】
図１の例では、前記電源幹線Ｌ２０上において前記レギュレータの１５０〜１５７出力結合点の間の寄生抵抗が相互に大凡等しくなるようにしてある。例えば、前記電源幹線Ｌ２０上において前記レギュレータ１５０〜１５７の出力結合点の間の距離が相互に大凡等しくされている。これにより、前記電源幹線Ｌ２０上で内部電源電圧は更にレベルが均一化する。
【００４５】
図２には前記シリーズレギュレータ１５０の一例が示される。他のシリーズレギュレータ１５１〜１５７も同じ回路構成を有する。シリーズレギュレータ１５０は、図２の（Ａ）、（Ｂ）に例示されるように差動増幅器４１と、ドライバＭＯＳトランジスタ４０から成る。ドライバＭＯＳトランジスタ４０は、（Ａ）ではソースが外部電源電圧Ｖｅｘｔに接続され、ドレインが電源幹線Ｌ２０に接続されたｐチャネル型ＭＯＳトランジスタで構成され、（Ｂ）ではドレインが外部電源電圧Ｖｅｘｔに接続され、ソースが電源幹線Ｌ２０に接続されたｎチャネル型ＭＯＳトランジスタで構成される。（Ａ）、（Ｂ）において差動増幅器４１は非反転入力端子Ａ２、反転入力端子Ａ１、及び出力端子Ｇ１を有し、非反転入力端子は電源幹線Ｌ２０に、反転入力端子は参照電圧配線Ｌ１０に、出力端子はドライバＭＯＳトランジスタのゲートに接続される。差動増幅器４１は信号Ｓ１で活性・非活性化制御される。差動増幅器４１が非活性化されるとき、出力端子Ｇ１は、（Ａ）の場合にはハイレベル（“１”）に、（Ｂ）の場合にはローレベル（“０”）にリセットされ、ドライバＭＯＳトランジスタ４０をカットオフする。
【００４６】
図３には前記差動増幅器が例示される。同図（Ａ）に例示される差動増幅器４１は図２の（Ａ）の回路構成に対応される。図３の（Ａ）に従えば、前記差動増幅器４１は、ｎチャネル型の差動入力ＭＯＳトランジスタＴ６，Ｔ５にｐチャンネル型ＭＯＳトランジスタＴ３，Ｔ４から成るカレントミラー負荷が接続される。ＭＯＳトランジスタＴ５，Ｔ６のコモンソースには定電流源を構成するｎチャネル型のパワースイッチＭＯＳトランジスタＴ８が接続され、信号Ｓ１でスイッチ制御される。ＭＯＳトランジスタＴ３とＴ６のコモンドレインには前記信号Ｓ１でスイッチ制御されるｐチャネル型のプルアップＭＯＳトランジスタＴ９のソースが結合され、このソースが前記出力端子Ｇ１とされる。この差動増幅器は４１は、信号Ｓ１のハイレベルによって活性化され、信号Ｓ１のローレベルによって非活性にされ、非活性状態においてドライバＭＯＳトランジスタ４０をカットオフする。特に図示はしないが、図２の（Ｂ）に対応する差動増幅器４１は、図３の（Ａ）に対し、プルアップＭＯＳトランジスタに代わりに、信号Ｓ１に反転信号でスイッチ制御されるプルダウンＭＯＳトランジスタを有する点が相違する。
【００４７】
図３の（Ａ）では差動入力ＭＯＳトランジスタＴ６，Ｔ５はエンハンスメント型である。差動増幅器４１の別の例を示す（Ｂ）において、反転入力端子Ａ１を構成するにＭＯＳトランジスタＴ７にはデプレッション型を採用する。エンハンスメント型のＭＯＳトランジスタＴ６を使用する場合は、参照電圧発生回路６０で規定される電圧を入力端子Ａ１に印加する必要があるが、デプレッション型のＭＯＳトランジスタＴ７を使用する場合は、簡略的に入力端子Ａ１を接地電位Ｖｓｓに接続するだけでも出力端子Ｇ１に所望のレベルを得ることができ、参照電圧発生回路６０を設けなくても済む。但し、その場合には端子Ｇ１の出力電圧を正確に制御すること、換言すれば、ドライバＭＯＳトランジスタ４０のコンダクタンス制御、即ち、内部電源電圧Ｖｉｎｔを正確に制御する能力は劣る。
【００４８】
図４にはシリーズレギュレータ１５０の詳細な配置例が示される。特に図示はしないが他のシリーズレギュレータ１５２〜１５７も同様である。第２の領域２内の電源パッド２０Ａの近傍は、入出力に関係するバッファ３０及び３１を配置する必要がなくレイアウト面積の小さい保護素子３２しか配置されていないため、空き領域とすることが可能である。この点に着目して、複数個の電源パッド２０Ａを半導体チップ１０の４辺の数箇所に一括して配置し、それによって確保できる空き領域を利用してシリーズレギュレータ１５０を配置する。ここで、前記電源パッド２０Ａは、外部電源電圧Ｖｅｘｔの入力パッド電極、回路の接地電圧Ｖｓｓのパッド電極を含んでいる。２０Ｂで示されるパッド電極は信号などのその他のパッド電極を表している。
【００４９】
このレイアウトにより、シリーズレギュレータ１５０を設けても、それによってチップ面積を大きくする必要はない。要するに、シリーズレギュレータを追加することに対して面積のオーバーヘッドを低減することが可能である。シリーズレギュレータ１５０は、その近傍の電源パッド２０Ａを使用するため、シリーズレギュレータ１５０と電源パッド２０Ａとの間の配線抵抗及び寄生容量により外部電源電圧Ｖｅｘｔが不所望に電圧低下することも抑えられる。
【００５０】
図５にはシリーズレギュレータ１５０の別の配置例が示される。例えば、半導体チップ１０の４隅の近傍にパッド電極が配置されない場合、半導体チップ１０の４隅に位置する第２の領域２上に空き領域が存在することになる。ここにシリーズレギュレータ１５０を配置する。シリーズレギュレータ１５０が使用する電源パッド２０Ａは、半導体チップ１０の４隅で交差する２つの辺の両側において、シリーズレギュレータ１５０近傍のパッド電極を電源パッド２０Ａとして割り当てる。この配置方法を採用することにより、電源パッド２０Ａ近傍の空き領域だけでなく、半導体チップ１０の４隅の近傍でパッド電極を配置しないことにより生ずる空き領域もシリーズレギュレータ１５０の配置に利用することができる。なお、他のシリーズレギュレータ１５２〜１５７に関して、いくつかのシリーズレギュレータについては図５と同様のレイアウトを採用し、残りを図４の形態でレイアウトすることができる。
【００５１】
図６にはシリーズレギュレータ１５０の更に別の配置例が示される。半導体チップ１０の４隅の近傍にパッド電極が配置されない場合に、半導体チップ１０の４隅における第２の領域２で確保可能な空き領域にシリーズレギュレータ１５０を配置し、シリーズレギュレータ１５０が使用する電源パッド２０Ａを、半導体チップ１０の４隅で交差する２つの辺のどちらか一方のパッド電極に割当てる。
【００５２】
図７には参照電圧配線Ｌ１０のレイアウトが例示される。参照電圧配線Ｌ１０は、第２の領域２又はその境界付近に置かれている。参照電圧配線Ｌ１０に並行して両側に、換言すれば同一配線層に、接地電位Ｖｓｓに接続されたシールド配線Ｌ３０を設ける。参照電圧配線Ｌ１０は、内部電源電圧Ｖｉｎｔの基準となる電圧を伝達しているため、クロストークノイズ等の影響を低減する必要があり、シールド配線Ｌ３０は、このノイズ低減に効果がある。
【００５３】
図８には参照電圧配線Ｌ１０近傍の断面構造を例示する。図７の例では参照電圧配線Ｌ１０に沿って、両側にシールド配線Ｌ３０を配置したが、更にノイズ低減効果を高めるには、参照電圧配線Ｌ１０の上側の上層配線層を利用してシールド配線Ｌ３１を設け、下側の基板ＳＵＢ内にシールド領域としてのウェルＷＥＬＬを形成する。シールド配線Ｌ３１とウェルＷＥＬＬはシールド配線Ｌ３０と同様に接地電位接地電位Ｖｓｓに導通させる。特に図示はしないが、参照電圧配線Ｌ１０が第２層目以上の金属配線層に形成されている場合は前記ウェルＷＥＬＬに代えて下層配線層に形成したシールド配線を利用してよい。尚、ＩＮＳは層間絶縁層を意味する。
【００５４】
図９には第２の領域２におけるシリーズレギュレータと配線との接続状態の詳細が例示される。図１０乃至図１３には図９の各部の回路構成が夫々例示される。
【００５５】
レギュレータ１５０に接続する電源パッド２０Ａは、図１０より明らかのように、外部電源電圧Ｖｅｘｔの入力端子２０Ａ−１、回路の接地電圧Ｖｓｓの入力端子２０Ａ−３、及び電源幹線Ｌ２０の接続端子２０Ａ−２としての機能が割当てられる。前記接続端子２０Ａ−２は例えば安定化容量を外付けで接続するのに利用することができる。このような接続端子２０Ａ−２はシリーズレギュレータ毎に設ける必要はなく、半導体集積回路に１個設けるだけでもよい。
【００５６】
夫々の電源パッド２０Ａには保護素子３２ａが結合される。前記保護素子３２ａは、特に制限されないが、図１１に例示されるように、ゲートが接地電位Ｖｓｓに接続された高耐圧のｎチャネル型ＭＯＳトランジスタと、ゲートが外部電源電位Ｖｅｘｔに接続された高耐圧のｐチャネル型ＭＯＳトランジスタとによって構成され、これらのＭＯＳトランジスタは通常動作時は逆方向接続状態、パッド電極２０Ａに過大な負電圧サージが印加されたときは前記ｎチャンネル型高耐圧ＭＯＳトランジスタが順方向接続状態になってサージを接地電位Ｖｓｓに逃がし、パッド電極２０Ａに過大な正電圧サージが印加されたときは前記ｐチャンネル型高耐圧ＭＯＳトランジスタが順方向接続状態になってサージを外部電源電圧Ｖｅｘｔに逃がす。
【００５７】
信号出力用のパッド電極２０Ｂｂ、信号入力用のパッド電極２０Ｂａにも、図１２及び図１３に例示されるようにダイオード接続されたｐチャンネル型高耐圧ＭＯＳトランジスタ及びｎチャンネル型高耐圧ＭＯＳトランジスタから成る保護素子３２ｂが設けられている。
【００５８】
特に図示はしないが、第２の領域２には外部電源電圧Ｖｅｘｔの電源幹線及び接地電位の電源幹線が設けられており、第２の領域に配置された入力バッファ３１及び出力バッファ３０等に動作電源が供給されるようになっている。
【００５９】
図１３に例示されるように、外部電源電圧Ｖｅｘｔで動作する回路と内部電源電圧Ｖｉｎｔで動作する回路との間で信号の受け渡しを行なうとき、前者から後者への信号入力はそのまま行なえばよい。図１３の例に従えば、第３の領域３において内部電源電圧Ｖｉｎｔを動作電源とするゲート回路Ｇ１は、入力バッファ３１の出力をそのまま受けて動作することができる。
【００６０】
一方、内部電源電圧Ｖｉｎｔで動作する回路から外部電源電圧Ｖｅｘｔで動作する回路に信号を与えるとき、後者の回路は動作電源よりも振幅の小さな信号を入力することになり、例えばＣＭＯＳ入力回路において入力信号の論理レベルが中間レベルになって不所望な貫通電流を生じたりする虞がある。そのような虞を未然に防止するには、図１２に例示されるように、前記第３の領域３で内部電源電圧Ｖｉｎｔを動作電源とするゲートＧ２から出力される信号を、外部電源電圧Ｖｅｘｔで規定される信号振幅に変換して出力するレベル変換回路Ｇ３を第４の領域４に形成する。図１２の例ではレベル変換回路Ｇ３の出力は第２の領域２の出力バッファ３０に与えられる。
【００６１】
図１４には前記レベル変換回路Ｇ３の一例が示される。同図に示されるレベル変換回路Ｇ３は、第３の領域３のゲートＧ２から相補信号を受けるｎチャネル型の差動入力ＭＯＳトランジスタＴ１０，Ｔ１１を有し、当該トランジスタＴ１０，Ｔ１１のドレインに、相互に一方のゲートが他方のドレインに交差結合されたｐチャンネル型の負荷ＭＯＳトランジスタＴ１２，Ｔ１３のドレインを接続し、ＭＯＳトランジスタＴ１１とＴ１３のコモンドレインをインバータＩＮＶで増幅して出力する様に構成される。尚、第４領域４のゲートＧ４の出力は第３領域３のゲートＧ５で直接受けてよい。
【００６２】
図１５には本発明に係る半導体集積回路の別の例を示す。同図に示される半導体集積回路にはシリーズレギュレータ１５０〜１５７として図３の（Ｂ）で説明した差動増幅器を備えた構成を採用する。これにより、第４の領域４には参照電圧発生回路６０を設ける必要がない。
【００６３】
図１６には本発明に係る半導体集積回路の更に別の例を示す。同図において制御回路７０は夫々のシリーズレギュレータ１５０〜１５７を別々に活性・非活性化制御できるように、個別の活性・非活性化制御信号Ｓ１０〜Ｓ１７を出力する。制御回路７０は、内部回路に必要な供給電流に応じて、必要な数のシリーズレギュレータを活性化させる。供給電流に応じて必要な数のシリーズレギュレータのみを活性化することで、無駄な電力の供給を断つことができる。そのような制御は、例えば半導体集積回路の外部端子からのモード設定に応じて制御回路７０で行なうことができる。その他の構成は図１と同様であるのでその詳細な説明は省略する。
【００６４】
図１７には本発明に係る半導体集積回路の更に別の例を示す。同図に示される半導体集積回路は、半導体チップ１０上に、同等の電流駆動能力を持つ複数のシリーズレギュレータ１５０〜１５６と、それらの電流駆動能力より小さい電流駆動能力を持つシリーズレギュレータ１５８とを有する。制御信号Ｓ２は同等の駆動能力をもつ複数のシリーズレギュレータ１５０〜１５６をまとめて活性・非活性化制御する。一方、駆動能力の小さいシリーズレギュレータ１５８は、制御信号Ｓ３により、活性・非活性化制御される。制御回路７０は、大きな電流駆動能力が必要な場合は、電流駆動能力の大きな複数のシリーズレギュレータ１５０〜１５６のみ、またはそれらのシリーズレギュレータ１５０〜１５６に加えて、電流駆動能力の小さいシリーズレギュレータ１５８を活性化する。また、少ない電流駆動能力で良い時は、電流駆動能力の小さいシリーズレギュレータ１５８のみを活性化する。これにより、例えば半導体集積回路の外部端子の状態に応答して設定されるスタンバイ時には、シリーズレギュレータ１５８を活性化し、その他のシリーズレギュレータ１５０〜１５６を非活性にして、無駄な電力消費を低減することができる。
【００６５】
図１８には本発明に係る半導体集積回路の更に別の例を示す。図１８の例では半導体チップ１０には、第３の領域３に配置される内部回路に供給されるいくつかの異なる内部電源電圧が存在している。仮に、その内部電源電圧をＶｉｎｔＡ、ＶｉｎｔＢとすると、これらの電圧を生成するシリーズレギュレータをグループＡ、Ｂに分けることができる。例えば、内部電源電圧ＶｉｎｔＡを生成するグループＡのシリーズレギュレータ１５０Ａ、１５２Ａ、１５４Ａ、１５６Ａは夫々同等の電流駆動能力を持っている。一方、内部電源電圧ＶｉｎｔＢを生成するグループＢのシリーズレギュレータ１５１Ｂ、１５３Ｂ、１５５Ｂ、１５７Ｂは夫々グループＡのシリーズレギュレータと同等又は異なる電流駆動能力を持っている。グループＡのシリーズレギュレータ１５０Ａ、１５２Ａ、１５４Ａ、１５６Ａは、参照電圧配線Ｌ１０Ａと電源幹線Ｌ２０Ａを使用し、グループＢのシリーズレギュレータ１５１Ｂ、１５３Ｂ、１５５Ｂ、１５７Ｂは、参照電圧配線Ｌ１０Ｂと電源幹線Ｌ２０Ｂを使用する。シリーズレギュレータの活性・非活性化制御は、グループ毎に一括して行なう。例えば、グループＡのシリーズレギュレータ１５０Ａ、１５２Ａ、１５４Ａ、１５６Ａは、制御信号Ｓ１８に制御され、グループＢのシリーズレギュレータ１５１Ｂ、１５３Ｂ、１５５Ｂ、１５７Ｂは制御信号Ｓ１９により活性・非活性化が制御される。これにより、半導体チップ１０の中にいくつかの異なる内部電源電圧で動作する内部回路を混在させて使用することが可能となる。そのほかの構成は図１と同様であるのでその詳細な説明は省略する。
【００６６】
図１９には本発明に係る半導体集積回路の更に別の例を示す。同図に示される半導体集積回路において、電源幹線Ｌ２０は、第１の領域１内のパッド電極２０のどれか一つのパッド電極２０Ａ−２を介し、半導体チップ１０に外付けされた１個の安定化容量Ｃ１０に接続する。これにより、電源幹線Ｌ２０上の内部電源電圧Ｖｉｎｔの変動や低下を抑制する。その他の構成は図１と同じであるからその詳細な説明は省略する。
【００６７】
図２０には本発明に係る半導体集積回路の更に別の例を示す。同図に示される半導体集積回路において、電源幹線Ｌ２０は、第１の領域１内のパッド電極２０の内の複数個、例えば２個のパッド電極２０Ａ−２ａ，２０Ａ−２ｂを介して半導体チップ外部の安定化容量Ｃ１０ａ，Ｃ１０ｂに接続される。これにより、内部電源電圧Ｖｉｎｔを更に安定化させることも可能になる。
【００６８】
図２１には本発明に係る半導体集積回路の更に別の例を示す。同図に示される半導体集積回路は、半導体チップ１０の内部だけでなく、外部にも内部電源電圧Ｖｉｎｔ用の電源幹線Ｌ２１を周回可能になっている。即ち、電源幹線Ｌ２０は、第１の領域１に配置されたパッド電極２０の内の複数個、例えば４個２０Ａ−２ａ，２０Ａ−２ｂ，２０Ａ−２ｃ，２０Ａ−２ｄを介して電源幹線Ｌ２１と接続されている。電源幹線Ｌ２１には、少なくとも１つの安定化容量Ｃ１０を接続する。前記電源幹線Ｌ２１は半導体集積回路のパッケージ内部に形成し、或いは半導体集積回路が実装される実装基板上に形成される。これによって、内部電源電圧Ｖｉｎｔを更に安定化させることも可能になる。
【００６９】
図２２には本発明に係る半導体集積回路の更に別の例を示す。同図に示される半導体集積回路は、図１の構成に対して、第４の領域４に自己消費電流の少ないサブシリーズレギュレータ８０及び第３の領域３のための基板バイアス制御回路７１を追加した点が相違される。サブシリーズレギュレータ８０の電圧出力端子は前記電源幹線Ｌ２０に結合される。基板バイアス制御回路７１はｐチャネル型ＭＯＳトランジスタの基板電圧Ｖｂｐ、ｎチャネル型ＭＯＳトランジスタの基板電圧Ｖｂｎを出力する。第３の領域以外の領域の基板電圧は、特に制限されないが、ｐチャネル型ＭＯＳトランジスタは電源電圧、ｎチャンネル型ＭＯＳトランジスタは回路の接地電圧にされ、特に基板バイアスされていない。
【００７０】
図２２の半導体集積回路の動作モードとして、特に制限されないが、第３の領域３に配置される内部回路の動作を考慮して、図２３に例示されるように、アクティブモード、スタンバイモード、データ保持モード（スリープモード）、シャットダウンの４状態を考える。
【００７１】
前記アクティブモードは半導体集積回路を最大限の能力で動作可能にする動作モードである。アクティブモード時には、参照電圧発生回路６０及び複数のシリーズレギュレータ１５０〜１５７を活性化し、小型シリーズレギュレータ８０と基板バイアス制御回路７１による基板バイアス制御を非活性にしておく。例えばこの状態において第３の領域のｐチャネル型ＭＯＳトランジスタの基板電位は内部電源電圧Ｖｉｎｔにされ、ｎチャンネル型ＭＯＳトランジスタの基板電位は回路の接地電圧Ｖｓｓにされる。
【００７２】
スタンバイモードは低消費電力モードであり、割り込みの受付など必要最小限の要求に対して応答できる動作モードである。スタンバイモード時は、参照電圧発生回路６０及びサブシリーズレギュレータ８０は活性化され、複数のシリーズレギュレータ１５０〜１５７は非活性にされる。このシリーズレギュレータの切り替えによりシリーズレギュレータの自己消費電流が低減される。更に、基板バイアス制御回路７１による基板バイアス制御が活性化され、第３の領域３の内部回路の基板電位Ｖｂｐ，Ｖｂｎとして基板バイアス電圧が与えられる。ここでは低消費電力を目的とする基板バイアス制御を行なおうとするものであり、ＭＯＳトランジスタの閾値電圧が大きくなるように、逆方向の基板バイアスを与えるようにされる。例えば、ｐチンネル型ＭＯＳトランジスタの基板電圧Ｖｂｐとして外部電源電圧Ｖｅｘｔを与え、ｎチャネル型ＭＯＳトランジスタの基板電圧Ｖｂｎとして回路の接地電位Ｖｓｓに対する負電位を与える。負電位の生成は例えば基板バイアス制御回路７１内のチャージポンプ回路で行なう。これにより、スタンバイモードにおいて、第３の領域３の内部回路におけるサブスレッショルドリーク電流を低減することができる。
【００７３】
データ保持モードは半導体集積回路の内部状態をスタティックに保持させる動作である。このデータ保持モード時には、スタンバイ時に行ったシリーズレギュレータの切り替えと基板バイアス制御に加え、内部電源電圧Ｖｉｎｔのレベルを下げることにより、サブスレッショルドリーク電流を更に低減することができる。
【００７４】
図２４にはアクティブモードからスタンバイモードを経てデータ保持モードに至るときに利用される基板電圧Ｖｂｐ、Ｖｂｎ及び内部電源電圧Ｖｉｎｔの状態が示される。第３の領域３に含まれる回路として例えばＣＭＯＳインバータ等の回路において、ｐチャネル型ＭＯＳトランジスタの基板電圧Ｖｂｐ、ｎチャンネル型ＭＯＳトランジスタの基板電圧Ｖｂｎ、及び内部電源電圧Ｖｉｎｔを図２４のように変化させる。アクティブ時には基板電圧Ｖｂｐを内部電圧Ｖｉｎｔとし、基板電圧Ｖｂｎを回路の接地電圧Ｖｓｓとすることにより、ＭＯＳトランジスタに基板バイアスをかけない。スタンバイ時は基板電圧Ｖｂｐを外部電圧Ｖｅｘｔとし、基板電圧Ｖｂｎを−１．５Ｖのような負電圧とする。データ保持時は内部電源電圧Ｖｉｎｔを下げ、これに応答してｎチャンネル型ＭＯＳトランジスタの基板電圧も−２．３Ｖのような負電圧に変更する。半導体集積回路の動作モード若しくは動作状態に応じた基板電圧制御において、正側の逆バイアス用基板電圧には外部電源電圧Ｖｅｘｔをそのまま流用し、負側の逆バイアス用基板電圧だけをチャージポンプ回路で生成すればよい。要するに、基板バイアス制御のために専用の電圧を半導体集積回路の外部から入力する必要はない。
【００７５】
負の基板電圧は図２５のチャージポンプ回路で生成することができる。このチャージポンプ回路は、リングオシレータ７２を動作させることにより、ＭＯＳ容量Ｔ２０、Ｔ２１のゲートに逆位相のクロック信号が供給され、これに同期するｐチャネル型ＭＯＳトランジスタＴ２２〜Ｔ２５のチャージポンプ作用によってトランジスタＴ２２とＴ２３の結合点に負電圧を得ることができる。この時の負電圧は、−Ｖｉｎｔ＋Ｖｔｈ１＋Ｖｔｈ２（Ｖｔｈ１：Ｔ２２の閾値電圧、Ｖｔｈ２：Ｔ２３の閾値電圧）まで下げることができる。複数種類の負電圧が必要なときは負電圧が目的電圧になるようにリングオシレータの発振動作若しくは発振周波数を負帰還制御すればよい。これにより、図２４に例示されるスタンバイ時における−１．５Ｖの基板バイアス電圧Ｖｂｎと、データ保持時における−２．３Ｖの基板バイアス電圧Ｖｂｎを得ることができる。
【００７６】
シャットダウン時は、参照電圧発生回路６０、シリーズレギュレータ１５０〜１５７、サブシリーズレギュレータ８０、及び基板バイアス制御回路７１を非活性とする。シリーズレギュレータ１５０〜１５７の活性・非活性の選択は制御信号Ｓ１により行い、小型シリーズレギュレータ８０の活性・非活性の選択は制御信号Ｓ４を使用、基板バイアス制御回路７１の活性・非活性化制御は制御信号Ｓ８により行なう。
【００７７】
図２６には本発明に係る半導体集積回路の更に別の例を示す。同図に示される半導体集積回路は、半導体チップ１０の第４の領域４にスイッチングレギュレータのドライバ制御回路９０を配置した点が図１と相違される。前記ドライバ制御回路９０は、半導体チップ１０の外部にある外付け部品、例えばパワーＭＯＳトランジスタから成るドライバＭＯＳトランジスタＰＭ１及びＰＭ２のゲートを駆動することにより、外部電源電圧Ｖｅｘｔから方形波を生成し、それを、外付け部品、例えばインダクタンスＬ１、容量Ｃ１、及びショットキーダイオードＤ１から成るローパスフィルタを介して、第３の領域３に配置された内部回路に供給する内部電源電圧Ｖｉｎｔを生成する。スイッチングレギュレータのドライバ制御回路９０のみオンチップ化し、オンチップ化したとすれば大きなレイアウト面積を占めることになるドライバＭＯＳトランジスタ等を外付け部品とすることで、シリーズレギュレータ１５０〜１５７を内蔵しながらスイッチングレギュレータの使用も簡単に選択できるにもかかわらず、大きな面積オーバーヘッドとならない。更に、ドライバＭＯＳトランジスタをオンチップ化した場合、内部回路に供給する電流に応じて３つの電源Ｖｅｘｔ、Ｖｉｎｔ、及びＶｓｓのパッド電極を一組として増加させていかなくてはならないため、多数の電源パッドが必要になるが、ドライバＭＯＳトランジスタを外付け部品で構成することでその問題が回避される。電極パッド２０Ｂ−１，２０Ｂ−２はドライバＭＯＳトランジスタのスイッチング制御信号ＧＳ１，ＧＳ２の出力用パッド電極、電極パッド２０Ｂ−３は外部のスイッチングレギュレータで生成される内部電圧Ｖｉｎｔを入力する電源パッドである。
【００７８】
なお、シリーズレギュレータ１５０〜１５７とドライバ制御回路９０の活性化制御は、制御回路７０が制御信号Ｓ１及びＳ５を用いて行うが、この半導体集積回路の使用時には、一般にどちらか一方のレギュレータしか使用しないため、制御信号Ｓ１、Ｓ５の何れか一方は非活性化レベルに固定されてよい。そのような非活性化制御手段として、制御回路７０内の電気ヒューズプログラム回路、レーザヒューズプログラム回路、或いは不揮発性メモリセルを用いたフラッシュメモリヒューズを用いてよい。
【００７９】
図２７には本発明に係る半導体集積回路の更に別の例を示す。同図に示される半導体集積回路は、図２２と図２６の構成を組み合わせた例である。半導体チップ１０は、スタンバイ時に使用するサブシリーズレギュレータ８０、基板バイアス制御回路７１、及びスイッチングレギュレータのドライバ制御回路９０を有する。ここでは、第３の領域３の具体例として、ＣＰＵ１２０、レジスタ１３０、不揮発性メモリ１３５、及びその他周辺回路１４０が図示されている。不揮発性メモリ１３５には電気ヒューズ或いはフラッシュメモリ等が使用される。Ｓ５０は周辺回路１４０とＣＰＵ１２０が入出力する信号を例示し、Ｓ５１はレジスタ１３０が出力する信号を意味し、Ｓ５２は不揮発性メモリ１３５が出力する信号を意味し、Ｓ２０はＣＰＵが制御回路７０に出力する信号を示す。Ｌ５０は基板バイアス制御回路７１が出力する基板電圧Ｖｂｎ，Ｖｂｐの供給配線を総称する。
【００８０】
図２７の例ではスイッチングレギュレータの利用が選択され、内蔵シリーズレギュレータ１５０〜１５７，８０の利用は選択されていない。シリーズレギュレータ１５０〜１５７，８０を利用する場合は、電極パッド２０Ｂ−１，２０Ｂ−２へのパワーＭＯＳトランジスタＰＭ１，ＰＭ２の接続を止め、代わりに、電極パッド２０Ａ−２ａに安定化容量Ｃ１０を接続すればよい。
【００８１】
図２８には図２７の構成を回路接続と電源接続を主体に示してある。前記参照電圧発生回路６０は基準電圧発生回路１００と参照電圧用バッファ１１０とに分けて図示しある。電圧用外部電源電圧Ｖｅｘｔで動作する回路は、制御回路７０、基板バイアス制御回路７１、基準電圧発生回路１００、参照電圧発生回路１１０、スタンバイ時用のサブシリーズレギュレータ８０、シリーズレギュレータ１５０〜１５７、入出力用バッファ３０，３１、保護素子３２、及びスイッチングレギュレータのドライバ制御回路９０である。一方、内部電源電圧Ｖｉｎｔで動作する回路は、ＣＰＵ１２０、レジスタ１３０、不揮発性メモリ１３５、及びその他周辺回路１４０である。
【００８２】
制御信号Ｓ１はシリーズレギュレータ１５０〜１５７の活性・非活性化を制御する信号である。制御信号Ｓ４はスタンバイ時用のサブシリーズレギュレータ８０の活性・非活性化を制御する信号である。制御信号Ｓ５はスイッチングレギュレータのドライバ制御回路９０の活性・非活性化を選択するための信号である。制御信号Ｓ６は基準電圧発生回路１００の活性・非活性化を制御するための信号である。制御信号Ｓ７は参照電圧用バッファ１１０の活性・非活性化を制御するための信号である。制御信号Ｓ８は基板バイアス制御回路７１の活性・非活性化を制御するための信号である。制御信号Ｓ２０はＣＰＵ１２０が制御回路７０を制御する信号である。制御信号Ｓ２２は参照電圧用バッファ１１０の出力電圧のレベルを切り替えるための信号である。制御信号Ｓ２１は基準電圧発生回路１００の出力電圧のレベルを切り替えるための信号である。Ｓ５３はＣＰＵ１２０とバッファ３０，３１との間の入出力信号を意味する。
【００８３】
図２９には基準電圧発生回路１００及びそのトリミング情報を設定する回路の一例が示される。図２９の基準電圧発生回路１００はバンドギャップレファレンス回路を使用した例である。この回路はＶｂｅの異なるバイポーラトランジスタＢ２，Ｂ３を利用し、その差を電流と抵抗Ｒ１４で補償するようにして、ＭＯＳトランジスタＴ３８，Ｔ３９、抵抗Ｒ１０，Ｒ１１，Ｒ１２、及びバイポーラトランジスタＢ１の電流経路に所定の電流を流し、基準電圧を形成する。ＭＯＳトランジスタＴ３６，Ｔ３７、ＭＯＳトランジスタＴ４０，Ｔ４１、ＭＯＳトランジスタＴ４２，Ｔ４３の夫々のペアはカレントミラー負荷を構成する。この基準電圧発生回路１００において、プロセスばらつきの影響をキャンセルする、即ちトリミング可能にするために、ＣＭＯＳトランスファゲートＳＷ０〜ＳＷ２によって基準電圧を選択可能になっている。その選択制御は制御回路７０が選択信号Ｓ２１ａ，Ｓ２１ｂ，Ｓ２１ｃを用いて行なうことができる。選択のためのトリミング情報は不揮発性メモリ１３５が保有し、例えばリセット処理の一環で不揮発性メモリ１３５からそのトリミング情報が信号Ｓ５２によってレジスタ１３０にロードされ、レジスタ１３０の出力が信号Ｓ５１によって制御回路７０に与えられてトリミングが行なわれるようになっている。
【００８４】
トリミングの動作を更に詳述する。例えば、出力電圧を設定する前は、制御信号Ｓ２１ｂにより、スイッチＳＷ１のみがオン状態になっており、出力電圧は電圧Ｖ１に等しくされる。この出力電圧Ｖ１は、配線Ｌ４０を介して、参照電圧用バッファ１１０に伝達される。基準電圧発生回路１００が正常動作を行うとき、温度依存性がもっとも少なくなる電圧は理論的に規定されるので、この電圧を基準として考えると、もし、製造ばらつき等の理由で、電圧Ｖ１のレベルがこの基準電圧よりも高くなっている場合、チップ外部から制御信号を制御回路７０に与えると、制御信号Ｓ２１ｃにより、スイッチＳＷ２のみをオン状態にし、出力電圧のレベルを電圧Ｖ１よりも低い電圧Ｖ２に切り替える。また、製造ばらつき等の理由で、電圧Ｖ１のレベルがこの基準電圧よりも低くなっている場合、同様に、チップ外部から制御信号を制御回路７０に与え、制御信号Ｓ２１ａにより、スイッチＳＷ０だけをオン状態にし、出力電圧のレベルを電圧Ｖ１よりも高い電圧Ｖ０に切り替える。次に、この出力電圧の製造ばらつき等によるズレを補正した設定値を不揮発性メモリ１３５に保持させ、次回の電源投入時からは、そのデータを不揮発性メモリ１３５からレジスタ１３０に読み込ませ、その値に従ってスイッチＳＷ０〜ＳＷ２の内から一つを選択させることが可能になる。
【００８５】
図３０には参照電圧用バッファ１１０を用いて第３の領域３に配置される内部回路の動作周波数に応じて内部電源電圧Ｖｉｎｔを切り替える為の構成が例示される。
【００８６】
参照電圧用バッファ１１０は、ｐチャネル型ＭＯＳトランジスタＴ４４及び抵抗Ｒ２０〜Ｒ２４の直列回路から成る分圧回路と差動増幅器ＡＭＰを有し、差動増幅器ＡＭＰは基準電圧発生回路１００の出力電圧に対する分圧回路のノードＶ１２の電圧の差分に応ずる増幅動作を行なってＭＯＳトランジスタＴ４４のコンダクタンスを制御する。分圧回路のノードＶ１０，Ｖ１１，Ｖ１２の電圧はスイッチＳＷ１０，ＳＷ１１，ＳＷ１２で一つが選択されて信号線Ｌ１０−ａに出力され、ノードＶ１２，Ｖ１３，Ｖ１４の電圧はスイッチＳＷ２０，ＳＷ２１，ＳＷ２２で一つが選択されて信号線Ｌ１０−ｂに出力される。スイッチＳＷ１０〜ＳＷ１２、ＳＷ２０〜ＳＷ２２の選択制御信号はＳ２２ａ〜Ｓ２２ｆとされ、ＣＰＵ１２０の指示に従って制御回路７０から出力される。この例では、参照電位配線Ｌ１０は、前記Ｌ１０−ａ，Ｌ１０−ｂの２系統に分けられている。
【００８７】
参照電圧発生回路６０の出力電圧は、シリーズレギュレータ１５０〜１５７、自己消費電流の少ないサブシリーズレギュレータ８０等のシリーズレギュレータの基準になる電圧だけでなく、スイッチングレギュレータのドライバ制御回路９０のための基準になる電圧としても使用される。特に制限されないが、前者が信号線Ｌ１０−ａの電圧であり、後者が信号線Ｌ１０−ｂの電圧である。それら信号線Ｌ１０−ａ、Ｌ１０−ｂの電圧が変更されると、その電圧レベルに応じて、上記シリーズレギュレータやスイッチングレギュレータによる出力電圧も変化される。
【００８８】
例えば、参照用電圧バッファ１１０による電圧可変制御前は、制御信号Ｓ２２ｂによりスイッチＳＷ１１がオン状態にされ、配線Ｌ１０−ａ上の出力電圧レベルは電圧Ｖ１１と等しい。一方、配線Ｌ１０−ｂ上の出力電圧レベルは、制御信号Ｓ２２ｅによりスイッチＳＷ２１がオン状態にされ、電圧Ｖ１３と等しくなる。もし、ＣＰＵ１２０の低速動作時には、制御信号Ｓ２２ｃ及びＳ２２ｆによりスイッチＳＷ１２及びＳＷ２２がオン状態にされ、配線Ｌ１１上の出力電圧レベルは電圧Ｖ１１よりも低い電圧Ｖ１２に切り替えられ、配線Ｌ１２上の出力電圧レベルは電圧Ｖ１３よりも低い電圧Ｖ１４に切り替えられる。また、ＣＰＵ１２０の高速動作時には、制御信号Ｓ２２ａ及びＳ２２ｄによりスイッチＳＷ１０及びＳＷ２０がオン状態にされ、配線Ｌ１１上の出力電圧レベルは電圧Ｖ１１よりも高い電圧Ｖ１０に切り替えられ、配線Ｌ１２上の出力電圧レベルは電圧Ｖ１３よりも高い電圧Ｖ１２に切り替えられる。この手法により、ＣＰＵ１２０の動作状態に応じて低電力化が可能となる。なお、出力電圧のレベルは、更に多段階に切り替えることが可能である。
【００８９】
図３１には前記半導体集積回路のレイアウト設計方法の概略が示される。半導体集積回路のレイアウト設計では、フロアプランによって回路ブロックの大凡の配置が決定され（Ｓ１）、その後に、前記フロアプランを参照しながら、論理設計された機能を実現するための回路パターンのレイアウトを決定するレイアウト設計が行なわれる（Ｓ２）。レイアウト設計の結果に対してはレイアウト検証が行なわれる（Ｓ３）。
【００９０】
レイアウト設計では、マクロセルライブラリＬＢＲに登録されている検証済の回路パターン若しくはマスクパターンデータを利用して、効率化を図ることができる。マクロセルライブラリＬＢＲには、ディジタル回路ライブラリＤＧＴ、アナログ回路ライブラリＡＬＧ等があり、アナログ回路ライブラリＡＬＧには、前記シリーズレギュレータ１５０〜１５７等の降圧電源回路用の複数種類の回路レイアウトデータＣＫＴが含まれている。
【００９１】
前記レギュレータ１５０〜１５７を有する半導体集積回路の設計では、前記バッファ３０のレイアウトで決まる幅に大凡等しい幅で、前記レギュレータ１５０〜１５７を、前記第１の電源電圧Ｖｅｘｔを受けるパッド電極及び回路の接地電圧Ｖｓｓを受けるパッド電極の近傍に配置するステップをレイアウト設計（Ｓ２）に含めばよい。このステップにおいて、前記第３の領域３の第１の内部回路に必要な供給電流に応じてセルライブラリＬＢＲから選択したレギュレータを配置すれば、降圧電源回路のレイアウト設計を比較的容易に行なうことが可能である。
【００９２】
図３２には降圧電源回路のレイアウトデータ（即ちマスクパターンのデータ）によって規定される回路パターンの一つの例としてシリーズレギュレータの回路パターンＰＴＮ例示される。この回路パターンＰＴＮのレイアウトデータは図３３に示される回路接続データＣＮＴＤ、図３４に示される回路シンボルデータＳＢＬＤと１対１に対応してリンクされている。すなわち、それら３種類の電子データＰＴＮ、ＣＮＴＤ、ＳＢＬＤの間において、結線、ＭＯＳサイズ等の情報が共有されている。図面上、ＭＯＳトランジスタに付した符号Ｔ５０〜Ｔ５６、信号Ａ１，Ｅ１、及び電圧Ｖｅｘｔ，Ｖｉｎｔ，Ｖｓｓによって図３２のパターンと図３３の回路とが対応され、図３３の回路と図３４のシンボルが対応されている。それらの電子データを利用することにより、降圧電源回路の回路設計、レイアウト設計等が容易に行えるようになると共に、情報の管理も容易となる。
【００９３】
図３８には本発明に係る半導体集積回路の更に別の例が示される。同図に示される半導体集積回路は、同等の電流駆動能力を有する複数のシリーズレギュレータ３００〜３０６と、それらと同等の電流駆動能力を有するシリーズレギュレータ１５０とを有して構成される。この態様の変形例として、前記シリーズレギュレータ１５０を、複数個配置し、或は全く配置しない構成を採用してもよい。
【００９４】
図３９には前記シリーズレギュレータ３００の詳細な一例が示される。特に図示はしないが、他のシリーズレギュレータ３０１〜３０６もそれと同様に構成してよい。シリーズレギュレータ３００はドライバトランジスタ４０及びアンプ４１を有する。図４に基づいて説明したシリーズレギュレータ１５０の配置では、ドライバトランジスタ４０とアンプ４１を、入出力に関係するバッファ３０，３１が配置される領域（第２の領域２のうちの外側領域）に配置していたため、その近傍には電源パッド２０Ａがまとまって配置されている必要があった。図３９の例では、バッファ３０，３１の配置される領域（第２の領域２の内の外側に位置する第１回路領域）にはシリーズレギュレータ３００のうちアンプ４１のみを配置可能な領域があれば足りる。その領域の内側の領域（第２の領域２のうちの内側領域）にドライバトランジスタ４０を配置する。これにより、シリーズレギュレータ３００〜３０６の配置に対する自由度が増す。尚、ドライバトランジスタは複数のより小さなトランジスタと電気的に接続し、全体として一定の駆動能力を有するようにしてもよい。
【００９５】
図４０にはシリーズレギュレータ３００の別の配置例が示される。例えば、半導体チップ１０の四隅の近傍にパッド電極が配置されない場合、半導体チップ１０の四隅に位置する第２の領域２上に空き領域が存在することになる。ここにシリーズレギュレータ３００のアンプ４１を配置する。図４０の配置例の場合、アンプ４１は入出力に関係するバッファ３０，３１の配置される領域の四隅に配置されている。この場合、ドライバトランジスタ４０は、図３９に基づいて説明した直線的な配置ではなく、屈曲的な配置にすることも可能となる。尚、他のシリーズレギュレータについては図４０と同様のレイアウトを採用し、残りを図３９と同様の形態でレイアウトすることができる。
【００９６】
以上の説明より明らかなように、チップ間のインターフェースに使用される電源電圧Ｖｅｘｔよりも低い内部電源電圧Ｖｉｎｔで動作する内部回路をもつＬＳＩにおいて、内部電源電圧Ｖｉｎｔを生成するレギュレータを、バッファ及び保護素子を配置するための領域を用いて配置することにより、降圧電源回路のオンチップ化による面積オーバヘッドを低減することができる。
【００９７】
面積オーバーヘッドの低減について定量的な効果を例示する。図３５には図１の回路構成による面積オーバーヘッド低減による効果を示す。図３５において、シリーズレギュレータを第２の領域２に形成しない面積オーバーヘッドの低減前に比べ、図１の半導体集積回路の場合は、シリーズレギュレータ１５０〜１５７の面積オーバーヘッドがなくなり、例えばチップ面積の増加分は０．６３ｍｍ２から０．３４ｍｍ２に低減することができる。
【００９８】
不所望な電圧ドロップの抑制について定量的な効果を例示する。図３６の（Ａ）には半導体チップ１０の駆動に対して、充分な電流供給能力を有した１個のシリーズレギュレータ２００を配置した集中タイプの半導体集積回路が例示され、図３６の（Ｂ）には図１のように複数個のシリーズレギュレータを分散配置した分散タイプの半導体集積回路が例示される。また、前記複数個のシリーズレギュレータの駆動能力の総和は上記シリーズレギュレータ２００に比べて同等程度、若しくは少なくとも同等以上の駆動能力を有する。図３７には図３６の半導体集積回路の第３の領域３に配置された内部回路に供給すべき電流Ｉ１〜Ｉ７の和が相違する場合に電源幹線Ｌ２０上に現れる内部電源電圧Ｖｉｎｔの最大ドロップを示した。この例では、内部電源電圧Ｖｉｎｔの目標とする電圧は１．８Ｖである。図３７において、例えば内部回路に供給される電流が２００ｍＡの場合、図３６（Ｂ）の分散タイプのでは内部電源電圧Ｖｉｎｔのドロップは約０．１Ｖであるが、図３６（Ａ）の集中タイプでは約０．７Ｖも内部電源電圧Ｖｉｎｔのドロップが発生する。このことから、図１に例示されるように周回する電源回線Ｌ２０に複数個のシリーズレギュレータをほぼ等間隔に配置する構成を採用することにより、所要の電流量が多い場合にも内部電源電圧Ｖｉｎｔのドロップを小さく抑えることが可能である。
【００９９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１００】
例えば、シリーズレギュレータの数、回路構成、第３領域に形成される具体的な回路の機能等は上記の例に限定されず、適宜変更可能である。本発明はＣＰＵを有するマイクロコンピュータやマイクロプロセッサに限定されず、通信用のプロトコルコントローラ、エラー訂正等に特化したアクセラレータなどの各種半導体集積回路に適用することができる。電極パッドはボンディングパッドに限定されず、チップサイズパッケージなどに利用されるバンプ電極用のパッド電極であってもよい。さらに、パッド電極やバッファなどが配置される領域は半導体チップの周縁部分に限定されず、中央部分等であってよい。
【０１０１】
低消費電力という点において本発明の半導体集積回路は携帯電話などの携帯情報端末に最適であるが、それに限定されず、種種のロジックＬＳＩに広く適用することができる。
【符号の説明】
【０１０２】
１  第１の領域
２  第２の領域
３  第３の領域
４  第４の領域
１０  半導体チップ
２０  パッド電極
２０Ａ  シリーズレギュレータ利用の電源パッド
２０Ａ−１  Ｖｅｘｔの入力端子
２０Ａ−２、２０Ａ−２ａ、２０Ａ−２ｂ  電源幹線の接続端子
Ｃ１０、Ｃ１０ａ、Ｃ１０ｂ  安定化容量
２０Ａ−３  Ｖｓｓの入力端子
２０Ｂ−１、２０Ｂ−２  スイッチングレギュレータ制御信号出力端子
２０Ｂ−３  スイッチングレギュレータからのＶｉｎｔ入力端子
Ｖｉｎｔ、ＶｉｎｔＡ、ＶｉｎｔＢ  内部電源電圧
Ｖｅｘｔ  外部電源電圧
Ｖｓｓ  回路の接地電圧
３０、３１  バッファ
３２、３２ａ、３２ｂ  保護素子
４０  ドライバＭＯＳトランジスタ
４１  差動増幅器
６０  参照電圧発生回路
Ｌ１０、Ｌ１０ａ、Ｌ１０ｂ  参照電位配線
Ｌ２０、Ｌ２０Ａ、Ｌ２０Ｂ  電源幹線
Ｌ２１  チップ外電源幹線
Ｌ３０、Ｌ３１  シールド配線
ＷＥＬＬ  シールドウェル領域
Ｇ１、Ｇ２、Ｇ５  第３の領域のゲート回路
Ｇ３  レベル変換回路
Ｇ４  第４の領域のゲート回路
７０  制御回路
７１  基板バイアス制御回路
８０  サブシリーズレギュレータ
１５０〜１５７  シリーズレギュレータ
１５８  自己消費電流の小さいシリーズレギュレータ
１５０Ａ、１５２Ａ、１５４Ａ、１５６Ａ  シリーズレギュレータ
１５１Ｂ、１５３Ｂ、１５５Ｂ、１５７Ｂ  シリーズレギュレータ
９０  スイッチングレギュレータのドライバ制御回路
１００  基準電圧発生回路
１１０  参照電圧用バッファ
１２０  ＣＰＵ
１３０  レジスタ
１３５  不揮発性メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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