(57)【特許請求の範囲】
【請求項１】
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
第１入力端子、第２入力端子および出力端子と、
第１容量素子と
を備えたインバータ回路であって、
前記第１トランジスタは、前記第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第３トランジスタのソースまたはドレインである第１端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記第１入力端子の電圧と、前記第２入力端子を介して、当該第３トランジスタのソースおよびドレインのうち前記第１端子とは異なる端子である第２端子に入力される電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第２端子との電気的な接続を継断するようになっており、
前記第１容量素子は、前記第２トランジスタのゲートと、前記第２トランジスタのソースおよびドレインのうち前記第２電圧線側の端子とは異なる端子に接続されており、
当該インバータ回路は、
前記第２端子と前記第２入力端子との電気的な接続を継断する第６トランジスタと、
前記第２端子と、前記第１トランジスタのソースおよびドレインのうち前記第１電圧線に電気的に接続された端子との間に挿入された第２容量素子と
をさらに備えた
インバータ回路。
【請求項２】
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
第１入力端子、第２入力端子および出力端子と、
第１容量素子と
を備えたインバータ回路であって、
前記第１トランジスタは、前記第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのゲートと前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第３トランジスタのソースまたはドレインである第１端子の電圧と、前記第５トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記第５トランジスタのゲートとの電気的な接続を継断するようになっており、
前記第３トランジスタは、前記第１入力端子の電圧と、前記第２入力端子を介して、当該第３トランジスタのソースおよびドレインのうち前記第１端子とは異なる端子である第２端子に入力される電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第２端子との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記第１入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第４電圧線との電気的な接続を継断するようになっており、
前記第５トランジスタは、当該第５トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第５電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第１容量素子は、前記第２トランジスタのゲートと前記第２トランジスタのソースおよびドレインのうち前記出力端子側の端子との間に挿入されており、
当該インバータ回路は、
前記第２端子と前記第２入力端子との電気的な接続を継断する第６トランジスタと、
前記第２端子と、前記第１トランジスタのソースおよびドレインのうち前記第１電圧線に電気的に接続された端子との間に挿入された第２容量素子と
をさらに備えた
インバータ回路。
【請求項３】
前記第１トランジスタのオン抵抗は、前記第２トランジスタのオン抵抗よりも小さくなっている
請求項１または請求項２に記載のインバータ回路。
【請求項４】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
第１入力端子、第２入力端子および出力端子と、
第１容量素子と
を有し、
前記第１トランジスタは、前記第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第３トランジスタのソースまたはドレインである第１端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記第１入力端子の電圧と、前記第２入力端子を介して、当該第３トランジスタのソースおよびドレインのうち前記第１端子とは異なる端子である第２端子に入力される電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第２端子との電気的な接続を継断するようになっており、
前記第１容量素子は、前記第２トランジスタのゲートと、前記第２トランジスタのソースおよびドレインのうち前記第２電圧線側の端子とは異なる端子に接続され、
前記駆動部は、前記走査線ごとに前記インバータ回路を有するとともに、各インバータ回路の出力端子から出力される信号またはそれに対応する信号を前記走査線に出力するようになっており、さらに、ｉ−ｘ（１≦ｉ≦Ｎ、１≦ｘ≦ｉ−１、Ｎは前記走査線の本数）段目の走査線に対応して設けられたインバータ回路の出力端子から出力される信号もしくはそれに対応する信号を反転させた反転信号を、ｉ段目の走査線に対応して設けられたインバータ回路の第２入力端子に入力するようになっている
表示装置。
【請求項５】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
第１入力端子、第２入力端子および出力端子と、
容量素子と
を備え、
前記第１トランジスタは、前記第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのゲートと前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第３トランジスタのソースまたはドレインである第１端子の電圧と、前記第５トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記第５トランジスタのゲートとの電気的な接続を継断するようになっており、
前記第３トランジスタは、前記第１入力端子の電圧と、前記第２入力端子を介して、当該第３トランジスタのソースおよびドレインのうち前記第１端子とは異なる端子である第２端子に入力される電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第２端子との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記第１入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第４電圧線との電気的な接続を継断するようになっており、
前記第５トランジスタは、当該第５トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第５電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記容量素子は、前記第２トランジスタのゲートと前記第２トランジスタのソースおよびドレインのうち前記出力端子側の端子との間に挿入されており、
前記駆動部は、前記走査線ごとに前記インバータ回路を有するとともに、各インバータ回路の出力端子から出力される信号またはそれに対応する信号を前記走査線に出力するようになっており、さらに、ｉ−ｘ（１≦ｉ≦Ｎ、１≦ｘ≦ｉ−１、Ｎは前記走査線の本数）段目の走査線に対応して設けられたインバータ回路の出力端子から出力される信号もしくはそれに対応する信号を反転させた反転信号を、ｉ段目の走査線に対応して設けられたインバータ回路の第２入力端子に入力するようになっている
表示装置。
【請求項６】
各前記画素は、
発光素子と、
信号電圧を書き込む書き込みトランジスタと、
前記信号電圧に応じて、前記発光素子への駆動電流を制御する駆動トランジスタと
を備える
請求項４または請求項５記載の表示装置。
【請求項７】
前記各走査線は、複数の前記画素のうち、対応する行の前記画素の前記書き込みトランジスタにそれぞれ接続されている
請求項６記載の表示装置。
【請求項８】
前記発光素子は、有機ＥＬ素子である
請求項６記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に好適に適用可能なインバータ回路に関する。また、本発明は、上記インバータ回路を備えた表示装置に関する。
【背景技術】
【０００２】
インバータ回路は、ｎチャネルおよびｐチャネルのＭＯＳトランジスタを１つのチップ内で組み合わせることにより形成される場合と、単一チャネルのＭＯＳトランジスタのみで形成される場合とがある。後者は、前者よりも、プロセス数を削減でき、生産性や歩留まりの観点から優れている。
【０００３】
図２７は、ｎチャネルＭＯＳ型のトランジスタのみで構成された一般的なインバータ回路を示したものである。なお、同様の回路が、特許文献１にも従来例として記載されている。図２７に記載のインバータ回路１０は、２つのｎチャネルＭＯＳ型のトランジスタＴ１０，Ｔ２０を直列接続して構成されたものである。このインバータ回路１０は、電圧Ｖｓｓが印加される負側電圧線Ｌ１０と、電圧Ｖｄｄが印加される正側電圧線Ｌ２０との間に挿入されている。トランジスタＴ１０では、ソースが負側電圧線Ｌ１０に接続され、ドレインがトランジスタＴ２０のソースに接続され、ゲートが入力端子ＩＮに接続されている。トランジスタＴ２０では、ゲートとドレインが互いに接続されたダイオード接続となっている。具体的には、トランジスタＴ２０では、ソースがトランジスタＴ１０のドレインに接続され、ゲートとドレインが正側電圧線Ｌ２０に接続されている。そして、トランジスタＴ１０とトランジスタＴ２０の接続点Ｃが出力端子ＯＵＴに接続されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１８８７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
インバータ回路１０では、例えば、図２８に示したように、入力端子ＩＮの電圧ＶｉｎがＶｓｓとなっている時、出力端子ＯＵＴの電圧ＶｏｕｔがＶｄｄとはならず、Ｖｄｄ−Ｖｔｈとなってしまう。つまり、出力端子ＯＵＴの電圧Ｖｏｕｔには、トランジスタＴ２０の閾値電圧Ｖｔｈが含まれており、出力端子ＯＵＴの電圧Ｖｏｕｔは、トランジスタＴ２０の閾値電圧Ｖｔｈのばらつきの影響を大きく受けてしまう。
【０００６】
そこで、例えば、図２９のインバータ回路２０に示したように、トランジスタＴ２０のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Ｖｄｄよりも高い電圧Ｖｄｄ２（≧Ｖｄｄ＋Ｖｔｈ）が印加される正側電圧線Ｌ３０にゲートを接続することが考えられる。また、例えば、図３０のインバータ回路３０に示したようなブートストラップ型の回路構成が考えられる。具体的には、トランジスタＴ２０のゲートと正側電圧線Ｌ２０との間にトランジスタＴ３０を挿入し、トランジスタＴ３０のゲートを正側電圧線Ｌ２０に接続するとともに、トランジスタＴ２０のゲートとトランジスタＴ３０のソースとの接続点Ｄと、接続点Ｃとの間に容量素子Ｃ１０を挿入した回路構成が考えられる。
【０００７】
しかし、図２７、図２９、図３０のいずれの回路においても、入力端子ＩＮの電圧Ｖｉｎがハイとなっている時、つまり、出力端子ＯＵＴの電圧Ｖｏｕｔがローとなっている時まで、トランジスタＴ１０，Ｔ２０を介して、正側電圧線Ｌ２０側から負側電圧線Ｌ１０側に向かって電流（貫通電流）が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。
【０００８】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、消費電力を抑えることの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、第１入力端子、第２入力端子および出力端子と、第１容量素子とを備えている。第１トランジスタは、第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、第３トランジスタのソースまたはドレインである第１端子の電圧と、出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と出力端子との電気的な接続を継断するようになっている。第３トランジスタは、第１入力端子の電圧と、第２入力端子を介して、当該第３トランジスタのソースおよびドレインのうち第１端子とは異なる端子である第２端子に入力される電圧との電位差またはそれに対応する電位差に応じて第２トランジスタのゲートと第２端子との電気的な接続を継断するようになっている。第１容量素子は、第２トランジスタのゲートと、第２トランジスタのソースおよびドレインのうち第２電圧線側の端子とは異なる端子に接続されている。
【００１０】
本発明の第１の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、各インバータ回路は、上記の第１のインバータ回路と同一の構成要素を含んでいる。
【００１１】
本発明の第２のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、第１入力端子、第２入力端子および出力端子と、容量素子とを備えている。第１トランジスタは、第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて第５トランジスタのゲートと第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、第３トランジスタのソースまたはドレインである第１端子の電圧と、第５トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第２電圧線と第５トランジスタのゲートとの電気的な接続を継断するようになっている。第３トランジスタは、第１入力端子の電圧と、第２入力端子を介して、当該第３トランジスタのソースおよびドレインのうち第１端子とは異なる端子である第２端子に入力される電圧との電位差またはそれに対応する電位差に応じて第２トランジスタのゲートと第２端子との電気的な接続を継断するようになっている。第４トランジスタは、第１入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第４電圧線との電気的な接続を継断するようになっている。第５トランジスタは、当該第５トランジスタのゲート電圧と、出力端子の電圧との電位差またはそれに対応する電位差に応じて第５電圧線と出力端子との電気的な接続を継断するようになっている。容量素子は、第２トランジスタのゲートと第２トランジスタのソースおよびドレインのうち出力端子側の端子との間に挿入されている。
【００１２】
本発明の第２の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、各インバータ回路は、上記の第２のインバータ回路と同一の構成要素を含んでいる。
【００１３】
本発明の第１および第２のインバータ回路ならびに第１および第２の表示装置では、第１入力端子から印加される電圧に応じてオンオフする第３トランジスタを介して、第２入力端子の電圧が第２トランジスタのゲートに入力される。これにより、第１入力端子および第２入力端子に入力される電圧がともにハイとなったときだけ、第１トランジスタおよび第２トランジスタの双方のゲートにオン電圧が印加される。つまり、第１トランジスタおよび第２トランジスタが同時にオンする期間を、第２入力端子に入力する電圧によって制御することが可能である。
【発明の効果】
【００１４】
本発明の第１および第２のインバータ回路ならびに第１および第２の表示装置によれば、第１トランジスタおよび第２トランジスタが同時にオンする期間を、第２入力端子に入力する電圧によって制御することができるようにしたので、貫通電流を少なくすることができる。これにより、消費電力を抑えることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施の形態に係るインバータ回路の一例を表す回路図である。
【図２】図１のインバータ回路の入出力信号波形の一例を表す波形図である。
【図３】図１のインバータ回路の動作の一例について説明するための回路図である。
【図４】図３に続く動作の一例について説明するための回路図である。
【図５】図４に続く動作の一例について説明するための回路図である。
【図６】図５に続く動作の一例について説明するための回路図である。
【図７】図６に続く動作の一例について説明するための回路図である。
【図８】図１のインバータ回路の一変形例を表す回路図である。
【図９】図８のインバータ回路の入出力信号波形の一例を表す波形図である。
【図１０】図８のインバータ回路の動作の一例について説明するための回路図である。
【図１１】図１のインバータ回路の他の変形例を表す回路図である。
【図１２】図１１のインバータ回路の入出力信号波形の一例を表す波形図である。
【図１３】図１１のインバータ回路の動作の一例について説明するための回路図である。
【図１４】図１３に続く動作の一例について説明するための回路図である。
【図１５】図１４に続く動作の一例について説明するための回路図である。
【図１６】図１５に続く動作の一例について説明するための回路図である。
【図１７】図１１のインバータ回路の一変形例を表す回路図である。
【図１８】図１７のインバータ回路の入出力信号波形の一例を表す波形図である。
【図１９】図１１のインバータ回路の他の変形例を表す回路図である。
【図２０】上記実施の形態およびその変形例に係るインバータ回路の適用例の一例である表示装置の概略構成図である。
【図２１】図２０の書込線駆動回路および画素回路の一例を表す回路図である。
【図２２】同期信号の波形の一例と、書込線に出力される信号波形の一例とを表す波形図である。
【図２３】図２０の書込線駆動回路に含まれるインバータ回路の一例を表す回路図である。
【図２４】図２３のインバータ回路の入出力信号波形の一例を表す波形図である。
【図２５】図２０の書込線駆動回路に含まれるインバータ回路の他の例を表す回路図である。
【図２６】図２５のインバータ回路の入出力信号波形の一例を表す波形図である。
【図２７】従来のインバータ回路の一例を表す回路図である。
【図２８】図２７のインバータ回路の入出力信号波形の一例を表す波形図である。
【図２９】従来のインバータ回路の他の例を表す回路図である。
【図３０】従来のインバータ回路のその他の例を表す回路図である。
【発明を実施するための形態】
【００１６】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（図１〜図８）
２．変形例（図９〜図１９）
３．適用例（図２０〜図２６）
【００１７】
＜１．実施の形態＞
[構成]
図１は、本発明の一実施の形態に係るインバータ回路１の全体構成の一例を表したものである。インバータ回路１は、入力端子ＩＮ１に入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｃ））を出力端子ＯＵＴから出力するものである。インバータ回路１は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一のチャネル型の３つのトランジスタＴ１〜Ｔ３を備えたものである。インバータ回路１は、上記の３つのトランジスタＴ１〜Ｔ３の他に、１つの容量素子Ｃ１と、２つの入力端子ＩＮ１，ＩＮ２と、１つの出力端子ＯＵＴとを備えており、３Ｔｒ１Ｃの回路構成となっている。
【００１８】
トランジスタＴ１が本発明の「第１トランジスタ」の一具体例に相当し、トランジスタＴ２が本発明の「第２トランジスタ」の一具体例に相当し、トランジスタＴ３が本発明の「第３トランジスタ」の一具体例に相当する。容量素子Ｃ１が本発明の「容量素子」の一具体例に相当する。入力端子ＩＮ１が本発明の「第１入力端子」の一具体例に相当し、入力端子ＩＮ２が本発明の「第２入力端子」の一具体例に相当する。
【００１９】
トランジスタＴ１〜Ｔ３は、互いに同一チャネル型の薄膜トランジスタ（ＴＦＴ）であり、例えば、ｎチャネルＭＯＳ(金属酸化膜半導体: Metal Oxide Semiconductor)型の薄膜トランジスタ（ＴＦＴ）である。トランジスタＴ１のオン抵抗は、トランジスタＴ２のオン抵抗よりも小さくなっている。なお、トランジスタＴ１のオン抵抗は、トランジスタＴ２のオン抵抗よりも非常に小さくなっていることが好ましい。
【００２０】
トランジスタＴ１は、入力端子ＩＮ１の電圧と低電圧線Ｌ１の電圧Ｖｓｓとの電位差（またはそれに対応する電位差）に応じて、出力端子ＯＵＴと低電圧線Ｌ１との電気的な接続を継断するようになっている。なお、以下では、入力端子ＩＮ１の電圧を入力電圧Ｖｉｎ１と称するものとする。トランジスタＴ１のゲートが入力端子ＩＮ１に電気的に接続されている。トランジスタＴ１のソースまたはドレインが低電圧線Ｌ１に電気的に接続されている。トランジスタＴ１のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子が出力端子ＯＵＴに電気的に接続されている。
【００２１】
トランジスタＴ２は、トランジスタＴ３のソースまたはドレインのうち入力端子ＩＮ２に未接続の端子の電圧と、出力端子ＯＵＴの電圧との電位差（またはそれに対応する電位差）に応じて高電圧線Ｌ２と出力端子ＯＵＴとの電気的な接続を継断するようになっている。なお、以下では、トランジスタＴ３のソースまたはドレインのうち入力端子ＩＮ２に未接続の端子を端子Ａと称するものとする。また、出力端子ＯＵＴの電圧を出力電圧Ｖｏｕｔと称するものとする。トランジスタＴ２のゲートがトランジスタＴ３の端子Ａに電気的に接続されている。トランジスタＴ２のソースまたはドレインが出力端子ＯＵＴに電気的に接続されており、トランジスタＴ２のソースおよびドレインのうち出力端子ＯＵＴに未接続の端子が高電圧線Ｌ２に電気的に接続されている。
【００２２】
トランジスタＴ３は、入力電圧Ｖｉｎ１と入力端子ＩＮ２の電圧（以下、「入力電圧Ｖｉｎ２」という。）の電位差（またはそれに対応する電位差）に応じてトランジスタＴ２のゲートと入力端子ＩＮ２との電気的な接続を継断するようになっている。トランジスタＴ３のゲートが入力端子ＩＮ１に電気的に接続されている。トランジスタＴ３の端子ＡがトランジスタＴ２のゲートに電気的に接続されており、トランジスタＴ３のソースおよびドレインのうち端子Ａとは異なる端子が入力端子ＩＮ２に電気的に接続されている。
【００２３】
低電圧線Ｌ１が本発明の「第１電圧線」の一具体例に相当する。高電圧線Ｌ２が本発明の「第２電圧線」の一具体例に相当する。トランジスタＴ３の端子Ａが本発明の「第１端子」の一具体例に相当する。
【００２４】
高電圧線Ｌ２は、低電圧線Ｌ１の電圧よりも高電圧（一定電圧）を出力する電源（図示せず）に接続されている。高電圧線Ｌ２の電圧は、インバータ回路１の駆動時にハイレベルの電圧Ｖｄｄとなっている。一方、低電圧線Ｌ１は、高電圧線Ｌ２の電圧よりも低電圧（一定電圧）を出力する電源（図示せず）に接続されており、低電圧線Ｌ１の電圧は、インバータ回路１の駆動時に、ローレベルの電圧Ｖｓｓ（＜Ｖｄｄ）となっている。
【００２５】
入力端子ＩＮ２は、所定のパルス信号を出力する電源Ｓ１（図示せず）に接続されている。電源Ｓ１は、例えば、図２（Ｂ）に示したように、入力電圧Ｖｉｎ１が立ち上がる前から、立ち下がる前までの所定の期間の間、ローレベルの電圧Ｖｓｓを制御信号として出力するようになっている。なお、図２（Ｂ）には、電源Ｓ１が、入力電圧Ｖｉｎ１が連続してハイレベルの電圧Ｖｄｄとなっている時間よりも長い時間、ローレベルの電圧Ｖｓｓを制御信号として出力するようになっている場合が例示されている。また、電源Ｓ１は、例えば、図２（Ｂ）に示したように、上記以外の期間の間、ハイレベルの電圧Ｖｄｄを制御信号として出力するようになっている。
【００２６】
容量素子Ｃ１は、トランジスタＴ２のゲートと、トランジスタＴ２のソースおよびドレインのうち高電圧線Ｌ２に未接続の端子（つまり出力端子ＯＵＴ側の端子）との間に挿入されている。容量素子Ｃ１の容量は、入力端子ＩＮ１に立ち下がり電圧が入力され、トランジスタＴ１，Ｔ３がオフしたときに、トランジスタＴ２のゲートをＶｓｓ＋Ｖｔｈ２よりも大きな電圧にチャージすることの可能な値となっている。なお、Ｖｔｈ２はトランジスタＴ２の閾値電圧である。
【００２７】
[動作] 
次に、図３〜８を参照しつつ、インバータ回路１の動作の一例について説明する。図３〜図８は、インバータ回路１の一連の動作の一例を表す回路図である。
【００２８】
まず、図３に示したように、期間ｔ１において、入力電圧Ｖｉｎがロー（Ｖｓｓ）となっており、入力端子ＩＮ２には制御信号としてハイ（Ｖｄｄ）が印加されている。このとき、トランジスタＴ１のゲート−ソース間電圧は０Ｖであり、トランジスタＴ１の閾値電圧が正であればトランジスタＴ１はオフ状態となる。さらに、トランジスタＴ２のゲート−ソース間電圧はＶｄｄ−Ｖｓｓ−ΔＶ−Ｖｔｈ３となる。Ｖｔｈ３は、トランジスタＴ３の閾値電圧である。トランジスタＴ２のゲート−ソース間電圧がトランジスタＴ２の閾値電圧Ｖｔｈ２よりも大きいので、トランジスタＴ２はオンし、ハイレベルの電圧Ｖｄｄが出力電圧Ｖｏｕｔとして出力される（詳細は後述する）。
【００２９】
次に、図４に示したように、入力電圧Ｖｉｎ２がハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変化し（つまり立ち下がり）、期間ｔ１から期間ｔ２に移行する。しかし、トランジスタＴ３のゲート−ソース電圧は０Ｖであり、トランジスタＴ３の閾値電圧が正であればトランジスタＴ３は、期間ｔ１から変わらずオフ状態のままである。
【００３０】
次に、図５に示したように、入力電圧Ｖｉｎ１がロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変化し（つまり立ち上がり）、期間ｔ２から期間ｔ３に移行する。これにより、トランジスタＴ１，Ｔ３がオン状態となり、トランジスタＴ２のゲートおよび出力端子ＯＵＴがＶｓｓに充電される。その結果、トランジスタＴ２のゲートソース間の電圧Ｖｇｓ２が０Ｖとなり、トランジスタＴ２はオフ状態となる（Ｖｔｈ２が０Ｖよりも大きい場合）。つまり、期間ｔ３において、高電圧線Ｌ２から低電圧線Ｌ１には貫通電流は流れない。
【００３１】
一定時間経過後、図６に示したように、入力電圧Ｖｉｎ２がロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変化し（つまり立ち上がり）、期間ｔ３から期間ｔ４に移行する。これにより、トランジスタＴ３からトランジスタＴ２のゲートへ電流が流れ、トランジスタＴ２のゲート電圧がロー（Ｖｓｓ）から徐々に上昇する。最終的に、トランジスタＴ２のゲート電圧がＶｄｄ−Ｖｔｈ３という電圧となる。トランジスタＴ２のゲート電圧が増加することで、トランジスタＴ２もオン状態となり、高電圧線Ｌ２から低電圧線Ｌ１へ貫通電流が流れる。この時、出力電圧ＶｏｕｔはＶｓｓ＋ΔＶとなるが、トランジスタＴ２のオン抵抗に比べてＴ１のオン抵抗が非常に小さければ、出力電圧Ｖｏｕｔはほぼローレベルの電圧Ｖｓｓとなる。
【００３２】
最後に、図７に示したように、入力電圧Ｖｉｎ１がハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変化し（つまり立ち下がり）、期間ｔ４から期間ｔ１に移行する。これにより、トランジスタ１がオフ状態となり、高電圧線Ｌ２からの電流によって出力電圧Ｖｏｕｔは徐々に上昇する。この時、トランジスタＴ２のゲート−ソース間の容量Ｃ１によって、トランジスタＴ２のゲート電圧も上昇する。最終的に、トランジスタＴ２のソース電圧の上昇に対して、ゲート電圧の上昇の比率が１であったとすると、トランジスタＴ２のゲート電圧は２Ｖｄｄ−Ｖｓｓ−ΔＶ−Ｖｔｈ３となり、出力電圧Ｖｏｕｔはハイレベルの電圧Ｖｄｄとなる。
【００３３】
以上のようにして、本実施の形態のインバータ回路１では、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｃ））が出力端子ＯＵＴから出力される。
【００３４】
[効果]
ところで、例えば、図２７に示したような従来のインバータ回路１０は、２つのｎチャネルＭＯＳ型のトランジスタＴ１０，Ｔ２０が直列接続された単チャネル型の回路構成となっている。インバータ回路１０では、例えば、図２８に示したように、入力電圧ＶｉｎがＶｓｓとなっている時、出力電圧ＶｏｕｔがＶｄｄとはならず、Ｖｄｄ−Ｖｔｈとなってしまう。つまり、出力電圧Ｖｏｕｔには、トランジスタＴ２０の閾値電圧Ｖｔｈが含まれており、出力電圧Ｖｏｕｔは、トランジスタＴ２の閾値電圧Ｖｔｈのばらつきの影響を大きく受けてしまう。
【００３５】
そこで、例えば、図２９のインバータ回路２０に示したように、トランジスタＴ２０のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Ｖｄｄよりも高い電圧Ｖｓｓ２（＝Ｖｄｄ＋Ｖｔｈ）が印加される高電圧配線Ｌ３０にゲートを接続することが考えられる。また、例えば、図３０のインバータ回路３０に示したようなブートストラップ型の回路構成が考えられる。
【００３６】
しかし、図２７、図２９、図３０のいずれの回路においても、入力電圧Ｖｉｎがハイとなっている時、つまり、出力電圧Ｖｏｕｔがローとなっている時まで、トランジスタＴ１０，Ｔ２０を介して、高電圧配線Ｌ２０側から低電圧配線Ｌ１０側に向かって電流（貫通電流）が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。
【００３７】
一方、本実施の形態のインバータ回路１では、入力端子ＩＮ１から印加される電圧に応じてオンオフするトランジスタＴ３を介して、入力電圧Ｖｉｎ２がトランジスタＴ２のゲートに入力される。そのため、入力電圧Ｖｉｎ１，Ｖｉｎ２がともにハイとなったときだけ、トランジスタＴ１，Ｔ２の双方のゲートにオン電圧が印加される。つまり、トランジスタＴ１，Ｔ２が同時にオンする期間を、入力端子ＩＮ２に入力する電圧によって制御することができる。これにより、図２７、図２９、図３０に記載のインバータ回路と比べて、貫通電流を少なくすることができ、消費電力を抑えることができる。
【００３８】
＜２．変形例＞
【００３９】
［変形例１］
上記実施の形態において、さらに、出力段にトランジスタＴ４，Ｔ５が設けられていてもよい。
【００４０】
図８は、本変形例に係るインバータ回路１の構成の一例を表したものである。本変形例において、トランジスタＴ１は、入力電圧Ｖｉｎ１と低電圧線Ｌ１の電圧Ｖｓｓとの電位差（またはそれに対応する電位差）に応じて、トランジスタＴ５のゲートと低電圧線Ｌ１との電気的な接続を継断するようになっている。トランジスタＴ１のゲートが入力端子ＩＮ１に電気的に接続されている。トランジスタＴ１のソースまたはドレインが低電圧線Ｌ１に電気的に接続されている。トランジスタＴ１のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子がトランジスタＴ５のゲートに電気的に接続されている。
【００４１】
トランジスタＴ２は、トランジスタＴ３のソースまたはドレインの電圧と、トランジスタＴ５のゲート電圧との電位差（またはそれに対応する電位差）に応じて高電圧線Ｌ３とトランジスタＴ５のゲートとの電気的な接続を継断するようになっている。トランジスタＴ２において、ゲートがトランジスタＴ３のソースまたはドレインに接続されている。また、トランジスタＴ２において、ソースおよびドレインのうち一方が高電圧線Ｌ３に接続され、ソースおよびドレインのうち他方がトランジスタＴ５のゲートに接続されている。
【００４２】
トランジスタＴ４は、入力端子ＩＮ１の電圧と低電圧線Ｌ１の電圧との電位差（またはそれに対応する電位差）に応じて出力端子ＯＵＴと低電圧線Ｌ１との電気的な接続を継断するようになっている。トランジスタＴ４において、ゲートが入力端子ＩＮ１に接続されている。トランジスタＴ４において、ソースおよびドレインのうち一方が低電圧線Ｌ１に接続され、ソースおよびドレインのうち他方が出力端子ＯＵＴに接続されている。
【００４３】
トランジスタＴ５は、トランジスタＴ２のソースおよびドレインのうち高電圧線Ｌ３に未接続の端子の電圧と、出力電圧Ｖｏｕｔとの電位差（またはそれに対応する電位差）に応じて高電圧線Ｌ２と出力端子ＯＵＴとの電気的な接続を継断するようになっている。トランジスタＴ５において、ゲートがトランジスタＴ２のソースおよびドレインのうち高電圧線Ｌ３に未接続の端子に接続されている。トランジスタＴ２において、ソースおよびドレインのうち一方が高電圧線Ｌ２に接続され、ソースおよびドレインのうち他方が出力端子ＯＵＴに接続されている。
【００４４】
高電圧線Ｌ３は、高電圧線Ｌ２の電圧よりも高電圧（一定電圧）を出力する電源（図示せず）に接続されている。高電圧線Ｌ３の電圧は、インバータ回路１の駆動時にＶｃｃとなっている。なお、高電圧線Ｌ３の電圧Ｖｃｃは、Ｖｄｄ＋Ｖｔｈ５よりも高い電圧となっていることが好ましい。Ｖｔｈ５はトランジスタＴ５の閾値電圧である。
【００４５】
トランジスタＴ４が本発明の「第４トランジスタ」の一具体例に相当し、トランジスタＴ５が本発明の「第５トランジスタ」の一具体例に相当する。高電圧線Ｌ３が本発明の「第３電圧線」に相当する。
【００４６】
図９は、本変形例に係るインバータ回路１の入出力電圧波形の一例を表したものである。図１０は、本変形例に係るインバータ回路１の動作の一例を表したものである。本変形例に係るインバータ回路１の基本的な動作は、図２に示すものと基本的には同じである。ただし、期間ｔ４において相違点がある。
【００４７】
図１のインバータ回路１では、期間ｔ４において、出力電圧ＶｏｕｔがＶｓｓ＋ΔＶとなる。そのため、トランジスタＴ２がオンし、最終段のトランジスタＴ１，Ｔ２に貫通電流が流れていた。一方、本変形例に係るインバータ回路１では、ΔＶ＜Ｖｔｈ５となるので、トランジスタＴ５がオフしたままであり、出力電圧ＶｏｕｔもＶｓｓのままとなる。これにより、本変形例では、出力電圧ＶｏｕｔはＶｄｄとＶｓｓの２値となり、正常な出力が得られる。
【００４８】
また、図１のインバータ回路１では、上述したように、期間ｔ４において、トランジスタＴ１，Ｔ２を介して貫通電流が流れる。一般に、インバータ回路は負荷を駆動するバッファとして用いられることが多いので、その出力段を形成するトランジスタのサイズは大きく設計する（つまり、抵抗を小さく設計する）。そのため、図２に示したようにトランジスタＴ１，Ｔ２を介して貫通電流が流れる場合には、短時間ではあるものの、貫通電流が非常に大きくなってしまう可能性がある。一方、本変形例では、図９、図１０に示したように、期間ｔ４において、高電圧線Ｌ３から低電圧線Ｌ１へ貫通電流が流れるが、最終段のトランジスタＴ４，Ｔ５には貫通電流が流れない。従って、消費電力を小さく抑えることが可能である。
【００４９】
［変形例２］
上記実施の形態において、例えば、図１１に示したように、トランジスタＴ３のソースおよびドレインのうちトランジスタＴ２のゲートに未接続の端子と、入力端子ＩＮ２との間に、さらに、トランジスタＴ６が設けられていてもよい。
【００５０】
トランジスタＴ６は、入力端子ＩＮ３を介して当該トランジスタＴ６のゲートに入力された電圧に応じて、トランジスタＴ３のソースおよびドレインのうちトランジスタＴ２のゲートに未接続の端子と、入力端子ＩＮ２との電気的な接続を継断するようになっている。トランジスタＴ６のゲートが入力端子ＩＮ３に電気的に接続されている。トランジスタＴ６のソースまたはドレインが入力端子ＩＮ２に電気的に接続されている。トランジスタＴ６のソースおよびドレインのうち入力端子ＩＮ２に未接続の端子がトランジスタＴ３のソースおよびドレインのうちトランジスタＴ２のゲートに未接続の端子に電気的に接続されている。
【００５１】
図１２は、図１１のインバータ回路１における入出力電圧波形の一例を表したものである。図１３〜図１６は、図１１のインバータ回路１における動作の一例を表したものである。まず、期間ｔ１において、入力電圧Ｖｉｎ１はロー（Ｖｓｓ）となっているので、トランジスタＴ１はオフしており、トランジスタＴ２のゲート電位はＶｘとなっている。ここで、トランジスタＴ２のゲート−ソース間電圧は、トランジスタＴ２の閾値電圧Ｖｔｈ２よりも大きいので、トランジスタＴ２はオン状態となり、出力電圧Ｖｏｕｔとしてハイ（Ｖｄｄ）が出力される。
【００５２】
次に、図１３に示したように、入力電圧Ｖｉｎ２がハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変化し（つまり立ち下がり）、期間ｔ１から期間ｔ２に移行する。さらに、トランジスタＴ６がオン状態となり、トランジスタＴ３とトランジスタＴ６との接続ノードの電圧がロー（Ｖｓｓ）となる。しかし、入力電圧Ｖｉｎ１はロー（Ｖｓｓ）となっているので、トランジスタＴ３はオフしたままであり、出力電圧Ｖｏｕｔにはハイ（Ｖｄｄ）が出力される。
【００５３】
さらに、図１４に示したように、入力電圧Ｖｉｎ１がロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変化し（つまり立ち上がり）、期間ｔ２から期間ｔ５に移行する。この時、トランジスタＴ１，Ｔ３がオンする。ここで、トランジスタＴ２のゲート電圧は出力電位Ｖｏｕｔの低下に加え、電圧Ｔ３とＴ６の接続点のノードとの電荷分配によって低下し、最終的にトランジスタＴ２のゲート電圧はＶｓｓ＋ΔＶ１となる。ここで、ΔＶ１がトランジスタＴ２の閾値電圧Ｖｔｈ２よりも大きければ、図１４に示したように、高電圧線Ｌ２から低電圧線Ｌ１へ貫通電流が流れ、出力電圧ＶｏｕｔはＶｓｓ＋ΔＶ´となる。なお、トランジスタＴ１のオン抵抗がトランジスタＴ２のオン抵抗よりも十分に小さい場合には、ΔＶ´≒０となる。
【００５４】
一定時間経過後、図１５に示したように、入力電圧Ｖｉｎ２がロー（Ｖｓｓ）からハイ（Ｖｄｄ）へ変化し（つまり立ち上がり）、期間ｔ５から期間ｔ６に移行する。しかし、この時、入力端子ＩＮ３はロー（Ｖｓｓ）であるので、トランジスタＴ６はオフしている。次に、入力端子ＩＮ３がロー（Ｖｓｓ）からハイ（Ｖｄｄ）に変化し（つまり立ち上がり）、期間ｔ６から期間ｔ７に移行する。これにより、図１５に示したように、トランジスタＴ３，Ｔ６を介してトランジスタＴ２のゲート電圧がＶｄｄ−Ｖｔｈ３−Ｖｔｈ６となり、貫通電流が図のように流れ、出力電圧ＶｏｕｔはＶｓｓ＋ΔＶとなる。しかし、トランジスタＴ１のオン抵抗がトランジスタＴ２のオン電圧よりも十分に小さい場合には、ΔＶ≒０となる。その後、入力電圧
Ｖｉｎ３がハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変化し、トランジスタＴ６がオフするが、トランジスタＴ２のゲート電圧は変化しない。
【００５５】
最後に、図１６に示したように、入力電圧Ｖｉｎ１がハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変化し（つまり立ち下がり）、期間ｔ７から期間ｔ１に移行する。これにより、トランジスタＴ１がオフ状態となり、高電圧線Ｌ２からの電流によって出力電圧Ｖｏｕｔが徐々に上昇する。この時、トランジスタＴ２のゲート−ソース間に接続された容量素子Ｃ１によってトランジスタＴ２のゲート電圧も上昇する。最終的に、出力電圧Ｖｏｕｔにはハイ（Ｖｄｄ）が出力される。
【００５６】
［変形例３］
上記の変形例２において、さらに、出力段にトランジスタＴ４，Ｔ５が設けられていてもよい。図１７は、本変形例に係るインバータ回路１の動作の一例を表したものである。図１８は、本変形例に係るインバータ回路１の入出力電圧波形の一例を表したものである。本変形例に係るインバータ回路１の基本的な動作は、図１１に示すものと基本的には同じである。従って、最終段に貫通電流を流すことがなく、出力電圧もＶｓｓとＶｄｄの２値のみをとることが可能である。
【００５７】
［変形例４］
上記の変形例２において、さらに、例えば、図１９に示したように、トランジスタＴ３とトランジスタＴ６との接続点と、トランジスタＴ１のソースおよびドレインのうち低電圧線Ｌ１側の端子との間に、容量素子Ｃ２が設けられていてもよい。このようにした場合には、貫通電流量を小さくすることができる。
【００５８】
＜３．適用例＞
図２０は、上記実施の形態およびその変形例に係るインバータ回路１の適用例の一例である表示装置１００の全体構成の一例を表したものである。この表示装置１００は、例えば、表示パネル１１０と、表示パネル１１０を駆動する駆動回路１２０とを備えている。
【００５９】
（表示パネル１１０）
表示パネル１１０は、複数の表示画素１１４が２次元配置された表示領域１１０Ａを有しており、各表示画素１１４が駆動回路１２０によって駆動されることにより、表示領域１１０Ａに映像を表示するものである。各表示画素１１４は、互いに隣り合う３つの画素１１３Ｒ，１１３Ｇ，１１３Ｂからなる。なお、以下では、各画素１１３Ｒ，１１３Ｇ，１１３Ｂの総称として画素１１３を適宜、用いるものとする。
【００６０】
画素１１３Ｒは、有機ＥＬ素子１１１Ｒおよび画素回路１１２を含んで構成されている。画素１１３Ｇは、有機ＥＬ素子１１１Ｇおよび画素回路１１２を含んで構成されている。画素１１３Ｂは、有機ＥＬ素子１１１Ｂおよび画素回路１１２を含んで構成されている。有機ＥＬ素子１１１Ｒは赤色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｇは緑色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｂは青色光を発する有機ＥＬ素子である。なお、以下では、有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂの総称として有機ＥＬ素子１１１を適宜、用いるものとする。
【００６１】
図２１は、表示領域１１０Ａ内の回路構成の一例を、後述の書込線駆動回路１２４の一例と共に表したものである。表示領域１１０Ａ内には、複数の画素回路１１２が個々の有機ＥＬ素子１１１と対となって２次元配置されている。各画素回路１１２は、例えば、有機ＥＬ素子１１１に流れる電流を制御する駆動トランジスタＴ１００と、信号線ＤＴＬの電圧を駆動トランジスタＴ１００に書き込む書き込みトランジスタＴ２００と、保持容量Ｃｓとによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴ１００および書き込みトランジスタＴ２００は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ）により形成されている。駆動トランジスタＴ１００または書き込みトランジスタＴ２００は、例えば、ｐチャネルＭＯＳ型のＴＦＴであってもよい。
【００６２】
表示領域１１０Ａにおいて、複数の書込線ＷＳＬが行状に配置され、複数の信号線ＤＴＬが列状に配置されている。なお、書込線ＷＳＬが本発明の「走査線」の一具体例に相当する。表示領域１１０Ａには、さらに、複数の電源線ＰＳＬ（電源電圧の供給される部材）が書込線ＷＳＬに沿って行状に配置されている。各信号線ＤＴＬと各書込線ＷＳＬとの交差点近傍には、有機ＥＬ素子１１１が１つずつ設けられている。各信号線ＤＴＬは、後述の信号線駆動回路１２３の出力端と、書き込みトランジスタＴ２００のドレイン電極およびソース電極のいずれか一方の電極に接続されている。各書込線ＷＳＬは、後述の書込線駆動回路１２４の出力端と、書き込みトランジスタＴ２００のゲート電極に接続されている。各電源線ＰＳＬは、後述の電源線駆動回路１２５の出力端と、駆動トランジスタＴ１００のドレイン電極およびソース電極のいずれか一方の電極に接続されている。書き込みトランジスタＴ２００のドレイン電極およびソース電極のうち信号線ＤＴＬに未接続の方の電極は、駆動トランジスタＴ１００のゲート電極と、保持容量Ｃｓの一端に接続されている。駆動トランジスタＴ１００のドレイン電極およびソース電極のうち電源線ＰＳＬに未接続の方の電極と保持容量Ｃｓの他端とが、有機ＥＬ素子１１１のアノード電極（図示せず）に接続されている。有機ＥＬ素子１１１のカソード電極は、例えば、グラウンド線ＧＮＤに接続されている。
【００６３】
（駆動回路１２０）
次に、駆動回路１２０内の各回路について、図２０、図２１、図２２を参照して説明する。なお、図２２は、同期信号の波形の一例と、駆動回路１２０から各書込線ＷＳＬに出力される電圧波形の一例とを表したものである。駆動回路１２０は、タイミング生成回路１２１、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４および電源線駆動回路１２５を有している。また、駆動回路１２０は、上記実施の形態およびその変形例における各種電源（具体的には低電圧線Ｌ１および高電圧線Ｌ２，Ｌ３等に接続された電源）も有している。
【００６４】
タイミング生成回路１２１は、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４、および電源線駆動回路１２５が連動して動作するように制御するものである。タイミング生成回路１２１は、例えば、外部から入力された同期信号１２０Ｂに応じて（同期して）、上述した各回路に対して制御信号１２１Ａを出力するようになっている。
【００６５】
映像信号処理回路１２２は、外部から入力された映像信号１２０Ａに対して所定の補正を行うと共に、補正した後の映像信号１２２Ａを信号線駆動回路１２３に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００６６】
信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、映像信号処理回路１２２から入力された映像信号１２２Ａを各信号線ＤＴＬに印加して、選択対象の画素１１３に書き込むものである。なお、書き込みとは、駆動トランジスタＴ１００のゲートに所定の電圧を印加することを指している。
【００６７】
信号線駆動回路１２３は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各列に対応して、１段ごとにバッファ回路（図示せず）を備えている。この信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、各信号線ＤＴＬに対して、例えば、２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を出力可能となっている。具体的には、信号線駆動回路１２３は、各画素１１３に接続された信号線ＤＴＬを介して、書込線駆動回路１２４により選択された画素１１３へ２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を順番に供給するようになっている。
【００６８】
ここで、オフセット電圧Ｖｏｆｓは、信号電圧Ｖｓｉｇの値に依らず一定電圧値となっている。また、信号電圧Ｖｓｉｇは、映像信号１２２Ａに対応する電圧値となっている。信号電圧Ｖｓｉｇの最小電圧はオフセット電圧Ｖｏｆｓよりも低い電圧値となっており、信号電圧Ｖｓｉｇの最大電圧はオフセット電圧Ｖｏｆｓよりも高い電圧値となっている。
【００６９】
書込線駆動回路１２４は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各行に対応して、１段ごとにバッファ回路２を備えている。バッファ回路２は、上述したインバータ回路１を複数含んで構成されたものであり、入力端に入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端から出力するものである。書込線駆動回路１２４は、制御信号１２１Ａの入力に応じて（同期して）、各書込線ＷＳＬに対して、２種類の電圧（Ｖｄｄ、Ｖｓｓ）を出力可能となっている。具体的には、書込線駆動回路１２４は、各画素１１３に接続された書込線ＷＳＬを介して、駆動対象の画素１１３へ２種類の電圧（Ｖｄｄ、Ｖｓｓ）を供給し、書き込みトランジスタＴ２００を制御するようになっている。例えば、図２２に示したように、制御信号１２１Ａとして、クロックｃｋと、スキャンパルスｓｐが入力されると、書込線駆動回路１２４は、複数の書込線ＷＳＬに対して、波高値がＶｄｄで、幅が２Ｈのパルスを含む電圧Ｖｓ（ｉ）（１≦ｉ≦Ｎ、ｉおよびＮは正の整数）を、パルスの位相を１Ｈずつずらしながら順番に出力するようになっている。
【００７０】
ここで、電圧Ｖｄｄは、書き込みトランジスタＴ２００のオン電圧以上の値となっている。電圧Ｖｄｄは、例えば、閾値補正、移動度補正、発光動作の際に、書込線駆動回路１２４から出力される電圧値である。電圧Ｖｓｓは、書き込みトランジスタＴ２００のオン電圧よりも低い値となっており、かつ、電圧Ｖｄｄよりも低い値となっている。
【００７１】
電源線駆動回路１２５は、例えばシフトレジスタ（図示せず）を含んで構成されており、例えば、画素１１３の各行に対応して、１段ごとにバッファ回路（図示せず）を備えている。この電源線駆動回路１２５は、制御信号１２１Ａの入力に応じて（同期して）、２種類の電圧（ＶｃｃＨ、ＶｃｃＬ）を出力可能となっている。具体的には、電源線駆動回路１２５は、各画素１１３に接続された電源線ＰＳＬを介して、駆動対象の画素１１３へ２種類の電圧（ＶｃｃＨ、ＶｃｃＬ）を供給し、有機ＥＬ素子１１１の発光および消光を制御するようになっている。
【００７２】
ここで、電圧ＶｃｃＬは、有機ＥＬ素子１１１の閾値電圧と、有機ＥＬ素子１１１のカソードの電圧とを足し合わせた電圧よりも低い電圧値である。また、電圧ＶｃｃＨは、有機ＥＬ素子１１１の閾値電圧と、有機ＥＬ素子１１１のカソードの電圧とを足し合わせた電圧以上の電圧値である。
【００７３】
表示装置１００では、各画素１１３において画素回路１１２がオンオフ制御され、各画素１１３の有機ＥＬ素子１１１に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル１１０の表示領域１１０Ａにおいて画像が表示される。
【００７４】
ところで、本適用例では、例えば、書込線駆動回路１２４内のバッファ回路２は、上述したインバータ回路１を複数含んで構成されている。これにより、バッファ回路２内を流れる貫通電流はほとんど存在しないので、バッファ回路２の消費電力を抑えることができる。
【００７５】
また、本適用例において、書込線駆動回路１２４が、トランジスタＴ４またはトランジスタＴ５を、入力端子ＩＮ１の電圧が連続してハイとなっている時間と等しい時間オフさせるように、トランジスタＴ４またはトランジスタＴ５のゲートに制御信号を入力するようになっていてもよい。この場合に、書込線駆動回路１２４は、例えば、図２３、図２４に示したように、書込線ＷＳＬごとに設けられたインバータ回路１の出力端子ＯＵＴから出力される信号（出力電圧Ｖｏｕｔ（ｉ）＝Ｖｓ（ｉ））（またはそれに対応する信号）を書込線ＷＳＬに出力するようになっている。書込線駆動回路１２４は、さらに、ｉ−ｘ段目（１≦ｘ≦ｉ−１）の書込線ＷＳＬに対応して設けられたインバータ回路１の出力端子ＯＵＴから出力される信号（出力電圧Ｖｏｕｔ（ｉ−ｘ））（またはそれに対応する信号）を反転させた反転信号を、ｉ段目の書込線ＷＳＬに対応して設けられたインバータ回路１に含まれるトランジスタＴ４のゲートに入力するようになっていてもよい。上記のｘは、できるだけ小さいことが好ましく、１であることが最も好ましい。なお、書込線駆動回路１２４は、図示しないが、上記の反転信号を、ｉ段目の書込線ＷＳＬに対応して設けられたインバータ回路１に含まれるトランジスタＴ５のゲートに入力するようになっていてもよい。
【００７６】
このようにした場合には、トランジスタＴ４またはトランジスタＴ５のゲートに入力する制御信号を生成する回路を別途、設ける必要がなくなるので、表示装置１００の回路構成を簡略化することができる。なお、上記の反転信号を、ｉ段目の書込線ＷＳＬに対応して設けられたインバータ回路１に含まれるトランジスタＴ４またはトランジスタＴ５のゲートに入力するに際して、図２３に記載の回路の代わりに、図２５に記載の回路が用いられてもよい。なお、図２３に記載の回路の代わりに、図２５に記載の回路が用いられた場合には、図２５に記載の回路の入出力電圧波形が、例えば図２６に記載されるような波形となる。
【００７７】
以上、実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明は実施の形態等に限定されるものではなく、種々変形が可能である。
【００７８】
例えば、上記適用例では、上記各実施の形態およびその変形例に係るインバータ回路１が書込線駆動回路１２４の出力段に用いられていたが、書込線駆動回路１２４の出力段の代わりに、電源線駆動回路１２５の出力段に用いられていてもよいし、書込線駆動回路１２４の出力段と共に、電源線駆動回路１２５の出力段に用いられていてもよい。
【００７９】
なお、上記各実施の形態およびその変形例に係るインバータ回路１を電源線駆動回路１２５の出力段に用いる場合には、例えば、低電圧線Ｌ１に対して、電圧ＶｃｃＬを出力する電源（図示せず）を接続し、高電圧線Ｌ２，Ｌ３に対して、電圧ＶｃｃＨを出力する電源（図示せず）を接続し、高電圧線Ｌ４に対して、電圧ＶｃｃＨよりも高い電圧を出力する電源（図示せず）を接続すればよい。
【符号の説明】
【００８０】
１，１０，２０，３０…インバータ回路、２…バッファ回路、１００…表示装置、１１０…表示パネル、１１０Ａ…表示領域、１１１，１１１Ｒ，１１１Ｇ，１１１Ｂ…有機ＥＬ素子、１１２…画素回路、１１３，１１３Ｒ，１１３Ｇ，１１３Ｂ…画素、１１４…表示画素、１２０…駆動回路、１２０Ａ，１２２Ａ…映像信号、１２０Ｂ…同期信号、１２１…タイミング生成回路、１２１Ａ…制御信号、１２２…映像信号処理回路、１２３…信号線駆動回路、１２４…書込線駆動回路、１２５…電源線駆動回路、Ａ，Ｂ…端子、Ｃ，Ｄ…接続点、Ｃ１，Ｃ１０…容量素子、Ｃｓ…保持容量、ＤＴＬ…信号線、ＧＮＤ…グラウンド線、ＩＮ１，ＩＮ２，ＩＮ３…入力端子、Ｌ１，Ｌ１０…低電圧線、Ｌ２，Ｌ３，Ｌ２０，Ｌ３０…高電圧線、ＯＵＴ…出力端子、ＰＳＬ…電源線、Ｓ１，Ｓ２…電源、ｔ１〜ｔ８…期間、Ｔ１〜Ｔ６，Ｔ１０，Ｔ２０，Ｔ３０…トランジスタ、Ｖｃｃ，ＶｃｃＨ，ＶｃｃＬ，Ｖｄｄ，Ｖｓｓ…電圧、Ｖｇｓ２…ゲート−ソース間の電圧、Ｖｉｎ，Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３…入力電圧、Ｖｏｆｓ…オフセット電圧、Ｖｏｕｔ…出力電圧、Ｖｓｉｇ…信号電圧、Ｖｔｈ，Ｖｔｈ２，Ｖｔｈ３，Ｖｔｈ４，Ｖｔｈ５…閾値電圧、ＷＳＬ…書込線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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