(57)【特許請求の範囲】
【請求項１】
基板に、ゲート金属層、ゲート絶縁媒体層及び半導体層が順次堆積され、グレートンマスクでマスキング及びエッチングを行うことにより、ゲートライン、前記ゲートラインに接続するゲート電極、ゲート絶縁層及び薄膜トランジスタの半導体層部分が形成され、エッチングされた後の前記ゲート絶縁層及び半導体層は側方において下方の前記ゲート電極を露出することで段差部を形成する第１の工程と、
前記第１の工程が完了して得られた基板に、前記ゲート電極、ゲート絶縁層及び半導体層を覆うように隔離絶縁媒体層が堆積され、前記隔離絶縁媒体層に対してマスキング及びエッチングを行うことにより、半導体層の上方に位置する隔離絶縁媒体層の両側にビアーホールが形成される第２の工程と、
プラズマ化学気相蒸着室に所定の比率でＰＨ３及びＨ２が導入され、プラズマ状態にあるＰＨ３及びＨ２とビアーホール部分のａ−Ｓｉとの界面反応を起こさせ、反応条件を制御することで、微結晶シリコン層が形成されることにより、前記第２の工程が完了して得られたビアーホールに、オーム接触層が形成される第３の工程と、
前記第３の工程が完了して得られた基板に、透明画素電極層、ソース・ドレイン電極金属層が堆積され、グレートンマスクでマスキング及びエッチングを行うことにより、透明画素電極、ソース電極、ドレイン電極及び前記ドレイン電極に一体接続するデータラインが形成される第４の工程と、
を含むＴＦＴ−ＬＣＤアレー基板の製造方法。
【請求項２】
前記第１の工程においてグレートンマスクでマスキングを行うとき、前記グレートンマスクの不透光部分が、前記基板の半導体層が形成される部分に対応し、前記グレートンマスクの半透光部分が、前記基板のゲートライン及びゲート電極が形成される部分に対応し、前記グレートンマスクの完全透光部分が、前記基板の残った部分に対応することを特徴とする請求項１に記載の製造方法。
【請求項３】
前記第４の工程においてグレートンマスクでマスキングを行うとき、前記グレートンマスクの不透光部分が、前記基板のソース電極、ドレイン電極及びデータラインが形成される部分に対応し、前記グレートンマスクの半透光部分が、前記基板の透明画素電極が形成される部分に対応し、前記グレートンマスクの完全透光部分が、前記基板の残った部分に対応することを特徴とする請求項１に記載の製造方法。
【請求項４】
前記第４の工程においてグレートンマスクでマスキングを行うとき、前記グレートンマスクの不透光部分が、前記基板のソース電極、ドレイン電極及びデータラインが形成される部分に対応し、前記グレートンマスクの半透光部分が、前記基板の透明画素電極が形成される部分に対応し、前記グレートンマスクの完全透光部分が、前記基板の残った部分に対応することを特徴とする請求項２に記載の製造方法。
【請求項５】
前記第４の工程において、スパッター法で同一又は異なる装置で連続的に堆積することにより、透明画素電極層及びソース・トレイン電極金属層が堆積されることを特徴とする請求項１乃至３のいずれかに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスター液晶ディスプレー装置のアレー基板及びその製造方法に関し、特に、マスクの枚数が減少されたリソグラフィー工程で製造されたＴＦＴ−ＬＣＤアレー基板構造及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＴＦＴ−ＬＣＤが代表とする液晶ディスプレーは、重要なプレートディスプレー方法の一つとして、飛躍的に発展され、広く注目を集めっている。各メーカー間の激しい競争とＴＦＴ−ＬＣＤ製造技術の絶え間ない進歩により、ディスプレーの質が良好で、より安価な液晶ディスプレーが頻繁に市場に出されている。従って、より進歩な製造技術の採用、生産工程の簡素化及び生産コストの削減は、ＴＦＴ−ＬＣＤメーカーが激しい競争の中で生き残るための重要な保障となっている。
【０００３】
ＴＦＴ−ＬＣＤアレー基板の製造技術は、７マスク技術（7 mask）から現在の５マスク技術（5 mask）に発展してくる。５マスク技術は、現在、ＴＦＴ−ＬＣＤアレー基板を製造するための主流となっている。
【０００４】
４マスク技術を開発し始まるメーカーもいる。４マスク技術とは、５マスク技術を基にして、グレートーンマスク法（Gray Tone Mask）で、活性層マスク（Active Mask）とソース・ドレイン電極マスク（S/D Mask）とを一枚のマスクに合併し、エッチング工程を調整することで、元の活性層マスクとソース・ドレイン電極マスクの機能を実現する。すなわち、一回のマスキング工程により二回のマスキング工程の効果を奏でる。
【０００５】
グレートーンマスク（Gray Tone Mask）技術とは、マスク上にスリットを有するパターンが形成され、光の干渉及び回折により、マスク上に半透明のパターン領域（グレートーン領域）を形成することである。露光する際に、光の一部分のみ半透明領域を透過する。露光量をコントロールすることで、光がマスク上のグレートーン領域を通過する後フォトレジストに照射し、フォトレジストが部分的に露光され、他の領域が十分に露光される。現像した後、完全に露光された領域にフォトレジストがなくなり、露光が十分に行われていない領域のフォトレジストの厚さが完全に露光されていない領域より小さいため、フォトレジストには三次元の立体構造が形成される。グレートーン領域の光透過率をコントロールすることで、すなわち、スリット領域と空白領域との衝撃係数（デューティーファクター；duty factor）をコントロールことで、フォトレジストの厚さをコントロールできる。この半透明パターンが形成されたマスクを用いることで、フォトレジストに厚さが異なる三次元パターンを形成する方法が一般にグレートーンマスク技術と称する。
【０００６】
５マスク技術が５回のリソグラフィー工程を含む、それぞれゲートマスク（Gate Mask）、活性層マスク（Active Mask）、ソース・ドレインアスク（S/D Mask）、ビアーホールマスク（Via Hole Mask）、画素電極マスク（Pixel Mask）である。いずれの工程において、それぞれ一回又は複数回の薄膜堆積工程及びエッチング工程（ドライエッチング又はウェートエッチングを含む）を含むため、５マスク技術は、５回の薄膜の堆積→マスキング→エッチングのサイクルで構成される。具体的なフローチャートは図２に示される。
【０００７】
図１には上記５マスク技術により得られるＴＦＴ−ＬＣＤアレー基板の代表的な画素ユニットが示される。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、当該技術分野における技術発展の動向を鑑み、マスクの枚数を減少することにより、製造工程の簡素し、生産能力の向上し及びコストの削減を実現することを図り、更に、設備の利用可能度の向上、製造時間の短縮及び生産効率の改善が実現できるＴＦＴ−ＬＣＤアレー基板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を実現するため、本発明の一つの方面では、基板と前記基板にある画素アレーとを含むＴＦＴ−ＬＣＤアレー基板であって、前記画素のいずれかは、前記基板に形成されたゲートライン及び前記ゲートラインに接続するゲート電極と、前記ゲート電極に形成されたゲート絶縁層と、前記ゲート絶縁層に形成された半導体層及び前記半導体層に形成されたオーム接触層と、前記半導体層及びオーム接触層に形成された透明画素電極と、前記透明画素電極に形成されたソース・ドレイン電極及び前記ソース・ドレイン電極に接続するデータラインと、前記ソース・ドレイン電極、データライン及び透明画素電極に形成されたパッシベーション層とを備え、前記透明画素電極は、前記半導体層の両側の上方に微結晶シリコン材料層を介して前記活性層にオーム接触することを特徴とするＴＦＴ−ＬＣＤアレー基板が提供される。
【００１０】
本発明の他の方面は、基板にゲート金属層が堆積され、マスキング及びエッチングを行うことにより、ゲートライン及び前記ゲートラインに接続するゲート電極が形成される第１の工程と、前記第１の工程が完了して得られた基板に、ゲート絶縁層と、半導体層と、オーム接触層とが順次堆積され、マスキング及びエッチングを行うことにより、薄膜トランジスタ部が形成される第２の工程と、前記第２の工程が完了して得られた基板に、透明画素電極層及びソース・ドレイン電極金属層が堆積され、グレートーンマスクでマスキング及びエッチングを行うことにより、透明画素電極、ソース・ドレイン電極及び薄膜トランジスタのチャンネル部分が形成される第３の工程と、前記第３の工程が完了して得られた基板に、パッシベーション層が堆積され、マスキング及びエッチングを行うことにより、ビアーホールが形成され、前記チャンネル部分が保護されると共に、パッドが露出させる第４の工程とを含むＴＦＴ−ＬＣＤアレー基板の製造方法が提供される。
【００１１】
上記製造方法によれば、４マスク技術でＴＦＴ−ＬＣＤアレー基板を実現でき、従来の５マスク技術と比較して、工程を簡素し、生産効率を向上し、生産コストを削減する目的が実現できる。また、ソースドレイン電極用マスク（Ｓ／Ｄマスク）と画素電極用マスク（ＩＴＯマスク）を合併することにより、ソース・ドレイン電極金属層と画素電極層が同一のスパッター（sputter）装置で連続的に堆積できるため、生産効率が向上されると共に、スパッター装置の利用可能度も向上される。
【００１２】
本発明の更なる他の方面では、基板と前記基板にある画素アレーとを含むＴＦＴ−ＬＣＤアレー基板であって、前記画素のいずれかは、前記基板に形成されたゲートライン及び前記ゲートラインに接続するゲート電極と、前記ゲート電極に形成されたゲート絶縁層及び前記ゲート絶縁層に形成された半導体層と、前記基板、ゲートライン、ゲート電極、ゲート絶縁層及び半導体層の上方を覆うように形成された隔離絶縁媒体層と、前記隔離絶縁媒体層に形成された透明画素電極と、前記透明画素電極の上方に形成されたソース電極、ドレイン電極及びデータラインとを備え、前記半導体層の上方に位置する隔離絶縁媒体層の両側に、その中にオーム接触層が堆積されたビアーホールが形成され、前記透明画素電極は、前記ビアーホール内のオーム接触層を介して前記半導体層にオーム接触することを特徴とするＴＦＴ−ＬＣＤアレー基板が提供される。
【００１３】
また、本発明の更なる他の方面では、基板に、ゲート金属層、ゲート絶縁媒体層及び半導体層が順次堆積され、グレートーンマスクでマスキング及びエッチングを行うことにより、ゲートライン、前記ゲートラインに接続するゲート電極、ゲート絶縁層及び薄膜トランジスタの半導体層部分が形成される第１の工程と、前記第１の工程が完了して得られた基板に、隔離絶縁媒体層が堆積され、前記隔離絶縁媒体層に対してビアーホールのマスキング及びエッチングを行うことにより、半導体層の上方に位置する隔離絶縁媒体層の両側にビアーホールが形成される第２の工程と、前記第２の工程が完了して得られたビアーホールに、オーム接触層が形成する第３の工程と、前記第３の工程が完了して得られた基板に、透明画素電極層、ソース・ドレイン電極金属層が堆積され、グレートーンマスクでマスキング及びエッチングを行うことにより、透明画素電極、ソース電極、ドレイン電極及び前記ドレイン電極に一体接続するデータラインが形成される第４の工程と含むＴＦＴ−ＬＣＤアレー基板の製造方法が提供される。
【００１４】
上記製造方法によれば、ＴＦＴ−ＬＣＤアレー基板の製造に用いるマスクの枚数がさらに減少でき、わずか３枚のマスクで、ＴＦＴ−ＬＣＤアレー基板を製造できるため、従来の製造方法と比較して、工程を簡素し、生産効率を向上し、生産コストを削減する目的が実現できる。また、ソースドレイン電極用マスク（Ｓ／Ｄマスク）と画素電極用マスク（ＩＴＯマスク）を合併することにより、ソース・ドレイン電極金属層と画素電極層が同一のスパッター（sputter）装置で連続的に堆積できるため、生産効率が向上されると共に、スパッター装置の利用可能度も向上される。
【００１５】
また、本発明の更なる他の方面では、基板と前記基板にある画素アレーとを含むＴＦＴ−ＬＣＤアレー基板であって、前記画素のいずれかは、前記基板に形成されたゲートライン及び前記ゲートラインに接続するゲート電極と、前記ゲート電極に形成されたゲート絶縁層及び半導体層と、前記半導体層の少なくとも両端に形成されたオーム接触層とを含む薄膜トランジスタ部分と、前記薄膜トランジスタ部分に形成され、前記ゲートライン及びゲート電極と電気的に絶縁し、前記オーム接触層を介して前記半導体層の両端にそれぞれ電気的に接触する透明画素電極と、前記透明画素電極に形成され、前記透明画素電極を介して前記半導体層に電気的に接触するソース・ドレイン電極及びデータラインとを備えるＴＦＴ−ＬＣＤアレー基板が提供される。
【００１６】
また、本発明の更なる他の方面では、基板上にゲートライン及び前記ゲートラインに接続するゲート電極が形成され、前記ゲート電極にゲート絶縁層及び半導体層が形成されると共に前記半導体層にオーム接触層が形成されることにより、基板に薄膜トランジスタ部分が形成される工程と、前記薄膜トランジスタ部分が形成された基板に、前記ゲートラインとゲート電極と電気的に絶縁し、前記オーム接触層を介して前記半導体層の両側にオーム接触する透明画素電極層及びソース・トレイン電極金属層が形成される工程と、前記ソース・ドレイン電極層及び透明画素電極層が形成された基板に、グレートーンマスクでマスキング及びエッチングを行うことにより、透明画素電極、ソース・ドレイン電極及びデータラインが同時に形成される工程とを含み、前記グレートーンマスクの半透光部分、不透光部分又は完全透光部分が、それぞれ前記基板の前記透明画素電極が形成すべき部分、ソース・ドレイン電極及びデータラインが形成すべき部分又はその他の部分に対応させるＴＦＴ−ＬＣＤアレー基板の製造方法が提供される。
【図面の簡単な説明】
【００１７】
【図１】ＴＦＴ−ＬＣＤアレー基板における画素ユニットの模式平面図である。
【図２】従来の５マスク工程のフローチャートである。
【図３】本発明の第１の実施形態のプローチャートである。
【図４】本発明の第１の実施形態により得られたＴＦＴ−ＬＣＤアレー基板における画素ユニットの模式平面図である。
【図５】図４のＡ―Ａ断面図である。
【図６Ａ】本発明の第１の実施形態における第１の工程（Ｓ１１）により、ゲート電極金属層のマスキングを行った後得られた基板の平面図である。
【図６Ｂ】図６ＡのＡ―Ａ断面図である。
【図７Ａ】本発明の第１の実施形態における第２の工程（Ｓ１２）により、活性層のマスキングを行った後得られた基板の平面図である。
【図７Ｂ】図７ＡのＡ―Ａ断面図である。
【図８Ａ】画素電極とソース・ドレイン電極のマスキングを行った後得られた基板の平面図である。
【図８Ｂ】図８ＡのＡ―Ａ断面図である。
【図９Ａ】ビアーホールのマスキングを行った後得られた基板の平面図である。
【図９Ｂ】図９ＡのＡ―Ａ断面図である。
【図１０】本発明の第２の実施形態のプローチャートである。
【図１１】本発明の第２の実施形態により得られたＴＦＴ−ＬＣＤアレー基板における画素ユニットの模式平面図である。
【図１２Ａ】図１１のＡ―Ａ断面図である。
【図１２Ｂ】図１１のＢ―Ｂ断面図である。
【図１３Ａ】本発明の第２の実施形態により、グレートーンマスクでマスキング及びエッチングなどを行った後得られた基板の平面図である。
【図１３Ｂ】図１３ＡのＣ―Ｃ断面図である。
【図１４Ａ】本発明の第２の実施形態により、ビアーホールのマスキング及びエッチングなどを行った後得られた基板の平面図である。
【図１４Ｂ】図１４ＡのＤ―Ｄ断面図である。
【図１５Ａ】本発明の第２の実施形態により、方法（１）に従いオーム接触層を形成する断面図である。
【図１５Ｂ】本発明の第２の実施形態により、方法（２）に従いオーム接触層を形成する断面図である。
【図１５Ｃ】本発明の第２の実施形態により、方法（３）に従いオーム接触層を形成する断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の最良の実施形態を示す図面を参照しながら、本発明をより全面的に説明する。しかし、本発明は、様々な実施形態により実現でき、ここで本発明を完全に公開するため、かつ当業者に本発明の精神を伝えるために例示されたものに限定されることがない。
【００１９】
［第１の実施形態］
図３は本発明の第１の実施形態にかかるＴＦＴ−ＬＣＤアレー基板の製造方法のプローチャートである。具体的に、下記の工程を含む。
【００２０】
第１の工程（Ｓ１１）において、図６Ａ及び図６Ｂに示すように、グラス基板１に、マグネトロンスパッター蒸着法（magnetron sputtering）で、ゲート電極金属層であるＭｏ／ＡｌＮｄ／Ｍｏ（４００Å／４０００Å／６００Å）を堆積し、ゲート電極金属層に対してマスキング及びウェートエッチングを行うことで、ゲートライン及びゲート電極２を形成する。
【００２１】
この工程で堆積して得られたゲート電極金属層は、ＡｌＮｄ、Ａｌ、Ｃｕ、Ｍｏ、ＭｏＷ又はＣｒの単層膜であってもよく、ＡｌＮｄ、Ａｌ、Ｃｕ、Ｍｏ、ＭｏＷ又はＣｒの任意組み合わせで形成された積層膜、例えば、Ｍｏ/ＡｌＮｄ/Ｍｏ積層膜又はＡｌＮｄ/Ｍｏ積層膜であっても良い。
【００２２】
第２の工程（Ｓ１２）において、図７Ａ及び図７Ｂに示すように、ゲート電極金属層のエッチングが完了された基板に、プラズマ化学気相蒸着法（PECVD）により、ゲート絶縁層３、半導体層（活性層）４、オーム接触層を順次堆積し、例えば、ＳｉＮｘ／ａ−Ｓｉ／μｃ−Ｓｉ（５０００Å／２０００Å／５００Å）を形成する。ここで、後述する透明画素電極と半導体層とのオーム接触を確保するため、オーム接触層にｎ＋ａ−Ｓｉの代わりに微結晶シリコン材料（μｃ−Ｓｉ）を用いる。続いて、活性層マスキング及び活性層エッチングを行うことにより、ＴＦＴの活性層部分を形成する（オーム接触層であるμｃ−Ｓｉ部分が図示せず）。この微結晶シリコン材料は、例えばリン（P）がドープされた微結晶シリコン材料であり、即ちｎ＋μｃ−Ｓｉであることで、より良好な電気伝導性が得られる。
【００２３】
ここで、本発明のゲート絶縁層は、ＳｉＮｘ、ＳｉＯｘ又はＳｉＯｘＮｙの単層膜であってもよく、ＳｉＮｘ、ＳｉＯｘ又はＳｉＯｘＮｙの任意組み合わせで形成された積層膜であっても良い。
【００２４】
第３の工程（Ｓ１３）において、透明画素電極層、例えば、ＩＴＯ（５００Å）と、ソース・ドレイン電極層、例えば、Ｍｏ（３０００Å）をマグネトロンスパッター蒸着法で連続的に堆積し、グレートーンマスク技術によりマスキングを行う。ここで、透明画素電極が形成する部分に対応するマスクは、光が部分的に透過できる半透光部分であり、ソース・ドレイン電極及びデータラインが形成する部分に対応するマスクは、光が完全に遮蔽される不透光部分であり、その他のマスク部分は光が完全に透過できる完全透光部分である。露光及び現像により、三次元マスクが作製され、ソース・ドレイン電極及びチャンネル部分が形成するためのエッチングを行った後、オーム接触層μｃ−Ｓｉのエッチングを行い、最後に、図８Ａ及び図８Ｂに示すように、透明画素電極、ソース・ドレイン電極及びデータラインが形成されると共に、ＴＦＴチャンネルが形成される（チャネルにおけるオーム接触層μｃ−Ｓｉが図示せず）。この工程において、ソース・ドレイン電極金属層と透明画素電極層が同一のスパッター装置で連続的に堆積されることができるため、生産率が向上されると共に、スパッター装置の利用可能度が向上される。
【００２５】
ここで、ソース・ドレイン電極層が、Ｍｏ、ＭｏＷ、Ｃｒの単層膜からなってもよく、Ｍｏ、ＭｏＷ、Ｃｒの任意組み合わせで形成された積層膜からなっても良い。ソース・ドレイン電極と透明画素電極が異なるスパッター装置で連続的に堆積しても良い。
【００２６】
第４の工程（Ｓ１４）において、図９Ａ及び図９Ｂに示すように、ＰＥＣＶＤ法で厚さが２６００Åであるパッシベーション層を堆積し、パッシベーション層に対してマスキング及びエッチングを行い、ビアーホールを形成すると共に、チャンネルに対する保護も形成し、更に、パッドを露出させる。
【００２７】
本実施形態により、斬新な従来の５マスク技術及び４マスク技術と区別できるＴＦＴ−ＬＣＤアレー基板の製造方法が提供される。上記本発明に係る４マスク技術を採用することにより、ＴＦＴアレー基板が製造でき、工程の簡素化、生産コストの削減及び生産率の向上が実現すると共に、スパッター装置で連続的にＳ／Ｄ金属層及びＩＴＯ層を堆積することにより、スパッター装置の生産率及び利用可能度も向上できる。
【００２８】
また、本実施形態の上記工程により、図４及び図５に示されるＴＦＴ−ＬＣＤアレー基板が製造できる。このＴＦＴ−ＬＣＤアレー基板は、基板１と、基板１に形成されたゲートライン及びゲート電極２と、ゲート電極に形成されたゲート絶縁層３と、半導体層４及びオーム接触層と、透明画素電極５と、ソース・ドレイン電極６及びデータラインと、パッシベーション層７とを備える。ここで、オーム接触層は微結晶シリコン材からなり、透明画素電極５は半導体層の両側にあるソース・ドレイン領域内のオーム接触層の上方に位置し、その中の微結晶シリコン材によりオーム接触を実現する。ソース・ドレイン電極は透明画素電極５の上方に形成する。
【００２９】
本実施形態により、本発明を実現する特定的な例のみ提供される。実施形態におけるデバイスの構造やプロセス条件などが変更できることが言うまでも無い。例えば、ネガフォトレジストを採用しても良い。堆積された各層の材質又は厚さを変更しても良い。その他の堆積方法、例えば、蒸発（evaporation）、電子ビーム蒸発又はプラズマスプレー（plasma spray）のような物理気相蒸着法、及び常圧ＣＶＤ法のような化学蒸着法を採用することができる。また、例えば、プラズマエッチング、反応イオンエッチング（RIE）のようなドライエッチングを利用することもできる。実際の液晶ディスプレーの製造方法の要求に応じて上記方法の処理条件などが変更することがでるが、この変更は、透明画素電極層とＳ／Ｄ電極層が連続的に堆積され、グレートーンマスク技術を採用することにより、同一なマスクで透明画素電極及びソース・ドレイン電極が形成される要旨及び範囲を逸脱するものとみなさない。
【００３０】
［第２の実施形態］
図１０には本発明の第２の実施形態にかかるＴＦＴ−ＬＣＤアレー基板の製造方法のプローチャートが示され、具体的に下記工程を含む。
【００３１】
第１の工程（Ｓ２１）において、図１３Ａ及び図１３Ｂに示すように、まず清潔なグラス基板にスパッター法によりゲート金属層を堆積し、プラズマ化学気相蒸着法（PECVD）によりゲート絶縁媒体層及び半導体層を順次堆積し、ゲートライン及びゲート電極部が形成する部分、ＴＦＴ半導体層が形成する部分、又はその他の部分がそれぞれマスクの半透光部分、不透光部分又は完全透光部分に対応するようにグレートーンマスクでマスキングし、露光、現像及びエッチングなどを経て、ゲートライン及びゲート電極、さらにＴＦＴのゲート絶縁層及び半導体層部分を形成する。
【００３２】
ここで堆積されたゲート金属層は、ＡｌＮｄ、Ａｌ、Ｃｕ、Ｍｏ、ＭｏＷ又はＣｒの単層膜からなることもできるが、ＡｌＮｄ、Ａｌ、Ｃｕ、Ｍｏ、ＭｏＷ又はＣｒの任意組み合わせで形成された積層膜であっても良い。また、堆積されたゲート絶縁媒体層については、ＳｉＮｘ、ＳｉＯｘ或いはＳｉＯｘＮｙの単層膜からなっても良く、ＳｉＮｘ、ＳｉＯｘ又はＳｉＯｘＮｙの任意組合せで形成された積層膜からなっても良い。
【００３３】
第２の工程（Ｓ２２）において、図１４Ａ及び図１４Ｂに示すように、前記第１の工程で製造された基板に、プラズマ化学気相蒸着法により隔離絶縁媒体層を堆積する。後述する画素電極層と半導体層とのオーム接触を実現するため、ビアーホールのマスキング及びエッチング処理により、ＴＦＴの半導体層の両側にそれぞれビアーホールがエッチングされ形成する。
【００３４】
ここで堆積された隔離絶縁媒体層は、ＳｉＮｘ、ＳｉＯｘ又はＳｉＯｘＮｙの単層膜からなっても良く、ＳｉＮｘ、ＳｉＯｘ又はＳｉＯｘＮｙの任意組み合わせで形成された積層膜からなっても良い。
【００３５】
第３の工程（Ｓ２３）において、第２の工程（Ｓ２２）で形成されたビアーホールにオーム接触層を形成する。
【００３６】
画素電極及びソース・ドレイン電極と半導体層とのオーム接触を実現するため、ビアーホール内にオーム接触層が形成されることができれば、様々な方法が採用できる。図１５Ａ〜Ｃにおいて、異なる方法が例示される。
【００３７】
（１）図１５Ａに示すように、プラズマ化学気相蒸着室内に所定の比率でＰＨ３及びＨ２が導入され、プラズマ状態にあるＰＨ３及びＨ２とビアーホール部分のａ−Ｓｉとの界面反応を起こさせ、反応条件（例えばガス比率、反応温度、プラズマエネルギーなど）をコントロールするのでアモルファスシリコンがＨ２プラズマの誘導で結晶化させられ、リンドープした微結晶シリコン層が形成する。さらに、ＰＨ３プラズマの存在により、リンの界面での界面拡散が起こられ、最終的にリンドープした微結晶シリコン（ｎ＋μｃ−Ｓｉ）はオーム接触層として形成される。これで、次の工程に堆積する画素電極がリンドープした微結晶シリコン層を介して半導体層にオーム接触するための準備を整える。
【００３８】
（２）図１５Ｂに示すように、第２の工程に高温フォトレジストを用いてマスキングし、工程の最後にフォトレジストの剥離を行わずに、プラズマ化学気相蒸着法により直接リンドープした微結晶シリコンが堆積され、そしてフォトレジスト剥離処理で、フォトレジスト及びフォトレジスト上にあるリンドープした微結晶シリコン層が剥離され、上記（１）と同様な構成を実現でき、次の工程に堆積する画素電極がリンドープした微結晶シリコン層を介して半導体層にオーム接触するための準備を整える。
【００３９】
（３）図１５Ｃに示すように、第２の工程に高温フォトレジストを用いてマスキングし、工程の最後にフォトレジストの剥離を行わずに、プラズマ化学気相蒸着法によりｎ＋ａ−Ｓｉ層が堆積されてから、薄いＭｏ（或いはＣｒ、Ｗ又はその合金）金属層が堆積され、フォトレジスト剥離処理で、フォトレジスト及びフォトレジスト上にあるｎ＋ａ−Ｓｉ層及びＭｏ（或いはＣｒ、Ｗ又はその合金）金属層が剥離され、上記（１）と（２）と同様な構成を実現でき、次の工程に堆積する画素電極がＭｏ（或いはＣｒ、Ｗ又はその合金）金属層及びｎ＋ａ−Ｓｉ層を介して半導体層にオーム接触するための準備を整える。
【００４０】
第４の工程（Ｓ２４）において、上記工程が完了された後、画素電極及びソース・ドレイン電極がスパッター法で連続的に堆積され、グレートーンマスクで、画素電極の形成する部分、ソース・ドレイン電極及びデータラインの形成する部分、又はその他の部分が、それぞれマスクの半透光部分、不透光部分又は完全透光部分に対応するようにマスキングし、露光、現像及びエッチングを経て、画素電極と、ソース・ドレイン電極とデータラインとが形成される。
【００４１】
ここで堆積されたソース・ドレイン電極金属層は、Ｍｏ、ＭｏＷ又はＣｒの単層膜からなることもできるが、Ｍｏ、ＭｏＷの任意組み合わせで形成された積層膜であっても良い。
【００４２】
上記工程により、図１１、図１２Ａ及び図１２Ｂに示すように、基板１に形成されたゲートライン及びゲート電極２と、ゲート絶縁層３及び半導体層４とを含むＴＦＴ−ＬＣＤアレー基板構造体が製造された。基板１、ゲートライン及びゲート電極２、ゲート絶縁層３及び半導体層４の上方を覆うように形成された隔離絶縁媒体層１７の両側に、その中にオーム接触層１５が堆積されたビアーホールが形成される。画素電極５は、ビアーホール内に堆積されたオーム接触層１５を介して半導体層４にオーム接触し、ソース電極及びドレイン電極が画素電極５の上方に位置し、データライン６とドレイン電極とが一体構造になっている。
【００４３】
オーム接触層１５は、リンドープした微結晶シリコン材からなる以外に、ｎ＋ａ−Ｓｉ層とＭｏ、Ｃｒ、Ｗ又はそれらの合金金属層とで構成された複合層からなることもできる。ゲートライン及びゲート電極２は、ＡｌＮｄ、Ａｌ、Ｃｕ、Ｍｏ、ＭｏＷ又はＣｒの単層膜からなることもできるが、ＡｌＮｄ、Ａｌ、Ｃｕ、Ｍｏ、ＭｏＷ又はＣｒの任意組み合わせで形成された積層膜であっても良い。ゲート絶縁層３又は隔離絶縁媒体層１７は、ＳｉＮｘ、ＳｉＯｘ又はＳｉＯｘＮｙの単層膜からなっても良く、ＳｉＮｘ、ＳｉＯｘ又はＳｉＯｘＮｙの任意組み合わせで形成された積層膜からなっても良い。ソース・ドレイン電極又はデータライン６は、Ｍｏ、ＭｏＷ又はＣｒの単層膜からなることもできるが、Ｍｏ、ＭｏＷ又はＣｒの任意組み合わせで形成された積層膜であっても良い。
【００４４】
次に、図面を参照しながら本発明の第２の実施形態の好適な製造方法について説明する。
【００４５】
本発明に係る第２の実施形態のＴＦＴ−ＬＣＤアレー基板構造体の製造方法は、下記の工程を含む。
【００４６】
第１の工程（Ｓ２１）において、図１３Ａ及び図１３Ｂに示すように、基板（グラス又は石英など）１に、マグネトロンスパッター蒸着法（magnetron sputtering）により、Ｍｏ／ＡｌＮｄ／Ｍｏ（４００Å／４０００Å／６００Å）金属層を堆積し、プラズマ化学気相蒸着法（PECVD）により、ＳｉＮｘ／ａ−Ｓｉ（５０００Å／１０００Å）を順次堆積し、グレートーンマスクでマスキング、露光及び現像を行い、反応イオンエッチング法（RIE）などにより、ゲートライン及びゲート電極２、ＴＦＴ部分のゲート絶縁層３及び半導体層４を形成する。
【００４７】
第２の工程（Ｓ２２）において、図１４Ａ及び図１４Ｂに示すように、上記工程が完了された基板に、プラズマ化学気相蒸着法（PECVD）により、ＳｉＮｘ（２０００Å）である隔離絶縁媒体層１７を堆積し、ビアーホールのマスキング及びドライエッチングによりエッチングにより、半導体層の上方にある絶縁媒体層の両側に画素電極と半導体層とがオーム接触層を介して接続するビアーホールを形成する。
【００４８】
第３の工程（Ｓ２３）において、第２の工程により形成された基板に、下記方法でオーム接触層を形成する。
【００４９】
（１）図１５Ａに示すように、ＰＥＣＶＤの蒸着室内に所定の比率でＨ２（例えば１００００ｓｃｃｍ）及びＰＨ３（例えば５０００ｓｃｃｍ）が導入され、所定の温度（例えば３００℃）及び大気圧（例えば２５００ｍｔｏｒｒ）で、ＲＦパワーの出力値（例えば３０００ｗ）をコントロールすることで、プラズマ状態にあるＨ２及びＰＨ３と第２の工程で形成されたビアーホールのａ−Ｓｉ層との界面反応を起こさせ、微結晶シリコン層ｎ＋μｃ−Ｓｉ（〜２００Å）を形成させる。
【００５０】
（２）図１５Ｂに示すように、第２の工程でビアーホールのマスキングするとき、高温フォトレジスト９を用い、露光及びエッチングなどによりビアーホールを形成した後、フォトレジストの剥離を行わずに、プラズマ化学気相蒸着法により微結晶シリコン層ｎ+μｃ−Ｓｉ（２００Å）が堆積され、そしてフォトレジスト剥離処理で、ｎ＋μｃ−Ｓｉ層の不要とする部分及びフォトレジストが剥離され、ビアーホール内にのみｎ＋μｃ−Ｓｉ層が残される構造となる。
【００５１】
（３）図１５Ｃに示すように、第２の工程でビアーホールのマスキングを行うとき、高温フォトレジスト９を用い、露光及びエッチングなどによりビアーホールを形成した後、フォトレジストの剥離を行わずに、プラズマ化学気相蒸着法でｎ＋μｃ−Ｓｉ層（２００Å）が堆積され、スパッター法でＭｏ（或いはＣｒ、Ｗ又はその合金）金属層１０（２００Å）が堆積されてから、フォトレジスト剥離処理で、ｎ＋ａ−Ｓｉ層及びＭｏ（又はＣｒ、Ｗ又はその合金）金属層の不要とする部分及びフォトレジストが剥離され、ビアーホール内にのみｎ＋ａ−Ｓｉ層及びＭｏ（又はＣｒ、Ｗ又はその合金）金属層が残される構造となる。
【００５２】
第４の工程（Ｓ２４）において、図１１、図１２Ａ及び図１２Ｂに示すように、第３の工程が完了した基板に、ＩＴＯ層（５００Å）、Ｍｏ（或いはＣｒ、Ｗ又はその合金）金属層（３０００Å）がスパッター法で連続的に堆積され、グレートーンマスクでマスキング、露光、現像又はエッチングなどを行うことにより、画素電極５、ソース・ドレイン電極及びドレイン電極と一体化したデータライン６が形成される。
【００５３】
本発明に係る第２の実施形態により、従来の５マスク技術と４マスク技術と区別できる斬新なＴＦＴ−ＬＣＤアレー基板の製造方法が提供される。上記３マスク技術を採用することにより、ＴＦＴアレー基板が製造でき、工程の簡素化、生産コストの削減及び生産率の向上が実現すると共に、スパッター装置の生産率及び利用可能度も向上できる。
【００５４】
本実施形態により、本発明を実現する特定的な例のみ提供される。実施形態におけるデバイスの構造やプロセス条件などが変更できることが言うまでも無い。この変更は、ゲート電極とａ−ＳｉのＴＦＴ部分が同一なマスクで形成され、透明画素電極層とソース・ドレイン電極層とが連続的に堆積され、グレートーンマスク技術を採用することにより、同一なマスクで形成される本発明の要旨及び範囲を逸脱するものとみなさない。また、上記第１の実施形態と同様、当該分野に周知される方法で各層の堆積或いはエッチングを実現することができる。また、上述した微結晶接触層の形成する方法は、砒素（As）などの不純物をドープしてドープド微結晶シリコン層を形成することで導電性を実現することもできる。
【００５５】
本発明の要旨を逸脱しない範囲で、上述実施の形態について様様な変更を行うことが当業者にとって自明である。特許請求の範囲に属する変形や変更などが全て本発明の範囲内のものである。
【符号の説明】
【００５６】
１  基板
２  ゲートライン及びゲート電極
３  ゲート絶縁層
４  半導体層
５  画素電極
６  ソース・ドレイン電極（データライン）
７  パッシベーション層
９  高温フォトレジスト
１０  Ｍｏ（Ｗ又はＣｒ又はその合金）層
１５  オーム接触層
１７  隔離絶縁媒体層
【図２】
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【図３】
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【図６Ａ】
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【図１０】
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【図１】
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【図４】
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【図５】
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【図６Ｂ】
0005564464.tif 000009
【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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