(57)【特許請求の範囲】
【請求項１】
メモリセルを形成する方法であって、
基板の上方にステアリング素子を形成するステップと、
前記ステアリング素子に結合されるメモリ素子を形成するステップと、を含み、
前記メモリ素子が２つの導電体層間に挟み込まれた炭素系抵抗スイッチング材料を含む金属−絶縁物−金属（ＭＩＭ）スタックを含み、
前記炭素系抵抗スイッチング材料が２つの導電体層のうちの一方の上方に配置され、もう一方の導電体層が前記炭素系抵抗スイッチング材料の上方に配置され、
２原子層以上１０原子層を超えない総厚みを有するように、前記炭素系抵抗スイッチング材料を複数の層に形成し、
複数の層の各層が少なくとも１つの単層の厚みであり、
複数の層の１つの層を一度に１つずつ形成して熱アニールすると、前記炭素系抵抗スイッチング材料の表面に垂直な方向に流れる電流に対する複数の層の抵抗率を増加させる方法。
【請求項２】
請求項１記載の方法において、
前記ステアリング素子が、ｐ−ｎまたはｐ−ｉ−ｎダイオードを含む方法。
【請求項３】
請求項２記載の方法において、
前記ステアリング素子が、多結晶ダイオードを含む方法。
【請求項４】
請求項１記載の方法において、
前記炭素系抵抗スイッチング材料が、グラフェンを含む可逆抵抗スイッチング材料である方法。
【請求項５】
請求項４記載の方法において、
前記炭素系抵抗スイッチング材料が、非晶質炭素を含む方法。
【請求項６】
請求項１記載の方法において、
前記メモリ素子を形成するステップが、３００℃〜６００℃の処理温度で実施されるプラズマ促進化学蒸着技法を用いて前記炭素系抵抗スイッチング材料を堆積することを含む方法。
【請求項７】
請求項６記載の方法において、
前記プラズマ促進化学蒸着技法が、３００℃〜４５０℃の処理温度で実施される方法。
【請求項８】
メモリセルを形成する方法であって、
基板の上方にステアリング素子を形成するステップと、
前記ステアリング素子に結合されるメモリ素子を形成するステップと、を含み、
前記メモリ素子が２つの導電体層間に挟み込まれた炭素系抵抗スイッチング材料を含む金属−絶縁物−金属（ＭＩＭ）スタックを含み、前記炭素系抵抗スイッチング材料が２つの導電体層のうちの一方の上方に配置され、もう一方の導電体層が前記炭素系抵抗スイッチング材料の上方に配置され、
前記炭素系抵抗スイッチング材料が、
前記炭素系抵抗スイッチング材料の１原子層を含む１つの単層の厚みを有する炭素系抵抗スイッチング材料の層を形成するステップと、
前記炭素系抵抗スイッチング材料の層に熱アニールを受けさせるステップと、を繰り返し実施することによって形成される方法。
【請求項９】
請求項８記載の方法において、
前記ステアリング素子が、ｐ−ｎまたはｐ−ｉ−ｎダイオードを含む方法。
【請求項１０】
請求項９記載の方法において、
前記ステアリング素子が、多結晶ダイオードを含む方法。
【請求項１１】
請求項８記載の方法において、
前記炭素系抵抗スイッチング材料が、グラフェンを含む可逆抵抗スイッチング材料である方法。
【請求項１２】
請求項８記載の方法において、
前記炭素系抵抗スイッチング材料が、非晶質炭素を含む方法。
【請求項１３】
請求項８記載の方法において、
前記炭素系抵抗スイッチング材料の層を形成するステップが、３００℃〜６００℃の処理温度で実施されるプラズマ促進化学蒸着技法を用いて前記炭素系抵抗スイッチング材料を堆積することを含む方法。
【請求項１４】
請求項１３記載の方法において、
前記プラズマ促進化学蒸着技法が、３００℃〜４５０℃の処理温度で実施される方法。
【請求項１５】
請求項８記載の方法において、
前記熱アニールが、２５０℃〜８５０℃の処理温度で実施される方法。
【請求項１６】
請求項８記載の方法において、
前記熱アニールが、３５０℃〜６５０℃の処理温度で実施される方法。
【請求項１７】
請求項８記載の方法において、
前記熱アニールが、無酸化環境を用いて実施される方法。
【請求項１８】
メモリセルであって、
基板の上方のステアリング素子と、
前記ステアリング素子に結合されるメモリ素子と、を備え、
前記メモリ素子が２つの導電体層間に挟み込まれた炭素系抵抗スイッチング材料を含む金属−絶縁物−金属（ＭＩＭ）スタックを含み、
前記炭素系抵抗スイッチング材料が２つの導電体層のうちの一方の上方に配置され、もう一方の導電体層が前記炭素系抵抗スイッチング材料の上方に配置され、
前記炭素系抵抗スイッチング材料が少なくとも１つの単層の厚みの複数の層に形成された２原子層以上１０原子層を超えない厚みを有し、
複数の層の各層を個々に熱アニールすると、前記炭素系抵抗スイッチング材料の表面に垂直な方向に流れる電流に対する複数の層の抵抗率を増加させるメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、特に炭素系メモリ素子を含むメモリセルおよびその形成方法に関する。
【背景技術】
【０００２】
関連出願への相互参照
本願は、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００８年４月１１日に出願された「THIN DEPOSITED CARBON SWITCHABLE RESISTOR AND DIODE MATRIX CELL FOR 3D ARRAYS 」という米国仮特許出願第６１／０４４，３９９号（特許文献１）の利益を主張するとともに、２００９年４月６日に出願された「A MEMORY CELL THAT INCLUDES A CARBON-BASED MEMORY ELEMENT AND METHODS OF FORMING THE SAME 」という米国特許出願第１２／４１８，８５５号（特許文献２）からの優先権を主張する。
【０００３】
可逆抵抗スイッチング素子で形成される不揮発性メモリが周知である。例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００７年１２月３１日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第１１／９６８，１５４号（特許文献３）には、炭素系可逆抵抗スイッチング材料と直列結合されるダイオードを含む書き換え可能な不揮発性メモリセルについて記載されている。
しかし、炭素系材料でメモリ素子を製作することは技術的に難しく、炭素系材料を用いるメモリ素子を形成する方法の改良が望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国仮特許出願第６１／０４４，３９９号
【特許文献２】米国特許出願第１２／４１８，８５５号
【特許文献３】米国特許出願第１１／９６８，１５４号
【特許文献４】米国特許出願第１１／１２５，９３９号
【特許文献５】米国特許第６，９５２，０３０号
【特許文献６】米国特許出願第１１／６９２，１５１号
【特許文献７】米国特許第５，９１５，１６７号
【特許文献８】米国特許出願第１１／２９８，３３１号
【特許文献９】米国特許第７，１７６，０６４号
【発明の概要】
【０００５】
本発明の第１の態様によれば、メモリセルを形成する方法を提供し、この方法は、基板の上方にステアリング素子を形成するステップと、ステアリング素子に結合されるメモリ素子を形成するステップとを含み、このメモリ素子は１０原子層を超えない厚みを有する炭素系材料を含む。
【０００６】
本発明の第２の態様によれば、メモリセルを形成する方法を提供し、この方法は、基板の上方にステアリング素子を形成するステップと、約１つの単層の厚みを有する炭素系材料の層を形成するステップと炭素系材料の前記層に熱アニールを受けさせるステップとを繰り返し実施することによって、ステアリング素子に結合されるメモリ素子を形成するステップとを含む。
【０００７】
本発明の第３の態様によれば、メモリセルを提供し、このメモリセルは、基板の上方のステアリング素子と、ステアリング素子に結合されるメモリ素子とを備え、このメモリ素子は１０原子層を超えない厚みを有する炭素系材料を含む。
【０００８】
次の詳細な説明、添付の特許請求の範囲および添付の図面により、本発明のその他の特徴および態様のさらなる詳細が明らかになる。
添付の図面と併せて次の詳細な説明を考慮することにより、本発明の特徴をより明確に理解することができる。全図を通じて同じ参照番号は同じ要素を示す。
【図面の簡単な説明】
【０００９】
【図１】本発明による例示的なメモリセルの図である。
【図２Ａ】本発明による例示的なメモリセルの単純化された斜視図である。
【図２Ｂ】図２Ａの複数のメモリセルで形成された第１の例示的なメモリレベルの一部の単純化された斜視図である。
【図２Ｃ】本発明による第１の例示的な３次元メモリアレイの一部の単純化された斜視図である。
【図２Ｄ】本発明による第２の例示的な３次元メモリアレイの一部の単純化された斜視図である。
【図３】本発明によるメモリセルの例示的な実施形態の断面図である。
【図４Ａ】本発明による単一のメモリレベルの例示的な製作中における基板の一部の断面図を示す。
【図４Ｂ】本発明による単一のメモリレベルの例示的な製作中における基板の一部の断面図を示す。
【図４Ｃ】本発明による単一のメモリレベルの例示的な製作中における基板の一部の断面図を示す。
【図４Ｄ】本発明による単一のメモリレベルの例示的な製作中における基板の一部の断面図を示す。
【図４Ｅ】本発明による単一のメモリレベルの例示的な製作中における基板の一部の断面図を示す。
【発明を実施するための形態】
【００１０】
グラフェン、グラフェンの微晶質または他の領域を包含する非晶質炭素（「ａＣ：amorphous carbon」）、他の黒鉛化炭素膜などの、ただしそれらに限定されるものではない、ある炭素系膜は、マイクロエレクトロニクス不揮発性メモリの形成に用いられてもよい抵抗スイッチング特性を呈する場合がある。従って、このような膜は３次元メモリアレイ内に組み込むための候補になっている。
【００１１】
実際に、炭素系材料は、実験室規模の素子上では、オン状態とオフ状態との間に１００倍の隔たりがあり、中抵抗から高抵抗までの幅の抵抗変化があるメモリスイッチング特性を示している。このようにオン状態とオフ状態との間が隔たっているため、炭素系材料は、炭素系材料が垂直ダイオード、薄膜トランジスタまたは他のステアリング素子と直列結合されるメモリセルのための実現可能な候補となっている。例えば、２つの金属または導電体層間に挟み込まれた炭素系材料で形成される金属−絶縁物−金属（「ＭＩＭ：metal-insulator-metal 」）スタックは、メモリセルのための抵抗スイッチング素子の役割を果たし得る。
【００１２】
炭素系材料はプラズマ促進化学蒸着（「ＰＥＣＶＤ：plasma-enhanced chemical vapor deposition 」）技法を用いて堆積されることが多い。このような炭素系材料は、周囲の材料の抵抗率に対して低い場合がある「初期抵抗率」（すなわち、材料形成時の抵抗率）を有する場合がある。その結果、炭素系材料を含む抵抗スイッチング素子は、抵抗スイッチング素子を通じた電流の流れを制御するために用いられる、隣接するダイオードなどのステアリング素子と相容れない高い初期電流を伝導するかもしれない。それに加えてまたはその代わりに、炭素系材料の初期抵抗率は、最初の使用時に材料をリセットするために、高電圧および高電流を必要とするかもしれない。
【００１３】
本発明の例示的な実施形態によれば、炭素系材料を含むＭＩＭスタックを含み、ダイオードなどのステアリング素子に結合されるメモリセルが形成される。メモリセルは、約１０原子層以下の厚みを有する炭素系材料の薄層を堆積することによって形成される。
本発明の例示的な別の実施形態によれば、炭素系材料を含むＭＩＭスタックを含み、ダイオードなどのステアリング素子に結合されるメモリセルが形成される。メモリセルは、堆積を複数実施して、炭素系材料の単層または略単層（near-monolayer）を複数形成することによって形成される。本願明細書において用いられるように、炭素系材料の単層とは炭素系材料の約１原子層である。炭素系材料の各単層の形成後、次に連続する層の形成前に、材料は約６００℃未満の処理温度でアニールされる。各層それぞれにアニールを受けさせると、面内の炭素結合の形成を容易にして面外の炭素結合の数を制限し、それによって、材料の表面に垂直な方向に流れる電流に対する炭素系材料の抵抗率を増加させる可能性がある。このようにして炭素系材料の抵抗率を増加させると、炭素系材料で形成される可逆抵抗スイッチング素子の抵抗を増加させて、これにより、可逆抵抗スイッチング素子を通じた初期電流の流れを減少させる可能性がある。
【００１４】
例示的な本発明のメモリセル
図１は、本発明による例示的なメモリセル１０の略図である。メモリセル１０は、ステアリング素子１４に結合される可逆抵抗スイッチング素子１２を含む。可逆抵抗スイッチング素子１２は、２つまたはそれを超える状態間で可逆的に切り換えられてもよい抵抗率を有する可逆抵抗スイッチング材料（分けて示されていない）を含む。
【００１５】
例えば、素子１２の可逆抵抗スイッチング材料は、製作時に低抵抗率の初期状態にあってもよい。第１の電圧および／または電流を印加すると、材料は高抵抗率状態に切り換え可能である。第２の電圧および／または電流の印加により、可逆抵抗スイッチング材料を低抵抗率状態に戻せばよい。あるいは、製作時に、可逆抵抗スイッチング素子１２は、適切な電圧および／または電流の印加により可逆的に低抵抗状態に切り換え可能な、高抵抗の初期状態にあってもよい。メモリセル内で用いられる場合、１つの抵抗状態は２値の「０」を表してもよい一方で、もう１つの抵抗状態は２値の「１」を表してもよい。ただし、２つを超えるデータ／抵抗状態が用いられてもよい。多数の可逆抵抗スイッチング材料および可逆抵抗スイッチング素子を採用したメモリセルの動作が、例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００５年５月９日に出願された「REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTANCE SWITCHING MATERIAL」という米国特許出願第１１／１２５，９３９号（特許文献４）に記載されている。
【００１６】
ステアリング素子１４は、薄膜トランジスタ、ダイオード、金属−絶縁物−金属トンネル電流素子、あるいは可逆抵抗スイッチング素子１２間の電圧および／または可逆抵抗スイッチング素子１２を通じた電流の流れを選択的に制限することによって非オーミック伝導を呈する他の同様のステアリング素子を含んでもよい。このように、メモリセル１０は２次元または３次元メモリアレイの一部として用いられてもよく、アレイ内の他のメモリセルの状態に影響を及ぼすことなく、データがメモリセル１０に書き込まれてもよいし、かつ／またはメモリセル１０から読み出されてもよい。
メモリセル１０、可逆抵抗スイッチング素子１２およびステアリング素子１４の例示的な実施形態が、図２Ａ〜図２Ｄおよび図３を参照しながら後述される。
【００１７】
メモリセルおよびメモリアレイの例示的な実施形態
図２Ａは、本発明による、ステアリング素子１４および炭素系可逆抵抗スイッチング素子１２を含むメモリセル１０の例示的な実施形態の単純化された斜視図である。可逆抵抗スイッチング素子１２は、第１の導体２０と第２の導体２２との間で、ステアリング素子１４と直列結合される。実施形態によっては、可逆抵抗スイッチング素子１２とステアリング素子１４との間に遮蔽層２４が形成されてもよく、可逆抵抗スイッチング素子１２と第２の導体２２との間に遮蔽層３３が形成されてもよい。ステアリング素子１４と第１の導体２０との間に追加の遮蔽層２８が形成されてもよい。例えば、遮蔽層２４、２８および３３は、窒化チタン、窒化タンタル、窒化タングステンまたは他の同様の遮蔽層を含んでもよい。
【００１８】
前述したように、ステアリング素子１４は、薄膜トランジスタ、ダイオード、金属−絶縁物−金属トンネル電流素子、あるいは可逆抵抗スイッチング素子１２間の電圧および／または可逆抵抗スイッチング素子１２を通じた電流の流れを選択的に制限することによって非オーミック伝導を呈する他の同様のステアリング素子を含んでもよい。図２Ａの例では、ステアリング素子１４はダイオードである。従って、本願明細書において、ステアリング素子１４は「ダイオード１４」と呼ばれるときもある。
【００１９】
ダイオード１４は、ダイオードのｐ形領域の上方にｎ形領域がある上向きであるのか、ダイオードのｎ形領域の上方にｐ形領域がある下向きであるのかにかかわらず、垂直多結晶ｐ−ｎまたはｐ−ｉ−ｎダイオードなどの任意の適当なダイオードを含んでよい。例えば、ダイオード１４は、高濃度にドープされたｎ＋ポリシリコン領域１４ａ、ｎ＋ポリシリコン領域１４ａの上方に低濃度にドープされたかまたは真性（意図せずドープされた）ポリシリコン領域１４ｂ、ならびに真性領域１４ｂの上方に高濃度にドープされたｐ＋ポリシリコン領域１４ｃを含んでもよい。ｎ＋領域およびｐ＋領域の位置が反転されてもよいことは理解できるはずである。ダイオード１４の例示的な実施形態が図３を参照しながら後述される。
【００２０】
可逆抵抗スイッチング素子１２は、２つまたはそれを超える状態間で可逆的に切り換えられてよい抵抗率を有する炭素系材料（分けて示されていない）を含んでもよい。例えば、可逆抵抗スイッチング素子１２は、グラフェンの微晶質領域または他の領域を包含するａＣを含んでよい。単純化のために、可逆抵抗スイッチング素子１２は残りの説明において「炭素素子１２」と呼ばれるものとする。
【００２１】
第１の導体２０および／または第２の導体２２は、タングステン、任意の適切な金属、高濃度にドープされた半導体材料、導電性ケイ化物、導電性ケイ化物−ゲルマニウム化物、導電性ゲルマニウム化物、または同様のものなどの、任意の適当な導電材料を含んでもよい。図２Ａの実施形態では、第１および第２の導体２０および２２は、それぞれ、線路状であり、異なる方向（例えば、互いに実質的に直交する方向）に延在する。他の導体形状および／または配置が用いられてもよい。実施形態によっては、素子性能を向上させるためおよび／または素子の製作を助けるために、第１の導体２０および／または第２の導体２２とともに、遮蔽層、接着層、反射防止コーティングおよび／または同様のもの（図示せず）が用いられてよい。
【００２２】
図２Ｂは、図２Ａのメモリセル１０などの複数のメモリセル１０で形成される第１のメモリレベル３０の一部の単純化された斜視図である。単純化のために、炭素素子１２、ダイオード１４、ならびに遮蔽層２４、２８および３３は分けて示されていない。メモリアレイ３０は、（図に示すように）複数のメモリセルが結合される複数のビット線（第２の導体２２）およびワード線（第１の導体２０）を含む「クロスポイント」アレイである。複数のメモリのレベルと同様に、他のメモリアレイ配置が用いられてもよい。
【００２３】
例えば、図２Ｃは、第２のメモリレベル４４の下方に位置する第１のメモリレベル４２を含むモノリシックな３次元アレイ４０ａの一部の単純化された斜視図である。メモリレベル４２および４４は各々、クロスポイントアレイ内に複数のメモリセル１０を含む。単純化のために図２Ｃには示されていないが、当業者であれば、第１および第２のメモリレベル４２および４４の間に追加の層（例えば、中間誘電体層）が存在してもよいことを理解できるはずである。追加のメモリのレベルと同様に、他のメモリアレイ配置が用いられてもよい。図２Ｃの実施形態では、ドープされたｐ形領域をダイオードの下部に有するｐ−ｉ−ｎダイオードが用いられるのか、またはダイオードの上部に有するｐ−ｉ−ｎダイオードが用いられるのかによって、全てのダイオードが、上向きまたは下向きなど、同じ方向を「向く」ものとしてもよい。そうすれば、ダイオード製作が簡素化される。
【００２４】
例えば、実施形態によっては、メモリレベルは、あらゆる目的のためにその全体が本願明細書において参照により援用されている、「HIGH-DENSITY THREE-DIMENSIONAL MEMORY CELL」という米国特許第６，９５２，０３０号（特許文献５）に記載されているように形成されてもよい。例えば、第１のメモリレベルの上側導体が、図２Ｄに示される別の３次元アレイ４０ｂの例で示されるような第１のメモリレベルの上方に位置する第２のメモリレベルの下側導体として用いられてもよい。このような実施形態では、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００７年３月２７日に出願された「LARGE ARRAY OF UPWARD POINTING P-I-N DIODES HAVING LARGE AND UNIFORM CURRENT」という米国特許出願第１１／６９２，１５１号（特許文献６）に記載されているように、隣接するメモリレベル上のダイオードは逆方向を向いているのが望ましい。例えば、図２Ｄに示されるように、第１のメモリレベル４２のダイオードは、矢印Ａ1によって示されるような（例えば、ｐ形領域がダイオードの下部にある）上向きのダイオードであってもよい一方で、第２のメモリレベル４４のダイオードは、矢印Ａ2によって示されるような（例えば、ｎ形領域がダイオードの下部にある）下向きのダイオードであってもよい。またはその逆も同様である。
【００２５】
モノリシックな３次元メモリアレイとは、ウェハなどの単一の基板上に、他の基板を介在させることなく、複数のメモリレベルを形成したものである。１つのメモリレベルを形成する層を、１つまたは複数の既存のレベルの層上に直接堆積すなわち成長させる。それに対して、Leedy による「THREE DIMENSIONAL STRUCTURE MEMORY」という米国特許第５，９１５，１６７号（特許文献７）に記載されているように、積層されたメモリは、別々の基板上にメモリレベルを形成して、そのメモリレベルを互いのレベル上に接着することによって構築されていた。結合前に基板を薄くするかまたはメモリレベルから除去してもよいが、メモリレベルを初めに別々の基板上に形成するため、このようなメモリは真のモノリシックな３次元メモリアレイではない。
前述したように、任意の適当な炭素系スイッチング材料が炭素素子１２として用いられてもよい。実施形態によっては、炭素素子１２の形成に用いられる材料の好ましい抵抗率は、炭素素子１２がオン状態にあるときに少なくとも１×１０1 オーム−ｃｍである一方で、炭素素子１２がオフ状態にあるときに少なくとも１×１０3 オーム−ｃｍである。
【００２６】
図３は、図１のメモリセル１０の例示的な実施形態の断面図である。特に、図３は、炭素素子１２、ダイオード１４、ならびに第１および第２の導体２０および２２をそれぞれ含む例示的なメモリセル１０を示す。素子性能を向上させるためおよび／または素子の製作を容易にするために、メモリセル１０は、第１および／または第２の導体２０および２２とともにそれぞれ用いられてもよい、遮蔽層２６、２８および３３、ケイ化物層５０、ケイ化物形成金属層５２ならびに誘電体層５８、その他にも接着層、反射防止コーティング層および／または同様のもの（図示せず）も含んでもよい。
図３において、ダイオード１４は、上向きか下向きのいずれかであればよい垂直ｐ−ｎまたはｐ−ｉ−ｎダイオードであってもよい。隣接するメモリレベルが導体を共有する図２Ｄの実施形態では、第１のメモリレベルについては下向きのｐ−ｉ−ｎダイオード、また隣接する第２のメモリレベルについては上向きのｐ−ｉ−ｎダイオード（またはその逆も同様）などのように、隣接するメモリレベルは、逆方向を向くダイオードを有することが好ましい。
【００２７】
実施形態によっては、ダイオード１４は、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウムまたは他の任意の適当な材料などの、多結晶半導体材料で形成されてもよい。例えば、ダイオード１４は、高濃度にドープされたｎ＋ポリシリコン領域１４ａ、ｎ＋ポリシリコン領域１４ａの上方に低濃度にドープされたかまたは真性（意図せずドープされた）ポリシリコン領域１４ｂ、ならびに真性領域１４ｂの上方に高濃度にドープされたｐ＋ポリシリコン領域１４ｃを含んでもよい。ｎ＋領域およびｐ＋領域の位置が反転されてもよいことは理解できるはずである。
実施形態によっては、ｎ＋ポリシリコン領域１４ａから真性領域１４ｂへのドーパントの移動を阻止するためおよび／または減少させるために、ｎ＋ポリシリコン領域１４ａ上に薄いゲルマニウムおよび／またはシリコン−ゲルマニウム合金層（図示せず）が形成されてもよい。このような層の利用が、例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００５年１２月９日に出願された「DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING」という米国特許出願第１１／２９８，３３１号（特許文献８）に記載されている。実施形態によっては、約１０ａｔ％以上のゲルマニウムを有する数百オングストローム以下のシリコン−ゲルマニウム合金が用いられてよい。
【００２８】
（例えば、ポリシリコン領域内への金属原子の移動を阻止するためおよび／または減少させるために、）第１の導体２０とｎ＋領域１４ａとの間に、窒化チタン、窒化タンタル、窒化タングステンなどの遮蔽層２８が形成されてもよい。
ダイオード１４が堆積シリコン（例えば、非晶質または多結晶）で製作される場合、堆積シリコンが製作時に低抵抗率状態にあるようにするために、ダイオード１４上にケイ化物層５０が形成されてもよい。このような低抵抗率状態であれば、堆積シリコンを低抵抗率状態に切り換えるために大電圧が必要とされないので、メモリセル１０のプログラムがより容易になる。例えば、ｐ＋ポリシリコン領域１４ｃ上にチタンまたはコバルトなどのケイ化物形成金属層５２が堆積されてもよい。それに続く、（後述する）ダイオード１４を形成する堆積シリコンの結晶化に用いられるアニール工程の間、ケイ化物形成金属層５２とダイオード１４の堆積シリコンとが相互作用し、ケイ化物形成金属層５２の全てまたは一部を消費して、ケイ化物層５０を形成する。実施形態によっては、ケイ化物形成金属層５２の上面に窒化物層（図示せず）が形成されるかもしれない。例えば、ケイ化物形成金属層５２がチタンである場合、ケイ化物形成金属層５２の上面にＴｉＮ層が形成されるかもしれない。
【００２９】
次に、ケイ化物形成金属層５２のｐ＋領域１４ｃとの反応によってケイ化物領域を形成するために、高速熱アニール（「ＲＴＡ：rapid thermal anneal」）工程が実施されてもよい。ＲＴＡは約５４０℃で約１分間実施されればよく、ケイ化物形成金属層５２とダイオード１４の堆積シリコンとを相互作用させ、ケイ化物形成金属層５２の全てまたは一部を消費して、ケイ化物層５０を形成する。あらゆる目的のためにその全体が本願明細書において参照により援用されている、「MEMORY CELL COMPRISING A SEMICONDUCTOR JUNCTION DIODE CRYSTALLIZED ADJACENT TO A SILICIDE 」という米国特許第７，１７６，０６４号（特許文献９）に記載されているように、アニールの間、チタンおよび／またはコバルトなどのケイ化物形成材料が堆積シリコンと反応してケイ化物層を形成する。
【００３０】
ケイ化物形成金属層５２の上面に窒化物層が形成された実施形態では、ＲＴＡ工程に続いて、湿式化学処理を用いて窒化物層が剥離されてもよい。例えば、ケイ化物形成金属層５２がＴｉＮの最上層を含む場合、全ての残存ＴｉＮを剥離するために、湿式化学処理（例えば、１：１：１の割合のアンモニウム、過酸化物、水）が用いられてもよい。
少なくともいくつかの実施形態では、図４Ａ〜図４Ｅに関して詳述するが、可逆抵抗スイッチング素子１２は、約１０原子層以下の厚みを有する、ａＣなどの炭素系材料の薄層を堆積することによって形成されてもよい。
【００３１】
別の実施形態では、炭素素子１２は、ａＣなどの炭素系材料の堆積を複数実施して、炭素系材料の複数の単層または略単層を形成し、また次に続く層を堆積する前に各層をアニールすることによって形成されてもよい。このようにして炭素系材料を形成すると、材料の表面に対して垂直な方向に流れる電流に対する材料の抵抗率を増加させる場合がある。
炭素素子１２を形成するために、好ましくは２〜約１０層の単層または略単層が堆積される。炭素素子１２の総厚みは、約１オングストローム〜約８００オングストローム、好ましくは約５オングストローム〜１００オングストロームである。
【００３２】
特別な実施形態では、炭素系スイッチング材料が、１，０００オングストロームの膜については約１×１０5 Ω／□から約１×１０8 Ω／□まで、より好ましくは約１×１０4 Ω／□以上のシート抵抗（「Ω／□」すなわち「オーム／スクエア」）を呈するように形成されればよい。同様に、実施形態によっては、ナノ微結晶を有するａＣ膜を備えてもよい。他の膜パラメータおよび膜特性が追求されてもよい（例えば、堆積速度、膜厚、シート抵抗／抵抗率などの別の値）。
炭素素子１２と第２の導体２２との間に、窒化チタン、窒化タンタル、窒化タングステンなどの遮蔽層３３が形成されてもよい。図３に示されるように、遮蔽層３３の上方に第２の導体２２が形成されてもよい。第２の導体２２は、１つまたはそれを超える遮蔽層および／または接着層２６ならびに導電層１４０を含んでもよい。
【００３３】
メモリセルの例示的な製作プロセス
次に、図４Ａ〜図４Ｅを参照しながら、本発明による例示的なメモリレベルを形成する第１の例示的な方法が記載される。特に、図４Ａ〜図４Ｅは、図３のメモリセル１０を含む例示的なメモリレベルを形成する例示的な方法を示す。後述するように、第１のメモリレベルは、ステアリング素子、およびそのステアリング素子に結合される炭素系可逆抵抗スイッチング素子を各々が含む複数のメモリセルを含む。（図２Ｃ〜図２Ｄを参照しながら前述したように、）第１のメモリレベルの上方に追加のメモリレベルが製作されてもよい。
【００３４】
図４Ａを参照すると、基板１００が、すでにいくつかの処理工程を受けたものとして示されている。基板１００は、追加の回路を備えるかまたは備えない、シリコン、ゲルマニウム、シリコン−ゲルマニウム、非ドープ、ドープ、バルク、シリコン−オン−インシュレータ（「ＳＯＩ：silicon-on-insulator」）または他の基板などの、任意の適当な基板であってもよい。例えば、基板１００は、１つまたはそれを超えるｎ形ウェル領域またはｐ形ウェル領域（図示せず）を含んでもよい。
基板１００の上方に分離層１０２が形成される。実施形態によっては、分離層１０２は、二酸化シリコン、窒化シリコン、酸窒化シリコンまたは他の任意の適当な絶縁層の層であってもよい。
【００３５】
分離層１０２の形成に続いて、（例えば、物理蒸着または他の方法によって、）分離層１０２の上に接着層１０６が形成される。例えば、接着層１０６は、約２０〜約５００オングストローム、および好ましくは約１００オングストロームの窒化チタン、または窒化タンタル、窒化タングステンなどの他の適当な接着層、１つもしくはそれを超える接着層の組み合わせ、あるいは同様のものであってもよい。他の接着層の材料および／または接着層の厚みが用いられてもよい。実施形態によっては、接着層１０６は任意に設けられるものであってもよい。
【００３６】
接着層１０６の形成後、接着層１０６の上に導電層１０４が堆積される。導電層１０４は、任意の適当な方法（例えば、化学蒸着（「ＣＶＤ：chemical vapor deposition 」）、物理蒸着（「ＰＶＤ：physical vapor deposition 」）など）によって堆積される、タングステンまたは他の適切な金属、高濃度にドープされた半導体材料、導電性ケイ化物、導電性ケイ化物−ゲルマニウム化物、導電性ゲルマニウム化物、あるいは同様のものなどの、任意の適当な導電材料を含んでもよい。少なくとも１つの実施形態では、導電層１０４は約２００〜約２，５００オングストロームのタングステンを備えてもよい。他の導電層の材料および／または導電層の厚みが用いられてもよい。
【００３７】
導電層１０４の形成に続いて、接着層１０６および導電層１０４がパターニングされエッチングされる。例えば、接着層１０６および導電層１０４は、ソフトまたはハードマスクを使う従来のリソグラフィ技法、ならびにウェットまたはドライエッチング処理を用いてパターニングされエッチングされてもよい。少なくとも１つの実施形態では、接着層１０６および導電層１０４がパターニングされエッチングされて実質的に平行かつ実質的に同一平面内にある第１の導体２０を形成する。例示的な第１の導体２０の幅および／または第１の導体２０間の間隔は約２００〜約２，５００オングストロームの範囲にある。ただし、他の導体幅および／または導体間隔が用いられてもよい。
【００３８】
第１の導体２０が形成された後、第１の導体２０間の空隙を埋めるために、基板１００の上に誘電体層５８ａが形成される。例えば、基板１００上におよそ３，０００〜７，０００オングストロームの二酸化シリコンが堆積され、化学的機械的研磨またはエッチバックプロセスを用いた平坦化によって平坦な表面１１０を形成する。平坦な表面１１０は、（図に示すように）誘電体材料によって隔てられた第１の導体２０の露出上面を含む。窒化シリコン、酸窒化シリコン、ｌｏｗ−Ｋ誘電体などの他の誘電体材料、および／または他の誘電体層の厚みが用いられてもよい。例示的なｌｏｗ−Ｋ誘電体として、炭素ドープ酸化物、シリコン炭素層または同様のものが挙げられる。
【００３９】
本発明の別の実施形態では、ダマシンプロセスを用いて、誘電体層５８ａが形成されパターニングされエッチングされて、第１の導体２０用の隙間または空隙を作り出すことによって、第１の導体２０が形成されてもよい。次に、隙間または空隙が、接着層１０６および導電層１０４（ならびに／あるいは、必要であれば、導電性シード、導電性充填材および／または遮蔽層）で埋められてもよい。次に、接着層１０６および導電層１０４が平坦化されて、平坦な表面１１０を形成してもよい。このような実施形態では、接着層１０６は各隙間または空隙の底部および側壁を覆うことになる。
【００４０】
平坦化に続いて、各メモリセルのダイオード構造が形成される。図４Ｂを参照すると、基板１００の平坦化された上面１１０の上に遮蔽層２８が形成される。遮蔽層２８は、約２０〜約５００オングストローム、好ましくは約１００オングストロームの窒化チタン、または窒化タンタル、窒化タングステンなどの他の適当な遮蔽層、１つまたはそれを超える遮蔽層の組み合わせ、チタン／窒化チタン、タンタル／窒化タンタルもしくはタングステン／窒化タングステンスタックなどの他の層と組み合わせた遮蔽層、あるいは同様のものであってもよい。他の遮蔽層の材料および／または遮蔽層の厚みが用いられてもよい。
【００４１】
遮蔽層２８の堆積後、各メモリセルのダイオードの形成に用いられる半導体材料の堆積が開始される（例えば、図１および図３におけるダイオード１４）。前述したように、各ダイオードは垂直ｐ−ｎまたはｐ−ｉ−ｎダイオードであってもよい。実施形態によっては、各ダイオードは、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウムまたは他の任意の適当な材料などの多結晶半導体材料で形成される。便宜上、本願明細書において、ポリシリコンの下向きダイオードの形成が記載されている。他の材料および／またはダイオード配置が用いられてもよいことは理解できるはずである。
【００４２】
図４Ｂを参照すると、遮蔽層２８の形成に続いて、遮蔽層２８上に高濃度にドープされたｎ＋シリコン層１４ａが堆積される。実施形態によっては、ｎ＋シリコン層１４ａは堆積時に非晶質状態にある。別の実施形態では、ｎ＋シリコン層１４ａは堆積時に多結晶状態にある。ｎ＋シリコン層１４ａの堆積にはＣＶＤまたは他の適当なプロセスが用いられてもよい。少なくとも１つの実施形態では、ｎ＋シリコン層１４ａは、例えば、約１０21ｃｍ-3のドーピング濃度を有する、約１００〜約１，０００オングストロームまで、好ましくは約１００オングストロームのリンまたはヒ素ドープシリコンで形成されてもよい。他の層の厚み、ドーピングの種類および／またはドーピング濃度が用いられてもよい。例えば、堆積中にドナーガスを流すことによって、ｎ＋シリコン層１４ａがその場で(in-situ) ドープされてもよい。他のドーピング方法（例えば、注入）が用いられてもよい。
【００４３】
ｎ＋シリコン層１４ａの堆積後、ｎ＋シリコン層１４ａの上に低濃度にドープされたか、真性および／または意図せずドープされたシリコン層１４ｂが形成されてもよい。実施形態によっては、真性シリコン層１４ｂは堆積時に非晶質状態にあってもよい。別の実施形態では、真性シリコン層１４ｂは堆積時に多結晶状態にあってもよい。真性シリコン層１４ｂの堆積にはＣＶＤまたは他の適当な堆積方法が用いられてもよい。少なくとも１つの実施形態では、真性シリコン層１４ｂは、約５００〜約４，８００オングストローム、好ましくは約２，５００オングストロームの厚みがあればよい。他の真性層の厚みが用いられてもよい。
（すでに援用されている特許文献８に記載されているように、）ｎ＋シリコン層１４ａから真性シリコン層１４ｂ内へのドーパントの移動を阻止するためおよび／または減少させるために、真性シリコン層１４ｂを堆積する前に、ｎ＋シリコン層１４ａ上に薄い（例えば、数百オングストローム以下の）ゲルマニウムおよび／またはシリコン−ゲルマニウム合金層（図示せず）が形成されてもよい。
【００４４】
高濃度にドープされたｐ形シリコンは、イオン注入によって堆積されドープされてもよいし、ｐ＋シリコン層１４ｃを形成する堆積の間にその場でドープされてもよい。例えば、真性シリコン層１４ｂ内の所定の深さにホウ素を注入するために、ブランケットｐ＋注入が用いられてもよい。例示的な注入可能な分子イオンとして、ＢＦ2 、ＢＦ3 、Ｂおよび同様のものが挙げられる。実施形態によっては、約１〜５×１０15イオン／ｃｍ2 の注入ドーズ量が用いられてもよい。他の注入種および／またはドーズ量が用いられてもよい。さらに、実施形態によっては、拡散プロセスが用いられてもよい。少なくとも１つの実施形態では、結果として生じるｐ＋シリコン層１４ｃは約１００〜７００オングストロームの厚みを有するが、他のｐ＋シリコン層のサイズが用いられてもよい。
【００４５】
ｐ＋シリコン層１４ｃの形成に続いて、ｐ＋シリコン層１４ｃの上にケイ化物形成金属層５２が堆積される。例示的なケイ化物形成金属として、スパッタまたは堆積チタンまたはコバルトが挙げられる。実施形態によっては、ケイ化物形成金属層５２は、約１０〜約２００オングストローム、好ましくは約２０〜約５０オングストローム、およびより好ましくは約２０オングストロームの厚みを有する。他のケイ化物形成金属層の材料および／または他の層の厚みが用いられてもよい。ケイ化物形成金属層５２の上端に窒化物層（図示せず）が形成されるかもしれない。
ケイ化物形成金属層５２の形成に続いて、ＲＴＡ工程が約５４０℃で約１分間実施され、ケイ化物形成金属層５２の全てまたは一部を消費して、ケイ化物層５０を形成してもよい。前述したようにまた当該技術分野において周知のように、ＲＴＡ工程に続いて、湿式化学処理を用いてケイ化物形成金属層５２からの全ての残存窒化物層が剥離されてもよい。
【００４６】
ＲＴＡ工程および窒化物剥離工程に続いて、ケイ化物形成金属層５２の上方に炭素素子１２が形成される。本願明細書に記載されている少なくともいくつかの実施形態では、炭素素子１２は、ａＣなどの炭素系可逆抵抗スイッチング材料を堆積することによって形成される。別の実施形態では、グラフェン、黒鉛などの、ただしそれらに限定されるものではない、他の炭素系材料が用いられてもよい。各材料について、例えば、ラマン分光法を用いて、ＤバンドおよびＧバンドを評価することによって、ｓｐ3 （炭素−炭素単結合）に対するｓｐ2 （炭素−炭素二重結合）の割合が求められてもよい。使用可能な材料の範囲はＭy Ｎz などの割合によって特定されてもよい。ここで、Ｍはｓｐ3 材料、Ｎはｓｐ2 材料であり、ｙおよびｚは０から１までの任意の小数値でｙ＋ｚ＝１である。
【００４７】
前述したように、炭素素子１２は、数原子層（例えば、およそ１０原子層以下）の厚みしかないａＣの薄層を堆積することによって形成されてもよい。研究者らは、このようにして炭素系材料を堆積することによって、炭素系材料内における炭素−炭素環構造の形成が容易になる可能性があると断言している。例えば、黒鉛材料内で典型的なｓｐ2 炭素−炭素パイ結合の形成が容易になる可能性がある。
例えば、炭素素子１２は、水素およびヘキサンの混合物を用いて、約３００℃〜９００℃、好ましくは約６００℃未満、より好ましくは約４５０℃未満の処理温度で実施されるＰＥＣＶＤなどのプラズマ促進分解および堆積手順を用いて形成されてもよい。別の実施形態では、ターゲットからのスパッタ堆積、ＣＶＤ、アーク放電技法およびレーザアブレーションなどの、ただしそれらに限定されるものではない、他の堆積方法が用いられてもよい。
【００４８】
別の実施形態では、炭素素子１２は、ａＣ材料の堆積を複数実施してａＣ材料の複数の単層または略単層を形成し、また次に続く層を堆積する前に各単層または略単層をそれぞれアニールすることによって形成されてもよい。このようにして炭素系材料を形成すると、材料の表面に対して垂直な方向に流れる電流に対する材料の抵抗率を増加させる場合がある。
各単層または略単層は、次に続く層の堆積前に、無酸化環境において、約２５０℃〜約８５０℃、より一般的には約３５０℃〜約６５０℃の処理温度でアニールされてもよい。少なくとも１つの実施形態では、各単層または略単層は、次に続く層の堆積前に、無酸化環境において、約６００℃の処理温度でアニールされてもよい。各層それぞれにアニールを受けさせると、面内の炭素結合の形成を容易にして面外の炭素結合の数を制限し、それによって、材料の表面に垂直な方向におけるａＣ材料の抵抗率を増加させる可能性がある。このようにしてａＣ材料の抵抗率を増加させると、ａＣ材料で形成される可逆抵抗スイッチング素子１２の抵抗を増加させ、それによって、可逆抵抗スイッチング素子１２を通じた初期電流の流れを減少させる可能性がある。
可逆抵抗スイッチング素子１２を形成するために、好ましくは２〜約１０層のａＣ材料が堆積される。可逆抵抗スイッチング素子１２の総厚みは、約１オングストローム〜約８００オングストローム、好ましくは約５オングストローム〜１００オングストロームである。
【００４９】
可逆抵抗スイッチング素子１２の上方に遮蔽層３３が形成される。遮蔽層３３は、約５〜約８００オングストローム、好ましくは約１００オングストロームの、窒化チタン、または窒化タンタル、窒化タングステンなどの他の適当な遮蔽層、１つまたはそれを超える遮蔽層の組み合わせ、チタン／窒化チタン、タンタル／窒化タンタルもしくはタングステン／窒化タングステンスタックなどの他の層と組み合わせた遮蔽層、あるいは同様のものであってもよい。他の遮蔽層の材料および／または他の遮蔽層の厚みが用いられてもよい。
【００５０】
図４Ｃに示されるように、遮蔽層３３、可逆抵抗スイッチング素子１２、ケイ化物形成金属層５２、ダイオード層１４ａ〜１４ｃおよび遮蔽層２８は、パターニングされエッチングされて支柱１３２を形成する。導体２０の上に各支柱１３２が形成されるように、支柱１３２は下の導体２０とほぼ同じピッチおよびほぼ同じ幅を有すればよい。ある程度のずれは許容されてもよい。
例えば、標準的なフォトリソグラフィ技法を用いて、フォトレジストが堆積されパターニングされてもよく、層２８、１４ａ〜１４ｃ、５２、１２および３３がエッチングされてもよく、その後にフォトレジストが除去されてもよい。あるいは、遮蔽層３３の上に他の何らかの材料、例えば二酸化シリコンのハードマスクが、上端に下層反射防止膜（「ＢＡＲＣ：bottom antireflective coating 」）を有して形成され、その後にパターニングされエッチングされてもよい。同様に、反射防止絶縁膜（「ＤＡＲＣ：dielectric antireflective coating 」）がハードマスクとして用いられてもよい。
【００５１】
支柱１３２は、任意の適当なマスキングおよびエッチングプロセスを用いて形成されてもよい。例えば、層２８、１４ａ〜１４ｃ、５２、１２および３３は、標準的なフォトリソグラフィ技法を用いて、約１〜約１．５ミクロン、より好ましくは約１．２〜約１．４ミクロンのフォトレジスト（「ＰＲ」）を用いてパターニングされてもよい。より小さな限界寸法および技術ノードを有する、より薄いＰＲ層が用いられてもよい。実施形態によっては、パターン転写を改善してエッチング中に下部の層を保護するために、ＰＲ層の下方に酸化物ハードマスクが用いられてもよい。
【００５２】
任意の適当なエッチング化学種、ならびに任意の適当なエッチングパラメータ、流量、チャンバ圧力、パワーレベル、プロセス温度および／またはエッチング速度が用いられてもよい。実施形態によっては、遮蔽層３３、可逆抵抗スイッチング素子１２、ケイ化物形成金属層５２、ダイオード層１４ａ〜１４ｃおよび遮蔽層２８は、単一のエッチング工程を用いてパターニングされてもよい。別の実施形態では、独立したエッチング工程が用いられてもよい。エッチングは誘電体層５８ａまで進む。このようにエッチングされた支柱１３２は、ほぼ垂直な側壁を有し、可逆抵抗スイッチング素子１２へのアンダーカットはほとんどまたは全くないことが認められている。
【００５３】
エッチング後、支柱１３２は、希フッ化水素酸／硫酸洗浄を用いて洗浄されてもよい。このような洗浄は、エッチング前にＰＲ灰化が実施されるか否かにかかわらず、モンタナ州カリスペルのセミツール(Semitool)から入手可能なレイダー(Raider)ツールなどの、任意の適当な洗浄ツール内で実施されてもよい。例示的なエッチング後洗浄として、超希硫酸（例えば、約１．５〜１．８ｗｔ％）を約６０秒間および超希フッ化水素（「ＨＦ：hydrofluoric」）酸（例えば、約０．４〜０．６ｗｔ％）を６０秒間用いることが挙げられる。メガソニックが用いられてもよいしまたは用いられなくてもよい。
【００５４】
支柱１３２が洗浄された後、支柱１３２の上に誘電体層５８ｂが堆積されて、支柱１３２間の空隙を埋めてもよい。例えば、およそ２００〜７，０００オングストロームの二酸化シリコンが堆積され、化学的機械的研磨またはエッチバックプロセスを用いて平坦化されてもよく、余分な誘電体材料５８ｂを除去して平坦な表面１３４を形成し、図４Ｄに示される構造ができあがる。平坦な表面１３４は、（図に示すように、）誘電体材料５８ｂによって隔てられた支柱１３２の露出上面を含む。窒化シリコン、酸窒化シリコン、ｌｏｗ−Ｋ誘電体などの他の誘電体材料、および／または他の誘電体層の厚みが用いられてもよい。例示的なｌｏｗ−Ｋ誘電体として、炭素ドープ酸化物、シリコン炭素層または同様のものが挙げられる。
【００５５】
図４Ｅを参照すると、第１の導体２０の形成と同様の方法で、支柱１３２の上方に第２の導体２２が形成されてもよい。例えば、実施形態によっては、第２の導体２２の形成に用いられる導電層１４０の堆積の前に、支柱１３２の上に１つまたはそれを超える遮蔽層および／または接着層２６が堆積されてもよい。
導電層１４０は、任意の適当な方法（例えば、ＣＶＤ、ＰＶＤなど）によって堆積される、タングステン、他の適当な金属、高濃度にドープされた半導体材料、導電性ケイ化物、導電性ケイ化物−ゲルマニウム化物、導電性ゲルマニウム化物、または同様のものなどの、任意の適当な導電材料で形成されてもよい。他の導電層の材料が用いられてもよい。遮蔽層および／または接着層２６は、窒化チタン、または窒化タンタル、窒化タングステンなどの他の適当な層、１つもしくはそれを超える層の組み合わせ、あるいは他の任意の適当な材料を含んでもよい。堆積された導電層１４０ならびに遮蔽層および／または接着層２６がパターニングされエッチングされ、第２の導体２２を形成してもよい。少なくとも１つの実施形態では、第２の導体２２は、第１の導体２０と異なる方向に延在する、実質的に平行かつ実質的に同一平面内にある導体である。
【００５６】
本発明の別の実施形態では、ダマシンプロセスを用いて、誘電体層が形成されパターニングされエッチングされて、導体２２用の隙間または空隙を作り出すことによって、第２の導体２２が形成されてもよい。次に、隙間または空隙が、接着層２６および導電層１４０（ならびに／あるいは、必要であれば、導電性シード、導電性充填材および／または遮蔽層）で埋められてもよい。次に、接着層２６および導電層１４０が平坦化されて、平坦な表面を形成してもよい。
【００５７】
第２の導体２２の形成に続いて、結果として生じる構造がアニールされてもよく、それにより、堆積されたダイオード１４の半導体材料を結晶化する（および／またはケイ化物形成金属層５２のｐ＋領域１４ｃとの反応によってケイ化物領域を形成する）。ケイ化チタンおよびケイ化コバルトの格子面間隔はシリコンのものに近く、堆積されたシリコンが結晶化する際に、ケイ化物層５０は隣接する堆積シリコンのための「結晶化の鋳型」または「種晶」の役割を果たす場合があるようである（例えば、ケイ化物層５０は、約６００〜８００℃の温度でアニールを行う間に、シリコンダイオード１４の結晶構造を強化する）。これにより、より抵抗率の低いダイオード材料が提供される。シリコン−ゲルマニウム合金および／またはゲルマニウムダイオードについても同様の結果が得られる可能性がある。
【００５８】
従って、少なくとも１つの実施形態では、窒素中で、約６００〜８００℃、より好ましくは約６５０〜７５０℃の温度で、約１０秒〜約２分間、結晶化アニールが実施されてもよい。他のアニール時間、アニール温度および／またはアニール環境が用いられてもよい。
当業者であれば、他の同様の技法で本発明による別のメモリセルが製作されてもよいことが理解できるはずである。例えば、ダイオード１４の下方に可逆抵抗スイッチング素子１２を含むメモリセルが形成されてもよい。
【００５９】
前述した説明は本発明の例示的な実施形態を開示するものに過ぎない。前に開示された装置および方法を本発明の範囲内で変更できることは、当業者であれば容易に理解できるはずである。例えば、前述した実施形態のいずれにおいても、炭素系材料はダイオード１４の下方に位置してもよい。前述したように、本発明は主に非晶質炭素を参照しながら記載されているが、他の炭素系材料が同様に用いられてもよい。さらに、各炭素系層は、窒化チタンまたは他の遮蔽層／接着層などの２つの導電体層間に形成されて、ステアリング素子と直列にＭＩＭスタックを形成するのが望ましい。
【００６０】
従って、本発明をその例示的な実施形態に関連して開示しているが、他の実施形態も、添付の特許請求の範囲によって定義される本発明の趣旨および範囲に含まれてもよいことが理解できるはずである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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