(57)【特許請求の範囲】
【請求項１】
少なくとも１つの実パターンを含む回路部と、
互いに光近接効果補正を必要とする第１の距離を空けて配置された複数のダミーパターンをそれぞれ含む複数のダミーセルとを備え、
前記ダミーセル同士、及び、前記回路部と前記ダミーセルとは、いずれも、光近接効果補正が不要な第２の距離を空けて隣接して配置されていることを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、
前記第２の距離は、少なくとも、前記ダミーセルを露光する装置における光源波長／レンズ開口数以上であることを特徴とする半導体装置。
【請求項３】
請求項１又は２の半導体装置において、
前記実パターンは、ゲート電極を含み、
前記ダミーセルは、ライン状で且つ並走する複数の前記ダミーパターンを含むことを特徴とする半導体装置。
【請求項４】
請求項３の半導体装置において、
前記並走する複数のダミーパターンのうちの端に位置する前記ダミーパターンは、内側の前記ダミーパターンよりも幅が広いことを特徴とする半導体装置。
【請求項５】
請求項３又は４の半導体装置において、
前記ダミーセルは、互いに結合された前記ダミーパターンを含むことを特徴とする半導体装置。
【請求項６】
請求項１又は２の半導体装置において、
前記ダミーセルは、幅と長さの比が１対２０以下である前記ダミーパターンが少なくとも２方向に並んだ配列を有し、
前記配列の外周部には、前記配列の内側の前記ダミーパターンよりも幅の広い前記ダミーパターンが含まれていることを特徴とする半導体装置。
【請求項７】
請求項１又は２の半導体装置において、
前記ダミーセルは、幅と長さの比が１対２０以下である前記ダミーパターンが少なくとも２方向に並んだ配列を有し、
前記配列の外周部には、前記配列の内側の前記ダミーパターンと結合された前記ダミーパターンが含まれていることを特徴とする半導体装置。
【請求項８】
請求項１又は２の半導体装置において、
前記実パターンは、コンタクトホールを含み、
前記ダミーセルは、ホール状の前記ダミーパターンを含むことを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１つの半導体装置において、
前記ダミーセルは、それぞれ、一辺が４μｍ以上で且つ１０μｍ以下の正方形状に構成されていることを特徴とする半導体装置。
【請求項１０】
少なくとも１つの実マスクパターンを含む回路マスクパターンと、
互いに光近接効果補正を必要とする第１の距離を空けて配置された複数のダミーマスクパターンをそれぞれ含む複数のダミーマスクセルとを備え、
前記ダミーマスクセル同士、及び、前記回路マスクパターン領域と前記ダミーマスクセルとは、いずれも、光近接効果補正が不要な第２の距離を空けて隣接して配置されていることを特徴とする半導体製造用マスク。
【請求項１１】
請求項１０の半導体製造用マスクにおいて、
前記第２の距離は、少なくとも、前記ダミーマスクセルを露光する装置における縮小投影倍率×光源波長／レンズ開口数以上であることを特徴とする半導体製造用マスク。
【請求項１２】
請求項１０又は１１の半導体製造用マスクにおいて、
前記実マスクパターンは、ゲート電極に対応するマスクパターンを含み、
前記ダミーマスクセルは、ライン状で且つ並走する複数の前記ダミーマスクパターンを含むことを特徴とする半導体製造用マスク。
【請求項１３】
請求項１２の半導体製造用マスクにおいて、
前記並走する複数のダミーマスクパターンのうちの端に位置する前記ダミーマスクパターンは、内側の前記ダミーマスクパターンよりも幅が広いことを特徴とする半導体製造用マスク。
【請求項１４】
請求項１２又は１３の半導体製造用マスクにおいて、
前記ダミーマスクセルは、互いに結合された前記ダミーマスクパターンを含むことを特徴とする半導体製造用マスク。
【請求項１５】
請求項１０又は１１の半導体製造用マスクにおいて、
前記ダミーマスクセルは、幅と長さの比が１対２０以下である前記ダミーマスクパターンが少なくとも２方向に並んだ配列を有し、
前記配列の外周部には、前記配列の内側の前記ダミーマスクパターンよりも幅の広い前記ダミーマスクパターンが含まれていることを特徴とする半導体製造用マスク。
【請求項１６】
請求項１０又は１１の半導体製造用マスクにおいて、
前記ダミーマスクセルは、幅と長さの比が１対２０以下である前記ダミーマスクパターンが少なくとも２方向に並んだ配列を有し、
前記配列の外周部には、前記配列の内側の前記ダミーマスクパターンと結合された前記ダミーマスクパターンが含まれていることを特徴とする半導体製造用マスク。
【請求項１７】
請求項１０又は１１の半導体製造用マスクにおいて、
前記実マスクパターンは、コンタクトホールに対応するマスクパターンを含み、
前記ダミーマスクセルは、ホール状のパターンに対応する前記ダミーマスクパターンを含むことを特徴とする半導体製造用マスク。
【請求項１８】
請求項１０〜１７のいずれか１つの半導体製造用マスクにおいて、
前記ダミーマスクセルは、それぞれ、一辺が４μｍ以上で且つ１０μｍ以下の正方形状に構成されていることを特徴とする半導体製造用マスク。
【請求項１９】
少なくとも１つの実パターンを含む回路部に対応する回路レイアウトを形成する工程（ａ）と、
前記回路部に光近接効果補正処理を行なう工程（ｂ）と、
互いに光近接効果補正が必要な距離を空けて配置された複数のダミーパターンを含み且つ光近接効果補正が施されたダミーセルに対応するダミーセルレイアウトを準備する工程（ｃ）と、
少なくとも１つの前記回路レイアウト及び複数の前記ダミーセルレイアウトを配置する工程（ｄ）とを備え、
工程（ｄ）において、前記ダミーセルレイアウト同士、及び、前記回路レイアウトと前記ダミーセルレイアウトとは、いずれも、光近接効果補正が必要な距離よりも大きい所定距離を空けて隣接して配置されることを特徴とする光近接効果補正方法。
【請求項２０】
請求項１９の光近接効果補正において、
前記所定距離は、少なくとも、前記ダミーセルを露光する装置における光源波長／レンズ開口数以上であることを特徴とする光近接効果補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、その設計レイアウト、半導体製造用マスク、光近接効果補正方法に関し、特に、半導体装置等の設計パターンを転写するときに生じる歪みを効率的に補正するための技術に関する。
【背景技術】
【０００２】
半導体装置の製造に際し、設計レイアウトは、光近接効果に伴う歪みを予測して予め補正するＯＰＣ（Optical Proximity Correction：光近接効果補正）によりＯＰＣ後レイアウトに変換された後、マスクとして描画される。描画されたマスクを用いて露光することにより、ウェーハに対する設計パターンの転写が行なわれる。但し、マスクを用いず、ＯＰＣ後レイアウトを用いてウェーハに直接描画（直描）することも可能である。
【０００３】
ＯＰＣにおいては、光リソグラフィだけではなく、荷電ビームリソグラフィ、Ｘ線リソグラフィ、エッチング、ＣＭＰ（Chemical Mechanical Polishing ）、マスク形成等の各種プロセスにおいて生じる歪みが想定されている。
【０００４】
一般に、ＯＰＣを高精度にすることと、マスク、ウェーハ等の製造コストとは、トレードオフの関係にある。つまり、より高精度なＯＰＣは、より高コストとなる傾向にある。
【０００５】
従来、ＯＰＣ処理の手法としては、主にルールベースＯＰＣが用いられてきた。ルールベースＯＰＣの場合、ＤＲＣ（Design Rule Checker ）的な図形的特徴を元に補正ルールを人間が記述する。また、補正ステップの単位、補正対象の細分化段数、コーナー部の補正段数、ライン端部の補正段数等が高精度化のためのパラメータである。これらを高精度化すると、ＯＰＣ処理時間及びマスク製造コストが増大する。
【０００６】
また、近年、ルールベースＯＰＣに代えて、モデルベースＯＰＣが用いられるようになっている。モデルベースＯＰＣの場合、リソグラフィシミュレーションを用いてウェーハ上に形成されるパターン形状を予測しながら補正する。従って、より高精度な補正が可能である反面、チップレベルのシミュレーションを行なうので更に処理時間を要する。例えば、従来と同様の処理リソースを用いた場合、数日から数週間になる場合もある。また、移動するエッジの長さ方向に関する単位長、その単位の数、移動のステップ等が高精度化のためのパラメータであり、高精度にすると、ＯＰＣ処理に要するリソースに加えて描画データ数も増大し、マスク製造コストが増大する傾向にある。
【０００７】
更に、モデルベースＯＰＣでは、一般に、ルールベースＯＰＣに比べてＯＰＣ後レイアウトがより複雑な形状となるので、出力されるデータが増大する。従って、ＯＰＣ後レイアウトをマスクデータに変換し、ウェーハ上に描画するために必要な処理時間が更に増大する。
【０００８】
このように、ルールベースＯＰＣ及びモデルベースＯＰＣのいずれにおいても、ＯＰＣ処理を高精度にすると、ＯＰＣ処理時間及びマスク製造コストが増大する。
【０００９】
この一方、微細化の進展に伴い、リソグラフィ、ドライエッチング、ＣＭＰ等による加工寸法精度及び平坦性を確保するために、単位面積あたりのパターン面積、パターン周辺長を一定範囲内に収める必要が生じている。これは、例えばトランジスタのゲート電極生成工程の場合、トランジスタのゲート電極以外に、トランジスタとして直接動作には寄与しないダミーパターンを配置することにより実現される。このようなダミーパターンにも加工寸法精度及び平坦性確保の観点からＯＰＣ処理が必要となり、ＯＰＣ処理時間及びマスク製造コストを更に増大させる原因となっている。
【００１０】
以上に対し、特許文献１には、半導体チップに敷き詰められたパターンについて、高精度にＯＰＣ処理を行なうブロック（例えば、実際に回路として動作するトランジスタ等を含むブロック）と、低精度にＯＰＣ処理を行なうブロック（パターン形成の変動が回路動作に与える影響の小さいブロック、例えばダミーパターン）とを区別する手法が記載されている。高精度な処理を行なうと、ウェーハ上に形成されるパターンの仕上がり精度は高くなるが、ＯＰＣ処理として計算する図形数、ＯＰＣ処理により生成される図形数共に（低精度な処理の場合の）数倍〜数十倍になる。よって、高精度の処理を行なうブロックをなるべく少なくすることにより、ＯＰＣ処理時間の短縮、マスク製造コストの低減を図っている。
【００１１】
また、特許文献２には、マスクパターンレイアウトに依存して回路パターンに寸法ばらつきが生じるのを抑えるために、ダミーパターンを用いることが記載されている。特に、パターン占有面積率及び単位面積あたりのパターン周辺長が規格を満たすようにダミーパターンを配置する。
【００１２】
また、特許文献３には、ダミーパターンについて、回路等を構成する本来のパターンにおける代表的な線幅とほぼ等しい線幅にすることが記載されている。これにより、パターン密度をほぼ均一にすることができるので、パターンの粗密差に起因する寸法変化を抑制することができるとされている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】国際公開第２００６／１１８０９８号
【特許文献２】特開２００３−１１４５１５号公報
【特許文献３】特開平９−３１１４３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、微細化の進展に伴い、加工精度に関する問題、例えばドライエッチングのマイクロローディング効果による加工寸法ばらつきがより一層顕著になってきている。これを抑制するためには、単位面積あたりのパターン面積及びパターン周辺長を一定範囲内に収めることが必要である。また、トランジスタ等の動作に関わる実パターンを含む回路部以外の全領域に、ダミーパターンを配置し、当該ダミーパターンの寸法及びピッチを実パターンに近い値にすることが必要である。
【００１５】
つまり、ダミーパターンについても、実パターンと同程度に微細化されると共に、実パターンと同等の高精度なＯＰＣが必要となっている。これは、チップ全体に高精度なＯＰＣ処理が必要となっていることを意味し、ＯＰＣ処理時間及びマスク製造コストを増大させる原因となる。更に、ダミーパターンが実パターンと同等の寸法となることにより、リソグラフィ工程、エッチング工程等において、パターン倒れ等の加工不良が発生する危険性も増大している。
【００１６】
以上に鑑み、本開示の目的は、微細且つ大量のダミーパターンに対しても加工精度を維持して特性のばらつきを抑制しつつ、ＯＰＣの処理時間を短縮することのできる半導体装置、半導体装置製造用マスク及び光近接効果補正方法を提供することである。
【課題を解決するための手段】
【００１７】
前記の目的を達成するため、本開示の半導体装置は、少なくとも１つの実パターンを含む回路部と、互いに第１の距離を空けて配置された複数のダミーパターンをそれぞれ含む複数のダミーパターン群とを備え、ダミーパターン群同士、及び、回路部とダミーパターン群とは、いずれも、第２の距離を空けて配置されている。
【００１８】
このような半導体装置によると、以下に説明する通り、設計の際に高精度なＯＰＣ処理を短時間に行なうことができる。
【００１９】
尚、第１の距離は、光近接効果補正を必要とする距離であり、第２の距離は、光近接効果補正が不要な距離であっても良い。
【００２０】
第２の距離を第１の距離よりも大きくすることにより、このように設定することができる。
【００２１】
本開示の半導体装置において、半導体装置の動作に寄与する実パターン（トランジスタ等）を含む回路部及び半導体装置の動作には寄与しないダミーパターンからなるダミーパターン群は、互いに、十分な距離をおいて（ＯＰＣが必要な距離よりも離れて）配置されている。従って、ＯＰＣ処理は、一度に半導体装置全体のパターンを対象にして行なう必要は無く、回路部及びダミーパターン群についてそれぞれ行なえば良いようになっている。これと共に、ダミーパターン群については、予め用意したＯＰＣ処理済みのパターンを用いることができる。よって、個々の半導体装置の設計に際し、回路部についてのみＯＰＣ処理を行なえばよいことになる。
【００２２】
以上から、ＯＰＣ処理の対象となる図形を大幅に削減することができ、高精度なＯＰＣ処理を行なったとしても、ＯＰＣ処理時間を大幅に短縮することができる。また、予め高精度なＯＰＣ処理を施された微細なダミーパターン群を回路部の周辺に配置することにより、パターン面積率、パターン周辺長率等を調整できるので、動作に寄与する回路部におけるパターンばらつきを低減できる。このようにして、特性のばらつきが低減され且つ短時間に設計可能な半導体装置が実現する。
【００２３】
尚、第２の距離は、少なくとも、ダミーパターン群を露光する装置における光源波長／レンズ開口数以上であっても良い。
【００２４】
このようにすると、ダミーパターン群同士、及び、ダミーパターン群と回路部とについて、より確実にＯＰＣは不要となり、より精度良く形成されたパターンを有する半導体装置となる。
【００２５】
また、実パターンは、ゲート電極を含み、ダミーパターン群は、ライン状で且つ並走する複数のダミーパターンを含んでいても良い。
【００２６】
トランジスタ等を含む回路部が形成された半導体装置において、このようなダミーパターン群を用いることができる。
【００２７】
また、並走する複数のダミーパターンのうちの端に位置するダミーパターンは、内側のダミーパターンよりも幅が広くても良い。
【００２８】
ダミーパターン群の外周部に位置するダミーパターンは製造時（例えば、リソグラフィ工程、ドライエッチング工程）に寸法変動等の影響を受けて倒壊、剥離等のパターン不良を生じやすい。これに対し、内側のダミーパターンよりも幅を広くすることにより、パターン不良を抑制することができる。
【００２９】
また、ダミーパターン群は、互いに結合されたダミーパターンを含んでいても良い。
【００３０】
これにより、個々のダミーパターンの倒壊、剥離等を抑制することができる。
【００３１】
また、ダミーパターン群は、幅と長さの比が１対２０以下であるダミーパターンが少なくとも２方向に並んだ配列を有し、配列の外周部には、配列の内側のダミーパターンよりも幅の広いダミーパターンが含まれていても良い。
【００３２】
また、ダミーパターン群は、幅と長さの比が１対２０以下であるダミーパターンが少なくとも２方向に並んだ配列を有し、配列の外周部には、配列の内側のダミーパターンと結合された前記ダミーパターンが含まれていても良い。
【００３３】
このような構成とすると、外周部に位置するダミーパターンについて、倒壊等を抑制し、パターン不良を抑制することができる。
【００３４】
また、実パターンは、コンタクトホールを含み、ダミーパターン群は、ホール状のダミーパターンを含んでいても良い。
【００３５】
このようにすると、コンタクトの形成についても適用できる。
【００３６】
また、ダミーパターン群は、それぞれ、一辺が４μｍ以上で且つ１０μｍ以下の正方形状に構成されていても良い。
【００３７】
ダミーパターン群の形状及び大きさの例として、このようになっていても良い。
【００３８】
次に、本開示の半導体製造用マスクは、少なくとも１つの実マスクパターンを含む回路マスクパターンと、互いに第１の距離を空けて配置された複数のダミーマスクパターンをそれぞれ含む複数のダミーマスクパターン群とを備え、ダミーマスクパターン群同士、及び、回路マスクパターン領域とダミーマスクパターン群とは、いずれも、第１の距離よりも大きい第２の距離を空けて配置されている。
【００３９】
このような半導体製造用マスクによると、以下に説明する通り、本開示の半導体装置について既に説明したのと同様に、高精度なＯＰＣ処理を短時間に行なうことができる。つまり、微細なダミーパターンを有することにより特性のばらつきが低減され、且つ、短時間に高精度なＯＰＣ処理を施された半導体装置を実現することができる。
【００４０】
尚、第１の距離は、光近接効果補正を必要とする距離であり、第２の距離は、光近接効果補正が不要な距離であってもよい。
【００４１】
第２の距離を第１の距離よりも大きくすることにより、このように設定することができる。
【００４２】
また、第２の距離は、少なくとも、ダミーマスクパターン群を露光する装置における縮小投影倍率×光源波長／レンズ開口数以上であっても良い。
【００４３】
このようにすると、半導体装置に転写されるダミーパターン群同士及びダミーパターン群と回路部とについて、より確実にＯＰＣは不要となる。よって、より精度良くパターンを形成できる半導体製造用マスクが実現する。
【００４４】
また、実マスクパターンは、ゲート電極に対応するマスクパターンを含み、ダミーマスクパターン群は、ライン状で且つ並走する複数のダミーマスクパターンを含んでいても良い。
【００４５】
トランジスタを含む回路部が形成された半導体装置を製造するためのマスクにおいて、このようなダミーマスクパターン群を用いることができる。
【００４６】
また、並走する複数のダミーマスクパターンのうちの端に位置するダミーマスクパターンは、内側のダミーマスクパターンよりも幅が広くなっていても良い。
【００４７】
また、ダミーマスクパターン群は、互いに結合されたダミーマスクパターンを含んでいても良い。
【００４８】
また、ダミーマスクパターン群は、幅と長さの比が１対２０以下であるダミーマスクパターンが少なくとも２方向に並んだ配列を有し、配列の外周部には、配列の内側のダミーマスクパターンよりも幅の広い前記ダミーマスクパターンが含まれていても良い。
【００４９】
また、ダミーマスクパターン群は、幅と長さの比が１対２０以下であるダミーマスクパターンが少なくとも２方向に並んだ配列を有し、配列の外周部には、配列の内側のダミーマスクパターンと結合されたダミーマスクパターンが含まれていても良い。
【００５０】
半導体装置として転写されるダミーパターンの倒壊、剥離等のパターン不良を抑制できるダミーマスクパターン群の例として、このようになっていても良い。
【００５１】
また、実マスクパターンは、コンタクトホールに対応するマスクパターンを含み、ダミーマスクパターン群は、ホール状のパターンに対応するダミーマスクパターンを含んでいても良い。
【００５２】
このようにすると、コンタクトホールの形成についても適用できる。
【００５３】
また、ダミーマスクパターン群は、それぞれ、一辺が４μｍ以上で且つ１０μｍ以下の正方形状に構成されていても良い。
【００５４】
ダミーパターン群の形状及び大きさの例として、このようになっていても良い。
【００５５】
次に、本開示の光近接効果法制方法は、少なくとも１つの実パターンを含む回路部に対応する回路レイアウトを形成する工程（ａ）と、回路部に光近接効果補正処理を行なう工程（ｂ）と、互いに光近接効果補正が必要な距離を空けて配置された複数のダミーパターンを含み且つ光近接効果補正が施されたダミーパターン群に対応するダミーレイアウトを準備する工程（ｃ）と、少なくとも１つの回路レイアウト及び複数のダミーレイアウトを配置する工程（ｄ）とを備え、工程（ｄ）において、ダミーレイアウト同士、及び、回路レイアウトとダミーレイアウトとは、いずれも、光近接効果補正が必要な距離よりも大きい所定距離を空けて配置されることを特徴とする光近接効果補正方法。
【００５６】
このような光近接効果補正方法によると、高精度なＯＰＣ処理を短時間に行なうことができる。
【００５７】
つまり、回路レイアウトとダミーレイアウトとが十分な距離をおいて配置されており、且つ、予め光近接効果補正が施されたダミーレイアウト（ダミーパターン群に対応するレイアウト）を用いることにより、個々の半導体装置の設計に際し、回路レイアウトについてのみＯＰＣ処理を行なえばよい。従って、一度に半導体装置全体のパターンを対象にして行なう場合に比べ、高精度なＯＰＣ処理を行なったとしても、ＯＰＣ処理に要する時間は大きく短縮される。
【００５８】
尚、所定距離は、少なくとも、ダミーパターン群を露光する装置における光源波長／レンズ開口数以上であっても良い。
【００５９】
このようにすると、ダミーパターン群同士、及び、ダミーパターン群と回路部とについて、より確実にＯＰＣは不要となり、より精度良くパターンを形成することができる。
【発明の効果】
【００６０】
本開示の半導体装置、半導体製造用マスク及び光近接効果補正方法によると、微細化されたダミーパターンを用いつつ、動作に関与する実パターンを含む回路部についてＯＰＣ処理を行なえば良いので、高精度なＯＰＣ処理を短時間に行なうことができる。よって、特性ばらつきの低減及び低コスト化を実現することができる。
【図面の簡単な説明】
【００６１】
【図１】図１（ａ）及び（ｂ）は、本開示の第１の実施形態の例示的レイアウトを示す図である。
【図２】図２は、本開示の第１の実施形態の光近接効果補正処理について、フローを例示する図である。
【図３】図３（ａ）〜（ｆ）は、本開示の第１の実施形態におけるダミーセルが有するダミーパターン群について示す図である。
【図４】図４は、本開示の第１の実施形態の光近接効果補正処理について、他のフローを例示する図である。
【図５】図５は、本開示の第１の実施形態の光近接効果補正処理について、更に他のフローを例示する図である。
【図６】図６（ａ）及び（ｂ）は、本開示の第２の実施形態の例示的レイアウトを示す図である。
【図７】図７（ａ）〜（ｆ）は、本開示の半導体装置の製造工程を説明する図である。
【図８】図８（ａ）〜（ｈ）は、図７（ｆ）に続いて、本開示の半導体装置の製造工程を説明する図である。
【図９】図９は、パターン間隔に対する、リソグラフィ寸法とドライエッチング後の寸法との変換差の変動を示す図である。
【発明を実施するための形態】
【００６２】
（第１の実施形態）
以下に、本開示の第１の実施形態について図面を参照しながら説明する。
【００６３】
図１（ａ）及び（ｂ）は、本実施形態の例示的半導体装置について、設計レイアウトを示す図である。このような設計レイアウトを基にして半導体製造用マスクが製造され、更にそれを用いて半導体装置が製造されることになる。
【００６４】
図１（ａ）に示すように、半導体装置は、動作に寄与する素子本体としての回路部８と、面積率、周辺長率等を調整して加工精度を向上するために回路部８の周囲に配置されるダミーセル２とを備えている。
【００６５】
回路部８は、活性層９及びその上に位置するゲート電極４を含むトランジスタを有する。また、ゲート電極４の加工精度を向上する等のために、ゲート電極４と同等に微細なパターンであるダミーゲート電極５が設けられている。ここで、ゲート電極４同士の距離、ダミーゲート電極５同士の距離、及び、ゲート電極４とダミーゲート電極５との距離について、いずれも、光近接効果補正が必要な距離よりも近いようになっている（以下、これらの距離を要ＯＰＣ距離７と呼ぶ）。よって、詳しい図示は省略するが、ゲート電極４及びダミーゲート電極５について、光近接効果補正処理を行なった結果を含む設計データとなっている。
【００６６】
また、回路部８とダミーセル２との距離、及び、ダミーセル２同士の距離は、実質的に互いに光近接効果補正処理を必要としないだけ十分に大きく設定されている。つまり、回路部８及びダミーセル２について、それぞれ個別に光近接効果補正処理を行なうことができ、他のダミーセル２、回路部８を含めた光近接効果補正処理は不要になるように配置されている（以下、これらの間の距離をＯＰＣ不要距離３と呼ぶ）。
【００６７】
次に、図１（ｂ）には、ダミーセル２についてより詳しく示している。前記の通り、ダミーセル２同士はＯＰＣ不要距離３を空けて配置されている。また、それぞれのダミーセル２内には複数のダミーパターン１が配置され、ダミーパターン群が構成されている。ダミーパターン１同士の距離は要ＯＰＣ距離７であり、予め光近接効果補正処理を行なって得たＯＰＣダミーパターン６を含む設計データとなっている。
【００６８】
ダミーパターン１は、回路部８におけるゲート電極４のパターンとしての幅（ゲート長方向の寸法）と同等から３倍程度までの幅とするのが良い。例えば、ゲート電極４が３２ｎｍ世代である場合、３２ｎｍ以上で且つ９６ｎｍ以下の寸法とする。これにより、チップ全体又はチップ内の所定の単位面積内において、回路部８及びダミーセル２のパターンの面積率、周辺長率が同等となるようにする。
【００６９】
また、ダミーパターン１同士の間の距離（要ＯＰＣ距離７）は、例えば、光源波長１９３ｎｍ、レンズ開口数１．２のスキャナの場合、光源波長／レンズ開口数から１６０ｎｍ以内である。但し、回路部８におけるゲート電極と同程度の距離を空けて配置することがより好ましい。
【００７０】
また、ダミーセル２同士の距離及びダミーセル２と回路部８との距離（ＯＰＣ不要距離３）については、光源波長／レンズ開口数（先の例では１６０ｎｍ）を越える距離（例えば２００ｎｍ）とする。よって、ダミーセル２と、回路部８内のゲート電極４及びダミーゲート電極５との距離についても、１６０ｎｍ以上とする。
【００７１】
次に、図２に、回路部８及びダミーセル２を含み、光近接効果補正処理が施されたレイアウトを得るためのフロー（本実施形態における光近接効果補正方法のフロー）を例示する。このようなフローは、例えばコンピュータを用い、ＣＡＤ（Computer Aided Design）、ＥＤＡ（Electronic Design Automation）ツール等を利用して行なわれる。以下、各種レイアウトについて、入力するとは、コンピュータ等に入力することを意味する。
【００７２】
図２に示すフローを実施するためには、まず、回路部レイアウト（例えば、ゲート電極４、ダミーゲート電極５等を含む半導体装置の動作に寄与する部分のレイアウト）と、ダミーセルレイアウト（例えば、互いに要ＯＰＣ距離７を空けて配置されたダミーパターン１群のレイアウト）とを準備する。更に、ダミーセルレイアウトについては、予め光近接効果補正処理を施してＯＰＣ処理済ダミーセルレイアウトを得ておく。
【００７３】
図２に示すフローとして、ステップＳ１１において、回路部レイアウトが入力される。続いて、ステップＳ１２において、回路部レイアウトに対して光近接効果補正処理を施し、ＯＰＣ処理済回路部レイアウトを得る。
【００７４】
また、ステップＳ１１及びＳ１２とは別に、ステップＳ１３において、ＯＰＣ処理済ダミーセルレイアウトが入力される。
【００７５】
続いて、ステップＳ１４において、ＯＰＣ処理済回路部レイアウトと、ＯＰＣ処理済ダミーセルレイアウトとを合成する。この際、それぞれが互いにＯＰＣ不要距離３（例えば１６０ｎｍ以上）を空けて配置されるように合成する。これにより、回路部及びダミーセルを含む光近接効果補正処理が施されたレイアウトを得ることができる。
【００７６】
ダミーセル及び回路部がそれぞれ互いに十分に（ＯＰＣ不要距離３）離れて配置されるので、ＯＰＣ処理済ダミーセルレイアウトを予め準備しておくことが可能であり、半導体装置を設計する毎に新たにダミーセルに対してＯＰＣ処理を行なうことは不要である。言い換えると、ダミーセルについては、一度だけＯＰＣ処理を行なえば、半導体装置を設計する毎に結果を再利用することができる。
【００７７】
この結果、半導体装置のレイアウトに対してＯＰＣ処理を施す際には、ＯＰＣ処理済ダミーセルレイアウトを用い、それ以外の回路部レイアウトについてのみ実際にＯＰＣ処理を行なえば良い。従って、ＯＰＣ処理の対象となる図形を大幅に削減することができ、高精度なＯＰＣ処理を行なったとしても、ＯＰＣ処理に要する時間を大幅に短縮することができる。
【００７８】
一般に、ＯＰＣ処理に要する時間は処理対象図形の量に対して指数関数的に増加することが多い。よって、処理対象図形を減らすことにより、処理時間は大幅に短縮できる。例えば、ダミーセル２の占有率（チップの全パターン数に対してダミーセル２の配置されたパターン数が占める率）が設計チップの２０％であり、設計チップ全体の処理時間が１００時間であったとき、本実施形態の方法を適用することにより、処理時間を４０時間にまで短縮することができる。今後、半導体装置の更なる微細化等により、対策を講じなければＯＰＣ処理に要する時間は長くなる一方と考えられるので、本実施形態の方法の効果は更に大きくなる。
【００７９】
このように、本実施形態の方法により半導体製造用マスクを作成し、これを用いてパターンの露光を行なうことにより、ＯＰＣ処理時間を短縮して製造コストを低減しながら、設計チップ全体に対する高精度なＯＰＣ処理を可能とすることにより特性ばらつきを低減することが可能となる。
【００８０】
尚、以上では、ＯＰＣ不要距離３としては、パターンを露光する際の露光装置における光源波長／レンズ開口数を基準として決定した。しかしながら、これに対し、ドライエッチングのマイクロローディング効果による加工寸法差等を更に加味しても良い。
【００８１】
マイクロローディング効果について、図９のグラフに示す。図示されるように、パターン間隔に対して、リソグラフィ寸法とドライエッチング後の寸法との変換差が変動し、且つ、パターン間隔が一定以上になると、変換差も一定となる。変換差が一定となるパターン間隔は、例えば、３２ｎｍのＣＭＯＳプロセスの場合、４００ｎｍ以上である。
【００８２】
また、ダミーセル２に含まれる複数のダミーパターン１について、ＯＰＣ処理の前における設計データを長方形（図１（ｂ）を参照）としているが、これには限定されず、他の形状のダミーパターンからなるダミーパターン群としても良い。
【００８３】
また、図１（ａ）ではダミーセル２の大きさを一種類にしているが、これには限らず、複数の大きさのダミーセル２を準備し、配置するべき領域の広さに応じて使い分けても良い。
【００８４】
（ダミーセルの他の構成例）
次に、ダミーセル２に配置されるダミーパターン群の構成について更に説明する。
【００８５】
図１（ｂ）には、一様なライン状のダミーパターン１が並走する構成のダミーパターン群が示されている。しかしながら、これには限らず、以下のような構成であっても良い。
【００８６】
図３（ａ）は、半導体装置の動作に寄与する回路部８と、その周囲に配置され、動作には寄与せず面積率及び周辺長率を調整するためのダミーセル２とを示す。回路部８及びダミーセル２は互いに離間部１０を挟んで配置されている。また、図３（ｂ）〜（ｆ）は、それぞれ、ダミーセル２におけるダミーパターン群の構成例を示す。
【００８７】
図３（ｂ）に示す例では、ダミーセル２の一辺の長さに相当する長さのライン状のダミーパターン２１及び２２が並走するように配列されている。ここで、配列の端のダミーパターン２１は、それよりも内側のダミーパターン２２に比べて幅広に（例えば、１．１倍以上で且つ３倍以下の幅に）形成されている。
【００８８】
ダミーセル２同士、又は、ダミーセル２と回路部８との間の離間部１０（図３（ａ）を参照）に面する位置のダミーパターンは、工程のばらつきに起因して、倒壊、剥離等のパターン不良を生じやすい。工程のばらつきとは、例えば、リソグラフィにおける露光機の露光エネルギーのばらつき、チップ高さのばらつき、レンズのフォーカスずれによる寸法変動等である。そこで、離間部１０に面するダミーパターン２１を内側のダミーパターン２２よりも幅広にすることにより、パターン不良を抑制することができる。
【００８９】
尚、ダミーセル２は、例えば一辺が４μｍ〜１０μｍの正方形とする。よって、図３（ａ）に示す構成では、ダミーパターン２１及び２２の長さは５μｍ〜１０μｍである。また、ダミーパターン２２の幅については、ゲート電極４の寸法の１倍〜３倍とするのが望ましく、ゲート電極４が３２ｎｍ世代である場合、３２ｎｍ以上で且つ９６ｎｍ以下の寸法とする。また、ダミーパターン２１及び２２は、互いに要ＯＰＣ距離７を空けて（例えば１６０μｍ以内の距離を空けて）配置される。
【００９０】
次に、図３（ｃ）に示す例では、同じ幅のダミーパターン２３が並走し、且つ、互いに一箇所以上の結合部２４によって結合された構成を有する。ダミーパターン２３の幅、長さ、配置間隔等については、図３（ｂ）の例と同様である。
【００９１】
このようにすると、結合されていることにより面積の大きなパターンとなるので、ドライエッチング工程、ＣＭＰ工程等におけるパターンの倒壊等によるパターン不良を抑制することができる。
【００９２】
次に、図３（ｄ）に示す例では、ダミーパターン２５及び２６が２方向に（ここでは直行する２方向に）配列されてダミーパターン群となっている。ダミーパターン２５及び２６は、いずれも四角形（長方形）であり、且つ、短辺と長辺との寸法の関係（幅と長さの比）が１対２０以下である。更に、長辺が離間部１０に面しているダミーパターン２５は、内側のダミーパターン２６に比べて幅広に（例えば、１．１倍以上で且つ３倍以下の幅に）形成されている。
【００９３】
ダミーパターンを長方形とすることにより、面積率及び周辺長率を同時に微調整することができる。
【００９４】
また、図３（ｂ）等の場合に比べ、ダミーセル２の一辺よりも短いダミーパターンであるからパターンの面積が小さくなっている。これにより、リソグラフィ工程において現像液の染み込み等によるレジストパターン倒れを回避することが可能となり、加工余裕度を向上させる効果がある。
【００９５】
つまり、パターンが並走したラインアンドパターンの場合、パターン間隔が狭くなると、レジストパターンの間に入る現像液の表面張力の影響から、現像液を除去する際にレジストパターンが倒壊しやすくなる。これに対し、パターンの並走する距離を短くすることにより、現像液の表面張力の影響を低減することができるので、レジストパターンの加工余裕度を向上させることができる。
【００９６】
但し、離間部１０に面する部分において、図３（ｂ）の例について述べたのと同様に、工程のばらつきに起因する倒壊、剥離等のパターン不良を生じやすくなる。そこで、離間部１０に面する外周部分のダミーパターン２５の幅を広くすることにより、パターン不良を抑制している。
【００９７】
尚、パターン不良が生じやすいのは長辺が離間部１０に面しているダミーパターンであるから、これらについて幅広にするのが良い。但し、短辺が離間部１０に面しているダミーパターンについても幅を広くしても良い。
【００９８】
次に、図３（ｅ）に示す例では、同じ幅のダミーパターン２７が２方向に配列されている。また、各ダミーパターン２７について、図３（ｄ）の例と同様に、いずれも長方形であり、且つ、短辺と長辺との寸法の関係が１対２０以下である。これにより、リソグラフィ工程における現像液の染み込み等によるレジストパターン倒れを回避することができる。
【００９９】
更に、長辺が離間部１０に面するダミーパターン２７について、内側のダミーパターン２８と結合部２９により結合されている。よって、外周部分のダミーパターン２７について、前記のような工程のばらつきに起因するパターン不良を抑制することができる。
【０１００】
次に、図３（ｆ）に示す例では、ダミーパターン３０及び３１が斜め方向に配列されている。つまり、図３（ｄ）及び（ｅ）の例では、それぞれのダミーパターンの長さ方向と、それに直行する方向との２方向にダミーパターンが配列されている。これに対し、図３（ｆ）の例では、ダミーパターン３０又は３１の長さ方向３２と、これに対して直交しない斜め方向３３との２方向に配列されている。例えば、それぞれのダミーパターン３１について、並走するダミーパターン３１又は３０に対し、長さ方向３２にダミーパターン３１の長さの二分の一だけ平行移動された（ずれた）配置としている。
【０１０１】
このようにすると、長さ方向３２に並ぶダミーパターン同士の間の部分に、他のダミーパターンの一部が隣接するので、ダミーパターン同士が密に並走する距離が短くなる。この結果、リソグラフィの現像欠陥によるブリッジ（離れているべきダミーパターン同士が繋がって現像される欠陥）を避けやすくなり、加工余裕度を向上させることができる。
【０１０２】
但し、離間部１０に面する部分において、図３（ｂ）の例について述べたのと同様に、工程のばらつきに起因する倒壊、剥離等のパターン不良を生じやすくなる。そこで、離間部１０に面する外周部分のダミーパターン２５の幅を広くすることにより、パターン不良を抑制している。
【０１０３】
尚、図３（ｄ）の例と同様に、ダミーパターンはいずれも長方形であり、且つ、短辺と長辺との寸法の関係が１対２０以下である。
【０１０４】
尚、以上では、いずれも、ＯＰＣ処理を行なう前のパターンによってそれぞれの例を示している。これらに対し、予めＯＰＣ処理を行ない、光近接効果補正パターンを含む設計データとしてＯＰＣ処理済ダミーセルレイアウトを準備しておくことになる。更に、ＯＰＣ処理済ダミーセルレイアウトに基づいて半導体製造用マスクが作成され、これを利用して半導体装置が製造される。
【０１０５】
（光近接効果補正方法の他のフロー例）
次に、回路部８及びダミーセル２を含み、光近接効果補正処理が施されたレイアウトを得るためのフロー（光近接効果補正方法のフロー）の他の例を説明する。以下の各例において、回路部レイアウト、ダミーセルレイアウト、ＯＰＣ処理済ダミーセルレイアウトについては予め準備されているものとする。また、ここでも、例えばＥＤＡツール等を利用、レイアウト等を入力するとは、コンピュータに入力することを意味する。
【０１０６】
図４のフローでは、ステップＳ２１において、回路部レイアウトが入力される。また、ステップＳ２１とは別に、ステップＳ２２において、ＯＰＣ処理済ダミーセルレイアウトが入力される。
【０１０７】
続いて、ステップＳ２３において、回路部レイアウトとＯＰＣ処理済ダミーセルレイアウトとが合成される。この際、それぞれが互いにＯＰＣ不要距離３を空けて配置される。
【０１０８】
続いて、ステップＳ２４において、回路部レイアウトのみに対して光近接効果補正処理が施される。
【０１０９】
以上により、回路部及びダミーセルを含む光近接効果補正処理が施されたレイアウトを得ることができる。ダミーセルについてはＯＰＣ処理済ダミーセルレイアウトを用いることにより、半導体装置の設計の際には動作に寄与する回路部レイアウトについてのみＯＰＣ処理を行なえば良い。回路部及びダミーセルは互いにＯＰＣ不要距離３を空けて配置されているから、このような方法により回路部８について高精度なＯＰＣ処理を施すことができる。よって、チップ全体に対する高精度なＯＰＣ処理を短時間に行なうことができる。
【０１１０】
次に、図５のフローでは、ステップＳ３１において、回路部レイアウトが入力される。また、ステップＳ３１とは別に、ステップＳ３２において、ダミーセルレイアウト（ＯＰＣ処理を施す前のレイアウト）が入力される。
【０１１１】
続いて、ステップＳ３３において、回路部レイアウトとダミーセルレイアウトとが合成される。この際、それぞれが互いにＯＰＣ不要距離３を空けて配置される。
【０１１２】
続いて、ステップＳ３４において、回路部レイアウトのみに対して光近接効果補正処理が施される。更に続いて、ステップＳ３５において、ダミーセルレイアウトがＯＰＣ処理済ダミーセルレイアウトに差替えられる。
【０１１３】
以上により、回路部及びダミーセルを含む光近接効果補正処理が施されたレイアウトを得ることができる。ＯＰＣ処理済ダミーセルレイアウトを用い、回路部レイアウトのみについてＯＰＣ処理を行なうことにより、チップ全体に対する高精度なＯＰＣ処理を短時間に行なうことができる。
【０１１４】
（第２の実施形態）
以下、本開示の第２の実施形態について、図面を参照しながら説明する。
【０１１５】
図６（ａ）及び（ｂ）は、本実施形態の例示的半導体装置について、設計レイアウトを示す図である。
【０１１６】
図６（ａ）に示すように、半導体装置は、回路部１８と、面積率及び周辺長率を調整するために回路部１８の周囲に配置されるダミーセル１２とを備えている。
【０１１７】
回路部１８は、実際に動作に寄与するコンタクト１４と、動作には寄与せず、コンタクト１４の加工精度を向上する等のために設けられ、コンタクト１４同等に微細なパターンであるダミーコンタクト１５とを有する。ここで、コンタクト１４同士の距離、ダミーコンタクト１５同士の距離、及び、コンタクト１４とダミーコンタクト１５との距離について、いずれも、要ＯＰＣ距離７である。つまり、これらは互いに光近接効果補正が必要な距離よりも近いように配置されている。よって、詳しい図示は省略するが、コンタクト１４及びダミーコンタクト１５について、光近接効果補正処理を行なった結果を含む設計データとなっている。
【０１１８】
また、回路部１８とダミーセル１２との距離、及び、ダミーセル１２同士の距離は、いずれも、ＯＰＣ不要距離３である。つまり、互いに光近接効果補正処理を必要としないだけ十分に大きく設定されている。従って、回路部１８及びダミーセル１２について、それぞれ個別に光近接効果補正処理を行なうことができ、他のダミーセル１２、回路部１８を含めた光近接効果補正処理は不要になっている。
【０１１９】
次に、図６（ｂ）には、ダミーセル１２についてより詳しく示している。前記の通り、ダミーセル１２同士はＯＰＣ不要距離３を空けて配置されている。また、それぞれのダミーセル１２内には、コンタクトのパターンとして複数のダミーパターン１１が配置され、ダミーパターン群が構成されている。ダミーパターン１１同士の距離は要ＯＰＣ距離７であるから、それぞれのダミーパターン１１は、予め光近接効果補正処理を行ない、ＯＰＣ処理済パターンとしている。
【０１２０】
コンタクト１４の寸法は、例えば、３２ｎｍのＣＭＯＳプロセスの場合には５０ｎｍ〜６０ｎｍ程度である。また、ダミーコンタクト１５については、コンタクト１４と同等から２倍程度までの寸法であり、５０ｎｍ〜１００ｎｍ程度とする。
【０１２１】
ここで、要ＯＰＣ距離７は、例えば１６０ｎｍ以内の距離である。また、ＯＰＣ不要距離３は、例えば、１６０ｎｍ以上の距離である。尚、要ＯＰＣ距離７及びＯＰＣ不要距離３については、第１の実施形態の場合と同様、例えば、パターンを露光する装置における光源波長／レンズ開口数を基準として定義される。
【０１２２】
回路部１８及びダミーセル１２を含み、光近接効果補正処理が施されたレイアウトを得るためのフロー（本実施形態における光近接効果補正方法のフロー）は、第１の実施形態において説明したのと同様である。
【０１２３】
つまり、回路部レイアウト（コンタクト１４、ダミーコンタクト１５等を含む回路部１８のレイアウト）と、ダミーセルレイアウト（ダミーパターン１１を含むダミーセル１２のレイアウト）とを準備する。更に、ダミーセルレイアウトについて、予め光近接効果補正処理を施して、ＯＰＣ処理済ダミーセルレイアウトを得ておく。
【０１２４】
その後は、例えば図２、図４及び図５に示すようなフローにより、回路部及びダミーセルを含む光近接効果補正処理が施されたレイアウトを得ることができる。
【０１２５】
本実施形態においても、ダミーセル及び回路部がそれぞれ互いに十分に（ＯＰＣ不要距離３）離れて配置されるので、ＯＰＣ処理済ダミーセルレイアウトを予め準備しておくことが可能であり、半導体装置を設計する毎に新たにダミーセルに対してＯＰＣ処理を行なうことは不要である。この結果、半導体装置のレイアウトに対してＯＰＣ処理を施す際には、ＯＰＣ処理済ダミーセルレイアウトを用い、それ以外の回路部レイアウトについてのみ実際にＯＰＣ処理を行なえば良い。従って、ＯＰＣ処理の対象となる図形を大幅に削減することができ、高精度なＯＰＣ処理を行なったとしても、ＯＰＣ処理に要する時間を大幅に短縮することができる。
【０１２６】
一般に、ＯＰＣ処理に要する時間は処理対象図形の量に対して指数関数的に増加することが多い。よって、例えば、ダミーセル１２の占有率が設計チップの２０％であり、設計チップ全体の処理時間が１００時間であったとき、本実施形態の方法を適用することにより、処理時間を４０時間にまで短縮することができる。今後、半導体装置の更なる微細化等により、対策を講じなければＯＰＣ処理に要する時間は長くなる一方と考えられるので、本実施形態の方法の効果は更に大きくなる。
【０１２７】
このように、本実施形態の方法により得られたパターンに基づいて半導体製造用マスクを作成し、これを用いてパターンの露光を行なうことにより、ＯＰＣ処理時間を短縮してマスク製造コストを低減しながら、設計チップ全体に対する高精度なＯＰＣ処理を可能とし、特性ばらつきを低減することが可能となる。
【０１２８】
尚、以上では、ＯＰＣ不要距離３としては、パターンを露光する際の露光装置における光源波長／レンズ開口数以上の距離とした。しかしながら、これに対し、ドライエッチングのマイクロローディング効果による加工寸法差等を更に加味しても良い。
【０１２９】
また、ダミーセル１２に含まれる複数のダミーパターン１１について、ＯＰＣ処理の前における設計データを正方形としているが、これには限定されない。例えば長方形、多角形、円形等の他の形状のダミーパターンからなるダミーパターン群としても良い。
【０１３０】
また、図６（ａ）ではダミーセル１２の大きさを一種類にしているが、これには限らず、複数の大きさのダミーセル１２を準備し、配置するべき領域の広さに応じて使い分けても良い。
【０１３１】
（半導体装置の製造方法）
次に、第１の実施形態において説明したゲート電極及び第２の実施形態において説明したコンタクトを含む半導体装置の製造方法について、その工程を模式的に示す図７（ａ）〜及び図８（ａ）〜（ｈ）を参照して説明する。ここでは、一例として、High-kゲート絶縁膜及びメタルゲートを用いた半導体装置を想定している。
【０１３２】
初めに、図７（ａ）〜（ｆ）に示すゲート電極部の形成工程を説明する。
【０１３３】
まず、図７（ａ）の工程において、基板７０上に、ゲート絶縁膜７１、金属膜７２及びポリシリコン膜７３をこの順に積層して形成する。ゲート絶縁膜７１は、例えばHigh-k膜等であり、トランジスタのゲート絶縁膜となる。金属膜７２は例えばＴｉ等の化合物であり、ポリシリコン膜７３と共に積層構造のゲート電極となる。
【０１３４】
次に、図７（ｂ）に示すように、ポリシリコン膜７３上にレジスト膜７４を形成する。続いて、図７（ｃ）に示すように、所望のゲート電極部のパターンを有するマスク７５を用いて露光を行ない、レジスト膜７４の所定部分を感光部７４ａとする。その後、現像液に浸す等の現像工程を経て、図７（ｄ）に示す所望のパターンとなったレジストパターン７４ｂを得る。
【０１３５】
この後、レジストパターン７４ｂをマスクとしてエッチングを行ない、該エッチングの後、不要となったレジストパターン７４ｂを除去する。
【０１３６】
これにより、図７（ｅ）に示すように、基板７０上にゲート絶縁膜７１を介して形成され、金属膜７２及びポリシリコン膜７３が積層され、所望のパターン寸法を有するゲート電極部７７が得られる。
【０１３７】
次に、図７（ｆ）に示す通り、サイドウォール７６を形成する。これは、通常のＭＯＳトランジスタにおいてソース・ドレイン間の電界緩和のために行なう不純物注入の際に、マスクとしての役割を果たす。また、ゲート電極部の近傍にコンタクトホールを開口する際に、エッチングに対してゲート電極部７７を保護する絶縁膜としての役割も有している。
【０１３８】
尚、ゲート電極部７７については、図１（ａ）及び（ｂ）に示すゲート電極４、ダミーゲート電極５、ダミーパターン１のいずれと考えても良い。また、実際に半導体装置の動作に寄与するゲート電極４については、イオン注入等の方法によりソース／ドレイン領域等が設けられ、トランジスタとして構成される。
【０１３９】
続いて、図８（ａ）〜（ｈ）に示すコンタクトの形成工程を説明する。
【０１４０】
図８（ａ）には、図７（ｆ）と同様に、基板７０上にゲート絶縁膜７１を介して形成されたゲート電極部７７（金属膜７２及びポリシリコン膜７３を含む）と、その側壁を覆うサイドウォール７６とが示されている。
【０１４１】
次に、図８（ｂ）に示す工程を行なう。ここでは、ゲート電極部７７等を覆うように、基板７０上に、ＣＶＤ法等によって層間絶縁膜８１を形成する。更に、層間絶縁膜８１上に、レジスト膜８２を形成する。
【０１４２】
次に、図８（ｃ）に示すように、所望のコンタクトのパターンを有するマスク８３を用いて露光を行ない、レジスト膜の所定部分を感光部８２ａとする。その後、現像液に浸す等の現像工程を経て、図８（ｄ）に示す所望のホールパターンが開口されたレジスト膜８２ｂを得る。
【０１４３】
続いて、レジスト膜８２ｂをマスクとして用い、層間絶縁膜８１に対して選択的エッチングを行なった後、不要となったレジスト膜８２ｂを除去する。これにより、図８（ｅ）に示すように、層間絶縁膜８１に対して基板７０にまで達するコンタクトホール８４が形成される。
【０１４４】
次に、図８（ｆ）に示すように、コンタクトホール８４内にバリアメタル８５を形成した後、タングステン膜８６等の埋め込み材量によってコンタクトホール８４を埋め込む。更に、図８（ｇ）に示す通り、ＣＭＰ法によりコンタクトホール８４からはみ出た部分のバリアメタル８５及びタングステン膜８６を除去することにより、コンタクトホール８４にバリアメタル８５を介してタングステンからなるコンタクトプラグ８６ａを形成する。
【０１４５】
その後、図８（ｈ）に示すように、層間絶縁膜８１及びコンタクトプラグ８６ａ上を覆う層間絶縁膜８７を形成する。これには、ＣＶＤ法等を用いればよい。更に、層間絶縁膜８７に対してコンタクトプラグ８６ａを露出させる開口を設けた後、当該開口にバリア膜８８を介してＣｕ膜８９を埋め込み、Ｃｕ配線を形成する。
【０１４６】
尚、ゲート電極部７７の設計パターンは長方形であるが、図７（ｃ）の露光工程において露光におけるパターン変形等が生じるので、これを逆算し、設計パターンとは異なる複雑なパターンを有するマスク７５を用いる。一例として、ライン終端部にかけて線幅が太くなる等の形状である。
【０１４７】
同様に、図８（ｃ）の露光工程においても、所望の形状のコンタクトホール８４を得るために、露光におけるパターン変形等を逆算して、複雑なパターンのマスク８３を用いる。例えば、図６（ｂ）のダミーパターン１１のような形状である。
【０１４８】
このような逆算された形状を得るための計算処理がＯＰＣ（光近接効果補正処理）であり、設計パターンから露光用マスクパターンを得るためのＯＰＣ処理には膨大な計算時間を要する。そこで、本開示の光近接効果補正処理方法では、半導体装置の動作に寄与する回路部レイアウトについて設計する毎にＯＰＣ処理を行ない、動作には寄与しないダミーセルについてはＯＰＣ処理済ダミーセルレイアウトを用いる。これにより、半導体装置のレイアウト全体について高精度なＯＰＣ処理を行ないながら、ＯＰＣ処理に要する時間を短縮することができる。
【産業上の利用可能性】
【０１４９】
本開示の半導体装置、半導体製造用マスク及び光近接効果補正方法は、レイアウトの全体に対する高精度の光近接効果補正処理を短時間に行なうことができ、加工精度を維持しながら低コスト化することに有用である。
【符号の説明】
【０１５０】
１      ダミーパターン
２      ダミーセル
３      ＯＰＣ不要距離
４      ゲート電極
５      ダミーゲート電極
６      ＯＰＣダミーパターン
７      要ＯＰＣ距離
８      回路部
９      活性層
１０      離間部
１１      ダミーパターン
１２      ダミーセル
１４      コンタクト
１５      ダミーコンタクト
１８      回路部
２０      対
２１      ダミーパターン
２２      ダミーパターン
２３      ダミーパターン
２４      結合部
２５      ダミーパターン
２６      ダミーパターン
２７      ダミーパターン
２８      ダミーパターン
２９      結合部
３０      ダミーパターン
３１      ダミーパターン
３２      方向
３３      方向
７０      基板
７１      ゲート絶縁膜
７２      金属膜
７３      ポリシリコン膜
７４      レジスト膜
７４ａ    感光部
７４ｂ    レジストパターン
７５      マスク
７６      サイドウォール
７７      ゲート電極部
８１      層間絶縁膜
８２      レジスト膜
８２ａ    感光部
８２ｂ    レジスト膜
８３      マスク
８４      コンタクトホール
８５      バリアメタル
８６      タングステン膜
８６ａ    コンタクトプラグ
８７      層間絶縁膜
８８      バリア膜
８９      Ｃｕ膜
【図１】
0005530804.tif 000002
【図２】
0005530804.tif 000003
【図３】
0005530804.tif 000004
【図４】
0005530804.tif 000005
【図５】
0005530804.tif 000006
【図６】
0005530804.tif 000007
【図７】
0005530804.tif 000008
【図８】
0005530804.tif 000009
【図９】
0005530804.tif 000010