(57)【特許請求の範囲】
【請求項１】
入力データ信号をクロック信号に基づいてサンプリングしてサンプリング信号を出力するサンプリング回路と、
前記入力データ信号に対する前記サンプリング信号の位相情報に基づいて前記サンプリング信号を補間して補間データ信号を出力するデータ補間回路と、
前記サンプリング信号と前記位相情報とに基づいて補間誤差を出力する補間誤差判定回路と、
前記補間誤差に基づいて設定される等化係数によって前記補間データ信号を等化し、前記等化された補間データ信号を判定して判定信号を出力する判定等化回路と、
前記判定信号又は前記等化された補間データ信号に基づいて前記位相情報を生成し、前記データ補間回路及び前記補間誤差判定回路に前記位相情報を出力する位相検出回路と
を有することを特徴とする受信回路。
【請求項２】
前記補間誤差判定回路は、前記サンプリング信号の遷移情報と前記位相情報とに基づいて前記補間誤差を生成することを特徴とする請求項１記載の受信回路。
【請求項３】
前記補間誤差判定回路は、
前記サンプリング信号を基準値と比較する第１の比較回路と、
前記位相情報を閾値と比較する第２の比較回路と、
前記第１の比較回路の出力と前記第２の比較回路の出力とに基づいて前記補間誤差を生成する生成回路と
を有することを特徴とする請求項１又は２記載の受信回路。
【請求項４】
前記補間誤差判定回路は、
前記サンプリング信号を基準値と比較する比較回路と、
前記位相情報の値に応じた複数ビット値を出力するビット判定器と、
前記比較回路の出力と前記ビット判定器の出力とに基づいて前記補間誤差を生成する生成回路と
を有することを特徴とする請求項１又は２記載の受信回路。
【請求項５】
前記判定等化回路は、
前記補間データ信号を等化する等化回路と、
前記等化された補間データ信号を判定する判定回路と、
前記補間誤差に基づいて前記等化係数を選択する選択回路と
を有することを特徴とする請求項１〜４のいずれか１項に記載の受信回路。
【請求項６】
前記判定等化回路は、適応制御型判定帰還等化回路であることを特徴とする請求項１〜５のいずれか１項に記載の受信回路。
【請求項７】
前記適応制御型判定帰還等化回路は、前記補間誤差に基づいて期待値を変更することを特徴とする請求項６記載の受信回路。
【請求項８】
前記データ補間回路は、前記位相情報に基づいて前記入力データ信号のバウンダリ間の実質的中央に位置する前記補間データ信号を生成することを特徴とする請求項１〜７のいずれか１項に記載の受信回路。
【請求項９】
前記データ補間回路は、線形補間により前記補間データ信号を生成することを特徴とする請求項１〜８のいずれか１項に記載の受信回路。
【請求項１０】
さらに、前記位相検出回路の出力信号をフィルタリングするフィルタを有することを特徴とする請求項１〜９のいずれか１項に記載の受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信回路に関する。
【背景技術】
【０００２】
ハードディスクドライブリードチャネルにおいて、非同期でサンプリングされた信号を位相誤差に応じて補間する技術が知られている（例えば、非特許文献１参照）。以下、図１を参照しながら、その技術を説明する。
【０００３】
図１は、非同期でサンプリングされた信号を補間する回路を示すブロック図である。アナログ／デジタル変換器１０１は、アナログ信号を非同期でサンプリングし、デジタル信号を出力する。デジタルＦＩＲフィルタ１０２は、等化回路であり、デジタル信号を等化する。補間フィルタ１０３は、デジタルＦＩＲフィルタ１０２の出力信号を入力し、ループフィルタ１０５が出力する位相誤差に応じて、所望の位相のサンプル値を補間する。位相検出器１０４は、補間フィルタ１０３の出力信号を基に位相誤差を検出する。検出された位相誤差は、ループフィルタ１０５を介して、補間フィルタ１０３に出力される。補間フィルタ１０３の補間誤差は、性能を劣化させる。
【０００４】
また、非同期でサンプリングされたデータシンボルを補間することにより、デジタルモデムのタイミング調整を行う技術が知られている（例えば、非特許文献２参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】M. Spurbeck and R. Behrens, "Interpolated timing recovery for hard disk drive read channels," in Proc. IEEE Int. Conf. Communications, Jun. 1997, vol. 3, pp. 1618-1624
【非特許文献２】F. Gardner, "Interpolation in digital modems - Part I: Fundamentals," IEEE Trans. Commun., Mar. 1993, vol. 41, no. 3, pp. 501-507
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、補間誤差を低減することができる受信回路を提供することである。
【課題を解決するための手段】
【０００７】
受信回路は、入力データ信号をクロック信号に基づいてサンプリングしてサンプリング信号を出力するサンプリング回路と、前記入力データ信号に対する前記サンプリング信号の位相情報に基づいて前記サンプリング信号を補間して補間データ信号を出力するデータ補間回路と、前記サンプリング信号と前記位相情報とに基づいて補間誤差を出力する補間誤差判定回路と、前記補間誤差に基づいて設定される等化係数によって前記補間データ信号を等化し、前記等化された補間データ信号を判定して判定信号を出力する判定等化回路と、前記判定信号又は前記等化された補間データ信号に基づいて前記位相情報を生成し、前記データ補間回路及び前記補間誤差判定回路に前記位相情報を出力する位相検出回路とを有する。
【発明の効果】
【０００８】
補間誤差に基づいて設定される等化係数によって等化することにより、補間誤差を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】非同期でサンプリングされた信号を補間する回路を示すブロック図である。
【図２】第１の実施形態による受信回路の構成例を示すブロック図である。
【図３】入力データ信号及びクロック信号のタイミングチャートである。
【図４】データ補間回路の構成例を示す回路図である。
【図５】データ補間回路の直線補間方法を説明するための図である。
【図６】図６（Ａ）及び（Ｂ）はデータ未遷移時の補間を示す図である。
【図７】図７（Ａ）及び（Ｂ）はデータ遷移時の補間を示す図である。
【図８】補間誤差判定回路の構成例を示す図である。
【図９】判定等化回路の構成例を示す図である。
【図１０】図１０（Ａ）及び（Ｂ）はデータ数が過不足する場合の判定回路の処理方法を説明するための図である。
【図１１】図１１（Ａ）及び（Ｂ）は補間データ信号に補間誤差がない場合に標準の等化係数により等化処理を行った判定等化回路の波形図である。
【図１２】図１２（Ａ）及び（Ｂ）は補間データ信号に補間誤差がある場合に標準の等化係数により等化処理を行った判定等化回路の波形図である。
【図１３】図１３（Ａ）及び（Ｂ）は補間データ信号に補間誤差がある場合に補間誤差補正用の等化係数により等化処理を行った判定等化回路の波形図である。
【図１４】第２の実施形態による受信回路の構成例を示すブロック図である。
【図１５】適応制御型判定帰還等化回路の構成例を示す図である。
【図１６】適応制御型ロジック回路の構成例を示す図である。
【図１７】第３の実施形態による補間誤差検出回路の構成例を示す図である。
【図１８】図１８（Ａ）〜（Ｃ）は位相情報と補間誤差の関係を示す図である。
【発明を実施するための形態】
【００１０】
（第１の実施形態）
図２は、第１の実施形態による受信回路の構成例を示すブロック図である。受信回路は、サンプリング回路２０１、データ補間回路２０２、補間誤差判定回路２０３、判定等化回路２０４、位相検出回路２０５及びフィルタ２０６を有する。受信回路は、例えば、集積回路チップ内（装置内）又はチップ間（装置間)でビットレートの高い信号を送受信する高速入出力回路のブラインド型データ受信回路である。通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。データレートの向上に伴い、伝送線路における信号損失が増大し、受信感度が劣化する。受信回路は、劣化したデータを補償して、適切なタイミングで判定し、データを復元することが求められる。
【００１１】
サンプリング回路２０１は、入力データ信号Ｄｉをクロック信号ＣＫに基づいてサンプリングしてサンプリング信号Ｄｓを出力する。例えば、図３に示すように、サンプリング回路２０１は、クロック信号ＣＫの立ち上がりエッジ及び立ち下がりエッジに同期して入力データ信号Ｄｉをサンプリングし、○印のサンプリング信号Ｄｓを出力する。入力データ信号Ｄｉは、送信回路により送信された２値のパルス信号が伝送線路における信号損失によりエッジが鈍った信号である。送信回路は、受信回路のクロック信号ＣＫとは非同期のクロック信号により入力データ信号Ｄｉを生成して送信する。したがって、入力データ信号Ｄｉ及びクロック信号ＣＫは、相互に、非同期の信号であり、略同一の周波数を有する。サンプリング回路２０１は、例えば、アナログ／デジタル変換器であり、クロック信号ＣＫに同期して、アナログの入力データ信号Ｄｉをデジタルのサンプリング信号Ｄｓに変換する。サンプリング信号Ｄｓは、例えば６ビットである。
【００１２】
データ補間回路２０２は、位相情報（位相コード）ＰＨに基づいてサンプリング信号Ｄｓを補間して補間データ信号Ｄｉｎｔを出力する。位相情報ＰＨは、入力データ信号Ｄｉに対するサンプリング信号Ｄｓの位相情報である。
【００１３】
図６（Ａ）及び図７（Ａ）を参照しながら、位相情報ＰＨを説明する。図６（Ａ）及び図７（Ａ）において、横軸は時間、縦軸は振幅［Ｖ］を示す。領域６０１は、入力データ信号Ｄｉを２ユニットインターバル（ＵＩ）の時間毎に重ね書きした領域である。入力データ信号Ｄｉは、伝送線路等の影響で遷移する経路が所定の幅を有する。すなわち、入力データ信号Ｄｉは、領域６０１内で遷移する。○印は、サンプリング信号Ｄｓを示す。例えば、ハイレベルは＋１［Ｖ］、ローレベルは−１［Ｖ］で表される。図６（Ａ）の○印のサンプリング信号Ｄｓは、入力データ信号Ｄｉがハイレベル一定であってデータ未遷移の例である。図７（Ａ）の○印のサンプリング信号Ｄｓは、入力データ信号Ｄｉがデータ遷移する例である。１番目及び３番目の○印のサンプリング信号Ｄｓの時間（位相）は、入力データ信号Ｄｉが遷移（変化）可能な入力データ信号Ｄｉのバウンダリの位相である。これに対し、２番目及び４番目の○印のサンプリング信号Ｄｓの時間（位相）は、入力データ信号Ｄｉのバウンダリ間の中央の位相である。あるサンプリング信号Ｄｓのバウンダリ（１番目の○印）の位相とその次のサンプリング信号Ｄｓのバウンダリ（３番目の○印）の位相との間の時間を１ユニットインターバル（１ＵＩ）という。図６（Ａ）の横軸の時間は［ＵＩ］の単位で表記する。図６（Ａ）の場合、２ＵＩにおいて４個の○印のサンプリング信号Ｄｓが表されている。この受信回路は、入力データ信号Ｄｉを基に１ＵＩ毎のデータＤｄを復元する。１番目及び３番目のサンプリング信号Ｄｓは、図７（Ａ）に示すように、データ遷移するバウンダリのデータであるため、その値の信頼性が低い。これに対し、２番目及び４番目のサンプリング信号Ｄｓは、図７（Ａ）に示すように、データが安定する中央のデータであるため、その値の信頼性が高い。したがって、受信回路は、１ＵＩの中央のデータを復元データＤｄとして出力する。そのために、受信回路は、１ＵＩの中央のデータの位相情報ＰＨを検出する。例えば、１番目及び３番目の○印のサンプリング信号Ｄｓは、クロック信号ＣＫの立ち上がりに同期してサンプリングされた信号であり、２番目及び４番目の○印のサンプリング信号Ｄｓは、クロック信号ＣＫの立ち下がりに同期してサンプリングされた信号である。位相情報ＰＨは、クロック信号ＣＫの立ち上がりエッジ（１番目の○印の位相）を０基準にしたデータ中央（２番の○印）の位相であり、０［ＵＩ］以上かつ１［ＵＩ］未満の範囲の値である。図６（Ａ）の場合、位相情報ＰＨは、０．５［ＵＩ］である。
【００１４】
データ補間回路２０２は、サンプリング信号Ｄｓを入力し、位相情報ＰＨの位相における△印の補間データ信号Ｄｉｎｔを直線補間により生成する。図６（Ａ）及び図７（Ａ）の場合、位相情報ＰＨの位相には、既に２番目の○印のサンプリング信号Ｄｓが存在するので、○印のサンプリング信号Ｄｓと△印の補間データ信号Ｄｉｎｔが同じになる。なお、データ補間回路２０２は、直線補間以外の補間により補間データ信号Ｄｉｎｔを生成してもよいが、以下、直線補間の場合を例に説明する。
【００１５】
図４はデータ補間回路２０２の構成例を示す回路図であり、図５はデータ補間回路２０２の直線補間方法を説明するための図である。剰余演算器４０３は、ＰＨ÷０．５の余りを出力する。乗算器４０４は、剰余演算器４０３の出力信号を２倍し、位相情報φを出力する。フリップフロップ４０１は、ｎ番目のサンプリング信号Ｄｓ（ｎ）を１サンプル遅延し、ｎ−１番目のサンプリング信号Ｄｓ（ｎ−１）を出力する。減算器４０２は、サンプリング信号Ｄｓ（ｎ）からサンプリング信号Ｄｓ（ｎ−１）を減算する。乗算器４０５は、減算器４０２の出力値及び位相情報φを乗算する。加算器４０６は、乗算器４０５の出力値及びサンプリング信号Ｄｓ（ｎ−１）を加算し、ｎ番目の補間データ信号Ｄｉｎｔ（ｎ）を出力する。
【００１６】
すなわち、データ補間回路２０２は、次式の線形補間により、ｎ−１番目のサンプリング信号Ｄｓ（ｎ−１）、ｎ番目のサンプリング信号Ｄｓ（ｎ）及び位相情報φを基に、位相情報ＰＨの位相におけるｎ番目の補間データ信号Ｄｉｎｔ（ｎ）を生成する。
Ｄｉｎｔ（ｎ）＝｛Ｄｓ（ｎ）−Ｄｓ（ｎ−１）｝×φ＋Ｄｓ（ｎ−１）
【００１７】
図５において、０、１、２［ＵＩ］の位相がクロック信号ＣＫの立ち上がりエッジのタイミングであるとする。０．５〜１［ＵＩ］の間の補間データ信号Ｄｉｎｔ（ｎ）は０．８［ＵＩ］の位相情報ＰＨにおける補間データ信号であり、１．５〜２［ＵＩ］の間の補間データ信号Ｄｉｎｔ（ｎ）も０．８［ＵＩ］の位相情報ＰＨにおける補間データ信号である。データ補間回路２０２は、位相情報ＰＨに基づいて入力データ信号Ｄｉのバウンダリ間の実質的中央に位置する補間データ信号Ｄｉｎｔを生成する。
【００１８】
上記のように、入力データ信号Ｄｉ及びクロック信号ＣＫは、相互に非同期である。したがって、クロック信号ＣＫの（立ち下がり）エッジの位相とデータ中央の位相がずれることがある。図６（Ｂ）及び図７（Ｂ）は、クロック信号ＣＫの立ち下がりエッジの位相とデータ中央の位相がずれた場合の例を示す。図６（Ｂ）は、図６（Ａ）と同様に、データ遷移がない例を示す。図７（Ｂ）は、図７（Ａ）と同様に、データ遷移がある場合の例を示す。データ補間回路２０２は、１番目の○印のサンプリング信号Ｄｓ及び２番目の○印のサンプリング信号Ｄｓを基に直線補間を行い、位相情報ＰＨの位相における△印の補間データ信号Ｄｉｎｔを生成する。図６（Ｂ）の場合、データ遷移がないので、補間誤差が生じない。これに対し、図７（Ｂ）の場合、データ遷移があるため、補間誤差７０１が生じる。
【００１９】
図６（Ａ）及び（Ｂ）のように、データ未遷移時においては、補間誤差はほとんど起こらない。これに対し、図７（Ａ）及び（Ｂ）のように、データ遷移時にはサンプリング信号Ｄｓの位相と位相情報ＰＨの位相との関係によって、補間誤差７０１が大きくなる。したがって、図７（Ｂ）のような条件となる時に補間誤差７０１の補正をすれば、受信回路の性能劣化を防止することができる。図７（Ｂ）の条件は、具体的には、（１）サンプリング信号Ｄｓの絶対値が一定値以下であること、及び（２）位相情報ＰＨの値が一定範囲内であることである。（１）の条件は、図７（Ａ）及び（Ｂ）に示すように、データ遷移があることを示す。（２）の条件は、図７（Ｂ）のように、クロック信号ＣＫのエッジの位相と位相情報ＰＨの位相との差が大きいことを示す。（１）及び（２）の条件の両方を満たすときに、補間誤差７０１が大きくなるので、補間誤差７０１を後述の判定等化回路２０４で補正する。
【００２０】
補間誤差判定回路２０３は、サンプリング信号Ｄｓと位相情報ＰＨとに基づいて、（１）及び（２）の条件を判定し、補間誤差Ｅｉｎｔを出力する。補間誤差Ｅｉｎｔは、２値であっても、３値以上であってもよい。本実施形態では補間誤差Ｅｉｎｔが２値の場合を説明し、後述の第３の実施形態では補間誤差Ｅｉｎｔが３値以上の場合を説明する。本実施形態では、補間誤差Ｅｉｎｔは、補間誤差が閾値以上であると判定されたときには１であり、補間誤差が閾値未満であると判定されたときには０である。
【００２１】
図７（Ａ）及び（Ｂ）は、位相情報ＰＨと補間誤差の関係を示す。図７（Ａ）は、補間データ信号（△印）Ｄｉｎｔの位相とサンプリング信号（○印）Ｄｓの位相との差が０の場合の例を示す。補間データ信号（△印）Ｄｉｎｔの位相は、位相情報ＰＨの位相である。この場合、位相情報ＰＨは０又は０．５［ＵＩ］であり、補間誤差はない。すなわち、位相情報ＰＨの位相とサンプリング信号（○印）Ｄｓの位相との差が小さいときには、補間誤差も小さくなる。補間誤差が閾値より小さいとき、補間誤差判定回路２０３は０の補間誤差Ｅｉｎｔを出力する。
【００２２】
図７（Ｂ）は、補間データ信号（△印）Ｄｉｎｔの位相とサンプリング信号（○印）Ｄｓの位相との差が大きい場合の例を示す。補間データ信号（△印）Ｄｉｎｔの位相は、位相情報ＰＨの位相である。この場合、位相情報ＰＨは０．２５又は０．７５［ＵＩ］であり、補間誤差７０１は大きい。すなわち、位相情報ＰＨの位相とサンプリング信号（○印）Ｄｓの位相との差が大きいときには、補間誤差７０１も大きくなる。補間誤差が閾値より大きいとき、補間誤差判定回路２０３は１の補間誤差Ｅｉｎｔを出力する。
【００２３】
図８は、補間誤差判定回路２０３の構成例を示す図である。補間誤差判定回路２０３は、上記のように、サンプリング信号Ｄｓの絶対値が一定値以下かつ位相情報ＰＨが一定範囲内であるか否かにより、補間誤差の有無の判定を行う。すなわち、補間誤差判定回路２０３は、サンプリング信号Ｄｓの遷移情報と位相情報ＰＨとに基づいて補間誤差Ｅｉｎｔを生成する。サンプリング信号Ｄｓの基準値（閾値）をＤｔｈ、位相情報ＰＨの閾値をＰｔｈとすると、補間誤差判定回路２０３は、以下の論理式により、補間誤差Ｅｉｎｔを生成する。ここで、＆は論理積を表し、ＰＨ１はＰＨ÷０．５の余りを表す。
Ｅｉｎｔ＝（｜Ｄｓ（ｎ）｜≦Ｄｔｈ）＆（｜Ｄｓ（ｎ−１）｜≦Ｄｔｈ）＆（｜ＰＨ１−０．２５｜≦Ｐｔｈ）
【００２４】
フリップフロップ８０１は、サンプリング信号Ｄｓ（ｎ）を１サンプル遅延し、サンプリング信号Ｄｓ（ｎ−１）を出力する。絶対値回路８０２は、サンプリング信号Ｄｓ（ｎ−１）の絶対値｜Ｄｓ（ｎ−１）｜を出力する。第１の比較回路８０３は、絶対値｜Ｄｓ（ｎ−１）｜を基準値Ｄｔｈと比較し、絶対値｜Ｄｓ（ｎ−１）｜が基準値Ｄｔｈ以下であるときには１を出力し、絶対値｜Ｄｓ（ｎ−１）｜が基準値Ｄｔｈより大きいときには０を出力する。
【００２５】
絶対値回路８０４は、サンプリング信号Ｄｓ（ｎ）の絶対値｜Ｄｓ（ｎ）｜を出力する。第１の比較回路８０５は、絶対値｜Ｄｓ（ｎ）｜を基準値Ｄｔｈと比較し、絶対値｜Ｄｓ（ｎ）｜が基準値Ｄｔｈ以下であるときには１を出力し、絶対値｜Ｄｓ（ｎ）｜が基準値Ｄｔｈより大きいときには０を出力する。
【００２６】
剰余演算器８１０は、ＰＨ÷０．５の余りを位相情報ＰＨ１として出力する。減算器８０６は、位相情報ＰＨ１から０．２５を減算し、値ＰＨ１−０．２５を出力する。絶対値回路８０７は、値ＰＨ１−０．２５の絶対値｜ＰＨ１−０．２５｜を出力する。第２の比較回路８０８は、絶対値｜ＰＨ１−０．２５｜を閾値Ｐｔｈと比較し、絶対値｜ＰＨ１−０．２５｜が閾値Ｐｔｈ以下であるときには１を出力し、絶対値｜ＰＨ１−０．２５｜が閾値Ｐｔｈより大きいときには０を出力する。例えば、第２の比較回路８０８は、図７（Ａ）の場合には０を出力し、図７（Ｂ）の場合には１を出力する。
【００２７】
乗算器（生成回路）８０９は、論理積（ＡＮＤ）回路であり、比較回路８０３、８０５及び８０８の出力値の論理積信号を補間誤差Ｅｉｎｔとして生成する。
【００２８】
上記の（１）の条件を満たすときには、比較回路８０３及び８０５は１を出力する。また、上記の（２）の条件を満たすときには、比較回路８０８は１を出力する。したがって、上記の（１）及び（２）の両方の条件を満たすときのみ補間誤差Ｅｉｎｔは１になる。
【００２９】
図２において、判定等化回路２０４は、例えば判定帰還等化回路（ＤＦＥ：Decision Feedback Equalizer）であり、補間誤差Ｅｉｎｔに基づいて設定される等化係数によって補間データ信号Ｄｉｎｔを等化し、等化された補間データ信号を判定して判定信号Ｄｄを出力する。判定等化回路２０４は、補間誤差Ｅｉｎｔが０のときには補間データ信号Ｄｉｎｔの補間誤差を補正する必要がないので標準の等化係数により等化処理を行い、補間誤差Ｅｉｎｔが１のときには補間データ信号Ｄｉｎｔの補間誤差を補正するため補正用の等化係数により等化処理を行う。
【００３０】
図９は、判定等化回路２０４の構成例を示す図であり、ｍタップの判定帰還等化回路（ＤＦＥ）の例を示す。等化係数Ｃｎｏｒ及びＣｉｎｔは、予め設定された固定の等化係数であり、メモリから読み出されるか、外部から供給される。等化係数Ｃｎｏｒは、標準の等化係数である。等化係数Ｃｉｎｔは、補間誤差補正用の等化係数である。選択回路９０１は、補間誤差Ｅｉｎｔが０のときには標準の等化係数Ｃｎｏｒを選択し、補間誤差Ｅｉｎｔが１のときには補間誤差補正用の等化係数Ｃｉｎｔを選択し、等化係数Ｃ１〜Ｃｍを出力する。等化係数Ｃｎｏｒ及びＣｉｎｔは、それぞれｍ個の等化係数Ｃ１〜Ｃｍを有する。
【００３１】
減算器９０２は、補間データ信号Ｄｉｎｔからｍ個の乗算器Ｍ１〜Ｍｍの出力値を減算し、等化された補間データ信号ｙを出力する。判定回路９０３は、位相情報ＰＨに応じて、等化された補間データ信号ｙを２値判定し、判定信号Ｄｄを出力する。具体的には、判定回路９０３は、等化された補間データ信号ｙが閾値（例えば０［Ｖ］）より大きいときにはハイレベル（例えば＋１［Ｖ］）の判定信号Ｄｄを出力し、等化された補間データ信号ｙが閾値（例えば０［Ｖ］）より小さいときにはローレベル（例えば−１［Ｖ］）の判定信号Ｄｄを出力する。
【００３２】
次に、判定回路９０３の処理方法を説明する。図３の入力データ信号Ｄｉ及びクロック信号ＣＫは、相互に、周波数が略同一であるが、周波数ずれを有する場合がある。周波数が同一である場合には、図６（Ａ）、（Ｂ）及び図７（Ａ）、（Ｂ）に示すように、２ＵＩ当たりに４個の○印のサンプリング信号Ｄｓのデータが存在、すなわち０．５ＵＩ当たりに１個の○印のサンプリング信号Ｄｓのデータが存在する。しかし、クロック信号ＣＫの周波数がサンプリング信号Ｄｓの周波数よりも高い場合には、特定の０．５ＵＩの期間において２個のサンプリング信号Ｄｓのデータが存在する場合がある。逆に、クロック信号ＣＫの周波数がサンプリング信号Ｄｓの周波数よりも低い場合には、特定の０．５ＵＩの期間においてサンプリング信号Ｄｓのデータが１個も存在しない場合がある。以下、図１０（Ａ）及び（Ｂ）を参照しながら、データ数が過不足する場合の判定回路９０３の処理方法を説明する。
【００３３】
図１０（Ａ）は、補間データ信号Ｄｉｎｔのデータ数が過剰の場合の例を示す図である。クロック信号ＣＫの周波数及び入力データ信号Ｄｉの周波数のずれにより、位相情報ＰＨが徐々に増加する場合を説明する。例えば、位相情報ＰＨは、０．９９［ＵＩ］から０［ＵＩ］に切り替わる。まず、データ補間回路２０２は、０．９９［ＵＩ］の位相情報ＰＨを基に補間データ信号Ｄｉｎｔのデータ（△印）１００１を生成する。次に、データ補間回路２０２は、０［ＵＩ］の位相情報ＰＨを基に補間データ信号Ｄｉｎｔのデータ（△印）１００２を生成する。この場合、横軸の１［ＵＩ］の時刻付近で、２個の補間データ１００１及び１００２が生成され、データ補間信号Ｄｉｎｔのデータ数が過剰になってしまう。判定回路９０３は、位相情報ＰＨが上記のような切り替わりをした場合には、データ数が過剰であると判断し、補間データ１００１及び１００２のうちの一方の判定処理を行い、他方を捨てる処理を行う。
【００３４】
図１０（Ｂ）は、補間データ信号Ｄｉｎｔのデータ数が不足の場合の例を示す図である。クロック信号ＣＫの周波数及び入力データ信号Ｄｉの周波数のずれにより、位相情報ＰＨが徐々に減少する場合を説明する。例えば、位相情報ＰＨは、０［ＵＩ］から０．９９［ＵＩ］に切り替わる。まず、データ補間回路２０２は、０［ＵＩ］の位相情報ＰＨを基に補間データ信号Ｄｉｎｔのデータ（△印）１０１１を生成する。次に、データ補間回路２０２は、０．９９［ＵＩ］の位相情報ＰＨを基に補間データ信号Ｄｉｎｔのデータ（△印）１０１２を生成する。この場合、横軸の１［ＵＩ］の時刻付近で、補間データが生成されず、データ補間信号Ｄｉｎｔのデータ数が不足してしまう。この場合、データ補間回路２０２は、横軸の１［ＵＩ］の位相におけるサンプリング信号Ｄｓのデータ（△印）をそのまま補間データとして追加生成する。判定回路９０３は、位相情報ＰＨが上記のような切り替わりをした場合には、データ数が不足であると判断し、１［ＵＩ］の位相において、上記の追加生成された補間データの判定処理を行う。
【００３５】
図９に戻って、判定等化回路２０４の説明を行う。ｍタップの判定等化回路２０４は、ｍ個のフリップフロップＦＦ１〜ＦＦｍ及びｍ個の乗算器Ｍ１〜Ｍｍを有する。フリップフロップＦＦ１は、判定回路９０３が出力するｎ番目の判定信号Ｄｄ（ｎ）を１サンプル遅延し、ｎ−１番目の判定信号Ｄｄ（ｎ−１）を出力する。フリップフロップＦＦ２は、ｎ−１番目の判定信号Ｄｄ（ｎ−１）を１サンプル遅延し、ｎ−２番目の判定信号Ｄｄ（ｎ−２）を出力する。フリップフロップＦＦ３は、ｎ−２番目の判定信号Ｄｄ（ｎ−２）を１サンプル遅延し、ｎ−３番目の判定信号Ｄｄ（ｎ−３）を出力する。同様に、フリップフロップＦＦｍは、ｎ−ｍ＋１番目の判定信号Ｄｄ（ｎ−ｍ＋１）を１サンプル遅延し、ｎ−ｍ番目の判定信号Ｄｄ（ｎ−ｍ）を出力する。
【００３６】
乗算器Ｍ１は、判定信号Ｄｄ（ｎ−１）及び等化係数Ｃ１を乗算して出力する。乗算器Ｍ２は、判定信号Ｄｄ（ｎ−２）及び等化係数Ｃ２を乗算して出力する。同様に、乗算器Ｍｍは、判定信号Ｄｄ（ｎ−ｍ）及び等化係数Ｃｍを乗算して出力する。減算器９０２は、次式のように、補間データ信号Ｄｉｎｔからｍ個の乗算器Ｍ１〜Ｍｍの出力値を減算し、等化された補間データ信号ｙを出力する。ここで、ｙ（ｎ）は、ｎ番目の補間データ信号である。
ｙ（ｎ）＝Ｄｉｎｔ（ｎ）−Ｃ１×Ｄｄ（ｎ−１）−Ｃ２×Ｄｄ（ｎ−２）−・・・−Ｃｍ×Ｄｄ（ｎ−ｍ）
【００３７】
以上のように、判定等化回路２０４は、補間データ信号Ｄｉｎｔを等化する等化回路と、等化された補間データ信号ｙを判定する判定回路９０３と、補間誤差Ｅｉｎｔに基づいて等化係数Ｃｎｏｒ又はＣｉｎｔを選択する選択回路９０１とを有する。
【００３８】
図１１（Ａ）、（Ｂ）、図１２（Ａ）、（Ｂ）及び図１３（Ａ）、（Ｂ）は、判定等化回路２０４の波形例を示す図である。○印は、サンプリング信号Ｄｓを示し、△印は補間データ信号Ｄｉｎｔを示し、□印は等化後の補間データ信号ｙを示す。説明の簡単化のために、１タップＤＦＥを用いた時の等化の例を示す。１タップＤＦＥは、１サンプル前のデータが−１［Ｖ］の時、現在のデータに等化係数を足し、１サンプル前のデータが＋１［Ｖ］の時、現在のデータから等化係数を引くことによって、波形の等化を行う。
【００３９】
図１１（Ａ）及び（Ｂ）は、補間データ信号Ｄｉｎｔに補間誤差がない場合に標準の等化係数Ｃｎｏｒにより等化処理を行った判定等化回路２０４の波形図である。図１１（Ａ）は、補間データ信号（△印）Ｄｉｎｔと等化後の補間データ信号（□印）ｙの関係を示す。図１１（Ｂ）は、等化後の補間データ信号ｙの波形を示す。補間誤差がない時、すなわち補間データ信号（△印）Ｄｉｎｔの位相とサンプリング信号（○印）Ｄｓの位相が等しい時、等化後の補間データ信号（□印）ｙの波形は正しく復元される。
【００４０】
図１２（Ａ）及び（Ｂ）は、補間データ信号Ｄｉｎｔに補間誤差がある場合に標準の等化係数Ｃｎｏｒにより等化処理を行った判定等化回路２０４の波形図である。図１２（Ａ）は、補間データ信号（△印）Ｄｉｎｔと等化後の補間データ信号（□印）ｙの関係を示す。図１２（Ｂ）は、等化後の補間データ信号ｙの波形を示す。補間誤差がある時、すなわち補間データ信号（△印）Ｄｉｎｔの位相とサンプリング信号（○印）Ｄｓの位相のずれが大きい時、等化後の補間データ信号（□印）ｙの波形にも誤差１２０１が生じ、受信性能が劣化する。そこで、本実施形態では、補間誤差Ｅｉｎｔが１のときには、補間誤差補正用の等化係数Ｃｉｎｔを用いる。
【００４１】
図１３（Ａ）及び（Ｂ）は、補間データ信号Ｄｉｎｔに補間誤差がある場合に補間誤差補正用の等化係数Ｃｉｎｔにより等化処理を行った判定等化回路２０４の波形図である。図１３（Ａ）は、補間データ信号（△印）Ｄｉｎｔと等化後の補間データ信号（□印）ｙの関係を示す。図１３（Ｂ）は、等化後の補間データ信号ｙの波形を示す。補間誤差がある時、すなわち補間データ信号（△印）Ｄｉｎｔの位相とサンプリング信号（○印）Ｄｓの位相のずれが大きい時、補間誤差Ｅｉｎｔが１になるので、補間誤差補正用の等化係数Ｃｉｎｔを設定することにより、等化後の補間データ信号（□印）ｙの誤差を低減し、受信性能劣化を低減することができる。
【００４２】
図２において、位相検出回路２０５は、判定信号Ｄｄ又は等化された補間データ信号ｙに基づいて位相情報を生成し、フィルタ２０６を介して、データ補間回路２０２及び補間誤差判定回路２０３に位相情報ＰＨを出力する。まず、位相検出回路２０５は、図７（Ａ）及び（Ｂ）のデータの遷移点であるデータバウンダリの位相を検出する。例えば、位相検出回路２０５は、判定信号Ｄｄ又は等化された補間データ信号ｙが０［Ｖ］になる時の位相を補間により演算する。次に、位相検出回路２０５は、隣接する２個のデータバウンダリの中央の位相をデータ中央の位相情報としてフィルタ２０６に出力する。ここで、入力データ信号Ｄｉは、データ遷移する場合とデータ遷移しない場合があり、それらは中長期的にはランダムである。そのため、中長期的には、図７（Ａ）及び（Ｂ）の領域６０１が生じる。位相検出回路２０５は、領域６０１のバウンダリを検出することにより、平均的なデータバウンダリを検出し、平均的なデータ中央の位相をフィルタ２０６に出力することができる。
【００４３】
フィルタ２０６は、例えばローパスフィルタであり、位相検出回路２０５の出力信号をローパスフィルタリングし、位相情報ＰＨをデータ補間回路２０２及び補間誤差判定回路２０３に出力する。フィルタ２０６は、高周波ノイズを除去し、平均化した位相情報ＰＨを出力することができる。フィルタ２０６を用いることにより、位相情報ＰＨの急激な変化を防止し、位相情報ＰＨの変化を緩やかにすることができる。
【００４４】
以上のように、本実施形態によれば、補間誤差Ｅｉｎｔに応じて等化係数Ｃｎｏｒ又はＣｉｎｔを設定し、等化処理を行うことにより、補間誤差を低減することができる。データ補間回路２０２は、高次の補間を行うことにより補間誤差を多少改善することが可能であるが、演算量が指数関数的に増大し、消費電力や面積の増加をもたらしてしまう。そこで、データ補間回路２０２は、線形補間を行うことにより、消費電力及び面積を小さくすることができる。補間誤差判定回路２０３は、補間誤差が大きいか否かの判定を行い、補間誤差Ｅｉｎｔを出力する。補間誤差が大きい場合は判定等化回路２０４の等化量を増大させることにより、補間誤差の補正を行う。本実施形態では、判定等化回路２０４において補間誤差の補正を行うため、判定等化回路２０４とは別に補間誤差補正回路を設ける場合に比べて、ハードウェア量（面積）及び演算量の増大を防止することができる。判定等化回路２０４は、図９に示したように、伝送路の周波数特性の形状が概ね想定できるため、過去のデータＤｄ（ｎ−１）〜Ｄｄ（ｎ−ｍ）のパターンから補間誤差の起こる方向が判定可能であるため、補間誤差の補正を等化量の増大によって行うことが可能になる。
【００４５】
（第２の実施形態）
図１４は、第２の実施形態による受信回路の構成例を示すブロック図である。図１４の受信回路は、図２の受信回路に対して、判定等化回路２０４の代わりに判定等化回路１４０１を設けたものである。以下、本実施形態が第１の実施形態と異なる点を説明する。判定等化回路１４０１は、適応制御型判定帰還等化回路（適応制御型ＤＦＥ）である。
【００４６】
図１５は、適応制御型判定帰還等化回路１４０１の構成例を示す図である。適応制御型判定帰還等化回路１４０１は、判定帰還等化回路２０４及び適応制御型ロジック回路１５０１を有する。判定帰還等化回路２０４は、図２の判定帰還等化回路２０４と同じであり、上記の図９の構成を有し、補間データ信号Ｄｉｎｔ、位相情報ＰＨ、補間誤差Ｅｉｎｔ及び等化係数Ｃｎｏｒ，Ｃｉｎｔを入力し、判定信号Ｄｄ及び等化後の補間データ信号ｙを出力する。適応制御型ロジック回路１５０１は、補間誤差Ｅｉｎｔ、判定信号Ｄｄ及び等化後の補間データ信号ｙを入力し、等化係数Ｃｎｏｒ及びＣｉｎｔを判定帰還等化回路２０４に出力する。適応制御型ロジック回路１５０１が判定帰還等化回路２０４の等化係数Ｃｎｏｒ及びＣｉｎｔを適宜更新することにより、環境の変化（伝送チャネル特性の違い、製造ばらつき、電源電圧又は温度変動等）による特性劣化を防止することができる。
【００４７】
図１６は、適応制御型ロジック回路１５０１の構成例を示す図である。適応制御型ロジック回路１５０１は、補間誤差Ｅｉｎｔ、等化後の補間データ信号ｙ及び判定信号Ｄｄを入力し、等化係数Ｃｎｏｒ及びＣｉｎｔを出力する。等化係数Ｃｎｏｒ及びＣｉｎｔは、それぞれｍ個の等化係数Ｃ１〜Ｃｍ（図９）を有する。例えば、適応制御型ロジック回路１５０１は、ＬＭＳ（Least Mean Squared）のアルゴリズムにより、等化係数Ｃｎｏｒ及びＣｉｎｔの更新を行う。具体的には、適応制御型ロジック回路１５０１は、次式により、ｎ番目の等化係数Ｃ１（ｎ）〜Ｃｍ（ｎ）、更新ステップ幅μ、等化後の期待値ｄ、ｎ番目の等化後の補間データ信号ｙ（ｎ）、及び過去のｍ個の判定信号Ｄｄ（ｎ−１）〜Ｄｄ（ｎ−ｍ）を基に、ｎ＋１番目の等化係数Ｃ１（ｎ＋１）〜Ｃｍ（ｎ＋１）を演算する。
【００４８】
Ｃ１（ｎ＋１）＝Ｃ１（ｎ）−μ×（ｄ−ｙ（ｎ））×Ｄｄ（ｎ−１）
Ｃ２（ｎ＋１）＝Ｃ２（ｎ）−μ×（ｄ−ｙ（ｎ））×Ｄｄ（ｎ−２）
・・・
Ｃｍ（ｎ＋１）＝Ｃｍ（ｎ）−μ×（ｄ−ｙ（ｎ））×Ｄｄ（ｎ−ｍ）
【００４９】
遅延回路１６０１は、判定信号Ｄｄを遅延し、過去のｍ個の判定信号Ｄｄ（ｎ−１）〜Ｄｄ（ｎ−ｍ）を出力する。期待値回路１６０２は、補間誤差Ｅｉｎｔに基づいて等化後の期待値を変更して出力する。補間誤差Ｅｉｎｔが０のときには第１の期待値を出力し、補間誤差Ｅｉｎｔが１のときには第２の期待値を出力する。乗算器１６０３は、期待値回路１６０２が出力する期待値及びｎ番目の判定信号Ｄｄ（ｎ）を乗算し、期待値ｄを出力する。減算器１６０４は、期待値ｄからｎ番目の等化後の補間データ信号ｙ（ｎ）を減算し、値ｄ−ｙ（ｎ）を出力する。乗算器１６０５は、過去のｍ個の判定信号Ｄｄ（ｎ−１）〜Ｄｄ（ｎ−ｍ）に対して減算器１６０４の出力値ｄ−ｙ（ｎ）を乗算する。乗算器１６０６は、乗算器１６０５の出力値に対して更新ステップ幅μを乗算する。選択回路１６０７は、判定誤差Ｅｉｎｔが０のときには乗算器１６０６の出力値を減算器１６０８に出力し、判定誤差Ｅｉｎｔが１のときには乗算器１６０６の出力値を減算器１６１０に出力する。
【００５０】
補間誤差Ｅｉｎｔが０の場合、減算器１６０８は、フリップフロップ１６０９が出力するｎ番目の等化係数Ｃｎｏｒの係数Ｃ１（ｎ）〜Ｃｍ（ｎ）から乗算器１６０６の出力値を減算する。フリップフロップ１６０９は、減算器１６０８の出力値を記憶し、ｎ＋１番目の等化係数Ｃ１（ｎ＋１）〜Ｃｍ（ｎ＋１）を含む等化係数Ｃｎｏｒを出力する。
【００５１】
補間誤差Ｅｉｎｔが１の場合、減算器１６１０は、フリップフロップ１６１１が出力するｎ番目の等化係数Ｃｉｎｔの係数Ｃ１（ｎ）〜Ｃｍ（ｎ）から乗算器１６０６の出力値を減算する。フリップフロップ１６１１は、減算器１６１０の出力値を記憶し、ｎ＋１番目の等化係数Ｃ１（ｎ＋１）〜Ｃｍ（ｎ＋１）を含む等化係数Ｃｉｎｔを出力する。
【００５２】
本実施形態によれば、適応制御型ロジック回路１５０１が等化係数Ｃｎｏｒ及びＣｉｎｔを更新することにより、環境の変化（伝送チャネル特性の違い、製造ばらつき、電源電圧又は温度変動等）による特性劣化を防止することができる。
【００５３】
（第３の実施形態）
図１７は、第３の実施形態による補間誤差検出回路２０３の構成例を示す図である。図１７の補間誤差判定回路２０３は、図８の補間誤差判定回路２０３に対して、比較回路８０８の代わりに多ビット判定器１７０１を設けたものである。以下、本実施形態が第１及び第２の実施形態と異なる点を説明する。多ビット判定器１７０１は、絶対値回路８０７の出力値｜ＰＨ１−０．２５｜の大きさに応じた３値以上の複数ビットデジタル値を出力する。乗算器（生成回路）８０９は、比較回路８０３、８０５及び多ビット判定器１７０１の出力値を乗算し、補間誤差Ｅｉｎｔを生成する。補間誤差Ｅｉｎｔは、３値以上の複数ビットデジタル値であり、値が大きいほど補間誤差が大きいことを示す。
【００５４】
図１８（Ａ）〜（Ｃ）は、位相情報ＰＨと補間誤差の関係を示す図である。図１８（Ａ）は、補間データ信号（△印）Ｄｉｎｔの位相とサンプリング信号（○印）Ｄｓの位相との差が０の場合の例を示す。補間データ信号（△印）Ｄｉｎｔの位相は、位相情報ＰＨの位相である。この場合、位相情報ＰＨは０又は０．５［ＵＩ］であり、補間誤差はない。すなわち、位相情報ＰＨの位相とサンプリング信号（○印）Ｄｓの位相との差が小さいときには、補間誤差も小さくなる。多ビット判定器１７０１は、絶対値回路８０７の出力値が小さいときには、小さい判定値を乗算器８０９に出力する。
【００５５】
図１８（Ｂ）は、補間データ信号（△印）Ｄｉｎｔの位相とサンプリング信号（○印）Ｄｓの位相との差が中位の場合の例を示す。補間データ信号（△印）Ｄｉｎｔの位相は、位相情報ＰＨの位相である。この場合、位相情報ＰＨは０．４又は０．９［ＵＩ］であり、補間誤差１８０１の大きさは中位である。すなわち、位相情報ＰＨの位相とサンプリング信号（○印）Ｄｓの位相との差が中位のときには、補間誤差１８０１も中位になる。多ビット判定器１７０１は、絶対値回路８０７の出力値の大きさが中位のときには、中位の大きさの判定値を乗算器８０９に出力する。
【００５６】
図１８（Ｃ）は、補間データ信号（△印）Ｄｉｎｔの位相とサンプリング信号（○印）Ｄｓの位相との差が大きい場合の例を示す。補間データ信号（△印）Ｄｉｎｔの位相は、位相情報ＰＨの位相である。この場合、位相情報ＰＨは０．２５又は０．７５［ＵＩ］であり、補間誤差１８０２は大きい。すなわち、位相情報ＰＨの位相とサンプリング信号（○印）Ｄｓの位相との差が大きいときには、補間誤差１８０２も大きくなる。多ビット判定器１７０１は、絶対値回路８０７の出力値が大きいときには、大きい判定値を乗算器８０９に出力する。
【００５７】
図１６の期待値回路１６０２は、補間誤差Ｅｉｎｔに応じて異なる等化後の期待値を出力する。選択回路１６０７の出力には、減算器及びフリップフロップの組みが補間誤差Ｅｉｎｔの状態数だけ設けられる。例えば、補間誤差Ｅｉｎｔが３値の場合には、選択回路１６０７の出力に、減算器及びフリップフロップの組みを１組み追加し、合計３組みの減算器及びフリップフロップが接続される。選択回路１６０７は、補間誤差Ｅｉｎｔに応じて、３個以上の減算器のいずれかに出力する。これにより、補間誤差Ｅｉｎｔの状態数と同じ数の等化係数を生成することができる。図９の選択回路９０１も同様に、補間誤差Ｅｉｎｔに応じて、３個以上の等化係数を選択し、乗算器Ｍ１〜Ｍｍに出力する。
【００５８】
本実施形態によれば、補間誤差の大きさに応じて３値以上の補間誤差Ｅｉｎｔを判定することができるので、補間誤差Ｅｉｎｔに応じて適切な等化係数を高精度で設定することができ、補間誤差の補正精度を向上させることができる。
【００５９】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。各実施形態は、種々の組み合わせが可能である。
【符号の説明】
【００６０】
２０１  サンプリング回路
２０２  データ補間回路
２０３  補間誤差判定回路
２０４  判定等化回路
２０５  位相検出回路
２０６  フィルタ
【図１】
0005510297.tif 000002
【図２】
0005510297.tif 000003
【図３】
0005510297.tif 000004
【図４】
0005510297.tif 000005
【図５】
0005510297.tif 000006
【図６】
0005510297.tif 000007
【図７】
0005510297.tif 000008
【図８】
0005510297.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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