(57)【特許請求の範囲】
【請求項１】
互いに対向する第１および第２の主要表面を有する基板と、
該基板上の該第１の主要表面上にあるｐ型半導体材料のバッファ層と、
ｎ型半導体材料のそれぞれが該バッファ層上で間隔を置いた関係にある、第１および第２の隔たっているチャネル領域であって、該第２のチャネル領域は、該バッファ層上のベース部分と上側部分とを含み、該ベース部分は、第１及び第２の肩部を形成するように該上側部分を越えてラテラルに広がる、第１および第２の隔たっているチャネル領域と、
該第１のチャネル領域と隣接し、該第１のチャネル領域と電気的に通信する、該バッファ層上のｎ型半導体材料のソース領域と、
該第１のチャネル領域と該第２のチャネル領域との間の該バッファ層上の、該第１のチャネル領域および該第２のチャネル領域の両方と電気的に通信する、ｎ型半導体材料のソース／ドレイン領域であって、該ソース／ドレイン領域の一部は、該第２のチャネル領域の該第１の肩部とオーバーラップしている、ソース／ドレイン領域と、
ドレイン領域であって、該ドレイン領域は、該バッファ層と直接的に接触しないように、該第２のチャネル領域の該第２の肩部の上にある、ドレイン領域と、
該第１のチャネル領域上の、該第１のチャネル領域と整流ジャンクションを形成しているｐ型半導体材料の第１のゲート領域と、
該第２のチャネル領域のトップ部分の上側の表面上の、該第２のチャネル領域と整流ジャンクションを形成しているｐ型半導体材料の第２のゲート領域と、
該ソース領域、該第１および第２のゲート領域、該ソース／ドレイン領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、モノリシック集積回路。
【請求項２】
前記バッファ層は、少なくとも０．１μｍの厚さを有し、前記第１および第２のチャネル領域のそれぞれは、０．２〜１．５μｍの厚さを有し、前記ソース、ソース／ドレイン、およびドレイン領域のそれぞれは、少なくとも０．１μｍの厚さを有し、前記第１および第２のゲート領域のそれぞれは、０．２〜１．５μｍ以上の厚さを有し、
該第１のチャネル領域はエンハンスメント型チャネル領域であり、
該第２のチャネル領域はデプレーション型チャネル領域であり、及び、
前記第２のチャネル領域は、前記第１のチャネル領域よりも大きい厚さを有している、
請求項１に記載の集積回路。
【請求項３】
前記バッファ層は、１ｘ１０１５〜１ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記第１および第２のチャネル領域のそれぞれは、５ｘ１０１５〜２ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記ソース、ソース／ドレイン、およびドレイン領域のそれぞれは、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記第１および第２のゲート領域のそれぞれは、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、
該第１のチャネル領域、該ソース領域及び該ソース／ドレイン領域は第１のジャンクション電界効果型トランジスタを形成し、
該第２のチャネル領域、該ソース／ドレイン領域及び該ドレイン領域は第２のジャンクション電界効果型トランジスタを形成する、請求項１に記載の集積回路。
【請求項４】
該第１のチャネル領域はエンハンスメント型チャネル領域であり、
該第２のチャネル領域はデプレーション型チャネル領域であり、及び、前記第２のチャネル領域は、前記第１のチャネル領域よりも大きい厚さを有する、請求項１に記載の集積回路。
【請求項５】
前記第２のゲート接触と前記ソース／ドレイン接触との間の電気接続をさらに備えている、請求項１に記載の集積回路。
【請求項６】
前記第２のゲート領域と前記ソース領域との間の電気接続をさらに備えている、請求項１に記載の集積回路。
【請求項７】
前記ドレイン領域は、前記第２のゲート領域からラテラルに間隔を置かれ、前記第２のチャネル領域の前記トップ部分にラテラルドリフト領域を形成している、請求項１に記載の集積回路。
【請求項８】
前記バッファ層、ドレイン領域、ソース／ドレイン領域、ドリフト層、第１および第２のゲート領域、第１および第２のチャネル領域、およびソース領域のそれぞれの前記半導体材料は、少なくとも２ｅＶのＥＧを有する、請求項１に記載の集積回路。
【請求項９】
前記バッファ層、ドレイン領域、ソース／ドレイン領域、ドリフト層、第１および第２のゲート領域、第１および第２のチャネル領域、およびソース領域のそれぞれの前記半導体材料は、ＳｉＣまたはＩＩＩ属窒素化合物半導体材料である、請求項８に記載の集積回路。
【請求項１０】
互いに対向する第１および第２の主要表面を有する基板と、
該基板の該第１の主要表面上の、ｐ型半導体材料のバッファ層と、
該バッファ層上のｎ型半導体材料のチャネル層と、
該チャネル層上で間隔を置いた関係にある、ｎ型半導体材料の、隔たっているソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層上の、該ソース領域および該ドレイン領域のそれぞれから間隔を置いたｎ型半導体材料のソース／ドレイン領域であって、
該チャネル層を該ソース領域と該ソース／ドレイン領域との間に位置するエンハンスメント型チャネル領域（第１のチャネル領域）及び該ソース／ドレイン領域と該ドレイン領域との間に位置するデプレーション型チャネル領域（第２のチャネル領域）に分割し、該デプレーション型チャネル領域は該エンハンスメント型チャネル領域よりも大きい厚さを有し、
該ソース領域と該ソース／ドレイン領域との間の該チャネル層上で形成され、該第１のチャネル領域と整流ジャンクションを形成しているｐ型半導体材料の第１ゲート領域と、
該ソース／ドレイン領域と該ドレイン領域との間の該チャネル層上で形成され、該第２のチャネル領域と整流ジャンクションを形成しているｐ型半導体材料の第２のゲート領域と、
該ソース領域、該第１および第２のゲート領域、該ソース／ドレイン領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、モノリシックラテラルチャネルジャンクション電界効果型トランジスタ（ＪＦＥＴ）デバイス。
【請求項１１】
ｎ型半導体材料の層上に第１のマスクを配置することであって、ｎ型半導体材料の該層は、ｐ型半導体材料の第１の層上にあり、ｐ型半導体材料の該第１の層は、基板上にある、ことと、
該第１のマスクにおける開口部を介して、ｎ型半導体材料の該層を選択的にエッチングし、エッチングされた領域と該エッチングされた領域に隣接する側壁を有する隆起した領域とを形成することと、
該第１のマスクを除去することと、
ｎ型半導体材料の該層上に第２のマスクを配置することであって、該第２のマスクは、該エッチングされた領域の一部分と該隆起した領域の一部分とをマスキングする、ことと、
該第２のマスクにおける開口部を介して、ｎ型半導体材料の該層にｎ型のドーパントをインプラントし、該エッチングされた領域に第１のインプラントされない領域を形成し、該隆起した領域に第２のインプラントされない領域を形成し、ｎ型半導体材料の該層にｎ型のインプラントされた領域を形成することと、
該第２のマスクを除去することと、
ｎ型半導体材料の該エッチングおよびインプラントされた層上にｐ型半導体材料の第２の層をエピタキシャルに成長させることと、
ｐ型半導体材料の該第２の層上に第３のマスクを配置することであって、該第３のマスクは、該第１のインプラントされない領域の上のｐ型半導体材料の該第２の層の一部分と、該第２のインプラントされない領域の上のｐ型半導体材料の該第２の層の一部分とをマスキングする、ことと、
該第３のマスクを用いて、ｐ型半導体材料の該第２の層を介して選択的にエッチングし、ｎ型半導体材料の下部の層においてインプラントされた領域を露出させ、それによって、ｐ型半導体材料の隆起した特徴を形成することと、
該第３のマスクを除去することと、
ｎ型半導体材料の該層におけるインプラントされた領域上、及びｐ型半導体材料の該隆起した特徴上にオーミックコンタクトを形成することと
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２００４年７月８日出願の米国特許出願第６０／５８５，８８１号、および「Ｌａｔｅｒａｌ  Ｔｒｅｎｃｈ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ  ｉｎ  Ｗｉｄｅ  Ｂａｎｄｇａｐ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍａｔｅｒｉａｌｓ，  Ｍｅｔｈｏｄｓ  ｏｆ  Ｍａｋｉｎｇ，  Ａｎｄ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｉｎｃｏｒｐｏｒａｔｉｎｇ  ｔｈｅ  Ｔｒａｎｓｉｓｔｏｒｓ」という名称の、２００４年１２月１日出願の米国特許出願第１０／９９９，９５４号に関する。上述の各出願は、その全体が本明細書中に参考として援用される。
【０００２】
本発明は、概括的に電界効果型トランジスタ（ＦＥＴ）に関し、特にワイドバンドギャップ半導体材料で形成されたそのようなトランジスタに関する。さらに、本発明は、低電圧制御回路網を備えているモノリシックおよびハイブリッドな集積回路、および上記トランジスタを用いて組み立てられた電源スイッチに関する。
【背景技術】
【０００３】
炭化珪素（ＳｉＣ）またはＩＩＩ属窒素化合物半導体（例えば、ガリウム窒素またはＧａＮ）のようなワイドバンドギャップ半導体材料（ＥＧ＞２ｅＶという条件）は、高電力、耐高温および／または耐放射線性の電子工学における使用にとって非常に魅力的である。シングルまたはマルチチップのワイドバンドギャップパワー半導体モジュール内へのパワートランジスタおよび制御回路網のモノリシックまたはハイブリッドな集積化は、システムの効率性および信頼性を向上させるためにそのようなアプリケーションに対して大変望ましい。
【０００４】
ＳｉＣスマートパワー技術は、近年における議論の話題となっているが、限られた科学的調査しか行われていない。電源スイッチおよび制御回路網の両方の操作に関して提案される解決法に対しては、懐疑的な意見が出されている。
【０００５】
材料の特性および処理技術の基本的な違いのせいで、相補型金属酸化物半導体（ＣＭＯＳ）または直接結合ＦＥＴロジック（ＤＣＦＬ）のような従来のＳｉまたはＧａＡｓ回路（ＩＣ）技術は、多くの場合においてワイドバンドギャップ半導体に簡単には移転され得ない。ＳｉＣ  ＮＭＯＳおよびＣＭＯＳのデジタルおよびアナログＩＣ製作に対するいくつかの試みが、過去１０年間に報告されてきた（例えば、非特許文献１［１］、非特許文献２［２］）。ＳｉＣを用いたモノリシックＣＭＯＳ集積デバイスおよび該デバイスの製作方法は、特許文献１［３］に開示される。さらに、ＳｉＣラテラルＤＭＯＳ電界効果型トランジスタ（ＬＤＭＯＳＦＥＴ）に対する最近の開発（例えば、特許文献２［４］、非特許文献３［５］）は、理論的には、スマートパワーエレクトロニクスにおける使用に対し、ＭＯＳＦＥＴベースの制御回路網および電源スイッチのモノリシック集積化を考慮している。しかし、様々な問題が、高温および／または大きな熱を寛容することが要求されるアプリケーションにおけるＭＯＳＦＥＴベースのＳｉＣ集積回路の使用を制限する。そのような最初の問題は、オン状態絶縁体の信頼性であって、ＳｉＯ２に対するＳｉＣの伝導帯オフセットが、珪素の伝導帯オフセットと比較してはるかに小さいという結果による。この問題はさらに、高温および極度の放熱環境においてより重大になる。他の問題は、ＳｉＣ／ＳｉＯ２界面における高界面状態密度による低インバージョンチャネルモビリティ、および界面状態のイオン化による温度を伴った顕著な閾値電圧のシフトを含む。
【０００６】
ＳｉＣスマートパワーエレクトロニクスで使用する別のトランジスタ候補であるＳｉＣバイポーラジャンクショントランジスタ（ＢＪＴ）もまた、低電流ゲインおよび高制御ロスを招く、エミッタとベースとの間の表面上の高再結合速度などの界面関連の問題から障害を受ける。
【０００７】
ＳｉＣスマートパワーエレクトロニクスで使用する別のトランジスタ候補は、金属半導体電界効果型トランジスタ（ＭＥＳＦＥＴ）である。ＳｉＣ  ＭＥＳＦＥＴモノリシックマイクロ波集積回路（ＭＭＩＣ）は、最近１０年間に目覚しい発達を遂げたにもかかわらず（例えば、非特許文献４［６］）、ＳｉＣ  ＭＥＳＦＥＴロジックおよびアナログ回路を組み立てるための公表された試みは殆んどない（例えば、非特許文献５［７］）。
【０００８】
ＭＯＳＦＥＴおよびＭＥＳＦＥＴによる取り組みの代替案は、（特許文献３［８］に開示されるｎ型およびｐ型チャネルの）相補型またはエンハンスト・デプレーション型（ｎ型チャネル）のいずれかで実装されるラテラルＪＦＥＴベースの集積回路の使用である。ＳｉＣ  ＪＦＥＴは、放熱に対して耐性があることが分かっており、温度に伴う閾値電圧シフトは極めて僅かであることを表している。高温常時オンパワーバーチカルジャンクション電界効果型トランジスタ（ＶＪＦＥＴ）の開発に関する有望な結果が、近年公表された（例えば、非特許文献［９］）。しかし、該トランジスタの優れた電流電導率および電圧ブロッキング能力にもかかわらず、これらのトランジスタの主要な欠点は、該トランジスタは「常時オン」デバイスであるということである。システムレベルにおいて、これはよく、追加の（負の）供給電圧および短絡回路保護を要求する。
【０００９】
常時オフＳｉＣ高電圧ＶＪＦＥＴスイッチを作る数度の試みが、近年報告された。通常、これらのデバイスは、ラテラルおよびバーチカルの両方のチャネル領域を含む（例えば、特許文献４［１０］、特許文献５［１１」、特許文献６［１２］）。しかし、これらのデバイスは、デバイスブロッキング能力と固有オン抵抗との間で大きな矛盾を示す。例えば、７５μｍで７ｘ１０１４ｃｍ−３のｎ型ドリフト領域を有するＶＪＦＥＴは、ゼロのゲート−ソース間電圧で５．５ｋＶを超えるブロックが可能であった（非特許文献７［１３］）。同時に、このデバイスは、２００ｍΩ＊ｃｍ３より多い固有オン抵抗（Ｒｓｐ−ｏｎ）を表した。この厚さおよびドーピングから概算されるこのドリフト層の本来の抵抗は、６０ｍΩ＊ｃｍ３を僅かに超えるものであり、オン抵抗の残りは、チャネル領域の寄与によるものである。
【００１０】
ＳｉＣ電力ＶＪＦＥＴの固有オン抵抗を減らすために、これらのデバイスは、高ポジティブゲート−ソース間電圧を印加することによってバイポーラ型で駆動され得る。例えば、上述され、非特許文献７［１３］に開示されるデバイスは、５Ｖのゲート−ソース間バイアスが印加されたときには、６６．７ｍΩ＊ｃｍ３のＲｓｐ−ｏｎを表した（非特許文献８［１４］）。しかし、この取り組みは、高ゲート電流による重大な電力損失を導き得る。
【００１１】
別の取り組みは、常時オンデバイスが常時オフ型で動作され得るように、常時オンデバイスを制御するための特別な回路および方法を用いることである。高電圧ＪＦＥＴを伴う低電圧制御ＪＦＥＴのカスコード接続は、制御ＪＦＥＴのドレインが高電圧デバイスのソースに接続され、高電圧ＪＦＥＴのゲートが制御ＪＦＥＴのソースに接続されているが、特許文献７［１５］に開示される。そのようなカスコード接続をモノリシックに実装するコンパウンド電界効果型トランジスタもまた、特許文献８［１６］に開示される。同類タイプのカスコード回路が、特許文献９［１７］に開示されており、それは、低電圧常時オフデバイスが、高電圧常時オンデバイスを制御する。より最近において、上記の構成のＳｉ  ＭＯＳＦＥＴによって制御される常時オンＳｉＣ  ＶＪＦＥＴが、いくつかのグループによって報告される（例えば、非特許文献９［１８］）。この集積電力スイッチは、優秀な電圧ブロッキングおよび電流伝導能力、および高スイッチングスピードを証明した。しかし、常時オンＳｉＣ  ＶＪＦＥＴにおける電力の制御のためのシリコンＭＯＳＦＥＴの使用は、カスコードの温度範囲および放熱に対する耐性の両方を著しく制限する。従って、一般的に、ワイドバンド常時オフ電源スイッチングデバイス、特にワイドバンドギャップ半導体内に組み立てられた制御回路網と一体化されたそのような電源スイッチに対するニーズが今もある。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第６，３４４，６６３号明細書
【特許文献２】米国特許第５，７１０，４５５号明細書
【特許文献３】米国特許第６，５０３，７８２号明細書
【特許文献４】米国特許第６，６００，１９２号明細書
【特許文献５】米国特許第６，６９３，３２２号明細書
【特許文献６】米国特許出願公開第２００３／００８９９３０号明細書
【特許文献７】米国特許第３，７６７，９４６号明細書
【特許文献８】米国特許第４，１０７，７２５号明細書
【特許文献９】米国特許第４，６６３，５４７号明細書
【非特許文献】
【００１３】
【非特許文献１】Ｗ．Ｘｉｅら、「Ｍｏｎｏｌｉｔｈｉｃ  ＮＭＯＳ  Ｄｉｇｉｔａｌ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  ｉｎ  ６Ｈ−ＳｉＣ」、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ、１９９４年１１月１１日、第１５巻、第１１号、ｐ．４５５−４５７
【非特許文献２】Ｄ．Ｍ．Ｂｒｏｗｎら、「Ｈｉｇｈ  ｔｅｍｐｅｒａｔｕｒｅ  ｓｉｌｉｃｏｎ  ｃａｒｂｉｄｅ  ｐｌａｎａｒ  ＩＣ  ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  ｆｉｒｓｔ  ｍｏｎｏｌｉｔｈｉｃ  ＳｉＣ  ｏｐｅｒａｔｉｏｎａｌ  ａｍｐｌｉｆｉｅｒ  ＩＣ」、Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｆ  ２ｎｄ  Ｉｎｔ．  Ｈｉｇｈ−Ｔｅｍｐ．  Ｅｌｅｃ．  Ｃｏｎｆ．（ＨｉＴＥＣ）、１９９４年、ｐ．ＸＩ−１７−Ｘｉ−２２
【非特許文献３】Ｉ．Ｓａｎｋｉｎら、「Ｏｎ  ｄｅｖｅｌｏｐｍｅｎｔ  ｏｆ  ６Ｈ−ＳｉＣ  ＬＤＭＯＳ  ｔｒａｎｓｉｓｔｏｒｓ  ｕｓｉｎｇ  ｓｉｌａｎｅ−ａｍｂｉｅｎｔ  ｉｍｐｌａｎｔ  ａｎｎｅａｌ」、Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ、２００１年９月、第４５巻、第９号、ｐ．１６５３−１６５
【非特許文献４】Ｓ．Ｔ．Ｓｈｅｐｐａｒｄら、「Ｈｉｇｈ  ｐｏｗｅｒ  ｈｙｂｒｉｄ  ａｎｄ  ＭＭＩＣ  ａｍｐｌｉｆｉｅｒｓ  ｕｓｉｎｇ  ｗｉｄｅ−ｂａｎｄｇａｐ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅｓ  ｏｎ  ｓｅｍｉ−ｉｎｓｕｌａｔｉｎｇ  ＳｉＣ  ｓｕｂｓｔｒａｔｅｓ」、Ｄｉｇｅｓｔ  ｏｆ  ６０ｔｈ  Ｄｅｖｉｃｅ  Ｒｅｓｅａｒｃｈ  Ｃｏｎｆｅｒｅｎｃｅ、２００２年６月２４〜２６日、ｐ．１７５−１７８
【非特許文献５】Ｍ．Ｐ．Ｌａｍ、「Ｉｏｎ  ｉｍｐｌａｎｔ  ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ６Ｈ−ＳｉＣ  ＭＥＳＦＥＴｓ  ｄｉｇｉｔａｌ  ＩＣｓ」、Ｄｉｇｅｓｔ  ｏｆ  ５４ｔｈ  Ａｎｎｕａｌ  Ｄｅｖｉｃｅ  Ｒｅｓｅａｒｃｈ  Ｃｏｎｆｅｒｅｎｃｅ、１９９６年６月２４〜２６日、ｐ．１５８−１５９
【非特許文献６】Ｊ．Ｎ．Ｍｅｒｒｅｔｔら、「Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｖｅｒｔｉｃａｌ  Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ  Ｏｐｅｒａｔｅｄ  ａｔ  Ｊｕｎｃｔｉｏｎ  Ｔｅｍｐｅｒａｔｕｒｅｓ  Ｅｘｃｅｅｄｉｎｇ  ３００℃」、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＩＭＡＰＳ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ａｎｄ  Ｅｘｈｉｂｉｔｉｏｎ  ｏｎ  Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｅｌｅｃｔｒｏｎｉｃｓ  （ＨｉＴＥＣＨ  ２００４）、Ｎｅｗ  Ｍｅｘｉｃｏ州  Ｓａｎｔａ  Ｆｅ、２００４年５月１７〜２０日
【非特許文献７】Ｋ．Ａｓａｎｏら、「５．５ｋＶ  ｎｏｒｍａｌｌｙ−ｏｆｆ  ｌｏｗ  ＲｏｎＳ  ４Ｈ−ＳｉＣ  ＳＥＪＦＥＴ」、Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  ＩＣｓ，２００１、ＩＳＰＳＤ  ’０１、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  １３ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ、２００１年６月４〜７日、ｐ．２３−２６
【非特許文献８】Ｙ．Ｓｕｇａｗａｒａら、「４Ｈ−ＳｉＣ  ｈｉｇｈ  ｐｏｗｅｒ  ＳＩＪＦＥＴ  ｍｏｄｕｌｅ」、Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅ  ａｎｄ  ＩＣｓ，  ２００３、Ｐｒｏｃｅｅｄｉｎｇｓ，ＩＳＰＳＤ  ’０３、２００３  ＩＥＥＥ  １５ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ、２００３年４月１４〜１７日、ｐ．１２７−１３０
【非特許文献９】Ｐ．Ｆｒｉｅｄｒｉｃｈｓら、「ＳｉＣ  ｐｏｗｅｒ  ｄｅｖｉｃｅｓ  ｗｉｔｈ  ｌｏｗ  ｏｎ−ｒｅｓｉｓｔａｎｃｅ  ｆｏｒ  ｆａｓｔ  ｓｗｉｔｃｈｉｎｇ  ａｐｐｌｉｃａｔｉｏｎｓ」、Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  ＩＣｓ，２０００、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  １２ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ、２０００年５月２２〜２５日、ｐ．２１３−２１６
【発明の概要】
【課題を解決するための手段】
【００１４】
第１の実施形態によって、モノリシック集積回路が提供され、該モノリシック集積回路は、
互いに対向する第１および第２の主要表面を有する基板と、
該基板上の該第１の主要表面上の隔たっている位置にある第１および第２のジャンクション電界効果型トランジスタと
を備えている、モノリシック集積回路であって、
該第１および第２のジャンクション電界効果型トランジスタのそれぞれは、
該基板の第１の主要表面上にあり、該基板の第１の主要表面と同一でない広がりを有するｎ型半導体材料のドレイン層であって、該ドレイン層を囲む該基板の部分は露出している、ドレイン層と、
該ドレイン層上にあり、該基板の第１の主要表面と同一でない広がりを有するｎ型半導体材料のドリフト層であって、該ドレイン層の部分は露出しており、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上の隔たっている位置上にある１つ以上の隆起した領域であって、該１つ以上の隆起した領域のそれぞれは、該ドリフト層上のｎ型半導体材料のチャネル領域と該チャネル領域上のｎ型半導体のソース領域とを含み、該ソース領域の該半導体材料は、該チャネル層の導電性よりも高い導電性を有する、１つ以上の隆起した領域と、
該１つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域のｎ型材料と整流ジャンクションを形成している、該ドリフト層上のｐ型半導体材料のゲート領域と、
該ゲート領域および該ソース領域上および該ドレイン層の露出した部分上のオーミックコンタクトと、
該第１のジャンクション電界効果型トランジスタの該ソースのオーミックコンタクトと、該第２のジャンクション電界効果型トランジスタの該ゲートのオーミックコンタクトとの間の第１の電気接続と、
該第１のジャンクション電界効果型トランジスタの該ドレインのオーミックコンタクトと、第２のジャンクション電界効果型トランジスタの該ソースのオーミックコンタクトとの間の第２の電気接続と
を備えている、モノリシック集積回路。
【００１５】
第２の実施形態によって、モノリシック集積回路が提供され、該モノリシック集積回路は、
互いに対向する第１および第２の主要表面を有する基板と、
該基板上の該第１の主要表面上にあるｐ型半導体材料のバッファ層と、
ｎ型半導体材料のそれぞれが該バッファ層上で間隔を置いた関係にある、第１および第２の隔たっているチャネル領域であって、該第２のチャネル領域は、該バッファ層上のベース部分と上側部分とを含み、該ベース部分は、肩部を形成するように該上側部分を越えてラテラルに広がる、第１および第２の隔たっているチャネル領域と、
該第１のチャネル領域と隣接し、該第１のチャネル領域と接触する、該バッファ層上のｎ型半導体材料のソース領域と、
該第１のチャネル領域と該第２のチャネル領域との間の該バッファ層上の、該第１のチャネル領域および該第２のチャネル領域の両方と接触する、ｎ型半導体材料のソース／ドレイン領域であって、該ソース／ドレイン領域の一部は、該第２のチャネル領域の肩部部分とオーバーラップしている、ソース／ドレイン領域と、
ドレイン領域であって、該ドレイン領域は、該バッファ層と直接的に接触しないように、該第２のチャネル領域の該肩部の上にある、ドレイン領域と、
該第１のチャネル領域上の、該第１のチャネル領域と整流ジャンクションを形成しているｐ型半導体材料の第１のゲート領域と、
該第２のチャネル領域のトップ部分の上側の表面上の、該第２のチャネル領域と整流ジャンクションを形成しているｐ型半導体材料の第２のゲート領域と、
該ソース領域、該第１および第２のゲート領域、該ソース／ドレイン領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、モノリシック集積回路。
【００１６】
第３の実施形態によって、集積回路が提供され、該集積回路は、
第１のバーチカルチャネルＪＦＥＴを含む集積回路であって、
該第１のバーチカルチャネルＪＦＥＴは、
互いに対向する第１および第２の表面を有する基板と、
該基板の該第１の表面上の、ｎ型半導体材料のドレイン層と、
前記ドレイン層上にあり、該ドレイン層と同一でない広がりを有するｎ型半導体材料のドリフト層であり、該ドレイン層の部分は露出しており、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のｎ型半導体材料のチャネル領域と該チャネル領域上のｎ型半導体のソース領域とを含む１つ以上の隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、１つ以上の隆起した領域と、
該１つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成する、該ドリフト層上のｐ型半導体材料のゲート領域と、
該ゲート領域および該ソース領域上および該ドレイン層の露出した部分上のオーミックコンタクトと
を備えている、第１のバーチカルチャネルＪＦＥＴと、
該第１のバーチカルチャネルＪＦＥＴから隔たっている第２のバーチカルチャネルＪＦＥＴであって、
該第２のバーチカルチャネルＪＦＥＴは、
互いに対向する第１および第２の主要表面を有するｎ型半導体材料の基板と、
該基板の該第１の主要表面上のｎ型半導体材料のドレイン層と、
該ドレイン層上のｎ型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のｎ型半導体材料のチャネル領域と該チャネル領域上のｎ型半導体のソース領域とを含む１つ以上の隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、１つ以上の隆起した領域と、
該１つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成する、該ドリフト層上のｐ型半導体材料のゲート領域と、
該ゲートおよびソース領域上および該基板の該第２の主要表面上のオーミックコンタクトと
を備えている、第２のバーチカルチャネルＪＦＥＴと、
該第１のバーチカルチャネルＪＦＥＴの該ドレインオーミックコンタクトと該第２のバーチカルチャネルＪＦＥＴの該ソースオーミックコンタクトとの間の第１の電気接続と、
該第１のバーチカルチャネルＪＦＥＴの該ソースオーミックコンタクトと該第２のバーチカルチャネルＪＦＥＴの該ゲートオーミックコンタクトとの間の第２の電気接続と
を備えている、集積回路。
【００１７】
第４の実施形態によって、集積回路が提供され、該集積回路は、
ディスクリートラテラルチャネルＪＦＥＴであって、
該ディスクリートラテラルチャネルＪＦＥＴは、
互いに対向する第１および第２の主要表面を有する基板と、
該基板の該第１の主要表面上の、ｐ型半導体材料のバッファ層と、
それぞれが該バッファ層上で間隔を置いた関係にあるｎ型半導体材料の、ディスクリートソースおよびドレイン領域と、
該ソースおよびドレイン領域の間の該バッファ層上の、該ソースおよびドレイン領域のそれぞれと接触する、ｎ型半導体材料のチャネル領域と、
該チャネル領域上の、該チャネル領域と整流ジャンクションを形成しているｐ型半導体材料のゲート領域と、
該ソース、ゲート、およびドレイン領域上のオーミックコンタクトと
を備えている、ディスクリートラテラルチャネルＪＦＥＴと、
ディスクリートバーチカルチャネルＪＦＥＴであって、
該ディスクリートバーチカルチャネルＪＦＥＴは、
互いに対向する第１および第２の主要表面を有するｎ型半導体材料の基板と、
該基板の該第１の主要表面上の、ｎ型半導体材料のドレイン層と、
該ドレイン層上のｎ型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のｎ型半導体材料のチャネル領域と該チャネル領域上のｎ型半導体のソース領域とをそれぞれが含む１つ以上の隔たっている隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、１つ以上の隔たっている隆起した領域と、
該１つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成している、該ドリフト層上のｐ型半導体材料のゲート領域と、
該ゲートおよびソース領域上、および該基板の該第２の主要表面上のオーミックコンタクトと
を備えている、ディスクリートバーチカルチャネルＪＦＥＴと、
該ラテラルチャネルＪＦＥＴの該ドレインオーミックコンタクトと該バーチカルチャネルＪＦＥＴの該ソースオーミックコンタクトとの間の第１電気接続と、
該ラテラルチャネルＪＦＥＴの該ソースオーミックコンタクトと該バーチカルチャネルＪＦＥＴの該ゲートオーミックコンタクトとの間の第２電気接続と
を備えている、集積回路。
【００１８】
第５の実施形態によって、モノリシックラテラルチャネルジャンクション電界効果型トランジスタ（ＪＦＥＴ）が提供され、該モノリシックラテラルジャンクション電界効果型トランジスタは、
互いに対向する第１および第２の主要表面を有する基板と、
該基板の該第１の主要表面上の、ｐ型半導体材料のバッファ層と、
該バッファ層上のｎ型半導体材料のチャネル層と、
該チャネル層上で間隔を置いた関係にある、ｎ型半導体材料の隔たっている該ソース領域および該ドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層上の、該ソース領域および該ドレイン領域のそれぞれから間隔を置いたｎ型半導体材料のソース／ドレイン領域と、
該ソース領域と該ソース／ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているｐ型半導体材料の第１ゲート領域と、
該ソース／ドレイン領域と該ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているｐ型半導体材料の第２のゲート領域と、
該ソース領域、該第１および第２のゲート領域、該ソース／ドレイン領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、モノリシックラテラルチャネルジャンクション電界効果型トランジスタ（ＪＦＥＴ）。
【００１９】
第６の実施形態によって、集積回路が提供され、該集積回路は、
ディスクリートラテラルチャネルＪＦＥＴを含む集積回路であって、
該ディスクリートラテラルチャネルＪＦＥＴは、
互いに対向する第１および第２の主要表面を有する基板と、
該基板の該第１の表面上の、ｐ型半導体材料のバッファ層と、
該バッファ層上のｎ型半導体材料のチャネル層と、
該チャネル層上で間隔を置いた関係にある、ｎ型半導体材料の隔たっているソースおよびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているｐ型半導体材料のゲート領域と、
該ソース領域、該ゲート領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、ディスクリートラテラルＪＦＥＴと、
ディスクリートバーチカルチャネルＪＦＥＴであって、
該ディスクリートバーチカルチャネルＪＦＥＴは、
互いに対向する第１および第２の主要表面を有するｎ型半導体材料の基板と、
該基板の該第１の主要表面上の、ｎ型半導体材料のドレイン層と、
該ドレイン層上のｎ型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のｎ型半導体材料のチャネル領域と該チャネル領域上のｎ型半導体のソース領域とをそれぞれが含む１つ以上の隔たっている隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、１つ以上の隔たっている隆起した領域と、
該１つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成している、該ドリフト層上のｐ型半導体材料のゲート領域と、
該ゲートおよびソース領域上および、該基板の該第２の主要表面上のオーミックコンタクトと
を備えている、ディスクリートバーチカルチャネルＪＦＥＴと、
該ラテラルチャネルＪＦＥＴの該ソースオーミックコンタクトと該バーチカルチャネルＪＦＥＴの該ゲートオーミックコンタクトとの間の第１電気接続と、
該ラテラルチャネルＪＦＥＴの該ドレインオーミックコンタクトと該バーチカルチャネルＪＦＥＴの該ソースオーミックコンタクトとの間の第２電気接続と
を備えている、集積回路。
【００２０】
第７の実施形態によって、ラテラルジャンクション電界効果型トランジスタおよびバーチカルジャンクション電界効果型トランジスタを備えるモノリシック集積回路が提供され、
ラテラルジャンクション電界効果型トランジスタおよびバーチカルジャンクション電界効果型トランジスタを備えているモノリシック集積回路であって、
該ラテラルジャンクション電界効果型トランジスタは、
ドリフト層の第１の主要表面の部分に形成されるｐ型半導体材料のバッファ層と、
該バッファ層上にあり、該バッファ層と同一でない広がりを有するｎ型半導体材料のチャネル層であり、該バッファ層の部分は露出している、チャネル層と、
該チャネル層上で間隔を置いた関係にある、ｎ型半導体材料の隔たっているソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているｐ型半導体材料のゲート領域と、
該ソース領域、該ゲート領域、該ドレイン領域、および該バッファ層の該露出した部分上のオーミックコンタクトと
を備え、
該バーチカルジャンクション電界効果型トランジスタは、
該ドリフト層の該第１の主要表面上の、該バッファ層からラテラルに間隔を置かれたｎ型半導体材料のチャネル層と、
該チャネル層上で間隔を置いた関係にある、ｎ型半導体材料の１つ以上の隔たっているソース領域と、
該チャネル層に形成され、該１つ以上の隆起した領域と隣接し、該チャネル領域と整流ジャンクションを形成する、ｐ型半導体材料のゲート領域と、
該ゲートおよびソース領域上のオーミックコンタクトと
を備え、
該ドリフト層は、基板の第１の主要表面上にあるｎ型半導体材料のドレイン層上にあり、電気接続は、該基板の該第１の主要表面と互いに対向する該基板の第２の主要表面上にある
モノリシック集積回路。
【００２１】
第８の実施形態によって、ラテラルジャンクション電界効果型トランジスタおよびバーチカルジャンクション電界効果型トランジスタを備えるモノリシック集積回路が提供され、
ラテラルジャンクション電界効果型トランジスタおよびバーチカルジャンクション電界効果型トランジスタを備えているモノリシック集積回路であって、
該ラテラルジャンクション電界効果型トランジスタは、
ドリフト層の第１の主要表面の部分に形成されるｐ型半導体材料のバッファ層と、
該バッファ層上にあり、該バッファ層と同一でない広がりを有するｎ型半導体材料のチャネル層であり、該バッファ層の部分は露出している、チャネル層と、
隔たっているソース領域およびドレイン領域であって、該ソース領域および該ドレイン領域のそれぞれは、該チャネル層上で間隔を置いた関係にあるｎ型半導体材料である、隔たっているソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層上の、該チャネル層と金属半導体整流ジャンクションを形成している金属層と、
該ソース領域、該ドレイン領域、および該バッファ層の該露出した部分上のオーミックコンタクトと
を備え、
該バーチカルジャンクション電界効果型トランジスタは、
該ドリフト層の該第１の主要表面上の、該バッファ層からラテラルに間隔を置かれた１つ以上の隆起した領域であって、該隆起した領域のそれぞれは、
該ドリフト層の該第１の主要表面上の、該ラテラルジャンクション電界効果型トランジスタの該バッファ層から間隔を置いたｎ型半導体材料のチャネル層と、
該チャネル領域上のｎ型半導体材料のソース領域と
を備える、隆起した領域と、
該ドリフト層上で該１つ以上の隆起した領域に隣接し、該ドリフト層および該チャネル領域と金属半導体整流ジャンクションを形成している金属層と、
該ソース領域上のオーミックコンタクトと
を備え、
該ドリフト層は、基板の第１の主要表面上にあるｎ型半導体材料の層上にあり、電気接続は、該基板の該第１の主要表面と互いに対向する該基板の第２の主要表面上にある、モノリシック集積回路。
例えば、本願発明は以下の項目を提供する。
（項目１）
互いに対向する第１および第２の主要表面を有する基板と、
該基板上の該第１の主要表面上の隔たっている位置にある第１および第２のジャンクション電界効果型トランジスタと
を備えている、モノリシック集積回路であって、
該第１および第２のジャンクション電界効果型トランジスタのそれぞれは、
該基板の第１の主要表面上にあり、該基板の第１の主要表面と同一でない広がりを有するｎ型半導体材料のドレイン層であって、該ドレイン層を囲む該基板の部分は露出している、ドレイン層と、
該ドレイン層上にあり、該基板の第１の主要表面と同一でない広がりを有するｎ型半導体材料のドリフト層であって、該ドレイン層の部分は露出しており、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上の隔たっている位置上にある１つ以上の隆起した領域であって、該１つ以上の隆起した領域のそれぞれは、該ドリフト層上のｎ型半導体材料のチャネル領域と該チャネル領域上のｎ型半導体のソース領域とを含み、該ソース領域の該半導体材料は、該チャネル層の導電性よりも高い導電性を有する、１つ以上の隆起した領域と、
該１つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域のｎ型材料と整流ジャンクションを形成している、該ドリフト層上のｐ型半導体材料のゲート領域と、
該ゲート領域および該ソース領域上および該ドレイン層の露出した部分上のオーミックコンタクトと、
該第１のジャンクション電界効果型トランジスタの該ソースのオーミックコンタクトと、該第２のジャンクション電界効果型トランジスタの該ゲートのオーミックコンタクトとの間の第１の電気接続と、
該第１のジャンクション電界効果型トランジスタの該ドレインのオーミックコンタクトと、第２のジャンクション電界効果型トランジスタの該ソースのオーミックコンタクトとの間の第２の電気接続と
を備えている、モノリシック集積回路。
（項目２）
前記ドレイン層、ドリフト層、ゲート領域、チャネル領域、およびソース領域のそれぞれの前記半導体材料は、少なくとも２ｅＶのＥＧを有する、項目１に記載の集積回路。
（項目３）
前記ドレイン層、ドリフト層、ゲート領域、チャネル領域、およびソース領域のそれぞれの前記半導体材料は、ＳｉＣ、または、ＩＩＩ属窒素化合物半導体材料である、項目２に記載の集積回路。
（項目４）
前記ドレイン層は、０．２〜５μｍの厚さを有し、前記ドリフト層は、０．５〜１０μｍの厚さを有し、前記チャネル領域は、０．２〜１．５μｍの厚さを有し、前記ソース領域は、０．２〜１．５μｍの厚さを有し、前記ゲート領域は、０．１μｍまたはそれ以上の厚さを有する、項目１に記載の集積回路。
（項目５）
前記ドレイン層は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記ドリフト層は、５ｘ１０１５〜５ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記チャネル領域は、５ｘ１０１５〜５ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記ソース領域は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記ゲート領域は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有する、項目１に記載の集積回路。
（項目６）
前記基板は、半絶縁基板である、項目１に記載の集積回路。
（項目７）
前記第２の電界効果型トランジスタは、前記ゲート領域に隣接し、該ゲート領域と電気的に通信する、前記ドリフト層上のｎ型半導体材料のショットキーチャネル領域と、該ショットキーチャネル領域とともに金属半導体整流ジャンクションを形成している、該ショットキーチャネル領域上の金属層とを備えているショットキージャンクションをさらに備え、該集積回路は、該ショットキー金属接触と、前記第１の電気接続との間の第３の電気接続をさらに備えている、項目１に記載の集積回路。
（項目８）
前記ショットキーチャネル領域は、０．２〜１．５μｍの厚さ、および５ｘ１０１５〜５ｘ１０１７ｃｍ−３のドーパント濃度を有する、項目１に記載の集積回路。
（項目９）
互いに対向する第１および第２の主要表面を有する基板と、
該基板上の該第１の主要表面上にあるｐ型半導体材料のバッファ層と、
ｎ型半導体材料のそれぞれが該バッファ層上で間隔を置いた関係にある、第１および第２の隔たっているチャネル領域であって、該第２のチャネル領域は、該バッファ層上のベース部分と上側部分とを含み、該ベース部分は、肩部を形成するように該上側部分を越えてラテラルに広がる、第１および第２の隔たっているチャネル領域と、
該第１のチャネル領域と隣接し、該第１のチャネル領域と電気的に通信する、該バッファ層上のｎ型半導体材料のソース領域と、
該第１のチャネル領域と該第２のチャネル領域との間の該バッファ層上の、該第１のチャネル領域および該第２のチャネル領域の両方と電気的に通信する、ｎ型半導体材料のソース／ドレイン領域であって、該ソース／ドレイン領域の一部は、該第２のチャネル領域の肩部部分とオーバーラップしている、ソース／ドレイン領域と、
ドレイン領域であって、該ドレイン領域は、該バッファ層と直接的に接触しないように、該第２のチャネル領域の該肩部の上にある、ドレイン領域と、
該第１のチャネル領域上の、該第１のチャネル領域と整流ジャンクションを形成しているｐ型半導体材料の第１のゲート領域と、
該第２のチャネル領域のトップ部分の上側の表面上の、該第２のチャネル領域と整流ジャンクションを形成しているｐ型半導体材料の第２のゲート領域と、
該ソース領域、該第１および第２のゲート領域、該ソース／ドレイン領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、モノリシック集積回路。
（項目１０）
前記バッファ層は、少なくとも０．１μｍの厚さを有し、前記第１および第２のチャネル領域のそれぞれは、０．２〜１．５μｍの厚さを有し、前記ソース、ソース／ドレイン、およびドレイン領域のそれぞれは、少なくとも０．１μｍの厚さを有し、前記第１および第２のゲート領域のそれぞれは、０．２〜１．５μｍ以上の厚さを有する、項目９に記載の集積回路。
（項目１１）
前記バッファ層は、１ｘ１０１５〜１ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記第１および第２のチャネル領域のそれぞれは、５ｘ１０１５〜２ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記ソース、ソース／ドレイン、およびドレイン領域のそれぞれは、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記第１および第２のゲート領域のそれぞれは、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有する、項目９に記載の集積回路。
（項目１２）
前記基板は、半絶縁基板である、項目９に記載の集積回路。
（項目１３）
前記第２のチャネル領域は、前記第１のチャネル領域よりも大きい厚さを有する、項目９に記載の集積回路。
（項目１４）
前記第２のゲート接触と前記ソース／ドレイン接触との間の電気接続をさらに備えている、項目９に記載の集積回路。
（項目１５）
前記第２のゲート領域と前記ソース領域との間の電気接続をさらに備えている、項目９に記載の集積回路。
（項目１６）
前記ドレイン領域は、前記第２のゲート領域からラテラルに間隔を置かれ、前記第２のチャネル領域の前記トップ部分にラテラルドリフト領域を形成している、項目９に記載の集積回路。
（項目１７）
前記バッファ層、ドレイン領域、ソース／ドレイン領域、ドリフト層、第１および第２のゲート領域、第１および第２のチャネル領域、およびソース領域のそれぞれの前記半導体材料は、少なくとも２ｅＶのＥＧを有する、項目９に記載の集積回路。
（項目１８）
前記バッファ層、ドレイン領域、ソース／ドレイン領域、ドリフト層、第１および第２のゲート領域、第１および第２のチャネル領域、およびソース領域のそれぞれの前記半導体材料は、ＳｉＣまたはＩＩＩ属窒素化合物半導体材料である、項目１７に記載の集積回路。
（項目１９）
第１のバーチカルチャネルＪＦＥＴを含む集積回路であって、
該第１のバーチカルチャネルＪＦＥＴは、
互いに対向する第１および第２の表面を有する基板と、
該基板の該第１の表面上の、ｎ型半導体材料のドレイン層と、
前記ドレイン層上にあり、該ドレイン層と同一でない広がりを有するｎ型半導体材料のドリフト層であり、該ドレイン層の部分は露出しており、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のｎ型半導体材料のチャネル領域と該チャネル領域上のｎ型半導体のソース領域とを含む１つ以上の隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、１つ以上の隆起した領域と、
該１つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成する、該ドリフト層上のｐ型半導体材料のゲート領域と、
該ゲート領域および該ソース領域上および該ドレイン層の露出した部分上のオーミックコンタクトと
を備えている、第１のバーチカルチャネルＪＦＥＴと、
該第１のバーチカルチャネルＪＦＥＴから隔たっている第２のバーチカルチャネルＪＦＥＴであって、
該第２のバーチカルチャネルＪＦＥＴは、
互いに対向する第１および第２の主要表面を有するｎ型半導体材料の基板と、
該基板の該第１の主要表面上のｎ型半導体材料のドレイン層と、
該ドレイン層上のｎ型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のｎ型半導体材料のチャネル領域と該チャネル領域上のｎ型半導体のソース領域とを含む１つ以上の隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、１つ以上の隆起した領域と、
該１つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成する、該ドリフト層上のｐ型半導体材料のゲート領域と、
該ゲートおよびソース領域上および該基板の該第２の主要表面上のオーミックコンタクトと
を備えている、第２のバーチカルチャネルＪＦＥＴと、
該第１のバーチカルチャネルＪＦＥＴの該ドレインオーミックコンタクトと該第２のバーチカルチャネルＪＦＥＴの該ソースオーミックコンタクトとの間の第１の電気接続と、
該第１のバーチカルチャネルＪＦＥＴの該ソースオーミックコンタクトと該第２のバーチカルチャネルＪＦＥＴの該ゲートオーミックコンタクトとの間の第２の電気接続と
を備えている、集積回路。
（項目２０）
前記第１のバーチカルチャネルＪＦＥＴに対して、前記ドレイン層は、０．２〜５μｍの厚さを有し、前記ドリフト層は、０．５〜１０μｍの厚さを有し、前記チャネル領域は、０．２〜１．５μｍの厚さを有し、前記ソース領域は、０．２〜１．５μｍの厚さを有し、前記ゲート領域は、０．１μｍ以上の厚さを有する、項目１９に記載の集積回路。
（項目２１）
前記第１のバーチカルチャネルＪＦＥＴに対して、前記ドレイン層は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記ドリフト層は、５ｘ１０１５〜５ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記チャネル領域は、５ｘ１０１５〜５ｘ１０１７ｃｍ−３を有し、前記ソース領域は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記ゲート領域は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有する、項目１９に記載の集積回路。
（項目２２）
前記第１のバーチカルチャネルＪＦＥＴに対して、前記基板は、半絶縁基板である、項目１９に記載の集積回路。
（項目２３）
前記第２のバーチカルチャネルＪＦＥＴに対して、前記ドレイン層は、０．５〜１μｍの厚さを有し、前記ドリフト層は、５〜３５０μｍの厚さを有し、前記チャネル領域は、０．２〜１．５μｍの厚さを有し、前記ソース領域は、０．２〜１．５μｍの厚さを有し、前記ゲート領域は、０．１μｍ以上の厚さを有する、項目１９に記載の集積回路。
（項目２４）
前記第２のバーチカルチャネルＪＦＥＴに対して、前記ドレイン層は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記ドリフト層は、２ｘ１０１４〜２ｘ１０１６ｃｍ−３のドーパント濃度を有し、前記チャネル領域は、５ｘ１０１５〜５ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記ソース領域は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記ゲート領域は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有する、項目１９に記載の集積回路。
（項目２５）
前記第２のバーチカルチャネルＪＦＥＴに対して、前記基板は、１ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有するｎ型基板である、項目１９に記載の集積回路。
（項目２６）
前記第２のバーチカルチャネルＪＦＥＴは、前記ゲート領域に隣接し、該ゲート領域と電気的に通信する、前記ドリフト層上のｎ型半導体材料のショットキーチャネル領域と、ショットキーチャネル領域とともに金属半導体整流ジャンクションを形成している、前記ショットキーチャネル領域上の金属層とを備えているショットキージャンクションをさらに備え、前記集積回路は、ショットキー金属接触と、前記第１の電気接続との間の第３の電気接続をさらに備えている、項目１９に記載の集積回路。
（項目２７）
前記ショットキーチャネル領域は、０．２〜１．５μｍの厚さ、および５ｘ１０１５〜５ｘ１０１７ｃｍ−３のドーパント濃度を有する、項目１９に記載の集積回路。
（項目２８）
前記第１および第２のバーチカルチャネルＪＦＥＴのそれぞれに対して、前記ドレイン層、ドリフト層、チャネル領域、ソース領域、およびゲート領域のそれぞれの前記半導体材料は、少なくとも２ｅＶのＥＧを有する、項目１９に記載の集積回路。
（項目２９）
前記第１および第２のバーチカルチャネルＪＦＥＴのそれぞれに対して、前記ドレイン層、ドリフト層、チャネル領域、ソース領域、およびゲート領域のそれぞれの前記半導体材料は、ＳｉＣまたはＩＩＩ属窒素化合物半導体材料である、項目２８に記載の集積回路。
（項目３０）
ディスクリートラテラルチャネルＪＦＥＴであって、
該ディスクリートラテラルチャネルＪＦＥＴは、
互いに対向する第１および第２の主要表面を有する基板と、
該基板の該第１の主要表面上の、ｐ型半導体材料のバッファ層と、
それぞれが該バッファ層上で間隔を置いた関係にあるｎ型半導体材料の、ディスクリートソースおよびドレイン領域と、
該ソースおよびドレイン領域の間の該バッファ層上の、該ソースおよびドレイン領域のそれぞれと電気的に通信する、ｎ型半導体材料のチャネル領域と、
該チャネル領域上の、該チャネル領域と整流ジャンクションを形成しているｐ型半導体材料のゲート領域と、
該ソース、ゲート、およびドレイン領域上のオーミックコンタクトと
を備えている、ディスクリートラテラルチャネルＪＦＥＴと、
ディスクリートバーチカルチャネルＪＦＥＴであって、
該ディスクリートバーチカルチャネルＪＦＥＴは、
互いに対向する第１および第２の主要表面を有するｎ型半導体材料の基板と、
該基板の該第１の主要表面上の、ｎ型半導体材料のドレイン層と、
該ドレイン層上のｎ型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のｎ型半導体材料のチャネル領域と該チャネル領域上のｎ型半導体のソース領域とをそれぞれが含む１つ以上の隔たっている隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、１つ以上の隔たっている隆起した領域と、
該１つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成している、該ドリフト層上のｐ型半導体材料のゲート領域と、
該ゲートおよびソース領域上、および該基板の該第２の主要表面上のオーミックコンタクトと
を備えている、ディスクリートバーチカルチャネルＪＦＥＴと、
該ラテラルチャネルＪＦＥＴの該ドレインオーミックコンタクトと該バーチカルチャネルＪＦＥＴの該ソースオーミックコンタクトとの間の第１電気接続と、
該ラテラルチャネルＪＦＥＴの該ソースオーミックコンタクトと該バーチカルチャネルＪＦＥＴの該ゲートオーミックコンタクトとの間の第２電気接続と
を備えている、集積回路。
（項目３１）
前記ラテラルチャネルＪＦＥＴに対して、前記バッファ層は、少なくとも０．１μｍの厚さを有し、前記チャネル領域は、０．２〜１．５μｍの厚さを有し、前記ソースおよびドレイン領域のそれぞれは、少なくとも０．１μｍの厚さを有し、前記ゲート領域は、０．２〜１．５μｍ以上の厚さを有する、項目３０に記載の集積回路。
（項目３２）
前記ラテラルチャネルＪＦＥＴに対して：前記バッファ層は、１ｘ１０１５〜１ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記チャネル領域は、５ｘ１０１５〜２ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記ソースおよびドレイン領域のそれぞれは、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記ゲート領域は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有する、項目３０に記載の集積回路。
（項目３３）
前記ラテラルチャネルＪＦＥＴに対して、前記基板は、半絶縁基板である、項目３０に記載の集積回路。
（項目３４）
前記バーチカルチャネルＪＦＥＴに対して、前記ドレイン層は、０．５〜１μｍの厚さを有し、前記ドリフト層は、５〜３５０μｍの厚さを有し、前記チャネル領域は、０．２〜１．５μｍの厚さを有し、前記ソース領域は、０．２〜１．５μｍの厚さを有し、前記ゲート領域は、０．１μｍ以上の厚さを有する、項目３０に記載の集積回路。
（項目３５）
前記バーチカルチャネルＪＦＥＴに対して：前記ドレイン層は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記ドリフト層は、２ｘ１０１４〜２ｘ１０１６ｃｍ−３のドーパント濃度を有し、前記チャネル領域は、５ｘ１０１５〜５ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記ソース領域は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記ゲート領域は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有する、項目３０に記載の集積回路。
（項目３６）
前記バーチカルチャネルＪＦＥＴに対して、前記基板は、１ｘ１０１８ｃｍよりも大きいドーパント濃度を有するｎ型基板である、項目３０に記載の集積回路。
（項目３７）
前記ラテラルチャネルＪＦＥＴに対して、前記バッファ層、ドレイン領域、ソース領域、ゲート領域、およびチャネル領域のそれぞれの前記半導体材料は、少なくとも２ｅＶのＥＧを有する、項目３０に記載の集積回路。
（項目３８）
前記ラテラルチャネルＪＦＥＴに対して、前記バッファ層、ドレイン領域、ソース領域、ゲート領域、およびチャネル領域のそれぞれの前記半導体材料は、ＳｉＣまたはＩＩＩ属窒素化合物半導体材料である、項目３７に記載の集積回路。
（項目３９）
前記バーチカルチャネルＪＦＥＴに対して、前記ドレイン層、ドリフト層、チャネル領域、ソース領域、およびゲート領域のそれぞれの前記半導体材料は、少なくとも２ｅＶのＥＧを有する、項目３０に記載の集積回路。
（項目４０）
前記バーチカルチャネルＪＦＥＴに対して、前記ドレイン層、ドリフト層、チャネル領域、ソース領域、およびゲート領域のそれぞれの前記半導体材料は、ＳｉＣまたはＩＩＩ属窒素化合物半導体材料である、項目３９に記載の集積回路。
（項目４１）
互いに対向する第１および第２の主要表面を有する基板と、
該基板の該第１の主要表面上の、ｐ型半導体材料のバッファ層と、
該バッファ層上のｎ型半導体材料のチャネル層と、
該チャネル層上で間隔を置いた関係にある、ｎ型半導体材料の隔たっている該ソース領域および該ドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層上の、該ソース領域および該ドレイン領域のそれぞれから間隔を置いたｎ型半導体材料のソース／ドレイン領域と、
該ソース領域と該ソース／ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているｐ型半導体材料の第１ゲート領域と、
該ソース／ドレイン領域と該ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているｐ型半導体材料の第２のゲート領域と、
該ソース領域、該第１および第２のゲート領域、該ソース／ドレイン領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、モノリシックラテラルチャネルジャンクション電界効果型トランジスタ（ＪＦＥＴ）。
（項目４２）
前記バッファ層は、少なくとも０．１μｍの厚さを有し、前記チャネル層は、０．３〜１．５μｍの厚さを有し、前記ソース、ソース／ドレイン、およびドレイン領域のそれぞれは、０．２〜１．５μｍの厚さを有し、前記第１および第２のゲート領域のそれぞれは、０．１μｍまたはそれ以上の厚さを有する、項目４１に記載のトランジスタ。
（項目４３）
前記バッファ層は、１ｘ１０１５〜１ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記チャネル領域は、５ｘ１０１５〜５ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記ソース、ソース／ドレイン、およびドレイン領域のそれぞれは、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記第１および第２のゲート領域のそれぞれは、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有する、項目４１に記載のトランジスタ。
（項目４４）
前記基板は、半絶縁基板である、項目４１に記載のトランジスタ。
（項目４５）
前記ソース／ドレインオーミックコンタクトと前記第２のゲート領域との間の電気接続をさらに備えている、項目４１に記載のトランジスタ。
（項目４６）
前記ソースオーミックコンタクトと前記第２のゲート領域との間の電気接続をさらに備えている、項目４１に記載のトランジスタ。
（項目４７）
前記ドレイン領域は、前記第２のゲート領域からラテラルに間隔を置かれ、前記第２のゲート領域と前記ドレイン領域との間の前記チャネル層にラテラルドリフト領域を形成している、項目４１に記載のトランジスタ。
（項目４８）
前記ラテラルチャネルＪＦＥＴに対して、前記バッファ層、ドレイン領域、ソース／ドレイン領域、ソース領域、第１および第２のゲート領域、およびチャネル層のそれぞれの前記半導体材料は、少なくとも２ｅＶのＥＧを有する、項目４１に記載のトランジスタ。
（項目４９）
前記ラテラルチャネルＪＦＥＴに対して、前記バッファ層、ドレイン領域、ソース／ドレイン領域、ソース領域、第１および第２のゲート領域、およびチャネル層のそれぞれの前記半導体材料は、ＳｉＣまたはＩＩＩ属窒素化合物半導体材料である、項目４８に記載のトランジスタ。
（項目５０）
ディスクリートラテラルチャネルＪＦＥＴを含む集積回路であって、
該ディスクリートラテラルチャネルＪＦＥＴは、
互いに対向する第１および第２の主要表面を有する基板と、
該基板の該第１の表面上の、ｐ型半導体材料のバッファ層と、
該バッファ層上のｎ型半導体材料のチャネル層と、
該チャネル層上で間隔を置いた関係にある、ｎ型半導体材料の隔たっているソースおよびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているｐ型半導体材料のゲート領域と、
該ソース領域、該ゲート領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、ディスクリートラテラルＪＦＥＴと、
ディスクリートバーチカルチャネルＪＦＥＴであって、
該ディスクリートバーチカルチャネルＪＦＥＴは、
互いに対向する第１および第２の主要表面を有するｎ型半導体材料の基板と、
該基板の該第１の主要表面上の、ｎ型半導体材料のドレイン層と、
該ドレイン層上のｎ型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のｎ型半導体材料のチャネル領域と該チャネル領域上のｎ型半導体のソース領域とをそれぞれが含む１つ以上の隔たっている隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、１つ以上の隔たっている隆起した領域と、
該１つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成している、該ドリフト層上のｐ型半導体材料のゲート領域と、
該ゲートおよびソース領域上および、該基板の該第２の主要表面上のオーミックコンタクトと
を備えている、ディスクリートバーチカルチャネルＪＦＥＴと、
該ラテラルチャネルＪＦＥＴの該ソースオーミックコンタクトと該バーチカルチャネルＪＦＥＴの該ゲートオーミックコンタクトとの間の第１電気接続と、
該ラテラルチャネルＪＦＥＴの該ドレインオーミックコンタクトと該バーチカルチャネルＪＦＥＴの該ソースオーミックコンタクトとの間の第２電気接続と
を備えている、集積回路。
（項目５１）
前記ラテラルチャネルＪＦＥＴに対して、前記バッファ層は、少なくとも０．１μｍの厚さを有し、前記チャネル層は、０．３〜１．５μｍの厚さを有し、前記ソース、ソース／ドレイン、およびドレイン領域のそれぞれは、０．２〜１．５μｍの厚さを有し、前記第１および第２のゲート領域のそれぞれは、０．１μｍまたはそれ以上の厚さを有する、項目５０に記載の集積回路。
（項目５２）
前記ラテラルチャネルＪＦＥＴに対して、前記バッファ層は、１ｘ１０１５〜１ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記チャネル層は、５ｘ１０１５〜５ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記ソース、ソース／ドレイン、およびドレイン領域のそれぞれは、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記第１および第２のゲート領域のそれぞれは、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有する、項目５０に記載の集積回路。
（項目５３）
前記ラテラルチャネルＪＦＥＴに対して、前記基板は、半絶縁基板である、項目５０に記載の集積回路。
（項目５４）
前記バーチカルチャネルＪＦＥＴに対して、前記ドレイン層は、０．５〜１μｍの厚さを有し、前記ドリフト層は、５〜３５０μｍの厚さを有し、前記チャネル領域は、０．２〜１．５μｍの厚さを有し、前記ソース領域は、０．２〜１．５μｍの厚さを有し、前記ゲート領域は、０．１μｍ以上の厚さを有する、項目５０に記載の集積回路。
（項目５５）
前記バーチカルチャネルＪＦＥＴに対して：前記ドレイン層は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記ドリフト層は、２ｘ１０１４〜２ｘ１０１６ｃｍ−３のドーパント濃度を有し、前記チャネル領域は、５ｘ１０１５〜５ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記ソース領域は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記ゲート領域は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有する、項目５０に記載の集積回路。
（項目５６）
前記バーチカルチャネルＪＦＥＴに対して、前記基板は、１ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有するｎ型基板である、項目５０に記載の集積回路。
（項目５７）
前記ラテラルチャネルＪＦＥＴに対して、前記バッファ層、ドレイン領域、ソース領域、ゲート領域、およびチャネル層のそれぞれの前記半導体材料は、少なくとも２ｅＶのＥＧを有する、項目５０に記載の集積回路。
（項目５８）
前記半導体材料は、ＳｉＣまたはＩＩＩ属窒素化合物半導体材料である、項目５７に記載の集積回路。
（項目５９）
前記バーチカルチャネルＪＦＥＴに対して、前記ドレイン層、ドリフト層、チャネル領域、ソース領域、およびゲート領域のそれぞれの前記半導体材料は、少なくとも２ｅＶのＥＧを有する、項目５０に記載の集積回路。
（項目６０）
前記半導体材料は、ＳｉＣまたはＩＩＩ属窒素化合物半導体材料である、項目５９に記載の集積回路。
（項目６１）
ラテラルジャンクション電界効果型トランジスタおよびバーチカルジャンクション電界効果型トランジスタを備えているモノリシック集積回路であって、
該ラテラルジャンクション電界効果型トランジスタは、
ドリフト層の第１の主要表面の部分に形成されるｐ型半導体材料のバッファ層と、
該バッファ層上にあり、該バッファ層と同一でない広がりを有するｎ型半導体材料のチャネル層であり、該バッファ層の部分は露出している、チャネル層と、
該チャネル層上で間隔を置いた関係にある、ｎ型半導体材料の隔たっているソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているｐ型半導体材料のゲート領域と、
該ソース領域、該ゲート領域、該ドレイン領域、および該バッファ層の該露出した部分上のオーミックコンタクトと
を備え、
該バーチカルジャンクション電界効果型トランジスタは、
該ドリフト層の該第１の主要表面上の、該バッファ層からラテラルに間隔を置かれたｎ型半導体材料のチャネル層と、
該チャネル層上で間隔を置いた関係にある、ｎ型半導体材料の１つ以上の隔たっているソース領域と、
該チャネル層に形成され、該１つ以上の隆起した領域と隣接し、該チャネル領域と整流ジャンクションを形成する、ｐ型半導体材料のゲート領域と、
該ゲートおよびソース領域上のオーミックコンタクトと
を備え、
該ドリフト層は、基板の第１の主要表面上にあるｎ型半導体材料のドレイン層上にあり、電気接続は、該基板の該第１の主要表面と互いに対向する該基板の第２の主要表面上にある
モノリシック集積回路。
（項目６２）
前記ドレイン層は、０．５〜１μｍの厚さを有し、前記ドリフト層は、５〜３５０μｍの厚さを有する、項目６１に記載の集積回路。
（項目６３）
前記ドレイン層は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記ドリフト層は、２ｘ１０１４〜２ｘ１０１６ｃｍ−３のドーパント濃度を有する、項目６１に記載の集積回路。
（項目６４）
前記基板は、１ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有するｎ型基板である、項目６１に記載の集積回路。
（項目６５）
前記ラテラルジャンクション電界効果型トランジスタに対して、前記チャネル領域は、０．２〜１．５μｍの厚さを有し、前記ソースおよびドレイン領域のそれぞれは、０．２〜１．５μｍの厚さを有し、前記ゲート領域およびバッファ層のそれぞれは、０．１μｍ以上の厚さを有する、項目６１に記載の集積回路。
（項目６６）
前記ラテラルジャンクション電界効果型トランジスタに対して、前記チャネル領域は、５ｘ１０１５〜５ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記ソース領域は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記ゲート領域およびバッファ層のそれぞれは、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有する、項目１に記載の集積回路。
（項目６７）
前記ラテラルチャネルＪＦＥＴの前記ソース接触と前記バーチカルチャネルＪＦＥＴの前記ゲート接触との間の第１の電気接続と、
前記ラテラルチャネルＪＦＥＴの前記ゲート層接触と前記バッファ層接触との間の第２の電気接続と、
前記ラテラルチャネルＪＦＥＴの前記ドレイン接触と前記バーチカルチャネルＪＦＥＴの前記ソース接触との間の第３の電気接続と
をさらに備えている項目６１に記載の集積回路。
（項目６８）
前記ドリフト層に形成され前記ラテラルジャンクション電界効果型トランジスタの周りを囲む、１つ以上のｐ型半導体材料のリングをさらに備えている、項目６１に記載の主席回路。
（項目６９）
前記ドリフト層に形成され前記バーチカルジャンクション電界効果型トランジスタの周りを囲む、１つ以上のｐ型半導体材料のリングをさらに備えている、項目６１に記載の集積回路。
（項目７０）
前記ラテラルジャンクション電界効果型トランジスタに対して、前記バッファ層、ドレイン領域、ソース領域、ゲート領域、およびチャネル層のそれぞれの前記半導体材料は、少なくとも２ｅＶのＥＧを有する、項目６１に記載の集積回路。
（項目７１）
前記ラテラルジャンクション電界効果型トランジスタに対して、前記バッファ層、ドレイン領域、ソース領域、ゲート領域、およびチャネル層のそれぞれの前記半導体材料は、ＳｉＣまたはＩＩＩ属窒素化合物半導体材料である、項目７０に記載の集積回路。
（項目７２）
前記バーチカルジャンクション電界効果型トランジスタに対して、前記チャネル層、ソース領域、およびゲート領域のそれぞれの前記半導体材料は、少なくとも２ｅＶのＥＧを有する、項目６１に記載の集積回路。
（項目７３）
前記バーチカルジャンクション電界効果型トランジスタに対して、前記チャネル層、ソース領域、およびゲート領域のそれぞれの前記半導体材料は、ＳｉＣまたはＩＩＩ属窒素化合物半導体材料である、項目７２に記載の集積回路。
（項目７４）
前記ドリフト層および前記ドレイン層のそれぞれの前記半導体材料は、少なくとも２ｅＶのＥＧを有する、項目６１に記載の集積回路。
（項目７５）
前記ドリフト層および前記ドレイン層のそれぞれの前記半導体材料は、ＳｉＣまたはＩＩＩ属窒素化合物半導体材料である、項目７４に記載の集積回路。
（項目７６）
ラテラルジャンクション電界効果型トランジスタおよびバーチカルジャンクション電界効果型トランジスタを備えているモノリシック集積回路であって、
該ラテラルジャンクション電界効果型トランジスタは、
ドリフト層の第１の主要表面の部分に形成されるｐ型半導体材料のバッファ層と、
該バッファ層上にあり、該バッファ層と同一でない広がりを有するｎ型半導体材料のチャネル層であり、該バッファ層の部分は露出している、チャネル層と、
隔たっているソース領域およびドレイン領域であって、該ソース領域および該ドレイン領域のそれぞれは、該チャネル層上で間隔を置いた関係にあるｎ型半導体材料である、隔たっているソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層上の、該チャネル層と金属半導体整流ジャンクションを形成している金属層と、
該ソース領域、該ドレイン領域、および該バッファ層の該露出した部分上のオーミックコンタクトと
を備え、
該バーチカルジャンクション電界効果型トランジスタは、
該ドリフト層の該第１の主要表面上の、該バッファ層からラテラルに間隔を置かれた１つ以上の隆起した領域であって、該隆起した領域のそれぞれは、
該ドリフト層の該第１の主要表面上の、該ラテラルジャンクション電界効果型トランジスタの該バッファ層から間隔を置いたｎ型半導体材料のチャネル層と、
該チャネル領域上のｎ型半導体材料のソース領域と
を備える、隆起した領域と、
該ドリフト層上で該１つ以上の隆起した領域に隣接し、該ドリフト層および該チャネル領域と金属半導体整流ジャンクションを形成している金属層と、
該ソース領域上のオーミックコンタクトと
を備え、
該ドリフト層は、基板の第１の主要表面上にあるｎ型半導体材料の層上にあり、電気接続は、該基板の該第１の主要表面と互いに対向する該基板の第２の主要表面上にある、モノリシック集積回路。
（項目７７）
前記ドレイン層は、０．５〜１μｍの厚さを有し、前記ドリフト層は、５〜３５０μｍの厚さを有する、項目７６に記載の集積回路。
（項目７８）
前記ドレイン層は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記ドリフト層は、２ｘ１０１４〜２ｘ１０１６ｃｍ−３のドーパント濃度を有する、項目７６に記載の集積回路。
（項目７９）
前記基板は、１ｘ１０１８ｃｍよりも大きいドーパント濃度を有するｎ型基板である、項目７６に記載の集積回路。
（項目８０）
前記ラテラルジャンクション電界効果型トランジスタに対して、前記チャネル領域は、０．２〜１．５μｍの厚さを有し、前記ソースおよびドレイン領域のそれぞれは、０．２〜１．５μｍの厚さを有し、前記ゲート領域およびバッファ層のそれぞれは、０．１μｍ以上の厚さを有する、項目７６に記載の集積回路。
（項目８１）
前記ラテラルジャンクション電界効果型トランジスタに対して、前記チャネル領域は、５ｘ１０１５〜５ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記ソース領域は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記ゲート領域およびバッファ層のそれぞれは、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有する、項目７６に記載の集積回路。
（項目８２）
前記ラテラルジャンクション電界効果型トランジスタの前記ソース接触と前記バーチカルジャンクション電界効果型トランジスタの前記金属層との間の第１の電気接続と、
前記ラテラルジャンクション電界効果型トランジスタの前記金属層と前記バッファ接触との間の第２の電気接続と、
前記ラテラルジャンクション電界効果型トランジスタの前記ドレイン接触と前記バーチカルジャンクション電界効果型トランジスタの前記ソース接触との間の第３の電気接続と
をさらに備えている、項目７６に記載の集積回路。
（項目８３）
前記ドリフト層に形成され前記ラテラルジャンクション電界効果型トランジスタ周りを囲む、１つ以上のｐ型半導体材料のリングをさらに備えている、項目７６に記載の集積回路。
（項目８４）
前記ドリフト層に形成され前記バーチカルチャネルジャンクション電界効果型トランジスタの周りを囲む、１つ以上のｐ型半導体材料のリングをさらに備えている、項目７６に記載の集積回路。
（項目８５）
前記ラテラルジャンクション電界効果型トランジスタに対して、前記バッファ層、ドレイン領域、ソース領域、ゲート領域、およびチャネル層のそれぞれの前記半導体材料は、少なくとも２ｅＶのＥＧを有する、項目７６に記載の集積回路。
（項目８６）
前記ラテラルジャンクション電界効果型トランジスタに対して、前記バッファ層、ドレイン領域、ソース領域、ゲート領域、およびチャネル層のそれぞれの前記半導体材料は、ＳｉＣまたはＩＩＩ属窒素化合物半導体材料である、項目８５に記載の集積回路。
（項目８７）
前記バーチカルジャンクション電界効果型トランジスタに対して、前記チャネル層、ソース領域、およびゲート領域のそれぞれの前記半導体材料は、少なくとも２ｅＶのＥＧを有する、項目７６に記載の集積回路。
（項目８８）
前記バーチカルジャンクション電界効果型トランジスタに対して、前記チャネル層、ソース領域、およびゲート領域のそれぞれの前記半導体材料は、ＳｉＣまたはＩＩＩ属窒素化合物半導体材料である、項目８７に記載の集積回路。
（項目８９）
前記ドリフト層および前記ドレイン層のそれぞれの前記半導体材料は、少なくとも２ｅＶのＥＧを有する、項目７６に記載の集積回路。
（項目９０）
前記ドリフト層および前記ドレイン層のそれぞれの前記半導体材料は、ＳｉＣまたはＩＩＩ属窒素化合物半導体材料である、項目８９に記載の集積回路。
【図面の簡単な説明】
【００２２】
【図１】図１は、エンハンスト・デプレーション型ＬＴＪＦＥＴを備えているモノリシックインバータ回路の概略断面図である。
【図２】図２は、ビルトインＰｉＮダイオードを有するエンハンスト・デプレーション型ＬＴＪＦＥＴを備えている、モノリシック常時オフＪＦＥＴの概略断面図である。
【図３Ａ】図３Ａは、ビルトインＰｉＮダイオードを有するエンハンスト・デプレーション型ＬＴＪＦＥＴを備えている、モノリシック常時オフＪＦＥＴ集積回路の回路表示である。
【図３Ｂ】図３Ｂは、ビルトインＰｉＮダイオードを有するエンハンスト・デプレーション型ＬＴＪＦＥＴを備えている、モノリシック常時オフＪＦＥＴ集積回路の実施例のレイアウトである。
【図４】図４は、ＳＢＤまたはＪＢＳダイオードと一体化となったエンハンスト・デプレーション型ＬＴＪＦＥＴを用いて組み立てられたモノリシック常時オフＪＦＥＴの概略断面図の表示である。
【図５Ａ】図５Ａは、ＳＢＤまたはＪＢＳダイオードと一体化されたエンハンスト・デプレーション型ＬＴＪＦＥＴを備えているモノリシック常時オフＪＦＥＴ集積回路の回路表示である。
【図５Ｂ】図５Ｂは、ＳＢＤまたはＪＢＳダイオードと一体化されたエンハンスト・デプレーション型ＬＴＪＦＥＴを備えるモノリシック常時オフＪＦＥＴ集積回路の実施例のレイアウトである。
【図６】図６は、ビルトインＰｉＮダイオードを有するエンハンスト型ＬＴＪＦＥＴおよびデプレーション型ＶＪＦＥＴを用いて組み立てられたハイブリッド常時オフＪＦＥＴの概略断面図である。
【図７】ＳＢＤまたはＪＢＳダイオードと一体化されたエンハンスト型ＬＴＪＦＥＴまたはデプレーション型ＶＪＦＥＴを用いて組み立てられたハイブリッド常時オフＪＦＥＴの概略断面図である。
【図８】図８は、ビルトオンチップ低電圧高電流エンハンスト型ＬＴＪＦＥＴを駆動し、ディスクリート高電圧常時オン電源ＶＪＦＥＴとカスコードで接続されるモノリシックＬＴＪＦＥＴタイマー回路の回路図である。
【図９】図９は、エンハンスト・デプレーション型過剰成長ゲートＬＪＦＥＴを用いて組み立てられたモノリシックインバータ回路の概略断面図である。
【図１０】図１０は、エンハンスト型過剰成長ゲートＬＪＦＥＴおよびデプレーション型ＶＪＦＥＴを備えている、ハイブリッド常時オフＪＦＥＴの概略断面図である。
【図１１】図１１は、低電圧エンハンスト型ＬＪＦＥＴおよび高電圧ディスクリート常時オンデプレーション型ＶＪＦＥＴを備えている、ハイブリッド常時オフＪＦＥＴ電源スイッチの概略断面図の表示である。
【図１２】エンハンスト・デプレーション型インプラントゲートＬＪＦＥＴを用いて組み立てられたモノリシックインバータ回路の概略断面図の表示である。
【図１３】図１３は、エンハンスト・デプレーション型インプラントゲートＬＪＦＥＴを用いて組み立てられたモノリシック常時オフＪＦＥＴ集積回路の概略断面図の表示である。
【図１４】図１４は、エンハンスト型インプラントゲートＬＪＦＥＴおよびデプレーション型ＶＪＦＥＴを用いて組み立てられたハイブリッド常時オフＪＦＥＴ集積回路の概略断面図である。
【図１５】図１５は、エンハンスト型デュアルゲートＬＪＦＥＴおよびデプレーション型ＶＪＦＥＴを用いて組み立てられたハイブリッド常時オフＪＦＥＴ集積回路の概略断面図であり、ＬＪＦＥＴの底部ゲートは、ドリフト領域にインプラントされている。
【図１６】図１６は、エンハンスト型デュアルゲートＬＪＦＥＴおよびデプレーション型ＶＪＦＥＴを用いて組み立てられるハイブリッドガードリング限界常時オフＪＦＥＴの概略断面図の表示であり、ＬＪＦＥＴの底部ゲートおよびガードリングは、ドリフト領域にインプラントされる。
【図１７】図１７は、ショットキーゲートを有するエンハンスト型デュアルゲートＬＪＦＥＴおよびデプレーション型ＶＪＦＥＴを用いて組み立てられる、ハイブリッドガードリング限界常時オフＪＦＥＴの概略断面図の表示であり、ＬＪＦＥＴの底部ゲートおよびガードリングは、ドリフト領域にインプラントされる。
【図１８Ａ】図１８Ａは、ＳｉＣ ＬＴＪＦＥＴ集積スイッチの模擬のデバイス構造図である。
【図１８Ｂ】図１８Ｂは、ＳｉＣ ＬＴＪＦＥＴ集積スイッチの模擬の概略断面図である。
【図１８Ｃ】図１８Ｃは、ＳｉＣ ＬＴＪＦＥＴ集積スイッチの模擬の出力ＤＣ特性を示すグラフである。
【図１８Ｄ】図１８Ｄは、ＳｉＣ ＬＴＪＦＥＴ集積スイッチの模擬の出力ＤＣ特性を示すグラフである。
【図１９Ａ】図１９Ａは、ハイブリッド常時オフ９００Ｖ電源スイッチの写真である。
【図１９Ｂ】図１９Ｂは、ハイブリッド常時オフ９００Ｖ電源スイッチの回路の表示図である。
【図１９Ｃ】図１９Ｃは、ハイブリッド常時オフ９００Ｖ電源スイッチの測定特性を示すグラフである。
【図１９Ｄ】図１９Ｄは、ハイブリッド常時オフ９００Ｖ電源スイッチの測定特性を示すグラフである。
【図２０Ａ】図２０Ａは、ハイブリッド常時オフ９００Ｖ電源スイッチの回路図である。
【図２０Ｂ】図２０Ｂは、ハイブリッド常時オフ９００Ｖ電源スイッチの測定内部電圧を示すグラフである。
【図２１Ａ】ＬＴＪＦＥＴの分散ドレイン抵抗の概略図である。
【図２１Ｂ】ＶＪＦＥＴの分散ドレイン抵抗の概略図である。
【図２１Ｃ】ラテラルドレイン層の異なるドーピングレベルに対する指の長さの関数として、ＶＪＦＥＴのバーチカルドレインの抵抗に対して正規化されたＬＴＪＦＥＴのラテラルドレイン層の抵抗を示すグラフである。
【図２２−１】図２２Ａ〜図２２Ｈは、図９および図１０に述べられるようなモノリシック集積回路を作成するための方法を例示する。
【図２２−２】図２２Ａ〜図２２Ｈは、図９および図１０に述べられるようなモノリシック集積回路を作成するための方法を例示する。
【図２３−１】図２３Ａ〜図２３Ｈは、図１２および図１３に述べられるようなモノリシック集積回路を作成するための方法を例示する。
【図２３−２】図２３Ａ〜図２３Ｈは、図１２および図１３に述べられるようなモノリシック集積回路を作成するための方法を例示する。
【図２３−３】図２３Ａ〜図２３Ｈは、図１２および図１３に述べられるようなモノリシック集積回路を作成するための方法を例示する。
【図２４−１】図２４Ａ〜図２４Ｊは、図１５に述べられるようなモノリシック集積回路を作成するための方法を例示する。
【図２４−２】図２４Ａ〜図２４Ｊは、図１５に述べられるようなモノリシック集積回路を作成するための方法を例示する。
【図２４−３】図２４Ａ〜図２４Ｊは、図１５に述べられるようなモノリシック集積回路を作成するための方法を例示する。
【図２５−１】図２５Ａ〜図２５Ｄは、図１７に述べられるようなモノリシック集積回路を作成するための方法を例示する。
【図２５−２】図２５Ａ〜図２５Ｄは、図１７に述べられるようなモノリシック集積回路を作成するための方法を例示する。
【発明を実施するための形態】
【００２３】
本発明は、付随する図面および写真を参照しながら、これよりさらに詳細に記述され、本発明の好ましい実施形態は、実施例として炭化珪素（ＳｉＣ）半導体を用いて記述される。
【００２４】
炭化珪素は非常に多くの（すなわち２００よりも多い）異なる変形（ポリタイプ）で結晶する。最重要なことは、３Ｃ−ＳｉＣ（立方単位格子、閃亜鉛鉱型）、２Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ（六角形単位格子、ウルツ鉱型）、１５Ｒ−ＳｉＣ（斜方六面体単位格子）である。４Ｈポリタイプは、電源デバイスにとってより魅力的であるが、それは、そのより高い電子移動度による。４Ｈ−ＳｉＣがより好まれるのだが、本発明は、例として、ガリウム窒化物および炭化珪素の他のポリタイプなどの他のワイドバンドギャップ半導体材料（Ｗｉｄｅ  ｂａｎｄｇａｐ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍａｔｅｒｉａｌｓ）から作られる、本明細書中に記述されるデバイスおよび集積回路に適応可能であることが理解される。
【００２５】
図１は、ラテラルトレンチジャンクション電界効果型トランジスタ（Ｌａｔｅｒａｌ  Ｔｒｅｎｃｈ  Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ）（ＬＴＪＦＥＴ）と呼ばれる、エンハンスト・デプレーション型の半導体デバイス（ｅｎｈａｎｃｅｄ  ａｎｄ  ｄｅｐｌｅｔｉｏｎ  ｍｏｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｄｅｖｉｃｅｓ）の概略断面図、およびモノリシックインバータ回路を形成するために用いられる電気的接続の該略図を示す。示されるように、インバータを形成するために用いられるデバイスは、ワイドバンドギャップ半導体材料基板上（１）に築かれ、該基板は、半絶縁、ｐ型、またはｐ型バッファ層を伴うｎ型のいずれかであり得る。図１に示されるように、デバイスは、ドレイン（３）、ドリフト（４）、チャネル（５）およびソース（６）のエピタキシャルに成長したｎ型、およびｐ型のインプラントゲート領域（７）を備えている。デバイス構造は、プラズマエッチングおよびイオン注入を用いて規定され得る。図１に示される回路において、ソース、ゲート、およびドレイン領域に対するオーミックコンタクトは、ウェーハの同一側に形成され得、該デバイスがモノリシック集積回路で用いられることを可能にする。上述され図１に示されるデバイスの完全な記述およびこのデバイスに対する例示的な製作方法は、本明細書と同日に出願された、「Ｌａｔｅｒａｌ  Ｔｒｅｎｃｈ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ  ｉｎ  Ｗｉｄｅ  Ｂａｎｄｇａｐ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍａｔｅｒｉａｌｓ，  ｍｅｔｈｏｄｓ  ｏｆ  Ｍａｋｉｎｇ，  ａｎｄ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｉｎｃｏｒｐｏｒａｔｉｎｇ  ｔｈｅ  Ｔｒａｎｓｉｓｔｏｒｓ」と題する、米国特許出願第１０／９９９，９５４号に見られ、該出願は、その全体が本明細書中に参考として援用される。
【００２６】
図２は、シングルフィンガー（ｓｉｎｇｌｅ−ｆｉｎｇｅｒ）エンハンスメント・デプレーション型ＬＴＪＦＥＴを含み、かつビルトインＰｉＮダイオードを有する、モノリシック常時オフＪＦＥＴの概略図である。電気的接続の概略図も、図２に示される。図２に示されるように、該デバイスは、カスコード型の構成で接続されており、それによってエンハンスメント型トランジスタ（「ＥＪＦＥＴ」と参照される）のドレインが、デプレーション型トランジスタ（「ＤＪＦＥＴ」と参照される）のソースに接続され、ＤＪＦＥＴのゲートが、制御ＥＪＦＥＴのソースと接続される。このデバイスのＤＪＦＥＴのゲート領域（７）とドリフト層（４）との間に形成されるｐ−ｎジャンクション部は、アンチパラレルフリーホイーリングＰｉＮダイオードと呼ばれるものを形成する。このダイオードの大きさは、インプラントゲート領域の幅によって規定され得る。
【００２７】
図２は、常時オフＪＦＥＴのシングルフィンガーデバイスの実装を示すが、実際はマルチフィンガーＬＴＪＦＥＴが用いられ得、電源スイッチを形成する。図３Ａおよび３Ｂは、モノリシックマルチフィンガー常時オフ電源スイッチの概略的な回路図（図３Ａ）および例示的なレイアウト設計（図３Ｂ）を示す。
【００２８】
スイッチによる損失を減らすために、図３Ａおよび図３Ｂに示されるＰｉＮダイオードは、ショットキーバリアダイオード（ＳＢＤ）またはジャンクションバリアショットキー（ＪＢＳ）ダイオードと取り替えられ得る。トレンチ構造にショットキーゲートを形成する方法は、２００４年７月８日に出願された、米国特許出願第６０／５８５，８８１号に開示されており、その全体が本明細書中に参考として援用される。図４は、集積フリーホイーリングＳＢＤまたはＪＢＳダイオードを有するモノリシック常時オフＪＦＥＴ電源スイッチの概略断面図を提供し、図５Ａおよび図５Ｂは、マルチフィンガーＬＴＪＦＥＴを用いてモノリシックに形成されるそのようなスイッチの概略的な回路図（図５Ａ）および例示的なレイアウト設計（図５Ｂ）を提供する。
【００２９】
図６および図７は、シングルフィンガー常時オフＪＦＥＴ電源スイッチの概略断面図であり、図中では、エンハンスメントモード低電圧ＬＴＪＦＥＴが、高電圧ディスクリート常時オンデプレーション型ＶＪＦＥＴを制御する。図６は、ビルトインアンチパラレルＰｉＮダイオードを有するハイブリッドＪＦＥＴ電源スイッチを示し、図７は、高電圧ＶＪＦＥＴとモノリシックに集積したアンチパラレルＳＢＤまたはＪＢＳダイオードを備えているＪＦＥＴ電源スイッチを示す。
【００３０】
上述された技術の例示的な実装が、図８に示される。図８に示されるように、モノリシックＬＴＪＦＥＴタイマー回路は、ディスクリート高電圧常時オン電源ＶＪＦＥＴとカスコードで接続されるビルトオンチップ低電圧高電流エンハンスメント型ＬＴＪＦＥＴを駆動する。
【００３１】
該ＬＴＪＦＥＴの低い固有オン抵抗およびワイドバンドギャップ半導体に共通するトラッピング効果が無いので、高電圧適用においては、バーチカルチャネルマルチフィンガーＬＴＪＦＥＴが好ましいが、代替的なＪＦＥＴ構造（例えば、ラテラルチャネルを有するもの）もまた、常時オフ電源ＪＦＥＴスイッチを形成するために用いられ得る。図９〜図１７は、エンハンスメント・デプレーション型ラテラルトレンチジャンクション電界効果型トランジスタ（ＬＪＦＥＴ）を用いて組み立てられた集積ＪＦＥＴスイッチの様々な例示的実施形態を例証する。
【００３２】
図９は、エピタキシャルに過剰成長したゲートを有するエンハンスメント・デプレーション型ＬＪＦＥＴを含むラテラルチャネルＪＦＥＴ集積回路の電気的な接続の概略断面図である。図９に示されるように、集積回路は、モノリシックインバータ回路を形成する。インバータを形成するために用いられるＬＪＦＥＴは、ワイドバンドギャップ半導体基板（１）上に組み立てられ、該基板は、半絶縁、ｐ型、またはｐ型バッファ層を有するｎ型のいずれかであり得る。図９に示されるように、集積回路は、バッファ（２）およびチャネル（５ａ）のエピタキシャルに成長したｎ型層、ならびにインプラントされたソースおよびドレイン（６ａ）領域、およびエピタキシャルに成長したｐ型ゲート領域（７ａ）を備えている。デバイス構造は、プラズマエッチおよびイオン注入を用いて規定され得る。ソース、ゲートおよびドレイン領域に対するオーミックコンタクト（８）は、ウェーハの同一側に形成され得、モノリシック集積回路における該デバイスの使用を考慮している。
【００３３】
図１０は、過剰成長したゲート領域を有するエンハンスメント・デプレーション型ＬＪＦＥＴを用いて組み立てられる、モノリシック常時オフＪＦＥＴ電源スイッチのピッチの該略図である。電気的な接続の該略図から分かり得るように、該デバイスは、カスコード型の構成で接続されており、それによって低電圧エンハンスメント型ＬＪＦＥＴ（「ＥＬＪＦＥＴ」と参照される）が、高電圧デプレーション型トランジスタ（「ＤＬＪＦＥＴ」と参照される）のソースに接続され、ＤＬＪＦＥＴのゲートが、制御ＥＬＪＦＥＴのソースと接続される。
【００３４】
図１１は、ハイブリッド常時オフＪＦＥＴ電源スイッチの概略断面図を示し、図中において、低電圧ＥＬＪＦＥＴは、高電圧ディスクリート常時オンデプレーション型ＶＪＦＥＴを制御する。
【００３５】
ソースおよびドレイン領域が、エピタキシャルに成長したｎ型層およびゲート領域に形成される、そのような代替的ＬＪＦＥＴ構造もまた、用いられ得る。このタイプのデバイスは、図１２から図１７に示される。
【００３６】
図１２は、エンハンスメント・デプレーション型インプラントゲートＬＪＦＥＴを含むモノリシックインバータ回路の電気的な接続の概略断面図を示す。示されるように、インバータを形成するために用いられるデバイスは、ワイドバンドギャップ半導体基板（１）上に組み立てられ、該基板は、半絶縁、ｐ型、またはｐ型バッファ層を有するｎ型のいずれかであり得る。さらに示されるように、該デバイスは、バッファ（２）、チャネル（５ｂ）、ソースおよびドレイン（６）のエピタキシャルに成長したｎ型層、ならびにインプラントゲート（７）領域を含む。
【００３７】
図１３は、エンハンスメント・デプレーション型インプラントゲートＬＪＦＥＴを用いて組み立てられたモノリシック常時オフＪＦＥＴ電源スイッチのピッチの概略断面図である。図１３に示されるように、ＤモードＬＪＦＥＴのドレインは、チャネル層（５ｂ）上のゲートからラテラルに間隔を置き、該デバイスの中でラテラルドリフト領域を形成する。
【００３８】
図１４は、常時オフＪＦＥＴ電源スイッチの概略断面図であり、図中において、エンハンスメント型低電圧インプラントゲートＬＪＦＥＴが、高電圧ディスクリート常時オンデプレーション型ＶＪＦＥＴを制御する。
【００３９】
図１５は、モノリシック常時オフＪＦＥＴ電源スイッチの概略断面図であり、図中において、エンハンスメント型低電圧デュアルゲートＬＪＦＥＴが、高電圧ディスクリート常時オンデプレーション型ＶＪＦＥＴを制御する。図１５に示されるように、ＬＪＦＥＴの底部ゲートは、チャネル領域がドリフト領域（４）上に成長する前に、該領域にインプラントされる。
【００４０】
図１６は、図３Ｄに示されるデバイスの概略断面図であり、図中において、ＬＪＦＥＴの底部ゲートは、ガードリングとともにドリフト領域４にインプラントされる。ガードリングは、スイッチの電圧遮断能力を増すために用いられ得る。
【００４１】
インプラントｐ型ゲートを有するＦＥＴデバイスが上述されているが、ショットキーゲートもまた、常時オフＦＥＴ電源スイッチの製作に用いられ得る。図１７は、図１６に示されるように、デバイスの概略断面図であり、図中において、ＬＪＦＥＴのインプラントｐ型上部ゲートおよびディスクリート常時オンデプレーション型ＶＪＦＥＴのインプラントゲートは、ショットキーゲートと置き換えられる。示されるように、ディスクリート常時オンＦＥＴのショットキーゲートは、集積アンチパラレルフリーホイーリングダイオードとしても適する。
【００４２】
図１８Ａから図１８Ｄは、模擬のデバイス構造（図１８Ａ）、概略断面図（図１８Ｂ）およびＳｉＣ  ＬＴＪＦＥＴ集積スイッチの出力ＤＣ特性を示すグラフ（図１８Ｃおよび図１８Ｄ）であり、ＥＪＦＥＴおよびＤＪＦＥＴの両方は、１ｃｍのチャネル外周を有する。
【００４３】
上述されたカスコード型電源スイッチの可能性の立証を行うために、該スイッチのハイブリッドの実施形態が、ディスクリートノンターミネートエンハンスメント・デプレーション型バーチカルＪＦＥＴを用いて構築された。図１９Ａから図１９Ｄは、写真（図１９Ａ）、該略図（図１９Ｂ）およびハイブリッド常時オフ９００Ｖ電源スイッチの計測特性を示すグラフ（図１９Ｃおよび図１９Ｄ）である。図１９Ｃおよび図１９Ｄから分かり得るように、デプレーション型デバイスによって誘導される比較的高い漏れ電流（ＩＤ＝３３０μＡ＠ＶＤＳ＝９００ＶおよびＶＧＳ＝０Ｖ）にもかかわらず、電圧制御ＳｉＣ電源スイッチは、わずか２．７５Ｖで制御された。
【００４４】
該スイッチの基本的な機能は、以下に記述され得る。ＨＩＧＨの制御レベルにおいて（例えばＶＧＳ＝２．７５Ｖ）、エンハンストモードトランジスタ（ＥＪＦＥＴ）が点けられる（ｔｕｒｎｅｄ  ｏｎ）。デプレーション型トランジスタ（ＤＪＦＥＴ）のゲートとソースの間では、僅かな電圧降下しか起きず、従ってＤＪＦＥＴもまた点いている。ＥＪＦＥＴがＬＯＷの制御レベル（ＶＧＳ＝０．２５Ｖ）で消される場合には、そのドレインからソースへの電圧は、図２０Ｂに示されるように、４０〜５０Ｖに増える。この電圧は、ＤＪＦＥＴをピンチオフする。
【００４５】
集積スイッチの固有オン抵抗は、以下のように最小化され得る。第１に、ピンチオフ電圧の比率および両方のトランジスタ（例えばＥＪＦＥＴおよびＤＪＦＥＴ）のチャネル周囲は、調整され得、その結果として、該両方のトランジスタは、おおよそ等しいオン抵抗を有し、それゆえにどちらのトランジスタも全体的な電流を制限しない。第２に、デバイスは、ＤＪＦＥＴのゲートからソースへの破壊電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）が、ＥＪＦＥＴのドレインからソースへの破壊電圧と同一またはそれよりも高くなるように構成され得る。
【００４６】
さらに、高電流マルチフィンガーＬＴＪＦＥＴの指の長さは、縮小され得、変更できる（ａｌｔｅｒａｌ）ドレイン領域の抵抗を、バーチカルｎ＋基板の抵抗と適合性を持たせた状態にする。図２１Ａおよび図２１Ｂは、ＬＴＪＦＥＴ（図２１Ａ）およびＶＪＦＥＴ（図２１Ｂ）の分散ドレイン抵抗の該略図、および、ラテラルドレイン層の異なるドーピングに対する指の長さの関数として、ＶＪＦＥＴのバーチカルドレインの抵抗に対して正規化されたＬＴＪＦＥＴのラテラルドレイン層の抵抗を示すグラフ（図２１Ｃ）である。図２１Ｃから分かり得るように、多量にドープされた１−μｍ厚のラテラルドレイン層（３）に対して、ＬＴＪＦＥＴの指の長さは、好ましくも１００μｍの長さを超えない。しかし、指の長さは、ドレイン層（３）の厚みおよび／またはドーピングレベルを増すことによって増加し得る。
【００４７】
図２２Ａから図２２Ｈは、図９で述べられたようなデバイスを作成する方法を例証する。図２２Ａは、基板（１）、エピタキシャルに成長したｐ型層（２）、およびエピタキシャルに成長したｎ型層（５ａ）を含むマルチ層構造を示す。エッチマスク（１０）は、図２２Ｂに示されるように、エピタキシャルに成長したｎ型層（５ａ）の露出した表面に置かれる。エピタキシャルに成長したｎ型層（５ａ）は、次いで図２２Ｂに示されるように、選択的にエッチされる（１２）。エッチマスク（１０）は、次いで取り除かれ、イオン注入マスク（１４）は、次いで図２２Ｄに示されるように、エピタキシャルに成長したｎ型層（５ａ）のエッチされた表面上に配置される。マスク（１４）を介したｎ型ドーパントのイオン注入は、図２２Ｅに示されるように、エピタキシャルに成長したｎ型層（５ａ）の中に高度にｎ−ドープされた領域（６ａ）の形成をもたらす。マスク（１４）は、次いで取り除かれ、ｐ型半導体材料（７ａ）の層が、図２２Ｆに示されるように、エピタキシャルに成長したｎ型層（５ａ）のエッチおよびインプラントされた表面上に成長する。エッチマスク（１６）が、次いで図２２Ｇに示されるように、層（７ａ）の露出した表面上に置かれる。マスク（１６）を介したエッチングは、図２２Ｇに示されるように、層（７ａ）の選択的な除去および高いｐ型の形状の形成をもたらす。最後に、マスク（１６）が取り除かれ、オーミックコンタクトが、高いｐ型の形状およびインプラント領域（６ａ）の露出した表面上に形成される。
【００４８】
上記に概略を述べた方法はまた、適切なマスクを選択することによって、図１０に示されるような構造を形成するために用いられ得る。
【００４９】
図２３Ａから図２３Ｈは、図１２に示されるような構造を作成する方法を例証する。図２３Ａは、基板（１）、基板（１）上のエピタキシャルに成長したｐ型層（２）、および層（２）上のエピタキシャルに成長したｎ型層（５ｂ）を示す。図２３Ｂに示されるように、エッチマスク（１８）が、層（５ｂ）の露出した層に置かれる。エッチング（２０）は、図２３Ｃに示されるように、層（５ｂ）からの材料の選択的な除去をもたらす。マスク（１８）の除去の後に、ｎ型のエピタキシャルな層（６）は、図２３Ｄに示されるように、層（５ｂ）のエッチされた表面に成長する。エッチマスク（２２）は、図２３Ｅに示されるように、層（６）の露出した表面上に位置し、エッチング（２４）は、図２３Ｆに示されるように、層（６）からの材料の選択的な除去および下位層（５ｂ）の露出をもたらす。マスク（２２）は、次いで層（５ｂ）の露出した表面にｐ型のドナーを選択的にインプラントするために用いられ、図２３Ｇに示されるように、インプラントゲート領域（７）を形成する。オーミックコンタクト（８）は、図２３Ｈに示されるように、インプラントｐ型ゲート領域（７）上にゲート接触を形成するために、かつ、高くしたｎ型領域（６）上にデバイスに対するソースおよびドレイン接触を形成するために、次いで形成される。
【００５０】
上記に概略を述べた方法はまた、適切なマスクを選択することによって、図１３に示されるような構造を形成するために用いられ得る。
【００５１】
図２４Ａから図２４Ｊは、図１５に示されるような構造を作成する方法を例証する。図２４Ａは、ｎ型構造（１ａ）、基板（１ａ）上にエピタキシャルに成長したｎ型層（３ａ）、および層（３ａ）上にエピタキシャルに成長したｎ型層（４ａ）を示す。イオン注入マスク（２６）もまた、層（４ａ）の露出した上表面に示される。図２４Ｂに示されるように、層（４ａ）は、マスク（２６）を介して選択的にｐ型ドナー原子が注入され、ゲート領域（７）を形成する。マスク（２６）の除去の後に、ｎ型のエピタキシャルな層（５）およびｎ型のエピタキシャルな層（６）は、図２４Ｃおよび図２４Ｄに示されるように、層（４ａ）のインプラントされた表面の上に連続的に成長する。エッチマスク（３０）は、次いで図２４Ｄに示されるように層（６）の露出した表面上に置かれ、層（６）および部分的に下位層（５）のエッチング（３１）が続いて行われる。層（５）の露出した部分は、次いでマスク（３０）を介してｐ型ドナー原子がインプラントされ、図２４Ｆに示されるように追加のゲート領域（７）が形成される。エッチマスク（３４）は次いで、エッチかつインプラントされた構造の表面上に位置し、エッチング（３６）は、ｐ型のインプラントされたゲート領域を含む、層（５）の選択的な除去をもたらす（図２４Ｈ）。層（４ａ）の露出した部分は、次いで図２４Ｉに示されるように、マスク（３８）を介してエッチされる（４０）。オーミックコンタクト（８）は、次いで図２４Ｊに示されるように、エッチかつインプラントされた構造上に形成され、デバイスを形成する。
【００５２】
上記に概略を述べた方法もまた、図１６に示されるような構造を形成するために用いられ得る。
【００５３】
図２５Ａから図２５Ｄは、図１７に示されるような構造を作成する方法を例証する。図２５Ａに示されるように、図２４Ｅに示されるような構造は、マスク（４２）を介してエッチされ（４４）、下位層（４ａ）の一部を露出させる（図２５Ｂ）。ショットキー接触（９）は、次いで図２５Ｃに示されるように、エッチされた／インプラントされた構造上に形成される。オーミックコンタクト（８）の形成は、図２５Ｄに示されるようなデバイスをもたらす。
【００５４】
例示的な実施形態が上述されたが、他の代替的な実施形態もまた、可能である。例えば、ＧａＮ  ｎ型のエピタキシャルな層もまた、炭化珪素、サファイア、またはシリコン基板上に成長させられ得、提案されるデバイス構造の製造のための開始材料スタックを形成する。あるいは、半絶縁のエピタキシャルに成長したバッファ層を有する導電性ＳｉＣ基板を含む基板材料もまた、２００２年１月３日に出願された米国特許出願第１０／０３３，７８５号（米国特許公開番号第２００２−０１４９０２１号として公開される）に開示されるように、用いられ得る。
【００５５】
ＳｉＣ層は、公知の技術を用いてドナーまたはアクセプタの材料で層をドープすることによって、形成され得る。例示的なドナーの材料は、窒素およびリンを含む。窒素は、好ましいドナーの材料である。ＳｉＣのドーピングのための例示的なアクセプタの材料は、ホウ素およびアルミニウムを含む。アルミ二ウムは、好ましいアクセプタの材料である。しかし、上記の材料は単に例示的なものであり、炭化珪素にドープされ得る任意のアクセプタおよびドナーの材料が用いられ得る。本明細書中に記述されるＬＴＪＦＥＴ、ＬＪＦＥＴ、およびＶＪＦＥＴの様々な層のドーピングのレベルおよび厚みは、特定のアプリケーションに対する所望の特性を有するデバイスを生成するために変更され得る。同様に、デバイスの様々な形状の寸法もまた、特定のアプリケーションに対する所望の特性を有するデバイスを生成するために変更され得る。
【００５６】
ＳｉＣ層は、適切な基板上でのエピタキシャルな成長によって形成され得る。層は、エピタキシャルな成長の間にドープされ得る。
【００５７】
前述の本明細書が、例証の目的のために提供される実施例とともに本発明の原理を教示するが、この開示を読むことによって、形状および詳細の様々な変更が、本発明の真の範囲から逸脱することなくなされ得ることが当業者によって認識される。
（参照数字）
図中において用いられる参照数字は、以下に述べられるように定義される。基板、インプラントされた領域、およびエピタキシャルに成長した層に対して、代表的な厚みおよびドーピング濃度もまた、提供される。
【００５８】
【表１】
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【００５９】
【表２】
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【００６０】
【表３】
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【００６１】
【表４】
0005647191.tif 000005
【００６２】
【表５】
0005647191.tif 000006
【図１】
0005647191.tif 000007
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図１９Ｄ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２２−１】
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【図２２−２】
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【図２３−１】
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【図２３−２】
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【図２３−３】
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【図２４−１】
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【図２４−２】
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【図２４−３】
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【図２５−１】
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【図２５−２】
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