(57)【特許請求の範囲】
【請求項１】
温度の上昇を検出して、回路を過熱から保護する過熱保護回路であって、
温度に比例した順方向電圧を出力するＰＮ接合素子であるダイオードと、
ゲート端子とドレイン端子を接続し、ソース端子を接地端子に接続した第一ＭＯＳトランジスタと、ゲート端子を前記第一ＭＯＳトランジスタのゲート端子に接続した、前記第一ＭＯＳトランジスタと同一導電型の第二ＭＯＳトランジスタと、前記第二ＭＯＳトランジスタのソース端子と前記接地端子の間に接続された第一抵抗素子と、を備えた電流発生回路と、前記電流発生回路に接続されたカレントミラー回路と、一方の端子を前記カレントミラー回路に接続し、他方の端子を前記接地端子に接続し、前記第一抵抗素子と同一の温度係数を有し、前記一方の端子を第一温度電圧出力端子とする第二抵抗素子と、を備え、前記第一ＭＯＳトランジスタと前記第二ＭＯＳトランジスタは弱反転領域で動作する基準電圧回路と、
前記ダイオードの順方向電圧と前記基準電圧回路の出力電圧を比較する電圧比較回路と、
を備え
前記ダイオードは、アノード端子を前記カレントミラー回路に接続し、カソード端子を前記接地端子に接続し、前記アノード端子を第二温度電圧出力端子とする
ことを特徴とする過熱保護回路。
【請求項２】
温度の上昇を検出して、回路を過熱から保護する過熱保護回路であって、
温度に比例した順方向電圧を出力するＰＮ接合素子であるダイオードと、
ソース端子を接地端子に接続した第一ＭＯＳトランジスタと、ソース端子を前記接地端子に接続し、ゲート端子を前記第一ＭＯＳトランジスタのドレイン端子に接続した、前記第一ＭＯＳトランジスタと同一導電型の第二ＭＯＳトランジスタと、前記第一ＭＯＳトランジスタのゲート端子とドレイン端子の間に接続された第一抵抗素子と、を備えた電流発生回路と、前記電流発生回路に接続されたカレントミラー回路と、一方の端子を前記カレントミラー回路に接続し、他方の端子を前記接地端子に接続し、前記第一抵抗素子と同一の温度係数を有し、前記一方の端子を第一温度電圧出力端子とする第二抵抗素子と、を備え、前記第一ＭＯＳトランジスタと前記第二ＭＯＳトランジスタは弱反転領域で動作する基準電圧回路と、
前記ＰＮ接合素子の順方向電圧と前記基準電圧回路の出力電圧を比較する電圧比較回路と、
を備え
前記ダイオードは、アノード端子を前記カレントミラー回路に接続し、カソード端子を前記接地端子に接続し、前記アノード端子を第二温度電圧出力端子とする
ことを特徴とする過熱保護回路。
【請求項３】
温度の上昇を検出して、回路を過熱から保護する過熱保護回路であって、
温度に比例した順方向電圧を出力するＰＮ接合素子であるダイオードと、
ゲート端子とドレイン端子を接続し、ソース端子を接地端子に接続した第一ＭＯＳトランジスタと、ゲート端子を前記第一ＭＯＳトランジスタのゲート端子に接続した、前記第一ＭＯＳトランジスタと同一導電型の第二ＭＯＳトランジスタと、前記第二ＭＯＳトランジスタのソース端子と前記接地端子の間に接続された第一抵抗素子と、を備えた電流発生回路と、前記電流発生回路に接続されたカレントミラー回路と、を備え、前記第一ＭＯＳトランジスタと前記第二ＭＯＳトランジスタは弱反転領域で動作する基準電圧回路と、
前記ＰＮ接合素子の順方向電圧と前記基準電圧回路の出力電圧を比較する電圧比較回路と、
を備え
前記ダイオードは、アノード端子を前記カレントミラー回路に接続し、カソード端子を前記接地端子に接続し、前記アノード端子を第二温度電圧出力端子とする
ことを特徴とする過熱保護回路。
【請求項４】
前記電圧比較回路は、温度上昇時に出力電圧が反転する温度と、温度下降時に出力電圧が反転する温度に、ヒステリシス特性を有することを特徴とする請求項１から３のいずれかに記載の過熱保護回路。
【請求項５】
請求項１から４のいずれかに記載の過熱保護回路を備えた電源用集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源用集積回路の過熱時に回路動作を停止させる過熱保護回路に関する。
【背景技術】
【０００２】
シリーズレギュレータならびにスイッチングレギュレータに代表される電源用集積回路は、大電流を流す出力トランジスタを内部に有する。このため、出力トランジスタの電力損失が大きく、かつ集積回路の放熱が十分でない場合、過熱による発煙および発火の危険性がある。このため、大電流を扱う電源用集積回路には、安全性確保のため、過熱保護回路を内蔵している。
【０００３】
電源回路に内蔵される過熱保護回路として、例えば、特許文献１に示すような回路が広く用いられている。
【０００４】
過熱保護回路は、感熱素子にダイオードを用い、ダイオードの順方向電圧の温度特性を用いたものが一般的である。ダイオードの順方向電圧は、ＣＭＯＳプロセスで寄生ダイオードを用いた場合には、シリコンのバンドギャップ電圧で決まり、その温度係数もプロセスによらずほぼ−２ｍＶ／℃程度であるため、集積回路上の感熱素子として適している。
【０００５】
この感熱素子の出力を、温度係数を有さない基準電圧と比較することで、感熱素子がある温度を超えているか否かを検出することが可能となる。基準電圧は、過熱とみなす温度において感熱素子が出力する電圧と等しくなるように設定する。過熱保護回路は、感熱素子の出力電圧と基準電圧との大小関係により、過熱を検出すると出力トランジスタをＯＦＦさせる構成としている。
【０００６】
図２に、従来の過熱保護回路を備えた電源用集積回路の回路図を示す。電源用集積回路は、ボルテージレギュレータ１００と、過熱保護回路１０１を備える。
【０００７】
過熱保護回路１０１は、Ｅ／Ｄ型基準電圧回路１０２と、基準電圧調整回路１０３と温度検出回路を備える。Ｅ／Ｄ型基準電圧回路１０２から出力される基準電圧Ｖｒｅｆ０は、基準電圧調整回路１０３に入力される。基準電圧Ｖｒｅｆ０は、基準電圧調整回路１０３を経て基準電圧Ｖｒｅｆとして、コンパレータ２１の反転入力端子へ入力される。一方、定電流源２３でバイアスされたダイオード２０の順方向電圧Ｖｆは、コンパレータ２１の非反転入力端子へ入力される。定電流でバイアスされたダイオードの順方向電圧は、−２ｍＶ／℃程度の負の温度係数を有する。温度Ｔｊ（ジャンクション温度）に対するこれらの電圧の関係を図３に示す。
【０００８】
温度Ｔｊが低くＶｆ＞Ｖｒｅｆの場合は、コンパレータ２１の検出信号ＶＤＥＴはハイレベルとなり、ＰＭＯＳトランジスタ２２はＯＦＦする。従って、ボルテージレギュレータ１００は通常動作となる。
【０００９】
温度Ｔｊが上昇しＶｆ＜Ｖｒｅｆとなった場合、コンパレータ２１の出力はローレベルとなり、ＰＭＯＳトランジスタ２２はＯＮする。その結果、ボルテージレギュレータ１００はシャットダウン状態となる。
【００１０】
ここで、基準電圧調整回路１０３によって基準電圧を調整することで、所望の過熱検出温度でボルテージレギュレータをシャットダウンさせることが可能となる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５−１００２９５号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記構成で過熱保護回路を構成した場合、検出温度精度を向上するためには、以下のような課題がある。
【００１３】
基準電圧回路が面積増加の原因となる。Ｅ／Ｄ型基準電圧回路を基準電圧回路に用いた場合は、ＭＯＳトランジスタのしきい値ばらつきに起因した基準電圧ばらつきが、１００ｍＶ程度存在する。従って、製造工程において、基準電圧が所望の電圧になるようトリミングする必要がある。このため、基準電圧を調整するための基準電圧調整手段を別途設ける必要があり、面積が増加する。電圧精度の良いバンドギャップリファレンスを基準電圧回路に用いたとしても、多くのダイオード素子ならびに誤差増幅器が必要となり、面積は増加する。
【００１４】
また、コンパレータ２１のランダムオフセットは検出温度のばらつき要因となる。ＭＯＳプロセスで構成した場合、コンパレータには１０ｍＶ程度のランダムオフセットが存在する。
【００１５】
仮にコンパレータのランダムオフセットが±１２ｍＶ存在するとし、感熱素子の温度係数が−２ｍＶ/℃であるとすれば、コンパレータのランダムオフセットに起因する検出温度ばらつきは、±６℃となる。コンパレータのランダムオフセットに起因する検出温度ばらつきを小さくするには、コンパレータのランダムオフセットを小さくするか、感熱素子の温度係数を大きくすればよい。コンパレータのランダムオフセットを小さくするためには、コンパレータを構成するトランジスタのサイズを大きくしなければならず、面積が増加してしまう。一方、感熱素子の温度係数を大きくすれば、常温から過熱を検出する高温までにおける感熱素子の出力電圧の変化幅が大きくなり、低電圧動作において不利となる。
【００１６】
本発明の目的は、製造後の基準電圧の調整が不要で、占有面積が小さく、低電圧動作に適し、検出温度のばらつきが小さい過熱保護回路および電源用集積回路を構成することにある。
【課題を解決するための手段】
【００１７】
本発明の過熱保護回路は、上記目的を達成するため、ゲート端子とドレイン端子を接続し、弱反転領域で動作する第一ＭＯＳトランジスタと、ゲート端子を第一ＭＯＳトランジスタのゲート端子に接続し、第一ＭＯＳトランジスタと同一導電型であり、弱反転領域で動作する第二ＭＯＳトランジスタと、第二ＭＯＳトランジスタのソース端子に接続された第一抵抗素子とを備えた電流発生回路の電流によって得られる、正の温度特性を有する基準電圧と、負の温度特性を有する温度電圧とをコンパレータで比較する構成とした。
【発明の効果】
【００１８】
本発明の過熱保護回路を備えた電源用集積回路によれば、基準電圧のバラツキを少なくすることが出来、かつ正の温度特性を持たせることが出来るので、検出温度のバラツキを少なくすることが出来るという効果がある。さらに、基準電圧回路に、感熱素子とは逆の温度特性を持たせることで、実効的な温度係数を大きくすることが出来るため、コンパレータのランダムオフセットに起因する検出電圧ばらつきを小さくすることが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の過熱保護回路を備えた電源用集積回路の一実施形態を示した回路図である。
【図２】従来の過熱保護回路を備えた電源用集積回路の回路図である。
【図３】従来の過熱保護回路の温度特性と検出温度のバラツキを示した図である。
【図４】本発明の過熱保護回路の温度特性と検出温度のバラツキを示した図である。
【図５】本発明の過熱保護回路の他の例を示した回路図である。
【図６】本発明の過熱保護回路を備えた電源用集積回路の他の実施形態を示した回路図である。
【図７】図６の過熱保護回路の温度特性と検出温度の関係を示した図である。
【図８】本発明の過熱保護回路の他の実施形態を示した回路図である。
【図９】図８の過熱保護回路の温度特性と検出信号の関係を示した図である。
【図１０】本発明の過熱保護回路を備えた電源用集積回路の第三の実施形態を示した回路図である。
【図１１】本発明の過熱保護回路を備えた電源用集積回路の第四の実施形態を示した回路図である。
【発明を実施するための形態】
【００２０】
［第一実施形態］
以下、本発明の実施形態を、ボルテージレギュレータを備えた電源用集積回路を例に説明する。
【００２１】
図１は、本実施形態の過熱保護回路を備えた電源用集積回路の回路図である。
本実施形態の電源用集積回路は、ボルテージレギュレータ１００と、過熱保護回路１０１を備える。
【００２２】
ボルテージレギュレータ１００は、誤差増幅器１と、出力トランジスタ２と、分圧抵抗３と、基準電圧回路４を備える。過熱保護回路１０１は、基準電圧回路と温度検出回路を備えている。
【００２３】
過熱保護回路１０１の基準電圧回路は、以下のような構成となっている。ＮＭＯＳトランジスタ１１は、ゲート端子とドレイン端子を接続され、ソース端子を接地されている。ＮＭＯＳトランジスタ１２は、ゲートをＮＭＯＳトランジスタ１１のゲート端子に接続されている。抵抗１９は、ＮＭＯＳトランジスタ１２のソース端子と接地の間に接続されている。ＰＭＯＳトランジスタ１３、１４、１５はカレントミラー回路を構成している。抵抗１８は、ＰＭＯＳトランジスタ１５のドレインと接地の間に接続されている。そして、抵抗１８とＰＭＯＳトランジスタ１５の接続点（第一温度電圧出力端子）から基準電圧Ｖｒｅｆを出力する。ここで、抵抗１８と抵抗１９は同一の温度係数を有する。
【００２４】
過熱保護回路１０１の温度検出回路は、以下のような構成となっている。ＰＭＯＳトランジスタ１６は、ＰＭＯＳトランジスタ１３とカレントミラー回路を構成している。感熱素子であるダイオード２０は、ＰＭＯＳトランジスタ１６のドレインと接地の間に接続されている。そして、ダイオード２０とＰＭＯＳトランジスタ１６の接続点（第二温度電圧出力端子）からダイオード２０の順方向電圧すなわち温度電圧Ｖｆを出力する。コンパレータ２１は、反転入力端子に基準電圧Ｖｒｅｆを入力され、非反転入力端子に温度電圧Ｖｆを入力される。
【００２５】
ＰＭＯＳトランジスタ２２は、ゲートをコンパレータ２１の出力端子に接続され、ドレインをボルテージレギュレータ１００の出力トランジスタ２のゲートに接続されている。
【００２６】
以上のような構成の電源用集積回路は、以下のような動作をして回路を過熱から保護する機能を有する。
【００２７】
ＮＭＯＳトランジスタ１２のドレイン電流に基づいた電流は、カレントミラー回路によって、ＮＭＯＳトランジスタ１１と抵抗１８およびダイオード２０に供給される。コンパレータ２１は、基準電圧Ｖｒｅｆと温度電圧Ｖｆを比較し、その大小関係により、ＰＭＯＳトランジスタ２２を制御する。
【００２８】
温度電圧Ｖｆが基準電圧Ｖｒｅｆよりも高い場合は、コンパレータ２１の出力はハイレベルとなり、ＰＭＯＳトランジスタはＯＦＦする。結果として、ボルテージレギュレータ１００は通常動作となる。また、温度電圧Ｖｆが基準電圧Ｖｒｅｆよりも低い場合は、コンパレータ２１の出力はローレベル（過熱検出状態）となり、ＰＭＯＳトランジスタはＯＮする。結果として、ボルテージレギュレータ１００はシャットダウン状態となる。
【００２９】
次に、コンパレータ２１で比較を行う基準電圧Ｖｒｅｆと温度電圧Ｖｆに関係する抵抗１８とダイオード２０の温度特性について説明する。
【００３０】
ここで、ＮＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２は弱反転領域で動作している。これらのトランジスタにおいて、Ｗはゲート幅、Ｌはゲート長、Ｖｔｈは閾値電圧、Ｖｇｓはゲート・ソース間電圧、ｑは電子の電荷量、ｋはボルツマン定数、Ｔは絶対温度、Ｉｄ0及びｎはプロセスによって定まる定数とすると、ドレイン電流Ｉｄは、式１によって算出される。
Ｉｄ＝Ｉｄ0（Ｗ／Ｌ）ｅｘｐ｛（Ｖｇｓ−Ｖｔｈ）ｑ／ｎｋＴ｝・・・（１）
ｎｋＴ／ｑは熱電圧ＵTとすると、式２が成立する。
Ｉｄ＝Ｉｄ0（Ｗ／Ｌ）ｅｘｐ｛（Ｖｇｓ−Ｖｔｈ）／ＵT｝・・・（２）
よって、ＮＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２のゲート・ソース間電圧Ｖｇｓは、式３によって算出される。
Ｖｇｓ＝ＵTｌｎ[Ｉｄ／｛Ｉｄ0（Ｗ／Ｌ）｝]＋Ｖｔｈ・・・（３）
ＰＭＯＳトランジスタ１３、１４及び１５は、カレントミラー接続しているので、各々のアスペクト比（Ｗ／Ｌ）が等しければＰＭＯＳトランジスタ１３、１４及び１５のドレイン電流Ｉｄ３、Ｉｄ４及びＩｄ５は同一である。また、抵抗１８に流れる電流Ｉｒ１８およびダイオード２０に流れる電流Ｉｆもまた同一である。
【００３１】
弱反転動作するＮＭＯＳトランジスタ１１のゲート・ソース間電圧Ｖｇｓ１１から弱反転動作するＮＭＯＳトランジスタ１２のゲート・ソース間電圧Ｖｇｓ１２を減算した電圧（Ｖｇｓ１１−Ｖｇｓ１２）が抵抗１９に発生する。よって、この電圧（Ｖｇｓ１１−Ｖｇｓ１２）及び抵抗１９の抵抗値Ｒ１９に基づき、ドレイン電流Ｉｄ１２、及び抵抗１８に流れる電流Ｉｒ１８が式４によって算出される。
Ｉｒ１８＝Ｉｄ２＝（Ｖｇｓ１１−Ｖｇｓ１２）／Ｒ１９・・・（４）
よって、抵抗１８の抵抗値をＲ１８とすると、抵抗１８に発生する出力電圧、すなわち基準電圧Ｖｒｅｆは、式５によって算出される。
Ｖｒｅｆ＝Ｒ１８Ｉｒ１８
＝（Ｒ１８／Ｒ１９）（Ｖｇｓ１１−Ｖｇｓ１２）・・・（５）
ＮＭＯＳトランジスタ１１のゲート幅をＷ１１、ＮＭＯＳトランジスタ１１のゲート長をＬ１１、ＮＭＯＳトランジスタ１１の閾値電圧をＶｔｈ１、ＮＭＯＳトランジスタ１２のゲート幅をＷ１２、ＮＭＯＳトランジスタ１２のゲート長をＬ１２、ＮＭＯＳトランジスタ１２の閾値電圧をＶｔｈ２とし、ＮＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２の閾値電圧は等しい（Ｖｔｈ１＝Ｖｔｈ２）とすると、式（３）より基準電圧Ｖｒｅｆは、式６によって算出される。
Ｖｒｅｆ＝（Ｒ１８／Ｒ１９）ＵTｌｎ｛（Ｗ１２／Ｌ１２）／（Ｗ１１／Ｌ１１）｝・・・（６）
すなわち基準電圧Ｖｒｅｆは、抵抗１８と抵抗１９に同一の温度係数を有する抵抗を用いているため、プロセスで一意に決まる熱温度ＵT、抵抗比（Ｒ１８／Ｒ１９）、ＮＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２のアスペクト比（Ｗ／Ｌ）で決定される。このため、基準電圧にＥ／Ｄ型基準電圧を用いた場合と比較し、常温での製造バラツキによる基準電圧Ｖｒｅｆのバラツキは小さくなる。また、基準電圧Ｖｒｅｆは、プロセスで一意にきまる正の温度係数を有する。
【００３２】
一方で、ダイオードの電圧−電流式は、式７で表現される。
Ｉ＝Ｉｓ｛ｅｘｐ（Ｖｆ／ｍＶT）−１｝    ・・・（７）
ここで、Ｉｓはダイオードの飽和電流、ｍはダイオード固有の値、ＶTはダイオードの熱温度である。ダイオードの飽和電流Ｉｓと比較して、十分に大きい定電流Ｉｆを加えた場合のダイオードの順方向電圧、すなわち温度電圧Ｖｆは、式８によって算出される。
Ｖｆ＝ｌｎ（Ｉｆ／Ｉｓ）／（ｍＶT）      ・・・（８）
従って、ダイオードに流れる電流Ｉｆは、式９によって算出される。
Ｉｆ＝（１／Ｒ１９）ＵTｌｎ｛（Ｗ１２／Ｌ１２）／（Ｗ１１／Ｌ１１）｝・・・（９）
電流Ｉｆは、式９から抵抗値Ｒ１９の絶対値バラツキの影響を受ける。しかし、順方向電圧Ｖｆは、Ｉｆの対数の関係となるので、抵抗値バラツキの影響は少ない。
【００３３】
コンパレータ２１は、製造バラツキによる電圧の影響を受けない基準電圧Ｖｒｅｆと温度電圧Ｖｆを比較し、これらの電圧の大小関係により二値電圧を出力することとなる。
【００３４】
図４は、図１の過熱保護回路１０１の、基準電圧Ｖｒｅｆと温度電圧Ｖｆ及び検出信号ＶＤＥＴの温度特性を図示したものである。図１の過熱保護回路１０１において、基準電圧Ｖｒｅｆは正の温度係数、温度電圧Ｖｆは負の温度係数を持つ。このため、低い電源電圧で、見かけ上の感熱素子の温度係数を大きくとることができ、図３と比較して明らかなように、検出温度バラツキを小さくすることが可能となる。
【００３５】
例えば、基準電圧Ｖｒｅｆの温度係数を１ｍＶ／℃、温度電圧Ｖｆの温度係数を−２ｍＶ／℃、コンパレータ２１のランダムオフセット電圧が±１２ｍＶとすれば、感熱素子の見かけ上の温度係数は３ｍＶ／℃となるため、ランダムオフセットに起因する検出温度バラツキは±４℃と小さくすることが可能となる。
【００３６】
図５は、本実施形態の過熱保護回路の他の例を示す回路図である。
図５の過熱保護回路は、電流発生部にＮＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２と抵抗２８を備えている。抵抗２８は、ＰＭＯＳトランジスタ１４のドレインとＮＭＯＳトランジスタ１１のドレインとの間に接続されている。ＮＭＯＳトランジスタ１１は、ゲートをＰＭＯＳトランジスタ１４のドレインと接続され、ソースを接地されている。ＮＭＯＳトランジスタ１２は、ゲートをＮＭＯＳトランジスタ１１のドレインに接続され、ドレインをＰＭＯＳトランジスタ１３のドレインと接続され、ソースを接地されている。
【００３８】
ＮＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２は、ソースとバックゲートとが同電位となるので、トランジスタ１１の閾値電圧Ｖｔｈ１およびトランジスタ１２の閾値電圧Ｖｔｈ２はＮＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２のプロセスばらつきだけに依存して、他の素子のプロセスばらつきに依存しない。よって、温度に依存しない基準電圧Ｖｒｅｆがより安定に発生する。
【００３９】
過熱保護回路の電流発生部をこのように構成しても、図１の回路と同様の効果が得られる。
【００４０】
［第二実施形態］
図６は、過熱保護回路１０１において、検出温度と解除温度にヒステリシスを持たせた回路の一例である。
図６の過熱保護回路１０１は、抵抗１８の代わりに、抵抗２５と２６を直列に接続し、抵抗２６と並列にＮＭＯＳトランジスタ２７を設けられている。ＮＭＯＳトランジスタ２７は、ゲート端子にコンパレータ２１の出力端子を接続されている。
【００４１】
コンパレータ２１が通常状態のハイレベルを出力していると、ＮＭＯＳトランジスタ２７はＯＮしている。従って、このときの基準電圧Ｖｒｅｆは式１０によって算出される。
Ｖｒｅｆ＝（Ｒ２５／Ｒ１９）（Ｖｇｓ１１−Ｖｇｓ１２）・・・（１０）
一方、コンパレータ２１が過熱検出状態のローレベルを出力していると、ＮＭＯＳトランジスタ２７はＯＦＦしている。このときの基準電圧Ｖｒｅｆは式１１によって算出される。
Ｖｒｅｆ＝｛（Ｒ２５＋Ｒ２６）／Ｒ１９｝（Ｖｇｓ１１−Ｖｇｓ１２）・・・（１１）
従って、図７に示すように、温度上昇時の検出温度と、温度下降時の解除温度にヒステリシスを設けることが可能となる。図６のように過熱保護回路１０１を構成した電源用集積回路であっても、図１の電源用集積回路と同様な効果がある。
【００４２】
図８は、検出温度と解除温度にヒステリシスを持たせた過熱保護回路の他の例である。
図８の過熱保護回路１０１は、直列に接続した抵抗３０と３１と、各抵抗の電圧、すなわち基準電圧Ｖｒｅｆ１及び２を比較するコンパレータ３２及び３３と、各コンパレータの信号を入力するラッチ回路３４とを備える。
【００４３】
コンパレータ３２は、ＮＭＯＳトランジスタ１２のドレイン電流に基づいた電流によって抵抗３０で発生する基準電圧Ｖｒｅｆ２を非反転入力端子に入力し、温度電圧Ｖｆを反転入力端子に入力している。
【００４４】
コンパレータ３３は、ＮＭＯＳトランジスタ１２のドレイン電流に基づいた電流によって抵抗３１と抵抗３０で発生する基準電圧Ｖｒｅｆ１を反転入力端子に入力し、温度電圧Ｖｆを非反転入力端子に入力している。
【００４５】
コンパレータ３２は、比較結果をラッチ回路３４のセット端子Ｓに出力する。コンパレータ３３は、比較結果をラッチ回路３４のリセット端子Ｒに出力する。
【００４６】
抵抗３０及び３１で発生する基準電圧Ｖｒｅｆ１及びＶｒｅｆ２は次式となる。
Ｖｒｅｆ１＝｛（Ｒ３０＋Ｒ３１）／Ｒ１９｝（Ｖｇｓ１１−Ｖｇｓ１２）・・・（１２）
Ｖｒｅｆ２＝（Ｒ３０／Ｒ１９）（Ｖｇｓ１１−Ｖｇｓ１２）・・・（１３）
図９は、図８の過熱保護回路１０１の温度特性とラッチ回路３４が出力する検出信号の関係を示した図である。温度が上昇し、Ｖｆ＜Ｖｒｅｆ２となる場合に、ラッチ回路３４はセット状態となり、出力Ｑｘはローレベルとなる。その状態で温度が低下し、Ｖｆ＞Ｖｒｅｆ１となる場合にラッチ回路３４はリセット状態となり、出力Ｑｘはハイレベルとなる。従って、図９に示すように、温度上昇時の検出温度と、温度下降時の解除温度にヒステリシスを設けることが可能となる。図８のように過熱保護回路１０１を構成した電源用集積回路であっても、図１の電源用集積回路と同様な効果がある。
【００４７】
［第三実施形態］
図１０は、第三の過熱保護回路を備えた電源用集積回路の回路図である。
図１との違いはＰＭＯＳトランジスタ１６を削除し、定電流源１００１を追加した点である。接続としては、定電流源１００１はコンパレータ２１の非反転入力端子およびダイオード２０に接続されている。
【００４８】
次に第三の過熱保護回路を備えた電源用集積回路の動作について説明する。
定電流源１００１は温度によるバラツキの生じないバイアス電流を発生させている。ダイオードに流れる定電流に温度によるバラツキが生じないため、温度電圧Ｖｆは温度によらず傾きが一定となる。このためコンパレータ２１は、製造バラツキによる電圧の影響を受けない基準電圧Ｖｒｅｆと温度によらず傾きが一定な温度電圧Ｖｆを比較し、これらの電圧の大小関係により二値電圧を出力することとなる。よって基準電圧Ｖｒｅｆ、温度電圧Ｖｆとも温度の影響を受けないため、検出温度バラツキをさらに小さくすることが可能となる。
【００４９】
以上記載したように、第三の過熱保護回路を備えた電源用集積回路は、ダイオードに流す定電流に、温度によるバラツキの生じない定電流源を用いることによって、検出温度バラツキをさらに小さくすることが可能となる。
【００５０】
［第四実施形態］
図１１は、第四の過熱保護回路を備えた電源用集積回路の回路図である。
図１との違いは、ＰＭＯＳトランジスタ１５と抵抗１８を削除し、コンパレータ２１の反転入力端子をＮＭＯＳトランジスタ１２のソースに接続した点である。
【００５１】
次に第四の実施形態の過熱保護回路を備えた電源用集積回路の動作について説明する。
抵抗１９にて発生するＶｒｅｆ３は次式となる。
【００５２】
Ｖｒｅｆ３＝（Ｖｇｓ１１−Ｖｇｓ１２）                          ・・・（１４）
式１４に示すようにＶｒｅｆ３は、抵抗によらずプロセスで一意に決まる熱温度ＵT
、ＮＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２のアスペクト比（Ｗ／Ｌ）で決定される。このため、Ｖｒｅｆ３はＮＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２のアスペクト比（Ｗ／Ｌ）を調整することで、正の温度係数を持ち、バラツキの少ない電圧を出力することができる。正の温度係数を持つＶｒｅｆ３と負の温度係数を持つ温度電圧Ｖｆはコンパレータ２１で比較される。このため検出温度バラツキを小さくすることが可能となる。
【００５３】
以上記載したように、第四の過熱保護回路を備えた電源用集積回路は、コンパレータ２１の反転入力端子をＮＭＯＳトランジスタ１２のソースに接続することで、検出温度ばらつきを小さくすることが可能となる。
【００５４】
なお、本実施形態では感熱素子をダイオードとして説明したが、同様の温度特性を示す素子であれば、ダイオードに限るものではない。例えば、ダイオード接続したバイポーラトランジスタを用いても良い。
【符号の説明】
【００５５】
１  誤差増幅回路
４  基準電圧回路
２１、３２、３３  コンパレータ
３４  ラッチ回路
１００  ボルテージレギュレータ
１０１  過熱保護回路
１０２  Ｅ／Ｄ型基準電圧回路
１０３  基準電圧調整回路
【図１】
0005491223.tif 000002
【図２】
0005491223.tif 000003
【図３】
0005491223.tif 000004
【図４】
0005491223.tif 000005
【図５】
0005491223.tif 000006
【図６】
0005491223.tif 000007
【図７】
0005491223.tif 000008
【図８】
0005491223.tif 000009
【図９】
0005491223.tif 000010
【図１０】
0005491223.tif 000011
【図１１】
0005491223.tif 000012