(57)【特許請求の範囲】
【請求項１】
光電変換部と前記光電変換部の電荷を転送する転送トランジスタとを有する画素を複数含む画素配列と
前記画素配列に含まれる複数の画素からの信号が読み出される、複数の共通出力線と、
前記複数の転送トランジスタを順次駆動するための転送用走査部と、
前記共通出力線へ出力された信号を処理する信号処理部と、を有し、
前記画素配列が第１の半導体基板に配され、前記複数の共通出力線及び前記信号処理部が第２の半導体基板に配された固体撮像装置であって、
前記転送トランジスタのゲートに供給されるパルスの振幅を、前記第２の半導体基板に配された前記信号処理部を構成するトランジスタのゲートに供給される振幅よりも大きくするためのレベルシフト部を有し、
前記レベルシフト部が前記第１の半導体基板に配されており、
前記転送用走査部が前記第２の半導体基板に配されていることを特徴とする固体撮像装置。
【請求項２】
前記画素は、
前記光電変換部で生じた電荷に基づく信号を増幅する増幅部を有することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記転送トランジスタと前記転送用走査部との間の経路に配され、前記転送用走査部からの信号をバッファする転送用バッファ部を有し、
前記レベルシフト部は前記転送用バッファ部に含まれることを特徴とする請求項１または２のいずれかに記載の固体撮像装置。
【請求項４】
前記各画素はリセット部を有し、
前記リセット部を順次駆動するためのリセット用走査部と、
前記リセット部と前記リセット用走査部との間の経路に配され、前記リセット用走査部からの信号をバッファするリセット用バッファ部とを有することを特徴とする請求項１〜３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記各画素はリセット部を有し、
前記リセット部を順次駆動するためのリセット用走査部とを有し、
前記転送用走査部と前記リセット用走査部とが共通であることを特徴とする請求項３に記載の固体撮像装置。
【請求項６】
前記各画素はリセットトランジスタを有し、前記転送トランジスタは第１導電型のＭＯＳトランジスタであり、前記リセットトランジスタは第２導電型のＭＯＳトランジスタであり、前記増幅部は第２導電型のトランジスタにより構成されるソースフォロワを含むことを特徴とする請求項２に記載の固体撮像装置。
【請求項７】
前記転送用走査部は、Ｄフリップフロップにより構成されるシフトレジスタを含むことを特徴とする請求項１〜６のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に関し、具体的には、光電変換部と周辺回路部とを別基板に分けて構成した固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置において、光電変換部と周辺回路部とを別基板に分けて形成し、それらをマイクロバンプ等で電気的に接続する構成が知られている。特許文献１には、垂直走査部、水平走査部等の光電変換部から信号を読みだすための周辺回路が、光電変換部が配された第１の半導体基板とは別の第２の半導体基板に配されている構成が開示されている。そして第２の半導体基板に配されたトランジスタは、画素部に比べるとリーク電流を気にする必要が小さい。そのため、微細化された第２の半導体基板に配されるトランジスタはＣＭＯＳプロセスを用いてゲート絶縁膜を薄くすると記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１７０４４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１においては光電変換部の電荷を転送する転送トランジスタを駆動するためのパルスの振幅に関しての検討が充分でなかった。転送トランジスタのゲートに供給するパルス振幅は画素の他のトランジスタもしくは周辺回路のトランジスタに比べて大きくすることが必要な場合がある。この理由を説明する。
【０００５】
光電変換部において電荷を蓄積する期間中に転送トランジスタのチャネルから電荷が漏れこみ暗電流となる場合がある。そのため蓄積期間中に転送トランジスタのゲートに供給される電圧は、他のトランジスタのオフ電圧よりも更に低い電圧（ＰＭＯＳトランジスタであれば高い電圧）とするのが好ましい。したがって画素部の他のトランジスタ、周辺回路のトランジスタに比べてゲートに供給される電圧の範囲は大きくなる。
【０００６】
しかしながら特許文献１においては、転送トランジスタに供給するパルス振幅を他のトランジスタに供給されるパルス振幅に比べて大きくするための回路の開示は無い。したがって当然上記回路をどこに配置するかの検討も行なわれておらず、配置によっては低電源電圧が阻害される場合があった。
【０００７】
本発明は上記課題に鑑み、転送トランジスタからの暗電流を抑制しつつ、第２の半導体基板の低電源圧化を両立することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は上記課題に鑑み、光電変換部と前記光電変換部の電荷を転送する転送トランジスタとを有する画素を複数含む画素配列と前記画素配列に含まれる複数の画素からの信号が読み出される、複数の共通出力線と、前記複数の転送トランジスタを順次駆動するための転送用走査部と、前記共通出力線へ出力された信号を処理する信号処理部と、を有し、前記画素配列が第１の半導体基板に配され、前記複数の共通出力線及び前記信号処理部が第２の半導体基板に配された固体撮像装置であって、前記転送トランジスタのゲートに供給されるパルスの振幅を、前記第２の半導体基板に配された前記信号処理部を構成するトランジスタのゲートに供給される振幅よりも大きくするためのレベルシフト部を有し、該レベルシフト部が前記第１の半導体基板に配されている。
【発明の効果】
【０００９】
本発明によれば、転送トランジスタのチャネルで生じる暗電流を抑制しつつ、周辺回路が配された半導体基板の低電源圧化を達成することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の画素の等価回路図の一例である。
【図２】実施例１の固体撮像装置の平面図である。
【図３】実施例２の固体撮像装置の平面図である。
【図４】実施例３の固体撮像装置の平面図である。
【図５】実施例１の固体撮像装置の電気的接続を示すための断面図である。
【図６】本発明の固体撮像装置の等価回路の一例である。
【図７】本発明のレベルシフト部の等価回路の一例である。
【発明を実施するための形態】
【００１１】
まず本発明の固体撮像装置の画素の構成に関して説明する。
【００１２】
図１（ａ）、（ｂ）に本発明の画素の等価回路図を示す。ここでは１画素のみを示すが実際には画素を複数含んで画素配列が構成される。
１０１は光電変換部である。光電変換により正孔と電子を生じる。例えばフォトダイオードが用いられる。
１０２は転送部である。光電変換部の電荷を転送する。例えばＭＯＳトランジスタ（転送ＭＯＳトランジスタ）が用いられる。
１０３は信号読み出し用のフローティング部となるノードである。転送部により光電変換部の電荷が転送される際に電位がフローティング状態となる。フローティング部には例えばフローティングディフュージョン（ＦＤ）が含まれる。ＦＤは第１の半導体基板に配される。
１０４はリセット部である。少なくともフローティング部の電位を基準電位に設定する。または転送部と同時にオン状態とすることにより光電変換部の電位を基準電位に設定する。例えばＭＯＳトランジスタ（リセットＭＯＳトランジスタ）が用いられる。
１０５は増幅部である。光電変換部で生じた電荷対のうち一方の電荷に基づく信号を増幅して出力する。例えばＭＯＳトランジスタが用いられ、この場合には増幅部のＭＯＳトランジスタ（増幅ＭＯＳトランジスタ）のゲートとＦＤとが電気的に接続された構成となる。
１０６は転送部の動作を制御するための転送制御線である。１０７はリセット部の動作を制御するためのリセット制御線である。転送部、リセット部がＭＯＳトランジスタの場合にはＭＯＳトランジスタのゲートに該トランジスタがオン、オフするパルスを伝達する配線である。
１０８は共通出力線である。増幅部で増幅された信号が出力される。画素配列に含まれる複数の画素からの信号が読み出される。
１０９は定電流源である。増幅部へバイアス電流を供給するためのものである。本回路構成においては増幅ＭＯＳトランジスタをソースフォロワ動作させるためのバイアス電流を供給するものである。
【００１３】
Ｖ１は図１（ａ）において増幅ＭＯＳトランジスタ及びリセットＭＯＳトランジスタのドレインに供給される電圧である。ここでは共通電圧で記載しているが別電源とすることも可能である。Ｖ２は図１（ａ）において定電流源１０９ａに供給される電圧である。
【００１４】
Ｖ３は図１（ｂ）においてリセットＭＯＳトランジスタのドレインに供給される電圧である。Ｖ４は図１（ｂ）において増幅ＭＯＳトランジスタのドレインに供給される電圧である。Ｖ５は図１（ｂ）において定電流源１０９ｂに供給される電圧である。
【００１５】
画素を構成する要素のうち、ｐｉｘＡは第１の半導体基板に配される部分を示し、ｐｉｘＢは第２の半導体基板に配される部分を示している。ｐｉｘＡ、ｐｉｘＢにより画素ｐｉｘが構成される。
【００１６】
ここで図１（ａ）と（ｂ）との違いについて説明する。異なる部材にはそれぞれ添字ａ、ｂを振って区別している。具体的には、増幅ＭＯＳトランジスタ及びリセットＭＯＳトランジスタの導電型が異なり、図１（ａ）においてはＮＭＯＳトランジスタが用いられ、図１（ｂ）においてはＰＭＯＳトランジスタが用いられる。これに対応してそれぞれのトランジスタ、電流源に供給される電圧も異なっている。
【００１７】
図１（ａ）において、Ｖ１は例えば５Ｖ、３．３Ｖなどの電源電圧である。Ｖ２はＶ１よりも低い電圧であり、例えば接地電位である。これに対して図１（ｂ）のＶ３、Ｖ４は、接地電位などの相対的に低い電位であり、Ｖ５は３．３Ｖ、１．８ＶなどのＶ３に比べて高い電圧である。
【００１８】
図１（ｂ）は増幅ＭＯＳトランジスタがＰＭＯＳトランジスタである。光電変換部は信号電荷として電子を用いる構成となっており、入射光量が大きい場合に、ＰＭＯＳトランジスタのゲート電位は下がる。これに応じてＰＭＯＳトランジスタのソース電位は暗い場合に比べて上昇する方向である。つまり、リセット時に比べて信号振幅が大きい時の共通出力線の駆動を駆動力が高い状態で行なうことが可能になる。したがって図１（ａ）の構成に比べて読み出し速度という観点で有利である。従来であれば、このような構成を同一半導体基板に配していたため、画素内でウエルを分ける等、構造として複雑となってしまっていた。これに対して本発明のように、別基板に分けて構成することにより、このような弊害を抑制することが可能となる。更に動作電圧範囲も図１（ｂ）の方が狭くすることが可能となり、低電源電圧化という観点で有利である。
【００１９】
この本質は、増幅ＭＯＳトランジスタがＰＭＯＳトランジスタである点ではなく、信号電荷と逆極性のＭＯＳトランジスタを用いることである。つまり、信号電荷が電子の場合には増幅ＭＯＳトランジスタ及びリセットＭＯＳトランジスタにＰＭＯＳトランジスタ、信号電荷がホールの場合にはＮＭＯＳトランジスタを用いる点である。転送トランジスタの導電型で言えば、転送ＭＯＳトランジスタが第１導電型のＭＯＳトランジスタであり、増幅ＭＯＳトランジスタ及びリセットトランジスタが第１導電型と逆導電型の第２導電型のトランジスタとなる。
【００２０】
以上、画素の構成に関して説明したがこれら構成に限定されない。例えば増幅トランジスタとして接合型電界効果型トランジスタ（ＪＦＥＴ）を用いることもできる。また光電変換部としてホールを信号電荷として用いる構成としてもよい。この場合には転送トランジスタをＰＭＯＳトランジスタとすればよい。また複数の光電変換部で増幅トランジスタ、リセットトランジスタを共有する構成としても良いし、別途増幅トランジスタと直列に選択トランジスタを用いる構成としてもよい。また複数の半導体基板への画素の構成を振り分ける例としては上記の構成に限られない。上記構成以外にも、リセットＭＯＳトランジスタ、増幅ＭＯＳトランジスタを第１の半導体基板に配しても良い。しかしながら共通出力線は第２の半導体基板に配する必要がある。更に画素に、増幅ＭＯＳトランジスタ、リセットＭＯＳトランジスタを設けずに、転送ＭＯＳトランジスタにより光電変換部の電荷を直接共通出力線へ出力する構成としてもよい。
【００２１】
以下、実施例を挙げて本発明の特徴部分に関して説明する。以下の説明では、転送部、リセット部、増幅部としてＭＯＳトランジスタを用いる例で説明を行なう。また信号電荷として電子を用いる構成で説明を行なう。ホールを用いる場合には少なくとも第１の半導体基板に配される画素の各半導体領域の導電型を逆導電型とすればよい。
【００２２】
（実施例１）
本実施例では、第１の半導体基板に画素を構成する光電変換部と転送ＭＯＳトランジスタとＦＤとが配されている。更に、第１の半導体基板に転送ＭＯＳトランジスタを順次駆動するための転送用走査部と、転送ＭＯＳトランジスタのゲートと転送用走査部との間の経路に配され、転送用走査部からの駆動信号をバッファする転送用バッファ部とが配されている。転送用バッファ部内にレベルシフト部を有している。このレベルシフト部は、転送トランジスタのゲートに供給されるパルスの振幅を、第２の半導体基板に配される転送用走査部もしくは信号処理部のうち少なくとも一方を構成するトランジスタのゲートに供給されるパルス振幅よりも大きくする機能を有する。
【００２３】
第２の半導体基板には画素を構成するリセットＭＯＳトランジスタと増幅ＭＯＳトランジスタとが配されている。更にリセットＭＯＳトランジスタを駆動するリセット用走査部とリセットＭＯＳトランジスタのゲートとリセット用走査部との間の経路にリセット用走査部からの駆動信号をバッファするリセット用バッファ部とを備えている。更に第２の半導体基板には各走査部にクロックパルスを供給するタイミングジェネレータ及び共通出力線へ出力された信号を処理するための信号処理部が配されている。
【００２４】
図２に本実施例の半導体基板上の具体的なレイアウトの一例を示す。
【００２５】
図２（ａ）は第１の半導体基板上のレイアウト、図２（ｂ）は第２の半導体基板上でのレイアウトを示す。図２（ａ）、（ｂ）の配置位置の関係は図面の配置位置に略一致している。
２０１Ａは第１の半導体基板、２０１Ｂは第２の半導体基板である。２０２は画素配列を示す。２０２Ａには画素を構成する要素のうち、光電変換部、転送ＭＯＳトランジスタ及びＦＤが配されている。
２０２Ｂには画素を構成する要素のうち、リセットＭＯＳトランジスタ、増幅ＭＯＳトランジスタが配されている。
２０３Ａは転送用バッファ部である。２０３Ｂはリセット用バッファ部である。２０４Ａは転送用走査部である。２０４Ｂはリセット用走査部である。それぞれ画素配列中の画素に対して駆動パルスを供給する。具体的にはシフトレジスタ、アドレスデコータで構成される。走査部は画素配列の複数の画素を順次選択する機能を有していればよい。
２０５Ａは転送用バッファ部２０３Ａから出力された駆動パルスを伝達する転送制御線である。２０５Ｂはリセット用バッファ部２０３Ｂから出力された駆動パルスを伝達するリセット制御線である。
２０６はタイミングジェネレータである。各走査部及びバッファ部に対してクロックを供給可能な構成となっている。
２０７は信号処理部である。一例として複数の画素からの信号を並列に処理可能な回路である。具体的には画素列毎に設けられた増幅器、ＣＤＳ回路、ＡＤ変換器などである。複数のトランジスタを含んで構成され、これらのトランジスタは通常のスイッチもしくは演算増幅器の一部として機能している。
２０８は水平出力線である。水平出力線２０８は信号処理部２０７により並列に処理された後、直列信号に変換された信号を外部に読み出す。
２０９は水平走査部である。信号処理部２０７で処理された後の信号を直列信号に変換すべく順次パルスを供給する。上述の走査部と同様に信号処理部２０７で並列処理された信号を順次選択する機能を有していればよい。
２１０は水平出力線２０８から出力された信号を増幅して外部に出力する増幅部である。増幅部２１０は必要に応じて設けられる。
【００２６】
第１の半導体基板に配されたＦＤと第２の半導体基板に配された増幅ＭＯＳトランジスタのゲートとが電気的に接続されている。更に、タイミングジェネレータと転送用走査部とがタイミングジェネレータからのパルスを受けることが可能なように電気的に接続されている。
【００２７】
図５に第１の半導体基板と第２の半導体基板との電気的接続を説明するための断面図を示す。
５０１Ａは第１の半導体基板、５０２は第２の半導体基板である。５０３Ａは転送用バッファ部、５０３Ｂはリセット用バッファ部である。５０４Ａは転送用走査回路、５０４Ｂはリセット用走査回路である。５０６はタイミングジェネレータである。転送用走査回路５０４Ａ、リセット用走査回路５０４Ｂの動作を制御するためのタイミングを生成する。
５０７は光電変換部において生じた電子を蓄積可能なＮ型の半導体領域である。光電変換部はＮ型半導体領域５０７を含んで、例えば、埋め込み型のフォトダイオードを形成している。
５０８は第１の半導体基板上に絶縁膜を介して配されたゲート電極である。供給されるパルスによりＮ型半導体領域５０７の電荷をＦＤへ転送する。５０９はＮ型の半導体領域で形成されたＦＤである。光電変換部で生じた電子が転送される領域である。
５１０、５１７、５２０、５２３、５２６、５２９、５３３は素子分離領域である。隣接する素子間にチャネルが生じないように分離するものである。
５１１はＦＤと電気的に接続されたコンタクトプラグである。ＦＤ上に設けられたコンタクトホールを導電体により充填することにより形成される。
５１２は電気的接続部である。第１の半導体基板と第２の半導体基板とを電気的に接続する。ここでは第１の半導体基板に配されたＦＤと、第２の半導体基板に配されたリセットＭＯＳトランジスタのソースとを電気的に接続する。５１３はコンタクトプラグである。リセットＭＯＳトランジスタのソース領域上に設けられたコンタクトホールを導電体により充填することにより形成される。
５１４はリセットトランジスタのソース領域である。画素の等価回路が図１（ａ）の場合にはＮ型の半導体領域により形成され、図１（ｂ）の場合には、Ｐ型の半導体領域で形成される。５１５は第２の半導体基板上に絶縁膜を介して配されたゲート電極である。供給されるパルスによりリセットＭＯＳトランジスタの導通を制御する。５１６はリセットトランジスタのドレイン領域である。所定の電圧が供給され、リセットＭＯＳトランジスタを導通させることによりＦＤの電荷を排出する。さらに転送ＭＯＳトランジスタを同時に導通させることによりＮ型の半導体領域５０７の電荷をも排出させてもよい。
５１８は転送用バッファ部を構成するＭＯＳトランジスタのソース、ドレイン領域である。５１９は転送バッファ部を構成するトランジスタのゲート電極である。ここでは画素部と同導電型のＮＭＯＳトランジスタのみを図示したが、さらにＮ型のウエルを設けてＰＭＯＳトランジスタを配してもよい。
５２１はリセット用バッファ部を構成するＭＯＳトランジスタのソース、ドレイン領域である。５２２はリセットバッファ部を構成するＭＯＳトランジスタのゲート電極である。転送用バッファ部と同様に更に逆導電型のＭＯＳトランジスタを設けてもよい。
５２４は転送走査部を構成するＭＯＳトランジスタのソース、ドレイン領域である。５２５は転送バッファ部を構成するＭＯＳトランジスタのゲート電極である。バッファ部と同様に更に逆導電型のＭＯＳトランジスタを設けてもよい。
５２７はリセット走査部を構成するトランジスタのソース、ドレイン領域である。５２８はリセット走査部を構成するトランジスタのゲート電極である。転送走査部と同様に更に逆導電型のＭＯＳトランジスタを設けてもよい。
５３０はタイミングジェネレータ５０６と、転送走査部５０４Ａ、リセット走査部５０４Ｂとを電気的に接続するための電気的接続部である。
５３１はタイミングジェネレータを構成するトランジスタのソース、ドレイン領域である。５３２はタイミングジェネレータを構成するトランジスタのゲート電極である。上述の部材と同様に更に逆導電型のＭＯＳトランジスタを設けてもよい。
【００２８】
本図においては増幅ＭＯＳトランジスタを不図示であるが光電変換部ごともしくは複数の光電変換部ごとに増幅トランジスタを設けてもよい。この場合には増幅トランジスタは第２の半導体基板に配され、そのゲートが電気的接続部５０２に接続される。
【００２９】
図６に転送用走査部、リセット用走査部、転送バッファ部、リセットバッファ部のブロック図を示す。ここでは転送用走査部、リセット用走査部とを同一の回路構成にて示しているが、実際は両半導体基板に分けて配されている。
【００３０】
図５に示した走査部及びバッファ部を構成するトランジスタは本図の回路構成の一部を構成するものである。
【００３１】
転送バッファ部６０３ＡはＡＮＤ回路と転送用走査部からのパルスの振幅を変換するレベルシフト部６０５とを含んで構成されている。ＡＮＤ回路の一方の入力にｐｔｘが入力され、他方の入力には転送用走査部からのパルスが入力される。両者の論理をとることにより、転送ＭＯＳトランジスタのゲートに駆動パルスを供給する。
【００３２】
リセットバッファ部はＡＮＤ回路を含んで構成されている。ＡＮＤ回路の一方の入力にはｐｒｅｓが入力され、他方の入力にはリセット用走査部からのパルスが入力される。両者の論理をとることにより、リセットトランジスタのゲートに駆動パルスを供給する。
【００３３】
ここでｐｔｘとｐｒｅｓは外部から第１及び第２の半導体基板に直接供給されてもよいし、タイミングジェネレータを介して供給されてもよい。
【００３４】
走査部はＤフリップフロップにより構成されるシフトレジスタである。タイミングジェネレータからｓｔａｒｔ、ｃｌｋ、ｒｅｓｅｔパルスそれぞれが供給され動作を行なう。
【００３５】
次にレベルシフト部に関して説明する。図７に等価回路を示す。
【００３６】
レベルシフト部は、ＰＭＯＳトランジスタ７１及びＮＭＯＳトランジスタ７２を含む。ＰＭＯＳトランジスタ７１は、ドレインが出力ノード７４及び転送制御線を介して転送ＭＯＳトランジスタのゲートに接続され、電圧ＶＡがソースに供給される。電圧ＶＡは例えば５Ｖである。ＮＭＯＳトランジスタ７２は、ドレインが出力ノード７４及び転送制御線を介して転送ＭＯＳトランジスタ１４のゲートに接続され、基準電圧ＶＢがソースに供給される。電圧ＶＢは、電圧ＶＡと符号が反対の電圧である。電圧ＶＢは、例えば−１．２Ｖである。ＰＭＯＳトランジスタ７１のドレインは、ＮＭＯＳトランジスタ７２のドレインに接続されている。ＰＭＯＳトランジスタ７１及びＮＭＯＳトランジスタ７２のゲートは、いずれも、入力ノード７３に接続されている。入力ノード７３にはパルス振幅としてＶＡ−ＶＢよりも振幅の小さいパルスが供給される。
【００３７】
ここでＰＭＯＳトランジスタがオフする場合を考える。ＰＭＯＳトランジスタ７１のゲートとソースとの間には、電圧ＶＡと電圧ＶＢとの差の電圧Ｖｇｓ７１が発生する。例えば、電圧ＶＡが５Ｖ、電圧ＶＢが−１．２Ｖの場合、
Ｖｇｓ７１＝５Ｖ−（−１．２Ｖ）＝６．２Ｖ・・・数式１
が発生する。つまりゲート絶縁膜には６．２Ｖの電圧が印加される。
【００３８】
したがって電源電圧と接地電位との間で動作するトランジスタに比べて高電圧がゲート絶縁膜に印加されるため、ゲート絶縁膜を厚くする等、第２の半導体基板のＭＯＳトランジスタとは異なる構成が必要となる。
【００３９】
同様に転送ＭＯＳトランジスタのゲート絶縁膜にもオン時とオフ時とでゲートに５Ｖ、−１．２Ｖが印加されるため６．２Ｖが印加される。このため転送バッファ部のＭＯＳトランジスタと同じ理由で異なる構成にする必要がある。
【００４０】
ここで、バッファ部を第２の半導体基板に配すると、最も広い電圧範囲の供給されるバッファ部のトランジスタに供給される電圧範囲に応じてゲート絶縁膜等が決まる。したがって、第２の半導体基板に配されるＭＯＳトランジスタのゲート絶縁膜の厚さが、第１の半導体基板のトランジスタと同等の厚さとなってしまい、低電圧動作との両立が困難となる。
【００４１】
したがって転送ＭＯＳトランジスタと転送バッファ部のＭＯＳトランジスタとを第１の半導体基板に集めて構成することにより、第２の半導体基板は第１の半導体基板よりも低電圧用のＭＯＳトランジスタのみにより構成することが可能となる。バッファ部を第１の半導体基板に配することによって、供給される電圧範囲が広いトランジスタを第１の半導体基板に集めることが可能となり、第２の半導体基板のゲート絶縁膜を薄くすることが可能となる。もしくは第２の半導体基板に配されるトランジスタを低電源圧で動作するトランジスタで統一することが可能となる。具体的には、図１（ａ）の回路を用いた場合には、第１の半導体基板の電圧範囲が６．２Ｖであるのに対して、第２の半導体基板の動作電圧範囲を５Ｖもしくは３．３Ｖ（Ｖ１−Ｖ２）とすることが可能である。
【００４２】
更に、画素回路として図１（ｂ）の構成を採用した場合には、第２の半導体基板のＭＯＳトランジスタに供給される電圧範囲を更に小さくすることが可能となる。リセットＭＯＳトランジスタ、増幅ＭＯＳトランジスタにＰＭＯＳトランジスタを用いることにより更に電圧範囲を小さくできる。転送ＭＯＳトランジスタのゲートに供給される電圧範囲は６．２Ｖ（−１．２Ｖ≦Ｖｔｘ≦５Ｖ）である。これに対して、リセットトランジスタのゲートに供給される電圧範囲を１．７Ｖ（３．３Ｖ≦Ｖｒｅｓ≦５Ｖ）とすることが可能となる。
【００４３】
本実施例の構成によれば転送トランジスタのチャネルからの光電変換部への電荷の漏れこみを抑制しつつ、且つ、第２の半導体基板の低電源電圧化を達成することが可能となる。
【００４４】
（実施例２）
本実施例の実施例１との違いは転送用走査部を第２の半導体基板に配した点であり、その他の構成は実施例１と同様である。図３に各半導体基板上での各構成部の配置を示す。実施例１と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。
【００４５】
実施例１で説明したように転送用走査部は単に順次駆動用のパルスを出力可能な構成であれば良く、広範囲の電圧を供給する必要がない。したがって、リセット用走査部と共通の構成とし、第２の半導体基板に配すれば、回路面積も縮小することが可能となり、光電変換部の面積を拡大できるため好ましい。
【００４６】
更に図４に本実施例の変形例を示す。図３においては第２の半導体基板に走査部を配したが、図４の構成のように第１の半導体基板に走査部を共通で設けてもよい。
【００４７】
以上本発明に関して具体的に実施例を示したが、本発明はこれに限るものではなく発明の主旨を越えない限り適宜変更可能である。
【００４８】
実施例においては転送ＭＯＳトランジスタのゲートにオフ時に供給される電圧が通常のＭＯＳトランジスタに供給されるオフ時の電圧よりも低い場合を説明した。しかし転送ＭＯＳトランジスタのゲートにオン時に供給される電圧が通常のＭＯＳトランジスタに供給されるオン時の電圧よりも高ければ適用することができる。
【００４９】
また画素構成に関して、第１の半導体基板に光電変換部、転送ＭＯＳトランジスタ、ＦＤが配された構成を示したがこれに限られない。増幅ＭＯＳトランジスタ、リセットＭＯＳトランジスタのいずれか一方もしくは両方を第１の半導体基板に配してもよい。更に選択ＭＯＳトランジスタを設けた場合に、選択ＭＯＳトランジスタまでを第１の半導体基板に配することもできる。
【００５０】
またレベルシフト部を転送用走査回路と転送ＭＯＳトランジスタのゲートとの間に配されたバッファ部に設けた構成で説明したがこれに限られない。転送用走査部自体がパルス振幅の広い回路を用いることもでき、その場合には、転送用走査部がレベルシフト部を有していることになる。
【００５１】
またレベルシフト部の機能としては、転送トランジスタのゲートに供給されるパルスの電圧範囲を、第２の半導体基板に配された転送用走査部もしくは信号処理部のうち少なくとも一方を構成するトランジスタのゲートに供給される電圧範囲よりも広くすればよい。
【符号の説明】
【００５２】
１０１  光電変換部
１０２  転送トランジスタ
１０８  共通出力線
２０４Ａ  転送用走査部
２０７  信号処理部
６０５  レベルシフト部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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