(57)【特許請求の範囲】
【請求項１】
下部電極層上に、複数の微小導電体が隙間を介して集合したナノマテリアル集合層を形成する工程と、
前記ナノマテリアル集合層の下部の前記隙間に犠牲材料を侵入させて犠牲層を形成する工程と、
前記ナノマテリアル集合層における前記犠牲層上の部分の下部の前記隙間に強化材料を侵入させて、強化層を形成する工程と、
前記ナノマテリアル集合層における前記強化層上の部分の前記隙間に導電性材料を侵入させて、上部電極層を形成する工程と、
前記犠牲材料を除去する工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。
【請求項２】
下部電極層上に、複数の微小導電体が隙間を介して集合したナノマテリアル集合層を形成する工程と、
前記ナノマテリアル集合層の下部の前記隙間に強化材料を侵入させて、強化層を形成する工程と、
前記ナノマテリアル集合層における前記強化層上の部分の下部の前記隙間に犠牲材料を侵入させて、犠牲層を形成する工程と、
前記ナノマテリアル集合層における前記犠牲層上の部分の前記隙間に導電性材料を侵入させて、上部電極層を形成する工程と、
前記犠牲材料を除去する工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。
【請求項３】
下部電極層上に、複数の微小導電体が隙間を介して集合したナノマテリアル集合層を形成する工程と、
前記ナノマテリアル集合層の下部の前記隙間に犠牲材料を侵入させて第１の犠牲層を形成する工程と、
前記ナノマテリアル集合層における前記第１の犠牲層上の部分の下部の前記隙間に強化材料を侵入させて、強化層を形成する工程と、
前記ナノマテリアル集合層における前記強化層上の部分の下部の前記隙間に前記犠牲材料を侵入させて第２の犠牲層を形成する工程と、
前記ナノマテリアル集合層における前記第２の犠牲層上の部分の前記隙間に導電性材料を侵入させて、上部電極層を形成する工程と、
前記犠牲材料を除去する工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。
【請求項４】
前記上部電極層、前記ナノマテリアル集合層及び前記下部電極層を選択的に除去してピラーを形成する工程をさらに備え、
前記犠牲材料を除去する工程は、前記ピラーを形成する工程の後に実施することを特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置の製造方法。
【請求項５】
前記ピラーを形成する工程と前記犠牲材料を除去する工程との間に、前記ピラーを前記犠牲材料によって埋め込む工程をさらに備えたことを特徴とする請求項４記載の不揮発性記憶装置の製造方法。
【請求項６】
前記上部電極層、前記ナノマテリアル集合層及び前記下部電極層を選択的に除去してピラーを形成する工程をさらに備え、
前記犠牲材料を除去する工程は、前記ピラーを形成する工程の前に実施することを特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置の製造方法。
【請求項７】
前記犠牲材料を液体とすることを特徴とする請求項６記載の不揮発性記憶装置の製造方法。
【請求項８】
第１の方向に延びる複数本のワード線を含むワード線配線層を形成する工程と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層を形成する工程と、
をさらに備え、
前記ワード線配線層を形成する工程及び前記ビット線配線層を形成する工程を交互に実施し、
前記下部電極層を形成する工程、前記ナノマテリアル集合層を形成する工程、前記犠牲層を形成する工程、前記上部電極層を形成する工程及び前記ピラーを形成する工程は、前記ワード線配線層を形成する工程と前記ビット線配線層を形成する工程との間に実施することを特徴とする請求項４〜７のいずれか１つに記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、特定の金属酸化物系の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、この材料が低抵抗状態と高抵抗状態の２つの状態をもつ現象が発見され、その現象を利用した新たな不揮発性記憶装置が注目を集めている。この不揮発性記憶装置をＲｅＲＡＭ（Resistance Random Access Memory）という。ＲｅＲＡＭの実デバイス構造に関しては、高集積化の観点から、ＷＬ（ワードライン）とＢＬ（ビットライン）の交点にメモリセルを配置する３次元クロスポイント構造が提案されている。そして、ＲｅＲＡＭにおいても、より一層の高集積化が要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２５２９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態の目的は、高集積化が可能な不揮発性記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態に係る不揮発性記憶装置の製造方法は、下部電極層上に、複数の微小導電体が隙間を介して集合したナノマテリアル集合層を形成する工程と、前記ナノマテリアル集合層の下部の前記隙間に犠牲材料を侵入させて犠牲層を形成する工程と、前記ナノマテリアル集合層における前記犠牲層上の部分の下部の前記隙間に強化材料を侵入させて、強化層を形成する工程と、前記ナノマテリアル集合層における前記強化層上の部分の前記隙間に導電性材料を侵入させて、上部電極層を形成する工程と、前記犠牲材料を除去する工程と、を備える。
【０００８】
他の実施形態に係る不揮発性記憶装置の製造方法は、下部電極層上に、複数の微小導電体が隙間を介して集合したナノマテリアル集合層を形成する工程と、前記ナノマテリアル集合層の下部の前記隙間に強化材料を侵入させて、強化層を形成する工程と、前記ナノマテリアル集合層における前記強化層上の部分の下部の前記隙間に犠牲材料を侵入させて、犠牲層を形成する工程と、前記ナノマテリアル集合層における前記犠牲層上の部分の前記隙間に導電性材料を侵入させて、上部電極層を形成する工程と、前記犠牲材料を除去する工程と、を備える。
【０００９】
さらに他の実施形態に係る不揮発性記憶装置の製造方法は、下部電極層上に、複数の微小導電体が隙間を介して集合したナノマテリアル集合層を形成する工程と、前記ナノマテリアル集合層の下部の前記隙間に犠牲材料を侵入させて第１の犠牲層を形成する工程と、前記ナノマテリアル集合層における前記第１の犠牲層上の部分の下部の前記隙間に強化材料を侵入させて、強化層を形成する工程と、前記ナノマテリアル集合層における前記強化層上の部分の下部の前記隙間に前記犠牲材料を侵入させて第２の犠牲層を形成する工程と、前記ナノマテリアル集合層における前記第２の犠牲層上の部分の前記隙間に導電性材料を侵入させて、上部電極層を形成する工程と、前記犠牲材料を除去する工程と、を備える。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る不揮発性記憶装置を例示する斜視図である。
【図２】第１の実施形態における１本のピラーを例示する模式的断面図である。
【図３】第１の実施形態に係る不揮発性記憶装置の製造方法を模式的に例示する工程断面図である。
【図４】第１の実施形態に係る不揮発性記憶装置の製造方法を模式的に例示する工程断面図である。
【図５】第１の実施形態に係る不揮発性記憶装置の製造方法を模式的に例示する工程断面図である。
【図６】第２の実施形態に係る不揮発性記憶装置における１本のピラーを例示する模式的断面図である。
【図７】第２の実施形態に係る不揮発性記憶装置の製造方法を模式的に例示する工程断面図である。
【図８】第２の実施形態に係る不揮発性記憶装置の製造方法を模式的に例示する工程断面図である。
【図９】第４の実施形態における１本のピラーを例示する模式的断面図である。
【図１０】第４の実施形態に係る不揮発性記憶装置の製造方法を模式的に例示する工程断面図である。
【図１１】第４の実施形態に係る不揮発性記憶装置の製造方法を模式的に例示する工程断面図である。
【図１２】第４の実施形態に係る不揮発性記憶装置の製造方法を模式的に例示する工程断面図である。
【図１３】第５の実施形態における１本のピラーを例示する模式的断面図である。
【図１４】第５の実施形態に係る不揮発性記憶装置の製造方法を模式的に例示する工程断面図である。
【図１５】第５の実施形態に係る不揮発性記憶装置の製造方法を模式的に例示する工程断面図である。
【図１６】第５の実施形態に係る不揮発性記憶装置の製造方法を模式的に例示する工程断面図である。
【図１７】第５の実施形態に係る不揮発性記憶装置の製造方法を模式的に例示する工程断面図である。
【図１８】第６の実施形態における１本のピラーを例示する模式的断面図である。
【図１９】第７の実施形態に係る不揮発性記憶装置の要部を例示する模式的断面図である。
【図２０】第７の実施形態に係る不揮発性記憶装置の製造方法を模式的に例示する工程断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る不揮発性記憶装置を例示する斜視図であり、
図２は、本実施形態における１本のピラーを例示する模式的断面図である。
本実施形態に係る不揮発性記憶装置はＲｅＲＡＭである。
【００１２】
先ず、本実施形態に係る不揮発性記憶装置について概略的に説明する。
本実施形態に係る不揮発性記憶装置においては、ビット線とワード線との間にピラーが設けられており、これがメモリセルとなっている。各ピラーにおいては、下部電極層、ナノマテリアル集合層及び上部電極層がこの順に積層されている。ナノマテリアル集合層は、微小導電体であるカーボンナノチューブ（Carbon nanotube：ＣＮＴ）が隙間を介して緩く集合した中空構造層であり、各ＣＮＴは微小な範囲で移動することができる。例えば、あるＣＮＴは、周囲のＣＮＴに囲まれた空間内で、位置及び姿勢を変えることができる。下部電極層及び上部電極層は、導電性材料、例えば、タングステン（Ｗ）又は窒化チタン（ＴｉＮ）等によって形成されている。上部電極層の下部には、ナノマテリアル集合層を構成するＣＮＴの一部が埋め込まれている。初期状態においては、ＣＮＴ同士が離隔しており、下部電極層と上部電極層との間の電気抵抗は高くなる。一方、下部電極層と上部電極層との間に電圧が印加されると、隣り合うＣＮＴ同士がクーロン力によって接触し、電流経路が形成されるため、下部電極層と上部電極層との間の電気抵抗は低くなる。この状態は電圧をオフにしても持続する。そして、本実施形態においては、上部電極層の下部にＣＮＴの一部が埋め込まれているため、ナノマテリアル集合層と上部電極層との間の密着性が高く、ピラーを微細に形成しても、信頼性を担保することができる。
【００１３】
次に、本実施形態に係る不揮発性記憶装置の製造方法について概略的に説明する。
下層電極層上にナノマテリアル集合層を形成した後、ナノマテリアル集合層の下部におけるＣＮＴ間の隙間に犠牲材料を侵入させて固化させる。これにより、ＣＮＴの一部が固体の犠牲材料によって埋め込まれ、ナノマテリアル集合層の下部が犠牲層となる。次に、ナノマテリアル集合層の上部におけるＣＮＴ間の隙間に導電性材料（例えば、タングステン）を侵入させると共に、ナノマテリアル集合層上にも導電性材料を堆積させて、上部電極層を形成する。これにより、犠牲層上に上部電極層が形成され、上部電極層の下部にはＣＮＴが埋め込まれる。次に、上部電極層、犠牲層及び下部電極層を加工し、ピラーを形成する。その後、犠牲材料を除去することにより、犠牲層をナノマテリアル集合層に戻す。この方法によれば、上部電極層を形成する際に、ナノマテリアル集合層の下部は犠牲材料によって埋め込まれているため、導電性材料はナノマテリアル集合層の下部には侵入しない。これにより、ナノマテリアル集合層と上部電極層との界面を平坦にすると共に、ナノマテリアル集合層の厚さを均一にして、ナノマテリアル集合層の電気的特性を均一にすることができる。また、ＣＮＴの一部が上部電極層に埋め込まれることにより、ナノマテリアル集合層と上部電極層との間の密着性が向上するため、ピラーを微細に加工することが容易になる。更に、ピラーよりも広いパターンに対してＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施す際に、ナノマテリアル集合層が剥がれにくくなる。
【００１４】
次に、本実施形態に係る不揮発性記憶装置について詳細に説明する。
図１に示すように、本実施形態に係る不揮発性記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、不揮発性記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
【００１５】
メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬを含むワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬを含むビット線配線層１５とが、絶縁層を介して交互に積層されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
【００１６】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成されている。１本のピラー１６により、１つのメモリセルが構成されている。すなわち、不揮発性記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。ワード線ＷＬ、ビット線ＢＬ及びピラー１６の相互間は、層間絶縁膜（図示せず）によって埋め込まれている。
【００１７】
以下、図２を参照して、ピラー１６の構成を説明する。
図２に示すように、各ピラー１６においては、下方から上方に向かって、バリアメタル層２１、シリコンダイオード層２２、下部電極層２３、ナノマテリアル集合層２４、及び上部電極層２５がこの順に積層されている。バリアメタル層２１は例えばワード線ＷＬ（図１参照）に接しており、上部電極層２５は例えばビット線ＢＬ（図１参照）に接している。
【００１８】
バリアメタル層２１は例えば窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）からなる。シリコンダイオード層２２は例えばポリシリコンからなり、下層側から順に、導電形がｎ＋形のｎ形層、真性半導体からなるｉ形層、及び導電型がｐ＋形のｐ形層が積層されている。これにより、シリコンダイオード層２２は、例えば、ビット線ＢＬにワード線ＷＬよりも高い電位が供給された場合にのみ電流を流し、逆方向の電流は流さない選択素子として機能する。
【００１９】
ナノマテリアル集合層２４は、上述の如く、ＣＮＴ（カーボンナノチューブ）３１が隙間３２を介して集合した層である。隙間３２は空気層となっており、従って、ナノマテリアル集合層２４の構造は中空構造である。ナノマテリアル集合層２４の厚さ方向におけるＣＮＴ３１の積層数は、例えば、数層〜数十層程度である。また、下部電極層２３及び上部電極層２５はタングステン、窒化チタン、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）又はチタンシリサイド（ＴｉＳｉ）等の導電性材料によって形成されており、上部電極層２５の下部には、ナノマテリアル集合層２４を構成するＣＮＴ３１の一部が埋め込まれている。
【００２０】
次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
図３〜図５は、本実施形態に係る不揮発性記憶装置の製造方法を模式的に例示する工程断面図である。
先ず、図１に示すように、シリコン基板１１の上面に、メモリセル部１３を駆動するための駆動回路を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成する。次に、層間絶縁膜１２内に、駆動回路まで到達するコンタクト（図示せず）を形成する。次に、例えばダマシン法によって層間絶縁膜１２の上層部分内にタングステンを埋め込み、複数本のワード線ＷＬをワード線方向に延びるように相互に平行に形成する。これらのワード線ＷＬにより、ワード線配線層１４が形成される。
【００２１】
次に、図３に示すように、ワード線配線層１４上に、例えば窒化チタン（ＴｉＮ）を堆積させて、バリアメタル層２１を形成する。次に、バリアメタル層２１上にアモルファスシリコンを堆積させる。このとき、アモルファスシリコンを堆積させながら各不純物を導入して、ｎ形層、ｉ形層及びｐ形層を連続的に形成する。バリアメタル層２１は、ワード線ＷＬを形成するタングステンとシリコンダイオード層２２を形成するシリコンとの反応を抑制するバリア膜である。次に、シリコンダイオード層２２上にタングステン又は窒化チタン等の導電性材料を堆積させて、下部電極層２３を形成する。
【００２２】
次に、下部電極層２３上に、ＣＮＴ３１が分散された分散液を塗布し、乾燥させる。これにより、ナノマテリアル集合層２４が形成される。ナノマテリアル集合層２４においては、複数本のＣＮＴ３１がファンデルワールス力によって緩く結合しており、ＣＮＴ３１間には隙間３２が形成されている。また、分散液が乾燥して厚さが減少する過程で、ＣＮＴ３１が延びる方向は、水平方向、すなわち、ワード線方向とビット線方向がなす平面に平行な方向に近づく。
【００２３】
次に、図４に示すように、液状の絶縁性の犠牲材料３６を塗布して、ナノマテリアル集合層２４の下部に浸透させる。これにより、犠牲材料３６は、ナノマテリアル集合層２４の下部に形成された隙間３２内に侵入する。犠牲材料３６としては、例えば、シリコンを含む有機材料を用いることができ、例えば、ダウ・ケミカル社製の「ＳｉＬＫ」（ザ・ダウ・ケミカル・カンパニー商標）を用いることができる。次に、温度が例えば３００〜４５０℃の熱処理を施し、犠牲材料３６を固化させる。これにより、ナノマテリアル集合層２４の下部は、ＣＮＴ３１が固体状の犠牲材料３６によって埋め込まれた犠牲層３７となる。犠牲層３７の上面の表面ラフネスは、犠牲材料３６の塗布条件と熱処理条件を選択することにより、制御することができる。
【００２４】
次に、図５に示すように、ナノマテリアル集合層２４の上方から、導電性材料、例えば、タングステン又は窒化チタンを堆積させる。この堆積は、表面被覆率が高くなるような条件で行う。例えば、分子が小さいキャリアガスを用いたＣＶＤ（chemical vapor deposition：化学気相成長）法又はＡＬＤ（atomic layer deposition：原子層堆積）法によって行う。また、この堆積は、絶縁層３７を破壊しないような温度で行う。例えば、犠牲材料３６として上述の「ＳｉＬＫ」（ザ・ダウ・ケミカル・カンパニー商標）を用いる場合には、この材料の熱安定性が保証されている温度は４５０℃以下であるため、上述の導電性材料の堆積は４５０℃以下の温度で行う。
【００２５】
これにより、導電性材料はナノマテリアル集合層２４の隙間３２を通り抜け、犠牲層３７上に堆積される。すなわち、導電性材料は、ナノマテリアル集合層２４における犠牲層３７上の部分において、隙間３２に侵入する。そして、導電性材料が犠牲層３７上の隙間３２を埋め尽くした後も、引き続き導電性材料を堆積させて、ナノマテリアル集合層２４上に堆積させる。これにより、犠牲層３７上に上部電極層２５が形成される。形成された上部電極層２５の下部にはＣＮＴ３１が埋め込まれている。換言すれば、元々ナノマテリアル集合層２４の上部だった部分は、導電性材料が染み込むことにより、ナノマテリアル集合層としての機能を失い、上部電極層２５となる。このとき、犠牲層３７においては、隙間３２内に既に犠牲材料３６が埋め込まれているため、導電性材料が侵入することはない。これにより、犠牲層３７と上部電極層２５とは相互に接触し、上部電極層２５の下面の表面ラフネスは、犠牲層３７の上面の表面ラフネスと同等になる。
【００２６】
次に、上部電極層２５上にハードマスク（図示せず）を形成し、レジスト膜（図示せず）を形成する。次に、露光及び現像を行ってレジスト膜をパターニングし、レジストパターンを形成する。次に、このレジストパターンをマスクとしてハードマスクをパターニングする。次に、パターニングされたハードマスクをマスクとしてＲＩＥ（reactive ion etching：反応性イオンエッチング）等の異方性エッチングを施し、上部電極層２５、犠牲層３７となったナノマテリアル集合層２４、下部電極層２３、シリコンダイオード層２２及びバリアメタル層２１を選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。これにより、ピラー１６（図１参照）が形成される。
【００２７】
次に、犠牲材料３６が気化する温度、例えば、６００℃程度の熱処理を施す。これにより、犠牲材料３６が気化して除去される。このとき、犠牲層３７はピラー１６の側面において露出されているため、犠牲材料３６は容易に除去される。この結果、図２に示すように、犠牲層３７は、ＣＮＴ３１が隙間３２を介して緩く結合されたナノマテリアル集合層２４に戻る。
【００２８】
次に、例えばＡＬＤ法又はＣＶＤ法により、ピラー１６の上面上及び側面上等にライナー膜（図示せず）を形成する。次に、絶縁材料を堆積させて層間絶縁膜（図示せず）を形成し、ピラー１６を埋め込む。次に、上部電極層２５をストッパとしてＣＭＰ（chemical mechanical polishing：化学的機械研磨）処理を施し、層間絶縁膜の上面を平坦化すると共に、層間絶縁膜の上面に上部電極層２５を露出させる。
【００２９】
次に、図１に示すように、層間絶縁膜上に更に層間絶縁膜（図示せず）を形成し、例えばダマシン法によりビット線ＢＬを形成する。ビット線ＢＬは、例えば、タングステンにより形成する。これらの複数本のビット線ＢＬにより、ビット線配線層１５が形成される。各ビット線ＢＬは、ビット線方向に配列された複数本のピラー１６の上面に接続される。これにより、各ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成され、且つ、ワード線ＷＬ及びビット線ＢＬに接続される。
【００３０】
次に、ビット線ＢＬ上にピラー１６を形成する。このピラー１６を形成する際には、上述のワード線ＷＬ上に形成したピラー１６に対して、シリコンダイオード層２２におけるｎ形層、ｉ形層及びｐ形層の積層順序を逆にする。以後、同様な方法により、ワード線配線層１４、複数本のピラー１６、ビット線配線層１５及び複数本のピラー１６を繰り返して形成する。これにより、本実施形態に係る不揮発性記憶装置１が製造される。
【００３１】
次に、本実施形態の動作について説明する。
本実施形態に係る不揮発性記憶装置１において、下部電極層２３と上部電極層２５との間に電圧が印加されていないときは、ナノマテリアル集合層２４において、ＣＮＴ３１同士は概ね相互に離隔した状態にあり、下部電極層２３と上部電極層２５との間は相対的に高抵抗状態にある。一方、下部電極層２３と上部電極層２５との間に電圧を印加すると、ＣＮＴ３１間にクーロン力が発生して、引きつけ合う。そして、この電圧を一定時間以上継続して印加すると、クーロン力によってＣＮＴ３１が移動・回転し、隣のＣＮＴ３１と接触し、下部電極層２３と上部電極層２５との間に複数本のＣＮＴ３１を介した電流経路が形成される。この結果、下部電極層２３と上部電極層２５との間は相対的に低抵抗状態となる。この状態は、下部電極層２３と上部電極層２５との間に電圧が印加されなくなっても、維持される。また、下部電極層２３と上部電極層２５との間に短時間だけ電圧を印加すると、ＣＮＴ３１同士の接触部分が発熱し、ＣＮＴ３１同士が離れる。この結果、ナノマテリアル集合層２４は高抵抗状態に戻る。このように、ナノマテリアル集合層２４は「高抵抗状態」と「低抵抗状態」の２つの状態を持つことができ、これにより、２値のデータを記憶することができる。また、このような挙動は、下部電極層２３とＣＮＴ３１との間にも発生する。
【００３２】
次に、本実施形態の効果について説明する。
本実施形態によれば、ナノマテリアル集合層２４の下部を一旦犠牲材料３６によって埋め込んで犠牲層３７を形成し、犠牲層３７の上に導電性材料を堆積させて上部電極層２５を形成し、その後、犠牲材料３６を除去している。これにより、導電性材料がナノマテリアル集合層２４の奥深くまで侵入することを防止しつつ、上部電極層２５を形成することができる。このとき、上部電極層２５の下面の表面ラフネスは、犠牲層３７の上面の表面ラフネスとほぼ同等となり、犠牲層３７の上面は平坦に形成することができるため、上部電極層２５の下面も平坦に形成することができる。また、犠牲材料３６を除去した後のナノマテリアル集合層２４の厚さは犠牲層３７の厚さによって決定され、絶縁層３７の厚さは例えば５ｎｍオーダーで高精度に制御できるため、ナノマテリアル集合層２４の厚さを精度よく制御することができる。これにより、ナノマテリアル集合層２４の電気的特性も均一にすることができ、ピラー１６を微細に加工しても、メモリセルの特性のばらつきを抑えることができる。換言すれば、メモリセルの特性のばらつきを所定の範囲内に収めつつ、メモリセルの高集積化を図ることができる。
【００３３】
これに対して、仮に、犠牲層３７を設けずに導電性材料を堆積させて上部電極層２５を形成しようとすると、導電性材料がナノマテリアル集合層２４の奥深く侵入してＣＮＴ３１の移動・回転を阻害したり、下部電極層２３と上部電極層２５とを短絡させたり、ナノマテリアル集合層２４の材質を劣化させたり、電気的特性を低下させたりする可能性がある。また、ナノマテリアル集合層２４の実効的な厚さが不均一になり、特性にばらつきが生じる可能性がある。これらの可能性は、メモリセルの高集積化を図るためにピラー１６の直径を小さくしたり、ピラー１６中におけるナノマテリアル集合層２４の厚さを薄くすると、特に大きくなる。このため、メモリセルの高集積化が阻害されてしまう。
【００３４】
また、本実施形態においては、ナノマテリアル集合層２４を構成するＣＮＴ３１の一部が、上部電極層２５内に埋め込まれている。これにより、ナノマテリアル集合層２４と上部電極層２５との間の接触面積が増大し、密着性が向上する。この結果、不揮発性記憶装置１の信頼性を向上させると共に、ピラー１６を微細に加工することが容易になる。これに対して、仮に、ＣＮＴ３１が上部電極層２５内に埋め込まれていないと、ナノマテリアル集合層２４と上部電極層２５との間の接触面積が小さいため、両層の界面で剥離が生じやすくなる。
【００３５】
更に、本実施形態においては、ナノマテリアル集合層２４等を加工してピラー１６を形成する際に、犠牲層３７においては、犠牲材料３６が隙間３２内に侵入し、ＣＮＴ３１を固定している。これにより、隙間３２に犠牲材料３６を侵入させない場合と比較して、ピラー１６の形成が容易になり、メモリセルの高集積化を図ることができる。更にまた、ピラーよりも広いパターン、例えば、幅が数百ｎｍ〜数μｍ程度のパターンに対してＣＭＰを施す際に、ナノマテリアル集合層２４が剥がれにくくなる。
【００３６】
このように、本実施形態によれば、ナノマテリアル集合層２４と上部電極層２５との界面を平坦化し、ナノマテリアル集合層２４の実効的な膜厚を均一化することができ、また、ナノマテリアル集合層２４と上部電極層２５との密着性を向上させることができる。これにより、ピラー１６を微細化しても、メモリセルの特性がばらついたり劣化したりすることを抑制でき、不揮発性記憶装置の高集積化を図ることができる。また、ピラー１６の加工が容易になると共にメモリセルの特性が均一化されるため、装置の歩留まりが向上し、製造コストを低減することができる。
【００３７】
なお、犠牲材料３６として、上述の「ＳｉＬＫ」の代わりに窒化シリコン（ＳｉＮ）を使用してもよい。この場合、窒化シリコンはリン酸（Ｈ３ＰＯ４）に可溶であるため、熱処理の代わりにリン酸処理を施すことにより、犠牲材料３６を除去することができる。また、本実施形態においては、ピラー１６の加工後に犠牲材料３６を除去する例を示したが、犠牲材料３６を除去した後、ピラー１６を加工してもよい。
【００３８】
次に、第２の実施形態について説明する。
図６は、本実施形態における１本のピラーを例示する模式的断面図である。
図６に示すように、本実施形態は、前述の第１の実施形態（図２参照）と比較して、各ピラー１６において、ナノマテリアル集合層２４と上部電極層２５との間に強化層２９ａが設けられている点が異なっている。強化層２９ａは上部電極層２５に接している。また、強化層２９ａは、強化材料３８にカーボンナノチューブ（ＣＮＴ）３１が埋め込まれて構成されている。強化材料３８は、例えば耐熱シリコン系ポリマーであり、例えば、ＳＯＧ（Spin on Glass：スピン・オン・ガラス）材料、又は、産業技術総合研究所製「Ｔ８−ジイン」若しくは「Ｔ８−ジエン」である。強化層２９ａ内には、ナノマテリアル集合層２４を構成するＣＮＴ３１のうち、上部電極層２５内に埋め込まれていない部分の一部が埋め込まれている。そして、強化層２９ａ内に埋め込まれたＣＮＴ３１の一部は、強化層２９ａを貫いており、強化層２９ａの導電性が担保されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００３９】
次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
図７及び図８は、本実施形態に係る不揮発性記憶装置の製造方法を模式的に例示する工程断面図である。
本実施形態に係る製造方法のうち、図４に示す工程までは、前述の第１の実施形態と同様である。すなわち、ナノマテリアル集合層２４の下部に犠牲材料３６を浸透させて、犠牲層３７を形成する。
【００４０】
次に、図７に示すように、ナノマテリアル集合層２４の上方から、強化材料３８を含む溶液、例えば上述の耐熱シリコン系ポリマー溶液、例えば、上述の「Ｔ８−ジイン」を有機溶媒に溶解させた溶液を塗布する。これにより、ナノマテリアル集合層２４における犠牲層３７上の部分の下部において、隙間３２に強化材料３８が侵入する。このとき、ナノマテリアル集合層２４の最上部には、強化材料３８を浸透させない。次に、熱処理を施して強化材料３８を熱硬化させる。これにより、犠牲層３７上に強化層２９ａが形成される。このとき、強化層２９ａの上方には隙間３２が埋め込まれていないナノマテリアル集合層２４が残留し、一部のＣＮＴ３１は強化層２９ａを貫いている。
【００４１】
次に、図８に示すように、ナノマテリアル集合層２４の上方から導電性材料を堆積させることにより、ナノマテリアル集合層２４における強化層２９ａ上の部分の隙間３２内に、導電性材料を侵入させる。その後、ナノマテリアル集合層２４上にも、導電性材料を堆積させる。これにより、強化層２９ａ上に上部電極層２５が形成され、上部電極層２５の下部にはＣＮＴ３１の一部が埋め込まれる。但し、このときの導電性材料の堆積温度は、前述の第１の実施形態とは異なり、犠牲材料３６の耐熱温度には依存しない。その理由は、以後の工程においては、犠牲層３７の代わりに強化層２９ａによって、導電性材料がナノマテリアル集合層２４内に侵入することを防止できるため、必ずしも犠牲層３７を保持する必要はないからである。導電性材料の堆積温度は、強化層２９ａの耐熱温度以下の温度とする必要があるが、後の工程において除去する必要がない強化層２９ａの耐熱温度は、後の工程において除去する犠牲層３７の耐熱温度よりも高くすることができる。例えば、上述の「Ｔ８−ジイン」は不活性ガス中で１０００℃、大気中で５８４℃まで熱的に安定であり、「Ｔ８−ジエン」及びＳＯＧの熱安定性は「Ｔ８−ジイン」よりも優れている。「Ｔ８−ジイン」は塗布成膜材料であるが、「Ｔ８−ジエン」は溶融成膜材料である。「Ｔ８−ジエン」は、融点の１００℃まで加熱して溶融させることによって成膜し、一度溶融して固化すると、その後は再溶融せず、高い熱安定性を示す。
【００４２】
次に、図６に示すように、上部電極層２５、強化層２９ａ、犠牲層３７、下部電極層２３、シリコンダイオード層２２及びバリアメタル層２１を選択的に除去してパターニングし、ピラー１６を形成する。次に、温度が例えば６００℃の熱処理を行い、犠牲材料３６を気化させて除去する。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００４３】
次に、本実施形態の効果について説明する。
本実施形態においては、ナノマテリアル集合層２４と上部電極層２５との間に強化層２９ａが設けられている。上述の如く、強化層２９ａは耐熱シリコン系ポリマー等の熱的安定性が高い材料によって形成されるため、犠牲層３７を除去した後も残留する。このため、上部電極層２５を形成する工程だけでなく、その後の熱工程においても、上部電極層２５を形成する導電性材料がナノマテリアル集合層２４内に侵入することを恒常的に防止できる。また、強度が高い強化層２９ａの存在により、ナノマテリアル集合層２４と上部電極層２５との間の密着性をより一層向上させることができる。更に、強化層２９ａの存在により、上部電極層２５の下面の表面ラフネスがより一層小さくなる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。なお、本実施形態においては、ピラー１６の加工後に犠牲材料３６を除去する例を示したが、犠牲材料３６を除去した後、ピラー１６を加工してもよい。
【００４４】
次に、第３の実施形態について説明する。
本実施形態は、前述の第２の実施形態と比較して、犠牲材料３６及び強化材料３８の種類が異なっている。本実施形態においては、犠牲材料３６として水を使用し、強化材料３８としてレジスト材料、例えば、ナフトールノボラックを使用する。
【００４５】
次に、本実施形態における不揮発性記憶装置の製造方法について説明する。
図３に示すように、前述の第１の実施形態と同様な方法により、下部電極層２３上にナノマテリアル集合層２４を形成する。次に、図４に示すように、ナノマテリアル集合層２４の下部に、犠牲材料３６として液体の水を浸透させる。次に、図７に示すように、液体状のレジスト材料、例えば、シンナーに溶解させたナフトールノボラックを塗布する。このとき、ナフトールノボラックのシンナー溶液は、水からなる犠牲材料３６上に浮かび、液体層を形成する。次に、露光を行うことにより、ナフトールノボラックを固化させて、強化層２９ａを形成する。次に、スピンコート法、減圧気化法又は加熱気化法等により、水及びシンナーを除去する。次に、上方から導電性材料を堆積させて、上部電極層２５を形成する。但し、このときの堆積温度は、ナフトールノボラック固化層の熱安定性が保証されている３８４℃以下とする。以後の製造方法は、前述の第１の実施形態と同様である。
【００４６】
本実施形態によれば、前述の第２の実施形態と比較して、犠牲材料３６として水を使用しているため、製造コストが低く、環境負荷も小さい。また、強化材料３８として入手が容易なレジスト材料を使用しているため、製造コストが低い。但し、導電性材料の堆積温度を高くしたい場合には、前述の第２の実施形態の方が有利である。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第２の実施形態と同様である。
【００４７】
なお、本実施形態においては、犠牲材料３６として液体の水を塗布した後、この水を凝固させて氷からなる犠牲層３７を形成してもよい。これにより、強化層２９ａの形成が容易になり、強化層２９ａの形状安定性が向上する。この場合は、強化層２９ａを形成した後、氷を溶解させて、その後、除去すればよい。
【００４８】
次に、第４の実施形態について説明する。
図９は、本実施形態における１本のピラーを例示する模式的断面図である。
図９に示すように、本実施形態は、前述の第２の実施形態と比較して、強化層２９ａ（図６参照）の代わりに、下部電極層２３とナノマテリアル集合層２４との間に強化層２９ｂが設けられている点が異なっている。強化層２９ｂは下部電極層２３に接している。強化層２９ｂは、前述の第２の実施形態における強化層２９ａと同様に、例えば耐熱シリコン系ポリマーによって形成されており、例えば、ＳＯＧ材料、又は、産業技術総合研究所製「Ｔ８−ジイン」若しくは「Ｔ８−ジエン」によって形成されている。また、強化層２９ｂは、ナノマテリアル集合層２４を構成するＣＮＴ３１の一部を埋め込んでいる。本実施形態における上記以外の構成は、前述の第２の実施形態と同様である。
【００４９】
次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
図１０〜図１２は、本実施形態に係る不揮発性記憶装置の製造方法を模式的に例示する工程断面図である。
本実施形態に係る製造方法のうち、図３に示す工程までは、前述の第１の実施形態と同様である。すなわち、ワード線配線層１４（図１参照）上に、バリアメタル層２１、シリコンダイオード層２２、下部電極層２３及びナノマテリアル集合層２４をこの順に堆積させる。
【００５０】
次に、図１０に示すように、ナノマテリアル集合層２４の上方から、強化材料３８、例えば上述の耐熱シリコン系ポリマー原料を塗布する。これにより、ナノマテリアル集合層２４の下部において、隙間３２内に強化材料３８が侵入する。このとき、ナノマテリアル集合層２４の上部には、強化材料３８を浸透させない。次に、熱処理を施して強化材料３８を熱硬化させることにより、ナノマテリアル集合層２４の下部に強化層２９ｂが形成される。このとき、強化層２９ｂの上方には隙間３２が埋め込まれていないナノマテリアル集合層２４が残留し、一部のＣＮＴ３１は強化層２９ｂを貫いている。
【００５１】
次に、図１１に示すように、ナノマテリアル集合層２４における強化層２９ｂ上の部分の下部に、犠牲材料３６を塗布して、隙間３２内に侵入させる。前述の第１の実施形態と同様に、犠牲材料３６としては、例えば、シリコンを含む有機材料、例えば、ダウ・ケミカル社製の「ＳｉＬＫ」（ザ・ダウ・ケミカル・カンパニー商標）を用いる。次に、温度が例えば３００〜４００℃の熱処理を施し、犠牲材料３６を固化させて、犠牲層３７を形成する。
次に、図１２に示すように、導電性材料を堆積させて、犠牲層３７上に上部電極層２５を形成する。以後の工程は、前述の第１の実施形態と同様である。すなわち、ピラー１６に加工し、犠牲材料３６を除去する。
【００５２】
次に、本実施形態の効果について説明する。
本実施形態においては、下部電極層２３とナノマテリアル集合層２４との間に強化層２９ｂが設けられているため、例えば、配線を形成するための熱処理工程において、下部電極層２３を構成する導電性材料がナノマテリアル集合層２４内に侵入することを恒常的に防止できる。また、ＣＮＴ３１の一部が埋め込まれた強化層２９ｂの存在により、下部電極層２３とナノマテリアル集合層２４との間の密着性を向上させることができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００５３】
次に、第５の実施形態について説明する。
図１３は、本実施形態における１本のピラーを例示する模式的断面図である。
図１３に示すように、本実施形態は、前述の第２の実施形態と比較して、強化層２９ａ（図６参照）の代わりに、ナノマテリアル集合層２４の内部に強化層２９ｃが設けられている点が異なっている。強化層２９ｃはナノマテリアル集合層２４の厚さ方向の中央部に設けられており、ナノマテリアル集合層２４は強化層２９ｃによって下層２４ａと上層２４ｂとに分断されている。強化層２９ｃは、前述の第２の実施形態における強化層２９ａと同様に、例えば耐熱シリコン系ポリマーによって形成されており、ＣＮＴ３１の一部が埋め込まれている。本実施形態における上記以外の構成は、前述の第２の実施形態と同様である。
【００５４】
次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
図１４〜図１７は、本実施形態に係る不揮発性記憶装置の製造方法を模式的に例示する工程断面図である。
図３に示すように、前述の第１の実施形態と同様な方法により、ワード線配線層１４（図１参照）上に、バリアメタル層２１、シリコンダイオード層２２、下部電極層２３及びナノマテリアル集合層２４をこの順に堆積させる。
【００５５】
次に、図１４に示すように、ナノマテリアル集合層２４の下部に犠牲材料３６を浸透させて、隙間３２内に侵入させる。そして、熱処理を施して犠牲材料３６を固化させ、犠牲層３７ａを形成する。
【００５６】
次に、図１５に示すように、ナノマテリアル集合層２４の上方から、強化材料３８、例えば上述の耐熱シリコン系ポリマー原料を塗布する。これにより、ナノマテリアル集合層２４における犠牲層３７ａ上の部分の下部において、隙間３２内に強化材料３８が侵入する。次に、熱処理を施して強化材料３８を熱硬化させる。これにより、犠牲層３７ａ上に強化層２９ｃが形成される。
【００５７】
次に、図１６に示すように、ナノマテリアル集合層２４における強化層２９ｃ上の部分の下部に、犠牲材料３６を塗布して、隙間３２内に侵入させる。そして、熱処理を施して犠牲材料３６を固化させ、犠牲層３７ｂを形成する。
【００５８】
次に、図１７に示すように、犠牲層３７ｂ上に上部電極層２５を形成する。上部電極層２５の下部にはＣＮＴ３１の一部が埋め込まれる。次に、異方性エッチングによってピラー１６を形成し、その後、犠牲層３７ａ及び３７ｂの双方から、犠牲材料３６を除去する。以後の工程は、前述の第１の実施形態と同様である。
【００５９】
次に、本実施形態の効果について説明する。
本実施形態においては、ナノマテリアル集合層２４内に強化層２９ｃを設けることにより、脆弱なナノマテリアル集合層２４を補強することができる。これにより、機械的なストレスが印加されたときに、ナノマテリアル集合層２４内で破壊が生じることを防止できる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００６０】
次に、第６の実施形態について説明する。
図１８は、本実施形態における１本のピラーを例示する模式的断面図である。
図１８に示すように、本実施形態に係る不揮発性記憶装置においては、各ピラー１６において、３層の強化層２９ａ、２９ｂ及び２９ｃが設けられている。強化層２９ａはナノマテリアル集合層２４と上部電極層２５との間に設けられており、強化層２９ｂは下部電極層２３とナノマテリアル集合層２４との間に設けられており、強化層２９ｃはナノマテリアル集合層２４の内部に設けられている。強化層２９ａ、２９ｂ及び２９ｃは、例えば同一の材料、例えば、耐熱シリコン系ポリマーによって形成されている。なお、強化層２９ａ、２９ｂ及び２９ｃは、相互に異なる材料によって形成されていてもよい。
【００６１】
このような不揮発性記憶装置は、前述の第２、第４及び第５の実施形態を組み合わせることによって、製造することができる。すなわち、下部電極層２３上にナノマテリアル集合層２４を形成し、ナノマテリアル集合層２４内に、下側から順に、強化層２９ｂ、犠牲層（図示せず）、強化層２９ｃ、犠牲層（図示せず）及び強化層２９ａを形成する。このとき、強化層２９ａ上にはナノマテリアル集合層２４の一部を残しておく。次に、ナノマテリアル集合層２４の残留部分に浸透するように上部電極層２５を形成し、ピラー１６に加工する。次に、２層の犠牲層から犠牲材料を除去する。
【００６２】
本実施形態によれば、強化層２９ａ、２９ｂ及び２９ｃを設けることにより、下部電極層２３及び上部電極層２５の形成時並びにその後の熱工程において、下部電極層２３を形成する導電性材料及び上部電極層２５を形成する導電性材料がナノマテリアル集合層２４内に侵入することを防止すると共に、下部電極層２３、ナノマテリアル集合層２４、上部電極層２５の相互間の密着性を改善し、更に、ナノマテリアル集合層２４を補強することができる。これにより、不揮発性記憶装置の信頼性が向上すると共に、ピラー１６の微細化がより容易になり、不揮発性記憶装置のより一層の高集積化を図ることができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第２の実施形態と同様である。なお、強化層２９ａ、２９ｂ及び２９ｃのうち、任意の２層を形成してもよい。
【００６３】
次に、第７の実施形態について説明する。
図１９は、本実施形態に係る不揮発性記憶装置の要部を例示する模式的断面図である。
図１９に示すように、本実施形態に係る不揮発性記憶装置７は、前述の第１の実施形態に係る不揮発性記憶装置と比較して、ピラー１６間に層間絶縁膜が設けられておらず、ピラー１６間は空気層３９となっている点が異なっている。
【００６４】
次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
図２０は、本実施形態に係る不揮発性記憶装置の製造方法を模式的に例示する工程断面図である。
本実施形態に係る製造方法のうち、図５に示す工程までは、前述の第１の実施形態と同様である。すなわち、ナノマテリアル集合層２４の下部に犠牲材料３６を浸透させて犠牲層３７を形成し、その上に上部電極層２５を形成し、ＲＩＥによってピラー１６に加工する。
【００６５】
次に、図２０に示すように、洗浄後、ピラー１６間を犠牲材料３６、例えば、上述の「ＳｉＬＫ」によって埋め込むことにより、犠牲材料３６からなる層間絶縁膜を形成する。次に、ＣＭＰによってこの層間絶縁膜の上面を平坦化し、その上に、第２配線層、例えば、ビット線配線層１５を形成する。そして、ワード線配線層１４、複数本のピラー１６、ビット線配線層１５及び複数本のピラー１６を繰り返し形成することにより、クロスポイント構造を作製する。その後、温度が６００℃程度の熱処理を行い、絶縁層３７に含まれる犠牲材料３６と層間絶縁膜を形成する犠牲材料３６の双方を同時に気化させて除去する。このようにして、本実施形態に係る不揮発性記憶装置７（図１９参照）が製造される。
【００６６】
本実施形態によれば、ピラー１６の側面上にライナー膜を形成する必要がないため、ライナー膜を形成することによりナノマテリアル集合層２４にダメージを与えることを回避できると共に、ライナー膜の材料がナノマテリアル集合層２４内に侵入することを防止できる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００６７】
なお、前述の各実施形態においては、ナノマテリアル集合層を構成する微小導電体として、カーボンナノチューブ（ＣＮＴ）を例に挙げて説明したが、本発明はこれに限定されず、微小導電体は、例えば、グラフェン、フラーレン、カーボンナノリボン、Ｓｉナノチューブ又はポーラス（多孔質）材料であってもよい。
【００６８】
以上説明した実施形態によれば、高集積化が可能な不揮発性記憶装置及びその製造方法を実現することができる。
【００６９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００７０】
１、７：不揮発性記憶装置、１１：シリコン基板、１２：層間絶縁膜、１３：メモリセル部、１４：ワード線配線層、１５：ビット線配線層、１６：ピラー、２１：バリアメタル層、２２：シリコンダイオード層、２３：下部電極層、２４：ナノマテリアル集合層、２４ａ：下層、２４ｂ：上層、２５：上部電極層、２９ａ、２９ｂ、２９ｃ：強化層、３１：カーボンナノチューブ（ＣＮＴ）、３２：隙間、３６：犠牲材料、３７、３７ａ、３７ｂ：犠牲層、３８：強化材料、３９：空気層、ＢＬ：ビット線、ＷＬ：ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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