(57)【特許請求の範囲】
【請求項１】
受信信号を入力するＦＦＴ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）演算を行うＦＦＴ演算装置であって、 
前記ＦＦＴのバタフライ演算に複素乗算器が使用されていないタイミングであることを検知する演算器切り替え検知部と、
前記演算器切り替え検知部での検知結果に基づき、前記ＦＦＴ演算のバタフライ演算の複素乗算と、前記受信信号の電力演算とに演算を切り替える複素乗算・電力演算器と、
を備え、
前記演算器切り替え検知部で検知される、ＦＦＴ演算のバタフライ演算に複素乗算器が使用されていないタイミングは、前記ＦＦＴ演算の最終ステージであり、前記複素乗算・電力演算器は、前記ＦＦＴ演算の最終ステージで前記受信信号の電力演算を行う、ＦＦＴ演算装置。
【請求項２】
前記受信信号に対してバタフライ演算を行った結果であるサブキャリアのうち電力加算対象とするサブキャリアを選択する手段と、
前記電力加算対象となるサブキャリアの受信電力を累算する、加算器及びレジスタを備え、
前記累算したサブキャリアの受信電力の合計を出力する、請求項１記載のＦＦＴ演算装置。
【請求項３】
前記バタフライ演算を行うバタフライ演算器が、
第１、第２の複素信号を入力し前記第１、第２の複素信号の加算結果を出力する複素加算器と、
前記第１、第２の複素信号を入力し前記第１の複素信号から前記第２の複素信号を減算した結果を出力する複素減算器と、
前記複素加算器の出力と回転子データを入力し、前記演算器切り替え検知部からの検知結果である制御信号に応じて一方を選択出力する第１のセレクタと、
前記複素減算器の出力と前記第１のセレクタの出力を入力し、前記演算器切り替え検知部からの前記制御信号に応じて、
前記複素減算器からの出力に前記回転子データを乗算した値を出力する複素乗算器、又は、
前記複素加算器の出力と前記複素減算器の出力からそれぞれの電力を演算する電力演算器の
いずれかの演算器で演算動作を行う複素乗算・電力演算器と、
前記複素減算器の出力と前記複素乗算・電力演算器の出力とを入力し、前記演算器切り替え検知部からの前記制御信号に応じて、一方を選択出力する第２のセレクタと、
を備えた請求項１記載のＦＦＴ演算装置。
【請求項４】
加算器と、
前記加算器の出力を保持するレジスタと、
をさらに備え、
前記加算器は前記複素乗算・電力演算器から出力と前記レジスタの値を加算し加算結果を前記レジスタに保持することで、受信電力を累積加算する請求項３記載のＦＦＴ演算装置。
【請求項５】
選択されたサブキャリアの電力を累積加算するように、前記複素乗算・電力演算器から出力と前記加算器の入力を制御する請求項４記載のＦＦＴ演算装置。
【請求項６】
前記複素減算器の出力を入力し第１の実数部と第１の虚数部に分離する第１のビット抽出演算器と、
前記第１のセレクタの出力を入力し第２の実数部と第２の虚数部に分離する第２のビット抽出演算器と、
前記第１の実数部と前記第２の実数部を第１、第２の入力に入力し、前記演算器切り替え検知部からの前記制御信号に応じて、一方を選択出力する第３のセレクタと、
前記第２の虚数部と前記第１の虚数部を第１、第２の入力に入力し、前記演算器切り替え検知部からの前記制御信号に応じて、一方を選択出力する第４のセレクタと、
前記第１の実数部と前記第２の虚数部を第１、第２の入力に入力し、前記演算器切り替え検知部からの前記制御信号に応じて、一方を選択出力する第５のセレクタと、
前記第１の虚数部と前記第２の実数部を第１、第２の入力に入力し、前記演算器切り替え検知部からの前記制御信号に応じて、一方を選択出力する第６のセレクタと、
前記第１の実数部と前記第３のセレクタの出力を第１、第２の入力に入力し該第１、第２の入力の乗算結果を出力する第１の乗算器と、
前記第１の虚数部と前記第４のセレクタの出力を第１、第２の入力に入力し該第１、第２の入力の乗算結果を出力する第２の乗算器と、
前記第５のセレクタの出力と前記第２の虚数部を第１、第２の入力に入力し該第１、第２の入力の乗算結果を出力する第３の乗算器と、
前記第６のセレクタの出力と前記第２の実数部を第１、第２の入力に入力し該第１、第２の入力の乗算結果を出力する第４の乗算器と、
前記第１、第２の乗算器の出力を第１、第２の入力し前記演算器切り替え検知部からの前記制御信号に応じて該第１、第２の入力の加算結果又は該第１、第２の入力の減算結果を出力する加算・減算器と、
前記第３、第４の乗算器の出力を第１、第２の入力し該第１、第２の入力の加算結果を出力する加算器と、
前記加算・減算器の出力と前記加算器の出力を第１、第２の入力し出力データを生成するビット連接演算器と、
を備えた請求項３記載のＦＦＴ演算装置。
【請求項７】
請求項１乃至６のいずれか一項記載のＦＦＴ演算装置を備えた通信装置。
【請求項８】
受信信号を入力するＦＦＴ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）演算装置による前記受信信号の電力を演算する電力演算方法であって、
前記ＦＦＴ演算のバタフライ演算に複素乗算器が使用されないタイミングを検出し、
前記ＦＦＴ演算のバタフライ演算に前記複素乗算器が使用されないタイミングに、前記複素乗算器を、電力演算器に切り替え、
前記ＦＦＴ演算のバタフライ演算に複素乗算器が使用されないタイミングは、前記ＦＦＴ演算の最終ステージであり、前記ＦＦＴ演算の最終ステージにおいて、前記受信信号の電力演算を行う、電力演算方法。
【請求項９】
前記受信信号に対してバタフライ演算を行った結果であるサブキャリアのうち電力加算対象とするサブキャリアを選択し、
前記電力加算対象となるサブキャリアの受信電力を累算し、
前記累算したサブキャリアの受信電力の合計を出力する、請求項８記載の電力演算方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の記載］
本発明は、日本国特許出願：特願２００９−０２５３０９号（２００９年２月５日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、ＦＦＴ演算回路と方法に関し、特にＯＦＤＭ方式のディジタルベースバンド処理に用いて好適なＦＦＴ演算回路と方法に関する。
【背景技術】
【０００２】
通常、無線の送受信等に用いられるディジタルベースバンド処理では、受信信号の電力（受信信号強度）を計算することにより、受信信号の状態を測定し、その結果により受信回路のパラメータを調整したり、送信側に値をフィードバックして、送信電力等を最適なものに調整する等の制御を行っている。特に、ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）方式のディジタルベースバンド処理では、受信信号をＦＦＴ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）演算処理によりサブキャリア信号に変換し、サブキャリア信号に対して復調処理を行っている。【０００３】
受信信号の電力の計算を行う方法として、
（ａ）ＦＦＴ演算処理前の受信信号に対して電力計算を行う、
（ｂ）ＦＦＴ演算処理後のサブキャリア信号に対して電力計算を行う、
の２通りの手法がある。【０００４】
（ｂ）は、電力計算の対象となるサブキャリア信号を指定することによって、特定の周波数範囲の受信電力を計算することができる。このため、例えば、特定の用途専用に割り当てられている周波数の受信電力を計算したり、サブキャリア毎の電力の比較を行うことによって周波数特性を計算する等の手法を用いることができる。【０００５】
例えば、特許文献１（特開平９−８７６５号公報）には、ＦＦＴ演算処理を行って得られたサブキャリア信号に対し、サブキャリア信号毎の電力を計算することによって中心周波数を計算し、それによって周波数補正を行う構成が開示されている。【０００６】
また、特許文献２（特開２００２−２６１７２７号公報）には、ＦＦＴ演算処理を行って得られたサブキャリア信号に対し、特定のサブキャリアの電力を比較し、比較結果に応じて受信に用いる空中線を選択する構成が開示されている。【０００７】
これらの電力計算は、図１０に示すように、電力計算専用の演算回路（電力演算回路）もしくはＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）等のプロセッサを用いて行われる。電力演算回路もしくはＤＳＰ７０２はＦＦＴ演算器７０１の出力から電力を計算し受信電力として出力する。【０００８】
なお、ＦＦＴ演算のバタフライ演算として、例えば特許文献３には、ＲＡＤＩＸ４の第３ステージが実質的に乗算処理が不要で符号変換と加算処理のみで実行することができるので、回路規模が小さな加算器で構成し第３ステージ演算は第２ステージ演算と並列に行うようにした構成が開示されている。また加算器とレジスタを備えた累算器は例えば特許文献４の記載等が参照される。さらにマルチキャリア通信システムにおけるサブキャリアの検出として特許文献５には、受信データ信号とＳＣＨ（Synchronization  Channel;同期チャネル）シンボル系列のレプリカとの時間方向の相関値をすべてのサブキャリアについて算出し、算出された相関値に基づいてＳＣＨが割当てられたサブキャリアを検出する構成が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平９−８７６５号公報
【特許文献２】特開２００２−２６１７２７号公報
【特許文献３】特開２００５−２６０３３７号公報
【特許文献４】特開２００６−３３０７４号公報
【特許文献５】特開２００６−３２４８５９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以下に本発明による分析を与える。【００１１】
第１の問題点は、ＦＦＴ演算処理後の受信信号の電力計算に、電力計算専用の演算回路を用いる場合、専用演算回路による面積オーバヘッドが生じる、ということである。【００１２】
第２の問題点は、ＦＦＴ演算処理後の受信信号の電力計算にＤＳＰ等のプロセッサを用いる場合、その電力計算による処理遅延が大きくなり、受信電力値の報告までの遅延時間が大きくなる、ということである。【００１３】
また、受信電力計算のために、ＤＳＰ処理に大きな負荷を与え、ＤＳＰで行う他の処理への影響を与えることも問題となる。【００１４】
したがって本発明の目的は、受信電力の計算処理のための回路面積のオーバヘッドおよび遅延時間の増大を抑制するＦＦＴ演算装置と該ＦＦＴ演算装置を備えた通信装置及び方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明によれば、ＦＦＴ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）演算のバタフライ演算に複素乗算器が使用されていないタイミングであることを検知する演算器切り替え検知部と、前記演算器切り替え検知部での検知結果に基づき、複素乗算と電力演算とに演算を切り替える複素乗算・電力演算器と、を備え、前記複素乗算・電力演算器は、ＦＦＴ演算のバタフライ演算に複素乗算が行われないタイミングに電力演算を行う、ＦＦＴ演算装置が提供される。本発明によれば、ＦＦＴ演算装置を備えた通信装置が提供される。【００１６】
本発明によれば、ＦＦＴ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）演算のバタフライ演算における複素乗算が行われないタイミングを検出し、ＦＦＴ演算のバタフライ演算で乗算行われていないタイミングに複素乗算器を用いて電力演算を行うことで、ＦＦＴ演算と同時に電力演算を行う、電力演算方法が提供される。
【発明の効果】
【００１７】
本発明によれば、受信電力の計算処理のための回路面積のオーバヘッドおよび遅延時間の増大を抑制することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施例のＦＦＴ演算回路の構成を示す図である。
【図２】比較例のバタフライ演算器の構成を示す図である。
【図３】本発明の一実施例のバタフライ演算器の構成を示す図である。
【図４】８点のＦＦＴ演算のバタフライ演算フローグラフを示す図である。
【図５】単位バタフライ演算のフローグラフを示す図である。
【図６】比較例および本発明のＦＦＴ演算器の通常ステージと最終ステージの動作を説明する図である。
【図７】比較例の複素乗算器の構成を示す図である。
【図８】本発明の一実施例の複素乗算・電力演算器の実施例を示す図である。
【図９】本発明の第２の実施例のバタフライ演算器の構成を示す図である。
【図１０】受信電力演算手段の構成を示す図である。
【発明を実施するための形態】
【００１９】
本発明の実施の形態について説明する。本発明は、ＦＦＴ演算処理を行うバタフライ演算器の中に、ＦＦＴ演算処理の最終ステージを検知する手段と、複素乗算を行うか、電力演算を行うかを切り替えることができる複素乗算・電力演算器を持ち、ＦＦＴ演算の最終ステージの複素乗算が用いられていないときに、複素乗算器を電力演算器に切り替えることにより、ＦＦＴ演算の最終ステージのバタフライ演算と同時に電力演算を行う。
【００２０】
本発明によれば、ＦＦＴ演算の最終ステージと同時に電力演算を行うことができる（図１、図３）。
【００２１】
具体的には、本発明の一実施形態のＦＦＴ演算器において、ＦＦＴ演算の通常のステージでは、従来のＦＦＴ演算器と同様に、通常のバタフライ演算を行うが、最終ステージには、バタフライ演算に使用されていない複素乗算器を、電力演算器に切り替えて、ＦＦＴ演算のバタフライ演算を行いながら、電力演算を行う。
【００２２】
本実施の形態においては、図１０に示したような、電力演算専用回路を用いた構成と比べ、回路面積を小さくすることができる。その理由は、電力演算に用いられる乗算器として、ＦＦＴ演算に用いられる複素演算器内の乗算器を用いるため、別途、乗算器を用意する必要が無いためである。
【００２３】
本実施形態においては、受信電力演算による遅延時間が短い。その理由は、電力演算をＦＦＴ演算と同時に行うことができるため、ＦＦＴ演算後の電力演算のための時間が必要無いからである。
【００２４】
本実施形態においては、消費電力が小さいことである。その理由は、ＦＦＴ演算で得られるサブキャリア信号の電力演算をその場で行うため、電力演算器までのサブキャリア信号の転送が無く、それによる電力消費が無いため、結果として消費電力が小さくなる。以下、具体的な実施例に即して説明する。
【実施例】
【００２５】
図１は、本発明の一実施例のＦＦＴ演算器の構成を示す図である。図１を参照すると、最初のステージでは、ＦＦＴ演算器外部から入力された入力データ（ベースバンドデータ入力）と回転子テーブル１０２から送られた回転子データとをバタフライ演算器１０１でバタフライ演算し、その結果を、メモリ１０３に格納する。【００２６】
途中のステージでは、前のステージでメモリ１０３に格納されたデータと、回転子データに対してバタフライ演算を行い、その結果をもう一度メモリ１０３に格納する。【００２７】
最終ステージでは、直前のステージでメモリ１０３に格納されたデータに対して、バタフライ演算器１０１でバタフライ演算を行った結果であるサブキャリアデータを、ＦＦＴ演算器外部へ出力し、同時に、受信電力演算結果も出力する。【００２８】
図２は、比較例として、バタフライ演算器の典型的な構成例を示す。図２を参照すると、この比較例のバタフライ演算器においては、複素加算器２０１は２つのデータａ０、ａ１を入力し複素加算を行った結果ａ０＋ａ１をｂ０として出力する。【００２９】
複素減算器２０２は、２つのデータａ０、ａ１を入力し複素減算を行った結果ａ０−ａ１を出力する。【００３０】
複素乗算器２０３は、ａ０−ａ１に回転子データＷを乗算した結果（ａ０−ａ１）×Ｗを複素データｂ１として出力する。【００３１】
最終ステージでは、回転子をかける必要が無いので、回転子として１．０を与えることにより、回転子をかけなかったのと同じ効果を実現している。【００３２】
図３は、本実施例のＦＦＴ演算器に含まれるバタフライ演算器の構成を示す図である。図３を参照すると、このバタフライ演算器は、
（Ａ）ａ０とａ１を入力し複素加算結果ａ０＋ａ１を出力する複素加算器３０１と、
（Ｂ）ａ０とａ１を入力し複素減算結果ａ０−ａ１を出力する複素減算器３０２と、
（Ｃ）バタフライ演算に複素乗算器が使用されていないタイミングであることを検知する演算器切り替えタイミング検知ブロック３０４と、
（Ｄ）演算器切り替えタイミング検知ブロック３０４からの制御信号（演算器切り替え信号）に基づき、ＦＦＴの複素乗算と電力演算の切り替えを行う複素乗算・電力演算器３０３と、
（Ｅ）演算器切り替えタイミング検知ブロック３０４からの制御信号（演算器切り替え信号）に基づき、複素加算器３０１の出力と回転子データを選択し複素乗算・電力演算器３０３の入力データの切り替えを行うセレクタ３０５と、
（Ｆ）演算器切り替えタイミング検知ブロック３０４からの制御信号（演算器切り替え信号）に基づき、複素減算器３０２の出力と複素乗算・電力演算器３０３の出力の切り替えを行う出力データ切り替え用セレクタ３０６と、
を備えている。【００３３】
複素乗算・電力演算器３０３は、演算器切り替えタイミング検知ブロック３０４からの制御信号の状態に応じて、２つの入力データａ０、ａ１の複素乗算を行うか、電力演算を行うかの演算の切り替えを行う。【００３４】
バタフライ演算に複素乗算器が使用される場合、セレクタ３０５は回転子データＷを選択出力し、複素乗算・電力演算器３０３は、複素乗算（ａ０−ａ１）×Ｗの演算を行い、セレクタ３０６は、複素乗算・電力演算器３０３の出力を選択してｂ１（＝（ａ０−ａ１）×Ｗ）に出力する。複素加算器３０１の出力（ａ０＋ａ１）はｂ０として出力される。【００３５】
最終ステージでは、バタフライ演算に複素乗算器は使用されず、セレクタ３０５は複素加算器３０１の出力を選択し、複素乗算・電力演算器３０３は、複素減算器３０２の出力ｃ０（＝ａ０＋ａ１）とセレクタ３０５の出力（＝ａ０−ａ１）を入力し、電力演算を行い、電力Ｐ０、Ｐ１を出力する。また、最終ステージのバタフライ演算出力として、複素加算器３０１の出力（ａ０＋ａ１）をｂ０として出力し、セレクタ３０６で選択された、複素減算器３０２の出力（ａ０−ａ１）をｂ１として出力する。【００３６】
次に、本発明のＦＦＴ演算器の動作について説明する。【００３７】
図４は、８点のＦＦＴ演算のバタフライ演算フローグラフを示している。ここで、交点で線が合流しているところは、データの加算を意味し、線下の値が存在しているところは、データ値にその値を乗算することを意味している。また、ＦＦＴ演算の入力データ、出力データは全て複素数である。【００３８】
ＦＦＴ演算は、通常、このようなバタフライ演算フローグラフに従って、繰り返しバタフライ演算を行うことにより、処理が行われる。例えば、８点のＦＦＴ演算では、１ステージに４回の基数２のバタフライ演算が３ステージ分行われ、合計１２回分のバタフライ演算が行われる。【００３９】
図５は、単位バタフライ演算のフローグラフを示している。例えば、最終ステージ以外のステージでは、図５（ａ）に示すように、
ｂ０＝ａ０＋ａ１、
ｂ１＝（ａ０−ａ１）×Ｗｋ
というバタフライ演算が行われる。【００４０】
最終ステージの単位バタフライ演算は回転子データＷｋの複素乗算は不要であり、図５（ｂ）のように、
ｂ０＝ａ０＋ａ１、
ｂ１＝ａ０−ａ１
という演算が行われる。【００４１】
このように、ＦＦＴ演算では、最終ステージのバタフライ演算では、複素乗算が行われないという性質を持つ。そこで、本発明においては、図６のように、ＦＦＴ演算の最終ステージにおいて複素乗算が行われていないタイミングに、通常のステージではバタフライ演算に用いられる複素乗算器を用いて、電力計算を行っている。【００４２】
図６（ａ）は、図２の比較例（通常のＦＦＴ演算器）および、図３の本実施例のＦＦＴ演算器の通常ステージ（最終ステージ以外のステージ）の動作を説明する図である。図６（ｂ）、（ｃ）は、比較例（通常のＦＦＴ演算器）および、図３の本実施例のＦＦＴ演算器の最終ステージの動作をそれぞれ説明する図である。ＦＦＴ演算器に用いられるバタフライ演算器における通常ステージにおけるバタフライ演算の流れについて説明する。【００４３】
まず、複素加算器３０１によって、２つの入力データａ０、ａ１の複素加算が行われ、その結果データｂ０が出力される。【００４４】
同時に、複素減算器３０２によって、２つの入力データａ０、ａ１の複素減算が行われ、その結果データｃ０が出力される。【００４５】
さらに、回転子データＷはセレクタ３０５を通り（セレクタ３０５で選択され）、データｃ１として出力される。【００４６】
データｃ０とデータｃ１は複素乗算・電力演算器３０３によって複素乗算され、複素乗算結果がデータｄとなり、セレクタ３０６を通じて、出力データｂ１として出力される。【００４７】
次に、図３のＦＦＴ演算器に用いられるバタフライ演算器における最終ステージにおけるバタフライ演算および電力演算の流れを説明する。【００４８】
最終ステージでは、演算器切り替えタイミング検知ブロック３０４により、演算器切り替えタイミングが検知され、制御信号を切り替え、その結果、セレクタ３０５、セレクタ３０６における入力データの選択と、複素乗算・電力演算器３０３の演算の種類が切り替わる。【００４９】
このとき、複素加算器３０１によって、２つの入力データａ０、ａ１の複素加算が行われ、その結果、出力データｂ０として出力される。同時に、複素減算器３０２によって、２つの入力データａ０、ａ１の複素減算が行われ、複素減算結果データｃ０が出力される。複素減算結果データｃ０（＝ａ０−ａ１）は、セレクタ３０６を通して、出力データｂ１として出力される。【００５０】
出力データｂ０（＝ａ０＋ａ１）は、セレクタ３０５で選択されデータｃ１となる。【００５１】
複素減算結果データｃ０とデータｃ１は複素乗算・電力演算器３０３に入力され、データｃ０、データｃ１のそれぞれのデータの電力値が計算され、それらの電力値を連接したデータが受信電力出力データＰ０、Ｐ１として出力される。【００５２】
このように、本発明のＦＦＴ演算器では、ＦＦＴの結果データと同時に、受信電力データが出力される。【００５３】
次に、図３のバタフライ演算器の一部として用いられる複素乗算・電力演算器３０３の構成例を図８に示す。図８を参照すると、複素乗算・電力演算器３０３は、４つの乗算器５０１、５０２、５０３、５０４と、加算と減算を切り替えられる加算・減算器５０５と、加算器５０６と、入力データを切り替えるセレクタ５１０、５１１、５１２、５１３と、複素数データを実数部（ｒｅ）と虚数部（ｉｍ）に分離するビット抽出演算器（４０７、４０８）、そして、実数部（ｒｅ）データ、および虚数部（ｉｍ）データから複素数データを生成するビット連接演算器４０９が含まれる。【００５４】
図８に構成を示した複素乗算・電力演算器３０３では、演算器切り替え信号によって、２つの入力データｃ０、ｃ１の複素乗算を行うか、２つの入力データｃ０、ｃ１の電力演算を行うかの切り替えを行う。【００５５】
まず、複素乗算の計算を行うときは、演算器切り替え信号により、セレクタ（５１０、５１１、５１２、５１３）は、０側の入力が選択されるようになり、加算・減算器５０５は減算を行うように設定される。この場合、入力データｃ０は、ビット抽出演算器４０７により実数部（ｒ０．ｒｅ）と、虚数部（ｃ０．ｉｍ）に分解され、入力データｃ１は、ビット抽出演算器４０８により実数部（ｒ１．ｒｅ）と、虚数部（ｃ１．ｉｍ）に分解される。【００５６】
そして、乗算器５０１には、ｃ０の実数部（ｃ０．ｒｅ）とｃ１の実数部（ｃ１．ｒｅ）が入力され、乗算器５０１は（ｃ０．ｒｅ）×（ｃ１．ｒｅ）を出力する。【００５７】
乗算器５０２には、ｃ０の虚数部（ｃ０．ｉｍ）とｃ１の虚数部（ｃ１．ｉｍ）が入力され、乗算器５０２は（ｃ０．ｉｍ）×（ｃ１．ｉｍ）を出力する。【００５８】
乗算器５０３には、ｃ０の実数部（ｃ０．ｒｅ）とｃ１の虚数部（ｃ１．ｉｍ）が入力され、乗算器５０３は（ｃ０．ｒｅ）×（ｃ１．ｉｍ）を出力する。【００５９】
乗算器５０４には、ｃ０の虚数部（ｃ０．ｉｍ）とｃ１の実数部（ｃ１．ｒｅ）が入力され、乗算器５０４は（ｃ０．ｉｍ）×（ｃ１．ｒｅ）を出力する。【００６０】
乗算器５０１の演算結果（ｃ０．ｒｅ）×（ｃ１．ｒｅ）と乗算器５０２の演算結果（ｃ０．ｉｍ）×（ｃ１．ｉｍ）は、加算・減算器５０５に入力され、乗算器５０１の演算結果から乗算器５０２の演算結果を減算した結果（ｃ０．ｒｅ）×（ｃ１．ｒｅ）−（ｃ０．ｉｍ）×（ｃ１．ｉｍ）が出力データの実数部（ｄ．ｒｅ）になる。【００６１】
同様に、乗算器５０３の演算結果（ｃ０．ｒｅ）×（ｃ１．ｉｍ）と乗算器５０４の演算結果（ｃ０．ｉｍ）×（ｃ１．ｒｅ）は加算器５０６に入力され、乗算器５０３の演算結果と乗算器５０４の演算結果を加算した結果（ｃ０．ｒｅ）×（ｃ１．ｉｍ）＋（ｃ０．ｉｍ）×（ｃ１．ｒｅ）が出力データの虚数部（ｄ．ｉｍ）になる。【００６２】
これらの結果は、ビット連接演算器４０９によって連接され、出力データとなる。【００６３】
電力演算を行うときは、演算器切り替え信号により、セレクタ（５１０、５１１、５１２、５１３）は、１側の入力が選択されるようになり、加算・減算器５０５は加算を行うように設定される。【００６４】
この場合、入力データｃ０は、ビット抽出演算器４０７により、実数部（ｒ０．ｒｅ）と、虚数部（ｃ０．ｉｍ）に分解される。【００６５】
入力データｃ１は、ビット抽出演算器４０８により、実数部（ｒ１．ｒｅ）と虚数部（ｃ１．ｉｍ）に分解される。【００６６】
乗算器５０１には、両方の入力ポートにｃ０の実数部（ｃ０．ｒｅ）が入力され、乗算器５０１は（ｃ０．ｒｅ）×（ｃ０．ｒｅ）を出力する。【００６７】
乗算器５０２には、両方の入力ポートにｃ０の虚数部（ｃ０．ｉｍ）が入力され、乗算器５０２は、（ｃ０．ｉｍ）×（ｃ０．ｉｍ）を出力する。【００６８】
乗算器５０３には、両方の入力ポートにｃ１の虚数部（ｃ１．ｉｍ）が入力され、乗算器５０３は、（ｃ１．ｉｍ）×（ｃ１．ｉｍ）を出力する。【００６９】
乗算器５０４には、両方の入力ポートにｃ１の実数部（ｃ１．ｒｅ）が入力され、乗算器５０４は、（ｃ１．ｒｅ）×（ｃ１．ｒｅ）を出力する。【００７０】
乗算器５０１の演算結果と乗算器５０２の演算結果は加算・減算器５０５に入力され、乗算器５０１の演算結果と乗算器５０２の演算結果を加算した結果（ｃ０．ｒｅ）×（ｃ０．ｒｅ）＋（ｃ０．ｉｍ）×（ｃ０．ｉｍ）が出力データの実数部（ｄ．ｒｅ）になる。【００７１】
同様に、乗算器５０３の演算結果と乗算器５０４の演算結果は加算器５０６に入力され、乗算器５０３の演算結果と乗算器５０４の演算結果を加算した結果（ｃ１．ｉｍ）×（ｃ１．ｉｍ）＋（ｃ１．ｒｅ）×（ｃ１．ｒｅ）が出力データの虚数部（ｄ．ｉｍ）になる。【００７２】
出力データの実数部（ｄ．ｒｅ）はｃ０の電力を、出力データの虚数部（ｄ．ｉｍ）はｃ１の電力を示している。これらの結果はビット連接演算器４０９によって連接され、出力データとなる。【００７３】
図７は、図８の乗算・電力演算器の構成と比較するために、比較例の複素乗算器の構成を示す図である。図７を参照すると、比較例の複素乗算器は、図８のセレクタが備えず、加算減算器５０１を減算器４０６の代わりに備えている。【００７４】
図９は、本発明の第２の実施例のバタフライ演算器の構成を示す図である。図９を参照すると、本実施例においては、このバタフライ演算器では、サブキャリア信号の受信電力をそのまま出力するのでなく、選択されたサブキャリア信号の電力をアキュムレートした結果を出力する。【００７５】
このバタフライ演算器では、図３のバタフライ演算器と同様に、最終ステージで、複素乗算・電力演算器６０３の出力に受信電力が出力される。【００７６】
出力された受信電力は、電力加算対象サブキャリア選択ブロック６０７によって電力のアキュムレートを行うサブキャリアであるか否かが判定され、ＡＮＤ回路６０８によって、加算を行うサブキャリアの電力データはそのまま通過し、そうで無い場合は０になる。【００７７】
それらの電力データはレジスタ６１０に格納されたデータと共に、多入力加算器６０９に入力され、多入力加算器６０９による加算結果が、レジスタ６１０に格納される。【００７８】
全てのアキュムレートを行うサブキャリアの電力が加算され、レジスタ６１０に格納されると、その値はバタフライ演算器の外部に出力される（ｓｉｇｍａ（Ｐ））。なお、図６における演算器切り替えタイミング検知ブロック６０４、複素加算器６０１、複素減算器６０２、複素乗算・電力演算器６０３、セレクタ６０５、出力データ切り替え用セレクタ６０６は、図３の演算器切り替えタイミング検知ブロック３０４、複素加算器３０１、複素減算器３０２、複素乗算・電力演算器３０３、セレクタ３０５、出力データ切り替え用セレクタ３０６にそれぞれ対応しており、説明は省略する。  【００７９】
本発明は携帯電話等の無線装置等に適用される。【００８０】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８１】
１０１  バタフライ演算器
１０２  回転子テーブル
１０３  メモリ
２０１  複素加算器
２０２  複素減算器
２０３  複素乗算器
３０１  複素加算器
３０２  複素減算器
３０３  複素乗算・電力演算器
３０４  演算器切り替えタイミング検知ブロック
３０５、３０６  セレクタ
４０１、４０２、４０３、４０４  乗算器
４０５  減算器
４０６  加算器
４０７、４０８  ビット抽出演算器
４０９  ビット連接演算器
５０１、５０２、５０３、５０４  乗算器
５０５  加算・減算器
５０６  加算器
５０７、５０８  ビット抽出演算器
５０９  ビット連接演算器
５１０、５１１、５１２、５１３  セレクタ
６０１  複素加算器
６０２  複素減算器
６０３  複素乗算・電力演算器
６０４  演算器切り替えタイミング検知ブロック
６０５、６０６  セレクタ
６０７  電力加算対象サブキャリア選択ブロック
６０８  ＡＮＤ回路
６０９  多入力加算器
６１０  レジスタ
７０１  ＦＦＴ演算器
７０２  電力演算回路またはＤＳＰ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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