(57)【特許請求の範囲】
【請求項１】
半導体基板の受光面にマトリクス状に配置された画素ごとに区分して形成された第１導電型の半導体領域を有するフォトダイオードと、
前記フォトダイオードに隣接する領域において前記半導体基板上にゲート絶縁膜を介して形成され、前記フォトダイオードに生成及び蓄積される信号電荷を転送する第１導電型の転送ゲート電極と、
前記信号電荷に応じた電圧または前記信号電荷を読み取る信号読み取り部と、
前記フォトダイオードの端部であって前記転送ゲート電極に隣接する部分を除く前記フォトダイオードの領域において前記半導体基板上に前記ゲート絶縁膜を介して形成され、前記転送ゲート電極より大きい仕事関数を有する導電体または半導体からなる反転層誘起電極と
を有し、
前記反転層誘起電極により前記半導体領域の前記反転層誘起電極側表面に第２導電型のキャリアを蓄積してなる反転層が誘起されている
固体撮像装置。
【請求項２】
前記反転層誘起電極が第２導電型の半導体からなる
請求項１に記載の固体撮像装置。
【請求項３】
前記反転層誘起電極に負電圧が印加される
請求項１または２に記載の固体撮像装置。
【請求項４】
前記画素ごとに前記フォトダイオードを区分する素子分離領域において前記半導体基板に前記半導体領域の側面を露出させる凹部が形成されており、前記側面上において前記反転層誘起電極が前記ゲート絶縁膜を介して形成されており、前記半導体領域の側面から前記反転層が誘起されている
請求項１〜３のいずれかに記載の固体撮像装置。
【請求項５】
前記転送ゲート電極の下部において前記半導体基板に凹部が形成されており、前記転送ゲート電極が前記凹部内に前記ゲート絶縁膜を介して埋め込まれて形成されている
請求項１〜４のいずれかに記載の固体撮像装置。
【請求項６】
前記半導体領域における前記第１導電型不純物の実効濃度が前記半導体基板の表面に近い程高濃度である
請求項１〜５のいずれかに記載の固体撮像装置。
【請求項７】
半導体基板の受光面にマトリクス状に配置された画素ごとに区分してフォトダイオード形成領域に第１導電型の半導体領域を形成する工程と、
前記フォトダイオード形成領域に隣接する領域において前記半導体基板上にゲート絶縁膜を介して、前記フォトダイオードに生成及び蓄積される信号電荷を転送する第１導電型の転送ゲート電極を形成する工程と、
前記信号電荷に応じた電圧または前記信号電荷を読み取る信号読み取り部を形成する工程と、
前記フォトダイオード形成領域の端部であって前記転送ゲート電極に隣接する部分を除く前記フォトダイオード形成領域において前記半導体基板上に前記ゲート絶縁膜を介して、前記転送ゲート電極より大きい仕事関数を有する導電体または半導体からなる反転層誘起電極を形成する工程と
を有し、
前記フォトダイオードとして、前記反転層誘起電極により前記半導体領域の前記反転層誘起電極側表面に第２導電型のキャリアを蓄積してなる反転層が誘起されているフォトダイオードを形成する
固体撮像装置の製造方法。
【請求項８】
前記転送ゲート電極を形成する工程と前記反転層誘起電極を形成する工程において、同一のレイヤーの半導体において異なる導電型の不純物を導入して前記転送ゲート電極及び前記反転層誘起電極を形成する
請求項７に記載の固体撮像装置の製造方法。
【請求項９】
前記半導体基板に相補的ＭＯＳトランジスタを形成する工程をさらに有し、
前記転送ゲート電極を形成する工程において、前記相補的ＭＯＳトランジスタを構成し、チャネルが第１導電型であるＭＯＳトランジスタのゲート電極と同一のレイヤーで前記転送ゲート電極を形成し、
前記反転層誘起電極を形成する工程において、前記相補的ＭＯＳトランジスタを構成し、チャネルが第２導電型であるＭＯＳトランジスタのゲート電極と同一のレイヤーで前記反転層誘起電極を形成する
請求項７に記載の固体撮像装置の製造方法。
【請求項１０】
受光面に複数の画素が集積されてなる固体撮像装置と、
前記固体撮像装置の撮像部に入射光を導く光学系と、
前記固体撮像装置の出力信号を処理する信号処理回路と
を有し、
前記固体撮像装置は、
半導体基板の受光面にマトリクス状に配置された画素ごとに区分して形成された第１導電型の半導体領域を有するフォトダイオードと、
前記フォトダイオードに隣接する領域において前記半導体基板上にゲート絶縁膜を介して形成され、前記フォトダイオードに生成及び蓄積される信号電荷を転送する第１導電型の転送ゲート電極と、
前記信号電荷に応じた電圧または前記信号電荷を読み取る信号読み取り部と、
前記フォトダイオードの端部であって前記転送ゲート電極に隣接する部分を除く前記フォトダイオードの領域において前記半導体基板上に前記ゲート絶縁膜を介して形成され、前記転送ゲート電極より大きい仕事関数を有する導電体または半導体からなる反転層誘起電極と
を有し、
前記反転層誘起電極により前記半導体領域の前記反転層誘起電極側表面に第２導電型のキャリアを蓄積してなる反転層が誘起されている
カメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置とその製造方法並びにカメラに関し、特に、受光面にフォトダイオードを有する画素がマトリクス状に並べられてなる固体撮像装置とその製造方法並びに当該固体撮像装置を備えたカメラに関する。
【背景技術】
【０００２】
通常、フォトダイオードの電荷蓄積容量は基板表面近傍に形成されるＰＮ接合の容量に大きく依存する。しかし、画素の微細化を進めるとフォトダイオードの表面面積が小さくなり、これによりＰＮ接合の面積が小さくなるので、電荷蓄積容量が減少する。
【０００３】
大光量がフォトダイオードに入射した場合、フォトダイオード内で光電変換された電子はフォトダイオードから容易にあふれ出してしまうようになり、画像としては白飛びしてしまう。
よって、画素の微細化を進めると、撮像素子のダイナミックレンジは小さくなってしまう。
【０００４】
そのため、電荷蓄積容量を大きくするため、フォトダイオードのＰＮ接合の容量を増大することが望まれている。そのためにはＰＮ接合における実効不純物濃度の勾配を急峻化して接合容量を増大させることが重要である。
【０００５】
急峻なＰＮ接合を得るためには、浅くて濃いイオン注入を行い、その後、熱拡散しないように熱処理を抑制しなければいけない。
しかし、熱処理が不十分であると、イオン注入によって引き起こされる注入欠陥が十分な熱処理で回復することなく、ＰＮ接合近傍に残留することになる。
【０００６】
また、ゲートエッチング及びサイドウォールエッチバックにおける反応性イオンエッチングなどのエッチング処理などにおいても上記ＰＮ接合の近傍に欠陥及び不純物が導入される。
しかし、上記理由によって熱処理を低減しなければいけないので、十分な欠陥回復のための熱処理を行うことができない。
【０００７】
よって、表面のＰＮ接合の急峻性を高めて接合容量を増大させようとした時に、上記のような欠陥がＰＮ接合近傍に残されることとなり、トラップアシストのバンド間遷移が発生する。このため、本来の電界強度のみで支配されるバンド間遷移で発生する場合も多くの接合リーク電流が誘起され、暗電流増大の原因となってしまう。
【０００８】
上記のように、単純にＰＮ接合を急峻化することによるダイナミックレンジを改善することは、一方で、暗電流増加などの歩留まり低下を引き起こしてしまう。
【０００９】
特許文献１に、素子分離の中にＰ＋ポリシリコンを埋め込み、そのポリシリコンに負電位を与えることによって、ＳｉＯ２／Ｓｉの界面付近をピニングするとの記載がある。Ｐ＋ポリシリコンのピニングは素子分離内に限定されている。
【００１０】
特許文献２に、ガラス基板の上にＳｉ活性層を堆積し、その上にフォトゲート（Ａｌ）を配置するとの記載がある。フォトゲートは、活性層内で光電変換により生成されたキャリアのうち一方の電荷を活性層内に蓄積するために空乏層を形成するために用いられているものである。
【００１１】
特許文献３に、裏面に透明電極を配置し、負電位を印加するとの記載がある。透明電極は裏面のピニングをするためのものである。
【００１２】
特許文献４に、裏面側から光を照射するＣＭＯＳイメージセンサについての記載がある。
【００１３】
特許文献５〜７に、受光面の表面に電極を設ける構成についての記載がある。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００５−１６７５８８号公報
【特許文献２】特開２００１−１８９２８６号公報
【特許文献３】特開２００３−３３８６１５号公報
【特許文献４】特開２００３−３１７８５号公報
【特許文献５】特開２００６−１７３３５１号公報
【特許文献６】特開２００７−２５８６８４号公報
【特許文献７】国際公開２００８／１３９６４４号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上記のように、ＰＮ接合を急峻化することによりダイナミックレンジを改善しながら、歩留まり低下を抑制することが困難であるという問題があった。
【課題を解決するための手段】
【００１６】
本発明の固体撮像装置は、半導体基板の受光面にマトリクス状に配置された画素ごとに区分して形成された第１導電型の半導体領域を有するフォトダイオードと、前記フォトダイオードに隣接する領域において前記半導体基板上にゲート絶縁膜を介して形成され、前記フォトダイオードに生成及び蓄積される信号電荷を転送する第１導電型の転送ゲート電極と、前記信号電荷に応じた電圧または前記信号電荷を読み取る信号読み取り部と、前記フォトダイオードの一部または全部を被覆する領域において前記半導体基板上に前記ゲート絶縁膜を介して形成され、前記転送ゲート電極より大きい仕事関数を有する導電体または半導体からなる反転層誘起電極とを有し、前記反転層誘起電極により前記半導体領域の前記反転層誘起電極側表面に第２導電型のキャリアを蓄積してなる反転層が誘起されている。
【００１７】
上記の本発明の固体撮像装置は、半導体基板の受光面にマトリクス状に配置された画素ごとに区分して第１導電型の半導体領域を有するフォトダイオードが形成されている。フォトダイオードに隣接する領域において半導体基板上にゲート絶縁膜を介して、フォトダイオードに生成及び蓄積される信号電荷を転送する第１導電型の転送ゲート電極が形成されている。信号電荷に応じた電圧または信号電荷を読み取る信号読み取り部が形成されている。また、フォトダイオードの一部または全部を被覆する領域において半導体基板上にゲート絶縁膜を介して、転送ゲート電極より大きい仕事関数を有する導電体または半導体からなる反転層誘起電極が形成されている。ここで、反転層誘起電極により半導体領域の反転層誘起電極側表面に第２導電型のキャリアを蓄積してなる反転層が誘起されている。
【００１８】
本発明の固体撮像装置の製造方法は、半導体基板の受光面にマトリクス状に配置された画素ごとに区分してフォトダイオード形成領域に第１導電型の半導体領域を形成する工程と、前記フォトダイオード形成領域に隣接する領域において前記半導体基板上にゲート絶縁膜を介して、前記フォトダイオードに生成及び蓄積される信号電荷を転送する第１導電型の転送ゲート電極を形成する工程と、前記信号電荷に応じた電圧または前記信号電荷を読み取る信号読み取り部を形成する工程と、前記フォトダイオード形成領域の一部または全部を被覆する領域において前記半導体基板上に前記ゲート絶縁膜を介して、前記転送ゲート電極より大きい仕事関数を有する導電体または半導体からなる反転層誘起電極を形成する工程とを有し、前記フォトダイオードとして、前記反転層誘起電極により前記半導体領域の前記反転層誘起電極側表面に第２導電型のキャリアを蓄積してなる反転層が誘起されているフォトダイオードを形成する。
【００１９】
上記の本発明の固体撮像装置の製造方法は、半導体基板の受光面にマトリクス状に配置された画素ごとに区分してフォトダイオード形成領域に第１導電型の半導体領域を形成する。次に、フォトダイオード形成領域に隣接する領域において半導体基板上にゲート絶縁膜を介して、フォトダイオードに生成及び蓄積される信号電荷を転送する第１導電型の転送ゲート電極を形成する。また、信号電荷に応じた電圧または前記信号電荷を読み取る信号読み取り部を形成する。さらに、フォトダイオード形成領域の一部または全部を被覆する領域において半導体基板上にゲート絶縁膜を介して、転送ゲート電極より大きい仕事関数を有する導電体または半導体からなる反転層誘起電極を形成する。
ここで、フォトダイオードとして、反転層誘起電極により半導体領域の反転層誘起電極側表面に第２導電型のキャリアを蓄積してなる反転層が誘起されているフォトダイオードを形成する。
【００２０】
本発明のカメラは、受光面に複数の画素が集積されてなる固体撮像装置と、前記固体撮像装置の撮像部に入射光を導く光学系と、前記固体撮像装置の出力信号を処理する信号処理回路とを有し、前記固体撮像装置は、半導体基板の受光面にマトリクス状に配置された画素ごとに区分して形成された第１導電型の半導体領域を有するフォトダイオードと、前記フォトダイオードに隣接する領域において前記半導体基板上にゲート絶縁膜を介して形成され、前記フォトダイオードに生成及び蓄積される信号電荷を転送する第１導電型の転送ゲート電極と、前記信号電荷に応じた電圧または前記信号電荷を読み取る信号読み取り部と、前記フォトダイオードの一部または全部を被覆する領域において前記半導体基板上に前記ゲート絶縁膜を介して形成され、前記転送ゲート電極より大きい仕事関数を有する導電体または半導体からなる反転層誘起電極とを有し、前記反転層誘起電極により前記半導体領域の前記反転層誘起電極側表面に第２導電型のキャリアを蓄積してなる反転層が誘起されている。
【００２１】
上記の本発明のカメラは、受光面に複数の画素が集積されてなる固体撮像装置と、固体撮像装置の撮像部に入射光を導く光学系と、固体撮像装置の出力信号を処理する信号処理回路とを有する。ここで、固体撮像装置は、上記の構成の本発明に係る固体撮像装置である。
【発明の効果】
【００２２】
本発明の固体撮像装置は、フォトダイオードの一部または全部を被覆する領域において反転層誘起電極が形成され、半導体領域の反転層誘起電極側表面に第２導電型のキャリアを蓄積してなる反転層が誘起されている。これにより、ＰＮ接合を急峻化してダイナミックレンジを改善しながら、歩留まり低下を抑制することができる。
【００２３】
本発明の固体撮像装置の製造方法は、フォトダイオードの一部または全部を被覆する領域において反転層誘起電極を形成し、半導体領域の反転層誘起電極側表面に第２導電型のキャリアを蓄積してなる反転層が誘起されている固体撮像装置を製造できる。これにより、ＰＮ接合を急峻化してダイナミックレンジを改善しながら、歩留まり低下を抑制することができる。
【００２４】
本発明のカメラは、ＰＮ接合を急峻化してダイナミックレンジを改善しながら、歩留まり低下を抑制することができる固体撮像装置を用いたカメラを提供できる。
【図面の簡単な説明】
【００２５】
【図１】図１は本発明の第１実施形態に係る固体撮像装置の平面図である。
【図２】図２（ａ）及び（ｂ）は本発明の第１実施形態に係る固体撮像装置の断面図である。
【図３】図３（ａ）〜（ｄ）は本発明の第１実施形態に係る固体撮像装置及び比較例に係る固体撮像装置のフォトダイオード領域のエネルギーバンド図である。
【図４】図４（ａ）及び（ｂ）は本発明の第１実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）は本発明の第１実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）及び（ｂ）は本発明の第１実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）及び（ｂ）は本発明の第１実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）及び（ｂ）は本発明の第１実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図９】図９は本発明の第１変形例に係る固体撮像装置の印加電圧のタイミングチャートである。
【図１０】図１０（ａ）〜（ｃ）は本発明の第２変形例に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図１１】図１１は本発明の第２実施形態に係る固体撮像装置の平面図である。
【図１２】図１２（ａ）及び（ｂ）は本発明の第２実施形態に係る固体撮像装置の断面図である。
【図１３】図１３（ａ）〜（ｃ）は本発明の第２実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図１４】図１４（ａ）及び（ｂ）は本発明の第２実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図１５】図１５（ａ）及び（ｂ）は本発明の第２実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図１６】図１６（ａ）及び（ｂ）は本発明の第２実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図１７】図１７（ａ）及び（ｂ）は本発明の第２実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図１８】図１８（ａ）及び（ｂ）は本発明の第２実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図１９】図１９（ａ）及び（ｂ）は本発明の第２実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図２０】図２０（ａ）及び（ｂ）は本発明の第２実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図２１】図２１は本発明の第３実施形態に係る固体撮像装置の平面図である。
【図２２】図２２（ａ）及び（ｂ）は本発明の第３実施形態に係る固体撮像装置の断面図である。
【図２３】図２３（ａ）〜（ｃ）は本発明の第３実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図２４】図２４（ａ）及び（ｂ）は本発明の第３実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図２５】図２５（ａ）及び（ｂ）は本発明の第３実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図２６】図２６（ａ）及び（ｂ）は本発明の第３実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図２７】図２７（ａ）及び（ｂ）は本発明の第３実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図２８】図２８（ａ）及び（ｂ）は本発明の第３実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図２９】図２９（ａ）及び（ｂ）は本発明の第３実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図３０】図３０（ａ）及び（ｂ）は本発明の第３実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。
【図３１】図３１は本発明の第４実施形態に係るカメラの概略構成図である。
【発明を実施するための形態】
【００２６】
以下に、本発明に係る固体撮像装置とその製造方法並びに当該固体撮像装置を備えたカメラの実施の形態について、図面を参照して説明する。
【００２７】
尚、説明は以下の順序で行う。
１．第１実施形態（基本構成）
２．第１変形例（反転層誘起電極印加電圧による信号電荷の押し出し）
３．第２変形例（ゲート電極加工工程の変形例）
４．第２実施形態（フォトダイオードの素子分離領域に溝を有する構成）
５．第３実施形態（転送ゲート下部に溝を有する構成）
６．第３変形例（第３実施形態においてフォトダイオードの素子分離領域に溝を有さない構成）
７．第４実施形態（固体撮像装置を用いたカメラ）
【００２８】
＜第１実施形態＞
［固体撮像装置の平面図］
図１は本実施形態に係る固体撮像装置であるＣＭＯＳイメージセンサの平面図である。
本実施形態に係る固体撮像装置は、例えば、半導体基板の受光面にマトリクス状に配置された画素ごとに区分してフォトダイオードＰＤが形成されている。
例えば、フォトダイオードＰＤに隣接する領域に転送ゲート電極ＴＧが形成され、さらに転送ゲート電極ＴＧに隣接する領域にフローティングディフュージョンＦＤが形成されている。
【００２９】
例えば、本実施形態では、素子分離領域Ｉで互いに区分された４個のフォトダイオードＰＤを１組として、それらがマトリクス状に配置されている。フォトダイオードの組の間の領域に、転送ゲート電極ＴＧ、フローティングディフュージョンＦＤ、コンタクトＣＴ及びその他のトランジスタなどが配置された構成となっている。
例えば、フローティングディフュージョンＦＤは、それを囲む４個のフォトダイオードＰＤに４個の転送ゲート電極ＴＧを介して接続されている。即ち、１個のフローティングディフュージョンＦＤが４個の画素で共有された構成である。
【００３０】
例えば、フォトダイオードＰＤは、光を受光したときに光電効果により発生する信号電荷を蓄積する。フローティングディフュージョンＦＤには、増幅トランジスタ及び選択トランジスタなどが接続され、信号電荷に応じた電圧を読み取る信号読み取り部が構成されている。また、フローティングディフュージョンＦＤにリセットトランジスタが接続されており、フォトダイオードＰＤ及びフローティングディフュージョンＦＤ内に蓄積された信号電荷を除去することができる。
【００３１】
本実施形態のＣＭＯＳイメージセンサでは、フォトダイオードＰＤの一部または全部を被覆する領域において、半導体基板上にゲート絶縁膜を介して反転層誘起電極ＰＧが形成されている。
反転層誘起電極ＰＧは、転送ゲート電極ＴＧより大きい仕事関数を有する導電体または半導体からなる。反転層誘起電極ＰＧによりフォトダイオードＰＤを構成する第１導電型の半導体領域の反転層誘起電極ＰＧ側の表面に第２導電型のキャリアを蓄積してなる反転層が誘起されている。例えば、フォトダイオードＰＤを構成するＮ型の半導体領域の反転層誘起電極ＰＧ側の表面にＰ型のキャリアであるホールを蓄積してなる反転層が誘起されている。
【００３２】
また、本実施形態のＣＭＯＳイメージセンサは、後述のように、不図示の領域において、受光面を有する半導体基板と同一の基板にロジック回路などを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからなるＣＭＯＳトランジスタが形成されている。
【００３３】
［固体撮像装置の断面図］
図２（ａ）は本実施形態に係る固体撮像装置の断面図である。例えば、図１中のＸ−Ｘ’における断面図が図２（ａ）においてＸ−Ｘ’で示すフォトダイオード領域ＡＰＤ及び転送ゲート領域ＡＴＧに相当する。転送ゲート領域ＡＴＧは転送ゲート電極とフローティングディフュージョンの領域が含まれている。また、例えば、図２（ａ）においては、図１では不図示であるロジック回路を構成するＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳも示している。
【００３４】
例えば、素子分離領域１０ｂで区分されたフォトダイオード領域ＡＰＤにおいて、Ｐ型シリコンからなる半導体基板１０中にフォトダイオードを構成するＮ型の半導体領域１７が形成されている。半導体基板１０はバルクのシリコン基板でもよく、また、ＳＯＩ（Silicon on Insulator）基板でもよい。
フォトダイオード領域ＡＰＤの端部における半導体領域１７の表層部分に、フォトダイオードとなるＰＮ接合の一部を半導体領域１７と構成するＰ型の半導体層２６が形成されている。
Ｐ型の半導体層２６の領域に隣接する転送ゲート領域ＡＴＧにおいて、半導体基板１０上にゲート絶縁膜２０を介して転送ゲート電極であるＮ型ポリシリコンからなる導電層２１ａが形成されている。さらに転送ゲート電極である導電層２１ａに隣接する領域にフローティングディフュージョンであるＮ型の半導体層３０が形成されている。
【００３５】
本実施形態のＣＭＯＳイメージセンサでは、フォトダイオードの一部または全部を被覆する領域において、半導体基板１０上にゲート絶縁膜２０を介して反転層誘起電極であるＰ型ポリシリコンからなる導電層２１ｂが形成されている。図２（ａ）に示すように、反転層誘起電極である導電層２１ｂは隣接するフォトダイオード上に形成される反転層誘起電極である導電層２１ｂと一体に形成されている。
上記において、Ｎ型の導電層２１ａ及びＰ型の導電層２１ｂの側面には、サイドウォール絶縁膜２７が形成されている。
【００３６】
また、本実施形態のＣＭＯＳイメージセンサは、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳにおいて、半導体基板１０にロジック回路などを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成されている。ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからＣＭＯＳトランジスタが構成される。
即ち、半導体基板１０に形成された素子分離用溝１０ａに埋め込まれたＳＴＩ（Shallow Trench Isolation）法による素子分離絶縁膜１４が形成されている。素子分離絶縁膜１４で区分されたＮＭＯＳトランジスタ領域ＡＮＭＯＳにおいて、半導体基板１０上にゲート絶縁膜２０を介してゲート電極であるＮ型ポリシリコンからなる導電層２１ａが形成されている。
上記において、Ｎ型の導電層２１ａの側面にサイドウォール絶縁膜２７が形成されており、その両側部における半導体基板１０中にソースドレイン領域であるＮ型の半導体層２９が形成されている。上記のようにＮＭＯＳトランジスタが構成されている。
【００３７】
また、半導体基板１０のＳＴＩ法による素子分離絶縁膜１４で区分されたＰＭＯＳトランジスタ領域ＡＰＭＯＳにおいて、Ｎ型のウェル１６が形成されている。さらに、半導体基板１０上にゲート絶縁膜２０を介してゲート電極であるＰ型ポリシリコンからなる導電層２１ｂが形成されている。
上記において、Ｐ型の導電層２１ｂの側面にサイドウォール絶縁膜２７が形成されており、その両側部における半導体基板１０中にソースドレイン領域であるＰ型の半導体層３２が形成されている。上記のようにＰＭＯＳトランジスタが構成されている。
【００３８】
図２（ｂ）は本実施形態に係る固体撮像装置の断面図である。
実質的に図２（ａ）と同一であるが、Ｎ型の半導体領域１７の反転層誘起電極であるＰ型ポリシリコンからなる導電層２１ｂ側の表面に反転層１７ａが誘起されていることを示している。
例えば、反転層誘起電極は、転送ゲート電極より大きい仕事関数を有する導電体または半導体からなる。本実施形態においては、反転層誘起電極はＰ型ポリシリコンからなり、転送ゲート電極はＮ型ポリシリコンからなる。
反転層誘起電極によりフォトダイオードを構成するＮ型の半導体領域１７の反転層誘起電極側の表面にＰ型のキャリアであるホールを蓄積してなる反転層１７ａが誘起されている。
反転層誘起電極は、印加電圧がなくても反転層誘起電極の仕事関数に起因して反転層１７ａを誘起する効果を持つが、例えば負電圧が印加されることでさらに高濃度のホールを蓄積して反転層１７ａ中の実効キャリア濃度を高めることができる。表面のホールは基板表面起因のリーク電流低減に効果があり、濃ければ濃いほどリークが低減できるので、なるべく高い濃度のホールを誘起することが望ましい。表面反転層１７ａが誘起される理由については後述する。
【００３９】
半導体領域１７におけるＮ型の不純物の実効濃度が半導体基板の表面に近い程高濃度である滑らかな濃度勾配を有することが好ましい。この場合、フォトダイオードで生成された信号電荷は滑らかに基板表面近傍に移動する。信号電荷は、フォトダイオードＰＤ内部にポテンシャルに捕えられて蓄積される。
【００４０】
また、フォトダイオードを被覆して半導体基板上に、絶縁膜及び上層配線などが形成されている。
光入射面が基板裏面側（図２（ｂ）のＡ方向）である場合、必要に応じて基板裏面側にカラーフィルタなどが形成されている。さらに、基板裏面側に光導波路やオンチップレンズなどが設けられていてもよい。上記の構成では、フォトダイオードを被覆して形成される反転層誘起電極は、入射光に対して透明でなくてもよい。例えば反転層誘起電極をＰＭＯＳトランジスタのゲート電極と同一のレイヤーであるＰ型ポリシリコンで形成することができる。また、基板裏面側からの入射光がフォトダイオードで吸収されずに透過したときに再びフォトダイオード領域に光を戻すように、入射光に対して反射性の膜として銅などの金属膜を用いることも可能である。
反転層誘起電極は、転送ゲート電極より大きい仕事関数を有する導電体または半導体からなり、例えば、Ｐ型シリコン、Ｐ型ポリシリコン、銅、タングステン、ＮｉＳｉ、ＣｏＳｉ、ＴｉＮ、ＩＴＯ（酸化インジウムスズ）などを用いることができる。
【００４１】
あるいは、光入射面が基板表面側（図２（ｂ）のＢ方向）である場合、必要に応じて基板上の絶縁膜中に光導波路が設けられ、その上層にカラーフィルタ及びオンチップレンズなどが形成されている。上記の構成では、フォトダイオードを被覆して形成される反転層誘起電極は、入射光に対して透過性であることが重要である。例えばＩＴＯなどの透明電極で形成することができる。あるいは、ポリシリコンでも膜厚によってはある程度の光透過性があり、適用可能であれば用いることができる。ポリシリコンなどの反転層誘起電極は基板表面の界面準位を低減できるので、フォトダイオードの表面に起因するノイズを低減する効果があり、表面ノイズの低減が重要なデバイスに好ましく適用できる。デバイスの条件によるが、反転層誘起電極としては上記の材料から選択して用いることができる。
【００４２】
なお、図２（ａ）及び（ｂ）においては、上記の絶縁膜、上層配線、光導波路、カラーフィルタ及びオンチップレンズの図示は省略している。
【００４３】
［固体撮像装置を構成するフォトダイオードのエネルギーバンド］
図３（ａ）〜（ｄ）は本実施形態に係るＣＭＯＳイメージセンサ及び比較例に係るＣＭＯＳイメージセンサのフォトダイオード領域のエネルギーバンド図である。
図３（ａ）及び（ｂ）は本実施形態に係るＣＭＯＳイメージセンサのフォトダイオード領域のエネルギーバンド図である。図２（ｂ）中のＹ−Ｙ’における、反転層誘起電極である導電層２１ｂ、ゲート絶縁膜２０及び半導体領域１７の断面におけるエネルギーバンドを示す。ここで、図３（ａ）は反転層誘起電極への印加電圧がゼロの場合であり、図３（ｂ）は所定の負電圧を印加した場合である。
【００４４】
一方、図３（ｃ）及び（ｄ）は比較例に係るＣＭＯＳイメージセンサのフォトダイオード領域のエネルギーバンド図である。図２（ｂ）中のＹ−Ｙ’における断面に相当するが、比較例では反転層誘起電極がＮ型ポリシリコンからなる導電層２１ａで構成されている。ここで、図３（ｃ）は反転層誘起電極への印加電圧がゼロの場合であり、図３（ｄ）は所定の負電圧を印加した場合である。
【００４５】
比較例のＣＭＯＳイメージセンサでは、図３（ｃ）に示すように印加電圧がゼロの場合、導電層２１ａと半導体領域１７が同じポテンシャルとなり、反転層は誘起されない。図３（ｄ）に示すように所定の負電位が印加されると、半導体領域１７の導電層２１ａ側の表面にホールｈが蓄積し、反転層１７ａが誘起される。
【００４６】
本実施形態のＣＭＯＳイメージセンサでは、反転層誘起電極にＰ型ポリシリコンのように十分に仕事関数の大きい材料を用いた場合、図３（ａ）に示すように印加電圧がゼロの場合でも、例えば図３（ｄ）に示す場合と同程度に半導体領域１７の導電層２１ｂ側の表面にホールｈが蓄積し、反転層１７ａが誘起される。これは、導電層２１ｂの仕事関数が導電層２１ａより大きいことに起因する。
また、図３（ｂ）に示すように導電層２１ｂに所定の負電位が印加されると、さらに高濃度のホールを蓄積して反転層１７ａ中の実効キャリア濃度を高めることができる。
【００４７】
本実施形態の固体撮像装置は、フォトダイオードの一部または全部を被覆する領域において反転層誘起電極が形成され、半導体領域の反転層誘起電極側表面に第２導電型のキャリアを蓄積してなる反転層が誘起されている。これにより、ＰＮ接合を急峻化してダイナミックレンジを改善することができる。
また、後述のように固体撮像装置の製造方法において、ゲートエッチング及びサイドウォールエッチバックなどで導入される欠陥を回復するための熱処理を行うことが可能である。また、フォトダイオードを被覆する反転層誘起電極である導電層自体がエッチング工程におけるフォトダイオード領域への欠陥導入を抑制する。これにより、暗電流の増加を回避して歩留まり低下を抑制することができる。
【００４８】
［固体撮像装置の製造方法］
図４〜８は本実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。これらを参照して、本実施形態の固体撮像装置であるＣＭＯＳイメージセンサの製造方法を説明する。
図面は、図２（ａ）及び（ｂ）に相当する断面図を示し、フォトダイオード領域ＡＰＤ、転送ゲート領域ＡＴＧ、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳを示す。
【００４９】
まず、図４（ａ）に示すように、例えば、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳにおいて、ＳＴＩ法により半導体基板１０に素子分離用溝１０ａを形成し、素子分離絶縁膜１４を形成する。例えばＮ型不純物のイオン注入により、ＰＭＯＳトランジスタ領域ＡＰＭＯＳにＮ型のウェル１６を形成する。Ｎ型のウェル１６の形成には、Ｐを０．２〜１０００ｋｅＶの注入エネルギー、１×１０１１〜１×１０１３／ｃｍ２のドーズ量のイオン注入の組み合わせで形成する。
また、フォトダイオード領域ＡＰＤ及び転送ゲート領域ＡＴＧにおいてはＰ型の素子分離領域１０ｂで素子分離を行い、フォトダイオード領域ＡＰＤにおいてフォトダイオードを構成するＮ型の半導体領域１７を形成する。例えば、Ｎ型の半導体領域１７の形成には、Ｐを５０〜３０００ｋｅＶの注入エネルギー、１×１０１１〜１×１０１３／ｃｍ２のドーズ量のイオン注入の組み合わせで形成する。
また、その他のウェル、チャネル不純物や素子分離のための不純物を必要に応じてイオ
ン注入する。
半導体基板１０はバルクのシリコン基板でもよく、また、ＳＯＩ基板でもよい。
【００５０】
半導体領域１７の形成においては、上述の理由により、Ｎ型の不純物の実効濃度が半導体基板の表面に近い程高濃度である滑らかな濃度勾配を有するように形成することが好ましい。
【００５１】
次に図４（ｂ）に示すように、例えば、フォトダイオード領域ＡＰＤ、転送ゲート領域ＡＴＧ、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳにおいて、半導体基板１０表面にゲート絶縁膜２０を形成する。ゲート絶縁膜２０は、例えば熱酸化法あるいはＣＶＤ（Chemical Vapor Deposition）法により酸化シリコンを成膜して形成する。次に、ゲート絶縁膜２０の上層に例えばＣＶＤ法によりポリシリコン層２１を８０〜２５０ｎｍの膜厚で形成する。
【００５２】
次に図５（ａ）に示すように、例えば、フォトダイオード領域ＡＰＤ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳを保護するレジスト膜２２をパターン形成する。レジスト膜２２をマスクとして、転送ゲート領域ＡＴＧ及びＮＭＯＳトランジスタ領域ＡＮＭＯＳにおいて、ポリシリコン層２１にＰなどのＮ型の導電性不純物を導入してＮ型の導電層２１ａとする。例えば、５〜３０ｋｅＶの注入エネルギーで０〜１×１０１6／ｃｍ２のドーズ量とする。
【００５３】
次に図５（ｂ）に示すように、例えば、転送ゲート領域ＡＴＧ及びＮＭＯＳトランジスタ領域ＡＮＭＯＳを保護するレジスト膜２３をパターン形成する。レジスト膜２３をマスクとして、フォトダイオード領域ＡＰＤ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳにおいて、ポリシリコン層２１にＢなどのＰ型の導電性不純物を導入してＰ型の導電層２１ｂとする。例えば、３〜１５ｋｅＶの注入エネルギーで０〜１×１０１６／ｃｍ２のドーズ量とする。
【００５４】
次に図６（ａ）に示すように、例えば、導電層２１ａ及び導電層２１ｂ上にレジスト膜２４をパターン形成する。
レジスト膜２４は、フォトダイオード領域ＡＰＤの反転層誘起電極、転送ゲート領域ＡＴＧの転送ゲート電極、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳのゲート電極のパターンを有する。
【００５５】
次に図６（ｂ）に示すように、例えば、レジスト膜２４をマスクとしてエッチング処理を行う。エッチング処理としては、例えば、Ｃｌ２＋Ｏ２の混合ガスのプラズマによるＲＩＥ（反応性イオンエッチング）などの異方性エッチング処理とする。
これで、反転層誘起電極である導電層２１ｂ、転送ゲート電極である導電層２１ａ、ＮＭＯＳトランジスタのゲート電極である導電層２１ａ、ＰＭＯＳトランジスタのゲート電極である導電層２１ｂをパターン形成する。反転層誘起電極である導電層２１ｂは隣接する画素のフォトダイオード上の反転層誘起電極である導電層２１ｂと一体に形成する。
上記のエッチング処理において、ゲート絶縁膜２０も各導電層（２１ａ，２１ｂ）と同じパターンに加工される。
【００５６】
ここで、反転層誘起電極である導電層２１ｂと転送ゲート電極である導電層２１ａ間の幅Ｗは、Ｐ型の導電層２１ｂとＮ型の導電層２１ａが十分に分離可能な距離であればよい。例えば、加工可能な最小の設計ルールで形成できる。例えば、５０〜３００ｎｍとする。
【００５７】
次に図７（ａ）に示すように、例えば、フォトダイオード領域ＡＰＤの端部であって転送ゲート領域ＡＴＧに隣接する領域を開口するレジスト膜２５を形成する。レジスト膜２５をマスクとしてＢなどのＰ型不純物をイオン注入し、フォトダイオード領域ＡＰＤの端部における半導体領域１７の表層部分に、フォトダイオードとなるＰＮ接合の一部を半導体領域１７と構成するＰ型の半導体層２６を形成する。例えば、０．２〜１０ｋｅＶの注入エネルギーで１×１０１２〜５×１０１３ｃｍ２のドーズ量とする。
【００５８】
次に図７（ｂ）に示すように、例えば、ＣＶＤ法により全面に５〜３０ｎｍの酸化シリコン膜と３０〜１００ｎｍの窒化シリコン膜を積層させ、前面にエッチバック処理を行う。これにより、フォトダイオード領域ＡＰＤ、転送ゲート領域ＡＴＧ、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳにおいて、Ｎ型の導電層２１ａ及びＰ型の導電層２１ｂの側面にサイドウォール絶縁膜２７を形成する。
上記のエッチバック処理は、例えば、エッチング処理としては、例えば、ＣＦ４＋Ｏ２の混合ガスのプラズマによるＲＩＥ（反応性イオンエッチング）などの異方性エッチング処理とする。
反転層誘起電極である導電層２１ｂと転送ゲート電極である導電層２１ａ間の幅Ｗは、サイドウォール絶縁膜２７で全部埋められてしまってもよい。
【００５９】
次に図８（ａ）に示すように、例えば、フォトダイオード領域ＡＰＤ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳを保護するレジスト膜２８をパターン形成する。次に、レジスト膜２８をマスクとして、ＰなどのＮ型の導電性不純物を導入する。ＮＭＯＳトランジスタ領域ＡＮＭＯＳにおいてはＮ型のソースドレイン領域であるＮ型の半導体層２９を形成する。また、転送ゲート領域ＡＴＧにおいてはフローティングディフュージョンであるＮ型の半導体層３０を形成する。ここで、例えば、５〜２０ｋｅＶの注入エネルギーで１×１０１５〜５×１０１５／ｃｍ２のドーズ量とする。
【００６０】
次に図８（ｂ）に示すように、例えば、転送ゲート領域ＡＴＧ及び、フォトダイオード領域ＡＰＤの転送ゲート領域ＡＴＧに隣接する端部（半導体層２６の領域）及びＮＭＯＳトランジスタ領域ＡＮＭＯＳを保護するレジスト膜３１をパターン形成する。次に、レジスト膜３１をマスクとして、ＢなどのＰ型の導電性不純物を導入する。ＰＭＯＳトランジスタ領域ＡＰＭＯＳにおいてはＰ型のソースドレイン領域であるＰ型の半導体層３２を形成する。また、フォトダイオード領域ＡＰＤにおいてはＰ型の導電層２１ｂ中のＰ型の不純物濃度を高める。ここで、例えば、２〜８ｋｅＶの注入エネルギーで１×１０１５〜５×１０１５／ｃｍ２のドーズ量とする。
上記のイオン注入後に、１０００〜１１００℃、０〜２０秒程度のＲＴＡ（Rapid Thermal Annealing）処理を行い、不純物を活性化させ、欠陥の回復を行う。
【００６１】
以降の工程としては、例えば、光入射面が基板裏面側（図２（ｂ）のＡ方向）である場合、基板裏面を研削して基板の薄膜化を行い、さらに必要に応じて基板裏面側にカラーフィルタなどを形成する。さらに光導波路やオンチップレンズなどを設けてもよい。
【００６２】
あるいは、例えば、光入射面が基板表面側（図２（ｂ）のＢ方向）である場合、必要に応じて基板上の絶縁膜中に光導波路を設けられ、その上層にカラーフィルタ及びオンチップレンズなどを形成する。
以上の工程により、図２（ａ）及び（ｂ）に示す構成のＣＭＯＳイメージセンサを製造することができる。
【００６３】
本実施形態の固体撮像装置の製造方法は、フォトダイオードの一部または全部を被覆する領域において反転層誘起電極を形成し、半導体領域の反転層誘起電極側表面に第２導電型のキャリアを蓄積してなる反転層が誘起されている固体撮像装置を製造できる。
また、ゲートエッチング及びサイドウォールエッチバックなどで導入される欠陥を回復するための熱処理を行うことが可能である。また、フォトダイオードを被覆する反転層誘起電極である導電層自体がエッチング工程におけるフォトダイオード領域への欠陥導入を抑制する。これにより、暗電流の増加を回避して歩留まり低下を抑制することができる。
【００６４】
＜第１変形例＞
［反転層誘起電極印加電圧による信号電荷の押し出し］
第１実施形態において、反転層誘起電極への印加電圧は、基本的に所定の負の電圧で固定する構成でよいが、本変形例のようにあるタイミングで印加電圧を変動させてもよい。
図９は本変形例に係る固体撮像装置の印加電圧のタイミングチャートである。反転層誘起電極への印加電圧ＳＰＧ、転送ゲート電極への印加電圧ＳＴＧ、リセットトランジスタのゲートへの印加電圧ＳＲである。
あるフィールドにおける電荷蓄積期間Ｔ中は、反転層誘起電極への印加電圧ＳＰＧとしては所定の負の電圧（−）を印加する。転送ゲート電極への印加電圧ＳＴＧはゼロで転送ゲートは閉じられている。
電荷蓄積期間Ｔが終了する時刻ｔ１において、転送ゲート電極への印加電圧ＳＴＧを（＋）として転送ゲートを開き、蓄積された信号電荷をフローティングディフュージョンに転送する。ここで、反転層誘起電極への印加電圧ＳＰＧとしてはさらに大きな負の電圧（――）を印加することで、信号電荷をフローティングディフュージョンに十分押し出すポテンシャルを形成できる。これで、フォトダイオード内の信号電荷を空乏化できる。
信号電荷の転送が終了する時刻ｔ２において、転送ゲート電極への印加電圧ＳＴＧをゼロに戻し、反転層誘起電極への印加電圧ＳＰＧも所定の負の電圧（―）に戻す。
リセット動作を開始する時刻ｔ３において、リセットトランジスタのゲートへの印加電圧ＳＲを（＋）として信号電荷を除去する。
リセット動作が終了する時刻ｔ４から、次のフィールドの電荷蓄積期間が開始する。
【００６５】
＜第２変形例＞
［ゲート電極加工工程の変形例］
図１０（ａ）〜（ｃ）は第２変形例に係る固体撮像装置の製造方法の製造工程を示す断面図である。
図５（ｂ）に至る工程までは上記の実施形態と同様である。
次に図１０（ａ）に示すように、例えば、導電層２１ａ及び導電層２１ｂ上にハードマスク４０をパターン形成する。
ハードマスク４０は、フォトダイオード領域ＡＰＤの反転層誘起電極、転送ゲート領域ＡＴＧの転送ゲート電極、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳのゲート電極のパターンを有する。これは、例えば窒化シリコン膜を成膜し、上記のパターンにエッチング加工して得ることができる。
次に図１０（ｂ）に示すように、ハードマスク４０の側部にサイドウォール４１を形成する。これは、例えば全面に窒化シリコン膜を堆積し、エッチバックすることで形成できる。
次に図１０（ｃ）に示すように、ハードマスク４０及びサイドウォール４１をマスクとして、導電層（２１ａ，２１ｂ）をエッチングし、パターン加工する。反転層誘起電極である導電層２１ｂと転送ゲート電極である導電層２１ａ間の幅として、加工可能な最小の設計ルールよりも狭めて形成することができる。
上記の工程の後は、ハードマスク４０及びサイドウォール４１を除去し、第１実施形態と同様に製造することができる。
【００６６】
＜第２実施形態＞
［固体撮像装置の平面図］
図１１は本実施形態に係る固体撮像装置であるＣＭＯＳイメージセンサの平面図である。また、図１２（ａ）は本実施形態に係る固体撮像装置の断面図である。例えば、図１１中のＸ−Ｘ’における断面図が図１２（ａ）においてＸ−Ｘ’で示すフォトダイオード領域ＡＰＤ及び転送ゲート領域ＡＴＧに相当する。
画素ごとにフォトダイオードを区分する素子分離領域Ｉ（１０ｂ）において半導体基板に半導体領域１７の側面を露出させる凹部１０ｃが形成されている。半導体領域１７の側面上において、反転層誘起電極である導電層２１ｂがゲート絶縁膜２０を介して形成されている。
【００６７】
図１２（ｂ）は本実施形態に係る固体撮像装置の断面図である。
実質的に図１２（ａ）と同一であるが、Ｎ型の半導体領域１７の反転層誘起電極であるＰ型ポリシリコンからなる導電層２１ｂ側の表面に反転層１７ａが誘起されていることを示している。
ここで、上記のように素子分離領域Ｉ（１０ｂ）において半導体基板に半導体領域１７の側面を露出させる凹部１０ｃが形成されており、凹部１０ｃ内に導電層２１ｂがゲート絶縁膜２０を介して形成されている。このため、半導体領域の側面から反転層１７ａが誘起されている。
上記を除いて、実質的に第１実施形態と同様の構成である。
【００６８】
本実施形態の固体撮像装置は、フォトダイオードの一部または全部を被覆する領域において反転層誘起電極が形成され、半導体領域の反転層誘起電極側表面に第２導電型のキャリアを蓄積してなる反転層が誘起されている。これにより、ＰＮ接合を急峻化してダイナミックレンジを改善することができる。
また、後述のように固体撮像装置の製造方法において、ゲートエッチング及びサイドウォールエッチバックなどで導入される欠陥を回復するための熱処理を行うことが可能である。また、フォトダイオードを被覆する反転層誘起電極である導電層自体がエッチング工程におけるフォトダイオード領域への欠陥導入を抑制する。これにより、暗電流の増加を回避して歩留まり低下を抑制することができる。
【００６９】
［固体撮像装置の製造方法］
図１３〜２０は本実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。これらを参照して、本実施形態の固体撮像装置であるＣＭＯＳイメージセンサの製造方法を説明する。
【００７０】
図面は、図１２（ａ）及び（ｂ）に相当する断面図を示し、フォトダイオード領域ＡＰＤ、転送ゲート領域ＡＴＧ、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳを示す。
【００７１】
まず図１３（ａ）に示すように、例えば、ＣＶＤ法により半導体基板１０上に全面に窒化シリコンを１００〜２５０ｎｍの膜厚で堆積し、ハードマスク１１を形成する。
半導体基板１０はバルクのシリコン基板でもよく、また、ＳＯＩ基板でもよい。
【００７２】
次に図１３（ｂ）に示すように、例えば、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳにおける素子分離領域及びフォトダイオード領域ＡＰＤの素子分離領域を開口するレジスト膜１２をパターン形成する。
【００７３】
次に図１３（ｃ）に示すように、例えば、レジスト膜１２をマスクとしてハードマスク１１をパターンエッチングする。さらにＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳにおいては半導体基板１０の表層に素子分離用溝１０ａを形成する。また、フォトダイオード領域ＡＰＤの素子分離領域１０ｂにおいても凹部１０ｃを形成する。
上記のエッチングは、例えばＣＦ４＋Ｏ２混合ガスのＲＩＥで行われ、素子分離用溝１０ａと凹部１０ｃの深さは０〜３００ｎｍとする。
【００７４】
次に図１４（ａ）に示すように、例えば、レジスト膜１２を除去した後、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳを開口するレジスト膜１３をパターン形成する。
【００７５】
次に図１４（ｂ）に示すように、例えば、レジスト膜１３をマスクとしてＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳにおける素子分離用溝１０ａの深さを深く加工する。
上記のエッチングは、例えばＣｌ２＋Ｏ２混合ガスのＲＩＥで行われ、素子分離用溝１０ａと凹部１０ｃの深さは前回のエッチングと合わせて２００〜５００ｎｍとする。
【００７６】
次に図１５（ａ）に示すように、例えば、ＣＶＤ法により素子分離用溝１０ａと凹部１０ｃを埋め込んで全面に酸化シリコンを２００〜８００ｎｍの膜厚で堆積する。次に、ＣＭＰ（Chemical Mechanical Polishing）により素子分離用溝１０ａと凹部１０ｃの外部に堆積した酸化シリコンを除去し、平坦化する。
これで、素子分離用溝１０ａに埋め込まれた素子分離絶縁膜１４を形成する。また、凹部１０ｃにはダミー膜１５ａが形成される。
さらに、ホットリン酸処理で窒化シリコンのハードマスク１１を除去する。素子分離絶縁膜１４の半導体基板１０からの突き出し量はＣＭＰ処理後に希フッ酸処理で調整する。
【００７７】
次に図１５（ｂ）に示すように、例えば、ＰＭＯＳトランジスタ領域ＡＰＭＯＳにおいてＮ型不純物のイオン注入によりＮ型のウェル１６を形成する。Ｎ型のウェル１６の形成には、Ｐを０．２〜１０００ｋｅＶの注入エネルギー、１×１０１１〜１×１０１３／ｃｍ２のドーズ量のイオン注入の組み合わせで形成する。
また、フォトダイオード領域ＡＰＤにおいてフォトダイオードを構成するＮ型の半導体領域１７を形成する。例えば、Ｎ型の半導体領域１７の形成には、Ｐを５０〜３０００ｋｅＶの注入エネルギー、１×１０１１〜１×１０１３／ｃｍ２のドーズ量のイオン注入の組み合わせで形成する。
また、その他のウェル、チャネル不純物や素子分離のための不純物を必要に応じてイオン注入する。
【００７８】
半導体領域１７の形成においては、上述の理由により、Ｎ型の不純物の実効濃度が半導体基板の表面に近い程高濃度となる滑らかな濃度勾配を有するように形成することが好ましい。
【００７９】
次に図１６（ａ）に示すように、例えば、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳを保護し、フォトダイオード領域ＡＰＤの及び転送ゲート領域ＡＴＧを開口するレジスト膜１８をパターン形成する。
次に、例えば、レジスト膜１８をマスクとして希フッ酸によるウェットエッチング処理を行い、酸化シリコンのダミー膜１５ａを除去する。これにより、半導体領域１７の側面を露出させる凹部１０ｃが形成される。
【００８０】
次に図１６（ｂ）に示すように、例えば、フォトダイオード領域ＡＰＤ、転送ゲート領域ＡＴＧ、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳにおいて、半導体基板１０表面にゲート絶縁膜２０を形成する。ゲート絶縁膜２０は、例えば熱酸化法あるいはＣＶＤ法により酸化シリコンを成膜して形成する。このとき、ゲート絶縁膜２０としては凹部１０ｃ内において半導体領域１７の側面を被覆するように形成する。
次に、ゲート絶縁膜２０の上層に例えばＣＶＤ法によりポリシリコン層２１を８０〜２５０ｎｍの膜厚で形成する。このとき、ポリシリコン層２１としては凹部１０ｃ内のゲート絶縁膜２０の上層を埋め込む埋め込み層２１ｃを有するように形成する。
【００８１】
次に図１７（ａ）に示すように、例えば、フォトダイオード領域ＡＰＤ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳを保護するレジスト膜２２をパターン形成する。レジスト膜２２をマスクとして、転送ゲート領域ＡＴＧ及びＮＭＯＳトランジスタ領域ＡＮＭＯＳにおいて、ポリシリコン層２１にＰなどのＮ型の導電性不純物を導入してＮ型の導電層２１ａとする。例えば、５〜３０ｋｅＶの注入エネルギーで１×１０１５／ｃｍ２のドーズ量とする。
【００８２】
次に図１７（ｂ）に示すように、例えば、転送ゲート領域ＡＴＧ及びＮＭＯＳトランジスタ領域ＡＮＭＯＳを保護するレジスト膜２３をパターン形成する。レジスト膜２３をマスクとして、フォトダイオード領域ＡＰＤ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳにおいて、ポリシリコン層２１にＢなどのＰ型の導電性不純物を導入してＰ型の導電層２１ｂとする。例えば、３〜１５ｋｅＶの注入エネルギーで０〜１×１０１６／ｃｍ２のドーズ量とする。
図面上は、凹部１０ｃ内の埋め込み層２１ｃにまでＰ型の導電性不純物が拡散していない状態を示している。
【００８３】
次に図１８（ａ）に示すように、例えば、導電層２１ａ及び導電層２１ｂ上にレジスト膜２４をパターン形成する。
レジスト膜２４は、フォトダイオード領域ＡＰＤの反転層誘起電極、転送ゲート領域ＡＴＧの転送ゲート電極、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳのゲート電極のパターンを有する。
【００８４】
次に図１８（ｂ）に示すように、例えば、レジスト膜２４をマスクとしてエッチング処理を行う。エッチング処理としては、例えば、Ｃｌ２＋Ｏ２の混合ガスのプラズマによるＲＩＥ（反応性イオンエッチング）などの異方性エッチング処理とする。
これで、反転層誘起電極である導電層２１ｂ、転送ゲート電極である導電層２１ａ、ＮＭＯＳトランジスタのゲート電極である導電層２１ａ、ＰＭＯＳトランジスタのゲート電極である導電層２１ｂをパターン形成する。反転層誘起電極である導電層２１ｂは隣接する画素のフォトダイオード上の反転層誘起電極である導電層２１ｂと一体に形成する。
上記のエッチング処理において、ゲート絶縁膜２０も各導電層（２１ａ，２１ｂ）と同じパターンに加工される。
【００８５】
ここで、反転層誘起電極である導電層２１ｂと転送ゲート電極である導電層２１ａ間の幅Ｗは、Ｐ型の導電層２１ｂとＮ型の導電層２１ａが十分に分離可能な距離であればよい。例えば、加工可能な最小の設計ルールで形成できる。例えば、５０〜３００ｎｍとする。
【００８６】
次に図１９（ａ）に示すように、例えば、フォトダイオード領域ＡＰＤの端部であって転送ゲート領域ＡＴＧに隣接する領域を開口するレジスト膜２５を形成する。レジスト膜２５をマスクとしてＢなどのＰ型不純物をイオン注入し、フォトダイオード領域ＡＰＤの端部における半導体領域１７の表層部分に、フォトダイオードとなるＰＮ接合の一部を半導体領域１７と構成するＰ型の半導体層２６を形成する。例えば、０．２〜１０ｋｅＶの注入エネルギーで１×１０１２〜１×１０１３ｃｍ２のドーズ量とする。
【００８７】
次に図１９（ｂ）に示すように、例えば、ＣＶＤ法により全面に５〜３０ｎｍの酸化シリコン膜と３０〜１００ｎｍの窒化シリコン膜を積層させ、前面にエッチバック処理を行う。これにより、フォトダイオード領域ＡＰＤ、転送ゲート領域ＡＴＧ、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳにおいて、Ｎ型の導電層２１ａ及びＰ型の導電層２１ｂの側面にサイドウォール絶縁膜２７を形成する。
上記のエッチバック処理は、例えば、エッチング処理としては、例えば、ＣＦ４＋Ｏ２の混合ガスのプラズマによるＲＩＥ（反応性イオンエッチング）などの異方性エッチング処理とする。
反転層誘起電極である導電層２１ｂと転送ゲート電極である導電層２１ａ間の幅Ｗは、サイドウォール絶縁膜２７で全部埋められてしまってもよい。
【００８８】
次に図２０（ａ）に示すように、例えば、フォトダイオード領域ＡＰＤ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳを保護するレジスト膜２８をパターン形成する。次に、レジスト膜２８をマスクとして、ＰなどのＮ型の導電性不純物を導入する。ＮＭＯＳトランジスタ領域ＡＮＭＯＳにおいてはＮ型のソースドレイン領域であるＮ型の半導体層２９を形成する。また、転送ゲート領域ＡＴＧにおいてはフローティングディフュージョンであるＮ型の半導体層３０を形成する。ここで、例えば、５〜２０ｋｅＶの注入エネルギーで１×１０１５〜５×１０１５／ｃｍ２のドーズ量とする。
【００８９】
次に図２０（ｂ）に示すように、例えば、転送ゲート領域ＡＴＧ及び、フォトダイオード領域ＡＰＤの転送ゲート領域ＡＴＧに隣接する端部（半導体層２６の領域）及びＮＭＯＳトランジスタ領域ＡＮＭＯＳを保護するレジスト膜３１をパターン形成する。次に、レジスト膜３１をマスクとして、ＢなどのＰ型の導電性不純物を導入する。ＰＭＯＳトランジスタ領域ＡＰＭＯＳにおいてはＰ型のソースドレイン領域であるＰ型の半導体層３２を形成する。また、フォトダイオード領域ＡＰＤにおいてはＰ型の導電層２１ｂ中のＰ型の不純物濃度を高める。ここで、例えば、２〜８ｋｅＶの注入エネルギーで１×１０１５〜５×１０１５／ｃｍ２のドーズ量とする。
上記のイオン注入後に、１０００〜１１００℃、０〜２０秒程度のＲＴＡ（Rapid Thermal Annealing）処理を行い、不純物を活性化させ、欠陥の回復を行う。
上記のＲＴＡ処理で、凹部１０ｃ内の埋め込み層２１ｃにまでＰ型の導電性不純物が拡散する。
【００９０】
以降の工程としては、例えば、光入射面が基板裏面側（図１２（ｂ）のＡ方向）である場合、基板裏面を研削して基板の薄膜化を行い、さらに必要に応じて基板裏面側にカラーフィルタなどを形成する。さらに光導波路やオンチップレンズなどが設けてもよい。
【００９１】
あるいは、例えば、光入射面が基板表面側（図１２（ｂ）のＢ方向）である場合、必要に応じて基板上の絶縁膜中に光導波路を設けられ、その上層にカラーフィルタ及びオンチップレンズなどを形成する。
以上の工程により、図１２（ａ）及び（ｂ）に示す構成のＣＭＯＳイメージセンサを製造することができる。
【００９２】
本実施形態の固体撮像装置の製造方法は、フォトダイオードの一部または全部を被覆する領域において反転層誘起電極を形成し、半導体領域の反転層誘起電極側表面に第２導電型のキャリアを蓄積してなる反転層が誘起されている固体撮像装置を製造できる。
また、ゲートエッチング及びサイドウォールエッチバックなどで導入される欠陥を回復するための熱処理を行うことが可能である。また、フォトダイオードを被覆する反転層誘起電極である導電層自体がエッチング工程におけるフォトダイオード領域への欠陥導入を抑制する。これにより、暗電流の増加を回避して歩留まり低下を抑制することができる。
【００９３】
＜第３実施形態＞
［固体撮像装置の平面図］
図２１は本実施形態に係る固体撮像装置であるＣＭＯＳイメージセンサの平面図である。本実施形態のＣＭＯＳイメージセンサは、転送ゲート下部に溝を有する構成である。
図２１は本実施形態に係る固体撮像装置であるＣＭＯＳイメージセンサの平面図である。また、図２２（ａ）は本実施形態に係る固体撮像装置の断面図である。例えば、図２１中のＸ−Ｘ’における断面図が図２２（ａ）においてＸ−Ｘ’で示すフォトダイオード領域ＡＰＤ及び転送ゲート領域ＡＴＧに相当する。
画素ごとにフォトダイオードを区分する素子分離領域Ｉ（１０ｂ）において半導体基板に半導体領域１７の側面を露出させる凹部１０ｃが形成されている。半導体領域１７の側面上において、反転層誘起電極である導電層２１ｂがゲート絶縁膜２０を介して形成されている。
【００９４】
図２２（ｂ）は本実施形態に係る固体撮像装置の断面図である。
実質的に図２２（ａ）と同一であるが、Ｎ型の半導体領域１７の反転層誘起電極であるＰ型ポリシリコンからなる導電層２１ｂ側の表面に反転層１７ａが誘起されていることを示している。
ここで、上記のように素子分離領域Ｉ（１０ｂ）において半導体基板に半導体領域１７の側面を露出させる凹部１０ｃが形成されており、凹部１０ｃ内に導電層２１ｂがゲート絶縁膜２０を介して形成されている。このため、半導体領域の側面から反転層１７ａが誘起されている。
【００９５】
また、転送ゲート電極である導電層２１ａの下部において半導体基板１０に凹部１０ｄが形成されており、転送ゲート電極である導電層２１ａが凹部１０ｄ内にゲート絶縁膜２０を介して埋め込まれて形成されている。
凹部１０ｄ内に埋め込まれた導電層である埋め込み層２１ｄは、いわゆる縦型ゲートとして機能し、フォトダイオード内に蓄積された信号電荷のフローティングディフュージョンへの転送をより滑らかに確実に行うことができる。
また、フォトダイオード領域ＡＰＤにおいてフォトダイオードを構成するＮ型の半導体領域として、本実施形態では、実効Ｎ型不純物濃度が低い低濃度領域１７ｂと高い高濃度領域１７ｃを有する構成として示している。
上記を除いて、実質的に第１実施形態と同様の構成である。
【００９６】
本実施形態の固体撮像装置は、フォトダイオードの一部または全部を被覆する領域において反転層誘起電極が形成され、半導体領域の反転層誘起電極側表面に第２導電型のキャリアを蓄積してなる反転層が誘起されている。これにより、ＰＮ接合を急峻化してダイナミックレンジを改善することができる。
また、後述のように固体撮像装置の製造方法において、ゲートエッチング及びサイドウォールエッチバックなどで導入される欠陥を回復するための熱処理を行うことが可能である。また、フォトダイオードを被覆する反転層誘起電極である導電層自体がエッチング工程におけるフォトダイオード領域への欠陥導入を抑制する。これにより、暗電流の増加を回避して歩留まり低下を抑制することができる。
【００９７】
［固体撮像装置の製造方法］
図２３〜３０は本実施形態に係る固体撮像装置の製造方法の製造工程を示す断面図である。これらを参照して、本実施形態の固体撮像装置であるＣＭＯＳイメージセンサの製造方法を説明する。
【００９８】
図面は、図２２（ａ）及び（ｂ）に相当する断面図を示し、フォトダイオード領域ＡＰＤ、転送ゲート領域ＡＴＧ、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳを示す。
【００９９】
まず図２３（ａ）に示すように、例えば、ＣＶＤ法により半導体基板１０上に全面に窒化シリコンを１００〜２５０ｎｍの膜厚で堆積し、ハードマスク１１を形成する。
半導体基板１０はバルクのシリコン基板でもよく、また、ＳＯＩ基板でもよい。
【０１００】
次に図２３（ｂ）に示すように、例えば、ハードマスク１１上にレジスト膜１２をパターン形成する。
レジスト膜１２は、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳにおける素子分離領域、フォトダイオード領域ＡＰＤの素子分離領域及び転送ゲート下部の縦型ゲートとなる領域を開口する。
【０１０１】
次に図２３（ｃ）に示すように、例えば、レジスト膜１２をマスクとしてハードマスク１１をパターンエッチングする。さらにＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳにおいては半導体基板１０の表層に素子分離用溝１０ａを形成する。また、フォトダイオード領域ＡＰＤの素子分離領域１０ｂにおいても凹部１０ｃを形成する。転送ゲート下部の縦型ゲートとなる領域に凹部１０ｄを形成する。
上記のエッチングは、例えばＣＦ４＋Ｏ２混合ガスのＲＩＥで行われ、素子分離用溝１０ａ、凹部１０ｃ及び凹部１０ｄの深さは０〜３００ｎｍとする。
【０１０２】
次に図２４（ａ）に示すように、例えば、レジスト膜１２を除去した後、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳを開口するレジスト膜１３をパターン形成する。
【０１０３】
次に図２４（ｂ）に示すように、例えば、レジスト膜１３をマスクとしてＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳにおける素子分離用溝１０ａの深さを深く加工する。
上記のエッチングは、例えばＣｌ２＋Ｏ２混合ガスのＲＩＥで行われ、素子分離用溝１０ａと凹部１０ｃの深さは前回のエッチングと合わせて２００〜５００ｎｍとする。
【０１０４】
次に図２５（ａ）に示すように、例えば、ＣＶＤ法により素子分離用溝１０ａと凹部１０ｃを埋め込んで全面に酸化シリコンを２００〜８００ｎｍの膜厚で堆積する。次に、ＣＭＰ（Chemical Mechanical Polishing）により素子分離用溝１０ａと凹部１０ｃの外部に堆積した酸化シリコンを除去し、平坦化する。
これで、素子分離用溝１０ａに埋め込まれた素子分離絶縁膜１４を形成する。また、凹部１０ｃにはダミー膜１５ａが形成され、凹部１０ｄにはダミー膜１５ｂが形成される。
さらに、ホットリン酸処理で窒化シリコンのハードマスク１１を除去する。素子分離絶縁膜１４の半導体基板１０からの突き出し量はＣＭＰ処理後に希フッ酸処理で調整する。
【０１０５】
次に図２５（ｂ）に示すように、例えば、ＰＭＯＳトランジスタ領域ＡＰＭＯＳにおいてＮ型不純物のイオン注入によりＮ型のウェル１６を形成する。Ｎ型のウェル１６の形成には、Ｐを０．２〜１０００ｋｅＶの注入エネルギー、１×１０１１〜１×１０１３／ｃｍ２のドーズ量のイオン注入の組み合わせで形成する。
また、フォトダイオード領域ＡＰＤにおいてフォトダイオードを構成するＮ型の半導体領域を形成する。本実施形態では、実効Ｎ型不純物濃度が低い低濃度領域１７ｂと高い高濃度領域１７ｃを有する構成として示している。
例えば、Ｎ型の低濃度領域１７ｂと高濃度領域１７ｃの形成には、Ｐを５０〜３０００ｋｅＶの注入エネルギー、１×１０１１〜１×１０１３／ｃｍ２のドーズ量のイオン注入の組み合わせで形成する。
また、その他のウェル、チャネル不純物や素子分離のための不純物を必要に応じてイオン注入する。
【０１０６】
半導体領域の形成においては、上述の理由により、Ｎ型の不純物の実効濃度が半導体基板の表面に近い程高濃度となる滑らかな濃度勾配を有するように、上記の低濃度領域１７ｂと高濃度領域１７ｃを有する構成などで形成することが好ましい。
【０１０７】
次に図２６（ａ）に示すように、例えば、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳを保護し、フォトダイオード領域ＡＰＤ及び転送ゲート領域ＡＴＧを開口するレジスト膜１８をパターン形成する。
次に、例えば、レジスト膜１８をマスクとして希フッ酸によるウェットエッチング処理を行い、酸化シリコンのダミー膜１５ａ及びダミー膜１５ｂを除去する。これにより、半導体領域１７の側面を露出させる凹部１０ｃが形成される。また、転送ゲート下部の縦型ゲートとなる領域に凹部１０ｄが形成される。
【０１０８】
次に図２６（ｂ）に示すように、例えば、フォトダイオード領域ＡＰＤ、転送ゲート領域ＡＴＧ、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳにおいて、半導体基板１０表面にゲート絶縁膜２０を形成する。ゲート絶縁膜２０は、例えば熱酸化法あるいはＣＶＤ法により酸化シリコンを成膜して形成する。このとき、ゲート絶縁膜２０としては凹部１０ｃ内において半導体領域１７の側面を被覆するように形成する。また、凹部１９ｄ内において内壁を被覆するように形成する。
次に、ゲート絶縁膜２０の上層に例えばＣＶＤ法によりポリシリコン層２１を８０〜２５０ｎｍの膜厚で形成する。このとき、ポリシリコン層２１としては凹部１０ｃ内のゲート絶縁膜２０の上層を埋め込む埋め込み層２１ｃを有するように形成する。また、凹部１０ｄ内のゲート絶縁膜２０の上層を埋め込む埋め込み層２１ｄを有するように形成する。
【０１０９】
次に図２７（ａ）に示すように、例えば、フォトダイオード領域ＡＰＤ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳを保護するレジスト膜２２をパターン形成する。レジスト膜２２をマスクとして、転送ゲート領域ＡＴＧ及びＮＭＯＳトランジスタ領域ＡＮＭＯＳにおいて、ポリシリコン層２１にＰなどのＮ型の導電性不純物を導入してＮ型の導電層２１ａとする。例えば、５〜３０ｋｅＶの注入エネルギーで１×１０１５／ｃｍ２のドーズ量とする。
【０１１０】
次に図２７（ｂ）に示すように、例えば、転送ゲート領域ＡＴＧ及びＮＭＯＳトランジスタ領域ＡＮＭＯＳを保護するレジスト膜２３をパターン形成する。レジスト膜２３をマスクとして、フォトダイオード領域ＡＰＤ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳにおいて、ポリシリコン層２１にＢなどのＰ型の導電性不純物を導入してＰ型の導電層２１ｂとする。例えば、３〜１５ｋｅＶの注入エネルギーで０〜１×１０１６／ｃｍ２のドーズ量とする。
図面上は、凹部１０ｃ内の埋め込み層２１ｃ及び凹部１０ｄ内の埋め込み層２１ｄにまでＰ型の導電性不純物が拡散していない状態を示している。
【０１１１】
次に図２８（ａ）に示すように、例えば、導電層２１ａ及び導電層２１ｂ上にレジスト膜２４をパターン形成する。
レジスト膜２４は、フォトダイオード領域ＡＰＤの反転層誘起電極、転送ゲート領域ＡＴＧの転送ゲート電極、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳのゲート電極のパターンを有する。
【０１１２】
次に図２８（ｂ）に示すように、例えば、レジスト膜２４をマスクとしてエッチング処理を行う。エッチング処理としては、例えば、Ｃｌ２＋Ｏ２の混合ガスのプラズマによるＲＩＥ（反応性イオンエッチング）などの異方性エッチング処理とする。
これで、反転層誘起電極である導電層２１ｂ、転送ゲート電極である導電層２１ａ、ＮＭＯＳトランジスタのゲート電極である導電層２１ａ、ＰＭＯＳトランジスタのゲート電極である導電層２１ｂをパターン形成する。反転層誘起電極である導電層２１ｂは隣接する画素のフォトダイオード上の反転層誘起電極である導電層２１ｂと一体に形成する。
上記のエッチング処理において、ゲート絶縁膜２０も各導電層（２１ａ，２１ｂ）と同じパターンに加工される。
【０１１３】
ここで、反転層誘起電極である導電層２１ｂと転送ゲート電極である導電層２１ａ間の幅Ｗは、Ｐ型の導電層２１ｂとＮ型の導電層２１ａが十分に分離可能な距離であればよい。例えば、加工可能な最小の設計ルールで形成できる。例えば、５０〜３００ｎｍとする。
【０１１４】
次に図２９（ａ）に示すように、例えば、フォトダイオード領域ＡＰＤの端部であって転送ゲート領域ＡＴＧに隣接する領域を開口するレジスト膜２５を形成する。レジスト膜２５をマスクとしてＢなどのＰ型不純物をイオン注入し、フォトダイオード領域ＡＰＤの端部における半導体領域１７の表層部分に、フォトダイオードとなるＰＮ接合の一部を半導体領域１７と構成するＰ型の半導体層２６を形成する。例えば、０．２〜１０ｋｅＶの注入エネルギーで１×１０１２〜１×１０１３ｃｍ２のドーズ量とする。
【０１１５】
次に図２９（ｂ）に示すように、例えば、ＣＶＤ法により全面に５〜３０ｎｍの酸化シリコン膜と３０〜１００ｎｍの窒化シリコン膜を積層させ、前面にエッチバック処理を行う。これにより、フォトダイオード領域ＡＰＤ、転送ゲート領域ＡＴＧ、ＮＭＯＳトランジスタ領域ＡＮＭＯＳ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳにおいて、Ｎ型の導電層２１ａ及びＰ型の導電層２１ｂの側面にサイドウォール絶縁膜２７を形成する。
上記のエッチバック処理は、例えば、エッチング処理としては、ＣＦ４＋Ｏ２の混合ガスのプラズマによるＲＩＥ（反応性イオンエッチング）などの異方性エッチング処理とする。
反転層誘起電極である導電層２１ｂと転送ゲート電極である導電層２１ａ間の幅Ｗは、サイドウォール絶縁膜２７で全部埋められてしまってもよい。
【０１１６】
次に図３０（ａ）に示すように、例えば、フォトダイオード領域ＡＰＤ及びＰＭＯＳトランジスタ領域ＡＰＭＯＳを保護するレジスト膜２８をパターン形成する。次に、レジスト膜２８をマスクとして、ＰなどのＮ型の導電性不純物を導入する。ＮＭＯＳトランジスタ領域ＡＮＭＯＳにおいてはＮ型のソースドレイン領域であるＮ型の半導体層２９を形成する。また、転送ゲート領域ＡＴＧにおいてはフローティングディフュージョンであるＮ型の半導体層３０を形成する。ここで、例えば、５〜２０ｋｅＶの注入エネルギーで１×１０１５〜５×１０１５／ｃｍ２のドーズ量とする。
【０１１７】
次に図３０（ｂ）に示すように、例えば、転送ゲート領域ＡＴＧ及び、フォトダイオード領域ＡＰＤの転送ゲート領域ＡＴＧに隣接する端部（半導体層２６の領域）及びＮＭＯＳトランジスタ領域ＡＮＭＯＳを保護するレジスト膜３１をパターン形成する。次に、レジスト膜３１をマスクとして、ＢなどのＰ型の導電性不純物を導入する。ＰＭＯＳトランジスタ領域ＡＰＭＯＳにおいてはＰ型のソースドレイン領域であるＰ型の半導体層３２を形成する。また、フォトダイオード領域ＡＰＤにおいてはＰ型の導電層２１ｂ中のＰ型の不純物濃度を高める。ここで、例えば、２〜８ｋｅＶの注入エネルギーで１×１０１５〜５×１０１５／ｃｍ２のドーズ量とする。
上記のイオン注入後に、１０００〜１１００℃、０〜２０秒程度のＲＴＡ（Rapid Thermal Annealing）処理を行い、不純物を活性化させ、欠陥の回復を行う。
上記のＲＴＡ処理で、凹部１０ｃ内の埋め込み層２１ｃ及び凹部１０ｄ内の埋め込み層２１ｄにまでＰ型の導電性不純物が拡散する。
【０１１８】
以降の工程としては、例えば、光入射面が基板裏面側（図２２（ｂ）のＡ方向）である場合、基板裏面を研削して基板の薄膜化を行い、さらに必要に応じて基板裏面側にカラーフィルタなどを形成する。さらに光導波路やオンチップレンズなどを設けてもよい。
【０１１９】
あるいは、例えば、光入射面が基板表面側（図２２（ｂ）のＢ方向）である場合、必要に応じて基板上の絶縁膜中に光導波路を設け、その上層にカラーフィルタ及びオンチップレンズなどを形成する。
以上の工程により、図２２（ａ）及び（ｂ）に示す構成のＣＭＯＳイメージセンサを製造することができる。
【０１２０】
本実施形態の固体撮像装置の製造方法は、フォトダイオードの一部または全部を被覆する領域において反転層誘起電極を形成し、半導体領域の反転層誘起電極側表面に第２導電型のキャリアを蓄積してなる反転層が誘起されている固体撮像装置を製造できる。
また、ゲートエッチング及びサイドウォールエッチバックなどで導入される欠陥を回復するための熱処理を行うことが可能である。また、フォトダイオードを被覆する反転層誘起電極である導電層自体がエッチング工程におけるフォトダイオード領域への欠陥導入を抑制する。これにより、暗電流の増加を回避して歩留まり低下を抑制することができる。
【０１２１】
＜第３変形例＞
［第３実施形態においてフォトダイオードの素子分離領域に溝を有さない構成］
第３実施形態では、反転層誘起電極である導電層２１ｂが凹部１０ｃ内に埋め込まれた埋め込み層２１ｃを有する。さらに、転送ゲート電極である導電層２１ａが凹部１０ｄ内に埋め込まれた埋め込み層２１ｄを有する構成である。
しかしながら、凹部１０ｃが形成されておらず、反転層誘起電極である導電層２１ｂが凹部１０ｃ内に埋め込まれた埋め込み層２１ｃを有さない構成としてもよい。
【０１２２】
＜第４実施形態＞
［固体撮像装置を用いたカメラ］
図３１は、本実施形態に係るカメラの概略構成図である。
複数の画素が集積されてなる固体撮像装置５０、光学系５１、信号処理回路５３を備えている。
本実施形態において、上記の固体撮像装置５０は、上記の第１実施形態〜第３実施形態のいずれかに係る固体撮像装置が組み込まれてなる。
【０１２３】
光学系５１は被写体からの像光（入射光）を固体撮像装置５０の撮像面上に結像させる。これにより、固体撮像装置５０の撮像面上の各画素を構成するフォトダイオードにおいて入射光量に応じて信号電荷に変換され、一定期間、該当する信号電荷が蓄積される。
蓄積された信号電荷は、例えばＣＣＤ電荷転送路を経て、出力信号Ｖｏｕｔとして取り出される。
信号処理回路５３は、固体撮像装置５０の出力信号Ｖｏｕｔに対して種々の信号処理を施して映像信号として出力する。
【０１２４】
本実施形態のカメラは、ＰＮ接合を急峻化してダイナミックレンジを改善しながら、歩留まり低下を抑制することができる固体撮像装置を用いたカメラを提供できる。
【０１２５】
本発明は上記の説明に限定されない。
例えば、実施形態においてはＣＭＯＳセンサとＣＣＤ素子のいずれにも適用できる。ＣＣＤ素子の場合には、信号読み取り部として、フォトダイオードに電荷結合素子（ＣＣＤ）が接続された構成とする。ＣＣＤにおいて各画素から転送された信号電荷が読み取られる。
各実施形態において、第１導電型と第２導電型を入れ替えることが可能である。この場合反転層に誘起されるキャリアはホールでなく電子となる。
第１〜第３実施形態に係る固体撮像装置において、転送ゲート電極と反転層誘起電極の間の領域において半導体基板上に酸化ハフニウムなどの負の固定電荷を有する膜を形成してもよい。負の固定電荷を有する膜としては、例えば酸化ハフニウム、酸化アルミニウム、酸化ジルコニウム、酸化タンタル、酸化チタンなどである。あるいは、酸化ランタン、酸化プラセオジム、酸化セリウム、酸化ネオジム、酸化プロメチウム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化エルビウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウム、酸化イットリウムなども挙げられる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【符号の説明】
【０１２６】
１０…半導体基板、１０ａ…素子分離用溝、１０ｂ…素子分離領域、１４…素子分離絶縁膜、１６…Ｎ型のウェル、１７…Ｎ型の半導体領域、２０…ゲート絶縁膜、２１ａ…Ｎ型の導電層、２１ｂ…Ｐ型の導電層、２６…Ｐ型の半導体層、２７…サイドウォール絶縁膜、２９…Ｎ型の半導体層、３０…Ｎ型の半導体層、３２…Ｐ型の半導体層、５０…固体撮像装置、５１…光学系、５３…信号処理回路、ＰＤ…フォトダイオード、ＰＧ…反転層誘起電極、ＴＧ…転送ゲート電極、ＦＤ…フローティングディフュージョン、ＣＴ…コンタクト、Ｉ…素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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