(57)【特許請求の範囲】
【請求項１】
入力信号を順次反転させて複数の遅延信号を生成するように構成されたインバータアレイと、
前記複数の遅延信号のうち、第１の遅延信号と第２の遅延信号とを予め設定された混合比で混合して第１の差動信号を生成するように構成された位相混合器と、
を備え、
前記複数の遅延信号のうち、前記第１の遅延信号と前記第２の遅延信号との中間に該当する遅延時間を持つ第３の遅延信号を第２の差動信号として生成するように構成されることを特徴とする差動信号生成回路。
【請求項２】
前記位相混合器が、前記第１の遅延信号と前記第２の遅延信号とを１：１の混合比で混合して前記第１の差動信号を生成するように構成されることを特徴とする請求項１に記載の差動信号生成回路。
【請求項３】
前記インバータアレイが、
入力信号を受信して前記第１の遅延信号を出力する第１のインバータと、
前記第１の遅延信号を受信して前記第３の遅延信号を出力する第２のインバータと、
前記第３の遅延信号を受信して前記第２の遅延信号を出力する第３のインバータと、
を備えることを特徴とする請求項１に記載の差動信号生成回路。
【請求項４】
入力信号を順次反転させて第１の遅延信号ないし第３の遅延信号を生成するように構成されたインバータアレイと、
前記第１の遅延信号と前記第２の遅延信号とを第１の混合比で混合して第１の差動信号を生成するように構成された第１の位相混合器と、
前記第３の遅延信号と前記入力信号とを第２の混合比で混合して第２の差動信号を生成するように構成された第２の位相混合器と、
を備え、
前記第２の差動信号が、前記第１の差動信号の位相とは反対の位相を有することを特徴とする差動生成回路。
【請求項５】
前記第３の遅延信号の遅延時間が、前記第１の遅延信号の遅延時間と前記第２の遅延信号の遅延時間との間の値を有することを特徴とする請求項４に記載の差動信号生成回路。
【請求項６】
前記第１の混合比が、１：１であることを特徴とする請求項４に記載の差動信号生成回路。
【請求項７】
前記第２の混合比が、２：０であることを特徴とする請求項４に記載の差動信号生成回路。
【請求項８】
前記インバータアレイが、
前記入力信号を受信して前記第１の遅延信号を出力する第１のインバータと、
前記第１の遅延信号を受信して前記第３の遅延信号を出力する第２のインバータと、
前記第３の遅延信号を受信して前記第２の遅延信号を出力する第３のインバータと、
を備えることを特徴とする請求項４に記載の差動信号生成回路。
【請求項９】
入力信号を順次反転させて第１の遅延信号ないし第３の遅延信号を生成するように構成されたインバータアレイと、
前記第１の遅延信号と前記第２の遅延信号とを第１の混合比設定信号に応じて設定された第１の混合比で混合して第１の差動信号を生成するように構成された第１の位相混合器と、
前記第３の遅延信号と前記入力信号とを第２の混合比設定信号に応じて設定された第２の混合比で混合して第２の差動信号を生成するように構成された第２の位相混合器と、
前記第１の混合比設定信号または前記第２の混合比設定信号を生成するように構成された混合比設定部と、
を備え、
前記第２の差動信号が、前記第１の差動信号の位相とは反対の位相を有することを特徴とする差動信号生成回路。
【請求項１０】
前記第３の遅延信号の遅延時間が、前記第１の遅延信号の遅延時間と前記第２の遅延信号の遅延時間との間の値を有することを特徴とする請求項９に記載の差動信号生成回路。
【請求項１１】
前記インバータアレイが、
前記入力信号を受信して前記第１の遅延信号を出力する第１のインバータと、
前記第１の遅延信号を受信して前記第３の遅延信号を出力する第２のインバータと、
前記第３の遅延信号を受信して前記第２の遅延信号を出力する第３のインバータと、
を備えることを特徴とする請求項９に記載の差動信号生成回路。
【請求項１２】
前記混合比設定部が、内部のヒューズを選択的にカットすることにより、前記第１の混合比設定信号または前記第２の混合比設定信号を可変させるように構成されることを特徴とする請求項９に記載の差動信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に関し、特に、差動信号生成回路に関する。
【背景技術】
【０００２】
半導体回路、例えば、半導体メモリは、データ信号、クロック信号、各種制御信号などのような様々な信号を用いている。
このような信号を伝送するために、様々な信号伝送方式が利用されることができ、正確な信号伝送が可能な方法として、互いに反対の位相を有する２つの信号を伝送し、その２つの信号の電圧レベル差を感知して信号を受信する差動シグナリング（ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）方式が広く利用されている。
したがって、半導体回路は、単一位相の信号を用いて互いに反対の位相を有する差動信号を生成するための回路構成を備えている。
【０００３】
図１に示すように、従来技術に係る差動信号生成回路１は、インバータアレイ（ｉｎｖｅｒｔｅｒ  ａｒｒａｙ）で構成される。
インバータアレイのうち、任意のインバータによって第１の出力信号ＯＵＴを生成し、一段先んじたインバータによって第１の出力信号ＯＵＴと反対位相を有する第２の出力信号ＯＵＴＢを生成する。
【０００４】
しかし、従来技術は図２に示すように、第１の出力信号ＯＵＴと第２の出力信号ＯＵＴＢとが経由するインバータの数が異なるため、遅延時間の差とＰＶＴ（Ｐｒｏｃｅｓｓ／Ｖｏｌｔａｇｅ／Ｔｅｍｐｅｒａｔｕｒｅ）変動とによって位相差が発生するようになる。これに似ている技術は特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６８１５９９４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、位相差が減少された差動信号を生成するようにした差動信号生成回路を提供することにある。
【課題を解決するための手段】
【０００７】
そこで、上記の目的を達成するための本発明に係る差動信号生成回路は、 入力信号を順次反転させて複数の遅延信号を生成するように構成されたインバータアレイと、複数の遅延信号のうち、第１の遅延信号と第２の遅延信号とを予め設定された混合比で混合して第１の差動信号を生成するように構成された位相混合器とを備え、複数の遅延信号のうち、第１の遅延信号と第２の遅延信号との中間に該当する遅延時間を持つ第３の遅延信号を第２の差動信号として生成するように構成されることを特徴とする。
【０００８】
また、上記の目的を達成するための本発明に係る差動信号生成回路は、入力信号を順次反転させて第１の遅延信号ないし第３の遅延信号を生成するように構成されたインバータアレイと、前記第１の遅延信号と前記第２の遅延信号とを第１の混合比で混合して第１の差動信号を生成するように構成された第１の位相混合器と、前記第３の遅延信号と前記入力信号とを第２の混合比で混合して第２の差動信号を生成するように構成された第２の位相混合器とを備えることを特徴とする。
【０００９】
さらに、上記の目的を達成するための本発明に係る差動信号生成回路は、入力信号を順次反転させて第１の遅延信号ないし第３の遅延信号を生成するように構成されたインバータアレイと、前記第１の遅延信号と前記第２の遅延信号とを第１の混合比設定信号に応じて設定された第１の混合比で混合して第１の差動信号を生成するように構成された第１の位相混合器と、前記第３の遅延信号と前記入力信号とを第２の混合比設定信号に応じて設定された第２の混合比で混合して第２の差動信号を生成するように構成された第２の位相混合器と、前記第１の混合比設定信号または前記第２の混合比設定信号を生成するように構成された混合比設定部とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明は、入力信号がＰＶＴ変動に関係なく、常に一定の遅延時間を有するようにするので、位相差のない差動信号の生成が可能である。
【図面の簡単な説明】
【００１１】
【図１】従来技術に係る差動信号生成回路１の回路図である。
【図２】従来技術に係る差動信号の出力タイミング図である。
【図３】本発明の実施形態に係る差動信号生成回路１００のブロック図である。
【図４】図３の第１の位相混合器３００の回路図である。
【図５】図３の第２の位相混合器４００の回路図である。
【図６】本発明の実施形態に係る差動信号の出力タイミング図である。
【図７】本発明の他の実施形態に係る差動信号生成回路１０１のブロック図である。
【図８】図７の第１の位相混合器３０１の回路図である。
【発明を実施するための形態】
【００１２】
以下では、添付した図面を参照して本発明の実施形態をより詳細に説明する。
本発明の実施形態は、位相補間（ｐｈａｓｅ  ｉｎｔｅｒｐｏｌａｔｉｏｎ）方式によって入力信号ＩＮを用いて位相差のない差動信号ＯＵＴ、ＯＵＴＢを生成できるようにしたものである。
このとき、差動信号ＯＵＴ、ＯＵＴＢは、第１の差動信号ＯＵＴ及び該第１の差動信号ＯＵＴと反対の位相を有する第２の差動信号ＯＵＴＢに区分することができる。
【００１３】
図３に示すように、本発明の実施形態に係る差動信号生成回路１００は、インバータアレイ２００と、第１の位相混合器３００と、第２の位相混合器４００とを備える。
インバータアレイ２００は、入力信号ＩＮを順次反転させて第１の遅延信号ＩＮ１ないし第４の遅延信号ＩＮ１〜ＩＮ４を生成するように構成される。
インバータアレイ２００は、複数のインバータ、例えば、第１のインバータＩＶ１１ないし第４のインバータＩＶ１４を備える。
【００１４】
第１のインバータＩＶ１１ないし第４のインバータＩＶ１４は、入力信号ＩＮを順次反転させて出力する。このとき、第１のインバータＩＶ１１ないし第４のインバータＩＶ１４は、互いに同じ遅延時間を有するように設計することができる。
このとき、第２のインバータＩＶ１２の出力信号を第１の遅延信号ＩＮ１、第４のインバータＩＶ１４の出力信号を第２の遅延信号ＩＮ２、第３のインバータＩＶ１３の出力信号を第３の遅延信号ＩＮ３、そして、第１のインバータＩＶ１１の出力信号を第４の遅延信号ＩＮ４という。
【００１５】
第１の位相混合器３００は、第１の遅延信号ＩＮ１と第２の遅延信号ＩＮ２とを予め設定された第１の混合比（例えば、１：１）で混合して第１の差動信号ＯＵＴを生成するように構成される。
【００１６】
第２の位相混合器４００は、第３の遅延信号ＩＮ３と第４の遅延信号ＩＮ４とを予め設定された第２の混合比（例えば、２：０）で混合して第２の差動信号ＯＵＴＢを生成するように構成される。
【００１７】
図４に示すように、第１の位相混合器３００は、第１のトランジスタアレイＭＡ１〜ＭＡ４、第２のトランジスタアレイＭＡ５〜ＭＡ８、第３のトランジスタアレイＭＢ１〜ＭＢ４、第４のトランジスタアレイＭＢ５〜ＭＢ８及びインバータＩＶ２１を備える。
第１のトランジスタアレイＭＡ１〜ＭＡ４、第２のトランジスタアレイＭＡ５〜ＭＡ８、第３のトランジスタアレイＭＢ１〜ＭＢ４、第４のトランジスタアレイＭＢ５〜ＭＢ８は、各々電源端と接地端との間に接続される。
【００１８】
第１のトランジスタアレイＭＡ１〜ＭＡ４のノードＡ１と第２のトランジスタアレイＭＡ５〜ＭＡ８のノードＡ２とがインバータＩＶ２１の入力端と接続される。
トランジスタＭＡ２、ＭＡ３、ＭＡ６、ＭＡ７のゲートに第１の遅延信号ＩＮ１が入力される。
第３のトランジスタアレイＭＢ１〜ＭＢ４のノードＢ１と第４のトランジスタアレイＭＢ５〜ＭＢ８のノードＢ２とがインバータＩＶ２１の入力端と接続される。
【００１９】
トランジスタＭＢ２、ＭＢ３、ＭＢ６、ＭＢ７のゲートに第２の遅延信号ＩＮ２が入力される。
このとき、第１の遅延信号ＩＮ１と第２の遅延信号ＩＮ２との混合比を１：１に設定するために、第１のトランジスタアレイＭＡ１〜ＭＡ４と第３のトランジスタアレイＭＢ１〜ＭＢ４とを活性化させ、第２のトランジスタアレイＭＡ５〜ＭＡ８と第４のトランジスタアレイＭＢ５〜ＭＢ８とを非活性化させる。
【００２０】
第１のトランジスタアレイＭＡ１〜ＭＡ４と第３のトランジスタアレイＭＢ１〜ＭＢ４とを活性化させるために、トランジスタＭＡ１、ＭＡ４、ＭＢ１、ＭＢ４のゲートを各々「ロー」、「ハイ」、「ロー」、「ハイ」レベルに作る。
また、第２のトランジスタアレイＭＡ５〜ＭＡ８と第４のトランジスタアレイＭＢ５〜ＭＢ８とを非活性化させるために、トランジスタＭＡ５、ＭＡ８、ＭＢ５、ＭＢ８のゲートを各々「ハイ」、「ロー」、「ハイ」、「ロー」レベルに作る。
【００２１】
図５に示すように、第２の位相混合器４００は、第１のトランジスタアレイＭＣ１〜ＭＣ４、第２のトランジスタアレイＭＣ５〜ＭＣ８、第３のトランジスタアレイＭＤ１〜ＭＤ４、第４のトランジスタアレイＭＤ５〜ＭＤ８及びインバータＩＶ３１を備える。
第２の位相混合器４００と第１の位相混合器３００との基本的な回路構成は同様である。
ただし、トランジスタＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７のゲートに第３の遅延信号ＩＮ３が入力され、トランジスタＭＤ２、ＭＤ３、ＭＤ６、ＭＤ７のゲートに第４の遅延信号ＩＮ４が入力される。
【００２２】
そして、第３の遅延信号ＩＮ３と第４の遅延信号ＩＮ４との混合比を２：０に設定するために、第１のトランジスタアレイＭＣ１〜ＭＣ４と第２のトランジスタアレイＭＣ５〜ＭＣ８とを活性化させ、第３のトランジスタアレイＭＤ１〜ＭＤ４と第４のトランジスタアレイＭＤ５〜ＭＤ８とを非活性化させる。
このとき、第２の位相混合器４００は、第３の遅延信号ＩＮ３と第４の遅延信号ＩＮ４とを２：０の混合比で混合する。したがって、第３のトランジスタアレイＭＤ１〜ＭＤ４及び第４のトランジスタアレイＭＤ５〜ＭＤ８は非活性化状態で維持されるので、回路構成を省略することも可能である。
【００２３】
しかし、第３のトランジスタアレイＭＤ１〜ＭＤ４及び第４のトランジスタアレイＭＤ５〜ＭＤ８がない場合、第１の位相混合器３００との信号ローディング差が発生し得る。
つまり、第２の位相混合器４００の第３のトランジスタアレイＭＤ１〜ＭＤ４及び第４のトランジスタアレイＭＤ５〜ＭＤ８は、第１の位相混合器３００との信号ローディング差を補償するためのダミー（ｄｕｍｍｙ）回路として動作する。
【００２４】
図６に示すように、入力信号ＩＮがインバータアレイ２００の第１のインバータＩＶ１１ないし第４のインバータＩＶ１４を経由して第１の遅延信号ＩＮ１ないし第４の遅延信号ＩＮ４が生成される。
このとき、上述したように、第１のインバータＩＶ１１ないし第４のインバータＩＶ１４が互いに同じ遅延時間を有するように設計される。したがって、第４の遅延信号ＩＮ４の遅延時間を「１」と仮定すれば、第１の遅延信号ＩＮ１の遅延時間は「２」、第３の遅延信号ＩＮ３の遅延時間は「３」、そして、第２の遅延信号ＩＮ２の遅延時間は「４」になり得る。
【００２５】
したがって、第１の遅延信号ＩＮ１と第２の遅延信号ＩＮ２とを１：１に混合して生成した第１の差動信号ＯＵＴは、「３」の遅延時間を有するようになり、第３の遅延信号ＩＮ３と第４の遅延信号ＩＮ４とを２：０に混合して生成した第２の差動信号ＯＵＴＢも「３」の遅延時間を有するようになる。
また、ＰＶＴ変動は、第１のインバータＩＶ１１ないし第４のインバータＩＶ１４に同様に反映される。
【００２６】
したがって、ＰＶＴ変動が発生しても第１のインバータＩＶ１１ないし第４のインバータＩＶ１４の各々の遅延時間は同一な量の分だけ増加または減少する。もちろん、第１の位相混合器３００と第２の位相混合器４００も、ＰＶＴ変動が発生しても信号処理遅延時間が同一に増加または減少する。
つまり、本発明の実施形態は、単一位相の入力信号ＩＮを用いてＰＶＴ変動と関係なく、位相差のない第１の差動信号ＯＵＴと第２の差動信号ＯＵＴＢとを生成することができる。
【００２７】
上述した本発明の実施形態は、第１の位相混合器３００と第２の位相混合器４００との各々の混合比を固定させた例を挙げたものである。これは、インバータアレイ２００の全てのインバータの特性が実質的に同じであり、第１の位相混合器３００と第２の位相混合器４００との特性も実質的に同じ場合を前提としたものである。
ただし、予期しなかった特性差が存在する場合、第１の差動信号ＯＵＴと第２の差動信号ＯＵＴＢとの位相差が発生することもできる。したがって、本発明の他の実施形態は、位相混合器の混合比を可変させることができるように構成したものである。
【００２８】
図７に示すように、本発明の他の実施形態に係る差動信号生成回路１０１は、インバータアレイ２００と、第１の位相混合器３０１と、第２の位相混合器４０１と、混合比設定部５００とを備える。
インバータアレイ２００は、複数のインバータ、例えば、第１のインバータＩＶ１１ないし第４のインバータＩＶ１４を備える。
【００２９】
第１のインバータＩＶ１１ないし第４のインバータＩＶ１４は、入力信号ＩＮを順次反転させて出力する。このとき、第１のインバータＩＶ１１ないし第４のインバータＩＶ１４は、互いに同じ遅延時間を有するように設計することができる。
このとき、第２のインバータＩＶ１２の出力信号を第１の遅延信号ＩＮ１、第４のインバータＩＶ１４の出力信号を第２の遅延信号ＩＮ２、第３のインバータＩＶ１３の出力信号を第３の遅延信号ＩＮ３、そして、第１のインバータＩＶ１１の出力信号を第４の遅延信号ＩＮ４という。
【００３０】
第１の位相混合器３０１は、第１の混合比設定信号ＣＴＬ＿ＭＡ＜１：ｍ＞、ＣＴＬ＿ＭＢ＜１：ｍ＞に応じて設定された第１の混合比で第１の遅延信号ＩＮ１と第２の遅延信号ＩＮ２とを混合して第１の差動信号ＯＵＴを生成するように構成される。
【００３１】
第２の位相混合器４０１は、第２の混合比設定信号ＣＴＬ＿ＭＣ＜１：ｍ＞、ＣＴＬ＿ＭＤ＜１：ｍ＞に応じて設定された第２の混合比で第３の遅延信号ＩＮ３と第４の遅延信号ＩＮ４とを混合して第２の差動信号ＯＵＴＢを生成するように構成される。
【００３２】
混合比設定部５００は、第１の混合比と第２の混合比との各々を目標値に設定するための第１の混合比設定信号ＣＴＬ＿ＭＡ＜１：ｍ＞、ＣＴＬ＿ＭＢ＜１：ｍ＞及び第２の混合比設定信号ＣＴＬ＿ＭＣ＜１：ｍ＞、ＣＴＬ＿ＭＤ＜１：ｍ＞を生成するように構成される。
【００３３】
混合比設定部５００は、複数のヒューズを備えるヒューズセット（ｆｕｓｅ  ｓｅｔ）で構成することができる。したがって、所望の内部ヒューズを選択的にカットすることにより、第１の混合比設定信号及び第２の混合比設定信号ＣＴＬ＿ＭＡ＜１：ｍ＞、ＣＴＬ＿ＭＢ＜１：ｍ＞、ＣＴＬ＿ＭＣ＜１：ｍ＞、ＣＴＬ＿ＭＤ＜１：ｍ＞の値を可変させることができる。
【００３４】
図８に示すように、第１の位相混合器３０１は、複数のトランジスタＭＡ１〜ＭＡｎ、ＭＢ１〜ＭＢｎ及びインバータＩＶ４１を備える。
第１の位相混合器３０１は、基本的に図４に示された第１の位相混合器３００と類似した形態で構成される。ただし、第１の位相混合器３００に比べて第１の遅延信号ＩＮ１を受信するトランジスタアレイと第２の遅延信号ＩＮ２を受信するトランジスタアレイとの数の各々を増加させた形態である。
【００３５】
したがって、第１の混合比設定信号ＣＴＬ＿ＭＡ＜１：ｍ＞、ＣＴＬ＿ＭＢ＜１：ｍ＞を用いて第１の位相混合器３０１の混合比を図３の第１の位相混合器３００に比べて様々な範囲で微細調整することができる。
すなわち、図３の第１の位相混合器３００の場合、１：１または２：０などの混合比設定のみが可能であったが、図８の第１の位相混合器３０１の場合、１．１：１、１．２：１等、様々な混合比設定が可能である。
【００３６】
第２の位相混合器４０１は、第１の位相混合器３０１と同様に構成することができる。ただし、第２の混合比設定信号ＣＴＬ＿ＭＣ＜１：ｍ＞、ＣＴＬ＿ＭＤ＜１：ｍ＞を用いて第２の位相混合器４０１に第１の位相混合器３０１とは異なる混合比を設定することができる。
基本的に、第１の位相混合器３０１の混合比は１：１、第２の位相混合器４０１の混合比は２：０に設定される。
【００３７】
したがって、インバータアレイ２００の全てのインバータの特性が実質的に同様であり、第１の位相混合器３０１と第２の位相混合器４０１との特性も実質的に同一である場合、ＰＶＴ変動が発生しても第１の差動信号ＯＵＴと第２の差動信号ＯＵＴＢとは同じ遅延時間を有するようになる。
【００３８】
しかし、もし、インバータアレイ２００の特性差などによって第１の差動信号ＯＵＴと第２の差動信号ＯＵＴＢとの位相差が発生すると、混合比設定部５００の内部ヒューズを選択的にカットさせることにより、第１の位相混合器３０１または第２の位相混合器４０１の混合比を調整して第１の差動信号ＯＵＴと第２の差動信号ＯＵＴＢとの位相差をなくすことができる。
【００３９】
上述したように、本発明の他の実施形態は、予期しなかった素子特性差によって第１の差動信号ＯＵＴと第２の差動信号ＯＵＴＢとの位相差が発生しても混合比微細調整によって２つの信号間の位相差をなくすことができる。
【００４０】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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