(57)【特許請求の範囲】
【請求項１】
一方の面から他方の面に貫通する複数の導体を有する基板と、
前記基板の前記一方の面に形成された、半導体素子を内蔵する第１絶縁層と、
前記第１絶縁層上に形成され、かつ、前記第１絶縁層に設けられた貫通孔を介して前記基板の前記一方の面から露出する複数の導体の一部及び前記半導体素子と電気的に接続された第１配線層と、
前記基板の前記他方の面に形成された第２絶縁層と、
前記第２絶縁層上に形成され、かつ、前記第２絶縁層に設けられた貫通孔を介して前記基板の前記他方の面から露出する前記複数の導体の一部と電気的に接続された第２配線層と、を有し、
前記導体は、隣接する前記導体間の距離が、前記導体の径よりも小さくなるように配置されており、
前記導体は、信号配線と接続されている導体と、前記信号配線と接続されている導体の周囲に位置する導体と、を有し、
前記周囲に位置する導体は、グランド配線と接続されている半導体装置。
【請求項２】
前記導体は線状導体である請求項１記載の半導体装置。
【請求項３】
前記導体は、電気的に孤立した導体を含む請求項１又は２記載の半導体装置。
【請求項４】
前記半導体素子の前記第１配線層と接続する面と反対側の面は、前記導体を介して前記グランド配線と接続されている請求項１乃至３の何れか一項記載の半導体装置。
【請求項５】
前記信号配線と接続されている導体と前記周囲に位置する導体との間には、電気的に孤立した導体が配置されている請求項１乃至４の何れか一項記載の半導体装置。
【請求項６】
前記半導体素子が複数個内蔵されている請求項１乃至５の何れか一項記載の半導体装置。
【請求項７】
前記導体の径は、３０ｎｍ〜２０００ｎｍである請求項１乃至６の何れか一項記載の半導体装置。
【請求項８】
前記基板は、酸化アルミニウムを含んでいる請求項１乃至７の何れか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子と基板とを含んで構成された半導体装置に関する。
【背景技術】
【０００２】
従来から、基板上に半導体素子を実装した半導体装置が知られている。以下、図１を参照しながら、基板上に半導体素子を実装した従来の半導体装置について説明する。図１は、基板上に半導体素子を実装した従来の半導体装置を例示する断面図である。図１を参照するに、半導体装置３００は、多層基板５００と、半導体素子４００と、はんだバンプ４１０と、アンダーフィル樹脂層４２０とを有する。多層基板５００の中心部には、支持体５１０が設けられている。
【０００３】
支持体５１０の第１主面５１０ａ上には、第１配線層６１０ａが形成されている。又、支持体５１０には、第１主面５１０ａから第２主面５１０ｂに貫通するスルービア６９０が形成されている。第１配線層６１０ａは、スルービア６９０を介して後述する第４配線層６１０ｂと電気的に接続されている。更に、第１配線層６１０ａを覆うように第１絶縁層５２０ａが形成されており、第１絶縁層５２０ａ上には、第２配線層６２０ａが形成されている。第１配線層６１０ａと第２配線層６２０ａとは、第１絶縁層５２０ａを貫通するビアホール５２０ｘを介して電気的に接続されている。
【０００４】
更に、第２配線層６２０ａを覆うように第２絶縁層５３０ａが形成されている。第２絶縁層５３０ａ上には、第３配線層６３０ａが形成されている。第２配線層６２０ａと第３配線層６３０ａとは、第２絶縁層５３０ａを貫通するビアホール５３０ｘを介して電気的に接続されている。
【０００５】
更に、第３配線層６３０ａを覆うように、開口部５５０ｘを有するソルダーレジスト膜５５０ａが形成されている。第３配線層６３０ａのソルダーレジスト膜５５０ａの開口部５５０ｘから露出する部分は、電極パッドとして機能する（以降、第３配線層６３０ａのソルダーレジスト膜５５０ａの開口部５５０ｘから露出する部分を電極パッド６３０ａという場合がある）。以降、電極パッド６３０ａが形成されている面を、多層基板５００の第１主面という場合がある。
【０００６】
支持体５１０の第２主面５１０ｂ上には、第４配線層６１０ｂが形成され、更に、第４配線層６１０ｂを覆うように第３絶縁層５２０ｂが形成されている。第３絶縁層５２０ｂ上には、第５配線層６２０ｂが形成されている。第４配線層６１０ｂと第５配線層６２０ｂとは、第３絶縁層５２０ｂを貫通するビアホール５２０ｙを介して電気的に接続されている。
【０００７】
更に、第５配線層６２０ｂを覆うように第４絶縁層５３０ｂが形成されている。第４絶縁層５３０ｂ上には、第６配線層６３０ｂが形成されている。第５配線層６２０ｂと第６配線層６３０ｂとは、第４絶縁層５３０ｂを貫通するビアホール５３０ｙを介して電気的に接続されている。
【０００８】
更に、第６配線層６３０ｂを覆うように、開口部５５０ｙを有するソルダーレジスト膜５５０ｂが形成されている。第６配線層６３０ｂのソルダーレジスト膜５５０ｂの開口部５５０ｙから露出する部分は、電極パッドとして機能する（以降、第６配線層６３０ｂのソルダーレジスト膜５５０ｂの開口部５５０ｙから露出する部分を電極パッド６３０ｂという場合がある）。以降、電極パッド６３０ｂが形成されている面を、多層基板５００の第２主面という場合がある。
【０００９】
一部の電極パッド６３０ｂ上には、はんだバンプ６８０が形成されている。はんだバンプ６８０は、半導体装置３００を回路基板（図示せず）に実装する際に、回路基板の対応する端子と電気的に接続される外部接続端子として機能する。又、一部の電極パッド６３０ｂ上には、チップコンデンサ１００が実装されている。電極パッド６３０ｂとチップコンデンサ１００の外部電極２６０ａ及び２６０ｂとは電気的に接続されている。
【００１０】
多層基板５００の第１主面上には半導体素子４００が実装されている。半導体素子４００は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）や電極パッド（図示せず）が形成されたものである。半導体素子４００の電極パッド（図示せず）上には、はんだバンプ４１０が形成されている。
【００１１】
半導体素子４００の電極パッド（図示せず）は、はんだバンプ４１０により、多層基板５００の対応する電極パッド６３０ａと電気的に接続されている。はんだバンプ４１０の材料としては、例えばＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。半導体素子４００と多層基板５００のソルダーレジスト膜５５０ａとの間には、アンダーフィル樹脂層４２０が充填されている。
【００１２】
又、従来から、基板に半導体素子を内蔵した半導体装置が知られている。以下、図２を参照しながら、基板に半導体素子を内蔵した従来の半導体装置について説明する。図２は、基板に半導体素子を内蔵した従来の半導体装置を例示する断面図である。図２を参照するに、半導体装置７００は、多層基板８００と、半導体素子４５０とを有する。半導体素子４５０は、樹脂８１０に埋め込まれている。半導体素子４５０及び樹脂８１０の一方の面には第１絶縁層８２０が形成されており、第１絶縁層８２０上には、第１配線層９１０が形成されている。第１配線層９１０と半導体素子４５０の電極パッド（図示せず）とは、第１絶縁層８２０を貫通するビアホール８２０ｘを介して電気的に接続されている。すなわち、半導体素子４５０と多層基板８００との電気的接続にバンプを用いていない。
【００１３】
更に、第１配線層９１０を覆うように第２絶縁層８３０が形成されており、第２絶縁層８３０上には、第２配線層９２０が形成されている。第１配線層９１０と第２配線層９２０とは、第２絶縁層８３０を貫通するビアホール８３０ｘを介して電気的に接続されている。
【００１４】
更に、第２配線層９２０を覆うように第３絶縁層８４０が形成されている。第３絶縁層８４０上には、第３配線層９３０が形成されている。第２配線層９２０と第３配線層９３０とは、第３絶縁層８４０を貫通するビアホール８４０ｘを介して電気的に接続されている。
【００１５】
更に、第３配線層９３０を覆うように、開口部８５０ｘを有するソルダーレジスト膜８５０が形成されている。第３配線層９３０のソルダーレジスト膜８５０の開口部８５０ｘから露出する部分は、電極パッドとして機能する（以降、第３配線層９３０のソルダーレジスト膜８５０の開口部８５０ｘから露出する部分を電極パッド９３０という場合がある）。電極パッド９３０上には、はんだバンプ９８０が形成されている。はんだバンプ９８０は、半導体装置７００を回路基板（図示せず）に実装する際に、回路基板の対応する端子と電気的に接続される外部接続端子として機能する。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平１０−３０８５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、基板上に半導体素子を実装した従来の半導体装置３００では、半導体素子４００と多層基板５００とを電気的に接続するはんだバンプ４１０部分の接続信頼性が低いという問題があった。具体的には、半導体素子４００と多層基板５００との熱膨脹係数の違いに起因する応力破壊や、エレクトロマイグレーションに起因する断線等である。
【００１８】
又、基板に半導体素子を内蔵した従来の半導体装置７００では、半導体素子４５０と多層基板８００との電気的接続にバンプを用いていないため、半導体装置３００に比べて半導体素子４５０と多層基板８００との接続信頼性を向上することができる。しかしながら、半導体装置７００では、半導体素子４５０を樹脂８１０に埋め込んでから樹脂８１０の表面に第１配線層９１０等を形成するため、相互に接続された配線層を半導体素子４５０の表裏両面に形成することができず、高密度実装化が困難であるという問題があった。
【００１９】
上記の点に鑑みて、半導体素子と基板との接続信頼性が高く、高密度実装化が可能な半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００２０】
本半導体装置は、一方の面から他方の面に貫通する複数の導体を有する基板と、前記基板の前記一方の面に形成された、半導体素子を内蔵する第１絶縁層と、前記第１絶縁層上に形成され、かつ、前記第１絶縁層に設けられた貫通孔を介して前記基板の前記一方の面から露出する複数の導体の一部及び前記半導体素子と電気的に接続された第１配線層と、前記基板の前記他方の面に形成された第２絶縁層と、前記第２絶縁層上に形成され、かつ、前記第２絶縁層に設けられた貫通孔を介して前記基板の前記他方の面から露出する前記複数の導体の一部と電気的に接続された第２配線層と、を有し、前記導体は、隣接する前記導体間の距離が、前記導体の径よりも小さくなるように配置されており、前記導体は、信号配線と接続されている導体と、前記信号配線と接続されている導体の周囲に位置する導体と、を有し、前記周囲に位置する導体は、グランド配線と接続されていることを要件とする。
【発明の効果】
【００２２】
開示の技術によれば、半導体素子と基板との接続信頼性が高く、高密度実装化が可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】基板上に半導体素子を実装した従来の半導体装置を例示する断面図である。
【図２】基板に半導体素子を内蔵した従来の半導体装置を例示する断面図である。
【図３】参考の形態１に係る半導体装置を例示する断面図である。
【図４】図３のＡ部を拡大して例示する斜視透視図である。
【図５】参考の形態１に係る半導体装置の製造工程を例示する図（その１）である。
【図６】参考の形態１に係る半導体装置の製造工程を例示する図（その２）である。
【図７】参考の形態１に係る半導体装置の製造工程を例示する図（その３）である。
【図８】参考の形態１に係る半導体装置の製造工程を例示する図（その４）である。
【図９】参考の形態１に係る半導体装置の製造工程を例示する図（その５）である。
【図１０】参考の形態１に係る半導体装置の製造工程を例示する図（その６）である。
【図１１】参考の形態１に係る半導体装置の製造工程を例示する図（その７）である。
【図１２】参考の形態１に係る半導体装置の製造工程を例示する図（その８）である。
【図１３】本実施の形態に係る半導体装置の一部を例示する図である。
【図１４】参考の形態２に係る半導体装置を例示する断面図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して、実施の形態の説明を行う。
【００２５】
〈参考の形態１〉
［参考の形態１に係る半導体装置の構造］
始めに、参考の形態１に係る半導体装置の構造について説明する。図３は、参考の形態１に係る半導体装置を例示する断面図である。図４は、図３のＡ部を拡大して例示する斜視透視図である。ただし、図４において、一部の構成要素は省略されている。図３及び図４において、Ｘ方向は後述する基板１３の一方の面１３ａと平行な方向、Ｙ方向はＸ方向に垂直な方向（紙面奥行き方向）、Ｚ方向はＸ方向及びＹ方向に垂直な方向（基板１３の厚さ方向）をそれぞれ示している。
【００２６】
図３及び図４を参照するに、参考の形態１に係る半導体装置１０は、基板１３と、半導体素子１４と、絶縁性樹脂１５と、第１絶縁層１６ａと、第２絶縁層１６ｂと、第１配線層１７ａと、第２配線層１７ｂと、第１ソルダーレジスト層１８ａと、第２ソルダーレジスト層１８ｂと、第１はんだバンプ１９ａと、第２はんだバンプ１９ｂとを有する。
【００２７】
半導体装置１０において、基板１３は、例えば厚さ７０〜１００μｍ程度、大きさ１０×１０ｍｍ程度の基板であり、絶縁性基材１１全体に亘りそのＺ方向（厚さ方向）に形成された多数の貫通孔１１ｘに金属材料を充填して線状導体（ビア）１２が形成された基板である。絶縁性基材１１としては、例えばアルミナ（酸化アルミニウム）、ムライト、窒化アルミニウム、ガラスセラミックス（ガラスとセラミックスの複合材料）等を用いることができる。又、絶縁性基材１１の材料として、有機系の樹脂等（エポキシ系樹脂、ポリイミド系樹脂等）を用いても構わない。
【００２８】
基板１３に実装される半導体素子１４が例えばシリコンである場合、その熱膨張係数（ＣＴＥ）は３ｐｐｍ／℃程度である。又、基板１３に形成される第１配線層１７ａや第２配線層１７ｂが例えば銅（Ｃｕ）である場合、その熱膨張係数（ＣＴＥ）は１６〜１７ｐｐｍ／℃程度である。絶縁性基材１１の材料として例えば熱膨張係数（ＣＴＥ）が６〜７ｐｐｍ／℃程度のアルミナや熱膨張係数（ＣＴＥ）が４．５ｐｐｍ／℃程度のムライト等の半導体素子１４の熱膨張係数（ＣＴＥ）と第１配線層１７ａや第２配線層１７ｂの熱膨張係数（ＣＴＥ）との中間的な値の熱膨張係数（ＣＴＥ）を有するセラミックス等を用いることにより、半導体素子１４と第１配線層１７ａや第２配線層１７ｂとの熱膨張係数（ＣＴＥ）の差に起因する応力を緩和することができる。
【００２９】
絶縁性基材１１の材料として有機系の樹脂等（エポキシ系樹脂、ポリイミド系樹脂等）を用いる場合には、シリカ等の無機フィラーを高密度に混合させることにより、その熱膨張係数（ＣＴＥ）を半導体素子１４の熱膨張係数（ＣＴＥ）と第１配線層１７ａや第２配線層１７ｂの熱膨張係数（ＣＴＥ）との中間的な値にすることが可能となり、半導体素子１４と第１配線層１７ａや第２配線層１７ｂとの熱膨張係数（ＣＴＥ）の差に起因する応力を緩和することができる。
【００３０】
線状導体１２は、その一端面が基板１３の一方の面１３ａから露出しており、その他端面が基板１３の他方の面１３ｂから露出している。線状導体１２は、例えば平面視円形に形成されており、その直径は例えば３０ｎｍ〜２０００ｎｍとすることができる。なお、平面視とは、対象物を図３のＺ方向から見た場合を指す。又、線状導体１２は、隣接する線状導体１２の間隔が線状導体１２の直径よりも小さくなる程度に密に形成されていることが好ましい。ただし、線状導体１２の配置形態については、特に限定されず、例えばヘキサゴナル状に配置されていてもよいし、グリッド状に配置されていてもよい。
【００３１】
各線状導体１２は、基板１３の一方の面１３ａに形成された導体と他方の面１３ｂに形成された導体とを接続するビアとしての機能を有する。ただし、線状導体１２の一部は導体には接続されず、電気的に孤立（フローティング）した状態であっても構わない。線状導体（ビア）１２を形成する金属材料としては、例えば銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）等を用いることができる。
【００３２】
半導体素子１４は、基板１３の一方の面１３ａに絶縁性樹脂１５により固着されている。半導体素子１４は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）や電極パッド（図示せず）が形成されたものである。半導体素子１４の厚さは、例えば１０〜５０μｍとすることができる。絶縁性樹脂１５の材料としては、エポキシ系樹脂、ポリイミド系樹脂等を用いることができる。
【００３３】
なお、半導体素子１４は、半導体集積回路（図示せず）や電極パッド（図示せず）が上側（基板１３の一方の面１３ａと接触しない側）に来るように配置されている。半導体素子１４の背面（基板１３の一方の面１３ａと接触する面）には、例えばＳｉＯ２等の絶縁膜を形成しても構わない。又、半導体素子１４の背面（基板１３の一方の面１３ａと接触する面）に絶縁膜を形成せずに、半導体素子１４の背面とその下に位置する線状導体１２の一端面とを導通させ、その線状導体１２を基準電位（ＧＮＤ）に接続しても構わない。このようにすると、半導体素子１４の背面は基準電位（ＧＮＤ）になるため、シールド効果を得ることができる。
【００３４】
第１絶縁層１６ａは、半導体素子１４及び絶縁性樹脂１５を覆うように基板１３の一方の面１３ａに形成されている。第１絶縁層１６ａの材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。
【００３５】
第１配線層１７ａは、第１絶縁層１６ａ上に形成されている。第１ビアホール１６ｘ内の第１配線層１７ａは、第１ビアホール１６ｘ内に露出した多数の線状導体１２の端面と電気的に接続されている。例えば第１ビアホール１６ｘの底部の直径を１００μｍ程度に選定すると、第１配線層１７ａは数千本の線状導体１２の端面と電気的に接続されることになる。第２ビアホール１６ｙ内の第１配線層１７ａは、第２ビアホール１６ｙ内に露出し半導体素子１４の電極パッド（図示せず）と電気的に接続されている。第１配線層１７ａの材料としては、例えば銅（Ｃｕ）等を用いることができる。
【００３６】
第１ソルダーレジスト層１８ａは、第１配線層１７ａを覆うように第１絶縁層１６ａ上に形成されている。第１ソルダーレジスト層１８ａは開口部１８ｘを有し、開口部１８ｘ内には第１配線層１７ａの一部が露出している。
【００３７】
第１はんだバンプ１９ａは、第１ソルダーレジスト層１８ａの開口部１８ｘ内に露出する第１配線層１７ａ上に形成されている。第１はんだバンプ１９ａの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。第１はんだバンプ１９ａは、例えばマザーボード等と接続される外部接続端子として機能する。
【００３８】
なお、外部接続端子として、第１はんだバンプ１９ａに代えて金属ピン等を用いても構わない。又、第１はんだバンプ１９ａや金属ピン等の外部接続端子は、設けなくても構わない。この場合には、必要なときに開口部１８ｘ内に露出する第１配線層１７ａ上に外部接続端子を形成すればよい。
【００３９】
第２絶縁層１６ｂは、基板１３の他方の面１３ｂに形成されている。第２絶縁層１６ｂの材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。
【００４０】
第２配線層１７ｂは、第２絶縁層１６ｂ上に形成されている。第３ビアホール１６ｚ内の第２配線層１７ｂは、第３ビアホール１６ｚ内に露出した多数の線状導体１２の端面と電気的に接続されている。例えば第３ビアホール１６ｚの底部の直径を１００μｍ程度に選定すると、第２配線層１７ｂは数千本の線状導体１２の端面と電気的に接続されることになる。この場合、第２配線層１７ｂは、数千本の線状導体１２により第１配線層１７ａと電気的に接続される。第２配線層１７ｂの材料としては、例えば銅（Ｃｕ）等を用いることができる。
【００４１】
第２ソルダーレジスト層１８ｂは、第２配線層１７ｂを覆うように第２絶縁層１６ｂ上に形成されている。第２ソルダーレジスト層１８ｂは開口部１８ｙを有し、開口部１８ｙ内には第２配線層１７ｂの一部が露出している。
【００４２】
第２はんだバンプ１９ｂは、第２ソルダーレジスト層１８ｂの開口部１８ｙ内に露出する第２配線層１７ｂ上に形成されている。第２はんだバンプ１９ｂの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。第２はんだバンプ１９ｂは、例えばマザーボード等と接続される外部接続端子として機能する。
【００４３】
なお、外部接続端子として、第２はんだバンプ１９ｂに代えて金属ピン等を用いても構わない。又、第２はんだバンプ１９ｂや金属ピン等の外部接続端子は、設けなくても構わない。この場合には、必要なときに開口部１８ｙ内に露出する第２配線層１７ｂ上に外部接続端子を形成すればよい。以上が、参考の形態１に係る半導体装置の構造である。
【００４４】
［参考の形態１に係る半導体装置の製造方法］
続いて、参考の形態１に係る半導体装置の製造方法について説明する。図５〜図１２は、参考の形態１に係る半導体装置の製造工程を例示する図である。図５〜図１２において、図１に示す半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。
【００４５】
始めに、図５に示す工程では、絶縁性基材１１を準備し、準備した絶縁性基材１１全体に亘りその厚さ方向に、多数の貫通孔１１ｘを形成する。絶縁性基材１１としては、例えば厚さ７０〜１００μｍ程度、大きさ１０×１０ｍｍ程度のアルミナ（酸化アルミニウム）のグリーンシート等を用いることができる。貫通孔１１ｘは、例えば平面視円形とすることができ、その場合の直径φ１は例えば３０ｎｍ〜２０００ｎｍとすることができる。又、貫通孔１１ｘは、隣接する貫通孔１１ｘの間隔Ｐが貫通孔１１ｘの直径φ１よりも小さくなる程度に密に形成することが好ましい。ただし、貫通孔１１ｘの配置形態については、特に限定されず、例えばヘキサゴナル状に配置してもよいし、グリッド状に配置してもよい。
【００４６】
貫通孔１１ｘの形成方法の一例を以下に示す。貫通孔１１ｘは、例えば陽極酸化法を用いて形成することができる。具体的には、例えばアルミニウム（Ａｌ）の基板の一方の面を絶縁被膜したＡｌ基板、又はガラス基板上にスパッタリング等によりアルミニウム（Ａｌ）の電極層を形成したＡｌ電極層を用意し、用意したＡｌ基板又はＡｌ電極層の表面を洗浄後、電解液（好適には硫酸水溶液）中に浸漬し、浸漬したＡｌ基板又はＡｌ電極層を陽極とし、これに対向配置される白金（Ｐｄ）電極を陰極として通電（パルス電圧を印加）することで、Ａｌ基板又はＡｌ電極層の表面に多孔質金属酸化膜（微小径の孔が規則正しく形成された酸化アルミニウムの膜）を形成することができる。
【００４７】
この後、陽極酸化とは逆電位の電圧を各電極に印加（Ａｌ基板又はＡｌ電極層を陰極とし、白金（Ｐｄ）電極を陽極として通電）することで、多孔質金属酸化膜をＡｌ基板又はＡｌ電極層から分離する。これによって、所望の微小径（例えば３０ｎｍ〜２０００ｎｍ）の貫通孔１１ｘが高密度に形成された絶縁性基材１１が得られる。
【００４８】
なお、絶縁性基材１１の材料としては、アルミナ（酸化アルミニウム）以外に、ムライト、窒化アルミニウム、ガラスセラミックス（ガラスとセラミックスの複合材料）等を用いてもよい。又、絶縁性基材１１の材料はセラミックス（無機材料）には限定されず、有機系の樹脂等（エポキシ系樹脂、ポリイミド系樹脂等）を用いても構わない。
【００４９】
ただし、有機系の樹脂（エポキシ系樹脂、ポリイミド系樹脂等）を用いる場合、シリカ等の無機フィラーを高密度に混合させたものを使用することが望ましい。第１絶縁層１６ａや第２絶縁層１６ｂも同等の樹脂を使用し、熱膨張係数（ＣＴＥ）も近似しているため、シリカ等の無機フィラーを高密度に混合させることにより絶縁性基材１１に使用する樹脂の熱膨張係数（ＣＴＥ）を下げて、半導体素子１４の熱膨張係数（ＣＴＥ）と第１配線層１７ａや第２配線層１７ｂの熱膨張係数（ＣＴＥ）との中間的な値の熱膨張係数（ＣＴＥ）を確保するためである。
【００５０】
絶縁性基材１１に有機系の樹脂（エポキシ系樹脂、ポリイミド系樹脂等）を用いる場合、貫通孔１１ｘは炭酸ガスレーザ、エキシマレーザ等を用いた穴明け加工により形成することができる。
【００５１】
次いで、図６に示す工程では、絶縁性基材１１に形成された貫通孔１１ｘに金属材料を充填して線状導体（ビア）１２を形成する。以降、線状導体１２を有する絶縁性基材１１を基板１３と称する場合がある。線状導体１２は、例えばスクリーン印刷法やインクジェット法等を用いて、例えば銀（Ａｇ）や銅（Ｃｕ）等の導電性ペーストを貫通孔１１ｘに充填することにより形成することができる。又、絶縁性基材１１として有機系の樹脂等（エポキシ系樹脂、ポリイミド系樹脂等）を用いた場合には、めっき法を用いて貫通孔１１ｘに銅（Ｃｕ）やニッケル（Ｎｉ）等の金属材料を充填することができる。
【００５２】
例えば金属材料として銅（Ｃｕ）を用いる場合には、絶縁性基材１１の表面（貫通孔１１ｘの内壁面を含む）に、無電解銅（Ｃｕ）めっき法によりシード層を形成し、形成したシード層を給電層として利用した電解銅（Ｃｕ）めっき法により、貫通孔１１ｘに銅（Ｃｕ）を充填することができる。又、無電解銅（Ｃｕ）めっき法のみにより、銅（Ｃｕ）を貫通孔１１ｘに充填しても構わない。
【００５３】
更に、必要に応じて機械研磨、化学機械研磨（ＣＭＰ）等により両面を研磨して平坦化し、線状導体１２の両端を絶縁性基材１１の両面に露出させることができる。このようにして、絶縁性基材１１に、絶縁性基材１１の厚さ方向に貫通する微小径の線状導体１２が高密度に設けられた構造体（図６参照）を形成することができる。
【００５４】
次いで、図７に示す工程では、図６において形成した基板１３の一方の面１３ａに、半導体素子１４を配置する。半導体素子１４は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）や電極パッド（図示せず）が形成されたものである。半導体素子１４の厚さは、例えば１０〜５０μｍとすることができる。なお、半導体素子１４は、半導体集積回路（図示せず）や電極パッド（図示せず）が上側（基板１３の一方の面１３ａと接触しない側）に来るように配置する。
【００５５】
次いで、図８に示す工程では、基板１３の一方の面１３ａに配置された半導体素子１４の側面に絶縁性樹脂１５（エポキシ系樹脂、ポリイミド系樹脂等）を塗布し、硬化させて半導体素子１４を基板１３の一方の面１３ａに固着する。
【００５６】
次いで、図９に示す工程では、半導体素子１４及び絶縁性樹脂１５を覆うように基板１３の一方の面１３ａに第１絶縁層１６ａを形成する。これにより、半導体素子１４を内蔵する第１絶縁層１６ａが形成される。又、基板１３の他方の面１３ｂに第２絶縁層１６ｂを形成する。第１絶縁層１６ａ及び第２絶縁層１６ｂの材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。第１絶縁層１６ａは、一例として、半導体素子１４及び絶縁性樹脂１５を覆うように基板１３の一方の面１３ａに樹脂フィルムをラミネートした後、樹脂フィルムをプレス（押圧）し、その後、１９０℃程度の温度で熱処理して硬化させることにより形成することができる。第２絶縁層１６ｂも同様の方法により形成することができる。
【００５７】
次いで、図１０に示す工程では、第１絶縁層１６ａに、レーザ加工法等を用いて、基板１３の一方の面１３ａが露出するように第１絶縁層１６ａを貫通する第１ビアホール１６ｘを形成し、半導体素子１４の電極パッド（図示せず）が露出するように第１絶縁層１６ａを貫通する第２ビアホール１６ｙを形成する。又、第２絶縁層１６ｂに、レーザ加工法等を用いて、基板１３の他方の面１３ｂが露出するように第２絶縁層１６ｂを貫通する第３ビアホール１６ｚを形成する。第１ビアホール１６ｘ内及び第３ビアホール１６ｚ内には、多数の線状導体１２の端面が露出する（前述の図４参照）。
【００５８】
なお、第１絶縁層１６ａとして感光性樹脂膜を用い、フォトリソグラフィによりパターニングして第１ビアホール１６ｘ等を形成する方法を用いてもよいし、スクリーン印刷により開口部が設けられた樹脂膜をパターニングして第１ビアホール１６ｘ等を形成する方法を用いてもよい。
【００５９】
次いで、図１１に示す工程では、第１絶縁層１６ａ上に、第１ビアホール１６ｘ内に露出した多数の線状導体１２の端面、及び第２ビアホール１６ｙ内に露出した半導体素子１４の電極パッド（図示せず）と電気的に接続される第１配線層１７ａを形成する。又、第２絶縁層１６ｂ上に、第３ビアホール１６ｚ内に露出した多数の線状導体１２の端面と電気的に接続される第２配線層１７ｂを形成する。これにより、第１配線層１７ａと第２配線層１７ｂとは、多数の線状導体１２により電気的に接続される。第１配線層１７ａ及び第２配線層１７ｂの材料としては、例えば銅（Ｃｕ）等を用いることができる。第１配線層１７ａ及び第２配線層１７ｂは、例えばセミアディティブ法により形成される。
【００６０】
第１配線層１７ａを、セミアディティブ法により形成する例を、より詳しく説明すると、先ず、無電解めっき法又はスパッタ法により、第１ビアホール１６ｘ内、第２ビアホール１６ｙ内、基板１３の一方の面１３ａ、及び半導体素子１４の電極パッド（図示せず）上に銅（Ｃｕ）シード層（図示せず）を形成した後に、第１配線層１７ａに対応する開口部を備えたレジスト層（図示せず）を形成する。次いで、銅（Ｃｕ）シード層をめっき給電層に利用した電解めっき法により、レジスト層の開口部に銅（Ｃｕ）層パターン（図示せず）を形成する。
【００６１】
続いて、レジスト層を除去した後に、銅（Ｃｕ）層パターンをマスクにして銅（Ｃｕ）シード層をエッチングすることにより、第１配線層１７ａを得ることができる。なお、第１配線層１７ａの形成方法としては、上述したセミアディティブ法の他にサブトラクティブ法などの各種の配線形成方法を用いることができる。第２配線層１７ｂも同様の方法により形成することができる。
【００６２】
なお、上記と同様な工程を繰り返すことにより、第１配線層１７ａ及び第２配線層１７ｂ上に絶縁層及び配線層を積層し、ｎ層（ｎは１以上の整数）のビルドアップ配線層を形成してもよい。
【００６３】
次いで、図１２に示す工程では、第１配線層１７ａを被覆するように第１絶縁層１６ａ上に開口部１８ｘを有する第１ソルダーレジスト層１８ａを形成する。又、第２配線層１７ｂを被覆するように第２絶縁層１６ｂ上に開口部１８ｙを有する第２ソルダーレジスト層１８ｂを形成する。開口部１８ｘを有する第１ソルダーレジスト層１８ａは、例えば第１配線層１７ａを被覆するようにソルダーレジスト液を塗布し、塗布したソルダーレジスト液を露光、現像することで形成することができる。開口部１８ｙを有する第２ソルダーレジスト層１８ｂも同様の方法により形成することができる。第１ソルダーレジスト層１８ａ及び第２ソルダーレジスト層１８ｂの材料としては、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。
【００６４】
第１配線層１７ａの一部は、第１ソルダーレジスト層１８ａの開口部１８ｘ内に露出する。又、第２配線層１７ｂの一部は、第２ソルダーレジスト層１８ｂの開口部１８ｙ内に露出する。第１ソルダーレジスト層１８ａの開口部１８ｘ内に露出する第１配線層１７ａ上、及び第２ソルダーレジスト層１８ｂの開口部１８ｙ内に露出する第２配線層１７ｂ上に、例えば無電解めっき法により金属層（図示せず）を形成しても構わない。
【００６５】
金属層（図示せず）の例としては、Ａｕ層、Ｎｉ層／Ａｕ層をこの順番で積層したＮｉ／Ａｕ層や、Ｎｉ層／Ｐｄ層／Ａｕ層をこの順番で積層したＮｉ／Ｐｄ／Ａｕ層等を挙げることができる。又、金属層（図示せず）に代えて、第１ソルダーレジスト層１８ａの開口部１８ｘ内に露出する第１配線層１７ａ上、及び第２ソルダーレジスト層１８ｂの開口部１８ｙ内に露出する第２配線層１７ｂ上にＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ）処理を施しても構わない。
【００６６】
次いで、第１ソルダーレジスト層１８ａの開口部１８ｘ内に露出する第１配線層１７ａ上、及び第２ソルダーレジスト層１８ｂの開口部１８ｙ内に露出する第２配線層１７ｂ上に、第１はんだバンプ１９ａ及び第２はんだバンプ１９ｂを形成することにより、図３に示す半導体装置１０が製造される。第１はんだバンプ１９ａは、例えば第１ソルダーレジスト層１８ａの開口部１８ｘ内に露出する第１配線層１７ａを覆うように、はんだペーストを印刷し、リフローすることにより形成することができる。第２はんだバンプ１９ｂも同様の方法により形成することができる。第１はんだバンプ１９ａ及び第２はんだバンプ１９ｂの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。第１はんだバンプ１９ａ及び第２はんだバンプ１９ｂは、例えばマザーボード等と接続される外部接続端子として機能する。
【００６７】
なお、外部接続端子として、第１はんだバンプ１９ａ及び／又は第２はんだバンプ１９ｂに代えて金属ピン等を用いても構わない。又、第１はんだバンプ１９ａ及び／又は第２はんだバンプ１９ｂや金属ピン等の外部接続端子は、設けなくても構わない。この場合には、必要なとき（例えば半導体装置１０の出荷時等）に、開口部１８ｘ内に露出する第１配線層１７ａ上、及び／又は第２ソルダーレジスト層１８ｂの開口部１８ｙ内に露出する第２配線層１７ｂ上に外部接続端子を形成すればよい。
【００６８】
このように、参考の形態１によれば、基板（線状導体を有する絶縁性基材）の一方の面に半導体素子を内蔵する第１絶縁層を形成し、第１絶縁層上に、第１絶縁層に設けられた貫通孔（ビアホール）を介して基板の一方の面から露出する複数の線状導体の一部及び半導体素子の電極パッドと電気的に接続された第１配線層を形成する。又、基板（線状導体を有する絶縁性基材）の他方の面（半導体素子の背面側）に第２絶縁層を形成し、第２絶縁層上に、第２絶縁層に設けられた貫通孔（ビアホール）を介して基板の他方の面から露出する複数の線状導体の一部と電気的に接続された第２配線層を形成する。
【００６９】
その結果、基板（線状導体を有する絶縁性基材）の一方の面上に形成された第１配線層と、基板（線状導体を有する絶縁性基材）の他方の面上に形成された第２配線層とを、線状導体により電気的に接続することができる。
【００７０】
すなわち、参考の形態１に係る半導体装置では、相互に接続された配線層（第１配線層及び第２配線層）を半導体素子の表裏両面に形成することができるため、実装密度を高めることができる。
【００７１】
又、参考の形態１に係る半導体装置では、半導体素子と配線層（第１配線層及び第２配線層）との電気的接続にバンプを用いていないため、半導体素子と配線層（第１配線層及び第２配線層）との熱膨脹係数の違いに起因する応力破壊や、エレクトロマイグレーションに起因する断線等の発生を防止することが可能となり、半導体素子と配線層（第１配線層及び第２配線層）との接続信頼性を向上することができる。
【００７２】
〈実施の形態〉
図１３は、本実施の形態に係る半導体装置の一部を例示する図である。図１３（ａ）は断面図であり、図１３（ｂ）は基板１３の一方の面１３ａ（基板１３の他方の面１３ｂ）に接する導体を模式的に示す平面図である。図１３において、図３に示す半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。図１３において、Ｘ方向は基板１３の一方の面１３ａと平行な方向、Ｙ方向はＸ方向に垂直な方向（紙面奥行き方向）、Ｚ方向はＸ方向及びＹ方向に垂直な方向（基板１３の厚さ方向）をそれぞれ示している。
【００７３】
図１３を参照するに、本実施の形態に係る半導体装置１０Ａは、基板１３の一方の面１３ａ及び他方の面１３ｂに、対向配置された一対のＧＮＤパターン１７ｇ１及び１７ｇ２が設けられている点、並びに、ＧＮＤパターン１７ｇ１が第４ビアホール１６ｇを介して第１絶縁層１６ａ上に形成されたＧＮＤパターン１７ｇ３と接続されている点、を除いて参考の形態１に係る半導体装置１０と同一構造である。以下、半導体装置１０Ａについて、半導体装置１０と同一構造の部分についてはその説明を省略し、半導体装置１０と異なる部分を中心に説明する。
【００７４】
半導体装置１０Ａにおいて、第１ビアホール１６ｘ内の第１配線層１７ａ、第３ビアホール１６ｚ内の第２配線層１７ｂ、及びそれらを接続する複数の線状導体１２には、所定の信号電流が流れる。又、図１３（ｂ）に示すように、ＧＮＤパターン１７ｇ１及び１７ｇ２は、第１ビアホール１６ｘ内の第１配線層１７ａ、及び第３ビアホール１６ｚ内の第２配線層１７ｂが基板１３の一方の面１３ａ及び他方の面１３ｂに接する部分の周囲に、所定の間隔を空けて形成されている。又、ＧＮＤパターン１７ｇ１と１７ｇ２とは、複数の線状導体１２を介して電気的に接続されている。
【００７５】
ＧＮＤパターン１７ｇ１は、第４ビアホール１６ｇを介して第１絶縁層１６ａ上に形成されたＧＮＤパターン１７ｇ３と接続されている。すなわち、ＧＮＤパターン１７ｇ１〜１７ｇ３は、何れもＧＮＤ（基準電位）に接続されたパタ−ンである。なお、ＧＮＤパターン１７ｇ１は、第１配線層１７ａの一部である。
【００７６】
ＧＮＤパターン１７ｇ１及び１７ｇ２は、例えばスパッタ法やめっき法により、基板１３の一方の面１３ａ及び他方の面１３ｂに形成することができる。ＧＮＤパターン１７ｇ１及び１７ｇ２の材料としては、例えば銅（Ｃｕ）等を用いることができる。
【００７７】
このように、基板１３において、信号電流が流れる複数の線状導体１２の周囲には、所定の間隔を空けてＧＮＤに接続された複数の線状導体１２が配置されている。この構造は、同軸線路と同等の構造であるため、シールド（遮蔽）効果を奏することができる。又、隣接して配置される信号電流が流れる複数の線状導体間には、ＧＮＤに接続された複数の線状導体が配置されることになるため、隣接して配置される信号電流が流れる複数の線状導体間に生じる電気的結合（容量結合）を低減することが可能となり、信号電流が流れる複数の線状導体自体がノイズ源となることを防止することができる。
【００７８】
なお、第１絶縁層１６ａの第１ビアホール１６ｘの周囲、及び第２絶縁層１６ｂの第３ビアホール１６ｚの周囲に、円環状の貫通孔を形成して導体を充填し、ＧＮＤパターン１７ｇ１〜１７ｇ３と接続しても構わない。これにより、第１絶縁層１６ａ及び第２絶縁層１６ｂにも、基板１３に形成した同軸線路と同等の構造が形成されるため、同等の効果が得られる。
【００７９】
このように、本実施の形態によれば、参考の形態１と同様の効果を奏するが、更に以下の効果を奏する。
【００８０】
すなわち、本実施の形態に係る半導体装置では、基板内に同軸線路と同等の構造を形成することにより、シールド（遮蔽）効果を奏することができる。又、隣接して配置される信号電流が流れる複数の線状導体との間に生じる電気的結合（容量結合）を低減することが可能となり、信号電流が流れる複数の線状導体自体がノイズ源となることを防止することができる。
【００８１】
〈参考の形態２〉
図１４は、参考の形態２に係る半導体装置を例示する断面図である。図１４において、図３に示す半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。図１４において、Ｘ方向は基板１３の一方の面１３ａと平行な方向、Ｙ方向はＸ方向に垂直な方向（紙面奥行き方向）、Ｚ方向はＸ方向及びＹ方向に垂直な方向（基板１３の厚さ方向）をそれぞれ示している。
【００８２】
図１４を参照するに、参考の形態２に係る半導体装置２０は、半導体素子２４及び絶縁性樹脂２５が追加された点を除いて参考の形態１に係る半導体装置１０と同一構造である。このように、本発明に係る半導体装置は、複数の半導体素子を有していても構わない。
【００８３】
なお、参考の形態２に係る半導体装置２０の製造方法は、参考の形態１に係る半導体装置１０の製造方法と同一である。
【００８４】
このように、参考の形態２によれば、参考の形態１と同様の効果を奏するが、更に以下の効果を奏する。
【００８５】
すなわち、参考の形態２に係る半導体装置では、複数の半導体素子を内蔵するため、実装密度を更に高めることができる。
【００８６】
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【００８７】
例えば、参考の形態２に、本実施の形態と同様の変形を加えても構わない。
【符号の説明】
【００８８】
１０、２０  半導体装置
１１  絶縁性基材
１１ｘ  貫通孔
１２  線状導体
１３  基板
１３ａ  基板１３の一方の面
１３ｂ  基板１３の他方の面
１４、２４  半導体素子
１５、２５  絶縁性樹脂
１６ａ  第１絶縁層
１６ｂ  第２絶縁層
１６ｘ  第１ビアホール
１６ｙ  第２ビアホール
１６ｚ  第３ビアホール
１７ａ  第１配線層
１７ｂ  第２配線層
１７ｇ１、１７ｇ２、１７ｇ３  ＧＮＤパターン
１８ａ  第１ソルダーレジスト層
１８ｂ  第２ソルダーレジスト層
１８ｘ、１８ｙ  開口部
１９ａ  第１はんだバンプ
１９ｂ  第２はんだバンプ
Ｐ  間隔
φ１  直径
【図１】
0005426261.tif 000002
【図２】
0005426261.tif 000003
【図３】
0005426261.tif 000004
【図４】
0005426261.tif 000005
【図５】
0005426261.tif 000006
【図６】
0005426261.tif 000007
【図７】
0005426261.tif 000008
【図８】
0005426261.tif 000009
【図９】
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【図１０】
0005426261.tif 000011
【図１１】
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【図１２】
0005426261.tif 000013
【図１３】
0005426261.tif 000014
【図１４】
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