(57)【特許請求の範囲】
【請求項１】
多層構造を製造するためのプロセスであって、
ａ）シリコン基板（１）上で成長層（２）をエピタキシャル成長するステップと、
ｂ）前記成長層（２）において少なくとも１つのパターン（２０）を形成するステップと、
ｃ）前記シリコン基板（１）上に酸化層（３）を堆積するステップと、
ｄ）シリコン活性層（４１）を前記酸化層（３）上へ転移するステップと、
ｅ）各パターン（２０）の上の前記シリコン活性層（４１）及び前記酸化層（３）内にキャビティ（１２）を形成するステップと、
ｆ）ＩＩＩ−Ｖ族の物質の前記キャビティ（１２）を前記成長層（２）の各々の暴露されたパターン（２０）から成長させるステップと
を少なくとも備えることを特徴とするプロセス。
【請求項２】
ステップｂ）において、各パターン（２０）は、前記成長層に適合される開口マスク（１０）を介して前記成長層（２）をケミカルエッチングすることによって製造されることを特徴とする請求項１に記載のプロセス。
【請求項３】
ステップｅ）において、前記キャビティ（１２）は、前記シリコン活性層（４１）と前記酸化層（３）とを前記シリコン活性層に適合される開口マスク（１１）を介してケミカルエッチングすることによって製造され、前記マスクは前記成長層（２）の各パターン（２０）に関して整列されることを特徴とする請求項１又は２に記載のプロセス。
【請求項４】
ステップｄ）において、前記シリコン活性層（４１）は、ＳＯＩ構造（４）を結合することによって前記酸化層（３）上へ転移され、前記ＳＯＩ構造（４）のベース基板（４３）は、結合後に除去されることを特徴とする請求項１から３のいずれかに記載のプロセス。
【請求項５】
前記シリコン基板（１）は、配向ミス（misoriented）シリコン基板であることを特徴とする請求項１から４のいずれかに記載のプロセス。
【請求項６】
前記成長層（２）は、ゲルマニウム層であることを特徴とする請求項１から５のいずれかに記載のプロセス。
【請求項７】
ステップｂ）の後及びステップｃ）の前に、転位が各パターンの端に対して移動することを可能にするために、及び転位を消滅（annihilation）するために少なくとも１つの熱処理ステップをさらに含むことを特徴とする請求項６に記載のプロセス。
【請求項８】
前記ＩＩＩ−Ｖ族の物質は、ヒ化ガリウム（ＧａＡｓ）、ＡｌＧａＡｓ及びＩｎＧａＡｓのうちの少なくとも１つから選択されることを特徴とする請求項６又は７に記載のプロセス。
【請求項９】
前記成長層は、窒化アルミニウム層であることを特徴とする請求項１から５のいずれかに記載のプロセス。
【請求項１０】
前記ＩＩＩ−Ｖ族の物質は、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ及びＺｎＧａＮのうちの少なくとも１つから選択されることを特徴とする請求項９に記載のプロセス。
【請求項１１】
シリコン基板（１）と、
ＩＩＩ−Ｖ族の物質の成長層（２）における少なくとも１つのパターン（２０）と、
前記シリコン基板（１）上に堆積された酸化層（３）と、
前記酸化層（３）上に転移されたシリコン活性層（４１）とを備え、
各パターン（２０）の上の前記酸化層（３）及び前記シリコン活性層（４１）内にキャビティ（１２）が形成されており、前記キャビティはＩＩＩ−Ｖ族の物質（５）で満たされることを特徴とする多層構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子的、光電子的及び／又は電力的コンポーネント／機能性を統合することを容易にする多層複合構造の製造プロセスに関する。
【背景技術】
【０００２】
１つ及び同じ基板（platform）上で、ＭＯＳ型の電子的コンポーネント（例えば、ＣＭＯＳ回路）及びＩＩＩ−Ｖ族の電子的、光電子的及び／又は電力的コンポーネント（例えば、トランジスタ又は光源／光学検波器）を統合するための構造の製造は、同じ基板上で、ＭＯＳ型電子的コンポーネントの製造を可能にする高い結晶品質の単結晶シリコン層と、ＩＩＩ−Ｖ族の電子的、光電子的及び／又は電力的コンポーネントの製造のためのＩＩＩ−Ｖ族の物質（ＧａＡｓ、ＩｎＰ及びそれらの合金）とを組み合わせる機能に依存している。
【０００３】
これらの層を製造する十分な方法を見つけるために多くの技術が研究チームによって研究されてきた。
【０００４】
ＣＶＤ（化学気相蒸着；Chemical Vapor Deposition）技術又はＭＢＥ（分子線エピタキシー；Molecular Beam Epitaxy）技術によるシリコン上でのＩＩＩ−Ｖ族の物質（ＧａＡｓ、ＩｎＰ、合金等）の直接エピタキシャル成長は、しかしながら、結晶品質（突発的な転位、逆位相領域、点欠陥等の問題）に関してよい結果を得ずに、ここ１０年以上研究されてきた。
【０００５】
他の周知の技術によると、例えば、非特許文献１の文書に説明されているように、これらの膜の固有の結晶品質を著しく損なわずに、シリコン基板上へＩｎＰ又はＧａＡｓ物質の単結晶薄膜を物理的に転移することが可能である。この膜転移は、周知のSmart-Cut（登録商標）技術を使用して実行され、特に、特許文献１又は非特許文献２の文書で説明されている実装例である。
【０００６】
さらに、同じ力学的基板（mechanical platform）上でシリコンとＩＩＩ−Ｖ族の物質とを統合するために成長技術と膜転移技術とを組み合わせることが可能であることが実証された。
【０００７】
実装の第１の方法によると、ＧａＡｓドナー基板を有することなく、直径２００ｍｍのシリコンウエハ上でＧａＡｓを得る一つの方法は、単結晶ゲルマニウム（Ｇｅ）基板上でＧａＡｓを成長させることから成る。ゲルマニウム上でＧａＡｓを成長させることは、これらの２つの物質間の非常に小さな格子定数の不整合による非常に高い結晶品質の薄膜を得ることを可能にする。しかしながら、これらのバルク基板のコスト及び力学的脆弱性ために、シリコン上のゲルマニウム薄膜（ＧａＡｓ及びＩｎＰなど）を転移し、次いでＧａＡｓの結晶成長を実行することにより有利である。このようにして得られたＧａＡｓは、バルクＧａＡｓ基板上のＧａＡｓエピタキシャル成長と同等の品質を有する。
【０００８】
ＧｅＯＩ構造（中間絶縁膜を有するシリコン上のゲルマニウム）は、大きな直径、すなわち最大２００ｍｍの直径を実現した。今までで、これがシリコンとＧａＡｓとを組み合わせるための最も直接的な方法である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第５３７４５６４号明細書
【特許文献２】米国特許第６６４５８２９号明細書
【特許文献３】米国特許第６６７７６５５号明細書
【特許文献４】米国特許出願第２００４／０２５２９３１号明細書
【非特許文献】
【００１０】
【非特許文献１】“Transfer of 3 in GaAs film on silicon substrate”, ElectronicLetters, February 19, 1998, Vol. 34, No. 4, pp.408-409
【非特許文献２】“Why can Smart-Cut change the future of microelectronics?”, A.J. Auberton-Herve et al., International Journal of High-speed Electronics and systems, Vol. 10, No.1, 2000, pp.131-146
【非特許文献３】“High-quality Ge epilayers on Si with low threading-dislocation densities”, Luan et al,. APL 75 No, 19, November 1999, pp. 2909-2911
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、本発明において対象とされる用途に関して、すなわちシリコン及びＩＩＩ−Ｖ族の物質上のミクロ電子的、光電子的及び／又は電力的機能の統合に関して、この構造は、実現しうる最高のものではない。これは構造を転移されたＧａＡｓ／Ｇｅのエピタキシャル成長を用いるためであって、それら上に回路を作成するために局所的にシリコンを暴露する必要が第１にあるため、シリコン支持基板上にＣＭＯＳコンポーネントを製造することは困難である。
【００１２】
この技術を実装する第２の方法によると、表面ＣＭＯＳコンポーネントのためのシリコン活性層及びシリコン層の下の光学的な活性層を有する構造は、従って、これらの欠点を克服するために開発されてきた。
【００１３】
従って、特許文献２及び特許文献３の文書は、［Ｓｉ基板／ＳｉＯ2酸化物／Ｇｅ層／Ｓｉ層］又は他に［Ｓｉ基板／ＳｉＯ2酸化物／Ｓｉ層／Ｇｅ層／ＳｉＯ2酸化物／Ｓｉ層］などの埋め込み活性光学層を含む構造の製造を説明する。
【００１４】
しかしながら、このタイプのそのような構造において、光学的な活性層は、このシリコン層を製造するために用いられる製造方法（エピタキシー又は結合形成）に依存して、より良い又はより悪い品質のシリコン層と常に直接接触している。
【００１５】
さらに、特許文献３の文書は、多層モノリシック電子素子を結合することによって多層構造を形成することを提案する。多層モノリシック電子素子は、他の基板上に、電子的な活性層及び光学的な活性層を含み、電子的及び光学的層は場合によっては支持基板上に転移されたＳＯＩ層となる。
【課題を解決するための手段】
【００１６】
上記の欠点を回避するために、本発明は、均一的にＩＩＩ−Ｖ族の物質とシリコン活性壮途を統合する一方で、生産量を向上させるために、同時に必要とされるステップの数を簡略化する多層構造を製造する解決策を提案する。
【００１７】
この目的のために、本発明は、多層構造を製造するためのプロセスであって、ａ）シリコン基板上で成長層をエピタキシャル成長するステップと、ｂ）成長層において少なくとも１つのパターンを形成するステップと、ｃ）シリコン基板上に酸化層を堆積するステップと、ｄ）シリコン層を酸化層上へ転移するステップと、ｅ）各パターンの上のシリコン層及び酸化層内にキャビティを形成するステップと、ｆ）ＩＩＩ−Ｖ族の物質のキャビティを成長層の各々の暴露されたパターンから成長させるステップとを少なくとも備えるプロセスに関する。
【００１８】
本発明のプロセスは、表面上に直接、ＭＯＳコンポーネントのための活性シリコン層と、電子的、光電子的及び／又は電力コンポーネントのためのＩＩＩ−Ｖ族の物質の島との両方を備える。この構造はさらに、特に本発明のプロセスが全体の製造サイクルを介して転移された単一の層だけを含むという事実によって、従前の技術を用いるよりもより簡単に製造される。
【００１９】
本発明の１つの態様によると、ステップｂ）において、各パターンは、成長層に適合される第１の開口マスクを介して成長層をケミカルエッチングすることによって製造される。パターンの数及び形態は、可変とすることができる。複数のパターンを形成する場合において、これらは、互いに離れて均一に間隔を空けることが好ましい。
【００２０】
本発明の他の態様によると、ステップｅ）において、キャビティはシリコン活性層と酸化層とをシリコン活性層に適合される第２の開口マスクを介してケミカルエッチングすることによって製造され、マスクは成長層の各パターンに関して整列される。
【００２１】
ステップｄ）において、シリコン活性層は、ＳＯＩ構造を結合することによって酸化層上へ転移され、ＳＯＩ構造のベース基板は、結合後に除去される。
【００２２】
好ましくは、シリコン基板は、排他的でないが、配向ミス（misoriented）シリコン基板である。
【００２３】
成長層は、ゲルマニウム層とすることができ、ＩＩＩ−Ｖ族の物質は、少なくともヒ化ガリウム（ＧａＡｓ）、ＡｌＧａＡｓ及びＩｎＧａＡｓから選択された物質とすることができる。
【００２４】
さらに、成長層は、アルミニウム窒化物層（ＡｌＮ）とすることもできる。この場合において、ＩＩＩ−Ｖ族の物質は、少なくともＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ及びＺｎＧａＮから選択された物質とすることができる。
【００２５】
本プロセスは、ステップｂ）の後及びステップｃ）の前に、転位が各パターンの端に対して移動することを可能にするために、及び転位を消滅（annihilation）することを可能にするために、少なくとも１つの熱処理ステップをさらに含むことができる。
【００２６】
本発明は、シリコン基板と、ＩＩＩ−Ｖ族の物質の成長層における少なくとも１つのパターンと、シリコン基板上の酸化層と、シリコン酸化層上のシリコン活性層とを備え、酸化層及びシリコン活性層は、成長層の各パターンの上にキャビティを有し、キャビティはＩＩＩ−Ｖ族の物質で満たされる、多層構造にも関する。
【図面の簡単な説明】
【００２７】
本発明の特徴及び利点は、添付の図面と併せて、限定されない表示の目的で与えられる以下の説明からより明らかになるであろう。
【図１Ａ】本発明の一実装方法にかかる多層構造の製造を示す概略断面図である。
【図１Ｂ】本発明の一実装方法にかかる多層構造の製造を示す概略断面図である。
【図１Ｃ】本発明の一実装方法にかかる多層構造の製造を示す概略断面図である。
【図１Ｄ】本発明の一実装方法にかかる多層構造の製造を示す概略断面図である。
【図１Ｅ】本発明の一実装方法にかかる多層構造の製造を示す概略断面図である。
【図１Ｆ】本発明の一実装方法にかかる多層構造の製造を示す概略断面図である。
【図１Ｇ】本発明の一実装方法にかかる多層構造の製造を示す概略断面図である。
【図１Ｈ】本発明の一実装方法にかかる多層構造の製造を示す概略断面図である。
【図１Ｉ】本発明の一実装方法にかかる多層構造の製造を示す概略断面図である。
【図１Ｊ】本発明の一実装方法にかかる多層構造の製造を示す概略断面図である。
【図１Ｋ】本発明の一実装方法にかかる多層構造の製造を示す概略断面図である。
【図２】図１Ａから図１Ｋにおいて実装されるステップのフローチャートを示す図である。
【発明を実施するための形態】
【００２８】
本発明は、一般的に多層構造の製造に適用し、好ましくはウエハの形成において、シリコン技術に基づくミクロ電子回路上のＩＩＩ−Ｖ族の物質に基づく電子的コンポーネント（例えば、ＦＥＴ、ＭＯＳＦＥＴ又はＨＢＴトランジスタ）、光電子的コンポーネント（例えば、光源／光学検波器）及び／又は電力コンポーネント（例えば、ＨＥＭＴ（高電子移動度トランジスタ；high electron mobility transistor）の容易な統合を可能にする。このタイプの回路は、例えば論理機能及び／又はアナログ機能、メモリ機能などのシリコン技術において通常用いられる全てのコンポーネントを備えることができる。
【００２９】
この目的のために、本発明の多層構造は、活性シリコン表面層及びこのシリコン層から現れるＩＩＩ−Ｖ族の物質の１つ又は複数の島を含む。
【００３０】
本発明の一実施形態にかかる多層構造を製造するための１つのプロセスは、図１Ａから１Ｋ及び図２を参照してここで説明されることになる。
【００３１】
第１のステップは、エピタキシャル成長によって、シリコン基板１（ステップＳ１、図１Ａ）上のゲルマニウム層２を形成することからなる。ゲルマニウム層２は、成長層と対応する、すなわちＩＩＩ−Ｖ族の物質が選択的なエピタキシャル再成長によって次々に形成されることになる核生成成長又はシード層と対応する。エピタキシャル成長は周知の技術であり、結果的に詳しく説明されないであろう。
【００３２】
このように形成されたゲルマニウム層２は、約１００ナノメートルから１０ミクロンの間の厚さを有し、約１×１０6／ｃｍ2から１×１０8／ｃｍ2の間の転位密度を有する。
【００３３】
シリコン基板１は、配向シリコン基板（結晶軸及び（１００）面法線は整列される）又は配向ミスシリコン基板（結晶軸と（１００）面法線との間で「ミスカット（miscut）」又は「オフカット（offcut）」とも呼ばれる角度がある）から形成することができる。好ましくは、基板１は、必要ではないが、エピタキシャル成長層が非常に少ない欠陥で得られることを可能にするような配向ミスシリコン基板である。
【００３４】
第２のステップは、ゲルマニウム層２から１つ又は複数のゲルマニウムパターンを形成することからなる。ここで説明される例において、マスク１０は、例えば、リソグラフィ（ステップＳ２、図１Ｂ）によって、ゲルマニウム層２上に適合され、その後、マスク１０の開口を介して暴露されたゲルマニウム層２のこれらの部分がケミカルエッチングされる（ステップＳ３、図１Ｃ）。エッチングが完了してマスクが除去されると、図１Ｃに示されるように、ゲルマニウムパターン２０はシリコン基板１上に残る。
【００３５】
ここで説明される例において、単一のゲルマニウムパターンのみが形成される。しかしながら、本発明によると、いくつかのパターンを成長層から形成することができる。同様に、各パターンは、特定の形態に限定されない。パターンは、必要に応じて、任意の形態（四角、丸、環状など）とすることができる。１つ又は複数のパターンの形成は、例えば、プラズマエッチング又はイオンエッチングなどの他のエッチング技術を使用してさらに得ることができる。
【００３６】
いくつかのパターンが形成されるとき、これらはシリコン基板１上で離れて均一に間隔を空けることが好ましい。ゲルマニウムパターン２０を有するシリコン基板１は、消滅に続くパターンの端に対して移動する転位によってパターン２０で全ての転位を実質的に除去するための熱循環をさらに経ることができる（ステップＳ４）。そのような熱循環は例えば非特許文献３に説明される。この循環は、８００から１０００℃の温度で、数十分から数時間実行される。いくつかの熱循環が何回か必要となる場合がある。
【００３７】
次に、厚い酸化結合層３は、シリコン基板１及びゲルマニウムパターン２０上に堆積される（ステップＳ５、図１Ｄ）。ゲルマニウム層３がパターン付けされない場合（すなわちパターンが形成されない）、酸化結合層は、例えば数百ナノメートルの厚さを有するＳｉＯ2層である。そうでなければ、ＳｉＯ2層は、形成されたゲルマニウムパターンの高さの約３倍の厚さを有する。酸化結合層３は、例えばＣＭＰ（化学機械研磨；chemical mechanical polishing）によって平坦化される（ステップＳ６）。
【００３８】
その後、ＳＯＩ構造４は、酸化結合層３の表面上に結合される（ステップＳ７、図１Ｅ）。ＳＯＩ構造４は、周知のように、シリコン基板４３と、埋め込み酸化（ＳｉＯ2）層４２と、シリコン活性層４１とを備える。すなわち、高い結晶品質の単結晶シリコン層であって、ＭＯＳ電子的コンポーネントの製造を可能にする。そのようなＳＯＩ（シリコンオンインシュレータ；silicon-on-insulator）構造を、周知の用法において、Smart Cut（登録商標）技術を用いて製造することができる。Smart Cut（登録商標）技術は、基板に弱い領域を形成するために第１の酸化シリコン層にガス種（Ｈ、Ｈｅなど、別々に又は組み合わせて）を注入して、ドナーシリコンウエハを定めるステップと、例えば分子付着（molecular adhesion）によって、第１のシリコン基板を上記で説明されたように準備された支持基板に対応する第２のシリコン基板に結合するステップと、注入するステップによって弱い領域でドナーシリコンウエハを（熱的及び／又は力学的に）分割するステップと、ケミカルエッチング、研磨／平坦化及び／又は熱処理によって終了するステップとを備える。
【００３９】
埋め込み酸化層（埋め込み酸化（ＳｉＯ2）層４２を有するシリコン基板４３と同一）を有するシリコン支持基板と、ドナーシリコンウエハ（シリコン活性層４１に対応する）を転移することによって得られるシリコン膜とを備えるＳＯＩ構造（構造４と同一）は、このようにして得られる。
【００４０】
ＳＯＩ構造４は、例えばプラズマ活性（酸素プラズマ、窒素プラズマなど）を介して結合する分子付着を用いて達成される非常に低温の結合によって酸化結合層３と結合される。約６００℃から１１００℃の間の温度でのアニーリングは、酸化結合層３とＳＯＩ構造４との間の結合中間体を強化し（ステップＳ８）、シリコンの初期の特性を修復するためにも適用することができる。
【００４１】
次に、シリコン基板４３は、ウエハ研削（wafer grinding）、研磨（ＣＭＰ）及びケミカルエッチング（ステップＳ９、図１Ｆ）によって除去される。埋め込み酸化層も、例えばドライケミカルエッチング（例えばプラズマエッチング）又はウェットケミカルエッチングによって除去され（ステップ１０、図１Ｇ）、又は他にはＴＭＡＨ（水酸化テトラメチルアンモニウム；tetramethylammonium hydroxide）を用いて選択的にエッチングすることによって除去される。
【００４２】
図１０Ｇにおいて示されるように、このようにして得られるものは、ゲルマニウムパターン２０を含むシリコン基板型上のＳＯＩの二重層である。
【００４３】
次の２つのステップは、ゲルマニウムパターン２０の上の構造を開放するためのキャビティを形成するステップからなる。ステップＳ３中のように、開口マスク１１は、例えばリソグラフィによって、シリコン活性層４１（ステップＳ１１、図１Ｈ）に適合され、次にマスク１１の開口を介して暴露されたシリコン活性層４１のこれらの部分がケミカルエッチングされる（ステップＳ１２、図１Ｉ）。開口マスク１１は、ゲルマニウムパターン２０の上の層４１を開放するために整列しなければならない。マスク１１は、ステップＳ３において用いられるマスク１０の対応する型に対応する。エッチングが完了してマスクが除去されると、シリコン活性層４１は、図１Ｉに示すように、ゲルマニウムパターン２０の上にあるキャビティを有する。次に、ゲルマニウムパターン２０とキャビティ１２との間にある酸化層３の一部は、キャビティをパターン２０まで拡張するために（ステップＳ１３、図１Ｊ）、ドライエッチング（例えばプラズマエッチング）又はウェットエッチングによって除去される。
【００４４】
ゲルマニウムパターン２０が暴露されると、ヒ化ガリウム（ＧａＡｓ）の選択的なエピタキシャル再成長が実行される（ステップＳ１４、図１Ｋ）。この再成長によって、キャビティ１２が、ここでシリコン活性層４１の表面の高さで出現するヒ化ガリウム（ＧａＡｓ）からなる、ＧａＡｓの島又はパターン５で満たされることを可能にする。
【００４５】
ＧａＡｓは、再成長によるゲルマニウム層又はパターン上に形成することができるＩＩＩ−Ｖ族の物質だけではない。例えば、ＡｌＧａＡｓ又はＩｎＧａＡｓを、ゲルマニウム成長層から形成することもできる。
【００４６】
さらに、成長層の物質は、ゲルマニウムだけに限定されない。成長層は（１１０）又は（１００）シリコン基板上に形成された窒化アルミニウム（ＡｌＮ）とすることもでき、ＧａＮ及び／又はＡｌＧａＮ及び／又はＩｎＧａＮ及び／又はＺｎＧａＮなどのＩＩＩ−Ｖ族の物質を形成することが可能である。
【００４７】
本発明の製造プロセスによって、例えば直径２００ｍｍ又は３００ｍｍのウエハなど、製造されるウエハのサイズに関わらず、ＩＩＩ−Ｖ族の物質及びシリコンが１つ及び同一のメカニカルサポートで均一的に統合されることを可能にする。
【００４８】
多くの利益的な適用は、本発明の多層構造を用いて可能になる。特に、形成されたＩＩＩ−Ｖ族の物質の島を用いて、接続手段として用いることができる光源又は光検波器型の光電子的コンポーネントを製造することができる。その後、そのような構造から製造される電子的チップは、光リンクを介して外部素子と接続することができ、電気的接続及び電気的結合を用いるよりも大きな帯域幅及びデータレートを得ることができる。
【００４９】
他の利益的な適用によると、本発明の構造は、シリコン回路内で、ＭＯＳトランジスタよりも大きな固有の性能のＩＩＩ−Ｖ族の物質に基づくトランジスタのセットを配置するために用いることができる。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図１Ｊ】
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【図１Ｋ】
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【図２】
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