(57)【特許請求の範囲】
【請求項１】
複数のライトコントロール回路と、
前記ライトコントロール回路ごとにグループ化された複数のメモリセルと、
前記ライトコントロール回路が活性化されると、対応するメモリセルにデータを書き込む複数のライトドライバと、
所定のグループに属するメモリセルへのデータの書き込み要求がされた後、所定期間内に、同じグループに属するメモリセルへのデータの書き込み要求がされなかったことに応答して、前記ライトコントロール回路を活性化させるメインコントロール回路とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記メインコントロール回路は、所定のグループに対する第１のデータの書き込み要求がされた後、前記所定期間内に、同じグループに対する第２のデータの書き込み要求がされたことに応答して、前記第１のデータの書き込み要求に対応したデータの書き込み処理を保留することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メインコントロール回路は、前記第２のデータの書き込み要求がされた後、前記所定期間内に、同じグループに対するデータの書き込み要求がされなかったことに応答して、前記ライトコントロール回路を活性化させることにより、前記第１のデータの書き込み要求に対応したデータの書き込み処理を実行することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記メインコントロール回路は、前記第１のデータの書き込み要求に対応したデータの書き込み処理と、前記第２のデータの書き込み要求に対応したデータの書き込み処理とを、同時に行うことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記メインコントロール回路は、前記第１のデータの書き込み要求に対応したデータの書き込み処理と、前記第２のデータの書き込み要求に対応したデータの書き込み処理とを、異なるタイミングで行うことを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記グループ化された複数のメモリセルは、複数ページに属していることを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記所定期間は、前記メモリセルの書き込み所要時間以上であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体記憶装置。
【請求項８】
前記複数のメモリセルは相変化材料を含んでいることを特徴とする請求項１乃至７のいずれか一項に記載の半導体記憶装置。
【請求項９】
前記ライトドライバは、前記メモリセルに対して書き込み電流を供給する回路であり、前記ライトコントロール回路は、前記書き込み電流の電流量及び印加時間を定めるライトパルスを前記ライトドライバ回路に供給することを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記ライトパルスは、前記相変化材料を結晶化させるためのセットパルスと、前記相変化材料をアモルファス化するためのリセットパルスとを含んでいることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
複数のライトコントロール回路と、前記ライトコントロール回路ごとにグループ化された複数のメモリセルと、前記ライトコントロール回路が活性化されると、対応するメモリセルにデータを書き込む複数のライトドライバとを備える半導体記憶装置の制御方法であって、
所定のグループに対する第１のデータの書き込み要求がされた後、所定期間内に、同じグループに対する第２のデータの書き込み要求がされたことに応答して、前記第１のデータの書き込み要求に対応したデータの書き込み処理を保留するステップと、
前記第２のデータの書き込み要求がされた後、前記所定期間内に、同じグループに対するデータの書き込み要求がされなかったことに応答して、前記第１のデータの書き込み要求に対応したデータの書き込み処理を実行するステップとを備えることを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及びその書き込み制御方法に関し、特に、データの書き込み所要時間が比較的長いメモリセルを有する半導体記憶装置及びこのような半導体記憶装置に対する書き込み制御方法に関する。
【背景技術】
【０００２】
パーソナルコンピュータやサーバなどには、階層的に構築された種々の記憶装置が用いられる。下層の記憶装置は安価で且つ大容量であることが求められ、上層の記憶装置には高速アクセスが求められる。最も下層の記憶装置としては、一般的にハードディスクドライブや磁気テープなどの磁気ストレージが用いられる。磁気ストレージは不揮発性であり、しかも、半導体メモリなどに比べて極めて大容量のデータを安価に保存することが可能であるが、アクセススピードが遅く、しかも、多くの場合ランダムアクセス性を有していない。このため、磁気ストレージには、プログラムや長期的に保存すべきデータなどが格納され、必要に応じてより上層の記憶装置に転送される。
【０００３】
メインメモリは、磁気ストレージよりも上層の記憶装置である。一般的に、メインメモリにはＤＲＡＭ（Dynamic Random Access Memory）が用いられる。ＤＲＡＭは、磁気ストレージに比べて高速アクセスが可能であり、しかも、ランダムアクセス性を有している。また、ＳＲＡＭ（Static Random Access Memory）などの高速半導体メモリよりも、ビット単価が安いという特徴を有している。
【０００４】
最も上層の記憶装置は、ＭＰＵ（Micro Processing Unit）に内蔵された内蔵キャッシュメモリである。内蔵キャッシュメモリは、ＭＰＵのコアと内部バスを介して接続されることから、極めて高速なアクセスが可能である。しかしながら、確保できる記録容量は極めて少ない。尚、内蔵キャッシュとメインメモリとの間の階層を構成する記憶装置として、２次キャッシュや３次キャッシュなどが使用されることもある。
【０００５】
ＤＲＡＭがメインメモリとして選択される理由は、アクセス速度とビット単価のバランスが非常に良いからである。しかも、半導体メモリの中では大容量であり、近年においては１ギガビットを超える容量を持つチップも開発されている。しかしながら、ＤＲＡＭは揮発性メモリであり、電源を切ると記憶データが失われてしまうため、プログラムや長期的に保存すべきデータの格納には適していない。また、電源投入中も、データを保持するためには定期的にリフレッシュ動作を行う必要があるため、消費電力の低減に限界があるとともに、コントローラによる複雑な制御が必要であるという課題を抱えている。
【０００６】
大容量の不揮発性半導体メモリとしては、フラッシュメモリが知られている。しかしながら、フラッシュメモリは、データの書き込みやデータの消去に大電流が必要であり、しかも、書き込み時間や消去時間が非常に長いというデメリットを有している。したがって、メインメモリとしてのＤＲＡＭを代替することは不適切である。その他、ＭＲＡＭ（Magnetoresistive Random Access Memory）やＦＲＡＭ（Ferroelectric Random Access Memory）等の不揮発性メモリが提案されているが、ＤＲＡＭと同等の記憶容量を得ることは困難である。
【０００７】
一方、ＤＲＡＭに代わる半導体メモリとして、相変化材料を用いて記録を行うＰＲＡＭ（Phase change Random Access Memory）が提案されている（特許文献１，２参照）。ＰＲＡＭは、記録層に含まれる相変化材料の相状態によってデータを記憶する。つまり、相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、これを利用してデータを記録することができる。
【０００８】
相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このように、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。
【０００９】
相変化材料をアモルファス化（リセット）するためには、書き込み電流の印加によって相変化材料を融点以上の温度に加熱し、その後急速に冷却する必要がある。一方、相変化材料を結晶化（セット）するためには、書き込み電流の印加によって相変化材料を結晶化温度以上、融点未満の温度に加熱し、その後徐々に冷却する必要がある。このため、ＰＲＡＭは、リセット動作に比べてセット動作に必要な時間が長いという特徴を有している。
【特許文献１】特開２００６−２４３５５号公報
【特許文献２】特開２００５−１５８１９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このように、ＰＲＡＭでは、セット動作に必要な時間とリセット動作に必要な時間が大きく異なるため、ＤＲＡＭなど他の汎用メモリとの互換性を確保するためには、セット動作を行うためのセットパルスと、リセット動作を行うためのリセットパルスを用いた制御が行われることが多い。
【００１１】
一方、ＤＲＡＭなど他の汎用メモリのアクセスにおいては、アドレスが２回に分けて入力されることが一般的である。つまり、最初にロウアドレスが入力され、次にカラムアドレスが入力される。ここで、例えばＤＲＡＭにおいては、ロウアドレスを入力した後、異なるカラムアドレスを連続的に入力することによって、連続的なデータの書き込みを行うことができる。このような連続的なデータの書き込みをＰＲＡＭにおいても可能とするためには、セットパルス及びリセットパルス（これらをまとめてライトパルスと呼ぶ）を発生するライトコントロール回路をページごとに設ければよい。ここで言う「ページ」とは、同一のカラムアドレスが割り当てられたメモリセル群を指す。
【００１２】
しかしながら、ページごとにライトコントロール回路を設けると、必然的に回路規模が増大してしまう。特にＤＲＡＭのようにページ長が長い半導体記憶装置の場合は、回路規模の増大によりチップ面積が大幅に増大する。但し、このような問題は、ＰＲＡＭのみならず、データの書き込み時間が比較的長いメモリセルを有する半導体記憶装置において共通に生じる問題である。
【００１３】
したがって、本発明の目的は、データの書き込み所要時間が比較的長いメモリセルを有する半導体記憶装置を改良することである。
【００１４】
また、本発明の他の目的は、データの書き込み所要時間が比較的長いメモリセルを有する半導体記憶装置の回路規模を縮小することである。
【００１５】
また、本発明のさらに他の目的は、ＤＲＡＭなど他の汎用メモリとの互換性を確保しつつ、ライトコントロール回路の数が削減されたＰＲＡＭを提供することである。
【課題を解決するための手段】
【００１６】
本発明による半導体記憶装置は、複数のライトコントロール回路と、ライトコントロール回路ごとにグループ化された複数のメモリセルと、ライトコントロール回路が活性化されると、対応するメモリセルにデータを書き込む複数のライトドライバと、所定のグループに属するメモリセルへのデータの書き込み要求がされた後、所定期間内に、同じグループに属するメモリセルへのデータの書き込み要求がされなかったことに応答して、ライトコントロール回路を活性化させるメインコントロール回路とを備えることを特徴とする。
【００１７】
メインコントロール回路は、所定のグループに対する第１のデータの書き込み要求がされた後、所定期間内に、同じグループに対する第２のデータの書き込み要求がされたことに応答して、第１のデータの書き込み要求に対応したデータの書き込み処理を保留することが好ましい。この場合、メインコントロール回路は、第２のデータの書き込み要求がされた後、所定期間内に、同じグループに対するデータの書き込み要求がされなかったことに応答して、ライトコントロール回路を活性化させることにより、第１のデータの書き込み要求に対応したデータの書き込み処理を実行することが好ましい。
【００１８】
本発明による半導体記憶装置の制御方法は、複数のライトコントロール回路と、ライトコントロール回路ごとにグループ化された複数のメモリセルと、ライトコントロール回路が活性化されると、対応するメモリセルにデータを書き込む複数のライトドライバとを備える半導体記憶装置の制御方法であって、所定のグループに対する第１のデータの書き込み要求がされた後、所定期間内に、同じグループに対する第２のデータの書き込み要求がされたことに応答して、第１のデータの書き込み要求に対応したデータの書き込み処理を保留するステップと、第２のデータの書き込み要求がされた後、所定期間内に、同じグループに対するデータの書き込み要求がされなかったことに応答して、第１のデータの書き込み要求に対応したデータの書き込み処理を実行するステップとを備えることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、データの書き込みが要求された場合、ライトコントロール回路をすぐに活性化させるのではなく、所定期間経過してからライトコントロール回路を活性化させていることから、グループ化された複数のメモリセルに対してライトコントロール回路を一つずつ割り当てているにも関わらず、ページごとにライトコントロール回路を割り当てた場合と同様の書き込み動作を行うことが可能となる。
【００２０】
したがって、データの書き込み所要時間が比較的長いメモリセルを有する半導体記憶装置の回路規模を縮小することが可能となる。
【発明を実施するための最良の形態】
【００２１】
本発明の好ましい実施の形態について詳細に説明する前に、本発明の概要について説明する。
【００２２】
図１は、本発明による半導体記憶装置の概要を説明するための回路図である。
【００２３】
図１に示す半導体記憶装置は、複数のメモリセルアレイ１０と、一つのメモリセルアレイ１０ごとに設けられたライトドライバ回路２０と、複数のライトドライバ回路２０に対して一つずつ割り当てられたライトコントロール回路３０とを有している。各メモリセルアレイ１０は、同一のカラムアドレスが割り当てられたメモリセル群である。ライトドライバ回路２０は、選択されたメモリセルアレイ１０に対して１対１で配置されており、ライトフラグＷＦ０〜ＷＦｎは同一カラムアドレスの割り当てられたライドドライバ回路２０で共用する。さらにライトパルスＷＰは、所定数のライトドライバ回路２０で共用する。メモリセルアレイ１０内におけるメモリセルＭＣの選択は、ロウアドレスに基づくワード線選択回路２の制御によって行われる。
【００２４】
同じライトコントロール回路３０が割り当てられたメモリセルアレイ１０は、１つのグループＧを構成する。図１において符号５０は、１つのページを指す。したがって、複数ページに対してライトコントロール回路３０が１つ割り当てられていることになる。
【００２５】
ライトコントロール回路３０は、対応する複数のライトドライバ回路２０に対してライトパルスＷＰを共通に供給する一方、ライトフラグＷＦ０〜ＷＦｎをそれぞれ個別に供給する。ライトパルスＷＰは、メモリセルＭＣへのデータ書き込みに必要な所定の波形を有しており、書き込むべき論理値ごとに異なる波形を有する複数の信号によって構成されていても構わない。メモリセルＭＣへのデータ書き込みを書き込み電流によって行う場合、ライトパルスＷＰは書き込み電流の電流量及び印加時間を定める信号となる。もしくは、ライトパルスＷＰは印加時間のみを定める信号とし、電流の制御はライトドライバ回路２０側で行っても構わない。
【００２６】
また、ライトフラグＷＦ０〜ＷＦｎは、対応するライトドライバ回路２０を活性化させるための信号である。活性レベルとなるライトフラグＷＦ０〜ＷＦｎは一つに限らず、複数のライトフラグＷＦ０〜ＷＦｎが同時に活性レベルとされることもある。
【００２７】
ライトコントロール回路３０の動作は、メインコントロール回路４によって制御される。メインコントロール回路４は、データの書き込みが要求された場合、対応するライトコントロール回路３０にすぐにライトパルスＷＰを発生させるのではなく、所定期間経過してからライトパルスＷＰを発生するようコントロールする。より具体的には、所定のグループＧに対するデータの書き込みが要求された後、所定期間内に、同じグループＧに対するデータの書き込みが要求されなかったことを確認してから、当該ライトコントロール回路３０にライトパルスＷＰを発生させる。
【００２８】
また、メインコントロール回路４は、所定のグループＧに対するデータの書き込みが要求された後、所定期間内に、同じグループＧに対するデータの書き込みが要求された場合、データの書き込み処理を保留する。保留されたデータの書き込み処理は、所定期間内に、当該グループＧに対するデータの書き込みが要求されなかったことを確認した後に実行される。
【００２９】
図２は、図１に示す半導体記憶装置の動作を説明するためのタイミング図であり、（ａ）は所定期間に同一グループＧに対する連続したデータの書き込み要求が発生しなかったケースを示し、（ｂ）は所定期間に同一グループＧに対する連続したデータの書き込み要求が発生したケースを示している。
【００３０】
図２（ａ）に示すように、同一グループＧに対する連続したデータの書き込み要求が発生しない場合は、書き込み要求（ライトコマンドの発行）が行われた後、所定期間Ｔ１が経過するまで書き込み処理が保留され、所定期間Ｔ１が経過した後、ライトパルスＷＰが活性化する。また、対応するライトフラグ（本例ではライトフラグＷＦ０）は、ライトコマンドに応答して直ちに活性化する。これにより、ライトコマンドの発行後、期間Ｔ１が経過した時点でデータの書き込みが実行される。
【００３１】
メモリセルＭＣに対するデータの書き込みには、所定期間Ｔ２が必要である。つまり、一旦ライトパルスＷＰを活性化させると、所定期間Ｔ２が経過するまでは、同一グループＧに対する新たなデータ書き込みを開始することはできない。この点を考慮して、本発明では、ライトコマンドの発行後、所定期間Ｔ１が経過するのを待ってからライトパルスＷＰを活性化させている。このため、Ｔ１≧Ｔ２に設定することにより、ライトパルスＷＰの活性化中に、同一グループＧに対する新たなデータ書き込みを開始が要求されることがなくなる。
【００３２】
一方、図２（ｂ）に示すように、同一グループＧに対する連続したデータの書き込み要求が発生した場合は、最後の書き込み要求から所定期間Ｔ１が経過するまで書き込み処理が保留される。図２（ｂ）に示す例では、１回目のライトコマンド発行から期間Ｔ１が経過する前に２回目のライトコマンドが発行されたため、１回目のライトコマンドに対応したライトパルスＷＰの活性化は保留される。そして、２回目のライトコマンド発行から所定期間Ｔ１が経過した後、ライトパルスＷＰが活性化する。このとき、２回の書き込み要求にそれぞれ対応するライトフラグ（本例ではライトフラグＷＦ０，ＷＦ１）が活性化していることから、２つのライトドライバ回路２０が同時に活性化し、２つのメモリセルアレイ１０に対するデータの書き込みが同時に実行される。
【００３３】
このような処理を行っているのは、メモリセルＭＣに対する書き込み所要時間Ｔ２が比較的長い一方で、複数のライトドライバ回路２０に対して一つのライトコントロール回路３０を共用しているためである。つまり、ライトコマンドの発行に応答して直ちに書き込み処理を行うと、書き込み所要時間Ｔ２が経過するまでの間、同じグループＧへの書き込み要求を受け付けられなくなる。
【００３４】
本発明においては、このような問題を回避すべく、ライトコマンドが発行されても直ちにライトパルスＷＰを活性化させず、所定期間Ｔ１に亘り同一のグループＧへの書き込み要求がなかったことを確認してから、ライトパルスＷＰを活性化させている。このため、複数のライトドライバ回路２０に対して一つのライトコントロール回路３０を共用しているにもかかわらず、同一グループＧに対する連続したデータの書き込み要求を受け付けることが可能となる。
【００３５】
メモリセルＭＣに対する書き込み所要時間Ｔ２が比較的長い半導体記憶装置としては、ＰＲＡＭが挙げられる。ＰＲＡＭのメモリセルは、相変化材料を用いた不揮発性記憶素子を含んでおり、相変化材料の結晶相における電気抵抗と、アモルファス相における電気抵抗との差を利用して不揮発性記憶を行うことができる。
【００３６】
図３は、本発明による半導体記憶装置がＰＲＡＭである場合におけるメモリセルＭＣの回路図である。
【００３７】
図３に示すように、本発明による半導体記憶装置がＰＲＡＭである場合、メモリセルＭＣは相変化材料からなる不揮発性記憶素子ＰＣと選択トランジスタＴｒによって構成され、これらがビット線ＢＬとソース電位ＶＳＳとの間に直列接続されることになる。
【００３８】
不揮発性記憶素子ＰＣを構成する相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素が挙げられる。
【００３９】
カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。
【００４０】
選択トランジスタＴｒは、ＮチャンネルＭＯＳトランジスタによって構成され、そのゲート電極は対応するワード線ＷＬに接続されている。これにより、ワード線ＷＬが活性化すると、ビット線ＢＬとソース電位ＶＳＳとの間に不揮発性記憶素子ＰＣが接続された状態となる。
【００４１】
既に説明したとおり、相変化材料をアモルファス化（リセット）するためには、書き込み電流の印加によって相変化材料を融点Ｔｍ以上の温度に加熱し、その後急速に冷却する必要がある。一方、相変化材料を結晶化（セット）するためには、書き込み電流の印加によって相変化材料を結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に加熱し、この状態を所定期間維持する必要がある。図４は、これを説明するためのグラフである。曲線ａは、不揮発性記憶素子ＰＣを構成する相変化材料をアモルファス化（リセット）する場合の加熱方法を示しており、曲線ｂは、不揮発性記憶素子ＰＣを構成する相変化材料を結晶化（セット）する場合の加熱方法を示している。
【００４２】
図４に示すように、ＰＲＡＭでは、リセット動作に比べてセット動作に必要な時間（図２に示すＴ２）が長い。したがって、例えばクロックに同期した動作を行う場合、クロックの周期がＴ２未満であると、１サイクルごとに書き込み処理を完了させることはできなくなる。しかしながら、本発明では、タイミング図である図２に示したとおり、ライトコマンドが発行されても直ちにライトパルスＷＰを活性化させず、所定期間Ｔ１に亘り同一のグループＧへの書き込み要求がなかったことを確認してから、ライトパルスＷＰを活性化させている。このため、同一グループＧに対する連続したデータの書き込み要求が発生した場合であっても、シンクロナス型のＤＲＡＭと同様、クロック信号ＣＬＫに同期した連続的なライト動作を行うことが可能となる。
【００４３】
以下、本発明のより具体的な実施形態について説明する。
【００４４】
図５は、本発明の好ましい実施形態による半導体記憶装置の回路図である。
【００４５】
図５に示すように、本実施形態による半導体記憶装置は、グループ化された複数のメモリセルアレイ１００と、一つのメモリセルアレイ１００に対して複数個設けられたライトドライバ回路２００（図５では「ＷＤ」と表記）と、グループＧごとに設けられたライトコントロール回路３００と、ライトコントロール回路３００の動作を制御するメインコントロール回路４００とを有している。
【００４６】
図１に示した半導体記憶装置と同様、各メモリセルアレイ１００は、同一のカラムアドレスが割り当てられたメモリセル群である。つまり、１ページ分のメモリセルによって構成されている。本実施形態では、４ページ分のメモリセルアレイ１００が１つのグループＧを構成している。各メモリセルアレイ１００には、図３に示した不揮発性記憶素子ＰＣがマトリクス状に配列されている。
【００４７】
また、本実施形態による半導体記憶装置は、外部クロックＣＬＫが供給されるクロックバッファ１１０と、アドレス信号ＡＤＤが供給されるアドレスバッファ１２０と、コマンドＣＭＤが供給されるコマンドデコーダ１３０とを備えている。クロックバッファ１１０を通過した内部クロックＩＣＬＫは各部に供給され、タイミング信号として用いられる。また、コマンドデコーダ１３０は、コマンドＣＭＤの組み合わせに応じて各種内部コマンド（アクティブコマンドＡＣＴ，ライトコマンドＷＲＴ，リードコマンドＲＤなど）を生成する。生成された内部コマンドのうち、少なくともアクティブコマンドＡＣＴ、ライトコマンドＷＲＴ、リセットコマンドＡＣＴＰについては、メインコントロール回路４００に供給される。
【００４８】
また、アドレスバッファ１２０には、ロウアドレス及びカラムアドレスの順にアドレス信号ＡＤＤが供給される。アドレスバッファ１２０によりバッファリングされたロウアドレスＲＡはロウプリデコーダ１２１に供給され、アドレスバッファ１２０によりバッファリングされたカラムアドレスＣＡはカラムプリデコーダ１２２及びメインコントロール回路４００に供給される。
【００４９】
ロウプリデコーダ１２１によってプリデコードされたロウアドレスＲＡは、ワード線選択回路１４０に供給される。これに基づいて、ワード線選択回路１４０はメモリセルアレイ１００に敷設されたいずれかのワード線（図５に表記せず）を活性化させる。一方、カラムプリデコーダ１２２によってプリデコードされたカラムアドレスＣＡは、ライトコントロール回路３００に供給される。
【００５０】
図６は、メインコントロール回路４００の構成を示すブロック図である。
【００５１】
図６に示すように、メインコントロール回路４００は、コマンドカウンタ４１０、ベースクロック生成回路４２０、アドレス比較回路４３０〜４３３、コマンドカウンタ４４０〜４４３、パルス生成回路４５０〜４５３によって構成されている。以下、メインコントロール回路４００を構成する各回路について詳細に説明する。
【００５２】
図７は、メインコントロール回路４００に含まれるコマンドカウンタ４１０の回路図である。
【００５３】
コマンドカウンタ４１０は、内部クロックＩＣＬＫ、アクティブコマンドＡＣＴ、ライトコマンドＷＲＴ及びリセットコマンドＡＣＴＰを受けて、２ビットのカウント信号ＷＣ０，ＷＣ１を生成する回路である。
【００５４】
図７に示すように、コマンドカウンタ４１０は、第１及び第２のラッチ回路部４１１，４１２を有し、これらが従属接続されている。第１のラッチ回路部４１１は、アクティブコマンドＡＣＴ及びライトコマンドＷＲＴが活性化する（ハイレベルとなる）と、内部クロックＩＣＬＫに同期して、その出力であるカウント信号ＷＣ０を反転させる。初期状態においてはリセットコマンドＡＣＴＰの活性化によって、カウント信号ＷＣ０はローレベルである。
【００５５】
同様に、第２のラッチ回路部４１２は、アクティブコマンドＡＣＴ及びカウント信号ＷＣ０が活性化する（ハイレベルとなる）と、内部クロックＩＣＬＫに同期して、その出力であるカウント信号ＷＣ１を反転させる。初期状態においてはリセットコマンドＡＣＴＰの活性化によって、カウント信号ＷＣ１もローレベルである。
【００５６】
かかる構成により、コマンドカウンタ４１０はライトコマンドＷＲＴが活性化するたびにカウントアップを進め、カウント値（ＷＣ１，ＷＣ０）を「００」，「０１」，「１０」，「１１」と変化させる。カウント信号ＷＣ０，ＷＣ１は、ベースクロック生成回路４２０に供給される。
【００５７】
図８は、ベースクロック生成回路４２０の回路図である。
【００５８】
図８に示すように、ベースクロック生成回路４２０は、内部クロックＩＣＬＫに同期してカウント信号ＷＣ０，ＷＣ１をデコードする回路である。具体的には、カウント値「００」，「０１」，「１０」，「１１」に対応して、それぞれライトサイクル信号ＷＣＹＣ０，ＷＣＹＣ１，ＷＣＹＣ２，ＷＣＹＣ３が活性化する。生成されたライトサイクル信号ＷＣＹＣ０〜ＷＣＹＣ３は、それぞれ対応するアドレス比較回路４３０〜４３３に供給されるとともに、図５に示す複数のライトコントロール回路３００に対して共通に供給される。
【００５９】
図９は、アドレス比較回路４３０の回路図である。
【００６０】
図９に示すように、アドレス比較回路４３０は、カラムアドレスＣＡのビット数と同数のビットラッチ回路４３０ａ及びビット比較回路４３０ｂによって構成されている。ビットラッチ回路４３０ａは、ライトサイクル信号ＷＣＹＣ０が活性化する（ハイレベルになる）とカラムアドレスＣＡの対応するビットをラッチする。ビット比較回路４３０ｂは、カラムアドレスＣＡの対応するビットと、ビットラッチ回路４３０ａにラッチされたビットとを比較する回路であり、これらの論理値が一致するとその出力をハイレベルとする。
【００６１】
複数のビット比較回路４３０ｂの出力は、ＡＮＤゲート４３０ｃに入力される。このため、複数のビットラッチ回路４３０ａにラッチされたカラムアドレスＣＡと、現在のカラムアドレスＣＡとが一致すると、ヒット信号ＨＩＴ０がハイレベルに活性化する。
【００６２】
他のアドレス比較回路４３１〜４３３は、ライトサイクル信号ＷＣＹＣ０の代わりにそれぞれライトサイクル信号ＷＣＹＣ１〜ＷＣＹＣ３が用いられる他は、図９に示したアドレス比較回路４３０と同じ回路構成を有している。これにより、アドレス比較回路４３１〜４３３は、それぞれヒット信号ＨＩＴ１〜ＨＩＴ３を生成する。このようにして生成されるヒット信号ＨＩＴ０〜ＨＩＴ３は、それぞれコマンドカウンタ４４０〜４４３に供給される。
【００６３】
図１０は、コマンドカウンタ４４０の回路図である。
【００６４】
図１０に示すように、コマンドカウンタ４４０は、内部クロックＩＣＬＫ及びヒット信号ＨＩＴ０を受けて、３ビットのカウント信号Ｃ００〜Ｃ０２を生成する回路である。
【００６５】
図１０に示すように、コマンドカウンタ４４０は、第１〜第３のシフトレジスタ４４０ａ〜４４０ｃを有し、これらが従属接続されている。第１のシフトレジスタ４４０ａは、内部クロックＩＣＬＫに同期してヒット信号ＨＩＴ０をラッチする回路であり、ラッチされた信号は、内部クロックＩＣＬＫに同期して第２及び第３のシフトレジスタ４４０ｂ，４４０ｃにシフトされる。かかる構成により、ヒット信号ＨＩＴ０の発生履歴を３クロック分保持することが可能となる。初期状態においてはリセットコマンドＣＰＣの活性化によって、カウント信号Ｃ００〜Ｃ０２は全てローレベルにリセットされる。
【００６６】
他のコマンドカウンタ４４１〜４４３は、ヒット信号ＨＩＴ０の代わりにそれぞれヒット信号ＨＩＴ１〜ＨＩＴ３を用い、カウント信号Ｃ１０〜Ｃ１２，Ｃ２０〜２３，Ｃ３０〜３３を生成する他は、図１０に示したコマンドカウンタ４４０と同じ回路構成を有している。これにより、コマンドカウンタ４４１〜４４３は、それぞれヒット信号ＨＩＴ１〜ＨＩＴ３の発生履歴を３クロック分保持する。このようにして生成されるカウント信号Ｃ００〜Ｃ０２，Ｃ１０〜Ｃ１２，Ｃ２０〜２３，Ｃ３０〜３３は、それぞれパルス生成回路４５０〜４５３に供給される。
【００６７】
図１１は、パルス生成回路４５０の回路図である。
【００６８】
図１１に示すように、パルス生成回路４５０は、カウント信号Ｃ００〜Ｃ０２を受けてスタートパルスＷＳＴＲＴ０を活性化させるスタートパルス発生部４５０ａと、スタートパルスＷＳＴＲＴ０が活性化したことに応答して、リセットパルスＷＲＳＴ０を第１の期間活性化させるリセットパルス発生部４５０ｂと、スタートパルスＷＳＴＲＴ０が活性化したことに応答して、セットパルスＷＳＥＴ０を第２の期間活性化させるセットパルス発生部４５０ｃとを備える。
【００６９】
スタートパルス発生部４５０ａはＮＯＲゲートによって構成されており、カウント信号Ｃ００，Ｃ０１がローレベル、カウント信号Ｃ０２がハイレベルとなる条件が揃った場合、スタートパルスＷＳＴＲＴ０を１クロック分だけ活性化させる。つまり、カウント値Ｃ２１０（＝Ｃ０２，Ｃ０１，Ｃ００）が「１００」となる条件が満たされた場合に、スタートパルスＷＳＴＲＴ０を１活性化させる。
【００７０】
また、リセットパルス発生部４５０ｂは、図３に示した不揮発性記憶素子ＰＣをアモルファス状態に変化させるのに必要な電流印加期間（＝第１の期間）だけ、リセットパルスＷＲＳＴ０を活性化させる回路であり、本実施形態では第１の期間が１クロックに設定される。一方、セットパルス発生部４５０ｃは、図３に示した不揮発性記憶素子ＰＣを結晶状態に変化させるのに必要な電流印加期間（＝第２の期間）だけ、セットパルスＷＳＥＴ０を活性化させる回路であり、本実施形態では第２の期間が３クロックに設定される。
【００７１】
第１の期間（１クロック）よりも第２の期間（３クロック）の方が長いのは、既に説明したとおり、不揮発性記憶素子ＰＣを結晶状態に変化させるためには、相変化材料を結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に加熱し、この状態を所定期間維持する必要があるからである。
【００７２】
他のパルス生成回路４５１〜４５３は、カウント信号Ｃ００〜Ｃ０２の代わりにそれぞれカウント信号Ｃ１０〜Ｃ１２，Ｃ２０〜２３，Ｃ３０〜３３を用い、それぞれ対応するスタートパルスＷＳＴＲＴ１〜３、リセットパルスＷＲＳＴ１〜３、セットパルスＷＳＥＴ１〜３を生成する他は、図１１に示したパルス生成回路４５０と同じ回路構成を有している。このようにして生成されるスタートパルスＷＳＴＲＴ０〜３、リセットパルスＷＲＳＴ０〜３、セットパルスＷＳＥＴ０〜３は、図５に示すように、複数のライトコントロール回路３００に対して共通に供給される。
【００７３】
以上がメインコントロール回路４００の具体的な回路構成である。次に、ライトコントロール回路３００の回路構成について説明する。
【００７４】
図１２は、ライトコントロール回路３００の回路図である。
【００７５】
図１２に示すように、ライトコントロール回路３００は４つのラッチ回路３１０を有しており、これら４つのラッチ回路３１０〜３１３には選択信号３０１が共通に供給されている。選択信号３０１は、カラムアドレスの上位ビットをプリデコードすることにより生成されたプリデコード信号ＹＡＥのデコード結果である。このため、活性化する選択信号３０１はライトコントロール回路３００ごとに異なる。したがって、所定のカラムアドレスＣＡに基づき活性化されるライトコントロール回路３００はいずれか一つとなる。
【００７６】
これら４つのラッチ回路３１０〜３１３には、それぞれライトサイクル信号ＷＣＹＣ０〜３が供給されている。ライトサイクル信号ＷＣＹＣ０〜３はいずれか一つがハイレベルとなる信号であることから、所定のカラムアドレスＣＡに基づきライトコントロール回路３００が活性化されると、ラッチ回路３１０〜３１３の出力３１０ａ〜３１３ａは、いずれか一つがハイレベルとなる。
【００７７】
出力３１０ａ〜３１３ａは、対応するスタートパルスＷＳＴＲＴ０〜３、リセットパルスＷＲＳＴ０〜３、セットパルスＷＳＥＴ０〜３の受け付けを許可するための信号である。例えば、スタートパルスＷＳＴＲＴ０、リセットパルスＷＲＳＴ０、セットパルスＷＳＥＴ０は、出力３１０ａがハイレベルとなっているライトコントロール回路３００においてのみ有効となる。
【００７８】
スタートパルスＷＳＴＲＴ０〜３のいずれかが受け付けられると（つまり、スタートパルスＷＳＴＲＴ０〜３のいずれかハイレベルとなり、且つ、対応する出力３１０ａ〜３１３ａがハイレベルとなると）、フリップフロップ３２０がセットされ、その出力３２０ａがハイレベルとなる。これにより、受け付けられたセットパルスＷＳＥＴ０〜３と同じ波形を有するセットパルスＳＥＴが生成され、受け付けられたリセットパルスＷＲＳＴ０〜３と同じ波形を有するリセットパルスＲＥＳＥＴが生成される。フリップフロップ３２０は、受け付けられたセットパルスＷＳＥＴ０〜３がローレベルに戻るとリセットされる。
【００７９】
また、ライトコントロール回路３００は、プリデコード信号ＹＡＥ，ＹＤ０〜ＹＤ３をデコードするデコーダ３３０が設けられている。プリデコード信号ＹＤ０〜ＹＤ３はカラムアドレスＣＡの下位２ビットをデコードした信号であり、したがって、いずれか一つが活性化する。このため、プリデコード信号ＹＡＥに基づき所定のライトコントロール回路３００が活性化されると、プリデコード信号ＹＤ０〜ＹＤ３に基づいてカラムスイッチ信号ＹＳ０〜ＹＳ３のいずれか一つが活性化することになる。
【００８０】
カラムスイッチ信号ＹＳ０〜ＹＳ３は、それぞれフラグ生成回路３４０〜３４３に供給される。フラグ生成回路３４０〜３４３は、ライトコマンドＷＲＴ及び対応するカラムスイッチ信号ＹＳ０〜ＹＳ３が活性化するとセットされ、対応するライトフラグＷＦ０〜ＷＦ３を活性化させる。活性化されたライトフラグＷＦ０〜ＷＦ３は、セットパルスＳＥＴが非活性化するまで活性状態が維持される。ライトフラグＷＦ０〜ＷＦ３は複数本活性しうるが、セットパルスＳＥＴが非活性化すると、全てのライトフラグＷＦ０〜ＷＦ３が非活性化される。
【００８１】
以上がライトコントロール回路３００の具体的な回路構成である。ライトコントロール回路３００により生成されるセットパルスＳＥＴ、リセットパルスＲＥＳＥＴ、カラムスイッチ信号ＹＳ０〜ＹＳ３、ライトフラグＷＦ０〜ＷＦ３は、図５に示したライトドライバ回路２００に供給される。次に、ライトドライバ回路２００の回路構成について説明する。
【００８２】
図１３は、ライトドライバ回路２００及びその周辺の回路図である。
【００８３】
図１３に示すライトドライバ回路２００は、カラムスイッチ信号ＹＳ０及びライトフラグＷＦ０に対応するライトドライバ回路２００である。図１３に示すように、ライトドライバ回路２００は、書き込むべきデータを一時的に保持するライトデータラッチ２１０を有している。ライトデータラッチ２１０は、スイッチ２２０を介して相補のライト線Ｗｌｉｎｅに接続されている。スイッチ２２０は、対応するカラムスイッチ信号ＹＳ０及びライトフラグＷＦ０がいずれもハイレベルに活性化した場合に導通状態となる。
【００８４】
ライトデータラッチ２１０に保持されたライトデータが「０」である場合は、リセットパルスＲＥＳＥＴに同期してリセット用トランジスタ２３１が導通状態となる。一方、ライトデータラッチ２１０に保持されたライトデータが「１」である場合は、セットパルスＳＥＴに同期してセット用トランジスタ２３２が導通状態となる。リセット用トランジスタ２３１のソースはリセット電位配線ＶＰＰに接続されており、セット用トランジスタ２３２のソースはセット電位配線ＶＣＬに接続されている。このため、リセットパルスＲＥＳＥＴが活性化すると、グローバルビット線ＧＢＬにはリセット電位ＶＰＰが供給され、セットパルスＳＥＴが活性化すると、グローバルビット線ＧＢＬにはセット電位ＶＣＬが供給されることになる。
【００８５】
グローバルビット線ＧＢＬは、ビット線スイッチＳＷを介して複数のビット線ＢＬ（例えば１６本のビット線）に接続されている。ビット線スイッチＳＷには、ロウアドレスＲＡに基づき生成された選択信号ＳＥＬが供給されており、いずれか一つのビット線スイッチＳＷのみがオンする。これにより、グローバルビット線ＧＢＬは、いずれか一つのビット線ＢＬにのみ接続される。
【００８６】
このため、グローバルビット線ＧＢＬにリセット電位ＶＰＰが供給されると、選択されたビット線ＢＬを介して所定のメモリセルＭＣにリセット電流が流れる。これにより、メモリセルＭＣに含まれる相変化材料には、図４の曲線ａに示す温度変化が生じ、相変化材料がアモルファス化する。一方、グローバルビット線ＧＢＬにセット電位ＶＣＬが供給されると、選択されたビット線ＢＬを介して所定のメモリセルＭＣにセット電流が流れる。これにより、メモリセルＭＣに含まれる相変化材料には、図４の曲線ｂに示す温度変化が生じ、相変化材料が結晶化する。これにより、所望のメモリセルに対するデータの書き込みが行われる。
【００８７】
データの読み出しを行う場合には、いずれか一つのビット線スイッチＳＷをオンさせることにより、所定のビット線ＢＬをグローバルビット線ＧＢＬに接続する。この状態で、図示しないバイアス回路を用いてリード線Ｒｌｉｎｅにリード電流を流すと、選択されたメモリセルＭＣが保持する論理レベルによって（相変化材料がアモルファス状態であるか結晶状態であるかによって）、一方のリード線Ｒｌｉｎｅの電位が決まる。これをダミービット線ＢＬｒｅｆに繋がる他方のリード線Ｒｌｉｎｅの電位と比較することにより、データが読み出される。
【００８８】
以上が本実施形態による半導体記憶装置の構造である。次に、本実施形態による半導体記憶装置の動作について説明する。
【００８９】
図１４は、４サイクル以内に同一グループＧに対する連続したデータの書き込み要求が発生しなかった場合における動作を説明するためのタイミング図である。図１４には、データの書き込みに必要な時間（＝Ｔ２）が３サイクルであり、書き込み処理を保留する期間（＝Ｔ１）が４サイクルである場合を示している。
【００９０】
図１４に示すように、アクティブコマンドＡＣＴとともにロウアドレスＲＡが入力された後、ライトコマンドＷＲＴとともにカラムアドレスＣＡ（＝ｃ００）が入力されると、ライトコントロール回路３００は、プリデコード信号ＹＡＥ，ＹＤ０〜ＹＤ３に基づき、対応するカラムスイッチ信号（図１４ではＹＳ０）を活性化させる。これに応答してライトフラグＷＦ０が活性化することから、ライトドライバ回路２００内のデータラッチ２１０には、ライトデータがラッチされる。
【００９１】
一方、メインコントロール回路４００内においては、ライトサイクル信号ＷＣＹＣ０〜３のいずれか（例えばライトサイクル信号ＷＣＹＣ０）が活性化しており、このため、アドレス比較回路４３０〜４３３のいずれか（例えばアドレス比較回路４３０）にカラムアドレスＣＡが取り込まれる。カラムアドレスＣＡが取り込まれた直後においては、ビット比較回路４３０ｂの出力は全てハイレベルとなることから、ヒット信号ＨＩＴ０が活性化する。ヒット信号ＨＩＴ０は、コマンドカウンタ４４０に含まれる第１〜第３のシフトレジスタ４４０ａ〜４４０ｃへとシフトする。具体的には、１サイクル経過時点で第１のシフトレジスタ４４０ａの内部ノードＡ０が活性化するため、以後、１サイクル経過するごとに、カウント信号Ｃ００，Ｃ０１，Ｃ０２が順次活性化する。つまり、４サイクル後にはカウント信号Ｃ０２が活性化することになる。
【００９２】
しかしながら、本例では、４サイクル以内に同一グループＧに対する連続したデータの書き込み要求が発生していないことから、カウント信号Ｃ０２が活性化した時点では、カウント信号Ｃ００，Ｃ０１は必ず非活性状態となる。つまり、カウント値Ｃ２１０（＝Ｃ０２，Ｃ０１，Ｃ００）が「１００」となる条件が満たされる。これに応答して、パルス生成回路４５０は、スタートパルスＷＳＴＲＴ０、リセットパルスＷＲＳＴ０、セットパルスＷＳＥＴ０を活性化させる。
【００９３】
その結果、同一グループＧに属するライトドライバ回路２００のうち、カラムスイッチ信号ＹＳ０及びライトフラグＷＦ０に対応するライトドライバ回路２００が活性化し、データラッチ２１０にラッチされたライトデータの論理値に応じたデータの書き込みが実行される。
【００９４】
図１４に示すように、リセットパルスＲＥＳＥＴの活性化期間は１クロックであるのに対し、セットパルスＳＥＴは３クロックに亘って活性化する。そして、セットパルスＳＥＴが非活性化するとライトフラグＷＦ０がローレベルに戻り、一連の書き込み動作が完了する。
【００９５】
このため、図１５に示すように、４サイクル以内に同一グループＧに対する連続したデータの書き込み要求が発生しなければ、３サイクル遅れて順次書き込み動作が行われることになる。図１５に示す例では、ｃ００，ｃ０４，ｃ０８，ｃ０ｃの順にカラムアドレスＣＡが連続的に入力されたケースを示している。これらカラムアドレスｃ００，ｃ０４，ｃ０８，ｃ０ｃは、互いに異なるグループＧに属するアドレスである。
【００９６】
図１６は、４サイクル以内に同一グループＧに対する連続したデータの書き込み要求が発生した場合における動作を説明するためのタイミング図である。
【００９７】
図１６に示す例では、アクティブコマンドＡＣＴとともにロウアドレスＲＡが入力された後、ライトコマンドＷＲＴとともにカラムアドレスＣＡ（＝ｃ００）が入力された後、次のクロックでカラムアドレスＣＡ（＝ｃ０４）が入力され、さらに次のクロックでカラムアドレスＣＡ（＝ｃ０１）が入力されている。このうち、カラムアドレスｃ００とｃ０１は、同じグループＧに属するアドレスである。
【００９８】
このため、アドレス比較回路４３０にカラムアドレスｃ００が取り込まれることによってヒット信号ＨＩＴ０が活性化した後、２クロック後にカラムアドレスｃ０１が供給されるため、再びヒット信号ＨＩＴ０が活性化する。その結果、カウント信号Ｃ００，Ｃ０１，Ｃ０２の波形は図１６に示す通りとなるため、図１４に示した例とは異なり、４サイクル後にカウント信号Ｃ０２が活性化しても、カウント値Ｃ２１０（＝Ｃ０２，Ｃ０１，Ｃ００）は「１００」ではなく、「１０１」となっている。カウント値Ｃ２１０が「１００」となる条件が満たされるのは、さらに２サイクル後（合計６サイクル後）である。カウント値Ｃ２１０が「１００」になると、上述の通り、パルス生成回路４５０は、スタートパルスＷＳＴＲＴ０、リセットパルスＷＲＳＴ０、セットパルスＷＳＥＴ０を活性化させる。
【００９９】
この時、ライトフラグＷＦ０，ＷＦ１がいずれも活性化していることから、同一グループＧに属するライトドライバ回路２００のうち、カラムアドレスｃ００及びｃ０１に対するデータの書き込みが同時に実行される。そして、セットパルスＳＥＴが非活性化するとライトフラグＷＦ０，ＷＦ１がローレベルに戻り、一連の書き込み動作が完了する。
【０１００】
このように、４サイクル以内に同一グループＧに対する連続したデータの書き込み要求が発生した場合、メインコントロール回路４００は、ライトコントロール回路３００によるデータの書き込み処理を保留する。そして、保留されたデータの書き込み処理は、４サイクル以内に同一グループＧに対するデータの書き込みが要求されなかったことに応答して、まとめて実行される。
【０１０１】
したがって、図１７に示すように、クロックに同期した連続的なデータ書き込み要求において、４サイクル以内に同一グループＧに対する連続した書き込み要求が発生したとしても、正常な書き込み動作を確保することが可能となる。図１７に示す例では、ｃ００，ｃ０４，ｃ０８，ｃ０５，ｃ０ｃの順にカラムアドレスＣＡが連続的に入力されたケースを示している。このうち、カラムアドレスｃ０４，ｃ０５は同じグループＧに属するアドレスであり、他は互いに異なるグループＧに属するアドレスである。
【０１０２】
尚、図１７に示す例では、カラムアドレスｃ０４，ｃ０５に対応したセットパルスＳＥＴ及びリセットパルスＲＥＳＥＴが共通である。これにより、セット動作及びリセット動作とも、カラムアドレスｃ０４，ｃ０５に対して同時に実行される。しかしながら、リセット動作時においては、セット動作時に比べて多くの書き込み電流が短時間に流れることから、多数のメモリセルに対してリセット動作を同時に実行すると、書き込み時におけるピーク電流が増大する。このような問題を回避するためには、図１８に示すように、リセットパルスＲＥＳＥＴについては異なるタイミングで活性化させればよい。
【０１０３】
以上説明したように、本実施形態による半導体記憶装置においては、複数ページに対してライトコントロール回路３００を一つずつ割り当てているにも関わらず、１ページごとにライトコントロール回路３００を割り当てた場合と同様の書き込み動作を行うことが可能となる。
【０１０４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１０５】
例えば、上記実施形態では本発明による半導体記憶装置がＰＲＡＭである場合を例に説明したが、本発明がこれに限定されるものではなく、データの書き込み所要時間が比較的長いメモリセルを有する半導体記憶装置であれば、他のタイプの半導体記憶装置に対しても適用可能である。
【図面の簡単な説明】
【０１０６】
【図１】本発明による半導体記憶装置の概要を説明するための回路図である。
【図２】図１に示す半導体記憶装置の動作を説明するためのタイミング図であり、（ａ）は所定期間に同一グループＧに対する連続したデータの書き込み要求が発生しなかったケースを示し、（ｂ）は所定期間に同一グループＧに対する連続したデータの書き込み要求が発生したケースを示している。
【図３】図３は、本発明による半導体記憶装置がＰＲＡＭである場合におけるメモリセルＭＣの回路図である。
【図４】カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。
【図５】本発明の好ましい実施形態による半導体記憶装置の回路図である。
【図６】メインコントロール回路４００の構成を示すブロック図である。
【図７】メインコントロール回路４００に含まれるコマンドカウンタ４１０の回路図である。
【図８】ベースクロック生成回路４２０の回路図である。
【図９】アドレス比較回路４３０の回路図である。
【図１０】コマンドカウンタ４４０の回路図である。
【図１１】パルス生成回路４５０の回路図である。
【図１２】ライトコントロール回路３００の回路図である。
【図１３】ライトドライバ回路２００及びその周辺の回路図である。
【図１４】４サイクル以内に同一グループＧに対する連続したデータの書き込み要求が発生しなかった場合における動作を説明するためのタイミング図である。
【図１５】４サイクル以内に同一グループＧに対する連続したデータの書き込み要求が発生しなかった場合における動作を説明するための別のタイミング図である。
【図１６】４サイクル以内に同一グループＧに対する連続したデータの書き込み要求が発生した場合における動作を説明するためのタイミング図である。
【図１７】４サイクル以内に同一グループＧに対する連続したデータの書き込み要求が発生した場合における動作を説明するための別のタイミング図である。
【図１８】４サイクル以内に同一グループＧに対する連続したデータの書き込み要求が発生した場合における動作を説明するためのさらに別のタイミング図である。
【符号の説明】
【０１０７】
２        ワード線選択回路
４        メインコントロール回路
１０      メモリセルアレイ
２０      ライトドライバ回路
３０      ライトコントロール回路
１００    メモリセルアレイ
１１０    クロックバッファ
１２０    アドレスバッファ
１２１    ロウプリデコーダ
１２２    カラムプリデコーダ
１３０    コマンドデコーダ
１４０    ワード線選択回路
２００    ライトドライバ回路
２１０    ライトデータラッチ
２２０    スイッチ
２３１    リセット用トランジスタ
２３２    セット用トランジスタ
３００    ライトコントロール回路
３１０〜３１３    ラッチ回路
３２０    フリップフロップ
３３０    デコーダ
３４０〜３４３    フラグ生成回路
４００    メインコントロール回路
４１０    コマンドカウンタ
４１１，４１２    ラッチ回路部
４２０    ベースクロック生成回路
４３０〜４３４    アドレス比較回路
４３０ａ  ビットラッチ回路
４３０ｂ  ビット比較回路
４３０ｃ  ＡＮＤゲート
４４０〜４４３    コマンドカウンタ
４４０ａ〜４４０ｃ    シフトレジスタ
４５０〜４５３    パルス生成回路
４５０ａ  スタートパルス発生部
４５０ｂ  リセットパルス発生部
４５０ｃ  セットパルス発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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