(57)【特許請求の範囲】
【請求項１】
外部から入力される第１モード信号をバッファリングする第１バッファリング部と、
マックスパワーダウンモードの進入動作および脱出動作を規定するモード制御信号と、前記第１バッファリング部の出力信号とに応答して活性化動作が制御され、外部から入力される第２モード信号をバッファリングする第２バッファリング部と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１バッファリング部の出力信号と前記第２バッファリング部の出力信号とに応答して、マックスパワーダウンモードの脱出動作を制御するモード脱出制御部をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
外部コマンド信号に応答して、マックスパワーダウンモードの進入動作に対応する前記モード制御信号を生成し、前記モード脱出制御部の出力信号に応答して、前記マックスパワーダウンモードの脱出動作に対応する前記モード制御信号を生成するモードレジスタセットをさらに備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２バッファリング部が、前記マックスパワーダウンモードの進入動作時に、前記モード制御信号に応答して非活性化されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１モード信号が、所定のパルス幅を有する信号であり、前記第２モード信号が、所定の時点に遷移する信号であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１モード信号および第２モード信号が、マックスパワーダウンモードの脱出動作に対応する信号であることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第１モード信号が、ノーマルモードとマックスパワーダウンモードの脱出動作時とで互いに異なるパルス幅を有することを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記マックスパワーダウンモードの脱出動作時に入力される前記第１モード信号のパルス幅を検出するパルス検出部をさらに備えることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記パルス検出部が、前記第１モード信号のパルス幅が前記ノーマルモードで入力されるパルス幅と異なる場合、前記第２バッファリング部を制御するモード検出信号を生成することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１モード信号が外部コマンド信号であり、前記第２モード信号がクロックイネーブル信号であることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記モード制御信号と前記第１バッファリング部の出力信号とに応答して活性化される制御信号を生成する制御信号生成部をさらに備え、
前記第２バッファリング部が、
前記制御信号に応答して活性化されることを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記制御信号生成部が、ノーマルモード時に前記第２バッファリング部を活性化させ、マックスパワーダウンモードの脱出動作時に、前記モード制御信号と前記第１バッファリング部の出力信号とに応答して前記第２バッファリング部を活性化させることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１バッファリング部の出力信号と前記第２バッファリング部の出力信号とに応答して、マックスパワーダウンモードの脱出動作を制御するモード脱出制御部をさらに備えることを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記モード脱出制御部が、前記第２バッファリング部の出力信号に応答して、前記第１バッファリング部の出力信号を同期させることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
外部コマンド信号に応答して、マックスパワーダウンモードの進入動作に対応する前記モード制御信号を生成し、前記モード脱出制御部の出力信号に応答して、前記マックスパワーダウンモードの脱出動作に対応する前記モード制御信号を生成するモードレジスタセットをさらに備えることを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
前記制御信号生成部が、前記モード制御信号と前記第１バッファリング部の出力信号とに応答して、前記第２バッファリング部の活性化動作を制御することを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第２バッファリング部が、第１モード時に活性化され、第２モード時に第１モード信号の活性化周期の間活性化されることを特徴とする請求項１に記載の半導体装置。
【請求項１８】
外部から入力される第１モード信号および第２モード信号をそれぞれバッファリングする第１ノーマルバッファリング部および第２ノーマルバッファリング部と、
前記第１ノーマルバッファリング部の出力信号に応答して活性化される制御信号を生成する制御信号生成部と、
前記制御信号に応答して活性化され、前記第２モード信号をバッファリングするモードバッファリング部と、
を備えることを特徴とする半導体装置。
【請求項１９】
前記モードバッファリング部の駆動力が、前記第２ノーマルバッファリング部の駆動力より小さいことを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記制御信号生成部が、マックスパワーダウンモードの脱出動作時に、前記第１ノーマルバッファリング部の出力信号に応答して前記モードバッファリング部を活性化させることを特徴とする請求項１８に記載の半導体装置。
【請求項２１】
前記第２ノーマルバッファリング部が、マックスパワーダウンモードの進入動作時に非活性化され、ノーマルモード時に活性化されることを特徴とする請求項１８に記載の半導体装置。
【請求項２２】
前記第１バッファリング部の出力信号と前記第２バッファリング部の出力信号とに応答して、マックスパワーダウンモードの脱出動作を制御するモード脱出制御部をさらに備えることを特徴とする請求項１８に記載の半導体装置。
【請求項２３】
前記モード脱出制御部が、前記第２バッファリング部の出力信号に応答して、前記第１バッファリング部の出力信号を同期させることを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
外部コマンド信号に応答して、マックスパワーダウンモードの進入動作に対応するモード制御信号を生成し、前記モード脱出制御部の出力信号に応答して、前記マックスパワーダウンモードの脱出動作に対応するモード制御信号を生成するモードレジスタセットをさらに備えることを特徴とする請求項２２に記載の半導体装置。
【請求項２５】
前記第２バッファリング部が、前記モード制御信号に応答して活性化動作が制御されることを特徴とする請求項２４に記載の半導体装置。
【請求項２６】
前記第２バッファリング部が、ノーマルモード時に活性化され、マックスパワーダウンモード時に第１モード信号の活性化周期の間活性化されることを特徴とする請求項１８に記載の半導体装置。
【請求項２７】
マックスパワーダウンモードの進入動作時に、第１バッファリング部を除外したすべてのバッファリング部を非活性化させるステップと、
前記第１バッファリング部を介して入力される第１モード信号に応答して、マックスパワーダウンモードの脱出動作情報を検出するステップと、
前記マックスパワーダウンモードの脱出動作情報を検出するステップの出力信号に応答して、第２モード信号の入力を受ける第２バッファリング部を活性化させるステップと、
前記第１モード信号および第２モード信号に応答してマックスパワーダウンモードの脱出動作を行うステップと、
を含むことを特徴とする半導体装置の動作方法。
【請求項２８】
前記マックスパワーダウンモードの脱出動作を行うステップの出力信号に応答して、前記すべてのバッファリング部を活性化させるステップをさらに含むことを特徴とする請求項２７に記載の半導体装置の動作方法。
【請求項２９】
前記マックスパワーダウンモードの進入動作が、外部コマンド信号および外部アドレス信号に応答して定義されることを特徴とする請求項２７に記載の半導体装置の動作方法。
【請求項３０】
前記バッファリング部を非活性化させるステップが、前記マックスパワーダウンモードの進入動作時に、前記第２バッファリング部を非活性化させるための制御信号を生成し、前記第２バッファリング部を活性化させるステップが、前記マックスパワーダウンモードの脱出動作時に、前記第２バッファリング部を活性化させるための制御信号を生成するステップを含むことを特徴とする請求項２７に記載の半導体装置の動作方法。
【請求項３１】
前記第１モード信号が、ノーマルモードと前記マックスパワーダウンモードの脱出動作時とで互いに異なるパルス幅を有することを特徴とする請求項２７に記載の半導体装置の動作方法。
【請求項３２】
前記マックスパワーダウンモードの脱出動作情報を検出するステップが、前記第１モード信号のパルス幅を検出することを特徴とする請求項３１に記載の半導体装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関するもので、特にマックスパワーダウンモード（ｍａｘ  ｐｏｗｅｒ  ｄｏｗｎ  ｍｏｄｅ）をサポートする半導体装置に関するものである。
【背景技術】
【０００２】
一般的に、ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）をはじめとする半導体装置の内部には、モードレジスタセット（ｍｏｄｅ  ｒｅｇｉｓｔｅｒ  ｓｅｔ）が備えられており、半導体装置は、このモードレジスタセットに設定される値に応じて多様な動作を行う。モードレジスタセットは、複数のアドレスピンを介して入力される信号に応答して、所望の値に設定される。この時、モードレジスタセットの設定動作は、外部コマンド信号によって定義される。
【０００３】
外部コマンド信号には、チップセレクト（ｃｈｉｐ  ｓｅｌｅｃｔ）信号と、行アドレスストローブ（ｒｏｗ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ）信号と、列アドレスストローブ（ｃｏｌｕｎｍ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ）信号と、ライトイネーブル（ｗｒｉｔｅ  ｅｎａｂｌｅ）信号とがあり、半導体装置は、このような外部コマンド信号の組合せに応じて、モードレジスタセットの設定動作だけではなく、読出し動作、書込み動作、およびプリチャージ動作をも行う。
【０００４】
一方、半導体装置は、ユーザの要求に応じて低電力化の方向に発展しており、その一環としてマックスパワーダウンモードをサポートしている。
【０００５】
マックスパワーダウンモードはスペック（ＳＰＥＣ．）で定義されており、半導体装置で消費する電力を最小化するための動作モードである。
【０００６】
図１は、一般的なマックスパワーダウンモードの動作を説明するためのタイミング図である。ここで、「ＮＯＰ」は、外部コマンド信号ＣＭＤおよびチップセレクト信号ＣＳＢが半導体装置の動作と関係ない値を有する場合を意味し、「ＭＲＳ」は、外部コマンド信号ＣＭＤおよびチップセレクト信号ＣＳＢが、モードレジスタセットを設定することができる値を有する場合を意味し、「ＶＡＬＩＤ」は、外部コマンド信号ＣＭＤおよびチップセレクト信号ＣＳＢが、半導体装置の或る動作に対応する値を有する場合を意味する。参考として、外部コマンド信号ＣＭＤは、チップセレクト信号ＣＳＢを除外した、行アドレスストローブ信号、列アドレスストローブ信号、およびライトイネーブル信号である。
【０００７】
以下、図１を参照して、マックスパワーダウンモードの進入動作と脱出動作とを説明する。
【０００８】
まず、外部コマンド信号ＣＭＤおよびチップセレクト信号ＣＳＢに応答してモードレジスタセットの設定動作が定義され、外部アドレス信号に応答してモードレジスタセットがマックスパワーダウンモードに設定されると、半導体装置はマックスパワーダウンモードに進入（ＭＰＤ＿ＮＴＲ）する。言い換えると、チップセレクト信号ＣＳＢが論理「ロー（ｌｏｗ）」で活性化され、外部コマンド信号ＣＭＤによってモードレジスタセットの設定動作が定義されると、モードレジスタセットは、外部アドレス信号に応答してマックスパワーダウンモードに設定される。この時、モードレジスタセットは、マックスパワーダウンモードの進入動作に対応する制御信号を出力し、外部コマンド信号ＣＭＤおよび外部アドレス信号の入力を受けるバッファリング部は、この制御信号に応答して非活性化される。したがって、半導体装置は、外部コマンド信号ＣＭＤおよび外部アドレス信号によるバッファリング動作を行わなくなり、これに対応する電力消費が発生しない。
【０００９】
一方、半導体装置は、マックスパワーダウンモードの脱出動作のために、チップセレクト信号ＣＳＢおよびクロックイネーブル信号ＣＫＥを利用する。すなわち、チップセレクト信号ＣＳＢが論理「ロー」で活性化された状態で、クロックイネーブル信号ＣＫＥが論理「ロー」から論理「ハイ」に遷移すると、半導体装置は、マックスパワーダウンモードを脱出（ＭＰＤ＿ＥＸＴ）する。
【００１０】
言い換えれば、半導体装置は、外部コマンド信号ＣＭＤとチップセレクト信号ＣＳＢと外部アドレス信号とに応答して、モードレジスタセットをマックスパワーダウンモードに対応する値に設定し、それに応じて生成される制御信号を利用して、マックスパワーダウンモードの進入動作を行う。その後、チップセレクト信号ＣＳＢおよびクロックイネーブル信号ＣＫＥに応答して、マックスパワーダウンモードの脱出動作を行う。したがって、半導体装置は、マックスパワーダウンモードの脱出動作のために、チップセレクト信号ＣＳＢおよびクロックイネーブル信号ＣＫＥの入力を受けるためのバッファリング部を常に活性化させておかなければならない。参考として、半導体装置は、モードレジスタセット等の回路のリセット動作を制御するリセット信号の入力を受け、このリセット信号の入力を受けるためのバッファリング部も、やはり常に活性化させておかなければならない。
【００１１】
結局、既存の半導体装置の場合、マックスパワーダウンモードに進入すると、チップセレクト信号ＣＳＢとクロックイネーブル信号ＣＫＥとリセット信号との入力を受けるためのバッファリング部を、常に活性化させておかなければならない。したがって、半導体装置は、マックスパワーダウンモードに進入しても、少なくとも３個のバッファリング部に対応する電力を消費することになる。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は前記のような問題を解決するために提案されたもので、マックスパワーダウンモードの進入動作後に１つのバッファリング部のみを使用したとしても、マックスパワーダウンモードの脱出動作が可能な半導体装置およびその動作方法を提供する。
【課題を解決するための手段】
【００１３】
前記目的を達成するための本発明の半導体装置は、外部から入力される第１モード信号をバッファリングする第１バッファリング部と、前記第１バッファリング部の出力信号に応答して活性化され、外部から入力される第２モード信号をバッファリングする第２バッファリング部と、を備えることを特徴とする。
【００１４】
また、前記第１バッファリング部の出力信号と前記第２バッファリング部の出力信号とに応答して、マックスパワーダウンモードの脱出動作を制御するモード脱出制御部をさらに備えてもよい。
【００１５】
また、前記第１バッファリング部の出力信号に応答して活性化される制御信号を生成する制御信号生成部をさらに備え、前記第２バッファリング部が、前記制御信号に応答して活性化されてもよい。
【００１６】
また、前記制御信号生成部が、ノーマルモード時に前記第２バッファリング部を活性化させ、マックスパワーダウンモードの脱出動作時に、前記第１バッファリング部の出力信号に応答して前記第２バッファリング部を活性化させてもよい。
【００１７】
前記目的を達成するための本発明の別の半導体装置は、外部から入力される第１モード信号および第２モード信号をそれぞれバッファリングする第１ノーマルバッファリング部および第２ノーマルバッファリング部と、前記第１ノーマルバッファリング部の出力信号に応答して活性化される制御信号を生成する制御信号生成部と、前記制御信号に応答して活性化され、前記第２モード信号をバッファリングするモードバッファリング部と、を備える。
【００１８】
また、前記モードバッファリング部の駆動力が、前記第２ノーマルバッファリング部の駆動力より小さくてもよい。
【００１９】
前記目的を達成するための本発明の半導体装置の動作方法は、マックスパワーダウンモードの進入動作時に、第１バッファリング部を除外したすべてのバッファリング部を非活性化させるステップと、前記第１バッファリング部を介して入力される第１モード信号に応答して、マックスパワーダウンモードの脱出動作情報を検出するステップと、前記マックスパワーダウンモードの脱出動作情報を検出するステップの出力信号に応答して、第２モード信号の入力を受ける第２バッファリング部を活性化させるステップと、前記第１モード信号および第２モード信号に応答してマックスパワーダウンモードの脱出動作を行うステップと、を含む。
【００２０】
また、前記マックスパワーダウンモードの脱出動作を行うステップの出力信号に応答して、前記すべてのバッファリング部を活性化させるステップをさらに含んでもよい。
【００２１】
本発明による半導体装置は、マックスパワーダウンモードの脱出動作のための第１モード信号と、この第１モード信号に応答して活性化されるバッファリング部に入力される第２モード信号とを利用して、マックスパワーダウンモードの脱出動作を行うことが可能である。すなわち、半導体装置は、第１モード信号の入力を受けるためのバッファリング部のみを活性化したとしても、マックスパワーダウンモードの脱出動作を行うことが可能である。したがって、本発明による半導体装置では、マックスパワーダウンモードの進入動作後に、リセット信号の入力を受けるためのバッファリング部以外に、１つのバッファリング部に対応する電力のみを消費する。
【発明の効果】
【００２２】
本発明は、マックスパワーダウンモードの進入動作後に、最小個数のバッファリング部に対応する電力のみを消費することによって、半導体装置の低電力化を実現する効果を得ることができる。
【図面の簡単な説明】
【００２３】
【図１】一般的なマックスパワーダウンモードの動作を説明するためのタイミング図である。
【図２】本発明の第１実施形態による半導体装置の構成を説明するためのブロック図である。
【図３】図２の第１バッファリング部２２１、第２バッファリング部２２２、モード脱出制御部２６０、および制御信号生成部２７０をより詳しく説明するための図である。
【図４】図３に図示された回路の動作タイミングを説明するためのタイミング図である。
【図５】本発明の第２実施形態による半導体装置の構成を説明するためのブロック図である。
【図６】本発明の第３実施形態によるパルス検出部を説明するための図である。
【図７】図６のパルス検出部の動作タイミングを説明するためのタイミング図である。
【発明を実施するための形態】
【００２４】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を、添付図面を参照して説明する。
【００２５】
図２は、本発明の第１実施形態による半導体装置の構成を説明するブロック図である。
【００２６】
同図を参照すれば、半導体装置は、複数のパッド２１０を介して、リセット信号ＲＳＴ、クロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳＢ、外部コマンド信号ＣＭＤ、外部アドレス信号ＡＤＤＲ、および正／負クロック信号ＣＫ、ＣＫＢの入力を受け、これら入力された信号は、複数のバッファリング部２２０でバッファリング（ｂｕｆｆｅｒｉｎｇ）される。ここで、外部コマンド信号ＣＭＤは、チップセレクト信号ＣＳＢを除外した、行アドレスストローブ信号、列アドレスストローブ信号、およびライトイネーブル信号である。
【００２７】
次に、複数のバッファリング部２２０の出力信号のうち、チップセレクト信号ＣＳＢ、外部コマンド信号ＣＭＤ、および外部アドレス信号ＡＤＤＲに対応する信号が、複数のラッチング部２３０に入力され、正／負クロック信号ＣＫ、ＣＫＢに応答してラッチングされる。コマンドデコード部２４０は、複数のラッチング部２３０の出力信号ＩＣＳＴ、ＩＣＭＤＴをデコードして、アクティブ制御信号ＡＣＴと、プリチャージ制御信号ＰＲＥと、ライト制御信号ＷＲと、リード制御信号ＲＤと、リフレッシュ制御信号ＲＥＦと、モードレジスタ制御信号ＭＲＳとを生成する。
【００２８】
次に、モードレジスタセット２５０は、コマンドデコード部２４０から出力されるモードレジスタ制御信号ＭＲＳに応答して、複数のラッチング部２３０の出力信号のうち、外部アドレス信号ＡＤＤＲに対応する出力信号ＩＡＤＤＲを保存する。モードレジスタセット２５０は、このように保存された値に応じて多様な制御信号を出力し、マックスパワーダウンモードの進入動作に対応する値が保存された場合には、マックスパワーダウンモード制御信号ＭＰＤ＿ＣＴＲを活性化させる。このように活性化されたマックスパワーダウンモード制御信号ＭＰＤ＿ＣＴＲは、外部コマンド信号ＣＭＤおよび外部アドレス信号ＡＤＤＲに対応するバッファリング部を非活性化させる。このような動作によって、半導体装置は、マックスパワーダウンモードの進入動作時に、外部コマンド信号ＣＭＤおよび外部アドレス信号ＡＤＤＲの入力を受けなくなり、これにともなう電力消費が発生しない。
【００２９】
一方、マックスパワーダウンモードの進入動作時に活性化されるマックスパワーダウンモード制御信号ＭＰＤ＿ＣＴＲは、マックスパワーダウンモードの脱出動作時に、マックスパワーダウンモードリセット信号ＭＰＤ＿ＲＳＴに応答して非活性化される。このマックスパワーダウンモードリセット信号ＭＰＤ＿ＲＳＴは、モード脱出制御部２６０で生成され、モード脱出制御部２６０は、複数のバッファリング部２２０の出力信号のうち、クロックイネーブル信号ＣＫＥおよびチップセレクト信号ＣＳＢに対応する信号に応答して、マックスパワーダウンモードリセット信号ＭＰＤ＿ＲＳＴを生成する。すなわち、マックスパワーダウンモードの脱出動作は、マックスパワーダウンモードリセット信号ＭＰＤ＿ＲＳＴに応答して制御される。
【００３０】
次に、制御信号生成部２７０は、チップセレクト信号ＣＳＢをバッファリングして生成した内部チップセレクト信号ＩＣＳＢに応答して、クロックイネーブル信号ＣＫＥをバッファリングする第２バッファリング部２２２の活性化動作を制御する制御信号ＣＴＲを生成する。すなわち、本発明の第１実施形態による第２バッファリング部２２２は、マックスパワーダウンモードの進入動作時に、チップセレクト信号ＣＳＢに応答して活性化または非活性化することが可能である。
【００３１】
図３は、図２の第１バッファリング部２２１、第２バッファリング部２２２、モード脱出制御部２６０、および制御信号生成部２７０をより詳しく説明するための図である。
【００３２】
同図を参照すれば、第１バッファリング部２２１は、チップセレクト信号ＣＳＢをバッファリングして内部チップセレクト信号ＩＣＳＢを生成する。ここで、第１バッファリング部２２１は、内部リセット信号ＩＲＳＴ、リフレッシュ制御信号ＲＥＦ、およびパワーダウンモード制御信号ＰＤに応答して、活性化動作および非活性化動作が制御可能であり、このために、内部リセット信号ＩＲＳＴ、リフレッシュ制御信号ＲＥＦ、およびパワーダウンモード制御信号ＰＤの入力を受ける否定論理和ゲートＮＯＲの出力信号が、第１バッファリング部２２１を制御するように設計されている。
【００３３】
次に、第２バッファリング部２２２は、クロックイネーブル信号ＣＫＥをバッファリングして内部クロックイネーブル信号ＩＣＫＥを生成する。ここで、第２バッファリング部２２２は、制御信号生成部２７０で生成される制御信号ＣＴＲに応答して、活性化動作および非活性化動作が制御される。制御信号生成部２７０は、上記説明したように、第２バッファリング部２２２の活性化動作を制御するためのもので、多重化部２７１と出力部２７２とを備える。
【００３４】
ここで、多重化部２７１は、マックスパワーダウンモード制御信号ＭＰＤ＿ＣＴＲに応答して、内部チップセレクト信号ＩＣＳＢ、または所定の論理レベルの論理「ロー」Ｌの信号を出力する。なお、論理「ロー」Ｌを有する信号はその論理レベル値が変わることができる。ここでは、第２バッファリング部２２２が論理「ハイ」に応答して活性化される場合を一例としたため、多重化部２７１に論理「ロー」Ｌの信号を入力した。続いて、出力部２７２は、多重化部２７１の出力信号を反転して制御信号ＣＴＲを出力する。言い換えれば、出力部２７２から出力される制御信号ＣＴＲは、マックスパワーダウンモード制御信号ＭＰＤ＿ＣＴＲに応じて、論理「ロー」Ｌを反転した論理「ハイ」信号、または内部チップセレクト信号ＩＣＳＢを反転した信号となる。すなわち、制御信号ＣＴＲは、半導体装置のノーマルモード動作時には論理「ハイ」になり、マックスパワーダウンモードの進入動作時には内部チップセレクト信号ＩＣＳＢを反転した信号になる。
【００３５】
一方、モード脱出制御部２６０は、第１バッファリング部２２１から出力される内部チップセレクト信号ＩＣＳＢおよび第２バッファリング部２２２から出力される内部クロックイネーブル信号ＩＣＫＥに応答して、マックスパワーダウンモードリセット信号ＭＰＤ＿ＲＳＴを生成するためのもので、同期化部２６１と、遅延部２６２と、パルス発生部２６３とを備える。
【００３６】
同期化部２６１は、内部クロックイネーブル信号ＩＣＫＥと内部チップセレクト信号ＩＣＳＢとを同期させてモード脱出信号ＤＥＴ＿ＥＸＴを生成し、遅延部２６２は、モード脱出信号ＤＥＴ＿ＥＸＴを所定の時間だけ遅延させて出力し、パルス発生部２６３は、遅延部２６２の出力信号の入力を受け、パルス幅を調節してマックスパワーダウンモードリセット信号ＭＰＤ＿ＲＳＴを生成する。
【００３７】
図４は、図３に図示された回路の動作タイミングを説明するためのタイミング図である。説明の便宜のために、半導体装置がマックスパワーダウンモードの進入動作を行った後と仮定することにする。
【００３８】
図２ないし図４を参照すれば、外部から入力されるチップセレクト信号ＣＳＢは論理「ロー」のパルス信号であり、第１バッファリング部２２１から出力される内部チップセレクト信号ＩＣＳＢもまた、これと同一の信号である。次に、制御信号生成部２７０の多重化部２７１は、マックスパワーダウンモードの進入動作後に内部チップセレクト信号ＩＣＳＢを出力し、出力部２７２は、多重化部２７１の出力信号を反転した制御信号ＣＴＲを出力する。第２バッファリング部２２２は、この制御信号ＣＴＲに応答して活性化または非活性化される。ここでは制御信号ＣＴＲが論理「ハイ」である区間で第２バッファリング部２２２が活性化し、制御信号ＣＴＲが論理「ロー」である区間ＢＵＦ＿ＤＩＳで第２バッファリング部２２２が非活性化される。すなわち、本発明の第１実施形態による第２バッファリング部２２２は、制御信号ＣＴＲが論理「ロー」である区間ＢＵＦ＿ＤＩＳで非活性化され、これに伴い、第２バッファリング部２２２による電力消費は発生しなくなる。
【００３９】
一方、制御信号ＣＴＲが論理「ハイ」である区間で、クロックイネーブル信号ＣＫＥが論理「ロー」から論理「ハイ」に遷移すると、モード脱出制御部２６０の同期化部２６１は、第２バッファリング部２２２の出力信号である内部クロックイネーブル信号ＩＣＫＥに応答して、内部チップセレクト信号ＩＣＳＢをモード脱出検出信号ＤＥＴ＿ＥＸＴとして出力する。半導体装置は、このモード脱出検出信号ＤＥＴ＿ＥＸＴに応答してマックスパワーダウンモードの脱出動作を制御する。次に、モード脱出検出信号ＤＥＴ＿ＥＸＴは、遅延部２６２およびパルス発生部２６３を経てマックスパワーダウンモードリセット信号ＭＰＤ＿ＲＳＴとなり、このマックスパワーダウンモードリセット信号ＭＰＤ＿ＲＳＴは、モードレジスタセット２５０に入力されて、モードレジスタセット２５０から出力されるマックスパワーダウンモード制御信号ＭＰＤ＿ＣＴＲを非活性化させる。
【００４０】
したがって、複数のバッファリング部２２０のうち、外部コマンド信号ＣＭＤおよび外部アドレス信号ＡＤＤＲに対応するバッファリング部は、マックスパワーダウンモード制御信号ＭＰＤ＿ＣＴＲに応答して活性化され、これは、半導体装置のマックスパワーダウンモードの脱出動作が行われたことを意味する。参考として、上記説明したように、マックスパワーダウンモード制御信号ＭＰＤ＿ＣＴＲは、マックスパワーダウンモードの進入動作時に活性化され、外部コマンド信号ＣＭＤおよびアドレス信号ＡＤＤＲに対応するバッファリング部を非活性化させる信号である。
【００４１】
結局、本発明の第１実施形態による半導体装置は、マックスパワーダウンモードの進入動作後に、リセット信号ＲＳＴに対応するバッファリング部を除外したチップセレクト信号ＣＳＢに対応するバッファリング部、すなわち１つのバッファリング部のみが活性化されたとしても、マックスパワーダウンモードの脱出動作を行うことが可能であり、これは、マックスパワーダウンモードの進入動作後に消費する電力が最小化されうることを意味する。
【００４２】
一方、図２に図示された複数のバッファリング部２２０は、ノーマル動作時に速い動作を行うために、駆動力が大きい回路として設計される。以下説明する本発明の第２実施形態では、マックスパワーダウンモードの脱出動作時に、駆動力が小さい回路で構成されたバッファリング部を使用して消費電力を減らすことが可能である。
【００４３】
図５は、本発明の第２実施形態による半導体装置の構成を説明するためのブロック図である。説明の便宜のために、図２と同一の構成に対しては同一の図面符号を付与した。以下、図２と比較して異なる点を中心に説明する。
【００４４】
図５を参照すれば、クロックイネーブル信号ＣＫＥはノーマルバッファリング部５１０を介して入力され、このノーマルバッファリング部５１０は、マックスパワーダウンモード制御信号ＭＰＤ＿ＣＴＲによって活性化動作および非活性化動作が制御される。すなわち、ノーマルバッファリング部５１０は、マックスパワーダウンモードの進入動作時に、マックスパワーダウンモード制御信号ＭＰＤ＿ＣＴＲに応答して非活性化され、マックスパワーダウンモードの脱出動作時に、マックスパワーダウンモード制御信号ＭＰＤ＿ＣＴＲに応答して活性化される。
【００４５】
モードバッファリング部５２０は、ノーマルバッファリング部５１０の駆動力より小さい駆動力を有する回路であって、クロックイネーブル信号ＣＫＥをバッファリングして出力する。このモードバッファリング部５２０は、制御信号生成部５３０で生成される制御信号ＣＴＲによって制御される。ここで、制御信号生成部５３０は、マックスパワーダウンモード制御信号ＭＰＤ＿ＣＴＲおよび内部チップセレクト信号ＩＣＳＢの入力を受ける論理積ゲートＡＮＤとして設計されうる。したがって、マックスパワーダウンモードの進入動作時に、マックスパワーダウンモード制御信号ＭＰＤ＿ＣＴＲが論理「ハイ」に活性化された状態で内部チップセレクト信号ＩＣＳＢが論理「ハイ」のパルス信号として入力されると、モードバッファリング部５２０は活性化する。この時、クロックイネーブル信号ＣＫＥが論理「ハイ」で遷移すると、モード脱出制御部２６０は、内部クロックイネーブル信号ＩＣＫＥに応答して、内部チップセレクト信号ＩＣＳＢを同期させてマックスパワーダウンモードリセット信号ＭＰＤ＿ＲＳＴを活性化させる。
【００４６】
次に、モードレジスタセット２５０は、マックスパワーダウンモードリセット信号ＭＰＤ＿ＲＳＴに応答してマックスパワーダウンモード制御信号ＭＰＤ＿ＣＴＲを非活性化させ、クロックイネーブル信号ＣＫＥの入力を受けるノーマルバッファリング部５１０、外部コマンド信号ＣＭＤの入力を受けるバッファリング部、およびアドレス信号ＡＤＤＲの入力を受けるバッファリング部が活性化する。これは、半導体装置のマックスパワーダウンモードの脱出動作が行われたことを意味する。
【００４７】
前述したように、本発明の第２実施形態による半導体装置は、マックスパワーダウンモードの進入動作後に、駆動力が小さいモードバッファリング部５２０が、チップセレクト信号ＣＳＢに応答して活性化する。結局、本発明の第２実施形態による半導体装置は、マックスパワーダウンモードの進入動作時に、リセット信号ＲＳＴに対応するバッファリング部を除外したチップセレクト信号ＣＳＢに対応するバッファリング部、すなわち１つのバッファリング部のみが活性化されたとしても、マックスパワーダウンモードの脱出動作を行うことが可能であり、これは、マックスパワーダウンモードの進入動作後に消費する電力が最小化されうることを意味する。また、マックスパワーダウンモードの脱出動作時に活性化されるモードバッファリング部５２０の場合、駆動力が小さい回路であり、これは、マックスパワーダウンモードの脱出動作時に消費する電力もまた最小化されうることを意味する。
【００４８】
一方、今まで説明した実施形態では、チップセレクト信号ＣＳＢが論理「ロー」の所定のパルス幅を有する場合を一例とした。以下説明する本発明の第３実施形態では、マックスパワーダウンモードの脱出動作時にチップセレクト信号ＣＳＢのパルス幅が変わる場合に適用されうる構成を説明する。すなわち、半導体装置に入力されるチップセレクト信号ＣＳＢは、マックスパワーダウンモードの脱出動作時に比較的長いパルス幅で入力されうる。したがって、本発明の第３実施形態は、マックスパワーダウンモードの脱出動作時にチップセレクト信号ＣＳＢの長いパルス幅を検出するパルス検出部が、さらに備えられる。
【００４９】
図６は本発明の第３実施形態によるパルス検出部を説明するための図である。ここで、パルス検出部は、図２の第１実施形態または図５の第２実施形態に図示された内部チップセレクト信号ＩＣＳＢの入力を受けてモード検出信号ＤＥＴ＿ＩＣＳを生成し、このモード検出信号ＤＥＴ＿ＩＣＳは、図２の実施形態または図５の実施形態の該当する制御信号生成部２７０、５３０に入力される。参考として、図５の実施形態の場合、信号の論理レベルを合わせるために、内部チップセレクト信号ＩＣＳＢを反転して制御信号生成部５３０に入力するためのインバータを除去することも可能である。
【００５０】
図６を参照すれば、パルス検出部は、マックスパワーダウンモードの脱出動作時に入力される長いパルス幅を有するチップセレクト信号ＣＳＢを検出するためのもので、入力部６１０と、遅延部６２０と、出力部６３０とを備える。
【００５１】
入力部６１０は、内部チップセレクト信号ＩＣＳＢの入力を受けて反転するためのもので、インバータ（ｉｎｖｅｒｔｅｒ）で構成されうる。遅延部６２０は、入力部６１０から出力される信号Ａを所定の時間だけ遅延させて出力する。次に、出力部６３０は、入力部６１０の出力信号Ａおよび遅延部６２０の出力信号Ｂに応答してモード検出信号ＤＥＴ＿ＩＣＳを生成するためのもので、論理積ゲートＡＮＤで構成されうる。ここで、遅延部６２０で反映される遅延時間は、マックスパワーダウンモードの脱出動作でない状況で入力されるチップセレクト信号ＣＳＢのパルス幅に対応する時間以上、且つ、マックスパワーダウンモードの脱出動作時に入力されるチップセレクト信号ＣＳＢのパルス幅に対応する時間以下に設定されうる。
【００５２】
図７は図６のパルス検出部の動作タイミングを説明するためのタイミング図である。説明の便宜のために、マックスパワーダウンモードの脱出動作でない状況で入力されるチップセレクト信号ＣＳＢのパルス幅は「ｔ１」となり、マックスパワーダウンモードの脱出動作時に入力されるチップセレクト信号ＣＳＢのパルス幅は「ｔ２」になると仮定するものとする。すなわち、図６の遅延部６２０で反映される遅延時間は「ｔ１」以上「ｔ２」以下になることができ、これによって生成されるモード検出信号ＤＥＴ＿ＩＣＳの活性化区間内でクロックイネーブル信号ＣＫＥが遷移しさえすればよい。
【００５３】
図６および図７を参照すれば、外部から入力されるチップセレクト信号ＣＳＢは論理「ロー」のパルス信号であり、入力部６１０の出力信号Ａはこれを反転した信号となる。次に、遅延部６２０の出力信号Ｂは、入力部６１０の出力信号Ａを所定の時間だけ遅延した信号である。図に見られるように、チップセレクト信号ＣＳＢは、マックスパワーダウンモードの脱出動作時には、「ｔ１」より長い「ｔ２」のパルス幅を有する。したがって、出力部６３０から出力されるモード検出信号ＤＥＴ＿ＩＣＳは、「ｔ２」に対応するチップセレクト信号ＣＳＢに応答して活性化されるパルス信号となる。その後、このモード検出信号ＤＥＴ＿ＩＣＳは、第１実施形態または第２実施形態の制御信号生成部２７０、５３０に入力され、クロックイネーブル信号ＣＫＥの入力を受けるバッファリング部を制御する制御信号ＣＴＲで使用される。
【００５４】
結局、本発明の第３実施形態による半導体装置は、マックスパワーダウンモードの進入動作後に、モード検出信号ＤＥＴ＿ＩＣＳが論理「ロー」である区間ＢＵＦ＿ＤＩＳにおいて、クロックイネーブル信号ＣＫＥの入力を受けるバッファリング部を非活性化させ、モード検出信号ＤＥＴ＿ＩＣＳが論理「ハイ」である区間において、クロックイネーブル信号ＣＫＥの入力を受けるバッファリング部を活性化させることが可能である。これは、マックスパワーダウンモードの進入動作後に消費する電力が最小化されうることを意味する。
【００５５】
前述した本発明の第１ないし第３実施形態による半導体装置は、マックスパワーダウンモードの進入動作後に、リセット信号ＲＳＴに対応するバッファリング部を除外したチップセレクト信号ＣＳＢに対応するバッファリング部、すなわち１つのバッファリング部のみが活性化されたとしても、マックスパワーダウンモードの脱出動作を行うことが可能である。特に、第２実施形態の場合、クロックイネーブル信号ＣＫＥの入力を受けるバッファリング部の駆動力が小さいため、パワーダウンモードの脱出動作時に消費する電力もやはり減らすことが可能である。また、第３実施形態の場合、マックスパワーダウンモードの脱出動作を検出し、その結果に応じてクロックイネーブル信号ＣＫＥの入力を受けるバッファリング部を、必ず必要な区間だけで活性化させるものであって、パワーダウンモードの進入動作後に消費する電力を最小化することが可能である。
【００５６】
本発明の技術思想は、上記の好ましい実施形態により具体的に記述されたが、以上で説明した実施形態は、その説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明の技術分野における通常の専門家ならば、本発明の技術思想の範囲内での種々の置換、変形または変更により多様な実施形態が可能であることを理解できるものである。
【００５７】
また、上記した実施形態では、半導体装置が、マックスパワーダウンモードの脱出動作に対応するチップセレクト信号ＣＳＢとクロックイネーブル信号ＣＫＥの入力とを受けて動作する場合を一例として説明したが、本発明の実施形態による半導体装置は、どのような動作モードに対応する信号の入力を受けて動作する場合にも適用することができる。
【００５８】
それだけでなく、上記した実施形態で例示した論理ゲートおよびトランジスタは、入力される信号の極性に応じてその位置および種類が異なるように具現されるべきものである。
【符号の説明】
【００５９】
２１０  複数のパッド
２２０  複数のバッファリング部
２２１  第１バッファリング部
２２２  第２バッファリング部
２３０  複数のラッチング部
２４０  コマンドデコード部
２５０  モードレジスタセット
２６０  モード脱出制御部
２７０  制御信号生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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