(57)【特許請求の範囲】
【請求項１】
第１方向にそれぞれ延在する複数の第１導電層と、前記第１方向と非平行な第２方向にそれぞれ延在し、前記第１方向と直交する第３方向に前記第１導電層と離間して設けられた複数の第２導電層と、前記複数の第１導電層と、前記複数の第２導電層と、のそれぞれの間に設けられ、半導体層を含む整流素子と、前記第３方向に前記整流素子と積層された可変抵抗素子と、を有するメモリセルと、を含む不揮発性記憶装置の製造方法であって、
一時的に６００℃を超える温度で非晶質シリコン膜を成膜することにより前記非晶質シリコン膜を含む整流素子材料膜を形成する成膜工程と、
前記可変抵抗素子になるメモリ膜を形成するメモリ膜形成工程と、
前記整流素子材料膜を加熱する加熱工程と、
前記加熱工程の後に前記整流素子材料膜をパターニングして前記半導体層を含む前記整流素子を形成するパターニング工程と、
を備え、
前記パターニング工程は、前記整流素子材料膜と前記メモリ膜とを一括してパターニングすることを含むことを特徴とする不揮発性記憶装置の製造方法。
【請求項２】
前記加熱工程と、前記パターニング工程と、のあいだに、前記可変抵抗素子になるメモリ膜を形成するメモリ膜形成工程をさらに備え、
前記パターニング工程は、前記整流素子材料膜と前記メモリ膜とを一括してパターニングすることを含むことを特徴とする請求項１記載の不揮発性記憶装置の製造方法。
【請求項３】
前記成膜工程の前に、前記可変抵抗素子になるメモリ膜を形成するメモリ膜形成工程をさらに備え、
前記パターニング工程は、前記整流素子材料膜と前記メモリ膜とを一括してパターニングすることを含むことを特徴とする請求項１記載の不揮発性記憶装置の製造方法。
【請求項４】
前記メモリ膜形成工程は、ｎ形またはｐ形のシリコン含有膜を形成する工程を含むことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置の製造方法。
【請求項５】
前記成膜工程と、前記メモリ膜形成工程と、のあいだに、金属材料膜を形成する金属材料膜形成工程をさらに備え、
前記加熱工程は、前記金属材料膜の少なくとも一部をシリサイド膜にすることを含むこと特徴とする請求項１または２に記載の不揮発性記憶装置の製造方法。
【請求項６】
前記金属材料膜形成工程の後、窒化金属膜を形成する窒化金属膜形成工程をさらに備えたことを特徴とする請求項５記載の不揮発性記憶装置の製造方法。
【請求項７】
前記成膜工程は、ゲルマニウムを含む非晶質シリコン膜を形成する工程を含むことを特徴とする請求項１〜６のいずれか１つに記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性記憶装置として、電気的に書き換え可能な可変抵抗素子であるＲｅＲＡＭ（Resisitance Random Access Memory）、ＰＲＡＭ（Phase change Random Access Memory）等が注目を集めている。
不揮発性記憶装置の記憶素子として用いられる可変抵抗素子は、電極(半導体材料を含む)、金属酸化物（二元系や三元系）などの可変抵抗材、及び電極(半導体材料を含む)を積層した構造を含んでいる。
【０００３】
可変抵抗素子には、印加電圧の極性を変えることにより高抵抗状態と低抵抗状態とを切り換えるバイポーラ型と、印加電圧の極性を変えずに電圧と印加時間の制御により高抵抗状態と低抵抗状態とを切り換えるユニポーラ型と、がある。この可変抵抗素子には、整流素子が接続されている。整流素子は、データの書き込み及び読み出しを行う選択対象の可変抵抗素子に所定方向の電圧を印加し、選択対象でない可変抵抗素子には所定方向の電圧が印加されないようにするために用いられる。このような不揮発性記憶装置においては、整流素子のさらなる特性向上が望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２８９９６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、メモリセルに含まれる整流素子の特性を向上した不揮発性記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性記憶装置の製造方法は、第１方向にそれぞれ延在する複数の第１導電層と、第１方向と非平行な第２方向にそれぞれ延在し、第１方向と直交する第３方向に第１導電層と離間して設けられた複数の第２導電層と、複数の第１導電層と、複数の第２導電層と、のそれぞれの間に設けられ、多結晶半導体を含む整流素子と、第３方向に整流素子と積層された可変抵抗素子と、を有するメモリセルと、を含む不揮発性記憶装置の製造方法である。
この不揮発性記憶装置の製造方法は、一時的に６００℃を超える温度で非晶質シリコン膜を成膜することにより前記非晶質シリコン膜を含み、整流素子となる整流素子材料膜を形成する成膜工程と、可変抵抗素子になるメモリ膜を形成するメモリ膜形成工程と、整流素子材料膜を加熱する加熱工程と、加熱工程によって加熱された整流素子材料膜をパターニングして半導体層を含む整流素子を形成するパターニング工程と、を備える。前記パターニング工程は、前記整流素子材料膜と前記メモリ膜とを一括してパターニングすることを含む。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る不揮発性記憶装置を例示する図である。
【図２】隣り合う２つのメモリセルを例示した模式的斜視図である。
【図３】参考例に係る不揮発性記憶装置を例示する模式的断面図である。
【図４】整流素子の特性を例示する図である。
【図５】メモリセルを例示する模式的断面図である。
【図６】半導体材料膜の結晶粒を例示する断面図である。
【図７】積層体を加工したあとの状態を例示する断面図である。
【図８】積層体を加工したあとの状態を例示する断面図である。
【図９】積層体を加工したあとの状態を例示する断面図である。
【図１０】積層体を加工したあとの状態を例示する断面図である。
【図１１】整流素子の特性を例示する図である。
【図１２】実施形態に係る不揮発性記憶装置の製造方法の流れを例示するフローチャートである。
【図１３】不揮発性記憶装置の製造方法の第１の具体例を説明する模式的断面図である。
【図１４】不揮発性記憶装置の製造方法の第１の具体例を説明する模式的断面図である。
【図１５】不揮発性記憶装置の製造方法の第２の具体例を説明する模式的断面図である。
【図１６】不揮発性記憶装置の製造方法の第２の具体例を説明する模式的断面図である。
【図１７】不揮発性記憶装置の製造方法の第２の具体例を説明する模式的断面図である。
【図１８】不揮発性記憶装置の製造方法の第２の具体例を説明する模式的断面図である。
【図１９】結晶化処理のタイミングの具体例を説明するフローチャートである。
【図２０】結晶化処理のタイミングの具体例を説明するフローチャートである。
【図２１】結晶化処理のタイミングの具体例を説明するフローチャートである。
【図２２】結晶化処理のタイミングの具体例を説明するフローチャートである。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
（第１の実施形態）
図１は、実施形態に係る不揮発性記憶装置を例示する図である。
図１（ａ）は、実施形態に係る不揮発性記憶装置の模式的斜視図である。図１（ｂ）は、実施形態に係る不揮発性記憶装置の回路図である。
実施形態では、互いに直交するＸ軸、Ｙ軸及びＺ軸による座標系を用いる。Ｘ軸に沿った方向は第１方向である。Ｙ軸に沿った方向は、第１方向と非平行な第２方向の一例である。Ｚ軸に沿った方向は第３方向である。また、複数の第１導電層ＷＬ１１、ＷＬ１２、…を総称して第１導電層ＷＬ、複数の第２導電層ＢＬ１１、ＢＬ１２、…を総称して第２導電層ＢＬ、複数のメモリセルＭＣ１１、ＭＣ１２、…を総称してメモリセルＭＣということにする。
【００１０】
図１（ａ）に表したように、不揮発性記憶装置１１０は、Ｘ軸方向にそれぞれ延在する複数の第１導電層ＷＬと、Ｙ軸方向にそれぞれ延在する複数の第２導電層ＢＬと、複数の第１導電層ＷＬと、複数の第２導電層ＢＬと、のそれぞれの間に設けられたメモリセルＭＣと、を含む。
【００１１】
第１導電層ＷＬは、例えばワード線である。第２導電層ＢＬは、例えばビット線である。不揮発性記憶装置１１０は、同一層の第１導電層ＷＬと、同一層の第２導電層ＢＬと、これらの間に設けられるメモリセルＭＣと、を含む単位メモリ層ＭＵを少なくとも有する。図１（ａ）に表した不揮発性記憶装置１１０では、一例として、３層の第１導電層ＷＬ及び２層の第２導電層ＢＬが、互いに離間して交互に配置された積層構造を有している。これにより、不揮発性記憶装置１１０では、Ｚ軸方向に４層の単位メモリ層ＭＵ１〜ＭＵ４が積層された構造になる。  
なお、本願明細書において、「積層」は、互いに接触して重ねられる場合の他に、間に別の要素が挟まれて重ねられる場合も含む。
【００１２】
図１（ａ）では、説明の便宜上、各層それぞれ３本の第１導電層ＷＬ及び第２導電層ＢＬが設けられた例を示している。
第１層目の第１導電層ＷＬは、第１導電層ＷＬ１１、ＷＬ１２及びＷＬ１３である。第２層目の第１導電層ＷＬは、第１導電層ＷＬ２１、ＷＬ２２及びＷＬ２３である。第３層目の第１導電層ＷＬは、第１導電層ＷＬ３１、ＷＬ３２及びＷＬ３３である。
また、第１層目の第２導電層ＢＬは、第２導電層ＢＬ１１、ＢＬ１２及びＢＬ１３である。第２層目の第２導電層ＢＬは、第２導電層ＢＬ２１、ＢＬ２２及びＢＬ２３である。
【００１３】
第１層目の単位メモリ層ＭＵ１は、第１層目の第１導電層ＷＬ１１、ＷＬ１２及びＷＬ１３と、第１層目の第２導電層ＢＬ１１、ＢＬ１２及びＢＬ１３と、の間にそれぞれ設けられたメモリセルＭＣによって構成される。
第２層目の単位メモリ層ＭＵ２は、第１層目の第２導電層ＢＬ１１、ＢＬ１２及びＢＬ１３と、第２層目の第１導電層ＷＬ２１、ＷＬ２２及びＷＬ２３と、の間にそれぞれ設けられたメモリセルＭＣによって構成される。
第３層目の単位メモリ層ＭＵ３は、第２層目の第１導電層ＷＬ２１、ＷＬ２２及びＷＬ２３と、第２層目の第２導電層ＢＬ２１、ＢＬ２２及びＢＬ２３と、の間にそれぞれ設けられたメモリセルＭＣによって構成される。
第４層目の単位メモリ層ＭＵ４は、第２層目の第２導電層ＢＬ２１、ＢＬ２２及びＢＬ２３と、第３層目の第１導電層ＷＬ３１、ＷＬ３２及びＷＬ３３と、の間にそれぞれ設けられたメモリセルＭＣによって構成される。
【００１４】
すなわち、各層の単位メモリ層ＭＵの間の第１導電層ＷＬ及び第２導電層ＢＬは、互いに共用される。例えば、第１層目の第２導電層ＢＬ１１、ＢＬ１２及びＢＬ１３は、第１層目の単位メモリ層ＭＵ１と、第２層目の単位メモリ層ＭＵ２とで共用される。また、第２層目の第１導電層ＷＬ２１、ＷＬ２２及びＷＬ２３は、第２層目の単位メモリ層ＭＵ２と、第３層目の単位メモリ層ＭＵ３とで共用される。また、第２層目の第２導電層ＢＬ２１、ＢＬ２２及びＢＬ２３は、第３層目の単位メモリ層ＭＵ３と、第４層目の単位メモリ層ＭＵ４とで共用される。
【００１５】
図１（ｂ）は、第１層目の単位メモリ層ＭＵ１についての回路図を示している。第１導電層ＷＬ（ＷＬ１１〜ＷＬ１３）と、各第２導電層ＢＬ（ＢＬ１１〜ＢＬ１３）と、のそれぞれの間には、メモリセルＭＣ（ＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ２１、ＭＣ２２、ＭＣ２３、ＭＣ３１、ＭＣ３２及びＭＣ３３）が接続される。
【００１６】
メモリセルＭＣは、半導体層２０ｓを含む整流素子２０と、整流素子２０と積層された可変抵抗素子３０と、を有する。整流素子２０と可変抵抗素子３０とは、第１導電層ＷＬ及び第２導電層ＢＬとの間に直列に接続される。実施形態では、整流素子２０に含まれる半導体層２０ｓの半導体として、シリコンを用いる場合を例とする。
【００１７】
第１層目以外の層の単位メモリ層ＭＵ２〜ＭＵ４も上記と同様な構成である。
ただし、整流素子２０と可変抵抗素子３０との直列の接続順は、全ての単位メモリ層ＭＵで同じであっても、単位メモリ層ＭＵごとに異なっていてもよい。また、複数層の単位メモリ層ＭＵ１〜ＭＵ４において、Ｚ軸方向に隣り合う単位メモリ層ＭＵ（ＭＵ１及びＭＵ２、ＭＵ２及びＭＵ３、ＭＵ３及びＭＵ４）で整流素子２０と可変抵抗素子３０との直列の接続順が同じでも、異なっていてもよい。
【００１８】
実施形態に係る不揮発性記憶装置１１０では、１つの単位メモリ層ＭＵ内において、複数のメモリセルＭＣのうちのすくなくとも２つの互いに隣り合うメモリセルＭＣは、同方位の結晶を含む半導体層２０ｓを含む。すなわち、複数のメモリセルＭＣは、互いに隣り合う２つのメモリセルＭＣを含んでおり、これら２つのメモリセルＭＣのそれぞれの整流素子２０における半導体層（例えば、多結晶シリコンを含む層）２０ｓは、同方位の結晶を含む。
【００１９】
図２は、隣り合う２つのメモリセルを例示した模式的斜視図である。
図２では、複数のメモリセルＭＣのうち、互いに隣り合う２つのメモリセルＭＣａ及びＭＣｂを例示している。一例として、メモリセルＭＣａ及びＭＣｂは、互いにＸ軸方向に沿って隣り合っている。
【００２０】
メモリセルＭＣは、Ｚ軸に沿った第１導電層ＷＬから第２導電層ＢＬに向かう方向に順に積層された、例えば第１金属層７１、整流素子２０、第２金属層７２、可変抵抗素子３０及び第３金属層７３を含む。
【００２１】
第１金属層７１は、第１導電層ＷＬと、整流素子２０と、のあいだに設けられる、例えばバリアメタル層である。第１金属層７１には、例えば窒化チタン（ＴｉＮ）が用いられる。第３金属層７３は、第２導電層ＢＬと、可変抵抗素子３０と、のあいだに設けられる、例えばバリアメタル層である。第３金属層７３には、例えばＴｉＮが用いられる。
【００２２】
第２金属層７２は、例えばＴｉＮを含む。第２金属層７２の整流素子２０側は、シリサイド膜（例えば、ＴｉＳｉ２）を含む。第２金属層７２の全体が、シリサイド膜になっている場合もある。
【００２３】
図２に例示した整流素子２０は、ｎ形半導体層２１、ｐ形半導体層２３、及びこれらの間に形成された真性半導体層２２を含むＰＩＮ（ｐ形半導体−真性半導体−ｎ形半導体）ダイオードである。なお、整流素子２０には、ＰＩＮダイオードのほか、ＮＩＰ（ｎ形半導体−真性半導体−ｐ形半導体）ダイオード、ＰＮ（ｐ形半導体−ｎ形半導体）ダイオード、ＰＩＭ（ｐ形半導体−真性半導体−金属）素子、ＮＩＭ（ｎ形半導体−真性半導体−金属）素子、ツェナーダイオード、ショットキーダイオード、ＰＮＰ（ｐ形半導体−ｎ形半導体−ｐ形半導体）タイプのバイポーラトランジスタ、ＮＰＮ（ｎ形半導体−ｐ形半導体−ｎ形半導体）タイプのバイポーラトランジスタ、ＰＩＰ（ｐ形半導体−絶縁体−ｐ形半導体）素子、ＰＩＮ（ｐ形半導体−絶縁体−ｎ形半導体）素子、ＮＩＮ（ｎ形半導体−絶縁体−ｎ形半導体）素子、ＰＩＭ（ｐ形半導体−絶縁体−金属）素子、ＮＩＭ（ｎ形半導体−絶縁体−金属）素子など、整流機能を持った各種の素子を適用することができる。
半導体層２０ｓに含まれる半導体は、ｎ形半導体、ｐ形半導体及び真性半導体の少なくともいずれかである。
【００２４】
可変抵抗素子３０は、可変抵抗層３２を含む。可変抵抗層３２には、印加される電圧によって、高抵抗状態と、低抵抗状態と、のあいだを遷移する材料が用いられる。可変抵抗素子３０には、可変抵抗層３２と第２金属層７２との間に高濃度層３１が設けられていてもよい。高濃度層３１の不純物濃度は、整流素子２０のｎ形半導体層２１及びｐ形半導体層２３の少なくとも一方の不純物濃度と同程度である。高濃度層３１の不純物濃度は、例えば、１×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下である。
【００２５】
メモリセルＭＣａ及びＭＣｂでは、それぞれの整流素子２０の半導体層２０ｓ（例えば、ｎ形半導体層２１、真性半導体層２２及びｐ形半導体層２３の少なくともいずれか）に、同方位の結晶ＣＲが含まれている。例えば、メモリセルＭＣａ及びＭＣｂの整流素子２０の半導体層２０ｓに多結晶シリコンが含まれる場合、多結晶シリコンの結晶ＣＲは、シリコンの同じ結晶粒ＧＲから形成される部分を有する。メモリセルＭＣａ及びＭＣｂは、製造途中において、シリコンの同じ結晶粒ＧＲを分割することによって分離形成されている。したがって、メモリセルＭＣａ及びＭＣｂの整流素子２０における半導体層２０ｓには、それぞれ同方位の結晶ＣＲが含まれることになる。
【００２６】
結晶ＣＲの方位は、Ｘ線回折法、ＥＣＰ（Electron Channeling Pattern）法、ＥＢＳＤ（Electron Back Scatter Diffraction Patterns）法などによって測定することができる。
【００２７】
実施形態に係る不揮発性記憶装置１１０について、複数のメモリセルＭＣの各整流素子２０に含まれる結晶ＣＲの方位を測定した場合、同方位の結晶ＣＲを有する隣り合ったメモリセルＭＣａ及びＭＣｂの組が、少なくとも１つ含まれる。一つの結晶粒ＧＲの分割によって３つ以上のメモリセルＭＣの整流素子２０が形成される場合には、この分割によって３つ以上のメモリセルＭＣの整流素子２０に、同方位の結晶ＣＲが含まれることになる。
【００２８】
また、１層の単位メモリ層に含まれる複数のメモリセルＭＣのなかには、第１の方位の結晶ＣＲを有する整流素子２０を含む複数のメモリセルＭＣの群と、第１の方位とは異なる第２の方位の結晶ＣＲを有する整流素子２０を含む複数のメモリセルＭＣの群と、を含む場合もある。また、整流素子２０が一つの結晶粒ＧＲから形成される場合には、１つの整流素子２０の全体がシリコンの単結晶から形成されることもある。
【００２９】
このように、同方位の結晶ＣＲを含む整流素子２０によるメモリセルＭＣが設けられることで、整流特性のばらつきが小さくなる。また、各整流素子２０の半導体層２０ｓにおいては、結晶粒が小さいものが少ない。すなわち、結晶粒は、全体的に大きくなる。このため、整流特性が向上する。
【００３０】
次に、実施形態に係る不揮発性記憶装置１１０について、参考例と比較して説明する。
図３は、参考例に係る不揮発性記憶装置を例示する模式的断面図である。
図３では、参考例に係る不揮発性記憶装置１９０のＸ軸方向に隣接する４つのメモリセルＭＣａ、ＭＣｂ、ＭＣｃ及びＭＣｄを表している。各メモリセルＭＣには、整流素子２５と、可変抵抗素子３０と、が含まれる。整流素子２５は、第１金属層７１と、第３金属層７３と、第１金属層７１と第３金属層７３との間に設けられる。可変抵抗素子３０は、高濃度層３１と、第３金属層７３と、高濃度層３１と第３金属層７３との間に設けられた可変抵抗層３２と、を含む。
【００３１】
不揮発性記憶装置１９０では、各メモリセルＭＣａ、ＭＣｂ、ＭＣｃ及びＭＣｄの整流素子２５に含まれる多結晶シリコンの結晶ＣＲ１、ＣＲ２、ＣＲ３及びＣＲ４の方位がそれぞれ異なっている。
【００３２】
参考例に係る不揮発性記憶装置１９０では、個々のメモリセルＭＣａ、ＭＣｂ、ＭＣｃ及びＭＣｄに分割したのちに整流素子２５の非晶質シリコンを結晶化している。このため、各メモリセルＭＣａ、ＭＣｂ、ＭＣｃ及びＭＣｄの整流素子２５について、それぞれ別個の核を中心に結晶化が進む。それぞれ別個の核から成長した結晶ＣＲ１、ＣＲ２、ＣＲ３及びＣＲ４の方位が同方位になる確率は非常に低い。これにより、各メモリセルＭＣａ、ＭＣｂ、ＭＣｃ及びＭＣｄの整流素子２５に含まれる多結晶シリコンの結晶ＣＲ１、ＣＲ２、ＣＲ３及びＣＲ４の方位は、それぞれ異なった方向になる。また、それぞれ別個の核を中心に結晶成長が進むため、各メモリセルＭＣａ、ＭＣｂ、ＭＣｃ及びＭＣｄの整流素子２５に含まれる多結晶シリコンの結晶ＣＲ１、ＣＲ２、ＣＲ３及びＣＲ４の径（粒径）が全体的に小さくなる。
【００３３】
図４は、整流素子の特性を例示する図である。
図４（ａ）は、Ｚ軸方向からみた外形が２５０ナノメートル（ｎｍ）角の整流素子の特性を例示している。図４（ｂ）は、Ｚ軸方向からみた外形が４３ｎｍ角の整流素子の特性を例示している。図４（ｂ）に例示された特性は、図３に表した参考例に係る不揮発性記憶装置１９０のメモリセルＭＣに設けられた整流素子２５の特性である。
図４（ａ）及び図４（ｂ）において、横軸は電圧、縦軸は電流を表している。
【００３４】
図４（ａ）及び図４（ｂ）に表したように、Ｚ軸方向からみた整流素子の外形が相対的に大きいと、整流素子の整流特性が安定する。図４（ｂ）に表した参考例に係る不揮発性記憶装置１９０のメモリセルＭＣに設けられた整流素子２５では、非晶質シリコンを結晶化する際に、各メモリセルＭＣの整流素子２０で結晶ＣＲ１、ＣＲ２、ＣＲ３及びＣＲ４の面方位が不揃いになる。また、整流素子２０の体積が減少すると、整流素子２０内に含まれる結晶核の存在確率が低下し、結晶化が不十分になり、電流値が小さいものが出現する。このため、各整流素子２０の整流特性にばらつきが発生する。
【００３５】
シリコンなどを用いた整流素子２０の場合、各メモリセルＭＣの結晶粒がそれぞれ独立して形成されるため、結晶方位の一貫性がない。このため、参考例に係る不揮発性記憶装置１９０では、隣り合う２つのメモリセルＭＣにおいて整流素子２０の結晶の面方位が同じになることはないに等しい。
【００３６】
メモリセルＭＣごとに整流素子２０の結晶方位がばらつくことで、不揮発性記憶装置１９０では、各メモリセルＭＣの整流素子２０の特性に大きなばらつきが生じる。例えば、Ｚ軸方向にみた整流素子２０の外形が５０ｎｍ以下程度のサイズまで微細化されると、整流素子２０の領域内に結晶化を起こす核が存在しないこともある。これにより、整流素子２０の非結晶化によって整流特性の劣化が発生しうる。また、結晶化されても、微細な結晶を持つ整流素子２０になり、各メモリセルＭＣでの電流値のばらつきが増加する。この現象は結晶粒界（Grain Boundary）や結晶欠陥の数のばらつきが原因の一つである。
【００３７】
図５は、実施形態に係る不揮発性記憶装置のメモリセルを例示する模式的断面図である。
図５（ａ）は、積層体の加工前の状態を例示している。図５（ｂ）は、積層体の加工語の状態を例示している。
図５（ａ）に表したように、積層体ＳＴは、第１導電層ＷＬになる膜から第２導電層ＢＬになる膜に向けて順に積層された、第１金属層材料膜７１Ａ、整流素子材料膜２０Ａ、第２金属層材料膜７２Ａ、高濃度半導体膜３１Ａ、可変抵抗材料膜３２Ａ及び第３金属層材料膜７３Ａを含んでいる。整流素子材料膜２０Ａには、非晶質シリコン膜が含まれる。整流素子材料膜２０Ａは、積層体ＳＴを加工する前に加熱によって結晶化される。すなわち、整流素子材料膜２０Ａには、非晶質シリコン膜に含まれる半導体（例えば、シリコン）の多結晶粒ＧＲが形成される。
【００３８】
図５（ｂ）に表したように、積層体ＳＴの一部をＺ軸方向に沿って除去するパターニングによって、個々のメモリセルＭＣａ、ＭＣｂ及びＭＣｃに分割される。積層体ＳＴを分割する際、予め整流素子材料膜２０Ａに形成されていた結晶粒ＧＲを分割されることになる。分割された結晶粒ＧＲは、結晶ＣＲとして個々のメモリセルＭＣａ、ＭＣｂ及びＭＣｃの整流素子２０に含まれる。同じ結晶粒ＧＲに属する結晶ＣＲは同方位である。したがって、メモリセルＭＣａ、ＭＣｂ及びＭＣｃの整流素子２０に含まれる結晶ＣＲは、同じ面方位を有することになる。
【００３９】
図６は、半導体材料膜の結晶粒を例示する断面図である。
図６では、結晶化したあとの半導体材料膜のＴＥＭ（Transmission electron microscopy）像を表している。非晶質シリコン膜を例えばＲＴＡ（Rapid Thermal Annealing）することで、整流素子材料膜２０Ａの広範囲にわたる結晶粒ＧＲが形成される。
【００４０】
図７〜図１０は、積層体を加工したあとの状態を例示する断面図である。
図７〜図９では、積層体を加工して個々のメモリセルに分けられたあとのＴＥＭ像を表している。図１０では、メモリセルの暗視野像を表している。
図７に表したように、積層体の一部を除去して個々のメモリセルＭＣａ、ＭＣｂ及びＭＣｃを形成すると、それぞれの整流素子２０には同じ結晶粒ＧＲから分割された結晶ＣＲが残ることになる。ＴＥＭ像では、各メモリセルＭＣａ、ＭＣｂ及びＭＣｃの結晶ＣＲが縞模様で現れる。同じ結晶粒ＧＲから形成された隣り合う結晶ＣＲでは、それぞれの縞模様が同一の延長線上に現れることになる。
【００４１】
図８に表したように、隣り合う２つのメモリセルＭＣａ及びＭＣｂにおいて、それぞれの整流素子２０に含まれる結晶ＣＲは、同じ結晶粒ＧＲから分割されたものである。また、図９に表した例では、所定の方向に並ぶ４つのメモリセルＭＣａ、ＭＣｂ、ＭＣｃ及びＭＣｄのうち、３つのメモリセルＭＣａ、ＭＣｂ及びＭＣｃに同じ結晶粒ＧＲから分割された結晶ＣＲが含まれている。
【００４２】
このように、少なくとも２つのメモリセルＭＣにおいて、同じ結晶粒ＧＲに属する結晶ＣＲが含まれる場合には、積層体ＳＴを加工する前に加熱によって結晶化し、そのあとで分割して個々のメモリセルＭＣを形成していることが分かる。
【００４３】
また、図１０に表したように、メモリセルＭＣにおける結晶ＣＲの連続性（結晶方位など）は、暗視野像によっても確認される。図１０に表した例では、隣り合う３つのメモリセルＭＣにおいて、それぞれの縞模様が同一の延長線上になっている様子が分かる。
【００４４】
このように、隣り合うメモリセルの整流素子２０に含まれる結晶ＣＲで、縞模様が同一の延長線上に現れていることによって、同じ結晶粒ＧＲから形成された結晶ＣＲであることが分かる。すなわち、このような縞模様を確認することにより、隣り合うメモリセルの整流素子２０に、同方位の結晶ＣＲが含まれていることが分かる。
【００４５】
図１１、実施形態に係る不揮発性記憶装置で適用される整流素子の特性を例示する図である。
図１１では、整流素子の順方向電流と標準偏差との関係を散布図として表している。図１１に示す横軸は順方向電流、縦軸は標準偏差である。横軸には、基準電流ｒｅｆが示されている。図１１には、実施形態に係る不揮発性記憶装置１１０で適用される整流素子の特性と、参考例に係る不揮発性記憶装置１９０で適用される整流素子の特性と、が例示されている。
【００４６】
実施形態に係る不揮発性記憶装置１１０で適用される整流素子では、同方位の結晶ＣＲを含むものが多いため、参考例に係る不揮発性記憶装置１９０で適用される整流素子に比べて、順方向電流のばらつきが小さくなっている。すなわち、実施形態に係る不揮発性記憶装置１１０では、参考例に係る不揮発性記憶装置１９０に比べて、基準電流ｒｅｆを超えた順方向電流を流すことができる整流素子の整流特性を、より均一にすることができる。
【００４７】
このようなメリットは、メモリセルＭＣのハーフピッチが例えば３０ｎｍよりも小さくなるような微細なセルアレイほど顕著に表れる。したがって、メモリセルＭＣの微細化を進めるうえで有効である。
【００４８】
（第２の実施形態）
第２の実施形態は、不揮発性記憶装置の製造方法の例である。
図１２は、実施形態に係る不揮発性記憶装置の製造方法の流れを例示するフローチャートである。
図１２に表したように、実施形態に係る不揮発性記憶装置の製造方法は、成膜工程（ステップＳ１０１）と、加熱工程（ステップＳ１０２）と、パターニング工程（ステップＳ１０３）と、を含む。
成膜工程（ステップＳ１０１）では、非晶質シリコン膜を含み、整流素子２０となる整流素子材料膜２０Ａを形成する。
加熱工程（ステップＳ１０２）では、整流素子材料膜２０Ａを加熱して多結晶シリコン膜に含まれた半導体による結晶粒を形成する。
パターニング工程（ステップＳ１０３）では、整流素子材料膜２０Ａをパターニングして半導体層２０ｓを含む整流素子２０を形成する。
【００４９】
図１３及び図１４は、不揮発性記憶装置の製造方法の第１の具体例を説明する模式的断面図である。
図１３（ａ）〜図１３（ｄ）は、各製造工程での状態をＸ軸方向にみた模式的断面図として表している。図１４（ａ）〜図１４（ｄ）は、図１３（ａ）〜図１３（ｄ）のＡ−Ａ線断面を例示する模式的断面図として表している。
【００５０】
まず、図１３（ａ）及び図１４（ａ）に表したように、基板５の主面上に、第１導電層材料膜１０Ａ、整流素子材料膜２０Ａ、及びメモリ膜３０Ａを、下からこの順番で積層し積層体ＳＴ１を形成する。第１導電層材料膜１０Ａには、例えばタングステン（Ｗ）が用いられる。整流素子材料膜２０Ａには、例えばｐ形半導体材料及びｎ形半導体材料が含まれる。成膜された整流素子材料膜２０Ａには、非晶質半導体が含まれる。具体例では、非晶質半導体として、非晶質シリコンを例とする。
【００５１】
メモリ膜３０Ａには、金属酸化物や有機物等が用いられる。メモリ膜３０Ａには、相対的にｎ形不純物濃度またはｐ形不純物濃度の高い高濃度半導体材料膜（図２に示す高濃度層３１になる膜）が含まれていても良い。
これらの膜の形成方法としては、スパッタリング法、ＣＶＤ（Chemical Vapor Deposition）法等の種々の成膜方法が挙げられる。
【００５２】
整流素子材料膜２０Ａの形成は、非晶質シリコンを形成するため、例えば４００℃以上、５３０℃以下の温度で行われる。なお、整流素子材料膜２０Ａの形成時に、一時的に６００℃を超える温度で成膜を行うようにしてもよい。これにより、非晶質シリコン膜の一部にシリコンの微結晶が形成され、のちの工程で行う結晶化を促進させることができる。
【００５３】
例えば、整流素子材料膜２０Ａの形成において、ＰＩＮダイオードからなる整流素子２０のＩ層（Intrinsic層）に相当する部分を成膜する際、一時的に６００℃を超える温度で成膜を行う。これにより、その後の工程で非晶質シリコン膜を多結晶シリコン膜にする際、Ｉ層に相当する部分を中心として結晶化が進み、安定した特性の整流素子２０を形成することができるようになる。
【００５４】
同様に、非晶質シリコン膜の結晶化を促進させる方法として、上記のような整流素子材料膜２０Ａの形成時に一時的に６００℃を超える温度で成膜を行う工程に加え、成膜時に結晶核になる材料を添加する工程を行うようにしてもよい。例えば、非晶質シリコン膜の形成時に、ゲルマニウム（Ｇｅ）等を約３０％以下の比率で添加する。これにより、後の工程で非晶質シリコン膜を結晶化させる際に、Ｇｅ等が結晶核となって結晶化を促進させることができる。
【００５５】
なお、非晶質シリコン膜を完全に結晶化させて成膜すると、表面のモフォロジー荒れが起こり、およそ１００ｎｍ厚の成膜で１０％〜２０％に及ぶ凹凸が発生することもある。このような凹凸は、デバイス性能のばらつきの要因になる。この場合、各メモリセルを同じ電圧で動作させることが困難になる。特に、クロスポイント型の不揮発性記憶装置の場合、選択セル、半選択セル、非選択セルを、整流素子を用いて選択することから、特性がばらつくと、的確な選択が困難になる。このような理由から、非晶質シリコン膜に結晶核を持たせる製造方法が有利となる。
【００５６】
積層体ＳＴ１を形成するにあたり、第１導電層材料膜１０Ａと、整流素子材料膜２０Ａと、のあいだに、窒化チタン（ＴｉＮ）等の金属材料膜（図２に示す第１金属層７１になる膜）を形成しておく。また、メモリ膜３０Ａの上には、ＴｉＮ等の金属材料膜（図２に示す第３金属層７３になる膜）を形成しておく。
【００５７】
また、整流素子材料膜２０Ａと、メモリ膜３０Ａと、のあいだには、シリサイド膜形成用の金属材料膜（図２に示す第２金属層７２になる膜）を形成しておく。シリサイド膜形成用の金属材料膜には、例えば３ｄ族以上の原子を用いた単層または組成が変化した複数層の膜が用いられる。シリサイド膜形成用の金属材料膜の膜厚は、例えば、１ｎｍ以上、３ｎｍ以下である。このような膜厚にすることで、シリサイド化する際に整流素子２０の半導体層（シリコン）内部への金属成分のスパイキング（または、パイピング）や、極度のアグロメレーション（凝集）の発生を抑制することができる。
【００５８】
さらに、シリサイド膜形成用の金属材料膜と、メモリ膜３０Ａと、のあいだに、窒化金属膜（例えば、ＴｉＮ、ＷＮ）を設けてもよい。窒化金属膜の膜厚は、３ｎｍ以上が望ましい。このような膜厚にすることで、シリサイド膜形成用の金属材料膜を薄膜化（例えば、１ｎｍ以上、３ｎｍ以下）にした際に、その金属材料膜を補強する役目を果たすことができる。しかも、シリサイド化する際に、金属材料膜の金属成分が整流素子２０の半導体層（シリコン）へ移動し難くなり、整流素子２０の半導体層内部への金属成分のパイピングや、極度のアグロメレーションの発生の抑制効果をさらに高めることができる。
【００５９】
上記のように、非晶質シリコン膜の結晶化を促進させることができることから、シリサイド膜を設ける際、金属材料膜の膜厚を薄くすることができる。これにより、形成されるメモリセルＭＣの厚さを抑制して、メモリセルＭＣのアスペクト比（例えば、Ｘ軸方向に沿った幅に対するＺ軸方向に沿った高さの比）を低くすることができる。
【００６０】
次に、整流素子材料膜２０Ａに対して加熱処理を施す。加熱処理は、膜内に結晶粒ＧＲを形成することができる温度でのアニール（例えば、ＲＴＡ）である。アニールの温度は、例えば７２５℃以上、８００℃以下である。この加熱処理によって、整流素子材料膜２０Ａに含まれる非晶質シリコンにおいて、シリコンの結晶化が進行し、例えば多結晶シリコンが生成される。図５（ａ）に表したように、整流素子材料膜２０Ａには、シリコンの結晶粒ＧＲが膜内に拡がるように形成される。
【００６１】
なお、整流素子材料膜２０Ａと、メモリ膜３０Ａと、のあいだに、シリサイド膜形成用の金属材料膜を形成した場合、この金属材料膜を形成した後に整流素子材料膜２０Ａの結晶化のためのアニールを行うと、金属材料膜はシリサイド化され、シリサイド膜になる。また、高濃度半導体材料膜を形成している場合には、このアニールによって結晶化される。一度のアニールによって、整流素子材料膜２０Ａの結晶化、金属材料膜のシリサイド化及び高濃度半導体材料膜の結晶化を行うことができる。
【００６２】
次に、図１３（ｂ）及び図１４（ｂ）に表したように、上記の積層体ＳＴ１の上にフォトリソグラフィ技術によって適当なエッチングマスクを設けた後、エッチング技術により、積層体ＳＴ１に対してＸ軸方向に延在する帯状の形状が得られるようエッチング加工を行う。エッチングは、基板５と第１導電層材料膜１０Ａとの界面深さまで行う。このエッチングによって、第１導電層材料膜１０Ａは、Ｘ軸方向に延在する帯状の第１導電層ＷＬになる。
【００６３】
その後、フォトリソグラフィ技術及びエッチング技術により、Ｘ軸方向に延在する帯状の整流素子材料膜２０Ａ及びメモリ膜３０Ａを、分割するエッチング加工を行う。エッチングは、第１導電層ＷＬと整流素子材料膜２０Ａとの界面深さまで行う。このエッチングによって、第１導電層ＷＬの上に、ピラー状のメモリセルＭＣ（整流素子２０及び可変抵抗素子３０の積層構造）が形成される。
【００６４】
エッチングを行った後は、エッチングにより生じた空間に層間絶縁膜６０を埋め込み、例えばＣＭＰ（Chemical Mechanical Polishing）により層間絶縁膜６０の上面を平坦化する。層間絶縁膜６０の上面には、可変抵抗素子３０の上面が露出する。
【００６５】
次に、図１３（ｃ）及び図１４（ｃ）に表したように、層間絶縁膜６０の上に、第２導電層材料膜４０Ａ、整流素子材料膜２０Ａ、及びメモリ膜３０Ａを、下からこの順番で積層し積層体ＳＴ２を形成する。第２導電層材料膜４０Ａには、例えばＷが用いられる。積層体ＳＴ２は、積層体ＳＴ１と同じ構成であるが、積層順が逆になっている。なお、積層体ＳＴ２は、積層体ＳＴ１の構成と同じ積層順であってもよい。また、整流素子材料膜２０Ａの形成は、先と同様に、一時的に６００℃を超える温度で行ったり、Ｇｅ等を添加して行ってもよい。
【００６６】
次に、整流素子材料膜２０Ａに対して加熱処理を施す。加熱処理は、先と同様、膜内に結晶粒ＧＲを形成することができる温度でのアニール（例えば、ＲＴＡ）である。アニールの温度は、例えば７２５℃以上、８００℃以下である。この加熱処理によって、整流素子材料膜２０Ａに含まれる非晶質シリコンにおいて、結晶化が進行し、例えば多結晶シリコンが生成される。図５（ａ）に表したように、整流素子材料膜２０Ａには、結晶粒ＧＲが膜内に拡がるように形成される。
【００６７】
次に、図１３（ｄ）及び図１４（ｄ）に表したように、上記の積層体ＳＴ２の上にフォトリソグラフィ技術によって適当なエッチングマスクを設けた後、エッチング技術により、積層体ＳＴ２に対してＹ軸方向に延在する帯状の形状が得られるようエッチング加工を行う。エッチングは、層間絶縁膜６０と第２導電層材料膜４０Ａとの界面深さまで行う。このエッチングによって、第２導電層材料膜４０Ａは、Ｙ軸方向に延在する帯状の第２導電層ＢＬになる。第２導電層ＢＬの上のメモリ膜３０Ａは、Ｙ軸方向に延在する帯状メモリ膜３０Ｂになる。帯状メモリ膜３０Ｂの上の整流素子材料膜２０Ａは、Ｙ軸方向に延在する帯状整流素子材料膜２０Ｂになる。
【００６８】
その後、フォトリソグラフィ技術及びエッチング技術により、Ｙ軸方向に延在する帯状の帯状メモリ膜３０Ｂ及び帯状整流素子材料膜２０Ｂを、分割するエッチング加工を行う。エッチングは、第２導電層ＢＬと帯状メモリ膜３０Ｂとの界面深さまで行う。このエッチングによって、第２導電層ＢＬの上に、ピラー状のメモリセルＭＣ（可変抵抗素子３０及び整流素子２０の積層構造）が形成される。
【００６９】
エッチングを行った後は、エッチングにより生じた空間に層間絶縁膜６０を埋め込み、例えばＣＭＰにより層間絶縁膜６０の上面を平坦化する。そして、層間絶縁膜６０の上面に露出した整流素子２０の上に、Ｘ軸方向に延在する第１導電層ＷＬを形成する。
【００７０】
ここまでの工程により、Ｚ軸方向に２層のメモリセルＭＣが形成される。同様な処理を繰り返すことで３層以上のメモリセルＭＣを形成することができる。また、１層のメモリセルＭＣだけ形成する場合には、図１３（ｄ）及び図１４（ｄ）に表した第２導電層ＢＬよりも上の層を形成しないようにすればよい。
【００７１】
以上の工程により、積層体ＳＴ１及びＳＴ２をそれぞれエッチング加工してメモリセルＭＣを形成する前に、整流素子材料膜２０Ａを結晶化して膜内に拡がる結晶粒ＧＲを形成するため、隣り合うメモリセルＭＣの整流素子２０に、同方位の結晶ＣＲが含まれる不揮発性記憶装置を製造することができる。
【００７２】
図１５〜図１８は、不揮発性記憶装置の製造方法の第２の具体例を説明する模式的断面図である。
図１５（ａ）〜図１５（ｃ）は、各製造工程での状態をＸ軸方向にみた模式的断面図として表している。図１６（ａ）〜図１６（ｃ）は、図１５（ａ）〜図１５（ｃ）のＢ−Ｂ線断面を例示する模式的断面図である。
図１７（ａ）〜図１７（ｂ）は、図１５（ａ）〜図１５（ｃ）に続く各製造工程での状態をＸ軸方向にみた模式的断面図として表している。図１８（ａ）〜図１８（ｂ）は、図１７（ａ）〜図１７（ｂ）のＣ−Ｃ線断面を例示する模式的断面図である。
【００７３】
まず、図１５（ａ）及び図１６（ａ）に表したように、基板５の主面上に、第１導電層材料膜１０Ａ、整流素子材料膜２０Ａ、及びメモリ膜３０Ａを、下からこの順番で積層し積層体ＳＴ１を形成する。第１導電層材料膜１０Ａには、例えばＷが用いられる。整流素子材料膜２０Ａには、半導体膜（例えば、ｐ形半導体材料及びｎ形半導体材料の膜）が含まれる。整流素子材料膜２０Ａの半導体膜には、非晶質シリコンが含まれる。メモリ膜３０Ａには、金属酸化物や有機物等が用いられる。
これらの膜の形成方法としては、スパッタリング法、ＣＶＤ法等の種々の成膜方法が挙げられる。
【００７４】
また、先と同様に、整流素子材料膜２０Ａの形成時に、一時的に６００℃を超える温度で行ったり、Ｇｅ等を添加して行ってもよい。また、整流素子材料膜２０Ａと、メモリ膜３０Ａと、のあいだには、シリサイド膜形成用の金属材料膜を形成してもよい。また、メモリ膜３０Ａは、相対的にｎ形不純物濃度またはｐ形不純物濃度の高い高濃度半導体材料膜を含んでいてもよい。
【００７５】
次に、整流素子材料膜２０Ａに対して加熱処理を施す。加熱処理は、膜内に結晶粒ＧＲを形成することができる温度でのアニール（例えば、ＲＴＡ）である。アニールの温度は、例えば７２５℃以上、８００℃以下である。この加熱処理によって、整流素子材料膜２０Ａに含まれる非晶質シリコンにおいて、結晶化が進行し、例えば多結晶シリコンが生成される。図５（ａ）に表したように、整流素子材料膜２０Ａには、結晶粒ＧＲが膜内に拡がるように形成される。
【００７６】
なお、整流素子材料膜２０Ａと、メモリ膜３０Ａと、のあいだに、シリサイド膜形成用の金属材料膜を形成した場合、この金属材料膜を形成した後に整流素子材料膜２０Ａの結晶化のためのアニールを行うと、金属材料膜はシリサイド化され、シリサイド膜になる。また、高濃度半導体材料膜を形成している場合には、このアニールによって結晶化される。
【００７７】
次に、図１５（ｂ）及び図１６（ｂ）に表したように、上記の積層体ＳＴ１の上にフォトリソグラフィ技術によって適当なエッチングマスクを設けた後、エッチング技術により、積層体ＳＴ１に対してＸ軸方向に延在する帯状の形状が得られるようエッチング加工を行う。エッチングは、基板５と第１導電層材料膜１０Ａとの界面深さまで行う。このエッチングによって、第１導電層材料膜１０Ａは、Ｘ軸方向に延在する帯状の第１導電層ＷＬになる。整流素子材料膜２０Ａは、Ｘ軸方向に延在する帯状整流素子材料膜２０Ｂになる。メモリ膜３０Ａは、Ｘ軸方向に延在する帯状メモリ膜３０Ｂになる。
【００７８】
次に、図１５（ｃ）及び図１６（ｃ）に表したように、先のエッチングにより生じた空間に層間絶縁膜６０を埋め込み、例えばＣＭＰにより層間絶縁膜６０の上面を平坦化する。層間絶縁膜６０の上面には、帯状メモリ膜３０Ｂの上面が露出する。
【００７９】
次に、層間絶縁膜６０の上に、第２導電層材料膜４０Ａ、整流素子材料膜２０Ａ、及びメモリ膜３０Ａを、下からこの順番で積層し積層体ＳＴ２を形成する。第２導電層材料膜４０Ａには、例えばＷが用いられる。積層体ＳＴ２は、積層体ＳＴ１と同じ構成であるが、積層順が逆になっている。なお、積層体ＳＴ２は、積層体ＳＴ１の構成と同じ積層順であってもよい。また、整流素子材料膜２０Ａの形成は、先と同様に、一時的に６００℃を超える温度で行ったり、Ｇｅ等を添加して行ってもよい。
【００８０】
次に、整流素子材料膜２０Ａに対して加熱処理を施す。加熱処理は、先と同様、膜内に結晶粒ＧＲを形成することができる温度でのアニール（例えば、ＲＴＡ）である。アニールの温度は、例えば７２５℃以上、８００℃以下である。この加熱処理によって、整流素子材料膜２０Ａに含まれる非晶質シリコンにおいて、結晶化が進行し、例えば多結晶シリコンが生成される。図５（ａ）に表したように、整流素子材料膜２０Ａには、結晶粒ＧＲが膜内に拡がるように形成される。
【００８１】
次に、図１７（ａ）及び図１８（ａ）に表したように、上記の積層体ＳＴ２の上にフォトリソグラフィ技術によって適当なエッチングマスクを設けた後、エッチング技術により、積層体ＳＴ２に対してＹ軸方向に延在する帯状のエッチング加工を行う。エッチングは、１層目の第１導電層ＷＬと帯状第１導電層材料膜１０Ｂとの界面深さまで行う。
【００８２】
このエッチングによって、第２導電層材料膜４０Ａは、Ｙ軸方向に延在する帯状の第２導電層ＢＬになる。第２導電層ＢＬの上のメモリ膜３０Ａは、Ｙ軸方向に延在する帯状メモリ膜３０Ｂになる。また、整流素子材料膜２０Ａは、Ｙ軸方向に延在する帯状整流素子材料膜２０Ｂになる。
【００８３】
また、このエッチングによって、第２導電層ＢＬの下の帯状メモリ膜３０Ｂは、ピラー状の可変抵抗素子３０になる。さらに、帯状整流素子材料膜２０Ｂは、ピラー状の整流素子２０になる。すなわち、第２導電層ＢＬの下には、１層目のメモリセルＭＣが形成される。
【００８４】
その後、図１７（ｂ）及び図１８（ｂ）に表したように、フォトリソグラフィ技術及びエッチング技術により、Ｙ軸方向に延在する帯状のメモリ膜３０Ａ及び整流素子材料膜２０Ａを、分割するエッチング加工を行う。エッチングは、第２導電層ＢＬと帯状メモリ膜３０Ｂとの界面深さまで行う。このエッチングによって、第２導電層ＢＬの上に、ピラー状のメモリセルＭＣ（可変抵抗素子３０及び整流素子２０の積層構造）が形成される。
【００８５】
エッチングを行った後は、エッチングにより生じた空間に層間絶縁膜６０を埋め込み、例えばＣＭＰにより層間絶縁膜６０の上面を平坦化する。そして、層間絶縁膜６０の上面に露出した整流素子２０の上に、Ｘ軸方向に延在する第１導電層ＷＬを形成する。
【００８６】
ここまでの工程により、Ｚ軸方向に２層のメモリセルＭＣが形成される。同様な処理を繰り返すことで３層以上のメモリセルＭＣを形成することができる。
【００８７】
以上の工程により、積層体ＳＴ１及びＳＴ２をそれぞれエッチング加工してメモリセルＭＣを形成する前に、整流素子材料膜２０Ａを結晶化して膜内に拡がる結晶粒ＧＲを形成するため、隣り合うメモリセルＭＣの整流素子２０に、同方位の結晶ＣＲが含まれる不揮発性記憶装置を製造することができる。
【００８８】
また、第２の具体例では、積層体ＳＴ２をＹ軸方向に帯状にエッチングする際、第２導電層材料膜４０Ａよりも下層の帯状メモリ膜３０Ｂ及び帯状整流素子材料膜２０Ｂも一括してエッチングし、１層目のメモリセルＭＣを形成している。これにより、積層体ＳＴ１及びＳＴ２をそれぞれエッチングしてメモリセルＭＣを形成する場合に比べて、エッチング工程を削減することができる。
【００８９】
ここで、整流素子２０、可変抵抗素子３０に用いられる具体的な材料の一例を示す。なお、以下の表記において、例えば、ＷＳｉｘのｘは、Ｗ原子１モル（ｍｏｌ）に対する任意の組成比を表している。
【００９０】
＜整流素子＞
整流素子２０としてダイオードを用いる場合、ｐ形半導体層及びｎ形半導体層には、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＣ、Ｇｅ、Ｃ、ＧａＡｓなどのＩＩＩ−Ｖ族半導体、ＺｎＳｅ等のＩＩ−ＶＩ族半導体、酸化物半導体、窒化物半導体、炭化物半導体及び硫化物半導体のグループから選択される材料が用いられる。
ｐ形半導体層（陽極層）は、ｐ形のＳｉ、ＴｉＯ２、ＺｒＯ２、ＩｎＺｎＯｘ、ＩＴＯ、Ｓｂを含むＳｎＯ２、Ａｌを含むＺｎＯ、ＡｇＳｂＯ３、ＩｎＧａＺｎＯ４、ＺｎＯ、ＳｎＯ２のうちの一つまたは複数個の組み合わせであるのが好ましい。
ｎ形半導体層（陰極層）は、ｎ形のＳｉ、ＮｉＯｘ、ＺｎＯ、Ｒｈ２Ｏ３、Ｎを含むＺｎＯ、Ｌａ２ＣｕＯ４のうちの一つまたは複数個の組み合わせであるのが好ましい。
【００９１】
＜シリサイド膜＞
整流素子２０と、可変抵抗素子３０と、のあいだのシリサイド膜を形成するための金属材料は、例えば、Ｔｉ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕのうちの一つまたは２つ以上の組み合わせである。
【００９２】
＜その他の構成の材料＞
整流素子２０に必要に応じて使われる絶縁層、アモルファス層、可変抵抗素子３０に使われる材料は、例えば、以下に列挙したもののなかから選択される。
（１）酸化物
（１−１）ＳｉＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｇｄ２Ｏ３、Ｃｅ２Ｏ３、ＣｅＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＨｆＳｉＯ、ＨｆＡｌＯ、ＺｒＳｉＯ、ＺｒＡｌＯ、ＡｌＳｉＯ
（１−２）ＡＢ２Ｏ４
ただし、Ａ及びＢは、同じ元素または異なる元素で、かつ、Ａｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅのうちの一つまたは複数個の組み合わせである。
例えば、Ｆｅ３Ｏ４、ＦｅＡｌ２Ｏ４、Ｍｎ１＋ｘＡｌ２−ｘＯ４＋ｙ、Ｃｏ１＋ｘＡｌ２−ｘＯ４＋ｙ、ＭｎＯｘである。
（１−３）ＡＢＯ３
ただし、Ａ及びＢは、同じ元素または異なる元素で、かつ、Ａｌ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ、Ｔｌ、Ｐｂ、Ｂｉ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎのうちの一つまたは複数個の組み合わせで構成される。
例えば、ＬａＡｌＯ３、ＳｒＨｆＯ３、ＳｒＺｒＯ３、ＳｒＴｉＯ３である。
（２）酸窒化物
ＳｉＯＮ、ＡｌＯＮ、ＹＯＮ、ＬａＯＮ、ＧｄＯＮ、ＣｅＯＮ、ＴａＯＮ、ＨｆＯＮ、ＺｒＯＮ、ＴｉＯＮ、ＬａＡｌＯＮ、ＳｒＨｆＯＮ、ＳｒＺｒＯＮ、ＳｒＴｉＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＺｒＳｉＯＮ、ＺｒＡｌＯＮ、ＡｌＳｉＯＮなどのうちの一つまたは複数個の組み合わせである。
【００９３】
また、可変抵抗素子３０には、例えば、２元系または３元系の金属酸化物や有機物（単層膜やナノチューブを含む。）が用いられる。例えば、カーボンであれば単層膜や、ナノチューブ、グラフェンやフラーレンのような２次元構造を含む。金属酸化物は、上述した（１）酸化物、及び（２）酸窒化物を含む。
【００９４】
次に、整流素子材料膜を加熱するタイミングについて説明する。
図１９〜図２２は、加熱処理のタイミングの具体例を説明するフローチャートである。
【００９５】
図１９は、加熱処理のタイミング（その１）を例示するフローチャートである。
先ず、整流素子材料膜２０Ａを形成する成膜処理を行う（ステップＳ１１１）。整流素子材料膜２０Ａには、非晶質シリコン膜が含まれる。
次に、金属膜の形成を行う（ステップＳ１１２）。金属膜は、シリサイド膜を形成するための金属材料膜（第２金属材料膜７２Ａ）である。
次に、加熱処理を行う（ステップＳ１１３）。加熱処理は、例えば７２５℃以上、８００℃以下のＲＴＡである。このアニールによって、非晶質シリコン膜の結晶化が進むとともに、金属材料膜のシリサイド化が行われる。
次に、メモリ膜３０Ａの形成を行う（ステップＳ１１４）。
次に、パターニングを行う（ステップＳ１１５）。パターニングでは、積層体ＳＴのパターニングによって、メモリセルＭＣが形成される。
複数層のメモリセルＭＣを形成する場合には、ステップＳ１１１〜ステップＳ１１５の処理を繰り返す。
その後、アニール処理を行う（ステップＳ１１６）。アニール処理では、例えば結晶化と同じ７２５℃以上、８００℃以下のＲＴＡを行う。これにより、半導体層内の結晶欠陥が修復される。
【００９６】
図２０は、加熱処理のタイミング（その２）を例示するフローチャートである。
先ず、整流素子材料膜２０Ａを形成する成膜処理を行う（ステップＳ２１１）。整流素子材料膜２０Ａには、非晶質シリコンが含まれる。
次に、金属膜の形成を行う（ステップＳ２１２）。金属膜は、シリサイド膜を形成するための金属材料膜（第２金属材料膜７２Ａ）である。
次に、高濃度膜の形成を行う（ステップＳ２１３）。高濃度膜は、高濃度層３１になる膜であり、例えば非晶質シリコンを含む。
次に、加熱処理を行う（ステップＳ２１４）。加熱処理は、例えば７２５℃以上、８００℃以下のＲＴＡである。このアニールによって、非晶質シリコン膜の結晶化が進むとともに、金属材料膜のシリサイド化が行われる。また、このアニールによって、高濃度膜も結晶化される。
次に、メモリ膜３０Ａの形成を行う（ステップＳ２１５）。
次に、パターニングを行う（ステップＳ２１６）。パターニングでは、積層体ＳＴのパターニングによって、メモリセルＭＣが形成される。
複数層のメモリセルＭＣを形成する場合には、ステップＳ２１１〜ステップＳ２１６の処理を繰り返す。
その後、アニール処理を行う（ステップＳ２１７）。アニール処理では、例えば結晶化と同じ７２５℃以上、８００℃以下のＲＴＡを行う。これにより、半導体層内の結晶欠陥が修復される。
【００９７】
図２１は、加熱処理のタイミング（その３）を例示するフローチャートである。
先ず、整流素子材料膜２０Ａを形成する成膜処理を行う（ステップＳ３１１）。整流素子材料膜２０Ａには、非晶質シリコン膜が含まれる。
次に、金属膜の形成を行う（ステップＳ３１２）。金属膜は、シリサイド膜を形成するための金属材料膜（第２金属材料膜７２Ａ）である。
次に、高濃度膜の形成を行う（ステップＳ３１３）。高濃度膜は、高濃度層３１になる膜であり、例えば非晶質シリコンを含む。
次に、メモリ膜３０Ａの形成を行う（ステップＳ３１４）。
次に、加熱処理を行う（ステップＳ３１５）。加熱処理は、例えば７２５℃以上、８００℃以下のＲＴＡである。このアニールによって、非晶質シリコン膜の結晶化が進むとともに、金属材料膜のシリサイド化が行われる。また、このアニールによって、高濃度半導体材料膜も結晶化される。
次に、パターニングを行う（ステップＳ３１６）。パターニングでは、積層体ＳＴのパターニングによって、メモリセルＭＣが形成される。
複数層のメモリセルＭＣを形成する場合には、ステップＳ３１１〜ステップＳ３１６の処理を繰り返す。
その後、アニール処理を行う（ステップＳ３１７）。アニール処理では、例えば結晶化と同じ７２５℃以上、８００℃以下のＲＴＡを行う。これにより、半導体層内の結晶欠陥が修復される。
【００９８】
図２２は、加熱処理のタイミング（その４）を例示するフローチャートである。
先ず、整流素子材料膜２０Ａを形成する成膜処理を行う（ステップＳ４１１）。整流素子材料膜２０Ａには、非晶質シリコン膜が含まれる。
次に、加熱処理を行う（ステップＳ４１２）。加熱処理は、例えば７２５℃以上、８００℃以下のＲＴＡである。このアニールによって、非晶質シリコン膜が結晶化が進行する。
次に、金属膜の形成を行う（ステップＳ４１３）。金属膜は、シリサイド膜を形成するための金属材料膜（第２金属材料膜７２Ａ）である。
次に、高濃度膜の形成及び結晶化を行う（ステップＳ４１４）。高濃度膜は、高濃度層３１になる膜であり、例えば非晶質シリコンを含む。このステップＳ４１４では、高濃度膜の形成を行った後、アニールを行って非晶質シリコンを結晶化させる。
次に、メモリ膜３０Ａの形成を行う（ステップＳ４１５）。
次に、パターニングを行う（ステップＳ４１６）。パターニングでは、積層体ＳＴのパターニングによって、メモリセルＭＣが形成される。
複数層のメモリセルＭＣを形成する場合には、ステップＳ４１１〜ステップＳ４１６の処理を繰り返す。
その後、アニール処理を行う（ステップＳ４１７）。アニール処理では、例えば結晶化と同じ７２５℃以上、８００℃以下のＲＴＡを行う。これにより、半導体層内の結晶欠陥が修復される。
【００９９】
上記いずれの加熱処理のタイミングでも、積層体ＳＴのパターニングよりも前に整流素子材料膜２０Ａを加熱し、結晶化を行っている。このため、積層体ＳＴをパターニングする前には整流素子材料膜２０Ａの膜内に結晶粒ＧＲが拡がるように形成される。この状態で積層体ＳＴをパターニングすれば、隣り合う２つのメモリセルＭＣのそれぞれの整流素子２０の半導体層には、同方位の結晶が含まれることになる。
【０１００】
なお、上記説明した加熱処理のそれぞれのタイミングにおいて、非晶質シリコン膜を含む整流素子材料膜２０Ａを形成する際、一時的に６００℃を超える温度で成膜を行い、非晶質シリコン膜の一部にシリコンの微結晶を形成し、その後に行う加熱処理で結晶化を促進させるようにしてもよい。また、成膜時に、Ｇｅ等の結晶核になる材料を添加してもよい。これにより、加熱処理を行う際、非晶質シリコン膜の結晶化を促進させることができる。
【０１０１】
また、図１９〜図２２に表したタイミングにおいては、いずれも整流素子材料膜２０Ａの形成、金属膜の形成及びメモリ膜の形成の順に行っているが、この逆順、すなわちメモリ膜、金属膜の形成及び非晶質シリコン膜の形成の順に行ってもよい。すなわち、単位メモリ層ＭＵにおける整流素子２０と可変抵抗素子３０との積層順によって、非晶質シリコン膜、金属膜及びメモリ膜の積層順が変更される。
【０１０２】
以上説明したように、実施形態に係る不揮発性記憶装置及びその製造方法によれば、メモリセルに含まれる整流素子の特性を向上させることができる。
【０１０３】
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【０１０４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０５】
５…基板、２０，２５…整流素子、２０Ａ…整流素子材料膜、２０ｓ…半導体層、３０…可変抵抗素子、３１…高濃度層、１１０、１９０…不揮発性記憶装置、ＢＬ…第２導電層、ＭＣ…メモリセル、ＣＲ，ＣＲ１…結晶、ＧＲ…結晶粒、ＭＵ…単位メモリ層、ＳＴ…積層体、ＷＬ…導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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