(57)【特許請求の範囲】
【請求項１】
光電変換部、電荷電圧変換部、当該電荷電圧変換部を所定電位に設定するリセットトランジスタ、及び、前記電荷電圧変換部で変換された信号を読み出す増幅トランジスタを有する単位画素が２次元配列されてなる画素アレイ部と、
基準電圧を用いて前記単位画素から出力される信号を処理する信号処理部と、
第１の単位画素から前記電荷電圧変換部に蓄積あるいは保持された信号電荷に基づく信号レベルを読み出す前に、既に信号レベルが読み出された第２の単位画素から得られるリセットレベルを、前記信号処理部の前記基準電圧として設定する設定部と
を備え、
前記信号処理部は、前記単位画素からアナログ信号で出力される前記信号レベル及び前記リセットレベルをデジタル信号に変換するアナログ-デジタル変換回路であり、
前記基準電圧は、前記アナログ-デジタル変換回路の変換可能な入力電圧範囲の基準となる電圧である
固体撮像装置。
【請求項２】
前記第１の単位画素において、前記電荷電圧変換部に蓄積あるいは保持された信号電荷を前記信号レベルとして読み出した後、前記電荷電圧変換部を前記リセットトランジスタによって前記所定電位に設定し、当該所定電位を前記リセットレベルとして読み出す
請求項１に記載の固体撮像装置。
【請求項３】
前記信号処理部は、前記信号レベルと前記リセットレベルとの差分をとる信号処理を行う
請求項１または請求項２に記載の固体撮像装置。
【請求項４】
前記第２の単位画素は、前記第１の単位画素と物理的に相関の高い単位画素である
請求項１乃至請求項３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記第２の単位画素は、２次元配列上で前記第１の単位画素の近傍に位置する単位画素である
請求項４に記載の固体撮像装置。
【請求項６】
前記第２の単位画素は、前記第１の単位画素と同一のレイアウト形状を有する
請求項４に記載の固体撮像装置。
【請求項７】
前記第２の単位画素は、前記第１の単位画素と同一のレイアウト形状を有し、当該第１の単位画素に対して物理的に最も近くに配置された単位画素である
請求項４に記載の固体撮像装置。
【請求項８】
前記第２の単位画素は、前記第１の単位画素の直前に信号レベル及びリセットレベルが読み出された単位画素である
請求項５乃至請求項７のいずれか１項に記載の固体撮像装置。
【請求項９】
前記設定部は、前記基準電圧として設定するリセットレベルを前記第２の単位画素から読み出す際に、前記リセットトランジスタによって前記電荷電圧変換部を前記所定電位に設定する
請求項１乃至請求項８のいずれか１項に記載の固体撮像装置。
【請求項１０】
光電変換部、電荷電圧変換部、当該電荷電圧変換部を所定電位に設定するリセットトランジスタ、及び、前記電荷電圧変換部で変換された信号を読み出す増幅トランジスタを有する単位画素が２次元配列されてなる画素アレイ部と、
基準電圧を用いて前記単位画素から出力される信号を処理する信号処理部と、
第１の単位画素から前記電荷電圧変換部に蓄積あるいは保持された信号電荷に基づく信号レベルを読み出す前に、既に信号レベルが読み出された第２の単位画素から得られるリセットレベルを、前記信号処理部の前記基準電圧として設定する設定部と
を備え、
前記信号処理部は、前記単位画素からアナログ信号で出力される前記信号レベル及び前記リセットレベルを増幅するアンプ回路であり、
前記基準電圧は、前記アンプ回路の増幅可能な入力電圧範囲の基準となる電圧である
固体撮像装置。
【請求項１１】
前記第１の単位画素において、前記電荷電圧変換部に蓄積あるいは保持された信号電荷を前記信号レベルとして読み出した後、前記電荷電圧変換部を前記リセットトランジスタによって前記所定電位に設定し、当該所定電位を前記リセットレベルとして読み出す
請求項１０に記載の固体撮像装置。
【請求項１２】
前記信号処理部は、前記信号レベルと前記リセットレベルとの差分をとる信号処理を行う
請求項１０または請求項１１に記載の固体撮像装置。
【請求項１３】
前記第２の単位画素は、前記第１の単位画素と物理的に相関の高い単位画素である
請求項１０乃至請求項１２のいずれか１項に記載の固体撮像装置。
【請求項１４】
前記第２の単位画素は、２次元配列上で前記第１の単位画素の近傍に位置する単位画素である
請求項１３に記載の固体撮像装置。
【請求項１５】
前記第２の単位画素は、前記第１の単位画素と同一のレイアウト形状を有する
請求項１３に記載の固体撮像装置。
【請求項１６】
前記第２の単位画素は、前記第１の単位画素と同一のレイアウト形状を有し、当該第１の単位画素に対して物理的に最も近くに配置された単位画素である
請求項１３に記載の固体撮像装置。
【請求項１７】
前記第２の単位画素は、前記第１の単位画素の直前に信号レベル及びリセットレベルが読み出された単位画素である
請求項１４乃至請求項１６のいずれか１項に記載の固体撮像装置。
【請求項１８】
前記設定部は、前記基準電圧として設定するリセットレベルを前記第２の単位画素から読み出す際に、前記リセットトランジスタによって前記電荷電圧変換部を前記所定電位に設定する
請求項１０乃至請求項１７のいずれか１項に記載の固体撮像装置。
【請求項１９】
光電変換部、電荷電圧変換部、当該電荷電圧変換部を所定電位に設定するリセットトランジスタ、及び、前記電荷電圧変換部で変換された信号を読み出す増幅トランジスタを有する単位画素が２次元配列されてなる画素アレイ部と、
基準電圧を用いて前記単位画素から出力されるアナログ信号をデジタル信号に変換するアナログ-デジタル変換回路と
を備え、
前記基準電圧は、前記アナログ-デジタル変換回路の変換可能な入力電圧範囲の基準となる電圧である固体撮像装置の駆動に当たって、
第１の単位画素から前記電荷電圧変換部に蓄積あるいは保持された信号電荷に基づく信号レベルを読み出す前に、既に信号レベルが読み出された第２の単位画素から得られるリセットレベルを前記基準電圧として設定する
固体撮像装置の駆動方法。
【請求項２０】
光電変換部、電荷電圧変換部、当該電荷電圧変換部を所定電位に設定するリセットトランジスタ、及び、前記電荷電圧変換部で変換された信号を読み出す増幅トランジスタを有する単位画素が２次元配列されてなる画素アレイ部と、
基準電圧を用いて前記単位画素から出力される信号を処理する信号処理部と、
第１の単位画素から前記電荷電圧変換部に蓄積あるいは保持された信号電荷に基づく信号レベルを読み出す前に、既に信号レベルが読み出された第２の単位画素から得られるリセットレベルを、前記信号処理部の前記基準電圧として設定する設定部と
を備え、
前記信号処理部は、前記単位画素からアナログ信号で出力される前記信号レベル及び前記リセットレベルを増幅するアンプ回路であり、
前記基準電圧は、前記アンプ回路の増幅可能な入力電圧範囲の基準となる電圧である固体撮像装置の駆動に当たって、
第１の単位画素から前記電荷電圧変換部に蓄積あるいは保持された信号電荷に基づく信号レベルを読み出す前に、既に信号レベルが読み出された第２の単位画素から得られるリセットレベルを、前記信号処理部の前記基準電圧として設定する
固体撮像装置の駆動方法。
【請求項２１】
光電変換部、電荷電圧変換部、当該電荷電圧変換部を所定電位に設定するリセットトランジスタ、及び、前記電荷電圧変換部で変換された信号を読み出す増幅トランジスタを有する単位画素が２次元配列されてなる画素アレイ部と、
基準電圧を用いて前記単位画素から出力される信号を処理する信号処理部と、
第１の単位画素から前記電荷電圧変換部に蓄積あるいは保持された信号電荷に基づく信号レベルを読み出す前に、既に信号レベルが読み出された第２の単位画素から得られるリセットレベルを、前記信号処理部の前記基準電圧として設定する設定部と
を備え、
前記信号処理部は、前記単位画素からアナログ信号で出力される前記信号レベル及び前記リセットレベルをデジタル信号に変換するアナログ-デジタル変換回路であり、
前記基準電圧は、前記アナログ-デジタル変換回路の変換可能な入力電圧範囲の基準となる電圧である
固体撮像装置を有する電子機器。
【請求項２２】
光電変換部、電荷電圧変換部、当該電荷電圧変換部を所定電位に設定するリセットトランジスタ、及び、前記電荷電圧変換部で変換された信号を読み出す増幅トランジスタを有する単位画素が２次元配列されてなる画素アレイ部と、
基準電圧を用いて前記単位画素から出力される信号を処理する信号処理部と、
第１の単位画素から前記電荷電圧変換部に蓄積あるいは保持された信号電荷に基づく信号レベルを読み出す前に、既に信号レベルが読み出された第２の単位画素から得られるリセットレベルを、前記信号処理部の前記基準電圧として設定する設定部と
を備え、
前記信号処理部は、前記単位画素からアナログ信号で出力される前記信号レベル及び前記リセットレベルを増幅するアンプ回路であり、
前記基準電圧は、前記アンプ回路の増幅可能な入力電圧範囲の基準となる電圧である
固体撮像装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置の駆動方法、及び、電子機器に関する。
【背景技術】
【０００２】
光電変換部、電荷電圧変換部、及び、光電変換部で蓄積された電荷を電荷電圧変換部へ転送する転送ゲート部を含む単位画素によって構成される固体撮像装置では、一般的に、リセット動作時のノイズを除去するために、相関二重サンプリングによるノイズ除去処理が行わる。以下では、電荷電圧変換部をＦＤ（フローティング・ディフュージョン）部と記述する。ノイズ除去処理の方式としては、デジタル信号処理にて実行する方式と、アナログ信号処理にて実行する方式とがある。
【０００３】
ノイズ除去処理を例えばデジタル信号処理にて実行する固体撮像装置として、単位画素の行列状の配列に対して列毎にＡＤＣ(Analog-Digital Converter；アナログ−デジタル変換回路）を配置してなる列並列ＡＤＣ搭載の固体撮像装置が知られている（例えば、特許文献１参照）。
【０００４】
列並列ＡＤＣ搭載の固体撮像装置では、最初に読み出されるリセットレベルＶrstをＡＤ変換回路の基準電圧Ｖzrとして設定し、当該基準電圧Ｖzrを用いてリセットレベルＶrst及び信号レベルＶsigをＡＤ変換するようにしている。すなわち、基準電圧ＶzrをリセットレベルＶrstと等しくすることで、リセットレベルＶrstがノイズによって変動しても、信号電荷による画素の出力振幅|Ｖsig−Ｖrst|を安定してＡＤ変換回路の入力電圧範囲に収めることが可能となる。
【０００５】
ＡＤ変換回路の基準電圧Ｖzrは、一般的に、ＡＤ変換回路の入力電圧範囲に対して十分小さい範囲でしか調整できない。従って、ＡＤ変換回路の基準電圧Ｖzrとしては、リセットレベルＶrstのように、ばらつきの幅が安定して限られている信号が好ましい。逆に、信号レベルＶsigのように入射光量によって電圧が大きく振幅する信号は、ＡＤ変換回路の基準電圧Ｖzrとしては適さない。
【０００６】
上述した列並列ＡＤＣ搭載の固体撮像装置のように、従来の固体撮像装置におけるノイズ除去処理では、最初にリセットレベルＶrstを読み出し、当該リセットレベルＶrstの直後に信号レベルＶsigを読み出すことが前提となっている。一方で、リセットレベルＶrstを信号レベルＶsigの直前に読み出すことができない固体撮像装置では、ある単位画素の信号レベルＶsigをＡＤ変換する前に同一画素から基準電圧Ｖzrを取得することができない。
【０００７】
リセットレベルＶrstを信号レベルＶsigの直前に読み出すことができない固体撮像装置としては、次のようなものを例に挙げることができる。例えば、全画素一括の露光を実現すべく、光電変換部で発生した電荷を全画素同時にＦＤ部へ転送し、当該ＦＤ部で信号電荷が保持された状態から、順次読み出し動作を実行するグローバル露光機能を持つＣＭＯＳイメージセンサが挙げられる（例えば、特許文献２参照）。
【０００８】
他にも、リセットレベルＶrstを信号レベルＶsigの直前に読み出すことができない固体撮像装置として、光電変換部から転送される光電荷を電荷電圧変換部とは別に保持するメモリ部を有するＣＭＯＳイメージセンサ（例えば、特許文献３参照）が挙げられる。更に、ＰＮ接合で発生した光電荷を直接増幅トランジスタによって読み出すＣＭＯＳイメージセンサ（例えば、非特許文献１参照）や、有機光電変換膜を用いたイメージセンサ（例えば、特許文献４参照）などが挙げられる。
【０００９】
固体撮像装置においては、全画素一括での転送、あるいは露光開始時などにＦＤ部が一旦リセットされており、信号を読み出すタイミングでは既にＦＤ部に信号電荷が蓄積、あるいは保持されていることになる。このため、増幅トランジスタの閾値ばらつき等の固定パターンノイズを除去するには、図２４に示すように、信号レベルＶsigを読み出した後、ＦＤ部を所定電位に設定して、当該所定電位をリセットレベルＶrstとして読み出す必要がある。
【００１０】
しかし、全画素一括露光のために信号電荷がＦＤ部へ保持された状態で信号読み出しが実行される固体撮像装置や、ＦＤ部へ直接信号電荷が蓄積されて信号読み出しが実行される固体撮像装置では、信号レベルＶsigを読み出す直前にＦＤ部を所定電位に設定することができない。この場合、信号レベルをＡＤ変換する際の基準電圧を取得することができないため、外部印加や抵抗アレイ等で所定電圧を発生させ、当該所定電圧をＡＤ変換回路に基準電圧として供給するようにしている（例えば、特許文献５参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−３４００４４号公報
【特許文献２】特開２００１−２３８１３２号公報
【特許文献３】特開２００９−０２０１７２号公報
【特許文献４】特開２００８−２２８２６５号公報
【特許文献５】特開２００６−０２０１７２号公報
【非特許文献】
【００１２】
【非特許文献１】“128X128 CMOS PHOTODIODE-TYPE ACTIVE PIXEL,SENSOR WITH ON-CHIP TIMING,CONTROL AND SIGNAL CHAINELECTRONICS”SPIE,vol.2415,Charge-Coupled Devices and Solid State Optical Sensors V,paper no.34(1995)
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、リセットレベルには増幅トランジスタの閾値ばらつき等により、単位画素間でのばらつきだけでなく、単位画素の２次元配列における面内での空間的に大きな特性の揺らぎ（面内分布）による差異や、動作時の温度変化による経時変化が存在する。従って、リセットレベルに対して十分なマージンを確保する必要があるため、実際に取得すべき信号電荷の画素出力振幅に対して、これらの変動を加味した電圧範囲に、ＡＤ変換回路の変換可能な入力電圧範囲を拡大する必要がある。
【００１４】
図２５に、リセットレベルの縦方向（列方向）の面内分布の一例を示す。リセットレベルの隣接画素間における差異の他に、面内で大きな特性の揺らぎ（面内分布）が存在する。図２６に示すように、一定電圧を基準電圧として印加する場合、画素によって大きな誤差を発生するため、ＡＤ変換回路の入力電圧範囲を拡大する必要がある。
【００１５】
例えば、図２７は、信号振幅が最大−１Ｖである場合の、基準電圧に対するリセットレベル及び最大振幅時の信号レベルを示している。この場合は、リセットレベルから信号レベルまでの信号振幅がＰｅａｋ-ｔｏ-Ｐｅａｋで１Ｖであるのに対して、２Ｖ程度のＡＤ変換可能な入力電圧範囲が必要となる。更に、温度変化によってリセットレベルが上下に変動した場合、基準電圧は一定値であるため、図２８に示すように、更に入力電圧範囲を拡大する必要がある。
【００１６】
先述した、外部印加や抵抗アレイ等で所定電圧を発生させ、当該所定電圧をＡＤ変換回路に基準電圧として供給する従来技術では、基準電圧とリセットレベルとの相関が低いため、ＡＤ変換可能な入力電圧範囲が低下するという問題がある。更に、リセットレベルの画素ばらつきの面内分布や温度依存性などによっても、ＡＤ変換可能な入力電圧範囲が低下するという問題がある。
【００１７】
ここでは、ノイズ除去処理をデジタル信号処理にて実行する固体撮像装置において、ＡＤ変換回路の基準電圧の設定について説明したが、上述した問題点はデジタル信号処理の場合に限られるものではない。すなわち、基準電圧を用いて単位画素からのアナログ信号に対して信号処理を行う固体撮像装置（その詳細については後述する）においても、デジタル信号処理の場合と同様のことが言える。
【００１８】
そこで、本発明は、面内の大きな特性の揺らぎ（面内分布）の差異や、寄生容量の大きさに依存したオフセット成分を効果的に除去することが可能な固体撮像装置、当該固体撮像装置の駆動方法、及び、当該固体撮像装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明は、
光電変換部、電荷電圧変換部、当該電荷電圧変換部を所定電位に設定するリセットトランジスタ、及び、前記電荷電圧変換部で変換された信号を読み出す増幅トランジスタを有する単位画素が２次元配列されてなる画素アレイ部と、
基準電圧を用いて前記単位画素から出力される信号を処理する信号処理部と
を備えた固体撮像装置において、
第１の単位画素から前記電荷電圧変換部に蓄積あるいは保持された信号電荷に基づく信号レベルを読み出す前に、既に信号レベルが読み出された第２の単位画素から得られるリセットレベルを、前記信号処理部の前記基準電圧として設定する
構成を採っている。
【００２０】
第１の単位画素から信号レベルを読み出す前に、既に信号レベルが読み出された第２の単位画素から得られるリセットレベルを信号処理部の基準電圧として設定することで、リセットレベルを信号レベルの前に読み出すことができない固体撮像装置であっても基準電圧を設定できる。このときの基準電圧は、外部で生成した所定電圧を基準電圧とする場合に比べて、リセットレベルとの相関が高い。従って、面内の大きな特性の揺らぎ（面内分布）の差異や、寄生容量の大きさに依存したオフセット成分を効果的に除去することができる。
【発明の効果】
【００２１】
本発明によれば、面内の大きな特性の揺らぎ（面内分布）の差異や、寄生容量の大きさに依存したオフセット成分を効果的に除去することができるため、画素の出力振幅に対して、信号処理部の処理可能な入力電圧範囲に必要なマージンを低減することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１実施形態に係るＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。
【図２】単位画素の構成の一例を示す回路図である。
【図３】リセットレベル、信号レベルの順で読み出す場合の相関二重サンプリング動作の説明に供するタイミング波形図である。
【図４】最初に読み出されるリセットレベルをＡＤ変換回路の基準電圧として設定する場合の動作説明に供するタイミング波形図である。
【図５】２画素共有の場合の回路構成の一例を示す回路図である。
【図６】２画素共有の場合のレイアウトの一例を示す平面パターン図である。
【図７】ＡＤ変換回路で用いられる比較器の構成例を示す回路図である。
【図８】比較器の各部の波形を示すタイミング波形図である。
【図９】リセットレベルの面内分布と、直前の行のリセットレベルを用いた基準電圧を示す図である。
【図１０】必要なＡＤ変換回路の入力電圧範囲を狭めることが可能となることについての説明に供する図である。
【図１１】複数のレイアウト形状からなる画素が混在する場合のリセットレベルについての説明に供する図である。
【図１２】偶数行と奇数行でレイアウト形状が異なる画素パターンが適用されている場合のリセットレベルと面内分布についての説明に供する図である。
【図１３】直前に読み出しが完了した異なるレイアウト形状の画素からリセットレベルを読み出す場合についての説明に供する図である。
【図１４】直前に読み出しが完了した同一レイアウト形状画素を選択して、そのリセットレベルを基準電圧とする場合についての説明に供する図である。
【図１５】実施例１に係る駆動方法の説明に供するタイミング波形図である。
【図１６】実施例２に係る駆動方法の説明に供するタイミング波形図である。
【図１７】実施例３に係る駆動方法の説明に供するタイミング波形図である。
【図１８】本発明の第２実施形態に係るＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。
【図１９】カラムアンプ回路の具体的な回路例を示す回路図である。
【図２０】カラムアンプ回路の動作例を示すタイミング波形図である。
【図２１】光電変換部から転送される光電荷を電荷電圧変換部とは別に保持するメモリ部を有する、他の画素例１に係る単位画素の一例を示す構成図である。
【図２２】有機光電変換膜を用いた、他の画素例２に係る単位画素の一例を示す構成図である。
【図２３】本発明に係る電子機器、例えば撮像装置の構成の一例を示すブロック図である。
【図２４】固定パターンノイズを除去するには、信号レベルを読み出した後リセットレベルを読み出す必要があることについての説明に供する図である。
【図２５】リセットレベルの縦方向の面内分布の一例を示す図である。
【図２６】一定電圧を基準電圧として印加する場合、ＡＤ変換回路の入力電圧範囲を拡大する必要があることについての説明に供する図である。
【図２７】信号振幅が最大−１Ｖである場合の、基準電圧に対するリセットレベル及び最大振幅時の信号レベルを示す図である。
【図２８】温度変化によってリセットレベルが上下に変動した場合、入力電圧範囲を拡大する必要があることについての説明に供する図である。
【発明を実施するための形態】
【００２３】
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。尚、説明は以下の順序で行う。
１．第１実施形態（カラムＡＤ変換回路の例）
１−１．システム構成
１−２．画素構成
１−３．相関二重サンプリングによるノイズ除去処理
１−４．従来技術の説明
１−５．第１実施形態の特徴とする事項
２．第２実施形態（カラムアンプ回路の例）
２−１．システム構成
２−２．第２実施形態の特徴とする事項
３．他の画素構成
４．変形例
５．電子機器（撮像装置の例）
【００２４】
＜１．第１実施形態＞
［１−１．システム構成］
図１は、本発明の第１実施形態に係る固体撮像装置、例えばＸ−Ｙアドレス方式固体撮像装置の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。
【００２５】
図１に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０Aは、単位画素１１が多数配置されてなる画素アレイ部１２と、当該画素アレイ部１２の各画素１１を駆動する周辺の駆動系や信号処理系を有する。本例では、周辺の駆動系や信号処理系として、例えば、行走査部１３、カラム処理部１４A、参照信号生成部１５、列走査部１６、水平出力線１７、及び、タイミング制御部１８が設けられている。これらの駆動系や信号処理系は、画素アレイ部１２と同一の半導体基板（チップ）１９上に集積されている。
【００２６】
このシステム構成において、タイミング制御部１８は、マスタークロックＭＣＫに基づいて、行走査部１３、カラム処理部１４A、参照信号生成部１５、及び、列走査部１６などの動作の基準となるクロック信号や制御信号などを生成する。タイミング制御部１８で生成されたクロック信号や制御信号などは、行走査部１３、カラム処理部１４A、参照信号生成部１５、及び、列走査部１６などに対してそれらの駆動信号として与えられる。
【００２７】
画素アレイ部１２は、受光した光量に応じた光電荷を生成し、かつ、蓄積する光電変換部を有する単位画素（以下、単に「画素」と記述する場合もある）１１が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（即ち、水平方向）を言い、列方向とは画素列の画素の配列方向（即ち、垂直方向）を言う。
【００２８】
この画素アレイ部１２において、行列状の画素配置に対して、画素行毎に行制御線２１（２１-1〜２１-n）が行方向に沿って配線され、画素列ごとに列信号線２２（２２-1〜２２-m）が列方向に沿って配線されている。行制御線２１は、単位画素１１から読み出す際の制御を行うための制御信号を伝送する。図１では、行制御線２１について１本の配線として示しているが、１本に限られるものではない。行制御線２１-1〜２１-nの各一端は、行走査部１３の各行に対応した各出力端に接続されている。
【００２９】
行走査部１３は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１２の各画素１１を全画素同時あるいは行単位等で駆動する。すなわち、行走査部１３は、当該行走査部１３を制御するタイミング制御部１８と共に、画素アレイ部１２の各画素１１を駆動する駆動部を構成している。この行走査部１３はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００３０】
読出し走査系は、単位画素１１から信号を読み出すために、画素アレイ部１２の単位画素１１を行単位で順に選択走査する。単位画素１１から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００３１】
この掃出し走査系による掃出し走査により、読出し行の単位画素１１の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００３２】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素１１における光電荷の露光期間となる。
【００３３】
カラム処理部１４Aは、例えば、画素アレイ部１２の画素列毎、即ち、列信号線２２（２２-1〜２２-m）毎に１対１の対応関係をもって設けられたＡＤ（アナログ−デジタル）変換回路２３（２３-1〜２３-m）を有する。ＡＤ変換回路２３（２３-1〜２３-m）は、画素アレイ部１２の各単位画素１１から列毎に出力されるアナログ信号（画素信号）をデジタル信号に変換する。
【００３４】
参照信号生成部１５は、時間が経過するにつれて電圧値が階段状に変化する、所謂、ランプ（ＲＡＭＰ）波形の参照信号Ｖrefを生成する。参照信号生成部１５は、例えば、ＤＡＣ（デジタル−アナログ変換）回路を用いて構成することができる。尚、参照信号生成部１５としては、ＤＡＣ回路を用いた構成に限られるものではない。
【００３５】
参照信号生成部１５は、タイミング制御部１８から与えられる制御信号ＣＳ1による制御の下に、当該タイミング制御部１８から与えられるクロックＣＫに基づいてランプ波の参照信号Ｖrefを生成する。そして、参照信号生成部１５は、生成した参照信号Ｖrefをカラム処理部１４AのＡＤ変換回路２３-1〜２３-mに対して供給する。
【００３６】
ＡＤ変換回路２３-1〜２３-mは全て同じ構成となっている。ここでは、ＡＤ変換回路２３-mを例に挙げて説明するものとする。ＡＤ変換回路２３-mは、比較器３１、計数手段である例えばアップ／ダウンカウンタ（図中、「Ｕ／ＤＣＮＴ」と記している）３２、転送スイッチ３３、及び、メモリ装置３４を有する構成となっている。
【００３７】
比較器３１は、画素アレイ部１２のｍ列目の各単位画素１１から出力される画素信号に応じた列信号線２２-mの信号電圧Ｖoutと、参照信号生成部１５から供給されるランプ波の参照信号Ｖrefとを比較する。そして、比較器３１は、例えば、参照信号Ｖrefが信号電圧Ｖoutよりも大なるときに出力Ｖcoが“Ｈ”レベルになり、参照信号Ｖrefが信号電圧Ｖout以下のときに出力Ｖcoが“Ｌ”レベルになる。
【００３８】
アップ／ダウンカウンタ３２は非同期カウンタであり、タイミング制御部１８から与えられる制御信号ＣＳ2による制御の下に、当該タイミング制御部１８からクロックＣＫが参照信号生成部１５と同時に与えられる。そして、アップ／ダウンカウンタ３２は、クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことで、比較器３１での比較動作の開始から比較動作の終了までの比較期間を計測する。
【００３９】
転送スイッチ３３は、タイミング制御部１８から与えられる制御信号ＣＳ3による制御の下に、ある行の単位画素１１についてのアップ／ダウンカウンタ３２のカウント動作が完了した時点でオン（閉）状態となる。そして、転送スイッチ３３は、アップ／ダウンカウンタ３２のカウント結果をメモリ装置３４に転送する。
【００４０】
このようにして、画素アレイ部１２の各単位画素１１から列信号線２２-1〜２２-mを経由して画素列毎に供給されるアナログ信号について、ＡＤ変換回路２３（２３-1〜２３-m）において先ず比較器３１で比較動作が行われる。そして、アップ／ダウンカウンタ３２において、比較器３１での比較動作の開始から比較動作の終了までカウント動作を行うことで、アナログ信号がデジタル信号に変換されてメモリ装置３４（３４-1〜３４-m）に格納される。
【００４１】
列走査部１６は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１４AにおけるＡＤ変換回路２３-1〜２３-mの列アドレスや列走査の制御を行う。この列走査部１６による制御の下に、ＡＤ変換回路２３-1〜２３-mの各々でＡＤ変換されたデジタル信号は順に水平出力線１７に読み出され、当該水平出力線１７を経由して撮像データとして出力される。
【００４２】
尚、本発明には直接関連しないため特に図示しないが、水平出力線１７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。
【００４３】
上記構成の列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０Aは、画素アレイ部１２中の全画素１１に対して同一のタイミングで露光開始と露光終了とを実行するグローバル露光を採用している。このグローバル露光は、行走査部１３及びタイミング制御部１８からなる駆動部による駆動の下に実行される。グローバル露光を実現するグローバルシャッタ機能は、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途に用いて好適なシャッタ動作である。
【００４４】
尚、本例では、カラム処理部１４Aについて、ＡＤ変換回路２３が列信号線２２毎に１対１の対応関係をもって設けられた構成を例に挙げたが、１対１の対応関係の配置に限られるものではない。例えば、１つのＡＤ変換回路２３を複数の画素列で共有し、複数の画素列間で時分割にて使用する構成を採ることも可能である。
【００４５】
［１−２．画素構成］
図２は、単位画素１１の構成の一例を示す回路図である。図２に示すように、本構成例に係る単位画素１１は、光電変換部として例えばフォトダイオード４１を有している。単位画素１１は、フォトダイオード４１に加えて、例えば、電荷電圧変換部４２、転送トランジスタ（転送ゲート部）４３、リセットトランジスタ４４、増幅トランジスタ４５、及び、選択トランジスタ４６を有する構成となっている。
【００４６】
尚、ここでは、転送トランジスタ４３、リセットトランジスタ４４、増幅トランジスタ４５、及び、選択トランジスタ４６として、例えばＮチャネル型ＭＯＳトランジスタを用いている。但し、ここで例示した転送トランジスタ４３、リセットトランジスタ４４、増幅トランジスタ４５、及び、選択トランジスタ４６の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００４７】
この単位画素１１に対して、先述した行制御線２１（２１-1〜２１-n）として、複数の制御線が同一画素行の各画素に対して共通に配線される。図２では、図面の簡略化のために、複数の制御線については図示を省略している。複数の制御線は、行走査部１３の各画素行に対応した出力端に画素行単位で接続されている。行走査部１３は、複数の制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
【００４８】
フォトダイオード４１は、アノード電極が負側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード４１のカソード電極は、転送トランジスタ４３を介して増幅トランジスタ４５のゲート電極と電気的に接続されている。
【００４９】
増幅トランジスタ４５のゲート電極と電気的に繋がった領域は、電荷を電圧に変換する電荷電圧変換部４２である。以下、電荷電圧変換部４２をＦＤ（フローティング・ディフュージョン／浮遊拡散領域／不純物拡散領域）部４２と呼ぶ。
【００５０】
転送トランジスタ４３は、フォトダイオード４１のカソード電極とＦＤ部４２との間に接続されている。転送トランジスタ４３のゲート電極には、高レベル（例えば、Ｖddレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）となる転送信号ＴＲＧが行走査部１３から与えられる。転送トランジスタ４３は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード４１で光電変換され、蓄積された光電荷をＦＤ部４２に転送する。
【００５１】
リセットトランジスタ４４は、ドレイン電極がリセット電源Ｖrに、ソース電極がＦＤ部４２にそれぞれ接続されている。リセットトランジスタ４４のゲート電極には、Ｈｉｇｈアクティブのリセット信号ＲＳＴが行走査部１３から与えられる。リセットトランジスタ４４は、リセット信号ＲＳＴに応答して導通状態となることで、ＦＤ部４２の電荷をリセット電源Ｖrに捨てることによって当該ＦＤ部４２をリセットする。
【００５２】
増幅トランジスタ４５は、ゲート電極がＦＤ部４２に、ドレイン電極が画素電源Ｖddにそれぞれ接続されている。この増幅トランジスタ４５は、フォトダイオード４１での光電変換によって得られる信号を読み出す読出し回路であるソースフォロワの入力部となる。すなわち、増幅トランジスタ４５は、ソース電極が選択トランジスタ４６を介して列信号線２２に接続されることで、当該列信号線２２の一端に接続される電流源２４とソースフォロワを構成する。
【００５３】
選択トランジスタ４６は、例えば、ドレイン電極が増幅トランジスタ４５のソース電極に、ソース電極が列信号線２２にそれぞれ接続されている。選択トランジスタ４６のゲート電極には、Ｈｉｇｈアクティブの選択信号ＳＥＬが行走査部１３から与えられる。選択トランジスタ４６は、選択信号ＳＥＬに応答して導通状態となることで、単位画素１１を選択状態として増幅トランジスタ４５から出力される信号を列信号線２２に伝達する。
【００５４】
尚、選択トランジスタ４６については、画素電源Ｖddと増幅トランジスタ４５のドレイン電極との間に接続した回路構成を採ることも可能である。
【００５５】
［１−３．相関二重サンプリングによるノイズ除去処理］
上記構成の単位画素１１によって構成される固体撮像装置では、一般的に、リセット動作時のノイズを除去するために、相関二重サンプリングによるノイズ除去処理が行わる。図３に示すように、読み出しのため選択信号ＳＥＬで選択された単位画素１１は、リセット信号ＲＳＴに応答してＦＤ部４２をリセット電位Ｖrにリセットし、当該リセット電位ＶrをリセットレベルＶrstとして読み出す。続いて、転送信号ＴＲＧによって転送トランジスタ４３を駆動し、フォトダイオード４１に蓄積された電荷をＦＤ部４２へ転送し、当該電荷を信号レベルＶsigとして読み出す。
【００５６】
リセットレベルＶrst及び信号レベルＶsigには、熱雑音、寄生容量のカップリングによる雑音といった、リセット毎にランダムに発生するノイズ(Random Noise)が、ＦＤ部４２をリセット電位Ｖrにリセットした際に加わっている。これらのノイズとしては、ＦＤ部４２をリセットする度に異なるノイズが加わる。
【００５７】
リセットレベルＶrstを先に読み出す読み出し方式においては、リセットしたときに発生するランダムノイズはＦＤ部４２で保持されているため、信号電荷を加えて読み出された信号レベルＶsigには、リセットレベルＶrstと同じノイズ量が保持されている。このため、信号レベルＶsigからリセットレベルＶrstを減算する相関二重サンプリング動作を行うことで、これらのノイズを除去した信号を得ることが可能となる。
【００５８】
すなわち、相関二重サンプリング動作では、信号電荷をＦＤ部４２へ転送する前に、ＦＤ部４２をリセットしてリセットレベルを読み出すことが、これらのリセット・ノイズを除去できる条件となる。また、信号の読み出しに用いられる増幅トランジスタ４５の閾値ばらつき等、固定的に加わるノイズ(Fixed Pattern Noise)も除去することができる。
【００５９】
単位画素１１から読み出されたリセットレベルＶrst及び信号レベルＶsigは、ＡＤ変換回路２３においてデジタル信号に変換される。一般的に、ＡＤ変換回路２３の変換可能な入力電圧の範囲には制限があるため、単位画素１１から出力されるアナログ信号を、ＡＤ変換回路２３の入力電圧範囲に収まるよう設計する必要がある。
【００６０】
すなわち、リセットレベルＶrstから、取得すべき信号レベルＶsigまでの電圧範囲が、ＡＤ変換回路２３の入力電圧範囲内に収まっている必要がある。例えば、リセットレベルＶrstが３Ｖで、信号電荷による出力の振幅が−１Ｖであったとすると、取得すべき最大の信号レベルが２Ｖとなる。この場合、ＡＤ変換回路２３の変換可能な入力電圧範囲は２Ｖ〜３Ｖであればよいことになる。
【００６１】
しかし、実際には、増幅トランジスタ４５の閾値ばらつきや、列信号線２２との寄生容量によるオフセット等で、リセットレベルＶrstは画素毎に異なっている。例えば、２次元配列された単位画素１１のリセットレベルＶrstの平均値は３Ｖであっても、単位画素１１によって３．１Ｖや２．９ＶのリセットレベルＶrstを出力する可能性がある。この場合、信号電荷による振幅幅が一様に−１Ｖであったとしても、ＡＤ変換回路２３は１．９Ｖ〜３．１Ｖの入力電圧を変換可能でなくてはいけない。ＡＤ変換回路２３の変換可能な入力電圧範囲を広げることは、即ち、ＡＤ変換回路２３の基本性能を高めることに他ならず、電源電圧、消費電力、面積などが増加する要因となる。
【００６２】
このことから、ＡＤ変換回路２３の入力電圧範囲の幅は、信号電荷に基づく出力信号の振幅に近づけることが好ましい。そのため、ＡＤ変換回路２３の基準電圧、即ち、ＡＤ変換回路２３の変換可能な入力電圧範囲を設定する基準電圧を調整（シフト）する方法が採られる。基準電圧によってＡＤ変換回路２３の入力電圧範囲をシフトさせることで、画素の出力信号、即ち、ＡＤ変換回路２３の入力信号のオフセット成分を除去し、リセットレベルＶrstのばらつきによる必要な入力電圧範囲の拡大を回避することが可能となる。
【００６３】
［１−４．従来技術の説明］
特許文献1に記載の従来技術では、図４に示すように、最初に読み出されるリセットレベルＶrstを、制御信号ＰＡＺによる制御の下に、ＡＤ変換回路２３の基準電圧Ｖzrとして設定し、リセットレベルＶrst及び信号レベルＶsigをＡＤ変換するようにしている。すなわち、基準電圧ＶzrをリセットレベルＶrstと等しくすることで、リセットレベルＶrstがノイズによって変動しても、信号電荷による単位画素１１の出力振幅|Ｖsig−Ｖrst|を安定してＡＤ変換回路２３の入力電圧範囲に収めることが可能となる。
【００６４】
前にも述べたように、ＡＤ変換回路２３の基準電圧Ｖzrは、一般的に、ＡＤ変換回路２３の入力電圧範囲に対して十分小さい範囲でしか調整できない。従って、ＡＤ変換回路２３の基準電圧Ｖzrとしては、リセットレベルＶrstのように、ばらつきの幅が安定して限られている信号が好ましい。逆に、信号レベルＶsigのように入射光量によって電圧が大きく振幅する信号は、ＡＤ変換回路２３の基準電圧Ｖzrとしては適さない。
【００６５】
このように、特許文献1に記載の従来技術では、ノイズ除去処理に際して、最初にリセットレベルＶrstを読み出し、当該リセットレベルＶrstの直後に信号レベルＶsigを読み出すことが前提となっている。
【００６６】
［１−５．第１実施形態の特徴とする事項］
これに対して、第１実施形態に係るＣＭＯＳイメージセンサ１０Aは、全画素一括露光のために、信号電荷をＦＤ部４２に保持した状態で信号読み出しを実行する構成を採っている。すなわち、第１実施形態に係るＣＭＯＳイメージセンサ１０Aでは、リセットレベルＶrstを信号レベルＶsigの直前に読み出すことができない構成となっている。従って、ある単位画素の信号レベルＶsigをＡＤ変換する前に同一画素から基準電圧Ｖzrを取得することができない。
【００６７】
そこで、第１実施形態では、ある単位画素（第１の単位画素）の信号レベルの読み出し前に、既に信号レベルの読み出しが完了した単位画素（第２の単位画素）のＦＤ部４２のリセットレベルを読み出し、当該リセットレベルをＡＤ変換回路２３の基準電圧として設定する。この基準電圧は、ＡＤ変換回路２３の変換可能な入力電圧範囲の基準となる電圧である。そして、基準電圧を調整（シフト）することで、入力信号に対する入力電圧範囲が決まる。
【００６８】
具体的には、ある単位画素の信号レベルを読み出す直前に、例えば１行前の画素行を選択し、ＦＤ部４２をリセットすることで、リセットレベルを読み出してＡＤ変換回路２３の基準電圧として設定する。続いて、対象画素の信号レベルを読み出し、更にＦＤ部４２を所定電位にリセットして、そのリセットレベルをノイズレベルとして読み出す。ノイズ除去は、信号レベルから同一画素のリセットレベルを減算する(差分をとる)ことで実行される。このとき、ＡＤ変換回路２３の基準電圧は前の行の画素のリセットレベルで設定される。尚、ノイズ除去が不要な場合は最後のリセットレベルの読み出しを省略しても構わない。
【００６９】
リセットレベルを読み出すために選択される単位画素（第２の単位画素）としては、信号を読み出す対象画素（第１の単位画素）と、物理的に相関の高い画素であることが望ましい。ここで、物理的に相関の高い画素とは、レイアウト形状が同一である画素や、２次元配列上で近傍にある画素を指す。
【００７０】
物理的に相関の高い画素を選択することによって、２次元配列の空間的に大きな特性の揺らぎや、寄生容量の大きさに依存したオフセット成分を効果的に除去することが可能となる。例えば、レイアウト形状が同一である画素の２次元配列である場合には、直前に読み出された行(画素)のリセットレベルから基準電圧を取得するのが好ましい。
【００７１】
また、画素共有の場合など、偶数行と奇数行でレイアウト形状が異なる場合には、２行前の同一形状の行(画素)のリセットレベルから基準電圧を取得することが好ましい。より相関の高い配置及び物理形状の画素を基準電圧として選択することで、信号を読み出す画素のリセットレベルと基準電圧との誤差を低減することができる。
【００７２】
（画素共有）
図５は、画素共有の場合の回路構成の一例を示す回路図である。ここでは、一例として、同一の画素列において、隣接する２画素間で単位画素１１を構成する回路素子の一部を共有する場合の回路を例示しているが、この画素共有に限られるものではない。
【００７３】
この２画素共有の回路例の場合は、ＦＤ部４２、リセットトランジスタ４４、増幅トランジスタ４５、及び、選択トランジスタ４６を２画素間で共有することができる。具体的には、i番目の画素行の単位画素１１iのＦＤ部４２i、リセットトランジスタ４４i、増幅トランジスタ４５i、及び、選択トランジスタ４６iを、(i+1)番目の画素行の単位画素１１i+1との間で共有する。(i-2)番目の画素行の単位画素１１i-2のＦＤ部４２i-2、リセットトランジスタ４４i-2、増幅トランジスタ４５i-2、及び、選択トランジスタ４６i-2を、(i-1)番目の画素行の単位画素１１i-1との間で共有する。
【００７４】
２画素共有の回路例の場合のレイアウト（素子配置）の一例を図６に示す。例えば、i番目の画素行の単位画素１１iと、(i+1)番目の画素行の単位画素１１i+1との組み合わせでは、転送トランジスタ４３i，４３i+1の各々と、共有するＦＤ部４２iとの間の距離を等しくするには、２つの画素１１i，１１i+1間でレイアウト形状が異なることになる。そして、レイアウト形状が異なる２画素を単位とし、当該単位が繰り返して配列されるレイアウトとなる。従って、２画素共有の回路例の場合は、偶数行と奇数行でレイアウト形状が異なる場合のレイアウトとなる。
【００７５】
（ＡＤ変換回路で用いられる比較器）
図７は、ＡＤ変換回路２３で用いられる比較器３１の構成例を示す回路図である。本例に係る比較器３１は、ソース電極が共通に接続された差動対トランジスタ５１，５２と、そのソース共通ノードとグランドとの間に接続された電流源トランジスタ５３とを有している。差動対トランジスタ５１，５２及び電流源トランジスタ５３として、Ｎチャネル型のＭＯＳトランジスタが用いられている。
【００７６】
ＭＯＳトランジスタ５１のゲート電極には、単位画素１１から列信号線２２-mを通して供給される信号電圧Ｖoutが容量５４を介して与えられる。トランジスタ５２のゲート電極には、参照信号生成部１５で生成される階段波の参照信号Ｖrefが容量５５を介して与えられる。ＭＯＳトランジスタ５１のドレイン電極と電源Ｖddとの間には、Ｐチャネル型のＭＯＳトランジスタ５６が接続されている。ＭＯＳトランジスタ５２のドレイン電極と電源Ｖddとの間には、ダイオード接続構成、即ち、ゲート電極とドレイン電極とが共通に接続されたＰチャネル型のＭＯＳトランジスタ５７が接続されている。ＭＯＳトランジスタ５６，５７は、ゲート電極が互いに共通に接続されている。
【００７７】
ＭＯＳトランジスタ５１のゲート電極とドレイン電極との間には、Ｐチャネル型のＭＯＳトランジスタ５８が接続されている。ＭＯＳトランジスタ５２のゲート電極とドレイン電極との間にも、Ｐチャネル型のＭＯＳトランジスタ５９が接続されている。そして、これらＭＯＳトランジスタ５８，５９の各ゲート電極には、基準電圧を設定するための制御を行う制御信号ＰＡＺの反転信号が印加される。
【００７８】
制御信号ＰＡＺは、図１のタイミング制御部１８で生成される。この場合、タイミング制御部１８は、ＡＤ変換回路２３の基準電圧を設定する設定部としての機能を併せ持つことになる。
【００７９】
図８に、比較器３１の各部の波形、即ち、制御信号ＰＡＺ、参照信号Ｖref、列信号線２２-mの信号電圧Ｖout、及び、比較器３１の比較出力Ｖcoの各波形を示す。
【００８０】
ＡＤ変換回路２３の基準電圧は、制御信号ＰＡＺの反転信号がＭＯＳトランジスタ５８，５９の各ゲート電極に印加されることによって容量５４，５５に保持される。そして、比較器３１において、参照信号（参照電圧）Ｖrefと列信号線２２-mの信号電圧Ｖoutとが比較される。参照信号Ｖrefの変化に応じて、信号電圧Ｖoutとの比較結果Ｖcoが遷移するタイミングをデジタル信号として保持する。
【００８１】
制御信号ＰＡＺによって取得された参照信号Ｖref及び信号電圧Ｖoutの基準電圧から、それぞれ同じ振幅となったときに比較結果Ｖcoが遷移する。尚、本発明が適用されるＡＤ変換回路２３は、入力電圧範囲を調整する基準電圧の設定手段を有していれば、本構成に限るものではない。
【００８２】
（第１実施形態の作用、効果）
列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０Aにおいて、ある単位画素の信号レベルの読み出し前に、既に信号レベルの読み出しが完了した単位画素のリセットレベルを読み出してＡＤ変換回路２３の基準電圧とすることで、次のような作用、効果を得ることができる。すなわち、面内の大きな特性の揺らぎ（面内分布）の差異や、寄生容量の大きさに依存したオフセット成分を効果的に除去することができる。
【００８３】
図９に、リセットレベルの面内分布と、直前の行のリセットレベルを用いた基準電圧を示す。リセットレベルと基準電圧は異なる画素であるため誤差を有するが、面内の大きな特性の揺らぎ（面内分布）の差異や、寄生容量の大きさに依存したオフセット成分を効果的に除去することができる。従って、図１０に示すように、必要なＡＤ変換回路２３の入力電圧範囲を狭めることが可能である。温度変動に対してリセットレベルが変動した場合も、基準電圧がリセットレベルの変動に追従するため、ＡＤ変換回路２３の入力電圧範囲を拡大する必要がない。
【００８４】
複数のレイアウト形状からなる画素が混在する場合、リセットレベルは図１１に示すように、レイアウト形状に起因する傾向の違いが発生する。例えば、偶数行と奇数行でレイアウト形状が異なる画素パターンが適用されている場合、図１２に示すように、それぞれが異なるリセットレベルと面内分布を有する。
【００８５】
このため、直前に読み出しが完了した異なるレイアウト形状の画素からリセットレベルを読み出すと、図１３に示すように、リセットレベルと基準電圧との差を低減する効果が低くなる。そこで、直前に読み出しが完了した同一レイアウト形状の画素を選択して、そのリセットレベルを基準電圧とすることで、リセットレベルと基準電圧の相関を高めることが可能となり、図１４に示すように、リセットレベルと基準電圧との差を効果的に低減することができる。
【００８６】
これにより、画素の出力振幅に対して、ＡＤ変換回路２３の変換可能な入力電圧範囲に必要なマージンを低減することが可能となる。そして、当該入力電圧範囲に必要なマージンを低減できることにより、ＡＤ変換回路２３の電源電圧の低電圧化や低消費電力化を図ることができる。
【００８７】
以下に、ある単位画素の信号レベルの読み出し前に、既に信号レベルの読み出しが完了した単位画素のＦＤ部４２のリセットレベルを読み出し、当該リセットレベルをＡＤ変換回路２３の基準電圧として設定するための具体的な実施例について説明する。
【００８８】
（実施例1）
図１５は、実施例1に係る駆動方法の説明に供するタイミング波形図である。図１５に示すように、i番目の画素行の画素の信号を読み出す際、直前に読み出された(i-1)番目の画素行を選択し、ＦＤ部４２をリセット電位Ｖrにリセットする。そして、リセットレベルＶrst_i-1を読み出して、当該リセットレベルＶrst_i-1をＡＤ変換回路２３の基準電圧Ｖzrとして設定する。
【００８９】
続いて、i番目の画素行を選択し、信号レベルＶsig_iを読み出してＡＤ変換を実行し、その後、i番目の画素行の画素のＦＤ部４２をリセット電位Ｖrにリセットして、リセットレベルＶrst_iをノイズレベルとして読み出し、ＡＤ変換を実行する。このＡＤ変換を行う際に、信号レベルＶsig_iからリセットレベルＶrst_iを減算する相関二重サンプリングによるノイズ除去処理が実行される。
【００９０】
この相関二重サンプリングの動作シーケンスについて、図１のシステム構成を参照して説明する。
【００９１】
先ず、階段波の参照信号Ｖrefが参照信号生成部１５から比較器３１に入力されると同時に、タイミング制御回路１８からアップ／ダウンカウンタ３２に対してクロックＣＫが与えられる。これにより、アップ／ダウンカウンタ３２では１回目の読み出し動作時の比較器３１での比較時間が、例えばアップカウント動作によって計測される。
【００９２】
そして、参照信号Ｖrefと列信号線２２-1〜２２-mの信号電圧Ｖoutとが等しくなったときに比較器３１の出力Ｖcoは“Ｈ”レベルから“Ｌ”レベルへ反転する。この比較器３１の比較出力Ｖcoの極性反転を受けて、アップ／ダウンカウンタ３２は、アップカウント動作を停止して比較器３１での1回目の比較期間に応じたカウント値を保持する。この１回目の読み出し動作では、単位画素１１のリセットレベルＶrst_iを含む、単位画素１１毎の入射光量に応じた信号レベルＶsig_iが読み出される。
【００９３】
２回目の読み出し動作では、リセットレベルＶrst_iが、１回目の信号レベルＶsig_iの読み出し動作と同様の動作によってノイズレベルとして読み出される。すなわち、選択行ｉの単位画素１１から列信号線２２-1〜２２-mへの２回目の読み出しが安定した後、参照信号生成部１５から参照信号ＶrefがＡＤ変換回路２３-1〜２３-mの各比較器３１に与えられることで、比較器３１において比較動作が行われる。これと同時に、比較器３１での２回目の比較時間が、アップ／ダウンカウンタ３２において１回目とは逆方向のカウント動作、即ち、ダウンカウント動作によって計測される。
【００９４】
このように、アップ／ダウンカウンタ３２のカウント動作を１回目に例えばアップカウント動作とし、２回目に逆方向のダウンカウント動作とすることにより、当該アップ／ダウンカウンタ３２内で自動的に（１回目の比較期間）−（２回目の比較期間）の減算処理が行われる。そして、参照信号Ｖrefと列信号線２２-1〜２２-mの信号電圧Ｖoutとが等しくなったときに比較器３１の比較出力Ｖcoが極性反転し、この極性反転を受けてアップ／ダウンカウンタ３２のカウント動作が停止する。その結果、アップ／ダウンカウンタ３２には、（１回目の比較期間）−（２回目の比較期間）の減算処理の結果に応じたカウント値が保持される。
【００９５】
（１回目の比較期間）−（２回目の比較期間）＝（信号レベルＶsig_i＋リセットレベルＶrst_i）−（リセットレベルＶrst_i）＝（信号レベルＶsig_i）である。以上の２回の読み出し動作とアップ／ダウンカウンタ３２での減算処理により、単位画素１１毎のばらつきを含んだリセットレベルＶrst_iが除去されるため、単位画素１１毎の入射光量に応じた信号レベルＶsig_iを取り出すことができる。以上が、相関二重サンプリングの動作シーケンスである。
【００９６】
本実施例では、図１５のタイミング波形図から明らかなように、(i-1)番目の画素行の読み出し期間から、i番目の画素行の基準電圧設定期間に移行する際に、選択信号ＳＥＬを一度非アクティブ状態にしている。但し、１行前の画素行を選択し、その画素行のリセットレベルを読み出してＡＤ変換回路２３の基準電圧として設定する場合には、選択信号ＳＥＬをアクティブ状態のままにすることが可能である。一度非アクティブ状態にする期間を省くことで、当該期間を短縮できる分だけ動作の高速化を図ることができる利点がある。
【００９７】
（実施例２）
図１６は、実施例２に係る駆動方法の説明に供するタイミング波形図である。基本的な動作は、実施例１の場合と同じである。実施例１の場合と異なるところは、ＡＤ変換回路２３の基準電圧を読み出す際、ＦＤ部４２をリセット電位Ｖrにリセットする動作を省略している点である。
【００９８】
ＡＤ変換回路２３の基準電圧を読み出すべく選択された画素は、既に信号レベルの読み出し後にリセットレベルを読み出すべくＦＤ部４２がリセット電位Ｖrにリセットされているため、基準電圧を得る際にＦＤ部４２をリセットする動作を省略することができる。このように、ＡＤ変換回路２３の基準電圧を読み出す際、ＦＤ部４２をリセットする動作を省略することで、動作の高速化を図ることができる。
【００９９】
但し、ＦＤ部４２にて発生するリーク電流等により、時間の経過による電圧変動が大きい場合は、基準電圧を読み出す際ＦＤ部４２をリセット電位Ｖrに再度リセットする実施例１の方が、実施例２よりも好ましい。
【０１００】
（実施例３）
図１７は、実施例３に係る駆動方法の説明に供するタイミング波形図である。図１７に示すように、ｐ行前に読み出された(i-p)行目の画素行を選択し、ＦＤ部４２をリセット電位Ｖrにリセットして読み出したリセットレベルＶrst_i-pをＡＤ変換回路２３の基準電圧Ｖzrとして設定する。続いて、i番目の画素行を選択し、信号レベルＶsig_iを読み出してＡＤ変換を実行する。その後、i番目の画素行の画素のＦＤ部４２をリセット電位Ｖrにリセットして、リセットレベルＶrst_iをノイズレベルとして読み出し、ＡＤ変換を実行する。
【０１０１】
例えば、複数のレイアウト形状の画素が混在する２次元配列において、同一のレイアウト形状の画素が２行前である場合はｐ＝２、４行前である場合はｐ＝４とするのが好ましい。但し、例えば偶数行、奇数行で２種類のレイアウト形状が混在していた場合に、ｐ＝２に限るものではなく、ｐ＝４であっても同一レイアウト形状の画素が選択可能であるため、効果は得られる。特に、配線形状や駆動順番の違いにより、ｐ＝２の画素がノイズの影響を受けやすい場合などには、ｐ＝４の画素を基準電圧として用いることで、より高い効果が得られる場合がある。
【０１０２】
＜２．第２実施形態＞
［２−１．システム構成］
図１８は、本発明の第２実施形態に係るＣＭＯＳイメージセンサの構成の概略を示すシステム構成図であり、図中、図１と同等部位には同一符号を付して示している。
【０１０３】
図１８に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０Bは、画素アレイ部１２に加えて、その周辺回路として、例えば、行走査部１３、カラム処理部１４B、参照信号生成部１５、列走査部１６、水平出力線１７、及び、タイミング制御部１８を有する。ＣＭＯＳイメージセンサ１０Bにおいては、カラム処理部１４Bが第１実施形態のカラム処理部１４Aと構成を異にしているだけであり、行走査部１３、参照信号生成部１５、列走査部１６、水平出力線１７、及び、タイミング制御部１８については、基本的に、第１実施形態と同じである。
【０１０４】
カラム処理部１４Bは、例えば、画素アレイ部１２の画素列毎、即ち、列信号線２２（２２-1〜２２-m）毎に１対１の対応関係をもって設けられたカラムアンプ回路２５（２５-1〜２５-m）を有する。カラムアンプ回路２５（２５-1〜２５-m）は、画素アレイ部１２の各単位画素１１から列毎に出力されるアナログ信号に対して増幅処理を行うとともに、信号レベルとリセットレベルとの差分をとる相関二重サンプリング処理を行う。
【０１０５】
カラムアンプ回路２５-1〜２５-mは全て同じ構成となっている。ここでは、カラムアンプ回路２５-mを例に挙げて説明するものとする。カラムアンプ回路２５-mは、反転増幅器６１、入力容量６２、帰還容量６３、制御スイッチ６４、及び、水平選択スイッチ６５を有する構成となっている。そして、カラムアンプ回路２５-mは、列信号線２２-mを介して単位画素１１から供給される信号電圧Ｖoutを増幅してアナログ信号Ｖampとして出力する。
【０１０６】
尚、本例では、カラム処理部１４Bについて、カラムアンプ回路２５が列信号線２２毎に１対１の対応関係をもって設けられた構成を例に挙げたが、１対１の対応関係の配置に限られるものではない。例えば、１つのカラムアンプ回路２５を複数の画素列で共有し、複数の画素列間で時分割にて使用する構成とすることも可能である。
【０１０７】
図１９は、カラムアンプ回路２５の具体的な回路例を示す回路図である。図２０に、カラムアンプ回路２５の動作例を示す。ＡＤ変換回路２３の場合と同様に、制御信号ＰＡＺによる制御の下に、制御スイッチ６４によって反転増幅器６１の入出力端間を短絡することで、カラムアンプ回路２５の基準電圧を取得する。
【０１０８】
カラムアンプ回路２５では、取得した基準電圧からの差分ΔＶoutが、アナログ信号Ｖampの振幅として得られる。カラムアンプ回路２５において、入力容量６２の容量値をＣin、帰還容量６３の容量値をＣgとすると、アナログ信号Ｖampは、容量値Ｃinと容量値Ｃgとの比であるＣin／Ｃg倍される。
【０１０９】
［２−２．第２実施形態の特徴とする事項］
第２実施形態に係るＣＭＯＳイメージセンサ１０Bも、第１実施形態に係るＣＭＯＳイメージセンサ１０Aと同様に、全画素一括露光のために、信号電荷をＦＤ部４２に保持した状態で信号読み出しを実行する構成を採っている。そして、カラムアンプ回路２５においても、ＡＤ変換回路２３の場合と同様に、信号レベルとリセットレベルの両方を処理するために、最初にリセットレベルに対して基準電圧の取得が必要となる。
【０１１０】
そこで、第２実施形態においても、第１実施形態と同様に、ある単位画素の信号レベルの読み出し前に、既に信号レベルの読み出しが完了した単位画素のＦＤ部４２のリセットレベルを読み出し、当該リセットレベルをカラムアンプ回路２５の基準電圧として設定する。この基準電圧は、カラムアンプ回路２５の増幅可能な入力電圧範囲の基準となる電圧である。そして、基準電圧を調整（シフト）することで、入力信号に対する入力電圧範囲が決まる。
【０１１１】
このように、信号レベルの読み出し前に、既に信号レベルの読み出しが完了した単位画素のＦＤ部４２のリセットレベルを読み出し、当該リセットレベルをカラムアンプ回路２５の基準電圧として設定することで、第１実施形態の場合と同様の作用、効果を得ることができる。また、既に信号レベルの読み出しが完了した単位画素のＦＤ部４２のリセットレベルをカラムアンプ回路２５の基準電圧として設定するための実施例としても、先述した実施例１乃至実施例３を適用することができる。
【０１１２】
＜３．他の画素構成＞
第１、第２実施形態においては、リセットレベルを信号レベルの前に読み出すことができない固体撮像装置として、グローバル露光機能を持つＣＭＯＳイメージセンサ１０A，１０Bを例に挙げた。このグローバル露光機能を持つＣＭＯＳイメージセンサ１０A，１０Bは、全画素一括の露光を実現すべく、フォトダイオード４１で発生した電荷を全画素同時にＦＤ部４２へ転送し、当該ＦＤ部４２で信号電荷が保持された状態から、順次読み出し動作を実行する。
【０１１３】
但し、リセットレベルを信号レベルの前に読み出すことができない固体撮像装置としては、グローバル露光機能を持つＣＭＯＳイメージセンサ１０A，１０Bに限られるものではない。他にも、光電変換部から転送される光電荷を電荷電圧変換部とは別に保持するメモリ部を有する単位画素によって構成されるＣＭＯＳイメージセンサや、有機光電変換膜を用いた単位画素によって構成されるイメージセンサなどを挙げることができる。
【０１１４】
（他の画素例１）
図２１は、光電変換部から転送される光電荷を電荷電圧変換部とは別に保持するメモリ部を有する、他の画素例１に係る単位画素の一例を示す構成図であり、図中、図２と同等部位には同一符号を付して示している。
【０１１５】
他の画素例１に係る単位画素１１Aにおいて、フォトダイオード４１は、例えば、Ｎ型基板６１上に形成されたＰ型ウェル層６２に対し、Ｐ型不純物層６３を基板表層部に形成してＮ型埋め込み層６４を埋め込むことによって形成される埋込み型フォトダイオードである。
【０１１６】
単位画素１１Aは、埋込み型フォトダイオード４１に加えて、第１転送ゲート部４７、メモリ部（ＭＥＭ）４８、第２転送ゲート部４３、及び、ＦＤ部４２を有する構成となっている。メモリ部４８及びＦＤ部４２は遮光されている。
【０１１７】
第１転送ゲート部４７は、埋込み型フォトダイオード４１で光電変換され、その内部に蓄積された電荷を、転送信号ＴＲＸがゲート電極４７Aに印加されることによって転送する。メモリ部４８は、ゲート電極４７Aの下に形成されたＮ型の埋込みチャネル６５によって形成され、第１転送ゲート部４７によってフォトダイオード４１から転送された電荷を蓄積する。メモリ部４８が埋込みチャネル６５によって形成されていることで、Ｓｉ−ＳｉＯ2界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。
【０１１８】
このメモリ部４８において、その上部にゲート電極４７Aを配置し、当該ゲート電極４７Aに転送信号ＴＲＸを印加することでメモリ部４８に変調をかけることができる。すなわち、ゲート電極４７Aに転送信号ＴＲＸが印加されることで、メモリ部４８のポテンシャルが深くなる。これにより、メモリ部４８の飽和電荷量を、変調を掛けない場合よりも増やすことができる。
【０１１９】
ゲート電極４７Aの下のフォトダイオード４１とメモリ部４８との境界部分には、Ｎ−の不純物拡散領域６９を設けることによってオーバーフローパス６０が形成されている。このオーバーフローパス６０は、低照度での発生電荷を優先的にフォトダイオード４１に蓄積する手段として用いられる。具体的には、フォトダイオード４１で発生し、オーバーフローパス６０のポテンシャルを超えた電荷は、自動的にメモリ部４８に溢れ出て当該メモリ部４８に蓄積される。換言すれば、オーバーフローパス６０のポテンシャル以下の発生電荷についてはフォトダイオード４１に蓄積される。
【０１２０】
第２転送ゲート部４３は、メモリ部４８に蓄積された電荷を、ゲート電極４３Aに転送信号ＴＲＧが印加されることによって転送する。ＦＤ部４２は、Ｎ型層からなる電荷電圧変換部であり、第２転送ゲート部４３によってメモリ部４８から転送された電荷を電圧に変換する。
【０１２１】
このように、フォトダイオード４１から転送される信号電荷をＦＤ部４２とは別に保持するメモリ部４８を有する、他の画素例１に係る単位画素１１Aによって構成されるＣＭＯＳイメージセンサの場合も、リセットレベルを信号レベルの前に読み出すことができない。従って、他の画素例１に係る単位画素１１Aによって構成されるＣＭＯＳイメージセンサに対しても、先述した第１，第２実施形態を適用することで、所期の目的を達成することができる。
【０１２２】
（他の画素例２）
図２２は、有機光電変換膜を用いた、他の画素例２に係る単位画素の一例を示す構成図であり、図中、図２と同等部位には同一符号を付して示している。
【０１２３】
他の画素例２に係る単位画素１１Bにおいて、有機光電変換膜７１は上部電極７２と下部電極７３で挟まれている。少なくとも下部電極７３は画素毎に分割され、透明性の高い電極が使われることが多い。そして、上部電極７２に対してバイアス電源７４によりバイアス電圧Ｖbが印加されている。
【０１２４】
有機光電変換膜７１での光電変換によって発生した電荷はＦＤ部４２に蓄積される。ＦＤ部４２の電荷は、増幅トランジスタ４５を含む読み出し回路を介して列信号線２２から電圧として読み出される。ＦＤ部４２は、リセットトランジスタ４４によりドレイン電位Ｖrに設定される。そして、リセットトランジスタ４４のドレイン電位Ｖrは、ＦＤ部４２の空乏化されたリセットトランジスタ４４側のポテンシャルよりも低い電圧Ｖr1から高い電圧Ｖr2へ遷移させることが可能となっている。
【０１２５】
このように、有機光電変換膜７１を用いた、他の画素例２に係る単位画素１１Bによって構成されるイメージセンサの場合も、リセットレベルを信号レベルの前に読み出すことができない。従って、他の画素例２に係る単位画素１１Bによって構成されるイメージセンサに対しても、先述した第１，第２実施形態を適用することで、所期の目的を達成することができる。
【０１２６】
＜４．変形例＞
【０１２７】
上記各実施形態では、単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本発明はＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本発明は、単位画素が行列状に２次元配置されてなるＸ−Ｙアドレス方式の固体撮像装置全般に対して適用可能である。
【０１２８】
また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置全般に対して適用可能である。
【０１２９】
尚、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１３０】
＜５．電子機器＞
本発明は、固体撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。画像取込部に固体撮像装置を用いる電子機器には、画像読取部に固体撮像装置を用いる複写機も含まれる。尚、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【０１３１】
（撮像装置）
図２３は、本発明に係る電子機器、例えば撮像装置の構成の一例を示すブロック図である。
【０１３２】
図２３に示すように、本発明に係る撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子（撮像デバイス）１０２、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７及び電源系１０８等を有する。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７及び電源系１０８がバスライン１０９を介して相互に接続されている。
【０１３３】
レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
【０１３４】
表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１３５】
操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６及び操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１３６】
上記の構成の撮像装置は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置として用いることができる。そして、当該撮像装置において、撮像素子１０２として、先述した各実施形態に係るＣＭＯＳイメージセンサ１０A，１０B等の固体撮像装置を用いることで、次のような作用効果を得ることができる。
【０１３７】
すなわち、先述した各実施形態に係るＣＭＯＳイメージセンサ１０A，１０Bは、グローバル露光によって歪みのない撮像を実現できる。従って、画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途に用いて好適な撮像装置として実現出来る。
【０１３８】
また、先述した各実施形態に係るＣＭＯＳイメージセンサ１０A，１０Bは、面内の大きな特性の揺らぎ（面内分布）の差異や、寄生容量の大きさに依存したオフセット成分を効果的に除去することができる。これにより、画素の出力振幅に対して、信号処理部の処理可能な入力電圧範囲に必要なマージンを低減することが可能となるため、信号処理部の電源電圧の低電圧化や低消費電力化を図ることができる。従って、各種電子機器の低電圧化や低消費電力化に寄与できる。
【符号の説明】
【０１３９】
１０A，１０B…ＣＭＯＳイメージセンサ、１１，１１A，１１B…単位画素、１２…画素アレイ部、１３…行走査部、１４A，１４B…カラム処理部、１５…参照信号生成部、１６…列走査部、１７…水平出力線、１８…タイミング制御部、２１（２１-1〜２１-n）…行制御線、２２（２２-1〜２２-m）…列信号線、２３（２３-1〜２３-m）…ＡＤ変換回路、２４…電流源、２５（２５-1〜２５-m）…カラムアンプ回路、３１…比較器、３２…アップ／ダウンカウンタ、３３…転送スイッチ、３４…メモリ、４１…フォトダイオード、４２…電荷電圧変換部、４３…転送トランジスタ（転送ゲート部）、４４…リセットトランジスタ、４５…増幅トランジスタ、４６…選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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