(57)【特許請求の範囲】
【請求項１】
アクティブデバイスに接続されたボンディングパッドの下方に複合誘電体領域（ＣＤＲ）を組み込んだ電子素子において、
第１の熱膨張係数を有するとともに、アクティブデバイス領域およびボンドパッド領域を備える半導体基板と、
前記ボンドパッド領域に設けられるとともに、第２の熱膨張係数を有している絶縁性材料からなる、誘電体領域と、
前記誘電体領域内部に設けられ、前記第２の熱膨張係数より低い第３の熱膨張係数を有した、非結晶のさらなる材料からなる複数の介在物と、
前記介在物の上方にある、さらなる誘電体領域と、
前記ボンドパッド領域の上方に設けられ、かつ前記さらなる誘電体領域の上に重なる前記ボンディングパッドであって、前記誘電体領域と前記さらなる誘電体領域は前記介在物を前記基板及び前記ボンディングパッドから電気的に絶縁する、前記ボンディングパッドと、
前記アクティブデバイス領域内に前記複合誘電体領域に隣接して設けられ、相互接続部によって前記ボンドパッドに電気的に接続した第１の端子を有する、アクティブデバイスとを備える、電子素子。
【請求項２】
前記基板は、シリコン、ゲルマニウム、またはその組み合わせからなり、
前記介在物は、シリコン、ゲルマニウム、またはその組み合わせからなる、請求項１に記載の電子素子。
【請求項３】
前記介在物は０．２〜５．０マイクロメートルの範囲の幅を有する、請求項１に記載の電子素子。
【請求項４】
前記介在物は、一定の幅、及び前記介在物の前記幅の１３〜１６倍の中心線対中心間隔を有する、請求項３に記載の電子素子。
【請求項５】
前記介在物のアスペクト比は２〜２００の範囲にある、請求項１に記載の電子素子。
【請求項６】
前記複数の介在物は互いに長手方向が平行となるように設けられる、請求項１に記載の電子素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体（ＳＣ）装置、集積回路（ＩＣ）、及びその製造方法に関し、特により詳細には、無線周波数（ＲＳ）を提供する構成及び方法、ボンドパッドフィーチャの下に絶縁体からなる溝を埋めこんだＩＣに関する。
【背景技術】
【０００２】
無線周波数（ＲＦ）電力装置及び集積回路（ＩＣ）の性能は、その装置またはICへの接続部に伴う端子インピーダンスに、特に影響されやすい。金属酸化膜半導体（ＭＯＳ）電界効果トランジスタ（ＭＯＳＦＥＴ）及び横方向拡散金属酸化膜半導体（ＬＤＭＯＳ）電界効果トランジスタ（ＦＥＴ）の場合に特に該当し、アクティブデバイスの性能を高めるために、低抵抗基板（例えば、＜０．１オーム・センチ）が使用されることが多い。そのような低抵抗基板への電磁（Ｅ−Ｍ）カップリングでは、そういったデバイスの入出力（Ｉ／Ｏ）端子で所望インピーダンス整合を提供し、所望の電気出力及び電力効率を維持することは困難または不可能である。また、こういったＥ−Ｍカップリングは、基板内の渦電流損失を起こし、デバイス及びＩＣ性能をさらに低下させる。周辺の増加及び周波数の増加を伴い真性デバイスインピーダンスが落ち、端子接続部（例えば、ボンドパッド）のサイズが増加しＥ−Ｍ損失が増加するため、この問題は、高周辺デバイスとより高い周波数（例えば、１ＧＨｚより大きい）デバイスの場合はより深刻となる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
図１では、電界効果トランジスタ（ＦＥＴ）２４（例えばＭＯＳＦＥＴ）の概略を示す電気回路ブロック図１０を示す。ＦＥＴ２４のゲート１４は、入力相互接続部１３によって入力ボンドパッド（ＩＰＢＰ）１２に接続し、ＦＥＴ２４のドレイン１６は出力相互接続部４１によって出力ボンドパッド３５（ＯＰ−ＢＰ）に接続する。ＲＦ周波数で、相互接続部１３、４１は、送電線として機能することが可能であり、従って入力送電線（ＩＰ−ＴＬ）１３及び出力送電線（ＯＰ−ＴＬ）４１であるといえる。外部接続部１１（すなわち、ワイヤボンドまたは他の相互接続部）は入力ボンドパッド（ＩＰ−ＢＰ）で入力インピーダンスＺ‘ｉｎを与え、外部接続部１９（すなわち、ワイヤボンドまたは他の相互接続部）は出力ボンドパッド（ＯＰ−ＢＰ）３５における出力インピーダンスＺ’ｏｕｔを与える。入力相互接続部（例えば、送電線（ＩＰ−ＴＬ））１３はボンドパッド（ＩＮ−ＢＰ）をゲート１４で固有入力インピーダンスＺｉｎを有するＭＯＳＦＥＴ２４に接続し、外部相互接続部（すなわち、送電線（ＯＰ−ＴＬ））４１はドレイン１６で固有出力インピーダンスＺｏｕｔを有するＦＥＴ２４のドレイン出力部１６を出力ボンドパッド（ＯＰ−ＢＰ）３５に接続する。図２は、図１のブロック図１０の簡略した等価回路図１０’を示す。コンダクタンスＧ１、Ｇ２、キャパシタンスＣ１、Ｃ２、インダクタンスＬ１、レジスタンスＲ１はＩＮ−ＢＰ１２を表す。コンダクタンスＧ３、Ｇ４、キャパシタンスＣ３、Ｃ４、インダクタンスＬ２、レジスタンスＲ２はＩＮ−ＴＬ１３を表す。固有インピーダンスＺｉｎ、Ｚｏｕｔ、増幅器Ａはトランジスタ２４によって表される。コンダクタンスＧ５、Ｇ６、キャパシタンスＣ５、Ｃ６、インダクタンスＬ３、レジスタンスＲ３はＯＰ−ＴＬ４１を表す。コンダクタンスＧ７、Ｇ８、キャパシタンスＣ７、Ｃ８、インダクタンスＬ４、レジスタンスＲ４はＯＰ−ＢＰ３５を表す。
【０００４】
固有トランジスタ端子インピーダンスＺｉｎ、Ｚｏｕｔは、ゲート周囲及び周波数の増加に伴って縮小されるので、作動の周波数またはトランジスタ２４のゲート周囲が増大すると、固有トランジスタ端子インピーダンスＺｉｎ、Ｚｏｕｔは小さくなる。ゲート周囲は、ゲート幅とゲート長の合計の二倍であって、ここで、ゲート長とチャネル長の小さい差は無視する。実際にはより多くのＦＥＴが同時に並列に作動するので、ゲート周囲はパワー処理能力の増加に伴って増加する。このことは、並列に接続した複数の「フィンガー」を使用する複数のＦＥＴで見られ、各フィンガーは個別ＦＥＴを構成する。従って、固有インピーダンスの低下は、より高い電力及び／またはより高い周波数で、特に、１ＧＨＺまたはそれ以上で、デバイスが作動する必要性に直接関連している。固有Ｚｉｎ、Ｚｏｕｔが小さくなるにつれて、図１、２、で示す相互接続部（すなわち、ＩＰ−ＴＬ１３、ＯＰ−ＴＬ４１）及びボンドパッド（すなわち、ＩＰ−ＢＰ１２、ＯＰ−ＢＰ３５）の寄生インピーダンスは支配的になる可能性があるので、エネルギーをデバイス２４に効率的に出し入れするのは困難である。寄生インピーダンスは信号を奪う分圧器として機能する可能性もある。例えば、図２を参照すると、端子１１に存在し、トランジスタ２４を駆動するためにゲート１４に現われる入力信号部分は、ＺｉｎをＺ（ＩＮ−ＢＰ）＋Ｚ（ＩＰ−ＴＬ）とＺｉｎの合計で割ることによって求められる比で表され、ここで、Ｚ（ＩＮ−ＢＰ）は入力ボンドパッド（ＩＮ−ＢＰ）１２によって提供される直列インピーダンスであり、Ｚ（ＩＰ−ＴＬ）は入力送電線（ＩＮ−ＴＬ）１３によって提供された直列インピーダンスである。ブロック図１０及び等価回路１０’で示される電子的要素は、より高い周波数またはより高い電力のうちの少なくとも一方（従ってより小さいＺｉｎを有する）で作動することが予定され、項Ｚ（ＩＮ−ＢＰ）＋Ｚ（ＩＰ−ＴＬ）が支配的となり始め、この分圧器の働きが、トランジスタ２４に届く駆動力の量を減少させる。類似効果は、トランジスタ２４のドレイン１６と出力端子１９の間の出力部で起こる。周波数またはパワー制御能力に伴って入出力デバイスの内部インピーダンスが増加することにより、ボンドパッドと送電線インピーダンスの増加が同時に図られない限り、総合的により高い周波数作動及びより高いパワー処理能力は合理的に達成できない。
【０００５】
従って、このような高周波デバイスやＩＣの端子や接続素子、典型的には、このような高周波数デバイスまたはＩＣのうちの少なくとも一方をボンドパッドや外部リード線、または他の要素に接続するために用いられるボンドパッドまたは相互接続のうちの少なくとも一方に伴う寄生ＥＭカップリングを減少するための、デバイス構造及び作成方法における改善が引き続き求められている。
【課題を解決するための手段】
【０００６】
図６は、本発明の実施例に従って、共通半導体基板２１にあるボンドパッド領域６０内のボンドパッド３５及びアクティブデバイス（ＡＤＲ）領域４６内ＭＯＳＦＥＴ２４を含む電子素子４４の概略を示す断面図である。図７、８は、本発明の実施例に従って、図６の電子デバイスの概略を示す平面図を示す。図６〜８をともに検討すると、ＡＤＲ４６は、長さ６４のカップリング領域６３によってボンドパッド領域６０から分離している。ＡＤＲ４６及び代表的アクティブデバイス２４は、図３〜５のＡＤＲ２２及びデバイス２４に関連して説明したように、実質的に同一である。ＭＯＳＦＥＴ２４は、周知であり、いかなるタイプのアクティブデバイスをも表す。ボンドパッド領域６０内のボンドパッド３５は、深さ６２４及び横方向の寸法６２１、６２２（図６〜８を参照）の複合誘電体領域（ＣＤＲ）６２上に横たわる。複合誘電体領域（ＣＤＲ）６２上に配置した幅３５１及び長さ３５２（図７，８参照）のボンドパッド３５を提供するために、設計者はＣＤＲ６２の横方向の寸法６２１、６２２を選択する。デバイス操作の時、ボンドパッド３５によって生成したＥ−Ｍ電界３３の基板２１との相互作用を実質的に減少させるために、ＣＤＲ６２の深さ６２４は十分である。多くの場合、深さ６２４は、約５マイクロメートル以上で有用、約１０マイクロメートル以上でより好都合であって、約１５マイクロメートル以上で望ましい。
【図面の簡単な説明】
【０００７】
【図１】出力ボンドパッドに接続したドレインと入力ボンドパッドに接続したゲートを有する電界効果トランジスタ（ＦＥＴ）の簡略化された電気概略ブロック図。
【図２】図１のブロック図の簡略化された等価回路図。
【図３】アクティブデバイス領域内電界効果トランジスタ及びボンドパッド領域に接続したボンドパッドを具体化する電子デバイスの概略を示す平面図。
【図４】従来技術に従って、アクティブデバイス領域内電界効果トランジスタ及びボンドパッド領域に接続したボンドパッドを有する、図３と適合した電子デバイスの概略を示す断面図。
【図５】アクティブデバイス領域内電界効果トランジスタ及びボンドパッド領域に接続したボンドパッドを具体化した、図３と適合した別の電子デバイスの概略を示す断面図。
【図６】本発明の一実施形態による、アクティブデバイス領域内電界効果トランジスタ及びボンドパッド領域に接続したボンドパッドを具体化する電子デバイスの概略を示す断面図。
【図７】本発明のさらなる実施形態によって、アクティブデバイス領域内電界効果トランジスタ及びボンドパッド領域に接続したボンドパッドを具体化する、図６の電子デバイスの概略を示す断面図。
【図８】本発明のさらなる実施形態によって、アクティブデバイス領域内電界効果トランジスタ及びボンドパッド領域に接続したボンドパッドを具体化する、図６の電子デバイスの概略を示す断面図。
【図９】本発明のさらに異なる実施形態によって、図６〜８のデバイスのボンドパッド領域下に設けられた様々な誘電領域の概略を示す平面図。
【図１０】本発明のさらに異なる実施形態によって、図６〜８のデバイスのボンドパッド領域下に設けられた様々な誘電体領域の概略を示す平面図。
【図１１】本発明のさらに異なる実施形態によって、図６〜８のデバイスのボンドパッド領域下に設けられた様々な誘電体領域の概略を示す平面図。
【図１２】本発明のさらに異なる実施形態によって、図６〜８のデバイスのボンドパッド領域下に設けられた様々な誘電体領域の概略を示す平面図。
【図１３】本発明のさらに異なる実施形態によって、図６〜８のデバイスのボンドパッド領域下に設けられた様々な誘電体領域の概略を示す平面図。
【図１４】本発明のさらに異なる実施形態によって、図６〜８のデバイスのボンドパッド領域下に設けられた様々な誘電体領域の概略を示す平面図。
【図１５】本発明の上記とさらに異なるに従って、ボンドパッドを支持するよう改良された、図６〜８及び図９〜１４の誘電性領域の製造の異なる工程における半導体基板の概略を示す断面図。
【図１６】本発明の上記とさらに異なる実施形態に従って、ボンドパッドを支持するよう改良された、図６〜８及び図９〜１４の誘電性領域の製造の異なる工程における半導体基板の概略を示す断面図。
【図１７】本発明の上記とさらに異なる実施形態に従って、ボンドパッドを支持するよう改良された、図６〜８及び図９〜１４の誘電性領域の製造の異なる工程における半導体基板の概略を示す断面図。
【図１８】本発明の上記とさらに異なる実施形態に従って、ボンドパッドを支持するよう改良された、図６〜８及び図９〜１４の誘電性領域の製造の異なる工程における半導体基板の概略を示す断面図。
【図１９】本発明の上記とさらに異なる実施形態に従って、ボンドパッドを支持するよう改良された、図６〜８及び図９〜１４の誘電性領域の製造の異なる工程における半導体基板の概略を示す断面図。
【図２０】本発明の上記とさらに異なる実施形態に従って、ボンドパッドを支持するよう改良された、図６〜８及び図９〜１４の誘電性領域の製造の異なる工程における半導体基板の概略を示す断面図。
【図２１】本発明の上記とさらに異なる実施形態に従って、ボンドパッドを支持するよう改良された、図６〜８及び図９〜１４の誘電性領域の製造の異なる工程における半導体基板の概略を示す断面図。
【図２２】本発明の上記とさらに異なる実施形態に従って、ボンドパッドを支持するよう改良された、図６〜８及び図９〜１４の誘電性領域の製造の異なる工程における半導体基板の概略を示す断面図。
【図２３】本発明の上記とさらに異なる実施形態に従って、ボンドパッドを支持するよう改良された、図６〜８及び図９〜１４の誘電性領域の製造の異なる工程における半導体基板の概略を示す断面図。
【図２４】本発明の更なる実施例に従って、ボンドパッドを支持するよう改良された、図６〜１４の誘電性領域の製造の異なる工程における半導体基板の概略をを示す断面図。
【図２５】本発明の更なる実施例に従って、ボンドパッドを支持するよう改良された、図６〜１４の誘電性領域の製造の異なる工程における半導体基板の概略をを示す断面図。
【図２６】本発明の更なる実施例に従って、ボンドパッドを支持するよう改良された、図６〜１４の誘電性領域の製造の異なる工程における半導体基板の概略をを示す断面図。
【図２７】ボンドパッドを支持するために適切な図６〜１４の誘電体領域を製造するための本発明のさらに異なる実施形態による多様な工程における半導体基板の概略を示す断面図。
【図２８】ボンドパッドを支持するために適切な図６〜１４の誘電体領域を製造するための本発明のさらに異なる実施形態による多様な工程における半導体基板の概略を示す断面図。
【図２９】ボンドパッドを支持するために適切な図６〜１４の誘電体領域を製造するための本発明のさらに異なる実施形態による多様な工程における半導体基板の概略を示す断面図。
【図３０】ボンドパッドを支持するために適切な図６〜１４の誘電体領域を製造するための本発明のさらに異なる実施形態による多様な工程における半導体基板の概略を示す断面図。
【図３１】ボンドパッドを支持するために適切な図６〜１４の誘電体領域を製造するための本発明のさらに異なる実施形態による多様な工程における半導体基板の概略を示す断面図。
【発明を実施するための形態】
【０００８】
本発明を添付の図面を参照して説明する。図において同様な数字は同様な要素を示す。本発明の以下の詳細な説明は、本質的に例示のみであり、本発明を限定したり、本発明の用途を制限したりするものではない。更に、上記した本発明の技術背景及び下記の詳細な説明に提示されるいずれの見解によっても拘束されるものではない。
【０００９】
本発明は具体例を用いて説明されているが、これら数個しかない例に本発明が限定されるものではないことは当業者には明らかであろう。例えば、本開示を使用することにより、具体的には示されていない他の形状を形成することもできるであろう。
【００１０】
この書類において、「第１の（ｆｉｒｓｔ）」や「第２の（ｓｅｃｏｎｄ）」等の関係語は、ある実体や動作を別の実体や動作と区別するためのみに使用され得るものであり、これらの実体や動作の間には、いかなるこのような実際の関係性や順序も必ず必要としたり暗示したりすることはない。「備えている（ｃｏｍｐｒｉｓｅｓ、ｃｏｍｐｒｉｓｉｎｇ）」という語やこの語の他のいずれの変形も、列挙の構成要素を備えたプロセス、方法、物品、または装置が、その構成要素しか含まないのではなく、明確に列挙されてはおらず、もしくはこのようなプロセス、方法、物品、または装置に固有の他の要素を含んでもよいような、非排他的な包含を網羅することを意図している。「〜を備える（ｃｏｍｐｒｉｓｅｓ．．．ａ）」が前に書かれている要素は、より多くの制約を受けることはなく、その要素を備えるプロセス、方法、物品、または装置において、同一の要素がさらに存在することを排除するものではない。この書類において、「接続（ｃｏｕｐｌｅｄ）」の関係語は、直接または間接に電気的または非電気的に接続することを定義している。
【００１１】
この書類において、「半導体」との用語は、単一結晶、多結晶、または非結晶性半導体、ＩＶ族半導体、非ＩＶ族半導体、化合物半導体、有機半導体、無機半導体を含む。また、「基板」及び「半導体基板」の用語は、単一結晶構造、多結晶構造、または非結晶構造、薄膜構造、層構造を含み、例えば、これは限定することを意図するものではなく、セミコンダクター・オン・インシュレータ（ＳＯＩ）構造、またはその組み合わせに限るものではない。「セミコンダクター」はＳＣと略記する。「ウェハ」または「基板」の用語は、単数形であっても、または複数形であっても、それら自体の横表面面積に比較して薄く、電子デバイスのバッチ式製作で使用される支持構造を意味する。そういったウェハ及び基板の例として限るものではないが、半導体ウェハ、ＳＯＩウェハ、他の支持構造があり、その内部またはその上面に、アクティブまたはパッシブ電子デバイスが作製されうるものであるか、そのような素子の作製に関連して用いられるものである。
【００１２】
説明のためであって、限定することを意図するものではないものとして、本発明の電子構造（すなわち、アクティブ電子デバイスまたはパッシブ電子デバイス、およびその組み合わせ）及び実施例の製作方法はシリコン半導体及びシリコン酸化物に構成された誘電体に関して記載されているが、当業者は他の半導体または誘電性材料を利用しても良いと理解するであろう。また説明の便宜上、ＭＯＳＦＥＴデバイスまたはＬＤＭＯＳトランジスタで構成されたアクティブデバイスは図または明細書で説明されるが、これは限定することを意図するものではなく、いかなるアクティブデバイスも、本発明の実施例のアクティブデバイス領域に使用可能あり、上記あらゆるデバイスに関連する金属酸化半導体（ＭＯＳ）の用語は、酸化ゲート誘電体、金属ゲート、またはソースドレイン半導体に限られるものではなく、「酸化」の代わりに他の絶縁誘電体（有機または無機）を、また、「金属」の代わりに他の伝導体（有機または無機）を使用しても良いことを当業者は理解するであろう。
【００１３】
下述の説明により、限定することを意図するものではなく、アクティブデバイス（すなわち、ＭＯＳＦＥＴ）の出力端子（すなわち、ドレイン）に接続したボンドパッドの様々の例が記載されるが、これは説明のためのみであり、限定することを意図するものではない。当業者は、デバイス出力端子、それに関連する出力ボンドパッド及び相互接続部に対する説明をデバイス入力端子、それに関連する入力ボンドパッド及び相互接続部に適用しても良いことを理解する。また、改善した性能、コスト削減、効率を提供する構造及び方法は、基板に接続してない半導体基板に形成された電子構造の全部の端子、すなわち、有害な効果を引き起こすＥ−Ｍ基板接続を有する全てのデバイス及び素子端子に適用する。
【００１４】
図３は電子デバイス２０の概略を示す平面図であり、図４は概略された断面図を示す。電子デバイス２０は、接続領域３８の相互接続部４１によってボンドパッド領域３４内のボンドパッド３５に接続するアクティブデバイス領域２２内にあるＭＯＳ電界効果トランジスタ（ＦＥＴ）２４を有する。図４は従来技術である。電子デバイス２０は、ＭＯＳＦＥＴ２４が形成されるドープされたウェル領域２３が形成されている半導体基板２１（例えば、シリコン）を含む。基板２１は、例えば０．１オーム−センチ未満のシート抵抗を有する低抵抗材料とするが、より高いまたは低い値も使用できる。ウェル領域２３の中には、間隔をあけた素子、すなわち、（ｉ）ソース領域２５と共にソースコンタクト２６及び（ｉｉ）ドレイン領域２７と共にドレインコンタクト２８が設けられる。ゲート酸化物３１及びゲート３０が載っているチャネル領域２９はソースドレイン領域２５、２７の間に横たわる。デバイス２４にエネルギーが与えられた場合、電流が、電界を誘発したチャネル領域２９を通してソース２５とドレイン２７の間に流れ、電流の極性は、トランジスタはＮチャネルＦＥＴか、ＰチャネルＦＥＴかに依存する。トランジスタまたはデバイス２４はＭＯＳＦＥＴとして示されるが、いかなるアクティブデバイスで代替してもよく、例えば、ＪＦＥＴデバイス、ＬＤＭＯＳデバイス、二極デバイス、などであるが、これらに限定することを意図したものではない。ＭＯＳＦＥＴトランジスタまたはデバイス２４として認識されるが、デバイス２４は他のデバイスタイプも代表し、ドレイン電極２８もそのような他のデバイスの主要端子によって表す。
【００１５】
ボンドパッド３５は、相互接続部４１によってドレイン電極２８に接続される。ボンドパッド３５は通常、約８０ミリメートルのゲート全周囲のＦＥＴに対しては、３〜７ミリメートルの範囲の幅３５１、約７５〜２００マイクロメートルの範囲の長さ３５２、または約０．２２５〜１．４ｍｍ２の範囲の面積を有するが、より大きいまたは小さい値を使用してもよい。相互接続部４１は、ゲート周囲の１ミリメートルに対して約７〜６０マイクロメートルの範囲の幅４１１を有するが、より大きいまたは小さい値を使用してもよく、また、設計者の必要に応じて、相互接続部４１の長さ４１２、４１２’は広い幅にわたって変動できる。相互接続部４１は、誘電体領域３２（すなわち、シリコン酸化物）によって基板２１から絶縁され、電極または接続パッド３５は、厚さ３６１の誘電体領域３６（すなわち、シリコン酸化物）によって基板２１から絶縁する。本明細書において、「ボンドパッド」または「パッド」の用語は、単数形または複数形においても、電子デバイスのＩ/Ｏ接続部のいかなるタイプをも意味する。図４において、長さ３９の接続部３８は、アクティブデバイス領域２２及びボンドパッド領域３４の間に存在し、図３の長さ４１２と類似する。図３〜４（及びその後の図においても同様）は一つのボンドパッド（すなわち３５）のみを示すが、当業者は、トランジスタ２４の他のアクティブ端子またはゲート３０に接続した一般に類似するボンドパッドが存在することを理解するであろう。
【００１６】
トランジスタを備えたデバイス２０にエネルギーが与えられた場合、電磁場（Ｅ−Ｍ）３３が、ボンドパッド領域３４内ボンドパッド３６の回りに形成される。ボンドパッド３５は、ドレインコンタクト２８に比べると比較的大きな面積を有し、相互接続部は比較的短いため、ボンドパッド３５に関連するＥ−Ｍ場３３は、高周波数（すなわち ＲＦ）デバイス２０の特性に関連する寄生効果に対して支配的であり得る。Ｅ−Ｍ場３３が低抵抗基板２１を貫通する限りにおいてデバイスの性能を低下する寄生カップリングは発生し得る。これは、例えば上記のように、端子のＩ／Ｏインピーダンスに支配されるものであり、その結果、トランジスタ２４の内また外への十分な端子Ｉ／Ｏインピーダンスの整合または接続を達成できない、または達成しにくくなる。この場合、パワー制御能力及びデバイス２０の作動の最高周波数は有意に低下され得る。
【００１７】
図５は、ボンドパッド領域３４’内のボンドパッド３５に接続したアクティブデバイス領域２２内にある電界効果トランジスタ（ＦＥＴ）２４を有する、電子デバイス２０’の概略を示す断面図である。図５の電子デバイス２０’は、パッド３５の下にある比較的深い誘電体領域（ＤＤＲ）３６’（すなわち、シリコン酸化物）によって図４の電子デバイス２０と異なり、すなわち、該ＤＤＲ３６’は、図４の酸化物誘電体領域３６の厚さ３６１に比較して深い３６１’を有する。深さ３６１’は、約５マイクロメートル以上であることが有用であり、好適には約１０マイクロメートル以上、より好適には約１５マイクロメートル以上であるが、より大きいまたは小さい値を利用してもよい。ＤＤＲ３６’が存在するので、Ｅ−Ｍ場３３はもはや基板２１と大きく相互作用しない。相互接続部４１’と基板２１の間のＥ−Ｍカップリングは、誘電体３２の下の厚さ及び相互接続部４１’の長さ３９’、４１２’（及び幅４１１）によってより大きくまたは小さくなることもあるが、パッド３５との基板２１の間のＥ−Ｍカップリングは有意に減少する。従って、パッド３５に関連するインピーダンスはより簡単に適合し、図４の構成で存在し得る渦電流損失及び他の寄生結果が減少する。従って、図４の構成に比較すると、図５の構成は全体的なデバイス性能劣化を抑制できる。
【００１８】
しかし、図５の構成を理想的でなくすもう１つの問題がある。これは、ＤＤＲ３６’の存在による基板２１内に発生する機械応力である。例えば、ＤＤＲ３６’を形成するために役立つシリコン酸化物の熱膨張係数（ＴＥＣ）は、例えば、シリコン製の基板２１のＴＥＣより大きい。このことにより、デバイス２０が製造中及び製造後の様々な熱サイクルを受けるときに、基板２１内に有意の応力が生ずる。この応力は、アクティブデバイス領域（ＡＤＲ）２２に設けられたアクティブデバイス２４の特性に有害な影響を与える。ＤＤＲ３６’をアクティブデバイス領域（ＡＤＲ）２２に近づける程、すなわち、カップリング領域３８’の長さ３９’及び相互接続部４１’の長さ４１２’が短くなる程、ＤＤＲ３６’から生じた機械応力はアクティブデバイス２４上により大きな有害な影響を与える。どのタイプのアクティブデバイスがアクティブデバイス領域（ＡＤＲ）２２で使用されても、この結果は一般にあてはまり、図示した代表的ＭＯＳＦＥＴ２４だけに限定されるものではない。従って、ＤＤＲ３６’がＡＤＲ２２の近くにある時の有害な応力誘発効果を受けず、図５の構造の寄生Ｅ−Ｍ効果の減少の利点を利用するために、カップリング領域３８’の長さ３９’及び相互接続部４１’の長さ４１２’を延長する必要がある。これは、デバイス２０’がより大きな面積を取る結果となり、それによって単一ウェハに同時に製作可能なデバイスまたはＩＣを有するデバイス２０’の数が減少する。これにより、製造コストは高くなる。また、カップリング領域３８’の長さ３９’を延長することによる相互接続部４１’の接続部４１２’の延長は、図１、２に関連して説明したように、望ましくない直列インピーダンスを加え、従って、デバイス２０’の総合性能を限定する。
【００１９】
図６は、本発明の実施例に従って、共通半導体基板２１にあるボンドパッド領域６０内のボンドパッド３５及びアクティブデバイス（ＡＤＲ）領域４６内ＭＯＳＦＥＴ２４を含む電子素子４４の概略を示す断面図である。図７、８は、本発明の実施例に従って、図６の電子デバイスの概略を示す平面図を示す。図６〜８をともに検討すると、ＡＤＲ４６は、長さ６４のカップリング領域６３によってボンドパッド領域６０から分離している。ＡＤＲ４６及び代表的アクティブデバイス２４は、図３〜５のＡＤＲ２２及びデバイス２４に関連して説明したように、実質的に同一である。ＭＯＳＦＥＴ２４は、周知であり、いかなるタイプのアクティブデバイスをも表す。ボンドパッド領域６０内のボンドパッド３５は、深さ６２４及び横方向の寸法６２１、６２２（図６〜８を参照）の複合誘電体領域（ＣＤＲ）６２上に横たわる。複合誘電体領域（ＣＤＲ）６２上に配置した幅３５１及び長さ３５２（図７，８参照）のボンドパッド３５を提供するために、設計者はＣＤＲ６２の横方向の寸法６２１、６２２を選択する。デバイス操作の時、ボンドパッド３５によって生成したＥ−Ｍ電界３３の基板２１との相互作用を実質的に減少させるために、ＣＤＲ６２の深さ６２４は十分である。多くの場合、深さ６２４は、約５マイクロメートル以上で有用、約１０マイクロメートル以上でより好都合であって、約１５マイクロメートル以上で望ましい。
【００２０】
図３の深い誘電体領域３６’に関連し得る有害回路損失、製造の歩留まり低下、レイアウト密度減少（面積拡大）は、図６〜８のボンドパッド３５の下にある複合誘電体領域（ＣＤＲ）６２によって改善または回避可能であって、領域６２は、複数の電気的に浮遊する柱状もしくは刀身状の多結晶、または非結晶（非単結晶）領域または介在物６５を含み、誘電体（例えば、酸化物）領域７８によって互いに分離される。シリコン製の基板２１の好適な実施形態では、介在物６５は多結晶シリコンであるが、適切な熱膨張係数（ＴＥＣ）を有する他の材料も使用できる。介在物６５は、幅８０、離間距離８９、中心対中心間隔６６を有する。図６示す構造は、図５の構造で起こり得る基板２１の望ましくない応力が発生せず、従って、この応力により生ずる製造歩留まり低下、デバイス特性低下、面積拡大を最小化または回避する。基板２１及び複合誘電体領域（ＣＤＲ）６２を含む図６〜８の電子素子４４の隣接したアクティブデバイス領域（ＡＤＲ）４６に存在する応力は、介在物６５を有しない、深い誘電体領域３６’を含む図５の素子２０’のＡＤＲ２２で存在する応力に比較すると、有意に減少する。従って、パッド領域６０下にあるＣＤＲ６２、及び図５〜８の隣接したＡＤＲ４６を有する基板２１から成る素子４４は、基板２１とボンドパッド３６の間の減少したＥ−Ｍカップリングによって優れた性能特徴を示すとともに、図５の構造に関連する過度の製造歩留まり損失及び面積拡大も回避できる。図６の素子４４の構造に関連する製造歩留まりは、図５の素子２０’の構造に関連する製造歩留まりよりかなり高い。カップリング領域６３の長さ６４は、不利な効果を与えることなくＣＤＲ６２に関連してより短くすることができるが、アクティブデバイス領域２２で深い酸化領域３６’による応力を減少するために、図５の素子２０’のアクティブデバイス２２とパッド領域３４’の間に図５ではより大きなカップリング領域３８’が設けられなければならない。例えば、これは限定することを意図するものではないが、デバイス２２内ボンドパッド領域６０をデバイス４４内にあるアクティブデバイス領域４６から分離するカップリング領域の長さ６４は２０マイクロメートルまで縮小することができるが、一方、図３の構造において、応力による不利な効果を回避するために、デバイス２０’内のアクティブデバイス２２とパッド領域３４の間のカップリング領域の長さ３９は一般的に１００〜２００マイクロメートルに形成しなければならない。従って、深酸化領域３６’の回路充填密度に対する不利な効果は回避される。要約すれば、図６の構造により、（ｉ）ボンドパッド及び相互接続部インピーダンス、基板損失に対する不利な寄生Ｅ−Ｍカップリングの影響が減少され、（ｉｉ）回路全体の効率が改善し、（ｉｉｉ）アクティブデバイス特性に基板応力及びそれによる不利な影響が最小化されるまたは回避され、（ｉｖ）ボンドパッド領域６０はアクティブデバイス４６のより近くに配置することが可能となり、これにより回路充填密度損失（すなわち、面積拡大）を回避することができ、かつ、このような構造を採用しない場合には図５の構造で、より長い相互接続部４１’によって増加するインピーダンスを回避する。この有利な結果は非常に望ましく好適であり、従来技術に対する著しい進歩である。
【００２１】
図７〜８は、ＣＤＲ６２内の誘電体領域７８によって分離された介在物６５の様々な幾何学的配置を示す平面図であり、図７は介在物６５−１及び分離された誘電体領域７８−１を有するＣＤＲ６２−１を示し、図８は介在物６５−２及び分離された誘電体領域７８−２を有するＣＤＲ６２−２を示す。これらは、総括して、ＣＤＲ６２、介在物６５、介在する誘電体（例えば、酸化物）領域７７として示される。介在物６５−１、６５−２は、ＣＤＲ６２−１、６２−２を渡って延伸し、デバイス２４の方向に対して互いに垂直に配向される。図７では、介在物６５の長い方の寸法はアクティブデバイス領域４６を指向しないように配置する（例えば、デバイス領域４６に対して垂直に配向する）。図８では、介在物６５のより長い寸法は、アクティブデバイス領域４６に向けるように配置する。図８に示す介在物６５の方向が好適である。しかし、これは限定することを意図するものではなく、デバイス領域４６内のデバイス２４に対して介在物６５のいかなる角度配向も使用できる。
【００２２】
図９〜１４は、本発明の他の実施形態において、図６〜８の集積電子素子４４の改善したボンドパッド領域６０の使用に適切であり、誘電体領域７８−３〜７８−８（総括して７８という）によって横方向に分離し、かつ、電気的に浮遊する、（例えば、多結晶または非結晶半導体の）介在物６５−３〜６５−８（総括して６５という）を有する様々な誘電体領域（ＣＤＲ）６２−３〜６２−８（総括して６２という）の概略を示す平面図である。図１５〜２３を参照して説明したように、好適には介在物６５はトレンチに形成され、図７〜１４示すいかなる平面配置であってもよい。介在物６５は、図７〜８で示すように実質的に平行な列、図９で示すように互い違いの列、図１０で示すようにＬ字型またはＴ字型の構成、図１１で示す誘電体領域７８に対応する格子内開口を有する格子状の構成、または図１２〜１４で示す誘電体領域７８によって分離した同心矩形、円形、または多角形に配置することができる。上記のいかなる構成も適切であるが、これは例示として示すものであって、限定することを意図するものではない。介在物６５の他の二次元平面構成を使用してもよい。ここで、ボンドパッド３５を、円形または多角形の平面図または図１３〜１４に示すようなＣＤＲ６２及び介在物６５の円形または多角形構成にするのは特に有用である。
【００２３】
図１５〜２３は、本発明のさらなる実施形態による、一つまたはそれ以上のボンドパッド３６を支持するために適切な図６のボンドパッド領域６０のＣＤＲ６２の製造の様々な工程１１５〜１２３における半導体基板４５の概略を示す断面図である。図１５〜２３では、ＣＤＲ６２の形成を示すが、隣接したＡＲＤ４６内アクティブデバイスの製作に関する従来ステップは大幅に省かれている。従って、ＡＤＲは図１５〜２２では示されていないが、図２３のみに含まれる。一つまたはそれ以上のアクティブデバイス（図６を参照）を、図１５〜２２に示すステップ１１５〜１２２の製造の前、製造の間、または製造後にＡＤＲ４６内にて製造することができ、上記の製造は、図２３の製作を含む製造工程１２３は単なる例示であり、発明を限定することを意図するものではない。図１５〜２３の基板４５は図６の基板２１と類似するが、特定の伝導性タイプとして例示し、基板４５の上面５７に設けられたエピ層４８を含むように示してある。ドープされた導電型及びエピ層はＬＤＭＯＳデバイスに特に有用であるため、単に多様な基板を示すためのものであって、限定することを意図するものではない。基板４５のドープの導電型及びエピ層４８の有無はＣＤＲ６２の製作に重大な影響はなく、本発明の様々の実施例に含んでも良いし、または省いてもよい。
【００２４】
図１５の製造工程１１５を参照すると、好適な例のＰ＋シリコン基板４５は、表面５７及び厚さ４８１の上部領域４８を有し、該厚さ４８１は、例えば、軽くドープされたＰタイプエピタキシャル層である。他の実施例では、アクティブデバイス領域４６内のエピ領域４８を、軽くドープされたウェル領域によって置き換えてもよい。厚さ４８１は約１〜１５マイクロメートルの範囲で有用であり、約５〜１３マイクロメートルの範囲で好適であり、約９〜１３マイクロメートルの範囲でより好適であるが、他の実施形態では、より厚いまたは薄い層を使用可能であって、上部領域４８を省いても良いし、または埋め込みまたは他のドーピング手段によって設けられてもよい。厚さ４８１の上部領域４８及び基板４５と同一または異なるドーピングが必要か否かは、当業者の能力の範囲以内であり、また設計者がＡＤＲ領域４６内に形成したいデバイスのタイプによるものである。当業者であれば、図１５〜２３に関するシリコン基板及びシリコン酸化物誘電体の記載は単なる好適な実施形態の例示であって、半導体及び誘電体材料の他のタイプを除くことを意図するものではないと理解するであろう。
【００２５】
ＳＣ基板４５との適合性及び微細なエッチングを可能とするために選択される厚さ６９の初期パッド層６８は、好適にはＳＣ表面５７に設けられる。シリコン酸化物は初期パッド層６８に適切な材料であるが、他の材料を使用してもよい。厚さ６９は、約０．０２〜０．２マイクロメートルの範囲で有用であり、好適には約０．０４〜０．１７マイクロメートルの範囲であり、より好適には約０．１〜０．１７マイクロメートルの範囲であるが、これらより厚い、あるいは薄い層を用いてもよい。厚さ７１のさらなるパッド層７０は初期パッド層６８上に設けられる。さらなるパッド層７０は、ＳＣ基板４５の下における酸化などの化学反応を防ぐ能力、下にある初期パッド層６８に対してエッチングで微細に分離する能力、平坦面エッチング停止または研磨停止としての有用性のために選択された。シリコン窒化物はさらなるパッド層７０に適切な材料であるが、他の材料を使用してもよい。厚さ７１は、約０．０２〜０．２マイクロメートルの範囲で有用であり、約０．０４〜０．１７マイクロメートルの範囲で好適であり、約０．１〜０．１７マイクロメートルの範囲でより好適であるが、これらより厚い、あるいは薄い層を用いてもよい。ハードマスク層７２はさらなるパッド層７０上に設けられる。例えば、テトラエチルオルトシリケート（ＴＥＯＳ）反応物を用いる化学蒸着（ＣＶＤ）によって形成されたシリコン酸化物は、ハードマスク層７２の適切な材料の限定しない例であるが、他の耐久マスク材料も使用できる。開口７３はハードマスク層７２、追加パッド層７０、初期パッド層６８に設けられ、それによってＳＣ表面６７の領域５７１が露出する。構造２１５が結果になる。
【００２６】
図１６の製造工程１１６を参照すると、半導体基板４５を優先的に及び異方的に攻撃するエッチング液９０は、溝７４がエピ層４８の中及び／又はを通り基板４５内部から深さ７４１まで延伸するように開口７３を通る。深さ７４１は、約２〜２０マイクロメートルの範囲で有用であり、約９〜２０マイクロメートルの範囲で好適であり、約１５〜２０マイクロメートルの範囲でより好適であるが、これらより厚い、または薄い層を用いてもよい。エッチング液９０の選択は、ＳＣ基板４５の材料選択によるものであり、当業者の能力範囲内である。シリコン基板４５では、ヘリウム・酸素の混合物内のＨＢｒ及びＳｉＦ４はエッチング液９０に望ましいが、他の異方性エッチング液を使用してもよい。基板４５のＳＣ材料の幅７７のカラム７６によって分離された、幅７５のトレンチ７４を設けるように開口７３の幅及び間隔を選択する。構造２１６が結果として得られる。
【００２７】
図１７の製造工程１１７を参照すると、図１６で示したハードマスク層７２が除去され、トレンチ７４に露出した半導体材料は誘電体に優先的に変換される。シリコン基板４５では、結果として生じる誘電体は好適には二酸化シリコンである。基板４５の高圧または水蒸気酸化は、トレンチ７４で露出したＳＣ材料から酸化物領域７８を形成するのに望ましい手段である。この実施形態において、ＳＣ基板の柱又はカラム７６のＳＣ材料の実質的に全体がシリコン酸化物に変換されるまで、酸化を実行する。シリコン柱又はカラム７６の酸化から生じた二酸化シリコンは、酸化中に消費されたシリコン酸化物より大きな容積を閉める。従って、酸化が進むと、トレンチ７４がより狭くなる。カラム７６の酸化によって形成された酸化物領域が閉めずに、隣接した酸化物カラム７８の間にある幅８０の空隙のトレンチまたは間隙７９が残るように、溝幅７５及びカラム幅７７が選択される（初期マスク開口７３及び間隔の適切な選択によって）。幅８０は、約０．２〜５．０マイクロメートルの範囲で有用であり、好適には約０．２〜３．０マイクロメートルの範囲、より好適には約０．３〜０．７マイクロメートルの範囲であるが、これらより広い、または狭い空隙を用いてもよい。単なる例であって、限定することを意図するものではないが、約０．５マイクロメートルの幅８０を有する空隙のトレンチ７９を達成するために、約２．７マイクロメートルの初期基板カラム幅７７によって分離された約４．５マイクロメートル（図１６を参照）の初期トレンチ幅７５が使用され、それによって製造工程１１７でＳＣカラム７６が完全に酸化物に変換すると仮定すると、約７．２マイクロメートルの初期溝対溝中心線分離６７が結果が生じる。介在物６５の中心線間隔６６は、トレンチ７４の中心線間隔６７とほとんど同等である。初期トレンチ幅７５、カラム幅７７の調整によって、残される空隙のトレンチ７９の異なる幅８０は、ＳＣ基板カラム７６が酸化物に完全に変換した後に得られる。換言すると、幅７５は好適には幅８０の約８〜１０倍であり、中心線間隔６６は好適には幅８０の約１３−１６倍である。構造２１７が結果として得られる。
【００２８】
図１８の製造工程１１８を参照すると、非単結晶材料（すなわち、多結晶または非結晶シリコン）層８２は、ボンドパッド領域６０上に、厚さ８１に形成され（例えば、ＣＶＤによって）、介在物８３で空隙７９を十分に満たす。説明のために、以下において、層８２及び介在物８３は多結晶材料または非結晶（すなわち、非単結晶）シリコンと仮定するが、誘電体７８の熱膨張係数より低いまたは基板４５の熱膨張係数に近い熱膨張係数（ＴＥＣ）を有する他の材料も使用できる。非結晶または多結晶（すなわち、非単結晶）シリコン、ゲルマニウム、またはシリコンとゲルマニウムの組み合わせは、シリコン、ゲルマニウム、またはシリコン・ゲルマニウム基板４５と用いることに適切な他の材料の限定しない例である。構造２１８は、結晶又は非結晶シリコン介在物８３がトレンチ７９内に形成されるような結果となる。図６〜１８を検討すると、介在物８３は支柱状、カラム状、または刀身状を構成可能があると理解される。すなわち、介在物８３の幅８０は、図７〜１４の平面図から分かるように、それ自体の高さ７９１よりかなり小さく、また図６、１５〜２３の平面に対する垂直方向のそれらの深さよりかなり小さい。
【００２９】
図１９の製造工程１１９を参照すると、多結晶または非結晶シリコン介在物８３は手をつけないまま残し、図１８で示すさらなるパッド層７０の上に横たわる層８２の部分が除去される。いかなる平坦化技術を用いてもよい。フォトレジストのコーティングの後、フォトレジスト（図示せず）及び多結晶または非結晶シリコン層８２のエッチング（いわゆるレジスト・エッチ・バック技術という）は、適切な平坦化処理の限定しない例であるが、他の平坦化技術、例えば、化学機械研磨（ＣＭＰ）、を用いて、層７０の上の層８２の過剰な部分を削除することも可能である。さらなるパッド層７０は平坦化エッチング停止または研磨停止として有用であり、平坦化処理を促す。構造２１９が結果として得られる。
【００３０】
図２０の製造工程２１を参照すると、多結晶または非結晶シリコン介在物８３上に部分８４は、短時間（たとえばシリコン）のエッチングによって削除する。削除した部分８４は、溝７９（図１９参照）内及びより好ましくはＳＣ表面５７の上方に横たわる介在物８３の上部を含むが、より深いまたは浅いいエッチングを用いても良い。使用されるエッチング液は、介在物８３の材料の選択によるものであり、また当業者の能力の範囲内のものである。介在物８３が多結晶または非結晶シリコンの場合、ＨＢｒまたはＨＣＩは適切なエッチング液である。構造２２０が結果になる。
【００３１】
図２１の製造工程１２１を参照すると、製造工程１２０で露出した介在物８３の部分（例えば、多結晶または非結晶）は、例えば、誘電体（例えば、シリコン酸化物）領域７８以内に埋め込んだ電気的に分離された介在物６５（多結晶または非結晶シリコン）の上方に誘電体領域８５を形成するよう酸化され、それにより、電気的に分離された（例えば、多結晶または非結晶）介在物６５を含む幅６２２、深さ６２４（図６を参照）または７８１（図２１を参照）の図６、２１で示した複合誘電体（分離）領域（ＣＤＲ）６２を形成する。構造２２１が結果として得られる。図２２の製造工程１２２を参照すると、複合誘電体領域（ＣＤＲ）６２の上方に厚さ８７を有し、好適にはシリコン窒化物からなる追加誘電層８６が形成される。構造２２２が結果として得られる。図２３の製造工程１２３を参照すると、アクティブデバイス２４を、公的には周知技術を用いてＡＤＲ４６内に形成する。この例において、アクティブデバイス２４は、チャネル２９上にゲート誘電体３１と共にゲート３０及びコンタクト２６、２８と共にそれぞれのソースドレイン（またはドレインソース）領域２５、２７を有するＭＯＳＦＥＴであるが、これは単なる例であって、限定することを意図するものではなく、図１５〜２３のいかなる製造工程１１５〜１２３中またはその前に、アクティブデバイスのいかなるタイプもＡＤＲ内に同様に形成できる。層８６は、図２３のＣＤＲ６２の上部に含むように示されているが、パッド層６８、７０、層８６は一般にアクティブデバイス２４の作製に関連するフィールド酸化膜層に含まれるか、それと交換され、図２３で一般に無視される。ボンドパッド３５はボンドパッド領域６０内のＣＤＲ６２の上方に形成され、アクティブデバイス２４のコンタクト２６、２８が都合良く同時に形成するが、他の実施形態では、製造工程でより早くまたは後にボンドパッド３５を形成しても良い。どちらの順番も有用である。例えば、これは限定することを意図するものではないが、様々な安定化ドーパントを含む又は含まない、シリコン酸化物、シリコン窒化物、またはその組み合わせによって形成されたパッシベーション層４０は、ＡＤＲ４６及びボンドパッド領域６０上に望ましく適用される。構造２２３が結果として得られる。電子素子４４は後に実質的に完了する。相互接続部４１は、例えば、ドレイン金属化領域２８とボンドパッド３５の間に指定される。ＣＤＲ６２はＡＤＲ４６にかなり近く、例えば、約２０マイクロメートル以内に配置できるので、ＡＤＲ４６とボンドパッド領域６０の間の長さ３９の接続領域３８はかなり短く形成可能である。
【００３２】
介在物６５は、アスペクト比を有することができ、アスペクト比は、その垂直の高さをその水平の幅８０（図６、２１〜２３を参照）で割ることによって、約２〜２００の範囲で定義され、好適には約１５〜５０、より好適には約２０から３０であるが、これより大きな、または小さな値を用いてもよい。図６、２０〜２３の平面に対して垂直方向の体それらの長さは、幅８０のより倍数大きく、図７〜１４の平面図から分かるように、ＣＤＲ６２上に横たわるボンドパッド３５の横方向のサイズに依存する。
【００３３】
図２４−２６は、本発明のさらに他の実施形態に従って、一つまたはそれ以上のボンドパッド３５を支持するように改良された図６、７〜１４のＣＤＲ６２の製造における様々な工程１２４〜１２６中の半導体基板４５の断面図を示す。図２４〜２６に関連して、図１５〜２３と類似する様々の領域を同一の符号によって参照するが、’を伴う参照符号を使用することによって、ある実施形態では異なる符号を用いる。例えば、図２４〜２６で認識された基板４５は、図１５〜２３と同一であり、同一の符号で特定されるが、図２４〜２６の溝７４’及びカラム７６’は図１５〜２３の溝７４及びカラム７６と類似するが、異なるところもあるので、’によって認識する。構造２２４を形成する図２４の製造工程１２４は、構造２１６を形成する図１６の製造工程１１６と類似し、参考によってその説明及び直前の製造工程１１５はここに含まれる。製造工程１２４と構造２２４の相違点は、トレンチ幅７５’及びカラム幅７７’が（マスク開口部７３’の調整として）選択され、それにより図２５に示す続きの製造工程１２５において図１７の製造工程１１７のように完全に酸化しないが、幅８０’の空隙のトレンチ７９’を有する酸化物領域７８’以内に埋め込まれ且つ酸化されてない幅９３を有するＳＣ基板カラム９２（図２５を参照）をそのまま残す。幅８０’は、図１７〜２３の幅８０と同一または異なる幅でよい。図１７の製造工程１１７と同様に、図２５の製造工程１２５では、酸化が進むにつれて、トレンチ７４’は次第に狭くなる。（初期マスク開口部７３’及びスペースの適切な選択により）カラム７６’の部分酸化により形成される酸化物領域が地数々、隣接する酸化物カラム７８’の間にある幅８０’の空のトレンチ又は空隙７９’を残すように、トレンチ幅７５’及びカラム幅７７’は選択される。幅８０’は、０．２〜５．０マイクロメートルの範囲で有用、好適には０．２〜３．０マイクロメートルの範囲、より好適には０．３〜０．７マイクロメートルの範囲であるが、これらより広い、または狭い空間を用いても良い。単なる例示の目的において、限定することを意図ものではないが、約０．５マイクロメートルの幅８０’の空隙のトレンチ７９’を得られ、同時に、幅９３のＳＣ基板カラム９２を影響されないまま残すために、製造工程１２５でＳＣ基板カラム７６’の酸化がそれらが完全に酸化物に変換する前に中断すると仮定すると、約３．７マイクロメートルの初期基板カラム幅７７’によって分離された、約４．５マイクロメートル（図２４を参照）の初期溝幅７５’が用いられる。ＳＣカラム７６’が、誘電体領域７８’、幅９３の基板カラム９２内に埋め込まれたままで部分的に酸化物に変換した後に、酸化時間、初期溝幅７５’、カラム幅７７’を調整することによって残留空隙溝トレンチ７９’の異なる幅８０が得られる。構造２２５は、図２５の製造工程１２５から得られる。構造２２５は、続いて図１８〜２３に関連する実質的に同一の製造工程を経るが、その説明は参照としてここに組込まれる。図２６の製造工程１２６は図２３の製造工程１２３と類似するが、幅９３及び間隔９４の残留ＳＣ基板カラム９２が電子素子４４’のＣＤＲ６２’に含まれる点が異なる。アクティブデバイス２４は、ＣＤＲ６２’及びボンドパッド３５の形成前、形成中、または形成後に形成しても良い。
【００３４】
図２７〜３１は、本発明のさらに異なる実施形態にしたがって、１又はそれ以上のボンドパッドを支持するように改良された図６、７〜１４のＣＤＲ６２の多様な製造工程１２７〜１３１における半導体基板を示す断面図である。図２７〜３１に関連して、図１５〜２３と類似する様々の領域の同一符号による認識及び図１５〜２３と類似するがある実施形態では異なる様々の領域の二重プライム符号（”）を付加した同一符号による認識を採用する。例えば、基板４５は、図１５〜２３のように図２７〜３１において、符号４５によって認識されるが、図２７〜３１の溝７４”及びカラム７６”は、図１５〜２３の溝７４及びカラム７６と類似するがあるところで異なるので、同一符号に”を付ける。構造２２７を生ずる図２７の製造工程１２７は、構造２１６を生ずる図１６の製造工程と類似し、その説明及び直前の製造工程１１５の説明は参考としてここに組込まれる。図２７の製造工程１２７及び構造２２７の違いは、図２８の製造工程１２８において誘電体領域７８”及び空間溝７９”が基板カラム７６”の酸化より堆積処理によって生じるように（マスク開口７３”を制御する手段によって）トレンチ幅７５”及びカラム幅７７’が選択される点である。図２７の製造工程１２７では、基板カラム７６”（カラム７６”の上部にわたって横たわるパッド層６８、７０の部分を含む）によって分離された幅７５”のトレンチ７４”は、基板４５に深さ７４１”までエッチングされる。構造２２７が結果として得られる。図２８の製造工程１２８を参照すると、厚さ９７の誘電体層９６は、構造２２７上に好ましくは直角に形成される。ＣＶＤシリコン酸化物は、層９６の適切な材料である。いかなるＣＶＤ処理を用いても良いが、ＴＥＯＳを採用する堆積処理は便宜である。トレンチ７４”以内に実質的に中心に配置された、充填されていない幅８０”の空間溝７９”を残しつつ、層９６がトレンチ７４”の側壁を被覆するように厚さ９７が選択される。構造２２８が結果として得られる。
【００３５】
図２９の製造工程１２９を参照すると、図１８の層８２と類似する厚さ８１”の層８２”は構造２２８上に形成されて、それにより図１８の製造工程１１８の空隙トレンチ７４および介在もの８３と同様に空隙のトレンチ７４”を充填し、介在物８３”を作成するが、その説明を参考としてここに組込む。構造２２９が結果になる。図２９の製造工程１２９は、層８２”の堆積する時にマスク７２が残る状態を示すが、他の実施形態において、マスク層７２は堆積する前に除去しても良い。いずれの構造または順番も有用である。図３０の製造工程１３０を参照すると、構造２２９は、図１９の製造工程１１９で規定したと同様に平坦化されるが、その説明を参考としてここに組込む。構造２３０が結果になる。便利な平坦化停止またはエッチング停止を提供するさらなるパッド層７０の存在の利点も利用される。続いて、構造２３０は、図２０〜２３の製造工程１２０〜１２３と類似する製造工程の対象となり、その説明が参考としてここに組込まれ、図３１の製造工程１３１において図２３の製造工程１２３と類似するに結果になるが、幅９３’及び間隔９４”の残留ＳＣ基板カラム９２”は電子素子４４”のＣＤＲ６２”に組み込まれる点が異なる。幅８０”、間隔８９”、中心対中心距離６６”を有する多結晶または非結晶介在物６５”は、実質的に酸化されていない基板カラム９２”を有する堆積した誘電体領域７８”に設けられる。多結晶または非結晶介在物６５”は、電気的に浮遊しており、残留基板カラム９２”はボンドパッド３５から少なくともパッド層７０、６８の部分７０”、６８”及び層８６またはその後に形成される均等物で分離され、それによって介在物６５”がボンドパッド３５によって生じたＥ−Ｍ場とカップリングすることを限定する。アクティブデバイスは、ＣＤＲ６２’’及びボンドパッド３５の形成前、形成中、または形成後に形成可能である。
【００３６】
第一実施例によると、第一熱膨張係数（ＴＥＣ）、アクティブデバイス領域４６、ボンドパッド領域６０を有する半導体（ＳＣ）基板４５と、電極領域６０に配置されたボンドパッド３５と、ボンドパッド３５の下にあり第二ＴＥＣを有する絶縁材料７８、７８’、７８”から成るボンドパッド領域６０に配置された複合誘電体領域６２、６２’、６２”と、複合誘電体領域６２、６２’、６２’内の追加物８２、８２”、８３、８３”の介在物６５、６５’、６５”とから成る電子素子４４、４４’、４４”を提供し、追加物８２、８２”、８３、８３”は第二ＴＥＣより小さい第三ＴＥＣを有するのであって、介在物６５、６５’、６５’’は、ボンドパッド３５及び基板４５から電気的に分離され、アクティブデバイス２４は、複合誘電体領域６２、６２’、６２”に近く、且つアクティブデバイス領域４６内に配置され、相互接続部４１、４１’、４１”によってボンドパッド３５に電気的に接続した第一端子を有する。もう一つの実施例によると、基板４５は、シリコン、ゲルマニウム、またはその組み合わせ、介在物６５、６５’、６５’は、非単結晶のシリコン、ゲルマニウム、またはその組み合わせを含み。また一つの実施例によると、介在物６５、６５’、６５”は約０．２〜５．０マイクロメートルの範囲の幅８０を有する。さらに別の実施例によると、介在６５，６５’、６５”は幅８０及び中心線対中心線間隔６６を有し、中心線対中心線間隔６６は幅８０の約１３〜１６倍である。また別の実施例によると、介在物６５、６５’、６５”は、２〜２００の範囲のアスペクト比を有する。また別の実施例によると、介在物６５、６５’、６５”は１５〜５０の範囲のアスペクト比を有する。さらに別の実施例によると、介在物６５、６５’、６５”は２０〜３０の範囲のアスペクト比を有する。また別の実施例によると、介在物６５，６５’、６５”は、平面図で複数の実質的に平行な刀身状６５−１、６５−２、６５−３を有する。また別の実施例によると、介在物６５−２は、アクティブデバイスに向かって、平面図で長い寸法を有する。さらに別の実施例によると、介在物６５−１は、アクティブデバイスに向いていない平面図で長い寸法を有する。また別の実施例によると、介在物６５−６，６５−７、６５−８は平面図で実質的に同心形状を形成する。追加の実施例によると、複合誘電体領域６２、６２’、６２”はアクティブデバイス４６の約２０マイクロメートルまたはそれ未満に配置される。
【００３７】
第二実施例によると、デバイス２４に接続したボンドパッド３５下にある複合誘電体領域（ＣＤＲ）６２、６２’、６２”を含む電子素子４４、４４’、４４”を形成する方法ステップ１１５〜１３１を提供し、前期ステップは第一表面５７、第一熱膨張係数（ＴＥＣ）を有する第一材料の半導体基板４５を提供するステップ１１５、１２４，１２７から成り、基板４５は、その内部に、アクティブデバイス２４を受けるように改良された第一領域４６及びボンドパッド３５を受けるように改良された第二領域６０を有し、第二領域６０に第一幅７５、７５’、７５”の離間した開口７３、７３’、７３”を有するマスクを形成するステップ１１５，１２４、１２７と、トレンチ７４、７４’、７４”の下に配置された基板４５のほかの部分とトレンチ７４、７４’、７４”の間の実質的に元のままの基板４５のカラム７６、７６’、７６”を残し、基板４５内の第一深さ７４１、７４１”まで実質的に第一幅７５、７５’、７５”の間隔をあけた溝７４，７４’、７４”をエッチングするステップ１１６、１２４、１２７と、
トレンチ７４、７４’、７４”の下に配置した基板４５の材料の他の部分まで延ばさないが、第一表面５７からトレンチ７４、７４’、７４”の中まで延長する誘電体７８、７８’、７８”内に空隙のトレンチ７９、７９’、７９”が存在するようにトレンチ７４、７４’、７４”内に第二ＴＥＣを有する誘電体７８、７８’、７８”を形成するステップ１１７，１２５、１２８と、基板４５に対して電気的に浮遊し、第二ＴＥＣより小さい第三ＴＥＣを有する介在物材料８３、８３”、６５、６５”を有する溝７４、７４’、７４”を充填するステップ１１８，１２９であって、誘電体領域７８、７８’、７８”と電気的に浮遊する介在物材料８３、８３’、６５、６５’、６５”の組み合わせはボンドパッド３５を支持するように改良された複合誘電体領域６２、６２’、６２”を形成し、誘電体領域６２、６２’、６２”に近くにあるアクティブデバイス領域４６内に第一端子２８を有するアクティブデバイス２４を形成するステップ１２３、１２６、１３１と、介在物材料８３，８３”、６５、６５’、６５”から電気的に分離された介在物材料８３，８３’’、６５、６５’、６５”及び誘電体７８、７８’、７８”の上方にある誘電体領域６２、６２’、６２”でボンドパッドを形成するステップ１２３、１２６，１３１と、ボンドパッド３５をアクティブデバイスの第一端子２８に電気的に接続するステップを含む。また別の実施例によると、介在物材料８２、８２”、８３、８３”、６５，６５’、６５”はシリコン、ゲルマニウム、またはその組み合わせを含む。さらに別の実施例によると、介在物材料８２、８２”、８３、８３”、６５、６５’、６５”は平面図で、一つまたはそれ以上の実質的に継続して平行な複数の列６５−１，６５−２、中断した複数の実質的に平行な列６５−３，複数の「Ｌ」字型または「Ｔ」字型列６５−４、６５−５、または複数の列６５−５のＸ−Ｙ型配列、または同心矩形、円形、多角形６５−６，６５−７，６５−８を含む。
【００３８】
第三実施例によると、電子素子４４、４４’、４４”は、ボンドパッド領域６０及びアクティブデバイス領域４６を有する半導体基板４５と、基板４５から電気的に分離されたボンドパッド３５と、ボンドパッド３５の下にあって、且つボンドパッド領域６０内にある基板４５上にある複合誘電体領域６２、６２’、６２”とから成り、前期複合誘電体領域６２、６２’、６２”は、絶縁誘電体領域７８、７８’、７８”、８５、６８、７０，８６及び非単結晶半導体介在領域６５、６５’、６５”と、絶縁誘電体領域７８、７８’、７８”、８５、６８、７０、８６の部分によってボンドパッド３５及び基板４５から電気的に分離された介在領域６５、６５’、６５”と、ボンドパッドと、相互接続部４１、４１’、４１”によってボンドパッド３５に電気的に接続されたアクティブデバイス領域４６内にあるアクティブデバイス２４を含む。また一つの実施例によると、基板４５は０．１オーム／センチ未満の抵抗性を有する。また別の実施例によると、ボンドパッド領域６０は、約２０マイクロメートル以下の長さ３９の接続領域３８によってアクティブデバイス領域４６から分離される。さらに別の実施例によると、介在領域６５、６５’、６５”は、アクティブデバイス領域６０に向かって配向された半導体８２の平面図で複数の実質的に平行な列６５−２を含む。
【００３９】
上記において、本発明の少なくとも１つの例示の実施形態が記載されてきたが、多様な変更が可能であることが理解されるべきである。また、上記の実施形態は例示のためのみのものであり、本発明の範囲、用途、または構成をいかなる様式においても限定するものと解釈されるべきではない。上記の詳細な説明は当業者に本発明の例示の実施形態を実施するための有用なロードマップを提供するものであり、請求項に規定された、あるいはその均等物に規定された本発明の範囲から逸脱することなく、上記実施形態の機能や要素の構成において多用な変更がなされてもよいことが理解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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