(57)【特許請求の範囲】
【請求項１】
ＤＣ／ＤＣコンバータのハイサイドトランジスタおよびロウサイドトランジスタをそれぞれ構成する第１トランジスタおよび第２トランジスタと、
第１ノードと、
前記第１ノードを充放電し、充電速度または放電速度を定める定電流源、ならびに充電と放電を切り替える切り替えスイッチを含んだ充放電回路と、
前記第１ノードの電圧レベルを判定することで第１クロック信号を生成するクロック信号生成回路と、
共通クロック信号を伝送する第２ノードと、
オンに駆動された際に、前記クロック信号生成回路と前記第２ノードを接続し、前記第１クロック信号を前記共通クロック信号として伝送する第１スイッチと、
パルス入力信号が入力される第３ノードと、
パルス出力信号を出力する第４ノードと、
前記パルス入力信号を前記共通クロック信号の所定サイクル分遅延させた遅延パルス信号を生成し、前記遅延パルス信号を前記パルス出力信号として伝送するパルス信号生成回路と、
前記パルス入力信号または前記パルス出力信号を起点として前記第１および第２トランジスタをＰＷＭ信号によってスイッチング制御するＰＷＭ制御回路とを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記充放電回路は、
前記第１ノードと高電位側電源電圧の間に設けられた第１定電流源と、
前記第１ノードと低電位側電源電圧の間で直列に設けられた前記切り替えスイッチおよび第２定電流源とを備え、
前記切り替えスイッチは、前記共通クロック信号によってオン・オフが制御され、
前記クロック信号生成回路は、前記第１ノードの電圧レベルが高電位側しきい値電圧と低電位側しきい値電圧に到達した際にそれぞれ出力電圧レベルを遷移させることで前記第１クロック信号を生成することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、さらに、
オンに駆動された際に前記充放電回路を前記第１ノードに接続する第２スイッチと、
前記パルス入力信号を前記パルス出力信号として伝送するか、あるいは前記遅延パルス信号を前記パルス出力信号として伝送するかを選択する選択スイッチ回路を有することを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１および第２トランジスタは、外部インダクタを介して外部負荷に電源を供給し、
前記ＰＷＭ制御回路は、前記パルス入力信号または前記パルス出力信号を起点として前記第１トランジスタをオンに、前記第２トランジスタをオフにそれぞれ制御し、前記第１トランジスタに流れる電流が前記外部負荷の電源に対する検出結果を反映した判定レベルに到達した際に前記第１トランジスタをオフに、前記第２トランジスタをオンにそれぞれ制御することを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、さらに、
さらに、前記判定レベルの大きさを検出してイネーブル信号の活性化・非活性化を制御するイネーブル検出回路を備え、
前記イネーブル信号が活性化された場合、前記第２スイッチはオンに制御され、前記選択スイッチ回路は前記遅延パルス信号を前記パルス出力信号として伝送し、
前記イネーブル信号が非活性化された場合、前記第２スイッチはオフに制御され、前記選択スイッチ回路は前記パルス入力信号を前記パルス出力信号として伝送することを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１〜第４ノードは、外部端子であり、
前記半導体装置は、１個の半導体パッケージに搭載されていることを特徴とする半導体装置。
【請求項７】
ＤＣ／ＤＣコンバータのハイサイドトランジスタおよびロウサイドトランジスタをそれぞれ構成し、外部負荷に電源を供給する第１トランジスタおよび第２トランジスタと、
第１ノードと、
前記第１ノードを充放電し、充電速度または放電速度を定める定電流源、ならびに充電と放電を切り替える切り替えスイッチを含んだ充放電回路と、
前記第１ノードの電圧レベルを判定することで第１クロック信号を生成するクロック信号生成回路と、
共通クロック信号を伝送する第２ノードと、
オンに駆動された際に、前記クロック信号生成回路と前記第２ノードを接続し、前記第１クロック信号を前記共通クロック信号として伝送する第１スイッチと、
パルス入力信号が入力される第３ノードと、
パルス出力信号を出力する第４ノードと、
前記パルス入力信号を前記共通クロック信号の所定サイクル分遅延させた遅延パルス信号を生成し、前記遅延パルス信号を前記パルス出力信号として伝送するパルス信号生成回路と、
前記第１および第２トランジスタをＰＷＭ信号によってスイッチング制御するＰＷＭ制御回路とを備え、
前記ＰＷＭ制御回路は、
前記外部負荷の電源電圧の検出ノードとなる第５ノードと、
前記第５ノードの電圧レベルを基準電圧レベルを基準として増幅し、エラーアンプ信号を出力するエラーアンプ回路と、
判定電圧レベルが伝送される第６ノードと、
前記エラーアンプ回路の出力ノードと前記第６ノードの導通・非導通を制御する導通制御回路と、
前記第１トランジスタに流れる電流を検出し、それを電圧に変換した電流検出信号を生成する電流検出回路と、
前記電流検出信号が前記判定電圧レベルに到達した際に第１信号を出力する第１コンパレータ回路と、
前記パルス入力信号または前記パルス出力信号を起点としてＰＷＭ信号をオンレベルに遷移させ、前記第１信号を起点として前記ＰＷＭ信号をオフレベルに遷移させるラッチ回路とを有し、
前記ＰＷＭ信号がオンレベルの際には、前記第１トランジスタがオンに、前記第２トランジスタがオフにそれぞれ制御され、前記ＰＷＭ信号がオフレベルの際には、前記第１トランジスタがオフに、前記第２トランジスタがオンにそれぞれ制御されることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
さらに、前記第５ノードの電圧レベルが第１電圧レベルよりも大きい場合にスレーブ信号を出力し、前記第１電圧レベルよりも小さい場合にマスタ信号を出力するマスタスレーブ検出回路を有し、
前記第５ノードは、前記外部負荷の電源ノードに結合されるか、あるいは前記第１電圧レベルよりも大きい固定電圧が印加され、
前記第１スイッチは、前記マスタ信号を受けてオンに駆動され、前記スレーブ信号を受けてオフに駆動されることを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置において、さらに、
オンに駆動された際に前記充放電回路を前記第１ノードに接続する第２スイッチと、
前記パルス入力信号を前記パルス出力信号として伝送するか、あるいは前記遅延パルス信号を前記パルス出力信号として伝送するかを選択する第１選択スイッチ回路を有し、
前記第２スイッチは、イネーブル信号が活性状態の場合にオンに、非活性状態の場合にオフに駆動され、
前記第１選択スイッチ回路は、前記イネーブル信号が活性状態の場合に前記遅延パルス信号を前記パルス出力信号として伝送し、非活性状態の場合に前記パルス入力信号を前記パルス出力信号として伝送することを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
さらに、前記第６ノードの前記判定電圧レベルの大きさをヒステリシスコンパレータによって判定し、その判定結果によって前記イネーブル信号の活性化・非活性化を制御するイネーブル検出回路を有することを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、さらに、
第７ノードと、
前記第７ノードを前記エラーアンプ回路の出力ノードに接続するか、前記ヒステリシスコンパレータに接続するかを選択する第２選択スイッチ回路を備え、
前記ヒステリシスコンパレータのヒステリシス特性は、前記第７ノードに接続された外部素子によって可変設定可能となっていることを特徴とする半導体装置。
【請求項１２】
請求項７記載の半導体装置において、
前記第１〜第６ノードは、外部端子であり、
前記半導体装置は、１個の半導体パッケージに搭載されていることを特徴とする半導体装置。
【請求項１３】
第１〜第ｍ（ｍは２以上の整数）半導体装置と、
一端が出力電源ノードに共通接続された第１〜第ｍインダクタと、
外部容量とを備え、
前記第１半導体装置は、第１充放電端子、第１クロック端子、第１出力端子、第１パルス入力端子および第１パルス出力端子を含み、
前記第ｍ半導体装置は、第ｍ充放電端子、第ｍクロック端子、第ｍ出力端子、第ｍパルス入力端子および第ｍパルス出力端子を含み、
前記第１〜第ｍ充放電端子は、前記外部容量の一端に共通に接続され、
前記第１〜第ｍクロック端子は、共通に接続されると共に共通クロック信号を伝送し、
前記第１〜第ｍ出力端子は、前記第１〜第ｍインダクタの他端にそれぞれ接続され、
前記第１パルス入力端子は、前記第ｍパルス出力端子に接続され、
第ｋ（ｋは１≦ｋ≦（ｍ−１）の整数）パルス出力端子は、第（ｋ＋１）パルス入力端子に順次接続され、
前記第１半導体装置は、さらに、
前記第１出力端子に一端が接続された第１ハイサイドトランジスタと、
前記第１出力端子に一端が接続された第１ロウサイドトランジスタと、
前記第１充放電端子を充放電し、充電速度または放電速度を定める第１定電流源、ならびに充電と放電を切り替える第１切り替えスイッチを含んだ第１充放電回路と、
前記第１充放電端子の電圧レベルを判定することで第１クロック信号を生成する第１クロック信号生成回路と、
オンに駆動された際に、前記第１クロック信号生成回路と前記第１クロック端子を接続する第１クロックスイッチと、
前記第１パルス入力端子から入力された第１パルス入力信号を前記共通クロック信号の所定サイクル分遅延させた第１パルス出力信号を生成し、前記第１パルス出力信号を前記第１パルス出力端子に伝送する第１パルス信号生成回路と、
前記第１パルス入力信号または前記第１パルス出力信号を起点として前記第１ハイサイドトランジスタおよび前記第１ロウサイドトランジスタを第１ＰＷＭ信号によってスイッチング制御する第１ＰＷＭ制御回路とを備え、
前記第ｍ半導体装置は、さらに、
前記第ｍ出力端子に一端が接続された第ｍハイサイドトランジスタと、
前記第ｍ出力端子に一端が接続された第ｍロウサイドトランジスタと、
前記第ｍ充放電端子を充放電し、充電速度または放電速度を定める第ｍ定電流源、ならびに充電と放電を切り替える第ｍ切り替えスイッチを含んだ第ｍ充放電回路と、
前記第ｍ充放電端子の電圧レベルを判定することで第ｍクロック信号を生成する第ｍクロック信号生成回路と、
オンに駆動された際に、前記第ｍクロック信号生成回路と前記第ｍクロック端子を接続する第ｍクロックスイッチと、
前記第ｍパルス入力端子から入力された第ｍパルス入力信号を前記共通クロック信号の所定サイクル分遅延させた第ｍパルス出力信号を生成し、前記第ｍパルス出力信号を前記第ｍパルス出力端子に伝送する第ｍパルス信号生成回路と、
前記第ｍパルス入力信号または前記第ｍパルス出力信号を起点として前記第ｍハイサイドトランジスタおよび前記第ｍロウサイドトランジスタを第ｍＰＷＭ信号によってスイッチング制御する第ｍＰＷＭ制御回路とを備え、
前記第１クロックスイッチがオンに駆動され、前記第ｍクロックスイッチがオフに駆動されることで前記第１クロック信号が前記共通クロック信号として伝送され、
前記第１〜第ｍ定電流源の電流値は、共に等しいことを特徴とする電源装置。
【請求項１４】
請求項１３記載の電源装置において、
前記第１充放電回路は、
前記第１充放電端子と高電位側電源電圧の間に設けられた第１高電位側定電流源と、
前記第１充放電端子と低電位側電源電圧の間で直列に設けられた前記第１切り替えスイッチおよび第１低電位側定電流源とを備え、
前記第１切り替えスイッチは、前記共通クロック信号によってオン・オフが制御され、
前記第ｍ充放電回路は、
前記第ｍ充放電端子と高電位側電源電圧の間に設けられた第ｍ高電位側定電流源と、
前記第ｍ充放電端子と低電位側電源電圧の間で直列に設けられた前記第ｍ切り替えスイッチおよび第ｍ低電位側定電流源とを備え、
前記第ｍ切り替えスイッチは、前記共通クロック信号によってオン・オフが制御されることを特徴とする電源装置。
【請求項１５】
請求項１３記載の電源装置において、
前記第１半導体装置は、さらに、
第１イネーブル信号が活性状態の際に前記第１充放電回路を前記第１充放電端子に接続する第１クロック制御スイッチと、
前記第１イネーブル信号が活性状態の際に前記第１パルス信号生成回路からの前記第１パルス出力信号を前記第１パルス出力端子に伝送し、前記第１イネーブル信号が非活性状態の際に前記第１パルス入力信号を前記第１パルス出力端子に伝送する第１パルス選択スイッチ回路とを備え、
前記第ｍ半導体装置は、さらに、
第ｍイネーブル信号が活性状態の際に前記第ｍ充放電回路を前記第ｍ充放電端子に接続する第ｍクロック制御スイッチと、
前記第ｍイネーブル信号が活性状態の際に前記第ｍパルス信号生成回路からの前記第ｍパルス出力信号を前記第ｍパルス出力端子に伝送し、前記第ｍイネーブル信号が非活性状態の際に前記第ｍパルス入力信号を前記第ｍパルス出力端子に伝送する第ｍパルス選択スイッチ回路とを備えることを特徴とする電源装置。
【請求項１６】
請求項１５記載の電源装置において、
前記第１半導体装置は、さらに、第１判定レベル端子および第１フィードバック端子を含み、
前記第ｍ半導体装置は、さらに、第ｍ判定レベル端子および第ｍフィードバック端子を含み、
前記第１〜第ｍ判定レベル端子は、共通に接続されると共に共通判定電圧レベルを伝送し、
前記第１フィードバック端子は、前記出力電源ノードに結合され、
前記第ｍフィードバック端子には、所定の固定電圧が印加され、
前記第１ＰＷＭ制御回路は、
前記第１フィードバック端子の電圧レベルを検出し、その検出結果を反映した第１判定電圧レベルを出力する第１エラーアンプ回路と、
前記第１エラーアンプ回路の出力ノードと前記第１判定レベル端子の導通・非導通を制御する第１導通制御回路と、
前記第１ハイサイドトランジスタに流れる電流を検出し、それを電圧に変換した第１電流検出信号を生成する第１電流検出回路と、
前記第１電流検出信号が前記共通判定電圧レベルに到達した際に第１信号を出力する第１コンパレータ回路と、
前記第１パルス入力信号または前記第１パルス出力信号を起点として前記第１ＰＷＭ信号をオンレベルに遷移させ、前記第１信号を起点として前記第１ＰＷＭ信号をオフレベルに遷移させる第１ラッチ回路とを備え、
前記第ｍＰＷＭ制御回路は、
前記第ｍフィードバック端子の電圧レベルを検出し、その検出結果を反映した第ｍ判定電圧レベルを出力する第ｍエラーアンプ回路と、
前記第ｍエラーアンプ回路の出力ノードと前記第ｍ判定レベル端子の導通・非導通を制御する第ｍ導通制御回路と、
前記第ｍハイサイドトランジスタに流れる電流を検出し、それを電圧に変換した第ｍ電流検出信号を生成する第ｍ電流検出回路と、
前記第ｍ電流検出信号が前記共通判定電圧レベルに到達した際に第ｍ信号を出力する第ｍコンパレータ回路と、
前記第ｍパルス入力信号または前記第ｍパルス出力信号を起点として前記第ｍＰＷＭ信号をオンレベルに遷移させ、前記第ｍ信号を起点として前記第ｍＰＷＭ信号をオフレベルに遷移させる第ｍラッチ回路とを備え、
前記第１導通制御回路は、導通状態に制御され、
前記第ｍ導通制御回路は、非導通状態に制御されることを特徴とする電源装置。
【請求項１７】
請求項１６記載の電源装置において、
前記第１半導体装置は、さらに、前記共通判定電圧レベルの大きさを第１ヒステリシスコンパレータによって判定し、その判定結果によって前記第１イネーブル信号の活性化・非活性化を制御する第１イネーブル検出回路を有し、
前記第ｍ半導体装置は、さらに、前記共通判定電圧レベルの大きさを第ｍヒステリシスコンパレータによって判定し、その判定結果によって前記第ｍイネーブル信号の活性化・非活性化を制御する第ｍイネーブル検出回路を有することを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびそれを用いた電源装置に関し、例えば高電圧を低電圧に変換するスイッチング電源装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、各位相に対応する複数の半導体デバイスをリング状に接続したマルチフェーズ電源が記載されている（図１）。また、特許文献２には、複数のコンバータ制御ＩＣを用い、それぞれ異なる位相で負荷に対して電源を供給するマルチフェーズ型ＤＣ／ＤＣコンバータ装置が記載されている（図１）。また、特許文献３には、ｎ個の位相ＩＣと、この各位相ＩＣに共通の制御信号を供給する制御ＩＣからなる多相コンバータが記載されている（図１、図２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２１９１８４号公報
【特許文献２】特開２００６−５０８９１号公報
【特許文献３】特開２００７−１３５３９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えばパーソナルコンピュータ（以下、ＰＣ）やサーバ等の配線基板（マザーボード等）ＰＣＢ上には、ＤＤＲ−ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）やＣＰＵ（Central Processing Unit）等を代表とする各種回路ユニットが搭載される。このような各種回路ユニットの電源は、配線基板ＰＣＢ上で各種回路ユニットの近傍に実装されたＰＯＬ（Point Of Load）コンバータ等と呼ばれる降圧型の非絶縁型ＤＣ／ＤＣコンバータ（バックコンバータ）によって供給される。
【０００５】
近年、各種回路ユニットは、処理能力向上のため動作周波数が年々高速化しており、その電源電圧は低電圧化が進んでいる。これにより、各種回路ユニットの消費電流は、高速化に伴い増加傾向にあり、リーク電流も低電圧化に伴い増加傾向にある。このような大電流化ならびに低電圧化に対応するため、ＰＯＬコンバータは、複数の位相（フェーズ）を用いて電力供給を順次行う所謂マルチフェーズ化が進んでいる。マルチフェーズ型のＰＯＬコンバータを用いると、配線基板ＰＣＢ上で必要とされる実装面積がフェーズ数の増加に伴い拡大するが、その一方で、システムの多様化や電子機器の小型化に伴いＰＯＬコンバータに割り当てられる実装面積は縮小傾向にある。したがって、マルチフェーズ型のＰＯＬコンバータの小面積化（小型化）が重要となる。
【０００６】
また、近年、環境問題が大きく取り上げられている。前述したような各種回路ユニットでは、システム状況に応じて必要最小限の回路ブロックのみを活性化させる等の省電力設計が行われ、これに伴い消費電流の変動幅（電流レンジ）が拡大している。これに対応して、ＰＯＬコンバータには、幅広い電流レンジにおいて電力変換効率を向上させることが求められる。マルチフェーズ型のＰＯＬコンバータでは、フェーズ数を増加させるほど大電流に対応可能となるが、その状態で軽負荷（消費電流が少ない状態の各種回路ユニット）を駆動すると、電力変換効率が低下する。すなわち、負荷の消費電流に応じて電力変換効率が最適となるフェーズ数があるため、ＰＯＬコンバータは、フェーズ数を動的に変更可能なように構成されることが望ましい。
【０００７】
図１９は、本発明の前提として検討した電源装置を示すものであり、（ａ）はその概略構成例を示すブロック図、（ｂ）は（ａ）の動作例を示す波形図である。図１９（ａ）に示す電源装置は、コントロールユニットＣＴＬＵと、複数（ここでは４個）の駆動ユニットＰＯＬｂ［１］〜ＰＯＬｂ［４］と、一端が出力電源ノードＶＯに共通接続された複数のインダクタＬ［１］〜Ｌ［４］と、一端がＶＯに接続された容量Ｃｌｄによって構成される。ＣＴＬＵは、ＰＯＬｂ［１］〜ＰＯＬｂ［４］に対して、それぞれ位相が９０°単位で異なるフェーズ入力信号ＰＨＩ［１］〜ＰＨＩ［４］を出力する。ＰＯＬｂ［１］〜ＰＯＬｂ［４］は、それぞれ、ＰＨＩ［１］〜ＰＨＩ［４］を起点として所定の動作を行い、スイッチ信号ＳＷ［１］〜ＳＷ［４］を介してＬ［１］〜Ｌ［４］に流れる電流を制御する。Ｌ［１］〜Ｌ［４］には、それぞれ９０°単位で位相が異なる電流が流れ、その一部が前述した各種回路ユニットに該当する負荷ＬＯＤに供給され、一部が容量Ｃｌｄに供給される。ＬＯＤは、ＶＯの電圧を電源電圧とし、Ｌ［１］〜Ｌ［４］ならびにＣｌｄから供給される電源電流によって所定の動作を行う。
【０００８】
図１９に示すような電源装置（マルチフェーズ型のＰＯＬコンバータ）を用いると、フェーズ入力信号ＰＨＩ［１］〜ＰＨＩ［４］の波形状態を適宜変更することでフェーズ数の変更等も可能となるが、コントロールユニットＣＴＬＵが必須となるため、その実装面積に伴い電源装置の小型化が困難となる。また、フェーズ数の変更幅は、ＣＴＬＵのピン数で制約されるため、フェーズ数を増やしたい場合等では、ＣＴＬＵを更に追加する必要性等も生じる。そこで、図２０に示すように、コントロールユニットＣＴＬＵを用いない構成が考えられる。
【０００９】
図２０は、本発明の前提として検討した他の電源装置を示すものであり、（ａ）はその概略構成例を示すブロック図、（ｂ）は（ａ）の動作例を示す波形図である。図２０（ａ）に示す電源装置は、複数（ここでは４個）の駆動ユニットＰＯＬａ［１］〜ＰＯＬａ［４］と、一端が出力電源ノードＶＯに共通接続された複数のインダクタＬ［１］〜Ｌ［４］と、一端がＶＯに接続された容量Ｃｌｄによって構成される。ＰＯＬａ［１］は、外部に接続された容量Ｃｃｔに応じた周波数のクロック信号ＣＬＫを生成し、それをＰＯＬａ［２］〜ＰＯＬａ［４］に共通に供給する。
【００１０】
また、ＰＯＬａ［ｎ］（ｎ＝１〜４）は、ワンショットパルス信号となるフェーズ入力信号ＰＨＩ［ｎ］が入力され、それをＣＬＫの１サイクル分遅延させた信号となるフェーズ出力信号ＰＨＯ［ｎ］を出力する。そして、ＰＨＯ［ｎ］＝ＰＨＩ［ｎ＋１］とし、最終段からのＰＨＯ［４］を初段のＰＨＩ［１］に帰還することで、ＰＨＩ［１］〜ＰＨＩ［４］は、それぞれ位相が９０°単位で異なる信号となる。各ＰＯＬａ［ｎ］は、それぞれ、ＰＨＩ［ｎ］（またはＰＨＯ［ｎ］）を起点として図１９と同様な動作を行い、これによるマルチフェーズ動作によって出力電源ノードＶＯに接続された負荷ＬＯＤが駆動される。
【００１１】
図２０に示すような電源装置（マルチフェーズ型のＰＯＬコンバータ）を用いると、コントロールユニットＣＴＬＵが不要となるため、電源装置の小型化が実現可能となる。ただし、図２０（ａ）の電源装置は、フェーズ数が固定の場合には特に問題は生じないが、フェーズ数を変更したい場合に、その適切な実現手段が求められる。
【００１２】
そこで、本発明の目的の一つは、フェーズ数の変更を容易に実現可能なマルチフェーズ方式の電源装置、ならびにその構成要素となる半導体装置を提供することにある。なお、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１４】
本実施の形態による電源装置は、ｍ個の半導体装置を用いて最大ｍフェーズのスイッチング動作を実現するものとなっている。各半導体装置は、ハイサイドトランジスタおよびロウサイドトランジスタと、第１〜第４端子と、充放電回路と、クロック信号生成回路と、第１スイッチと、パルス信号生成回路と、ＰＷＭ制御回路とを備えている。充放電回路は、充電速度または放電速度を定める定電流源、ならびに充電と放電を切り替える切り替えスイッチを含み、第１端子を充放電する。クロック信号生成回路は、第１端子の電圧レベルを判定することで第１クロック信号を生成する。第２端子には、共通クロック信号が伝送される。第１スイッチは、オンに駆動された際に、クロック信号生成回路と第２端子を接続し、第１クロック信号を共通クロック信号として伝送する。パルス信号生成回路は、第３端子から入力されたパルス入力信号を共通クロック信号の所定サイクル分遅延させ、これによって生成したパルス出力信号を第４端子に伝送する。ＰＷＭ制御回路は、パルス入力信号またはパルス出力信号を起点としてＰＷＭ信号を生成し、ハイサイドトランジスタおよびロウサイドトランジスタをスイッチング制御する。
【００１５】
ここで、各半導体装置の第２端子は共通接続される。また、第ｋ段目の半導体装置の第４端子は、第（ｋ＋１）段目の半導体装置の第３端子に順次接続され、最終段となるｍ段目の半導体装置の第４端子は、初段となる１段目の半導体装置の第３端子に帰還される。このようなループ接続によって、各半導体装置におけるパルス入力信号（パルス出力信号）はそれぞれ所定の単位で位相が異なり、これによってマルチフェーズ動作が実現可能となる。
【００１６】
また、各半導体装置の第１端子は外部容量に共通接続され、１段目の半導体装置の第１スイッチはオンに駆動され、これ以外の半導体装置の第１スイッチはオフに駆動されることで、１段目の半導体装置のクロック信号生成回路から各半導体装置に向けて共通クロック信号が出力される。この共通クロック信号は、前述した外部容量に共通接続される半導体装置の数（すなわちフェーズ数）がｎ倍に増加すると充電速度および／または放電速度が自動的にｎ倍となるため、その周波数もｎ倍高くなる。このように、フェーズ数ｎに応じて共通クロック信号の周波数を自動的にｎ倍に変化させることで、フェーズ数に依らず一定のスイッチング周波数でのマルチフェーズ動作を容易に実現可能となる。
【００１７】
さらに、前述した電源装置は、各半導体装置において、充放電回路と第１端子の間に第２スイッチを設け、加えて第３端子と第４端子を短絡すると共にパルス信号生成回路と第４端子との導通を遮断するスイッチ回路を設けることが望ましい。この第２スイッチおよびスイッチ回路を制御することで、外部負荷の消費電流に応じてフェーズ数を動的に変更可能となり、電力変換効率の向上が図れる。なお、このフェーズ数の動的な変更は、例えば各半導体装置が所謂ピーク電流制御方式によるスイッチング動作を行う場合、このピーク電流を定める際の判定電圧レベルを監視することで、自動的に行わせることも可能である。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、マルチフェーズ方式の電源装置において、フェーズ数の変更を容易に実現可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１による電源装置において、その概略構成の一例を示すブロック図である。
【図２】図１の電源装置において、その主要部の詳細な構成例を示す回路ブロック図である。
【図３】図２の電源装置において、その発振回路ブロックの詳細な構成例を示す回路ブロック図である。
【図４】図３の発振回路ブロックの更に詳細な構成例を示す回路図である。
【図５】図２の電源装置において、そのフェーズ信号生成回路の詳細を示すものであり、（ａ）はその構成例を示す回路ブロック図、（ｂ）は（ａ）の動作例を示す波形図である。
【図６】図２の電源装置において、フェーズ数を変更した場合のクロック信号、フェーズ入力信号およびフェーズ出力信号の動作例を示す波形図である。
【図７】図２の電源装置において、３フェーズ動作時の各駆動ユニットの詳細な動作例を示す波形図である。
【図８】本発明の実施の形態２による電源装置において、その主要部の詳細な構成例を示す回路ブロック図である。
【図９】図８の電源装置において、その発振回路ブロックの詳細な構成例を示す回路図である。
【図１０】本発明の実施の形態３による電源装置において、その主要部の詳細な構成例を示す回路ブロック図である。
【図１１】図１０の電源装置において、そのイネーブル検出回路の詳細な構成例を示す回路図である。
【図１２】本発明の実施の形態４による電源装置において、それに含まれる半導体装置（駆動ユニット）の詳細な構成例を示すブロック図である。
【図１３】（ａ）は、図１２の半導体装置がマスタデバイスである場合のスイッチブロック周りの詳細な構成例を示す回路図であり、（ｂ）は、（ａ）におけるイネーブル検出回路およびエラーアンプ回路の状態を示す等価回路図である。
【図１４】（ａ）は、図１２の半導体装置がスレーブデバイスである場合のスイッチブロック周りの詳細な構成例を示す回路図であり、（ｂ）は、（ａ）におけるイネーブル検出回路およびエラーアンプ回路の状態を示す等価回路図である。
【図１５】図１２の半導体装置（駆動ユニット）の概略パッケージ構成例を示す平面図である。
【図１６】（ａ）は、図１５におけるＸ−Ｘ’間の構造例を示す断面図であり、（ｂ）は、図１５におけるＹ−Ｙ’間の構造例を示す断面図である。
【図１７】図１２の半導体装置において、ハイサイドのトランジスタ（パワートランジスタ）が形成された半導体チップのデバイス構造例を示す断面図である。
【図１８】図３の変形例を示すものであり、（ａ）、（ｂ）はそれぞれ異なる構成例を示す回路ブロック図である。
【図１９】本発明の前提として検討した電源装置を示すものであり、（ａ）はその概略構成例を示すブロック図、（ｂ）は（ａ）の動作例を示す波形図である。
【図２０】本発明の前提として検討した他の電源装置を示すものであり、（ａ）はその概略構成例を示すブロック図、（ｂ）は（ａ）の動作例を示す波形図である。
【発明を実施するための形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、ＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態で、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（又はＭＯＳトランジスタと略す）と記載した場合、ゲート絶縁膜として非酸化膜を除外するものではない。
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
（実施の形態１）
《電源装置全体の概略構成》
図１は、本発明の実施の形態１による電源装置において、その概略構成の一例を示すブロック図である。図１に示す電源装置は、複数（ここでは４個）の駆動ユニット（半導体装置）ＰＯＬ［１］〜ＰＯＬ［４］と、複数のインダクタＬ［１］〜Ｌ［４］と、容量Ｃｃｔ，Ｃｌｄによって構成される。各駆動ユニットＰＯＬ［ｎ］（ｎ＝１〜４）は、それぞれ同一の内部構成を備え、７個の外部端子ＰＮ２［ｎ］，ＰＮ４［ｎ］，ＰＮ５［ｎ］，ＰＮ９［ｎ］，ＰＮ１０［ｎ］，ＰＮ１４［ｎ］，ＰＮ１５［ｎ］を備えている。ＰＯＬ［１］は、マスタ用の駆動ユニットとなり、ＰＯＬ［２］〜ＰＯＬ［４］は、スレーブ用の駆動ユニットとなる。Ｌ［１］〜Ｌ［４］は、一端が出力電源ノードＶＯに共通に接続され、各Ｌ［ｎ］の他端は、ＰＮ２［ｎ］にそれぞれ個別に接続される。Ｃｌｄは、ＶＯと接地電源電圧ＧＮＤの間に設けられる。
【００２５】
各ＰＯＬ［ｎ］の外部端子ＰＮ９［ｎ］は、容量Ｃｃｔの一端に共通に接続され、クロック制御信号ＣＴが伝送される。Ｃｃｔの他端は接地電源電圧ＧＮＤに接続される。ＰＯＬ［１］は、このＣＴに基づいてクロック信号ＣＬＫを生成し、それを外部端子ＰＮ１０［１］より出力する。ＰＯＬ［２］〜ＰＯＬ［４］には、このＰＯＬ［１］からのＣＬＫが外部端子ＰＮ１０［２］〜ＰＮ１０［４］を介して入力される。
【００２６】
各ＰＯＬ［ｎ］の外部端子ＰＮ４［ｎ］には、ワンショットパルス信号となるフェーズ入力信号ＰＨＩ［ｎ］が入力される。各ＰＯＬ［ｎ］は、このＰＨＩ［ｎ］をＣＬＫの所定サイクル分（代表的には１サイクル分）遅延させ、それをフェーズ出力信号ＰＨＯ［ｎ］として外部端子ＰＮ５［ｎ］より出力する。ここで、各ＰＯＬ［ｎ］のＰＮ４［ｎ］，ＰＮ５［ｎ］はリング状に接続される。すなわち、ＰＯＬ［ｎ］のＰＮ５［ｎ］がＰＯＬ［ｎ＋１］のＰＮ４［ｎ＋１］に順次接続され、終点となるＰＯＬ［４］のＰＮ５［４］が始点となるＰＯＬ［１］のＰＮ４［１］に帰還される。これによって、ＰＨＩ［１］〜ＰＨＩ［４］（およびＰＨＯ［１］〜ＰＨＯ［４］）は、同一周波数でそれぞれ９０°単位で位相が異なる信号となる。
【００２７】
ＰＯＬ［１］の外部端子ＰＮ１４［１］には、出力電源ノードＶＯの電圧信号となるフィードバック信号ＦＢが入力され、このＦＢを反映した共通制御信号ＳＨＲを外部端子ＰＮ１５［１］より出力する。ＰＯＬ［２］〜ＰＯＬ［４］には、このＰＯＬ［１］からのＳＨＲが外部端子ＰＮ１５［２］〜ＰＮ１５［４］を介して入力される。各ＰＯＬ［ｎ］は、ＰＨＩ［ｎ］（またはＰＨＯ［ｎ］）を起点として動作し、外部端子ＰＮ２［ｎ］におけるスイッチ信号ＳＷ［ｎ］を介してインダクタＬ［ｎ］に電力を蓄える。その後、各ＰＯＬ［ｎ］は、ＳＨＲをモニタしながらその結果に基づいてＬ［ｎ］に対する電力の供給を停止し、Ｌ［ｎ］における還流電流の経路を形成する。
【００２８】
これによって、各インダクタＬ［ｎ］には、それぞれ位相が９０°単位で異なる電流が流れ、その一部が出力電源ノードＶＯに接続された負荷ＬＯＤに供給され、一部が容量Ｃｌｄに供給される。ＬＯＤは、ＶＯの電圧を電源電圧とし、各Ｌ［ｎ］ならびにＣｌｄから供給される電源電流によって所定の動作を行う。なお、各駆動ユニットＰＯＬ［ｎ］は、例えば、それぞれ個別の半導体パッケージによって実現され、マザーボードや各種拡張ボード（グラフィックボード等）といった配線基板（ＰＣＢ）上で、負荷ＬＯＤとなる各種回路ユニット（例えばＣＰＵ、ＧＰＵ、メモリ等）の近傍に実装される。ただし、勿論これに限定されるものではなく、例えばＰＯＬ［１］とＰＯＬ［２］を１個の半導体パッケージに搭載し、ＰＯＬ［３］とＰＯＬ［４］を１個の半導体パッケージに搭載するといったように、複数の駆動ユニットを纏めるようなことも可能である。
【００２９】
《電源装置全体の主要部の詳細構成》
図２は、図１の電源装置において、その主要部の詳細な構成例を示す回路ブロック図である。図２では、３個の駆動ユニットＰＯＬ［１］〜ＰＯＬ［３］およびインダクタＬ［１］〜Ｌ［３］と容量Ｃｃｔ，Ｃｌｄを用いた構成例が示されている。各ＰＯＬ［ｎ］（ｎ＝１〜３）、各Ｌ［ｎ］およびＣｃｔ，Ｃｌｄ間の接続構成に関しては図１と同様であるため詳細な説明は省略する。ただし、ここでは、３個のＰＯＬ［ｎ］を用いているため、ＰＯＬ［３］の外部端子ＰＮ５［３］からのフェーズ出力信号ＰＨＯ［３］がＰＯＬ［１］の外部端子ＰＮ４［１］からのフェーズ入力信号ＰＨＩ［１］として帰還されることになる。
【００３０】
各ＰＯＬ［ｎ］は、図１で述べた７個の外部端子ＰＮ２［ｎ］，ＰＮ４［ｎ］，ＰＮ５［ｎ］，ＰＮ９［ｎ］，ＰＮ１０［ｎ］，ＰＮ１４［ｎ］，ＰＮ１５［ｎ］に加えて、４個の外部端子ＰＮ１［ｎ］，ＰＮ３［ｎ］，ＰＮ１１［ｎ］，ＰＮ１７［ｎ］を備えている。ＰＮ１［ｎ］には、例えば１２Ｖ等の入力電源電圧ＶＩＮが供給され、ＰＮ３［ｎ］には接地電源電圧ＧＮＤが供給される。ＰＮ１７［ｎ］には、電流検出用の外部抵抗Ｒｃｓ［ｎ］が接続される。ＰＮ１１［ｎ］は、マスタ用（すなわちＰＯＬ［１］）かスレーブ用（すなわちＰＯＬ［２］，ＰＯＬ［３］）かによって、その外部接続構成が異なっている。ＰＯＬ［１］のＰＮ１１［１］には、前述した出力電源ノードＶＯからのフィードバック信号ＦＢが入力される外部端子ＰＮ１４［１］との間にループ補償回路（ロウパスフィルタ回路）ＬＰが接続される。一方、ＰＯＬ［２］，ＰＯＬ［３］のＰＮ１１［２］，ＰＮ１１［３］には、特に何も接続されず、また、ＰＮ１４［２］，ＰＮ１４［３］には、ＰＮ１４［１］と異なり‘Ｈ’レベル信号が入力される。
【００３１】
ＰＯＬ［１］は、発振回路ブロックＯＳＣ＿ＢＫａ［１］、フェーズ信号生成回路ブロックＰＧ＿ＢＫａ［１］、ＰＷＭ信号制御回路ＰＷＭＣＴＬ［１］、活性電流検出回路ＡＣＳ［１］、制御論理回路ＬＧＣ［１］、ドライバ回路ＤＶｈ［１］，ＤＶｌ［１］、トランジスタ（パワートランジスタ）ＱＨ［１］，ＱＬ［１］を備えている。ＱＨ［１］およびＱＬ［１］は、それぞれＤＣ／ＤＣコンバータのハイサイドトランジスタおよびロウサイドトランジスタであり、ここではｎチャネル型のＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）を用いている。ＱＨ［１］は、ドレインがＰＮ１［１］（ＶＩＮ）に、ゲートがＤＶｈ［１］の出力ノードに、ソースがスイッチ信号ＳＷ［１］の出力端子となる外部端子ＰＮ２［１］にそれぞれ接続される。ＱＬ［１］は、ドレインがＰＮ２［１］（ＳＷ［１］）に、ゲートがＤＶｌ［１］の出力ノードに、ソースが外部端子ＰＮ３［１］（ＧＮＤ）にそれぞれ接続される。ここで、高電圧電源側に接続されるトランジスタをハイサイドトランジスタ、低電圧電源側に接続されるトランジスタをロウサイドトランジスタと定義している。
【００３２】
発振回路ブロックＯＳＣ＿ＢＫａ［１］は、発振回路ＯＳＣ［１］とスイッチＳＣ１［１］を含んでいる。ＯＳＣ［１］は、詳細は後述するが、外部端子ＰＮ９［１］に接続された容量Ｃｃｔの充放電によりクロック制御信号ＣＴを生成し、このＣＴに基づいてクロック信号ＣＬＫを生成する。このＣＬＫは、ＳＣ１［１］を介して外部端子ＰＮ１０［１］、ならびにフェーズ信号生成回路ブロックＰＧ＿ＢＫａ［１］に出力される。ＰＧ＿ＢＫａ［１］は、フェーズ信号生成回路ＰＧ［１］を含む。ＰＧ［１］は、詳細は後述するが、外部端子ＰＮ４［１］を介して入力されたフェーズ入力信号ＰＨＩ［１］をＣＬＫの１サイクル分遅延させ、それをフェーズ出力信号ＰＨＯ［１］として外部端子ＰＮ５［１］から出力する。また、ＰＧ［１］は、ＰＨＩ［１］またはＰＨＯ［１］と同一位相となるリセット信号ＲＳ［１］を出力する。
【００３３】
活性電流検出回路ＡＣＳ［１］は、ＱＨ［１］のソース・ドレイン間に流れる電流を検出し、その電流の大きさを反映した電流を外部端子ＰＮ１７［１］に出力する。この電流は、ＰＮ１７［１］に接続された抵抗Ｒｃｓ［１］によって電圧に変換され、この電圧信号が電流検出信号ＣＳ［１］となる。ＰＷＭ信号制御回路ＰＷＭＣＴＬ［１］は、エラーアンプ回路ＥＡ［１］と、ダイオードＤ［１］と、コンパレータ回路ＣＭＰ＿ＣＳ［１］と、ラッチ回路ＬＴｐ［１］を備えている。
【００３４】
エラーアンプ回路ＥＡ［１］は、（−）入力ノードに外部端子ＰＮ１４［１］からのフィードバック信号ＦＢが入力され、それを（＋）入力ノードに印加された基準電圧ＶＲＥＦを基準に増幅し、エラーアンプ信号ＥＯを出力する。このＥＯは、外部端子ＰＮ１１［１］に出力されると共に、ＰＮ１１［１］に接続されたループ補償回路ＬＰによって安定化される。また、ダイオードＤ［１］は、アノードがＥＡ［１］の出力ノードに接続され、カソードが外部端子ＰＮ１５［１］およびコンパレータ回路ＣＭＰ＿ＣＳ［１］の（−）入力ノードに接続される。したがって、ＥＯは、Ｄ［１］を介してＰＮ１５［１］に出力され、この信号が共通制御信号ＳＨＲとなる。
【００３５】
コンパレータ回路ＣＭＰ＿ＣＳ［１］は、（−）入力ノードにＳＨＲが印加され、（＋）入力ノードに前述した電流検出信号ＣＳ［１］が印加され、ＣＳ［１］の電圧レベルがＳＨＲの電圧レベルに到達した際に‘Ｈ’レベル信号を出力する。ラッチ回路ＬＴｐ［１］は、セットリセット型ラッチ回路となっており、リセット（Ｒ）ノードに前述したフェーズ信号生成回路ＰＧ［１］からのリセット信号ＲＳ［１］が入力され、セット（Ｓ）ノードにＣＭＰ＿ＣＳ［１］からの出力信号が入力される。そして、ＬＴｐ［１］は、負極出力ノード（／Ｑ）からＰＷＭ信号ＰＷＭ［１］を出力する。制御論理回路ＬＧＣ［１］は、このＰＷＭ［１］を用いて、ドライバ回路ＤＶｈを介してＱＨ［１］を駆動し、ＰＷＭ［１］の相補信号によりドライバ回路ＤＶｌを介してＱＬ［１］を駆動する。
【００３６】
ＰＯＬ［２］およびＰＯＬ［３］も、前述したＰＯＬ［１］と同様な内部回路構成となっている。なお、図２では、各ＰＯＬ［ｎ］（ｎ＝１〜３）毎の前述した各種内部回路を、［ｎ］の値によって区別している。ただし、ＰＯＬ［２］およびＰＯＬ［３］は、各種制御信号の違いに伴い、ＰＯＬ［１］とは動作上の違いが生じる。
【００３７】
１つ目の違いとして、まず、ＰＯＬ［１］の発振回路ブロックＯＳＣ＿ＢＫａ［１］では、マスタスレーブ制御信号ＭＳ［１］に応じてスイッチＳＣ１［１］のオン・オフが制御されるが、ＭＳ［１］は、マスタを表す電圧レベルに駆動され、これに伴いＳＣ１［１］はオンに駆動される。一方、ＰＯＬ［２］，ＰＯＬ［３］の発振回路ブロックＯＳＣ＿ＢＫａ［２］，ＯＳＣ＿ＢＫａ［３］では、マスタスレーブ制御信号ＭＳ［２］，ＭＳ［３］がスレーブを表す電圧レベルに駆動され、これに伴いＳＣ１［２］，ＳＣ１［３］はオフに駆動される。これにより、ＰＯＬ［１］のＯＳＣ＿ＢＫａ［１］から生成されたＣＬＫは、ＰＯＬ［１］〜ＰＯＬ［３］のフェーズ信号生成回路ブロックＰＧ＿ＢＫａ［１］〜ＰＧ＿ＢＫａ［３］で共通に使用可能となる。
【００３８】
２つ目の違いとして、まず、ＰＯＬ［１］のＰＷＭ信号制御回路ＰＷＭＣＴＬ［１］では、外部端子ＰＮ１４［１］から入力されたフィードバック信号ＦＢに基づいて外部端子ＰＮ１５［１］より共通制御信号ＳＨＲが出力される。一方、ＰＯＬ［２］，ＰＯＬ［３］のＰＷＭ信号制御回路ＰＷＭＣＴＬ［２］，ＰＷＭＣＴＬ［３］では、外部端子ＰＮ１４［２］，ＰＮ１４［３］に‘Ｈ’レベルが入力されるため、エラーアンプ回路ＥＡ［２］，ＥＡ［３］の出力は‘Ｌ’レベルに固定される。これに伴い、ＰＷＭＣＴＬ［２］，ＰＷＭＣＴＬ［３］では、ダイオードＤ［２］，Ｄ［３］により、ＥＡ［２］，ＥＡ［３］の出力ノードと、外部端子ＰＮ１５［２］，ＰＮ１５［３］とが分離される。これにより、ＰＯＬ［１］のＰＮ１５［１］から出力されたＳＨＲは、ＰＯＬ［１］〜ＰＯＬ［３］のコンパレータ回路ＣＭＰ＿ＣＳ［１］〜ＣＭＰ＿ＣＳ［３］で共通に使用可能となる。
【００３９】
このようにクロック信号ＣＬＫと共通制御信号ＳＨＲを各ＰＯＬ［ｎ］で共通化することで安定したマルチフェーズ動作が実現可能となる。なお、前述したように、ダイオードＤ［２］，Ｄ［３］は導通制御回路として機能するため、例えば、マスタスレーブ制御信号ＭＳ［２］，ＭＳ［３］によってオン・オフが制御されるスイッチ等に置き換えることも可能である。
【００４０】
《発振回路ブロックの詳細》
図３は、図２の電源装置において、その発振回路ブロックＯＳＣ＿ＢＫａの詳細な構成例を示す回路ブロック図である。図３では、一例として駆動ユニットＰＯＬ［１］，ＰＯＬ［２］に含まれる発振回路ブロックＯＳＣ＿ＢＫａ［１］，ＯＳＣ＿ＢＫａ［２］の構成例が示されている。ＯＳＣ＿ＢＫａ［１］は、発振回路ＯＳＣａ［１］と、スイッチＳＣ１［１］を含み、ＯＳＣａ［１］は、定電流回路ＩＳａ［１］，ＩＳｂ［１］、ｎチャネル型ＭＯＳトランジスタＭＮ１［１］、およびクロック信号生成回路ＣＫＧａ［１］を備えている。
【００４１】
ＩＳａ［１］は、電源電圧ＶＣＩＮから外部端子ＰＮ９［１］に向けて定電流Ｉａを流す。ＭＮ１［１］およびＩＳｂ［１］は、ＰＮ９［１］と接地電源電圧ＧＮＤの間で直列に挿入され、ＭＮ１［１］がオンに駆動された際に、ＰＮ９［１］からＧＮＤに向けて定電流Ｉｂ（＞Ｉａ）を流す。したがって、ＭＮ１［１］がオフの際には、ＰＮ９［１］において容量Ｃｃｔに向けた充電電流Ｉａが流れ、ＭＮ１［１］がオンの際には、ＰＮ９［１］において容量Ｃｃｔからの放電電流（Ｉｂ−Ｉａ）が流れる。ＣＫＧａ［１］は、ＰＮ９［１］におけるクロック制御信号ＣＴの電圧レベルが高電位側しきい値電圧Ｖｈを上回った際にクロック信号ＣＬＫを‘Ｈ’レベルに遷移させ、低電位側しきい値電圧Ｖｌを下回った際にＣＬＫを‘Ｌ’レベルに遷移させる。このＣＬＫは、オンに駆動されているスイッチＳＣ１［１］を介して外部端子ＰＮ１０［１］に出力されると共に、ＭＮ１［１］のゲートに入力される。
【００４２】
同様に、ＯＳＣ＿ＢＫａ［２］は、発振回路ＯＳＣａ［２］と、スイッチＳＣ１［２］を含み、ＯＳＣａ［２］は、定電流回路ＩＳａ［２］，ＩＳｂ［２］、ｎチャネル型ＭＯＳトランジスタＭＮ１［２］、およびクロック信号生成回路ＣＫＧａ［２］を備えている。これらの構成に関しては、前述したＯＳＣ＿ＢＫａ［１］の場合と同様である。ただし、ＯＳＣ＿ＢＫａ［２］では、スイッチ回路ＳＣ１［２］がオフに駆動されているため、外部端子ＰＮ１０［１］から外部端子ＰＮ１０［２］を介して入力されたクロック信号ＣＬＫによってＭＮ１［２］のゲートが駆動されることになる。また、ＳＣ１［２］がオフに駆動されているため、ＣＫＧａ［２］は、実質的に存在しない場合と等価になる。
【００４３】
図３のような構成例を用いると、まず、ＣＬＫが‘Ｌ’レベルの際には、ＭＮ１［１］，ＭＮ１［２］がオフとなり、ＰＮ９［１］，ＰＮ９［２］における充電電流（＝２×Ｉａ）によって容量Ｃｃｔが充電される。そして、この充電に伴いクロック制御信号ＣＴの電圧レベルがＶｈを上回ると、ＣＫＧａ［１］によってＣＬＫが‘Ｈ’レベルに遷移する。ＣＬＫが‘Ｈ’レベルに遷移すると、ＭＮ１［１］，ＭＮ１［２］がオンとなり、ＰＮ９［１］，ＰＮ９［２］における放電電流（＝２×（Ｉｂ−Ｉａ））によって容量Ｃｃｔが放電される。そして、この放電に伴いＣＴの電圧レベルがＶｌを下回ると、ＣＫＧａ［１］によってＣＬＫが‘Ｌ’レベルに遷移し、以降、同様の動作が繰り返される。
【００４４】
したがって、図３のように容量Ｃｃｔに対して２個の発振回路ブロック（ＯＳＣ＿ＢＫａ［１］，ＯＳＣ＿ＢＫａ［２］）を接続し、例えばＩｂ＝２×Ｉａとした場合、充電電流および放電電流がそれぞれ２×Ｉａとなるため、クロック信号ＣＬＫの周波数（Ｆｃｌｋ（２））は式（１）となる。さらに、同様にして、Ｃｃｔに対してｎ個の発振回路ブロックを接続した場合、充電電流および放電電流がそれぞれｎ×Ｉａとなるため、ＣＬＫの周波数（Ｆｃｌｋ（ｎ））は式（２）となる。このように、図３の構成例を用いると、マルチフェーズのフェーズ数ｎの増加に比例してＣＬＫの周波数がｎ倍高くなる。
【００４５】
Ｆｃｌｋ（２）＝１／（２×Ｃｃｔ×（Ｖｈ−Ｖｌ）／（２×Ｉａ））      （１）
Ｆｃｌｋ（ｎ）＝１／（２×Ｃｃｔ×（Ｖｈ−Ｖｌ）／（ｎ×Ｉａ））      （２）
図４は、図３の発振回路ブロックＯＳＣ＿ＢＫａの更に詳細な構成例を示す回路図である。図４に示すように、図３における定電流回路ＩＳａ，ＩＳｂは、定電流源ＩＳ’ａと、複数のｎチャネル型ＭＯＳトランジスタＭＮ１０，ＭＮ１１，ＭＮ１２ａ，ＭＮ１２ｂと、複数のＰＭＯＳトランジスタＭＰ１０，ＭＰ１１によって構成される。ここでは、ＭＮ１０、ＭＮ１１、ＭＮ１２ａ、およびＭＮ１２ｂは全て同一のトランジスタサイズを備え、ＭＰ１０とＭＰ１１も同一のトランジスタサイズを備えるものとする。
【００４６】
ＩＳ’ａは、一端が電源電圧ＶＣＩＮに接続され、電流Ｉａを出力する。ＭＮ１０は、ソースが接地電源電圧ＧＮＤに接続され、ゲートとドレインが共通にＩＳ’ａの他端に接続される。ＭＮ１１は、ソースが接地電源電圧ＧＮＤに、ゲートがＭＮ１０のゲートにそれぞれ接続される。ＭＰ１０は、ソースがＶＣＩＮに、ゲートとドレインが共通にＭＮ１１のドレインに接続される。ＭＰ１１は、ソースがＶＣＩＮに、ゲートがＭＰ１０のゲートにそれぞれ接続される。ＭＮ１２ａ，ＭＮ１２ｂは、共に、ソースが図３で述べたｎチャネル型ＭＯＳトランジスタＭＮ１のドレインに接続され、ゲートがＭＮ１０のゲートに接続され、ドレインがＭＰ１１のドレインに接続される。そして、このＭＰ１１，ＭＮ１２ａ，ＭＮ１２ｂのドレインにクロック制御信号ＣＴが生成される。
【００４７】
図４において、ＩＳ’ａからの電流Ｉａは、ＭＮ１０とＭＮ１１からなるカレントミラー回路を介してＭＮ１１に転写され、これがＭＰ１０とＭＰ１１からなるカレントミラー回路を介してＭＰ１１に転写される。また、ＭＮ１がオンに駆動された際、ＩＳ’ａからのＩａは、ＭＮ１０とＭＮ１２ａ，ＭＮ１２ｂからならカレントミラー回路を介して、ＭＮ１２ａ，ＭＮ１２ｂに２×Ｉａとして転写される。したがって、クロック制御信号ＣＴの電流として、ＭＮ１がオンに駆動された際にはＩａの放電電流が流れ、ＭＮ１がオフに駆動された際にはＩａの充電電流が流れる。
【００４８】
また、図４に示すように、図３におけるクロック信号生成回路ＣＫＧａは、ラッチ回路ＬＴ１と、コンパレータ回路ＣＭＰ１，ＣＭＰ２によって構成される。ＣＭＰ１は、クロック制御信号ＣＴの電圧レベルが高電位側しきい値電圧Ｖｈを上回った際に‘Ｈ’レベル信号を出力する。ＣＭＰ２は、クロック制御信号ＣＴの電圧レベルが低電位側しきい値電圧Ｖｌを下回った際に‘Ｈ’レベル信号を出力する。すなわち、ＣＴの電圧レベルがＶｈより高い場合にはＣＭＰ１から‘Ｈ’レベル信号が、ＣＭＰ２から‘Ｌ’レベル信号が出力され、Ｖｌより大きくＶｈより小さい場合には、ＣＭＰ１，ＣＭＰ２から共に‘Ｌ’レベル信号が出力され、Ｖｌより低い場合にはＣＭＰ１から‘Ｌ’レベル信号が、ＣＭＰ２から‘Ｈ’レベル信号が出力される。
【００４９】
ＬＴ１は、アンド演算回路ＡＤ１０とオア演算回路ＯＲ１０とインバータ回路ＩＶ１０によって構成される。ＡＤ１０は、２入力の一方にＣＭＰ２の出力信号がＩＶ１０を介して入力され、２入力の他方にＯＲ１０の出力が入力される。ＯＲ１０は、２入力の一方にＣＭＰ１の出力が入力され、他方にＡＤ１０の出力が帰還される。このような構成によってＬＴ１は、ＣＭＰ１の出力をセット（Ｓ）入力、ＣＭＰ２の出力をリセット（Ｒ）入力、ＡＤ１０の出力を正極出力ノード（Ｑ）とするセットリセット型ラッチ回路として動作する。したがって、ＬＴ１は、充電電流に伴いクロック制御信号ＣＴの電圧レベルがＶｈを上回った際にセット入力に伴って‘Ｈ’レベル信号を出力する。そうすると、ＣＴにおける充電電流が放電電流に切り替わる。ＬＴ１は、ＣＴの電圧レベルがＶｌを下回った際にリセット入力に伴って出力を‘Ｈ’レベル信号から‘Ｌ’レベル信号に遷移させる。その後は、ＣＴにおける放電電流が再び充電電流に切り替わり、同様の動作が繰り返される。
【００５０】
《フェーズ信号生成回路の詳細》
図５は、図２の電源装置において、そのフェーズ信号生成回路ＰＧの詳細を示すものであり、（ａ）はその構成例を示す回路ブロック図、（ｂ）は（ａ）の動作例を示す波形図である。図５（ａ）に示すフェーズ信号生成回路ＰＧは、アンド演算回路ＡＤ２０，ＡＤ２１と、ワンショットパルス生成回路ＯＰＧ＿Ｆ１，ＯＰＧ＿Ｆ２，ＯＰＧ＿Ｒ１と、ラッチ回路ＬＴｓを備えている。
【００５１】
ＡＤ２０は、フェーズ入力信号ＰＨＩとクロック信号ＣＬＫが入力され、そのアンド演算結果を出力する。ＯＰＧ＿Ｆ１は、ＡＤ２０の出力における立ち下がりエッジを検出した際にワンショットパルス信号を出力する。ＬＴｓは、セットリセット型ラッチ回路となっており、セット（Ｓ）ノードにＯＰＧ＿Ｆ１からの出力が入力され、リセット（Ｒ）ノードにＯＰＧ＿Ｆ２からの出力が入力される。ＡＤ２１は、ＬＴｓの正極出力ノード（Ｑ）からの信号とＣＬＫが入力され、そのアンド演算結果をフェーズ出力信号ＰＨＯとして出力する。ＯＰＧ＿Ｆ２は、ＰＨＯにおける立ち下がりエッジを検出した際にワンショットパルス信号を出力する。ＯＰＧ＿Ｒ１は、ＰＨＯにおける立ち上がりエッジを検出した際にワンショットパルス信号となるリセット信号ＲＳを出力する。
【００５２】
このような構成例を用いると、図５（ｂ）に示すように、フェーズ入力信号ＰＨＩが入力され、それをクロック信号ＣＬＫの１サイクル分遅延させた信号となるフェーズ出力信号ＰＨＯを生成することが可能となる。また、このＰＨＯに応じてリセット信号ＲＳを生成可能となる。なお、フェーズ信号生成回路ＰＧは、勿論、このような構成例に限定されるものではなく、ＰＨＩをＣＬＫの１サイクル分遅延させてＰＨＯを生成する回路であれば適宜変更可能である。また、この遅延量も必ずしも１サイクルに限定されるものではなく、場合によっては２サイクル等とすることも可能である。さらに、ＲＳは、必ずしもＰＨＯに応じたものである必要はなく、例えばＰＨＩに応じたものとすることも可能である。
【００５３】
《電源装置全体の主要部の詳細動作》
図６は、図２の電源装置において、フェーズ数を変更した場合のクロック信号ＣＬＫ、フェーズ入力信号ＰＨＩおよびフェーズ出力信号ＰＨＯの動作例を示す波形図である。図６に示すように、まず、図２の容量Ｃｃｔに対して、１個の駆動ユニットＰＯＬ［１］のみを接続した場合、ＣＬＫの１サイクルをスイッチング周期Ｔｓｗとする１フェーズ動作が行われる。次に、容量Ｃｃｔに対して、２個のＰＯＬ［１］，ＰＯＬ［２］を接続した場合、ＣＬＫの２サイクルをＴｓｗとする２フェーズ動作が行われる。ただし、図３で述べたように、この場合、ＣＬＫの周波数Ｆｓｗが１フェーズ時と比べて２倍になるため、Ｔｓｗは、１フェーズ時と等しくなる。さらに、容量Ｃｃｔに対して、３個のＰＯＬ［１］〜ＰＯＬ［３］を接続した場合、ＣＬＫの３サイクルをＴｓｗとする３フェーズ動作が行われる。この場合も、ＣＬＫのＦｓｗが１フェーズ時と比べて３倍になるため、Ｔｓｗは、１フェーズおよび２フェーズ時と等しくなる。
【００５４】
図７は、図２の電源装置において、３フェーズ動作時の各駆動ユニットＰＯＬ［１］〜ＰＯＬ［３］の詳細な動作例を示す波形図である。図７に示すように、まず、ＰＯＬ［１］では、クロック制御信号ＣＴに応じてクロック信号ＣＬＫが生成される。ここで、フェーズ信号生成回路ＰＧ［１］は、いずれかのＣＬＫサイクルに同期してフェーズ入力信号ＰＨＩ［１］が入力されると、その次のＣＬＫサイクルに同期してフェーズ出力信号ＰＨＯ［１］を出力すると共に、ここでは、そこから所定の遅延期間を経てリセット信号ＲＳ［１］を出力する。ラッチ回路ＬＴｐ［１］は、このＲＳ［１］を受けてＰＷＭ信号ＰＷＭ［１］を‘Ｌ’レベルから‘Ｈ’レベルに駆動し、これを受けて、トランジスタＱＨ［１］がオンに、ＱＬ［１］がオフに駆動される。
【００５５】
ＱＨ［１］がオンに駆動されると、インダクタＬ［１］に流れる電流ＩＬ［１］が徐々に増加する。また、ＱＨ［１］がオンに駆動されると、所定のブランキング期間を経た後、活性電流検出回路ＡＣＳ［１］等を介してこのＩＬ［１］を反映した信号となる電流検出信号ＣＳ［１］の電圧レベルが上昇する。一方、エラーアンプ回路ＥＡ［１］は、出力電源ノードＶＯの電圧レベルを所定の電圧（ＶＲＥＦ）を基準に増幅することで共通制御信号ＳＨＲを生成している。ここで、ＣＳ［１］のピーク電圧がＳＨＲの電圧レベルに到達した際に、コンパレータ回路ＣＭＰ＿ＣＳ［１］によってパルス信号が生成される。これを受けてラッチ回路ＬＴｐ［１］は、ＰＷＭ［１］を‘Ｈ’レベルから‘Ｌ’レベルに駆動し、ＱＨ［１］がオフに、ＱＬ［１］がオンに駆動される。そうすると、ＩＬ［１］は、ＱＬ［１］を介して還流しながら徐々に減少する。その後、再び、ＰＨＩ［１］が入力されると同様の動作が繰り返される。このように、ＩＬ［１］（ＣＳ［１］）のピークが所定の値（ＳＨＲ）となるように制御する方式は、ピーク電流制御方式等と呼ばれる。
【００５６】
また、ＰＯＬ［２］は、ＰＯＬ［１］から出力されたフェーズ出力信号ＰＨＯ［１］をフェーズ入力信号ＰＨＩ［２］として、ＰＯＬ［１］と同様にフェーズ出力信号ＰＨＯ［２］を出力すると共に、ＰＯＬ［１］と同様にしてインダクタＬ［２］の電流を制御する。この際に、クロック信号ＣＬＫや共通制御信号ＳＨＲは、ＰＯＬ［１］から共通に供給される。さらに、ＰＯＬ［３］は、ＰＯＬ［２］から出力されたフェーズ出力信号ＰＨＯ［２］をフェーズ入力信号ＰＨＩ［３］として、ＰＯＬ［１］と同様にフェーズ出力信号ＰＨＯ［３］を出力すると共に、ＰＯＬ［１］と同様にしてインダクタＬ［３］の電流を制御する。この際に、ＣＬＫやＳＨＲは、ＰＯＬ［１］から共通に供給される。そして、このＰＨＯ［３］がＰＨＩ［１］としてＰＯＬ［１］に帰還されることで３フェーズによるスイッチング動作が繰り返されることになる。
【００５７】
《主要な効果の説明》
以上、本実施の形態１の電源装置を用いることで、代表的には、フェーズ数の変更を容易に実現可能なマルチフェーズ方式の電源装置を実現可能になる。すなわち、容量Ｃｃｔに対してフェーズ数に応じた駆動ユニットＰＯＬを接続することで、フェーズ数ｎに関わらず同一のスイッチング周波数となるように自動調整され、かつ各ＰＯＬをループ接続することで各フェーズ間の位相差が所定値（＝ｎ／３６０°）に自動調整される。また、前述したようにコントロールユニットが不要であるため、電源装置の小型化も図れる。さらに、各ＰＯＬをピーク電流制御方式で動作させることで、クロック信号ＣＬＫ（フェーズ入力信号ＰＨＩまたはフェーズ出力信号ＰＨＯ）に同期したスイッチング動作が容易に可能になると共に、各フェーズ毎に均等な電流が供給されるように制御することができるため、マルチフェーズ動作の安定化も図れる。ただし、必ずしもピーク電流制御方式である必要はなく、平均電流制御方式等を含めた電流モード制御方式であれば、同様の効果が得られる。
【００５８】
（実施の形態２）
《電源装置全体の主要部の詳細構成および動作》
本実施の形態２では、実施の形態１の図２で述べた電源装置に対して更に機能を追加した構成例について説明する。図８は、本発明の実施の形態２による電源装置において、その主要部の詳細な構成例を示す回路ブロック図である。図８に示す電源装置は、前述した図２の電源装置と比較して、各駆動ユニットＰＯＬ［１］〜ＰＯＬ［３］内の各発振回路ブロックＯＳＣ＿ＢＫｂ［１］〜ＯＳＣ＿ＢＫｂ［３］ならびに各フェーズ信号生成回路ブロックＰＧ＿ＢＫｂ［１］〜ＰＧ＿ＢＫｂ［３］の内部構成が異なっている。更に、各ＰＯＬ［１］〜ＰＯＬ［３］内の制御論理回路ＬＧＣ［１］〜ＬＧＣ［３］には、それぞれイネーブル信号ＥＮ［１］〜ＥＮ［３］が入力されている。それ以外の構成に関しては、図２の電源装置と同様であるため詳細な説明は省略する。各ＬＧＣ［ｎ］は、ＥＮ［ｎ］が非活性状態の場合には、トランジスタＱＨ［ｎ］，ＱＬ［ｎ］をオフに固定し、スイッチング動作を停止する。
【００５９】
ＰＯＬ［１］内の発振回路ブロックＯＳＣ＿ＢＫｂ［１］は、図２の発振回路ブロックＯＳＣ＿ＢＫａ［１］と同様の発振回路ＯＳＣ［１］およびスイッチＳＣ１［１］に加えて、スイッチＳＣ２［１］を備えている。ＳＣ１［１］は、図２の場合と同様に、マスタスレーブ制御信号ＭＳ［１］がマスタ側の電圧レベルであることに伴いオンに駆動され、ＯＳＣ［１］からのクロック信号ＣＬＫを外部端子ＰＮ１０［１］等に伝達する。ＳＣ２［１］は、イネーブル信号ＥＮ［１］が活性状態の際にオンに駆動される。ＥＮ［１］は、ＰＯＬ［１］の動作を有効にする場合（すなわち当該フェーズを有効にする場合）に活性状態とされ、無効にする場合（すなわち当該フェーズを無効にする場合）に非活性状態とされる。ＰＯＬ［１］はマスタデバイスであるため、ＥＮ［１］は活性状態とされ、ＳＣ２［１］はオンに駆動される。ＳＣ２［１］は、オンに駆動された際に、ＯＳＣ［１］を外部端子ＰＮ９［１］（すなわち容量Ｃｃｔ）に接続する。
【００６０】
ＰＯＬ［２］内の発振回路ブロックＯＳＣ＿ＢＫｂ［２］は、ＯＳＣ＿ＢＫｂ［１］と同様に、発振回路ＯＳＣ［２］およびスイッチＳＣ１［２］，ＳＣ２［２］を備える。ＳＣ１［２］は、マスタスレーブ制御信号ＭＳ［２］がスレーブ側の電圧レベルであることに伴いオフに駆動される。また、図８の例では、イネーブル信号ＥＮ［２］が活性状態とされ、これに伴いＳＣ２［２］はオンに駆動される。ＰＯＬ［３］内の発振回路ブロックＯＳＣ＿ＢＫｂ［３］は、ＯＳＣ＿ＢＫｂ［１］と同様に、発振回路ＯＳＣ［３］およびスイッチＳＣ１［３］，ＳＣ２［３］を備える。ＳＣ１［３］は、マスタスレーブ制御信号ＭＳ［３］がスレーブ側の電圧レベルであることに伴いオフに駆動される。また、図８の例では、イネーブル信号ＥＮ［３］が非活性状態とされ、これに伴いＳＣ２［３］はオフに駆動される。
【００６１】
すなわち、図８の電源装置では、３個の駆動ユニットＰＯＬ［１］〜ＰＯＬ［３］の内の１個の駆動ユニット（ここではＰＯＬ［３］）の動作を無効（すなわち当該フェーズを無効）に設定し、これによって２フェーズ動作を実現する例が示されている。ここでは、スイッチＳＣ２［３］がオフに駆動されているため、容量Ｃｃｔと発振回路ＯＳＣ［３］は接続されず、Ｃｃｔと発振回路ＯＳＣ［１］，ＯＳＣ［２］が接続される。したがって、ＯＳＣ［１］から出力されるクロック信号ＣＬＫの周波数は、図６の２フェーズ時に示したように、１フェーズ時（すなわちＣｃｔにＯＳＣ［１］のみが接続されている場合）の２倍となる。
【００６２】
また、図８の電源装置において、ＰＯＬ［１］内のフェーズ信号生成回路ブロックＰＧ＿ＢＫｂ［１］は、図２の電源装置と同様のフェーズ信号生成回路ＰＧ［１］に加えてアンド演算回路ＡＤ１［１］およびスイッチＳＣ３［１］，ＳＣ４［１］を備えている。ＡＤ１［１］は、２入力の一方に外部端子ＰＮ１０［１］上で伝送されるクロック信号ＣＬＫが入力され、２入力の他方に外部端子ＰＮ４［１］からのフェーズ入力信号ＰＨＩ［１］が入力され、アンド演算結果を出力する。ＳＣ３［１］は、オンに駆動された際にＡＤ１［１］からの出力信号をフェーズ出力信号ＰＨＯ［１］として外部端子ＰＮ５［１］に伝送する。ＳＣ４［１］は、オンに駆動された際にＰＧ［１］からのフェーズ出力信号ＰＨＯ［１］をＰＮ５［１］に伝送する。
【００６３】
ＳＣ３［１］とＳＣ４［１］は、イネーブル信号ＥＮ［１］の状態に応じてオン・オフが排他的に制御される。ＥＮ［１］が活性状態の場合には、ＳＣ４［１］側がオンとなり、ＰＧ［１］からのＰＨＯ［１］がＰＮ５［１］に伝送される。一方、ＥＮ［１］が非活性状態の場合には、ＳＣ３［１］側がオンとなり、ＰＮ４［１］からのＰＨＩ［１］がＡＤ１［１］を介してＰＮ５［１］に伝送される。すなわち、ＥＮ［１］が活性状態の場合には、ＰＨＩ［１］を所定のＣＬＫサイクル分遅延させたＰＨＯ［１］がＰＮ５［１］から出力され、ＥＮ［１］が非活性状態の場合には、ＰＨＩ［１］がそのままＰＨＯ［１］としてＰＮ５［１］から出力される。図８の例では、ＥＮ［１］が活性状態であるため、ＳＣ４［１］側がオンとなる。なお、ＡＤ１［１］は、ＰＨＩ［１］をＣＬＫと同期させる（すなわちタイミングの微調整を図る）ためのものであり、場合によっては省略することも可能である。
【００６４】
ＰＯＬ［２］内のフェーズ信号生成回路ブロックＰＧ＿ＢＫｂ［２］は、ＰＧ＿ＢＫｂ［１］と同様に、フェーズ信号生成回路ＰＧ［２］、アンド演算回路ＡＤ１［２］およびスイッチＳＣ３［２］，ＳＣ４［２］を備えている。図８の例では、イネーブル信号ＥＮ［２］が活性状態であるため、ＳＣ４［２］側がオンとなる。ＰＯＬ［３］内のフェーズ信号生成回路ブロックＰＧ＿ＢＫｂ［３］は、ＰＧ＿ＢＫｂ［１］と同様に、フェーズ信号生成回路ＰＧ［３］、アンド演算回路ＡＤ１［３］およびスイッチＳＣ３［３］，ＳＣ４［３］を備えている。図８の例では、イネーブル信号ＥＮ［３］が非活性状態であるため、ＳＣ３［３］側がオンとなる。
【００６５】
このような構成例を用いると、ＰＯＬ［２］の外部端子ＰＮ５［２］から出力されたフェーズ出力信号ＰＨＯ［２］は、ＰＯＬ［３］の外部端子ＰＮ４［３］、スイッチＳＣ３［３］、外部端子ＰＮ５［３］を介してそのままＰＯＬ［１］の外部端子ＰＮ４［１］に帰還される。これによって、図６の２フェーズ時に示したように、ＰＯＬ［１］とＰＯＬ［２］によって、等間隔の位相差（１８０°）を用いた２フェーズ動作が実現可能となる。
【００６６】
《発振回路ブロックの詳細》
図９は、図８の電源装置において、その発振回路ブロックＯＳＣ＿ＢＫｂの詳細な構成例を示す回路図である。図９に示すＯＳＣ＿ＢＫｂは、前述した図４の発振回路ブロックＯＳＣ＿ＢＫａと比べて、スイッチＳＣ２，ＳＣ１０ａ，ＳＣ１０ｂが加わった構成となっている。これ以外の構成に関しては、図４のＯＳＣ＿ＢＫａと同様であるため詳細な説明は省略する。
【００６７】
ＳＣ２は、図８で述べたように、オンに駆動された際に定電流回路ＩＳａ，ＩＳｂをクロック制御信号ＣＴ（容量Ｃｃｔ）に接続する。ＳＣ１０ａは、電源電圧ＶＣＩＮと定電流源ＩＳ’ａの間に設けられ、ＳＣ１０ｂは、オンに駆動された際に、クロック信号ＣＬＫをｎチャネル型ＭＯＳトランジスタＭＮ１のゲートに接続する。ＳＣ１０ａ，ＳＣ１０ｂは、前述したＳＣ２と共に、イネーブル信号ＥＮが活性状態の際にはオンに駆動され、非活性状態の際にはオフに駆動される。したがって、ＥＮが非活性状態の際には、ＳＣ２のオフに伴いＩＳａ，ＩＳｂとＣＴ（容量Ｃｃｔ）との接続が遮断させると共に、ＳＣ１０ａ，ＳＣ１０ｂのオフに伴いＩＳａ，ＩＳｂにおける定電流の生成が停止する。これによって、動作が無効とされた駆動ユニットにおいて消費電力の低減が図れる。なお、ＳＣ１０ａ，ＳＣ１０ｂをオフに駆動した場合、通常、Ｐチャネル型ＭＯＳトランジスタＭＰ１１およびｎチャネル型ＭＯＳトランジスタＭＮ１２ａ，ＭＮ１２ｂのドレインノードはハイインピーダンス状態となる。これはＳＣ２をオフにした場合と等価であるため、場合によってはＳＣ２を省略し、その機能をＳＣ１０ａ，ＳＣ１０ｂで包含させることも可能である。
【００６８】
《主要な効果の説明》
以上、本実施の形態２の電源装置を用いることで、代表的には、実施の形態１の場合と同様に、フェーズ数の変更を容易に実現可能なマルチフェーズ方式の電源装置を実現可能になる。また、電源装置の小型化やマルチフェーズ動作の安定化等も図れる。さらに、実施の形態１の効果に加えて、マルチフェーズのフェーズ数の動的な変更も容易に実現可能となる。すなわち、図８において、例えば、イネーブル信号ＥＮ［１］，ＥＮ［２］，ＥＮ［３］を全て活性状態とすれば３フェーズ動作が実現でき、そこからＥＮ［３］のみを非活性状態に変更すれば２フェーズ動作が実現でき、そこから更にＥＮ［２］も非活性状態に変更すれば１フェーズ動作が実現できる。したがって、負荷の消費電流に応じた最適なフェーズ数を動的に選択することができ、電力変更効率の向上等が図れる。
【００６９】
（実施の形態３）
《電源装置全体の主要部の詳細構成》
本実施の形態３では、実施の形態２の図８で述べた電源装置に対して更に機能を追加した構成例について説明する。図１０は、本発明の実施の形態３による電源装置において、その主要部の詳細な構成例を示す回路ブロック図である。図１０に示す電源装置は、前述した図８の電源装置と比較して、各駆動ユニットＰＯＬ［ｎ］（ｎ＝１〜３）に、外部端子ＰＮ１１ｂ［ｎ］，ＰＮ１２［ｎ］と、イネーブル検出回路ＥＮＤＥＴ［ｎ］が加わった構成となっている。それ以外の構成に関しては、図８の電源装置と同様であるため詳細な説明は省略する。
【００７０】
《イネーブル検出回路の詳細》
図１１は、図１０の電源装置において、そのイネーブル検出回路ＥＮＤＥＴの詳細な構成例を示す回路図である。図１１に示すイネーブル検出回路ＥＮＤＥＴは、前述した共通制御信号ＳＨＲを（−）入力とし、外部端子ＰＮ１２からの信号を（＋）入力とするコンパレータ回路ＣＭＰ＿ＥＮと、その出力の反転信号をイネーブル信号ＥＮとして出力するインバータ回路ＩＶ２０を含んでいる。ＣＭＰ＿ＥＮの出力は、外部端子ＰＮ１１ｂを介して外部出力され、外部抵抗Ｒ１１を介してＰＮ１２に帰還入力される。また、ＰＮ１２と電源電圧ＶＣＩＮの間には外部抵抗Ｒ１０が接続され、ＰＮ１２と接地電源電圧ＧＮＤの間には外部抵抗Ｒ１２が接続される。
【００７１】
このような構成例を用いると、ＰＮ１２の電圧レベルは、ＣＭＰ＿ＥＮの出力が‘Ｈ’レベル（ＶＣＩＮレベル）の場合には、Ｒ１０およびＲ１１の並列抵抗と、Ｒ１２との抵抗分圧によって定められ、ＣＭＰ＿ＥＮの出力が‘Ｌ’レベル（ＧＮＤレベル）の場合には、Ｒ１０と、Ｒ１２およびＲ１１の並列抵抗との抵抗分圧によって定められる。すなわち、ＣＭＰ＿ＥＮは、ヒステリシスコンパレータとして機能する。ＳＨＲの電圧レベルが低い場合（すなわちＣＭＰ＿ＥＮの出力が‘Ｈ’レベルの場合）には、その後ＳＨＲの電圧レベルが上昇し、相対的に高いしきい値電圧を上回った際にＣＭＰ＿ＥＮの出力が‘Ｌ’レベル（ＥＮが‘Ｈ’レベル（活性状態））に遷移する。また、ＳＨＲの電圧レベルが高い場合（すなわちＣＭＰ＿ＥＮの出力が‘Ｌ’レベルの場合）には、その後ＳＨＲの電圧レベルが低下し、相対的に低いしきい値電圧を下回った際にＣＭＰ＿ＥＮの出力が‘Ｈ’レベル（ＥＮが‘Ｌ’レベル（非活性状態））に遷移する。
【００７２】
一方、共通制御信号ＳＨＲは、図７で述べたようにトランジスタＱＨに流れる電流（言い換えればインダクタＬに流れる電流）のピーク電流を定める信号である。ＰＯＬ［１］では、インダクタＬに流れる電流の平均値が負荷ＬＯＤの消費電流に等しくなるようにループ制御が行われるため、ＳＨＲの電圧レベルは、ＬＯＤの消費電流が大きくなるほど高くなり、ＬＯＤの消費電流が小さくなるほど低くなる。すなわち、ＳＨＲの電圧レベルによってＬＯＤの消費電流が判別できるため、このＳＨＲの電圧レベルを監視してフェーズ数を自動的に切り替えれば、電力変換効率の向上等が図れる。
【００７３】
そこで、このＳＨＲの電圧レベルを図１１のコンパレータ回路ＣＭＰ＿ＥＮによって監視し、イネーブル信号ＥＮを制御することで前述したフェーズ数の自動切り替えが実現可能となる。例えば、各ＰＯＬ［１］〜ＰＯＬ［３］毎に図１１で述べた抵抗Ｒ１０，Ｒ１１，Ｒ１２の値を適宜調整し、ＰＯＬ［１］，ＰＯＬ［２］，ＰＯＬ［３］のＥＮ［１］，ＥＮ［２］，ＥＮ［３］を活性状態に遷移させる際の前述した相対的に高いしきい値電圧（すなわちＰＮ１２の電圧レベル）をそれぞれＶ１，Ｖ２，Ｖ３（Ｖ１＜Ｖ２＜Ｖ３）とする。これによって、負荷ＬＯＤの消費電流が増大するほど自動的にフェーズ数が増えていく。なお、Ｖ１は、マスタデバイスの動作を常に有効にすることを前提とすれば、ＧＮＤレベル（０Ｖ）等に固定し、ＰＯＬ［１］における図１１のＲ１０〜Ｒ１２は省略することも可能である。また、前述したＣＭＰ＿ＥＮ［１］〜ＣＭＰ＿ＥＮ［３］のヒステリシス特性は、ＳＨＲのノイズ的な変動に伴うＥＮの切り替わりを防止するために備わっている。
【００７４】
《主要な効果の説明》
以上、本実施の形態３の電源装置を用いることで、代表的には、実施の形態２の場合と同様に、フェーズ数の変更（動的変更を含む）を容易に実現可能なマルチフェーズ方式の電源装置を実現可能になる。また、電源装置の小型化やマルチフェーズ動作の安定化、ならびに電力変更効率の向上等も図れる。さらに、実施の形態３の効果に加えて、マルチフェーズのフェーズ数の動的な変更を自動で行うことも可能となる。
【００７５】
（実施の形態４）
《半導体装置の回路構成》
本実施の形態４では、実施の形態３で述べた電源装置を構成する各半導体装置（駆動ユニットＰＯＬ）のより詳細な構成例について説明する。図１２は、本発明の実施の形態４による電源装置において、それに含まれる半導体装置（駆動ユニット）の詳細な構成例を示すブロック図である。図１２に示すように、駆動ユニットＰＯＬは、大別すると、ハイサイドのトランジスタ（パワートランジスタ）ＱＨと、ロウサイドのトランジスタ（パワートランジスタ）ＱＬと、これら以外の回路群となり、各トランジスタを制御する各種制御回路から構成される。ＱＨ，ＱＬは、例えばｎチャネル型ＭＯＳＦＥＴである。ＱＨは、ハイサイド用の半導体チップＨＳＣＰ内に形成され、ＱＬは、ロウサイド用の半導体チップＬＳＣＰ内に形成され、それ以外の各種制御回路は、制御用の半導体チップ（後述するＣＴＬＣＰ）内に形成される。これらの各半導体チップは、後述するように、例えば１個の半導体パッケージに搭載される。
【００７６】
トランジスタＱＨは、ゲートがドライバ回路ＤＶｈによって駆動され、ドレインが、入力電源電圧ＶＩＮが供給される外部端子ＰＮ１に接続され、ソースが、スイッチ信号ＳＷの生成端子となる外部端子（出力端子）ＰＮ２に接続される。ＱＬは、ゲートがドライバ回路ＤＶｌによって駆動され、ドレインがＰＮ２（ＳＷ）に接続され、ソースが、接地電源電圧ＰＧＮＤが供給される外部端子ＰＮ３に接続される。このＰＮ３（ＰＧＮＤ）は、ＱＨ，ＱＬ専用の端子となっており、その他の各種制御回路等にスイッチングノイズを与えないように、各種制御回路等の接地電源電圧ＳＧＮＤとは分離して設けられる。
【００７７】
活性電流検出回路ＡＣＳは、例えば、半導体チップＨＳＣＰ内でトランジスタＱＨとカレントミラー回路を構成するトランジスタ（ＱＨ’とする）を含む。当該トランジスタ（ＱＨ’）は、例えば、ＱＨの１／Ｎ（Ｎ＝２１０００等）のトランジスタサイズで構成され、これによってＱＨに流れる電流Ｉｄｈを検出する。ＡＣＳによって検出された電流（Ｉｄｈ／Ｎ）は、ブランキング回路ＢＫに入力される。ＢＫは、ＱＨおよびＱＬのスイッチング期間をマスク期間（例えば５０ｎｓ等）とし、この期間を除いて、ＡＣＳからの電流（Ｉｄｈ／Ｎ）を外部端子ＰＮ１７に供給する。ＰＮ１７（ＣＳ）には、電流・電圧変換用の外部抵抗Ｒｃｓが接続され、これによってＡＣＳからの電流（Ｉｄｈ／Ｎ）が電流検出信号ＣＳとして電圧に変換される。なお、ＰＮ１７（ＣＳ）には安定化を図るためのバイアス電流源ＩＢ１が接続されている。
【００７８】
ドライバ回路ＤＶｈは、制御論理回路ＬＧＣからの制御に基づいてトランジスタＱＨを駆動し、ドライバ回路ＤＶｌは、ＬＧＣからオア演算回路ＯＲ３０を介した制御に基づいてトランジスタＱＬを駆動する。ＯＲ３０は、２入力の一方にＬＧＣからの制御信号が入力され、２入力の他方に過電圧検出信号ＯＶＰが入力される。ＯＶＰが活性状態（出力電源ノードＶＯが過電圧状態）の場合には、ＯＲ３０を介してＱＬがオンに駆動され、これによって過電圧状態からの復帰が図られる。ＯＶＰは、ラッチ回路ＬＴｏｖから出力される。ＬＴｏｖは、コンパレータ回路ＣＭＰ＿ＯＶからの‘Ｈ’レベル信号に応じてＯＶＰを活性状態に駆動し、システムイネーブル信号ＳＹＳＥＮの活性状態に応じてＯＶＰを非活性状態に駆動する。ＣＭＰ＿ＯＶは、外部端子ＰＮ１４から入力され出力電源ノードＶＯの電圧を反映した信号となるフィードバック信号ＦＢが所定の比較電圧ＶＣ２よりも大きい場合に‘Ｈ’レベル信号を出力する。
【００７９】
外部端子ＰＮ６には、内部回路動作用の電源電圧ＶＣＩＮ（例えば５Ｖ等）が供給される。ＰＮ６には、電圧安定化用の外部容量Ｃ１や、内部電源電圧検出回路ＵＶＬＯＣが接続される。ＵＶＬＯＣは、ＶＣＩＮが所定の電圧レベルに達している場合に、内部電源電圧検出信号ＵＶＬＯを活性化する。外部端子ＰＮ７には、昇圧電圧ＢＯＯＴが生成され、これがドライバ回路ＤＶｈの電源電圧として供給される。ＰＮ７（ＢＯＯＴ）は、ＰＮ６（ＶＣＩＮ）との間でブーストスイッチＢＳＣを介して接続されると共に、外部端子（出力端子）ＰＮ２（ＳＷ）との間で昇圧用外部コンデンサＣｂを介して接続される。トランジスタＱＨがオフの際、このＣｂには、電源電圧ＶＣＩＮがＢＳＣおよびＰＮ７（ＢＯＯＴ）を介して印加される。その後、ＱＨがオンとなった際には、ＰＮ２（ＳＷ）に伝達された入力電源電圧ＶＩＮをこのＣｂによって昇圧してＤＶｈに供給する。これによって、ＤＶｈはＱＨのしきい値以上の電圧を発生することができる。
【００８０】
外部端子ＰＮ８には、外部から当該駆動ユニットを有効・無効にするためのオンオフ信号ＯＮＯＦが入力される。例えば、実施の形態２で述べた図８の電源装置のような場合には、このＯＮＯＦをイネーブル信号ＥＮとすればよい。システム監視回路ＳＶは、オンオフ信号ＯＮＯＦおよびイネーブル信号ＥＮが共に活性状態の場合にシステムイネーブル信号ＳＹＳＥＮを活性化する。外部端子ＰＮ１８には、外部抵抗Ｒｉｒが接続される。図示はしないが、ＰＯＬは、このＲｉｒに応じた基準電流ＩＲＥＦを生成し、各種内部回路で使用する。外部端子ＰＮ１４には、各種制御回路用の接地電源電圧ＳＧＮＤが供給される。
【００８１】
外部端子ＰＮ９，ＰＮ１０には、実施の形態３で述べた発振回路ブロックＯＳＣ＿ＢＫが接続される。ＰＮ９には、クロック制御信号ＣＴが生成され、ＰＮ１０にはクロック信号ＣＬＫが伝送される。また、ＰＮ９と接地電源電圧ＳＧＮＤの間にはｎチャネル型ＭＯＳトランジスタＭＮ３１が接続される。このＭＮ３１は、前述した過電圧検出信号ＯＶＰが活性状態の際にはオンに駆動され、ＯＳＣ＿ＢＫにおける発振動作を停止する。ＯＳＣ＿ＢＫは、マスタスレーブ制御信号ＭＳと、図１０で述べたイネーブル信号ＥＮの代わりに前述したシステムイネーブル信号ＳＹＳＥＮを受けて前述した内部の各スイッチを制御する。例えば、実施の形態３で述べたフェーズの自動切り替え機能を有効にするため、ＰＮ８からのオンオフ信号ＯＮＯＦは常に活性状態とされ、これに伴いＳＹＳＥＮは、ＥＮに応じた信号となる。一方、外部から強制的にフェーズを停止したい場合には、対応するＯＮＯＦが非活性状態とされ、ＳＹＳＥＮが非活性状態に駆動される。
【００８２】
外部端子ＰＮ４，ＰＮ５には、実施の形態３で述べたフェーズ信号生成回路ブロックＰＧ＿ＢＫが接続される。ＰＮ４にはフェーズ入力信号ＰＨＩが入力され、ＰＮ５からフェーズ出力信号ＰＨＯが出力される。ＰＧ＿ＢＫは、発振回路ブロックＯＳＣ＿ＢＫと同様に、図１０で述べたイネーブル信号ＥＮの代わりに前述したシステムイネーブル信号ＳＹＳＥＮを受けて前述した内部の各スイッチを制御する。また、ＰＧ＿ＢＫは、ＰＨＯに加えてリセット信号ＲＳおよびマックスディレイ信号ＭＸＤを出力する。例えば、ＲＳはＰＨＯの立ち上がりエッジから５０ｎｓ後に出力され、ＭＸＤはＰＨＯの立ち上がりエッジと同一タイミングで出力される。
【００８３】
外部端子ＰＮ１１，ＰＮ１２には、後述するスイッチブロックＳＣ＿ＢＫが接続される。ＰＮ１１は、エラーアンプ回路ＥＡからのエラーアンプ信号ＥＯの出力用と、実施の形態３で述べたイネーブル検出回路ＥＮＤＥＴからのイネーブル信号ＥＮの出力用とを兼用する端子である。ＰＮ１２は、ＥＡに対する外部基準電圧ＶＲＥＦＩの印加用と、実施の形態３で述べたＥＮＤＥＴにおけるヒステリシス特性の設定用（ＰＯＳ）とを兼用する端子である。ＥＮＤＥＴは、実施の形態３で述べたようなコンパレータ回路ＣＭＰ＿ＥＮを含む。ＣＭＰ＿ＥＮは、外部端子ＰＮ１５で得られる共通制御信号ＳＨＲを、ＳＣ＿ＢＫを介して入力されるヒステリシス特性を持ったしきい値電圧を基準に判定し、イネーブル信号ＥＮを出力する。
【００８４】
外部端子ＰＮ１３には、ソストスタート制御信号ＳＳが入力される。ＰＮ１３とＳＧＮＤの間にはｎチャネル型ＭＯＳトランジスタＭＮ３２が接続され、ＭＮ３２は、オア演算回路ＯＲ３１を介して、ＳＹＳＥＮが非活性状態またはＵＶＬＯが非活性状態の場合にオンに駆動される。ＰＮ１３には、図示はしないが、例えば、外部容量並びにこれに向けた充電回路が接続される。したがって、ＳＹＳＥＮが非活性状態（当該ＰＯＬが無効に設定された状態）かＵＶＬＯが非活性状態（電源電圧ＶＣＩＮの電圧が不十分の状態）の場合には、ＰＮ１３に接続された外部容量が放電状態となり、その後、ＳＹＳＥＮまたはＵＶＬＯが活性状態に遷移した際に外部容量の充電動作が開始される。これによって、ＰＮ１３には、徐々に電圧レベルが上昇するＳＳが得られる。
【００８５】
エラーアンプ回路ＥＡは、（−）入力ノードに外部端子ＰＮ１４からのフィードバック信号ＦＢが入力され、３個の（＋）入力ノードに、それぞれ、ＰＮ１２からＳＣ＿ＢＫを介したＶＲＥＦＩと、内部で生成した基準電圧ＶＲＥＦと、前述したソストスタート制御信号ＳＳが入力される。ＥＡは、３個の（＋）入力ノードの中の最も低い電圧を基準としてＦＢを増幅し、エラーアンプ信号ＥＯを出力する。このＥＯは、コレクタがＶＣＩＮに接続されたバイポーラトランジスタＱ１０のベースに入力され、Ｑ１０のエミッタを介して外部端子ＰＮ１５に出力される。このＰＮ１５で得られる信号が共通制御信号ＳＨＲとなる。なお、Ｑ１０は、ダイオードとして機能する。
【００８６】
ＳＨＲは、抵抗Ｒ１，Ｒ２による抵抗分圧を経てコンパレータ回路ＣＭＰ＿ＣＳの（−）入力ノードに印加される。ＣＭＰ＿ＣＳの（＋）入力ノードには、前述した電流検出信号ＣＳが抵抗Ｒ３およびオフセット電圧源ＶＯＦを介して入力される。ＶＯＦとＲ３の接続ノードには、スロープ補償回路ブロックＳＬＰＢＫが接続される。ＳＬＰＢＫは、外部端子ＰＮ１６を介してスロープ補償用の外部容量Ｃｓｐにも接続される。ＳＬＰＢＫは、前述したピーク電流方式で生じ得る所謂サブハーモニック発振を防止するため、ＣＳに対してスロープ補償を行う。
【００８７】
コンパレータ回路ＣＭＰ＿ＣＳの出力は、オア演算回路ＯＲ３２の一方の入力ノードに接続される。ＯＲ３２の他方の入力ノードには、前述したフェーズ信号生成回路ブロックＰＧ＿ＢＫからのマックスディレイ信号ＭＸＤが入力される。ＯＲ３２の出力は、セットリセット型ラッチ回路ＬＴｐのセット（Ｓ）入力ノードに接続される。ＬＰｐのリセット（Ｒ）入力ノードには、前述したＰＧ＿ＢＫからのリセット信号ＲＳが入力される。ＬＴｐは、負極出力ノード（／Ｑ）からＰＷＭ信号ＰＷＭを出力する。なお、ＭＸＤは、ＰＷＭのオンデューティが１００％近くに到達する際にＰＷＭを強制的にオフレベルに駆動するための信号である。
【００８８】
制御論理回路ＬＧＣは、ラッチ回路ＬＴｐからのＰＷＭを用いて、ドライバ回路ＤＶｈ，ＤＶｌを介してトランジスタＱＨ，ＱＬをスイッチング制御する。また、ＬＧＣには、前述した内部電源電圧検出信号ＵＶＬＯおよびシステムイネーブル信号ＳＹＳＥＮと、過電流検出信号ＯＣＰとが入力される。ＯＣＰは、コンパレータ回路ＣＭＰ＿ＯＣによる比較電圧ＶＣ１を基準とした電流検出信号ＣＳの判定結果に基づいて、過電流制御回路ＯＣＰＣＴＬによって生成される。ＬＧＣは、ＵＶＬＯが非活性状態（電源電圧ＶＣＩＮが不十分の状態）、ＳＹＳＥＮが非活性状態（当該ＰＯＬが無効に設定された状態）、またはＯＣＰが活性状態（トランジスタＱＨに過剰な電流が流れた状態）の場合には、トランジスタＱＨ，ＱＬを共にオフに駆動する。
【００８９】
また、外部端子ＰＮ１４（ＦＢ）には、マスタスレーブ検出回路ＭＳＤＥＴが接続される。ＭＳＤＥＴは、コンパレータ回路ＣＭＰ＿ＭＳを含み、ＣＭＰ＿ＭＳは、ＰＮ１４の電圧レベルを比較電圧ＶＣ３を基準に判定してマスタスレーブ制御信号ＭＳを出力する。すなわち、図１０等に示したように、マスタデバイス（ＰＯＬ［１］）の場合には、ＰＮ１４にフィードバック信号ＦＢが入力され、スレーブデバイス（ＰＯＬ［２］，ＰＯＬ［３］）の場合には、ＰＮ１４は‘Ｈ’レベル（ＶＣＩＮ（５Ｖ等）レベル）に固定される。ＦＢの電圧レベルは、詳細は後述するが、出力電源ノードＶＯの電圧（例えば１．２Ｖ等）を抵抗分圧した値となる。したがって、例えば、ＶＣ３をＶＣＩＮレベルよりも若干低い電圧（ＶＣＩＮ×７０％等）に設定すれば、マスタデバイスかスレーブデバイスかを判別可能となる。
【００９０】
外部端子ＰＮ１９には、パワーグッド信号ＰＧＤが生成される。ＰＮ１９と接地電源電圧ＳＧＮＤの間には、ｎチャネル型ＭＯＳトランジスタＭＮ３０が接続される。ＭＮ３０は、オア演算回路ＯＲ３３の出力によってオン・オフが制御される。ＯＲ３３の一方の入力ノードには、過電圧検出信号ＯＶＰが入力される。ＯＲ３３の他方の入力ノードは、コンパレータ回路ＣＭＰ＿ＰＧの出力に接続される。ＣＭＰ＿ＰＧは、フィードバック信号ＦＢの電圧レベルを比較電圧ＶＣ４を基準に判定し、ＦＢの電圧レベルが低過ぎないことを検出する回路である。したがって、ＰＧＤは、ＦＢの電圧レベル（すなわち出力電源ノードＶＯの電圧レベル）が適正（低過ぎず高過ぎない）範囲である場合に活性状態（‘Ｈ’レベル）となる。
【００９１】
《スイッチブロック回りの詳細》
図１３（ａ）は、図１２の半導体装置がマスタデバイスである場合のスイッチブロックＳＣ＿ＢＫ周りの詳細な構成例を示す回路図であり、図１３（ｂ）は、図１３（ａ）におけるイネーブル検出回路ＥＮＤＥＴおよびエラーアンプ回路ＥＡの状態を示す等価回路図である。図１４（ａ）は、図１２の半導体装置がスレーブデバイスである場合のスイッチブロックＳＣ＿ＢＫ周りの詳細な構成例を示す回路図であり、図１４（ｂ）は、図１４（ａ）におけるイネーブル検出回路ＥＮＤＥＴおよびエラーアンプ回路ＥＡの状態を示す等価回路図である。
【００９２】
図１３（ａ）において、スイッチブロックＳＣ＿ＢＫは、４個のスイッチＳＣ２０〜ＳＣ２３を備えている。ＳＣ２０およびＳＣ２１は、一端が外部端子ＰＮ１１に接続される。ＳＣ２０の他端は、イネーブル検出回路ＥＮＤＥＴに含まれるコンパレータ回路ＣＭＰ＿ＥＮの出力に接続される。ＳＣ２１の他端は、エラーアンプ回路ＥＡの出力に接続される。ＳＣ２２およびＳＣ２３は、一端が外部端子ＰＮ１２に接続される。ＳＣ２２の他端は、ＣＭＰ＿ＥＮの（＋）入力ノードに接続される。ＳＣ２３の他端は、ＥＡの（＋）入力ノードに接続される。ＳＣ２１およびＳＣ２３は、マスタスレーブ制御信号ＭＳがマスタ側の電圧レベルである際にオンに駆動され、スレーブ側の電圧レベルである際にオフに駆動される。一方、ＳＣ２０およびＳＣ２２は、ＭＳがスレーブ側の電圧レベルである際にオンに駆動され、マスタ側の電圧レベルである際にオフに駆動される。図１３（ａ）は、マスタデバイス（図１０のＰＯＬ［１］）の例であるため、ＳＣ２１およびＳＣ２３がオンに駆動される。
【００９３】
外部端子ＰＮ１１とＰＮ１４の間には、ＰＮ１１側から順に外部抵抗Ｒ１３および外部容量Ｃ２が直列接続される。Ｒ１３およびＣ２は、図１０のＰＯＬ［１］におけるループ補償回路ＬＰに該当する。また、ＰＮ１４と出力電源ノードＶＯの間には外部抵抗Ｒ１４が接続され、ＰＮ１４と接地電源電圧ＧＮＤの間には外部抵抗Ｒ１５が接続される。Ｒ１４およびＲ１５は、例えば、数十〜数百ｋΩで共に同一の抵抗値を備えている。
【００９４】
このような構成例を用いると、コンパレータ回路ＣＭＰ＿ＥＮおよびエラーアンプ回路ＥＡは、等価的に、図１３（ｂ）に示すような状態となる。すなわち、ＣＭＰ＿ＥＮは、（＋）入力ノードがハイインピーダンス（Ｈｉ−Ｚ）状態となり、この場合（＋）入力ノードをＧＮＤレベルとすることでＣＭＰ＿ＥＮからは常に‘Ｌ’レベルが出力され、インバータ回路ＩＶ２０による反転動作を介してイネーブル信号ＥＮは、常に‘Ｈ’レベル（活性状態）となる。また、エラーアンプ回路ＥＡは、ＶＯの電圧レベルをＲ１４およびＲ１５で抵抗分圧した値を、基準電圧ＶＲＥＦ（例えば０．６Ｖ等）またはＰＮ１２からの外部基準電圧ＶＲＥＦＩを対象に増幅し、エラーアンプ信号ＥＯを出力する。
【００９５】
一方、図１４（ａ）において、スイッチブロックＳＣ＿ＢＫの構成は図１３（ａ）の場合と同様であるが、ここではスレーブデバイス（図１０のＰＯＬ［２］，ＰＯＬ［３］）の例であるため、ＳＣ２０およびＳＣ２２がオンに駆動される。また、図１３（ａ）の場合と異なり、外部端子ＰＮ１１とＰＮ１２の間には外部抵抗Ｒ１１が接続され、ＰＮ１２と電源電圧ＶＣＩＮの間には外部抵抗Ｒ１０が接続され、ＰＮ１２とＧＮＤの間には外部抵抗Ｒ１２が接続される。さらに、外部端子ＰＮ１４とＶＣＩＮの間には外部抵抗Ｒ１６が接続される。
【００９６】
このような構成例を用いると、コンパレータ回路ＣＭＰ＿ＥＮおよびエラーアンプ回路ＥＡは、等価的に、図１４（ｂ）に示すような状態となる。すなわち、ＣＭＰ＿ＥＮは、図１１で述べたようなヒステリシスコンパレータとして機能し、共通制御信号ＳＨＲの電圧レベルに応じてイネーブル信号ＥＮの活性状態・非活性状態を制御する。また、エラーアンプ回路ＥＡは、（−）入力ノードに電源電圧ＶＣＩＮが入力されるため、（＋）入力ノードのＶＲＥＦを対象に増幅を行い、その出力は、‘Ｌ’レベル（ほぼ０Ｖレベル）に固定される。したがって、スレーブデバイスでは、図１２におけるＥＡの出力と、外部端子ＰＮ１５における共通制御信号ＳＨＲとがトランジスタＱ１０によって絶縁される。
【００９７】
以上のように、図１２の半導体装置を用いると、外部端子ＰＮ１１，ＰＮ１２をマスタデバイスとスレーブデバイスとで異なる機能を果たす兼用端子とした状態で、前述した図１０の電源装置を実現可能となる。これによって外部端子数を削減でき、電源装置（半導体装置）の小型化等が実現可能となる。なお、ここでは、スイッチブロックＳＣ＿ＢＫによって、ＰＮ１１をＣＭＰ＿ＥＮの出力またはＥＡの出力に接続し、ＰＮ１２をＣＭＰ＿ＥＮの入力またはＥＡの入力に接続したが、例えば、ＰＮ１１をＣＭＰ＿ＥＮの入力またはＥＡの出力に接続し、ＰＮ１２をＣＭＰ＿ＥＮの出力またはＥＡの入力に接続するなど適宜組み合わせの変更は可能である。
【００９８】
《半導体装置のパッケージ構成》
図１５は、図１２の半導体装置（駆動ユニット）ＰＯＬの概略パッケージ構成例を示す平面図である。図１６（ａ）は、図１５におけるＸ−Ｘ’間の構造例を示す断面図であり、図１６（ｂ）は、図１５におけるＹ−Ｙ’間の構造例を示す断面図である。
【００９９】
図１５に示す半導体装置（駆動ユニット）ＰＯＬは、例えばＱＦＮ（Quad Flat Non-leaded package）型の面実装型の半導体パッケージ（封止体）ＰＡを有している。ＰＡの材料は、例えばエポキシ系の樹脂等である。ＰＡは、それぞれ半導体チップが搭載される３つのダイパッドＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴと、リード配線ＬＤＢと、外部端子となる複数のリードＬＤを備えている。ＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴ，ＬＤＢは、それぞれ略矩形の平面形状を持つ。ＤＰ＿ＨＳとＤＰ＿ＬＳは、ＰＡ内の平面領域の約２／３の領域に互いに隣接して配置され、ＤＰ＿ＣＴは、残りの約１／３の領域に配置される。ＬＤＢは、ＤＰ＿ＬＳの一辺と、これに近接して対向するＰＡ上の一辺との間に配置される。
【０１００】
ダイパッドＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴの上面には、それぞれ、メッキ層を介して半導体チップＨＳＣＰ，ＬＳＣＰ，ＣＴＬＣＰが搭載される。図１２で述べたように、半導体チップＨＳＣＰには、ハイサイドのトランジスタ（パワートランジスタ）ＱＨ，ＱＨ’が形成され、半導体チップＬＳＣＰには、ロウサイドのトランジスタ（パワートランジスタ）ＱＬが形成され、半導体チップＣＴＬＣＰには、それ以外の各種制御回路が形成される。ここでは、ＬＳＣＰの面積が、ＨＳＣＰの面積よりも２倍程度大きく設計されている。例えば、１２Ｖの入力電源電圧ＶＩＮを１．２Ｖの出力電源電圧に変換するような場合には、ＱＨをオンする時間よりもＱＬをオンする時間の方が１０倍程度長くなる。したがって、ＬＳＣＰの面積を大きくすることで、オン抵抗を下げ、電源装置の電力効率を高めることができる。また、各ダイパッドＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴは、その下面がＰＡの裏面から露出している（図１６参照）。このうち、ＤＰ＿ＬＳの露出面積が最も大きく、次にＤＰ＿ＨＳの露出面積が大きい。これによって、特に、ＱＬのオン抵抗を下げると共に、その放熱性を高めることも可能となる。
【０１０１】
半導体チップＨＳＣＰは、裏面にドレイン電極を備え、表面にソース電極Ｓｈ１〜Ｓｈ３とゲート電極Ｇｈを備えている。これによって、ドレイン電極は、ＤＰ＿ＨＳと電気的に接続される。ソース電極Ｓｈ１〜Ｓｈ３は、それぞれ、ＨＳＣＰの内部配線によって接続されている。また、半導体チップＬＳＣＰは、裏面にドレイン電極を備え、表面にソース電極Ｓｌ１，Ｓｌ２とゲート電極Ｇｌを備えている。このドレイン電極は、ＤＰ＿ＬＳと電気的に接続される。ソース電極Ｓｌ１，Ｓｌ２は、それぞれ、ＬＳＣＰの内部配線によって接続されている。また、半導体チップＣＴＬＣＰは、表面に電極ＰＤｈ１，ＰＤｈ２，ＰＤｌ１，ＰＤｌ２を含む複数の電極を備えている。ＣＴＬＣＰの裏面は、ＤＰ＿ＣＴと電気的に接続されている。
【０１０２】
ダイパッドＤＰ＿ＨＳの周辺には、入力電源電圧ＶＩＮ用となる複数（ここでは８本）のリード（外部端子）ＬＤと、スイッチ信号ＳＷ用となるリードＬＤが配置される。この内、ＶＩＮ用となる複数のリードＬＤは、ＤＰ＿ＨＳと一体化して形成される。したがって、ＨＳＣＰのドレイン電極は、ＤＰ＿ＨＳを介してＶＩＮ用のリードＬＤと電気的に接続される。ダイパッドＤＰ＿ＬＳの周辺には、ＳＷ用となる複数（ここでは７本）のリードＬＤが配置される。このＳＷ用となる複数のリードＬＤは、ＤＰ＿ＬＳと一体化して形成される。したがって、ＬＳＣＰのドレイン電極は、ＤＰ＿ＬＳを介してＳＷ用のリードＬＤと電気的に接続される。リード配線ＬＤＢの周辺には、接地電源電圧ＰＧＮＤ用となる複数（ここでは５本）のリードＬＤが配置される。このＰＧＮＤ用となる複数のリードＬＤは、ＬＤＢと一体化して形成される。
【０１０３】
ダイパッドＤＰ＿ＣＴの周辺には、接地電源電圧ＳＧＮＤ用となる複数（ここでは３本）のリードＬＤが配置される。このＳＧＮＤ用となる複数のリードＬＤは、ＤＰ＿ＣＴと一体化して形成される。したがって、ＣＴＬＣＰの裏面は、ＤＰ＿ＣＴを介してＳＧＮＤ用のリードＬＤと電気的に接続される。更に、ＤＰ＿ＣＴの周辺には、１６本のリードＬＤが配置される。これらは、それぞれ、図１２に示したように、ＢＯＯＴ用、ＣＬＫ用、ＰＨＩ用、ＰＨＯ用、ＣＴ用、ＣＳ用、ＣＳＬＰ用、ＶＣＩＮ用、ＩＲＥＦ用、ＰＧＤ用、ＳＨＲ用、ＥＯ／ＥＮ用、ＶＲＥＦＩ／ＰＯＳ用、ＦＢ用、ＳＳ用、ＯＮＯＦ用である。これらのリードＬＤは、それぞれ、メッキ層およびボンディングワイヤＢＷを介してＣＴＬＣＰの表面に備わった所定の電極に接続される。
【０１０４】
図１５に示すパッケージＰＡは、更に、２個の金属板（導体板）ＭＢ１，ＭＢ２を有している。ＭＢ１，ＭＢ２は、例えば銅（Ｃｕ）を代表に、導電性および熱伝導性の高い金属で形成される。ＭＢ１は、半導体チップＨＳＣＰ上に備わったソース電極Ｓｈ１と、ダイパッドＤＰ＿ＬＳとを接続する。これによって、ＨＳＣＰにおけるトランジスタＱＨのソースが、スイッチ信号ＳＷ用のリードＬＤに接続される。ＭＢ２は、半導体チップＬＳＣＰ上に備わったソース電極Ｓｌ１と、リード配線ＬＤＢとを接続する。これによって、ＬＳＣＰにおけるトランジスタＱＬのソースが、接地電源電圧ＰＧＮＤ用のリードＬＤに接続される。
【０１０５】
半導体チップＨＳＣＰ上に備わったソース電極Ｓｈ３は、ボンディングワイヤＢＷを介して前述したＤＰ＿ＨＳ周辺に配置されたＳＷ用のリードＬＤに接続される。ＨＳＣＰ上に備わったゲート電極Ｇｈおよびソース電極Ｓｈ２は、それぞれＢＷを介して、半導体チップＣＴＬＣＰ上に備わった電極ＰＤｈ１およびＰＤｈ２に接続される。ＬＳＣＰ上に備わったゲート電極Ｇｌおよびソース電極Ｓｌ２は、それぞれＢＷを介して、ＣＴＬＣＰ上に備わった電極ＰＤｌ１およびＰＤｌ２に接続される。ＰＤｈ１およびＰＤｈ２は、図１２におけるドライバ回路ＤＶｈの出力ノードおよび基準電圧ノードに該当し、ＰＤｌ１およびＰＤｌ２は、図１２におけるドライバ回路ＤＶｌの出力ノードおよび基準電圧ノードに該当する。
【０１０６】
また、図１６（ａ），（ｂ）に示すように、パッケージＰＡの裏面で露出するリードＬＤの下面およびダイパッドＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴの下面上には、メッキ層１０が形成される。メッキ層１０は、半田めっき層であり、パッケージＰＡ形成後に形成されたメッキ層である。メッキ層１０は、ＰＯＬを配線基板（ＰＣＢ）上に実装する際に、このＰＣＢとの半田接続を容易にするために設けられている。半導体チップＨＳＣＰは、ＤＰ＿ＨＳの上面上に、メッキ層９ａおよび接着層１１ａを介して接続される。半導体チップＬＳＣＰは、ＤＰ＿ＬＳの上面上に、メッキ層９ｂおよび接着層１１ａを介して接続される。半導体チップＣＴＬＣＰは、ＤＰ＿ＣＴの上面上に、メッキ層９ｄおよび接着層１１ａを介して接続される。
【０１０７】
さらに、ＨＳＣＰ，ＬＳＣＰは、接着層１１ｂを介して、金属板ＭＢ１，ＭＢ２にそれぞれ接続される。ＭＢ１は、接着層１１ｃおよびメッキ層９ｃを介してＤＰ＿ＬＳに接続される。また、ＣＴＬＣＰからのボンディングワイヤＢＷは、メッキ層９ｆを介してリードＬＤに接続される。接着層１１ａ〜１１ｃは、半田により形成される。各ダイパッドＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴ、リード配線ＬＤＢ、およびリードＬＤは、例えば、銅（Ｃｕ）等の金属を主材料として形成される。各メッキ層９ａ，９ｂ，９ｃ，９ｄ，９ｆは、例えば、銀（Ａｇ）メッキ層または金（Ａｕ）メッキ層等である。
【０１０８】
このように複数の半導体チップを１つの半導体パッケージに集約（パッケージング）することで、電源装置の小型化が実現できることに加えて、配線寄生インダクタンスが小さくできることから高周波化、高効率化も実現することができる。また、各ダイパッドＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴの下面をパッケージＰＡの裏面から電極として露出させることで、電極の低抵抗化や放熱性の向上が図れる。さらに、２個の金属板（導体板）ＭＢ１，ＭＢ２を用いた接続を行うことで、ボンディングワイヤＢＷを用いる場合と比較して当該接続部分における低抵抗化や放熱性の向上が図れる。
【０１０９】
《半導体装置のデバイス構造》
図１７は、図１２の半導体装置において、ハイサイドのトランジスタ（パワートランジスタ）が形成された半導体チップＨＳＣＰのデバイス構造例を示す断面図である。ここでは、ハイサイドのトランジスタＱＨ（およびＱＨ’）を例とするが、ロウサイドのトランジスタＱＬも同様の構造となる。トランジスタＱＨ（ＱＨ’）は、ｎ＋型の単結晶シリコンなどからなる基板本体２１ａとｎ−型のシリコン単結晶からなるエピタキシャル層２１ｂとを有した半導体基板２１の主面に形成される。このエピタキシャル層２１ｂの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜（素子分離領域）２２が形成されている。
【０１１０】
このフィールド絶縁膜２２とその下層のｐ型ウエルＰＷＬ１とに囲まれた活性領域に、ＱＨ，ＱＨ’を構成する複数の単位トランジスタセルが形成されている。ＱＨは、これら複数の単位トランジスタセルが並列に接続されることで形成される。一方、ＱＨ’は、例えば、この並列に接続される単位トランジスタセルの個数をＱＨの１／２１０００等とすることで形成される。各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のパワーＭＯＳトランジスタで形成されている。
【０１１１】
基板本体２１ａおよびエピタキシャル層２１ｂは、前述した単位トランジスタセルのドレイン領域としての機能を有している。半導体基板２１の裏面には、ドレイン電極用の裏面電極ＢＥが形成されている。この裏面電極ＢＥは、例えば半導体基板２１の裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねて形成されている。図１６（ａ），（ｂ）に示したＰＯＬにおいては、この裏面電極ＢＥは、接着層１１ａを介してダイパッドＤＰ＿ＨＳ（メッキ層９ａ）に接合されて電気的に接続される。
【０１１２】
また、エピタキシャル層２１ｂ中に形成されたｐ型の半導体領域２３は、前述した単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域２３の上部に形成されたｎ＋型の半導体領域２４は、単位トランジスタセルのソース領域としての機能を有している。また、半導体基板２１には、その主面から半導体基板２１の厚さ方向に延びる溝２５が形成されている。溝２５は、ｎ＋型の半導体領域２４の上面からｎ＋型の半導体領域２４およびｐ型の半導体領域２３を貫通し、その下層のエピタキシャル層２１ｂ中で終端するように形成されている。この溝２５の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜２６が形成されている。
【０１１３】
溝２５内には、ゲート絶縁膜２６を介してゲート電極２７が埋め込まれている。ゲート電極２７は、例えばｎ型不純物が添加された多結晶シリコン膜からなる。ゲート電極２７は、前述した単位トランジスタセルのゲート電極としての機能を有している。また、フィールド絶縁膜２２上の一部にも、ゲート電極２７と同一層の導電性膜からなるゲート引き出し用の配線部２７ａが形成されており、ゲート電極２７とゲート引き出し用の配線部２７ａとは、一体的に形成されて互いに電気的に接続されている。なお、図１７の断面図には示されない領域において、ゲート電極２７とゲート引き出し用の配線部２７ａとは一体的に接続されている。ゲート引き出し用の配線部２７ａは、それを覆う絶縁膜２８に形成されたコンタクトホール２９ａを通じてゲート配線３０Ｇと電気的に接続されている。
【０１１４】
一方、ソース配線３０Ｓは、絶縁膜２８に形成されたコンタクトホール２９ｂを通じてソース用のｎ＋型の半導体領域２４と電気的に接続されている。また、ソース配線３０Ｓは、ｐ型の半導体領域２３の上部であってｎ＋型の半導体領域２４の隣接間に形成されたｐ＋型の半導体領域３１に電気的に接続され、これを通じてチャネル形成用のｐ型の半導体領域２３と電気的に接続されている。ゲート配線３０Ｇおよびソース配線３０Ｓは、コンタクトホール２９ａ，２９ｂが形成された絶縁膜２８上にコンタクトホール２９ａ，２９ｂを埋めるように金属膜（例えばアルミニウム膜）を形成し、この金属膜をパターニングすることにより形成することができる。
【０１１５】
ゲート配線３０Ｇおよびソース配線３０Ｓはポリイミド樹脂などからなる保護膜（絶縁膜）３２により覆われている。この保護膜３２は、半導体チップＨＳＣＰの最上層の膜（絶縁膜）である。保護膜３２の一部には、その下層のゲート配線３０Ｇやソース配線３０Ｓの一部が露出されるような開口部３３が形成されており、この開口部３３から露出するゲート配線３０Ｇ部分が前述したゲート電極Ｇｈであり、開口部３３から露出するソース配線３０Ｓ部分が前述したソース電極Ｓｈ１〜Ｓｈ３である。このようにソース電極Ｓｈ１〜Ｓｈ３は、最上層では保護膜３２によって分離されているが、ソース配線３０Ｓを通じて互いに電気的に接続されている。
【０１１６】
電極Ｇｈ，Ｓｈ１〜Ｓｈ３の表面には（すなわち開口部３３の底部で露出するゲート配線３０Ｇ部分およびソース配線３０Ｓ部分上には）、メッキ法などで金属層３４が形成されている。金属層３４は、ゲート配線３０Ｇやソース配線３０Ｓ上に形成された金属層３４ａと、その上に形成された金属層３４ｂとの積層膜によって形成されている。下層の金属層３４ａは、例えばニッケル（Ｎｉ）からなり、主として下地のゲート配線３０Ｇやソース配線３０Ｓのアルミニウムの酸化を抑制または防止する機能を有している。また、その上層の金属層３４ｂは、例えば金（Ａｕ）からなり、主として下地の金属層３４ａのニッケルの酸化を抑制または防止する機能を有している。
【０１１７】
このようなハイサイド側のパワーＭＯＳトランジスタＱＨ，ＱＨ’における単位トランジスタセルの動作電流は、ドレイン用のエピタキシャル層２１ｂとソース用のｎ＋型の半導体領域２４との間をゲート電極２７の側面（すなわち、溝２５の側面）に沿って基板２１の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップＨＳＣＰの厚さ方向に沿って形成される。このように、半導体チップＨＳＣＰは、トレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）が形成された半導体チップである。ここで、縦型のＭＯＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板（基板２１）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＯＳＦＥＴに対応する。
【０１１８】
《主要な効果の説明》
以上、本実施の形態４の電源装置を用いることで、代表的には、実施の形態３の場合と同様に、フェーズ数の変更（動的変更並びにその自動化を含む）を容易に実現可能なマルチフェーズ方式の電源装置を実現可能になる。また、電源装置の小型化やマルチフェーズ動作の安定化、ならびに電力変更効率の向上等も図れる。さらに、実施の形態３の電源装置を、小型の半導体装置で実現可能となる。
【０１１９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【０１２０】
《発振回路ブロックの変形例》
図１８は、図３の変形例を示すものであり、（ａ）、（ｂ）はそれぞれ異なる構成例を示す回路ブロック図である。前述した図３においては、放電時間と充電時間の両方を利用してクロック信号ＣＬＫの生成を行ったが、場合によっては、図１８（ａ）に示すように放電時間か充電時間の一方（図１８（ａ）の例では充電時間）を利用してＣＬＫを生成することも可能である。すなわち、図１８（ａ）に示す発振回路ブロックＯＳＣ＿ＢＫｃは、図３の発振回路ブロックＯＳＣ＿ＢＫａと比較して、ＩＳｂおよびＭＮ１がｎチャネル型ＭＯＳトランジスタＭＮ２０に置き換わり、クロック信号生成回路ＣＫＧａがクロック信号生成回路ＣＫＧｂに置き換わり、更に、ＭＮ２０のゲートにスイッチＳＣ４０が追加された構成となっている。
【０１２１】
ＣＫＧｂは、クロック制御信号ＣＴの電圧レベルが高電位側しきい値電圧Ｖｈを上回った際にクロック信号ＣＬＫとして所定のパルス幅Ｔｗを備えたワンショット‘Ｈ’パルス信号を出力すると共に、放電信号ＤＩＳとして所定のパルス幅を備えたワンショット‘Ｈ’パルス信号を出力する。このＤＩＳは、スイッチＳＣ４０がオンの場合にＭＮ２０のゲートに印加される。ＳＣ４０は、マスタスレーブ制御信号ＭＳに応じてマスタデバイスの場合にはオンに駆動され、スレーブデバイスの場合にはオフに駆動される。
【０１２２】
したがって、図１８（ａ）に示すように、２個のＯＳＣ＿ＢＫｃ［１］，ＯＳＣ＿ＢＫｃ［２］を容量Ｃｃｔに接続した場合、Ｃｃｔに対して２×Ｉａで充電動作が行われ、Ｃｃｔの電圧レベルがＶｈに到達した際に、ＯＳＣ＿ＢＫｃ［１］内のＭＮ２０［１］によってＣｃｔの電荷が瞬時に放電された後、再び充電動作が行われる。発振回路ブロックＯＳＣ＿ＢＫｃの接続数がｎの場合には、充電電流がｎ×Ｉａとなり、これに応じてＣＬＫの周波数がｎ倍で増加する。ただし、このような構成例では、容量Ｃｃｔの放電動作に起因して、発振回路ブロックの接続数に応じたＣＬＫ周波数の調整を精度よく行えない恐れがある。また、発振回路ブロックの接続数に応じてＣＬＫのデューティが変化することになる。このような観点では、図３に示したように、放電時間と充電時間の両方を利用する方式を用いることが望ましい。
【０１２３】
また、前述した図３においては、接地電源電圧ＧＮＤ側の定電流経路に切り替えスイッチ（ｎチャネル型ＭＯＳトランジスタＭＮ１）を設ける構成としたが、図１８（ｂ）に示すように、その代わりに電源電圧ＶＣＩＮ側の定電流経路に切り替えスイッチ（ｐチャネル型ＭＯＳトランジスタＭＰ１）を設ける構成とすることも可能である。この場合、図３の構成例とは反対にＶＣＩＮ側に定電流回路ＩＳｂを設け、接地電源電圧ＧＮＤ側に定電流回路ＩＳａを設ける。そして、クロック信号ＣＬＫによってＶＣＩＮ側に設けたＭＰ１のオン・オフを制御する。さらに、図３と図１８（ｂ）を組み合わせて、電源電圧ＶＣＩＮ側と接地電源電圧ＧＮＤ側の両方に切り替えスイッチを設けると共に定電流回路で同一の電流を流し、当該切り替えスイッチを排他的に制御するような構成も考えられる。
【０１２４】
ただし、このような構成では、ｐチャネル型ＭＯＳトランジスタが必要とされる。通常、ｐチャネル型ＭＯＳトランジスタよりもｎチャネル型ＭＯＳトランジスタの方がオン抵抗が小さいため、小面積化または高精度化のためには、図３のような構成を用いる方が望ましい。
【０１２５】
また、例えば、図３の各発振回路ブロックＯＳＣ＿ＢＫａにおいて、定電流回路ＩＳａ，ＩＳｂを可変電流回路とし、マスタデバイスのみに容量Ｃｃｔを接続して、ＩＳａ，ＩＳｂの電流Ｉａ，Ｉｂをフェーズ数に応じてｎ倍にするような制御方式も考えられる。ただし、この場合には、マスタデバイスに対してフェーズ数の情報を設定する必要性が生じたり、あるいは、各半導体装置に可変電流回路を搭載することにより、半導体装置の大型化を招いてしまう。このような観点から、図３のような構成を用いることが望ましい。
【符号の説明】
【０１２６】
１０  メッキ層
１１  接着層
２１  半導体基板
２２  フィールド絶縁膜
２３，２４，３１  半導体領域
２５  溝
２６  ゲート絶縁膜
２７  ゲート電極
２８  絶縁膜
２９  コンタクトホール
３０Ｇ  ゲート配線
３０Ｓ  ソース配線
３２  保護膜
３３  開口部
３４  金属層
９  メッキ層
ＡＣＳ  活性電流検出回路
ＡＤ  アンド演算回路
ＢＥ  裏面電極
ＢＫ  ブランキング回路
ＢＳＣ  ブーストスイッチ
ＢＷ  ボンディングワイヤ
Ｃ  容量
ＣＫＧ  クロック信号生成回路
ＣＬＫ  クロック信号
ＣＭＰ  コンパレータ回路
ＣＳ  電流検出信号
ＣＴ  クロック制御信号
ＣＴＬＵ  コントロールユニット
Ｄ  ダイオード
ＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴ  ダイパッド
ＤＶ  ドライバ回路
ＥＡ  エラーアンプ回路
ＥＮ  イネーブル信号
ＥＮＤＥＴ  イネーブル検出回路
ＦＢ  フィードバック信号
ＧＮＤ，ＳＧＮＤ，ＰＧＮＤ  接地電源電圧
Ｇｈ，Ｇｌ  ゲート電極
ＨＳＣＰ，ＬＳＣＰ，ＣＴＬＣＰ  半導体チップ
ＩＢ  バイアス電流源
ＩＳ  定電流回路
ＩＳ’  定電流源
ＩＶ  インバータ回路
Ｌ  インダクタ
ＬＤ  リード
ＬＤＢ  リード配線
ＬＧＣ  制御論理回路
ＬＯＤ  負荷
ＬＰ  ループ補償回路
ＬＴ  ラッチ回路
ＭＢ  金属板
ＭＮ  ｎチャネル型ＭＯＳトランジスタ
ＭＰ  ｐチャネル型ＭＯＳトランジスタ
ＭＳ  マスタスレーブ制御信号
ＭＳＤＥＴ  マスタスレーブ検出回路
ＯＣＰ  過電流検出信号
ＯＣＰＣＴＬ  過電流制御回路
ＯＰＧ  ワンショットパルス生成回路
ＯＲ  オア演算回路
ＯＳＣ  発振回路
ＯＳＣ＿ＢＫ  発振回路ブロック
ＯＶＰ  過電圧検出信号
ＰＡ  半導体パッケージ
ＰＤ  電極
ＰＧ  フェーズ信号生成回路
ＰＧ＿ＢＫ  フェーズ信号生成回路ブロック
ＰＨＩ  フェーズ入力信号
ＰＨＯ  フェーズ出力信号
ＰＮ  外部端子
ＰＯＬ  駆動ユニット
ＰＷＬ  ｐ型ウエル
ＰＷＭ  ＰＷＭ信号
ＰＷＭＣＴＬ  ＰＷＭ信号制御回路
Ｑ  トランジスタ
ＱＨ，ＱＬ  トランジスタ
Ｒ  抵抗
ＲＳ  リセット信号
ＳＣ  スイッチ
ＳＣ＿ＢＫ  スイッチブロック
ＳＨＲ  共通制御信号
ＳＬＰＢＫ  スロープ補償回路ブロック
ＳＶ  システム監視回路
ＳＷ  スイッチ信号
ＳＹＳＥＮ  システムイネーブル信号
Ｓｈ，Ｓｌ  ソース電極
ＵＶＬＯ  内部電源電圧検出信号
ＵＶＬＯＣ  内部電源電圧検出回路
ＶＣＩＮ  電源電圧
ＶＩＮ  入力電源電圧
ＶＯ  出力電源ノード
ＶＯＦ  オフセット電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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