(57)【特許請求の範囲】
【請求項１】
中央処理装置を含む半導体装置であって、
故障検出の対象とされる被故障検出回路と、
上記中央処理装置の制御下で、上記被故障検出回路のアナログ量を変更するためのチューニング回路と、
上記中央処理装置の制御下で、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の状態変化を判別して上記被故障検出回路の故障を検出するための故障検出回路と、
上記中央処理装置の制御下で、上記チューニング回路と上記被故障検出回路との動作をシーケンシャルに制御するシーケンサと、を含み、
上記被故障検出回路は、
上記中央処理装置によってアクセス可能なフラッシュメモリにおける第１メモリセル及び第２メモリセルと、
データ読み出し用の第１ビット線及び第２ビット線と、
上記第１ビット線と上記第１メモリセルとの間の接続と遮断を切り替えるための第１読み出し列セレクタと、
上記第２ビット線と上記第２メモリセルとの間の接続と遮断を切り替えるための第２読み出し列セレクタと、
上記第１ビット線と上記第２ビット線との間の電位差を判定する、データ読み出し用の第１センスアンプと、
上記第２メモリセルを読み出すときに上記第１ビット線から引き抜く第１リファレンス電流を生成するための第１トランジスタと、
上記第１メモリセルを読み出すときに上記第２ビット線から引き抜く第２リファレンス電流を生成するための第２トランジスタと、を含み、
上記チューニング回路は、
上記第１トランジスタに流れる上記第１リファレンス電流を上記第２トランジスタとは別個に変更可能な第１リファレンス電圧発生回路と、
上記第２トランジスタに流れる上記第２リファレンス電流を上記第１トランジスタとは別個に変更可能な第２リファレンス電圧発生回路と、を含み、
上記故障検出回路は、上記第１ビット線及び上記第２ビット線に上記第１メモリ及び上記第２メモリからのメモリ電流が流れないようにした状態において、上記第１リファレンス電圧発生回路及び上記第２リファレンス電圧発生回路によって上記第１リファレンス電流と上記第２リファレンス電流とを異なる値に設定したときの上記第１センスアンプの判定結果に基づいて、上記第１トランジスタ及び上記第２トランジスタの故障判定を行う半導体装置。
【請求項２】
上記被故障検出回路は、上記第１センスアンプの判定電流を形成する第１回路と、上記フラッシュメモリにおけるベリファイ用の第２センスアンプの判定電流を形成する第２回路と、を更に含み、
上記チューニング回路は、上記第１センスアンプの判定電流と上記第２センスアンプにおける判定電流との関係を一定条件下で変更するための第３回路を含み、
上記故障検出回路は、上記第１センスアンプの出力又は上記第２センスアンプの出力に基づいて、上記第１センスアンプと上記第２センスアンプとの間の判定電流の整合性を判定することで上記第１回路と上記第２回路との故障判定を行う請求項１記載の半導体装置。
【請求項３】
上記被故障検出回路は、上記フラッシュメモリにおけるベリファイセンスアンプの入力側回路にリファレンス電流を流すためのリファレンス用トランジスタを含み、
上記チューニング回路は、上記リファレンス用トランジスタに流れる電流を変更可能なバイアス電圧発生回路を含み、
上記故障検出回路は、上記ベリファイセンスアンプの出力に基づいて、上記リファレンス用トランジスタの故障判定を行う請求項１記載の半導体装置。
【請求項４】
上記被故障検出回路は、各部の動作用電源電圧を形成するための第１アナログ部を含み、
上記チューニング回路は、上記第１アナログ部の出力電圧を変更可能な第１チューニング回路を含み、
上記故障検出回路は、上記第１アナログ部と等価な第２アナログ部と、
上記第２アナログ部の出力電圧を変更可能な第２チューニング回路と、
上記第１アナログ部の出力電圧と上記第２アナログ部の出力電圧とを比較するためのコンパレータと、を含み、上記第１チューニング回路又は上記第２チューニング回路によって上記第１アナログ部の出力電圧又は上記第２アナログ部の出力電圧を変更された場合の上記コンパレータの出力に基づいて、上記第１アナログ部の故障判定を行う請求項１記載の半導体装置。
【請求項５】
請求項１に記載の半導体装置を搭載した、自動車のエンジンを制御するためのエンジン制御用ボード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、故障検出技術に関し、例えばマイクロコンピュータ及びその応用システムに適用して有効な技術に関する。
【背景技術】
【０００２】
特許文献１には、メモリ装置の機能テストを行う際に、読み出し系のみの良否を独立的にチェックできるようにした技術が記載されている。それによれば、ビット線の電位、或いは電流駆動能力を外部から強制的に制御できるようにするとともに、上記ビット線の電位や電流駆動能力を外部からセンシングできるようにして、ビット線の断線や短絡等のような読み出し系回路に係わる故障を、外部からの制御状態およびセンスアンプの出力に基づいて検出するようにしている。
【０００３】
特許文献２には、差動センスアンプ回路を用いたダイナミックセンス方式の不揮発性半導体記憶装置において、センスアンプ回路の起動タイミングを遅らせても、メモリセルからのデータ読み出しを精度良く行うための技術が記載されている。それによれば、ワード線ＷＬによりメモリセル１をビット線ＢＬ０に接続すると共に、リファレンス用ワード線ＲＷＬによりリファレンスメモリセル２を反ビット線ＢＬ１に接続し、このビット線ＢＬ０及び反ビット線ＢＬ１の電位差をセンスアンプＳＡにより判定する。メモリセル１のデータを読み出す際、そのデータ読み出しの当初でプリチャージ回路４により両ビット線ＢＬ０、ＢＬ１を共に所定電位にプリチャージし、このプリチャージ以後、又はプリチャージの終了後に、ビット線電流供給回路３によりビット線ＢＬ０及び反ビット線ＢＬ１に同量の電流を供給する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０５−７４１９８号公報
【特許文献２】特開２００３−２４２７９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者は、半導体装置の一例とされるマイクロコンピュータに内蔵されているアナログ回路の故障検出について検討した。マイクロコンピュータに内蔵されているアナログ回路が正常に動作しているか否かは、当該アナログ回路に印加される電圧や、当該アナログ回路に流れる電流、さらには当該アナログ回路における主要信号のタイミング等を上記マイクロコンピュータの外部でモニタする必要がある。それによって上記アナログ回路が正常に動作しているか否かを確認することができる。
【０００６】
一方、半導体メモリ内のセンスアンプの入力側に設けられたリファレンス用ＭＯＳトランジスタのように、モジュール内に数百個もあるようなデバイスについては、外部からの個別的な故障検出が困難とされるため、メモリセルの読み出しデータを期待値と比較することで間接的な故障判定が行われている。しかし、このような故障判定によれば、故障検出対象とされるデバイスの性能が十分に発揮されていなくても、メモリセルの読み出しデータが期待値と一致すれば、アナログ回路は正常に動作していると誤判定される虞のあることが、本願発明者によって見いだされた。
【０００７】
尚、上記特許文献１，２では、上記のような課題については考慮されていない。
【０００８】
本発明の目的は、故障検出の対象とされる回路のアナログ量を変化させて故障検出を行うことにより、故障検出精度を向上させるための技術を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、チューニング回路によって、所定の条件下で上記被故障検出回路のアナログ量を変更し、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の状態変化を、故障検出回路によって判別して上記被故障検出回路の故障を検出するものである。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、故障検出の対象とされる回路のアナログ量を変化させて故障検出を行うことにより、故障検出の精度を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明にかかる半導体装置の一例とされるマイクロコンピュータの構成例ブロック図である。
【図２】本発明にかかる半導体装置の一例とされるマイクロコンピュータの別の構成例ブロック図である。
【図３】本発明にかかる半導体装置の一例とされるマイクロコンピュータの別の構成例ブロック図である。
【図４】図３に示されるマイクロコンピュータに搭載されるメモリモジュールの構成例ブロック図である。
【図５】図４に示されるメモリモジュールに含まれるメモリマット部の構成例説明図である。
【図６】図８に示される回路の比較対象とされる回路の構成例回路図である。
【図７】図６に示される回路における主要部の動作説明図である。
【図８】図４に示される階層センスアンプ回路の周辺部の構成例回路図である。
【図９】図８に示される構成における主要部の故障検出動作の説明図である。
【図１０】図８に示される構成における主要部の故障検出のフローチャートである。
【図１１】図８に示されるリファレンス用ｎチャネル型ＭＯＳトランジスタにおける故障検出の説明図である。
【図１２】図４に示されるメモリモジュールにおける主要部の別の構成例回路図である。
【図１３】図１２に示される構成の主要動作と各信号の状態の説明図である。
【図１４】図４に示されるメモリモジュールにおけるベリファイセンスアンプの構成例回路図である。
【図１５】図１４におけるリファレンス用ｐチャネル型ＭＯＳトランジスタの故障検出のフローチャートである。
【図１６】図４に示されるメモリモジュールに含まれる電源回路の構成例回路図である。
【図１７】図１６に示される電源回路における故障検出のフローチャートである。
【図１８】図４に示される階層センスアンプ回路とその周辺の構成例回路図である。
【図１９】図１８における遅延回路の構成例回路図である。
【図２０】図３におけるクロック生成部の構成例ブロック図である。
【図２１】図２０における複数の発振器間の整合性チェックのフローチャートである。
【図２２】マイクロコンピュータ応用システムの説明図である。
【図２３】マイクロコンピュータ応用システムの別の説明図である。
【発明を実施するための形態】
【００１５】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１６】
〔１〕本発明の代表的な実施の形態に係る故障検出方法は、チューニング回路（１０４Ａ）によって、所定の条件下で上記被故障検出回路（１０４Ｂ）のアナログ量を変更し、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の状態変化を、故障検出回路（１０３）によって判別して上記被故障検出回路の故障を検出するものである。
【００１７】
上記の構成によれば、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の状態変化を、故障検出回路によって判別して上記被故障検出回路の故障を検出する。これにより、故障検出回路（１０３）の出力を半導体装置の外部でモニタすることなく、上記被故障検出回路の故障を検出することができる。しかも、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の実際の状態変化を故障検出回路によって判別するようにしているため、故障検出の精度の向上を図ることができる。
【００１８】
〔２〕上記〔１〕において、中央処理装置の制御下で、上記チューニング回路と上記被故障検出回路との動作をシーケンサによってシーケンシャルに制御することができる。これにより、中央処理装置の負担軽減を図ることができる。
【００１９】
〔３〕本発明の代表的な実施の形態に係る半導体装置（１０）は中央処理装置（１０２）を含む。そして、故障検出の対象とされる被故障検出回路（１０４Ｂ）と、上記中央処理装置の制御下で、上記被故障検出回路のアナログ量を変更するためのチューニング回路（１０４Ａ）と、上記中央処理装置の制御下で、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の状態変化を判別して上記被故障検出回路の故障を検出するための故障検出回路（１０３）とが設けられる。
【００２０】
上記の構成によれば、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の状態変化を、故障検出回路によって判別して上記被故障検出回路の故障を検出するようにしているため、故障検出回路（１０３）の出力を半導体装置の外部でモニタすることなく、上記被故障検出回路の故障を検出することができる。しかも、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の実際の状態変化を故障検出回路によって判別するようにしているため、故障検出の精度の向上を図ることができる。
【００２１】
〔４〕上記〔３〕において、上記中央処理装置の制御下で、上記チューニング回路と上記被故障検出回路との動作をシーケンシャルに制御するシーケンサ（１０５）を設けることができる。これにより、中央処理装置の負担軽減を図ることができる。
【００２２】
〔５〕上記〔４〕において、上記被故障検出回路は、上記中央処理装置によってアクセス可能なフラッシュメモリにおけるデータ読み出し用の第１ビット線から電流を引き抜くための第１トランジスタ（Ｍｒｅｆ１）と、上記第１ビット線に対応するリファレンス用の第２ビット線から電流を引き抜くための第２トランジスタ（Ｍｒｅｆ２）とを含む。上記チューニング回路は、上記第１トランジスタに流れる電流を上記第２トランジスタとは別個に変更可能な第１リファレンス電圧発生回路（６０２）と、上記第２トランジスタに流れる電流を上記第１トランジスタとは別個に変更可能な第２リファレンス電圧発生回路（６０３）とを含む。上記故障検出回路は、上記第１ビット線と上記第２ビット線との電位差を判定するセンスアンプの出力に基づいて、上記第１トランジスタ及び上記第２トランジスタの故障判定を行う。これにより、上記第１ビット線と上記第２ビット線との電位差を判定するセンスアンプの出力に基づいて、上記第１トランジスタ及び上記第２トランジスタの故障判定の精度向上を図ることができる。
【００２３】
〔６〕上記〔４〕において、上記被故障検出回路は、上記中央処理装置によってアクセス可能なフラッシュメモリにおけるデータ読み出し用の第１センスアンプの判定電流を形成する第１回路（Ｍｒｅｆ１，Ｍｒｅｆ２）と、上記フラッシュメモリにおけるベリファイ用の第２センスアンプの判定電流を形成する第２回路（Ｍ５８）とを含む。上記チューニング回路は、上記第１センスアンプの判定電流と上記第２センスアンプにおける判定電流との関係を一定条件下で変更するための第３回路（１２０３，１２０２）を含む。上記故障検出回路は、上記第１センスアンプの出力又は上記第２センスアンプの出力に基づいて、上記第１センスアンプと上記第２センスアンプとの間の判定電流の整合性を判定することで上記第１回路と上記第２回路との故障判定を行う。これにより、上記第１回路と上記第２回路との故障判定の精度向上を図ることができる。
【００２４】
〔７〕上記〔４〕において、上記被故障検出回路は、上記中央処理装置によってアクセス可能なフラッシュメモリにおけるベリファイセンスアンプの入力側回路にリファレンス電流を流すためのリファレンス用トランジスタ（Ｍｒｅｆ３）を含む。上記チューニング回路は、上記リファレンス用トランジスタに流れる電流を変更可能なバイアス電圧発生回路（１４０２）を含む。上記故障検出回路は、上記ベリファイセンスアンプの出力に基づいて、上記リファレンス用トランジスタ（Ｍｒｅｆ３）の故障判定を行う。これにより、上記リファレンス用トランジスタ（Ｍｒｅｆ３）の故障判定の精度向上を図ることができる。
【００２５】
〔８〕上記〔４〕において、上記被故障検出回路は、各部の動作用電源電圧を形成するための第１アナログ部（１６０２）を含む。上記チューニング回路は、上記第１電源回路の出力電圧を変更可能な第１チューニング回路（１６０５）を含む。上記故障検出回路は、上記第１電源回路と等価な第２アナログ部（１６１２）と、上記第２アナログ部の出力電圧を変更可能な第２チューニング回路（１６０７）と、上記第１アナログ部の出力電圧と上記第２アナログ部の出力電圧とを比較するためのコンパレータ（ＣＭＰ１）とを含む。上記故障検出回路は、上記第１チューニング回路又は上記第２チューニング回路によって上記第１アナログ部の出力電圧又は上記第２アナログ部の出力電圧を変更された場合の上記コンパレータの出力に基づいて、上記第１アナログ部の故障判定を行う。これにより、上記第１アナログ部の故障判定の精度向上を図ることができる。
【００２６】
〔９〕上記〔４〕において、上記被故障検出回路は、それぞれクロック信号を遅延することによりセンスアンプの起動信号を形成するための第１遅延回路（ＤＬＹ１）及び第２遅延回路（ＤＬＹ２）を含む。上記チューニング回路は、上記第１遅延回路での遅延時間を変更可能な第１チューニング回路（１８０２）と、上記第２遅延回路での遅延時間を上記第１遅延回路とは個別的に変更可能な第２チューニング回路（１８０３）とを含む。上記故障検出回路は、上記第１チューニング回路によって上記第１遅延回路での遅延時間が変更された場合の上記センスアンプの出力値と、上記第２チューニング回路によって上記第２遅延回路での遅延時間が変更された場合の上記センスアンプの出力値とを比較することで、上記第１遅延回路及び上記第２遅延回路の故障判定を行う。これにより、上記第１遅延回路及び上記第２遅延回路の故障判定の精度向上を図ることができる。
【００２７】
〔１０〕上記〔４〕において、上記被故障検出回路は、所定周波数で発振可能な第１発振器（２００１）と、所定周波数で発振可能な第２発振器（２００２）とを含む。上記チューニング回路は、上記第１発振器における発振周期をチューニング可能な第１周期チューニング回路（２００５）と、上記第２振器における発振周期を上記第１発振器とは個別的にチューニング可能な第２周期チューニング回路（２００６）とを含む。上記故障検出回路は、上記第１チューニング回路によって上記第１発振器における発振周期が変更された場合の上記第１発振器の出力と、上記第２チューニング回路によって上記第２発振器における発振周期が変更された場合の上記第２発振器の出力とを比較することで、上記第１発振器及び上記第２発振器の故障判定を行う。これにより、上記第１発振器及び上記第２発振器の故障判定の精度向上を図ることができる。
【００２８】
〔１１〕所定の制御用プログラムを実行するマイクロコンピュータを搭載して成るマイクロコンピュータ応用システムを構成することができる。この場合において、上記マイクロコンピュータとして、上記〔３〕乃至〔１０〕の何れかの半導体装置を適用することができる。上記半導体装置は、故障検出の対象とされる回路のアナログ量を変化させて故障検出を行うことにより、故障検出の精度向上が図られているため、マイクロコンピュータ応用システムの信頼性の向上を図ることができる。
【００２９】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３０】
《実施の形態１》
図１には、本発明にかかる半導体装置の一例とされるマイクロコンピュータが示される。図１に示されるマイクロコンピュータ１０は、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。このマイクロコンピュータ１０は、ＲＡＭ（ランダムアクセスメモリ）１０１、ＣＰＵ（中央処理装置）１０２、故障検出回路１０３、チューニング回路１０４Ａ、アナログ回路１０４Ｂを含む。ＲＡＭ１０１には、外部ＲＯＭ（リードオンリーメモリ）２０から故障判定プログラムが転送される。ＣＰＵ１０２は、ＲＡＭ１０１内の故障判定プログラムを実行することにより、故障検出回路１０３やチューニング回路１０４Ａの動作を制御する。故障検出回路１０３は、チューニング設定レジスタ１０３Ａ、故障判定回路１０３Ｂ、及び判定結果格納レジスタ１０３Ｃを含む。チューニング設定レジスタ１０３Ａには、ＣＰＵ１０２によってチューニング情報が設定される。故障判定回路１０３Ｂは、アナログ回路１０４Ｂの故障判定を行う。アナログ回路１０４Ｂは被故障検出回路とされる。判定結果格納レジスタ１０３Ｃには、アナログ回路１０４Ｂでの故障判定結果が格納される。チューニング回路１０４Ａは、チューニング設定レジスタ１０３Ａに設定されたチューニング情報に従って、アナログ量、例えば電圧、電流、信号遅延時間等のチューニングが行われる。アナログ回路１０４Ｂでのアナログ量の変化は、チューニング回路１０４Ａのチューニングによって変更される。アナログ回路１０４Ｂの動作状態は故障判定回路１０３Ｂに伝達される。
【００３１】
上記の構成において、ＣＰＵ１０２によってチューニング設定レジスタ１０３Ａへのチューニング情報設定が行われた後に、ＣＰＵ１０２によって被故障検出回路１０４Ｂが起動される。アナログ回路１０４Ｂが動作し、その結果が故障判定回路１０３Ｂに伝達される。故障判定回路１０３Ｂは、アナログ回路１０４Ｂでのアナログ量の変化に基づいて故障判定を行い、その判定結果を出力する。この判定結果は判定結果格納レジスタ１０３Ｃに格納される。そのレジスタ１０３Ｃ内の情報は、ＣＰＵ１０２によってリードされる。ＣＰＵ１０２は、レジスタ１０３Ｃ内の情報に基づいて故障の有無を判別する。
【００３２】
上記のような故障判定がマイクロコンピュータ１０の出荷前に行われた場合には、出荷品の故障検出率の向上を図ることができる。
【００３３】
また、マイクロコンピュータ１０がユーザシステムに搭載された状態においても、上記のような故障判定を行うことができる。例えばユーザ提供の故障判定プログラムを、ＲＡＭ１０１に転送してＣＰＵ１０２で実行させることにより、上記のような故障判定をユーザシステムにおいて適宜に実行させることができる。この場合においてＣＰＵ１０２は、故障判定結果をエラー表示してエンドユーザに知らせるようにユーザシステムを構成することができる。この場合、エンドユーザは、マイクロコンピュータ１０が搭載されたボードを修理又は交換する。バックアップシステムがある場合には、当該バックアップシステムに切り替えるようにしても良い。
【００３４】
《実施の形態２》
図２には、本発明にかかる半導体装置の一例とされるマイクロコンピュータの別の構成例が示される。
【００３５】
図２に示されるマイクロコンピュータ１０が、図１に示されるのと大きく相違するのは、シーケンサ１０５が設けられている点である。シーケンサ１０５は、ＣＰＵ１０２からのアナログ回路故障判定の開始を示すコマンドを受け取ると、故障検出回路１０３及びチューニング回路１０４Ａの動作をシーケンシャルに制御することで故障判定を実行する。故障判定結果は、シーケンサ１０５を介してＣＰＵ１０２に伝達される。ＣＰＵ１０２は、上記シーケンサ１０５から伝達された故障判定結果に基づいて故障の有無を判別する。
【００３６】
このようにシーケンサ１０５が設けられ、このシーケンサ１０５によって故障検出回路１０３及び被故障検出回路１０４の動作を制御することで故障判定を実行する場合には、図１に示される構成に比べて、ＣＰＵ１０２の負担軽減を図ることができる。
【００３７】
《実施の形態３》
図３には、本発明に係る半導体装置の一例とされるマイクロコンピュータ１０の別の構成例が示される。
【００３８】
図３に示されるマイクロコンピュータ１０は、上記ＣＰＵ１０２や上記シーケンサ１０５の他に、ポート３０１，３０４、タイマ３０２、フラッシュメモリモジュール３０３、バスインタフェース（バスＩＦ）３０５、ＤＭＡＣ（Direct Memory Access Controller）３０６、及びクロック生成部３０７を含む。ポート３０１，３０４、タイマ３０２、シーケンサ１０５、フラッシュメモリモジュール３０３、バスインタフェース３０５、及びクロック生成部３０７は、周辺バス３０９によって互いに結合されている。また、ＲＡＭ１０１、フラッシュメモリモジュール３０３、バスインタフェース３０５、ＤＭＡＣ３０６、及びＣＰＵ１０２は高速バス３０８によって互いに結合されている。ポート３０１，３０４は、外部との間で各種データのやり取りを行う。タイマ３０２は、クロックを数えることで一定時間の経過を検出する機能を有する。ＤＭＡＣ３０６は、ＣＰＵ１０２を介さずに各種デバイス間で直接データ転送を行うための制御を行う。クロック生成部３０７は、端子ＸＴＡＬ／ＥＸＴＡＬに水晶振動子が接続されることで、所定の周波数で発振する発振器を有する。マイクロコンピュータ１０は、スタンバイ信号ＳＴＢＹがアサートされることにより、スタンバイ状態に遷移され、リセット信号ＲＥＳがアサートされることにより初期化される。また、マイクロコンピュータ１０の動作用電源電圧として、所定の端子を介して、高電位側電源Ｖｃｃ、低電位側電源Ｖｓｓが供給される。
【００３９】
シーケンサ１０５は、被故障検出回路の故障検出のために各部をシーケンシャルに制御する。ここで被故障検出回路は、メモリモジュール３０３におけるリファレンス用ｎチャネル型ＭＯＳトランジスタとされる。
【００４０】
図４には、上記フラッシュメモリモジュール３０３の構成例が示される。
【００４１】
フラッシュメモリモジュール３０３は、読み出し系行セレクタ４０１、アドレス比較器４０２、入出力回路・制御回路・レジスタ４０３、電源回路４０４、ベリファイセンスアンプ４０５、書き換え列セレクタ４０６、書き込みラッチ４０７、メモリマット部４０８、出力バッファ４０９、書き換え系行セレクタ４１０を含む。読み出し系行セレクタ４０１は、アドレスバスを介して伝達されたアドレス信号のデコード結果に基づいて、読み出し系の行（ワード）を選択する。アドレス比較器４０２は、伝達されたアドレス信号を比較する。入出力回路・制御回路・レジスタ４０３は、入力されたクロック信号に同期して、周辺データバスへのデータ出力やデータ取り込み等を制御する。電源回路４０４は、フラッシュメモリモジュール３０３内で使用される各種レベルの電圧を形成する。ベリファイセンスアンプ４０５は、メモリマット部４０８へのデータ書き込みの際のベリファイを行うための信号を判定する。書き換え列セレクタ４０６は、書き換え列（ビット線）の選択を行う。書き込みラッチ４０７は、書き込み用データを一時的に保持する。メモリマット部４０８は、複数のメモリマットが配列されて成る。出力バッファ４０９は、メモリマット部４０８から読み出されたデータを外部（高速データバス）に出力する。書き換え系行セレクタ４１０は、アドレスバスを介して伝達されたアドレス信号のデコード結果に基づいて、書き換え系の行（メモリゲート選択線）を選択する。
【００４２】
ここで上記メモリマット部４０８は、例えば図５に示されるように、階層センスアンプ単位に、階層センスアンプＳＡ０〜ＳＡ３と、それに対応するメモリマットｍａｔｊ０〜ｍａｔｊ３，ｍａｔｋ０〜ｍａｔｋ３が配列されて成る。階層センスアンプＳＡ０〜ＳＡ３の各列には、複数のセンスアンプが配置される。図４には、上記メモリマット部４０８におけるメモリマットの主要構成が示される。メモリマットは、メモリアレイ４１１と読み出し系回路４１２とを含む。メモリアレイ４１１は、複数のメモリセルＭＣが、行方向及び列方向に配列されて成る。メモリセルＭＣは、コントロールゲート、フローティングゲート、ドレイン、ソースの各電極を有する。列方向に配置された複数のメモリセルＭＣのドレインは共通接続されて、副ビット線セレクタ１４５ｋ又１４５ｊを介してビット線１４６ｋ又は１４６ｊに結合される。複数のメモリセルＭＣのソースは、共通ソース線に接続される。尚、このソース線は切り替えスイッチを介してグランド電位（低電位側電源Ｖｓｓ）に接続可能に構成されており、この切り替えスイッチがオフされるとメモリセルＭＣのソースがオープン状態にされる。上記共通ソース線に接続されるメモリセルＭＣが１ブロックを構成し、それらは半導体基板の共通のウエル領域内に形成されて消去の単位とされる。一方、行方向に並んだ複数のメモリセルＭＣのコントロールゲートは行単位でワード線ｘに接続される。ワード線ｘは読み出し系行セレクタ４０１に接続される。また、行方向に並んだ複数のメモリセルＭＣのフローティングゲートは行単位でメモリゲート選択線ｍｇに接続される。メモリゲート選択線ｍｇは、書き換え系行セレクタ４１０に接続される。読み出し系回路４１２は、代表的に示される読み出し列セレクタ１４３ｋ，１４３ｊと、代表的に示される階層センスアンプ回路１４４とを含む。
【００４３】
図８には、上記階層センスアンプ回路１４４の周辺部の詳細な構成例が示される。
【００４４】
階層センスアンプ回路１４４の入力端子は、制御信号ｙｗｂによって動作制御されるｐチャネル型ＭＯＳトランジスタＭ１７，Ｍ１８を介して副ビット線６０１ｊ，６０１ｋに結合される。副ビット線６０１ｊは、読み出し列セレクタ１４３ｊに結合され、副ビット線６０１ｋは、読み出し列セレクタ１４３ｋに結合される。副ビット線６０１ｊ，６０１ｋには、副ビット線プリチャージ用のｐチャネル型ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３が結合されている。副ビット線６０１ｊは、ｐチャネル型ＭＯＳトランジスタＭ１１を介して高電位側電源Ｖｄｄに結合され、副ビット線６０１ｋは、ｐチャネル型ＭＯＳトランジスタＭ１３を介して高電位側電源Ｖｄｄに結合される。副ビット線６０１ｊは、ｐチャネル型ＭＯＳトランジスタＭ１２を介して副ビット線６０１ｋに結合される。プリチャージ信号ｐｃｎがローレベルにアサートされることで副ビット線プリチャージが行われる。
【００４５】
また、副ビット線６０１ｊは、ｐチャネル型ＭＯＳトランジスタＭ１４を介して第１リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１のドレインに結合され、副ビット線６０１ｋは、ｐチャネル型ＭＯＳトランジスタＭ１６を介して第２リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ２のドレインに結合される。第１リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１，Ｍｒｅｆ２のソースは、低電位側電源Ｖｓｓに結合される。ｐチャネル型ＭＯＳトランジスタＭ１４は、リファレンス電流制御信号ｒｅｆｄｃｊｎによって動作制御され、ｐチャネル型ＭＯＳトランジスタＭ１６は、リファレンス電流制御信号ｒｅｆｄｃｋｎによって動作制御される。第１リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１は、第１リファレンス電圧ｕｒｅｆ１によって制御される。第２リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ２は、第２リファレンス電圧ｕｒｅｆ２によって制御される。第１リファレンス電圧ｕｒｅｆ１及び第２リファレンス電圧ｕｒｅｆ２は、それぞれリファレンス電圧発生回路６０２，６０３により個別的に形成される。
【００４６】
リファレンス電圧発生回路６０２は、ｐチャネル型ＭＯＳトランジスタＭ１，Ｍ２，Ｍ４，Ｍ５，Ｍ７，Ｍ８，Ｍ９，Ｍ１０と、ｎチャネル型ＭＯＳトランジスタＭ３，Ｍ６とが結合されて成る。ｐチャネル型ＭＯＳトランジスタＭ１，Ｍ２とｎチャネル型ＭＯＳトランジスタＭ３とが直列接続される。ｐチャネル型ＭＯＳトランジスタＭ１のソースは高電位側電源Ｖｄｄに結合され、ｎチャネル型ＭＯＳトランジスタＭ３のソースは低電位側電源Ｖｓｓに結合される。ｎチャネル型ＭＯＳトランジスタＭ３のゲートには基準電流トリミング電圧が供給される。ｐチャネル型ＭＯＳトランジスタＭ４，Ｍ５が互いに直列接続され、ｐチャネル型ＭＯＳトランジスタＭ７，Ｍ８が互いに直列接続され、ｐチャネル型ＭＯＳトランジスタＭ９，Ｍ１０が互いに直列接続される。ｐチャネル型ＭＯＳトランジスタＭ４のゲートは低電位側電源Ｖｓｓに結合される。ｐチャネル型ＭＯＳトランジスタＭ７，Ｍ９のゲート電極はレジスタＲＥＧ１の出力が伝達される。レジスタＲＥＧ１は、ｐチャネル型ＭＯＳトランジスタＭ７，Ｍ９に対応する２ビット構成とされ、このレジスタＲＥＧ１への設定により、ｐチャネル型ＭＯＳトランジスタＭ７，Ｍ９を個別的にオン・オフすることができる。ｐチャネル型ＭＯＳトランジスタＭ５，Ｍ８，Ｍ１０のゲートは、ｐチャンネル型ＭＯＳトランジスタＭ２のゲート及びドレインに供給接続される。ｐチャネル型ＭＯＳトランジスタＭ５，Ｍ８，Ｍ１０のドレインは、ｎチャネル型ＭＯＳトランジスタＭ６を介して低電位側電源Ｖｓｓに結合される。ｐチャネル型ＭＯＳトランジスタＭ５，Ｍ８，Ｍ１０とｎチャネル型ＭＯＳトランジスタＭ６との直列接続ノードから第１リファレンス電圧ｕｒｅｆ１が得られる。この第１リファレンス電圧ｕｒｅｆ１は、第１リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１のゲートに伝達される。
【００４７】
リファレンス電圧発生回路６０３は、ｐチャネル型ＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２７，Ｍ２８，Ｍ２９，Ｍ３０と、ｎチャネル型ＭＯＳトランジスタＭ２６とが結合されて成る。ｐチャネル型ＭＯＳトランジスタＭ２４，Ｍ２５が互いに直列接続され、ｐチャネル型ＭＯＳトランジスタＭ２７，Ｍ２８が互いに直列接続され、ｐチャネル型ＭＯＳトランジスタＭ２９，Ｍ３０が互いに直列接続される。ｐチャネル型ＭＯＳトランジスタＭ２４のゲートは低電位側電源Ｖｓｓに結合される。ｐチャネル型ＭＯＳトランジスタＭ２７，Ｍ２９のゲート電極はレジスタＲＥＧ２の出力が伝達される。レジスタＲＥＧ２は、ｐチャネル型ＭＯＳトランジスタＭ２７，Ｍ２９に対応する２ビット構成とされ、このレジスタＲＥＧ２への設定により、ｐチャネル型ＭＯＳトランジスタＭ２７，Ｍ２９を個別的にオン・オフすることができる。ｐチャネル型ＭＯＳトランジスタＭ２５，Ｍ２８，Ｍ３０のゲートは、リファレンス電圧発生回路６０２におけるｐチャンネル型ＭＯＳトランジスタＭ２のゲート及びドレインに供給接続される。ｐチャネル型ＭＯＳトランジスタＭ２５，Ｍ２８，Ｍ３０のドレインは、ｎチャネル型ＭＯＳトランジスタＭ２６を介して低電位側電源Ｖｓｓに結合される。ｐチャネル型ＭＯＳトランジスタＭ２５，Ｍ２８，Ｍ３０とｎチャネル型ＭＯＳトランジスタＭ２６との直列接続ノードから第２リファレンス電圧ｕｒｅｆ２が得られる。この第２リファレンス電圧ｕｒｅｆ２は、第２リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ２のゲートに伝達される。
【００４８】
ｐチャネル型ＭＯＳトランジスＭ１４、第１リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１に流れる第１リファレンス電流Ｉｒｅｆ１や、ｐチャネル型ＭＯＳトランジスＭ１６、第２リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ２に流れる第２リファレンス電流Ｉｒｅｆ２のトリミングは、基準電流トリミング電圧のレベルを変更することで行うことができる。また、レジスタＲＥＧ１，ＲＥＧ２の設定により、第１リファレンス電圧ｕｒｅｆ１及び第２リファレンス電圧ｕｒｅｆ２のレベルを個別的に変更することができる。第１リファレンス電圧ｕｒｅｆ１や第２リファレンス電圧ｕｒｅｆ２の値が変更されることによって、第１リファレンス電流Ｉｒｅｆ１や第２リファレンス電流Ｉｒｅｆ２の値が変更される。レジスタＲＥＧ１，ＲＥＧ２の設定は、ＣＰＵ１０２又はシーケンサ１０５によって行うことができる。
【００４９】
例えばレジスタＲＥＧ１の設定によりｐチャネル型ＭＯＳトランジスタＭ７がオンされ、ｐチャネル型ＭＯＳトランジスタＭ９がオフされた状態では、リファレンス電流Ｉｒｅｆ１は、次式のようになる。
【００５０】
【数１】
0005489861.tif 000002
【００５１】
レジスタＲＥＧ１の設定によりｐチャネル型ＭＯＳトランジスタＭ７及びｐチャネル型ＭＯＳトランジスタＭ９の双方がオンされた状態では、リファレンス電流Ｉｒｅｆ１は、次式のようになる。
【００５２】
【数２】
0005489861.tif 000003
【００５３】
レジスタＲＥＧ１の設定によりｐチャネル型ＭＯＳトランジスタＭ７及びｐチャネル型ＭＯＳトランジスタＭ９の双方がオフされた状態では、リファレンス電流Ｉｒｅｆ１は、次式のようになる。
【００５４】
【数３】
0005489861.tif 000004
【００５５】
同様にレジスタＲＥＧ２の設定によりｐチャネル型ＭＯＳトランジスタＭ２７がオンされ、ｐチャネル型ＭＯＳトランジスタＭ２９がオフされた状態では、リファレンス電流Ｉｒｅｆ２は、次式のようになる。
【００５６】
【数４】
0005489861.tif 000005
【００５７】
レジスタＲＥＧ２の設定によりｐチャネル型ＭＯＳトランジスタＭ２７及びｐチャネル型ＭＯＳトランジスタＭ２９の双方がオンされた状態では、リファレンス電流Ｉｒｅｆ２は、次式のようになる。
【００５８】
【数５】
0005489861.tif 000006
【００５９】
レジスタＲＥＧ２の設定によりｐチャネル型ＭＯＳトランジスタＭ２７及びｐチャネル型ＭＯＳトランジスタＭ２９の双方がオフされた状態では、リファレンス電流Ｉｒｅｆ１は、次式のようになる。
【００６０】
【数６】
0005489861.tif 000007
【００６１】
尚、第１リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１と、第２リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ２とが同時に故障する確率を低く抑えるため、第１リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１と、第２リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ２とを可能な限り離して形成するのが望ましい。
【００６２】
メモリセルＭＣからのデータ読み出しは以下の手順で行われる。
【００６３】
制御信号ｙｗｂがローレベルにされてｐチャネル型ＭＯＳトランジスタＭ１７，Ｍ１８がオンされた状態で、プリチャージ信号ｐｃｎがローレベルにアサートされて、ｐチャネル型ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３がオンされることにより、副ビット線６０１ｊ，６０１ｋのプリチャージが行われる。そして、リファレンス電流制御信号ｒｅｆｄｃｊｎがローレベルにされ、リファレンス電流制御信号ｒｅｆｄｃｋｎがハイレベルにされ、プリチャージ信号ｐｃｎがハイレベルにされることで、副ビット線６０１ｊ，６０１ｋのプリチャージが終了された状態で、階層センスアンプ回路１４４が起動されて、そのときの副ビット線６０１ｊ，６０１ｋ間の電位差がセンスされる。副ビット線６０１ｊを介して流れるリファレンス電流（Ｉｒｅｆ）に比べて、副ビット線６０１ｋを介して流れるメモリ電流（Ｉｍｅｍ）のほうが少ない場合、リードデータは、論理値“０”とされる。これとは逆に、副ビット線６０１ｊを介して流れるリファレンス電流（Ｉｒｅｆ）に比べて、副ビット線６０１ｋを介して流れるメモリ電流（Ｉｍｅｍ）のほうが多い場合、リードデータは、論理値“１”とされる。
【００６４】
次に、第１リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１又は第２リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ２の故障検出手順について、図１０に基づいて説明する。
【００６５】
図１０には、第１リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１、及び第２リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ２の故障検出手順が示される。
【００６６】
先ず、マイクロコンピュータ１０に対して、第１リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１及び第２リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ２のテストモードが設定される（１００１）。このテストモードにおいては、全てのワード線ｘが非選択状態とされ、メモリセル電流（Ｉｍｅｍ）を流さないようにする。このとき、第２リファレンス電流Ｉｒｅｆ２が第１リファレンス電流Ｉｒｅｆ１と等しくなるようにレジスタＲＥＧ２の設定が行われる。そして、プリチャージ信号ｐｃｎがローレベルにアサートされることで、副ビット線６０１ｊ，６０１ｋのプリチャージが行われる。また、リファレンス電流制御信ｒｅｆｄｃｋｎがローレベルにされることで、ｐチャネル型ＭＯＳトランジスタＭ１６がオンされる。そして、第２リファレンス電流Ｉｒｅｆ２として、Ｉｒｅｆ１＋ΔＩが流れるようにレジスタＲＥＧ２の設定が行われる（１００２）。副ビット線６０１ｊ，６０１ｋのプリチャージが完了すると、プリチャージ信号ｐｃｎがハイレベルにネゲートされる。プリチャージ信号ｐｃｎがハイレベルにネゲートされた後に、階層センスアンプ回路１４４により副ビット線６０１ｊ，６０１ｋのレベル差がセンスされる（１００３）。そしてこの階層センスアンプ回路１４４の出力状態が、故障検出回路１０３内の適宜のレジスタに記憶される。
【００６７】
次に、プリチャージ信号ｐｃｎがローレベルにアサートされることで、副ビット線６０１ｊ，６０１ｋのプリチャージが行われる。そして、第２リファレンス電流Ｉｒｅｆ２として、Ｉｒｅｆ１−ΔＩが流れるようにレジスタＲＥＧ２の設定が行われる（１００４）。副ビット線６０１ｊ，６０１ｋのプリチャージが完了すると、プリチャージ信号ｐｃｎがハイレベルにネゲートされる。プリチャージ信号ｐｃｎがハイレベルにネゲートされた後に、階層センスアンプ回路１４４により副ビット線６０１ｊ，６０１ｋのレベル差がセンスされる（１００５）。そしてこの階層センスアンプ回路１４４の出力状態が、故障検出回路１０３内の適宜のレジスタに記憶される。そして、上記ステップ１００３で得られた値（センスアンプ回路の出力）と、ステップ１００５で得られた値（センスアンプ回路の出力）との比較が故障検出回路１０３で行われる。この比較において、双方の値が互いに等しい場合には、第２リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ２が故障していると判断される（１００７）。ステップ１００６の比較においては、双方の値が論理値“０”で互いに等しい場合（図９（Ｄ）参照）と、双方の値が論理値“１”で互いに等しい場合（図９（Ｅ）参照）とがある。
【００６８】
次に、再びテストモードが設定される（１００８）。この設定では、第１リファレンス電流Ｉｒｅｆ１が第２リファレンス電流Ｉｒｅｆ２と等しくなるようにレジスタＲＥＧ１が設定される。そして、プリチャージ信号ｐｃｎがローレベルにアサートされることで、副ビット線６０１ｊ，６０１ｋのプリチャージが行われる。また、リファレンス電流制御信号ｒｅｆｄｃｊｎがローレベルにされることで、ｐチャネル型ＭＯＳトランジスタＭ１４がオンされる。そして、第１リファレンス電流Ｉｒｅｆ１として、Ｉｒｅｆ２＋ΔＩが流れるようにレジスタＲＥＧ１の設定が行われる（１００９）。副ビット線６０１ｊ，６０１ｋのプリチャージが完了すると、プリチャージ信号ｐｃｎがハイレベルにネゲートされる。プリチャージ信号ｐｃｎがハイレベルにネゲートされた後に、階層センスアンプ回路１４４により副ビット線６０１ｊ，６０１ｋのレベル差がセンスされる（１０１０）。そしてこの階層センスアンプ回路１４４の出力状態が、故障検出回路１０３内の適宜のレジスタに記憶される。
【００６９】
次に、プリチャージ信号ｐｃｎがローレベルにアサートされることで、副ビット線６０１ｊ，６０１ｋのプリチャージが行われる。そして、第１リファレンス電流Ｉｒｅｆ１として、Ｉｒｅｆ２−ΔＩが流れるようにレジスタＲＥＧ１の設定が行われる（１０１１）。副ビット線６０１ｊ，６０１ｋのプリチャージが完了すると、プリチャージ信号ｐｃｎがハイレベルにネゲートされる。プリチャージ信号ｐｃｎがハイレベルにネゲートされた後に、階層センスアンプ回路１４４により副ビット線６０１ｊ，６０１ｋのレベル差がセンスされる（１０１２）。そしてこの階層センスアンプ回路１４４の出力状態が、故障検出回路１０３内の適宜のレジスタに記憶される。そして、上記ステップ１０１０で得られた値（センスアンプ回路の出力）と、ステップ１０１２で得られた値（センスアンプ回路の出力）との比較が故障検出回路１０３で行われる。この比較において、双方の値が互いに等しい場合には、第１リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１が故障していると判断される（１０１４）。ステップ１０１３の比較においては、双方の値が論理値“１”で互いに等しい場合（図９（Ｂ）参照）と、双方の値が論理値“０”で互いに等しい場合（図９（Ｃ）参照）とがある。また、上記ステップ１０１３の比較において、双方の値が互いに等しくない場合（図９（Ａ）参照）には、第１リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１及び第２リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ２の双方が正常であると判断される（１０１５）。
【００７０】
メモリモジュール３０３における全ての第１リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１及び第２ファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ２について、上記と同様の手順で故障判定を行うことができる。
【００７１】
尚、上記ステップ１００６又は１０１３の比較において、双方の値が互いに等しい場合には、ＣＰＵ１０２に対してエラーを通知する。この場合、ＣＰＵ１０２は、実施の形態１の場合と同様に、上記エラー通知に基づくエラー処理により、故障判定結果をエラー表示してエンドユーザに知らせるようにユーザシステムを構成することができる。この場合、エンドユーザは、マイクロコンピュータ１０が搭載されたボードを修理又は交換する。バックアップシステムがある場合には、当該バックアップシステムに切り替えるようにしても良い。
【００７２】
図６には、図８に示される回路の比較対象とされる回路構成が示される。
【００７３】
図６に示される回路が、図８に示されるのと大きく相違するのは、レジスタＲＥＧ２やリファレンス電圧発生回路６０３が設けられておらず、ｐチャネル型ＭＯＳトランジスタＭ１４，Ｍ１６のドレインがリファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１のドレインに共通接続されている点である。かかる構成において、リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１が故障していない場合には、図７（Ａ）に示されるように、副ビット線６０１ｊを介して流れるリファレンス電流（Ｉｒｅｆ）に比べて、副ビット線６０１ｋを介して流れるメモリ電流（Ｉｍｅｍ）のほうが少ない場合、リードデータは、論理値“１”とされる。これとは逆に、副ビット線６０１ｊを介して流れるリファレンス電流（Ｉｒｅｆ）に比べて、副ビット線６０１ｋを介して流れるメモリ電流（Ｉｍｅｍ）のほうが多い場合、リードデータは、論理値“０”とされる。
【００７４】
ここで、リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１が故障しており、例えば図７（Ｂ）に示されるように、副ビット線６０１ｊを介して流れるリファレンス電流（Ｉｒｅｆ）に多少の電流増減があったとしても、メモリ電流（Ｉｍｅｍ）とリファレンス電流（Ｉｒｅｆ）とに、ある程度の電流差（ΔＩ）があれば、リード可能である。このため、リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１の故障の有無を判別することができない。例えば近年のマイクロコンピュータ１０に搭載されるメモリモジュール３０３においては、リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１が数百個設けられており、図６に示される回路構成が採用された場合において、全てのリファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１のリファレンス電流（Ｉｒｅｆ）をモニタするのは困難とされる。
【００７５】
これに対して図８に示される構成によれば、図６に示される回路構成に対して、レジスタＲＥＧ２と、リファレンス電圧発生回路６０３が追加され、第１リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１に流れるリファレンス電流Ｉｒｅｆ１と、第２リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ２に流れるリファレンス電流Ｉｒｅｆ２とを個別的に変更可能とされる。この結果、図１０に示される故障検出手順に従って、第１リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１及び第２リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ２の故障検出が可能になる。そしてこのような故障判定によれば、リファレンス用ｎチャネル型ＭＯＳトランジスタの以下のような不良を判別することができる。
【００７６】
図１１には、リファレンス用ｎチャネル型ＭＯＳトランジスタの故障検出対象が示される。
【００７７】
プロセスばらつきによりＭＯＳトランジスタの閾値Ｖｔｈは図１１における１１０１〜１１０２の間の３σで分布している。それをＩｄｓにしても同じく３σの分布が存在する。この３σより少しはずれた１１０３に分布するＭＯＳトランジスタを検出したい。リファレンス用ｎチャネル型ＭＯＳトランジスタはモジュールに数百個ありそれぞれの電流を測定することは現実的でない。また、メモリ電流量も一定値にすることができない。そのため、図６に示される回路構成では、図中１１０３に分布するリファレンス用ｎチャネル型ＭＯＳトランジスタが存在しても不良品として取り除くことは困難とされる。これに対して、図８に示される構成によれば、上記のようにリファレンス電流の差を利用することで、図中１１０３に分布するリファレンス用ｎチャネル型ＭＯＳトランジスタを故障と判断することができる。
【００７８】
《実施の形態４》
図１２には、図４に示されるメモリモジュール３０３における主要部の別の構成例が示される。
【００７９】
ベリファイセンスアンプ４０５は、ビット線１４６ｊ，１４６ｋに対応して設けられたベリファイセンスアンプ回路１２０５，１２０６と、ｐチャネル型ＭＯＳトランジスタＭ５５〜Ｍ５８を含んで成る。ｐチャネル型ＭＯＳトランジスタＭ５７，Ｍ５８は互いに直列接続される。ｐチャネル型ＭＯＳトランジスタＭ５７のソースは高電位側電源Ｖｄｄに結合され、ｐチャネル型ＭＯＳトランジスタＭ５８のドレインはベリファイセンスアンプ回路１２０５の一方の入力端子に結合されるとともに、ｎチャネル型ＭＯＳトランジスタＭ６０を介してビット線１４６ｊに結合される。ｐチャネル型ＭＯＳトランジスタＭ５５，Ｍ５６は互いに直列接続される。ｐチャネル型ＭＯＳトランジスタＭ５５のソースは高電位側電源Ｖｄｄに結合され、ｐチャネル型ＭＯＳトランジスタＭ５６のドレインはベリファイセンスアンプ回路１２０６の一方の入力端子に結合されるとともに、ｎチャネル型ＭＯＳトランジスタＭ５９を介してビット線１４６ｋに結合される。ｐチャネル型ＭＯＳトランジスタＭ５５，Ｍ５７は、ベリファイモード信号ｖｅｒｉｆｙによって動作制御される。ｐチャネル型ＭＯＳトランジスタＭ５６，Ｍ５８は、ＶＳＡベリファイ電流ＰＭＯＳバイアス電圧ｕｏｕｔｓａによって動作制御される。ＶＳＡベリファイ電流ＰＭＯＳバイアス電圧ｕｏｕｔｓａのレベルは、ＶＳＡベリファイ電流ＰＭＯＳバイアス電圧発生回路１２０２によって制御される。ベリファイセンスアンプ回路１２０５，１２０６の他方の入力端子には、ＶＳＡ比較電圧ｕｏｕｔｖｓａが伝達される。ベリファイセンスアンプ回路１２０５，１２０６は、このＶＳＡ比較電圧ｕｏｕｔｖｓａを基準として、それぞれビット線１４６ｊ，１４６ｋとの電位差を判定する。ｎチャンネル型ＭＯＳトランジスタＭ５９，Ｍ６０は、図４に示される書き換え列セレクタ４０６を形成するもので、書き換え列セレクタ制御信号ｙｖによって動作制御される。また、副ビット線６０１ｊ，６０１ｋには、図４に示される読み出し列セレクタ１４３ｊ，１４３ｋを形成するｐチャネル型ＭＯＳトランジスタＭ２１，Ｍ２２が設けられる。このｐチャネル型ＭＯＳトランジスタＭ２１，Ｍ２２は列セレクタ制御信号ｙａによって動作制御される。階層センスアンプ回路１４４の近傍のｐチャネル型ＭＯＳトランジスタＭ１７，Ｍ１８は列セレクタ制御信号ｙｂによって動作制御される。第１リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１はＨＳＡ参照電流ＮＭＯＳバイアス電圧ｕｒｅｆ１によって動作制御され、第２リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ２はＨＳＡ参照電流ＮＭＯＳバイアス電圧ｕｒｅｆ２によって動作制御される。このＨＳＡ参照電流ＮＭＯＳバイアス電圧ｕｒｅｆ１，ｕｒｅｆ２のレベルは、リファレンス電圧発生回路１２０３によって制御される。
【００８０】
上記ＶＳＡベリファイ電流ＰＭＯＳバイアス電圧発生回路１２０２は、ｐチャネル型ＭＯＳトランジスタＭ４１，Ｍ４２，Ｍ４４，Ｍ４５及びｎチャネル型ＭＯＳトランジスタＭ４３が結合されて成る。ｐチャネル型ＭＯＳトランジスタＭ４１，Ｍ４２が互いに直列接続され、ｐチャネル型ＭＯＳトランジスタＭ４４，Ｍ４５が互いに直列接続される。ｐチャネル型ＭＯＳトランジスタＭ４１，Ｍ４４のソースは高電位側電源Ｖｄｄに結合され、ｐチャネル型ＭＯＳトランジスタＭ４２，Ｍ４５は、ｐチャネル型ＭＯＳトランジスタＭ４３を介して低電位側電源Ｖｓｓに結合される。ｎチャネル型ＭＯＳトランジスタＭ４３のゲートには所定のバイアス電圧ｖｒｆが供給される。ｐチャネル型ＭＯＳトランジスタＭ４１，Ｍ４４のゲートには電流チューニング信号ＥＣＴｕｎｉｎｇ１が伝達され、この電流チューニング信号ＥＣＴｕｎｉｎｇ１によってＶＳＡベリファイ電流ＰＭＯＳバイアス電圧ｕｏｕｔｓａのレベルが制御されるようになっている。このような意味で、上記ＶＳＡベリファイ電流ＰＭＯＳバイアス電圧発生回路１２０２はチューニング回路を形成する。電流チューニング信号ＥＣＴｕｎｉｎｇ１は、シーケンサ１０５によって形成される。
【００８１】
上記リファレンス電圧発生回路１２０３は、ｐチャネル型ＭＯＳトランジスタＭ４６，Ｍ４７，Ｍ４９，Ｍ５０，Ｍ５２，Ｍ５３及びｎチャネル型ＭＯＳトランジスタＭ４８，Ｍ５１，Ｍ５４が結合されて成る。ｐチャネル型ＭＯＳトランジスタＭ４６，Ｍ４７及びｎチャネル型ＭＯＳトランジスタＭ４８が互いに直列接続される。ｐチャネル型ＭＯＳトランジスタＭ４９，Ｍ５０及びｎチャネル型ＭＯＳトランジスタＭ５１が互いに直列接続される。ｐチャネル型ＭＯＳトランジスタＭ５２，Ｍ５３及びｎチャネル型ＭＯＳトランジスタＭ５４が互いに直列接続される。ｐチャネル型ＭＯＳトランジスタＭ４６，Ｍ４９，Ｍ５２のソースは高電位側電源Ｖｄｄに結合される。ｎチャネル型ＭＯＳトランジスタＭ４８，Ｍ５１，Ｍ５４のソースは低電位側電源Ｖｓｓに結合される。ｐチャネル型ＭＯＳトランジスタＭ４７のゲートとドレインが結合され、それにｐチャネル型ＭＯＳトランジスタＭ５０，Ｍ５３がカレントミラー結合される。ｐチャネル型ＭＯＳトランジスタＭ５０のドレインとｎチャネル型ＭＯＳトランジスタＭ５１のゲートとが結合され、そこからＨＳＡ参照電流ＮＭＯＳバイアス電圧ｕｒｅｆ１が取り出される。ｐチャネル型ＭＯＳトランジスタＭ５３のドレインとｎチャネル型ＭＯＳトランジスタＭ５４のゲートとが結合され、そこからＨＳＡ参照電流ＮＭＯＳバイアス電圧ｕｒｅｆ２が取り出される。ｐチャネル型ＭＯＳトランジスタＭ４９のゲートと、ｐチャネル型ＭＯＳトランジスタＭ５２のゲートに電流チューニング信号ＥＣＴｕｎｉｎｇ２が伝達され、この電流チューニング信号ＥＣＴｕｎｉｎｇ２によって、ＨＳＡ参照電流ＮＭＯＳバイアス電圧ｕｒｅｆ１，ｕｒｅｆ２のレベルが制御されるようになっている。このような意味で、上記リファレンス電圧発生回路１２０３はチューニング回路を形成する。電流チューニング信号ＥＣＴｕｎｉｎｇ２は、シーケンサ１０５によって形成される。
【００８２】
図１３には、上記構成のメモリモジュール３０３における主要動作と各信号の状態が示される。メモリモジュール３０３における主要動作として、記憶データを高速に読み出すための高速リード、書き込み状態をチェックするためのベリファイ、第１リファレンス用ｎチャネル型ＭＯＳトランジスタＭｒｅｆ１に流れるリファレンス電流Ｉ１をチェックするためのＨＳＡ電流チェック、ｐチャネル型ＭＯＳトランジスタＭ５８に流れる電流をチェックするためのＶＳＡ電流チェックを挙げることができる。尚、図１３において、「０」は非選択を示し、「１」は選択を示し、「０／１」はアドレスに従うことを示し、Ｖ＿ｖｅｒｉｆｙはベリファイ電圧を示し、Ｉ＿ｖｅｒｉｆｙはベリファイ電流を示す。
【００８３】
図１２に示される構成では、ベリファイセンスアンプ回路１２０５，１２０６と、階層センスアンプ回路１４４との２系統のセンスアンプ回路を備えており、この２系統のセンスアンプ回路間で判定電流の整合がとれているか否かの判別は、メモリモジュール３０３からの読み出しデータの信頼性を向上させる上で重要となる。以下、この２系統のセンスアンプ回路間で判定電流の整合がとれているか否かの判別手順を説明する。
【００８４】
階層センスアンプ回路１４４のリファレンス電流Ｉ１又はＩ２と、ベリファイセンスアンプ回路１２０５のリファレンス電流Ｉ３とが等しくなるように設定されたとき、実際に当該電流が一致するか否かをチェックする。このチェックは、ＶＳＡ電流チェックで行うことができる。書き込みのベリファイ時にメモリ電流Ｉｍｅｍとリファレンス電流Ｉ３との電流差がベリファイセンスアンプ回路１２０５，１２０６で判定されるのに対して、ＶＳＡ電流チェックでは、リファレンス電流Ｉ１とＩ３との電流差をベリファイセンスアンプ回路１２０５で判定することによって判定電流の整合性をチェックすることができる。
【００８５】
先ず、シーケンサ１０５によって整合性テストの設定が行われる。この設定では、列セレクタ制御信号ｙａ，ｙｂ，ｙｖ、リファレンス電流制御信号ｒｅｆｄｃｊｎ，ｒｅｆｄｃｋｎ、副ビット線セレクト信号ｚ、ベリファイモード信号ｖｅｒｉｆｙが選択レベルにされる。これにより、ｐチャネル型ＭＯＳトランジスタＭ２１，Ｍ２２，Ｍ１７，Ｍ１８、Ｍ１４，Ｍ１６、副ビット線セレクタ１４５ｊ，１４５ｋが導通状態にされる。また、ワード線ｘ及びメモリゲート選択線ｍｇは非選択状態とされる。
【００８６】
次に、電流チューニング信号ＥＣＴｕｎｉｎｇ１，ＥＣＴｕｎｉｎｇ２の設定により、次式が成立するようにする。
【００８７】
【数７】
0005489861.tif 000008
【００８８】
この状態で、ベリファイセンスアンプ回路１２０５の出力が故障検出回路１０３でチェックされる。このとき、ベリファイセンスアンプ回路１２０５の出力が論理値“１”であれば、数７に示される条件下で判定電流が不整合と判断され、論理値“０”であれば判定電流が整合していると判断される。数７に示される条件下で判定電流が不整合と判断された場合、シーケンサ１０５の制御により、電流チューニング信号ＥＣＴｕｎｉｎｇ１，ＥＣＴｕｎｉｎｇ２の設定により、次式が成立するようにする。
【００８９】
【数８】
0005489861.tif 000009
【００９０】
この状態で、ベリファイセンスアンプ回路１２０５の出力が故障検出回路１０３でチェックされる。このとき、ベリファイセンスアンプ回路１２０５の出力が論理値“１”であれば、数８に示される条件下で判定電流が不整合と判断され、論理値“０”であれば判定電流が整合していると判断される。
【００９１】
数７，数８の双方の条件下で判定電流が整合している場合、ベリファイセンスアンプ回路１２０５及び階層センスアンプ回路１４４の入力系は、正常に動作していることになる。このようにベリファイセンスアンプ回路１２０５と階層センスアンプ回路１４４との間の判定電流の整合性の判定を行うことで、ベリファイセンスアンプ回路１２０５及び階層センスアンプ回路１４４における入力系の故障判定を行うことができる。尚、ベリファイセンスアンプ回路１２０６と階層センスアンプ回路１４４との間で判定電流の整合性をチェックすることもできる。また、階層センスアンプ回路１４４の出力信号をシーケンサ１０５でチェックするようにしても良い。階層センスアンプ回路１４４の出力信号を故障検出回路１０３でチェックする場合は、ＨＳＡ電流チェックにより行う（図１３参照）。この場合、先ず、電流チューニング信号ＥＣＴｕｎｉｎｇ１，ＥＣＴｕｎｉｎｇ２の設定により、次式の条件下で判定電流の整合性がチェックされる。
【００９２】
【数９】
0005489861.tif 000010
【００９３】
次に、電流チューニング信号ＥＣＴｕｎｉｎｇ１，ＥＣＴｕｎｉｎｇ２の設定により、次式の条件下で判定電流の整合性がチェックされる。
【００９４】
【数１０】
0005489861.tif 000011
【００９５】
《実施の形態５》
図１４には、メモリモジュール３０３におけるベリファイセンスアンプ４０５の構成例が示される。
【００９６】
ベリファイセンスアンプ４０５は、ｐチャネル型ＭＯＳトランジスタＭ５５、リファレンス用ｐチャネル型ＭＯＳトランジスタＭｒｅｆ３、ｎチャネル型ＭＯＳトランジスタＭ６３，Ｍ６４、及びベリファイセンスアンプ回路１２０６を含む。ｐチャネル型ＭＯＳトランジスタＭ５５、リファレンス用ｐチャネル型ＭＯＳトランジスタＭｒｅｆ３は互いに直列接続される。ｐチャネル型ＭＯＳトランジスタＭ５５のソースは高電位側電源Ｖｄｄに結合され、リファレンス用ｐチャネル型ＭＯＳトランジスタＭｒｅｆ３のドレインはベリファイセンスアンプ回路１２０６の一方の入力端子に結合される。ｐチャネル型ＭＯＳトランジスタＭ５５のゲートにはベリファイモード信号ｖｅｒｉｆｙが伝達される。リファレンス用ｐチャネル型ＭＯＳトランジスタＭｒｅｆ３のゲートにはＶＳＡベリファイ電流ＰＭＯＳバイアス電圧ｕｏｕｔｓａが伝達される。このＶＳＡベリファイ電流ＰＭＯＳバイアス電圧ｕｏｕｔｓａは、ＶＳＡベリファイ電流ＰＭＯＳバイアス電圧発生回路１４０２で形成される。また、ベリファイセンスアンプ回路１２０６の一方の入力端子は、ｎチャネル型ＭＯＳトランジスタＭ６３，Ｍ６４を介して低電位側電源Ｖｓｓに結合される。ｎチャネル型ＭＯＳトランジスタＭ６３のゲートには、選択信号ｔｓｅｌが伝達され、ｎチャネル型ＭＯＳトランジスタＭ６４のゲートにはバイアス電圧Ｖｄｃ１が伝達される。ベリファイセンスアンプ回路１２０６の他方の入力端子には、所定の基準電圧Ｖ２が供給される。ベリファイセンスアンプ回路１２０６の出力は、故障検出回路１０３に伝達される。
【００９７】
上記ＶＳＡベリファイ電流ＰＭＯＳバイアス電圧発生回路１４０２は、ｐチャネル型ＭＯＳトランジスタＭ４１，Ｍ４２，Ｍ４４，Ｍ４５，Ｍ６１，Ｍ６２、及びｎチャネル型ＭＯＳトランジスタＭ４３が結合されて成る。ｐチャネル型ＭＯＳトランジスタＭ４１，Ｍ４２が互いに直列接続され、ｐチャネル型ＭＯＳトランジスタＭ４４，Ｍ４５が互いに直列接続され、ｐチャネル型ＭＯＳトランジスタＭ６１，Ｍ６２が互いに直列接続される。ｐチャネル型ＭＯＳトランジスタＭ４１，Ｍ４４，Ｍ６１のソースは高電位側電源Ｖｄｄに結合され、ｐチャネル型ＭＯＳトランジスタＭ４２，Ｍ４５，Ｍ６２のドレインはｎチャネル型ＭＯＳトランジスタＭ４３を介して低電位側電源Ｖｓｓに結合される。ｎチャネル型ＭＯＳトランジスタＭ４３のゲートには所定のバイアス電圧ｖｒｆが伝達される。ｐチャネル型ＭＯＳトランジスタＭ４１，Ｍ４４，Ｍ６１のゲートには、レジスタ１４０１の出力値が伝達される。このレジスタ１４０１の出力値によってＶＳＡベリファイ電流ＰＭＯＳバイアス電圧ｕｏｕｔｓａのレベルが制御されるようになっている。
【００９８】
上記の構成において、メモリセルＭＣへのデータ書き込みにおいては、ベリファイセンスアンプ回路１２０６の出力に基づいて、データ書き込みのベリファイが実行される。また、リファレンス用ｐチャネル型ＭＯＳトランジスタＭｒｅｆ３の故障検出は、次のように行うことができる。
【００９９】
図１５には、リファレンス用ｐチャネル型ＭＯＳトランジスタＭｒｅｆ３の故障検出の手順が示される。尚、リファレンス用ｐチャネル型ＭＯＳトランジスタＭｒｅｆ３の故障検出の手順は、基本的には、図８におけるリファレンス用ｎチャネル型ＭＯＳトランジスタＭｅｆ１，Ｍｅｆ２の故障検出の場合と同様の手順で行われる。
【０１００】
先ず、シーケンサ１０５によって、テストモード設定が行われる（１５０１）。このテストモード設定において、ワード線ｘ、副ビット線セレクト信号ｚ、メモリゲート選択線ｍｇ、書き換え列セレクタ制御信号ｙｖが非選択状態にされ、ベリファイモード信号Ｖｅｒｉｆｙ、選択信号ｔｓｅｌが選択状態にされる。バイアス電圧Ｖｄｃ１は、所定の値（低電圧）に設定される。この状態で、次式が成立するように、シーケンサ１０５によってレジスタ１４０１の設定が行われる（１５０２）。
【０１０１】
【数１１】
0005489861.tif 000012
【０１０２】
Ｉｄｃは、リファレンス用ｐチャネル型ＭＯＳトランジスタＭｒｅｆ３やｎチャネル型ＭＯＳトランジスタＭ６３，Ｍ６４に流れる電流である。この状態で、ベリファイセンスアンプ回路１２０６の出力が故障検出回路１０３に伝達され、故障判別が行われる。Ｖ１＞Ｖ２の場合、ベリファイセンスアンプ回路１２０６の出力は論理値“０”とされ、Ｖ１＜Ｖ２の場合、ベリファイセンスアンプ回路１２０６の出力は論理値“１”とされる（１５０３）。ベリファイセンスアンプ回路１２０６の出力が論理値“１”の場合、リファレンス用ｐチャネル型ＭＯＳトランジスタＭｒｅｆ３は故障と判断され（１５０４）、ＣＰＵ１０２に対する割り込み要求が発行され、ＣＰＵ１０２においてリファレンス用ｐチャネル型ＭＯＳトランジスタＭｒｅｆ３の故障に関する割り込み処理が行われる（１５０５）。また、ベリファイセンスアンプ回路１２０６の出力が論理値“０”の場合、リファレンス用ｐチャネル型ＭＯＳトランジスタＭｒｅｆ３は正常と判断され、次式が成立するように、シーケンサ１０５によってレジスタ１４０１の設定が行われる（１５０４，１５０６）。
【０１０３】
【数１２】
0005489861.tif 000013
【０１０４】
この状態で、上記と同様にベリファイセンスアンプ回路１２０６の出力が故障検出回路１０３に伝達され、故障判別が行われる。Ｖ１＞Ｖ２の場合、ベリファイセンスアンプ回路１２０６の出力は論理値“０”とされ、Ｖ１＜Ｖ２の場合、ベリファイセンスアンプ回路１２０６の出力は論理値“１”とされる（１５０７）。ベリファイセンスアンプ回路１２０６の出力が論理値“０”の場合、リファレンス用ｐチャネル型ＭＯＳトランジスタＭｒｅｆ３は故障と判断される（１５０８）。この場合にも、ＣＰＵ１０２に対する割り込み要求が発行され、ＣＰＵ１０２においてリファレンス用ｐチャネル型ＭＯＳトランジスタＭｒｅｆ３の故障に関する割り込み処理が行われる（１５０９）。ベリファイセンスアンプ回路１２０６の出力が論理値“１”の場合、リファレンス用ｐチャネル型ＭＯＳトランジスタＭｒｅｆ３は正常と判断される。このように、リファレンス用ｐチャネル型ＭＯＳトランジスタＭｒｅｆ３に流れる電流Ｉｄｃを変化させ、そのときのベリファイセンスアンプ回路１２０６の出力に基づいて、リファレンス用ｐチャネル型ＭＯＳトランジスタＭｒｅｆ３の故障検出を行うことができる。
【０１０５】
《実施の形態６》
図１６には、電源回路４０４の構成例が示される。
【０１０６】
電源回路４０４は、降圧回路１６０１、レジスタ１６０６、及び故障検出回路１０３を含む。降圧回路１６０１は、アナログ回路１６０２とチューニング回路１６０５とを含む。アナログ回路１６０２は、演算増幅器ＯＰ１、ｐチャネル型ＭＯＳトランジスタＭ７４、ラダー抵抗１６０４を含む。ｐチャネル型ＭＯＳトランジスタＭ７４とラダー抵抗１６０４とは互いに直列接続される。ｐチャネル型ＭＯＳトランジスタＭ７４とラダー抵抗１６０４との直列接続ノードから高電位側電源電圧（Ｖｄｄ）が得られる。この高電位側電源電圧（Ｖｄｄ）は、マイクロコンピュータ１０における各部に供給される。ｐチャネル型ＭＯＳトランジスタＭ７４のソースは、マイクロコンピュータ１０の外部から供給される高電位側電源Ｖｃｃに結合される。抵抗ラダー１６０４の他端は低電位側電源Ｖｓｓに結合される。抵抗ラダー１６０４には、３個の分圧端子Ｔ１，Ｔ２，Ｔ３が設けられ、この分圧端子Ｔ１，Ｔ２，Ｔ３は、チューニング回路１６０５を介して演算増幅器ＯＰ１の非反転入力端子（＋）に結合される。チューニング回路１６０５は、ｎチャネル型ＭＯＳトランジスタＭ７１，Ｍ７２，Ｍ７３を含んで成る。演算増幅器ＯＰ１の反転入力端子（−）には、基準電圧Ｖａｎａｌｏｇが供給される。演算増幅器ＯＰ１の出力はｐチャネル型ＭＯＳトランジスタＭ７４のゲートに伝達される。ｎチャネル型ＭＯＳトランジスタＭ７１，Ｍ７２，Ｍ７３のゲートには、レジスタ１６０６の出力が伝達される。レジスタ１６０６の設定により、ｎチャネル型ＭＯＳトランジスタＭ７１，Ｍ７２，Ｍ７３を個別的に、オン・オフさせることができ、これにより、演算増幅器ＯＰ１の非反転入力端子（＋）へフィードバックされる電圧のレベル変更が可能になっている。
【０１０７】
故障検出回路１０３は、レジスタ１６１０、降圧回路１６１１、コンパレータＣＭＰ１、及びレジスタ１６０９を含む。降圧回路１６１１は、演算増幅器ＯＰ２、ｐチャネル型ＭＯＳトランジスタＭ８４、ラダー抵抗１６０８を含んで成るアナログ回路１６１２と、チューニング回路１６０７とを含み、上記降圧回路１６０１と同一の構成となっている。チューニング回路１６０７は、ｎチャネル型ＭＯＳトランジスタＭ８１，Ｍ８２，Ｍ８３を含んで成る。ｎチャネル型ＭＯＳトランジスタＭ８１，Ｍ８２，Ｍ８３のゲートには、レジスタ１６１０の出力が伝達される。レジスタ１６１０の設定により、ｎチャネル型ＭＯＳトランジスタＭ８１，Ｍ８２，Ｍ８３を個別的に、オン・オフさせることができ、これにより、演算増幅器ＯＰ２の非反転入力端子（＋）へフィードバックされる電圧のレベル変更が可能になっている。コンパレータＣＭＰ１は、降圧回路１６０１の出力電圧（これを「Ｖ１」で示す）と、降圧回路１６１１の出力電圧（これを「Ｖ２」で示す）とを比較する。このコンパレータＣＭＰ１での比較結果は後段のレジスタ１６０９に書き込まれるようになっている。
【０１０８】
図１７には、図１６に示される電源回路４０４における故障検出の手順が示される。
【０１０９】
シーケンサ１０５の制御によりレジスタ１６０６,１６１０の設定が行われる（１７０１,１７０２）。本例では、ｎチャネル型ＭＯＳトランジスタＭ７１,Ｍ７３がオフ状態、ｎチャネル型ＭＯＳトランジスタＭ７２がオン状態になるようにレジスタ１６０６の設定が行われ、ｎチャネル型ＭＯＳトランジスタＭ８１がオン状態、ｎチャネル型ＭＯＳトランジスタＭ８２,８３がオフ状態になるようにレジスタ１６１０の設定が行われる。
【０１１０】
そしてコンパレータＣＭＰ１では、降圧回路１６０１の出力電圧Ｖ１と、降圧回路１６１１の出力電圧Ｖ２との比較が行われ、その比較結果がレジスタ１６０９に書き込まれる（１７０３）。Ｖ２よりもＶ１のほうが高い場合（Ｖ１＞Ｖ２）、コンパレータＣＭＰ１の出力は論理値“１”となる。Ｖ１よりもＶ２のほうが高い場合（Ｖ１＜Ｖ２）、コンパレータＣＭＰ１の出力は論理値“０”となる。
【０１１１】
シーケンサ１０５の制御により、上記ステップ１７０３での比較結果がレジスタ１６０９から読み出され、その論理値の判定が行われる（１７０４,１７０５）。上記ステップ１７０３での比較結果が論理値“１”であれば、電源回路４０４が故障していると判断され、ＣＰＵ１０２により、電源回路４０４の故障に関する所定の割り込み処理が実行される（１７０６）。上記ステップ１７０３での比較結果が論理値“０”であれば、上記ステップ１７０１,１７０２での設定条件下において電源回路４０４は正常動作すると判断され、シーケンサ１０５の制御により、レジスタ１６１０の設定内容が変更される（１７０７）。本例では、ｎチャネル型ＭＯＳトランジスタＭ８１,Ｍ８２がオフ状態、ｎチャネル型ＭＯＳトランジスタＭ８３がオン状態となるようにレジスタ１６１０の設定内容が変更される。
【０１１２】
そしてコンパレータＣＭＰ１では、再び、降圧回路１６０１の出力電圧Ｖ１と、降圧回路１６１１の出力電圧Ｖ２との比較が行われ、その比較結果がレジスタ１６０９に書き込まれる（１７０８）。Ｖ２よりもＶ１のほうが高い場合（Ｖ１＞Ｖ２）、コンパレータＣＭＰ１の出力は論理値“１”となる。Ｖ１よりもＶ２のほうが高い場合（Ｖ１＜Ｖ２）、コンパレータＣＭＰ１の出力は論理値“０”となる。
【０１１３】
シーケンサ１０５の制御により、上記ステップ１７０８での比較結果がレジスタ１６０９から読み出され、その論理値の判定が行われる（１７０９,１７１０）。上記ステップ１７０９での比較結果が論理値“０”であれば、上記ステップ１７０５での判別にかかわらず、電源回路４０４が故障していると判断され、ＣＰＵ１０２により、電源回路４０４の故障に関する所定の割り込み処理が実行される（１７１１）。上記ステップ１７０３での比較結果が論理値“１”であれば、電源回路４０４は正常動作すると判断され、故障検出が終了される。
【０１１４】
上記の構成によれば、アナログ回路１６０２の出力電圧Ｖｄｄを直接モニタすることなく、電源回路４０４の故障を検出することができる。
【０１１５】
尚、上記ステップ１７０７において、レジスタ１６１０の設定を変更するようにしたが、レジスタ１６０６の設定を変更するようにしても良い。
【０１１６】
《実施の形態７》
図１８には、階層センスアンプ回路１４４とその周辺の構成例が示される。
【０１１７】
階層センスアンプ回路１４４は、ｐチャネル型ＭＯＳトランジスタＭ９０，Ｍ９１、及びｎチャネル型ＭＯＳトランジスタＭ９２，Ｍ９３，Ｍ９４が結合されて成る。ｐチャネル型ＭＯＳトランジスタＭ９０とｎチャネル型ＭＯＳトランジスタＭ９２とは互いに直列接続される。この直列接続ノードには副ビット線６０１ｊが結合される。ｐチャネル型ＭＯＳトランジスタＭ９１とｎチャネル型ＭＯＳトランジスタＭ９３とは互いに直列接続される。この直列接続ノードには副ビット線６０１ｋが結合される。ｐチャネル型ＭＯＳトランジスタＭ９０,Ｍ９１のソースは高電位側電源Ｖｄｄに結合される。ｎチャネル型ＭＯＳトランジスタＭ９２,Ｍ９３のソースは、ｎチャネル型ＭＯＳトランジスタＭ９４を介して低電位側電源Ｖｓｓに結合される。ｎチャネル型ＭＯＳトランジスタＭ９４のゲートには、ＨＳＡイネーブル信号ＨＳＡ＿Ｅが伝達される。ＨＳＡイネーブル信号ＨＳＡ＿Ｅがハイレベルにアサートされることでｎチャネル型ＭＯＳトランジスタＭ９４がオンされ、階層センスアンプ回路１４４はアクティブ状態になる。ＨＳＡイネーブル信号ＨＳＡ＿Ｅは、複数の遅延回路ＤＬＹ１，ＤＬＹ２と、この複数の遅延回路ＤＬＹ１，ＤＬＹ２の出力を選択的に上記ｎチャネル型ＭＯＳトランジスタＭ９４のゲートに伝達するためのセレクタ１８０１とを含んで成る。セレクタ１８０１は、セレクト信号ＳＥＬ０によって動作制御される。セレクト信号ＳＥＬ０が論理値“０”のとき、遅延回路ＤＬＹ１の出力信号が選択的に上記ｎチャネル型ＭＯＳトランジスタＭ９４のゲートに伝達される。セレクト信号ＳＥＬ０が論理値“１”のとき、遅延回路ＤＬＹ２の出力信号が選択的に上記ｎチャネル型ＭＯＳトランジスタＭ９４のゲートに伝達される。セレクタ１８０１の出力がＨＳＡイネーブル信号ＨＳＡ＿Ｅとなる。複数の遅延回路ＤＬＹ１，ＤＬＹ２は、入力された読み出しクロック信号を所定時間遅延する機能を有する。複数の遅延回路ＤＬＹ１，ＤＬＹ２での遅延時間は、それぞれ遅延時間チューニング回路１８０２,１８０３によって調整可能になっている。
【０１１８】
図１９には、上記遅延回路ＤＬＹ１の構成例が示される。
【０１１９】
遅延回路ＤＬＹ１は、インバータ１９０１〜１９０９と、トライステートバッファ１９１０〜１９１２とが結合されて成る。インバータ１９０１〜１９０６は互いに直列接続される。インバータ１９０２,１９０３の直列接続ノードは、インバータ１９０７を介してトライステートバッファ１９１０の入力端子に結合される。インバータ１９０４,１９０５の直列接続ノードは、インバータ１９０８を介してトライステートバッファ１９１１の入力端子に結合される。インバータ１９０６の出力端子は、インバータ１９０９を介してトライステートバッファ１９１２の入力端子に結合される。トライステートバッファ１９１０〜１９１２の出力は、セレクタ１８０１に伝達される。遅延時間チューニング回路１８０２は、セレクト信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３を出力する。このセレクト信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３によって、対応するトライステートバッファ１９１０〜１９１２の状態が制御される。セレクト信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３のいずれかが選択的にアサートされることによって、インバータ１９１０〜１９１２の出力が選択的にセレクタ１８０１に伝達される。これにより、遅延回路ＤＬＹ１での遅延時間の調整が可能になっている。
【０１２０】
遅延回路ＤＬＹ２は、遅延回路ＤＬＹ１と同一構成とされる。
【０１２１】
尚、階層センスアンプ回路１４４の出力は、図８に示される場合と同様に、故障検出回路１０３に伝達されるものとする。
【０１２２】
上記の構成において、上記複数の遅延回路ＤＬＹ１，ＤＬＹ２間の整合性は以下のようにチェックすることができる。
【０１２３】
シーケンサ１０５の制御により、セレクト信号ＳＥＬ０が論理値“０”に設定される。これにより、遅延回路ＤＬＹ１の出力がセレクタ１８０１によって選択される。そしてシーケンサ１０５の制御により、遅延時間チューニング信号回路１８０２の設定が行われる。例えば遅延時間チューニング信号回路１８０２において、セレクト信号ＳＥＬ１が論理値“１”に設定され、セレクト信号ＳＥＬ２が論理値“０”に設定され、セレクト信号ＳＥＬ３が論理値“０”に設定される。これにより、遅延回路ＤＬＹ１内のトライステートバッファ１９１０が導通され、インバータ１９０７の出力がトライステートバッファ１９１０を介して階層センスアンプ回路１４４に伝達される。そしてＨＳＡイネーブル信号ＨＳＡ＿Ｅのイネーブルタイミングで階層センスアンプ回路１４４が起動され、そのときのセンスアンプ１４４の出力（リード値）が故障検出回路１０３内のレジスタに書き込まれる。この値をリード値１＿１とする。
【０１２４】
次に、シーケンサ１０５の制御により、遅延時間チューニング回路１８０２の設定内容が変更される。例えば遅延時間チューニング回路１８０２において、セレクト信号ＳＥＬ１が論理値“０”に設定され、セレクト信号ＳＥＬ２が論理値“１”に設定され、セレクト信号ＳＥＬ３が論理値“０”に設定される。これにより、遅延回路ＤＬＹ１内のトライステートバッファ１９１１が導通され、インバータ１９０８の出力がトライステートバッファ１９１１を介して階層センスアンプ回路１４４に伝達される。そしてＨＳＡイネーブル信号ＨＳＡ＿Ｅのイネーブルタイミングで再び階層センスアンプ回路１４４が起動され、そのときのセンスアンプ１４４の出力（リード値）が故障検出回路１０３内のレジスタに書き込まれる。この値をリード値１＿２とする。
【０１２５】
次に、シーケンサ１０５の制御により、遅延時間チューニング回路１８０２の設定内容が変更される。例えば遅延時間チューニング回路１８０２において、セレクト信号ＳＥＬ１が論理値“０”に設定され、セレクト信号ＳＥＬ２が論理値“０”に設定され、セレクト信号ＳＥＬ３が論理値“１”に設定される。これにより、遅延回路ＤＬＹ１内のトライステートバッファ１９１２が導通され、インバータ１９０９の出力がトライステートバッファ１９１２を介して階層センスアンプ回路１４４に伝達される。そしてＨＳＡイネーブル信号ＨＳＡ＿Ｅのイネーブルタイミングで再び階層センスアンプ回路１４４が起動され、そのときのセンスアンプ１４４の出力（リード値）が故障検出回路１０３内のレジスタに書き込まれる。この値をリード値１＿３とする。
【０１２６】
次に、シーケンサ１０５の制御により、セレクト信号ＳＥＬ０が論理値“１”に変更される。これにより、遅延回路ＤＬＹ２の出力がセレクタ１８０１によって選択される。
【０１２７】
そしてシーケンサ１０５の制御により、遅延時間チューニング回路１８０３の設定が行われる。例えば遅延時間チューニング回路１８０３において、セレクト信号ＳＥＬ１が論理値“１”に設定され、セレクト信号ＳＥＬ２が論理値“０”に設定され、セレクト信号ＳＥＬ３が論理値“０”に設定される。これにより、遅延回路ＤＬＹ２内のトライステートバッファ１９１０が導通され、インバータ１９０７の出力がトライステートバッファ１９１０を介して階層センスアンプ回路１４４に伝達される。そしてＨＳＡイネーブル信号ＨＳＡ＿Ｅのイネーブルタイミングで階層センスアンプ回路１４４が起動され、そのときのセンスアンプ１４４の出力（リード値）が故障検出回路１０３内のレジスタに書き込まれる。この値をリード値２＿１とする。
【０１２８】
次に、シーケンサ１０５の制御により、遅延時間チューニング回路１８０３の設定内容が変更される。例えば遅延時間チューニング回路１８０３において、セレクト信号ＳＥＬ１が論理値“０”に設定され、セレクト信号ＳＥＬ２が論理値“１”に設定され、セレクト信号ＳＥＬ３が論理値“０”に設定される。これにより、遅延回路ＤＬＹ２内のトライステートバッファ１９１１が導通され、インバータ１９０８の出力がトライステートバッファ１９１１を介して階層センスアンプ回路１４４に伝達される。そしてＨＳＡイネーブル信号ＨＳＡ＿Ｅのイネーブルタイミングで再び階層センスアンプ回路１４４が起動され、そのときのセンスアンプ１４４の出力（リード値）が故障検出回路１０３内のレジスタに書き込まれる。この値をリード値２＿２とする。
【０１２９】
次に、シーケンサ１０５の制御により、遅延時間チューニング回路１８０３の設定内容が変更される。例えば遅延時間チューニング回路１８０３において、セレクト信号ＳＥＬ１が論理値“０”に設定され、セレクト信号ＳＥＬ２が論理値“０”に設定され、セレクト信号ＳＥＬ３が論理値“１”に設定される。これにより、遅延回路ＤＬＹ２内のトライステートバッファ１９１２が導通され、インバータ１９０９の出力がトライステートバッファ１９１２を介して階層センスアンプ回路１４４に伝達される。そしてＨＳＡイネーブル信号ＨＳＡ＿Ｅのイネーブルタイミングで再び階層センスアンプ回路１４４が起動され、そのときのセンスアンプ１４４の出力（リード値）が故障検出回路１０３内のレジスタに書き込まれる。この値をリード値２＿３とする。
【０１３０】
次に、シーケンサ１０５の制御により、故障検出回路１０３内のレジスタに書き込まれたリード値の比較が行われる。このリード値比較において、リード値１＿１とリード値２＿１とが互いに等しく、リード値１＿２とリード値２＿２とが互いに等しく、リード値１＿３とリード値２＿３とが互いに等しい場合、遅延回路ＤＬＹ１,ＤＬＹ２との整合性は正常と判断される。しかし、上記のリード値比較において、リード値が異なる場合、遅延回路ＤＬＹ１又はＤＬＹ２が故障と判断される。
【０１３１】
上記の構成によれば、アナログ回路とされる遅延回路ＤＬＹ１,ＤＬＹ２の出力を直接モニタすることなく、遅延回路ＤＬＹ１,ＤＬＹ２の故障を検出することができる。
【０１３２】
《実施の形態８》
図２０には、上記クロック生成部３０７の構成例が示される。
【０１３３】
クロック生成部３０７は、クロック信号を生成する発振器２００１,２００２と、生成されたクロック信号をカウントするためのカウンタ２００３,２００４とを含む。発振器２００１,２００２は互いに同一の構成とされる。カウンタ２００３,２００４は互いに同一の構成とされる。発振器２００１から出力されるクロック信号の周期は、周期チューニング回路２００５によって変更することができる。発振器２００２から出力されるクロック信号の周期は、周期チューニング回路２００６によって変更することができる。カウンタ２００３,２００４の出力は、周辺バス３０９を介して各部に供給可能とされる。また、カウンタ２００３,２００４の出力は、故障検出回路１０３に伝達される。
【０１３４】
次に、発振器２００１,２００２間の整合性チェックについて説明する。
【０１３５】
図２１には、発振器２００１,２００２間の整合性チェックの手順が示される。
【０１３６】
シーケンサ１０５によって、周期チューニング回路２００５,２００６の設定が行われる（２１０１,２１０２）。周期チューニング回路２００５,２００６での設定は、テストしたい周波数のクロック信号がそれぞれ発振器２００１,２００２から出力されるような周期設定とされる。
【０１３７】
次に、シーケンサ１０５によって、カウンタ・リセット信号ＣＲＳＴが論理値“１”にアサートされることでカウンタ２００３,２００４がリセットされる（２１０３）。
【０１３８】
そして、シーケンサ１０５によって、発振イネーブル信号ＯＳＣ＿Ｅが論理値“１”にアサートされることにより、発振器２００１,２００２での発振動作が同時に開始される（２２１０４）。その状態で、一定時間ウェイトされる（２１０５）。このウェイト期間中、発振器２００１,２００２の出力が、それぞれ対応するカウンタ２００３,２００４でカウントされる。その後、シーケンサ１０５によって発振イネーブル信号ＯＳＣ＿Ｅが論理値“０”にネゲートされることで、発振器２００１,２００２での発振動作が同時に停止される（２１０６）。そして、カウンタ２００３のカウント値、及びカウンタ２００４のカウント値が故障検出回路１０３に読み出され、そこでカウンタ値の比較が行われる（２１０７，２１０８，２１０９）。このカウンタ値の比較において、カウンタ２００３のカウント値と、カウンタ２００４のカウント値とが互いに等しい場合、発振器２００１,２００２間の整合性は正常と判断される。しかし、カウンタ２００３のカウント値と、カウンタ２００４のカウント値とが互いに異なる場合、発振器２００１又は２００２が故障していると判断される。
【０１３９】
上記の構成によれば、発振器２００１,２００２での発振周波数を直接モニタせずに発振器の故障を検出することができる。
【０１４０】
《実施の形態９》
実施の形態１〜８のマイクロコンピュータ１０は、種々のマイクロコンピュータ応用システムに適用することができる。例えば図２２に示されるように、自動車２２０１のエンジン制御用ボード２２０２に適用することができる。適用されたマイクロコンピュータ１０では、マイクロコンピュータ応用システム毎に作成された所定の制御用プログラムが実行される。
【０１４１】
エンジン制御用ボード２２０２は、エンジンコントロールユニット(Engine Control Unit,ECU)とも称され、主に自動車２２０１における点火系と燃料系の制御を行っている。オートマチック車ではトランスミッションを含むパワートレイン全体の制御も行う。さらに、エンジンに対するほぼ全ての制御を行う場合もある。このようなエンジン制御用ボード２２０２において、実施の形態１〜８のマイクロコンピュータ１０が搭載される。
【０１４２】
また、実施の形態１〜８のマイクロコンピュータ１０は、図２３に示されるように、家電製品の一例とされる洗濯機２３０１の制御用ボード２３０２に適用することができる。この制御用ボード２３０２では、洗濯機に搭載されたインバータモータの制御が行われる。
【０１４３】
図２２に示されるエンジン制御用ボード２２０２や、図２３に示される家電制御用ボード２３０２において、搭載されたマイクロコンピュータ１０におけるアナログ部の故障検出を、エンジン始動時又は電源投入時の初期設定の際に自動的に行うことができる。そして、故障判定結果をエラー表示してエンドユーザに知らせるようにユーザシステムを構成することができる。この場合、エンドユーザは、マイクロコンピュータ１０が搭載されたボードを修理又は交換する。バックアップシステムがある場合には、当該バックアップシステムに切り替えるようにしても良い。
【０１４４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【符号の説明】
【０１４５】
１０  マイクロコンピュータ
２０  外部ＲＯＭ
１０１  ＲＡＭ
１０２  ＣＰＵ
１０３  故障検出回路
１０３Ａ  チューニング設定レジスタ
１０３Ｂ  故障判定回路
１０３Ｃ  判定結果格納レジスタ
１０４Ａ  チューニング回路
１０４Ｂ  アナログ回路
１０５  シーケンサ
１４４  階層センスアンプ回路
１４３ｊ，１４３ｋ  読み出し列セレクタ
１４５ｊ，１４５ｋ  副ビット線セレクタ
１４６ｊ，１４６ｋ  ビット線
３０３  メモリモジュール
３０４  ポート
３０５  バスインタフェース
３０６  ＤＭＡＣ
３０７  クロック生成部
３０８  高速バス
３０９  周辺バス
４０１  読み出し系行セレクタ
４０２  アドレス比較器
４０３  入出力回路・制御回路・レジスタ
４０４  電源回路
４０５  ベリファイセンスアンプ
４０６  書き換え列セレクタ
４０７  書き込みラッチ
４０８  メモリマット部
４０９  出力バッファ
４１０  書き換え系行セレクタ
４１１  メモリアレイ
４１２  読み出し系回路
６０２，６０３  リファレンス電圧発生回路
１６０１，１６１１  降圧回路
１６０２，１６１２  アナログ回路
１６０４，１６０８  ラダー抵抗
１６０５，１６０７  チューニング回路
１６０６，１６０９，１６１０  レジスタ
１８０１  セレクタ
１８０２，１８０３  遅延チューニング回路
２００１，２００２  発振器
２００３，２００４  カウンタ
２００５，２００６  同期チューニング回路
２２０１  自動車
２２０２  エンジン制御用ボード
２３０１  洗濯機
２３０２  制御用ボード
ＤＬＹ１，ＤＬＹ２  遅延回路
Ｍｒｅｆ１，Ｍｒｅｆ２  リファレンス用ｎチャネル型ＭＯＳトランジスタ
Ｍｒｅｆ３  リファレンス用ｐチャネル型ＭＯＳトランジスタ
ＯＰ１，ＯＰ２  演算増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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