(57)【特許請求の範囲】
【請求項１】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域とを相互接続する少なくとも１つのチャネルと、
前記チャネルの少なくとも一部を囲むゲートであって、前記ゲート全体に対し選択的に配置された少なくとも１つのバンド・エッジ金属により多重閾値電圧を有するように構成されたゲートと、
前記ソース領域と前記ドレイン領域とを相互接続し、前記素子の前記チャネルとして働く複数のフィンであって、各フィンが、第１の側部と、前記第１の側部と対向する第２の側部とを有する、複数のフィンと、
前記フィンを前記ゲートから分離する誘電体層と
を含む電界効果トランジスタ（ＦＥＴ）素子であって、
前記ゲートが、
前記誘電体層の上の第１の金属層と、
前記各フィンの前記第２の側部において前記第１の金属層の上に、前記少なくとも１つのバンド・エッジ金属を含む一連の第２の金属層と
をさらに含むＦＥＴ素子。
【請求項２】
前記ゲートが前記各フィンの少なくとも一部を囲み、前記各フィンの前記第１の側部に隣接する前記ゲートの部分が閾値電圧Ｖｔ１を有するように構成され、前記各フィンの前記第２の側部に隣接する前記ゲートの部分が閾値電圧Ｖｔ２を有するように構成され、前記Ｖｔ２は、前記少なくとも１つのバンド・エッジ金属が前記各フィンの前記第２の側部に隣接する前記ゲートの部分内に存在することにより、前記Ｖｔ１とは異なる、請求項１に記載のＦＥＴ素子。
【請求項３】
前記第１の金属層は、前記第２の金属層より低い濃度で前記少なくとも１つのバンド・エッジ金属を含む、請求項１に記載のＦＥＴ素子。
【請求項４】
前記ゲートが前記各フィンの少なくとも一部を囲み、前記各フィンの前記第１の側部に隣接する前記ゲートの部分が閾値電圧Ｖｔ１を有するように構成され、前記各フィンの前記第２の側部に隣接する前記ゲートの部分が閾値電圧Ｖｔ２を有するように構成され、前記Ｖｔ２は、前記各フィンの前記第２の側部に隣接する前記ゲートの部分内にて、前記少なくとも１つのバンド・エッジ金属がより高い濃度で存在することにより、前記Ｖｔ１とは異なる、請求項３に記載のＦＥＴ素子。
【請求項５】
前記素子がｎ型チャネルＦＥＴ（ＮＦＥＴ）を含み、前記少なくとも１つのバンド・エッジ金属が、ＩＩＡ族元素、ＩＩＩＢ族元素、マグネシウム、バリウム、ストロンチウム、ランタン、イットリウム、ジスプロシウム、セリウム、プラセオジム、イッテルビウム及びルテチウムのうちの１つ又は複数を含む、請求項１に記載のＦＥＴ素子。
【請求項６】
前記素子がｐ型チャネルＦＥＴ（ＰＦＥＴ）を含み、前記少なくとも１つのバンド・エッジ金属が、アルミニウム、ロジウム、レニウム、白金、タングステン、ニッケル、コバルト、二酸化アルミニウム、二酸化チタン、酸化タンタル、酸化ニッケル及び酸化コバルトのうちの１つ又は複数を含む、請求項１に記載のＦＥＴ素子。
【請求項７】
前記第１及び前記第２の金属層の上の第３の金属層と、
前記第３の金属層の上のポリシリコン層と
をさらに含む、請求項１に記載のＦＥＴ素子。
【請求項８】
その一部が前記素子の前記チャネルとして働き、第１の側部と、前記第１の側部と対向する第２の側部と、上部とを有するベースと、
前記ベースの前記チャネルとして働く部分を前記ゲートから分離する誘電体層とをさらに含む、請求項１に記載のＦＥＴ素子。
【請求項９】
前記ゲートが、
前記ベースの前記第１の側部において前記誘電体層に隣接する第１の金属層と、
前記ベースの前記第２の側部において前記誘電体層に隣接する第２の金属層と
をさらに含み、前記第１の金属層及び前記第２の金属層の両方が前記少なくとも１つのバンド・エッジ金属を含む、
請求項８に記載のＦＥＴ素子。
【請求項１０】
前記ゲートが前記ベースの少なくとも一部を囲み、前記ベースの前記第１及び前記第２の側部に隣接する前記ゲートの部分が各々、閾値電圧Ｖｔ１を有するように構成され、前記ベースの前記上部に隣接する前記ゲートの部分が閾値電圧Ｖｔ２を有するように構成され、前記Ｖｔ２は、前記少なくとも１つのバンド・エッジ金属が前記ゲートの前記側部に存在し、前記ゲートの前記上部には存在しないことにより、前記Ｖｔ１と異なる、請求項９に記載のＦＥＴ素子。
【請求項１１】
前記ゲートが、
前記ベースの前記上部において前記誘電体層に隣接する第３の金属層であって、前記第１及び前記第２の金属層内の前記バンド・エッジ金属とは異なる少なくとも１つのバンド・エッジ金属を含む、第３の金属層と、
前記第３の金属層の上の上部電極層と、
前記上部電極層の上のポリシリコン層と
をさらに含む、請求項９に記載のＦＥＴ素子。
【請求項１２】
前記ゲートが、
前記第１及び前記第２の金属層と、前記ベースの前記上部における前記誘電体層とに隣接する上部電極層と、
前記上部電極層の上のポリシリコン層と
をさらに含む、請求項９に記載のＦＥＴ素子。
【請求項１３】
ＦＥＴ素子を製造するための方法であって、
シリコン・オン・インシュレータ（ＳＯＩ）層内に、各フィンが第１の側部と前記第１の側部と対向する第２の側部とを有する、複数のフィンをパターン形成するステップと、
前記フィンの各々の上に誘電体層を形成するステップと、
前記フィンの各々の少なくとも一部を囲み、前記誘電体層によって前記フィンから分離されるゲートを形成するステップであって、前記ゲートは、少なくとも１つのバンド・エッジ金属が該ゲート全体に対し選択的に配置されて多重閾値電圧を有するように構成される、ゲートを形成するステップと、
前記フィンにより相互接続されたソース領域及びドレイン領域を形成するステップとを含み、
前記ゲートを形成する前記ステップが、
前記誘電体層の上に第１の金属層を付着するステップと、
前記各フィンの前記第２の側部において前記第１の金属層の部分の上に一連の第２の金属層を選択的に付着するステップと
をさらに含む方法。
【請求項１４】
前記一連の第２の金属層を選択的に付着する前記ステップが、
前記各フィンの前記第２の側部において前記第１の金属層の前記部分の上にゲート金属を付着するステップと、
前記ゲート金属の上に前記少なくとも１つのバンド・エッジ金属を付着するステップと、
前記ゲート金属と前記バンド・エッジ金属とを前記第２の金属層の全体にわたって相互拡散させるステップと
をさらに含む、請求項１３に記載の方法。
【請求項１５】
前記第１及び前記第２の金属層の上に第３の金属層を付着するステップと、
前記第３の金属層の上にポリシリコン層を付着するステップと
をさらに含む、請求項１３に記載の方法。
【請求項１６】
ＦＥＴ素子を製造するための方法であって、
第１の側部と、前記第１の側部と対向する第２の側部と、上部とを有するベースをＳＯＩ層内にパターン形成するステップと、
前記ベースの上に誘電体層を形成するステップと、
前記ベースの少なくとも一部を囲み、前記誘電体層によって前記ベースから分離されるゲートを形成するステップであって、前記ゲートは、少なくとも１つのバンド・エッジ金属が該ゲート全体に対し選択的に配置されて多重閾値電圧を有するように構成される、ゲートを形成するステップと、
前記ゲートの対向する側にソース領域及びドレイン領域を形成するステップと
を含み、
前記ゲートを形成する前記ステップが、
前記ベースの対向する側部上に第１の金属層及び第２の金属層を形成するステップであって、前記第１及び前記第２の金属層の両方が前記少なくとも１つのバンド・エッジ金属を含む、ステップと、
前記ベースの各々の側部上に、前記第１及び前記第２の金属層に隣接してオフセット・スペーサを形成するステップと
をさらに含む方法。
【請求項１７】
前記第１及び前記第２の金属層を形成する前記ステップが、
前記誘電体層の上に前記バンド・エッジ金属を含む金属層を付着するステップと、
前記ベースの上部の上の前記誘電体層の部分の上から前記金属層を選択的に除去するステップと
をさらに含む、請求項１６に記載の方法。
【請求項１８】
前記オフセット・スペーサを除去するステップと、
前記第１及び前記第２の金属層の上と、前記ベースの上部の上の前記誘電体層の部分の上とに上部電極層を付着するステップと
をさらに含む、請求項１６に記載の方法。
【請求項１９】
前記上部電極層の上にポリシリコン層を付着するステップ
をさらに含む、請求項１８に記載の方法。
【請求項２０】
前記オフセット・スペーサの上と、前記ベースの上部の上の前記誘電体層の部分の上とに第３の金属層を付着するステップであって、前記第３の金属層が、前記第１及び前記第２の金属層内の前記バンド・エッジ金属とは異なるバンド・エッジ金属を含む、ステップと、
前記第３の金属層の上に上部電極層を付着するステップと
をさらに含む、請求項１６に記載の方法。
【請求項２１】
前記上部電極層の上にポリシリコン層を付着するステップ
をさらに含む、請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（ＦＥＴ）素子に関し、より具体的には、多重閾値電圧（Ｖｔ）ＦＥＴ素子、及びその製造のための技術に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）は、多くの集積回路設計において回路を開閉するためのスイッチとして使用されている。一般に、ＦＥＴは、チャネルで接続されたソース領域及びドレイン領域と、チャネルを通ってソース領域とドレイン領域との間を流れる電子の流れを調節するゲートとを含む。チャネルは、ｎ型又はｐ型の半導体材料を含むことができ、それぞれｎ型チャネルＦＥＴ（ＮＦＥＴ）又はｐ型チャネルＦＥＴ（ＰＦＥＴ）を形成する。
【０００３】
ＦＥＴの１つの特定の型式であるフィン型ＦＥＴは、その高速スイッチング時間及び高い電流密度のため、ある種の用途に好適である。基本的な形態において、フィン型ＦＥＴは、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間の１つ又は複数のフィン（ひれ）型のチャネルとを含む。フィンの上のゲート電極が、ソースとドレインとの間の電子の流れを調節する。
【０００４】
エレクトロニクス技術のスケーリングが進むにつれて、電力と性能と密度とのトレード・オフを管理することはますます困難になってきた。電力をチップ・レベルで管理するために、例えば非アクティブ・ブロックの電源を切断する、又はスリープ・モード中は供給電圧（Ｖｄｄ）を低下させるといった、多くの戦略がある。しかしながら、こうした手法のほとんどは、電源切断の管理、及び／又は低いＶｄｄ（コンパクト・モデルでは通常、精度が低くなる）でも状態を維持するようなロバストな回路の設計の点で、設計のオーバーヘッドを伴う。
【０００５】
この低Ｖｄｄは、最終設計が成されてから経験的に決定される場合が多い。その結果、従来のデバイスでは、その回路設計が低Ｖｄｄで機能することを保証するためには、ほぼ常により高い設計コストがかかることになる。このコストは、より広い電圧範囲にわたって設計自体をチェックすること、並びに、このＶｄｄ範囲全体にわたってモデル自体が正しく較正されることを保証することの両方から生じ、これは、些細なものとは言い難いことが多い。その上、これらの作業が正しく行われない場合には、再設計サイクルに伴うコストがかかるというリスクもある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、利用可能なプロセシング技術を用いて、容易に、且つ経済的に実装することができる、低い有効電力での動作を通じて電力を節約するＦＥＴ素子が望ましい。
【課題を解決するための手段】
【０００７】
本発明は、多重閾値電圧（Ｖｔ）電界効果トランジスタ（ＦＥＴ）素子、及びその製造のための技術を提供する。本発明の１つの態様において、ソース領域と、ドレイン領域と、ソース領域とドレイン領域とを相互接続する少なくとも１つのチャネルと、チャネルの少なくとも一部を囲み、ゲート全体に対し選択的に配置された少なくとも１つのバンド・エッジ金属により多重閾値電圧を有するように構成されたゲートとを含むＦＥＴ素子が提供される。
【０００８】
本発明の別の態様において、ＦＥＴ素子を製造するための方法が提供される。本方法は、以下のステップを含む。シリコン・オン・インシュレータ（ＳＯＩ）層内に、各フィンが、第１の側部と、第１の側部と対向する第２の側部とを有する複数のフィンをパターン形成する。フィンの各々の上に誘電体層を形成する。フィンの各々の少なくとも一部を囲み、誘電体層によってフィンから分離されるゲートを形成し、ゲートは、少なくとも１つのバンド・エッジ金属が該ゲート全体に対し選択的に配置されて多重閾値電圧を有するように構成される。フィンにより相互接続されたソース領域及びドレイン領域を形成する。
【０００９】
本発明のさらに別の態様において、ＦＥＴ素子を製造するための別の方法が提供される。本方法は、以下のステップを含む。第１の側部と、第１の側部と対向する第２の側部と、上部とを有するベースをＳＯＩ層内にパターン形成する。ベースの上に誘電体層を形成する。ベースの少なくとも一部を囲み、誘電体層によってベースから分離されるゲートを形成し、ゲートは、少なくとも１つのバンド・エッジ金属が該ゲート全体に対し選択的に配置されて多重閾値電圧を有するように構成される。ゲートの対向する側にソース領域及びドレイン領域を形成する。
【００１０】
本発明のより完全な理解、並びに、本発明の更なる特徴及び利点は、以下の詳細な説明及び図面を参照することで得られる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態による例示的なフィン型電界効果トランジスタ（フィン型ＦＥＴ）素子を示す概略図である。
【図２】本発明の実施形態による図１のフィン型ＦＥＴ素子のフィン（チャネル）及びゲート誘電体の形成を示す断面図である。
【図３】本発明の実施形態による図１のフィン型ＦＥＴ素子のフィン（チャネル）及びゲート誘電体の形成を示す断面図である。
【図４】本発明の実施形態による図１のフィン型ＦＥＴ素子のデュアルＶｔゲートの生成を示す断面図である。
【図５】本発明の実施形態による図１のフィン型ＦＥＴ素子のデュアルＶｔゲートの生成を示す断面図である。
【図６】本発明の実施形態による図１のフィン型ＦＥＴ素子のデュアルＶｔゲートの生成を示す断面図である。
【図７】本発明の実施形態による図１のフィン型ＦＥＴ素子のデュアルＶｔゲートの生成を示す断面図である。
【図８】本発明の実施形態による図１のフィン型ＦＥＴ素子のソース／ドレイン領域の形成を示す断面図である。
【図９】本発明の実施形態による図１のフィン型ＦＥＴ素子のソース／ドレイン領域の形成を示す断面図である。
【図１０】本発明の実施形態による図１のフィン型ＦＥＴ素子のソース／ドレイン領域の形成を示す断面図である。
【図１１】本発明の実施形態による例示的な金属酸化膜半導体電解効果トランジスタ（ＭＯＳＦＥＴ）素子を示す概略図である。
【図１２】本発明の実施形態による図１１のＭＯＳＦＥＴ素子のためのベース及びゲート誘電体の生成を示す断面図である。
【図１３】本発明の実施形態による図１１のＭＯＳＦＥＴ素子のためのベース及びゲート誘電体の生成を示す断面図である。
【図１４】本発明の実施形態による図１１のＭＯＳＦＥＴ素子のデュアルＶｔゲートの生成を示す断面図である。
【図１５】本発明の実施形態による図１１のＭＯＳＦＥＴ素子のデュアルＶｔゲートの生成を示す断面図である。
【図１６】本発明の実施形態による図１１のＭＯＳＦＥＴ素子のデュアルＶｔゲートの生成を示す断面図である。
【図１７】本発明の実施形態による図１１のＭＯＳＦＥＴ素子のデュアルＶｔゲートの生成を示す断面図である。
【図１８】本発明の実施形態による図１１のＭＯＳＦＥＴ素子のデュアルＶｔゲートの生成を示す断面図である。
【図１９】本発明の実施形態による図１１のＭＯＳＦＥＴ素子のデュアルＶｔゲートの生成を示す断面図である。
【図２０】本発明の実施形態による図１１のＭＯＳＦＥＴ素子のデュアルＶｔゲートの生成を示す断面図である。
【図２１】本発明の実施形態による図１１のＭＯＳＦＥＴ素子のデュアルＶｔゲートの生成を示す断面図である。
【図２２】本発明の実施形態による図１１のＭＯＳＦＥＴ素子のデュアルＶｔゲートの生成を示す断面図である。
【図２３】本発明の実施形態による図１１のＭＯＳＦＥＴ素子のデュアルＶｔゲートの生成を示す断面図である。
【図２４】本発明の実施形態による図１１のＭＯＳＦＥＴ素子のソース／ドレイン領域の形成を示す断面図である。
【図２５】本発明の実施形態による図１１のＭＯＳＦＥＴ素子のソース／ドレイン領域の形成を示す断面図である。
【図２６】本発明の実施形態による図１１のＭＯＳＦＥＴ素子のソース／ドレイン領域の形成を示す断面図である。
【図２７】本発明の実施形態による、２つの単一Ｖｔ型ＦＥＴ素子及び１つのデュアルＶｔ型ＦＥＴ素子の性能を示す表である。
【発明を実施するための形態】
【００１２】
本明細書において、多重閾値電圧（Ｖｔ）を有する電界効果トランジスタ（ＦＥＴ）素子、及びその製造のための技術が提供される。多数の異なるＦＥＴ素子設計が提示され、その各々はゲート全体に対し選択的に配置された１つ又は複数のバンド・エッジ金属による多重Ｖｔゲートを有するように構成される（以下を参照）。提示される第１の素子は、デュアルＶｔフィン型ＦＥＴ素子である。
【００１３】
図１は、例示的なフィン型ＦＥＴ素子１００を示す概略図である。フィン型ＦＥＴ素子１００は、ソース領域１０６と、ドレイン領域１０８と、ソース領域とドレイン領域とを相互接続する複数のフィン１１０とを含む。フィン１１０は、シリコン・オン・インシュレータ（ＳＯＩ）層内にパターン形成され、絶縁体（インシュレータ）は埋め込み酸化物（ＢＯＸ）１０４である。ゲート１１２は、フィン１１０の各々の少なくとも一部を囲む。
【００１４】
フィン１１０は、素子のチャネルとして働く。各フィンは２つの側部（第１の側部、及び第１の側部と対向する第２の側部）を有する。以下詳述するように、本教示によれば、各フィンの第１の側部に隣接するゲートの部分は閾値電圧Ｖｔ１を有するように構成され、各フィンの第２の側部に隣接するゲートの部分は閾値電圧Ｖｔ２を有するように構成され、各フィンの第２の側部に隣接するゲートの部分に少なくとも１つのバンド・エッジ金属が存在することにより、Ｖｔ２はＶｔ１とは異なる（即ち、差動閾値電圧）。
【００１５】
図２−図１０は、上記の図１の説明と併せて記載されたフィン型ＦＥＴ素子１００のようなフィン型ＦＥＴ素子を製造するための例示的な方法を示す図である。即ち、図２及び図３は、面Ａ（図１参照）を通る断面図を参照して、フィン（チャネル）及びゲート誘電体の形成を特に示す。図４から図７は、面Ａ（図１を参照）を通る断面図を参照して、フィンの上のデュアルＶｔゲートの作成を特に示す。図８から図１０は、視点Ｂ（図１参照）から見た図を参照して、素子のソース／ドレイン領域の形成を特に示す。
【００１６】
例示的な実施形態によれば、素子の開始プラットフォームは、ＢＯＸの上にＳＯＩ層を有する従来のＳＯＩウェハである。基板は、典型的にはＢＯＸのＳＯＩ層とは反対の側に隣接して存在する（これらの図では図示せず）。図２に示されるように、複数のフィン２０２が、ＢＯＸ、即ちＢＯＸ２０４、の上のＳＯＩ層内にパターン形成、即ち標準的なパターン形成技術を用いてパターン形成される。このようにしてパターン形成された各フィン２０２は、２つの側部（互いに対向する）と上部とを有する。説明を簡単且つ一貫したものにするために、以降、これらの側部を第１の側部及び第２の側部と呼び、第１の側部は任意に各フィンの左側を指し、第２の側部は任意に各フィンの右側を指す（図２に示された表示に基づく）。さらに、図２に示されるように、全てのフィンは共通の配向を有し、各フィンの第１の側部は一方向（例えば、左方向）に面し、各フィンの第２の側部は反対方向（例えば、右方向）に面する。
【００１７】
図３に示されるように、誘電体層２０６が、ＢＯＸ２０４の露出部分の上、及びＳＯＩ層内にパターン形成された各フィン２０２の上に形成される。誘電体層２０６は、二酸化シリコン（ＳｉＯ２）及び酸窒化シリコン（ＳｉＯＮ）のうちの１つ又は複数を含むことができ、標準的な熱酸化又は急速熱処理（ＲＴＰ）酸化を用いて、約０．７ナノメートル（ｎｍ）から約３ｎｍまでの厚さに付着することができる。あるいは、誘電体層２０６は、ハフニウム・ベースの高ｋ材料、例えば酸化ハフニウム（ＨｆＯ２）、ジルコン酸ハフニウム（ＨｆＺｒＯ４）、ケイ酸ハフニウム（ＨｆＳｉＯ）及び／又は窒化ケイ酸ハフニウム（ＨｆＳｉＯＮ）を含むことができ、化学気相付着法（ＣＶＤ）又は原子層付着法（ＡＬＤ）のような適切な高ｋ材料付着プロセスを用いて、約１ｎｍから約５ｎｍまでの厚さに付着することができる。高ｋ誘電体の使用は、金属ゲートが用いられる場合、及び／又はＳｉＯ２よりも有利なスケーリング特性を有する誘電体が必要とされる状況において好ましい。誘電体層２０６は、各フィン２０２を素子のゲートから分離するので、従って誘電体層２０６はゲート誘電体として働く。
【００１８】
ゲートの形成は、図４に示されるように、誘電体層の上に第１の金属層２０８を付着することにより開始する。第１の金属層は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）及び／又は炭化タンタル（ＴａＣ）を含むことができ、ＡＬＤを用いて約５ｎｍから約５０ｎｍまでの厚さに付着することができる。例示的な実施形態によれば、第１の金属層は、いかなるバンド・エッジ金属も含まない。一方、第１の金属層内にバンド・エッジ金属が存在する場合には、本教示によれば、第１の金属層内のバンド・エッジ金属の濃度は第２の金属層（下記の図５参照）内のバンド・エッジ金属の濃度より低い。
【００１９】
図５に示されるように、一連の第２の金属層２１０が、各フィンの上部及び一方の側部において第１の金属層２０８の一部の上に選択的に付着される。図５は各フィンの第２の側部での選択的付着を示すが、これは単なる例示であり、一連の第２の金属層２１０は、代替的に各フィンの第１の側部に選択的に付着することができる。この選択的付着は、指向性付着技術及び／又は差異的な付着技術（例えば矢印２１１によって示される）を用いて達成することができる。例えば、第２の金属層２１０は、熱蒸着又は電子ビーム（ｅビーム）蒸着を用いて付着することができる。本教示によれば、第２の金属層２１０は、少なくとも１つのバンド・エッジ金属でドープされた、ＴｉＮ、ＴａＮ及び／又はＴａＣのような従来のゲート金属を含む。第２の金属層２１０において使用される特定のバンド・エッジ金属は、製造されるフィン型ＦＥＴ素子がｎ型チャネルフィン型ＦＥＴ（本明細書では「ＮＦＥＴ」に略す）又はｐ型チャネルフィン型ＦＥＴ（本明細書では「ＰＦＥＴ」に略す）のどちらであるかに応じて様々なものとすることができる。ＮＦＥＴ素子を製造する場合には、バンド・エッジ金属は、ＩＩＡ族（アルカリ土類金属）／ＩＩＩＢ族（ランタノイド）系列のいずれかの元素、例えばマグネシウム（Ｍｇ）、バリウム（Ｂａ）、ストロンチウム（Ｓｒ）（ＩＩＡ族）、ランタン（Ｌａ）、イットリウム（Ｙ）、ジスプロシウム（Ｄｙ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、イッテルビウム（Ｙｂ）及びルテチウム（Ｌｕ）（ＩＩＩＢ族）のうちの１つ又は複数を含むことができる。一方、ＰＦＥＴ素子を製造する場合には、バンド・エッジ金属は、アルミニウム（Ａｌ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、白金（Ｐｔ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、二酸化アルミニウム（ＡｌＯ２）、二酸化チタン（ＴｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化ニッケル（ＮｉＯ）及び酸化コバルト（Ｃｏ２Ｏ３）のうちの１つ又は複数を含むことができる。例示的な実施形態によれば、第２の金属層２１０は、最初に従来のゲート金属を各フィンの所望の側部（即ち、第１の側部又は第２の側部のうちのいずれか）の上で第１の金属層２０８上に例えば熱蒸着又はｅビーム蒸着を用いて約５ｎｍから約５０ｎｍまでの厚さに付着することにより形成される。次いで、適切なバンド・エッジ金属を従来のゲート金属の上に、同じく例えば熱蒸着又はｅビーム蒸着を用いて約１オングストローム（Å）から約２０Åまでの厚さに付着する（厚さは、第２の金属層内のバンド・エッジ金属の所望の濃度に依存する）。次いで、アニール処理を用いて、従来の金属とバンド・エッジ金属とを第２の金属層２１０の全体にわたって相互拡散させ、このアニール処理は、金属の付着の直後に行うこともでき、あるいはゲートの完成後に最終的なソース／ドレイン活性化アニールとして実施することもできる（下記参照）。このようなアニール処理に用いられるパラメータは当業者には周知であり、従って本明細書においてこれ以上説明しない。
【００２０】
図５において示される構成によれば、各フィンの第１の側部に隣接するゲートの部分は、各フィンの第１の側部に隣接するゲートの部分に第１の金属層２０８（例えば非バンド・エッジ金属）が存在することによる閾値電圧Ｖｔ１を有し、各フィンの第２の側部は、各フィンの第２の側部に隣接するゲートの部分に第２の金属層２１０（例えばバンド・エッジ金属を有する）が存在することにより、Ｖｔ１とは異なる閾値電圧Ｖｔ２を有する。各フィンの幅（図５中、ｗと表記）は一般に十分に小さいので、各フィンの上部に隣接するゲートの部分に由来するいかなるＶｔの寄与も無視することができる。バンド・エッジ金属は典型的にはＶｔを低下させるので、例示的な一実施形態によればＶｔ２＜Ｖｔ１である。従って、上で特記したように、第１及び第２の金属層の両方にバンド・エッジ金属が存在し、且つ第２の金属層内により多くのバンド・エッジ金属が存在するならば、各フィンの第２の側部に隣接するゲートの部分は、各フィンの第１の側部に隣接するゲートの部分よりも低いＶｔを有することになる。これらの特性を有するフィン型ＦＥＴ素子は、低い供給電圧（Ｖｄｄ）（Ｖｔ２＜Ｖｄｄ＜Ｖｔ１）にて、低電力モードで極めて良好に動作する。Ｖｄｄが高くなってＶｔ２を超えると、素子は高性能モードで動作する。
【００２１】
図６に示されるように、第３の金属層２１２が、第１の金属層２０８及び第２の金属層２１０の上に付着される。第３の金属層２１２は、ＴｉＮ、ＴａＮ、及び／又はＴａＣを含むことができ、ＣＶＤ又はＡＬＤを用いて約５ｎｍから約５０ｎｍまでの厚さに付着することができる。
【００２２】
図７に示されるように、ポリシリコン層、即ちポリシリコン層２１４を随意に第３の金属層２１２の上に付着することができる。ポリシリコンは、ゲートをその後の自己整合性シリサイド化（ソース／ドレイン領域がシリサイド化されるとき）に適合させる。あるいは、金属ゲートに適合したコンタクト構成であれば、ポリシリコン層は必要ない。さらに、ある種の金属ゲート（ＴｉＮ／ＴａＮなど）はシリサイド化されたポリシリコンより低いコンダクタンスを有するので、その後のシリサイド化を受けたポリシリコン・ゲートは、ゲートに沿ってより低い抵抗を有することがある。ポリシリコン層２１４は、ＣＶＤ、プラズマ強化化学気相付着法（ＰＥＣＶＤ）又は急速熱化学気相付着法（ＲＴＣＶＤ）を用いて約３０ｎｍから約１５０ｎｍまでの厚さに付着することができる。
【００２３】
次いで、必要であれば、更になんらかの標準的なゲートの処理を行うことができる。単なる例として、例えば上述のように金属層内の金属を相互拡散させるために、フィンをアニールすることができる。これでゲートが完成する。
【００２４】
次にこれもまた標準的な処理を用いて、ゲートの対向する端部に、フィンにより相互接続されるソース及びドレイン領域を形成することができる。例えば、ここで視点Ｂ（例えば図１参照）から見た図に切り替えると、図８は、上記のようにしてフィン２０２の上に形成された、完成したゲート２１６を示す。図８−図１０は、ゲートの一方の側におけるソース領域又はドレイン領域のうちのいずれかの形成を示すが、同じプロセスがゲートの反対側でもう一方の対応するソース領域又はドレイン領域の形成に適用されることを理解されたい。図９に示されるように、オフセット・スペーサ２１８が、ゲート２１６のいずれかの側に形成される。例示的な実施形態によれば、オフセット・スペーサは、窒化シリコン（ＳｉＮ）を含む。ソース／ドレイン領域内のフィン２０２への拡張注入も行われる。図１０に示されるように、エピタキシャルＳｉ２２０をフィン２０２の上に成長させる。オフセット・スペーサ２１８（図９参照）を除去し、最終スペーサ２２２で置き換える。次いで、ソース／ドレイン注入がこの領域に導入され、その後、急速アニールが行われる。その結果として、ソース／ドレイン領域２２４が形成される。ソース／ドレイン領域に対するシリサイド・コンタクト（図示せず）を形成することもできる。ソース領域／ドレイン領域のための具体的なパラメータ及びシリサイド形成技術は当業者には周知であり、従って、本明細書においてはこれ以上説明しない。
【００２５】
次に提示される素子は、デュアルＶｔ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）素子である。上記提示のフィン型ＦＥＴと比べると、これらのＭＯＳＦＥＴ素子は、ゲートの上部及び２つの側部が素子のＶｔに寄与するトリゲート（ｔｒｉｇａｔｅ）素子である。
【００２６】
図１１は、例示的なＭＯＳＦＥＴ素子３００を示す概略図である。ＭＯＳＦＥＴ素子３００は、ソース領域３０２と、ドレイン領域３０４と、ソース領域３０２とドレイン領域３０４とを相互接続するチャネル３０６と、チャネル３０６の少なくとも一部を囲むゲート３０８とを含む。以下で詳細に説明されるように、ゲート３０８は、ゲート全体に対し選択的に配置された１つ又は複数のバンド・エッジ金属により、ゲート３０８の２つの側部が第１の閾値電圧Ｖｔ１を有し、ゲート３０８の上部が第２の閾値電圧Ｖｔ２を有する、デュアルＶｔ設計を有する。デュアルＶｔゲート設計の使用により、ＭＯＳＦＥＴ素子３００は低有効電力モード又は高性能モードのいずれでも動作することが可能になり、従って、望ましくない性能劣化なしに、全体として削減される電力消費を通じて省力化を提供する。
【００２７】
図１２−図２６は、上記の図１１の説明と併せて記載されたＭＯＳＦＥＴ素子３００のようなＭＯＳＦＥＴ素子を形成するための例示的な方法を示す断面図である。即ち、図１２及び図１３は、面ａ（図１１を参照）を通る断面図を参照して、素子のベース、及び、ベースの上にあって、素子のチャネルとして働くベースの部分を素子のゲートから分離するゲート誘電体層の作成を特に示す。以下を参照のこと。図１４から図２３は、面ａ（図１１を参照）を通る断面図を参照して、デュアルＶｔゲートの作成を特に示す。図２４から図２６は、視点ｂ（図１１を参照）から見た図を参照して、素子のソース／ドレイン領域の形成を特に示す。上で特記したように、本明細書において説明されるＭＯＳＦＥＴ素子は、トリゲート素子である。その名が示唆するように、トリゲートは３つの活性部分、この場合は上面と２つの側部とを含む。以下で詳細に説明されるように、本技術により、トリゲートの側部は両方とも同一の閾値電圧Ｖｔ１を有するように構成され、一方、上部は異なる閾値電圧Ｖｔ２を有するように構成される（この構成は本明細書において「デュアルＶｔ」構成と呼ばれる）。これらの特性を有する素子は、低い供給電圧（Ｖｄｄ）が供給されるとき、即ちＶｔ２＞Ｖｄｄ＞Ｖｔ１において、低電力モードで極めて良好に動作する。Ｖｄｄが高くなってＶｔ２を超えると、素子は高性能モードで動作する。トリゲート素子は、２２ｎｍ技術及びその先の技術のための候補としてかなりの注目されている。トリゲート素子はより優れた静電的制御を提供し、ゲート長のスケーリングを可能にする。さらに、いまや両側部がゲート領域となるので、プレーナ・レイアウトごとに利用可能な電流は増大する（即ち、従来のプレーナ型構成に比べて）。
【００２８】
素子の開始プラットフォームは、ＳＯＩウェハ又はバルク・シリコン・ウェハとすることができる。ここでの説明に用いるために、ＢＯＸの上にＳＯＩ層を有するＳＯＩウェハを選択する。図１２に示されるように、ウェハのＳＯＩ層を、例えば標準的なパターン形成技術を用いてパターン形成して、ＢＯＸ、即ちＢＯＸ４０４の上に素子のためのベース４０２が形成される。ＳＯＩウェハは通常、ＢＯＸのＳＯＩ層とは反対の側に隣接した基板も含むが、これは本図では図示しない。プロセスの後半で、ベース４０２上にソース領域、ドレイン領域及びゲートが形成され、ソース領域とドレイン領域との間、及びゲートの下のベースの部分は素子のチャネルとして働く。ゲートは、２つの側部（第１の側部、及び第１の側部と対向する第２の側部）及び上部を有するトリゲートとして構成されることになる。従って、ベース４０２は、第１の側部、第１の側部と対向する第２の側部及び上部を有し、これは、それぞれ隣接するゲートの第１の側部、第２の側部及び上部に対応することになる。
【００２９】
開始ＳＯＩウェハは、部分的に空乏であるか又は完全に空乏とすることができる。厚めのＳＯＩ層を有するＳＯＩウェハを用いる（ＳＯＩの厚さＴＳＯＩが３０ｎｍ以上）場合、又はバルク・シリコン・ウェハを用いる場合は、ウェハは部分的に空乏であることが好ましい。薄めのＳＯＩ層を有するＳＯＩウェハを用いる（ＴＳＯＩが３０ｎｍ以下）場合、ウェハは完全に空乏であることが好ましい。
【００３０】
図１３に示されるように、次いで、誘電体層４０６が、ベース４０２、及びＢＯＸ４０４の露出部分の上に形成される。誘電体層４０６は、素子のチャネルを素子のゲートから分離するので、従って誘電体層４０６はゲート誘電体として働く。誘電体層４０６は、ＳｉＯ２及びＳｉＯＮのうちの１つ又は複数を含むことができ、標準的な熱酸化又はＲＴＰ酸化を用いて、約０．７ｎｍから約３ｎｍまでの厚さに付着することができる。あるいは、誘電体層４０６は、ハフニウム・ベースの高ｋ材料、例えばＨｆＯ２、ＨｆＺｒＯ４、ＨｆＳｉＯ及び／又はＨｆＳｉＯＮを含むことができ、ＣＶＤ又はＡＬＤを用いて、約１ｎｍから約５ｎｍまでの厚さに付着することができる。高ｋの誘電体の使用は、金属ゲートが用いられる場合、及び／又はＳｉＯ２よりも有利なスケーリング特性を有する誘電体が必要とされる状況において好ましい。
【００３１】
ゲートの形成は、図１４に示されるように、誘電体層４０６の上に金属層４０８を付着することにより開始する。本教示によれば、金属層４０８は、少なくとも１つのバンド・エッジ金属によりドープされた、ＴｉＮ、ＴａＮ及び／又はＴａＣといった従来のゲート金属を含む。金属層４０８において使用される特定のバンド・エッジ金属は、形成されるＭＯＳＦＥＴ素子がｎ型チャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）又はｐ型チャネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）のどちらであるかに応じて様々なものとすることができる。ＮＭＯＳＦＥＴが形成される場合には、バンド・エッジ金属は、ＩＩＡ族（アルカリ土類金属）／ＩＩＩＢ族（ランタニド）系列元素、例えばＭｇ、Ｂａ、Ｓｒ（ＩＩＡ族）、Ｌａ、Ｙ、Ｄｙ、Ｃｅ、Ｐｒ、Ｙｂ及び、Ｌｕ（ＩＩＩＢ族）のうちの１つ又は複数を含むことができる。あるいは、ＰＭＯＳＦＥＴが形成される場合には、バンド・エッジ金属はＡｌ、Ｒｈ、Ｒｅ、Ｐｔ、Ｗ、Ｎｉ、Ｃｏ、ＡｌＯ２、ＴｉＯ２、Ｔａ２Ｏ５、ＮｉＯ及びＣｏ２Ｏ３のうちの１つ又は複数を含むことができる。例示的な実施形態によれば、金属層４０８は、最初に従来のゲート金属を誘電体層４０６の上にＣＶＤ、ＡＬＤ、スパッタリング又は熱蒸着を用いて約５ｎｍから約５０ｎｍまでの厚さに付着することにより形成される。次いで、適切なバンド・エッジ金属を従来のゲート金属の上に、同じくＣＶＤ、ＡＬＤ、スパッタリング又は熱蒸着を用いて約２Åから約３Åまでの厚さに付着する。次いで、アニール処理を用いて、従来の金属とバンド・エッジ金属とを金属層４０８の全体にわたって相互拡散させ、このアニール処理は、金属の付着の直後に行うこともでき、あるいはゲートの完成後に最終的なソース／ドレイン活性化アニールの一部として実施することもできる。このようなアニール処理に用いられるパラメータは当業者には周知であり、従って、本明細書においてこれ以上説明しない。
【００３２】
図１５に示されるように、オフセット・スペーサ前駆体層４１０が、金属層４０８の上に付着される。スペーサ前駆体層４１０は、ポリシリコン又はアモルファス・シリコンのうちの１つ又は複数を含むことができ、金属層４０８の上に、ＣＶＤ、ＰＥＣＶＤ又はＲＴＣＶＤを用いて約３ｎｍから約１５ｎｍまでの厚さにコンフォーマルに付着することができる。付加的なバンド・エッジ金属層を用いようとする場合には（例えば後述の図１８−図２０参照）、スペーサ前駆体層４１０は、ＮＭＯＳＦＥＴの場合はリン（Ｐ）若しくはヒ素（Ａｓ）で、又はＰＭＯＳＦＥＴの場合はホウ素（Ｂ）で、その場（ｉｎ−ｓｉｔｕ）プリドープすることができる。あるいは、付加的なバンド・エッジ金属層が用いられない場合には（例えば後述の図２１−図２３参照）、誘電体から形成されるオフセット・スペーサはその後の処理中に除去されるので、スペーサ前駆体層４１０は、ＳｉＮのような非導電性誘電体を含むこともできる（下記参照）。
【００３３】
図１６に示されるように、次いで、スペーサ前駆体層４１０から、ベース４０２の各々の側部上に金属層４０８に隣接してオフセット・スペーサ４１２及び４１４が形成される。例示的な実施形態によれば、反応性イオン・エッチング（ＲＩＥ）を用いてオフセット・スペーサ４１２及び４１４が形成され、ＲＩＥは、ベース４０２の上部を含む全ての水平表面からスペーサ前駆体層４１０を除去して、金属層４０８の一部を露出させる。
【００３４】
図１７に示されるように、ＲＩＥにより露出された金属層４０８の一部は、ベース４０２の上部から（即ちベースの上部の上の誘電体層の部分の上から）、例えば湿式エッチングを用いて選択的に除去される。このプロセスは本質的に、金属層４０８から、ベース４０２の各々の側部上（即ち、第１の側部及び第２の側部上）に１つずつ、２つの分離した層を形成する（以降、第１の金属層４０８ａ及び第２の金属層４０８ｂと呼ぶ）。説明を一貫したものにするために、「第１の金属層」という用語は、ベース４０２の左（第１の）側に誘電体層に隣接して残る金属層４０８の部分を指して用い、「第２の金属層」という用語は、ベース４０２の右（第２の）側に誘電体層に隣接して残る金属層４０８の部分を指して用いる。しかしながらこの名称の割り当ては任意である。
【００３５】
第１の金属層４０８ａ及び第２の金属層４０８ｂは同一の金属層（金属層４０８）に由来するので、第１の金属層４０８ａ及び第２の金属層４０８ｂは同一の（又はほぼ同一の）組成及び物理特性、例えば厚さを有する。プロセス中のこの時点で、取られるステップは、別の金属層、即ち異なるバンド・エッジ金属を含む第３の金属層が用いられるかどうかに応じて変わり得る。即ち、図１８−図２０はトリゲートにおける第３の金属層の使用を示し、一方、図２１−図２３は第３の金属層を有さないトリゲートを示す。
【００３６】
図１８−図２０又は図２１−図２３のどちらに示された構成でも、デュアルＶｔトリゲートを実現する。しかし、トリゲートの両側部の閾値電圧をトリゲートの上部に対して、及びその逆に、「精密に調整」することを補助するために、第３の金属層をそれに関連付けられたバンド・エッジ金属と共に用いることが望ましい場合がある。即ち、大多数の金属ゲートは典型的にはミッド・ギャップ仕事関数を有する。それぞれＳＯＩの厚さＴＳＯＩ（図１を参照）又はシリコンの厚さＴｓｉｌｉｃｏｎが≧３０ｎｍの部分的に空乏のＳＯＩ又はバルク・シリコンのいずれかのベースを有する、短チャネル長ＭＯＳＦＥＴ素子（即ち、０．１マイクロメートル（μｍ）未満のチャネル長を有する）の場合、バンド・エッジから外れるという、短チャネル制御の点で不利がある。Ｖｔを許容可能な損失に制御するためには、バンド・エッジ素子に比べてチャネルのドーピングを大幅に減らさなければならず、即ち、典型的には約３０パーセント（％）から約６０％まで減らさなければならない。チャネルのドーピングを減らすと短チャネル応答が低下する。チャネルのドーピングを減らさなければ、Ｖｔは典型的には高くなり過ぎる。
【００３７】
あるいは、完全に空乏のＳＯＩ（即ち、ＴＳＯＩ≦３０ｎｍ）のようなより薄いベースを有するＭＯＳＦＥＴ素子の場合、ドーピングではＶｔは設定されない。この素子厚さのレジメにおいては、多くの場合、クオーター・ギャップ及び／又はミッド・ギャップ金属が、許容可能なＶｔを与える。従って、単なる例として、より厚い部分的に空乏のＳＯＩ（又はバルク・シリコン）ベースの素子については、ゲートの上部に極めて大きなＶｔ（例えば、約８００ミリボルト（ｍＶ）から約１ボルト（Ｖ））が必要とされない限り、おそらくゲートの上部及び側部にバンド・エッジ金属を適用する必要があるだろう（図１８−図２０）。より薄い完全に空乏のＳＯＩベースの素子については、それでもなおゲートの上部及び側部にバンド・エッジ金属を使用することもできるが、完全に空乏の素子においてはゲートの上部のＶｔはそれほど高くはならないので、ゲートの上部におけるバンド・エッジ金属を省略することができる可能性が高まる。従って、バンド・エッジ金属は、ゲートの側部のみに用いることになろう（図２１−図２３）。付加的なバンド・エッジ金属を省略する動機としては、プロセス・コストの削減及びプロセスの簡略化が挙げられる。
【００３８】
図１８に示されるように、第３の金属層４１６が、ベース４０２の上の誘電体層４０６の部分の上、及びオフセット・スペーサ４１２／４１４の上に付着される。第１及び第２の金属層４０８ａ及び４０８ｂと同様に、第３の金属層４１６もまた、少なくとも１つのバンド・エッジ金属でドープされた、ＴｉＮ、ＴａＮ及び／又はＴａＣなどの従来のゲート金属を含む。しかしながら、第３の金属層４１６内のバンド・エッジ金属は、（デュアルＶｔトリゲートを達成するために）第１及び第２の金属層４０８ａ及び４０８ｂ内のバンド・エッジ金属とは異なる。オフセット・スペーサ４１２／４１４がゲートの側部を第３の金属層４１６内のバンド・エッジ金属の影響から保護しているので、オフセット・スペーサ４１２／４１４と接触する第３の金属層４１６の部分は、ゲートの側部のＶｔに影響を与えない。第３の金属層４１６は、以下のバンド・エッジ金属、即ちＮＭＯＳＦＥＴについてはＭｇ、Ｂａ、Ｓｒ（ＩＩＡ族）、Ｌａ、Ｙ、Ｄｙ、Ｃｅ、Ｐｒ、Ｙｂ、及びＬｕ（ＩＩＩＢ族）、ＰＭＯＳＦＥＴについてはＡｌ、Ｒｈ、Ｒｅ、Ｐｔ、Ｗ、Ｎｉ、Ｃｏ、ＡｌＯ２、ＴｉＯ２、Ｔａ２Ｏ５、ＮｉＯ及びＣｏ２Ｏ３のうちの１つ又は複数を含むことができる。例示的な実施形態によれば、第３の金属層４１６は、最初に従来のゲート金属を、ゲート・スタック、オフセット・スペーサ４１２／４１４及び誘電体層４０６の上にＣＶＤ、ＡＬＤ、スパッタリング又は熱蒸着を用いて約５ｎｍから約５０ｎｍまでの厚さに付着することにより形成される。次いで、適切なバンド・エッジ金属を、従来のゲート金属の上に、同じくＣＶＤ、ＡＬＤ、スパッタリング又は熱蒸着を用いて約２Åから約３Åまでの厚さに付着する。次いで、アニール処理を用いて、従来の金属とバンド・エッジ金属とを第３の金属層４１６の全体にわたって相互拡散させ、このアニール処理は、金属の付着の直後に行うこともでき、あるいはゲートの完成後に最終的なソース／ドレイン活性化アニールの一部として実施することもできる。
【００３９】
図１９に示されるように、上部電極層４１８が、第３の金属層４１６の上に付着される。上部電極層４１８は、ＴｉＮ、ＴａＣ及びＴａＮのうちの１つ又は複数を含むことができ、第３の金属層４１６の上に、ＡＬＤを用いて約５ｎｍから約５０ｎｍまでの厚さに付着することができる。
【００４０】
図２０に示されるように、上部電極層４１８の上にポリシリコン層４２０を付着することができる。このステップは随意である。例えば、ポリシリコン層は、ゲートをその後の自己整合的シリサイド化（即ち、素子のソース／ドレイン領域がシリサイド化されるとき）に適合させるために用いることができる。あるいは、金属ゲートに適合したコンタクト構成であれば、ポリシリコン層は必要ない。さらに、ある種の金属ゲート（ＴｉＮ／ＴａＮなど）はシリサイド化されたポリシリコンより低いコンダクタンスを有するので、その後のシリサイド化を受けたポリシリコン・ゲートは、ゲートに沿ってより低い抵抗を有することがある。ポリシリコン層４２０は、上部電極層４１８の上に、ＣＶＤ、ＰＥＣＶＤ又はＲＴＣＶＤを用いて、約３０ｎｍから約１５０ｎｍまでの厚さに付着することができる。ポリシリコン層４２０は、プリドープしてもよく、又は後でソース／ドレイン形成中にドープしてもよい。
【００４１】
１つのバンド・エッジ金属がゲートの側部に存在し、第２のバンド・エッジ金属がゲートの上部に存在することにより、ゲートは、ゲートの側部（即ち、Ｓ１及びＳ２）の両方が第１の閾値電圧、即ち閾値電圧Ｖｔ１を有し、ゲートの上部（即ち、Ｔ）が第２の閾値電圧、即ち閾値電圧Ｖｔ２を有し、Ｖｔ２＞Ｖｔ１である、デュアルＶｔ構成を有することになる。例えば第１の金属層／第２の金属層、及び／又は第３の金属層の内容及び厚さのうちの１つ又は複数を変更することにより、Ｖｔ１をＶｔ２に対して、及びその逆に、変えることができる。
【００４２】
上で特記したように、図２１−図２３は、第２のバンド・エッジ金属を持たないトリゲートを示す。図２１に示されるように、ドープされないままの（上記参照）オフセット・スペーサ４１２及び４１４が除去される。オフセット・スペーサ４１２及び４１４は、湿式エッチング又はシリコン特異的ＲＩＥを用いて除去することができる。
【００４３】
図２２に示されるように、上部電極層４２２が、第１及び第２の金属層４０８ａ及び４０８ｂ／誘電体層４０６の上に（即ち、ベースの上の誘電体層の部分の上に）付着される。上部電極層４２２は、ドープされたポリシリコン、又はＴｉＮ、ＴａＣ又はＴａＮのような金属を含むことができる。例示的な実施形態によれば、上部電極層４２２はＴｉＮを含み、ＡＬＤを用いて約５ｎｍから約５０ｎｍまでの厚さに付着される。
【００４４】
図２３に示されるように、上部電極層４２２の上にポリシリコン層４２４を付着することができる。このステップは随意である。上で特記したように、ポリシリコン層は、ゲートをその後の自己整合的シリサイド化（即ち、素子のソース／ドレイン領域がシリサイド化されるとき）に適合させるために用いることができる。上述のポリシリコン層４２０と同様に、ポリシリコン層４２４は、ＣＶＤ、ＰＥＣＶＤ又はＲＴＣＶＤを用いて約３０ｎｍから約１５０ｎｍまでの厚さに付着することができる。ポリシリコン層４２４は、プリドープしてもよく、又は後でソース／ドレイン形成中にドープしてもよい。
【００４５】
上記のように、バンド・エッジ金属がゲートの側部のみに存在する（即ち、ゲートの上部にはバンド・エッジ金属が存在しない）ことにより、ゲートは、ゲートの側部（即ち、Ｓ１及びＳ２）の両方が第１の閾値電圧、即ち閾値電圧Ｖｔ１を有し、ゲートの上部（即ち、Ｔ）が第２の閾値電圧、即ち閾値電圧Ｖｔ２を有し、Ｖｔ２＞Ｖｔ１である、デュアルＶｔ構成を有することになる。例えば第１及び第２のバンド・エッジ金属層４０８ａ及び４０８ｂの内容及び厚さのうちの１つ又は複数を変更することにより、Ｖｔ１をＶｔ２に対して、及びその逆に、変えることができる。
【００４６】
誘電体と、金属及び／又はポリシリコンとが付着された後で、ゲートのリソグラフィ及びその後のエッチング・プロセスを用いて、ゲート・スタックが形成される。これらのリソグラフィ及びエッチング・ステップは当業者には公知であり、従って、本明細書においてはこれ以上説明しない。ゲートは、ゲートの上部と側部とが好ましくは１回のリソグラフィとその後のエッチング・ステップだけで形成されるという点で、自己整合的である。
【００４７】
次いで、必要であれば、更になんらかの標準的なゲートの処理を行うことができる。単なる例として、例えば上述のように金属層内の金属を相互拡散させるために、ゲートをアニールすることができる。これでゲートが完成する。
【００４８】
次にこれもまた標準的な処理を用いて、ゲートの対向する端部にソース及びドレイン領域を形成することができる。例えば、ここで視点ｂ（例えば図１１参照）から見た図に切り替えると、図２４は、上記のように形成された完成したトリゲートを示す。この例で示される特定のトリゲートは第２のバンド・エッジ金属を有さないが、どちらのトリゲート構成（第２のバンド・エッジ金属を有する又は有さない）もこの説明に当てはまる。図２５−図２６は、トリゲートの一方の側におけるソース領域又はドレイン領域のうちのいずれかの形成を示すが、同じプロセスがトリゲートの反対側でもう一方のソース領域又はドレイン領域の形成に適用されることを理解されたい。図２５に示されるように、オフセット・スペーサ４２８が、トリゲートのいずれかの側に形成される。例示的な実施形態によれば、オフセット・スペーサはＳｉＮを含む。ソース／ドレイン領域内のＢＯＸ４０４の中に（プリドープされていなければ（上記参照）ポリシリコン層内にも）ドーパントが導入される。図２６に示されるように、エピタキシャル・シリコン４３０をソース／ドレイン領域内に成長させ、オフセット・スペーサ４２８（図２５参照）を除去し、最終スペーサ４３２で置き換える。ソース／ドレイン注入がこの領域に導入され、その後、急速熱アニールが行われる。その結果として、ソース／ドレイン領域が形成される。ソース／ドレイン領域に対するシリサイド・コンタクト（図示せず）を形成することもできる。ソース領域／ドレイン領域のための具体的なパラメータ及びシリサイド形成技術は当業者には周知であり、従って、本明細書においてはこれ以上説明しない。上で特記したように、ベースから形成されたチャネルは、ソース領域とドレイン領域との間に延びる。
【００４９】
厚いベースを有する、例えばＴＳＯＩ又はＴｓｉｌｉｃｏｎが約２５ｎｍ以上のトリゲート素子については、エピタキシャルなソース／ドレイン領域を使用しないこともまた可能である。従って、約２５ｎｍ以上のベース厚さの場合、エピタキシャル成長するソース／ドレインの成長は必ずしも必要ではなく、その代わりに、この領域に直接注入し（上記を参照）シリサイド化して、ソース／ドレイン領域を形成することができる。
【００５０】
例示的な実施形態によれば、トリゲートは、側部：上部：側部のアスペクト比が約１：１：１である。その場合、ゲートの上部は、ＭＯＳＦＥＴの寄与の合計の約１／３に寄与することになる。即ち、トリゲートでは、ゲートの上部が、ゲートの側部に対して相対的に有意な重要性を有することが想定される。以下の実施例では他の構成が提示されるが、アスペクト比はスケーリングされる。
【００５１】
本技術は、以下の非限定的な実施例を参照することにより、さらに説明される。
【実施例１】
【００５２】
デュアルＶｔフィン型ＦＥＴ素子（例えば上記の図２−図１０で概説した方法により製造される）と、従来のシングル電圧型フィン型ＦＥＴ素子を、２つのＶｄｄレベル、即ち１ＶのＶｄｄ１及び０．５ＶのＶｄｄ２において比較した（ΔＶｔ、即ちＶｔ１とＶｔ２の間の差が約４００ｍＶであることを想定した）。デュアルＶｔ型フィン型ＦＥＴ素子の場合、０．５Ｖにおける有効電力消費は１Ｖにおける消費よりも約５倍低かった（即ち、キャパシタンス（Ｃ）×Ｖ２＝０．１８）。これと比較して、シングルＶｔ素子では、Ｃは低下しなかったので、０．５Ｖにおける有効電力消費は１Ｖにおける消費の約２．５倍低くなっただけであった。高い方のＶｄｄにおけるデュアルＶｔフィン型ＦＥＴ素子の有効電力は、単一Ｖｔ素子に匹敵する。
【実施例２】
【００５３】
この実施例においては、既存のＭＯＳＦＥＴ素子設計を選択し（例えば、再設計が選択肢にないような状況に対処するため）、ゲート負荷が性能を支配すること、即ち、素子の総負荷が主としてゲート負荷に支配されることを想定した。しかしながら、低いＶｄｄ（例えば０．５Ｖ）において動作することができ、１ＶのＶｄｄにおける性能の約２０％という許容可能な性能低下で、より低い有効電力を示すことができる素子を生成することを所望した。
【００５４】
以下のパラメータを用いた。
１）Ｖｄｄは１Ｖ又は０．５Ｖに等しいものと想定する。Ｖｔ１＝３００ｍＶ、Ｖｔ２＝６００ｍＶと想定する。そして、素子の幅は一定であると想定し、これは既存の素子設計の再設計はしないということを意味する。即ち、回路及び素子の設計自体は一定のままとすると想定する。トリゲートの組込はマスクを変更することなく容易に達成することができ、単に同じマスクを異なるプロセスを用いて実装して、トリゲートを得る。一方、マイグレーションの再マップは、回路設計者が、回路、及び結果として得られる物理レイアウト（マスク）を変更することを必要とする。再マップは典型的に非常にコストが高く、且つ時間がかかるのに対し、物理マスクを変更しない（本技術を用いるような）組込ソリューションは、ターンアラウンド時間がより迅速であり、付随するコストもより少ない。２）駆動電流Ｉは、１Ｖで駆動する３００ｍＶの単一Ｖｔの事例に規格化する（上記と、図２７（以下説明する）とを参照）。３）１００ｍＶのオーバードライブごとに１０％の駆動損失を想定する。オーバードライブは、Ｖｔを上回るゲート電圧の量である。
【００５５】
図２７は、Ｖｔ１及びＶｔ２をそれぞれ有し、Ｖｔ１＝３００ｍＶ及びＶｔ２＝６００ｍＶの２つの単一ＶｔＦＥＴ素子、及びデュアルＶｔフィン型ＦＥＴ素子の性能を示す表５００である。表５００において、事例１（単一Ｖｔ１＝３００ｍＶ）、事例２（単一Ｖｔ２＝６００ｍＶ）及び事例３（デュアルＶｔ）について、１ＶのＶｄｄと０．５ＶのＶｄｄの両方で、キャパシタンス（Ｃ）、駆動電流（Ｉ）、電力及び性能が示される。このように、本発明のデュアルＶｔＦＥＴ設計では、性能をフロント・エンド・オブ・ライン（ＦＥＯＬ）が支配することが想定される１Ｖでの性能は不利であるが、低Ｖｄｄ動作については、半分の有効電力で同じ性能が得られるという利点がある。
【００５６】
本発明の例示的な実施形態を本明細書において説明してきたが、本発明はこの実施形態そのものに限定されるものではなく、当業者によれば、本発明の範囲から逸脱することなく種々の他の変更及び修正を行うことができることを理解されたい。
【符号の説明】
【００５７】
１００：フィン型ＦＥＴ素子
１０４、２０４、４０４：埋め込み酸化物（ＢＯＸ）
１０６、３０２：ソース領域
１０８、３０４：ドレイン領域
１１０、２０２：フィン
１１２、２１６、３０８：ゲート
２０６、４０６：誘電体層
２０８、４０８ａ：第１の金属層
２１０、４０８ｂ：第２の金属層
２１２、４１６：第３の金属層
２１４、４２０、４２４：ポリシリコン層
２１８、４１２、４１４、４２８：オフセット・スペーサ
２２０、４３０：エピタキシャル・シリコン
２２２、４３２：最終スペーサ
２２４：ソース／ドレイン領域
３００：ＭＯＳＦＥＴ素子
３０６：チャネル
４０２：ベース
４０８：金属層
４１０：スペーサ前駆体層
４１８、４２２：上部電極層
【図１】
0005552155.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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