(57)【特許請求の範囲】
【請求項１】
互いに交差する複数の行線及び列線、並びに、前記行線及び列線の各交差部に配置された可変抵抗素子を含む複数のメモリセルからなるメモリセル配列と、
前記メモリセルにデータ消去／書き込み／読み出しに必要な選択電圧を印加するデコーダと
を備え、
前記行線の本数をＭ、前記列線の本数をＮ、前記選択電圧の半分の電圧を前記メモリセルに印加した時に前記メモリセルに流れるセル電流に対する前記選択電圧を前記メモリセルに印加した時に前記メモリセルに流れるセル電流の比をｋとした場合、Ｍ２＜２×Ｎ×ｋなる関係があり、
前記デコーダは、前記複数の行線のうちの前記選択セルに接続された選択行線に対して選択行線電圧を供給すると共に、その他の非選択行線に対して非選択行線電圧を供給することができ、前記複数の列線のうちの前記選択セルに接続された選択列線に対して選択列線電圧を供給すると共に、その他の非選択列線に対して非選択列線電圧を供給することができ、
前記選択列線電圧は、前記選択行線電圧に対し前記選択電圧分の電位差を有し、且つ、前記非選択行線電圧と実質同一である
ことを特徴とする半導体記憶装置。
【請求項２】
互いに交差する３方向をＸ方向、Ｙ方向、Ｚ方向とすると、
Ｘ方向並びにＹ方向に広がる平面を主平面とする半導体基板と、
Ｚ方向に延びＸ方向に配列された複数の行線とＸ方向に延びＺ方向に配列された複数の列線と前記複数の行線及び列線の各交差部に配置された可変抵抗素子を含む複数のメモリセルとからなる複数のメモリセル配列、並びに、所定の前記メモリセル配列の行線及びその他の前記メモリセル配列の行線間を接続するＹ方向に延びＸ方向に配列された複数の行線接続線を有し、前記半導体基板上に形成されたメモリセル配列ブロックと、
前記メモリセルにデータ消去／書き込み／読み出しに必要な選択電圧を印加するデコーダと
を備え、
前記行線のＸ方向の配列数をＮ、前記行線のＹ方向の配列数をＬ、前記列線のＺ方向の配列数をＭ、前記列線のシート抵抗に対する前記行線接続線のシート抵抗の比をｒ、前記選択電圧の半分の電圧を前記メモリセルに印加した時に前記メモリセルに流れるセル電流に対する前記選択電圧を前記メモリセルに印加した時に前記メモリセルに流れるセル電流に対する比をｋとした場合、Ｍ２＜２×Ｎ×ｋ且つＬ２×Ｍ×ｒ＜２×Ｎ×ｋなる関係があり、
前記デコーダは、前記複数の行線のうちの前記選択セルに接続された選択行線に対して選択行線電圧を供給すると共に、その他の非選択行線に対して非選択行線電圧を供給することができ、前記複数の列線のうちの前記選択セルに接続された選択列線に対して選択列線電圧を供給すると共に、その他の非選択列線に対して非選択列線電圧を供給することができ、
前記選択列線電圧は、前記選択行線電圧に対し前記選択電圧分の電位差を有し、且つ、前記非選択行線電圧と実質同一である
ことを特徴とする半導体記憶装置。
【請求項３】
前記メモリセルは、前記可変抵抗素子に直列接続された選択素子を有し、
前記抵抗変化素子は、データ消去／書き込みにおいて、前記選択電圧の極性に拘わらず抵抗状態が変化する材料からなり、
前記選択素子は、データ消去／書き込みにおいて、前記選択電圧の極性に拘わらず前記抵抗変化素子の抵抗状態を変化させる電流を流す
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記デコーダは、行線デコーダと列線デコーダを有し、
前記行線デコーダは前記行線に対して前記選択行線電圧または前記非選択行線電圧を供給し、
前記列線デコーダは前記列線に対して前記選択列線電圧または前記非選択列線電圧を供給する
ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
Ｍ２／（２×Ｎ×ｋ）＜Ｍ／（√Ｎ）なる関係がある
ことを特徴とする請求項１〜４のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の高集積化に伴い、これを構成するＬＳＩ素子は益々微細化していく。このＬＳＩ素子の微細化には、単に線幅を細くするだけでなく、回路パターンの寸法精度や位置精度の向上も要請される。このような課題を克服する技術として、可変抵抗素子及びダイオード等の選択素子からなるメモリセルで構成されるＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）が提案されている。このＲｅＲＡＭは、メモリセルにＭＯＳＦＥＴを使用する必要がない上に、クロスポイント型で構成することができるため、従来のトレンドを上回る高集積化が期待されている。
【０００３】
しかし、クロスポイント型のアーキテクチャでは、半選択バイアス方式が必要となる場合がある。この半選択バイアス方式では、通常の選択セル電流に加えて半選択セル電流も流れるため、セルサイズを縮小スケーリングした場合、メモリセル配列内の電圧降下は単純な比例関係にならず、電圧降下を一定に保つことが困難となる。
【０００４】
さらに、半選択バイアス方式を用いると、データ読み出しの際の選択セル電流にも半選択セル電流が混在してしまうため、選択セルの読み出しが困難となる。セルサイズを縮小スケーリングした場合、この混在する半選択セル電流の比率も増加してしまうため、半導体記憶装置の微細化に際し問題となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００５−５２２０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、高集積化が容易な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体記憶装置は、互いに交差する複数の行線及び列線、並びに、前記行線及び列線の各交差部に配置された可変抵抗素子を含む複数のメモリセルからなるメモリセル配列と、前記メモリセルにデータ消去／書き込み／読み出しに必要な選択電圧を印加するデコーダとを備え、前記行線の本数をＭ、前記列線の本数をＮ、前記選択電圧の半分の電圧を前記メモリセルに印加した時に前記メモリセルに流れるセル電流に対する前記選択電圧を前記メモリセルに印加した時に前記メモリセルに流れるセル電流の比をｋとした場合、Ｍ２＜２×Ｎ×ｋなる関係があり、前記デコーダは、前記複数の行線のうちの前記選択セルに接続された選択行線に対して選択行線電圧を供給すると共に、その他の非選択行線に対して非選択行線電圧を供給することができ、前記複数の列線のうちの前記選択セルに接続された選択列線に対して選択列線電圧を供給すると共に、その他の非選択列線に対して非選択列線電圧を供給することができ、前記選択列線電圧は、前記選択行線電圧に対し前記選択電圧分の電位差を有し、且つ、前記非選択行線電圧と実質同一であることを特徴とする。
【０００８】
実施形態に係る他の半導体記憶装置は、互いに交差する３方向をＸ方向、Ｙ方向、Ｚ方向とすると、Ｘ方向並びにＹ方向に広がる平面を主平面とする半導体基板と、Ｚ方向に延びＸ方向に配列された複数の行線とＸ方向に延びＺ方向に配列された複数の列線と前記複数の行線及び列線の各交差部に配置された可変抵抗素子を含む複数のメモリセルとからなる複数のメモリセル配列、並びに、所定の前記メモリセル配列の行線及びその他の前記メモリセル配列の行線間を接続するＹ方向に延びＸ方向に配列された複数の行線接続線を有し、前記半導体基板上に形成されたメモリセル配列ブロックと、前記メモリセルにデータ消去／書き込み／読み出しに必要な選択電圧を印加するデコーダとを備え、前記行線のＸ方向の配列数をＮ、前記行線のＹ方向の配列数をＬ、前記列線のＺ方向の配列数をＭ、前記列線のシート抵抗に対する前記行線接続線のシート抵抗の比をｒ、前記選択電圧の半分の電圧を前記メモリセルに印加した時に前記メモリセルに流れるセル電流に対する前記選択電圧を前記メモリセルに印加した時に前記メモリセルに流れるセル電流に対する比をｋとした場合、Ｍ２＜２×Ｎ×ｋ且つＬ２×Ｍ×ｒ＜２×Ｎ×ｋなる関係があり、前記デコーダは、前記複数の行線のうちの前記選択セルに接続された選択行線に対して選択行線電圧を供給すると共に、その他の非選択行線に対して非選択行線電圧を供給することができ、前記複数の列線のうちの前記選択セルに接続された選択列線に対して選択列線電圧を供給すると共に、その他の非選択列線に対して非選択列線電圧を供給することができ、前記選択列線電圧は、前記選択行線電圧に対し前記選択電圧分の電位差を有し、且つ、前記非選択行線電圧と実質同一であることを特徴とする。 
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体記憶装置の全体構成を示す斜視図である。
【図２】本実施形態に係る半導体記憶装置の機能ブロック図である。
【図３】本実施形態に係る半導体記憶装置のメモリセル配列の回路図である。
【図４】本実施形態に係る半導体記憶装置の可変抵抗素子の特性図である。
【図５】本実施形態に係る半導体記憶装置の選択素子の特性図である。
【図６】本実施形態に係る半導体記憶装置のメモリセル配列の回路及びバイアス状態を説明する図である。
【図７】本実施形態に係る半導体記憶装置のメモリセル配列の各種パラメータのスケーリングによる影響を示す表である。
【図８】本実施形態に係る半導体記憶装置のメモリセル部の構造を示す斜視図である。
【図９】本実施形態に係る半導体記憶装置のメモリセル配列のサイズの選択条件を説明する図である。
【図１０】第２の実施形態に係る半導体記憶装置の機能ブロック図である。
【図１１】本実施形態に係る半導体記憶装置のメモリセル配列ブロックの構造を示す斜視図である。
【図１２】本実施形態に係る半導体記憶装置のメモリセル配列ブロックの製造方法を説明する図である。
【図１３】本実施形態に係る半導体記憶装置のメモリセル配列ブロックの製造方法を説明する図である。
【図１４】本実施形態に係る半導体記憶装置のメモリセル配列ブロックの製造方法を説明する図である。
【図１５】本実施形態に係る半導体記憶装置のメモリセル配列ブロックの製造方法を説明する図である。
【図１６】本実施形態に係る半導体記憶装置のメモリセル配列ブロックの製造方法を説明する図である。
【図１７】本実施形態に係る半導体記憶装置のメモリセル配列ブロックの製造方法を説明する図である。
【図１８】本実施形態に係る半導体記憶装置のメモリセル配列ブロックの製造方法を説明する図である。
【図１９】本実施形態に係る半導体記憶装置のメモリセル配列ブロックの製造方法を説明する図である。
【図２０】本実施形態に係る半導体記憶装置のメモリセル配列ブロックの製造方法を説明する図である。
【図２１】比較例に係る半導体記憶装置にメモリセル配列の回路及びバイアス状態を説明する図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。
【００１１】
［第１の実施形態］
先ず、第１の実施形態に係る半導体記憶装置の全体構成について説明する。
【００１２】
図１は、第１の実施形態に係る半導体記憶装置の全体構成を示す斜視図である。通常のシリコン（Ｓｉ）基板５１（半導体基板）上に、通常用いられるプロセスにより、配線層を含むＣＭＯＳ回路５２が構成され、その上に複数のメモリセル部５４を含む層５３が形成されている。図１に示す各メモリセル部５４は後述するメモリセル配列１１に対応し、２４ｎｍのデザインルールで配線が形成されている。また、図１のドライバ、デコーダ及び上位ブロックを含む、通常の半導体記憶装置における周辺回路と呼ばれている部分は、ＣＭＯＳ回路５２に含まれている。
【００１３】
なお、ＣＭＯＳ回路５２は、メモリセル部５４との接続部を除き、メモリセル部５４の配線よりも緩い、例えば９０ｎｍデザインルールで設計製作が行われる。各メモリセル部５４の周囲には、ＣＭＯＳ回路５２との電気的接続部（図示せず）が設けられる。これらのメモリセル部５４と周辺の電気的接続部とを一単位としたブロックが、マトリックス状に配置されている。さらに、メモリセル部５４を含む層５３にはスルーホール（図示せず）が形成される。メモリセル部５４の電気的接続部はこのスルーホールを介してＣＭＯＳ回路５２に接続される。メモリセル部５４は、ＣＭＯＳ回路５２によって動作が制御される。入出力部５５は、ＣＭＯＳ回路５２の入出力部と電気的な結合を有する端子を含む。これら端子も前述のスルーホールを介してＣＭＯＳ回路５２の入出力部に接続される。ＣＭＯＳ回路５２がメモリセル部５４の動作を制御するために必要なデータ、コマンド、アドレス等は、入出力部５５を介して外部とやり取りされる。入出力部５５は、メモリセル部５４を含む層５３の端部に形成されている。
【００１４】
以上の構成により、ＣＭＯＳ回路５２の保護膜に相当する部分をメモリセル部５４に形成される絶縁膜で兼用することが可能となる。また、本実施形態では、メモリセル部５４とＣＭＯＳ回路５２とが積層方向（Ｚ方向）に結合するため、チップ面積の増大を伴わずに動作時間の短縮や、同時アクセス可能なメモリセル数の大幅な増加が可能となる。なお、入出力部５５は、通常の半導体記憶装置の入出力部と同様、パッケージ工程においてリードフレームにボンディングされる。
【００１５】
次に、本実施形態に係る半導体記憶装置の機能ブロックについて図２を参照しながら説明する。
【００１６】
この半導体記憶装置は、互いに交差する複数の行線及び列線、並びに、これら行線及び列線の各交差部に配置されたメモリセルを有するメモリセル配列１１を備える。このメモリセル配列１１は、図１に示すメモリセル部５４に相当する。以下の説明では、通常の半導体記憶装置にならい、行線をワード線、列線をビット線と呼ぶ。
【００１７】
また、半導体記憶装置は、アクセス（データ消去／書き込み／読み出し）時に、ワード線を選択する行デコーダ１２及びビット線を選択する列デコーダ１３を備える。列デコーダ１３は、アクセス動作を制御するドライバを含む。
【００１８】
更に、半導体記憶装置は、メモリセル配列１１中のアクセス対象となるメモリセルを選択する制御回路として上位ブロック１４を備える。上位ブロック１４は、行デコーダ１２、列デコーダ１３に対して、それぞれ行アドレス、列アドレスを与える。電源１５は、データ消去／書き込み／読み出しの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ１２及び列１３に供給する。
【００１９】
以上の機能ブロックによって、同一ワード線に接続された全てのメモリセルの一括したデータ消去／書き込み／読み出しが可能になる。図１に示すＣＭＯＳ回路５２に、図２の行デコーダ１２、列デコーダ１３及び上位ブロック１４などの周辺回路が設けられている。
【００２０】
次に、本実施形態に係る半導体記憶装置のメモリセル配列１１について図３を参照しながら説明する。
【００２１】
メモリセル配列１１は、複数のワード線ＷＬ及びビット線ＢＬが交差するように配置され、これらワード線ＷＬ及びビット線ＢＬの各交差部には、可変抵抗素子ＶＲを有するメモリセルＭＣが形成されている。メモリセルＭＣの可変抵抗素子ＶＲには選択素子Ｓが直列接続されており、この選択素子Ｓを介して、可変抵抗素子ＶＲは、ワード線ＷＬ及びビット線ＢＬから電圧の供給を受ける。
【００２２】
以上のようなメモリセル配列１１の構造によれば、ワード線ＷＬ及びビット線ＢＬは、単なるラインアンドスペースのパターンとなり、メモリセル配列１１の形成に際しては、ワード線ＷＬ及びビット線ＢＬが交差する位置関係であれば良いためズレを考慮する必要はない。つまり、メモリセルＭＣの位置合せ精度を極めて緩くすることができるため、半導体記憶装置を容易に製造することができる。また、上記構造の場合、４Ｆ２の領域当たり１個のメモリセルＭＣを形成できるため、半導体記憶装置の高集積化を図ることができる。
【００２３】
メモリセル配列１１の各ワード線ＷＬには行デコーダ１２が接続されており、各ビット線ＢＬには列デコーダ１３が接続されている。また、行デコーダ１２及び列デコーダ１３には、電源１５からデータ消去／書き込み／読み出しのそれぞれの動作に対応した所定の電圧が供給される。
【００２４】
メモリセルＭＣへのアクセスは、始めに、上位ブロック１４が出力する行アドレス、列アドレスに基づいて、行デコーダ１２、列デコーダ１３がメモリセル配列１１内のアクセス対象となる選択セルＭＣＳに接続されているワード線ＷＬ、ビット線ＢＬを選択する。図３の場合、行デコーダ１２、列デコーダ１３は、それぞれワード線ＷＬ０、ビット線ＢＬ０を選択することになる。
【００２５】
続いて、行デコーダ１２は、選択ワード線ＷＬ（図３の場合、ＷＬ０）に対して選択ワード線電圧ＶＳＷ（選択行線電圧）を供給し、その他の非選択ワード線ＷＬ等に対して非選択ワード線電圧ＶＵＷ（非選択行線電圧）を供給する。一方、列デコーダ１３は、選択ビット線ＢＬ（図３の場合、ＢＬ０）に対して選択ビット線電圧ＶＳＢ（選択列線電圧）を供給し、その他の非選択ビット線ＢＬに対して非選択ビット線電圧ＶＵＢ（非選択列線電圧）を供給する。これら選択ワード線電圧ＶＳＷ、非選択ワード線電圧ＶＵＷ、選択ビット線電圧ＶＳＢ及び非選択ビット線電圧ＶＵＢを後述するような適切な電圧に設定することによって、メモリセル配列１１中の所定のメモリセルＭＣに対するアクセスができる。
【００２６】
次に、メモリセルＭＣの特性について説明する。
【００２７】
始めに、メモリセルＭＣの可変抵抗素子ＶＲの特性について図４を参照しながら説明する。
【００２８】
可変抵抗素子ＶＲは、例えば、ＴｉＯ２に代表される抵抗変化材を材料として形成される。この抵抗変化材は、低抵抗状態（ＬＲＳ）と高抵抗状態（ＨＲＳ）の少なくとも２つの抵抗値を遷移する素材である。
【００２９】
高抵抗状態の抵抗変化材は、ある一定以上の電圧（図４の場合、負の方向に電圧Ｖｍｓｅｔ以上の電圧）が印加されると、図４の矢印Ａ１に示すように、低抵抗状態に遷移する。このような抵抗変化材の低抵抗状態から高抵抗状態への遷移をセット動作と呼ぶ。本実施形態におけるデータ書き込みは、この「セット動作」によって実現される。なお、図４では、セット動作開始時に抵抗変化材に流れている電流をＩｓｅｔとして示している。
【００３０】
一方、低抵抗状態の抵抗変化材は、ある一定以上の電流（図４の場合、電流Ｉｒｅｓｅｔ以上の電流）が流れると、図４の矢印Ａ２に示すように、高抵抗状態に遷移する。このような抵抗変化材の低抵抗状態から高抵抗状態への遷移を「リセット動作」と呼ぶ。本実施形態におけるデータ消去は、このリセット動作によって実現される。なお、図４では、リセット動作開始時に抵抗変化材に印加される電圧をＶｍｒｅｓｅｔとして示している。
【００３１】
特に、図４に示すように、セット動作とリセット動作が、異なる極性の電圧印加でなされる可変抵抗素子ＶＲを、「バイポーラ動作素子」と呼び、後述する選択素子Ｓとの組み合わせによってメモリセルＭＣに用いられる。
【００３２】
可変抵抗素子ＶＲは、ＴｉＯ２以外にも、ＨｆＯｘ、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、炭素等を材料とする薄膜によって構成することができる。
【００３３】
続いて、メモリセルＭＣの選択素子Ｓの特性について図５を参照しながら説明する。
【００３４】
選択素子Ｓは、前述の通り、可変抵抗素子ＶＲがバイポーラ動作素子であるため、図５（Ａ）、（Ｂ）で示すように正負両方の極性で所定の電流を流す特性を有する必要がある。そのため、選択素子Ｓには、逆方向リーク電流を大きく設定したダイオードやトンネル素子等を用いる。
【００３５】
選択素子Ｓの特性として最も重要なパラメータは、半選択セル電流ＩＨである。ここで、半選択セル電流ＩＨは、可変抵抗素子ＶＲのセット動作／リセット動作に必要な電流を選択セル電流ＩＳ、この選択セル電流ＩＳを流すためにメモリセルＭＣに印加される電圧をＶＳ（選択電圧）とすると、メモリセルＭＣに電圧ＶＳ／２を印加したときにメモリセルＭＣに流れる電流をいう。以下では、便宜的に、半選択セル電流ＩＨに対する選択セル電流ＩＳの比をｋと定義し、このｋを選択素子Ｓの特性パラメータとする。また、電圧ＶＳ／２が印加されるメモリセルＭＣを「半選択セル」と呼ぶ。
【００３６】
なお、厳密には、メモリセルＭＣは、直列接続された抵抗変化素子ＶＲ及び選択素子Ｓで構成されているため、後述のアレイ動作で用いるには、両者の電圧分配に応じて補正する必要がある。
【００３７】
次に、本実施形態に係る半導体記憶装置のメモリセル配列１１のサイズ及びデータ消去／書き込み／読み出し時のバイアス状態について図６を参照しながら説明する。
【００３８】
本実施形態のメモリセル配列１１は、配列サイズがＭ×Ｎとなっており、これらＭとＮとの間には、Ｍ２＜２Ｎｋなる関係がある。特に、本実施形態では、図６にも示すように、Ｍ２よりも２Ｎｋが十分大きい場合（Ｍ２≪２Ｎｋ）、本実施形態のより大きな効果を得ることができる。したがって、以下では、例えば、Ｍ＝１ｋ個、Ｎ＝１６ｋ個の場合など、Ｍ２≪２Ｎｋが成立する場合について説明する。ここで、ｋは、前述の選択素子Ｓの特性パラメータである。また、非選択ワード線電圧ＶＵＷと選択ビット線電圧ＶＳＢは、共に所定の電圧Ｖで等しくなっている。
【００３９】
本実施形態では、メモリセル配列１１の配列サイズ及びバイアス状態を図６のようにすることで、メモリセル配列１１の縮小スケーリングが容易になるが、そのことの理解を助けるため、図２１に示す比較例に示すメモリセル配列の場合について説明しておく。図２１では、例として、ワード線ＷＬ０を選択ワード線、ビット線ＢＬ０を選択ビット線、これらワード線ＷＬ０及びビット線ＢＬ０の交差部に接続されたメモリセルＭＣＳを選択セルとした場合のバイアス状態を示している。
【００４０】
この比較例に係るメモリセル配列は、配列サイズＭ×Ｎであるが、通常、これらＭとＮとの間には、Ｍ≒Ｎなる関係がある。また、非選択ワード線電圧ＶＵＷと非選択ビット線電圧ＶＵＢは、共に電圧Ｖ／２であり、選択ワード線電圧ＶＳＷ及び選択ビット線電圧ＶＳＢの中間の電圧に設定されている。
【００４１】
この場合、選択ビット線ＢＬ０には、図２１中実線矢印で示す選択ビット線電流ＩＢが流れる。また、選択ワード線ＷＬ０又は選択ビット線ＢＬ０に接続され、且つ、選択セルＭＣＳ以外のメモリセルは、電圧降下を考慮しない場合、Ｖ／２のバイアスが印加される半選択セルＭＣＨとなる。この半選択セルＭＣＨには、図２１中点線矢印で示す半選択セル電流ＩＨが流れる。
【００４２】
実際に、アレイ動作を行う上では、メモリセル配列内の配線に起因する電圧降下を補償し、所望の電圧ＶＳを選択セルＭＣＳに印加することが重要となるが、図２１の場合、選択ビット線ＢＬ０、選択ワード線ＷＬ０の電圧降下ＢＬ＿ＩＲ、ＷＬ＿ＩＲは、それぞれ最大で（１）、（２）式に示す値となる。
【００４３】
［数１］
0005426581.tif 000002
【００４４】
但し、ρは、ビット線ＢＬ及びワード線ＷＬのシート抵抗である。
【００４５】
ここで、電流密度一定で、系のサイズをスケーリング係数λで縮小スケーリングする場合を考える。このスケーリング係数λは、系のサイズを小さくする程、小さくなる値である。この場合、メモリセル配列の各種パラメータは、図７の表に示す様に変化する。そこでスケーリング係数λを考慮した上で、ＩＨ＝ＩＳ／ｋと置くと、（１）、（２）式から、それぞれ（３）、（４）式を得る。
【００４６】
［数２］
0005426581.tif 000003
【００４７】
（３）、（４）式を見ると、右辺第１項は共にλに依存しないので、縮小スケーリングを行っても、一定の大きさに保つことができる。一方、右辺第２項は共に１／λに比例しており、系を縮小させると電圧降下が増大していくことが判る。
【００４８】
同様に、列デコーダ１３側からセル電流を読み出しする際の、列デコーダ１３に流れる選択ビット電流ＩＢに占める選択セル電流ＩＳの比率をＲＥＡＤ信号比と定義すると、そのスケーリング依存性は、以下の（５）式で与えられる。
【００４９】
［数３］
0005426581.tif 000004
【００５０】
（５）式から、ＲＥＡＤ信号比も、縮小スケーリングの際に一定にはならず、系を縮小させると半選択セル電流ＩＨの比率が増加し、選択セル電流ＩＳの検知が困難になっていくことが判る。
【００５１】
これに対し、図６に示す本実施形態では、非選択ワード線ＷＬ１等のバイアス電圧を選択ビット線ＢＬ０のバイアス電圧に近づけているため、選択ビット線電流ＩＢに半選択セル電流ＩＨが混入しない。従って、選択ビット線ＢＬ０の電圧降下は、縮小スケーリングを行っても、（６）式で与えられる一定の値となる。
【００５２】
［数４］
0005426581.tif 000005
【００５３】
一方、選択ワード線ＷＬ０の電圧降下は、数式上は比較例の場合と同様の以下の（７）式で与えられる。
【００５４】
［数５］
0005426581.tif 000006
【００５５】
ところが、前述の様に、Ｍ２≪２Ｎｋが成り立つように配列サイズを決めた場合、（７）式の右辺第２項は、（６）式の値よりも十分に小さく、実質的に無視することが可能である。そのため、（７）式は、右辺第１項のみが有効となり、選択ワード線ＷＬ０の電圧降下ＢＬ＿ＩＲは、実質的に縮小スケーリングを行っても一定の値になる。
【００５６】
なお、（６）式の見積もりには、非選択ワード線ＷＬ１等の電圧降下が十分に小さいという仮定が必要である。しかし、（７）式の右辺第２項と非選択ワード線ＷＬ１等の電圧降下は、同一の数式で与えられるため、Ｍ２≪２Ｎｋが成立する場合、この仮定も成立する。
【００５７】
さらに、本実施形態では、前述のとおり、選択ビット線電流ＩＢに混入する半選択セル電流ＩＨが無いため、ＲＥＡＤ信号比は常に１になり、縮小スケーリングを行っても、小さくなることは無い。
【００５８】
このように、配列サイズを縦横で非対称とし、非選択ワード線ＷＬのバイアス電圧を選択ビット線ＢＬのバイアス電圧に近づけることによって、縮小スケーリング時における実質的に電圧降下を一定の値に保つことができる。さらに、読み出し対象となる選択セル電流ＩＳの信号比を一定に保つこともできる。
【００５９】
具体的には、例えば、１ビット／セルのメモリセルＭＣでメモリセル配列１１を構成する場合であって、１つのメモリセル配列１１に１６Ｍビットの記憶容量を割り当てる場合、Ｍ＝１ｋ個、Ｎ＝１６ｋ個とすれば、Ｍ２＝１Ｍ、２Ｎ＝３２ｋとなる。この場合、選択素子Ｓのパラメータｋが１０００程度以上であれば、第一世代においてＭ２／２Ｎｋ＜１／３２、３世代後においても＜１／１１となり、１桁以上の大きさの比を確保することができる。また、選択素子Ｓが線形素子の場合にはｋ＝２となるが、この場合でも、Ｍ＝１２８個、Ｎ＝２５６ｋ個とすれば、第一世代においてＭ２／２Ｎｋ＝１／３２となり、先ほどの例と同様に１桁以上の比を確保することができる。
【００６０】
さらに、同一チップ面積上に多くの記憶容量を割り当てるために、図８に示すように、Ｍ×Ｎのメモリセル配列１１を基板垂直方向（Ｚ方向）にＬ層積層させた積層構造とすることもできる。この場合、各ビット線ＢＬに対する接続は一本毎に行う必要があるが、ワード線ＷＬに対する接続は、例えば、偶数番目のメモリセル配列１１と奇数番目のメモリセル配列１１でそれぞれ共通にすることも可能である。
【００６１】
以上では、Ｍ２≪２Ｎｋとなる一例として、Ｍ＝１ｋ個、Ｎ＝１６個の場合について説明したが、ここで、一般的に、２ＮｋがＭ２よりもどの程度大きけいことが望ましいかについて説明しておく。
【００６２】
この説明では、評価関数として不等式：Ｍ2≪２Ｎｋに対して、単位ビット線長当たりの“（右辺）−（左辺）”を導入し、この評価関数をｆと記述する。また、独立変数として、（Ｍ，Ｎ，ｋ）の組に代えて、（Ｍ，Ｎ，ｘ）（但し、ｘ＝Ｍ２／２Ｎｋ）を用いる。この場合、ｆは（８）式のように表すことができる。
【００６３】
［数６］
0005426581.tif 000007
【００６４】
図９は、（８）式をグラフにしたものである。図９から分かるように、関数ｆの傾き（の絶対値）が１を超えるとｆが急激に大きくなるため（図９中に示す斜線を施した領域）、評価関数は十分に大きいとみなすことができる。関数ｆの傾きが１より大きくなる条件は（９）式のようになる。
【００６５】
［数７］
0005426581.tif 000008
【００６６】
以上から、Ｍ２に対する２Ｎｋの望ましい大きさの条件は、（１０）式のように表すことができる。
【００６７】
［数８］
0005426581.tif 000009
【００６８】
但し、（１０）式に拘わらず、いかなる場合であってもｆ＞０になるため、ｘ＜１を満たす必要があることに注意されたい。
【００６９】
なお、図６及び図２１に示すバイアス状態は一例であり、電圧は各電極間の相対的な値のみが意味を持つ。したがって、図６及び図２１に示した（Ｖ，＋Ｖ／２，０）の組み合わせに替えて、例えば、全体を−Ｖ／２して、（＋Ｖ／２，０，−Ｖ／２）の組み合わせを用いることもできる。この場合、負電圧を生成する回路が必要となるが、回路の供給する最大電圧を小さくすることができるため、ＣＭＯＳ回路の耐圧を小さくすることができ、ＣＭＯＳ回路部分の占有面積を削減することができるという利点がある。
【００７０】
以上、本実施形態によれば、セルサイズを縮小スケーリングする場合であっても、配線における実質的に電圧降下を一定に保つことができ、更に、ＲＥＡＤ信号比を一定に保つことができる。したがって、電圧降下及びＲＥＡＤ信号比を考慮する必要がなく容易に縮小スケーリングできる半導体記憶装置を提供することができる。
【００７１】
［第２の実施形態］
第２の実施形態に係る半導体記憶装置は、主に、図１に示すメモリセル部５４に相当する部分の構造が第１の実施形態に係る半導体記憶装置と異なっている。そこで、以下では、本実施形態に係る半導体記憶装置について、第１の実施形態に係る半導体記憶装置と異なる点を中心に説明する。
【００７２】
図１０は、本実施形態に係る半導体記憶装置の機能ブロックを示す図である。
【００７３】
本実施形態に係る半導体記憶装置は、メモリセル配列１１、列デコーダ１３、上位ブロック１４に替えて、メモリセル配列ブロック３１、列・層デコーダ３３、上位ブロック３４が備わっている点を除き、第１の実施形態に係る半導体記憶装置と同様の機能ブロックを備える。
【００７４】
メモリセル配列ブロック３１は、互いに交差する複数のワード線及びビット線、並びに、ワード線及びビット線の各交差部に設けられたメモリセルからなるメモリセル配列が複数積層されて構成されている。
【００７５】
メモリセル配列ブロック３１の各ビット線ＢＬにはデータ消去／書き込み／読み出し機能を持つドライバを含む列・層デコーダ３３が接続されている。この列・層デコーダ３３は、上位ブロック３４から出力される列・層アドレスに基づいてメモリセル配列ブロック３１の中の特定のメモリセル配列を選択し、このメモリセル配列のワード線に対して選択ワード線電圧ＶＳＷ又は非選択ワード線電圧ＶＵＷを供給する。
【００７６】
次に、メモリセル配列ブロック３１の各メモリセル配列について説明する。
【００７７】
図１１は、メモリセル配列ブロック３１の一部を示す斜視図である。図１１において、Ｘ方向、Ｙ方向及びＺ方向は、それぞれ図１に示すＸ方向、Ｙ方向及びＺ方向と一致している。
【００７８】
メモリセル配列ブロック３１は、図１１に示すように、Ｙ方向に所定ピッチで複数積層されたメモリセル配列によって構成となっている。
【００７９】
メモリセル配列ブロック３１の各メモリセル配列は、Ｙ−Ｚ平面内で、Ｘ方向に延び、Ｚ方向に所定ピッチで配列された複数のビット線ＢＬと、Ｘ−Ｙ平面内で、Ｚ方向に延び、Ｘ方向に所定ピッチで配列された複数の柱状のワード線ＷＬと、これらビット線ＢＬ及びワード線ＷＬの各交差部に設けられたメモリセルＭＣとを有する。ここで、各メモリセル配列のビット線ＢＬの本数Ｍと、ワード線ＷＬの本数Ｎとは、第１の実施形態に係るメモリセル配列１１と同様、Ｍ２＜２Ｎｋの関係を有する。特に、Ｍ２よりもＮｋが十分大きい場合（Ｍ２≪Ｎｋ）、本実施形態のより大きな効果を得ることができる点については、第１の実施形態と同様である。なお、ワード線ＷＬ及びビット線ＢＬは、Ｙ方向に隣接する２つのメモリセル配列に共有されている。
【００８０】
また、奇数番目のメモリセル配列のワード線ＷＬ同士は、Ｘ−Ｙ平面内で、Ｙ方向に延び、Ｘ方向に所定ピッチで配列されたワード線接続線ＷＬＣＬ（行線接続線）で共通に接続されている。同様に、偶数番目のメモリセル配列のワード線ＷＬ同士もワード線接続線ＷＬＣＬで共通に接続されている。
【００８１】
このように、メモリセル配列のワード線ＷＬ方向を、Ｚ方向にすることによって、ビット線ＢＬの配列方向を、最も繰り返し形成が困難なシリコン基板５１の垂直方向に合わせることができ、これによって、チップ全体の最適化を図ることができる。
【００８２】
なお、第２の実施形態の場合、ワード線ＷＬは、ワード線接続線ＷＬＣＬによって共通に接続されているため、ビット線ＢＬ及びワード線ＷＬにおける電圧降下の他、ワード線接続線ＷＬＣＬにおける電圧降下も考慮する必要がある。しかし、ワード線接続線ＷＬＣＬは、メモリセル配列ブロック３１の外縁に配置可能であるため、膜厚を大きくする等の手段により、シート抵抗を小さくすることができる。その結果、ワード線接続線ＷＬＣＬによる影響を小さくすることができる。
【００８３】
第２の実施形態に係る半導体記憶装置の場合、ビット線ＢＬのシート抵抗に対するワード線接続線ＷＬＣＬのシート抵抗の比をｒと定義すると、第１の実施形態で必要とされたＭ２＜２Ｎｋの関係に加え、Ｌ２Ｍｒ＜２Ｎｋの関係が成り立っていれば、半選択セル電流ＩＨによる電圧降下を小さくすることができる。特に、Ｍ２≪２Ｎｋの関係が成立し、更に、Ｌ２Ｍｒ≪２Ｎｋの関係が成立している場合、半選択セル電流ＩＨによる電圧降下を無視することができる。
【００８４】
第２の実施形態によれば、第１の実施形態と同様に、縮小スケーリングが容易であるばかりでなく、第１の実施形態よりも更に高集積化を図ることができる。
【００８５】
例えば、図８に示す第１の実施形態において、Ｍ＝１ｋ個、Ｎ＝１６ｋ個、Ｌ＝８層とする半導体記憶装置を想定し、これと同じ記憶容量、同じ面積、同じ電圧降下となる半導体記憶装置を図１１に示す第２の実施形態に係る半導体記憶装置で実現したい場合、シート抵抗比ｒ＝０．２５、Ｍ＝８個、Ｎ＝１６ｋ個、Ｌ＝５１２個とすれば良い。
【００８６】
これは、図１１に示す第２の実施形態の場合、各ビット線ＢＬ、各ワード線ＷＬの両側にメモリセルＭＣを設けることができるためである。また、このように構成されたメモリセル配列ブロック３１を用いた場合、第１の実施形態と同様に、非選択ワード線電圧ＶＵＷを、選択ビット線電圧ＶＳＢに近づけることによって、半選択セル電流ＩＨによる電圧降下を無視することができる。
【００８７】
次に、メモリセル配列ブロック３１の製造工程を図１２〜図２０を参照しながら説明する。
【００８８】
始めに、図１２に示すように、シリコン基板１０１（半導体基板）の片面に、ＣＶＤ法を用いてＳｉＯ２からなる層間絶縁膜１０３と、高濃度不純物を含むシリコン（Ｓｉ）膜１０２を交互に積層する。このシリコン膜１０２は、後の加工工程を経て、図１１に示すビット線ＢＬになる。そのため、シリコン膜１０２は、シリコン基板１０１に垂直なＺ方向に形成されるビット線ＢＬの数に対応する数（図１１の場合、４層）だけ積層される。
【００８９】
続いて、図１３に示すように、絶縁膜１０４及び絶縁膜１０５を介してエッチングマスク１０６を積層する。エッチングマスク１０６上にレジストパターンをフォトエッチング工程を用いて形成する。このレジストパターンをマスクとして反応性イオンエッチングによりエッチングマスク１０６をパターニングする。エッチングマスク１０６は、Ｘ方向に延び、Ｙ方向に複数本が並ぶように形成される。
【００９０】
続いて、図１４に示すように、絶縁膜１０５及びエッチングマスク１０６上にマスク材を堆積した後、エッチバックを行う。このエッチバックにより、エッチングマスク１０６のＹ方向側壁に沿って延びる側壁マスク１０７を形成する。
【００９１】
続いて、図１５に示すように、エッチングマスク１０６及び側壁マスク１０７をマスクとして反応性イオンエッチングにより層間絶縁膜１０３及びシリコン膜１０２をエッチングする。このエッチングはシリコン基板１０１まで達し、シリコン基板１０１の表面が露出するまで行う。
【００９２】
続いて、図１６に示すように、エッチングにより露出したシリコン膜１０２の側面に抵抗変化材１０８を形成する。その後、抵抗変化材１０８間を埋め込むように、高濃度不純物を含むシリコン（Ｓｉ）膜１０９を堆積する。このシリコン膜１０９は、後の加工工程を経て、図１１に示すワード線ＷＬとなる。シリコン膜１０９は、シリコン基板１０１上にあらかじめ設けられている拡散層配線（図示せず）と接続する。
【００９３】
続いて、図１７に示すように、後のエッチング工程に用いるためのエッチングマスク１１０を抵抗変化剤１０８及びシリコン膜１０９上に堆積する。その後、ＣＭＰ（Ｃｈｅｍｉｃｃａｌ  Ｍａｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、エッチングマスク１１０、エッチングマスク１０６及び側壁マスク１０７を平坦化する。
【００９４】
次に、図１８に示すように、エッチングマスク１０６のみを除去する。その後、エッチングマスク１１０及び側壁マスク１０７をマスクとして反応性イオンエッチングにより層間絶縁膜１０３及びシリコン膜１０２をエッチングする。このエッチングは、最下層の層間絶縁膜１０３が残存し、シリコン基板１０１まで到達しないように行う。
【００９５】
続いて、図１９に示すように、エッチングにより露出したシリコン膜１０２の側面に抵抗変化材１１１を形成する。その後、抵抗変化材１１１間を埋め込むように、高濃度不純物を含むシリコン（Ｓｉ）膜１１２を堆積する。このシリコン膜１１２は、後の加工工程を経て、図１１に示すワード線ＷＬとなる。シリコン膜１１２は、最下層の層間絶縁膜１０３により拡散層配線が形成されているシリコン基板１０１とは絶縁分離されている。その後、ＣＭＰにより、シリコン膜１１２を平坦化するとともにエッチングマスク１０７を除去する。
【００９６】
最後に、図２０に示すように、全面に金属膜及びエッチングマスクを堆積した後、フォトエッチング工程を用いてエッチングマスク上にレジストパターンを形成する。このレジストパターンをマスクとして反応性イオンエッチングによりエッチングマスクをパターニングする。エッチングマスクは、Ｙ方向に伸び、Ｘ方向に複数本が並ぶように形成される。このエッチングマスクをマスクとして反応性イオンエッチングにより金属膜及びシリコン膜をエッチングする。このエッチングによりシリコン膜は、複数のワード線ＷＬがＸ方向に並ぶように分離される。また、エッチングされた金属配線１１３が図１１に示すワード線接続線ＷＬＣＬとなる。なお、金属配線１１３は、エッチングマスク１１０によりシリコン膜１０９とは絶縁分離されている。
【００９７】
以上の工程によって、図１１に示す半導体記憶装置を製造することができる。上述の製造方法でフォトエッチング工程を行う回数は２回であり、リソグラフィ工程コストの上昇を抑えることができる。また、シリコン膜１０２（ビット線ＢＬ）の間に交互に形成されるシリコン膜１０９（ワード線ＷＬ）及びシリコン膜１１２（ワード線ＷＬ）は、側壁マスク１０７の間に交互に形成されるエッチングマスク１０６、１１０をマスクとしてエッチングされた開口に形成される。もし、ワード線ＷＬを製造する際に複数回のフォトエッチング工程を行うとすると、位置あわせずれが生じやすく、製造されたワード線ＷＬ、メモリセルＭＣ等の性能がばらつくおそれがある。しかし、上述の製造方法によれば、側壁マスク１０７を除去せずワード線ＷＬの位置あわせがされるため、位置あわせずれや線幅のばらつきを抑制することができる。
【００９８】
以上、本実施形態によれば、第１の実施形態と同様の効果を得ることができるばかりでなく、第１の実施形態と比べ、更に高集積化を図ることができる半導体記憶装置を提供することができる。
【００９９】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１００】
１１・・・メモリセル配列、１２、３２・・・行デコーダ、１３・・・列デコーダ、１４、３４・・・上位ブロック、１５、３５・・・電源、３１・・・メモリセル配列ブロック、３３・・・列・層デコーダ、５１・・・シリコン基板、５２・・・ＣＭＯＳ回路、５３・・・メモリセル部を含む層、５４・・・メモリセル部、５５・・・入出力部、１０１・・・シリコン基板、１０２、１０９、１１２・・・シリコン膜、１０３・・・層間絶縁膜、１０４、１０５・・・絶縁膜、１０６、１１０・・・エッチングマスク、１０７・・・側壁マスク、１０８、１１１・・・抵抗変化剤、１１３・・・金属配線。
【図１】
0005426581.tif 000010
【図２】
0005426581.tif 000011
【図３】
0005426581.tif 000012
【図４】
0005426581.tif 000013
【図５】
0005426581.tif 000014
【図６】
0005426581.tif 000015
【図７】
0005426581.tif 000016
【図８】
0005426581.tif 000017
【図９】
0005426581.tif 000018
【図１０】
0005426581.tif 000019
【図１１】
0005426581.tif 000020
【図１２】
0005426581.tif 000021
【図１３】
0005426581.tif 000022
【図１４】
0005426581.tif 000023
【図１５】
0005426581.tif 000024
【図１６】
0005426581.tif 000025
【図１７】
0005426581.tif 000026
【図１８】
0005426581.tif 000027
【図１９】
0005426581.tif 000028
【図２０】
0005426581.tif 000029
【図２１】
0005426581.tif 000030