(57)【特許請求の範囲】
【請求項１】
複数のメモリセルキャパシタを含むメモリアレイを備えたメモリ回路であって、
前記複数のメモリセルキャパシタのそれぞれが、記憶ノード電極、キャパシタ誘電領域、及びセル電極を含んでおり、
前記セル電極は前記メモリアレイ内の前記複数のメモリセルキャパシタのうちの少なくとも一部のメモリセルキャパシタに共有され、
前記メモリアレイ内の前記セル電極は、元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうちの少なくとも１種を含む金属導体層を含んでおり、
前記金属導体層上にポリシリコン層が形成されており、
前記金属導体層と前記ポリシリコン層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極上に形成されており、
前記金属導体層は、前記複数のメモリセルキャパシタのうちの少なくとも一部のメモリセルキャパシタの前記記憶ノード電極においては、当該記憶ノード電極の一部の上のみに重なり合っており、
前記ポリシリコン層は、前記セル電極の導電部を構成しないように、導電ドープされていない、ことを特徴とするメモリ回路。
【請求項２】
前記金属導体層は元素タングステンを含んでいることを特徴とする請求項１記載のメモリ回路。
【請求項３】
前記金属導体層はケイ化タングステンを含んでいることを特徴とする請求項１記載のメモリ回路。
【請求項４】
前記金属導体層は窒化タングステンを含んでいることを特徴とする請求項１記載のメモリ回路。
【請求項５】
前記金属導体層はタングステン合金を含んでいることを特徴とする請求項１記載のメモリ回路。
【請求項６】
前記金属導体層は、元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうちの少なくとも２種を含んでいることを特徴とする請求項１記載のメモリ回路。
【請求項７】
前記ポリシリコン層は、前記金属導体層の上に接触して形成されていることを特徴とする請求項１記載のメモリ回路。
【請求項８】
前記キャパシタ誘電領域は、酸化アルミニウムまたは酸化ハフニウムの少なくとも一方を含んでいることを特徴とする請求項１記載のメモリ回路。
【請求項９】
前記セル電極は、前記金属導体層に加え、前記金属導体層とは組成が異なる導電性金属窒化物層を含んでいることを特徴とする請求項１記載のメモリ回路。
【請求項１０】
前記ポリシリコン層は、前記導電性金属窒化物層の上に接触して形成されていることを特徴とする請求項９記載のメモリ回路。
【請求項１１】
複数のメモリセルキャパシタを含むメモリアレイを備えたメモリ回路であって、
前記複数のメモリセルキャパシタのそれぞれが、記憶ノード電極、キャパシタ誘電領域、及びセル電極を含んでおり、
前記セル電極は前記メモリアレイ内の前記複数のメモリセルキャパシタのうちの少なくとも一部のメモリセルキャパシタに共有され、
前記メモリアレイ内の前記セル電極は、元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうちの少なくとも１種を含む金属導体層を含んでおり、
前記セル電極は、前記金属導体層に加え、該金属導体層とは組成が異なる導電性金属窒化物層を含んでおり、
前記金属導体層上と前記導電性金属窒化物層上にポリシリコン層が形成されており、
前記金属導体層と前記ポリシリコン層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極上に形成されており、
前記金属導体層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極においては、当該記憶ノード電極の一部の上のみに重なり合っており、
前記ポリシリコン層は、前記導電性金属窒化物層と前記金属導体層の上に、前記金属導体層と接触し且つ前記導電性金属窒化物層とは随意に接触して形成されている、ことを特徴とするメモリ回路。
【請求項１２】
前記ポリシリコン層は、少なくとも前記メモリアレイ内の前記導電性金属窒化物層と共に横方向に延びていることを特徴とする請求項１１記載のメモリ回路。
【請求項１３】
前記記憶ノード電極は導電性金属窒化物を含んでおり、前記キャパシタ誘電領域は酸化アルミニウムまたは酸化ハフニウムの少なくとも一方を含んでいることを特徴とする請求項１１記載のメモリ回路。
【請求項１４】
ＤＲＡＭ回路を含んでいることを特徴とする請求項１１記載のメモリ回路。
【請求項１５】
複数のメモリセルキャパシタを含むメモリアレイを備えたメモリ回路であって、
前記複数のメモリセルキャパシタのそれぞれが、記憶ノード電極、キャパシタ誘電領域、及びセル電極を含んでおり、
前記セル電極は、前記メモリアレイ内の前記複数のメモリセルキャパシタのうちの少なくとも一部のメモリセルキャパシタに共有され、
前記メモリアレイ内の前記セル電極は、元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうちの少なくとも１種を含む金属導体層を含んでおり、
前記金属導体層上にポリシリコン層が形成されており、
前記金属導体層と前記ポリシリコン層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極上に形成されており、
前記金属導体層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極のそれぞれの一部の上のみに重なり合っている、ことを特徴とするメモリ回路。
【請求項１６】
複数のメモリセルキャパシタを含むメモリアレイを備えたメモリ回路であって、
前記複数のメモリセルキャパシタのそれぞれが、記憶ノード電極、キャパシタ誘電領域、及びセル電極を含んでおり、
前記セル電極は、前記メモリアレイ内の前記複数のメモリセルキャパシタのうちの少なくとも一部のメモリセルキャパシタに共有され、
前記メモリアレイ内の前記セル電極は、元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうちの少なくとも１種を含む金属導体層を含んでおり、
前記金属導体層上にポリシリコン層が形成されており、
前記金属導体層と前記ポリシリコン層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極上に形成されており、
前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極は容器形状部を含んでおり、
前記金属導体層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極のそれぞれの一部の上にのみ重なり合っている、ことを特徴とするメモリ回路。
【請求項１７】
前記ポリシリコン層は前記容器形状部の残余容積部分を満たしていることを特徴とする請求項１６記載のメモリ回路。
【請求項１８】
複数のメモリセルキャパシタを含むメモリアレイを備えたメモリ回路であって、
前記複数のメモリセルキャパシタのそれぞれが、記憶ノード電極、キャパシタ誘電領域、及びセル電極を含んでおり、
前記セル電極は、前記メモリアレイ内の前記複数のメモリセルキャパシタのうちの少なくとも一部のメモリセルキャパシタに共有され、
前記メモリアレイ内の前記セル電極は、
導電性金属窒化物層と、
元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうちの少なくとも１種を含む金属導体層であって、前記導電性金属窒化物層とは組成が異なる金属導体層と、
を含んでおり、
前記導電性金属窒化物層と前記金属導体層の両者の上にポリシリコン層が形成されており、
前記導電性金属窒化物層、前記金属導体層、及び前記ポリシリコン層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極上に形成されており、
前記金属導体層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極の少なくとも一部においては、当該記憶ノード電極の一部の上のみに重なり合っており、
前記ポリシリコン層は、前記セル電極の導電部を構成しないように、導電ドープされていない、ことを特徴とするメモリ回路。
【請求項１９】
前記ポリシリコン層は、少なくとも前記メモリアレイ内の前記導電性金属窒化物層と共に横方向に延びていることを特徴とする請求項１８記載のメモリ回路。
【請求項２０】
前記金属導体層は前記導電性金属窒化物層上に形成されていることを特徴とする請求項１８記載のメモリ回路。
【請求項２１】
前記金属導体層は前記導電性金属窒化物層上に接触して形成されていることを特徴とする請求項２０記載のメモリ回路。
【請求項２２】
前記導電性金属窒化物層は前記金属導体層上に形成されていることを特徴とする請求項１８記載のメモリ回路。
【請求項２３】
前記導電性金属窒化物層は前記金属導体層上に接触して形成されていることを特徴とする請求項２２記載のメモリ回路。
【請求項２４】
前記ポリシリコン層は、前記導電性金属窒化物層及び前記金属導体層のうちの少なくとも一方の上に接触して形成されていることを特徴とする請求項１８記載のメモリ回路。
【請求項２５】
前記ポリシリコン層は前記導電性金属窒化物層の上に接触して形成されていることを特徴とする請求項２４記載のメモリ回路。
【請求項２６】
前記ポリシリコン層は前記金属導体層の上に接触して形成されていることを特徴とする請求項２４記載のメモリ回路。
【請求項２７】
複数のメモリセルキャパシタを含むメモリアレイを備えたメモリ回路であって、
前記複数のメモリセルキャパシタのそれぞれが、記憶ノード電極、キャパシタ誘電領域、及びセル電極を含んでおり、
前記セル電極は、前記メモリアレイ内の前記複数のメモリセルキャパシタのうちの少なくとも一部のメモリセルキャパシタに共有され、
前記メモリアレイ内の前記セル電極は、
導電性金属窒化物層と、
元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうちの少なくとも１種を含む金属導体層であって、前記導電性金属窒化物層とは組成が異なる金属導体層と、
を含んでおり、
前記導電性金属窒化物層と前記金属導体層の両者の上にポリシリコン層が形成されており、
前記導電性金属窒化物層、前記金属導体層、及び前記ポリシリコン層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極上に形成されており、
前記金属導体層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極の少なくとも一部においては、当該記憶ノード電極の一部の上のみに重なり合っており、
前記ポリシリコン層は、前記導電性金属窒化物層及び前記金属導体層の両者の上に接触して形成されている、ことを特徴とするメモリ回路。
【請求項２８】
前記ポリシリコン層は、前記導電性金属窒化物層及び前記金属導体層のいずれか一方のみの上に接触して形成されていることを特徴とする請求項２７記載のメモリ回路。
【請求項２９】
前記ポリシリコン層は前記導電性金属窒化物層の上に接触して形成されていることを特徴とする請求項２８記載のメモリ回路。
【請求項３０】
前記ポリシリコン層は前記金属導体層の上に接触して形成されていることを特徴とする請求項２８記載のメモリ回路。
【請求項３１】
前記金属導体層は元素タングステンを含んでいることを特徴とする請求項２７記載のメモリ回路。
【請求項３２】
前記金属導体層はケイ化タングステンを含んでいることを特徴とする請求項２７記載のメモリ回路。
【請求項３３】
前記金属導体層は窒化タングステンを含んでいることを特徴とする請求項２７記載のメモリ回路。
【請求項３４】
前記金属導体層はタングステン合金を含んでいることを特徴とする請求項２７記載のメモリ回路。
【請求項３５】
前記金属導体層は、元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうちの少なくとも２種以上を含んでいることを特徴とする請求項２７記載のメモリ回路。
【請求項３６】
前記ポリシリコン層は、少なくとも前記メモリアレイ内の前記導電性金属窒化物層と共に横方向に延びていることを特徴とする請求項２７記載のメモリ回路。
【請求項３７】
複数のメモリセルキャパシタを含むメモリアレイを備えたメモリ回路であって、
前記複数のメモリセルキャパシタのそれぞれが、記憶ノード電極、キャパシタ誘電領域、及びセル電極を含んでおり、
前記セル電極は、前記メモリアレイ内の前記複数のメモリセルキャパシタのうちの少なくとも一部のメモリセルキャパシタに共有され、
前記メモリアレイ内の前記セル電極は、
導電性金属窒化物層と、
元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうちの少なくとも１種を含む金属導体層であって、前記導電性金属窒化物層とは組成が異なる金属導体層と、
を含んでおり、
前記導電性金属窒化物層と前記金属導体層の両者の上にポリシリコン層が形成されており、
前記導電性金属窒化物層、前記金属導体層、及び前記ポリシリコン層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極上に形成されており、
前記金属導体層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極のそれぞれの一部の上にのみ重なり合っている、ことを特徴とするメモリ回路。
【請求項３８】
前記金属導体層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極の各々の全ての上に形成されていることを特徴とする請求項３７記載のメモリ回路。
【請求項３９】
前記金属導体層は前記導電性金属窒化物層上に形成され、
前記導電性金属窒化物層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極の各々の全ての上に形成されていることを特徴とする請求項３７記載のメモリ回路。
【請求項４０】
複数のメモリセルキャパシタを含むメモリアレイを備えたメモリ回路であって、
前記複数のメモリセルキャパシタのそれぞれが、記憶ノード電極、キャパシタ誘電領域、及びセル電極を含んでおり、
前記セル電極は、前記メモリアレイ内の前記複数のメモリセルキャパシタのうちの少なくとも一部のメモリセルキャパシタに共有され、
前記メモリアレイ内の前記セル電極は、
導電性金属窒化物層と、
元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうちの少なくとも１種を含む金属導体層であって、前記導電性金属窒化物層とは組成が異なる金属導体層と、
を含んでおり、
前記導電性金属窒化物層と前記金属導体層の両者の上にポリシリコン層が形成されており、
前記導電性金属窒化物層、前記金属導体層、及び前記ポリシリコン層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極上に形成されており、
前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極は容器形状部を含んでおり、
前記金属導体層は、前記複数のメモリセルキャパシタの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極の各容器形状部の一部の上にのみ重なり合っている、ことを特徴とするメモリ回路。
【請求項４１】
前記導電性金属窒化物層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極の各々の全ての上に形成されていることを特徴とする請求項４０記載のメモリ回路。
【請求項４２】
前記金属導体層は前記導電性金属窒化物層上に形成され、
前記導電性金属窒化物層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極の各々の全ての上に形成されていることを特徴とする請求項４０記載のメモリ回路。
【請求項４３】
前記ポリシリコン層は前記容器形状部の残余容積部分を満たしていることを特徴とする請求項４０記載のメモリ回路。
【請求項４４】
ＤＲＡＭ回路を含んでいることを特徴とする請求項４０記載のメモリ回路。
【請求項４５】
複数のメモリセルキャパシタを含むメモリアレイを備えたメモリ回路であって、
前記複数のメモリセルキャパシタのそれぞれが、記憶ノード電極、キャパシタ誘電領域、及びセル電極を含んでおり、
前記セル電極は、前記メモリアレイ内の前記複数のメモリセルキャパシタのうちの少なくとも一部のメモリセルキャパシタに共有され、
前記記憶ノード電極は、容器形状であり、かつ、絶縁性のケイ酸塩ガラス内に形成された容器開口部内に形成されており、
前記メモリアレイ内の前記セル電極は、
容器形状を有した導電性金属窒化物層と、
前記導電性金属窒化物層上に接触して形成された金属導体層であって、前記導電性金属窒化物層とは組成が異なる、元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうちの少なくとも１種を含む金属導体層と、
を含んでおり、
前記金属導体層及び前記導電性金属窒化物層の両者の上に接触してポリシリコン層が形成されており、
前記導電性金属窒化物層、前記金属導体層、及び前記ポリシリコン層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極上に形成されており、
前記金属導体層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極の少なくとも一部においては、当該記憶ノード電極の一部の上にのみ重なり合っており、
前記ポリシリコン層は前記記憶ノード電極の容器形状部の残余容積部分を満たしている、ことを特徴とするメモリ回路。
【請求項４６】
前記金属導体層は元素タングステンを含んでいることを特徴とする請求項４５記載のメモリ回路。
【請求項４７】
前記金属導体層はケイ化タングステンを含んでいることを特徴とする請求項４５記載のメモリ回路。
【請求項４８】
前記金属導体層は窒化タングステンを含んでいることを特徴とする請求項４５記載のメモリ回路。
【請求項４９】
前記金属導体層はタングステン合金を含んでいることを特徴とする請求項４５記載のメモリ回路。
【請求項５０】
前記金属導体層は、元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうちの少なくとも２種以上を含んでいることを特徴とする請求項４５記載のメモリ回路。
【請求項５１】
前記ポリシリコン層は導電ドープされていることを特徴とする請求項４５記載のメモリ回路。
【請求項５２】
前記ポリシリコン層は導電ドープされていないことを特徴とする請求項４５記載のメモリ回路。
【請求項５３】
複数のメモリセルキャパシタを含むメモリアレイを備えたメモリ回路であって、
前記複数のメモリセルキャパシタのそれぞれが、記憶ノード電極、キャパシタ誘電領域、及びセル電極を含んでおり、
前記セル電極は、前記メモリアレイ内の前記複数のメモリセルキャパシタのうちの少なくとも一部のメモリセルキャパシタに共有され、
前記記憶ノード電極は、容器形状であり、かつ、絶縁性のケイ酸塩ガラス内に形成された容器開口部内に形成されており、
前記メモリアレイ内の前記セル電極は、
容器形状を有した導電性金属窒化物層と、
前記導電性金属窒化物層上に接触して形成された金属導体層であって、前記導電性金属窒化物層とは組成が異なる、元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうち少なくとも１種を含む金属導体層と、
を含んでおり、
前記金属導体層の上に接触してポリシリコン層が形成されており、
前記導電性金属窒化物層、前記金属導体層、及び前記ポリシリコン層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極上に形成されており、
前記金属導体層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極の少なくとも一部においては、当該記憶ノード電極の一部の上のみに重なり合っており、
前記ポリシリコン層は前記記憶ノード電極の容器形状部の残余容積部分を満たし、
前記ポリシリコン層は前記セル電極の導電部を構成しない、ことを特徴とするメモリ回路。
【請求項５４】
前記ポリシリコン層は、少なくとも前記メモリアレイ内の前記導電性金属窒化物層と共に横方向に延びていることを特徴とする請求項５３記載のメモリ回路。
【請求項５５】
複数のメモリセルキャパシタを含むメモリアレイを備えたメモリ回路であって、
前記複数のメモリセルキャパシタのそれぞれが、記憶ノード電極、キャパシタ誘電領域、及びセル電極を含んでおり、
前記セル電極は、前記メモリアレイ内の前記複数のメモリセルキャパシタのうちの少なくとも一部のメモリセルキャパシタに共有され、
前記記憶ノード電極は、容器形状であり、かつ、絶縁性のケイ酸塩ガラス内に形成された容器開口部内に形成されており、
前記メモリアレイ内の前記セル電極は、
容器形状を有した導電性金属窒化物層と、
前記導電性金属窒化物層上に接触して形成された金属導体層であって、前記導電性金属窒化物層とは組成が異なる、元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうちの少なくとも１種を含む金属導体層と、
を含んでおり、
前記金属導体層の上に接触してポリシリコン層が形成されており、
前記導電性金属窒化物層、前記金属導体層、及び前記ポリシリコン層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極上に形成されており、
前記ポリシリコン層は前記記憶ノード電極の容器形状部の残余容積部分を満たし、
前記金属導体層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタのそれぞれの一部の上のみに重なり合っている、ことを特徴とするメモリ回路。
【請求項５６】
複数のメモリセルキャパシタを含むメモリアレイを備えたメモリ回路であって、
前記複数のメモリセルキャパシタのそれぞれが、記憶ノード電極、キャパシタ誘電領域、及びセル電極を含んでおり、
前記セル電極は、前記メモリアレイ内の前記複数のメモリセルキャパシタのうちの少なくとも一部のメモリセルキャパシタに共有され、
前記記憶ノード電極は、容器形状であり、かつ、絶縁性のケイ酸塩ガラス内に形成された容器開口部内に形成されており、
前記メモリアレイ内の前記セル電極は、
容器形状を有した導電性金属窒化物層と、
前記導電性金属窒化物層上に接触して形成された金属導体層であって、前記導電性金属窒化物層とは組成が異なる、元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうちの少なくとも１種を含む金属導体層と、
を含んでおり、
前記金属導体層の上に接触してポリシリコン層が形成されており、
前記導電性金属窒化物層、前記金属導体層、及び前記ポリシリコン層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極上に形成されており、
前記金属導体層は、前記複数のメモリセルキャパシタのうちの前記少なくとも一部のメモリセルキャパシタの前記記憶ノード電極の少なくとも一部においては、当該記憶ノード電極の一部の上のみに重なり合っており、
前記ポリシリコン層は前記記憶ノード電極の容器形状部の残余容積部分を満たし、
前記ポリシリコン層は、少なくとも前記メモリアレイ内の前記導電性金属窒化物層と共に横方向に延びていることを特徴とするメモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ回路に関する。
【背景技術】
【０００２】
多数の異なるタイプのメモリ集積回路が存在する。その回路の一部はキャパシタ（コンデンサ）のメモリアレイ（サブアレイの概念を含む）内に受領された複数のメモリセルキャパシタを利用する。個々のキャパシタは記憶ノード電極、セル電極及びそれら両者間に受領されるキャパシタ誘電領域を含んでいる。
【０００３】
また一部のメモリ回路において、セル電極はメモリアレイ内のキャパシタで共有される。例えば、１つのそのようなメモリ回路はダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。一方、製造されるメモリセルキャパシタは、スタック型、トレンチ型、平面型等の多様な形状で提供され、容器型あるいはカップ型に形成された少なくもそれらのキャパシタ記憶ノードを有したメモリセルキャパシタを含む。
【０００４】
１従来のメモリセルキャパシタは窒化チタンの記憶ノード電極を含み、酸化アルミニウムと酸化ハフニウムの一方または組み合わせを含んだキャパシタ誘電領域を備えている。他方のセル電極は３種の材料、すなわち、キャパシタ誘電領域上に受領される窒化チタン層、窒化チタン上に受領される導電ドープされたポリシリコン、並びにそのポリシリコン上に導電的に受領されるケイ化タングステンである。窒化チタンは容器開口部内への堆積中のその非常に広い工程適用範囲と、その内部で記憶ノード容器開口部が典型的に形成されるドープされたケイ酸塩ガラスに良好な接着及びバリア層を提供する理由により利用される。堆積処理中にポリシリコンは良好なコンフォーマル工程適用範囲、並びに部分的に酸化バリアとしての機能をも提供する。
【０００５】
さらに、その導電セル電極層は典型的にはメモリアレイの周辺回路の導電コンポーネントまたは導電コンポーネント部分の製造に利用される。そのようなコンポーネントのポリシリコンはメモリアレイの周辺回路のそれら導電材料へのコンタクトのエッチング加工に対して良好なエッチングストップ機能を提供する。ケイ化タングステンはポリシリコン上に利用される。なぜなら、その導電性が導電ドープされたポリシリコンの導電性よりも相当に高いからである。ケイ化タングステンは典型的には蒸着される。
【０００６】
典型的な上記従来技術のメモリセルキャパシタは、キャパシタ誘電領域上の全トレンチを被覆する連続層の形態でセル電極の窒化チタンを含む。続いて導電ドープされたポリシリコン層は容器の残余容積部分を完全に満たし、アレイの全容器と相互接続する。ケイ化タングステンはその上に受領され、容器内には受領されない。このセルプレート層への導電コンタクトは典型的にはメモリアレイの外部に形成され、典型的にはセル電極を全アレイの共通電位にする。
【０００７】
酸化アルミニウム及び/又は酸化ハフニウムの利用は、その後の基板露出可能温度を制限する傾向にある。特に、典型的な上限温度は７００℃である。ホウ燐ケイ酸ガラス（ＢＰＳＧ）は典型的には層間/レベル間誘電体であり、通常は酸化アルミニウム及び/又は酸化ハフニウムの堆積処理前後に堆積される。ＢＰＳＧは通常はその堆積後に急速熱処理及び炉アニーリング処理される。これは典型的には８００℃以上で行われる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このような高温処理はポリシリコン内で不純物ドーパントを増強する導電性の活性化を促し、ドープされたポリシリコンの導電性を大幅に増強する。しかし、酸化アルミニウム及び/又は酸化ハフニウム堆積後、現状の７００℃の温度制限では、ＢＰＳＧは炉アニーリングあるいは急速熱処理を経ずに堆積される。この結果、望むポリシリコンのドーパント活性は得られず、ポリシリコンは抵抗性が高くなる。
【０００９】
本発明は上記の問題を解決することを目的としたが、それには限定されない。本発明の範囲は本明細書の請求の範囲で定義されたものである。
【課題を解決するための手段】
【００１０】
本発明はメモリ回路を含む。１実施態様ではメモリ回路は、複数のメモリセルキャパシタ（コンデンサ）を含んだメモリアレイを含む。個々のキャパシタは記憶ノード電極、キャパシタ誘電領域、及びセル電極を含む。セル電極はメモリアレイ内の複数のメモリセルキャパシタの少なくとも一部に共有される。メモリアレイ内のセル電極は、元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうち少なくとも１種を含んだ金属導体層を含む。ポリシリコンは金属導体層上に受領される。金属導体層とポリシリコンは複数のメモリセルキャパシタの少なくとも一部の記憶ノード電極上に受領される。
【００１１】
他の特徴と実施態様も本発明の想定内である。
【発明を実施するための最良の形態】
【００１２】
まず、半導体基板構成部分１０を含んだ好適なメモリ回路、例えば、ＤＲＡＭ回路を図１と図２を利用して解説する。ここで“半導体基板”とは半導体ウェハ等のバルク半導体材料や半導体材料層等を含んだ構造物のことである。
【００１３】
基板とは上述の半導体基板等の支持構造体である。基板構成部分１０はトレンチ絶縁領域１４をその上に有したバルク単結晶シリコン１２を含んでいる。もちろん、別な半導体（例えば、ＳＯＩ構造の半導体）基板も本発明の想定内である。
【００１４】
１実施例による図示のメモリ回路は２つのメモリセルのＤＲＡＭ回路及び特に埋設デジット線ＤＲＡＭ回路を図示する。しかし、複数のメモリセルキャパシタを含むメモリアレイを少なくともいくつか含むどのようなメモリ回路でも本発明の想定範囲内である。基板構成部分１０は複数のキャパシタを含むメモリアレイの一部を図示する。
【００１５】
そのうちの２つであるキャパシタ１６と１８が示されている。ペアのワード線２０と２２が半導体材料１２上に受領されている。また、ゲート誘電層２４、その上に受領された導電ドープされたポリシリコン層２６、その上に受領されたさらに導電性が高い耐熱金属あるいは耐熱金属ケイ酸塩層２８及び金属ケイ酸塩層２８上に受領された絶縁キャップ３０（すなわち、窒化ケイ素）が提供されている。
【００１６】
異方エッチング加工された側壁スペーサ３２がワード線２０と２２の側壁を絶縁している。導電拡散領域３４、３６及び３８は半導体材料１２内に提供されている。拡散領域３６はワード線２０と２２の間に受領され、これら２つのメモリセルのための共通ビットノード/ジャンクションを形成している。拡散領域３４と３８はそれぞれワード線２０と２２の横外側で受領され、図示された２つのメモリセルのための記憶ノードジャンクションを含んでいる。
【００１７】
本実施例では絶縁材料４０はワード線２０と２２を含んだ基板１２上に形成されている。好適材料には二酸化ケイ素が含まれ、最も好適にはＢＰＳＧ等の絶縁ケイ酸塩ガラスや燐ケイ酸塩ガラス（ＰＳＧ）のごとき絶縁ケイ酸塩ガラスが含まれる。この好適実施例では、材料４０は典型的には複数のステップで堆積される。
【００１８】
導電コンタクトまたはプラグ４２、４３及び４４は材料４０内に受領され、それぞれ拡散領域３４、３６及び３８に延びているように図示されている。そのような導電コンタクトには導電材料、例えば導電ドープされたポリシリコン、窒化チタン及びケイ化チタンが含まれる。材料４２、４３及び４４は互いに同じであっても異なっていてもよい。例えば、それら導電コンタクトは、ＢＰＳＧの堆積が後に続く非ドープの二酸化ケイ素の当初堆積後に形成されるコンタクト開口部内に形成できる。図１と図２はこの実施例のメモリ回路に関する埋設デジット線４６も図示する。
【００１９】
個々のキャパシタ１６と１８は、記憶ノード電極４８、キャパシタ誘電領域５０、及びセル電極５２を含む。セル電極５２はメモリアレイ内の複数のメモリセルキャパシタの少なくとも一部に共有され、図２はメモリアレイ１５内でメモリセルキャパシタ１６と１８によって共有されるセル電極５２を図示している。
【００２０】
実施例の好適記憶ノード電極材料は導電性金属窒化物、例えば、窒化チタンである。そのような電極は、導電性金属窒化物を含んだり、導電性金属窒化物で成る。別例の導電性金属窒化物には窒化タングステン、窒化チタンホウ素、及び窒化タンタルが含まれる。記憶ノード４８の好適な厚み範囲は５０オングストロムから１００オングストロムである。本実施例では記憶ノード電極４８は容器形状部を含む。さらに１好適実施例ではそのような容器形状部の記憶ノード電極は、図示の例示材料４０のごとき絶縁ケイ酸塩ガラス内で形成された容器開口部内に受領される。
【００２１】
１実施例によるキャパシタ誘電領域５０は酸化アルミニウムと酸化ハフニウムの少なくとも１方を含んでいる。例えば、さらなる好適な誘電体は酸化タンタル、タンタル酸塩、チタン酸塩及びチタン酸塩バリウムストロンチウム等の酸化物‐窒化物‐酸化物（ＯＮＯ）を含んでいる。
【００２２】
図示の好適実施例では、セル電極５２は導電性金属窒化物層５４と、元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうち少なくとも１種を含んだ金属導体層５６を含んでおり、金属導体層は導電性金属窒化物層５４とは組成が異なる。
【００２３】
タングステン合金の例にはチタンタングステンがある。図示の例では、金属導体層５６は導電性金属窒化物層５４上に受領される（及び層上とは図示の如く少なくとも一部の物理的接触関係にあることを指す）。しかしながらさほど好ましくない例ではあるが、本発明は導電性金属窒化物層５４が金属導体層上に受領される逆の状態も想定している。
【００２４】
いずれにしろ、好適な導電性金属窒化物層５４とは好適な記憶ノード材料との関連で前述したものである。導電性金属窒化物層５４の好適な厚み範囲の例は１００オングストロムから３００オングストロムであり、２００オングストロムが特に好例である。
【００２５】
金属導体層５６は、背景技術で説明した従来技術としての複数のメモリセルキャパシタの全記憶ノード電極４８（図示せず）上に受領されてもよい。あるいは図示の如く、金属導体層５６はキャパシタ１６と１８のそれぞれの記憶ノード電極４８の一部にのみ受領される。例として、金属導体層５６は図示の容器形状部のベースの記憶ノード４８の中央部６０上では受領されていない。
【００２６】
さらに好適には、図示のごとく、導電性金属窒化物層５４は複数のメモリセルキャパシタの少なくとも一部である全記憶ノード電極４８上に受領されており、層５４はキャパシタ１６と１８の全記憶ノード電極４８上に受領される。金属導体層５６の好適な厚み範囲の例は１００オングストロムから１０００オングストロムである。
【００２７】
図示の好適実施例では、ポリシリコン６２は導電性金属窒化物層５４と金属導体層５６両者上で受領されており、導電性金属窒化物層５４、金属導体層５６及びポリシリコン６２はメモリセルキャパシタ１６と１８の記憶ノード電極４８上に受領される。さらに別の好適実施例では、金属導体層５６が導電性金属窒化物層５４上に受領され、ポリシリコン６２は金属導体層５６の元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうち少なくとも１種上に受領される。
【００２８】
さらに図示の実施例では、特に記憶ノード電極４８の一部上にのみ金属導体層５６が受領される場合、ポリシリコン６２は導電性金属窒化物層５４上にも受領される。金属導体層５６が、複数のメモリセルキャパシタの全記憶ノード電極４８上に受領される場合、ポリシリコン６２は導電性金属窒化物層か金属導体層の１方のみの上に受領されてもよい。
【００２９】
いずれにしろポリシリコン６２の好適な厚み範囲の例は５０オングストロムから６００オングストロムであり、好適には図示の記憶ノードの容器形状部の残余容積部分を満たす。さらに、図示の好適実施例では、ポリシリコン６２は図２で示すごとく、少なくともメモリアレイ１５内で導電性金属窒化物５４と共に横方向に延びている。
【００３０】
ポリシリコン６２は導電性増強不純物で導電ドープされてもよく、それによって例えばポリシリコンは有効導電部すなわちセル電極部を含むことができる。あるいは例えば、ポリシリコンをセル電極の導電部を含むように効果的に導電化させるには不十分な程度に導電性増強不純物でドープしてもよく、１例ではいかなる導電性増強不純物でも導電ドープされない。
【００３１】
いずれにしろ本発明は、導電性金属窒化物層５４の存在、非存在に関係なく、金属導体層５６上に受領される（それぞれの記憶ノード電極上で、図示のごとく部分的にまたは図示していないが全体的に）ポリシリコンも想定している。しかしながら、図２の実施例のように好適には導電性金属窒化物層が存在しており、金属導体層５６は導電性金属窒化物層５４上に受領される。
【００３２】
例として本発明は、元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうち少なくとも２種以上を含んだ金属導体層を想定している。例として、図３は半導体ウェハ構成部１０ａの別実施例を示している。第１実施例からの符号を利用して、異なる部分には“ａ”を付加するか、別の符合で示している。図３は、元素タングステン、タングステン合金、ケイ化タングステン、及び窒化タングステンのうち少なくとも２種を含んでいる２つの層５５と５７で成る金属導体層５６ａを含んだセル電極５２を示している。その他の好適特徴は上述した通りであり、これらの層のうち３種または４種（他の層をさらに利用する場合を含む）を利用することもできる。
【００３３】
従来技術のポリシリコンの利用は上述のごとく誘電漏洩を低減させることが判明しており、図示のキャパシタの形成後のプロセス中に、ポリシリコンがストレスバッファを提供するか、窒化チタンとケイ化タングステンの酸化を妨害すると考えられる。
【図面の簡単な説明】
【００３４】
【図１】図１は本発明の１実施例による半導体ウェハ構成部の一部の概略平面図である。
【図２】図２は図１の２−２線に沿った概略断面図である。
【図３】図３は図２の実施例のさらに別実施例である。
【図１】
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【図２】
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【図３】
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