(57)【特許請求の範囲】
【請求項１】
Ｄ／Ａ変換器と、該Ｄ／Ａ変換器の周辺回路とを備えたＤ／Ａ変換装置であって、
前記周辺回路は、前記Ｄ／Ａ変換器の出力を所望の形態のアナログ量に変換するＡ／Ａ変換回路と、該Ａ／Ａ変換回路の出力を２−ｋ（ｎは自然数、ｋは１以上かつｎ以下の整数）に減衰する減衰回路と、標準信号源とを備えており、
前記Ｄ／Ａ変換器は、
該Ｄ／Ａ変換器の入力ディジタル信号を上位のｎビットと下位のｍビットとに分け（ｎ、ｍは自然数）、ｍ＋１桁相当の出力用信号源と切り替えスイッチとからなるセグメントを２ｎ−１個持つ構造のｎビットのＤ／Ａ変換を行う上位Ｄ／Ａ変換回路、及びｍビットのＤ／Ａ変換を行う下位Ｄ／Ａ変換回路を有するＤ／Ａ変換基本部と、
前記Ｄ／Ａ変換基本部の各出力用信号源に対応して、当該出力信号を調整する補正用Ｄ／Ａ変換器、及び該補正用Ｄ／Ａ変換器の出力を所望の形態のアナログ信号に変換する回路から構成する補正部と、
前記Ａ／Ａ変換回路の出力と、前記減衰回路の出力と、前記標準信号源の出力の中から２つの信号を時分割制御にて選択し、該選択した２信号の差を交流増幅して大小判定する判定部と、
前記Ｄ／Ａ変換基本部と前記補正部の前記補正用Ｄ／Ａ変換器とに制御用ビットパターンを与え、前記判定部の判定出力に従い、前記判定部の差信号を極小にする制御部とを備えており、
該Ｄ／Ａ変換器は、さらに、
前記標準信号源の値を、前記Ｄ／Ａ変換基本部のｎ桁出力を入力する前記Ａ／Ａ変換回路の出力に相当する期待値とし、前記上位Ｄ／Ａ変換回路を構成する２ｎ−１個の出力用信号源それぞれの出力を、前記Ａ／Ａ変換回路へ入力し、当該出力が前記標準信号源に等しくなるように、前記上位Ｄ／Ａ変換回路出力に対応する前記補正部を制御し、前記上位Ｄ／Ａ変換回路の全セグメントの出力用信号源の補正制御を行うように構成されており、
ある桁出力のＡ／Ａ変換した値を２−ｋに減衰した値は、前記ある桁よりｋ桁下位の出力をＡ／Ａ変換した値に等しい関係により、前記補正制御を実施した前記Ｄ／Ａ変換基本部の出力を前記Ａ／Ａ変換回路に入力し、当該出力を入力した前記減衰回路の出力と、補正制御が未実施の前記下位Ｄ／Ａ変換回路の出力を入力した前記Ａ／Ａ変換回路の出力とが等しくなるように、補正制御が未実施の前記下位Ｄ／Ａ変換回路出力に対応する前記補正部を制御し、前記下位Ｄ／Ａ変換回路の出力用信号源の補正制御を行うように構成されていることを特徴とするＤ／Ａ変換装置。
【請求項２】
前記判定部は、複数のスイッチを並列に並べた選択スイッチ回路と、該複数のスイッチの共通に接続する出力側のポイントと０Ｖとの間にコンデンサとを有し、前記複数のスイッチのオンとオフとの制御タイミングに、いずれもオフの期間を設けた入力選択回路を備えていることを特徴とする請求項１に記載のＤ／Ａ変換装置。
【請求項３】
前記補正部の前記補正用Ｄ／Ａ変換器は、ある重み付け毎に制御ビットを２重に持つ、オーバーラップ構造のＤ／Ａ変換器であることを特徴とする請求項１又は２に記載のＤ／Ａ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤ／Ａ（ディジタル／アナログ）変換装置に係り、特に、半導体リソグラフィ技術に利用される電子ビーム露光装置に用いられるＤ／Ａ変換装置に関する。
【背景技術】
【０００２】
半導体リソグラフィ技術、例えばＬＳＩの製造プロセス、における電子ビーム露光装置には、入力ディジタル信号が１８ビット以上であり、１℃の環境温度変化に対して出力変動率（変動電圧／フル出力電圧範囲）が百万分の一以下の安定性を有する超高精度なＤ／Ａ変換装置を用いることが要求されている。
【０００３】
半導体リソグラフィ技術では、光による写真製版技術を用いた装置によって、微細化、高集積化及びコスト低減化が図られてきた。その光の波長は、微細化の促進と共により短波長化が進み、現在では、波長が１９３ｎｍのエキシマレーザ光が使用されている。さらに、短波長の光、例えば１３．４ｎｍといった極端紫外線（ＥＵＶ）を用いたリソグラフィ技術が勢力的に開発されている。
【０００４】
しかしながら、光による写真製版においては、ネガに相当するマスクが必ず必要となるため、半導体の微細化が進むに従ってマスク開発コストが著しく増大し、一品種当りの開発コストが数億円に及ぶようになってきている。
【０００５】
また、パターン発生機能を有する電子ビーム露光装置がマスク開発に使われてきたが、光の波長以下の転写性を実現する超解像技術や、高集積化を伴うマスクデータの肥大によって処理時間が大幅に増大し、マスク描画処理において、２０層以上で構成されるマスク１層の描画処理を行うのに、数十時間を要するようになってきている。
【０００６】
このようなマスク描画処理時間の短縮化を図りマスクの製造コストの大幅な増大を防ぐために、電子ビーム露光装置の単位時間当たりの処理能力を向上できる、複数の電子ビームを用いたマルチビーム型電子ビーム露光装置の開発が進められている。
【０００７】
例えば、独立行政法人  新エネルギー・産業技術総合開発機構（ＮＥＤＯ）においては、非特許文献１に示す先導研究に引き続き、部分一括及び可変矩形の２つの露光方式をマルチビーム型で処理する電子ビーム装置に関する研究を、技術研究組合  超先端電子技術開発機構（ＡＳＥＴ）に委託し、この委託を受けたＡＳＥＴでは、マスクＤ２Ｉ技術研究部にて、ＭＣＣ（マルチ・コラム・セル）と呼ばれる４本の電子ビームを装備した原理検証を目的とした装置を試作し、描画検証が進められている。
【０００８】
このマルチビーム型電子ビーム露光装置に適用可能なＤ／Ａ変換装置としては、ビーム偏向の高速性と、２００×２００μｍ２の偏向領域を０．２５ｎｍの最小位置決めピッチで指定できる要求とから、８０万以上の分解能力が必要となり、入力ディジタル信号のビット数としては２０ビット程度が必要となる。
【０００９】
また、装置の方式にもよるが１本の電子ビームを制御するのにこのような２０ビットＤ／Ａ変換器が数個から数十個必要となるため、マルチビーム型の場合、百個から数百個の２０ビットＤ／Ａ変換装置が必要となる。
【００１０】
従って、マルチビーム型電子ビーム露光装置には、高い信頼性を有し、小型、低消費電力及び低コストであり、超高精度の維持が容易なＤ／Ａ変換装置を多数備える必要がある。
【００１１】
このようなＤ／Ａ変換技術は、低ノイズで高い安定性を有する定電流源を用意し、この定電流源に電流スイッチを備えたＤ／Ａ変換部を直列接続し、このＤ／Ａ変換部に直線性誤差を補正する機能及び温度変動によるドリフトを補償する機能を付加することによって実現される。
【００１２】
また、高速性を損なう変換過渡時のグリッチ現象を最小にするために、Ｄ／Ａ変換部を上位Ｄ／Ａ変換部と下位Ｄ／Ａ変換部とに分割し、上位を同一重み付けの信号源で構成するセグメント型と呼ばれる形式がとられる。
【００１３】
特許文献１及び２には、このような要求に対応したＤ／Ａ変換技術として、較正用のｐ桁出力相当の期待値のビットを用意し、（ｐ＋１）桁＝ｐ桁＋較正用ビットなる関係を利用して最上位まで繰り返して変換処理を行うことにより、高い直線性を得る技術が開示されている。
【００１４】
特許文献３には、特許文献１に開示されているごとき補正用ビットパターン発生部としてアップダウンカウンタを用い、較正用ビットに代えて下位ＤＡＣを用意し、特許文献２の開示技術と同様に、最上位まで変換処理を繰り返す技術が開示されている。さらに、この特許文献３には、校正用の電流／電圧変換出力と、基準電圧との差がゼロとなるようにアップダウンカウンタの値を制御し、そのカウンタ出力値を補正用Ｄ／Ａ変換器にセットすることで電流源の可変抵抗を制御する補正動作が開示されている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】国際公開第２００９／０６６３７１号パンフレット
【特許文献２】特開昭５６−１２２５２４号公報
【特許文献３】特開昭５９−１６７１１２号公報
【非特許文献】
【００１６】
【非特許文献１】技術研究組合  超先端電子技術開発機構、“４５ｎｍ  ｈｐシステムＬＳＩ用設計・描画・検査最適化技術への先導研究”、委託業務  成果報告書、独立行政法人  新エネルギー・産業技術総合開発機構、５月、２００６年
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、特許文献１及び２に開示されている、較正用のp桁を最小桁に別途用意するＤ／Ａ変換技術によると、ゲインを規定する要素が存在していないため、２次元のビーム偏向座標を多チャンネルの偏向信号発生回路及び偏向電極で決定して電子ビームを制御する場合に、多チャンネルのゲインを調整する手段を別途用意しなくてはならないという問題が発生していた。
【００１８】
さらに、特許文献２に開示されている、較正用ｐ桁をより上位に設定するＤ／Ａ変換技術によると、積み上げ誤差を小さく抑えることはできるが、ｐ桁以下の較正を実施することができなかった。
【００１９】
特許文献３に開示されているＤ／Ａ変換技術は、特許文献１の較正用桁を設ける代わりとして下位用のＤ／Ａ変換器を用いたのみであり、積み上げ誤差が発生する課題は解決されないことに加えて、下位用のＤ／Ａ変換器の直線性が問題となっていた。しかも、この特許文献３に開示するＤ／Ａ変換技術では、判定精度が比較器に用いられる素子の直流特性に依存するため、高い精度は望めなかった。さらに、アップダウンカウンタによって補正データを発生しているので、補正用Ｄ／Ａ変換器の単調増加性が崩れたポイントに遭遇すると、収束しない状態に陥る恐れもあった。
【００２０】
このように、下位桁からの積み上げによって直線性を得る従来のＤ／Ａ変換技術は、ゲインが大幅に変化する欠点があり、ゲインを規定する手段を別途用意しなくてはならないため、超高精度を目指すためには、アップダウンカウンタや、判定回路や、Ｄ／Ａ変換回路などから構成される補正制御システムについて、その精度を厳密に見直す必要が生じていた。
【００２１】
従って本発明の目的は、超高精度を決める基本項目を、計測器や制御コントローラを含む計測制御システムを用いることなく、自律的に校正でき、しかも校正毎のゲイン変動が極小化できるＤ／Ａ変換技術を提供することにある。
【課題を解決するための手段】
【００２２】
本発明によれば、Ｄ／Ａ変換器と、このＤ／Ａ変換器の周辺回路とを備えたＤ／Ａ変換装置が提供される。周辺回路は、Ｄ／Ａ変換器の出力を所望の形態のアナログ量に変換するＡ／Ａ（アナログ／アナログ）変換回路と、Ａ／Ａ変換回路の出力を２−ｋ（ｎは自然数、ｋは１以上かつｎ以下の整数）に減衰する減衰回路と、標準信号源とを備えている。Ｄ／Ａ変換器は、Ｄ／Ａ変換器の入力ディジタル信号を上位のｎビットと下位のｍビットとに分け（ｎ、ｍは自然数）、ｍ＋１桁相当の出力用信号源と切り替えスイッチとからなるセグメントを２ｎ−１個持つ構造のｎビットのＤ／Ａ変換を行う上位Ｄ／Ａ変換回路、及びｍビットのＤ／Ａ変換を行う下位Ｄ／Ａ変換回路を有するＤ／Ａ変換基本部と、Ｄ／Ａ変換基本部の各出力用信号源に対応して、その出力信号を調整する補正用Ｄ／Ａ変換器、及び補正用Ｄ／Ａ変換器の出力を所望の形態のアナログ信号に変換する回路から構成する補正部と、Ａ／Ａ変換回路の出力と、減衰回路の出力と、標準信号源の出力の中から２つの信号を時分割制御にて選択し、選択した２信号の差を交流増幅して大小判定する判定部と、Ｄ／Ａ変換基本部と補正部の補正用Ｄ／Ａ変換器とに制御用ビットパターンを与え、判定部の判定出力に従い、判定部の差信号を極小にする制御部とを備えている。Ｄ／Ａ変換器は、さらに、標準信号源の値を、Ｄ／Ａ変換基本部のｍ＋１桁出力を入力するＡ／Ａ変換回路の出力に相当する期待値とし、上位Ｄ／Ａ変換回路を構成する２ｎ−１個の出力用信号源それぞれの出力を、Ａ／Ａ変換回路へ入力し、その出力が標準信号源に等しくなるように、上位Ｄ／Ａ変換回路出力に対応する補正部を制御し、上位Ｄ／Ａ変換回路の全セグメントの出力用信号源の補正制御を行うように構成されており、さらにまた、ある桁出力のＡ／Ａ変換した値を２−ｋに減衰した値は、このある桁よりｋ桁下位の出力をＡ／Ａ変換した値に等しい関係により、補正制御を実施したＤ／Ａ変換基本部の出力をＡ／Ａ変換回路に入力し、その出力を入力した減衰回路の出力と、補正制御が未実施の下位Ｄ／Ａ変換回路の出力を入力したＡ／Ａ変換回路の出力とが等しくなるように、補正制御が未実施の下位Ｄ／Ａ変換回路出力に対応する補正部を制御し、下位Ｄ／Ａ変換回路の出力用信号源の補正制御を行うように構成されている。
【００２３】
標準信号源の値をｍ＋１桁出力のＡ／Ａ変換した期待値とすると、１セグメント出力のＡ／Ａ変換値＝標準信号源の値の関係がある。セグメント毎に対応する補正手段を使って、この関係の結果が全セグメントについて得られるように、補正部と制御部を連携することで、上位Ｄ／Ａ変換回路の出力用信号源の補正制御を行う。また、減衰回路とＤ／Ａ変換基本部は、ある桁出力のＡ／Ａ変換値×２−ｋ＝ある桁よりｋ桁下位の出力のＡ／Ａ変換値の関係にある。このことから補正制御を実施したＤ／Ａ変換基本部と、補正制御未実施の下位Ｄ／Ａ変換回路の桁毎に対応する補正手段を使って、下位Ｄ／Ａ変換回路の各桁の出力用信号源の補正制御を行う。このような周辺回路とＤ／Ａ変換器とに備えられている補正制御処理機能によって、Ｄ／Ａ変換器のゲイン及び直線性の校正を同時に、自律的に実行することができる。また、１セグメント出力のＡ／Ａ変換値＝標準信号源の値を得る過程で発生する積み上げ誤差は、判定部の増幅度によって最小化できる。これによって、超高精度を決める基本項目を、計測器や制御コントローラを含む計測制御システムを用いることなく、校正毎のゲイン変動を極小化することができる。
【００２４】
判定部は、複数のスイッチを並列に並べた選択スイッチ回路と、複数のスイッチの共通に接続する出力側のポイントと０Ｖとの間にコンデンサとを有し、複数のスイッチのオンとオフとの制御タイミングに、いずれもオフの期間を設けた入力選択回路を備えていることが好ましい。このように、Ｄ／Ａ変換器の判定部において、周辺回路の複数の信号の中から２信号を選択して、大小判定を行う選択スイッチのオンとオフの制御タイミングに、いずれもオフの期間を設ける、いわゆるサンプルホールド制御技術を用いる。サンプルホールド制御する選択回路によって、選択スイッチング雑音を後段に伝えにくくし、差信号の増幅度を高くし、超高精度な判定部の実現を図ることができる。
【００２５】
また、補正部の補正用Ｄ／Ａ変換器は、ある重み付け毎に制御ビットを２重に持つ、オーバーラップ構造のＤ／Ａ変換器であることがより好ましい。この場合、補正用Ｄ／Ａ変換器が８ビット幅では、２７、２６、２５、２５、２４、２３、２２、２２、２１、２０と１０ビットのオーバーラップ構造のＤ／Ａ変換器であることがより好ましい。この、オーバーラップ型構造の補正用Ｄ／Ａ変換器は、製造時に発生する標準的なバラツキによる直線性誤差を持っていても、補正誤差を極小に抑え、想定した補正制御の精度を確実に得ることができ、多数個を集積する回路に適している。
【発明の効果】
【００２６】
本発明によれば、計測制御システムによらずに、標準信号源を含むわずかな周辺回路で、ゲインと直線性の校正を同時に、自律的に実施でき、校正毎のゲイン変動の少ないＤ／Ａ変換技術が提供できる。
【図面の簡単な説明】
【００２７】
【図１】本発明のＤ／Ａ変換装置の一実施形態の構成を概略的に示すブロック図である。
【図２】図１のＤ／Ａ変換装置の構成をより詳細に示す回路図である。
【図３】図１のＤ／Ａ変換装置における判定部の制御タイミングを示すタイムチャートである。
【図４】図１のＤ／Ａ変換装置における補正用Ｄ／Ａ変換器の直線性誤差をシュミレーションした結果を示す図である。
【図５】補正用Ｄ／Ａ変換器の構造の違いによる補正誤差を説明する図である。
【図６】図１のＤ／Ａ変換装置における補正部の変更態様を示す回路図である。
【発明を実施するための形態】
【００２８】
以下、これら図面を参照して本発明の実施形態について説明する。
【００２９】
図１は本発明のＤ／Ａ変換装置の一実施形態の構成を概略的に示している。同図から分かるように、本実施形態のＤ／Ａ変換装置は、Ｄ／Ａ変換器１とその周辺回路とから構成されている。
【００３０】
周辺回路は、Ｄ／Ａ変換器１の電流出力を電圧形態のアナログ量に変換するＩ／Ｖ（電流／電圧）変換回路２と、このＩ／Ｖ変換回路２の出力を減衰する減衰回路３と、ゲインを決定する標準電圧源４と、保護回路５とを含んでいる。
【００３１】
Ｄ／Ａ変換器１は、Ｄ／Ａ変換基本部１０と、補正部２０と、判定部３０と、制御部４０とから構成されている。
【００３２】
Ｄ／Ａ変換基本部１０は、入力端子１０２を介して入力される入力ディジタル信号を上位ｎビットと下位ｍビットと（ただし、ｎ、ｍは自然数）に分けてＤ／Ａ変換を行うセグメント型と呼ばれる形式であり、アナログ電流を出力するように構成されている。補正部２０は、このＤ／Ａ変換基本部１０の出力用信号源毎に対応して、複数の補正用Ｄ／Ａ変換器及び電流・電流変換回路を有している。判定部３０は、上述した周辺回路におけるＩ／Ｖ変換回路２、減衰回路３及び標準電圧源４の各出力の中から２つの信号を選択し、大小判定を行うように構成されている。制御部４０は、Ｄ／Ａ変換基本部１０と補正部２０の補正用Ｄ／Ａ変換器とにそれぞれ与える入力ディジタル信号のビットパターンを制御し、判定部３０の判定出力を得て、Ｄ／Ａ変換基本部１０の出力を調整するように構成されている。
【００３３】
なお、周辺回路における減衰回路３は、Ｉ／Ｖ変換回路２の出力を２−ｋ（ただし、ｋは１以上、かつｎ以下の整数）に減衰するように構成されており、標準電圧源４は、Ｄ／Ａ変換基本部１０のｍ＋１桁出力を入力したＩ／Ｖ変換回路２の出力に相当する期待値の電圧を供給するように構成されている。
【００３４】
周辺回路における保護回路５は、この周辺回路の複数の出力が接続されている判定部３０を過大信号から保護するために設けられている。図１では、保護回路５がスイッチの形態で示されているが、Ｉ／Ｖ変換回路２の出力次第では保護回路５が減衰回路であってもよく、スイッチと減衰回路との組み合わせであってもよい。
【００３５】
図２は、Ｄ／Ａ変換器１と周辺回路とからなる図１のＤ／Ａ変換装置の構成をより詳細に示している。
【００３６】
同図に示すように、Ｄ／Ａ変換器１におけるＤ／Ａ変換基本部１０は、入力ディジタル信号の上位ｎビットをデコードし、入力ディジタル信号を補正制御用ビットパターンに切り替えるデコード／選択回路１１と、下位ｍビット部分のＤ／Ａ変換を行う下位Ｄ／Ａ変換回路１２と、上位ｎビット部分のＤ／Ａ変換を行う上位Ｄ／Ａ変換回路１３と、２種類の電流源からなるオフセット回路１４とを備えている。
【００３７】
下位Ｄ／Ａ変換部１２は、ｍ＋１桁相当の出力用電流源及び電流スイッチと、Ｒ−２Ｒ梯子型抵抗網とから構成されており、上位Ｄ／Ａ変換部１３は、ｍ＋１桁相当の出力用電流源及び電流スイッチからなりセグメントと呼ばれる基本単位を、２ｎ−１個有するように構成されている。
【００３８】
オフセット回路１４は、Ｄ／Ａ変換基本部１０の全出力をオフにした際のＩ／Ｖ変換回路２の出力に発生するオフセット電圧を補正するためのオフセット調整用電流源ＩＯＦＳと、Ｄ／Ａ変換基本部１０の出力を両極性にするためのバイポーラ用電流源ＩＢＯＦとから構成されている。
【００３９】
補正部２０は、Ｄ／Ａ変換器基本部１０の出力用電流源毎に対応して、出力電流を調整する補正用Ｄ／Ａ変換器と、その電流・電流変換回路とから構成されている。
【００４０】
補正部２０の補正用Ｄ／Ａ変換器としては、ゲインと直線性の調整用のものに加え、必要に応じて、温度補償用、プラス温度依存信号リセット用、マイナス温度依存信号リセット用、オフセット補正用、バイポーラ出力補正用、バイポーラ温度補償用のものを備えていてもよい。
【００４１】
判定部３０は、周辺回路におけるＩ／Ｖ変換回路２、減衰回路３及び標準電圧源６の各回路の出力信号の中から、極性が同一であり、大きさがほとんど等しい２つの信号を選択し、この選択した２信号を判定基準信号及び補正対象信号として繰り返す、繰り返し信号を作成する入力選択回路３１と、この入力選択回路３１の出力を交流結合し、繰り返し信号の変化分を取り出し、増幅して差信号とする増幅回路３２と、入力選択回路３１の選択と同期して制御し、交流成分を直流信号に変換する同期整流回路３３と、同期整流回路３３の出力について０Ｖ信号との大小の判定を行う判定回路３４とを備えている。
【００４２】
制御部４０は、電源投入時に、補正用Ｄ／Ａ変換器群にセットする初期値を記憶するメモリ回路４１と、このメモリ回路４１から補正用Ｄ／Ａ変換器群への初期値の転送や、後述する補正制御を司る制御回路４２とを備えている。なお、メモリ回路４１は、Ｄ／Ａ変換器１の外部回路として設けてもよい。
【００４３】
判定部３０においては、上述した選択処理及び繰返し処理に時分割制御を行っており、以下、これらの処理について、図３を用いて説明する。ただし、判定基準信号の期間をＴ１、補正対象信号の期間をＴ２とし、各タイムチャート中の「ＯＮ」及び「ＯＦＦ」は、制御対象のスイッチの状態を表すものとする。
【００４４】
入力選択回路３１においては、図３の制御信号Ｔ１ｉｎによって、スイッチＳＷ２、ＳＷ３及びＳＷ４の何れか１つのスイッチを制御することで判定基準信号を選択し、制御信号Ｔ２ｉｎによって、スイッチＳＷ１、ＳＷ５及びＳＷ６の何れか１つのスイッチを制御することで補正対象信号を選択している。即ち、判定基準信号に関しては、標準電圧源４の供給電圧が接続されるスイッチＳＷ３と、減衰回路３の出力が接続されるスイッチＳＷ２と、０Ｖ信号が接続されるスイッチＳＷ４とがあり、補正対象信号に関しては、Ｄ／Ａ変換基本部１０を調整するときに選ぶＩ／Ｖ変換回路２の出力が接続されるスイッチＳＷ１と、後述するプラスの温度依存信号を調整するときに選択するスイッチＳＷ５と、マイナスの温度依存信号を調整するときに選択するスイッチＳＷ６とがある。
【００４５】
同期整流回路３３においては、図３の信号Ｔ１ｈｏｌｄでスイッチＳＷ７を、信号Ｔ２ｓａｍｐｌｅでスイッチＳＷ８をそれぞれ制御し、判定基準信号と補正対象信号との差を増幅した交流信号を直流信号に変換し、判定回路３４に出力する。
【００４６】
入力選択回路３１は増幅回路の前段で動作するので、切り替えのタイミングで発生するスイッチングノイズを交流増幅回路３２に伝えないことが何よりも重要である。このため、本実施形態では、入力選択回路３１の複数の入力選択スイッチＳＷ１〜ＳＷ６の出力側の接続点と、０Ｖとの間にコンデンサＣ１を挿入し、それぞれの選択スイッチのオンオフ制御に時間差を設ける、いわゆるサンプルホールド制御を行っている。なお、コンデンサＣ１は、集積回路の浮遊容量などを代替えとし、固定定数として表されない場合もある。
【００４７】
判定部３０の分解能は、判定基準信号と補正対象信号とが繰り返されることで生まれるわずかな変化分を交流増幅して、後段の判定回路３４が識別できる差信号を得る、交流増幅回路３２の増幅度で決まる。その増幅度は、想定する最小分解レベルの差信号が、判定回路３４の入力オフセット電圧と比較して十分な信号レベルとなるように決定する。本実施形態の場合、目標分解能をＤ／Ａ変換基本部１０の最小桁の１／１６と設定し、判定回路３４の入力オフセット電圧を３０ｍＶと仮定して、Ｄ／Ａ変換基本部１０のＬＳＢの出力を入力するＩ／Ｖ変換回路２の出力の１／１６の信号を増幅した値が、３０ｍＶの２倍以上となる４万倍とした。
【００４８】
次に、補正部２０における補正用Ｄ／Ａ変換器について述べる。
【００４９】
先ず、直線性補正に必要となる補正用Ｄ／Ａ変換器の必要数は、ｎ＝５、ｍ＝１５の２０ビットとすると、上位Ｄ／Ａ変換回路１３の部分で３１個、下位Ｄ／Ａ変換回路１２の部分で１５個の、合計４６個となる。
【００５０】
次に、その補正用Ｄ／Ａ変換器に必要な分解能を見積もる。ｍ＋１桁の出力用電流源を１ｍＡとすると、１ｍＡ÷２ｍから、Ｄ／Ａ変換基本部１０の最小桁の期待値は３０．５ｎＡとなる。製造誤差を１．５パーセントと想定し、判定部３０の目標分解能ＬＳＢの１６分の１を実現するには、１ｍＡ×１．５パーセントから１５μＡ、これを３０．５ｎＡ÷１６で分解することになるので、１５μＡ÷（３０．５ｎＡ÷１６）＝７８６８となり、ビット幅としては１３ビットが必要となる。
【００５１】
１３ビットの補正用Ｄ／Ａ変換器をＲ−２Ｒ梯子型抵抗網にて構成し、製造プロセスのバラツキを１．５パーセントと仮定し、Ｒ−２Ｒ梯子型抵抗網のバラ付き具合を数十通り想定してシュミレーションした。その結果である微分直線性誤差の最大値と最小値とを図４に示す。
【００５２】
図４の直線性を持つ可能性があるＤ／Ａ変換器を、２０ビットＤ／Ａ変換器の補正用に適用すると、数ＬＳＢの補正誤差を発生させる可能性がある。そこで、ある重み付け毎に制御ビットを２重に持つオーバーラップ構造を持つ補正用Ｄ／Ａ変換方式にすることで、補正誤差を極小にすることができる。予想される直線性の誤差量を２ｘと仮定すると、例えば３２ＬＳＢの誤差が見込まれる場合には、ｘは５となる、そこで余裕を見込み、１桁下位のｘ−１の４桁目をオーバーラップ開始ビットとし、４桁毎に２重構造とする。上述の１３ビットの補正用Ｄ／Ａ変換器の場合、２１２、２１１、２１０、２９、２８、２７、２７、２６、２５、２４、２３、２３、２２、２１、２０の１５ビットとなる。
【００５３】
オーバーラップ型の補正用Ｄ／Ａ変換器を用いることで補正誤差が極小化される様子を、図５に示す。
【００５４】
図５は、補正用Ｄ／Ａ変換器出力の目標値が２ａ＋１−１より大きくかつ２ａ＋１より小さい範囲にある場合、（Ａ）では特許文献２で開示するアップダウン（Ｕ／Ｄ）カウンタによる補正値の取得時にＵ／Ｄカウンタがアップとダウンの動作を繰返して不定になる領域を、（Ｂ）ではオーバーラップ型のＤ／Ａ変換器において、２ａ’を２ａのオーバーラップビットとし、後述するバイナリーサーチ処理とした場合の不定領域をそれぞれ示している。
【００５５】
図５（Ａ）から、アップダウンカウンタによる補正値の取得では、補正目標値が２ａ＋１と２ａ＋１−１の様なビットの切換りにあると補正用Ｄ／Ａ変換器のＬＳＢからＭＳＢまでの全域の微分直線性誤差が、Ｄ／Ａ変換基本部１０の補正誤差量となる可能性がある。従って、Ｄ／Ａ変換基本部１０の補正誤差をＬＳＢの１／１６を実現するには、補正用Ｄ／Ａ変換器の直線性誤差を管理する必要がある。
【００５６】
一方、図５（Ｂ）に示すように、オーバーラップ構造の補正用Ｄ／Ａ変換器では、最小桁からオーバーラップ開始桁までの数桁間で発生する微分直線性誤差が、補正誤差を発生させる可能性があるのみである。その量は最大でも１ＬＳＢ程度と想定できるので、直線性を管理する手段を設けなくても、判定部３０の目標とする分解能が得られ、補正誤差を極小に抑えられる。
【００５７】
Ｄ／Ａ変換器１においては、補正制御以外の時は、端子１０２からの入力ディジタル信号に応じたアナログ信号が端子１０４を介して外部へ出力される。一方、端子１０９に補正開始を指示する信号が入力されると補正制御が開始される。
【００５８】
その補正制御手順は、標準電圧源４を使って上位Ｄ／Ａ変換回路１３の直線性とゲインを校正する第１の補正制御処理と、第１の補正制御処理を実施した上位Ｄ／Ａ変換回路１３を使って、ｍ桁からｍ−ｋ＋１桁まで校正する第２の補正制御処理と、第２の補正制御処理を実施したｍ桁を使ってｍ−ｋ桁の校正を行い、第２の補正制御処理を実施したｍ−１桁を使ってｍ−ｋ−１桁の校正を行い以下同様に最小桁まで順次行う第３の補正制御処理とから構成される。
【００５９】
第１の補正制御処理によって、上位Ｄ／Ａ変換回路１３の直線性及びゲインの校正が実施され、第２の補正制御処理と第３の補正制御処理とによって、下位Ｄ／Ａ変換回路１２の直線性及びゲインの校正が完了する。
【００６０】
第１の補正制御処理では、Ｄ／Ａ変換基本部１０に、上位Ｄ／Ａ変換回路１３のセグメント１個相当の出力を得るビットパターンをセットし、補正部２０では、Ｄ／Ａ変換基本部１０が出力している出力用電流源に対応する補正用Ｄ／Ａ変換器に、ＭＳＢだけをオンするビットパターンをセットする。
【００６１】
次に、図３の基本クロックが初期状態からＴ１とＴ２との繰り返しを開始することで、判定部３０では、入力選択回路３１において、信号Ｔ１ｉｎで基準電圧源４につながるスイッチＳＷ３を、信号Ｔ２ｉｎでＩ／Ｖ変換回路２につながるスイッチＳＷ１を制御する。その結果、標準電圧源４の出力と、上位Ｄ／Ａ変換回路１３のセグメント１個相当の出力との差信号と、判定出力とが得られる。
【００６２】
Ｔ１とＴ２との繰り返し処理を所定回数行ったところで、判定回路３４の結果を制御部４０の制御回路４２に取り込み、補正対象信号が判定基準信号より大きければ、その補正用Ｄ／Ａ変換器のＭＳＢをオフにし、小さければオンのままとするビット処理を行う。
【００６３】
次に、このＭＳＢの状態を保って、ＭＳＢより１桁下位のＭＳＢ−１桁のビットをオンにするビットパターンを当該補正用Ｄ／Ａ変換器にセットし、判定結果に基づき、補正対象信号が判定基準信号より大きければ、ＭＳＢの状態は保ったまま、ＭＳＢ−１桁のビットをオフとする、小さければオンのままとするビット処理を行う。
【００６４】
次に、ＭＳＢとＭＳＢ−１のビット状態を保ったまま、ＭＳＢ−２のビットをオンにするビットパターンをその補正用Ｄ／Ａ変換器にセットし、判定結果に基づき、ＭＳＢやＭＳＢ−１桁と同様のビット処理を行う。
【００６５】
以下同様の処理を最小桁まで順次繰り返す、いわゆるバイナリーサーチ処理を行う。
【００６６】
その結果、上位Ｄ／Ａ変換回路１３の１セグメント出力を入力するＩ／Ｖ変換回路２の出力と、標準電圧源４の出力との差信号が極小化され、１セグメントの補正制御が完了する。この補正制御処理を全セグメントに対して行うことが第１の補正制御処理である。
【００６７】
第２の補正制御処理では、Ｄ／Ａ変換基本部１０において、第１の補正制御処理を実施した上位Ｄ／Ａ変換回路１３のセグメント２ｋ−１個の出力を、Ｔ１のタイミングで発生させ、Ｔ２のタイミングでｍ桁の出力を発生させる様にビットパターンを制御する。
【００６８】
次に、Ｄ／Ａ変換基本部１０がＴ２のタイミングで出力する出力用電流源に対応する補正用Ｄ／Ａ変換器に、ＭＳＢだけをオンするビットパターンをセットする。
【００６９】
この準備の後、基本クロックを発生させ、判定部３０では、信号Ｔ１ｉｎで減衰回路３に接続されるスイッチＳＷ２を、信号Ｔ２ｉｎでＩ／Ｖ変換回路２の出力に接続されるスイッチＳＷ１を制御し、減衰回路３の出力とＩ／Ｖ変換回路２の出力との差信号と、判定出力とを得る。
【００７０】
Ｔ１とＴ２との繰り返し処理を所定回数行ったところで、判定回路３４の結果を制御部４０の制御回路４２に取り込み、その補正用Ｄ／Ａ変換器に対してバイナリーサーチ処理を行う。
【００７１】
その結果、上位Ｄ／Ａ変換回路１３のセグメント２ｋ−１個の出力を入力する減衰回路３の出力と、ｍ桁出力を入力するＩ／Ｖ変換回路２の出力との上述した差信号が極小化され、ｍ桁出力のＩ／Ｖ変換値＝セグメント２ｋ−１個出力のＩ／Ｖ変換値×２−ｋを得る。この補正制御を順次繰り返し、（ｍ−ｋ＋１）桁出力のＩ／Ｖ変換値＝セグメント２０個出力のＩ／Ｖ変換値×２−ｋを得る、ｍからｍ−ｋ＋１桁までの補正制御を行うことが第２の補正制御処理である。
【００７２】
第３の補正制御処理では、Ｄ／Ａ変換基本部１０において、第２の補正制御処理を実施したｍ桁の出力をＴ１のタイミングで発生させ、Ｔ２のタイミングでｍ−ｋ桁の出力を発生させる様にビットパターンを制御する。
【００７３】
次に、Ｄ／Ａ変換基本部１０がＴ２のタイミングで出力する出力用電流源に対応する補正用Ｄ／Ａ変換器に、ＭＳＢだけをオンするビットパターンをセットする。
【００７４】
この準備の後、基本クロックを発生させ、判定部３０では、Ｔ１ｉｎの信号で減衰回路３が接続されるＳＷ２を、Ｔ２ｉｎの信号でＩ／Ｖ変換回路２の出力が接続されるＳＷ１を制御し、減衰回路３の出力とＩ／Ｖ変換回路２の出力との差信号と判定出力を得る。
【００７５】
Ｔ１とＴ２との繰り返し処理を所定回数行ったところで、判定回路３４の結果を制御部４０の制御回路４２に取り込み、その補正用Ｄ／Ａ変換器に対してバイナリーサーチ処理を行う。
【００７６】
その結果、ｍ桁出力を入力するＩ／Ｖ変換回路２の出力が入力される減衰回路３の出力と、ｍ−ｋ桁出力を入力するＩ／Ｖ変換回路２の出力との差信号が極小化され、（ｍ−ｋ）桁出力のＩ／Ｖ変換値＝ｍ桁出力のＩ／Ｖ変換値×２−ｋを得る。この補正制御処理を順次繰り返し、最小桁出力のＩ／Ｖ変換値＝（ｋ＋１）桁出力のＩ／Ｖ変換値×２−ｋを得る、ｍ−ｋ桁から最小桁までの補正制御処理が第３の補正制御処理である。
【００７７】
以上述べた第１の補正制御処理によって、上位Ｄ／Ａ変換回路１３の直線性及びゲインの校正が完了し、第２及び第３の補正制御処理によって、下位Ｄ／Ａ変換回路１２の直線性及びゲインの校正が完了する。
【００７８】
次に、この補正制御処理と、判定部３０の目標分解能がＬＳＢの１／１６としたことからゲイン誤差を計算する。
【００７９】
上位Ｄ／Ａ変換回路１３の補正制御処理で発生する最大ゲイン誤差は、３１回の補正制御回数から３１×１／１６となり、ｍ桁以下の補正によるゲイン誤差は、（２−１＋２−２＋・・・＋２−１５）×１／１６と計算できるので、合計のゲイン誤差は略２ＬＳＢと見積もられる。従って、校正毎に変化するゲインの量を小さく抑えることができる。
【００８０】
次に、この直線性及びゲインの校正にかかる時間について以下に検討する。
【００８１】
Ｔ１とＴ２との期間を１００μ秒とすると、図３の基本クロックの周期は０．２ｍ秒、判定結果を取り込むＴ１とＴ２の繰り返し回数を２０回に１度として、第１から第３の補正制御処理までの処理時間を見積もる。
【００８２】
先ず、第１の補正制御処理の処理時間について、上位Ｄ／Ａ変換回路１３の１セグメントの補正Ｄ／Ａ変換器はオーバーラップ構造をとることから、１５ビットのバイナリーサーチ処理になり、１回の補正用Ｄ／Ａ変換器をバイナリーサーチ処理するのに必要な時間は０．２ｍ秒×２０回×１５ビットから６０ｍ秒となる。
【００８３】
補正制御処理の事前準備の時間と、事前準備状態から、基本クロックΦでのシーケンス制御に入るまでの待ち時間を１００ｍ秒とし、１セグメントのバイナリーサーチ処理にかかる時間６０ｍ秒から、上位Ｄ／Ａ変換回路１３の補正制御処理にかかる処理時間は、（１００ｍ秒＋６０ｍ秒×３１）から１９６０ｍ秒となる。
【００８４】
次に、第２の補正制御処理の処理時間は、１５桁から１２桁までの４回の桁遷移毎の待ち時間１００ｍ秒とバイナリーサーチ処理時間とから、（１００ｍ秒＋６０ｍ秒）×４回から、合計は６４０ｍ秒となる。
【００８５】
最後に、１１桁から最小桁までの第３の補正制御処理の処理時間は、補正桁が小さくなったことを考慮し、一回の桁遷移の待ち時間を半分の５０ｍ秒とし、バイナリーサーチ処理する補正用Ｄ／Ａ変換器の入力ディジタル数を平均１０ビットと想定すると、（５０ｍ秒＋０．２ｍ秒×２０回×１０ビット）×１１回から、９９０ｍ秒となる。
【００８６】
従って、直線性及びゲインの校正にかかる処理時間は３．５９秒と見積もられる。この校正時間が３．５６秒というのは、６桁以上の分解能を有する計測器において、数回の測定に相当する時間であることから、十分に短時間である。
【００８７】
以上述べたように、Ｄ／Ａ変換器１とわずかな周辺回路からなる本実施形態のＤ／Ａ変換装置を用いた第１から第３の補正制御処理によれば、直線性及びゲインの校正が同時に実施できるとともに、微分直線性誤差がＬＳＢの１６分の１（２４ビットの１ＬＳＢ相当）、ゲインの不確実性が２ＬＳＢという、超高精度な校正結果を非常に短い処理時間で得ることができる。
【００８８】
さらに、トレーサビリティを持った計測器を使って、ｍ＋１桁出力を入力するＩ／Ｖ変換回路２の出力に相当する期待値に標準電圧源４を調整することにより、第１から第３までの補正制御処理を実施することによって、ゲイン誤差２ＬＳＢ以下、直線性１６分の１ＬＳＢ以下の超高精度を長期にわたって維持することができる。
【００８９】
また、第１から第３の補正制御処理は、Ｄ／Ａ変換基本部１０のビットパターンと、入力選択回路３１のＴ１及びＴ２の期間で選択する信号と、バイナリーサーチ処理を行う補正用Ｄ／Ａ変換器とを目的に応じて切り替えることで、温度補償量を求めたり、Ｉ／Ｖ変換回路２の出力のオフセット電圧を０Ｖに調整したり、Ｄ／Ａ変換基本部１０の出力を両極性にしたりと、Ｄ／Ａ変換器１の精度に係る基本項目の全てに適用できる。
【００９０】
温度補償は、補正部２０の補正用Ｄ／Ａ変換器群に温度補償用のＤ／Ａ変換器と、ある温度の時に温度依存性信号を０Ｖとする温度依存信号リセット用Ｄ／Ａ変換器とを用意することで、温度補償が可能になる。
【００９１】
図６は、図１のＤ／Ａ変換装置における補正部の変更態様を示している。この変更態様は、温度変化に伴う出力変化をリアルタイムに補正する温度補償例である。なお、マイナス温度依存信号はプラスの信号を反転増幅することで得ることができるが、図６においてはこれを省略している。
【００９２】
この変更態様においては、補正部２０に、Ｄ／Ａ変換器１の配線抵抗から温度依存信号を取り出すプラス温度依存信号抽出回路２５と、ある周囲温度の時の温度依存信号を０Ｖに調整するプラス温度依存信号リセット用Ｄ／Ａ変換器２４とが設けられており、さらに、温度変化が出力に影響すると思われるＤ／Ａ変換基本部１０の９桁以上の出力用電流源毎に対応した温度補償用Ｄ／Ａ変換器２３が設けられている。バイナリーサーチ処理の対象を、温度補償用Ｄ／Ａ変換器に切り替えて、第１から第３の補正制御処理を実施し、温度補償量を取得することで温度補償を機能させることができる。
【００９３】
先ず、Ｄ／Ａ変換器１の周囲温度が標準的な温度、例えば２３℃の時に、プラス温度依存信号抽出回路２５の出力を０Ｖに調整するために、Ｔ１期間の判定基準信号にスイッチＳＷ４に接続される０Ｖ信号を、Ｔ２期間の補正対象信号にスイッチＳＷ５に接続されるプラス温度依存信号抽出回路２５の出力を選択する状態とし、端子１０９に補正開始信号を入力し、プラス温度依存信号リセット用Ｄ／Ａ変換器２４をバイナリーサーチ処理することによって、プラス温度依存信号抽出回路２５の出力＝０Ｖを得る。
【００９４】
次に、第１から第３までの補正制御処理を実施し、ゲイン及び直線性の校正を完了させ、Ｄ／Ａ変換器１の周囲温度を所定量、上昇又は下降させる。例えば５℃の上昇後、バイナリーサーチ処理の対象を、Ｄ／Ａ変換基本部１０がＴ２のタイミングで出力する出力用電流源に対応する温度補償用Ｄ／Ａ変換器２３として、第１から第３までの補正制御処理を実施することで、温度補償用の減衰量を得る。この減衰量が温度補償用Ｄ／Ａ変換器２３にセットされたことで、温度依存信号が所定量減衰され温度変化に伴う出力変化をリアルタイムに補償するようになる。
【００９５】
Ｄ／Ａ変換基本部１０とＩ／Ｖ変換回路２とのオフセットについては、Ｄ／Ａ変換基本部１０のオフセット調整用電流源ＩＯＦＳと、その補正用Ｄ／Ａ変換器を使った補正制御によって、Ｄ／Ａ変換基本部１０の全出力をオフにしてもＩ／Ｖ変換回路２の出力に現れるオフセット電圧を０Ｖに補正することができる。
【００９６】
Ｔ１期間の判定基準信号にスイッチＳＷ４の信号を、Ｔ２期間の補正対象信号にスイッチＳＷ１の信号を選択し、バイナリーサーチ処理対象をオフセット調整用Ｄ／Ａ変換器に設定し、Ｄ／Ａ変換基本部１０に全出力をオフにするビットパターンをセットし、基本クロックを発生させ、Ｔ１とＴ２との繰返し処理を開始する。
【００９７】
すると、判定部３０では、判定基準信号と補正対象信号とを、０Ｖ信号と全出力をオフしたＤ／Ａ変換基本部１０の出力を入力したＩ／Ｖ変換回路２の出力との差信号と、判定出力とが得られる。Ｔ１とＴ２との繰返し処理を所定回行ったところで、判定回路３４の結果を制御部４０の制御回路４２に取り込み、その補正用Ｄ／Ａ変換器に対してバイナリーサーチ処理を行う。
【００９８】
その結果、０Ｖ信号と、Ｄ／Ａ変換基本部１０の全出力オフ相当の出力を入力するＩ／Ｖ変換回路２の出力との差信号が極小化され、全出力オフとするＤ／Ａ変換基本部１０の出力のＩ／Ｖ変換値＝０Ｖが得られる。これにより、Ｄ／Ａ変換基本部１０とＩ／Ｖ変換回路２のオフセットを０Ｖに調整できる。
【００９９】
Ｄ／Ａ変換器１の出力を両極性にすることについて、オフセット回路１３の、ｎ＋ｍ−１桁の出力に相当する電流源で、極性がＤ／Ａ変換基本部１０と反対のバイポーラ用電流源ＩＢＯＦの出力スイッチをオンにし、そのＩＢＯＦの出力電流源を調整する、バイポーラ補正用とバイポーラ温度補償用それぞれのＤ／Ａ変換器を補正部２０に用意することで、Ｄ／Ａ変換基本部１０の出力を両極性化し、温度補償を有効にすることができる。
【０１００】
直線性及びゲインの校正が完了したＤ／Ａ変換基本部１０に、ｎ＋ｍ−１桁の出力が得られるビットパターンをセットする。Ｔ１期間の判定基準信号にスイッチＳＷ４の０Ｖ信号を、Ｔ２期間の補正対象信号にスイッチＳＷ１のＩ／Ｖ変換回路２の出力を選択し、バイナリーサーチ処理対象をバイポーラ補正用Ｄ／Ａ変換器に設定し、基本クロックを発生させＴ１とＴ２との繰返し処理を開始する。
【０１０１】
すると、判定部３０では、判定基準信号の０Ｖ信号と、補正対象信号の、Ｄ／Ａ変換基本部１０のｍ＋ｎ−１桁出力とバイポーラ用電流源ＩＢＯＦの電流加算によってほとんど打ち消し合っている状態のＩ／Ｖ変換回路２の出力との差信号と、判定出力とが得られる。
【０１０２】
Ｔ１とＴ２との繰返し処理を所定回行ったところで、判定回路３４の結果を制御部４０の制御回路４２に取り込み、その補正用Ｄ／Ａ変換器に対してバイナリーサーチ処理を行う。
【０１０３】
その結果、０Ｖ信号と、Ｄ／Ａ変換基本部１０のｍ＋ｎ−１桁出力とバイポーラ用電流源ＩＢＯＦの電流加算したＩ／Ｖ変換回路２の出力との差信号が極小化され、（（ｍ＋ｎ−１）桁の出力＋ＩＢＯＦ）のＩ／Ｖ変換値＝０Ｖが得られる。
【０１０４】
その後、Ｄ／Ａ変換器１の周囲温度を所定量変化させる、例えば５℃上昇させ、バイナリーサーチ処理の対象をバイポーラ温度補償用のＤ／Ａ変換器とした両極性化処理と同様の補正制御を行うことで、温度補償用の減衰量が得られる。
【０１０５】
以上述べた実施形態は全て本発明を例示的に示すものであって限定的に示すものではなく、本発明は他の種々の変形態様及び変更態様で実施することができる。従って本発明の範囲は特許請求の範囲及びその均等範囲によってのみ規定されるものである。
【産業上の利用可能性】
【０１０６】
民生用機器からあらゆる産業用機器にとって、制御結果を最終的に、何らかの形態のアナログ信号に変換しなくてはならない必然性から、Ｄ／Ａ変換装置は必須デバイスである。特に、本発明のＤ／Ａ変換装置は、電子ビーム装置分野だけではなく、計測・分析装置、医療機器、プロセス制御機器など、あらゆる制御機器にとって、導入コストが低くて、小型で、高分解能で、使い勝手のいい素子が提供されれば、既存の装置の付加価値を極大化できる。
【符号の説明】
【０１０７】
１    Ｄ／Ａ変換器
２    Ａ／Ａ変換回路（Ｉ／Ｖ変換回路）
３    減衰回路
４    標準信号源（標準電圧源）
５    保護回路
１０  Ｄ／Ａ変換基本部
１１  デコード／選択回路
１２  下位Ｄ／Ａ変換回路
１３  上位Ｄ／Ａ変換回路
１４  オフセット回路
２０  補正部
３０  判定部
３１  入力選択回路
３２  交流増幅回路
３３  同期整流回路
３４  判定回路
４０  制御部
４１  メモリ回路
４２  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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