(57)【特許請求の範囲】
【請求項１】
ソースライン（ＳＬ）に接続されたソース（Ｓ）と、ビットライン（ＢＬ）に接続されたドレイン（Ｄ）と、前記ソースと前記ドレイン間のフローティングボディ（ＦＢ）とを有する横型のＦＥＴトランジスタと、
前記ＦＥＴトランジスタの前記フローティングボディに電荷を注入するように制御可能なインジェクタであって、注入ラインに接続されたエミッタ（１５、２５、３５）と、ベースと、前記ＦＥＴトランジスタの前記フローティングボディによって形成されたコレクタとを有するバイポーラトランジスタからなるインジェクタと、
を備えるメモリセルであって、
前記バイポーラトランジスタの前記エミッタは、前記エミッタ／ソースのアセンブリが垂直積層を形成し前記ＦＥＴトランジスタの前記ソースが前記バイポーラトランジスタの前記ベースとして働くように、前記ソースに一体化され、
前記注入ラインが前記メモリセルの表面の下にあり、前記メモリセルのコンパクト性を高めるために前記注入ライン（ＩＬ）が前記ソースライン（ＳＬ）とともに垂直積層を形成している、
ことを特徴とするメモリセル。
【請求項２】
前記エミッタ（１５）が前記ソースの底部領域に配置される、請求項１に記載のメモリセル。
【請求項３】
前記ソースが重ドープ中央領域（２１）と、前記中央領域を囲む軽ドープ周辺領域（２２）とを備え、前記エミッタ（１５）が、前記ソースの前記中央領域（２１）の下で前記ソース（２２）の前記周辺領域内に配置される、請求項２に記載のメモリセル。
【請求項４】
前記エミッタ（３５）が前記ソースの上部領域に配置される、請求項１に記載のメモリセル。
【請求項５】
前記ソースが軽ドープ上部領域（３２）と、前記上部領域の下に配置された重ドープ底部領域（３１）とを備え、前記エミッタが前記上部領域に一体化される、請求項４に記載のメモリセル。
【請求項６】
前記ソースの前記底部領域（３１）は、埋め込み絶縁層（ＢＯＸ）の下に配置され、かつ、前記絶縁層を貫通して延びる接続通路（３３）を介して前記ソースの前記上部領域（３２）に結合される、請求項５に記載のメモリセル。
【請求項７】
前記ＦＥＴトランジスタは、前記フローティングボディに埋め込まれ、かつ誘電層によって前記フローティングボディから絶縁されたゲート電極をさらに備える、請求項１乃至６のいずれかに記載のメモリセル。
【請求項８】
前記エミッタが、前記ソースとは反対の導電性のドープされた半導体材料を備える、請求項１乃至７のいずれかに記載のメモリセル。
【請求項９】
半導体・オン・インシュレータ基板上に形成された、請求項１乃至８のいずれかに記載のメモリセル。
【請求項１０】
前記ＦＥＴトランジスタが、バルク基板の上部に形成されたウェルに形成される、請求項１乃至８のいずれかに記載のメモリセル。
【請求項１１】
請求項１乃至１０のいずれかに記載の複数のメモリセルを備えるメモリアレイ。
【請求項１２】
前記メモリアレイの列に沿う各メモリセルの前記ソースに結合されたソースライン（ＳＬ）と、前記列に沿う各メモリセルの前記エミッタに結合された前記ソースラインに平行な注入ライン（ＩＬ）とを備える請求項１１に記載のメモリアレイ。
【請求項１３】
前記ＦＥＴトランジスタのゲートに名目書き込み電圧を印加し、前記ＦＥＴトランジスタの前記ドレインに前記名目書き込み電圧以下の電圧を印加し、前記インジェクタに正の電圧を印加することによって、論理１状態をプログラミングすることを特徴とする、請求項１乃至１０のいずれかに記載のメモリセルを制御する方法。
【請求項１４】
セル読み出し動作において、前記名目書き込み電圧未満の電圧が前記ＦＥＴトランジスタの前記ゲートに印加される、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、半導体デバイス、より具体的には、複数のメモリセルを備えるメモリデバイスである。
【０００２】
本発明は、より具体的には、フローティングボディを有する電界効果トランジスタＦＥＴによって形成されたメモリセル、及びこの種の複数のメモリセルを備えるメモリアレイに関する。
【背景技術】
【０００３】
図１は、従来のフローティングボディＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）メモリセルの断面を示している。
【０００４】
従来のフローティングボディＤＲＡＭセルは、埋め込み酸化層（ＢＯＸ）２によってベース基板１から分離されたシリコン薄膜３を備えるシリコン・オン・インシュレータ（ＳＯＩ）基板に形成される。フローティングボディ４、ソース領域５およびドレイン領域６がＢＯＸ２の上の薄膜３に形成される。ゲート誘電層７およびゲート電極８がフローティングボディ４の上に順次堆積される。ドレイン領域６はビットラインＢＬに接続され、ソース領域５はソースラインＳＬに接続され、ゲート電極８はワードラインＷＬに接続される。
【０００５】
フローティングボディは、ＢＯＸ、ゲート誘電層、ソース領域およびドレイン領域によって電気的に絶縁されている。この絶縁ゆえに、フローティングボディは電荷を蓄積することができる。
【０００６】
このようなトランジスタにおけるデータ書き込み動作において、フローティングボディは電荷を蓄積するためにインパクトイオン化現象を使用し、このことはトランジスタの閾値電圧を変化させる。データ読み出し動作では、トランジスタのソースとドレイン間に流れる電流の量は、したがって、フローティングボディに蓄積されている電荷の量に左右される。
【０００７】
論理１状態の書き込み動作（以下「ｗｒｉｔｅ１」と称される動作）を実行可能にするために、ゲート電極に印加されるべき名目電源電圧ＶＤＤの約２．５倍という比較的高い電圧をビットラインＢＬに印加しなければならない。この高い電圧はセルにダメージを与える可能性があるということに加えて、隣接メモリセルの動作を乱すおそれがある。また、この高い電圧の生成はチャージポンプを行う専用回路を必要とする。
【０００８】
このようなフローティングボディＤＲＡＭメモリセルによって占められた表面積を縮小する技術の１つが、特許文献１に記載されている。この文書は、フローティングボディ横型ＦＥＴトランジスタと横型バイポーラトランジスタを関連付けることによって、フローティングボディに電荷を注入するのに適したメモリセルを生成することを提案している。このようにして、フローティングボディの低い蓄積容量は増加する。
【０００９】
より具体的には、横型のバイポーラトランジスタがＦＥＴトランジスタの横に配置されており、このバイポーラトランジスタの（インジェクタとして働く）エミッタはバイポーラトランジスタとは反対の導電性の基板に形成され、このバイポーラトランジスタのベースはその基板によって形成され、このバイポーラトランジスタのコレクタはＦＥＴトランジスタのフローティングボディとして働く。
【００１０】
このような配置によって、メモリセルの表面積はおよそ１０Ｆ２に縮小される。しかしながら、この配置では、エミッタおよびベースは表面積を消費するため、メモリセルの表面積のさらなる縮小が、依然として当業者の目的である。
【００１１】
さらに、このメモリセルは、バイポーラトランジスタのベースとして働く基板の電圧を正確に制御するのが困難であるという欠点を有している。さらに、インジェクタは２つの隣接メモリセル間で共有されるため、結果として、これらの隣接セル間の混乱というリスクがある。
【００１２】
したがって、特許文献１によるメモリセルが完全に満足のいくものではなく、依然として従来技術における上記欠点を克服する必要性がある点が理解される。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第２００４／０１０８５３２号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、表面積が縮小された改良型メモリセルを提案することである。
【課題を解決するための手段】
【００１５】
このために、本発明は、第１の態様によれば、
ソースと、ドレインと、ソースとドレイン間のフローティングボディとを有するＦＥＴトランジスタと、
ＦＥＴトランジスタのフローティングボディに電荷を注入するように制御可能なインジェクタであって、エミッタと、ベースと、ＦＥＴトランジスタのフローティングボディによって形成されたコレクタとを有するバイポーラトランジスタからなるインジェクタと、を備えるメモリセルであって、
バイポーラトランジスタのエミッタが、ＦＥＴトランジスタのソースがバイポーラトランジスタのベースとして働くように配置されていることを特徴とするメモリセルを提案する。
【００１６】
このメモリセルの好ましい非制限的態様は以下のとおりである：
−ＦＥＴトランジスタは横型であり、エミッタは、エミッタ／ソースのアセンブリが垂直積層を形成するように配置される；
−エミッタは、セルの表面下にある注入ラインに接続される；
−エミッタはソースに一体化される；
−エミッタはソースの底部領域に配置される；
−ソースは、重ドープ中央領域と、中央領域を囲む軽ドープ周辺領域とを備え、エミッタは、ソースの中央領域の下のソースの周辺領域内に配置される；
−エミッタはソースの上部領域に配置される；
−ソースは軽ドープ上部領域と、上部領域の下に配置された重ドープ底部領域とを備え、エミッタは上部領域に一体化される；
−ソースの底部領域は埋め込み絶縁層の下に配置され、その絶縁層を貫通して延びる接続通路を介してソースの上部領域に結合される；
−エミッタはソースの下に配置される；
−エミッタは埋め込み絶縁層の下に配置され、その絶縁層を貫通して延びる接続通路を介してソースに結合される；
−ＦＥＴトランジスタは、フローティングボディに埋め込まれ、かつ誘電層によってフローティングボディから絶縁されたゲート電極をさらに備える；
−エミッタは、ソースとは反対の導電性のドープされた半導体材料を備える；
−セルは半導体・オン・インシュレータ基板上に形成される；
−ＦＥＴトランジスタは、バルク基板の上部に形成されたウェルに形成される。
【００１７】
別の態様によると、本発明は、
ソースと、ドレインと、ソースとドレイン間のフローティングボディとを有するＦＥＴトランジスタと、
ＦＥＴトランジスタのフローティングボディに電荷を注入するように制御可能なインジェクタであって、エミッタと、ベースと、ＦＥＴトランジスタのフローティングボディによって形成されたコレクタとを有するバイポーラトランジスタからなるインジェクタとを備え、
エミッタが、セルの表面の下にある注入ラインに接続されることを特徴とするメモリセルに関する。
【００１８】
別の態様によると、本発明は、本発明の第１の態様に係る複数のメモリセルを備えるメモリアレイに関する。
【００１９】
メモリアレイは特に、そのアレイの列に沿う各メモリセルのソースに結合されたソースラインと、その列に沿う各メモリセルのエミッタに結合されたソースラインに平行な注入ラインとを備えることができる。
【００２０】
さらに別の態様によると、本発明は、フローティングボディを有する横型ＦＥＴトランジスタと、ＦＥＴトランジスタのフローティングボディに電荷を注入するように制御可能なインジェクタとを備えるメモリセルをプログラミングする方法であって、ＦＥＴトランジスタのゲートに名目書き込み電圧を印加し、ＦＥＴトランジスタのドレインに名目書き込み電圧以下の電圧を印加し、インジェクタに正の電圧を印加することによって、論理１状態をプログラミングすることを特徴とする方法に関する。
【００２１】
セル読み出し動作において、ＦＥＴトランジスタのゲートに名目書き込み電圧の分数を印加することも可能である。
【００２２】
本発明の他の態様、目的および利点は、非制限的例として、添付の図面を参照して与えられた好ましい実施形態に関する以下の詳細な説明を読めばより明らかになる。
【図面の簡単な説明】
【００２３】
【図１】従来のフローティングボディＤＲＡＭセルを示している。
【図２ａ】本発明の第１の態様の想定可能な実施形態によるメモリセルの断面図を示している。
【図２ｂ】図２ａのメモリセルを用いるメモリアレイの想定可能なトポロジーを示している。
【図２ｃ】図２ａのメモリセルに相当する回路図を示している。
【図３ａ】半導体・オン・インシュレータ基板上の部分空乏ＦＥＴトランジスタを使用するメモリセルの、本発明による想定可能な実施形態を示している。
【図３ｂ】バルク基板上のＦＥＴトランジスタを使用するメモリセルの、本発明による想定可能な実施形態を示している。
【図３ｃ】注入ラインが絶縁層の下に埋め込まれている本発明によるメモリセルの別の想定可能な実施形態を示している。
【図３ｄ】ソースラインが絶縁層の下に埋め込まれている本発明によるメモリセルの別の想定可能な実施形態を示している。
【図３ｅ】図３ｄのメモリセルを用いるメモリアレイの想定可能なトポロジーを示している。
【図４ａ】従来のＤＲＡＭセルにおいて論理０状態をプログラミングする動作を示している。
【図４ｂ】本発明によるＤＲＡＭセルにおいて論理０状態をプログラミングする動作を、図４ａに対応する回路図に基づいて示している。
【図５ａ】従来のＤＲＡＭセルにおいて論理１状態をプログラミングする動作を示している。
【図５ｂ】本発明によるＤＲＡＭセルにおいて論理１状態をプログラミングする動作を、図５ａに対応する回路図に基づいて示している。
【図６ａ】従来のＤＲＡＭセルによって記憶された論理状態を読み出す動作を示している。
【図６ｂ】本発明によるＤＲＡＭセルによって記憶された論理状態を読み出す動作を、図６ａに対応する回路図に基づいて示している。
【図７ａ】従来のＤＲＡＭセルに記憶されている論理状態をホールドする動作を示している。
【図７ｂ】本発明によるＤＲＡＭセルに記憶されている論理状態をホールドする動作を、図７ａに対応する回路図に基づいて示している。
【図８】本発明によるメモリセルを用いるメモリアレイの別の想定可能なトポロジーを示している。
【発明の詳細な説明】
【００２４】
図２ａを参照すると、本発明の第１の態様の好ましい実施形態によるメモリセルの断面図が示されている。このセルは、ソースＳと、ドレインＤと、ソースとドレイン間のフローティングボディＦＢとを有するＦＥＴトランジスタと、ＦＥＴトランジスタのフローティングボディＦＢに電荷を注入するように制御可能なインジェクタとを備えている。
【００２５】
メモリセルは、この場合、半導体・オン・インシュレータＳｅＯＩ基板、優先的にはシリコン・オン・インシュレータＳＯＩ基板上に形成される。
【００２６】
ドレインＤおよびソースＳは埋め込み型酸化層ＢＯＸと優先的に接触しているため、ＦＥＴトランジスタは完全空乏化される。
【００２７】
ソースＳはしたがって、（図２ａの平面に延びるメモリアレイのライン（line）に沿って、）２つの隣接メモリセル間で共有可能である（メモリアレイの列（column）は図２ａの平面に垂直に延びている）。このような共有は、メモリセルによって占められている表面積を削減可能にする。
【００２８】
図３ａおよび図３ｂから分かるように、本発明は、しかしながら、完全空乏メモリセルに制限されないが、部分空乏ＳｅＯＩ上のメモリセル（図３ａ）と、バルク基板上に形成されたメモリセル（図３ｂ）とに拡大適用される。
【００２９】
図３ａおよび図３ｂの場合、従来の方法で、フローティングボディ効果を生成するために、メモリアレイのラインに沿ってセルを分離させる必要がある。
【００３０】
図３ａの場合、この分離は、基板の表面からＢＯＸへ深さ方向に延びる（浅型トレンチ分離ＳＴＩ技術にしたがった）水平分離トレンチ１３によって従来なされている。
【００３１】
図３ｂの場合、この分離は、基板の表面から深さ方向に延びる水平分離トレンチ１４によって、また、バルク基板の上部に形成され且つトレンチ１４によって画定されたウェル１７のメモリセルを分離することによって従来なされている。ＦＥＴトランジスタは半導体ウェル１７にあり、ウェル１７の導電性はチャネルの導電性と同一である。これによって、ＦＥＴトランジスタを基板から分離することが可能になる。このウェルは、反対の導電性を有する基板の層１６に配置することも可能である。
【００３２】
図２ａの説明に戻ると、インジェクタは、エミッタ１５と、ベースと、ＦＥＴトランジスタのフローティングボディＦＢによって形成されたコレクタとを有するバイポーラトランジスタからなる。
【００３３】
本発明の観点では、バイポーラトランジスタのエミッタ１５は、ＦＥＴトランジスタのソースＳがバイポーラトランジスタのベースとして働くように配置される。バイポーラトランジスタのベースとして働くソースの電圧を制御することは、特許文献１に示されているメモリセルのバイポーラトランジスタのベースとして働く基板の電圧を制御するよりも容易である点に注目する。
【００３４】
ＦＥＴトランジスタは横型トランジスタ（horizontal transistor）であり、バイポーラトランジスタのエミッタは、より具体的には、エミッタ／ソースのアセンブリが垂直積層（vertical stack）を形成するように、ＦＥＴトランジスタのソースに面して配置される。
【００３５】
好ましい実施形態では、エミッタは、メモリセルの表面の下にある注入ライン（injection line）に接続されており、そのため、表面積を消費することはない。
【００３６】
バイポーラトランジスタのエミッタ１５は特に、ＦＥＴトランジスタのソースに一体化可能である。図２ａに示されている第１の変形実施形態によると、エミッタ１５はソース２１、２２に底部領域において一体化されている。図３ｄに示されている第２の変形実施形態によると、エミッタ３５は、ソース３１、３２に上部領域において一体化されている。
【００３７】
図２ａを参照すると、ソースは従来、既知の方法で、重ドープ中央領域２１（例えばＮ＋）と、中央領域を囲む軽ドープ周辺領域２２（例えばＮ−）とを備えている。重ドープ中央領域２１の主たる目的はソースラインＳＬとの接触を保証することであり、軽ドープ周辺領域２２は主にＦＥＴトランジスタの動作に寄与する。したがって、本発明に即して、バイポーラトランジスタのベースとして使用されるのは軽ドープ領域２２である。
【００３８】
本変形例の観点では、エミッタ１５は、ソースの中央領域２１の下に位置し、ソースの周辺領域２２と接触し、かつソースの周辺領域２２によってフローティングボディＦＢから分離されるように配置されている。この場合、エミッタは、中央領域２１と周辺領域２２間のソース電極に完全に一体化される。
【００３９】
完全空乏ＳｅＯＩからなるメモリセルの場合（図２ａ参照）、部分空乏ＳｅＯＩからなるメモリセル（図３ａ）やバルク基板上のメモリセル（図３ｂ）の場合とは異なり、ＢＯＸは、エミッタ１５をフローティングボディから絶縁するのに役立つものとなりうる。
【００４０】
ドレインＤもまた、重ドープ中央領域１１（例えばＮ＋）と、中央領域を囲む軽ドープ周辺領域１２（例えばＮ−）とを有することができる点に注目する。
【００４１】
従来既知の方法で、ドレインＤはビットラインＢＬに結合される。このビットラインＢＬはメモリアレイのラインに沿って延びることができ、このラインに沿って配置されたメモリセルの各々のドレインと接触することになる。
【００４２】
図２ｂから分かるように、ソースＳはソースラインＳＬに接続される。このソースラインＳＬは通常、ビットラインＢＬに垂直に延び、メモリアレイの列に沿って配置されたメモリセルの各々のソース（通常はソースの重ドープ領域）と接触するようになる。
【００４３】
したがって、図２ａおよび図２ｂの場合、ソースラインＳＬはＳｅＯＩ基板の表面直下にある。
【００４４】
さらに、ソースが２つの隣接セル間で共有されている図２ａおよび図２ｂの場合、単一のソースラインＳＬが、この２つのメモリセルのソースをアドレス指定するのに使用できる。
【００４５】
エミッタ１５は、メモリアレイの列に沿って配置されたメモリセルをアドレス指定するために、ソースラインＳＬに平行に延びる注入ラインＩＬに結合されている。
【００４６】
上記から、図２ａの場合、注入ラインＩＬはソースラインＳＬの下に配置されることが理解される。この結果として、注入ラインＩＬが表面領域を消費しないためにとりわけコンパクトな配置になる。
【００４７】
図２ｂは、ソースラインＳＬが２つの隣接セル間で共有されている本発明によるメモリアレイのトポロジーを示している。このように、この配置はよりコンパクトである。
【００４８】
このため、図２ｂのトポロジーに基づき、スタンドアロンメモリ（standalone memory）が発展中の場合にはメモリセルの表面積をおよそ４Ｆ２に低減することが可能である。このセルは妨害（disturbance）にそれほど影響を受けないわけではないが、それにもかかわらず妨害のレベルは、低いままであり、いずれにせよ従来のメモリセルが被る妨害のレベルより低い。
【００４９】
埋め込み型メモリの場合において、（断面励起現象（cross-excitation phenomena）を回避するためのスペーサを提供する必要がある）トランジスタに対して要求が多ければ多いほど、そのトランジスタによって占められる表面積はより大きくなる。よって、１５Ｆ２〜１８Ｆ２程度のメモリセル表面積が達成される。しかしながら、このことは妨害にまったく影響を受けないという利点を提供する。
【００５０】
それほどコンパクトではないが、妨害によってまったく影響されない別の想定可能なトポロジーが図８に示されている。このトポロジーでは、ワードラインＷＬは、共通のソースラインＳＬを共有する２つの隣接する物理的な行（row）を制御する。この具体的な配置は、相互の妨害の原因の多くを排除する。というのは、この２重のワードラインＷＬにあるセルがすべて使用されており、また書き込み回路が妨害よりもパワフルであると合理的に想定することが可能であるからである。他方、一方が他方の上部に位置する２つのセルは、２つの異なるビットラインＢＬ１、ＢＬ２に必ず接続されていなければならず、そうでなければこれらの情報はＷＬアクセス時に混合されることになる。これは、セルの表面積に対して直接的な影響を有する。というのは、セルは、金属からなる２つのラインを相互に平行にしておくのに十分広くなければならないからである。後者の点は、スタンドアロンメモリに対しては一般的に禁止されるが、他方、セルの表面積はおよそ４Ｆ＊４Ｆ＝１６Ｆ２であるために、埋め込み型メモリの場合には完全に合理的である。
【００５１】
図２ａに示されているように、ＦＥＴトランジスタは、メモリアレイの表面上であり、フローティングボディの上方に置かれ、かつ誘電層によってフローティングボディから絶縁されているゲート電極も有している。ゲート電極は、通常メモリアレイの列に沿って延びるワードラインＷＬに結合されている。
【００５２】
図示されていない別の実施形態によると、ゲート電極は、フローティングボディに埋め込まれて、かつ誘電層によってフローティングボディから絶縁されている。このようにして、ＲＣＡＴ（recessed channel array transistor：凹型チャネルアレイトランジスタ）タイプのトランジスタが定義される。
【００５３】
図２ｃは、本発明の第１の態様によるメモリセルに相当する回路図である。この図において、ＦＥＴトランジスタは、この場合Ｎであるが、参照番号９を有しており、バイポーラトランジスタは、この場合ＰＮＰであるが、参照番号１０を有している。上述のように、ソースラインＳＬに接続されたＦＥＴトランジスタ９のソースはバイポーラトランジスタ１０のベースとして働き、それに対し、ＦＥＴトランジスタ９のボディはバイポーラトランジスタ１０のコレクタとして働く。
【００５４】
別の変形実施形態を示す図３ｄを参照すると、エミッタ３５は、ソース３１、３２にその上部領域において一体化されている。
【００５５】
本変形例の観点では、ソースＳは、軽ドープ上部領域３２と、上部領域の下に配置されている重ドープ底部領域３１とを備えており、エミッタ３５は上部領域３２に一体化されている。
【００５６】
図３ｄに示されているように、特に、ソースの底部領域３１は、基板の埋め込み絶縁層の下に、例えばＳｅＯＩ基板の場合にはＢＯＸ層の下に配置可能であるが、絶縁層を貫いて延びる接続通路３３を介して、ソースの上部領域３２に結合される。
【００５７】
より具体的には、ソースの重ドープ底部領域３１（関連する実施例ではＮ＋ドーピング）は、絶縁層の下であって、反対の導電性を有する基板の領域３６（実施例ではＰ−領域）に配置されている。
【００５８】
本変形例の観点では、ソースラインＳＬは、埋め込まれており、とりわけ、図３ｄに示されているような絶縁層ＢＯＸの直下に埋め込み可能である。バイポーラトランジスタのエミッタ３５は、基板の表面の直下に延びる注入ラインＩＬ（この注入ラインＩＬは、従来のセルのソースラインの代わりに提供される）に結合される。このために、注入ラインＩＬへのアクセスはより容易になる。本変形例においても、ソースとエミッタの垂直積層は、注入ラインが表面積を消費しないという特有の結果を有する。
【００５９】
図３ｅは、図３ｄのメモリセルを用いるメモリアレイの想定可能なトポロジーを示している。このトポロジーにおいて、ソースラインＳＬは、メモリアレイの列に沿った注入ラインＩＬに平行に延びるが、ＢＯＸ層の下の注入ラインの下に埋め込まれている。本変形実施形態では、注入ラインＩＬへのアクセスはより簡単である。
【００６０】
図３ｃは、もう１つの想定可能な実施形態を示しており、この実施形態では、ソースとエミッタの垂直積層がソース２１、２２の下にエミッタ２５を配置することによって得られる。この実施形態は、エミッタとソースの重ドープ領域とを交換した、図３ｄの変形例に対応している点に注目する。
【００６１】
実際には、他の実施形態において、エミッタ２５（Ｐ＋）は、絶縁層の下であって、反対の導電性（実施例ではＮ−）を有する基板の領域２６に埋め込まれ、絶縁層を貫いて延びる接続通路２３を介してソースの周辺領域２２に結合されている。
【００６２】
従来、ソースラインＳＬは基板の表面直下に延びるが、注入ラインＩＬは、ソースラインＳＬに平行なＢＯＸ層の下に延びる。したがって、注入ラインＩＬは表面積を消費しない。
【００６３】
本発明の説明に戻ると、注入ラインは、ドープされた半導体材料を使用して優先的に形成される。これは、ＦＥＴトランジスタがＮ型（Ｐ型フローティングボディ）である図面に示された実施例においては、基板の材料のＰ型ドーピング（特にＰ＋ドーピング）である。本発明はＮ型ＦＥＴトランジスタに制限されず、Ｐ型ＦＥＴトランジスタ（Ｎ型フローティングボディ）の場合に拡大適用される点が理解される。
【００６４】
注入ラインＩＬを形成するために、基板のこのようなドーピングを生成するＣＭＯＳ技術において従来用いられている技術を使用する。これによって、注入ラインは金属化される必要がないため、金属配線を回避することができる。
【００６５】
図４ａ〜４ｂ、図５ａ〜５ｂ、図６ａ〜６ｂおよび図７ａ〜７ｂは、図１に図示されているタイプの従来のメモリセル（図４ａ、５ａ、６ａおよび７ａ）と、本発明によるメモリセル（図４ｂ、５ｂ、６ｂおよび７ｂ）とについて、異なるプログラミング動作、読み出し動作およびホールド動作を比較するために、図２ａの等価回路図を示している。
【００６６】
これらの種々の図面において；
−図４ａおよび４ｂは、論理０状態をプログラミングするＷＲＩＴＥ０動作を図示しており、
−図５ａおよび５ｂは、論理１状態をプログラミングするＷＲＩＴＥ１動作を図示しており、
−図６ａおよび６ｂは、論理状態を読み出すＲＥＡＤ動作を図示しており、
−図７ａおよび７ｂは、論理状態をホールドするＨＯＬＤ動作を図示している。
【００６７】
以下の表は、セルを制御し、かつこれらの種々の動作を実行するために、種々のラインに印加されるべき電圧の例を示している。
【表１】
0005420517.tif 000002
【表２】
0005420517.tif 000003
【００６８】
読み出し動作ＲＥＡＤを実行するためにワードラインＷＬに印加されるべき電圧はさらに、名目電源電圧ＶＤＤ未満の電圧にまで、例えば０．５ＶＤＤにまで低下されることがまず観察される。これによって、セルの全消費レベルを低下させることができる。さらに、この電圧は２つの閾値電圧レベル（「０」と「１」）間にあるため、読み出し選択（read selection）は、最も低い閾値電圧（原則的に、従来「０」）に対する電流の存在、および他の場合における電流の不在となる。したがって、検出増幅器の設計は、基準、即ち既知であり信用がなければならない基準と比較されるべき異なる振幅の２つの電流がある場合よりも、設計がずっと容易である「単純な」コンパレータとなる。
【００６９】
さらに、イントロダクションで説明したように、ＷＲＩＴＥ１動作を実行するために、従来のメモリセルのドレインに名目書き込み電圧ＶＤＤの約２．５倍の電圧を印加しなければならない。
【００７０】
インジェクタによるフローティングボディへの電荷の注入を用いることによって、本発明は、このＷＲＩＴＥ１動作を実行するのに必要な電圧を低下させることができる。とりわけ、本発明によるメモリセルのドレインに印加されるべき電圧は、名目電圧ＶＤＤ以下、例えば、上記の表２に示されているように０．７５ＶＤＤである。
【００７１】
すべてのプログラミング動作が、すべての電源ライン１に印加される低い電圧で実行されることは、多数の利点を提供する。
【００７２】
まず、消費電力が削減され、周辺回路の設計が簡略化される。特に、高電圧（従来のメモリセルに対し、とりわけＷＲＩＴＥ１動作に対し２．５ＶＤＤ）を生成するのに要する回路は必要ない。
【００７３】
さらに、電圧を削減することによって、メモリセルに対するダメージは回避される。隣接セルの妨害も回避される。
【００７４】
したがって、隣接セルに対する書き込み動作においてビットラインＢＬを介して潜在的に発生する妨害は、問題になっている例（ＷＬ＝ＳＬ＝ＩＬ＝０Ｖ）におけるビットラインＢＬへの０．７５ＶＤＤ（ＷＲＩＴＥ１）または−０．２５ＶＤＤ（ＷＲＩＴＥ０）の電圧に対応する。これらの比較的低い電圧は、重大な妨害を発生させる可能性が低い。
【００７５】
隣接セルに対するＷＲＩＴＥ１書き込み動作においてワードラインＷＬを介して潜在的に発生する妨害は、ワードラインＷＬへのＶＤＤおよび注入ラインＩＬへの０．７５ＶＤＤのそれぞれの電圧に対応する（ＢＬ＝ＳＬ＝０Ｖ）。よって、バイポーラトランジスタを介したフローティングボディへの電荷（本実施例ではホール）の注入が生じやすくなる。
【００７６】
隣接セルに対するＷＲＩＴＥ０書き込み動作では、ＷＬはＶＤＤであるが、ＢＬ＝ＳＬ＝ＩＬ＝０Ｖである。よって、バイポーラトランジスタ（本実施例ではＰＮＰ型）はＯＦＦになり、すべてのホールが負のビットラインを介して排出されやすくなる。
【００７７】
これらの妨害現象を簡単に克服するために、ストレスセル（stressed cells）がアクティブなワードラインＷＬに置かれている場合には、ストレスセルに書き込むことによってパッシブのままにしない（このことは、ＷＬに沿う全てのセルに対し有効なＷＲＩＴＥ動作を、全ての対応するビットラインに適切な電圧を印加することによって実行するのに等しい）という選択が可能である。このことはメモリの分割（partitioning）を条件付ける（即ち、ワードラインＷＬに沿うセルのすべてが同一のワードに属することを要する）。しかしながら、全てのストレスセルを用途によって直接使用できる場合には、このことは何らの問題も招かない。実際、ワードが幅広いほど、情報ビットレートはより高くなり、最終的に消費はより小さくなる。
【００７８】
本発明は第１の態様によるメモリセルに制限されず、本発明の第１の態様による複数のメモリセルを備えるメモリアレイと、このようなメモリセルを制御する方法に拡大適用される点が上記から理解されることになる。
【図１】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図７ａ】
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【図７ｂ】
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【図８】
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