(57)【特許請求の範囲】
【請求項１】
第１方向に積層された複数の第１電極膜と、前記複数の第１電極膜どうしの間に設けられた第１電極間絶縁膜と、を有する第１積層構造体と、
前記第１積層構造体と前記第１方向に沿って積層され、前記第１方向に積層された複数の第１選択ゲート導電膜と、前記複数の第１選択ゲート導電膜どうしの間に設けられた第１選択ゲート導電膜間絶縁膜と、を有する第１選択ゲート電極と、
前記第１積層構造体及び前記第１選択ゲート電極を前記第１方向に貫通する第１半導体ピラーと、
前記複数の第１電極膜と前記第１半導体ピラーとの間に設けられた第１記憶層と、
前記第１記憶層と前記第１半導体ピラーとの間に設けられた第１内側絶縁膜と、
前記第１記憶層と前記複数の第１電極膜との間に設けられた第１外側絶縁膜と、
前記複数の第１選択ゲート導電膜と前記第１半導体ピラーとの間に設けられた第１選択ゲート絶縁膜と、
を備え、
前記複数の第１選択ゲート導電膜のそれぞれの厚さは、前記複数の第１電極膜のそれぞれの厚さと実質的に同じであることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数の第１選択ゲート導電膜のそれぞれには、前記複数の第１電極膜のそれぞれに用いられる材料と実質的に同じ材料が用いられることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１方向に対して垂直な第２方向において前記第１積層構造体と隣接し、前記第１方向に積層された複数の第２電極膜と、前記複数の第２電極膜どうしの間に設けられた第２電極間絶縁膜と、を有する第２積層構造体と、
前記第２積層構造体と前記第１方向に沿って積層され、前記第１方向に積層された複数の第２選択ゲート導電膜と、前記複数の第２選択ゲート導電膜どうしの間に設けられた第２選択ゲート導電膜間絶縁膜と、を有する第２選択ゲート電極と、
前記第２積層構造体及び前記第２選択ゲート電極を前記第１方向に貫通する第２半導体ピラーと、
前記複数の第２電極膜と前記第２半導体ピラーとの間に設けられた第２記憶層と、
前記第２記憶層と前記第２半導体ピラーとの間に設けられた第２内側絶縁膜と、
前記第２記憶層と前記複数の第２電極膜との間に設けられた第２外側絶縁膜と、
前記複数の第２選択ゲート導電膜と前記第２半導体ピラーとの間に設けられた第２選択ゲート絶縁膜と、
前記第１半導体ピラーの一端と前記第２半導体ピラーの一端とを接続する半導体接続部と、
をさらに備えたことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１半導体ピラーの前記半導体接続部とは反対の側の他端と接続された第１配線と、
前記第２半導体ピラーの前記半導体接続部とは反対の側の他端と接続され、前記第１配線の延在方向に対して直交する方向に延在する第２配線と、
をさらに備えたことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
第１方向に積層された複数の第１電極膜と、前記複数の第１電極膜どうしの間に設けられた第１電極間絶縁膜と、を有する第１積層構造体と、
前記第１積層構造体と前記第１方向に沿って積層され、前記第１方向に積層された複数の第１選択ゲート導電膜と、前記複数の第１選択ゲート導電膜どうしの間に設けられた第１選択ゲート導電膜間絶縁膜と、を有する第１選択ゲート電極と、
前記第１積層構造体及び前記第１選択ゲート電極を前記第１方向に貫通する第１半導体ピラーと、
前記複数の第１電極膜と前記第１半導体ピラーとの間に設けられた第１記憶層と、
前記第１記憶層と前記第１半導体ピラーとの間に設けられた第１内側絶縁膜と、
前記第１記憶層と前記複数の第１電極膜との間に設けられた第１外側絶縁膜と、
前記複数の第１選択ゲート導電膜と前記第１半導体ピラーとの間に設けられた第１選択ゲート絶縁膜と、
前記第１方向に対して垂直な第２方向において前記第１積層構造体と隣接し、前記第１方向に積層された複数の第２電極膜と、前記複数の第２電極膜どうしの間に設けられた第２電極間絶縁膜と、を有する第２積層構造体と、
前記第２積層構造体と前記第１方向に沿って積層され、前記第１方向に積層された複数の第２選択ゲート導電膜と、前記複数の第２選択ゲート導電膜どうしの間に設けられた第２選択ゲート導電膜間絶縁膜と、を有する第２選択ゲート電極と、
前記第２積層構造体及び前記第２選択ゲート電極を前記第１方向に貫通する第２半導体ピラーと、
前記複数の第２電極膜と前記第２半導体ピラーとの間に設けられた第２記憶層と、
前記第２記憶層と前記第２半導体ピラーとの間に設けられた第２内側絶縁膜と、
前記第２記憶層と前記複数の第２電極膜との間に設けられた第２外側絶縁膜と、
前記複数の第２選択ゲート導電膜と前記第２半導体ピラーとの間に設けられた第２選択ゲート絶縁膜と、
前記第１半導体ピラーの一端と前記第２半導体ピラーの一端とを接続する半導体接続部と、
前記第１半導体ピラーの前記半導体接続部とは反対の側の他端と接続された第１配線と、
前記第２半導体ピラーの前記半導体接続部とは反対の側の他端と接続され、前記第１配線の延在方向に対して直交する方向に延在する第２配線と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項６】
第１方向に積層された複数の電極膜と、前記複数の電極膜どうしの間に設けられた電極間絶縁膜と、を有する積層構造体と、前記積層構造体と前記第１方向に沿って積層され、前記第１方向に積層された複数の選択ゲート導電膜と、前記複数の選択ゲート導電膜どうしの間に設けられた選択ゲート導電膜間絶縁膜と、を有する選択ゲート電極と、前記積層構造体及び前記選択ゲート電極を前記第１方向に貫通する半導体ピラーと、前記複数の電極膜と前記半導体ピラーとの間に設けられた記憶層と、前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、前記記憶層と前記複数の電極膜との間に設けられた外側絶縁膜と、前記複数の選択ゲート導電膜と前記半導体ピラーとの間に設けられた選択ゲート絶縁膜と、を有する不揮発性半導体記憶装置の製造方法であって、
基板上に、前記電極膜となる導電膜と前記電極間絶縁膜となる絶縁膜とを有する積層膜と、前記選択ゲート導電膜となる導電膜と前記選択ゲート導電膜間絶縁膜となる絶縁膜とを有する積層膜と、を有する積層母膜を形成する工程と、
前記積層母膜の上に、予め定められたパターン形状を有するマスク材を形成する工程と、
前記マスク材をマスクにした前記積層母膜のエッチングと、前記マスク材のスリミングと、を繰り返して、前記積層母膜を加工する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置においては、シリコン基板上の２次元平面内に素子を集積してきた。メモリの記憶容量を増加させるには１つの素子の寸法を微細化するが、近年その微細化もコスト的、技術的に困難になってきた。
【０００３】
これに対し、一括加工型３次元積層メモリが提案されている。この一括加工型３次元積層メモリにおいては、交互に積層された絶縁膜と電極膜とを有する積層構造体と、積層構造体を貫通するシリコンピラーと、シリコンピラーと電極膜との間の電荷蓄積層（記憶層）と、が設けられ、これにより、シリコンピラーと各電極膜との交差部にメモリセルが設けられる。さらに、２本のシリコンピラーを基板の側で接続したＵ字形状のメモリストリングを用いる構成も提案されている。このような一括加工型３次元積層メモリにおいて、生産性をさらに向上するためには、改良の余地がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、生産性を向上した一括加工型３次元積層メモリ構成の不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の実施形態によれば、第１積層構造体と、第１選択ゲート電極と、第１半導体ピラーと、第１記憶層と、第１内側絶縁膜と、第１外側絶縁膜と、第１選択ゲート絶縁膜と、を備えた不揮発性半導体記憶装置が提供される。前記第１積層構造体は、第１方向に積層された複数の第１電極膜と、前記複数の第１電極膜どうしの間に設けられた第１電極間絶縁膜と、を有する。前記第１選択ゲート電極は、前記第１積層構造体と前記第１方向に沿って積層され、前記第１方向に積層された複数の第１選択ゲート導電膜と、前記複数の第１選択ゲート導電膜どうしの間に設けられた第１選択ゲート導電膜間絶縁膜と、を有する。前記第１半導体ピラーは、前記第１積層構造体及び前記第１選択ゲート電極を前記第１方向に貫通する。前記第１記憶層は、前記複数の第１電極膜と前記第１半導体ピラーとの間に設けられる。前記第１内側絶縁膜は、前記第１記憶層と前記第１半導体ピラーとの間に設けられる。前記第１外側絶縁膜は、前記第１記憶層と前記複数の第１電極膜との間に設けられる。前記第１選択ゲート絶縁膜は、前記複数の第１選択ゲート導電膜と前記第１半導体ピラーとの間に設けられる。前記複数の第１選択ゲート導電膜のそれぞれの厚さは、前記複数の第１電極膜のそれぞれの厚さと実質的に同じである。
本発明の別の実施形態によれば、第１方向に積層された複数の第１電極膜と、前記複数の第１電極膜どうしの間に設けられた第１電極間絶縁膜と、を有する第１積層構造体と、前記第１積層構造体と前記第１方向に沿って積層され、前記第１方向に積層された複数の第１選択ゲート導電膜と、前記複数の第１選択ゲート導電膜どうしの間に設けられた第１選択ゲート導電膜間絶縁膜と、を有する第１選択ゲート電極と、前記第１積層構造体及び前記第１選択ゲート電極を前記第１方向に貫通する第１半導体ピラーと、前記複数の第１電極膜と前記第１半導体ピラーとの間に設けられた第１記憶層と、前記第１記憶層と前記第１半導体ピラーとの間に設けられた第１内側絶縁膜と、前記第１記憶層と前記複数の第１電極膜との間に設けられた第１外側絶縁膜と、前記複数の第１選択ゲート導電膜と前記第１半導体ピラーとの間に設けられた第１選択ゲート絶縁膜と、前記第１方向に対して垂直な第２方向において前記第１積層構造体と隣接し、前記第１方向に積層された複数の第２電極膜と、前記複数の第２電極膜どうしの間に設けられた第２電極間絶縁膜と、を有する第２積層構造体と、前記第２積層構造体と前記第１方向に沿って積層され、前記第１方向に積層された複数の第２選択ゲート導電膜と、前記複数の第２選択ゲート導電膜どうしの間に設けられた第２選択ゲート導電膜間絶縁膜と、を有する第２選択ゲート電極と、前記第２積層構造体及び前記第２選択ゲート電極を前記第１方向に貫通する第２半導体ピラーと、前記複数の第２電極膜と前記第２半導体ピラーとの間に設けられた第２記憶層と、前記第２記憶層と前記第２半導体ピラーとの間に設けられた第２内側絶縁膜と、前記第２記憶層と前記複数の第２電極膜との間に設けられた第２外側絶縁膜と、前記複数の第２選択ゲート導電膜と前記第２半導体ピラーとの間に設けられた第２選択ゲート絶縁膜と、前記第１半導体ピラーの一端と前記第２半導体ピラーの一端とを接続する半導体接続部と、前記第１半導体ピラーの前記半導体接続部とは反対の側の他端と接続された第１配線と、前記第２半導体ピラーの前記半導体接続部とは反対の側の他端と接続され、前記第１配線の延在方向に対して直交する方向に延在する第２配線と、を備えた不揮発性半導体記憶装置が提供される。
【０００７】
本発明の別の実施形態によれば、上記の不揮発性半導体記憶装置の製造方法であって、基板上に、前記電極膜となる導電膜と前記電極間絶縁膜となる絶縁膜とを有する積層膜と、前記選択ゲート導電膜となる導電膜と前記選択ゲート導電膜間絶縁膜となる絶縁膜とを有する積層膜と、を有する積層母膜を形成する工程と、前記積層母膜の上に、予め定められたパターン形状を有するマスク材を形成する工程と、前記マスク材をマスクにした前記積層母膜のエッチングと、前記マスク材のスリミングと、を繰り返して、前記積層母膜を加工する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図４】第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図５】図５（ａ）〜図５（ｆ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図６】図６（ａ）〜図６（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図７】図７（ａ）〜図７（ｃ）は、比較例の不揮発性半導体記憶装置の製造方法の一部を例示する工程順模式的断面図である。
【図８】第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図９】第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【発明を実施するための形態】
【０００９】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１０】
（第１の実施の形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
なお、図１においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。  
図２は、第１の実施形態に係る不揮発性半導体記憶装置の構成（全体構成）を例示する模式的断面図である。  
図３は、第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。  
図４は、第１の実施形態に係る不揮発性半導体記憶装置の一部（電極膜）の構成を例示する模式的平面図である。
【００１１】
本実施形態に係る不揮発性半導体記憶装置１１０は、３次元積層型のフラッシュメモリである。  
図１及び図２に表したように、不揮発性半導体記憶装置１１０においては、例えば単結晶シリコンからなる半導体基板１１が設けられる。
【００１２】
本具体例において、半導体基板１１においては、メモリセルが形成されるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲの例えば周辺に設けられた周辺領域ＰＲとが設定されている。周辺領域ＰＲにおいては、半導体基板１１の上には、各種の周辺領域回路ＰＲ１が設けられる。
【００１３】
メモリアレイ領域ＭＲにおいては、半導体基板１１の上に例えば回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。なお、回路部ＣＵは必要に応じて設けられ、省略可能である。回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３が設けられている。
【００１４】
メモリ部ＭＵは、例えば、３次元マトリクス状に配列したメモリセルトランジスタを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。
【００１５】
図１は、マトリクスメモリセル部ＭＵ１の構成を例示している。  
図２においては、マトリクスメモリセル部ＭＵ１として、図１のＡ−Ａ’線断面の一部と、図１のＢ−Ｂ’線断面の一部が例示されている。
【００１６】
図１及び図２に表したように、マトリクスメモリセル部ＭＵ１においては、半導体基板１１の主面１１ａ上に、積層構造体ＭＬと、積層構造体ＭＬと積層された選択ゲート電極ＳＧと、が設けられている。なお、本願明細書において、「積層」とは、直接重ねられる場合の他、間に他の要素が挿入されて重ねられる場合も含む
積層構造体ＭＬ及び選択ゲート電極ＳＧの積層方向をＺ軸方向（第１方向）とする。本具体例では、Ｚ軸方向は、半導体基板１１の主面１１ａに対して垂直な方向である。Ｚ軸方向に対して垂直な１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸方向とＹ軸方向とに垂直な方向をＸ軸方向（第３方向）とする。
【００１７】
積層構造体ＭＬは、Ｚ軸方向に積層された複数の電極膜６１と、複数の電極膜６１どうしの間に設けられた電極間絶縁膜６２と、を有する。電極間絶縁膜６２は、電極膜６１どうしを絶縁する層間絶縁膜として機能する。
【００１８】
選択ゲート電極ＳＧは、積層構造体ＭＬとＺ軸方向に沿って積層される。選択ゲート電極ＳＧは、Ｚ軸方向に積層された複数の選択ゲート導電膜７１と、複数の選択ゲート導電膜７１どうしの間に設けられた選択ゲート導電膜間絶縁膜７２と、を有する。選択ゲート導電膜間絶縁膜７２は、選択ゲート導電膜７１どうしを絶縁する層間絶縁膜として機能する。
【００１９】
本具体例においては、電極膜６１は、Ｘ軸方向に沿って延在する帯状の部分を有している。また、選択ゲート導電膜７１も、Ｘ軸方向に沿って延在する帯状の部分を有している。
【００２０】
そして、積層構造体ＭＬ及び選択ゲート電極ＳＧをＺ軸方向に貫通する半導体ピラーＳＰが設けられる。この半導体ピラーＳＰは、例えば、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨの中に半導体を埋め込むことによって形成される。
【００２１】
図３は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図１のＢ−Ｂ’線断面の一部に相当する断面図である。  
図３に表したように、不揮発性半導体記憶装置１１０は、上記の半導体ピラーＳＰと、記憶層４８と、内側絶縁膜４２と、外側絶縁膜４３と、を備える。
【００２２】
記憶層４８は、電極膜６１のそれぞれと半導体ピラーＳＰとの間に設けられる。  
内側絶縁膜４２は、記憶層４８と半導体ピラーＳＰとの間に設けられる。内側絶縁膜４２は、トンネル絶縁膜として機能する。  
外側絶縁膜４３は、記憶層４８と電極膜６１との間に設けられる。外側絶縁膜４３は、ブロック絶縁膜として機能する。
【００２３】
電極膜６１には所定の電気信号が印加され、電極膜６１は、不揮発性半導体記憶装置１１０のワード線として機能することができる。
【００２４】
電極膜６１及び選択ゲート導電膜７１には、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン（非晶質シリコン）、または、不純物が導入されて導電性が付与されたポリシリコン（多結晶シリコン）などを用いることができ、また、金属及び合金なども用いることができる。
【００２５】
電極間絶縁膜６２、内側絶縁膜４２、外側絶縁膜４３及び選択ゲート導電膜間絶縁膜７２には、例えば酸化シリコンを用いることができる。
【００２６】
記憶層４８には、例えば窒化シリコンを用いることができる。記憶層４８は、半導体ピラーＳＰと電極膜６１との間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。記憶層４８は単層膜でも良く、また積層膜でも良い。
【００２７】
なお、後述するように電極間絶縁膜６２、内側絶縁膜４２、外側絶縁膜４３、選択ゲート導電膜間絶縁膜７２及び記憶層４８には、上記に例示した材料に限らず、任意の材料を用いることができる。
【００２８】
このように、不揮発性半導体記憶装置１１０においては、電極膜６１と半導体ピラーＳＰとが交差する部分において、記憶層４８を有するメモリセルトランジスタ形成される。メモリセルトランジスタは３次元マトリクス状に配列し、この記憶層４８に電荷を蓄積させることにより、各メモリセルトランジスタがデータを記憶するメモリセルＭＣとして機能する。
【００２９】
図２に表したように、不揮発性半導体記憶装置１１０においては、選択ゲート導電膜７１と半導体ピラーＳＰとの間に選択ゲート絶縁膜ＳＧＩが設けられる。  
選択ゲート絶縁膜ＳＧＩには、上記の内側絶縁膜４２、記憶層４８及び外側絶縁膜４３の積層膜を用いても良く、また、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３の積層膜とは異なる絶縁膜を用いても良い。選択ゲート絶縁膜ＳＧＩは、単層膜でも良く、積層膜でも良い。
【００３０】
選択ゲート電極ＳＧと半導体ピラーＳＰとが交差する部分に選択ゲートトランジスタが形成され、選択ゲート絶縁膜ＳＧＩは、この選択ゲートトランジスタのゲート絶縁膜として機能する。選択ゲートトランジスタは、半導体ピラーＳＰを選択する機能を有する。
【００３１】
なお、図１及び図２においては、電極膜６１が４枚描かれているが、積層構造体ＭＬにおいて、設けられる電極膜６１の数は任意である。また、図１及び図２においては、選択ゲート導電膜７１が３枚描かれているが、選択ゲート電極ＳＧにおいて、設けられる選択ゲート導電膜７１の数は任意である。
【００３２】
なお、半導体ピラーＳＰのうち、積層構造体ＭＬを貫通する部分と、選択ゲート電極ＳＧを貫通する部分と、は、連続して形成された半導体層でも良く、半導体ピラーＳＰのうちの積層構造体ＭＬを貫通する部分と、半導体ピラーＳＰのうちの選択ゲート電極ＳＧを貫通する部分と、が別の工程で形成され、これらの部分が電気的に接続されていても良い。
【００３３】
なお、半導体ピラーＳＰは、Ｚ軸方向に延在する円柱状でも良く、また、Ｚ軸方向に延在する円筒状でも良い。半導体ピラーＳＰがＺ軸方向に延在する円筒状の場合には、その円筒の内部に例えば絶縁膜が埋め込まれることができる。
【００３４】
なお、図２に表したように、積層構造体ＭＬの最下部（例えば、半導体基板１１に最も近い側）の電極膜６１の下に絶縁膜が設けられ、本具体例では、この絶縁膜も便宜的に電極間絶縁膜６２とする。また、積層構造体ＭＬの最上部（例えば、半導体基板１１から最も遠い側）の電極膜６１の上に絶縁膜が設けられ、本具体例では、この絶縁膜も便宜的に電極間絶縁膜６２とする。
【００３５】
なお、最も上の選択ゲート導電膜７１の上に絶縁膜を設けることができ、この絶縁膜も便宜的に選択ゲート導電膜間絶縁膜７２と見なしても良い。また、最も下の選択ゲート導電膜７１の下に絶縁膜を設けることができ、この絶縁膜も便宜的に選択ゲート導電膜間絶縁膜７２と見なしても良い。
【００３６】
図２に表したように、選択ゲート電極ＳＧどうしをＹ軸方向に沿って分断する層間絶縁膜１７が設けられている。層間絶縁膜１７は、Ｘ軸方向に沿って延在する。
【００３７】
そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬ（第２配線）とビア２２とが設けられている。ソース線ＳＬの周りには層間絶縁膜１９が設けられている。ビア２２は、例えば、バリア層２０と金属層２１との積層膜を有する。
【００３８】
そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬ（第１配線）が設けられている。ビット線ＢＬは、例えば、Ｙ軸に沿った帯状の形状を有している。なお、層間絶縁膜１７、１８、１９及び２３には、例えば酸化シリコンを用いることができる。
【００３９】
そして、本具体例においては、２本ずつの半導体ピラーＳＰは、半導体基板１１の側で接続されている。  
すなわち、不揮発性半導体記憶装置１１０は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とを半導体基板１１の側で電気的に接続する半導体接続部ＣＰ（第１半導体接続部ＣＰ１）をさらに備える。半導体接続部ＣＰには、半導体ピラーＳＰとなる材料を用いることができる。半導体接続部ＣＰは、バックゲートＢＧ（接続部導電層）に対向している。
【００４０】
ただし、実施形態は、これに限らず、後述するように、それぞれの半導体ピラーＳＰが独立しており、半導体基板１１の側で半導体接続部ＣＰによって接続されなくても良い。以下では、図２及び図３に例示したように、２本の半導体ピラーＳＰが半導体接続部ＣＰによって接続される場合として説明する。
【００４１】
なお、ここで、不揮発性半導体記憶装置１１０において半導体ピラーは複数設けられており、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、特定の半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。他の構成要素も同様に、例えば、半導体接続部の全体または任意の半導体接続部を指す場合には、「半導体接続部ＣＰ」と言い、特定の半導体接続部を指す場合に「第ｎ半導体接続部ＣＰｎ」（ｎは１以上の任意の整数）と言う。
【００４２】
図１に表したように、第１半導体接続部ＣＰ１によって接続された第１及び第２半導体ピラーＳＰ１及びＳＰ２がペアとなって１つのＵ字形状のＮＡＮＤストリングとなり、第２半導体接続部ＣＰ２によって接続された第３及び第４半導体ピラーＳＰ３及びＳＰ４がペアとなって別のＵ字形状のＮＡＮＤストリングとなる。
【００４３】
図４に表したように、例えば、電極膜６１においては、０以上の整数であるｍにおいて、上記のｎが（４ｍ＋１）及び（４ｍ＋４）である半導体ピラーＳＰ（４ｍ＋１）及びＳＰ（４ｍ＋４）に対応する電極膜が共通に接続され電極膜６１Ａとなり、ｎが（４ｍ＋２）及び（４ｍ＋３）である半導体ピラーＳＰ（４ｍ＋２）及び（４ｍ＋３）に対応する電極膜が共通に接続され電極膜６１Ｂとなる。すなわち、電極膜６１は、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜６１Ａ及び電極膜６１Ｂの形状を有している。  
なお、図３に表したように、電極膜６１Ａと電極膜６１Ｂとは、絶縁層ＩＬによって互いに分断される。
【００４４】
そして、図２に例示した配線接続部ＭＵ２のように、Ｘ軸方向における一方の端において、電極膜６１Ｂは、ビアプラグ３１によってワード配線３２に接続され、例えば半導体基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、電極膜６１Ａは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される（図２では図示しない）。すなわち、Ｚ軸方向に積層された各電極膜６１（電極膜６１Ａ及び電極膜６１Ｂ）のＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端で電極膜６１Ａが駆動回路との電気的に接続され、Ｘ軸方向の他方の端で電極膜６１Ｂが駆動回路との電気的に接続される。なお、図２では、Ｙ軸方向の同じ位置で、各電極膜６１のそれぞれにビアプラグ３１が接続されているが、各電極膜６１に対応するビアプラグ３１の位置は、Ｙ軸方向の異なる位置に設けることができる。
【００４５】
これにより、半導体基板１１からの距離が同じ電極膜６１において、ペアとなる第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２とで異なる電位が設定できる。これにより、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とに対応する同層のメモリセルＭＣは互いに独立して動作できる。第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４に関しても同様である。
【００４６】
なお、電極膜６１Ａと電極膜６１Ｂとの組み合わせを１つの消去ブロックとすることができ、消去ブロックごとに、電極膜６１Ａ及び電極膜６１Ｂと、別の電極膜６１Ａ及び電極膜６１Ｂと、が分断される。  
なお、各消去ブロックに含まれる半導体ピラーのＸ軸方向及びＹ軸方向における数は任意である。
【００４７】
また、バックゲートＢＧは、ビアプラグ３３によってバックゲート配線３４に接続される。
【００４８】
図１及び図２に表したように、半導体ピラーＳＰの半導体接続部ＣＰとは反対の端のそれぞれが、ビット線ＢＬまたはソース線ＳＬに接続され、半導体ピラーＳＰのそれぞれに、選択ゲート電極ＳＧ（第１〜第４選択ゲート電極ＳＧ１〜ＳＧ４）が設けられることにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。
【００４９】
このように、不揮発性半導体記憶装置１１０は、第１積層構造体ＭＬ１、第１選択ゲート電極ＳＧ１、第１半導体ピラーＳＰ１、第１記憶層（記憶層４８）、第１内側絶縁膜（内側絶縁膜４２）、第１外側絶縁膜（外側絶縁膜４３）、第１選択ゲート絶縁膜（選択ゲート絶縁膜ＳＧＩ）と、を備える。
【００５０】
第１積層構造体ＭＬ１は、Ｚ軸方向に積層された複数の第１電極膜６１ａと、複数の第１電極膜６１ａどうしの間に設けられた第１電極間絶縁膜６２ａと、を有する。
【００５１】
第１選択ゲート電極ＳＧ１は、第１積層構造体ＭＬ１とＺ軸方向に沿って積層され、Ｚ軸方向に積層された複数の第１選択ゲート導電膜７１ａと、複数の第１選択ゲート導電膜７１ａどうしの間に設けられた第１選択ゲート導電膜間絶縁膜７２ａと、を有する。
【００５２】
第１半導体ピラーＳＰ１は、第１積層構造体ＭＬ１及び第１選択ゲート電極ＳＧ１をＺ軸方向に貫通する。
【００５３】
第１記憶層は、複数の第１電極膜６１ａと第１半導体ピラーＳＰ１との間に設けられる。第１内側絶縁膜は、第１記憶層と第１半導体ピラーＳＰ１との間に設けられる。第１外側絶縁膜は、第１記憶層と複数の第１電極膜６１ａとの間に設けられる。第１選択ゲート絶縁膜は、複数の第１選択ゲート導電膜７１ａと第１半導体ピラーＳＰ１との間に設けられる。
【００５４】
そして、不揮発性半導体記憶装置１１０は、第２積層構造体ＭＬ２と、第２選択ゲート電極ＳＧ２と、第２半導体ピラーＳＰ２と、第２記憶層（記憶層４８）と、第２内側絶縁膜（内側絶縁膜４２）と、第２外側絶縁膜（外側絶縁膜４３）と、第２選択ゲート絶縁膜（選択ゲート絶縁膜ＳＧＩ）と、第１半導体接続部ＣＰ１（半導体接続部ＣＰ）と、をさらに備える。
【００５５】
第２積層構造体ＭＬ２は、Ｚ軸方向に対して垂直なＹ軸方向において第１積層構造体ＭＬと隣接し、Ｚ軸方向に積層された複数の第２電極膜６１ｂと、複数の第２電極膜６１ｂどうしの間に設けられた第２電極間絶縁膜６２ｂと、を有する。
【００５６】
第２選択ゲート電極ＳＧ２は、第２積層構造体ＭＬ２とＺ軸方向に沿って積層され、Ｚ軸方向に積層された複数の第２選択ゲート導電膜７１ｂと、複数の第２選択ゲート導電膜７１ｂどうしの間に設けられた第２選択ゲート導電膜間絶縁膜７２ｂと、を有する。
【００５７】
第２半導体ピラーＳＰ２は、第２積層構造体ＭＬ２及び第２選択ゲート電極ＳＧ２をＺ軸方向に貫通する。第２半導体ピラーＳＰ２は、Ｙ軸方向に沿って第１半導体ピラーＳＰ１と隣接する。
【００５８】
第２記憶層は、複数の第２電極膜６１ｂと第２半導体ピラーＳＰ２との間に設けられる。第２内側絶縁膜は、第２記憶層と第２半導体ピラーＳＰ２との間に設けられる。第２外側絶縁膜は、第２記憶層と複数の第２電極膜６１ｂとの間に設けられる。第２選択ゲート絶縁膜は、複数の第２選択ゲート導電膜７１ｂと第２半導体ピラーＳＰ２との間に設けられる。
【００５９】
第１半導体接続部ＣＰ１は、第１半導体ピラーＳＰ１の一端と第２半導体ピラーＳＰ２の一端とを接続する。第１半導体接続部ＣＰ１によって接続される第１半導体ピラーＳＰ１の一端及び第２半導体ピラーＳＰ２の一端は、第１半導体ピラーＳＰ１の半導体基板１１の側の端及び第２半導体ピラーＳＰ２の半導体基板１１の側の端である。
【００６０】
そして、不揮発性半導体記憶装置１１０は、第１配線（例えばビット線ＢＬ）と、第２配線（例えばソース線ＳＬ）と、をさらに備えることができる。第１配線は、第１半導体ピラーＳＰ１の第１半導体接続部ＣＰ１とは反対の側の他端と接続される。第２配線は、第２半導体ピラーＳＰ２の第１半導体接続部ＣＰ１とは反対の側の他端と接続される。第２配線は、第１配線の延在方向に対して直交する方向に延在する。本具体例では、第１配線は、Ｙ軸方向に沿って延在し、第２配線は、Ｘ軸方向に沿って延在する。
【００６１】
なお、図１に例示したように、第１半導体ピラーＳＰ１は、ビアＶ１によってビット線ＢＬに接続され、第４半導体ピラーＳＰ４は、ビアＶ２によってビット線ＢＬに接続される。
【００６２】
以下では、第１積層構造体ＭＬ１及び第２積層構造体ＭＬ２を総称して積層構造体ＭＬということにする。また、第１電極膜６１ａ及び第２電極膜６１ｂを総称して、電極膜６１ということにする。また、第１電極間絶縁膜６２ａ及び第２電極間絶縁膜６２ｂを総称して、電極間絶縁膜６２ということにする。さらに、第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２を総称して、選択ゲート電極ＳＧということにする。また、第１選択ゲート導電膜７１ａ及び第２選択ゲート導電膜７１ｂを総称して、選択ゲート導電膜７１ということにする。また、第１選択ゲート導電膜間絶縁膜７２ａ及び第２選択ゲート導電膜間絶縁膜７２ｂを総称して、選択ゲート導電膜間絶縁膜７２ということにする。
【００６３】
なお、既に説明したように、不揮発性半導体記憶装置１１０は、第３半導体ピラーＳＰ３と、第４半導体ピラーＳＰ４と、第２半導体接続部ＣＰ２と、をさらに有することができる。
【００６４】
第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接する。第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接する。
【００６５】
図４に関して説明したように、本具体例では、第３半導体ピラーＳＰ３が貫通する電極膜６１は、第２半導体ピラーＳＰ２が貫通する第２電極膜６１ｂと連続し、第４半導体ピラーＳＰ４が貫通する電極膜６１は、第１半導体ピラーＳＰ１が貫通する第１電極膜６１ａと連続している。ただし、実施形態はこれに限らず、半導体ピラーＳＰのそれぞれは、それぞれ別の（例えばＹ軸方向に沿って分断された）電極膜６１を貫通しても良い。
【００６６】
第２半導体接続部ＣＰ２は、第３半導体ピラーＳＰ３の一端と第４半導体ピラーＳＰ４の一端とを接続する。第１配線は、例えば第４半導体ピラーＳＰ４の第２半導体接続部ＣＰ２とは反対の側の他端とさらに接続される。第２配線は、第３半導体ピラーＳＰ３の第２半導体接続部ＣＰ２とは反対の側の他端とさらに接続される。
【００６７】
本実施形態に係る不揮発性半導体記憶装置１１０においては、選択ゲート電極ＳＧが、複数の選択ゲート導電膜７１と、選択ゲート導電膜間絶縁膜７２と、の積層膜の構成を有することから、後述するように、選択ゲート電極ＳＧ及び電極膜６１の加工性が向上する。これにより、生産性を向上することができる。
【００６８】
例えば、選択ゲート電極ＳＧにおいては、半導体ピラーＳＰの選択動作の際に、半導体ピラーＳＰをカットオフするために、選択ゲート電極ＳＧのＺ軸方向における厚さは、比較的厚く設定される。一方、メモリセルＭＣとなる電極膜６１のＺ軸方向に沿った厚さは、メモリセルＭＣを高密度に集積させるために、比較的薄く設定される。
【００６９】
すなわち、選択ゲート電極ＳＧ（第１選択ゲート電極ＳＧ１）のＺ軸方向に沿った厚さは、１つの電極膜６１の厚さ（複数の第１電極膜６１ａのいずれかのＺ軸方向に沿った厚さ）よりも大きい。
【００７０】
Ｚ軸方向の厚さが厚い選択ゲート電極ＳＧを、一体の導電膜として形成した場合には、選択ゲート電極ＳＧのパターン加工の条件は、電極膜６１のパターン加工の条件から大きく異なる条件となる。このため、両者の加工において、それぞれに適正な加工条件を適用するための加工条件の変更、及び、付加的な工程が発生し、生産性は低くなる場合がある。
【００７１】
これに対し、本実施形態においては、選択ゲート電極ＳＧに、導電膜と絶縁膜との積層膜の構成が適用されるので、選択ゲート電極ＳＧのパターン加工の条件を、電極膜６１のパターン加工の条件に類似した条件とすることができる。これにより、両者の加工において、類似した加工条件を用いることができ、また、付加的な工程を発生させることが抑制され、生産性が向上する。
【００７２】
例えば、複数の選択ゲート導電膜７１のそれぞれには、複数の電極膜６１のそれぞれに用いられる材料と実質的に同じ材料を用いることができる。また、複数の選択ゲート導電膜７１のそれぞれのＺ軸方向に沿った厚さは、複数の電極膜６１のそれぞれのＺ軸方向に沿った厚さと実質的に同じとすることができる。
【００７３】
そして、選択ゲート導電膜間絶縁膜７２には、電極間絶縁膜６２に用いられる材料と実質的に同じ材料を用いることができる。また、選択ゲート導電膜間絶縁膜７２のＺ軸方向に沿った厚さは、電極間絶縁膜６２のＺ軸方向に沿った厚さと実質的に同じとすることができる。
【００７４】
例えば、選択ゲート導電膜７１として、電極膜６１に用いられる導電膜と同じ材料で同じ厚さの導電膜を用い、選択ゲート導電膜間絶縁膜７２として、電極間絶縁膜６２に用いられる絶縁膜と同じ材料で同じ厚さの絶縁膜を用いることができる。これにより、選択ゲート電極ＳＧの膜構成が、積層構造体ＭＬの膜構成と同じになり、両者の加工条件は同じになり、より生産性が向上する。
【００７５】
ただし、実施形態はこれに限らず、選択ゲート導電膜７１の材料及び厚さは、電極膜６１とは異なっても良く、また、選択ゲート導電膜間絶縁膜７２の材料及び厚さは、電極間絶縁膜６２とは異なっても良い。  
以下では、選択ゲート導電膜７１の材料及び厚さが、電極膜６１と実質的に同じで、また、選択ゲート導電膜間絶縁膜７２の材料及び厚さが、電極間絶縁膜６２と実質的に同じ場合の例として、不揮発性半導体記憶装置１１０の製造方法の例について説明する。
【００７６】
図５（ａ）〜図５（ｆ）及び図６（ａ）〜図６（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
すなわち、これらの図は、配線接続部ＭＵ２を例えばＸ−Ｚ平面で切断したときの部分的な模式的断面図に相当する。そして、これらの図は、Ｚ軸方向に積層された複数の電極膜６１（本具体例では電極膜６１Ｂ）のＸ軸方向における長さを階段状に変化させる工程を例示している。なお、これらの図においては、層間絶縁膜１３よりも上の部分の構成が図示されており、それ以外の部分（例えば半導体基板１１、回路部ＣＵ及び層間絶縁膜１３など）は省略されている。
【００７７】
図５（ａ）に表したように、半導体基板１１（図示せず）の上にバックゲートＢＧとなるバックゲート導電膜ＢＧｆが設けられ、その上に、電極膜６１となる導電膜６１ｆと、電極間絶縁膜６２となる絶縁膜６２ｆと、が交互に積層されている。この例では導電膜６１ｆが４枚描かれているが、導電膜６１ｆの数は任意である。
【００７８】
さらに、その上に、選択ゲート導電膜７１となる導電膜７１ｆと、選択ゲート導電膜間絶縁膜７２となる絶縁膜７２ｆと、が交互に積層されている。この例では導電膜７１ｆが３枚描かれているが、導電膜７１ｆの数は任意である。積層された複数の導電膜７１ｆ、及び、複数の絶縁膜７２ｆが、選択ゲート電極ＳＧとなる選択ゲート電極膜ＳＧｆに含まれる。
【００７９】
なお、この例では、選択ゲート電極ＳＧ（選択ゲート電極膜ＳＧｆ）の一番上の層が、選択ゲート導電膜７１（導電膜７１ｆ）とされているが、選択ゲート電極ＳＧの一番上の層が、選択ゲート導電膜間絶縁膜７２（絶縁膜７２ｆ）とされても良い。以下では、選択ゲート電極ＳＧの一番上の層が、選択ゲート導電膜７１（導電膜７１ｆ）とされる場合として説明する。
【００８０】
導電膜６１ｆ及び導電膜７１ｆには、例えば、不純物がドープされたポリシリコンが用いられる。導電膜６１ｆ及び導電膜７１ｆの厚さは、例えば約５０ナノメートル（ｎｍ）である。絶縁膜６２ｆ及び絶縁膜７２ｆには、例えば酸化シリコンが用いられる。絶縁膜６２ｆ及び絶縁膜７２ｆの厚さは、例えば約３０ｎｍである。
【００８１】
さらに、その上に、所定のパターン形状で、マスク材８１が形成されている。マスク材８１には、例えばフォトレジストが用いられる。なお、マスク材８１のパターン形状の加工には、フォトリソグラフィを用いることができる。
【００８２】
そして、図５（ａ）に表したように、マスク材８１をマスクにして、上から１層目の導電膜７１ｆ及び上から１層目の絶縁膜７２ｆをエッチングする。なお、このエッチング及び以下のエッチングには、例えばＲＩＥ（Reactive Ion Etching）などのドライエッチングを用いることができる。
【００８３】
そして、図５（ｂ）に表したように、マスク材８１をスリミングし、マスク材８１の端を例えばＸ軸方向に沿って後退させる。これにより、１層目の導電膜７１ｆの上面の一部が露出する。
【００８４】
そして、図５（ｃ）に表したように、スリミングされたマスク材８１をマスクにして上から１層目の導電膜７１ｆ及び絶縁膜７２ｆをエッチングすると共に、上から２層目の導電層７１ｆ及び絶縁膜７２ｆをエッチングする。これにより、１層目及び２層目の導電膜７１ｆにおいて、段差が形成される。
【００８５】
そして、図５（ｄ）に表したように、マスク材８１をさらにスリミングする。  
さらに、図５（ｅ）に表したように、さらにスリミングされたマスク材８１をマスクにして上から１層目の導電膜７１ｆ及び絶縁膜７２ｆをエッチングすると共に上から２層目及び３層目の導電膜７１ｆ、並びに、上から２層目の絶縁膜７２ｆをエッチングする。
【００８６】
そして、図５（ｆ）に表したように、マスク材８１をさらにスリミングする。  
さらに、図６（ａ）に表したように、さらにスリミングされたマスク材８１をマスクにして上から１層目の導電膜７１ｆ及び絶縁膜７２ｆをエッチングすると共に、上から２層目及び３層目の導電膜７１ｆ、上から２層目の絶縁膜７２ｆ、並びに、上から１層目の導電膜６１ｆ及び絶縁膜６２ｆをエッチングする。
【００８７】
そして、図６（ｂ）に表したように、マスク材８１をさらにスリミングする。  
このように、エッチングと、マスク材８１のスリミングと、を必要な回数繰り返すことにより、複数の導電膜６１ｆに所定の数の段差が形成される。
【００８８】
そして、図６（ｃ）に表したように、スリミングされたマスク材８１をマスクにして、１層目〜３層目の導電膜７１ｆ並びに１層目及び２層目の絶縁膜７２ｆを一括してエッチングし、さらに、１層目〜４層目の導電膜６１ｆ及び絶縁膜６２ｆをエッチングする。これにより、１層目〜３層目の導電膜７１ｆは、最後のマスク材８１の形状を反映した形状に加工され、１層目〜４層目の導電膜６１ｆは、階段状の形状に加工される。これにより、１層目〜３層目の導電膜７１ｆを含む選択ゲート電極ＳＧと、１層目〜４層目の導電膜６１ｆを含む積層構造体ＭＬと、が形成できる。
【００８９】
このように、本実施形態に係る不揮発性半導体記憶装置１１０においては、１つのＰＥＰ工程によって得られたマスク材８１を基に、エッチングと、マスク材８１のスリミングと、を繰り返すことにより、選択ゲート電極ＳＧと、段差を有する電極膜６１を含む積層構造体ＭＬと、を高い生産性で製造できる。
【００９０】
図７（ａ）〜図７（ｃ）は、比較例の不揮発性半導体記憶装置の製造方法の一部を例示する工程順模式的断面図である。  
この比較例においては、選択ゲート電極ＳＧが積層膜でなく、選択ゲート電極ＳＧとして、電極膜６１よりも厚い１枚の導電膜が用いられている。
【００９１】
すなわち、図７（ａ）に表したように、比較例の不揮発性半導体記憶装置１１９においては、導電膜６１ｆと絶縁膜６２ｆとが交互に積層され、その上に、選択ゲート電極ＳＧとなる、１枚の選択ゲート電極膜ＳＧｆ１が設けられる。選択ゲート電極ＳＧとなる選択ゲート電極膜ＳＧｆ１の厚さは、電極膜６１となる導電膜６１ｆの厚さよりも厚い。
【００９２】
このように、厚い選択ゲート電極膜ＳＧｆ１の加工を、図５（ａ）〜図５（ｆ）及び図６（ａ）〜図６（ｃ）に関して説明したエッチングとスリミングとの繰り返し法のためのマスクとは別のマスクを用いて実施する場合には、ＰＥＰの数が増え生産性が低下する。
【００９３】
そして、厚い選択ゲート電極膜ＳＧｆ１の加工を、エッチングとスリミングとの繰り返し法のためのマスクを用いて実施する場合には、以下のようになる。
【００９４】
図７（ａ）に表したように、この場合も、選択ゲート電極膜ＳＧｆ１の上にマスク材８１を形成し、マスク材８１をマスクにして、選択ゲート電極膜ＳＧｆ１及び上から１層目の絶縁膜６２ｆを加工する。
【００９５】
そして、図７（ｂ）に表したように、マスク材８１をスリミングする。  
そして、図７（ｃ）に表したように、スリミングされたマスク材８１をマスクにして、選択ゲート電極膜ＳＧｆ１、及び、１層目の導電膜６１ｆをエッチングする。このとき、選択ゲート電極膜ＳＧｆ１が厚いため、選択ゲート電極膜ＳＧｆ１をエッチングする条件は、薄い導電膜６１ｆ及び薄い絶縁膜６２ｆをエッチングするための条件よりも過酷な条件が用いられる。このため、選択ゲート電極膜ＳＧｆ１のエッチングによって、導電膜６１ｆ及び絶縁膜６２ｆが過剰にエッチングされ、必要以外の部分の導電膜６１ｆ及び絶縁膜６２ｆが除去される可能性があり、場合によっては、加工不良を生じる場合がある。
【００９６】
さらに、厚い選択ゲート電極膜ＳＧｆ１をエッチングする時間は長い。比較例においては、図５（ａ）〜図５（ｆ）及び図６（ａ）〜図６（ｃ）に関して説明したエッチングとスリミングとの繰り返しごとに、厚い選択ゲート電極膜ＳＧｆ１をエッチングする必要があり、このため、全体の処理時間が長くなる。
【００９７】
これに対し、本実施形態に係る不揮発性半導体記憶装置１１０においては、選択ゲート電極ＳＧ（選択ゲート電極膜ＳＧｆ）として、複数の選択ゲート導電膜７１（導電膜７１ｆ）と、それらの間の選択ゲート導電膜間絶縁膜７２（絶縁膜７２ｆ）と、の積層膜を用いることで、選択ゲート導電膜７１及び選択ゲート導電膜間絶縁膜７２の加工の条件を、電極膜６１及び電極間絶縁膜６２の加工の条件に近づけることができる。
【００９８】
これにより、１つのＰＥＰ工程によって得られたマスク材８１を基に、エッチングと、マスク材８１のスリミングと、を繰り返すことにより、選択ゲート電極ＳＧと、段差を有する電極膜６１を含む積層構造体ＭＬと、を高い生産性で製造できる。複数の選択ゲート導電膜７１のそれぞれ厚さを薄く設定することで、選択ゲート導電膜７１の加工条件は緩和され、選択ゲート導電膜７１の加工の際に、導電膜６１ｆ及び絶縁膜６２ｆが過剰にエッチングされ、必要以外の部分の導電膜６１ｆ及び絶縁膜６２ｆが除去されることが抑止できる。
【００９９】
そして、選択ゲート導電膜７１及び選択ゲート導電膜間絶縁膜７２の構成（例えば材料及び厚さ）を、電極膜６１及び電極間絶縁膜６２の構成（例えば材料及び厚さ）と実質的に同じに設定すると、選択ゲート導電膜７１及び選択ゲート導電膜間絶縁膜７２の加工の条件を、電極膜６１及び電極間絶縁膜６２の加工の条件と同じすることができ、加工処理の安定性がさらに高まり、さらに生産性が向上できる。
【０１００】
なお、選択ゲート電極ＳＧのＺ軸方向に沿った厚さは、半導体ピラーＳＰを制御するために必要な厚さに基づいて定めることができる。そして、選択ゲート電極ＳＧのＺ軸方向に沿った厚さ、及び、加工性に基づいて、選択ゲート導電膜７１の厚さ及び数、並びに、選択ゲート導電膜間絶縁膜７２の厚さを定めることができる。
【０１０１】
電極膜６１の数は、例えば、１本の半導体ピラーＳＰに形成するメモリセルＭＣの数に対応して任意に定められる。  
１つの積層構造体ＭＬにおける電極膜６１の数は、１つの選択ゲート電極ＳＧにおける選択ゲート導電膜７１の数よりも大きい。
【０１０２】
上記のように、実施形態は、Ｚ軸方向に積層された複数の電極膜６１と、複数の電極膜６１どうしの間に設けられた電極間絶縁膜６２と、を有する積層構造体ＭＬと、積層構造体ＭＬとＺ軸方向に沿って積層され、Ｚ軸方向に積層された複数の選択ゲート導電膜７１と、複数の選択ゲート導電膜７１どうしの間に設けられた選択ゲート導電膜間絶縁膜７２と、を有する選択ゲート電極ＳＧと、積層構造体ＭＬ及び選択ゲート電極ＳＧをＺ軸方向に貫通する半導体ピラーＳＰと、複数の電極膜６１と半導体ピラーＳＰとの間に設けられた記憶層４８と、記憶層４８と半導体ピラーＳＰとの間に設けられた内側絶縁膜４２と、記憶層４８と複数の電極膜６１との間に設けられた外側絶縁膜４３と、複数の選択ゲート導電膜７１と半導体ピラーＳＰとの間に設けられた選択ゲート絶縁膜ＳＧＩと、を有する不揮発性半導体記憶装置の製造方法を含むことができる。
【０１０３】
そして、本製造方法は、基板（半導体基板１１）上に、電極膜６１となる導電膜６１ｆと電極間絶縁膜６２となる絶縁膜６２ｆとを有する積層膜と、選択ゲート導電膜７１となる導電膜７１ｆと選択ゲート導電膜間絶縁膜７２となる絶縁膜７２ｆとを有する積層膜と、を有する積層母膜を形成する工程と、積層母膜の上に、予め定められたパターン形状を有するマスク材８１を形成する工程と、マスク材８１をマスクにした積層母膜のエッチングと、マスク材８１のスリミングと、を繰り返して、積層母膜を加工する工程と、を備えることができる。
【０１０４】
すなわち、本製造方法においては、図５（ａ）〜図５（ｆ）及び図６（ａ）〜図６（ｃ）に関して説明したエッチングとスリミングとの繰り返しを実施して、導電膜６１ｆ、絶縁膜６２ｆ、導電膜７１ｆ及び絶縁膜７２ｆを含む積層母膜が加工される。
【０１０５】
なお、導電膜６１ｆ、絶縁膜６２ｆ、導電膜７１ｆ及び絶縁膜７２ｆを含む積層母膜を形成する工程は、例えば、導電膜６１ｆと絶縁膜６２ｆとを有する積層膜の形成工程と、導電膜７１ｆと絶縁膜７２ｆとを有する積層膜の形成工程と、を含むことができる。この場合には、例えば、まず、導電膜６１ｆと絶縁膜６２ｆとを交互に積層し、その後、導電膜７１ｆと絶縁膜７２ｆとを交互に積層する。
【０１０６】
このように、導電膜６１ｆ、絶縁膜６２ｆ、導電膜７１ｆ及び絶縁膜７２ｆを含む積層母膜を形成工程は任意である。
【０１０７】
本製造方法において、導電膜６１ｆの材料及び厚さは、導電膜７１ｆの材料及び厚さと実質的に同じとすることができる。また、絶縁膜６２ｆの材料及び厚さは、絶縁膜７２ｆの材料及び厚さと実質的に同じとすることができる。これにより、加工条件が均一にでき、生産性がより向上できる。
【０１０８】
（第２の実施形態）  
図８は、第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
図９は、第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
なお、図８においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【０１０９】
図８及び図９に表したように、本実施形態に係る不揮発性半導体記憶装置１２０においては、半導体ピラーＳＰはＵ字形状に接続されておらず、それぞれの半導体ピラーＳＰが独立している。すなわち、不揮発性半導体記憶装置１２０においては、直線状のＮＡＮＤストリングが設けられる。そして、積層構造体ＭＬの上に上部選択ゲート電極ＵＳＧが設けられ、積層構造体ＭＬの下に下部選択ゲート電極ＬＳＧが設けられている。
【０１１０】
上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧは、選択ゲート電極ＳＧに含まれる。上部選択ゲート電極ＵＳＧは、積層構造体ＭＬとＺ軸方向に沿って積層されている。また、下部選択ゲート電極ＬＳＧも、積層構造体ＭＬとＺ軸方向に沿って積層されている。
【０１１１】
そして、下部選択ゲート電極ＬＳＧの下側に、ソース線ＳＬが設けられている。ソース線ＳＬの下に層間絶縁膜１３ａが設けられ、ソース線ＳＬと下部選択ゲート電極ＬＳＧとの間に層間絶縁膜１３ｂが設けられている。
【０１１２】
下部選択ゲート電極ＬＳＧの下方において半導体ピラーＳＰはソース線ＳＬに接続され、上部選択ゲート電極ＵＳＧの上方において半導体ピラーＳＰはビット線ＢＬに接続されている。そして、上部選択ゲート電極ＵＳＧと下部選択ゲート電極ＬＳＧとの間の積層構造体ＭＬにおいてメモリセルＭＣが形成され、半導体ピラーＳＰが、直線状の１つのＮＡＮＤストリングとして機能する。
【０１１３】
上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧは、それぞれ層間絶縁膜１７及び層間絶縁膜１３ｃによって分断され、Ｘ軸方向に沿って延在する帯状の形状を有している。
【０１１４】
一方、半導体ピラーＳＰの上部に接続されるビット線ＢＬ、及び、半導体ピラーＳＰの下部に接続されるソース線ＳＬは、Ｙ軸方向に延在する帯状の形状を有している。  
そして、この場合は、電極膜６１は、Ｘ−Ｙ平面に平行な板状の導電膜である。
【０１１５】
本具体例では、上部選択ゲート電極ＵＳＧは、Ｚ軸方向に積層された複数の選択ゲート導電膜７１と、複数の選択ゲート導電膜７１どうしの間に設けられた選択ゲート導電膜間絶縁膜７２と、を有する。本具体例では、選択ゲート導電膜７１が３枚設けられているが、選択ゲート導電膜７１の数は任意である。
【０１１６】
そして、上部選択ゲート電極ＵＳＧの複数の選択ゲート導電膜７１と半導体ピラーＳＰとの間に、選択ゲート絶縁膜（上部選択ゲート絶縁膜ＵＳＧＩ）が設けられている。
【０１１７】
なお、下部選択ゲート電極ＬＳＧと半導体ピラーＳＰとの間には、下部選択ゲート絶縁膜ＬＳＧＩが設けられている。上部選択ゲート絶縁膜ＵＳＧＩ及び下部選択ゲート絶縁膜ＬＳＧＩには、例えば、酸化シリコンが用いられる。
【０１１８】
このように、本実施形態に係る不揮発性半導体記憶装置１２０においても、選択ゲート電極ＳＧ（上部選択ゲート電極ＵＳＧ）が、複数の選択ゲート導電膜７１と、選択ゲート導電膜間絶縁膜７２と、の積層膜の構成を有することから、選択ゲート電極ＳＧ及び電極膜６１の加工性が向上する。これにより、生産性を向上することができる。
【０１１９】
すなわち、不揮発性半導体記憶装置１２０においても、図５（ａ）〜図５（ｆ）及び図６（ａ）〜図６（ｃ）に関して説明したエッチングとスリミングとの繰り返しの方法によって、選択ゲート電極ＳＧ（上部選択ゲート電極ＵＳＧ）と、段差を有する電極膜６１を含む積層構造体ＭＬと、を高い生産性で製造できる。
【０１２０】
なお、本具体例では、上部選択ゲート電極ＵＳＧが、選択ゲート導電膜７１及び選択ゲート導電膜間絶縁膜７２の積層膜の構造を有しているが、上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧの少なくともいずれかに、選択ゲート導電膜７１及び選択ゲート導電膜間絶縁膜７２の積層膜の構造を適用しても良い。
【０１２１】
以上説明したように、実施形態によれば、生産性を向上した一括加工型３次元積層メモリ構成の不揮発性半導体記憶装置が提供される。
【０１２２】
なお、上記においては、記憶層４８として窒化シリコンを用いる場合について説明したが、実施形態はこれに限らず、記憶層４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０１２３】
また、電極間絶縁膜６２、内側絶縁膜４２、外側絶縁膜４３及び選択ゲート導電膜間絶縁膜７２には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０１２４】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１２５】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれる電極膜、電極間絶縁膜、選択ゲート電極、選択ゲート導電膜、選択ゲート導電膜間絶縁膜、半導体ピラー、記憶層、電荷蓄積層、内側絶縁膜、外側絶縁膜、絶縁膜、導電膜、層間絶縁膜、ソース線、ビット線、配線などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１２６】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１２７】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１２８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２９】
１１…半導体基板、  １１ａ…主面、  １３、１３ａ、１３ｂ、１３ｃ…層間絶縁膜、  １７、１８、１９…層間絶縁膜、  ２０…バリア層、  ２１…金属層、  ２２…ビア、  ２３…層間絶縁膜、  ３１…ビアプラグ、  ３２…ワード配線、  ３３…ビアプラグ、  ３４…バックゲート配線、  ４２…内側絶縁膜（第１及び第２内側絶縁膜）、  ４３…外側絶縁膜（第１及び第２外側絶縁膜）、  ４８…記憶層（第１及び第２記憶層）、  ６１、６１Ａ、６１Ｂ…電極膜、  ６１ａ…第１電極膜、  ６１ｂ…第２電極膜、  ６１ｆ…導電膜、  ６２…電極間絶縁膜、  ６２ａ…第１電極間絶縁膜、  ６２ｂ…第２電極間絶縁膜、  ６２ｆ…絶縁膜、  ７１…選択ゲート導電膜、  ７１ａ…第１選択ゲート導電膜、  ７１ｂ…第２選択ゲート導電膜、  ７１ｆ…導電膜、  ７２…選択ゲート導電膜間絶縁膜、  ７２ａ…第１選択ゲート導電膜間絶縁膜、  ７２ｂ…第２選択ゲート導電膜間絶縁膜、  ７２ｆ…絶縁膜、  ８１…マスク材、  １１０、１１９、１２０…不揮発性半導体記憶装置、  ＢＧ…バックゲート、  ＢＧｆ…バックゲート導電膜、  ＢＬ…ビット線、  ＣＰ、ＣＰｎ…半導体接続部、  ＣＰ１…第１半導体接続部、  ＣＰ２…第２半導体接続部、  ＣＵ…回路部、  ＩＬ…絶縁層、  ＬＳＧ…下部選択ゲート電極、  ＬＳＧＩ…下部選択ゲート絶縁膜、  ＭＣ…メモリセル、  ＭＬ…積層構造体、  ＭＬ１…第１積層構造体、  ＭＬ２…第２積層構造体、  ＭＲ…メモリアレイ領域、  ＭＵ…メモリ部、  ＭＵ１…マトリクスメモリセル部、  ＭＵ２…配線接続部、  ＰＲ…周辺領域、  ＰＲ１…周辺領域回路、  ＳＧ…選択ゲート電極、  ＳＧ１〜ＳＧ４…第１〜第４選択ゲート電極、  ＳＧＩ…選択ゲート絶縁膜、  ＳＧｆ、ＳＧｆ１…選択ゲート電極膜、  ＳＬ…ソース線、  ＳＰ、ＳＰｎ…半導体ピラー、  ＳＰ１〜ＳＰ４…第１〜第４半導体ピラー、  ＴＨ…貫通ホール、  ＵＳＧ…上部選択ゲート電極、  ＵＳＧＩ…上部選択ゲート絶縁膜、  Ｖ１、Ｖ２…ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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