(57)【特許請求の範囲】
【請求項１】
ゲート酸化膜が０．５ｎｍ以上１０ｎｍ以下のＭＯＳトランジスタからなるスイッチとキャパシタとからなり、前記ＭＯＳトランジスタの第１のソース・ドレイン領域が前記キャパシタの一方の電極に接続されてなるメモリセルと、
前記キャパシタに電荷を蓄積し又は蓄積されていた電荷を放電することによって１ビットの記憶を記録し、また前記キャパシタの電位を読み出すことによって１ビットの記憶を読み出す制御回路と、
一定周期毎に又は受信した指令に基づき前記メモリセルに記録された前記記憶を前記メモリセルに再書込みするリフレッシュ回路とを有する半導体装置において、
前記ＭＯＳトランジスタのバックゲートに印加するバックバイアス電位の設定値を記録する、バックバイアス電位記録用記憶回路と、
前記バックバイアス電位記録用記憶回路に記録された前記バックバイアス電位の設定値に基づいてバックバイアス電位を生成して、生成したバックバイアス電位を前記バックゲートに供給するバックゲート電位生成電源とを有し、
前記ＭＯＳトランジスタの閾値が、前記ＭＯＳトランジスタが具備すべき閾値として設定された目標値より大きい場合に、前記目標値に対するバックバイアス電位の設定値より浅いバックバイアス電位の値が、前記バックバイアス電位の設定値として記録されていることを特徴とする半導体装置。
【請求項２】
ＭＯＳトランジスタからなるスイッチとキャパシタとからなり、前記ＭＯＳトランジスタの第１のソース・ドレイン領域が前記キャパシタの一方の電極に接続されてなるメモリセルと、
前記キャパシタに電荷を蓄積し又は蓄積されていた電荷を放電することによって１ビットの記憶を記録し、また前記キャパシタの電位を読み出すことによって１ビットの記憶を読み出す制御回路と、
一定周期毎に又は受信した指令に基づき前記メモリセルに記録された前記記憶を前記メモリセルに再書込みするリフレッシュ回路とを有する半導体装置において、
前記スイッチを閉じるために前記ＭＯＳトランジスタのゲートに印加するワード線非選択電位の設定値を記録する、ワード線非選択電位用記憶回路と、
前記ワード線非選択電位用記憶回路に記録された前記ワード線非選択電位の設定値に基づいてワード線非選択電位を生成して、生成したワード線非選択電位を前記ゲートに供給するワード線非選択電位生成回路とを有し、
前記ＭＯＳトランジスタの閾値が、前記ＭＯＳトランジスタが具備すべき閾値として設定された目標値より小さい場合に、前記目標値に対するワード線非選択電位の設定値より深いワード線非選択電位の値が、前記ワード線非選択電位の設定値として記録されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記スイッチを閉じるために前記ＭＯＳトランジスタのゲートに印加するワード線非選択電位の設定値を記録する、ワード線非選択電位用記憶回路と、
前記ワード線非選択電位用記憶回路に記録された前記ワード線非選択電位の設定値に基づいてワード線非選択電位を生成して、生成したワード線非選択電位を前記ゲートに供給するワード線非選択電位生成回路とを有し、
前記ＭＯＳトランジスタの閾値が、前記ＭＯＳトランジスタが具備すべき閾値として設定された目標値より小さい場合に、前記目標値に対するワード線非選択電位の設定値より深いワード線非選択電位の値が、前記ワード線非選択電位の設定値として記録されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記バックバイアス電位記録用記憶回路に記録されている前記バックバイアス電位の設定値と、前記ワード線非選択電位用記憶回路に記録されている前記ワード線非選択電位の設定値が等しいことを特徴とする半導体装置。  
【請求項５】
請求項１乃至４記載の半導体装置において、
前記ＭＯＳトランジスタの閾値に代えて、前記ＭＯＳトランジスタと同一構造で且つ同一工程で同時に製作されたモニター用ＭＯＳトランジスタの閾値を、前記目標値との比較の対象としてなることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記メモリセルと一以上の前記モニター用ＭＯＳトランジスタとが、同一チップ上に形成されていることを特徴とする半導体装置。  
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記モニター用ＭＯＳトランジスタのソースはグランド電位に接続し、前記モニター用ＭＯＳトランジスタのゲートには第１の所定の電位を印加し、前記モニター用ＭＯＳトランジスタのドレインに第２の所定の電位を印加して、前記ドレインに流れ込む電流の値を測定する第１の工程と、
前記電流の値が所定の電流値より小さい場合には、
前記ゲートに印加する電位を所定の値だけ増加させて前記ドレインに流れ込む電流の値を再度測定する工程を、前記ドレインに流れ込む電流の値が前記所定の電流値を超えるまで繰り返し、前記ドレインに流れ込む電流の値が前記所定の電流値を超えた時に前記ゲートに印加されている電位を前記モニター用ＭＯＳトランジスタの閾値とする第２の工程と、
前記電流の値が前記所定の電流値を超えている場合には、
前記ゲートに印加する電位を所定の値だけ減少させて前記ドレインに流れ込む電流の値を再度測定する工程を、前記ドレインに流れ込む電流の値が前記所定の電流値より小さくなるまで繰り返し、前記ドレインに流れ込む電流の値が前記所定の電流値より小さくなった時に前記ゲートに印加されている電位を前記モニター用ＭＯＳトランジスタの閾値とする第３の工程と、
第２又は第３の工程によって得られた、前記モニター用ＭＯＳトランジスタの閾値に基づいて定められた、前記バックバイアス電位の設定値又は前記ワード線非選択電位の設定値の何れか一方又は双方を、前記バックバイアス電位記録用記憶回路又は前記ワード線非選択電位用記憶回路の何れか一方又は双方に記録する工程を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法において、
前記モニター用ＭＯＳトランジスタのソースはグランド電位に接続し、前記モニター用ＭＯＳトランジスタのゲートには所定の電位を印加し、前記モニター用ＭＯＳトランジスタのドレインに所定の電流を流して、前記ドレインの電位の値を測定する第１の工程と、
前記電位の値が所定の電位値を超えている場合には、前記ゲートに印加する電位を所定の値だけ増加させて前記ドレインの電位の値を再度測定する工程を、前記ドレインの電位の値が前記所定の電位値より小さくなるまで繰り返し、前記ドレインの電位の値が前記所定の電位値をり小さくなった時に前記ゲートに印加されている電位を前記モニター用ＭＯＳトランジスタの閾値とする第２の工程と、
前記電位の値が前記所定の電位値より小さい場合には、前記ゲートに印加する電位を所定の値だけ減少させて前記ドレインの電位の値を再度測定する工程を、前記ドレインの電位の値が前記所定の電位値を超えるまで繰り返し、前記ドレインの電位の値が前記所定の電位値を超えた時に前記ゲートに印加されている電位を前記モニター用ＭＯＳトランジスタの閾値とする第３の工程と、
第２又は第３の工程によって得られた、前記モニター用ＭＯＳトランジスタの閾値に基づいて定められた、前記バックバイアス電位の設定値又は前記ワード線非選択電位の設定値の何れか一方又は双方を、前記バックバイアス電位記録用記憶回路又は前記ワード線非選択電位用記憶回路の何れか一方又は双方に記録する工程を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項６記載の半導体装置の製造方法において、
前記モニター用ＭＯＳトランジスタのゲートと、ソース又はドレインの何れか一方又は双方が短絡していないかを確認する確認工程と、
前記ゲートと、前記ソース又は前記ドレインの何れか一方又は双方が短絡していない場合には、請求項７又は８記載の全工程を行う閾値推定工程と、
前記ゲートと、前記ソース又は前記ドレインの何れか一方又は双方が短絡している場合には、所定の閾値を前記モニター用ＭＯＳトランジスタの閾値とする閾値擬制工程と、
前記閾値推定工程又は前記閾値擬制工程によって得られた、前記モニター用ＭＯＳトランジスタの閾値に基づいて定められた、前記バックバイアス電位の設定値又は前記ワード線非選択電位の設定値の何れか一方又は双方を、前記バックバイアス電位記録用記憶回路又は前記ワード線非選択電位用記憶回路の何れか一方又は双方に記録する工程を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記所定の閾値は、前記半導体装置の有する前記ＭＯＳトランジスタが具備すべき閾値として設定された目標値であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタ（Metal-Oxide-Semiconductor Field Effect Transisiteor：MOSFET）を有する半導体装置に関し、特に、MOSFETとキャパシタからなるメモリセルによって構成されたダイナミック・ランダム・アクセス・メモリ（dynamic random access memory:DRAM）に関する。
【背景技術】
【０００２】
MOSFETは、半導体集積回路を構成する基本素子として広く用いられている。特に、大容量のメモリを可能とするDRAMでは、メモリセルで用いられるスイッチ用トランジスタとして特に重要な役割を担っている。
【０００３】
DRAMの記憶原理は、キャパシタに電荷を蓄積し、スイッチ用MOSFET によって電荷の出入りを制御するというものである。１ビットのメモリセル101は、図１７に示すようにセルトランジスタ102（スイッチ用トランジスタ）とキャパシタ103からなっている。配線としては、ワード線104とビット線105が配置される。ワード線104はセルトランジスタ102のゲートに、ビット線105はセルトランジスタ102のソース・ドレイン領域の一方に接続される。セルトランジスタ102のソース・ドレイン領域の他方は、キャパシタ103に接続される。図１７にはメモリセルが1つしか示されていないが、実際のDRAMではこのようなメモリセルが二次元マトリックス状に多数配置される。
【０００４】
上述したように、セルトランジスタ102が有する２つのソース・ドレイン領域には、ビット線105とキャパシタ103が夫々接続さている。ビット線105とキャパシタ103は電位が固定しておらず、DRAMの動作状態に応じて、夫々が他方に対して頻繁に高電位になったり低電位になったりする。MOSFET、例えばｎチャネルMOSFETでは、ゲートの両側に設けられた２つのn+領域のうち高電位側のn+領域がドレインとして機能し、低電位側のn+領域がソースとして機能する。しかし、セルトランジスタでは何れのn+領域が高電位（又は低電位）になるかが固定していないので、どちらもソース・ドレイン領域と呼ばれている。ｐチャネルMOSFETについても、同様に２つのp+領域がソース・ドレイン領域と呼ばれている。
【０００５】
１ビットの記録のためには、まずワード線104に電圧を印加してセルトランジスタ102をオン状態にして、ビット線105から電荷をキャパシタ103に供給する（又は、キャパシタ103に蓄積されていた電荷を、ビット線105に放電する。）。
【０００６】
キャパシタ103への充電（又は、放電）が済むとセルトランジスタ102をオフ状態にし、ビット線105の電位が下がってもキャパシタ103に蓄積した電荷が放電しないようにする（又は、ビット線105の電位が高くなっても、空のキャパシタ103が充電されないようにする。）。ことにようにして、１ビットの情報がメモリセル101に記憶される。
【０００７】
しかし、キャパシタ103に蓄積された電荷は時間と共に除々に放電してしまうので、記憶が消滅する前に同一の記憶内容を再書き込みする必要がある。この再書込み動作は、リフレッシュ(refresh)と呼ばれている。
【０００８】
上記放電は、図１８のように、キャパシタ103側のソース・ドレイン領域からバックゲート107に漏れる電流106によって生じる。この漏れ電流について、少し詳しく説明する。図１９は、メモリセルの断面図の一例である。同図には、２つのメモリセル101が記載されている。キャパシタ103は、トレンチ形キャパシタである。２つのセルトランジスタ102は、夫々のソース・ドレイン領域が合体して一つの領域109を形成している。この領域にビット線105が接続されている。このような構造をとることによって、ビット線105とメモリセルのソース・ドレイン領域を接続する箇所が半減し、DRAMの集積度が向上する。
【０００９】
図１９に示された例では、セルトランジスタ102はｎチャネルMOSFETである。従って、ソース・ドレイン領域108,109は、n+領域によって構成されている。また、バックゲート領域107はｐ型Siによって構成さている。ソース・ドレイン領域108,109の間に位置するｐ型半導体層の上には、薄いゲート酸化膜を介してゲートとして機能するワード線104が、紙面に対して垂直方向に通っている。ワード線104は、MOSFETからなるセルトランジスタ102のゲートとして機能する。これらのメモリセルは、厚いSiO2膜からなる素子分離層130によって、他のメモリセルから電気的に分離されている。また、ｐ型のバクックゲート領域107、ｎ型の内部電位層131、及びｐ型の基板132によって構成されるｐｎｐ構造によって基板から電気的に分離されている(図１９中では、「n+」を「N+」と記載。)。
【００１０】
DRAMでは、バックゲート領域107には0V以下の電位が印加される。一方、ソース・ドレイン領域線108,109の電位は、0V以上の領域で変動する。従って、ソース・ドレイン領域108,109とバックゲート領域107からなるpn接合には、常に、逆バイアスが印加された状態になっている。このためソース・ドレイン領域108からバックゲート領域107に漏れる電流106はごく僅かである。しかし、キャパシタ103の容量が小さいので、この様な僅かな漏れ電流によってもキャパシタ103は除々放電してしまう。尚、バックゲート領域107に漏れた電流106は、バックゲート電源に入り最終的にはグランドに至る。
【００１１】
このような放電現象は、ジャンクション・リークと呼ばれキャパシタ103が放電する主たる原因となっている。放電した電荷を補充するため、図２０のようにDRAMでは、頻繁にビット線105からキャパシタ103に電荷116を再注入している。この動作は、リフレッシュと呼ばれている。リフレッシュは、図２１のように短い周期（例えば、100ｍｓ）で繰返し行われ、キャパシタ103の電位が、ハイレベルと認識される最低の電位110に減少する前に繰り返される（非特許文献１）。
【００１２】
キャパシタ103からの漏れ電流106が大き過ぎると、ビット線105から電荷を再注入してもキャパシタ103を十分に充電することはできない。このような状況下では、メモリセル101は記憶素子として機能しなくなってしまう。
【００１３】
このような状況に陥らないように、従来は、製造工程を最適化してジャンクション・リークを抑制し、良好な記憶保持特性を維持していた。
【非特許文献１】「半導体工学第２版」、東京電気大学、2004年、p.187.
【非特許文献２】「日経エレクトロニクス」、日経BP社、2006年、p.55.
【非特許文献３】「半導体工学第２版」、東京電気大学、2004年、p.49〜p.50.
【発明の開示】
【発明が解決しようとする課題】
【００１４】
近年、半導体集積回路の加工技術は、配線の最小線幅が65nm,45nmと微細化している。またその駆動電圧も1.0V,0.7Vと低電圧化してきている。これに伴なって、MOSFETの閾値Vthのバラツキが大きな問題となってきている（非特許文献２）。  
【００１５】
この問題は、スタテイックラム(static random access memory:SRAM)で顕在化している。しかし、本願発明者等は、DRAMにおいても、セルトランジスタ102の閾値Vthがバラツキつくと、正常にリフレッシュされないメモリセルが増加してしまう事を発見した。
【００１６】
図２２は、セルトランジスタ101の閾値Vthに対する不良セルの発生割合を示したものである。横軸はセルトランジスタ101の閾値Vthであり、縦軸は不良セルを有するチップ（一集積回路）の発生割合（不良率）である。図２２に示した例では、閾値Vthが0.7Vになるように製造工程を最適化されている。また、配線の最小線幅は130nm、ゲート酸化膜厚は17nmである。
【００１７】
図２２の図中左側のライン111は、図２３及び図２４に示すような、セルトランジスタ102からビット線105への漏れ電流115が原因となって発生する不良セルの発生率を表している。一方、図２２の図中右側のライン112は、レフレッシュ時にビット線105からキャパシタ103に再注入される電荷116（図２０に記載）が不十分であることに起因する不良セルの発生率を表している。図２２の図中下側に示したライン113は、最適化した製造工程において発生するVthのバラツキの範囲である。
【００１８】
以下、ライン111,112によって表される不良セルの発生原因について詳しく説明する。
【００１９】
これらの不良セルの発生原因は、DRAMのリフレッシュ動作に深く関係しているので、まずDRAMのリフレッシュ動作について説明する。
【００２０】
図２５は、ホールデッド・ビット・ライン(Holded Bit Line)型と呼ばれるDRAMの基本的な回路構成の一例である。DRAMは、メモリセルC1,C2からなる対が２次元マトリックス状に多数配置されてなるメモリセルアレイ115、ワード線W1,W2、ワード線W1,W2を駆動する行デコーダ116、ビット線D,D´、ビット線D,D´が接続されが列選択スイッチ120、列選択スイッチ120が接続された列デコーダ118、センスアンプ119、ビット線プリチャージ電源121、プリチャージ・スイッチ122,123、及び入出力バッファ117等からなっている。ビット線D,D´は対になっていて、それぞれ同数のメモリセルC1,C2が接続されている。尚、メモリセルC1,C2は、通常、ｎチャネルMOSFET からなるセルトランジスタ102とキャパシタ103によって構成される。尚、一つのメモリセルが２次元マトリックス状に多数配置されたメモリセルアレイからなるDRAMは、オープン・ビット(Open Bit)型DRAMと呼ばれている。
【００２１】
リフレッシュ動作は、まずプリチャージ・スイッチ122,123を開いて、ビット線D,D´をビット線プリチャージ電源121に接続することから始まる。これによって、ビット線D,D´の電位は、ビット線プリチャージ電源121の電位Vii/2（Viiは、内部電位）になる。内部電位Viiは、メモリセルの記憶動作の基準となる電位である。メモリセル101は、ハイレベルの時はキャパシタ103の電位がVii（>0）に、ロウレベルの時にはキャパシタ103の電位がグランド電位Vss（＝0）になっている。ビット線Dには寄生容量124があるので、プリチャージ・スイッチ122を閉じてもビット線Dの電位はVii/2に保持される。この動作をプリチャージという。尚、リフレッシュ動作中は、列選択スイッチ120はオフ状態にある。
【００２２】
プリチャージが完了すると、ビット線Dに接続されたプリチャージ・スイッチ122,123を閉じる。次に、ワード線W1をハイレベルにしてメモリセルC1のセルトランジスタ102をオンする。この時、メモリセルC1のキャパシタ103と浮遊容量124が並列接続されるので、ビット線の電位はVii/2(例えば、1.5Ｖ)から変動する。すなわち、キャパシタ103がハイレベルにあった場合にはVii/2+ΔVに、キャパシタ3がロウレベルにあった場合にはVii/2-ΔVになる（ΔV＞0。）。浮遊容量124はキャパシタ103より容量が大きいので、ビット線電位の変動すなわちΔVは数百mVと小さい。従って、以下に述べるように、この小さな変化をセンスアンプ119で増幅して、ビット線D,D´にVii又はVss(=0V)を出力する。
【００２３】
ビット線D´には、ワード線W1に接続されたメモリセルは存在しない。従って、ワード線W1をハイレベルにしても、ビット線D´の電位はVii/2に保たれている（ワード線W1はローレベルのままま）。ワード線W1がハイレベルになり所定の時間が経過した後、センスアンプ119は活性化される。活性化したセンスアンプ119は、ビット線D,D´の電位差を検出する。その結果（（Vii/2+ΔV）- Vii/2=ΔVの場合）が正の値である場合には、センスアンプ119は、ビット線Dにはハイレベル電圧(Vii)を出力し、ビット線D´にはローレベル電圧（Vss(=0Ｖ)）を出力する。一方、電位差が負の値の場合（（Vii/2-ΔV）- Vii/2=-ΔVの場合）には、センスアンプ119は、ビット線Dにはローレベル電圧（Vss(=0Ｖ)）を出力し、ビット線D´にはハイレベル電圧（Vii）を出力する。
【００２４】
メモリセルC1のセルトランジスタ102はオンのままなので、メモリセルC1のキャパシタ3はハイレベル（又は、ローレベル）となり、メモリセル１の記憶が再書き込めれる。その後、メモリセルC1のセルトランジスタ102をオフすることによって一回のリフレッシュ動作が終了する。
【００２５】
この間、ワード線W2はオフ状態に置かれるので、メモリセルC２は記憶内容が保持される。
【００２６】
メモリセルC２をリフレッシュする場合には、ワード線W1,W2に印加する電圧レベルを逆転すれば良い。
【００２７】
ビット線D,D´の電位が変動すると、ワード線W1,W2にはノイズが発生する。しかし、ホールデッド・ビット・ライン型のDRAMでは、ビット線D,D´の電位が一方がハイレベルであれば他方は必ずローレベルである。このため、ワード線W1,W2に誘導されるノーズはお互いに打ち消し合う。すなわち、ホールデッド・ビット・ライン型のDRAMには、ビット線の電位の変動によってワード線に誘導されるノイズが極めて小さいという利点がある。
【００２８】
次に、リフレッシュ時にビット線Dからキャパシタ103に再注入される電荷116（図２０に記載）が不十分であることに起因する不良セルの発生について説明する。再注入電荷の不足は、図２２の右側のライン112が発生する原因となっている。
【００２９】
図２６は、リフレッシュ動作時における、メモリセルC1を構成する各要素の電位の時間変化を示したものである。縦軸は電位であり、横軸はリフレッシュ動作開始からの経過時間である。同図中には、ワード線W1の電位125、ビット線Dの電位126、及びキャパシタ103の電位127が示されている。図２６は、ハイレベル状態にあるキャパシタ103をリフレッシュする場合の例が示されている。
【００３０】
縦軸には、ワード線非選択電位VNN、ワード線セット電位Vpp、プリチャージ電位Vii/2、及びメモリセルがハイレベル状態にある時の電位Viiが示されている。VNN, Vpp, Viiの代表的な値は、それぞれ-0.3Ｖ,2.6Ｖ,1.5Ｖである。横軸に示された期間0〜t1は、プリチャージのための期間である。プリチャージが済むと、ワード線W1がオンされ、セルトレンジスタ102はオン状態になる。するとビット線Dとキャパシタ103は導通し、ハイレベル状態にあるキャパシタ103からビット線Dに向かって電流が流れる。このため、ビット線Dの電位126が上昇する。ビット線Dの電位126が安定した時刻t2で、センスアンプ119を活性化する。活性化したセンスアンプ119によって、キャパシタ103は再充電される。キャパシタが十分に充電されその電位127が安定した時刻t3で、セルトランジスタ102をオフ状態して、キャパシタ103をビット線Dから切り離す。これによって、メモリセルC1のリフレッシュが完了する。
【００３１】
ところで、ワード線セット電位Vppは、ビット線Dのハイレベル電位ViiよりVth（セルトランジスタC1の閾値）以上高い値に設定される（Vpp＞Vii+Vth）。これは、ワード線セット電位Vppが（セルトランジスタC1の）キャパシタ側のソース・ドレイン領域の電位より、Vth以上高い値でないとセルトランジスタ102がオンしないからである。すなわち、ワード線セット電位VppがVii+Vthより小さいと、キャパシタ103の再充電電圧（Vpp-Vth）がViiに到達しないことになる(Vpp-Vth<Vii)。
【００３２】
尚、ワード線セット電位Vppは、通常キャパシタンス103への充電速度を上げるため、Vii+Vthより0.3〜0.4V高く設定される。
【００３３】
閾値Vthがその目標値（図２２のライン113の中央）の近傍にある場合に、キャパシタ103の電位127が正常値Viiまで上昇するように、DRAMは設計されている。しかし、閾値Vthが許容範囲を超えた大きな値Vth´になってしまうと、図２６の曲線128のようにキャパシタ103の電位がViiに達する前にセルトランジスタ102がオフしてしまいキャパシタ103の電位の上昇が止まってしまう。従って、キャパシタ103へ再注入される電荷が不足してしまう。このため十分なリフレッシュが行われず、メモリセルC1は動作不良を起こす。この様な動作不良を、以後リストア不良と呼ぶことにする。以上が、図２２のライン112によって表される不良セルの発生原因である。図２７に、リストア不良が生じているDRAMのリフレッシュ動作を示す。実線からなる曲線が、リストア不良状態にあるDRAMのリフレッシュ動作である。破線からなる曲線は正常なリフレッシュ動作を示している。同図中には、ハイレベルと認識される最低の電位110（例えば、0.85Ｖ）も示されている。
【００３４】
最後に、セルトランジスタ102からビット線105への漏れ電流115が原因となって発生する不良セル発生について説明する。ビット線105への漏れ電流115は、図２２の左側のライン111が発生する原因となっている。
【００３５】
この漏れ電流は、時刻t3でセルトランジスタ102をオフした後に発生する。この期間ビット線105の電位は、DRAMの動作状態によってVss、Vii/2およびViiの間で変動する。すなわち、同じビット線105（又は対になっているビット線）に接続されている他のセルが、アクセスされ又はリフレッシュされる度にビット線電位はVssとViiの間で変動する。何れのセルもアクセスまたはリフレッシュのない間は、Vii/２に保持される。
【００３６】
この期間中、キャパシタ103は高電位に保持される。一方、ビット線105の電位は、DRAMの動作状態によっては、長時間低電位に保持されることになる。
【００３７】
このような場合であっても、セルトランジスタ102の閾値Vthが目標値の近傍になっていれば、漏れ電流は十分小さく問題にならない。
【００３８】
MOSFETでは、ゲート・ソース間電圧Vgsが閾値Vth以下の領域（すなわち、MOSFETがオフされた状態）でも、ソース・ドレイン領域間には僅かに電流（ドレイン電流）が流れている。この領域では、ドレイン電流IDはゲート・ソース間電圧Vgsと閾値Vthの差(Vgs-Vth)に対して急激に変化する。具体的には、ゲート・ソース間電圧Vgsと閾値Vthの差（Vgs-Vth）が0.1Ｖ増加すると、ドレイン電流は約１０倍増加する。
【００３９】
従って、セルトランジスタ102の閾値Vthが許容範囲を超えて低くなると、ゲート・ソース間電圧Vgsと閾値Vthの差（Vgs-Vth）が増加して、ソース・ドレイン領域間の漏れ電流が急増する。この結果、ソース・ドレイン領域間の漏れ電流が、ジュアンクションリークと同程度又はそれ以上になってしまう。この様な場合には、図２８に示すようにリフレッシュによってキャパシタ103が再充電される前に、キャパシタ103の電位129がハイレベルと認識される最低の電位110より低くなってしまう。この結果、メモリセルC1は動作不良を起こしてしまう。尚、図２８中の破線からなる曲線は正常なリフレッシュ動作を示している。この様な動作不良を、以後オフリーク電流不良と呼ぶことにする。
【００４０】
以上のように、微細化・低駆動電圧化した、MOSFETを有する半導体集積回路、特にMOS FETとキャパシタからなるメモリセルによって構成されたDRAMには、リストア不良及びオフリーク電流不良によって動作不良等を起こしやすいという問題がある。
【００４１】
そこで、本発明は、リストア不良及びオフリーク電流不良等を抑制可能な半導体集積回路（特に、DRAM）及びその製造方法を提供することにある。
【課題を解決するための手段】
【００４２】
上記の目的を達成するために、本発明は、以下の様に構成され、以下の様な作用・効果を奏する。
【００４３】
（第１の発明）
第１の発明は、ＭＯＳトランジスタからなるスイッチとキャパシタとからなり、前記ＭＯＳトランジスタの第１のソース・ドレイン領域が前記キャパシタの一方の電極に接続されてなるメモリセルと、
前記キャパシタに電荷を蓄積し又は蓄積されていた電荷を放電することによって１ビットの記憶を記録し、また前記キャパシタの電位を読み出すことによって１ビットの記憶を読み出す制御回路と、
一定周期毎に又は受信した指令に基づき前記メモリセルに記録された前記記憶を前記メモリセルに再書込みするリフレッシュ回路とを有する半導体装置において、
前記ＭＯＳトランジスタのバックゲートに印加するバックバイアス電位の設定値を記録する、バックバイアス電位記録用記憶回路と、
前記バックバイアス電位記録用記憶回路に記録された前記バックバイアス電位の設定値に基づいてバックバイアス電位を生成して、生成したバックバイアス電位を前記バックゲートに供給するバックゲート電位生成電源とを有し、
前記ＭＯＳトランジスタの閾値が、前記ＭＯＳトランジスタが具備すべき閾値として設定された目標値より大きい場合に、前記目標値に対するバックバイアス電位の設定値より浅いバックバイアス電位の値が、前記バックバイアス電位の設定値として記録されていることを特徴とする。
【００４４】
第１の発明によれば、前記ＭＯＳトランジスタ（セルトランジスタ）の閾値が目標値を超えていても、リストア不良の発生を抑制することができる。
【００４５】
尚、「超えている」及び「浅い」とは、比較する二つの量の絶対値の大小関係を表すものとする。
【００４６】
（第２の発明）
第２の発明は、ＭＯＳトランジスタからなるスイッチとキャパシタとからなり、前記ＭＯＳトランジスタの第１のソース・ドレイン領域が前記キャパシタの一方の電極に接続されてなるメモリセルと、
前記キャパシタに電荷を蓄積し又は蓄積されていた電荷を放電することによって１ビットの記憶を記録し、また前記キャパシタの電位を読み出すことによって１ビットの記憶を読み出す制御回路と、
一定周期毎に又は受信した指令に基づき前記メモリセルに記録された前記記憶を前記メモリセルに再書込みするリフレッシュ回路とを有する半導体装置において、
前記スイッチを閉じるために前記ＭＯＳトランジスタのゲートに印加するワード線非選択電位の設定値を記録する、ワード線非選択電位用記憶回路と、
前記ワード線非選択電位用記憶回路に記録された前記ワード線非選択電位の設定値に基づいてワード線非選択電位を生成して、生成したワード線非選択電位を前記ゲートに供給するワード線非選択電位生成回路とを有し、
前記ＭＯＳトランジスタの閾値が、前記ＭＯＳトランジスタが具備すべき閾値として設定された目標値より小さい場合に、前記目標値に対するワード線非選択電位の設定値より深いワード線非選択電位の値が、前記ワード線非選択電位の設定値として記録されていることを特徴とする。
【００４７】
第２の発明によれば、前記ＭＯＳトランジスタ（セルトランジスタ）の閾値が目標値に達しなくても、オフリーク電流不良の発生を抑制することができる。
【００４８】
（第３の発明）
第３の発明は、第１の発明記載の半導体装置において、
前記スイッチを閉じるために前記ＭＯＳトランジスタのゲートに印加するワード線非選択電位の設定値を記録する、ワード線非選択電位用記憶回路と、
前記ワード線非選択電位用記憶回路に記録された前記ワード線非選択電位の設定値に基づいてワード線非選択電位を生成して、生成したワード線非選択電位を前記ゲートに供給するワード線非選択電位生成回路とを有し、
前記ＭＯＳトランジスタの閾値が、前記ＭＯＳトランジスタが具備すべき閾値として設定された目標値より小さい場合に、前記目標値に対するワード線非選択電位の設定値より深いワード線非選択電位の値が、前記ワード線非選択電位の設定値として記録されていることを特徴とする。
【００４９】
第３の発明によれば、前記ＭＯＳトランジスタ（セルトランジスタ）の閾値が目標値を超えていても、リストア不良の発生を抑制することができ、且つ前記ＭＯＳトランジスタ（セルトランジスタ）の閾値が目標値に達しなくても、オフリーク電流不良の発生を抑制することができる。
【００５０】
（第４の発明）  
第４の発明は、第３の発明記載の半導体装置において、
前記バックバイアス電位記録用記憶回路に記録されている前記バックバイアス電位の設定値と、前記ワード線非選択電位用記憶回路に記録されている前記ワード線非選択電位の設定値が等しいことを特徴とする。
【００５１】
第４の発明によれば、記憶回路に書き込むデータが同じため作業効率が向上する。また、一つの記憶回路を、バックバイアス電位記録用記憶回路及びワード線非選択電位用記憶回路として兼用できる。
【００５２】
（第５の発明）
第５の発明は、第１乃至４の発明記載の半導体装置において、
前記ＭＯＳトランジスタの閾値に代えて、前記ＭＯＳトランジスタと同一構造で且つ同一工程で同時に製作されたモニター用ＭＯＳトランジスタの閾値を、前記目標値との比較の対象としてなることを特徴とする。
【００５３】
第５の発明によれば、簡単にＭＯＳトランジスタの閾値を知ることができる。
【００５４】
（第６の発明）
第５の発明記載の半導体装置において、
前記メモリセルと一以上の前記モニター用ＭＯＳトランジスタとが、同一チップ上に形成されていることを特徴とする。
【００５５】
第６の発明によれば、前記ＭＯＳトランジスタ（セルトランジスタ）の閾値を正確に推定することができる。  
【００５６】
（第７の発明）
第７の発明は、第６の発明記載の半導体装置の製造方法において、
前記モニター用ＭＯＳトランジスタのソースはグランド電位に接続し、前記モニター用ＭＯＳトランジスタのゲートには第１の所定の電位を印加し、前記モニター用ＭＯＳトランジスタのドレインに第２の所定の電位を印加して、前記ドレインに流れ込む電流の値を測定する第１の工程と、
前記電流の値が所定の電流値より小さい場合には、
前記ゲートに印加する電位を所定の値だけ増加させて前記ドレインに流れ込む電流の値を再度測定する工程を、前記ドレインに流れ込む電流の値が前記所定の電流値を超えるまで繰り返し、前記ドレインに流れ込む電流の値が前記所定の電流値を超えた時に前記ゲートに印加されている電位を前記モニター用ＭＯＳトランジスタの閾値とする第２の工程と、
前記電流の値が前記所定の電流値を超えている場合には、
前記ゲートに印加する電位を所定の値だけ減少させて前記ドレインに流れ込む電流の値を再度測定する工程を、前記ドレインに流れ込む電流の値が前記所定の電流値より小さくなるまで繰り返し、前記ドレインに流れ込む電流の値が前記所定の電流値より小さくなった時に前記ゲートに印加されている電位を前記モニター用ＭＯＳトランジスタの閾値とする第３の工程と、
第２又は第３の工程によって得られた、前記モニター用ＭＯＳトランジスタの閾値に基づいて定められた、前記バックバイアス電位の設定値又は前記ワード線非選択電位の設定値の何れか一方又は双方を、前記バックバイアス電位記録用記憶回路又は前記ワード線非選択電位用記憶回路の何れか一方又は双方に記録する工程を有することを特徴とする。
【００５７】
第７の発明によれば、前記ＭＯＳトランジスタ（セルトランジスタ）の閾値の正確な推定値に基づいて半導体装置を製造することができる。
【００５８】
（第８の発明）
第８の発明は、第６の発明記載の半導体装置の製造方法において、
前記モニター用ＭＯＳトランジスタのソースはグランド電位に接続し、前記モニター用ＭＯＳトランジスタのゲートには所定の電位を印加し、前記モニター用ＭＯＳトランジスタのドレインに所定の電流を流して、前記ドレインの電位の値を測定する第１の工程と、
前記電位の値が所定の電位値を超えている場合には、前記ゲートに印加する電位を所定の値だけ増加させて前記ドレインの電位の値を再度測定する工程を、前記ドレインの電位の値が前記所定の電位値より小さくなるまで繰り返し、前記ドレインの電位の値が前記所定の電位値をり小さくなった時に前記ゲートに印加されている電位を前記モニター用ＭＯＳトランジスタの閾値とする第２の工程と、
前記電位の値が前記所定の電位値より小さい場合には、前記ゲートに印加する電位を所定の値だけ減少させて前記ドレインの電位の値を再度測定する工程を、前記ドレインの電位の値が前記所定の電位値を超えるまで繰り返し、前記ドレインの電位の値が前記所定の電位値を超えた時に前記ゲートに印加されている電位を前記モニター用ＭＯＳトランジスタの閾値とする第３の工程と、
第２又は第３の工程によって得られた、前記モニター用ＭＯＳトランジスタの閾値に基づいて定められた、前記バックバイアス電位の設定値又は前記ワード線非選択電位の設定値の何れか一方又は双方を、前記バックバイアス電位記録用記憶回路又は前記ワード線非選択電位用記憶回路の何れか一方又は双方に記録する工程を有することを特徴とする。
【００５９】
第８の発明によれば、前記ＭＯＳトランジスタ（セルトランジスタ）の閾値の正確な推定値に基づいて半導体装置を製造することができる。
【００６０】
（第９の発明）
第９の発明は、第６の発明記載の半導体装置の製造方法において、
前記モニター用ＭＯＳトランジスタのゲートと、ソース又はドレインの何れか一方又は双方が短絡していないかを確認する確認工程と、
前記ゲートと、前記ソース又は前記ドレインの何れか一方又は双方が短絡していない場合には、第７又は８の発明記載の全工程を行う閾値推定工程と、
前記ゲートと、前記ソース又は前記ドレインの何れか一方又は双方が短絡している場合には、所定の閾値を前記モニター用ＭＯＳトランジスタの閾値とする閾値擬制工程と、
前記閾値推定工程又は前記閾値擬制工程によって得られた、前記モニター用ＭＯＳトランジスタの閾値に基づいて定められた、前記バックバイアス電位の設定値又は前記ワード線非選択電位の設定値の何れか一方又は双方を、前記バックバイアス電位記録用記憶回路又は前記ワード線非選択電位用記憶回路の何れか一方又は双方に記録する工程を有することを特徴とする。
【００６１】
第９の発明によれば、前記ＭＯＳトランジスタ（セルトランジスタ）の閾値の推定が困難な場合に、無駄な閾値の測定を排除することができる。
【００６２】
（第１０の発明）
第１０の発明は、第９の発明記載の半導体装置の製造方法において、
前記所定の閾値は、前記半導体装置の有する前記ＭＯＳトランジスタが具備すべき閾値として設定された目標値であることを特徴とする。
【００６３】
第１０の発明によれば、前記ＭＯＳトランジスタ（セルトランジスタ）の閾値の推定が困難な場合にも、当該閾値として最も出現頻度の高い値を半導体装置に記録することができる。
【発明の効果】
【００６４】
本発明によれば、MOSFETを有する半導体集積回路、特にMOS FETとキャパシタからなるセルによって構成されたDRAMにおいて、素子構造の微細化・低駆動電圧化が進展してMOSFETの閾値がバラついても、リストア不良及びオフリーク電流不良等の発生を抑制することができる。
【発明を実施するための最良の形態】
【００６５】
以下、図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００６６】
（１）素子構造
図１は、本発明によるDRAM回路の主要部を表した回路図である。図１のDRAMは、通常のDRAMと同様、ｎチャネルMOSFETとキャパシタからなるセルアレイ1、センスアンプ及び入出力回路2、アレイコントロール回路3を有している。
【００６７】
図１のDRAMは、更に、セルアレイ1のセルトランジスタと同一構造で且つ同一製造工程で同時に作製された、MOSFETからなるセルモニタVth検出回路4を有する。セルモニタVth検出回路4は、セルアレイ1を構成するセルトランジスタの閾値を推定するための回路である。テスト回路10は、外部から入力されたコマンドに基づいて、セルモニタVth検出回路4およびアレイコントロール回路3を制御する。その結果、セルモニタVth検出回路4内に形成されたMOSFETの閾値が、外部から測定可能になる。
【００６８】
図１のDRAMは、フューズ回路5も有している。このフューズ回路は、例えば、フューズ切断型のP-ROM(Programmable Read Only Memory)で構成されている。フューズ回路5には、DRAMチップ毎に定められた、ワード線非選択電位VNN及びバックゲート電位VBBが記録されている。この電位は、リストア不良及びオフリーク電流不良を抑制するように定められている。フューズ回路5に代えて、他の不揮発性メモリを用いても良い。
【００６９】
これらの電位は、セルモニタVth検出回路4内のMOSFETの閾値に基づいて得られる、DRAMチップ毎の閾値Vthの推定値に基づいて定められる。具体的には、セルトランジスタの閾値Vthが目標値より高いと推定された場合には、セルトランジスタのバックゲート電位が浅く設定される。一方、セルトランジスタの閾値が目標値より低いと推定された場合には、ワード線非選択電位VNNが深く設定される。なお、ワード線非選択電位VNNを深くするとは、ワード線非選択電位VNNをより負電位の方向に変化させることを意味するものとする。浅くするとは、その逆を意味する。
【００７０】
なお、セルトランジスタの閾値が測定可能な場合には、セルトランジスタの閾値に基づいて、直接、ワード線非選択電位VNN及びバックゲート電位VBBを定めても良い。セルトランジスタの閾値の測定を可能にするには、例えば、一部のセルトランジスタに閾値測定用の引き出し線を設ければ良い。すなわち、引き出し線の一端にセルトランジスタのソース・ドレイン領域を接続し、他端にはＬＳＩテスタのプローブが接触可能な電極パッドを接続する。この様な引き出し線を、一部のセルトランジスタに２本づつ設け、２つあるソース・ドレイン領域を引き出し線で外部の測定系と電気的に接続可能としておけば良い。
【００７１】
図１のDRAMは、VNN内部電源レベル検出回路6、VNN内部電源ポンプ回路7、VBB内部電源レベル検出回路8、VBB内部電源ポンプ回路9を有している。VNN内部電源レベル検出回路6及びVNN内部電源ポンプ回路7は、フューズ回路5に記録されたデータに基づきワード線非選択電位VNNを発生し、セルアレイ１に供給する。同じく、VBB内部電源レベル検出回路8及びVNN内部電源ポンプ回路9は、フューズ回路5に記録されたデータに基づきバックゲート電位VBBを発生し、セルアレイ１に供給する。
【００７２】
図２に示すように、VNN内部電源レベル検出回路6は、可変抵抗38、抵抗11、及び比較器18からなる。可変抵抗38の抵抗値は、フューズ回路5に記録されたデータに基づいて変化する。可変抵抗38と抵抗11によってVNN内部電源ポンプ回路7の出力がフィードバックされ、比較器18によって基準電圧Vrfvと比較される。比較の結果、フィードバック値が基準電圧Vrfv（＜0）より高い場合にはVNN内部電源ポンプ回路7を動作させ、フィードバック値が基準電圧Vrfvより低くなった場合にはVNN内部電源ポンプ回路7の動作を止める。VNN内部電源ポンプ回路7は、発信器12とポンプ回路13よりなる。
【００７３】
図３のように可変抵抗器10は、直列に接続された複数の抵抗15、各抵抗の接続点と出力端子Bの間に配置された複数のスイッチ16と、スイッチ16を制御するデコーダ14とからなる。デコーダ14には、フューズ回路5に記録されたデータが入力される。デコーダ14の出力は、フューズ回路5に記録されたデータに基づいて、何れかのスイッチをオン状態にする。
【００７４】
VBB内部電源レベル検出回路8及びVBB内部電源ポンプ回路9も、VNN内部電源レベル検出回路6及びVNN内部電源ポンプ回路7と同様に構成されている。
【００７５】
（２）動作原理
本発明によって、リストア不良及びオフリーク電流不良が抑制される原理について説明する。
【００７６】
（i）リストア不良の抑制
まず、リストア不良の抑制について説明する。
【００７７】
リフレッシュサイクルのうち、センスアンプが活性化され、キャパシタ103が充電される期間について考える。すなわち、ビット線105がキャパシタ103より高電位になっている期間である。
【００７８】
＜ワード線セット電位Vpp＞と＜キャパシタ側にあるソース・ドレイン領域の電位＞との電位差（Vgs）が、セルトランジスタ102の閾値Vthより大きければ、セルトランジスタ102はオン状態になる（符号は、図２０参照）。この様な状態にある限り、キャパシタ103は充電され続ける。
【００７９】
従って、製造工程におけるバラツキによってセルトランジスタ102の閾値Vthが目標値より大きな値（Vth´）になってしまった場合でも、ワード線セット電位Vppを十分高く設定しておけば（Vpp＞Vii＋Vth´）、キャパシタの電位が設計値（＝内部電位Vii）に達する前に、セルトランジスタ102がオフすることはない。この場合には、たとえ閾値Vthが目標値より大きくなっても、リストア不良は発生しない。
【００８０】
従って、ワード線セット電位Vppを高くすれば、リストア不良の発生率を表すライン112を、図４のように高電位側にシフトさせることができる。このシフト量がセルトランジスタの閾値Vthのバラツキを表すライン113を超えていれば、リストア不良を起こすDRAMチップは生産されないことになる。
【００８１】
しかし、この方法には、ゲート酸化膜に絶縁破壊強度以上の高電界が印加されやすくなるという問題がある。ゲート酸化膜が絶縁破壊を起こすと、絶縁膜であるはずのゲート酸化膜に電流が流れてしまう。微細化・低駆動電圧化によってゲート酸化膜が薄層化し、この様な問題が起こり易くなっている。
【００８２】
商品化されているDRAMでも、ゲート酸化膜厚はすでに7nmまで薄層化している。ローレベル状態にあるキャパシタがリフレッシュされる場合、（ワード線セット電位Vppが印加された）ワード線と（グランド電位Vssとなった）キャパシタ間に生じる大きな電位差がゲート酸化膜に印加される。この結果、ゲート酸化膜中に大きな電界が発生する。薄層化したゲート酸化膜中では、この電界強度が、酸化膜中に電流が流れだす臨界値（60〜80ＭＶ／ｍ）に近づいている。ゲート酸化膜中に電流が流れると、DRAMの動作が不安定になり、DRAMの信頼性が著しく低下する。従って、ゲート酸化が薄層化している最新のDRAMに対しては、ワード線セット電位Vppを高電位化するという手法は採用することができない。
【００８３】
そこで、本発明では、リストア不良を抑制するために、セルトランジスタのバックゲート電位を浅くして、セルトランジスタの閾値Vthを減少させることとした。
【００８４】
図５に、DRAMを構成するメモリセル101の断面図を示す。図中には、セルトランジスタ102を構成する各層の導電型及び印加される電位も示されている。例えば、バックゲート領域107には、導電型がp型でありバックバイアス電位VBBが印加されることを示す表示「p：VBB」が記載されている。
【００８５】
図５には、２つのメモリセル101が記載されている。キャパシタ103は、トレンチ形キャパシタである。夫々のメモリセル101を構成するセルトランジスタ102は、ソース・ドレイン領域が互いに合体させて一つの領域109を形成している。この領域にビット線105が接続されている。
【００８６】
図５のセルトランジスタ102はｎチャネルMOSFETである。従って、ソース・ドレイン領域108,109は、n+領域によって構成されている。また、バックゲート領域107はｐ型Siによって構成さている。ソース・ドレイン領域108,109の間に位置するｐ型半導体層の上には、薄いゲート酸化膜を介してゲートとして機能するワード線104が、紙面に対して垂直方向に通っている。ワード線104は、MOSFETからなるセルトランジスタ102のゲートとして機能する。これらのメモリセルは、厚いSiO2膜からなる素子分離層130によって、他のメモリセルから電気的に分離されている。また、ｐ型のバクックゲート領域、ｎ型の内部電位層131、及びｐ型の基板132によって構成されるｐｎｐ構造によって基板から電気的に分離されている。バックゲート電圧としては、通常-0.3Ｖが印加される。
【００８７】
DRAMでは、バックゲート領域107には0Ｖ以下のバイアス電位VBBが印加されている。一方、ソース・ドレイン領域線108, 109の電位は常に0Ｖ以上である。従って、ソース・ドレイン領域108,109とバックゲート領域10７からなるpn接合には、常に、逆バイアスが印加されている。このためソース・ドレイン領域108,109からバックゲート領域107に漏れる電流はごく僅かである。この電流が、所謂ジャンクションリークである。
【００８８】
ところで、バックゲートに逆方向電圧を印加すると、MOSFETの閾値が大きくなることが知られている。この現象は、バックゲートバイアス効果と呼ばれている（非特許文献３）。図６は、バックゲートバイアス効果の一例である。横軸がバックバイアス電位VBBであり、縦軸が閾値Vthである。バックバイアス電位VBBが深く（バックバイアス電位VBBが、より絶対の大きな負電位に）なるに従って、閾値Vthが増加している。閾値Vthの変化率はグランド電位Vssの近傍で最も大きく、図６の例では-0.3Ｖ辺りから飽和傾向が顕著になっている。
【００８９】
セルトランジスタ102には、上述したとおり、通常-0.3Ｖ程度のバックバイアス電位VBBが印加される。もし、バックゲートに負電位を印加せずグランド電位Vssを接続したとすると、セルトランジスタ102の閾値Vthは僅かなノイズでも大きく変動してしまう。このような変動を抑制するためDRAMでは、閾値Vthの変化が飽和傾向にある通常-0.3Ｖ程度のバックバイアスVBBがバックゲート領域に印加されている。
【００９０】
-0.3Ｖという値は、閾値Vthに対するノイズの影響を抑制するには十分深い値である。そこで、本発明ではこのことを利用して、閾値VBBが高すぎる場合には、バックバイアス電位VBBを浅くして（バックバイアス電位VBBを、より絶対の小さな負電位に）して閾値VBBを低くすることとした。このようにしても、ノイズによって閾値Vth変動という副作用を伴うことなく、リストア不良を抑制することができる。
【００９１】
Vppを高くしてリストア不良を抑制しようとする方法には、ゲート酸化膜の絶縁破壊が起こり易くなるという問題があった。しかし、バックバイアス電位VBBを浅くする方法には、そのような問題もない。
【００９２】
ゲート酸化膜に印加される最大電界強度は、ワード線104とソース・ドレイン領域108,109間の電位差で決まる。ワード線の電位104及びソース・ドレイン領域108,109の電位は、バックバイアス電位VBBとは無関係に、夫々が接続されている電源（又はキャパシタ103の電位）によって決まる。従って、バックバイアス電位VBBを浅くしても、ゲート酸化膜に印加される電界強度は変化しない。従って、ゲート酸化膜の絶縁破壊が起こり易くなることはない。
【００９３】
バックバイアス電位VBBを浅くすると、閾値Vthのバラツキを表すライン113は、図７に示すように低電位側にシフトする。このため、リストア不良が急増する領域（ライン112が立ちあがっている領域）から、セルトランジスタの閾値Vthがバラツく範囲（ライン113）は離脱する。しかし、オフリーク電流不良が顕在化する領域（ライン111が立ちあがる領域）に、閾値Vthがバラツく範囲は深く入り込んでしまう。
【００９４】
しかし、本発明では、DRAMチップ毎にセルトランジスタの閾値Vthを推定して、その値が高い場合にだけ、バックバイアス電位VBBを設計値より浅くする。従って、オフリーク電流不良によってDRAMが動作不良を起こすことはない。
【００９５】
図７に示された閾値Vthのバラツキ（ライン113）は、同一製造工程によって製造された全セルトランジスタについての閾値Vth のバラツキである。しかし、同一DRAMチップ内での閾値Vthのバラツキ17は、これより遥かに小さい。従って、DRAMチップ毎にセルトランジスタの閾値Vthを求めて、その値に基づいてバックバイアス電位VBBを浅くするのであれば、図７に示したいように閾値Vthがオフリーク電流不良が急増する領域に入ることはない。従って、バックバイアス電位VBBを浅くしても、オフリーク電流不良を起きることはない。
【００９６】
（ii）オフリーク電流不良の抑制
次に、オフリーク電流不良の抑制について説明する。MOSFETのドレイン電流IDは、図８に示すように閾値Vth以下では、ゲート・ソース間電圧Vgsが0.1Ｖ下がると一桁減少する（ドレイン電流IDは、Vgs-Vthを変数とする指数関数になります。）。従って、オフリーク電流は、ワード線非選択電位VNNを深くすれば容易に減少させることができる。なお、ワード線非選択電位VNNを深くするとは、ワード線非選択電位VNNをより負電位の方向に変化させることを意味するものとする。浅くするとは、その逆を意味する。ワード線非選択電位VNNを深くすれば、オフリーク電流不良を表すライン111を、低電圧側にシフトさせることができる（現実のDRAMでは、ワード線非選択電位VNNは負の値なのでVgsは負の値である。しかし、Vgsが負の場合でも図８と同様の傾向を示す。）。
【００９７】
そこで、本発明では、DRAMチップ毎にセルトランジスタの閾値Vthを求め、得られた閾値Vthが目標値より低い場合のみ、ワード線非選択電位VNNを深くすることとした。」
（３）セルモニタVth検出回路
図１０は、セルモニタVth検出回路の基本構造である。
【００９８】
MOSFET19は同一チップ内にあるセルトランジスタと同一構造であり、且つ同一製造工程によって同時に製造さる。このMOSFET19の閾値VthをDRAM外部から測定して、その値をセルアレイ1を構成するセルトランジスタの閾値Vthと推定する。同一構造で且つ同一製造工程で同時に製造されるので、両者の閾値Vthは、同一と推定することができる。
【００９９】
MOSFET19のソース、ドレイン、及びゲートは、それぞれＬＳＩテスタ（集積回路用のテスタ）のプローブが接触可能な電極パッドに接続されている。ソース、ドレイン、及びゲートが接続される電極パッドを、それぞれソース端子20、ドレイン端子21、及びゲート端子22と呼ぶこととする。
【０１００】
MOSFET19を、セルトランジスタと物理的に同一構造とし、且つセルトランジスタと同一工程で同時に製造する必要がある。そのためには、なるべくセルアレイに近い構造をもった回路をセルアレイと同時に製造し、その中にセルトランジスタと同一構造のMOSFETを含めるようにすれば良い。
【０１０１】
図１１は、セルモニタVth検出回路のより詳細な回路図である。図１２は、この回路図が表している素子の断面図である。セルモニタVth検出回路は、図１２ように、ソース・ドレイン領域で合体した二つのメモリセル29,30からなるセルアレイの基本単位23が、更にｎ+層からなる接続領域24で合体されている。
【０１０２】
閾値Vthが測定される素子は、内側にある２つのMOSFET25,26の一方である。他方のMOSFET26及び外側のMOSFET27,28のゲートには、閾値Vth の測定中、スイッチ35を介してワード線セット電位Vppが印加される。また、MOSFET25のドレインとドレイン端子21が電気的に導通するように、閾値Vth の測定中、MOSFET26もゲートにはワード線セット電位Vppを印加してMOSFET26をオン状態にする。外側のMOSFET27,28は、閾値Vthの測定には関係がない。しかし、そのゲートをフローテイング状態にしておくことは好ましくないので、測定中はワード線セット電位Vppを印加しておく。MOSFET25,26,27,28のバックゲートには、スイッチ37を介してVBB内部電源回路ポンプ回路7に接続され、閾値Vthの測定中所望のバックバイアスが印加される。MOSFET25のソースはセルアレイのビット線に相当する配線31に接続され、スイッチ33を介して最終的にはDRAMチップの第１のデータ入出力線に接続されている。同様に、MOSFET25のドレインは、オン状態にあるMOSFET26及びスイッチ36を介してビット線に相当する第２の配線32に接続され、最終的にはDRAMチップの第２のデータ入出力線に接続されている。配線31,32は、一本のビット線に相当する配線をMOSFET25,26の上で分断したものである。またMOSFET25のワード線に相当する配線37は、スイッチ34を介して最終的にはDRAMチップのワード線に接続されている。
【０１０３】
この様な構成をとることによって、DRAMチップのデータ入出力線のボンデイングパッドを、ソース端子及びドレイン端子として機能させることができる。また、DRAMチップのワード線のボンデイングパッドを、ゲート端子として機能させることができる。
【０１０４】
スイッチ33,34,35,36,37は、閾値Vth の測定中は閉じられ、測定が済むと開かれる。これは、セルモニタVth検出回路をDRAMチップの他の構成から切り離し、記憶装置としの使用を開始した後のDRAMの正常な動作を阻害しないようにするためである。
【０１０５】
図１３は、セルモニタVth検出回路の平面図である。断面図は、図１２に示した。セルモニタVth検出回路は、図９に示すホールデッドビッドライン型ＤＲＡＭのセルアレイ回路に対して出来る限り少ない変更を加えて作製されている。
【０１０６】
図１３には、多数のMOSFET25,26,27,28とその配線28,29,37が示されている。図１３には示されていないが、配線31,32,37は相互に接続されている。すなわち、多数のMOSFET25が複数並列に接続される。このようにするのは、MOSFET25単体では、ドレイン電流が小さく正確な閾値Vthの測定ができないからである。並列に接続するMOSFET25の数は例えば、１０００個である。このような回路を用いると同時に多数のMOSFET25の閾値Vthが測定できるので、平均化された測定結果が得られるという利点もある。
【０１０７】
尚、ソース端子は設けず、MOSFET25のソースはグランドVssに接続しておいても良い。また、MOSFET25のワード線に相当する配線37は、所定のスイッチを介してVNN内部電源ポンプ回路に接続しても良い。この場合には、MOSFET25に印加するゲート電位はVNN内部電源ポンプ回路から供給する。上記所定のスイッチも、閾値Vthの測定中は閉じ測定後は開くように、テスト回路10によって制御される。また、所望の電位がゲートに印加されるように、VNN内部電源ポンプ回路もテスト回路10によって制御される。
【０１０８】
（４）動作
表１は、本発明によるDRAMの動作状態をまとめたものである。表１には、閾値Vthの異なる複数のDRAMの動作状態が記載されている。
【０１０９】
左から第１列目は、セルモニタVth検出回路内に設けられたMOSFETの閾値Vthすなわちセルトランジスタの推定閾値Vthを表す。第２列目は、第１列の推定閾値Vthに基づいて定められた、ワード線非選択電位VNN及びバックゲート電位VBB電位である。これらの値は、別のDRAMチップを用いた実験で、オフリーク電流不良又はリストア不良の抑制に有効であることが実証されている値である。この様にして定められたワード線非選択電位VNN及びバックゲート電位VBB電位が、フューズ回路5に書き込まれている。
【０１１０】
書き込まれたワード線非選択電位VNN及びバックゲート電位VBBは同じ値である（以後、この値をVNN/VBB値という。）。フューズ回路5は一つで済み、回路構成が簡単なると共に、書込み作業の工数も半減する。ただし、より精密な制御をするためには、フューズ回路を２つ設け、それぞれにワード線非選択電位VNN及びバックゲート電位VBBを、書き込んでおかなければならない。
【０１１１】
表１の第１列目に記載された閾値Vthの中央値0.7Ｖは、DRAMチップ製造における閾値電圧Vthの目標値である。推定閾値Vthが0.7ＶであったDRAMチップには、0.7Ｖ（閾値電圧Vth）と同一行に記載された第２列目のVNN/VBB値-0.3Ｖがフューズ回路5に書き込まれている。この場合、ハイレベルにリフレッシュされた直後のキャパシタ103の電位（リストア電位）は、第３列に記載した値1.5Ｖ（=Vii）であった。リストア電位の設計値は1.5Ｖである。従って、キャパシタは十分に再充電される。従って、リストア不良は発生しない。一方、オフリーク電流は第５列に記載された0.1ｆＡになる。この値は、セルトランジスタのジャンクションリークの標準値0.1ｆＡと同程度であった。この状態では、オフリーク電流不良も発生しない。
【０１１２】
推定閾値Vthが目標値より大きいDRAMチップ、すなわち推定閾値Vthが表１の下半分（0.75Ｖ〜0.9Ｖ）にあるDRAMチップでは、バックバイアスの標準値（-0.3Ｖ）より浅いVNN/VBB値（-0.25Ｖ〜-0.1Ｖ）がフューズ回路5に書き込まれている（第２列下半分）。第３列の下半分には、VNN/VBB値を調整しなかった場合（VNN/VBB値=-0.3Ｖ）のリストア電位（1.45Ｖ〜1.3Ｖ）が示されている。第４列の下半分には、フューズ回路5に第２列下半分のVNN/VBB値（-0.25Ｖ〜-0.1Ｖ）が書き込まれたDRAMチップのリストア電位（1.49Ｖ〜1.445Ｖ）が記載されている。表１から明らかなように、VNN/VBB値を浅くしたDRAMチップでは、リストア電位が目標値の1.5Ｖに近づいている。この様なDRAMチップでは、リストア電位の減少が0.1Ｖ未満なので、リストア不良は発生しなかった。しかし、VNN/VBB値を調整しなかったDRAMチップでは、推定閾値Vthが0.8Ｖ以下でリストア不良が発生してしまった。
【０１１３】
尚、VNN/VBB値を浅くしたDRAMチップのオフリーク電流は、第６列下半分に示されたとおり、目標値以下(0.1ｆＡ)である。従って、第２列下半分のVNN/VBB値がフューズ5に書き込まれたDRAMチップでは、リストア不良及びオフリーク電流不良の何れも発生しない。
【０１１４】
推定閾値Vthが目標値より小さいDRAMチップ、すなわち推定閾値Vthが表１の上半分（0.5Ｖ〜0.6Ｖ）にあるDRAMチップでは、深いVNN/VBB値（-0.35Ｖ〜-0.5Ｖ）がフューズ回路5に書き込まれている（第２列上半分）。第５列の上半分には、VNN/VBB値をを調整しない場合（Vth=-0.3Ｖ）のオフリーク電流（0.32ｆＡ〜10ｆＡ）が示されている。第６列の上半分には、フューズ回路5に第２列上半分のVNN/VBB値（-0.35Ｖ〜-0.5Ｖ）が書き込まれたDRAMチップのオフリーク電流（0.1ｆＡ）が示されている。表１から明らかなように、VNN/VBB値を深くしたDRAMチップでは、オフリーク電流が目標値と同じ0.1ｆＡに回復している。従って、オフリーク電流不良は発生しなかった。しかし、VNN/VBB値を調整しなかったDRAMチップでは、推定閾値Vthが0.65Ｖ以下でリストア電流不良が発生してしまう。
【０１１５】
尚、VNN/VBB値を深くしたDRAMチップのリストア電位は、リストア不良発生が問題とならない1.5Ｖであった。従って、第２列上半分のVNN/VBB値がフューズ回路5に書き込まれたDRAMチップでは、リストア不良及びオフリーク電流不良の何れも発生しない。
【０１１６】
即ち、セルモニタVth検出回路によってセルトランジスタの閾値Vthを推定し、予め実験的に確定しておいた対応表に基づいVNN/VBB値を定め、その値をフューズ回路5に書き込んだDRAMチップでは、リストア不良及びオフリーク電流不良の双方が抑制される。
【０１１７】
（５）閾値Vth の推定方法
セルトランジスタの閾値Vthは、セルモニタVth検出回路(図１１、または簡略化された図１４)に形成されたMOSFET25の閾値Vthから推定する。セルモニタVth検出回路内のMOSFET25とセルトランジスタは、同一構造であり且つ同一製造工程によって同時に製造される。従って、両者の閾値Vthは、同一と推定することができる。従って、セルモニタVth検出回路内に形成されたMOSFETの閾値Vth25を測定し、その値をセルトランジスタの閾値Vthとみなすことができる。
【０１１８】
以下、セルモニタVth検出回路内に形成されたMOSFET25（以下、閾値測定用MOSFETと呼ぶ）の閾値Vthを測定する方法について説明する。図１６は、MOSFET25の閾値Vthを測定して、セルトランジスタの閾値Vthと推定する方法を図示したものである。セルモニタVth検出回路内では、1000個の閾値測定用MOSFETが並列に接続されているものとする。並列に接続される閾値測定用MOSFETの数は1000個に限定をされるものではないが、好ましくは10以上且つ100以下、更に好ましくは100以上且つ1000以下、最も好ましくは1000以上且つ10000以下であることが好ましい。但し、閾値測定用MOSFETは１つであっても良い。
【０１１９】
まず、閾値測定用MOSFETに接続されたソース端子20、ドレイン端子21、及びゲート端子22に、ＬＳＩテスタのプローブを接触させる。次に、テスト回路10に命令して、スイッチ33,34,35,36,37を閉じる。次に、テスト回路10に命令して、VBB内部電源ポンプ回路7を起動し、閾値測定用MOSFETのバックゲートにバックバイアスの標準値-0.3Ｖを印加する。スイッチ35の先にはワード線セット電位VPP発生するたの電源が接続され、ワード線セット電位Vpp(=2.6Ｖ)がMOSFET26のゲートに印加される。なお、標準値とは、セルトランジスタの閾値Vthが目標値に一致している場合に、バックバイアス電位VBB, ワード線非選択電位VNN等の値として設定される値である。
【０１２０】
閾値測定用MOSFETのソース又はドレインに接続された配線31,32とゲートに接続された配線37は、製造工程中に短絡してしまうことがある。この様な素子を測定しても正しい閾値を求めることができないので、まずこの様な配線欠陥のあるDRAMチップを除外しなければならない。
【０１２１】
配線欠陥の有無は、以下のようにして検知する。まず、ソース端子及びドレイン端子をＬＳＩテスタを介してグランドVssに接続する。次に、ゲート端子22に高電位（例えば、1.5Ｖ）を印加し、上記LSIテスタの電流計でゲート端子に流れ込む電流を測定する。その値が所定の値たとえば5μＡ以上であった場合には、ソース又はドレインに接続された配線31,32とゲートに接続された配線37が短絡していると判断する。この場合には、以後の測定は行わない。測定値が、所定の値より小さかった場合には次の段階に進む（ステップ１）。
【０１２２】
以下の段階では、閾値測定用MOSFETの閾値Vthを測定する。まず、テスト回路10に指令して、VBB内部電源検出回路8及びVBB内部電源ポンプ回路9を起動し-0.3Ｖのバックバイアスを発生する。更に、閾値測定用MOSFETのバックゲートに接続されたスイッチ37を閉じて、閾値測定用MOSFETのバックゲートと内部電源ポンプ回路9を接続する。従って、閾値測定用MOSFETのバックゲートには、バックバイアスの標準値-0.3Ｖが印加される。
【０１２３】
次に、ゲート端子に閾値Vthの目標値0.7Ｖを印加する。ドレイン端子には、1.5Ｖを印加する。この状態で、ドレイン端子に流れ込む電流を測定する。測定値が1ｍＡ（1μＡ×1000個）以上であれば、閾値以上の電圧がゲートに印加されていると判断する。測定値が1ｍＡ（1μＡ×1000個）より小さければ、閾値以下の電圧がゲートに印加されていると判断する。電圧の印加、電流の測定はLSIテスタを用いて行う。
【０１２４】
閾値以上の電圧がゲートに印加されていると判断した場合には、ゲート電圧を0.025Ｖずつ下げながらドレイン電流の測定を繰り返す。ドレン電流が、1ｍＡ以下になった時のゲート電圧を閾値Vthとする。閾値以下の電圧がゲートに印加されていると判断した場合には、ゲート電圧を0.025Ｖずつ上げながらドレイン電流の測定を繰り返す。ドレン電流が、1ｍＡ以上になった時のゲート電圧を閾値Vthとする（ステップ２）。
【０１２５】
以上のようにして、閾値測定用MOSFETの閾値Vthを測定し、セルトランジスタの閾値Vthとみなす（ステップ３）。
【０１２６】
ここに示された閾値Vthを測定は一例であって、その他にも種々の測定法がある。以下に、他の例を幾つか示しておく。
【０１２７】
閾値Vthの測定前に行われる、配線欠陥の有無を判断する方法としては、以下のようなものがある。
【０１２８】
第１の方法では、ソース端子及びドレイン端子をLSIテスタの電流計を介してグランドVssに接続する。ゲート端子に高電位1.5Ｖを印加し、ソース端子及びドレイン端子に流れ込む電流を測定する。測定値の合計が5μＡ以上であった場合には、ソース又はドレインに接続された配線31,32とゲートに接続された配線37が短絡していると判断する。
【０１２９】
第２の方法は、ソース端子がDRAMチップ内でグランドVssに接続されているセルモニタVth検出回路（図１５）を用いた配線欠陥の有無を判断する方法である。ドレイン端子をLSIテスタを介してグランドVssに接続し、ゲート端子に高電位1.5Ｖを印加する。ゲート端子から流れ出す電流が、5μＡ以上であった場合には、ソース又はドレインに接続された配線31,32とゲートに接続された配線37が短絡していると判断する。
【０１３０】
第３の方法も、ソース端子がDRAMチップ内でグランドVssに接続されているセルモニタVth検出回路を用いて配線欠陥の有無を判断する方法である。ドレイン端子をLSIテスタの電流計を介してグランドVssに接続し、ゲート端子には高電位1.5Ｖを印加する。ドレイン端子に流れ込む電流が、5μＡ以上であった場合には、ドレインに接続された配線31,32とゲートに接続された配線37が短絡していると判断する。
【０１３１】
次に、閾値測定用MOSFETの閾値Vthを測定する他の方法について説明する。
【０１３２】
第４の方法は、まずバックゲート端子に-0.3Ｖを印加する。次に、ソース端子をLSIテスタを介してグランドVssに接続する。更に、ゲート端子に0.7Ｖを印加し、ドレイン端子に1ｍＡ(1μＡ×1000個)の電流を流し込む。この状態で、ドレイン端子の電位を測定する。
【０１３３】
この電圧が1.5Ｖより低い場合にはゲート電圧0.025Ｖ下げて、ドレイン端子の電位を再度測定する。これを、ドレイン端子の電位が1.5Ｖ以上になるまで繰り返す。ドレイン端子の電位が1.5Ｖを超えた時のゲート電圧を、閾値測定用MOSFETの閾値Vthとする。
【０１３４】
ゲート電位（0.7Ｖ）に対するドレイン電位が1.5Ｖより高い場合にはゲート電圧を0.025Ｖ上げて、ドレイン端子の電位を再度測定する。これを、ドレイン端子の電位が1.5Ｖ以下になるまで繰り返す。ドレイン端子の電位が1.5Ｖ以下になった時のゲート電圧を、閾値測定用MOSFETの閾値Vthとする。
【０１３５】
第５の方法は、最初に例示した閾値Vth の測定方法および第４の方法において、バックバイアスVBBを、ゲート端子に印加する電位に合わせて変化させるものである。具体的には、表２の第１列の記載した値をゲート端子に印加する時には、同じ行の第２列にある値をバックバイアスVBBとする（例えば、ゲート端子に1.0Ｖを印加する時には、バックバイアスVBBを-0.4Ｖとする。）。表２は、閾値測定用MOSFET の閾値からVNN/VBB値を決定するために用いられるものである。詳細は、下記「（６）VNN/VBB値の決定方法」に記載されている。
【０１３６】
第６の方法は、上述した閾値測定用MOSFETの閾値Vthを測定する３通りの方法において、セルモニタVth検出回路として図１４の回路に代えて、図１５の回路を使う方法である。両回路の相違は、閾値測定用MOSFETのソースがソース端子ではなく、DRAMチップ内部のグランドVssに接続されていることである。何れの方法でも、閾値測定用MOSFETのソースは、最終的にはグランド端子Vssに接続している。従って、測定方法自体に本質的な差はない。
【０１３７】
（６）VNN/VBB値の決定方法
セルモニタVth検出回路に配線欠陥があると判断された場合には、VNN/VBBの標準値-0.3Ｖをフューズ回路5に書き込む。この様な場合には、セルモニタVth検出回路を用いてセルトランジスタの閾値Vthを推定することができないので次善の策である。
【０１３８】
配線欠陥がないと判断された場合には、セルモニタVth検出回路を用いて得られた、セルトランジスタの推定閾値Vthに基づいて、フューズ回路5に書き込むべきVNN/VBB値を決定する（ステップ４）。
【０１３９】
書き込むべきVNN/VBB値は、上記「（２）動作原理」を指針として、閾値Vthの推定値毎に予め最適値を実験で求めておく。表２は、その一例を示したものである。第1列には、セルトランジスタの推定閾値Vthが、第２列には予め定めておいたVNN/VBB値が記載されている。このような表に基づいて、フューズ回路5に書き込むべきVNN/VBB値を決定していく。
【０１４０】
セルトランジスタの閾値Vthは、同一チップ内に形成されたセルモニタVth検出回路を用いて推定するのが最も正確である。しかし、作業効率を上げるためには、同一ウエハ内の他のチップ上に形成されたセルモニタVth検出回路を用いて推定しても良い。この場合には、同一ウエハ上の総てのDRAMチップに同じVNN/VBB値を書き込むことになる。更には、同一工程で同時に製造された他のウエハ上のセルモニタVth検出回路を用いて推定することも可能である。これらの場合には、全てのDRAMチップにセルモニタVth検出回路を製造してもよい。この場合には、同一工程で同時に製造した総てウエハ上のDRAMチップに同じ、VNN/VBB値を書き込むことになる。尚、DRAMチップ上にはセルモニタVth検出回路を形成せず、セルモニタVth検出回路専用のチップを同一工程で同時に製作しても良い。
【０１４１】
（７）ゲート酸化膜厚
本発明は、微細化・低駆動電圧化によってゲート酸化膜が薄層化した半導体装置で、その効果が顕著である。特に、ゲート酸化膜が0.5nm以上10nm以下のMOSFETを有する半導体装置で顕著な効果を奏し、ゲート酸化膜が0.7nm以上5nm以下のMOSFETを有する半導体装置で更に顕著な効果を奏し、ゲート酸化膜が0.9nm以上2nm以下のMOSFETを有する半導体装置で最も顕著な効果を奏する。酸化膜厚の上限はリストア不良又はオフリーク電流不良が起き易くなる膜厚を示し、酸化膜厚の下限は絶縁破壊が起き易くなる膜厚を示す。
【０１４２】
（８）半導体装置の種類
発明は、主にDRAMに適用される。しかし、それ以外の素子でもMOSFETからなるスイッチと当該スイッチに接続されたキャパシタからなるセルを有する半導体装置にも適用できる。
【０１４３】
例えば、上記セルを２次元マトリックス状に配置した記憶手段と情報処理回路を集積化した半導体装置にも適用可能である。
【０１４４】
以上の実施の形態をまとめると以下の付記のとおりである。
【０１４５】
（付記１）
ＭＯＳトランジスタからなるスイッチとキャパシタとからなり、前記ＭＯＳトランジスタの第１のソース・ドレイン領域が前記キャパシタの一方の電極に接続されてなるメモリセルと、
前記キャパシタに電荷を蓄積し又は蓄積されていた電荷を放電することによって１ビットの記憶を記録し、また前記キャパシタの電位を読み出すことによって１ビットの記憶を読み出す制御回路と、
一定周期毎に又は受信した指令に基づき前記メモリセルに記録された前記記憶を前記メモリセルに再書込みするリフレッシュ回路とを有する半導体装置において、
前記ＭＯＳトランジスタのバックゲートに印加するバックバイアス電位の設定値を記録する、バックバイアス電位記録用記憶回路と、
前記バックバイアス電位記録用記憶回路に記録された前記バックバイアス電位の設定値に基づいてバックバイアス電位を生成して、生成したバックバイアス電位を前記バックゲートに供給するバックゲート電位生成電源とを有し、
前記ＭＯＳトランジスタの閾値が、前記ＭＯＳトランジスタが具備すべき閾値として設定された目標値より大きい場合に、前記目標値に対するバックバイアス電位の設定値より浅いバックバイアス電位の値が、前記バックバイアス電位の設定値として記録されていることを特徴とする半導体装置。
【０１４６】
（付記２）
ＭＯＳトランジスタからなるスイッチとキャパシタとからなり、前記ＭＯＳトランジスタの第１のソース・ドレイン領域が前記キャパシタの一方の電極に接続されてなるメモリセルと、
前記キャパシタに電荷を蓄積し又は蓄積されていた電荷を放電することによって１ビットの記憶を記録し、また前記キャパシタの電位を読み出すことによって１ビットの記憶を読み出す制御回路と、
一定周期毎に又は受信した指令に基づき前記メモリセルに記録された前記記憶を前記メモリセルに再書込みするリフレッシュ回路とを有する半導体装置において、
前記ＭＯＳトランジスタのバックゲートに印加するバックバイアス電位の設定値を記録する、バックバイアス電位記録用記憶回路と、
前記バックバイアス電位記録用記憶回路に記録された前記バックバイアス電位の設定値に基づいてバックバイアス電位を生成して、生成したバックバイアス電位を前記バックゲートに供給するバックゲート電位生成電源とを有し、
前記ＭＯＳトランジスタと同一構造で且つ同一工程で同時に製作されたモニター用ＭＯＳトランジスタの閾値が、前記ＭＯＳトランジスタが具備すべき閾値として設定された目標値より大きい場合に、前記目標値に対するバックバイアス電位の設定値より浅いバックバイアス電位の値が、前記バックバイアス電位の設定値として前記バックバイアス電位記録用記憶回路に記録されていることを特徴とする半導体装置。
【０１４７】
（付記３）
ＭＯＳトランジスタからなるスイッチとキャパシタとからなり、前記ＭＯＳトランジスタの第１のソース・ドレイン領域が前記キャパシタの一方の電極に接続されてなるメモリセルと、
前記キャパシタに電荷を蓄積し又は蓄積されていた電荷を放電することによって１ビットの記憶を記録し、また前記キャパシタの電位を読み出すことによって１ビットの記憶を読み出す制御回路と、
一定周期毎に又は受信した指令に基づき前記メモリセルに記録された前記記憶を前記メモリセルに再書込みするリフレッシュ回路とを有する半導体装置において、
前記スイッチを閉じるために前記ＭＯＳトランジスタのゲートに印加するワード線非選択電位の設定値を記録する、ワード線非選択電位用記憶回路と、
前記ワード線非選択電位用記憶回路に記録された前記ワード線非選択電位の設定値に基づいてワード線非選択電位を生成して、生成したワード線非選択電位を前記ゲートに供給するワード線非選択電位生成回路とを有し、
前記ＭＯＳトランジスタの閾値が、前記ＭＯＳトランジスタが具備すべき閾値として設定された目標値より小さい場合に、前記目標値に対するワード線非選択電位の設定値より深いワード線非選択電位の値が、前記ワード線非選択電位の設定値として記録されていることを特徴とする半導体装置。
【０１４８】
（付記４）
ＭＯＳトランジスタからなるスイッチとキャパシタとからなり、前記ＭＯＳトランジスタの第１のソース・ドレイン領域が前記キャパシタの一方の電極に接続されてなるメモリセルと、
前記キャパシタに電荷を蓄積し又は蓄積されていた電荷を放電することによって１ビットの記憶を記録し、また前記キャパシタの電位を読み出すことによって１ビットの記憶を読み出す制御回路と、
一定周期毎に又は受信した指令に基づき前記メモリセルに記録された前記記憶を前記メモリセルに再書込みするリフレッシュ回路とを有する半導体装置において、
前記スイッチを閉じるために前記ＭＯＳトランジスタのゲートに印加するワード線非選択電位の設定値を記録する、ワード線非選択電位用記憶回路と、
前記ワード線非選択電位用記憶回路に記録された前記ワード線非選択電位の設定値に基づいてワード線非選択電位を生成して、生成したワード線非選択電位を前記ゲートに供給するワード線非選択電位生成回路とを有し、
前記ＭＯＳトランジスタと同一構造で且つ同一工程で同時に製作されたモニター用ＭＯＳトランジスタの閾値が、前記ＭＯＳトランジスタが具備すべき閾値として設定された製造上の目標値より小さい場合に、前記目標値に対するワード線非選択電位の設定値より深いワード線非選択電位の値が、前記ワード線非選択電位の設定値として前期ワード線非選択電位用記憶回路に記録されていることを特徴とする半導体装置。
【０１４９】
（付記５）
付記１記載の半導体装置において、
前記スイッチを閉じるために前記ＭＯＳトランジスタのゲートに印加するワード線非選択電位の設定値を記録する、ワード線非選択電位用記憶回路と、
前記ワード線非選択電位用記憶回路に記録された前記ワード線非選択電位の設定値に基づいてワード線非選択電位を生成して、生成したワード線非選択電位を前記ゲートに供給するワード線非選択電位生成回路とを有し、
前記ＭＯＳトランジスタの閾値が、前記ＭＯＳトランジスタが具備すべき閾値として設定された目標値より小さい場合に、前記目標値に対するワード線非選択電位の設定値より深いワード線非選択電位の値が、前記ワード線非選択電位の設定値として記録されていることを特徴とする半導体装置。
【０１５０】
（付記６）
付記２記載の半導体装置において、
前記スイッチを閉じるために前記ＭＯＳトランジスタのゲートに印加するワード線非選択電位の設定値を記録する、ワード線非選択電位用記憶回路と、
前記ワード線非選択電位用記憶回路に記録された前記ワード線非選択電位の設定値に基づいてワード線非選択電位を生成して、生成したワード線非選択電位を前記ゲートに供給するワード線非選択電位生成回路とを有し、
前記ＭＯＳトランジスタと同一構造で且つ同一工程で同時に製作されたモニター用ＭＯＳトランジスタの閾値が、前記ＭＯＳトランジスタが具備すべき閾値として設定された製造上の目標値より小さい場合に、前記目標値に対するワード線非選択電位の設定値より深いワード線非選択電位の値が、前記ワード線非選択電位の設定値として前期ワード線非選択電位用記憶回路に記録されていることを特徴とする半導体装置。
【０１５１】
（付記７）
付記５又は６記載の半導体装置において、
前記バックバイアス電位記録用記憶回路に記録されている前記バックバイアス電位の設定値と、前記ワード線非選択電位用記憶回路に記録されている前記ワード線非選択電位の設定値が等しいことを特徴とする半導体装置。  
【０１５２】
（付記８）
付記１，３，５、７何れか一つに記載の半導体装置において、  
前記ＭＯＳトランジスタの閾値に代えて、前記ＭＯＳトランジスタと同一構造で且つ同一工程で同時に製作されたモニター用ＭＯＳトランジスタの閾値を、前記目標値との比較の対象としてなることを特徴とする半導体装置。
【０１５３】
（付記９）
付記２，４，６、８に何れか一つに記載の半導体装置において、
前記メモリセルと一以上の前記モニター用ＭＯＳトランジスタとが、同一チップ上に形成されていることを特徴とする半導体装置。  
【０１５４】
（付記１０）
付記９において、前記モニター用ＭＯＳトランジスタを複数具備し、前記モニター用ＭＯＳトランジスタのソース、ドレイン、ゲートが、各々並列に接続されていることを特徴する半導体装置。
【０１５５】
（付記１１）
付記２，４，６、９及び１０の何れか一つに記載の半導体装置の製造方法において、
前記モニター用ＭＯＳトランジスタのソースはグランド電位に接続し、前記モニター用ＭＯＳトランジスタのゲートには第１の所定の電位を印加し、前記モニター用ＭＯＳトランジスタのドレインに第２の所定の電位を印加して、前記ドレインに流れ込む電流の値を測定する第１の工程と、
前記電流の値が所定の電流値より小さい場合には、
前記ゲートに印加する電位を所定の値だけ増加させて前記ドレインに流れ込む電流の値を再度測定する工程を、前記ドレインに流れ込む電流の値が前記所定の電流値を超えるまで繰り返し、前記ドレインに流れ込む電流の値が前記所定の電流値を超えた時に前記ゲートに印加されている電位を前記モニター用ＭＯＳトランジスタの閾値とする第２の工程と、
前記電流の値が前記所定の電流値を超えている場合には、
前記ゲートに印加する電位を所定の値だけ減少させて前記ドレインに流れ込む電流の値を再度測定する工程を、前記ドレインに流れ込む電流の値が前記所定の電流値より小さくなるまで繰り返し、前記ドレインに流れ込む電流の値が前記所定の電流値より小さくなった時に前記ゲートに印加されている電位を前記モニター用ＭＯＳトランジスタの閾値とする第３の工程と、
第２又は第３の工程によって得られた、前記モニター用ＭＯＳトランジスタの閾値に基づいて定められた、前記バックバイアス電位の設定値又は前記ワード線非選択電位の設定値の何れか一方又は双方を、前記バックバイアス電位記録用記憶回路又は前記ワード線非選択電位用記憶回路の何れか一方又は双方に記録する工程を有することを特徴とする半導体装置の製造方法。
【０１５６】
（付記１２）
付記２，４，６、９及び１０の何れか一つに記載の製造方法において、
前記モニター用ＭＯＳトランジスタのソースはグランド電位に接続し、前記モニター用ＭＯＳトランジスタのゲートには所定の電位を印加し、前記モニター用ＭＯＳトランジスタのドレインに所定の電流を流して、前記ドレインの電位の値を測定する第１の工程と、
前記電位の値が所定の電位値を超えている場合には、前記ゲートに印加する電位を所定の値だけ増加させて前記ドレインの電位の値を再度測定する工程を、前記ドレインの電位の値が前記所定の電位値より小さくなるまで繰り返し、前記ドレインの電位の値が前記所定の電位値をり小さくなった時に前記ゲートに印加されている電位を前記モニター用ＭＯＳトランジスタの閾値とする第２の工程と、
前記電位の値が前記所定の電位値より小さい場合には、前記ゲートに印加する電位を所定の値だけ減少させて前記ドレインの電位の値を再度測定する工程を、前記ドレインの電位の値が前記所定の電位値を超えるまで繰り返し、前記ドレインの電位の値が前記所定の電位値を超えた時に前記ゲートに印加されている電位を前記モニター用ＭＯＳトランジスタの閾値とする第３の工程と、
第２又は第３の工程によって得られた、前記モニター用ＭＯＳトランジスタの閾値に基づいて定められた、前記バックバイアス電位の設定値又は前記ワード線非選択電位の設定値の何れか一方又は双方を、前記バックバイアス電位記録用記憶回路又は前記ワード線非選択電位用記憶回路の何れか一方又は双方に記録する工程を有することを特徴とするの半導体装置の製造方法。
【０１５７】
（付記１３）
付記２，４，６、９及び１０の何れか一つに記載の半導体装置の製造方法において、
前記モニター用ＭＯＳトランジスタのゲートと、ソース又はドレインの何れか一方又は双方が短絡していないかを確認する確認工程と、
前記ゲートと、前記ソース又は前記ドレインの何れか一方又は双方が短絡していない場合には、付記１０又は１１記載の全工程を行う閾値推定工程と、
前記ゲートと、前記ソース又は前記ドレインの何れか一方又は双方が短絡している場合には、所定の閾値を前記モニター用ＭＯＳトランジスタの閾値とする閾値擬制工程と、
前記閾値推定工程又は前記閾値擬制工程によって得られた、前記モニター用ＭＯＳトランジスタの閾値に基づいて定められた、前記バックバイアス電位の設定値又は前記ワード線非選択電位の設定値の何れか一方又は双方を、前記バックバイアス電位記録用記憶回路又は前記ワード線非選択電位用記憶回路の何れか一方又は双方に記録する工程を有することを特徴とする半導体装置の製造方法。
【０１５８】
（付記１４）
付記１３記載の半導体装置
前記所定の閾値は、前記半導体装置の有する前記ＭＯＳトランジスタが具備すべき閾値として設定された目標値であることを特徴とするの製造方法。
【０１５９】
（付記１５）
付記１乃至１０記載の半導体装置
前記ＭＯＳトランジスタのゲート酸化膜の厚さが、0.5nm以上10nmであることを特徴とする半導体装置。
【産業上の利用可能性】
【０１６０】
本発明は、半導体装置、特にDRAMの製造業および半導体装置を構成部品とする電子機器の製造業で利用可能である。  
【図面の簡単な説明】
【０１６１】
【図１】本発明にかかわるDRAMの回路図
【図２】VNN内部電源レベル検出回路およびVNN内部電源ポンプ回路
【図３】内部電源レベル検出回路の可変抵抗器
【図４】VPPの増加によるリストア不良を抑制する方法を説明する図
【図５】DRAMを構成するメモリセルの断面図
【図６】バックゲートバイアス効果を説明する図
【図７】バックバイアスを浅くしてリストア不良を抑制する方法を説明する図
【図８】MOSFETのゲートソース間電圧に対するドレイン電流
【図９】ホルデッドビットライン型DRAMの平面図
【図１０】セルモニタVth検出回路の概念図
【図１１】セルモニタVth検出回路のより詳細な回路図
【図１２】セルモニタVth検出回路の断面図
【図１３】セルモニタVth検出回路の平面図
【図１４】セルモニタVth検出回路の簡略化された回路図
【図１５】他のセルモニタVth検出回路の簡略化された回路図
【図１６】セルモニタVth検出回路を用いたセルトランジスタの閾値の推定方法
【図１７】メモリセルの回路図
【図１８】ジュンクションリークを説明するメモリセルの回路図
【図１９】ジュンクションリークを説明するメモリセルの断面図
【図２０】リフレッシュを説明するメモリセルの回路図
【図２１】リフレッシュ動作の説明図
【図２２】セルトランジスタの閾値Vthに対する不良セルの発生割合
【図２３】オフリーク電流を説明するメモリセルの回路図
【図２４】オフリーク電流を説明するメモリセルの断面図
【図２５】ホールデッド・ビット・ライン型DRAMの回路図
【図２６】リフレッシュ動作におけるキャパシタ電位の時間変化
【図２７】リストア不良を説明する図
【図２８】オフリーク電流不良を説明する図
【０１６２】
【表１】
0005426069.tif 000002
本発明に係る半導体装置の動作を説明する図
【０１６３】
【表２】
0005426069.tif 000003
推定閾値VthとVNN/VBBの設定値を定めた表
【符号の説明】
【０１６４】
１      ・・・  セルアレイ
２      ・・・  センスアンプ／入出力回路
３      ・・・  アレイコントロール回路
４      ・・・  セルモニタVth検出回路
５      ・・・  フューズ回路
６      ・・・  VNN内部電源レベル検出回路
７      ・・・  VNN内部電源ポンプ回路
８      ・・・  VBB内部電源レベル検出回路
９      ・・・  VBB内部電源ポンプ回路
1０     ・・・  テスト回路
１１    ・・・  抵抗
１２    ・・・  発信器
１３    ・・・  ポンプ回路
１４    ・・・  デコーダ
１５    ・・・  抵抗
１６    ・・・  スイッチ
１７    ・・・  同一DRAMチップ内での閾値Vthのバラツキ
１８    ・・・  比較器
２０    ・・・  ソース端子
２１    ・・・  ドレイン端子
２２    ・・・  ゲート端子
２３    ・・・  セルアレイの単位
２４    ・・・  接続領域
２５，２６  ・・・  内側のMOSFET
２７，２８  ・・・  外側のMOSFET
２９，３０  ・・・  メモリセル
３１    ・・・  ビット線に相当する第１の配線
３２    ・・・  ビット線に相当する第２の配線
３３，３４，３５，３６  ・・・  スイッチ
３７    ・・・  ワード線に相当する配線
３８    ・・・  可変抵抗
１０    ・・・  テスト回路
１０１  ・・・  メモリセル
１０２  ・・・  セルトランジスタ
１０３  ・・・  キャパシタ
１０４  ・・・  ワード線
１０５  ・・・  ビット線
１０６  ・・・  漏れ電流（ジャンクションリーク）
１０７  ・・・  バックゲート領域
１０８  ・・・  ソース・ドレイン領域
１０９  ・・・  一体化されたソース・ドレイン領域
１１０  ・・・  ハイレベルと認識される最低の電位
１１１  ・・・  オフリーク電流による不良を表すライン
１１２  ・・・  リストア電位の不足による不良を表すライン
１１５  ・・・  ビット線への漏れ電流
１１６  ・・・  リフレッシュによって再注入される電荷
１１７  ・・・  入出力バッファ
１１９  ・・・  センスアンプ
１１８  ・・・  列デコーダ
１２０  ・・・  列選択スイッチ
１２１  ・・・  ビット線プリチャージ電源
１２５  ・・・  ワード線の電位
１２６  ・・・  ビット線の電位
１２７  ・・・  キャパシタの電位
１２９  ・・・  （オフリーク電流不良状態にあるDRAMの）キャパシタの電位
１３０  ・・・  素子分離層
１３１  ・・・  内部電位層
１３２  ・・・  ｐ型基板
【図１】
0005426069.tif 000004
【図２】
0005426069.tif 000005
【図３】
0005426069.tif 000006
【図４】
0005426069.tif 000007
【図５】
0005426069.tif 000008
【図６】
0005426069.tif 000009
【図７】
0005426069.tif 000010
【図８】
0005426069.tif 000011
【図９】
0005426069.tif 000012
【図１０】
0005426069.tif 000013
【図１１】
0005426069.tif 000014
【図１２】
0005426069.tif 000015
【図１３】
0005426069.tif 000016
【図１４】
0005426069.tif 000017
【図１５】
0005426069.tif 000018
【図１６】
0005426069.tif 000019
【図１７】
0005426069.tif 000020
【図１８】
0005426069.tif 000021
【図１９】
0005426069.tif 000022
【図２０】
0005426069.tif 000023
【図２１】
0005426069.tif 000024
【図２２】
0005426069.tif 000025
【図２３】
0005426069.tif 000026
【図２４】
0005426069.tif 000027
【図２５】
0005426069.tif 000028
【図２６】
0005426069.tif 000029
【図２７】
0005426069.tif 000030
【図２８】
0005426069.tif 000031