(57)【特許請求の範囲】
【請求項１】
少なくとも表面の一部に窒化物半導体層を備える基板に、少なくとも１つの凹部から成る掘り込み領域と掘り込まれていない領域である丘部とを形成して加工基板を作製する第１ステップと、前記加工基板が備える掘り込み領域及び前記丘部表面の双方に少なくとも１種類以上の窒化物半導体薄膜から成る窒化物半導体積層部を積層する第２ステップと、を備え、前記第２ステップで前記加工基板表面に積層された前記窒化物半導体積層部上には外部との電気的接続を行うワイヤボンディングを実施するための電極パッドが形成される半導体素子の製造方法において、
前記第２ステップにおいて、
前記掘り込み領域の近傍となる前記丘部の両端部双方の上に積層する前記窒化物半導体積層部の前記丘部表面から前記窒化物半導体積層部表面までの膜厚を、前記丘部の両端部以外の領域に積層する前記窒化物半導体積層部の前記丘部表面から前記窒化物半導体積層部表面までの膜厚より厚く積層することで、前記掘り込み領域の近傍となる前記丘部の両端部双方に、前記丘部の両端部以外の領域の表面に積層された前記窒化物半導体積層部の平坦部表面に対して凸状の形状を備える流れ込み防止部を形成し、前記丘部の幅が前記電極パッドの幅よりも大きいことを特徴とする半導体素子の製造方法。
【請求項２】
前記第２ステップで前記窒化物半導体積層部を形成する際、
前記掘り込み領域の前記凹部が完全に埋もれていないことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第２ステップにおいて、
前記丘部表面に積層された前記窒化物半導体積層部の平坦部表面と、凸状の流れ込み防止部との間で形成される段差が１５０ｎｍ以上であることを特徴とする請求項１又は請求項２に記載の半導体素子の製造方法。
【請求項４】
前記第２ステップにおいて、
前記加工基板表面に接する前記窒化物半導体薄膜を０．５μｍ以下のＧａＮとすることを特徴とする請求項１〜請求項３のいずれかに記載の半導体素子の製造方法。
【請求項５】
前記第２ステップにおいて、
前記加工基板表面に接する前記窒化物半導体薄膜をＡｌＧａＮとすることを特徴とする請求項１〜請求項３のいずれかに記載の半導体素子の製造方法。
【請求項６】
前記第２ステップにおいて、
前記加工基板表面に接する前記窒化物半導体薄膜をＧａＮとし、
前記加工基板表面に前記ＧａＮを成膜するときの基板表面温度を１０２５℃とすることを特徴とする請求項１〜請求項３のいずれかに記載の半導体素子の製造方法。
【請求項７】
前記第２ステップにおいて、
前記加工基板表面に接する前記窒化物半導体薄膜をＧａＮとし、
前記ＧａＮを成膜する際、III族であるガリウム原子を含む原料の単位時間当たり供給される流量のモル数に対する、Ｖ族である窒素原子を含む原料の単位時間当たり供給される流量のモル数の比が、２０００以上であることを特徴とする請求項１〜請求項３又は請求項６のいずれかに記載の半導体素子の製造方法。
【請求項８】
前記第２ステップにおいて、
前記窒化物半導体積層部を構成する前記窒化物半導体薄膜に、Ａｌ組成比が０．０２以上であるＡｌＧａＮ層が含まれることを特徴とする請求項１〜請求項７のいずれかに記載の半導体素子の製造方法。
【請求項９】
前記基板上に複数の半導体素子を形成する第４ステップを備えるとともに、
前記第４ステップにおいて、
前記掘り込み領域の上部に前記電極パッドを形成しないことを特徴とする請求項１〜請求項８のいずれかに記載の半導体素子の製造方法。
【請求項１０】
前記第４ステップにおいて、
前記電極パッドを前記掘り込み領域の端から３０μｍ以上離して形成することを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
２つの隣接する前記掘り込み領域に挟まれた前記丘部に、１つの前記半導体素子を形成することを特徴とする請求項１〜請求項１０のいずれかに記載の半導体素子の製造方法。
【請求項１２】
２つの隣接する前記掘り込み領域に挟まれた前記丘部に、複数の前記半導体素子を形成することを特徴とする請求項１〜請求項１０のいずれかに記載の半導体素子の製造方法。
【請求項１３】
前記掘り込み領域に積層された前記窒化物半導体積層部表面又は前記掘り込み領域の直下部分となる前記加工基板の裏面側をスクライビングして、チップ分割を実施することを特徴とする請求項１〜請求項１１のいずれかに記載の半導体素子の製造方法。
【請求項１４】
前記第１ステップにおいて、前記凹部から成る前記掘り込み領域を形成する際、
前記凹部の深さが、１μｍ以上２０μｍ以下であることを特徴とする請求項１〜請求項１３のいずれかに記載の半導体素子の製造方法。
【請求項１５】
前記第１ステップにおいて、前記凹部から成る前記掘り込み領域を形成する際、
前記凹部の開口幅が、１μｍ以上であることを特徴とする請求項１〜請求項１４のいずれかに記載の半導体素子の製造方法。
【請求項１６】
前記第１ステップにおいて、前記凹部から成る前記掘り込み領域を形成する際、
隣接前記掘り込み領域に挟まれた前記丘部の幅が、１４０μｍ以上４ｍｍ以下であることを特徴とする請求項１〜請求項１５のいずれかに記載の半導体素子の製造方法。
【請求項１７】
前記平坦部表面にレーザ光導波路であるレーザストライプを形成することを特徴とする請求項１〜１６のいずれかに記載の半導体素子の製造方法。
【請求項１８】
請求項１〜請求項１７のいずれかに記載の前記半導体素子の製造方法によって製造されることを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体レーザ素子などの半導体素子及びその製造方法に関するものである。
【背景技術】
【０００２】
ＧａＮ、ＡｌＧａＮ、ＧａＩｎＮ、ＡｌＧａＩｎＮ、及び、それらの混晶などの窒化物半導体は、ＡｌＧａＩｎＡｓ系半導体やＡｌＧａＩｎＰ系半導体に比べてバンドギャップＥｇが大きく、かつ直接遷移の半導体材料であるという特徴を有している。このため、これらの窒化物半導体は、紫外線から緑色に当たる短波長の光の発光が可能な半導体レーザや、紫外線から赤色まで広い発光波長範囲をカバーできる発光ダイオードなどの半導体発光素子を構成する材料として注目されており、高密度光ディスクやフルカラーディスプレー、さらには環境・医療分野など、広く応用が考えられている。
【０００３】
又、この窒化物半導体は、熱伝導性がＧａＡｓ系半導体などよりも高く、高温・高出力動作の素子の応用に期待される。更に、ＡｌＧａＡｓ系半導体における砒素（Ａｓ）、ＺｎＣｄＳＳｅ系半導体におけるカドミウム（Ｃｄ）などに相当する材料及びその原料（アルシン（ＡｓＨ3））などを使用しないため、環境への負荷が小さい化合物半導体材料として期待される。
【０００４】
しかしながら、従来、窒化物半導体素子の一つである窒化物半導体レーザ素子などの製造において、１ウエーハ上に作製された窒化物半導体レーザ素子の数に対して、得られる良品の素子数の割合を示す歩留まりの値が、非常に低いという問題がある。
【０００５】
このような歩留まりを落としている原因として、クラックの発生が挙げられる。このクラックは、基板上に積層させる窒化物半導体成長層が原因で発生する場合がある。即ち、窒化物半導体レーザ素子を作製するとき、基板上に窒化物半導体成長層が積層され、窒化物半導体成長層は、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮなど異なる種類の膜から構成される。このとき、窒化物半導体成長層を構成する各膜は、格子定数が異なり、格子不整合が生じため、クラックが発生する。そこで、加工された基板を用い、窒化物半導体成長層を成長後、窒化物半導体成長層の表面を平坦化せず、くぼみを形成することで、クラックを低減する方法が提案されている(特許文献１参照)。例えば、特許文献１に記載の方法を使用することで、基板上に形成される窒化物半導体成長層を構成する各膜の格子不整合が原因で発生するクラックを、抑制することができる。
【０００６】
上述した特許文献１に記載された技術を用いて窒化物半導体レーザ素子を作製する際、例えば、その窒化物半導体成長層が図１０のように構成される。
【０００７】
即ち、エッチングが行われたｎ型ＧａＮなどから成る加工基板１０（図９参照）表面に形成された窒化物半導体成長層１１は、例えば、加工基板１０の表面に、層厚１．０μｍのｎ型ＧａＮ層１００と、層厚１．５μｍのｎ型Ａｌ0.062Ｇａ0.938Ｎ第１クラッド層１０１と、層厚０．２μｍのｎ型Ａｌ0.1Ｇａ0.9Ｎ第２クラッド層１０２と、層厚０．１μｍのｎ型Ａｌ0.062Ｇａ0.938Ｎ第３クラッド層１０３と、層厚０．１μｍのｎ型ＧａＮガイド層１０４と、層厚４ｎｍのＩｎＧａＮ井戸層が３層及び層厚８ｎｍのＧａＮ障壁層が４層から成る多重量子井戸活性層１０５と、層厚２０ｎｍのｐ型Ａｌ0.3Ｇａ0.7Ｎ蒸発防止層１０６と、層厚０．０５μｍのｐ型ＧａＮガイド層１０７と、層厚０．５μｍのｐ型Ａｌ0.062Ｇａ0.938Ｎクラッド層１０８と、層厚０．１μｍのｐ型ＧａＮコンタクト層１０９と、が順に積層され構成されている。尚、多重量子井戸活性層１０５は、障壁層／井戸層／障壁層／井戸層／障壁層／井戸層／障壁層の順序で形成される。
【０００８】
尚、結晶の面や方位を示す指数が負の場合、絶対値の上に横線を付して表記するのが結晶学の決まりであるが、以下において、そのような表記ができないため、絶対値の前に負号「−」を付して負の指数を表す。
【０００９】
又、本明細書に記載の「異種基板」とは、窒化物半導体以外の基板を意味する。具体的な異種基板としては、サファイア基板、ＳｉＣ基板、又はＧａＡｓ基板などが用いられる。
【００１０】
又、「加工基板」は、窒化物半導体基板、もしくは、窒化物半導体基板又は異種基板表面に積層された窒化物半導体薄膜表面上に、掘り込み領域と丘が形成された基板であるものとする。更に、Ｍｇがドーピングされるｐ型Ａｌ0.3Ｇａ0.7Ｎ蒸発防止層１０６、ｐ型ＧａＮガイド層１０７、ｐ型Ａｌ0.062Ｇａ0.938Ｎクラッド層１０８、ｐ型ＧａＮコンタクト層１０９、が積層されて得られる窒化物半導体層を、以下では「ｐ層」とする。
【００１１】
加工された加工基板１０表面上に、窒化物半導体成長層１１をＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法を用いて積層することで図９のように、窒化物半導体成長層１１表面に窪みのある窒化物半導体ウエーハが形成される。尚、図９には、面方位も併せて表示する。
【００１２】
図９に示す加工基板１０として用いられたのがｎ型ＧａＮ基板であり、［１−１００］方向に向かって、ＲＩＥ（Reactive Ion Etching）などのドライエッチング技術を用いて、ストライプ状に掘り込み領域１６と丘１９が形成されている。当該掘り込み領域の幅が５μｍとされ、深さは３μｍとされるとともに、隣接する堀り込み領域との周期が１５μｍとされる。このようなエッチングが行われた加工基板１０上に、図１０のような積層構造の窒化物半導体成長層１１をＭＯＣＶＤ法などの成長方法で作製する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００２−２４６６９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上述の特許文献１による技術で、加工基板１０としてｎ型ＧａＮ基板を用い、このｎ型ＧａＮ基板上に窒化物半導体成長層１１をＭＯＣＶＤ法などを用いエピタキシャル成長させることで、窒化物半導体レーザ素子を作製したところ、クラックの低減には効果があったが、歩留まりは大きく向上しなかった。即ち、特許文献１の技術を用い、窒化物半導体レーザ素子を複数作製し、その中から無作為に１００個の窒化物半導体レーザ素子を取り出し、水平方向及び垂直方向のＦＦＰの半値幅を測定した。この際、ＦＦＰの半値幅の設計値に対して、±１度以内の窒化物半導体レーザ素子を良品としたところ、ＦＦＰの半値幅が規格を満たしている窒化物半導体レーザは３０個であり、非常に低い歩留まり結果となった。
【００１５】
これは、窒化物半導体成長層１１上にくぼみを残すと、残した窪みが原因となり、膜の平坦性が悪化したためである。平坦性が悪化すれば、窒化物半導体成長層１１内で各層厚がばらつき、窒化物半導体レーザ素子ごとの特性が異なり、規格の範囲内の特性を満たす素子は減少する。よって、歩留まりを向上させるには、クラック発生の低減だけではなく、膜の平坦性も向上させる必要がある。
【００１６】
又、図９及び図１０のように形成した窒化物半導体ウエーハ面内の表面平坦性を測定したところ、［１−１００］方向に測定した表面平坦性の測定結果が図１１のようになる。尚、測定長６００μｍ、測定時間３ｓ、触針圧３０ｍｇ、水平分解能１μｍ/sample、の測定条件によって測定を行った。このとき、測定した６００μｍ幅の領域で、表面の最も高い部分と最も低い部分との段差は、図１１のグラフより、２００ｎｍとなった。
【００１７】
このように平坦性に差があるのは、図９（ｂ）に示すように、加工基板１０上表面に積層された窒化物半導体成長層１１の各層の膜厚が、ウエーハの位置によって異なるためである。よって、窒化物半導体レーザ素子の特性が、素子が作製されたウエーハの面内位置によって、大きく異なるものとなり、窒化物半導体レーザ素子の特性に大きな影響を与えるＭｇをドープしたｐ層厚（図１０に示すｐ型Ａｌ0.3Ｇａ0.7Ｎ蒸発防止層１０６からｐ型ＧａＮコンタクト層１０９まで積層されたｐ層の層厚の和に相当する）が、基板の面内位置によって大きく異なるものとなる。
【００１８】
又、電流狭窄構造であるリッジ構造を作りこむ際に、２μｍ幅のストライプ状にリッジ部を残し、他の部分はＩＣＰ(Inductively Coupled Plasma)装置などを用いたドライエッチング技術を用いてエッチングされる。よって、エッチング前のｐ層厚がウエーハの面内位置によって異なれば、窒化物半導体レーザ素子の特性に最も影響を与えるエッチング後のｐ層の残り膜厚も、ウエーハの面内位置によって大きく異なることとなる。これらのことが原因で、窒化物半導体レーザ素子同士の間で層厚が異なるばかりか、一つの窒化物半導体レーザ素子内においても、ｐ層の残り膜厚がほとんど無い部分と、大幅に残ってしまう部分とが混在することになる。このように、ｐ層の残り膜厚がばらつくと、窒化物半導体レーザ素子の寿命や、上述したように、ＦＦＰ(Far Field Pattern)の半値幅などの特性にも影響を与える。
【００１９】
このように、ウエーハ面内で大きな層厚分布が存在するのは、窒化物半導体基板を含む加工基板の丘の部分にエピタキシャル成長する膜の成長速度が、掘り込み領域の影響で変化し、そのウエーハ面内で均一性が悪化したためであると考えられる。
【００２０】
即ち、図１２のように、掘り込み領域１６が形成された加工基板１０に対して、エピタキシャル成長を開始させると、成長の始めた初期段階では、図１２（ａ）のように、掘り込み領域１６の底面部１２４及び側面部１２６上に成長した窒化物半導体薄膜から成る掘り込み領域内成長部１２２が、掘り込み領域１６の部分の一部しか埋めていない。このとき、丘１９の上面部１２３表面で成長する窒化物半導体薄膜から成る上面成長部１２１は、窒化物半導体薄膜表面が平坦な状態で成長が進行する。
【００２１】
上述の図１２（ａ）の状態から、窒化物半導体薄膜のエピタキシャル成長が進行していくと、図１２（ｂ）のように、掘り込み領域１６の底面部１２４及び側面部１２６上に成長した窒化物半導体薄膜から成る掘り込み領域内成長部１２２が掘り込み領域１６をほとんど埋めてしまい、丘１９の上面部１２３表面で成長した窒化物半導体薄膜から成る上面成長部１２１と成長部１２５を介して連結した状態になる。このような状態になると、丘１９の上面部１２３上で成長した窒化物半導体薄膜表面に付着した原料となる原子・分子(Ｇａ原子など)が、熱エネルギーによりマイグレーションなどをおこし、成長部１２５や掘り込み領域内成長部１２２に移動してしまう。このマイグレーションによる原子・分子の移動はウエーハ面内で非常に不均一に発生し、又、その移動距離もウエーハ面内で異なる値をとる。その結果、図１２（ｂ）のように、上面成長部１２１表面の平坦性が悪化する。
【００２２】
このような窒化物半導体薄膜の平坦性は、オフ角度のウエーハ面内分布や基板曲率のウエーハ面内分布などの窒化物半導体基板自体の不均一性、またはエピタキシャル成長速度の基板面内の不均一性、掘り込みプロセスの基板面内の不均一性などが影響して、［１−１００］方向においても悪化する。即ち、掘り込み領域１６が埋まるまでの時間が［１−１００］方向によって異なり、早く埋まってしまった部分は、丘１９の上面成長部１２１からマイグレーションなどにより、窒化物半導体薄膜の原料となる原子・分子が成長部１２５又は掘り込み領域内成長部１２２に移動する。よって、移動したところで窒化物半導体薄膜を形成する時間が長くなり、結果、掘り込み領域１６に形成される窒化物半導体薄膜の膜厚が厚くなる。一方、掘り込み領域１６が埋まりきらなかった部分では、窒化物半導体薄膜の原料となる原子・分子が丘１９の上面成長部１２１から掘り込み領域１６内に移動しない、もしくは移動しても窒化物半導体薄膜を形成する時間が短い。よって、この掘り込み領域１６に形成される窒化物半導体薄膜の膜厚は、掘り込み領域１６が早く埋まってしまった部分よりも薄くなる。
【００２３】
又、窒化物半導体薄膜の成長速度がウエーハ表面に供給される原子・分子のフラックスなどによって律速されている、いわゆる供給律速な状態であるとき、窒化物半導体薄膜の原料となる原子・分子がマイグレーションなどにより掘り込み領域１６に流れこんだ場合、ウエーハ表面全体に供給される原料となる原子・分子のフラックスが一定であるので、丘１９の上面部１２３上に窒化物半導体薄膜が成長する上面成長部１２１部分の膜厚は、薄くなる。逆の場合、即ち、窒化物半導体薄膜の原料となる原子・分子がマイグレーションなどにより掘り込み領域１６に流れ込まない場合、丘１９の上面部１２３上に窒化物半導体薄膜が成長する上面成長部１２１部分の膜厚は、厚くなる。
【００２４】
これが原因となって、丘１９の上面部１２３上の上面成長部１２１の層厚がウエーハ面内で異なり、結果、窒化物半導体薄膜表面の平坦性が悪化することになる。即ち、平坦性を向上させるには、丘１９の上面成長部１２１からマイグレーションなどにより、窒化物半導体薄膜の原料となる原子・分子が成長部１２５又は掘り込み領域内成長部１２２に移動して窒化物半導体薄膜を形成することを抑制する必要がある。
【００２５】
更に、上述の特許文献１による技術で、窒化物半導体レーザ素子を作製した場合、窒化物半導体成長層１１表面の窪み部分に、電極を作製すると、その窪み部分に電流のリークパスが発生し、正常なＩ−Ｖ特性が得られないことが分かった。通常、窪み上には、ＳｉＯ2などの絶縁膜が形成され、その上に電極が作製されているが、窪みが存在しているために、その表面上に絶縁膜が均一に成膜されず、小さなクラック、非常に薄い領域、小さな穴（ピット）などが多数発生している。このため、この不均一な絶縁膜の部分を通して、電流リークが発生する。
【００２６】
このような問題を鑑みて、本発明は、少なくとも表面の一部に窒化物半導体層を備えた基板上に、窒化物半導体成長層を積層し窒化物半導体レーザ素子などの半導体素子を作製するに際し、クラックの発生を防止し、併せて、丘表面の上面成長部からマイグレーションなどにより、窒化物半導体薄膜の原料となる原子・分子が掘り込み領域に移動して窒化物半導体薄膜を形成することを抑制することにより、表面平坦性が良好な窒化物半導体成長層を形成し、電流リークパスやダメージの無い半導体素子及びその製造方法を提案することを目的とする。
【課題を解決するための手段】
【００２７】
上記目的を達成するために本発明は、少なくとも表面の一部に窒化物半導体層を備える基板に、少なくとも１つの凹部から成る掘り込み領域と掘り込まれていない領域である丘部とを形成して加工基板を作製する第１ステップを備えた半導体素子の製造方法において、前記加工基板が備える丘部の両端部双方に凸部からなる流れ込み防止壁を形成する第２ステップと、前記第２ステップで前記流れ込み防止壁が形成された前記加工基板の掘り込み領域及び前記丘部表面の双方に少なくとも１種類以上の窒化物半導体薄膜からなる窒化物半導体積層部を形成することで、前記丘の両端部に形成された前記流れ込み防止壁上に前記窒化物半導体積層部を積層し、前記丘部表面に積層された前記窒化物半導体積層部の平坦部表面との間に段差が設けられた凸状の流れ込み防止部を形成する第３ステップと、を備えることを特徴とする。
【００２８】
このような方法において、前記掘り込み領域を構成する前記凹部は、ストライプ状に形成されても構わないし、桝目状に形成されても構わない。
【００２９】
又、このような半導体素子の製造方法において、前記第３ステップで前記窒化物半導体積層部を形成する際、前記掘り込み領域の前記凹部が完全に埋もれていないものとしても構わない。
【００３０】
又、このような半導体素子の製造方法において、前記第２ステップにおいて、前記流れ込み防止壁がＳｉＯ2、Ａｌ2Ｏ3、ＴｉＯ2、ＺｒＯ、Ｗ、のいずれかで構成されているものとしても構わない。
【００３１】
これら上述した材料の表面にＧａＮ又はＡｌＧａＮを成膜した場合、ＧａＮ又はＡｌＧａＮの成長速度が遅い、又は、ＧａＮ又はＡｌＧａＮが成長しないなどの選択性を有する。このような選択性を有する材料であれば、ＳｉＯ2、Ａｌ2Ｏ3、ＴｉＯ2、ＺｒＯ、Ｗ、以外の材料を用いても構わない。
【００３２】
又、このような半導体素子の製造方法において、前記第２ステップにおいて、前記流れ込み防止壁を形成する際、前記流れ込み防止壁における、前記丘部表面と垂直な方向である法線方向の厚みが、５０ｎｍ以上３μｍ以下であるとしても構わない。
【００３３】
又、このような半導体素子の製造方法において、前記第２ステップにおいて、前記流れ込み防止壁を形成する際、前記流れ込み防止壁における長手方向と垂直な方向における幅が、１μｍ以上２５μｍ以下であるとしても構わない。
【００３４】
又、このような半導体素子の製造方法において、前記第３ステップで前記流れ込み防止壁を備えた前記加工基板表面に積層された前記窒化物半導体積層部上に、外部との電気的接続を行うワイヤボンディングを実施するための電極パッドを形成して前記基板上に複数の半導体素子を形成する第４ステップを備えるとともに、前記第４ステップにおいて、
前記掘り込み領域の上部に前記電極パッドを形成しないことを特徴とする。
【００３５】
又、このような半導体素子の製造方法において、少なくとも表面の一部に窒化物半導体層を備える基板に、少なくとも１つの凹部から成る掘り込み領域と掘り込まれていない領域である丘部とを形成して加工基板を作製する第１ステップと、前記加工基板が備える掘り込み領域及び前記丘部表面の双方に少なくとも１種類以上の窒化物半導体薄膜から成る窒化物半導体積層部を積層する第２ステップとを、備えた半導体素子の製造方法において、前記第２ステップにおいて、前記掘り込み領域の近傍となる前記丘部の両端部双方の上に積層する前記窒化物半導体積層部の前記丘部表面から前記窒化物半導体積層部表面までの膜厚を、前記丘部の両端部以外の領域に積層する前記窒化物半導体積層部の前記丘部表面から前記窒化物半導体積層部表面までの膜厚より厚く積層することで、前記掘り込み領域の近傍となる前記丘部の両端部双方に、前記丘部の両端部以外の領域の表面に積層された前記窒化物半導体積層部の平坦部表面に対して凸状の形状を備える流れ込み防止部を形成することを特徴とする。
【００３６】
又、このような半導体素子の製造方法において、前記第２ステップで前記窒化物半導体積層部を形成する際、前記掘り込み領域の前記凹部が完全に埋もれていないことを特徴とする。
【００３７】
又、このような半導体素子の製造方法において、前記第２ステップにおいて、前記丘部表面に積層された前記窒化物半導体積層部の平坦部表面と、凸状の前記流れ込み防止部との間で形成される段差が１５０ｎｍ以上であるとする。
【００３８】
このような方法において、上述した段差を１５０ｎｍ以上とすることにより、歩留まり良く半導体素子が作製される。
【００３９】
又、このような半導体素子の製造方法において、前記第２ステップにおいて、前記加工基板表面に接する前記窒化物半導体薄膜を０．５μｍ以下のＧａＮとする。
【００４０】
このような方法によると、前記加工基板表面にマイグレーションしやすいＧａＮを成長させた後においても、引き続き、ＡｌＧａＮなどの窒化物半導体薄膜を積層することで、前記丘部表面に積層された前記窒化物半導体積層部の平坦部表面と凸状の前記流れ込み防止部との間で形成される前記段差を１５０ｎｍ以上とすることができる。
【００４１】
又、このような半導体素子の製造方法において、前記第２ステップにおいて、前記加工基板表面に接する前記窒化物半導体薄膜をＡｌＧａＮとしても構わない。
【００４２】
又、このような半導体素子の製造方法において、前記第２ステップにおいて、前記加工基板表面に接する前記窒化物半導体薄膜をＧａＮとし、前記加工基板表面に前記ＧａＮを成膜するときの基板表面温度を１０２５℃としても構わない。
【００４３】
このような方法によると、前記加工基板に接する前記窒化物半導体薄膜をＧａＮとした場合においても、前記丘部表面に積層された前記窒化物半導体積層部の平坦部表面と凸状の前記流れ込み防止部との間で形成される前記段差を１５０ｎｍ以上とすることができ、歩留まり良く半導体素子が作製される。
【００４４】
又、このような半導体素子の製造方法において、前記第２ステップにおいて、前記加工基板表面に接する前記窒化物半導体薄膜をＧａＮとし、前記ＧａＮを成膜する際、III族であるガリウム原子を含む原料の単位時間当たり供給される流量のモル数に対する、Ｖ族である窒素原子を含む原料の単位時間当たり供給される流量のモル数の比が、２０００以上であるとしても構わない。
【００４５】
このような方法によると、前記加工基板に接する前記窒化物半導体薄膜をＧａＮとした場合においても、前記丘部表面に積層された前記窒化物半導体積層部の平坦部表面と凸状の前記流れ込み防止部との間で形成される前記段差を１５０ｎｍ以上とすることができ、歩留まり良く半導体素子が作製される。
【００４６】
又、このような半導体素子の製造方法において、前記第２ステップにおいて、前記窒化物半導体積層部を構成する前記窒化物半導体薄膜に、Ａｌ組成比が０．０２以上であるＡｌＧａＮ層が含まれるものとしても構わない。
【００４７】
又、このような半導体素子の製造方法において、前記第２ステップで前記加工基板表面に積層された前記窒化物半導体積層部上に、外部との電気的接続を行うワイヤボンディングを実施するための電極パッドを形成して前記基板上に複数の半導体素子を形成する第４ステップを備えるとともに、前記第４ステップにおいて、前記掘り込み領域の上部に前記電極パッドを形成しないことを特徴とする。
【００４８】
又、このような半導体素子の製造方法において、前記第４ステップにおいて、前記電極パッドを前記掘り込み領域の端から３０μｍ以上離して形成するものとしても構わない。
【００４９】
又、このような半導体素子の製造方法において、２つの隣接する前記掘り込み領域に挟まれた前記丘部に、１つの前記半導体素子を形成するものとしても構わないし、複数の前記半導体素子を形成するものとしても構わない。
【００５０】
又、このような半導体素子の製造方法において、前記掘り込み領域に積層された前記窒化物半導体積層部表面又は前記掘り込み領域の直下部分となる前記加工基板の裏面側をスクライビングして、チップ分割を実施するものとしても構わない。
【００５１】
又、このような半導体素子の製造方法において、前記第１ステップにおいて、前記凹部から成る前記掘り込み領域を形成する際、前記凹部の深さが、１μｍ以上２０μｍ以下であるものとしても構わない。
【００５２】
又、このような半導体素子の製造方法において、前記第１ステップにおいて、前記凹部から成る前記掘り込み領域を形成する際、前記凹部の開口幅が、１μｍ以上であるものとする。
【００５３】
このような方法によると、前記掘り込み領域が前記窒化物半導体薄膜により埋まってしまうこと、及び、前記掘り込み領域の上部で前記窒化物半導体薄膜が会合し前記掘り込み領域内に空洞が形成されること、が防止される。
【００５４】
又、このような半導体素子の製造方法において、前記第１ステップにおいて、前記凹部から成る前記掘り込み領域を形成する際、隣接前記掘り込み領域に挟まれた前記丘部の幅が、１４０μｍ以上４ｍｍ以下であるとしても構わない。
【００５５】
更に、本発明の半導体素子は、上述したいずれかに記載の前記半導体素子の製造方法によって製造されることを特徴とする。
【発明の効果】
【００５６】
本発明によると、掘り込み領域を備えた加工基板の丘部の両端部双方にＳｉＯ2などから成る凸部か成る流れ込み防止壁を形成し、加工基板表面に窒化物半導体薄膜を成長させて流れ込み防止壁が形成された丘部の両端部に層厚の厚い凸状の流れ込み防止部を形成する。この流れ込み防止部によって、基板表面に更に窒化物半導体薄膜を成長させるとき、窒化物半導体薄膜の原料となる原子・分子が丘表面の上面成長部からマイグレーションなどにより掘り込み領域内に移動して掘り込み領域内で窒化物半導体薄膜を形成することを抑制する。この結果、丘表面の上面成長部において表面平坦性が良好な窒化物半導体薄膜を形成することができ、結果、各窒化物半導体薄膜の層厚を均一にできる。
【００５７】
又、本発明によると、ＳｉＯ2などを材料とする流れ込み防止壁の厚みを、５０ｎｍ以上とすることにより、ウエーハ面内で均一な厚みの流れ込み防止壁を形成できる。又、流れ込み防止壁の厚みを３μｍ以下とすることにより、又は、流れ込み防止壁の長手方向に垂直な方向の幅を２５μｍ以下とすることにより、流れ込み防止壁から窒化物半導体薄膜へ応力が掛かることを抑制できる。又、流れ込み防止壁の長手方向に垂直な方向の幅を１μｍ以上とすることにより、流れ込み防止壁が容易に形成できる。
【００５８】
又、本発明によると、掘り込み領域を構成する凹部の深さ又は開口幅それぞれを１μｍ以上とすることにより、掘り込み領域が窒化物半導体薄膜により埋まってしまうことを防止して、窒化物半導体積層部に内包される歪みを開放し、クラックの発生を抑制できる。又、掘り込み領域の深さを２０μｍ以下とすることにより、後工程のチップ分割工程において、ウエーハが割れることが防止される。
【００５９】
又、本発明によると、隣接する掘り込み領域に挟まれた丘の幅を１４０μｍ以上にすることにより、丘の平坦な部分に半導体素子を作製し、外部との電気的接続を行うワイヤボンディングも容易に実施できる。又、隣接する掘り込み領域に挟まれた丘の幅を４ｍｍ以下とすることで、窒化物半導体薄膜を積層した窒化物半導体積層部内にクラックが発生することが抑制される。
【００６０】
又、本発明によると、掘り込み領域の上部に電極パッドを形成せず、又、掘り込み領域端部から電極パッドまでの距離を３０μｍ以上とすることにより、掘り込み領域における絶縁膜や窒化物半導体薄膜の欠陥、転位、クラックなどの影響を受けない。その結果、電流リークやダメージのない半導体素子を製造できる。
【００６１】
又、本発明によると、掘り込み領域に積層された窒化物半導体積層部表面又は掘り込み領域の直下部分となる加工基板の裏面側をスクライビングして、チップ分割する。このため、この掘り込み領域における溝をチップ分割の際のガイドとすることができ、チッピングや意図しない方向への分割などの発生を防ぐことができる。
【００６２】
又、本発明によると、基板に凹部を備えた掘り込み領域を形成して掘り込み領域近傍となる丘部の両端部双方において層厚を厚くでき、凸状の流れ込み防止部を形成する。この流れ込み防止部により、更に、窒化物半導体薄膜を成長させるとき、窒化物半導体薄膜の原料となる原子・分子が丘表面の上面成長部からマイグレーションなどにより掘り込み領域内に移動して、掘り込み領域内で窒化物半導体薄膜を形成することが抑制される。この結果、丘表面の上面成長部において、表面平坦性が良好な窒化物半導体薄膜を形成することができ、結果、各窒化物半導体薄膜の層厚を均一にできる。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態における窒化物半導体レーザ素子の概略図である。
【図２】様々な形状の掘り込み領域が形成された加工基板の概略断面図である。
【図３】本発明の第１の実施形態における加工基板の概略図である。
【図４】本発明の第１の実施形態において、加工基板に窒化物半導体薄膜を成長させた場合のウエーハの一部の概略断面図である。
【図５】掘り込み領域の埋め込み具合の説明図である。
【図６】本発明の第１の実施形態におけるバー状に分割された窒化物半導体基板の概略図である。
【図７】本発明の第２の実施形態において、加工基板に窒化物半導体薄膜を成長させた場合のウエーハの一部の概略断面図である。
【図８】本発明の第２の実施形態において、段差Ｈと良品個数の相関図である。
【図９】従来の加工基板上に窒化物半導体成長層を積層させたウエーハの概略図である。
【図１０】窒化物半導体成長層の概略断面図である。
【図１１】従来の加工基板上に窒化物半導体成長層を積層させたウエーハの表面段差プロット図である。
【図１２】平坦性悪化のモデルを説明する説明図である。
【発明を実施するための形態】
【００６４】
まず、本明細書において、いくつかの用語の意味を予め明らかにしておく。まず、「掘り込み領域」とはたとえば図２に示されているように窒化物半導体基板又は異種基板表面でストライプ状に加工された凹部を意味する。図２は掘り込み加工を実施し、掘り込み領域１６と丘１９は形成された基板の概略断面図である。掘り込み領域１６の断面形状は、必ずしも矩形状である必要はなく、図２に示したように、△形状、もしくは台形の形状でも構わなく、凹凸の段差を生じさせるものであれば良い。又、掘り込み領域１６は必ずしも単独の凹部でなくても、複数の凹部と当該凹部に挟まれた狭い平坦部からなるものとしても構わない。
【００６５】
又、「丘」は、同様にストライプ状に加工された凸部である。図２に示された掘り込み領域１６と丘１９は１方向に沿って加工されたストライプ配列であるが、掘り込み領域１６又は丘１９が互いに交差し合った桝目配列であってもよい。また、一つの基板上に異なる形状の掘り込み領域１６、掘り込み深さ、幅が異なる掘り込み領域が存在していても良い。また、一つの基板上で掘り込み領域１６が形成される周期が異なっても構わない。
【００６６】
「窒化物半導体基板」は、ＡｌxＧａyＩｎzＮ（０≦ｘ≦１；０≦ｙ≦１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）から成る基板を意味する。ただし、窒化物半導体基板の窒素元素のうちで、その約１０％以下がＡｓ、Ｐ、またはＳｂの元素で置換されても構わない（但し、基板の六方晶系が維持されている。）。又、窒化物半導体基板中に、Ｓｉ、Ｏ、Ｃｌ、Ｓ、Ｃ、Ｇｅ、Ｚｎ、Ｃｄ、Ｍｇ、またはＢｅがドーピングされても構わない。更に、ｎ型窒化物半導体としては、これらのドーピング材料のうちでも、Ｓｉ、Ｏ、およびＣｌが特に好ましい。窒化物半導体基板の主面方位としては、Ｃ面｛０００１｝、Ａ面｛１１−２０｝、Ｒ面｛１−１０２｝、Ｍ面｛１−１００｝、または｛１−１０１｝面が好ましく用いられ得る。また、これらの結晶面方位から２°以内のオフ角度を有する基板主面であれば、その表面モホロジーが良好であり得る。
【００６７】
＜第１の実施形態＞
次に、本発明の第１の実施形態について、図面を参照して説明する。尚、以下の各実施形態において、半導体素子の一例として窒化物半導体レーザの説明を行うが、本発明は他の半導体素子にも適用可能である。図１（ａ）は、本実施形態における窒化物半導体レーザ素子の概略断面図であり、図１（ｂ）は図１（ａ）の上面図である。図３（ｂ）は、本発明の実施形態の、窒化物半導体薄膜を成長させる前の加工基板１０の概略断面図であり、図３（ａ）は図３（ｂ）の上面図である。図１及び図３において、面方位も併せて表示する。
【００６８】
本実施形態の窒化物半導体レーザ素子では、凹部となる掘り込み領域１６を備えた窒化物半導体基板より成る加工基板１０に、更に、掘り込まれていない領域である丘１９の両端部双方に[１−１００]方向に延在するストライプ状のＳｉＯ2壁を形成し、当該加工基板１０上に窒化物半導体成長層１１を成長させることで作製される。このような窒化物半導体レーザ素子において、まず、加工基板１０の作製方法について、図面を参照して説明する。尚、本実施形態では加工基板１０としてｎ型ＧａＮ基板を用いるものとする。
【００６９】
まず、ｎ型ＧａＮ基板の全面に膜厚１μｍのＳｉＯ2などをスパッタ蒸着してＳｉＯ2膜を形成し、引き続き、一般的なフォトリソグラフィ工程において、ストライプ形状のフォトレジストパターンを、レジスト開口部の幅５μｍ、ストライプ中心部と隣接するストライプ中心部との[１１−２０]方向と平行な方向での間隔（以下、周期）が２５０μｍとなるように、[１−１００]方向に形成する。次に、ＲＩＥ（Reactive Ion Etching）技術などのドライエッチング技術を用い、ＳｉＯ2膜及びｎ型ＧａＮ基板をエッチングすることで、掘り込み深さＹを５μｍ、開口幅Ｘを５μｍとする掘り込み領域１６を形成する。その後、エッチャントとしてＨＦ（フッ酸）などを用いてＳｉＯ2を除去することで掘り込み領域１６と丘１９を備えた加工基板１０を作製する。
【００７０】
尚、本実施形態ではＳｉＯ2を蒸着してＳｉＯ2膜をｎ型ＧａＮ基板表面に形成するものとするが、これに限定されるものではなく、他の誘電体膜などをｎ型ＧａＮ基板表面に形成するものとして構わない。又、上述したＳｉＯ2膜の形成方法はスパッタ蒸着に限定されるものではなく、電子ビーム蒸着法、プラズマＣＶＤ法などの方法を用いても構わない。又、レジストパターンについても、その周期は上述の２５０μｍに限定されるものではなく、作製する窒化物半導体レーザ素子の幅によって、変化させても構わない。更に、本実施形態では、掘り込み領域１６を形成するのにドライエッチング技術を用いるものとしたが、この方法に限定されるものではなく、ウエットエッチング技術などを用いても構わない。
【００７１】
このようにして形成される加工基板１０は、上述のようにｎ型ＧａＮ基板表面に直接、掘り込み領域１６を掘り込むことで形成しても構わないし、ｎ型ＧａＮ基板やｎ型ＧａＮ基板以外の窒化物半導体基板、又は、異種基板の表面に、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮなどの窒化物半導体薄膜を成長させた後に、掘り込むことで形成しても構わない。
【００７２】
このようにして、掘り込み領域１６を備えた加工基板１０を形成した後、更に、掘り込まれていない領域である丘１９上にＳｉＯ2を蒸着し、ＳｉＯ2膜を形成する。引き続き、丘１９の両端において、一般的なフォトリソグラフィ技術を用いて、幅をＤとするストライプ状のレジストパターンを[１−１００]方向に形成する。このとき、掘り込み領域１６の側面部から伸張した線がレジストパターンの側壁面に一致するようにレジストパターンを形成する。そして、ドライエッチング技術又はＨＦ（フッ酸）などを用いたウエットエッチング技術を用いてｎ型ＧａＮ基板表面が露出するまで、ＳｉＯ2膜のエッチングを実施する。その結果、図３に示すような、掘り込み領域１６及び丘１９と、当該丘１９の両端部に幅がＤで、且つ、厚みがＴとなる[１−１００]方向に延在するストライプ状のＳｉＯ2壁１７と、が形成された加工基板１０が得られる。
【００７３】
尚、本実施形態において、ＳｉＯ2を材料として用いＳｉＯ2壁１７を形成しているが、壁の材料はＳｉＯ2に限定されるものではなく、Ａｌ2Ｏ3、ＴｉＯ2、ＺｒＯ、Ｗ、などを用いても構わない。これらＡｌ2Ｏ3、ＴｉＯ2、ＺｒＯ、Ｗ、などの材料は、当該材料の表面にＧａＮ又はＡｌＧａＮを成膜した場合、ＧａＮ又はＡｌＧａＮの成長速度が遅い、又は、ＧａＮ又はＡｌＧａＮが成長しないなどの選択性を有する。このような選択性を有する材料を用いて丘１９の両端に壁を形成すると、掘り込み領域１６内へのＧａＮ又はＡｌＧａＮの原料となる原子・分子の流れ込みが抑制される。よって、ＳｉＯ2、Ａｌ2Ｏ3、ＴｉＯ2、ＺｒＯ、Ｗなどの選択性を有する材料は、壁の材料として好ましい。
【００７４】
尚、上述した方法でＳｉＯ2壁１７を形成する際に、丘１９上に形成するＳｉＯ2膜の膜厚の値Ｔが５０ｎｍより小さいと、ウエーハ面内で均一な膜厚のＳｉＯ2膜を形成することが容易でない。又、逆に、上述した方法でＳｉＯ2壁１７を形成する際に、丘１９に形成するＳｉＯ2膜の膜厚の値Ｔが３μｍより大きくなると、ＳｉＯ2膜から窒化物物半導体薄膜に応力が掛かるようになり、好ましくない。よって、ＳｉＯ2壁１７を形成する際に、丘１９に形成するＳｉＯ2膜の膜厚Ｔの値は、５０ｎｍ以上３μｍ以下であることが好ましい。
【００７５】
又、ＳｉＯ2壁１７の[１１−２０]方向に平行な方向の幅Ｄは、１μｍ未満であるとプロセスを実施する上で難易度が増し、ＳｉＯ2壁１７の形成が困難となり、好ましくない。又、逆に、幅Ｄが２５μｍより大きいと、ＳｉＯ2膜から窒化物物半導体薄膜に応力が掛かるようになり、好ましくない。よって、ＳｉＯ2壁１７の[１１−２０]方向に平行な方向の幅Ｄは、１μｍ以上２５μｍ以下であることが、好ましい。
【００７６】
又、上述のようにして形成される掘り込み領域１６の深さＹを１μｍ未満とした場合、掘り込み領域１６が窒化物半導体成長層１１により埋まってしまい、窒化物半導体成長層１１に内包される歪みが開放されなくなり、その結果、クラックが発生する。又、深さＹを２０μｍ以上とした場合、後工程のチップ分割工程において、ウエーハの厚みが１００μｍ程度になるまでを研磨するために、このときウエーハが割れることがある。よって、掘り込み領域１６の深さＹは１μｍ以上２０μｍ以下が好ましい。
【００７７】
上述のようにして得られた加工基板１０上に、ＭＯＣＶＤ法などの周知の技術を適宜用いて、例えば、図１０で示したような複数の窒化物半導体薄膜から成る窒化物半導体成長層１１をエピタキシャル成長させることで、図１に示された窒化物半導体レーザ素子を作製する。
【００７８】
このような掘り込み領域１６と丘１９を備えるとともに、丘１９の両端部にＳｉＯ2壁１７が形成された加工基板１０に窒化物半導体成長層１１を積層するために、窒化物半導体薄膜を成長させた場合のウエーハの概略断面図を図４に示す。図４に示すように、窒化物半導体薄膜が、丘１９の上面部４１の中央部には上面成長部４５として、ＳｉＯ2壁１７ａ、１７ｂ（図１のＳｉＯ2壁１７に相当する）が形成された丘１９の上面部４１の両端部双方には流れ込み防止部４４として、掘り込み領域１６内の側面部４２と底面部４３には掘り込み領域内成長部４７として、それぞれ成長している。又、流れ込み防止部４４と掘り込み領域内成長部４７は成長部４６を介して結合している。
【００７９】
図４に示すように、加工基板１０がＳｉＯ2壁１７ａ、１７ｂを備えることにより、流れ込み防止部４４は凸状に盛り上がった形状となっている。このことは、ＳｉＯ2壁１７ａ、１７ｂによって、窒化物半導体薄膜の原料となる原子・分子が丘１９の上面部４１から掘り込み領域１６内にマイグレーションして移動することが、抑制されるためである。このように流れ込み防止部４４が凸状に形成されることで、窒化物半導体薄膜の原料となる原子・分子が丘１９の上面部４１から掘り込み領域１６内にマイグレーションして移動することが、更に、強く抑制される。
【００８０】
即ち、丘１９の上面部４１上に成長した上面成長部４５の表面に窒化物半導体薄膜の原料となる原子・分子が付着しても、流れ込み防止部４４によって、成長部４６及び掘り込み領域１６内の側面部４２や底面部４３にマイグレーションして移動することが抑制される。よって、上面成長部４５の表面に付着した原子・分子は、上面成長部４５の表面でのみ、マイグレーションすることとなり、結果、上面成長部４５の表面の平坦性が向上し、均一な膜厚の窒化物半導体薄膜が形成される。又、この流れ込み防止部４４の［１１−２０］方向と平行な方向の幅は、１０μｍから３０μｍ程度である。
【００８１】
尚、本明細書において、「平坦性」とは上面成長部４５、７５（後述：図７参照）表面及び当該上面成長部４５、７５の上に積層された窒化物半導体薄膜表面における平坦性を指す。又、図４に示すように、ＳｉＯ2壁１７ａ、１７ｂの延在する方向に対して垂直な面で切ったときの断面形状は、ＳｉＯ2壁１７ａのように矩形でも構わないし、ＳｉＯ2壁１７ｂのように矩形以外の形状でも構わない。
【００８２】
このように窒化物半導体成長層１１が積層される際、掘り込み領域１６の開口幅Ｘを１μｍ未満とすると、図５（ａ）に示すように、掘り込み領域１６が掘り込み領域内成長部４７により完全に埋まってしまい、クラックが発生する。もしくは、図５（ｂ）のように、丘１９表面で成長する上面成長部４５が横方向にも成長し、結果、掘り込み領域１６の上部で上面成長部４５が会合し、空洞５１が形成される。このような場合、上面成長部４５表面の平坦性が悪化するとともにクラック低減の効果が著しく低くなる。よって、掘り込み領域１６の開口幅Ｘは１μｍ以上必要である。
【００８３】
このように流れ込み防止部４４によって、丘１９の上面部４１に形成される上面成長部４５において、良好な表面平坦性を得られる。この平坦性が良好な上面成長部４５上に、複数の窒化物半導体薄膜を順次積層し、例えば、図１０のような構成の窒化物半導体成長層１１を形成することで、図１に示された窒化物半導体レーザ素子を作製する。又、窒化物半導体成長層１１は、ＭＯＣＶＤ法などの周知の技術を適宜用いることで形成されるので、その詳細な説明は省略する。
【００８４】
又、上述の加工基板１０上形成されたこの窒化物半導体成長層１１の表面にはレーザ光導波路であるレーザストライプ１２と、レーザストライプ１２を挟むように設置されるとともに、電流狭窄を目的としたＳｉＯ2膜１３とが形成される。そして、このレーザストライプ１２及びＳｉＯ2膜１３それぞれの表面には、ｐ側電極１４が形成され、又、加工基板１０の裏面にはｎ側電極１５が形成される。このとき、レーザストライプ１２直上のｐ側電極１４表面の凸部をストライプ１８とする。又、レーザストライプ１２の中央部とＳｉＯ2壁１７のレーザストライプ１２側の端部との距離をｄとする。尚、本実施形態では、この距離ｄを４０μｍとする。
【００８５】
又、このような窒化物半導体レーザ素子において、ｐ側電極１４は、窒化物半導体成長層１１に近い側から、Ｍｏ／Ａｕ、又は、Ｍｏ／Ｐｔ／Ａｕ、もしくはＡｕ単層のみ、などから形成される。又、本実施形態では、電流狭窄のための絶縁膜としてＳｉＯ2膜１３を用いているが、絶縁膜材料として、ＺｒＯ、ＴｉＯ2などを用いても構わない。又、図１は、断面構造を分かりやすくするために、後述する実際にチップ分割する位置である掘り込み領域１６とは別の箇所でチップ分割を実施することで得た窒化物半導体レーザ素子の断面を示す図としている。
【００８６】
このような、リッジ構造を備えた窒化物半導体レーザ素子は、加工基板１０上に窒化物半導体成長層１１を積層した後、周知の技術を適宜用いて作製されるので、その詳細な作製方法などの説明は省略する。そして、この窒化物半導体成長層１１が積層されることで、加工基板１０（ウエーハ）上に構成された複数の窒化物半導体レーザ素子を、個々の素子に分割する。このとき、まず、加工基板１０の一部を除去し、ウエーハの厚みを１００μｍ程度までに薄くする。その後、加工基板１０の裏面側にｎ側電極１５を形成する。引き続いて、ウエーハを［１１−２０］方向（図１参照）と平行な方向に沿って劈開して共振器端面を形成し、図６に示すように、複数の窒化物半導体レーザ素子を備えたバー状のものにする。この際、本実施形態では共振器方向（［１−１００］方向）の長さである共振器長を６００μｍとするが、この値に限定されるものではなく、好ましくは、共振器長が３００μｍから１２００μｍであれば良い。そして、共振器端面にＳｉＯ2及びＴｉＯ2から成る誘電体膜を電子ビーム蒸着法などを用いて交互に蒸着し、誘電体多層反射膜を形成する。尚、この誘電体多層反射膜を形成する誘電体材料としては、ＳｉＯ2／ＴｉＯ2に限定されるものではなく、例えば、ＳｉＯ2／Ａｌ2Ｏ3などを用いても構わない。
【００８７】
このようにすることで、図６のように複数の窒化物半導体レーザ素子を備えたバーが得られる。尚、図６（ｂ）は[１１−２０]方向（図１参照）と平行な方向にウエーハを劈開することで共振器端面を形成し、バー形状にしたものの概略断面図の一部であり、図６（ａ）は、その上面図である。
【００８８】
この図６のような構成のバーにおいて、掘り込み領域１６と、丘１９の両端部にＳｉＯ2壁１７が形成された加工基板１０上に窒化物半導体成長層１１が積層され、更に、その表面にＳｉＯ2膜１３などの絶縁膜とｐ側電極１４（図１参照）から成るｐ側電極パッド６０が形成されている。尚、ｐ側電極パッド６０は、その表面にワイヤーボンディングが実施されるため、その厚さを通常、１００ｎｍから１μｍ程度とする。このとき、窒化物半導体成長層１１内に電流狭窄層を持ち、この層で電流狭窄を行う「埋め込み型電流狭窄レーザ」では、ｐ側電極１４のみがｐ側電極パッド６０となる。又、このようにして構成されるｐ側電極パッド６０の表面には凸型のストライプ１８が備えられているとともに、加工基板１０の裏面にはｎ側電極１５が形成されている。更に、このとき、図６に示すように、ｐ側電極パッド６０の両端それぞれから、各両端に隣接する掘り込み領域１６の端部までの距離を、それぞれ、Ｍ、Ｎとする。
【００８９】
このように形成されるｐ側電極パッド６０は、図６に示すように、掘り込み領域１６上には形成されない。これは、掘り込み領域１６上では、窒化物半導体成長層１１の表面が平坦でないため、その表面にＳｉＯ2などの絶縁膜を形成した場合、クラック、貫通転位、穴、部分的に膜厚の薄い部分、などが存在し、掘り込み領域１６以外の他の領域と比較して、絶縁性が低く、リーク電流が流れるためである。
【００９０】
又、掘り込み領域１６が埋まりきった状態で、目視で溝又は窪みが確認されなくても、掘り込み領域１６では、掘り込み領域１６が窒化物半導体薄膜を積層することで埋まっていく過程において、掘り込み領域１６中の窒化物半導体薄膜中に欠陥、転位、クラックなどが発生する。このため、掘り込み領域１６における窒化物半導体成長層１１表面にＳｉＯ2などを形成した場合、絶縁性が低くなる。そのため、掘り込み領域１６や窪み上にｐ側電極パッド６０を形成した場合、その領域で自然放出光が確認されることがある。尚、この自然放出光は窒化物半導体レーザ素子内にリーク電流が流れたときに発生する。更に、［１１−２０］方向と平行な方向の幅が１０μｍから３０μｍ程度である流れ込み防止部４４が丘１９の両端部双方に形成されるので、その領域においてｐ電極パッド６０を形成するのは好ましくない。
【００９１】
以上のことから、掘り込み領域１６の端から３０μｍ以上離してｐ側電極パッド６０を形成すると、上述した自然放出光について、レーザーストライプ１２（図１参照）の領域以外からの発光は見られなかった。よって、掘り込み領域１６の端部からｐ側電極パッド６０の両端までの距離、Ｍ、Ｎは、それぞれ、３０μｍ以上であることが好ましい。
【００９２】
又、本実施形態では、窒化物半導体成長層１１上にＳｉＯ2などの絶縁膜を用いて電流狭窄をするリッジストライプ型レーザに関して説明してきたが、これに限定されるものではなく、窒化物半導体成長層１１の内部に電流狭窄層をもつＶＳＩＳ(V-channeled Substrate Inner Stripe)型レーザなどでも構わない。このようなレーザは窒化物半導体成長層１１の表面に電流狭窄のための絶縁膜がなく、ｐ側電極パッド６０はｐ側電極１４のみから成る。尚、本明細書において電極パッドとは、絶縁膜上の電極パッド、もしくは電極自体を指す。このようなレーザにおいても、掘り込み領域１６にｐ側電極パッド６０を形成した場合、リッジストライプ型レーザと同様、大きなリーク電流が発生し、窒化物半導体レーザ素子の特性が悪化し、レーザ発振することができなかった。これは、掘り込み領域１６の上部にある電流狭窄層の結晶性が悪化したことが原因と考えられる。よって、ＶＳＩＳ型レーザのようなレーザにおいても、掘り込み領域１６の端部からｐ側電極パッド６０の両端までの距離、Ｍ、Ｎは３０μｍ以上であることが好ましい。
【００９３】
尚、本実施形態では、加工基板１０としてｎ型ＧａＮを用い、窒化物半導体成長層１１表面に形成する電極パッドをｐ側電極パッドとしたが、これに限定されるものではなく、加工基板１０としてｐ型半導体材料を用い、窒化物半導体成長層１１の表面がｎ型の窒化物半導体薄膜で構成され、その表面に形成する電極パッドをｎ側電極パッドとした構成の窒化物半導体レーザ素子でも構わない。
【００９４】
又、窒化物半導体レーザ素子の構造などにもよるが、ワイヤーボンディングを実施する場合、ワイヤ先端のボール部分の直径が略８０μｍであるため、ｐ側電極パッド６０の幅は略８０μｍ以上、必要である。よって、隣接する掘り込み領域１６の間隔Ｔは、Ｔ≧｛ｐ側電極パッド６０の幅（８０μｍ以上）＋６０μｍ（ｐ電極パッド７０の両端と掘り込み領域１６の端部の距離Ｍ、Ｎの和の最小値）｝を満たす必要がある。即ち、隣接する掘り込み領域１６の間隔Ｔが１４０μｍより小さいと、窒化物半導体レーザ素子を作製することが困難となる。このため、隣接する掘り込み領域１６の間隔Ｔは、１４０μｍ以上であることが好ましい。又、Ｔの値が４ｍｍより大きくなると、積層した窒化物半導体薄膜内にクラックが発生しやすくなるので、結果的に、隣接する掘り込み領域１６の間隔Ｔの値は、１４０μｍ以上４ｍｍ以下が好ましい。
【００９５】
又、上述した図６に示されたバーをチップ分割することで、個々の窒化物半導体レーザ素子を得られる。以下にチップ分割について、図を参照して説明する。
【００９６】
このようなチップ分割をするとき、まず、図６に示すチップ分割箇所６１か６２のいずれかをスクライビングする。このチップ分割箇所６２は加工基板１０が備える掘り込み領域１６に積層された窒化物半導体成長層１１の表面となり、又、チップ分割箇所６１は掘り込み領域１６の直下部分となる加工基板１０の裏面側となる。このスクライビングは、ダイヤモンドペンなどで実施される。このスクライビングされたライン（以下スクライブライン）に先端形状が鋭角となる刃を当て、ブレーキング装置を用いて圧力を加えて押し割る。又、スクライブラインの位置については、掘り込み領域１６の中心にあるのが好ましい。しかしながら、本実施形態では、上述したように掘り込み領域１６は窒化物半導体成長層１１で完全には埋まり切らず、溝が形成されているので、その溝がチップ分割する際のガイドとなる。このため、スクライブラインの位置が掘り込み領域１６の中心からずれていても、掘り込み領域１６内であれば、チッピングや意図しない方向への分割などの発生を防止することができる。
【００９７】
又、スクライブラインの位置が掘り込み領域１６からはずれている場合においても、チップ分割する際、割れる方向がスクライブラインから離れ、意図しない方向に割れが進行する場合がある。しかしながら、この意図しない方向の割れが発生しても、その割れが隣接する掘り込み領域１６に到達すると、掘り込み領域１６内の溝に沿って割れが進むため、隣接する窒化物半導体レーザ素子まで破壊することがない。尚、このように分割部分が掘り込み領域１６から外に広がっていかない理由として、掘り込み領域１６内に積層した窒化物半導体薄膜の結晶性や面方位などが、丘１９上の平坦な部分に成長した窒化物半導体薄膜とは、異なるためであると考えられる。
【００９８】
又、本実施形態において、図６に示すように、隣接する掘り込み領域１６に挟まれた掘り込まれていない領域である丘１９上に、１つの窒化物半導体レーザ素子が作製されているが、これに限定されるものではなく、複数の窒化物半導体レーザ素子が作製されるものとしても構わない。又、本実施形態では、掘り込み領域１６は１つの凹部から成るものとしているが、これに限定されるものではなく、複数の凹部と当該凹部に挟まれた狭い平坦部からなるものとしても構わない。
【００９９】
この上述した本実施形態における方法で、厚さＴが５００ｎｍ、［１１―２０］方向と平行な方向の幅Ｄが３μｍのＳｉＯ2壁１７を形成した加工基板を用いて、窒化物半導体レーザ素子を複数作製した。そして、その中から無作為に１００個の窒化物半導体レーザ素子を取り出し、水平方向及び垂直方向のＦＦＰの半値幅を測定した。この際、ＦＦＰの半値幅の設計値に対して、±１度以内の窒化物半導体レーザ素子を良品としたところ、ＦＦＰの半値幅が規格を満たしている窒化物半導体レーザは９２個であった。それに対して、上述した従来技術を用いて作製した窒化物半導体レーザ素子の場合、良品は３０個であり、それと比較すると歩留まりが大きく改善されていることが分かる。
【０１００】
これは、窒化物半導体レーザ素子を作製する領域において、丘１９の両端部双方に凸状の流れ込み防止部４４を形成することで窒化物半導体薄膜の原料となる原子・分子の掘り込み領域１６内へのマイグレーションを抑制することができたためである。即ち、窒化物半導体レーザ素子を作製する領域の表面平坦性を向上させ、結果、窒化物半導体成長層１１を構成する窒化物半導体薄膜の各層厚が均一となったためである。
【０１０１】
又、掘り込み領域１６を備えた加工基板１０を用いることにより、窒化物半導体成長層１１が内包する歪みがウエーハ面内で不均一となり、様々な方向に歪みが掛かることとなり、窒化物半導体成長層１１に内包される歪みを解放することができる。更に、掘り込み領域が窒化物半導体成長層１１によって完全には埋もれきっていない状態とすることで、歪みの開放が促進された。よって、クラックも発生しなかった。
【０１０２】
＜第２の実施形態＞
次に、本発明の第２の実施形態について、図面を参照して説明する。図７は、本実施形態において、加工基板１０上に窒化物半導体薄膜を成長させたウエーハの一部の概略断面図である。第１の実施形態と異なり、加工基板１０の掘り込まれていない領域である丘１９の両端において、ＳｉＯ2壁が形成されていない。
【０１０３】
このような掘り込み領域１６を備えた加工基板１０に、窒化物半導体薄膜を成長させた場合のウエーハの概略断面図を図７に示す。図７に示すように、窒化物半導体薄膜が、丘１９の上面部７１の中央部には上面成長部７５として、丘１９の上面部７１の両端部で掘り込み領域１６の近傍には流れ込み防止部７４として、掘り込み領域１６内の側面部７２と底面部７３には掘り込み領域内成長部７７として、それぞれ成長している。又、流れ込み防止部７４と掘り込み領域内成長部７７は成長部７６を介して結合している。
【０１０４】
図７に示すように、本実施形態ではＳｉＯ2壁が形成されていなくても、凸状に盛り上がった流れ込み防止部７４が形成されており、この流れ込み防止部７４においては上面成長部７５よりも窒化物半導体薄膜が厚く成長しており、段差が形成されている。以下において、この段差の値をＨとする。この流れ込み防止部７４と上面成長部７５とにおける窒化物半導体成長層１１の厚みの違いは、掘り込み領域１６の近傍で丘１９の上面部７１の両端部にある流れ込み防止部７４における窒化物半導体薄膜の成長速度が、丘１９の上面部７１の両端部以外の領域である上面成長部７５における窒化物半導体薄膜の成長速度よりも大きいためである。このように、流れ込み防止部７４と上面成長部７５とで窒化物半導体薄膜の成長速度が大きく異なるのは、一旦、窒化物半導体薄膜の成長面に吸着した窒化物半導体薄膜の原料となる原子・分子が、窒化物半導体薄膜を形成することなく成長面から再び蒸発する確率を示す再蒸発確率が異なるためである。
【０１０５】
即ち、掘り込み領域１６の間の丘１９の上面部７１上に成長した窒化物半導体薄膜の表面に付着した原料となる原子・分子は、成長表面をマイグレーションなどをして、エネルギー的に安定な領域まで移動した後、そこで表面の原子・分子と結合し窒化物半導体薄膜となる。しかしながら、一定時間内にエネルギー的に安定となる領域に移動できない場合は、成長表面より、再蒸発してしまう。又、加工基板１０のように基板表面に掘り込み領域１６を形成するとき、掘り込み領域１６の間の丘１９の上面部７１においてエネルギー的に最も安定な部分は、掘り込み領域１６近傍となる両端部であることが分かっている。よって、この掘り込み領域１６近傍となる両端部での再蒸発確率は低い。その結果、掘り込み領域１６近傍となる丘１９の上面部７１の両端部双方における窒化物半導体薄膜の成長速度は、丘１９の上面部７１のその他の部分より大きくなり、結果、上面成長部７５よりも窒化物半導体薄膜が厚く成長した流れ込み防止部７４が形成される。
【０１０６】
このような流れ込み防止部７４は、ＧａＮ層又はＡｌＧａＮ層を加工基板１０上に成長させることで、形成される。又、ＧａＮとＡｌＧａＮを比較したとき、ＧａＮを成膜した場合の方がＧａＮの原料となる原子・分子がマイグレーションする傾向が顕著である。このため、通常、丘１９の上面部７１上に付着したＧａＮの原料となる原子・分子が掘り込み領域１６内にマイグレーションすることで移動し、側面部７２及び底面部７３の表面に掘り込み領域内成長部７７として層厚の厚いＧａＮが成長するとともに、流れ込み防止部７４についても、上面成長部７５表面との段差Ｈが僅か１０ｎｍ程度の流れ込み防止部７４が形成されるにすぎない。一方、ＡｌＧａＮを成膜した場合、ＡｌＧａＮの原料となる原子・分子（特にＡｌ）がマイグレーションする傾向が弱い。このため、丘１９の上面部７１上に付着したＡｌＧａＮの原料となる原子・分子は掘り込み領域１６内に移動せず、丘１９の上面部７１上にとどまる。丘１９の上面部７１上にとどまったＡｌＧａＮの原料となる原子・分子は丘１９の上面部７１上をマイグレーションする。この際、上述したように、丘１９の上面部７１の両端部がエネルギー的に安定な領域であるため、その領域においてＡｌＧａＮの原料となる原子・分子の再蒸発が抑制され膜が形成され、結果、上面成長部７５よりも層厚の厚いＡｌＧａＮ層が成長して流れ込み防止部７４が形成される。このＡｌＧａＮ層により形成される流れ込み防止部７４は、ＡｌＧａＮのＡｌ組成比が２％以上としたとき、その層厚が厚くなる。このように、流れ込み防止部７４が形成されることで、上面成長部７５表面に付着したＡｌＧａＮの原料となる原子・分子は、上面成長部７５の表面のみでマイグレーションする。よって、表面平坦性が良好な上面成長部７５が形成される。又、このようにして形成される流れ込み防止部７４の［１１−２０］方向と平行な方向の幅Ｚは（図７参照）、１０〜３０μｍ程度の値となる。
【０１０７】
このように、掘り込み領域１６と丘１９を備えた加工基板１０上に、複数の窒化物半導体薄膜から成る窒化物半導体成長層１１を積層し、上述したように上面成長部７５表面と流れ込み防止部７４の先端部との間に段差Ｈが設けられた窒化物半導体レーザ素子を複数作製した。そして、その中から無作為に１００個の窒化物半導体レーザ素子を取り出し、水平方向及び垂直方向のＦＦＰの半値幅を測定した。この際、ＦＦＰの半値幅の設計値に対して、±１度以内の窒化物半導体レーザ素子を良品とした。図８に、段差Ｈと良品とされた窒化物半導体レーザ素子の個数の相関図を示す。図８に示すように、段差Ｈが１５０ｎｍ以上の場合、良品となる窒化物半導体レーザ素子の個数は８５個以上となり、高い歩留まり結果が得られている。それに対し、段差Ｈが１５０ｎｍより小さい場合は、良品となる窒化物半導体レーザ素子の個数は４０個以下となり、急激に歩留まりが低下している。これは、段差Ｈが１５０ｎｍより小さい窒化物半導体レーザ素子では、丘１９の上面部７１上に積層された各窒化物半導体薄膜の層厚が、ウエーハ面内だけではなく、一つの窒化物半導体レーザ素子内においても、ばらついているためである。よって、高い歩留まりで窒化物半導体レーザ素子を作製するには、上面成長部７５表面と流れ込み防止部７４の先端部との間の段差Ｈが１５０ｎｍ以上であることが必要である。即ち、段差Ｈを１５０ｎｍ以上とすることで、加工基板１０上に複数の窒化物半導体薄膜から成る窒化物半導体成長層１１を形成する際、丘１９の上面部７１上に積層される各窒化物半導体薄膜表面において、十分に良好な表面平坦性を得ることで各窒化物半導体薄膜の層厚のばらつきを抑制することができる。
【０１０８】
又、上述のように、ＡｌＧａＮを用いて流れ込み防止部７４を作製すると、その後に、マイグレーションする傾向の強いＧａＮを成長させても、当該流れ込み防止部７４によって、掘り込み領域１６内へＧａＮの原料となる原子・分子のマイグレーションによる移動は抑制される。即ち、マイグレーションする傾向が小さいＡｌＧａＮを加工基板１０上に最初に成膜すると、上面成長部７５表面との段差Ｈの大きな流れ込み防止部７４が形成される。その後に、マイグレーションする傾向の強いＧａＮを成膜しても、掘り込み領域１６内の側面部７２及び底面部７３上に掘り込み領域内成長部７７として、ＧａＮが成長することが抑制される。
【０１０９】
又、加工基板１０上にＧａＮを最初に成膜した場合においても、当該ＧａＮの層厚が０．５μｍ以下であれば、その後、例えば、図１０に示されているｎ型Ａｌ0.062Ｇａ0.938Ｎ第１クラッド層１０１〜ｐ型ＧａＮコンタクト層１０９までの各窒化物半導体薄膜を順次積層することで、段差の値Ｈが１５０ｎｍ以上である流れ込み防止部７４を形成することができる。一方、ＧａＮの層厚が０．５μｍより厚い場合、ＧａＮの原料となる原子・分子がマイグレーションして掘り込み領域１６内に流れ込み、側面部７２及び底面部７３上での掘り込み領域内成長部７７の成長が顕著となり、図１２（ｂ）に示されるように、掘り込み領域１６の大部分がＧａＮで埋め込まれてしまう。その結果、掘り込み領域１６へのマイグレーションがさらに促進され、ＧａＮの層厚が不均一になり、上面成長部７５の表面平坦性が悪化する。このことより、図１０に示すような構成の窒化物半導体成長層１１を積層する場合、加工基板１０表面と接するｎ型ＧａＮ層１００の層厚を０．５μｍ以下とすることにより、ｎ型ＧａＮ層１００の原料となる原子・分子の流れ込みが抑制される。又、加工基板１０表面にｎ型ＧａＮ層１００を積層せず、ｎ型Ａｌ0.062Ｇａ0.938Ｎ第１クラッド層１０１より成長を始めて窒化物半導体成長層１１を形成しても、表面の平坦性が良好な窒化物半導体成長層１１を作製できる。
【０１１０】
このように、掘り込み領域１６を備えた加工基板１０にＡｌＧａＮを成長させることで、流れ込み防止部７４が形成されるが、ＧａＮを成長させる場合においても、サセプタ温度、原料のモル数比Ｖ／III（III族であるＧａの原料となるＴＭＧａの単位時間当たりの流量のモル数に対するＶ族であるＮの原料となるＮＨ3の単位時間当たり供給される流量のモル数の比）を制御することで、ＧａＮの原料となる原子・分子のマイグレーションを抑制し、上面成長部７５との段差Ｈが１５０ｎｍ以上となる流れ込み防止壁７４を作製できることが分かった。以下に、ＧａＮを掘り込み領域１６を備えた加工基板１０上に成長させることで、上面成長部７５表面との段差Ｈが１５０ｎｍ以上となる流れ込み防止部７４が形成される成長条件について説明する。尚、サセプタ温度は加工基板の表面温度とほぼ等しくなる。
【０１１１】
通常、加工基板１０上にｎ型ＧａＮ層１００（図１０参照）を成長させる際、加工基板１０(ウエーハ)を載せるサセプタ温度は１０７５℃であり、この場合、ｎ型ＧａＮの原料となる原子・分子がマイグレーションして、掘り込み領域１６内への大きな流れ込みが発生し、十分に大きな段差Ｈを有する流れ込み防止部７４は形成されない。そこで、サセプタ温度を１０２５℃と通常のサセプタ温度より５０℃低い温度に設定し、その温度でｎ型Ｇａを成長させた場合に、上面成長部７５表面との段差Ｈが３００ｎｍである流れ込み防止部７４が形成された。これは、サセプタ温度を下げることで、加工基板１０表面の温度が低下し、結果、ｎ型ＧａＮの原料となる原子・分子（Ｇａ原子やＮ原子など）のマイグレーションが抑制されたためと考えられる。
【０１１２】
又、原料のモル数比Ｖ／IIIに関しては、通常、原料のモル数比Ｖ／IIIの値を１０３３とする成膜条件でｎ型ＧａＮ層１００を成長させるが、この原料のモル数比Ｖ／IIIの値を２０６６と２倍とした成膜条件でｎ型ＧａＮ層１００を成長させた。このとき、通常の成膜条件では、上面成長部７５と流れ込み防止部７４との間の段差Ｈは略１０ｎｍであるに対して、原料のモル数比Ｖ／IIIの値を２０６６と２０００以上の値にした場合、段差Ｈは略３２０ｎｍとなり、十分に大きな値の段差Ｈを有する流れ込み防止部７４が形成された。これは、ＧａＮの原料となる原子・分子が成長膜表面に付着して熱エネルギーにより成長膜表面をマイグレーションする際、原料のモル数比Ｖ／IIIが大きいと、ＮＨ3の供給量が非常に多いために、ＮＨ3中のＮ原子とＴＭＧａ中のＧａが、すみやかに反応してＧａＮとなり膜中に取り込まれるためである。即ち、原料のモル数比Ｖ／IIIが大きい場合にはＧａＮの原料となる原子・分子（Ｇａ原子やＮ原子など）の成長膜表面でのマイグレーションが抑制され、その結果、ＡｌＧａＮを成膜した場合と同様、段差Ｈが大きな流れ込み防止部７４が形成される。逆に、原料のモル数比Ｖ／IIIが小さい場合、ＮＨ3の供給量が少ないため、成長膜表面に付着したＧａ原子が、すみやかにＮ原子と反応しＧａＮとなることができない。よって、Ｇａ原子などのＧａＮの原料となる原子・分子の成長膜表面でマイグレーションして移動する距離が長くなり、掘り込み領域１６内へ流れ込みが促進される。即ち、原料のモル数比Ｖ／IIIの値を２０００以上に大きくすることにより、ＧａＮの原料となる原子・分子の成長膜表面でのマイグレーションが抑制され、上面成長部７５表面との間で十分に大きな段差Ｈを有する流れ込み防止部７４が形成される。
【０１１３】
上述したように、加工基板１０上に複数の窒化物半導体薄膜から成る窒化物半導体成長層１１を積層する際、ｎ型ＧａＮ層１００を成膜することで、上面成長部７５との間に１５０ｎｍ以上の段差Ｈを有する流れ込み防止部７４を形成するには、まず、ｎ型ＧａＮ層１００だけ、サセプタ温度を１０２５℃で成膜し、その後、サセプタ温度を１０７５℃に上げて多重量子井戸活性層１０５を除くｎ型Ａｌ0.062Ｇａ0.938Ｎ第１クラッド層１０１〜ｐ型ＧａＮコンタクト層１０９を成膜する。尚、多重量子井戸活性層１０５は、１０７５℃ではＩｎの蒸気圧が高くなりＩｎが膜中にとりこまれないため、７００℃〜８００℃で成膜する。
【０１１４】
又、ｎ型ＧａＮ層１００だけ、原料のモル数比Ｖ／IIIの値が２０００以上の成膜条件で成膜し、その後、少なくともｎ型Ａｌ0.062Ｇａ0.938Ｎ第１クラッド層１０１〜ｎ型Ａｌ0.062Ｇａ0.938Ｎ第３クラッド層１０３を、原料のモル数比Ｖ／IIIの値を２０００以
下で成膜する。このとき、引き続き成膜するｎ型ＧａＮガイド層１０４〜ｐ型ＧａＮコンタクト層１０９については、原料のモル数比Ｖ／IIIの値は２０００以上でも２０００以下でも、どちらでも構わない。
【０１１５】
このような各条件を用いてｎ型ＧａＮ層１００を形成して加工基板１０上に窒化物半導体成長層１１を積層することで、上面成長部７５との間の段差Ｈが１５０ｎｍ以上となる流れ込み防止部７４を形成される。よって、結果的に、窒化物半導体成長層１１を良好な表面平坦性をもつ窒化物半導体薄膜が積層したものとすることが出来る。尚、ｎ型ＧａＮ層１００を成膜するとき、上述の２条件を組み合わせて、即ち、サセプタ温度を１０２５℃とし、且つ、原料のモル数比Ｖ／IIIの値を２０００以上として、成膜しても構わない。
【０１１６】
又、このようにして窒化物半導体成長層１１を積層する際に流れ込み防止部７４を形成するとき、この流れ込み防止部７４の［１１−２０］方向と平行な方向の幅Ｚに関して狭い方が、丘１９の平坦な部分が広くなり、その表面に窒化物半導体レーザ素子を作製するには好ましい。又、更に、ＧａＮの原料となる原子・分子がマイグレーションする傾向が強いほど幅Ｚは狭くできるが、マイグレーションする傾向が強くなり過ぎると、掘り込み領域１６内への流れ込みを引き起こすので好ましくない。以上より、この流れ込み防止部７４の幅Ｚが１０〜３０μｍとなるように制御することが好ましい。
【符号の説明】
【０１１７】
１０   加工基板
１１   窒化物半導体成長層
１２   レーザストライプ
１３   ＳｉＯ2膜
１４   ｐ側電極
１５   ｎ側電極
１６   掘り込み領域
１７   ＳｉＯ2壁
１７ａ   ＳｉＯ2壁
１７ｂ   ＳｉＯ2壁
１８   ストライプ
１９   丘
４１   上面部
４２   側面部
４３   底面部
４４   流れ込み防止部
４５   上面成長部
４６   成長部
４７   掘り込み領域内成長部
６０   ｐ側電極パッド
６１   チップ分割箇所
６２   チップ分割箇所
７１   上面部
７２   側面部
７３   底面部
７４   流れ込み防止部
７５   上面成長部
７６   成長部
７７   掘り込み領域内成長部
１００   ｎ型ＧａＮ層
１０１   ｎ型Ａｌ0.062Ｇａ0.938Ｎ第１クラッド層
１０２   ｎ型Ａｌ0.1Ｇａ0.9Ｎ第２クラッド層
１０３   ｎ型Ａｌ0.062Ｇａ0.938Ｎ第３クラッド層
１０４   ｎ型ＧａＮガイド層
１０５   多重量子井戸活性層
１０６   ｐ型Ａｌ0.3Ｇａ0.7Ｎ蒸発防止層
１０７   ｐ型ＧａＮガイド層
１０８   ｐ型Ａｌ0.062Ｇａ0.938Ｎクラッド層
１０９   ｐ型ＧａＮコンタクト層
１２１   上面成長部
１２２   掘り込み領域内成長部
１２３   上面部
１２４   底面部
１２５   成長部
１２６   側面部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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