(57)【特許請求の範囲】
【請求項１】
相互接続構造体であって、
上部相互接続レベルの中に配置された導電性被充填バイアであって、該導電性被充填バイアの側壁および底面がバイア拡散障壁で囲まれた、導電性被充填バイアと、
下部相互接続レベルの中に配置され、前記導電性被充填バイアに前記バイア拡散障壁を介して接続された導電性ラインであって、該導電性ラインの側壁が導電性ライン拡散障壁で囲まれ、前記バイア拡散障壁は前記導電性ライン拡散障壁と直接接触していない導電性ラインと、
前記導電性ラインの上面で前記導電性ライン拡散障壁から前記バイア拡散障壁の底部を超えて反対側の導電性ライン拡散障壁まで延び、前記導電性被充填バイアの前記側壁の周りの前記バイア拡散障壁と、前記導電性ラインの前記側壁の周りの前記導電性ライン拡散障壁との間に拡散バリヤ性を有する電気的経路を作り出す導電性材料と、
前記導電性材料が配置された前記導電性ラインの前記上面を除く前記上部相互接続レベルと前記下部相互接続レベルとの間に配置された誘電体キャッピング層と、
を備える相互接続構造体。
【請求項２】
前記誘電体キャッピング層は、ＳｉＣ、Ｓｉ４ＮＨ３、ＳｉＯ２、炭素をドーピングされた酸化物、窒素および水素をドーピングされたシリコン炭化物ＳｉＣ（Ｎ，Ｈ）またはそれらの多層構造体を含む、請求項１に記載の相互接続構造体。
【請求項３】
前記導電性被充填バイアと前記導電性ラインとは前記同じまたは異なる導電材料を含み、前記導電材料はポリＳｉ、導電性金属、少なくとも一つの導電性金属を含む合金、導電性金属シリサイド、またはそれらの組み合わせを含む、請求項１に記載の相互接続構造体。
【請求項４】
前記導電性被充填バイアと前記導電性ラインとは両方ともＣｕまたはＣｕ含有合金を含む、請求項３に記載の相互接続構造体。
【請求項５】
前記導電性ライン拡散障壁、前記バイア拡散障壁および前記導電性材料は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、Ｗ、ＷＮまたはＣｏＷＰからなる群から選ばれる前記同じまたは異なる材料を含む、請求項１に記載の相互接続構造体。
【請求項６】
前記導電性被充填バイアは、前記導電性ラインである下部導電性ラインを、前記上部相互接続レベルを通して上部導電性ラインに接続する、請求項１に記載の相互接続構造体。
【請求項７】
前記下部相互接続レベルと上部相互接続レベルとは約４．０以下の誘電率を有する誘電体を含む、請求項１に記載の相互接続構造体。
【請求項８】
前記導電性材料は、誘電体キャッピング層の上部表面と実質的に同一平面上にある上部表面を有する、請求項１に記載の相互接続構造体。
【請求項９】
前記導電性材料は、誘電体キャッピング層の上部表面より実質的に低い上部表面を有する、請求項１に記載の相互接続構造体。
【請求項１０】
前記少なくとも一つの導電性ラインは、前記上にある導電性被充填バイアの幅より大きな幅を有する広幅ラインである、請求項１に記載の相互接続構造体。
【請求項１１】
前記少なくとも一つの導電性ラインは、前記上にある導電性被充填バイアの幅と実質的に同じである幅を有する狭幅ラインである、請求項１に記載の相互接続構造体。
【請求項１２】
相互接続構造体であって、
上部相互接続レベルの中に配置された導電性被充填バイアであって、該導電性被充填バイアの側壁および底面がバイア拡散障壁で囲まれた、導電性被充填バイアと、
下部相互接続レベルの中に配置され、前記導電性被充填バイアに接続されたＣｕ導電性ラインであって、該Ｃｕ導電性ラインの側壁が導電性ライン拡散障壁で囲まれ、前記バイア拡散障壁は前記導電性ライン拡散障壁と直接接触していないＣｕ導電性ラインと、
前記Ｃｕ導電性ラインの上面に配置されて前記導電性ライン拡散障壁から前記バイア拡散障壁の底部を超えて反対側の導電性ライン拡散障壁まで延び、前記導電性被充填バイアの前記側壁の周りの前記バイア拡散障壁と、前記Ｃｕ導電性ラインの前記側壁の周りの前記導電性ライン拡散障壁との間に拡散バリヤ性を有する電気的経路を作り出す導電性材料と、
前記導電性材料が配置された前記Ｃｕ導電性ラインの前記上面を除く前記上部相互接続レベルと前記下部相互接続レベルとの間に配置された誘電体キャッピング層と、
を備える相互接続構造体。
【請求項１３】
相互接続構造体を形成する方法であって、
内部に埋め込まれた少なくとも一つの導電性ラインを有する下部相互接続誘電体の表面の上に配置された誘電体キャッピング層を備える構造体を設ける工程であって、前記少なくとも一つの導電性ラインと前記下部相互接続誘電体とは導電性ライン拡散障壁によって分離されている工程と、
前記少なくとも一つの導電性ラインの表面から前記誘電体キャッピング層を選択除去し、露出された表面を設ける工程と、
前記少なくとも一つの導電性ラインの前記露出された表面の上に導電性材料を形成する工程と、
前記少なくとも一つの導電性ラインより高い位置に配置された少なくとも一つの導電性被充填バイアを有する上部相互接続誘電体を形成する工程であって、前記少なくとも一つの導電性被充填バイアはその側壁および底面を被覆するバイア拡散障壁を有する工程と、
を含み、
前記導電性材料は、前記導電性ラインの上面で前記導電性ライン拡散障壁から前記バイア拡散障壁の底部を超えて反対側の導電性ライン拡散障壁まで延び、前記導電性被充填バイアの前記側壁の周りの前記バイア拡散障壁と、前記導電性ラインの前記側壁の周りの前記導電性ライン拡散障壁との間に拡散バリヤ性を有する電気的経路を作り出す方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造体と、半導体構造体を製造する方法とに関する。より詳しくは、本発明は、監視デバイスによってエレクトロマイグレーション不良が検出された後、突然の開路を回避する障壁冗長構成要素を備える相互接続構造体に関する。本発明は、上記で述べた構成要素を備える相互接続構造体を製造する方法にも関する。
【背景技術】
【０００２】
一般に、半導体デバイスは、半導体基板の上に作製された集積回路を形成する複数の回路を備える。通常、複雑な信号路のネットワークが配線され、基板の表面の上に分布する回路素子を結線する。デバイス上のこれらの信号を効率的に配線するために、例えば単一または二重ダマシン配線構造体などの複数レベルまたは多層構造体の形成が求められる。銅Ｃｕ系相互接続は、複雑な半導体チップの上の多数のトランジスタの間でアルミニウムＡｌ系相互接続と比較して高速の信号伝達を提供するので、一般に、配線構造体はＣｕを含む。
【０００３】
一般的な相互接続構造体の内部では、半導体基板に垂直に金属バイアが設けられ、半導体基板に平行に金属ラインが設けられる。現在のＩＣ製品チップでは、二酸化シリコンより小さな誘電率を有する誘電体材料の中に金属ラインおよび金属バイア（導電性構成要素の例）を埋め込むことによって、信号速度をさらに加速することと、隣り合った金属配線間の信号（「クロストーク」として知られる）を減らすこととを実現する。
【０００４】
一般的な相互接続構造体では、動作中の半導体デバイスの内部のコンタクト・バイアの下で空洞蓄積がしばしば観測される。空洞蓄積が起ると、比抵抗が増加するために信号伝達速度が低下し、最終的には、空洞サイズがコンタクト区域全体に達するや否や回路が開くので、望ましくない。この空洞蓄積の問題を図１に示す。詳しくは、図１は、従来技術相互接続構造体の断面ＳＥＭ（走査電子顕微鏡像）画像であり、空洞蓄積の問題の例を示している。
【０００５】
上記で述べた不良は、コンタクト区域での電流密度が発散することが原因であり、導電性相互接続の内部のエレクトロマイグレーション（ＥＭ）不良の現象に帰結する。現在の半導体デバイスの構成要素サイズが小さくなるにつれてＥＭはさらに深刻化し、開路が起きるまでの蓄積時間は短くなる一方である。
【０００６】
次に、図２、図３のＡおよび図３のＢを参照して、前述の問題をさらに説明する。詳しくは、上部コンタクト・バイアと下部金属ラインとが同程度の臨界寸法サイズを有する場合、バイアの側壁の周りの拡散障壁１１３は、図２の領域１１２に示すように、下部金属ラインの側壁の上の拡散障壁１１４と接触する。障壁間コンタクト、すなわち障壁冗長は、エレクトロマイグレーション不良が起こったとき電気的経路を提供し、突然の完全開路を回避する。しかし、そうでない場合、図２の区域１１１で、コンタクト・バイアのサイズが下部金属ラインより小さいとき、通常のプロセスでは障壁冗長構成要素を利用することはできない。この場合、エレクトロマイグレーション不良が起こるや否や回路は壊れてしまう。図３のＡと図３のＢとに、平面図による区域１１１と１１２との間の比較をそれぞれ示す。図に示したように、上記で述べたＥＭ不良は、相互接続構造体が狭幅ラインの場合ではなく、広幅ラインの場合に起る。用語「広幅ライン」は、ラインの寸法が上部バイア接触より広い場合、すなわち図３のＡのＤ／ｄ＞１の場合を記述するために用いられる。この場合は図２の区域１１１に示される。用語「狭幅ライン」は、金属ラインが上部バイア接触と実質的に同じであるか、または狭い場合、すなわち図３のＢのＤ／ｄ≦１の場合を記述するために用いられる。この場合は図２の区域１１２に示される。
【０００７】
相互接続構造体のＥＭ抵抗を改善する方法を提供するために、多くの研究努力が捧げられた。これらの努力には、特許文献１、特許文献２、特許文献３および特許文献４が含まれる。ＥＭ抵抗を改善する方法は知られているが、上記で述べた相互接続構造体の広幅ラインの空洞問題は、これまで認識されておらず、従って従来技術ではこの問題を軽減するための適切な解決策はまったく知られていない。
【０００８】
【特許文献１】米国特許第６，５１５，３６８号
【特許文献２】米国特許第６，３６５，５０３号、
【特許文献３】米国特許第６，０９６，６３７号
【特許文献４】米国特許第５，７７０，５１９号
【特許文献５】米国特許出願第１１／３０６，９８５号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記に鑑みて、ＥＭ不良が原因になって起る突然の開路を回避することができる構成要素を備える相互接続構造体を提供することが依然として求められている。
【課題を解決するための手段】
【００１０】
本発明は、エレクトロマイグレーション（ＥＭ）不良の後の突然の開路を回避することができる障壁冗長構成要素を備える相互接続構造体、ならびに相互接続構造体を形成する方法を提供する。本発明によれば、障壁冗長構成要素は、例えば、広幅ライン領域、狭幅ライン領域またはそれらの任意の組み合わせを含む相互接続構造体のあらかじめ選択された場所の内部に配置される。広幅ライン領域の中だけに存在するとき、障壁冗長構成要素は、臨界最大値で金属と金属との間の短絡を回避することができる。
【００１１】
本発明によれば、障壁冗長構成要素は、導電性ラインの拡散障壁と上部バイアの拡散障壁との間に配置されて導電性ラインの拡散障壁と上部バイアの拡散障壁とに接触する導電性材料を備える。本発明の障壁冗長構成要素が存在すると、バイアの側壁の周りのバイア拡散障壁と下部導電性ラインの側壁の周りの導電性ライン拡散障壁との間に電気的経路が作り出される。本発明の障壁冗長構成要素によって作り出されるこの電気的経路によって、バイアの底部におけるＥＭ不良によって生じる突然の開路を回避することができる。相互接続構造体の内部に本発明の障壁冗長構成要素が存在すると、ＥＭ不良が検出された後、チップ交換またはシステム動作調整のための十分な時間が確保される。特許文献５の２００６年１月１８日出願の「オンチップ・エレクトロマイグレーション監視システム」と題する別発明は、米国特許商標局内で係属中であり、進歩した半導体製品の中で本発明とともに使用されると考えられる。
【００１２】
全体として、本発明の相互接続構造体は、
上部相互接続レベルの中に配置された導電性被充填バイアであって、バイア拡散障壁で囲まれた側壁を有する導電性被充填バイアと、
下部相互接続レベルの中に配置され、導電性被充填バイアに接続された導電性ラインであって、導電性ラインは導電性ライン拡散障壁で囲まれた側壁を有し、バイア拡散障壁は導電性ライン拡散障壁と直接接触していない導電性ラインと、
導電性ライン拡散障壁とバイア拡散障壁との間に配置されて導電性ライン拡散障壁とバイア拡散障壁とに接触し、それによって、導電性被充填バイアの側壁の周りのバイア拡散障壁と、導電性ラインの側壁の周りの導電性ライン拡散障壁との間に電気的経路を作り出す導電性材料と
を備える。
【００１３】
本発明によれば、上部相互接続レベルと下部相互接続レベルとの間に、誘電体キャッピング層が配置される。この誘電体キャッピング層が一般にバイア接点の側壁と接触し、従って、下部相互接続レベルの導電性ラインの上にある程度延在する従来技術相互接続構造体とは異なり、本発明の相互接続構造体の中の誘電体キャッピング層は、導電性材料が配置されている導電性ラインと接触もせず、導電性ラインの上に延在もしない。誘電体キャッピング層は、導電性材料が存在する区域のバイア接触の側壁と接触しない点にさらに注意すること。
【００１４】
本発明の一実施態様では、
上部相互接続レベルの中に配置された導電性被充填バイアであって、バイア拡散障壁に囲まれた側壁を有する導電性被充填バイアと、
下部相互接続レベルの中に配置され、導電性被充填バイアに接続されたＣｕ導電性ラインであって、Ｃｕ導電性ラインは導電性ライン拡散障壁で囲まれた側壁を有し、バイア拡散障壁は導電性ライン拡散障壁と直接接触していないＣｕ導電性ラインと、
導電性ライン拡散障壁とバイア拡散障壁との間に配置されて導電性ライン拡散障壁とバイア拡散障壁とに接触し、それによって、導電性被充填バイアの側壁の周りのバイア拡散障壁と導電性ラインの側壁の周りの導電性ライン拡散障壁との間に電気的経路を作り出す導電性材料と、
を備える相互接続構造体が提供される。
【００１５】
上記で示したように、本発明は、障壁冗長構成要素が選択的に内部に導入され、バイアの側壁と導電性ラインの側壁との周りの電気的経路を提供する、上記で述べた相互接続構造体を製造する方法も提供する。
【００１６】
全体として、本発明の方法は、
内部に埋め込まれた少なくとも一つの導電性ラインを有する下部相互接続誘電体の表面の上に配置された誘電体キャッピング層を備える構造体であって、前記少なくとも一つの導電性ラインと前記下部相互接続誘電体とは、導電性ライン拡散障壁で分離されている構造体を提供する工程と、
前記少なくとも一つの導電性ラインの表面から前記誘電体キャッピング層を選択除去して、露出された表面を設ける工程と、
少なくとも一つの導電性ラインの露出された表面の上に導電性材料を形成する工程と、
前記少なくとも一つの導電性ラインより上に配置された少なくとも一つの導電性被充填バイアを有する上部相互接続誘電体を形成する工程であって、前記少なくとも一つの導電性被充填バイアはその側壁を被覆する障壁材料を有する工程と、
を含み、前記導電性材料は、前記導電性ライン拡散障壁と前記バイア拡散障壁との間に配置されて前記導電性ライン拡散障壁と前記バイア拡散障壁とに接触し、それによって、導電性被充填バイアの側壁の周りのバイア拡散障壁と導電性ラインの側壁の周りの導電性ライン拡散障壁との間に電気的経路を作り出す。
【発明を実施するための最良の形態】
【００１７】
次に、以下の説明と、本願に添付の図面を参照することによって、本発明をさらに詳しく説明する。本発明は、監視デバイスによってエレクトロマイグレーション不良が検出された後、突然の開路を回避する障壁冗長構成要素を備える相互接続構造体と、相互接続構造体を製造する方法とを提供する。
【００１８】
本明細書中、下記でさらに詳しく参照される本願の図面は、例を示すために提供されるものであり、従って、一定の比率で描かれたものではない。
【００１９】
基本プロセス・フローを説明する前に、以下の説明は本発明の好ましい実施態様の例を示しており、そのような好ましい実施態様の例では、障壁冗長構成要素は相互接続構造体の広幅ラインとともに配置されていることに注意すること。
【００２０】
本発明のプロセス・フローは、図４に示す開始相互接続構造体１０を準備することによって開始される。詳しくは、図４に示す開始相互接続構造体１０は、誘電体キャッピング層１４が上に配置された下部相互接続レベル１２を備える。下部相互接続レベル１２は、一つ以上の半導体デバイスを備える半導体基板の上に配置されていてもよく、少なくとも一つの導電性ライン２０を有する第一の誘電体材料１８を備える。導電性ライン２０は、導電性ライン拡散障壁２２によって第一の誘電体材料１８から分離されている。
【００２１】
図４に示す開始相互接続構造体１０は、当分野で公知の標準的な相互接続プロセス加工を利用して作製される。例えば、最初に第一の誘電体材料１８を基板（示されていない）の表面に塗布することによって、開始相互接続構造体１０を形成してもよい。図には示していないが、基板は、半導体材料、絶縁材料、導電性材料またはそれらの任意の組み合わせを含んでもよい。基板が半導体材料で構成されるとき、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰおよび他のＩＩＩ族／Ｖ族またはＩＩ族／ＶＩ族化合物半導体などの任意の半導体を用いてもよい。これら列挙した種類の半導体に加えて、本発明は、半導体基板が例えばＳｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、シリコン・オン・インシュレータ（ＳＯＩ）またはシリコン・ゲルマニウム・オン・インシュレータ（ＳＧＯＩ）などの層状半導体である場合も包含する。
【００２２】
基板が絶縁材料であるとき、絶縁材料は、有機絶縁体、無機絶縁体または多層を含むそれらの組み合わせであってもよい。基板が導体材料であるとき、基板は、例えばポリＳｉ、元素状金属、元素状金属の合金、金属シリサイド、金属窒化物または多層を含むそれらの組み合わせを含んでもよい。基板が半導体材料を含むとき、例えば、相補的金属酸化物半導体（ＣＭＯＳ）デバイスなどの一つ以上の半導体デバイスを基板の上に作製してもよい。
【００２３】
下部相互接続レベル１２の第一の誘電体材料１８は、無機誘電体または有機誘電体を含む任意のレベル間またはレベル内誘電体を含んでもよい。第一の誘電体材料１８は、多孔質体であってもよく、あるいは非多孔質体であってもよい。第一の誘電体材料１８として用いることができる適当な誘電体のいくつかの例は、ＳｉＯ２、シルセスキオキサン類、Ｓｉ、Ｃ、ＯおよびＨの原子を含むＣでドーピングされた酸化物（すなわちオルガノシリケート類）、熱硬化性ポリアリーレンエーテルまたはそれらの多層構造を含むが、それらに限定されない。本願の用語「ポリアリーレン」は、結合、縮合環または例えば酸素、硫黄、スルホン、スルホキシド、カルボニルおよび類似基などの不活性結合基によって連結されているアリール部分または不活性置換アリール部分を表すために用いられる。
【００２４】
典型的には、第一の誘電体材料１８は約４．０以下の誘電率を有し、約２．８以下の誘電率がより典型的である。一般に、これらの誘電体を用いると、４．０より高い誘電率を有する誘電体材料と比較して寄生クロストークが低くなる。第一の誘電体材料１８の厚さは、用いられる誘電体材料ならびに下部相互接続レベル１２の中の誘電体の正確な数によって変化させてもよい。典型的には、通常の相互接続構造体の場合、第一の誘電体材料１８は約２００から約４５０ｎｍの厚さを有する。
【００２５】
下部相互接続レベル１２は、第一の誘電体材料１８の中に埋め込まれた（すなわち内部に配置された）少なくとも一つの導電性ライン２０も有する。導電性ライン２０は、第一の誘電体材料１８から導電性ライン拡散障壁（すなわち導電性ライン２０用の拡散障壁）２２で分離された導電性領域を含む。形成される導電性ライン２０の幅は変化させてもよく、そのため、導電性ライン２０のいくつかは他の導電性ラインより広い。導電性ライン２０は、リソグラフィー（すなわち、第一の誘電体材料の表面にフォトレジストを塗布すること、フォトレジストを所望のパターンの放射に露光させることおよび通常のレジスト現像液を利用して露光させたフォトレジストを現像すること）と、第一の誘電体材料１８の中に開口部をエッチング（ドライ・エッチングまたはウェット・エッチング）することと、エッチングされた領域に導電性ライン拡散障壁２２、次いで導電性材料を充填して導電性領域を形成することと、によって形成される。導電性ライン拡散障壁２２は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、Ｗ、ＷＮ、ＣｏＷＰ、または導電性材料が拡散して通り抜けることを防ぐために役立たせることができる任意のその他の材料を含んでもよく、例えば原子層堆積（ＡＬＤ）法、化学的気相堆積（ＣＶＤ）法、プラズマ促進化学的気相堆積（ＰＥＣＶＤ）法、物理的気相堆積（ＰＶＤ）法、スパッタリング法、化学的溶液堆積法またはめっき法などの堆積プロセスによって形成される。
【００２６】
導電性ライン拡散障壁２２の厚さは、析出プロセスの手段そのものならびに使用される材料によって変化させてもよい。典型的には、導電性ライン拡散障壁２２は約４から約４０ｎｍの厚さを有し、約７から約２０ｎｍの厚さがより典型的である。
【００２７】
導電性ライン拡散障壁２２形成に続いて、第一の誘電体材料１８の中の開口部の残存する領域を導電性材料で充填して導電性ライン２０を形成する。導電性ライン２０を形成する際に用いられる導電材料は、例えば、ポリＳｉ、導電性金属、少なくとも一つの導電性金属を含む合金、導電性金属シリサイドまたはそれらの組み合わせを含む。好ましくは、導電性ライン２０を形成する際に用いられる導電材料は、Ｃｕ、ＷまたはＡｌなどの導電性の金属であり、本発明においてはＣｕまたはＣｕ合金（ＡｌＣｕなどの）が非常に好ましい。導電性材料は、ＣＶＤ法、ＰＥＣＶＤ法、スパッタリング法、化学的溶液堆積法またはめっき法を含むが、それらに限定されない従来の堆積プロセスを利用して、第一の誘電体材料１８の中の残存する開口部の中に充填される。堆積後、例えば、化学的機械研摩（ＣＭＰ）法などの従来の平坦化プロセスを用いて、導電性ライン拡散障壁２２と導電性ライン２０とのそれぞれが第一の誘電体材料１８の上部表面と実質的に同一平面上にある上部表面を有する構造体を提供することができる。
【００２８】
少なくとも一つの導電性ライン２０を形成した後、例えばＣＶＤ法、ＰＥＣＶＤ法、化学的溶液堆積法または蒸着法などの従来の堆積プロセスを利用して、下層相互接続レベル１２の表面の上（第一の誘電体層１８と導電性ライン２０との上を含む）に誘電体キャッピング層１４を形成する。誘電体キャッピング層１４は、例えばＳｉＣ、Ｓｉ４ＮＨ３、ＳｉＯ２、炭素をドーピングされた酸化物、窒素および水素をドーピングされたシリコン炭化物ＳｉＣ（Ｎ，Ｈ）またはそれらの多層などの任意の適当な誘電体キャッピング材料を含む。誘電体キャッピング層１４の厚さは、誘電体キャッピング層を形成するために用いられる技法ならびに層の材料構成によって変化させてもよい。典型的には、誘電体キャッピング層１４は約１５から約５５ｎｍの厚さを有し、約２５から約４５ｎｍの厚さがより典型的である。
【００２９】
次に、図４に例を示した構造体の上に、少なくとも一つの開口部５２を有するパターン形成されたフォトレジスト５０を設ける。パターン形成されたフォトレジスト５０を備えるこの構造体は、例えば図５に示される。パターン形成されたフォトレジスト５０は、最初に、図４に示した開始構造体１０にブランケット・フォトレジスト層を塗布することによって形成される。ブランケット・フォトレジスト層は、任意の従来のフォトレジスト材料（ポジ型、ネガ型またはハイブリッド型）を含み、例えば、スピン・オンコーティング、化学的気相堆積（ＣＶＤ）法および物理的気相堆積法を含む任意の従来の堆積手段を利用して形成される。塗布されるフォトレジスト材料の厚さは、従来の範囲内であり、本発明を実践する上で重要ではない。フォトレジストのブランケット層を開始構造体１０に塗布した後、ブランケット・フォトレジスト層をリソグラフィー・プロセスで処理する。リソグラフィー・プロセスは、レジストを所望の放射パターンに露光し、露光されたレジストを従来のレジスト現像液を利用して現像することを含む。図５に示したように、フォトレジスト層中に形成される少なくとも一つの開口部５２は、相対的に広い導電性ライン２０の上に配置される。広幅導電性ラインは、図５に示した構造体の区域２１１に配置されている。
【００３０】
パターン形成されたフォトレジスト５０を設けた後、誘電体キャッピング層１４の材料に選択的なエッチング・プロセスを利用して、少なくとも一つの開口部５２の中の誘電体キャッピング層１４の露出された部分を除去し、導電性ライン２０の表面の上で停止する。通常、反応性イオン・エッチングなどのドライ・エッチング・プロセスを利用する。化学的ウェット・エッチング・プロセスを利用することによって少なくとも開口部５２の中の露出された誘電体キャッピング層１４を開口させることを実行してもよい。これで、区域２１１の導電性ライン２０の部分が露出されたことが観測される。
【００３１】
図６は、パターン形成されたフォトレジスト５０を構造体から除去した後の図５の構造体の例を示す。任意の従来のレジスト・ストリッピング・プロセスを用いて、パターン形成されたフォトレジスト５０を構造体から除去してもよい。図６は、区域２１１における導電性ライン２０の上の導電性材料５４の選択的堆積の例を示す。本発明のこの実施態様で使用される選択的に堆積される導電性材料５４は、エレクトロマイグレーション抵抗（すなわち拡散障壁）特性を有する任意の材料を含む。導電性材料２０と誘電体キャップ材料１４との間の選択性のため、導電性材料５４は、露出された導電性ライン２０表面の上にだけ堆積することができるが、誘電体キャップ材料１４表面の上に堆積することはできない。導電性材料５４は、Ｃｏ、Ｃｏ含有合金、例えばＣｏ（Ｗ、Ｐ、Ｂ、Ｍｏ、Ｒｅ）、またはその他の材料で構成されるとよい。本発明のこの実施態様の堆積プロセスは、電気めっき、無電解めっき、またはその他の同様な堆積法によって実行するとよい。導電性材料５４の厚さは、堆積プロセスの手段そのものならびに使用される材料によって変化させてもよい。典型的には、導電性材料５４は約４から約４０ｎｍの堆積終了時厚さを有し、約７から約２０ｎｍの厚さがより典型的である。図６に例を示したように、導電性材料５４は、区域２１１において導電性ライン２０の露出された表面の上に配置される。本発明のこの時点で、一般に、常にではないが、導電性材料５４は、誘電体キャップ層１４の上部表面より実質的に下になる上部表面を有する。
【００３２】
導電性材料堆積を実行する代わりの方法は、図７に示す「非選択的」方法である。詳しくは、図７は、区域２１１における導電性ライン２０の露出された表面の上、ならびに誘電体キャッピング層１４の残存する部分の上に導電性材料５４が形成された後の構造体の例を示す。本発明のこの実施態様で使用される導電性材料５４は、エレクトロマイグレーション抵抗（すなわち拡散障壁）特性を有する任意の材料を含む。本発明のこの実施態様のための導電性材料５４に適する材料は、導電性ライン拡散障壁２２と同じまたは異なる材料を含む。導電性材料５４は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、Ｗ、ＷＮ、ＣｏＷＰ、または導電性材料が拡散して通り抜けることを防ぐ障壁として役立つ任意の他の材料を含んでもよく、例えば、原子層堆積（ＡＬＤ）法、化学的気相堆積（ＣＶＤ）法、プラズマ促進化学的気相堆積（ＰＥＣＶＤ）法、物理的気相堆積（ＰＶＤ）法、スパッタリング法、化学的溶液堆積法またはめっき法などの非選択的堆積プロセスによって形成される。さまざまな非選択的方法の中でＰＶＰが好ましい。導電性材料５４の厚さは、非選択的堆積プロセスの手段そのものならびに使用される材料によって変化させてもよい。典型的には、本発明のこの非選択的実施態様の場合、導電性材料５４は約２０から約６０ｎｍの堆積終了時厚さを有し、約３０から約５０ｎｍの厚さがより典型的である。
【００３３】
図８は、誘電体キャッピング層１４をエッチング停止層として用いる平坦化工程によって図７の構造体を処理した後の例を示す。図８の例のように、区域２１１における導電性ライン２０の露出された表面の上に、残存する導電性材料５４が配置される。本発明のこの時点で、一般に、常にではないが、残存する導電性材料５４は、誘電体キャップ層１４の上部表面と実質的に同一平面になる上部表面を有する。
【００３４】
次に、最初に図６または図８に示した構造体の上部の露出された表面に（すなわち、キャッピング層１４と残存する導電性材料５４との上に）第二の誘電体材料２４を塗布することによって、上部相互接続レベル１６を形成する。第二の誘電体材料２４は、下部相互接続レベル１２の第一の誘電体材料１８の誘電体材料と同じまたは異なる、好ましくは同じ誘電体材料を含むとよい。第一の誘電体材料１８のためのプロセス加工技法および厚さ範囲をここで第二の誘電体材料２４に適用してもよい。次に、上記で説明したように、リソグラフィーとエッチングとを利用して、第二の誘電体材料２４の中に少なくとも一つの開口部を形成する。エッチングは、ドライ・エッチング・プロセス、ウェット化学エッチング・プロセスまたはそれらの組み合わせを含んでもよい。本明細書では、用語「ドライ・エッチング」を用いて反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチングまたはレーザ・アブレーションなどのエッチング技法を表す。
【００３５】
一般に、少なくとも一つの開口部は、バイア開口部とライン開口部とを備える。バイア開口部は、第二の相互接続レベル１６の中のライン開口部より下に配置されるが、第一の相互接続レベル１２の中の導電性ライン２０より上に配置される。バイア開口部とライン開口部とが形成される場合、相互接続レベル１２とレベル１６との間の電気的接触を確保するために、エッチング工程によって、導電性ライン２０の上に位置する区域の誘電体キャッピング層１４と導電性材料５４との一部も除去する。
【００３６】
次に、第二の誘電体材料２４の上の露出された表面（開口部の中の壁表面を含む）の上にバイア拡散障壁３０を形成することによって、拡散障壁特性を有するバイア拡散障壁３０を設ける。バイア拡散障壁３０は、導電性ライン拡散障壁２２の材料と同じまたは異なる材料を含む。従って、バイア拡散障壁３０は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、Ｗ、ＷＮ、ＣｏＷＰ、または導電性材料が拡散して通り抜けることを防ぐ障壁として役立つことができる任意のその他の材料を含んでもよい。多層積層拡散障壁を形成するこれらの材料の組み合わせも包含される。バイア拡散障壁３０は、例えば原子層堆積（ＡＬＤ）法、化学的気相堆積（ＣＶＤ）法、プラズマ促進化学的気相堆積（ＰＥＣＶＤ）法、物理的気相堆積（ＰＶＤ）法、スパッタリング法、化学的溶液堆積法またはめっき法などの堆積プロセスを利用して形成される。
【００３７】
バイア拡散障壁３０の厚さは、障壁の中の材料層の数、障壁を形成する際に用いられる技法ならびに拡散障壁それ自体の材料によって変化させてもよい。典型的には、バイア拡散障壁３０は約４から約４０ｎｍの厚さを有し、約７から約２０ｎｍの厚さがより典型的である。
【００３８】
バイア拡散障壁３０を形成した後、オプションとしてめっきシード層（図には示していない）を形成してもよい。オプションではあるが、構造体の中にめっきシード層を含めて導電材料の成長を助けることは好ましい。これは、続いて、導電性の金属または金属合金が少なくとも一つの開口部の中に形成されるとき、特に言えることである。めっきシード層が存在するとき、本明細書中、下記でさらに詳しく説明する導電性材料３８を形成する際に用いられるものなどの導電性の金属または金属合金を含むとよい。一般的に、導電性材料３８がＣｕを含むとき、めっきシード層は、Ｃｕ、ＣｕＡｌ、ＣｕＩｒ、ＣｕＴａ、ＣｕＲｈ、ＴａＲｕまたはＣｕのその他の合金、すなわちＣｕ含有合金を含む。
【００３９】
めっきシード層は、例えば、ＡＬＤ法、ＣＶＤ法、ＰＥＣＶＤ法、ＰＶＤ法、化学的溶液堆積法および他の同様な堆積プロセスを含む従来の堆積プロセスによって形成される。めっきシード層の厚さは変化してもよく、当業者に公知の範囲内にある。一般的に、めっきシード層は約２から約８０ｎｍの厚さを有する。
【００４０】
次に、少なくとも一つの開口部の中に相互接続導電材料３８を形成する。相互接続導電性材料３８は、導電性ライン２０の導電性材料と同じまたは異なる、好ましくは同じ導電性材料を含むとよい。好ましくは、Ｃｕ、Ａｌ、Ｗまたはそれらの合金が用いられ、ＣｕまたはＡｌＣｕが最も好ましい。導電性ライン２０を形成する際に上記で説明したものと同じ堆積プロセス加工法を利用して導電性材料３８を形成し、導電性材料の堆積に続いて、構造体を平坦化処理する。平坦化プロセスは、上部相互接続レベル１６の上部水平表面より上に存在する拡散障壁３０、めっきシード層および導電材料３８を除去し、図９に示す構造体を提供する。
【００４１】
詳しくは、図９は、本発明の相互接続構造体の断面図の例を示す。図に示すように、導電性材料５４は、導電性ライン拡散障壁２２とバイア拡散障壁３０との間の電気的経路を提供する。従って、例を示した構造体とともに導電性材料５４、導電性ライン拡散障壁２２およびバイア拡散障壁３０を用いて、内部障壁冗長構成要素が形成される。障壁冗長構成要素によって提供されるこの電気的経路によって、バイア底部のＥＭ不良から生じる突然の回路開放を回避することができる。従って、監視デバイスによってＥＭ不良が検出された後、チップ交換またはシステム操作調節のために十分な時間を提供する障壁冗長構成要素が相互接続構造体に提供された。図１０は、図９の区域２１１における平面図を示す。
【００４２】
本発明のいくつかの実施態様では、上記のプロセス加工工程を用いて上記の例に示した狭幅ラインにこの同じ障壁冗長構成要素を提供することができる。この場合、障壁冗長構成要素は、相互接続構造体のこれらの区域で起り得る金属と金属との間の短絡を回避することができる。
【００４３】
上記で説明した基本プロセス加工工程を繰り返して、図９に例を示した最も上の相互接続レベルの上にさらに多くの相互接続レベルを形成してもよい点に注意すべきである。
【００４４】
図９に示した構造体は、閉じたバイア底部構造体が形成される本発明の一つの可能な実施態様を表している。閉じたバイア底部構造体では、導電性ライン２０の部分の上にバイア拡散障壁３０が存在する。開放バイア底部および係留バイア底部構造体も可能である。開放構造体は、上部相互接続レベルの他の素子を堆積する前に、イオン爆撃または別の同様な方向性エッチング・プロセスを利用して、バイアの底部からバイア拡散障壁３０を除去することによって形成される。係留バイア底部構造体は、選択的エッチング・プロセスを利用して、最初に導電性ライン２０中にくぼみをエッチングし、みぞ形構成要素を作り出すことによって形成される。上記で説明した第二の相互接続レベル１６は、次に、上記で述べた技法の一つを利用することによって導電材料３８で充填される。
【００４５】
本発明の好ましい実施態様によって本発明を詳しく示し説明してきたが、本発明の技術思想および範囲から逸脱することなく、前述およびその他の形式および詳細の変化を施すことができることは当業者に自明であるものとする。従って、本発明は、説明し、例を示した形式および詳細そのものに限定されず、請求項の範囲内に属するものとする。
【図面の簡単な説明】
【００４６】
【図１】バイア底部における空洞形成を示す従来技術相互接続構造体の断面ＳＥＭ画像である。
【図２】従来技術相互接続構造体の例を示す説明図（断面図）である。
【図３】Ａは、図２に示した区域１１１の平面図である。Ｂは、図２に示した区域１１２の平面図である。
【図４】本発明の基本プロセス加工工程の例を示す説明図（断面図）である。
【図５】本発明の基本プロセス加工工程の例を示す説明図（断面図）である。
【図６】本発明の基本プロセス加工工程の例を示す説明図（断面図）である。
【図７】本発明の基本プロセス加工工程の例を示す説明図（断面図）である。
【図８】本発明の基本プロセス加工工程の例を示す説明図（断面図）である。
【図９】本発明の基本プロセス加工工程の例を示す説明図（断面図）である。
【図１０】図９に示した区域２１１の平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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