(57)【特許請求の範囲】
【請求項１】
電気回路の電流をオン・オフするための半導体スイッチング装置であって、
第１の主面と該第１の主面に対向する第２の主面とを有し且つ電流通路を形成するための少なくとも１つの半導体層を有している主半導体領域と、
所定の間隔を有して前記主半導体領域の前記第１の主面上にそれぞれ配置され且つ前記主半導体領域の前記第１の主面にそれぞれオーミック接触している第１及び第２の主電極と、
前記主半導体領域における前記第１の主電極と前記第２の主電極との間の部分を流れる電流を制御するために前記主半導体領域の前記第１の主面における前記第１の主電極と第２の主電極との間に配置された第１及び第２のゲート手段と、
前記主半導体領域の前記第１の主面における前記第１のゲート手段と前記第２のゲート手段との間に配置された第１及び第２のダイオード形成用電極と、
前記第１のダイオード形成用電極を前記第１の主電極に電気的に接続している第１の接続導体と、
前記第２のダイオード形成用電極を前記第２の主電極に電気的に接続している第２の接続導体と、
前記主半導体領域の前記第２の主面に結合された一方の主面と該一方の主面に対向する他方の主面とを有する導電性基板と、
前記導電性基板と前記第１の主電極との間に電気的に接続されており且つ前記第１の主電極の電位が前記第２の主電極の電位よりも高い第１の電圧が前記第１の主電極と第２の主電極との間に印加された時に非導通状態になり、前記第１の主電極の電位が前記第２の主電極の電位よりも低い第２の電圧が前記第１の主電極と第２の主電極との間に印加された時に導通状態になる第１の補助スイッチング素子と、
前記導電性基板と前記第２の主電極との間に電気的に接続されており且つ前記第１及び第２の主電極間に前記第１の電圧が印加された時に導通状態になり、前記第第２の電圧が印加された時に非導通状態になる第２の補助スイッチング素子と
を備え、前記導電性基板は接地されていないことを特徴とする半導体スイッチング装置。
【請求項２】
前記主半導体領域は該主半導体領域の前記第２の主面に露出するバッファ層（３０）を有し、前記導電性基板は前記バッファ層（３０）に結合されていることを特徴とする請求項１記載の半導体スイッチング装置。
【請求項３】
前記第１及び第２の補助スイッチング素子は、それぞれ制御電極を有する第１及び第２の半導体素子であり、
更に、前記第１及び第２の主電極間に前記第１の電圧が印加された時に前記第１の半導体素子を導通状態に制御するために、前記第１の半導体素子の制御電極に接続された第１の半導体素子制御手段と、
前記第１及び第２の主電極間に前記第２の電圧が印加された時に前記第２の半導体素子を導通状態に制御するために、前記第２の半導体素子の制御電極に接続された第２の半導体素子制御手段と
を備えていることを特徴とする請求項１記載の半導体スイッチング装置。
【請求項４】
前記第１及び第２の補助スイッチング素子は第１及び第２の補助ダイオードであり、
前記第１の補助ダイオードを形成するために前記主半導体領域の前記第１の主面における前記第１の主電極を基準にして前記第１のゲート手段と反対側の位置に配置された第１の補助ダイオード形成用電極と、
前記第２の補助ダイオードを形成するために前記主半導体領域の前記第１の主面における前記第２の主電極を基準にして前記第２のゲート手段と反対側の位置に配置された第２の補助ダイオード形成用電極と、
前記第１の補助ダイオード形成用電極を前記導電性基板に電気的に接続している第１の補助ダイオード接続導体と、
前記第２の補助ダイオード形成用電極を前記導電性基板に電気的に接続している第２の補助ダイオード接続導体と
を備え、前記第１の補助ダイオードは、前記第１及び第２の主電極間に前記第１の主電極の電位が前記第２の主電極の電位よりも高い第１の電圧が印加された時に非導通状態になり、前記第１の主電極の電位が前記第２の主電極の電位よりも低い第２の電圧が印加された時に導通状態になる特性を有しており、前記第２の補助ダイオードは、前記第１及び第２の主電極間に前記第１の電圧が印加された時に導通状態になり、前記第２の電圧が印加された時に非導通状態になる特性を有していることを特徴とする請求項１記載の半導体スイッチング装置。
【請求項５】
前記第１の補助スイッチング素子を形成するために前記主半導体領域の前記第１の主面における前記第１の主電極を基準にして前記第１のゲート手段と反対側の位置に配置された第３の主電極と、
前記第３の主電極と前記第１の主電極との間の電流通路を制御するために前記主半導体領域の前記第１の主面における前記第１の主電極と前記第３の主電極との間に配置された第３のゲート手段と、
前記第２の補助スイッチング素子を形成するために前記主半導体領域の前記第１の主面における前記第２の主電極を基準にして前記第２のゲート手段と反対側の位置に配置された第４の主電極と、
前記第４の主電極と前記第２の主電極との間の電流通路を制御するために前記主半導体領域の前記第１の主面における前記第２の主電極と前記第４の主電極との間に配置された第４のゲート手段と、
前記第３の主電極を前記導電性基板に電気的に接続している第１の補助スイッチング素子接続導体と、
前記第４の主電極を前記導電性基板に電気的に接続している第２の補助スイッチング素子接続導体と、
前記第１及び第２の主電極間に第１の主電極の電位が前記第２の主電極の電位より高い第１の電圧が印加された時に前記第３の主電極と前記第１の主電極との間の電流通路を非導通状態に制御し、前記第１及び第２の主電極間に前記第１の主電極の電位が前記第２の主電極の電位より低い第２の電圧が印加された時に前記第３の主電極と前記第１の主電極との間の電流通路を導通状態に制御するために、前記第３のゲート手段に接続された第１のゲート制御手段と、
前記第１及び第２の主電極間に前記第１の電圧が印加された時に前記第４の主電極と前記第２の主電極との間の電流通路を導通状態に制御し、前記第１及び第２の主電極間に前記第２の電圧が印加された時に前記第４の主電極と前記第２の主電極との間の電流通路を非導通状態に制御するために、前記第４のゲート手段に接続された第２のゲート制御手段と
を備えていることを特徴とする請求項１記載の半導体スイッチング装置。
【請求項６】
更に、前記第１のゲート手段と前記第１の主電極との間に接続された第１のゲート制御回路と、前記第２のゲート手段と前記第２の主電極との間に接続された第２のゲート制御回路とを備えていることを特徴とする請求項１乃至５いずれか１つに記載の半導体スイッチング装置。
【請求項７】
前記主半導体領域は２次元キャリアガス層を生じさせることができる第１及び第２の半導体層を有していることを特徴とする請求項１乃至６いずれか１つに記載の半導体スイッチング装置。
【請求項８】
前記主半導体領域は電流通路として機能する所定導電型を有する半導体層を有していることを特徴とする請求項１乃至６いずれか１つに記載の半導体スイッチング装置。
【請求項９】
前記第１のゲート手段、前記第２のゲート手段、前記第１のダイオード形成用電極及び前記第２のダイオード形成用電極のそれぞれは、前記主半導体領域の前記第１の主面にショットキー接触しているショットキー電極であることを特徴とする請求項１乃至８いずれか１つに記載の半導体スイッチング装置。
【請求項１０】
前記第１及び第２のゲート手段のそれぞれは、前記主半導体領域の前記第１の主面上に配置されたゲート絶縁膜と該ゲート絶縁膜上に配置されたゲート電極とから成ることを特徴とする請求項１乃至８いずれか１つに記載の半導体スイッチング装置。
【請求項１１】
前記主半導体領域は、電流通路として機能する第１導電型半導体層と、前記第１及び第２の主電極間において前記第１導電型半導体層上に形成された第１及び第２の第２導電型半導体層とを有し、
前記第１及び第２のゲート手段は前記第１及び第２の第２導電型半導体層にそれぞれオーミック接触している電極であることを特徴とする請求項１乃至８いずれか１つに記載の半導体スイッチング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリックスコンバータ、交流電源回路等の電気回路に使用するための半導体スイッチング装置に関し、更に詳しくは、双方向スイッチ（交流スイッチ）動作が可能な半導体スイッチング装置に関する。
【背景技術】
【０００２】
交流電流をオン・オフすることができる双方向スイッチ（交流スイッチ）としてトライアック即ち双方向性３端子サイリスタが知られている。しかし、トライアックは、ここに流れる電流が保持電流以下になるまでオン状態を維持する特性を有しているので、任意の時点でオフにできない。従って、任意の時点で電流をオフにすることが要求される時には、例えば、図１に示すように第１及び第２の主端子１、２間に互いに逆の方向性を有して直列に接続された第１及び第２の絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）Ｑ1、Ｑ2と、第１及び第２の絶縁ゲート・バイポーラ・トランジスタＱ1、Ｑ2に対して逆の方向性を有して並列接続された第１及び第２のダイオードＤ1、Ｄ2との組み合わせによって双方向スイッチ回路（双方向スイッチ）を構成した。なお、図１の第１及び第２の絶縁ゲート・バイポーラ・トランジスタＱ1、Ｑ2を、絶縁ゲート型又は接合型電界効果トランジスタ、又は汎用のｐｎｐ又はｎｐｎ型トランジスタに置き換えて双方向スイッチを構成すること、又は２つの絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）を互いに逆の方向性を有して並列接続して双方向スイッチを構成することもできる。図１及びこれに類似の双方向スイッチはノーマリオフ型の複数の半導体スイッチング素子を使用して構成される。図１のように複数の半導体スイッチング素子を組み合せた双方向スイッチは、回路構成が複雑になり、且つオン電圧及びオン抵抗が比較的高くなるという欠点を有する。また、図１及びこれに類似の双方向スイッチは、バンドギャップが比較的小さいシリコン半導体で形成されているので、高耐圧化が困難であるという欠点を有する。
【０００３】
図１及びこれに類似の双方向スイッチの問題点を解決するための双方向スイッチがＷＯ２００５／０７９３７０号公報（特許文献１）に開示されている。この特許文献１に従う双方向スイッチは、ＧａＮ層とＡｌＧａＮ層とから成る主半導体領域（ボデイ）の上に、ソース電極又はドレイン電極として機能する第１の主電極と、ソース電極又はドレイン電極として機能する第２の主電極と、第１の主電極と第２の主電極との間に配置された第１及び第２のゲート電極とを有する。この双方向スイッチは対称的に構成されているので、第１の主電極の電位が第２の主電極よりも高い時（正方向電圧印加時）と第２の主電極の電位が第１の主電極よりも高い時（負方向電圧印加時）とのいずれにおいてもオン・オフ制御が可能である。
【０００４】
特許文献１に従う双方向スイッチは、部品点数が少ないので低コスト化ができるという利点、及び窒化物半導体等の化合物半導体で構成することによって高耐圧化ができるという利点を有する。しかし、特許文献１に従う双方向スイッチは図１の双方向スイッチと同一の機能を有していない。即ち、図１の双方向スイッチによれば、
第１及び第２の絶縁ゲート・バイポーラ・トランジスタＱ1、Ｑ2の両方をオン制御することによって第１及び第２の主端子１、２間を正方向電圧印加時と負方向電圧印加時との両方においてオン状態にする第１のモードと、
第１及び第２の絶縁ゲート・バイポーラ・トランジスタＱ1、Ｑ2の両方をオフ制御することによって第１及び第２の主端子１、２間を正方向電圧印加時と負方向電圧印加時との両方においてオフ状態にする第２のモードと、
第１の絶縁ゲート・バイポーラ・トランジスタＱ1をオフに制御し且つ第２の絶縁ゲート・バイポーラ・トランジスタＱ２をオンに制御することによって第１のダイオードＤ１のみを機能させる第３のモードと、
第２の絶縁ゲート・バイポーラ・トランジスタＱ２をオフに制御し且つ第１の絶縁ゲート・バイポーラ・トランジスタＱ1をオンに制御すると第２のダイオードＤ２のみを機能させる第４のモード
を得ることができる。
これに対し、特許文献１に従う双方向スイッチは上記第３及び第４のモードを得ることができないという欠点を有する。上記第３及び第４のモードは、特に、双方向スイッチが接続される電気回路に含まれているインダクタンスの蓄積エネルギーを回生する時に有用である。
【０００５】
特許文献１及びこれに類似した半導体スイッチング装置において、主半導体領域（ボデイ）を支持している基板の電位を安定化することが要求されている。周知のＨＥＭＴにおいては、基板の電位を安定化するためにソース電極が基板に接続されている。しかし、特許文献１及びこれと同様に対称的に構成された半導体スイッチング装置においては、第１及び第２の主電極がソース電極とドレイン電極との両方に機能するので、第１及び第２の主電極をソース電極と特定することができず、第１及び第２の主電極を基板に直接に接続することは不可能であるか又は好ましくない。
【特許文献１】ＷＯ２００５／０７９３７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、本発明が解決しようとする課題は、多用性を有する半導体スイッチング装置の小型化及び低コスト化が要求されていることであり、本発明の目的はこの要求に応えることができる半導体スイッチング装置を提供することにある。本発明の別の目的は、第１及び第２のゲート手段を有する半導体スイッチング装置の基板の電位の安定化を図ることである。
【０００７】
上記課題を解決するための本発明は、電気回路の電流をオン・オフするための半導体スイッチング装置であって、
第１の主面と該第１の主面に対向する第２の主面とを有し且つ電流通路を形成するための少なくとも１つの半導体層を有している主半導体領域と、
所定の間隔を有して前記主半導体領域の前記第１の主面上にそれぞれ配置され且つ前記主半導体領域の前記第１の主面にそれぞれオーミック接触している第１及び第２の主電極と、
前記主半導体領域における前記第１の主電極と前記第２の主電極との間の部分を流れる電流を制御するために前記主半導体領域の前記第１の主面における前記第１の主電極と第２の主電極との間に配置された第１及び第２のゲート手段と、
前記主半導体領域の前記第１の主面における前記第１のゲート手段と前記第２のゲート手段との間に配置された第１及び第２のダイオード形成用電極と、
前記第１のダイオード形成用電極を前記第１の主電極に電気的に接続している第１の接続導体と、
前記第２のダイオード形成用電極を前記第２の主電極に電気的に接続している第２の接続導体と、
前記主半導体領域の前記第２の主面に結合された一方の主面と該一方の主面に対向する他方の主面とを有する導電性基板と、
前記導電性基板と前記第１の主電極との間に電気的に接続されており且つ前記第１の主電極の電位が前記第２の主電極の電位よりも高い第１の電圧が前記第１の主電極と第２の主電極との間に印加された時に非導通状態になり、前記第１の主電極の電位が前記第２の主電極の電位よりも低い第２の電圧が前記第１の主電極と第２の主電極との間に印加された時に導通状態になる第１の補助スイッチング素子と、
前記導電性基板と前記第２の主電極との間に電気的に接続されており且つ前記第１及び第２の主電極間に前記第１の電圧が印加された時に導通状態になり、前記第第２の電圧が印加された時に非導通状態になる第２の補助スイッチング素子と
を備え、前記導電性基板は接地されていないことを特徴とする半導体スイッチング装置に係わるものである。
【０００８】
なお、請求項２に示すように、前記主半導体領域は該主半導体領域の前記第２の主面に露出するバッファ層（３０）を有し、前記導電性基板は前記バッファ層（３０）に結合されていることが望ましい。
また、請求項３に示すように、前記第１及び第２の補助スイッチング素子は、それぞれ制御電極を有する第１及び第２の半導体素子（例えば、ＦＥＴ又はトランジスタ）であり、更に、前記第１及び第２の主電極間に前記第１の電圧が印加された時に前記第１の半導体素子を導通状態に制御するために、前記第１の半導体素子の制御電極に接続された第１の半導体素子制御手段と、前記第１及び第２の主電極間に前記第２の電圧が印加された時に前記第２の半導体素子を導通状態に制御するために、前記第２の半導体素子の制御電極に接続された第２の半導体素子制御手段とを備えていることが望ましい。
また、請求項４に示すように、前記第１及び第２の補助スイッチング素子は第１及び第２の補助ダイオードであり、前記第１の補助ダイオードを形成するために前記主半導体領域の前記第１の主面における前記第１の主電極を基準にして前記第１のゲート手段と反対側の位置に配置された第１の補助ダイオード形成用電極と、前記第２の補助ダイオードを形成するために前記主半導体領域の前記第１の主面における前記第２の主電極を基準にして前記第２のゲート手段と反対側の位置に配置された第２の補助ダイオード形成用電極と、前記第１の補助ダイオード形成用電極を前記基板に電気的に接続している第１の補助ダイオード接続導体と、前記第２の補助ダイオード形成用電極を前記基板に電気的に接続している第２の補助ダイオード接続導体とを備え、前記第１の補助ダイオードは、前記第１及び第２の主電極間に前記第１の主電極の電位が前記第２の主電極の電位よりも高い第１の電圧が印加された時に非導通状態になり、前記第１の主電極の電位が前記第２の主電極の電位よりも低い第２の電圧が印加された時に導通状態になる特性を有しており、前記第２の補助ダイオードは、前記第１及び第２の主電極間に前記第１の電圧が印加された時に導通状態になり、前記第２の電圧が印加された時に非導通状態になる特性を有していることが望ましい。
また、請求項５に示すように、前記第１の補助スイッチング素子を形成するために前記主半導体領域の前記第１の主面における前記第１の主電極を基準にして前記第１のゲート手段と反対側の位置に配置された第３の主電極と、前記第３の主電極と前記第１の主電極との間の電流通路を制御するために前記主半導体領域の前記第１の主面における前記第１の主電極と前記第３の主電極との間に配置された第３のゲート手段と、前記第２の補助スイッチング素子を形成するために前記主半導体領域の前記第１の主面における前記第２の主電極を基準にして前記第２のゲート手段と反対側の位置に配置された第４の主電極と、前記第４の主電極と前記第２の主電極との間の電流通路を制御するために前記主半導体領域の前記第１の主面における前記第２の主電極と前記第４の主電極との間に配置された第４のゲート手段と、前記第３の主電極を前記基板に電気的に接続している第１の補助スイッチング素子接続導体と、前記第４の主電極を前記基板に電気的に接続している第２の補助スイッチング素子接続導体と、前記第１及び第２の主電極間に第１の主電極の電位が前記第２の主電極の電位より高い第１の電圧が印加された時に前記第３の主電極と前記第１の主電極との間の電流通路を非導通状態に制御し、前記第１及び第２の主電極間に前記第１の主電極の電位が前記第２の主電極の電位より低い第２の電圧が印加された時に前記第３の主電極と前記第１の主電極との間の電流通路を導通状態に制御するために、前記第３のゲート手段に接続された第１のゲート制御手段と、前記第１及び第２の主電極間に前記第１の電圧が印加された時に前記第４の主電極と前記第２の主電極との間の電流通路を導通状態に制御し、前記第１及び第２の主電極間に前記第２の電圧が印加された時に前記第４の主電極と前記第２の主電極との間の電流通路を非導通状態に制御するために、前記第４のゲート手段に接続された第２のゲート制御手段と
を備えていることが望ましい。
また、請求項６に示すように、更に、前記第１のゲート手段と前記第１の主電極との間に接続された第１のゲート制御回路と、前記第２のゲート手段と前記第２の主電極との間に接続された第２のゲート制御回路とを備えていることが望ましい。
また、請求項７に示すように、前記主半導体領域は２次元キャリアガス層を生じさせることができる第１及び第２の半導体層を有していることが望ましい。
また、請求項８に示すように、前記主半導体領域は電流通路として機能する所定導電型を有する半導体層を有していることが望ましい。
また、請求項９に示すように、前記第１のゲート手段、前記第２のゲート手段、前記第１のダイオード形成用電極及び前記第２のダイオード形成用電極のそれぞれは、前記主半導体領域の前記第１の主面にショットキー接触しているショットキー電極であることが望ましい。
また、請求項１０に示すように、前記第１及び第２のゲート手段のそれぞれは、前記主半導体領域の前記第１の主面上に配置されたゲート絶縁膜と該ゲート絶縁膜上に配置されたゲート電極とから成ることが望ましい。
また、請求項１１に示すように、前記主半導体領域は、電流通路として機能する第１導電型半導体層と、前記第１及び第２の主電極間において前記第１導電型半導体層上に形成された第１及び第２の第２導電型半導体層とを有し、前記第１及び第２のゲート手段は前記第１及び第２の第２導電型半導体層にそれぞれオーミック接触している電極であることが望ましい。
【発明の効果】
【０００９】
請求項１〜１１の発明は次の効果を有する。
（イ）本発明の半導体スイッチング装置における、第１及び第２のダイオード形成用電極は、図１の第１及び第２のダイオードＤ１，Ｄ２と同様な機能を有する第１及び第２のダイオードを提供する。従って、単一の主半導体領域（１つの半導体ボデイ又はチップ）で前述の第１〜４のモードを得ることができる。これにより、多用性に優れた半導体スイッチング装置を提供することができる。
（ロ）単一の主半導体領域の第１の主面に、第１及び第２の主電極と、第１及び第２のゲート手段と、第１及び第２のダイオード形成用電極とを設けて半導体スイッチング装置を構成しているので、半導体スイッチング装置の小型化及び低コスト化を達成することができる。
（ハ）導電性基板と第１及び第２の補助スイッチング素子（例えばダイオード又はＦＥＴ）とが設けられているので、導電性基板の電位を安定化することができる。即ち、周知のＨＥＭＴにおいてソース電極を導電性基板に接続し、導電性基板の電位をソース電極の電位にすることが知られている。しかし、本願の半導体スイッチング装置においては、第１及び第２の主電極間に正方向電圧（第１の電圧）が印加された時には第２の主電極がソース電極として機能し、第１及び第２の主電極間に負方向電圧（第２の電圧）が印加された時には第１の主電極がソース電極として機能する。従って、第１及び第２の主電極を固定的にソース電極とすることができない。この問題を解決するために、本発明の半導体スイッチング装置は、導電性基板と第１及び第２の主電極との間に電気的に接続された第１及び第２の補助スイッチング素子（例えばダイオード又はＦＥＴ）を有する。これにより、第１及び第２の主電極間に正方向電圧が印加された時と負方向電圧が印加された時とのいずれにおいても、導電性基板の電位がソース電極として機能する第１又は第２の主電極に近い電位になり、安定化する。この結果、第１又は第２のゲート手段による電流制御の動作安定化を図ることができる。更に詳しく説明すると、第１及び第２の主電極（１３，１４）間に、第１の主電極（１３）の電位が第２の主電極（１４）の電位よりも高い第１の電圧（正方向電圧）が印加された時には、第２の補助スイッチング素子（例えば第２の補助ダイオード４２）が順バイアスされる。このため、正方向電圧印加時の導電性基板の電位は例えばソース電極として機能する第２の主電極（１４）の電位よりも第２の補助スイッチング素子（例えば第２の補助ダイオード４２）の順方向電圧Ｖｆ（例えば０．７ｖ）だけ高い電位に固定され、安定化される。逆に、第１及び第２の主電極（１３，１４）間に第１の主電極（１３）の電位が第２の主電極（１４）の電位よりも低い第２の電圧（負方向電圧）が印加された時には、第１の補助スイッチング素子（例えば第１の補助ダイオード４１）が順バイアスされる。このため、負方向電圧印加時の導電性基板の電位はソース電極として機能する第１の主電極（１３）の電位よりも第１の補助スイッチング素子（例えば第１の補助ダイオード４１）の順方向電圧Ｖｆ（例えば０．７ｖ）だけ高い電位に固定され、安定化される。これにより、半導体スイッチング装置の電流制御の安定化を図ることができる。
【発明を実施するための最良の形態】
【００１０】
次に図面を参照して本発明の実施形態を説明する。
【実施例１】
【００１１】
図２に示す実施例１に従う双方向スイッチ機能を有する半導体スイッチング装置１０は、大別して基板１１と、半導体ボデイと呼ぶことができる主半導体領域１２と、第１及び第２の主電極１３，１４と、第１及び第２のゲート手段としての第１及び第２のゲート電極１５、１６と、第１及び第２のダイオード形成用電極１７、１８と、第１及び第２の接続導体１９，２０とから成る。図３の各部の理解を容易にするために、図３の各部を詳しく説明する前に、半導体スイッチング装置１０の等価回路とこれに関係する回路を、図３を参照して説明する。図３に図２の半導体スイッチング装置１０の等価回路と交流電源２１と負荷２２とから成る電気回路２３と第１及び第２のゲート制御回路２４，２５とが示されている。勿論、半導体スイッチング装置１０を、図３の電気回路２３以外の回路に接続することもできる。図３において第１の主電極１３は電気回路２３の中の負荷２２を介して交流電源２１の一端に接続され、第２の主電極１４は交流電源２１の他端に接続されている。第１のゲート制御回路２４は第１の主電極１３と第１のゲート電極１５との間に接続されている。第２のゲート制御回路２５は第２の主電極１４と第２のゲート電極１６との間に接続されている。半導体スイッチング装置１０は、等価的に電界効果トランジスタの一種である高電子移動度トランジスタ即ちＨＥＭＴ（High Electron Mobility Transistor）と同様な構成の主半導体スイッチング素子Ｑ１１とショットキーダイオード構成の第１及び第２のダイオードＤ１１、Ｄ１２とを有する。次に図２の半導体スイッチング装置１０の各部を詳しく説明する。
【００１２】
基板１１は主半導体領域１２をエピタキシャル成長で形成するための成長基板であって、一方の主面２６と該一方の主面２６に対向する他方の主面２７とを有する。この実施例の基板１１は導電性シリコン単結晶で形成されている。しかし、基板１１をシリコンカーバイト（ＳｉＣ）等の半導体、又はサファイア、セラミック等の絶縁体で形成することもできる。
【００１３】
主半導体領域１２は基板１１上に配置され、基板１１から離れた第１の主面２８と該第１の主面２８に対向し且つ基板１１の一方の主面２６に接している第２の主面２９とを有する。更に詳しく説明すると、主半導体領域１２はバッファ層３０と電子走行層と呼ぶこともできる第１の半導体層３１と電子供給層と呼ぶこともできる第２の半導体層３２とから成る。
【００１４】
バッファ層３０は、基板１１の一方の主面２６上に窒化物半導体を周知のＭＯＣＶＤ法でエピタキシャル成長させることによって形成されている。図２では、図示を簡略化するためにバッファ層３０が１つの層で示されているが、実際には複数の層で形成されている。即ち、このバッファ層３０はＡＩＮ（窒化アルミニウム）からなる第１のサブレイアー（第１の副層）とＧａＮ（窒化ガリウム）から成る第２のサブレイアー（第２の副層）とが交互に積層された多層構造バッファである。なお、このバッファ層３０は主半導体スイッチング素子Ｑ１１、第１及び第２のダイオードＤ１１，Ｄ１２の動作に直接関係していないので、これを省くこともできる。また、バッファ層３０の半導体材料をＡｌＮ、ＧａＮ以外の窒化物半導体又は３−５族化合物半導体に置き換えること、又は単層構造のバッファ層にすることもできる。
【００１５】
第１の半導体層（電子走行層）３１は、この上の電子供給層としての第２の半導体層３２とのヘテロ接合面の近傍に電流通路（チャネル）としての２次元電子ガス層即ち２ＤＥＧ層（点線で示す）３３を得るためのものであって、バッファ層３０上にアンドープの第１の窒化物半導体を周知のＭＯＣＶＤ法で例えば０．３〜１０μｍの厚さにエピタキシャル成長させたものである。この第１の半導体層（電子走行層）３１を形成するための好ましい第１の窒化物半導体は、
ＡｌaＩｎbＧａ1-a-bＮ，
ここで、ａは０≦ａ＜１、ｂは０≦ｂ＜１を満足する数値、
である。しかし、第１の半導体層（電子走行層）２８を第１の窒化物半導体以外の化合物半導体で形成することもできる。
【００１６】
第２の半導体層３２は、第１の窒化物半導体よりも大きいバンドギャップを有し且つ第１の窒化物半導体よりも小さい格子定数を有する第２の窒化物半導体を第１の半導体層３１の上に好ましくは５〜１００ｎｍの厚みに周知のＭＯＣＶＤ法でエピタキシャル成長させたものから成る。この第２の半導体層３２を形成するための好ましい第２の窒化物半導体は、
ＡｌxＩｎyＧａ1-x-yＮ，
ここで、ｘは０＜ｘ＜１、ｙは０≦ｙ＜１を満足する数値、
である。
この第２の半導体層３２を、アンドープのＡｌxＩｎyＧａ1-x-yＮで形成する代わりに、ｎ型（第１導電型）の不純物を添加したＡｌxＩｎyＧａ1-x-yＮから成る窒化物半導体、又は別の組成の窒化物半導体、又は別の化合物半導体で形成することもできる。
【００１７】
第１の半導体層（電子走行層）３１に対してこれよりも大きいバンドギャップを有し且つこれよりも小さい格子定数を有する第２の半導体層（電子供給層）３２をヘテロ接合させると、第２の半導体層３２にピエゾ分極が生じる。また、第２の半導体層３３に自発分極も生じる。第２の半導体層３３に分極が生じると、第１及び第２の半導体層３１、３２の界面近傍（第１の半導体層３１の上部領域）に周知の２ＤＥＧ層３３が生じる。本実施例の第１及び第２のゲート電極１５、１６はノーマリオン型の主半導体スイッチング素子Ｑ１１を構成するものであるので、ソース電極として機能する第１の主電極１３に対して第１のゲート電極１５の電位がゼロの時（ノーマリ時）に第１のゲート電極１５の直下から２ＤＥＧ層３３が消失しない。また、ソース電極として機能する第２の主電極１４に対して第２のゲート電極１６の電位がゼロの時にも第１のゲート電極１６の直下から２ＤＥＧ層３３が消失しない。
【００１８】
第１及び第２の主電極１３、１４は主半導体領域１２の第１の主面２８上に互いに所定の間隔を有して配置され、主半導体領域１２の第１の主面２８即ち第２の半導体層３２の表面にそれぞれオーミック接触（低抵抗性接触）されている。本実施例の第１及び第２の主電極１３，１４は、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体でそれぞれ形成されているが、これ以外の低抵抗性接触（オーミック接触）可能な金属で形成することもできる。なお、第１及び第２の主電極１３，１４は、２ＤＥＧ層３３に電気的に結合されている。第１の主電極１３は、ＨＥＭＴ構成の主半導体スイッチング素子Ｑ１１のソース電極又はドレイン電極として機能すると共にショットキーダイオード構成の第２のダイオードＤ１２のカソード電極としても機能する。第２の主電極１４は、ＨＥＭＴ構成の主半導体スイッチング素子Ｑ１１のソース電極又はドレイン電極として機能すると共にショットキーダイオード構成の第１のダイオードＤ１１のカソード電極として機能する。
【００１９】
第１及び第２のゲート電極１５，１６は、第１の主電極１３と第２の主電極１４との間の電流通路を制御するものであり、主半導体領域１２の第１の主面２８における第１の主電極１３と第２の主電極１４との間に配置されている。なお、第１のゲート電極１５は，第１の主電極１３に対して第２の主電極１４よりも近い位置に配置され、第２のゲート電極１６は第１のゲート電極１５と第２の主電極１４との間に配置されている。第１及び第２のゲート電極１５、１６は、主半導体領域１２の第１の主面２８にショットキー接触している金属電極から成る。この金属電極は、例えば、Ｎｉ（ニッケル）とＡｕ（金）との積層体、又はＰｔ（白金）とＡｕ（金）との積層体で形成される。主半導体スイッチング素子Ｑ１１の正方向耐圧と逆方向耐圧とを同一にするために、第１及び第２の主電極１３，１４間の中心を基準にして第１及び第２のゲート電極１５、１６を対称的に形成することが望ましい。
【００２０】
第１のダイオード形成用電極１７は図３の第１のダイオードＤ１１を得るためのものであって、主半導体領域１２の第１の主面２８における第１のゲート電極１５を基準にして第１の主電極１３と反対側の位置に配置されている。更に詳しく説明すると、第１のダイオード形成用電極１７は、主半導体領域１２の第１の主面２８において第１のゲート電極１５と第２のゲート電極１８との間に配置され、第２のダイオード形成用電極１８、第１及び第２のゲート電極１５、１６と同一材料で同時に形成され、主半導体領域１２の第１の主面２８にショットキー接触している。勿論、第１のダイオード形成用電極１７を、第２のダイオード形成用電極１８、第１及び第２のゲート電極１５、１６と異なる材料で別な工程で形成することもできる。図３に示すショットキーダイオードから成る第１のダイオードＤ１１は第１のダイオード形成用電極１７と主半導体領域１２と第２の主電極１４とで形成されている。従って、第１のダイオードＤ１１のアノード電極は第１のダイオード形成用電極１７であり、カソード電極は第２の主電極１４である。これから明らかなように、第２の主電極１４は、HEMT構成の主半導体スイッチング素子Ｑ１１のソース電極又はドレイン電極と、第１のダイオードＤ１１のカソード電極との両方の機能を有する。
【００２１】
第２のダイオード形成用電極１８は図３の第２のダイオードＤ１２を得るためのものであって、主半導体領域１２の第１の主面２８における第２のゲート電極１６を基準にして第２の主電極１４と反対側の位置に配置されている。更に詳しく説明すると、第２のダイオード形成用電極１８は、主半導体領域１２の第１の主面２８において第１のダイオード形成用電極１７と第２のゲート電極１６との間に配置され、第１のダイオード形成用電極１８、第１及び第２のゲート電極１５、１６と同一材料で同時に形成され、主半導体領域１２の第１の主面２８にショットキー接触している。勿論、第２のダイオード形成用電極１８を、第１のダイオード形成用電極１７、第１及び第２のゲート電極１５、１６と異なる材料で別な工程で形成することもできる。図３に示すショットキーダイオードから成る第２のダイオードＤ１２は第２のダイオード形成用電極１８と主半導体領域１２と第１の主電極１３とで形成されている。従って、第２のダイオードＤ１２のアノード電極は第２のダイオード形成用電極１８であり、カソード電極は第１の主電極１３である。これから明らかなように、第１の主電極１３は、HEMT構成の主半導体スイッチング素子Ｑ１１のソース電極又はドレイン電極と、第２のダイオードＤ１２のカソード電極との両方の機能を有する。なお、第１及び第２のダイオード形成用電極１７、１８を第１及び第２のゲート電極１５、１６間の任意に位置に配置することができ、例えば、第１及び第２のダイオード形成用電極１７、１８の位置を入れ替えることができる。
【００２２】
第１の接続導体１９は第１のダイオード形成用電極１７を第１の主電極１３に接続している。第２の接続導体２０は第２のダイオード形成用電極１８を第２の主電極１４に接続している。なお、図２では第１及び第２の接続導体１９，２０がワイヤで示され、主半導体領域１２から離れて配置されているが、この代わりに主半導体領域１２の上に絶縁膜を形成し、この絶縁膜の上に導電体層を設け、この導電体層を第１及び第２の接続導体１９，２０として使用することもできる。
【００２３】
図２に示す半導体スイッチング装置１０は、図４（Ａ）（Ｂ）（Ｃ）（Ｄ）に等価的に示す第１〜第４のモードで使用することができる。なお、既に説明したようにこの実施例の主半導体スイッチング素子Ｑ１１はノーマリオン型であるので、次に説明する第１〜第４のモードは、ノーマリオン型の主半導体スイッチング素子Ｑ１１を含む半導体スイッチング装置１０に関するものである。
図４（Ａ）に示す第１のモードは、第１及び第２のゲート電極１５、１６に対して第１及び第２のゲート制御回路２４，２５から２ＤＥＧ層３３を遮断しないレベルの電圧即ち閾値よりも高い電圧（例えばゼロ又は正電圧）を印加して第１及び第２の主電極１３、１４間の電流通路（２ＤＥＧ層３３）をオン状態（導通状態）にするオンモードである。
図４（Ｂ）に示す第２のモードは、第１及び第２のゲート電極１５、１６に対して第１及び第２のゲート制御回路２４，２５から２ＤＥＧ層３３を遮断するレベルの電圧即ち閾値よりも低い電圧（例えば負電圧）を印加して第１及び第２の主電極１３、１４間の電流通路をオフ状態（非導通状態）にするオフモードである。
図４（Ｃ）に示す第３のモードは、第１のゲート電極１５に対して第１のゲート制御回路２４から２ＤＥＧ層３３を遮断しないレベルの電圧即ち閾値よりも高い電圧（例えばゼロ又は正電圧）を印加し、第２のゲート電極１６に対して第２のゲート制御回路２５から２ＤＥＧ層３３を遮断するレベルの電圧即ち閾値よりも低い電圧（例えば負電圧）を印加して第１及び第２の主電極１３、１４間に等価的に第２のダイオードＤ１２のみを接続する負方向ダイオードモードである。
図４（Ｄ）に示す第４のモードは、第１のゲート電極１５に対して第１のゲート制御回路２４から２ＤＥＧ層３３を遮断するレベルの電圧即ち閾値よりも低い電圧（例えば負電圧）を印加し、第２のゲート電極１６に対して第２のゲート制御回路２５から２ＤＥＧ層３３を遮断しないレベルの電圧即ち閾値よりも高い電圧（例えばゼロ又は正電圧）を印加して第１及び第２の主電極１３、１４間に等価的に第１のダイオードＤ１１のみを接続する正方向ダイオードモードである。
【００２４】
次に、図２の半導体スイッチング装置１０の動作を説明する。半導体スイッチング装置１０を使用する時には、例えば、図３に示すように半導体スイッチング装置１０の第１及び第２の主電極１３、１４に対して例えば交流電源２１と負荷２２とを含む電気回路１３を接続し、第１の主電極１３と第１のゲート電極１５との間に第１のゲート制御回路２４を接続し、第２の主電極１４と第２のゲート電極１６との間に第２のゲート制御回路２５を接続する。
【００２５】
図４（Ａ）に示す第１のモード（オンモード）を得る場合には、第１及び第２のゲート電極１５、１６に対して２ＤＥＧ層３３を遮断しない閾値電圧よりも高い電圧（例えば零又は正電圧）を第１及び第２のゲート制御回路２４，２５から印加する。即ち、第１のゲート電極１５の電位をソースとして機能する第１の主電極１３の電位と同一にするか又はこれよりも高くするように第１のゲート制御回路２４を動作させ、且つ、第２のゲート電極１６の電位をソースとして機能する第２の主電極１４と同一にするか又はこれよりも高くするように第２のゲート制御回路２５を動作させる。これにより、第１の主電極１３の電位が第２の主電極１４の電位よりも高い電圧（正方向電圧）が交流電源21から発生している時には、第１の主電極１３、第２の半導体層３２、２ＤＥＧ層３３、第２の半導体層３２、及び第２の主電極１４の経路で電流が流れる。また、交流電源21から第１の主電極１３の電位が第２の主電極１４の電位よりも低い電圧（負方向電圧）が発生している時には、第２の主電極１４、第２の半導体層３２、２ＤＥＧ層３３、第２の半導体層３２、及び第１の主電極１３の経路で電流が流れる。なお、半導体スイッチング装置１０のオン開始及びオン終了（オフ開始）を、交流電源２１から供給される交流電圧の任意の時点に設定することができる。また、交流電源２１の代りに直流電源が半導体スイッチング装置１０に接続されている場合も、半導体スイッチング装置１０をオン状態にすることができる。
【００２６】
図４（Ｂ）に示す第２のモードを得る場合には、第１及び第２のゲート電極１５、１６に対して第１及び第２のゲート制御回路２４，２５から２ＤＥＧ層３３を遮断することができるレベルの電圧即ち閾値よりも低い電圧（例えば負電圧）を印加する。即ち、第１のゲート電極１５の電位をソースとして機能する第１の主電極１３の電位よりも低くするためのゲート制御信号を第１のゲート制御回路２４から発生させ、このゲート制御信号を第１のゲート電極１５と第１の主電極１３との間に印加し、且つ第２のゲート電極１６の電位をソースとして機能する第２の主電極１４の電位よりも低くするためのゲート制御信号を第２のゲート制御回路２５から発生させ、このゲート制御信号を第２のゲート電極１６と第２の主電極１４との間に印加する。これにより、第１の半導体層３１の第１及び第２のゲート電極１５、１６に対向する部分から電子が排除され、２ＤＥＧ層３３の分断が生じ、第１及び第２の主電極１３、１４間の電流通路がオフ状態になる。なお、第１及び第２のダイオード形成用電極１７、１８が第１及び第２のゲート電極１５、１６間に配置され、且つ第１及び第２の主電極１３、１４間において互いに逆の方向性を有しているので、第２のモードにおいて第１及び第２のダイオード形成用電極１７、１８を通って電流が流れない。
半導体スイッチング装置１０のオフ開始を、交流電源２１から供給される交流電圧の任意の時点に設定することができる。また、交流電源２１の代りに直流電源が半導体スイッチング装置１０に接続されている場合も、半導体スイッチング装置１０をオフ状態にすることができる。
【００２７】
図４（Ｃ）に示す第３のモードを得る場合には、第１のゲート電極１５の電位をソースとして機能する第１の主電極１３の電位と同一にするか又はこれよりも高くするように第１のゲート制御回路２４を動作させ、且つ、第２のゲート電極１６の電位をソースとして機能する第２の主電極１４の電位よりも低くするためのゲート制御信号を第２のゲート制御回路２５から発生させ、このゲート制御信号を第２のゲート電極１６と第２の主電極１４との間に印加する。これにより、第１のゲート電極１５の直下において２ＤＥＧ層３３の分断が生じないが、第１の半導体層３１の第２のゲート電極１６に対向する部分から電子が排除され、第２のゲート電極１６の直下において２ＤＥＧ層３３の分断が生じる。従って、第３のモードにおいて、第１の主電極１３の電位が第２の主電極１４の電位よりも高い電圧（正方向電圧）が交流電源21から発生している時には、第２のダイオード形成用電極１８に基づいて形成されている図３に示す第２のダイオードＤ１２が逆バイアス状態になり、且つ第２のゲート電極１６の直下において２ＤＥＧ層３３の分断が生じ、第１及び第２の主電極１３、１４間に正方向電流が流れない。しかし、交流電源21から第１の主電極１３の電位が第２の主電極１４の電位よりも低い電圧（負方向電圧）が発生している時には、第２のダイオードＤ１２が順方向バイアスされるので、第２のダイオード形成用電極１８、２ＤＥＧ層３３、第２の半導体層３２、及び第１の主電極１３の経路で電流が流れる。なお、第２のダイオード形成用電極１８は第１及び第２のゲート電極１５、１６間に配置されているので、第２のゲート電極１６の直下で２DEG層３３の分断が生じているにも拘らず、第２のダイオード形成用電極１８を通して負方向電流を流すことができる。
【００２８】
図３において原理的に示されている交流電源２１と負荷２２とからなる電気回路２３の代わりにインバータ回路、電気モータ回路等のインダクタンスを含む電気回路を接続することができる。この場合には、周知のように電気回路のインダクタンスはエネルギーを蓄積し、しかる後放出する。第３のモードにおいて、もし、インダクタンスのエネルギーの放出が第２の主電極１４から第１の主電極１３に向うように生じた時には、第２のダイオードＤ１２を通って循環電流又は回生電流が流れる。
【００２９】
図４（D）に示す第４のモードを得る場合には、第２のゲート電極１６の電位をソースとして機能する第２の主電極１４の電位と同一にするか又はこれよりも高くするように第２のゲート制御回路２５を動作させ、且つ、第１のゲート電極１５の電位をソースとして機能する第１の主電極１３の電位よりも低くするためのゲート制御信号を第１のゲート制御回路２４から発生させ、このゲート制御信号を第１のゲート電極１５と第１の主電極１３との間に印加する。これにより、第２のゲート電極１６の直下において２ＤＥＧ層３３の分断が生じないが、第１の半導体層３１の第１のゲート電極１５に対向する部分から電子が排除され、第１のゲート電極１５の直下において２ＤＥＧ層３３の分断が生じる。従って、第４のモードにおいて、第１の主電極１３の電位が第２の主１４の電位よりも低い負方向電圧が交流電源21から発生している時には、第１のダイオード形成用電極１７に基づいて形成されている図３に示す第１のダイオードＤ１１が逆バイアス状態になり、第１及び第２の主電極１３、１４間に負方向電流が流れることが阻止される。第１の主電極１３の電位が第２の主電極１４の電位よりも高い電圧（正方向電圧）が交流電源21から発生している時には、第１のダイオードＤ１１が順方向バイアスされるので、第１のダイオード形成用電極１７、２ＤＥＧ層３３、第２の半導体層３２、及び第２の主電極１４の経路で電流が流れる。なお、第１のダイオード形成用電極１７は第１のゲート電極１５を基準にして第１の主電極１３と反対側に配置されているので、第１のゲート電極１５の直下で２DEG層３３の分断が生じているにも拘らず、第１のダイオード形成用電極１７を通して正方向電流を流すことができる。
【００３０】
第３のモードにおいて既に説明したように図３の電気回路２３をインバータ回路、電気モータ回路等のインダクタンスを含む電気回路に置き換えることができる。この場合には、電気回路のインダクタンスがエネルギーを蓄積し、しかる後放出する。第４のモードにおいて、もし、インダクタンスのエネルギーの放出が第１の主電極１３から第２の主電極１４に向うように生じた時には、第１のダイオードＤ１１を通って循環電流又は回生電流が流れる。
【００３１】
本実施例は次の効果を有する。
（イ）第１及び第２のダイオード形成用電極１７，１８は、図１の第１及び第２のダイオードＤ１，Ｄ２と同様に機能する第１及び第２のダイオードＤ１１，Ｄ１２の形成に寄与する。従って、第１及び第２のダイオード形成用電極１７，１８を設けることによって、第１及び第２のモードの他に、第３及び第４のモードも得ることができる。これにより、単一の主半導体領域１２で多用性に優れた半導体スイッチング装置１０を提供することができる。
（ロ）単一の主半導体領域１２の第１の主面２８に、第１及び第２の主電極１３，１４と、第１及び第２のゲート電極１５，１６と、第１及び第２のダイオード形成用電極１７，１８とを設けて半導体スイッチング装置１０を構成しているので、半導体スイッチング装置１０の小型化及び低コスト化を達成することができる。
（ハ）第１及び第２のダイオード形成用電極１７，１８は第１及び第２のゲート電極１５，１６と同様にショットキー電極であり、同時に形成できるので、製造工程の簡略化を図り、半導体スイッチング装置１０の低コスト化を図ることができる。
【実施例２】
【００３２】
次に、実施例２に従う半導体スイッチング装置１０ａを図５及び図６を参照して説明する。但し、この実施例２及び後述する別の実施例において図３及び図４と実質的に同一の部分には同一の参照符号を付してその説明を省略する。図５の変形された半導体スイッチング装置１０ａは、図３の実施例１の半導体スイッチング装置１０に、基板電極４０と、第１及び第２の補助スイッチング素子としての第１及び第２の補助ダイオード４１，４２を付加し、この他は図３と同一に構成したものである。
【００３３】
基板電極４０は、導電性を有する基板１１の他方の主面２７に形成された金属層からなり、背面電極又は補助電極とも呼ぶこともできるものであり、基板１１の電位を安定化するために寄与する。なお、基板電極４０は導電性を有する基板１１に一体化されているので、基板電極４０を導電性を有する基板１１の一部と考えること、又は第１及び第２の補助ダイオード４１、４２を基板１１に接続するための接続導体と考えることもできる。第１の補助ダイオード４１はショットキーダイオードから成り、このアノード電極は導体４３と基板電極４０とを介して基板１１に接続され、このカソード電極は導体４４によって第１の主電極１３に接続されている。第２の補助ダイオード４２はショットキーダイオードから成り、このアノード電極は導体４５と基板電極４０とを介して基板１１に接続され、このカソード電極は導体４６によって第２の主電極１４に接続されている。
【００３４】
図６に図５の半導体スイッチング装置１０ａの等価回路が図３と同様に示されている。この図６の等価回路から明らかなように第１及び第２の補助ダイオード４１，４２は互いに逆の方向性を有して直列に接続され、この直列接続回路が
第１及び第２の主電極１３、１４間に接続されている。第１及び第２の補助ダイオード４１，４２の相互接続点が基板電極４０に接続されている。
【００３５】
既に説明したように、従来のＨＥＭＴにおいて、ソース電極を基板に接続し、基板の電位をソース電極の電位にすることよって、基板の電位を安定化してＨＥＭＴの動作の安定化を図ることが知られている。しかし、図５の半導体スイッチング装置１０ａにおいて、第１及び第２の主電極１３，１４間に正方向電圧が印加された時には第２の主電極１４がソース電極として機能し、第１及び第２の主電極１３，１４間に負方向電圧が印加された時には第１の主電極１３がソース電極として機能する。従って、第１及び第２の主電極１３，１４を固定的にソース電極とすることができない。図５に示す実施例２の半導体スイッチング装置１０ａの第１及び第２の補助ダイオード４１，４２は、上記問題点を解決するために寄与する。
【００３６】
図６において、第１及び第２の主電極１３，１４間に、第１の主電極１３の電位が第２の主電極１４の電位よりも高い第１の電圧（正方向電圧）が印加された時には、第２の補助ダイオード４２が順バイアスされる。このため、正方向電圧印加時の基板電極４０及び基板１１の電位はソース電極として機能する第２の主電極１４の電位よりも第２の補助ダイオード４２の順方向電圧Ｖｆ（例えば０．７Ｖ）だけ高い電位に固定され、安定化される。逆に、第１及び第２の主電極１３，１４間に第１の主電極１３の電位が第２の主電極１４の電位よりも低い第２の電圧（負方向電圧）が印加された時には、第１の補助ダイオード４１が順バイアスされる。このため、負方向電圧印加時の基板電極４０及び基板１１の電位はソース電極として機能する第１の主電極１３の電位よりも第１の補助ダイオード４１の順方向電圧Ｖｆ（例えば０．７Ｖ）だけ高い電位に固定され、安定化される。これにより、ＨＥＭＴ構成の主半導体スイッチング素子Ｑ１１の電流制御の安定化を図ることができる。図５の実施例２に従う半導体スイッチング装置１０ａは図２の実施例１に従う半導体スイッチング装置１０と同様な効果も有する。
【実施例３】
【００３７】
図７に示す実施例３に従う半導体スイッチング装置１０ｂは、図５及び図６に示す実施例２に従う半導体スイッチング装置１０ａにおける第１及び第２の補助ダイオード４１，４２と同様な機能を有するものを構成するための第１及び第２の補助ダイオード部分５１，５２を半導体スイッチング装置１０ｂの主部分５０に一体的に形成し、この他は図５の実施例２に従う半導体スイッチング装置１０ａと同一に形成したものである。
【００３８】
図７の中央に示されている半導体スイッチング装置１０ｂの主部分５０は、図５の半導体スイッチング装置１０ａから第１及び第２の補助ダイオード４１，４２を省いたものと同一に構成されている。但し、図５における基板１１、主半導体領域１２、バッファ層３０、第１の半導体層３１、第２の半導体層３２、及び基板電極４０に対応するものは、図７において基板１１ａ、主半導体領域１２ａ、バッファ層３０ａ、第１の半導体層３１ａ、第２の半導体層３２ａ、及び基板電極４０ａで示されている。また、第１の主電極１３は主半導体スイッチング素子（ＨＥＭＴ）の主電極部分１３ａと第１の補助ダイオード部分５１で構成される第１の補助ダイオード（図５の４１で示すものに相当するもの）のカソード部分１３ｂとを一体化したものとして示され、同様に第２の主電極１４は主半導体スイッチング素子（ＨＥＭＴ）の主電極部分１４ａと第２の補助ダイオード部分５２で構成される第１の補助ダイオード（図５の４２で示すものに相当するもの）のカソード部分１４ｂとを一体化したものとして示されている。なお、第１の主電極１３を主電極部分１３ａとカソード部分１３ｂとに分割し、これらを導体又は２ＤＥＧ層３３で電気的に接続すること、及び第２の主電極１４を主電極部分１４ａとカソード部分１４ｂとに分割し、これらを導体又は２ＤＥＧ層３３で電気的に接続することもできる。
【００３９】
第１の補助ダイオード部分５１は、図５における第１の補助ダイオード４１に相当するものを得るために、主半導体領域１２ａの第１の主面２５上に第１の補助ダイオード形成用電極５３を有する。同様に第２の補助ダイオード部分５２は、図５における第２の補助ダイオード４２に相当するものを得るために、主半導体領域１２ａの第１の主面２５上に第２の補助ダイオード形成用電極５４を有する。第１の補助ダイオード形成用電極５３は、主半導体領域１２ａにおける第１の主面２５において第１の主電極１３を基準にして第１のゲート電極１５と反対側の位置に配置されている。第２の補助ダイオード形成用電極５４は、主半導体領域１２ａにおける第１の主面２５において第２の主電極１４を基準にして第２のゲート電極１６と反対側の位置に配置されている。第１及び第２の補助ダイオード形成用電極５３、５４はショットキー電極から成り、主半導体領域１２ａにショットキー接触している。この実施例３の第１及び第２の補助ダイオード形成用電極５３、５４は第１及び第２のゲート電極１５、１６、並びに第１及び第２のダイオード形成用電極１７，１８と同一材料によって同一方法で形成されている。勿論、第１及び第２の補助ダイオード形成用電極５３、５４を、第１及び第２のゲート電極１５、１６、並びに第１及び第２のダイオード形成用電極１７，１８と別の材料によって別の工程で形成することもできる。
第１及び第２の補助ダイオード形成用電極５３，５４を基板１１ａに接続するために基板１１ａの一方の主面２６上に第１及び第２の接続電極５５，５６が設けられ、第１及び第２の接続導体５７，５８によって第１及び第２の補助ダイオード形成用電極５３，５４と第１及び第２の接続電極５５，５６とがそれぞれ接続されている。なお、図７に示すように第１及び第２の接続導体５７，５８を主半導体領域１２ａ及び基板１１ａから離間して配置させる代わりに、主半導体領域１２ａ及び基板１１ａの表面に絶縁層を設け、この絶縁層の上に導体膜を形成し、この導体膜を第１及び第２の接続導体５７，５８とすることができる。また、第１及び第２の接続導体５７，５８を基板１１ａに接続する代わりに、基板電極４０aに接続することができる。
【００４０】
図７の第１の補助ダイオード形成用電極５３と第１の主電極１３とこれ等の間の主半導体領域１２ａとによって第１のショットキーダイオード（第１の補助ダイオード）が構成されている。この第１のショットキーダイオードは図６に示す第１の補助ダイオード４１と同様に第１の主電極１３と基板１１ａとの間に接続され、図６に示す第１の補助ダイオード４１と同様に機能する。即ち、第１のショットキーダイオードは、第１及び第２の主電極１３、１４間に負方向電圧（第２の電圧）が印加された時に順バイアス状態になり、第１の補助ダイオード形成用電極５３、第２の半導体層３２、２ＤＥＧ層３３、第２の半導体層３２及び第１の主電極１３の経路が導通状態になり、基板１１ａの電位はソース電極として機能する第１の主電極１３の電位よりも第１の補助ダイオードの順方向電圧（例えば０．７Ｖ）だけ高い値に固定される。
また、第２の補助ダイオード形成用電極５４と第２の主電極１４とこれ等の間の主半導体領域１２ａとによって第２のショットキーダイオード（第２の補助ダイオード）が構成されている。この第２のショットキーダイオードは図６に示す第２の補助ダイオード４２と同様に第２の主電極１４と基板１１ａとの間に接続され、図６に示す第２の補助ダイオード４２と同様に機能する。第２のショットキーダイオードは、第１及び第２の主電極１３、１４間に正方向電圧（第１の電圧）が印加された時に順バイアス状態になり、第２の補助ダイオード形成用電極５４、第２の半導体層３２、２ＤＥＧ層３３、第２の半導体層３２及び第２の主電極１３の経路が導通状態になり、基板１１ａの電位はソース電極として機能する第２の主電極１４の電位よりも第２の補助ダイオードの順方向電圧（例えば０．７Ｖ）だけ高い値に固定される。
【００４１】
図７の半導体スイッチング装置１０ｂの主部分５０に一体的に形成されている第１及び第２の補助ダイオード部分５１，５２は、図６に示す実施例２に従う半導体スイッチング装置１０ａにおける第１及び第２の補助ダイオード４１，４２と同様な機能を有する第１及び第２の補助ダイオードを提供する。従って、この実施例３では、図６の第１及び第２の補助ダイオード４１，４２に相当するものを個別部品として設けることが不要になり、半導体スイッチング装置１０ｂの部品点数が低減し、コストの低減及び小型化を図ることができる。
また、実施例３では、第１及び第２の補助ダイオード形成用電極５３、５４は第１及び第２のゲート電極１５、１６、並びに第１及び第２のダイオード形成用電極１７，１８と同一材料によって同一工程で形成されているので、第１及び第２の補助ダイオード形成用電極５３、５４を容易に形成することができる。
なお、図７に示す実施例３に従う半導体スイッチング装置１０ｂは図６の実施例２に従う半導体スイッチング装置１０ａと同様な効果も有する。
【実施例４】
【００４２】
図８に示す実施例４に従う変形された半導体スイッチング装置１０ｃは、変形された主半導体領域１２ｂを除いて図７と同一に構成されている。変形された主半導体領域１２ｂは電子走行層としての第１の半導体層３１と電子供給層としての第２の半導体層３２との間に例えばアンドープＡｌＮ又はＡｌＩｎＧａＮから成る周知のスペーサー層６１を配置し、主半導体領域１２ｂの最も上に、表面電荷のコントロールのため等の目的で例えばアンドープＡｌＧａＮから成るキャップ層６２を配置し、主半導体領域１２ｂにおける第１及び第２の主電極１３，１４の下の部分に斜線を付けて示すｎ型不純物注入領域から成るコンタクト領域６３，６４を設け、この他は図７に示されている実施例３の主半導体領域１２ａと実質的に同一に形成したものである。スペーサー層６１は２ＤＥＧ層３３における電子の移動度の低下を抑制する機能を有する。コンタクト領域６３，６４は第１及び第２の主電極１３，１４の接触抵抗の低減に寄与する。主半導体領域１２ｂの中のスペーサー層６１及びキャップ層６２は、半導体スイッチング装置１０ｃの主部分５０ａ、第１及び第２の補助ダイオード部分５１ａ，５２ａの全てに設けられている。
図８の半導体スイッチング装置１０ｃは図７の半導体スイッチング装置１０ｂと同様な作用効果も有する。なお、図２及び図５の主半導体領域１２を図８の主半導体領域１２ｂに変形することができる。
【実施例５】
【００４３】
図９に示す実施例５に従う半導体スイッチング装置１０は、変形された主半導体領域１２ｃを除いて図７と同一に構成されている。図９の主半導体領域１２ｃはＭＥＳＦＥＴ（Metal Semiconductor Filed Effect Transistor）構成の主半導体スイッチング素子が得られるように、例えばノンドープＧａＮから成る第１の半導体層３１ａと、該第１の半導体層３１ａにｎ型不純物（例えばＳｉ）をイオン注入することによって形成されたｎ型ＧａＮから成る第２の半導体層３２ａとから成る。図９の主部分５０ｂ、第１及び第２の補助ダイオード部分５１ｂ、５２ｂは、主半導体領域１２ｃを除いて図７と同様に構成されている。
【００４４】
図９の主半導体領域１２ｃにおける第２の半導体層３２ａはチャネル層即ち電流通路として機能する。主半導体スイッチング素子を構成するショットキー電極から成る第１及び第２のゲート電極１５、１６の電位がソースとして機能する第１の主電極１３又は第２の主電極１４の電位と同一の場合（ノーマリ時）又は閾値よりも高い時において第２の半導体層３２ａの電流通路はオン状態に保たれる。ソースとして機能する第１の主電極１３又は第２の主電極１４に対して第１及び第２のゲート電極１５、１６が負電位又は閾値よりも低い時に、周知の電界効果によって第２の半導体層３２ａの電流通路がオフになる。従って、図９の主半導体スイッチング素子は図３及び図６に示す主半導体スイッチング素子Ｑ１１と同様に動作する。第１及び第２のダイオード形成用電極１７、１８は主半導体領域１２ｃにおける第２の半導体層３２ａにショットキー接触し、図３及び図６に示すショットキーダイオードＤ１１，Ｄ１２と同様に動作する。第１及び第２の補助ダイオード形成用電極５３，５４は主半導体領域１２ｃにおける第２の半導体層３２ａにショットキー接触し、図５及び図６の第１及び第２の補助ダイオード４１，４２と同様に機能する。
図９の半導体スイッチング装置１０ｄの等価回路は図６の半導体スイッチング装置１０ａと実質的に同一であるので、図９の半導体スイッチング装置１０ｄは図５及び図７の半導体スイッチング装置１０ａ、１０ｂと同様な効果を有する。
なお、図２及び図５の主半導体領域１２を図９の主半導体領域１２ｃに変形することができる。
【実施例６】
【００４５】
図１０に示す実施例６に従う半導体スイッチング装置１０ｅは、変形された主半導体領域１２ｄ、第１及び第２のゲート電極１５´、１６´ａ、第１及び第２のダイオード形成用電極１６´，１７´、第１及び第２の補助ダイオード形成用電極５３´、５４´を除いて図９と同一に構成されている。変形された主半導体領域１２ｄは、電流通路として機能するｎ型の第２の半導体層３２ａの中に島状に形成された第１、第２、第３、第４、第５及び第６のｐ型半導体層７１，７２，７３、７４，７５，７６を有する。なお、第１、第２、第３、第４、第５及び第６のｐ型半導体層７１，７２，７３、７４，７５，７６を、ｎ型の第２の半導体層３２ａの中に島状に形成する代わりに、ｎ型の第２の半導体層３２ａの表面を平坦にし、この平坦な表面上に形成することもできる。第１及び第２のｐ型半導体層７１，７２は第１及び第２のゲート電極１５´、１６´の下に配置されている。第３及び第４のｐ型半導体層７３，７４は第１及び第２のダイオード形成用電極１７´，１８´の下に配置されている。第５及び第６のｐ型半導体層７５，７６は第１及び第２の補助ダイオード形成用電極５３´，５４´の下に配置されている。第１及び第２のゲート電極１５´、１６´、第１及び第２のダイオード形成用電極１７´，１８´、並びに第１及び第２の補助ダイオード形成用電極５３´，５４´は第１、第２、第３、第４、第５及び第６のｐ型半導体層７１，７２，７３、７４，７５，７６にそれぞれオーミック接触している。第１及び第２のｐ型半導体層７１，７２は主部分５０ｃに形成されている接合型電界効果トランジスタのゲートとして機能する。第３及び第４のｐ型半導体層７３，７４は、図６の第１及び第２のダイオードＤ１１，Ｄ１２に対応するｐｎ接合ダイオードの形成に使用されている。第５及び第６のｐ型半導体層７５，７６は図６の第１及び第２の補助ダイオード４１，４２に対応するｐｎ接合ダイオードの形成に使用されている。
図１０の半導体スイッチング装置１０ｅの等価回路は図６の半導体スイッチング装置１０ａと実質的に同一であるので、図１０の半導体スイッチング装置１０ｅは図５及び図７の半導体スイッチング装置１０ａ、１０ｂと同様な効果を有する。
なお、図２及び図５の主半導体領域１２を図１０の主半導体領域１２ｄに変形することができる。また、第１、第２、第３、第４、第５及び第６のｐ型半導体層７１，７２，７３、７４，７５，７６から選択された１つ又は任意の複数のみを設けることができる。
【実施例７】
【００４６】
図１１に示す実施例７に従う半導体スイッチング装置１０ｆは、変形された主半導体スイッチング素子を含む主部分５０ｄを除いて図７と同一に構成されている。主部分５０ｄに形成された主半導体スイッチング素子は、第１及び第２のゲート電極１５、１６と主半導体領域１２ａとの間に配置されたゲート絶縁膜８１，８２を除いて図７と同一に構成されている。第１及び第２の絶縁膜８１，８２を伴った主半導体スイッチング素子は、図６の主半導体スイッチング素子Ｑ１１と実質的に同様に動作するので、図１１の実施例７に従う半導体スイッチング装置１０ｆは図５、図７の半導体スイッチング装置１０ａ、１０ｂと同様な効果を有する。なお、図１１の第１及び第２の絶縁膜８１，８２と同様のものを図２、図５、図８、図９の第１及び第２のゲート電極１５、１６の下にも配置することができる。
【実施例８】
【００４７】
図１２に示す実施例８に従う半導体スイッチング装置１０ｇは、変形された主半導体領域１２ｅを除いて図７と同一に構成されている。図１２の主半導体領域１２ｅは第１及び第２のリセス（凹部）９１，９２を有する第２の半導体層３２´を除いて図７の主半導体領域１２ａと同一に構成されている。電子供給層としての第２の半導体層３２´に第１及び第２のリセス（凹部）９１，９２を設けると、第１及び第２のゲート電極１５、１６の直下において第２の半導体層３２´が薄くなり、図１２の主部分５０ｅに形成されている主半導体スイッチング素子（図６に示した主半導体スイッチング素子Ｑ１１に相当するもの）がノーマリオフ特性を示す。ノーマリオフ特性は、第１のゲート電極１５と第１の主電極１３とを同電位とした場合、及び第２のゲート電極１６と第２の主電極１４とを同電位とした場合に、２ＤＥＧ層３３の分断が第１及び第２のゲート電極１５、１６の下に生じ、第１及び第２の主電極１３、１４間がオフ状態になることを意味している。
【００４８】
図１２に示す半導体スイッチング装置１０ｇは、図４（Ａ）（Ｂ）（Ｃ）（Ｄ）に等価的に示す第１〜第４のモードで使用することができる。なお、図１２の実施例の主半導体スイッチング素子はノーマリオフ型であるので、次に説明する第１〜第４のモードは、ノーマリオフ型の主半導体スイッチング素子を含む半導体スイッチング装置１０ｇに関するものである。
【００４９】
図４（Ａ）に示す第１のモードを得る場合には、第１及び第２のゲート電極１５、１６の下に２ＤＥＧ層３３を形成することができるレベルの電圧（例えば正電圧）即ちオン制御電圧（閾値よりも高い電圧）を第１及び第２のゲート制御回路２４，２５から発生させ、これを第１及び第２のゲート電極１５、１６に対して印加して第１及び第２の主電極１３、１４間をオン状態にする。
図４（Ｂ）に示す第２のモードを得る場合には、２ＤＥＧ層３３を遮断するレベルの電圧（例えば零又は負電圧）即ち閾値よりも低い電圧を第１及び第２のゲート制御回路２４，２５から発生させ、これを第１及び第２のゲート電極１５、１６に対して印加して第１及び第２の主電極１３、１４間をオフ状態にする。
図４（Ｃ）に示す第３のモードを得る場合には、第１のゲート電極１５の下に２ＤＥＧ層３３を形成できるレベルの電圧（例えば正電圧）即ちオン制御電圧（閾値よりも高い電圧）を第１のゲート制御回路２４から発生させ、これを第１のゲート電極１５に印加し、また、２ＤＥＧ層３３を遮断するレベルの電圧（零又は負電圧）即ち閾値よりも低い電圧を第２のゲート制御回路２５から発生させ、これを第２のゲート電極１６に印加して第１及び第２の主電極１３、１４間に等価的に図６に示す第２のダイオードＤ１２のみを接続する。
図４（Ｄ）に示す第４のモードを得る場合には、２ＤＥＧ層３３を遮断するレベルの電圧（例えば零又は負電圧）即ち閾値よりも低い電圧を第１のゲート制御回路２４から発生させ、これを第１のゲート電極１５に印加し、また、第２のゲート電極１６の下に２ＤＥＧ層３３を形成できるレベルの電圧（例えば正電圧）即ちオン制御電圧（閾値よりも高い電圧）を第２のゲート制御回路２５から発生させ、これを第２のゲート電極１６に印加して第１及び第２の主電極１３、１４間に等価的に図６に示す第１のダイオードＤ１１のみを接続する。
【００５０】
図１２のノーマリオフ型の主半導体スイッチング素子を含む半導体スイッチング装置１０ｇはリセス９１，９２を除いて図７の半導体スイッチング装置１０ｂと同様に構成されているので、図７の半導体スイッチング装置１０ｂと同様な効果を得ることができる。なお、図１２のノーマリオフ特性のためのリセス９１，９２を図２、図５、図８、図９、図１１、後述する図１３、１５〜１７の半導体スイッチング装置にも適用することができる。
【実施例９】
【００５１】
図１３に示す実施例９に従う半導体スイッチング装置１０ｈは、図５の実施例２に従う半導体スイッチング装置１０ａから第１及び第２のダイオード形成用電極１７，１８を除き、この他は図５と同一に構成したものである。従って、図１３に示す実施例９に従う半導体スイッチング装置１０ｈの等価回路は、図１４に示すように図６から第１及び第２のダイオードＤ１１，Ｄ１２を省いたものになる。
図１３の実施例９に従う半導体スイッチング装置１０ｈは、第１及び第２のダイオード形成用電極１７，１８を有さない。このため、半導体スイッチング装置１０ｈによって図６に示す第１及び第２のダイオードＤ１１，Ｄ１２の効果、即ち図４（Ｃ）（Ｄ）に示す第３及び第４のモードを得ることはできない。しかし、図１３の半導体スイッチング装置１０ｈは図５と同様に第１及び第２のゲート電極１５，１６に基づく効果と第１及び第２の補助ダイオード４１，４２による基板１１の電位の安定化効果とを有する。
【実施例１０】
【００５２】
図１５に示す実施例１０に従う半導体スイッチング装置１０ｉは、図７の実施例３に従う半導体スイッチング装置１０ｂから第１及び第２のダイオード形成用電極１７，１８を除き、この他は図７と同一に構成したものである。図１５の実施例１０に従う半導体スイッチング装置１０ｉは、この主要部５０ｆに第１及び第２のダイオード形成用電極１７，１８を有さない。このため、半導体スイッチング装置１０ｉによって図６に示す第１及び第２のダイオードＤ１１，Ｄ１２の効果、即ち図４（Ｃ）（Ｄ）に示す第３及び第４のモードを得ることはできない。しかし、図１５の半導体スイッチング装置１０ｉは、図７と同様に第１及び第２のゲート電極１５，１６の効果と第１及び第２の補助ダイオード形成用電極５３，５４による基板１１ａの電位の安定化効果とを有する。
なお、図８〜図１２から第１及び第２のダイオード形成用電極１７，１８を省くこともできる。
【実施例１１】
【００５３】
図１６に示す実施例１１に従う半導体スイッチング装置１０ｊは、図５の実施例２に従う半導体スイッチング装置１０ａの第１及び第２の補助ダイオード４１，４２を制御可能な第１及び第２の半導体素子としての第１及び第２の絶縁ゲート型電界効果トランジスタ４１ａ，４２ａに変形し、この他は図５と同一に構成したものである。第１及び第２の絶縁ゲート型電界効果トランジスタ４１ａ，４２ａのソースＳは導体４３，４５と基板電極４０を介して基板１１に接続され、ドレインＤは導体４４，４６を介して第１及び第２の主電極１３，１４に接続されている。また、第１及び第２の絶縁ゲート型電界効果トランジスタ４１ａ，４２ａのゲートＧとソースＳとの間に第１及び第２の半導体素子制御手段としての第１及び第２のゲート制御手段９５，９６がそれぞれ接続されている。第１のゲート制御手段９５は、第１及び第２の主電極１３，１４間に負方向電圧（第２の電圧）が印加された時に第１の絶縁ゲート型電界効果トランジスタ４１ａを導通状態に制御する。第２のゲート制御手段９６は、第１及び第２の主電極１３，１４間に正方向電圧（第１の電圧）が印加された時に第２の絶縁ゲート型電界効果トランジスタ４２ａを導通状態に制御する。この制御を行うために、第１及び第２の主電極１３，１４が第１及び第２のゲート制御手段９５，９６にそれぞれ接続されている。
なお、第１及び第２の絶縁ゲート型電界効果トランジスタ４１ａ、４２ａは、ソース電極がソース領域のみならずボディ領域にも接続された周知の構造を有するので、ソースＳとドレインＤとの間に寄生ダイオード（内蔵ダイオード）を有する。この寄生ダイオードは、図５の第１及び第２の補助ダイオード４１，４２と同様に機能する。従って、図１６の第１及び第２の絶縁ゲート型電界効果トランジスタ４１ａ、４２ａを、等価的にＦＥＴスイッチと寄生ダイオードとの並列回路で示すことができる。寄生ダイオードは一方向の電流を流す特性を有するが、ＦＥＴスイッチは両方向の電流を流す特性を有する。
図１６に示す実施例１１によっても図５に示す実施例２と同様な効果が得られる。
【００５４】
なお、第１及び第２の絶縁ゲート型電界効果トランジスタ４１ａ、４２ａをｎｐｎ又はｐｎｐ接合型トランジスタ等の制御可能な別な半導体素子で構成することもできる。
また、図１３に示す実施例９の半導体スイッチング装置１０ｈの第１及び第２の補助ダイオード４１，４２を図１６の第１及び第２の絶縁ゲート型電界効果トランジスタ４１ａ、４２ａ又はこれと同様な機能を有する制御可能な別な半導体素子に置き換えることができる。また、図１６の半導体スイッチング装置１０ｊから第１及び第２のダイオード電極１７，１８を省くことができる。
また、図１６の主半導体領域１２を図８に示す主半導体領域１２ｂ、図９に示す主半導体領域１２ｃ、図１０に示す主半導体領域１２ｄ、図１２に示す主半導体領域１２ｅに置き換えることができる。
また、図１６のゲート電極１５，１６と主半導体領域１２との間に図１１のゲート絶縁膜８１，８２に相当するものを配置することができる。
【実施例１２】
【００５５】
図１７に示す実施例１２に従う半導体スイッチング装置１０ｋは、図７に示す実施例３に従う半導体スイッチング装置１０ｂにおける第１及び第２の補助ダイオード部分５１，５２を第１及び第２の補助スイッチング素子部分５１´，５２´に変形し、この他は図７と同一に構成したものである。第１及び第２の補助スイッチング素子部分５１´，５２´は、図１６の第１及び第２の絶縁ゲート型電界効果トランジスタ４１ａ、４２ａと同様な機能を有する第１及び第２の補助電界効果トランジスタ（ＦＥＴ）を構成している。
【００５６】
第１の補助スイッチング素子部分５１´に、第１の補助スイッチング素子（ＦＥＴ）を構成するための第３の主電極５３ａと第３のゲート電極９３とが設けられている。第３の主電極５３ａは第１の補助スイッチング素子のドレイン電極として機能するものであり、第１の主電極１３を基準にして第３のゲート電極１５と反対側に配置され、主半導体領域１２ａにオーミック接触している。第３のゲート電極９３は第１の主電極１３と第３の主電極５３ａとの間の電流通路即ち２ＤＥＧ層３３を制御するためのゲート手段であって、第１の主電極１３と第３の主電極５３ａとの間に配置され、主半導体領域１２ａにショットキー接触している。第１及び第２の主電極１３，１４間に正方向電圧（第１の電圧）が印加された時に第１の主電極１３と第３の主電極５３ａとの間の電流通路を非導通状態に制御し、第１及び第２の主電極１３，１４間に負方向電圧（第２の電圧）が印加された時に第１の主電極１３と第３の主電極５３ａとの間の電流通路を導通状態に制御するために、第１のゲート制御手段９５ａが第１の主電極１３と第３のゲート電極９３との間に接続されている。第１のゲート制御手段９５ａは図１６の第１のゲート制御手段９５と同様に第１及び第２の主電極１３，１４にも接続され、図１６の第１のゲート制御手段９５と同様に機能する。
第３の主電極５３ａは導体５８と電極５６を介して基板１１ａに接続されている。第４の主電極５４ａは導体５７と電極５５を介して基板１１ａに接続されている。第１の主電極１３は主スイッチング素子の主電極部分１３ａと第１の補助スイッチング素子のドレイン電極部分１３ｂとを有する。主半導体領域１２ａと第３の主電極５３ａと第３のゲート電極９３とドレイン電極部分１３ｂとによって第１の補助ＦＥＴが構成されている。
【００５７】
第２の補助スイッチング素子部分５２´に、第２の補助スイッチング素子（ＦＥＴ）を構成するための第４の主電極５４ａと第４のゲート電極９４とが設けられている。第４の主電極５４ａは第２の補助スイッチング素子のソース電極として機能するものであり、第２の主電極１４を基準にして第２のゲート電極１６と反対側に配置され、主半導体領域１２ａにオーミック接触している。第４のゲート電極９４は第２の主電極１４と第４の主電極５４ａとの間の電流通路即ち２ＤＥＧ層３３を制御するためのゲート手段であって、第２の主電極１４と第４の主電極５４ａとの間に配置され、主半導体領域１２ａにショットキー接触している。
第１及び第２の主電極１３，１４間に正方向電圧（第１の電圧）が印加された時に第２の主電極１４と第４の主電極５４ａとの間の電流通路を導通状態に制御し、第１及び第２の主電極１３，１４間に負方向電圧（第２の電圧）が印加された時に第３の主電極１４と第４の主電極５４ａとの間の電流通路を非導通状態に制御するために、第２のゲート制御手段９６ａが第２の主電極１４と第４のゲート電極９４との間に接続されている。第２のゲート制御手段９６ａは図１６の第２のゲート制御手段９６と同様に第１及び第２の主電極１３，１４にも接続され、図１６の第２のゲート制御手段９６と同様に機能する。
第４の主電極５４ａは導体５８と電極５６を介して基板１１ａに接続されている。第２の主電極１４は主スイッチング素子の主電極部分１４ａと第２の補助スイッチング素子のドレイン電極部分１４bとを有する。主半導体領域１２ａと第４の主電極５４ａと第４のゲート電極９４とドレイン電極部分１４ｂとによって第２の補助FETが構成されている。
【００５８】
図１７の第１及び第２の補助スイッチング素子部分５１´，５２´の第１及び第２の補助FETは、図７の第１及び第２の補助ダイオード部分５１，５２の第１及び第２の補助ダイオードと同様な機能を有するので、図１７の実施例１２に従う半導体スイッチング装置１０ｋよっても図７に示す実施例３と同様な効果を得ることができる。
【００５９】
なお、図１７の第１及び第２の補助スイッチング素子部分５１´，５２´のFETの代わりにｎｐｎ又はｐｎｐ接合型トランジスタ等の別な制御可能な半導体素子を設けることができる。
また、第１及び第２の主電極１３、１４のドレイン電極部分１３b、１４bを主スイッチング素子の主電極部分１３ａ、１４ａから離間して設け、ドレイン電極部分１３b、１４bと主電極部分１３ａ、１４ａとを導体又は２DEG層３３で電気的に接続することができる。
また、図１７の主半導体領域１２ａを図８に示す主半導体領域１２ｂ、図９に示す主半導体領域１２ｃ、図１０に示す主半導体領域１２ｄ、図１２に示す主半導体領域１２ｅに置き換えることができる。また、図１７のゲート電極１５，１６，９３，９４と主半導体領域１２ａとの間に図１１のゲート絶縁膜８１，８２に相当するものを配置することができる。
また、図１７の半導体スイッチング装置１０ｋから第１及び第２のダイオード形成用電極１７，１８を省くことができる。
【００６０】
本発明は上述の実施例に限定されるものではなく、例えば次の変形が可能なものである。
（１）  主半導体領域１２〜１２ｅをＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ、ＡｌＮ、ＩｎＡｌＮ等の窒化物半導体、又はＡｌＰ、ＧａＰ、ＡｌＩｎＰ、ＧａＩｎＰ、ＡｌＧａＰ、ＡｌＧａＡｓ、ＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＩｎＰ、ＩｎＮ、ＧａＡｓＰ等の３−５族化合物半導体、又はＺｎＯ等の２−６族化合物半導体、又は更に別の化合物半導体で形成することができる。
（２）実施例１〜４、及び７〜１２のＨＥＭＴ構成の主半導体領域１２、１２ａ、１２ｂ，１２ｅの第２の半導体層３２，３２´をｐ型半導体から成る正孔供給層に置き換えることができる。この場合には、２ＤＥＧ層３３に対応する領域に２次元キャリアガス層として２次元正孔ガス層が生じる。また、図９の実施例５のｎ型の第２の半導体層３２ａをｐ型半導体層に変形することもできる。また、図１０の実施例６のｎ型の第２の半導体層３２ａをｐ型半導体層に変形し、ｐ型半導体層７１〜７６をｎ型半導体層に変形することができる。
（３）主半導体領域１２〜１２ｅの第１及び第２の主電極１３，１４の下に凹部を設け、この凹部に第１及び第２の主電極１３，１４を設けることができる。また、第１及び第２のダイオード形成用電極１７，１８と第１及び第２の補助ダイオード形成用電極５３，５４との一方又は両方の下に凹部を設けることができる。
（４）実施例８においてリセス９１，９２によってノーマリオフ特性を得る代わりに、周知の別な方法でノーマリオフ特性を得ることもできる。
（５）図１０以外の実施例において、第１及び第２のダイオード形成用電極１７，１８と第１及び第２の補助ダイオード形成用電極５３，５４に基づく第１及び第２のダイオード並びに第１及び第２の補助ダイオードを、ｐｎ接合ダイオードに変形することができる。
（６）図５及び図１３の第１及び第２の補助ダイオード４１，４２の代りに、例えばｎｐｎ型トランジスタのベースとソースとの間を短絡し、ベースとコレクタと間のｐｎ接合を使用することもできる。要するに、第１及び第２の補助ダイオード４１，４２をこれと等価に機能する別の半導体スイッチング素子に置き換えることができる。
【図面の簡単な説明】
【００６１】
【図１】従来の半導体スイッチング装置を示す回路である。
【図２】本発明の実施例１に従う半導体スイッチング装置を示す断面図である。
【図３】ゲート制御回路と電気回路を伴った図２の半導体スイッチング装置の等価回路図である。
【図４】図２の半導体スイッチング装置の動作モードを示す等価回路図である。
【図５】本発明の実施例２に従う半導体スイッチング装置を示す断面図である。
【図６】ゲート制御回路を伴った図５の半導体スイッチング装置の等価回路図である。
【図７】本発明の実施例３に従う半導体スイッチング装置双方向スイッチを示す断面図である。
【図８】本発明の実施例４に従う半導体スイッチング装置を示す断面図である。
【図９】本発明の実施例５に従う半導体スイッチング装置を示す断面図である。
【図１０】本発明の実施例６に従う半導体スイッチング装置を示す断面図である。
【図１１】本発明の実施例７に従う半導体スイッチング装置を示す断面図である。
【図１２】本発明の実施例８に従う半導体スイッチング装置を示す断面図である。
【図１３】本発明の実施例９に従う半導体スイッチング装置を示す断面図である。
【図１４】図１３の半導体スイッチング装置の等価回路図である。
【図１５】本発明の実施例１０に従う半導体スイッチング装置を示す断面図である。
【図１６】本発明の実施例１１に従う半導体スイッチング装置を示す断面図である。
【図１７】本発明の実施例１２に従う半導体スイッチング装置を示す断面図である。
【符号の説明】
【００６２】
１２            主半導体領域
１３，１４      第１及び第２の主電極
１５，１６      第１及び第２の  ゲート電極
１７，１８      第１及び第２のダイオード形成用電極
５３，５４      第１及び第２の補助ダイオード形成用電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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