(57)【特許請求の範囲】
【請求項１】
電力グリッドのＡＣ電圧から少なくとも１つのＤＣ電圧を生成する電源ユニットのための回路配置であって、
前記電源ユニットの負荷電流をスイッチングするスイッチング素子と、
前記スイッチング素子に直列に接続され、前記スイッチング素子がオンする場合に電流サージを制限する電流制限素子と、
前記スイッチング素子及び前記電流制限素子と並列に接続され、前記負荷電流を保つ双安定の第１リレーと、
前記電力グリッドから前記電源ユニットへ流れる負荷電流がない第１動作状態と、ＤＣ電圧を生成する負荷電流が前記電力グリッドから前記電源ユニットへ流れる第２動作状態との間で、前記電源ユニットを切り替える制御回路と、
前記電力グリッドにおける障害の発生を認識する回路と、
前記障害の発生を認識する回路が前記電力グリッドにおける障害の発生を認識した場合に、前記双安定の第１リレーをオフにするように前記双安定の第１リレーを制御する役割を有する補助リレー電圧を供給する回路と、
を有し、
前記制御回路は、前記第１動作状態から前記第２動作状態への前記電源ユニットの切り替え動作プロセスの間の第１の時間期間の開始時に前記スイッチング素子をオンし、前記スイッチング素子のオンの後であって前記第１の時間期間の継続中の時点において、前記双安定の第１リレーをオンし、前記第１の時間期間の終了時に前記スイッチング素子をオフするようセットアップされ、
前記制御回路は、前記第２動作状態から前記第１動作状態への前記電源ユニットの切り替え動作プロセスの間の第２の時間期間の開始時に前記スイッチング素子をオンにし、前記スイッチング素子のオンの後であって前記第２の時間期間の継続中の時点において、前記双安定の第１リレーをオフにし、前記第２の時間期間の終了時に前記スイッチング素子をオフにするようセットアップされる、回路配置。
【請求項２】
第１スイッチング段及び第２スイッチング段を有し、
前記第１スイッチング段は、当該第１スイッチング段に給電するエネルギ蓄積デバイスと、操作素子とを有し、該操作素子が作動する場合に第１制御信号を生成するようセットアップされ、
前記第２スイッチング段は前記第１スイッチング段に結合され、前記スイッチング素子を制御する第２制御信号を生成する増幅器素子を有する、
ことを特徴とする請求項１に記載の回路配置。
【請求項３】
前記スイッチング素子は第２リレーを有し、前記第２スイッチング段は、前記電力グリッドから得られる動作電圧を前記第２リレーに供給する供給回路を有する、
ことを特徴とする請求項２に記載の回路配置。
【請求項４】
前記スイッチング素子は半導体スイッチング素子、特に、サイリスタ又はシミスタである、
ことを特徴とする請求項１に記載の回路配置。
【請求項５】
前記電源ユニットが駆動すべき装置に少なくとも１つの動作電圧を供給するメイン電源ユニットと、
前記駆動すべき装置に補助電圧を供給する補助電源ユニットと
を有し、
前記メイン電源ユニット及び前記補助電源ユニットは、前記第１動作状態で前記スイッチング素子及び前記第１リレーによって前記電力グリッドから切り離され、前記第２動作状態で、前記メイン電源ユニット及び／又は前記補助電源ユニットは、前記スイッチング素子及び／又は前記第１リレーによって前記電力グリッドへ結合される、
ことを特徴とする請求項１に記載の回路配置。
【請求項６】
前記第１動作状態から前記第２動作状態への前記少なくとも１つの電源ユニットの切り替えにおいて、前記補助電源ユニットは前記駆動すべき装置がスリープ・モード又は待機モードにあるときに作動し、前記メイン電源ユニットは前記駆動すべき装置の通常動作中に作動する、
ことを特徴とする請求項５に記載の回路配置。
【請求項７】
前記制御回路は、前記スイッチング素子及び前記第１リレーを制御するマイクロプロセッサを含む集積回路を有する、
ことを特徴とする請求項１に記載の回路配置。
【請求項８】
前記集積回路は、前記電源ユニットによって生成される前記少なくとも１つのＤＣ電圧及び前記電力グリッドの前記ＡＣ電圧をモニタするようセットアップされる、
ことを特徴とする請求項７に記載の回路配置。
【請求項９】
前記制御回路は変圧器を有し、前記集積回路は、前記スイッチング素子をトリガする少なくとも１つのパルス制御信号を生成し、該パルス制御信号は前記変圧器を介して送信される、
ことを特徴とする請求項７に記載の回路配置。
【請求項１０】
前記制御回路は、前記スイッチング素子を駆動するフライバックコンバータ回路を有し、前記集積回路は前記フライバックコンバータ回路を制御する、
ことを特徴とする請求項９に記載の回路配置。
【請求項１１】
前記制御回路は前記第２動作状態から前記第１動作状態へ前記電源ユニットを切り替え、前記第２動作状態から前記第１動作状態への前記電源ユニットの切り替えの間の第２の時間期間に前記スイッチング素子をオンし、前記第２の時間期間の間前記双安定の第１リレーをオフし、前記第２の時間期間の終了時に前記スイッチング素子をオフするようセットアップされる、
ことを特徴とする請求項１に記載の回路配置。
【請求項１２】
前記制御回路は、前記電力グリッドの前記ＡＣ電圧をモニタし、前記電力グリッドに不具合が認められると前記電源ユニットを前記第２動作状態から前記第１動作状態へ切り替えるようセットアップされる、
ことを特徴とする請求項１１に記載の回路配置。
【請求項１３】
請求項１乃至１２のうちいずれか一項に記載の回路配置を備えるコンピュータ電源ユニット。
【請求項１４】
電力グリッドのＡＣ電圧から少なくとも１つのＤＣ電圧を生成する電源ユニットのスイッチング方法であって、
前記電力グリッドから前記電源ユニットへ流れる負荷電流がない電源供給オフ状態と、ＤＣ電圧を生成する負荷電流が前記電力グリッドから前記電源ユニットへ流れる電源供給オン状態との間で前記電源ユニットを切り替える間、制御回路によって、
第１の時間期間の開始時に、電流制限素子に直列に接続されているスイッチング素子をオンして、前記電源ユニットの負荷電流をスイッチングする段階と、
前記第１の時間期間の継続中の時点において、前記スイッチング素子及び前記電流制限素子と並列に接続されている双安定の第１リレーをオンして、前記負荷電流を保つ段階と、
前記第１の時間期間の終了時に前記スイッチング素子をオフする段階と、
が実行され、
前記第２動作状態から前記第１動作状態への前記電源ユニットの切り替えの間、前記制御回路によって、
第２の時間期間の開始時に前記スイッチング素子をオンにする段階と、
前記第２の時間期間の継続中の時点において、前記第１リレーをオフにする段階と、
前記第２の時間期間の終了時に前記スイッチング素子をオフにする段階と
が実行され、前記電力グリッドにおける障害の発生を認識する回路によって、前記電力グリッドにおける障害の発生を認識した場合、前記双安定の第１リレーをオフにする役割を有する補助リレー電圧が前記双安定の第１リレーに供給され、前記双安定の第１リレーはオフにされることを特徴とする、方法。
【請求項１５】
前記制御回路は、前記第２動作状態で前記電力グリッドの前記ＡＣ電圧をモニタし、前記電力グリッドの不具合が認められると前記第２動作状態から前記第１動作状態へ前記電源ユニットを切り替えるようセットアップされる、
ことを特徴とする請求項１４に記載の方法。
【請求項１６】
前記制御回路は、前記電力グリッドの不具合が認められて、前記電源ユニットが前記第１動作状態に切り替えられた後の所定時間期間後に、前記第１動作状態から前記第２動作状態へ前記電源ユニットを切り替えようとする、
ことを特徴とする請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力グリッドのＡＣ電圧から少なくとも１つのＤＣ電圧を生成する電源ユニットのための回路配置に係る。本発明は、更に、このような電源ユニットのための制御回路、このような回路配置を有するコンピュータ電源ユニット、及び電力グリッドのＡＣ電圧からＤＣ電圧を生成するよう電源ユニットをスイッチングする方法に係る。
【背景技術】
【０００２】
電力グリッドのＡＣ電圧（一般にライン電圧）から少なくとも１つのＤＣ電圧を生成する電源ユニットが幅広く知られている。特に、電気通信及びコンシューマエレクトロニクスでは、ますます多くのデバイスが、２３０Ｖの典型的なグリッド電圧から１から１２Ｖの範囲の整流された低電圧を生成するために、このような電源ユニットを必要としている。また、用いられる電源ユニットは、異なった、部分的に相反する要件を満足しなければならない。
【０００３】
最初に、電源ユニットは、電気的に、すなわち、機械的なネットワークスイッチを作動させることなく、オン及びオフを切替え可能であるべきである。これは、とりわけ、デバイス筐体内で高電圧に対応した比較的高価な電力スイッチ並びに高価なケーブル布線及び電磁シールドを用いることなく行うことが可能であるという利点を伴う。更に、このようなデバイスは、タイマ又は他の電子コントローラを介してオンに切り替えられ得る。
【０００４】
第２に、電源ユニット及びそれに接続されているデバイスは、エネルギの不必要な消費を回避するよう停止又はスタンバイ状態で電力グリッドから可能な限り少ない電力しか消費すべきでない。目下利用可能なデバイスは、一般に、所謂スタンバイモードで数ワットの電力を消費する。これは、電力発生のために温室効果ガスの不必要な放出をもたらす。
【０００５】
第３に、電源ユニットの効率は可能な限り高くなければならず、それから供給されるノイズ電力は可能な限り小さくなければならない。この目的のために、電源ユニットは、管理機関及び電力グリッドのオペレータのますます厳しい要求を満たさなければならない。
【０００６】
力率を補正するための上流のネットワークフィルタ及び回路を備えるスイッチング電源ユニットは、一般に、比較的大きく且つ急変する負荷に給電するために用いられる。制御信号のデューティファクタ又はクロック周波数は、一般に、負荷を制御するために用いられる。このような回路の欠点は、特に所謂スタンバイモードで（極めて低い出力を伴う動作モード）で、それらが比較的高い電力損失を有する点である。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、特に適切に上記の要求を満たす回路配置について記載する問題に基づく。具体的に、オフ状態での電力グリッドからの電力消費が最小限であるような回路配置ための制御回路が記載されるべきである。少なくとも１つの動作状態で、当該回路配置は、電力グリッドから全く電気エネルギを消費すべきでない。
【課題を解決するための手段】
【０００８】
本発明の第１の側面に従って、電力グリッドのＡＣ電圧から少なくとも１つのＤＣ電圧を生成するよう電源ユニットのための回路配置が記載される。当該回路配置は、前記電源ユニットの負荷電流をスイッチングするスイッチング素子と、前記スイッチング素子に直列に接続され、前記スイッチング素子がオンする場合に電流サージを制限する電流制限素子と、前記スイッチング素子及び前記電流制限素子と並列に接続され、前記負荷電流を保つ双安定の第１リレーと、前記電力グリッドから前記電源ユニットへ流れる負荷電流がない第１動作状態から、ＤＣ電圧を生成する負荷電流が前記電力グリッドから前記電源ユニットへ流れる第２動作状態へ前記電源ユニットを切り替える制御回路とを有し、該制御回路は、前記第１動作状態から前記第２動作状態への前記電源ユニットの切り替えの間の第１の時間期間に前記スイッチング素子をオンして、前記第１の時間期間の間前記双安定リレーをオンし、前記第１の時間期間の終了時に前記スイッチング素子をオフするようセットアップされる。
【０００９】
このような回路配置は、とりわけ、前記電源ユニットのスイッチングオンの間の電流ピークが前記電流制限素子によって回避されるという利点を有する。同時に、前記電流制限素子によって引き起こされる電力損失は、前記電源ユニットの通常動作で起こらない。前記双安定リレーは、スイッチング処理の間のみ電気エネルギを必要とし、オン状態又はオフ状態では電力損失を引き起こさない。前記負荷電流を保つためのこのような双安定リレーは電位のない状態でのみスイッチングされるから、それはスイッチングの間高電圧ピークに耐える能力を有する必要はない。
【００１０】
有利な構成に従って、当該回路配置は、第１スイッチング段及び該第１スイッチング段に結合される第２スイッチング段を有し、前記第１スイッチング段は、当該第１スイッチング段に給電するエネルギ蓄積デバイスと、操作素子とを有し、該操作素子が作動する場合に第１制御信号を生成するようセットアップされ、前記第２スイッチング段は、前記スイッチング素子を制御する第２制御信号を生成する増幅器素子を有する。
【００１１】
２段回路配置を用いることで、前記エネルギ蓄積デバイスでの負荷は低減され得、それにより、電子デバイスで既に使用されている従来のエネルギ蓄積デバイス（例えば、所謂ＣＭＯＳバッテリ）が、バッテリの早すぎる放電の危険性を伴うことなく、前記電源ユニットをオンに切り替えるために使用され得る。
【００１２】
有利な構成に従って、前記スイッチング素子は第２リレーを有し、前記第２スイッチング段は、前記電力グリッドから得られる動作電圧を前記第２リレーに供給する供給回路を有する。前記電力グリッドから得られる動作電圧を前記第２リレーに供給する付加的な供給回路を用いることで、当該回路配置に設けられるエネルギ蓄積デバイスでの負荷は更に低減され得る。
【００１３】
更なる有利な構成に従って、前記スイッチング素子は半導体スイッチング素子、特に、サイリスタ又はシミスタ（symistor）を有する。前記制御回路のエネルギ消費は、半導体スイッチング素子を用いることで更に低減され得る。その場合、前記第２スイッチング段に給電する供給回路は省かれてよい。
【００１４】
更なる有利な構成に従って、前記制御回路は集積回路、特に、前記スイッチング素子及び前記第１リレーを制御するマイクロプロセッサを有する。他の有利な構成で、前記集積回路は、前記少なくとも１つのＤＣ電圧及び前記電力グリッドの前記ＡＣ電圧をモニタするようセットアップされる。
【００１５】
当該回路配置を制御しモニタするための集積回路、特にマイクロプロセッサの使用は、当該回路配置の特に柔軟で且つ効率的な制御を可能にする。
【００１６】
更なる有利な構成に従って、前記制御回路は前記第２動作状態から前記第１動作状態へ前記電源ユニットを切り替え、その場合に、前記制御回路は、前記第２動作状態から前記第１動作状態への前記電源ユニットの切り替えの間の第２の時間期間に前記スイッチング素子をオンし、前記第２の時間期間の間前記双安定の第１リレーをオフし、前記第２の時間期間の終了時に前記スイッチング素子をオフするようセットアップされる。前記双安定リレーのスイッチングオフの間前記スイッチング素子を切り替えることで、前記電源ユニットがオフに切り替えられている間でさえ、電圧ピークが阻止される。
【００１７】
本発明の第２の側面に従って、電源ユニットを、電力グリッドから前記電源ユニットへ流れる負荷電流がない第１動作状態から、ＤＣ電圧を生成する負荷電流が前記電力グリッドから前記電源ユニットへ流れる第２動作状態に切り替える制御回路が記載される。
【００１８】
当該制御回路は、第１スイッチング段及び該第１スイッチング段へ結合される第２スイッチング段を有し、前記第１スイッチング段は作動素子を有し、前記第１動作状態で前記作動素子をモニタし、該作動素子からの作動信号を認識すると、第１制御信号を生成するようセットアップされ、前記第２スイッチング段は、第２制御信号によりリレーを制御する少なくとも１つの増幅器素子と、前記電力グリッドから得られる供給電圧を当該第２スイッチング段に供給する供給回路とを有し、前記第１制御信号が受信される場合に前記電源ユニットの負荷電流を切り替えるように前記リレーに前記供給電圧を供給するようセットアップされる。
【００１９】
このような制御回路は、前記電力グリッドからのエネルギ消費が前記第１動作状態で回避され又は少なくとも最小限にされ得るという利点を有し、前記第１動作状態から前記第２動作状態への前記電源ユニットの切り替えの間のエネルギ蓄積デバイスからのエネルギ消費も同様に最小限にされる。
【００２０】
有利な構成に従って、前記第１スイッチング段は、第１制御信号として少なくとも１つの電圧パルスを生成し、該少なくとも１つの電圧パルスを前記第２スイッチング段に送り、前記第２スイッチング段は、前記電圧パルスを受け取った場合にのみ前記供給回路をアクティブにする。前記第２スイッチング段をアクティブにするエネルギが前記第１スイッチング段からの電圧パルスの送信によって供給されるこのような回路は、前記第１動作状態で前記電力グリッドから全く電気エネルギを引き込まない。
【００２１】
上記の回路配置及び制御回路は、特に、コンピュータ電源ユニットへの組み込みに適している。
【００２２】
本発明の第３の側面に従って、電力グリッドのＡＣ電圧から少なくとも１つのＤＣ電圧を生成する電源ユニットのスイッチング方法であって、第１動作状態から第２動作状態への前記電源ユニットの切り替えの間、前記制御回路によって、第１の時間期間の開始時に、電流制限素子に直列に接続されている回路素子をオンして、前記電源ユニットの負荷電流をスイッチングする段階と、前記第１の時間期間の間、前記スイッチング素子及び前記電流制限素子と並列に接続されている双安定の第１リレーをオンして、前記負荷電流を保つ段階と、前記第１の時間期間の終了時に前記スイッチング素子をオフする段階とが実行される方法が記載される。
【００２３】
上記の段階によって、前記第１動作状態での前記電力グリッドからのエネルギ消費は回避され又は最小限にされ、前記第２動作状態での電力損失は最小限にされ、前記第１動作状態から前記第２動作状態への切り替えの間の干渉は制限される。
【００２４】
本発明の更なる側面に従って、コンピュータシステムが前記電力グリッドから全く電力を引き込まないエネルギ節約モードを提供するための、前記コンピュータシステムでの上記方法の使用が開示される。
【００２５】
本発明の更なる詳細及び利点は、従属請求項及び以下の記載で開示される。本発明は、実施例を参照して図面により以下で詳細に説明される。
【図面の簡単な説明】
【００２６】
【図１】電源ユニットのための回路配置の略図を示す。
【図２Ａ】図１に係る回路配置をオンするフローチャートを示す。
【図２Ｂ】図１に係る回路配置をオフするフローチャートを示す。
【図３】電力入力回路の第１の構成を示す。
【図４】図３に係る電力入力回路のための第１の制御回路を示す。
【図５】図３に係る電力入力回路のための第２の制御回路を示す。
【図６】図３に係る電力入力回路のための第３の制御回路を示す。
【図７】図３に係る電力入力回路のための第４の制御回路を示す。
【図８】第２の電力入力回路を示す。
【図９】図８に係る電力入力回路のための制御回路を示す。
【図１０】第３の電力入力回路を示す。
【図１１】第４の電力入力回路を示す。
【図１２】図１０又は図１１に係る電力入力回路のための制御回路を示す。
【図１３】第５の電力入力回路を示す。
【図１４】従来の電力入力回路を示す。
【発明を実施するための形態】
【００２７】
実施例に従う本発明の詳述が図１乃至１３を参照して詳細に説明される前に、従来の電力入力回路が図１４を参照して最初に記載される。
【００２８】
図１４は、コンピュータ電源ユニットの電力入力回路のための大幅に簡略化された回路図を示す。１次電圧を２次電圧に変換する実際の電源ユニット（例えば、スイッチング電源又はスイッチングコンバータ）は、図１４に表されていない。このような電源ユニットは、図１４の右側で保持キャパシタＣ１に並列に接続される。
【００２９】
図１４に係る回路配置は、一次側、すなわち、図１４の左側で、ＡＣ電力グリッドに接続される。位相接続Ｌｉｎｅは、スイッチＳｗを介してネットワークフィルタに結合されている。ネットワークフィルタは、誘導素子Ｌ１、Ｌ２と、容量素子Ｃｘ１、Ｃｘ２、Ｃｙ１〜Ｃｙ４と、抵抗素子Ｒｄｉｓとを有する。ネットワークフィルタは、電源ユニットによって引き起こされる干渉が電力グリッドに戻されないことを確かにする。
【００３０】
ネットワークフィルタの下流には、ブリッジ回路ＢＤ１が配置されている。ブリッジ回路ＢＤ１は、ノードＡＣ１及びＡＣ２にある一次側ＡＣ電圧からノード＋及び−でパルスＤＣ電圧を生成する４つのダイオードを有する。図示される実施例におけるブリッジ回路ＢＤ１は所謂グレーツ（Graetz）ブリッジである。
【００３１】
ブリッジ回路ＢＤ１の正出力＋は、ＮＴＣサーミスタＲｎｔｃを介して保持キャパシタＣ１に接続されている。ＮＴＣサーミスタＲｎｔｃは、電力グリッドへのネットワーク入力部の接続の間、すなわち、スイッチＳｗの閉成の間、電流サージを阻止する。コンピュータの動作中にＮＴＣサーミスタＲｎｔｃで生ずる電圧降下を回避するために、リレーＲｅｌ１がＮＴＣサーミスタＲｎｔｃに並列に接続されている。リレーＲｅｌ１は、制御端子Ａ及びＢ、ひいてはＮＴＣサーミスタＲｎｔｃへ例えば１２Ｖの制御電圧を印加することでオンされる単安定（monostable）リレーである。記載される実施例で、リレーＲｅｌ１は、実際の電源ユニットが動作を始めると直ぐに２次ＤＣ電圧を手に入れ、すなわち、生成し、電源ユニットが止められると直ぐに外れる。オン状態で、リレーＲｅｌ１は約１００から３００ｍＷの電力を消費する。
【００３２】
更に、スイッチ可能なモニタ出力が図１４に示されている。スイッチ可能なモニタ出力は、第２の単安定リレーＲｅｌ２によって制御される。第２のリレーＲｅｌ２は、同様に、電源ユニットの動作中に制御端子Ａ及びＢの間に１２Ｖの電圧を供給される。この状態で、リレーＲｅｌ２は、電力グリッド入力電圧Ｌｉｎｅをスイッチ出力Ｍｏｎｉｔｏｒに接続する。さもなければ、すなわち、コンピュータ電源ユニットが動作していない場合、リレーＲｅｌ２は電力グリッドからスイッチ出力Ｍｏｎｉｔｏｒを切り離す。それにより、コンピュータ電源ユニットのオフ状態での接続モニタの電力消費は防がれる。同様に、リレーＲｅｌ２はオン状態では常にエネルギを消費する。
【００３３】
回路配置に接続されるコンピュータシステムの有効性は、図１４に係る回路における２つの単安定リレーＲｅｌ１及びＲｅｌ２によって改善される。第１に、第１のリレーＲｅｌ１は、動作中のＮＴＣサーミスタＲｎｔｃでの不要な電力損失を防ぐ。第２に、第２のリレーＲｅｌ２は、コンピュータが止められている場合にモニタが電力グリッドから全く電力を引き込まないことを確かにする。それでもなお、回路配置の一部は電力グリッドに接続されたままであり、従って、オフ状態でさえ電気エネルギを消費する。特に、ネットワーク入力フィルタは、リレーＲｅｌ１及びＲｅｌ２のオフ状態でさえ、電力グリッドから少量の電力及び付加的な無効電力を消費する。更に、実際の電源ユニットはＮＴＣサーミスタＲｎｔｃを介して電力入力Ｌｉｎｅに接続されたままである。最終的に、動作における電源ユニットの有効性は、リレーＲｅｌ１及びＲｅｌ２の制御コイルが動作電圧を供給されなければならないという事実によって減じられる。
【００３４】
図１は、本発明の一実施形態に係る回路配置１の略図を示す。
【００３５】
回路配置１は、電力グリッド２、特にＡＣ電力グリッドに接続されている。図示される実施形態で、電力グリッド２は、位相端子Ｌ及び中性線Ｎを有する単相交流電力グリッドである。位相端子Ｌは、スイッチング素子３、例えば、単安定リレー又は半導体スイッチング素子に接続されている。電流制限素子４、例えばＮＴＣサーミスタは、スイッチング素子３の下流に配置されている。スイッチング素子３及び電流制限素子４は直列に接続され、スイッチング素子３がオンされるときに電力グリッド２からのＡＣ電圧をフィルタ回路５に供給する。双安定（bistable）リレー６はスイッチング素子３及び電流制限素子４と並列に配置されている。双安定リレー６はスイッチング素子３及び電流制限素子４を橋絡することができる。
【００３６】
フィルタ回路５は、ネットワークフィルタ７と、力率補正回路８と、ブリッジ整流器９とを有する。これらのコンポーネントは、先行技術で知られているタイプの回路であり、従って、これ以上は説明される必要がない。
【００３７】
回路配置１は、更に、制御回路１０を有する。制御回路１０は、スイッチング素子３及び双安定リレー６を制御する働きをする。このために、制御回路１０は、図示される実施形態で、エネルギ蓄積デバイス１１（例えば、バッテリセル）と、操作素子１２（例えば、デバイス正面に配置される押しボタン）と、増幅器回路１３とを有する。操作ボタン１２が作動すると、エネルギ蓄積デバイス１１からの電圧は電力増幅器１３に接続される。双安定リレー６が切り替えられる場合にエネルギ蓄積デバイス１１に余計な負荷をかけないように、本発明の任意の改良において、増幅器回路１３は電力グリッド２から動作エネルギを直接に供給される。
【００３８】
スイッチング素子３、双安定リレー６及び増幅器回路１３は、ネットワーク入力部に直接には如何なる容量性部品又は誘導性部品も有さないので、オフ状態で電力グリッド２から全く有効電力又は無効電力を消費しない。それでもなお、回路配置１に接続される電源ユニットは、制御回路１０を介して操作素子１２によってオンされ得る。図示される回路配置では、後述されるように、干渉インパルスは起こらず、それにより、一次側のネットワークフィルタを用いることなく行うことが可能である。
【００３９】
制御回路１０の動作モードは、図２Ａ及び図２Ｂを参照してより詳細に記載される。図２Ａは、電源ユニット５をオンする方法２０を示し、図２Ｂは、電源ユニット５をオフする方法２５を示す。
【００４０】
図２Ａに係る方法２０は、スイッチング素子３が制御回路１０によってオンされる第１の段階２１を有する。例えば、増幅器回路１３は、操作素子１２が閉じられたと分かると、５００ｍｓの存続期間を有したスイッチングパルスを生成する。５００ｍｓの時間期間に、スイッチング電圧はスイッチング素子３の制御端子に印加される。この時間期間の間、フィルタ回路５及び下流の電源ユニットは、電流制限素子４を介して電力グリッド２からの負荷電流を供給される。電流制限素子４は、電流フローの急変（abrupt）を防いで、電源ユニット５による電力グリッド２との干渉を防ぐ。
【００４１】
更なる段階２２で、双安定リレー６がオンされる。例えば、増幅器回路１３は、双安定リレー６を閉じるために第１の向きで磁界を生成するよう、例えば２０ｍｓの存続期間を有した第１のスイッチングパルスを生成する。スイッチング素子３はこの時点で既に閉じられているので、双安定リレー６のスイッチング処理は、電流制限素子４によって決まる非常に低い電圧降下を伴って行われる。従って、特に双安定リレー６のスイッチングコンタクトの閉成の間、ごく僅かの電流サージしか起こらない。このようにして、双安定リレー６は特に簡単に設計され得る。具体的に、双安定リレー６はサージ耐性を必要としない。
【００４２】
更なる段階２３で、スイッチング素子３がオフされる。例えば、増幅器回路１３はもはや、回路３に適切な駆動電圧を供給しない。スイッチング素子３がオフされた後、電源ユニット５に対する負荷電流は双安定リレー６をわたって流れ、電流制限素子４を迂回する。従って、オン状態で、電流制限素子４又はスイッチング素子３又は双安定リレー６で電力損失は起こらない。
【００４３】
図２Bに係る方法で、回路配置１をオフする基本的に反対の処理が例示される。双安定リレー６がオフされる場合にブレイクスパーク（break  sparking）を回避するために、電源ユニット５がオフされているとき、最初に、回路素子３は段階２６でオンされる。このようにして、スイッチング素子３及び並列な双安定リレー６を介した負荷電流のための２つの導通経路が最初に閉じられる。
【００４４】
更なる段階２７で、双安定リレー６がオフされる。例えば、増幅器回路１３は、双安定リレー６の制御コイルにおいて第１のスイッチングパルスの磁界とは基本的に逆向きの磁界を生成する第２のスイッチングパルスを生成することができる。電源ユニット５の負荷電流はスイッチング素子３及び電流制限素子４を介して流れ続けることができるから、双安定リレー６が開かれる場合にブレイクスパークは起こらない。
【００４５】
最終的に、段階２８で、スイッチング素子３は、所定時間（例えば、５００ｍｓ）後に開かれる。
【００４６】
図３は、第１の電力入力回路１４の略図を示す。電力入力回路１４は、電力グリッド２、特に位相入力Ｌｉｎｅを、ネットワークフィルタ７及びブリッジ回路ＢＤ１を介して保持キャパシタＣ１に接続する。保持キャパシタＣ１の下流には、スイッチング電源ユニット（図示せず。）が配置される。
【００４７】
図３に係る回路配置は、基本的に、図１に係る略配置の上部分に対応する。なお、力率補正回路８はより簡単な表示とするために図示されていない。更に、ネットワークフィルタ７の回路詳細等の回路詳細が示されている。例示される実施形態で、ネットワークフィルタ７は２つのインダクタＬ１及びＬ２と、６つのキャパシタＣｘ１、Ｃｘ２、Ｃｙ１〜Ｃｙ４と、抵抗Ｒｄｉｓとを有する。ブリッジ整流器９はグレーツブリッジにおいて４つの半導体ダイオードを有する。
【００４８】
更に、図３には、モニタのためのスイッチング出力が、ＮＴＣサーミスタＲｎｔｃ及び双安定リレーＲｅｌ１の下流且つネットワークフィルタ７の上流におかれているノードに配置されてよいことが示されている。従って、図３に係る電力入力回路は、付加的なリレーがモニタのためにスイッチング出力を実装することを要しない。
【００４９】
最終的に、Ｒｅｌ２として構成されたスイッチング素子３を橋絡する追加のスイッチＳｗは、位相入力ＬｉｎｅとＮＴＣサーミスタＲｎｔｃとの間に加えられた。具体的に、スイッチＳｗは、エネルギ蓄積デバイス１１が放電されるので、例えば、制御回路１０がもはや利用可能でない場合でさえ、電源ユニットをオンすることができる働きをする。
【００５０】
図１に示される構成に比べて部品数は増えていないことが指摘される。このように、電力入力回路の特性は、電気部品の必要性を増大させることなく、図３に係る部品の代替の配置によって改善され得る。
【００５１】
図４は、図３に係る電力入力回路１４のための第１の制御回路を示す。図３に従う電力入力回路１４も図４に示されており、その中で、ネットワークフィルタ７、力率補正回路８及びブリッジ整流器９はフィルタ回路５としてまとめて示されている。
【００５２】
図４で、メイン電源ユニット１５及び補助電源ユニット１６は保持キャパシタＣ１と並列にフィルタ回路５の出力部で接続されていることが分かる。メイン電源ユニット１５及び補助電源ユニット１６は夫々、１次電圧を整流された安定化させた２次電圧に変換するための何らかの所望の回路配置、具体的に、フォワードコンバータ又はフライバックコンバータを備える。メイン電源ユニット１５は、コンピュータシステム等の接続デバイスに通常動作電圧を供給する働きをする。他方で、補助電源ユニット１６は、所謂スリープ又はスタンバイモードでさえ必要とされる動作電圧をそれらの回路部品にのみ供給する。これの例としては、所謂ウェイクオンＬＡＮ（wake-on-LAN）機能を提供するネットワークカード、及びプロセッサが一時的に停止する場合のメインメモリへの動作電圧の供給がある。
【００５３】
図４に係る回路配置で、出力電圧は電界キャパシタＣ１に蓄えられる。有効力率補正回路により、オン状態での発生電圧は例えば４００Ｖであるが、スタンバイモードでは、たった、現在存在するネットワーク入力電圧のピーク電圧である。Ｃ１は、補助電源ユニット１６及びメイン電源ユニット１５に給電する。メイン電源ユニット１５の出力はここでは示されない。
【００５４】
図４には、補助電源ユニット１６の出力の一部がより良い理解のために表されている。これらはショットキーダイオードＤ３及び出力キャパシタＣ５であり。補助出力電圧５Ｖａｕｘ−ｓｅｃを供給する。この実施形態で、補助電源ユニット１６は、フライバックコンバータとして構成され、フライバックコンバータ変圧器の出力は補助電源ユニット１６から引き出されて、例えばダイオードＤ３及びＤ４に接続される。
【００５５】
リレーＲｅｌ１及びＲｅｌ２の駆動は或る時間シーケンスを必要とするが、可能な限り多くの電力を節約するように実行されるべきであるから、電力消費が極めて少ないマイクロコントローラ１７が図４に表される実施形態に設けられた。例えば、ＡＴＭＥＬ  ＡＴ  Ｍｅｇａ  Ｐｉｃｏ  Ｐｏｗｅｒシリーズのマイクロコントローラは、実時間クロック（ＲＣＴ）によらなければ約０．１μＡ、あるいはＲＣＴによれば０．８５μＡの電力消費を有する。マイクロコントローラ１７は、第１動作モード（所謂０Ｗモード）で電力グリッド２からの電力消費を抑制するようセットアップされているので、図４及び以降の回路図では０Ｗプロセッサと呼ばれる。更にこの動作モードでマイクロコントローラ１７の電力消費を低減するために、この動作モードでのマイクロコントローラの動作クロック周波数は、本発明の任意の改良において、例えば、約３２ｋＨｚまで小さくされる。当然、特定用途向け集積回路（ＡＳＩＣ）、プログラム可能論理回路（ＧＡＬ、ＰＡＬ）又は他の適切な集積回路がマイクロコントローラに代えて用いられてよい。
【００５６】
例示される実施形態で、マイクロコントローラ１７は、バッテリセルＶ１によって３Ｖのバッテリ電圧を供給される。同様に、バッテリセルＶ１は、スイッチＳｗ２（例えば、コンピュータのフロントボタン）を介して０Ｗスタンバイモードの起動及び停止を伝える働きをする。
【００５７】
Ｄ３及びＣ５による補助出力電圧５Ｖａｕｘ−ｓｅｃの生成と並行して、補助リレー電圧を生成する追加の補助出力Ｖｃｃ−ＡｕｘがＤ４及びＣ６によって与えられる。これは、５Ｖａｕｘ−ｓｅｃ補助電圧の出力短絡又は電力グリッドの不具合の場合に、双安定リレーＲｅｌ２を安全にオフすることができる働きをする。
【００５８】
Ｄ５、Ｒ５及びＣ８から形成される負極性ピーク値整流器は、電力グリッドの不具合の早期の認識に役立つ。フライバックコンバータの変換入力電圧は、負極性ピーク値整流器によって、補助電源ユニット１６からフライバックコンバータ変圧器の出力を介してタップされてよい。しかし、マイクロコントローラ１７は負入力電圧を処理することができないので、Ｒ６、Ｚ３、Ｒ８及びＱ４を有するスイッチング段が構成され、Ｃ８での負ピーク値が所定値を超える場合に５Ｖａｕｘ−ｓｅｃ電圧をＲ９及びＲ１０を介して０Ｗプロセッサの端子Ｐ３に接続する。かかる所定値は、例えば、７０Ｖ又は８０Ｖの実効電圧、すなわち、１００Ｖグリッドのシステム不足電圧が電源ユニットの入力部にある場合のＣ８での電圧であってよい。
【００５９】
トランジスタＱ２は、双安定リレーＲｅｌ１をオンする働きをし、トランジスタＱ３は、双安定リレーＲｅｌ１をオフする働きをする。これに必要なスイッチングパルスは、マイクロコントローラ１７の端子Ｐ４及びＰ５によって生成される。スイッチングエネルギは、上述されるように、補助電源ユニット１６によって供給される。
【００６０】
トランジスタＱ１は単安定リレーＲｅｌ２をオンし、電力グリッドから直接に動作コイルに供給するのに必要な電力を引き込む。この目的のために、ライン電圧は別個のブリッジ整流器ＢＤ２を介して整流され、ＭＯＳＦＥＴトランジスタＱ１のドレイン端子に供給される。Ｑ１がオンされない限り、電流は流れず、ネットワーク入力Ｌｉｎｅは負荷を有さない。
【００６１】
シリーズ抵抗Ｒ１及びバリスタＲｖｄｒは、システム過電圧から回路を保護することを目的とするが、Ｒｖｄｒはまた、Ｑ１及びＺ１からの過電圧保護が十分である場合には省略されてよい。ヒューズＦ２は、トランジスタＱ１又はリレーＲｅｌ１が短絡のために機能しなくなる場合に、回路を部品過熱から保護することを目的とする。Ｚ１はまた、回路を保護する働きをし、通常動作には必要とされない。
【００６２】
Ｑ１は、オフ状態の間電力グリッドから全く電流を引き込まないように駆動される。これは、マイクロコントローラ１７からの単一の正パルスによりＭＯＳＦＥＴをオンし、逆に負パルスによりＭＯＳＦＥＴをオフする駆動変圧器Ｔ０によって達成される。トランジスタＱ１をオンするエネルギは、駆動変圧器Ｔ０を介して与えられる。
【００６３】
マイクロコントローラ１７の２つの出力部Ｐ１及びＰ２は、例えば、デフォルトで低レベル（すなわち、０Ｖ）にある。リレーＲｅｌ２がオンされるべき場合、Ｐ２は束の間高レベル（例えば、３Ｖ）に切り替えられ、その後、低レベルに戻る。スイッチングパルスはキャパシタＣ４を介してＴ０に供給され、変圧器Ｔ０の変圧比（例えば、１：５）によってその出力部で増大させられる。キャパシタＣ３は、Ｄ１及びＲ４を介して例えば１５Ｖの電圧に充電される。Ｃ４はパルスを減衰させるものでなく、代わりに、入力パルスと出力パルスとの間の起こり得る非対称の場合にＴ０の飽和を防ぐことを目的とする。Ｐ２が再び低レベルに下がると、ダイオードＤ２及びツェナーダイオードＺ３の直列回路は通常は導通すべきでない。これは、Ｚ３が例えば１５Ｖの定格値を有する場合に達成される。それによって、Ｃ３は充電されたままである。
【００６４】
充電されたキャパシタＣ３はトランジスタＱ１をオンすることを目的とする。この目的のために、Ｃ２は、Ｃ３の電圧からＱ１のゲート閾電圧を引いたものに対応する電圧に充電される。例えば、Ｃ３での電圧が１５Ｖであるならば、Ｃ２での電圧は例えば１２Ｖであってよい。この電圧に対する電流は、起動処理において電力グリッドから束の間引き込まれ、単安定リレーＲｅｌ２をオンする。
【００６５】
この処理の直後、単安定リレーＲｅｌ２は再びオフされなければならない。それにより、Ｑ１は熱的に過剰な負荷をかけられない。目的は、単に、電力キャパシタＣ１を束の間充電して、補助電源ユニットが始動することができるようにすることである。Ｒｅｌ２をオフするよう、Ｐ１は、束の間高レベルに切り替えられ、次いで低レベルに戻される。第１のスイッチングパルスに対して反転されたスイッチングパルスがキャパシタＣ４を介してＴ０に供給され、その出力で例えば−１５Ｖの増大した負パルスとして現れる。それによって、Ｃ３はＤ２及びＺ３を介して約１Ｖまで放電される。これはＱ１の閾電圧を下回り、それにより、Ｑ１はこの場合にオフされる。Ｒ３は、キャパシタＣ３から全ての残留電荷を放電することによって、オフされたトランジスタＱ１が長期間にわたってオフされたままであることを確かにすることを目的とする。
【００６６】
上述されるように、単安定リレーＲｅｌ２は２段回路によって駆動される。第１のスイッチング段は、具体的に、マイクロコントローラ１７と、生成された２次電圧をモニタする回路と、バッテリＶ１と、スイッチＳｗ２とを有する。それは、バッテリＶ１によって給電される。マイクロコントローラ１７は、フロント押しボタンＳｗ２及び２次補助電圧５Ｖａｕｘ−ｓｅｃをモニタし、第２のスイッチング段を制御するための適切な制御信号を供給する。第２のスイッチング段は、具体的に、ＭＯＳＦＥＴＱ１と、そのゲート端子に適切な制御信号を供給する関連の制御エレクトロニクスと、補助整流器ＢＤ２を備え、適切なスイッチング電圧をリレーＲｅｌ２に供給する供給回路とを有する。図４に係る実施形態における第１及び第２のスイッチング段は、変圧器Ｔ０によりお互いからガルバニックに分離される。
【００６７】
図５は、図３に係る電力入力回路のための制御回路の他の構成を示す。図５で開示される電力入力回路並びにマイクロコントローラ１７に対する接続は、図４に係る回路配置のものに対応し、また、メイン電源ユニット１５の２次ＤＣ電圧出力１２Ｖ−ｓｅｃ、５Ｖ−ｓｅｃ、３Ｖ３−ｓｅｃ及び−１２Ｖ−ｓｅｃが図５に示されている。更に、図５に係る第２のスイッチング段は、以下のように、図４に係る制御回路とは異なっている。
【００６８】
図４に係る制御回路の１つの利点は、１つのＭＯＳＦＥＴトランジスタＱ１しか必要とされない点である。しかし、この制御回路は、変圧器Ｔ０を用いて、比較的高い出力電圧を生成しなければならない。図５に係る配置は、追加の小信号ＭＯＳＦＥＴトランジスタＱ５を加えることで、必要な出力電圧、ひいては、Ｔ０の変圧比が小さくされ得ることを示す。
【００６９】
図５における第２の実施形態に従って、Ｔ０の出力巻線の下側端子はＣ３の下側端子ではなく、上側の正端子に接続されている。制御電圧はＭＯＳＦＥＴトランジスタＱ５に供給され、Ｑ５はキャパシタＣ３を充電するよう高オーム抵抗器Ｒ１５及びＲ１６とともに回路を閉じる。ツェナーダイオードＺ２は制御電圧を一定値に制限する。この制御回路で、リレー電圧は、リレー電流、ひいてはＱ１での電力損失を小さくするために、Ｚ２の定格電圧を選択することによって、例えば２４Ｖ又は４８Ｖというように、より高いよう選択されてよい。
【００７０】
図６は、図３に係る電力入力回路を制御するための第３の回路を示す。図６に係る回路は、また、マイクロコントローラ１７の制御及び電力入力回路に関して、実質的に、図４に示された回路に対応する。
【００７１】
図６に係る第３の回路例で、Ｑ５はＰ２及びＰ１からのオンパルス及びオフパルスの夫々によっては制御されず、代わりに、マイクロコントローラ１７の出力部Ｐ２でのパルス列によってのみ制御される。Ｐ２の矩形波電圧のＤＣ成分は、Ｃ４によって分離され、Ｃ１０及びＤ２を用いて二次側で回復される。制御電圧はＤ１及びＲ４を介してＣ９及びＭＯＳＦＥＴトランジスタＱ５の制御ゲートに印加される。Ｑ５は、制御電圧が印加されると、キャパシタＣ３を充電するよう高オーム抵抗器Ｒ１５及びＲ１６とともに回路を閉じる。Ｒ１４は、Ｐ２による駆動が中断される場合に、Ｃ９を放電するために用いられる。
【００７２】
このようにして、図６に係る回路は、図５に係る回路と同じ利点を有する。更に、マイクロコントローラ１７によるリレーＲｅｌ２の制御は、より確実に実行され得る。
【００７３】
図７は、図３に係る電力入力回路を制御する第４の制御回路を示す。これまでの回路配置と比べて、単安定リレーＲｅｌ２及び双安定リレーＲｅｌ１の制御は、補助電源ユニット１６によって生成される電圧のモニタリングであるように、更に改善される。
【００７４】
図７に係る第４の制御回路例で、変圧器Ｔ０は、パルス変圧器としてではなくフライバックコンバータとして、Ｑ５を制御するために用いられる。この原理によれば、制御エネルギは最適に利用される。端子Ｐ２はトランジスタＱ６を制御する。トランジスタＱ６は、Ｔ０の一次側をバッテリ電圧ＶＤＤに接続して、Ｔ０に磁気エネルギを蓄える。Ｄ１はこの時点では遮断している。次いでＱ６がオフされると、変圧器Ｔ０は、キャパシタＣ９を二次側にあるＤ１及びＲ４を介して充電することによって、消磁する。回路のディメンジョニング（dimensioning）に依存して、単一のスイッチパルス又は複数のスイッチングパルスが、キャパシタＣ９を充電するために、端子Ｐ２で生成される。制御電圧はＭＯＳＦＥＴトランジスタＱ５をその制御ゲートを介してオンする。Ｒ１４は、Ｐ２による駆動が中断される場合に、Ｃ９を放電するために用いられる。リレーＲｅｌ２の制御の残りの部分は、前述の構成と同じである。
【００７５】
制御回路のこのような構成において、リレーＲｅｌ１の動作コイルが一次側から動作電流を供給され得る方法が図面に示されている。これは、一次／二次分離がもはや必要でなく、それほど高価なリレーが用いられ得ないために、満たされるべき安全規則がもはやそれほど厳しくないという利点を有する。リレーＲｅｌ１を制御するために図７で夫々使用される光カプラＵ１ａ、Ｕ１ｂ及びＵ２ａ、Ｕ２ｂは、より一層費用効率が良く、それにより、回路配置のための全費用は、更なる部品の使用に関わらずより安い。
【００７６】
費用を節約する他の可能性は、電流サージがリレーＲｅｌ１を決して流れないようにリレーＲｅｌ１が駆動されることである。この場合に、リレーのコンタクトは、耐用年数を短縮することなく、顕著により薄いように設計されてよい。それによって、より安価なリレーを用いる可能性がある。このために、Ｒｅｌ２は、Ｒｅｌ１が形成する直前及びその間、更に、Ｒｅｌ１が遮断する直前及びその間にも、トリガされるべきである。それによって、電流サージはＲｅｌ１の形成中に起こらず、誘導性の過電圧が、遮断処理中にフィルタのインダクタから生ずることはない。Ｒｅｌ２は、形成（メイク）プロセスの間ＮＴＣサーミスタＲｎｔｃによって保護され、どんな場合でも過電圧及び電源ユニットの最大電流サージのために設計されるべきであり、それにより、費用増大は生じない。
【００７７】
図７に係る回路には、３Ｖボタンセル及び補助電源ユニット１６による０Ｗプロセッサの給電が示されており、それにより、バッテリは起動中に束の間だけ負荷を受ける。ダイオードＤ８及びＤ７は、それら２つのダイオードのうちの一方が橋絡されるならば、補助電源ユニット１６による許されない充電に対してリチウムバッテリを保護するよう設けられる。Ｄ２及びＤ６は補助電圧を下げて、この電圧がプロセッサ供給電圧の範囲により良く一致させられるようにする。
【００７８】
十分なプロセッサ入力が存在する場合、ＰＲＩＭを介して一次電圧を、Ａｕｘ＿５Ｖを介して別個に二次電圧を測定することが有利である。図３〜７に示される回路では、共通して、電力グリッドの不具合時に、グリッド電圧が再び印加される場合に電流サージ及び結果として生ずる損傷を回避するために、双安定リレーＲｅｌ１が遮断されるべきである。自動のネットワーク再起動のための機能は、グリッド電圧が再び利用可能であるどうかの試験のために短期間周期的にＲｅｌ２をオンすることによって実施され得る。しかし、同時に、リレーＲｅｌ２の耐用年数が考慮されなければならない。このために、電源オンの試みの間の間隔は、時間とともに大きくなり、あるいは、一定数の電源オンの試みの後に完全に終了されてよい。
【００７９】
他方で、例えばサーバシステムに関し、いつでもネットワーク再起動を可能にすることが絶対的に必要である場合、リレーＲｅｌ２も双安定リレーとして実装されてよい。図８は、２つの適切な双安定リレーＲｅｌ１及びＲｅｌ２を備えた適切な電力入力回路１４を示し、図９は、電力入力回路１４を制御するための完全な回路を備えた関連の回路配置を示す。
【００８０】
この実施形態で、第２の双安定リレーＲｅｌ２は、電力グリッドの不具合が認識されると、マイクロコントローラ１７によって恒久的にオンされ、第１の双安定リレーＲｅｌ１はオフされる。電力グリッド電圧が再び利用可能であると認識された後のみ、必要に応じて、第１の双安定リレーＲｅｌ１はオンされ、第２の双安定リレーＲｅｌ２はオフされる。
【００８１】
２つの双安定リレーが使用される場合、リレーＲｅｌ２は、補助ネットワーク１６の従来の供給が望まれる場合に、オンされたままである。Ｒｅｌ１は更に、補助電源ユニット１６が起動されると接続される。電力グリッドの不具合時に、Ｒｅｌ１はここですらオフされるべきであるが、Ｒｅｌ２はオンされたままである。Ｒｅｌ２は、例えば、キーボード又はソフトウェア要求を介して、０Ｗスタンバイモードが望まれる場合にのみオフされる。
【００８２】
双安定リレーＲｅｌ２は、上記のドライバ回路の１つを介して電力グリッドから給電されるが、作動方向（オン又はオフ）は光カプラＵ１又はＵ２の１つを介して決定される。当然、他の上記の供給回路も可能である。Ｒｅｌ１も、上述されるように一次側から作動してよい。
【００８３】
図１０及び１１は、先と同じく、改善された電力入力回路１４を示し、その回路において、スイッチング素子３は半導体スイッチング素子として構成される。
【００８４】
図１０に従って、４つのダイオードＢＲ１〜ＢＲ４を有する整流器ブリッジは、整流器ブリッジの正側経路にサイリスタＳＣＲを配置され、第１のスイッチング素子３として使用される。図１１に従って、トライアックとしても知られるシミスタがスイッチング素子３として用いられる。電流制限素子４をスイッチングするためのサイリスタ又はシミスタの使用は、第２のリレーＲｅｌ２を全く用いずに行うことができるという利点を有する。更に、半導体スイッチング素子は、それらが著しくより長い耐用年数を有するという利点を有する。図１１に係る回路は、製造コストは安いが、シミスタについては約５ｍＡの駆動電流を必要とし、一方、サイリスタはたった０．２ｍＡの駆動電流しか必要としない。
【００８５】
図４〜７に記載されるパルス変圧器のように、パルス変圧器として又はフライバックコンバータとして接続される変圧器Ｔ０は、先と同じく、半導体スイッチング素子を制御するために用いられる。
【００８６】
図１２は、図１０に係る電力入力回路１４のための可能な制御回路を示す。
【００８７】
変圧器Ｔ０は、ここでは、例えば、フライバックコンバータモードで動作し、双安定リレーＲｅｌ１は一次／一次分離により示されている。サイリスタＳＣＲのための駆動回路における抵抗器Ｒ２、Ｒ３、Ｒ４、Ｒ１４及び平滑キャパシタＣ２は、ネットワーク入力Ｌｉｎｅに与えられるＨＦ干渉を低減するが、回路配置の機能のためには必要でない。
【００８８】
図９にかかる回路配置、すなわち、マイクロコントローラ１７の端子ＰＲＩＭを介して一次電圧をモニタする回路の部分と比較して、ツェナーダイオードＺ３は除かれている。従って、抵抗器Ｒ６及びＲ８から成る分圧器はいくらか再調整されなければならないが、ツェナーダイオードＺ３の費用は節約される。
【００８９】
更に、マイクロコントローラ１７からの信号Ａｕｘ＿Ｓｅｎｓｅをモニタする回路が加えられた。関連のモニタリング回路によって、例えば、接続される部品の突然の負荷変動によって引き起こされる補助電圧５Ｖａｕｘ−ｓｅｃの突然の負荷遮断が認知可能である。従って、このような負荷変動は、一次電圧の低下と区別可能であり、この場合に、双安定リレーＲｅｌ１の望ましくない断線を防ぐ働きをする。
【００９０】
原理上、図１１に係る電力回路は、まさにサイリスタＳＣＲによる制御と同じように、シミスタＴＲＩＡＣによって制御され、従って、示されない。
【００９１】
図１０及び１１に係る電力回路のこれらの変形例で、リレーＲｅｌ１は、電流サージがリレーＲｅｌ１を決して流れないように、より一層容易に制御される。このために、サイリスタＳＣＲ又はシミスタＴＲＩＡＣは、Ｒｅｌ２が形成する直前及びその間、更に、Ｒｅｌ２が遮断する直前及びその間にもトリガされなければならない。それによって、Ｒｅｌ１の形成（メイク）プロセス中に電流サージは起こらず、誘導性の過電圧は遮断（ブレイク）プロセス中にフィルタのインダクタから生じ得ない。シミスタ又はサイリスタは、原理上は消耗を伴わず、それにより、この付加的なスイッチングによる耐用年数の短縮は起こらず、Ｒｅｌ１の耐用年数は増大する。Ｒｅｌ２は、補助電源ユニット１６から電力が利用可能である間、オン及びオフを切り替えられるので、バッテリはこれ以上負荷をかけられない。
【００９２】
他の利点は、その場合に起こり得る電源異常後の改善された挙動である。電源異常後、電力入力は、概して、二次側から起動コマンドを受け取るまで、オフ状態のままである。
【００９３】
プロセッサ及びサイリスタ又はシミスタを用いて、この場合に、消耗の問題の発現を見ずに、望まれる限り多くの起動の試みを行うことが可能である。起動の試みは、当然、電源ユニットが以前にスタンバイ動作状態にあった場合のみ必要である。スタンバイ動作の場合に、従って、この状態は電源異常に備えて保たれるべきであり、再起動の試みがその直後に始まるべきである。これらは、時間にわたって交互に行われてよい（例えば、１秒間隔で１００回の起動の試み、２秒間隔で１００回の起動の試み、等）。
【００９４】
図１３は、電力入力回路１４の個々の部品の代替の配置を示す。具体的に、図１３で電力入力回路１４に含まれる、ネットワークフィルタ７と、力率補正回路８と、ブリッジ整流器９とを有するフィルタ回路５は、電力グリッド２の側に、従って、電気的に回路素子３及び双安定リレー６の上流に、位相端子Ｌｉｎｅと直接に隣接して移動されている。
【００９５】
ここで、スイッチング素子（図１３では、例えば、サイリスタＳＣＲの変形）は、電力キャパシタＣ１の方向に後退している。有効力率補正によれば、これは、ここでは、特に、低電力グリッド電圧の場合に、より小さな電流が流れるという利点を有する。これは、メイン電源ユニット１５がオンされる場合に、キャパシタＣ１が２３０ＶのＡＣ電力グリッドについて約４００Ｖの充電電圧を有するためである。
【００９６】
先に記載された配置と比較して、図１３に係る回路配置は、電力入力回路１４がオフされる場合に、一定量の無効電力及びごく僅かの有効電力が未だオフされてないフィルタ回路５で消費されるという欠点を有する。利点及び欠点は、電力グリッドから切り離すための必要条件に依存して、お互いに対して重み付けされるべきである。
【００９７】
サイリスタＳＣＲは、メインブリッジ整流器９の下流のＤＣブランチに配置されているので、図１３に係る配置ではもはや追加のブリッジ整流器を必要としない。
【００９８】
図１〜１２を参照して上述された制御回路１０は、同様に、図１３に表されるネットワーク入力回路１４を制御するのに適し、従って、再び記載されない。
【００９９】
図１〜１３に係る実施形態においては、共通して、本願において０Ｗスタンバイと呼ばれる付加的なエネルギ節約モードで、それらは電源ユニット、特にコンピュータ電源ユニットの電力消費を更に低減し又は完全に回避する。このようにして、様々な回路配置及び関連する制御回路は、ＡＣＰＩ標準に従って従来のエネルギ節約状態を越える、コンピュータステムのためのエネルギ節約への付加的な貢献を提供する。ここで開示される動作状態は、Ｇ３（機械的なオフ）及びＧ２（ソフトによるオフ）と呼ばれる状態の間にある。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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