(57)【特許請求の範囲】
【請求項１】
第一の主要表面および第二の主要表面を有する基板と、
該基板の該第一の主要表面上にあるｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の材料のドレイン層と、
該ドレイン層の一部が露出されるように、該ドレイン層と非同延な、該ドレイン層上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上の２つ以上の別個の隆起領域であって、該隆起領域の各々は、該ドリフト層上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の半導体材料のチャネル領域、および該チャネル領域上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の材料のソース領域を含み、該ソース領域の材料は、該チャネル領域の材料よりも高い導電性を有する、２つ以上の別個の隆起領域と、
該ドリフト層上のｐ型のＳｉＣまたはＩＩＩ族の窒化化合物の材料のゲート領域であって、該２つ以上の隆起領域に隣接し、ｎ型材料のドリフト層とｎ型材料のチャネル領域との整流接合を形成する、ゲート領域と、
該ゲート領域およびソース領域および該ドレイン層の露出された部分とのオーム接触と
を含み、
該チャネル領域は、該ドリフト層とは異なるドーパント濃度を有する、接合電界効果トランジスタ。
【請求項２】
前記ドレイン層、ドリフト層、ゲート領域、チャネル領域およびソース領域の材料は、少なくとも２ｅＶのＥＧを有する、請求項１に記載の接合電界効果トランジスタ。
【請求項３】
前記ソース領域は、前記チャネル領域と同延である、請求項１に記載の接合電界効果トランジスタ。
【請求項４】
複数の隆起領域を含み、該隆起領域の各々は、大きい方の寸法と小さい方の寸法とを有して細長く、該隆起領域の大きい方の寸法は、互いに対して平行に方向付けられる、請求項１に記載の接合電界効果トランジスタ。
【請求項５】
前記複数の隆起したソース領域は、前記小さい方の寸法の方向に互いに対して一定の間隔を空けられる、請求項４に記載の接合電界効果トランジスタ。
【請求項６】
前記ゲート領域は、隣接する隆起領域間に延びる複数のフィンガを含む、請求項５に記載の接合電界効果トランジスタ。
【請求項７】
前記基板は、半絶縁性の基板、ｐ型の基板、またはｐ型緩衝層が該基板の第一の主要表面を形成する、ｐ型緩衝層を伴うｎ型の基板からなるグループから選択される、請求項１に記載の接合電界効果トランジスタ。
【請求項８】
前記ドレイン層、ドリフト層、ゲート領域、チャネル領域およびソース領域の各々の材料は、ＳｉＣである、請求項２に記載の接合電界効果トランジスタ。
【請求項９】
前記ドレイン層、ドリフト層、ゲート領域、チャネル領域およびソース領域の各々の材料は、ＩＩＩ族の窒化化合物の半導体材料である、請求項２に記載の接合電界効果トランジスタ。
【請求項１０】
第一の主要表面および第二の主要表面を有する基板と、
第一および第二の接合電界効果トランジスタであって、各々は、該基板の該第一の主要表面上の別個の位置にある、第一および第二の接合電界効果トランジスタと
を備える半導体デバイスであって、該接合電界効果トランジスタの各々は、
ｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の材料のドレイン層であって、該ドレイン層を囲む基板の一部が露出されるように、該基板の第一の表面と非同延な、該第一の表面上のドレイン層と、
該ドレイン層の一部が露出されるように、該ドレイン層と非同延な、該ドレイン層上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上の２つ以上の別個の隆起領域であって、該隆起領域の各々は、該ドリフト層上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の半導体材料のチャネル領域、および該チャネル領域上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の材料のソース領域を含み、該ソース領域の材料は、該チャネル領域の材料よりも高い導電性を有する、２つ以上の別個の隆起領域と、
該ドリフト層上のｐ型のＳｉＣまたはＩＩＩ族の窒化化合物の材料のゲート領域であって、該２つ以上の隆起領域に隣接し、該ｎ型材料のドリフト層とｎ型材料のチャネル領域との整流接合を形成する、ゲート領域と、
該ゲート領域およびソース領域および該ドレイン層の露出された部分とのオーム接触と
を含み、
該チャネル領域は、該ドリフト層とは異なるドーパント濃度を有する、半導体デバイス。
【請求項１１】
第一の接合電界効果トランジスタは、第一の閾電圧を有し、第二の接合電界効果トランジスタは、該第一の閾電圧とは異なる第二の閾電圧を有する、請求項１０に記載の半導体デバイス。
【請求項１２】
接合電界効果トランジスタを製造する方法であって、該方法は、
多層構造を提供することであって、該多層構造は、
第一の主要表面および第二の主要表面を有する基板と、
該基板の該第一の主要表面上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の材料のドレイン層と、
該ドレイン層上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の半導体材料のチャネル層であって、該チャネル層は、該ドリフト層とは異なるドーパント濃度を有する、チャネル層と、
該チャネル領域上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の材料のソース層であって、該ソース層は、該チャネル層よりも高い導電性を有する、ソース層と
を含む、ことと、
少なくとも１つの隆起したソース領域を形成するために、該ソース層を通して、および該チャネル層を部分的に通して、該多層構造を選択的にエッチングすることと、
該隆起したソース領域に隣接するチャネル層の露出された部分にｐ型ドーパントのイオンを選択的に注入することであって、該選択的に注入することは、該チャネル層の一部に隣接し、該チャネル層の一部と接触するｐ型のＳｉＣまたはＩＩＩ族の窒化化合物の材料のゲート領域を形成し、該ｐ型材料のゲート領域は、該ｎ型材料のドリフト層と該ｎ型材料のチャネル層との整流接合を形成する、ことと、
基礎となるドレイン層を露出するために、該注入されたチャネル層および基礎となるドリフト層の露出された部分を通して選択的にエッチングすることと、
基礎となる基板を露出するために該ドレイン層の露出された部分を通して選択的にエッチングし、それによりエッチングされた構造を形成することと
を含む、方法。
【請求項１３】
前記ドーパントを活性化するために、ｐ型ドーパントのイオンを選択的に注入した後に、アニールすることをさらに含む、請求項１２に記載の方法。
【請求項１４】
前記エッチングされた構造の露出された表面上に誘電体材料の層を成長または堆積させることと、
前記基板の第一の表面に平行なドレイン領域、ゲート領域およびソース領域の基礎となる部分を露出するために、該誘電体材料を異方性エッチングすることと、
ドレイン領域、ゲート領域およびソース領域の露出された部分の上に金属を堆積させることと
をさらに含む、請求項１２に記載の方法。
【請求項１５】
前記材料は、ＳｉＣであり、該方法は、
金属／半導体材料の界面の金属が反応して、金属珪化物を形成するように、ドレイン領域、ゲート領域およびソース領域の露出された部分に金属を堆積させた後に、アニールすることと、
未反応金属を除去することと
をさらに含む、請求項１４に記載の方法。
【請求項１６】
未反応金属は、酸エッチングを使用して除去される、請求項１５に記載の方法。
【請求項１７】
複数の隆起したソース領域が形成される、請求項１２に記載の方法。
【請求項１８】
前記複数の隆起したソース領域は細長く、大きい方の寸法および小さい方の寸法を有し、該隆起したソース領域の大きい方の寸法は、互いに対して平行に方向付けられる、請求項１７に記載の方法。
【請求項１９】
前記複数の隆起したソース領域は、前記小さい方の寸法の方向に一定の間隔を空けられる、請求項１８に記載の方法。
【請求項２０】
多重的にエッチングされた構造は、単一の基板上に形成され、前記ドレイン層を通してエッチングすることは、エッチングされた構造の各々を絶縁する、請求項１２に記載の方法。
【請求項２１】
電界効果トランジスタを製造する方法であって、該方法は、
多層構造上にｐ型ドーパントを選択的に注入すること
を包含し、該多層構造は、
第一の表面および第二の表面を有する基板と、
該基板の該第一の表面上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の材料のドレイン層と、
該ドレイン層の直接上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と
を含み、選択的に注入することは、
ゲート領域を形成するために、該ドリフト層にｐ型ドーパントを選択的に注入することと、
該ドリフト層の注入された表面上にｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の半導体材料のチャネル層を堆積または成長させることと、
該チャネル層上にｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の材料のソース層を堆積または成長させることであって、該ソース層は、該チャネル層よりも高い導電性を有する、ことと、
基礎となるドレイン層を露出するために該ソース層、該チャネル層および該注入されたドリフト層を通して選択的にエッチングをして、それにより隆起したソース領域／ゲート領域を形成することと、
基礎となる基板を露出するために該露出されたドレイン層の一部を通して選択的にエッチングし、それによりエッチングされた構造を形成することと
を含む、方法。
【請求項２２】
電界効果トランジスタを製造する方法であって、該方法は、
多層構造を選択的にエッチングすること
を包含し、該多層構造は、
第一の表面および第二の表面を有する基板と、
該基板の該第一の表面上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の材料のドレイン層と、
該ドレイン層上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の半導体材料のチャネル層であって、該チャネル層は、該ドリフト層とは異なるドーパント濃度を有する、チャネル層と、
該チャネル領域上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の材料のソース層であって、該ソース層は、該チャネル層よりも高い導電性を有する、ソース層と
を含み、選択的にエッチングすることは、
基礎となるドリフト層を露出するために該ソース層およびチャネル層を通して選択的にエッチングし、それにより少なくとも１つの隆起したソース領域を形成することと、
基礎となるドレイン層を露出させるために該ドリフト層の露出された部分を通して選択的にエッチングすることと、
基礎となる基板を露出させるために該ドレイン層の露出された部分を通して選択的にエッチングし、それによりエッチングされた構造を形成することと、
該ドリフト層および該チャネル領域の露出された部分と接触してショットキー金属を選択的に堆積させることと
を含む、方法。
【請求項２３】
第一の主要表面および第二の主要表面を有する基板と、
該基板の該第一の主要表面上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の材料のドレイン層と、
該ドレイン層の一部が露出されるように、該ドレイン層と非同延な、該ドレイン層上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上の２つ以上の別個の隆起領域であって、該隆起領域の各々は、該ドリフト層上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の半導体材料のチャネル領域、および該チャネル領域上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の材料のソース領域を含み、該ソース領域のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の材料は、該チャネル領域のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の半導体材料よりも高い導電性を有する、２つ以上の別個の隆起領域と、
該ドリフト層上の金属層であって、該２つ以上の隆起領域に隣接し、該ドリフト層とチャネル領域との金属半導体整流接合を形成する、金属層と、
該ソース領域および該ドレイン層の露出された表面とのオーム接触と
を含み、
該チャネル領域は、該ドリフト層とは異なるドーパント濃度を有する、電界効果トランジスタ。
【請求項２４】
前記ソース領域は、前記チャネル領域と同延である、請求項２３に記載の電界効果トランジスタ。
【請求項２５】
第一の主要表面および第二の主要表面を有する基板と、
該基板の該第一の主要表面上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の材料のドレイン層と、
該ドレイン層の一部が露出されるように、該ドレイン層と非同延な、該ドレイン層の直接上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層において形成されるｐ型のＳｉＣまたはＩＩＩ族の窒化化合物の材料のゲート領域と、
該ドリフト層上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の半導体材料のチャネル領域であって、該チャネル領域は、該ゲート領域と整流接合を形成し、該チャネル領域は、該ゲート領域を覆う、チャネル領域と、
該チャネル領域上のｎ型のＳｉＣまたはＩＩＩ族の窒化化合物の材料のソース領域であって、該ソース領域は、該チャネル領域よりも高い導電性を有する、ソース領域と、
該ソース領域および該ドレイン層の露出された部分とのオーム接触と
を含む、電界効果トランジスタ。
【請求項２６】
前記ソース領域およびチャネル領域は、同延である、請求項２５に記載の電界効果トランジスタ。
【請求項２７】
前記ゲート領域は、複数のフィンガを含む、請求項２５に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００４年７月８日に出願された米国特許出願第６０／５８５，８８１号および「Ｎｏｒｍａｌｌｙ−Ｏｆｆ  Ｉｎｔｅｇｒａｔｅｄ  ＪＦＥＴ  Ｐｏｗｅｒ  Ｓｗｉｔｈｅｓ  ｉｎ  Ｗｉｄｅ  Ｂａｎｄｇａｐ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｍａｋｉｎｇ」と題される２００４年１２月１日に出願された米国特許出願第１１／０００，２２２号に関する。上述の出願の各々は、その全体が本明細書中に参照によって援用される。
【０００２】
（技術分野）
本発明は、一般に、垂直チャネルを有する横方向電界効果トランジスタ（ＦＥＴ；ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）に関し、特に、広いバンドギャップの半導体材料に形成されるようなトランジスタに関する。本発明はまた、上記トランジスタを含むモノリシックな集積回路に関する。
【背景技術】
【０００３】
（技術背景）
炭化珪素（ＳｉＣ）またはＩＩＩ族の窒化化合物半導体（例えば、窒化ガリウムＧａＮ）などの広いバンドギャップの半導体材料（ＥＧ＞２ｅＶを有する）は、高出力、高温および／または耐放射線の電子機器における使用にとって非常に魅力的である。ＳｉＣ電力整流器およびＲＦトランジスタは、現在市販され、ＳｉＣパワースイッチおよびＧａＮマイクロ波トランジスタは、近い将来、市場に現れることが期待される。
【０００４】
材質の特性および処理技術における基本的な相違のために、相補型金属酸化物半導体（ＣＭＯＳ）または直接結合ＦＥＴ論理（ＤＣＦＬ）などの伝統的なＳｉまたはＧａＡｓ集積回路（ＩＣ）技術は、ほとんどの場合に、広いバンドギャップの半導体産業に容易に移行され得ない。ＳｉＣ  ＮＭＯＳおよびＣＭＯＳデジタルおよびアナログＩＣを製造することにおける幾つかの試みが、過去１０年間に（例えば、［１］、［２］）に報告された。ＳｉＣにおけるモノリシックＣＭＯＳ集積デバイスおよびそれを製造する方法は、２００２年に特許された［３］。さらに、ＳｉＣ横方向ＤＭＯＳ電界効果トランジスタ（ＬＤＭＯＳＦＥＴ）の最近の開発（例えば、［４］、［５］）は、スマートパワーエレクトロニクスにおける使用のためにＭＯＳＦＥＴベースの制御回路とパワースイッチとのモノリシックな統合を理論的に可能にする。しかしながら、特定の問題が、高温および／または放射線耐性が必要とされる用途におけるＭＯＳＦＥＴベースのＳｉＣ集積回路の使用を制限する。このような問題の第一のものは、珪素のもの（［６］、［７］）と比較してはるかに小さいＳｉＣからＳｉＯ２伝導帯偏移に起因するオン状態の絶縁体の信頼性である。この問題は、高温および多量な超放射性の環境においては、より重要である。他の問題は、ＳｉＣ／ＳｉＯ２界面における高界面準位密度および上記絶縁体における高固定電荷密度に起因する低反転チャネル移動度、ならびに界面状態のイオン化に起因する温度に伴う相当な閾電圧の変移を含む。
【０００５】
ＳｉＣ  ＩＣにおける使用のための別のトランジスタの候補は、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）である。ＳｉＣ  ＭＥＳＦＥＴモノリシックマイクロ波集積回路（ＭＭＩＣＳ）は、過去１０年間に相当な注目を受けたが（例えば、［８］）、ＳｉＣ  ＭＥＳＦＥＴ論理回路およびアナログ回路を造るための幾つかの試みが発表された（例えば、［９］）。
【０００６】
ＭＯＳＦＥＴ手法およびＭＥＳＦＥＴ手法に対する代替物は、横方向ＪＦＥＴベースのＩＣの使用である。埋め込みゲート構造を用いる垂直チャネルＪＦＥＴの実施例は、特許文献１（［１０］）に見出され得る。ＳｉＣにおいて形成された横方向ＪＦＥＴの実施例は、特許文献２（［１１］）に見出され得る。抵抗型負荷を用いたエンハンスモードＪＦＥＴデジタルＩＣもまた報告された（［１２］）。ＪＦＥＴベースのＩＣはまた、相補的な形態（特許文献３（［１３］）で開示されるｎ型チャネルおよびｐ型チャネル）またはエンハンス・デプレッションの形態（ｎ型チャネル）のいずれかで実施され得る。ＳｉＣ  ＪＦＥＴは、温度に伴ってそれほど大きくない閾電圧が変移することを示しながら、放射線耐性があることが証明された（［１４］）。上記手法の主要な欠陥は、スマートパワーエレクトロニクスに対するパワースイッチと低電圧制御回路とのモノリシックな統合を成し遂げることが困難なことだった。
【特許文献１】米国特許第４，５８７，７１２号明細書
【特許文献２】米国特許第５，２６４，７１３号明細書
【特許文献３】米国特許第６，５０３，７８２号明細書
【発明の開示】
【課題を解決するための手段】
【０００７】
（概要）
最初の実施形態にしたがうと、接合電界効果トランジスタが提供され、上記接合電界効果トランジスタは、
対向する第一の主要表面および第二の主要表面を有する基板と、
該基板の該第一の主要表面上にあるｎ型半導体材料のドレイン層と、
該ドレイン層の一部が露出されるように、該ドレイン層と非同延な、該ドレイン層上のｎ型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層と非同延のドリフト層であって、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドレイン層上に、間隔を空けられた関係にある１つ以上の別個の隆起領域であって、該隆起領域の各々は、該ドリフト層上のｎ型半導体材料のチャネル領域、および該チャネル領域上のｎ型半導体材料のソース領域を含み、該ソース領域の材料は、該チャネル領域の材料よりも高い導電性を有する、１つ以上の別個の隆起領域と、
該ドリフト層上のＰ型半導体材料のゲート領域であって、該１つ以上の隆起領域に隣接し、ｎ型材料のドリフト層とｎ型材料のチャネル領域との整流接合を形成する、ゲート領域と、
該ゲート領域およびソース領域および該ドレイン層の露出された部分とのオーム接触と
を含む。
【０００８】
この実施形態にしたがうと、上記ソース領域は、上記チャネル領域と同延であり得る。
【０００９】
第二の実施形態にしたがうと、半導体デバイスが提供され、上記半導体デバイスは、
対向する第一の主要表面および第二の主要表面を有する基板と、
第一および第二の接合電界効果トランジスタであって、各々は、該基板の該第一の主要表面上の別個の位置にある、第一および第二の接合電界効果トランジスタを備え、該接合電界効果トランジスタの各々は、
ドレイン層であって、該ドレイン層を囲む基板の一部が露出されるように、該基板の第一の表面と非同延な、該第一の表面上のｎ型半導体材料のドレイン層と、
該ドレイン層の一部が露出されるように、該ドレイン層と非同延な、該ドレイン層上のｎ型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上で間隔を空けられた関係にある１つ以上の別個の隆起領域であって、該隆起領域の各々は、該ドリフト層上のｎ型半導体材料のチャネル領域、および該チャネル領域上のｎ型半導体材料のソース領域を含み、該ソース領域の材料は、該チャネル領域の材料よりも高い導電性を有する、１つ以上の別個の隆起領域と、
該ドリフト層上のｐ型半導体材料のゲート領域であって、該１つ以上の隆起領域に隣接し、該ｎ型材料のドリフト層とｎ型材料のチャネル領域と整流接合を形成する、ゲート領域と、
該ゲート領域およびソース領域および該ドレイン層の露出された部分とのオーム接触と
を含む。
第一の接合電界効果トランジスタは、第一の閾電圧を有し得、第二の接合電界効果トランジスタは、この第一の閾電圧とは異なる第二の閾電圧を有し得る。
【００１０】
第三の実施形態にしたがうと、接合電界効果トランジスタが提供され、上記接合電界効果トランジスタは、
対向する第一の主要表面および第二の主要表面を有する基板と、
該基板の該第一の主要表面上のｎ型半導体材料のドレイン層と、
該ドレイン層の一部が露出されるように、該ドレイン層と非同延な、該ドレイン層のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上で間隔を空けられた関係にある１つ以上の別個の隆起領域であって、該隆起領域の各々は、該ドリフト層上のｎ型半導体材料のチャネル領域、および該チャネル領域上のｎ型半導体材料のソース領域を含み、該ソース領域のｎ型半導体材料は、該チャネル領域のｎ型半導体よりも高い導電性を有する、１つ以上の別個の隆起領域と、
該ドリフト層上の金属層であって、該１つ以上の隆起領域に隣接し、該ドリフト層とチャネル領域との金属半導体整流接合を形成する、金属層と、
該ソース領域および該ドレイン層の露出された部分とのオーム接触と
を含む、電界効果トランジスタが提供される。この実施形態にしたがうと、上記ソース層は、上記チャネル層と同延であり得る。
【００１１】
上述の実施形態のいずれかにしたがう電界効果トランジスタは、複数の隆起領域を含み得る。上記隆起領域は、大きい寸法および小さい寸法を有して細長くあり得る。上記隆起領域は、この隆起領域の大きい方の寸法が互いに対して平行に方向付けられる。複数の隆起したソース領域はまた、小さい方の寸法の方向に一定の間隔を空けられ得る。上記ゲート領域は、隣接する隆起領域間に延びる複数のフィンガを含み得る。
【００１２】
第四の実施形態にしたがうと、接合電界効果トランジスタが提供され、上記接合電界効果トランジスタは、
対向する第一の主要表面および第二の主要表面を有する基板と、
該基板の該第一の主要表面上のｎ型半導体材料のドレイン層と、
該ドレイン層の一部が露出されるように、該ドレイン層と非同延な、該ドレイン層上のｎ型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層において形成されるｐ型半導体材料のゲート領域と、
該ドリフト層上のｎ型半導体材料のチャネル領域であって、該ゲート領域と整流接合を形成する、チャネル領域と、
該チャネル領域上のｎ型半導体材料のソース領域であって、該ソース領域の半導体材料は、該チャネル領域の半導体材料よりも高い導電性を有する、該ソース領域と、
該ソース領域および該ドレイン層の露出された部分とのオーム接触と
を含む、電界効果トランジスタが提供される。この実施形態にしたがうと、上記ソース領域、チャネル領域およびドリフト領域は、同延であり得る。さらに、上記ゲート領域は複数のフィンガを含み得る。
【００１３】
上述実施形態のいずれかにしたがう電界効果トランジスタにおいて、上記ドレイン層、ドリフト層、ゲート領域、チャネル領域およびソース領域の半導体材料は、少なくとも２ｅＶ（例えば、ＳｉＣまたはＧａＮなどのＩＩＩ族窒化化合物の半導体材料）のＥＧを有し得る。
【００１４】
上述実施形態のいずれかにしたがう電界効果トランジスタにおいて、上記基板は、半絶縁性の基板、ｐ型の基板、またはｐ型緩衝層が基板の第一の表面を形成するｐ型緩衝層を有するｎ型の基板からなるグループから選択され得る。
【００１５】
さらなる実施形態にしたがうと、共通基板上に堆積された上述実施形態のいずれかに示されるような複数の電界効果トランジスタを含む集積回路が提供され得る。上記集積回路は、第一の閾電圧を有する第一の電界効果トランジスタと、第一の閾電圧とは異なる第二の閾電圧を有する第二の電界効果トランジスタとを含み得る。
【００１６】
さらなる実施形態にしたがうと、多層構造を選択的にエッチングすることを含む電界効果トランジスタを製造する方法が提供される。この実施形態にしたがうと、上記多層構造は、対向する第一の主要表面および第二の主要表面を有する基板と、該基板の該第一の主要表面上のｎ型半導体材料のドレイン層と、該ドレイン層上のｎ型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有するドリフト層と、隣接するゲート領域と接触する、隣接するゲート領域間のドリフト層上のｎ型半導体材料のチャネル層と、該チャネル領域上のｎ型半導体材料のソース層であって、該ソース層は、該チャネル層よりも高い導電性を有する、ソース層とを含む。上記実施形態にしたがう方法は、少なくとも１つの隆起したソース領域を形成するために、該ソース層を通して、および該チャネル層を部分的に通して、選択的にエッチングすることと、該少なくとも１つの隆起領域に隣接するチャネル層の露出された部分にｐ型ドーパントのイオンを選択的に注入することと、基礎となるドレイン層を露出するために、該注入されたチャネル層および基礎となるドリフト層の露出された部分を通して選択的にエッチングすることと、基礎となる基板を露出するために該ドレイン層の露出された部分を通して選択的にエッチングし、それによりエッチングされた構造を形成することとを含む。
【００１７】
さらなる実施形態にしたがうと、多層構造上にｐ型ドーパントを選択的に注入することを含む、電界効果トランジスタを製造する方法が提供される。上記実施形態にしたがうと、上記多層構造は、対向する第一の主要表面および第二の主要表面を有する基板と、該基板の該第一の主要表面上のｎ型半導体材料のドレイン層と、該ドレイン層上のｎ型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有するドリフト層を含む、電界効果トランジスタを製造する方法が提供される。上記実施形態にしたがう方法は、ゲート領域を形成するために該ドリフト層にｐ型ドーパントを選択的に注入することと、該ドリフト層の注入された表面上にｎ型半導体材料のチャネル層を堆積または成長させることと、該チャネル層上にｎ型半導体材料のソース層を堆積または成長させることであって、該ソース層は、該チャネル層よりも高い導電性を有する、ことと、基礎となるドレイン層を露出するために該ソース層、該チャネル層および該注入されたドリフト層を通して選択的にエッチングをして、それにより隆起領域を形成することと、基礎となる基板を露出するために該露出されたドレイン層の一部を通して選択的にエッチングし、それによりエッチングされた構造を形成することとを含む。
【００１８】
さらなる実施形態にしたがうと、多層構造を選択的にエッチングすることを含む、電界効果トランジスタを製造する方法が提供される。上記実施形態にしたがうと、上記多層構造は、対向する第一の主要表面および第二の主要表面を有する基板と、該基板の該第一の主要表面上のｎ型半導体材料のドレイン層と、該ドレイン層上のｎ型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有するドリフト層と、該ドリフト層上のｎ型半導体材料のチャネル層と、該チャネル層上のｎ型半導体材料のソース層であって、該ソース層は、該チャネル層よりも高い導電性を有するソース層、を含む。上記実施形態にしたがう方法は、基礎となるドリフト層を露出するために該ソース層およびチャネル層を通して選択的にエッチングし、それにより少なくとも１つの隆起領域を形成することと、基礎となるドレイン層を露出させるために該ドリフト層の露出された部分を通して選択的にエッチングすることと、基礎となる基板を露出させるために該ドレイン層の露出された部分を通して選択的にエッチングし、それによりエッチングされた構造を形成することと、該ドリフト層の露出された部分と接触してショットキー金属を堆積させること、を含む。
【００１９】
上述実施形態のいずれかにしたがう方法はさらに、ドーパントを活性化させるためにｐ型ドーパントの注入後にアニール処理をすることを含む。
【００２０】
上述実施形態のいずれかにしたがう方法は、上記エッチングされた構造の露出された表面上に誘電性物質の層を成長または堆積させること、上記基板の第一の表面に平行であるドレイン領域、ゲート領域および／またはソース領域の基礎となる部分を露出させるために、この誘電性物質を異方性エッチングすることと、ドレイン領域、ゲート領域およびソース領域の露出された部分上に金属を堆積させることと、をさらに含み得る。
【００２１】
上述実施形態のいずれかにしたがう方法において、上記半導体材料は、ＳｉＣであり得る。上記半導体材料がＳｉＣである場合に、上記方法は、上記金属／半導体界面における金属が金属珪化物を形成するために反応するようにドレイン領域、ゲート領域および／またはソース領域の露出された部分の上に金属を堆積させ、未反応金属を除去した後に、アニールすることをさらに含み得る。上記未反応金属は、酸エッチングを使用して除去され得る。
【００２２】
上述実施形態のいずれかにしたがう方法において、複数の隆起領域が形成され得る。上記複数の隆起領域は、細長く、大きい寸法および小さい寸法を有し得る。上記複数の隆起領域は、上記隆起したソース領域の大きい方の寸法が、互いに対して平行に方向付けられ得る。上記複数の隆起したソース領域は、小さい方の寸法の方向に一定の間隔を空けられ得る。
【００２３】
上述実施形態のいずれかにしたがう方法において、多重的にエッチングされた構造は、単一基板上に形成され、ドレイン層を通したエッチングは、エッチングされた構造の各々を絶縁し得る。
【発明を実施するための最良の形態】
【００２４】
（参照番号）
図面において使用される参照番号は、以下に示されるように定義される。
１  基板
２  Ｎ型ドレイン層（例えば、Ｎ＋＋）
３  Ｎ型ドリフト領域
４  Ｎ型チャネル層
５  Ｎ型ソース層（例えば、Ｎ＋＋）
６  エッチング／注入マスク
７  注入されたＰ＋ゲート領域
８  誘電体
９  オーム接触
１０  Ｐ型緩衝層
１１  ソース相互接続
１２  ドレイン相互接続
１３  ゲート相互接続。
【００２５】
(詳細な説明）
同じダイ（ｄｉｅ）上に製造された他のデバイスから電気的に絶縁され得る垂直チャネル接合電界効果トランジスタ（ＪＦＥＴ）が提供され、上記垂直チャネル接合電界効果トランジスタは、同じダイの上に製造されたデバイスが異なる閾電圧を有し得るような態様で実施され得る。上記デバイスを含むモノリシック集積回路ならびにこのデバイスを製造する方法およびこのデバイスを含む集積回路を製造する方法もまた提供される。
【００２６】
本発明は、一般に、このようなデバイスを使用して製造された垂直チャネルのモノリシックな集積回路を用いる接合電界効果トランジスタ（ＪＦＥＴ）に関する。特に、本発明は、広いバンドギャップの半導体において形成されるようなトランジスタおよび回路に関する。
【００２７】
本デバイスは、半絶縁性の半導体基板、ｐ型の半導体基板、またはｐ型緩衝層を伴うｎ型の半導体基板のいずれかであり得る広いバンドギャップの（すなわち、ＥＧ＞２ｅＶ）の半導体基板上に造られ得る。上記デバイスは、エピタキシャルに成長されたｎ型層のソース、チャネル、ドリフトおよびドレインならびにｐ型注入ゲート領域を含み得る。上記デバイス構造は、プラズマエッチングおよびイオン注入を使用して定義され得、そして、上記ソース、ゲートおよびドレイン領域へのオーム接触が、ウェーハと同じ側に形成され得る。
【００２８】
垂直チャネル幅に依存して、上記ＪＦＥＴは閾電圧を有し得、そして、同じチャネルドープに対し、デプレッション動作モードおよびエンハンス動作モードの両方に対して実施され得る。同じウェーハ上またはダイ上で製造され、異なる閾電圧を有するデバイスは、デジタル集積回路およびアナログ集積回路の両方に対して使用され得る。さらに、上述されたデバイスは、モノリシックマイクロ波集積回路（ＭＭＩＣ）において使用され得る。
【００２９】
本発明は、添付図面および添付写真を参照して本明細書の以下においてより詳細に記載され、以下では、本発明の好ましい実施形態が、実施例として炭化珪素（ＳｉＣ）半導体を用いて記載される。炭化珪素は、多数（すなわち、２００以上）の異なるモディフィケーション（ポリタイプ）に結晶化する。最も重要なポリタイプは、３Ｃ−ＳｉＣ（単位立方格子、閃亜鉛鉱）、２Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ（単位六角格子、ウルツ鉱）、１５Ｒ−ＳｉＣ（単位菱面格子）である。しかしながら、上記４Ｈポリタイプは、その電子移動度が高いので、パワーデバイスに対してはより魅力的である。上記４Ｈ−ＳｉＣは好ましいが、本発明は、例えば、窒化ガリウムなどの他の広いバンドギャップの半導体、および他のポリタイプの炭化珪素から構成される、本明細書中に記載されているデバイスおよび集積回路に適用可能であることが理解されるべきである。
【００３０】
図１を参照すると、横型トレンチ接合電界効果トランジスタ（ＬＴＪＦＥＴ）として参照される半導体デバイスの実施例の概略三次元図が示される。上記されたデバイスは、半絶縁性の半導体基板、ｐ型の半導体基板、またはｐ型緩衝層を伴うｎ型の半導体基板のいずれかであり得る、広いバンドギャップの半導体基板（１）上に造られる。図１に示されるように、上記デバイスは、エピタキシャルに成長されたｎ型層のソース、チャネル、ドリフト（３）およびドレイン（２）ならびにｐ型注入ゲート領域（７）を含み得る。図１に示されるデバイス構造は、プラズマエッチングおよびイオン注入を使用して定義され得、上記ソース、ゲートおよびドレイン領域へのオーム接触（９）は、そのウェーハと同じ側に形成され得る。ソース（１１）、ドレイン（１２）およびゲート（１３）の相互接続もまた、図１に示される。
【００３１】
図２は、半絶縁性基板上に造られた単一フィンガＬＴＪＦＥＴに対する例示的製造方法を概略的に表している。図２に示されるように、エピタキシャルスタックが、製造ステップＡにおいて半絶縁性基板上に成長される。製造ステップＢにおいて、エッチング／注入マスク（６）は、トップエピタキシャル層の表面上に形成される。ステップＣにおいては、上記ソースおよびチャネル領域は、層（５）および部分的に層（４）を通しての一連のプラズマエッチングステップにより定義され、その後、ＡＩ＋またはＢ＋の注入が続き、ｐ型ゲート領域（７）を形成する。高温注入後アニールの後に、製造ステップＤにおいて、一連のプラズマエッチングステップは、上記ゲート領域（７）およびドリフト層（３）を通してエッチングすることにより大量にドープされたドレイン層（２）を露出するために、そして、層（２）を通して絶縁性基板（１）にエッチングすることによりメサ絶縁を形成するために、使用される。ステップＥにおいて、誘電性薄層（８）は、上記の製造ステップから生じた表面上に成長されるか、または堆積される。次いで、製造ステップＦにおいて、異方性プラズマエッチングは、上記誘電薄層を通してエッチングすることにより、上記デバイスの水平線方向のエリア上に半導体を露出するように実行される。上記ステップには、金属堆積および高温オーム接触アニールが続き、金属が半導体に接触するエリアに金属珪化物を形成する。上記珪化物の形成後、無反応金属が除去され得る（例えば、酸エッチングを使用する）。
【００３２】
図３Ａおよび図３Ｂは、導電基板上に製造され、ｐ−ｎ接合により同じダイ上に製造された他のデバイスから絶縁されたＬＴＪＦＥＴの概略断面表示図である。図３Ａは、図２に表された製造プロセスを使用してｐ型基板上に製造された単一フィンガＬＴＪＦＥＴの概略断面図を示す。図３Ｂに示されるように、上記ＬＴＪＦＥＴはまた、ｎ型基板上に製造され得る。図３Ｂに示されるように、上記デバイスは、ｐ−ｎ接合絶縁を提供するために、エピタキシャルに成長されたさらなるｐ型層を含む。
【００３３】
例示的な実施形態が、図１、２、３Ａおよび３Ｂに示されているが、本発明に対する他の代替物が可能である。例えば、ＧａＮ  ｎ型のエピタキシャル層が、炭化珪素、サファイアまたは珪素の基板上で成長され、上記デバイス構造の製造に対する初期の物質のスタックを形成する。代替的に、半絶縁性のエピタキシャルに成長された緩衝層を有する導電ＳｉＣ基板を含む基板材料が使用され得る。このようなデバイスは、米国公開第２００２−０１４９０２１号［１５］として公開され、２００２年１月３日に出願された米国特許出願第１０／０３３，７８５号に記載される（その全体は、本明細書により参照により援用される）。
【００３４】
代替的に、高温伝導性を有する異なる型のセラミックが、基板材料（例えば、ＡＩＮ、Ａｌ２Ｏ３、ＢｅＯなど）として使用され得る。
【００３５】
埋め込み型イオン注入ゲートを用いてチャネルが形成されるＪＦＥＴ構造が上述されたが、異なるチャネル構造を有する電界効果トランジスタを使用することもまた可能である。図４Ａおよび図４Ｂは、上記垂直チャネルに対する代替的な構造を用いて半絶縁性基板上に製造された（ＦＥＴ）の概略断面図である。図４Ａは、単一チャネルＪＦＥＴの概略断面図を示しており、上記チャネル領域はｎ型層のエピタキシャルな成長が引き続いて起こるｐ型注入により定義される。垂直ＪＦＥＴ構造における過成長ソース領域を形成する方法の実施例は、米国特許第５，６１０，０８５号［１６］において見出され得る。
【００３６】
図４Ｂに示されるように、横型トレンチＦＥＴはまた、イオン注入されたｐ型ゲートの代わりにショットキーゲート（Ｓｃｈｏｔｔｋｙ  ｇａｔｅ）を実施して製造され得る。溝構造にショットキーゲートを形成する方法の実施例は、米国特許第６，１５６，６１１号［１７］および米国特許第５，９４５，７０１号［１８］において見出され得る。
【００３７】
図５Ａおよび図５Ｂは、上記ソース、ドレインおよびゲート端子への電気的接続の概略的な図示を含む、半絶縁体基板上に製造された単一フィンガおよび多重フィンガの横型トレンチＪＦＥＴの概略断面図である。
【００３８】
上述したように、同じダイ上に製造されたＬＴＪＦＥＴは、異なる閾電圧を生じる異なる幅（すなわち、ソースフィンガの幅）の垂直チャネルを有し得る。レイアウト設計によりデバイスの閾電圧を定義する可能性は、モノリシックな集積回路の設計に対してさらなる柔軟性を提供する。例えば、同じチップ上に複数の閾電圧を有することは、ＲＦ設計に対する一層の柔軟性およびより高度な整合性を可能とする。このような柔軟性は、例えば、ＭＯＳＦＥＴまたは横方向ＪＦＥＴなど横方向チャネルを用いるデバイスの場合には、達成することが非常に困難であり得る。
【００３９】
特に、同じダイ上に製造された示されたデバイスは、上記ソースフィンガの適切な幅を選択することによりエンハンス動作モードおよびデプレッション動作モードの両方に対してインプリメントされ得る。図６Ａは、異なる垂直チャネル幅を用いて同じダイ上に製造された２つの単一フィンガ横型トレンチＪＦＥＴの概略断面図を提供する。図６Ｂは、図６Ａで描かれたデバイスを使用するモノリシックなインバータ回路を示す概略図である。
【００４０】
横型トレンチＪＦＥＴを使用して集積回路を製造する実現可能性は、同じウェーハ上に製造された別個のパワー垂直チャネルＶＪＦＥＴを使用して示され、エンハンス動作モードおよびデプレッション動作モードの両方に対して実施される。別個の垂直チャネルパワーＶＪＦＥＴ上で測定され、上記ゲート周辺機器のユニット長に正規化されたドレインＩ−Ｖの特性は、図７Ａおよび図７Ｂに示される。上記デバイスを使用してアルミナ基板上に造られたハイブリッド論理ＮＯＲゲートならびに上記デバイスの測定された波形および論理の実行は、図８Ａ，８Ｂおよび８Ｃに示される。
【００４１】
上記ＳｉＣ層は、公知の技術を使用してドナー物質またはアクセプタ物質を用いて上記層をドープすることにより形成され得る。例示的ドナー物質は、窒素およびリンを含む。窒素は、好ましいドナー物質である。ＳｉＣをドープするための例示的なアクセプタ物質は、ホウ素およびアルミニウムを含む。アルミニウムは、好ましいアクセプタ物質である。しかしながら、上記物質は、単に例示的なものであり、炭化珪素にドープされ得る任意のアクセプタ物質およびドナー物質が使用され得る。本明細書中に記載される横型トレンチＪＦＥＴの種々の層のドーピングレベルおよび厚さは、特定の用途のための望ましい特性を有するデバイスを生産するために多様であり得る。同様に、上記デバイスの種々の寸法はまた、特定の用途のための望ましい特性を有するデバイスを生産するために多様であり得る。
【００４２】
上記ＳｉＣ層は、適切な基板上のエピタキシャルな成長により形成され得る。上記層は、エピタキシャルな成長の間にドープされ得る。
【００４３】
特に断りがない限り、本発明の文脈において大量にドープ（＋＋）されるとは、１０１８原子・ｃｍ−３以上のドーパント濃度に対応し、軽度にドープ（−）されるとは、５ｘ１０１６原子・ｃｍ−３以下のドーパント濃度に対応し、適度にドープ（＋）されるとは、５ｘ１０１６原子・ｃｍ−３と１０１８原子・ｃｍ−３との間のドーパント濃度に対応する。
【００４４】
上述の明細書は、例示の目的のために提供された実施例を用いて、本発明の原理を教示しているが、本発明の真の範囲から逸脱することなしに、形態および詳細における種々の変更が為され得ることが、本開示を読解することから当業者により認識される。
【００４５】
【化１】
0005417585.tif 000002
【００４６】
【化２】
0005417585.tif 000003
【００４７】
【化３】
0005417585.tif 000004
【図面の簡単な説明】
【００４８】
【図１】図１は、多重フィンガ横型トレンチＪＦＥＴの概略三次元説明図である。
【図２】図２は、単一フィンガ横型トレンチＪＦＥＴの製造プロセスを例示する概略図である。
【図３Ａ】図３Ａは、ｐ型基板上に製造された単一フィンガ横型トレンチＪＦＥＴの概略断面図である。
【図３Ｂ】図３Ｂは、ｐ型緩衝層を伴うｎ型基板上に製造された単一フィンガ横型トレンチＪＦＥＴの概略断面図である。
【図４Ａ】図４Ａは、過成長ソース領域を伴う単一チャネル横方向ＪＦＥＴの概略断面図である。
【図４Ｂ】図４Ｂは、ショットキーゲートを伴う単一フィンガ横型トレンチＦＥＴの概略断面図である。
【図５Ａ】図５Ａは、半絶縁性基板上に製造された単一フィンガ横型トレンチＪＦＥＴの概略断面図および電気的接続の概略断面図である。
【図５Ｂ】図５Ｂは、半絶縁性基板上に製造された多重フィンガ横型トレンチＪＦＥＴの概略断面図および電気的接続の概略断面図である。
【図６Ａ】図６Ａは、同じダイ上に製造された異なる閾電圧を有する２つの単一フィンガ横型トレンチＪＦＥＴの概略断面図である。
【図６Ｂ】図６Ｂは、モノリシックの否定回路を形成するために使用される電気的接合を含む、同じダイ上に製造された異なる閾電圧を有する２つの単一フィンガ横型トレンチＪＦＥＴの概略断面図である。
【図７Ａ】図７Ａは、エンハンス動作モードに対して実施される別個の垂直チャネルパワーＶＪＦＥＴの測定されたＩ−Ｖ特性であって、示されているドレイン電流値は、ゲート周辺機器の１μｍに正規化される特性を示す。
【図７Ｂ】図７Ｂは、デプレッションモード動作に対して実施される別個の垂直チャネルパワーＶＪＦＥＴの測定されたＩ−Ｖ特性であって、示されているドレイン電流値は、ゲート周辺機器の１μｍに正規化される特性を示す。
【図８Ａ】図８Ａ〜図８Ｃは、別個の垂直チャネルパワーＶＪＦＥＴを使用したアルミナ基板上に造られたハイブリッド論理ＮＯＲゲートの写真（図８Ａ）、測定された波形（図８Ｂ）および論理実行（図８Ｃ）を示す。
【図８Ｂ】図８Ａ〜図８Ｃは、別個の垂直チャネルパワーＶＪＦＥＴを使用したアルミナ基板上に造られたハイブリッド論理ＮＯＲゲートの写真（図８Ａ）、測定された波形（図８Ｂ）および論理実行（図８Ｃ）を示す。
【図８Ｃ】図８Ａ〜図８Ｃは、別個の垂直チャネルパワーＶＪＦＥＴを使用したアルミナ基板上に造られたハイブリッド論理ＮＯＲゲートの写真（図８Ａ）、測定された波形（図８Ｂ）および論理実行（図８Ｃ）を示す。
【図１】
0005417585.tif 000005
【図２】
0005417585.tif 000006
【図３Ａ】
0005417585.tif 000007
【図３Ｂ】
0005417585.tif 000008
【図４Ａ】
0005417585.tif 000009
【図４Ｂ】
0005417585.tif 000010
【図５Ａ】
0005417585.tif 000011
【図５Ｂ】
0005417585.tif 000012
【図６Ａ】
0005417585.tif 000013
【図６Ｂ】
0005417585.tif 000014
【図７Ａ】
0005417585.tif 000015
【図７Ｂ】
0005417585.tif 000016
【図８Ａ】
0005417585.tif 000017
【図８Ｂ】
0005417585.tif 000018
【図８Ｃ】
0005417585.tif 000019