(57)【特許請求の範囲】
【請求項１】
第１層と第２層とを、それぞれのＴＳＶの一部は一直線上に重なるように積層する半導体装置の製造方法であって、
基板を準備し、基板の上面に入出力回路を構成するトランジスタを形成し、トランジスタを覆うように絶縁層を形成し、絶縁層中にＴＳＶを形成し、該ＴＳＶに接続する該ＴＳＶより細い配線を複数形成する第１層の製造工程と、
基板を準備し、基板の上面に論理回路を構成するトランジスタを形成し、トランジスタを覆うように絶縁層を形成し、絶縁層中にＴＳＶを形成する工程を含む第２層の製造工程と、
第１層のＴＳＶと第２層のＴＳＶの一部は一直線上に重なるように、第１層と第２層の、基板の反対側面を接続する接続工程と、
第１層の基板を除去する工程と、をこの順で行うことを特徴とする半導体装置の製造方法。
【請求項２】
ＴＳＶとトランジスタを有する第３層を、それぞれの層のＴＳＶの一部は一直線上に重なるように上記第２層に接続する工程を行うことを特徴とする請求項１に記載の製造方法。
【請求項３】
上記トランジスタは、ＳＯＩトランジスタまたはバルクトランジスタであることを特徴とする請求項１に記載の製造方法。
【請求項４】
上記第１層および／または上記第２層の製造工程は、
半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板を準備する工程と、
該半導体層の主面内に、該絶縁層に到達するように第１分離絶縁膜を形成し、該半導体層の該主面から該絶縁層の上面に到達しないように第２分離絶縁膜を形成する工程と、
該半導体層内において、該第１分離絶縁膜によって規定される素子形成領域内にＭＯＳトランジスタを形成する工程と、
該ＭＯＳトランジスタ及び該第１分離絶縁膜の上に層間絶縁層を形成する工程と、
該第１分離絶縁膜にＴＳＶを形成する工程と、をこの順に行うことを特徴とする請求項１に記載の製造方法。
【請求項５】
上記ＭＯＳトランジスタは、
上記半導体層内に選択的に形成された第１導電型のソース領域及びドレイン領域と、
該ソース領域及びドレイン領域の間の該半導体層の領域上に、ゲート酸化膜を介して形成されたゲート電極と、
該ソース領域及びドレイン領域の間の該半導体層の第２導電型の領域であるボディ領域と、
上記第２分離絶縁膜と上記絶縁層の間に存在する該半導体層の一部である第２導電型の第２分離絶縁膜下半導体領域とを含み、
更に、該第２分離絶縁膜下半導体領域を介して該ボディ領域に接続された第２導電型の第１ボディ電位設定領域を含むことを特徴とする請求項４に記載の製造方法。
【請求項６】
上記ＴＳＶを形成する工程は、
絶縁層に開口部を形成し、開口部および絶縁層の表面を覆うようにシリコン酸化膜とシリコン窒化膜を順次形成し、開口部を埋め込むように絶縁層上に金属層を形成し、シリコン窒化膜をエッチングストッパに用いて金属層をエッチングして開口部内に金属層を残す工程であることを特徴とする請求項１に記載の製造方法。
【請求項７】
上記ＴＳＶを形成する工程は、
絶縁層上にシリコン窒化膜を形成した後に絶縁層に開口部を形成し、開口部の表面を覆うようにシリコン酸化膜を形成し、開口部を埋め込むように絶縁層上に金属層を形成し、シリコン窒化膜をエッチングストッパに用いて金属層をエッチングして開口部内に金属層を残す工程であることを特徴とする請求項１に記載の製造方法。
【請求項８】
基板と、基板の上面に形成された入出力回路を構成する第１トランジスタと、該第１トランジスタを覆うように形成された第１層間絶縁層と、該第１層間絶縁層中に形成された第１ＴＳＶと、該第１ＴＳＶに接続する該第１ＴＳＶより細い複数の配線を含む第１層と、
該第１層の上に形成された論理回路を構成する第２トランジスタと、該第２トランジスタを覆うように形成された第２層間絶縁層と、該第２層間絶縁層中に形成された第２ＴＳＶとを含む第２層との少なくとも２層構造を有する半導体装置であって、
該第１層の該第１ＴＳＶと、該第２層の該第２ＴＳＶの一部が一直線上に重なるように配置され、
該第１層の該第１トランジスタのゲート電極側が該第２層に向いて配置され、該第２層の該第２トランジスタのゲート電極側が該第１層に向いて配置されたことを特徴とする半導体装置。
【請求項９】
上記トランジスタは、ＳＯＩトランジスタまたはバルクトランジスタであることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
上記第１層および／または上記第２層は、
半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板と、
該半導体層の主面内に、該絶縁層に到達するように形成された第１分離絶縁膜と、
該半導体層内において、該第１分離絶縁膜によって規定された素子形成領域内に形成されたＭＯＳトランジスタと、
該ＭＯＳトランジスタ及び該第１分離絶縁膜の上に形成された層間絶縁層と、
該半導体層の該主面から該絶縁層の上面に到達しないように形成された第２分離絶縁膜と、
該第１分離絶縁膜に形成されたＴＳＶとを含むことを特徴とする請求項８に記載の半導体装置。
【請求項１１】
上記ＭＯＳトランジスタは、
上記半導体層内に選択的に形成された第１導電型のソース領域及びドレイン領域と、
該ソース領域及びドレイン領域の間の該半導体層の領域上にゲート酸化膜を介して形成されたゲート電極と、
該ソース領域及びドレイン領域の間の該半導体層からなる第２導電型のボディ領域と、
該第２分離絶縁膜と該絶縁層の間に存在する該半導体層の一部からなる第２導電型の第２分離絶縁膜下半導体領域とを含み、
更に、該第２分離絶縁膜下半導体領域を介して該ボディ領域に接続された第２導電型の第１ボディ電位設定領域を含むことを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ＴＳＶを用いた多層構造の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図２５は、従来の半導体装置の製造方法の各工程における断面図であり、以下の工程１〜５を含む。
【０００３】
工程１：図２５（ａ）に示すように、基板１を準備し、その上にＢＯＸ層（埋込み酸化層）２を堆積させる。次にＢＯＸ層２の上に、例えばＦＰＧＡ（Field Programmable Gate Array）等の論理回路からなる半導体素子１３を形成する。半導体素子１３は、ＳＯＩ構造のＳＯＩトランジスタ、容量等の素子を含む。
【０００４】
次に、絶縁層４を形成した後、絶縁層４に開口部を設け、バイアホール５を形成する。一方、絶縁層４とＢＯＸ層２に開口部を設け、ＴＳＶ（Through Silicon Via）６を形成する。
【０００５】
続いて、配線層８を形成した後、絶縁層４を堆積させる。次に、例えばダマシンプロセスを用いてバイアホール５と配線層８を形成する。以上の工程で、第１層１０が作製される。
【０００６】
工程２：図２５（ｂ）に示すように、第２層２０を作製する。第２層２０は、基板１の上にＢＯＸ層２が設けられ、その上に、半導体素子１３、バイアホール５、配線層８等が設けられている。半導体素子１３は、ＦＰＧＡ等の論理回路からなる。
【０００７】
工程３：図２５（ｃ）に示すように、第２層２０の基板１を、例えばＣＭＰ法を用いて除去し、ＴＳＶ６を露出させる。
【０００８】
工程４：図２５（ｄ）に示すように、第３層３０を作製する。第３層３０は、基板１の上にＢＯＸ層２が設けられ、その上に、Ｉ／Ｏ回路（入出力回路）からなる半導体素子３、バイアホール５、配線層８等が設けられている。続いて、第３層３０の配線層８が、第２層２０のＴＳＶ６と接触するように第２層２０の上に第３層３０を積層する。
【０００９】
工程５：図２５（ｅ）に示すように、第３層３０の基板１を、例えばＣＭＰ法を用いて除去する。以上の工程で、基板１の上にＭ１、Ｍ２、Ｍ３の３つの層が積層された半導体装置（３次元デバイス）１０００が完成する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−１２８５４号公報
【特許文献２】特開平１１−３４０３１５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
３次元デバイス等の多層構造の半導体装置１０００では、ＴＳＶ６は断面積が大きいため、レイアウト配置として、基板１に垂直な方向に、略直線上に配置する必要がある。このため、上述の製造方法を用いた場合、第２層２０、第３層３０のレイアウト（半導体素子１３やＴＳＶ６の位置）は、第１層１０のレイアウトに対して、基板１に平行な面で略鏡面対称にする必要がある。
【００１２】
しかしながら、第１層１０のレイアウトを基に、これと鏡面対称のレイアウトを有する第２層２０、第３層３０を作製するには、マスク、ＣＡＤレイアウト、回路検証用ツールの変更が必要となる。特に、従来方法では、第２層２０が論理回路からなる半導体素子１３を含んでいるが、論理回路を鏡面対称に設計しなおし、対応するマスク等を作製する作業は非常に複雑で、製造コストの上昇を招くこととなる。
【００１３】
これに対して、発明者らは、Ｉ／Ｏ回路（入出力回路）であれば、鏡面対称のレイアウトの設計、製作が、論理回路に比較して非常に簡単に行える点に着目し、Ｉ／Ｏ回路（入出力回路）のみを鏡面対称のレイアウトで作製する本発明を完成した。
【００１４】
即ち、本発明は、３次元デバイスのような多層配線を有する半導体装置を、より簡単な工程で作製する製造方法の提供を目的とする。
【課題を解決するための手段】
【００１５】
本発明は、第１層と第２層とを、それぞれのＴＳＶが略一直線上になるように積層する半導体装置の製造方法であって、基板を準備し、基板の上面に入出力回路を構成するトランジスタを形成し、トランジスタを覆うように絶縁層を形成し、絶縁層中にＴＳＶを形成する工程を含む第１層の製造工程と、基板を準備し、基板の上面に論理回路を構成するトランジスタを形成し、トランジスタを覆うように絶縁層を形成し、絶縁層中にＴＳＶを形成する工程を含む第２層の製造工程と、第１層のＴＳＶと第２層のＴＳＶとが略一直線上になるように、第１層と第２層の、基板の反対側面（上面側）を接続する接続工程と、第１層の基板を除去する工程と、を含むことを特徴とする半導体装置の製造方法である。
【００１６】
また、本発明は、基板と、基板の上面に形成された入出力回路を構成する第１トランジスタと、第１トランジスタを覆うように形成された第１層間絶縁層と、第１層間絶縁層中に形成された第１ＴＳＶとを含む第１層と、第１層の上に形成された論理回路を構成する第２トランジスタと、第２トランジスタを覆うように形成された第２層間絶縁層と、第２層間絶縁層中に形成された第２ＴＳＶとを含む第２層との少なくとも２層構造を有する半導体装置であって、第１層と第２層の第１ＴＳＶと第２ＴＳＶとが略一直線上になるように配置され、第１層の第１トランジスタのゲート電極側が第２層に向いて配置され、第２層の第２トランジスタのゲート電極側が第１層に向いて配置されたことを特徴とする半導体装置でもある
【発明の効果】
【００１７】
以上のように、本発明にかかる半導体装置の製造方法では、Ｉ／Ｏ回路を有する層のみを鏡面対称のレイアウトとし、論理回路を有する層は通常のレイアウトとすることで、より簡単に多層配線構造の半導体装置の作製が可能となる。
【００１８】
また、本発明の半導体装置では、遠距離配線による遅延を防止でき、高速、低消費電力化が可能となる。また、配線層のレイアウトの自由度も向上する。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図２Ａ】本発明の実施の形態１にかかる半導体装置の部分平面図と部分断面図である。
【図２Ｂ】本発明の実施の形態１にかかる半導体装置の多層構造を示す図である。
【図２Ｃ】本発明の実施の形態１にかかる半導体装置の多層構造を示す図である。
【図３】ＦＰＧＡ１ブロック中のＴＳＶと要素回路ブロックの配置図である。
【図４】本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。
【図５】本発明の実施の形態３にかかる半導体装置の製造工程の断面図である。
【図６】本発明の実施の形態４にかかる半導体装置の製造工程の断面図である。
【図７】本発明の実施の形態４にかかる半導体装置の断面図である。
【図８】本発明の実施の形態４にかかる他の半導体装置の製造工程の断面図である。
【図９】本発明の実施の形態５にかかる半導体装置の製造工程の断面図である。
【図１０】本発明の実施の形態５にかかる半導体装置の断面図である。
【図１１】本発明の実施の形態６にかかる半導体装置の製造工程の断面図である。
【図１２】本発明の実施の形態６にかかる半導体装置の断面図である。
【図１３】本発明の実施の形態７にかかる半導体装置の製造工程の断面図である。
【図１４】本発明の実施の形態８かかる半導体素子とＣｕ−ＴＳＶを形成した半導体装置の概略図である。
【図１５】本発明の実施の形態８かかる半導体素子とＣｕ−ＴＳＶを形成した半導体装置の概略図である。
【図１６】本発明の実施の形態８かかる半導体素子とＣｕ−ＴＳＶを形成した半導体装置の概略図である。
【図１７】本発明の実施の形態８かかる半導体素子と２つのＷ−ＴＳＶを形成した半導体装置の概略図である。
【図１８】本発明の実施の形態９にかかる半導体装置の製造工程の断面図である。
【図１９】本発明の実施の形態９にかかる半導体装置の製造工程の断面図である。
【図２０】本発明の実施の形態９にかかる半導体装置の製造工程の断面図である。
【図２１】本発明の実施の形態９にかかる半導体装置の製造工程の断面図である。
【図２２】本発明の実施の形態１０にかかる半導体装置の製造工程の断面図である。
【図２３】本発明の実施の形態１０にかかる半導体装置の製造工程の断面図である。
【図２４】本発明の実施の形態１０にかかる半導体装置の製造工程の断面図である。
【図２５】従来の半導体装置の製造工程の断面図である。
【発明を実施するための形態】
【００２０】
実施の形態１．
図１は、全体が１００で表される、本発明の実施の形態１にかかる半導体装置の製造工程の断面図であり、かかる製造方法は以下の工程１〜５を含む。なお、以下において、「通常レイアウト」は、従来から使用している本来のレイアウト、「鏡面レイアウト」は、基板に平行な面に対して「通常レイアウト」と略鏡面対称のレイアウトをいう。
【００２１】
工程１：図１（ａ）に示すように、例えばＳｉからなる基板１を準備し、その上にＢＯＸ層（埋込み酸化層）２を堆積させる。次にＢＯＸ層２の上に、半導体層を形成し、当該半導体層にＳＯＩ構造のＳＯＩトランジスタやキャパシタ、抵抗等の半導体素子３を形成する。半導体素子の周囲の分離構造は、素子間の分離絶縁層（図示せず）がＢＯＸ層２に到達する完全分離構造と、素子間の分離絶縁層がＢＯＸ層２に到達せず、分離絶縁層とＢＯＸ層２の間に半導体層（図示せず）を残す部分分離構造の２種類からなる。このような完全分離／部分分離の２種類からなる分離構造をハイブリッドトレンチ分離構造（ＨＴＩ）とよぶ。ハイブリッドトレンチ分離構造の詳細については、後述する。ここでは、半導体素子３としてＩ／Ｏ回路（入出力回路）を作製する。
【００２２】
次に、ＳｉＯ２等の絶縁層４を形成した後、絶縁層４に開口部を設け、例えばＷを埋め込んでバイアホール５を形成する。一方、絶縁層４とＢＯＸ層２の開口部を設け、例えばＣｕを埋め込んでＴＳＶ（Through Silicon Via）６を形成する。なお、通常、ＢＯＸ層２と絶縁層４は同一材料から形成されるため、ここでは界面は記載していない。尚、ＴＳＶを形成する領域は、完全分離構造となっている。
【００２３】
続いて、例えばＣｕからなる配線層８を形成した後、絶縁層４を堆積させる。次に、例えばダマシンプロセスを用いてバイアホール５と配線層８を形成する。以上の工程で、第１層１０が作製される。第１層は、後述する第２層２０、第３層３０のレイアウトに対して、鏡面レイアウトとなっている。
【００２４】
工程２：図１（ｂ）に示すように、第２層２０（通常レイアウト）を作製し、第１層１０の上に、フェイス・トゥ・フェイスで貼り合わせる。貼り合わせには、例えば２００℃前後の温度での加熱接合が用いられる。後述するように、貼り合わせには半田バンプを用いることもできる。
【００２５】
第２層２０は、基板１の上にＢＯＸ層２が設けられ、その上に、ＳＯＩトランジスタや容量からなる半導体素子１３、バイアホール５、配線層８等が設けられている。半導体素子は、部分分離構造、完全分離構造またはハイブリッド分離構造で分離される。また、ＴＳＶを形成する領域は、完全分離構造となっている。半導体素子１３は、例えばＦＰＧＡ（Field Programmable Gate Array）等の論理回路からなる。
【００２６】
工程３：図１（ｃ）に示すように、第２層２０の基板１を、例えばＣＭＰ法を用いて除去し、ＴＳＶ６を露出させる。
【００２７】
工程４：図１（ｄ）に示すように、第２層２０とほぼ同じ構造の第３層３０を作製する。第３層３０は、基板１の上にＢＯＸ層２が設けられ、その上に、例えばＦＰＧＡ等の論理回路を構成し、ＳＯＩトランジスタや容量からなる半導体素子１３、バイアホール５、配線層８等が設けられている。尚、半導体素子は、部分分離構造、完全分離構造またはハイブリッド分離構造で分離され、ＴＳＶを形成する領域は、完全分離構造となっている。続いて、第３層３０の配線層８が、第２層２０のＴＳＶ６と接触するように第２層２０の上に第３層３０（通常レイアウト）を貼り合わせる。
【００２８】
工程５：図１（ｅ）に示すように、第１層１０の基板１を、例えばＣＭＰ法を用いて除去する。以上の工程で、基板１の上にＭ１、Ｍ２、Ｍ３の３つの層が積層された半導体装置（３次元デバイス）１００が完成する。
【００２９】
本実施の形態１にかかる半導体装置１００は、例えば図１（ｅ）に示すように、基板１の上に形成されたＭ１、Ｍ２が、通常レイアウトであり、Ｍ３のみがＭ１、Ｍ２の通常レイアウトを略鏡面対称とした鏡面レイアウトとなっている。Ｍ１、Ｍ２、Ｍ３層のＴＳＶ６は、基板１の垂直な方向に、略一直線上に配置される。
【００３０】
Ｍ３には、鏡面レイアウトが比較的作製しやすい、論理回路に比べて回路構造が単純なＩ／Ｏ回路（入出力回路）が形成され、鏡面レイアウトの作製が複雑な論理回路は形成されない。このため、鏡面レイアウトの作製のための、マスク等の形成を含む製造工程が比較的簡単に行うことができる。
【００３１】
特に、Ｍ１、Ｍ２層（論理回路）用とＭ３層（Ｉ／Ｏ回路）用の２組のマスクセットで、多層構造の半導体装置の作成が可能となり、製造コストの低減が可能となる。
【００３２】
図２Ａは、本発明の実施の形態１にかかる半導体装置の一部であり、（ａ）は平面図、（ｂ）は（ａ）をＸ−Ｘ方向に見た場合の断面図である。図２Ａ中、図１と同一符号は、同一または相当箇所を示す。また、ＧＴはゲート電極、ＧＸはゲート酸化膜、ＳＲは半導体層、ＳＢはＳＯＩ基板、ＰＴは部分トレンチ分離絶縁層、ＦＴは完全トレンチ分離絶縁層を示す。
【００３３】
図２Ａ（ｂ）に示すように、ＳＢは、半導体基板１、ＢＯＸ層２、および半導体層１４からなるＳＯＩ基板である。ＳＯＩ基板ＳＢの上には、ＭＯＳトランジスタのゲート酸化膜ＧＸ、ゲート電極ＧＴが設けられている。ゲート電極ＧＸおよび半導体層１４は、それぞれバイアホール５を介して配線層８に接続されている。
【００３４】
ＭＯＳトランジスタは、半導体層１４内に選択的に形成されたソース領域ＳＲ及びドレイン領域ＤＲ、ゲート酸化膜ＧＸ、および電極ＧＴを含む。ソース領域ＳＲ及びドレイン領域ＤＲの間の半導体層１４はボディ領域となり、部分分離領域の分離絶縁層ＰＴの下の半導体層（分離絶縁膜下半導体領域）を介してボディ電位設定領域ＢＣに接続される。
【００３５】
かかる半導体装置の分離構造は、完全分離領域（構造）と部分分離領域（構造）を併用したハイブリッドトレンチ分離構造（ハイブリッドＳＴＩ：ＨＴＩ）となっている。完全分離領域では、例えばＳｉＯ２からなる分離絶縁層ＦＴがＢＯＸ層２に達するように形成され、完全な絶縁構造となっている。一方、部分分離領域では、分離絶縁層ＰＴがＢＯＸ層２に達しない程度の深さに形成され、導電性の半導体層１４が、ＢＯＸ層２と分離絶縁層ＰＴとの間に残って部分的に絶縁された構造となっている。分離絶縁層ＦＴ、ＰＴは、例えばＬＯＣＯＳ法により作製される。
【００３６】
図２Ｂは、全体が１０１で表される、本実施の形態１にかかる半導体装置の変形例である。図２Ｂ中、図１と同一符号は同一または相当箇所を示し、Ａは部分分離領域、Ｂは完全分離領域を示す。半導体装置１０１は、完全分離と部分分離とを併用したハイブリッドトレンチ分離構造（ＨＴＩ）となっている。即ち、半導体素子３の間は、部分分離領域Ａと完全分離領域得Ｂとを併用した構造となっている。一方、ＴＳＶ６は完全分離領域Ｂで周囲を囲まれた構造となっている。
【００３７】
ハイブリッドトレンチ分離構造は、基板浮遊効果抑制、寄生容量低減等の効果がある。ＴＳＶでも寄生容量の低減が必要であり、ＴＳＶに近接する部分を予め完全分離構造とすることにより、ＴＳＶの周りは絶縁層となり、寄生容量の低減が図れる。
【００３８】
図２Ｃは、半導体装置１００の多層配線構造を示す図であり、図２Ｃ（ａ）は積層されたＭ１、Ｍ２、Ｍ３の接続状態の概略図、図２Ｃ（ｂ）は半導体装置１００の断面図である。Ｍ１、Ｍ２には、それぞれ４ブロックのＦＰＧＡが形成され、Ｍ３にはＩ／Ｏ回路が形成されている。Ｍ１とＭ２のＦＰＧＡの間、Ｍ２のＦＰＧＡとＭ３のＩ／Ｏ回路の間は、それぞれＴＳＶにより接続されている。
【００３９】
このような多層構造（３次元構造）を用いることで、配線距離が短くなり、２次元構造で生じていた遠距離配線による遅延を防止でき、高速、低消費電力化が可能となる。
【００４０】
図３は、ＦＰＧＡ１ブロック中の、ＴＳＶと要素回路ブロックの配置を示す。例えば１つのＦＰＧＡは１６のサブブロックからなり、サブブロック毎にＴＳＶ（ここでは４つずつ）が設けられている。図３のようにＴＳＶを配置することにより、配線のレイアウトの自由度が向上する。
【００４１】
実施の形態２．
図４は、本発明の実施の形態２にかかる半導体装置の製造工程の断面図であり、図４中、図１と同一符号は、同一又は相当箇所を示す。かかる製造方法は以下の工程１〜６を含む。
【００４２】
工程１：図４（ａ）に示すように、例えばＳｉからなる基板１上にＢＯＸ層（埋込み酸化層）２を堆積させ、Ｉ／Ｏ回路（入出力回路）を構成する半導体素子３を形成し、第１層１０（通常レイアウト）を形成する。半導体素子３は、ＳＯＩトランジスタや容量等からなる。
【００４３】
工程２：図４（ｂ）に示すように、第１層１０の上面に、例えばＳｉからなる基板１１を貼り合わせる。
【００４４】
工程３：図４（ｃ）に示すように、第１層１０の下面の基板１を、例えばＣＭＰ法を用いて除去する。
【００４５】
工程４：図４（ｄ）に示すように、基板１の上に、例えばＦＰＧＡ等の論理回路からなる半導体素子１３、バイアホール５、配線層８等を含む第２層２０（通常レイアウト）を形成し、これを第１層１０の上に貼り合わせる。半導体素子１３は、ＳＯＩトランジスタや容量等からなる。
【００４６】
工程５：図４（ｅ）に示すように、例えばＣＭＰ法を用いて、第２層２０の基板１を除去する。
【００４７】
工程６：図４（ｆ）に示すように、例えばＦＰＧＡ等の論理回路を構成し、ＳＯＩトランジスタや容量等からなる半導体素子１３、バイアホール５、配線層８等を含む第３層３０（通常レイアウト）を形成し、これを第２層２０の上に貼り合わせる。
【００４８】
最後に、第１層１０の上の基板１１をＣＭＰ等により除去する。以上の工程で、基板１の上にＭ１、Ｍ２、Ｍ３の３つの層が積層された半導体装置（３次元デバイス）２００が完成する。
【００４９】
本実施の形態２にかかる製造方法では、工程２（図４（ｂ））の貼り合わせ工程が増えるものの、通常レイアウトの第１層１０、第２層２０、第３層３０から半導体装置２００を作製することができ、鏡面レイアウトを作製することによる製造工程の複雑化を防止できる。
【００５０】
実施の形態３.
図５は、本発明の実施の形態３にかかる半導体装置の製造工程の断面図であり、図５中、図１と同一符号は、同一又は相当箇所を示す。かかる製造方法は以下の工程１〜５を含む。
【００５１】
工程１：図５（ａ）に示すように、例えばＳｉからなる基板１を準備し、その上に、Ｉ／Ｏ回路（入出力回路）等のトランジスタ３や、ＴＳＶ６を形成する。ここでは、ＢＯＸ層を形成せずに、基板１上に、バルクトランジスタや容量等からなる半導体素子３を形成する。
【００５２】
工程２〜４：図５（ｂ）〜（ｄ）に示すように、工程２〜４は、実施の形態１の工程２〜４と略同じである。
【００５３】
工程５：図５（ｅ）に示すように、第１層１０の基板１を、例えばＣＭＰ法を用いて除去する。以上の工程で、基板１の上にＭ１、Ｍ２、Ｍ３の３つの層が積層された半導体装置（３次元デバイス）３００が完成する。
【００５４】
本実施の形態３にかかる半導体装置３００は、基板１の上に形成されたＭ１、Ｍ２が、通常レイアウトであり、Ｍ３のみが鏡面レイアウトとなっている。Ｍ３には、鏡面レイアウトが比較的作製しやすいＩ／Ｏ回路（入出力回路）が形成されており、マスク等の形成を含む製造工程が比較的簡単に行うことができる。
【００５５】
実施の形態４．
図６は、本実施の形態４にかかる半導体装置の製造工程であり、図１と同一符号は、同一または相当箇所を示す。
【００５６】
かかる製造工程では、第１層１０と第２層２０が貼り合わされ、第１層１０が最上層となる。本実施の形態４にかかる貼り付け工程は、以下の工程１〜１０を含む。
【００５７】
工程１：図６（ａ）に示すように、第１層１０を作製する。ＴＳＶ６は、基板１に埋め込むように形成する。ＢＯＸ層２の上には、ＳＯＩトランジスタや容量からなる半導体素子３が形成されている。
【００５８】
工程２：図６（ｂ）に示すように、第１層１０の上面にサポート基板１１を貼り合わせる。
【００５９】
工程３：図６（ｃ）に示すように、例えばＣＭＰ法を用いて基板１を下面から研磨（エッチング）する。この時、ＴＳＶ６がエッチングストッパとして働く。
【００６０】
工程４：図６（ｄ）に示すように、第１層１０の下面に、例えばスパッタ法でシード層４１を形成する。シード層４１は、例えばＴｉ／ＴｉＮ層からなる。
【００６１】
工程５：図６（ｅ）に示すように、シード層４１の上にレジストマスク４２を形成する。レジストマスク４２は、ＴＳＶ６の上に開口部を有する。
【００６２】
工程６：図６（ｆ）に示すように、例えばめっき法を用いて、開口部内のシード層４１の上に、選択的にバンプ４３を形成する。バンプ４３は、例えば、Ｓｎ、Ｉｎ、Ｎｉ、Ａｕ、Ｃｕや、Ｃｕ／Ｎｉ／Ｉｎからなる。
【００６３】
工程７：図６（ｇ）に示すように、レジストマスク４２を除去する。
【００６４】
工程８：図６（ｈ）に示すように、バンプ４３をエッチングマスクに用いてシード層４１をエッチングで除去する。この結果、ＴＳＶ６の上に選択的にバンプ４３が形成される。
【００６５】
工程９：図６（ｉ）に示すように、第２層２０の配線層と第１層１０のＴＳＶ６を接続するように、バンプ４３を用いて第２層２０の上に第１層１０を貼り合わせる。
【００６６】
工程１０：図６（ｊ）に示すように、基板１１を除去する。以上の工程で、図７に示すような、第２層２０の上に最上層の第１層１０が積層された半導体装置が完成する。
【００６７】
本実施の形態４にかかる製造方法では、工程３における第１層１０の基板１のエッチングを、ＴＳＶ６をエッチングストッパに用いて行うため、エッチング後の基板１の膜厚を正確に制御できる。特に、基板１へのＴＳＶ６の埋め込みは、例えば２００μｍ程度にできるため、基板１が薄くなりすぎて、製造工程中に基板１が割れることを防止できる。この結果、製造歩留まりを向上させることができる。
【００６８】
また、第１層１０と第２層２０の接合を、半田系材料のバンプ４３を用いて行うため、２００℃以下のような低温での接合が可能となる。
【００６９】
図８は、本実施の形態４にかかる他の半導体装置の製造工程であり、図６と同一符号は、同一または相当箇所を示す。図８では、半導体素子３として、ＳＯＩ構造のＳＯＩトランジスタに代えて、バルクトランジスタが用いられているが、他は図６と同じである。
【００７０】
このように、ＳＯＩトランジスタ、バルクトランジスタいずれのトランジスタにも、本実施の形態４にかかる製造工程は適用できる。
【００７１】
実施の形態５．
図９は、本実施の形態５にかかる半導体装置の製造工程であり、図１と同一符号は、同一または相当箇所を示す。
【００７２】
かかる製造工程は、以下の工程１〜１０を含むが、第１層１０の基板１が全て除去される以外は、実施の形態４の製造工程と同じである。
【００７３】
工程１：図９（ａ）に示すように、第１層１０を作製する。ＴＳＶ６は、基板１に埋め込むように形成する。ＢＯＸ層２の上には、ＳＯＩトランジスタや容量等からなる半導体素子３が形成されている。
【００７４】
工程２：図９（ｂ）に示すように、第１層１０の上面にサポート基板１１を貼り合わせる。
【００７５】
工程３：図９（ｃ）に示すように、例えばＣＭＰ法を用いて基板１を下面から研磨（エッチング）して、基板１を全て除去してＢＯＸ層２を露出させる。この時、ＴＳＶ６がエッチングストッパとして働く。
【００７６】
工程４〜１０：図９（ｄ）〜（ｊ）に示すように、実施の形態４の工程４〜１０と同様の工程を行い、図１０に示すような半導体装置が完成する。
【００７７】
本実施の形態５にかかる製造方法では、工程３における第１層１０の基板１のエッチング除去を、ＴＳＶ６をエッチングストッパに用いて行うため、正確なエッチングが可能となる。
【００７８】
また、第１層１０と第２層２０の貼り合わせを、半田系材料のバンプ４３を用いて行うため、２００℃以下のような低温での接合が可能となる。このため、熱履歴によるデバイス特性の劣化を防止でき、多層構造の作製に有利である。
【００７９】
実施の形態６．
図１１は、本実施の形態６にかかる半導体装置の製造工程であり、図１と同一符号は、同一または相当箇所を示す。
【００８０】
かかる製造工程は、第１層のＴＳＶ６を、半導体素子３の作製後に下面から形成するものであり、以下の工程１〜１１を含む。
【００８１】
工程１：図１１（ａ）に示すように、第１層１０を作製する。ＢＯＸ層２の上には、ＳＯＩトランジスタや容量等からなる半導体素子３が形成されている。
【００８２】
工程２：図１１（ｂ）に示すように、第１層１０の上面にサポート基板１１を貼り合わせる。
【００８３】
工程３：図１１（ｃ）に示すように、例えばＣＭＰ法を用いて基板１を下面から研磨（エッチング）して膜厚を減じる。
【００８４】
工程４：図１１（ｄ）に示すように、第１層１０の下面に、レジストマスク４２を形成する。
【００８５】
工程５：図１１（ｅ）に示すように、レジストマスク４２をエッチングマスクに用いて、基板１、ＢＯＸ層２等をエッチングし、配線層８を露出させる。
【００８６】
工程６：図１１（ｆ）に示すように、開口部内にシード層４１を形成する。シード層４１は、例えばＴｉ／ＴｉＮからなる。
【００８７】
工程７：図１１（ｇ）に示すように、シード層４１の上にレジストマスク４４を形成する。
【００８８】
工程８：図１１（ｈ）に示すように、例えばめっき法を用いて、開口部内のシード層４１の上に、選択的にバンプ４３を形成する。バンプ４３は、例えば、Ｓｎ、Ｉｎ、Ｎｉ、Ａｕ、Ｃｕや、Ｃｕ／Ｎｉ／Ｉｎからなる。
【００８９】
工程９：図１１（ｉ）に示すように、レジストマスク４４を除去する。
【００９０】
工程１０：図１１（ｊ）に示すように、バンプ４３をエッチングマスクに用いてシード層４１をエッチングで除去する。この結果、シード層４１とバンプ４３からなるＴＳＶ６が形成される。
【００９１】
工程１１：図１１（ｋ）に示すように、第２層２０の配線層と第１層１０のＴＳＶ６を接続するように、バンプ４３を用いて第２層２０の上に第１層１０を貼り合わせる。
【００９２】
工程１２：図１１（ｌ）に示すように、基板１１を除去する。以上の工程で、図１２に示すような、第２層２０の上に最上層の第１層１０が積層された半導体装置が完成する。
【００９３】
本実施の形態６にかかる半導体装置の製造工程では、半導体素子３の作製後にＴＳＶ６を下面から形成するため、ＴＳＶ６形成工程での、ＳＯＩトランジスタ等の半導体素子３の損傷を防止し、歩留まりの向上を図ることができる。
【００９４】
なお、本実施の形態６にかかる製造工程は、ＳＯＩ構造のＳＯＩトランジスタのみならず、バルクトランジスタを用いる場合にも適用可能である。
【００９５】
実施の形態７．
図１３は、本実施の形態７にかかる半導体装置の製造工程の断面図である。本実施の形態７は３層構造の半導体装置を例に説明するが、２層または４層以上の構造にも適用することができる。
【００９６】
図１３（１ａ）に示すように、第１層１０を作製する。第１層１０の作製は、Ｓｉ基板上にＢＯＸ層、ＳＯＩ層を順次積層し、その上にＣＭＯＳ等のトランジスタを形成する（ＦＥＯＬ：Front End of Line）。
【００９７】
ＦＥＯＬに続いて、絶縁層を形成して、これをエッチングして開口部を設け、その中にＴＳＶを形成する。最後に配線を形成する（ＢＥＯＬ：Back End of Line）。
【００９８】
図１３（２ａ）に示すように、第１層１０と同様の工程で第２層２０を作製する。
【００９９】
図１３（２ｂ）に示すように、第２層２０の上面にサポート基板を貼り合わせ、下面からＳｉ基板を研磨して除去する。第２層２０の下面には、ＴＳＶが露出する。
【０１００】
図１３（１ｂ）に示すように、第１層１０の上に第２層１０を貼り合わせる。これにより、第１層１０のＴＳＶと第２層のＴＳＶが電気的に接続される。
【０１０１】
図１３（１ｃ）に示すように、第２層２０の上にサポート基板を研磨等で除去する。
【０１０２】
図１３（３ａ）に示すように、第１層１０と同様の工程で第３層３０を作製する。
【０１０３】
図１３（３ｂ）に示すように、第３層の上面にサポート基板を貼り合わせ、下面からＳｉ基板を研磨して除去する。第３層３０の下面には、ＴＳＶが露出する。
【０１０４】
図１３（１ｄ）に示すように、第１層１０、第２層２０の積層構造の上面に、第３層３０を貼り合わせる。これにより、第１層１０、第２層２０、第３層３０のＴＳＶが電気的に接続される。続いて、上面のサポート基板をエッチングで除去し、必要な配線等を形成して積層構造の半導体装置が完成する。
【０１０５】
本実施の形態７にかかる製造方法では、各層ごとに、トランジスタの形成工程（ＦＥＯＬ）と配線の形成工程（ＢＥＯＬ）の間でＴＳＶを形成する。このため、例えば、第２層の配線レイアウトの制約を受けずに、第１層のＴＳＶの形成が可能となる。
【０１０６】
また、例えばダマシンプロセスのような配線工程を用いてＴＳＶを作製できるため、通常のＬＳＩ製造ラインでＴＳＶの作製が可能となる。
【０１０７】
また、Ｓｉ基板等の研磨が各層ごとに行われるため、研磨のダメージが小さくなり半導体装置の歩留まりが向上する。
【０１０８】
なお、本実施の形態７のかかる製造工程は、本発明の他の実施の形態や、従来の製造方法にも適用することができる。
【０１０９】
実施の形態８．
図１４は、半導体素子（トランジスタ）とＣｕからなるＴＳＶ（幅５μｍ、深さ１５μｍ）を形成した半導体装置の概略図であり、かかる半導体装置で問題となる課題１〜４を示したものである。
【０１１０】
課題１は、層間絶縁層の膜厚のばらつきに起因して、トランジスタ特性のばらつきが発生することである。即ち、トランジスタと配線層との間の層間絶縁層の膜厚がばらつくことにより、トランジスタと配線層とを接続するバイアホール（縦方向の配線）の長さがばらつく。
【０１１１】
課題２は、Ｃｕが埋め込まれたＴＳＶを形成した後に、Ｗを堆積、研磨してＷで埋め込まれたバイアホールを形成する工程で、研磨したＷの残渣により電気的な短絡（ショート）が発生することである。即ち、図１５に示すように、半導体素子（トランジスタ）のバイアホールを作製するために堆積したＷが、研磨後も層間絶縁層上に残り、バイアホールとＴＳＶの間のショートの原因となる。
【０１１２】
課題３は、図１６に示すように、ＴＳＶを形成するためのＣｕの研磨（ＣＭＰ）により、開口部近傍の層間絶縁層が削られたディシングが形成される。即ち、ＴＳＶ埋め込み部は研磨工程で削れやすく（例えば、深さ方向に０．１〜０．２μｍ）、特にＴＳＶの占有率が高いほど（ＴＳＶが形成される面積が大きいほど）ディシングの形成が顕著になる。このディシングにより、層間絶縁層の上にレジストマスクを形成する工程でレジスト層が平坦とならず、微細なレジストのパターニングが困難となることである。
【０１１３】
課題４は、ＴＳＶを形成するためのＣｕを埋め込むことにより、ウエハが反ることである。即ち、ＴＳＶのＣｕと、基板のＳｉとの熱膨張係数の違いによりウエハが反る。
【０１１４】
本実施の形態８では、これらの課題１〜４を、半導体素子とＴＳＶの距離を大きく設定して、ＴＳＶの近傍にはトランジスタ等の半導体素子を形成しないレイアウト制限を行うことで解決している。
【０１１５】
特に、課題４（ウエハの反り）に対しては、ＴＳＶを埋め込む材料としてＣｕより熱膨張係数がＳｉに近い（熱膨張係数が小さい）Ｗを用いることにより、ウエハの反りを防止している。例えばＴＳＶ材料にＷを用いた場合、ＴＳＶと半導体素子の間隔は２０μｍ以上、ＴＳＶとＴＳＶの間隔は数μｍ以上とすることが好ましい。
【０１１６】
また、課題１（リソグラフィの不具合）、課題３（ディシング）に対しては、ＴＳＶ材料にＷを用いた場合、ＴＳＶと半導体素子の間隔は数１０μｍ以上、ＴＳＶとＴＳＶの間隔は１０μｍ以上とすることが好ましい。
【０１１７】
図１７に示すように、Ｃｕを埋め込んだＴＳＶ（幅５μｍ）に代えて、Ｗを埋め込んだ２つのＴＳＶ（幅２μｍ、間隔１μｍ）を用いてもよい。トランジスタや容量等の半導体素子間の領域Ｃは、部分分離構造Ａで分離され、ＴＳＶを形成する領域Ｄは、完全分離構造Ｂで分離されている。尚、領域Ｃは、完全分離構造Ｂやハイブリッド分離構造で分離されてもよい。
【０１１８】
図１７（ｂ）は、図１７（ａ）の半導体素子の周辺の拡大断面図である。領域Ｃでは、分離絶縁膜１５がＢＯＸ層２に到達せず、導電性の半導体層１４が残った部分分離構造となっている。一方、領域Ｄでは、分離絶縁膜１５がＢＯＸ層２に到達し、完全な絶縁構造となっている。尚、領域Ｃは、完全分離構造やハイブリッド分離構造で分離されてもよい。
【０１１９】
実施の形態９．
図１８〜２１に、本実施の形態９にかかる半導体装置の製造工程の断面図を示す。かかる製造工程は、ＴＳＶのバリア膜をＳｉＮ／ＳｉＯ２の積層膜として、ディシングを防止するものである。
【０１２０】
図１８に示すように、半導体素子上の絶縁層に開口部を形成し、その上面にＳｉＯ２膜、ＳｉＮ膜を、例えばＣＶＤ法を用いて順に形成する。
【０１２１】
図１９に示すように、めっき法等で全面にＣｕを堆積した後、例えばＣＭＰ法を用いてＣｕを研磨し、開口部内にＣｕを残してＴＳＶを形成する。ＣＭＰ工程において、ＳｉＮ膜はエッチングストッパとして働く。かかる工程で、開口部周辺のＳｉＮ膜もディシングされるが、ＳｉＯ２膜を用いた場合よりディシング量を大幅に減らすことができる。
【０１２２】
図２０に示すように、開口部内以外のＳｉＮ膜を、例えばリン酸を用いて除去する。ディシングされたＳｉＮ膜を除去することにより、ディシングの影響を無くすことができる。
【０１２３】
図２１（ａ）に示すように、絶縁層を形成した後、トランジスタ部に例えばＷからなるコンタクトを形成し、ＴＳＶ上にはＭ１のＣｕを形成する。トランジスタや容量等の半導体素子間の領域Ｃは、部分分離構造Ａで分離され、ＴＳＶを形成する領域Ｄは、完全分離構造Ｂで分離されている。尚、領域Ｃは、完全分離構造Ｂやハイブリッド分離構造で分離されてもよい。
【０１２４】
図２１（ｂ）は、図２１（ａ）の半導体素子の周辺の拡大断面図である。領域Ｃでは、分離絶縁膜１５がＢＯＸ層２に到達せず、導電性の半導体層１４が残った部分分離構造となっている。一方、領域Ｄでは、分離絶縁膜１５がＢＯＸ層２に到達し、完全な絶縁構造となっている。尚、領域Ｃは、完全分離構造やハイブリッド分離構造で分離されてもよい。
【０１２５】
このように、バリア膜をＳｉＮ／ＳｉＯ２の積層膜とすることで、開口部周辺のディシングの影響を無くすことができる。この結果、例えば半導体素子とＴＳＶとの間隔を小さくでき、半導体装置の小型化が可能となる。
【０１２６】
実施の形態１０．
図２２〜２４に、本実施の形態１０にかかる半導体装置の製造工程の断面図を示す。かかる製造工程は、ＴＳＶの開口前にＳｉＮ膜を形成する。
【０１２７】
図２２に示すように、基板上の絶縁層の上面にＳｉＮ膜を形成した後に、レジストマスクを用いて絶縁層中に開口部を形成する。続いて、例えばＣＶＤ法を用いて開口部の内部をＳｉＯ２膜で覆う。
【０１２８】
図２３に示すように、めっき法等で全面にＣｕを堆積した後、例えばＣＭＰ法を用いてＣｕを研磨し、開口部内にＣｕを残してＴＳＶを形成する。ＣＭＰ工程において、ＳｉＮ膜はエッチングストッパとして働く。かかる工程で、開口部周辺のＳｉＮ膜もディシングされる。
【０１２９】
図２４（ａ）に示すように、開口部内以外のＳｉＮ膜を、例えばリン酸を用いて除去する。ディシングされたＳｉＮ膜を除去することにより、ディシングの影響を無くすことができる。更に、絶縁層を形成した後、半導体素子部に例えばＷからなるコンタクトを形成し、ＴＳＶ上にはＭ１のＣｕを形成する。トランジスタや容量等の半導体素子間の領域Ｃは、部分分離構造Ａで分離され、ＴＳＶを形成する領域Ｄは、完全分離構造Ｂで分離されている。尚、領域Ｃは、完全分離構造Ｂやハイブリッド分離構造で分離されてもよい。
【０１３０】
図２４（ｂ）は、図２４（ａ）の半導体素子の周辺の拡大断面図である。領域Ｃでは、分離絶縁膜１５がＢＯＸ層２に到達せず、導電性の半導体層１４が残った部分分離構造となっている。一方、領域Ｄでは、分離絶縁膜１５がＢＯＸ層２に到達し、完全な絶縁構造となっている。尚、領域Ｃは、完全分離構造やハイブリッド分離構造で分離されてもよい。
【０１３１】
このように、絶縁層の上面にＳｉＮ膜を形成することで、開口部周辺のディシングの影響を無くすことができる。この結果、例えば半導体素子とＴＳＶとの間隔を小さくでき、半導体装置の小型化が可能となる。
【０１３２】
なお、以上の実施の形態１〜１０では、２層構造または３層構造の半導体装置を例に説明したが、本発明は、４層以上のような他の多層構造にも適用することができる。
【符号の説明】
【０１３３】
１  基板
２  ＢＯＸ層
３  半導体素子
４  絶縁層
５  バイアホール
６  ＴＳＶ
８  配線層
１０  第１層
１３  半導体素子
１４  半導体（ＳＯＩ）層
１５  分離絶縁層
２０  第２層
３０  第３層
１００、１０１  半導体装置
【図１】
0005426417.tif 000002
【図２Ａ】
0005426417.tif 000003
【図２Ｂ】
0005426417.tif 000004
【図２Ｃ】
0005426417.tif 000005
【図３】
0005426417.tif 000006
【図４】
0005426417.tif 000007
【図５】
0005426417.tif 000008
【図６】
0005426417.tif 000009
【図７】
0005426417.tif 000010
【図８】
0005426417.tif 000011
【図９】
0005426417.tif 000012
【図１０】
0005426417.tif 000013
【図１１】
0005426417.tif 000014
【図１２】
0005426417.tif 000015
【図１３】
0005426417.tif 000016
【図１４】
0005426417.tif 000017
【図１５】
0005426417.tif 000018
【図１６】
0005426417.tif 000019
【図１７】
0005426417.tif 000020
【図１８】
0005426417.tif 000021
【図１９】
0005426417.tif 000022
【図２０】
0005426417.tif 000023
【図２１】
0005426417.tif 000024
【図２２】
0005426417.tif 000025
【図２３】
0005426417.tif 000026
【図２４】
0005426417.tif 000027
【図２５】
0005426417.tif 000028