(57)【特許請求の範囲】
【請求項１】
リング発振器によって構成されていて、１つのシステムクロックからデータを送信するｉ個（ｉはｉ≧２の整数）のタイミングパルスを発生するパルス発生器と、
該タイミングパルスによって送信データをｊ：１（ｊは２≦ｊ≦２ｉの整数）に多重化する多重化器と、
該多重化器によって多重化された多重化信号を誘導結合送信する第１送信器と、
前記タイミングパルスをｉ個ごとに繰り返し誘導結合送信する第２送信器と
を有する送信チップと、
前記多重化信号を誘導結合受信する第１受信器と、
前記タイミングパルスを誘導結合受信する第２受信器と、
該タイミングパルスによって前記多重化信号を１：ｊに逆多重化する逆多重化器と
を有し、前記送信チップに積層実装されている受信チップと
を備えることを特徴とする集積回路。
【請求項２】
前記タイミングパルスから前記タイミングパルスの９０度位相の補間タイミングパルスを発生する位相補間器を更に備え、
前記逆多重化器は、該補間タイミングパルスによって前記多重化信号を逆多重化することを特徴とする請求項１記載の集積回路。
【請求項３】
前記第１送信器は、前記多重化信号を誘導結合送信する送信コイルを備え、該多重化信号に起因する信号を該送信コイルの一端に入力し、該多重化信号の逆極性信号に起因する信号を該送信コイルの他端に入力して、該送信コイルに該多重化信号の波形に相当する波形を入力することを特徴とする請求項１又は２記載の集積回路。
【請求項４】
前記第１受信器は、前記多重化信号を誘導結合受信する受信コイルを備え、該受信コイルに誘起する電圧が第１閾値を上回ると出力を反転し、次に該受信コイルに誘起する電圧が第１閾値より小さい第２閾値を下回るとまた出力を反転し、次に該受信コイルに誘起する電圧が第１閾値を上回るとまた出力を反転することを繰り返すヒステリシス回路を構成していることを特徴とする請求項３記載の集積回路。
【請求項５】
前記第１受信器は、前記受信コイルの中央を所定電位にバイアスするものであり、そのバイアス電圧を発生する回路は、前記第１受信器と同じ構成の回路の入力と出力を短絡又は抵抗短絡した構成であることを特徴とする請求項４記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層実装されるＩＣ（Integrated Circuit）ベアチップなどのチップ間の通信を好適に行うことができる集積回路に関する。
【背景技術】
【０００２】
本発明者らは、ＬＳＩ（Large Scale Integration）チップのチップ上の配線により形成されるコイルを介して積層実装されるチップ間で誘導結合による通信を行う電子回路を提案している（特許文献１参照。）。
【０００３】
図５は、従来の送受信回路（その１）の構成を示す図である。その一部は特許文献１にも示されている。図６は、図５に示される回路の各部の波形を示す図である。送信回路３００は、パルス発生器３１１、インバータ３１２、ＮＯＲ回路３１３、トランジスタ３１４、３１５、インバータ３１６、ＮＯＲ回路３１７、トランジスタ３１８、３１９、及び送信コイル３２０から成る。パルス発生器３１１は、送信クロックＴxclkの立ち上がりエッジに同期して、インバータ遅延線の伝播遅延で決定されるパルス幅のパルスを発生する。そのパルスはＨブリッジ回路に入力され、Ｈブリッジ回路は、送信クロックＴxclkの立ち上がりにおいて送信信号Ｔxdataがハイなら正(図の矢印の向き)のパルス電流ＩTを、送信信号Ｔxdataがローなら負のパルス電流ＩTを送信コイル３２０に流す。この構成により、送信クロックＴxclkの立ち上がりにおける送信信号Ｔxdataに応じて正又は負の三角波の電流ＩTが送信コイル３２０に流れる。
【０００４】
受信回路３５０は、受信コイル３４０、抵抗３２１、３２２、トランジスタ３２３〜３３２、ＮＡＮＤ回路３３３、３３４、及びインバータ３３５、３３６から成り、全体としてラッチつき比較器を構成している。外部から受信クロック（同期信号）Ｒxclkをとり、受信データＲxdataを出力する。トランジスタ３２３、３２４が差動アンプの差動対をなし、受信コイル３４０からの信号ＶRを受ける。ＮＡＮＤ回路３３３、３３４はラッチを形成している。差動アンプで受信したデータはトランジスタ３２３〜３２５、３２９、３３１へ入力される受信クロックＲxclkに同期してサンプリングされ、ＮＡＮＤ回路３３３、３３４によりラッチされ、受信信号Ｒxdataが復元される。
【０００５】
この送受信回路はデータの再生にシステムのクロックを用いる同期式である。したがって、システムクロックによって、データ転送速度が制限されてしまう。
【０００６】
そこで、タイミングパルスを発生する高速リング発振器を送信側・受信側それぞれに独立に持ち、その発振開始／停止を制御する信号を送信するデータに並走して送ることで、高速データとタイミングパルスの同期をとることが提案されている（非特許文献１参照）。
【０００７】
図７は、従来の送受信回路（その２）の構成を示す図である。図８は、図７に示される回路の各部の波形を示す図である。送信側は制御回路４１１、ｎビットカウンタ４１２、リング発振器４１３、モジュール(1)４１４、及び２n：１多重化器４１５から成る。制御回路４１１はｆＨｚのシステムクロックによって動作し、リセットパルスをｎビットカウンタ４１２に供給する（例えばｎ＝４）。ｎビットカウンタ４１２は、リセットパルスによってリセットされて、そのＭＳＢであるタイミング信号Ｔxstopをローにして、これによりリング発振器４１３からパルスが発生され、ｎビットカウンタ４１２がそのパルスをカウントする。ｎビットカウンタ４１２は２n-1個（例えば８個）のパルスをカウントすると、タイミング信号Ｔxstopをハイにしてリング発振器４１３の発生パルスを止める。２n：１多重化器４１５は、モジュール(1)４１４からのｆｂ／ｓの２n個（例えば１６個）の並列な送信データＭtxdataを送信タイミングパルスＴxclkの立ち上がりと立ち下がりによって２n倍に多重化して２nｆｂ／ｓの直列の送信信号Ｔxdataとして送信する。
【０００８】
タイミング信号Ｔxstopは、オンチップ配線４２１により、送信信号Ｔxdataは、オンチップ配線４２２により、それぞれ送信側から受信側に伝送される。
【０００９】
受信側はリング発振器４３１、１：２n逆多重化器４３２、及びモジュール(2)４３３から成る。リング発振器４３１は、タイミング信号Ｔxstopに対応するタイミング信号Ｒxstopを受信して、受信タイミングパルスＲxclkを発生し、１：２n逆多重化器４３２に供給する。１：２n逆多重化器４３２は、送信信号Ｔxdataに対応する受信信号Ｒxdataを受信して、受信タイミングパルスＲxclkによってｆｂ／ｓの２n個の並列な受信データＭrxdataに逆多重化して、モジュール(2)４３３に供給する。
【００１０】
しかし、この技術はそれぞれのリング発振器が同じ特性を有することを前提とするものであるところ、チップが異なると同じ設計をしていても製造ばらつきで、それぞれのチップにおけるリング発振器の特性は大きく異なるし、チップが異なると電源電圧も異なるので、各チップにおけるリング発振器が発生するパルスのタイミングを揃えることは困難なことであり、この技術はチップ間の通信には向いていない。
【００１１】
図９は、参考の送受信回路（その３）の構成を示す図である。この例は、送信チップ５００と受信チップ５５０の間を配線により接続し、多重化信号と多重化のタイミングパルスをそれぞれ送信チップ５００から受信チップ５５０に伝送して、受信チップ５５０で逆多重化するものである。送信チップ５００は、ＰＬＬ（Phase Locked Loop）５１０及び２n：１多重化器５１５から成る。ＰＬＬ５１０は、ＰＦＤ（Phase Frequency Detector）５１１、ＣＰ（Charge Pump）５１２、ＶＣＯ（Voltage Controlled Oscillator）５１３、及び１／２n-1分周期５１４からなり、ｆＨｚのシステムクロックから２n-1ｆＨｚの送信タイミングパルスＴxclkを発生して２n：１多重化器５１５に供給する。２n：１多重化器５１５は、ｆｂ／ｓの２n個の並列な送信データＭtxdataを送信タイミングパルスＴxclkによって２n倍に多重化して２nｆｂ／ｓの直列の送信信号Ｔxdataとして送信する。
【００１２】
送信タイミングパルスＴxclkは、チップ間配線５２１により、送信信号Ｔxdataは、チップ間配線５２２により、それぞれ送信チップ５００から受信チップ５５０に伝送される。
【００１３】
受信チップ５５０は、１：２n逆多重化器５３１から成り、送信タイミングパルスＴxclkに対応する受信タイミングパルスＲxclkを受信して、２nｆｂ／ｓの直列な受信信号Ｒrxdataを逆多重化してｆｂ／ｓの２n個の並列な受信データＭrxdataにする。
【００１４】
しかし、この方法はＰＬＬで高精度に発振周波数を制御された連続クロックの伝送には使用できても、リング発振器等で発生した所定数のパルスの伝送には適さない。
【００１５】
図１０は、２種類のパルス列を比較する図である。図１０(a)はＰＬＬによるパルス列を示し、図１０(b)はリング発振器によるパルス列を示す。図１０(a)に示すように、ＰＬＬで発生した連続クロックＣlkPLLは精度よく発振周波数が制御されており、ジッタが少ない。一方、ＰＬＬよりも簡易な構成であるリング発振器で発生した所定数のパルス列ＣlkRINGは発振周波数が一定せず、大きなジッタを持ち、連続クロックＣlkPLLよりも高い周波数成分を含んでいる。図９に示すデータ伝送技術では、チップ間配線の帯域制限により、伝送の過程で高い周波数成分がカットされ、パルス列ＣlkRINGのジッタが変化してしまう。そのため多重化した際のパルス列ＣlkRINGの位相情報が失われ、誤った位相情報が１：２n逆多重化器５３１に伝えられるため、正しく逆多重化することができない。
【００１６】
図１１は、従来の送受信回路（その４）の構成を示す図である。その一部は特許文献２にも示されている。図１２は、図１１に示される回路の各部の波形を示す図である。送信回路７００は、トランジスタ７１１〜７１４、遅延線７１５、及び送信コイル７１６から成る。受信回路７５０は、受信コイル７２１、及びトランジスタ７２２〜７２７から成る。
【００１７】
この例は、送信信号Ｔxdataの論理が遷移するときに、正又は負のパルス電流ＩTを送信コイル７１６に流し、受信回路７５０は、ヒステリシス比較器により、ラッチによる閾値の変化を使って、受信電圧ＶRのダブルパルスの前半パルスを無視して後半パルスでデータを反転する結果、受信データＲxdataを復元するものである。これにより非同期の誘導結合通信が可能である。
【特許文献１】特開２００５−２２８９８１号公報
【特許文献２】特開２００６−０５０３５４号公報
【非特許文献１】S. Kimura他, "An On-Chip High Speed Serial Communication Method Based onIndependent Ring Oscillators," In Proc. of International Solid-StateCircuits Conference (ISSCC2003), pp. 390-391, February 2003.
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかし、図１２に示す受信電圧ＶRのパルスは、送信信号Ｔxdataの１つの論理遷移に対して正と負のダブルパルスになるで、次のパルスを発生するまでの時間を確保するため信号のパルス幅を大きくしなければならず、伝送速度を高速化することができない。
【００１９】
本発明は、上記問題点に鑑み、少ない所要面積でシステムクロックよりも高速に半導体チップ間の通信を行うことができる集積回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
請求項１記載の本発明の集積回路は、リング発振器によって構成されていて、１つのシステムクロックからデータを送信するｉ個（ｉはｉ≧２の整数）のタイミングパルスを発生するパルス発生器と、該タイミングパルスによって送信データをｊ：１（ｊは２≦ｊ≦２ｉの整数）に多重化する多重化器と、該多重化器によって多重化された多重化信号を誘導結合送信する第１送信器と、前記タイミングパルスをｉ個ごとに繰り返し誘導結合送信する第２送信器とを有する送信チップと、前記多重化信号を誘導結合受信する第１受信器と、前記タイミングパルスを誘導結合受信する第２受信器と、該タイミングパルスによって前記多重化信号を１：ｊに逆多重化する逆多重化器とを有し、前記送信チップに積層実装されている受信チップとを備えることを特徴とする。
【００２１】
また、請求項２記載の本発明の集積回路は、前記タイミングパルスから前記タイミングパルスの中間の位相の補間タイミングパルスを発生する位相補間器を更に備え、前記逆多重化器は、該補間タイミングパルスによって前記多重化信号を逆多重化することを特徴とする。
【００２２】
また、請求項３記載の本発明の集積回路は、前記第１送信器は、前記多重化信号を誘導結合送信する送信コイルを備え、該多重化信号に起因する信号を該送信コイルの一端に入力し、該多重化信号の逆極性信号に起因する信号を該送信コイルの他端に入力して、該送信コイルに該多重化信号の波形に相当する波形を入力することを特徴とする。
【００２３】
また、請求項４記載の本発明の集積回路は、前記第１受信器は、前記多重化信号を誘導結合受信する受信コイルを備え、該受信コイルに誘起する電圧が第１閾値を上回ると出力を反転し、次に該受信コイルに誘起する電圧が第１閾値より小さい第２閾値を下回るとまた出力を反転し、次に該受信コイルに誘起する電圧が第１閾値を上回るとまた出力を反転することを繰り返すヒステリシス回路を構成していることを特徴とする。
【００２４】
また、請求項５記載の本発明の集積回路は、前記第１受信器は、前記受信コイルの中央を所定電位にバイアスするものであり、そのバイアス電圧を発生する回路は、前記第１受信器と同じ構成の回路の入力と出力を短絡又は抵抗短絡した構成であることを特徴とする。
【発明の効果】
【００２５】
請求項１記載の本発明の集積回路によれば、システムクロックよりも高速のタイミングパルスを発生し、そのタイミングパルスによってデータを多重化し、そのタイミングパルスを送信チップから受信チップへ誘導結合により伝送するので、そのタイミングパルスは送信チップで発生するだけでよいし、広帯域な超近接無線通信である誘導結合による伝送のため、送信チップにおいて簡易な発振器であるリング発振器で発生されたジッタを含むタイミングパルスのタイミング情報を受信チップで忠実に取得することができるので、高速伝送であってしかも正確に元のデータを復元することができるし、かつ、そのために必要なチップ上の面積も必要最小限とすることができる。
【００２６】
請求項２記載の本発明の集積回路によれば、受信タイミングパルスの立ち上がり又は立ち下がりが受信信号のデータサイクルの中央に来るようにして、受信信号を確実にラッチできる。
【００２７】
請求項３記載の本発明の集積回路によれば、多重化信号の遷移に際して、正又は負の単極性のパルスを受信コイルに誘起することができるので、その分だけパルス密度を高くしてデータ転送速度を高めることができる。
【００２８】
請求項４記載の本発明の集積回路によれば、ノイズに強い受信器を構成することができる。
【００２９】
請求項５記載の本発明の集積回路によれば、トランジスタ特性、電源電圧、温度が変動したとしても所望のバイアス電圧を適応的に発生することができる。
【発明を実施するための最良の形態】
【００３０】
以下、添付図面を参照しながら本発明を実施するための最良の形態について詳細に説明する。
【００３１】
図１は、本発明の一実施例による集積回路の構成を示す図である。図１(a)は、実施例の構成を示し、図１(b)は、実施例の各部の波形を示し、図１(c)は、位相補間器の構成を示す。送信チップ１００は、制御回路１１、ｎビットカウンタ１２、リング発振器１３、送信回路１４、送信コイル１５、２n：１多重化器２１、送信回路２２、及び送信コイル２３から成る。送信タイミングパルスＴxclkを発生する動作、及び送信データＭtxdataを多重化する動作は図７に示すものと同じである。本実施例では送信タイミングパルスＴxclkを、送信回路１４及び送信コイル１５を介して誘導結合により受信チップ１５０に送信し、送信信号Ｔxdataを、送信回路２２及び送信コイル２３を介して誘導結合により受信チップ１５０に送信する。
【００３２】
受信チップ１５０は、受信コイル３１、受信回路３２、位相補間器３３、受信コイル４１、受信回路４２、ダミー位相補間器４３、及び１：２n逆多重化器４４から成る。逆多重化の動作は図７に示すものと同じであるが、本実施例では送信タイミングパルスＴxclkに対応する受信タイミングパルスＲxclkを、受信コイル３１及び受信回路３２を介して受信して、位相補間器３３で位相を９０度シフトして、受信タイミングパルスＲxclkの立ち上がり又は立ち下がりが受信信号Ｒxdataのデータサイクルの中央に来るようにして、受信信号Ｒxdataを確実にラッチできるようにしている。
【００３３】
図１(c)に示すように、位相補間器３３は、トランジスタ５１、５２、５４、５５、電流源５３、５６、及び抵抗５７、５８から成る。これらにより、０度と１８０度の２入力から中間位相である９０度の信号を補間して出力する。ダミー位相補間器４３は、位相補間器３３自身の遅延を相殺しており、受信信号Ｒxdataと受信タイミングパルスＲxclkの間に常に９０度の位相差を持たせる。
【００３４】
図２は、本実施例の送信回路及び受信回路の具体的な構成を示す図である。図３は、図２に示される回路の各部の波形を示す図である。送信回路２２は、トランジスタ１１１〜１１４から成る。これらを送信信号Ｔxdataで直接駆動し、送信信号Ｔxdataと同様の波形形状の送信電流ＩTを送信コイル２３に流す。誘導結合チャネルを介して、受信コイル４１に正負のパルス電圧が発生する。
【００３５】
受信回路４２は、トランジスタ１２２〜１２７から成る。受信コイル４１は電源電圧の半分程度の電圧ＶBにバイアスされており、この電圧を中心に送信信号Ｔxdataがローからハイに変化する際には正のパルス電圧が、送信信号Ｔxdataがハイからローに変化する際には負のパルス電圧が発生する。
【００３６】
受信回路４２はヒステリシス比較器を構成しており、ゲイン回路とラッチ回路から成る。ゲイン回路はトランジスタ１２２とトランジスタ１２４、及びトランジスタ１２５とトランジスタ１２７からなるインバータであって、受信コイル４１の両端子をゲートに接続し、入力されるパルス電圧ＶRを増幅する。パルス電圧ＶRが一定の閾値を超えると受信信号Ｒxdataが反転する。ラッチ回路はインバータの出力に接続された、クロスカップルのＰＭＯＳである。この回路が受信信号Ｒxdataを保持する機能を持っており、パルス電圧ＶRからディジタルデータを正しく復元することを可能にしている。このラッチ回路は保持しているデータに応じて入力インバータの閾値を変化させる。図３のＶR波形中に点線で示したのは、トランジスタ１２２とトランジスタ１２４からなるインバータの閾値の変化を表している。初期状態で、受信信号Ｒxdataとしてローを保持していたラッチ回路は、インバータの閾値を＋Ｖthだけ高くする。入力に正のパルスが入力されてこの閾値を超えると受信信号Ｒxdataが反転し、ハイになる。ラッチ回路により今度はインバータの閾値が−Ｖthだけ低くなり、次に閾値を超える負のパルス電圧が入力されるまで受信信号Ｒxdataが保持される。この繰り返しで正負のパルス電圧から正しくディジタルデータを復元することができる。
【００３７】
この送受信回路２２、４２は、受信データの復元にクロックを必要としない非同期式である。従来の同期式のように、サンプリング余裕を保つためにパルス幅を大きくする必要はない。したがって、データ転送速度が同期式のようにタイミング制約によって律則されることはない。
【００３８】
受信回路４２を高感度に動作させることによって、幅の短いパルスを受信することが可能となり、データ転送速度を高めることができる。
【００３９】
受信回路４２の感度は、入力バイアス電圧ＶBによって決まる。ＶBをヒステリシスコンパレータが最も高感度に動作できる点に精度良く調節することによって、高速動作が可能となる。
【００４０】
図４は、入力バイアス電圧を発生するバイアス発生回路の構成を示す図である。バイアス発生回路は、受信回路４２に用いたものと同じヒステリシス比較器の入力と出力を短絡し、さらに差動の出力同士を短絡したもので、ヒステリシス比較器が最も高感度に動作できるバイアス電圧を自動的に発生する。また、このバイアス発生回路は受信回路４２本体とトランジスタのサイズも全く同じレプリカ回路で構成する。これにより、トランジスタ特性、電源電圧、温度が変動したとしても所望のバイアス電圧を適応的に発生することができる。
【００４１】
なお、本発明は上記実施例に限定されるものではない。
【００４２】
本願実施例では、タイミングパルスの２倍の周波数に多重化する例を示したが、これに限られない。例えば、それらは等しくても良いし、タイミングパルスが多くても実施に差し支えない。
【００４３】
位相補間器は、タイミングパルスの９０度位相の補間タイミングパルスを発生する例を示したが、遅延によってラッチのタイミングパルスを作成しても良いし、多重化信号を遅延しても良い。
【００４４】
送信回路は、送信コイルの両端に極性の異なる多重化信号を供給する例を説明したが、送信コイルの一端に多重化信号を供給して、他端はコンデンサを介して接地するなどの構成でも良い。
【００４５】
受信回路は、閾値にヒステリシス特性を有する例を示したが、第１閾値を上回るか又は第２閾値を下回る信号を検出して、その中間の信号を無視する構成とすることもできる。
【００４６】
バイアス回路は、ヒステリシス回路と同じ特性のトランジスタを用いる例を示したが、安定した環境で使用する場合などのように高い精度が必要ない場合には、単純な抵抗回路でも実施できる。
【００４７】
送信チップと受信チップとを積層実装する例を示したが、これに限られず、例えば、各チップが送信回路及び受信回路を有する構成でも良い。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施例による集積回路の構成を示す図である。
【図２】本実施例の送信回路及び受信回路の具体的な構成を示す図である。
【図３】図２に示される回路の各部の波形を示す図である。
【図４】入力バイアス電圧を発生するバイアス発生回路の構成を示す図である。
【図５】従来の送受信回路（その１）の構成を示す図である。
【図６】図５に示される回路の各部の波形を示す図である。
【図７】従来の送受信回路（その２）の構成を示す図である。
【図８】図７に示される回路の各部の波形を示す図である。
【図９】参考の送受信回路（その３）の構成を示す図である。
【図１０】２種類のパルス列を比較する図である。
【図１１】従来の送受信回路（その４）の構成を示す図である。
【図１２】図１１に示される回路の各部の波形を示す図である。
【符号の説明】
【００４９】
１１  制御回路
１２  ｎビットカウンタ
１３  リング発振器
１４  送信回路
１５、２３  送信コイル
２１  ２n：１多重化器
２２  送信回路
３１、４１  受信コイル
３２  受信回路
３３  位相補間器
４２  受信回路
４３  ダミー位相補間器
４４  １：２n逆多重化器
５１、５２、５４、５５、１１１〜１１４、１２２〜１２７、２１１〜２１８、３１４、３１５、３１８、３１９、３２３〜３３６、７１１〜７１４、７２２〜７２７、  トランジスタ
５３、５６  電流源
５７、５８  抵抗
１００  送信チップ
１５０  受信チップ
３００  送信回路
３１１  パルス発生器
３１２、３１６、３３５、３３６  インバータ
３１３、３１７  ＮＯＲ回路
３２０  送信コイル
３２１、３２２  抵抗
３３３、３３４  ＮＡＮＤ回路
３４０  受信コイル
３５０  受信回路
４１１  制御回路
４１２  ｎビットカウンタ
４１３、４３１  リング発振器
４１５、５１５  ２n：１多重化器
４２１、４２２  オンチップ配線
４３２、５３１  １：２n逆多重化器
５００  送信チップ
５１４  １／２n-1分周期
５２１、５２２  チップ間配線
５５０  受信チップ
７００  送信回路
７１５  遅延線
７１６  送信コイル
７２１  受信コイル
７５０  受信回路
【図１】
0005600237.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005600237.tif 000008
【図８】
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【図９】
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【図１０】
0005600237.tif 000011
【図１１】
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【図１２】
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