(57)【特許請求の範囲】
【請求項１】
正の電源電位よりも高い第１の電位と、負の第２の電位と、を生成する電源回路部と、
前記電源回路部に接続され、端子切替信号に応じて前記第１の電位をハイレベルとし前記第２の電位をローレベルとする制御信号を出力する駆動回路部と、
前記制御信号を入力して端子間の接続を切り替えるスイッチ部と、
を備え、
前記駆動回路部は、
前記第１の電位が供給される第１の高電位電源線と接地電位が供給される第１の低電位電源線との間、または前記電源電位が供給される第１の高電位電源線と前記第２の電位が供給される第１の低電位電源線との間に直列に接続され、前記端子切替信号に応じて互いに排他的にオンする第１のハイサイドスイッチと第１のローサイドスイッチとを有する第１のレベルシフタと、
前記第１の電位が供給される第２の高電位電源線と、前記第２の電位が供給される第２の低電位電源線と、の間に直列に接続され、前記第１のレベルシフタの出力電位に応じて互いに排他的にオンする第２のハイサイドスイッチと第２のローサイドスイッチとを有し、前記制御信号を出力する第２のレベルシフタと、
前記第１の高電位電源線に前記第１の電位が供給され、前記第１の低電位電源線に前記接地電位が供給された場合、前記端子切替信号に応じて、前記第２のローサイドスイッチに前記電源電位を供給し、または、前記第１の高電位電源線に前記電源電位が供給され、前記第１の低電位電源線に前記第２の電位が供給された場合、前記端子切替信号に応じて、前記第２のハイサイドスイッチに前記接地電位を供給して、前記第２のローサイドスイッチをオンさせる第１の回路と、
を有することを特徴とする半導体スイッチ。
【請求項２】
前記駆動回路部は、前記制御信号の電位がハイレベルからローレベルに切り替わるよりも前に前記第２のレベルシフタの出力に前記接地電位を供給する第２の回路をさらに有することを特徴とする請求項１記載の半導体スイッチ。
【請求項３】
前記端子切替信号は、前記第１のローサイドスイッチに入力され、
前記第１の高電位電源線には、前記第１の電位が供給され、
前記第１の低電位電源線には、前記接地電位が供給され、
前記第１の回路は、前記端子切替信号に応じて前記第２のローサイドスイッチに前記電源電位を供給することを特徴とする請求項１または２に記載の半導体スイッチ。
【請求項４】
前記端子切替信号は、前記第１のローサイドスイッチ及び前記第１のハイサイドスイッチに入力され、
前記第１の高電位電源線には、前記第１の電位が供給され、
前記第１の低電位電源線には、前記接地電位が供給され、
前記第１の回路は、前記端子切替信号に応じて前記ローサイドスイッチに前記電源電位を供給することを特徴とする請求項１または２に記載の半導体スイッチ。
【請求項５】
前記端子切替信号は、前記第１のハイサイドスイッチに入力され、
前記第１の高電位電源線には、前記電源電位が供給され、
前記第１の低電位電源線には、前記第２の電位が供給され、
前記第１の回路は、前記端子切替信号に応じて前記第２のハイサイドスイッチに前記接地電位を供給することを特徴とする請求項１または２に記載の半導体スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体スイッチに関する。
【背景技術】
【０００２】
回路の開閉を実行する半導体スイッチは、各種の電子機器に用いることができる。例えば、携帯電話機の高周波回路部においては、送信回路及び受信回路が高周波スイッチ回路を介して共通のアンテナに選択的に接続されるようになっている。このような高周波信号用スイッチ回路のスイッチ素子には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられる。例えば携帯電話機で要求されるような高周波特性を実現するためには、各ＦＥＴに、適正なゲート電位を供給する必要がある。そのため、各ＦＥＴにゲート電位を供給する駆動回路部の応答特性は、端子切替時の特性やスイッチ時間に影響を与える。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１０３９７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、端子切替時の応答特性を改善した半導体スイッチを提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、電源回路部と駆動回路部とスイッチ部とを備えた半導体スイッチが提供される。前記電源回路部は、正の電源電位よりも高い第１の電位と、負の第２の電位と、を生成する。前記駆動回路部は、前記電源回路部に接続され、端子切替信号に応じて前記第１の電位をハイレベルとし前記第２の電位をローレベルとする制御信号を出力する。前記スイッチ部は、前記制御信号を入力して端子間の接続を切り替える。前記駆動回路部は、第１のレベルシフタと、第２のレベルシフタと、第１の回路と、を有する。前記第１のレベルシフタは、前記第１の電位が供給される第１の高電位電源線と接地電位が供給される第１の低電位電源線との間、または前記電源電位が供給される第１の高電位電源線と前記第２の電位が供給される第１の低電位電源線との間に直列に接続され、前記端子切替信号に応じて互いに排他的にオンする第１のハイサイドスイッチと第１のローサイドスイッチとを有する。前記第２のレベルシフタは、前記第１の電位が供給される第２の高電位電源線と、前記第２の電位が供給される第２の低電位電源線と、の間に直列に接続され、前記第１のレベルシフタの出力電位に応じて互いに排他的にオンする第２のハイサイドスイッチと第２のローサイドスイッチとを有し、前記制御信号を出力する。前記第１の回路は、前記第１の高電位電源線に前記第１の電位が供給され、前記第１の低電位電源線に前記接地電位が供給された場合、前記端子切替信号に応じて、前記第２のローサイドスイッチに前記電源電位を供給し、または、前記第１の高電位電源線に前記電源電位が供給され、前記第１の低電位電源線に前記第２の電位が供給された場合、前記端子切替信号に応じて、前記第２のハイサイドスイッチに前記接地電位を供給して、前記第２のローサイドスイッチをオンさせる。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体スイッチの構成を例示するブロック図。
【図２】図１に表した駆動回路部のレベルシフタの構成を例示する回路図。
【図３】比較例のレベルシフタの主要な信号の波形図であり、（ａ）は第２の出力トランジスタのドレイン電位Ｎ２２Ａ、Ｎ２２Ｂ、（ｂ）は制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂの電位を示す。
【図４】図２に表したレベルシフタの主要な信号の波形図であり、（ａ）は第２の出力トランジスタのドレイン電位Ｎ２２Ａ、Ｎ２２Ｂ、（ｂ）は制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂの電位を示す。
【図５】第１の実施形態に係る半導体スイッチの主要な信号の波形図であり、（ａ）は第１の電位Ｖｐ、第２の電位Ｖｎ、（ｂ）は電源電流Ｉｄｄを示す。
【図６】第２の実施形態に係る半導体スイッチのレベルシフタの構成を例示する回路図。
【図７】第３の実施形態に係る半導体スイッチのレベルシフタの構成を例示する回路図。
【図８】第４の実施形態に係る半導体スイッチのレベルシフタの構成を例示する回路図。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体スイッチの構成を例示するブロック図である。
図１に表したように、半導体スイッチ１においては、共通端子ＡＮＴと各高周波端子ＲＦ１〜ＲＦ４との端子間の接続を切り替えるスイッチ部２が設けられている。スイッチ部２は、駆動回路部３から出力される制御信号Ｃｏｎ１ａ〜Ｃｏｎ４ｂに応じて端子間の接続を切り替える。
【０００９】
駆動回路部３は、切替信号端子ＩＮ１〜ＩＮ４に入力された端子切替信号をレベルシフトして、制御信号Ｃｏｎ１ａ〜Ｃｏｎ４ｂとして出力する。駆動回路部３には、正の電源電位Ｖｄｄよりも高い第１の電位Ｖｐ及び負の第２の電位Ｖｎが供給される。
【００１０】
ここで、第１の電位Ｖｐは、制御信号Ｃｏｎ１ａ〜Ｃｏｎ４ｂのハイレベルの電位であり、スイッチ部２の各ＦＥＴのゲートに印加して各ＦＥＴをオンさせる電位である。第２の電位Ｖｎは、制御信号Ｃｏｎ１ａ〜Ｃｏｎ４ｂのローレベルの電位であり、スイッチ部２の各ＦＥＴのゲートに印加して各ＦＥＴをオフさせる電位である。
【００１１】
第１の電位Ｖｐ及び第２の電位Ｖｎは、電源回路部４から供給される。電源回路部４は、正の電源電位Ｖｄｄを入力して、電源電位Ｖｄｄよりも高い第１の電位Ｖｐと負の第２の電位Ｖｎとを生成する。電源回路部４は、例えば発振回路とチャージポンプなどにより構成される。
【００１２】
半導体スイッチ１は、共通端子ＡＮＴと高周波端子ＲＦ１〜ＲＦ４との間の接続を切り替えるＳＰ４Ｔ（Single-Pole 4-Throw）のスイッチである。
なお、図１においては、スイッチ部２の構成として、ＳＰ４Ｔスイッチを例示したが、他の構成のスイッチに対しても同様に適用でき、ｋＰｌＴ（ｋ、ｌは自然数）スイッチを構成することもできる。
【００１３】
また、図１においては、４ビットの端子切替信号を切替信号端子ＩＮ１〜ＩＮ４に入力する構成を例示しているが、駆動回路部３にデコーダを設けてもよい。例えば、２ビットにエンコードした端子切替信号を入力し、デコーダで４ビットにデコードしてから、制御信号Ｃｏｎ１ａ〜Ｃｏｎ４ｂを出力する構成としてもよい。
【００１４】
次に各部について説明する。
スイッチ部２においては、共通端子ＡＮＴと各高周波端子ＲＦ１〜ＲＦ４との間には、それぞれ第１のスイッチ素子１１ａ〜１１ｄが接続されている。第１のスイッチ素子１１ａ〜１１ｄをそれぞれオンさせることにより、共通端子ＡＮＴと各高周波端子ＲＦ１〜ＲＦ４との間に伝送路が形成される。
【００１５】
第１のスイッチ素子１１ａにおいては、ｎ段（ｎは自然数）のスルーＦＥＴが直列に接続されている。スルーＦＥＴの各ゲートには、高周波漏洩防止用の抵抗を介して、制御信号Ｃｏｎ１ａが入力される。また、各スルーＦＥＴのドレイン・ソース間には抵抗が接続され、各スルーＦＥＴにかかる電圧を均等化している。第１のスイッチ素子１１ｂ、１１ｃ、１１ｄは、それぞれ第１のスイッチ素子１１ａと同一構成である。第１のスイッチ素子１１ｂ、１１ｃ、１１ｄには、それぞれ制御信号Ｃｏｎ２ａ、Ｃｏｎ３ａ、Ｃｏｎ４ａが入力される。
【００１６】
各高周波端子ＲＦ１〜ＲＦ４と接地ＧＮＤとの間には、それぞれ第２のスイッチ素子１２ａ〜１２ｄが接続されている。第２のスイッチ素子１２ａ〜１２ｄは、第１のスイッチ素子１１ａ〜１１ｄがオフのときに各高周波端子ＲＦ１〜ＲＦ４に流れる漏洩電流を接地に逃がして、各高周波端子ＲＦ１〜ＲＦ４間のアイソレーションを改善する。
【００１７】
第２のスイッチ素子１２ａにおいては、ｍ段（ｍは自然数）のシャントＦＥＴが直列に接続されている。シャントＦＥＴの各ゲートには、高周波漏洩防止用の抵抗を介して、制御信号Ｃｏｎ１ｂが入力される。また、各シャントＦＥＴのドレイン・ソース間には抵抗が接続され、各シャントＦＥＴにかかる電圧を均等化している。第２のスイッチ素子１２ｂ、１２ｃ、１２ｄは、それぞれ第２のスイッチ素子１２ａと同一構成である。第２のスイッチ素子１２ｂ、１２ｃ、１２ｄには、それぞれ制御信号Ｃｏｎ２ｂ、Ｃｏｎ３ｂ、Ｃｏｎ４ｂが入力される。
【００１８】
例えば、高周波端子ＲＦ１と共通端子ＡＮＴとの間を導通するためには、高周波端子ＲＦ１と共通端子ＡＮＴとの間の第１のスイッチ素子１１ａをオンとし、高周波端子ＲＦ１と接地との間の第２のスイッチ素子１２ａをオフとする。すなわち、第１のスイッチ素子１１ａの各スルーＦＥＴをすべてオンとし、第２のスイッチ素子１２ａの各シャントＦＥＴをすべてオフとする。
【００１９】
同時に、他の各高周波端子ＲＦ２、ＲＦ３、ＲＦ４と共通端子ＡＮＴとの間の第１のスイッチ素子１１ｂ、１１ｃ、１１ｄをすべてオフとし、他の各高周波端子ＲＦ２、ＲＦ３、ＲＦ４と接地ＧＮＤとの間の第２のスイッチ素子１２ｂ、１２ｃ、１２ｄをすべてオンとする。すなわち、第１のスイッチ素子１１ｂ、１１ｃ、１１ｄの各スルーＦＥＴをすべてオフとし、第２のスイッチ素子１２ｂ、１２ｃ、１２ｄの各シャントＦＥＴをすべてオンとすればよい。
【００２０】
上記の場合、制御信号Ｃｏｎ１ａはオン電位Ｖｏｎ、制御信号Ｃｏｎ２ｂ、Ｃｏｎ３ｂ、Ｃｏｎ４ｂはオン電位Ｖｏｎ、制御信号Ｃｏｎ１ｂはオフ電位Ｖｏｆｆ、制御信号Ｃｏｎ２ａ、Ｃｏｎ３ａ、Ｃｏｎ４ａはオフ電位Ｖｏｆｆに設定される。
【００２１】
ここで、オン電位Ｖｏｎは、各ＦＥＴが導通状態となり、かつ、そのオン抵抗が十分小さい値になる電位であり、例えば３．５Ｖに設定される。オフ電位Ｖｏｆｆは、各ＦＥＴが遮断状態となり、かつ、ＲＦ信号が重畳しても遮断状態を十分維持できる電位であり、例えば−１．５Ｖに設定される。
【００２２】
電源回路部４は、上記のオン電位Ｖｏｎを定常値とする第１の電位Ｖｐ、及びオフ電位Ｖｏｆｆを定常値とする第２の電位Ｖｎを出力する。なお、図５において説明するように、端子切替信号に応じてスイッチ部２の端子間の接続が切り替わったとき、第１の電位Ｖｐ及び第２の電位Ｖｎは変動する。
【００２３】
駆動回路部３は、各高周波端子ＲＦ１〜ＲＦ４に接続された第１のスイッチ素子１１ａ〜１１ｄ及び第２のスイッチ素子１２ａ〜１２ｄを、それぞれ駆動するレベルシフタ５ａ〜５ｄを有する。スイッチ部２は４つの高周波端子ＲＦ１〜ＲＦ４を有するため、駆動回路部３には、同一構成の４つのレベルシフタ５ａ〜５ｄが設けられている。
【００２４】
レベルシフタ５ａにおいては、第１のレベルシフタ６ａは、切替信号端子ＩＮ１に入力された１ビットの端子切替信号をレベルシフトして第１の出力線９に出力する。第２のレベルシフタ７ａは、第１の出力線９に接続され、第１のレベルシフタ６ａの出力電位をレベルシフトして第２の出力線１０ａ、１０ｂにそれぞれ制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂとして出力する。第２の出力線１０ａ、１０ｂの電位、すなわち制御信号Ｃｏｎ１ａ、Ｃｏ１ｂの電位は、第１のレベルシフタ６ａの出力電位に応じて、ハイレベルが第１の電位Ｖｐに、ローレベルが第２の電位Ｖｎにレベルシフトされる。
【００２５】
第１の回路８ａは、制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂの電位が変化するよりも前に、切替信号端子ＩＮ１に入力された１ビットの端子切替信号に応じて第２のレベルシフタ７ａに電源電位Ｖｄｄまたは接地電位を供給する。
図４において説明するように、レベルシフタ５ａにおいては、この第１の回路８ａにより伝搬遅延時間が短くなり、スイッチ部２の端子切替時の応答特性が改善される。
【００２６】
上記のとおり、レベルシフタ５ｂ、５ｃ、５ｄは、それぞれレベルシフタ５ａと同一構成である。
レベルシフタ５ａは、切替信号端子ＩＮ１から１ビットの端子切替信号を入力して、ハイレベルが第１の電位Ｖｐにローレベルが第２の電位Ｖｎにレベルシフトされた制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂを出力する。レベルシフタ５ｂは、切替信号端子ＩＮ２から１ビットの端子切替信号を入力して、制御信号Ｃｏｎ２ａ、Ｃｏｎ２ｂを出力する。レベルシフタ５ｃは、切替信号端子ＩＮ３から１ビットの端子切替信号を入力して、制御信号Ｃｏｎ３ａ、Ｃｏｎ３ｂを出力する。レベルシフタ５ｄは、切替信号端子ＩＮ４から１ビットの端子切替信号を入力して、制御信号Ｃｏｎ４ａ、Ｃｏｎ４ｂを出力する。
【００２７】
このように、駆動回路部３は、端子切替信号に応じて、第１の電位Ｖｐをハイレベルとし第２の電位Ｖｎをローレベルとする制御信号Ｃｏｎ１ａ〜Ｃｏｎ４ｂを出力する。
駆動回路部３のレベルシフタ５ａ〜５ｄは同一構成であるため、１つのレベルシフタ５ａについて詳細に説明する。
【００２８】
図２は、図１に表した駆動回路部のレベルシフタの構成を例示する回路図である。なお、図１と共通する要素には同一の符号を付している。
第１のレベルシフタ６ａにおいては、第１の高電位電源線１３と第１の低電位電源線１４との間に、第１のハイサイドスイッチ１５と第１のローサイドスイッチ１６とが直列に接続されている。第１の高電位電源線１３には、第１の電位Ｖｐが供給される。第１の低電位電源線１４は、接地ＧＮＤに接続され、第１の低電位電源線１４には、接地電位が供給される。
【００２９】
第１のローサイドスイッチ１６には、一対の第１の入力トランジスタＮ１、Ｎ２が設けられている。第１の入力トランジスタＮ１、Ｎ２は、Ｎチャネル形ＭＯＳＦＥＴ（以下、ＮＭＯＳ）で構成されている。第１の入力トランジスタＮ１、Ｎ２の各ソースは、第１の低電位電源線１４に接続されている。
【００３０】
第１の入力トランジスタＮ２のゲートには、切替信号端子ＩＮ１から否定回路（ＩＮＶ）２１を介して、１ビットの端子切替信号が入力される。第１の入力トランジスタＮ１のゲートには、切替信号端子ＩＮ１からＩＮＶ２１、２２を介して、１ビットの端子切替信号が入力される。第１の入力トランジスタＮ１、Ｎ２には、互いに反転した信号が入力される。
【００３１】
なお、ＩＮＶ２１、２２の各電源端子には、電源電位Ｖｄｄが供給され、ＩＮＶ２１、２２の各接地端子は、接地ＧＮＤに接続されている。
第１のローサイドスイッチ１６は、一対の第１の入力トランジスタＮ１、Ｎ２による、差動回路で構成されている。
【００３２】
第１のハイサイドスイッチ１５には、一対の第１の出力トランジスタＰ１、Ｐ２が設けられている。第１の出力トランジスタＰ１、Ｐ２は、Ｐチャネル形ＭＯＳＦＥＴ（以下、ＰＭＯＳ）で構成されている。
【００３３】
第１の出力トランジスタＰ１は、第１の高電位電源線１３と第１の出力線９ａとの間に接続されている。第１の出力トランジスタＰ２は、第１の高電位電源線１３と第１の出力線９ｂとの間に接続されている。第１の出力トランジスタＰ１、Ｐ２は、クロスカップル接続されている。なお、図１に表した出力線９は、図２においては、一対の第１の出力線９ａ、９ｂにより構成されている。
【００３４】
さらに詳細に説明すると、第１の出力トランジスタＰ１、Ｐ２の各ソースは、第１の高電位電源線１３に接続されている。第１の出力トランジスタＰ１のゲートは、第１の出力トランジスタＰ２のドレインに接続され、第１の出力トランジスタＰ２のゲートは、第１の出力トランジスタＰ１のドレインに接続されている。第１の出力トランジスタＰ１のドレインは、第１の出力線９ａに接続されている。第１の出力トランジスタＰ２のドレインは、第１の出力線９ｂに接続されている。
【００３５】
また、第１のハイサイドスイッチ１５においては、第１の出力線９ａ、９ｂと第１のローサイドスイッチ１６との間に、一対の第１の直列トランジスタＰ３、Ｐ４が接続されている。第１の直列トランジスタＰ３、Ｐ４は、ＰＭＯＳで構成されている。第１の直列トランジスタＰ３、Ｐ４の各ゲートには、第１のバイアス電位Ｖｂ１が供給される。
【００３６】
さらに詳細に説明すると、第１の出力線９ａと第１のローサイドスイッチ１６の第１の入力トランジスタＮ１との間に、第１の直列トランジスタＰ３が接続されている。第１の出力線９ｂと第１のローサイドスイッチ１６の第１の入力トランジスタＮ２との間に、第１の直列トランジスタＰ４が接続されている。
【００３７】
第１のハイサイドスイッチ１５は、一対の第１の出力トランジスタＰ１、Ｐ２及び一対の第１の直列トランジスタＰ３、Ｐ４による差動回路で構成されている。第１の出力線９ａ、９ｂには、差動信号が出力される。
【００３８】
第２のレベルシフタ７ａにおいては、第２の高電位電源線１７と第２の低電位電源線１８との間に、第２のハイサイドスイッチ１９と第２のローサイドスイッチ２０とが直列に接続されている。第２の高電位電源線１７には、第１の電位Ｖｐが供給される。第２の低電位電源線１８には、第２の電位Ｖｎが供給される。
【００３９】
第２のハイサイドスイッチ１９には、一対の第２の入力トランジスタＰ５、Ｐ６が設けられている。第２の入力トランジスタＰ５、Ｐ６は、ＰＭＯＳで構成されている。第２の入力トランジスタＰ５、Ｐ６の各ソースは、第２の高電位電源線１７に接続されている。
【００４０】
第２の入力トランジスタＰ５、Ｐ６の各ゲートは、それぞれ第１の出力線９ａ、９ｂに接続されている。第２の入力トランジスタＰ５、Ｐ６には、第１のレベルシフタ６ａから互いに反転した信号が入力される。
【００４１】
一対の第２の入力トランジスタＰ５、Ｐ６と第２の出力線１０ａ、１０ｂとの間には、一対の第２の直列トランジスタＰ７、Ｐ８が接続されている。第２の直列トランジスタＰ７、Ｐ８は、ＰＭＯＳで構成されている。第２の直列トランジスタＰ７、Ｐ８の各ゲートには、第１のバイアス電位Ｖｂ１が供給されている。
【００４２】
さらに詳細に説明すると、第２の直列トランジスタＰ７のソースは、第２の入力トランジスタＰ５のドレインに接続され、第２の直列トランジスタＰ７のドレインは、第２の出力線１０ａに接続されている。第２の直列トランジスタＰ８のソースは、第２の入力トランジスタＰ６のドレインに接続され、第２の直列トランジスタＰ８のドレインは、第２の出力線１０ｂに接続されている。
【００４３】
第２のハイサイドスイッチ１９は、一対の第２の入力トランジスタＰ５、Ｐ６及び一対の第２の直列トランジスタＰ７、Ｐ８による差動回路で構成されている。
第２のローサイドスイッチ２０には、一対の第３の直列トランジスタＮ３、Ｎ４、及び一対の第２の出力トランジスタＮ５、Ｎ６が設けられている。第３の直列トランジスタＮ３、Ｎ４、及び第２の出力トランジスタＮ５、Ｎ６は、ＮＭＯＳで構成されている。
【００４４】
一対の第３の直列トランジスタＮ３、Ｎ４、及び一対の第２の出力トランジスタＮ５、Ｎ６は、第２の出力線１０ａ、１０ｂと第２の低電位電源線１８との間に、直列に接続されている。また、第２の出力トランジスタＮ５、Ｎ６は、クロスカップル接続されている。
【００４５】
さらに詳細に説明すると、第２の出力トランジスタＮ５、Ｎ６の各ソースは、第２の低電位電源線１８に接続されている。第２の出力トランジスタＮ５のゲートは、第２の出力トランジスタＮ６のドレインに接続され、第２の出力トランジスタＮ６のゲートは、第２の出力トランジスタＮ５のドレインに接続されている。
【００４６】
第３の直列トランジスタＮ３は、第２の出力線１０ａと第２の出力トランジスタＮ５との間に接続されている。第３の直列トランジスタＮ４は、第２の出力線１０ｂと第２の出力トランジスタＮ６との間に接続されている。第３の直列トランジスタＮ３、Ｎ４の各ゲートには、第２のバイアス電位として電源電位Ｖｄｄが供給される。
第２のローサイドスイッチ２０は、一対の第３の直列トランジスタＮ３、Ｎ４及び一対の第２の出力トランジスタＮ５、Ｎ６による差動回路で構成されている。
【００４７】
第１の回路８ａには、一対の第１のトランジスタＰ９、Ｐ１０が設けられている。第１のトランジスタＰ９、Ｐ１０は、ＰＭＯＳで構成されている。第１のトランジスタＰ９、Ｐ１０は、第２のローサイドスイッチ２０に接続され、切替信号端子ＩＮ１に入力された１ビットの端子切替信号に応じて、第２のローサイドスイッチ２０に電源電位Ｖｄｄを供給する。そして、第２のローサイドスイッチ２０の第２の出力トランジスタＮ５、Ｎ６をオンさせる。
【００４８】
さらに詳細に説明すると、第１のトランジスタＰ９、Ｐ１０の各ソースには、電源電位Ｖｄｄが供給されている。第１のトランジスタＰ９のドレインは、第２のローサイドスイッチ２０の第２の出力トランジスタＮ６のドレインに接続されている。第１のトランジスタＰ９のゲートには、ＩＮＶ２１、２２を介して、切替信号端子ＩＮ１に入力された１ビットの端子切替信号が入力される。第１のトランジスタＰ１０のドレインは、第２のローサイドスイッチ２０の第２の出力トランジスタＮ５のドレインに接続されている。第１のトランジスタＰ１０のゲートには、ＩＮＶ２１を介して、切替信号端子ＩＮ１に入力された１ビットの端子切替信号が入力される。
【００４９】
第１の回路８ａは、切替信号端子ＩＮ１に入力された１ビットの端子切替信号に応じて、第２のローサイドスイッチ２０に電源電位Ｖｄｄを供給して、第２のローサイドスイッチ２０をオンさせる。これにより、第１の出力線９ａ、９ｂの電位の変化に応じて制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂの電位が変化するよりも前に制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂの電位をハイレベルからローレベルに切り替える。
【００５０】
次に、レベルシフタ５ａの動作について詳細に説明する。
第１のレベルシフタ６ａにおいては、第１のハイサイドスイッチ１５及び第１のローサイドスイッチ１６は、第１の出力線９ａ側（第１の出力トランジスタＰ１、第１の直列トランジスタＰ３、第１の入力トランジスタＮ１）についてみると、端子切替信号に応じて互いに排他的にオンする。
【００５１】
また、第１のハイサイドスイッチ１５及び第１のローサイドスイッチ１６は、第１の出力線９ｂ側（第１の出力トランジスタＰ２、第１の直列トランジスタＰ４、第１の入力トランジスタＮ２）についてみると、端子切替信号に応じて互いに排他的にオンする。第１の出力線９ａ、９ｂは、それぞれ端子切替信号に応じて、第１の高電位電源線１３または第１の低電位電源線１４に電気的に接続される。
【００５２】
ここで、第１の出力線９ａ側を基準にして、第１のハイサイドスイッチ１５の第１の出力トランジスタＰ１及び第１の直列トランジスタＰ３がオンの状態を第１のハイサイドスイッチ１５がオンの状態とする。また、第１のローサイドスイッチ１６の第１の入力トランジスタＮ１がオンの状態を第１のローサイドスイッチ１６がオンの状態とする。なお、以下に説明する他の実施形態についても同様とする。
【００５３】
例えば、ＮＭＯＳのしきい値電圧を０．６Ｖ程度、ＰＭＯＳのしきい値電圧を−０．６Ｖ程度とする。また、電源電位Ｖｄｄ＝１．８Ｖ、第１の電位Ｖｐ＝３．５Ｖ、第２の電位Ｖｎ＝−１．５Ｖとして、端子切替端子ＩＮ１にローレベル（０Ｖ）が入力されたとする。
【００５４】
第１の入力トランジスタＮ１はオフ、第１の入力トランジスタＮ２はオンする。従って、第１のローサイドスイッチ１６はオフする。
第１の入力トランジスタＮ２のオンにより、第１のハイサイドスイッチ１５の第１の出力線９ｂ側の電位が低下する。また、第１の入力トランジスタＮ１のオフにより、第１のハイサイドスイッチ１５の第１の出力線９ａ側は、第１の出力線９ｂ側に対して高電位になる。
【００５５】
そのため、第１のハイサイドスイッチ１５の第１の出力線９ａ側はオンし、第１の出力線９ｂ側はオフする。従って、第１のハイサイドスイッチ１５は、オンする。第１の出力線９ａの電位、すなわち第１のレベルシフタ６ａの出力電位は、ハイレベルの第１の電位Ｖｐになる。
第１の出力線９ｂの電位は、第１の電位Ｖｐと接地ＧＮＤとの電位差を、第１の出力線９ｂ側の第１の出力トランジスタＰ２と第１の直列トランジスタＰ４とで分圧した電位になる。
【００５６】
第１の直列トランジスタＰ４のゲートには、第１のバイアス電位Ｖｂ１が供給されているため、第１の出力線９ｂの電位は、ほぼ第１のバイアス電位Ｖｂ１に保持される。トランジスタのサイズ比などにもよるが、例えば第１のバイアス電位Ｖｂ１が１．０Ｖのとき、第１の出力線９ｂの電位は１．２Ｖになる。
【００５７】
このように、第１のハイサイドスイッチ１５は、第１のローサイドスイッチ１６のオンまたはオフの状態に応じてオフまたはオンする。
なお、第１の直列トランジスタＰ３、Ｐ４は、ＰＭＯＳのオフ時のゲート・ソース間電圧及びドレイン・ソース間電圧を低減するために第１の出力トランジスタＰ１、Ｐ２と直列に接続されている。例えば、上記の数値例の場合、オフ時の第１の出力トランジスタＰ２及び第１の直列トランジスタＰ４の各ゲート・ソース間電圧及び各ドレイン・ソース間電圧は、２．８Ｖを超えない。
【００５８】
第２のレベルシフタ７ａにおいては、第２のハイサイドスイッチ１９及び第２のローサイドスイッチ２０は、第２の出力線１０ａ側（第２の入力トランジスタＰ５、第２の直列トランジスタＰ７、第２の出力トランジスタＮ５、第３の直列トランジスタＮ３）についてみると、端子切替信号に応じて互いに排他的にオンする。
【００５９】
また、第２のハイサイドスイッチ１９及び第２のローサイドスイッチ２０は、第２の出力線１０ｂ側（第２の入力トランジスタＰ６、第２の直列トランジスタＰ８、第２の出力トランジスタＮ６、第３の直列トランジスタＮ４）についてみると、端子切替信号に応じて互いに排他的にオンする。第２の出力線１０ａ、１０ｂは、それぞれ第１のレベルシフタ６ａの出力電位に応じて、第２の高電位電源線１７または第２の低電位電源線１８に電気的に接続される。
【００６０】
ここで、第２の出力線１０ａ側を基準にして、第２のハイサイドスイッチ１９の第２の入力トランジスタＰ５及び第２の直列トランジスタＰ７がオンの状態を第２のハイサイドスイッチ１９がオンの状態とする。また、第２のローサイドスイッチ２０の第２の出力トランジスタＮ５及び第３の直列トランジスタＮ３がオンの状態を第２のローサイドスイッチ２０がオンの状態とする。なお、以下に説明する他の実施形態についても同様とする。
【００６１】
例えば、上記のとおり、端子切替端子ＩＮ１にローレベル（０Ｖ）が入力されたとすると、第１の出力線９ａの電位がハイレベルの３．５Ｖ、第１の出力線９ｂの電位がローレベルの１．２Ｖになる。第２の入力トランジスタＰ５及び第２の直列トランジスタＰ７はオフする。第２の入力トランジスタＰ６及び第２の直列トランジスタＰ８はオンする。従って、第２のハイサイドスイッチ１９はオフする。
【００６２】
第２の入力トランジスタＰ６及び第２の直列トランジスタＰ８のオンにより、第２のローサイドスイッチ２０の第２の出力線１０ｂ側の電位（制御信号Ｃｏｎ１ｂの電位）が上昇する。また、第２の入力トランジスタＰ５及び第２の直列トランジスタＰ７のオフにより、第２のローサイドスイッチ２０の第２の出力線１０ａ側の電位（制御信号Ｃｏｎ１ａの電位）は、低下する。
【００６３】
第２の出力線１０ａの電位の低下に伴い、第２の出力トランジスタＮ５のドレイン電位Ｎ２Ａも低下する。また、第２の出力線１０ｂの電位の上昇に伴い、第２の出力トランジスタＮ６のドレイン電位Ｎ２Ｂも上昇する。
【００６４】
一方、第１の回路８ａの第１のトランジスタＰ９がオンして、第２のローサイドスイッチ２０の第２の出力トランジスタＮ６のドレインに電源電位Ｖｄｄを供給する。
第２の出力トランジスタＮ６のドレイン電位Ｎ２Ｂは、電源電位Ｖｄｄになり、第２の出力トランジスタＮ５がオンする。第２の出力トランジスタＮ５のドレイン電位Ｎ２Ａは、接地電位になり、第２の出力トランジスタＮ６はオフする。第３の直列トランジスタＮ３はオンし、第３の直列トランジスタＮ４はオフする。第２のローサイドスイッチ２０はオンする。
【００６５】
従って、第２の出力線１０ａの電位はローレベルの第２の電位Ｖｎになり、第２の出力線１０ｂの電位はハイレベルの第１の電位Ｖｐになる。
このように、第２のローサイドスイッチ２０は、第２のハイサイドスイッチ１９のオンまたはオフの状態に応じてオフまたはオンする前に、第１の回路８ａによりオンする。
【００６６】
なお、第３の直列トランジスタＮ３、Ｎ４は、ＮＭＯＳのゲート・ソース間電圧及びドレイン・ソース間電圧を低減するために第２の出力トランジスタＮ５、Ｎ６と直列に接続されている。例えば、上記の数値例の場合、オフ時の第２の出力トランジスタＮ６及び第３の直列トランジスタＮ４の各ゲート・ソース間電圧及びドレイン・ソース間電圧は、３．５Ｖを超えない。
【００６７】
上記のとおり、第１〜第３の直列トランジスタＰ３、Ｐ４、Ｐ７、Ｐ８、Ｎ３、Ｎ４は、ＰＭＯＳ及びＮＭＯＳのオフ時の各ゲート・ソース間電圧及びドレイン・ソース間電圧を低減するために用いられている。低耐圧、例えば耐圧２．８ＶのＰＭＯＳと耐圧３．５ＶのＮＭＯＳを用いてハイレベルが３．５Ｖ、ローレベルが−１．５Ｖの電位差５．０Ｖの制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂを出力することができる。
【００６８】
しかし、第２の入力トランジスタＰ５、Ｐ６と第２の出力トランジスタＮ５、Ｎ６との間に第２及び第３の直列トランジスタＰ７、Ｐ８、Ｎ３、Ｎ４が直列に接続された構成になっている。そのため、第２の入力トランジスタＰ５、Ｐ６のオンまたはオフに応じて第２の出力トランジスタＮ５、Ｎ６がオフまたはオンする応答速度が低下する。
【００６９】
従って、第１の回路８ａがない場合、第２のレベルシフタ７ａの伝搬遅延時間が長くなる。また、応答速度が低下しているため、第２のハイサイドスイッチ１９と第２のローサイドスイッチ２０とに同時に電流が流れ、第２の高電位電源線１７と第２の低電位電源線１８との間の貫通電流が増加する。
【００７０】
例えば、第１の回路８ａがない比較例のレベルシフタについて考える。
図３は、比較例のレベルシフタの主要な信号の波形図であり、（ａ）は第２の出力トランジスタのドレイン電位Ｎ２２Ａ、Ｎ２２Ｂ、（ｂ）は制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂの電位を示す。なお、図３においては、時間ｔｉｍｅ＝２０μｓで、切替信号端子ＩＮ１に入力される端子切替信号がハイレベルからローレベルに変化した場合の信号の波形を表している。
【００７１】
図３（ａ）に表したように時間ｔｉｍｅ＝２０μｓ〜２１μｓまでは、第２の出力トランジスタＮ５のドレイン電位Ｎ２２Ａは１．０Ｖ程度あり、第２の出力トランジスタＮ６はオンのままである。第２の出力トランジスタＮ６のドレイン電位Ｎ２２Ｂは−０．８Ｖ程度で、第３の直列トランジスタＮ４はオンのままである。
【００７２】
そのため、図３（ｂ）に表したように、制御信号Ｃｏｎ１ｂの電位は、時間ｔｉｍｅ＝２０μｓ〜２１μｓ程度まで緩やかに上昇している。第２の出力トランジスタＮ５及び第３の直列トランジスタＮ３はまだオンしていないため、制御信号Ｃｏｎ１ａの電位は、緩やかに低下している。
【００７３】
時間ｔｉｍｅ＝２１μｓ程度で、第２の出力トランジスタＮ５及び第３の直列トランジスタＮ３がオンして、第２の出力トランジスタＮ５のドレイン電位Ｎ２２Ａはローレベルの−１．５Ｖになる。また、第２の出力トランジスタＮ６及び第３の直列トランジスタＮ４がオフして、第２の出力トランジスタＮ６のドレイン電位Ｎ２２Ｂはハイレベルに変化している。
【００７４】
制御信号Ｃｏｎ１ａの電位の変化は、第２の出力線１０ａ、１０ｂに接続された負荷容量、すなわち、スイッチ部２の各ＦＥＴのゲート容量が大きいほど緩やかになる。
従って、スイッチ部２のオン抵抗を小さくするほどゲート容量は大きくなり、レベルシフタ５ａの伝搬遅延時間が長くなる。また、スイッチ部２のスイッチ切替時間が長くなる。
【００７５】
これに対して、第１の実施形態に係る半導体スイッチ１においては、第１の回路８ａの第１のトランジスタＰ９がオンして、第２の出力トランジスタＮ６のドレインに電源電位Ｖｄｄを供給する。
図４は、図２に表したレベルシフタの主要な信号の波形図であり、（ａ）は第２の出力トランジスタのドレイン電位Ｎ２２Ａ、Ｎ２２Ｂ、（ｂ）は制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂの電位を示す。
【００７６】
図４（ａ）に表したように、時間（ｔｉｍｅ）＝２０μｓで、第２の出力トランジスタＮ６のドレイン電位Ｎ２Ｂは電源電位Ｖｄｄになり、第２の出力トランジスタＮ５がオンする。第２の出力トランジスタＮ５のドレイン電位Ｎ２Ａは接地電位になり、第２の出力トランジスタＮ６はオフし、第３の直列トランジスタＮ３はオンする。また、第３の直列トランジスタＮ４はオフする。
【００７７】
そのため、図４（ｂ）に表したように、時間（ｔｉｍｅ）＝２０μｓで、制御信号Ｃｏｎ１ａの電位はハイレベルの３．５Ｖに向け上昇する。また、制御信号Ｃｏｎ１ｂの電位は、ローレベルの−１．５Ｖに向け低下する。
このように、第１の回路８ａにより、第２及び第３の直列トランジスタＰ７、Ｐ８、Ｎ３、Ｎ４による伝搬遅延時間の増加を抑制することができる。
【００７８】
図５は、第１の実施形態に係る半導体スイッチの主要な信号の波形図であり、（ａ）は第１の電位Ｖｐ、第２の電位Ｖｎ、（ｂ）は電源電流Ｉｄｄを示す。なお、図５においては、半導体スイッチ１の信号波形を実線で、第１の回路８ａのない比較例のレベルシフタを用いた場合の信号波形を一点鎖線でそれぞれ模式的に表している。
【００７９】
図５（ａ）に表したように、半導体スイッチ１においては、レベルシフタの伝搬遅延時間が比較例よりも短いため、第１の電位Ｖｐ及び第２の電位Ｖｎの変動が抑制されている。また、半導体スイッチ１においては、第２のローサイドスイッチ２０の応答速度が速くなっている。そのため、第２のハイサイドスイッチ１９と第２のローサイドスイッチ２０とに同時に電流が流れる時間も短くなっている。従って、第２の高電位電源線１７と第２の低電位電源線１８との間に流れる貫通電流も比較例に対して減少する。また、図５（ｂ）に表したように、端子切替時の電源電流Ｉｄｄの増加が抑制される。
このように、半導体スイッチ１においては、端子切替時の応答特性を改善することができる。
【００８０】
（第２の実施形態）
図６は、第２の実施形態に係る半導体スイッチのレベルシフタの構成を例示する回路図である。なお、図２に表したレベルシフタ５ａと共通する要素には同一の符号を付している。
図６に表したように、レベルシフタ５ａａにおいては、図２に表したレベルシフタ５ａに第２の回路２３ａが追加されている。
【００８１】
第２の回路２３ａにおいては、一対の第２の出力線１０ａ、１０ｂと接地ＧＮＤとの間に、一対のダイオードＤ１、Ｄ２と一対の第２のトランジスタＮ７、Ｎ８とが直列に接続されている。詳細に説明すると、ダイオードＤ１のアノードは出力線１０ａに接続され、カソードは第２のトランジスタＮ７のドレインに接続されている。第２のトランジスタＮ７のソースは接地ＧＮＤに接続されている。ダイオードＤ２のアノードは出力線１０ｂに接続され、カソードは第２のトランジスタＮ８のドレインに接続されている。第２のトランジスタＮ８のソースは接地ＧＮＤに接続されている。
【００８２】
第２のトランジスタＮ７のゲートには、ＩＮＶ２１を介して、切替信号端子ＩＮ１に入力された１ビットの端子切替信号が入力される。第２のトランジスタＮ８のゲートには、ＩＮＶ２１、２２を介して、切替信号端子ＩＮ１に入力された１ビットの端子切替信号が入力される。第２のトランジスタＮ７、Ｎ８には、互いに反転した信号が入力される。
【００８３】
第２の回路２３ａは、切替信号端子ＩＮ１に入力された１ビットの端子切替信号に応じて、第２の出力線１０ａ、１０ｂを接地ＧＮＤと電気的に接続して、第２の出力線１０ａ、１０ｂ（第２のレベルシフタの出力）に接地電位を供給する。制御信号Ｃｏｎ１ａまたはＣｏｎ１ｂの電位がハイレベルからローレベルに変化するよりも前に、第２のトランジスタＮ７またはＮ８はオフからオンの状態に切り替わる。
【００８４】
例えば、上記と同様に端子切替信号がハイレベルからローレベルに切り替わる場合を考える。第２のトランジスタＮ８のゲートには、ＩＮＶ２１、２２を介してローレベルが入力される。第２のトランジスタＮ８はオフになり、第２の出力線１０ｂに接続されたダイオードＤ２は、レベルシフタ５ａａの動作に影響を与えない。
【００８５】
第２のトランジスタＮ７のゲートには、ＩＮＶ２１を介してハイレベルが入力される。制御信号Ｃｏｎ１ａがハイレベルの３．５Ｖからローレベルの−１．５Ｖに切り替わるよりも前に、第２の回路２３ａの第２のトランジスタＮ７がオンして第２の出力線１０ａは、接地ＧＮＤに電気的に接続される。制御信号Ｃｏｎ１ａは、ハイレベルの３．５Ｖから接地電位に低下する。
【００８６】
そして、第２の出力トランジスタＮ５、第３の直列トランジスタＮ３がオンすると、制御信号Ｃｏｎ１ａは、ローレベルの−１．５Ｖまで低下する。制御信号Ｃｏｎ１ａの電位が、ダイオードＤ１の順方向電圧分よりも低下すると、ダイオードＤ１は逆バイアスになる。そのため、オンの状態の第２のトランジスタＮ７は、レベルシフタ５ａａの動作に影響を与えない。
【００８７】
上記のように、第２の出力トランジスタＮ５及び第３の直列トランジスタＮ３がオンする前に、第２の回路２３ａを介して第２の出力線１０ａに接地電位が供給される。第２の出力線１０ａに接続されたスイッチ部２の各ＦＥＴのゲート容量に蓄積された電荷は、ダイオードＤ１、第２のトランジスタＮ７を介して、接地ＧＮＤに流れる。
【００８８】
そのため、第２の出力線１０ａから第２のローサイドスイッチ２０、第２の低電位電源線１８を介して、電源回路部４に流れる電荷の量が減少し、第２の電位Ｖｎの変動が抑制される。
従って、レベルシフタ５ａａを駆動回路部３に用いることにより、端子切替時の応答特性をさらに改善することができる。
【００８９】
ところで、第１のレベルシフタ６ａにおいても、第１の入力トランジスタＮ１、Ｎ２と第１の出力トランジスタＰ１、Ｐ２との間に、第１の直列トランジスタＰ３、Ｐ４が直列に接続されている。そのため、第１の入力トランジスタＮ１、Ｎ２のオンまたはオフに応じて、第１の出力トランジスタＰ１、Ｐ２がオフまたはオンする応答速度が低下する。
【００９０】
（第３の実施形態）
図７は、第３の実施形態に係る半導体スイッチのレベルシフタの構成を例示する回路図である。なお、図６に表したレベルシフタ５ａａと共通する要素には同一の符号を付している。
図７に表したように、レベルシフタ５ａｂは、図６に表したレベルシフタ５ａａの第１のレベルシフタ６ａを第１のレベルシフタ６ａａに置き換えた構成である。他の要素については、図６に表したレベルシフタ５ａａと同様である。
【００９１】
また、第１のレベルシフタ６ａａにおいては、図６に表した第１のレベルシフタ６ａのハイサイドスイッチ１５がハイサイドスイッチ１５ａに置き換えられている。他の要素については、図６に表したレベルシフタ５ａａと同様である。
第１のローサイドスイッチ１６は、ＮＭＯＳの一対の第１の入力トランジスタＮ１、Ｎ２による、差動回路で構成されている。
【００９２】
第１の入力トランジスタＮ２のゲートには、切替信号端子ＩＮ１からＩＮＶ２１を介して、１ビットの端子切替信号が入力される。第１の入力トランジスタＮ１のゲートには、切替信号端子ＩＮ１からＩＮＶ２１、２２を介して、１ビットの端子切替信号が入力される。第１の入力トランジスタＮ１、Ｎ２には、互いに反転した信号が入力される。
【００９３】
第１のハイサイドスイッチ１５ａには、一対の第１の出力トランジスタＰ１、Ｐ２及び一対の第１の直列トランジスタＰ１１、Ｐ１２が設けられている。第１の出力トランジスタＰ１、Ｐ２及び第１の直列トランジスタＰ１１、Ｐ１２は、ＰＭＯＳで構成されている。
【００９４】
第１の出力トランジスタＰ１及び第１の直列トランジスタＰ１１は、第１の高電位電源線１３と第１の出力線９ａとの間に直列に接続されている。第１の出力トランジスタＰ２及び第１の直列トランジスタＰ１２は、第１の高電位電源線１３と第１の出力線９ｂとの間に直列に接続されている。第１の出力トランジスタＰ１、Ｐ２は、第１の直列トランジスタＰ１１、Ｐ１２を介して、クロスカップル接続されている。第１の直列トランジスタＰ１１、Ｐ１２の各ゲートは、第１の入力トランジスタＮ１、Ｎ２の各ゲートにそれぞれ接続されている。
【００９５】
さらに詳細に説明すると、第１の出力トランジスタＰ１、Ｐ２の各ソースは、第１の高電位電源線１３に接続されている。第１の出力トランジスタＰ１のドレインは、第１の直列トランジスタＰ１１のソースに接続される。第１の直列トランジスタＰ１１のドレインは、第１の出力線９ａ及び第１の入力トランジスタＮ１のドレインに接続されている。
【００９６】
第１の出力トランジスタＰ２のドレインは第１の直列トランジスタＰ１２のソースに接続されている。第１の直列トランジスタＰ１２のドレインは、第１の出力線９ｂ及び第１の入力トランジスタＮ２のドレインに接続されている。第１の出力トランジスタＰ１のゲートは、第１の直列トランジスタＰ１２のドレイン及び第１の出力線９ｂに接続されている。第１の出力トランジスタＰ２のゲートは、第１の直列トランジスタＰ１１のドレイン及び第１の出力線９ａに接続されている。
【００９７】
第１のハイサイドスイッチ１５ａは、一対の第１の出力トランジスタＰ１、Ｐ２及び一対の第１の直列トランジスタＰ１１、Ｐ１２による差動回路で構成されている。第１の出力線９ａ、９ｂには、差動信号が出力される。
第１のハイサイドスイッチ１５ａにおいては、第１の直列トランジスタＰ１１、Ｐ１２の各ゲートにも第１の入力トランジスタＮ１、Ｎ２の各ゲートと同じ端子切替信号が入力される。
【００９８】
第１の直列トランジスタＰ１１、Ｐ１２は、第１の入力トランジスタＮ１、Ｎ２と同時にオンまたはオフする。そのため、第１の出力トランジスタＰ１、Ｐ２のオンまたはオフする応答速度を速くすることができる。また、応答速度を速くすることにより、第１のハイサイドスイッチ１５ａと第１のローサイドスイッチ１６とに同時に電流が流れる時間が短くなる。そのため、第１の高電位電源線１３と第１の低電位電源線１４との間の貫通電流を減少することができる。
【００９９】
このように、レベルシフタ５ａｂを駆動回路部３に用いることにより、端子切替時の応答特性をさらに改善することができる。
なお、レベルシフタ５ａｂにおいては、第１の直列トランジスタＰ１１、Ｐ１２の各ゲートは、第１の入力トランジスタＮ１、Ｎ２の各ゲートにそれぞれ接続されている。そのため、ＰＭＯＳの各ゲート・ソース間には、第１の電位Ｖｐと接地電位との電位差がかかる。
【０１００】
しかし、ＰＭＯＳのオフ時のドレイン・ソース間の電圧は、第１の出力トランジスタＰ１、Ｐ２と第１の直列トランジスタＰ１１、Ｐ１２とで分圧される。従って、レベルシフタ５ａ、５ａａと同様にＰＭＯＳのドレイン・ソース間の耐圧は、第１の電位Ｖｐよりも低く、例えば、２．８Ｖにすることができる。
【０１０１】
上記のレベルシフタ５ａ、５ａａ、５ａｂにおいては、第１の高電位電源線１３に第１の電位Ｖｐ、第１の低電位電源線１４に接地電位が供給される第１のレベルシフタの構成を例示した。しかし、第１の高電位電源線１３に電源電位Ｖｄｄ、第１の低電位電源線１４に第２の電位Ｖｎを供給して第１のレベルシフタを構成することもできる。
【０１０２】
（第４の実施形態）
図８は、第４の実施形態に係る半導体スイッチのレベルシフタの構成を例示する回路図である。
図８に表したように、レベルシフタ５ａｃは、第１のレベルシフタ６ａｂ、第２のレベルシフタ７ａａ、第１の回路８ａａ、第２の回路２３ａを有する。
【０１０３】
第１のレベルシフタ６ａｂにおいては、第１の高電位電源線１３と第１の低電位電源線１４との間に、第１のハイサイドスイッチ１５ｂと第１のローサイドスイッチ１６ａとが直列に接続されている。第１の高電位電源線１３には、電源電位Ｖｄｄが供給される。第１の低電位電源線１４には、第２の電位Ｖｎが供給される。
【０１０４】
第１のハイサイドスイッチ１５ｂには、一対の第１の入力トランジスタＰ１３、Ｐ１４が設けられている。第１の入力トランジスタＰ１３、Ｐ１４は、ＰＭＯＳで構成されている。第１の入力トランジスタＰ１３、Ｐ１４の各ソースは、第１の高電位電源線１３に接続されている。
【０１０５】
第１の入力トランジスタＰ１４のゲートには、切替信号端子ＩＮ１からＩＮＶ２１を介して、１ビットの端子切替信号が入力される。第１の入力トランジスタＰ１３のゲートには、切替信号端子ＩＮ１からＩＮＶ２１、２２を介して、１ビットの端子切替信号が入力される。第１の入力トランジスタＰ１３、Ｐ１４には、互いに反転した信号が入力される。
【０１０６】
なお、ＩＮＶ２１、２２の各電源端子には、電源電位Ｖｄｄが供給され、ＩＮＶ２１、２２の各接地端子は、接地ＧＮＤに接続されている。
第１のハイサイドスイッチ１５ｂは、一対の第１の入力トランジスタＰ１３、Ｐ１４による、差動回路で構成されている。
【０１０７】
第１のローサイドスイッチ１６ａには、一対の第１の出力トランジスタＮ９、Ｎ１０が設けられている。第１の出力トランジスタＮ９、Ｎ１０は、ＮＭＯＳで構成されている。
第１の出力トランジスタＮ９は、第１の出力線９ａと第１の低電位電源線１４との間に接続されている。第１の出力トランジスタＮ１０は、第１の出力線９ｂと第１の低電位電源線１４との間に接続されている。第１の出力トランジスタＮ９、Ｎ１０は、クロスカップル接続されている。なお、図８においては、第１の出力線９は一対の第１の出力線９ａ、９ｂにより構成されている。
【０１０８】
さらに詳細に説明すると、第１の出力トランジスタＮ９、Ｎ１０の各ソースは、第１の低電位電源線１４に接続されている。第１の出力トランジスタＮ９のゲートは、第１の出力トランジスタＮ１０のドレインに接続され、第１の出力トランジスタＮ１０のゲートは、第１の出力トランジスタＮ９のドレインに接続されている。第１の出力トランジスタＮ９のドレインは、第１の出力線９ａに接続されている。第１の出力トランジスタＮ１０のドレインは、第１の出力線９ｂに接続されている。
【０１０９】
また、第１のローサイドスイッチ１６ａにおいては、第１のハイサイドスイッチ１５ｂと第１の出力線９ａ、９ｂとの間に、一対の第１の直列トランジスタＮ１１、Ｎ１２が接続されている。第１の直列トランジスタＮ１１、Ｎ１２は、ＮＭＯＳで構成されている。第１の直列トランジスタＮ１１、Ｎ１２の各ゲートには、第１のバイアス電位Ｖｂ１が供給される。
【０１１０】
さらに詳細に説明すると、第１のハイサイドスイッチ１５ｂの第１の入力トランジスタＰ１３と第１の出力線９ａとの間に、第１の直列トランジスタＮ１１が接続されている。第１のハイサイドスイッチ１５ｂの第１の入力トランジスタＰ１４と第１の出力線９ｂとの間に、第１の直列トランジスタＮ１２が接続されている。
【０１１１】
第１のローサイドスイッチ１６ａは、一対の第１の出力トランジスタＮ９、Ｎ１０及び一対の第１の直列トランジスタＮ１１、Ｎ１２による差動回路で構成されている。第１の出力線９ａ、９ｂには、差動信号が出力される。
【０１１２】
第２のレベルシフタ７ａａにおいては、第２の高電位電源線１７と第２の低電位電源線１８との間に、第２のハイサイドスイッチ１９ａと第２のローサイドスイッチ２０ａとが直列に接続されている。第２の高電位電源線１７には、第１の電位Ｖｐが供給される。第２の低電位電源線２０には、第２の電位Ｖｎが供給される。
【０１１３】
第２のローサイドスイッチ２０ａには、一対の第２の入力トランジスタＮ１３、Ｎ１４が設けられている。第２の入力トランジスタＮ１３、Ｎ１４は、ＮＭＯＳで構成されている。第２の入力トランジスタＮ１３、Ｎ１４の各ソースは、第２の低電位電源線１８に接続されている。
【０１１４】
第２の入力トランジスタＮ１３、Ｎ１４の各ゲートは、それぞれ第１の出力線９ａ、９ｂに接続されている。第２の入力トランジスタＮ１３、Ｎ１４には、第１のレベルシフタ６ａｂから互いに反転した信号が入力される。
【０１１５】
一対の第２の出力線１０ａ、１０ｂと一対の第２の入力トランジスタＮ１３、Ｎ１４との間には、一対の第２の直列トランジスタＮ１５、Ｎ１６が接続されている。第２の直列トランジスタＮ１５、Ｎ１６は、ＮＭＯＳで構成されている。第２の直列トランジスタＮ１５、Ｎ１６の各ゲートには、第１のバイアス電位Ｖｂ１が供給されている。
【０１１６】
さらに詳細に説明すると、第２の直列トランジスタＮ１５のソースは、第２の入力トランジスタＮ１３のドレインに接続され、第２の直列トランジスタＮ１５のドレインは、第２の出力線１０ａに接続されている。第２の直列トランジスタＮ１６のソースは、第２の入力トランジスタＮ１４のドレインに接続され、第２の直列トランジスタＮ１６のドレインは、第２の出力線１０ｂに接続されている。
【０１１７】
第２のローサイドスイッチ２０ａは、一対の第２の入力トランジスタＮ１３、Ｎ１４及び一対の第２の直列トランジスタＮ１５、Ｎ１６による差動回路で構成されている。
第２のハイサイドスイッチ１９ａには、一対の第３の直列トランジスタＰ１７、Ｐ１８、及び一対の第２の出力トランジスタＰ１５、Ｐ１６が設けられている。第３の直列トランジスタＰ１７、Ｐ１８、及び第２の出力トランジスタＰ１５、Ｐ１６は、ＰＭＯＳで構成されている。
【０１１８】
一対の第３の直列トランジスタＰ１７、Ｐ１８、及び一対の第２の出力トランジスタＰ１５、Ｐ１６は、第２の高電位電源線１７と第２の出力線１０ａ、１０ｂとの間に、直列に接続されている。また、第２の出力トランジスタＰ１５、Ｐ１６は、クロスカップル接続されている。
【０１１９】
さらに詳細に説明すると、第２の出力トランジスタＰ１５、Ｐ１６の各ソースは、第２の高電位電源線１７に接続されている。第２の出力トランジスタＰ１５のゲートは、第２の出力トランジスタＰ１６のドレインに接続され、第２の出力トランジスタＰ１６のゲートは、第２の出力トランジスタＰ１５のドレインに接続されている。
【０１２０】
第３の直列トランジスタＰ１７は、第２の出力トランジスタＰ１５と第２の出力線１０ａとの間に接続されている。第３の直列トランジスタＰ１８は、第２の出力トランジスタＰ１６と第２の出力線１０ｂとの間に接続されている。第３の直列トランジスタＰ１７、Ｐ１８の各ゲートには、第２のバイアス電位として接地電位が供給される。
第２のハイサイドスイッチ１９ａは、一対の第２の出力トランジスタＰ１５、Ｐ１６及び一対の第３の直列トランジスタＰ１７、Ｐ１８による差動回路で構成されている。
【０１２１】
第１の回路８ａａには、一対の第１のトランジスタＮ１７、Ｎ１８が設けられている。第１のトランジスタＮ１７、Ｎ１８は、ＮＭＯＳで構成されている。第１のトランジスタＮ１７、Ｎ１８は、第２のハイサイドスイッチ１９ａに接続され、切替信号端子ＩＮ１に入力された１ビットの端子切替信号に応じて、第２のハイサイドスイッチ１９ａに接地電位を供給する。
【０１２２】
さらに詳細に説明すると、第１のトランジスタＮ１７、Ｎ１８の各ソースは、接地ＧＮＤに接続されている。第１のトランジスタＮ１７のドレインは、第２のハイサイドスイッチ１９ａの第２の出力トランジスタＰ１６のドレインに接続されている。第１のトランジスタＮ１７のゲートには、ＩＮＶ２１、２２を介して、切替信号端子ＩＮ１に入力された１ビットの端子切替信号が入力される。第１のトランジスタＮ１８のドレインは、第２のハイサイドスイッチ１９ａの第２の出力トランジスタＰ１５のドレインに接続されている。第１のトランジスタＮ１８のゲートには、ＩＮＶ２１を介して、切替信号端子ＩＮ１に入力された１ビットの端子切替信号が入力される。
【０１２３】
第１の回路８ａａは、切替信号端子ＩＮ１に入力された１ビットの端子切替信号に応じて、第２のハイサイドスイッチ１９ａに接地電位を供給する。これにより、第１の出力線９ａ、９ｂの電位の変化に応じて制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂの電位が変化するよりも前に、制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂの電位をハイレベルからローレベルに切り替える。
【０１２４】
次に、レベルシフタ５ａｃの動作について説明する。
第１のレベルシフタ６ａｂにおいては、端子切替信号が第１のハイサイドスイッチ１５ｂの第１の入力トランジスタＰ１３、Ｐ１４に入力される。第１のローサイドスイッチ１６ａは、第１のハイサイドスイッチ１５ｂのオンまたはオフに応じて、オンまたはオフする。第１の出力線９ａ、９ｂには、ハイレベルがほぼ第１のバイアス電位Ｖｂ１、ローレベルが第２の電位Ｖｎにレベルシフトされた信号が出力される。
【０１２５】
第２のレベルシフタ７ａａにおいては、第１の出力線９ａ、９ｂが第２のローサイドスイッチ２０ａの第２の入力トランジスタＮ１３、Ｎ１４に接続される。第２のハイサイドスイッチ１９ａは、第２のローサイドスイッチ２０ａのオンまたはオフに応じて、オンまたはオフする。第２の出力線１０ａ、１０ｂには、第１の電位Ｖｐをハイレベル、第２の電位Ｖｎをローレベルとする制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂが出力される。第１及び第２のレベルシフタ６ａｂ，７ａａの動作は、図２に表したレベルシフタ５ａとほぼ同様である。
【０１２６】
例えば、端子切替端子ＩＮ１にローレベル（０Ｖ）が入力されたとすると、第１の出力線９ａの電位がハイレベルのほぼ第１のバイアス電位Ｖｂ１に保持され、第１の出力線９ｂの電位がローレベルの第２の電位Ｖｎ（−１．５Ｖ）になる。第２の入力トランジスタＮ１３及び第２の直列トランジスタＮ１５はオンする。第２の入力トランジスタＮ１４及び第２の直列トランジスタＮ１６はオフする。従って、第２のローサイドスイッチ２０ａはオンする。
【０１２７】
第１の回路８ａａの第１のトランジスタＮ１８はオンして、第２のハイサイドスイッチ１９ａの第２の出力トランジスタＰ１５のドレインに接地電位を供給する。
第２の出力トランジスタＰ１５のドレインは、接地電位になり、第２の出力トランジスタＰ１６がオンする。第２の出力トランジスタＰ１５はオフし、第３の直列トランジスタＰ１８はオンする。また、第３の直列トランジスタＰ１７はオフする。従って、第２のハイサイドスイッチ１９ａはオフする。
【０１２８】
第２の出力線１０ａの電位はローレベルの第２の電位Ｖｎになり、第２の出力線１０ｂの電位はハイレベルの第１の電位Ｖｐになる。
レベルシフタ５ａｃにおいても、第１の回路８ａａにより、第３の直列トランジスタＰ１７、Ｐ１８による伝搬遅延時間の増加を抑制することができる。
【０１２９】
第２の回路２３ａについては、図６に表したレベルシフタ５ａａと同様である。
第２の回路２３ａは、切替信号端子ＩＮ１に入力された１ビットの端子切替信号に応じて、第２の出力線１０ａ、１０ｂを接地ＧＮＤと電気的に接続して、第２の出力線１０ａ、１０ｂ（第２のレベルシフタの出力）に接地電位を供給する。
第２の出力線１０ａ、１０ｂから第２のローサイドスイッチ２０、第２の低電位電源線１８を介して、電源回路部４に流れる電荷の量が減少し、第２の電位Ｖｎの変動が抑制される。
【０１３０】
従って、レベルシフタ５ａｃを駆動回路部３に用いることにより、図６に表したレベルシフタ５ａａを用いた場合と同様に端子切替時の応答特性を改善することができる。なお、図８においては、第２の回路２３ａを有する構成を例示しているが、第２の回路２３ａがない場合でも、図２に表したレベルシフタ５ａと用いた場合と同様に端子切替時の応答特性を改善することができる。
【０１３１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３２】
１…半導体スイッチ、  ２…スイッチ部、  ３…駆動回路部、  ４…電源回路部、  ５ａ〜５ｄ、５ａａ〜５ａｃ…レベルシフタ、  ６ａ、６ａａ、６ａｂ…第１のレベルシフタ、  ７ａ、７ａａ…第２のレベルシフタ、  ８ａ、８ａａ…第１の回路、  ９、９ａ、９ｂ…第１の出力線、  １０ａ、１０ｂ…第２の出力線、  １１ａ〜１１ｄ…第１のスイッチ素子、  １２ａ〜１２ｄ…第２のスイッチ素子、  １３…第１の高電位電源線、  １４…第１の低電位電源線、  １５、１５ａ…第１のハイサイドスイッチ、  １６、１６ａ…第１のローサイドスイッチ、  １７…第２の高電位電源線、  １８…第２の低電位電源線、  １９、１９ａ…第２のハイサイドスイッチ、  ２０、２０ａ…第２のローサイドスイッチ、  ２１、２２…否定回路（ＩＮＶ）、  ２３ａ…第２の回路、  ＡＮＴ…共通端子、  Ｎ１、Ｎ２、Ｐ１３、Ｐ１４…第１の入力トランジスタ、  Ｎ３、Ｎ４、Ｐ１７、Ｐ１８…第３の直列トランジスタ、  Ｎ４、Ｎ５、Ｐ１５、Ｐ１６…第２の出力トランジスタ、  Ｎ９、Ｎ１０、Ｐ１、Ｐ２…第１の出力トランジスタ、  Ｎ１１、Ｎ１２、Ｐ１、Ｐ３、Ｐ１１、Ｐ１２…第１の直列トランジスタ、  Ｎ１３、Ｎ１４、Ｐ５、Ｐ６…第２の入力トランジスタ、  Ｎ１５、Ｎ１６、Ｐ７、Ｐ８…第２の直列トランジスタ、  Ｎ１７、Ｎ１８、Ｐ９、Ｐ１０…第１のトランジスタ、  Ｎ７、Ｎ８…第２のトランジスタ、  ＲＦ１〜ＲＦ４…高周波端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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