(57)【特許請求の範囲】
【請求項１】
複数の不揮発性記憶素子の消去を実行するステップ（１１０２）であり、前記複数の不揮発性記憶素子の集合は、一列に並べて配置されており、一列に配置された複数のデータ不揮発性記憶素子と、一列に配置された前記複数のデータ不揮発性記憶素子のうちの端部に配置された端部のデータ不揮発性記憶素子に隣接するとともに、ユーザ又はシステムのデータを記憶しない、ダミー不揮発性記憶素子と、を含む、ステップと、
前記複数のデータ不揮発性記憶素子の配置順に従って、前記複数のデータ不揮発性記憶素子に順番に書き込みデータの書き込みを行うステップ（１１０４）であり、前記端部のデータ不揮発性記憶素子には最後に書き込みデータの書き込みが行われ、前記複数のデータ不揮発性記憶素子のうちの他のデータ不揮発性記憶素子への後続の書き込みによって生じる結合効果のために、前記複数のデータ不揮発性記憶素子の少なくとも一部に閾値電圧の見かけ上の増大が起こる、ステップと、
前記端部のデータ不揮発性記憶素子に前記書き込みデータの書き込みを行った後に、前記ダミー不揮発性記憶素子の閾値電圧を、前記他のデータ不揮発性記憶素子の書き込み中に前記隣接する不揮発性記憶素子に起こるより小さい結合効果を補償する目標レベルまで増大させる書き込み電圧を前記ダミー不揮発性記憶素子に印加するステップ（１１０６）と、
を備える不揮発性記憶装置を動作させる方法。
【請求項２】
前記書き込み電圧を前記ダミー不揮発性記憶素子に印加する前記印加ステップの後に続いて、前記ダミー不揮発性記憶素子のための目標閾値電圧レベルに到達したか否かのいずれの検証も行われない、請求項１に記載の方法。
【請求項３】
単一の書き込みパルスのみが前記ダミー不揮発性記憶素子に印加される、請求項１又は請求項２に記載の方法。
【請求項４】
前記書き込み電圧を前記ダミー不揮発性記憶素子に印加する前記印加ステップは、少なくとも１つのソフト書き込み電圧を前記ダミー不揮発性記憶素子に印加するステップを含む、請求項１から３のいずれか１項に記載の方法。
【請求項５】
前記消去を実行するステップの後、かつ、前記複数のデータ不揮発性記憶素子に書き込みを行うステップの前に、一群の不揮発性記憶素子にソフト書き込みを行うステップをさらに備え、
前記ソフト書き込みを行うステップは、第１ソフト書き込み電圧を前記データ不揮発性記憶素子に印加し、その間に、前記第１ソフト書き込み電圧より小さい第２ソフト書き込み電圧を前記ダミー不揮発性記憶素子に印加するステップを含む、請求項１から４のいずれか１項に記載の方法。
【請求項６】
前記不揮発性記憶素子の集合は、ドレイン側選択素子と関連付けられ、前記ダミー不揮発性記憶素子は、前記ドレイン側選択素子と前記隣接する不揮発性記憶素子との間にある、請求項１から５のいずれか１項に記載の方法。
【請求項７】
前記複数のデータ不揮発性記憶素子に書き込みを行うステップは、前記ドレイン側選択素子に向かって順番に前記データ不揮発性記憶素子に書き込みを行うステップを含む、
請求項６に記載の方法。
【請求項８】
前記ダミー不揮発性記憶素子が前記目標レベルまで書き込まれたか否かを検証するステップと、
前記ダミー不揮発性記憶素子が前記目標レベルに未だ到達していない場合に、１つ以上の付加的な書き込み電圧を前記ダミー不揮発性記憶素子に印加するステップと、
前記ダミー不揮発性記憶素子が前記目標レベルまで書き込まれることが検証されるまで、前記検証するステップ及び前記１つ以上の付加的な書き込み電圧を印加するステップを繰り返すステップと、
をさらに備える請求項１に記載の方法。
【請求項９】
一群の不揮発性記憶素子（ブロックｉ）と、
前記一群の不揮発性記憶素子と通信する管理回路（２２０、２４２、２３０、２４０、２４２、２４４）と、を備えており、
前記一群の不揮発性記憶素子の集合は、一列に並べて配置されており、一列に並べられた複数のデータ不揮発性記憶素子と、一列に並べられた前記複数のデータ不揮発性記憶素子のうちの端部に配置された端部のデータ不揮発性記憶素子に隣接するとともに、ユーザ又はシステムのデータを記憶しない、ダミー不揮発性記憶素子と、を含み、
前記管理回路は、前記一群の不揮発性記憶素子の消去を実行し、前記管理回路は、前記複数のデータ不揮発性記憶素子の配置順に従って、前記データ不揮発性記憶素子に順番に書き込みデータの書き込みを行い、前記端部のデータ不揮発性記憶素子には最後に書き込みデータの書き込みが行われ、前記複数のデータ不揮発性記憶素子の少なくとも一部には、前記管理回路による前記複数のデータ不揮発性記憶素子のうちの他のデータ不揮発性記憶素子への後続の書き込みによって生じる結合のために閾値電圧に見かけ上の増大が起こり、前記管理回路は、前記端部のデータ不揮発性記憶素子に前記書き込みデータの書き込みを行った後に、前記ダミー不揮発性記憶素子の前記閾値電圧を、前記他のデータ不揮発性記憶素子の書き込み中に前記隣接する不揮発性記憶素子に起こるより小さい結合を補償する目標レベルまで増大させる書き込み電圧を前記ダミー不揮発性記憶素子に印加する、不揮発性記憶装置。
【請求項１０】
書き込み電圧を前記ダミー不揮発性記憶素子に印加した後、前記ダミー不揮発性記憶素子のための目標閾値電圧レベルに到達したか否かを前記管理回路が検証しない、請求項９に記載の不揮発性記憶装置。
【請求項１１】
前記管理回路は、単一の書き込みパルスのみを前記ダミー不揮発性記憶素子に印加する、請求項９又は１０に記載の不揮発性記憶装置。
【請求項１２】
書き込み電圧を前記ダミー不揮発性記憶素子に印加する前記管理回路は、少なくとも１つのソフト書き込み電圧を前記ダミー不揮発性記憶素子に印加する管理回路を含む、請求項９から１１のいずれか１項に記載の不揮発性記憶装置。
【請求項１３】
前記消去を実行した後、かつ、前記複数のデータ不揮発性記憶素子に書き込みを行う前に、前記一群の不揮発性記憶素子にソフト書き込みを行う管理回路をさらに備え、
前記ソフト書き込みは、前記管理回路が第１ソフト書き込み電圧を前記データ不揮発性記憶素子に印加し、その間に、前記管理回路が前記第１ソフト書き込み電圧より小さい第２ソフト書き込み電圧を前記ダミー不揮発性記憶素子に印加することを含む、請求項９から１２のいずれか１項に記載の不揮発性記憶装置。
【請求項１４】
前記不揮発性記憶素子の集合は、ドレイン側選択素子と関連付けられ、前記ダミー不揮発性記憶素子は、前記ドレイン側選択素子と前記隣接する不揮発性記憶素子との間にある、請求項９から１３のいずれか１項に記載の不揮発性記憶装置。
【請求項１５】
前記複数のデータ不揮発性記憶素子に書き込みを行う前記管理回路は、前記ドレイン側選択素子に向かって順番に前記データ不揮発性記憶素子に書き込みを行う管理回路を含む、請求項１４に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置のための技術に関する。
【背景技術】
【０００２】
半導体メモリは、様々な電子デバイスで使われることが一般的になってきている。例えば、不揮発性半導体メモリは、パーソナルナビゲーションシステム、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及び他の装置に使用されている。電気的消去・再書込み可能型読取専用メモリ（ＥＥＰＲＯＭ）とフラッシュメモリは、最も普及している不揮発性半導体メモリである。
【０００３】
ＥＥＰＲＯＭとフラッシュメモリは、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されているフローティングゲートを採用している。フローティングゲートとチャネル領域は、ソース領域とドレイン領域の間に配置されている。フローティングゲートの上に、そのフローティングゲートから絶縁されている制御ゲートが設けられている。トランジスタの閾値電圧は、フローティングゲート上に保持されている電荷量によって制御される。即ち、そのソースとドレインの間の導通を可能にすべくトランジスタをオンするために制御ゲートに印加すべき電圧の最小量は、そのフローティングゲート上の電荷量レベルにより制御される。
【０００４】
一部のＥＥＰＲＯＭ又はフラッシュメモリデバイスは、メモリセルがＮＡＮＤストリングとしてグループ化され、各ＮＡＮＤストリングがビットラインと関連付けられているＮＡＮＤ構造と称される構造を有している。ＥＥＰＲＯＭやＮＡＮＤ型フラッシュメモリデバイスなどのフラッシュメモリデバイスに書き込みを行う場合、典型的には、ビットラインが接地されるとともに、制御ゲートに書き込み電圧が加えられる。チャネルからの電子がフローティングゲートへ注入される。フローティングゲートに電子が蓄積されると、フローティングゲートが負値に帯電し、メモリセルの閾値電圧が上昇し、メモリセルが書き込まれた状態となる。書き込みに関するさらなる情報は、「Source Side Self Boosting Technique for Non-Volatile Memory」と題した米国特許第６，８５９，３９７号、「Detecting Over Programmed Memory」と題した米国特許第６，９１７，５４２号、及び、「Programming Non-Volatile Memory」と題した米国特許第６，８８８，７５８号に開示されている。これらの３つの文献の内容は、その全体を参照することにより本明細書に組み込まれる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
多くの場合、書き込み電圧は、パルス毎にその大きさが増加する一連のパルス（書き込みパルスと称する）として制御ゲートに印加される。書き込みパルスとパルスの間には、１以上の一連の検証動作が実行され、書き込まれたメモリセルがその目標レベルに達しているか否かが決定される。メモリセルがその目標レベルに達している場合、そのメモリセルに対する書き込みが終了する。メモリセルがその目標レベルに達していない場合、そのメモリセルに対して書き込みが継続される。
【０００６】
フローティングゲートに蓄積された見かけ上の電荷量のシフトは、隣接するフローティングゲートに蓄積された電荷量に基づく電界結合によって生じる。この現象は、米国特許第５，８６７，４２９号に記載されており、その公報は全体を参照することにより本明細書に組み込まれる。この問題は、異なる時刻に書き込まれた隣接メモリセルの組の間で最も顕著に起こる。例えば、最初のメモリセルは、第１組のデータに対応する電荷量レベルをこのメモリセルのフローティングゲートに加えるように書き込まれる。続いて、１個以上の隣接メモリセルは、第２組のデータに対応する電荷量レベルをこれらの隣接メモリセルに加えるように書き込まれる。隣接メモリセルのうちの１個以上が書き込まれた後に、最初のメモリセルに結合されている隣接メモリセル上の電荷の影響のため、最初のメモリセルから読み出された電荷量レベルは、書き込まれた電荷量レベルとは異なって見える。隣接メモリセルからの結合は、読み取られている見かけ上の電荷量レベルを、記憶されたデータの誤った読み取りをもたらすのに十分なほどにシフトさせる可能性がある。なお、フローティングゲート結合問題は、隣接するフローティングゲート同士の結合（フローティングゲート対フローティングゲート結合）、または、あるメモリセルのチャネルから隣接メモリセルのフローティングゲートへの結合（チャネル対フローティングゲート）に起因する可能性がある。
【０００７】
マルチステートデバイスは、バイナリデバイスより多量の電荷を記憶するのに加えて、一般的に状態間の閾値電圧マージンが小さいので、フローティングゲート結合効果は、マルチステートデバイスにとって重大な関心事である。さらに、マルチステートデバイスの最低状態に蓄積される電荷量と最高状態に蓄積される電荷量との差は、バイナリメモリデバイスの消去状態に蓄積される電荷量と書き込み状態に蓄積される電荷量との差より大きい可能性がある。隣接するフローティングゲート間で結合される電圧の大きさは、隣接するフローティングゲートに蓄積される電荷量の大きさに基づいている。
【０００８】
一部の実施例では、各ＮＡＮＤストリングは、多数本のデータワードライン及び１本以上のダミーワードラインに接続されている。ＮＡＮＤストリング上の各メモリセルはワードラインのうちの１本に接続されている。所定のワードラインが多数のＮＡＮＤストリングに接続されている。例えば、ＮＡＮＤストリングは、ユーザデータを記憶する（各メモリセルは別個のワードラインに接続されている）６４個のメモリセルと、ユーザデータを記憶しない（ダミーワードラインに接続されている）１個以上のダミーメモリセルとを有していることがある。ダミーワードラインに接続されているダミーメモリセルは、データ記憶のためには使用されない。ダミーワードラインを使用するメモリアレイ内では、データメモリセルの一部は両側に別のデータメモリセルを有している。しかし、ＮＡＮＤストリングの端にあるメモリセルは、片側にデータメモリセルを有し、もう片側にダミーメモリセルを有している。これは、最終ワードライン上のメモリセルが受けるフローティングゲート結合の量に差をもたらす。
【課題を解決するための手段】
【０００９】
本明細書には、不揮発性記憶装置を動作させる技術であって、フローティングゲート結合の効果に対抗する技術を含む技術が開示されている。より詳細には、異なるワードライン上のメモリセルが受けるフローティングゲート結合効果の差を補償する技術が開示されている。一実施例では、これらの技術は、ＮＡＮＤストリング上のドレイン側ダミーワードラインに隣接する最終ワードライン上のメモリセルが受ける差を補償するために使用される。
【００１０】
一実施例では、ダミー不揮発性記憶素子のすぐ隣のデータ不揮発性記憶素子を以下のようにして書き込んだ後に、１つ以上の書き込み電圧がダミー不揮発性記憶素子に印加される。最初に、不揮発性記憶素子は消去される。不揮発性記憶素子の集合は、データ不揮発性記憶素子と、データを記憶するためには使用されない少なくとも１つのダミー不揮発性記憶素子とを含む。ダミーは、データ不揮発性記憶素子のうちの１つに隣接する素子である。データ不揮発性記憶素子は、消去後のある時点で書き込まれる。この書き込みステップでは、データ不揮発性記憶素子の少なくとも一部に対し、後続の他の１つのデータ不揮発性記憶素子の書き込みに起因して発生するフローティングゲート結合を原因とする閾値電圧の見かけ上の増加を引き起こす。その後、書き込み電圧がダミー不揮発性記憶素子に印加される。書き込み電圧は、ダミー不揮発性記憶素子の閾値電圧を、上述の他のデータ不揮発性記憶素子の書き込み中に隣接する不揮発性記憶素子が受けるより小さいフローティングゲート結合を補償する目標レベルまで増大させる。
【００１１】
一実施例では、データ記憶素子の書き込みは、１つ以上の書き込み電圧を各記憶素子に印加すること、及び、１つ１つの個々の記憶素子がこの記憶素子のための目標レベルまで書き込まれたかどうかを検証することを含む。しかし、書き込み電圧をダミーに印加した後、ダミーが他のデータ不揮発性記憶素子の書き込み中に隣接する不揮発性記憶素子が受けるより小さいフローティングゲート結合を補償する目標レベルまで書き込まれたか否かに関する検証は行われない。
【００１２】
一実施例では、書き込み電圧をダミーに印加した後、ダミーの閾値電圧が目標レベルに到達したか否かについての検証が実行される。ダミーがこの目標レベルに到達するまで、１つ以上の追加の書き込み電圧がダミーに印加される。
【００１３】
一実施形態では、ダミーに印加される書き込み電圧は、「ソフト書き込み」電圧である。ソフト書き込みは、不揮発性記憶素子の閾値電圧を少し上に押し上げることによって消去閾値区分を圧縮するために使用される技術である。そうするために、この書き込み電圧は、例えば、消去状態から書き込み状態へ閾値電圧を移すために使用される書き込み電圧よりかなり低い。ソフト書き込み電圧を印加した後、ダミーの閾値電圧が目標レベルに到達したか否かに関する判定がなされる。目標レベルは、この場合、零ボルトを下回ることがある。
【００１４】
一実施形態では、一群の不揮発性記憶素子には、消去を実行した後であって、不揮発性記憶素子に書き込む前に、ソフト書き込みが行われる。ソフト書き込みは、第１書き込み電圧をデータ不揮発性記憶素子に印加し、同時に第２書き込み電圧をダミー不揮発性記憶素子に印加することを含む。第２書き込み電圧は第１書き込み電圧より低い。その結果、ダミー不揮発性記憶素子はデータ不揮発性記憶素子に比べ、より深く消去された状態に留まる。その後、ダミー不揮発性電圧素子は、より深く消去された状態からより高い閾値レベルまで書き込まれる。これは、ダミーがこのように深く消去されない場合に比べ、より大きいフローティングゲート結合効果をそのダミーにおいて引き起こすことを可能にする。
【００１５】
１つの実施例は、一群の不揮発性記憶素子と、この一群の不揮発性記憶素子と通信する１以上の管理回路とを含む。一群の不揮発性記憶素子は、データ不揮発性記憶素子及び少なくとも１つのダミー不揮発性記憶素子を含む１以上の集合（例えば、ＮＡＮＤストリング）を含む。ダミーは、データ不揮発性記憶素子の１つに隣接する素子である。管理回路は、一群の不揮発性記憶素子を消去する。管理回路は、消去後のある時点でデータ不揮発性記憶素子に書き込む。前述の書き込みでは、データ不揮発性記憶素子の少なくとも一部に対し、後続の他別の１つのデータ不揮発性記憶素子の書き込みに起因して発生するフローティングゲート結合を原因とする閾値電圧の見かけ上の増加を引き起こす。その後、管理回路は、書き込み電圧をダミー不揮発性記憶素子に印加する。この書き込み電圧は、ダミー不揮発性記憶素子の閾値電圧を、上述の他のデータ不揮発性記憶素子の書き込み中に隣接する不揮発性記憶素子が受けるより小さいフローティングゲート結合を補償する目標レベルまで増大させる。
【図面の簡単な説明】
【００１６】
【図１】ＮＡＮＤストリングの平面図である。
【図２】ＮＡＮＤストリングの等価回路図である。
【図３】不揮発性メモリシステムのブロック図である。
【図４】メモリアレイの一実施例を示すブロック図である。
【図５】センスブロックの一実施例を示すブロック図である。
【図６Ａ】閾値電圧区分セットの一例を示す図である。
【図６Ｂ】閾値電圧区分セットの一例を示す図である。
【図７】メモリセルの消去及び書き込みを行う処理の一実施形態を表すフローチャートである。
【図８】メモリセルを消去する一実施形態を示す図である。
【図９】メモリセルにソフト書き込みを行う一実施形態を示す図である。
【図１０】選択されたワードラインに接続されているメモリセルに書き込む処理の一実施形態を表すフローチャートである。
【図１１】不揮発性メモリセルを動作させる一実施形態を示す図である。
【図１２】ダミーワードラインに単一の疑似書き込み電圧を印加する一実施形態を示す図である。
【図１３】ダミーメモリセルの閾値電圧を検証すると共に、ダミーメモリセルに疑似書き込みをする処理の一実施形態を示す図である。
【図１４】データメモリセル及びダミーメモリセルのための実例的な閾値区分を示す図である。
【発明を実施するための形態】
【００１７】
フラッシュメモリシステムの一例は、ＮＡＮＤ構造を用いており、２つの選択ゲートの間に複数のトランジスタの直列接続を含んでいる。直列に接続されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は、１つのＮＡＮＤストリングを示す平面図である。図２は、その等価回路である。図１と図２に示すＮＡＮＤストリングは、第１（又はドレイン側）選択ゲート１２０と第２（又はソース側）選択ゲート１２２の間に挟まれている、直列に接続されている４つのトランジスタ１００、１０２、１０４及び１０６を有する。選択ゲート１２０は、ビットコンタクト１２６を介してＮＡＮＤストリングをビットラインに接続している。選択ゲート１２２は、ＮＡＮＤストリングをソースライン１２８に接続している。選択ゲート１２０は、選択ラインＳＧＤに適切な電圧を加えることによって制御される。選択ゲート１２２は、選択ラインＳＧＳに適切な電圧を加えることによって制御される。トランジスタ１００、１０２、１０４、及び１０６の夫々は、制御ゲートとフローティングゲートを有している。例えば、トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを備えている。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを備えている。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを備えている。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを備えている。制御ゲート１００ＣＧはワードラインＷＬ３に接続されており、制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。
【００１８】
図１と図２は、ＮＡＮＤストリング内の４個のメモリセルを示しているが、４個のトランジスタの使用は単に一例として提示されている点に留意されたい。ＮＡＮＤストリングは、４個よりも少ない、或いは、４個よりも多いメモリセルを有していてよい。例えば、ＮＡＮＤストリングによっては８個、１６個、３２個、６４個、１２８個などの数のメモリセルを有していてよい。本明細書の説明は、いかなる特定個数のメモリセルを有するＮＡＮＤストリングにも限定されない。
【００１９】
ＮＡＮＤ構造を用いたフラッシュメモリシステムの一般的なアーキテクチャは、いくつかのＮＡＮＤストリングを含んでいる。各ＮＡＮＤストリングは、選択ラインＳＧＳによって制御されるソース選択ゲートによってソースラインに接続されているとともに、選択ラインＳＧＤによって制御されるドレイン選択ゲートによって関連するビットラインに接続されている。各ビットラインとそのビットラインにビットラインコンタクトを介して接続されている夫々のＮＡＮＤストリングは、メモリセルアレイの列を構成する。ビットラインは、複数のＮＡＮＤストリングによって共有されている。典型的には、ビットラインは、ワードラインと直交する方向でＮＡＮＤストリング上を通っており、１以上のセンスアンプと接続されている。
【００２０】
各メモリセルは（アナログ又はデジタルの）データを記憶することができる。１ビットのデジタルデータを記憶する場合、メモリセルの可能な閾値電圧の範囲は、２つの範囲に分割され、それぞれの範囲が論理データの「１」と「０」に割り当てられる。ＮＡＮＤ型フラッシュメモリの一例では、メモリセルが消去された後では閾値電圧が負値となり、それは論理「１」と定義される。書き込み後の閾値電圧は正値となり、それは論理「１」と定義される。閾値電圧が負値であり、制御ゲートに０ボルトが印加される読み出しが試みられた場合、メモリセルがオンとなり、これは論理１が記憶されていることを示す。閾値電圧が正値であり、制御ゲートに０ボルトが印加される読み出しが試みられた場合、メモリセルはオンせず、これは論理０が記憶されていることを示す。
【００２１】
複数レベルのデータを記憶する場合には、可能な閾値の範囲は、データのレベルの数に分割される。例えば、４つのレベルの情報を記憶する場合（２ビットのデータ）、４つの閾値電圧範囲が存在し、それぞれがデータ値「１１」、「１０」、「０１」、及び「００」に割り当てられる。ＮＡＮＤタイプのメモリの一例では、消去動作の後の閾値電圧は負の値となり、論理「１１」と定義される。正値の閾値電圧群が「１０」、「０１」、「００」というデータ状態に対して用いられる。８つのレベルの情報（又は状態）が記憶される場合（即ち、３ビットのデータ）、データ値「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、及び「１１１」に割り当てられる８つの閾値電圧範囲がある。
【００２２】
メモリセルに書き込まれるデータとセルの閾値電圧レベルの間の具体的な関係は、セルに採用されるデータ符号化方式によって決まる。例えば、両方ともその全体を参照することにより本明細書に組み込まれる米国特許第６，２２２，７６２号及び米国特許出願公開公報第２００４／０２５５０９０号は、マルチステートフラッシュメモリセルのための様々なデータ符号化方式を説明している。一実施形態においては、フローティングゲートの閾値電圧が誤ってその近傍の物理状態にシフトした場合に１つのビットだけが影響を受けるように、グレイコード割当を用いてデータ値が閾値電圧範囲に割り当てられる。他の実施形態では、異なるワードラインに対してデータ符号化技法が変更され得ることがある。データ符号化技法は、時間に依存して変更され得ることがある。また、ランダムなワードラインのデータビットは、データパターン感度を低減し、メモリセルのウェアを均一にするために、変換されるか、或いはランダム化されることがある。
【００２３】
ＮＡＮＤタイプのフラッシュメモリおよびそれらの動作に関連する例は、以下の米国特許／特許出願に記載されており、それらの引用文献は、その全体が参照により本明細書に組み込まれる。米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、米国特許第６，０４６，９３５号、米国特許第６，４５６，５２８号、及び、米国公開公報第ＵＳ２００３／０００２３４８号。本明細書における説明は、他のタイプの不揮発性記憶素子と同様に、ＮＡＮＤを加えた他のタイプのフラッシュメモリにも利用可能である。
【００２４】
ＮＡＮＤフラッシュメモリに加えて、不揮発性記憶装置の他のタイプもまた用いることができる。例えば、基本的に（フローティングゲートの代わりに）窒化物層内に電荷をトラッピングするメモリセルである、いわゆるＴＡＮＯＳ構造（ＴａＮ−Ａｌ２Ｏ３−ＳｉＮ−ＳｉＯ２の積層から構成される構造）にも本発明は適用できる。フラッシュＥＥＰＲＯＭシステムで有用な別のタイプのメモリセルは、不揮発方式で電荷を蓄積するために、導電性フローティングゲートの代わりに非導電性の誘電物質を活用する。そのようなセルは、Chanらによる記事、「A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device」、IEEE ELECTRON DEVICE Letters、ＥＤＬ−８巻、第３号、１９８７年３月の９３から９５ページに説明されている。酸化ケイ素、窒化ケイ素、及び酸化ケイ素（「ＯＮＯ」）から形成される三層の誘電体が、メモリセルチャネル上で半導電性基板の表面と導電性制御ゲートとの間に挟まれている。セルは、セルチャネルから窒化物の中に電子を注入することにより書込みが行われ、窒化物内において電子が制限領域内にトラッピングされ蓄積される。この蓄積された電荷は、次に、検出可能な方法で、セルのチャネルの一部の閾値電圧を変更する。セルは、窒化物中にホットホールを注入することによって消去される。Nozakiら、「A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application」、IEEE Journal of Solid-State Circuits、第２６巻、第４号、１９９１年４月、４９７から５０１ページに、分離した選択トランジスタを形成するためにドーピングされたポリシリコンゲートがメモリセルチャネルの一部に拡がっている分割ゲート構成における同様のセルが説明されている。その文献も参照されたい。前記２つの記事は、その全体を参照することにより本明細書に組み込まれる。参照することにより本明細書に組み込まれるWilliam D. Brown及びJoe E. Brewerによって編集された「Nonvolatile Semiconductor Memory Technology」、ＩＥＥＥ出版１９９８年の第１．２項にも、誘電電荷トラップ装置に適用可能である書き込み技法が説明されている。他のタイプのメモリ素子も使用できる。
【００２５】
図３は、１つ以上のメモリダイ又はチップ２１２を有する不揮発性記憶デバイス２１０を示している。メモリダイ２１２は、メモリセルの（２次元又は３次元の）アレイ２００、制御回路２２０、及び、リード／ライト回路２３０Ａと２３０Ｂを有する。一実施形態では、様々な周辺回路によるメモリアレイ２００へのアクセスはアレイの両側で対称的に実装されており、これにより、各側のアクセスライン及び回路の密度が半分に低減される。リード／ライト回路２３０Ａ及び２３０Ｂは、複数のセンスブロック３００を有しており、それらのセンスブロック３００によって１ページのメモリセルを並列に読み出し又は書き込みすることができる。メモリアレイ２００は、行デコーダ２４０Ａと２４０Ｂを介したワードラインと、列デコーダ２４２Ａと２４２Ｂを介したビットラインによってアドレス指定される。典型的な実施形態では、コントローラ２４４は、１つ以上のメモリダイ２１２のような同じメモリデバイス２１０（例えば、取り外し可能なストレージカード又はパッケージ）内に含まれる。命令、及びデータは、ライン２３２を介してホストとコントローラ２４４の間で転送され、また、ライン２３４を介してコントローラと１つ以上のメモリダイ２１２の間で転送される。
【００２６】
制御回路２２０は、リード／ライト回路２３０Ａと２３０Ｂと協調して、メモリアレイ２００に対してメモリ動作を実行する。制御回路２２０は、ステートマシン２２２、オンチップアドレスデコーダ２２４、及び電力制御モジュール２２６を有している。ステートマシン２２２は、メモリ動作のチップレベルの制御を提供する。オンチップアドレスデコーダ２２４は、ホスト又はメモリコントローラによって用いられるアドレスと、デコーダ２４０Ａ、２４０Ｂ、２４２Ａ及び２４２Ｂによって用いられるハードウェアアドレスの間のアドレスを転換するためにアドレスインタフェースを提供する。電力制御モジュール２２６は、メモリ動作中のワードライン及びビットラインに供給される電力及び電圧を制御する。一実施形態では、電力制御モジュール２２６は、供給電力より大きな電圧を作り出すことができる一つ以上のチャージポンプを有する。
【００２７】
一実施形態では、制御回路２２０、電力制御回路２２６、デコーダ回路２２４、ステートマシン回路２２２、デコーダ回路２４２Ａ、デコーダ回路２４２Ｂ、デコーダ回路２４０Ａ、デコーダ回路２４０Ｂ、リード／ライト回路２３０Ａ、リード／ライト回路２３０Ｂ、及び／又はコントローラ２４４の一つ又は幾つかの組合せは、１つの管理回路、或いは複数の管理回路群と称されることがある。
【００２８】
図４は、メモリセルアレイ２００の例示的な構造を示す。一実施形態においては、メモリセルのアレイは、メモリセル群のＭ個のブロックに分割される。フラッシュＥＥＰＲＯＭシステムに一般的であるように、ブロックは消去の単位である。すなわち、各ブロックは共に消去される最小数のメモリセルを含む。各ブロックは、通常、複数のページに分割される。ページは書き込みの単位である。通常、１つ又は複数ページのデータが１列のメモリセルに記憶される。例えば、１列は、典型的に、いくつかのインターリーブページを格納するか、又は、１ページとなることがある。一実施例では、ページの中のすべての記憶素子は、一緒に読み出し又は書き込みされる。１つのページは、１つ又は複数のセクタを記憶できる。１つのセクタは、ユーザデータとオーバヘッドデータを含む。オーバヘッドデータは、通常、セクタのユーザデータから算出される誤り訂正符号（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ：ＥＣＣ）を含む。コントローラ（後述）の一部が、データがアレイに書き込まれているときにＥＣＣを計算し、データがアレイから読み出されているときにＥＣＣのチェックも行う。代わりに、ＥＣＣ及び／又は他のオーバヘッドデータはそれらが関係するユーザデータとは異なるページに記憶され、または異なるブロックに記憶されることがある。ユーザデータのセクタは通常、磁気ディスクドライブ内のセクタサイズに相当する５１２バイトである。例えば８ページから３２、６４、１２８、或いはそれ以上のページまでの多数のページが１ブロックを形成する。異なるサイズのブロックと配置も採用することができる。
【００２９】
別の実施形態では、ビットラインは偶数のビットラインと奇数のビットラインに分けられる。奇数／偶数ビットラインアーキテクチャでは、共通ワードラインに沿っており奇数ビットラインに接続されたメモリセル群は、同時に書き込みが行われる。これに対し、共通ワードラインに沿っており偶数ビットラインに接続されたメモリセル群は、奇数ビットラインに接続されたメモリセル群の書き込みとは別のタイミングで同時に書き込みが行われる。
【００３０】
図４は、メモリアレイ２００の第ｉブロックの詳細を示している。第ｉブロックは、Ｘ＋１ビットラインとＸ＋１ＮＡＮＤストリングを含んでいる。第１ブロックは、６４本のデータワードライン（ＷＬ０−ＷＬ６３）、２本のダミーワードライン（ＷＬ＿ｄ０、ＷＬ＿ｄ１）、ドレイン側選択ライン（ＳＧＤ）、及び、ソース側選択ライン（ＳＧＳ）も含んでいる。各ＮＡＮＤストリングの一端は、（選択ラインＳＧＤに接続されている）ドレイン選択ゲートを介して対応するビットラインに接続されており、他端は、（選択ラインＳＧＳに接続されている）ソース選択ゲートを介してソースラインに接続されている。６４本のデータワードラインと２本のダミーワードラインが存在するので、各ＮＡＮＤストリングは、６４個のデータメモリセルと２個のダミーメモリセルを含んでいる。他の実施形態では、ＮＡＮＤストリングは、６４個より多い、或いは少ないデータメモリセルと２個のダミーメモリセルを有していてもよい。他の実施形態では、ＮＡＮＤストリングは、おおよそ６４個のデータメモリセルと２個のダミーメモリセルとを有していてもよい。データメモリセルは、ユーザ又はシステムのデータを記憶することができる。ダミーメモリセルは、通常、ユーザ又はシステムのデータを記憶するのには用いられない。幾つかの実施形態は、ダミーメモリセルを有していない。
【００３１】
図５は、センスモジュール４８０と呼ばれるコア部と共通部４９０に分割された個々のセンスブロック３００のブロック図である。一実施形態では、各ビットラインに対して個別のセンスモジュール４８０を用意し、複数の複数センスモジュール４８０に対して一つの共通部４９０を用意してもよい。一例として、１個のセンスブロックは、１個の共通部４９０と８個のセンスモジュール４８０を有している。グループ内の各センスモジュールは、データバス４７２を介して協働する共通部と通信する。さらなる詳細としては、その全体を参照することにより本明細書に組み込まれる米国特許出願公開公報２００６／０１４０００７号を参照されたい。
【００３２】
センスモジュール４８０は、接続されたビットライン内の伝導電流が予め決められた閾値レベルより高いか低いかを判定するセンス回路４７０を備えている。幾つかの実施形態では、センスモジュール４８０は、センスアンプと一般に呼ばれる回路を有する。センスモジュール４８０は、さらに、接続されたビットラインに電圧状態を設定するために用いられるビットラインラッチ４８２を有している。例えば、ビットラインラッチ４８２内で予め決められた状態がラッチされることによって、接続されたビットラインを、書き込み禁止を指定する状態（例えば、Ｖｄｄ）に引き上げる（プル）する。
【００３３】
共通部４９０は、プロセッサ４９２、複数のデータラッチ４９４、及び、複数のデータラッチ４９４とデータバス４２０の間を接続するＩ／Ｏインタフェース４９６を備えている。プロセッサ４９２は計算を実行する。例えば、その機能の１つは、センスされたメモリセル内に記憶されているデータを特定し、特定されたデータを複数のデータラッチ内に記憶することである。複数のデータラッチ４９４は、読み出し動作において、プロセッサ４９２によって特定されたデータビット群を記憶するために用いられる。複数のデータラッチ４９４は、書き込み動作において、データバス４２０から取り込んだデータビット群を記憶するためにも用いられる。取り込まれるデータビット群は、メモリ内に書き込む予定のライトデータ（書き込みデータ）を表す。Ｉ／Ｏインタフェース４９６は、データラッチ４９４とデータバス４２０の間のインタフェースを提供する。
【００３４】
読み出し又はセンス中には、システムの動作はステートマシン２２２の制御下にあり、ステートマシン２２２はアドレス指定されたセルへの種々の制御ゲート電圧の供給を制御する。メモリに用意された様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進む毎に、センスモジュール４８０はこれらの電圧の１つに遷移し、バス４７２を介してセンスモジュール４８０からプロセッサ４９２に出力が提供される。その時点で、プロセッサ４９２は、センスモジュールの遷移イベントと、ステートマシンから入力ライン４９３を介して加えられた制御ゲート電圧についての情報によって、結果としてのメモリ状態を特定する。それから、プロセッサは、メモリ状態に対するバイナリ符号化を計算し、得られたデータビット群をデータラッチ４９４に格納する。コア部の別の実施形態では、ビットラインラッチ４８２は、センスモジュール４８０の出力をラッチするラッチ、及び、上記のようなビットラインラッチの二つの役割を持つ。
【００３５】
当然のことながら、いくつかの実装形態では複数のプロセッサ４９２を有することができる。一実施形態では、各プロセッサ４９２は出力ライン（図５には示されていない）を有し、各出力ラインは共にワイヤードＯＲ（配線論理和）接続される。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続される前段階で反転される。この構成は、ワイヤードＯＲの結果を受け取るステートマシンが、書き込まれる全てのビットがいつ所望のレベルに到達したかを判断できるので、書き込み処理の完了時点を判定する書き込み検証処理における素早い判定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理「０」がワイヤードＯＲラインに送られる（又はデータ「１」が反転される）。全てのビットがデータ「０」を出力すると（又はデータ「１」が反転されると）、ステートマシンは書き込み処理の完了を知る。各プロセッサが８個のセンスモジュールと通信する実施形態では、（いくつかの実施形態において）ステートマシンはワイヤードＯＲラインを８回読み出す必要があってもよいし、あるいは、協働するビットラインの結果を蓄積するための論理をプロセッサ４９２に追加し、ステートマシンがワイヤードＯＲラインを一度だけ読み出せば良いようにしてもよい。
【００３６】
書き込み又は検証処理の間、書き込まれるべきデータはデータバス４２０から複数のデータラッチ４９４内に記憶される。ステートマシン制御下の書き込み動作は、アドレス指定されるメモリセルの制御ゲートに加えられる一連の（値の増加を伴う）書き込み電圧パルスを伴う。各書き込みパルスに続いて検証処理が実行され、メモリセルが所望の状態に書き込まれたかどうかを判定する。プロセッサ４９２は、所望のメモリ状態に対する検証メモリ状態を監視する。その２つが一致したとき、プロセッサ４９２は、書き込み禁止を指定する状態にビットラインを引き上げる（プルする）ようにビットラインラッチ４８２を設定する。これにより、たとえ書き込みパルスがその制御ゲートに影響しても、ビットラインに接続したセルがさらに書き込みされないようにすることができる。他の実施形態では、プロセッサが最初にビットラインラッチ４８２をロードし、センス回路が検証処理中にそれに禁止値を設定する。
【００３７】
データラッチスタック４９４は、センスモジュールに対応するデータラッチのスタックを有する。一実施形態では、センスモジュール４８０毎に３個から５個の（或いはその他の数の）データラッチが存在する。一実施形態では、ラッチは夫々１ビットである。いくつかの実装形態では、（必須ではないが）データラッチはシフトレジスタとして実装され、内部に記憶されたパラレルデータをデータバス４２０用にシリアルデータに変換したり、その逆を行ったりする。好適な一実施形態では、ｍ個のメモリセルのリード／ライトブロックに対応する全てのデータラッチを相互にリンクしてブロックシフトレジスタを構成し、シリアル転送によってデータのブロックを入力または出力できるようにする。特に、リード／ライトモジュールの一群のデータラッチのそれぞれが、データバスへ或いはデータバスからデータを順に転送するようにリード／ライトモジュールのバンクを構成し、一群のデータラッチがあたかもリード／ライトブロック全体のシフトレジスタの一部であるかのようにしてもよい。
【００３８】
読み出し動作やセンスアンプについてのさらなる情報は次の文献に記載されている。（１）米国特許第７，１９６，９３１号、「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」、（２）米国特許第７，０２３，７３６号、「Non-Volatile Memory And Method with Improved Sensing」、（３）米国特許第７，０４６，５６８号、（４）米国特許第７，１９６，９２８号、「Compensating for Coupling During Read Operations of Non-Volatile Memory」、及び、（５）米国特許第７，３２７，６１９号、「Reference Sense Amplifier For Non-Volatile Memory」。これら５個の特許文献の全ては、その全体を参照することにより本明細書に組み込まれる。
【００３９】
成功した（検証を含む）書き込み処理の最後において、メモリセルの閾値電圧は、必要に応じて、書き込まれたメモリセルの１つ又は複数の閾値電圧の区分内、或いは、消去されたメモリセルの閾値電圧の区分内となる。図６Ａは、各メモリセルが４ビットデータを記憶する場合のメモリセルアレイについてのデータ状態に対応した閾値電圧区分の例を示す。なお、他の実施形態では、１メモリセルあたり４ビットよりも多い、或いは少ないデータを採用してもよい。図６Ａは、データ状態０−１５に対応する１６個の閾値電圧区分を示している。一実施形態では、状態０の閾値電圧は負値であり、状態１−１５の閾値電圧は正値である。しかし、１以上の状態１−１５の閾値電圧は負でもよい。
【００４０】
データ状態０−１５の夫々の間は、メモリセルからデータを読み出す際に用いられる読み出し参照電圧である。例えば、図６Ａは、データ状態０と１の間の読み出し参照電圧Ｖｒ１と、データ状態１と２の間の読み出し参照電圧Ｖｒ２を示している。メモリセルの閾値電圧が各読み出し参照電圧よりも高いか低いかを検証することによって、システムは、そのメモリセルがどの状態にあるかを決定することができる。
【００４１】
各データ状態０−１５の下限或いはその付近は、検証参照電圧である。例えば、図６Ｂは、状態１に対するＶｖ１と、状態２に対するＶｖ２を示している。目標の状態へのメモリセルの書き込みの際、システムは、それらのメモリセルが検証参照電圧に等しいかそれより高い閾値電圧を有するか否かをテストする。
【００４２】
図６Ｂは、データ状態０−１５に対応する閾値電圧区分の他の実施形態を示している。この実施形態では、ＥＣＣが、エラーとなっているある程度の割合のセルを扱うことができるので、閾値電圧区分が部分的にオーバーラップすることができる。図示された１６個の状態の等間隔／等幅とは異なり、保持力損失に対する脆弱性の度合いの違いに対応するために、状態は異なる幅／間隔を有していてもよいことにも留意されたい。幾つかの実施形態では、状態０及び／又は状態１５は、他の状態よりも広い。
【００４３】
Ｖｔ軸は、制御ゲートに印加される実際の電圧からオフセットされ得ることに留意されたい。オフセットは、ソースを通じたボディ効果、或いは、負値の閾値電圧を測定可能な正値範囲にシフトさせるためにボディバイアスが用いられることにより生じる。
【００４４】
図７は、メモリセルの消去及び書き込みを行う処理の一実施形態を表すフローチャートである。図７の処理は、上述した１以上の管理回路によって実行される。ステップ７０２では、システムはデータを消去する要求を受信する。一実施形態では、専用消去コマンドが存在しないことがあり得る。そのかわりに、システムは、書き込みへの要求に応答して（書き込み前に）消去することがある。ステップ７０４では、消去されるべきブロックが選択される。ステップ７０６では、メモリセルが消去される。
【００４５】
図７のステップ７０８では、システムは、データを書き込む要求を受信する。ステップ７０６とステップ７０８との間には長時間の経過がおそらく存在するので、点線は、ステップ７０６とステップ７０８の間は破線で示されている。ステップ７１０では、メモリセルが書き込まれる。ステップ７１０において、データメモリセルは、当技術分野で公知の様々な書き込み方法の多くに従って書き込み可能である。近くのデータメモリセルが書き込まれた後に、１つ以上の書き込みパルスをダミーメモリセルに印加する技術が本明細書中に開示される。一部の実施形態では、１つ以上の書き込みパルスをダミーに印加することは、ダミーに、隣接メモリセルが書き込み中に受けるより小さいフローティングゲート結合の効果を補償する。
【００４６】
図８は、メモリセルを消去し、メモリセルが消去されたことを検証する処理８００を表すフローチャートである。一実施形態では、図８の処理８００は、処理７００のステップ７０４に続いて使用される。ステップ８０２では、１つ以上の消去電圧が印加される。一実施例では、ステップ８０２は、十分な期間に亘ってｐウェルを消去電圧（例えば、２０ボルト）まで上昇させることと、ソースライン及びビットラインが浮遊している間に選択されたブロックのワードラインを接地することとを含む。容量結合のため、選択されていないワードライン、ビットライン、選択ライン、及び、共通ソースラインは、同様に消去電圧のかなりの割合まで上昇させられる。このようにして、典型的に、ファウラー・ノルドハイム・トンネル効果によってフローティングゲートの電子が基板側に放出されると、強力な電界が選択されたメモリセルのトンネル酸化物層に印加され、選択されたメモリセルのデータが消去される。電子がフローティングゲートからｐウェル領域に移動するとき、選択されたセルの閾値電圧が低下する。消去は、メモリアレイ全体、個々のブロック、又はセルの別のユニットで実行されてもよい。
【００４７】
ステップ８０４では、複数の消去検証条件がメモリセルに適用される。一実施例では、ステップ８０４はビットラインを接地に放電することを含むが、これはドレイン側選択ゲート（ＳＧＤ）をオンにすることにより実現されることがある。その後、０Ｖより高い電圧（例えば、２．２Ｖ）が共通ソースラインに印加され、ある一定の電圧（例えば、０Ｖ）がワードラインに印加される。ボディ効果が所定のＮＡＮＤストリング内の少なくとも１個のメモリセルをオフにするまで、電荷がこのＮＡＮＤストリングのビットラインに蓄積する。
【００４８】
ステップ８０６では、各ＮＡＮＤストリングは、ＮＡＮＤストリング上のメモリセルが十分に消去されたか否かを判定するために検知される。ステップ８０６は、電荷がビットラインに蓄積するための所定期間を待機した後に実行される。一実施例では、所定のビットライン上の電圧は、対応するＮＡＮＤストリング上のいずれかのメモリセルが目標値を上回るＶｔを有しているか否かを判定するため、基準値と比較される。目標値は、負値でもよい。一部の実施では、メモリセルは、−３Ｖ程度まで消去される。
【００４９】
一実施形態では、ＮＡＮＤストリング上の各メモリセルのＶｔが目標レベルに到達したことが検出された場合、対応するデータラッチの中に記憶されたデータは、論理「１」に変更される。ＮＡＮＤストリングが、適切な目標レベルに到達していないＶｔである少なくとも１個のメモリセルを有していることが検出された場合、対応するデータラッチの中に記憶されたデータは変更されない。
【００５０】
ステップ８０８では、十分なＮＡＮＤストリングが消去検証に合格したか否かに関する判定が行われる。一実施例では、ある一定数のＮＡＮＤストリングが消去検証に合格しないことが許される。例えば、３２個未満のＮＡＮＤストリングが消去検証に合格しないと仮定すると、消去検証全体は合格する。消去が合格すると、制御は図９の処理９００のステップ９０２へ移り、消去区分を狭めるためにソフト書き込みを実行する。
【００５１】
ステップ８０８で、消去検証に合格しないと判定された場合、消去電圧はステップ８１０で増大させられる。消去電圧は、０．２Ｖ、０．５Ｖ、１．０Ｖなどのどのような望ましい量で増大させられてもよい。新しい消去電圧は、ステップ８０２で印加される。
【００５２】
図９は、メモリセルのソフト書き込みを行う処理９００を表すフローチャートである。一実施形態では、メモリセルが十分に消去されたと処理８００のステップ８０８が判定した場合、図９の処理９００が使用される。ステップ９０２では、１つ以上のソフト書き込み電圧がメモリセルに印加される。
【００５３】
一実施形態では、以下のパラメータがステップ９０２の間に使用される。ラベルは図４を参照している（Ｃｐｗｅｌｌは図４に示されない）。Ｃｐｗｅｌｌは、ｐウェルに印加される電圧を指す。本実施形態では、同じソフト書き込み電圧がダミーワードライン（例えば、ＷＬ＿ｄ１及びＷＬ＿ｄ０）とデータワードライン（例えば、ＷＬ０−ＷＬ６３）とに印加される。
【００５４】
【表１】
0005439488.tif 000002
【００５５】
別の実施形態では、他のワードラインとは異なるソフト書き込み電圧がドレイン側ダミーワードライン（ＷＬ＿ｄ１）に印加される。具体的には、より低いソフト書き込み電圧がＷＬ＿ｄ１に印加される。この結果、ダミーワードライン上のメモリセルの、より少ないソフト書き込みがもたらされる。図１４は、データワードライン上のメモリセル及びダミーワードライン上のメモリセルのための閾値電圧区分の実例的なシフトを示す。例えば、図１４を参照すると、区分１４０２は、ソフト書き込みの結果として消去区分（Ｅ）を狭める結果としてもたらされるデータメモリセルのための閾値電圧区分の変化を示す。区分１４０５は、消去区分（Ｅ）内のメモリセルのソフト書き込みから生じるダミーメモリセルのための閾値電圧区分の変化を示す。なお、ダミーメモリセルは、自らの閾値電圧において多量の変化を受けない。
【００５６】
本明細書中の他のどこかで検討されるように、データメモリセルが書き込まれた後に、その書き込みにおいてにダミーの隣接メモリセルが受けたより小さいフローティングゲート結合効果を補償するために、１つ以上の書き込み電圧（例えば、パルス）がダミーメモリセルに印加されることがある。以下、区分１４０５によって示されるようにダミーメモリセルの閾値区分を下げることの何らかの利点を検討する。平均して、ダミーメモリセルが区分１４０５内のある場所から書き込み状態「Ａ」内のある場所まで書き込まれる場合、ダミーメモリセルの閾値電圧は、データメモリセルが狭められた消去区分１４０２から状態Ａまで書き込まれる場合より増大させられる。従って、より多くの電荷量がダミーのフローティングゲートに加えられ、その結果、ダミーの隣接メモリセルに、より大きいフローティングゲート結合効果をもたらす。しかし、ダミーは、依然として状態Ａまで書き込まれるだけでよい。従って、ダミーに印加される書き込み電圧及び／又は書き込み電圧の数の増加があるとしても、過剰なフローティングゲート効果が実現されることは殆どない。その結果、データメモリセル上に付加的な書き込み障害があるとしても、付加的なフローティングゲート結合効果は最低限度で実現されうる。別の代案として、ダミーメモリセルは、状態Ａ未満である閾値電圧まで書き込まれてもよく、それでも同じ量のフローティングゲート結合効果を有する。しかし、この場合、より低い書き込み電圧及び／又はより少ない書き込み電圧を使用できることがある。その結果、同じフローフローティングゲート結合効果をより小さい書き込み障害で実現できることがある。
【００５７】
以下の表は、異なるソフト書き込み電圧を他のワードラインではなくダミーワードラインに印加する一実施例のための実例的なパラメータ値を提供する。本実施例では、ドレイン側選択ライン（ＳＧＤ）に近接するダミーワードラインだけがより低いソフト書き込み電圧を受ける。即ち、ソース選択ゲート（ＳＧＳ）に近接するダミーワードラインは、本実施では、データワードラインと同じソフト書き込み電圧を受ける。なぜならば、一部の実施では、ＷＬ０からＷＬ６３までワードラインを順番に書き込むことによって、ＷＬ０は、ＷＬ６３が受けるフローティングゲート結合効果の差を受けないからである。しかし、要望に応じて、ダミーワードラインＷＬ＿ｄ０は同様により低いソフト書き込み電圧を受けることができる。
【００５８】
【表２】
0005439488.tif 000003
【００５９】
ダミーワードラインに印加されたより低いソフト書き込み電圧は、ダミーメモリセルをデータワードラインより深い消去状態に留める結果をもたらすのに都合のよい電圧であればよい。一例として、ソフト書き込みのためにデータワードラインに１５Ｖが印加される場合、ダミーワードラインは、０Ｖから１０Ｖまでのいずれかの値を有することがある。一部の実施例では、電圧は、既に利用可能である都合の良い値である。例えば、Ｖｐａｓｓを使用することができる。Ｖｐａｓｓは、一実施例では、約５Ｖである。
【００６０】
ステップ９０４では、複数のソフト書き込み検証条件がメモリセルに適用される。一実施例では、ビットラインは、接地へ予備放電され、その後、零より高い電圧（例えば、２．２Ｖ）が共通ソースラインに印加される。これは、ソースからビットラインへ電流を流し、ビットラインをソースライン電圧に向かって充電する。ボディ効果がＮＡＮＤチェインの中のメモリセルのうちの少なくとも１つにおいてオフになるとき、ビットラインの充電は停止する。一部の実施では、検知がＮＡＮＤストリング毎に実行される。即ち、所定のＮＡＮＤストリング上のいずれかのメモリセルがある一定の値を上回る閾値電圧を有するか否かに関する判定が行われる。しかし、検知は、個々のワードライン毎に実行されてもよい。
【００６１】
ステップ９０６では、各ＮＡＮＤストリングは、限界電流を下回る伝導電流を有するＮＡＮＤストリングの数を判定するために検知される。低い伝導電流を有することは、ＮＡＮＤストリングが過剰にソフト書き込みされたことを示唆する。これまでに検討したように、ソフト書き込みは、メモリセルをある一定のレベルを超えるＶｔまで書き込むことなく、最低Ｖｔを用いてメモリセルのＶｔを押し上げることが意図されている。このレベルは消去目標レベルでもよい。しかし、このレベルは、より高い電圧でもよい。よって、ソフト書き込みが停止すべきか否かを検証する１つの技術は、ある一定のレベルを超えるＶｔをもつ少なくとも１つのメモリセルを有するＮＡＮＤストリングの数をテストすることである。他の技術は、ソフト書き込みをいつ停止するべきかを判定するために使用することができる。ステップ９０６は、電荷をビットラインに蓄積させるために所定期間を待機した後に実行される。一実施例では、ビットライン上の電圧は、いずれかのＮＡＮＤストリングが過剰に書き込まれたか否かを判定するため、基準電圧と比較される。
【００６２】
なお、ダミーワードラインがより低いソフト書き込み電圧で書き込まれる実施形態では、ダミーメモリセルは、閾値電圧が実質的に増大されるべきではない。従って、一般に、過剰にソフト書き込みされるメモリセルはデータメモリセルでなければならない。しかし、ダミーメモリセルがＮＡＮＤストリングを過剰にソフト書き込みさせるメモリセルであってもよい。
【００６３】
ステップ９０８では、ステップ９０６の結果に基づいてソフト書き込みを停止させるか否かに関する判定が行われる。例えば、限界電流を下回る伝導電流を有するＮＡＮＤストリングの数に関する判定が行われる。非常に多くのＮＡＮＤストリングが低い伝導電流を有している場合、ソフト書き込みは停止すべきである。ソフト書き込みが停止すべき場合、処理９００は終了する。
【００６４】
ステップ９０８で、さらなるソフト書き込みが望ましいと判定された場合、ソフト書き込み電圧は、ステップ９１０において増大させられる。ソフト書き込み電圧は、０．１Ｖ、０．２Ｖなどのような何らかの望ましい量だけ増大させることが可能である。新しいソフト書き込み電圧は、ステップ９０２において印加される。
【００６５】
ソフト書き込み処理９００は、処理が終了するまで、ブロック内の各ＮＡＮＤストリングに書き込むものとして説明された。しかし、各ＮＡＮＤストリングが処理の間中、継続して書き込みを受けることは不可欠ではない。一実施形態では、所定のＮＡＮＤストリングが十分に書き込まれるときはいつでも、このＮＡＮＤストリングはさらなる書き込みからロックアウトされる。
【００６６】
図１０は、選択されたワードラインに接続されているメモリセルに書き込む処理１０００の一実施形態を表すフローチャートである。一実施形態では、図１０の処理は、１ページのデータを書き込むために使用される。よって、図１０の処理は、処理７００のステップ７１０において書き込まれているブロック内の異なるページに書き込むために複数回に亘って使用することができる。
【００６７】
図１０の処理の一実施例では、メモリセルは、書き込む前に消去される。図８の処理８００は、メモリセルを消去するために使用されることがある。その後、図９の処理９００は、消去区分を狭めるようにメモリセルにソフト書き込みするために使用されることがある。消去は、メモリアレイ全体、個々のブロック、またはセルの別のユニットに実行することができる。メモリセルのブロックが消去された後、本明細書中に記載されているように、様々なメモリセルが書き込まれ、又は、部分的に書き込まれ得る。なお、消去は、ブロックの各ワードラインが書き込まれる前に実行される必要はない。それどころか、ブロックを消去し、その後、ワードラインの書き込みと書き込みとの間で消去することなく、各ワードラインを書き込むことが可能である。
【００６８】
ステップ１００６で、「データロード」コマンドがコントローラ２４４によって発行され、ステートマシン２２２に入力される。ステップ１００８で、ページアドレスを指定するアドレスデータがデコーダ２２４に供給される。ステップ１０１０で、アドレス指定されたページのための１ページの書き込みデータが書き込みのために入力される。例えば、一実施形態では、５２８バイトのデータが入力されうる。このデータは、選択されたビットラインのための適切なレジスタ／ラッチにラッチされる。一部の実施形態では、データは、検証動作のために使用されるべき選択されたビットラインのための第２レジスタの中にさらにラッチされる。ステップ１０１２で、「書き込み」コマンドがコントローラ２４４から受信され、ステートマシン２２２に供給される。
【００６９】
「書き込み」コマンドによってもたらされ、ステップ１０１０においてラッチされたデータは、適切なワードラインに印加された電圧を使用してステートマシン２２２によって制御される選択されたメモリセルに書き込まれる。ステップ１０１４で、書き込み信号「Ｖｐｇｍ」（例えば、一連の電圧パルス）が初期値（例えば、約１２Ｖ又は別の適当なレベル）に初期化され、ステートマシン２２２によって保持されるプログラムカウンタＰＣが０に初期化される。ステップ１０１６で、書き込み信号Ｖｐｇｍのパルスは、選択されたワードラインに印加される。選択されていないワードラインは、「Ｖｐａｓｓ」と称される１つ以上の昇圧電圧を受ける。対応するメモリセルが書き込まれるべきことを示唆する論理「０」が特有のデータラッチに記憶される場合、対応するビットラインは接地される。これに反して、対応するメモリセルがこのメモリセルのデータ状態に留まるべきであることを示唆する論理「１」が特有のラッチに記憶される場合、書き込みを禁止するため、対応するビットラインがＶＤＤに接続される。なお、書き込み信号は、パルスの大きさが各連続パルスと共に増大する複数の電圧パルスを含む。電圧パルスの間には、複数の検証パルスが存在する。
【００７０】
ステップ１０１８で、選択されたメモリセルの状態は、上述のように、適切な目標レベルの組を使用して検証される。選択されたセルの閾値電圧が適切な目標レベルに到達したことが検出された場合、対応するデータラッチの中に記憶されたデータは論理「１」に変更される。閾値電圧が適切な目標レベルに到達していないことが検出された場合、対応するデータラッチの中に記憶されたデータは変更されない。このようにして、対応するデータラッチに記憶されている論理「１」を有するビットラインは、書き込まれる必要がない。すべてのデータラッチが論理「１」を記憶しているとき、ステートマシン２２２は、すべての選択されたセルに書き込まれたことがわかる。ステップ１０２０で、すべてのデータラッチが論理「１」を記憶しているか否かがチェックされる。もしそうであるならば、すべての選択されたメモリセルは書き込まれ、これらのメモリセルの目標状態に対し検証されているので、書き込み処理は、完結し、成功している。この場合、「合格」ステータスがステップ１０２２で通知される。なお、一部の実施例では、ステップ１０２０で、少なくとも所定数のデータラッチが論理「１」を記憶しているか否かがチェックされる。この所定数は、すべてのデータラッチの数未満でもよく、それによって、すべてのメモリセルがこれらのメモリセルの適切な検証レベルに到達する前に書き込み処理が停止することを可能にする。書き込みに成功していないメモリセルは、読み出し処理中に誤り訂正を使用して訂正されることが可能である。
【００７１】
ステップ１０２０で、データラッチのすべてが論理「１」を記憶しているのではないと判定された場合、書き込み処理が継続する。ステップ１０２４で、プログラムカウンタＰＣは、プログラム限界値と対照してチェックされる。プログラム限界値の一実施例は２０であるが、他の値が様々な実施例において使用できる。プログラムカウンタＰＣがプログラム限界値未満でない場合、ステップ１０２８で、書き込みに成功しなかったメモリセルの数が所定数以下であるか否かが判定される。書き込みに成功しなかったメモリセルの数が所定数以下である場合、書き込み処理は合格としてフラグが立てられ、合格というステータスがステップ１０３０で通知される。多くの場合、書き込みに成功しなかったメモリセルは、読み出し処理中に誤り訂正を使用して訂正することができる。しかし、書き込みに成功しなかったメモリセルの数が既定数より多い場合、書き込み処理は失敗としてフラグが立てられ、失敗というステータスがステップ１０３２で通知される。ステップ１０２４において、プログラムカウンタＰＣがプログラム限界値（例えば、２０）未満であると判定された場合、次のＶｐｇｍ電圧パルスの大きさは、ステップサイズ（例えば、０．１〜０．５ボルトステップサイズ）で増大され、プログラムカウンタＰＣはステップ１０２６でインクリメントされる。ステップ１０２６の後に、処理は、一巡してステップ１０１６へ戻され、次のＶｐｇｍ電圧パルスを印加する。
【００７２】
一般に、（図１０のステップ１０１８の間に実行される検証動作のような）検証動作及び読み出し動作の間は、選択されたワードラインは電圧に接続され、この電圧のレベルは、関係しているメモリセルの閾値電圧がこのようなレベルに到達したか否かを判定するために、読み出し及び検証のそれぞれの動作に対し指定される。ワードライン電圧を印加した後、メモリセルの伝導電流は、メモリセルがワードラインに印加された電圧に応答してオンにされたか否かを判定するために測定される。測定された伝導電流がある一定の値より大きい場合、メモリセルがオンになったこと、及び、ワードラインに印加された電圧がメモリセルの閾値電圧より大きいことが想定される。測定された伝導電流がある一定の値より大きくない場合、メモリセルがオンにならなかったこと、及び、ワードラインに印加された電圧がメモリセルの閾値電圧より大きくないことが想定される。
【００７３】
図１１は、不揮発性メモリセルを動作させる一実施形態を示す。ステップ１１０２では、メモリセルは消去される。図８の処理８００がメモリセルを消去するために使用されることがある。その後、図９の処理９００は、消去区分を狭めるようにメモリセルにソフト書き込みを行うために使用されることがある。典型的に、メモリセルの１つ以上のブロックは一度に消去される。
【００７４】
ステップ１１０４では、データワードラインが書き込まれる。一実施例では、データワードラインは、ＷＬ０からＷＬ６３まで順番に書き込まれる。図１１は、ワードラインと関連付けられたメモリセルに書き込む処理１１００の一実施形態を示す。処理１１００は、データワードライン毎に１回以上実行されることがある。例えば、処理１１００は、１ページのデータを書き込むために使用される。所定のワードラインは、１ページ以上を有することがある。よって、処理１１００は、あるページのデータをＷＬ０に書き込むために使用され、その後、別のページのデータがＷＬ１に書き込まれ、ＷＬ６３が書き込まれるまで、以下同様に続く。しかし、書き込みがＷＬ０からＷＬ６３まで順番に進むことは必要とされない。
【００７５】
ステップ１１０６では、ダミーワードラインの疑似書き込みが実行される。例えば、ＷＬ＿ｄ１は疑似書き込みされる。疑似書き込みとは、メモリセルが書き込まれているかのように、１つ以上の書き込み電圧がダミーワードラインに印加されることを意味する。従って、ダミーメモリセルのフローティングゲート上の電荷量は、これらの閾値電圧と共に影響を受ける。さらに、書き込み電圧は、ある一定の閾値電圧を生じることが意図されていることがある。しかし、データはダミーメモリセルの中に記憶されない。本明細書中で、「疑似」書き込み電圧などの用語は、ダミーワードラインのメモリセルを疑似プログラミングするとき、ダミーワードラインに印加される電圧を指す。
【００７６】
一実施形態では、単一の書き込み電圧がダミーワードラインに印加される。しかし、２つ以上の書き込み電圧がダミーワードラインに印加されることが可能である。図１２の処理１２００は、１つ以上の単一書き込み電圧をダミーワードラインに印加する一実施形態を示す。この場合、検証は実行されなくてもよい（即ち、ステップ１１０８は実行されない）。
【００７７】
動作ステップ１１０８では、ダミーワードラインの疑似書き込みが検証される。図１３の処理１３００は、ダミーメモリセルの閾値電圧が目標レベルに到達したことの検証と共に、ダミーワードラインの疑似書き込みの一実施形態を示す。
【００７８】
図１２の処理１２００は、単一書き込み電圧をダミーワードラインに印加する一実施形態を示す。ステップ１２０８で、ダミーワードラインが書き込まれるべきであることを指定するアドレスデータがデコーダ２２４に供給される。
【００７９】
ステップ１２１０で、ダミーワードラインのための「疑似」書き込みデータが書き込みのために入力される。なお、目的は、特有のデータをダミーメモリセルの中に書き込むことではなく、閾値電圧をある目標レベルまで上昇させることである。よって、疑似書き込みデータの目的は、ダミーメモリセルと関連付けられたビットラインが書き込みを禁止されないことを確実にすることである。例えば、一実施例では、対応するダミーメモリセルが「疑似書き込み」されるべきであることを示唆する論理「０」が各データラッチに記憶される。これに反して、一実施例では、論理「１」が所定のデータラッチに記憶されている場合、望ましくないことであるが、対応するダミーメモリセルの書き込みは禁止される。
【００８０】
ステップ１２１２で、書き込みコマンドがコントローラ２４４から受信され、ステートマシン２２２に供給される。書き込みコマンドによってもたらされて、ダミーメモリセルの閾値電圧は、ダミーワードラインに印加された電圧を使用してステートマシン２２２の制御下で増大させられる。
【００８１】
ステップ１２１４で、書き込み信号「Ｖｐｇｍ」（例えば、単一電圧パルス）が初期値（例えば、０乃至１０Ｖの範囲、又は、別の適当なレベル）に初期化される。疑似書き込み電圧は、処理１０００で使用される第１書き込み電圧の大きさと必ずしも同じではない。一実施例では、疑似書き込み電圧は、処理１０００で使用される第１書き込み電圧より著しく大きさが小さい。他の大きさを使用してもよい。
【００８２】
適当な弱い書き込み電圧を判定する理論的根拠は以下の通りである。書き込まれた最終データワードライン（例えば、ＷＬ６３）上のメモリセルは、ダミーワードラインが消去状態に維持される場合に、他のワードライン上のメモリセルと同程度のフローティングゲート結合効果を受けることはない。例えば、ＷＬ６３上のメモリセルは、ＷＬ６２上に３個の隣接セル、ダミーワードライン上に３個の隣接ダミーメモリセル、及びＷＬ６３上に２個の隣接セルを有している。ダミーメモリセルが消去状態に維持される場合、ＷＬ６３上のメモリセルは、ダミーメモリセルのフローティングゲート上の電荷量の変化に起因するフローティングゲート結合効果を受けない。
【００８３】
一実施例では、ワードラインは、ＷＬ０からＷＬ６３まで順番に書き込まれる。本実施では、各連続ワードラインが書き込まれるとき、前のワードライン上のメモリセルは、ある程度の量のフローティングゲート結合効果を受ける。例えば、最初に、ＷＬ０上のメモリセルが書き込まれ、これらのメモリセルの目標レベルにあることが検証される。次に、ＷＬ１上のメモリセルが書き込まれ、それぞれの目標レベルに対して検証される。目標レベルは、記憶されるべきデータに依存する。よって、ＷＬ１上のメモリセルの書き込みは、これらのメモリセルのフローティングゲート上の電荷量を変更する。一実施例では、平均して、ＷＬ０上のメモリセルは、このメモリセルの閾値電圧がＷＬ１の書き込みに起因して約０．２Ｖだけ増大されることが予想される。なお、これは平均値であり、ＷＬ１上のメモリセルのフローティングゲートから追加（又は削除）される実際の電荷量に依存して変化する。
【００８４】
しかし、ここで留意すべきは、ＷＬ６３上のメモリセルに書き込んだ後、書き込むべき別のデータワードラインが存在しないことである。従って、ダミーワードライン上のメモリセルが消去状態に維持される場合、ＷＬ６３上のメモリセルは、上述のＷＬｎ＋１上のメモリセルの書き込みに起因する閾値電圧の見かけ上の増大を受けない。
【００８５】
最終ワードライン上のメモリセルが受けるフローティングゲート結合効果の差を補償するために使用されることがある一技術は、最終ワードライン上のメモリセルの閾値電圧を増大させることである。例えば、ＷＬ６３上のメモリセルを所定の状態まで書き込むとき、このメモリセルの閾値電圧は、この状態まで書き込まれている他のメモリセルより意図的に約０．２Ｖ高く設定されることが可能である。しかし、より高い閾値電圧までメモリセルに書き込むことは、付加的な書き込み電圧を要することがある。よって、ＷＬ６３上のメモリセルに書き込むことは、他のワードライン上のメモリセルより時間を要することがある。さらに、閾値電圧を増大させることは、ＷＬ６３上のメモリセル内の電子の数の増加をもたらすことがある。電子電界の観点から、最終ワードライン上のメモリセルは、（同じ書き込み状態に対して）他のワードライン上のメモリセルより高い電界を有している。なお、所定のメモリセルのフローティングゲートが他のフローティングゲートより多くの電子を有する場合、このフローティングゲートは、データ保持力の悪影響をより多く受ける。即ち、フローティングゲート上の電荷損失の割合は、フローティングゲート上の電荷量に比例することがある。
【００８６】
しかし、最終ワードライン（即ち、ダミーＷＬに対し隣接するＷＬ）上のメモリセルが書き込まれた後にダミーメモリセルの閾値電圧が消去状態から増大される場合、最終ワードライン上のメモリセルは、一部のフローティングゲート結合効果を受ける。即ち、最終メモリセルは、ある量だけ増大した見かけ上の閾値電圧を有することになる。この量は、最終メモリセルがフローティングゲート結合効果に起因して閾値電圧に受ける見かけ上の増加が、他のワードライン上のメモリセルが書き込みに起因して平均して受ける見かけ上の増加とほぼ同じになるように選択することができる。
【００８７】
メモリデバイスのエンジニアリング能力に基づいて、ダミーメモリセルの閾値電圧が所定の書き込み電圧に対しどの程度変化することが予想されるかを判定することができる。実際に、一部のメモリセルは、他のメモリセルより「高速」又は「低速」でもよい。即ち、一部のメモリセルが受ける所定の書き込み電圧に対する閾値電圧の変化は、他のメモリセルより大きくてもよい。
【００８８】
ステップ１２１６で、書き込み信号Ｖｐｇｍの１つ以上のパルスは、ダミーワードラインに印加される。一実施例では、単一のパルスが印加される。別の実施例では、２つ以上のパルスが印加される。２つ以上のパルスが印加されるとき、各パルスの大きさは同じでもよい。代替的に、パルスは、互いに異なる大きさを有することがある。選択されていないワードラインは、「Ｖｐａｓｓ」と称される１つ以上の昇圧電圧を受けることがある。論理「０」が各データラッチに記憶されているので、各ビットラインは接地される。換言すると、論理「１」が所定のラッチに記憶されている場合のように、書き込みを禁止するためにＶＤＤに接続されているビットラインが１つもない。
【００８９】
本実施例では、ダミーメモリセルの閾値電圧が所定のレベルに到達したという検証は実行されない。よって、ダミーワードラインの書き込みは非常に効率的な処理である。
【００９０】
図１３は、ダミーメモリセルの閾値電圧を検証すると共に、ダミーメモリセルに疑似書き込みする処理１３００の一実施形態を示す。ダミーメモリセルは、他の場合にはダミーワードラインの隣にあるワードライン上のメモリセルが受けることになる、より低いフローティングゲート結合効果を補償するために設計された目標レベルまで書き込まれる。処理１３００のための目標閾値電圧は、処理１２００の目標閾値電圧に類似することがある。即ち、この目標は、目標量によって最終ワードライン上のメモリセルの見かけ上の閾値電圧を増大させるために選択される。
【００９１】
一実施形態では、ＷＬ＿ｄ１（ドレイン側選択ラインＳＧＤの隣にあるダミー）が書き込まれる。ソース側選択ゲートライン（ＳＧＳ）の隣にあるダミーワードライン（ＷＬ＿ｄ０）と関連付けられたメモリセルに書き込むことは必要ではないことがある。なぜならば、ＷＬ１上のメモリセルが後で書き込まれるとき、ＷＬ０上のメモリセルは、著しいフローティングゲート結合を受けることがあるからである。しかし、書き込み順序に依存して、疑似書き込み電圧をソース側ダミーワードライン（ＷＬ＿ｄ０）に印加することが有利であることがある。ステップ１２０８−１２１４は、図１２の処理１２００のステップと同じである。ステップ１３６０では、疑似書き込み電圧がダミーワードラインに印加される。疑似書き込み電圧は、目標閾値電圧レベルがオーバーショットされることがないように選択される。
【００９２】
ステップ１３６２では、ダミーメモリセルの閾値電圧が検証される。一実施例では、目標レベルは、データ状態のうちの１つに対応する。例えば、図６Ａを参照すると、目標レベルは、状態０から状態１５までのいずれに対する目標検証レベルでもよい。２つの具体的な検証レベル（Ｖｖ１及びＶｖ２）がデータ状態１及び２のそれぞれに対して示される。なお、一部の実施例では、より多数又は少数のデータ状態が存在する。例えば、一実施例では、４つの状態：消去状態（Ｅ）と、メモリセルが書き込まれる３つの状態（Ａ、Ｂ、Ｃ）とが存在する。しかし、目標レベルは、必ずしもデータ状態のうちの１つに対する検証レベルに対応しない。例えば、望ましいフローティングゲート結合の量を実現するため、ダミーメモリセルは、データ状態のうちの１つに対する検証レベルに非常に接近する閾値電圧まで書き込まれるべきであると判定されることがある。この場合、対応する検証レベルを使用することが可能である。しかし、一部の事例では、ダミーのための目標閾値レベルに接近するデータ状態検証レベルは存在することがなく、この場合、別個のダミー閾値電圧検証レベルを確立することができる。
【００９３】
ステップ１３６２で、所定のダミーセルの閾値電圧が適切な目標レベルに到達したことが検出された場合、対応するデータラッチの中に記憶されたデータは、論理「１」に変更される。閾値電圧が適切な目標レベルに到達していないことが検出された場合、対応するデータラッチの中に記憶されたデータは変更されない。このようにして、対応するデータラッチの中に記憶された論理「１」を有するビットラインは、書き込まれる必要がない。データラッチのすべてが論理「１」を記憶するとき、ステートマシン２２２は、すべてのダミーセルが疑似書き込みされたことを識別する。
【００９４】
ステップ１３６４で、データラッチのすべてが論理「１」を記憶するか否かがチェックされる。もしそうであるならば、すべての選択されたダミーメモリセルが書き込まれ、所望の閾値電圧と検証されて隣接ワードライン（例えば、ＷＬ６３）上のメモリセルに望ましい量のフローティングゲート結合効果を引き起こすので、疑似ダミー書き込み処理は完了する。その場合、「合格」ステータスがステップ１３６６で通知される。なお、一部の実施例では、ステップ１３６４で、少なくとも所定数のデータラッチが論理「１」を記憶しているか否かがチェックされる。この所定数は、すべてのデータラッチの数未満でもよく、それによって、すべてのダミーメモリセルが適切な検証レベルに到達する前に、書き込み処理が停止することを可能にする。これは、処理が一部の事例でより素早く完了することを可能にする。
【００９５】
ステップ１３６４で、データラッチのすべてが論理「１」を記憶しているのではないと判定された場合、疑似書き込み処理が継続する。ステップ１３６８で、プログラムカウンタＰＣは、プログラム限界値と対照してチェックされる。プログラム限界値の一実施例は２０であるが、他の値が様々な実施において使用できる。ステップ１３６８で、プログラムカウンタＰＣがプログラム限界値（例えば、２０）より大きいと判定された場合、処理は終了する。ダミーメモリセルは、データを記憶するためには使用されないので、データがダミーワードラインから読み誤られる可能性はない。しかし、隣接ワードライン上のメモリセルへのフローティングゲート結合効果の量は、要求されるほどには大きくないことがある。
【００９６】
しかし、ステップ１３６８で、プログラムカウンタＰＣは、プログラム限界値（例えば、２０）未満であると判定された場合、次のＶｐｇｍ電圧の大きさはステップサイズ（例えば、ステップサイズ０．２〜０．４Ｖ）によって増大され、プログラムカウンタＰＣは、ステップ１３７２でインクリメントされる。ステップ１３７２の後、処理は、一巡してステップ１３６０へ戻り、次のＶｐｇｍ電圧パルスを印加する。
【００９７】
読み出し又は検証動作中にメモリセルの伝導電流を測定する多数の方法がある。一実施例では、メモリセルの伝導電流は、メモリセルがセンスアンプ内の専用コンデンサを放電又は充電するレートで測定される。別の実施例では、選択されたメモリセルの伝導電流は、このメモリセルを含むＮＡＮＤストリングが、対応するビットラインを放電させることを可能にする（又は可能にしない）。ビットライン上の電圧は、この電圧が放電されたか否かを調べるためにある期間後に測定される。
【００９８】
以上の実施例は、ＮＡＮＤ型フラッシュメモリに関連して記載されている。しかし、本発明の原理は、現存する不揮発性メモリ、及び、開発中の新しいテクノロジを使用することが考慮される不揮発性メモリを含む他のタイプの不揮発性メモリに適用できる。例えば、一実施例では、メモリセルは、ＭＯＮＯＳ（Metal−oxide−nitride−oxide−silicon）である。ＭＯＮＯＳデバイスの場合、フローティングゲート結合効果は、ＮＡＮＤデバイスの場合より遙かに小さい問題であるかもしれない。しかし、ＭＯＮＯＳデバイスは、チャネル対隣接電荷トラップ層（ＣＴＬ）結合効果から悪影響を受けることがある。ＭＯＮＯＳにおけるこのチャネル対隣接ＣＴＬ問題は、ＮＡＮＤにおけるチャネル対フローティングゲート結合問題に類似することがある。例えば、メモリセルｎのＣＴＬの後にメモリセルｎ＋１のＣＴＬが書き込まれる場合、メモリセルｎの閾値電圧は増大されることがある。本発明の実施形態は、このチャネル対隣接ＣＴＬ問題を軽減又は除去する。
【００９９】
上記本発明の詳細な説明は、説明のための例示にすぎない。上記本発明の詳細な説明は、詳細に開示した範囲に限定するものではない。本明細書が開示する技術は、様々に変形、変更し得る。上記説明した実施形態は、本発明の原理とその具体的な適用例をよく説明するために選ばれたものであり、当業者は、具体的な事例に則して本発明を様々に変更し得る。本発明の技術的範囲は、添付された特許請求の範囲によって定まるものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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