(57)【特許請求の範囲】
【請求項１】
データを不揮発に記憶するメモリセルを含むメモリセルアレイと、
第１方向に延びて前記メモリセルに電気的に接続されたビット線と、
前記ビット線に接続され前記メモリセルから読み出される信号を検知増幅するセンスアンプ回路と、
前記センスアンプと第１のバスを介して接続された第１のデータラッチと、
第２のバスに接続された複数の第２のデータラッチと、
入出力バッファと
を備え、
１つの前記センスアンプ回路及び１つの前記第１のデータラッチを含む複数の回路群が前記第１方向に沿って繰り返し配置され、
前記複数の回路群は、前記複数の第２のデータラッチと同数であり、
前記第２のバスは、前記複数の回路群と前記複数の第２のデータラッチに電気的に接続され、
前記第２のデータラッチは、複数個の前記回路群と前記入出力バッファとの間に電気的に接続される
ことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルアレイは、複数のカラムを有し、
前記回路群は、前記複数のカラムの１つ毎に、その１つのカラムに含まれるビット線の数ｊだけ繰り返し配置され、
前記第２のデータラッチは、１つのカラム当たりｊ個配置される
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１のデータラッチは、
第１のインバータと、この第１のインバータと交差接続される第２のインバータとを含むラッチ回路と、
前記第１のバスと前記第１のインバータの入力端子との間に接続される第１の転送トランジスタと、
前記第１のバスと前記第２のインバータの入力端子との間に接続される第２の転送トランジスタと
を備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記センスアンプ回路は、センスノードの状態に基づき導通状態又は非導通状態となり前記第１のバスの電位を切り替える第１のトランジスタと、
前記第１のバスにゲートを接続され導通状態と非導通状態との間で切り替えられる第２のトランジスタと
を備えることを特徴とする請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリのセルアレイは、複数のメモリセルを直列接続したＮＡＮＤセルユニットを配列して構成される。各ＮＡＮＤセルユニットの両端はそれぞれ選択ゲートトランジスタを介してビット線とソース線に接続される。
【０００３】
ＮＡＮＤセルユニット内のメモリセルの制御ゲートはそれぞれ異なるワード線に接続される。ＮＡＮＤ型フラッシュメモリは、複数のメモリセルがソース、ドレインを共有して直列接続され、また選択ゲートトランジスタやそれらのビット線コンタクトやソース線コンタクトを複数のメモリセルで共有するため、単位メモリセルのサイズを小さくすることができ、また、ワード線やメモリセルの素子領域の形状が単純なストライプ状に近いため微細化に向いており、大容量のフラッシュメモリが実現されている。
【０００４】
メモリセルの微細化の進展に伴い、１つのメモリセルアレイに含まれるメモリセルアレイの数も増大しており、これに比例して、例えば、センスアンプ部の回路面積も増大している。周辺回路の回路面積の増大はセンスアンプ部におけるバス配線の配線長が増大することに繋がる。配線長の大きいバス配線に繰り返し電流を流すことは、消費電力の増大を招く。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２６６３４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態は、消費電流を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本実施形態の半導体記憶装置は、データを不揮発に記憶するメモリセルを配列してなるメモリセルアレイを備える。ビット線は、第１方向に延びるようにメモリセルアレイに配列されメモリセルに信号を供給し又はメモリセルからの信号を読み出す。センスアンプ回路は、ビット線に接続されメモリセルから読み出される信号を検知増幅する。第１のデータラッチは、センスアンプと第１のバスを介して接続される。第２のデータラッチは、第２のバスに接続される。入出力バッファは、データを外部に入出力するために設けられている。１つのセンスアンプ回路及び１つの第１のデータラッチをそれぞれ含む複数の回路群が第１方向に沿って繰り返し設けられる。また、第２のデータラッチは、複数個の回路群とデータを外部に対して入出力する周辺回路部との間に設けられている。
【図面の簡単な説明】
【０００８】
【図１】本実施の形態に係る半導体記憶装置の全体構成を示すブロック図である。
【図２】図１のメモリセルアレイ１の構成を示す等価回路図である。
【図３】本実施の形態の比較例を示す。
【図４】本実施の形態の比較例を示す。
【図５】本実施の形態の効果を示す。
【図６】図１のデータラッチ回路ＤＬ１、ＤＬ２の構成例を示す等価回路図である。
【図７】図６のデータラッチ回路ＤＬ１、ＤＬ２の動作を示すタイミングチャートである。
【図８】図１のセンスアンプ回路ＳＡの構成例を示す等価回路図である。
【発明を実施するための形態】
【０００９】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１０】
図１は、本実施の形態によるＮＡＮＤ型フラッシュメモリ２１の概略構成を示している。図１に示すように、このＮＡＮＤ型フラッシュメモリ２１は、メモリセルアレイ１と、センスアンプ回路ＳＡと、データラッチ回路ＤＬ１〜ＤＬ３と、ロウデコーダ３と、コントローラ４と、入出力バッファ５と、ＲＯＭフューズ６と、電圧発生回路７から構成されている。コントローラ４は、メモリセルアレイ１に対する制御部を構成するものである。
【００１１】
メモリセルアレイ１は、ＮＡＮＤセルユニットＭＵ１０がマトリクス配列されて構成されている。一つのＮＡＮＤセルユニット１０は、複数個直列に接続されたメモリセルＭＣと、その両端に接続される選択ゲートトランジスタＳ１、Ｓ２により構成されている。
【００１２】
図示は省略するが、１つのメモリセルＭＣは、周知の通り、ドレインとソースとの間に形成されたゲート絶縁膜（トンネル絶縁膜）上に電荷蓄積層としてのフローティングゲート電極を有し、そのフローティングゲート電極上に、ゲート間絶縁膜を介してコントロールゲート電極を形成したものとすることができる。コントロールゲートは、ワード線の１つに接続される。
【００１３】
選択ゲートトランジスタＳ１のソースは共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬに接続されている。
ＮＡＮＤセルユニット１０内のメモリセルＭＣの制御ゲートはそれぞれ異なるワード線ＷＬ（ＷＬ０、ＷＬ１、…、ＷＬ３１）に接続されている。選択ゲートトランジスタＳ１、Ｓ２のゲートはワード線ＷＬと並行する選択ゲート線ＳＧ１、ＳＧ２にそれぞれ接続されている。１ワード線を共有する複数のメモリセルの集合は、１ページ或いは２ページを構成する。ワード線ＷＬと選択ゲート線ＳＧ１、ＳＧ２を共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。
【００１４】
図１に示すように、メモリセルアレイ１には、ビット線ＢＬ方向に複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｎ）が構成される。これらの複数ブロックを含むメモリセルアレイ１は、シリコン基板の一つのセルウェル(ＣＰＷＥＬＬ)内に形成されている。
【００１５】
メモリセルアレイ１のビット線ＢＬには、読み出しデータをセンスし書き込みデータを保持するための複数のセンスアンプ回路ＳＡが接続されている。ロウデコーダ（ワード線ドライバを含む）３は、ワード線ＷＬ及び選択ゲート線ＳＧ１、ＳＧ２を選択して駆動する。
【００１６】
データ入出力バッファ５は、データラッチ回路ＬＡ２〜ＬＡ３と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。コントローラ４は、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、メモリ動作の全般の制御を行う。
【００１７】
具体的に、コントローラ４は、コマンドインタフェースやアドレス保持、転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路ＳＡに転送され、アドレスデータはロウデコーダ３やセンスアンプ回路ＳＡに転送される。
またコントローラ４は、外部制御信号に基づいて、読み出し、書き込み・消去のシーケンス制御、印加電圧の制御等を行う。
【００１８】
電圧発生回路７は、複数個の昇圧回路１１と、パルス発生回路１２とを備えている。昇圧回路１１は、それぞれ周知のチャージポンプ回路から構成され得る。電圧発生回路７は、コントローラ４からの制御信号に基づいて、駆動される昇圧回路１１の数を切替え、さらにパルス発生回路１２を制御して、所望のパルス電圧を発生させる。
【００１９】
メモリセルアレイ１中では、ｊ本のビット線ＢＬ（例えばｊ＝１６）に沿ったメモリセルＭＣが１つのカラムを構成する。そして、１つのカラムには、そのビット線ＢＬの本数ｊに応じた数のセンスアンプ回路ＳＡが設けられている。１カラムの複数のビット線ＢＬ１〜ｊが同時に読み出しの対象とされる読み出し方式（ＡＢＬ（All Bit Line）方式）が採用される場合には、ビット線ＢＬの数ｊに合わせてｊ個のセンスアンプ回路ＳＡが設けられる。以下では、ＡＢＬ方式が採用されている場合を例にして説明する。なお、センスアンプ回路ＳＡは、演算回路を内蔵している。詳しくは後述する。
【００２０】
本発明がＡＢＬ方式に限定されるものではないことは言うまでもない。例えば、奇数ビット線と偶数ビット線を交互に読み出す奇数／偶数方式（Even/Odd method）が採用される場合には、センスアンプ回路ＳＡの数は、ビット線ＢＬの数ｊの半分でもよく、この場合にも同様の方式が採用可能である。
【００２１】
ＡＢＬ方式が採用される場合、データラッチ回路ＤＬ１、及びＤＬ２に関しても、この１カラム毎のビット線ＢＬの数ｊに応じ、ｊ個のデータラッチ回路ＤＬ１、ｊ個のデータラッチ回路ＤＬ２が、１カラム毎に設けられる。
【００２２】
この実施の形態では、１つのセンスアンプ回路ＳＡ、１つのデータラッチ回路ＤＬ１、及び１つのデータラッチ回路ＤＬ２からなる回路群Ｇｉ（ｉ＝１〜ｊ）が、ビット線ＢＬの長手方向（カラム方向）に沿って繰り返し形成される。１つの回路群Ｇｉは、１本のビット線ＢＬｉ毎に設けられている。２つのデータラッチ回路ＤＬ１、ＤＬ２が１本のビットＢＬのために設けられているのは、１つのメモリセルＭＣに対し２ビットのデータが格納可能とするため（２ビット／セル）である。センスアンプ回路ＳＡは、ローカルバスＬＢを介して、センスアンプ回路ＳＡの一部としてのセンスラッチ回路ＳＬ、データラッチ回路ＤＬ１及びＤＬ２に接続されている。なお、１つのメモリセルＭＣに１ビットのデータを記憶するのであれば、データラッチ回路ＤＬ２は省略しても構わない。また、１つのメモリセルＭＣに３ビットのデータを記憶するのであれば、データラッチ回路ＤＬ１、ＤＬ２に加えてさらにデータラッチ回路を有していても良い。
また、ローカルバスＬＢにはｐ型の充電トランジスタＰＴの一端が接続されている。充電トランジスタＰＴの他端は高電位ＶＤＤＳＡに接続されている。この充電トランジスタＰＴをオンさせることにより、ローカルバスＬＢを充電することができる。
【００２３】
また、データラッチ回路ＤＬ３は、いわゆるデータキャッシュとして用いられるデータラッチ回路であり、入出力バッファ５から供給されるデータを一時保持する機能を有している。ＡＢＬ方式を実行する場合、データラッチ回路ＤＬ３は、１カラム中のビット線ＢＬの数ｊに合わせて例えばｊ個設けられる。データラッチ回路ＤＬ３は、前述の回路群Ｇｉよりもメモリセルアレイ１からみて遠い位置に形成される。すなわち、回路群Ｇｉは、メモリセルアレイ１とデータラッチ回路ＤＬ３とに挟まれる位置に形成される。
【００２４】
１つの回路群Ｇｉ中のセンスアンプ回路ＳＡ、データラッチ回路ＤＬ１、及びデータラッチ回路ＤＬ２は、ローカルバスＬＢにより互いに接続され、このローカルバスＬＢを介してデータのやり取りを行う。
一方、複数の回路群Ｇｉと、データラッチ回路ＤＬ３は、ローカルバスＬＢとは別のグローバルバスＧＢによって接続され、このグローバルバスＧＢを介して回路群Ｇｉとデータラッチ回路ＣＬ３はデータのやり取りを行う。
【００２５】
次に、本実施形態の効果を、図３、図４に示す比較例と比較しながら説明する。
【００２６】
まず、図３に、第１の比較例を示す。この比較例では、メモリセルアレイ１のカラム方向の両側に、センスアンプ回路ＳＡ、演算回路、データラッチ回路ＤＬ１、データラッチ回路ＤＬ２、及びデータラッチ回路ＤＬ３を有している。
【００２７】
この実施の形態では、例えば１カラム分に含まれるｊ個のビット線ＢＬに対応して、メモリセルアレイ１の片側においてｊ／２個のセンスアンプ回路ＳＡを繰り返し形成した後、これに隣接して演算回路、ｊ／２個のデータラッチ回路ＤＬ１、ｊ／２個のデータラッチ回路ＤＬ２、及びｊ／２個のデータラッチ回路ＤＬ３を設ける。そして、これらの回路は、互いにデータバスＤＢにより接続され、データのやり取りを行い、演算回路において書き込み及び読み出しに必要な各種演算を行う。データ書き込み、読み出しなどのためのデータの伝送はデータバスＤＢにより行われる。
【００２８】
１カラムに含まれるビット線ＢＬの数ｊ＝１６の場合、メモリセルアレイ１の片側には、８個のセンスアンプ回路ＳＡ、演算回路、及びそれぞれ８個のデータラッチ回路ＤＬ１、ＤＬ２、ＤＬ３が形成される。
この第１の比較例において、例えば１本のデータバスＤＢの容量がＣであるとした場合、データバスＤＢでの消費電流は、８×Ｃ×２＝１６Ｃに比例して増加する。
【００２９】
図４に第２の比較例を示す。この第２の比較例では、メモリセルアレイ１のカラム方向の片側にのみ、例えばｊ＝１６個のセンスアンプ回路ＳＡ、演算回路、１６個のデータラッチ回路ＤＬ１、１６個のデータラッチ回路ＤＬ２、及び１６個のデータラッチ回路ＤＬ３が形成されている。
【００３０】
この実施の形態では、例えば１カラム分例えばｊ＝１６個のセンスアンプ回路ＳＡを繰り返し形成した後、これに隣接して１６個のデータラッチ回路ＤＬ１、１６個のデータラッチ回路ＤＬ２、及び１６個のデータラッチ回路ＤＬ３を設ける。そして、これらの回路は、互いにデータバスＤＢによりデータのやり取りを行い、演算回路において必要な演算を実行させる。
【００３１】
この第２の比較例の場合、メモリセルアレイ１の片側にのみセンスアンプ回路ＳＡ、及びデータラッチ回路ＤＬ１〜３が配置されるため、周辺回路の回路構成は簡略化される。
しかし、この第２の比較例において、１本のデータバスＤＢの容量は、第１の比較例の１本のデータバスＤＢの容量の２倍（２Ｃ）となる。従って、データバスＤＢでの消費電流は、１６×２Ｃ＝３２Ｃに比例して増加する。すなわち、データバスＤＢでの消費電流は、単純計算で第１の比較例の２倍になる。
【００３２】
一方、本実施の形態の場合には、図５に示すように、センスアンプ回路ＳＡ自体に演算回路が内蔵され、データ書き込み、データ読み出しのための演算は、ローカルバスＬＢを介して接続されるセンスアンプ回路ＳＡ、及びデータラッチ回路ＤＬ１、ＤＬ２（回路群Ｇｉ）の中で完結する。グローバスバスＧＢが使用されるのは、最初に書き込みデータをデータラッチ回路ＤＬ３から回路群Ｇｉに転送する時、および演算の終了した読み出しデータを回路群Ｇｉからデータラッチ回路ＤＬ３に転送する時などごく限られた場合のみとなる。
１本のローカルバスＬＢの容量は、第１の比較例のデータバスＤＢの容量をＣとした場合、約１／８Ｃとなる。従って、ローカルバスＬＢのみにおける消費電流は、１／８Ｃ×１６＝２Ｃとなる。従って、消費電流は第１の比較例と比べても単純計算で約１／８にすることができる。
【００３３】
図６は、本実施の形態のデータラッチ回路ＤＬ１、ＤＬ２の構成例を示す。このデータラッチ回路ＤＬ１、ＤＬ２は、交差接続されてラッチ回路を構成するインバータＩＮＶ１及びＩＮＶ２、並びに転送ゲートトランジスタＱＮ１及びＱＮ４を備えている。インバータＩＮＶ１は、ＰＭＯＳトランジスタＱＰ１、ＱＰ２及びＮＭＯＳトランジスタＱＮ２を直列接続して構成されている。また、インバータＩＮＶ２は、ＰＭＯＳトランジスタＱＰ３、ＱＰ４及びＮＭＯＳトランジスタＱＮ３を直列接続して構成されている。
【００３４】
ＰＭＯＳトランジスタＱＰ２のゲート及びＮＭＯＳトランジスタＱＮ２のゲートは共通接続されてインバータＩＮＶ１の入力端子を構成する。また、共通接続されたＰＭＯＳトランジスタＱＰ２のドレイン及びＮＭＯＳトランジスタＱＮ２のドレインがインバータＩＮＶ１の出力端子を構成する。また、ＰＭＯＳトランジスタＱＰ４のゲート及びＮＭＯＳトランジスタＱＮ３のゲートは共通接続されてインバータＩＮＶ２の入力端子を構成する。また、共通接続されたＰＭＯＳトランジスタＱＰ４のドレイン及びＮＭＯＳトランジスタＱＮ３のドレインがインバータＩＮＶ２の出力端子を構成する。ＰＭＯＳトランジスタＱＰ１、ＱＰ３はそれぞれインバータＩＮＶ１、ＩＮＶ２を活性化させるためのスイッチであり、それぞれ信号ＬＡＴ＿Ｂｎ、ＬＡＴ＿Ａｎを与えられて導通状態に切り替わる。
【００３５】
ローカルバスＬＢとインバータＩＮＶ１の入力端子（インバータＩＮＶ２の出力端子）との間には、転送ゲートトランジスタＱＮ１が接続されている。転送ゲートトランジスタＱＮ１のゲートには、信号ＴＲＳ＿Ａが供給されている。また、ローカルバスＬＢとインバータＩＮＶ１の出力端子（インバータＩＮＶ２の入力端子）との間には、転送ゲートトランジスタＱＮ４が接続されている。転送ゲートトランジスタＱＮ４のゲートには、信号ＴＲＳ＿Ｂが供給されている。
【００３６】
この図６のデータラッチ回路ＤＬ１、ＤＬ２は、８個のトランジスタのみで構成されている。転送トランジスタＱＮ１、ＱＮ２はＮＭＯＳトランジスタである。このため、電源電圧ＶＤＤは転送ゲートトランジスタＱＮ１を介してインバータＩＮＶ１の入力端子（ノードＤＡＴＡ）に転送することはできない。その代わりに、ローカルバスＬＢから、転送ゲートトランジスタＱＮ４を介してインバータＩＮＶ２の入力端子（ノードＤＡＴＡｎ）に接地電圧Ｖｓｓを供給することにより、ノードＤＡＴＡに電源電圧ＶＤＤを供給することができる。
【００３７】
次に、ローカルバスＬＢからノードＤＡＴＡにデータ“Ｈ”を入力する場合の動作を、図７のタイミングチャートを参照して説明する。
【００３８】
まず、初期状態が不定であるローカルバスＬＢを０Ｖに放電させる。十分に放電できたころに、信号ＬＡＴ＿Ｂｎを”Ｈ”（電源電圧ＶＤＤ）に立ち上げてＰＭＯＳトランジスタＱＰ１を非導通状態にする。その後制御信号ＴＲＳ＿Ｂを”Ｈ”に立ち上げてＮＭＯＳトランジスタＱＮ４を導通状態に切り換え、これによりノードＤＡＴＡｎをローカルバスＬＢに接続し、ノードＤＡＴＡｎを０Ｖまで放電させる。これにより、ノードＤＡＴＡが、インバータＩＮＶ２を介して”Ｈ”レベルまで充電される。
【００３９】
次に、制御信号ＬＡＴ＿Ｂｎ、ＴＲＳ＿Ｂを順に”Ｌ”（０Ｖ）に立ち下げる。その後、ローカルバスＬＢの電源電圧ＶＤＤへの充電が開始される。その後、データラッチ回路ＤＬ１又はＤＬ２に与えるべきデータに従い、ローカルバスＬＢにデータ“１”またはデータ“０”が出力される。
【００４０】
この状態で、時刻ｔ２において制御信号ＬＡＴ＿Ａｎ、ＴＲＳ＿Ａを順に”Ｈ”に立ち上げ、これによりノードＤＡＴＡにＮＭＯＳトランジスタＱＮ１を介してローカルバスＬＢの電圧（ＶＤＤまたは０Ｖ）を印加させる。ノードＤＡＴＡｎにも、ノードＤＡＴＡを反転させた状態が与えられる。
また、図６に示すデータラッチ回路ＤＬ１、ＤＬ２はインバータとしても用いることができる（ＮＯＴ演算ができる）。例えば、ノードＤＡＴＡが“Ｈ”レベルの場合は、ノードＤＡＴＡｎは“Ｌ”レベルになる。すなわち、ローカルバスＬＢから、トランジスタＱＮ１を介してノードＤＡＴＡにデータ“０”を入力した後、ノードＤＡＴＡｎに保持したデータ“１”を、トランジスタＱＮ４を介してローカルバスＬＢに出力する。その結果、データラッチ回路ＤＬ１、ＤＬ２をインバータ回路として用いることが出来、回路面積を縮小化することができる。
【００４１】
図８は、センスアンプ回路ＳＡの構成例を示す。このセンスアンプ回路ＳＡは、センス用キャパシタＣｓ、ＮＭＯＳトランジスタＱＮ５〜ＱＮ１０を備えている。トランジスタＱＮ９及びＱＮ１０は演算回路１３を構成する。
【００４２】
図８において、センスノードＳＥＮは、図示しないクランプトランジスタを介してビット線ＢＬに接続されている。このセンスノードＳＥＮとローカルバスＬＢとの間を接続するよう、ＮＭＯＳトランジスタＱＮ５が接続されている。ＮＭＯＳトランジスタＱＮ５は、信号ＢＬＱにより導通制御され、演算の際に使用される。センスノードＳＥＮの状態によってローカルバスＬＢの電位を引き抜いたり、ローカルバスＬＢの状態によってセンスノードＳＥＮの電位を引き抜いたりという様に動作する。
【００４３】
ＮＭＯＳトランジスタＱＮ６とＱＮ８とは、ローカルバスＬＢと接地端子との間に直列接続されている。ＮＭＯＳトランジスタＱＮ６は、ストローブ信号ＳＴＢに従って導通制御される。センス動作を行う場合、ストローブ信号ＳＴＢは”Ｈ”レベルとされ、これによりＮＭＯＳトランジスタＱＮ６は導通状態となる。この状態において、センスノードＳＥＮの電位が低下するか否かにより、メモリセルＭＣの保持データが判定される。メモリセルＭＣが導通しないためにセンスノードＳＥＮの電位がプリチャージ後の電圧のまま維持されると、ＮＭＯＳトランジスタＱＮ８は導通状態となり、これによりローカルバスＬＢの電位は低下する。逆に、メモリセルＭＣが導通してセンスノードＳＥＮの電位が低下すると、ＮＭＯＳトランジスタＱＮ８は非導通状態となり、これによりローカルバスＬＢの電位は高いままとなる。
【００４４】
ローカルバスＬＢの電位の高低により、ＮＭＯＳトランジスタＱＮ１０が導通するか否かが決まる。ＮＭＯＳトランジスタＱＮ９は、信号ＬＳＬにより導通制御される。ＮＭＯＳトランジスタＱＮ９が導通状態とされると、ローカルバスＬＢの保持データが適宜センスノードＳＥＮに転送される。このように、演算回路１３は、例えば２ビット／セルの記憶方式を実行する場合における演算回路として機能する。
【００４５】
次に、このセンスアンプ回路ＳＡを使ってローカルバスＬＢに接続されているデータラッチ回路ＤＬ１のデータ（Ｄ１）とデータラッチ回路ＤＬ２のデータ（Ｄ２）の演算を行なう方法について説明する。
まず、データ（Ｄ１）とデータ（Ｄ２）のＯＲ演算に関して説明する。
【００４６】
始めにローカルバスＬＢに接続されている充電トランジスタＰＴのゲートをオンさせてローカルバスＬＢを充電すると同時に信号ＢＬＱを“Ｈ”レベルにしてセンスノードＳＥＮを“Ｈ”レベルにプリチャージしておく。
次にデータ（Ｄ１）をローカルバスＬＢ上に出力した後、信号ＬＳＬを“Ｈ”レベルにする。この時、ローカルバスＬＢが“Ｈ”であればセンスノードＳＥＮの電位を引き抜くので、センスノードＳＥＮは“Ｌ”レベルとなり、ローカルバスＬＢが“Ｌ”レベルであれば信号ＬＳＬを“Ｈ”レベルにしてもセンスノードＳＥＮの電位が引き抜かれる事は無いためセンスノードＳＥＮは“Ｈ”レベルのままとなる。その結果、データ（Ｄ１）の反転データデータ（／Ｄ１）がセンスノードＳＥＮに記憶されることになる。
次に、信号ＢＬＱを“Ｌ”レベルにした後、ローカルバスＬＢを充電トランジスタＰＴにより再度充電した後でデータ（Ｄ２）をローカルバスＬＢに出力する。その後、信号ＬＳＬを“Ｈ”レベルにする。この時、ローカルバスＬＢが“Ｈ”レベルであればセンスノードＳＥＮの電位を引き抜き“Ｌ”レベルになる。一方、ローカルバスＬＢが“Ｌ”レベルであればセンスノードＳＥＮの電位は引き抜かれず“Ｈ”レベルの状態が保持される。なお、センスノードＳＥＮが“Ｌ”レベルの場合は、ローカルバスＬＢのレベルにかかわらずそのまま“Ｌ”レベルが保持される。すなわちデータ（Ｄ１）かデータ（Ｄ２）のどちらかが“Ｈ”レベルであればセンスノードＳＥＮは“Ｌ”レベルとなる。すなわち、ローカルバスＬＢにはデータ（Ｄ１）とデータ（Ｄ２）のＮＯＲ演算の結果が出力される事になる。
【００４７】
次に、信号ＬＳＬを“Ｌ”レベルにした後、信号ＳＴＢを“Ｈ”レベルにすることよって、センスノードＳＥＮのデータがローカルバスＬＢに出力される事になる。ここで、センスノードＳＥＮが“Ｈ”レベルの時にローカルバスＬＢの電位を引き抜き、“Ｌ”レベルの時には状態を保持するのでセンスノードＳＥＮとローカルバスＬＢに出てくるデータ論理は反転している。すなわち、ローカルバスＬＢに出力される結果はデータ（Ｄ１）とデータ（Ｄ２）のＯＲ演算結果となっている。この結果をデータラッチ回路ＤＬ１、または、データラッチ回路ＤＬ２のいずれかに取り込む事によって所望の結果を得ることが出来る。
【００４８】
次にデータ（Ｄ１）とデータ（Ｄ２）のＡＮＤ演算を行なう方法について説明する。
ＡＮＤ演算は、ド・モルガンの定理［Ａ・Ｂ＝Ｎｏｔ（ＮｏｔＡ＋ＮｏｔＢ）］によってＯＲ演算で表現する事が出来る。
すなわち、トランジスタＱＮ４をオンすることにより、データ（Ｄ１）の反転をローカルバスＬＢに出力し、信号ＬＳＬを“Ｈ”レベルにする。同様に、トランジスタＱＮ４をオンすることにより、データ（Ｄ２）の反転データをローカルバスＬＢに出力して信号ＬＳＬを“Ｈ”レベルにする。
この時、データ（Ｄ１）とデータ（Ｄ２）どちらかのデータが“Ｌ”レベルであればローカルバスＬＢの状態は反転データの“Ｈ”レベルとなるので、センスノードＳＥＮの電位が引き抜かれて“Ｌ”レベルとなる。
この結果はデータ（Ｄ１）とデータ（Ｄ２）のＮＡＮＤ演算結果と見る事ができるの。その後、ストローブ信号ＳＴＢを“Ｈ”レベルにする事によってローカルバスＬＢ上にはデータ（Ｄ１）とデータ（Ｄ２）のＡＮＤ演算結果が出力される。この結果をデータラッチ回路ＤＬ１、または、データラッチ回路ＤＬ２のいずれかに取り込む事によって所望の結果を得ることが出来る。
【００４９】
以上の様に、図６の様な反転機能付きデータラッチと図８の様なセンスアンプ回路を用いる事によって全ての論理演算を行なう事が可能である。その結果、演算回路を追加する必要が無くセンスアンプ回路の回路面積を縮小することができる。
【００５０】
以上の様に、データ演算などの際に必要となるセンスアンプとデータラッチ(ＤＬ１，ＤＬ２)間の転送を長さの短いローカルバスＬＢを介して行う事によって、演算時間の短縮を図ると共に、データバスの充放電電流を小さく抑える事が可能となる。
【００５１】
また、データキャッシュＤＬ３を、例えば、メモリセルアレイ１から見て入出力バッファ５側にまとめて配置する事により、外部とのシリアルデータ転送の速度を向上させることができる。また、このようにデータキャッシュＤＬ３をまとめて配置しても、センスアンプとデータラッチ(ＤＬ１，ＤＬ２)間の転送を長さの短いローカルバスＬＢを介して行う事によって、消費電力を抑制することができる。
データキャッシュＤＬ３と回路群Ｇｉ間のデータ転送はグローバルバスＧＢを介して行われるが、この回数は上記ローカルバス転送を導入する事により、限りなく少なく設計する事が可能となる。
【００５２】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１・・・メモリセルアレイ、  ＳＡ・・・センスアンプ回路、ＤＬ１〜ＤＬ３・・・データラッチ回路、  ４・・・コントローラ、  ５・・・入出力バッファ、  ６・・・ＲＯＭフューズ、  ７・・・電圧発生回路、  １１・・・昇圧回路、  １２・・・パルス発生回路。
【図１】
0005380483.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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