(57)【特許請求の範囲】
【請求項１】
メモリトランジスタ領域及び駆動トランジスタ領域を含む基板と、
前記基板上の前記メモリトランジスタ領域に所定の間隔で形成されるメモリトランジスタ用ソース及びドレイン電極と、
前記基板上の前記駆動トランジスタ領域に所定の間隔で形成される駆動トランジスタ用ソース及びドレイン電極と、
前記メモリトランジスタ領域に形成される前記メモリトランジスタ用ソース及びドレイン電極の間の前記基板上に形成されるメモリトランジスタ用半導体膜と、
前記駆動トランジスタ領域に形成される前記駆動トランジスタ用ソース及びドレイン電極の間の前記基板上に形成される駆動トランジスタ用半導体膜と、
前記メモリトランジスタ領域に形成される前記メモリトランジスタ用ソース及びドレイン電極の間であって、前記メモリトランジスタ用半導体膜上に形成されるメモリトランジスタ用バッファ膜と、
前記駆動トランジスタ領域に形成される前記駆動トランジスタ用ソース及びドレイン電極の間であって、前記駆動トランジスタ用半導体膜上に形成される駆動トランジスタ用バッファ膜と、
前記メモリトランジスタ領域の前記メモリトランジスタ用バッファ膜上であって、前記メモリトランジスタのチャネル領域上に形成される有機強誘電体膜と、
前記駆動トランジスタ領域の前記駆動トランジスタ用バッファ膜上であって、前記駆動トランジスタのチャネル領域上に形成されるゲート絶縁膜と、
前記メモリトランジスタ領域にあって前記メモリトランジスタ用ソース及びドレイン電極と各々接続されるように形成されるメモリトランジスタ用ソース及びドレイン電極パッドと、
前記駆動トランジスタ領域にあって前記駆動トランジスタ用ソース及びドレイン電極と各々接続されるように形成される駆動トランジスタ用ソース及びドレイン電極パッドと、
前記メモリトランジスタの前記有機強誘電体膜の上部に形成されるメモリトランジスタ用ゲート電極と、
前記駆動トランジスタの前記ゲート絶縁膜の上部に形成される駆動トランジスタ用ゲート電極と
を備え、
前記メモリトランジスタ用及び駆動トランジスタ用半導体膜及びバッファ膜は、
前記メモリトランジスタ用及び駆動トランジスタ用ソース及びドレイン電極間の前記基板上に形成され、前記メモリトランジスタ用及び駆動トランジスタ用ソース及びドレイン電極の側壁及び上部の一部を覆うように形成され、
前記メモリトランジスタ用ソース及びドレイン電極パッドは、前記有機強誘電体膜を貫通するコンタクトプラグによって前記メモリトランジスタ用ソース及びドレイン電極に接続されることを特徴とする不揮発性メモリセル。
【請求項２】
メモリトランジスタ領域及び駆動トランジスタ領域を含む基板と、
前記基板上の前記メモリトランジスタ領域に所定の間隔で形成されるメモリトランジスタ用ソース及びドレイン電極と、
前記基板上の前記駆動トランジスタ領域に所定の間隔で形成される駆動トランジスタ用ソース及びドレイン電極と、
前記メモリトランジスタ領域に形成される前記メモリトランジスタ用ソース及びドレイン電極の間の前記基板上に形成されるメモリトランジスタ用半導体膜と、
前記駆動トランジスタ領域に形成される前記駆動トランジスタ用ソース及びドレイン電極の間の前記基板上に形成される駆動トランジスタ用半導体膜と、
前記メモリトランジスタ領域に形成される前記メモリトランジスタ用ソース及びドレイン電極の間であって、前記メモリトランジスタ用半導体膜上に形成されるメモリトランジスタ用バッファ膜と、
前記駆動トランジスタ領域に形成される前記駆動トランジスタ用ソース及びドレイン電極の間であって、前記駆動トランジスタ用半導体膜上に形成される駆動トランジスタ用バッファ膜と、
前記メモリトランジスタ領域の前記メモリトランジスタ用バッファ膜上であって、前記メモリトランジスタのチャネル領域上に形成される有機強誘電体膜と、
前記駆動トランジスタ領域の前記駆動トランジスタ用バッファ膜上であって、前記駆動トランジスタのチャネル領域上に形成されるゲート絶縁膜と、
前記メモリトランジスタ領域にあって前記メモリトランジスタ用ソース及びドレイン電極と各々接続されるように形成されるメモリトランジスタ用ソース及びドレイン電極パッドと、
前記駆動トランジスタ領域にあって前記駆動トランジスタ用ソース及びドレイン電極と各々接続されるように形成される駆動トランジスタ用ソース及びドレイン電極パッドと、
前記メモリトランジスタの前記有機強誘電体膜の上部に形成されるメモリトランジスタ用ゲート電極と、
前記駆動トランジスタの前記ゲート絶縁膜の上部に形成される駆動トランジスタ用ゲート電極と
を備え、
前記メモリトランジスタ用及び駆動トランジスタ用半導体膜及びバッファ膜は、
前記メモリトランジスタ用及び駆動トランジスタ用ソース及びドレイン電極間の前記基板上に形成され、前記メモリトランジスタ用及び駆動トランジスタ用ソース及びドレイン電極の側壁及び上部の一部を覆うように形成され、
前記駆動トランジスタ用ソース及びドレイン電極パッドは、前記ゲート絶縁膜を貫通するコンタクトプラグによって前記駆動トランジスタ用ソース及びドレイン電極に接続されることを特徴とする不揮発性メモリセル。
【請求項３】
前記メモリトランジスタ用バッファー膜は、
前記メモリトランジスタ用半導体膜と前記有機強誘電体膜との間に挟まれるように配置され、前記有機強誘電体膜からの漏洩電流を遮断することを特徴とする請求項１又は２に記載の不揮発性メモリセル。
【請求項４】
前記メモリトランジスタ用及び駆動トランジスタ用バッファー膜は、
シリコン系絶縁膜、シリケート絶縁膜またはアルミニウム酸化膜で形成されることを特徴とする請求項１又は２に記載の不揮発性メモリセル。
【請求項５】
前記メモリトランジスタ用及び駆動トランジスタ用バッファー膜の厚さは、４乃至１０ｎｍであることを特徴とする請求項１又は２に記載の不揮発性メモリセル。
【請求項６】
前記有機強誘電体膜は、Ｐ（ＶＤＦ）またはＰ（ＶＤＦ−ＴｒＦＥ）で形成されることを特徴とする請求項１又は２に記載の不揮発性メモリセル。
【請求項７】
前記基板は、ガラスまたはプラスチックであることを特徴とする請求項１又は２に記載の不揮発性メモリセル。
【請求項８】
前記メモリトランジスタ用及び駆動トランジスタ用半導体膜は、透明な伝導性酸化物薄膜で形成されることを特徴とする請求項１又は２に記載の不揮発性メモリセル。
【請求項９】
前記メモリトランジスタ用及び駆動トランジスタ用半導体膜の厚さは、５乃至２０ｎｍであることを特徴とする請求項１又は２に記載の不揮発性メモリセル。
【請求項１０】
前記駆動トランジスタ用ソース及びドレイン電極パッドは、前記有機強誘電体膜を貫通するコンタクトプラグによって前記駆動トランジスタ用ソース及びドレイン電極に接続されることを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項１１】
前記メモリトランジスタ用ソース及びドレイン電極パッドは、前記ゲート絶縁膜を貫通するコンタクトプラグによって前記メモリトランジスタ用ソース及びドレイン電極に接続されることを特徴とする請求項２に記載の不揮発性メモリセル。
【請求項１２】
前記有機強誘電体膜は、前記メモリトランジスタのチャネル領域に形成され、
前記メモリトランジスタ用及び前記駆動トランジスタ用ソース及びドレイン電極パッドは、前記ゲート絶縁膜を貫通するコンタクトプラグによって前記メモリトランジスタ用及び前記駆動トランジスタ用ソース及びドレイン電極に接続されることを特徴とする請求項２に記載の不揮発性メモリセル。
【請求項１３】
前記ゲート絶縁膜は、前記駆動トランジスタのチャネル領域に形成され、
前記メモリトランジスタ用及び前記駆動トランジスタ用ソース及びドレイン電極パッドは、前記有機強誘電体膜を貫通するコンタクトプラグによって前記メモリトランジスタ用及び前記駆動トランジスタ用ソース及びドレイン電極に接続されることを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項１４】
前記メモリトランジスタ用及び駆動トランジスタ用ソース及びドレイン電極及び前記メモリトランジスタ用及び駆動トランジスタ用ソース及びドレイン電極パッドは、
透明な伝導性酸化物薄膜で形成されることを特徴とする請求項１又は２に記載の不揮発性メモリセル。
【請求項１５】
前記不揮発性メモリセルは、透明な不揮発性メモリセルであることを特徴とする請求項１又は２に記載の不揮発性メモリセル。
【請求項１６】
前記不揮発性メモリセルは、
前記メモリトランジスタの前記メモリトランジスタ用ゲート電極に印加される書き込み電圧によって前記メモリセルの出力端子から出力される電流値を変調することを特徴とする請求項１又は２に記載の不揮発性メモリセル。
【請求項１７】
メモリトランジスタ領域及び駆動トランジスタ領域を含む基板上に所定の間隔で複数のソース及びドレイン電極を形成する段階と、
前記ソース及びドレイン電極の間の基板上に半導体膜及びバッファー膜を形成する段階と、
前記バッファー膜が形成された構造上に有機強誘電体膜を形成する段階と、
前記駆動トランジスタ領域に形成された前記有機強誘電体膜を選択的に除去する段階と、
前記有機強誘電体膜が選択的に除去された構造上にゲート絶縁膜を形成する段階と、
前記複数のソース及びドレイン電極と各々接続される複数のソース及びドレイン電極パッドを形成する段階と、
前記メモリトランジスタの有機強誘電体膜の上部及び前記駆動トランジスタのゲート絶縁膜の上部にゲート電極を形成する段階と、
を備え、
さらに前記有機強誘電体膜を選択的に除去する段階は、前記有機強誘電体膜が形成された構造上に前記駆動トランジスタのゲート電極領域及びコンタクトプラグ領域を露出させるフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングバリアにして前記有機強誘電体膜をエッチングする段階と、
を備える不揮発性メモリセルの製造方法。
【請求項１８】
前記半導体膜及びバッファー膜形成段階は、
前記複数のソース及びドレイン電極が形成された構造の全体に沿って半導体用物質膜を形成する段階と、
前記半導体用物質膜上にバッファー用物質膜を形成する段階と、
前記バッファー用物質膜及び半導体用物質膜をエッチングし、前記メモリトランジスタ及び駆動トランジスタのチャネル領域に前記バッファー膜及び半導体膜を形成する段階と、
を備えることを特徴とする請求項１７に記載の不揮発性メモリセルの製造方法。
【請求項１９】
前記有機強誘電体膜を選択的に除去する段階は、
前記有機強誘電体膜が形成された構造上に前記メモリトランジスタのゲート電極領域を覆うフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングバリアにして前記有機強誘電体膜をエッチングする段階と、
を備えることを特徴とする請求項１７に記載の不揮発性メモリセルの製造方法。
【請求項２０】
前記ソース及びドレイン電極パッド形成段階は、
前記ゲート絶縁膜をエッチングし、前記ソース及びドレイン電極表面を各々露出させる複数のビアホールを形成する段階と、
前記複数のビアホール内に導電膜を埋め込めて、前記ソース及びドレイン電極と各々接続される複数のコンタクトプラグを形成する段階と、
前記複数のコンタクトプラグ上に複数のソース及びドレイン電極パッドを形成する段階と、
を備えることを特徴とする請求項１９に記載の不揮発性メモリセルの製造方法。
【請求項２１】
前記ソース及びドレイン電極パッド形成段階は、
前記コンタクトプラグ領域に形成された前記ゲート絶縁膜を除去し、前記ソース及びドレイン電極の表面を各々露出させる複数のビアホールを形成する段階と、
前記複数のビアホール内に導電膜を埋め込めて、前記ソース及びドレイン電極と各々接続される複数のコンタクトプラグを形成する段階と、
前記複数のコンタクトプラグ上に複数のソース及びドレイン電極パッドを形成する段階と、
を備えることを特徴とする請求項１７に記載の不揮発性メモリセルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、不揮発性メモリセル及びその製造方法に関する。
【背景技術】
【０００２】
従来の電子産業は、シリコン素材を基盤とした素材及び素子技術、すなわちシリコンエレクトロニクスの進歩を通じて発展して来た。しかし、シリコンエレクトロニクスは、その物質の特性上、堅固で且つ割れやすく、可視光領域で不透明であるという短所がある。したがって、最近、このようなシリコンエレクトロニクスの限界を克服するために、柔軟性を有する基板上に電子素子及びシステムを製造するフレキシブルエレクトロニクス及び透明な電子素子及びシステムを製造する透明エレクトロニクスが提案されており、センサー、ディスプレイ、電子回路、電池など多様なアプリケーション実現を目標にして研究開発が進行中である。
【０００３】
透明エレクトロニクス分野の場合、透明薄膜トランジスタ素子技術及び透明薄膜トランジスタを駆動回路に使用する透明ディスプレイ技術が速い速度で開発されている。現在、実用化のための技術成熟度の向上とターゲットアプリケーションの考案段階に進入している状態にあり、駆動トランジスタを利用して透明電子回路を多様な基板上に具現するための技術開発が進行されている。
【０００４】
ところが、情報の表示と処理を行うための透明素子、すなわち駆動トランジスタを具現するための技術開発が比較的活発に進行されているのに対し、情報の保存のためのメモリトランジスタの技術開発は、相対的に遅れている状況である。勿論、情報保存素子であるメモリ素子の場合、システムの外部に装着が可能なので、透明性確保の必要性が相対的に少ないと見られるが、メモリ素子をシステムの内部に搭載することによって、素子機能運用及び消費電力側面はもちろん、実装側面での低費用化を促進させることができるという長所がある。
【０００５】
したがって、メモリ素子をシステム内部に搭載させるためには、次のような事項が要求される。
【０００６】
第一に、メモリ素子の保存形態が不揮発性であることが好ましい。メモリは、データ保存方式により揮発性メモリと不揮発性メモリとに分けられる。揮発性メモリは、電源が供給される場合にのみ情報を保存するのに対し、不揮発性メモリは、電源が遮断された状況でも情報の保存が可能であることが特徴である。透明エレクトロニクスが具現するシステムの場合、常に電源が供給されるスタンドアローン型電子機器は勿論、モバイル機能が強調されたデザイン志向のアプリケーションになる可能性が高いため、電池の寿命を延長し、大規模のデータを保存することができる能力を保有するという側面から、不揮発性情報保存の機能が要求される。
【０００７】
第二に、メモリ素子の動作電圧が所定の範囲以内であることが好ましい。透明性のみを強調したあげく、メモリ動作に要求される動作電圧が非常に大きい場合、システム全体に無理をもたらすだけでなく、メモリ素子をシステムまたは集積回路内部に搭載すべき必要性を喪失するようになる。さらに、一緒に使用するモジュールの動作電圧範囲で安定的な動作を確保する必要がある。
【０００８】
第三に、メモリ素子のサイズが過度に大きくならないことが好ましい。透明エレクトロニクスシステムに使用されるメモリトランジスタは、単純に情報を保存する機能だけでなく、システム内部の内蔵型メモリ素子として追加的な機能を担当することが好ましい。したがって、なるべくメモリトランジスタのサイズを低減し、全体システムのサイズを減少させる必要がある。
【０００９】
第四に、システムの動作要求に適した素子安定性を確保しなければならない。不揮発性メモリ素子の場合、繰り返し記録動作に対する耐性、すなわち優れたサイクリング特性が要求される。また、保存しておいた情報の持続力、すなわち優れたデータリテンション特性が要求される。また、環境耐性として高温または多湿な環境で保存された情報を良く保存することができなければならない。透明エレクトロニクスにおいて使用されるメモリ素子の場合、一般的に、シリコンエレクトロニクスで要求される高性能の信頼性特性を満足すべき必要はないが、当該アプリケーションで要求する程度の信頼性仕様を満足する必要がある。
【００１０】
従来技術は、前述のような要求事項を満足させながら透明性及び柔軟性を有する不揮発性メモリを提供するために、次のようなメモリトランジスタの動作原理を提供する。
【００１１】
第一に、エネルギーバンドギャップが大きい透明酸化膜を利用し、酸化膜が電圧の印加によって抵抗が変わる特性を利用する方法である。すなわち酸化膜に印加される電圧の大きさまたは方向に応じて酸化膜の抵抗を変化させることによって、データを保存することができる。このような方法を利用するメモリ素子は、一般的に酸化物保存型メモリ素子とも呼ばれる。酸化物保存型メモリ素子にて利用される、このような方法は、一般シリコンエレクトロニクス分野においても、フラッシュメモリを代替する次世代の不揮発性メモリ技術の候補として議論されている。
【００１２】
このような動作原理を透明エレクトロニクスで適用するためには、全体素子を構成する構成要素がすべて透明素材よりなる必要がある。また、抵抗型メモリ素子の重要な構成要素である酸化膜は、バンドギャップが大きく、且つ印加電圧の大きさや方向によって大きい幅の抵抗変化を有する素材を使用する必要がある。
【００１３】
酸化物抵抗型メモリは、素子構造が比較的簡単で、全体メモリを構成する面積をかなり低減することができる長所を有する。しかし、印加電圧の大きさや方向によって抵抗が変化する原理自体がまだ完全に究明されていない。さらに、上下部電極の構成物質の変更によって特性変化が大きいことが知られている。すなわち素子間の特性均一度を確保しにくいし、工程変化に対する素子特性の変化を予測することが難しく、動作原理が明確でないため、システム内蔵型メモリトランジスタとして採択することが困難であるという短所を有する。
【００１４】
第二に、メモリ素子の特定の部分に電荷を充電することができる領域を設け、印加電圧の大きさと方向によってトランジスタ素子の閾電圧を変更することによって、メモリ動作を具現する方法である。電荷の充電領域は、トランジスタゲート部分の一部を構成する薄膜であってもよく、ナノサイズのナノ点であってもよい。一般的に、この方法も既存のシリコンエレクトロニクスで次世代フラッシュメモリ技術の一部として開発されたものであって、ナノフローティングゲートメモリと呼ばれる方法である。この素子は、透明または柔軟な薄膜トランジスタの構造をそのまま使用しながら、ゲートスタックの一部領域に前記電荷充電領域を設ける工程を追加することによって、比較的簡単に素子を製作することができる。
【００１５】
しかし、半導体素材として、酸化物または有機物を利用するので、シリコン半導体を利用する場合に比べて、電荷の保存を定量的に制御することが難しい。また、蓄積層と空乏層を使用する酸化物または有機物半導体薄膜トランジスタの駆動上の特徴に起因して、低電圧化を達成しにくいという短所を有する。
【００１６】
第三に、所定の特性を有する有機物薄膜素材を用い、この有機物薄膜が電圧の印加によって抵抗が変わる特性を利用する方法である。一般的に、この方法は、有機または高分子メモリと呼ばれるものであって、特に、低費用で柔軟基板の上に製作が可能な柔軟メモリ素子を実現するために提供される方法である。
【００１７】
しかし、有機物薄膜素材の抵抗変化現象に対する理解がまだ不足であり、今までの研究結果、抵抗変化が有機物自体によるものと言うよりは、前述した第二の方法で言及された電荷充電の結果であるという意見が提起され、有機または高分子メモリ素子の実現可能性に疑問が提起されている実情である。さらに、既存の研究結果によれば、多様な素材を利用してメモリ動作を実現しようとする試みが続いているが、動作再現性や信頼性、環境耐性などに深刻な問題があると報告されていて、この方法を利用した柔軟メモリ素子を実現するためには、今後さらに多い研究が必要である。
【００１８】
第四に、薄膜トランジスタを構成するゲート絶縁膜素材として強誘電体薄膜を利用し、強誘電体薄膜が有する残留分極特性を利用して電圧の印加方向によってトランジスタのしきい電圧を変更することによって、メモリ動作を具現するか、または上下部の伝導性電極層の間に強誘電体薄膜を挿入して強誘電体キャパシタを構成することによって、電圧印加方向による強誘電体薄膜の残留分極変化を利用して、このときに発生する分極反転電流の差異によりメモリ動作を具現する方法である。
【００１９】
一般的に、この方法も、既存のシリコンエレクトロニクスで次世代の不揮発性メモリ技術の一部として開発されたものであって、強誘電体メモリとして言及される。この素子も、透明または柔軟薄膜トランジスタの構造をそのまま使用しながら、ゲート絶縁膜工程のみを強誘電体薄膜形成工程に代替するか、または伝導性電極層の間に強誘電体薄膜を形成する非常に簡単な工程方法で素子を製作することができる。また、強誘電体の残留分極を利用するという比較的物理的に予測可能な正確な動作原理を利用するので、素子を設計するのに長所がある。
【００２０】
しかし、酸化物基盤の強誘電体薄膜を使用する場合、薄膜を結晶化させることによって、所定の強誘電特性を素子動作に使用することができる。ここで、酸化物基盤の強誘電体薄膜の結晶化温度は、略５００℃以上の場合が多いため、主に３００℃以下の温度で製作される透明及び柔軟薄膜トランジスタ素子との工程整合性に問題がある。
【００２１】
また、有機強誘電体薄膜を使用することもできるが、有機強誘電体薄膜は、一般的に電気的な漏洩電流が大きいため、薄膜化が難しく、薬品や素子製造工程に対する耐性が不足するので、実際素子に適用しにくいという短所を有する。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】韓国公開特許第１０−２００８−００９７９７７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
本発明は、前述のような問題点を解決するために提案されたもので、その目的は、同一の基板上に形成されたメモリトランジスタ及び駆動トランジスタを備える透明不揮発性メモリセル及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２４】
上記目的を達成するために、本発明の一態様による不揮発性メモリセルは、基板上に形成された半導体膜、バッファー膜、有機強誘電体膜及びゲート電極を含むメモリトランジスタと；前記基板上に形成された前記半導体膜、前記バッファー膜、ゲート絶縁膜及び前記ゲート電極を含む駆動トランジスタと；を備えることを特徴とする。
【００２５】
また、本発明の他の態様による不揮発性メモリセルの製造方法において、メモリトランジスタ領域及び駆動トランジスタ領域を含む基板上に所定の間隔で複数のソース及びドレイン電極を形成する段階と；前記ソース及びドレイン電極の間の基板上に半導体膜及びバッファー膜を形成する段階と；前記バッファー膜が形成された構造上に有機強誘電体膜を形成する段階と；前記駆動トランジスタ領域に形成された前記有機強誘電体膜を選択的に除去する段階と；前記有機強誘電体膜が選択的に除去された構造上にゲート絶縁膜を形成する段階と；前記複数のソース及びドレイン電極と各々 接続される複数のソース及びドレイン電極パッドを形成する段階と；前記メモリトランジスタの有機強誘電体膜の上部及び前記駆動トランジスタのゲート絶縁膜の上部にゲート電極を形成する段階と；を備えることを特徴とする。
【発明の効果】
【００２６】
本発明によれば、同一の基板上に形成されたメモリトランジスタ及び駆動トランジスタを備え、可視光領域で透明な不揮発性メモリセルを提供することができる。また、透明不揮発性メモリセルの製造工程を単純化し、製造費用を減少させることができる。特に、メモリトランジスタをシステム内に搭載させることによって、外装型メモリの装着を省略することができ、これにより、付加的なパッケージング費用を減少させることができる。したがって、今後多様な透明エレクトロニクス機器の実現に大きく寄与することができる。
【図面の簡単な説明】
【００２７】
【図１ａ】本発明の第１実施例による不揮発性メモリセルの断面図である。
【図１ｂ】本発明の第１実施例による不揮発性メモリセルの断面図である。
【図２】本発明の第２実施例による不揮発性メモリセルの断面を示す図である。
【図３】本発明の第３実施例による不揮発性メモリセルの断面を示す図である。
【図４ａ】本発明の第２実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。
【図４ｂ】本発明の第２実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。
【図４ｃ】本発明の第２実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。
【図４ｄ】本発明の第２実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。
【図４ｅ】本発明の第２実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。
【図４ｆ】本発明の第２実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。
【図４ｇ】本発明の第２実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。
【図４ｈ】本発明の第２実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。
【図４ｉ】本発明の第２実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。
【図５ａ】本発明の第３実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。
【図５ｂ】本発明の第３実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。
【図５ｃ】本発明の第３実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。
【図５ｄ】本発明の第３実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。
【図５ｅ】本発明の第３実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。
【図５ｆ】本発明の第３実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。
【図５ｇ】本発明の第３実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。
【図５ｈ】本発明の第３実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。
【図５ｉ】本発明の第３実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。
【図６ａ】本発明の一実施例による同一基板の上に形成されたメモリトランジスタ及び駆動トランジスタを備える透明不揮発性メモリセルのゲート電圧−ドレイン電流特性を示す特性図である。
【図６ｂ】本発明の一実施例による同一基板の上に形成されたメモリトランジスタ及び駆動トランジスタを備える透明不揮発性メモリセルのゲート電圧−ドレイン電流特性を示す特性図である。
【図７】本発明の一実施例による同一基板の上に形成されたメモリトランジスタ及び駆動トランジスタを備えるメモリセルの構造を示す回路模式図である。
【図８ａ】本発明の一実施例による同一基板の上に形成されたメモリトランジスタ及び駆動トランジスタを備えるメモリセルの書き込み及び読み取り動作を示す特性図である。
【図８ｂ】本発明の一実施例による同一基板の上に形成されたメモリトランジスタ及び駆動トランジスタを備えるメモリセルの書き込み及び読み取り動作を示す特性図である。
【発明を実施するための形態】
【００２８】
以下、添付の図面を参照して本発明の好ましい実施例を詳細に説明する。下記に説明する実施例は、様々な他の形態に変形されることができる。また、本発明の範囲は、下記実施例に限定されるものではない。本発明の実施例は、当該技術分野における通常の知識を有する者に本発明をさらに完全に説明するために提供されるものである。なお、図面にあって、層領域の厚さは、明確性を図るために実際厚さに比べて誇張されて図示されることがある。また、層が他の層または基板上にあると言及された場合に、それは、他の層または基板上に直接形成されることもでき、またはそれらの間に第３の層が挟まれるように配置されることもできる。本明細書全般において、同一の参照符号は同一の構成要素を示す。
【００２９】
図１ａ及び図１ｂは、本発明の第１実施例による不揮発性メモリセルの断面図であって、図１ａは、メモリトランジスタの断面を示し、図１ｂは、駆動トランジスタの断面を示す。図１ａに示されたように、メモリトランジスタは、基板１００上に形成された半導体膜１０４、バッファー膜１０６、有機強誘電体膜１０８及びゲート電極１１４を含む。また、基板１００上に所定の間隔をもって形成された複数のソース及びドレイン電極１０２、複数のソース及びドレイン電極１０２に各々接続された複数のコンタクトプラグ１１０、及び複数のコンタクトプラグ１１０を介して複数のソース及びドレイン電極１０２に各々接続された複数のソース及びドレイン電極パッド１１２をさらに含む。
【００３０】
図１ｂに示されたように、駆動トランジスタは、基板１００上に形成された半導体膜１０４、バッファー膜１０６、ゲート絶縁膜１０９及びゲート電極１１４を含む。また、基板１００上に所定の間隔をもって形成された複数のソース及びドレイン電極１０２、複数のソース及びドレイン電極１０２に各々接続された複数のコンタクトプラグ１１０及び複数のコンタクトプラグ１１０を介して複数のソース及びドレイン電極１０２に各々接続された複数のソース及びドレイン電極パッド１１２をさらに含む。このような構造を有する駆動トランジスタは、メモリトランジスタを駆動するための駆動素子としての機能を果たす。
【００３１】
すなわちメモリトランジスタ及び駆動トランジスタは、同一の構造を有するが、一部の膜が異なる物質で構成される。特に、メモリトランジスタは、有機強誘電体膜１０８を備え、駆動トランジスタは、ゲート絶縁膜１０９を備えるが、その他の膜は、同一の構造及び物質で構成される。したがって、メモリトランジスタ及び駆動トランジスタを同一の基板１００上に集積させることができる。
【００３２】
以下、各構成要素について具体的に説明する。基板１００は、透明な物質で形成されることが好ましく、例えば、ガラス基板またはプラスチック基板であってもよい。
【００３３】
ソース及びドレイン電極１０２は、透明な伝導性酸化物薄膜で形成されることが好ましく、例えば、インジウム−錫酸化物（ＩＴＯ）または充分に低い抵抗を有し且つ十分な透明度特性を有する伝導性酸化物薄膜で形成されることができる。
【００３４】
ここで、ソース及びドレイン電極１０２は、基板１００上に電気的に分離された２つの領域に所定の間隔をもって形成されたソース電極及びドレイン電極で構成される。ソース電極とドレイン電極の間の基板１００がメモリトランジスタ及び駆動トランジスタのチャネル領域となる。したがって、ソース及びドレイン電極１０２のパターン幅及びパターン間の距離によってメモリトランジスタ及び駆動トランジスタのチャネル幅及び長さが決定される。この際、メモリトランジスタ及び駆動トランジスタの動作特性を考慮して、チャネル幅及び長さを各々異なる値に設計することができる。
【００３５】
半導体膜１０４は、ソース及びドレイン電極１０２の間の基板１００上に形成される。すなわちメモリトランジスタまたは駆動トランジスタのチャネル領域に形成されるが、ソース及びドレイン電極１０２の側壁及び上部の一部を覆うように形成されることができる。
【００３６】
ここで、半導体膜１０４は、メモリトランジスタ及び駆動トランジスタの半導体としての機能を果たす。すなわち本発明の一実施例によるメモリトランジスタ及び駆動トランジスタは、いずれも薄膜トランジスタの構造を有する。
【００３７】
ここで、半導体膜１０４は、エネルギーバンドギャップが広くて、可視光領域で透明な性質を有する酸化物であり、且つ電気的に半導体の性質を有する透明な伝導性酸化物薄膜で形成されることが好ましい。例えば、亜鉛酸化物（ＺｎＯ）、インジウム−ガリウム−亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）、亜鉛−錫酸化物（Ｚｎ−Ｓｎ−Ｏ）で形成されるか、または亜鉛、インジウム、ガリウム、錫、アルミニウムのうち少なくとも２つ以上の元素を含む酸化物で形成されることができる。または、前述した酸化物に多様な元素をドーピングして形成することができる。
【００３８】
バッファー膜１０６は、後続工程時に半導体膜１０４の損傷を防止し、メモリトランジスタ及び駆動トランジスタの特性を向上させるためのものである。ここで、バッファー膜１０６は、半導体膜１０４上に形成され、且つ半導体膜１０４とともにソース及びドレイン電極１０２の間のチャネル領域に形成され、ソース及びドレイン電極１０２の側壁及び上部の一部を覆うように形成されることができる。
【００３９】
以下、メモリトランジスタのバッファー膜１０６の機能或いは役割を詳しく説明する。第一に、後続工程の実行時に半導体膜１０４が損傷されて劣化することを防止することによって、半導体膜１０４が半導体としての役割を十分に果たし、メモリトランジスタが良好な動作特性を有するようにする。具体的に、バッファー膜１０４は、有機強誘電体膜１０８の形成時に半導体膜１０４の化学的劣化現象を抑制する。有機強誘電体膜１０８は、有機溶液を利用した塗布工程により形成され、このときに使用される有機溶液の種類によって半導体膜１０４の材料的な特性が劣化することがある。したがって、半導体膜１０４上にバッファー膜１０６を形成することによって、半導体膜１０４が化学的に劣化することを防止する。また、後続の半導体膜１０４のエッチング工程及びエッチングマスク除去工程時に半導体膜１０４の工程劣化現象を抑制する。
【００４０】
第二に、バッファー膜１０６の物質及び工程条件を変化させて半導体膜１０４の特性を改善する。特に、バッファー膜１０６の形成時に工程条件を変更し、半導体膜１０４のキャリア濃度、表面状態などを変化させることによって、メモリトランジスタの動作特性を改善することができる。
【００４１】
第三に、バッファー膜１０６は、有機強誘電体膜１０８の漏洩電流を抑制する電気的バッファーとしての役目をする。メモリトランジスタの有機強誘電体膜１０８は、その素材の特性上、薄膜化するほど漏洩電流が増加するようになり、これは、メモリトランジスタの動作特性を低下させる。したがって、有機強誘電体膜１０８と半導体膜１０４との間にバッファー膜１０６を挟まれるように配置されることによって、漏洩電流による半導体膜１０４の特性低下を防止することができる。
【００４２】
以下、駆動トランジスタのバッファー膜１０６の役割を詳しく説明する。
【００４３】
第一に、半導体膜１０４のエッチング工程及びエッチングマスク除去工程時に半導体膜１０４の工程劣化現象を抑制する。
【００４４】
第二に、バッファー膜１０６の物質及び工程条件を変化させて半導体膜１０４の特性を改善する。特に、バッファー膜１０６の形成時に工程条件を変更し、半導体膜１０４のキャリア濃度、表面状態などを変化させることによって、駆動トランジスタの動作特性を改善することができる。
【００４５】
第三に、後続の有機強誘電体膜１０８のエッチング工程時に半導体膜１０４が損傷されることを防止する。有機強誘電体膜１０８のエッチング工程は、一般的に酸素プラズマを利用して行われ、酸素プラズマによって半導体膜１０４の特性が劣化することがある。したがって、半導体膜１０４上にバッファー膜１０６を形成することによって、酸素プラズマによる半導体膜１０４の特性劣化を防止し、これにより、駆動トランジスタの動作特性が劣化することを防止する。
【００４６】
前述のような役割を考慮すれば、バッファー膜１０６は、第一に、半導体膜１０４のエッチング工程時に工程劣化現象を充分に抑制することができ、第二に、有機強誘電体膜１０８の漏洩電流を充分に抑制することができる電気的絶縁特性を保有し、第三に、バッファー膜１０６の導入によるメモリトランジスタ及び駆動トランジスタの動作電圧上昇を最小限に抑制することができる物質で形成されることが好ましい。
【００４７】
例えば、バッファー膜１０６は、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）などのシリコン系絶縁膜で形成されるか、アルミニウム酸化膜（Ａｌ２Ｏ３）、ハフニウム酸化膜（ＨｆＯ２）、ジルコニウム酸化膜（ＺｒＯ２）、マグネシウム酸化膜（ＭｇＯ）、チタニウム酸化膜（ＴｉＯ２）、タンタル酸化膜（Ｔａ２Ｏ５）、ランタニウム酸化膜（Ｌａ２Ｏ３）、ストロンチウム−チタニウム酸化膜（ＳｒＴｉＯ３）で形成されることができる。または、前述した酸化物を構成する金属元素とシリコンが混合されたシリケート絶縁膜で形成されることができる。勿論、一般的な薄膜トランジスタの製作においてゲート絶縁膜材料として使用可能な絶縁膜素材で形成されることができる。
【００４８】
メモリトランジスタの有機強誘電体膜１０８は、薄膜トランジスタのメインゲート絶縁膜として使用されるが、有機素材、すなわち低分子または高分子の有機物材料で電圧の印加によって残留分極現象を示す強誘電特性を有する物質で形成される。
【００４９】
例えば、有機強誘電体膜１０８は、Ｐ（ＶＤＦ）（poly(vinylidene fluoride）及びＰ（ＶＤＦ）に適切な割合のＴｒＦＥ（Trifluorotethylene）が混合された共重合体であるＰ（ＶＤＦ−ＴｒＦＥ）で形成されることができる。Ｐ（ＶＤＦ）とＴｒＦＥの混合組成範囲は、Ｐ（ＶＤＦ−ＴｒＦＥ）が強誘電特性を示す範囲内で調節されることができ、例えば、Ｐ（ＶＤＦ）が５５％以上含まれることが好ましい。勿論、混合組成範囲は、有機強誘電体膜１０８の漏洩電流特性及び強誘電特性を最適化するために、適切な割合で調節されることがさらに好ましい。
【００５０】
駆動トランジスタは、有機強誘電体膜１０８の代わりにゲート絶縁膜１０９を備える。ここで、ゲート絶縁膜１０９は、薄膜トランジスタのメインゲート絶縁膜として使用される。例えば、ゲート絶縁膜１０９は、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）などのシリコン系絶縁膜で形成されるか、アルミニウム酸化膜（Ａｌ２Ｏ３）、ハフニウム酸化膜（ＨｆＯ２）、ジルコニウム酸化膜（ＺｒＯ２）、マグネシウム酸化膜（ＭｇＯ）、チタニウム酸化膜（ＴｉＯ２）、タンタル酸化膜（Ｔａ２Ｏ５）、ランタニウム酸化膜（Ｌａ２Ｏ３）、ストロンチウム−チタニウム酸化膜（ＳｒＴｉＯ３）で形成されることができる。または、前述した酸化物を構成する金属元素とシリコンが混合されたシリケート絶縁膜で形成されることができる。勿論、一般的な薄膜トランジスタの製作においてゲート絶縁膜の材料として使用可能な絶縁膜素材で形成されることができる。
【００５１】
ソース及びドレイン電極パッド１１２は、有機強誘電体膜１０８またはゲート絶縁膜１０９の一部を貫通して形成されたコンタクトプラグ１１０を介してソース及びドレイン電極１０２と電気的に連結される。一例として、この図では、メモリトランジスタのコンタクトプラグ１１０は、有機強誘電体膜１０８を貫通するように形成され、駆動トランジスタのゲート絶縁膜１０９を貫通するように形成された場合について図示している。
【００５２】
ここで、ソース及びドレイン電極パッド１１２は、透明な伝導性酸化物薄膜で形成されることが好ましい。例えば、インジウム−錫酸化物（ＩＴＯ）で構成されることができ、その他、充分に低い抵抗を有し、且つ十分な透明度特性を有する伝導性酸化物薄膜で形成されることができる。
【００５３】
ゲート電極１１４は、有機強誘電体膜１０８またはゲート絶縁膜１０９の上部の一部に位置するが、特に、メモリトランジスタ及び駆動トランジスタのチャネル領域の上部に位置する。ここで、ゲート電極１１４は、透明な伝導性酸化物薄膜で形成されることが好ましい。例えば、インジウム−錫酸化物（ＩＴＯ）で構成されることができ、その他、充分に低い抵抗を有し、且つ十分な透明度特性を有する伝導性酸化物薄膜で形成されることができる。また、ゲート電極１１４は、ソース及びドレイン電極パッド１１２と有機強誘電体膜１０８またはゲート絶縁膜１０９上部の同一平面上に位置することができる。
【００５４】
前述のような構造によれば、薄膜トランジスタ構造を有する透明メモリトランジスタ及び透明駆動トランジスタが同一の基板１００上に形成された透明不揮発性メモリセルを提供することができる。
【００５５】
図２は、本発明の第２実施例による不揮発性メモリセルの断面を示す図である。
【００５６】
図示のように、本発明の第２実施例によれば、同一の基板２００上にメモリトランジスタ及び駆動トランジスタが設けられる。
【００５７】
ここで、メモリトランジスタは、基板２００上に形成されたソース及びドレイン電極２０２、半導体膜２０４Ａ、バッファー膜２０６Ａ、有機強誘電体膜２０８Ａ、コンタクトプラグ２１０、ソース及びドレイン電極パッド２１２及びゲート電極２１４を備える。また、駆動トランジスタは、メモリトランジスタと同一の構造を有し、且つ有機強誘電体膜２０８Ａの代わりにゲート絶縁膜２０９Ａを備える。
【００５８】
特に、第２実施例によれば、有機強誘電体膜２０８Ａは、メモリトランジスタのゲート電極領域に形成され、その他の領域には、有機強誘電体膜２０８Ａの代わりにゲート絶縁膜２０９Ａが形成される。この場合、メモリトランジスタ及び駆動トランジスタのコンタクトプラグ２１０は、ゲート絶縁膜２０９Ａを貫通するように形成される。また、ソース及びドレイン電極パッド２１２は、ゲート絶縁膜２０９Ａの上部に形成される。
【００５９】
図３は、本発明の第３実施例による不揮発性メモリセルの断面を示す図である。
【００６０】
図示のように、本発明の第３実施例によれば、同一の基板３００上にメモリトランジスタ及び駆動トランジスタが設けられる。
【００６１】
ここで、メモリトランジスタは、基板３００上に形成されたソース及びドレイン電極３０２、半導体膜３０４Ａ、バッファー膜３０６Ａ、有機強誘電体膜３０８Ａ、コンタクトプラグ３１０、ソース及びドレイン電極パッド３１２及びゲート電極３１４を備える。また、駆動トランジスタは、メモリトランジスタと同一の構造を有し、且つ有機強誘電体膜３０８Ａの代わりにゲート絶縁膜３０９Ａを備える。
【００６２】
特に、第３実施例によれば、ゲート絶縁膜３０９Ａを駆動トランジスタのゲート電極領域に形成し、その他の領域には、ゲート絶縁膜３０９Ａの代わりに有機強誘電体膜３０８Ａを形成する。この場合、メモリトランジスタ及び駆動トランジスタのコンタクトプラグ３１０は、有機強誘電体膜３０８Ａを貫通するように形成される。また、ソース及びドレイン電極パッド３１２は、有機強誘電体膜３０８Ａの上部に形成される。
【００６３】
前述のような本発明の一実施例によれば、透明性を確保しながらメモリの機能を有する不揮発性強誘電体メモリ素子とこれを駆動するための透明駆動素子を同一の基板上に集積することができる。
【００６４】
以下、図面を参照して本発明の第２及び第３実施例による不揮発性メモリセルの製造方法を説明する。
【００６５】
図４ａ乃至図４ｉは、本発明の第２実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。
【００６６】
図４ａに示されたように、メモリトランジスタ及び駆動トランジスタを集積させるための基板２００を用意する。ここで、基板２００は、前述したように、ガラスまたはプラスチック基板を使用することができる。プラスチック基板の場合、基板２００自体の平滑度を改善するために、適切な前処理過程を行った後に用意されることが好ましい。
【００６７】
図４ｂに示されたように、基板２００上にソース及びドレイン電極用導電膜を形成した後、これをパターニングして複数のソース及びドレイン電極２０２を形成する。
【００６８】
ここで、ソース及びドレイン電極用導電膜は、スパッタリング方式により形成されることができる。また、パターニングは、ウェットエッチングまたはドライエッチング工程により行われることができる。また、ソース及びドレイン電極２０２は、５０乃至１５０ｎｍの厚さで形成されることが好ましい。
【００６９】
図４ｃに示されたように、ソース及びドレイン電極２０２が形成された構造の全面に沿って半導体用物質膜２０４を形成した後、半導体用物質膜２０４上にバッファー用物質膜２０６を形成する。
【００７０】
ここで、半導体用物質膜２０４の厚さは、メモリトランジスタ及び駆動トランジスタの動作条件を決定する重要な素子パラメータとして作用するので、次の事項を考慮して半導体用物質膜２０４の蒸着厚さを決定することが好ましい。
【００７１】
第一に、メモリトランジスタ及び駆動トランジスタの動作特性を確保することができる範囲内で半導体用物質膜２０４の厚さを決定する。
【００７２】
一般的に、半導体膜の半導体素材としてのキャリア濃度は、膜厚と直接的に関連されるが、駆動トランジスタの半導体膜として機能するためには、５乃至５０ｎｍの厚さで半導体用物質膜２０４を形成することが好ましい。
【００７３】
仮に、５ｎｍより膜厚が薄い場合には、半導体膜の表面を移動するキャリアの平均移動距離より膜厚が薄くなる場合が発生し、キャリアの移動度を大きく低下させる原因になることができる。一方、５０ｎｍより膜厚が厚い場合には、半導体膜内部のキャリア濃度が過度なので、駆動トランジスタの電気的な動作特性においてオフ電流の増加とトランジスタのオンオプ動作マージンの減少をもたらすことができ、極めてキャリア濃度が高い場合には、駆動トランジスタの動作自体を確保することができない。したがって、第一の事項を考慮する時、半導体用物質膜２０４の厚さは、５乃至５０ｎｍであることが好ましい。
【００７４】
第二に、メモリトランジスタのメモリ動作がさらに低い電圧で行われることができるように半導体用物質膜２０４の厚さを決定することが好ましい。本明細書においては、メモリトランジスタの動作電圧を決定するための定量的な計算については説明を省略するが、メモリトランジスタの動作電圧は、オン動作をプログラミングする場合よりオフ動作をプログラミングする場合にさらに高い動作電圧を要求する。その理由は、酸化物半導体薄膜の場合、その素材の特性上、印加電圧の変化によって反転層と蓄積層で動作する通常的なシリコン半導体とは異なって、印加電圧の変化によって空乏層と蓄積層で動作し、特定の電圧条件で酸化物半導体薄膜は、完全空乏化されて絶縁体のように挙動する特徴を有するからである。このような条件下では、メモリトランジスタを構成するゲートスタック構造上で酸化物半導体薄膜の完全空乏層の存在によって形成された直列キャパシタによりプログラミング電圧の損失が発生するようになり、その結果として、オフ動作のプログラミング動作電圧の上昇をもたらす原因になる。したがって、このような効果をできるだけ抑制し、オフ動作のプログラミング電圧を低減するためには、酸化物半導体薄膜の完全空乏層の厚さをできるだけ低減する必要があり、これは、前記酸化物半導体薄膜の厚さをできるだけ低減する必要があることを意味する。したがって、第二の事項を考慮する時、半導体用物質膜２０４の蒸着厚さは、２０ｎｍ以下であることが好ましい。
【００７５】
結果的に、前記第一の事項と第二の事項を同時に考慮すれば、半導体用物質膜２０４の厚さは、５乃至２０ｎｍの範囲で決定されることがさらに好ましい。
【００７６】
また、バッファー用物質膜２０６の厚さは、メモリトランジスタの動作特性を決定する重要な素子パラメータとして作用するので、次の事項を考慮してバッファー用物質膜２０６の蒸着厚さを決定することが好ましい。
【００７７】
第一に、メモリトランジスタの動作電圧をあまり増加させない範囲で決定されなければならない。すなわちバッファー用物質膜２０６の厚さが非常に厚い場合、メモリトランジスタの駆動電圧の一部がトランジスタのゲートスタックの一部を構成するバッファー膜によって生ずる直列キャパシタで消耗され、全体的に動作電圧を上昇させる原因になることができるからである。したがって、第一の事項を考慮する時、バッファー用物質膜２０６の厚さは、１０ｎｍ以下の範囲で決定されることが好ましい。
【００７８】
第二に、半導体用物質膜２０４のエッチング工程中に工程劣化を充分に抑制することができる範囲で決定されなければならない。
【００７９】
第三に、後続工程で形成される有機強誘電体膜の漏洩電流を充分に抑制することができる範囲で決定されなければならない。
【００８０】
したがって、第二及び第三の事項を考慮する時、バッファー用物質膜２０６の厚さは、４ｎｍ以上であることが好ましい。結果的に、第一乃至第三の事項を同時に考慮する時、バッファー用物質膜２０６の厚さは、４乃至１０ｎｍの範囲で決定されることが好ましい。
【００８１】
一方、半導体用物質膜２０４及びバッファー用物質膜２０６は、半導体装置の製造工程で通常的に使用される薄膜形成方式により形成されることができる。例えば、原子層蒸着法（Atomic Layer Deposition；ＡＬＤ）、化学気相蒸着法（Chemical Vapor Deposition；ＣＶＤ）、反応性スパッタリング法（Reactive Sputtering）などにより形成されることができる。勿論、これら方法を併用または変形して形成することも可能である。
【００８２】
この際、具体的な工程条件は、下部に形成された半導体用物質膜２０４の特性を劣化させないように、工程温度、プラズマ使用可否、薄膜形成原料などを決定することが好ましい。特に、半導体用物質膜２０４とバッファー用物質膜２０６の形成工程は、同一の装備内で連続的に行われることがさらに好ましい。
【００８３】
図４ｄに示されたように、バッファー用物質膜２０６及び半導体用物質膜２０４をエッチングし、メモリトランジスタ及び駆動トランジスタのチャネル領域上にバッファー膜２０６Ａ及び半導体膜２０４Ａを形成する。
【００８４】
ここで、エッチング工程は、フォトリソグラフィ工程により行われることができる。例えば、所定のウェットエッチング溶液を使用してウェットエッチング工程を行うか、プラズマを利用してドライエッチング工程を行うことができる。このようなエッチング工程を行うとき、バッファー膜２０６Ａは、半導体膜２０４Ａが劣化することを効果的に抑制する役割を果たす。
【００８５】
図４ｅに示されたように、半導体膜２０４Ａ及びバッファー膜２０６Ａが形成された構造の全体構造上に有機強誘電体物質膜２０８を形成する。
【００８６】
ここで、有機強誘電体物質膜２０８は、スピンコーティング方式により形成されることが好ましい。例えば、Ｐ（ＶＤＦ−ＴｒＦＥ）を選択して有機強誘電体物質膜２０８を形成する場合、通常、固体粒子形態のＰ（ＶＤＦ−ＴｒＦＥ）原料を適切な有機溶媒に溶解させる方法で原料溶液を製造することができる。スピンコーティング方法により有機強誘電体物質膜２０８を形成する通常的な順序は、次の通りである。まず、原料溶液を所定の基板上に適下し、適切なスピンコーティング条件でコーティングした後、原料溶液に含まれた有機溶媒を揮発させるために所定の温度で熱処理を行う。次に、有機強誘電体膜の結晶化過程のために所定の温度で熱処理を行う。通常、有機溶媒の揮発のための熱処理工程の温度は、使用する有機溶媒によって異なることはできるが、５０乃至１２０℃で行われることが好ましい。また、結晶化のための熱処理工程の温度は、使用する有機強誘電体の物質種類によって異なることができるが、有機強誘電体素材としてＰ（ＶＤＦ−ＴｒＦＥ）を使用する場合、１２０〜２００℃の温度で行われることが好ましい。この際、有機強誘電体物質膜２０８が良好な強誘電特性を有するようにするためには、薄膜の結晶化過程が必須なので、結晶化温度を選択することは非常に重要である。仮に、結晶化工程の温度があまりに低ければ、薄膜の結晶化度が不足し、所望の電気的特性を得にくいし、反対に結晶化工程の温度があまりに高ければ、形成された薄膜が完全に溶融され、強誘電特性を喪失する恐れがある。
【００８７】
一方、スピンコーティング方式により有機強誘電体物質膜２０８を形成する場合、スピンコーティング工程の回転数及び有機強誘電体原料溶液の濃度を調節することによって、有機強誘電体物質膜２０８の厚さを調節することができる。
【００８８】
ここで、有機強誘電体物質膜２０８の適切な厚さを選択するためには、次の２つの事項を考慮しなければならない。第一に、メモリトランジスタの動作電圧をできるだけ低減することができる方向に選択することが好ましい。このためには、相対的に低い印加電圧でも容易に分極の反転が可能となるように、できるだけ有機強誘電体物質膜２０８の厚さを減らすことが好ましい。しかし、既存の研究結果によれば、有機強誘電体物質膜２０８の厚さが一定の厚さ以下に薄くなる場合、薄膜自体の強誘電特性が大きく劣化し、分極反転が起きる電界値が大きく増加し、同一電界でも分極反転に必要な時間が非常に長くなる現象が現われるという事実が知られている。このような劣化現象が起きる臨界膜厚の値は、有機強誘電体の上下部にどんな電極を使用するかによっても変わることはできるが、一般的に５０ｎｍ以下の膜厚で著しく観察されると知られている。第二に、メモリトランジスタ、すなわちメモリトランジスタのデータリテンション特性を向上させることができるように選択することが好ましい。メモリトランジスタのデータリテンション時間は、有機強誘電体膜の漏洩電流特性と非常に密接な関連があるので、素子の動作中において過度な漏洩電流が発生しないように有機強誘電体物質膜２０８の蒸着厚さを最適化する必要がある。研究結果によれば、有機強誘電体膜の膜厚が２００ｎｍ程度では、印加電圧による顕著な漏洩電流が発生しないことが知られている。したがって、有機強誘電体物質膜２０８の蒸着厚さは、前記第一の事項と前記第二の事項を共に考慮して、５０乃至２００ｎｍの範囲で選択することが好ましい。但し、今後の技術開発によって有機強誘電体膜がさらに薄膜化されても、優れた強誘電特性を得ることができる方法が開発されたら、有機強誘電体物質膜２０８の蒸着厚さの下限はさらに減少することができる。
【００８９】
図４ｆに示されたように、駆動トランジスタ領域に形成された有機強誘電体物質膜２０８を選択的に除去する。例えば、有機強誘電体物質膜２０８の上部にメモリトランジスタのゲート電極領域を覆うフォトレジストパターン（図示せず)を形成した後、フォトレジストパターンをエッチングバリアにして有機強誘電体物質膜２０８をエッチングする。次に、エッチングマスクであるフォトレジストパターンを除去する。
【００９０】
これにより、メモリトランジスタのゲート電極領域に残留される有機強誘電体膜２０８Ａが形成される。
【００９１】
ここで、有機強誘電体物質膜２０８のエッチング工程は、次の２つの事項を考慮しなければならない。
【００９２】
第一に、酸素プラズマを利用して有機強誘電体物質膜２０８をエッチングする場合、半導体膜２０４Ａの特性が劣化しないように酸素プラズマの条件を最適化しなければならない。一般的に、半導体膜２０４Ａは、プラズマ処理によって表面及び薄膜内部の特性がかなり変更される可能性を持っている。勿論、有機強誘電体物質膜２０８のエッチング工程時に、バッファー膜２０６Ａが半導体膜２０４Ａの保護膜としての役目を行うが、半導体膜２０４Ａの特性が劣化しないように酸素プラズマ条件を最適化する必要がある。
【００９３】
第二に、エッチングマスクとして利用したフォトレジストパターンの剥離工程時に、有機強誘電体膜２０８Ａの特性に影響を及ぼさない剥離液を選択しなければならない。一般的に使用されるフォトレジストパターンの剥離のための化学薬品は、有機強誘電体膜２０８Ａの特性に致命的な影響を及ぼすことができるので、剥離液の選択に十分な注意を払わなければならない。さらに、フォトレジストパターンの除去工程では、一般ウェットエッチングとは異なって、真空中でプラズマを使用する一種のドライエッチング工程を採用しているので、フォトレジストパターンの硬化程度がさらに激しいため、適切でない条件の剥離過程では、フォトレジストパターンの一部が有機強誘電体膜２０８Ａの上部に残留することもできる。
【００９４】
この工程で適用可能な剥離液が有すべき特性は、次の通りである。第一の特性は、剥離液の構成成分が有機強誘電体膜２０８Ａに化学的な影響を与えてはならない。例えば、Ｐ（ＶＤＦ−ＴｒＦＥ）で形成された有機強誘電体膜２０８Ａの場合、剥離液の構成成分がＰ（ＶＤＦ−ＴｒＦＥ）を化学的に分離して薄膜の除去を引き起こしてはならないし、Ｐ（ＶＤＦ−ＴｒＦＥ）が除去されないとしても、Ｐ（ＶＤＦ−ＴｒＦＥ）の結晶状態または化学的な結合状態を大きく変化させて、Ｐ（ＶＤＦ−ＴｒＦＥ）の電気的特性に深刻な変化をもたらしてはならない。例えば、フォトレジストパターンの剥離のために一般的に適用される有機薬品の１つであるアセトンの場合、Ｐ（ＶＤＦ−ＴｒＦＥ）を完全に溶解させて除去する作用を有するので、本発明で提供する製造方法においてアセトンを剥離液として使用することは不可能である。第二の特性は、当該剥離液がフォトレジストパターンの残留成分を完全に除去することかできなければならない。仮に、当該剥離液がフォトレジストパターンの残留成分を充分に効果的に除去することができない場合、フォトレジストパターンの残留成分は、本発明の素子が形成されている基板２００の一部に続いて残留し、本発明の素子が正常に動作することを邪魔する要因として作用する可能性がある。例えば、フォトレジストパターンの剥離のためにメタノールを主成分とする有機薬品を使用することはできるが、使用したフォトレジストパターンの種類及び先行工程の効果によっては、メタノールを利用してフォトレジストの残留成分を完全に除去することができない。
【００９５】
したがって、フォトレジストパターンの剥離液として１−メトキシ−２−プロパノールを適用することが好ましい。１−メトキシ−２−プロパンオルを適用する根拠を説明する具体的な実験結果については、本明細書において具体的に説明しないが、１−メトキシ−２−プロパンオルを剥離液として使用する場合、Ｐ（ＶＤＦ−ＴｒＦＥ）の分極特性と漏洩電流特性にはほとんど影響を与えず、エッチングマスクとして使用されたフォトレジストパターンを効果的に除去することができる。
【００９６】
図４ｇに示されたように、有機強誘電体膜２０８Ａが選択的に除去された構造の全体構造上にゲート絶縁膜２０９を形成する。
【００９７】
ゲート絶縁膜２０９は、通常の半導体装置製造工程で使用される薄膜形成工程方法により形成されることができるが、次の２つの条件を満足する方法で形成することが好ましい。
【００９８】
第一に、ゲート絶縁膜２０９の形成工程は、１５０℃以下の温度で行われなければならない。ゲート絶縁膜２０９の下部にメモリトランジスタのメインゲート絶縁膜としての役目をする有機強誘電体膜２０８Ａが位置し、有機強誘電体膜２０８Ａの融点は、略１６０℃程度である。したがって、ゲート絶縁膜２０９の形成過程で有機強誘電体膜２０８Ａの物性が変化することを防止するためには、ゲート絶縁膜２０９の形成温度を１５０℃以下に調節することが好ましい。このように、ゲート絶縁膜２０９の形成温度を１５０℃以下に調節することによって、メモリトランジスタと駆動トランジスタを同一の基板２００上に形成するとき、工程整合性を確保することができる。すなわちメモリトランジスタの特性を劣化させることなく、駆動トランジスタを形成することができる。
【００９９】
第二に、ゲート絶縁膜２０９の形成方法でプラズマを使用する工程を排除しなければならない。プラズマを使用する工程は、有機強誘電体膜２０８Ａに深刻な損傷を与えることができるので、反応性スパッタリングのような方法を利用してゲート絶縁膜１０９を形成することは不可能である。
【０１００】
前述のような２つの条件を考慮するとき、ゲート絶縁膜２０９は、原子層蒸着法（ＡＬＤ）、化学的気相蒸着法（ＣＶＤ）などを使用して形成されることが好ましい。特に、１５０℃以下の温度でプラズマを使用しない条件で形成されることが好ましいので、低温工程でさらに有利な原子層蒸着法を利用してゲート絶縁膜を形成することがさらに好ましい。
【０１０１】
一方、ゲート絶縁膜２０９の厚さは、駆動薄膜トレンジスに要求される特性を考慮して適切に選択することが好ましい。すなわち駆動トランジスタの動作のためのしきい電圧の値及び所定の電圧印加条件下でのドレイン電流値を満足することができるように、ゲート絶縁膜２０９の厚さを選択することが好ましい。
【０１０２】
図４ｈに示されたように、有機強誘電体膜２０８Ａの表面が露出するまで平坦化工程を行った後、ゲート絶縁膜２０９をエッチングし、複数のソース及びドレイン電極２０２を各々露出させる複数のビアホールＨ１を形成する。この図面では、ビアホールＨ１を形成するためにエッチングされたゲート絶縁膜を参照符号“２０９Ａ”で図示した。
【０１０３】
ここで、ビアホールＨ１の形成工程は、フォトリソグラフィを利用したエッチング工程及び所定のウェットエッチング溶液を利用したウェットエッチング工程により行われることが好ましい。
【０１０４】
図４ｉに示されたように、複数のビアホールＨ１内に導電膜を埋め込んで、複数のソース及びドレイン電極２０２と各々接続される複数のコンタクトプラグ２１０を形成する。ここで、複数のコンタクトプラグ２１０は、ゲート絶縁膜２０９Ａを貫通するように形成される。
【０１０５】
次に、複数のコンタクトプラグ２１０上に複数のソース及びドレイン電極パッド２１２を形成する。ここで、複数のソース及びドレイン電極パッド２１２は、コンタクトプラグ２１０を介して複数のソース及びドレイン電極２０２と電気的に各々接続される。ここで、ソース及びドレイン電極パッド２１２は、スパッタリング方法により形成されることができる。
【０１０６】
次に、メモリトランジスタのゲート電極領域に形成された有機強誘電体膜２０８Ａ上にゲート電極２１４を形成する。また、駆動トランジスタのゲート電極領域に形成されたゲート絶縁膜２０９Ａ上にゲート電極２１４を形成する。
【０１０７】
この際、有機強誘電体膜２０８Ａに損傷を与えず、ゲート電極２１４を形成するように、次の２つの方法を提示することができる。
【０１０８】
第一の方法は、透明伝導性酸化物であるＩＴＯ薄膜でゲート電極２１４を形成する場合、通常的なスパッタリング方法を使用する代わりに、スパッタリング工程による基板劣化現象を最小化できる方法を選択するか、または、それに適合するように設計された専用装置を採用してゲート電極２１４を形成する。例えば、真空中でプラズマを使用するスパッタリング装置を使用しても、基板とターゲット間の距離及び位置関係を適切に調節し、スパッタリング工程時に基板に及ぶ影響を最小化しながらゲート電極２１４を形成することができる。
【０１０９】
第二の方法は、透明な伝導性酸化物であるＩＴＯ薄膜を直接、有機強誘電体膜１０８Ａの上部に形成する代わり、スパッタリング工程以外の方法で形成可能な透明伝導性酸化物薄膜をあらかじめ形成した後、その上部にＩＴＯ薄膜を形成する。この場合、ＩＴＯのスパッタリング工程の実行時に、有機強誘電体膜２０８Ａに及ぶ影響を最小化することができる。
【０１１０】
これにより、同一の基板２００上にメモリトランジスタ及び駆動トランジスタが集積された透明な不揮発性メモリセルを形成することができる。このような本発明の一実施例による不揮発性メモリセルの製造方法は、次のような特徴を有する。
【０１１１】
第一に、駆動トランジスタ及びメモリトランジスタのゲートスタックを構成する半導体膜２０４Ａの上部にバッファー膜２０６Ａを形成する。ここで、バッファー膜２０６Ａは、駆動トランジスタ及びメモリトランジスタの良好な特性を確保するために設けられるもので、同一の素材、同一の工程を利用して同一の基板２００の平面上に同時に形成されることを特徴とする。
【０１１２】
第二に、駆動トランジスタのメインゲート絶縁膜としての役割をするゲート絶縁膜２０９Ａよりメモリトランジスタのメインゲート絶縁膜としての役割をする有機強誘電体膜２０８Ａを先に形成する。仮に、工程手順を反対に適用すれば、先に形成されたゲート絶縁膜２０９Ａが駆動トランジスタのゲート領域にのみ残留するようにパターニングしなければならない。しかし、ゲート絶縁膜２０９Ａとバッファー膜２０６Ａは、場合によって同一の物質で形成されることができ、ゲート絶縁膜２０９Ａとバッファー膜２０６Ａとのエッチング選択比を充分に確保しにくいため、メモリトランジスタの領域に形成されたゲート絶縁膜２０９Ａを完全に除去することが不可能になる。したがって、本発明の一実施例による不揮発性メモリセルの製造方法では、駆動トランジスタ及びメモリトランジスタ各々のメインゲート絶縁膜のうち有機強誘電体膜２０８Ａを先に形成することを特徴とする。
【０１１３】
第三に、有機強誘電体膜２０８Ａは、メモリトランジスタのゲート電極領域に位置し、駆動トランジスタ及びメモリトランジスタのソース及びドレイン電極パッド２１２は、ゲート絶縁膜２０９Ａの上部に形成される。この場合、駆動トランジスタ及びメモリトランジスタにおいてすべてのコンタクトプラグ２１０を同一の工程により形成することができるので、工程の均一性を高め、相対的に微細な構造で形成されるビアホールを二回の工程で形成することに比べてビアホールの抵抗を低めることができる。したがって、本発明の一実施例による透明不揮発性メモリセルの製造方法は、駆動トランジスタ及びメモリトランジスタのコンタクトプラグ２１０がすべてゲート絶縁膜２０９Ａを貫通するように形成することを特徴とする。
【０１１４】
図５ａ乃至図５ｉは、本発明の第３実施例による不揮発性メモリセルの製造方法を説明するための工程断面図である。但し、上記第２実施例で説明した内容と重複する内容を省略して説明する。
【０１１５】
図５ａに示されたように、メモリトランジスタ及び駆動トランジスタを集積させるための基板３００を用意する。
【０１１６】
図５ｂに示されたように、基板３００上に複数のソース及びドレイン電極３０２を形成する。
【０１１７】
図５ｃに示されたように、ソース及びドレイン電極３０２が形成された構造の全面に沿って半導体用物質膜３０４を形成した後、半導体用物質膜３０４上にバッファー用物質膜３０６を形成する。
【０１１８】
図５ｄに示されたように、バッファー用物質膜３０６及び半導体用物質膜３０４をエッチングし、メモリトランジスタ及び駆動トランジスタのチャネル領域上にバッファー膜３０６Ａ及び半導体膜３０４Ａを形成する。
【０１１９】
図５ｅに示されたように、半導体膜３０４Ａ及びバッファー膜３０６Ａが形成された構造の全体構造上に有機強誘電体膜３０８を形成する。
【０１２０】
図５ｆに示されたように、駆動トランジスタ領域に形成された有機強誘電体膜３０８を選択的に除去する。例えば、有機強誘電体膜３０８の上部に駆動トランジスタのゲート電極領域及びコンタクトプラグ領域を露出させるフォトレジストパターンを形成した後、フォトレジストパターンをエッチングバリアにして有機強誘電体膜３０８をエッチングする。次に、エッチングマスクであるフォトレジストパターンを除去する。
【０１２１】
これにより、駆動トランジスタのゲート電極領域に形成された有機強誘電体膜３０８が除去され、複数のソース及びドレイン電極３０２を各々露出させる複数のビアホールＨ２が形成される。この際、メモリトランジスタのゲート電極領域と基板３００上の大部分の領域に有機強誘電体膜３０８が残留する。この図では、エッチング工程後に残留する有機強誘電体膜を参照符号“３０８Ａ”で図示した。
【０１２２】
図５ｇに示されたように、有機強誘電体膜３０８Ａが選択的に除去された構造の全体構造上にゲート絶縁膜３０９を形成する。この際、駆動トランジスタのゲート電極領域だけでなく、複数のビアホールＨ２内にゲート絶縁膜３０９が埋め込まれている。
【０１２３】
図５ｈに示されたように、有機強誘電体膜３０８Ａの表面が露出するまで平坦化工程を行った後、ビアホールＨ２に埋め込まれたゲート絶縁膜３０９を選択的にエッチングして除去する。この際、駆動トランジスタのゲート電極領域に埋め込まれたゲート絶縁膜３０９は残留する。この図では、エッチング工程後に残留するゲート絶縁膜を参照符号“３０９Ａ”で図示した。
【０１２４】
図５ｉに示されたように、複数のビアホールＨ２内に導電膜を埋め込んで、複数のソース及びドレイン電極３０２と各々接続される複数のコンタクトプラグ３１０を形成する。ここで、複数のコンタクトプラグ３１０は、有機強誘電体膜３０８Ａを貫通するように形成される。
【０１２５】
次に、複数のコンタクトプラグ３１０上に複数のソース及びドレイン電極パッド３１２を形成する。
【０１２６】
次に、メモリトランジスタのゲート電極領域に形成された有機強誘電体膜３０８Ａ上にゲート電極３１４を形成する。また、駆動トランジスタのゲート電極領域に形成されたゲート絶縁膜３０９Ａ上にゲート電極３１４を形成する。
【０１２７】
これにより、同一の基板３００上にメモリトランジスタ及び駆動トランジスタが集積された透明な不揮発性メモリセルを形成することができる。このような本発明の一実施例による不揮発性メモリセルの製造方法は、次のような特徴を有する。
【０１２８】
ゲート絶縁膜３０９Ａは、駆動薄膜トランジスタのゲート領域に位置し、駆動トランジスタ及びメモリトランジスタのソース及びドレイン電極パッド３１２は、有機強誘電体膜３０８Ａの上部に形成される。すなわち前述した第２実施例の製造方法とは異なって、基板３００大部分の領域に有機強誘電体膜３０８Ａが残留するようにエッチング工程を行う。したがって、メモリトランジスタのゲート電極領域に限って有機強誘電体膜を残留させるエッチング工程に比べて、エッチング工程時に有機強誘電体膜３０８Ａの工程劣化を低減することができる。これにより、メモリトランジスタのメインゲート絶縁膜としての役割を行う有機強誘電体膜３０８Ａの膜質を向上させることができる。
【０１２９】
勿論、有機強誘電体膜３０８Ａは、ゲート絶縁膜３０９Ａに比べて薄膜の密度が低く、表面粗さが大きい。したがって、このような特性を考慮して製造工程を最適化することが好ましい。
【０１３０】
本明細書に記述された第２及び第３実施例による不揮発性メモリセルの製造方法は、一例として提示されたものであり、本発明がこれらに限定されたものではない。その他、応用しようとする全体システムの構造及び要求工程により具体的な工程条件を適宜選択することができる。
【０１３１】
また、本発明の第１実施例による不揮発性メモリセルの製造工程によって製造される不揮発性メモリセルは、本明細書において別に説明していないが、第２実施例及び第３実施例による不揮発性メモリセルの製造工程時に有機強誘電体薄膜のエッチング領域を調節することによって製造されることができる。
【０１３２】
図６ａ及び図６ｂは、本発明の一実施例による同一基板の上に形成されたメモリトランジスタ及び駆動トランジスタを備える透明不揮発性メモリセルのゲート電圧−ドレイン電流特性を示すグラフである。
【０１３３】
ここで、特性の測定に使用された透明不揮発性メモリセルは、前述した第２実施例によって製造され、具体的な製造方法は、次の通りである。
【０１３４】
基板２００は、ガラス基板を使用し、ソース及びドレイン電極２０２は、１５０ｎｍ厚さのＩＴＯ薄膜を使用した。半導体膜２０４Ａは、原子層蒸着法で形成された５ｎｍ厚さの亜鉛酸化膜（ＺｎＯ）を使用した。バッファー膜２０６Ａは、原子層蒸着法で２００℃の温度で形成された４ｎｍ厚さのアルミニウム酸化膜（Ａｌ２Ｏ３）を使用した。
【０１３５】
有機強誘電体膜２０８Ａは、８０ｎｍ厚さのＰ（ＶＤＦ−ＴｒＦＥ）薄膜を使用した。有機強誘電体膜２０８Ａは、スピンコーティング方法により形成され、結晶化熱処理温度は、１４０℃で行われた。有機強誘電体膜２０８Ａのエッチング工程は、フォトレジストパターンをエッチングバリアにして酸素プラズマを利用して行われた。
【０１３６】
ゲート絶縁膜２０９Ａは、１８０ｎｍ厚さのアルミニウム酸化膜（Ａｌ２Ｏ３）を使用した。ゲート絶縁膜２０９Ａは、原子層蒸着法で１５０℃の温度で形成された。ゲート絶縁膜２０９Ａのエッチング工程は、フォトレジストパターンをエッチングバリアとして利用したウェットエッチング工程により行われた。
【０１３７】
ソース及びドレイン電極パッド２１２及びゲート電極２１４は、アルミニウム薄膜を使用した。勿論、本発明による透明不揮発性メモリトランジスタを具現するためには、ソース及びドレイン電極パッド２１２及びゲート電極２１４を透明伝導性酸化物薄膜で形成することが好ましいが、ソース及びドレイン電極パッド２１２及びゲート電極２１４は、アルミニウム薄膜を使用しても、本発明で提供する透明不揮発性メモリセルの製造方法の適用可能性を提示するのに十分である。
【０１３８】
図６ａを参照すれば、本発明の一実施例によって同一の基板上に形成された駆動トランジスタ及びメモリトランジスタが印加されるゲート電圧によってドレイン電流の閾電圧の変化によるヒステリシス特性を有することを確認することができる。具体的に、−１２乃至１２Ｖのプログラミング電圧に対して約７．２Ｖ程度の閾電圧の変化値を確認した。このような特性は、有機強誘電体膜の残留分極特性によってメモリトランジスタの閾電圧値が変化したものである。これから、本発明の一実施例を適用して製作したメモリトランジスタが良好なメモリ動作特性を有することが分かる。
【０１３９】
また、メモリトランジスタのオフ電流値は、１０−１２Ａ、トランジスタのオン／オフ動作マージンは、約１０７であって、トランジスタ素子としても非常に良好な動作特性を示すことが分かる。
【０１４０】
図６ｂを参照すれば、本発明の一実施例によって同一の基板上に形成された駆動トランジスタ及びメモリトランジスタが同一のゲートスタック構造を有するトランジスタ素子において通常的に確認することができる動作特性を有することを確認することができる。したがって、本発明の一実施例によるメモリトランジスタの集積化工程が駆動トランジスタの動作特性を劣化させないことが分かる。
【０１４１】
図７は、本発明の一実施例による同一基板の上に形成されたメモリトランジスタ及び駆動トランジスタを備えるメモリセルの構造を示す回路模式図である。
【０１４２】
図示のように、駆動トランジスタのソース電極は、接地に接続され、駆動トランジスタのドレイン電極は、メモリトランジスタのソース電極に接続され、メモリトランジスタのドレイン電極からの電流値を本発明の一実施例によるメモリセルの出力信号として使用する。駆動トランジスタのゲート電極に印加する電圧信号は、ＶＧＯであり、前記メモリトランジスタのゲート電極に印加する電圧信号は、ＶＧＦである。
【０１４３】
本発明の一実施例によるメモリセルの回路構造は、図７を参照して例示された回路構造に限定されるものではなく、同一基板の上に形成する１つのメモリトランジスタと１つの駆動トランジスタまたは複数の駆動トランジスタで構成される多様な回路構造を有することができる。但し、図７で参照したメモリセルの回路構造は、本発明の一実施例によるメモリセルの動作特性を検証するために提示された一例として理解すべきである。
【０１４４】
図８ａ及び図８ｂは、本発明の一実施例による同一基板の上に形成されたメモリトランジスタ及び駆動トランジスタを備えるメモリセル、より具体的には、図７で例示された回路構造を有するメモリセルの書き込み及び読み取り動作を示すグラフである。
【０１４５】
図８ａに示されたように、まず、メモリトランジスタのゲート電極に印加する電圧信号ＶＧＦに各々２０Ｖまたは−２０Ｖ印加し、メモリトランジスタの情報状態を各々１または０に保存した後、駆動トランジスタのゲート電極に動作クロック信号を連続的に印加しながら、メモリセルの出力端子から出力される電流値を測定した。
【０１４６】
この際、駆動トランジスタに印加されるクロック電圧信号ＶＧＯは、最小値−５Ｖと最大値１５Ｖが設定された。−５Ｖの電圧が印加される場合には、駆動トランジスタが完全オフ動作状態となり、メモリセルには、１０−１２Ａ帯の非常に低い電流が流れることが分かる。
【０１４７】
一方、１５Ｖの電圧が印加される場合には、駆動トランジスタが動作し、あらかじめＶＧＦの印加によって情報保存状態になったメモリトランジスタのメモリ状態によって異なる電流値を得ることができることを確認した。より具体的に説明すれば、ＶＧＦに−２０Ｖを印加した場合には、１０−１０〜１０−９Ａ帯の電流が前記メモリセルの出力端子から出力され、ＶＧＦに２０Ｖを印加した場合には、１０−７Ａ帯の電流が流れることが分かる。すなわち本発明の一実施例によるメモリセルは、メモリトランジスタに印加される書き込み電圧の差異によってメモリセルの出力端子から出力される電流値を１００〜１０００倍以上変調することができることが分かる。また、本発明の一実施例によるメモリセルは、駆動トランジスタの動作可否によってメモリセルの待機状態と読み取り状態を区分することができることが分かる。
【０１４８】
図８ｂに示されたように、駆動トランジスタのゲート電極にＶＧＯクロック信号を印加しながら、メモリセルの出力端子から出力される電流値を時間の経過によって測定した。
【０１４９】
これにより、あらかじめメモリトランジスタに保存されたメモリ状態を毎度再記録しなくても、繰り返し的に読み出すことができることが分かる。すなわちメモリトランジスタに−２０ＶのＶＧＦを印加した場合と２０ＶのＶＧＦを印加した場合に対して４０回にわたって同じメモリ状態をメモリ値の変更なしに読み出すことができることを確認した。この結果は、本発明の一実施例による同一基板の上に形成されたメモリトランジスタ及び駆動トランジスタを備えるメモリセルの非破壊型読み出し動作が可能であることを示唆する結果である。
【０１５０】
結果的に、本発明で提供する透明不揮発性メモリセルの製造方法が駆動トランジスタとメモリトランジスタの動作を実現するのに適合していることが分かる。ここで、メモリトランジスタ及び駆動トランジスタの動作特性は、本発明で提供する素子の構造及び製造方法をさらに最適化することによって向上することができる。また、図６ａ及び図６ｂでは、各個別素子の動作特性のみに対して確認したが、これを通じて、駆動トランジスタ及びメモリトランジスタの動作特性が確認された。したがって、ソース及びドレイン電極及びゲート電極を透明伝導性酸化物で形成する場合にも、透明不揮発性メモリトランジスタの特性を確認することができるものと期待される。
【０１５１】
一方、前述した本発明による透明不揮発性メモリトランジスタの構造、材料の組み合わせ及び素子製造方法は、素子の特性を向上させるために部分的に変更されることができる。
【０１５２】
本発明の技術思想は、上記好ましい実施例によって具体的に記述されたが、前述の実施例は、その説明のためのものであって、その制限のためのものではない。また、本発明の技術分野における通常の専門家なら本発明の技術思想の範囲内で様々な実施例が可能であることを理解することができる。
【符号の説明】
【０１５３】
１００  基板
１０２  ソース及びドレイン電極
１０４  半導体膜
１０６  バッファー膜
１０８  有機強誘電体膜
１０９  ゲート絶縁膜
１１０  コンタクトプラグ
１１２  ソース及びドレイン電極パッド
１１４  ゲート電極
２００  基板
２０２  ソース及びドレイン電極
２０４  半導体用物質膜
２０４Ａ  半導体膜
２０６  バッファー用物質膜
２０６Ａ  バッファー膜
２０８  有機強誘電体物質膜
２０８Ａ  有機強誘電体膜
２０９、２０９Ａ  ゲート絶縁膜
２１０  コンタクトプラグ
２１２  ソース及びドレイン電極パッド
２１４  ゲート電極
３００  基板
３０２  ソース及びドレイン電極
３０４  半導体用物質膜
３０４Ａ  半導体膜
３０６  バッファー用物質膜
３０６Ａ  バッファー膜
３０８、３０８Ａ  有機強誘電体膜
３０９、３０９Ａ  ゲート絶縁膜
３１０  コンタクトプラグ
３１２  ソース及びドレイン電極パッド
３１４  ゲート電極
【図１ａ】
0005417275.tif 000002
【図１ｂ】
0005417275.tif 000003
【図２】
0005417275.tif 000004
【図３】
0005417275.tif 000005
【図４ａ】
0005417275.tif 000006
【図４ｂ】
0005417275.tif 000007
【図４ｃ】
0005417275.tif 000008
【図４ｄ】
0005417275.tif 000009
【図４ｅ】
0005417275.tif 000010
【図４ｆ】
0005417275.tif 000011
【図４ｇ】
0005417275.tif 000012
【図４ｈ】
0005417275.tif 000013
【図４ｉ】
0005417275.tif 000014
【図５ａ】
0005417275.tif 000015
【図５ｂ】
0005417275.tif 000016
【図５ｃ】
0005417275.tif 000017
【図５ｄ】
0005417275.tif 000018
【図５ｅ】
0005417275.tif 000019
【図５ｆ】
0005417275.tif 000020
【図５ｇ】
0005417275.tif 000021
【図５ｈ】
0005417275.tif 000022
【図５ｉ】
0005417275.tif 000023
【図６ａ】
0005417275.tif 000024
【図６ｂ】
0005417275.tif 000025
【図７】
0005417275.tif 000026
【図８ａ】
0005417275.tif 000027
【図８ｂ】
0005417275.tif 000028