(57)【特許請求の範囲】
【請求項１】
誘導負荷への電流の供給を制御するスイッチング素子と、
前記誘導負荷の還流電流が流れるように前記誘導負荷に接続されたダイオードと、
前記ダイオードの逆回復電流が流れる配線と、
前記配線の少なくとも一部を覆うように形成された磁界吸収体と、を備え、
前記配線にはインダクタンスが接続されないことを特徴とする半導体スイッチング装置。
【請求項２】
前記ダイオードは前記スイッチング素子のサージ電圧を抑制するスナバ回路に形成され、
前記配線は前記スイッチング素子と前記ダイオードを結ぶものであることを特徴とする請求項１に記載の半導体スイッチング装置。
【請求項３】
前記磁界吸収体は、フェライトコアであることを特徴とする請求項１又は２に記載の半導体スイッチング装置。
【請求項４】
前記磁界吸収体は、アモルファス素材で形成されたことを特徴とする請求項１又は２に記載の半導体スイッチング装置。
【請求項５】
前記磁界吸収体はテープ又は前記配線の一部に形成された薄膜であることを特徴とする請求項１又は２に記載の半導体スイッチング装置。
【請求項６】
一端が前記ダイオードのカソードに接続され、他端が前記ダイオードのアノードに接続されたコンデンサを備えたことを特徴とする請求項１乃至５のいずれか１項に記載の半導体スイッチング装置。
【請求項７】
前記配線に直列に接続された抵抗を備えたことを特徴とする請求項１乃至５のいずれか１項に記載の半導体スイッチング装置。
【請求項８】
前記スイッチング素子とともにインバータの１つの相を形成する別のスイッチング素子と、
一端が前記別のスイッチング素子の一端と接続され、他端が前記別のスイッチング素子の他端と接続された抵抗と、を備えたことを特徴とする請求項１乃至５のいずれか１項に記載の半導体スイッチング装置。
【請求項９】
前記ダイオードに直列に又は並列に接続された別のダイオードを備えたことを特徴とする請求項１乃至５のいずれか１項に記載の半導体スイッチング装置。
【請求項１０】
前記別のダイオードはショットキーダイオードであることを特徴とする請求項９に記載の半導体スイッチング装置。
【請求項１１】
前記磁界吸収体を複数個所に形成したことを特徴とする請求項１乃至５のいずれか１項に記載の半導体スイッチング装置。
【請求項１２】
前記配線は前記フェライトコアに複数周巻きつけられたことを特徴とする請求項３に記載の半導体スイッチング装置。
【請求項１３】
前記スイッチング素子は他のスイッチング素子とモジュール化されたことを特徴とする請求項１乃至５のいずれか１項に記載の半導体スイッチング装置。
【請求項１４】
整流ダイオードを有するコンバータ回路と、
前記整流ダイオードの逆回復電流が流れる配線と、
前記配線の少なくとも一部を覆うように形成された磁界吸収体と、を備え、
前記配線にはインダクタンスが接続されないことを特徴とする半導体スイッチング装置。
【請求項１５】
前記スイッチング素子はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１乃至１３のいずれか１項に記載の半導体装置。
【請求項１６】
前記ワイドバンドギャップ半導体は炭化珪素、窒化ガリウム系材料、又はダイヤモンドで構成されていることを特徴とする請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイオードを備えた半導体スイッチング装置に関する。
【背景技術】
【０００２】
特許文献１には、スイッチング素子及び当該スイッチング素子と逆並列に接続された還流ダイオードを備えたパワースイッチング回路が開示されている。このパワースイッチング回路では、還流ダイオードの逆回復電流が流れる配線に対してインダクタンスが直列に接続されている。このインダクタンスにより逆回復電流が低減されるため、スイッチング素子のスイッチングに伴う損失を抑制できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１９５０５４号公報
【特許文献２】特開２００７−２５２０２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、インダクタンスにより逆回復電流を低減すると、インダクタンスにエネルギーが蓄えられる。そして、インダクタンスに蓄えられたエネルギーがパワースイッチング回路に放出されることでノイズの原因となることがあった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、ノイズの発生を抑えつつ、ダイオードの逆回復電流を抑制できる半導体スイッチング装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願の第１の発明にかかる半導体スイッチング装置は、誘導負荷への電流の供給を制御するスイッチング素子と、該誘導負荷の還流電流が流れるように該誘導負荷に接続されたダイオードと、該ダイオードの逆回復電流が流れる配線と、該配線の少なくとも一部を覆うように形成された磁界吸収体と、を備え、該配線にはインダクタンスが接続されないことを特徴とする。
【０００７】
本願の第２の発明にかかる半導体スイッチング装置は、整流ダイオードを有するコンバータ回路と、該整流ダイオードの逆回復電流が流れる配線と、該配線の少なくとも一部を覆うように形成された磁界吸収体と、を備え、該配線にはインダクタンスが接続されないことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ノイズの発生を抑えつつ、ダイオードの逆回復電流を抑制できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１に係る半導体スイッチング装置を示す回路図である。
【図２】フェライトコアの拡大図である。
【図３】図１のインバータ回路のＵ相、スナバ回路のダイオード、及びフェライトコアを取り出した回路図である。
【図４】半導体スイッチング装置からスナバ回路を外した場合の逆回復電圧及び逆回復電流の波形を示す図である。
【図５】半導体スイッチング装置を用いた場合の逆回復電圧及び逆回復電流の波形を示す図である。
【図６】本発明の実施の形態２に係る半導体スイッチング装置の回路図である。
【図７】本発明の実施の形態２に係る半導体スイッチング装置を用いた場合の、逆回復電圧及び逆回復電流の波形を示す図である。
【図８】本発明の実施の形態３に係る半導体スイッチング装置の回路図である。
【図９】本発明の実施の形態４に係る半導体スイッチング装置の回路図である。
【図１０】本発明の実施の形態５に係る半導体スイッチング装置の回路図である。
【図１１】本発明の実施の形態６に係る半導体スイッチング装置の回路図である。
【図１２】本発明の実施の形態７に係る半導体スイッチング装置の回路図である。
【図１３】配線をフェライトコアに複数周巻きつけたことを示す図である。
【図１４】本発明の実施の形態８に係る半導体スイッチング装置の回路図である。
【図１５】本発明の実施の形態９に係る半導体スイッチング装置の回路図である。
【図１６】本発明の実施の形態１０に係る半導体スイッチング装置の回路図である。
【発明を実施するための形態】
【００１０】
実施の形態１．
図１は本発明の実施の形態１に係る半導体スイッチング装置を示す回路図である。なお、図面全体を通して同一又は対応する構成要素には同一の符号を付して説明の繰り返しを省略する。
【００１１】
半導体スイッチング装置１０はインバータ回路１２とスナバ回路１４を備えている。インバータ回路１２は電源１６から供給された電流をスイッチングしてモータ１８を制御するものである。スナバ回路１４はスイッチング素子などにサージ電圧が印加されることを抑制する回路である。最初にインバータ回路１２について説明し、その後、スナバ回路１４について説明する。
【００１２】
インバータ回路１２はＵ相、Ｖ相、及びＷ相の３相を有する３相交流インバータ回路である。インバータ回路１２はスイッチング素子２０Ｓ及び２２Ｓを備えている。スイッチング素子２０Ｓの一端（コレクタ）は電源１６の高電圧側に接続され、他端（エミッタ）はスイッチング素子２２Ｓを介して電源１６の低電圧側に接続されている。スイッチング素子２０Ｓにはダイオード２０Ｄが接続されている。具体的には、ダイオード２０Ｄのカソードはスイッチング素子２０Ｓの一端に接続され、アノードはスイッチング素子２０Ｓの他端に接続されている。つまり、ダイオード２０Ｄはスイッチング素子２０Ｓに逆並列に接続されている。また、スイッチング素子２２Ｓにも、ダイオード２２Ｄが逆並列に接続されている。
【００１３】
上述したスイッチング素子２０Ｓ及び２２Ｓ、並びにダイオード２０Ｄ及び２２Ｄはインバータ回路のＵ相を形成するものである。Ｕ相とモータ１８は、スイッチング素子２０Ｓのエミッタとスイッチング素子２２Ｓのコレクタを結ぶ点（以後、Ｕ相の中点という、他の相も同様である）とモータ１８とを接続する配線２１によって接続されている。この配線２１を介してＵ相の入出力が行われる。
【００１４】
Ｖ相はスイッチング素子２４Ｓ及び２６Ｓ、並びにダイオード２４Ｄ及び２６Ｄにより構成されている。Ｖ相の中点とモータ１８は配線２５によって接続されている。Ｗ相はスイッチング素子２８Ｓ及び３０Ｓ、並びにダイオード２８Ｄ及び３０Ｄにより構成されている。Ｗ相の中点とモータ１８は配線２９によって接続されている。なお、Ｖ相及びＷ相は前述のＵ相と同様の構成である。
【００１５】
スナバ回路１４は、ダイオード３２及び３４を備えている。ダイオード３２のカソードはスイッチング素子２０Ｓの一端に接続され、アノードは配線２１に接続されている。一方、ダイオード３４のカソードは配線２１に接続され、アノードはスイッチング素子２２Ｓの他端に接続されている。配線２１のうちダイオード３２のアノード及びダイオード３４のカソードが接続される場所は接続点Ｐ１とする。
【００１６】
配線２１にはフェライトコア４４が取り付けられている。具体的には、配線２１のうちＵ相の中点と接続点Ｐ１を結ぶ部分に、その部分を覆うようにフェライトコア４４が取り付けられている。図２はフェライトコア４４の拡大図である。フェライトコア４４は環状であり、当該環に配線２１が通されている。
【００１７】
図１のスナバ回路１４の説明に戻る。スナバ回路１４は、ダイオード３６及び３８を備えている。ダイオード３６のアノードとダイオード３８のカソードは配線２５に接続されている。配線２５のうちダイオード３６のアノード及びダイオード３８のカソードが接続される場所は接続点Ｐ２とする。
【００１８】
配線２５にはフェライトコア４６が取り付けられている。具体的には、配線２５のうちＶ相の中点と接続点Ｐ２を結ぶ部分に、その部分を覆うようにフェライトコア４６が取り付けられている。フェライトコア４６はフェライトコア４４と同じ形状である。
【００１９】
さらに、スナバ回路１４は、ダイオード４０及び４２を備えている。ダイオード４０のアノードとダイオード４２のカソードは配線２９に接続されている。配線２９のうちダイオード４０のアノード及びダイオード４２のカソードが接続される場所は接続点Ｐ３とする。
【００２０】
配線２９にはフェライトコア４８が取り付けられている。具体的には、配線２９のうちＷ相の中点と接続点Ｐ３を結ぶ部分に、その部分を覆うようにフェライトコア４８が取り付けられている。フェライトコア４８はフェライトコア４４と同じ形状である。このように構成された半導体スイッチング装置は、各スイッチング素子をスイッチングし、モータ１８へ供給する電流を制御する。
【００２１】
次に、図３を参照して半導体スイッチング装置１０の動作例を説明する。図３は図１のインバータ回路１２のＵ相（Ｕ相５０と称する）、スナバ回路１４のダイオード３２及び３４（スナバ回路５２と称する）、並びにフェライトコア４４を取り出した回路である。まず、スイッチング素子２０Ｓはオフ状態を維持し、スイッチング素子２２Ｓをオン状態とする。そうすると、電源１６の高電圧側からモータ１８、接続点Ｐ１、Ｕ相５０の中点、スイッチング素子２２Ｓを通り、電源１６の低電圧側に電流が流れる。
【００２２】
続いてスイッチング素子２０Ｓのオフ状態を維持し、スイッチング素子２２Ｓをオフ状態とする。そうすると、モータ１８に蓄えられたエネルギーは、還流電流として放出される。還流電流は、ダイオード２０Ｄとダイオード３２を経由して放出される。
【００２３】
続いてスイッチング素子２０Ｓのオフ状態を維持し、スイッチング素子２２Ｓを再びオン状態とする。そうすると、還流電流が流れていたダイオード２０Ｄとダイオード３２が逆回復する。このとき、ダイオード３２の逆回復電流はフェライトコア４４により抑制され、かつ遅延される。具体的には、逆回復電流が流れる配線において発生する磁界が、一定の透磁率を有するフェライトコア４４に吸収され、熱変換されて消費される。ここでは、Ｕ相５０の動作について説明したが、Ｖ相及びＷ相についても同様である。
【００２４】
本発明の実施の形態１に係る半導体スイッチング装置１０によれば、ノイズの発生を抑えつつ、ダイオードの逆回復電流を抑制できる。すなわち、スナバ回路１４のダイオードが逆回復する場合の逆回復電流は、フェライトコア４４、４６、又は４８が取り付けられた配線を通るので、抑制される。つまり、図３を参照して説明した例ではダイオード２０Ｄとダイオード３２が逆回復する。そして、ダイオード３２の逆回復電流はフェライトコア４４によって抑制され、かつ遅延される。その結果、ダイオード２０Ｄの逆回復電流とダイオード３２の逆回復電流の和である合成電流のｄｉ／ｄｔも抑制されるため、サージ電圧を抑えることができる。なお、インダクタンスを用いて逆回復電流を抑制した場合には、インダクタンスに蓄えられたエネルギーによりノイズが生じるが、フェライトコアでは原理的にそのようなノイズは生じない。
【００２５】
ここで、本発明の実施の形態１に係る半導体スイッチング装置１０による逆回復電圧及び逆回復電流の抑制効果について説明する。図４は、半導体スイッチング装置１０からスナバ回路１４を外した場合の逆回復電圧及び逆回復電流の波形を示す図である。図５は、半導体スイッチング装置１０を用いた場合の逆回復電圧及び逆回復電流の波形を示す図である。図４と図５の波形を比較すると、スナバ回路１４を有する半導体スイッチング装置１０の方が逆回復電圧及び逆回復電流のｄｉ／ｄｔの抑制に有効であることが分かる。従ってフェライトコアが逆回復電圧及び逆回復電流の抑制に有効であることが分かる。
【００２６】
本発明の実施の形態１に係る半導体スイッチング装置では、フェライトコアを用いて逆回復電流を抑制したが本発明はこれに限定されない。本発明は、逆回復電流が流れる配線において発生する磁界が、一定の透磁率を有するフェライトコアに吸収され、熱変換されて消費されるものである。従って、フェライトコアは「磁界吸収体」であれば特に限定されない。そして、磁界吸収体は、フェライトコアだけでなく、例えばアモルファス素材で形成することができる。また、磁界吸収体は環状に形成される場合に限定されない。例えば、磁界吸収体としてテープ又は配線の一部に形成された薄膜を用いても良い。
【００２７】
本発明の実施の形態１に係る半導体スイッチング装置では、フェライトコアをＵ相（あるいはＶ相、Ｗ相）の中点と接続点Ｐ１（あるいはＰ２、Ｐ３）を結ぶ配線に取り付けたが本発明はこれに限定されない。フェライトコアは「逆回復電流が流れる配線の一部を覆う」限りにおいてどこに取り付けされても良い。
【００２８】
本発明の実施の形態１に係るモータ１８は、他の誘導負荷に置き換えることができる。すなわち、誘導性の負荷であれば、還流電流が生じるので本発明の効果を得ることができる。従ってモータ１８は他の誘導負荷であってもよい。
【００２９】
実施の形態２．
図６は本発明の実施の形態２に係る半導体スイッチング装置の回路図である。図６は図３と同様に、半導体スイッチング装置の回路図の一部を取り出した図である。具体的には、Ｕ相５０とＵ相５０の中点と接続されたスナバ回路８０を取り出した図である。なお、後述の図８、９、１０、１１、及び１２についても、Ｕ相の中点とＵ相の中点と接続されたスナバ回路を取り出した図である。
【００３０】
本発明の実施の形態２に係る半導体スイッチング装置は、コンデンサが接続されたスナバ回路８０を有する点において実施の形態１に係る半導体スイッチング装置と相違する。スナバ回路８０は、一端がダイオード３２のカソードに接続され他端がダイオード３２のアノードに接続されたコンデンサ８２を備えている。また、一端がダイオード３４のカソードに接続され他端がダイオード３４のアノードに接続されたコンデンサ８４も備えている。コンデンサ８２はダイオード３２の逆回復電流を遅延させる。コンデンサ８４はダイオード３４の逆回復電流を遅延させる。従ってノイズの発生を抑えつつ、ダイオードの逆回復電流のｄｉ／ｄｔを抑制する効果を高めることができる。
【００３１】
図７は、本発明の実施の形態２に係る半導体スイッチング装置を用いた場合の、逆回復電圧及び逆回復電流の波形を示す図である。この図を実施の形態１の場合の波形を示す図５と比較すると、本発明の実施の形態に係る半導体スイッチング装置の方が逆回復電流のｄｉ／ｄｔを抑制できていることが分かる。
【００３２】
本発明の実施の形態２に係る半導体スイッチング装置では、ダイオードにコンデンサを並列に接続したが、コンデンサに代えてコンデンサと抵抗を直列接続したものをダイオードに取り付けても良い。
【００３３】
実施の形態３．
図８は本発明の実施の形態３に係る半導体スイッチング装置の回路図である。この半導体スイッチング装置は、抵抗が接続されたスナバ回路９０を有する点において実施の形態１に係る半導体スイッチング装置と相違する。スナバ回路９０は、Ｕ相５０の中点と接続点Ｐ１を結ぶ配線に直列に接続された抵抗９２を備えている。抵抗９２はダイオード３２の逆回復電流を抑制するため、ノイズの発生を抑えつつ、ダイオードの逆回復電流を抑制する効果を高めることができる。また、抵抗９２によりダイオード２０Ｄの順方向に流れる電流も抑制することができる。
【００３４】
実施の形態４．
図９は本発明の実施の形態４に係る半導体スイッチング装置の回路図である。この半導体スイッチング装置は、スナバ回路のダイオードを一部抵抗に置き換えた点において本発明の実施の形態１に係る半導体スイッチング装置と相違する。スナバ回路１００は、一端が接続点Ｐ１と接続され、他端がスイッチング素子２２Ｓのエミッタと接続された抵抗１０２を備えている。
【００３５】
半導体スイッチング装置のインバータ回路の動作上、スイッチング素子と逆並列に接続されたダイオードのうち、特定のダイオードは逆回復しなかったり、逆回復したとしても逆回復電流が動作上問題とならないほど軽微であったりする場合がある。そのような場合にはスナバ回路にダイオードを設ける必要がない。本発明の実施の形態４に係る半導体スイッチング装置では、そのような特定のダイオードとして、ダイオード２２Ｄを想定している。そして、ダイオード２２Ｄとともに還流電流を流すように形成されていたダイオードを抵抗１０２に置き換えることで、安価な半導体スイッチング装置を提供できる。
【００３６】
本発明の実施の形態４に係る半導体スイッチング装置は、スナバ回路のダイオードを抵抗に置き換えたことが特徴である。そのため、あるスイッチング素子と、それとともにインバータの１つの相を形成するように接続された別のスイッチング素子を有する場合において、あるスイッチング素子又は別のスイッチング素子に並列に抵抗を備える限り、半導体スイッチング装置の低価格化ができる。
【００３７】
実施の形態５．
図１０は本発明の実施の形態５に係る半導体スイッチング装置の回路図である。この半導体スイッチング装置は、スナバ回路のダイオードの数を増加させた点において本発明の実施の形態１に係る半導体スイッチング装置と相違する。スナバ回路１１０は、ダイオード１１２のカソードがダイオード２０Ｄのカソードに接続され、ダイオード１１２のアノードとダイオード１１４のカソードが接続され、ダイオード１１４のアノードが配線２１に接続されている。さらに、ダイオード１１６及び１１８が、ダイオード１１２及び１１４に並列に接続されている。また、ダイオード１２０、及び１２２、並びにダイオード１２４、及び１２６もそれぞれ、ダイオード２２Ｄに対し並列に接続されている。
【００３８】
本発明の実施の形態５に係る半導体スイッチング装置によれば、スナバ回路１１０のダイオードの耐圧及び電流容量を高めることができる。ここで、耐圧を高めたいときには、逆回復電流の流れる経路に直列にダイオードを接続し、電流容量を高めたいときには、逆回復電流の流れる経路に並列にダイオードを接続すれば良い。
【００３９】
実施の形態６．
図１１は本発明の実施の形態６に係る半導体スイッチング装置の回路図である。この半導体スイッチング装置は、スナバ回路にショットキーダイオードを用いた点において本発明の実施の形態１に係る半導体スイッチング装置と相違する。スナバ回路１３０はダイオード３２と直列に接続されたショットキーダイオード１３２を備えている。また、ダイオード３４と直列に接続されたショットキーダイオード１３４を備えている。ショットキーダイオード１３２及び１３４を用いることにより、逆回復電流を抑制することができる。
【００４０】
実施の形態７．
図１２は本発明の実施の形態７に係る半導体スイッチング装置の回路図である。この半導体スイッチング装置はフェライトコアの数を増加させた点において本発明の実施の形態１に係る半導体スイッチング装置と相違する。本発明の実施の形態７に係る半導体スイッチング装置は、配線２１のうち、Ｕ相５０の中点と接続点Ｐ１を結ぶ部分にフェライトコア４４及び１４２が取り付けられている。逆回復電流の流れる配線の複数個所にフェライトコアを取り付けることで、逆回復電流の抑制効果を高めることができる。なお、フェライトコアの数を増加させるだけでなく、透磁率の高いフェライトコアを用いても同様の効果を得ることができる。
【００４１】
図１３は配線２１をフェライトコアに複数周巻きつけたことを示す図である。具体的には、フェライトコア１５０は配線２１に３周巻きつけられている。このように配線の巻き数を増加させると、透磁率を増加させることができるので、フェライトコアの数を増やさずに逆回復電流の抑制効果を高めることができる。
【００４２】
実施の形態８．
図１４は本発明の実施の形態８に係る半導体スイッチング装置の回路図である。半導体スイッチング装置は、整流ダイオードが並列接続されたコンバータ回路１６０を備えている。コンバータ回路１６０は、整流ダイオード１６２、１６４、１６６、１６８、１７０、及び１７２を備えている。整流ダイオード１６２及び１６４は直列に接続され、その中点（第１中点Ｃ１）はモータ１８に接続されている。整流ダイオード１６６及び１６８は直列に接続され、その中点（第２中点Ｃ２）はモータ１８に接続されている。整流ダイオード１７０及び１７２は直列に接続され、その中点（第３中点Ｃ３）はモータ１８に接続されている。整流ダイオード１６２及び１６４の両端、整流ダイオード１６６及び１６８の両端、並びに整流ダイオード１７０及び１７２の両端はそれぞれ平滑コンデンサ１７４に接続されている。
【００４３】
上述の構成のコンバータ回路１６０にはスナバ回路１４が接続されている。ここで、フェライトコア４４は、接続点Ｐ１と第１中点Ｃ１を結ぶ配線に取り付けられている。フェライトコア４６は、接続点Ｐ２と第２中点Ｃ２を結ぶ配線に取り付けられている。フェライトコア４８は、接続点Ｐ３と第３中点Ｃ３を結ぶ配線に取り付けられている。このように、各フェライトコアは、コンバータ回路１６０の備える整流ダイオード１６２、１６４、１６６、１６８、１７０、及び１７２の逆回復電流が流れる配線に取り付けられているため、逆回復電流を抑制できる。
【００４４】
実施の形態９． 
図１５は本発明の実施の形態９に係る半導体スイッチング装置の回路図である。本発明の実施の形態９に係る半導体スイッチング装置は、Ｈブリッジ回路によりモータ１８を制御するものである。
【００４５】
本発明の実施の形態９に係る半導体スイッチング装置は、降圧回路２００及び２０４と昇圧回路２０２及び２０６を備えている。降圧回路２００と昇圧回路２０２の出力は出力線２３０により伝送される。出力線２３０はモータ１８の一端と接続されている。モータ１８の他端には、降圧回路２０４と昇圧回路２０６の出力線２３２が接続されている。出力線２３０のうち、降圧回路２００の中点と昇圧回路２０２の中点をつなぐ部分にはフェライトコア２３４が取り付けられている。また、出力線２３２のうち、降圧回路２０４の中点と昇圧回路２０６の中点をつなぐ部分にはフェライトコア２３６が取り付けられている。
【００４６】
例えば、降圧回路２００のスイッチング素子２００Ｓと昇圧回路２０６のスイッチング素子２０６Ｓをオン状態としてモータ１８に通電しているとする。この状態でスイッチング素子２０６Ｓをオフ状態とすると、モータ１８のエネルギーは降圧回路２０４のダイオード２０４Ｄと昇圧回路２０６のダイオード２０６Ｄを経由して放出される。その後、スイッチング素子２０６Ｓが再びオン状態となると、ダイオード２０４Ｄ及び２０６Ｄが逆回復する。そして、逆回復電流が流れる配線にはフェライトコア２３６が取り付けられているのでこの逆回復電流を抑制することができる。
【００４７】
実施の形態１０．
図１６は本発明の実施の形態１０に係る半導体スイッチング装置の回路図である。本発明の実施の形態１０に係る半導体スイッチング装置は、３相インバータ回路の降圧回路と昇圧回路をそれぞれモジュール化したものである。
【００４８】
本発明の実施の形態１０に係る半導体スイッチング装置は、降圧回路２４０と昇圧回路２４２を備える。降圧回路２４０及び昇圧回路２４２はそれぞれモジュール化されている。降圧回路２４０は、Ｕ相、Ｖ相、及びＷ相の端子として２４０Ｕ、２４０Ｖ、及び２４０Ｗを備えている。また、昇圧回路２４２はＵ相、Ｖ相、及びＷ相の端子として端子２４２Ｕ、２４２Ｖ、及び２４２Ｗを備えている。
【００４９】
そして、端子２４０Ｕと２４２Ｕは配線で接続されている。当該配線にはフェライトコア２５０が取り付けられている。また、端子２４０Ｖと２４２Ｖは配線で接続されている。当該配線にはフェライトコア２５２が取り付けられている。さらに、端子２４０Ｗと２４２Ｗは配線で接続されている。当該配線にはフェライトコア２５４が取り付けられている。ダイオードが逆回復する際にはフェライトコア２５０、２５２、又は２５４が逆回復電流を抑制するので本発明の効果を得ることができる。また、降圧回路２４０と昇圧回路２４２をそれぞれモジュール化したため、組み立てが容易となり、省スペース化もできる。
【００５０】
本発明の実施の形態１０に係る半導体スイッチング装置では、降圧回路と昇圧回路をそれぞれモジュール化したが、降圧回路と昇圧回路の混在した回路をモジュール化しても良い。すなわち、スイッチング素子と他のスイッチング素子とをモジュール化すれば本発明の実施の形態１０に係る半導体スイッチング装置の効果を得ることができる。
【００５１】
上述した各実施の形態に係る半導体スイッチング装置の特徴は、他の実施の形態の特徴と組み合わせることが可能である。また、実施の形態２乃至１０に係る半導体スイッチング装置は少なくとも実施の形態１の半導体スイッチング装置と同程度の変形が可能である。
【００５２】
本発明の全ての実施の形態においてスイッチング素子は特に限定されないが、例えばＩＧＢＴやＭＯＳＦＥＴを用いることができる。また、本発明の全ての実施の形態ではスイッチング素子は主に珪素で形成されても良いが、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体で形成することが好ましい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドを用いることができる。ワイドバンドギャップ半導体は珪素に比べて耐熱性が高く冷却フィンの小型化が可能であるので、半導体スイッチング装置の一層の小型化が可能である。またワイドバンドギャップ半導体は耐圧及び許容電流密度が高いため、スイッチング素子も小型化できる。
【符号の説明】
【００５３】
１０  半導体スイッチング装置、  １２  インバータ回路、  １４  スナバ回路、  １６  電源、  １８  モータ、  ４４，４６，４８  フェライトコア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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