(57)【特許請求の範囲】
【請求項１】
不揮発性半導体メモリの消去動作後の放電動作を行う不揮発性半導体メモリの放電回路において、
前記不揮発性半導体メモリのメモリアレイを構成する複数の浮遊ゲート型ＭＯＳトランジスタは、Ｐ型半導体基板のＮウェル内に設けられたＰウェル内に形成されたソース、ドレインと、制御ゲートとを有し、
前記制御ゲートに接続されるワードライン放電回路は、第１の電源端子とワードライン端子との間に直列に接続された第１の定電流トランジスタと、第１のスイッチングトランジスタと、第２のスイッチングトランジスタとを含み、
前記Ｐウェルに接続されるバルク放電回路は、第２の電源端子と前記Ｐウェルとの間に直列に接続された第２の定電流トランジスタと、第３のスイッチングトランジスタとを含み、
前記第１乃至第２の定電流トランジスタ、および前記第１乃至第３のスイッチングトランジスタは、少なくとも前記放電動作中には同時にターンオンすることを特徴とする不揮発性半導体メモリの放電回路。
【請求項２】
前記放電回路は、
前記第１の定電流トランジスタのゲートに、第１定電流バイアス電圧が印加され、前記第２の定電流トランジスタのゲートに、第２定電流バイアス電圧が印加され、
前記第１乃至第３スイッチングトランジスタの各々のゲートには、前記放電動作において、同一のスイッチング駆動パルスが印加されることを特徴とする請求項１に記載の不揮発性半導体メモリの放電回路。
【請求項３】
前記Ｎウェルに接続されたサブ（ＳＵＢ）放電回路を更に有し、前記サブ放電回路は、前記第１電源端子と前記Ｎウェルとの間に直列に接続された第３の定電流トランジスタと第４のスイッチングトランジスタとを含むことを特徴とする請求項１に記載の不揮発性半導体メモリの放電回路。
【請求項４】
前記Ｐウェルと前記Ｎウェルとに対応するノード間に接続された第５のスイッチングトランジスタを更に有し、
前記第５のスイッチングトランジスタは、前記第３のスイッチングトランジスタと同時にターンオンすることを特徴とする請求項１に記載の不揮発性半導体メモリの放電回路。
【請求項５】
前記第１および第２定電流トランジスタのトランジスタ構成は、
基準となる定電流回路を１つ設け、前記制御ゲート、Ｐウェル、およびＮウェルがそれぞれアレイ状に連結された各々の端子に要する所望の放電電流を得るため、前記基準となる定電流トランジスタを必要な数だけ並列接続することにより構成されることを特徴とする請求項１に記載の不揮発性半導体メモリの放電回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリの消去動作後の放電動作に係り、詳しくは、メモリアレイの各端子の放電を、所望の定電流により同時に放電を行う放電回路に関する。
【背景技術】
【０００２】
不揮発性半導体メモリにおけるフラッシュメモリ動作は、メモリセルに情報を書き込むための書き込み動作、書き込まれた情報を読み出すための読み出し動作、および情報を書き換えるための消去動作からなる。この書き込まれた情報の消去動作において、消去後の放電プロセスでは、メモリセルとなる浮遊ゲート型ＭＯＳトランジスタの制御ゲート、Ｐウェル、およびＤｅｅｐ−Ｎウェルがそれぞれアレイ状に連結されたワードライン端子、Ｐウェル端子、およびＤｅｅｐ−Ｎウェル端子の３つの端子の電圧を、読み出しでの初期値、又は再書き込みの初期値となるよう放電しなければならない。
【０００３】
これらを別々に放電する場合には、例えば、ワードライン端子以外の電圧を保持しておき、ワードライン端子電圧を放電させ、次にＰウェル端子以外の電圧を保持しておきＰウェル端子の電圧を放電し、最後にＤｅｅｐ−Ｎウェル端子以外の電圧を保持しておきＤｅｅｐ−Ｎウェル端子の電圧を放電するという過程を経る必要があった。このため、Ｐウェル端子、Ｐウェル端子、Ｄｅｅｐ−Ｎウェル端子の電圧を一度に放電する場合と比較すると、３倍以上の時間が必要であった。
【０００４】
また、これら３つの電圧を同時に放電する場合には放電時間の短縮は可能であるが、電源電圧変動、製造プロセス等の影響により、これらの電圧を均一に放電させることは困難であった。このため不均一な放電が原因で、例えば、オーバーシュート等によりＤｅｅｐ−Ｎウェル端子に接続されたトランジスタ等の耐圧を超えた電圧が生じる場合があり、メモリチップの寿命を短縮する原因の１つともなっていた。また、耐圧を越える状況に対処するため、高耐圧トランジスタを使用する方法も考えられるが、製造コストの上昇が見込まれるため、現実的ではなかった。
【０００５】
図７は、特許文献１における不揮発性半導体メモリ装置の概略構成図である。図７において、アレイ上に配置された複数の浮遊ゲート型ＭＯＳトランジスタＴｒは、Ｐ型半導体基板１０のＮウェル１１内に設けられたＰウェル１２内に形成されたソース１３、ドレイン１４と、このソース１３、ドレイン１４間上に絶縁膜としてのトンネル酸化膜１５を介して形成された浮遊ゲート１６と、この浮遊ゲート１６上に絶縁膜としての層間絶縁膜１７を介して形成された制御ゲート１８とを有している。
【０００６】
浮遊ゲート型ＭＯＳトランジスタＴｒの消去動作時の電圧条件は、ドレイン１４をオープン状態にし、Ｐウェルに第１の電圧として例えば６Ｖを印加する。このとき、制御ゲート１８に−９Ｖを印加すると共に、Ｎウェル１１に第２電圧としての例えば９Ｖを印加する。これにより、浮遊ゲート１６から電子が引き抜かれて、閾値が低下する。この消去動作の電圧条件を実現するための一例の消去回路は、ローデコーダ回路ＲＤを介してワードラインＷＬに負電圧である−Ｖを印加するための負電圧ポンプ回路３を有している。また、Ｐ型ウェル１２に６Ｖを印加するための第１高圧ポンプ回路１が、Ｎ型ウェルに９Ｖを印加するための第２の高圧ポンプ回路２が存在する。
【０００７】
そして、パルス印加が終了すると、Ｐウェル１２およびワードラインＷＤの電圧を基準電圧Ｖｓｓ（０Ｖ）にするシャットダウンシーケンスが実行される。そうすると、Ｐウェル用スイッチ４のＥｒａｓｅｓｐ信号がローになり、ワードラインＷＤが基準電圧Ｖｓｓへフォースされ、Ｐウェル１２が基準電圧Ｖｓｓへフォースされる。図８はワードライン、Ｎウェル、およびＰウェルの電圧波形の一例を示す図である。ワードラインＷＤの電圧が−９Ｖから基準電圧Ｖｓｓへフォースされるタイミングでは、Ｐウェル１２の電圧は、６Ｖからさらに２Ｖ程度高くなり、８Ｖ程度になった後、基準電圧Ｖｓｓへフォースされている。このとき、Ｐウェル１２とＮウェル１１がカップリングしているために、Ｐウェル１２の電圧が６Ｖから８Ｖになるのに伴い、Ｎウェル１１の電圧が９Ｖから１０Ｖになる。
【０００８】
このように、常に、Ｎウェル１１の電圧の方が。Ｐウェル１２の電圧よりも高いので、Ｐウェル１２とＮウェル１１との間で順方向電流が流れない。その結果、ラッチアップのトリガの発生を阻止できる。ところが、図８における消去後の放電プロセスにおいては、ワードラインＷＤの電圧を基準電圧Ｖｓｓへフォースすることにより、Ｐウェル１２の電圧がカップリングにより追従して基準電圧Ｖｓｓへフォースするよう制御しているため、放電に要する時間が５００ｎｓと長くなっている。
【０００９】
特許文献２には、第１ＭＯＳトランジスタを備えた不揮発性メモリセルと、同一行にある前記第１ＭＯＳトランジスタの制御ゲートを共通接続するワードラインと、前記メモリセルへのデータの書き込み時または消去時において活性化されて第１電圧を発生し、該第１電圧を前記ワードラインに供給する第１チャージポンプ回路と、前記第１チャージポンプ回路が非活性化された際に、前記第１電圧ノードに電流を流しつつ前記第１チャージポンプ回路によって発生された電荷を接地電位または電源電位へ放電する放電回路とを備える不揮発性半導体記憶装置の記載がある。
【００１０】
また、この不揮発性半導体記憶装置の消去動作終了後のリセット動作において、ＶＤＤＷノードの電位をＶＰＰに維持した状態で、ＶＮＥＧノードの電位を０Ｖに戻し、ＶＮＥＧノードが０Ｖに設定された後、ＶＤＤＷノードの電位はＶｃｃ２に設定され、その後０Ｖに設定されることにより、カップリングノイズの影響を低減できることが記載されている。ところが、ＶＮＥＧノードを０Ｖに設定した後、ＶＤＤＷノードの電位をＶｃｃ２に設定し、その後０Ｖに設定することにより、特許文献１における放電プロセスに要した放電時間（５００ｎｓ）よりさらに長い放電時間を要するものと推定される。
【００１１】
特許文献３には、フラッシュメモリ回路のセルアレイを構成するそれぞれのセルＭＣ００〜ＭＣｍｎを構成するソース部ＣＳＬ、ドレイン部ＣＢＬおよび基板部ＣＷＬの少なくとも一つと、ゲート部とを当該フラッシュメモリにおける消去動作中に電気的に直接接続させる共通放電回路部が設けられているフラッシュメモリの消去回路制御装置の記載がある。
【００１２】
この消去終了時の動作において、放電制御信号ＤＩＳＣＴがＬレベルからＨレベルに変化することで放電制御回路８内のＮ型ＭＯＳＦＥＴ、ＭＤＮ３〜６はすべて導通状態となり、メモリセルのソース、基板、ドレイン、ゲートの各接点に電気的に接続されるＣＳＬ、ＣＷＬ、ＣＢＬ、Ｖｎｅｇは共通放電接点ＤＩＳＣＯＭに接続され、さらにＮ型ＭＯＳＦＥＴ，ＭＤＮ７が導通状態となり共通放電接点ＤＩＳＣＯＭと接地電位ＧＮＤ間の電流経路が確保される。このように、正電位となっている端子と、負電位となっている端子とをスイッチを介してショートさせるため、放電時間の制御が難しく、スイッチを構成する素子の耐圧を高くしなければならない場合が生じ、また、放電する対象に合わせて、スイッチサイズを大きくする必要がある。
【００１３】
特許文献４には、ワードラインに第１の電圧を、ＮウェルおよびＰウェルに第２の電圧を印加し、ビット線と接地線とを開放状態にして、浮遊ゲート型電界効果トランジスタの浮遊ゲートに蓄積された電荷を半導体基板に引き抜いて消去を行なう第１のステップと、ワードラインとビット線の電位を接地電位に遷移させ、ワードラインに蓄積された電荷を放電させ、ビット線につながった放電トランジスタをオンさせる第２のステップと、ＮウェルとＰウェルの電位を接地電位に遷移させ、ＮウェルとＰウェルに蓄積された電荷を放電させる第３のステップとを具備する不揮発性半導体記憶装置の消去放電方法の記載がある。
【００１４】
ところで、この第２ステップにおいては、ビット線に放電用トランジスタ１を接続し、ワードラインの放電と同時にビット線からも放電させ、ワードラインとビット線との容量を介してのカップリングによるビット線へのオーバーシュートを防止している。このように、カップリングによるビット線の電圧上昇を防ぐための専用の放電回路を、ビット線単位に、または、メモリアレイのローカルビット線ごとに設けるため、回路が複雑化すると共に、製造コストが上昇する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００２−２６１１７２号公報
【特許文献２】特開２００５−３１０３０１号公報
【特許文献３】特開２００１−３５１３９０号公報
【特許文献４】特開２００８−４２３６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明は、このような問題を解決するためになされたものであり、その目的は、消去動作後の放電動作で、メモリアレイの各端子を同時に放電する定電流回路により、放電時間を短縮し、耐圧のオーバーおよびラッチアップが防止できる不揮発性半導体メモリの放電回路を提供する。
【課題を解決するための手段】
【００１７】
本発明の不揮発性半導体メモリの放電回路は、不揮発性半導体メモリの消去動作後の放電動作を行う不揮発性半導体メモリの放電回路において、不揮発性半導体メモリのメモリアレイを構成する複数の浮遊ゲート型ＭＯＳトランジスタは、Ｐ型半導体基板のＮウェル内に設けられたＰウェル内に形成されたソース、ドレインと、制御ゲートとを有し、制御ゲート、Ｐウェル、およびＮウェルがそれぞれアレイ状に連結された各々の端子は、所定の電流を流す各々の定電流トランジスタとスイッチングトランジスとを有し、各々の定電流トランジスタは、各々のスイッチングトランジスが同一のタイミングでオン動作することにより、定電流動作を行うことを特徴とする。これにより、製造コストの上昇を伴うことなく、放電時間を短縮し、耐圧のオーバーおよびラッチアップが防止できる。
【００１８】
本発明の不揮発性半導体メモリの放電回路は、各々の定電流トランジスタの各ゲートには、定電流バイアス電圧が印加され、各々のスイッチングトランジスタのゲートには、メモリアレイの消去動作後の放電動作において、同一のスイッチング駆動パルスが印加されることを特徴とする。これにより、定電流トランジスタを常に安定動作状態とし、高速、高信頼性を備えた放電動作を行うことができる。
【００１９】
本発明の不揮発性半導体メモリの放電回路は、不揮発性半導体メモリの消去動作後の放電動作を行う不揮発性半導体メモリの放電回路において、不揮発性半導体メモリのメモリアレイを構成する複数の浮遊ゲート型ＭＯＳトランジスタは、Ｐ型半導体基板のＮウェル内に設けられたＰウェル内に形成されたソース、ドレインと、制御ゲートとを有し、制御ゲート、Ｐウェル、およびＮウェルがそれぞれアレイ状に連結された各々の端子の制御ゲートおよびＰウェルの各端子は、それぞれ所定の電流を流す各々の定電流トランジスタと、スイッチングトランジスタとを有し、且つ、ＰウェルおよびＮウェルの各端子間には、各々のスイッチングトランジスタを有し、各々の定電流トランジスタは、各々のスイッチングトランジスが同一のタイミングでオン動作することにより、定電流動作を行うことを特徴とする。これにより、定電流トランジスタを削減して、放電時間の短縮が可能となり、耐圧のオーバーおよびラッチアップが防止でき、且つ、製造コストの上昇を伴うこともない。
【００２０】
本発明の不揮発性半導体メモリの放電回路は、各々の定電流トランジスタの各ゲートには、定電流バイアス電圧が印加され、各々のスイッチングトランジスタのゲートには、メモリアレイの消去動作後の放電動作において、同一のスイッチング駆動パルスが印加されることを特徴とする。これにより、定電流トランジスタを常に安定動作状態とし、高速、高信頼性を備えた放電動作を行うことができる。
【００２１】
本発明の不揮発性半導体メモリの放電回路の定電流トランジスタのトランジスタ構成は、基準となる定電流回路を１つ設け、制御ゲート、Ｐウェル、およびＮウェルがそれぞれアレイ状に連結された各々の端子に要する所望の放電電流を得るため、基準となる定電流トランジスタを必要な数だけ並列接続することにより構成されることを特徴とする。これにより、設計コストの上昇を伴わない不揮発性半導体メモリの放電回路を提供することができる。
【発明の効果】
【００２２】
本発明によれば、消去動作後の放電動作において、メモリアレイの各端子を同時に放電する定電流回路により、放電時間を短縮し、耐圧のオーバーおよびラッチアップが防止し、且つ、所望の放電電流を、基準となる定電流トランジスタの並列接続数により得ることにより、設計、製造コストの上昇を伴わない不揮発性半導体メモリの放電回路を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明による第１の放電回路の構成を示す構成図。
【図２】消去後のセルアレイの各端子の電圧関係を示す電圧レベル図。
【図３】本発明の放電回路による放電特性図。
【図４】メモリセルアレイ遠方の配線を含むセルアレイ負荷のモデル図。
【図５】定電流トランジスタのバイアス電圧を生成するバイアス生成回路図。
【図６】本発明による第２の放電回路の構成を示す構成図。
【図７】従来の不揮発性半導体メモリ装置の概略構成図。
【図８】従来の不揮発性半導体メモリ装置の放電特性図。
【発明を実施するための形態】
【実施例】
【００２４】
本発明の実施の形態について、図を用いて説明する。図１は、本発明による第１の放電回路の構成を示す回路構成図である。図１において、メモリセルアレイを構成する複数の浮遊ゲート型ＭＯＳトランジスタＴｒの構造は、図７の場合と同様であるため説明を省略する。浮遊ゲート型ＭＯＳトランジスタＴｒの制御ゲート１８、Ｐウェル１２、およびＤｅｅｐ−Ｎウェル１１がそれぞれアレイ状に連結されたワードライン端子ＷＬ、Ｐウェル端子ＢＵＬＫ、およびＮウェル端子ＳＵＢは、それぞれ所定の電流を流す定電流トランジスタとスイッチングトランジスタにより構成されたＷＬ放電回路２０、ＢＵＬＫ放電回路３０、およびＳＵＢ放電回路４０に接続されている。そして、これら３つの放電回路が、本発明の第１の放電回路を構成する。
【００２５】
ＷＬ放電回路２０は、定電流トランジスタであるＰＭＯＳトランジスタ２１と、スイッチングトランジスタであるＰＭＯＳトランジスタ２２およびＮＭＯＳトランジスタ２３により構成されている。ＢＵＬＫ放電回路３０は、スイッチングトランジスタであるＮＭＯＳトランジスタ３１と、定電流トランジスタであるＮＭＯＳトランジスタ３２により構成されている。ＳＵＢ放電回路４０は、定電流トランジスタであるＰＭＯＳトランジスタ４１と、スイッチングトランジスタであるＰＭＯＳトランジスタ４２により構成されている。なお、定電流トランジスタの横に記したｍ＝２、ｍ＝４は、定電流トランジスタの並列接続数を表し、放電する負荷に応じた所望の並列数とする。また、スイッチングトランジスタは、定電流トランジスタの耐圧オーバーを抑止する等の特性補償も兼ねる。
【００２６】
ＰＭＯＳトランジスタ２１の一端は電源端子Ｖｃｃに接続され、他端はＰＭＯＳトランジスタ２２の一端と接続され、ゲートは定電流バイアス端子ＰＢＩＡＳに接続されている。ＰＭＯＳトランジスタ２２の他端はＮＭＯＳトランジスタ２３の一端と接続され、ゲートはスイッチング駆動パルス端子ＣＮＴＢに接続されている。ＮＭＯＳトランジスタ２３の他端は制御ゲート１８の端子ＷＬに接続され、ゲートはスイッチング駆動パルス端子ＣＮＴに接続されている。ＮＭＯＳトランジスタ３１の一端はＰウェル１２の端子ＢＵＬＫに接続され、他端はＮＭＯＳトランジスタ３２の一端と接続され、ゲートはスイッチング駆動パルス端子ＣＮＴに接続されている。ＮＭＯＳトランジスタ３２の他端はグランドに接続され、ゲートは定電流バイアス端子ＮＢＩＡＳに接続されている。ＰＭＯＳトランジスタ４１の一端は電源端子Ｖｃｃに接続され、他端はＰＭＯＳトランジスタ４２の一端と接続され、ゲートは定電流バイアス端子ＰＢＩＡＳに接続されている。ＰＭＯＳトランジスタ４２に他端はＤｅｅｐ−Ｎウェル端子ＳＵＢに接続され、ゲートはスイッチング駆動パルス端子ＣＮＴＢに接続されている。
【００２７】
図２は、消去後のセルアレイの各端子の電圧関係を示す電圧レベル図である。メモリアレイをモデル化すると、制御ゲート１８のワードライン端子ＷＬとＰウェル端子ＢＵＬＫとの間には、静電容量ＣＷＬ−ＢＵＬＫが、Ｐウェル端子ＢＵＬＫとＤｅｅｐ−Ｎウェル端子ＳＵＢとの間には、静電容量ＣＢＵＬＫ−ＳＵＢが、Ｄｅｅｐ−Ｎウェル端子ＳＵＢとグランドとの間には、静電容量ＣＳＵＢ−ＰＳＵＢが存在する。これらの静電容量の電位関係は、消去動作終了後において、例えば、ワードライン端子ＷＬは−９Ｖ、Ｐウェル端子ＢＵＬＫは５〜９Ｖ、Ｄｅｅｐ−Ｎウェル端子ＳＵＢは５〜９Ｖとなっている。このため、消去後の放電プロセスにおいて、各端子およびグランド間の静電容量にチャージされた電荷が放電され、各端子電位は、読み出しでの初期電位、又は再書き込みの初期電位に設定される。
【００２８】
図３は、本発明の放電回路による放電特性図である。図１と図３における放電プロセスにおいて、ＷＬ放電回路２０のＰＭＯＳトランジスタ２１のゲートには、定電流バイアス端子ＰＢＩＡＳからバイアス電圧、例えば（Ｖｃｃ−１Ｖ）が常時印加されて、所望の安定した定電流供給状態を保っている。ＰＭＯＳトランジスタ２２のゲートには、スイッチング駆動パルス端子ＣＮＴＢから、１０Ｖから０Ｖに遷移したスイッチング駆動パルスが印加されて、ＰＭＯＳトランジスタ２２はオンする。また、ＮＭＯＳトランジスタ２３のゲートには、スイッチング駆動パルス端子ＣＮＴから、０Ｖから１０Ｖに遷移したスイッチング駆動パルスが印加されて、ＮＭＯＳトランジスタ２３もオンする。これにより、端子ＷＬには電源端子Ｖｃｃから電荷が供給され、端子ＷＬの電圧は、−９Ｖから０Ｖに遷移する。
【００２９】
ＢＵＬＫ放電回路３０のＮＭＯＳトランジスタ３１のゲートには、定電流バイアス端子ＮＢＩＡＳからバイアス電圧、例えば（ＧＮＤ＋１Ｖ）が常時印加されて、所望の安定した定電流供給状態を保っている。ＮＭＯＳトランジスタ３２のゲート電圧には、スイッチング駆動パルス端子ＣＮＴから、０Ｖから１０Ｖに遷移したスイッチング駆動パルスが印加されて、ＮＭＯＳトランジスタ３２はオンする。これにより、Ｐウェル端子ＢＵＬＫはグランドＧＮＤと導通状態となり、電荷が引き抜かれて、Ｐウェル端子ＢＵＬＫの電圧は、５〜９Ｖから０Ｖに遷移する。
【００３０】
ＳＵＢ放電回路４０のＰＭＯＳトランジスタ４１のゲートには、定電流バイアス端子ＰＢＩＡＳからバイアス電圧、例えば（Ｖｃｃ−１Ｖ）が常時印加されて、所望の安定した定電流供給状態を保っている。ＰＭＯＳトランジスタ４２のゲートには、スイッチング駆動パルス端子ＣＮＴバーから、１０Ｖから０Ｖに遷移したスイッチング駆動パルスが印加されて、ＰＭＯＳトランジスタ４２はオンする。これにより、電荷が引き抜かれて、Ｄｅｅｐ−Ｎウェル端子ＳＵＢの電圧は、５〜９Ｖから３Ｖに遷移する。なお、定電流バイアス端子ＰＢＩＡＳ、ＮＢＩＡＳにおけるバイアス電圧については、図５において説明する。
【００３１】
このように、基準となる定電流回路を１つ設けて、それぞれの放電回路におけるｍの値を、放電する負荷に応じた所望の並列数とすることにより、放電時間を一定にすることが可能となり、図２の場合は、５０〜２００ｎｓと、従来に比べ放電時間が短く、且つ、ラッチアップの発生もない。これにより、設計負担が少なく、高耐圧素子も必要としないため、設計、製造コストの上昇が発生することなく、放電時間を短縮することが可能となる。また、Ｄｅｅｐ−Ｎウェル端子ＳＵＢの電圧を放電終了時にＰウェル端子ＢＵＬＫの電圧と同じく０Ｖとし、その後に３Ｖとしても良いが、ラッチアップに対する安全対策として、放電終了時には、Ｐウェル端子ＢＵＬＫの電圧よりも高くすることが望ましい。
【００３２】
図４は、メモリセルアレイ遠方の配線を含むセルアレイ負荷のモデル図である。一般的には消去動作はセクタ単位で行われることが多く、図２の場合はセクタ単位にセルアレイの近傍に各放電回路が設けられた場合のセルアレイ負荷モデルとなっている。ところが、設計上の都合から、対象とする消去セクタから離れた位置に各放電回路を設ける必要がある場合がある。この場合は図４に示される集中定数のように、消去セクタと各放電回路間の抵抗および寄生容量が加わってくる。ＲＷＬ、ＣＷＬ１およびＣＷＬ２は、それぞれ、消去セクタとＷＬ放電回路２０間の抵抗および寄生容量である。ＲＢＵＬＫ，ＣＢＵＬＫ１およびＣＢＵＬＫ２は、それぞれ、消去セクタとＢＵＬＫ放電回路３０間の抵抗および寄生容量である。ＲＳＵＢ、ＣＳＵＢ１およびＣＳＵＢ２は、それぞれ、消去セクタとＳＵＢ放電回路４０間の抵抗および寄生容量である。
【００３３】
このように各放電回路は、セクタ毎等の最小消去単位に備えることが望ましいが、設計上の都合で、図４のような負荷モデルとなる回路配置を行う場合は、各放電回路内の定電流トランジスタ等について、各配線抵抗、配線容量を考慮した設計が必要となる。また、複数のセクタの同時消去後の複数セクタ同時放電では、それぞれのセクタに備えられた放電回路を同時に動作させて放電を行う。
【００３４】
図５は、定電流トランジスタのバイアス電圧を生成するバイアス生成回路図である。図５において、ＰＭＯＳトランジスタＴｒ１の一端はＰＭＯＳトランジスタＴｒ６の一端に接続され、他端はＮＭＯＳトランジスタＴｒ３の一端と、それ自身のゲート及びトランジスタＴｒ２のゲートと、定電流バイアス端子ＰＢＩＡＳと、ＮＭＯＳトランジスタＴｒ１０の一端とに接続されている。ＰＭＯＳトランジスタＴｒ６の他端は電源端子ＶＤＤに接続にされている。ＮＭＯＳトランジスタＴｒ３の他端は、抵抗Ｒの一端と接続され、ゲートはＮＭＯＳトランジスタＴｒ４の一端とそのゲートとに接続されている。抵抗Ｒの他端はＮＭＯＳトランジスタＴｒ８の一端に接続されている。ＮＭＯＳトランジスタＴｒ８の他端はグランドＧＮＤに接続され、ゲートはインバータＩｎｖ−２の出力端とＮＭＯＳトランジスタＴｒ９のゲートとに接続されている。インバータＩｎｖ−１の入力端はバイアス駆動端子ＣＮＴ_ＢＩＡＳに接続され、出力端はインバータＩｎｖ−２の入力端とＰＭＯＳトランジスタＴｒ６及びＮＭＯＳトランジスタＴｒ１０のゲートに接続されている。
【００３５】
また、ＰＭＯＳトランジスタＴｒ２の一端はＰＭＯＳトランジスタＴｒ７の一端に接続され、他端はＮＭＯＳトランジスタＴｒ４の一端と接続されている。ＰＭＯＳトランジスタＴｒ７の他端は電源端子ＶＤＤに接続にされている。ＮＭＯＳトランジスタＴｒ４の他端は、ＮＭＯＳトランジスタＴｒ５の一端とそのゲートと、定電流バイアス端子ＮＢＩＡＳとに接続されている。ＮＭＯＳトランジスタＴｒ５の他端はＮＭＯＳトランジスタＴｒ９の一端に接続されている。ＮＭＯＳトランジスタＴｒ９の他端はグランドに接続されている。定電流バイアス端子ＰＢＩＡＳ、ＮＢＩＡＳには、図３に示されるバイアス駆動端子ＣＮＴ_ＢＩＡＳに図のような駆動パルスが印加されて、定電流バイアスパルスが発生する。
【００３６】
この回路の右半分と左半分には、同じ電流Ｉが流れる。また、この回路を構成するトランジスタの並列数は、ｍ＝１なので、放電回路でｍ＝２とした場合は２＊Ｉ、ｍ＝４とした場合は４＊Ｉの電流が放電回路に流れる。この回路により、各放電回路の定電流トランジスタを駆動することにより、製造条件等でトランジスタに流れる電流が変化した場合でも、定電流バイアス端子ＮＢＩＡＳ、ＰＢＩＡＳの端子電圧は同じ回路から出力される同量の電流を流すための基準電圧であるため、各端子ＷＬ、ＢＵＬＫ、ＳＵＢから放電される電流値が同時に変化し、図３に示されるように、同じタイミング内で放電を行うことができ、且つ、所定の電圧に保持することができる。このように、ゲートを固定する電圧を独立したバイアス生成回路で生成し、電源電圧変動への依存をなくすことにより、より信頼性の高い放電を行うことができる。
【００３７】
図６は、本発明による第２の放電回路の構成を示す構成図である。図６において、ＢＵＬＫ−ＳＵＢ接続スイッチを構成するスイッチングトランジスタ以外は、図１の場合と同様であるため説明を省略する。Ｄｅｅｐ−Ｎウェル端子ＳＵＢの電圧は、ラッチアップに対する安全対策として、放電終了時には、Ｐウェル端子ＢＵＬＫの電圧よりも高くすることが望ましいが、ラッチアップ対策が必要ない場合は、Ｐウェル端子ＢＵＬＫの電圧と同じく０Ｖとすることができる。このためＤｅｅｐ−Ｎウェル端子ＳＵＢとＰウェル端子ＢＵＬＫ間に、スイッチングトランジスタ５０を設け、そのゲートにスイッチング駆動パルス端子ＣＮＴから、図１の場合と同様に０Ｖから１０Ｖに遷移したスイッチング駆動パルスが印加されることで、両端子は導通状態となり、図１と同じタイミングで、Ｄｅｅｐ−Ｎウェル端子ＳＵＢは０Ｖに遷移する。そして、これら２つの放電回路と１つのスイッチング回路が、本発明の第２の放電回路を構成する。これにより定電流回路を一つ省略することができる。
【００３８】
以上説明したように本発明によれば、消去動作後の放電動作において、メモリアレイの各端子を同時に放電する定電流回路により、放電時間を短縮し、耐圧のオーバーおよびラッチアップが防止し、且つ、所望の放電電流を、基準となる定電流トランジスタの並列接続数により得ることにより、設計、製造コストの上昇を伴わない不揮発性半導体メモリの放電回路を提供することができる。
【符号の説明】
【００３９】
１０  Ｐ型半導体基板
１１  Ｄｅｅｐ−Ｎウェル
１２  Ｐウェル
１３  ソース
１４  ドレイン
１５  トンネル酸化膜
１６  浮遊ゲート
１７  層間絶縁膜
１８  制御ゲート
２０  ＷＬ放電回路
２１、２２，４１、４２  ＰＭＯＳトランジスタ
２３、３１、３２、４２、５０  ＮＭＯＳトランジスタ  
３０  ＢＵＬＫ放電回路
４０  ＳＵＢ放電回路
ｍ  定電流トランジスタの並列接続数
Ｔｒ  浮遊ゲート型ＭＯＳトランジスタ
ＷＬ  ワードライン端子
ＢＵＬＫ  Ｐウェル
ＳＵＢ  Ｄｅｅｐ−Ｎウェル端子
ＰＢＩＡＳ  定電流バイアス端子
ＮＢＩＡＳ  定電流バイアス端子
ＣＮＴ  スイッチング駆動パルス端子
ＣＮＴ_ＢＩＡＳ  バイアス駆動パルス端子
Ｔｒ１、２、６、７  ＰＭＯＳトランジスタ
Ｔｒ３−５、８−１０  ＮＭＯＳトランジスタ
ＶＤＤ  電源端子
Ｒ  抵抗
Ｉｎｖ−１、２  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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