(57)【特許請求の範囲】
【請求項１】
保護回路における電源起動時を含む保護動作時に電源を供給する第１の電源回路と、
前記保護回路における保護動作が解除された通常動作時に電源を供給する第２の電源回路と、
前記保護回路の保護動作の状態に基づいて後記する電源切替回路を介して前記第１の電源回路または前記第２の電源回路のいずれかから電源の供給を受けて動作する基準電圧・電流回路と、
前記第１の電源回路と第２の電源回路のいずれか一方を前記保護回路の保護動作の状態に基づいて選択して前記基準電圧・電流回路に電源を供給する電源切替回路と、
前記基準電圧・電流回路の出力に基づき動作する保護回路および制御回路を備え、
前記保護回路は、前記電源切替回路の切替え動作によって生じる前記電源切替回路の出力の瞬時電圧低下に応答しないように動作遅延させられる、
ことを特徴とする電源制御用回路。
【請求項２】
前記電源切替回路は、
前記保護回路が保護動作中であるときにローレベルとなり前記保護動作の解除中であるときにハイレベルとなるイネーブル信号をゲート入力とし、前記イネーブル信号がローレベルであるときに遮断状態、ハイレベルであるときに導通状態となる第１のトランジスタ素子と、
前記第１のトランジスタ素子のドレインに接続される電流源回路と、
ゲートが前記第１のトランジスタ素子のドレインに接続され、ドレインが前記第１の電源回路の出力に接続され、ソースが前記電源切替回路の出力に接続され、前記第１のトランジスタ素子が遮断状態であるときに導通状態となる第２のトランジスタ素子と、
ゲートが前記第１のトランジスタ素子のドレインに接続され、ソースが前記第２の電源回路の出力に接続され、ドレインが前記電源切替回路の出力に接続され、前記第１のトランジスタ素子が導通状態であるときに導通状態となる第３のトランジスタ素子と、
を備えることを特徴とする請求項１に記載の電源制御用回路。
【請求項３】
前記保護回路は、保護監視のための検知電圧を保護監視のための閾値電圧と比較することにより、その比較結果を保護動作状態または保護動作の解除状態として出力する比較器により構成され、
前記比較器に供給されるバイアス電流を小さくすることにより、または前記比較器を構成するデバイスのデバイスサイズを大きくして寄生容量を大きくすることにより、前記保護回路に前記動作遅延を持たせる、
ことを特徴とする請求項１または２に記載の電源制御用回路。
【請求項４】
前記保護回路が出力する保護動作状態または保護動作の解除状態を示す出力を、遅延回路またはフィルタ回路を通すことにより、前記保護回路に前記動作遅延を持たせる、
ことを特徴とする請求項１または２に記載の電源制御用回路。
【請求項５】
前記保護回路は複数であり、
前記複数の保護回路のうちの少なくとも１つが保護動作の状態となったときに保護動作の状態を示す信号を出力し、前記複数の保護回路のすべてが保護動作の解除状態となったときに保護動作の解除状態を示す信号を出力する論理回路と、
前記論理回路の出力を、遅延回路またはフィルタ回路を通すことにより、前記保護回路に前記動作遅延を持たせる、
ことを特徴とする請求項１または２に記載の電源制御用回路。
【請求項６】
１次側と２次側がトランスにより絶縁され、１次側に設けられたスイッチング素子をオン/オフしながら、トランスを介して２次側へエネルギーを伝達し、２次側に設けられた整流回路で定電圧直流出力を得るスイッチング電源装置であって、
保護回路における電源起動時を含む保護動作時に外部から電源を供給する第１の電源回路と、前記保護回路における保護動作が解除された通常動作時に前記トランスの補助巻き線から電源を供給する第２の電源回路と、前記保護回路の保護動作の状態に基づいて後記する電源切替回路を介して前記第１の電源回路または前記第２の電源回路のいずれかから電源の供給を受けて動作する基準電圧・電流回路と、前記第１の電源回路と第２の電源回路のいずれか一方を前記保護回路の保護動作の状態に基づいて選択して前記基準電圧・電流回路に電源を供給する電源切替回路と、前記基準電圧・電流回路の出力に基づき動作する保護回路および前記スイッチング素子を制御する制御回路を備え、
前記保護回路は、前記電源切替回路の切替え動作によって生じる前記電源切替回路の出力の瞬時電圧低下に応答しないように動作遅延させられる、
ことを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源におけるスイッチング動作の制御や保護動作を行う電源制御用回路に関する。
【背景技術】
【０００２】
絶縁型のスイッチング電源としては、一般に、入力（１次側）と出力（２次側）がトランスにより絶縁され、１次側に設けられたスイッチング素子をオン/オフしながら、トランスを介して２次側へエネルギーを伝達し、２次側に設けられた整流回路で定電圧直流出力を得るコンバータが知られている。
【０００３】
このような絶縁型電源には、スイッチング素子のオン／オフを制御する制御回路が内蔵される。また、電源電圧がその電源が接続される回路が動作可能な電圧以下となった時に異常動作を行わないようにする低電圧誤動作防止（ＵＶＬＯ：Ｕｎｄｅｒ  Ｖｏｌｔａｇｅ  Ｌｏｃｋ  Ｏｕｔ、以下「ＵＶＬＯ回路」と記す。）回路や、電源の過熱を防止するための過熱保護回路等が内蔵される。
【０００４】
図６に、従来の絶縁型電源の電源制御用集積回路１００、トランス２００、およびそれらの周辺回路の構成を示す。
まず、入力（１次側）と出力（２次側）がトランス２００により絶縁される。そして、ドレインがトランス２００の１次側巻き線２０１に接続されソースが接地されるスイッチング用ＮＭＯＳＦＥＴ（ＮチャネルＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）３０１が、電源制御用集積回路１００内の制御回路１０１からゲートに印加されるスイッチング制御電圧Ｖswに基づいてオン/オフされる。これにより、高電圧入力端子Ｖh を介して１次側巻き線２０１に供給される１次側高電圧が、トランス２００の２次側巻き線２０２に伝達される。そして、２次側巻き線２０２に接続されるダイオード３０２およびコンデンサ３０３からなる整流・平滑回路を介して、低電圧出力端子Ｖout から定電圧直流出力が取り出される。
【０００５】
ここで、電源の起動時には、高電圧入力端子Ｖh に供給される高電圧入力を電源として、電源制御用集積回路１００内の電流制限素子１０４、定電流供給回路１０５を介して、電源制御用集積回路１００の電源端子Ｖccに接続されたコンデンサ３０４が充電される。これにより、電源制御用集積回路１００において、電源端子Ｖccから電源電圧が基準電圧・電流回路Ｂ  １０３，制御回路１０１，保護回路１０２に供給され、制御回路１０１や保護回路１０２に必要な基準電圧，基準電流は、基準電圧・電流回路Ｂ  １０３から供給される。
【０００６】
電源の通常動作中は、トランス２００に接続されたＮＭＯＳＦＥＴ３０１のスイッチング動作により、トランス２００の補助巻き線２０３からダイオード３０５を介して電流が供給されていて、これにより電源電圧Ｖccを維持可能である。このため、電源の通常動作中は、高電圧入力端子Ｖh から流れ込む電流が遮断される。すなわち、定電流供給回路１０５は、起動時には高電圧入力端子Ｖh から電源端子Ｖccへ流れる電流を所定値に制限する。また、電源の通常動作中には、高電圧入力端子Ｖh から電源端子Ｖccへ流れる電流を遮断する。ここで、定電流供給回路１０５が定電流を生成するために、基準電圧・電流回路Ａ  １０６が必要となる。
【０００７】
電源の通常動作は、全ての保護回路１０２の保護動作が解除された時点で開始される。保護回路１０２の保護動作が解除されると、保護回路１０２から定電流供給回路１０５に出力されるｅｎａｂｌｅ信号がハイレベルとなる。定電流供給回路１０５は、ハイレベルのｅｎａｂｌｅ信号を受けて、高電圧入力端子Ｖh から電源端子Ｖccへ流れる電流を遮断する。
【０００８】
保護回路１０２には、電源端子Ｖccの電圧低下を検出するＵＶＬＯ回路や、過熱保護回路等が適宜設けられる。保護回路１０２は、基準電圧と検出電圧を比較する回路として実現される。検出電圧としては、ＵＶＬＯ回路の場合には電源端子Ｖccから供給される電源電圧を分圧したもの、過熱保護回路の場合にはＰＮ接合の順方向電圧が用いられる。
【０００９】
ここで、保護回路１０２や制御回路１０１で必要とされる基準電圧，基準電流（バイアス電流）は、上述のように、基準電圧・電流回路Ａ  １０６とは別に、電源端子Ｖccを電源とした基準電圧・電流回路Ｂ  １０３にて生成される。これは、第１に、電源の通常動作時に基準電圧・電流回路Ａ  １０６を止めることで、高電圧入力端子Ｖh から電源制御用集積回路１００への電流供給を抑えて、電力損失を低減するためである。第２に、高電圧入力端子Ｖh の電圧が平滑化された直流でなく断続的に供給される半波波形の場合があり、この場合は半波波形のボトムで基準電圧・電流回路Ａ  １０６がダウンしてしまうことがあるので、このときでも基準電圧，基準電流を確実に供給するためである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−２２２４７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ここで、通常、精度要求の厳しい基準電圧・電流回路Ｂ  １０３は、バンドギャップ回路等で構成される。一方、基準電圧・電流回路Ａ  １０６は、定電流供給回路１０５の電流精度の要求レベルが低い場合には、簡易な回路構成で実現することも可能であるが、要求レベルが高くなるに従い、基準電圧・電流回路Ｂ  １０３と同様の回路構成が必要となる。このため、基準電圧・電流回路を２つ必要とする図６に示される構成を有する従来の電源制御用集積回路１００では、回路面積（規模）が増大してしまうという問題点を有していた（例えば特許文献１のバイアス回路１０１と第２のバイアス回路１０６など）。
【００１２】
そこで本発明は、回路面積（規模）を縮小した電源制御用回路の実現を目的とするものである。
【課題を解決するための手段】
【００１３】
上述した課題を解決するために本発明の電源制御用回路は、保護回路における電源起動時を含む保護動作時に電源を供給する第１の電源回路と、前記保護回路における保護動作が解除された通常動作時に電源を供給する第２の電源回路と、前記保護回路の保護動作の状態に基づいて後記する電源切替回路を介して前記第１の電源回路または前記第２の電源回路のいずれかから電源の供給を受けて動作する基準電圧・電流回路と、前記第１の電源回路と第２の電源回路のいずれか一方を前記保護回路の保護動作の状態に基づいて選択して前記基準電圧・電流回路に電源を供給する電源切替回路と、前記基準電圧・電流回路の出力に基づき動作する保護回路および制御回路を備える。そして、前記保護回路は、前記電源切替回路の切替え動作によって生じる前記電源切替回路の出力の瞬時電圧低下に応答しないように動作遅延させられる。
【発明の効果】
【００１４】
本発明によれば、小さな回路面積の電源制御用集積回路を実現することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の絶縁型電源の電源制御用集積回路、トランス、およびそれらの周辺回路の構成を示す図である。
【図２】電源切替回路１０７の回路構成例を示す図である。
【図３】基準電圧・電流回路１０８の回路構成例を示す図である。
【図４】保護回路１０２の回路構成例を示す図である。
【図５】複数の保護回路の回路構成例を示す図である。
【図６】従来の絶縁型電源の電源制御用集積回路、トランス、およびそれらの周辺回路の構成を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について、詳細に説明する。
図１は、本発明の絶縁型電源の電源制御用集積回路１００′、トランス２００、およびそれらの周辺回路の構成を示す図である。
【００１７】
図１において、電源制御用集積回路１００′以外のトランス２００および周辺回路の構成および動作は、図６の従来の構成と同様である。
すなわち、入力（１次側）と出力（２次側）がトランス２００により絶縁される。そして、ドレインがトランス２００の１次側巻き線２０１に接続されソースが接地されるスイッチング用ＮＭＯＳＦＥＴ（ＮチャネルＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）３０１が、電源制御用集積回路１００′内の制御回路１０１からゲートに印加されるスイッチング制御電圧Ｖswに基づいてオン/オフされる。これにより、高電圧入力端子Ｖh を介して１次側巻き線２０１に供給される１次側高電圧が、トランス２００の２次側巻き線２０２に伝達される。そして、２次側巻き線２０２に接続されるダイオード３０２およびコンデンサ３０３からなる整流・平滑回路を介して、低電圧出力端子Ｖout から定電圧直流出力が取り出される。
【００１８】
図１に示される本実施形態における電源制御用集積回路１００′は、図６に示される電源制御用集積回路１００を構成するものと同様の制御回路１０１、保護回路１０２、電流制限素子１０４、および定電流供給回路１０５を備える。
【００１９】
一方、図６の場合とは異なり、基準電圧・電流回路は、電源起動時と動作時とで共用される１つの基準電圧・電流回路１０８で構成される。また、電源起動時を含む保護動作時と通常動作時とで、第１の電源である電流制限素子１０４の出力端子Ｖh ′（保護動作時）と、第２の電源である電源端子Ｖcc（通常動作時）とを切り替えて、基準電圧・電流回路１０８の電源端子に接続される第３の電源である出力端子Ｖx に接続する電源切替回路１０７を備える。
【００２０】
電源切替回路１０７は、電源起動時、電圧低下時、または電源過熱時等で保護回路１０２の保護動作が作動しているときには、電流制限素子１０４の出力端子Ｖh ′と電源切替回路１０７の出力端子Ｖx とを接続して、電流制限素子１０４の出力端子Ｖh ′から基準電圧・電流回路１０８に電力を供給するようにする。一方、電源切替回路１０７は、保護回路１０２の保護動作が解除されて電源が通常動作状態になったときには、電源端子Ｖccと電源切替回路１０７の出力端子Ｖx とを接続して、電源端子Ｖccから基準電圧・電流回路１０８に電力を供給するようにする。
【００２１】
図２は、図１の電源切替回路１０７の回路構成例を示す図である。
まず、図１の保護回路１０２は、電源起動時、電圧低下時、電源過熱時等で保護動作が作動状態にあるときにはローレベルのｅｎａｂｌｅ信号を出力し、保護動作が解除されて通常動作になると、ハイレベルのｅｎａｂｌｅ信号を出力する。
【００２２】
そして、図１の保護回路１０２の保護動作が作動状態であってｅｎａｂｌｅ信号がローレベルであれば、図２の電源切替回路１０７において、ｅｎａｂｌｅ信号をゲート入力とするＮＭＯＳＦＥＴ１０７−１（Ｍs ）が遮断状態になる。これにより、ＮＭＯＳＦＥＴ１０７−１（Ｍs ）のドレインに接続される電流源１０７−４（Ｉpu）により、寄生容量が充電され電圧Ｖg の電位が高くなる。従って、それぞれゲートがＮＭＯＳＦＥＴ１０７−１（Ｍs ）のドレインに接続されるＮＭＯＳＦＥＴ１０７−２（Ｍn ）が導通、ＰＭＯＳＦＥＴ（ＰチャネルＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１０７−３（Ｍp ）が遮断となる。この結果、ＮＭＯＳＦＥＴ１０７−２（Ｍn ）を介して、図１の電流制限素子１０４の出力端子Ｖh ′から基準電圧・電流回路１０８に電力が供給される。
【００２３】
一方、図１の保護回路１０２の保護動作が解除されてｅｎａｂｌｅ信号がハイレベルになれば、図２の電源切替回路１０７において、ｅｎａｂｌｅ信号をゲート入力とするＮＭＯＳＦＥＴ１０７−１（Ｍs ）が導通状態になる。これにより、電流源１０７−４（Ｉpu）の出力がＮＭＯＳＦＥＴ１０７−１（Ｍs ）を介して接地されて、電圧Ｖg の電位が低くなる。従って、それぞれゲートがＮＭＯＳＦＥＴ１０７−１（Ｍs ）のドレインに接続されるＮＭＯＳＦＥＴ１０７−２（Ｍn ）が遮断、ＰＭＯＳＦＥＴ１０７−３（Ｍp ）が導通となる。この結果、ＰＭＯＳＦＥＴ１０７−３（Ｍp ）を介して、図１の電源端子Ｖccから基準電圧・電流回路１０８に電力が供給される。
【００２４】
以上のようにして、図１において、電源切替回路１０７は、保護回路１０２の保護動作が作動しているときには出力端子Ｖh ′から基準電圧・電流回路１０８に電力を供給するようにし、保護回路１０２の保護動作が解除されたときには電源端子Ｖccから基準電圧・電流回路１０８に電力を供給するようにする。
【００２５】
図３は、図１の基準電圧・電流回路１０８の回路構成例を示す図である。まず、この概略構成および動作について説明する。
この回路は大きく分けて、カレントミラー回路１０８Ａ、バンドギャップ基準電圧回路１０８Ｂ、カレントミラー回路１０８Ｃ、および分圧抵抗回路１０８−１０とから構成される。
【００２６】
バンドギャップ基準電圧回路１０８Ｂは、定電圧Ｖr を生成し、この定電圧Ｖr に基づいて分圧抵抗回路１０８−１０からＶref1、Ｖref2等の基準電圧出力１０８−１１を出力させる。この結果、基準電圧出力１０８−１１の各出力Ｖref1、Ｖref2等が例えば、図１の保護回路１０２や制御回路１０１に供給される。
【００２７】
カレントミラー回路１０８Ｃは、カレントミラー回路１０８Ｃからのバイアス電流Ｉb1、Ｉb2、Ｉb3、Ｉb4等の基準電流出力１０８−１４を出力する。この結果、所望の基準電流出力１０８−１４が例えば、図１の定電流供給回路１０５に供給される。
【００２８】
カレントミラー回路１０８Ａは、バンドギャップ基準電圧回路１０８Ｂで生成される定電流をコピーした電流を、基準電流出力１０８−１４を生成するカレントミラー回路１０８Ｃに供給するものである。
【００２９】
図３の基準電圧・電流回路１０８の更に詳細な構成および動作について説明する。
カレントミラー回路１０８Ａは、ＰＭＯＳＦＥＴ１０８−１および１０８−２から構成される。２つのＦＥＴにおいて、それぞれのソースは図１の電源切替回路１０７の出力端子Ｖx に接続され、それぞれのゲートは互いに接続される。ＰＭＯＳＦＥＴ１０８−１において、ゲートとドレインが接続される。以上の構成を有するカレントミラー回路１０８Ａによって、ＰＭＯＳＦＥＴ１０８−２のドレインから出力される電流は、ＰＭＯＳＦＥＴ１０８−１のドレインから出力される電流をコピーしたものとなる。
【００３０】
バンドギャップ基準電圧回路１０８Ｂは、差動増幅器１０８−３、ＮＭＯＳＦＥＴ１０８−４、抵抗１０８−５、１０８−７、１０８−８、ダイオード１０８−６、ダイオード群１０８−９を有していて、これらはバンドギャップ回路を形成する。
【００３１】
抵抗１０８−５の一端とダイオード１０８−６のアノードが接続され、抵抗１０８−５の他端はＮＭＯＳＦＥＴ１０８−４のソースに接続され、ダイオード１０８−６のカソードは接地される。抵抗１０８−７の一端と抵抗１０８−８の一端は接続され、抵抗１０８−７の他端はＮＭＯＳＦＥＴ１０８−４のソースに接続され、抵抗１０８−８の他端とダイオード群１０８−９のアノードが接続され、ダイオード群１０８−９のカソードは接地される。差動増幅器１０８−３は、抵抗１０８−５とダイオード１０８−６の接続点の電位Ｖa と、抵抗１０８−７と１０８−８の接続点の電位Ｖb をそれぞれ入力とし、その出力はＮＭＯＳＦＥＴ１０８−４のゲートに入力される。差動増幅器１０８−３は、電源切替回路１０７（図１）の出力端子Ｖx から供給される電圧を電源として動作する。ＮＭＯＳＦＥＴ１０８−４において、ドレインにはカレントミラー回路１０８ＡのＰＭＯＳＦＥＴ１０８−１のドレインから電流が供給されている。
【００３２】
バンドギャップ基準電圧回路１０８Ｂは、ダイオード１０８−６の順方向電圧降下と抵抗１０８−５の電圧降下との合成電圧に基づいて、ＮＭＯＳＦＥＴ１０８−４のソースから、温度補償された基準電圧Ｖr を出力するものである。
【００３３】
ダイオード１０８−６に対するダイオード１０８−９の通電面積比をｎ、ダイオード１０８−６、ダイオード群１０８−９の各順方向電圧降下をＶd1、Ｖd2、ダイオード１０８−６、ダイオード群１０８−９の各電流をＩd1、Ｉd2、ダイオード１０８−６の逆方向飽和電流をＩs 、ボルツマン定数をκ、絶対温度をＴ、電気素量をｑ、抵抗１０８−５、１０８−７、１０８−８の各抵抗値をＲ1 、Ｒ2 、Ｒ3 とすると、Ｖd1とＶd2は、次式のように算出できる。説明を簡単にするため、ここでは、Ｒ1 ＝Ｒ2 ＝Ｒであり、差動増幅器の１０８−３の利得は十分に高いものとする。この時、差動増幅器１０８−３が負帰還回路に使用されていることから、その入力端子間に仮想短絡が成立し、抵抗１０８−５とダイオード１０８−６の接続点の電圧をＶa 、抵抗１０８−７と１０８−８の接続点の電圧をＶb とすると、Ｖa ＝Ｖb が成立する。この時、Ｒ1 ＝Ｒ2 より、Ｉd1=Ｉd2＝Ｉd が成立する。
【００３４】
Ｖd1＝（κ・Ｔ／ｑ）・ｌｎ［Ｉd ／Ｉs ］ ・・・ （１）
Ｖd2＝（κ・Ｔ／ｑ）・ｌｎ［Ｉd ／（ｎ・Ｉs ）］・・・ （２）
（１）式及び（２）式からＶd1とＶd2との差ΔＶd は、次式で算出される。
【００３５】
ΔＶd ＝Ｖd1−Ｖd2
＝（κ・Ｔ／ｑ）・ｌｎ［ｎ］・・・ （３）
また、Ｖa ＝Ｖb より、
Ｉd ＝ΔＶd ／Ｒ3 
＝（κ・Ｔ／ｑ）・ｌｎ［ｎ］／Ｒ３        ・・・ （４）
一方、基準電圧Ｖr は、次式で算出される。
【００３６】
Ｖr ＝Ｖd1＋Ｉd ・Ｒ・・・（５）
（５）式に（４）式を代入すると、
Ｖr ＝Ｖd1＋Ｉd ・Ｒ 
＝Ｖd1＋（Ｒ ／Ｒ3 ）・ΔＶd 
・・・ （６）
（６）式を絶対温度Ｔで偏微分して、基準電圧Ｖr の温度係数Ｋを求めると、次式のようになる。
【００３７】
Ｋ＝∂Ｖr ／∂Ｔ
＝∂Ｖd1／∂Ｔ＋（Ｒ ／Ｒ3 ）・∂｛（κ・Ｔ／ｑ）・ｌｎ［ｎ］｝／∂Ｔ
＝∂Ｖd1／∂Ｔ＋（Ｒ ／Ｒ3 ）・｛（κ／ｑ）・ｌｎ［ｎ］｝
・・・（７）
ここで、抵抗Ｒ１，Ｒ２，Ｒ３を同じ種類の抵抗で構成すれば、∂（Ｒ／Ｒ３）／∂Ｔ＝０が成立している。
【００３８】
（７）式において、温度係数Ｋをゼロとおくと、次式が得られる。
∂Ｖd1／∂Ｔ＝−（Ｒ ／Ｒ3 ））・（κ／ｑ）・ｌｎ［ｎ ］
・・・（８）
（８）式が成り立つように抵抗値Ｒ1 、Ｒ2 、Ｒ3 およびダイオード１０８−６とダイオード群１０８−９の通電面積比ｎを選択することにより、基準電圧Ｖr を温度変化に依存しにくくすることができる。
【００３９】
この結果、ＮＭＯＳＦＥＴ１０８−４のソース側の電位Ｖr は、電源電圧に依存しない定電圧とすることができる。抵抗１０８−５、１０８−７、１０８−８の各抵抗値を適切に設定することで、電圧Ｖr の温度依存性も小さくできる。
【００４０】
バンドギャップ基準電圧回路１０８Ｂで生成された定電圧Ｖr は、数個の抵抗が直列に接続され他端が接地されている分圧抵抗回路１０８−１０に入力される。この結果、分圧抵抗回路１０８−１０の各抵抗の接続点からＶref1、Ｖref2などの基準電圧出力１０８−１１を得ることができる。
【００４１】
カレントミラー回路１０８Ｃは、ＮＭＯＳＦＥＴ１０８−１２と、複数個のＮＭＯＳＦＥＴ群１０８−１３とから構成される。ＮＭＯＳＦＥＴ１０８−１２のドレインには、カレントミラー回路１０８ＡのＰＭＯＳＦＥＴ１０８−２のドレインから電流が供給されている。また、ＮＭＯＳＦＥＴ１０８−１２のドレインとゲートが接続されるとともに、ＮＭＯＳＦＥＴ１０８−１２のゲートが複数個のＮＭＯＳＦＥＴ群１０８−１３の各ゲートに共通に接続されている。
【００４２】
以上のカレントミラー回路１０８Ｃの構成により、ゲートを共通にしたＮＭＯＳＦＥＴ群１０８−１３を増やすことにより、バイアス電流Ｉb1、Ｉb2、Ｉb3、Ｉb4等の基準電流出力１０８−１４を増設することが可能となる。
【００４３】
図１において、保護回路１０２の保護動作の作動中と保護動作の解除時とで、電流制限素子１０４の出力端子Ｖh ′から供給される電力と電源端子Ｖccから供給される電力とを電源切替回路１０７により切り替えながら、図３の構成を有する１つの基準電圧・電流回路１０８が動作する。これにより、図６の従来例のように、２つの基準電圧・電流回路Ａ  １０６、基準電圧・電流回路Ｂ  １０３を用意する必要はなくなる。すなわち、保護回路１０２の保護動作の作動中に例えば定電流供給回路１０５に供給される所望の基準電流出力１０８−１４および／もしくは基準電圧出力１０８−１１と、保護動作の解除時に保護回路１０２や制御回路１０１に供給される所望の基準電圧出力１０８−１１および／もしくは基準電流出力１０８−１４を、一つの基準電圧・電流回路により得ることが可能となる。
【００４４】
図４（ａ）は、図１の保護回路１０２がＵＶＬＯ回路（低電圧誤動作防止回路）である場合の回路構成例、図４（ｂ）は、図１の保護回路１０２が過熱保護（Ｏｖｅｒ  Ｈｅａｔ  Ｐｒｏｔｅｃｔｉｏｎ）回路である場合の回路構成例を、それぞれ示す図である。
【００４５】
まず、図４（ａ）のＵＶＬＯ回路の構成について説明する。
直列に接続される抵抗１０２−１と１０２−２において、抵抗１０２−１の一端に印加される電源端子Ｖcc（図１）の電圧を分圧して得られる電位Ｖcc′が、ＰＭＯＳＦＥＴ１０２−４のゲートに入力する。一方、ＰＭＯＳＦＥＴ１０２−５のゲートには低電圧監視用の閾値電位Ｖref が入力する。ＰＭＯＳＦＥＴ１０２−４と１０２−５の各ソースには、図１の基準電圧・電流回路１０８からの基準電流出力１０８−１４（図３参照）を基に生成された（例えば、ＰＭＯＳＦＥＴにより構成され、基準電流出力１０８−１４を入力とするカレントミラー回路により生成された）バイアス電流１０２−３が供給される。ＰＭＯＳＦＥＴ１０２−４と１０２−５の各ドレインは、ＮＭＯＳＦＥＴ１０２−６と１０２−７とで構成されるカレントミラー回路の各ドレインに接続される。ＮＭＯＳＦＥＴ１０２−６と１０２−７の各ゲートは相互に接続され、ＮＭＯＳＦＥＴ１０２−６のゲートとドレインが接続され、ＮＭＯＳＦＥＴ１０２−６と１０２−７の各ソースは接地される。ＰＭＯＳＦＥＴ１０２−５のドレイン側から比較出力が取り出され、ＮＭＯＳＦＥＴ１０２−８のゲートに供給される。ＮＭＯＳＦＥＴ１０２−８において、ドレインにはバイアス電流１０２−３が供給され、ソースは接地される。ＮＭＯＳＦＥＴ１０２−８のドレイン側から、インバータ１０２−９を介して、ｅｎａｂｌｅ信号が取り出される。このようにして、１０２−３〜１０２−９からなる回路部分が、差動増幅器（比較器）を構成する。
【００４６】
以上の構成を有するＵＶＬＯ回路の動作について説明する。
電源端子Ｖccの電源電圧が、電源起動時にゼロに近い場合、または電源動作中に低下した場合に、電位Ｖcc′＜閾値電位Ｖref となると、ＰＭＯＳＦＥＴ１０２−４により多くの電流が流れ、その電流がＮＭＯＳＦＥＴ１０２−６に流れる。そのためＮＭＯＳＦＥＴ１０２−６のゲート電圧が増大し、ＮＭＯＳＦＥＴ１０２−６のゲート電圧を受けるＮＭＯＳＦＥＴ１０２−７の電流駆動能力が増大するため、ＮＭＯＳＦＥＴ１０２−７はＰＭＯＳＦＥＴ１０２−５からの電流以上の電流を流すことができるようになる。そのため、ＮＭＯＳＦＥＴ１０２−８のゲート電位が低下してＮＭＯＳＦＥＴ１０２−８が遮断状態となる。この結果、インバータ１０２−９の入力電位がハイレベルになり、インバータ１０２−９から出力されるｅｎａｂｌｅ信号がローレベルとなり、保護回路１０２の低電圧防止出力が保護動作中の状態を示す。
【００４７】
一方、電源端子Ｖccの電源電圧が正常動作値で、電位Ｖcc′＞閾値電位Ｖref となっていれば、ＰＭＯＳＦＥＴ１０２−４に流れる電流が減少して、ＮＭＯＳＦＥＴ１０２−７が遮断状態となる。この結果、ＮＭＯＳＦＥＴ１０２−８のゲート電位がハイレベルとなってＮＭＯＳＦＥＴ１０２−８が導通し、インバータ１０２−９の入力電位がローレベルになり、インバータ１０２−９から出力されるｅｎａｂｌｅ信号がハイレベルとなって、保護回路１０２の低電圧防止出力が保護動作の解除状態を示す。
【００４８】
次に、図４（ｂ）の過熱保護回路の構成について説明する。
差動増幅器部分の構成１０２−３〜１０２−９は、図４（ａ）のＵＶＬＯ回路の場合と同様である。図４（ｂ）の構成が図４（ａ）の構成と異なる部分は、図１の基準電圧・電流回路１０８から基準電流出力１０８−１４（図３参照）を基に生成された（例えば、ＰＭＯＳＦＥＴにより構成され、基準電流出力１０８−１４を入力とするカレントミラー回路により生成された）バイアス電流１０２−１０が、カソード側が接地されるダイオード１０２−１１のアノードに供給され、そのアノード側の電位Ｖf がＰＭＯＳＦＥＴ１０２−４のゲートに入力される点である。また、ＰＭＯＳＦＥＴ１０２−５のゲートには、過熱監視用の閾値電位Ｖref ′が入力される。
【００４９】
以上の構成を有する過熱防止回路の動作について説明する。
図１の電源制御用集積回路１００′を含む電源装置全体の温度が上昇し、ダイオード１０２−１１の温度特性により、そのアノード側の電位Ｖf ＜閾値電位Ｖref ′となると、図４（ａ）で電位Ｖcc′＜閾値電位Ｖrefとなった場合と同様に、インバータ１０２−９から出力されるｅｎａｂｌｅ信号がローレベルとなり、保護回路１０２の過熱防止出力が保護動作中の状態を示す。
【００５０】
一方、電源装置全体の温度が正常で、ダイオード１０２−１１の温度特性により、そのアノード側の電位Ｖf ＞閾値電位Ｖref ′となっていれば、図４（ａ）で電位Ｖcc′＞閾値電位Ｖrefとなった場合と同様に、インバータ１０２−９から出力されるｅｎａｂｌｅ信号がハイレベルとなり、保護回路１０２の過熱保護出力が保護動作の解除状態を示す。
【００５１】
ここで、図１の電源切替回路１０７、基準電圧・電流回路１０８、および保護回路１０２の関係について説明する。
一般的に、電流制限素子１０４の出力端子Ｖh ′の電圧値と電源端子Ｖccの電圧値は異なるため、電源の切替えの際には、電源切替回路１０７の出力端子Ｖx の値が変動する。また、電源端子Ｖccの電圧値が低い電圧状態で切替えが行われると、図２の電源切替回路１０７内の電位Ｖg の遷移時に、ＰＭＯＳＦＥＴ１０７−３（Ｍp ）とＮＭＯＳＦＥＴ１０７−２（Ｍn ）が同時に遮断される時点を通り、出力端子Ｖx の電位が一時的に大きく低下する。
【００５２】
保護回路１０２の作動による電源の切替えで発生した出力端子Ｖx の電位変動が、図３の構成を有する基準電圧・電流回路１０８の基準電圧出力１０８−１１に影響を与え、保護回路１０２の保護動作がこれに反応して誤解除されると、保護動作の作動と解除を繰り返す不安定な状態となるおそれがある。
【００５３】
この現象は、予想される出力端子Ｖx の電位変動とそれに伴う基準電圧・電流回路１０８の出力変動時間に対して、保護回路１０２の応答時間を十分に遅くすることで防止できる。
【００５４】
そこで、本実施形態では、図４（ａ）または（ｂ）に示される保護回路１０２の回路構成例において、以下のような設計が行われる。
差動増幅器（比較器）の応答速度は、バイアス電流１０２−３と各ＦＥＴ１０２−４〜１０２−７の寄生容量とで決定される。また、寄生容量はデバイスサイズに依存する。
【００５５】
そこで、差動増幅器（比較器）に入力されるバイアス電流１０２−３が小さい値になるように設計される。または、差動増幅器（比較器）を構成する各ＦＥＴ１０２−４〜１０２−７が大きなデバイスサイズとなるように設計される。或いは、意図的に容量が付加される。
【００５６】
このようにして、図１の電源切替回路１０７の切替え動作に伴って保護回路１０２が誤動作することを防止することが可能となる。
図５は、図１の保護回路１０２が、図４（ａ）または（ｂ）に示されるような単機能構成ではなく、例えば低電圧防止と過熱保護の両方というように複数の機能を持つ場合の、回路構成例を示す図である。
【００５７】
図５において、保護回路１０２−Ａ〜１０２−Ｎはそれぞれ、例えば図４（ａ）や図４（ｂ）に示される構成を有する。
アンド回路４０１は、保護回路１０２−Ａ〜１０２−Ｎのいずれかが保護動作状態になって出力がローレベルとなったときに、そのローレベル状態を出力する。保護回路１０２−Ａ〜１０２−Ｎの全ての保護動作が解除されて全出力がハイレベルとなると、アンド回路４０１の出力はハイレベルを維持する。
【００５８】
抵抗４０２、コンデンサ４０３、および増幅器４０４かなる遅延（フィルタ）回路部分は、アンド回路４０１の出力変動を遅延させることにより応答時間の遅いｅｎａｂｌｅ信号（図１）を出力する。
【００５９】
このようにして、保護回路１０２が複数の機能を持つ場合であっても、図１の電源切替回路１０７の切替え動作に伴って保護回路１０２が誤動作することを防止することが可能となる。
【００６０】
以上説明した本発明の実施形態において、図１の電源切替回路１０７の回路構成は、図２に示した回路構成に限定されるものではない。また、図１の基準電圧・電流回路１０８や保護回路１０２の回路構成も、図３や図４に示した回路構成に限定されるものではない。
【００６１】
また、保護回路１０２が単機能であっても、応答時間を遅くするために、保護回路１０２の出力側に図５に示されるような遅延（フィルタ）回路を付加した構成が採用されてもよい。
【符号の説明】
【００６２】
１００、１００′  電源制御用集積回路
１０１  制御回路
１０２、１０２−Ａ、１０２−Ｂ  保護回路
１０３  基準電圧・電流回路Ｂ
１０４  電流制限素子
１０５  定電流供給回路
１０６  基準電圧・電流回路Ａ
１０７  電源切替回路
１０８  基準電圧・電流回路
２００  トランス
２０１  １次側巻き線
２０２  ２次側巻き線
２０３  補助巻き線
３０１  スイッチング用ＮＭＯＳＦＥＴ
３０２  ダイオード
３０３、３０４、４０３  コンデンサ
４０１  アンド回路
４０２  抵抗
【図１】
0005510171.tif 000002
【図２】
0005510171.tif 000003
【図３】
0005510171.tif 000004
【図４】
0005510171.tif 000005
【図５】
0005510171.tif 000006
【図６】
0005510171.tif 000007