(57)【特許請求の範囲】
【請求項１】
行方向に設けられた複数のワード線と、
列方向に設けられた複数の相補ビット線と、
前記ワード線と相補ビット線に対応して設けられたスタティック型の複数のメモリセルと、
アドレス信号をデコードして相補ビット線選択信号を生成するアドレスデコーダと、
前記相補ビット線を共有するメモリセルの列毎にその電源電圧を供給する電源配線と、
前記電源配線からメモリセル列へ電源電圧を供給する電源回路と、を有し、
前記電源回路は、前記電源配線毎に設けられた電源スイッチと、異なる電源スイッチの出力ノードの間を短絡する短絡スイッチとを有し、前記相補ビット線選択信号が非選択のとき前記電源スイッチをオン状態とし、読出し動作で選択されたメモリセル列にはそのとき非選択のメモリセル列に対応する電源配線から前記短絡スイッチを介して電源電圧を供給し、書込み動作では選択されたメモリセル列への前記短絡スイッチからの電源電圧の供給を抑止する、半導体装置。
【請求項２】
複数のワード線と、
複数の相補ビット線と、
前記ワード線と相補ビット線に対応して設けられたスタティック型の複数のメモリセルと、
アドレス信号をデコードして相補ビット線選択信号を生成するアドレスデコーダと、
相補ビット線選択信号で選択された相補ビット線からメモリセルに書き込み信号を供給する書込み回路と、
前記相補ビット線を共有するメモリセル群毎にその電源電圧を供給する電源配線と、
少なくとも共通の相補ビット線選択信号で選択される相補ビット線の電源配線毎に設けられ、対応する相補ビット線選択信号の非選択レベルによって給電状態にされ且つ選択レベルによって給電遮断状態にされる、複数の電源スイッチと、
夫々の電源スイッチの出力ノードを、少なくとも一つの他の電源スイッチの出力ノードに接続するために、前記書込み回路の書込み動作指示に応じてオフ状態にされ且つ書込み非動作指示に応じてオン状態にされ、接続する出力ノードを少なくとも異なる相補ビット線選択信号で選択される相補ビット線に対応するもの同士とする複数の短絡スイッチと、を有する半導体装置。
【請求項３】
夫々の電源スイッチの出力ノードを、少なくとも一つの他の電源スイッチの出力ノードに接続するために、前記書込み回路の書込み動作指示に応じてオフ状態にされ且つ書込み非動作指示に応じてオン状態にされ、前記短絡スイッチに直列接続された別の短絡スイッチを有する、請求項２記載の半導体装置。
【請求項４】
前記電源スイッチと並列に配置され、当該電源スイッチよりも相互コンダクタンスが小さく、少なくとも当該電源スイッチの給電遮断状態においてメモリセルによる情報記憶のためのリテンション電流を対応する電源配線に供給するリテンションスイッチを更に有する、請求項２記載の半導体装置。
【請求項５】
前記電源配線に並列され、対応する電源スイッチと相補的にスイッチ動作される第１トランジスタと、対応する短絡スイッチと相補的にスイッチ動作される第２トランジスタとの直列回路を更に有し、前記直列回路は導通状態においてメモリセルによる情報記憶のためのリテンション電圧を対応する電源配線に供給する、請求項２記載の半導体装置。
【請求項６】
前記第１トランジスタは電源配線毎に設けられ、前記第２トランジスタは複数個の前記第１トランジスタに共通化される、請求項５記載の半導体装置。
【請求項７】
前記短絡スイッチは隣接する電源配線の間に夫々配置される、請求項２記載の半導体装置。
【請求項８】
前記電源スイッチ及び短絡スイッチはｐチャンネル型ＭＯＳトランジスタであり、前記電源電圧は回路のグランド電圧よりも高い正の電圧であり、前記電源スイッチ及び短絡スイッチはその電源電圧をメモリセルに供給する供給経路の途中に配置され、
前記メモリセルは、２つのＣＭＯＳインバータ回路の入力と出力が交差接続されている記憶部と、前記記憶部と前記相補ビット線との間に設けられ、ゲートが前記ワード線に接続された選択ＭＯＳＦＥＴから成る、請求項２記載の半導体装置。
【請求項９】
前記電源スイッチ及び短絡スイッチはｎチャンネル型ＭＯＳトランジスタであり、前記電源電圧は正の電圧よりも低い回路のグランド電圧であり、前記電源スイッチ及び短絡スイッチはその電源電圧に向けてメモリセルから電流を引き抜く経路の途中に配置され、
前記メモリセルは、２つのＣＭＯＳインバータ回路の入力と出力が交差接続されている記憶部と、前記記憶部と前記相補ビット線との間に設けられ、ゲートが前記ワード線に接続された選択ＭＯＳＦＥＴから成る、請求項２記載の半導体装置。
【請求項１０】
複数のワード線と、
複数の相補ビット線と、
前記複数のワード線と前記複数の相補ビット線に対応して設けられたスタティック型の複数のメモリセルと、
アドレス信号をデコードして複数の相補ビット線を並列的に選択する相補ビット線選択信号を生成するアドレスデコーダと、
相補ビット線選択信号で選択された複数の相補ビット線のうちマスク信号により書き込み禁止が指示された相補ビット線を除く相補ビット線からメモリセルに書き込み信号を供給する書込み回路と、
前記相補ビット線を共有するメモリセル群毎にその電源電圧を供給する電源配線と、
少なくとも共通の相補ビット線選択信号で選択される相補ビット線の電源配線毎に設けられ、対応する相補ビット線選択信号の非選択レベルによって給電状態にされ且つ選択レベルによって給電遮断状態にされる、複数の電源スイッチと、
夫々の電源スイッチの出力ノードを、少なくとも一つの他の電源スイッチの出力ノードに接続するために、前記書込み回路の書込み動作指示に応じてオフ状態にされ且つ書込み非動作指示に応じてオン状態にされ、接続する出力ノードを少なくとも異なる相補ビット線選択信号で選択される相補ビット線に対応するもの同士とする複数の第１の短絡スイッチと、
前記第１の短絡スイッチに並列に、前記マスク信号の対応マスクビットにより、マスク指示でオン状態にされマスク非指示でオフ状態にされる第２の短絡スイッチと、を有する半導体装置。
【請求項１１】
命令をフェッチして実行するＣＰＵと、前記ＣＰＵによってアクセスされる第１のメモリブロックと、第２のメモリブロックを備え前記ＣＰＵの制御を受けてデータ処理を行なうデータ処理ユニットとを有し、
前記第１のメモリブロック及び第２のメモリブロックの夫々は、
行方向に設けられた複数のワード線と、
列方向に設けられた複数の相補ビット線と、
前記ワード線と相補ビット線に対応して設けられたスタティック型の複数のメモリセルと、
アドレス信号をデコードして相補ビット線選択信号を生成するアドレスデコーダと、
前記相補ビット線を共有するメモリセルの列毎にその電源電圧を供給する電源配線と、
前記電源配線からメモリセル列へ電源電圧を供給する電源回路と、を有し、
前記電源回路は、前記電源配線毎に設けられた電源スイッチと、異なる電源スイッチの出力ノードの間を短絡する短絡スイッチとを有し、前記相補ビット線選択信号が非選択のとき前記電源スイッチをオン状態とし、読出し動作で選択されたメモリセル列にはそのとき非選択のメモリセル列に対応する電源配線から前記短絡スイッチを介して電源電圧を供給し、書込み動作では選択されたメモリセル列への前記短絡スイッチからの電源電圧の供給を抑止する、データプロセッサ。
【請求項１２】
命令をフェッチして実行するＣＰＵと、前記ＣＰＵによってアクセスされる第１のメモリブロックと、第２のメモリブロックを備え前記ＣＰＵの制御を受けてデータ処理を行なうデータ処理ユニットとを有し、
前記第１のメモリブロック及び第２のメモリブロックの夫々は、
複数のワード線と、
複数の相補ビット線と、
前記ワード線と相補ビット線に対応して設けられたスタティック型の複数のメモリセルと、
アドレス信号をデコードして相補ビット線選択信号を生成するアドレスデコーダと、
相補ビット線選択信号で選択された相補ビット線からメモリセルに書き込み信号を供給する書込み回路と、
前記相補ビット線を共有するメモリセル群毎にその電源電圧を供給する電源配線と、
少なくとも共通の相補ビット線選択信号で選択される相補ビット線の電源配線毎に設けられ、対応する相補ビット線選択信号の非選択レベルによって給電状態にされ且つ選択レベルによって給電遮断状態にされる、複数の電源スイッチと、
夫々の電源スイッチの出力ノードを、少なくとも一つの他の電源スイッチの出力ノードに接続するために、前記書込み回路の書込み動作指示に応じてオフ状態にされ且つ書込み非動作指示に応じてオン状態にされ、接続する出力ノードを少なくとも異なる相補ビット線選択信号で選択される相補ビット線に対応するもの同士とする複数の短絡スイッチと、を有するデータプロセッサ。
【請求項１３】
前記データ処理ユニットはＣＰＵのアクセラレータである、請求項１２記載のデータプロセッサ。
【請求項１４】
1チップに形成されたマイクロコンピュータである、請求項１２記載のデータプロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、スタティック型ＲＡＭ（ランダム・アクセス・メモリ）を備えたものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
スタティック型ＲＡＭ（以下、単にＳＲＡＭという）のメモリセルの特性にスタティックノイズマージンがある。スタティッククノイズマージンはメモリセルに記憶したデータの安定性を示すものであり、大きいほどデータ保持動作が安定するが、保持データに対して逆データを書き込むときには書き込みにくくなる。この問題を解決するには、特許文献１及び特許文献２に記載されるように読出し動作時に比べて書込み動作時のメモリセルの電源電圧を低下させることにより、スタティックノイズマージンを犠牲にすることなく書込みマージンを向上させるものである。
【０００３】
特許文献１では、読出し動作時に比べて書込み動作時のメモリセルの電源電圧を低下させるために、メモリセルの電源線を相補ビット線に結合容量を介して結合する構成を採用し、或いは、相補ビット線毎に電源配線を設け、夫々の電源配線の電源スイッチを相補ビット線の選択信号と書き込み信号の論理積信号によって制御する構成を採用する。
【０００４】
特許文献２では、相補ビット線毎に電源配線を設け、夫々の電源配線の電源スイッチを相補ビット線の一対の電位の論理積信号によって制御する構成を採用する。読み出し動作における相補ビット線の振幅動作が電源電圧寄りで行われるのに対して書き込み動作では電源電圧間の最大振幅を利用する点に着目したものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−００４９６０号公報
【特許文献２】特開２００６−０８５７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献に記載された技術において、結合容量を用いた構成は読み出し動作への影響が避けられず、また、相補ビット線毎に結合容量を設けるためにチップ占有面積が増大する。相補ビット線に対応する電源配線毎に論理積演算を行う構成についても電源配線毎に論理積ゲートを配置しなければならず、面積オーバヘッドが大きくなるという問題がある。
【０００７】
本発明の目的は、回路の物理的な規模を増大させることなくスタティックノイズマージンを劣化させずに書き込みマージンを向上させることができる導体装置を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、相補ビット線を共有するスタティック型のメモリセルの列毎にその電源電圧を供給する電源配線毎に電源スイッチを設けると共に、異なる電源スイッチの出力ノードの間を短絡する短絡スイッチを設け、相補ビット線選択信号が非選択のとき前記電源スイッチをオン状態とし、読出し動作で選択されたメモリセル列にはそのとき非選択のメモリセル列に対応する電源配線から前記短絡スイッチを介して電源電圧を供給し、書込み動作では選択されたメモリセル列への前記短絡スイッチからの電源電圧の供給を抑止する。
【００１１】
これにより、読出し動作時に比べて書込み動作時のメモリセルの電源電圧を低下させることができるから、相補ビット線毎に論理積ゲートなどの論理ゲートを配置することなく、書込みマージンを向上させることができる。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、回路規模の物理的な増大を抑制してスタティックノイズマージンを劣化させずに書き込みマージンを向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】図１は電源回路の構成を原理的に示した説明図である。
【図２】図２は本発明を適用したスタティック型ＲＡＭのブロック図である。
【図３】図３はＣＭＯＳスタティックメモリセルの回路図である。
【図４】図４はカラム選択信号ＹＳ[０]、ＹＳ[１]によって選択されるカラム列を／ＢＬ[０]，ＢＬ[０]と／ＢＬ[１]，ＢＬ[１]としたときの電源回路と列選択スイッチ回路の基本的な構成を例示するブロック図である。
【図５】図５は図４の一部を抜き出した回路図である。
【図６】図６は書込み及び読み出し動作の動作波形を例示するタイミングチャートである。
【図７】図７は書込み選択カラム列のメモリセルに対する記憶情報のリテンション特性を保証する構成を例示した回路図である。
【図８】図８は書込み選択カラム列のメモリセルに対する記憶情報のリテンション特性を保証する別の構成を例示する回路図である。
【図９】図９は書込み選択カラム列のメモリセルに対する記憶情報のリテンション特性を保証する更に別の構成を例示する回路図である。
【図１０】図１０は図８のデータリテンションのための構成に対する変形例を示す回路図である。
【図１１】図１１は図９のデータリテンションのための構成に対する変形例を示す回路図である。
【図１２】図１２は図８のデータリテンションのための構成に対する変形例を示す回路図である。
【図１３】図１３は図９のデータリテンションのための構成に対する変形例を示す回路図である。
【図１４】図１４は図５の電源回路の構成をカラム[０]乃至カラム[３]について示した回路図である。
【図１５】図１５は図１４に対して機能的には必要にない電源配線ＶＤＭ[１]とＶＤＭ[２]との間に短絡スイッチを配置した例を示す回路図である。
【図１６】図１６は短絡スイッチの別の接続態様を示す回路図である。
【図１７】図１７は短絡スイッチの更に別の接続態様を示す回路図である。
【図１８】図１８には図１に対応する複数ビット並列データ入出力の構成に着目したときの電源回路の構成を例示する回路図である。
【図１９】図１９は並列データの内の所望のデータビットに対するビット単位の書き込みが可能にされる構成に対して書込みマージンを向上させるためのＳＲＡＭの構成を例示するブロック図である。
【図２０】図２０はマスクビットにより書込みマスクが指示されたカラム列に対しては短絡スイッチのオフ状態による電源遮断をキャンセルする電源回路の構成を例示する回路図である。
【図２１】図２１は本発明を適用したマイクロコンピュータの平面的なレイアウト構成を例示する平面図である。
【図２２】図２２はＳＲＡＭのレイアウトイメージを例示する平面図である。
【図２３】図２３はグランド電圧に至る経路に電源回路を設けた構成を例示する回路図である。
【図２４】図２４は複数ビット並列入出力を行う構成において各データビットに対して電源回路を共有させる場合の構成を例示するブロック図である。
【発明を実施するための形態】
【００１５】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１６】
〔１〕＜電源スイッチと短絡スイッチ＞
本発明の代表的な実施の形態に係る半導体装置は、行方向に設けられた複数のワード線（ＷＬ[０]〜ＷＬ[ｎ]）と、列方向に設けられた複数の相補ビット線（／ＢＬ[０]，ＢＬ[０]〜／ＢＬ[ｍ]，ＢＬ[ｍ]、／ＢＬ[０]＿０，ＢＬ[０]＿０〜／ＢＬ[０]＿ｉ，ＢＬ[０]＿ｉ、／ＢＬ[１]＿０，ＢＬ[１]＿０〜／ＢＬ[１]＿ｉ，ＢＬ[１]＿ｉ、…）と、前記ワード線と相補ビット線に対応して設けられたスタティック型の複数のメモリセル（２）と、アドレス信号をデコードして相補ビット線選択信号（ＹＳ[０]〜ＹＳ[ｍ]、ＹＳ[０]，ＹＳ[１]，…）を生成するアドレスデコーダ（７）と、前記相補ビット線を共有するメモリセルの列毎にその電源電圧を供給する電源配線（ＶＤＭ[０]〜ＶＤＭ[ｍ]、ＶＤＭ[０]＿０〜ＶＤＭ[０]＿ｉ、ＶＤＭ[１]＿０〜ＶＤＭ[１]＿ｉ、…）と、前記電源配線からメモリセル列へ電源電圧（ＶＤＤ、図２３のＶＳＳ）を供給する電源回路（１０、１０Ａ〜１０Ｋ、１０Ｍ、１０Ｎ）と、を有する。前記電源回路は、前記電源配線毎に設けられた電源スイッチ（３０，３１、３０＿０〜３０＿ｉ，３１＿０〜３１＿ｉ）と、異なる電源スイッチの出力ノードの間を短絡する短絡スイッチ（３２、３２＿０〜３２＿ｉ）とを有し、前記相補ビット線選択信号が非選択のとき前記電源スイッチをオン状態とし、読出し動作で選択されたメモリセル列にはそのとき非選択のメモリセル列に対応する電源配線から前記短絡スイッチを介して電源電圧を供給し、書込み動作では選択されたメモリセル列への前記短絡スイッチからの電源電圧の供給を抑止する。
【００１７】
これにより、相補ビット線毎にメモリセルの電源スイッチをスイッチ制御するために論理積ゲートなどの論理ゲートを配置することを要せず、電源短絡スイッチを設け、電源スイッチ及び電源短絡スイッチを既存に相補ビット線選択信号及び書き込み指示信号を用いてスイッチ制御すれば、読出し動作時に比べて書込み動作時のメモリセルの電源電圧を低下させることができる。したがって、回路規模の物理的な増大を抑制してスタティックノイズマージンを劣化させずに書き込みマージンを向上させることができる。
【００１８】
〔２〕＜電源スイッチと短絡スイッチの最小限の配置＞
本発明の別の実施の形態に係る半導体装置は、複数のワード線（ＷＬ[０]〜ＷＬ[ｎ]）と、複数の相補ビット線（／ＢＬ[０]，ＢＬ[０]〜／ＢＬ[ｍ]，ＢＬ[ｍ]、／ＢＬ[０]＿０，ＢＬ[０]＿０〜／ＢＬ[０]＿ｉ，ＢＬ[０]＿ｉ、／ＢＬ[１]＿０，ＢＬ[１]＿０〜／ＢＬ[１]＿ｉ，ＢＬ[１]＿ｉ、…）と、前記ワード線と相補ビット線に対応して設けられたスタティック型の複数のメモリセル（２）と、アドレス信号をデコードして相補ビット線選択信号（ＹＳ[０]〜ＹＳ[ｍ]、ＹＳ[０]，ＹＳ[１]，…）を生成するアドレスデコーダ（７）と、相補ビット線選択信号で選択された相補ビット線からメモリセルに書き込み信号を供給する書込み回路（５）と、前記相補ビット線を共有するメモリセル群毎にその電源電圧を供給する電源配線（ＶＤＭ[０]〜ＶＤＭ[ｍ]、ＶＤＭ[０]＿０〜ＶＤＭ[０]＿ｉ、ＶＤＭ[１]＿０〜ＶＤＭ[１]＿ｉ、…）とを有する。更に、少なくとも共通の相補ビット線選択信号で選択される相補ビット線の電源配線毎に設けられ、対応する相補ビット線選択信号の非選択レベルによって給電状態にされ且つ選択レベルによって給電遮断状態にされる、複数の電源スイッチ（３０，３１、３０＿０〜３０＿ｉ，３１＿０〜３１＿ｉ）と、夫々の電源スイッチの出力ノードを、少なくとも一つの他の電源スイッチの出力ノードに接続するために、前記書込み回路の書込み動作指示に応じてオフ状態にされ且つ書込み非動作指示に応じてオン状態にされ、接続する出力ノードを少なくとも異なる相補ビット線選択信号で選択される相補ビット線に対応するもの同士とする複数の短絡スイッチ（３２、３２＿０〜３２＿ｉ）と、を備える。
【００１９】
これにより、相補ビット線毎にメモリセルの電源スイッチをスイッチ制御するために論理積ゲートなどの論理ゲートを配置することを要せず、電源短絡スイッチを設け、電源スイッチ及び電源短絡スイッチを既存の相補ビット線選択信号及び書き込み指示信号を用いてスイッチ制御すれば、読出し動作時に比べて書込み動作時のメモリセルの電源電圧を低下させることができる。したがって、回路規模の物理的な増大を抑制してスタティックノイズマージンを劣化させずに書き込みマージンを向上させることができる。
【００２０】
電源スイッチは少なくとも共通の相補ビット線選択信号で選択される相補ビット線の電源配線毎に設けられればよく、短絡スイッチは夫々の電源スイッチの出力ノードを、少なくとも一つの他の電源スイッチの出力ノードに接続すればよく、また、接続する出力ノードを少なくとも異なる相補ビット線選択信号で選択される相補ビット線に対応するもの同士とすればよいから、電源スイッチ及び短絡スイッチの個数も必要最小限に抑えることが可能である。
【００２１】
〔３〕＜冗長な短絡スイッチの配置＞
項２の半導体装置において、夫々の電源スイッチの出力ノードを、少なくとも一つの他の電源スイッチの出力ノードに接続するために、前記書込み回路の書込み動作指示に応じてオフ状態にされ且つ書込み非動作指示に応じてオン状態にされ、前記短絡スイッチに直列接続された別の短絡スイッチを有する。
【００２２】
当該別の短絡スイッチはメモリセルに対する電源電圧の供給と言う点でメモリセルのデータ保持機能に影響しない。そのような別の短絡スイッチは上記短絡スイッチのレイアウトに関しトランジスタ配置の連続性若しくは均等性を確保するのに役立つ場合がある。
【００２３】
〔４〕＜リテンション電流＞
項２の半導体装置において、前記電源スイッチと並列に配置され、当該電源スイッチよりも相互コンダクタンスが小さく、少なくとも当該電源スイッチの給電遮断状態においてメモリセルによる情報記憶のためのリテンション電流を対応する電源配線に供給するリテンションスイッチ（５０，５１）を更に有する。
【００２４】
電源スイッチの給電遮断状態においてある程度の給電が可能にされ、書込み動作時間が長くなっても書込み選択カラムの書込み非選択メモリセルが記憶保持不可能にならないことを保証することができる。
【００２５】
〔５〕＜リテンション電圧＞
項２の半導体装置において、前記電源配線に並列され、対応する電源スイッチと相補的にスイッチ動作される第１トランジスタ（６０，６１，７０，７１）と、対応する短絡スイッチと相補的にスイッチ動作される第２トランジスタ（６３,６５,６６,６７，７３，７４，７２，６５，６２）との直列回路を更に有し、前記直列回路は導通状態においてメモリセルによる情報記憶のためのリテンション電圧を対応する電源配線に供給する。
【００２６】
電源スイッチの給電遮断状態においてある程度の給電が可能にされ、書込み動作時間が長くなっても書込み選択カラムの書込み非選択メモリセルが記憶保持不可能にならないことを保証することができる。
【００２７】
〔６〕＜第２トランジスタの共通化＞
項３の半導体装置において、前記第１トランジスタは電源配線毎に設けられ、前記第２トランジスタは複数個の前記第１トランジスタに共通化される（７２，６５，６２）。
【００２８】
第２トランジスタの共有化はチップ面積の低減に資する。
【００２９】
〔７〕＜レイアウトパターンの規則性＞
項２の半導体装置において、前記短絡スイッチ（３２，３６，３５）は隣接する電源配線の間に夫々配置される。
【００３０】
これにより、短絡スイッチのレイアウトに関しトランジスタ配置の連続性若しくは均等性を確保するのに役立つ。
【００３１】
〔８〕＜正の電圧である電源電圧＞
項２の半導体装置において、前記電源スイッチ及び短絡スイッチはｐチャンネル型ＭＯＳトランジスタであり、前記電源電圧は回路のグランド電圧よりも高い正の電圧（ＶＤＤ）であり、この電源電圧をメモリセルに供給する供給経路の途中に配置される。前記メモリセルは、２つのＣＭＯＳインバータ回路の入力と出力が交差接続されている記憶部と、前記記憶部と前記相補ビット線との間に設けられ、ゲートが前記ワード線に接続された選択ＭＯＳＦＥＴから成る。
【００３２】
短絡スイッチをｐチャンネル型ＭＯＳトランジスタで構成するのは、一般的なメモリセルの場合、ＶＳＳよりも、ＶＤＤの負荷容量が小さいために、スイッチの動的制御が高速に行えるという効果を有する。また、一般的なセルレイアウトの形状から考慮する場合、ＶＤＤ側がカラム毎に分離しやすいため、ｐチャンネル型ＭＯＳトランジスタで構成する方がレイアウトし易い。
【００３３】
上記ｐチャンネル型ＭＯＳトランジスタをｎチャンネル型ＭＯＳトランジスタに変更すると、供給される電圧が当該ＭＯＳトランジスタの閾値電圧分だけ降下してしまう。
【００３４】
〔９〕＜グランド電圧である電源電圧＞
項２の半導体装置において、前記電源スイッチ及び短絡スイッチはｎチャンネル型ＭＯＳトランジスタであり、前記電源電圧は正の電圧よりも低い回路のグランド電圧（ＶＳＳ）であり、この電源電圧に向けてメモリセルから電流を引き抜く経路の途中に配置される。前記メモリセルは、２つのＣＭＯＳインバータ回路の入力と出力が交差接続されている記憶部と、前記記憶部と前記相補ビット線との間に設けられ、ゲートが前記ワード線に接続された選択ＭＯＳＦＥＴから成る。
【００３５】
〔１０〕＜ビット単位書込みへの対応＞
本発明の別の実施の形態に係る半導体装置は、複数のワード線（ＷＬ[０]〜ＷＬ[ｎ]）と、複数の相補ビット線（／ＢＬ[０]＿０，ＢＬ[０]＿０〜／ＢＬ[０]＿１，ＢＬ[０]＿１、／ＢＬ[１]＿０，ＢＬ[１]＿０〜／ＢＬ[１]＿１，ＢＬ[１]＿１）と、前記複数のワード線と前記複数の相補ビット線に対応して設けられたスタティック型の複数のメモリセル（２）と、アドレス信号をデコードして複数の相補ビット線を並列的に選択する相補ビット線選択信号を生成するアドレスデコーダ（７）と、相補ビット線選択信号で選択された複数の相補ビット線のうちマスク信号により書き込み禁止が指示された相補ビット線を除く相補ビット線からメモリセルに書き込み信号を供給する書込み回路（５Ａ）と、前記相補ビット線を共有するメモリセル群毎にその電源電圧を供給する電源配線と、少なくとも共通の相補ビット線選択信号で選択される相補ビット線の電源配線毎に設けられ、対応する相補ビット線選択信号の非選択レベルによって給電状態にされ且つ選択レベルによって給電遮断状態にされる、複数の電源スイッチ（３０＿０〜３０＿１，３１＿０〜３１＿１）と、夫々の電源スイッチの出力ノードを、少なくとも一つの他の電源スイッチの出力ノードに接続するために、前記書込み回路の書込み動作指示に応じてオフ状態にされ且つ書込み非動作指示に応じてオン状態にされ、接続する出力ノードを少なくとも異なる相補ビット線選択信号で選択される相補ビット線に対応するもの同士とする複数の第１の短絡スイッチ（３２＿０〜３２＿１）と、前記第１の短絡スイッチに並列に、前記マスク信号の対応マスクビットにより、マスク指示でオン状態にされマスク非指示でオフ状態にされる第２の短絡スイッチ（３８＿０，３８＿１）と、を有する（図２０）。
【００３６】
これにより、マスク信号によるビット単位の書き込みに対しても項２と同様の作用効果を奏する。
【００３７】
〔１１〕＜データプロセッサ＞
本発明の別の実施の形態に係るデータプロセッサは、命令をフェッチして実行するＣＰＵ（１０２）と、前記ＣＰＵによってアクセスされる第１のメモリブロック（１０３）と、第２のメモリブロック（１０４Ａ）を備え前記ＣＰＵの制御を受けてデータ処理を行なうデータ処理ユニット（１０４）とを有する。前記第１のメモリブロック及び第２のメモリブロックの夫々は、行方向に設けられた複数のワード線と、列方向に設けられた複数の相補ビット線と、前記ワード線と相補ビット線に対応して設けられたスタティック型の複数のメモリセルと、アドレス信号をデコードして相補ビット線選択信号を生成するアドレスデコーダと、前記相補ビット線を共有するメモリセルの列毎にその電源電圧を供給する電源配線と、前記電源配線からメモリセル列へ電源電圧を供給する電源回路と、を有する。前記電源回路は、前記電源配線毎に設けられた電源スイッチと、異なる電源スイッチの出力ノードの間を短絡する短絡スイッチとを有し、前記相補ビット線選択信号が非選択のとき前記電源スイッチをオン状態とし、読出し動作で選択されたメモリセル列にはそのとき非選択のメモリセル列に対応する電源配線から前記短絡スイッチを介して電源電圧を供給し、書込み動作では選択されたメモリセル列への前記短絡スイッチからの電源電圧の供給を抑止する。
【００３８】
これにより、第１及び第２のメモリブロックに対して項1と同様の作用効果を奏する。したがって、半導体チップに多数の第１及び第２のメモリブロックを配置して書き込みマージンを向上させても、チップサイズの大型化を抑制することができる。
【００３９】
〔１２〕＜データプロセッサ＞
本発明の別の実施の形態に係るデータプロセッサは、命令をフェッチして実行するＣＰＵと、前記ＣＰＵによってアクセスされる第１のメモリブロックと、第２のメモリブロックを備え前記ＣＰＵの制御を受けてデータ処理を行なうデータ処理ユニットとを有する。前記第１のメモリブロック及び第２のメモリブロックの夫々は、複数のワード線と、複数の相補ビット線と、前記ワード線と相補ビット線に対応して設けられたスタティック型の複数のメモリセルと、アドレス信号をデコードして相補ビット線選択信号を生成するアドレスデコーダと、相補ビット線選択信号で選択された相補ビット線からメモリセルに書き込み信号を供給する書込み回路と、前記相補ビット線を共有するメモリセル群毎にその電源電圧を供給する電源配線とを有する。更に、少なくとも共通の相補ビット線選択信号で選択される相補ビット線の電源配線毎に設けられ、対応する相補ビット線選択信号の非選択レベルによって給電状態にされ且つ選択レベルによって給電遮断状態にされる、複数の電源スイッチと、夫々の電源スイッチの出力ノードを、少なくとも一つの他の電源スイッチの出力ノードに接続するために、前記書込み回路の書込み動作指示に応じてオフ状態にされ且つ書込み非動作指示に応じてオン状態にされ、接続する出力ノードを少なくとも異なる相補ビット線選択信号で選択される相補ビット線に対応するもの同士とする複数の短絡スイッチと、を備える。
【００４０】
これにより、第１及び第２のメモリブロックに対して項２と同様の作用効果を奏する。したがって、半導体チップに多数の第１及び第２のメモリブロックを配置して書き込みマージンを向上させても、チップサイズの大型化を抑制することができる。
【００４１】
〔１３〕項１２のデータプロセッサにおいて、前記データ処理ユニットはＣＰＵのアクセラレータである。
【００４２】
〔１４〕項１２のデータプロセッサにおいて、データプロセッサは1チップに形成されたマイクロコンピュータである。
【００４３】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４４】
《１．ＳＲＡＭの全体構成》
図２には、本発明を適用したスタティック型ＲＡＭ１のブロック図が示されている。同図において、メモリセルアレイ１１には、４つのメモリセル（ＭＣ）２、それに対応した２つのワード線ＷＬ[０]とＷＬ[ｎ]、相補ビット線／ＢＬ[０]，ＢＬ[０]と／ＢＬ[ｍ]，ＢＬ[ｍ]が代表として例示的に示されている。メモリセル２は、図３に例示されるように、ｐチャネルＭＯＳＦＥＴ２０，２１とｎチャネルＭＯＳＦＥＴ２２，２３からなる２つのＣＭＯＳインバータ回路の入力と出力とを交差接続してラッチ（フリップフロップ）回路を構成して記憶部とし、かかる入出力相互接続部を記憶ノードとして、対応するビット線／ＢＬとＢＬとの間に設けられたアドレス選択用のｎチャネルＭＯＳＦＥＴ２４，２５から構成される。このアドレス選択用のＭＯＳＦＥＴ２４，２５のゲートは、対応するワード線ＷＬに接続される。記憶部を構成するＣＭＯＳインバータは電源電圧ＶＤＤとグランド電圧ＶＳＳとの間で反転動作を行う。
【００４５】
ワード線ＷＬ[０]〜ＷＬ[ｎ]のうち、１つが行デコーダ３によって選択される。行デコーダ３には、ワードドライバを備える。行デコーダ３には、アドレス信号のうちのロウ（行）系アドレス信号が供給される。複数の相補ビット線／ＢＬ[０]，ＢＬ[０]〜／ＢＬ[ｍ]，ＢＬ[ｍ]のうち、一対が列選択スイッチ４を介して書込ドライバ５又はセンスアンプ６に接続される。つまり、列選択スイッチ回路４は、列デコーダ７により形成される相補ビット線選択信号（カラム選択信号）ＹＳ[０]〜ＹＳ[ｍ]を受けて、前記複数の相補ビット線／ＢＬ[０]，ＢＬ[０]〜／ＢＬ[ｍ]，ＢＬ[ｍ]のうちの一対を選択して前記書込ドライバ５の出力端子、センスアンプ６の入力端子に接続させる。
【００４６】
タイミング制御回路８には、リード・ライト信号Ｒ／Ｗとメモリイネーブル信号ＭＥが供給される。タイミング制御回路８は、特に制限されないが、メモリイネーブル信号ＭＥとリード・ライト信号Ｒ／Ｗとのレベルに従って書込み信号ＷＥとセンスアンプ活性化信号ＳＡＥを生成する。メモリイネーブル信号ＭＥがメモリの動作を指示するレベルに変化されると、リード・ライト信号Ｒ／Ｗのレベルに応じて書込み信号ＷＥ又はセンスアンプ活性化信号ＳＡＥが活性化される。メモリイネーブル信号ＭＥがメモリの非動作を指示するレベルのときは行デコーダ３及び列デコーダ７のデコード出力は全部非選択レベルにされる。
【００４７】
書込信号ＷＥは、書込ドライバ５に供給されて書込ドライバ５を活性化するために用いられる。つまり、行デコーダ３によりワード線の１つが選択され、列デコーダ７により一対の相補ビット線が列選択スイッチ回路４により選択され、書込ドライバ５が活性化されると、データ入力信号が選択ワード線と選択相補ビット線に結合されたメモリセル２に書き込まれる。前記センスアンプ活性化信号ＳＡＥは、センスアンプ６を活性化するために用いられる。前記同様に行デコーダ３によりワード線の１つが選択され、列デコーダ７により一対の相補ビット線が列選択スイッチ回路４により選択され、センスアンプ６が活性化されると、選択ワード線と選択相補ビット線に結合されたメモリセル２の読み出し信号がセンスアンプ６に伝えられ、その差動信号がセンスされて増幅され、データ出力として読み出される。
【００４８】
選択された相補ビット線に対応したメモリセルの書き込み動作マージンの向上を図りつつ、前記非選択相補ビット線に接続される非選択メモリセルのスタティックノイズマージンを確保するために、相補ビット線／ＢＬ[０]，ＢＬ[０]〜／ＢＬ[ｍ]，ＢＬ[ｍ]のそれぞれに対応してメモリセル電源配線ＶＤＭ[０]〜ＶＤＭ[ｍ]を設ける。図２に例示的に示されているメモリセルの電源配線ＶＤＭ[０]は、対応する相補ビット／ＢＬ[０]，ＢＬ[０]に接続されるメモリセル２に電源を共有する電源配線とされる。同様に、代表として例示的に示されているメモリセル電源線ＶＤＭ[ｍ]は、対応する相補ビット／ＢＬ[ｍ]，ＢＬ[ｍ]に接続されるメモリセル２に電源を供給する電源配線とされる。電源配線ＶＤＭ[０]〜ＶＤＭ[ｍ]には外部電源電圧ＶＤＤを受ける電源回路１０で生成された電源電圧が供給される。
【００４９】
《２．電源回路の原理的な構成》
図１には電源回路１０の構成が原理的に示される。ここでは２本のカラム選択信号ＹＳ[０]、ＹＳ[１]に関する構成を示し、1本のカラム選択信号に対してｉ＋１本の相補ビット線が並列的に選択され、ｉ＋１ビット単位でデータの書込み及び読出しが可能な構成を１例とする。即ち、カラム選択信号ＹＳ[０]によって選択可能にされる相補ビット線は／ＢＬ[０]＿１、ＢＬ[０]＿０〜／ＢＬ[０]＿ｉ、ＢＬ[０]＿ｉとされ、夫々のビット列のメモリセル２に共通の電源配線はＶＤＭ[０]＿０〜ＶＤＭ[０]＿ｉとされる。同様に、カラム選択信号ＹＳ[１]によって選択可能にされる相補ビット線は／ＢＬ[１]＿１、ＢＬ[１]＿０〜／ＢＬ[１]＿ｉ、ＢＬ[１]＿ｉとされ、夫々のビット列のメモリセル２に共通の電源配線はＶＤＭ[１]＿０〜ＶＤＭ[１]＿ｉとされる。図２は１本のカラム選択信号で選択される相補ビット線を１対とするように図示してあるが、図１と対応させるには、図２のメモリアレイの構成がその紙面の表裏方向に複数配置され、複数ビット並列入出力可能に構成されるものと理解されたい。図１では外部入出力データはＩＯ[０]〜ＩＯ[ｉ]の合計ｉ＋１ビットとされる。
【００５０】
図１に従えば、前記電源回路１０は、前記電源配線ＶＤＭ[０]＿０〜ＶＤＭ[０]＿ｉ毎に設けられた電源スイッチ３０＿０〜３０＿ｉ及び前記電源配線ＶＤＭ[１]＿０〜ＶＤＭ[１]＿ｉ毎に設けられた電源スイッチ３１＿０〜３１＿ｉと、異なる電源スイッチの出力ノードの間を短絡する短絡スイッチ（読み出しアシストスイッチ、リードアシストスイッチ、読み出し動作アシストスイッチ、電源アシストスイッチ）３２＿０〜３２＿ｉとを有する。それらスイッチはここではｐチャンネル型ＭＯＳトランジスタで構成される。
【００５１】
電源スイッチ３０＿０〜３０＿ｉはカラム選択信号ＹＳ[０]でスイッチ制御され、カラム非選択状態で対応する電源配線ＶＤＭ[０]＿０〜ＶＤＭ[０]＿ｉに電源電圧ＶＤＤを供給し、カラム選択状態で対応する電源配線ＶＤＭ[０]＿０〜ＶＤＭ[０]＿ｉへの電源電圧ＶＤＤの供給を遮断する。同様に、電源スイッチ３１＿０〜３１＿ｉはカラム選択信号ＹＳ[１]でスイッチ制御され、カラム非選択状態で対応する電源配線ＶＤＭ[１]＿０〜ＶＤＭ[１]＿ｉに電源電圧ＶＤＤを供給し、カラム選択状態で対応する電源配線ＶＤＭ[１]＿０〜ＶＤＭ[１]＿ｉへの電源電圧ＶＤＤの供給を遮断する。
【００５２】
短絡スイッチ３２＿０〜３２＿ｉは、夫々の電源スイッチの出力ノードを、少なくとも一つの他の電源スイッチの出力ノードに接続するためのスイッチ素子であり、ライトイネーブル信号ＷＥによる書込み動作指示（ハイレベル）に応じてオフ状態にされ、且つ書込み非動作指示に応じてオン状態に制御される。そして短絡スイッチは相互に接続する電源スイッチの出力ノードを少なくとも異なるカラム選択信号で選択されるカラムビット列（相補ビット線）に対応するもの同士とする。例えば図１では短絡スイッチ３２＿０は電源配線ＶＤＭ[０]＿０をＶＤＭ[１]＿０に、短絡スイッチ３２＿１は電源配線ＶＤＭ[０]＿１をＶＤＭ[１]＿１に、短絡スイッチ３２＿ｉは電源配線ＶＤＭ[０]＿ｉをＶＤＭ[１]＿ｉに接続しているが、異なるカラム選択信号で選択されるカラムビット列に対応するもの同士を接続すればよいから、例えば電源配線ＶＤＭ[０]＿０をＶＤＭ[１]＿１に、電源配線ＶＤＭ[０]＿１をＶＤＭ[１]＿ｉに、電源配線ＶＤＭ[０]＿ｉをＶＤＭ[１]＿０に接続するように短絡スイッチを設けてもよい。
【００５３】
特に図示はしないが、その他のカラム選択信号についても、必要な数だけＹＳ[０]及びＹＳ[１]に対応する構成を繰り返し配置すればよい。
【００５４】
この電源回路１０の構成によれば、メモリイネーブル信号ＭＥが非活性化されたメモリ動作非選択状態では全てのカラム選択信号ＹＳ［０］，ＹＳ[１]，…が非選択レベル（ローレベル）にされるから、全ての電源スイッチ３０＿０〜３０＿ｉ，３１＿０〜３１＿ｉ，…はオン状態にされ、全てのメモリセル２に電源電圧ＶＤＤが供給され、スタティックラッチによる記憶部の記憶情報が保持される。
【００５５】
メモリイネーブル信号ＭＥが活性化されたメモリ動作選択状態において読み出し動作が指示されたときライトイネーブル信号ＷＥは書き込み動作の非指示レベル（ローレベル）にされて全て短絡スイッチ３２＿０〜３２＿ｉ，…はオン状態になっている。そのため、当該読出し動作でカラム選択対象にされる相補ビット線のカラム選択信号が選択レベル（ハイレベル）にされて当該選択カラム列の電源スイッチがオフ状態になっても、当該電源スイッチの出力ノードには、そのときカラム非選択にされる別のカラム列の電源配線からオン状態の短絡スイッチを介して電源電圧ＶＤＤが供給される。したがって、全てのメモリセル２に電源電圧ＶＤＤが供給されて記憶情報が保持された状態が保証される。例えば、ＹＳ[０]が選択レベル（ハイレベル）にされる場合には隣の非選択カラムの電源配線ＶＤＭ[１]＿０〜ＶＤＭ[１]＿ｉから短絡スイッチ３２＿０〜３２＿ｉを介して選択カラムの電源配線ＶＤＭ[０]＿０〜ＶＤＭ[０]＿ｉに電源電圧ＶＤＤが供給される。つまり、短絡スイッチを介して別のカラム列に対して電源電圧ＶＤＤをアシストしているため、メモリセルにおいては、より安定して記憶情報が保持された状態となるものである。
【００５６】
メモリイネーブル信号ＭＥが活性化されたメモリ動作選択状態において書き込み動作が指示されたときライトイネーブル信号ＷＥは書き込み動作の指示レベル（ハイレベル）にされて全て短絡スイッチ３２＿０〜３２＿ｉ，…はオフ状態になっている。そのため、選択カラムの電源配線には、非選択カラムの電源配線から短絡スイッチを介して電源電圧ＶＤＤは供給されない。例えば、ＹＳ[０]が選択レベル（ハイレベル）にされる場合には隣の非選択カラムの電源配線ＶＤＭ[１]＿０〜ＶＤＭ[１]＿ｉから短絡スイッチ３２＿０〜３２＿ｉを介して選択カラムの電源配線ＶＤＭ[０]＿０〜ＶＤＭ[０]＿ｉに電源電圧ＶＤＤは供給されない。従って、書き込み動作が行われる選択カラムのメモリセルには電源配線からの電源電圧の供給が断たれ、メモリセルの動作電源電圧は電源配線の寄生容量若しくは配線容量の充電電荷で維持される程度に降下し、書込み動作における書込みマージンを向上させることができる。
【００５７】
このように、相補ビット線毎にメモリセルの電源スイッチをスイッチ制御するために論理積ゲートなどの論理ゲートを配置することを要せず、電源短絡スイッチを設け、電源スイッチ及び電源短絡スイッチを既存に相補ビット線選択信号及び書き込み指示信号を用いてスイッチ制御すれば、読出し動作時に比べて書込み動作時のメモリセルの電源電圧を低下させることができる。したがって、回路規模の物理的な増大を抑制してスタティックノイズマージンを劣化させずに書き込みマージンを向上させることができる。
【００５８】
更に、電源スイッチは少なくとも共通の相補ビット線選択信号で選択される相補ビット線の電源配線毎に設けられればよく、短絡スイッチは夫々の電源スイッチの出力ノードを、少なくとも一つの他の電源スイッチの出力ノードに接続すればよく、また、接続する出力ノードを少なくとも異なる相補ビット線選択信号で選択される相補ビット線に対応するもの同士とすればよいから、電源スイッチ及び短絡スイッチの個数も必要最小限に抑えることが可能である。例えば、図１の電源配線ＶＤＭ[１]＿０〜ＶＤＭ[１]＿ｉはその隣の図示を省略する電源配線（ＶＤＭ[２]＿０〜ＶＤＭ[２]＿ｉ）との間で短絡スイッチを介して接続することを要しない。電源スイッチがオフ状態にされるのはカラム選択信号を共通にする一つのカラム列であるから、一つのカラム列の電源配線は他の一つのカラム列の電源配線に接続されていればメモリセルの記憶保持機能を保証することができるからである。
【００５９】
《３．電源回路の基本的具体例》
図４及び図５にはカラム選択信号ＹＳ[０]とＹＳ[１]によって選択されるカラム列を／ＢＬ[０]，ＢＬ[０]と／ＢＬ[１]，ＢＬ[１]としたときの電源回路１０と列選択スイッチ回路４の基本的な具体例が示される。図５は図４の一部を抜き出した回路である。
【００６０】
列選択スイッチ回路４は、書込みドライバ５に接続する書込みスイッチとして相補ビット線／ＢＬ[０]，ＢＬ[０]と／ＢＬ[１]，ＢＬ[１]に対応するｎチャンネル型スイッチＭＯＳトランジスタ４１＿０と４１＿１を有し、センスアンプ６に接続する読出しスイッチとして相補ビット線／ＢＬ[０]，ＢＬ[０]と／ＢＬ[１]，ＢＬ[１]に対応するｐチャンネル型スイッチＭＯＳトランジスタ４０＿０と４０＿１を有する。
【００６１】
図６には書込み及び読み出し動作の動作波形が例示される。図５に例示するようにカラム[０]は相補ビット線／ＢＬ[０]，ＢＬ[０]のカラム列、カラム[１]は相補ビット線／ＢＬ[１]，ＢＬ[１]のカラム列とする。
【００６２】
読出し動作の場合には、読出し対象のカラム列がカラム[０]であってもカラム[１]であっても短絡スイッチ３２がオン状態であるから内部電源配線ＶＤＭ[０]及びＶＤＭ[１]には共に電源電圧ＶＤＤが供給され、メモリセル２には必要な電源電圧が供給されて読出し動作が行われ、スタティックノイズマージンの劣化を生じない。
【００６３】
書込み動作の場合には短絡スイッチ３２がオフ状態にされるから、書込み対象のカラム列がカラム[０]のときはカラム[０]の電源配線ＶＤＭ[０]への電源電圧ＶＤＤの給電が遮断されるから電源配線ＶＤＭ[０]の電圧がある程度降下して、カラム[０]のメモリセル２に対する書込みマージンを向上させることができる。同様に、書込み対象のカラム列がカラム[１]のときはカラム[１]の電源配線ＶＤＭ[１]への電源電圧ＶＤＤの給電が遮断されるから電源配線ＶＤＭ[１]の電圧がある程度降下して、カラム[１]のメモリセル２に対する書込みマージンを向上させることができる。
【００６４】
図４及び図５に示される構成においても図１に基づいて説明した通りの作用効果を奏する。
【００６５】
《４．リテンション特性の保証》
図７には書込み選択カラム列のメモリセルに対する記憶情報のリテンション特性を保証する構成が例示される。ここでは図５の基本構成を基に説明する。電源回路１０Ａには、前記電源スイッチ３０，３１と並列にｐチャンネルＭＯＳトランジスタから成るリテンションスイッチ５０，５１が追加されている。リテンションスイッチ５０，５１は並列する電源スイッチ３０，３１よりも相互コンダクタンスが小さく、少なくとも当該電源スイッチ３０，３１の給電遮断状態（オフ状態ｂ）においてメモリセルによる情報記憶のためのリテンション電流を対応する電源配線ＶＤＭ[０]、ＶＤＭ[１]に供給する。この例ではリテンションスイッチ５０，５１のゲートにグランド電圧ＶＳＳが常時供給されている。
【００６６】
リテンションスイッチ５０，５１により、電源スイッチ３０，３１の給電遮断状態においてメモリセル２へのある程度の給電が可能にされ、書込み動作時間が長くなっても書込み選択カラムの書込み非選択メモリセルが記憶保持不可能にならないことを保証することができる。
【００６７】
図８には書込み選択カラム列のメモリセルに対する記憶情報のリテンション特性を保証する別の構成が例示される。
【００６８】
図５の構成に対して、電源制御回路１０Ｂには、前記電源配線ＶＤＭ[０]、ＶＤＭ[１]に並列されていて対応する電源スイッチ３０，３１と相補的にスイッチ動作されるｎチャンネル型の第１スイッチＭＯＳトランジスタ６０，６１と、第１スイッチＭＯＳトランジスタ６０と６１の共通ソース電極と内部電圧ＶＤＷとの間に配置されていて対応する短絡スイッチ３２と相補的にスイッチ動作されるｎチャンネル型の第２スイッチＭＯＳトランジスタ６２とが追加されている。第１スイッチＭＯＳトランジスタ６０，６１及び第２スイッチＭＯＳトランジスタ６２は書込み選択されて電源スイッチ３０，３１がオフ状態にされたカラム列において、対応する電源配線ＶＤＭ[０]、ＶＤＭ[１]に内部電圧ＶＤＭをメモリセルによる情報記憶のためのリテンション電圧として供給する。内部電圧ＶＤＭは電源電圧ＶＤＤよりも低い所定の電圧である。
【００６９】
リテンション用のスイッチ６０，６１，６２により、電源スイッチ３０，３１の給電遮断状態においてメモリセル２へのある程度の給電が可能にされ、書込み動作時間が長くなっても書込み選択カラムの書込み非選択メモリセルが記憶保持不可能にならないことを保証することができる。
【００７０】
図９には書込み選択カラム列のメモリセルに対する記憶情報のリテンション特性を保証する更に別の構成が例示される。図８との相違点は、第２スイッチＭＯＳトランジスタ６２をｎチャンネル型のＭＯＳトランジスタ６３，６４に分離して、夫々第１スイッチＭＯＳトランジスタ６０，６１に、直列接続した点である。
【００７１】
図９は図８に比べてデータリテンションのために用いるＭＯＳトランジスタの数が多くなる。
【００７２】
図１０乃至図１３は図８及び図９のデータリテンションのための構成に対する変形例を示す。
【００７３】
図１０の電源回路１０Ｄは図８のＭＯＳトランジスタ６２をｐチャンネル型のＭＯＳトランジスタ６５に変更してライトイネーブル信号ＷＥの反転信号／ＷＥでスイッチ制御するように構成したものである。
【００７４】
図１１の電源回路１０Ｅは図９のＭＯＳトランジスタ６３，６４をｐチャンネル型のＭＯＳトランジスタ６６，６７に変更してライトイネーブル信号ＷＥの反転信号／ＷＥでスイッチ制御するように構成したものである。
【００７５】
図１２の電源回路１０Ｆは図１０のＭＯＳトランジスタ６０，６１をｐチャンネル型のＭＯＳトランジスタ７０，７１に変更してカラム選択信号ＹＳ[０]，ＹＳ[１]の反転信号／ＹＳ[０]，／ＹＳ[１]でスイッチ制御するように構成したものである。
【００７６】
図１３の電源回路１０Ｇは図１１のＭＯＳトランジスタ６０，６１をｐチャンネル型のＭＯＳトランジスタ７０，７１に変更してカラム選択信号ＹＳ[０]，ＹＳ[１]の反転信号／ＹＳ[０]，／ＹＳ[１]でスイッチ制御するように構成したものである。
【００７７】
《５．冗長な短絡スイッチの配置》
図１４には図５の電源回路１０の構成をカラム[０]乃至カラム[３]について示してある。３３はカラム[２]の電源スイッチ、３４はカラム[３]の電源スイッチ、３５は電源配線ＶＤＭ[２]とＶＤＭ[３]を選択的に短絡する短絡スイッチである。図１に基づいて説明したとおり、電源スイッチがオフ状態にされるのはカラム選択信号を共通にする一つのカラム列であるから、一つのカラム列の電源配線は他の一つのカラム列の電源配線に接続されていればメモリセルの記憶保持機能を保証することができる。従って、機能的には、電源配線ＶＤＭ[１]とＶＤＭ[２]との間に短絡スイッチを配置することを要しない。
【００７８】
図１５は図１４に対して、機能的には必要ない電源配線ＶＤＭ[１]とＶＤＭ[２]との間に短絡スイッチを配置した例を示す。この短絡スイッチ３６はメモリセルに対する電源電圧の供給と言う点でメモリセルのデータ保持機能に影響しない。そのような短絡スイッチ３６は上記短絡スイッチのレイアウトに関しトランジスタ配置の連続性若しくは均等性を確保するのに役立つ場合がある。即ち、規則的なレイアウトを有するメモリセルアレイ１１において短絡スイッチの繰り返し配置の規則性を増すことができる。これは繰り返しパターンの端部で往々にして生ずるパターンの歪を受ける箇所を減らすのに役立つ。
【００７９】
上述の通り、短絡スイッチは冗長な短絡スイッチ３６を配置してまで繰り返しパターンの均一性を確保することが半導体集積回路の製造プロセス上望ましいことは上述したが、パターン配置の制約から必ずしもそうできない場合があり、更に、図１４のように隣同士で電源配線を接続できない場合がある。その場合も、前述したように、電源スイッチがオフ状態にされるのはカラム選択信号を共通にする一つのカラム列であるから、一つのカラム列の電源配線は他の一つのカラム列の電源配線に接続されるという条件を満足すれば、図１６および図１７に例示されるような形態で電源配線同士を接続しても、メモリセルの記憶情報保持機能にとっては差し支えない。図１６では電源配線ＶＤＭ[０]を短絡スイッチ３２でＶＤＭ[２]に、電源配線ＶＤＭ[１]を短絡スイッチ３５でＶＤＭ[３]に接続した。図１７では電源配線ＶＤＭ[０]を短絡スイッチ３２でＶＤＭ[３]に、電源配線ＶＤＭ[１]を短絡スイッチ３５でＶＤＭ[２]に接続した。
【００８０】
図１８には図１に対応する複数ビット並列データ入出力の構成に着目したときの電源回路１０Ｋが例示される。図１８は図１と図示の形態が相違されるが実質的な構成は同じである。特に図１８では、複数ビット並列データ入出力の場合にも冗長短絡スイッチ３６を設けることが可能であることを示す。この場合も冗長短絡スイッチ３６の機能は図１５で説明した場合と同じであるからその詳細な説明は省略する。図１８においてＡＲＹ[０]は並列入出力データのうちの１ビットのデータＩＯ[０]のメモリアレイ領域を意味し、ＡＲＹ[１]は並列入出力データのうちの１ビットのデータＩＯ[１]のメモリアレイ領域を意味する。
【００８１】
《６．ビット単位書込みへの対応》
図１９には並列データの内の所望のデータビットに対するビット単位の書き込みが可能にされる構成に対して書込みマージンを向上させるためのＳＲＡＭの構成が例示される。
【００８２】
図１９では代表的に入出力データビットＩＯ[０]のメモリアレイ領域ＡＲＹ[０]と入出力データビットＩＯ[１]のメモリアレイ領域ＡＲＹ[１]との構成が例示され、各メモリアレイ領域ＡＲＹ[０]，ＡＲＹ[１]にはカラム選択可能なカラム列が代表的に２列図示される。例えばカラム選択信号ＹＳ[０]，ＹＳ[１]によって選択可能なカラム列として、メモリアレイ領域ＡＲＹ[０]には、相補ビット線／ＢＬ[０]＿０，ＢＬ[０]＿０のビット列と、相補ビット線／ＢＬ[１]＿０，ＢＬ[１]＿０のビット列が図示される。
【００８３】
ＢＷ[０]は入出力データビットＩＯ[０]に対する書込みマスクビット、ＢＷ[１]は入出力データビットＩＯ[１]に対する書込みマスクビットであり、ローレベルが書込みマスクレベルであり、当該ビットＩＯ[１]に対する書込み禁止を意味し、ハイレベルが書込み許可を意味する。書込みマスクビットＢＷ[０]，ＢＷ[１]は予めＳＲＡＭの書込みマスクレジスタにセットされても良いし、書込みデータと一緒に或いはその前後に入力されてもよい。
【００８４】
書込みマスクビットＢＷ[０]，ＢＷ[１]は対応する書込みドライバ５Ａと電源回路１０Ｌに供給される。書込みドライバ５Ａは入力された書込みマスクビットが書込みマスクレベルであるときは書込みイネーブル信号ＷＥによる書込み動作の指示にかかわらず対応する相補ビット線に対する書込み信号の出力を行わない。
【００８５】
電源回路１０Ｌはライトイネーブル信号ＷＥによって書込み動作が指示されているとき、マスクビットにより書込みマスクが指示されたカラム列に対しては前記短絡スイッチのオフ状態による電源遮断をキャンセルする動作を行って、書き込みが行われない書き込みマスクビットのメモリセルには電源電圧が供給されて記憶情報の保持に影響を与えないようにする。
【００８６】
図２０にはマスクビットにより書込みマスクが指示されたカラム列に対しては短絡スイッチのオフ状態による電源遮断をキャンセルする電源回路１０Ｌの構成が例示される。
【００８７】
電源回路１０Ｌは前述と同様にライトイネーブル信号ＷＥを受けるｐチャンネル型ＭＯＳトランジスタによる短絡スイッチ（第１の短絡スイッチ）３２＿０、３２＿１を備えると共に、前記第１の短絡スイッチ３２＿０，３２＿１に並列に、対応する書込みマスクビットＢＷ[０]，ＢＷ[１]により、書込みマスクの指示でオン状態にされ、書込みマスクの非指示でオフ状態にされる第２の短絡スイッチ３８＿０，３８＿１が設けられる。第２の短絡スイッチ３８＿０，３８＿１はゲートに対応する書込みマスクビットＢＷ[０]，ＢＷ[１]が供給されるｐチャンネル型ＭＯＳトランジスタによって構成される。
【００８８】
これにより、書込みマスク信号を利用したビット単位の書き込み動作、例えばレジスタ領域に対するビット操作のような書込み動作に対しても上述と同様に、書込み非対象ビットに対する記憶情報のリテンションを保証して書込み対象ビットに対する書き込みマージンを向上させることができる。
【００８９】
《７．データプロセッサ》
上記したＳＲＡＭは単体のＳＲＡＭチップであることは妨げられないが、望ましくは、データプロセッサに多数偏在されて使用されるオンチップＲＡＭやオンチップレジスタなどとして適用する場合にチップサイズの拡大防止効果が大きく得られる。以下、上記ＳＲＡＭを１チップマイクロコンピュータのようなデータプロセッサに適用する場合について説明する。
【００９０】
図２１には本発明を適用したマイクロコンピュータの平面的なレイアウト構成が例示される。
【００９１】
マイクロコンピュータ１００は例えば単結晶シリコンのような１個の半導体基板に相補型ＭＯＳ集積回路製造技術などによって構成される。ハッチングされた領域（その一部に参照符号１０１を附してある）はメモリやレジスタ領域に使用されるＳＲＡＭであり、チップ全体で偏在され、その大きさ（記憶容量）も用途に応じて大小多岐にわたる。例えば、１０２は命令をフェッチして実行するＣＰＵ、１０３は前記ＣＰＵによってアクセスされる第１のメモリブロック、１０４は第２のメモリブロック１０４Ａを備え前記ＣＰＵ１０２の制御を受けてデータ処理を行なうアクセラレータのようなデータ処理ユニットである。
【００９２】
チップ全体に偏在されたＳＲＡＭ１０１並びにそれらで構成された第１及び第２のメモリブロック１０３，１０４Ａは上述の通りの作用効果を奏するから、マイクロコンピュータ１００のチップに多数の第１及び第２のメモリブロック１０３，１０４Ａ若しくはＳＲＡＭ１０１を配置して書き込みマージンを向上させても、チイプサイズの大型化を抑制することができる。
【００９３】
図２２には前記ＳＲＡＭ１００のレイアウトイメージが図示されるが、１０で代表される電源回路はカラム系回路とメモリセルアレイとの間の領域にレイアウトするのが面積的に効率的である。電源回路１０はスイッチ動作するのにカラム選択信号を多く利用するからである。
【００９４】
図２３にはグランド電圧に至る経路に電源回路を設けた例が示される。代表的に示された電源配線ＶＳＭ[０]、ＶＳＭ[１]はメモリセル２からグランド電圧ＶＳＳに至る経路に配置され、電源スイッチ２００，２０１はｎチャンネル型ＭＯＳトランジスタで構成し、カラム選択信号の反転信号／ＹＳ[０]，ＹＳ[１]でスイッチ制御する。短絡スイッチ２０２はｎチャンネル型ＭＯＳトランジスタで構成し、ライトイネーブル信号ＷＥの反転信号／ＷＥでスイッチ制御する。この電源回路１０Ｍについても制御手法は上記と同じであるからその詳細な説明は省略する。これによっても上記同様の効果を得ることができる。
【００９５】
図２４には複数ビット並列入出力を行う構成において各データビットに対して電源回路１０Ｎを共有させる場合の構成が例示される。入出力データビットＩＯ[０]〜ＩＯ[ｉ]の夫々のアレイ領域ＡＲＹ[０]〜ＡＲＹ[ｉ]に対して電源配線ＶＤＭ[０]〜ＶＤＭ[Ｎ]を共通接続して構成すればよい。
【００９６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９７】
例えば、半導体集積回路装置に搭載されるＳＲＡＭのメモリセルアレイを構成するワード線やビット線の本数は、種々の実施形態を採ることができる。ＳＲＡＭは、システムＬＳＩに混載されるＳＲＡＭの他に、汎用メモリとしてのＳＲＡＭにも同様に適用することができる。この発明は、前記のようなＳＲＡＭを含む半導体集積回路装置に広く利用することができる。
【符号の説明】
【００９８】
１  スタティック型ＲＡＭ
２  メモリセル（ＭＣ）
ＷＬ[０]〜ＷＬ[ｎ]   ワード線
／ＢＬ[０]，ＢＬ[０]〜／ＢＬ[ｍ]，ＢＬ[ｍ]  相補ビット線
３  行デコーダ
４  列選択スイッチ
ＹＳ[０]〜ＹＳ[ｍ]  相補ビット線選択信号（カラム選択信号）
５  書込ドライバ
６  センスアンプ
８  タイミング制御回路
Ｒ／Ｗ  リード・ライト信号
ＭＥ  メモリイネーブル信号
ＷＥ  書込み信号
ＳＡＥ  センスアンプ活性化信号
ＶＤＭ[０]〜ＶＤＭ[ｍ]  電源配線
／ＢＬ[０]＿１、ＢＬ[０]＿０〜／ＢＬ[０]＿ｉ、ＢＬ[０]＿ｉ  相補ビット線
ＶＤＭ[０]＿０〜ＶＤＭ[０]＿ｉ  電源配線
ＩＯ[０]〜ＩＯ[ｉ]   外部入出力データ
１０、１０Ａ〜１０Ｎ  電源回路
１１  メモリセルアレイ
３０＿０〜３０＿ｉ  電源スイッチ
３１＿０〜３１＿ｉ  電源スイッチ
３２＿０〜３２＿ｉ  短絡スイッチ
３０，３１  電源スイッチ
５０，５１  リテンションスイッチ
６０，６１  第１スイッチＭＯＳトランジスタ
６２  第２スイッチＭＯＳトランジスタ
６３，６４  第２スイッチＭＯＳトランジスタ
３６  機能的に冗長な短絡スイッチ
ＢＷ[０]，ＢＷ[１]   書込みマスクビット
１００  マイクロコンピュータ
１０１  ＳＲＡＭ
１０２  ＣＰＵ
１０３  第１のメモリブロック
１０４  アクセラレータのようなデータ処理ユニット
１０４Ａ  第２のメモリブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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