(57)【特許請求の範囲】
【請求項１】
時間領域データを入力する発振回路部と、
時間領域データが第１の状態の間の前記発振回路部の出力発振波形の波数を計測する第１状態カウンタ回路部及び時間領域データが第２の状態の間の前記発振回路部の出力発振波形の波数を計測する第２状態カウンタ回路部と、
第１状態カウンタ回路部と第２状態カウンタ回路部の出力カウント値から出力信号を生成する出力信号生成部と、
前記発振回路部を常時発振させるように制御し得る周波数制御回路であって、前記第１の状態の間第１の発振周波数で発振させ、前記第２の状態の間前記第１の発振周波数とは異なる第２の発振周波数で発振させるように当該発振周波数を制御し得る周波数制御回路と、を備えた、
遅延時間値をデジタル変換するＴＤ変換器。
【請求項２】
請求項１のＴＤ変換器をＭ段（Ｍは複数）連結するＴＤ変換器であって、
前段の発振回路部と後段の発振回路部の間に挿入され、前段の発振回路部の位相情報から量子化誤差を含んだ遅延情報を取り出し、後段の発振回路部へ後段の時間領域データとして伝搬する誤差伝搬回路部と、
各段の第１状態カウンタ回路部と各段の第２状態カウンタ回路部の出力カウント値から出力信号を生成する出力信号生成部と、を備えた、
遅延時間値をデジタル変換するＴＤ変換器。
【請求項３】
上記の時間領域データにおいて、第１の状態とはデータがＨｉｇｈ状態であり、第２の状態とはデータがＬｏｗ状態であることを特徴とする請求項１又は２に記載のＴＤ変換器。
【請求項４】
前記発振回路部は、リング発振回路で構成され、
前記周波数制御回路は、２つの電流源が並列に該リング発振回路に接続可能に構成され、一方の電流源は常時該リング発振回路に接続され、他方の電流源は前記第１の状態の間該リング発振回路に接続されない一方、前記第２の状態の間該リング発振回路に接続されるものであることを特徴とする請求項１又は２に記載のＴＤ変換器。
【請求項５】
前記誤差伝搬回路部は、ダイナミック型のＤフリップフロップ回路を少なくとも２段連結させた回路構成であることを特徴とする請求項２に記載のＴＤ変換器。
【請求項６】
前記出力信号生成部は、前記各段の前記第１状態カウンタ回路部と前記各段の第２状態カウンタ回路部の出力カウント値から前記各段の発振回路部の間の発振周波数比を推定するＬＭＳ（Least Mean Square）フィルタ回路を搭載することを特徴とする請求項２に記載のＴＤ変換器。
【請求項７】
アナログ入力電圧とサンプリングクロック（ＣＫ）を入力して、前記アナログ入力電圧を対応する遅延時間に変換し時間領域データを出力するＶＴ変換回路部と、
該ＶＴ変換回路部から出力された時間領域データを入力とする請求項１〜６の何れかのＴＤ変換器と、
を備えたことを特徴とするＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プロセス微細化に向かないとされるオペアンプやスイッチトキャパシタを用いず、時間領域での演算を用いるＴＤ（Time to
Digital）変換器に関する技術である。
【背景技術】
【０００２】
情報通信機器のさらなる発展ためには、従来よりも低消費電力で高性能かつ低コストのＬＳＩの開発が必要不可欠である。これまでＬＳＩの性能は半導体製造プロセスの微細化に伴って向上してきた。微細化によって１チップあたりの搭載トランジスタ数は年々増加しており、より高機能なＬＳＩの実現が可能となっている。
しかし、オペアンプやスイッチトキャパシタなどのアナログ回路では、ダイナミックレンジや非線形性の問題から微細化が困難になりつつある。特に、先端プロセスにおける低電源電圧な環境下では、ダイナミックレンジが狭くなり、直線性が劣化し、利得確保が困難となる。
【０００３】
近年、微細化に適応するため、オペアンプやキャパシタといったアナログ要素を用いずにＡＤ変換（Analog to Digital）を行うべく、電圧領域から時間領域に演算をシフトする技術が研究されている。時間領域データをデジタル化する技術としては、遅延値をデジタル変換するTime-to-Digital Converter（ＴＤＣ＝ＴＤ変換器）が知られている。
既に発明者らは、リング発振器を利用したGated-Ring-Oscillator ＴＤＣ（以下、“ＧＲＯ ＴＤＣ”と称する）が１次のノイズシェイピングしか得られないこと（非特許文献１を参照）に鑑みて、Δ−Σ変調の１次ノイズシェイピング特性を生かしながら時間領域の量子化誤差を伝播し、高次ノイズシェイピングが可能となるオペアンプレス・キャパシタレスＡＤ変換器及びＴＤ変換器を提案している（特許文献１、非特許文献２を参照）。
【０００４】
これについて以下説明する。図１９にＧＲＯ ＴＤＣの回路構成図を示す。ＧＲＯ ＴＤＣの回路では、時間的に変化するアナログデータとしてパルス(Ｔin)がＧＲＯ（Gated-Ring-Oscillator）へ入力され、そのパルス幅の間にＧＲＯの発振波形をカウントしていくことで入力されたアナログパルス幅を量子化し、離散化デジタルデータを得ることができる。本発明者らは、ＧＲＯ
ＴＤＣが有する１次Δ−Σ型のノイズシェイピング特性に着目し、２次のノイズシェイピングが可能となるオペアンプレス・キャパシタレスＡＤ変換器を提案した（図２０を参照）。提案したＡＤ変換器は、Δ−Σ変調器にＧＲＯ
ＴＤＣ、量子化器にカウンタ、量子化誤差を伝播する回路にＤフリップフロップをそれぞれ用いることで２次のΔ−Σ変調器を実現するものである。図２０に示すＡＤ変換器は、ＶＴ変換回路部１４と、時間領域データを入力する２段のＧＲＯ１１と、前段のＧＲＯ１１と後段のＧＲＯ１１の間に挿入され、前段のＧＲＯ１１の量子化誤差を含んだ遅延情報の伝搬回路として動作するＤフリップフロップ１２と、ＧＲＯ１１の出力発振波形（ＧＲＯｏｕｔ１、ＧＲＯｏｕｔ２）の波数を計測するカウンタ１３と、各カウンタ回路部１３の出力カウント値（Ｄｏｕｔ１、Ｄｏｕｔ２）から出力信号を生成する出力信号生成部として動作するＤＳＰ（Digital Signal Processor）１５と、Ｄフリップフロップ１２及び２つのカウンタ回路部１３をサンプリングクロック（ＣＫ）でリセットするリセット部１７と、ＤＳＰ１５によるデシメーションフィルタ処理後に非線形性補正を行うキャリブレーション回路１６から構成される。
【０００５】
上記の回路構成において、量子化誤差はＧＲＯ１１の出力発振波形に含まれており、Ｄフリップフロップ１２で前段のＧＲＯからの出力発振波形（ＧＲＯｏｕｔ１）の立ち上がりを検知して、量子化誤差（ＱＮ）を含んだデータ（ＴＱＮ１）を得る。その後、発振をカウントした値（Ｄｏｕｔ１）の分だけをＤＳＰ１５において減算することで量子化誤差を伝達することが可能となる。
【０００６】
上記の回路構成において、ＧＲＯ１１のゲーティング動作（ＴinやＴＱＮ１のオン・オフ）はスイッチングノイズとして内部の位相情報に悪影響を与える。またトランジスタのリーク電流により位相情報は影響を受ける。プロセス微細化が進むにつれてリーク電流は増加の傾向があるため、上記の回路構成では微細化に適さない。
本発明者らは、ＧＲＯ ＴＤＣの回路動作の解析の結果から、ＧＲＯ１１は、微細プロセスにおいてリーク電流の影響により保持した量子化誤差のデータが劣化するために、ＧＲＯ１１の停止時の位相情報が完全には保持できていないという問題点を見出した。
また、本発明者らは、ＧＲＯ
ＴＤＣの回路動作の解析の結果から、量子化誤差を伝搬する回路として、Ｄフリップフロップ１２単体を用いた回路では量子化誤差は非線形となる問題点があることが分った。
さらに、各段のＧＲＯ１１の周波数ミスマッチにより、ノイズシェイピング効果が弱まるという問題点があることが分った。
これらの問題点は、ＴＤ変換器やＡＤ変換器の高分解能化の妨げとなる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特願２０１１−１０８９１０
【非特許文献】
【０００８】
【非特許文献１】”A Multi-Path Gated Ring Oscillator TDC With First-Order NoiseShaping”, M.Z.Straayer, et al, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.44, NO.4,1089-1098, APRIL 2009.
【非特許文献２】”A 40nm 640μm２ 45dB opampless all-digital second-order MASH ΔΣ ADC”, T.Konishi, H.Lee, S.Izumi, M.Yoshimoto, and H.Kawaguchi, IEEEISCAS, PP. 518-521, MAY 2011.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述した通り、本発明者らが提案しているＧＲＯ
ＴＤＣ、すなわち量子化誤差を伝搬して高次ノイズシェイピングが可能なオペアンプレス・キャパシタレスＴＤ変換器では、ＧＲＯのゲーティング動作に影響を受けやすく、リーク電流の影響によりＧＲＯの停止時の位相情報が完全には保持できず、また量子化誤差を伝搬する回路が非線形であるという問題点がある。
【００１０】
上記状況に鑑みて、本発明は、発振器のゲーティング動作時に変化する電流量を小さくすることで、スイッチングノイズを小さくし、高分解能なオペアンプレス・キャパシタレスのＴＤ変換器を提供することを第１の目的とする。
また、本発明は、位相情報を発振器の停止という手段により静的に保持する必要をなくすることで、リーク電流の影響を受けにくくし、高分解能なオペアンプレス・キャパシタレスのＴＤ変換器を提供することを第２の目的とする。
また、本発明は、量子化誤差を伝搬する回路の線形性を向上させることで、量子化誤差を伝搬して高次ノイズシェイピングが可能なオペアンプレス・キャパシタレスの高次ＴＤ変換器を提供することを第３の目的とする。
さらに、本発明は、各段の発振器の周波数ミスマッチをアダプティブフィルタにより補正することで、高次ノイズシェイピングが可能なオペアンプレス・キャパシタレスの高次ＴＤ変換器を提供することを第４の目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成すべく、本発明のＴＤ変換器は、以下の１）〜３）の構成要素を備えた遅延時間値をデジタル変換するＴＤ変換器であって、下記１）の発振回路部を常時発振させ、該発振周波数を制御し得る周波数制御回路を備えたことを特徴とする。
１）時間領域データを入力する発振回路部
２）時間領域データが第１の状態の間の発振回路部の出力発振波形の波数を計測する第１状態カウンタ回路部及び時間領域データが第２の状態の間の発振回路部の出力発振波形の波数を計測する第２状態カウンタ回路部
３）第１状態カウンタ回路部と第２状態カウンタ回路部の出力カウント値から出力信号を生成する出力信号生成部
【００１２】
かかる構成によれば、スイッチングノイズが小さく、位相情報を静的に保持する必要がない高分解能オペアンプレス・キャパシタレスのＴＤ変換器を実現できる。
【００１３】
上記の第１状態カウンタ回路部および第２状態カウンタ回路部は、時間的に変化するアナログパルス幅の入力が発振回路部へ入力されると、そのパルスが第１の状態あるいは第２の状態の間に存在する発振回路部の出力発振波形をカウントし、入力されたアナログパルス幅を量子化し、離散化デジタルデータを得る回路である。
【００１４】
また、上記目的を達成すべく、本発明のＴＤ変換器は、上記のＴＤ変換器をＭ段（Ｍは複数）連結させて、前段の発振回路部と後段の発振回路部の間に挿入され、前段の発振回路部の位相情報から量子化誤差を含んだ遅延情報を取り出し、後段の発振回路部へ後段の時間領域データとして伝搬する誤差伝搬回路部及び、各段の第１状態カウンタ回路部と各段の第２状態カウンタ回路部の出力カウント値から出力信号を生成する出力信号生成部を備える。
【００１５】
かかる構成によれば、量子化誤差を伝搬可能かつ、各段の発振器の周波数ミスマッチを補正可能なオペアンプレス・キャパシタレスの高次のＴＤ変換器を実現できる。
【００１６】
上記の時間領域データにおいて、第１の状態とは時間領域データがＨｉｇｈ状態であり、第２の状態とは時間領域データがＬｏｗ状態である。Ｈｉｇｈ状態とＬｏｗ状態は、論理値の“真”と“偽”や“オン”と“オフ”に相当するものである。
また、上記の出力信号生成部は、各段の第１状態カウンタ回路部と各段の第２状態カウンタ回路部の出力カウント値を演算処理して出力信号を生成するもので、ＤＳＰ（Digital Signal Processor）などで処理される。
【００１７】
本発明のＴＤ変換器における周波数制御回路は、発振器の周波数を２モードで制御するものであることが好ましい。
【００１８】
また、本発明のＴＤ変換器における発振回路部は、リング発振回路で構成され、周波数制御回路は、２つの電流源が並列に該リング発振回路に接続され、一方の電流源は常時接続され、他方の電流源は時間領域データの入力の間接続されるものであることが好ましい。
【００１９】
リング発振回路は、より具体的には、ＦＳＯ（Frequency Shift Oscillator）回路で構成される。ＦＳＯ回路とは、インバータで構成したリング発振器とＶＤＤ側及びＧＮＤ側の電源ラインに可変の電流源を接続した回路である。リング発振器は、奇数個のインバータを用い、各インバータの出力が鎖状に別のインバータに入力され、最終段のインバータの出力は初段のインバータに入力される構成になっており、全体としてリング構造になっている。奇数個のインバータ鎖は、全体として入力の論理否定となる。各インバータは一定の遅延時間をもつため、初段インバータへの入力からある遅延時間後に最終段のインバータが初段入力の論理否定を出力する。そして、これが再び初段インバータに入力される。これらのプロセスが繰り返されることで発振する。発振の速度は各インバータに流れる電流量と各インバータの出力及び入力負荷容量によって決定づけられる。ＦＳＯ回路は電流量を可変の電流源で変化させることで発振周波数の制御を行う。このＦＳＯ回路を用いることにより、Δ−Σ変調のノイズシェイプ特性を利用できる。
【００２０】
また、本発明の高次ＴＤ変換器における誤差伝搬回路部は、ダイナミック型のＤフリップフロップ回路を少なくとも２段連結させた回路構成であることが好ましい。
ダイナミック型のＤフリップフロップ回路を少なくとも２段連結させた回路で発振回路部の間を接続することにより、ダイナミック型のＤフリップフロップ回路で発生する誤動作（Meta stable）の影響を完全に抑えることができ、正確な時間領域データの伝達が可能である。
【００２１】
また、本発明の高次ＴＤ変換器における出力信号生成部は、各段の第１状態カウンタ回路部と各段の第２状態カウンタ回路部の出力カウント値から各段の発振回路部の間の発振周波数比を推定するＬＭＳ（Least Mean Square）フィルタ回路を搭載することが好ましい。
ＬＭＳフィルタを用いることにより、各段の第１状態カウント値及び各段の第２状態カウンタ値から発振回路部の間の発振周波数比を推定し、周波数の不一致を検知し動的に補正することができる。これは、高次ノイズシェイピング回路へ発展させる際に問題となる発振回路部の周波数ミスマッチをデジタル領域にて補正を行うものである。
【００２２】
本発明のＡＤ変換器は、アナログ入力電圧とサンプリングクロック（ＣＫ）を入力して、アナログ入力電圧を対応する遅延時間に変換し時間領域データを出力するＶＴ変換回路部と、該ＶＴ変換回路部から出力された時間領域データを入力とする上述のＴＤ変換器とを備える。
上述のＴＤ変換器の応用範囲として、デジタルＰＬＬやＶＴ変換器を追加してＡＤ変換器として利用可能である。ＡＤ変換器として用いる場合、デジタル親和性の高いアーキテクチャであるため微細プロセスにおけるアナログ・デジタル混載チップに対して非常に有効であり、面積が大きいオペアンプやキャパシタを排除できるので低コストで実装が可能である。
ここで、上記のＶＴ変換回路部は、消費電力の大きなオペアンプを用いず、電圧値を遅延（時間）値に変換して演算すべく、電圧（Voltage）領域から時間（Time）領域にデータをＶＴ（Voltage to Time）変換させる回路である。
【発明の効果】
【００２３】
本発明によれば、スイッチングノイズが小さく、位相情報の静的な保持が不要で、線形性よく量子化誤差を伝播し、発振器の周波数ミスマッチを補正可能かつ時間領域で高次ノイズシェイピングが可能となるオペアンプレス・キャパシタレスのＴＤ変換器を構築できるといった効果がある。
本発明のＴＤ変換器やＡＤ変換器によれば、発振回路及びロジック回路で構成されることから、小面積、低消費電力で、かつ、微細プロセスに適した構成が可能となる。
【図面の簡単な説明】
【００２４】
【図１】実施例１の１次ＴＤ変換器の回路構成図を示す。
【図２】実施例１の周波数制御回路の回路構成図を示す。
【図３】実施例１の１次ＴＤ変換器の動作時の波形の模式図を示す。
【図４】電源ラインにのるノイズの影響を示す。
【図５】実施例２の２次ＴＤ変換器の回路構成図を示す。
【図６】実施例２の２次ＴＤ変換器の動作時の波形の模式図を示す。
【図７】ＬＭＳフィルタ回路の概念図を示す。
【図８】ＬＭＳフィルタ回路による推定値の収束の様子図を示す。
【図９】１次ＴＤ変換器とＬＭＳフィルタを実装した２次ＴＤ変換器の出力スペクトラムの比較を示す。
【図１０】リーク電流を考慮した２次ＧＲＯ ＴＤＣ及び２次ＦＳＯ ＴＤＣの出力スペクトラムの比較を示す。
【図１１】実施例３の３次ＴＤ変換器の回路構成図を示す。
【図１２】実施例３の３次ＴＤ変換器の動作時の波形の模式図を示す。
【図１３】誤差伝搬回路部のタイミングダイアグラムを示す。
【図１４】ダイナミック型のＤフリップフロップ回路の回路構成図を示す。
【図１５】マスタースレーブ型のＤフリップフロップ回路とダイナミック型のＤフリップフロップ回路のＣｌｏｃｋ−ｔｏ−ＱＢ ｄｅｌａｙ特性図を示す。
【図１６】２段構成のダイナミック型のＤフリップフロップ回路の回路構成図を示す。
【図１７】２段構成のダイナミック型のＤフリップフロップ回路のタイミングダイアグラムを示す。
【図１８】マスタースレーブ型のＤフリップフロップ回路と２段構成のダイナミック型のＤフリップフロップ回路の量子化誤差伝搬特性を示す。
【図１９】ＧＲＯ ＴＤＣの回路構成図を示す。
【図２０】提案済みのＡＤ変換器の回路構成図を示す。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。
以下の実施例の１次ＴＤ変換器では、時間領域データにおける第１の状態を“High”とし、第２の状態を“Low”とする。また、第１状態カウンタ回路部としてHighカウンタ回路部、第２状態カウンタ回路部としてLowカウンタ回路部を備える。ここで、時間領域データにおける“High”状態とは論理値の“真”に相当し、時間領域データにおける“Low”状態とは論理値の“偽”に相当するものである。
他の実施例として、１つの信号の時間領域データをHigh＝“オン”／Low＝“オフ”で入力するのでなく、２つの信号線の一方の立ち上がりエッジから他方の立ち上がりエッジまでの時間を“オン”、その他を“オフ”としてもよい。
【実施例１】
【００２６】
図１に、実施例１の１次ＴＤ変換器の回路構成図を示す。
実施例１の１次ＴＤ変換器は、時間領域データ（Ｔｉｎ）を入力する１段の発振回路部と、時間領域データが“High”の間の発振回路部の出力発振波形の波数を計測するHighカウンタと前回サンプリングにおける時間領域データが“High”の間の波数を記憶しておくHighレジスタを含むHighカウンタ回路部及び、時間領域データが“Low”の間の発振回路部の出力発振波形の波数を計測するLowカウンタと前回サンプリングにおける時間領域データが“Low”の間の波数を記憶しておくLowレジスタを含むLowカウンタ回路部及び、Highレジスタ値とLowレジスタ値を加算する加算器と、発振回路部を常時発振させ、該発振周波数を制御し得る周波数制御回路を備える。
実施例１の１次ＴＤ変換器は、時間領域データ（Ｔｉｎ）を入力する１段の発振回路部と、時間領域データが“High”の間の発振回路部の出力発振波形の波数を計測するHighカウンタ回路部と、時間領域データが“Low”の間の発振回路部の出力発振波形の波数を計測するLowカウンタ回路部と、Highカウンタ回路部とLowカウンタ回路部の出力カウント値から出力信号を生成する出力信号生成部と、発振回路部を常時発振させ、該発振周波数を制御し得る周波数制御回路を備える。
Highカウンタ回路部は、具体的には、時間領域データが“High”の間の発振回路部の出力発振波形の波数を計測するHighカウンタと前回サンプリングにおける時間領域データが“High”の間の波数を記憶しておくHighレジスタから構成される。また、Lowカウンタ回路部は、時間領域データが“Low”の間の発振回路部の出力発振波形の波数を計測するLowカウンタと前回サンプリングにおける時間領域データが“Low”の間の波数を記憶しておくLowレジスタから構成される。そして、Highレジスタ値とLowレジスタ値を加算する加算器がデジタル出力信号を生成する。
【００２７】
実施例１の１次ＴＤ変換器は、図１に示すように、２つの出力周波数を備えたリング発振回路、上述したＦＳＯ（Frequency Shift Oscillator）であり、時間領域データとしてアナログパルス（Ｔｉｎ）が入力されると、発振回路部では発振周波数が変化する。
周波数制御回路は、図２に示すように、２つの電流源が並列にリング発振回路に接続され、一方の電流源は常時接続され、他方の電流源は時間領域データの入力の間（具体的にはＴｉｎ＝Lowの間）接続されるものである。図２に示す周波数制御回路によって、リング発振回路部を常時発振させることができ、かつ、発振周波数を２モードに制御することができる。また、ＧＲＯと違って周波数制御時に変化する電流量を小さくすることができる。ＧＲＯでは高速発振と零発振を繰り返すことになるが、ＦＳＯでは高速発振と中速発振を繰り返すので、変化する電流量が小さく、電源のスイッチングノイズを低減させることができる。
実施例１の１次ＴＤ変換器では、ＧＲＯと異なり、位相を静的に保持する必要が無い。
【００２８】
これについて、以下、実施例１の１次ＴＤ変換器の回路動作の例を示しながら詳細に説明する。
図３は、１次ＴＤ変換器の動作時の発振器回路の波形の模式図である。図３中の記号Ｔｉｎは入力時間領域データ、ＴＣＫはサンプリング周期、ＴＩＮ１［Ｎ］はＮサンプリング目における入力時間領域データのパルス幅、ＴＳ１は入力時間領域データが“High”の間の発振器の発振周期、ＴＦ１は入力時間領域データが“Low”の間の発振器の発振周期、Δｔ１［Ｎ］はＮサンプリング目における入力時間領域データの立ち上がりから発振回路部の最初の立ち上がりまでの時間、Δｔ２［Ｎ］はＮサンプリング目における入力時間領域データが“High”の間の発振回路部の最後の立ち上がりから入力時間領域データの立ち下がりまでの時間、ξ１［Ｎ］はＮサンプリング目における入力時間領域データの立ち下がりから発振回路部の最初の立ち上がりまでの時間、ＴＱＮ１［Ｎ］はＮサンプリング目における入力時間領域データが“Low”の間の発振回路部の最後の立ち上がりから入力時間領域データの立ち上がりまでの時間、ＤＳ１［Ｎ］はＮサンプリング目における入力時間領域データが“High”の間の発振回路部のカウント値（Highカウント値）、ＤＦ１［Ｎ］はＮサンプリング目における入力時間領域データが“Low”の間の発振回路部のカウント値（Lowカウント値）をそれぞれ表す。図３より、式（１）〜（４）を導く。
【００２９】
図３に示す波形の模式図より、ＴＩＮ１［Ｎ］とＴＣＫ−ＴＩＮ１［Ｎ］は、それぞれ下記式（１）、式（２）を用いて表現できる。また、Δｔ１［Ｎ］とＴＱＮ１［Ｎ−１］及び、Δｔ２［Ｎ］とξ１［Ｎ］は、それぞれ下記式（３）、式（４）を用いて表現できる。
【００３０】
【数１】
0005552514.tif 000002
【００３１】
また、ＤＦ１［Ｎ］と１サンプリング周期の間の発振回路部の総発振回数Ｄ１［Ｎ］は、それぞれ下記式（５）、式（６）のように表される。下記式（５），式（６）において、Ｃ１、Ｃ2は定数である。
【００３２】
【数２】
0005552514.tif 000003
【００３３】
ここで、ｚ関数を導入し、Ａ１＝１／ＴＳ１−１／ＴＦ１，Ｂ１＝１／ＴＦ１ とすると、下記式（５）、式（６）は、それぞれ下記式（７）と式（８）のように表せる。
【００３４】
【数３】
0005552514.tif 000004
【００３５】
上記の式（８）は、時間領域データが１次ノイズシェイピングされることを示している。
【００３６】
ＧＲＯ
ＴＤＣを用いた場合と実施例１の１次ＦＲＯ ＴＤＣを用いた場合における電源ラインにのるノイズの影響を図４に示す。ＧＲＯ ＴＤＣは、図１９の回路で、実施例１の１次ＦＲＯ ＴＤＣは図１に表される回路構成である。発振器の電源ラインには、１ｐＦのデカップル容量があるものとし、その容量の両端に現れる波形をプロットしている。
【００３７】
図４において、図上部のＧＲＯを用いた場合のスイッチング時のアンダーシュート及びオーバーシュートの電圧変化値よりも、図下部の実施例１のＦＲＯの場合の値の方が小さいことが確認できる。また、電圧遷移時間も実施例１のＦＲＯの方が高速であることが確認できる。このことから、発振回路自身からのノイズ低減が期待できる。
【実施例２】
【００３８】
図５に、実施例２の２次ＴＤ変換器の回路構成図を示す。
実施例２の２次ＴＤ変換器は、時間領域データ（ＴｉｎとＴｉｎ２）を入力する２段の発振回路部と、前段の発振回路部と後段の発振回路部の間に挿入され、前段の発振回路部の位相情報から量子化誤差を含んだ遅延情報を取り出し、後段の発振回路部へ後段の時間領域データ（Ｔｉｎ２）として伝搬する誤差伝搬回路部と、各段の時間領域データが“High”の間の発振回路部の出力発振波形の波数を計測するHighカウンタと前回サンプリングにおける各段の時間領域データが“High”の間の波数を記憶しておくHighレジスタを含むHighカウンタ回路部及び、各段の時間領域データが“Low”の間の発振回路部の出力発振波形の波数を計測するLowカウンタと前回サンプリングにおける各段の時間領域データが“Low”の間の波数を記憶しておくLowレジスタを含むLowカウンタ回路部及び、各段のHighレジスタ値とLowレジスタ値を演算処理する信号出力生成部と、各段の発振回路部を常時発振させ、該発振周波数を制御し得る周波数制御回路を備える。
【００３９】
これについて、以下、実施例２の２次ＴＤ変換器の回路動作の例を示しながら詳細に説明する。
図６は、２次ＴＤ変換器の動作時の発振器回路の波形の模式図である。図６中の記号Ｔｉｎは入力時間領域データ、ＴＣＫはサンプリング周期、ＴＩＮｉ［Ｎ］（ｉ＝１、２）はｉ段目のＮサンプリング目における時間領域データのパルス幅、ＴＳｉはｉ段目の時間領域データが“High”の間の発振器の発振周期、ＴＦｉはｉ段目の時間領域データが“Low”の間の発振器の発振周期、Δｔ１［Ｎ］はＮサンプリング目における入力時間領域データの立ち上がりから発振回路部の最初の立ち上がりまでの時間、Δｔ２［Ｎ］はＮサンプリング目における入力時間領域データが“High”の間の発振回路部の最後の立ち上がりから入力時間領域データの立ち下がりまでの時間、ξｉ［Ｎ］はｉ段目のＮサンプリング目における時間領域データの立ち下がりから発振回路部の最初の立ち上がりまでの時間、ＴＱＮｉ［Ｎ］はｉ段目のＮサンプリング目における時間領域データが“Low”の間の発振回路部の最後の立ち上がりから時間領域データの立ち上がりまでの時間、ＤＳｉ［Ｎ］はｉ段目のＮサンプリング目における時間領域データが“High”の間の発振回路部のカウント値（Highカウント値）、ＤＦｉ［Ｎ］はｉ段目のＮサンプリング目における時間領域データが“Low”の間の発振回路部のカウント値（Lowカウント値）をそれぞれ表す。
【００４０】
２段目の出力についても、実施例１の上述の式（７）、式（８）と同様に、それぞれ下記式（９）、式（１０）を得る。但し、Ａ２＝１／ＴＳ２−１／ＴＦ２，Ｂ２＝１／ＴＦ２ である。下記式（９）、式（１０）において、Ｃ３、Ｃ４は定数である。
【００４１】
【数４】
0005552514.tif 000005
【００４２】
また、ＴＣＫ−ＴＩＮ２＝ＴＦ１（ＤＦ１−１）+ＴＱＮ１  であることから、
ＴＩＮ２＝−（ＤＦ１−１）／Ｂ１−ＴＱＮ１＋ＴＣＫ  となり、これを上記式（１０）に代入して、下記式（１１）を得る。下記式（１１）においてＣ５は定数である。
【００４３】
【数５】
0005552514.tif 000006
【００４４】
ここで、ＴＩＮ２ = ＴＩＮ１＋ξ１
でもあることから、これを上記式（１０）に代入して、下記式（１２）を得る。
【００４５】
【数６】
0005552514.tif 000007
【００４６】
上記式（７）と上記式（１２）のＴＩＮ１により、ＬＭＳフィルタで、−Ａ２／Ｂ１の係数比を求めればよい。下記のｗ1の推定方法を模式的に書いたものが図７である。
【００４７】
ここで、
ＴＩＮ１  ＞＞  ＴＱＮｉ
ＴＩＮ１  ＞＞  ξｉ
とすると、推定する係数比は、ｗ１ = − Ａ2 ／ Ｂ１である。
【００４８】
上記式（１１）より、ＬＭＳフィルタのエラーＤ２’は下記式（１３）のように表せる。また、式（１３）を利用することにより、量子化誤差成分が２次ノイズシェイピングされたデジタル出力ＤＯＵＴ２を下記式（１４）のように得ることができる。下記式（１３），式（１４）において、Ｃ６とＣ７は定数である。
【００４９】
【数７】
0005552514.tif 000008
【００５０】
実施例２の回路構成において必要とされる適応フィルタの次数は１次であり、かつフィルタは一つ用意するだけで足り、面積オーバーヘッドを少なく抑えることができる。
【００５１】
次に、数値計算ソフトウェア（ＭＡＴＬＡＢ／Ｓｉｍｕｌｉｎｋ）上に実装した実施例２の回路モデルで行ったシミュレーション結果を図８に示す。１０μｓ程度で収束し、意図した係数がＬＭＳ（Least Mean Square）フィルタにより推定できていることが分る。
【００５２】
収束時間は、ＬＭＳフィルタのステップサイズを変更することで調整することができる。実施例１の１次ＴＤ変換器（１ｓｔ
ｏｒｄｅｒ）と実施例２の２次ＴＤ変換器（２ｎｄ ｏｒｄｅｒ）の出力スペクトラムを図９に示す。２次ノイズシェイピング効果を確認できる。ここで、入力信号周波数は１（ＭＨｚ）、信号振幅は１．９（ｎｓ）、サンプリングレートは６５（ＭＨｚ）とした。この時の１次ノイズシェイピングした出力のＳＮＲは４４．９（ｄＢ）であり，２次ノイズシェイピングした出力のＳＮＲは５１．２（ｄＢ）である。
【００５３】
さらに、発振回路リーク電流を考慮したシミュレーションを数値計算ソフトウェア（ＭＡＴＬＡＢ／Ｓｉｍｕｌｉｎｋ）上に実装した２次ＧＲＯ ＴＤＣ及び実施例２の２次ＦＳＯ ＴＤＣで行った。そのシミュレーション結果を図１０に示す。本シミュレーションでは、リーク電流によりサンプリング周期の１／１０００のジッタがゲーティング時に現れることを想定している。ＧＲＯ ＴＤＣの場合、ノイズフロアが上昇していることが分る。同条件において、実施例２のＦＳＯ ＴＤＣの場合であれば、ノイズシェイピングの効果がより深く現れており、リークの影響が少ないことが期待できる。
【実施例３】
【００５４】
図１１に、実施例２の２次ＴＤ変換器を実施例３の３次ＴＤ変換器に拡張した回路構成図を示す。
図１２は、３次ＴＤ変換器の動作時の発振器回路の波形の模式図である。記号はｉ＝１、２、３となる以外は、実施例２と同様に、ｗ２＝−Ａ３／Ｂ２を推定することで、下記式（１５）、式（１６）のように、量子化誤差成分が３次ノイズシェイピングされたデジタル出力ＤＯＵＴ３を得ることができる。なお、より高次に拡張することも可能である。下記式（１５），式（１６）において、Ｃ８とＣ９は定数である。
【００５５】
【数８】
0005552514.tif 000009
【実施例４】
【００５６】
実施例４では、高次ＴＤ変換器における誤差伝搬回路部の構成態様として、ダイナミック型のＤフリップフロップ回路を２段連結させた回路について説明する。
量子化誤差を伝搬して高次ノイズシェイピングを行うために、初段のリング発振回路の出力波形から量子化誤差を取得し、後段のリング発振回路へ伝達する必要がある。誤差伝搬回路部として、通常使われているマスタースレーブ型のＤフリップフロップ回路を１つだけ用いて構成して場合、時間領域において、誤動作（Meta stable）を起因とするジッタが発生してしまうという問題がある。これは、図１３に示されるように、Ｄフリップフロップ回路において、Ｒｅｓｅｔ入力に入るＴｉｎの立ち下がりタイミングと、Ｃｌｏｃｋ入力に入るＦＳＯＯＵＴ１の立ち上がりタイミングが近接してしまうと誤動作（Meta stable）が発生する。誤動作（Meta stable）が発生した場合、Ｄフリップフロップ回路の出力が安定するためにある程度の時間を要してしまい、ジッタとなってしまうことから、Ｄフリップフロップ回路を１つだけ用いて構成した誤差伝搬回路部は、高次ＴＤＣ回路に適さないということになる。
【００５７】
そこで、誤動作（Meta
stable）を防ぐために、図１４に示されるダイナミック型のＤフリップフロップ回路を用いる。ダイナミック型のＤフリップフロップ回路は、誤差伝搬回路部に用いられるＤフリップフロップ回路のデータ入力が常にＨｉｇｈ固定であることから、６個のトランジスタで構成できる。ダイナミック型のＤフリップフロップ回路はダイナミックロジックであり、マスタースレーブ型のＤフリップフロップ回路よりも高速に動作し、誤動作（Meta stable）を起こしにくいフリップフロップである。
【００５８】
図１５は、マスタースレーブ型のＤフリップフロップ回路（ＭＳＤＦＦ）とダイナミック型のＤフリップフロップ回路（ＤＤＦＦ）のＣｌｏｃｋ−ｔｏ−ＱＢ ｄｅｌａｙ特性をプロットしたものである。図中、ΔＴは、Ｒｅｓｅｔ入力の立ち下がりとＣｌｏｃｋ入力の立ち上がりの間隔を表しており、二つの入力が近接すると誤動作（Meta
stable）が発生してしまうことになる。図１５から、通常発生する遅延はマスタースレーブ型のＤフリップフロップ回路で１２９（ｐｓ）、ダイナミック型のＤフリップフロップ回路では３６．８（ｐｓ）となり、４倍程度、ダイナミック型のＤフリップフロップ回路の方が高速であることが分る。しかし、どちらのＤフリップフロップ回路も、誤動作（Meta
stable）が発生してしまう領域が存在する。マスタースレーブ型のＤフリップフロップ回路の場合７６．６（ｐｓ）、ダイナミック型のＤフリップフロップ回路の場合１４．６（ｐｓ）となり、ダイナミック型のＤフリップフロップ回路の場合が短く、誤動作（Meta
stable）が発生する確率が低い。
【００５９】
しかし、誤動作（Meta
stable）の領域を完全に回避するために、ダイナミック型のＤフリップフロップ回路を２段構成にする。２段構成のダイナミック型のＤフリップフロップ回路を図１６に示す。図１６に示される２段構成のダイナミック型のＤフリップフロップ回路では、ダイナミック型のＤフリップフロップ回路を２つ、ＯＲロジックを１つ使用している。２段構成のダイナミック型のＤフリップフロップ回路で構成される誤差伝搬回路のタイミングダイアグラムを図１７に示す。
【００６０】
図１７において、ＤＤＦＦ１ＯＵＴ、ＤＤＦＦ２ＯＵＴは、それぞれ１段目のダイナミック型のＤフリップフロップ回路、２段目のダイナミック型のＤフリップフロップ回路の出力を示す。ＤＤＦＦ１ＯＵＴでは誤動作（Meta
stable）が発生してしまうが、この遅延は高々３２４（ｐｓ）であり（図１５を参照）、ＦＳＯＯＵＴ１の発振周期未満（９００ＭＨｚで発振していることを想定）で収束する。これにより、ＤＤＦＦ２ＯＵＴには、誤動作（Meta
stable）の影響が伝わらず、正確に量子化誤差成分を後段の発振回路へ伝達することが可能となる。
【００６１】
図１８は、マスタースレーブ型のＤフリップフロップ回路と２段構成のダイナミック型のＤフリップフロップ回路の量子化誤差伝搬特性を示す。双方の量子化誤差伝搬回路は概ね高い線形性を保っているが、マスタースレーブ型のＤフリップフロップ回路の場合では、ある程度、量子化誤差（ξ１）が大きくなると誤動作（Meta stable）が発生し、２７７（ｐｓ）の誤差を発生していることが確認できる（図１５の２７７（ｐｓ）に対応）。
【００６２】
以上説明した如く、ダイナミック型のＤフリップフロップ回路を２段連結させた回路で発振回路部の間を接続することにより、ダイナミック型のＤフリップフロップ回路で発生する誤動作（Meta stable）の影響を抑えることができ、その結果、正確な時間領域データの伝達が可能となる。
【産業上の利用可能性】
【００６３】
本発明は、ＡＤ変換器やＴＤ変換器に有用である。本発明のＴＤ変換器の性能向上を図るのにオペアンプやスイッチトキャパシタといった従来ＡＤ変換器に用いられてきたアナログ要素を一切用いていない。そのため、微細プロセスへの適応性が高く、小面積に実装が可能である。デジタル要素回路は、スタンダードセルライブラリからロジック回路を流用可能な構成のため、ＡＤ変換器の設計に要する設計量あるいは設計期間の大幅な縮減につながり、チップ面積のみならず設計コスト削減を期待することができる。
また、本発明のＡＤ変換器は、デジタル親和性の高いアーキテクチャであるため微細プロセスにおけるアナログ・デジタル混載チップに対して非常に有効であり、低コストで実装が可能である。そのためユビキタス社会を担うセンサーネットワークなどへの適用が期待できる。
【符号の説明】
【００６４】
１    発振回路部
２    周波数制御回路
３    Ｈｉｇｈカウンタ回路部
４    Ｌｏｗカウンタ回路部
５    出力信号生成部
６    誤差伝搬回路部
７    ＬＭＳフィルタ回路
１１  ＧＲＯ
１２  Ｄフリップフロップ
１３  カウンタ回路部
１４  ＶＴ変換回路部
１５  デジタルシグナルプロセッサ（ＤＳＰ）
１６  キャリブレーション回路部
１７  クロック回路部
【図１】
0005552514.tif 000010
【図２】
0005552514.tif 000011
【図３】
0005552514.tif 000012
【図４】
0005552514.tif 000013
【図５】
0005552514.tif 000014
【図６】
0005552514.tif 000015
【図７】
0005552514.tif 000016
【図８】
0005552514.tif 000017
【図９】
0005552514.tif 000018
【図１０】
0005552514.tif 000019
【図１１】
0005552514.tif 000020
【図１２】
0005552514.tif 000021
【図１３】
0005552514.tif 000022
【図１４】
0005552514.tif 000023
【図１５】
0005552514.tif 000024
【図１６】
0005552514.tif 000025
【図１７】
0005552514.tif 000026
【図１８】
0005552514.tif 000027
【図１９】
0005552514.tif 000028
【図２０】
0005552514.tif 000029