(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に設けられたチャネル層と、
前記チャネル層上に形成されたドレイン電極と、
前記チャネル層上に前記ドレイン電極とは離間して形成されたソース電極と、
前記チャネル層上で前記ドレイン電極と前記ソース電極との間に配置されたゲート電極と、
前記ドレイン電極の表面に形成された第１の絶縁膜と、
前記ドレイン電極の、前記チャネル層との接合面と対向する面である、前記ドレイン電極の上面に形成された前記第１の絶縁膜上の少なくとも一部に設けられたガード電極と、
前記ガード電極の表面を覆うように形成された第２の絶縁膜と、を備え、
前記ガード電極は、前記ドレイン電極を挟んで配置された前記ゲート電極同士を接続し前記第２の絶縁膜上方に位置する金属配線の少なくとも一部と前記第２の絶縁膜上方に位置する前記ゲート電極の少なくとも一部のいずれか少なくとも一方と、前記ドレイン電極との間に位置し、
前記ガード電極と前記ソース電極が電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記ガード電極と、前記ゲート電極或いは前記金属配線との最小間隔が、前記ガード電極と前記ドレイン電極との最小間隔よりも大きいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極が複数存在し、前記ドレイン電極と前記ソース電極のうち少なくともいずれか一方が複数存在し、他の一方が少なくとも一以上存在することを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記ゲート電極或いは前記金属配線と前記第２の絶縁膜の間に空隙が存在することを特徴とする請求項１乃至３記載のいずれか一項に記載の半導体装置。
【請求項５】
前記ドレイン電極の上面の全面を、前記ガード電極が前記第１の絶縁膜を介して覆うことを特徴とする請求項１乃至４記載のいずれか一項に記載の半導体装置。
【請求項６】
前記ドレイン電極の上面と、前記ドレイン電極の、前記チャネル層との接合面以外の面を、前記ガード電極が前記第1の絶縁膜を介して覆うことを特徴とする請求項１乃至５記載のいずれか一項に記載の半導体装置。
【請求項７】
前記第１の絶縁膜が、前記ドレイン電極と前記ゲート電極の間の前記チャネル層上まで延在し、前記ガード電極が、前記ドレイン電極と前記ゲート電極の間に延在された前記第１の絶縁膜上まで延在することを特徴とする請求項１乃至６記載のいずれか一項に記載の半導体装置。
【請求項８】
前記ゲート電極同士を接続する前記金属配線を複数有することを特徴とする請求項１乃至７記載のいずれか一項に記載の半導体装置。
【請求項９】
前記チャネル層と前記ゲート電極との接合面に対して垂直方向における前記ゲート電極と前記ドレイン電極を含む断面での前記ゲート電極の形状が、T型、Y型、マッシュルーム形状であることを特徴とする請求項１乃至８記載のいずれか一項に記載の半導体装置。
【請求項１０】
前記チャネル層と前記ゲート電極との接合面に対して垂直方向で前記ドレイン電極から前記ガード電極に向かう延長上に、前記ゲート電極の一部或いは前記金属配線が存在していることを特徴とする請求項１乃至９記載のいずれか一項に記載の半導体装置。
【請求項１１】
前記ゲート電極と前記ドレイン電極の前記半導体基板上での間隔が1μm以下であることを特徴とする請求項１乃至１０記載のいずれか一項に記載の半導体装置。
【請求項１２】
前記第１の絶縁膜がSiO2からなることを特徴とする請求項１乃至１１記載のいずれか一項に記載の半導体装置。
【請求項１３】
前記半導体基板が複数の層からなることを特徴とする請求項１乃至１２記載のいずれか一項に記載の半導体装置。
【請求項１４】
前記ガード電極と前記ソース電極は導体によって接続されていて、前記導体と前記ゲート電極の間に空隙が存在することを特徴とする請求項１乃至１３記載のいずれか一項に記載の半導体装置。
【請求項１５】
前記導体が、複数の前記金属配線の間に配置されることを特徴とする請求項１乃至１４記載のいずれか一項に記載の半導体装置。
【請求項１６】
前記ソース電極が2つ存在し、
前記ドレイン電極が１つ存在し、
前記ゲート電極が２つ存在し、
前記ドレイン電極が２つの前記ゲート電極に挟まれ、
２つの前記ゲート電極が２つの前記ソース電極に挟まれ、
２つの前記ゲート電極が前記金属配線により接続されていることを特徴とする請求項１乃至１５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にゲート長が短く高周波数で動作する半導体装置に関するものである。
【背景技術】
【０００２】
電界効果トランジスタ（Field Effect Transistor; FET）や高電子移動度トランジスタ（High Electron Mobility Transistor; HEMT）において、数十GHz以上の高い周波数での動作を実現するにはゲート電極のゲート長を短くすること、特に１μm以下にすることが有効である。
【０００３】
しかし、ゲート長の微細化に伴いゲート抵抗が増大する。そのため、半導体装置の高周波特性が劣化する。
【０００４】
そこで、ゲート抵抗を低減させるために、ゲート電極の表面積を増加させる方法が用いられている。例えば、ゲート電極の形状を、T型、Y型、マッシュルーム形状等とし、ショットキー接合部におけるゲート長を短くしつつ、ショットキー接合部より上層の電極表面積を広くする方法である。例えば、特許文献１にはT型のゲート電極について記載されている。
【０００５】
しかしながら、この方法には次に述べるような問題がある。まず、ゲート電極の上層の厚さがレジスト膜厚に制限されてしまうため、ゲート抵抗の低減には限界がある。さらに、特許文献１に記載されているように、ゲートを微細化するに従い電極形成時のレジスト開口寸法wとレジスト高さdの比（w/d）が小さくなる。そのため、ゲート電極を形成する際に電子線蒸着などによる断線等を引き起こしやすくなる。
【０００６】
そこで、上記問題を解決するための方法として、エアブリッジ構造のゲート電極を用いる方法が特許文献２に開示されている。これは、ゲート電極のショットキー接合部より上層を、チャネル層表面と平行方向に広がるように設けられた構造である。特許文献２のゲート電極の下にはソース電極やドレイン電極が配置され、ゲート電極はソース電極やドレイン電極を跨ぐように形成されている。ゲート電極をこのような構造にすることによって、ゲート電極におけるショットキー接合部より上層の電極表面積が広くなり、ゲート抵抗を低減することができる。
【０００７】
特許文献２に開示されているエアブリッジ構造のゲート電極について図１０を用いてさらに説明する。図１０は特許文献２に記載されているFETの構造を示す。図１０に示されるFETは、半導体基板１００と半導体基板１００に設けられたソース電極１、ドレイン電極３、及びゲート電極２を有する。ゲート電極２は、ソース電極１とドレイン電極３の間の中央に配置された狭いゲートフィンガー部３０２と、一対のウィング３０４と、端部が垂れ下がったT字に似た両側エアブリッジ部３０３を含む一体型構造であり、ゲート電極２はソース電極１及びドレイン電極３を跨いでいる。ゲート電極のエアブリッジ部の端部が接合するゲートパッド３０１は導電性材料から成り、基板１００上に形成される。
【０００８】
このように、図１０のFETでは、ゲート電極をエアブリッジ構造にすることによって、ゲート電極２におけるショットキー接合部より上層の電極表面積を大きくしている。このため、ゲート抵抗を低減することができる。さらに、ゲートパッド３０１がゲート電極２を受け止めることによって、ゲートフィンガー部３０２にかかる応力を減少できる。このため、ゲート電極を安定して基板上に設置することができる。
【０００９】
【特許文献１】特開2004-55677号公報
【特許文献２】特開2001-102393号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら上述の関連技術には下記に示す問題がある。
【００１１】
特許文献１および２に記載のT型、Y型、マッシュルーム形状等やエアブリッジ構造のゲート電極を用いて、ゲート電極におけるショットキー接合部より上層の電極表面積を増やすことによって、ゲート抵抗は低減される。しかし、前述した形状又は構造のゲート電極を用いても、得られる高周波利得劣化の改善効果は不十分である。これは、ゲート抵抗以外の要因が高周波利得を劣化させるからである。
【００１２】
ゲート電極を前述した形状又は構造にすると、ドレイン電極上層近傍にゲート電極の一部が位置し、両電極間に絶縁膜が存在するため、ドレイン電極とゲート電極の間に寄生容量（Cgd）が生じる。さらに、ゲート電極とソース電極の間にも寄生容量（Cgs）が生じており、ドレイン電極とソース電極の間にも寄生容量（Cds）が生じている。このうち、ドレイン電極とゲート電極の間に生じる寄生容量（Cgd）が高周波利得を実現する上で特に問題となる。
【００１３】
周波数と高周波利得の理想的な関係について図１２を用いて説明する。図１２の横軸は周波数、縦軸は所定の周波数に対する高周波利得を表している。通常、高周波装置では周波数が高くなるにしたがって高周波利得は下がる。周波数と高周波利得の理想的な関係とは、図１２に示すように周波数の上昇に応じて高周波利得が常に一定の傾きで下がり続ける関係である。
【００１４】
しかし、実際の高周波装置では様々な容量が電極間で発生しており、それら容量による影響によって高周波利得は低くなる。
【００１５】
高周波利得には最大安定化利得（Maximum Stable Gain; MSG）領域と最大有能利得（Maximum Available Gain; MAG）領域がある。MSG領域とは、周波数の上昇に応じて一定の傾きで高周波利得が下がる範囲を指す。一方、MAG領域とはMSG領域よりも高周波の範囲を指し、その始まりは高周波利得が急激に下がり始める点である。一般に、高周波利得はMSG領域では3 dB/oct、MAG領域では6 dB/octの割合で下がる。前述した周波数と高周波利得の理想的な関係とは、MSGに従って利得が低下するものであるとも言える。理想的でない場合は、ある周波数でMSGからMAGに切り替わる。
【００１６】
CgdとCgsが高周波利得に与える影響について図１３を用いて説明する。図１３のCgdは、Cgdが存在する場合の高周波利得特性を示している。図１３のCgsはCgsが存在する場合の高周波利得特性を示している。図１３に示すように、CgdはMSGの範囲で高周波利得を劣化させ、さらにMSGからMAGに切り替わる周波数を下げる。一方、CgsはMSGの範囲では高周波利得にほとんど影響を与えず、MSGからMAGに切り替わる周波数のみを下げる。したがって、Cgdの方がCgsよりも高周波利得に対して悪影響を与える。なお、Cdsは高周波利得にほとんど影響を与えないため、グラフ中には示してない。
【００１７】
以上のとおり、特許文献１、２に記載のようなゲート電極を用いると、ゲート電極及びゲート電極のエアブリッジ部と、ドレイン電極との間に存在するCgdにより、MSG領域で高周波利得が劣化し、さらにMSGからMAGに切り替わる周波数が下がる。そのため、半導体装置の高周波特性を十分に改善できないという問題点がある。
【００１８】
加えて、特許文献２記載のエアブリッジ構造のゲート電極に関しては、高出力化と高集積化の両方を実現する上でさらなる問題がある。これは高出力化を実現するためにゲート電極の本数を増加させる場合、エアブリッジ構造のゲート電極が占める面積が大きいためトランジスタ全体の面積が増大し、高集積化が図れないという問題である。
【００１９】
本発明は上記事情に鑑みなされたものであって、その目的とするところは、半導体装置の高周波利得の劣化を防止することである。加えて、高出力で高集積化が可能な半導体装置を実現することである。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板の表面に設けられたチャネル層と、前記チャネル層上に形成されたドレイン電極と、前記チャネル層上に前記ドレイン電極とは離間して形成されたソース電極と、前記チャネル層上で前記ドレイン電極と前記ソース電極との間に配置されたゲート電極と、前記ドレイン電極の表面に形成された第１の絶縁膜と、前記第１の絶縁膜上の少なくとも一部に設けられたガード電極と、前記ガード電極の表面を覆うように形成された第２の絶縁膜と、を備え、前記ガード電極は、前記ドレイン電極を挟んで配置された前記ゲート電極同士を接続する金属配線の少なくとも一部と前記ゲート電極の少なくとも一部のいずれか少なくとも一方と、前記ドレイン電極との間に位置し、前記ガード電極と前記ソース電極が電気的に接続されていることを特徴とする。
【００２１】
加えて、本発明の半導体装置の製造方法は、半導体基板表面上に、ソース電極を形成する工程と、ドレイン電極を形成する工程と、前記ドレイン電極上に第１の絶縁膜を成膜する工程と、前記第１の絶縁膜上で、前記ドレイン電極の少なくとも一部を覆う部分にガード電極を形成する工程と、前記ソース電極と前記ドレイン電極の間にゲート電極を形成する工程と、前記ガード電極上に第２の絶縁膜を成膜する工程と、前記ガード電極上の前記第２の絶縁膜に開口部を設け、前記ガード電極と前記ソース電極とを電気的に接続する導体を形成する工程と、を備えることを特徴とする。
【発明の効果】
【００２２】
本発明によれば、ゲート電極とドレイン電極の間に発生する寄生容量による影響を減らすことにより、高周波利得の優れた半導体装置を実現する。加えて、高出力で高集積化が可能な半導体装置を実現することである。
【発明を実施するための最良の形態】
【００２３】
以下に、本発明に係る半導体装置及びその製造方法について、図１乃至図９を参照して説明する。
【００２４】
［第1の実施形態］第１の実施形態では、本発明に係る半導体装置について説明する。ここでいう半導体装置とは、半導体基板上に形成されたFETである。
【００２５】
本実施形態のFETの断面構造を図１に示す。本実施形態におけるFETは、半導体基板１００上に形成される。基板１００上にはチャネル層１０１が形成されている。チャネル層１０１上にはソース電極１及びドレイン電極３及びゲート電極２が形成されている。ソース電極１とドレイン電極３は離間していて、それらの間にゲート電極２が配置されている。絶縁膜２０１はドレイン電極３の表面に形成されている。ガード電極４は絶縁膜２０１上の少なくとも一部に設けられている。ガード電極４は、ゲート電極２の少なくとも一部とドレイン電極３の間に位置している。さらに、ガード電極４とゲート電極２の短絡を防ぐために、第２の絶縁膜２０２がガード電極４の表面を覆うように形成されている。絶縁膜２０１は、ソース電極１及びドレイン電極３及びゲート電極２が形成されている部分以外のチャネル層１０１上にも形成されている。図中には示されていないが、ガード電極４はソース電極１と電気的に接続されている。
【００２６】
上述の構造において、ゲート電極２の一部とドレイン電極３の間にガード電極４が配置されている。そのため、ゲート電極２とドレイン電極３の間に生じていた寄生容量（Cgd）は、ゲート電極２とガード電極４の間に生じる寄生容量（Cgg'）と、ガード電極４とドレイン電極３の間に生じる寄生容量（Cg'd）に置き換えられる。加えて、ガード電極４はソース電極１と接続されている。したがって、Cgg'はCgs、Cg'dはCdsに置き換えることができる。
【００２７】
通常、寄生容量は高周波利得を劣化させる。図１３を用いて前述したとおり、CgdはMSGを劣化させ、MSGからMAGに切り替わる周波数を下げる。対して、CgsはMSGからMAGに切り替わる周波数を下げるのみである。Cdsにいたっては利得にほとんど影響を与えない。したがって、CgdをCgsとCdsに変換することによって、MSGの劣化を防ぐことができ、良好な高周波特性が得られる。
【００２８】
加えて、一般に、高周波用半導体装置はその目的としている高周波数がMSGの範囲内になるよう設計される。そして、本発明による半導体装置では、前述したとおりMSGにおける劣化を防ぐことができるため、高周波での動作において、十分な利得特性を得ることができる。
【００２９】
本実施形態のFETで、ガード電極４が、ドレイン電極３とゲート電極２の間に、ドレイン電極３の少なくとも一部を覆うように、絶縁膜２０１上に設けられている。一般に、FETの高周波動作及び高集積化を実現させるためには、ドレイン電極３とゲート電極２の基板上での間隔は短い方が望ましい。ただし、この場合、両電極間の僅かな隙間にガード電極を設置することは製造技術上困難である。本実施形態のFETでは、ドレイン電極３を覆うようにガード電極４を形成することによって、ドレイン電極３とゲート電極２の基板上での間隔に関係なく、ガード電極４をドレイン電極３とゲート電極２の間に配置させることができる。
【００３０】
さらに、本実施形態のFETでは、チャネル層１０１とゲート電極２との接合面に対して垂直方向でドレイン電極３からガード電極４に向かう延長上に、ゲート電極２の一部である、T型ゲート電極２の張り出し部が存在している。この場合、ドレイン電極３の、チャネル層１０１との接合面と対向する面であるドレイン電極３の上面と、T型ゲート電極２の張り出し部の間でCgdが発生している。したがって、ガード電極をドレイン電極の上面に絶縁膜を介して形成することによって、効率的にCgdをCgsとCdsに変換して、高周波利得の劣化を防ぐことができる。
【００３１】
本実施形態のFETで用いる半導体基板は、半導体基板に用いられる一般的な材料であれば良い。例えば、GaAs等III-V族半導体基板やGaN等窒化物半導体に広く用いられるSiCがある。また、Si基板も一般的に利用されている。
【００３２】
本実施形態のFETで用いる絶縁膜は、低誘電材料から作られる膜で良く、特にその素材は限定しない。絶縁膜の素材の例として、SiN、SiO2、Al2O3が挙げられ、特に誘電率が低い方が好ましい。
【００３３】
絶縁膜の厚さについては、薄すぎると後述するゲート電極とソース電極の間に生じる寄生容量（Cgs）が大きくなり、その結果、高周波利得が低減する。そこで、例えばSiO2膜を用いた場合は、少なくとも50 nm、より好ましくは100 nm程度の厚さがあることが望ましい。なお、絶縁膜の最適な厚さは誘電率によって決定されるため、絶縁膜素材に応じて変わる。
【００３４】
本実施形態のFETで用いるソース電極とドレイン電極は、基板に用いる材料とオーミック性を示す金属であれば良い。ゲート電極は基板に用いる材料とショットキー性を示す金属であれば良い。例えば、窒化物半導体を基板として用いた場合は、ドレイン電極及びソース電極としてTi/Al系の合金、ゲート電極としてニッケルと金を用いることができる。図１においては、ソース電極１及びドレイン電極３の形状が長方形であるが、形状はこれらに限らず、他の形状でも良い。
【００３５】
ゲート電極２の形状は、図１ではT型であるが、その形状はこれに限るものではなく、T型ゲート電極の張り出し部のように、ゲート電極の一部がチャネル層に対して平行方向に広がり、ゲート電極２とドレイン電極３の間にガード電極４が存在していれば良い。したがって、チャネル層とゲート電極との接合面に対して垂直方向におけるゲート電極とドレイン電極を含む断面でのゲート電極の形状が、Y型、マッシュルーム形状、エアブリッジ構造等でも良い。前述したような形状又は構造のゲート電極を用いることによって、ゲート電極の上層の表面積が拡大するため、ゲート抵抗の低減が期待できる。
【００３６】
図１ではソース電極１、ドレイン電極３、ゲート電極２はそれぞれ１本ずつしかないが、ゲート電極が、ソース電極とドレイン電極に間に配置されていれば、各電極は複数あってもよい。
【００３７】
基板上でのゲート電極とドレイン電極の間隔及びゲート電極とソース電極の間隔は、目的としている周波数や動作電圧によって変わる。例えば、３０GHz以上の高周波数で用いる場合、各間隔は１μm以下が望ましい。
【００３８】
なお、図１では、ゲート電極２は絶縁膜２０２に接しているが、ゲート電極２と絶縁膜２０２が接している必要はなく、間に空気等が存在していても良い。間に空気を挟むことによって、ゲート電極とガード電極の間に生じる寄生容量（Cg'g）を減らすことができる。
【００３９】
本実施形態のFETで用いるガード電極は、一般的な導電性材料から作られていれば良い。ガード電極には、例えば、チタンと金を用いることができる。
【００４０】
第１の実施形態を表す図１では、ドレイン電極３の、チャネル層１０１との接合面と対向する面である、ドレイン電極３の上面の全面を、ガード電極４が絶縁膜２０１を介して覆っている。ガード電極は、CgdをCgsとCdsに置き換える役割を担っているため、Cgdが生じている領域に設ける。Cgdは、通常、ゲート電極とドレイン電極の間の至る箇所で生じている。したがって、Cgdが生じている、ゲート電極とドレイン電極の間に設ければ、ガード電極の大きさがドレイン電極の大きさと比べて小さい場合でも、一定のCgdをCgsとCdsに置き換えることは可能である。しかし、より多くのCgdをCgsとCdsに置き換えるためには、図１で示すように、ドレイン電極の上面の全面をガード電極で覆うのが望ましい。
【００４１】
図１では、ガード電極を１つ設けているが、その数は１つに限定されない。複数のガード電極を、ゲート電極とドレイン電極の間に設けても良い。
【００４２】
ガード電極の厚さは、CgdをCgsとCdsに置き換えられるだけの厚さがあれば良く、その厚さは特に限定されない。
【００４３】
ドレイン電極の上面と、ドレイン電極のチャネル層との接合面以外の表面を、ガード電極が絶縁膜を介して覆うのも有効である。例えば、図１の場合、ドレイン電極３上面と、ドレイン電極３のチャネル層１０１との接合面以外の面である、ドレイン電極３の側面のうち、ゲート電極２に近い方の側面は、ゲート電極２に対向している。そのため、そのドレイン電極３側面とゲート電極２の間にもCgdが発生している。したがって、特にガード電極が厚い場合、ドレイン電極３側面を絶縁膜２０１を介してガード電極で覆うことによって、Cgdによる影響を減らすことができる。
【００４４】
ガード電極４は、ドレイン電極３とゲート電極２の間に形成された絶縁膜２０１上まで延在しても良い。このようにガード電極４が延在することによって、FETにおけるゲート電極２とドレイン電極３の間に生じる真性容量を減少させ、MSGの劣化を防ぐことができる。また、ゲート電極２とドレイン電極３の間の耐圧も上げることができる。ただし、ガード電極とゲート電極は接続しないようにすることが望ましい。
【００４５】
ソース電極１とガード電極４は電気的に接続されていれば良く、接続に用いる導体の材料は、電流が流れる一般的な金属であれば良い。接続方法は、例えば、ガード電極４を覆う絶縁膜にスルーホールを設けてエアブリッジ構造の導体で接続する方法などが挙げられる。この場合、導体とゲート電極の間に空隙が存在することとなる。
【００４６】
本実施形態ではFETを用いて本発明について説明した。しかし、本発明において、本発明の効果が得られる半導体装置はこれに限るものでなく、HEMTなど各種半導体のいずれでも構わない。
【００４７】
次に図１に示したFETの製造方法について、図２(a)乃至図２（e）を参照して説明する。図２（a）乃至図２（e）は、上述の半導体装置の製造方法の第１工程、第２工程、第３工程、第４工程、第５工程をそれぞれ工程順に示した断面図である。
【００４８】
第1工程では、図２（a）に示すように、半導体基板１００上の上に形成されたバッファー層を含むチャネル層１０１の表面上に、フォトレジストを用いて所望のパターニングを行う。そして、電子線蒸着法等を用いてチャネル層１０１の表面上にオーミック接合のソース電極１とドレイン電極３を形成する。本実施形態においては、電極成分としてTi/Al系金属を用いている。
【００４９】
第２工程では、図２（b）に示すように、プラズマCVD法等を用いてドレイン電極３上、チャネル層１０２上、ソース電極１上に絶縁膜２０１を成膜する。絶縁膜２０１は少なくともドレイン電極３上に形成すれば良い。本実施形態においては、絶縁膜２０１をSiNとし、膜厚を200 nmとしている。
【００５０】
第３工程では、図２（c）に示すように、絶縁膜２０１の表面上にフォトレジストを用いてパターニングを行い電子線蒸着法等を用いて、絶縁膜２０１上でドレイン電極の少なくとも一部を覆う部分にガード電極４を形成する。本実施形態においては、ガード電極４の成分としてTi/Al系金属を用いている。
【００５１】
第４工程では、図２（d）に示すように、絶縁膜２０１とガード電極４上にプラズマCVD法等を用いてさらに絶縁膜２０２を成膜する。絶縁膜２０２は少なくともガード電極４上に形成すれば良い。本実施形態においては、絶縁膜２０２を例えばSiNとし、膜厚を60 nmとしている。
【００５２】
第５工程では、図２（e）に示すように、絶縁膜２０２の表面上に電子線露光とエッチング技術を用いて絶縁膜２０２に開口を形成する。さらに電子線蒸着法等を用いてゲート電極２を形成する。本実施形態においては、ゲート電極２の成分としてNi/Au金属を用いている。パターニングはフォトレジストなどを用いて行う。
【００５３】
第６工程では、ウェットまたはドライエッチングなどによってソース電極１上の絶縁膜２０１と絶縁膜２０２を除去する。さらに、ガード電極４上の絶縁膜２０２をウェットまたはドライエッチングなどによって除去し、スルーホールを設ける。その後、ガード電極４とソース電極１を接続する導体を形成する。これら一連の工程によって図１に示した半導体装置が完成される。
【００５４】
なお、図１と図２（a）〜（e）を用いて本実施形態におけるFETの製造方法を説明したが、製造方法はこれに限定するものではない。本発明においては、ドレイン電極３とゲート電極２の間で、ドレイン電極３の少なくとも一部を覆うように、ドレイン電極３上に絶縁膜２０１を介してガード電極４を形成されるものであれば、各工程が他の方法により行われるものであっても良い。
【００５５】
以上、説明したとおり、第１の実施形態におけるFETでは、図1に示すとおり、ゲート電極２の少なくとも一部とドレイン電極３の間に、ドレイン電極３の少なくとも一部を覆うように、絶縁膜２０１上に設けられたガード電極４を形成することによって、CgdをCgsとCdsに置き換えることができる。従って、高周波利得の劣化を抑えることが可能となる。
【００５６】
〔第２の実施形態〕第２の実施形態では、本発明に係る、ガード電極とゲート電極の間隔が、ガード電極とドレイン電極の間隔よりも大きいことを特徴とする半導体装置について説明する。本実施形態は、第１の実施形態の応用であるため、第１の実施形態と同様な点については説明を省略する。
【００５７】
本実施形態と第１の実施形態の異なる点について図３を用いて説明する。図３は本実施形態のFETの断面図を示す。
【００５８】
本実施形態におけるFETでは、第２の絶縁膜２０２が第１の絶縁膜２０１よりも厚い。そのため、ガード電極４とゲート電極２の間隔が、ガード電極４とドレイン電極３の間隔よりも大きい。
【００５９】
一般に、電極の間隔が大きくなるほど電極間に生じる寄生容量は小さくなる。したがって、ガード電極４とゲート電極２の間隔を大きくすることによってCgg'（Cgs）が小さくなり、その結果、良好な高周波利得を得ることができる。
【００６０】
ここで、ガード電極とゲート電極の間隔及びガード電極とドレイン電極の間隔とは、各々の電極間における最小間隔のことを指す。最小間隔とは、一方の電極のあらゆる箇所を起点とし、もう一方の電極を終点として延ばした間隔のうち、最も短くなる間隔を指す。
【００６１】
例えば図３のような場合、ガード電極４とゲート電極２の間隔は第２の絶縁膜２０２の厚さと等しい。
【００６２】
〔第３の実施形態〕第３の実施形態では、本発明に係る、ゲート電極を２本備え、ゲート電極同士が金属配線によって接続されている半導体装置について説明する。本実施形態は、第１の実施形態の応用であるため、第１の実施形態と同様な点については説明を省略する。
【００６３】
本実施形態と第１の実施形態の異なる点について図４、図５を使って説明する。図４は、本実施形態のFETの断面図を示す。図５は図４に示したFETの平面図である。本実施形態のFETを図５に示す点線で切断した際の断面図が図４である。
【００６４】
本実施形態における基板１００上には半導体層からなるバッファー層領域を含んだチャネル層１０１が形成されている。チャネル層１０１の上には、電子供給層１０２が形成されている。この電子供給層１０２上に、ソース電極１が２本、ドレイン電極３が１本、ゲート電極２が形成されている。ドレイン電極３を挟んで配置されたゲート電極２同士は金属配線５によって接続されている。ガード電極４は、金属配線５の少なくとも一部とドレイン電極３との間に位置している。
【００６５】
本実施形態におけるFETでは、ガード電極５は、ドレイン電極３と金属配線５の間で、絶縁膜２０１上にドレイン電極の少なくとも一部を覆うように形成されている。金属配線５はゲート電極２同士を接続しているため、金属配線５とドレイン電極３の間には寄生容量Cgdが生じている。ガード電極５を、ドレイン電極３と金属配線５の間に設置することによって、CgdをCgsとCdsに置き換えることができ、その結果、高周波利得の劣化を抑えることができる。
【００６６】
本実施形態におけるFETには、図４、図５に示すように、ゲート電極２が２本ある。さらに、図４に示すように、ソース電極１、ゲート電極２、ドレイン電極３が並列している。このような構造を用いることによって、高出力化が可能となる。
【００６７】
なお、ガード電極は、金属配線で接続されたゲート電極とドレイン電極との間に配置されても良い。
【００６８】
本実施形態におけるFETでは、ゲート電極２同士が金属配線５によって電気的に接続されている。ゲート電極同士を金属配線で接続することによって、各ゲート電極の動作が均一化できるため、半導体装置の高出力化と高利得化が可能となる。
【００６９】
ゲート電極の数は特に２本に限定されない。半導体装置の出力はゲート電極の数に応じて増えるので、より高い出力を得たい場合は、ゲート電極の数を増やしても良い。ただし、ゲート電極はソース電極とドレイン電極の間に配置されるのが望ましい。
【００７０】
ソース電極とドレイン電極の数は、ゲート電極がソース電極とドレイン電極の間に配置されている限り、その数は限定されるものではない。例えば、本実施形態におけるFETの場合は、図４に示すとおり、ソース電極１が２本、ドレイン電極３が１本、ゲート電極２が２本ある。そして、ドレイン電極３は、２本のゲート電極２に挟まれている。さらに、２本のゲート電極２は、２本のソース電極１に挟まれている。このような構造にすることによって、ソース電極、ドレイン電極、ゲート電極の数はそれぞれ異なるが、ゲート電極がソース電極とドレイン電極に挟まれるという配置が実現できる。
【００７１】
本実施形態におけるFETでは、図５に示すように、ゲート電極２同士を接続する金属配線５が4本あるが、その数は4本に限定されるものではない。ゲート電極同士が電気的に接続されていれば、各ゲート電極の動作は均一化されるので、金属配線の数は1本でも良い。
【００７２】
図５で示す金属配線５のゲート電極における長手方向の長さである、金属配線５の幅はより広い方が望ましい。金属配線５の幅を広くすることによって、ゲート電極２のショットキー接合部よりも上層の表面積を増やすことができ、ゲート抵抗を低減できる。
【００７３】
金属配線５の材料は、電流が流れる一般的な導体であれば良く、その素材は特に限定しない。
【００７４】
本実施形態におけるFETでは、複数の層からなる半導体基板を用いている。複数の層からなる基板の例として、GaNバッファー層・チャネル層とAlGaN電子供給層で構成されるようなIII-V族窒化物半導体による基板が挙げられる。このように、複数の層にすることで高速化、高周波化など優れた特性を示すFETを作成することできる。
【００７５】
本発明は、特許文献２に示されたエアブリッジ構造のゲート電極にも適用可能である。本発明を適用することによって、特許文献２記載の構造を採用した半導体装置における高周波利得の劣化を低減できる。
【００７６】
本発明による半導体装置を利用すると、省スペースでの高出力化、集積化を容易に実現できる。特許文献２の構造を示した図１０では、ゲート電極２のエアブリッジ端部に接続されたゲートパッド３０１がソース電極１及びドレイン電極３の隣に配置されている。この構造でゲート電極の数を増やす場合、図１０の半導体装置を電極幅方向に並べることになるため、半導体装置が肥大化してしまう。対して、本発明では図４に示すように、各々のゲート電極２がソース電極１及びドレイン電極３の隣に配置されるため、限られた空間に効率良くソース電極及びドレイン電極及びゲート電極を配置することができる。
【００７７】
次に図４に示したFETの製造方法について、図６(a)乃至図６（e）を参照して説明する。図６（a）乃至図６（e）は、上述の半導体装置の製造方法の第１工程、第２工程、第３工程、第４工程、第５工程をそれぞれ工程順に示した断面図である。
【００７８】
第1工程では、図６（a）に示すように、半導体基板１００上に形成されたバッファー層を含むチャネル層１０１、電子供給層１０２からならなる複層の表面上に、フォトレジストを用いて所望のパターニングを行う。そして、電子線蒸着法等を用いて複層の表面上にソース電極１とドレイン電極３を形成する。本実施形態においては、電極成分としてTi/Al系金属を用いている。
【００７９】
第２工程では、図６（b）に示すように、プラズマCVD法等を用いてドレイン電極３上、電子供給層１０２上、ソース電極１上に絶縁膜２０１を成膜する。絶縁膜２０１は少なくともドレイン電極３上に形成すれば良い。本実施形態においては、絶縁膜２０１を窒化シリコン（SiN）とし、膜厚を200 nmとしている。
【００８０】
第３工程では、図６（c）に示すように、絶縁膜２０１の表面上にフォトレジストを用いてパターニングを行い電子線蒸着法等を用いて、絶縁膜２０１上でドレイン電極の少なくとも一部を覆う部分に形成する。本実施形態においては、ガード電極４の成分としてTi/Al系金属を用いている。パターニングはフォトレジストなどを用いて行う。
【００８１】
第４工程では、図６（d）に示すように、絶縁膜２０１の表面上に電子線露光とエッチング技術を用いて絶縁膜に開口を形成する。さらに電子線蒸着法等を用いてゲート電極２を形成する。本実施形態においては、ゲート電極２の成分としてNi/Au金属を用いている。パターニングはフォトレジストなどを用いて行う。
【００８２】
第５工程では、図６（e）に示すように、ガード電極４上、絶縁膜２０１上、ゲート電極２上にプラズマCVD法等を用いてさらに絶縁膜２０２を成膜する。本実施形態においては、絶縁膜２０２を例えばSiNとし、膜厚を60 nmとしている。絶縁膜２０２は少なくともガード電極４上に形成すれば良い。
【００８３】
第６工程では、ウェットまたはドライエッチングなどによってソース電極１上部の絶縁膜２０１と絶縁膜２０２、ゲート電極２上部の絶縁膜２０２を除去する。その後、スパッタとメッキ技術を用いて、ゲート電極２同士を接続する金属配線５を絶縁膜２０２上に形成する。さらに、ガード電極４上の絶縁膜２０２をウェットまたはドライエッチングなどによって除去し、スルーホールを設ける。その後、ガード電極４とソース電極１を接続する導体を形成する。これら一連の工程によって図４に示した半導体装置が完成される。
【００８４】
なお、図４と図６（a）〜（e）を用いて本実施形態におけるFETの製造方法を説明したが、製造方法はこれに限定するものではない。本発明においては、ゲート電極２同士を接続した金属配線５とドレイン電極３の間で、ドレイン電極３の少なくとも一部を覆うように、ドレイン電極３上に絶縁膜２０１を介してガード電極４を形成されるものであれば、各工程が他の方法により行われるものであっても良い。
【００８５】
以上、説明したとおり、第３の実施形態におけるFETでは、ゲート電極２同士を接続した金属配線５とドレイン電極３の間で、ドレイン電極３の少なくとも一部を覆うように、ドレイン電極３上に絶縁膜２０１を介してガード電極４を形成することによって、CgdをCgsとCdsに置き換えることができる。従って、高周波利得の劣化を抑えることが可能となる。
【００８６】
〔第４の実施形態〕第４の実施形態では、本発明に係る、低誘電率素材を使った絶縁膜を用いたことを特徴とする半導体装置について説明する。本実施形態は、第１の実施形態と第３の実施形態の応用であるため、第１と第３の実施形態と同様な点については説明を省略する。
【００８７】
本実施形態と、第１と第３の実施形態の異なる点について図７を使って説明する。図７は、本実施形態のFETの断面図を示す。
【００８８】
本実施形態におけるFETでは、絶縁膜２０１上に、さらに絶縁膜２０１よりも誘電率の低い絶縁膜２０３が形成されている。そして、ガード電極４は、絶縁膜２０３上にドレイン電極の少なくとも一部を覆うように形成されている。さらに、絶縁膜２０３と同一素材からなる、絶縁膜２０４がガード電極４の表面を覆っている。
【００８９】
本実施形態におけるFETでは、ドレイン電極３及びガード電極４は、絶縁膜２０１よりも低い誘電率素材を用いた絶縁膜２０３及び絶縁膜２０４に覆われている。これによって、ゲート電極２とソース電極１（ガード電極４）の間に生じる寄生容量（Cgs）を減らすことができる。従って、図４で示した第３の実施形態の半導体装置に比べ、MSGからMAGに切り替わる周波数が伸び、さらに高周波利得の劣化が抑えられる。
【００９０】
絶縁膜２０３及び絶縁膜２０４は絶縁膜２０１よりも低誘電率なものが望ましい。例えば、絶縁膜２０３及び絶縁膜２０４としてSiO2、絶縁膜２０１としてSiNを用いることができる。
【００９１】
次に図７を用いて本実施形態におけるFETの製造方法について説明する。なお、本実施形態は、第３の実施形態の応用であるため、第３の実施形態におけるFETの製造方法と相違する第２工程と第５工程についてにのみ説明する。
【００９２】
本実施形態におけるFETの製造方法の第２工程では、プラズマCVD法等を用いて複層表面に絶縁膜２０１を成膜する。そして、再びプラズマCVD法等を用いて、絶縁膜２０１上に絶縁膜２０３を成膜する。例えば、絶縁膜２０１としてSiNを用いて膜厚を２０ nm、絶縁膜２０３としてSiO2を用いて膜厚を１００ nmとしている。
【００９３】
本実施形態におけるFETの製造方法の第５工程では、絶縁膜とゲート電極２の上前面にプラズマCVD法等を用いて絶縁膜２０４を成膜する。ここで、絶縁膜２０４は、絶縁膜２０３と同様に絶縁膜２０１よりも低い低誘電率素材を用いて作られる。例えば、絶縁膜２０４がSiO2の場合には、膜厚を１００ nmとしている。
【００９４】
なお、本実施形態におけるFETの製造方法の第３工程と第５工程を上で説明したが、製造方法はこれに限定するものではない。
【００９５】
以上、説明したとおり、本実施形態におけるFETでは、ドレイン電極３及びガード電極４が、絶縁膜２０１よりも低い誘電率素材を用いた絶縁膜２０３及び絶縁膜２０４に覆われている。これによって、ゲート電極２とソース電極１（ガード電極４）の間に生じる寄生容量（Cgs）を減らすことができる。従って、高周波利得の劣化を抑えることが可能となる。
【００９６】
〔第５の実施形態〕第５の実施形態では、本発明に係る、ゲート電極同士を接続する金属配線がエアブリッジ状である半導体装置について説明する。本実施形態は、第１の実施形態と第３の実施形態の応用であるため、第１と第３の実施形態と同様な点については説明を省略する。
【００９７】
本実施形態と、第１と第３の実施形態の異なる点について図８を使って説明する。図８は、本実施形態のFETの断面図を示す。
【００９８】
本実施形態におけるFETでは、エアブリッジ状の金属配線５によってゲート電極２同士が接続されており、金属配線５と絶縁膜２０２の間には空隙が存在している。これによって、金属配線５とソース電極１（ガード電極４）の間に発生する寄生容量（Cgs）を減らすことができる。従って、図４で示した第３の実施形態の半導体装置に比べ、MSGからMAGに切り替わる周波数が伸び、さらに高周波利得の劣化が抑えられる。
【００９９】
次に本実施形態におけるＦＥＴの製造方法について図８を用いて説明する。なお、本実施形態は、第３の実施形態の応用であるため、第３の実施形態におけるＦＥＴの製造方法と相違する第６工程についてにのみ説明する。
【０１００】
第５の実施形態におけるＦＥＴの製造方法の第６工程では、ウェットまたはドライエッチングなどによってソース電極１上の絶縁膜２０１と絶縁膜２０２、ゲート電極２上部の絶縁膜２０２を除去する。次に、レジストを用いて、ゲート電極２同士の間に位置するガード電極４やドレイン電極３を覆う形状の保護パターンを形成する。ここで、保護パターンは、ゲート電極２同士を接続するエアブリッジ状の金属配線５を露出するように形成される。その後、スパッタとメッキ技術及びミリング技術を用いて、ゲート電極２上部に金属配線５を形成する。そして、オゾンプラズマを用いたアッシング処理を用いて、保護パターンを選択的にエッチング除去することによって、エアブリッジ構造の金属配線５が形成される。更に、ガード電極４上の絶縁膜２０２をウェットまたはドライエッチングなどによって除去し、スルーホールを設ける。その後、ガード電極４とソース電極１を接続する導体を形成する。これら一連の工程によって図８に示した半導体装置が完成される。
【０１０１】
なお、本実施形態におけるFETの製造方法の第6工程を上で説明したが、製造方法はこれに限定するものではない。本実施形態におけるFETの製造方法の第6工程においては、ゲート電極２同士を接続した金属配線５をエアブリッジ状に形成できるものであれば、本工程が他の方法により行われるものであっても良い。
【０１０２】
以上、説明したとおり、本実施形態におけるFETでは、エアブリッジ状の金属配線５を用いてゲート電極２同士を接続している。これによって、金属配線５とソース電極１（ガード電極４）の間に発生する寄生容量（Cgs）を減らすことができる。従って、高周波利得の劣化を抑えることが可能となる。
【０１０３】
〔第６の実施形態〕第６の実施形態に係る半導体装置について説明する。本実施形態は、第１の実施形態と第３の実施形態の応用であるため、第１と第３の実施形態と同様な点については説明を省略する。
【０１０４】
本実施形態と、第１と第３の実施形態の異なる点について図９を使って説明する。図９は、本実施形態のFETの平面図を示す。
【０１０５】
本実施形態におけるFETでは、ソース電極１とガード電極４を接続する導体が、金属配線５によって挟まれている。このような構造にすることによって、図９で示すゲート電極５の長手方向の長さであるゲートフィンガー長は、図５で示すFETのゲートフィンガー長と同じ長さを維持しつつ、図５で示すFETよりも小型化できる。
【０１０６】
〔実施例1〕本実施例では、本発明に係るFETにおける高周波利得特性と、それ以外のFETにおける高周波利得特性を比較した。
【０１０７】
本実施例で使用した本発明に係るFETは、図４、図５に示した構造で、ゲート電極を10本備えたものを用いた。本実施例では、基板１００としてSiC、チャネル層１０１としてGaN、電子供給層１０２としてAlGaN、ドレイン電極３及びソース電極１としてTi/Al系金属材料、ゲート電極２としてNi/Au、ガード電極としてTi/Au、金属配線５としてAu、絶縁膜２０１としてSiN、絶縁膜２０２としてSiNを用いる。ゲート長は０．２５μｍ、ゲートフィンガー長は７５μｍとした。
【０１０８】
本発明以外のFETとして、T型ゲート電極を１本備えたFET（比較例１）とエアブリッジ構造のゲート電極２本を備えたFET（比較例２）を用いた。なお、比較例１、比較例２ともにガード電極がないFETである。
【０１０９】
各々のFETにおける高周波利得特性を図１１のグラフに示す。グラフの横軸は周波数、縦軸は所定の周波数に対する高周波利得を表している。グラフ中の、本発明とは、本発明のFETの高周波利得特性を表す。比較例１、比較例２は、それぞれ前述した比較例１のFET、比較例２のFETの高周波利得特性を表す。
【０１１０】
図１１に示すとおり、本発明におけるFET、比較例１におけるFET、比較例２におけるFETの高周波利得特性を比較したところ、本発明におけるFETの高周波利得特性が最も優れていた。比較例１の高周波利得特性は、本発明の高周波利得特性よりも、MSGからMAGに切り替わる周波数が低かった。比較例２の高周波利得特性では、本発明の高周波利得特性よりも、MSG領域において高周波利得が劣化し、さらにMSGからMAGに切り替わる周波数が低くなった。
【０１１１】
以上、説明したとおり、本発明におけるFETによって、T型ゲート電極を備えたFET、エアブリッジ構造のゲート電極を備えたFETよりも優れた高周波利得特性を実現できる。
【図面の簡単な説明】
【０１１２】
【図１】第１の実施形態に係る半導体装置の構成を模式的に示す断面図である。
【図２】第１の実施形態に係る半導体装置の製造工程を模式的に示す図である。
【図３】第２の実施形態に係る半導体装置の構成を模式的に示す断面図である。
【図４】第３の実施形態に係る半導体装置の構成を模式的に示す断面図である。
【図５】第３の実施形態に係る半導体装置の構成を模式的に示す平面図である。
【図６】第３の実施形態に係る半導体装置の製造工程を模式的に示す図である。
【図７】第４の実施形態に係る半導体装置の構成を模式的に示す断面図である。
【図８】第５の実施形態に係る半導体装置の構成を模式的に示す断面図である。
【図９】第６の実施形態に係る半導体装置の構成を模式的に示す平面図である。
【図１０】特許文献２に示されたエアブリッジ構造のゲート電極を備えた半導体装置の模式図である。
【図１１】本発明におけるFET、T型ゲート構造を備えたFET、エアブリッジ型のゲート電極を備えたFETの高周波利得特性を表したグラフである。
【図１２】理想的な高周波利得特性を表したグラフである。
【図１３】Cgdが存在する場合の高周波利得特性、Cgsが存在する場合の高周波利得特性を表したグラフである。
【符号の説明】
【０１１３】
１  ソース電極
２  ゲート電極
３  ドレイン電極
４  ガード電極
５  金属配線
１００  基板
１０１  チャネル層
１０２  電子供給層
２０１  絶縁膜
２０２  絶縁膜
２０３  絶縁膜
２０４  絶縁膜
３０１  ゲートパッド
３０２  ゲートフィンガー部
３０３  エアブリッジ部
３０４  ウィング
【図１】
0005417703.tif 000002
【図２】
0005417703.tif 000003
【図３】
0005417703.tif 000004
【図４】
0005417703.tif 000005
【図５】
0005417703.tif 000006
【図６】
0005417703.tif 000007
【図７】
0005417703.tif 000008
【図８】
0005417703.tif 000009
【図９】
0005417703.tif 000010
【図１０】
0005417703.tif 000011
【図１１】
0005417703.tif 000012
【図１２】
0005417703.tif 000013
【図１３】
0005417703.tif 000014