(57)【特許請求の範囲】
【請求項１】
第１及び第２の電源が供給され、前記第１の電源系の入力論理信号を前記第２の電源系の出力論理信号に変換して出力する出力バッファ回路であって、
前記第２の電源電圧の絶対値が所定の電圧値を超えるときに、前記第１の電源電圧を第１制御電圧信号として出力し、前記第２の電源電圧の絶対値が前記所定の電圧値以下のときに接地電圧を前記第１制御電圧信号として出力する第１制御電圧生成回路と、
前記入力論理信号が接地レベルのときに第２の電源の電圧値を第２制御電圧信号として出力し、前記入力論理信号が第１の電源電圧レベルのときに前記第１制御電圧信号と略同一レベルの電圧値となる前記第２制御電圧信号を出力する第２制御電圧生成回路と、
前記第２の電源と接地との間に第１、第２のトランジスタが第１導電型のトランジスタであり、第３、第４のトランジスタが第２導電型のトランジスタである第１乃至第４のトランジスタのソースドレインをその順番で直列に接続し、
前記第１乃至第４のトランジスタのゲートにそれぞれ、前記第２制御電圧信号と、前記第１制御電圧信号と、基準電圧信号と、前記入力論理信号の反転信号と、を接続し、前記第２のトランジスタと第３のトランジスタとのドレインの接続点から前記出力論理信号を出力するように構成され、
前記第１制御電圧生成回路は、
ドレインが前記第２の電源に接続され、ゲートが前記第１の電源に接続された第２導電型のデプレッショントランジスタである第１３のトランジスタと、
ドレインが抵抗を介して前記第１３のトランジスタのソースに接続され、ゲートとソースが接地された第２導電型のデプレッショントランジスタである第１４のトランジスタと、
ゲートが前記第１３のトランジスタのソースに接続され、ソースが抵抗を介して接地され、ドレインが前記第１の電源に接続された第２導電型のトランジスタである第１５のトランジスタと、
第１の電源が供給され、前記第１５のトランジスタのソースが入力端子に接続された第１のインバータ回路と、
第１の電源が供給され、前記第１のインバータ回路の出力端子が入力端子に接続され、出力端子から前記第１制御電圧信号を出力する第２のインバータ回路と、
を含むことを特徴とする出力バッファ回路。
【請求項２】
前記基準電圧信号が前記第１の電源電圧レベルの定電圧信号であることを特徴とする請求項１記載の出力バッファ回路。
【請求項３】
前記第１制御電圧生成回路は、前記第２電源の電圧値を分圧する分圧回路と、前記第１の電源が供給され、前記分圧した電圧値を判定する電圧値判定回路とを含むことを特徴とする請求項１又は２記載の出力バッファ回路。
【請求項４】
前記第２制御電圧生成回路は、
ソースが共に前記第２の電源に接続され、共にゲートが相手方のドレインに接続された第５、第６のトランジスタと、
ソースがそれぞれ前記第５、第６のトランジスタのドレインに接続され、共にゲートに前記第１制御電圧信号が入力される第７、第８のトランジスタと、
ソースが接地され、ゲートに前記入力論理信号の反転信号が入力してドレインと前記第７のトランジスタのドレインとの間に流れる電流の導通、非導通が制御される第９のトランジスタと、
ソースが接地され、ゲートに前記入力論理信号が接続されてドレインと前記第８のトランジスタのドレインとの間に流れる電流の導通、非導通が制御される第１０のトランジスタと、
を備え、
前記第６のトランジスタのドレインから前記第２制御電圧信号を出力し、前記第５乃至第８トランジスタが第１導電型のトランジスタであり、前記第９乃至第１０のトランジスタが第２導電型のトランジスタであって、
前記入力論理信号が第１の電源電圧レベルのときの前記第２制御電圧信号の電圧レベルは、前記第８のトランジスタのしきい値分だけ前記第１制御電圧信号の電圧レベルからシフトした電圧レベルであることを特徴とする請求項１乃至３いずれか１項記載の出力バッファ回路。
【請求項５】
前記第２制御電圧生成回路は、
ソースが前記第９のトランジスタのドレインに接続され、ドレインが前記第７のトランジスタのドレインに接続され、ゲートに前記基準電圧信号が入力される第２導電型の第１１のトランジスタと、
ソースが前記第１０のトランジスタのドレインに接続され、ドレインが前記第８のトランジスタのドレインに接続され、ゲートに前記基準電圧信号が入力される第２導電型の第１２のトランジスタと、
をさらに備えることを特徴とする請求項４記載の出力バッファ回路。
【請求項６】
前記第１制御電圧生成回路は、
一端が前記第２の電源に接続された第１の抵抗素子と、
一端が前記第１の抵抗素子の他端に接続され、他端が接地に接続された第２の抵抗素子と、を含む分圧回路と、
前記第１の抵抗素子の他端と前記第２の抵抗素子の一端がゲートに接続され、ドレインが前記第２の電源に接続されたソースフォロア回路と、
前記ソースフォロア回路の出力信号を波形整形し、前記第１の制御電圧信号を生成する波形整形回路と、
を含むことを特徴とする請求項１乃至５いずれか１項記載の出力バッファ回路。
【請求項７】
前記各第１導電型のトランジスタがＰＭＯＳトランジスタ、前記各第２導電型のトランジスタがＮＭＯＳトランジスタであり、前記第１の電源、第２の電源が共に接地に対して正の電源電圧が供給される電源であることを特徴とする請求項１乃至６いずれか１項記載の出力バッファ回路。
【請求項８】
前記各第１導電型のトランジスタがＮＭＯＳトランジスタ、前記各第２導電型のトランジスタがＰＭＯＳトランジスタであり、前記第１の電源、第２の電源が共に接地に対して負の電源電圧が供給される電源であることを特徴とする請求項１乃至７いずれか１項記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファ回路及びその制御方法に関する。特に、入力系と出力系とで異なる電源電圧が供給される場合には、入力系の振幅の小さい信号を出力系の振幅の大きい信号に電圧レベル変換して出力することのできる出力バッファ回路及びその制御方法に関する。
【背景技術】
【０００２】
近年の半導体集積回路の技術の進歩には、目覚しいものがある。微細加工の技術が進むにつれて、従来には考えられなかったようなシステムも１チップに集積化できるようになってきている。また、動作周波数も従来は考えられなかったような高速なシステムも表れてきている。一方、微細化の技術が進むにつれて半導体集積回路に内蔵されるトランジスタの耐圧は低下してきており、半導体集積回路に供給される電源電圧は、５Ｖから３．３Ｖへ、３．３Ｖから１．８Ｖまたはさらに低い電源電圧へと変化してきている。
【０００３】
すなわち、半導体集積回路は、より高速動作が求められると共に、トランジスタがより低耐圧になって来ているので電源電圧もそれにつれて低下する傾向にある。しかし、半導体集積回路の中には、従来の高い電源電圧が供給される製品と互換性を保ちつつ、より高速な動作が求められる製品がある。たとえば、ＳＤカード用インターフェースを備える半導体集積回路において、従来の３．３Ｖ仕様の５０ＭＨＺ動作と、１．８Ｖ仕様の２０８ＭＨＺ動作のどちらのモードにおいても動作する半導体集積回路が求められている。すなわち、電源電圧として３．３Ｖが供給される場合より、より低電圧の１．８Ｖが供給される場合により高速な動作が求められる。
【０００４】
特許文献１には、低耐圧のトランジスタを用いて高振幅の信号を出力する出力回路及びレベルシフト回路が記載されている。図５に特許文献１記載の出力バッファ回路の回路ブロック図を示す。図５に記載の出力バッファ回路によれば、Ｎチャネル型トランジスタＮ２１およびＮ２３のゲート端子に印加される第１の中間電圧Ｖｒｅｆ１を、電源電圧ＶＤＤの半分の電圧（ＶＤＤ／２）より、しきい値電圧Ｖｔｎだけ高い電圧Ｖｒｅｆ１＝ＶＤＤ／２＋Ｖｔｎとし、Ｐチャネル型トランジスタＰ２１およびＰ２３のゲート端子に印加される第２の中間電圧Ｖｒｅｆ２を、電源電圧ＶＤＤの半分の電圧（ＶＤＤ／２）より、しきい値電圧Ｖｔｐだけ低い電圧Ｖｒｅｆ２＝ＶＤＤ／２−｜Ｖｔｐ｜とすることにより、接続点Ａ〜Ｄに出力される信号の振幅を電源電圧の半分の電圧であるＶＤＤ／２以下に抑えることができる。よって、各トランジスタのソース／ドレイン間の耐圧が電源電圧の半分程度であっても、トランジスタが劣化したり破壊したりすることなく、高振幅の信号を出力させることができると特許文献１には記載されている。上記図５に記載の従来の出力バッファ回路を用いれば、１．８Ｖ系の低耐圧トランジスタを用いて、３．３Ｖ系の高振幅信号を出力することができると考えられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３９５６０号公報
【特許文献２】米国特許第５８２１８００号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明により与えられる。図５に記載の従来の出力バッファ回路を電源電圧ＶＤＤが低い電圧で用いられる場合には、第２の中間電圧Ｖｒｅｆ２と電源電圧ＶＤＤとの電位差がなくなるため、ＰＭＯＳトランジスタＰ２３が導通しなくなり、ハイレベルが出力できない。したがって、この従来の出力バッファ回路は３．３Ｖ等の高電源電圧が供給される環境で用いる場合にはよいが、１．８Ｖ等の低電源電圧が供給される場合に高速にスイッチング動作を行うことができない。
【課題を解決するための手段】
【０００７】
本発明の一視点による出力バッファ回路は、第１及び第２の電源が供給され、前記第１の電源系の入力論理信号を前記第２の電源系の出力論理信号に変換して出力する出力バッファ回路であって、前記第２の電源電圧の絶対値が所定の電圧値を超えるときに、前記第１の電源電圧を第１制御電圧信号として出力し、前記第２の電源電圧の絶対値が前記所定の電圧値以下のときに接地電圧を前記第１制御電圧信号として出力する第１制御電圧生成回路と、前記入力論理信号が接地レベルのときに第２の電源の電圧値を第２制御電圧信号として出力し、前記入力論理信号が第１の電源電圧レベルのときに前記第１制御電圧と略同一レベルの電圧値となる前記第２制御電圧信号を出力する第２制御電圧生成回路と、前記第２の電源と接地との間に第１、第２のトランジスタが第１導電型のトランジスタであり、第３、第４のトランジスタが第２導電型のトランジスタである第１乃至第４のトランジスタのソースドレインをその順番で直列に接続し、前記第１乃至第４のトランジスタのゲートにそれぞれ、前記第２制御電圧信号と、前記第１制御電圧信号と、基準電圧信号と、前記入力論理信号の反転信号と、を接続し、前記第２のトランジスタと第３のトランジスタとのドレインの接続点から前記出力論理信号を出力するように構成され、前記第１制御電圧生成回路は、ドレインが前記第２の電源に接続され、ゲートが前記第１の電源に接続された第２導電型のデプレッショントランジスタである第１３のトランジスタと、ドレインが抵抗を介して前記第１３のトランジスタのソースに接続され、ゲートとソースが接地された第２導電型のデプレッショントランジスタである第１４のトランジスタと、ゲートが前記第１３のトランジスタのソースに接続され、ソースが抵抗を介して接地され、ドレインが前記第１の電源に接続された第２導電型のトランジスタである第１５のトランジスタと、第１の電源が供給され、前記第１５のトランジスタのソースが入力端子に接続された第１のインバータ回路と、第１の電源が供給され、前記第１のインバータ回路の出力端子が入力端子に接続され、出力端子から前記第１制御電圧信号を出力する第２のインバータ回路と、を含む。
【発明の効果】
【０００９】
本発明の出力バッファ回路によれば、出力系となる第２の電源電圧の電圧レベルにかかわらず使用できる出力バッファ回路が得られる。特に第２の電源電圧が高い場合には、トランジスタの耐圧を超える振幅の出力信号を出力し、第２の電源電圧が低い場合には、第２の電源電圧が高い場合と同一の回路を用いて、高速にスイッチングする出力バッファ回路が得られる。
【００１０】
また、本発明の出力バッファ回路の制御方法によれば、第２の電源電圧が高い場合には、出力バッファ回路に用いられるトランジスタの耐圧を超える振幅の出力信号を出力し、第２の電源電圧が低い場合には、高速にスイッチングさせる出力バッファ回路の制御方法が得られる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施例による出力バッファ回路のブロック図である。
【図２】図１のより詳細な回路図である。
【図３】一実施例における第１制御電圧生成回路の入力電圧対出力電圧の特性図である。
【図４】一実施例による出力バッファ回路の各部の波形図である。
【図５】特許文献１に記載の従来の出力バッファ回路の回路図である。
【発明を実施するための形態】
【００１２】
最初に本発明の実施形態の概要について、説明する。なお、概要の説明において引用する実施例の図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１３】
図１に一例を示すように、一実施形態の出力バッファ回路は、第１及び第２の電源（ＶＤＤ１とＶＤＤ２）が供給され、第１の電源系の入力論理信号ＩＮを第２の電源系の出力論理信号ＯＵＴに変換して出力する出力バッファ回路１００であって、第２の電源電圧ＶＤＤ２の絶対値が所定の電圧値を超えるときに、第１の電源電圧ＶＤＤ１を第１制御電圧信号ＶＣＴ１として出力し、第２の電源電圧ＶＤＤ２の絶対値が所定の電圧値以下のときに接地電圧ＧＮＤを第１制御電圧信号ＶＣＴ１として出力する第１制御電圧生成回路１０と、入力論理信号ＩＮが接地ＧＮＤレベルのときに第２の電源の電圧値ＶＤＤ２を第２制御電圧信号ＶＣＴ２として出力し、入力論理信号ＩＮが第１の電源電圧ＶＤＤ１レベルのときに第１制御電圧信号ＶＣＴ１と略同一レベルの電圧値となる第２制御電圧信号ＶＣＴ２を出力する第２制御電圧生成回路２０と、第２の電源と接地との間に第１、第２のトランジスタが第１導電型のトランジスタであり、第３、第４のトランジスタが第２導電型のトランジスタである第１乃至第４のトランジスタＰ１、Ｐ２、Ｎ３、Ｎ４のソースドレインをその順番（Ｐ１、Ｐ２、Ｎ３、Ｎ４の順番）で直列に接続し、第１乃至第４のトランジスタのゲートにそれぞれ、第２制御電圧信号ＶＣＴ２と、第１制御電圧信号ＶＣＴ１と、基準電圧信号ＶＲＥＦと、入力論理信号の反転信号ＩＮＢと、を接続し、第２のトランジスタＰ２と第３のトランジスタＮ３とのドレインの接続点から出力論理信号ＯＵＴを出力するように構成されている。
【００１４】
好ましくは、第３のトランジスタＮ３のゲートに接続する基準電圧信号ＶＲＥＦが第１の電源電圧ＶＤＤ１レベルの定電圧信号である。
【００１５】
好ましくは、図２に一例を示すように、第１制御電圧生成回路１０は、第２電源ＶＤＤ２の電圧値を分圧する分圧回路１１と、第１の電源ＶＤＤ１が供給され、分圧した電圧値Ｑ１１を判定する電圧値判定回路１２、１３、１４とを含む。
【００１６】
また、図２に一例を示すように、第２制御電圧生成回路２０は、ソースが共に第２の電源ＶＤＤ２に接続され、共にゲートが相手方のドレインに接続された第５、第６のトランジスタＰ５、Ｐ６と、ソースがそれぞれ第５、第６のトランジスタＰ５、Ｐ６のドレインに接続され、共にゲートに第１制御電圧信号ＶＣＴ１が入力される第７、第８のトランジスタＰ７、Ｐ８と、ソースが接地され、ゲートに入力論理信号の反転信号ＩＮＢが入力してドレインと第７のトランジスタＰ７のドレインとの間に流れる電流の導通、非導通が制御される第９のトランジスタＮ９と、ソースが接地され、ゲートに入力論理信号ＩＮが接続されてドレインと第８のトランジスタＰ８のドレインとの間に流れる電流の導通、非導通が制御される第１０のトランジスタＮ１０と、を備え、第６のトランジスタＰ６のドレインから第２制御電圧信号ＶＣＴ２を出力し、第５乃至第８トランジスタＰ５〜Ｐ８が第１導電型のトランジスタであり、第９乃至第１０のトランジスタＮ９、Ｎ１０が第２導電型のトランジスタであって、入力論理信号ＩＮが第１の電源電圧ＶＤＤ１レベルのときの第２制御電圧信号ＶＣＴ２の電圧レベルは、第８のトランジスタＰ８のしきい値分だけ第１制御電圧信号ＶＣＴ１の電圧レベルからシフトした電圧レベルであってもよい。
【００１７】
好ましくは、図２に一例を示すように、第２制御電圧生成回路２０は、ソースが第９のトランジスタＮ９のドレインに接続され、ドレインが第７のトランジスタＰ７のドレインに接続され、ゲートに基準電圧信号ＶＲＥＦが入力される第２導電型の第１１のトランジスタＮ１１と、ソースが第１０のトランジスタＮ１０のドレインに接続され、ドレインが前記第８のトランジスタのドレインに接続され、ゲートに基準電圧信号ＶＲＥＦが入力される第２導電型の第１２のトランジスタＮ１２と、をさらに備える。
【００１８】
好ましくは、図２に一例を示すように、第１制御電圧生成回路１０は、一端が第２の電源ＶＤＤ２に接続された第１の抵抗素子Ｎ１３と、一端が第１の抵抗素子Ｎ１３の他端に接続され、他端が接地ＧＮＤに接続された第２の抵抗素子（Ｒ２とＮ１４の直列接続）と、を含む分圧回路と、第１の抵抗素子Ｎ１３の他端と第２の抵抗素子（Ｒ２とＮ１４の直列接続）の一端がゲートに接続され、ドレインが第２の電源に接続されたソースフォロア回路１２と、ソースフォロア回路の出力信号を波形整形し、前記第１の制御電圧信号を生成する波形整形回路（１３と１４）と、を含む。
【００１９】
さらに好ましくは、図２に一例を示すように、第１制御電圧生成回路１０は、ドレインが第２の電源ＶＤＤ２に接続され、ゲートが第１の電源ＶＤＤ１に接続された第２導電型のデプレッショントランジスタである第１３のトランジスタＮ１３と、ドレインが抵抗Ｒ２を介して第１３のトランジスタＮ１３のソースに接続され、ゲートとソースが接地された第２導電型のデプレッショントランジスタである第１４のトランジスタＮ１４と、ゲートが第１３のトランジスタＮ１３のソースに接続され、ソースが抵抗Ｒ３を介して接地され、ドレインが第１の電源ＶＤＤ１に接続された第２導電型のトランジスタである第１５のトランジスタＮ１５と、第１の電源ＶＤＤ１が供給され、第１５のトランジスタＮ１５のソースが入力端子Ｑ１５に接続された第１のインバータ回路１３と、第１の電源ＶＤＤ１が供給され、第１のインバータ回路１３の出力端子Ｑ１２が入力端子に接続され、出力端子Ｑ１３から第１制御電圧信号ＶＣＴ１を出力する第２のインバータ回路１４と、を含む。なお、図２の例では、第１制御電圧生成回路１０の分圧回路１１にデプレッショントランジスタＮ１３とＮ１４を用いているが、分圧回路１１は、デプレッショントランジスタを用いずに通常のエンハンスメント型のトランジスタのみを用いて構成できることは言うまでもない。
【００２０】
好ましくは、一例を図２に示すように、各第１導電型のトランジスタＰ１、Ｐ２、Ｐ５〜Ｐ８がＰＭＯＳトランジスタ、各第２導電型のトランジスタＮ３、Ｎ４、Ｎ９〜Ｎ１５がＮＭＯＳトランジスタであり、第１の電源ＶＤＤ１、第２の電源ＶＤＤ２が共に接地に対して正の電源電圧が供給される電源である。
【００２１】
または、各第１導電型のトランジスタＰ１、Ｐ２、Ｐ５〜Ｐ８がＮＭＯＳトランジスタ、各第２導電型のトランジスタＮ３、Ｎ４、Ｎ９〜Ｎ１５がＰＭＯＳトランジスタであり、第１の電源ＶＤＤ１、第２の電源ＶＤＤ２が共に接地に対して負の電源電圧が供給される電源であってもよい。
【００２２】
また、図１に一例を示すように、一実施形態の出力バッファ回路の制御方法は、第２の電源ＶＤＤ２と出力端子ＯＵＴとの間にソースドレインが直列に接続された第１導電型の第１及び第２のトランジスタＰ１、Ｐ２と、出力端子ＯＵＴと接地ＧＮＤとの間にソースドレインが直列に接続された第２導電型の第３及び第４のトランジスタＮ３、Ｎ４と、を含み、第１及び第２の電源ＶＤＤ１、ＶＤＤ２が供給され、第１の電源系の入力論理信号ＩＮを第２の電源系の出力論理信号ＯＵＴに変換して出力端子ＯＵＴから出力する出力バッファ回路１００の制御方法であって、第２のトランジスタＰ２のゲートには、第２の電源電圧ＶＤＤ２の絶対値が所定の電圧値を超えるときに、第１の電源電圧ＶＤＤ１を与え、第２の電源電圧ＶＤＤ２の絶対値が所定の電圧値以下のときに接地電圧ＧＮＤを与え、第１のトランジスタＰ１のゲートには、入力論理信号ＩＮが接地ＧＮＤレベルのときに第２の電源の電圧値ＶＤＤ２を与え、入力論理信号ＩＮが第１の電源電圧ＶＤＤ１レベルのときに第２のトランジスタＰ２のゲート電圧ＶＣＴ１と略同一レベルの電圧値ＶＣＴ２を与え、第３のトランジスタＮ３のゲートには、第１の電源電圧ＶＤＤ１レベルの固定電圧を与え、第４のトランジスタＮ４のゲートには、入力論理信号ＩＮの反転信号を与える。
【００２３】
以上で概要の説明を終了し、以下、本発明のより具体的な実施例について、図面を参照してより詳しく説明する。
【実施例１】
【００２４】
図１は、実施例１の出力バッファ回路のブロック図である。図１の出力バッファ回路１００は、論理信号入力端子ＩＮから入力されるＶＤＤ１系の入力論理信号ＩＮをＶＤＤ２系の出力信号に変換して出力端子ＯＵＴから出力する出力バッファ回路１００である。実施例１の出力バッファ回路は、第２の電源電圧ＶＤＤ２の電圧値が、第１の電源電圧ＶＤＤ１の電圧値と同等の電圧が供給される場合と、第１の電源電圧ＶＤＤ１より高い電源電圧が供給される場合のどちらのケースにおいても使用できるような考慮がされている。
【００２５】
たとえば、出力バッファ回路がＳＤカードのように様々なシステムに着脱されて使用される装置の出力バッファ回路であるような場合に、システムから高電圧電源（例えば３．３Ｖ）が供給される場合にも低電圧電源（例えば１．８Ｖ）が供給される場合にもどちらの場合であっても使用できることが好ましい。システムから高電圧電源が供給される場合、装置の内部にレギュレータ回路を設ければ、装置の内部回路は低電圧電源に降圧して動作させることができる。しかし、システムとのインターフェース部分の出力回路の電源はシステムの電源電圧に合わせて高電源電圧にする必要がある。このような場合に対応できるように、図１の出力バッファ回路は、第２の電源電圧ＶＤＤ２が第１の電源電圧ＶＤＤ１と同等の電圧かより低い電圧であっても、第２の電源電圧ＶＤＤ２が第１の電源電圧ＶＤＤ１より高い電圧であってもどちらの場合であっても動作するように構成されている。
【００２６】
また、実施例１の出力バッファ回路は、出力バッファ回路を構成するＰＭＯＳトランジスタやＮＭＯＳトランジスタがいずれも低耐圧のトランジスタであって、第２の電源電圧ＶＤＤ２の電圧値が、ソースドレイン間耐圧、ゲートソース間耐圧、ゲートドレイン間耐圧を越える場合であっても、各トランジスタのソースドレイン間、ゲートソース間、ゲートドレイン間には、いずれも高々ＶＤＤ１相当の電圧しか印加されないように構成されている。したがって、出力バッファ回路は、すべて半導体装置の微細加工プロセスが使用できる低耐圧のトランジスタであってかまわない。すなわち、各トランジスタの耐圧はＶＤＤ１の耐圧があれば充分であり、第２の電源ＶＤＤ２の電圧値の値は、第１の電源ＶＤＤ１の電圧値の最大値の２倍を超えなければ、各トランジスタの耐圧を超える高電圧であってもかまわない。
【００２７】
図１において、第２の電源ＶＤＤ２と出力端子ＯＵＴとの間には、第１のトランジスタＰ１と第２のトランジスタＰ２のソースドレインが直列に接続されている。この第１のトランジスタＰ１と第２のトランジスタＰ２はいずれも低耐圧のＰＭＯＳトランジスタである。第１のトランジスタＰ１のゲートには、第２制御電圧生成回路２０が出力する第２制御電圧信号ＶＣＴ２が接続され、第２のトランジスタＰ２のゲートには、第１制御電圧生成回路１０が出力する第１制御電圧信号ＶＣＴ１が接続されている。
【００２８】
また、出力端子ＯＵＴと接地ＧＮＤとの間には、第３のトランジスタＮ３と第４のトランジスタＮ４のソースドレインが直列に接続されている。この第３のトランジスタＮ３と第４のトランジスタＮ４はいずれも低耐圧のＮＭＯＳトランジスタである。第３のトランジスタＮ３のゲートには、基準電圧信号ＶＲＥＦが接続され、第４のトランジスタＮ４のゲートには、反転入力論理信号ＩＮＢが接続される。
【００２９】
基準電圧信号ＶＲＥＦには、好ましくは、第１の電源ＶＤＤ１の電圧値ＶＤＤ１そのものが与えられる。なお、基準電圧信号ＶＲＥＦに与える電圧としては、ＮＭＯＳトランジスタＮ３、Ｎ４のドレインソース間、ゲートソース間、ゲートドレイン間に印加される電圧を緩和できる固定電圧であれば、ＶＤＤ１以外の電圧を与えてもよい。
【００３０】
また、論理信号入力端子ＩＮから入力されたＶＤＤ１系の入力論理信号ＩＮはＶＤＤ１系のインバータ回路３０により論理反転されて反転入力論理信号ＩＮＢとなり、第４のトランジスタＮ４のゲートに接続される。なお、入力論理信号ＩＮ及びその反転信号である反転入力論理信号ＩＮＢは、ロウレベルがＧＮＤレベル、ハイレベルがＶＤＤ１レベルとなるＶＤＤ１系の論理（デジタル）信号である。
【００３１】
第１制御電圧生成回路１０は、第１の電源ＶＤＤ１が電源として供給され、第２の電源ＶＤＤ２の電圧値を入力し、第２の電源ＶＤＤ２の電圧値を判定して、その判定結果により、第１制御電圧信号ＶＣＴ１を出力する。第１制御電圧生成回路１０は、第２の電源ＶＤＤ２の電圧値が所定の電圧値を超えている場合には、第１の電源ＶＤＤ１の電圧値を第１制御電圧信号ＶＣＴ１として出力する。一方、第２の電源ＶＤＤ２の電圧値が所定の電圧値以下の場合には、接地電圧ＧＮＤを第１制御電圧信号ＶＣＴ１として出力する。第１制御電圧生成回路１０が判定の基準とする所定の電圧値は任意に設定することができるが、たとえば、第１の電源ＶＤＤ１の電源電圧値を基準として第２の電源ＶＤＤ２の電圧値が第１の電源ＶＤＤ１の電圧値を一定以上超えているか否かによって判定することができる。たとえば、第１の電源ＶＤＤ１が１．８Ｖである場合に、第２の電源ＶＤＤ２の電圧値が３．３Ｖであるか、１．８Ｖであるかによって判定することができる。
【００３２】
第２制御電圧生成回路２０は、第２の電源ＶＤＤ２が電源として供給される回路であって、入力論理信号ＩＮと第１制御電圧信号ＶＣＴ１とを入力し、第２制御電圧信号ＶＣＴ２を出力する。第２制御電圧生成回路２０は、入力論理信号ＩＮがロウレベル（ＧＮＤレベル）であるときは、第２の電源電圧ＶＤＤ２を第２制御電圧信号ＶＣＴ２として出力する。また、入力論理信号ＩＮがハイレベル（ＶＤＤ１レベル）であるときは、第１制御電圧信号ＶＣＴ１と略同等の電圧レベルの信号を第２制御電圧信号ＶＣＴ２として出力する。
【００３３】
上記構成によれば、出力端子ＯＵＴと第２の電源ＶＤＤ２との間には、トランジスタＰ１とＰ２が直列に接続されているので、第２の電源ＶＤＤ２の電圧値が高い場合で出力端子ＯＵＴからグランドＧＮＤレベルの出力信号を出力するときに、直列接続されたトランジスタＰ１、Ｐ２にいずれもＶＤＤ１以上のソースドレイン間電圧が印加されないようにトランジスタＰ１とＰ２のゲート電圧を制御する。また、ゲートソース間、ゲートドレイン間の電圧についてもＶＤＤ１以上の電圧が印加されないように制御される。
【００３４】
同様に、出力端子ＯＵＴと接地ＧＮＤとの間には、トランジスタＮ３とＮ４が直列に接続され、第２の電源ＶＤＤ２の電圧値が高い場合で出力端子ＯＵＴからＶＤＤ２レベルの出力信号を出力するときに、直列接続されたトランジスタＮ３、Ｎ４にいずれにもＶＤＤ１以上のソースドレイン間電圧が印加されず、ゲートソース間、ゲートドレイン間の電圧についてもＶＤＤ１以上の電圧が印加されないように制御する。
【００３５】
一方、第２の電源ＶＤＤ２の電源電圧が低い場合には、第１制御電圧信号ＶＣＴ１は、接地レベルで固定になるので、トランジスタＰ２は常に導通状態となる。トランジスタＰ１は、出力端子ＯＵＴからロウレベルを出力する場合は、ゲートにＶＤＤ２レベルの電圧が与えられ完全に非導通に制御される。また、出力端子ＯＵＴからハイレベルを出力する場合は、トランジスタＰ１のゲートには、接地に近い電圧レベルが与えられるので、出力端子ＯＵＴの電圧レベルを高速にＶＤＤ２レベルまで引き上げることができる。
【００３６】
図２は、図１における出力バッファ回路１００の第１制御電圧生成回路１０、第２制御電圧生成回路２０の内部の回路構成まで記載した回路図である。図２を用いて、第１制御電圧生成回路１０、第２制御電圧生成回路２０の内部の回路構成についてさらに説明する。図２の回路は、第１制御電圧生成回路１０、第２制御電圧生成回路２０の内部の回路構成が記載されていることを除いて、図１の出力バッファ回路と同一である。したがって、図１ですでに説明した部分については説明を省略する。
【００３７】
図２において、第１制御電圧生成回路１０は、第２の電源ＶＤＤ２の電圧値を分圧する分圧回路１１と、分圧回路１１により分圧した電圧値を判定する電圧値判定回路を含む。電圧値判定回路は、分圧回路１１により電圧した電圧値をシフトさせるソースフォロア回路１２と、ソースフォロア回路１２の出力信号の電圧レベルを判定して波形整形する縦続接続されたインバータ回路１３、１４により構成される。
【００３８】
分圧回路１１は、ドレインが第２の電源ＶＤＤ２に、ゲートが抵抗Ｒ１を介して第１の電源ＶＤＤ１に接続されたＮＭＯＳの低耐圧デプレッショントランジスタである第１３のトランジスタＮ１３と、第１３のトランジスタＮ１３のソースと抵抗Ｒ２を介してドレインが接続されたＮＭＯＳの低耐圧デプレッショントランジスタである第１４のトランジスタＮ１４を備えている。第１４のトランジスＮ１４のゲートとソースは接地ＧＮＤに接続されている。上記構成により、第２の電源ＶＤＤ２から接地ＧＮＤへ第１３のトランジスタＮ１３のドレインソース間と抵抗Ｒ２と第１４のトランジスタＮ１４のドレインソース間を介して電流が流れる。電流が流れるとトランジスタＮ１３、Ｎ１４のオン抵抗と抵抗Ｒ２の値によって、トランジスタＮ１３のソースであるノードＱ１１には、一定の電圧が生じる。このノードＱ１１に生じる電圧を電圧値判定回路１２〜１４により判定する。なお、抵抗Ｒ１は、トランジスタＮ１３のゲート保護等のために設けられている。回路動作としては、抵抗Ｒ１は必ずしも設ける必要はない。また、ここでは、分圧回路にＮＭＯＳのデプレッショントランジスタＮ１３、Ｎ１４を用いているが、デプレッショントランジスタを用いずに、通常のエンハンスメント型のＭＯＳトランジスタのみを用いても分圧回路が構成できることは言うまでもない。また、トランジスタを用いずに抵抗によって分圧回路を構成することも可能である。
【００３９】
ソースフォロア回路１２は、ドレインが第１の電源ＶＤＤ１に接地され、ゲートがノードＱ１１に接続されたＮＭＯＳトランジスタである第１５のトランジスタＮ１５と、トランジスタＮ１５のソースと接地ＧＮＤとを接続する抵抗Ｒ３を備えている。ソースフォロア回路１２は、電流が流れるときに、ＮＭＯＳトランジスタＮ１５のゲートソース間電圧分だけ入力ノードＱ１１に対して出力ノードＱ１５の電圧は低い電圧になる。このソースフォロア回路１２の出力ノードＱ１５の電圧を縦続接続されたインバータ回路１３、１４で判定し、電圧値ＶＤＤ１レベルまたはＧＮＤレベルとなる論理信号として出力する。インバータ回路１４から出力される電圧（第１制御電圧信号ＶＣＴ１の電圧レベル）は、第２の電源ＶＤＤ２の電圧値が所定の電圧値を超えている場合はＶＤＤ１レベル、第２の電源ＶＤＤ２の電圧値が所定の電圧値以下の場合は、ＧＮＤレベルとなる。
【００４０】
第２電源ＶＤＤ２の電圧値の判定基準となる電圧値は、トランジスタＮ１３、Ｎ１４と抵抗Ｒ２の値の比率、初段のインバータ回路１３のサイズ比等によって、任意の決めることができるが、第２の電源ＶＤＤ２の値が１．８Ｖまたは３．３Ｖのいずれであるかを判定するためには、判定基準となる電圧値は、１．８Ｖと３．３Ｖの中間の電圧値であることが好ましい。
【００４１】
次に、第２制御電圧生成回路２０の構成について説明する。ＰＭＯＳの低耐圧トランジスタである第５、第６のトランジスタＰ５、Ｐ６のソースは共に、第２の電源ＶＤＤ２に接続される。トランジスタＰ５のゲートはトランジスタＰ６のドレインに、トランジスタＰ６のゲートはトランジスタＰ５のドレインに接続される。トランジスタＰ５、Ｐ６のドレインは、それぞれ、ＰＭＯＳの低耐圧トランジスタである第７、第８のトランジスタＰ７、Ｐ８のソースに接続される。また、トランジスタＰ７、Ｐ８のゲートは共に第１制御電圧信号ＶＣＴ１に接続される。トランジスタＰ７、Ｐ８のドレインは、それぞれ、ＮＭＯＳの低耐圧トランジスタである第１１、第１２のトランジスタＮ１１、Ｎ１２のドレインに接続される。トランジスタＮ１１、Ｎ１２のゲートには共に基準電圧信号ＶＲＥＦが接続される。トランジスタＮ１１、Ｎ１２のソースは、それぞれ、ＮＭＯＳの低耐圧トランジスタである第９、第１０のトランジスタＮ９、Ｎ１０のドレインに接続される。トランジスタＮ９のゲートには、反転入力論理信号ＩＮＢが接続され、トランジスタＮ１０のゲートには、入力論理信号ＩＮが接続される。また、トランジスタＮ９、Ｎ１０のソースは接地ＧＮＤに接続される。
【００４２】
上記構成により、第２制御電圧生成回路２０は、基本的には、ＶＤＤ１系の入力論理信号ＩＮをＶＤＤ２系の論理信号にレベルシフトするレベルシフタとして機能する。ただし、第２制御電圧生成回路２０が出力する第２制御電圧信号ＶＣＴ２は、ソースが第２の電源ＶＤＤ２に接続されたＰＭＯＳトランジスタＰ１のゲートに接続されるので、電源電圧ＶＤＤ２が高電圧である場合には、第２制御電圧信号ＶＣＴ２のロウレベルの電圧値は第１の電源ＶＤＤ１の電圧値以下に低下しないように制御される。
【００４３】
第２制御電圧信号ＶＣＴ２のロウレベルの電圧値が第１の電源ＶＤＤ１の電圧値以下に低下すると、低耐圧のＰＭＯＳトランジスタＰ１のゲートソース間に過大な電圧が印加され、ＰＭＯＳトランジスタＰ１は破壊される恐れが生じる。また、第２の電源ＶＤＤ２の電圧値が第１の電源ＶＤＤ１相当の低い電圧である場合には、第２制御電圧信号ＶＣＴ２のロウレベルの電圧値はグランドレベルＧＮＤまで下がらないとＰＭＯＳトランジスタＰ１を充分高速に導通させることができない。このため、トランジスタＰ７、Ｐ８のゲートに第１制御電圧信号ＶＣＴ１を印加することにより、第２制御電圧信号ＶＣＴ２のロウレベルの電位を制御している。
【００４４】
また、トランジスタＰ７、Ｐ８とＮ１１、Ｎ１２により第２制御電圧生成回路２０自身を構成する直列に接続された低耐圧トランジスタ群（Ｐ５、Ｐ７、Ｎ１１、Ｎ９と、Ｐ６、Ｐ８、Ｐ９、Ｎ１０）に過大な電圧が印加されることを防いでいる。
【００４５】
次に、実施例１の出力バッファ回路の動作についてシミュレーションで確認した結果について説明する。図３は、第１制御電圧生成回路の入出力電圧特性のシミュレーション結果を示すグラフである。図３において、横軸にＶＤＤ２の電圧値、縦軸に第１制御電圧信号ＶＣＴ１の電圧値を示す。なお、ＶＤＤ１、ＶＲＥＦの電圧値は、１．８Ｖで固定である。図３には、参考のため、第１制御電圧信号ＶＣＴ１の電圧値の他、ＶＤＤ２の電圧値、ＶＲＥＦの電圧値もプロットしている。第１制御電圧信号ＶＣＴ１は、第２の電源ＶＤＤ２の電圧値が１．８Ｖ以下（ＶＤＤ１の電圧値以下）のとき、０Ｖであり、第２の電源ＶＤＤ２の電圧値が１．８Ｖ（ＶＤＤ１の電圧値）を超えると第１の電源の電圧値１．８Ｖを出力している。
【００４６】
次に、図４は、実施例１の出力バッファ回路１００を第２の電源ＶＤＤ２の電圧値３．３Ｖと１．８Ｖで実際に動作させてみたときのシミュレーション波形図である。横軸は時刻を示す。図４では、第１の電源ＶＤＤ１、基準電圧信号ＶＲＥＦの電圧値は、１．８Ｖで固定である。図４の上段には、入力論理信号ＩＮと、出力端子ＯＵＴの電圧レベルと、第２の電源ＶＤＤ２の電圧レベルをプロットしている。入力論理信号ＩＮとして、０ｎｓから、ハイレベル（１．８Ｖ）５ｎｓ、ロウレベル（０Ｖ）５ｎｓを繰り返す方形波を入力している。第２の電源ＶＤＤ２の電圧値は、約１８ｎｓまで３．３Ｖであり、その後、約１９ｎｓ以降は、１．８Ｖである。出力端子ＯＵＴから出力される信号は、入力論理信号ＩＮと同相であり、第２の電源ＶＤＤ２の電圧値が３．３Ｖのときはハイレベル３．３Ｖを出力し、第２の電源ＶＤＤ２の電圧値が１．８Ｖのときはハイレベル１．８Ｖを出力している。また、ロウレベルは第２の電源ＶＤＤ２の電圧値によらず、０Ｖを出力している。
【００４７】
次に、図４の下段には、反転入力信号ＩＮＢと、第１制御電圧信号ＶＣＴ１と第２制御電圧信号ＶＣＴ２をプロットしている。反転入力信号ＩＮＢは、第２の電源電圧ＶＤＤ２の電圧値によらず、ロウレベルが０Ｖ、ハイレベルが１．８Ｖで入力論理信号ＩＮと位相が反転した方形波が得られている。第１制御電圧信号ＶＣＴ１は、第２の電源ＶＤＤ２の電圧値が１．８Ｖを超えているときは、１．８Ｖを出力し（０ｎｓ〜約１９ｎｓまで）、ＶＤＤ２の電圧値が１．８Ｖに低下した後は、０Ｖを出力している（１９ｎｓ以降）。
【００４８】
また、第２制御電圧信号ＶＣＴ２は、基本的に、反転入力論理信号ＩＮＢと同相（入力論理信号ＩＮと逆相）の論理信号を出力するが、電源電圧ＶＤＤ２の電圧値が３．３Ｖの（１．８Ｖを超えている）場合と、１．８Ｖ（または１．８Ｖ以下）の場合で動作が違っている。電源電圧ＶＤＤ２の電圧値が３．３Ｖのときは、反転入力論理信号ＩＮＢと同相でハイレベルが３．３Ｖ（ＶＤＤ２と同電位）、ロウレベルが約２Ｖ（ＶＤＤ１と略同一）の制御電圧信号を出力する。なお、ロウレベルがＶＤＤ１と完全に同一の電圧にならないのは、図２を参照すれば理解できる通り、ＰＭＯＳトランジスタであるトランジスタＰ８のソース電位（ＶＣＴ２）は、トランジスタＰ８のゲート電位（ＶＣＴ１）にトランジスタＰ８のしきい値を加算した電圧より低い電圧には下がらないからである。
【００４９】
第２の電源ＶＤＤ２の電圧値が１．８Ｖのとき、第２制御電圧信号ＶＣＴ２は、反転入力論理信号ＩＮＢと同相でハイレベルが１．８Ｖ（ＶＤＤ２と同電位）、ロウレベルが約０．３Ｖ（ＧＮＤと略同一）の制御電圧信号を出力する。
【００５０】
なお、上記の実施例は、第１の電源ＶＤＤ１、第２の電源ＶＤＤ２がいずれも接地ＧＮＤに対して正の電圧を出力する電源の場合であったが、第１の電源、第２の電源がいずれも接地ＧＮＤに対して負の電圧を出力する電源の場合は、トランジスタの導電型のＰＭＯＳとＮＭＯＳをすべて入れ替えれば、そのまま適用することができる。すなわち、第２の電源の電圧値の絶対値が一定の電圧値より高い場合にも低耐圧トランジスタのみを用いて高振幅の出力振幅が得られる。また、第２の電源の電圧値の絶対値が一定の電圧値より低い場合にも高電圧の場合と同一の回路を用いて高速に出力を駆動することができる。
【００５１】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５２】
１０：第１制御電圧生成回路
１１：分圧回路
１２：ソースフォロア回路
１３、１４、３０：インバータ回路
２０：第２制御電圧生成回路
１００：出力バッファ回路
ＩＮ：論理信号入力端子、入力論理信号（ＶＤＤ１系）
ＯＵＴ：出力端子（ＶＤＤ２系）
Ｐ１〜Ｐ２、Ｐ５〜Ｐ８：ＰＭＯＳトランジスタ
Ｎ３〜Ｎ４、Ｎ９〜Ｎ１２、Ｎ１５：ＮＭＯＳトランジスタ
Ｎ１３、Ｎ１４：ＮＭＯＳデプレッショントランジスタ
ＶＤＤ１：第１の電源
ＶＤＤ２：第２の電源
ＧＮＤ：接地
Ｒ１〜Ｒ３：抵抗
ＩＮＢ：反転入力論理信号（ＶＤＤ１系）
ＶＣＴ１：第１制御電圧信号
ＶＣＴ２：第２制御電圧信号
ＶＲＥＦ：基準電圧信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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