(57)【特許請求の範囲】
【請求項１】
遅延素子を含み、定期的に信号遷移の挿入されたデータ入力をトリガとしてクロックを抽出する分周器と、
上記分周器で抽出されたクロックに同期して入力データ信号をラッチするラッチと
を有し、
上記分周器は、
クロック入力端への入力信号に同期してデータ入力端からデータを入力し、データ出力端から保持したデータを抽出クロックとして出力するフリップフロップと、
上記フリップフロップのデータ出力端に対して接続される１つの遅延素子またはデータ出力端に対して縦続接続される複数の遅延素子と、を含み、
上記フリップフロップのデータ入力端には、上記遅延素子で遅延された抽出クロックの反転信号が供給される
ＣＤＲ回路。
【請求項２】
上記遅延素子はそれぞれ、
入力クロックを遅延させた抽出クロックを出力し、
上記フリップフロップのデータ入力端には、上記１つの遅延素子の出力抽出クロックまたは複数の遅延素子のうちのいずれかの遅延素子の出力抽出クロックの反転信号が供給される
請求項１記載のＣＤＲ回路。
【請求項３】
上記フリップフロップは、
入力データ信号遷移の立ち上がりと立下りに同期する両エッジトリガ型である
請求項２記載のＣＤＲ回路。
【請求項４】
上記フリップフロップは、
データ入力端と反転データ入力端、およびデータ出力端と反転データ出力端を有する差動型両エッジトリガ型であり、上記データ出力端から抽出クロックを出力し、上記反転データ出力端から抽出反転クロックを出力し、
上記各遅延素子は、
抽出クロックを入力する正側入力端と、抽出反転クロックを入力する反転入力端と、抽出クロックを出力する正側出力端と、抽出反転クロックを出力する反転出力端と、を含み、
上記フリップフロップのデータ入力端には、上記１つの遅延素子の出力抽出反転クロックまたは複数の遅延素子のうちのいずれかの遅延素子の出力抽出反転クロックが供給され、
上記フリップフロップの反転データ入力端には、上記１つの遅延素子の出力抽出クロックまたは複数の遅延素子のうちのいずれかの遅延素子の出力抽出クロックが供給される
請求項３記載のＣＤＲ回路。
【請求項５】
分周器の内部の遅延素子の遅延量を、抽出したクロックおよび遅延素子によって遅延した抽出クロックの位相差を比較してフィードバック制御を行う位相比較器を含む
請求項１から４のいずれか一に記載のＣＤＲ回路。
【請求項６】
上記フリップフロップの出力クロック、および上記１または複数の遅延素子から出力されたクロックに同期して入力データ信号をラッチする複数のラッチを含む
請求項１から５のいずれか一に記載のＣＤＲ回路。
【請求項７】
データ線を伝播された定期的に信号遷移の挿入されたシリアルデータ信号を受信し、受信したシリアルデータ信号に応じてクロックおよびデータをリカバリするＣＤＲ回路を有し、
上記ＣＤＲ回路は、
遅延素子を含む、定期的に信号遷移の挿入されたデータ入力をトリガとしてクロックを抽出する分周器と、
上記分周器で抽出されたクロックに同期して入力データ信号をラッチするラッチと、を含み、
上記分周器は、
クロック入力端への入力信号に同期してデータ入力端からデータを入力し、データ出力端から保持したデータを抽出クロックとして出力するフリップフロップと、
上記フリップフロップのデータ出力端に対して接続される１つの遅延素子またはデータ出力端に対して縦続接続される複数の遅延素子と、を含み、
上記フリップフロップのデータ入力端には、上記遅延素子で遅延された抽出クロックの反転信号が供給される
受信装置。
【請求項８】
上記遅延素子はそれぞれ、
入力クロックを遅延させた抽出クロックを出力し、
上記フリップフロップのデータ入力端には、上記１つの遅延素子の出力抽出クロックまたは複数の遅延素子のうちのいずれかの遅延素子の出力抽出クロックの反転信号が供給される
請求項７記載の受信装置。
【請求項９】
上記フリップフロップは、
入力データ信号遷移の立ち上がりと立下りに同期する両エッジトリガ型である
請求項８記載の受信装置。
【請求項１０】
上記フリップフロップは、
データ入力端と反転データ入力端、およびデータ出力端と反転データ出力端を有する差動型両エッジトリガ型であり、上記データ出力端から抽出クロックを出力し、上記反転データ出力端から抽出反転クロックを出力し、
上記各遅延素子は、
抽出クロックを入力する正側入力端と、抽出反転クロックを入力する反転入力端と、抽出クロックを出力する正側出力端と、抽出反転クロックを出力する反転出力端と、を含み、
上記フリップフロップのデータ入力端には、上記１つの遅延素子の出力抽出反転クロックまたは複数の遅延素子のうちのいずれかの遅延素子の出力抽出反転クロックが供給され、
上記フリップフロップの反転データ入力端には、上記１つの遅延素子の出力抽出クロックまたは複数の遅延素子のうちのいずれかの遅延素子の出力抽出クロックが供給される
請求項９記載の受信装置。
【請求項１１】
分周器の内部の遅延素子の遅延量を、抽出したクロックおよび遅延素子によって遅延した抽出クロックの位相差を比較してフィードバック制御を行う位相比較器を含む
請求項７から１０のいずれか一に記載の受信装置。
【請求項１２】
上記フリップフロップの出力クロック、および上記１または複数の遅延素子から出力されたクロックに同期して入力データ信号をラッチする複数のラッチを含む
請求項７から１１のいずれか一に記載の受信装置。
【請求項１３】
定期的に信号遷移の挿入されたシリアルデータ信号をデータ線に送信する送信装置と、
上記データ線を伝播された定期的に信号遷移の挿入されたシリアルデータ信号を受信する受信装置と、を有し、
上記受信装置は、
受信したシリアルデータ信号に応じてクロックおよびデータをリカバリするＣＤＲ回路を有し、
上記ＣＤＲ回路は、
遅延素子を含む、定期的に信号遷移の挿入されたデータ入力をトリガとしてクロックを抽出する分周器と、
上記分周器で抽出されたクロックに同期して入力データ信号をラッチするラッチと、を含み、
上記分周器は、
クロック入力端への入力信号に同期してデータ入力端からデータを入力し、データ出力端から保持したデータを抽出クロックとして出力するフリップフロップと、
上記フリップフロップのデータ出力端に対して接続される１つの遅延素子またはデータ出力端に対して縦続接続される複数の遅延素子と、を含み、
上記遅延素子はそれぞれ、
入力クロックを遅延させた抽出クロックを出力し、
上記フリップフロップのデータ入力端には、上記１つの遅延素子の出力抽出クロックまたは複数の遅延素子のうちのいずれかの遅延素子の出力抽出クロックの反転信号が供給される
通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえばデジタル信号を受信するシリアル通信に適用されるＣＤＲ回路、受信装置、および通信システムに関するものである。
【背景技術】
【０００２】
一般的に、シリアルデータ通信では、図１に示すように、送信機１から受信機２に、データ線３とクロック線４によりデータＤＴとクロックＣＬＫを並列に伝送する方式がとられてきた。
受信機２にはデータＤＴとクロックＣＬＫがあるタイミングで入力され、受信機２は入力クロックの遷移のタイミングで入力データをラッチする。
この場合、受信機２の回路構成は簡素になる反面、データＤＴとクロックＣＬＫの配線遅延に差があると入力データをラッチするタイミングがずれるため、高速なデータ通信に使用することは難しい。
【０００３】
そこで、高速シリアルデータ通信には、クロックエンベデッド方式と呼ばれる方式が一般に使われている。
図２は、クロックエンベデッド伝送方式を説明するための図である。
【０００４】
クロックエンベデッド伝送方式は、送信機１Ａから受信機２Ａにデータ信号のみを伝送する方式で、クロック信号を伝送しないため、上述したデータとクロック配線間の遅延差問題が発生しない。
受信機２Ａ内にはＣＤＲ回路（クロック・データ・リカバリ回路）という回路が搭載されている。このＣＤＲ回路はデータ信号の遷移の周期性を利用してデータ列信号からクロック信号を再生する回路であり、受信機２Ａはこの再生されたクロックを使って入力信号のラッチを行う。
【０００５】
ＣＤＲ回路はクロックを再生する際にデータの遷移点を基準にしてクロック信号の周波数を調整するため、ある一定頻度以上のデータの遷移率が必要になる。データの遷移があまりにも少ないと、クロックを抽出する情報が無いため、安定したクロック抽出ができない。
そこで、ＣＤＲ回路を使うクロックエンベデッド方式のシリアル信号伝送では、何らかの方式を用いてデータ内のビット遷移率が小さくなりすぎないように保証する。
【０００６】
図３は、基準遷移を用いたクロックエンベデッド伝送方式であって、ビット遷移率を保つための方式の１方式を示す図である。
この方式は、特許文献１に開示されている技術に採用されている。
この方式では、信号データの一定ビット数ごとに立ち上がり遷移を挿入して、クロック遷移が一定間隔以内で必ず受信機に入力されるようにしている。
【０００７】
また、立ち上がりエッジの代わりに、立下りエッジを一定周期おきに挿入するという方式も同様の効果がある。
さらに、基準遷移の前のビットの値に応じて立下りもしくは立ち上がりエッジを挿入するという方式も存在する。マンチェスタ符号化（特許文献２参照）はこの方式の一種である。
【０００８】
図４は、マンチェスタ符号化を用いた伝送信号の例を示す図である。
図４の例では、２ビットに１回必ずビット遷移が発生することがわかる。マンチェスタ符号の受信機ではこの遷移を利用することによって受信機のＣＤＲ回路の構成を単純化している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第２８６３７６３号
【特許文献２】ＵＳＰ４１００５４１
【特許文献３】特開２００９−２３２４６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＣＤＲ回路の具体的な構成例について説明する。
図５は、図３の基準遷移を用いてデータ信号のクロック再生を行うＣＤＲ回路の構成例を示す図である。
図６は、図５のＣＤＲ回路の動作概要を示すタイミングチャートである。
ここでは、例として基準遷移周期は４ビットとしている。
【００１１】
図５のＣＤＲ回路１０は、位相比較器１１、セレクタ１２、電圧制御発振器（ＶＣＯ）１３、分周器１４、およびＤ型フリップフロップ（ＤＦＦ）１５を有する。
【００１２】
ＣＤＲ回路１０において、ＶＣＯ１３は入力データ速度をｆｂｐｓとすると、周波数ｆＨｚで発振して、抽出クロックＥＣＫを発生させている。
位相比較器１１は抽出クロックＥＣＫと入力データＩＤの位相を比較してその結果を出力しており、セレクタ１２がＯＮになったときのみその結果をＶＣＯ１３の周波数制御信号を更新する。
セレクタ１２は、分周器１４で抽出クロックＥＣＫを４分周して作った分周クロックＤＥＣＫによって制御されており、入力データの基準遷移と抽出クロックＥＣＫの比較結果だけを取り出す構成になっている。
【００１３】
全体として、このＣＤＲ回路１０は、入力データＩＤの基準遷移に対してロックするＰＬＬ（フェーズ・ロック・ループ）回路として動作する。
ＰＬＬ回路は位相比較器１１の出力を使ってＶＣＯ１３の動作周波数を変化させることにより動作するため、入力データの周波数が変化した場合に、ＶＣＯ１３の発振周波数がゆらぎに追随するまでの時間に必ずある遅延が発生する。
よって、図５のＣＤＲ回路１０は、入力データ信号に高速なジッタ（データ周波数のゆらぎ）が加わった際には、抽出クロックの変化がジッタに追随できず、信号エラーを起こしやすいという欠点がある。
【００１４】
図７は、特許文献３に開示された基準遷移を用いてデータ信号のクロック再生を行うＣＤＲ回路の構成例を示す図である。
図８は、図７のＣＤＲ回路の動作概要を示すタイミングチャートである。
【００１５】
図７のＣＤＲ回路２０は、遷移検出器２１、基準遷移取出し回路２２、クロック生成回路２３、マスク信号生成器２４、位相比較器２５、遅延素子２６−１〜２６−４、およびＤＦＦ２７−１〜２７−４を有する。
ここでは、入力データ速度をｆｂｐｓとする。
【００１６】
遷移検出器２１は入力データＩＤからデータ遷移に対応する最大周波数ｆＨｚの遷移パルスＳＰＬＳを生成する。
基準遷移取出し回路２２は，遷移パルスＳＰＬＳから基準遷移に対応する遷移パルスのみを取り出す。
クロック生成回路２３は，基準遷移パルスＲＳＰＬＳに対応するｆ／４Ｈｚの抽出クロックＥＣＫ１を生成し、その信号を１／ｆｓｅｃの遅延素子２６−１〜２６−４を使って遅らせて抽出クロックＥＣＫ２〜ＥＣＫ５を作成する。
基準遷移パルスＲＳＰＬＳを抽出するためのタイミング信号は抽出クロックＥＣＫ１〜ＥＣＫ５のいずれかを使ってマスク信号発生器２４によって生成する。
遅延素子２６−１〜２６−４の遅延量は抽出クロックＥＣＫ１と抽出クロックＥＣＫ５の位相を位相比較器２５で比較し、これらをそろえるようにフィードバック制御される。
【００１７】
回路全体としては、基準遷移を使って遅延を制御するＤＬＬ回路として動作する。入力データ信号にジッタが印加された場合に位相が追随するまでの最大遅延量が４／ｆｓｅｃしかないため、先のＰＬＬ型のものより強いジッタ耐力を持つ。
しかしながら、この回路構成ではマスク信号生成器２４、基準遷移取出し回路２２、クロック生成回路２３の遅延が動作速度上限を制限しており、高速に動作させることが難しいという問題点を持つ。
【００１８】
本発明は、簡易な回路構成で、高速かつジッタ入力に強く、信号エラーの発生を抑止することが可能なＣＤＲ回路、受信装置、および通信システムを提供することにある。
【課題を解決するための手段】
【００１９】
本発明の第１の観点のＣＤＲ回路は、遅延素子を含み、定期的に信号遷移の挿入されたデータ入力をトリガとしてクロックを抽出する分周器と、上記分周器で抽出されたクロックに同期して入力データ信号をラッチするラッチとを有し、上記分周器は、クロック入力端への入力信号に同期してデータ入力端からデータを入力し、データ出力端から保持したデータを抽出クロックとして出力するフリップフロップと、上記フリップフロップのデータ出力端に対して接続される１つの遅延素子またはデータ出力端に対して縦続接続される複数の遅延素子と、を含み、上記フリップフロップのデータ入力端には、上記遅延素子で遅延された抽出クロックの反転信号が供給される。
【００２０】
本発明の第２の観点の受信装置は、データ線を伝播された定期的に信号遷移の挿入されたシリアルデータ信号を受信し、受信したシリアルデータ信号に応じてクロックおよびデータをリカバリするＣＤＲ回路を有し、上記ＣＤＲ回路は、遅延素子を含む、定期的に信号遷移の挿入されたデータ入力をトリガとしてクロックを抽出する分周器と、上記分周器で抽出されたクロックに同期して入力データ信号をラッチするラッチと、を含み、上記分周器は、クロック入力端への入力信号に同期してデータ入力端からデータを入力し、データ出力端から保持したデータを抽出クロックとして出力するフリップフロップと、上記フリップフロップのデータ出力端に対して接続される１つの遅延素子またはデータ出力端に対して縦続接続される複数の遅延素子と、を含み、上記フリップフロップのデータ入力端には、上記遅延素子で遅延された抽出クロックの反転信号が供給される。
【００２１】
本発明の第３の観点の通信システムは、定期的に信号遷移の挿入されたシリアルデータ信号をデータ線に送信する送信装置と、上記データ線を伝播された定期的に信号遷移の挿入されたシリアルデータ信号を受信する受信装置と、を有し、上記受信装置は、受信したシリアルデータ信号に応じてクロックおよびデータをリカバリするＣＤＲ回路を有し、上記ＣＤＲ回路は、遅延素子を含む、定期的に信号遷移の挿入されたデータ入力をトリガとしてクロックを抽出する分周器と、上記分周器で抽出されたクロックに同期して入力データ信号をラッチするラッチと、を含み、上記分周器は、クロック入力端への入力信号に同期してデータ入力端からデータを入力し、データ出力端から保持したデータを抽出クロックとして出力するフリップフロップと、上記フリップフロップのデータ出力端に対して接続される１つの遅延素子またはデータ出力端に対して縦続接続される複数の遅延素子と、を含み、上記遅延素子はそれぞれ、入力クロックを遅延させた抽出クロックを出力し、上記フリップフロップのデータ入力端には、上記１つの遅延素子の出力抽出クロックまたは複数の遅延素子のうちのいずれかの遅延素子の出力抽出クロックの反転信号が供給される。
【発明の効果】
【００２２】
本発明によれば、簡易な回路構成で、高速かつジッタ入力に強く、信号エラーの発生を抑止することができる。
【図面の簡単な説明】
【００２３】
【図１】一般的なシリアルデータ通信方式を説明するための図である。
【図２】クロックエンベデッド伝送方式を説明するための図である。
【図３】基準遷移を用いたクロックエンベデッド伝送方式であって、ビット遷移率を保つための方式の１方式を示す図である。
【図４】マンチェスタ符号化を用いた伝送信号の例を示す図である。
【図５】図３の基準遷移を用いてデータ信号のクロック再生を行うＣＤＲ回路の構成例を示す図である。
【図６】図５のＣＤＲ回路の動作概要を示すタイミングチャートである。
【図７】特許文献３に開示された基準遷移を用いてデータ信号のクロック再生を行うＣＤＲ回路の構成例を示す図である。
【図８】図７のＣＤＲ回路の動作概要を示すタイミングチャートである。
【図９】本発明の実施形態に係る通信システムの基本的な構成を示す図である。
【図１０】本発明の第１の実施形態に係る受信装置おけるＣＤＲ回路の構成を示す図である。
【図１１】図１０のＣＤＲ回路の動作概要を示すタイミングチャートである。
【図１２】本発明の第２の実施形態に係る受信装置おけるＣＤＲ回路の構成を示す図である。
【図１３】図１２のＣＤＲ回路の動作概要を示すタイミングチャートである。
【図１４】本発明の第３の実施形態に係る受信装置おけるＣＤＲ回路の構成を示す図である。
【図１５】図１４のＣＤＲ回路の動作概要を示すタイミングチャートである。
【発明を実施するための形態】
【００２４】
以下に、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（ＣＤＲ回路の第１の構成例）
２．第２の実施形態（ＣＤＲ回路の第２の構成例）
３．第３の実施形態（ＣＤＲ回路の第３の構成例）
【００２５】
図９は、本発明の実施形態に係る通信システムの基本的な構成を示す図である。
【００２６】
本通信システム１００は、送信装置２００と、受信装置３００、送信装置２００と受信装置３００間に接続されたデータ線４００を含んで構成されている。
【００２７】
送信装置２００は、複数の位相同期したシリアルデータ信号ＳＤＴを受信装置３００にデータ線４００を通して受信装置３００に送信する。
【００２８】
受信装置３００は、データ線４００を伝播したシリアルデータ信号ＳＤＴを受信するシリアル通信の受信機として機能する。
受信装置３００は、ＣＤＲ（クロック・データ・リカバリ回路）３１０が搭載されている。
ＣＤＲ回路３１０は、定期的に信号遷移の挿入されたデータ入力をトリガとして、内部に遅延素子をもった分周器によってクロックを抽出し、そのクロックを用いて信号のデータ信号のラッチを行う。
ＣＤＲ回路３１０は、分周器の内部の遅延素子の遅延量を、抽出したクロックおよび遅延素子によって遅延した抽出クロックの位相差を比較してフィードバック制御を行う。
【００２９】
以下、本実施形態の特徴的な構成を有する受信装置３００におけるＣＤＲ回路の構成および機能について具体的に説明する。
ここでは例として基準データ遷移間隔を４ビットにとって説明する。
【００３０】
＜第１の実施形態＞
図１０は、本発明の第１の実施形態に係る受信装置おけるＣＤＲ回路の構成を示す図である。
【００３１】
図１０のＣＤＲ回路３１０は、分周用のＤＦＦ（Ｄ型フリップフロップ）３１１、遅延素子３１２−１〜３１２−４、インバータ３１３−１，３１３−２、位相比較器３１４、データラッチ用のＤＦＦ３１５−１〜３１５−８を含んで構成される。
ＤＦＦ３１１および遅延素子３１２−１〜３１２−４により分周器３２０が形成されている。
【００３２】
ＤＦＦ３１１のクロック入力端Ｃが受信した入力信号であるシリアルデータ信号ＳＤＴの供給ラインに接続され、データ入力端Ｄがインバータ３１３−１の出力に接続されている。ＤＦＦ３１１のデータ出力端Ｑが遅延素子３１２−１の入力端、位相比較器３１４の一方の入力端、ＤＦＦ３１５−１のクロック入力端Ｃ、およびＤＦＦ３１５−２の反転クロック入力端ＸＣに接続されている。
ＤＦＦ３１１は、データ出力端Ｑから第１抽出クロックＥＣＫ１１を出力する。
【００３３】
遅延素子３１２−１の出力端は、遅延素子３１２−２の入力端、ＤＦＦ３１５−３のクロック入力端Ｃ、およびＤＦＦ３１５−４の反転クロック入力端ＸＣに接続されている。
遅延素子３１２−１は、ＤＦＦ３１１による第１抽出クロックＥＣＫ１１を遅延させた第２抽出クロックＥＣＫ１２を出力する。
【００３４】
遅延素子３１２−２の出力端は、遅延素子３１２−３の入力端、ＤＦＦ３１５−５のクロック入力端Ｃ、およびＤＦＦ３１５−６の反転クロック入力端ＸＣに接続されている。
遅延素子３１２−２は、遅延素子３１２−１による第２抽出クロックＥＣＫ１２を遅延させた第３抽出クロックＥＣＫ１３を出力する。
【００３５】
遅延素子３１２−３の出力端は、遅延素子３１２−４の入力端、インバータ３１３−１の入力端、ＤＦＦ３１５−７のクロック入力端Ｃ、およびＤＦＦ３１５−８の反転クロック入力端ＸＣに接続されている。
遅延素子３１２−３は、遅延素子３１２−２による第３抽出クロックＥＣＫ１３を遅延させた第４抽出クロックＥＣＫ１４を出力する。
【００３６】
遅延素子３１２−４の出力端は、インバータ３１３−２の入力端に接続されている。
遅延素子３１２−４は、遅延素子３１２−３による第４抽出クロックＥＣＫ１４を遅延させた第５抽出クロックＥＣＫ１５を出力する。
【００３７】
インバータ３１３−２の出力が、位相比較器３１４の他方の入力に接続されている。
位相比較器３１４の出力は、縦続接続された遅延素子３１２−１〜３１２−４の遅延量を調整するための制御端子に接続されている。
位相比較器３１４は、第５抽出クロックＥＣＫ１５の反転信号と第１抽出クロックＥＣＫ１１の位相をそろえるように、遅延素子３１２−１〜３１２−４の遅延量をフィードバック制御する。
【００３８】
また、データラッチ用のＤＦＦ３１５−１〜３１５−８のデータ入力端Ｄは、入力信号であるシリアルデータ信号ＳＤＴの供給ラインに接続されている。
【００３９】
次に、上記構成を有するＣＤＲ回路３１０の動作を説明する。
図１１（Ａ）〜（Ｆ）は、図１０のＣＤＲ回路の動作概要を示すタイミングチャートである。
図１１（Ａ）は入力シリアルデータＳＤＴを、図１１（Ｂ）は第１抽出クロックＥＣＫ１１を、図１１（Ｃ）は第２抽出クロックＥＣＫ１２を、図１１（Ｄ）は第３抽出クロックＥＣＫ１３をそれぞれ示している。図１１（Ｅ）は第４抽出クロックＥＣＫ１４を、図１１（Ｆ）は第５抽出クロックＥＣＫ１５をそれぞれ示している。
ここでは、入力データ信号速度を１／ｆとする。
【００４０】
データ信号ＳＤＴはＤＦＦ３１１のクロック入力端Ｃに供給されている。ＤＦＦ３１１はデータ信号ＳＤＴの立ち上がり遷移時に第４抽出クロックＥＣＫ１４の反転信号をラッチして第１抽出クロックＥＣＫ１１として出力する。
抽出クロックＥＣＫ１１から１／ｆｓｅｃの遅延素子３１２−１〜３１２−４によって第５抽出クロックＥＣＫ１５が生成される。
ここで、遅延素子３１２−１〜３１２−４は、第５抽出クロックＥＣＫ１５の反転信号と第１抽出クロックＥＣＫの位相をそろえるように、位相比較器３１４からフィードバック制御されている。
【００４１】
全体として、ＤＦＦ３１１と遅延素子３１２−１〜３１２−３は入力データ信号ＳＤＴの１／２分周器の形となっているが、ＤＦＦ３１１の入力が出力より遅延素子３１２−１〜３１２−３によって３／４ビット分遅れている。このため、ＤＦＦ３１１の出力が反転したのち３／４ビット分の時間はデータ入力が無視されることになる。
結果として、図１１（Ａ）〜（Ｆ）に示すように、基準遷移に同期した１／２周波数のクロックＥＣＫ１１〜ＥＣＫ１５が抽出される。
【００４２】
そして、抽出クロックＥＣＫ１１〜ＥＣＫ１４を使って、ＤＦＦ３１５−１〜３１５−８において、立ち上がりと立下りの両方で入力データをラッチすることによって、入力データ信号ＳＤＴをラッチすると同時に１／８デシリアライズすることができる。
【００４３】
図１０のＣＤＲ回路３１０を用いた場合、図７のＣＤＲ回路と同様に入力データ信号にジッタが印加された場合に位相が追随するまでの最大遅延量が４／ｆｓｅｃしかないため、図７の回路とほぼ同等の強いジッタ耐力を持つ。
さらに、ＣＤＲ回路３１０の内部での動作周波数が最大で１／８ｆＨｚの信号であり、図７の回路のように、マスク信号生成回路、基準遷移取出し回路、クロック生成回路による遅延が発生しないため、高速な動作が可能である。
また、図７のＣＤＲ回路は、回路の起動時に基準遷移のみからなる初期化信号を入力する必要があるが、本実施形態によるＣＤＲ回路はそれ以外の信号によっても初期化することが可能である。
【００４４】
＜第２の実施形態＞
図１２は、本発明の第２の実施形態に係る受信装置おけるＣＤＲ回路の構成を示す図である。
図１３（Ａ）〜（Ｆ）は、図１２のＣＤＲ回路の動作概要を示すタイミングチャートである。
図１３（Ａ）は入力シリアルデータＳＤＴを、図１３（Ｂ）は第１抽出クロックＥＣＫ１１を、図１３（Ｃ）は第２抽出クロックＥＣＫ１２を、図１３（Ｄ）は第３抽出クロックＥＣＫ１３をそれぞれ示している。図１３（Ｅ）は第４抽出クロックＥＣＫ１４を、図１３（Ｆ）は第５抽出クロックＥＣＫ１５をそれぞれ示している。
【００４５】
本第２の実施形態に係るＣＤＲ回路３１０Ａが第１の実施形態に係るＣＤＲ回路３１０と異なる点は、次の通りである。
第１の実施形態に係るＣＤＲ回路３１０は、データ信号ＳＤＴの立ち上がり遷移時の同期したクロックを抽出している。
本第２の実施形態に係るＣＤＲ回路３１０Ａは、基準遷移に立ち上がり、立下りの両方を使用した信号に対する回路として構成されている。
【００４６】
具体的には、図１２のＣＤＲ回路３１０Ａは、分周用のＤＦＦ３１１Ａが正負２つのクロック入力端Ｃ，ＸＣを有する両エッジトリガＤＦＦにより形成されている。
その他の構成は図１０のＣＣＤＲ回路３１０と同様である。
【００４７】
このように、第２の実施形態のＣＤＲ回路３１０Ａは、第１抽出クロックＥＣＫ１１を生成するＤＦＦ３１１Ａに立ち上がりと立下りの両方で動作するＤＦＦを適用することによって、図１３（Ａ）に示すようなデータ信号からもクロック抽出が可能となる。
【００４８】
＜第３の実施形態＞
図１４は、本発明の第３の実施形態に係る受信装置おけるＣＤＲ回路の構成を示す図である。
【００４９】
本第３の実施形態に係るＣＤＲ回路３１０Ｂが第２の実施形態に係るＣＤＲ回路３１０Ａと異なる点は、差動構成としてことにある。
具体的には、ＤＦＦ３１１Ｂが差動型両エッジトリガＤＦＦにより形成され、縦続接続される遅延素子が差動型遅延素子３１２Ｂ−１〜３１２Ｂ−４により形成されている。
また、ラッチ用ＤＦＦ３１５Ｂ−１〜３１５Ｂ−８は、クロック入力は正側クロック入力端Ｃを有し、負側（反転側）のクロック入力は用いていない。
また、本第３の実施形態に係るＣＤＲ回路３１０Ｂは、第１および第２の実施形態に係るＣＤＲ回路３１０，３１０Ａで必要であったインバータが不要となっている。
【００５０】
ＤＦＦ３１１Ｂのクロック入力端Ｃおよびクロック反転入力端ＸＣが受信した入力信号であるシリアルデータ信号ＳＤＴの供給ラインに接続されている。
ＤＦＦ３１１Ｂのデータ入力端Ｄが遅延素子３１２Ｂ−３の反転データ出力端に接続され、反転データ入力端ＸＤが遅延素子３１２Ｂ−３の正側出力に接続されている。
ＤＦＦ３１１Ｂのデータ出力端Ｑが遅延素子３１２Ｂ−１の正側入力、位相比較器３１４の一方の入力端、ＤＦＦ３１５Ｂ−２のクロック入力端Ｃに接続されている。ＤＦＦ３１１Ｂの反転出力端ＸＱが遅延素子３１２Ｂ−２の反転データ入力端、ＤＦＦ３１５Ｂ−１のクロック入力端Ｃに接続されている。
ＤＦＦ３１１Ｂは、データ出力端Ｑから第１抽出クロックＥＣＫ１１を出力し、反転出力端ＸＱから第１抽出反転クロックＸＥＣＫ１１を出力する。
【００５１】
遅延素子３１２Ｂ−１の正側出力は、遅延素子３１２Ｂ−２の正側入力端ＤＦＦ３１５Ｂ−４のクロック入力端Ｃに接続され、反転出力が遅延素子３１２Ｂ−２の反転データ入力端、およびＤＦＦ３１５Ｂ−３のクロック入力端Ｃに接続されている。
遅延素子３１２Ｂ−１は、ＤＦＦ３１１Ｂによる第１抽出クロックＥＣＫ１１および第１抽出反転クロックＸＥＣＫ１１を遅延させた第２抽出クロックＥＣＫ１２および第２抽出反転クロックＸＥＣＫ１２を出力する。
【００５２】
遅延素子３１２Ｂ−２の正側出力は、遅延素子３１２Ｂ−３の正側入力端ＤＦＦ３１５Ｂ−６のクロック入力端Ｃに接続され、反転出力が遅延素子３１２Ｂ−３の反転データ入力端、およびＤＦＦ３１５Ｂ−５のクロック入力端Ｃに接続されている。
遅延素子３１２Ｂ−２は、遅延素子３１２Ｂ−１による第２抽出クロックＥＣＫ１２および第２抽出反転クロックＸＥＣＫ１２を遅延させた第３抽出クロックＥＣＫ１３および第３抽出反転クロックＸＥＣＫ１３を出力する。
【００５３】
遅延素子３１２Ｂ−３の正側出力は、遅延素子３１２Ｂ−４の正側入力端ＤＦＦ３１５Ｂ−８のクロック入力端Ｃ、およびＤＦＦ３１１Ｂの反転データ入力端ＸＤに接続されている。遅延素子３１２Ｂ−３の反転出力が遅延素子３１２Ｂ−４の反転データ入力端、およびＤＦＦ３１５Ｂ−７のクロック入力端Ｃ、およびＤＦＦ３１１Ｂのデータ入力端Ｄに接続されている。
遅延素子３１２Ｂ−３は、遅延素子３１２Ｂ−２による第３抽出クロックＥＣＫ１３および第３抽出反転クロックＸＥＣＫ１３を遅延させた第４抽出クロックＥＣＫ１４および第４抽出反転クロックＸＥＣＫ１４を出力する。
【００５４】
遅延素子３１２Ｂ−４の反転出力が位相比較器３１４の他方の入力に接続されている。
遅延素子３１２Ｂ−４は、遅延素子３１２Ｂ−３による第４抽出反転クロックＸＥＣＫ１４を遅延させた第５抽出反転クロックＸＥＣＫ１５を出力する。
【００５５】
位相比較器３１４の出力は、縦続接続された遅延素子３１２Ｂ−１〜３１２Ｂ−４の遅延量を調整するための制御端子に接続されている。
位相比較器３１４は、第５抽出反転クロックＸＥＣＫ１５の反転信号と第１抽出クロックＥＣＫ１１の位相をそろえるように、遅延素子３１２Ｂ−１〜３１２Ｂ−４の遅延量をフィードバック制御する。
【００５６】
また、データラッチ用のＤＦＦ３１５Ｂ−１〜３１５Ｂ−８のデータ入力端Ｄは、入力信号であるシリアルデータ信号ＳＤＴの供給ラインに接続されている。
【００５７】
次に、上記構成を有するＣＤＲ回路３１０Ｂの動作を説明する。
図１５（Ａ）〜（Ｋ）は、図１４のＣＤＲ回路の動作概要を示すタイミングチャートである。
図１５（Ａ）は入力シリアルデータＳＤＴを、図１５（Ｂ）は第１抽出クロックＥＣＫ１１を、図１５（Ｃ）は第１抽出反転クロックＸＥＣＫ１１をそれぞれ示している。
図１５（Ｄ）は第２抽出クロックＥＣＫ１２を、図１５（Ｅ）は第２抽出反転クロックＸＥＣＫ１２を、図１５（Ｆ）は第３抽出クロックＥＣＫ１３を、図１５（Ｇ）は第３抽出反転クロックＸＥＣＫ１３をそれぞれ示している。
図１５（Ｈ）は第４抽出クロックＥＣＫ１４を、図１５（Ｉ）は第４抽出反転クロックＸＥＣＫ１４を、図１５（Ｊ）は第５抽出クロックＥＣＫ１５を、図１５（Ｋ）は第５抽出反転クロックＸＥＣＫ１５をそれぞれ示している。
ここでは、入力データ信号速度を１／ｆとする。
【００５８】
データ信号ＳＤＴはＤＦＦ３１１Ｂのクロック入力端Ｃおよびクロック反転入力端ＸＣに供給されている。
ＤＦＦ３１１Ｂはデータ信号ＳＤＴの立ち上がりおよび立ち下がり遷移時に第４抽出反転クロックＸＥＣＫ１４および第４抽出クロックＥＣＫ１４をラッチして第１抽出クロックＥＣＫ１１および第１抽出反転クロックＸＥＣＫ１１として出力する。
第１抽出クロックＥＣＫ１１および第１抽出反転クロックＸＥＣＫ１１から１／ｆｓｅｃの遅延素子３１２Ｂ−１〜３１２Ｂ−４によって第５抽出反転クロックＸＥＣＫ１５が生成される。
ここで、遅延素子３１２Ｂ−１〜３１２Ｂ−４は、第５抽出反転クロックＸＥＣＫ１５と第１抽出クロックＥＣＫ１１の位相をそろえるように、位相比較器３１４からフィードバック制御されている。
【００５９】
全体として、ＤＦＦ３１１Ｂと遅延素子３１２Ｂ−１〜３１２Ｂ−３は入力データ信号ＳＤＴの１／２分周器の形となっているが、ＤＦＦ３１１Ｂの入力が出力より遅延素子３１２Ｂ−１〜３１２Ｂ−３によって３／４ビット分遅れている。このため、ＤＦＦ３１１Ｂの出力が反転したのち３／４ビット分の時間はデータ入力が無視されることになる。
結果として、図１５（Ａ）〜（Ｋ）に示すように、基準遷移に同期した１／２周波数のクロックＥＣＫ１１〜ＥＣＫ１５および反転クロックＸＥＣＫ１１〜ＸＥＣＫ１５が抽出される。
【００６０】
そして、抽出クロックＥＣＫ１１〜ＥＣＫ１４および抽出反転クロックＸＥＣＫ１１〜ＸＥＣＫ１４を使って、ＤＦＦ３１５Ｂ−１〜３１５Ｂ−８において入力データをラッチする。これにより、入力データ信号ＳＤＴをラッチすると同時に１／８デシリアライズすることができる。
【００６１】
本第３の実施形態によれば、図２のＣＤＲ回路３１０Ａでは必要なインバータ素子を無くすことが可能であり、さらに高速な動作が可能となる。
【００６２】
以上説明したように、本実施形態によれば、一定周期ごとにクロック信号を挿入する信号伝送方式の受信装置、特にＣＤＲ回路に特徴を有するものであり、図７の回路と同程度の入力ジッタに対する耐力を持ちつつ、高速なクロック抽出を可能とするものである。
すなわち、本実施形態によれば、簡易な回路構成で、高速かつジッタ入力に強く、信号エラーの発生を抑止することができる。
【００６３】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【００６４】
１００・・・通信システム、２００・・・送信装置、３００，３００Ａ、３００Ｂ・・・受信装置、３１０，３１０Ａ，３１０Ｂ・・・ＣＤＲ回路、３１１，３１１Ａ，３１１Ｂ・・・分周用ＤＦＦ（Ｄ型フリップフロップ）、３１２−１〜３１２−４，３１２Ｂ−１〜３１２Ｂ−４・・・遅延素子、３１４・・・位相比較器、３１５−１〜３１５−８，３１５Ｂ−１〜３１５Ｂ−８・・・ラッチ用ＤＦＦ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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