(57)【特許請求の範囲】
【請求項１】
誘電体層を含み、第１方向において互いに対向する第１の一対の面、前記第１方向に垂直な第２方向において互いに対向する第２の一対の面、並びに前記第１方向及び前記第２方向に垂直な第３方向において互いに対向する第３の一対の面を有するセラミック本体と、
前記セラミック本体の内部に容量部を形成する重なり領域を有し、前記重なり領域が前記第２の一対の面の一方に露出するように形成され、前記容量部から前記第２の一対の面の前記一方に露出するように延長形成された第１リード部を有する第１内部電極、及び前記第１内部電極と絶縁され、前記容量部から前記第２の一対の面の前記一方に露出するように延長形成された第２リード部を有する第２内部電極と、
前記第１リード部に連結され、前記セラミック本体の前記第３の一対の面の一方に延長形成される第１外部電極、及び前記第２リード部に連結され、前記セラミック本体の前記第３の一対の面の他方に延長形成される第２外部電極と、
前記セラミック本体の前記第２の一対の面の前記一方に形成される絶縁層と
を含み、
前記第３の一対の面の前記一方上に形成された第１外部電極、及び前記第３の一対の面の前記他方上に形成された第２外部電極の各々には不導体層がさらに形成され、
前記セラミック本体の前記第２の一対の面の前記一方から測定される前記第２の方向における長さは、前記絶縁層より前記第１外部電極及び前記第２外部電極の方が長い積層セラミック電子部品。
【請求項２】
前記不導体層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含有する、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１内部電極及び前記第２内部電極は、前記セラミック本体の実装面に対して垂直に配置される、請求項１または２に記載の積層セラミック電子部品。
【請求項４】
前記第１外部電極は、前記セラミック本体の前記第１の一対の面の一方、前記第１の一対の面の他方、及び前記第２の一対の面の他方のうち一つ以上に延長形成される、請求項１から３の何れか１項に記載の積層セラミック電子部品。
【請求項５】
前記第２外部電極は、前記セラミック本体の前記第１の一対の面の一方、前記第１の一対の面の他方、及び前記第２の一対の面の他方のうち一つ以上に延長形成される、請求項１から４の何れか１項に記載の積層セラミック電子部品。
【請求項６】
前記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含有する、請求項１から５の何れか１項に記載の積層セラミック電子部品。
【請求項７】
前記絶縁層は、互いに重なる前記第１内部電極及び前記第２内部電極の露出部を全て覆うように形成される、請求項１から６の何れか１項に記載の積層セラミック電子部品。
【請求項８】
請求項１から７の何れか１項に記載の積層セラミック電子部品と、
前記積層セラミック電子部品の外部電極と半田フィレット（Ｓｏｌｄｅｒ  ｆｉｌｌｅｔ）により連結される電極パッドと、
前記電極パッドが形成されるプリント回路基板と
を含み、
前記半田フィレットは前記プリント回路基板に隣接する前記不導体層の一端まで形成される、積層セラミック電子部品の実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧を印加する際に積層セラミック電子部品により発生するアコースティックノイズを低減することができる積層セラミック電子部品及び実装基板に関する。
【背景技術】
【０００２】
セラミック材料を用いる電子部品としては、キャパシタ、インダクタ、圧電素子、バリスター及びサーミスタなどが挙げられる。
【０００３】
このようなセラミック電子部品のうち積層セラミックキャパシタ（ＭＬＣＣ；Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）は、小型で、かつ、高容量が保障されて、実装が容易であるという利点を有する。
【０００４】
このような積層セラミックキャパシタは、コンピュータ、個人携帯用端末機（ＰＤＡ；Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）、または携帯電話などの多くの電子製品の回路基板に装着されて電気を充電または放電する重要な機能を果すチップ形態のコンデンサであり、使用される用途及び容量に応じて様々な大きさと積層形態を有する。
【０００５】
特に、近年、電子製品の小型化に伴いこのような電子製品に用いられる積層セラミックキャパシタに対しても超小型化及び超高容量化が要求されている。
【０００６】
従って、製品の超小型化のために誘電体層及び内部電極の厚さを薄くし、超高容量化のために内部電極が形成された誘電体層の積層数を増加した積層セラミックキャパシタが製造されている。
【０００７】
一方、外部電極が全て下面に位置する積層セラミックキャパシタが挙げられる。このような構造の積層セラミックキャパシタは実装密度及び容量に優れ、ＥＳＬが低いという利点を有するが、固着強度が低く、積層体の一面が反ることでクラック（ｃｒａｃｋ）が生じやすいという欠点がある。
【０００８】
上記の問題を解決するために、上記積層セラミックキャパシタをプリント回路基板に実装する際に半田フィレット（ｓｏｌｄｅｒ  ｆｉｌｌｅｔ）を充分に用いることによりこれを解決している。
【０００９】
このような場合、上記半田フィレット（ｓｏｌｄｅｒ  ｆｉｌｌｅｔ）をリフローする際にオーバーフローする現象により、不良が発生するか上記積層セラミックキャパシタの実装面積が増加する問題が生じ得る。
【００１０】
また、これにより、上記プリント回路基板に振動が伝達されてアコースティックノイズ（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）現象が増加する問題が生じ得る。
【００１１】
従って、積層セラミックキャパシタの実装面積を減少させると共にアコースティックノイズ（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）現象を低減させることができる研究が依然として必要である。
【００１２】
下記の特許文献１には、耐衝撃性を強化するために積層素体の主面より金属メッキ層の端部上にかけて導電性樹脂層を被着したセラミック電子部品について開示されている。また、特許文献２には、外部電極を形成するＰｄメッキ層とＡｕメッキ層の厚さを調節して溶接のオーバーフロー（ｏｖｅｒｆｌｏｗ）を防止するセラミック電子部品について開示されている。
【００１３】
しかし、これらの特許文献は、本発明の請求項及び本発明の実施形態が提案する不導体層を用いて溶接のオーバーフローを防止する内容などを開示または予想していない。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】日本特許公開公報第２００５−２４３９４４号
【特許文献２】日本特許公開公報第２００３−１０９８３８号
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、プリント回路基板と積層セラミック電子部品を半田付けする際に、半田が積層セラミック電子部品の厚さ方向の上側にオーバーフローすることを防止して実装面積を減少することができる積層セラミック電子部品を提供することにある。
【００１６】
また、本発明の他の目的は、上記積層セラミック電子部品がプリント回路基板に実装されてアコースティックノイズが低減する積層セラミック電子部品の実装基板を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の一実施形態は、誘電体層を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体と、上記セラミック本体の内部に容量部を形成する重なり領域を有し、上記重なり領域が第１側面に露出するように形成され、上記容量部から第１側面に露出するように延長形成された第１リード部を有する第１内部電極、及び上記第１内部電極と絶縁され、上記容量部から第１側面に露出するように延長形成された第２リード部を有する第２内部電極と、上記第１リード部に連結され、上記セラミック本体の第１端面に延長形成される第１外部電極、及び上記第２リード部に連結され、上記セラミック本体の第２端面に延長形成される第２外部電極と、上記セラミック本体の第１側面に形成される絶縁層とを含み、上記第１及び第２端面上に形成された第１及び第２外部電極の外側には不導体層がさらに形成される、積層セラミック電子部品を提供する。
【００１８】
上記不導体層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含有することができる。
【００１９】
上記第１及び第２内部電極は、上記セラミック本体の実装面に対して垂直に配置されることができる。
【００２０】
上記第１外部電極は、上記セラミック本体の第１主面、第２主面、及び第２側面のうち一つ以上に延長形成されることができる。
【００２１】
上記第２外部電極は、上記セラミック本体の第１主面、第２主面、及び第２側面のうち一つ以上に延長形成されることができる。
【００２２】
上記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含有することができる。
【００２３】
上記絶縁層は、互いに重なる第１及び第２内部電極の露出部を全て覆うように形成されることができる。
【００２４】
上記絶縁層は、上記セラミック本体の第１側面から測定される第１及び第２外部電極の高さより低く形成されることができる。
【００２５】
本発明の他の実施形態は、請求項１に記載の積層セラミック電子部品と、上記積層セラミック電子部品の外部電極と半田フィレット（Ｓｏｌｄｅｒ  ｆｉｌｌｅｔ）により連結される電極パッドと、上記電極パッドが形成されるプリント回路基板と、を含み、上記半田フィレットが上記プリント回路基板に隣接する上記不導体層の一端まで形成される積層セラミック電子部品の実装基板を提供する。
【００２６】
上記不導体層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含有することができる。
【００２７】
上記第１及び第２内部電極は、上記セラミック本体の実装面に対して垂直に配置されることができる。
【００２８】
上記第１外部電極は、上記セラミック本体の第１主面、第２主面、及び第２側面のうち一つ以上に延長形成されることができる。
【００２９】
上記第２外部電極は、上記セラミック本体の第１主面、第２主面、及び第２側面のうち一つ以上に延長形成されることができる。
【００３０】
上記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含有することができる。
【００３１】
上記絶縁層は、互いに重なる第１及び第２内部電極の露出部を全て覆うように形成されることができる。
【００３２】
上記絶縁層は、上記セラミック本体の第１側面から測定される第１及び第２外部電極の高さより低く形成されることができる。
【発明の効果】
【００３３】
本発明の一実施形態によると、容量部を形成する第１及び第２内部電極の重なり領域が増加して積層セラミックキャパシタの容量が増加することができる。
【００３４】
また、外部から異なる極性の電圧が印加される第１及び第２内部電極間の距離が近くなり、カレントループ（ｃｕｒｒｅｎｔ ｌｏｏｐ）が短くなることができ、これにより、等価直列インダクタンス（ＥＳＬ；Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。
【００３５】
また、本発明の一実施形態による積層セラミックキャパシタ及びその実装基板によると、プリント回路基板上の実装面積を最小化することができ、アコースティックノイズを著しく低減させることができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態による積層セラミックキャパシタを示す概略的な斜視図である。
【図２】本発明の一実施形態による積層セラミックキャパシタを別の方向からみた概略的な斜視図である。
【図３】図１及び図２に図示された積層セラミックキャパシタの内部電極構造を示す断面図である。
【図４】図２のＡ−Ａ´線に沿う断面図である。
【図５】本発明の一実施形態による積層セラミックキャパシタがプリント回路基板に実装された状態を概略的に図示した概略斜視図である。
【発明を実施するための形態】
【００３７】
以下、添付の図面を参照して本発明の好ましい実施形態を説明する。但し、本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲は以下で説明する実施形態に限定されるものではない。また、本発明の実施形態は当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における要素の形状及び大きさ等はより明確な説明のために誇張されることがあり、図面上において同一の符号で表される要素は同一の要素である。
【００３８】
図１は本発明の一実施形態による積層セラミックキャパシタを示す概略的な斜視図である。
【００３９】
図２は本発明の一実施形態による積層セラミックキャパシタを別の方向からみた概略的な斜視図である。
【００４０】
図３は図１及び図２に図示された積層セラミックキャパシタの内部電極構造を示す断面図である。
【００４１】
図４は図２のＡ−Ａ´線に沿う断面図である。
【００４２】
本実施形態による積層セラミックキャパシタは、２端子垂直積層型キャパシタであることができる。「垂直積層型（ｖｅｒｔｉｃａｌｌｙ  ｌａｍｉｎａｔｅｄ  ｏｒ  ｖｅｒｔｉｃａｌ  ｍｕｌｔｉｌａｙｅｒ）」とは、キャパシタ内の積層された内部電極が回路基板の実装領域面に垂直に配置されることを意味し、「２端子（２−ｔｅｒｍｉｎａｌ）」とは、キャパシタの端子として二つの端子が回路基板に接続されることを意味する。
【００４３】
図１から図４を参照すると、本発明の一実施形態による積層セラミックキャパシタ１０は、セラミック本体１１０と、上記セラミック本体の内部に形成される内部電極１２１、１２２と、上記セラミック本体の一面に形成される絶縁層１４０と、外部電極１３１、１３２と、を含むことができる。
【００４４】
本実施形態において、セラミック本体１１０は、互いに対向する第１主面５及び第２主面６と、上記第１主面及び第２主面を連結する第１側面１、第２側面２、第１端面３及び第２端面４と、を有することができる。上記セラミック本体１１０の形状は特に制限されず、図示されたように六面体形状であることができる。本発明の一実施形態によると、セラミック本体の第１側面１は回路基板の実装領域に配置される実装面になることができる。
【００４５】
本発明の一実施形態によると、ｘ−方向は第１及び第２外部電極が所定の間隔おきに形成される方向であり、ｙ−方向は内部電極が誘電体層を挟んで積層される方向であり、ｚ−方向は内部電極が回路基板に実装される方向であることができる。ｘ−方向は第３方向の一例であってよく、ｙ−方向は第１方向の一例であってよく、ｚ−方向は第２方向の一例であってよい。また、第１主面５及び第２主面６は第１の一対の面の一例であってよく、第１側面１、第２側面２は第２の一対の面の一例であってよく、第１端面３及び第２端面４は第３の一対の面の一例であってよい。
【００４６】
本発明の一実施形態によると、上記セラミック本体１１０は、複数の誘電体層１１１が積層されて形成されることができる。上記セラミック本体１１０を構成する複数の誘電体層１１１は焼結した状態で、隣接する誘電体層同士の境界が確認できない程度に一体化していることができる。
【００４７】
上記誘電体層１１１は、セラミック粉末、有機溶剤及び有機バインダーを含有するセラミックグリーンシートの焼成により形成されることができる。上記セラミック粉末は高い誘電率を有する物質であり、セラミック粉末としてはチタン酸バリウム（ＢａＴｉＯ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料などを用いることができるが、これに制限されるものではない。
【００４８】
本発明の一実施形態によると、セラミック本体１１０の内部には内部電極が形成されることができる。
【００４９】
図３はセラミック本体１１０を構成する誘電体層１１１と上記誘電体層に形成された内部電極１２１、１２２を示す断面図である。
【００５０】
本発明の一実施形態によると、第１極性の第１内部電極１２１と第２極性の第２内部電極１２２を一対にすることができ、一つの誘電体層１１１を挟んで互いに対向するようにｙ−方向に配置されることができる。
【００５１】
本発明の一実施形態によると、第１及び第２内部電極１２１、１２２は、積層セラミックキャパシタの実装面、即ち、第１側面１に垂直に配置されることができる。
【００５２】
本発明において、第１及び第２とは、互いに異なる極性を意味することができる。
【００５３】
本発明の一実施形態によると、第１及び第２内部電極１２１、１２２は、導電性金属を含む導電性ペーストにより形成されることができる。
【００５４】
上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であることができる。
【００５５】
誘電体層を形成するセラミックグリーンシート上に、スクリーン印刷法またはグラビア印刷法のような印刷法により、導電性ペーストで内部電極層を印刷することができる。
【００５６】
内部電極層が印刷されたセラミックグリーンシートを交互に積層して焼成し、セラミック本体を形成することができる。
【００５７】
本発明の一実施形態による積層セラミックキャパシタ１０は、上記セラミック本体１１０の内部に容量部１２０を形成する重なり領域を有し、上記重なり領域が第１側面１に露出するように形成され、上記容量部１２０から第１側面１に露出するように延長形成された第１リード部１２１ａを有する第１内部電極１２１と、上記第１内部電極１２１と絶縁され、上記容量部１２０から第１側面１に露出するように延長形成された第２リード部１２２ａを有する第２内部電極１２２と、を含むことができる。
【００５８】
第１及び第２内部電極１２１、１２２は、互いに異なる極性を有する外部電極に連結されるためにそれぞれ第１及び第２リード部１２１ａ、１２２ａを有し、上記第１及び第２リード部１２１ａ、１２２ａは、上記セラミック本体１１０の第１側面１に露出することができる。
【００５９】
本発明の一実施形態によると、積層セラミックキャパシタは垂直積層型であり、第１及び第２リード部１２１ａ、１２２ａはセラミック本体の同一面に露出することができる。
【００６０】
本発明の一実施形態によると、内部電極のリード部は、内部電極を形成する導体パターンにおいて、幅（Ｗ）が増加してセラミック本体の一面に露出した領域を意味することができる。
【００６１】
通常、第１及び第２内部電極は、重なり領域によって静電容量を形成し、互いに異なる極性を有する外部電極に連結されるリード部は重なり領域を有しない。
【００６２】
本発明の一実施形態によると、容量部１２０を形成する重なり領域が第１側面１に露出するように形成することができ、上記第１内部電極１２１が上記容量部１２０から第１側面１に露出するように延長形成された第１リード部１２１ａと、上記第２内部電極１２２が上記容量部１２０から第１側面１に露出するように延長形成された第２リード部１２２ａと、を有することができる。
【００６３】
上記第１リード部１２１ａと第２リード部１２２ａが互いに重ならないことにより、上記第１内部電極１２１と上記第２内部電極１２２が絶縁されることができる。
【００６４】
上記のように本発明の一実施形態によると、上記セラミック本体１１０の内部に容量部１２０を形成する重なり領域が第１側面１に露出するように形成されることにより、積層セラミックキャパシタ１０の容量が増加することができる。
【００６５】
また、外部から異なる極性の電圧が印加される第１及び第２内部電極間の距離が近くなり、カレントループ（ｃｕｒｒｅｎｔ  ｌｏｏｐ）が短くなることができ、これにより、等価直列インダクタンス（ＥＳＬ；Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。
【００６６】
図４を参照すると、セラミック本体の第１側面に引き出された第１内部電極の第１リード部１２１ａに連結されるように第１外部電極１３１が形成され、セラミック本体の第１側面に引き出された第２内部電極の第２リード部１２２ａに連結されるように第２外部電極１３２が形成されることができる。
【００６７】
上記第１外部電極１３１は、第１リード部１２１ａに連結されるために上記セラミック本体の第１側面１に形成され、上記セラミック本体の第１端面３に延長形成されることができるが、これに制限されない。
【００６８】
また、上記第２外部電極１３２は、第２リード部１２２ａに連結されるために上記セラミック本体の第１側面１に形成され、上記セラミック本体の第２端面４に延長形成されることができるが、これに制限されない。
【００６９】
即ち、上記第１外部電極１３１は、上記セラミック本体１１０の第１主面５、第２主面６及び第２側面２のうち一つ以上に延長形成されることができる。
【００７０】
また、上記第２外部電極１３２は、上記セラミック本体１１０の第１主面５、第２主面６及び第２側面２のうち一つ以上に延長形成されることができる。
【００７１】
従って、本発明の一実施形態によると、上記第１外部電極１３１は、上記セラミック本体１１０の第１側面１に引き出された第１内部電極１２１の第１リード部１２１ａに連結されると共に、上記セラミック本体１１０の長さ方向の一側端部を囲んで形成されることができる。
【００７２】
また、上記第２外部電極１３２は、上記セラミック本体１１０の第１側面１に引き出された第２内部電極１２２の第２リード部１２２ａに連結されると共に、上記セラミック本体１１０の長さ方向の他側端部を囲んで形成されることができる。
【００７３】
上記第１及び第２外部電極１３１、１３２は、導電性金属を含有する導電性ペーストにより形成されることができる。
【００７４】
上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、またはこれらの合金であることができる。
【００７５】
上記導電性ペーストは、絶縁性物質をさらに含有することができ、これに制限されるものではないが、例えば、上記絶縁性物質はガラスであってもよい。
【００７６】
上記第１及び第２外部電極１３１、１３２を形成する方法は特に制限されず、上記セラミック本体をディッピング（ｄｉｐｐｉｎｇ）して形成することもでき、メッキなどの他の方法を用いることもできることは言うまでもない。
【００７７】
本発明の一実施形態によると、上記第１端面３及び第２端面４上に形成された第１及び第２外部電極１３１、１３２の外側には不導体層１４１、１４２がさらに形成されることができる。
【００７８】
上記不導体層１４１、１４２以外の上記第１及び第２外部電極１３１、１３２上に、電解メッキ方式によりメッキ層（図示せず）を被覆することができる。
【００７９】
上記不導体層１４１、１４２は、上記メッキ層が被覆されることを防止することができる。
【００８０】
また、後述するように、プリント回路基板に上記積層セラミックキャパシタを表面実装する際に、上記不導体層１４１、１４２は電極パッドに形成される半田ペーストが溶融（ｗｅｔｔｉｎｇ）されることを防止して半田が不導体層１４１、１４２に付かないようにする。
【００８１】
これにより、上記不導体層１４１、１４２は、プリント回路基板に上記積層セラミックキャパシタが表面実装される際に、上記積層セラミックキャパシタを上記プリント回路基板に固定する半田フィレット（ｓｏｌｄｅｒ  ｆｉｌｌｅｔ）の高さを低減することができる。
【００８２】
上記メッキ層は、銅（Ｃｕ）、ニッケル（Ｎｉ）及びスズ（Ｓｎ）のうち少なくとも一つを含有することができ、特にこれらに制限されるものではない。
【００８３】
上記不導体層１４１、１４２は、上記第１及び第２外部電極１３１、１３２のバンド部の一部まで延長して形成されることもでき、上記積層セラミックキャパシタがプリント回路基板に形成される場合、半田フィレットの高さを大幅に低減することができる。
【００８４】
上記メッキ層は、上記第１及び第２外部電極１３１、１３２のバンド部のみに形成されることもできる。
【００８５】
一方、上記不導体層１４１、１４２は、エポキシ、耐熱性高分子、ガラス及びセラミックから選択される少なくとも一つを含有することができるが、これに制限されるものではない。
【００８６】
本発明の一実施形態による積層セラミックキャパシタ１０が上記第１端面３及び第２端面４上に形成された第１及び第２外部電極１３１、１３２それぞれの外側に不導体層１４１、１４２をさらに形成することにより、上記積層セラミックキャパシタ１０をプリント回路基板上に実装する際に実装面積を最小化することができる。
【００８７】
上述した積層セラミックキャパシタをプリント回路基板に実装する特徴に対する詳細な事項については後述する。
【００８８】
一方、本発明の一実施形態によると、図４に図示されたように、セラミック本体１１０の第１側面には絶縁層１４０が形成されることができる。
【００８９】
上記絶縁層１４０は第１及び第２外部電極１３１、１３２の間に形成されることができる。
【００９０】
上記絶縁層１４０は、第１側面に露出した容量部１２０を覆うように形成されることができ、第１及び第２内部電極１２１、１２２の重なり領域を全て覆うように形成されることができる。
【００９１】
本発明の一実施形態によると、図４に図示されたように、上記絶縁層１４０は、第１及び第２外部電極の間のセラミック本体の一面を完全に埋め込むように形成されることができる。
【００９２】
また、図示されてはいないが、本発明の一実施形態によると、絶縁層１４０は、第１及び第２内部電極１２１、１２２の重なり領域のみを覆うように形成され、第１及び第２外部電極１３１、１３２と所定の間隔おきに形成されることができる。
【００９３】
本発明の一実施形態によると、絶縁層１４０は第１外部電極１３１または第２外部電極１３２の高さより低く形成されることができる。上記絶縁層及び外部電極の高さは、実装面、即ち、第１側面を基準として測定することができる。
【００９４】
本実施形態によると、上記絶縁層の高さが第１及び第２外部電極の高さより低いため、積層セラミックキャパシタ１０が回路基板上に安定して実装されることができる。
【００９５】
また、第１及び第２外部電極１３１、１３２はセラミック本体の第１側面の一部に形成されることができる。
【００９６】
上記絶縁層１４０は、特に制限されるものではないが、例えば、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含有することができる。
【００９７】
本発明の一実施形態によると、上記絶縁層１４０はセラミックスラリーにより形成されることができる。
【００９８】
上記セラミックスラリーの量及び形状を調節して絶縁層１４０の形成位置及び高さを調節することができる。
【００９９】
上記絶縁層１４０は、焼成工程によりセラミック本体を形成した後、上記セラミック本体にセラミックスラリーを塗布して焼成することにより形成することができる。
【０１００】
他の方法として、セラミック本体を形成するセラミックグリーンシート上に絶縁層を形成するセラミックスラリーを形成し、セラミックグリーンシートと共に焼成することにより形成することができる。
【０１０１】
上記セラミックスラリーの形成方法は特に制限されず、例えば、スプレー方式により噴射するか又はローラを用いて塗布することができる。
【０１０２】
上記絶縁層１４０は、セラミック本体の一面に露出した第１及び第２内部電極の重なり領域を覆って内部電極間の短絡を防止し、耐湿性低下などの内部欠陥を防止することができる。
【０１０３】
本発明の一実施形態によると、第１及び第２内部電極は第１側面に露出する部分にも重なり領域が形成されて、積層セラミックキャパシタの容量が増加することができる。
【０１０４】
また、外部から異なる極性の電圧が印加される第１及び第２内部電極間の距離が近くなり、カレントループ（ｃｕｒｒｅｎｔ  ｌｏｏｐ）が短くなることができ、これによって等価直列インダクタンス（ＥＳＬ；Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。
【０１０５】
図５は本発明の一実施形態による積層セラミックキャパシタがプリント回路基板に実装された状態を概略的に図示した概略斜視図である。
【０１０６】
図５を参照すると、本発明の他の実施形態による積層セラミック電子部品の実装基板は、上述した本発明の一実施形態による積層セラミック電子部品と、上記積層セラミック電子部品の外部電極１３１、１３２と半田フィレット（Ｓｏｌｄｅｒ  ｆｉｌｌｅｔ）１６２、１６４により連結される電極パッド１５２、１５４と、上記電極パッド１５２、１５４が形成されるプリント回路基板２００と、を含み、上記半田フィレット１６２、１６４は、上記プリント回路基板２００に隣接する上記不導体層１４１、１４２の一端まで形成されることができる。
【０１０７】
上記不導体層１４１、１４２は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含有することができる。
【０１０８】
上記第１及び第２内部電極１２１、１２２は、セラミック本体１１０の実装面に対して垂直に配置されることができる。
【０１０９】
上記第１外部電極１３１は、上記セラミック本体１１０の第１主面、第２主面、及び第２側面のうち一つ以上に延長形成されることができる。
【０１１０】
上記第２外部電極１３２は、上記セラミック本体１１０の第１主面、第２主面、及び第２側面のうち一つ以上に延長形成されることができる。
【０１１１】
上記絶縁層１４０は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含有することができる。
【０１１２】
上記絶縁層１４０は、互いに重なる第１及び第２内部電極１２１、１２２の露出部を全て覆うように形成されることができる。
【０１１３】
上記絶縁層１４０は、上記セラミック本体１１０の第１側面から測定される第１及び第２外部電極１３１、１３２の高さより低く形成されることができる。
【０１１４】
以下、上述した本発明の一実施形態と異なる構成要素を中心に説明し、同一の構成要素に対する詳細な説明は省略する。
【０１１５】
本発明の他の実施形態による積層セラミック電子部品の実装基板は、積層セラミック電子部品、電極パッド１５２、１５４、及びプリント回路基板２００を含むことができる。
【０１１６】
上記積層セラミック電子部品は、上述した本発明の一実施形態による積層セラミックキャパシタ１０であることができる。
【０１１７】
また、上記第１及び第２内部電極１２１、１２２が上記プリント回路基板２００と垂直になるように、上記積層セラミックキャパシタ１０がプリント回路基板２００に実装されることができる。
【０１１８】
また、プリント回路基板２００と積層セラミックキャパシタ１０のメッキ層１３１ａ、１３２ａは、上記電極パッド１５２、１５４と半田フィレット１６２、１６４により連結されることができる。
【０１１９】
また、上記半田フィレット１６２、１６４は、上記プリント回路基板２００に隣接する上記不導体層１４１、１４２の一端まで形成されることができる。
【０１２０】
通常、上記積層セラミックキャパシタ１０がプリント回路基板２００に実装された状態で電圧を印加するとアコースティックノイズが生じ得る。
【０１２１】
しかし、本発明の他の実施形態によると、上記半田フィレット１６２、１６４の高さを低減することにより、上記アコースティックノイズを低減することができる。
【０１２２】
即ち、本発明の他の実施形態によると、半田フィレット１６２、１６４の高さが不導体層１４１、１４２によって規定される場合、プリント回路基板２００をほとんど変形させることができず、これにより、アコースティックノイズが著しく低減する効果がある。
【０１２３】
また、本発明の他の実施形態によると、上記半田フィレット１６２、１６４の高さを低減することにより、積層セラミックキャパシタ１０をプリント回路基板２００に実装する際に実装面積を低減することができる。
【０１２４】
本発明は、上述の実施形態及び添付の図面により限定されず、添付の請求範囲により限定される。従って、請求範囲に記載された本発明の技術的思想を外れない範囲内で様々な形態の置換、変形及び変更が出来るということは当技術分野の通常の知識を有する者には明白であり、これも本発明の範囲に属する。
【符号の説明】
【０１２５】
１０  積層セラミックキャパシタ
１１０  セラミック本体
１１１  誘電体層
１２０  容量部
１２１、１２２  第１及び第２内部電極 
１３１、１３２  第１及び第２外部電極
１４０  絶縁層
１４１、１４２  不導体層
１５２、１５４  電極パッド
１６２、１６４  半田フィレット（ｓｏｌｄｅｒ  ｆｉｌｌｅｔ）
２００  プリント回路基板
【要約】      （修正有）【課題】小さな実装面積と実装後の雑音を低減する積層セラミック電子部品及びその実装基板を提供する。【解決手段】誘電体層を含むセラミック本体１１０と、セラミック本体の内部に容量部を形成する重なり領域を有し、重なり領域が第１側面に露出するように形成され、容量部から第１側面に露出するように延長形成された第１リード部を有する第１内部電極１２１、及び第１内部電極と絶縁され、容量部から第１側面に露出するように延長形成された第２リード部を有する第２内部電極と、第１リード部に連結され、セラミック本体の第１端面に延長形成される第１外部電極１３１、及び第２リード部に連結され、セラミック本体の第２端面に延長形成される第２外部電極１３２と、セラミック本体の第１側面に形成される絶縁層１４０とを含み、第１及び第２端面上に形成された第１及び第２外部電極の外側には不導体層１４１、１４２がさらに形成される。【選択図】図４【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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