(57)【特許請求の範囲】
【請求項１】
入力電圧が供給される電源線にドレインが接続され、出力電圧が供給される負荷の一端に一端が接続されるインダクタの他端にソースが接続される第１のトランジスタと、
前記第１のトランジスタの前記ソースにドレインが接続され、基準電圧線にソースが接続される第２のトランジスタと、
前記第１のトランジスタの前記ソースにドレインが接続され、前記負荷の他端にソースが接続されるとともに、前記第１のトランジスタ及び前記第２のトランジスタをともにオフ状態に制御する期間において所定のゲート電圧がゲートに供給される第３のトランジスタとを備え、
前記所定のゲート電圧は、前記第３のトランジスタのしきい値電圧未満であって、かつ略しきい値電圧であることを特徴とするレギュレータ回路。
【請求項２】
前記第３のトランジスタのゲートに供給する前記ゲート電圧を補償する補償回路を備えることを特徴とする請求項１記載のレギュレータ回路。
【請求項３】
前記補償回路は、前記第３のトランジスタにカレントミラー接続された第４のトランジスタを有することを特徴とする請求項２記載のレギュレータ回路。
【請求項４】
前記第３のトランジスタと前記第４のトランジスタとが同じチップに形成されていることを特徴とする請求項３記載のレギュレータ回路。
【請求項５】
入力電圧が供給される電源線にドレインが接続され、出力電圧が供給される負荷の一端に一端が接続されるインダクタの他端にソースが接続される第１のトランジスタと、
前記第１のトランジスタの前記ソースにドレインが接続され、前記負荷の他端及び基準電圧線にソースが接続される第２のトランジスタとを備え、
前記第１のトランジスタをオフ状態に制御し、かつ前記第２のトランジスタにローレベルのゲート電圧を供給する期間において、前記第２のトランジスタのゲートに、しきい値電圧未満であって、かつ略しきい値電圧であるゲート電圧が供給されることを特徴とするレギュレータ回路。
【請求項６】
前記第２のトランジスタのゲートに供給する前記ゲート電圧を補償する補償回路を備えることを特徴とする請求項５記載のレギュレータ回路。
【請求項７】
前記補償回路は、前記第２のトランジスタを駆動する駆動回路の低電源端にドレインが接続され、かつ当該ドレインにソースが接続された第５のトランジスタを有することを特徴とする請求項６記載のレギュレータ回路。
【請求項８】
前記第２のトランジスタと前記第５のトランジスタとが同じチップに形成されていることを特徴とする請求項７記載のレギュレータ回路。
【請求項９】
前記第２のトランジスタのゲートに、ローレベルの電圧が前記第２のトランジスタのしきい値電圧未満であって、かつ略しきい値電圧である矩形波を供給する制御回路を備えることを特徴とする請求項５記載のレギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レギュレータ回路に関する。
【背景技術】
【０００２】
電源回路として、入力（直流）電圧よりも低い出力（直流）電圧を負荷に出力するステップダウン型（降圧型）のＤＣ−ＤＣレギュレータ（buck regulator）がある。
図８は、一般的なステップダウン型のＤＣ−ＤＣレギュレータの構成例を示す図である。図８において、１０１は第１のトランジスタ、１０２は第２のトランジスタ、１０３はインダクタ、１０４はキャパシタ、１０５は負荷、１０６はショットキーバリアダイオード（ＳＢＤ）、１０７は第１の制御回路、１０８は第２の制御回路、１０９は電圧源である。
【０００３】
第１のトランジスタ１０１は高電圧側（ハイサイド）スイッチング素子であり、第２のトランジスタ１０２は低電圧側（ローサイド）スイッチング素子である。第１のトランジスタ１０１は、ドレインが電圧源１０９からの入力電圧が供給される電源線に接続され、ソースがインダクタ１０３の一端に接続される。また、第２のトランジスタ１０２は、ドレインがトランジスタ１０１のソースとインダクタ１０３の一端との相互接続点に接続され、ソースが基準電圧線（例えばグランド）に接続される。
【０００４】
第１のトランジスタ１０１及び第２のトランジスタ１０２は、それぞれ第１の制御回路１０７及び第２の制御回路１０８から出力される矩形波（パルス信号）によってオン／オフ制御される。図８に示すＤＣ−ＤＣレギュレータは、制御回路１０７、１０８から出力される矩形波でトランジスタ１０１、１０２を交互にオン・オフすることで、インダクタ１０３及びキャパシタ１０４で構成されたローパスフィルタを介して負荷１０５に出力電圧を出力する。
【０００５】
ここで、図８に示したＤＣ−ＤＣレギュレータにおいて、トランジスタ１０１、１０２が同時にオンしてしまうと、電源線と基準電圧線との間が短絡し、トランジスタ１０１、１０２を介した貫通電流が流れ、回路素子の発熱等が起こる。そこで、トランジスタ１０１、１０２が同時にオンしてしまうことを防止するために、図８に示したようなＤＣ−ＤＣレギュレータにおいては、デッドタイムと呼ばれる期間が設けられている。デッドタイムは、一方のトランジスタをオフにするタイミングと他方のトランジスタをオンにするタイミングとをずらすことで、トランジスタ１０１、１０２を同時にオフ状態とする期間である。
【０００６】
デッドタイムの間において、ＤＣ−ＤＣレギュレータは、トランジスタ１０１、１０２がともにオフ状態であるために回路としては動作しない状態となるが、その間においても損失が発生しており、効率が低下する。この効率低下を改善するために、図８に示すように還流電流を流すためのショットキーバリアダイオード１０８を設け、デッドタイムの期間においてインダクタ１０３→負荷１０５→ショットキーバリアダイオード１０８の経路で電流を流し続ける方法がある。なお、ショットキーバリアダイオード１０８を設けずに、第２のトランジスタ１０２のボディダイオードを利用する方法も考えられる。しかし、ボディダイオードは、ショットキーバリアダイオードと比較して逆回復時間（導通状態から非導通状態となる時間）が長く、また順方向降下電圧も大きいので、効率改善の効果は小さい。
【０００７】
下記特許文献１には、ＥＳＤ（Electro Static Discharge）保護機能や低電流領域での変換効率改善の実現を図ったＤＣ−ＤＣコンバータが開示されている。また、下記特許文献２、３には、ステップダウン型ＤＣ−ＤＣコンバータにおいて、所定点での電圧検出結果等に基づいて一方のトランジスタをオフしてから他方のトランジスタをオンにするまでの期間を調整しデッドタイムを短くする方法が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−２７７０９号公報
【特許文献２】特表２００６−５０８６２９号公報
【特許文献３】特開２００７−１８５０５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図８に示したようなステップダウン型のＤＣ−ＤＣレギュレータでは、デッドタイムによる効率低下を抑制するには、逆回復時間が短いショットキーバリアダイオードを用いて還流電流を流すことが望ましい。しかしながら、ショットキーバリアダイオードは、高価であり、また高耐圧品が少ないという問題がある。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、電源線にドレインが接続され、負荷の一端に一端が接続されるインダクタの他端にソースが接続される第１のトランジスタと、第１のトランジスタのソースにドレインが接続され基準電圧線にソースが接続される第２のトランジスタと、第１のトランジスタのソースにドレインが接続され負荷の他端にソースが接続される第３のトランジスタとを備えるレギュレータ回路が提供される。第１のトランジスタ及び第２のトランジスタをともにオフ状態に制御する期間において、第３のトランジスタのゲートには当該トランジスタのしきい値電圧未満であって、かつ略しきい値電圧であるゲート電圧が供給される。
【発明の効果】
【００１１】
開示のレギュレータ回路は、第１のトランジスタ及び第２のトランジスタをともにオフ状態に制御するデッドタイムにおいて、インダクタ、負荷、及び第３のトランジスタによる電流経路で電流を流し続けることができ、デッドタイムによる効率低下を改善できる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態におけるレギュレータ回路の構成例を示す図である。
【図２】第１の実施形態におけるレギュレータ回路の動作波形例を示す模式図である。
【図３】第２の実施形態におけるレギュレータ回路の構成例を示す図である。
【図４】第２の実施形態におけるレギュレータ回路の動作波形例を示す模式図である。
【図５】第３の実施形態におけるレギュレータ回路の構成例を示す図である。
【図６】第４の実施形態におけるレギュレータ回路の構成例を示す図である。
【図７】第４の実施形態におけるレギュレータ回路の動作波形例を示す模式図である。
【図８】従来のレギュレータ回路の構成例を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面に基づいて説明する。
以下に説明する各実施形態におけるレギュレータ回路は、入力される直流電圧（入力電圧）よりも低い直流の出力電圧を負荷に出力するステップダウン型（降圧型）のＤＣ−ＤＣレギュレータ回路である。各実施形態におけるレギュレータ回路は、各機器の電源回路として利用され、例えばコンピュータに係る電源回路や、プラズマディスプレイ装置や液晶ディスプレイ装置等の表示装置に係る電源回路などに利用される。
【００１４】
（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態におけるレギュレータ回路の構成例を示す回路図である。図１において、１１は第１のトランジスタ、１２Ａは第２のトランジスタ、１３は第３のトランジスタ、１４はインダクタ、１５はキャパシタ、１６は負荷、１７は第１の制御回路、１８Ａは第２の制御回路、１９は第１の電圧源、２０は第２の電圧源である。
【００１５】
第１のトランジスタ１１は、高電圧側（ハイサイド）スイッチング素子である。第１のトランジスタ１１は、ドレインが電圧源２０からの入力電圧が供給される電源線に接続され、ソースがインダクタ１４の一端に接続され、ゲートが第１の制御回路１７に接続される。第１のトランジスタ１１のゲートには、第１の制御回路１７からゲート電圧が供給される。
【００１６】
また、第２のトランジスタ１２Ａは低電圧側（ローサイド）スイッチング素子である。第２のトランジスタ１２Ａは、ドレインが第１のトランジスタ１１のソースとインダクタ１４の一端との相互接続点に接続され、ソースが基準電圧線（例えばグランド）に接続され、ゲートが第２の制御回路１８Ａに接続される。第２のトランジスタ１２Ａのゲートには、第２の制御回路１８Ａからゲート電圧が供給される。
【００１７】
第３のトランジスタ１３はデッドタイムにおいて還流電流を流すための電流路を形成する。第３のトランジスタ１３は、ドレインが第１のトランジスタ１１のソースとインダクタ１４の一端との相互接続点に接続され、ソースが基準電圧線に接続され、ゲートが電圧源１９に接続される。第３のトランジスタ１３のゲートには、電圧源１９から所定の電圧がゲート電圧として供給される。
【００１８】
ここで、トランジスタ１１〜１３としては、いわゆるパワートランジスタが用いられる。トランジスタ１１〜１３は、例えばパワーＭＯＳ（metal-oxide-semiconductor）トランジスタ、ＧａＮ  ＨＥＭＴ（gallium nitride high electron mobility transistor：窒化ガリウム高電子移動度トランジスタ）である。
【００１９】
インダクタ１４の他端は出力端ＯＵＴに接続される。キャパシタ１５は、一方の電極がインダクタ１４の他端と出力端ＯＵＴとの相互接続点に接続され、他方の電極が基準電圧線に接続される。負荷１６は、一端が出力端ＯＵＴに接続され、他端が基準電圧線に接続される。インダクタ１４及びキャパシタ１５によりローパスフィルタが構成され、インダクタ１４の一端からの入力は、このローパスフィルタにより平均され出力端ＯＵＴを介して負荷１６に出力される。
【００２０】
第１の制御回路１７は、ハイレベルの電圧がＶＨであり、ローレベルの電圧が基準電圧（例えば０（Ｖ））である矩形波（パルス信号）を第１のトランジスタ１１のゲートに供給し、第１のトランジスタ１１をオン／オフ制御する。同様に、第２の制御回路１８Ａは、ハイレベルの電圧がＶＨであり、ローレベルの電圧が基準電圧（例えば０（Ｖ））である矩形波（パルス信号）を第２のトランジスタ１２Ａのゲートに供給し、第２のトランジスタ１２Ａをオン／オフ制御する。ここで、電圧ＶＨは、第１のトランジスタ１１及び第２のトランジスタ１２Ａのしきい値電圧よりも高い電圧であり、ゲート電圧として電圧ＶＨが印加されると第１のトランジスタ１１、第２のトランジスタ１２Ａはオン状態（十分な低抵抗状態）になる。
【００２１】
第１の電圧源１９は、第３のトランジスタ１３のしきい値電圧未満であって、かつ略しきい値電圧である電圧を、ゲート電圧として第３のトランジスタ１３のゲートに供給する。このようなゲート電圧を供給することで、第３のトランジスタ１３は、順方向（ドレインからソースの方向）には電流がほとんど流れないが、逆方向（ソースからドレインの方向）には電流を十分に流すことができる状態となる。第３のトランジスタ１３のしきい値電圧をＶｔｈとすると、第１の電圧源１９が供給する電圧（第３のトランジスタ１３に供給されるゲート電圧）は、０．９Ｖｔｈ〜０．９９Ｖｔｈであることが望ましい。例えば、第３のトランジスタ１３のしきい値電圧が２（Ｖ）であれば、ゲート電圧として１．８（Ｖ）〜１．９８（Ｖ）が供給されることが望ましい。第２の電圧源２０は、電源線に入力電圧を供給する。
【００２２】
次に、動作について説明する。図２は、第１の実施形態におけるレギュレータ回路の動作波形例を示す模式図である。図２において、Ｇａは第１のトランジスタ１１に供給されるゲート電圧、Ｇｂは第２のトランジスタ１２Ａに供給されるゲート電圧を示しており、それぞれハイレベルの電圧がＶＨであり、ローレベルの電圧が０（Ｖ）であるとする。また、Ｖｔｈは第１のトランジスタ１１及び第２のトランジスタ１２Ａのしきい値電圧である。
【００２３】
図１に示したレギュレータ回路は、制御回路１７、１８Ａから出力される矩形波でトランジスタ１１、１２Ａを交互にオン・オフすることで、インダクタ１４及びキャパシタ１５で構成されたローパスフィルタを介して負荷１６に出力電圧を出力する。第１のトランジスタ１１がオンで第２のトランジスタ１２Ａがオフである期間（Ｔ１１〜Ｔ１２、Ｔ１５〜Ｔ１６）においては、電源線→第１のトランジスタ１１→インダクタ１４→負荷１６の経路で電流Ｉａが流れ、またインダクタ１４にエネルギーが蓄積される。第１のトランジスタ１１がオフで第２のトランジスタ１２Ａがオンである期間（Ｔ１３〜Ｔ１４）においては、インダクタ１４がエネルギーを放出し、基準電圧線→第２のトランジスタ１２Ａ→インダクタ１４→負荷１６の経路で電流Ｉｂが流れる。
【００２４】
図１に示したレギュレータ回路においても、デッドタイム、すなわち第１のトランジスタ１１及び第２のトランジスタ１２Ａを同時にオフ状態とする期間（Ｔ１２〜Ｔ１３、Ｔ１４〜Ｔ１５、Ｔ１６〜Ｔ１７）が設けられる。このとき、第１のトランジスタ１１及び第２のトランジスタ１２Ａは完全なオフ状態とされるが、図１に示したレギュレータ回路では、インダクタ１４→負荷１６→第３のトランジスタ１３（電流路）の経路で電流（還流電流）Ｉｃを流し続けることができる。これにより、デッドタイムによる効率低下を抑制し、レギュレータ回路の効率を改善することができる。また、ショットキーバリアダイオードのような高価な素子を用いずに、トランジスタを用いて実現できるので、コストが増大することも抑制できる。
【００２５】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図３は、第２の実施形態におけるレギュレータ回路の構成例を示す回路図である。この図３において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。図３において、１２Ｂは第２のトランジスタであり、１８Ｂは第２の制御回路である。
【００２６】
図１に示した第１の実施形態におけるレギュレータ回路では、第３のトランジスタ１３と、第３のトランジスタ１３に所定のゲート電圧を供給する電圧源１９を設けることで、デッドタイムによる効率低下を抑制している。図３に示す第２の実施形態におけるレギュレータ回路は、１つの第２のトランジスタ１２Ｂで、図１に示した第２のトランジスタ１２Ａと第３のトランジスタ１３の機能を実現するようにしたものである。
【００２７】
第２のトランジスタ１２Ｂは、低電圧側（ローサイド）スイッチング素子であるとともに、還流電流を流すための電流路を形成する。第２のトランジスタ１２Ｂは、ドレインが第１のトランジスタ１１のソースとインダクタ１４の一端との相互接続点に接続され、ソースが基準電圧線に接続され、ゲートが第２の制御回路１８Ｂに接続される。第２のトランジスタ１２Ｂのゲートには、第２の制御回路１８Ｂからゲート電圧が供給される。
【００２８】
第２の制御回路１８Ｂは、ハイレベルの電圧がＶＨであり、ローレベルの電圧が第２のトランジスタ１２Ｂのしきい値電圧未満であってかつ略しきい値電圧である矩形波（パルス信号）を第２のトランジスタ１２Ｂのゲートに供給する。すなわち、本実施形態では、第２のトランジスタ１２Ｂにゲート電圧として、（しきい値電圧未満であってかつ略しきい値電圧）〜（電圧ＶＨ）の範囲の電圧が供給される。これにより、第２のトランジスタ１２Ｂは導通状態が制御される。第２のトランジスタ１２Ｂは、ゲート電圧としてハイレベル（電圧ＶＨ）が供給されている場合には十分なオン状態となる。一方、第２のトランジスタ１２Ｂは、ゲート電圧としてローレベルが供給されている場合には完全なオフ状態とはならずに、順方向には電流がほとんど流れないが、逆方向には電流を十分に流すことができる状態となる。
【００２９】
次に、動作について説明する。図４は、第２の実施形態におけるレギュレータ回路の動作波形例を示す模式図である。図４において、Ｇａは第１のトランジスタ１１に供給されるゲート電圧であり、ハイレベルの電圧がＶＨであり、ローレベルの電圧が０Ｖであるとする。Ｇｂは第２のトランジスタ１２Ｂに供給されるゲート電圧であり、ハイレベルの電圧がＶＨであり、ローレベルの電圧がＶｔｈよりわずかに低い電圧であるとする。なお、Ｖｔｈは第１のトランジスタ１１及び第２のトランジスタ１２Ａのしきい値電圧である。
【００３０】
制御回路１７、１８Ｂから出力される矩形波でトランジスタ１１、１２Ｂを交互にオン・オフすることで、インダクタ１４及びキャパシタ１５で構成されたローパスフィルタを介して負荷１６に出力電圧を出力するという基本的な動作は第１の実施形態と同様である。なお、図４に示した時刻Ｔ２１〜Ｔ２７は、図２に示した時刻Ｔ１１〜Ｔ１７にそれぞれ対応する。図３に示したレギュレータ回路では、トランジスタ１１、１２Ｂを同時にオフ状態とするよう制御する期間（Ｔ２２〜Ｔ２３、Ｔ２４〜Ｔ２５、Ｔ２６〜Ｔ２７）において、第２のトランジスタ１２Ｂにはゲート電圧としてしきい値電圧未満であってかつ略しきい値電圧が供給されている。したがって、トランジスタ１１、１２Ｂを同時にオフ状態に制御する期間において、インダクタ１４→負荷１６→第２のトランジスタ１２Ｂ（電流路）の経路で電流を流し続けることができる。これにより、デッドタイムによる効率低下を抑制し、レギュレータ回路の効率を改善することができる。また、第１の実施形態よりも、１つのトランジスタ及び１つの電圧源を削減することができ、コストの増大をさらに抑制することができる。
【００３１】
前述した各実施形態においてトランジスタ１１〜１３と用いられるパワートランジスタ（例えばパワーＭＯＳトランジスタ、ＧａＮ  ＨＥＭＴ）のしきい値電圧は温度依存性がある。以下に説明する第３及び第４の実施形態は、還流電流を流すための電流路に係るトランジスタに供給するゲート電圧を補償し、温度環境等に応じて適切なゲート電圧を供給できるようにするものである。
【００３２】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。第３の実施形態は、第１の実施形態におけるレギュレータ回路に、第３のトランジスタ１３に供給するゲート電圧を補償する補償回路を設けたものである。図５は、第３の実施形態におけるレギュレータ回路の構成例を示す回路図である。この図５において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。図５において、２１は第４のトランジスタであり、２２は電流源である。
【００３３】
第４のトランジスタ２１は、ゲート及びドレインが電流源２２に接続されるとともに、ソースが基準電圧線に接続される。また、第４のトランジスタ２１のゲートは、第３のトランジスタ１３のゲートに接続されている。すなわち、第４のトランジスタ２１は、第３のトランジスタ１３にカレントミラー接続されている。また、第４のトランジスタ２１は、第３のトランジスタ１３と同じ種類（同サイズ）であり、回路特性の温度依存性も同様である。したがって、温度等が変化することにより第３のトランジスタ１３のしきい値電圧が変動すると、第４のトランジスタ２１のしきい値電圧も変動するので、第３のトランジスタ１３のゲートには、変動したしきい値電圧に応じたゲート電圧が供給されることとなる。これにより、還流電流を流すための電流路に係る第３のトランジスタ１３に供給するゲート電圧を温度補償し、適切なゲート電圧を供給することができる。なお、トランジスタのしきい値電圧の製造ばらつきについても、前述の構成により補償される。また、第３のトランジスタ１３と第４のトランジスタ２１とを同じチップ上に形成することで、特性変動に係る補償に関し、より高い効果が得られる。なお、第３の実施形態におけるレギュレータ回路の動作（動作波形）は第１の実施形態と同様であるので説明は省略する。
【００３４】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。第４の実施形態は、第２の実施形態におけるレギュレータ回路に、第２のトランジスタ１２Ｂに供給するゲート電圧を補償する補償回路を設けたものである。図６は、第４の実施形態におけるレギュレータ回路の構成例を示す回路図である。この図６において、図１及び図３に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。図６において、１８Ｃは第２の制御回路、２５は第５のトランジスタ、２６は第６のトランジスタ、２７は第７のトランジスタ、２８は電圧源である。
【００３５】
第５のトランジスタ２５は、ｐチャネルトランジスタであり、ソースが電圧源２８から電源が供給される電源線に接続され、ドレインが第６のトランジスタ２６のドレインに接続される。第６のトランジスタ２６は、ｎチャネルトランジスタであり、ソースが第７のトランジスタ２７のドレインに接続される。また、第５のトランジスタ２５及び第６のトランジスタ２６のゲートは、第２の制御回路１８Ｃに接続される。第５のトランジスタ２５及び第６のトランジスタ２６のドレインの相互接続点は、第２のトランジスタ１２Ｂのゲートに接続されている。
【００３６】
第７のトランジスタ２７は、ゲートがドレインに接続され、ソースが基準電圧線に接続されている。すなわち、第７のトランジスタ２７は、ダイオード接続されている。また、第７のトランジスタ２７は、第２のトランジスタ１２Ｂと同じ種類（同サイズ）であり、回路特性の温度依存性も同様である。第２の制御回路１８Ｃは、第２のトランジスタ１２Ｂをオン／オフ制御するための矩形波（パルス信号）を出力する。
【００３７】
以上のように第４の実施形態では、第５のトランジスタ２５及び第６のトランジスタ２６によりインバータが構成される。このインバータが第２のトランジスタ１２Ｂの駆動回路として機能し、第２の制御回路１８Ｃから出力された矩形波を論理反転して第２のトランジスタ１２Ｂのゲートに供給する。また、第５のトランジスタ２５及び第６のトランジスタ２６により構成されたインバータには、電圧源２８から高電圧側の電圧が供給され、ダイオード接続された第７のトランジスタ２７から低電圧側の電圧が供給される。したがって、第２のトランジスタ１２Ｂのゲートには、ハイレベルとして電圧源２８からの電圧が供給され、ローレベルとして第７のトランジスタ２７のしきい値電圧レベルが供給される。前述のように第７のトランジスタ２７と第２のトランジスタ１２Ｂとは同じ種類であるので、温度等が変化することにより第２のトランジスタ１２Ｂのしきい値電圧が変動すると、第７のトランジスタ２７のしきい値電圧も同様に変動する。これにより、還流電流を流すための電流路に係る第２のトランジスタ１２Ｂに供給するゲート電圧を温度補償し、適切なゲート電圧を供給することができる。なお、トランジスタのしきい値電圧の製造ばらつきについても、前述の構成により補償される。また、第２のトランジスタ１２Ｂと第７のトランジスタ２７とを同じチップ上に形成することで、特性変動に係る補償に関し、より高い効果が得られる。
【００３８】
図７は、第４の実施形態におけるレギュレータ回路の動作波形例を示す模式図である。図７において、Ｇａは第１のトランジスタ１１に供給されるゲート電圧であり、Ｇｂは第２のトランジスタ１２Ｂに供給されるゲート電圧である。第４の実施形態におけるレギュレータ回路では、第２のトランジスタ１２Ｂに供給するゲート電圧Ｇｂは、電圧源２８からの電圧が高電位として供給され、第７のトランジスタ２７のしきい値電圧レベルが低電位として供給されるインバータにより駆動される。そのため、第２のトランジスタ１２Ｂに供給するゲート電圧Ｇｂの駆動波形の変化は緩やかとなるが、動作自体は第２の実施形態と同様である。
【００３９】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００４０】
１１、１２Ａ、１２Ｂ、１３  トランジスタ
１４  インダクタ
１５  キャパシタ
１６  負荷
１７、１８Ａ、１８Ｂ  制御回路
１９、２０  電圧源
【図１】
0005552691.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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