(57)【特許請求の範囲】
【請求項１】
ゲート電極層と、
前記ゲート電極層を覆うゲート絶縁層と、
前記ゲート絶縁層上に接して、チャネル長方向の一部に設けられた微結晶半導体層と、
前記ゲート絶縁層上の前記微結晶半導体層を覆う半導体層と、
前記半導体層上に接する非晶質半導体層と、
前記非晶質半導体層上に接して、離間して設けられたソース領域及びドレイン領域を形成する一対の不純物半導体層と、を有し、
前記一対の不純物半導体層の一方は、前記微結晶半導体層と、少なくとも一部が重畳し、
前記半導体層は、少なくとも一部が前記ゲート絶縁層に接し、
前記半導体層は、非晶質構造の中に離散的に存在する複数の結晶領域を含むことを特徴とする薄膜トランジスタ。
【請求項２】
ゲート電極層と、
前記ゲート電極層を覆うゲート絶縁層と、
前記ゲート絶縁層上に接して、チャネル長方向の一部に離間して設けられた一対の微結晶半導体層と、
前記ゲート絶縁層上の前記一対の微結晶半導体層を覆う半導体層と、
前記半導体層上に接する非晶質半導体層と、
前記非晶質半導体層上に接して、離間して設けられたソース領域及びドレイン領域を形成する一対の不純物半導体層と、を有し、
前記一対の不純物半導体層の一方は、前記一対の微結晶半導体層の一方と、少なくとも一部が重畳し、
前記一対の不純物半導体層の他方は、前記一対の微結晶半導体層の他方と、少なくとも一部が重畳し、
前記半導体層は、少なくとも一部が前記ゲート絶縁層に接し、
前記半導体層は、非晶質構造の中に離散的に存在する複数の結晶領域を含むことを特徴とする薄膜トランジスタ。
【請求項３】
ゲート電極層と、
前記ゲート電極層を覆うゲート絶縁層と、
前記ゲート絶縁層上に接して、チャネル長方向の一部に設けられた微結晶半導体層と、
前記ゲート絶縁層上の前記微結晶半導体層を覆う半導体層と、
前記半導体層上に接する非晶質半導体層と、
前記非晶質半導体層上に接して、離間して設けられたソース領域及びドレイン領域を形成する一対の不純物半導体層と、を有し、
前記一対の不純物半導体層は、前記微結晶半導体層と重畳せず、
前記半導体層は、少なくとも一部が前記ゲート絶縁層に接し、
前記半導体層は、非晶質構造の中に離散的に存在する複数の結晶領域を含むことを特徴とする薄膜トランジスタ。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記微結晶半導体層はリン、ヒ素、アンチモンのいずれか一を含むことを特徴とする薄膜トランジスタ。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記複数の結晶領域は、前記ゲート絶縁層と前記半導体層との界面から離れた位置から、前記半導体層が堆積される方向に向けて、前記一導電型を付与する不純物元素を含む半導体層に達しない領域内において略放射状に成長した逆錐形状の構造を有することを特徴とする薄膜トランジスタ。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記半導体層は、前記ゲート絶縁層との界面近傍に、半導体の配位数を減らしてダングリングボンドを生成する第１の不純物元素と、
前記第１の不純物元素よりもダングリングボンドを生成しにくい第２の不純物元素と、を含み、
前記第１の不純物元素の濃度は、前記第２の不純物元素の濃度よりも一桁以上小さいことを特徴とする薄膜トランジスタ。
【請求項７】
請求項６において、
前記第１の不純物元素は酸素であり、前記第２の不純物元素は窒素であることを特徴とする薄膜トランジスタ。
【請求項８】
請求項７において、
前記半導体層における窒素の濃度は、前記ゲート絶縁層に接する側から前記非晶質半導体層に接する側まで単調に減少していることを特徴とする薄膜トランジスタ。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記非晶質半導体層は非晶質シリコン層であることを特徴とする薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタに関する。
【背景技術】
【０００２】
電界効果トランジスタの一種として、絶縁表面を有する基板上に設けられた半導体層がチャネル形成領域となる薄膜トランジスタが知られている。薄膜トランジスタに用いられる半導体層として、非晶質シリコン、微結晶シリコン及び多結晶シリコンを用いる技術が開示されている（特許文献１乃至５を参照）。薄膜トランジスタは、例えば液晶テレビジョン装置に用いられ、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−０５３２８３号公報
【特許文献２】特開平５−１２９６０８号公報
【特許文献３】特開２００５−０４９８３２号公報
【特許文献４】特開平７−１３１０３０号公報
【特許文献５】特開２００５−１９１５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
非晶質シリコン層がチャネル形成領域となる薄膜トランジスタは、電界効果移動度が低く（０．４〜０．８ｃｍ２／Ｖ・ｓｅｃ程度）、オン電流が低い。一方、微結晶シリコン層がチャネル形成領域となる薄膜トランジスタは、非晶質シリコン層による薄膜トランジスタと比較して電界効果移動度は高いが、オン電流とともにオフ電流が高くなってしまい、十分なスイッチング特性が得られない。
【０００５】
多結晶シリコン層がチャネル形成領域となる薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。そのため、多結晶シリコン層がチャネル形成領域となる薄膜トランジスタは、画素に設けられるスイッチング用のトランジスタのみならず、高速動作が要求されるドライバ回路を構成するトランジスタとしても用いることができる。
【０００６】
しかし、多結晶シリコン層がチャネル形成領域となる薄膜トランジスタの作製工程は、半導体層の結晶化工程が必要なため、上記した非晶質シリコン層を用いた薄膜トランジスタ及び微結晶シリコン層を用いた薄膜トランジスタの作製工程に比べて製造コストが高いことが問題である。また、半導体層の結晶化のためにレーザアニール技術を用いると、レーザビームの照射面積が小さく大画面の液晶パネルを効率良く生産することができない。
【０００７】
ところで、表示パネルの製造に用いられているガラス基板は第１世代（例えば、３２０ｍｍ×４００ｍｍ）のものからはじまって年々大型化が進んで現在は第８世代（例えば、２２００ｍｍ×２４００ｍｍ）のものまで用いられており、今後は第９世代（例えば、２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（例えば、２９５０ｍｍ×３４００ｍｍ）へと更なる大面積化が進むものと予測されている。しかし、このような大面積のガラス基板上に、高速動作が可能な薄膜トランジスタ（例えば、上記の多結晶シリコン層を用いた薄膜トランジスタ）を高い生産性で作製することができる技術は依然として確立されていない。大面積基板上に高速動作が可能な薄膜トランジスタを作製する技術として、微結晶シリコンがチャネル形成領域となる薄膜トランジスタの技術開発が進められているが、その特性はまだ十分なものとはいえない。
【０００８】
本発明の一態様は、薄膜トランジスタのオン電流及びオフ電流に係る上記の問題点が解決された薄膜トランジスタを提供することを課題とする。また、高速動作が可能な薄膜トランジスタを提供することをも課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、ゲート電極層と、前記ゲート電極層を覆って設けられたゲート絶縁層と、前記ゲート電極層と少なくとも一部が重畳し、離間して設けられた、ソース領域及びドレイン領域を形成する一対の不純物半導体層と、前記ゲート絶縁層上に、チャネル長方向の一部に設けられた微結晶半導体層と、前記ゲート絶縁層上に少なくとも前記微結晶半導体層を覆って設けられた半導体層と、前記半導体層と前記一対の不純物半導体層の間に設けられた非晶質半導体層と、を有し、前記半導体層は、非晶質構造の中に離散的に存在する複数の結晶領域を含むことを特徴とする薄膜トランジスタである。
【００１０】
本発明の一態様は、ゲート電極層と、前記ゲート電極層を覆って設けられたゲート絶縁層と、前記ゲート電極層と少なくとも一部が重畳し、離間して設けられた、ソース領域及びドレイン領域を形成する一対の不純物半導体層と、前記ゲート絶縁層上に、前記ゲート電極層及び前記一対の不純物半導体層の一方と少なくとも一部が重畳し、且つ前記一対の不純物半導体層の他方と重畳せずしてチャネル長方向の一部に設けられた微結晶半導体層と、前記ゲート絶縁層上に少なくとも前記微結晶半導体層を覆って設けられた半導体層と、前記半導体層と前記一対の不純物半導体層の間に設けられた非晶質半導体層と、を有し、前記半導体層は、非晶質構造の中に離散的に存在する複数の結晶領域を含むことを特徴とする薄膜トランジスタである。
【００１１】
本発明の一態様は、ゲート電極層と、前記ゲート電極層を覆って設けられたゲート絶縁層と、前記ゲート絶縁層上に、少なくとも一部が接するように設けられた半導体層と、前記半導体層上に設けられた非晶質半導体層と、前記非晶質半導体層上に離間して設けられた、ソース領域及びドレイン領域を形成する一対の不純物半導体層と、前記ゲート絶縁層と前記非晶質半導体層との間に、前記ゲート電極層及び前記一対の不純物半導体層の一方と少なくとも一部が重畳し、且つ前記一対の不純物半導体層の他方と重畳せずしてチャネル長方向の一部に設けられ、前記半導体層により覆われた微結晶半導体層と、を有し、前記半導体層は、非晶質構造の中に離散的に存在する複数の結晶領域を含むことを特徴とする薄膜トランジスタである。
【００１２】
本発明の一態様は、ゲート電極層と、前記ゲート電極層を覆って設けられたゲート絶縁層と、前記ゲート絶縁層上に、前記ゲート電極層と少なくとも一部が重畳して設けられた微結晶半導体層と、少なくとも前記微結晶半導体層を覆って設けられた非晶質半導体層と、前記非晶質半導体層上に、一方が前記微結晶半導体層と重畳して設けられ、他方が前記非晶質半導体層上に前記微結晶半導体層と重畳せずして設けられ、ソース領域及びドレイン領域を形成する一対の不純物半導体層と、前記ゲート絶縁層上に少なくとも前記微結晶半導体層を覆って設けられた半導体層と、を有し、前記半導体層は、非晶質構造の中に離散的に存在する複数の結晶領域を含むことを特徴とする薄膜トランジスタである。
【００１３】
上記構成の本発明の一態様において、前記微結晶半導体層はドナーとなる不純物元素（例えばリン）を含むとよい。
【００１４】
上記構成の本発明の一態様において、前記複数の結晶領域は、前記ゲート絶縁層と前記半導体層との界面から離れた位置から、前記半導体層が堆積される方向に向けて、前記一導電型を付与する不純物元素を含む半導体層に達しない領域内において略放射状に成長した逆錐形状の構造を有していることが好ましい。
【００１５】
上記構成の本発明の一態様において、前記半導体層は、前記ゲート絶縁層との界面近傍に、半導体の配位数を減らしてダングリングボンドを生成する第１の不純物元素と、前記第１の不純物元素よりもダングリングボンドを生成しにくい第２の不純物元素と、を含み、前記第１の不純物元素の濃度は、前記第２の不純物元素の濃度よりも一桁以上小さいことが好ましい。
【００１６】
上記構成の本発明の一態様において、前記第１の不純物元素としては酸素、前記第２の不純物元素としては窒素が挙げられる。
【００１７】
上記構成の本発明の一態様において、前記半導体層における窒素の濃度は、前記ゲート絶縁層に接する側から前記非晶質半導体層に接する側まで単調に減少しているとよい。
【００１８】
上記構成の本発明の一態様において、前記非晶質半導体層として、例えば非晶質シリコン層が挙げられる。
【００１９】
一般的な薄膜トランジスタでは、ソース領域とドレイン領域の間のキャリア（電子又は正孔）の流れを、ゲート電極に印加する電圧（ゲート電極の電位とソース領域の電位との電位差）によって制御し、前記キャリアはソース領域からドレイン領域まで半導体層中を流れる。しかし、本発明の一態様に係る薄膜トランジスタでは、ソース領域とドレイン領域との間を流れるキャリアが、ゲート電極層と重畳して設けられた微結晶半導体層中と、該微結晶半導体層上からチャネル長方向に延在して設けられた非晶質半導体層中を流れる。
【００２０】
上記構成の本発明の一態様である薄膜トランジスタにおいて、微結晶半導体層は、薄膜トランジスタのチャネル長方向の全域に渡って延在しているのではなくチャネル長方向の一部にのみ設けられ、チャネル長方向の一部は非晶質半導体層により構成されている。すなわち、本発明の一態様である薄膜トランジスタでは、ソース領域とドレイン領域の間のチャネル長方向の一定距離においては、チャネル間を流れるキャリアが非晶質半導体層を流れることになる。
【００２１】
上記構成の本発明の一態様である薄膜トランジスタのキャリアが流れる領域において、半導体層の下に接して窒化シリコン層が設けられ、微結晶半導体層の下にのみ接して酸化窒化シリコン層が設けられていることが好ましい。これは、次の２つの問題を避けるためである。
【００２２】
第１の問題は、非晶質半導体層に接するゲート絶縁層として酸化窒化シリコンを用いると、トランジスタのしきい値電圧が正電位側にシフトし、更にはサブスレッショルド係数（Ｓ値ともいう。）が大きくなることである。
【００２３】
第２の問題は、窒化シリコン層上に微結晶半導体層を形成すると、微結晶半導体層のピーリング等が生じやすく、形成が困難なことである。
【００２４】
上記構成の本発明の一態様である薄膜トランジスタにおいて、微結晶半導体層のドナー濃度は可能な限り高くすることが好ましい。微結晶半導体層のドナー濃度は、例えば、１×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下とすればよい。微結晶半導体層のドナー濃度を高めることで電界効果移動度を高めることができ、高速な動作が可能となるからである。
【００２５】
なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコン又は窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【００２６】
なお、本明細書中において、微結晶半導体層の電気伝導度は１×１０−５Ｓ・ｃｍ−１以上５×１０−２Ｓ・ｃｍ−１以下とすることが好ましく、非晶質半導体層の電気伝導度は微結晶半導体層よりも低い。一対の微結晶半導体層は、少なくとも薄膜トランジスタのチャネル長方向の一部に延在し、前記した電気伝導度を有することで高いオン電流を生じさせる。一方、チャネル形成領域の一部を構成し、所謂オフセット領域を形成する非晶質半導体層は、オフ電流の低減に寄与する。
【００２７】
なお、本明細書中において、不純物半導体とは、電気伝導に寄与するキャリアの大多数が添加された一導電型の不純物元素による半導体をいう。一導電型の不純物元素は、ドナー又はアクセプタとなり得る元素であり、ドナーとして代表的には周期表第１５族元素が挙げられ、アクセプタとして代表的には周期表第１３族元素が挙げられる。微結晶半導体層の移動度を向上させるためには、ドナーとなる不純物元素を添加することが好ましい。
【００２８】
なお、微結晶半導体とは、結晶粒径が例示的には２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下であり、好ましくは電気伝導度が概略１０−７Ｓ・ｃｍ−１から１０−４Ｓ・ｃｍ−１である半導体であって、価電子制御により１０１Ｓ・ｃｍ−１程度にまで高められる半導体をいう。もっとも、本発明の一態様において、微結晶半導体の概念は前記した結晶粒径、電気伝導度の値のみに固定されるものではなく、同等の物性値を有するものであれば必ずしも上記した粒径等に限定されるものではない。
【００２９】
なお、「オン電流」とは、チャネル形成領域に電流を流すためにゲート電極に適切なゲート電圧を印加した時（即ち、薄膜トランジスタがオン状態の時）に、ソース領域とドレイン領域との間、即ちチャネル形成領域を流れる電流をいう。なお、ここで「オン状態」とは、ゲート電圧（ソース領域の電位を基準にしたゲート電極の電位との電位差）がトランジスタのしきい値電圧を超えた状態をいう。
【００３０】
また、「オフ電流」とは、薄膜トランジスタのゲート電圧がしきい値電圧より低い場合（即ち、薄膜トランジスタがオフ状態の時）に、ソース領域とドレイン領域との間、即ちチャネル形成領域を流れる電流をいう。なお、ここで「オフ状態」とは、ゲート電圧（ソース領域の電位を基準にしたゲート電極の電位との電位差）がトランジスタのしきい値電圧以下の状態をいう。
【発明の効果】
【００３１】
本発明の一態様において、微結晶半導体層を薄膜トランジスタのチャネル長方向の全域に渡って延在させるのではなくチャネル形成領域の一部に設け、チャネル形成領域の一定距離においてキャリアが非晶質半導体層を流れるように構成することで、オン電流が高く、オフ電流が低い、スイッチング特性に優れた薄膜トランジスタを得ることができる。
【００３２】
本発明の一態様において、微結晶半導体層と接する絶縁層として酸化窒化シリコン層を設けることで、結晶性の高い微結晶半導体層を有する薄膜トランジスタを得ることが可能になる。
【００３３】
本発明の一態様において、非晶質半導体層と接する絶縁層として窒化シリコン層を設け、且つ微結晶半導体層と接する絶縁層として酸化窒化シリコン層を設けると、サブスレッショルド係数が小さく、しきい値電圧がシフトせず又はしきい値電圧のシフトが小さい、電気的特性が良好な薄膜トランジスタを得ることができる。
【図面の簡単な説明】
【００３４】
【図１】薄膜トランジスタの構造の一例を説明する図。
【図２】半導体層１１０の構造の一例を説明する図。
【図３】薄膜トランジスタの作製方法の一例を説明する図。
【図４】薄膜トランジスタの作製方法の一例を説明する図。
【図５】薄膜トランジスタの作製方法の一例を説明する図。
【図６】薄膜トランジスタの作製方法の一例を説明する図。
【図７】薄膜トランジスタの作製方法を説明する図。
【図８】実施例１を説明する図。
【図９】薄膜トランジスタの構造の一例を説明する図。
【図１０】薄膜トランジスタの構造の一例を説明する図。
【発明を実施するための形態】
【００３５】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３６】
本発明の一態様である薄膜トランジスタの構造の一例について、図面を参照して説明する。
【００３７】
図１（Ａ）に示す薄膜トランジスタは、基板１００上に設けられたゲート電極層１０２と、ゲート電極層１０２を覆って設けられたゲート絶縁層１０４と、ゲート電極層１０２と少なくとも一部が重畳し、離間して設けられた、ソース領域及びドレイン領域を形成する不純物半導体層１１４ａ及び不純物半導体層１１４ｂと、ゲート絶縁層１０４上に、チャネル長方向の一部に設けられた微結晶半導体層１０６と、ゲート絶縁層１０４上に少なくとも微結晶半導体層１０６を覆って設けられた半導体層１１０と、半導体層１１０と不純物半導体層１１４ａ及び不純物半導体層１１４ｂの間に設けられた非晶質半導体層１１２と、を有する。
【００３８】
より詳細には、図１（Ａ）に示す薄膜トランジスタは、基板１００上に設けられたゲート電極層１０２と、ゲート電極層１０２を覆って設けられたゲート絶縁層１０４と、ゲート電極層１０２と少なくとも一部が重畳し、離間して設けられた、ソース領域及びドレイン領域を形成する不純物半導体層１１４ａ及び不純物半導体層１１４ｂと、ゲート絶縁層１０４上に、ゲート電極層１０２及び不純物半導体層１１４ａと少なくとも一部が重畳し、且つ不純物半導体層１１４ｂと重畳せずしてチャネル長方向の一部に設けられた微結晶半導体層１０６と、ゲート絶縁層１０４上に少なくとも微結晶半導体層１０６を覆って設けられた半導体層１１０と、半導体層１１０と不純物半導体層１１４ａ及び不純物半導体層１１４ｂの間に設けられた非晶質半導体層１１２と、を有する。
【００３９】
換言すると、図１（Ａ）に示す薄膜トランジスタは、基板１００上に設けられたゲート電極層１０２と、ゲート電極層１０２を覆って設けられたゲート絶縁層１０４と、ゲート絶縁層１０４上に、少なくとも一部が接するように設けられた半導体層１１０と、半導体層１１０上に設けられた非晶質半導体層１１２と、非晶質半導体層１１２上に離間して設けられた、ソース領域及びドレイン領域を形成する不純物半導体層１１４ａ及び不純物半導体層１１４ｂと、ゲート絶縁層１０４と非晶質半導体層１１２との間に、ゲート電極層１０２及び不純物半導体層１１４ａと少なくとも一部が重畳し、且つ不純物半導体層１１４ｂと重畳せずしてチャネル長方向の一部に設けられた微結晶半導体層１０６と、を有する。
【００４０】
更に換言すると、図１（Ａ）に示す薄膜トランジスタは、基板１００上に設けられたゲート電極層１０２と、ゲート電極層１０２を覆って設けられたゲート絶縁層１０４と、ゲート絶縁層１０４上に、ゲート電極層１０２と少なくとも一部が重畳して設けられた微結晶半導体層１０６と、少なくとも微結晶半導体層１０６を覆って設けられた非晶質半導体層１１２と、非晶質半導体層１１２上に、一方が微結晶半導体層１０６と重畳して設けられ、他方が非晶質半導体層１１２上に微結晶半導体層１０６と重畳せずして設けられ、ソース領域及びドレイン領域を形成する不純物半導体層１１４ａ及び不純物半導体層１１４ｂと、ゲート絶縁層１０４上に少なくとも微結晶半導体層１０６を覆って設けられた半導体層１１０と、を有する。
【００４１】
なお、図１（Ａ）では、好ましい形態として、微結晶半導体層１０６上にバッファ層１０８が設けられているが、バッファ層１０８が設けられていなくてもよい。バッファ層１０８を設けない場合には、工程が簡略化し、スループットが向上する。
【００４２】
また、配線層１１６ａ及び配線層１１６ｂは、不純物半導体層１１４ａ及び不純物半導体層１１４ｂ上に接して設けられている。ただし、これに限定されず、配線層１１６ａの一部が、半導体層１１０及び非晶質半導体層１１２の一部に接していてもよい。このときの形態を図１（Ｂ）に示す。なお、図１（Ｂ）に示す各層は、図１（Ａ）に示す層と同一の符号が付されている限り、同一の層を表す。図１（Ａ）に示す薄膜トランジスタは、例えば、多階調マスクを用いることで形成することができる。そして、多階調マスクを用いない場合に図１（Ｂ）に示す薄膜トランジスタを作製することができる。
【００４３】
図１（Ａ）に示す薄膜トランジスタの各層について以下に説明する。
【００４４】
基板１００としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いればよい。
【００４５】
ゲート電極層１０２は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成すればよい。厚さは５０ｎｍ以上５００ｎｍ以下程度で形成すればよい。ゲート電極層１０２は、基板１００上に、スパッタリング法又は真空蒸着法を用いて上記した材料により導電層を形成し、該導電層上にフォトリソグラフィ法等によりレジストマスクを形成し、該レジストマスクを用いて導電層をエッチングして形成することができる。ここでは、基板１００上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングする。また、ゲート電極層１０２を形成する工程によりゲート配線（走査線）も同時に形成することができる。更には、画素部が有する容量線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量線とは画素の保持容量の一方の電極に接続された配線をいう。
【００４６】
ゲート絶縁層１０４は、ＣＶＤ法又はスパッタリング法等を用いて、窒化シリコン、酸化窒化シリコン又は窒化酸化シリコンを単層で又は積層して形成する。また、ゲート絶縁層１０４を酸化窒化シリコンにより形成すると、トランジスタの閾値電圧の変動を抑制することができる。また、ゲート絶縁層１０４を窒化シリコンにより形成すると、薄膜トランジスタのサブスレッショルド係数を小さくすることができる。また、基板１００とゲート絶縁層１０４との密着力を強くすることができる。また、基板１００に含まれるナトリウム等の不純物元素が、微結晶半導体層１０６などへ侵入することを防止できる。更には、ゲート電極層１０２の酸化を防止することが可能である。
【００４７】
また、ゲート絶縁層１０４は、厚さ５０ｎｍ以上５５０ｎｍ以下、更には厚さ５０ｎｍ以上３００ｎｍ以下で形成することが好ましい。特に、ゲート電極層１０２をスパッタリング法により形成した場合には、その表面に凹凸を生じることが多い。このような厚さとすることで、凹凸による被覆率の低減を緩和することが可能である。
【００４８】
なお、ゲート絶縁層１０４として、薄膜トランジスタのキャリアが流れる領域において、半導体層１１０の下に接して窒化シリコン層が設けられ、微結晶半導体層の下にのみ接して酸化窒化シリコン層が設けられていることが好ましい。これは、非晶質半導体を多く含む層に接するゲート絶縁層として酸化窒化シリコンを用いると、トランジスタのしきい値電圧が正電位側にシフトし、更にはサブスレッショルド係数（Ｓ値ともいう。）が大きくなるためであり、また、窒化シリコン層上に微結晶半導体層を形成すると、微結晶半導体層のピーリング等が生じやすく、形成が困難なためである。
【００４９】
また、微結晶半導体層１０６は、その電気伝導度が０．９〜２Ｓ・ｃｍ−１の範囲であることが好ましい。
【００５０】
また、微結晶半導体層１０６の厚さは５ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下となるように形成すればよい。
【００５１】
微結晶半導体層１０６には、十分なオン電流を得るために一導電型の不純物元素（ドナーとなる不純物元素）が添加されているとよい。
【００５２】
微結晶半導体層１０６の厚さは５ｎｍ以上３０ｎｍ以下、好ましくは１０ｎｍ以上２０ｎｍ以下と薄くすることで、薄膜トランジスタのオフ電流を低く保つことができる。また、微結晶半導体層１０６と、不純物半導体層１１４ａ及び不純物半導体層１１４ｂの間に非晶質半導体層１１２が設けられるため、従来の微結晶半導体層を用いた薄膜トランジスタと比較して、オフ電流を低減することができる。
【００５３】
バッファ層１０８は、非晶質半導体により形成すればよい。または、フッ素又は塩素等のハロゲンが添加された非晶質半導体を用いてもよい。バッファ層１０８の厚さは３０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１５０ｎｍ以下とすればよい。非晶質半導体としては、アモルファスシリコンが挙げられる。また、バッファ層１０８として、非晶質半導体層、更には水素、窒素又はハロゲンを含む非晶質半導体層を形成することで、微結晶半導体層１０６が有する結晶粒表面の自然酸化を防止することが可能である。これにより、キャリアが捕獲されうる欠陥の数を低減し、またはキャリアの進行を妨げうる領域を小さくすることができる。そのため、薄膜トランジスタの高速動作が可能となり、オン電流を高めることができる。
【００５４】
また、ゲート絶縁層１０４と非晶質半導体層１１２との間に、非晶質半導体層１１２と比較して抵抗率の低い半導体層１１０を設けることで、キャリアが流れやすくなり、薄膜トランジスタの高速動作が可能である。
【００５５】
非晶質半導体層１１２は、アモルファスシリコンにより形成するとよい。また、非晶質半導体層１１２に、フッ素又は塩素等が含まれていても良い。また、非晶質半導体層１１２にリンが含まれる場合には、他の半導体層に含まれるよりも低濃度とするとよい。特に、非晶質半導体層１１２に微結晶半導体層１０６よりも低濃度のリンが含まれると、トランジスタのしきい値電圧の変動を抑制することが可能である。また、配線と重畳する非晶質半導体層１１２の厚さは５０ｎｍ以上５００ｎｍ以下とする。
【００５６】
非晶質半導体層１１２は、微結晶半導体層１０６の側面を覆って形成される。また、非晶質半導体層１１２は、バッファ層１０８を覆って形成される。また、微結晶半導体層１０６の周縁部において、ゲート絶縁層１０４と非晶質半導体層１１２が接する。このような構造とすることにより、微結晶半導体層１０６と、不純物半導体層１１４ａ及び不純物半導体層１１４ｂとが接しないため、微結晶半導体層１０６と、不純物半導体層１１４ａ及び不純物半導体層１１４ｂとの間で生じるリーク電流を低減することができ、薄膜トランジスタのオフ電流を低減することができる。
【００５７】
ｎ型の薄膜トランジスタを形成する場合には、一対の不純物半導体層１１４ａと不純物半導体層１１４ｂには、不純物元素として例えばリンを添加する。また、ｐ型の薄膜トランジスタを形成する場合には、不純物元素として例えばボロンを添加する。不純物半導体層１１４ａ及び不純物半導体層１１４ｂは１０ｎｍ以上１００ｎｍ以下、好ましくは３０ｎｍ以上５０ｎｍ以下の厚さで形成するとよい。
【００５８】
配線層１１６ａ及び配線層１１６ｂは、導電性材料により設ければよく、例えば金属材料により形成すればよい。例えば、アルミニウム、アルミニウムに耐熱性向上元素が添加されたもの、若しくはアルミニウムにヒロック防止元素が添加されたもの（以下、これらをアルミニウム合金とよぶ。）を単層で、または積層して形成することが好ましい。ここで、耐熱性向上元素又はヒロック防止元素としては、銅、シリコン、チタン、ネオジム、スカンジウム又はモリブデン等が挙げられる。また、不純物半導体層１１４ａ又は不純物半導体層１１４ｂと接する側に、チタン、タンタル、モリブデン、タングステン又はこれらの窒化物からなる層を形成し、その上にアルミニウム又はアルミニウム合金を形成した積層構造とすることが好ましい。更には、アルミニウム又はアルミニウム合金上に、チタン、タンタル、モリブデン、タングステン又はこれらの窒化物からなる層を形成した三層構造とすることが好ましい。
【００５９】
また、図１（Ａ）に示す薄膜トランジスタでは、非晶質半導体層１１２が配線層１１６ａ及び配線層１１６ｂと接さず、バッファ層１０８上に一対の不純物半導体層１１４ａ及び不純物半導体層１１４ｂを介して配線層１１６ａ及び配線層１１６ｂが設けられた構造を示しているが、図１（Ｂ）に示すように、非晶質半導体層１１２の側面が配線層１１６ａ及び配線層１１６ｂと接する構造としてもよい。なお、多階調マスクを用いて図１（Ａ）に示す薄膜トランジスタを作製することができる。そして、多階調マスクを用いない場合に図１（Ｂ）に示す薄膜トランジスタを作製することができる。
【００６０】
また、図１（Ａ）に示す薄膜トランジスタは、第１の薄膜トランジスタと第２の薄膜トランジスタが直列に接続されたものである。第１の薄膜トランジスタは、ゲート電極層１０２、ゲート絶縁層１０４、微結晶半導体層１０６、バッファ層１０８、半導体層１１０、非晶質半導体層１１２、不純物半導体層１１４ａ及び配線層１１６ａで構成される。第２の薄膜トランジスタは、ゲート電極層１０２、ゲート絶縁層１０４、非晶質半導体層１１２、不純物半導体層１１４ｂ及び配線層１１６ｂで構成される。
【００６１】
第２の薄膜トランジスタは、非晶質半導体層をチャネル形成領域に用いた薄膜トランジスタである。第１の薄膜トランジスタでは、キャリアが流れる領域は、微結晶半導体層１０６である。微結晶半導体層１０６は、電気伝導度が０．９〜２Ｓ・ｃｍ−１であり、通常の非晶質半導体層と比較して抵抗率が低い。このため、ゲート電極層１０２に、第２の薄膜トランジスタのしきい値電圧未満の正電圧が印加されている状態でも、微結晶半導体層１０６に多数のキャリアが誘起された状態となる。第２の薄膜トランジスタのしきい値電圧以上の正電圧がゲート電極層１０２に印加されると、第２の薄膜トランジスタがオンとなり、微結晶半導体層１０６に誘起されていた多数のキャリアが、第１の薄膜トランジスタの配線層１１６ａ又は第２の薄膜トランジスタの配線層１１６ｂへ流れる。
【００６２】
半導体層１１０は、第１の領域１２５及び第２の領域１２７を有する（図２を参照）。第１の領域１２５は、非晶質構造及び微小結晶粒１２８を有する。第２の領域１２７は、離散的に存在する複数の結晶粒１２６と、微小結晶粒１２８と、複数の結晶粒１２６及び微小結晶粒１２８の間を充填する非晶質構造とを有する。第１の領域１２５は、ゲート絶縁層１０４上に接して、ゲート絶縁層１０４との界面から厚さｔ１となる位置まで存在する。第２の領域１２７は、第１の領域１２５上に接して、厚さｔ２となる位置まで存在する。すなわち、結晶粒１２６の核生成位置は、ゲート絶縁層１０４の界面からｔ１の位置となるよう半導体層１１０の厚さ方向において制御されている。結晶粒１２６の核生成位置は、半導体層１１０に含まれる結晶化を抑制する不純物元素の濃度（例えば窒素濃度）により制御されている。
【００６３】
結晶粒１２６の形状は、逆錐形である。ここで、逆錐形とは、多数の平面から構成される面と、多数の平面から構成される面の閉じた曲線または折れ線の周上を一周する点の集合とこの多数の平面から構成される面の外に存在する頂点とを結ぶ線によって作られる面と、で囲まれた立体的形状であって、該頂点が基板側に存在するものをいう。換言すると、後の実施例において説明するように、ゲート絶縁層１０４と半導体層１１０との界面から離れた位置から、半導体層１１０が堆積される方向に向けて、ソース領域及びドレイン領域に達しない領域内において略放射状に成長した形状である。離散的に形成された結晶核のそれぞれが、半導体層の形成と共に結晶の方位に沿って成長することで、結晶粒は、結晶核を起点として結晶の成長方向と垂直な面の面内方向に拡がるように成長する。このように結晶粒を有することで、非晶質半導体よりもオン電流を高くすることができる。また、結晶粒１２６内には単結晶または双晶を含む。ここで、逆錐形の結晶粒１２６では、側面は面方位が揃っており、側面の断面形状（図２）は一直線である。そのため、結晶粒１２６は複数の結晶を含んでいる形態よりも単結晶または双晶を含む形態に近いと考えられる。双晶を含む場合には、複数の結晶を含む場合と比較して、ダングリングボンドが少ないため欠陥数が少なく、オフ電流が小さい。また、複数の結晶を含む場合と比較して、粒界が少なく、オン電流が大きい。なお、結晶粒１２６には、複数の結晶を含んでいてもよい。
【００６４】
なお、双晶とは、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることをいう。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する領域は実質的に結晶粒界が存在しないと見なすことができる。
【００６５】
なお、結晶核の生成を抑制する不純物元素において、シリコン中にあってキャリアトラップを生成しない不純物元素（例えば、窒素）を選択する。一方、シリコンの配位数を減らし、ダングリングボンドを生成する不純物元素（例えば、２配位の酸素）の濃度は低減させる。従って、窒素濃度を低減させずして酸素濃度を低減させるとよい。具体的には、酸素については二次イオン質量分析法によって計測される濃度を５×１０１８ｃｍ−３以下とするとよい。
【００６６】
また、本実施の形態では、ゲート絶縁層１０４の表面に窒素を存在させて半導体層１１０を形成する。ここで、窒素濃度は核生成位置を決定するため重要である。窒素が存在するゲート絶縁層１０４上に半導体層１１０を形成すると、まず、第１の領域１２５が形成され、その後、第２の領域１２７が形成される。ここで、第１の領域１２５と第２の領域１２７との界面の位置は窒素濃度により決定される。二次イオン質量分析法によって計測される窒素の濃度が１×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下、好ましくは２×１０２０ｃｍ−３以上７×１０２０ｃｍ−３以下のときに結晶核を生成し、第２の領域１２７が形成されることとなる。すなわち、結晶粒１２６の成長の起点となる結晶核の生成位置において、二次イオン質量分析法によって計測される窒素の濃度は１×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下、好ましくは２×１０２０ｃｍ−３以上７×１０２０ｃｍ−３以下となる。換言すると、逆錐形を有する結晶粒１２６の頂点における、二次イオン質量分析法によって計測される窒素の濃度は１×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下、好ましくは２×１０２０ｃｍ−３以上７×１０２０ｃｍ−３以下である。
【００６７】
また、窒素濃度は、ゲート絶縁層１０４との界面から離れるにつれて徐々に低下する。窒素濃度は、２５ｎｍ以上４０ｎｍ以下の範囲で一桁低下するとよく、好ましくは３０ｎｍ以上３５ｎｍ以下で一桁低下することが好ましい。
【００６８】
上記説明したように、結晶粒は離散的に存在する。結晶粒を離散的に存在させるためには、結晶の核生成密度を制御することが必要である。窒素濃度を上記の濃度範囲とすることで、結晶粒の核生成密度を制御し、結晶粒を離散的に存在せしめることが可能である。
【００６９】
なお、上記したように結晶核の生成を抑制する不純物元素が高濃度（二次イオン質量分析法によって計測される不純物の濃度が概ね１×１０２０ｃｍ−３以上）に存在すると、結晶成長も抑制するため、半導体層１１０に含ませる窒素は、半導体層の被堆積面にのみ添加し、またはその堆積初期にのみ導入する。
【００７０】
半導体層１１０の第１の領域１２５は、非晶質構造及び微小結晶粒１２８を有する。また、従来の非晶質半導体層と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ  Ｐｈｏｔｏｃｕｒｒｅｎｔ  Ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない。これらのことから、従来の非晶質半導体層と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体層である。また、半導体層１１０の第１の領域１２５を低温フォトルミネッセンス分光によるスペクトルのピーク領域は、１．３１  ｅＶ以上１．３９ｅＶ以下である。なお、微結晶半導体層、代表的には微結晶シリコン層を低温フォトルミネッセンス分光によるスペクトルのピーク領域は、０．９８ｅＶ以上１．０２ｅＶ以下である。
【００７１】
ここで、半導体層１１０は、ＮＨ基を含むことが好ましい。半導体層１１０にＮＨ基を含ませることで、半導体層１１０中のダングリングボンドを架橋することができる。
【００７２】
本実施の形態の薄膜トランジスタのチャネル長Ｌは、第１の薄膜トランジスタのチャネル長ａと、第２の薄膜トランジスタのチャネル長ｂの和である。第１の薄膜トランジスタのチャネル長ａは、不純物半導体層１１４ａのバックチャネル側端部と、微結晶半導体層１０６のバックチャネルと重畳する領域における端部との間の距離である。第２の薄膜トランジスタのチャネル長ｂは、微結晶半導体層１０６のバックチャネルと重畳する領域におけるゲート絶縁層１０４と接する端部と、不純物半導体層１１４ｂのバックチャネル側端部との距離である。チャネル長ａを長くし、チャネル長ｂを短くすることで、薄膜トランジスタのオン電流が高くなり、移動度も向上する。
【００７３】
なお、チャネル長ａに対してチャネル長ｂを短くする場合には、第２の薄膜トランジスタにおいて短チャネル効果が生じないように、ゲート絶縁層１０４を薄く形成することが好ましい。
【００７４】
一方、ゲート電極層１０２に負の電圧を印加すると、微結晶半導体層１０６にキャリアが誘起されたとしても、第２の薄膜トランジスタがオフであるため、電流の流れを妨げることができる。第２の薄膜トランジスタは非晶質半導体層により形成され、更にはリークパス等も生じにくいため、オフ電流を小さくすることができる。
【００７５】
以上説明したように、本発明の一態様である薄膜トランジスタは、オン電流と移動度が大きく、オフ電流が小さいものとなる。更には、本発明の一態様である薄膜トランジスタは、サブスレッショルド係数が小さく、しきい値電圧がシフトしにくいものであり、良好な電気的特性を有する。
【００７６】
また、図１に示す薄膜トランジスタは、ソース領域とドレイン領域となる不純物半導体層１１４ａと不純物半導体層１１４ｂとの間において、非晶質半導体層１１２の表面（バックチャネル部）には凹凸形状を有し、ソース領域とドレイン領域との間の距離が十分に長く、リーク電流の経路が長い。バックチャネル部はオフ電流の流れる主な経路の一つである。そのため、ソース領域とドレイン領域との間を長くすることで、オフ電流を小さくすることができる。
【００７７】
更には、ゲート電極層１０２と、不純物半導体層１１４ａ及び不純物半導体層１１４ｂとの間には、絶縁層の他に非晶質半導体層１１２が設けられており、ゲート電極層１０２と、不純物半導体層１１４ａと不純物半導体層１１４ｂとの間の距離を長くとることができる。このため、ゲート電極層１０２と、不純物半導体層１１４ａ及び不純物半導体層１１４ｂとの間に生じる寄生容量を低減することができる。
【００７８】
図１（Ａ）に示す薄膜トランジスタの作製方法について、以下に説明する。
【００７９】
なお、図１（Ａ）に示す薄膜トランジスタは、液晶表示装置等の画素トランジスタとして用いることができるものである。そこで、以下の説明では、画素トランジスタの作製方法について説明する。
【００８０】
薄膜トランジスタは、一般にｐ型よりもｎ型の方が、電界効果移動度が高く、駆動回路に用いるのに適している。また、同一の基板上に形成する薄膜トランジスタは全て同じ極性とすることが、工程数が少なくなり好ましい。従って、本実施の形態ではｎ型の薄膜トランジスタの作製工程について説明する。ただし、ｐ型の薄膜トランジスタであっても同様に作製することが可能である。
【００８１】
まず、図１（Ａ）に示す薄膜トランジスタの作製工程について、図３乃至図７を参照して説明する。なお、図３および図４中のＡ−Ｂ、Ｃ−Ｄはそれぞれ図５のＡ−Ｂにおける断面図および図５のＣ−Ｄにおける断面図を示す。
【００８２】
まず、基板１００上に導電層１３２を形成する（図３（Ａ）を参照）。導電層１３２は、後の工程によりゲート電極層１０２となるものである。従って、導電層１３２は、ゲート電極層１０２を形成する材料及び方法を用いて形成することができる。
【００８３】
次に、導電層１３２上にレジストを塗布し、第１のフォトマスクを用いたフォトリソグラフィ工程によってレジストマスクを形成する。このレジストマスクを用いて導電層１３２を所望の形状にエッチングし、ゲート電極層１０２を形成する。その後、レジストマスクを除去する。
【００８４】
次に、基板１００上に、ゲート電極層１０２を覆ってゲート絶縁層１０４を形成する。ゲート絶縁層１０４は、上記した材料及び方法により形成することができる。
【００８５】
次に、ゲート絶縁層１０４上に微結晶半導体層１３６を形成する（図３（Ｂ）を参照）。
【００８６】
微結晶半導体層１３６は、プラズマＣＶＤ装置の処理室内において、シリコンを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成することができる。シリコンを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは５０〜２００倍として希釈することで微結晶半導体層１３６を形成することができる。基板は１００℃〜３００℃、好ましくは１２０℃〜３００℃まで加熱して処理を行う。上記の原料ガスと共に、リン、ヒ素、アンチモン等を含む気体を混合すると、ドナーとなる不純物元素を添加することができる。ここでは、シランと、水素と、希ガスとの混合ガス（または水素及び希ガスのいずれかのみでもよい。）にフォスフィンを混合して、グロー放電プラズマにより、リンを含む微結晶半導体層１３６を形成する。
【００８７】
ここで、グロー放電プラズマの生成は、１ＭＨｚから２０ＭＨｚ（代表的には１３．５６ＭＨｚ）の高周波電力、または２０ＭＨｚより大きく１２０ＭＨｚ程度まで（代表的には２７．１２ＭＨｚ、６０ＭＨｚ）のＶＨＦ帯の高周波電力を印加することで行うことができる。
【００８８】
また、シリコンを含む堆積性気体として代表的には、ＳｉＨ４又はＳｉ２Ｈ６等が挙げられる。
【００８９】
なお、ドナーとなる不純物元素は、微結晶半導体層１３６に直接添加せず、ゲート絶縁層１０４にドナーとなる不純物元素を含ませることで行ってもよい。ゲート絶縁層１０４にドナーとなる不純物元素を含ませるためには、ゲート絶縁層１０４の原料ガス中にフォスフィンを含ませればよい。例えば、シラン、アンモニア及びフォスフィンを含む混合ガスを用いたプラズマＣＶＤ法によりリンを含む窒化シリコン層を形成することができる。または、シラン、一酸化二窒素、アンモニア及びフォスフィンを含む混合ガスを用いたプラズマＣＶＤ法により、リンを含む酸化窒化シリコン層を形成することができる。
【００９０】
または、微結晶半導体層１３６を形成する前に、処理室内にドナーとなる不純物元素を含む気体を流し、ゲート絶縁層１０４の表面及び処理室の内壁にドナーとなる不純物元素を吸着させておいてもよい。その後、微結晶半導体層１３６の形成を行うことで、ドナーとなる不純物元素を取り込みつつ半導体層を形成することができる。
【００９１】
または、ゲート絶縁層１０４の原料ガス中にフォスフィンを含ませ、更にゲート絶縁層１０４をフォスフィンに曝してもよい。
【００９２】
なお、ゲート絶縁層１０４の表面は、形成後にプラズマ処理するとよい。ここで、代表的には、水素プラズマ、アンモニアプラズマ、水プラズマ、ヘリウムプラズマ、アルゴンプラズマ又はネオンプラズマ等のプラズマのいずれか一又は複数によるプラズマにゲート絶縁層１０４の表面を曝すことにより行うことができる。この結果、ゲート絶縁層１０４の表面に生じる欠陥の密度を低減することができる。ゲート絶縁層１０４の表面のダングリングボンドを終端することができるからである。
【００９３】
次に、微結晶半導体層１３６上に、後の工程でバッファ層１０８となるバッファ層１３８を形成する。バッファ層１３８の形成は、シリコンを含む堆積性気体を用いたプラズマＣＶＤ法によればよい。または、シリコンを含む堆積性気体を、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一種又は複数種の希ガス元素で希釈することでバッファ層１３８を形成することができる。シリコンを含む堆積性気体の流量に対して、水素の流量を１〜２０００倍、好ましくは１〜１０倍、更に好ましくは１〜５倍に希釈することでバッファ層１３８を形成することができる。また、シランガスの流量の１〜１０倍、好ましくは１〜５倍の流量で水素を導入することで、水素を含むバッファ層１３８を形成することができる。バッファ層１３８の形成に用いるガス中には、フッ素又は塩素等のハロゲンを添加してもよい。なお、バッファ層１３８の形成に際して、形成ガス中におけるシランガスの流量は、少なくとも微結晶半導体層１３６の形成時の流量よりも高いものとすることが好ましい。
【００９４】
また、バッファ層１３８は、シリコンのターゲットを用いて、水素又は希ガス雰囲気中でスパッタリングを行って形成することもできる。
【００９５】
また、バッファ層１３８は、プラズマＣＶＤ法により３００℃〜４００℃の温度で形成することが好ましい。この処理により水素が微結晶半導体層１３６に含まれ、水素化した場合と同等の効果が得られる。すなわち、微結晶半導体層１３６上に上記条件でバッファ層１３８を形成することにより、微結晶半導体層１３６に水素を拡散させて、ダングリングボンドを終端させることができる。
【００９６】
また、バッファ層１３８を設けることで、微結晶半導体層１３６に含まれる結晶粒表面の自然酸化を防止することが可能である。バッファ層１３８には水素、窒素又はハロゲンを含ませてもよい。特に、バッファ層１３８と微結晶半導体層１３６の結晶粒が接する領域では、局所的な応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、薄い酸化シリコン層が形成される。しかしながら、バッファ層１３８を設けることで、微結晶半導体層１３６に含まれる結晶粒の酸化を防ぐことができる。また、バッファ層１３８を厚く形成すると、薄膜トランジスタの耐圧が高くなる。そのため、高電圧による薄膜トランジスタの破壊及び劣化を防止することができる。
【００９７】
次に、バッファ層１３８上にレジストを塗布した後、フォトリソグラフィ法によりレジストマスクを形成する。このレジストマスクを用いて、バッファ層１３８を所望の形状にエッチングすることで、バッファ層１０８を形成する。その後、レジストマスクを除去する。
【００９８】
レジストマスクを除去した後に、バッファ層１０８をマスクとして用いて微結晶半導体層１３６をエッチングし、微結晶半導体層１０６を形成する（図３（Ｃ）を参照）。この工程により、バッファ層１０８と重畳しない領域のゲート絶縁層１０４の一部もエッチングされうる。ここで、ゲート絶縁層１０４が窒化シリコン層上に酸化窒化シリコン層が積層されて設けられている場合には、バッファ層１０８と重畳しない領域の酸化窒化シリコン層が除去されることが好ましい。なお、バッファ層１０８をマスクとして用いることなく、バッファ層１０８を形成したレジストマスクを用いて微結晶半導体層１３６をエッチングしてもよい。
【００９９】
ここで、半導体層１４０の形成前にフッ酸により表面を清浄にするとよい。
【０１００】
次に、半導体層１４０を形成する。半導体層１４０の形成条件は、微結晶半導体層１０６の形成時の条件と同様のものとすればよいが、結晶化を抑制する不純物元素を含ませる点が異なる。
【０１０１】
ここで、結晶核の生成を抑制する不純物元素は、シリコン中にあってキャリアトラップを生成しないもの（例えば、窒素）を選択する。一方、シリコンの配位数を減らし、ダングリングボンドを生成する不純物元素（例えば酸素）の濃度は低減させる。従って、窒素濃度を低減させずして酸素濃度を低減させるとよい。具体的には、酸素については二次イオン質量分析法によって計測される濃度を５×１０１８ｃｍ−３以下とするとよい。
【０１０２】
また、半導体層１４０は、窒素が存在するゲート絶縁層１０４、微結晶半導体層１０６及びバッファ層１０８を覆って形成し、二次イオン質量分析法によって計測される窒素の濃度が１×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下、特に、２×１０２０ｃｍ−３以上７×１０２０ｃｍ−３以下のときに結晶核を生成する。すなわち、結晶粒の成長の起点となる結晶核の生成位置において、二次イオン質量分析法によって計測される窒素濃度は１×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下、好ましくは２×１０２０ｃｍ−３以上７×１０２０ｃｍ−３以下となる。なお、窒素濃度を上記範囲とすることで、結晶核の生成を抑制し、結晶核の生成を離散的に存在する程度の状態とすることができるため、複数の結晶領域が接して形成されることを抑制し、オン電流を向上させることができる。
【０１０３】
なお、窒素濃度を上記範囲として結晶核を生成させ、半導体層１４０が徐々に形成される方向において窒素の濃度を低減させつつ半導体材料を堆積していくことで、該結晶核を起点として略放射状に成長させ、逆錐形状の結晶領域を形成してもよい。このような結晶領域を形成すると、双晶を含む単結晶に近い結晶領域を形成することができる。この場合にも、逆錐形状の結晶領域は離散的に存在させる。
【０１０４】
また、窒素濃度は、ゲート絶縁層１０４との界面から離れるにつれて徐々に低下する。窒素濃度は、２５ｎｍ以上４０ｎｍ以下の範囲で一桁低下するとよく、好ましくは３０ｎｍ以上３５ｎｍ以下で一桁低下することが好ましい。
【０１０５】
なお、結晶核の生成を抑制する不純物元素が半導体層１４０の全体に高濃度（二次イオン質量分析法によって計測される不純物元素の濃度が概ね１×１０２０ｃｍ−３以上）に存在することは好ましくない。そこで、このような不純物元素は、半導体層１４０の被形成面にのみ添加し、またはその形成初期にのみ導入することが好ましい。
【０１０６】
次に、半導体層１４０の形成方法について説明する。半導体層１４０は、２ｎｍ以上６０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下の厚さで形成するとよい。
【０１０７】
また、上記のような半導体層１４０を形成するに際して、酸素濃度を低く抑えて、窒素濃度を酸素濃度よりも高くする手段としては、以下に示すものが挙げられる。
【０１０８】
上記のような半導体層１４０を形成するに際して、酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くする手段の一は、半導体層１４０の被形成面に、高濃度に窒素を含ませることである。従って、ゲート絶縁層１０４を窒化シリコンにより形成すればよい。
【０１０９】
または、上記のような半導体層１４０を形成するに際して、酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くする手段の一は、半導体層１４０の形成前に、被形成面に多量の窒素を存在させることである。被形成面に多量の窒素を存在させるためには、ゲート絶縁層１０４の形成後、半導体層１４０の形成前に、ゲート絶縁層１０４の表面を、窒素を含むガスによって生成されるプラズマにより処理すればよい。ここで、窒素を含むガスとしては、例えばアンモニアが挙げられる。
【０１１０】
または、上記のような半導体層１４０を形成するに際して、酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くする手段の一は、半導体層１４０の形成に用いる処理室（チャンバー）の内壁を、高濃度に窒素を含む膜により覆うことである。高濃度に窒素を含む膜として、例えば窒化シリコン膜が挙げられる。なお、処理室（チャンバー）の内壁を覆う高濃度に窒素を含む膜は、ゲート絶縁層１０４と同時に形成してもよく、同時に形成すると工程の簡略化ができるため好ましい。また、この場合には、ゲート絶縁層１０４の形成に用いる処理室（チャンバー）と微結晶半導体層１０６の形成に用いる処理室（チャンバー）が同一のものとなるため、装置が小型化される。
【０１１１】
または、上記のような半導体層１４０を形成するに際して、酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くする手段の一は、半導体層１４０の形成に用いるガスに含まれる酸素の濃度を低く抑え、窒素濃度を高くすることである。このとき、窒素は半導体層１４０の形成初期に用いるガスにのみ導入し、または導入する窒素の量を減少させていけばよい。
【０１１２】
なお、ここでは上記手段の一を用いてもよいし、これらを組み合わせて用いてもよい。ここでは、ゲート絶縁層１０４は窒化シリコン層上に酸化窒化シリコン層を積層した構造とし、ゲート絶縁層１０４をアンモニアに曝すことで、半導体層１４０の被形成面に窒素を供給する。
【０１１３】
ここで、ゲート絶縁層１０４、半導体層１４０、バッファ層１３８、非晶質半導体層１４２並びに不純物半導体層１４４の形成方法の一例について詳細に説明する。なお、以下で説明する形成方法は一例であり、これに限定されない。これらの層はＣＶＤ法等を用いて形成する。また、ゲート絶縁層１０４は、窒化シリコン層上に酸化窒化シリコン層を設けた積層構造とする。このような構造とすることで、窒化シリコン層により基板中に含まれる電気的特性に影響を及ぼす元素（基板がガラスである場合にはナトリウム等の元素）が、半導体層１４０等に侵入することを防止することができる。図７は、これらを形成するに際して用いるＣＶＤ装置の模式図を示す。
【０１１４】
図７に断面図を示すプラズマＣＶＤ装置２００は、ガス導入手段１８９及び排気手段１９０に接続されている。
【０１１５】
図７に示すプラズマＣＶＤ装置２００は、処理室１８０と、ステージ１８１と、ガス導入部１８２と、シャワープレート１８３と、排気口１８４と、上部電極１８５と、下部電極１８６と、交流電源１８７と、温度制御部１８８と、を具備する。
【０１１６】
処理室１８０は剛性のある素材で形成され、内部を真空排気できるように構成されている。処理室１８０には、上部電極１８５と下部電極１８６が備えられている。なお、図７では、容量結合型（平行平板型）の構成を示しているが、異なる二以上の高周波電力を印加して処理室１８０の内部にプラズマを生成できるものであれば、誘導結合型など他の構成を適用してもよい。
【０１１７】
図７に示すプラズマＣＶＤ装置により処理を行う際には、所定のガスをガス導入部１８２から導入する。導入されたガスは、シャワープレート１８３を通って、処理室１８０に導入される。上部電極１８５と下部電極１８６に接続された交流電源１８７により、高周波電力が印加されて処理室１８０内のガスが励起され、プラズマが生成される。また、真空ポンプに接続された排気口１８４によって、処理室１８０内のガスが排気されている。また、温度制御部１８８によって、被処理物を加熱しながらプラズマ処理することができる。
【０１１８】
ガス導入手段１８９は、反応ガスが充填されるシリンダ１９１、圧力調整弁１９２、ストップバルブ１９３、マスフローコントローラ１９４などで構成されている。処理室１８０内において、上部電極１８５と基板１００との間には複数の細孔を有し板状に加工されたシャワープレートが配されている。上部電極１８５まで導入された反応ガスは、内部の中空構造を経て、この細孔から処理室１８０内に導入される。
【０１１９】
処理室１８０に接続される排気手段１９０は、真空排気と、反応ガスを流す場合において処理室１８０内を所定の圧力に保持するように制御する機能が含まれている。排気手段１９０には、バタフライバルブ１９５、コンダクタンスバルブ１９６、ターボ分子ポンプ１９７、ドライポンプ１９８などが含まれる。バタフライバルブ１９５とコンダクタンスバルブ１９６を並列に配置する場合には、バタフライバルブ１９５を閉じてコンダクタンスバルブ１９６を動作させることで、反応ガスの排気速度を制御して処理室１８０の圧力を所定の範囲に保つことができる。また、コンダクタンスの大きいバタフライバルブ１９５を開くことで高真空排気が可能となる。
【０１２０】
なお、処理室１８０を１０−５Ｐａよりも低い圧力まで排気する場合には、クライオポンプ１９９を併用することが好ましい。その他、到達真空度として超高真空まで排気する場合には、処理室１８０の内壁を鏡面加工し、内壁からのガス放出を低減するためにベーキング用のヒータを設けてこれを用いても良い。
【０１２１】
なお、図７に示すように、処理室１８０の全体を覆って膜が形成（被着）されるようにプレコート処理を行うと、処理室（チャンバー）内壁に付着した不純物元素、または処理室（チャンバー）内壁を構成する不純物元素が素子に混入することを防止することができる。本実施の形態では、プレコート処理はシリコンを主成分とする膜を形成すればよく、例えば、非晶質シリコン膜等を形成すればよい。ただし、この膜には酸素が含まれないことが好ましい。
【０１２２】
ここで、ゲート絶縁層１０４の形成から不純物半導体層１５４の形成までについて、以下に説明する。なお、ゲート絶縁層１０４は、窒化シリコン層上に酸化窒化シリコン層を積層して形成する。
【０１２３】
まず、ゲート電極層１０２が形成された基板をＣＶＤ装置の処理室１８０内にて加熱し、窒化シリコン層を形成するために、窒化シリコン層の形成に用いる材料ガスを処理室１８０内に導入する。ここでは、一例として、ＳｉＨ４の流量を４０ｓｃｃｍ、Ｈ２の流量を５００ｓｃｃｍ、Ｎ２の流量を５５０ｓｃｃｍ、ＮＨ３の流量を１４０ｓｃｃｍとして材料ガスを導入して安定させ、処理室１８０内の圧力を１００Ｐａ、温度を２８０℃とし、３７０Ｗのプラズマ放電を行うことで、約１１０ｎｍの窒化シリコン層を形成する。その後、ＳｉＨ４の導入のみを停止して数秒後にプラズマの放電を停止させる。処理室内にＳｉＨ４が存在する状態でプラズマの放電を停止させると、シリコンを主成分とする粒状物又は粉状物が形成され、歩留まりを低下させる原因となるためである。なお、Ｎ２ガス及びＮＨ３ガスはいずれか一方を用いればよく、これらを混合して用いる場合には流量を適宜調整するとよい。また、Ｈ２ガスの導入及び流量は適宜調整し、不要な場合には導入しなくてもよい。
【０１２４】
次に、窒化シリコン層の形成に用いた材料ガスを排気し、酸化窒化シリコン層の形成に用いる材料ガスを処理室１８０内に導入する。ここでは、一例として、ＳｉＨ４の流量を３０ｓｃｃｍ、Ｎ２Ｏの流量を１２００ｓｃｃｍとし、材料ガスを導入して安定させ、処理室１８０内の圧力を４０Ｐａ、温度を２８０℃として５０Ｗのプラズマ放電を行うことで、約１１０ｎｍの酸化窒化シリコン層を形成する。その後、窒化シリコン層と同様に、ＳｉＨ４の導入のみを停止し、その数秒後にプラズマの放電を停止させる。
【０１２５】
微結晶半導体層の形成は、一例として、ＳｉＨ４の流量を１０ｓｃｃｍ、０．５ｖｏｌ％フォスフィン（ＰＨ３の流量をＨ２により０．５％まで希釈）の流量を３０ｓｃｃｍ、Ｈ２の流量を１５００ｓｃｃｍとし、材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、温度を２８０℃として３００Ｗのプラズマ放電を行うことにより可能である。
【０１２６】
次に、微結晶半導体層の形成に用いた材料ガスを排気し、非晶質半導体層の形成に用いる材料ガスを処理室１８０に導入する。ここでは、一例として、ＳｉＨ４の流量を２８０ｓｃｃｍ、Ｈ２の流量を３００ｓｃｃｍとし、材料ガスを導入して安定させ、処理室内の圧力を１７０Ｐａ、温度を２８０℃として６０Ｗのプラズマ放電を行うことで、約７５ｎｍの非晶質半導体層を形成する。その後、窒化シリコン層等と同様に、ＳｉＨ４の導入のみを停止し、その数秒後にプラズマの放電を停止させる。
【０１２７】
非晶質半導体によりバッファ層１３８を形成した後、基板１００を処理室１８０から搬出し、フォトリソグラフィ法によりレジストマスクを形成する。このレジストマスクを用いてエッチングを行うことで、微結晶半導体層１０６及びバッファ層１０８を形成する。このエッチング工程により、ゲート絶縁層１０４は、微結晶半導体層１０６と重畳する領域にのみ酸化窒化シリコン層が残存し、微結晶半導体層１０６と重畳しない領域においては酸化窒化シリコン層が除去される。その後、当該レジストマスクを除去する。
【０１２８】
基板１００を処理室１８０から搬出した後、処理室１８０に、例えばＮＦ３ガスを導入し、処理室１８０内をクリーニングする。その後、処理室１８０の内壁を非晶質シリコン膜により覆う。これは、後に説明するバッファ層１３８等の形成と同様に行うが、水素は処理室１８０内に導入してもよいし、導入しなくてもよい。この処理により、処理室１８０の内壁が非晶質シリコン膜により覆われる。または、窒化シリコン膜によりプレコート処理を行ってもよい。この場合の処理は、ゲート絶縁層１０４を形成する処理と同様である。その後、基板１００を処理室１８０内に搬入し、アンモニアガスを処理室１８０内に導入する。
【０１２９】
次に、半導体層１４０の被形成面に窒素を供給する。ここでは、ゲート絶縁層１０４、微結晶半導体層１０６及びバッファ層１０８をアンモニアガスに曝すことで窒素を供給する。また、アンモニアガスには水素を含ませてもよい。ここでは、一例として、処理室１８０内の圧力は概ね２０Ｐａ〜３０Ｐａ、温度は２８０℃とし、処理時間は６０秒間とするとよい。なお、本工程の処理では基板１００をアンモニアガスに曝すのみであるが、プラズマ処理を行ってもよい。その後、これらのガスを排気し、半導体層１４０の形成に用いる材料ガスを処理室１８０内に導入する。
【０１３０】
なお、半導体層１４０の被形成面に窒素を供給する前に、フッ酸により被形成面を清浄にしてもよい。
【０１３１】
次に、窒素が供給された半導体層１４０の被形成面の全面に半導体層１４０を形成する。半導体層１４０は、後の工程でパターン形成されて半導体層１１０となるものである。まず、半導体層１４０の形成に用いる材料ガスを処理室内に導入する。ここでは、一例として、ＳｉＨ４の流量を１０ｓｃｃｍ、Ｈ２の流量を１５００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、温度を２８０℃とし、３００Ｗのプラズマ放電を行うことで、約５０ｎｍの半導体層１４０を形成することができる。その後、上記した窒化シリコン層等の形成と同様に、ＳｉＨ４の導入のみを停止し、その数秒後にプラズマの放電を停止させる。その後、これらのガスを排気し、非晶質半導体層１４２の形成に用いるガスを導入する。
【０１３２】
上記の例において、半導体層１４０の形成に用いられる材料ガスでは、ＳｉＨ４の流量に対するＨ２の流量を１５０倍としている。そのため、シリコンは徐々に堆積される。
【０１３３】
本実施の形態における半導体層１４０の被形成面には窒素が供給されている。上記したように、窒素はシリコンの結晶核の生成を抑制する。そのため、少なくとも形成の初期段階ではシリコンの結晶核が生成されない。上記したようにゲート絶縁層１０４等の表面に窒素を供給し、該表面上に半導体層１４０を形成することで、窒素を含む半導体層１４０を形成する。半導体層１４０の形成は窒素の濃度を低下させつつ進み、窒素の濃度が一定の値以下となると、形成された厚さと窒素濃度の関係によっては結晶核が生成される。この場合、その後にその結晶核が成長して結晶粒が生成されるが、結晶核が生成される場合であっても、離散的に存在するに留まる。
【０１３４】
次に、半導体層１４０上の全面に非晶質半導体層１４２を形成する。非晶質半導体層１４２は、後の工程でパターン形成されて非晶質半導体層１１２となるものである。非晶質半導体層１４２の形成は、一例として、ＳｉＨ４の流量を２８０ｓｃｃｍ、Ｈ２の流量を３００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１７０Ｐａ、温度を２８０℃とし、６０Ｗのプラズマ放電を行うことで、約１５０ｎｍの非晶質半導体層１４２を形成することができる。その後、上記した窒化シリコン層等の形成と同様に、ＳｉＨ４の導入のみを停止し、その数秒後にプラズマの放電を停止させる。その後、これらのガスを排気し、不純物半導体層１４４の形成に用いるガスを導入する。
【０１３５】
次に、非晶質半導体層１４２上の全面に不純物半導体層１４４を形成する。不純物半導体層１４４は、後の工程でパターン形成されてソース領域及びドレイン領域となるものである。まず、不純物半導体層１４４の形成に用いる材料ガスを処理室１８０内に導入する。ここでは、一例として、ＳｉＨ４の流量を１００ｓｃｃｍ、ＰＨ３をＨ２により０．５ｖｏｌ％まで希釈した混合ガスの流量を１７０ｓｃｃｍとして材料ガスを導入して安定させる。処理室１８０内の圧力を２８０Ｐａ、温度を２８０℃とし、６０Ｗのプラズマ放電を行うことで、約５０ｎｍの不純物半導体層１４４を形成することができる。その後、上記した窒化シリコン等の形成と同様に、ＳｉＨ４の導入のみを停止し、その数秒後にプラズマの放電を停止させる。その後、これらのガスを排気する。
【０１３６】
以上説明したように、不純物半導体層１４４までを形成することができる。
【０１３７】
なお、非晶質半導体層１４２を形成する際には、プラズマＣＶＤ装置の処理室内壁に窒化酸化シリコン層、窒化シリコン層、酸化シリコン層及び酸化窒化シリコン層をプリコートした後に、シリコンを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは５０〜２００倍に希釈して半導体層を形成すると、処理室内壁に存在する酸素及び窒素等を取り込みつつ半導体材料が堆積するため、結晶化を抑制しつつ、緻密な非晶質半導体層を形成することができる。ただし、非晶質半導体層１４２中の一部に結晶粒が含まれていてもよい。
【０１３８】
なお、不純物半導体層１４４は、シリコンを含む堆積性気体と、フォスフィンの混合ガスを用いたプラズマＣＶＤ法により形成することができる。なお、ｐチャネル型の薄膜トランジスタを形成する場合には、不純物半導体層１４４は、シリコンを含む堆積性気体と、ジボランの混合ガスを用いたプラズマＣＶＤ法により形成することができる。
【０１３９】
なお、微結晶半導体層１３６、バッファ層１３８、非晶質半導体層１４２及び不純物半導体層１４４の形成工程においてグロー放電プラズマの生成は、１ＭＨｚから２０ＭＨｚ（代表的には１３．５６ＭＨｚ）の高周波電力、または２０ＭＨｚより大きく１２０ＭＨｚ程度（代表的には２７．１２ＭＨｚ、６０ＭＨｚ）までのＶＨＦ帯の高周波電力を印加することで行うことができる。
【０１４０】
次に、不純物半導体層１４４上に導電層１４６を形成する。導電層１４６は、後の工程により配線層１１６ａ、配線層１１６ｂ及び配線層１１６ｃとなるものである。従って、配線層１１６を形成する材料及び方法により形成することができる。なお、導電層１４６は、複数の層を積層して形成してもよい。
【０１４１】
次に、導電層１４６上に第１のレジストマスク１６１を形成する（図３（Ｅ）を参照）。第１のレジストマスク１６１は厚さの異なる二の領域を有する。このようなレジストマスクは、多階調マスクを用いて形成することができる。多階調マスクを用いることで、使用するフォトマスクの枚数が低減され、作製工程数が減少するため好ましい。
【０１４２】
第１のレジストマスク１６１は、一般的な多階調マスクを用いることで形成することができる。ここで、多階調マスクについて図６を参照して以下に説明する。
【０１４３】
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
【０１４４】
図６（Ａ−１）及び図６（Ｂ−１）は、代表的な多階調マスクの断面図を示す。図６（Ａ−１）にはグレートーンマスク１７０を示し、図６（Ｂ−１）にはハーフトーンマスク１７５を示す。
【０１４５】
図６（Ａ−１）に示すグレートーンマスク１７０は、透光性を有する基板１７１上に遮光材料により形成された遮光部１７２、及び遮光部１７２に対してパターンを設けた回折格子部１７３で構成されている。
【０１４６】
回折格子部１７３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドット又はメッシュ等を有することで、光の透過量を制御する。なお、回折格子部１７３に設けられるスリット、ドット又はメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
【０１４７】
透光性を有する基板１７１としては、石英等を用いることができる。遮光部１７２及び回折格子部１７３を構成する遮光膜は、金属を用いて形成すればよく、好ましくはクロム又は酸化クロム等により形成される。
【０１４８】
グレートーンマスク１７０に露光するための光を照射した場合、図６（Ａ−２）に示すように、遮光部１７２に重畳する領域における透光率は０％となり、遮光部１７２又は回折格子部１７３が設けられていない領域における透光率は１００％となる。また、回折格子部１７３における透光率は、概ね１０〜７０％の範囲であり、回折格子のスリット、ドット又はメッシュの間隔等により調整することができる。
【０１４９】
図６（Ｂ−１）に示すハーフトーンマスク１７５は、透光性を有する基板１７６上に半透光性の材料により形成された半透光部１７７、及び遮光材料により形成された遮光部１７８で構成されている。
【０１５０】
半透光部１７７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等を用いて形成することができる。遮光部１７８は、グレートーンマスク１７０の遮光部１７２と同様の金属を用いて形成すればよく、好ましくはクロム又は酸化クロム等により形成される。
【０１５１】
ハーフトーンマスク１７５に露光するための光を照射した場合、図６（Ｂ−２）に示すように、遮光部１７８に重畳する領域における透光率は０％となり、遮光部１７８又は半透光部１７７が設けられていない領域における透光率は１００％となる。また、半透光部１７７における透光率は、概ね１０〜７０％の範囲であり、形成する材料の種類又は厚さ等により、調整することができる。
【０１５２】
多階調マスクを用いて露光して現像を行うことで、厚さの異なる領域を有するレジストマスクを形成することができる。
【０１５３】
多階調マスクにより形成した第１のレジストマスク１６１により、半導体層１４０、非晶質半導体層１４２、不純物半導体層１４４及び導電層１４６をエッチングする。この結果、半導体層１１０、非晶質半導体層１５２、不純物半導体層１５４及び導電層１５６を形成することができる。
【０１５４】
次に、第１のレジストマスク１６１を後退させて第２のレジストマスク１６２とする。第１のレジストマスク１６１を後退させる手段としては、例えば酸素プラズマによるアッシングが挙げられる。第１のレジストマスク１６１を後退させることにより、レジストマスクの面積が縮小し、厚さが薄くなる。このとき、厚さの薄い領域のレジストマスク（ゲート電極層１０２の一部と重畳する領域であって、図３（Ｅ）中の第１のレジストマスク１６１の凹部）は除去され、第２のレジストマスク１６２が形成される（図４（Ｆ）を参照）。
【０１５５】
次に、第２のレジストマスク１６２を用いて、非晶質半導体層１５２、不純物半導体層１５４及び導電層１５６をエッチングする（図４（Ｇ）を参照）。まず、第２のレジストマスク１６２を用いて導電層１５６をエッチングし、配線層１１６ａ及び配線層１１６ｂを形成する。第２のレジストマスク１６２を用いて導電層１５６をウエットエッチングすると、端部が選択的にエッチングされる。その結果、第２のレジストマスク１６２より面積の小さい配線層１１６ａ、配線層１１６ｂ及び配線層１１６ｃを形成することができる。ただし、これに限定されず、ドライエッチングを用いてもよい。
【０１５６】
次に、第２のレジストマスク１６２を用いて不純物半導体層１５４をエッチングして、不純物半導体層１１４ａ、不純物半導体層１１４ｂ及び不純物半導体層１１４ｃを形成する。なお、このエッチング工程において、非晶質半導体層１５２の一部もエッチングされて、非晶質半導体層１１２が形成される。
【０１５７】
ここで、ゲート電極層１０２と配線層１１６ｃの交差部（図４（Ｇ）右図）に着目する。ここまでの工程で、ゲート電極層１０２と配線層１１６ｃの間には、ゲート絶縁層１０４の他に、微結晶半導体層１０６ｂ、バッファ層１０８ｂ、及び非晶質半導体層１１２、不純物半導体層１１４ｃが形成されている。このような構造とすることで、ゲート電極層１０２と配線層１１６ｃの間隔を広くとることができる。このため、ゲート電極層１０２と配線層１１６ｃが交差する領域での寄生容量を低減することができる。
【０１５８】
なお、ここでは、配線層１１６ａの端部と不純物半導体層１１４ａの端部は一致せず、配線層１１６ｂの端部と不純物半導体層１１４ｂの端部は一致せず、配線層１１６ａ及び配線層１１６ｂの端部の外側に、不純物半導体層１１４ａ及び不純物半導体層１１４ｂの端部が形成される。その後、第２のレジストマスク１６２を除去する。第２のレジストマスク１６２を除去する手段として、好ましくは次の二つのいずれかを用いる。
【０１５９】
第２のレジストマスク１６２を除去する手段の一としては、アッシングにより後退させた後に剥離する手段が挙げられる。この場合、第２のレジストマスク１６２を除去した後に、バックチャネル部におけるエッチング残渣等の除去を目的としてドライエッチングを行うことが好ましい。ここで、ドライエッチングは、バックチャネル部の非晶質半導体層１１２にダメージを与えぬよう、無バイアスで行うことが好ましい。エッチングガスとしては、例えば塩素ガスを用いることができる。このエッチング工程を経ることで、薄膜トランジスタのオフ電流を低減することができる。
【０１６０】
または、第２のレジストマスク１６２を除去する手段の一としては、Ｈ２Ｏプラズマ処理が挙げられる。ここで、Ｈ２Ｏプラズマ処理は、代表的には、気化した水を含む雰囲気中でプラズマ放電してラジカルを生成させ、このラジカルを被照射面に照射することで行うことができる。非晶質半導体層１１２のバックチャネル部が露出した状態でＨ２Ｏプラズマ処理を行うことで、薄膜トランジスタの電気的特性を良好にすることができる。
【０１６１】
なお、第２のレジストマスク１６２の除去をＨ２Ｏプラズマ処理により行う場合にも、バックチャネル部におけるエッチング残渣等の除去を目的として行う上記のドライエッチング工程を行ってもよい。この場合、Ｈ２Ｏプラズマ処理の後にドライエッチングを行うことになる。
【０１６２】
なお、第２のレジストマスク１６２の除去をアッシング後に剥離する手段による場合であっても、バックチャネル部におけるエッチング残渣等の除去を目的として行う上記のドライエッチング工程の後にＨ２Ｏプラズマ処理を行ってもよい。更には、上記説明した方法に限定されず、バックチャネル部に対して処理を行ってもよい。
【０１６３】
以上の工程により、図１（Ａ）に示す薄膜トランジスタを作製することができる。以上説明したように作製した薄膜トランジスタは、オフ電流が低く、オン電流が高く、高速動作が可能である。また、この薄膜トランジスタを画素のスイッチング素子として有する素子基板を作製することができる。なお、本実施の形態においては、通常の逆スタガ型の薄膜トランジスタの作製工程と比較して、微結晶半導体層とバッファ層を所定の形状にエッチングするため、使用するフォトマスクの枚数が１枚増えることになる。しかし、非晶質半導体層、不純物半導体層、及び配線層を所定の形状にエッチングするためのフォトマスクに多階調マスクを用いているため、多階調マスクを用いることなく作製する従来の薄膜トランジスタの作製工程と比べると、全体としてはマスク枚数を増加させることなく薄膜トランジスタを作製することができる。ただし、これに限定されず、多階調マスクを用いることなくレジストマスクを形成してもよい。
【０１６４】
なお、本発明の一態様である薄膜トランジスタは、液晶表示装置等に代表される表示装置の画素部に設けられる画素トランジスタに適用することができる。画素トランジスタに適用する場合には、上記薄膜トランジスタの配線層１１６ａ又は配線層１１６ｂに画素電極を接続させればよい。ここで、薄膜トランジスタの作製後の工程について以下に説明する。
【０１６５】
まず、図４（Ｇ）に示す工程までで薄膜トランジスタを作製した後に、該薄膜トランジスタを覆って、保護絶縁層を形成する。保護絶縁層は、第１の保護絶縁層１１８及び第２の保護絶縁層１１９により形成することが好ましい（図４（Ｈ）を参照）。
【０１６６】
第１の保護絶縁層１１８は、無機材料を用いてＣＶＤ法等により設けることが好ましい。第１の保護絶縁層１１８は、例えば、ゲート絶縁層１０４と同様の材料及び方法によって形成すればよい。
【０１６７】
第２の保護絶縁層１１９は、表面が概略平坦になる方法により形成する。第２の保護絶縁層１１９の表面を概略平坦にすることで、第２の保護絶縁層１１９上に形成される画素電極層１２０の断切れ等を防止することができるためである。従って、ここで「概略平坦」とは、上記目的を達成しうる程度のものであればよく、高い平坦性が要求されるわけではない。従って、第２の保護絶縁層１１９は、例えば、感光性ポリイミド、アクリル又はエポキシ樹脂等を用いて、スピンコーティング法等により形成すればよい。
【０１６８】
次に、第１の保護絶縁層１１８及び第２の保護絶縁層１１９に開口部を設ける。ここで、当該開口部は、配線層１１６ｂ（又は配線層１１６ａ）に達するように形成する。この開口部は、例えば、第２の保護絶縁層１１９に感光性材料を含ませておくことで露光により形成することができる。
【０１６９】
次に、第２の保護絶縁層１１９上に画素電極層１２０を形成する（図４（Ｉ）を参照）。画素電極層１２０は、開口部を介して配線層１１６ｂ（又は配線層１１６ａ）に接続されるように形成する。すなわち、画素電極層１２０は、開口部を介してソース電極及びドレイン電極に接続されるように形成される。画素電極層１２０は、透光性を有する導電性材料により形成することが好ましい。ここで、透光性を有する導電性材料としては、インジウム錫酸化物（以下、ＩＴＯという）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、又は酸化珪素を添加したインジウム錫酸化物等が挙げられ、スパッタリング法又はＣＶＤ法等により形成すればよい。また、画素電極層１２０についても単層で形成しても良いし、複数の層を積層した構造としてもよい。
【０１７０】
以上説明したように、表示装置の画素トランジスタを作製することができる。
【０１７１】
なお、上記説明に限定されず、図９（Ａ）および図９（Ｂ）に示すような形態としてもよい。図９（Ａ）に示す薄膜トランジスタは、基板３００上に設けられたゲート電極層３０２と、ゲート電極層３０２を覆って設けられたゲート絶縁層３０４と、ゲート電極層３０２と少なくとも一部が重畳し、離間して設けられた、ソース領域及びドレイン領域を形成する不純物半導体層３１４ａ及び不純物半導体層３１４ｂと、ゲート絶縁層３０４上に、ゲート電極層３０２並びに不純物半導体層３１４ａ及び不純物半導体層３１４ｂの一方と少なくとも一部が重畳してチャネル長方向の一部に設けられた微結晶半導体層３０６ａ及び微結晶半導体層３０６ｂと、ゲート絶縁層３０４上に少なくとも微結晶半導体層３０６ａ及び微結晶半導体層３０６ｂを覆って設けられたバッファ層３０８ａ及びバッファ層３０８ｂと、不純物半導体層３１４ａと不純物半導体層３１４ｂの間に設けられた半導体層３１０及び非晶質半導体層３１２と、を有し、半導体層３１０は、半導体層１１０と同様に設けられ、非晶質構造の中に離散的に存在する複数の結晶領域を含む。
【０１７２】
また、配線層３１６ａ及び配線層３１６ｂは、不純物半導体層３１４ａ及び不純物半導体層３１４ｂ上に接して設けられている。ただし、これに限定されず、配線層３１６ａの一部が、半導体層３１０及び非晶質半導体層３１２の一部に接していてもよい。このときの形態を図９（Ｂ）に示す。なお、図９（Ｂ）に示す各層は、図９（Ａ）に示す層と同一の符号が付されている限り、同一の層を表す。なお、なお、多階調マスクを用いて図９（Ａ）に示す薄膜トランジスタを作製することができる。そして、多階調マスクを用いない場合に図９（Ｂ）に示す薄膜トランジスタを作製することができる。
【０１７３】
または、図１０（Ａ）および図１０（Ｂ）に示すような形態としてもよい。図１０（Ａ）に示す薄膜トランジスタは、基板４００上に設けられたゲート電極層４０２と、ゲート電極層４０２を覆って設けられたゲート絶縁層４０４と、ゲート電極層４０２と少なくとも一部が重畳し、離間して設けられた、ソース領域及びドレイン領域を形成する不純物半導体層４１４ａ及び不純物半導体層４１４ｂと、ゲート絶縁層４０４上に、ゲート電極層４０２並びに不純物半導体層４１４ａ及び不純物半導体層４１４ｂの一方と少なくとも一部が重畳してチャネル長方向の一部に設けられた微結晶半導体層４０６と、ゲート絶縁層４０４上に少なくとも微結晶半導体層４０６を覆って設けられたバッファ層４０８と、不純物半導体層４１４ａと不純物半導体層４１４ｂの間に設けられた半導体層４１０及び非晶質半導体層４１２と、を有し、半導体層４１０は、半導体層１１０と同様に設けられ、非晶質構造の中に離散的に存在する複数の結晶領域を含む。
【０１７４】
また、配線層４１６ａ及び配線層４１６ｂは、不純物半導体層４１４ａ及び不純物半導体層４１４ｂ上に接して設けられている。ただし、これに限定されず、配線層４１６ａの一部が、半導体層４１０及び非晶質半導体層４１２の一部に接していてもよい。このときの形態を図１０（Ｂ）に示す。なお、図１０（Ｂ）に示す各層は、図１０（Ａ）に示す層と同一の符号が付されている限り、同一の層を表す。なお、なお、多階調マスクを用いて図１０（Ａ）に示す薄膜トランジスタを作製することができる。そして、多階調マスクを用いない場合に図１０（Ｂ）に示す薄膜トランジスタを作製することができる。
【実施例１】
【０１７５】
本実施例では、図１（Ｂ）に示す薄膜トランジスタを作製し、該薄膜トランジスタの電気的特性を測定した結果について説明する。
【０１７６】
はじめに、本実施例における薄膜トランジスタの作製工程を説明する。本実施例では、多階調マスクを用いることなく薄膜トランジスタを作製した。具体的には、基板上にゲート電極層を形成し、該ゲート電極層を覆ってゲート絶縁層を形成し、該ゲート絶縁層上に、ゲート電極層と少なくとも一部が重畳してチャネル長方向の一部に設けられた微結晶半導体層を形成し、該微結晶半導体層上にバッファ層を形成し、ゲート絶縁層上に微結晶半導体層とバッファ層を覆って半導体層を形成し、該半導体層上に非晶質半導体層を形成し、該非晶質半導体層上に不純物半導体層を形成し、該不純物半導体層上に一部が接する配線層を形成することで薄膜トランジスタを作製し、該薄膜トランジスタを覆って保護絶縁層を形成した。
【０１７７】
まず、基板１００上に導電層１３２を形成した。ここでは、基板１００としてガラス基板を用いた。また、導電層１３２として、モリブデンターゲットをアルゴン雰囲気中でスパッタリングすることで、厚さ１５０ｎｍの導電層１３２を形成した。その後、フォトリソグラフィ法により形成したレジストマスクを用いて導電層１３２をエッチングして、ゲート電極層１０２を形成した。その後、レジストマスクを除去した。
【０１７８】
次に、基板１００上にゲート電極層１０２を覆ってゲート絶縁層１０４を形成し、ゲート絶縁層１０４上に微結晶半導体層１３６及びバッファ層１３８を連続して形成した。すなわち、これらの層は、各層を形成した後に大気に曝すことなく形成した。
【０１７９】
ゲート絶縁層１０４としては、厚さ３００ｎｍの窒化シリコン層と厚さ１０ｎｍの酸化窒化シリコン層を積層して形成した。ここでは、まず、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３７０Ｗ、温度を２８０℃、シラン流量：水素流量：窒素流量：アンモニア流量の比を４：５０：５５：１４、圧力を１００Ｐａとして、窒化シリコン層を形成した。窒化シリコン層の形成により、処理室の内壁にも窒化シリコン層が形成された。その後、窒化シリコン層上に酸化窒化シリコン層を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗ、温度を２８０℃、シラン流量：一酸化二窒素流量の比を１：１４０、圧力を４０Ｐａとして、酸化窒化シリコン層を形成した。
【０１８０】
また、微結晶半導体層１３６としては、厚さ２０ｎｍのドナーを含む微結晶シリコン層を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３００Ｗ、温度を２８０℃、シラン流量：０．５ｖｏｌ％フォスフィン（ＰＨ３の流量をＨ２により０．５％まで希釈）流量：水素流量の比を１：３：１５０、圧力を２８０Ｐａとして、微結晶シリコン層を形成した。
【０１８１】
また、バッファ層１３８としては、厚さ５０ｎｍの非晶質シリコン層を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗ、温度を２８０℃、シラン流量：水素流量の比を１４：１５、圧力１７０Ｐａとし、非晶質シリコン層を形成した。
【０１８２】
その後、フォトリソグラフィ法により形成したレジストマスクを用いて微結晶半導体層１３６及びバッファ層１３８をエッチングして、微結晶半導体層１０６及びバッファ層１０８を形成した。このエッチング工程は、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）装置を用いて、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）パワー１５０Ｗ、バイアスパワー４０Ｗ、圧力１．０Ｐａ、エッチングガスに流量１００ｓｃｃｍで塩素を導入して行った。その後、レジストマスクを除去した。
【０１８３】
なお、このエッチング工程により、酸化窒化シリコン層は、微結晶半導体層１０６及びバッファ層１０８と重畳する領域にのみ残存する。
【０１８４】
レジストマスクの除去後、フッ酸により表面を清浄にした。
【０１８５】
次に、ゲート絶縁層１０４上にバッファ層１０８を覆って半導体層１４０を形成した。半導体層１４０としては、厚さ３０ｎｍのシリコン層を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３００Ｗ、温度を２８０℃、シラン流量：水素流量の比を１：１５０、圧力２８０Ｐａとして、シリコン層を形成した。なお、チャンバー内壁には窒化シリコン層が形成されている状態で行い、半導体層１４０は、チャンバー内壁に存在する窒素を取り込みつつ形成された。これらの窒素を取り込みながら半導体層が形成されるため、半導体層の窒素濃度を高めることができる。
【０１８６】
次に、半導体層１４０上に非晶質半導体層１４２を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗ、温度を２８０℃、シラン流量：水素流量の比を１４：１５、圧力１７０Ｐａとし、厚さ８０ｎｍの非晶質シリコン層を形成した。
【０１８７】
不純物半導体層１４４としては、厚さ５０ｎｍのリンを含む非晶質シリコン層を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗ、温度を２８０℃、シラン流量：０．５ｖｏｌ％フォスフィン（ＰＨ３の流量をＨ２により０．５％まで希釈）流量の比を１０：１７、圧力１７０Ｐａとし、リンが添加された非晶質シリコン層を形成した。
【０１８８】
次に、不純物半導体層１４４上にレジストを塗布した後、フォトリソグラフィ法により第１のレジストマスクを形成し、第１のレジストマスクを用いて、半導体層１４０、非晶質半導体層１４２及び不純物半導体層１４４をエッチングして、島状の半導体層を形成した。ここでは、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）装置を用い、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）パワー１５０Ｗ、バイアスパワー４０Ｗ、圧力１．０Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用いるエッチング条件を採用した。この後、第１のレジストマスクを除去した。
【０１８９】
次に、上記工程により形成した島状にエッチングされた半導体層、非晶質半導体層及び不純物半導体層を覆って導電層１４６を形成した。ここでは、モリブデンターゲットをアルゴン雰囲気中でスパッタリングすることで、厚さ３００ｎｍのモリブデン層を形成した。
【０１９０】
次に、導電層１４６上にフォトリソグラフィ法により第２のレジストマスクを形成し、第２のレジストマスクを用いて導電層１４６をウエットエッチングして、配線層１１６を形成した。
【０１９１】
次に、第２のレジストマスクを用いて島状半導体層の不純物半導体層をエッチングして、不純物半導体層１１４を形成した。なお、この工程において、非晶質半導体層の表面（当該薄膜トランジスタにおけるバックチャネル部に相当）の一部もエッチングされ、非晶質半導体層１１２が形成された。ここでは、平行平板型ＲＩＥ装置を用い、ＩＣＰパワー１５０Ｗ、バイアスパワー４０Ｗ、圧力１．０Ｐａ、エッチングガスとして流量１００ｓｃｃｍの塩素を用いるエッチング条件を採用した。この後、レジストマスクを除去した。ここで、レジストの除去は、上記実施の形態にて説明した水プラズマ処理により行った。具体的には、気化した水をプラズマ放電して生成したラジカルを、非晶質半導体層１１２、不純物半導体層１１４及び配線層１１６の露出された箇所に照射した。この工程により、非晶質半導体層１１２の露出された表面（バックチャネル部）を酸化すると共に、非晶質半導体層１１２の表面（バックチャネル部）に存在するダングリングボンドを終端することが可能である。
【０１９２】
以上の工程により薄膜トランジスタを作製した。次に、この薄膜トランジスタを覆って保護絶縁層１１８を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１５０Ｗ、温度を２８０℃、シラン流量：アンモニア流量：窒素流量：水素流量の比を２：２２：４５：４５、圧力１６０Ｐａとし、厚さ３００ｎｍの窒化シリコン層を形成した。
【０１９３】
次に、保護絶縁層１１８上にフォトリソグラフィ法により形成したレジストマスクを用いて保護絶縁層１１８の一部をドライエッチングして、配線層１１６を露出させた。また、保護絶縁層１１８の一部及びゲート絶縁層１０４の一部をドライエッチングして、ゲート電極層１０２を露出させた。ここでは、平行平板型ＲＩＥ装置を用いて、ＩＣＰパワー４７５Ｗ、バイアスパワー３００Ｗ、圧力５．５Ｐａ、流量５０ｓｃｃｍのＣＨＦ３と流量１００ｓｃｃｍのヘリウムの混合ガスを用いてプラズマを発生させた後、エッチングガスとして、流量７．５ｓｃｃｍのＣＨＦ３及び流量１４２．５ｓｃｃｍのヘリウムを用いて、保護絶縁層１１８及びゲート絶縁層１０４の一部をエッチングした。この後、レジストマスクを除去した。
【０１９４】
以上の工程により、画素トランジスタとして用いることのできる薄膜トランジスタを作製した。この薄膜トランジスタの電気的特性を測定した結果について説明する。
【０１９５】
なお、本実施例の薄膜トランジスタはチャネル長Ｌ（図１（Ｂ）を参照。）を１０μｍ、チャネル幅を２０μｍとし、第２の薄膜トランジスタのチャネル長ｂ（図１（Ｂ）を参照。）を２μｍとして形成した。
【０１９６】
図８は、上記のように作製した薄膜トランジスタの電流電圧特性（ゲート電圧に対するドレイン電流）と、電界効果移動度と、を示している。なお、曲線２０１は、ドレイン電圧が１Ｖのときの電流電圧特性を示す。曲線２０２は、ドレイン電圧が１４Ｖのときの電流電圧特性を示す。また、領域２０３に示されるように、最大電界効果移動度は、３．０ｃｍ２／Ｖ・ｓ以上であった。また、ゲート電圧が２０Ｖのときのオン電流は１×１０−６Ａ程度またはそれ以上であり、ゲート電圧が−２０Ｖのときのオフ電流は１×１０−１０Ａ以下である。以上により、オン電流が高く、オフ電流の低い薄膜トランジスタを作製できたことがわかる。
【０１９７】
なお、本実施例における薄膜トランジスタの作製では、実施の形態において説明した第２のレジストマスクを除去した後にバックチャネル部におけるエッチング残渣等の除去を目的として行うドライエッチングを行わずして作製した。従って、本実施例で作製した薄膜トランジスタに対してこのドライエッチング工程を追加して行うことで、オフ電流が更に低い薄膜トランジスタを作製することができ、薄膜トランジスタのスイッチング特性を一層向上させることができると考えられる。
【符号の説明】
【０１９８】
１００    基板
１０２    ゲート電極層
１０４    ゲート絶縁層
１０６    微結晶半導体層
１０６ａ    微結晶半導体層
１０６ｂ    微結晶半導体層
１０８    バッファ層
１０８ａ    バッファ層
１０８ｂ    バッファ層
１１０    半導体層
１１２    非晶質半導体層
１１４    不純物半導体層
１１４ａ    不純物半導体層
１１４ｂ    不純物半導体層
１１４ｃ    不純物半導体層
１１６    配線層
１１６ａ    配線層
１１６ｂ    配線層
１１６ｃ    配線層
１１８    保護絶縁層
１１９    保護絶縁層
１２０    画素電極層
１２５    第１の領域
１２６    結晶粒
１２７    第２の領域
１２８    微小結晶粒
１３２    導電層
１３６    微結晶半導体層
１３８    バッファ層
１４０    半導体層
１４２    非晶質半導体層
１４４    不純物半導体層
１４６    導電層
１５２    非晶質半導体層
１５４    不純物半導体層
１５６    導電層
１６１    第１のレジストマスク
１６２    第２のレジストマスク
１７０    グレートーンマスク
１７１    基板
１７２    遮光部
１７３    回折格子部
１７５    ハーフトーンマスク
１７６    基板
１７７    半透光部
１７８    遮光部
１８０    処理室
１８１    ステージ
１８２    ガス導入部
１８３    シャワープレート
１８４    排気口
１８５    上部電極
１８６    下部電極
１８７    交流電源
１８８    温度制御部
１８９    ガス導入手段
１９０    排気手段
１９１    シリンダ
１９２    圧力調整弁
１９３    ストップバルブ
１９４    マスフローコントローラ
１９５    バタフライバルブ
１９６    コンダクタンスバルブ
１９７    ターボ分子ポンプ
１９８    ドライポンプ
１９９    クライオポンプ
２００    プラズマＣＶＤ装置
２０１    曲線
２０２    曲線
２０３    領域
３００    基板
３０２    ゲート電極層
３０４    ゲート絶縁層
３０６    微結晶半導体層
３０６ａ    微結晶半導体層
３０６ｂ    微結晶半導体層
３０８    バッファ層
３０８ａ    バッファ層
３０８ｂ    バッファ層
３１０    半導体層
３１２    非晶質半導体層
３１４    不純物半導体層
３１４ａ    不純物半導体層
３１４ｂ    不純物半導体層
３１６    配線層
３１６ａ    配線層
３１６ｂ    配線層
４００    基板
４０２    ゲート電極層
４０４    ゲート絶縁層
４０６    微結晶半導体層
４０８    バッファ層
４１０    半導体層
４１２    非晶質半導体層
４１４ａ    不純物半導体層
４１４ｂ    不純物半導体層
４１６ａ    配線層
４１６ｂ    配線層
【図１】
0005426225.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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