(57)【特許請求の範囲】
【請求項１】
４個のＭＯＳトランジスタが基板上に形成された絶縁膜上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記４個のＭＯＳトランジスタの各々は、
メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＰＭＯＳのアクセストランジスタと、メモリセルのデータを書き込み及び読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタとして機能し、
メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための前記第１及び第２のＰＭＯＳのアクセストランジスタは、
Ｐ型の導電型を持つ第１の拡散層、第１の柱状半導体層及びＰ型の導電型を持つ第２の拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記第１の柱状半導体層は前記第１の柱状半導体層の底部に形成される前記第１の拡散層と前記第１の柱状半導体層の上部に形成される前記第２の拡散層の間に配置され、前記第１の柱状半導体層の側壁にゲートが形成されており、
メモリセルのデータを書き込み及び読み出しするために記憶ノードを駆動する前記第１及び第２のＮＭＯＳのドライバトランジスタは、
Ｎ型の導電型を持つ第３の拡散層、第２の柱状半導体層及びＮ型の導電型を持つ第４の拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記第２の柱状半導体層は前記第２の柱状半導体層の底部に形成される前記第３の拡散層と前記第１の柱状半導体層の上部に形成される前記第４の拡散層の間に配置され、前記第２の柱状半導体層の側壁にゲートが形成されており、
前記第１のＰＭＯＳのアクセストランジスタ及び前記第１のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
前記第２のＰＭＯＳのアクセストランジスタ及び前記第２のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
データを保持する第１の記憶ノードとして機能する、前記第１のＰＭＯＳのアクセストランジスタの底部に形成されるＰ型の導電型を持つ前記第１の拡散層及び前記第１のＮＭＯＳのドライバトランジスタの底部に形成されるＮ型の導電型を持つ前記第３の拡散層を前記絶縁膜上に配置し、
前記第１の拡散層及び前記第３の拡散層の各々の表面に形成された第１のシリサイド層を介して、前記第１の拡散層、前記第３の拡散層を相互に接続し、
データを保持する第２の記憶ノードとして機能する、前記第２のＰＭＯＳのアクセストランジスタの底部に形成されるＰ型の導電型を持つ前記第１の拡散層及び前記第２のＮＭＯＳのドライバトランジスタの底部に形成されるＮ型の導電型を持つ前記第３の拡散層を前記絶縁膜上に配置し、
前記第１の拡散層及び前記第３の拡散層の各々の表面に形成された第２のシリサイド層を介して、前記第１の拡散層、前記第３の拡散層を相互に接続したことを特徴とする半導体記憶装置。
【請求項２】
前記第１及び第２のＰＭＯＳのアクセストランジスタのゲート電極よりそれぞれ延在する第１及び第２のゲート配線上に形成される第１及び第２のコンタクトの少なくとも１つを、隣接するメモリセルのＰＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化したことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
複数の前記柱状半導体層は、六方格子状に配列されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の記憶ノードとして機能する拡散層上に形成される前記第１のＮＭＯＳのドライバトランジスタのゲートより延在する第３のゲート配線が、前記第２の記憶ノードとして機能する拡散層と共通の第３のコンタクトにより接続され、
前記第２の記憶ノードとして機能する拡散層上に形成される前記第２のＮＭＯＳのドライバトランジスタのゲートより延在する第４のゲート配線が、前記第１の記憶ノードとして機能する拡散層と共通の第４のコンタクトにより接続されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＰＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持つこと、
又は前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＰＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
前記第１のＰＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
前記第２のＰＭＯＳのアクセストランジスタは１行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記第１及び第２のＰＭＯＳのアクセストランジスタのゲートより延在する第５のゲート配線上に形成される第５のコンタクトを共有したことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
前記第１のＰＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
前記第２のＰＭＯＳのアクセストランジスタは２行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは１行２列目に配列されていることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）からなる半導体記憶装置に関する。
【背景技術】
【０００２】
半導体装置の高集積化、高性能化を実現するため、半導体基板の表面に柱状半導体を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が提案された（例えば、特許文献１：特開平２−１８８９６６）。ＳＧＴではドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。【０００３】
Ｓ  ＧＴを用いてＬＳＩ（大規模集積回路）を構成する場合、それらのキャッシュ用メモリとしてＳＧＴの組み合わせで構成されるＳＲＡＭを用いることが必須である。近年、ＬＳＩに搭載されるＳＲＡＭに対する大容量化の要求は非常に強いため、ＳＧＴを用いた場合にも小さいセル面積を持つＳＲＡＭを実現することが必須である。【０００４】
特許文献２（特開平７−９９３１１）の実施例に示された、ＳＧＴを用いて設計された６個のトランジスタにより構成されるＭＯＳ型６Ｔ−ＳＲＡＭの平面図を図２４（ａ）に断面図を図２４（ｂ）に示す。これらの図を参考にして、上記ＳＲＡＭについて説明する。ビット線（６０１ａ、６０１ｂ）はＮ＋拡散層で形成され、接地配線ＧＮＤはＮ＋拡散層６０２で形成され、電源配線ＶｃｃはＰ＋拡散層６０３で形成される。これらの拡散層の上にメモリセルにアクセスするためのアクセストランジスタ（６１０ａ、６１０ｂ）、メモリセルを駆動するためのドライバトランジスタ（６１１ａ、６１１ｂ）、メモリセルに電荷を供給するロードトランジスタ（６１２ａ、６１２ｂ）を構成する柱状シリコン層が形成される。これらの柱状シリコン層を取り囲むようにゲート（６０４ａ、６０４ｂ、６０４ｃ、６０４ｄ）が形成される。記憶ノードは配線層（６０７ａ、６０７ｂ）より構成される。上記ＳＲＡＭセルにおいては、ＳＲＡＭを構成する各トランジスタは柱状シリコン層上に縦方向にソース、ゲート、ドレインが形成されているため、小さいＳＲＡＭセルを設計することができる。【０００５】
【特許文献１】特開平２−１８８９６６
【特許文献２】特開平７−９９３１１（第５１項、図７５）
【特許文献３】特開２０００−１２７０５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記ＳＲＡＭセルにおいては、実際には以下のような問題点がある。
特許文献２のＳＲＡＭにおいては、ＳＲＡＭセルアレイ内に形成される電源配線６０３および接地配線６０２が最小寸法程度に形成される場合には小さいセル面積を実現することが可能であるが、上記電源配線６０３および接地配線６０２はそれぞれＰ＋拡散層およびＮ＋拡散層によって形成されているため、これらが最小寸法程度に形成される場合には非常に高抵抗になり、ＳＲＡＭを安定動作させることは不可能である。逆にＳＲＡＭを安定動作させるために電源配線６０３および接地配線６０２の寸法を大きくすると、ＳＲＡＭセル面積が増加してしまう。【０００７】
ＣＭＯＳ型６Ｔ−ＳＲＡＭよりさらにＳＲＡＭセル面積を小さくできるＳＲＡＭとしてＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭ（特許文献：特開２０００−１２７０５）が提案されている。図１にＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭの等価回路を示す。Ｌｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭはＰＭＯＳであるメモリにアクセスするための２個のアクセストランジスタとNＭＯＳであるメモリを駆動するための２個のドライバトランジスタの計４個のトランジスタにより構成されている。
以下に図１のメモリセルの動作の一例として、記憶ノードＱａ１に“Ｌ”のデータが、記憶ノードＱｂ１に“Ｈ”のデータが記憶されている場合のデータの保持動作について説明する。データ保持中はワード線ＷＬ１、ビット線ＢＬ１およびＢＬＢ１はすべて“Ｈ”電位に駆動されている。アクセストランジスタ（Ｑｐ１１、Ｑｐ２１）のしきい値はドライバトランジスタ（Ｑｎ１１、Ｑｎ２１）のしきい値より低く設定され、アクセストランジスタのＯｆｆリーク電流はドライバトランジスタのリーク電流より、例えば平均的に１０倍〜１０００倍程度大きくなるように設定されている。このため、記憶ノードＱｂ１の“Ｈ”レベルはアクセストランジスタＱｐ２１を通してビット線ＢＬＢ１から記憶ノードＱｂ１にＯｆｆリーク電流が流れることにより保持される。一方、記憶ノードＱａ１の“Ｌ”レベルはドライバトランジスタＱｎ１１により安定して保持される。【０００８】
ＳＧＴを用いた場合においても、ＣＭＯＳ型６Ｔ−ＳＲＡＭより上記のＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭのほうがより小さいＳＲＡＭセル面積を実現することが可能である。【０００９】
本発明は上記の事情を鑑みてなされたもので、ＳＧＴを用いたＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭにおいて面積の小さいＳＲＡＭセルを実現するとともに、十分な動作マージンを持つＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭセルを実現することを目的とする。
【課題を解決するための手段】
【００１０】
本発明によれば、４個のＭＯＳトランジスタが基板上に形成された絶縁膜上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記４個のＭＯＳトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリセルデータを保持するために電荷を供給すると共に、メモリにアクセスするための第１及び第２のＰＭＯＳのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタとして機能し、
第１のＰＭＯＳのアクセストランジスタ及び第１のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
第２のＰＭＯＳのアクセストランジスタ及び第２のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
第１のＰＭＯＳのアクセストランジスタ及び第１のＮＭＯＳのドライバトランジスタにおいてデータを保持する第１の記憶ノードとして機能する各々の第１の拡散層を前記絶縁膜上に配置し、前記各々の第１の拡散層の表面に形成された第１のシリサイド層を介して前記各々の第１の拡散層を相互に接続し、
第２のＰＭＯＳのアクセストランジスタ及び第２のＮＭＯＳのドライバトランジスタにおいてデータを保持する第２の記憶ノードとして機能する各々の第２の拡散層を前記絶縁膜上に配置し、前記各々の第２の拡散層の表面に形成された第２のシリサイド層を介して前記各々の第２の拡散層を相互に接続したことを特徴とする半導体記憶装置が提供される。
また、本発明の別の好ましい態様では、前記半導体装置において、第１及び第２のＰＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも１つが、隣接するメモリセルのＰＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化される。
また、本発明の別の好ましい態様では、前記半導体装置において、前記柱状半導体層は、六方格子状に形成される。
また、本発明の別の好ましい態様では、前記第１の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第２の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、
前記第２の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第１の記憶ノードとして機能する拡散層と共通のコンタクトにより接続される。
また、本発明の別の好ましい態様では、前記半導体装置において、アクセストランジスタを形成する柱状半導体層と、ドライバトランジスタを形成する柱状半導体層を形成する柱状半導体層の側壁の周囲長は、読み出し時の動作マージン及び書き込み時の動作マージンに基づいて決定される。
また、本発明によれば、前記半導体装置において、前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
前記第１のＰＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
前記第２のＰＭＯＳのアクセストランジスタは１行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列される。
また、本発明によれば、前記半導体装置において、前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
前記４個のＭＯＳトランジスタは、前記絶縁膜上に２行２列に配列され、
前記第１のＰＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
前記第２のＰＭＯＳのアクセストランジスタは２行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは１行２列目に配列される。
【実施例１】
【００１１】
図１に本発明に用いたＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭのメモリセルの等価回路図を示す。図１において、ＢＬ１およびＢＬＢ１はビット線、ＷＬ１はワード線、Ｖｃｃ１は電源電位、Ｖｓｓ１は接地電位、Ｑｐ１１およびＱｐ２１はメモリセルにアクセスするためおよび記憶ノードを“H”にチャージする機能を備えたアクセストランジスタ、Ｑｎ１１およびＱｎ２１はメモリセルのデータをＲｅａｄおよびＷｒｉｔｅするために記憶ノードを駆動するドライバトランジスタ、Ｑａ１およびＱｂ１はデータを記憶するための記憶ノードを示している。【００１２】
図２に本発明の第１の実施例におけるＳＲＡＭメモリセルのレイアウト図を示す。ＳＲＡＭセルアレイ内においては図２に示したユニットセルが繰り返し配置されている。図３（ａ）〜（ｄ）に図２のレイアウト図のカットラインＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’及びＤ−Ｄ’における断面構造をそれぞれ示す。【００１３】
まず図２及び図３を参考にして本発明のレイアウトについて説明する。
基板上に形成された埋め込み酸化膜層１０１などの絶縁膜上に平面状シリコン層（１０２ａ、１０２ｂ）が形成され、上記平面状シリコン層（１０２ａ、１０２ｂ）は不純物注入等により、Ｎ＋拡散層（１０４ａ、１０４ｂ）およびＰ＋拡散層（１０３ａ、１０３ｂ）から構成され、同一の平面状シリコン層に形成されるＮ＋拡散層とＰ＋拡散層は平面状シリコン層（１０２ａ、１０２ｂ）の表面に形成されるシリサイド層（１１３ａ、１１３ｂ）によって互いに接続される。平面状シリコン層（１０２ａ、１０２ｂ）はそれぞれ図１における記憶ノード（Ｑａ１、Ｑｂ１）として機能する。Ｑｐ１１およびＱｐ２１はＰＭＯＳであるメモリセルにアクセスするためのアクセストランジスタであり、Ｑｎ１１およびＱｎ２１はＮＭＯＳであるメモリセルを駆動するドライバトランジスタである。
本実施例では、１つのユニットセルＵＣは、埋め込み酸化膜層１０１上に２行２列に配列されたトランジスタを備えている。１列目には、第１の記憶ノードである平面状シリコン層１０２ａの上に、図の上側からアクセストランジスタＱｐ１１及びドライバトランジスタＱｎ１１がそれぞれ配列されている。また、２列目には、第２の記憶ノードである平面状シリコン層１０２ｂの上に、図の上側からアクセストランジスタＱｐ２１及びドライバトランジスタＱｎ２１がそれぞれ配列されている。本実施例のＳＲＡＭセルアレイは、このような４個のトランジスタを備えたユニットセルＵＣを図の上下方向に連続的に配列することにより構成される。
平面状シリコン層１０２ａ上に形成されるコンタクト１１０ａはノード接続配線Ｎａ１によりドライバトランジスタＱｎ２１のゲート電極より延在するゲート配線上に形成されるコンタクト１１１ｂと接続され、平面状シリコン層１０２ｂ上に形成されるコンタクト１１０ｂはノード接続配線Ｎｂ１によりドライバトランジスタＱｎ１１のゲート電極より延在するゲート配線上に形成されるコンタクト１１１ａと接続される。アクセストランジスタＱｐ１１上部に形成されるコンタクト１０６ａはビット線ＢＬ１に接続され、アクセストランジスタＱｐ２１上部に形成されるコンタクト１０６ｂはビット線ＢＬＢ１に接続される。アクセストランジスタＱｐ１１及びアクセストランジスタＱｐ２１のゲート電極から延在するゲート配線上に形成される共通のコンタクト１０７はワード線ＷＬ１に接続される。ドライバトランジスタ（Ｑｎ１１、Ｑｎ２１）上部に形成されるコンタクト（１０８ａ、１０８ｂ）は接地電位である配線層Ｖｓｓ１に接続される。
ワード線の配線、ビット線の配線及び接地電位の配線は、他のメモリセルの配線と共用するために、望ましくは、各メモリセル内での配線であるノード接続配線より上位の層で接続される。
なお、上記の階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線（Ｎａ１）、ノード接続配線（Ｎｂ１）、及び接地電位の配線Ｖｓｓ１は、ビット線（ＢＬ１、ＢＬＢ１）より下位の層で配線し、ワード線（ＷＬ１）は、ビット線（ＢＬ１、ＢＬＢ１）より上位の層で配線する構成が実現可能である。【００１４】
図２にＮ＋注入領域１２４およびＰ＋注入領域１２５を示す。本実施例のＳＲＡＭセルアレイ領域においてはＮ＋注入領域１２４およびＰ＋注入領域１２５を形成するパターンは単純なライン＆スペースにより形成される。このため寸法ズレや位置合わせのズレの影響が小さく、Ｎ＋注入領域とＰ＋注入領域の境界付近の寸法のマージンを最小に抑えることができ、図面上で言えば、ＳＲＡＭセルの縦方向の長さ（各ＳＲＡＭセルの接続方向の長さ）の縮小に有効である。
また、本実施例においては、図２のレイアウトに示される記憶ノードやゲート配線の形状が長方形の形状のみで構成されているために、ＯＰＣ（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）によるパターン形状の補正が容易であり、小さいＳＲＡＭセル面積を実現するために適したレイアウトである。【００１５】
本発明において、ＳＲＡＭを構成する各トランジスタのソースおよびドレインを以下のように定義する。ドライバトランジスタ（Ｑｎ１１、Ｑｎ２１）については、接地電圧に接続される柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。アクセストランジスタ（Ｑｐ１１、Ｑｐ２１）については、動作状態によっては柱状半導体層の上部に形成される拡散層および下部に形成される拡散層がともにソースまたはドレインになるが、便宜的に柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。【００１６】
続いて、図３の断面構造を参照して本発明のＳＲＡＭの構造について説明する。
図３（ａ）に示されるように、埋め込み酸化膜層１０１上に記憶ノードである平面状シリコン層（１０２ａ、１０２ｂ）が形成され、上記平面状シリコン層（１０２ａ、１０２ｂ）には不純物注入等によりＰ＋ドレイン拡散層（１０３ａ、１０３ｂ）が形成されている。平面状シリコン層（１０２ａ、１０２ｂ）を分離するための素子分離は平面状シリコン層をエッチングにより分離するだけで形成することができるので、素子分離を形成するために必要な工程数が少なく、最小加工寸法の素子分離を形成することができる。ドレイン拡散層上にはシリサイド層（１１３ａ、１１３ｂ）が形成されている。Ｐ＋ドレイン拡散層１０３ａ上にアクセストランジスタＱｐ１１を形成する柱状シリコン層１２１ａが形成され、Ｐ＋ドレイン拡散層１０３ｂ上にアクセストランジスタＱｐ２１を形成する柱状シリコン層１２１ｂが形成される。それぞれの柱状シリコン層の周囲にはゲート絶縁膜１１７およびゲート電極１１８が形成されている。柱状シリコン層上部にはＰ＋ソース拡散層１１６が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層１１５が形成されている。アクセストランジスタＱｐ１１上に形成されるコンタクト１０６ａはビット線ＢＬ１に接続され、アクセストランジスタＱｐ２１上に形成されるコンタクト１０６ｂはビット線ＢＬＢ１に接続され、アクセストランジスタＱｐ１１およびＱｐ２１のゲートより延在するゲート配線１１８ａ上に形成されるコンタクト１０７はワード線ＷＬ１に接続される。【００１７】
図３（ｂ）に示されるように、埋め込み酸化膜層１０１上に記憶ノードである平面状シリコン層（１０２ａ、１０２ｂ）が形成され、上記平面状シリコン層（１０２ａ、１０２ｂ）には不純物注入等によりＮ＋ドレイン拡散層（１０４ａ、１０４ｂ）がそれぞれ形成されている。ドレイン拡散層上にはシリサイド層（１１３ａ、１１３ｂ）が形成されている。ドライバトランジスタＱｎ１１のゲート電極から延在するゲート配線１１８ｂ上に形成されるコンタクト１１１ａは記憶ノード接続配線Ｎａを通じてＮ＋ソース拡散層１０４ｂ上に形成されるコンタクト１１０ｂに接続される。【００１８】
図３（ｃ）に示されるように、埋め込み酸化膜層１０１上に記憶ノードである平面状シリコン層（１０２ａ、１０２ｂ）が形成され、上記平面状シリコン層（１０２ａ、１０２ｂ）には不純物注入等によりＮ＋ドレイン拡散層（１０４ａ、１０４ｂ）が形成されている。Ｎ＋ドレイン拡散層上にはシリサイド層（１１３ａ、１１３ｂ）が形成されている。Ｎ＋ドレイン拡散層１０４ａにドライバトランジスタＱｎ１１を形成する柱状シリコン層１２２ａが形成され、Ｎ＋ソース拡散層１０４ｂにドライバトランジスタＱｎ２１を形成する柱状シリコン層１２２ｂが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜１１７およびゲート電極１１８が形成されている。柱状シリコン層上部にはＮ＋ドレイン拡散層１１４が不純物注入などにより形成され、ドレイン拡散層表面にはシリサイド層１１５が形成されている。ドライバトランジスタ（Ｑｎ１１、Ｑｎ２１）上に形成されるコンタクト（１０８ａ、１０８ｂ）はともに配線層を通して接地電位Ｖｓｓ１に接続される。【００１９】
図３（ｄ）に示されるように、埋め込み酸化膜層１０１上に記憶ノードである平面状シリコン層１０２ａが形成され、上記平面状シリコン層１０２ａには不純物注入等によりＰ＋ドレイン拡散層１０３ａおよびＮ＋ドレイン拡散層１０４ａが形成される。ドレイン拡散層上にはシリサイド層１１３ａが形成され、シリサイド層１１３ａによってＰ＋ドレイン拡散層１０３ａとＮ＋ドレイン拡散層１０４ａは直接接続されているため、メモリセル面積の縮小に効果的である。
Ｐ＋ドレイン拡散層１０３ａ上にアクセストランジスタＱｐ１１を構成する柱状シリコン層１２２ａが形成され、Ｎ＋ドレイン拡散層１０４ａ上にドライバトランジスタＱｎ１１を構成する柱状シリコン層１２３ａが形成される。Ｐ＋ドレイン拡散層１０３ａとＮ＋ドレイン拡散層１０４ａは平面状シリコン層１０２ａの表面に形成されたシリサイド層１１３ａにより直接接続される。それぞれの柱状シリコン層の周囲にゲート絶縁膜１１７およびゲート電極１１８が形成され、それぞれの柱状シリコン層上部にはソース拡散層が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層１１５が形成されている。アクセストランジスタＱｐ１１上に形成されるコンタクト１０８ａはビット線ＢＬ１に接続され、ドライバトランジスタＱｎ１１上に形成されるコンタクト１０８ａは電源電位配線Ｖｓｓ１に接続される。
ドライバトランジスタＱｎ１１のゲート電極から延在するゲート配線１１８ｃ上にはコンタクト１１１ａが形成され、コンタクト１１１ａは記憶ノード接続配線Ｎｂ１を通じて平面状シリコン層１０２ｂのドレイン拡散層上に形成されるコンタクト１１０ｂに接続される。Ｎ＋ドレイン拡散層１０４ａ上にはコンタクト１１０ａが形成され、記憶ノード接続配線Ｎａ１を通じてドライバトランジスタＱｎ２１のゲート電極から延在するゲート配線１８ｄ上に形成されたコンタクト１１１ｂに接続される。【００２０】
上記のように本発明においては、記憶ノード（Ｑａ１、Ｑｂ１）である平面状シリコン層（１０２ａ、１０２ｂ）に形成されるＮ＋ドレイン拡散層とＰ＋ドレイン拡散層が平面状シリコン層表面に形成されるシリサイド層で直接接続されることにより、アクセストランジスタ及びドライバトランジスタのドレイン拡散層は共通化され、ＳＲＡＭの記憶ノードとして機能している。このため、通常プレーナー型トランジスタで必要となるＮ＋ソースドレイン拡散層とＰ＋ソースドレイン拡散層とを分離するための素子分離が必要なくなり、ＳＲＡＭの２つの記憶ノードを分離するだけの素子分離だけで十分であるため、非常に小さいＳＲＡＭセル面積を実現することができる。【００２１】
本発明においては、ゲート絶縁膜はＨｆＯ２などのＨｉｇｈ−ｋ膜で形成され、ゲート電極はＴｉＮやＴａＮなどの金属膜や、金属膜と一部がシリサイド化されたポリシリコンの積層構造で形成されることが好ましい。【００２２】
本発明においては、上記柱状シリコン層のチャネル部は不純物がドープされていないか、不純物濃度が１ｅ−１７ｃｍ-3以下であることが好ましい。不純物濃度がこれ以上高くなると不純物の統計的なゆらぎによるトランジスタの特性バラつきが大きくなり、読み出しマージン等のＳＲＡＭ動作マージンが著しく劣化してしまうためである。この場合、トランジスタのしきい値調整はチャネル部の不純物濃度ではなく、ゲート材料の仕事関数を調整することにより行うことができる。【００２３】
以下に本発明の半導体装置を形成するための製造方法の一例を図４〜図１９を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’間の断面図を示している。【００２４】
図４に示されるように、埋め込み酸化膜１０１上にＳＯＩ層が膜厚１００ｎｍ〜４００ｎｍ程度形成されたＳＯＩ基板上に膜厚５０ｎｍ〜１００ｎｍ程度のシリコン窒化膜等のマスク１１９を成膜する。その後、柱状シリコン層（１２１ａ、１２１ｂ、１２２ａ、１２２ｂ）のパターンをリソグラフィーにより形成し、エッチングすることにより、柱状シリコン層（１２１ａ、１２１ｂ、１２２ａ、１２２ｂ）を形成する。柱状シリコン層の直径は５〜５０ｎｍ程度、高さは３０〜３００ｎｍ程度である。このとき、柱状半導体底部に平面上シリコン層１２０を１０ｎｍ〜５０ｎｍ程度の厚さで形成しておく。【００２５】
図５に示されるように、シリコン層１２０を分離して、記憶ノードとなる平面状シリコン層（１０２ａ、１０２ｂ）を形成する。本発明において、素子分離は平面状シリコン層を分離するだけで形成することができるので、工程数が少なく、最小加工寸法の分離幅を持つ素子分離を形成することができる。【００２６】
図６に示されるように、Ｎ＋注入領域１２４、Ｐ＋注入領域１２５にそれぞれイオン注入などにより不純物を導入し、平面状シリコン層に柱状シリコン層下部のドレイン拡散層を形成する。このときに、不純物は埋め込み酸化膜１０１まで到達し、さらに不純物は柱状シリコン層の底部を覆うように分布するように注入条件を調整することが好ましい。また、シリコン窒化膜１１９により柱状シリコン層上部には不純物が導入されないようにする【００２７】
図７に示されるように、ゲート絶縁膜としてＨｆO２などのＨｉｇｈ−ｋ膜１１７をＣＶＤ法もしくはＡＬＤ法により１〜５ｎｍ程度の厚さで成膜する。続いて、ゲート導電膜としてＴｉＮやＴａＮなどのゲート導電膜１１８を１０〜５０ｎｍ程度の厚さで成膜する。【００２８】
図８に示されるように、シリコン酸化膜１３１を成膜して柱状シリコン層間を埋め込む。【００２９】
図９に示されるように、ＣＭＰによりシリコン酸化膜１３１、柱状シリコン層上部のゲート導電膜１１８、Ｈｉｇｈ−ｋ膜１１７を研磨し、ゲート上面を平坦化する。ゲート上部をＣＭＰによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。ＣＭＰ時においては、柱状シリコン層上部のシリコン窒化膜マスク１１９をＣＭＰのストッパーとして使用する。シリコン窒化膜マスク１１９をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。【００３０】
図１０に示されるように、ゲート長を決定するために、ゲート導電膜１１８およびシリコン酸化膜１３１をエッチバックして、柱状シリコン層側壁のゲート電極を形成する。このときに、ゲート導電膜１１８とシリコン酸化膜１３１をなるべく同じレートでエッチングし、なおかつシリコン窒化膜マスク１１９に対して高選択比を取るようなエッチング条件を使用する。【００３１】
図１１に示されるように、シリコン窒化膜を成膜して、エッチバックすることにより、メタルゲートの上部にシリコン窒化膜サイドウォール１３２を形成する。このとき、ゲート上に残るシリコン窒化膜サイドウォール１３２がちょうどゲートを覆うようにシリコン窒化膜成膜量とエッチバック量を設定する。この窒化膜サイドウォールで覆われた部分のゲートは後工程のゲートエッチング時に保護されるため、ゲート電極をゲート導電膜の成膜膜厚分だけ自己整合的に形成することができる。【００３２】
図１２に示されるように、メタルゲート上に残存するシリコン酸化膜１３１をウェットエッチにて除去する。【００３３】
図１３に示されるように、レジストまたは多層レジスト１３３を用いて、リソグラフィーによりゲート配線パターンを形成する。【００３４】
図１４に示されるように、レジスト１３３をマスクにして、ゲート底部およびゲート下のＨｉｇｈ−ｋ膜をエッチングし、除去する。これによりゲート配線（１１８ａ〜１１８ｃ）が形成される。上記のように、柱状シリコン層の上部にシリコン窒化膜を形成した構造において、ゲート上面をＣＭＰによって平坦化する工程と、ゲート長を決めるためのエッチングと、ゲート電極保護用の窒化膜サイドウォールの形成と、ゲート配線のパターニングと、ゲート配線を形成するためのエッチングを順次行うことにより、良好なゲート形状で寸法バラつきの小さいゲートを形成することができ、さらにゲート配線を自由に形成することができる。また、ゲート電極の膜厚を自己整合的に制御することができるため、占有面積の縮小およびゲートと拡散層間の寄生抵抗の削減が可能である。【００３５】
図１５に示されるように、シリコン窒化膜マスク１１９およびシリコン窒化膜サイドウォール１３２をウェット処理により除去する。【００３６】
図１６に示されるように、１０ｎｍ〜５０ｎｍ程度のシリコン窒化膜を成膜後、エッチバックして、柱状シリコン層の側壁およびゲート電極の側壁をシリコン窒化膜１３４で覆う構造にする。このような構造にすることにより、Ｈｉｇｈ−ｋ膜１１７がシリコン窒化膜１３４により覆われるので、後工程におけるＨｉｇｈ−ｋ膜１１７へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。
このとき、窒化膜の膜厚は薄すぎると、Ｈｉｇｈ−ｋ膜１１７へのダメージを完全に防ぎきれず、厚すぎるとゲート側壁に成膜された膜厚分だけ占有面積が増加するので、最適な膜厚を選択する必要がある。【００３７】
図１７に示されるように、Ｎ＋注入領域およびＰ＋注入領域にそれぞれイオン注入などにより不純物を導入し、柱状シリコン層上部のソース拡散層（１１４、１１６）を形成する。【００３８】
図１８に示されるように、ＣｏやＮｉなどの金属をスパッタして、熱処理を行うことにより、ソースドレイン拡散層を選択的にシリサイド化して、ドレイン拡散層上のシリサイド層（１１３ａ、１１３ｂ）および柱状シリコン層上部のソース拡散層上のシリサイド層１１５を形成する。このシリサイド層（１１３ａ、１１３ｂ）により、平面シリコン層のＮ＋拡散層とＰ＋拡散層が接続される。
ここで、柱状シリコン層およびゲート電極の側壁を覆っているシリコン窒化膜１３４により、シリサイド層に起因するドレイン−ゲート間およびソース−ゲート間のショートを抑制することができる。【００３９】
図１９に示されるように、層間膜であるシリコン酸化膜を形成後にコンタクト（１０６ａ〜１１１ａ、１０６ｂ〜１１１ｂ）を形成する。【００４０】
本発明においては柱状シリコン層底部のドレイン拡散層（１０３ａ、１０４ａ、１０３ｂ、１０４ｂ）が埋め込み酸化膜層１０１まで形成されるように不純物分布を設定し、さらにトランジスタ動作時には、柱状シリコン層内部が完全に空乏化するように柱状シリコン層の寸法や不純物濃度を設定することが好ましい。上記のようにドレイン拡散層（１０３ａ、１０４ａ、１０３ｂ、１０４ｂ）の不純物分布を設定することにより、トランジスタの動作状態によらず柱状シリコン層内部はフローティングボディ構造になり、基板電圧に影響されないトランジスタを形成することができる。また、ドレイン拡散層（１０３ａ〜１０４ａ、１０３ｂ〜１０４ｂ）の不純物を埋め込み酸化膜１０１まで拡散させることによって、ドレイン拡散層容量の底面成分が大幅に減少し、トータルのドレイン拡散層の寄生容量を低減することもできる。なお、図３の断面図においては、不純物は柱状シリコン層の底部を完全に覆うように拡散されているが、不純物は完全に柱状シリコン層底部を覆っていなくても動作上問題ない。
【実施例２】
【００４１】
図２０に本実施例のＳＲＡＭセルレイアウトを示す。本実施例において実施例１と異なるのは以下の点である。記憶ノードである平面状シリコン層２０２ａと、ドライバトランジスタＱｎ２２のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト２１０ａにより接続され、記憶ノードである平面状シリコン層２０２ｂと、ドライバトランジスタＱｎ１２のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト２１０ｂにより接続される。上記のようにゲートと記憶ノードを配線層ではなくコンタクトで接続することによって、ＳＲＡＭセル内におけるコンタクトの数を減らすことができるので、柱状シリコン層やコンタクトの配置を調整することによりセル面積を縮小することができる。
なお、第１の実施例で述べたように、ワード線の配線、ビット線の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。なお、本実施例ではノード接続配線はコンタクトにより形成されている。
これ以外の点に関しては実施例１に示す構成と同一であるので説明を省略する。
【実施例３】
【００４２】
図２１に本実施例のＳＲＡＭセルレイアウトを示す。本実施例では、ＳＲＡＭセルアレイ内において図２１のユニットセルＵＣの１列目に配列されるトランジスタは、そのユニットセルＵＣの上側又は下側に隣接するメモリセルの２列目に配列されるトランジスタと配置構成が等しく、ユニットセルＵＣの２列目に配列されるトランジスタは、そのユニットセルＵＣの上側又は下側に隣接するメモリセルの１列目に配列されるトランジスタと配置構成が等しい。すなわち、図２１のユニットセルＵＣの一列目に配列されるトランジスタＱｐ１３、Ｑｎ１３の上側には、二列目に配列されるトランジスタＱｎ２３、Ｑｐ２３と同じトランジスタが上から順に配列される。したがって、アクセストランジスタＱｐ１３の図面の上側には、アクセストランジスタが隣接して配列されることになり、アクセストランジスタＱｐ２３の図面の下側にもアクセストランジスタが隣接して配列されることになる。このようにＳＲＡＭセルを配置することで、アクセストランジスタＱｐ１３のゲート電極より延在するゲート配線は、図面の上側に隣接するメモリセルのアクセストランジスタのゲート電極と接続され、ワード線（ＷＬ３）へのコンタクト（３０７ａ、３０７ｂ）をそのゲート配線上で共有することができる。実施例１においてはワード線（ＷＬ３）へのコンタクト（３０７ａ、３０７ｂ）は記憶ノード３０２ａと記憶ノード３０２ｂとの間に形成されていたが、本実施例においては、上下のＳＲＡＭセルとの境界上に配置されているため、記憶ノード間のスペースを縮小することができ、図面上で言えば、ＳＲＡＭセルの横方向の長さの縮小が可能である。
また、第１の実施例で述べたように、ワード線の配線、ビット線の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線（Ｎａ３、Ｎｂ３）を下位の層で、ワード線（ＷＬ３）及び接地電位の配線（Ｖｓｓ３ａ、Ｖｓｓ３ｂ）を中位の層で、ビット線の配線（ＢＬ３、ＢＬＢ３）を上位の層で配線する構成が実現可能である。
また、本実施例においては、アクセストランジスタとドライバトランジスタの配置を変更したことにより、実施例１のレイアウトのように、Ｎ＋注入領域およびＰ＋注入領域は単純なライン＆スペースではなく、Ｐ＋注入領域（３２５ａ、３２５ｂ）は溝パターンでありＮ＋注入領域はＰ＋注入領域（３２５ａ、３２５ｂ）を反転させたパターンになる。このため、注入領域をパターニングするにあたってはより正確なレジストパターンの制御が要求される。
なお、本実施例においては、実施例２と同様に記憶ノードとドライバトランジスタから延在するゲート配線を共通のコンタクトによって接続することもできる。
これ以外の構成に関しては実施例１と同一であるので説明を省略する。
【実施例４】
【００４３】
図２２に本実施例のＳＲＡＭセルレイアウトを示す。本実施例においては柱状半導体が最密充填に配置されるように６方格子状に配列されている点で他の実施例とは異なる。このように柱状半導体を配置することにより柱状半導体を最も小さい面積にバランスよく配置することができ、小さいＳＲＡＭセル面積を設計することができる。各トランジスタの配列は図２２のものに限らず、他の配列にしてもよい。
また、第１の実施例で述べたように、ワード線の配線、ビット線の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。なお、本実施例ではノード接続配線はコンタクトにより形成されている。この点、階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ワード線（ＷＬ４）を中位の層で、ビット線の配線（ＢＬ４、ＢＬＢ４）及び接地電位の配線Ｖｓｓ４を上位の層で配線する構成が実現可能である。
【実施例５】
【００４４】
図２３に本実施例のＳＲＡＭレイアウトを示す。本実施例において実施例１と異なる点は、アクセストランジスタを形成する柱状シリコン層の形状とドライバトランジスタを形成する柱状シリコン層の大きさが異なる点である。本発明のＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭでは、アクセストランジスタのリーク電流をドライバトランジスタのリーク電流より大きく設定する必要がある。アクセストランジスタのリーク電流を増加させるには、しきい値を低くすることにより行うことが可能であるが、図２３のように、アクセストランジスタを形成する柱状シリコン層を大きく設定することによって、トランジスタのショートチャネル効果を若干大きくしてリーク電流を増加させることもできる。また、この場合にはアクセストランジスタのドレイン電流がドライバトランジスタのドレイン電流に対して増加するため、書き込みマージンを改善することもできる。
一方、読み出しマージンを改善したい場合には、ドライバトランジスタの柱状シリコン層の周囲長を大きくすることによって、ドライバトランジスタのドレイン電流をアクセストランジスタのドレイン電流に対して増加させることができるため、読み出しマージンを改善することができる。
また、柱状シリコン層の周囲長を大きくすると、ドレイン電流を増加させることもできるが、ショートチャネル効果が顕著になるため、両者のトレードオフを考慮して、柱状シリコン層の形状を設計する必要がある。なお、柱状シリコン層の形状を楕円形や長方形などの形状にすることによってショートチャネル効果を抑えつつ、柱状シリコン層の周囲長を長くすることが可能である。
上記のように、アクセストランジスタ、ドライバトランジスタのそれぞれの形状を調整することにより、各種ＳＲＡＭ特性を調整することができる。
なお、第１の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例１と同様の構成が実現可能である。
これ以外の点に関しては実施例１に示す構成と同一であるので説明を省略する。【００４５】
以上説明したように、本発明によれば４個のＭＯＳトランジスタを用いて構成されたスタティック型メモリセルにおいて、前記ＭＯＳトランジスタはドレイン、ゲート、ソースが垂直方向に配置されたＳＧＴであり、ＳＯＩ基板を用いることにより狭い分離幅の素子分離が容易に形成され、埋め込み酸化膜上のシリコン層により形成されるＮ＋ソース拡散層とＰ＋ソース拡散層がシリサイド層により直接接続されるため、非常に小さいメモリセル面積を持つＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭを実現できる。
【図面の簡単な説明】
【００４６】
【図１】本発明のＳＲＡＭを示す等価回路である。
【図２】本発明の第１の実施例を示すＳＲＡＭの平面図である。
【図３（ａ）】本発明の第１の実施例を示すＳＲＡＭの断面図である。
【図３（ｂ）】本発明の第１の実施例を示すＳＲＡＭの断面図である。
【図３（ｃ）】本発明の第１の実施例を示すＳＲＡＭの断面図である。
【図３（ｄ）】本発明の第１の実施例を示すＳＲＡＭの断面図である。
【図４】本発明の製造方法を工程順に示す工程図である。
【図５】本発明の製造方法を工程順に示す工程図である。
【図６】本発明の製造方法を工程順に示す工程図である。
【図７】本発明の製造方法を工程順に示す工程図である。
【図８】本発明の製造方法を工程順に示す工程図である。
【図９】本発明の製造方法を工程順に示す工程図である。
【図１０】本発明の製造方法を工程順に示す工程図である。
【図１１】本発明の製造方法を工程順に示す工程図である。
【図１２】本発明の製造方法を工程順に示す工程図である。
【図１３】本発明の製造方法を工程順に示す工程図である。
【図１４】本発明の製造方法を工程順に示す工程図である。
【図１５】本発明の製造方法を工程順に示す工程図である。
【図１６】本発明の製造方法を工程順に示す工程図である。
【図１７】本発明の製造方法を工程順に示す工程図である。
【図１８】本発明の製造方法を工程順に示す工程図である。
【図１９】本発明の製造方法を工程順に示す工程図である。
【図２０】本発明の第２の実施例を示すＳＲＡＭの平面図である。
【図２１】本発明の第３の実施例を示すＳＲＡＭの平面図である。
【図２２】本発明の第４の実施例を示すＳＲＡＭの平面図である。
【図２３】本発明の第５の実施例を示すＳＲＡＭの平面図である。
【図２４】従来のＳＧＴを用いたＳＲＡＭを示す平面図および断面図である。
【符号の説明】
【００４７】
１０１、２０１、３０１、４０１、５０１：埋め込み酸化膜
１０２ａ、２０２ａ、３０２ａ、４０２ａ、５０２ａ、１０２ｂ、２０２ｂ、３０２ｂ、４０２ｂ、５０２ｂ：記憶ノード
１０３ａ、２０３ａ、３０３ａ、４０３ａ、５０３ａ、１０３ｂ、２０３ｂ、３０３ｂ、４０３ｂ、５０３ｂ：Ｎ＋ソース拡散層
１０４ａ、２０４ａ、３０４ａ、４０４ａ、５０４ａ１０４ｂ、２０４ｂ、３０４ｂ、４０４ｂ、５０４ｂ：Ｐ＋ソース拡散層
１０６ａ、２０６ａ、３０６ａ、４０６ａ、５０６ａ、１０６ｂ、２０６ｂ、３０６ｂ、４０６ｂ、５０６ｂ：アクセストランジスタドレイン拡散層上コンタクト
１０７、２０７、３０７ａ、４０７ａ、５０７、３０７ｂ、４０７ｂ：アクセストランジスタゲート配線上コンタクト
１０８ａ、２０８ａ、３０８ａ、４０８ａ、５０８ａ、１０８ｂ、２０８ｂ、３０８ｂ、４０８ｂ、５０８ｂ：ドライバトランジスタドレイン拡散層上コンタクト
１１０ａ、２１０ａ、３１０ａ、４１０ａ、５１０ａ、１１０ｂ、２１０ｂ、３１０ｂ、４１０ｂ、５１０ｂ：記憶ノード上コンタクト
１１１ａ、３１１ａ、１１１ｂ、３１１ｂ、６０５ａ、６０６ａ、６０５ｂ、６０６ｂ：ゲート配線上コンタクト
１１３ａ、１１３ｂ、１１５：シリサイド層
１１４：Ｎ＋ドレイン拡散層
１１６：Ｐ＋ドレイン拡散層
１１７：ゲート絶縁膜
１１８、６０４ａ、６０４ｂ、６０４ｃ、６０４ｄ：ゲート電極
１１８ａ、１１８ｂ、１１８ｃ：ゲート配線
１１９：シリコン酸化膜等のマスク層
１２０：シリコン層
１２１ａ、１２１ｂ、６１０ａ、６１０ｂ：アクセストランジスタ柱状シリコン層
１２２ａ、１２２ｂ、６１１ａ、６１１ｂ：ドライバトランジスタ柱状シリコン層
６１２ａ、５１２ｂ：ロードトランジスタ柱状シリコン層
１２４、２２４：Ｎ＋注入領域
１２５、２２５、３２５ａ、３２５ｂ、４２５ａ、４２５ｂ、５２５：Ｐ＋注入領域
１３１：シリコン酸化膜
１３２：シリコン窒化膜サイドウォール
１３３：レジスト
１３４：シリコン窒化膜
６０１ａ、６０１ｂ：ビット線
６０２：接地電位
６０３：電源電位
６０７ａ、６０７ｂ：配線層
Ｑｐ１１、Ｑｐ２１、Ｑｐ１２、Ｑｐ２２、Ｑｐ１３、Ｑｐ２３、Ｑｐ１４、Ｑｐ２４、Ｑｐ１５、Ｑｐ２５：アクセストランジスタ
Ｑｎ１１、Ｑｎ２１、Ｑｎ１２、Ｑｎ２２、Ｑｎ１３、Ｑｎ２３、Ｑｎ１４、Ｑｎ２４、Ｑｎ１５、Ｑｎ２５：ドライバトランジスタ
ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬＢ１、ＢＬＢ２、ＢＬＢ３、ＢＬＢ４、ＢＬＢ５：ビット線
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５：ワード線
Ｖｓｓ１、Ｖｓｓ２、Ｖｓｓ３ａ、Ｖｓｓ３ｂ、Ｖｓｓ４、Ｖｓｓ５：接地電位線
Ｎａ１、Ｎｂ１、Ｎａ３、Ｎｂ３、Ｎａ５、Ｎｂ５：ノード接続配線
【図１】
0005489272.tif 000002
【図２】
0005489272.tif 000003
【図３（ａ）】
0005489272.tif 000004
【図３（ｂ）】
0005489272.tif 000005
【図３（ｃ）】
0005489272.tif 000006
【図３（ｄ）】
0005489272.tif 000007
【図４】
0005489272.tif 000008
【図５】
0005489272.tif 000009
【図６】
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【図７】
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【図８】
0005489272.tif 000012
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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