(57)【特許請求の範囲】
【請求項１】
エンハンスメント型電界効果トランジスタとディプレッション型電界効果トランジスタとが半導体基板上に集積された半導体装置の製造方法であって、
前記半導体基板において素子分離領域に囲まれたアクティブ領域を形成する工程と、
前記アクティブ領域を当該アクティブ領域の幅方向に横断する第１のゲート電極を前記半導体基板の主面上に形成するとともに、前記アクティブ領域を前記幅方向に横断し且つ前記第１のゲート電極よりも前記幅方向の長さが短い第２のゲート電極を前記主面上に形成する工程と、
前記第１及び第２のゲート電極をマスクとして、前記半導体基板の主面の法線に対して斜め方向から前記アクティブ領域に不純物をイオン注入することにより、前記第１のゲート電極のゲート長方向両側の領域に互いに連続しない第１及び第２の不純物拡散領域を形成するとともに、前記第２のゲート電極のゲート長方向両側の一方の領域から他方の領域に亘って連続する第３の不純物拡散領域を形成する斜めイオン注入工程と、
前記アクティブ領域における前記第１のゲート電極のゲート長方向両側に第１ソース領域及び第１ドレイン領域を形成するとともに、前記アクティブ領域における前記第２のゲート電極のゲート長方向両側に第２ソース領域及び第２ドレイン領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記斜めイオン注入工程は、
前記アクティブ領域における前記第１のゲート電極のゲート長方向両側の領域に前記ゲート長方向から斜めに前記不純物をイオン注入して前記第１及び第２の不純物拡散領域を形成する工程と、
前記アクティブ領域における前記第２のゲート電極の直下の領域に前記幅方向から斜めに前記不純物をイオン注入して前記アクティブ領域の前記幅方向の側面近傍に局在する不純物拡散領域を前記第３の不純物拡散領域として形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法であって、
前記第１のゲート電極の前記アクティブ領域の端から前記幅方向に突出する長さは、前記第２のゲート電極の前記アクティブ領域の端から前記幅方向に突出する長さよりも長く、
前記第１のゲート電極の前記アクティブ領域の端から前記幅方向に突出する長さは、０．３μｍ以上であり、
前記第２のゲート電極の前記アクティブ領域の端から前記幅方向に突出する長さは、０．２μｍ以下であり、
前記斜めイオン注入工程では、前記不純物は、前記法線に対して３０°から６０°の範囲内の角度でイオン注入される
ことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板において素子分離領域に囲まれたアクティブ領域と、
前記アクティブ領域に形成されたエンハンスメント型電界効果トランジスタと、
前記アクティブ領域に形成されたディプレッション型電界効果トランジスタと
を備え、
前記エンハンスメント型電界効果トランジスタは、
前記アクティブ領域を当該アクティブ領域の幅方向に横断するように前記半導体基板の主面上に形成された第１のゲート電極と、
前記第１のゲート電極の直下にあり、且つ前記アクティブ領域における前記第１のゲート電極のゲート長方向両側の領域にそれぞれ形成された互いに連続しない第１及び第２の不純物拡散領域と、
前記アクティブ領域における前記第１のゲート電極のゲート長方向両側にそれぞれ形成された第１ソース領域及び第１ドレイン領域とを含み、
前記ディプレッション型電界効果トランジスタは、
前記アクティブ領域を前記幅方向に横断するように前記主面上に形成され、前記第１のゲート電極よりも前記幅方向の長さが短い第２のゲート電極と、
前記第２のゲート電極の直下にあり、前記アクティブ領域における前記第２のゲート電極のゲート長方向両側の一方の領域から他方の領域に亘って連続的に形成された第３の不純物拡散領域と、
前記アクティブ領域における前記第２のゲート電極のゲート長方向両側に形成された第２ソース領域及び第２ドレイン領域とを含み、
前記第３の不純物拡散領域は、前記アクティブ領域の前記幅方向の側面近傍に局在している
ことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第１のゲート電極の前記アクティブ領域の端から前記幅方向に突出する長さは、前記第２のゲート電極の前記アクティブ領域の端から前記幅方向に突出する長さよりも長く、
前記第１のゲート電極の前記アクティブ領域の端から前記幅方向に突出する長さは、０．３μｍ以上であり、
前記第２のゲート電極の前記アクティブ領域の端から前記幅方向に突出する長さは、０．２μｍ以下である
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エンハンスメント型電界効果トランジスタとディプレッション型電界効果トランジスタとを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表される電界効果トランジスタ（以下、「ＦＥＴ」と呼ぶ。）は、たとえば、液晶表示装置の駆動回路や、ＲＡＭ（ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）やＲＯＭ（ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）などの半導体記憶装置のデコーダ回路といった半導体集積回路において広く使用されている。この種の半導体集積回路の中には、エンハンスメント型ＦＥＴとディプレッション型ＦＥＴという２種類のＦＥＴが半導体基板上に集積されたものが存在する。たとえば特開平１１−１７４４０５号公報（特許文献１）に開示される液晶表示装置の駆動回路は、エンハンスメント型ＦＥＴとディプレッション型ＦＥＴとが集積された構造を有している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１７４４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、エンハンスメント型ＦＥＴとディプレッション型ＦＥＴという種類の異なるＦＥＴを半導体基板上に集積する場合、単一種類のＦＥＴを集積する場合と比べて製造工程が複雑になり、製造コストが嵩むという問題がある。この問題の一例を図１（Ａ），（Ｂ）及び図２を参照しつつ以下に説明する。図１（Ａ），（Ｂ）及び図２は、エンハンスメント型ＦＥＴとディプレッション型ＦＥＴとを含む半導体装置の従来の製造工程の一部を概略的に示す図である。図１（Ａ）は、アクティブ領域１０２上に形成されたゲート電極１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄのレイアウトを概略的に示す図であり、図１（Ｂ）は、図１（Ａ）のＡ１−Ａ２線に沿った断面を概略的に示す図である。アクティブ領域１０２は、素子分離領域１０５Ａ，１０５Ｂによって囲まれている。半導体基板１００上には、後の工程でゲート絶縁膜を構成する絶縁膜１０４を介して、エンハンスメント型ＦＥＴ用のゲート電極１０１Ａ，１０１Ｃ，１０１Ｄと、ディプレッション型ＦＥＴ用のゲート電極１０１Ｂとが形成されている。
【０００５】
図１（Ａ）の領域１０３は、ディプレッション型ＦＥＴの形成予定領域である。この領域１０３にディプレッション型ＦＥＴを形成するには、図２に示されるように、フォトリソグラフィ工程により、エンハンスメント型ＦＥＴ用のゲート電極１０１Ａ，１０１Ｃ，１０１Ｄを被覆するパターニングされたレジスト膜１０６を形成する。次に、このレジスト膜１０６をマスクとしてゲート電極１０１Ｂの直下に不純物１０７をイオン注入して基板１００の表面近傍にディプレッション型ＦＥＴのしきい値電圧を調整するための不純物拡散層１１０を形成する。ｐチャネルＦＥＴを形成する場合には、リン（Ｐ）などのｐ型不純物１０７がイオン注入され、ｎチャネルＦＥＴを形成する場合には、ヒ素（Ａｓ）などのｎ型不純物１０７がイオン注入される。その後、レジスト膜１０６は除去される。更に、エンハンスメント型ＦＥＴ用のゲート電極１０１Ａ，１０１Ｃ，１０１Ｄの両側の領域に不純物をイオン注入することにより、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域形成用の不純物拡散領域（図示せず）が形成される。
【０００６】
しかしながら、上記の製造方法には、ゲート電極１０１Ｂの直下にディプレッション型ＦＥＴ用の不純物拡散領域１１０を形成するためだけのフォトリソグラフィ工程とイオン注入工程が必要となるため、工程数が増加し、製造コストが嵩むという問題がある。
【０００７】
上記に鑑みて本発明の目的は、エンハンスメント型ＦＥＴとディプレッション型ＦＥＴとを半導体基板上に集積する場合に製造工程数の削減を実現することができる半導体装置の製造方法及びこれにより製造された半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明による半導体装置の製造方法は、エンハンスメント型電界効果トランジスタとディプレッション型電界効果トランジスタとが半導体基板上に集積された半導体装置の製造方法であって、前記半導体基板において素子分離領域に囲まれたアクティブ領域を形成する工程と、前記アクティブ領域を当該アクティブ領域の幅方向に横断する第１のゲート電極を前記半導体基板の主面上に形成するとともに、前記アクティブ領域を前記幅方向に横断し且つ前記第１のゲート電極よりも前記幅方向の長さが短い第２のゲート電極を前記主面上に形成する工程と、前記第１及び第２のゲート電極をマスクとし、前記半導体基板の主面の法線に対して斜め方向から前記アクティブ領域に不純物をイオン注入することにより、前記第１のゲート電極のゲート長方向両側の領域に互いに連続しない第１及び第２の不純物拡散領域を形成するとともに、前記第２のゲート電極のゲート長方向両側の一方の領域から他方の領域に亘って連続する第３の不純物拡散領域を形成する斜めイオン注入工程と、前記アクティブ領域における前記第１のゲート電極のゲート長方向両側に第１ソース領域及び第１ドレイン領域を形成するとともに、前記アクティブ領域における前記第２のゲート電極のゲート長方向両側に第２ソース領域及び第２ドレイン領域を形成する工程とを含むことを特徴とする。
【０００９】
本発明による半導体装置は、半導体基板において素子分離領域に囲まれたアクティブ領域と、前記アクティブ領域に形成されたエンハンスメント型電界効果トランジスタと、前記アクティブ領域に形成されたディプレッション型電界効果トランジスタとを備え、前記エンハンスメント型電界効果トランジスタは、前記アクティブ領域を当該アクティブ領域の幅方向に横断するように前記半導体基板の主面上に形成された第１のゲート電極と、前記第１のゲート電極の直下にあり、且つ前記アクティブ領域における前記第１のゲート電極のゲート長方向両側の領域にそれぞれ形成された互いに連続しない第１及び第２の不純物拡散領域と、前記アクティブ領域における前記第１のゲート電極のゲート長方向両側にそれぞれ形成された第１ソース領域及び第１ドレイン領域とを含み、前記ディプレッション型電界効果トランジスタは、前記アクティブ領域を前記幅方向に横断するように前記主面上に形成され、前記第１のゲート電極よりも前記幅方向の長さが短い第２のゲート電極と、前記第２のゲート電極の直下にあり、前記アクティブ領域における前記第２のゲート電極のゲート長方向両側の一方の領域から他方の領域に亘って連続的に形成された第３の不純物拡散領域と、前記アクティブ領域における前記第２のゲート電極のゲート長方向両側に形成された第２ソース領域及び第２ドレイン領域とを含み、前記第３の不純物拡散領域は、前記アクティブ領域の前記幅方向の側面近傍に局在していることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、エンハンスメント型電界効果トランジスタ用の不純物拡散領域とディプレッション型電界効果トランジスタ用の不純物拡散領域とを同一工程で形成することができるので、従来技術と比べて製造工程数を削減することができる。
【図面の簡単な説明】
【００１１】
【図１】従来の半導体装置の製造工程の一部を概略的に示す図である。
【図２】従来の半導体装置の製造工程の一部を概略的に示す図である。
【図３】本発明に係る実施の形態の半導体装置の製造方法の一工程を概略的に示す図である。
【図４】本実施の形態の半導体装置の製造方法の他の一工程を概略的に示す図である。
【図５】本実施の形態の半導体装置の製造方法の他の一工程を概略的に示す図である。
【図６】本実施の形態の半導体装置の製造方法の更に他の一工程を概略的に示す図である。
【図７】エンハンスメント型ＭＯＳＦＥＴとディプレッション型ＭＯＳＦＥＴのドレイン電流特性の測定結果を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明に係る実施の形態について図面を参照しつつ説明する。図３（Ａ），（Ｂ）、図４（Ａ），（Ｂ）、図５（Ａ），（Ｂ）及び図６は、本実施の形態の半導体装置の主要な製造工程を示す図である。これら図面を参照しつつ、本実施の形態の半導体装置の製造方法を説明する。図３（Ａ）は、アクティブ領域１１上に形成されたゲート電極１０Ａ，１０Ｂ，１０Ｃ，１０Ｄのレイアウトを概略的に示す上面視図であり、図３（Ｂ）は、図３（Ａ）のＡ３−Ａ４線に沿った断面を概略的に示す図である。図３（Ａ）の領域１２は、ディプレッション型ＭＯＳＦＥＴの形成予定領域である。
【００１３】
本実施の形態に係る製造方法では、まず、半導体基板１を用意する。ｐチャネルＭＯＳＦＥＴを形成する場合は、ｎ型シリコン基板やｎ型ウェル構造を有する半導体基板を用意し、ｎチャネルＭＯＳＦＥＴを形成する場合は、ｐ型シリコン基板やｐ型ウェル構造を有する半導体基板を用意すればよい。この半導体基板１に、公知のＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いて絶縁体からなる素子分離領域を形成する。次いで、この半導体基板１の表面を洗浄した後、熱酸化処理を施して半導体基板１の表面（主面）にゲート絶縁膜形成用の絶縁膜１３（図３（Ｂ））を形成する。この結果、図３（Ａ）に示されるように素子分離領域に囲まれたアクティブ領域１１が形成される。なお、図３（Ａ）の上面視図において絶縁膜１３の表示は省略されている。
【００１４】
その後、半導体基板１の主面上にパターニングされたゲート電極１０Ａ，１０Ｂ，１０Ｃ，１０Ｄを絶縁膜１３を介して形成する。ゲート電極１０Ａ〜１０Ｄの構造は、たとえば、リン（Ｐ）などのｎ型不純物が高濃度でドープ（導入）された多結晶シリコン膜を含む構造とすればよい。図３（Ｂ）に示されるように、ゲート電極１０Ａ，１０Ｂ，１０Ｃ，１０Ｄは、素子分離領域１４Ａ，１４Ｂの間の領域に規則的に配列され、また、図３（Ａ）に示されるようにアクティブ領域１１を横断するように形成されている。
【００１５】
ディプレッション型ＭＯＳＦＥＴ用のゲート電極１０Ｂのゲート幅方向の長さは、エンハンスメント型ＭＯＳＦＥＴ用のゲート電極１０Ａ，１０Ｃ，１０Ｄのゲート幅方向の長さよりも短いので、ゲート電極１０Ａ，１０Ｃ，１０Ｄのアクティブ領域１１の端から突出する長さ（突き出し距離）Ｄｅは、ゲート電極１０Ｂのアクティブ領域１１の端から突出する長さ（突き出し距離）Ｄｄよりも長い。後述するように、エンハンスメント型ＭＯＳＦＥＴとディプレッション型ＭＯＳＦＥＴとを形成するため、本実施の形態では、ゲート電極１０Ａ，１０Ｃ，１０Ｄの突き出し距離Ｄｅは０．３μｍ以上の範囲内に制御され、且つ、ゲート電極１０Ｂの突き出し距離Ｄｄは０．１μｍ〜０．２μｍの範囲内に制御される。
【００１６】
その後、ゲート電極１０Ａ，１０Ｂ，１０Ｃ，１０Ｄをマスクとして、アクティブ領域１１に対し、半導体基板１の主面の法線方向に対して斜め方向からの不純物のイオン注入（斜めイオン注入）が実行される。ｐチャネルＭＯＳＦＥＴを形成する場合には、たとえば、加速電圧が６０ｋｅＶ〜１５０ｋｅＶ程度、ドーズ量が１．０×１０１３ｃｍ−２〜１．０×１０１４ｃｍ−２程度の条件でホウ素をイオン注入すればよい。ｎチャネルＭＯＳＦＥＴを形成する場合は、リン（Ｐ）などのｎ型不純物が斜めイオン注入される。また、前述の突き出し距離Ｄｅ，Ｄｄとの関係により、当該法線方向に対して３０°〜６０°の範囲内の角度、特に約４５°の角度で不純物をアクティブ領域１１に入射させることが好ましい。この斜めイオン注入の際は、半導体基板１を回転させて当該半導体基板１の中心軸周りの全方向から均等に不純物をイオン注入する。
【００１７】
図４（Ａ）は、斜めイオン注入後のアクティブ領域１１上に形成されたゲート電極１０Ａ，１０Ｂ，１０Ｃ，１０Ｄのレイアウトを概略的に示す上面視図であり、図４（Ｂ）は、図４（Ａ）のＡ５−Ａ６線に沿った断面を概略的に示す図である。図５（Ａ）は、図４（Ａ）のＢ１−Ｂ２線に沿った断面を概略的に示す図であり、図５（Ｂ）は、図４（Ａ）のＣ１−Ｃ２線に沿った断面を概略的に示す図である。
【００１８】
図４（Ｂ）に示されるように、ゲート電極１０Ａ，１０Ｂ，１０Ｃ，１０Ｄをマスクとして、アクティブ領域１１の長手方向から斜めに不純物１５がイオン注入されることにより、ゲート電極１０Ａ，１０Ｂ，１０Ｃ，１０Ｄの各々のゲート長方向両側に不純物拡散領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅが形成される。これら不純物拡散領域２０ａ〜２０ｅは、後の熱処理工程で活性化されてＬＤＤ領域あるいはエクステンション領域となる。
【００１９】
また、図５（Ａ）に示されるように、ディプレッション型ＭＯＳＦＥＴ用のゲート電極１０Ｂをマスクとして、アクティブ領域１１の幅方向から斜めに不純物１５がイオン注入されることにより、アクティブ領域１１の幅方向の側面近傍（図５（Ａ）の素子分離領域１４Ｃ，１４Ｄの近傍）に不純物拡散領域２０ｇ，２０ｈが形成される。
【００２０】
これに対し、エンハンスメント型ＭＯＳＦＥＴ用のゲート電極１０Ｃをマスクとした斜めイオン注入によっては、図５（Ｂ）に示されるようにアクティブ領域１１の側面近傍に不純物拡散領域は形成されない。その理由は、ゲート電極１０Ｃの突き出し距離Ｄｅ（図１）が長いために、斜めイオン注入された不純物１５がゲート電極１０Ｃの両端部で遮蔽されてアクティブ領域１１に達しないからである。他のゲート電極１０Ａ，１０Ｄについても同様である。
【００２１】
上記斜めイオン注入を実行した結果、図４（Ａ）の上面視図に示されるように、ゲート電極１０Ａのゲート長方向両側には互いに連続しない不純物拡散領域２０ａ，２０ｂが、ゲート電極１０Ｃのゲート長方向両側には互いに連続しない不純物拡散領域２０ｃ，２０ｄが、ゲート電極１０Ｄのゲート長方向両側には互いに連続しない不純物拡散領域２０ｄ，２０ｅがそれぞれ形成されるが、ディプレッション型ＭＯＳＦＥＴ用のゲート電極１０Ｂの直下には、当該ゲート電極１０Ｂの両側の一方から他方に亘って連続する不純物拡散領域２０ｇ，２０ｈが形成される。後の熱処理工程によりこれら不純物拡散領域２０ｇ，２０ｈが活性化されると、ディプレッション型ＭＯＳＦＥＴのしきい値電圧を調整するための導電層となる。
【００２２】
その後、図４（Ａ），（Ｂ）の構造上に、シリコン窒化膜やノンドープのシリコン酸化膜（ＮＳＧ：Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの絶縁膜をＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法により成長させた後、異方性ドライエッチングを実行することにより、当該絶縁膜をエッチバックする。この結果、ゲート電極１０Ａ，１０Ｂ，１０Ｃ，１０Ｄの各々の両側面にサイドウォールスペーサ１６Ａａ，１６Ａｂ，１６Ｂａ，１６Ｂｂ，１６Ｃａ，１６Ｃｂ，１６Ｄａ，１６Ｄｂ（図６）が形成される。その後、これらサイドウォールスペーサ１６Ａａ，１６Ａｂ，１６Ｂａ，１６Ｂｂ，１６Ｃａ，１６Ｃｂ，１６Ｄａ，１６Ｄｂと素子分離領域とをマスクとして、ゲート電極１０Ａ，１０Ｂ，１０Ｃ，１０Ｄの各々の両側領域に不純物を比較的高濃度で導入し、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）などの熱処理を施して活性化する。
【００２３】
この結果、図６に示されるように、ゲート電極１０Ａの両側にソース／ドレイン領域１７ａ，１７ｂが、ゲート電極１０Ｂの両側にソース／ドレイン領域１７ｂ，１７ｃが、ゲート電極１０Ｃの両側にソース／ドレイン領域１７ｃ，１７ｄが、ゲート電極１０Ｄの両側にソース／ドレイン領域１７ｄ，１７ｅがそれぞれセルフアラインに形成される。また、ゲート電極１０Ａの直下には、ソース／ドレイン領域１７ａ，１７ｂからゲート長方向に且つ互いに対向する方向に突出する一対のＬＤＤ領域またはエクステンション領域２１ａａ，２１ａｂが、ゲート電極１０Ｂの直下には、ソース／ドレイン領域１７ｂ，１７ｃからゲート長方向に且つ互いに対向する方向に突出する一対のＬＤＤ領域またはエクステンション領域２１ｂａ，２１ｂｂが、ゲート電極１０Ｃの直下には、ソース／ドレイン領域１７ｃ，１７ｄからゲート長方向に且つ互いに対向する方向に突出する一対のＬＤＤ領域またはエクステンション領域２１ｃａ，２１ｃｂが、ゲート電極１０Ｄの直下には、ソース／ドレイン領域１７ｄ，１７ｅからゲート長方向に且つ互いに対向する方向に突出する一対のＬＤＤ領域またはエクステンション領域２１ｄａ，２１ｄｂがそれぞれ形成される。また、前述の熱処理により、ゲート電極１０Ｂの直下の不純物拡散領域２０ｇ，２０ｈは活性化されて導電層となる。図６には、不純物拡散領域２０ｇの活性化により形成された導電層２１ｇが示されている。
【００２４】
以上により、エンハンスメント型ＭＯＳＦＥＴ３１Ｅ，３３Ｅ，３４Ｅとディプレッション型ＭＯＳＦＥＴ３２Ｄとが半導体基板１上に形成される。この後、層間絶縁膜の堆積やコンタクトホールの形成や配線層の形成などの工程を実行して図６のＭＯＳＦＥＴ３１Ｅ，３２Ｄ，３３Ｅ，３４Ｅ上に配線構造を形成することにより、本実施の形態の半導体装置が作製される。
【００２５】
図７（Ａ），（Ｂ）に、エンハンスメント型ＭＯＳＦＥＴとディプレッション型ＭＯＳＦＥＴのドレイン電流特性の測定結果を示す。図７（Ａ），（Ｂ）において、横軸は、ゲート−ソース間電圧Ｖｇの絶対値｜Ｖｇ｜（単位：ボルト）を示し、縦軸は、ドレイン電流Ｉｄの絶対値｜Ｉｄ｜（単位：アンペア）を示す。縦軸の範囲は、１．０×１０−１１（１．０Ｅ−１１）アンペア〜１．０×１０−２（１．０Ｅ−２）アンペアである。被測定対象であるＭＯＳＦＥＴの構造はいずれも突き出し距離を除いて同一である。すなわち、被測定対象であるＭＯＳＦＥＴは、ゲート長Ｌｇが１．０μｍ、ゲート幅Ｗｇが０．６μｍの寸法を有する。また、斜めイオン注入の条件は、導入不純物がホウ素（質量数１１）、加速電圧が８０ｋｅＶ、ドーズ量が２．０×１０１３ｃｍ−２、入射角が４５°と設定された。図７（Ａ）のグラフでは、突き出し距離Ｄｅを約０．３０μｍとしたエンハンスメント型ＭＯＳＦＥＴに関する特性曲線が実線で示され、突き出し距離Ｄｄを約０．２０μｍとしたディプレッション型ＭＯＳＦＥＴに関する特性曲線が破線で示されており、図７（Ｂ）のグラフでは、突き出し距離Ｄｅを約０．４０μｍとしたエンハンスメント型ＭＯＳＦＥＴに関する特性曲線が実線で示され、突き出し距離Ｄｄを約０．２０μｍとしたディプレッション型ＭＯＳＦＥＴに関する特性曲線が破線で示されている。
【００２６】
図７（Ａ），（Ｂ）のグラフによれば、突き出し距離を０．３０μｍ以上にすれば、エンハンスメント型ＭＯＳＦＥＴの特性が確実に得られ、突き出し距離を０．２０μｍ以下にすれば、ディプレッション型ＭＯＳＦＥＴが確実に得られることが分かる。
【００２７】
上記したように本実施の形態の半導体装置の製造方法は、ディプレッション型ＦＥＴ用のゲート電極１０Ｂの幅方向長さをエンハンスメント型ＦＥＴ用のゲート電極１０Ａ，１０Ｃ，１０Ｄの幅方向長さよりも短くすることで、ゲート電極１０Ｂの突き出し距離Ｄｄをゲート電極１０Ａ，１０Ｃ，１０Ｄの突き出し距離Ｄｅよりも短くする。この状態でアクティブ領域１１に斜め方向から不純物をイオン注入することにより、ゲート電極１０Ｂの直下にディプレッション型ＦＥＴのしきい値電圧調整用の不純物拡散領域２０ｇ，２０ｈを形成することができる。これら不純物拡散領域２０ｇ，２０ｈとエンハンスメント型ＦＥＴ用の不純物拡散領域２０ａ〜２０ｅとは同一工程で形成されるので、不純物拡散領域２０ｇ，２０ｈを形成するためだけのフォトリソグラフィ工程やイオン注入工程が不要となり、従来技術と比べて製造工程数を削減することができ、製造コストを下げることができる。
【００２８】
また、ゲート電極１０Ａ，１０Ｃ，１０Ｄのアクティブ領域１１からの突き出し距離Ｄｅを０．３０μｍ以上にすることでエンハンスメント型ＭＯＳＦＥＴの特性（ゲート電圧が０Ｖでもドレイン電流が発生する特性）を確実に得ることができ、ゲート電極１０Ｂの突き出し距離Ｄｄを０．２０μｍ以下にすることで、ディプレッション型ＭＯＳＦＥＴの特性を確実に得ることができる。
【００２９】
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記実施の形態の半導体装置は、単一のアクティブ領域１１内にディプレッション型ＦＥＴ３２Ｄとエンハンスメント型ＦＥＴ３１Ｅ，３３Ｅ，３４Ｅとが形成された好適な構造を有するものであるが、この構造に代えて、素子分離領域により互いに分離された異なるアクティブ領域にディプレッション型ＦＥＴとエンハンスメント型ＦＥＴとを個別に形成する構造を有してもよい。
【符号の説明】
【００３０】
１  半導体基板、  １０Ａ〜１０Ｄ  ゲート電極、  １１  アクティブ領域、  １３  絶縁膜、  １４Ａ，１４Ｂ，１４Ｃ，１４Ｄ  素子分離領域、  １６Ａａ，１６Ａｂ，１６Ｂａ，１６Ｂｂ，１６Ｃａ，１６Ｃｂ，１６Ｄａ，１６Ｄｂ  サイドウォールスペーサ、  １７ａ〜１７ｅ  ソース／ドレイン領域、  ２０ａ〜２０ｈ  不純物拡散領域、  ２１ａａ、２１ａｂ，２１ｂａ、２１ｂｂ，２１ｃａ、２１ｃｂ，２１ｄａ、２１ｄｂ  ＬＤＤ領域またはエクステンション領域、  ３１Ｅ，３３Ｅ，３４Ｅ  エンハンスメント型ＭＯＳＦＥＴ、  ３２Ｄ  ディプレッション型ＭＯＳＦＥＴ。
【図１】
0005525249.tif 000002
【図２】
0005525249.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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