(57)【特許請求の範囲】
【請求項１】
発光層と、当該発光層を駆動するための容量素子を有する駆動回路層とが積層された複数の発光画素が二次元状に配列された発光パネルを有する画像表示装置であって、
前記容量素子を構成する電極層の一部を切り離すことにより修正された容量素子を有する修正発光画素についての前記発光パネルにおける座標情報が予め格納されたメモリと、
外部から入力される映像信号を、前記発光画素の発光を決定する発光画素信号に変換して走査順に駆動回路に出力する制御回路とを備え、
前記制御回路は、
前記メモリから前記座標情報のみを読み込み、入力された前記映像信号の情報と前記座標情報とを走査順に比較することにより、前記修正発光画素に対応した発光画素信号を割り増しして出力する増分演算回路を備え、前記容量素子は、積層方向において対向する２枚の電極層を有し、
前記２枚の電極層のうちの一方の電極層は、面方向において分割された複数の電極ブロック層からなり、
前記複数の電極ブロック層は、同一面内で１以上の導電線にて接続されており、
前記２枚の電極層のうちの他方の電極層は、前記導電線が積層方向に投影された領域を除く領域に、面方向において共通した１枚の平板形状に形成されている
画像表示装置。
【請求項２】
前記複数の電極ブロック層のそれぞれは、前記複数の発光画素において同じ形状であり、
製造時において前記電極層の一部が導通している場合に、前記複数の電極ブロック層のうち一の電極ブロック層のみが切り離されることにより、修正後の容量素子の静電容量が設計値に対し所定の割合で減少している
請求項１に記載の画像表示装置。
【請求項３】
前記増分演算回路は、前記修正発光画素に対応した発光画素信号を、全ての修正発光画素において同じ増幅率で割り増しして出力する
請求項２に記載の画像表示装置。
【請求項４】
前記メモリには、前記座標情報である前記修正発光画素の座標が走査順に格納されており、
前記増分演算回路は、
第１の修正発光画素に対応した前記発光画素信号が出力された後に、前記メモリに格納された前記座標情報であって、前記第１の修正発光画素の座標の次に格納された第２の修正発光画素の座標のみを読み込む次リペア位置レジスタと、
前記第２の修正発光画素の座標と、現在の発光画素信号の出力対象である出力対象発光画素の座標とを比較する走査座標比較器と、
前記走査座標比較器において比較された前記第２の修正発光画素の座標と前記出力対象発光画素の座標とが一致した場合、当該出力対象発光画素の発光画素信号を割り増しして出力する出力割り増し演算器とを備える
請求項１〜３のうちいずれか１項に記載の画像表示装置。
【請求項５】
前記メモリには、前記座標情報であって一の前記修正発光画素から当該一の前記修正発光画素の次に走査される前記修正発光画素までの相対的な走査画素数が、走査順に格納されており、
前記増分演算回路は、
第１の修正発光画素に対応した発光画素信号が出力された後に、前記メモリに格納された前記座標情報であって、前記第１の修正発光画素の座標から次に走査される第２の修正発光画素までの走査画素数のみを読み込み、現在の発光画素信号の出力対象である出力対象発光画素の発光画素信号が割り増しされずに出力された場合に、前記走査画素数を１減ずる次リペア位置計数回路と、
前記次リペア位置計数回路における前記走査画素数が１である場合、出力対象である発光画素の前記発光画素信号を割り増しして出力する出力割り増し演算器とを備える
請求項１〜３のうちいずれか１項に記載の画像表示装置。
【請求項６】
前記メモリは、前記座標情報以外のデータを格納する格納領域を主格納領域として有する
請求項１〜５のうちいずれか１項に記載の画像表示装置。
【請求項７】
前記容量素子は、前記発光画素ごとに与えられた前記発光画素信号に応じた電圧を保持電圧として保持する保持容量素子であり、
前記駆動回路層は、さらに、
ゲートと前記容量素子の一方の端子とが接続され、ゲートに前記保持電圧が印加されることにより、前記保持電圧をソース−ドレイン間電流である信号電流に変換する駆動トランジスタを備え、
前記発光層は、
前記信号電流が流れることにより発光する発光素子を備える
請求項１〜６のうちいずれか１項に記載の画像表示装置。
【請求項８】
発光層と、当該発光層を駆動するための容量素子を有する駆動回路層とが積層された複数の発光画素が二次元状に配列された発光パネルを有する画像表示装置の補正方法であって、
前記容量素子を構成する複数の電極層の一部を切り離すことにより修正された容量素子を有する修正発光画素についての前記発光パネルにおける座標情報をメモリに格納する修正画素情報格納ステップと、
外部から入力された映像信号から各発光画素に対応した発光画素信号を信号線駆動回路へ出力する場合に、前記メモリから前記座標情報のみを読み込み、前記映像信号の情報と前記座標情報とを走査順に比較することにより、前記修正発光画素に対応した前記発光画素信号を割り増しして前記信号線駆動回路に出力する出力割り増しステップとを含み、
前記容量素子は、積層方向において対向する２枚の電極層を有し、
前記２枚の電極層のうちの一方の電極層は、面方向において分割された複数の電極ブロック層からなり、
前記複数の電極ブロック層は、同一面内で１以上の導電線にて接続されており、
前記２枚の電極層のうちの他方の電極層は、前記導電線が積層方向に投影された領域を除く領域に、面方向において共通した１枚の平板形状に形成されている
画像表示装置の補正方法。
【請求項９】
前記複数の電極層の一部が切り離されて修正された前記容量素子の静電容量は、全ての修正発光画素において、設計値に対して同じ割合で減少しており、
前記出力割り増しステップでは、
前記修正発光画素に対応した前記発光画素信号を、全ての修正発光画素において同じ増幅率で割り増しして前記信号線駆動回路に出力する
請求項８に記載の画像表示装置の補正方法。
【請求項１０】
前記修正画素情報格納ステップでは、
前記メモリには、前記座標情報である前記修正発光画素の座標が走査順に格納されており、
前記出力割り増しステップは、
第１の修正発光画素に対応した前記発光画素信号を割り増しして出力する第１修正画素出力ステップと、
前記第１修正画素出力ステップの後、前記メモリにおいて前記第１の修正発光画素の座標の次に格納されている第２の修正発光画素の座標を次リペア位置レジスタに読み込む第２修正画素読み込みステップと、
前記第２修正画素読み込みステップの後、前記第２の修正発光画素の座標と、現在の発光画素信号の出力対象である出力対象発光画素の座標とを走査座標比較器に比較させる走査座標比較ステップと、
前記走査座標比較器において比較された前記第２の修正発光画素の座標と前記出力対象発光画素の座標とが一致した場合、当該出力対象発光画素の発光画素信号を割り増しして出力する第２修正画素出力ステップとを含む
請求項８または９に記載の画像表示装置の補正方法。
【請求項１１】
前記修正画素情報格納ステップでは、
前記メモリには、前記座標情報であって一の前記修正発光画素から当該一の前記修正発光画素の次に走査される前記修正発光画素までの相対的な走査画素数が、走査順に格納されており、
前記出力割り増しステップは、
第１の修正発光画素に対応した前記発光画素信号を割り増しして出力する第１修正画素出力ステップと、
前記第１修正画素出力ステップの後、前記メモリにおいて格納された、前記第１の修正発光画素の座標から次に走査される第２の修正発光画素までの走査画素数を次リペア位置計数回路に読み込む第２修正画素読み込みステップと、
前記次リペア位置計数回路における前記走査画素数が１の場合、現在の発光画素信号の出力対象である出力対象発光画素の発光画素信号を割り増しして出力し、前記次リペア位置計数回路における前記走査画素数が１より大きい場合、前記出力対象発光画素の発光画素信号を割り増しせずに出力し前記次リペア位置計数回路の保持する前記走査画素数を１減ずる計数出力ステップとを含む
請求項８または９に記載の画像表示装置の補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置及びその補正方法に関し、特に修正可能な画素構造を有する画像表示装置及びその補正方法に関する。
【背景技術】
【０００２】
電流駆動型の発光素子を用いた画像表示装置として、有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子と記す。）を用いた有機ＥＬディスプレイが知られている。この有機ＥＬディスプレイは、視野角特性が良好で、消費電力が少ないという利点を有するため、次世代のＦＰＤ（Ｆｌａｔ  Ｐａｎａｌ  Ｄｉｓｐｌａｙ）候補として注目されている。
【０００３】
通常、画素を構成する有機ＥＬ素子はマトリクス状に配置される。例えば、アクティブマトリクス型の有機ＥＬディスプレイでは、複数の走査線と複数のデータ線との交点に薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が設けられ、このＴＦＴに保持容量素子（コンデンサ）及び駆動トランジスタのゲートが接続されている。そして、選択した走査線を通じてこのＴＦＴをオンさせ、データ線からのデータ信号を駆動トランジスタ及び保持容量素子に入力し、その駆動トランジスタ及び保持容量素子によって有機ＥＬ素子の発光タイミングを制御する。この画素駆動回路の構成により、アクティブマトリクス型の有機ＥＬディスプレイでは、次の走査（選択）まで有機ＥＬ素子を発光させることが可能であるため、デューティ比が上がってもディスプレイの輝度減少を招くようなことはない。しかしながら、アクティブマトリクス型の有機ＥＬディスプレイに代表されるように、発光画素の駆動回路構成が複雑になるほど、また、発光画素数が増加するほど、微細加工を必要とする製造工程において、回路素子や配線の短絡や開放といった電気的な不具合が発生してしまう。
【０００４】
特に、有機ＥＬパネルでは、画素駆動回路を構成する保持容量素子の素子面積が相対的に広い。従って、この保持容量素子は、電極間に存在するパーティクルなどの影響を受けやすく、ショート不良を発生させることにより画素不良率を高くする要因となっている。
【０００５】
一方、画素駆動回路素子や配線の形成後に、不具合が生じた発光画素を修正する方法が提案されている。特許文献１では、回路素子の短絡等により常に発光状態となり輝点化された不良発光画素を修正するために、全ての発光画素領域に、他の導電部及び配線から離間して接続された非重畳部が設けられている。不良発光画素については、この非重畳部にレーザーを照射することにより、当該非重畳部を切断する。これにより、不良発光画素は、電気信号の伝達が遮断され、しかも、レーザー照射によるダメージを受けることなく滅点化される。
【０００６】
また、特許文献２では、各発光画素の発光領域に形成された画素電極が、複数のセルが接続された構成をとることにより、その接続箇所をレーザーで切断することにより、不良の発光セルのみを電気絶縁して滅点化している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２０３６３６号公報
【特許文献２】特開２００７−６６９０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、画素不良の主要因である保持容量素子のショートに対し、特許文献２に記載された構成により電流リーク箇所をレーザーなどで修正しようとすると、レーザー加工による絶縁層の変質および加工周辺部の変形で、保持容量素子の正常化が困難である。
【０００９】
また、特許文献１に記載された構成及び方法では、保持容量素子を他の回路素子と電気絶縁化させて無機能化することは可能であるが、不良発光画素が滅点化されるか、あるいは、発光素子を他の正常発光画素とは異なる発光タイミングで発光させてしまう。よって、不良発光画素の輝点化を修正することができても、不良発光画素を正常発光タイミングで発光させることにより発光パネルの表示品質を向上させることは不可能である。
【００１０】
また、特許文献２に記載されたようなレーザー加工によらず、保持容量素子の修正ができた場合には、保持容量素子を構成する電極層や絶縁層の変化により静電容量が変化してしまう。この場合には、修正された保持容量素子が信号線からの信号電圧に対応した電圧を定常状態において保持し正常な発光タイミングで発光素子を発光させることは可能となる。しかし、静電容量が異なると過渡状態における保持容量素子の充放電特性は異なり、例えば、画素選択用の薄膜トランジスタのオフリーク電流などの発生により、修正により静電容量の小さくなった保持容量素子の保持電圧の減衰は速くなる。この保持電圧の減衰度の差異により、修正された保持容量素子を有する発光画素と無修正の発光画素との間には、発光素子に印加される信号電圧に差異が生じ、同一の信号電圧に対し完全に輝度一致させることができないといった課題を有する。
【００１１】
本発明は、上記の課題に鑑みてなされたものであり、ショート不良の保持容量素子が修正された発光画素を正常輝度及び正常発光タイミングで発光させることが可能な画像表示装置及びその補正方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明の画像表示装置は、発光層と、当該発光層を駆動するための容量素子を有する駆動回路層とが積層された複数の発光画素が二次元状に配列された発光パネルを有する画像表示装置であって、前記容量素子を構成する電極層の一部を切り離すことにより修正された容量素子を有する修正発光画素についての前記発光パネルにおける座標情報が予め格納されたメモリと、外部から入力される映像信号を、前記発光画素の発光を決定する発光画素信号に変換して走査順に駆動回路に出力する制御回路とを備え、前記制御回路は、前記メモリから前記座標情報のみを読み込み、入力された前記映像信号の情報と前記座標情報とを走査順に比較することにより、前記修正発光画素に対応した発光画素信号を割り増しして出力する増分演算回路を備え、前記容量素子は、積層方向において対向する２枚の電極層を有し、前記２枚の電極層のうちの一方の電極層は、面方向において分割された複数の電極ブロック層からなり、前記複数の電極ブロック層は、同一面内で１以上の導電線にて接続されており、前記２枚の電極層のうちの他方の電極層は、前記導電線が積層方向に投影された領域を除く領域に、面方向において共通した１枚の平板形状に形成されていることを特徴とする。
【発明の効果】
【００１３】
本発明の画像表示装置及びその補正方法によれば、電極層の一部が排除された容量素子を有する修正発光画素を、他の正常発光画素と同じ発光タイミングで発光させることができるだけでなく、当該正常発光画素と同じ輝度で発光させることが可能となる。よって、発光パネルの表示品質を向上させることが可能となる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の実施の形態１に係る画像表示装置の構成を示す機能ブロック図である。
【図２】図２は、本発明の実施の形態１に係る発光画素の主要な回路構成図である。
【図３】図３は、本発明の実施の形態１に係る発光画素の構造断面図である。
【図４】図４は、本発明の実施の形態１に係る画像表示装置の有する保持容量素子の電極構成図である。
【図５Ａ】図５Ａは、本発明の実施の形態１に係る保持容量素子にレーザーを照射して所定の電極ブロック層を切断する様子を示す図である。
【図５Ｂ】図５Ｂは、本発明の実施の形態１に係る保持容量素子の等価回路図である。
【図５Ｃ】図５Ｃは、本発明の実施の形態１に係る保持容量素子に対し、下面側からレーザー照射する場合を説明する構造断面図である。
【図６】図６は、本発明の実施の形態１に係る第１の変形例を示す保持容量素子の電極構成図である。
【図７】図７は、本発明の実施の形態１に係る画像表示装置の有する保持容量素子の修正方法を示す動作フローチャートである。
【図８Ａ】図８Ａは、本発明の実施の形態１に係る画像表示装置の有する制御回路の構成を示す機能ブロック図である。
【図８Ｂ】図８Ｂは、本発明の実施の形態１に係る画像表示装置の有するリペア画素位置メモリのデータ格納方式を説明する図である。
【図９】図９は、本発明の実施の形態１に係る画像表示装置の補正方法を示す動作フローチャートである。
【図１０Ａ】図１０Ａは、本発明の実施の形態２に係る画像表示装置の有する制御回路の構成を示す機能ブロック図である。
【図１０Ｂ】図１０Ｂは、本発明の実施の形態２に係る画像表示装置の有するリペア画素位置メモリのデータ格納方式を説明する図である。
【図１１】図１１は、本発明の実施の形態２に係る画像表示装置の補正方法を示す動作フローチャートである。
【図１２】図１２は、本発明の画像表示装置を内蔵した薄型フラットＴＶの外観図である。
【発明を実施するための形態】
【００１５】
本発明の一態様に係る画像表示装置は、発光層と、当該発光層を駆動するための容量素子を有する駆動回路層とが積層された複数の発光画素が二次元状に配列された発光パネルを有する画像表示装置であって、前記容量素子を構成する電極層の一部を切り離すことにより修正された容量素子を有する修正発光画素についての前記発光パネルにおける座標情報が予め格納されたメモリと、外部から入力される映像信号を、前記発光画素の発光を決定する発光画素信号に変換して走査順に駆動回路に出力する制御回路とを備え、前記制御回路は、前記メモリから前記座標情報のみを読み込み、入力された前記映像信号の情報と前記座標情報とを走査順に比較することにより、前記修正発光画素に対応した発光画素信号を割り増しして出力する増分演算回路を備え、前記容量素子は、積層方向において対向する２枚の電極層を有し、前記２枚の電極層のうちの一方の電極層は、面方向において分割された複数の電極ブロック層からなり、前記複数の電極ブロック層は、同一面内で１以上の導電線にて接続されており、前記２枚の電極層のうちの他方の電極層は、前記導電線が積層方向に投影された領域を除く領域に、面方向において共通した１枚の平板形状に形成されていることを特徴とする。
【００１６】
この構成によれば、製造時にショート不良の原因となった電極層の一部が排除された容量素子を有する修正発光画素を、当該修正発光画素の座標情報のみを補正データとすることで他の正常発光画素と同じ発光タイミングで発光させることができるだけでなく、当該正常発光画素と同じ輝度で発光させることが可能となる。よって、発光パネルの表示品質が向上する。
【００１７】
また、本発明の一態様に係る画像表示装置において、前記複数の電極ブロック層のそれぞれは、前記複数の発光画素において同じ形状であり、製造時において前記電極層の一部が導通している場合に、前記複数の電極ブロック層のうち一の電極ブロック層のみが切り離されることにより、修正後の容量素子の静電容量が設計値に対し所定の割合で減少していることが好ましい。
【００１８】
これにより、容量素子を構成する電極層のうち少なくとも一層が、複数の電極ブロック層が導電線にて面方向に接続された構成をとっているので、不要なパーティクルなどが発生した電極ブロック層を、導電線へのレーザー照射により容量素子から切り離すことが可能となる。しかも、導電線の存在する領域を積層方向に投影した領域には他の電極層が形成されていないので、導電線へのレーザー照射により、容量素子を構成する領域を損傷させることを回避できる。よって、上記容量素子は、切除された電極ブロック層の面積比だけ静電容量は減少するものの、データ線からの信号電圧に対応した電圧を保持し、正常な発光タイミングで発光素子を発光させることが可能となる。よって、発光パネルの表示品質が向上する。
【００１９】
また、本発明の一態様に係る画像表示装置において、前記増分演算回路は、前記修正発光画素に対応した発光画素信号を、全ての修正発光画素において同じ増幅率で割り増しして出力することが好ましい。
【００２０】
通常の画像表示装置における発光画素の不良率から推定して、容量素子を要因とした不良発光画素においては、１カ所のみのショートによる場合が支配的である。従って、不要なパーティクルなどが発生した不良の電極ブロック層のみを除外することにより、容量素子が原因である発光画素不良は殆ど解消される。従って、各発光画素の有する複数の電極ブロック層が同じ構成で形成されている場合、修正された全ての発光画素の容量素子は、ほぼ同じ静電容量を有することが可能となる。
【００２１】
これにより、修正発光画素の発光画素信号を割り増し出力する際の増幅率を発光画素によらず固定することができるので、制御回路の負担を軽減することが可能となる。
【００２２】
また、本発明の一態様に係る画像表示装置において、前記メモリには、前記座標情報である前記修正発光画素の座標が走査順に格納されており、前記増分演算回路は、第１の修正発光画素に対応した前記発光画素信号が出力された後に、前記メモリに格納された前記座標情報であって、前記第１の修正発光画素の座標の次に格納された第２の修正発光画素の座標のみを読み込む次リペア位置レジスタと、前記第２の修正発光画素の座標と、現在の発光画素信号の出力対象である出力対象発光画素の座標とを比較する走査座標比較器と、前記走査座標比較器において比較された前記第２の修正発光画素の座標と前記出力対象発光画素の座標とが一致した場合、当該出力対象発光画素の発光画素信号を割り増しして出力する出力割り増し演算器とを備えてもよい。
【００２３】
これにより、全発光画素についての補正データを格納する大容量メモリを確保する必要がない。また、発光画素信号を出力しようとしている発光画素の座標とメモリに格納されている修正発光画素の座標とを走査順に比較することにより、修正発光画素の発光画素信号を補正することができるので、制御回路のプロセッサ処理の負担を軽減することが可能となる。
【００２４】
また、本発明の一態様に係る画像表示装置において、前記メモリには、前記座標情報であって一の前記修正発光画素から当該一の前記修正発光画素の次に走査される前記修正発光画素までの相対的な走査画素数が、走査順に格納されており、前記増分演算回路は、第１の修正発光画素に対応した発光画素信号が出力された後に、前記メモリに格納された前記座標情報であって、前記第１の修正発光画素の座標から次に走査される第２の修正発光画素までの走査画素数のみを読み込み、現在の発光画素信号の出力対象である出力対象発光画素の発光画素信号が割り増しされずに出力された場合に、前記走査画素数を１減ずる次リペア位置計数回路と、前記次リペア位置計数回路における前記走査画素数が１である場合、出力対象である発光画素の前記発光画素信号を割り増しして出力する出力割り増し演算器とを備えてもよい。
【００２５】
これにより、全発光画素についての補正データを格納する大容量メモリを確保する必要がない。また、修正発光画素間の走査画素数を一走査ごとに減算する計数回路により、単純なロジック処理にて修正発光画素の発光画素信号を補正することができるので、制御回路の負担を軽減することが可能となる。
【００２６】
また、本発明の一態様に係る画像表示装置において、前記メモリは、前記座標情報以外のデータを格納する格納領域を主格納領域として有してもよい。
【００２７】
製造時に電極間ショートによる容量素子を有する発光画素の発生率は低いので、修正発光画素の座標情報を格納するメモリの容量は小さくてよい。従って、このためにメモリを別途準備する必要はなく、画像表示装置として本来備わっている不揮発性メモリなどの空き容量を利用すれば本発明のメモリとしての機能は発揮される。これにより、低コスト化を図ることが可能となる。
【００２８】
また、本発明の一態様に係る画像表示装置において、前記容量素子は、前記発光画素ごとに与えられた前記発光画素信号に応じた電圧を保持電圧として保持する保持容量素子であり、前記駆動回路層は、さらに、ゲートと前記容量素子の一方の端子とが接続され、ゲートに前記保持電圧が印加されることにより、前記保持電圧をソース−ドレイン間電流である信号電流に変換する駆動トランジスタを備え、前記発光層は、前記信号電流が流れることにより発光する発光素子を備えることが好ましい。
【００２９】
また、本発明は、このような特徴的な手段を備える画像表示装置として実現することができるだけでなく、画像表示装置に含まれる特徴的な手段をステップとする画像表示装置の補正方法として実現することができる。
【００３０】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施の形態および各図面において、同じ構成要素には同じ符号を付し説明する。また、以下では、上面発光方式の陽極（アノード）を下面に、また、陰極（カソード）を上面とする有機ＥＬ素子からなる画像表示装置を例に説明するが、これに限られない。
【００３１】
（実施の形態１）
本実施の形態における画像表示装置において、発光層を駆動する駆動回路層は、電極層の一部が切り離されることにより予め修正された容量素子を備え、当該画像表示装置は、当該修正された容量素子を有する修正発光画素の発光パネルにおける座標情報を格納するメモリと、映像信号を発光画素の発光を決定する発光画素信号に変換して走査順に出力する制御回路とを備え、当該制御回路は上記メモリから当該座標情報のみを読み込み、映像信号の情報と当該座標情報とを走査順に比較することにより、上記修正発光画素に対応した発光画素信号を割り増しして出力する増分演算回路を備える。これにより、修正発光画素を、当該修正発光画素の座標情報のみを補正データとすることで他の正常発光画素と同じ発光タイミングで発光させることができるだけでなく、当該正常発光画素と同じ輝度で発光させることが可能となる。よって、発光パネルの表示品質が向上する。
【００３２】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３３】
図１は、本発明の実施の形態１に係る画像表示装置の構成を示す機能ブロック図である。同図における画像表示装置１は、発光パネル１０と、制御回路３０と、リペア画素位置メモリ４０とを備える。発光パネル１０は、複数の発光画素１１と、発光画素列ごとに配置された複数の信号線１２と、発光画素行ごとに配置された複数の走査線１３と、走査線駆動回路１４と、信号線駆動回路１５とを備える。
【００３４】
制御回路３０は、増分演算回路３０１を備える。
【００３５】
発光画素１１は、発光パネル１０上に、二次元状に配置されている。
【００３６】
走査線駆動回路１４は、各走査線１３へ走査信号を出力することにより、発光画素の有する回路素子を所定の駆動タイミングで駆動する。
【００３７】
信号線駆動回路１５は、信号線１２へ、発光画素信号及び基準信号を出力することにより、映像信号に対応した発光画素の発光を実現する。
【００３８】
制御回路３０は、外部から入力される映像信号を発光画素の発光を決定する発光画素信号に変換して走査順に信号線駆動回路１５に出力する。また、制御回路３０は、信号線駆動回路１５から出力される発光画素信号を出力するタイミング、及び、走査線駆動回路１４から出力される走査信号の出力タイミングを制御する。
【００３９】
また、制御回路３０は、後述する手法により修正した容量素子を有する修正発光画素の発光画素信号を割り増しして信号線駆動回路１５に出力する。具体的には、増分演算回路３０１は、上記修正発光画素の発光パネル１０における画素座標情報が走査順に格納されたリペア画素位置メモリ４０から座標情報のみを読み込み、上記映像信号の情報と当該座標情報とを走査順に比較することにより、上記修正発光画素に対応した発光画素信号を割り増しして出力する。増分演算回路３０１の構成及び動作については、さらに後述する。
【００４０】
次に、発光画素１１の構成及び機能について説明する。
【００４１】
図２は、本発明の実施の形態１に係る発光画素の主要な回路構成図である。同図に記載された発光画素１１は、駆動回路層１１Ａ及び発光層１１Ｂで構成されている。駆動回路層１１Ａは、例えば、スイッチングトランジスタ２１と、駆動トランジスタ２２と、保持容量素子２３とを備える。そして、スイッチングトランジスタ２１のドレイン電極は信号線１２に、スイッチングトランジスタ２１のゲート電極は走査線１３に、さらに、スイッチングトランジスタ２１のソース電極は、保持容量素子２３及び駆動トランジスタ２２のゲート電極に接続されている。また、駆動トランジスタ２２のドレイン電極は電源Ｖｄｄに接続され、ソース電極は発光層１１Ｂのアノードに接続されている。
【００４２】
この構成において、走査線１３に走査信号が入力され、スイッチングトランジスタ２１をオン状態にすると、信号線１２を介して供給された信号電圧が保持容量素子２３に書き込まれる。そして、保持容量素子２３に書き込まれた保持電圧は、１フレーム期間を通じて保持され、この保持電圧により、駆動トランジスタ２２のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が発光層１１Ｂのアノードに供給される。さらに、発光層１１Ｂのアノードに供給された駆動電流は、発光層１１Ｂの有機ＥＬ素子２４及びカソードへと流れる。これにより、発光層１１Ｂの有機ＥＬ素子２４が発光し画像として表示される。
【００４３】
なお、駆動回路層１１Ａは、上述した回路構成に限定されない。つまり、スイッチングトランジスタ２１、駆動トランジスタ２２及び保持容量素子２３は、信号電圧の電圧値に応じた駆動電流を発光層１１Ｂに流すために必要な回路構成要素であるが、上述した形態に限定されない。また、上述した回路構成要素に、別の回路構成要素が付加される場合も、本発明に係る駆動回路層１１Ａに含まれる。
【００４４】
図３は、本発明の実施の形態１に係る発光画素の構造断面図である。同図に記載された発光画素１１は、基板１００と、駆動回路層１１Ａと、発光層１１Ｂと、透明封止膜１１０とを備える。
【００４５】
基板１００は、例えば、ガラス基板である。また、基板１００は、樹脂からなるフレキシブル基板を用いることも可能である。基板１００は、駆動回路層１１Ａとともに、薄膜トランジスタ（ＴＦＴ）基板を構成する。なお、図３に記載されたようなトップエミッション構造の場合には、基板１００は透明である必要はないので、非透明の基板、例えば、シリコン基板を用いることもできる。
【００４６】
駆動回路層１１Ａは、基板１００の上に形成された駆動トランジスタ２２と、保持容量素子２３と、平坦化膜１０１及び１０２と、図示していないスイッチングトランジスタ２１とを備える。
【００４７】
駆動トランジスタ２２は、基板１００の上に形成されたＴＦＴである。駆動トランジスタ２２は、ドレイン電極２２０、ソース電極２２１、ソース電極２２１及びドレイン電極２２０に接触して形成された半導体層２２２、半導体層２２２の上に形成されたゲート絶縁膜２２３、及びゲート絶縁膜２２３の上に形成されたゲート電極２２４から構成される。
【００４８】
保持容量素子２３は、積層方向において対向する電極層２３１及び２３２で挟まれた平行平板型の容量素子である。電極層２３１は、駆動回路層１１Ａ内においてゲート電極２２４と接続されている。また、電極層２３２は電源Ｖｄｄに接続されている。電極層２３１の材料としては、例えば、モリブデン（Ｍｏ）とタングステン（Ｗ）との合金であり、膜厚は、例えば、１５０ｎｍである。電極層２３２の材料としては、例えば、ＭｏとＷとの合金／アルミニウム（Ａｌ）／ＭｏとＷとの合金の積層構造であり、合計膜厚は、例えば、１５０ｎｍである。
【００４９】
電極層２３１及び２３２の間には、絶縁層２３３が形成されている。絶縁層２３３としては、例えば、シリコン酸化膜（ＳｉＯｘ）、または、シリコン窒化膜（ＳｉＮ）などが挙げられる。また、絶縁層２３３の膜厚は、例えば、１５０ｎｍである。なお、絶縁層２３３は、所望の静電容量を確保するため、誘電体材料であってもよい。
【００５０】
また、スイッチングトランジスタ２１は、本構造断面図には記載されていないが、駆動トランジスタ２２と同様の構造にて駆動回路層内に形成されている。図２の回路構成図を実現するため、駆動トランジスタ２２のゲート電極２２４とスイッチングトランジスタ２１のソース電極とは図示されていない配線によって互いに電気的に接続されている。
【００５１】
基板１００の上には、上述したスイッチングトランジスタ２１、駆動トランジスタ２２及び保持容量素子２３を覆うように平坦化膜１０１及び１０２が形成されている。
【００５２】
駆動回路層１１Ａは、平坦化膜１０２により、その上面の平坦性が確保されている。なお、平坦化膜１０１及び１０２の材料としては、例えば、ＣＶＤ法やスパッタリング法などによるシリコン酸化膜である。この形成されたシリコン酸化膜の表面を、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などにより平坦化することにより平坦化膜１０１及び１０２が形成される。
【００５３】
発光層１１Ｂは、陽極１０３と、正孔注入層１０４と、正孔輸送層１０５と、有機発光層１０６と、バンク層１０７と、電子注入層１０８と、透明陰極１０９とを備える。
【００５４】
図３に記載された発光画素１１は、トップエミッション構造を有している。つまり、発光層１１Ｂに電圧を印加すると、有機発光層１０６で光が生じ、透明陰極１０９及び透明封止膜１１０を通じて光が上方に出射する。また、有機発光層１０６で生じた光のうち下方に向かったものは、陽極１０３で反射され、透明陰極１０９及び透明封止膜１１０を通じて光が上方に出射する。
【００５５】
陽極１０３は、駆動回路層１１Ａの平坦化膜１０２の表面上に積層され、透明陰極１０９に対して正の電圧を発光層１１Ｂに印加する電極である。陽極１０３と駆動トランジスタ２２のソース電極２２１とは駆動回路層１１Ａ内に形成されたビアで接続されている。陽極１０３を構成する陽極材料としては、例えば、反射率の高い金属であるＡｌ、Ａｇ、またはそれらの合金が好ましい。また、陽極１０３の厚さは、例えば、１００〜３００ｎｍである。
【００５６】
正孔注入層１０４は、陽極１０３の表面上に形成され、正孔を安定的に、又は正孔の生成を補助して、有機発光層１０６へ正孔を注入する機能を有する。これにより、発光層１１Ｂの駆動電圧が低電圧化され、正孔注入の安定化により素子が長寿命化される。正孔注入層１０４の材料としては、例えばＰＥＤＯＴ（ポリエチレンジオキシチオフェン）などを用いることができる。また、正孔注入層１０４には、正孔注入性の他に、光透過性が要求される。正孔注入層１０４の膜厚が大きくなるほど、正孔注入層１０４の反射率は低下するので、正孔注入層１０４の膜厚は、例えば、１０ｎｍ〜１００ｎｍ程度にすることが好ましい。
【００５７】
正孔輸送層１０５は、正孔注入層１０４の表面上に形成され、正孔注入層１０４から注入された正孔を有機発光層１０６内へ効率良く輸送し、有機発光層１０６と正孔注入層１０４との界面での励起子の失活防止をし、さらには電子をブロックする機能を有する。正孔輸送層１０５としては、例えば、生じた正孔を分子間の電荷移動反応により伝達する性質を有する有機高分子材料であり、例えば、トリフェルアミン、ポリアニリンなどが挙げられる。また、正孔輸送層１０５の厚さは、例えば、５〜５０ｎｍ程度である。また、上層である有機発光層１０６を形成する際に、これに溶出しにくいよう、架橋剤を含むことが好ましい。
【００５８】
なお、正孔輸送層１０５は、その隣接層である正孔注入層１０４や有機発光層１０６の材料により、省略される場合がある。
【００５９】
有機発光層１０６は、正孔輸送層１０５の表面上に形成され、正孔と電子が注入され再結合されることにより励起状態が生成され発光する機能を有する。
【００６０】
有機発光層１０６としては、インクジェットやスピンコートのような湿式製膜法で製膜できる発光性の有機材料を用いることが好ましい。これにより、大画面の基板に対して、簡易で均一な製膜が可能となる。この材料としては、特に限定されるものではないが、高分子有機材料が好ましい。高分子有機材料の特徴としては、デバイス構造が簡単であること、膜の信頼性に優れ、低電圧駆動のデバイスであることも挙げることができる。
【００６１】
芳香環または縮合環のような共役系を持った高分子あるいはπ共役系高分子は蛍光性を有することから、有機発光層１０６を構成する高分子有機材料として用いることができる。有機発光層１０６を構成する高分子発光材料としては、例えば、ポリフェニレンビニレン（ＰＰＶ）またはその誘導体（ＰＰＶ誘導体）、ポリフルオレン（ＰＦＯ）またはその誘導体（ＰＦＯ誘導体）、ポリスピロフルオレン誘導体などを挙げることができる。また、ポリチオフェンまたはその誘導体を用いることも可能である。
【００６２】
バンク層１０７は、正孔注入層１０４の表面上に形成され、湿式製膜法を用いて形成される正孔輸送層１０５及び有機発光層１０６を所定の領域に形成するバンクとしての機能を有する。バンク層１０７に用いられる材料は、無機物質および有機物質のいずれであってもよいが、有機物質の方が、一般的に、撥水性が高いので、より好ましく用いることができる。このような材料の例としては、ポリイミド、ポリアクリルなどの樹脂が挙げられる。バンク層１０７のパターニングの方法としては、特に限定されるものではないが、感光性の材料を用いたフォトリソグラフィ法を適用することが好ましい。バンク層１０７の厚さは、例えば、１００〜３０００ｎｍ程度である。
【００６３】
電子注入層１０８は、有機発光層１０６の上に形成され、有機発光層１０６への電子注入の障壁を低減し発光層１１Ｂの駆動電圧を低電圧化すること、励起子失活を抑制する機能を有する。これにより、電子注入を安定化し素子を長寿命化すること、透明陰極１０９との密着を強化し発光面の均一性を向上させ素子欠陥を減少させることが可能となる。電子注入層１０８は、特に限定されるものではないが、好ましくはバリウム、アルミニウム、フタロシアニン、フッ化リチウム、さらに、バリウム−アルミニウム積層体などからなる。電子注入層１０８の厚さは、例えば、２〜５０ｎｍ程度である。
【００６４】
透明陰極１０９は、電子注入層１０８の表面上に積層され、陽極１０３に対して負の電圧を発光層１１Ｂに印加し、電子を素子内（特に有機発光層１０６）に注入する機能を有する。透明陰極１０９としては、特に限定されるものではないが、透過率の高い物質および構造を用いることが好ましい。これにより、発光効率が高いトップエミッション有機ＥＬ素子を実現することができる。透明陰極１０９の構成としては、特に限定されるものではないが、金属酸化物層が用いられる。この金属酸化物層としては、特に限定されるものではないが、インジウム錫酸化物（以下、ＩＴＯと記す）、あるいはインジウム亜鉛酸化物（以下、ＩＺＯと記す）からなる層が用いられる。また、透明陰極１０９の厚さは、例えば、５〜２００ｎｍ程度である。
【００６５】
透明封止膜１１０は、透明陰極１０９の表面上に形成され、水分から素子を保護する機能を有する。また、透明封止膜１１０は、透明であることが要求される。透明封止膜１１０は、例えば、ＳｉＮ、ＳｉＯＮ、または有機膜からなる。また、透明封止膜１１０の厚さは、例えば、２０〜５０００ｎｍ程度である。
【００６６】
以上説明した発光画素１１の構造により、画像表示装置１は、アクティブマトリクス型の表示装置としての機能を有する。
【００６７】
次に、本発明の構成要素である保持容量素子２３の構造及び機能について説明する。図４は、本発明の実施の形態１に係る画像表示装置の有する保持容量素子の電極構成図である。同図には、積層方向において対向する電極層２３１及び２３２の上面図、ならびに両電極層が上下に重なり合って形成された保持容量素子２３の上面透視図が記載されている。なお、図示していないが、両電極層２３１及び２３２の間には、絶縁層２３３が形成されている。
【００６８】
上部に形成された電極層２３２は、面方向において分割された４つの電極ブロック層２３２Ａ〜２３２Ｄからなる。電極ブロック層２３２Ａ〜２３２Ｄは、同一面内で導電線２３４にて接続されている。
【００６９】
一方、下部に形成された電極層２３１は、導電線２３４が積層方向に投影された領域Ｒを除く領域に形成されている。つまり、導電線２３４と対向する領域Ｒには、電極層２３１が形成されていない。本実施の形態では、領域Ｒは、電極層２３１が形成された領域内部に、積極的に形成されている。また、電極層２３２の平面上に形成された導電線２３４にレーザー照射した際、当該レーザーが電極層２３１の平面上に到達して、電極層２３１を損傷させることが想定されるが、領域Ｒは、電極層２３１の平面上に当該レーザーが到達して当該平面を損傷させる領域を包含する領域である。
【００７０】
上述した保持容量素子２３の構成によれば、不要なパーティクルなどが発生し電極間ショートの原因となっている電極ブロック層を、導電線２３４へのレーザー照射により容量素子から切り離すことが可能となる。また、導電線２３４と対向する領域Ｒには電極層２３１が形成されていない。よって、電極２３２の面に対して略垂直な方向からの導電線２３４へのレーザー照射により、当該レーザーは領域Ｒには到達する可能性があるが、容量素子を構成する領域、つまり電極層２３１を損傷させることはない。
【００７１】
また、図４の上面透視図には、電極層２３２と他の回路素子とを接続するための引出配線が記載されている。この引出配線は、導電線２３４を介して４つの前記電極ブロック層２３２Ａ〜２３２Ｄに接続されている。
【００７２】
通常の画像表示装置における発光画素の不良率から推定して、容量素子を要因とした不良発光画素においては、１カ所のみのショートによる場合が支配的である。従って、不要なパーティクルなどが発生した一の電極ブロック層のみを除外することにより、容量素子が原因である発光画素不良は殆ど解消される。よって上記引出配線の接続によれば、電極ブロック層２３２Ａ〜２３２Ｄのうち一の電極ブロックのみを他の電極ブロック及び引出配線から電気絶縁させることが可能となる。また、電極ブロック層２３２Ａ〜２３２Ｄのうち一の電極ブロックのみを電気的に切断しても、引出配線は正常機能を有する容量素子から切断されることがない。よって修正後の容量素子は、発光画素の静電保持容量としての機能を有する。
【００７３】
図５Ａは、本発明の実施の形態１に係る保持容量素子にレーザーを照射して所定の電極ブロック層を切断する様子を示す図である。同図に記載されたように、保持容量素子２３は、Ｃ１〜Ｃ４からなる電極ブロックに分割されている。ここで、例えば、電極ブロックＣ４の絶縁層に導電性のパーティクル等が上下電極ブロック層にわたって偏在し電極ブロックＣ４がショート不良の原因となっている場合、電極層２３１及び２３２の間に印加された電圧により保持容量素子２３に蓄積されるべき電荷が、電極ブロックＣ４に形成された電流パスにより保持されない。
【００７４】
図５Ｂは、本発明の実施の形態１に係る保持容量素子の等価回路図である。電極ブロックＣ４が短絡されていない場合には、保持容量素子２３の静電容量は、各電極ブロックの静電容量を加算した値となる。ここで、同図に記載されたように、電極ブロックＣ４の両電極ブロック層が短絡されている場合には、容量素子としての保持容量素子２３から電極ブロックＣ４を電気的に無機能化させることが可能である。具体的には、図５Ａ下段に示された保持容量素子２３の上面透視図において、電極ブロックＣ４に接続された２箇所の導電線２３４Ｌに対し、膜面に対して略垂直な方向からレーザーが照射される。図５Ａ上段おいて、Ｌはレーザー光線の軌跡を示し、導電線２３４Ｌはレーザー光により切断されている。
【００７５】
これにより、上方の電極層２３２における電極ブロックＣ４に相当する領域である電極ブロック層２３２Ｄは、電極層２３２における他の領域から電気絶縁される。また、このとき、導電線２３４Ｌが積層方向に投影された領域（図４記載の領域Ｒ）には、容量素子を構成する電極が形成されていないので、容量保持機能に関わる電極層や絶縁層を損傷させない。
【００７６】
このレーザー照射により、保持容量素子２３は、電極ブロックＣ１〜Ｃ３が並列接続された容量素子として正常に機能することが可能となる。
【００７７】
よって、保持容量素子２３は、切除された電極ブロックＣ４の面積比だけ静電容量値は減少するものの、信号線からの信号電圧に対応した電圧を保持し、正常な発光タイミングで発光層１１Ｂを発光させることが可能となる。
【００７８】
なお、ここでは上部に形成された電極層２３２を加工する例を挙げたが、電極層２３１及び２３２のパターンを入れ替えて、下部に形成された電極層２３１のレーザー加工を行っても良い。
【００７９】
また、レーザーの照射方向は、発光パネル１０の上面からではなく、基板１００を介した下面からであってもよい。図５Ｃは、本発明の実施の形態１に係る保持容量素子に対し、下面側からレーザー照射する場合を説明する構造断面図である。図５Ｃに記載の、下面からのレーザー照射方式は、図５Ａに記載の、上面からのレーザー照射方式と比較して、発光層１１Ｂが駆動回路層１１Ａの上に形成された後になされる保持容量素子２３の修正において有利である。なぜなら、下面からのレーザー照射方式は、発光層１１Ｂをレーザーが通過しないという点で、発光層１１Ｂを、レーザーの通過により損傷させる可能性を排除できるからである。
【００８０】
次に、本発明の実施の形態１に係る画像表示装置の製造方法について説明する。本発明の画像表示装置１の製造方法は、従来の画像表示装置の製造方法と比較して、保持容量素子２３の形成工程のみが異なる。従来の画像表示装置の製造方法と同じ点は説明を省略し、以下、異なる点のみ説明する。
【００８１】
まず、駆動回路層１１Ａの一層として、メタルマスク製膜、リフトオフ及びエッチングなどの手法を用いて、例えば、ＭｏとＷとの合金からなる電極層２３１を所定の位置に形成する。このとき、電極層２３１とスイッチングトランジスタ２１のゲート電極とは、金属配線により接続されている。
【００８２】
次に、電極層２３１の上に、例えば、ＳｉＯｘまたはＳｉＮなどからなる絶縁層２３３を、電極層２３１を覆うように形成する。このとき、必要に応じて、絶縁層２３３の表面を平坦化することが好ましい。
【００８３】
次に、絶縁層２３３の上に、メタルマスク製膜、リフトオフ及びエッチングなどの手法を用いて、例えば、ＭｏとＷとの合金／Ａｌ／ＭｏとＷとの合金の積層構造からなる電極層２３２を所定の位置に形成する。このとき、電極層２３２の平面パターンは、分割された複数の電極ブロック層領域からなり、これらの電極ブロック層領域が、同一面内で導電線にて接続されている形状である。
【００８４】
ここで、下部に形成された電極層２３１は、導電線２３４が積層方向に投影された領域を除く領域に形成されている。つまり、電極層２３１の形成時には、図４に記載された領域Ｒが電極層２３１の内部領域に含まれるよう、上記パターニング手法を用いて電極層２３１が形成される。
【００８５】
上記製造方法により、保持容量素子２３が駆動回路層１１Ａ内に形成される。
【００８６】
上述した画像表示装置１の製造方法によれば、不要なパーティクルなどが発生した電極ブロック層を、導電線へのレーザー照射により容量素子から切り離すことが可能となる。しかも、導電線２３４が積層方向に投影された領域（図４記載の領域Ｒ）には容量素子を構成する電極が形成されていないので、導電線へのレーザー照射により、容量素子を構成する領域を損傷させることを回避できる。
【００８７】
図６は、本発明の実施の形態１に係る第１の変形例を示す保持容量素子の電極構成図である。同図には、図４と同様に、積層方向において対向する電極層２３１及び２３２の上面図、ならびに両電極層が上下に重なり合って形成された保持容量素子２３の上面透視図が記載されている。なお、図示していないが、両電極層２３１及び２３２の間には、絶縁層２３３が形成されている。同図に記載された保持容量素子２３は、図４に記載された保持容量素子と比較して、導電線２３４の形成位置が異なる。以下、図４に記載された保持容量素子と同じ点は説明を省略し、異なる点のみ説明する。
【００８８】
導電線２３４は、電極層２３２の領域内であって、当該領域の外周部に配置され、各電極ブロック層を接続している。
【００８９】
下部に形成された電極層２３１は、導電線２３４が積層方向に投影された領域Ｒを除く領域に形成されている。つまり、導電線２３４と対向する領域Ｒには、積極的に電極層２３１を形成していない。本実施の形態では、電極層２３１が形成された領域内であって外縁部に、領域Ｒが形成されている。
【００９０】
本変形例の保持容量素子２３の構成によれば、不要なパーティクルなどが発生した電極ブロック層を、導電線２３４へのレーザー照射により容量素子から切り離すことが可能となる。しかも、領域Ｒには電極が形成されていないので、電極層２３２の面に対して略垂直な方向からの導電線２３４へのレーザー照射により、容量素子を構成する領域、つまり電極層２３１を損傷させることを回避できる。
【００９１】
また、本変形例では、電極層２３２と他の回路素子とを接続するための引出配線が記載されている。この引出配線は、導電線２３４を介して４つの前記電極ブロック層２３２Ａ〜２３２Ｄに接続されている。よって上記引出配線の接続によれば、電極ブロック層２３２Ａ〜２３２Ｄのうち一の電極ブロックのみを他の電極ブロック及び引出配線から電気絶縁させることが可能となる。また、電極ブロック層２３２Ａ〜２３２Ｄのうち一の電極ブロックのみを電気的に切断しても、引出配線は正常機能を有する容量素子から切断されることがない。よって修正後の保持容量素子は、発光画素の静電保持容量素子としての機能を有する。
【００９２】
本変形例においても、例えば電極ブロックＣ４（図６記載の上面透視図における右上の電極ブロック）がショート不良の原因である場合、電極ブロックＣ４に接続された導電線２３４Ｌへのレーザー照射により、保持容量素子２３は、電極ブロックＣ１〜Ｃ３が並列接続された容量素子として正常に機能することが可能となる。
【００９３】
よって、保持容量素子２３は、切除された電極ブロックＣ４の面積比だけ静電容量値は減少するものの、信号線からの信号電圧に対応した電圧を保持し、正常な発光タイミングで発光層１１Ｂを発光させることが可能となる。
【００９４】
また、本変形例の保持容量素子２３の構成は、図４に記載された保持容量素子と比較して、確保すべき静電容量の面積効率に優れている。以下、この効果を説明する。
【００９５】
図６に記載された保持容量素子の上面透視図には、領域Ｒと導電線２３４とが重なり合った部分の拡大図が記載されている。導電線２３４へのレーザー照射により電極層２３１が損傷しないよう、また、領域Ｒと導電線２３４との重ね合わせ工程におけるパターンマスクずれを考慮して、電極層２３１の左右両端に配置された領域Ｒは、例えば、Ｘ＝８μｍ、Ｙ＝１２μｍで確保されている。一方、電極層２３１の上下両端に配置された領域Ｒは、例えば、Ｘ＝１２μｍ、Ｙ＝８μｍで確保されている。ここで、導電線２３４の線幅を４μｍ、長さを４μｍと仮定している。つまり、導電線２３４をレーザー照射により切断するために、電極層２３１の左右両端に配置された領域Ｒは、導電線２３４の線幅に対応した領域に加え、領域Ｒ７及びＲ８を含む領域（Ｘ＝４μｍ、Ｙ＝１２μｍ）がさらに確保され、電極層２３１の上下両端に配置された領域Ｒは、領域Ｒ５及びＲ６を含む領域（Ｘ＝１２μｍ、Ｙ＝４μｍ）がさらに確保されている。このとき、導電線２３４でない、電極ブロックの構成要素である領域Ｒ５〜Ｒ８と対向する領域は領域Ｒとなっているので、領域Ｒ５〜Ｒ８は保持容量として機能しない。
【００９６】
一方、  図４に記載された保持容量素子の上面透視図でも、領域Ｒと導電線２３４とが重なり合った部分の拡大図が記載されている。導電線２３４へのレーザー照射により電極層２３１が損傷しないよう、また、領域Ｒと導電線２３４との重ね合わせ工程におけるパターンマスクずれを考慮して、電極層２３１の左右方向に配置された領域Ｒは、例えば、Ｘ＝１２μｍ、Ｙ＝１２μｍで確保されている。一方、電極層２３１の上下方向に配置された領域Ｒは、例えば、Ｘ＝１２μｍ、Ｙ＝１２μｍで確保されている。ここで、導電線２３４の線幅を４μｍと仮定している。つまり、導電線２３４をレーザー照射により切断するために、電極層２３１の左右方向に配置された領域Ｒは、導電線２３４の線幅に加え、導電線２３４の両側に、それぞれ、Ｘ＝４μｍ、Ｙ＝１２μｍがさらに確保され、電極層２３１の上下方向に配置された領域Ｒは、導電線２３４の両側に、それぞれ、Ｘ＝１２μｍ、Ｙ＝４μｍがさらに確保されている。このとき、導電線２３４でない、電極ブロックの構成要素である領域Ｒ１〜Ｒ４の対向する領域は領域Ｒとなっているので、領域Ｒ１〜Ｒ４は保持容量として機能しない。
【００９７】
以上の比較より、図６に記載された保持容量素子において確保された領域Ｒと対向する領域Ｒ５及びＲ６は、それぞれ、図４に記載された保持容量素子において確保された領域Ｒと対向する領域Ｒ１及びＲ２よりも小さい。また、同様にして、領域Ｒ７及びＲ８は、それぞれ、領域Ｒ３及びＲ４よりも小さい。これより、図６に記載された保持容量素子２３の方が、領域Ｒの確保により浸食される電極層面積を抑制することができるので、複数の電極ブロック層から構成される電極層２３２の面積に対して、確保すべき静電容量の面積効率が高い。
【００９８】
つまり、導電線２３４は、電極層２３２の内部よりも、電極層２３２の外縁部に形成されていることが好ましい。この導電線２３４の配置に対応して、レーザー照射により電極層２３１が損傷しないように形成される領域Ｒは、電極層２３１の内部領域ではなく、電極層２３１の外縁部領域に形成されていることが好ましい。
【００９９】
さらに、本変形例の保持容量素子の構成は、図４に記載された保持容量素子の構成に比べ、レーザー照射される導電線が、電極層２３２の外周部に形成されているので、引出配線を短くすることが可能となる。よって、引出配線による充放電の遅延が抑制されるので、信号電荷の充放電特性を向上させることが可能となる。
【０１００】
なお、本変形例においても、上部に形成された電極層２３２を加工する例を挙げたが、電極層２３１及び２３２のパターンを入れ替えて、下部に形成された電極層２３１のレーザー加工を行っても良い。
【０１０１】
また、レーザーの照射方向は、発光パネル１０の上面からではなく、基板１００を介した下面からであってもよい。
【０１０２】
次に、画像表示装置１の有する保持容量素子２３の修正方法について説明する。
【０１０３】
図７は、本発明の実施の形態１に係る画像表示装置の有する保持容量素子の修正方法を示す動作フローチャートである。
【０１０４】
まず、最初に、全ての発光画素１１について、保持容量素子２３の電気特性を検査し、短絡状態にある保持容量素子２３を有する発光画素１１を特定する（Ｓ１０）。具体的には、例えば、信号線１２にアレイテスタ（Ａｇｉｌｅｎｔ社：ＨＳ１００）を接続し、信号線１２を介して各発光画素１１へ順次テスト電圧を出力して保持容量素子２３に当該電圧を書き込む。その後、アレイテスタは、保持容量素子２３に書き込まれた電圧を、所定のタイミングにて、信号線１２を介し読み込む。これにより、読み込んだ電圧が所定の電圧に満たない発光画素１１を特定する。これにより、異常な保持容量素子２３を有する発光画素の画素限定プロセスが完了する。
【０１０５】
次に、特定した発光画素１１の保持容量素子２３を観察し、異常箇所の領域を特定する（Ｓ２０）。具体的には、例えば、保持容量素子２３が形成された領域の表面凹凸形状を顕微鏡観察する。導電性パーティクルが偏在した領域は、凸形状となる場合が多い。これにより、異常な保持容量素子２３のエリア限定プロセスが完了し、異常電極ブロックが特定される。
【０１０６】
なお、このエリア限定プロセスは、検査員が実行してもよいし、また、画像認識機能を有する自動測定で実行してもよい。
【０１０７】
次に、特定した異常箇所を含む電極ブロック層が接続されている導電線２３４の一部にレーザーを照射し、当該電極ブロック層を他の電極ブロック層から電気絶縁させる（Ｓ３０）。ここで、導電線２３４の一部にレーザーを照射することにより切断可能な形状とは、使用されるレーザーの仕様と密接な関係があり、例えば、ＹＡＧ（Ｙｔｔｒｉｕｍ  Ａｌｕｍｉｎｉｕｍ  Ｇａｒｎｅｔ）レーザーを光源としたレーザー発振器を用いて、例えば、波長５３２ｎｍ、パルス幅１０ｎｓ、パワー０．５ｍＷを出力パラメータとしたレーザーを使用した場合、導電線２３４の幅が４μｍ、膜厚が１５０ｎｍであれば、他の正常な電極ブロックを損傷させることなく、導電線２３４は切断される。このとき、導電線２３４の材料としては、例えば、前述したＭｏとＷとの合金／アルミニウム（Ａｌ）／ＭｏとＷとの合金の積層構造が挙げられる。
【０１０８】
最後に、上述したレーザー照射を実施した発光画素１１の動作確認を行う（Ｓ４０）。
【０１０９】
以上の動作により、保持容量素子形成時には異常であった発光画素は、信号線からの信号電圧に対応した電圧を保持することが可能となり、正常な発光タイミングで発光素子を発光させることが可能となる。よって、発光パネルの表示品質が向上する。
【０１１０】
なお、図７に記載された保持容量素子２３の修正方法は、画像表示装置１の製造工程途中、または、製造工程完了後において適用される。例えば、図３に記載された画像表示装置１において、上部の電極層２３２が形成された段階、または、平坦化膜１０２が形成された段階で実施されてもよく、また、発光層１１Ｂ及び透明封止膜１１０が形成された段階で実施されてもよい。
【０１１１】
以上の構成により、保持容量素子２３を構成する電極層のうちの一層が、複数の電極ブロック層が導電線にて面方向に接続された構成をとっているので、不要なパーティクルなどが発生した電極ブロックを、導電線へのレーザー照射により容量素子から切り離すことが可能となる。しかも、導電線の存在する領域を積層方向に投影した領域には他の電極層が形成されていないので、導電線へのレーザー照射により、容量素子を構成する領域を損傷させることを回避できる。よって、上記容量素子は、切除された電極ブロック層の面積比だけ静電容量は減少するものの、データ線からの信号電圧に対応した電圧を保持し、正常な発光タイミングで発光素子を発光させることが可能となる。
【０１１２】
しかしながら、上述した、不良発光画素を正常発光タイミングで発光させるだけでは、保持容量素子２３を構成する電極層を上記電極ブロック層単位で切除すると、それにより静電容量が変化してしまう。つまり、修正された発光画素の容量素子の静電容量は切除された電極ブロック層の面積分だけ減少してしまう。
【０１１３】
これにより、信号線から供給される信号電圧に対して保持容量素子２３に保持される保持電圧は、基本的には定常状態では差異はないものの、画素選択用の薄膜トランジスタのオフリーク電流などの発生により、静電容量の小さい保持容量素子の保持電圧の減衰は速くなる。この保持電圧の減衰度の差異により、修正された発光画素と無修正の発光画素との間に輝度の差異が生じ、同一の信号電圧に対し完全に輝度一致させることができないといった課題を有する。
【０１１４】
本発明の実施の形態１に係る画像表示装置１は、上記課題を解消し高精度な輝度補正を実現している。以下、高精度な輝度補正を実現するための構成及びその動作について説明する。
【０１１５】
図８Ａは、本発明の実施の形態１に係る画像表示装置の有する制御回路の構成を示す機能ブロック図である。同図に記載された制御回路３０は、前述したように、増分演算回路３０１を備える。増分演算回路３０１は、修正発光画素の発光パネル１０における画素座標情報が走査順に格納されたリペア画素位置メモリ４０から座標情報のみを読み込み、入力された映像信号の情報と当該座標情報とを走査順に比較することにより、上記修正発光画素に対応した発光画素信号を割り増しして出力させる機能を有する。
【０１１６】
また、増分演算回路３０１は、次リペア位置レジスタ３０１Ａと、走査座標比較器３０１Ｂと、出力割り増し演算器３０１Ｃとを備える。
【０１１７】
次リペア位置レジスタ３０１Ａは、第１の修正発光画素に対応した発光画素信号が出力割り増し演算器３０１Ｃから信号線駆動回路１５へ出力された後に、リペア画素位置メモリ４０に格納された座標情報であって、第１の修正発光画素の座標の次に格納された第２の修正発光画素の座標のみを読み込む。
【０１１８】
ここで、リペア画素位置メモリ４０について説明する。リペア画素位置メモリ４０には、上述した保持容量素子２３の修正が行われた後、修正された保持容量素子２３を有する修正発光画素の発光パネル１０における座標情報が走査順に格納されている。
【０１１９】
図８Ｂは、本発明の実施の形態１に係る画像表示装置の有するリペア画素位置メモリのデータ格納方式を説明する図である。リペア画素位置メモリ４０は、例えば、不揮発性メモリであり、リペア画素位置メモリ４０には、例えば、修正発光画素の座標情報であるサブピクセルアドレスデータが走査順に格納されている。例えば、発光パネルが４ｋ×２ｋのサブピクセルからなり、保持容量素子が修正された発光画素のサブピクセルアドレスデータが（ｘ１、ｙ１）及び（ｘ２、ｙ２）であるとする。また、発光画素（ｘ１、ｙ１）の方が、発光画素（ｘ２、ｙ２）よりも先に走査されるとする。この場合、リペア画素位置メモリ４０には、修正発光画素の座標情報データとして、（ｘ１、ｙ１）及び（ｘ２、ｙ２）がこの順で格納される。また、データの最後には、修正発光画素の座標情報データが終了したことを示すデータ（Ｅｎｄ  ｏｆ  Ｄａｔａ）が格納される。この場合、一修正発光画素のサブピクセルアドレスデータを格納するのに必要なビット数は、ｘ１を格納するのに必要なビット数である１２ビットとｙ１を格納するのに必要なビット数である１１ビットとの合計である２３ビットである。つまり、全修正発光画素のサブピクセルアドレスデータを格納するメモリ領域としては、（２３ビット×（修正発光画素数＋１））ビットあればよい。
【０１２０】
本発明の画像表示装置において、修正される保持容量素子を有する修正発光画素の発生率は、その不良となる原因から推定して極めて小さい。従って、リペア画素位置メモリ４０として、独立のメモリ素子を用いる必要がなく、画像表示装置として本来備わっている不揮発性メモリなどの空き領域を利用することによっても、本発明のメモリとしての機能は発揮される。これにより、低コスト化を図ることが可能となる。
【０１２１】
これにより、全発光画素についての補正データを格納する大容量メモリを確保する必要がない。
【０１２２】
再び、増分演算回路３０１の構成要素について説明する。
【０１２３】
走査座標比較器３０１Ｂは、次リペア位置レジスタ３０１Ａに読み込まれた第２の修正発光画素のサブピクセルアドレスデータを読み込み、また、現在の発光画素信号の出力対象である出力対象発光画素のサブピクセルアドレスデータを検出し、双方のサブピクセルアドレスデータを比較する。
【０１２４】
なお、出力対象発光画素のサブピクセルアドレスデータは、１フレームの走査が開始される時点から走査画素数をカウントする内蔵の計数回路などにより検出されてもよいし、また、制御回路３０内の構成要素から出力対象発光画素のサブピクセルアドレスデータが入力されてもよい。
【０１２５】
出力割り増し演算器３０１Ｃは、走査座標比較器３０１Ｂにおいて比較された上記第２の修正発光画素のサブピクセルアドレスデータと上記出力対象発光画素のサブピクセルアドレスデータとが一致した場合、当該出力対象発光画素の発光画素信号を割り増しして出力する。
【０１２６】
次に、本実施の形態に係る画像表示装置１の有する制御回路による補正方法について説明する。
【０１２７】
図９は、本発明の実施の形態１に係る画像表示装置の補正方法を示す動作フローチャートである。
【０１２８】
まず、最初に、制御回路３０は、修正発光画素についての発光パネル１０におけるサブピクセルアドレスデータを走査順にリペア画素位置メモリ４０に格納する（図示していないＳ９５）。
【０１２９】
なお、上記ステップＳ９５は、本発明の画像表示装置が製品として出荷される前に実行される動作であり、制御回路３０が実行しなくてもよく、例えば、保持容量素子を修正した作業者が、上記修正発光画素のサブピクセルアドレスデータを直接リペア画素位置メモリ４０に書き込んでもよい。
【０１３０】
次に、次リペア位置レジスタ３０１Ａは、リペア画素位置メモリ４０から、その先頭に格納されている最初の修正発光画素のサブピクセルアドレスデータのみを読み込む（Ｓ１００）。
【０１３１】
次に、出力割り増し演算器３０１Ｃは、走査すべき先頭の発光画素のＥＬ駆動信号となる発光画素信号情報を読み込む（Ｓ１１０）。
【０１３２】
次に、走査座標比較器３０１Ｂは、次リペア位置レジスタ３０１Ａに読み込まれた修正発光画素のサブピクセルアドレスデータと、出力割り増し演算器３０１Ｃに読み込まれた発光画素のサブピクセルアドレスデータとを比較する（Ｓ１２０）。
【０１３３】
次に、ステップ１２０の後、走査座標比較器３０１Ｂにて上記２つのサブピクセルアドレスデータを比較した結果（Ｓ１３０）、両者が一致している場合、出力割り増し演算器３０１Ｃは読み込まれている発光画素の発光画素信号を割り増しした信号を当該発光画素の発光画素信号とする（Ｓ１４０）。またこのとき、次リペア位置レジスタ３０１Ａは、リペア画素位置メモリ４０から、次の修正発光画素のサブピクセルアドレスデータのみを読み込む（Ｓ１５０）。
【０１３４】
また、ステップ１２０の後、走査座標比較器３０１Ｂにて上記２つのサブピクセルアドレスデータを比較した結果（Ｓ１３０）、両者が一致していない場合、出力割り増し演算器３０１Ｃは、読み込まれている発光画素の発光画素信号を割り増しせずそのままの信号を当該発光画素の発光画素信号とする（Ｓ１６０）。
【０１３５】
次に、制御回路３０は、出力割り増し演算器３０１Ｃで演算した当該発光画素の発光画素信号を信号線駆動回路１５に出力する（Ｓ１７０）。
【０１３６】
次に、制御回路３０は、１フレーム分の発光画素に対応した発光画素信号の出力が完了したか否かを判定する（Ｓ１８０）。
【０１３７】
ステップＳ１８０において、１フレーム分の発光画素に対応した発光画素信号の出力が完了した場合には、１フレームにおける発光画素信号の補正を終了する。
【０１３８】
ステップＳ１８０において、１フレーム分の発光画素に対応した発光画素信号の出力が完了していない場合には、出力割り増し演算器３０１Ｃは、走査すべき次の発光画素のＥＬ駆動信号となる発光画素信号情報を読み込む（Ｓ１９０）。
【０１３９】
ステップＳ１９０の後、ステップＳ１２０へと戻り、以降、ステップＳ１２０からステップＳ１８０を繰り返す。
【０１４０】
以上の動作により、製造時にショート不良の原因となった電極層の一部が排除された保持容量素子を有する修正発光画素を、当該修正発光画素の座標情報のみを補正データとすることで、他の正常発光画素と同じ発光タイミングで発光させることができるだけでなく当該正常発光画素と同じ輝度で発光させることが可能となる。よって、発光パネルの表示品質が向上する。
【０１４１】
また、発光画素信号を出力しようとしている発光画素のサブピクセルアドレスデータとリペア画素位置メモリ４０に格納されている修正発光画素のサブピクセルアドレスデータとを走査順に比較することにより、修正発光画素の発光画素信号を補正することができる。よって、制御回路３０のプロセッサ処理の負担を軽減することが可能となる。
【０１４２】
なお、修正された保持容量素子の静電容量は、例えば、図４に記載された構造を有する全ての修正発光画素において、設計値に対して同じ割合で減少している。よって、ステップＳ１４０において、発光画素信号の出力を割り増しする場合、全ての修正発光画素において同じ増幅率で割り増しすることが可能となる。これにより、修正発光画素の発光画素信号を割り増し出力する際の増幅率を発光画素によらず固定することができるので、制御回路の負担を軽減することが可能となる。
【０１４３】
（実施の形態２）
図１０Ａは、本発明の実施の形態２に係る画像表示装置の有する制御回路の構成を示す機能ブロック図である。同図に記載された制御回路３１は、増分演算回路３１１を備える。
【０１４４】
本発明の実施の形態２に係る画像表示装置は、実施の形態１に係る画像表示装置１と比較して、制御回路及びリペア画素位置メモリの構成と、制御回路の補正動作とが異なる。実施の形態１と同じ点は説明を省略し、以下、異なる点のみ説明する。
【０１４５】
増分演算回路３１１は、修正発光画素の発光パネル１０における画素座標情報が走査順に格納されたリペア画素位置メモリ４１から座標情報を読み込み、入力された映像信号の情報と当該座標情報とを走査順に比較することにより、上記修正発光画素に対応した発光画素信号を割り増しして出力させる機能を有する。
【０１４６】
また、増分演算回路３１１は、次リペア位置計数回路３１１Ａと、出力割り増し演算器３１１Ｃとを備える。
【０１４７】
次リペア位置計数回路３１１Ａは、第１の修正発光画素に対応した発光画素信号が出力割り増し演算器３１１Ｃから信号線駆動回路１５へ出力された後に、リペア画素位置メモリ４１に格納された座標情報であって、第１の修正発光画素の座標から次に走査される第２の修正発光画素までの走査画素数のみを読み込む。さらに、次リペア位置計数回路３１１Ａは、現在の発光画素信号の出力対象である出力対象発光画素の発光画素信号が割り増しされずに出力された場合に、上記走査画素数を１減ずる。
【０１４８】
ここで、リペア画素位置メモリ４１について説明する。リペア画素位置メモリ４１には、実施の形態１で説明した保持容量素子２３の修正が行われた後、修正された保持容量素子２３を有する修正発光画素の発光パネル１０における座標情報が走査順に格納されている。
【０１４９】
図１０Ｂは、本発明の実施の形態２に係る画像表示装置の有するリペア画素位置メモリのデータ格納方式を説明する図である。リペア画素位置メモリ４１は、例えば、不揮発性メモリであり、リペア画素位置メモリ４１には、例えば、修正発光画素の座標情報であるランレングスデータが走査順に格納されている。ランレングスデータとは、一の修正発光画素から当該一の修正発光画素の次に走査される修正発光画素までの相対的な走査画素数である。但し、最初の修正発光画素の座標情報であるランレングスデータとは、走査の先頭を０番目の発光画素とした場合、当該０番目の発光画素からの走査画素数である。例えば、発光パネルが４ｋ×２ｋのサブピクセルからなり、保持容量素子が修正された発光画素のランレングスデータが４及び６１４６であるとする。この場合、リペア画素位置メモリ４１には、修正発光画素の座標情報データとして、４及び６１４６がこの順で格納される。また、データの最後には、修正発光画素の座標情報データが終了したことを示すデータ（Ｅｎｄ  ｏｆ  Ｄａｔａ）が格納される。この場合、一修正発光画素のランレングスデータを格納するのに必要なビット数は、最大で４ｋ×２ｋを表すのに必要なビット数である２３ビットである。つまり、全修正発光画素のサブピクセルアドレスデータを格納するメモリ領域としては、最大で（２３ビット×（修正発光画素数＋１））ビットである。
【０１５０】
本発明の画像表示装置において、修正される保持容量素子を有する修正発光画素の発生率は、その不良となる原因から推定して極めて小さい。従って、リペア画素位置メモリ４１として、独立のメモリ素子を用いる必要がなく、画像表示装置として本来備わっている不揮発性メモリなどの空き領域を利用することによっても、本発明のメモリとしての機能は発揮される。これにより、低コスト化を図ることが可能となる。
【０１５１】
これにより、全発光画素についての補正データを格納する大容量メモリを確保する必要がない。
【０１５２】
再び、増分演算回路３１１の構成要素について説明する。
【０１５３】
出力割り増し演算器３１１Ｃは、次リペア位置計数回路３１１Ａにおける走査画素数が１である場合、出力対象である発光画素の発光画素信号を割り増しして出力する。
【０１５４】
次に、本実施の形態に係る画像表示装置の有する制御回路３１による補正方法について説明する。
【０１５５】
図１１は、本発明の実施の形態２に係る画像表示装置の補正方法を示す動作フローチャートである。
【０１５６】
まず、最初に、制御回路３１は、修正発光画素についての発光パネル１０におけるランレングスデータを走査順にリペア画素位置メモリ４１に格納する（図示していないＳ１９５）。
【０１５７】
なお、上記ステップＳ１９５は、本発明の画像表示装置が製品として出荷される前に実行される動作であり、制御回路３１が実行しなくてもよく、例えば、保持容量素子を修正した作業者が、上記修正発光画素のランレングスデータを直接リペア画素位置メモリ４１に書き込んでもよい。
【０１５８】
次に、次リペア位置計数回路３１１Ａは、リペア画素位置メモリ４１から、その先頭に格納されている最初の修正発光画素のランレングスデータのみをカウント数として読み込む（Ｓ２００）。
【０１５９】
次に、出力割り増し演算器３１１Ｃは、走査すべき先頭の発光画素のＥＬ駆動信号となる発光画素信号情報を読み込む（Ｓ２１０）。
【０１６０】
次に、制御回路３１は、次リペア位置計数回路３１１Ａに読み込まれた修正発光画素のランレングスデータが１であるか否かを判定する（Ｓ２２０）。
【０１６１】
ステップＳ２２０において、次リペア位置計数回路３１１Ａに読み込まれた修正発光画素のランレングスデータが１である場合、出力割り増し演算器３１１Ｃは読み込まれている発光画素の発光画素信号を割り増しした信号を当該発光画素の発光画素信号とする（Ｓ２４０）。またこのとき、次リペア位置計数回路３１１Ａは、リペア画素位置メモリ４１から、次の修正発光画素のランレングスデータのみをカウント数として読み込む（Ｓ２５０）。
【０１６２】
また、ステップ２２０において、次リペア位置計数回路３１１Ａに読み込まれた修正発光画素のランレングスデータが１でない場合、出力割り増し演算器３１１Ｃは読み込まれている発光画素の発光画素信号を割り増しせずそのままの信号を当該発光画素の発光画素信号とする（Ｓ２６０）。またこのとき、次リペア位置計数回路３１１Ａは、現在読み込まれているランレングスデータを１減ずる（Ｓ２７０）。
【０１６３】
次に、制御回路３１は、出力割り増し演算器３１１Ｃで演算した当該発光画素の発光画素信号を信号線駆動回路１５に出力する（Ｓ２８０）。
【０１６４】
次に、制御回路３１は、１フレーム分の発光画素に対応した発光画素信号の出力が完了したか否かを判定する（Ｓ２９０）。
【０１６５】
ステップＳ２９０において、１フレーム分の発光画素に対応した発光画素信号の出力が完了した場合には、１フレームにおける発光画素信号の補正を終了する。
【０１６６】
また、ステップＳ２９０において、１フレーム分の発光画素に対応した発光画素信号の出力が完了していない場合には、出力割り増し演算器３１１Ｃは、走査すべき次の発光画素のＥＬ駆動信号となる発光画素信号情報を読み込む（Ｓ３００）。
【０１６７】
ステップＳ３００の後、ステップＳ２２０へと戻り、以降、ステップＳ２２０からステップＳ２９０を繰り返す。
【０１６８】
以上の動作により、製造時にショート不良の原因となった電極層の一部が排除された保持容量素子を有する修正発光画素を、当該修正発光画素の座標情報のみを補正データとすることで、他の正常発光画素と同じ発光タイミングで発光させることができるだけでなく当該正常発光画素と同じ輝度で発光させることが可能となる。よって、発光パネルの表示品質が向上する。
【０１６９】
また、修正発光画素間の走査画素数を一走査ごとに減算する計数回路により、単純なロジック処理にて修正発光画素の発光画素信号を補正することができるので、制御回路３１の負担を軽減することが可能となる。
【０１７０】
なお、修正された保持容量素子の静電容量は、例えば、図５に記載された構造を有する全ての修正発光画素において、設計値に対して同じ割合で減少している。よって、ステップＳ２４０において、発光画素信号の出力を割り増しする場合、全ての修正発光画素において同じ増幅率で割り増しすることが可能となる。これにより、修正発光画素の発光画素信号を割り増し出力する際の増幅率を発光画素によらず固定することができるので、制御回路の負担を軽減することが可能となる。
【０１７１】
以上、本発明の画像表示装置及びその補正方法について、実施の形態に基づいて説明してきたが、本発明に係る画像表示装置及びその補正方法は、上記実施の形態に限定されるものではない。実施の形態１及び２における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１及び２に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る画像表示装置を内蔵した各種機器も本発明に含まれる。
【０１７２】
例えば、図５に記載された保持容量素子２３に対して導電線２３４の接続位置が異なる構造をもつ保持容量素子を有する画像表示装置も本発明に含まれる。
【０１７３】
また、実施の形態１では、保持容量素子２３を構成する電極層２３２を４つの電極ブロックに分割した例を示したが、電極ブロックの分割数は、発光画素１１の不良率や必要とされる静電容量に応じ、２以上の任意の分割数であればよい。
【０１７４】
また、実施の形態１では、保持容量の不良要因として、電極間に偏在するパーティクルなどによる電極間ショートを挙げたが、本実施の形態におけるショートとは、完全短絡に限定されない。例えば、パーティクル同士の点接触のように微小な抵抗値及び容量値を有するものもショートに含まれる。
【０１７５】
なお、実施の形態１及び２に記載された画像表示装置では、修正された保持容量素子の静電容量は、設計値に対して減少していることにより、発光画素信号を増幅して補正する例を挙げたがこれに限られない。例えば、駆動回路層の回路構成により、修正された保持容量素子の静電容量が設計値に対して減少している場合、発光画素信号を減少させて補正する場合がある。よって、本発明の画像表示装置の有する出力割り増し演算器の実行する「割り増し」または「増幅」とは、減少させることを含むものとする。
【０１７６】
また、例えば、本発明に係る画像表示装置は、図１２に記載されたような薄型フラットＴＶに内蔵される。これにより、正常発光タイミングで発光しない発光画素が修正され、表示パネルの品質が向上した薄型フラットＴＶが実現される。
【産業上の利用可能性】
【０１７７】
本発明の画像表示装置及びその補正方法は、大画面及び高解像度が要望される薄型テレビ及びパーソナルコンピュータのディスプレイなどの技術分野に有用である。
【符号の説明】
【０１７８】
１    画像表示装置
１０    発光パネル
１１    発光画素
１１Ａ    駆動回路層
１１Ｂ    発光層
１２    信号線
１３    走査線
１４    走査線駆動回路
１５    信号線駆動回路
２１    スイッチングトランジスタ
２２    駆動トランジスタ
２３    保持容量素子
２４    有機ＥＬ素子
３０、３１    制御回路
４０、４１    リペア画素位置メモリ
１００    基板
１０１、１０２    平坦化膜
１０３    陽極
１０４    正孔注入層
１０５    正孔輸送層
１０６    有機発光層
１０７    バンク層
１０８    電子注入層
１０９    透明陰極
１１０    透明封止膜
２２０    ドレイン電極
２２１    ソース電極
２２２    半導体層
２２３    ゲート絶縁膜
２２４    ゲート電極
２３１、２３２    電極層
２３２Ａ、２３２Ｂ、２３２Ｃ、２３２Ｄ    電極ブロック層
２３３    絶縁層
２３４、２３４Ｌ    導電線
３０１、３１１    増分演算回路
３０１Ａ    次リペア位置レジスタ
３０１Ｂ    走査座標比較器
３０１Ｃ、３１１Ｃ    出力割り増し演算器
３１１Ａ    次リペア位置計数回路
【図１】
0005426562.tif 000002
【図２】
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【図３】
0005426562.tif 000004
【図４】
0005426562.tif 000005
【図５Ａ】
0005426562.tif 000006
【図５Ｂ】
0005426562.tif 000007
【図５Ｃ】
0005426562.tif 000008
【図６】
0005426562.tif 000009
【図７】
0005426562.tif 000010
【図８Ａ】
0005426562.tif 000011
【図８Ｂ】
0005426562.tif 000012
【図９】
0005426562.tif 000013
【図１０Ａ】
0005426562.tif 000014
【図１０Ｂ】
0005426562.tif 000015
【図１１】
0005426562.tif 000016
【図１２】
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