(57)【特許請求の範囲】
【請求項１】
第１の電源線と、
前記第１の電源線と電位の異なる第２の電源線と、
前記第２の電源線に接続された主回路と、
前記第１の電源線および前記第２の電源線と接続され、該第１の電源線および該第２の電源線の電位もしくは電流を検出する検知素子と、
前記第１の電源線と前記第２の電源線に接続された電源制御素子と、を備え、
前記電源制御素子が前記検知素子の出力に応じて、前記第２の電源線への電圧もしくは電流の印加状態を制御し、
前記電源制御素子は、第２の制御信号入力を有し、
前記検知素子が前記第１の電源線への所定値以上の電位もしくは電流の印加を検知すると、前記電源制御素子は前記第２の電源線に前記第２の制御信号と同じ電位の電圧信号を出力することを特徴とする電子回路。
【請求項２】
前記検知素子が前記第１の電源線への所定値以上の電位もしくは電流の印加を検知すると、
電源制御素子は前記第２の電源線に任意の電位を出力し、
前記検知素子が前記第２の電源線への所定値以上の電位もしくは電流の印加を検知すると、
電源制御素子は前記第１の電源線と前記第２の電源線を電気的な開放状態にする、ことを特徴とする、請求項１に記載の電子回路。
【請求項３】
電源制御素子は、出力電位が第２の制御信号の電位と同じ電位になるように、
出力電位よりも第２の制御信号の電位が高ければ出力電位を下げ、
出力電位よりも第２の制御信号の電位が低ければ出力電位を上げる、ことを特徴とする、請求項１又は２に記載の電子回路。
【請求項４】
前記検知素子と前記電源制御素子が、
第１の電源線を電源とし、第２の電源線と前記第２の制御信号を入力とするオペアンプ回路と、
第１の電源線を電源とし、前記オペアンプ回路の出力を入力とし、第２の電源線を出力とするドライバ回路と、
から構成される、ことを特徴とする、請求項１乃至３のいずれか１項に記載の電子回路。
【請求項５】
前記ドライバ回路が第１のＰ型トランジスタと第２のＰ型トランジスタと１つのＮ型トランジスタからなる構成において、
前記第１のＰ型トランジスタのソース端子が前記第１の電源線に、ゲート端子が接地に、ドレイン端子がＮ型トランジスタのドレイン端子に接続され、
前記Ｎ型トランジスタのゲート端子が前記オペアンプ回路の出力に、ソース端子が、前記第２のＰ型トランジスタのソース端子に、接続され、
前記第２のＰ型トランジスタのゲート端子が接地に、ドレイン端子が第２の電源線に接続されることを特徴とする請求項４に記載の電子回路。
【請求項６】
前記第１の電源線を電源とし、前記主回路とは構成の異なる第２の主回路を有することを特徴とする、請求項１乃至５のいずれか１項に記載の電子回路。
【請求項７】
前記第１の電源線を共有する請求項１乃至６のいずれか１項に記載の電子回路を複数有する回路装置。
【請求項８】
請求項１乃至７のいずれか１項に記載の電子回路と、
前記第１の電源線に接続された外部電源と、を有する試験システム。
【請求項９】
複数の、請求項１乃至７のいずれか１項に記載の電子回路と、
それぞれの前記第１の電源線を短絡して接続した外部電源と、
を有する試験システム。
【請求項１０】
請求項１乃至７のいずれか１項に記載の電子回路と、
前記第１の電源線に接続された外部電源と、
からなる組を複数有する、試験システム。
【請求項１１】
請求項７に記載の回路装置と、
前記第１の電源線に接続された外部電源と、
を有する試験システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路および電子回路の試験を行う技術に関する。
【背景技術】
【０００２】
電子回路の製造技術の微細化、素子の高集積化に伴って、配線間の信号干渉、動的な電源変化、や雑音などが生じる。このため、信号の信頼性が低下し、チップ全体の性能が劣化することが問題となっている。【０００３】
電源に関するこれらの問題を解決するために、特許文献１には、レギュレータのような電源制御回路を、電源と試験対象の回路との間に挿入し、電源の変動（振動）を抑える手法が開示されている。【０００４】
電源制御回路を有する一般的なチップの構造を図１１に示す。このチップは電源用の制御素子、主回路、および補助回路から構成される。電源線ＶＤＤ１には制御素子と補助回路が接続され、制御素子の出力端子は、主回路に電源を供給する電源線ＶＤＤ２に接続される。試験時のように電源変動を排除してチップ（電子回路）を動作させる場合は電源線ＶＤＤ１に外部の電源装置より電圧を印加する。【０００５】
一方、特許文献２の図１には、主回路に電源制御回路を介して電源供給を行う場合と介さずに行う場合とを選択できるよう、２系統の電源入力端子を設ける構成が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−０６０４４４号公報
【特許文献２】特開２００５−０８６９２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載の電子回路は、出荷後の実動作では、電源線ＶＤＤ１に電源が供給される。このため、特許文献１に記載の電子回路は、実動作時にチップの電力消費が増加してしまうことがあった。この要因は電源用の制御回路および補助回路に少なくとも必ずリーク電流が流れてしまうことにある。【０００８】
必要に応じて低消費電力化と電源安定化を実現するために、消費電力よりも電源変動を優先して低減させたい場合に使用するための図１１のような電源制御回路を有するチップと、電源変動より低電力化を優先させたい場合に使用するための主回路だけのチップとを別々に用意することが考えられる。【０００９】
ところが、複数の品種を用意するには別々のマスクを用意する必要があり、開発費が増大してしまう。そのため、図１のような電源制御回路を有するチップだけを用意し、電源制御回路を必要としない場合は電源制御回路および補助回路への電源供給を最小限に抑えた状態で利用していた。そのため、特許文献１に記載の電子回路では、利用しない電源制御回路や、補助回路での電力消費を避けられなかった。【００１０】
一方、特許文献２に記載の電子回路によれば、主回路に電源制御回路を介して電源供給を行う場合と介さずに行う場合とを選択することはできる。しかしながら、どちらの電源入力端子に電源が接続されているかを検知して、その検知結果に応じて電源制御回路のモードを制御することはできない。【００１１】
本発明の目的は、電源供給の状態を自動的に判断し、それに基づいて電源制御回路を制御することで、実動作時の電子回路における電力消費量を低減する技術を提供することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の電子回路は、電源を供給可能な第１の電源線と、前記第１の電源線と独立に電源を供給可能とした第２の電源線と、前記第２の電源線に接続された主回路と、前記第１の電源線および前記第２の電源線のいずれかから電源が供給されたことを検知する検知部と、前記第１の電源線と前記第２の電源線とに接続された制御部と、を備え、前記制御部は、前記検知部が前記第１の電源線から電源が供給されたことを検知すると、前記第１の電源線から供給される電圧・電流を制御して前記主回路へ供給する。【００１３】
本発明の回路装置は、前記第１の電源線を共有する複数の前記電子回路を有する回路装置である。【００１４】
本発明の電子回路の制御方法は、（ａ）電源を供給可能な第１の電源線および前記第１の電源線と独立に電源を供給可能な第２の電源線のいずれかから電源が供給されたことを検知する工程と、（ｂ）前記工程（ａ）により、前記第１の電源線から電源が供給されたことを検知すると、前記第１の電源線から供給される電圧・電流を制御して主回路へ供給する工程と、を含む、電子回路の制御方法である。
【発明の効果】
【００１５】
本発明によれば、電源供給の状態を自動的に判断し、それに基づいて電圧・電流の制御を行うことが可能な電子回路とすることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態のチップの構成を示すブロック図である。
【図２】本発明の第１の実施形態の試験方法を説明するための接続図である。
【図３】本発明の第１の実施形態の試験方法を説明するための接続図である。
【図４】本発明の第１の実施形態の試験方法を説明するための接続図である。
【図５】本発明の第１の実施形態の製品出荷時のチップ１の接続図である。
【図６】本発明の変形例のチップの構成を示すブロック図である。
【図７】本発明の第２の実施形態のウェハの構成を示すブロック図である。
【図８】本発明の第３の実施形態のチップの構成を示すブロック図である。
【図９】本発明の第４の実施形態のチップの構成を示すブロック図である。
【図１０】本発明の変形例のチップの構成を示すブロック図である。
【図１１】一般的なチップの試験方法を説明するための接続図である。
【発明を実施するための形態】
【００１７】
（第１の実施形態）
本発明を実施するための第１の実施形態について図面を参照して詳細に説明する。図１は、本実施形態のチップ１の構成を示すブロック図である。同図を参照すると、チップ１は、制御回路１０と、主回路２０と、補助回路３０と、電源線ＶＤＤ１（第一の電源線）およびＶＤＤ２（第二の電源線）とを有する。
【００１８】
外部端子Ｔ１およびＴ２は、外部電源を接続するために電源線ＶＤＤ１およびＶＤＤ２の一端に必要に応じて設けられる。外部端子Ｔ１には、電源線ＶＤＤ１を介して、制御回路１０および補助回路３０の入力端子が接続される。外部端子Ｔ２には、電源線ＶＤＤ２を介して、制御回路１０の出力端子、および主回路２０の入力端子が接続される。
【００１９】
主回路２０および補助回路３０の出力端子は、接地端子（ＧＮＤ）に接続されている。
【００２０】
制御回路１０は、主回路２０へ供給する電圧・電流を制御するための回路であり、検知素子１０１（検知部）、および制御素子１０２（制御部）を有する。
【００２１】
検知素子１０１は、電源線ＶＤＤ１およびＶＤＤ２を入力とし、外部端子Ｔ１、Ｔ２のいずれかに外部電源が接続されたことを検知する。例えば、検知素子１０１は、外部端子Ｔ２１に所定値以上の電圧が印加されたとき、外部電源の接続を検知する。そして、検知素子１０１は、検知した結果を制御信号として制御素子１０２へ出力する。
【００２２】
制御素子１０２は、検知素子１０１により、外部端子Ｔ１に外部電源が接続されたことが検知された場合、検知素子１０１からの制御信号を受け、主回路２０へ供給する電圧・電流を制御する。制御素子１０２は、例えば、レギュレータである。
【００２３】
また、制御素子１０２は、検知素子１０１により外部端子Ｔ２に外部電源が接続されたことが検知された場合、検知素子１０１からの制御信号を受け、ＶＤＤ２からＶＤＤ１の方向へ電流を流さない遮断状態となる。これにより、制御素子１０２や補助回路３０等へのリーク電流を回避して、低消費電力化することができる。
【００２４】
主回路２０は、テストの対象となる回路である。補助回路３０は、主回路２０以外で、電源線ＶＤＤ１に接続された回路である。補助回路３０は、例えば、テスタ機能をもつ、ＢＩＳＴ（Built  In  Self  Test）回路である。このＢＩＳＴ回路には、主回路２０に対する試験の実行手順を示すテスト・パターンや、基準値と測定値とを比較する回路などが組み込まれる。
【００２５】
図２〜図４を参照して、チップ１に対して所定のテストを行う方法について説明する。図２は、チップ１に対してテストを行うための試験システムＴＳ１の全体図である。同図を参照すると、試験システムＴＳ１は、チップ１と電源装置ＰＳとを有する。同図に示すように、電源装置ＰＳの電源端子（ＶＤＤ）は、外部端子Ｔ１に接続される。電源装置ＰＳの接地端子（ＧＮＤ）は、チップ１の接地端子（ＧＮＤ）に接続される。
【００２６】
外部端子Ｔ１に、電源装置ＰＳを接続することにより、外部端子Ｔ１の電位が、所定値以上となるので、検知素子１０１の出力により、制御素子１０２は、主回路２０へ供給される電圧・電流を制御する。
【００２７】
電源装置ＰＳによる電源供給が開始されたとき、補助回路３０に組み込まれたテストパターンに従って、主回路２０に対するテストが実行される。制御素子１０２の作用により、電源の振動が軽減されるので、作業者は、テストを正確かつ効率的に実行することができる。
【００２８】
図３および図４は、チップ１と同様の構成の複数のチップについてテストを行うための試験システムＴＳ２およびＴＳ３の構成を示す全体図である。図３を参照すると、試験システムＴＳ２は、チップ１と同様の構成の複数のチップと、１つの電源装置ＰＳとを有する。各チップの外部端子（Ｔ１）は、短絡されて、電源装置ＰＳの電源端子に接続されている。このように、接続することにより、テストに必要な電源装置のチャネル数を節約することができる。また、複数のチップに対するテストを一括して行うことができるので、全体のテストに要する時間を削減できる。この結果、テストにかかるコストが削減される。
【００２９】
図４を参照すると、試験システムＴＳ３は、チップ１と同様の構成のチップと、電源装置ＰＳとからなる組を複数有する。各組において、チップの外部端子（Ｔ１）は、対応する電源装置（ＰＳ）の電源端子に接続されている。図３に示したように、外部端子Ｔ１を短絡して電源に接続する方式では、各チップが動作することで生じる電場が互いに影響しあうことにより、電圧・電流信号にノイズが生じることがあるが、図４に接続することにより、このようなノイズが生じなくなる。このため、各チップに対し、より正確なテストが実行される。
【００３０】
図５は、テスト終了後の実動作時における、チップ１と電源装置ＰＳとの間の接続図である。同図を参照すると、電源装置ＰＳの電源端子（ＶＤＤ）と、外部端子Ｔ１とが接続されている。上述したように、制御素子１０２は、外部端子Ｔ２から、外部端子Ｔ１へ電流を流さないので、外部電源Ｔ１に電源装置ＰＳを接続することにより、制御回路１０および補助回路３０へのリーク電流を軽減することができる。この結果、チップ１の動作時の消費電力が軽減される。
【００３１】
これに対して、図１１に示すように、外部端子Ｔ２および検知素子１０１を設けない構成とした場合、テスト後の実動作時に制御素子および補助回路の分、消費電力が増加してしまう。制御回路および補助回路を設けたチップと、設けないチップを別々に用意すれば、消費電力は増大しないが、チップを余分に製造しなければならないので、コストが増大してしまう。
【００３２】
なお、本実施形態では、補助回路３０を設ける構成としたが、図６に示すように、電源の信頼性を向上させることのみを目的とし、テスト用の補助回路３０が必要でないときは、補助回路３０を設けない構成とすることもできる。
本実施形態では、制御回路１０は、検知素子１０１、および制御素子１０２のみを有する構成としているが、制御回路１０に、これら以外のデバイスを設けてもよいのは勿論である。
【００３３】
本実施形態では、制御素子１０２としてレギュレータを例示したが、電源線ＶＤＤ２により供給される電源を制御する機能を有するのであれば、制御素子１０２として他のデバイスを使用してもよい。
【００３４】
本実施形態では、実動作時に、電源端子Ｔ２に電源を接続しているが、実動作時であっても、電源の信頼性を向上させたいときは、作業者は、電源端子Ｔ１に電源を接続してもよい。
【００３５】
本実施形態では、制御素子１０２は、電源線ＶＤＤ２を介して主回路２０へ制御した電源を供給する構成としているが、制御素子１０２は電源線ＶＤＤ２を介さずに、主回路２０へ制御した電圧・電流を供給してもよい。
【００３６】
以上説明したように、本実施形態によれば、電源線ＶＤＤ1（第１の電源線）および電源線ＶＤＤ２（第２の電源線）のいずれかから電源供給しているかを自動的に判断する検知素子１０１を用いて制御素子１０２を制御しているため、電源線ＶＤＤ１から電源供給している場合は、自動的に制御素子１０２が電源変動を低減する動作状態とし、電源線ＶＤＤ２から電源供給している場合は自動的に制御素子１０２を遮断状態とできる。これにより、電源線ＶＤＤ２から電源供給している場合、制御素子１０２等へのリーク電流を回避して低消費電力化することができる。
【００３７】
検知素子１０１は、電源線ＶＤＤ１に所定値以上の電圧が印加されたとき、外部電源の接続を検知するので、検知素子１０１を簡易な構成とできる。
【００３８】
チップ１は、試験用の補助回路３０を有するので、チップ１に対する試験が容易となる。
【００３９】
電源線ＶＤＤ１に電源を供給すれば、制御回路１０で電源制御できるので、ユーザは、主回路２０に対して、電源制御を前提とした所定の試験を行うことができる。
【００４０】
複数のチップについて試験を行う場合、それぞれの外部端子Ｔ１（電源線ＶＤＤ1）を短絡して電源に接続すれば、テストに必要な電源装置のチャネル数を節約することができる。また、複数のチップに対するテストを一括して行うことができるので、テストに要する時間を削減できる。この結果、テストにかかるコストが削減される。
【００４１】
複数のチップについて試験を行う場合、外部端子Ｔ１（電源線ＶＤＤ1）ごとに電源を接続すれば、作業者は、各チップに対し、より正確なテストを行うことができる。
【００４２】
（第２の実施形態）
図７を参照して本発明の第２の実施形態について説明する。同図は、本実施形態のウェハＷの構成を示す全体図である。同図を参照すると、ウェハＷは、第１の実施形態のチップ１と同様の構成のチップが複数形成されており、それらのチップは、外部端子Ｔ１を共有している。同図における一点鎖線は、ダイシング線である。所定の機械が、このダイシング線に沿ってウェハＷを切断することにより、ウェハＷは、各チップに分離される。
【００４３】
作業者は、各チップへの分離前に、外部端子Ｔ１に電源を接続することにより、試験システムは、図３に示したように各チップのテストを一括して行うことができる。
【００４４】
あるいは、各チップへの分離後に、図４に示したように各外部端子Ｔ１に電源を接続することにより、試験システムは、正確なテストを行うことができる。
【００４５】
以上説明したように、本実施形態によれば、ウェハＷ上に複数のチップを形成することにより、各チップを別個に製造する場合よりも、製造コストを低減させることができる。
【００４６】
ウェハＷを各チップに分離する前に外部端子Ｔ１を介して電源線ＶＤＤ1に電源を供給してテストを行うことにより、テストに対するコストを低減できる。
【００４７】
ウェハＷを各チップに分離した後に、各外部端子Ｔ１を介して各電源線ＶＤＤ1に電源を供給してテストを行うことにより、各チップに対し、より正確なテストが行われる。
【００４８】
（第３の実施形態）
図８を参照して本発明の第３の実施形態について説明する。同図は、本実施形態のチップ１ｂの構成を示すブロック図である。同図を参照すると、制御素子１０２の代わりに制御素子１０２ｂを有し、チップ１ｂは、外部端子Ｔ３を更に有する点で、第１の実施形態のチップ１と異なる。
【００４９】
制御素子１０２ｂは、検知素子１０１により、外部端子Ｔ１に外部電源が接続されたことが検知され、且つ外部端子Ｔ３に所定値以上の電圧が印加されたとき、主回路２０への電圧等を制御する。例えば、ユーザにより所定の操作がなされたとき、外部端子Ｔ３に所定値以上の電圧が印加される。
【００５０】
また、制御素子１０２ｂは、外部端子Ｔ１に外部電源が接続されない場合、または、外部端子Ｔ３に所定値以上の電圧が印加されない場合は、外部端子Ｔ２から外部端子Ｔ１へ電流を流さない。
【００５１】
以上説明したように、本実施形態によれば、チップ１ｂは、検知素子１０１により、外部端子Ｔ１に外部電源が接続されたことが検知され、且つ外部端子Ｔ３に所定値以上の電圧が印加されたとき、主回路２０への電圧等を制御するので、外部端子Ｔ３に電圧を印加することにより、試験システムは、任意のタイミングでテストを開始することができ、テストが容易となる。
【００５２】
（第４の実施形態）
図９を参照して本発明の第４の実施形態について説明する。同図は、本実施形態のチップ１ｃの構成を示すブロック図である。同図を参照すると、チップ１ｃは、検知素子１０１および制御素子１０２の代わりに、差動アンプ１０３およびドライバトランジスタ１０４を有する点で、第１の実施形態のチップ１と異なる。
【００５３】
差動アンプ１０３は、電源線ＶＤＤ１に接続された電源により作動し、所定の参照電圧Ｖrefと、外部端子Ｔ２に印加された電圧との間の電圧差を増幅してドライバトランジスタ１０４へ出力する。差動アンプ１０３は、例えば、非反転入力端子（＋）に参照電圧Ｖrefが印加され、電源線ＶＤＤ２を介して外部端子Ｔ２に反転有力端子が接続され、出力端子がドライバトランジスタ１０４に接続された非反転増幅回路である。参照電圧Ｖrefは、参照電圧Ｖrefと外部端子Ｔ１における電圧との電圧差を差動アンプ１０３が増幅することにより、ドライバトランジスタ１０４が駆動するのに十分な値の電圧とする。
【００５４】
ドライバトランジスタ１０４は、差動アンプ１０３により増幅された電圧が所定値以上であるときに、オンとなるトランジスタである。ドライバトランジスタ１０４は、例えば、ゲート端子（Ｇ）が差動アンプ１０３に接続され、ソース端子（Ｓ）が電源線ＶＤＤ１（外部端子Ｔ１）に接続され、ドレイン端子（Ｄ）が差動アンプ１０３の反転入力端子（―）に接続され、バックゲート端子が接地端子に接続されたＮ型の電界効果トランジスタ（ＦＥＴ：Field  Effect  Transistor）である。
【００５５】
外部端子Ｔ２に電源が接続されておらず、外部端子Ｔ１に電源が接続された場合のチップ１ｃの動作について説明する。この場合、差動アンプ１０３が動作し、外部端子Ｔ２における電圧と参照電圧Ｖrefとの間の電圧差を増幅する。この結果、差動アンプ１０３の出力電圧がピンチオフ電圧以上となり、ドライバトランジスタ１０４がオン状態となる。そして、ドライバトランジスタ１０４は、レギュレータとして動作する。すなわち、ドライバトランジスタ１０４は、ゲート電圧、すなわち外部端子Ｔ２における電圧と参照電圧Ｖrefとの間の電圧差に応じて、ゲート・ソース間電圧（Ｖgs）を制御する。
【００５６】
ドライバトランジスタ１０４が駆動した状態において、電源線ＶＤＤ２は浮遊ノードとなり、電圧は定まらない。しかし、ドライバトランジスタ１０４の出力（ドレイン端子）は、差動アンプの反転有力端子（−）を介して差動アンプ１０３にフィードバックされる。このため、制御回路１０全体は、参照電圧Ｖrefと、ゲート・ソース間電圧（Ｖgs）とが、同電位となるように動作する。そして、電源線ＶＤＤ２における電圧が変動すると、その変動を打ち消すように、ドライバトランジスタ１０４が動作するため、制御回路１０は、電源線ＶＤＤ２を介して、主回路２０へ安定した電源を供給することができる。
【００５７】
外部端子Ｔ１に電源が接続されておらず、外部端子Ｔ２に電源を接続する場合のチップ１ｃの動作について、外部端子Ｔ２に印加される電圧レベルに応じて、説明する。
【００５８】
まず、電源線ＶＤＤ２（外部端子Ｔ２）における電圧（Ｖvdd2）が、電源線ＶＤＤ１（外部端子Ｔ１）における電圧（Ｖvdd1）より高い場合(Ｖvdd2  >  Ｖvdd1)について説明する。この場合、ドライバトランジスタ１０４のソース・ゲート間の電圧（Ｖgs）は、０（Ｖ）以上にならないため、ドライバトランジスタ１０４はオフ状態となる。
【００５９】
ここで、ドライバトランジスタ１０４のソース・ゲート間の電圧（Ｖgs）は、０以上にならないのは、差動アンプ１０３が、電源線ＶＤＤ１を電源としており、ソース・ゲート間の電圧（Ｖgs）がＶvdd1を超えないためである。
【００６０】
外部端子Ｔ２に電源を接続した状態では、電源線ＶＤＤ1が浮遊ノードとなるので、dd1電源線ＶＤＤ２（外部端子Ｔ２）における電圧（Ｖvdd2）が、電源線ＶＤＤ１（外部端子Ｔ１）における電圧（Ｖvdd1）より低くなる場合(Ｖvdd2  <  Ｖvdd1)がある。この場合であっても、下記（１）式を満たすのであれば、ドライバトランジスタ１０４がオフとなるので、主回路２０が制御回路１０から遮断された遮断状態となる。
【００６１】
Ｖgs  <  Ｖvdd2＋Ｖth・・・（１）
上記（１）式において、Ｖthは、ドライバトランジスタ１０４を駆動させる電圧の閾値である。
【００６２】
また、下記（２）式を満たす場合、ドライバトランジスタ１０４がオン状態となり、電源線ＶＤＤ２から電源線ＶＤＤ１へ電流が流れてしまう。しかし、電源線ＶＤＤ１は、浮遊ノードであるから、寄生容量に蓄積された電荷の分しか、電流は流れない。この結果、上記（２）式を満たす場合であっても、その電荷の分電流が流れた後は、主回路２０は、遮断状態となる。
Ｖgs  >  Ｖvdd2＋Ｖth・・・（２）
【００６３】
このように、外部端子Ｔ１に電源が接続されない限り、ドライバトランジスタ１０４はオフとなり、電源線ＶＤＤ２から電源線ＶＤＤ１へ電流が流れなくなる。このため、制御回路１０は、主回路２０を遮断できる。
【００６４】
なお、本実施形態では、制御回路１０に差動アンプ１０３およびドライバトランジスタ１０４のみを設ける構成としたが、他のデバイスを制御回路に設けることもできるのは勿論である。例えば、図１０に示すように、ドライバトランジスタ１０４の両端に、Ｐ型の電界効果トランジスタ１０５、１０６を挿入することができる。この構成により、ドライバトランジスタ１０４のソース端子・ドレイン端子を直接電源に接続していた場合と比較して、ドライバトランジスタ１０４の静電破壊を防ぐことができる。
【００６５】
また、本実施形態では、ドライバトランジスタ１０４としてＮ型の電界効果トランジスタを使用したが、Ｐ型の電界効果トランジスタや、バイポーラトランジスタなどを使用してもよいのは、勿論である。
【００６６】
以上説明したように、本実施形態によれば、チップ１ｃ（電子回路）において、差動アンプ１０３（検知部）は、電源線ＶＤＤ1（第１の電源線）に所定値以上の電圧が印加されたならば、電源線ＶＤＤ２（第２の電源線）における電圧と、所定の参照電圧との間の電圧差を増幅する。
【００６７】
そして、差動アンプ１０３により増幅された前記電圧差が所定値以上であれば、ドライバトランジスタ１０４（制御部）は、増幅された該電圧差に応じて前記主回路へ供給する電圧・電流を制御するので、試験時には第１の電源線に電力を供給し、実動作時には、第２の電源線に電力を供給すれば、実動作時に制御回路で電力が消費されることがなくなり、電子回路の電力消費量が低減する。
【００６８】
また、ドライバトランジスタ１０４は、外部端子Ｔ１から外部端子Ｔ２の方向について、逆バイアスを生じるので、外部端子Ｔ２に電源が接続された場合であっても、制御回路１０に電流が流れず、消費電力が低減される。
【００６９】
この出願は、２００９年２月９日に出願された日本出願特願２００９−０２７２０５を基礎として優先権の利益を主張するものであり、その開示の全てを引用によってここに取り込む。
【符号の説明】
【００７０】
１、２    チップ  
１０    制御回路  
２０    主回路  
３０    補助回路  
１０１    検知素子  
１０２    制御素子  
１０３    差動アンプ  
１０４    ドライバトランジスタ  
１０５、１０６    電界効果トランジスタ  
Ｇ    ゲート端子  
Ｓ    ソース端子  
Ｄ    ドレイン端子  
ＧＮＤ    接地端子  
ＰＳ    電源装置  
Ｔ１、Ｔ２、Ｔ３    外部端子  
ＴＳ１〜ＴＳ３    試験システム  
ＶＤＤ    電源端子  
ＶＤＤ１、ＶＤＤ２    電源線  
Ｖgs    ゲート・ソース間電圧  
Ｖref    参照電圧  
Ｗ    ウェハ  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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