(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に配置された第１のラインと、
前記第１のラインの前記半導体基板と反対側に配された第１のメモリセルと、
前記第１のメモリセルを介して前記第１のラインに交差する第２のラインと、
前記第２のラインの前記半導体基板と反対側に配された第２のメモリセルと、
前記第２のメモリセルを介して前記第２のラインに交差する第３のラインと、
を備え、
前記第１のメモリセルは、カーボン系の材料で形成された第１の抵抗変化層と、第１の整流層とを有し、
前記第２のメモリセルは、金属酸化物で形成された第２の抵抗変化層と、第２の整流層とを有し、
前記カーボン系の材料は、ＳｉＣを主成分とする第１のカーボン系材料を含む
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の抵抗変化層の膜厚は、前記第２の抵抗変化層の膜厚より厚い
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の抵抗変化層の前記半導体基板に平行な平面方向の幅は、前記第２の抵抗変化層の前記半導体基板に平行な平面方向の幅より大きい
ことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、トランジスタ動作に頼らない不揮発性メモリが求められている。そのような不揮発性メモリとして、相変化メモリ（ＰＣＭ）素子や抵抗変化メモリ（ＲｅＲＡＭ）素子などの抵抗変化型のメモリは、抵抗材料の抵抗変化状態を利用して動作するために、書き込み／消去にトランジスタ動作が不要である。また、抵抗材料のサイズが大きい（１００ｎｍ〜１μｍ）場合には、抵抗変化材料の抵抗を完全に変化させることが難しいために書き込み／消去速度が低下したり、書き込み消去電流が大きくなってしまうのに対して、抵抗材料のサイズを微細化することにより、抵抗変化材料の抵抗を完全に変化させやすくなる。このため、微細化する程、素子特性が改善し、書き込み／消去速度向上、消費電力低減が実現できるという性質を有する。また、抵抗変化型のメモリは、積層することでビット密度を比較的容易に増大させることが可能であるという利点も有する。そのため、最近、高容量のデータ処理を要する半導体製品の増加に伴い、このような抵抗変化型のメモリに対する必要性が増大している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２３９１４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、例えば、上側のメモリセルと下側のメモリセルとの間におけるデータリテンションのばらつきを低減できる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
１つの実施形態によれば、半導体基板と第１のラインと第１のメモリセルと第２のラインと第２のメモリセルと第３のラインとを有する不揮発性半導体記憶装置が提供される。第１のラインは、半導体基板上に配置されている。第１のメモリセルは、第１のラインの半導体基板と反対側に配されている。第２のラインは、第１のメモリセルを介して第１のラインに交差する。第２のメモリセルは、第２のラインの半導体基板と反対側に配されている。第３のラインは、第２のメモリセルを介して第２のラインに交差する。第１のメモリセルは、第１の抵抗変化層と第１の整流層とを有する。第１の抵抗変化層は、カーボン系の材料で形成されている。第２のメモリセルは、第２の抵抗変化層と第２の整流層とを有する。第２の抵抗変化層は、金属酸化物で形成されている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態にかかる不揮発性半導体記憶装置の構成を示す図。
【図２】第１の実施形態にかかる不揮発性半導体記憶装置の構成を示す図。
【図３】第１の実施形態にかかる不揮発性半導体記憶装置の製造方法を示す図。
【図４】第１の実施形態にかかる不揮発性半導体記憶装置の製造方法を示す図。
【図５】第１の実施形態にかかる不揮発性半導体記憶装置の製造方法を示す図。
【図６】第１の実施形態における抵抗変化層の膜厚とデータリテンションとの関係を示す図。
【図７】第２の実施形態にかかる不揮発性半導体記憶装置の構成を示す図。
【図８】第２の実施形態における抵抗変化層の組成とデータリテンションとの関係を示す図。
【図９】第３の実施形態にかかる不揮発性半導体記憶装置の構成を示す図。
【図１０】第３の実施形態にかかる不揮発性半導体記憶装置の構成を示す図。
【図１１】第３の実施形態にかかる不揮発性半導体記憶装置の製造方法を示す図。
【図１２】第３の実施形態にかかる不揮発性半導体記憶装置の製造方法を示す図。
【図１３】第３の実施形態におけるセルサイズ（抵抗変化層の幅）とデータリテンションとの関係を示す図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
第１の実施形態にかかる不揮発性半導体記憶装置１００について図１を用いて説明する。図１（ａ）は、不揮発性半導体記憶装置１００の概略構成を示す斜視図であり、図１（ｂ）は、不揮発性半導体記憶装置１００における上側のメモリセルと下側のメモリセルとを含む部分の等価回路図である。
【０００９】
不揮発性半導体記憶装置１００では、半導体基板ＳＢの上に、配線層とメモリ層とが交互に複数回積層されている。例えば、半導体基板ＳＢの上には、図１（ａ）に示すように、配線層ＷＬ１、メモリ層ＭＣ１、配線層ＢＬ１、メモリ層ＭＣ２、配線層ＷＬ２、メモリ層ＭＣ３、配線層ＢＬ２、メモリ層ＭＣ４、及び配線層ＷＬ３が順にＺ方向に積層されている。なお、「半導体基板ＳＢの上に」とは、半導体基板ＳＢの直接上に配置される場合だけでなく、所定の層（例えば、層間絶縁膜など）を介して半導体基板ＳＢの上に配置される場合も含む表現である。
【００１０】
配線層ＷＬ１、ＷＬ２、ＷＬ３のそれぞれは、Ｘ方向にそれぞれ延びるとともにＹ方向に配列された複数のワードラインを有している。例えば、配線層ＷＬ１では、複数のワードラインＷＬ１１〜ＷＬ１３がＸ方向にそれぞれ延びているとともにＹ方向に配列されている。例えば、配線層ＷＬ２では、複数のワードラインＷＬ２１〜ＷＬ２３がＸ方向にそれぞれ延びているとともにＹ方向に配列されている。例えば、配線層ＷＬ３では、複数のワードラインＷＬ３１〜ＷＬ３３がＸ方向にそれぞれ延びているとともにＹ方向に配列されている。
【００１１】
配線層ＢＬ１、ＢＬ２のそれぞれは、Ｙ方向にそれぞれ延びるとともにＸ方向に配列された複数のビットラインを有している。例えば、配線層ＢＬ１では、複数のビットラインＢＬ１１〜ＢＬ１３がＹ方向にそれぞれ延びているとともにＸ方向に配列されている。例えば、配線層ＢＬ２では、複数のビットラインＢＬ２１〜ＢＬ２３がＹ方向にそれぞれ延びているとともにＸ方向に配列されている。
【００１２】
メモリ層ＭＣ１、メモリ層ＭＣ２、メモリ層ＭＣ３、メモリ層ＭＣ４のそれぞれは、ワードラインを含む配線層とビットラインを含む配線層との間に配されている。例えば、メモリ層ＭＣ１は、配線層ＷＬ１と配線層ＢＬ１との間に配されている。例えば、メモリ層ＭＣ２は、配線層ＢＬ１と配線層ＷＬ２との間に配されている。例えば、メモリ層ＭＣ３は、配線層ＷＬ２と配線層ＢＬ２との間に配されている。例えば、メモリ層ＭＣ４は、配線層ＢＬ２と配線層ＷＬ３との間に配されている。
【００１３】
また、メモリ層ＭＣ１、メモリ層ＭＣ２、メモリ層ＭＣ３、メモリ層ＭＣ４のそれぞれでは、複数のワードラインと複数のビットラインとの複数の交差位置に配された（すなわち、マトリックス状に配された）複数のメモリセルを有している。例えば、メモリ層ＭＣ１では、複数のメモリセルＭＣ１１１〜ＭＣ１３３が、複数のワードラインＷＬ１１〜ＷＬ１３と複数のビットラインＢＬ１１〜ＢＬ１３との複数の交差位置に、すなわち、マトリックス状に配列されている。例えば、メモリ層ＭＣ２では、複数のメモリセルＭＣ２１１〜ＭＣ２３３が、複数のビットラインＢＬ１１〜ＢＬ１３と複数のワードラインＷＬ２１〜ＷＬ２３との複数の交差位置に、すなわち、マトリックス状に配列されている。例えば、メモリ層ＭＣ３では、複数のメモリセルＭＣ３１１〜ＭＣ３３３が、複数のワードラインＷＬ２１〜ＷＬ２３と複数のビットラインＢＬ２１〜ＢＬ２３との複数の交差位置に、すなわち、マトリックス状に配列されている。例えば、メモリ層ＭＣ４では、複数のメモリセルＭＣ４１１〜ＭＣ４３３が、複数のビットラインＢＬ２１〜ＢＬ２３と複数のワードラインＷＬ３１〜ＷＬ３３との複数の交差位置に、すなわち、マトリックス状に配列されている。
【００１４】
Ｚ方向に見てみると、例えば、ワードラインＷＬ１１の上には、メモリセルＭＣ１１１が配されている。ビットラインＢＬ１１は、メモリセルＭＣ１１１を介してワードラインＷＬ１１に交差している。ビットラインＢＬ１１の上には、メモリセルＭＣ２１１が配されている。ワードラインＷＬ２１は、メモリセルＭＣ２１１を介してワードラインＷＬ２１に交差している。この部分の等価回路を示すと図１（ｂ）のようになる。
【００１５】
図１（ｂ）に示すように、ワードラインＷＬ１１及びビットラインＢＬ１１の交差位置に配されたメモリセル（下側のメモリセル）ＭＣ１１１では、整流素子Ｄ１１１及び抵抗変化素子Ｒ１１１が直列に接続されている。整流素子Ｄ１１１は、例えば、ダイオードであり、カソードが抵抗変化素子Ｒ１１１に接続され、アノードがワードラインＷＬ１１に接続されている。抵抗変化素子Ｒ１１１は、一端がビットラインＢＬ１１に接続され、他端が整流素子Ｄ１１１に接続されている。
【００１６】
また、ビットラインＢＬ１１及びワードラインＷＬ２１の交差位置に配されたメモリセル（上側のメモリセル）ＭＣ２１１では、整流素子Ｄ２１１及び抵抗変化素子Ｒ２１１が直列に接続されている。整流素子Ｄ２１１は、例えば、ダイオードであり、カソードがビットラインＢＬ１１に接続され、アノードが抵抗変化素子Ｒ２１１に接続されている。抵抗変化素子Ｒ２１１は、一端がワードラインＷＬ２１に接続され、他端が整流素子Ｄ２１１に接続されている。
【００１７】
このように、不揮発性半導体記憶装置１００は、例えば、クロスポイント型の抵抗変化メモリであってもよい。
【００１８】
なお、図１（ｂ）では、各メモリセルＭＣ１１１、ＭＣ２１１の構成として、ワードラインからビットラインへ向かう方向が整流素子Ｄ１１１、Ｄ２１１の順方向となる構成が例示されているが、ワードラインからビットラインへ向かう方向が整流素子Ｄ１１１、Ｄ２１１の逆方向となる構成であってもよい。また、各メモリセルＭＣ１１１、ＭＣ２１１内では、整流素子及び抵抗変化素子の配置が入れ替えられたものであっても良い。
【００１９】
次に、図１（ｂ）で例示した下側のメモリセルＭＣ１１１と上側のメモリセルＭＣ２１１とのそれぞれの層構成について図２（ａ）、（ｂ）を用いて説明する。図２（ａ）は、不揮発性半導体記憶装置１００をＸ方向に垂直にきった場合の断面構成を示し、図２（ｂ）は、不揮発性半導体記憶装置１００をＹ方向に垂直にきった場合の断面構成を示す。
【００２０】
図１（ｂ）に示す下側のメモリセルＭＣ１１１は、図２（ａ）、（ｂ）に示すように、ワードラインＷＬ１１に相当するラインパターン１０２と、ビットラインＢＬ１１に相当するラインパターン１１０との交差する位置に配されている。また、メモリセルＭＣ１１１は、層間絶縁膜１０９を介して、同じメモリ層ＭＣ１内の隣接するメモリセルと絶縁されている。
【００２１】
下側のメモリセルＭＣ１１１では、バリアメタル層１０３、ダイオード層（整流層）１０４、下部電極層１０５、抵抗変化層１０６、上部電極層１０７、及びＣＭＰストッパー層１０８が順に積層されている。
【００２２】
バリアメタル層１０３は、ラインパターン１０２の上に配されている。バリアメタル層１０３は、例えば、金属（例えば、窒化チタン）などの導電体で形成されている。
【００２３】
ダイオード層１０４は、バリアメタル層１０３の上に配されている。ダイオード層１０４は、例えば、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造、ＰＩＮ構造（Ｐ＋ｐｏｌｙ  Ｓｉｌｉｃｏｎ−Ｉｎｔｒｉｎｓｉｃ−Ｎ＋ｐｏｌｙ  Ｓｉｌｉｃｏｎ）等にて構成されている。ダイオード層１０４は、ＰＩＮ構造である場合、例えば、Ｎ型層、Ｉ型層、及びＰ型層が積層された構成を有している。Ｎ型層は、砒素やリンなどのＮ型の不純物を含む半導体（例えば、シリコン）で形成されている。Ｉ型層は、不純物を含まない、いわゆる真性(イントリンシック)半導体（例えば、シリコン）で形成されている。Ｐ型層は、ボロンなどのＰ型の不純物を含む半導体（例えば、シリコン）で形成されている。ダイオード層１０４は、メモリセルＭＣ１１１における整流素子Ｄ１１１として機能する（図１（ｂ）参照）。
【００２４】
下部電極層１０５は、ダイオード層１０４の上に配されている。下部電極層１０５は、例えば、金属（例えば、窒化チタン）などの導電体で形成されている。下部電極層１０５は、抵抗変化層１０６に対する下部電極として機能する。
【００２５】
抵抗変化層１０６は、下部電極層１０５の上に配されている。抵抗変化層１０６は、例えば、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＨｆＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３のグループから選択される１つの材料で形成されている。抵抗変化層１０６は、メモリセルＭＣ１１１における抵抗変化素子Ｒ１１１として機能する（図１（ｂ）参照）。
【００２６】
上部電極層１０７は、抵抗変化層１０６の上に配されている。上部電極層１０７は、例えば、金属（例えば、窒化チタン）などの導電体で形成されている。上部電極層１０７は、抵抗変化層１０６に対する上部電極として機能する。
【００２７】
ＣＭＰストッパー層１０８は、上部電極層１０７の上に配されている。ＣＭＰストッパー層１０８は、例えば、金属（例えば、タングステン）などの導電体で形成されている。ＣＭＰストッパー層１０８は、後述のように製造工程において上面が平坦化される際のストッパー膜として機能する。
【００２８】
また、図１（ｂ）に示す上側のメモリセルＭＣ２１１は、図２（ａ）、（ｂ）に示すように、ビットラインＢＬ１１に相当するラインパターン１１０と、ワードラインＷＬ２１に相当するラインパターン１３３との交差する位置に配されている。また、メモリセルＭＣ２１１は、層間絶縁膜１３４を介して、同じメモリ層ＭＣ２内の隣接するメモリセルと絶縁されている。
【００２９】
上側のメモリセルＭＣ２１１では、バリアメタル層１１１、ダイオード層（整流層）１１２、下部電極層１１３、抵抗変化層１１４、上部電極層１１５、及びＣＭＰストッパー層１１６が順に積層されている。
【００３０】
上側のメモリセルＭＣ２１１における各層の構成は、基本的に下側のメモリセルＭＣ１１１と同様であるが、次の点で異なる。下側のメモリセルＭＣ１１１における抵抗変化層１０６の膜厚Ｄ１０６は、上側のメモリセルＭＣ２１１における抵抗変化層１１４の膜厚Ｄ１１４より厚い。すなわち、膜厚Ｄ１０６は、ダイオード層を形成するための熱工程の回数に関して下側のメモリセルＭＣ１１１が上側のメモリセルＭＣ２１１より多いことを考慮して決定された分、膜厚Ｄ１１４より厚い。例えば、膜厚Ｄ１１４は、約１０ｎｍであり、膜厚Ｄ１０６は、約５ｎｍであってもよい。
なお、上側のメモリセルＭＣ２１１及び下側のメモリセルＭＣ１１１は、下地膜１０１上に配されている。
【００３１】
次に、不揮発性半導体記憶装置１００の製造方法について図３〜図５及び図２を用いて説明する。図３（ａ）〜図５（ｂ）は、不揮発性半導体記憶装置１００の製造方法を示す工程断面図である。図２は、不揮発性半導体記憶装置１００の断面構成を示す図であるが、製造方法を示す工程断面図として流用することにする。
【００３２】
図３（ａ）に示す工程では、半導体基板ＳＢ（又は半導体基板ＳＢ及びその上の層間絶縁膜等）を含む下地膜１０１上に、導電層１０２ａ、導電層１０３ａ、ダイオード層１０４ａ、導電層１０５ａ、抵抗変化層１０６ａ、導電層１０７ａ、ＣＭＰストッパー層１０８ａが順に積層された積層膜ＳＦ１を形成する。
【００３３】
ここで、例えば、ダイオード層１０４ａがＰＩＮ構造である場合、ダイオード層１０４ａにおけるＰ型層となるべき半導体層にｉｎ−ｓｉｔｕで又は形成後にＰ型の不純物を導入した後に、Ｐ型の不純物を活性化するための熱処理を行う。また、ダイオード層１０４ａにおけるＮ型層となるべき半導体層にｉｎ−ｓｉｔｕで又は形成後にＮ型の不純物を導入した後に、Ｎ型の不純物を活性化するための熱処理を行う。
【００３４】
図３（ｂ）に示す工程では、積層膜ＳＦ１を、Ｘ方向にそれぞれ延びるとともにＹ方向に配列された複数のフィン状体ＦＩＮ１へエッチング加工する。これにより、導電層１０２ａがワードラインＷＬ１１等に相当する複数のラインパターン１０２に分割される。各フィン状体ＦＩＮ１では、ラインパターン１０２、導電層１０３ｂ、ダイオード層１０４ｂ、導電層１０５ｂ、抵抗変化層１０６ｂ、導電層１０７ｂ、ＣＭＰストッパー層１０８ｂが順に積層されている（図４（ｂ）参照）。そして、複数のフィン状体ＦＩＮ１の間に層間絶縁膜１０９を埋め込み、ＣＭＰで平坦化する。このとき、ＣＭＰストッパー層１０８ｂがストッパーとなるので、上面が容易に平坦化される。
【００３５】
図４（ａ）、（ｂ）に示す工程では、平坦化された上面の上に、導電層１１０ａ、導電層１１１ａ、ダイオード層１１２ａ、導電層１１３ａ、抵抗変化層１１４ａ、導電層１１５ａ、ＣＭＰストッパー層１１６ａが順に積層された積層膜ＳＦ２を形成する。
【００３６】
ここで、例えば、ダイオード層１１２ａがＰＩＮ構造である場合、ダイオード層１１２ａにおけるＰ型層となるべき半導体層にｉｎ−ｓｉｔｕで又は形成後にＰ型の不純物を導入した後に、Ｐ型の不純物を活性化するための熱処理を行う。また、ダイオード層１１２ａにおけるＮ型層となるべき半導体層にｉｎ−ｓｉｔｕで又は形成後にＮ型の不純物を導入した後に、Ｎ型の不純物を活性化するための熱処理を行う。
【００３７】
図５（ａ）、（ｂ）に示す工程では、積層膜ＳＦ２を、Ｙ方向にそれぞれ延びるとともにＸ方向に配列された複数のフィン状体ＦＩＮ２へエッチング加工する。これにより、導電層１１０ａがビットラインＢＬ１１等に相当する複数のラインパターン１１０に分割される。各フィン状体ＦＩＮ２では、ラインパターン１１０、導電層１１１ｂ、ダイオード層１１２ｂ、導電層１１３ｂ、抵抗変化層１１４ｂ、導電層１１５ｂ、ＣＭＰストッパー層１１６ｂが順に積層されている。
【００３８】
それとともに、下側の複数のフィン状体ＦＩＮ１を、Ｘ方向及びＹ方向に２次元的に配列された複数のメモリセルへエッチング加工する。すなわち、下側のメモリ層ＭＣ１における複数のメモリセルＭＣ１１１〜ＭＣ１３３がマトリックス状に配列されたメモリセルアレイを形成する（図１（ａ）参照）。
【００３９】
そして、複数のフィン状体ＦＩＮ２の間に層間絶縁膜１３４を埋め込み、ＣＭＰで平坦化する。このとき、ＣＭＰストッパー層１１６ｂがストッパーとなるので、上面が容易に平坦化される。
【００４０】
図２（ａ）、（ｂ）に示す工程では、上側の複数のフィン状体ＦＩＮ２を、Ｘ方向及びＹ方向に２次元的に配列された複数のメモリセルへエッチング加工する。すなわち、上側のメモリ層ＭＣ２における複数のメモリセルＭＣ２１１〜ＭＣ２３３がマトリックス状に配列されたメモリセルアレイを形成する（図１（ａ）参照）。なお、以上の工程を繰り返すことで、３層以上のメモリセルアレイを形成することができる。
【００４１】
また、第１の実施形態による効果を明確化するために、抵抗変化層の膜厚とデータリテンションとの関係について行った評価結果について、図６を用いて説明する。
【００４２】
図６に示すように、３種類の異なるメモリセルアレイを用意した。すなわち、３種類のメモリセルアレイは、それぞれ、膜厚Ｄ１、Ｄ２、Ｄ３を有する抵抗変化層を含むメモリセルが複数配列されたものを用意し、それぞれセット（低抵抗化）させた後のデータリテンションを評価した。
【００４３】
具体的には、膜厚Ｄ１、Ｄ２、Ｄ３は、５ｎｍ〜１５ｎｍの範囲内で、
Ｄ１＜Ｄ２＜Ｄ３
となるように決定した。そして、所定の放置時間を経た後に、各メモリセルアレイについてデータリテンションが良好となるビット（メモリセル）の割合について評価を行った。その結果、抵抗変化層の膜厚がＤ１→Ｄ２→Ｄ３と厚くなるに従って、データリテンションが良好となるビットの割合が増加する傾向にあることが確認された。このことから、熱工程の回数の多い下側のメモリセルＭＣ１１１における抵抗変化層１０６の膜厚Ｄ１０６を、熱工程の回数の少ない上側のメモリセルＭＣ２１１における抵抗変化層１１４の膜厚Ｄ１１４より厚くすることで、上側のメモリセルと下側のメモリセルとの間におけるデータリテンションのばらつきを低減できることが確認できた。
【００４４】
ここで、仮に、上側のメモリセルの抵抗変化層の膜厚と下側のメモリセルの抵抗変化層の膜厚とが略同じである場合について考える。この場合、例えば、上記で例示した製造方法において、ダイオード層を形成するための熱工程の回数に関して、上側のメモリセルＭＣ２１１を含むメモリ層ＭＣ２が２回であるのに対して、下側のメモリセルＭＣ１１１を含むメモリ層ＭＣ１が４回である。これにより、上側のメモリセルＭＣ２１１の抵抗変化層に比べて、下側のメモリセルＭＣ１１１の抵抗変化層は、多数回の熱工程に晒されるので、データリテンションが劣化する傾向にある。このため、上側のメモリセルと下側のメモリセルとでデータリテンションにばらつきが生じる傾向にある。
【００４５】
それに対して、第１の実施形態では、下側のメモリセルにおける抵抗変化層の膜厚を、上側のメモリセルにおける抵抗変化層の膜厚より厚くする。これにより、熱工程の回数の違いによるデータリテンションのばらつきを低減できるので、上側のメモリセルと下側のメモリセルとの間におけるデータリテンションのばらつきを低減できる。
【００４６】
なお、不揮発性半導体記憶装置１００において、メモリ層ＭＣ１におけるメモリセルの抵抗変化層の膜厚が、メモリ層ＭＣ２、ＭＣ３、ＭＣ４におけるメモリセルの抵抗変化層の膜厚より厚くなっていても良い。あるいは、メモリ層ＭＣ１、ＭＣ２におけるメモリセルの抵抗変化層の膜厚が、互いに略等しく、かつ、メモリ層ＭＣ３、ＭＣ４におけるメモリセルの抵抗変化層の膜厚より厚くなっていても良い。あるいは、メモリ層ＭＣ１、ＭＣ２、ＭＣ３におけるメモリセルの抵抗変化層の膜厚が、互いに略等しく、かつ、メモリ層ＭＣ４におけるメモリセルの抵抗変化層の膜厚より厚くなっていても良い。
【００４７】
あるいは、不揮発性半導体記憶装置１００において、抵抗変化層の膜厚は、上層のメモリ層から下層のメモリ層に渡って多段階的に厚くなっていても良い。例えば、図１（ａ）に示す構成において、
メモリ層ＭＣ４におけるメモリセルの抵抗変化層の膜厚＜メモリ層ＭＣ３におけるメモリセルの抵抗変化層の膜厚＜メモリ層ＭＣ２におけるメモリセルの抵抗変化層の膜厚＜メモリ層ＭＣ１におけるメモリセルの抵抗変化層の膜厚
となっていてもよい。
【００４８】
これにより、階層毎でのダイオード形成時の熱履歴差によるデータリテンションのばらつきを多段階的に低減することができる。
【００４９】
（第２の実施形態）
次に、第２の実施形態にかかる不揮発性半導体記憶装置１００ｉについて説明する。以下では、第１の実施形態と異なる点を中心に説明する。
【００５０】
第２の実施形態では、下側のメモリ層におけるメモリセルの抵抗変化層の組成が、上側のメモリ層におけるメモリセルの抵抗変化層の組成が異なっている点で、第１の実施形態と異なる。
【００５１】
具体的には、不揮発性半導体記憶装置１００ｉにおいて、図７（ａ）、（ｂ）に示すように、下側のメモリセルＭＣ１１１ｉにおける抵抗変化素子Ｒ１１１ｉとして機能する抵抗変化層１０６ｉの組成は、上側のメモリセルＭＣ２１１ｉにおける抵抗変化素子Ｒ２１１ｉとして機能する抵抗変化層１１４ｉの組成よりも熱に強い。例えば、下側のメモリセルＭＣ１１１ｉの抵抗変化層１０６ｉは、カーボン系の材料で形成され、上側のメモリセルＭＣ２１１ｉにおける抵抗変化層１１４ｉは、金属酸化物で形成されている。
【００５２】
また、第２の実施形態による効果を明確化するために、抵抗変化層の組成とデータリテンションとの関係について行った評価結果について、図８を用いて説明する。
【００５３】
図８に示すように、３種類の異なるメモリセルアレイを用意した。すなわち、３種類のメモリセルアレイは、それぞれ、金属酸化物、第１のカーボン系材料、第２のカーボン系材料で抵抗変化層を含むメモリセルが複数配列されたものを用意し、それぞれセット（低抵抗化）させた後のデータリテンションを評価した。
【００５４】
具体的には、所定の放置時間を経た後に、セット（低抵抗化）後の電流Ｉｓｅｔ及びリセット（高抵抗化）後の電流Ｉｒｅｓｅｔの確率分布を取り、ＩｓｅｔとＩｒｅｓｅｔとが交わる値を求めた。その結果を図８に示している。図８に示された値が大きいほどデータリテンションが良いという結果を示す。すなわち、抵抗変化層の組成が金属酸化物→第１のカーボン系材料→第２のカーボン系材料となるに従って、データリテンションが良好となるビットの割合が増加する傾向にあることが確認された。このことから、熱工程の回数の多い下側のメモリセルＭＣ１１１ｉにおける抵抗変化層１０６ｉをカーボン系の材料で形成し、熱工程の回数の少ない上側のメモリセルＭＣ２１１ｉにおける抵抗変化層１１４ｉを金属酸化物で形成することで、上側のメモリセルと下側のメモリセルとの間におけるデータリテンションのばらつきを低減できることが確認できた。
【００５５】
なお、金属酸化物は、例えば、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＨｆＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３のグループから選択される１つの材料である。第１のカーボン系材料は、例えば、ＳｉＣを主成分とする材料である。第２のカーボン系材料は、例えば、Ｃナノチューブを主成分とする材料である。
【００５６】
以上のように、第２の実施形態では、下側のメモリセルにおける抵抗変化層の組成を、上側のメモリセルにおける抵抗変化層の組成より熱に強いものにする。これにより、熱工程の回数の違いによるデータリテンションのばらつきを低減できるので、上側のメモリセルと下側のメモリセルとの間におけるデータリテンションのばらつきを低減できる。
【００５７】
例えば、下側のメモリセルにおける抵抗変化層をカーボン系の材料で形成し、上側のメモリセルにおける抵抗変化層を金属酸化物で形成する。これにより、下側のメモリセルにおける抵抗変化層の組成を、上側のメモリセルにおける抵抗変化層の組成より熱に強いものにすることができる。
【００５８】
なお、不揮発性半導体記憶装置１００ｉにおいて、抵抗変化層の組成は、上層のメモリ層から下層のメモリ層に渡って多段階的に異なっていても良い。例えば、図１（ａ）に示す構成において、メモリ層ＭＣ３、ＭＣ４におけるメモリセルの抵抗変化層を金属酸化物で形成し、メモリ層ＭＣ２におけるメモリセルの抵抗変化層を第１のカーボン系材料で形成し、メモリ層ＭＣ１におけるメモリセルの抵抗変化層を第２のカーボン系材料で形成しても良い。
【００５９】
これにより、階層毎でのダイオード形成時の熱履歴差によるデータリテンションのばらつきを多段階的に低減することができる。
【００６０】
あるいは、第１の実施形態と第２の実施形態とを組み合わせても良い。すなわち、下側のメモリセルにおける抵抗変化層の膜厚を上側のメモリセルにおける抵抗変化層の膜厚より厚くすることに加えて、下側のメモリセルにおける抵抗変化層の組成を上側のメモリセルにおける抵抗変化層の組成より熱に強いものにすることを行ってもよい。
【００６１】
（第３の実施形態）
次に、第３の実施形態にかかる不揮発性半導体記憶装置１００ｊについて説明する。以下では、第１の実施形態と異なる点を中心に説明する。
【００６２】
第３の実施形態では、下側のメモリ層におけるメモリセルの抵抗変化層の平面方向の幅が、上側のメモリ層におけるメモリセルの抵抗変化層の平面方向の幅より広い点で、第１の実施形態と異なる。
【００６３】
具体的には、不揮発性半導体記憶装置１００ｊは、図１（ａ）に示す構成において、メモリ層ＭＣ２を除去して配線層ＢＬ１と配線層ＷＬ２との間に絶縁膜１９２を追加し（図１０（ａ）、（ｂ）参照）、配線層ＷＬ１における各ワードラインと配線層ＢＬ１における各ビットラインとの線幅を広くする変更を行って得られる。
【００６４】
例えば、図９（ａ）、（ｂ）に示すように、配線層ＷＬ１ｊにおける各ワードラインＷＬ１１ｊ、ＷＬ１２ｊの線幅Ｗ１は、配線層ＷＬ２ｊにおける各ワードラインＷＬ２１ｊ〜ＷＬ２４ｊの線幅Ｗ３より広い。線幅Ｗ１は、例えば、線幅Ｗ３の２倍とワードラインＷＬ２１ｊ、ＷＬ２２ｊ間のスペースとを合わせたものであってもよい。また、配線層ＢＬ１ｊにおける各ビットラインＢＬ１１ｊ、ＢＬ１２ｊの線幅Ｗ２は、配線層ＢＬ２ｊにおける各ビットラインＢＬ２１ｊ〜ＢＬ２４ｊの線幅Ｗ４より広い。線幅Ｗ２は、例えば、線幅Ｗ４の２倍とビットラインＢＬ２１ｊ、ＢＬ２２ｊ間のスペースとを合わせたものであってもよい。
【００６５】
これに応じて、例えば、ワードラインＷＬ１１ｊ及びビットラインＢＬ１１ｊの交差する位置にある下側のメモリセルＭＣ１１１ｊ（図９（ｂ）参照）の平面方向の幅は、ワードラインＷＬ２１ｊ及びビットラインＢＬ２１ｊの交差する位置にある上側のメモリセルＭＣ３１１ｊ（図９（ａ）参照）の平面方向の幅より広い。
【００６６】
具体的には、図１０（ａ）、（ｂ）に示すように、下側のメモリセルＭＣ１１１ｊでは、バリアメタル層１７４、ダイオード層（整流層）１７５、下部電極層１７６、抵抗変化層１７７、上部電極層１７８、及びＣＭＰストッパー層１７９が、それぞれ、図１（ｂ）に示す下側のメモリセルＭＣ１１１は、図２（ａ）、（ｂ）に示すように、ワードラインＷＬ１１ｊに相当するラインパターン１７３の線幅Ｗ１に対応した幅と、ビットラインＢＬ１１ｊに相当するラインパターン１８１の線幅Ｗ２に対応した幅とを有する。例えば、抵抗変化層１７７は、線幅Ｗ１に対応したＹ方向の幅Ｗ１７７と、線幅Ｗ２に対応したＸ方向の幅Ｗ２０６とを有する。なお、ダイオード層１７５は、整流素子Ｄ１１１ｊとして機能し、抵抗変化層１７７は、抵抗変化素子Ｒ１１１ｊとして機能する。
【００６７】
一方、上側のメモリセルＭＣ３１１ｊでは、バリアメタル層１９４、ダイオード層（整流層）１９５、下部電極層１９６、抵抗変化層１９７、上部電極層１９８、及びＣＭＰストッパー層１９９が、それぞれ、ワードラインＷＬ２１ｊに相当するラインパターン１９３の線幅Ｗ１に対応した幅と、ビットラインＢＬ２１ｊに相当するラインパターン２２０の線幅Ｗ２に対応した幅とを有する。例えば、抵抗変化層１９７は、線幅Ｗ３に対応したＹ方向の幅Ｗ１９７と、線幅Ｗ４に対応したＸ方向の幅Ｗ２１５とを有する。なお、ダイオード層１９５は、整流素子Ｄ３１１ｊとして機能し、抵抗変化層１９７は、抵抗変化素子Ｒ３１１ｊとして機能する。
【００６８】
ここで、下側のメモリセルＭＣ１１１ｊにおける抵抗変化層１７７のＹ方向の幅Ｗ１７７は、上側のメモリセルＭＣ３１１ｊにおける抵抗変化層１９７のＹ方向の幅Ｗ１９７より広い。また、下側のメモリセルＭＣ１１１ｊにおける抵抗変化層１７７のＸ方向の幅Ｗ２０６は、上側のメモリセルＭＣ３１１ｊにおける抵抗変化層１９７のＸ方向の幅Ｗ２１５より広い。
なお、上側のメモリセルＭＣ３１１ｊ及び下側のメモリセルＭＣ１１１ｊは、下地領域１７２の上に配されている。
【００６９】
また、不揮発性半導体記憶装置１００ｊの製造方法が、図１１、図１２及び図１０に示すように、第１の実施形態と異なる。
【００７０】
図３（ｂ）に示す工程では、複数のフィン状体ＦＩＮ１の幅を上記の線幅Ｗ１に対応した広い幅にエッチング加工する。それ以外の点は第１の実施形態と同様である。
【００７１】
図１１（ａ）、（ｂ）に示す工程では、複数のフィン状体ＦＩＮ１の上に導電層（図示せず）を堆積する。そして、導電層及び複数のフィン状体ＦＩＮ１をエッチング加工する。これにより、導電層がビットラインＢＬ１１ｊ等に相当する複数のラインパターン１８１に分割される。それとともに、複数のフィン状体ＦＩＮ１が、Ｘ方向及びＹ方向に２次元的に配列された複数のメモリセルへ分割される。すなわち、下側のメモリ層ＭＣ１ｊにおける複数のメモリセルＭＣ１１１ｊ〜ＭＣ１２２ｊがマトリックス状に配列されたメモリセルアレイを形成する（図９（ｂ）参照）。そして、複数のメモリセルＭＣ１１１ｊ〜ＭＣ１２２ｊの間に層間絶縁膜２０９を埋め込む。
【００７２】
図１２（ａ）、（ｂ）に示す工程では、複数のラインパターン１８１及び層間絶縁膜２０９を覆う絶縁膜１９２を形成する。
【００７３】
図１０（ａ）、（ｂ）に示す工程では、絶縁膜１９２の上に、図３（ａ）に示すような積層膜を形成し、その積層膜を上記と同様にして、線幅Ｗ３、Ｗ４に対応した広い幅をそれぞれ有する複数のメモリセルにエッチング加工する。すなわち、上側のメモリ層ＭＣ３ｊにおける複数のメモリセルＭＣ３１１ｊ〜ＭＣ３４４ｊがマトリックス状に配列されたメモリセルアレイを形成する（図９（ａ）参照）。それとともに、ビットラインＢＬ２１ｊ等に相当する複数のラインパターン２２０も形成する。そして、複数のメモリセルＭＣ３１１ｊ〜ＭＣ３４４ｊの間に層間絶縁膜２００を埋め込む。
【００７４】
また、第３の実施形態による効果を明確化するために、セルサイズ（抵抗変化層の平面方向の幅）とデータリテンションとの関係について行った評価結果について、図１３を用いて説明する。
【００７５】
図１３（ａ）に示すように、２種類の異なるメモリセルアレイを用意した。すなわち、２種類のメモリセルアレイは、それぞれ、セルサイズＣＳ１、ＣＳ２を有するメモリセルが複数配列されたものを用意し、それぞれセット（低抵抗化）させた後のデータリテンションを評価した。
【００７６】
具体的には、
ＣＳ２＝ＣＳ１×６
となるように決定した。そして、所定の放置時間を経た後に、各メモリセルアレイについてデータリテンションが良好となるビット（メモリセル）の割合について評価を行った。データリテンションが良好かどうかの基準として、抵抗の変化率が５０％以上であることとした。すなわち、図１３（ｂ）に示すように、基準ラインより下に分布するビット（メモリセル）をＮＧとした。その結果、セルサイズがＣＳ１→ＣＳ２と大きくなるに従って、データリテンションが良好となるビットの割合が増加する傾向にあることが確認された。このことから、熱工程の回数の多い下側のメモリセルＭＣ１１１ｊにおける抵抗変化層１７７の平面方向の幅を、熱工程の回数の少ない上側のメモリセルＭＣ３１１ｊにおける抵抗変化層１９７の平面方向の幅より広くすることで、上側のメモリセルと下側のメモリセルとの間におけるデータリテンションのばらつきを低減できることが確認できた。
【００７７】
以上のように、第３の実施形態では、下側のメモリセルにおける抵抗変化層の平面方向の幅を、上側のメモリセルにおける抵抗変化層の平面方向の幅より広くする。これにより、熱工程の回数の違いによるデータリテンションのばらつきを低減できるので、上側のメモリセルと下側のメモリセルとの間におけるデータリテンションのばらつきを低減できる。
【００７８】
なお、不揮発性半導体記憶装置１００ｊにおいて、セルサイズ（抵抗変化層の平面方向の幅）は、上層のメモリ層から下層のメモリ層に渡って多段階的に大きく（広く）なっていても良い。例えば、図１（ａ）に示す構成において、
メモリ層ＭＣ４におけるメモリセルのセルサイズ＜メモリ層ＭＣ３におけるメモリセルのセルサイズ＜メモリ層ＭＣ２におけるメモリセルのセルサイズ＜メモリ層ＭＣ１におけるメモリセルのセルサイズ
となっていてもよい。
【００７９】
これにより、階層毎でのダイオード形成時の熱履歴差によるデータリテンションのばらつきを多段階的に低減することができる。
【００８０】
あるいは、第１の実施形態と第３の実施形態とを組み合わせても良い。すなわち、下側のメモリセルにおける抵抗変化層の膜厚を上側のメモリセルにおける抵抗変化層の膜厚より厚くすることに加えて、下側のメモリセルにおける抵抗変化層の平面方向の幅を上側のメモリセルにおける抵抗変化層の平面方向の幅より広くすることを行ってもよい。
【００８１】
あるいは、第２の実施形態と第３の実施形態とを組み合わせても良い。すなわち、下側のメモリセルにおける抵抗変化層の組成を上側のメモリセルにおける抵抗変化層の組成より熱に強いものにすることに加えて、下側のメモリセルにおける抵抗変化層の平面方向の幅を上側のメモリセルにおける抵抗変化層の平面方向の幅より広くすることを行ってもよい。
【００８２】
あるいは、第１の実施形態〜第３の実施形態を全て組み合わせても良い。
【００８３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８４】
１００、１００ｉ、１００ｊ  不揮発性半導体記憶装置、１０６、１０６ａ、１０６ｂ、１０６ｉ、１１４、１１４ａ、１１４ｂ、１１４ｉ、１２２、１２２ｂ、１２２ｉ、１２９、１２９ａ、１２９ｂ、１２９ｉ  抵抗変化層、１０４、１０４ａ、１０４ｂ、１１２、１１２ｂ、１２０、１２０ｂ、１２７、１２７ｂ  ダイオード層、ＢＬ１１〜ＢＬ２３  ビットライン、ＭＣ１１１〜ＭＣ４３３、ＭＣ１１１ｉ、ＭＣ２１１ｉ、ＭＣ１１１ｊ〜ＭＣ３４４ｊ  メモリセル、ＷＬ１１〜ＷＬ３３  ワードライン。
【図１】
0005426596.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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