(57)【特許請求の範囲】
【請求項１】
基板の上に形成され、チャネル領域を有し且つ窒化物半導体又は炭化珪素からなる半導体により構成された半導体層積層体と、
前記半導体層積層体の上に互いに間隔をおいて形成された第１の電極及び第２の電極と、
前記第１の電極と前記第２の電極との間に形成された第１のゲート電極及び該第１のゲート電極と前記第２の電極との間に形成された第２のゲート電極とを備え、
前記第１のゲート電極の閾値電圧以上の電位を前記第１の電極の電位を基準として前記第１のゲート電極に印加し、前記第２のゲート電極の閾値電圧以下の電位を前記第２の電極の電位を基準として前記第２のゲート電極に印加することにより、前記第２の電極から前記第１の電極へは電流が流れ、前記第１の電極から前記第２の電極へは電流が流れない逆阻止状態となり、
前記第１のゲート電極の閾値電圧以下の電位を前記第１の電極の電位を基準として前記第１のゲート電極に印加し、前記第２のゲート電極の閾値電圧以下の電位を前記第２の電極の電位を基準として前記第２のゲート電極に印加することにより、前記第１の電極と前記第２の電極との間にどちらの方向にも電流が流れない遮断状態となる半導体装置。
【請求項２】
基板の上に形成され、チャネル領域を有し且つ窒化物半導体又は炭化珪素からなる半導体により構成された半導体層積層体と、
前記半導体層積層体の上に互いに間隔をおいて形成された第１の電極及び第２の電極と、
前記第１の電極と前記第２の電極との間に形成された第１のゲート電極及び該第１のゲート電極と前記第２の電極との間に形成された第２のゲート電極とを備え、
前記第１のゲート電極の閾値電圧以上の電位を前記第１の電極の電位を基準として前記第１のゲート電極に印加し、前記第２のゲート電極の閾値電圧以上の電位を前記第２の電極の電位を基準として前記第２のゲート電極に印加することにより、前記第１のゲート電極の電位が前記第２の電極の電位以下の場合に、前記第２の電極から前記第１の電極へ電流が流れ、前記第２のゲート電極の電位が前記第１の電極の電位以下の場合に、前記第１の電極から前記第２の電極へ電流が流れる導電状態となり、
前記第１のゲート電極の閾値電圧以下の電位を前記第１の電極の電位を基準として前記第１のゲート電極に印加し、前記第２のゲート電極の閾値電圧以下の電位を前記第２の電極の電位を基準として前記第２のゲート電極に印加することにより、前記第１の電極と前記第２の電極との間にどちらの方向にも電流が流れない遮断状態となる半導体装置。
【請求項３】
前記第１のゲート電極の閾値電圧以上の電位を前記第１の電極の電位を基準として前記第１のゲート電極に印加し、前記第２のゲート電極の閾値電圧以上の電位を前記第２の電極の電位を基準として前記第２のゲート電極に印加することにより、前記第１の電極と前記第２の電極との間に双方向に電流が流れる導電状態となる請求項１に記載の半導体装置。
【請求項４】
前記半導体層積層体と前記第１のゲート電極との間に形成され、ｐ型の導電性を有する第１のコントロール層をさらに備えている請求項１に記載の半導体装置。
【請求項５】
前記半導体層積層体と前記第１のゲート電極との間に形成され、ｐ型の導電性を有する第１のコントロール層をさらに備えている請求項２に記載の半導体装置。
【請求項６】
前記第１の電極の電位を基準として前記第１のゲート電極に正の電圧を印加することにより、前記チャネル領域に正孔が注入される動作モードを有している請求項４に記載の半導体装置。
【請求項７】
前記第１の電極の電位を基準として前記第１のゲート電極に正の電圧を印加することにより、前記チャネル領域に正孔が注入される動作モードを有している請求項５に記載の半導体装置。
【請求項８】
前記第１のコントロール層と前記半導体層積層体とにより形成されるｐｎ接合のビルトインポテンシャル以上の電圧が、前記第１のゲート電極と前記第１の電極との間に印加される動作モードを有している請求項４に記載の半導体装置。
【請求項９】
前記第１のコントロール層と前記半導体層積層体とにより形成されるｐｎ接合のビルトインポテンシャル以上の電圧が、前記第１のゲート電極と前記第１の電極との間に印加される動作モードを有している請求項５に記載の半導体装置。
【請求項１０】
前記第１のゲート電極の閾値電圧と、前記第２のゲート電極の閾値電圧とは互いに異なっている請求項４に記載の半導体装置。
【請求項１１】
前記第２のゲート電極は、前記半導体層積層体とショットキー接合している請求項１０に記載の半導体装置。
【請求項１２】
前記半導体層積層体は凹部を有し、
前記第２のゲート電極は、前記凹部の底面と接している請求項１１に記載の半導体装置。
【請求項１３】
前記半導体層積層体と前記第２のゲート電極との間に形成され、ｐ型の導電性を有する第２のコントロール層をさらに備えている請求項４に記載の半導体装置。
【請求項１４】
前記半導体層積層体と前記第２のゲート電極との間に形成され、ｐ型の導電性を有する
第２のコントロール層をさらに備えている請求項５に記載の半導体装置。
【請求項１５】
前記半導体層積層体と前記第２のゲート電極との間に形成され、ｐ型の導電性を有する第２のコントロール層をさらに備え、前記第２のコントロール層と前記半導体層積層体とにより形成されるｐｎ接合のビルトインポテンシャル以上の電圧が、前記第２のゲート電極と前記第１の電極との間に印加される動作モードを有している請求項８に記載の半導体装置。
【請求項１６】
前記半導体層積層体と前記第２のゲート電極との間に形成され、ｐ型の導電性を有する第２のコントロール層をさらに備え、前記第２のコントロール層と前記半導体層積層体とにより形成されるｐｎ接合のビルトインポテンシャル以上の電圧が、前記第２のゲート電極と前記第１の電極との間に印加される動作モードを有している請求項９に記載の半導体装置。
【請求項１７】
前記半導体層積層体の最上層は、第１の部分と、該第１の部分よりも膜厚が薄い第２の部分とを有し、
前記第１のコントロール層及び前記第２のコントロール層は、前記第１の部分の上に形成されている請求項１３に記載の半導体装置。
【請求項１８】
前記半導体層積層体の最上層は、第１の部分と、該第１の部分よりも膜厚が薄い第２の部分とを有し、
前記第１のコントロール層及び前記第２のコントロール層は、前記第１の部分の上に形成されている請求項１４に記載の半導体装置。
【請求項１９】
前記半導体層積層体の最上層は、膜厚が前記第２の部分以下である第３の部分を有し、
前記第１のコントロール層及び前記第２のコントロール層は、前記第１の部分及び前記第３の部分の上に形成されている請求項１７に記載の半導体装置。
【請求項２０】
前記半導体層積層体の最上層は、膜厚が前記第２の部分以下である第３の部分を有し、
前記第１のコントロール層及び前記第２のコントロール層は、前記第１の部分及び前記第３の部分の上に形成されている請求項１８に記載の半導体装置。
【請求項２１】
前記半導体層積層体は、下側から順次形成された第１の半導体層と、該第１の半導体層と比べてバンドギャップが大きい第２の半導体層と、エッチング吸収層とを含み、
前記エッチング吸収層は、前記半導体層積層体の最上層である請求項１３に記載の半導体装置。
【請求項２２】
前記半導体層積層体は、下側から順次形成された第１の半導体層と、該第１の半導体層
と比べてバンドギャップが大きい第２の半導体層と、エッチング吸収層とを含み、
前記エッチング吸収層は、前記半導体層積層体の最上層である請求項１４に記載の半導
体装置。
【請求項２３】
前記半導体層積層体の上における、前記第１のコントロール層と前記第２のコントロー
ル層との間の領域に形成され、前記第１のコントロール層及び前記第２のコントロール層
よりも高抵抗である高抵抗層をさらに備えている請求項１３に記載の半導体装置。
【請求項２４】
前記高抵抗層は、酸化ガリウムからなる請求項２３に記載の半導体装置。
【請求項２５】
前記高抵抗層は、ホウ素を含む層である請求項２３に記載の半導体装置。
【請求項２６】
前記半導体層積層体の上に形成されたアンドープの半導体層をさらに備え、
前記第１のコントロール層及び第２のコントロール層は、前記アンドープの半導体層に
選択的に形成されたｐ型不純物の拡散領域である請求項１３に記載の半導体装置。
【請求項２７】
前記半導体層積層体の上に形成された開口部を有する酸化膜層をさらに備え、
前記第１のコントロール層及び前記第２のコントロール層は、前記開口部から露出した前記半導体層積層体と接するように形成されている請求項１３に記載の半導体装置。
【請求項２８】
前記半導体層積層体の上に形成されたアンドープの半導体層をさらに備え、
前記第１のコントロール層及び第２のコントロール層は、前記アンドープの半導体層に
選択的に形成されたｐ型不純物の拡散領域である請求項１４に記載の半導体装置。
【請求項２９】
前記半導体層積層体の上に形成された開口部を有する酸化膜層をさらに備え、
前記第１のコントロール層及び前記第２のコントロール層は、前記開口部から露出した
前記半導体層積層体と接するように形成されている請求項１４に記載の半導体装置。
【請求項３０】
前記第１のゲート電極と前記第２のゲート電極との間隔は、
前記第１の電極と前記第１のゲート電極との間隔よりも大きく且つ前記第２の電極と前
記第２のゲート電極との間隔よりも大きい請求項８に記載の半導体装置。
【請求項３１】
前記第１のゲート電極と前記第２のゲート電極との間隔は、
前記第１の電極と前記第１のゲート電極との間隔よりも大きく且つ前記第２の電極と前
記第２のゲート電極との間隔よりも大きい請求項９に記載の半導体装置。
【請求項３２】
前記半導体素子の第２のゲート電極の閾値電圧は0V以上であり、
前記第２の電極と前記第２のゲート電極とは電気的に短絡されている請求項１１に記載
の半導体装置。
【請求項３３】
前記半導体素子の第２のゲート電極の閾値電圧は0V以上であり、
前記第２の電極と前記第２のゲート電極とは電気的に短絡されている請求項１２に記載
の半導体装置。
【請求項３４】
前記半導体素子の第２のゲート電極の閾値電圧は0V以上であり、
前記第２の電極と前記第２のゲート電極とは電気的に短絡されている請求項１３に記載
の半導体装置。
【請求項３５】
前記半導体層積層体は、前記基板側から順次積層された第１の半導体層及び第２の半導
体層を有し、
前記第２の半導体層は、前記第１の半導体層と比べてバンドギャップが大きく、
前記チャネル領域は、前記第１の半導体層と前記第２の半導体層との界面領域である請
求項８に記載の半導体装置。
【請求項３６】
前記第１の半導体層及び前記第２の半導体層は、窒化ガリウム及び窒化アルミニウムガ
リウムの少なくとも一方を含む請求項３５に記載の半導体装置。
【請求項３７】
基板の上に形成された半導体層積層体の上に、互いに間隔をおいて順に形成された第１の電極、第１のゲート電極、第２のゲート電極及び第２の電極を有する半導体素子を備えた半導体装置の駆動方法であって、
前記第１のゲート電極の閾値電圧以上の電位を前記第１の電極の電位を基準として前記第１のゲート電極に印加し、前記第２のゲート電極の閾値電圧以下の電位を前記第２の電極の電位を基準として前記第２のゲート電極に印加することにより、前記第２の電極から前記第１の電極へは電流が流れ、前記第１の電極から前記第２の電極へは電流が流れない逆阻止状態とするステップと、
前記第１のゲート電極の閾値電圧以下の電位を前記第１の電極の電位を基準として前記第１のゲート電極に印加し、前記第２のゲート電極の閾値電圧以下の電位を前記第２の電極の電位を基準として前記第２のゲート電極に印加することにより、前記第１の電極と前記第２の電極との間にどちらの方向にも電流が流れない遮断状態とするステップとを備えている半導体装置の駆動方法。
【請求項３８】
基板の上に形成された半導体層積層体の上に、互いに間隔をおいて順に形成された第１の電極、第１のゲート電極、第２のゲート電極及び第２の電極を有する半導体素子を備えた半導体装置の駆動方法であって、
前記第１のゲート電極の閾値電圧以上の電位を前記第１の電極の電位を基準として前記第１のゲート電極に印加し、前記第２のゲート電極の閾値電圧以上の電位を前記第２の電極の電位を基準として前記第２のゲート電極に印加することにより、前記第１のゲート電極の電位が前記第２の電極の電位以下の場合に、前記第２の電極から前記第１の電極へ電流が流れ、前記第２のゲート電極の電位が前記第１の電極の電位以下の場合に、前記第１の電極から前記第２の電極へ電流が流れる導電状態とするステップと、
前記第１のゲート電極の閾値電圧以下の電位を前記第１の電極の電位を基準として前記第１のゲート電極に印加し、前記第２のゲート電極の閾値電圧以下の電位を前記第２の電極の電位を基準として前記第２のゲート電極に印加することにより、前記第１の電極と前記第２の電極との間にどちらの方向にも電流が流れない遮断状態とするステップとを備えている半導体装置の駆動方法。
【請求項３９】
前記第１のゲート電極の閾値電圧以上の電位を前記第１の電極の電位を基準として前記第１のゲート電極に印加し、前記第２のゲート電極の閾値電圧以上の電位を前記第２の電極の電位を基準として前記第２のゲート電極に印加することにより、前記第１の電極と前記第２の電極との間に双方向に電流が流れる導電状態とするステップをさらに備えている請求項３７に記載の半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に電力制御に用いる双方向スイッチ動作を行う半導体装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、パワースイッチングデバイスとして窒化ガリウム（ＧａＮ）等の窒化物半導体を用いた電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）の研究が活発に行われている。ＧａＮは窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）と様々な混晶を作ることができるので、窒化物半導体は、砒化ガリウム（ＧａＡｓ）等の砒素系半導体と同様にヘテロ接合を作ることができる。このため、ヘテロ接合を利用したヘテロ接合電界効果トランジスタ（ＨＦＥＴ）を形成するために用いることができる。
【０００３】
現在パワーエレクトロニクス分野において使用されているデバイスのほとんどは、故障時における機器の安全確保のためノーマリーオフ型が強く求められている。しかし、窒化物半導体はドーピングしていなくても、ヘテロ接合界面に自発分極又はピエゾ分極による高濃度のキャリアが発生する。このため、窒化物半導体を用いてＦＥＴを作った場合には、デプレッション型（ノーマリーオン型）となり易く、エンハンスメント型（ノーマリーオフ型）の特性を得ることが難しい（例えば、特許文献１を参照。）。
【０００４】
窒化物半導体を用いたノーマリーオフ型のＦＥＴの構造としては、単純にＡｌＧａＮ／ＧａＮヘテロ接合における障壁層となるＡｌＧａＮ層の膜厚又はＡｌ組成比を減少させる構造、ゲート部に凹部を設けることによって閾値電圧をプラス方向にシフトさせる構造、サファイア基板の（１０−１２）面上にＦＥＴを作製して窒化物半導体の結晶成長方向に分極電界を生じない構造等が知られている。
【０００５】
また、ゲート部にｐ型ＧａＮ層を形成した接合型電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Transistor）が提案されている（例えば、特許文献２を参照）。ＪＦＥＴは、ショットキー接合よりもビルトインポテンシャルの大きなｐｎ接合をゲートに用いている。これにより、ゲート立ち上がり電圧を大きくすることができ、正のゲート電圧を印加してもゲートリーク電流を小さく抑制できるという利点がある。
【０００６】
さらに、パワーエレクトロニクスの分野では、双方向の電流を制御できる双方向スイッチが求められており、ＧａＮ半導体を用いた双方向スイッチが提案されている。（特許文献３）
【特許文献１】特開２００４−２７３４８６号公報
【特許文献２】特開２００３−２２８３２０号公報
【特許文献３】米国特許出願公開２００５／０１８９５６１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記従来の窒化物半導体を用いたノーマリオフ型のＦＥＴを用いて、電力制御等に必要な双方向スイッチ動作を実現しようとすると、以下のような問題がある。ここでいう、双方向スイッチ動作とは、少なくとも１方向に電流を流すことができ且つ双方向の電流を遮断できるスイッチ動作である。
【０００８】
まず、従来のＦＥＴは負バイアスに対する耐圧（逆耐圧）が小さいため、複数の素子を組み合わせなければ電流の導通及び遮断を行う双方向スイッチ本体を実現することができないという問題がある。さらに、双方向スイッチとして動作させる場合、外部機器からの制御が複雑となる。また、４象限において制御すること及びダイオードつまり逆阻止スイッチとして動作させることも困難である。
【０００９】
また、従来のノーマリオフ型のＦＥＴは、ゲート電極に印加できる電圧の許容範囲が狭い。このため、１Ｖ程度よりも高いゲート電圧を印加することができず、ノイズによる誤動作が生じるおそれがある。
【００１０】
本発明は、前記従来の問題を解決し、優れた逆耐圧特性を有し、一素子だけで双方向スイッチ本体となり且つ高いゲート電圧が印加可能な半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
具体的に本発明に係る半導体装置は、基板の上に形成され、チャネル領域を有する半導体層積層体と、前記半導体層積層体の上に互いに間隔をおいて形成された第１の電極及び第２の電極と、第１の電極と第２の電極との間に間隔をおいて形成された第１のゲート電極及び第１のゲート電極と第２の電極との間に形成された第２のゲート電極と、半導体層積層体と第１のゲート電極との間に形成され、ｐ型の導電性を有する第１のコントロール層とを備えていることを特徴とする。
【００１２】
本発明の半導体装置は、ｐ型の導電性を有する第１のコントロール層を備えている。このため、チャネル領域に対して、第１のゲート電極から順方向のバイアスを印加することにより、チャネル領域内に正孔を注入することができる。チャネル領域内に注入された正孔はドナーイオンのような機能を発揮するので、チャネル領域内においてキャリア濃度の変調を行うことが可能となる。その結果、動作電流が大きいノーマリオフ型の窒化物半導体トランジスタを実現することが可能となる。
【００１３】
本発明の半導体装置において、第１の電極の電位を基準として、第１のゲート電極に正の電圧を印加することにより、チャネル領域に正孔が注入される動作モードを有していてもよい。
【００１４】
本発明の半導体装置において、第１のゲート電極の閾値電圧と、第２のゲート電極の閾値電圧とは互いに異なっていてもよい。
【００１５】
本発明の半導体装置において、第２のゲート電極は、半導体層積層体とショットキー接合していてもよい。
【００１６】
本発明の半導体装置において、半導体層積層体は凹部を有し、第２のゲート電極は、凹部の底面と接していてもよい。
【００１７】
本発明の半導体装置において、半導体層積層体と第２のゲート電極との間に形成され、ｐ型の導電性を有する第２のコントロール層をさらに備えていてもよい。
【００１８】
この場合において、半導体層積層体の最上層は、第１の部分と、該第１の部分よりも膜厚が薄い第２の部分とを有し、第１のコントロール層及び第２のコントロール層は、第１の部分の上に形成されていてもよい。
【００１９】
この場合において、第１の部分は、膜厚が第２の部分以下である第３の部分を囲み、第１のコントロール層及び第２のコントロール層は、第１の部分及び第３の部分の上に形成されていてもよい。
【００２０】
本発明の半導体装置において、半導体層積層体は、下側から順次形成された第１の半導体層と、該第１の半導体層と比べてバンドギャップが大きい第２の半導体層と、該第２の半導体層と比べてバンドギャップが小さいエッチング吸収層とを含み、エッチング吸収層は、半導体層積層体の最上層であってもよい。
【００２１】
本発明の半導体装置において、第１のコントロール層及び第２のコントロール層は、凸部を有していてもよい。
【００２２】
本発明の半導体装置において、半導体層積層体の上における、第１のコントロール層と第２のコントロール層との間の領域に形成され、第１のコントロール層及び第２のコントロール層よりも高抵抗である高抵抗層をさらに備えていてもよい。
【００２３】
この場合において、高抵抗層は、酸化ガリウムであっても、ホウ素イオンを含む層であってもよい。
【００２４】
本発明の半導体装置において、半導体層積層体の上に形成されたアンドープの半導体層をさらに備え、第１のコントロール層及び第２のコントロール層は、アンドープの半導体層に選択的に形成されたｐ型不純物の拡散領域であってもよい。
【００２５】
本発明の半導体装置において、半導体層積層体の上に形成された開口部を有する酸化膜層をさらに備え、第１のコントロール層及び第２のコントロール層は、開口部から露出した半導体層積層体と接するように形成されていてもよい。
【００２６】
本発明の半導体装置において、第１のゲート電極と第２のゲート電極との間隔は、第１の電極と第１のゲート電極との間隔よりも大きく且つ第２の電極と第２のゲート電極との間隔よりも大きくてもよい。
【００２７】
本発明の半導体装置において、第１のコントロール層と半導体層積層体とにより形成されるｐｎ接合のビルトインポテンシャル以上の電圧が、第１のゲート電極と第１の電極との間に印加される動作モードを有していてもよい。
【００２８】
本発明の半導体装置において、第１のゲート電極の閾値電圧以上の電位を第１の電極の電位を基準として第１のゲート電極に印加し、第２のゲート電極の閾値電圧以下の電位を第２の電極の電位を基準として第２のゲート電極に印加することにより、第２の電極から第１の電極へは電流が流れ、第１の電極から第２の電極へは電流が流れない逆阻止状態となり、第１のゲート電極の閾値電圧以下の電位を第１の電極の電位を基準として第１のゲート電極に印加し、第２のゲート電極の閾値電圧以下の電位を第２の電極の電位を基準として第２のゲート電極に印加することにより、第１の電極と第２の電極との間にどちらの方向にも電流が流れない遮断状態となってもよい。
【００２９】
この場あいにおいて、第２の電極と第２のゲート電極とは電気的に短絡されていてもよい。
【００３０】
本発明の半導体装置において、第１のゲート電極の閾値電圧以上の電位を第１の電極の電位を基準として第１のゲート電極に印加し、第２のゲート電極の閾値電圧以上の電位を第２の電極の電位を基準として第２のゲート電極に印加することにより、第１の電極と第２の電極との間に双方向に電流が流れる導電状態となり、第１のゲート電極の閾値電圧以下の電位を第１の電極の電位を基準として第１のゲート電極に印加し、第２のゲート電極の閾値電圧以下の電位を第２の電極の電位を基準として第２のゲート電極に印加することにより、第１の電極と第２の電極との間にどちらの方向にも電流が流れない遮断状態となってもよい。
【００３１】
本発明の半導体装置は、半導体層積層体の上に、第１のコントロール層と間隔をおいて形成され、ｐ型の導電性を有する第３のコントロール層をさらに備え、第２のゲート電極及び第２の電極は、第３のコントロール層の上に一体に形成されていてもよい。
【００３２】
本発明の半導体装置において、半導体層積層体は、基板側から順次積層された第１の半導体層及び第２の半導体層を有し、第２の半導体層は、第１の半導体層と比べてバンドギャップが大きく、チャネル領域は、第１の半導体層と第２の半導体層との界面領域である構成としてもよい。
【００３３】
本発明の半導体装置において、半導体層積層体は、窒化物半導体又は炭化珪素からなる半導体により構成されていてもよい。
【００３４】
本発明の半導体装置において、窒化物半導体は、窒化ガリウム及び窒化アルミニウムガリウムの少なくとも一方を含んでいてもよい。
【００３５】
本発明の半導体装置において、第１のゲート電極及び第２のゲート電極に印加する電圧を制御する制御部をさらに備え、制御部は、第１の電極と第２の電極との間に双方向に電流が流れる導通状態においては、第１のゲート電極に第１の電極の電位を基準として第１のゲート電極の閾値電圧よりも高い電圧を印加し、第２のゲート電極に第２の電極の電位を基準として第２のゲート電極の閾値電圧よりも高い電圧を印加し、第１の電極と第２の電極との間にどちらの向にも電流が流れない遮断状態においては、第１のゲート電極に第１の電極の電位を基準として第１のゲート電極の閾値電圧以下の電圧を印加し、第２のゲート電極に第２の電極の電位を基準として第２のゲート電極の閾値電圧以下の電圧を印加してもよい。
制御部は、第１の電極と第１のゲート電極との間に電圧を印加する第１の電源と、第２の電極と第２のゲート電極との間に電圧を印加する第２の電源とを有していてもよい。
【００３６】
本発明の半導体装置において、第１の電源の出力電圧と、第２の電源の出力電圧とは互いに等しくてもよい。
【００３７】
本発明の半導体装置において、第１の電源及び第２の電源は、出力電圧を変化させることができる可変電源であってもよい。
【００３８】
本発明の半導体装置において、制御部は、第１のゲート電極に印加する電圧を制御する第１の制御信号が入力される第１の制御端子と、第２のゲート電極に印加する電圧を制御する第２の制御信号が入力される第２の制御端子と、第１の制御信号により駆動され、第１の電極と第１のゲート電極との間に第１のゲート電極の閾値電圧よりも高い電圧が印加された第１の状態と、第１の電極とゲート電極との間に第１のゲート電極の閾値電圧以下の電圧が印加された第２の状態とを切り換える第１のゲート駆動回路と、第２の制御信号により駆動され、第２の電極と第２のゲート電極との間に第２のゲート電極の閾値電圧よりも高い電圧が印加された第３の状態と、第２の電極と第２のゲート電極との間に第２のゲート電極の閾値電圧以下の電圧が印加された第４の状態とを切り換える第２のゲート駆動回路とを有し、導通状態においては、第１のゲート駆動回路を第１の状態とすると共に、第２のゲート駆動回路を第３の状態とし、遮断状態においては、第１のゲート駆動回路を第２の状態とすると共に、第２のゲート駆動回路を第４の状態としてもよい。
【００３９】
本発明の半導体装置において、第１のゲート駆動回路と第２のゲート駆動回路とは、基準電位が互いに異なる制御信号により制御される構成であってもよい。
【００４０】
本発明の半導体装置において、半導体素子はノーマリオフ型であり、制御部は、第１の電極と第１のゲート電極との間に第１のゲート電極の閾値電圧よりも高い電圧を印加する第１の電源と、第２の電極と第２のゲート電極との間に第２のゲート電極の閾値電圧よりも高い電圧を印加する第２の電源とを有し、第１のゲート駆動回路は、第１の状態において、第１の電極と第１のゲート電極との間に第１の電源を接続し、第２の状態において、第１の電極と第１のゲート電極とを短絡し、第２のゲート駆動回路は、第３の状態において、第２の電極と第２のゲート電極との間に第２の電源を接続し、第４の状態において、第２の電極と第２のゲート電極とを短絡する構成であってもよい。
【００４１】
本発明の半導体装置において、半導体素子はノーマリオン型であり、制御部は、第１の電極と第１のゲート電極との間に第１のゲート電極の閾値電圧以下の電圧を印加する第３の電源と、第２の電極と第２のゲート電極との間に第２のゲート電極の閾値電圧以下の電圧を印加する第４の電源とを有し、第１のゲート駆動回路は、第１の状態において、第１の電極と第１のゲート電極とを短絡し、第２の状態において、第１の電極と第１のゲート電極との間に第３の電源を接続し、第２のゲート駆動回路は、第３の状態において、第２の電極と第２のゲート電極とを短絡し、第４の状態において、第２の電極と第２のゲート電極との間に第４の電源を接続する構成であってもよい。
【００４２】
本発明の半導体装置において、制御部は、第１の電極と第１のゲート電極との間に第１のゲート電極の閾値電圧よりも高い電圧を印加する第１の電源と、第２の電極と第２のゲート電極との間に第２のゲート電極の閾値電圧よりも高い電圧を印加する第２の電源と、第１の電極と第１のゲート電極との間に第１のゲート電極の閾値電圧以下の電圧を印加する第３の電源と、第２の電極と第２のゲート電極との間に第２のゲート電極の閾値電圧以下の電圧を印加する第４の電源とを有し、第１のゲート駆動回路は、第１の状態において、第１の電極と第１のゲート電極との間に第１の電源を接続し、第２の状態において、第１の電極と第１のゲート電極との間に第３の電源を接続し、第２のゲート駆動回路は、第３の状態において、第２の電極と第２のゲート電極との間に第２の電源を接続し、第４の状態において、第２の電極と第２のゲート電極との間に第４の電源を接続する構成であってもよい。
【００４３】
本発明の半導体装置において、制御部は、第１のゲート駆動回路に電力を供給する駆動電源と、第２のゲート駆動回路に電力を供給するコンデンサと、コンデンサを充電する充電回路とを有し、充電回路は、駆動電源とコンデンサとの間に接続され、駆動電源によりコンデンサを充電する充電スイッチ回路を含んでいてもよい。
【００４４】
本発明の半導体装置において、充電スイッチ回路は、半導体スイッチと該半導体スイッチと直列に接続されたダイオードとを含んでいてもよい。
【００４５】
本発明の半導体装置において、半導体スイッチはｐチャネルＭＯＳＦＥＴ、ｐチャネルＩＧＢＴ又はＰＮＰトランジスタであってもよい。
【００４６】
本発明の半導体装置において、充電回路は、第２の電極と第１の電極との間に電流が流れる際に、コンデンサを充電する構成であってもよい。
【００４７】
本発明の半導体装置において、制御部は、第１のゲート駆動回路と第１のゲート電極との間に接続された第１の降圧回路と、第２のゲート駆動回路と第２のゲート電極との間に接続された第２の降圧回路とを有していてもよい。
【００４８】
本発明の半導体装置において、第１の降圧回路及び第２の降圧回路は、抵抗素子とツェナーダイオードとを含む構成であってもよい。
【００４９】
本発明の半導体装置において、第２のゲート駆動回路は、第２の制御信号を第２の電極の電位から電気的に絶縁するフォトカップラを有していてもよい。
【００５０】
本発明の半導体装置において、第２のゲート駆動回路は、第２の制御信号の信号レベルを変換するレベルシフト回路を有していてもよい。
【００５１】
本発明の半導体装置において、制御部は、第１の制御信号を遅延させて第１の制御端子に入力する遅延回路を有し、遅延回路の遅延時間は、レベルシフト回路の遅延時間と等しくてもよい。
【００５２】
本発明の半導体装置において、第２のゲート駆動回路は、一次側が第１の電極と第２の電極との間に接続され、二次側が第２のゲート電極と第２の制御端子との間に接続され、二次側からの出力の電圧及び位相が一次側への入力の電圧及び位相と等しいトランスを有していてもよい。
【００５３】
本発明の半導体装置において、第２のゲート駆動回路は、一次側が第１の電極と第２の電極との間に接続され、二次側が第２のゲート電極と第２の制御端子との間に接続され、二次側からの出力の電圧が一次側への入力の電圧と等しく且つ二次側からの出力の位相が一次側への入力の位相とずれたトランスと、一次側と二次側との位相のずれを補償する位相補償回路とを有していてもよい。
【００５４】
本発明の半導体装置において、位相補償回路は、コンデンサからなることが好ましい。
【００５５】
本発明の半導体装置において、第２のゲート駆動回路は、一次側に第２の制御信号が入力され、二次側が第２の電極と第２のゲート電極とに接続されたトランスを有していてもよい。
【００５６】
本発明の半導体装置において、第２のゲート駆動回路は、トランスの一次側に接続され、パルス状の電流を発生するパルス電流発生部を有し、第２の制御信号は、パルス電流発生部を介してトランスに入力される構成であってもよい。
【００５７】
本発明の半導体装置において、第１のゲート駆動回路は、第１の電極と第１のゲート電極との間に、第１の制御信号を直接印加する構成であってもよい。
【００５８】
本発明の半導体装置において、第１の制御信号と第２の制御信号とは同一の信号であってもよい。
【００５９】
本発明に係る半導体装置の駆動方法は、基板の上に形成された半導体層積層体の上に、互いに間隔をおいて順に形成された第１の電極、第１のゲート電極、第２のゲート電極及び第２の電極を有する半導体素子を備えた半導体装置の駆動方法を対象とし、第１の電極と第１のゲート電極との間に第１のゲート電極の閾値電圧よりも高い電圧を印加すると共に、第２の電極と第２のゲート電極との間に第２のゲート電極の閾値電圧よりも高い電圧を印加することにより、第１の電極と第２の電極との間に双方向に電流が流れる導通状態とするステップと、第１の電極と第１のゲート電極との間に第１のゲート電極の閾値電圧以下の電圧を印加し、第２の電極と第２のゲート電極との間に第２のゲート電極の閾値電圧以下の電圧を印加することにより第１の電極と第２の電極との間が遮断された遮断状態とするステップとを備えていることを特徴とする。
【００６０】
本発明に係る半導体装置の駆動方法は、第１のオーミック電極と第１のゲート電極との間に第１のゲート電極の閾値電圧以下の電圧を印加し、第２のオーミック電極と第２のゲート電極との間に第２のゲート電極の閾値電圧以下の電圧を印加することにより第１のオーミック電極と第２のオーミック電極との間が遮断された遮断状態とするステップを備えている。このため、第２のオーミック電極の電位が第１のオーミック電極の電位よりも低い場合においても、第２のゲート電極の下側においてチャネル領域がピンチオフされる。従って、第１のオーミック電極と第２のオーミック電極との間をどちらの方向にも電流が流れないように遮断することができるので、双方向スイッチを実現できる。
【発明の効果】
【００６１】
本発明に係る半導体装置及びその駆動方法によれば、優れた逆耐圧特性を有し、一素子だけで双方向スイッチ本体となり且つ高いゲート電圧が印加可能な半導体装置及びその駆動方法を実現できる。
【発明を実施するための最良の形態】
【００６２】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は本発明の第１の実施形態に係る窒化物半導体装置の断面構成を示している。図１に示すように本実施形態の半導体装置は、デュアルゲートの半導体素子である。具体的には、主面の面方位が（０００１）面であるサファイアからなる基板１１の上に、厚さが１００ｎｍのＡｌＮからなるバッファ層１２が形成され、その上に半導体層積層体１３が形成されている。半導体層積層体１３は、厚さが１μｍのアンドープのＧａＮからなる第１の半導体層１４と、厚さが２５ｎｍのアンドープのＡｌ0.15Ｇａ0.85Ｎからなる第２の半導体層１５とが下側から順次形成されている。
【００６３】
第２の半導体層１５の上には、チタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層され、一方がソース電極となり他方がドレイン電極となる第１の電極１６Ａ及び第２の電極１６Ｂが互いに間隔をおいて形成されている。第２の半導体層１５における第１の電極１６Ａと第２の電極１６Ｂとの間の領域には、厚さが２００ｎｍのｐ型にドープされたＧａＮからそれぞれなる第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂが互いに間隔をおいて形成されている。第１のコントロール層１９Ａの上にはニッケル（Ｎｉ）からなる第１のゲート電極１８Ａが形成されている。第２のコントロール層１９Ｂの上には、Ｎｉからなる第２のゲート電極１８Ｂが形成されている。第２の半導体層１５、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂの上には、窒化シリコンからなるパッシベーション膜４１が形成されている。
【００６４】
第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂは、第２の半導体層１５の上に、例えば幅が１．５μｍのストライプ状に形成し、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂは、幅が１μｍのストライプ状に形成する。十分大きなドレイン耐圧を実現するために第１のコントロール層１９Ａの側端部から第２の電極１６Ｂの側端部までの距離Ｌ１は５μｍ以上とすることが好ましい。また、第２のコントロール層１９Ｂの側端部から第１の電極１６Ａの側端部までの距離Ｌ２は５μｍ以上とすることが好ましい。
【００６５】
以下に、第１の実施形態に係る半導体装置の動作原理を説明する。第１の実施形態のトランジスタは、第１のゲート電極１８Ａがｐ型の導電性を有する第１のコントロール層１９Ａの上に形成されている。このため、第１の半導体層１４と第２の半導体層１５との界面領域に生成されるチャネル領域に対して、第１のゲート電極１８Ａから順方向のバイアスを印加することにより、チャネル領域内に正孔を注入することができる。窒化物半導体においては正孔の移動度は、電子の移動度よりもはるかに低いため、チャネル領域に注入された正孔は電流を流す担体としてほとんど寄与しない。このため、第１のゲート電極１８Ａから注入された正孔は同量の電子をチャネル領域内に発生させるので、チャネル領域内に電子を発生させる効果が高くなり、ドナーイオンのような機能を発揮する。つまり、チャネル領域内においてキャリア濃度の変調を行うことが可能となるため、動作電流が大きいノーマリオフ型の窒化物半導体トランジスタを実現することが可能となる。
【００６６】
本発明の構造はＪＦＥＴに類似しているが、キャリア注入を意図的に行うという点で、ゲート電界によりチャネル領域内のキャリア変調を行うＪＦＥＴとは全く異なった動作原理により動作する。具体的には、ゲート電圧が３ＶまではＪＦＥＴとして動作するが、ｐｎ接合のビルトインポテンシャルを超える３Ｖ以上のゲート電圧が印加された場合には、ゲートに正孔が注入され、前述したメカニズムにより電流が増加し、大電流且つ低オン抵抗の動作が可能となる。
【００６７】
また、従来の窒化物を用いたＦＥＴは、順方向立上り電圧を超えた例えば１Ｖ程度を越える電圧を印加すると、大きなゲート電流が流れ込み、正常なスイッチング動作ができなくなる。このため、０．８Ｖ程度のゲート電圧しか印加することができず、ノイズによる誤動作が生じるおそれがある。しかし、本実施形態の半導体装置は、高いゲート電圧を印加することができ、ノイズによる誤動作を発生しにくくすることができる。
【００６８】
また、本実施形態の半導体装置は、第２の電極１６Ｂの近くに第２のコントロール層１９Ｂが形成されており、第２のコントロール層１９Ｂの上には第２のゲート電極１８Ｂが形成されている。第２のゲート電極１８Ｂも第１のゲート電極１８Ａと同様にチャネル領域を制御することができる。このため、第１のゲート電極１８Ａにより第１の電極１６Ａと第２の電極１６Ｂとの間の電気伝導性を制御し、少なくとも第２の電極１６Ｂの電位が第１の電極１６Ａの電位よりも低い場合に、第２のゲート電極１８Ｂに第２の電極１６Ｂの電位以下の電位を与えることにより、第２のコントロール層１９Ｂの下側におけるチャネル領域をピンチオフ状態とすることができる。その結果、従来のＦＥＴと異なり、第１の電極１６Ａと第２の電極１６Ｂとの間に電流が流れることがなく、優れた逆耐圧特性を示す。
【００６９】
また、第２のゲート電極１８Ｂと、第２の電極１６Ｂとを電気的に接続した場合には、第２のゲート電極１８Ｂは、第２の電極１６Ｂと同電位となる。従って、第２の電極１６Ｂに正のバイアスが印加されている場合には、第２のゲート電極１８Ｂにも正のバイアスが印加され、第１の電極１６Ａと第２の電極１６Ｂとの間の電気伝導性は、第１のゲート電極１８Ａによって制御される。一方、第２の電極１６Ｂに負のバイアスが印加された場合には、第２のゲート電極１８Ｂにも負のバイアスが印加される。従って、第１の半導体層１４及び第２の半導体層１５における第２のコントロール層１９Ｂの下側の領域に空乏層が広がり、チャネル領域がピンチオフ状態となる。その結果、従来のＦＥＴと異なり、第２の電極１６Ｂに負のバイアスが印加された場合に、第１の電極１６Ａと第２の電極１６Ｂとの間に電流が流れることがなく、優れた逆耐圧特性を示す。
【００７０】
図２は、第２のゲート電極１８Ｂと第２の電極１６Ｂとを電気的に接続（短絡）し、第１の電極１６Ａをソース電極とし第２の電極１６Ｂをドレイン電極とした場合について、ＶS2S1−ＩS2S1特性を示している。ＶS2S1は、第２の電極１６Ｂと第１の電極１６Ａとの間の電圧であり、通常のＦＥＴのドレイン電圧Ｖｄｓに相当する。ＩS2S1は、第２の電極１６Ｂと第１の電極１６Ａとの間の電流であり、通常のＦＥＴのドレイン電流Ｉｄｓに相当する。なお、図２において横軸であるＶS2S1は、第１の電極１６Ａを基準とした電圧であり、縦軸であるＩS2S1は第２の電極１６Ｂから第１の電極１６Ａへ流れる電流を正としている。また、第１のゲート電極１８Ａに、０Ｖ、１Ｖ、２Ｖ、３Ｖ及び４Ｖの電圧を印加した場合について示している。
【００７１】
図２において破線で示した従来の第２のゲート電極１８Ｂを設けていない半導体装置は、ゲート電圧にかかわらず、ＶS2S1（ドレイン電圧）が負になると負のＩS2S1（ドレイン電流）が流れており、逆耐圧特性を有していないことが明らかである。
【００７２】
一方、本実施形態の半導体装置は、第１のゲート電極１８Ａに印加する電圧にかかわらず、ＶS2S1が負になってもＩS2S1が流れることがなく、優れた逆向耐圧特性を有していることが明らかである。
【００７３】
このように、優れた逆耐圧特性を有するため、従来の半導体装置では達成できなかった４象限における制御も可能となる。
【００７４】
本実施形態の半導体装置において、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂは、１×１０19ｃｍ-3程度のマグネシウム（Ｍｇ）をドーピングすればよく、この場合のキャリア濃度は１×１０18ｃｍ-3程度となる。また、第２の半導体層１５における第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂの下側の部分が、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂから熱拡散された不純物を含んでいても問題ない。なお、第１のコントロール層１９Ａ及び第２のコントロール層１９ＢをＧａＮとしたが、ＡｌＧａＮとしてもよい。
【００７５】
第１のゲート電極１８Ａ及び第２のゲート電極１８ＢはＮｉとしたが、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂに対して良好なオーミック特性を示す材料であればよく、パラジウム（Ｐｄ）等を用いてもよい。
【００７６】
第１の電極１６Ａ及び第２の電極１６Ｂは第２の半導体層１５の上に形成したが、トンネル電流を介して第１の半導体層１４と第２の半導体層１５とのへテロ接合界面に生成する２次元電子ガスと電気的に接続され、オーミック接合を形成できればどのような構造としてもよい。例えば、第２の半導体層１５における第１の電極１６Ａ及び第２の電極１６Ｂの下側の領域にシリコン（Ｓｉ）等の不純物を選択的に拡散させた構成としてもよい。
【００７７】
基板には、サファイア基板を用いたが、例えばＳｉＣ、ＧａＮ又はＳｉ等からなる基板を用いてもよく、主面の面方位も良好な結晶を成長させることができれば、（０００１）面である必要はない。
【００７８】
本実施形態においては、１つの半導体装置のみについて説明したが、素子分離領域を設けて複数の半導体装置を形成してもよい。素子分離領域は、例えばホウ素（Ｂ）イオンを注入して第１の素子分離領域及び第２の素子分離領域を選択的に高抵抗化することにより形成すればよい。
【００７９】
図３に示すように、第２の電極１６Ｂの上を第２のゲート電極１８Ｂが覆うように形成し、第２の電極１６Ｂと第２のゲート電極１８Ｂとを短絡してもよい。このようにすることにより、配線の形成工程を簡略化できる。また、逆に第２のゲート電極１８Ｂを第２の電極１６Ｂが覆うように形成してもよい。
【００８０】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図４は第２の実施形態に係る半導体装置の断面構成を示している。図４において図３と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００８１】
図４に示すように本実施形態の半導体装置は、第２の半導体層１５と第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂとの間に、厚さが１５ｎｍのｐ型にドープされたＡｌ0.2Ｇａ0.8Ｎからなる第３の半導体層１７が形成されている。
【００８２】
第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂは、第２の半導体層１５の上にｐ型のＧａＮからなる窒化物半導体層を形成した後、塩素ガス等を用いたドライエッチングによりｐ型の窒化物半導体層を選択的にエッチングして形成することが一般的である。しかし、第２の窒化物半導体層をエッチングすることなく第１のコントロール層及び第２のコントロール層となるｐ型の窒化物半導体層のみを完全にエッチングにより除去することは非常に困難である。その結果、第２の半導体層１５が削られるオーバーエッチング又は第２の半導体層１５の上にｐ型の窒化物半導体層が残存するアンダーエッチングが発生するおそれがある。オーバーエッチングが生じると、第２の半導体層１５が薄くなり、分極によって発生する二次元電子ガス（２ＤＥＧ）の濃度が下がるため、最大電流（Ｉｍａｘ）が低下してしまう。逆にアンダーエッチングが生じた場合には、エッチングの際に残存したｐ型の窒化物半導体層の上にｎ型のオーミック電極である第１の電極１６Ａ及び第２の電極１６Ｂが形成されるため、第１の電極１６Ａ及び第２の電極１６Ｂのコンタクト抵抗が上昇する。しかし、本実施形態の半導体装置は、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂと比べてエッチングレートが小さいｐ型の導電性を有する第３の半導体層１７を設けているので、ｐ型の窒化物半導体層における第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂとなる部分以外の部分をエッチングによって完全に除去することが可能となる。その結果、優れたデバイス特性を有する半導体装置を再現性良く得ることが可能となる。
【００８３】
本実施形態においては、第１の電極１６Ａ及び第２の電極１６Ｂは、第３の半導体層１７に形成された開口部に形成され、第２の半導体層１５と接するように形成されている。しかし、第１の電極１６Ａ及び第２の電極１６Ｂは、チャネル領域とオーミックコンタクトを形成できればよく、第２の半導体層１５を貫通し、第１の半導体層１４と接するように形成すれば、さらに良好なオーミックコンタクトを実現できる。
【００８４】
また、第２の電極１６Ｂの上を覆うように第２のゲート電極１８Ｂを形成した例を示したが、第２のゲート電極１８Ｂと第２の電極１６Ｂとを配線により短絡してもよい。
【００８５】
（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図５は第３の実施形態に係る半導体装置の断面構成を示している。図５において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。図５に示すように本実施形態の半導体装置は、第２のコントロール層１９Ｂの上にＮｉからなる第２のゲート電極と第２の電極とが一体となった一体電極１６Ｃが形成されている。
【００８６】
図６は本実施形態の半導体装置のＶS2S1−ＩS2S1特性を、第２のコントロール層がない従来の半導体装置と比較して示している。図６においてＶS2S1は、第１の電極１６Ａを基準とした電圧であり、縦軸であるＩS2S1は第２の電極１６Ｂから第１の電極１６Ａへ流れる電流を正としている。なお、従来の半導体装置については、ドレイン電圧ＶｄｓをＶS2S1とし、ドレイン電流ＩｄｓをＩS2S1として示している。また、図６には、ゲート電圧を０Ｖ、１Ｖ、２Ｖ、３Ｖ及び４Ｖとした場合をそれぞれ示している。
【００８７】
図６において破線で示した従来の半導体装置の場合は、ゲート電圧が０ＶであってもＶS2S1（ドレイン電圧）が負になると、負のIS2S1（ドレイン電流）が流れ、逆耐圧特性を有していないことが明らかである。一方、本実施形態の半導体装置は、ゲート電圧にかかわらず、ＶS2S1が負の場合にはＩS2S1が流れることがなく、優れた逆耐圧特性を有していることが明らかである。また、第２のコントロール層１９Ｂとチャネル領域とによってｐｎ接合が形成される。このため、一体電極１６Ｃに正バイアスがかけられている動作領域では、ドレイン電圧がＧａＮ系ｐｎ接合の順方向オン電圧である３Ｖ以上になると急激に電流が流れはじめ、あたかもＩＧＢＴのような動作をする。その結果、伝導度変調が生じるので、大きなドレイン電流を得ることが可能となる。
【００８８】
本実施形態においては、一体電極１６ＣをＮｉとしたが、第２のコントロール層１９Ｂと良好なオーミック特性を示す材料であればよく、例えばＰｄ等を用いてもよい。
【００８９】
なお、図７に示すように、第２の実施形態と同様に、第２の半導体層１５と第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂとの間に第３の半導体層１７を形成してもよい。なお、第１の電極１６Ａは、チャネル領域とオーミックコンタクトを形成できればよく、第２の半導体層１５を貫通し、第１の半導体層１４と接するように形成すれば、さらに良好なオーミックコンタクトを実現できる。
【００９０】
（第４の実施形態）
以下に、本発明の第４の実施形態について図面を参照して説明する。図８は第４の実施形態に係る半導体装置の断面構成を示している。図８において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。図８に示すように、本実施形態の半導体装置は第２の半導体層１５が、厚さが厚い第１の部分１５ａと、第１の部分１５ａよりも厚さが薄い第２の部分１５ｂとを有している。第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂは、第１の部分１５ａの上に形成されている。つまり、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂは、第２の半導体層１５に形成された凸部の上に形成されている。
【００９１】
第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂは、第２の半導体層１５の上にｐ型ＧａＮ層を形成した後、ｐ型ＧａＮ層を選択的に除去することにより形成する。この場合に、図９に示すようにｐ型ＧａＮ層がアンダーエッチとなると、第１のコントロール層１９Ａと第２のコントロール層１９Ｂとの間にｐ型ＧａＮ層が残存し、第１のコントロール層１９Ａと第２のコントロール層１９Ｂとが抵抗を挟んで電気的に接続された状態となる。ノーマリオフ型のデュアルゲート半導体素子においては第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂは、それぞれ第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂとオーミック接触している。このため、残存するｐ型ＧａＮ層を介して第１のゲート電極１８Ａと第２のゲート電極１８Ｂとの間に流れる電流が無視できない。特に、図９に示すような双方向スイッチ装置を形成した場合には、第１の電極１６Ａと第２の電極１６Ｂとの間にリークパスが形成され、遮断状態を維持できなくなるおそれがある。
【００９２】
本実施形態の半導体装置は、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂを形成する際に、ｐ型ＧａＮ層をオーバーエッチングし、第２の半導体層１５の一部も除去している。これにより、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂを除いて、確実にｐ型ＧａＮ層を除去することができる。この場合、第２の半導体層１５の膜厚が、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂが形成された部分において、他の部分よりも厚くなる。
【００９３】
第２の半導体層１５のオーバーエッチング量は、第２の半導体層１５の成長時の膜厚、閾値電圧及びエッチング量のばらつき等を考慮して決定すればよい。例えば、第２の半導体層１５を６０ｎｍ成長させ、ｐ型ＧａＮ層を３００ｎｍ成長させた場合には、オーバーエッチング量を４０ｎｍとすればよい。つまり、第１の部分１５ａの膜厚は６０ｎｍとなり、第２の部分１５ｂの膜厚は２０ｎｍとなる。これにより、不要なｐ型ＧａＮ層をほぼ完全に除去できる。一方、第２の半導体層１５の膜厚は、第１の電極１６Ａと第２の電極１６Ｂとの間の電流特性に大きく影響を与える。このため、第２の半導体層１５の膜厚を薄くしすぎることはできない。しかし、本実施形態の半導体装置は、オーバーエッチングされた第２の部分１５ｂにおいても第２の半導体層１５の膜厚を２０ｎｍ確保することができるため、電流特性の劣化を抑えることができる。
【００９４】
なお、第１の部分１５ａの厚さは、アンドープのＧａＮからなる第１の半導体層１４の上にエピタキシャル成長が可能で、ノーマリーオフ動作が可能な限りさらに厚くてもよく、例えば１００ｎｍ程度としてもよい。また、下限は、第１のコントロール層１９Ａと第２のコントロール層１９Ｂとの間に残されたｐ型ＧａＮ層の残渣を完全に除去できる限り、薄くてもよい。例えば、オーバエッチング量を５ｎｍとした場合、２５ｎｍ程度としてもよい。また、第２の部分１５ｂの厚さは、第１のコントロール層１９Ａと第２のコントロール層１９Ｂとの間に残されたｐ型ＧａＮ層の残渣を完全に除去できる限り、さらに厚くてもよく、例えば９５ｎｍ程度としてもよい。また、下限は素子が動作する限り薄くてもよく５ｎｍ程度でもよい。
【００９５】
なお、図８においては、コンタクト抵抗を低減するために、第２の半導体層１５の一部を除去すると共に第１の半導体層１４を４０ｎｍ程度掘り下げて、第１の電極１６Ａ及び第２の電極１６Ｂが第２の半導体層１５と第１の半導体層１４との界面に接するように形成した例を示した。しかし、第１の電極１６Ａ及び第２の電極１６Ｂは、第２の半導体層１５の上に形成してもよい。
【００９６】
（第４の実施形態の第１変形例）
以下に、本発明の第４の実施形態の第１変形例について図面を参照して説明する。図１０は第４の実施形態の第１変形例に係る半導体装置の断面構成を示している。図１０において図８と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００９７】
図１０に示すように本変形例の半導体装置は、第２の半導体層１５と第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂとの間にエッチング吸収層４２を備えている。エッチング吸収層４２は、厚さが５０ｎｍ程度のｎ型のＧａＮからなり、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂの下側の部分の膜厚が他の部分の膜厚よりも厚い。このような構成とすれば、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂを形成する際に、ｐ型ＧａＮ層を３０ｎｍ程度オーバーエッチングしても、第２の半導体層１５がエッチングされることがない。
【００９８】
ドライエッチングにより第２の半導体層１５の一部をエッチングすると、第２の半導体層１５の表面がダメージを受け、欠陥準位が形成される。欠陥準位が形成されると、電流遮断時に電子がトラップされ、電流コラプス現象を引き起こすおそれがある。本変形例に示すようにエッチング吸収層４２を設けることにより、第２の半導体層１５にダメージを与えることなく、確実に不要なｐ型ＧａＮ層を除去できる。さらに、第２の半導体層１５の膜厚は、第１の電極１６Ａと第２の電極１６Ｂとの間の電流特性に大きな影響を与える。本実施形態の半導体装置は、第２の半導体層１５がオーバーエッチングされることがないため、第２の半導体層１５の膜厚がオーバーエッチングによりばらつくことがない。このため、半導体装置間の電流特性のばらつきを抑え、再現性良く半導体装置を製造することが可能となる。
【００９９】
なお、エッチング吸収層４２は、アンドープのＧａＮであってもよい。また、第２の半導体層１５は、アンドープのＡｌＧａＮに代えてｎ型のＡｌＧａＮとしてもよい。
【０１００】
（第４の実施形態の第２変形例）
以下に、本発明の第４の実施形態の第２変形例について図面を参照して説明する。図１１は第４の実施形態の第２変形例に係る半導体装置の断面構成を示している。図１１において図８と同一の構成要素には同一の符号を附すことにより説明を省略する。図１１に示すように、本変形例の半導体装置は、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂが凸部を有する。
【０１０１】
リーク電流の低減のためには、不要なｐ型ＧａＮ層を完全に除去することが好ましい。一方、第２の半導体層１５へのダメージを考えるとオーバーエッチング量はできるだけ少なくしたい。以下に説明するように、本変形例の半導体装置は、オーバーエッチング量を少なくしつつ確実に不要なｐ型ＧａＮ層を完全に除去することが可能となる。
【０１０２】
図１２は、本変形例に係る半導体装置の製造方法を工程順に示している。まず、図１２（ａ）に示すように、Ｓｉからなる基板１１の上にバッファ層１２と、半導体層積層体１３と、ｐ型ＧａＮ層１９を順次ＭＯＣＶＤ法により形成する。バッファ層１２は、交互に積層された厚さが１０ｎｍのＡｌＮと厚さが１０ｎｍのＧａＮとにより形成すればよく、厚さは１μｍとすればよい。半導体層積層体１３は、厚さが２μｍのアンドープのＧａＮからなる第１の半導体層１４と、厚さが６０ｎｍのｎ型又はアンドープのＡｌＧａＮからなる第２の半導体層１５とすればよい。また、ｐ型ＧａＮ層の膜厚は３００ｎｍとすればよい。
【０１０３】
次に、図１２（ｂ）に示すように、Ｃｌ2ガスを用いたＩＣＰ(Inductively Coupled Plasma)エッチングとフォトリソグラフィにより、ｐ型ＧａＮ層１９を選択的に除去し、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂを形成する。この段階では、第１のコントロール層１９Ａと第２のコントロール層１９Ｂとの間に、ｐ型ＧａＮ層１９が残存していても問題ない。
【０１０４】
次に、図１２（ｃ）に示すように、第１の電極１６Ａ、第２の電極１６Ｂ、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂをそれぞれ所定の位置に形成した後、電気的特性を測定する。測定の結果、第１のゲート電極１８Ａと第２のゲート電極１８Ｂとの間のリーク電流が大きい場合には、第１のコントロール層１９Ａと第２のコントロール層１９Ｂとの間にｐ型ＧａＮ層１９が残存している。
【０１０５】
ｐ型ＧａＮ層１９の残存が確認された場合には、図１２（ｄ）に示すように、フォトリソグラフィとドライエッチングにより、第１のコントロール層１９Ａと第２のコントロール層１９Ｂとの間に残存しているｐ型ＧａＮ層１９を除去する。
【０１０６】
プロセスの途中で電気的特性を測定することができるため、オーバーエッチング量をクリティカルに設定した場合であっても、不要なｐ型ＧａＮ層１９を確実に除去することができる。
【０１０７】
（第４の実施形態の第３変形例）
以下に、本発明の第４の実施形態の第３変形例について図面を参照して説明する。図１３は第４の実施形態の第３変形例に係る半導体装置の断面構成を示している。図１３において図８と同一の構成要素には同一の符号を附すことにより説明を省略する。図１３に示すように、本変形例の半導体装置は、第２の半導体層１５が、第１の部分１５ａと、第１の部分１５ａよりも厚さが薄い第２の部分１５ｂと、第２の部分１５ｂ以下の厚さである第３の部分１５ｃとを有している。第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂは、第１の部分１５ａと第３の部分１５ｃの上に形成されている。
【０１０８】
第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂを形成する際に、ｐ型ＧａＮ層をオーバーエッチングすると、第２の半導体層１５の膜厚が薄くなってしまう。第２の半導体層１５の膜厚が薄くなると、欠陥準位がチャネル領域に影響を及ぼしたり、チャネル領域の２次元電子ガス濃度が低下したりするおそれがある。このため、オーバーエッチング前の第２の半導体層１５の膜厚はできるだけ厚い方が好ましい。しかし、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂの下側における第２の半導体層１５の膜厚が厚くなると、閾値電圧が低下し、ノーマリオフ動作ができなくなるおそれがある。
【０１０９】
本実施形態の半導体装置は、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂの下側において、第２の半導体層１５は膜厚が厚い第１の部分１５ａと膜厚が薄い第３の部分１５ｃとを有している。このため、閾値電圧は第３の部分１５ｃの膜厚により決定される。従って、オーバーエッチング前における第２の半導体層１５の膜厚を厚くしても、閾値電圧が低下することはない
【０１１０】
第１の部分１５ａの膜厚は厚い方が好ましいが、あまり膜厚が厚くなると第２の半導体層１５の形成が困難となる。従って例えば、１００ｎｍ程度とすればよい。第３の部分１５ｃの膜厚は、必要とする閾値電圧に応じて決定すればよいが、例えば２０ｎｍ程度とすればよい。第２の部分１５ｂの膜厚は、ｐ型ＧａＮ層を確実に除去できる膜厚とすればよい。例えば第１の部分１５ａの膜厚が１００ｎｍの場合に、第２の部分１５ｂの膜厚を４０ｎｍ程度とすれば、オーバーエッチング量を６０ｎｍ程度確保できる。これにより、確実にｐ型ＧａＮ層の残存を防止できる。また、オーバーエッチング後においても、第２の半導体層１５の膜厚を十分確保できるため、欠陥準位がチャネル領域に及ぼす影響を小さく抑えることができ、２次元電子ガス濃度も高くすることができる。なお、第２の部分１５ｂと第３の部分１５ｃとは膜厚が同じであってもよい。
【０１１１】
（第４の実施形態の第４変形例）
以下に、本発明の第４の実施形態の第４変形例について図面を参照して説明する。図１４は第４の実施形態の第４変形例に係る半導体装置の断面構成を示している。図１４において図８と同一の構成要素には同一の符号を附すことにより説明を省略する。図１４に示すように、本変形例の半導体装置は、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂが形成された領域を除いて、半導体層積層体１３の上に酸化ガリウム（ＧａＯ）からなる高抵抗層４３が形成されている。これにより、第１のコントロール層１９Ａと第２のコントロール層１９Ｂとの間を確実に絶縁し、リーク電流の増大を防ぐことができる。また、第２の半導体層１５がダメージを受けることがなく、欠陥準位による電流コラプスの発生を低減できる。
【０１１２】
高抵抗層４３は、できるだけ高抵抗であることが好ましいが、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂよりも高抵抗であれば、リーク電流を低減できる。例えば、第１のコントロール層１９Ａと第２のコントロール層１９Ｂとの間に残存したｐ型ＧａＮ層を酸素雰囲気においてアニールして形成すればよい。このようにすれば、膜厚の制御等も容易である。また、高抵抗層４３は、ＧａＯに代えて、ホウ素イオン等を注入することにより形成してもよい。
【０１１３】
（第４の実施形態の第５変形例）
以下に、本発明の第４の実施形態の第５変形例について図面を参照して説明する。図１５は第４の実施形態の第５変形例に係る半導体装置の断面構成を示している。図１５において図８と同一の構成要素には同一の符号を附すことにより説明を省略する。図１５に示すように、本変形例の半導体装置は、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂがｐ型不純物の拡散領域により形成されている。
【０１１４】
図１６は、本変形例の半導体装置における第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂの形成方法を工程順に示している。まず、図１６（ａ）に示すように、Ｓｉからなる基板１１の上にバッファ層１２と、半導体層積層体１３と、第４の半導体層４４を順次ＭＯＣＶＤ法により形成する。バッファ層１２は、交互に積層された厚さが１０ｎｍのＡｌＮと厚さが１０ｎｍのＧａＮとにより形成すればよく、厚さは１μｍとすればよい。半導体層積層体１３は、厚さが２μｍのアンドープのＧａＮからなる第１の半導体層１４と、厚さが６０ｎｍのｎ型又はアンドープのＡｌＧａＮからなる第２の半導体層１５とすればよい。第４の半導体層４４は、膜厚が３００ｎｍのアンドープのＧａＮとすればよい。
【０１１５】
次に、図１６（ｂ）に示すように、リフトオフ法と蒸着法により、第４の半導体層４４の上に互いに間隔をおいて厚さが１００ｎｍのＭｇと、厚さが１０ｎｍのＮｉと、厚さが１０ｎｍのＰｔとからなる不純物層４５を形成する。
【０１１６】
次に、図１６（ｃ）に示すようにアンモニア（ＮＨ3）雰囲気において９００℃でアニールを行うことにより、Ｍｇを第４の半導体層４４中に拡散させる。これにより、Ｍｇがドープされたｐ型のＧａＮからなる第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂを形成する。この後、不純物層４５を王水等を用いて除去する。電極の形成等は既知の方法により行えばよい。
【０１１７】
このように、アンドープのＧａＮからなる第４の半導体層４４中にＭｇを選択的に拡散させることにより、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂを形成すれば、第１のコントロール層１９Ａと第２のコントロール層１９Ｂとの間にリークパスが形成されるおそれがない。また、エッチングが不要であり、第２の半導体層１５にダメージが生じることもない。さらに、第２の半導体層１５が第４の半導体層４４に覆われるため、欠陥準位がチャネル領域に及ぼす影響も低減される。なお、第４の半導体層４４は、ＧａＮに代えてＡｌＧａＮとしてもよい。
【０１１８】
（第４の実施形態の第６変形例）
以下に、本発明の第４の実施形態の第６変形例について図面を参照して説明する。図１７は第４の実施形態の第６変形例に係る半導体装置の断面構成を示している。図１７において図８と同一の構成要素には同一の符号を附すことにより説明を省略する。図１７に示すように、本変形例の半導体装置は、第２の半導体層１５を覆うＳｉＯ2からなる酸化膜層４６を備えている。酸化膜層４６は、互いに間隔をおいて形成された開口部を有し、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂは、開口部に形成されている。
【０１１９】
図１８は、本変形例の半導体装置における第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂの形成方法を工程順に示している。まず、図１８（ａ）に示すように、Ｓｉからなる基板１１の上にバッファ層１２と、半導体層積層体１３とを順次ＭＯＣＶＤ法により形成する。バッファ層１２は、交互に積層された厚さが１０ｎｍのＡｌＮと厚さが１０ｎｍのＧａＮとにより形成すればよく、厚さは１μｍとすればよい。半導体層積層体１３は、厚さが２μｍのアンドープのＧａＮからなる第１の半導体層１４と、厚さが６０ｎｍのｎ型又はアンドープのＡｌＧａＮからなる第２の半導体層１５とすればよい。
【０１２０】
次に、図１８（ｂ）に示すように、第２の半導体層１５の上にＳｉＯ2からなる酸化膜
層４６を形成した後、選択的に除去して開口部４６ａを形成する。
【０１２１】
次に、図１８（ｃ）に示すように、開口部４６ａにｐ型ＧａＮからなる第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂを再成長により形成する。この後、既知の方法により電極等を形成すればよい。
【０１２２】
本変形例の半導体装置は、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂを再成長により形成している。このため、第１のコントロール層１９Ａと第２のコントロール層１９Ｂとの間にリークパスが生じるおそれがない。また、第２の半導体層１５がエッチングされることがないため、第２の半導体層１５がダメージを受けることがない。従って、欠陥準位による電流コラプスの発生を抑えることもできる。
【０１２３】
（第５の実施形態）
本発明の第５の実施形態について図面を参照して説明する。図１９は第５の実施形態に係る半導体装置の構成を示している。図１９に示すように第５の実施形態の半導体装置は、双方向スイッチ装置であり、双方向スイッチ本体であるデュアルゲートの半導体素子１０と、デュアルゲートの半導体素子１０を双方向スイッチとして動作させる制御部２０とにより構成されている。
【０１２４】
半導体素子１０は、第１の実施形態において示したデュアルゲート半導体素子を用いればよい。また、第４の実施形態及びその変形例において示したデュアルゲート半導体素子を用いることもできる。
【０１２５】
具体的には、シリコン（Ｓｉ）からなる基板１１の上に厚さが１０ｎｍ窒化アルミニウム（ＡｌＮ）と厚さが１０ｎｍの窒化ガリウム（ＧａＮ）とが交互に積層されてなる厚さが１μｍのバッファ層１２が形成され、その上に半導体層積層体１３が形成されている。半導体層積層体１３は、第１の半導体層１４と第１の半導体層１４と比べてバンドギャップが大きい第２の半導体層１５とが基板側から順次積層されている。本実施形態においては、第１の半導体層１４は、厚さが２μｍのアンドープの窒化ガリウム（ＧａＮ）層であり、第２の半導体層１５は、厚さが２０ｎｍのｎ型の窒化アルミニウムガリウム（ＡｌＧａＮ）層である。
【０１２６】
第１の半導体層１４の第２の半導体層１５とのヘテロ界面近傍には、自発分極及びピエゾ分極による電荷が生じる。これにより、シートキャリア濃度が１×１０13ｃｍ-2以上で且つ移動度が１０００ｃｍ2Ｖ／ｓｅｃ以上の２次元電子ガス（２ＤＥＧ）層であるチャネル領域が生成されている。
【０１２７】
半導体層積層体１３の上には、互いに間隔をおいて第１の電極１６Ａと第２の電極１６Ｂとが形成されている。第１の電極１６Ａ及び第２の電極１６Ｂは、チタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されており、チャネル領域とオーミック接触している。図１９においては、コンタクト抵抗を低減するために、第２の半導体層１５の一部を除去すると共に第１の半導体層１４を４０ｎｍ程度掘り下げて、第１の電極１６Ａ及び第２の電極１６Ｂが第２の半導体層１５と第１の半導体層１４との界面に接するように形成した例を示している。なお、第１の電極１６Ａ及び第２の電極１６Ｂは、第２の半導体層１５の上に形成してもよい。
【０１２８】
ｎ型の第２の半導体層１５の上における第１の電極１６Ａと第２の電極１６Ｂとの間の領域には、ｐ型半導体層である第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂが互いに間隔をおいて選択的に形成されている。第１のコントロール層１９Ａの上には第１のゲート電極１８Ａが形成され、第２のコントロール層１９Ｂの上には第２のゲート電極１８Ｂが形成されている。第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂは、それぞれパラジウム（Ｐｄ）と金（Ａｕ）とが積層されており、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂとオーミック接触している。
【０１２９】
第２の半導体層１５及び第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂを覆うように窒化シリコン（ＳｉＮ）からなるパッシベーション膜４１が形成されている。パッシベーション膜４１を形成することで、いわゆる電流コラプスの原因となる欠陥を補償し、電流コラプスを改善することが可能となる。
【０１３０】
第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂは、それぞれ厚さが３００ｎｍで、マグネシウム（Ｍｇ）がドープされたｐ型のＧａＮからなる。第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂと、第２の半導体層１５とによりｐｎ接合がそれぞれ形成される。これにより、第１の電極と第１のゲート電極間との電圧が例えば０Ｖでは、第１のｐ型ＧａＮ層からチャネル領域中に空乏層が広がるため、チャネルに流れる電流を遮断することができ、同様に、第２の電極と第２のゲート電極間との電圧が例えば０Ｖ以下のときには、第２のｐ型ＧａＮ層からチャネル領域中に空乏層が広がるため、チャネルに流れる電流を遮断することができ、いわゆるノーマリーオフ動作をする半導体素子を実現している。
【０１３１】
第１の電極１６Ａの電位をＶ１、第１のゲート電極１８Ａの電位をＶ２、第２のゲート電極１８Ｂの電位をＶ３、第２の電極１６Ｂの電位をＶ４とする。この場合において、Ｖ２がＶ１より１．５Ｖ以上高ければ、第１のコントロール層１９Ａからチャネル領域中に広がる空乏層が縮小するため、チャネル領域に電流を流すことができる。同様にＶ３がＶ４より１．５Ｖ以上高ければ、第２のコントロール層１９Ｂからチャネル領域中に広がる空乏層が縮小し、チャネル領域に電流を流すことができる。つまり、第１のゲート電極１８Ａのいわゆる閾値電圧及び第２のゲート電極１８Ｂのいわゆる閾値電圧は共に１．５Ｖである。以下においては、第１のゲート電極１８Ａの下側においてチャネル領域中に広がる空乏層が縮小し、チャネル領域に電流を流すことができるようになる第１のゲート電極の閾値電圧を第１の閾値電圧とし、第２のゲート電極１８Ｂの下側においてチャネル領域中に広がる空乏層が縮小し、チャネル領域に電流を流すことができるようになる第２のゲート電極の閾値電圧を第２の閾値電圧とする。
【０１３２】
また、第１のコントロール層１９Ａと第２のコントロール層１９Ｂとの間の距離は、第１の電極１６Ａ及び第２の電極１６Ｂに印加される最大電圧に耐えられるように設計する。
【０１３３】
制御部２０は、第１の電極１６Ａと第１のゲート電極１８Ａとの間に接続された第１の電源２１と、第２の電極１６Ｂと第２のゲート電極１８Ｂとの間に接続された第２の電源２２とを有している。本実施形態における第１の電源２１及び第２の電源２２は、出力電圧を変化させることができる可変電源である。
【０１３４】
第１の電極１６Ａと第２の電極１６Ｂとの間には負荷回路が接続される。以下においては負荷回路が、第１の電極１６Ａと第２の電極１６Ｂとの間に接続された可変電源３５であるとして説明を行う。
【０１３５】
以下に、第５の実施形態に係る半導体装置の動作について説明する。説明のため、第１の電極の電位を０Ｖとし、第１の電源２１の出力電圧をＶｇ１、第２の電源２２の出力電圧をＶｇ２、第２の電極１６Ｂと第１の電極１６Ａとの間の電圧をＶS2S1、第２の電極１６Ｂと第１の電極１６Ａとの間に流れる電流をＩS2S1とする。ＶS2S1は、通常のＦＥＴのドレイン電圧Ｖｄｓに相当し、ＩS2S1はドレイン電流Ｉｄｓに相当する。
【０１３６】
Ｖ４がＶ１よりも高い場合、例えば、Ｖ４が＋１００Ｖで、Ｖ１が０Ｖの場合において、第１の電源２１及び第２の電源２２の出力電圧Ｖｇ１及びＶｇ２をそれぞれ第１の閾値電圧及び第２の閾値電圧以下の電圧、例えば０Ｖとする。これにより、第１のコントロール層１９Ａから広がる空乏層が、チャネル領域中を第２のｐ型ＧａＮ層の方向へ向けて広がるため、チャネルに流れる電流を遮断することができる。従って、Ｖ４が正の高電圧であっても、第２の電極１６Ｂから第１の電極１６Ａへ流れる電流を遮断する遮断状態を実現できる。
【０１３７】
一方、Ｖ４がＶ１よりも低い場合、例えばＶ４が−１００Ｖで、Ｖ１が０Ｖの場合においても、第２のコントロール層１９Ｂから広がる空乏層が、チャネル領域中を第１のコントロール層１９Ａの方向へ向けて広がり、チャネルに流れる電流を遮断することができる。このため、第２の電極１６Ｂに負の高電圧が印加されている場合においても、第１の電極から第２の電極へ流れる電流を遮断することができる。すなわち、双方向の電流を遮断することが可能となる。
【０１３８】
以上のような構造及び動作において、耐圧を確保するためのチャネル領域を第１のゲート電極と第２のゲート電極とが共有する。２個のノーマリーオフ型のＡｌＧａＮ／ＧａＮ−ＨＦＥＴと２個のダイオードとからなる従来の双方向スイッチ本体では、ＡｌＧａＮ／ＧａＮ−ＨＦＥＴ２素子分のチャネル領域とダイオード２素子分のチャネル領域が必要であった。しかし、本実施形態の素子は１素子分のチャネル領域の面積で双方向スイッチ本体が実現可能である。従って、デュアルゲートの半導体素子を双方向スイッチ本体として用いれば、２個のノーマリーオフ型ＡｌＧａＮ／ＧａＮ−ＨＦＥＴと２個のダイオードとを用いた場合と比べてチップ面積をより少なくすることができる。従って、双方向スイッチ装置の低コスト化及び小型化が可能となる。
【０１３９】
第１の電源２１及び第２の電源２２の出力電圧Ｖｇ１及びＶｇ２が、それぞれ第１の閾値電圧及び第２の閾値電圧よりも高い電圧、例えば５Ｖの場合には、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂに印加される電圧は、共に閾値電圧よりも高くなる。従って、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂからチャネル領域に空乏層が広がらないため、チャネル領域は第１のゲート電極１８Ａの下側においても、第２のゲート電極１８Ｂの下側においてもピンチオフされない。その結果、第１の電極１６Ａと第２の電極１６Ｂとの間に双方向に電流が流れる導通状態を実現できる。
【０１４０】
次に、Ｖｇ１を第１の閾値電圧よりも高い電圧とし、Ｖｇ２を第２の閾値電圧以下とした場合の動作について説明する。本実施形態のデュアルゲートの半導体素子１０を等価回路で表すと図２０（ａ）に示すように第１のトランジスタ３６と第２のトランジスタ３７とが直列に接続された回路とみなすことができる。この場合、第１のトランジスタ３６のソース（Ｓ）が第１の電極１６Ａ、第１のトランジスタ３６のゲート（Ｇ）が第１のゲート電極１８Ａに対応し、第２のトランジスタ３７のソース（Ｓ）が第２の電極１６Ｂ、第２のトランジスタ３７のゲート（Ｇ）が第２のゲート電極１８Ｂに対応する。
【０１４１】
このような回路において、例えば、Ｖｇ１を５Ｖ、Ｖｇ２を０Ｖとした場合、Ｖｇ２が０Ｖであるということは第２のトランジスタ３７のゲートとソースが短絡されている状態と等しいため、半導体素子１０は図２０（ｂ）に示すような回路とみなすことができる。つまり、半導体素子１０は、第１の電極１６Ａがソース（Ｓ）、第２のゲート電極１８Ｂがゲート（Ｇ）、第２の電極１６Ｂがドレイン（Ｄ）であるトランジスタであり、ソース（Ｓ）とゲート（Ｇ）とが電気的に接続された回路と等しくなる。
【０１４２】
以下において、図２０（ｂ）に示すトランジスタのソース（Ｓ）をＡ端子、ドレイン（Ｄ）をＢ端子、ゲート（Ｇ）をＣ端子として説明を行う。
【０１４３】
Ｂ端子の電位がＡ端子の電位よりも高い場合には、Ａ端子がソースでＢ端子がドレインであるトランジスタとみなすことができる。このような場合、Ｃ端子（ゲート）とＡ端子（ソース）との間の電圧は０Ｖであり、閾値電圧以下のため、Ｂ端子(ドレイン)からＡ端子（ソース）に電流は流れない。
【０１４４】
一方、Ａ端子の電位がＢ端子の電位よりも高い場合には、Ｂ端子がソースでＡ端子がドレインのトランジスタとみなすことができる。このような場合、Ｃ端子（ゲート）とＡ端子（ドレイン）との電位が同じであるため、Ａ端子の電位がＢ端子を基準として閾値電圧以上となると、ゲートにＢ端子（ソース）を基準として閾値電圧以上の電圧が印加され、Ａ端子（ドレイン）からＢ端子（ソース）へ電流を流すことができる。
【０１４５】
つまり、トランジスタのゲートとソースとを短絡させた場合、ドレインがカソードでソースがアノードのダイオードとして機能し、その順方向立上り電圧はトランジスタの閾値電圧となる。
【０１４６】
そのため、図２０（ａ）に示す第２のトランジスタ３７の部分は、ダイオードとみなすことができ、図２０（ｃ）に示すような等価回路となる。図２０（ｃ）に示す等価回路において、双方向スイッチ本体のドレインの電位がソースの電位よりも高い場合、第１のトランジスタ３６のゲートに５Ｖが印加されているので、第１のトランジスタ３６はオン状態であり、ドレインからソースへ電流を流すことが可能となる。但し、ダイオードの順方向立上り電圧によるオン電圧が発生する。また、双方向スイッチ素子のソースの電位がドレインの電位よりも高い場合、その電圧は第２のトランジスタ３７からなるダイオードが担い、双方向スイッチ素子のソースからドレインへ流れる電流を阻止する。つまり、第１ゲートに閾値電圧以上の電圧を与え、第２ゲートに閾値電圧以下の電圧を与えることによりいわゆる逆阻止動作が可能なトランジスタが実現できる。
【０１４７】
図２１は、半導体素子１０の第２の電極１６Ｂと第１の電極１６Ａとの間の電圧ＶS2S1と、第２の電極１６Ｂから第１の電極１６Ａに流れる電流ＩS2S1との関係であり、（ａ）は、Ｖｇ１とＶｇ２とを同時に変化させた場合を示し、（ｂ）はＶｇ２を第２の閾値電圧以下の０Ｖとし、Ｖｇ１を変化させた場合を示し、（ｃ）はＶｇ１を第１の閾値電圧以下の０ＶとしてＶｇ２を変化させた場合を示している。なお、図２１において横軸であるＶS2S1は、第１の電極１６Ａを基準とした電圧であり、縦軸であるＩS2S1は第２の電極１６Ｂから第１の電極１６Ａへ流れる電流を正としている。
【０１４８】
図２１（ａ）に示すように、Ｖｇ１及びＶｇ２が０Ｖの場合及び１Ｖの場合には、ＶS2S1が正の場合にも負の場合にもＩS2S1は流れず、半導体素子１０は遮断状態となる。また、Ｖｇ１とＶｇ２とが共に閾値電圧よりも高くなると、ＶS2S1に応じてＩS2S1が双方向に流れる導通状態となる。
【０１４９】
一方、図２１（ｂ）に示すように、Ｖｇ２を第２の閾値電圧以下の０Ｖとし、Ｖｇ１を第１の閾値電圧以下の０Ｖとした場合には、ＩS2S1は双方向に遮断される。しかし、Ｖｇ１を第１の閾値電圧以上の２Ｖ〜５Ｖとした場合には、ＶS2S1が１．５Ｖ未満の場合にはＩS2S1が流れないが、ＶS2S1が１．５Ｖ以上になるとＩS2S1が流れる。つまり、第２の電極１６Ｂから第１の電極１６Ａにのみに電流が流れ、第１の電極１６Ａから第２の電極１６Ｂには電流が流れない逆阻止状態となる。また、Ｖｇ１を０Ｖとし、Ｖｇ２を変化させた場合には図２１（ｃ）に示すように、第１の電極１６Ａから第２の電極１６Ｂにのみに電流が流れ、第２の電極１６Ｂから第１の電極１６Ａには電流が流れない逆阻止状態となる。
【０１５０】
以上より、半導体素子１０は、そのゲートバイアス条件により、双方向の電流を遮断・通電する双方向スイッチ本体として機能すると共に、１方向にのみ電流を流し且つ双方向の電流を遮断する逆阻止動作を行う双方向スイッチ本体としても機能させることができる。その逆阻止特性の電流が通電する方向も切り換えることができる。
【０１５１】
なお、本実施形態においては、第１ゲート及び第２ゲートの閾値電圧が１．５Ｖの場合について説明した。しかし、第１ゲート及び第２ゲートの閾値電圧は、ＡｌＧａＮ層の膜厚及びＡｌ組成並びにｐ型ＧａＮ層のアクセプタ濃度を変更することにより、調整することができる。第１ゲート及び第２ゲートの閾値電圧は、０Ｖ〜３Ｖ程度であることが望ましい。
【０１５２】
（第６の実施形態）
以下に、本発明の第６の実施形態について図面を参照して説明する。図２２は第６の実施形態に係る半導体装置に用いる半導体素子の断面構成を示している。図２２において図１９と同一の構成要素には同一の符号を附すことにより説明を省略する。
【０１５３】
本実施形態の半導体素子１０は、Ｓｉからなる基板１１の上に厚さが１０ｎｍのＡｌＮと厚さが１０ｎｍのＧａＮとが交互に積層されてなる厚さが１μｍのバッファ層１２が形成され、その上に半導体層積層体１３が形成されている。半導体層積層体１３は、厚さが２μｍのアンドープの第１の半導体層１４と、厚さが５０ｎｍのｎ型の第２の半導体層１５とが下側から順次積層されている。
【０１５４】
半導体層積層体１３の上には、互いに間隔をおいて第１の電極１６Ａと第２の電極１６Ｂとが形成されている。第１の電極１６Ａ及び第２の電極１６Ｂは、チタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されており、チャネル領域とオーミック接触している。本実施形態においては、第１の電極１６Ａ及び第２の電極１６Ｂを第２の半導体層１５の上に形成する例を示している。しかし、第５の実施形態と同様に、第２の半導体層１５の一部を除去すると共に第１の半導体層１４を４０ｎｍ程度掘り下げて、第１の電極１６Ａ及び第２の電極１６Ｂが第２の半導体層１５と第１の半導体層１４との界面に接するように形成してもよい。
【０１５５】
第２の半導体層１５における第１の電極１６Ａと第２の電極１６Ｂとの間の領域には、深さが４０ｎｍの凹部（リセス構造）が２つ形成されており、凹部を埋めるように第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂがそれぞれ形成されている。第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂは、それぞれパラジウム（Ｐｄ）と金（Ａｕ）とが積層されており、第２の半導体層１５とショットキー接合を形成している。
【０１５６】
本実施形態の半導体素子１０は、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂが第２の半導体層１５に形成された凹部にそれぞれ形成されている。このため、第２の半導体層１５の厚さが、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂの下側において他の部分よりも薄い。これにより、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂの閾値電圧を正の方向にシフトすることがでる。従って、ノーマリーオフ型のデュアルゲートの半導体素子１０を実現することが可能となる。また、ＡｌＧａＮ層の表面に形成されるトラップに起因する電流コラプスが、ＡｌＧａＮとＧａＮとが積層された電界効果トランジスタにおいて問題となっている。しかし、本実施形態の半導体素子１０は、ＡｌＧａＮ層の表面がチャネル領域から離れているため、電流コラプスを低減できるという効果も得られる。
【０１５７】
また、図２２に示す半導体装置は、第１のゲート電極１８Ａ及び第２のゲート電極１８ＢがＡｌＧａＮ層と接触するように形成されているが、絶縁膜を介してＡｌＧａＮ層上に形成されていてもよい。この場合の絶縁膜は、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ2）、酸化ハフニウム（ＨｆＯ2）アルミナ（Ａｌ2Ｏ3）又は酸化タンタル（Ｔａ2Ｏ5）等が望ましい。
【０１５８】
なお、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂが凹部の周辺における第２の半導体層１５の上を覆うように形成する例を示したが、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂが第２の半導体層１５の上を覆っていなくてもよい。
【０１５９】
本実施形態においては、第１のゲート電極及び第２のゲート電極の直下におけるＡｌＧａＮ層の膜厚を、凹部を形成することにより薄膜化して、ノーマリーオフ動作を可能とする例を示した。しかし、ＡｌＧａＮ層全体を薄膜化することにより、ノーマリーオフ動作を実現してもよい。このような構造とすれば、凹部を形成するプロセスが不要となり、より少ない工数で素子を作成でき、低コスト化が可能となる。
【０１６０】
なお、本実施形態の半導体素子は、ＡｌＧａＮ層の膜厚及びＡｌ組成並びにゲート電極の材料を変更することにより、その閾値電圧を調整することができる。ノーマリーオフ動作をする双方向スイッチ本体を実現する場合においては、閾値電圧は０Ｖ〜１Ｖが望ましい。
【０１６１】
（第７の実施形態）
以下に、本発明の第７の実施形態について図面を参照して説明する。図２３は第７の実施形態に係る半導体装置に用いる半導体素子の断面構成を示している。図２３において図１９と同一の構成要素には同一の符号を附すことにより説明を省略する。
【０１６２】
本実施形態の半導体素子１０は、Ｓｉからなる基板１１の上に厚さが１０ｎｍのＡｌＮと厚さが１０ｎｍのＧａＮとが交互に積層されてなる厚さが１μｍのバッファ層１２が形成され、その上に半導体層積層体１３が形成されている。半導体層積層体１３は、厚さが２μｍのアンドープの第１の半導体層１４と、厚さが５０ｎｍのｎ型の第２の半導体層１５とが下側から順次積層されている。
【０１６３】
半導体層積層体１３の上には、互いに間隔をおいて第１の電極１６Ａと第２の電極１６Ｂとが形成されている。第１の電極１６Ａ及び第２の電極１６Ｂは、チタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されており、チャネル領域とオーミック接触している。本実施形態においては、第１の電極１６Ａ及び第２の電極１６Ｂを第２の半導体層１５の上に形成する例を示している。しかし、第５の実施形態と同様に、第２の半導体層１５の一部を除去すると共に第１の半導体層１４を４０ｎｍ程度掘り下げて、第１の電極１６Ａ及び第２の電極１６Ｂが第２の半導体層１５と第１の半導体層１４との界面に接するように形成してもよい。
【０１６４】
第２の半導体層１５の上における第１の電極１６Ａと第２の電極１６Ｂとの間の領域には、第１の電極１６Ａ側から互いに間隔をおいて、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂが形成されている。第１のゲート電極１８Ａは、第２の半導体層１５の上に選択的に形成された第１のコントロール層１９Ａの上に形成され、第２のゲート電極１８Ｂは第２の半導体層１５と接して形成されている。第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂは、それぞれパラジウム（Ｐｄ）と金（Ａｕ）とが積層されており、第１のゲート電極１８Ａは第１のコントロール層１９Ａとオーミック接合を形成している。第１のコントロール層１９Ａは、厚さが３００ｎｍで、マグネシウム（Ｍｇ）がドープされたｐ型のＧａＮからなる。
【０１６５】
第１のコントロール層１９Ａと第２の半導体層１５とによりｐｎ接合が形成される。これにより、第１の電極１６Ａと第１のゲート電極１８Ａとの間の電圧が例えば０Ｖの場合には、第１のコントロール層１９Ａからチャネル領域中に空乏層が広がり、チャネルに流れる電流が遮断される。従って、第１の閾値電圧は約１．５Ｖとなる（上本康弘  他，“信学技報”，社団法人電子情報通信学会，２００７年，１０６巻，４５９号，ｐ．１９３−１９７を参照。）。
【０１６６】
一方、第２のゲート電極１８Ｂと第２の半導体層１５とはショットキー接合を形成している。このため、第２の電極１６Ｂと第２のゲート電極１８Ｂとの間の電圧が例えば０Ｖのときには、チャネル領域中に空乏層が広がるため、チャネルに流れる電流を遮断することができる。従って、第２のゲート電極１８Ｂの閾値電圧は０Ｖとなる（中田健  他，“信学技報”，社団法人電子情報通信学会，２００５年，１０５巻，３２５号，ｐ．５１−５６を参照）。但し、第２の閾値電圧が０Ｖとなるように第２の半導体層１５のＡｌとＧａとの組成比を調整している。
【０１６７】
このように第１の閾値電圧が１．５Ｖ、第２の閾値電圧が０Ｖである半導体装置とすることにより、逆阻止動作において順方向電流が流れている際に発生するオン電圧を０Ｖとすることが可能となる。このため、より低抵抗なデュアルゲート半導体装置を形成することができる。
【０１６８】
また、第２の閾値電圧を０Ｖとする方法として、図２４に示すように第２の半導体層１５に凹部を形成し、凹部を埋めるように第２のゲート電極１８Ｂを形成してもよい。このような構造とすることで、第２の半導体層１５のＡｌ組成を少なくしないままで第２のゲート電極１８Ｂの閾値電圧を０Ｖとすることができるので、高濃度のシートキャリア濃度を維持したまま第２のゲート電極１８Ｂの閾値電圧を０Ｖとすることができる（非特許文献２を参照）。なお、第２ゲートの閾値電圧は、必ずしも０Ｖとする必要はなく、０Ｖ〜１Ｖの範囲とすることが好ましい。
【０１６９】
なお、第２のゲート電極１８Ｂが凹部の周辺における第２の半導体層１５の上を覆うように形成する例を示したが、第２のゲート電極１８Ｂが第２の半導体層１５の上を覆っていなくてもよい。
【０１７０】
なお、第５〜第７の実施形態は４端子の双方向スイッチ本体の例を示しているが、逆阻止動作だけを必要とする双方向スイッチ本体を形成する場合には、第２のゲート電極と第２の電極をＡｕ等からなる配線を用いて電気的に接続してもよい。このような構成とすることにより、逆阻止動作のみが可能な３端子の双方向スイッチ本体を形成できる。このように３端子の素子とすることにより、従来のトランジスタと同様に扱え、第２のゲート電極をバイアスするための駆動回路や電源が不要となる。
【０１７１】
また、第５〜第７の実施形態において双方向スイッチ本体の逆阻止動作について説明したが、この動作はダイオードの動作と同じであるため、双方向スイッチ本体はダイオードで求められるのと同等の高速スイッチング特性が求められる。ダイオードのスイッチング特性とは、印加電圧の極性が切り替わる際に、すばやく電流を通電状態から遮断状態にする特性のことである。一般的なｐｎ接合ダイオードは、アノードからカソードへ通電中に、ダイオードの印加電圧の極性を切り換えると、ダイオードは瞬間的にカソードからアノードへ電流を通電し、一定時間後にカソードからアノードへの電流を遮断する特性を示す。この特性は一般にリカバリー特性と呼ばれ、カソードからアノードへの電流が遮断されるまでの一定時間はリカバリー時間と呼ばれ、瞬間的にカソードからアノードへ流れる電流はリカバリー電流と呼ばれている。
【０１７２】
一般的にｐｎ接合ダイオードのリカバリー電流は、少数キャリア蓄積効果により、通電時に注入された少数キャリアが、逆バイアス時に排出される課程で、ダイオードの整流作用と反して逆方向の電流として排出されことで発生する。
【０１７３】
ダイオードのリカバリー電流を低減するためには、原因となる少数キャリアを少なくすればよく、ｐｎ接合を廃したダイオードを構成すればよい。例えば、ショットキー障壁によりダイオードを構成しているショットキーバリアダイオードは、キャリアが電子のみであるためリカバリー電流が小さい。
【０１７４】
第５〜第７の実施形態における双方向スイッチ本体の逆阻止動作では、第２のゲート電極を通じて電流が流れるのではなく、第２の電極から第１の電極へ二次元電子ガスによるチャネル領域を介して通電する。つまり、ｐ型半導体を通過することなく、ダイオードとしての動作を行い、寄生ダイオードのような寄生構造もないため、少数キャリア蓄積効果がない。その結果、ｐｎ接合ダイオードと比べてリカバリー電流が小さくなり、リカバリー時間が短くなる。
【０１７５】
（第８の実施形態）
以下に、本発明の第８の実施形態について図面を参照して説明する。図２５は第８の実施形態に係る半導体装置の構成を示している。図２５において図１９と同一の構成要素には同一の符号を附すことにより説明を省略する。
【０１７６】
図２５に示すように本実施形態の半導体装置は、制御部２０が、第１のスイッチ回路２３Ａを介して第１のゲート電極１８Ａと接続された第１の電源２１と、第２のスイッチ回路２３Ｂを介して第２のゲート電極１８Ｂと接続された第２の電源２２とを有している。      
【０１７７】
第１のスイッチ回路２３Ａ及び第２のスイッチ回路２３Ｂは、発光ダイオード（ＬＥＤ）とフォトダイオードとからなるフォトカップラを有し、外部からの制御信号によりオン状態とオフ状態とを切り換えることができ且つ制御信号とスイッチ出力とを電気的に分離することができる。図２５においては、第１のスイッチ回路２３Ａ及び第２のスイッチ回路２３Ｂに、ゲート駆動回路が内蔵された集積回路を用いる例を示している。このような集積回路は広く市販されているものを用いればよく、例えば東芝社製のフォトカップラＴＬＰ２５１等を用いればよい。また、このようなゲート駆動回路が内蔵された集積回路でなくても、制御信号とスイッチ出力とを電気的に分離できるスイッチであればどのようなものを用いてもよい。
【０１７８】
本実施形態においては、第１の電源２１及び第２の電源２２の電圧は、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂの閾値電圧よりも高く設定する。また、第２の電源２２は、絶縁されたバッテリ又は絶縁型電圧コンバータ（ＤＣ−ＤＣコンバータ）等の負荷電源３１とは絶縁された電源を用いる。これにより、第２のゲート電極は、回路共通の基準電位（接地電位）とは異なる基準電位を有する駆動信号により駆動される。
【０１７９】
以下に、第８の実施形態に係る半導体装置の動作について説明する。外部からの制御信号により第１のスイッチ回路２３Ａ及び第２のスイッチ回路２３Ｂがオン状態となると、第１の電源２１と第１のゲート電極１８Ａ及び第２の電源２２と第２のゲート電極１８Ｂとがそれぞれ接続される。これにより、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂには、共に閾値電圧よりも高い電圧が印加されるため、第１の電極１６Ａと第２の電極１６Ｂとの間には双方向に電流が流れる。
【０１８０】
一方、制御信号により第１のスイッチ回路２３Ａ及び第２のスイッチ回路２３Ｂがオフ状態となった場合には、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂは、それぞれ第１の電源２１及び第２の電源２２と切り離され、第１のゲート電極１８Ａに第１の電極１６Ａと等しい電位が印加され、第２のゲート電極１８Ｂに第２の電極１６Ｂと等しい電位が印加される。第２の電極１６Ｂの電位が＋１００Ｖで、第１の電極１６Ａの電位が０Ｖの場合には、第１のゲート電極１８Ａの電位は第１の閾値電圧以下の０Ｖとなるため、チャネル領域は第１のゲート電極１８Ａの下側においてピンチオフされ、第２の電極１６Ｂから第１の電極１６Ａに電流は流れない。第２の電極１６Ｂの電位が−１００Ｖで、第１の電極１６Ａの電位が０Ｖの場合においても、第２のゲート電極１８Ｂと第２の電極１６Ｂとの間の電圧は第２の閾値電圧以下の０Ｖとなる。従って、第１の電極１６Ａから第２の電極１６Ｂに電流が流れることはない。
【０１８１】
（第９の実施形態）
以下に、本発明の第９の実施形態について図面を参照して説明する。図２６は第９の実施形態に係る半導体装置の構成を示している。図２６において図２５と同一の構成要素には同一の符号を附すことにより説明を省略する。
【０１８２】
本実施形態の半導体装置は、制御部２０が、第１の電源２１と第１のスイッチ回路２３Ａを挟んで反対側に接続された第３の電源２５と、第２の電源２２と第２のスイッチ回路２３Ｂを挟んで反対側に接続された第４の電源２６とを有している。第１の電源２１及び第２の電源２２の電圧は例えば５Ｖであり、第３の電源２５及び第４の電源２６の電圧は例えば３Ｖに設定する。また、第２の電源２２及び第４の電源２６は負荷電源３１と絶縁された電源を用いる。
【０１８３】
本実施形態においては、制御信号により第１のスイッチ回路２３Ａ及び第２のスイッチ回路２３Ｂがオン状態となると、第８の実施形態と同様に、第１のゲート電極１８Ａと第１の電源２１とが接続され、第２のゲート電極１８Ｂと第２の電源２２とが接続される。一方、第１のスイッチ回路２３Ａ及び第２のスイッチ回路２３Ｂがオフ状態となると、第１のゲート電極１８Ａと第３の電源２５とが接続され、第２のゲート電極１８Ｂと第４の電源２６とが接続される。従って、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂには−３Ｖが印加される。このため、第１の電極１６Ａと第２の電極１６Ｂとの間をより完全に遮断でき、リーク電流を低減できるので、半導体装置が消費する電力を低減することができる。
【０１８４】
第８及び第９の実施形態において、第１の電極が接地された例を示したが、第１の電極は接地されていなくてもよい。但し、この場合には、第１の電極と接続されたゲート制御用の電源は、負荷回路のグランドとは絶縁する。具体的には、バッテリ又は絶縁型ＤＣ−ＤＣコンバータ又はチャージポンプ回路を用いた絶縁型電源等を用いればよい。
【０１８５】
（第１０の実施形態）
以下に、本発明の第１０の実施形態について図面を参照して説明する。図２７は第１０の実施形態に係る半導体装置の構成を示している。図２７において図１９と同一の構成要素には同一の符号を附すことにより説明を省略する。
【０１８６】
図２７に示すように本実施形態の半導体装置は、制御部２０が、ＨＶＩＣ（High VoltageIntegrated Circuit）と呼ばれるゲート駆動回路を内蔵する駆動素子５３と第１の電源５１及び第２の電源５２とを有している。第１の電源５１及び第２の電源５２は第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂの閾値電圧以上の電圧、例えば５Ｖを出力している。制御部２０に用いられている駆動素子５３は、低電圧側で使用するローサイドゲート駆動回路５３Ａと高電圧側で使用するハイサイドゲート駆動回路５３Ｂとを有している。
【０１８７】
一般に高電圧側に接続されているゲート駆動回路に制御信号を伝えるにはフォトカプラ又は絶縁トランス等を用い、制御信号を電気的に絶縁する必要がある。しかし、ＨＶＩＣは、ハイサイドゲート駆動回路５３Ｂへの制御信号の伝達をレベルシフト回路５３Ｃにより行うため、フォトカプラ及び絶縁トランス等を用いる必要がなく、装置を小型化及び低コスト化することができる。
【０１８８】
本実施形態において用いた駆動素子５３は、ローサイド側の入力端子ＬＩＮに入力された信号によりローサイドゲート駆動回路５３Ａが駆動される。入力端子ＬＩＮにローレベル（例えば、０Ｖ）の信号が入力されると、ローサイド側の出力端子ＬＯとローサイド側の接地端子ＬＧＮＤとが接続され、出力端子ＬＯとローサイド側のバイアス電源端子ＶＣＣとは絶縁される。一方、入力端子ＬＩＮにハイレベル（例えば、５Ｖ）の信号が入力されると、出力端子ＬＯと接地端子ＬＧＮＤとが絶縁され、出力端子ＬＯとバイアス電源端子ＶＣＣとが接続される。
【０１８９】
また、ハイサイド側の入力端子ＨＩＮに入力された信号は、レベルシフト回路５３Ｃを介してハイサイドゲート駆動回路５３Ｂに伝達され、ハイサイドゲート駆動回路５３Ｂを駆動する。入力端子ＨＩＮにローレベルの信号が入力されると、ハイサイド側の出力端子ＨＯとハイサイド側のオフセット端子ＶＳとが接続され、出力端子ＨＯとハイサイド側のバイアス電源端子ＶＢとは絶縁される。一方、入力端子ＬＩＮにハイレベルの信号が入力されると、出力端子ＨＯとオフセット端子ＶＳとが絶縁され、出力端子ＨＯとバイアス電源端子ＶＢとが接続される。
【０１９０】
レベルシフト回路５３Ｃを介して信号が伝達されることにより、共通の基準電位である接地電位と異なる電位を基準とするハイサイドゲート駆動回路に、制御信号を伝達することが可能となる。つまり、出力端子ＨＯから出力されるハイサイド側の制御信号は、基準電位が接地電位とは異なる駆動信号となる。
【０１９１】
本実施形態の半導体装置は、ローサイド側の入力端子ＬＩＮには第１の信号源５４から第１の制御信号が供給され、出力端子ＬＯは半導体素子１０の第１のゲート電極１８Ａと接続されている。駆動素子５３の接地端子ＧＮＤと電源端子ＶＤＤとの間及びローサイド側の接地端子ＬＧＮＤとローサイド側のバイアス電源端子ＶＣＣとの間には第１の電源５１が接続されており、接地端子ＧＮＤ及び接地端子ＬＧＮＤは第１の電極１６Ａと接続されている。本実施形態においては、第１の制御信号及び第２の制御信号のローレベル及びハイレベルは例えば０Ｖ及び５Ｖとする。
【０１９２】
第１の制御信号がローレベルの場合には、第１のゲート電極１８Ａと第１の電極１６Ａとは短絡され、第１の制御信号がハイレベルの場合には、第１のゲート電極１８Ａと第１の電極１６Ａとの間には、第１の電源５１により第１のゲート電極１８Ａの閾値電圧以上の電圧が印加される。
【０１９３】
一方、ハイサイド側の入力端子ＨＩＮには第２の信号源５５から第２の制御信号が供給され、出力端子ＨＯは第２のゲート電極１８Ｂと接続されている。ハイサイド側のオフセット端子ＶＳとハイサイド側のバイアス電源端子ＶＢとの間には第２の電源５２が接続されており、オフセット端子ＶＳは第２の電極１６Ｂと接続されている。なお、第２の電源５２は、第１の電極１６Ａの電位から電気的に絶縁された絶縁型電源である。
【０１９４】
従って、第２の制御信号がローレベルの場合には、第２のゲート電極１８Ｂと第２の電極１６Ｂとは短絡され、第２の制御信号がハイレベルの場合には、第２のゲート電極１８Ｂと第２の電極１６Ｂとの間に、第２の電源５２により第２のゲート電極１８Ｂの閾値電圧以上の電圧が印加される。
【０１９５】
このため、第１の制御信号及び第２の制御信号をローレベルとすることにより、第１の電極１６Ａと第２の電極１６Ｂとの間に電流が流れない遮断状態を実現できる。また、第１の制御信号及び第２の制御信号をハイレベルとすることにより、第１の電極１６Ａと第２の電極１６Ｂとの間に双方向に電流が流れる導通状態を実現できる。さらに、第１の制御信号をローレベルとし、第２の制御信号をハイレベルとすることにより第１の電極１６Ａから第２の電極１６Ｂには電流が流れ、第２の電極１６Ｂから第１の電極１６Ａには電流が流れない逆阻止状態とすることができる。また、第１の制御信号をハイレベルとし、第２の制御信号をローレベルとすることにより第２の電極１６Ｂから第１の電極１６Ａには電流が流れ、第１の電極１６Ａから第２の電極１６Ｂには電流が流れない逆阻止状態とすることができる。
【０１９６】
本実施形態の半導体装置は、制御部２０にＨＶＩＣからなる駆動素子５３を用いているため、ハイサイド側の駆動回路に制御信号を伝えるためのフォトカプラ又は絶縁トランス等が不要となる。従って、制御部２０を小型化及び、低コスト化することができる。なお、駆動素子５３として、ハイサイド側の駆動回路が誘電体により分離されたＨＶＩＣを用いている。
【０１９７】
なお、レベルシフト回路は、ＩＣ化が可能なトランスを有し、そのトランスを介して信号を伝達することで入力信号と出力信号を電気的に絶縁する回路である。具体的な例としてアナログデバイス社製ＩＣのADum5240等が知られている。
【０１９８】
（第１１の実施形態）
以下に、本発明の第１１の実施形態について図面を参照して説明する。図２８は第１１の実施形態に係る半導体装置の構成を示している。図２８において図２７と同一の構成要素には同一の符号を附すことにより説明を省略する。
【０１９９】
図２８に示すように本実施形態の半導体装置は、制御部２０が第２の電源に代えてコンデンサ６１を有すると共に、コンデンサ６１を充電するための充電回路６３と、ローサイド側の出力端子ＬＯの出力及びハイサイド側の出力端子ＨＯの出力をそれぞれ一定電圧以下にする第１の降圧回路６４及び第２の降圧回路６５とを有している。
【０２００】
充電回路６３は、充電スイッチ回路と充電スイッチ回路を駆動するロジック回路６７とを有している。充電スイッチ回路は、駆動電源６６とコンデンサ６１との間に直列に接続されたダイオード６９とｐチャネルＭＯＳＦＥＴからなる半導体スイッチ６８を含む。半導体スイッチ６８であるｐチャネルＭＯＳＦＥＴの閾値電圧は、例えば−３Ｖとする。ロジック回路６７は、排他論理積（ＮＡＮＤ）ゲート回路６７Ａと遅延回路６７Ｂとを有する。ロジック回路６７は、第１の制御信号及び第２の制御信号が共にハイレベルとなった際に、遅延回路６７Ｂにより設定された遅延時間だけ遅れて出力がローレベルとなり、第１の制御信号及び第２の制御信号の少なくとも一方がローレベルとなった際に、遅延時間だけ遅れて出力がハイレベルとなる。
【０２０１】
第１の降圧回路６４は、抵抗６４Ａとツェナーダイオード６４Ｂとを有し、出力端子ＬＯの出力をツェナーダイオード６４Ｂの降伏電圧以下に制限する。第２の降圧回路６５は抵抗６５Ａとツェナーダイオード６５Ｂを有し、出力端子ＨＯの出力をツェナーダイオード６５Ｂの降伏電圧以下に制限する。ツェナーダイオード６４Ｂ及びツェナーダイオード６５Ｂの降伏電圧は、半導体素子１０の第１のゲート電極及び第２のゲート電極に流れ込む過電流によりトランジスタが破壊しない程度の電圧以下となるように設定すればよく、例えば５Ｖとすればよい。
【０２０２】
本実施形態において、駆動電源６６は、第１のゲート電極１８Ａの閾値電圧以上の例えば１０Ｖの電圧を出力する。また、第１の制御信号及び第２の制御信号のハイレベルは例えば駆動電源６６の出力と等しい１０Ｖとし、ローレベルは０Ｖとする。
【０２０３】
以下に、本実施形態の半導体装置の動作について説明する。まず、第１の制御信号及び第２の制御信号がハイレベルとなると、出力端子ＬＯと第１の電極１６Ａとの間の電圧は、駆動電源６６の出力と等しい１０Ｖとなる。しかし、第１の降圧回路６４により出力電圧は５Ｖに制限されるため、第１のゲート電極１８Ａと第１の電極１６Ａとの間の電圧は５Ｖとなる。この際に第２の電極１６Ｂに正の電圧が印加されていると、半導体素子１０はオン状態となり電流が流れるため、第２の電極１６Ｂの電位はオン電圧まで低下する。オン電圧は半導体素子１０のオン抵抗と通電電流とによって決まるが、ここでは例えば３Ｖであるとして説明をする。
【０２０４】
一方、第１の制御信号及び第２の制御信号がハイレベルとなることによりロジック回路６７の出力はローレベルとなる。従って、半導体スイッチ６８のゲートには０Ｖが印加される。半導体スイッチ６８のソースの電位は１０Ｖであるため、ソースに対するゲートの電圧が閾値電圧以下の−１０Ｖとなり、半導体スイッチ６８はオン状態となる。第２の電極１６Ｂの電圧がオン電圧である３Ｖに低下しているため、コンデンサ６１の両端には半導体スイッチ６８とダイオード６９を通して７Ｖの電圧が印加されて充電される。
【０２０５】
また、入力端子ＨＩＮがハイレベルであるため、出力端子ＨＯと第２の電極１６Ｂとの間の電圧は、バイアス電源端子ＶＢとオフセット端子ＶＳとの間の電圧である７Ｖとなる。出力端子ＨＯの出力電圧は第２の降圧回路６５により５Ｖに降圧されるため、第２のゲート電極１８Ｂと第２の電極１６Ｂとの間の電圧は５Ｖとなる。これにより、半導体素子１０は双方向に電流が流れる導通状態となる。また、コンデンサ６１は７Ｖに充電された状態を保つ。
【０２０６】
次に、第１の制御信号及び第２の制御信号がローレベルとなると、ロジック回路６７の出力はハイレベルとなり、半導体スイッチ６８のゲートには１０Ｖが印加される。これにより半導体スイッチ６８のソースゲート間の電圧は０Ｖとなり、半導体スイッチ６８はオフ状態となる。
【０２０７】
この状態で、第２の電極１６Ｂの電位が正の高電位（例えば＋１００Ｖ）となると、制御部２０には正の高電圧が印加される。しかし、ダイオード６９がその高電圧を担い、制御部２０が破壊されないようにする。また、第２の電極１６Ｂの電位が負の高電位（例えば−１００Ｖ）となると、制御部２０には負の高電圧が印加される。しかし、半導体スイッチ６８がオフ状態であるため、半導体スイッチ６８がその高電圧を担い、制御部２０が破壊されないようにする。このように、半導体素子１０がオフ状態の場合に、正又は負の高電圧が印加されたとしても、制御部２０がその高電圧で破壊されることはない。
【０２０８】
コンデンサ６１に再び充電する場合は、半導体素子１０をオン状態とし、第２の電極１６Ｂの電位をオン電圧まで低下させればよい。もし、コンデンサ６１に充電されるまでの時間が長い場合又はゲート駆動回路により大きな電力が必要な場合には、容量の大きなコンデンサを使用すればよい。
【０２０９】
また、ＮＡＮＤ回路６７Ａの出力と半導体スイッチ６８のゲートとの間に設けられた遅延回路６７Ｂは、半導体素子１０がオン状態となった後に半導体スイッチ６８をオン状態とするために設けられている。このため、遅延回路６７Ｂの遅延時間は半導体素子１０がオン状態となるまでの時間よりも遅く設定すればよい。
【０２１０】
本実施形態の半導体装置は、第２のゲート電極１８Ｂにバイアス電圧を印加するための絶縁型の電源が不要となる。従って、制御部２０をさらに小型化及び低コスト化することが可能となる。
【０２１１】
なお、一般に使用されるハーフブリッジ回路用のＨＶＩＣは、端子ＨＩＮと端子ＬＩＮに入力される信号が同時にハイレベルとなることを内蔵するロジック回路が禁止している。しかし、第１０及び第１１の実施形態において使用したＨＶＩＣは、端子ＨＩＮと端子ＬＩＮとが同時にハイレベルとなった場合においても動作が可能なＨＶＩＣを使用した。
【０２１２】
また、本発明で使用したＨＶＩＣは、端子ＨＩＮに入力した信号がレベルシフト回路５３Ｃを介してハイサイドゲート駆動回路５３Ｂに入力される。このため、ハイサイドゲート駆動回路５３Ｂにおける、制御信号が入力されてからゲート電圧を出力するまでの遅延時間が、ローサイドゲート駆動回路５３Ａにおける遅延時間よりも長くなってしまうおそれがある。この場合には、ローサイドゲート駆動回路５３Ａの入力端子ＬＩＮに遅延回路を設け、ローサイドゲート駆動回路５３Ａの出力とハイサイドゲート駆動回路５３Ｂの出力とが同期するようにすればよい。
【０２１３】
本実施形態においては、ゲート駆動回路がＨＶＩＣである例を示したが、フォトカップラを有するゲート駆動回路を用いてもよい。また、半導体スイッチ６８をｐチャネルＭＯＳＦＥＴとしたが、これに代えてｐチャネルＩＧＢＴ又はＰＮＰトランジスタを用いてもよい。
【０２１４】
（第１２の実施形態）
以下に、本発明の第１２の実施形態について図面を参照して説明する。図２９は第１２の実施形態に係る半導体装置の回路構成を示している。図２９において図１９と同一の構成要素には同一の符号を附すことにより説明を省略する。
【０２１５】
図２９に示すように本実施形態の半導体装置は、制御部２０がトランス７０を有し、第１の信号源５４が第１の電極１６Ａと第１のゲート電極１８Ａとの間に接続され、第２の信号源５５がトランス７０の二次側を介して第１の電極１６Ａと第２のゲート電極１８Ｂとの間に接続されている。トランス７０の一次側は、第１の電極１６Ａと第２の電極１６Ｂとの間に接続されている。トランス７０は、入力電圧と出力電圧とが１：１となり、使用する負荷回路３０の周波数において一次側に入力される電圧と二次側へ出力される電圧とが同位相となるものを用いた。また、第１の信号源５４が出力する第１の制御信号及び第２の信号源５５が出力する第２の制御信号のローレベル及びハイレベルは、例えば０Ｖと５Ｖとする。
【０２１６】
このような半導体装置において、例えば、負荷回路３０が−１００Ｖ〜＋１００Ｖの交流信号を出力している場合には、トランス７０の一次側にも−１００Ｖ〜＋１００Ｖの交流信号が入力される。このため、トランス７０の二次側にも同位相で−１００Ｖ〜＋１００Ｖの交流信号が出力される。
【０２１７】
この状態において、第２の制御信号を０Ｖとすると、トランス７０の二次側の電圧は一次側の電圧と等しくなる。従って、第２の電極１６Ｂの電位が−１００Ｖの場合には、第２のゲート電極１８Ｂの電位も−１００Ｖとなり、第２の電極１６Ｂの電位が＋１００Ｖの場合には、第２のゲート電極１８Ｂの電位も＋１００Ｖとなる。つまり、第２のゲート電極１８Ｂと第２の電極１６Ｂとの間には常に第２の閾値電圧以下の電圧が印加される。
【０２１８】
同時に、第１の制御信号を０Ｖとすると、第１のゲート電極１８Ａと第１の電極１６Ａとの間の電圧も０Ｖとなり、双方向に電流が流れない遮断状態を実現できる。また、第１の制御信号を５Ｖとすると、第２の電極１６Ｂから第１の電極１６Ａに電流が流れ、第１の電極１６Ａから第２の電極１６Ｂに電流が流れない逆阻止状態を実現できる。
【０２１９】
一方、第２の制御信号を５Ｖとすると、トランス７０の二次側の電圧は一次側の電圧よりも５Ｖ高くなる。従って、第２のゲート電極１８Ｂと第２の電極１６Ｂとの間の電圧は、第２の閾値電圧よりも高い５Ｖとなる。この状態において、第１の制御信号を５Ｖとすると、第１の電極１６Ａと第２の電極１６Ｂとの間に双方向に電流が流れる導通状態を実現できる。また、第１の制御信号を０Ｖとすると、第１の電極１６Ａから第２の電極１６Ｂに電流が流れ、第２の電極１６Ｂから第１の電極１６Ａに電流が流れない逆阻止状態を実現できる。
【０２２０】
本実施形態の半導体装置は、ゲート駆動用の電源が不要であるため、制御回路の簡素化及び低コスト化が可能となる。
【０２２１】
なお、本実施形態においては、トランス７０として、使用する負荷回路３０の周波数において一次側に入力される電圧と二次側へ出力される電圧とが同位相となるものを使用した。しかし、二次側に位相補償回路を設けることにより、同位相でないトランスを使用することも可能である。位相補償回路はどのようなものを用いてもよく、例えばトランス７０の二次側と第２のゲート電極１８Ｂとの間に、二次側が一次側と同位相となるような容量値をもつコンデンサを接続すればよい。
【０２２２】
また、本実施形態においては第１の信号源５４及び第２の信号源５５の電力により第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂに電流を印加しているが、ゲート駆動回路を介して第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂにバイアス電圧を印加する構成としてもよい。
（第１３の実施形態）
以下に、本発明の第１３の実施形態について図面を参照して説明する。図３０は第１３の実施形態に係る半導体装置の回路構成を示している。図３０において図１９と同一の構成要素には同一の符号を附すことにより説明を省略する。
【０２２３】
図３０に示すように本実施形態の半導体装置は、制御部２０がトランス７０とｎチャネルＭＯＳＦＥＴ７１とダイオード７２とツェナーダイオード７３と第１の電源７４とを有している。
【０２２４】
第１の信号源５４は、第１の電極１６Ａと第１のゲート電極１８Ａとの間に接続され、第２の信号源５５は、ｎチャネルＭＯＳＦＥＴ７１のゲート端子とソース端子の間に接続されている。ｎチャネルＭＯＳＦＥＴ７１のソース端子は第１の電極１６Ａと接続され、第１の電源７４の負極は第１の電極１６Ａと接続され、第１の電源７４の正極はトランス７０の一次側の一方の端子に接続されている。トランス７０の一次側の他方の端子は、ｎチャネルＭＯＳＦＥＴ７１のドレイン端子と接続されている。トランス７０の一次側の両端子の間にはダイオード７２とツェナーダイオード７３とが直列に接続されている。トランスの二次側の一方の端子は第２の電極１６Ｂと接続され、他方の端子は第２のゲート電極１８Ｂと接続されている。トランス７０の二次側の両端子の間には抵抗素子７５が接続されている。トランス７０は、入力電圧と出力電圧とが１：１である。また、第１の信号源５４が出力する第１の制御信号及び第２の信号源５５が出力する第２の制御信号のローレベル及びハイレベルは、例えば０Ｖと５Ｖとする。
【０２２５】
ｎチャネルＭＯＳＦＥＴ７１のオン状態とオフ状態とは、第２の信号源５５により制御される。このため、トランス７０の一次側に接続されたｎチャネルＭＯＳＦＥＴ７１と第１の電源７４とは、パルス状の電流の発生させるパルス電流発生部となっている。トランス７０の一次側へパルス状の電流を入力すると、トランス７０の二次側回路には電圧が発生する。発生した電圧を抵抗素子７５で受けることにより、第２の電極１６Ｂと第２のゲート電極１８Ｂとの間に所望の電圧を印加する。このような構成とすることで、ハイサイド側の絶縁電源をなくすことが可能となり、部品点数が少なくなるため、デュアルゲートの半導体素子１０の制御部２０をより低コストに作製できる。
【０２２６】
なお、トランス７０の一次側に流す電流のオンオフ動作を行うと、トランス７０のインダクタンスにより第１の電源７４及びｎチャネルＭＯＳＦＥＴ７１を破壊するほど高い電圧が発生する。その電圧を吸収するため、ダイオード７２とツェナーダイオード７３とを異なる極性で直列接続した保護回路をトランス７０の一次側に設けている。
【０２２７】
なお、第１０〜第１３の実施形態において逆阻止状態が必要ない場合には、制御用の信号源は１つでよい。また、第８及び第９の実施形態の回路についても、制御用の信号源を２つ設けることにより逆阻止状態を実現することが可能である。
【０２２８】
第１０〜第１３の実施形態において、デュアルゲートの半導体素子１０は、第５の実施形態において示したものを用いたが、第６及び第７の実施形態において示したものを用いてもよい。また、ノーマリオフ型のものに代えて、ノーマリオン型のものを用いてもよい。この場合に、第１のゲート電極及び第２のゲート電極に印加する電圧は、第１のゲート電極の閾値電圧及び第２のゲート電極の閾値電圧に応じて適当な値に変更すればよい。また、第１のゲート電極の閾値電圧と第２のゲート電極の閾値電圧とは異なっていてもよい。
【０２２９】
（第１４の実施形態）
以下に、本発明の第１４の実施形態について図面を参照して説明する。図３１は本発明の第１４の実施形態に係る窒化物半導体装置を用いたプラズマディスプレイ駆動回路を示している。本実施形態のプラズマディスプレイ駆動回路は、プラズマディスプレイパネルの電極にサステインパルスを供給するサステイン回路であり、以下のような構成を有している。
【０２３０】
第１のスイッチング素子８４の出力の一端は電源ラインＶsusに接続され、他端はサステイン回路の出力ＳＵＳと接続されている。第２のスイッチング素子８５の出力の一端はサステイン回路の出力ＳＵＳと接続され、他端は接地されている。第３のスイッチング素子８６の出力の一端は、コンデンサ８９の一端と接続され、コンデンサ８９の他端は接地されている。第３のスイッチング素子８６の他端は、インダクタ８８の一端と接続されている。第４のスイッチング素子８７は、第３のスイッチング素子８６と導通方向を逆方向にして並列接続され、第３のスイッチング素子８６及び第４のスイッチング素子８７により双方向スイッチング回路９０が形成されている。インダクタ８８の他端は、サステイン回路の出力ＳＵＳと接続されている。第１のスイッチング素子８４、第２のスイッチング素子８５、第３のスイッチング素子８６及び第４のスイッチング素子８７の各ゲート端子は、それぞれゲート駆動回路８３を介して制御信号線ＣＴＬ１、制御線ＣＴＬ２、制御線ＣＴＬ３及び制御線ＣＴＬ４と接続されている。
【０２３１】
双方向スイッチング回路９０は、出力ＳＵＳが接続されたプラズマディスプレイパネルの電極が有するコンデンサ成分とインダクタ８８とに起因する共振電流が流れる経路を形成するために設けられている。サステインパルスは、周期的に交互に反転する大電流のパルスである。従って、双方向スイッチング回路９０を構成するスイッチング素子には、正方向及び逆方向の大きな耐圧と、高速な動作が求められる。
【０２３２】
双方向スイッチング回路９０を構成する第３のスイッチング素子８６及び第４のスイッチング素子８７に例えば、図３に示す第１の実施形態の半導体装置を用いることにより、大電流のパルスを双方向に制御できるスイッチを容易に実現することができる。第１の実施形態の半導体装置は、十分な逆耐圧特性を有しているため、従来は必要であった逆耐圧特性を向上するためのダイオードが不要となるという効果も得られる。
【０２３３】
第１の実施形態の半導体装置は、オン抵抗が小さいため、スイッチング時間を短縮すると共に、スイッチング素子の電力損失を小さくでき、ジャンクション温度の制約をほとんど受けることがなくなる。また、第１の実施形態の半導体装置は、第１の窒化物半導体層及び第２の窒化物半導体層にホウ素等の不純物を注入することにより素子分離領域を形成すれば、１つの基板の上に２つの半導体装置を容易に形成することができる。このようにして、第３のスイッチング素子８６と第４のスイッチング素子８７とを１チップ化すれば、スイッチング素子間に生じる特性のばらつき及び配線のインピーダンス差による電流集中の問題もなくなり、スイッチング素子の電力能力を効率的に小さくできる。
【０２３４】
なお、第３のスイッチング素子８６及び第４のスイッチング素子８７には、他の実施形態に示した半導体素子を用いてもよい。また、双方向スイッチング回路９０とゲート駆動回路８３とを第５〜第１３の実施形態において示した双方向スイッチ装置に置き換えてもよい。
【０２３５】
第１のスイッチング素子８４及び第２のスイッチング素子８５には、第２のコントロール層１９Ｂを設けていないノーマリオフ型の窒化物半導体を用いた半導体装置を用いることができる。
【０２３６】
各実施形態及びその変形例において、デュアルゲート半導体素子を窒化物半導体により形成する例を示したが、基板の主面と平行に電子が走行する半導体素子であればよく、炭化珪素（ＳｉＣ）等からなる半導体により形成されていてもよい。第１のゲート電極及び第２のゲート電極の材料にＰｄとＡｕとを用いたが、ｐ型半導体とオーミック接合を形成すれば、これらに代えてＮｉ等を用いてもよい。また、基板１１は、Ｓｉに代えてＧａＮ、サファイア、ＳｉＣ、ＺｎＯ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＬｉＧａＯ2若しくはＬｉＡｌＯ2又はこれらの混晶等であってもよい。
【０２３７】
第１の電極及び第２の電極がオーミック接合したオーミック電極である例を示したが、制御すべき電流が流れれば必ずしもオーミック電極である必要はない。
【０２３８】
保護膜はＳｉＮである例を示したが、絶縁性が確保できればば特に限定はなく、窒化アルミニウム（ＡｌＮ）、酸化シリコン（ＳｉＯ2）、酸化ハフニウム（ＨｆＯ2）、アルミナ（Ａｌ2Ｏ3）又は酸化タンタル（Ｔａ2Ｏ5）等を用いてもよい。
【０２３９】
また、各実施形態及び変形例において示した半導体素子は、ＡｌＧａＮ層やＧａＮ層の主面が、ｃ面（（０００１）面）である例を示している。しかし、ｃ面ではなく、窒素とIII族元素を同数含む無極性面であってもよい。例えば、Ａ面（１１−２０）上に形成されていてもよい。このような構成にすることで、二次元電子ガス層によるチャネルに発生していた分極に起因するキャリアをなくし、閾値電圧をより正の方向に上昇させることができるため、ゲート直下に凹部構造を形成したり、ＡｌＧａＮ層を薄膜化することなく、容易にノーマリーオフ動作が可能となる。
【０２４０】
また、第２の半導体層１５は、いずれの実施形態及び変形例においても、アンドープとしてもｎ型としてもよい。
【０２４１】
なお、第８〜第１３の実施形態において、第１の電極を接地している場合について説明したが、接地されていなくともよい。
【０２４２】
また、第８〜第１３の実施形態において、第２の電源には第１の電極の電位から絶縁されたバッテリ又は絶縁型電圧コンバータ（ＤＣ−ＤＣコンバータ）等を用いればよい。また、第１の電源は、非絶縁型電源でよく、コストがより安い非絶縁型ＤＣ−ＤＣコンバータ等を用いてもよい。
【０２４３】
また、第１０及び第１１の実施形態におけるＨＶＩＣを駆動するための電源は、周辺回路の電源と共用してもよい。
【０２４４】
また、第８〜第１１の実施形態において、交流電源を用いた負荷回路を用いたが、交流電源ではなく、パルス波形を出力する回路などでもよく、特に限定はない。
【０２４５】
第８〜第１３の実施形態において、制御部の具体例を示したが、他の構成の制御部を用いてもよい。この場合、第２のゲート電極を駆動する第２の駆動回路は、基準電位が接地電位等の回路共通の基準電位とは異なる制御信号出力するものであればよい。
【０２４６】
各実施形態及び変形例において、凸部又は凹部と表現した構造は、その角が丸みを帯びていてもよい。
【産業上の利用可能性】
【０２４７】
本発明の半導体装置及びその駆動方法は、優れた逆耐圧特性を有し、一素子だけで双方向スイッチ本体となり且つ高いゲート電圧が印加可能な半導体装置及びその駆動方法を実現でき、特に電力制御に用いる双方向スイッチ動作を行う半導体装置及びその駆動方法等として有用である。
【図面の簡単な説明】
【０２４８】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の電流−電圧特性を示すグラフである。
【図３】本発明の第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図５】本発明の第３の実施形態に係る半導体装置を示す断面図である。
【図６】本発明の第３の実施形態に係る半導体装置の電流−電圧特性を示すグラフである。
【図７】本発明の第３の実施形態に係る半導体装置の変形例を示す断面図である。
【図８】本発明の第４の実施形態に係る半導体装置を示す断面図である。
【図９】デュアルゲート半導体装置に生じる問題点を説明するための断面図である。
【図１０】本発明の第４の実施形態の第１変形例に係る半導体装置を示す断面図である。
【図１１】本発明の第４の実施形態の第２変形例に係る半導体装置を示す断面図である。
【図１２】本発明の第４の実施形態の第２変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の第４の実施形態の第３変形例に係る半導体装置を示す断面図である。
【図１４】本発明の第４の実施形態の第４変形例に係る半導体装置を示す断面図である。
【図１５】本発明の第４の実施形態の第５変形例に係る半導体装置を示す断面図である。
【図１６】本発明の第４の実施形態の第５変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の第４の実施形態の第６変形例に係る半導体装置を示す断面図である。
【図１８】本発明の第４の実施形態の第６変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の第５の実施形態に係る半導体装置を示す回路図である。
【図２０】本発明の第５の実施形態に係る半導体装置の等価回路を示す回路図である。
【図２１】本発明の第５の実施形態に係る半導体装置の電流−電圧特性を示すグラフである。
【図２２】本発明の第６の実施形態に係る半導体装置に用いる半導体素子を示す断面図である。
【図２３】本発明の第７の実施形態に係る半導体装置に用いる半導体素子を示す断面図である。
【図２４】本発明の第７の実施形態に係る半導体装置に用いる半導体素子の変形例を示す断面図である。
【図２５】本発明の第８の実施形態に係る半導体装置を示す回路図である。
【図２６】本発明の第９の実施形態に係る半導体装置を示す回路図である。
【図２７】本発明の第１０の実施形態に係る半導体装置を示す回路図である。
【図２８】本発明の第１１の実施形態に係る半導体装置を示す回路図である。
【図２９】本発明の第１２の実施形態に係る半導体装置を示す回路図である。
【図３０】本発明の第１３の実施形態に係る半導体装置を示す回路図である。
【図３１】本発明の第１４の実施形態に係るサステイン回路を示す回路図である。
【符号の説明】
【０２４９】
１０      半導体素子
１１      基板
１２      バッファ層
１３      半導体層積層体
１４      第１の半導体層
１５      第２の半導体層
１６Ａ    第１の電極
１６Ｂ    第２の電極
１６Ｃ    一体電極
１７      第３の半導体層
１８Ａ    第１のゲート電極
１８Ｂ    第２のゲート電極
１９      ｐ型ＧａＮ層
１９Ａ    第１のコントロール層
１９Ｂ    第２のコントロール層
２０      制御部
２１      第１の電源
２２      第２の電源
２３Ａ    第１のスイッチ回路
２３Ｂ    第２のスイッチ回路
２５      第３の電源
２６      第４の電源
３０      負荷回路
３１      負荷電源
３５      可変電源
３６      第１のトランジスタ
３７      第２のトランジスタ
４１      パッシベーション膜
４２      エッチング吸収層
４３      高抵抗層
４４      第４の半導体層
４５      不純物層
４６      酸化膜層
５１      第１の電源
５２      第２の電源
５３      駆動素子
５３Ａ    ローサイドゲート駆動回路
５３Ｂ    ハイサイドゲート駆動回路
５３Ｃ    レベルシフト回路
５４      第１の信号源
５５      第２の信号源
６１      コンデンサ
６３      充電回路
６４      第１の降圧回路
６４Ａ    抵抗
６４Ｂ    ツェナーダイオード
６５      第２の降圧回路
６５Ａ    抵抗
６５Ｂ    ツェナーダイオード
６６      駆動電源
６７      ロジック回路
６７Ａ    ＮＡＮＤ回路
６７Ｂ    遅延回路
６８      半導体スイッチ
６９      ダイオード
７０      トランス
７１      ｎチャネルＭＯＳＦＥＴ
７２      ダイオード
７３      ツェナーダイオード
７４      第１の電源
７５      抵抗素子
８３      ゲート駆動回路
８４      第１のスイッチング素子
８５      第２のスイッチング素子
８６      第３のスイッチング素子
８７      第４のスイッチング素子
８８      インダクタ
８９      コンデンサ
９０      双方向スイッチング回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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