(57)【特許請求の範囲】
【請求項１】
メモリアレイと、
第１のレジスタと、
第２の特権レベルではなく第１の特権レベルに対し前記メモリアレイに対してアクセスを提供し、特権レベルに関係なく前記第１のレジスタに対してアクセスを提供する第１のインターフェースと、
前記第２の特権レベルではなく前記第１の特権レベルに対し前記メモリアレイに対してアクセスを提供し、特権レベルに関係なく前記第１のレジスタに対してアクセスを提供する第２のインターフェースと、
前記第１のインターフェース及び前記第２のインターフェースをイネーブルなステートに同時に保持するコントローラと、
前記第１のインターフェース及び前記第２のインターフェースを通じてアクセス可能な第２のレジスタと、
を具備してなり、前記メモリアレイにアクセスする前記第１のインターフェース及び前記第２のインターフェースに割り当てられた特権レベルが、少なくとも部分的に、前記第１のレジスタのコンテンツに基づき、
高いほうの特権レベルのインターフェースのビジー状態が、前記第２のレジスタのコンテンツによって示され、
前記第１のインターフェース及び前記第２のインターフェースのうち高いほうの特権レベルを有する一方が前記第２のレジスタに書き込むことが可能であり、前記第１のインタ
ーフェース及び前記第２のインターフェースのうち低いほうの特権レベルを有する他方が、前記第２のレジスタに書き込むことができない、
ことを特徴とするメモリデバイス。
【請求項２】
メモリの第１のインターフェースが、特権レベルに関係なく前記第１のインターフェースを介してアクセス可能な第１のレジスタのコンテンツを調べることによって、第１の特権レベル、あるいは、第２の特権レベルの少なくとも１つに関連しているか否かを決定することと、
前記メモリの第２のインターフェースが、特権レベルに関係なく前記第２のインターフェースを介してアクセス可能な前記第１のレジスタのコンテンツを調べることにより、第１の特権レベル、あるいは、第２の特権レベルの少なくとも１つに関連しているか否かを決定することと、
を具備してなり、
前記第１のインターフェース部分及び前記第２のインターフェース部分の両方が同時にイネーブルであり、
前記第１のインターフェースと前記第２のインターフェースに関連した特権レベルに少なくとも一部基づいて、前記第１のインターフェース、あるいは、前記第２のインターフェースを介して、前記メモリアレイにアクセスさせること、
を具備し、
高いほうの特権レベルのインターフェースのビジー状態が、第２のレジスタのコンテンツによって示され、
前記第１のインターフェース及び前記第２のインターフェースのうち高いほうの特権レベルを有する一方が第２のレジスタに書き込むことが可能であり、前記第１のインタ
ーフェース及び前記第２のインターフェースのうち低いほうの特権レベルを有する他方が、前記第２のレジスタに書き込むことができない、
ことを特徴とする方法。
【請求項３】
メモリアレイと、
第１のレジスタと、
第２の特権レベルではなく第１の特権レベルに対し前記メモリアレイに対してアクセスを提供し、特権レベルに関係なく、前記第１のレジスタへのアクセスを提供する第１のインターフェースと、
前記第２の特権レベルではなく前記第１の特権レベルに対し前記メモリアレイに対してアクセスを提供し、特権レベルに関係なく、前記第１のレジスタへのアクセスを提供する第２のインターフェースと、
前記第１のインターフェース及び前記第２のインターフェースをイネーブルなステートに同時に保持するメモリコントローラと、
前記第１のインターフェース及び前記第２のインターフェースを通じてアクセス可能な第２のレジスタと、
を備え、前記メモリアレイにアクセスする前記第１のインターフェース及び前記第２のインターフェースに割り当てられた特権レベルが、少なくとも部分的に、前記第１のレジスタのコンテンツに基づくメモリデバイスと、
１つ又は複数のアプリケーションをホストするとともに、前記メモリデバイスに対してアクセスを提供する前記メモリコントローラに対してコマンドを開始するプロセッサと、
を具備し、
高いほうの特権レベルのインターフェースのビジー状態が、前記第２のレジスタのコンテンツによって示され、
前記第１のインターフェース及び前記第２のインターフェースのうち高いほうの特権レベルを有する一方が前記第２のレジスタに書き込むことが可能であり、前記第１のインタ
ーフェース及び前記第２のインターフェースのうち低いほうの特権レベルを有する他方が、前記第２のレジスタに書き込むことができない、
ことを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
ここに開示される主題は、メモリデバイスに関し、より詳細には、マルチチャネルメモリデバイス、及び、マルチチャネルデバイスの１つ又は複数のチャネルを選択する方法に関する。
【背景技術】
【０００２】
より高速でより高性能なコンピュータ処理システムに対する需要に応じて、このようなシステムの多くのレベルにおける益々のスループットに注目されてきた。例えば、１つのこのような段階は、メモリシステムが処理できる速度よりも高速に、プロセッサが読み出し／書き込みリクエストを生成し得るメモリシステムを備えてもよい。従って、このような動作能力の不均衡を扱う技術としてマルチチャネルメモリデバイスの開発へと導いてきた。一般に、デュアルチャネルメモリデバイスは、例えば、メモリの読み出し／書き込み動作を伴うレイテンシィ（潜在期間）を低減するために同時に動作する２つの並列チャネルを組み込んでもよい。特に、メモリコントローラは、アドレスされた読み出し／書き込みデータを、２つの離れた並列チャネルを介して、複数のメモリアレイに送信してもよく、及び／又は、複数のメモリアレイから受信してもよい。同様に、２つの離れた並列ホストインターフェースは、デュアルチャネルメモリデバイスのそれぞれのチャネルに電子的に接続されてもよい。
【発明の概要】
【０００３】
非限定的かつ非網羅的な実施形態について、以下に図を参照して記載する。特に明示がない限り、類似の番号は様々な図を通して類似の部分を示す。
【図面の簡単な説明】
【０００４】
【図１】実施形態に係るデュアルチャネルメモリシステムを示す概略図である。
【図２】実施形態に係る、デュアルチャネルメモリを動作するための処理を示すフローチャート図である。
【図３】他の実施形態に係るデュアルチャネルメモリシステムの概略図である。
【図４】実施形態に係るコンピュータシステムの概略図である。
【発明を実施するための形態】
【０００５】
本明細書全体を通して、「一実施形態」又は「実施形態」を参照することは、特別な特色、構造、特徴が、請求項に記載された主題の少なくとも一実施形態に含まれることを意味する。それゆえ、本明細書を通して様々な箇所における「一実施形態において」又は「実施形態」という語句の出現は、必ずしも全てが同一の実施形態を参照しているものではない。更に、特定の特色、構造、又は特徴は、１つ又は複数の実施形態において組み合わされてもよい。
【０００６】
実施形態において、不揮発性マルチチャネルメモリデバイスは、２つの関連したインターフェースを通じて、２つのホストプロセッサと通信してもよい。このようなインターフェースは、例えば、並列インターフェース及び／又は直列インターフェースを備えてもよい。１つの特定の実装において、第１のホストは、移動通信デバイスのベースバンドプロセッサを備えてもよく、一方では、第２のホストは、ワイヤレス通信を通じて移動通信デバイスと接続された外部プロセッサを備えてもよい。このような実装において、デュアルチャネルメモリデバイスは、第１のインターフェースを通じてベースバンドプロセッサと通信してもよく、第２のインターフェースを通じて外部プロセッサと通信してもよい。制御ロジック又は他の回路は、このような外部プロセッサを、無線インターフェースを介してメモリデバイスと通信させるように、このような第２のインターフェースと無線周波数（ＲＦ）インターフェースとの間に接続されてもよい。
【０００７】
実施形態において、上記のような不揮発性マルチチャネルメモリデバイスのインターフェース又はチャネルは、インターフェースを介してメモリデバイスにアクセスすることを試みる２つ以上のプロセッサ間又は２つ以上のプロセッサの下で、メモリアクセスのコンテンション（混雑）を避けるように管理されてもよい。ここに記載される実施形態は、個々のインターフェースをアクティブに保持する間にメモリにアクセスするために、個々のインターフェースに特定の特権レベルを許可する技術及びアーキテクチャを含む。実装において、例えば、アクティブなインターフェースは、イネーブル（使用可能）な又はオンステート（例えば、パワーオンステート）のインターフェースを備えてもよく、一方では、非アクティブなインターフェースは、ディスエーブル（使用不可能）な又はオフステート（例えば、パワーオフステート）のインターフェースを備えてもよい。
【０００８】
例えば、マルチチャネルメモリデバイスのレジスタのコンテンツは、メモリデバイスに、個々のインターフェースに割り当てられた１つ又は複数の特権レベルを示してもよい。例えば、特定の特権レベルを有するインターフェースは、メモリデバイスの１つ又は複数のレジスタに対するアクセスを有してもよいが、メモリデバイスのメモリアレイに対するアクセスを有しなくてもよい。他の実施例として、特定の特権レベルを有するインターフェースは、メモリデバイスの１つ又は複数のレジスタに対するアクセスを有してもよく、以下に更に詳細に記載されるように、メモリアレイに対するアクセスも有してもよい。
【０００９】
マルチチャネルメモリデバイスの特定の実装において、メモリデバイスに組み込まれたスイッチインターフェース（ＳＩ）レジスタは、複数のインターフェースの特権レベルを管理する技術に用いられてもよい。一実装において、このようなＳＩレジスタは、インターフェースに帰する特権レベルに関係なく、複数のインターフェースを介してアクセス可能であってもよい。特に、任意のインターフェース特権レベルは、ＳＩレジスタに対するアクセスを許可してもよく、一方では、特定の特権レベルのみがメモリアレイに対するアクセスを許可してもよい。例えば、ＳＩレジスタの１つ又は複数のビットを（例えば、低いほうから高いほうへ、又は、高いほうから低いほうへ）遷移する結果、１つ又は複数のインターフェースは、１つの特権レベルから他の特権レベルに遷移してもよい。特定の実装において、ＳＩレジスタのビットを遷移することは、他のインターフェースが（例えば、メモリアレイに対するアクセスを持たない）比較的低い特権レベルに遷移する一方で、結果として（例えば、メモリアレイに対するアクセスを可能にする）比較的高い特権レベルに遷移する１つのインターフェースになってもよい。このような様々な特権レベルに関係なく、インターフェースは、同時にイネーブル（使用可能）ステートに留まってもよい。一実装において、ＳＩレジスタのステート及び／又はビットが変更される前に（例えば、特定のインターフェースの特権レベルが変更される前に）、メモリにアクセスするように異なる特権レベルをリクエストするインターフェースはまず、他のインターフェースによって開始された未完了の処理があるかどうかを決定してもよい。このような決定は、インターフェースの特権レベルに関係なく、インターフェースによって読み出され得る、（高いほうのレベルのインターフェースのビジーステートが示され得る）ステータスレジスタのコンテンツを読み出すことによってなされてもよい。一実装において、ステータスレジスタコンテンツは、（例えば、ペンディングの消去動作又は書き込み動作に対して）ステートマシーンビジービットを含んでもよい。特に、デュアルチャネルメモリにおいて、どちらかのインターフェースは、このようなステータスレジスタをいつでも読み出してもよく、一方では、メモリアレイにアクセスする比較的高い特権レベルを有するインターフェースのみが、ステータスレジスタ書き込んでもよい。勿論、デュアルチャネルメモリデバイスを動作することのこのような詳細は単に例示であって、請求項の主題はそのように限定されるものではない。
【００１０】
実施形態において、不揮発性のデュアルチャネルメモリデバイスアーキテクチャは、メモリセルアレイと、第１のチャネルを通じてメモリセルアレイにアクセスを提供する第１のインターフェースと、第２のチャネルを通じてメモリセルアレイにアクセスを提供する第２のインターフェースとを備えてもよい。このようなアーキテクチャは更に、例えば、上記のように、ＳＩレジスタを含んでもよい。このようなＳＩレジスタは、第１のインターフェース及び第２のインターフェースを通じてアクセスされてもよい。このようなアーキテクチャは、第１のインターフェース及び第２のインターフェースをイネーブル（使用可能）ステートに保持してもよい。実装において、どちらかのインターフェースに与えられたメモリセルアレイに対するアクセスの特権レベルは、少なくとも部分的に、ＳＩレジスタのコンテンツに基づいてもよい。一実装において、不揮発性マルチチャネルメモリデバイスは、高いほうのレベルのインターフェースのビジーステートが、ステータスレジスタのコンテンツによって示され得る、第１のインターフェース及び第２のインターフェースを通じてアクセス可能なステータスレジスタを備えてもよい。このようなステータスレジスタ及び／又はＳＩレジスタは、メモリデバイスのメモリセルアレイの一部を備えてもよい。一実装において、比較的高い特権レベルを有するインターフェースは、ステータスレジスタに書き込むように許可されてもよく、一方では、比較的低い特権レベルを有する他のインターフェースがステータスレジスタに書き込むように許可されなくてもよい。
【００１１】
図１は、実施形態に係るシステム１００を示す概略図である。説明を簡単にするために、システム１００は、デュアルチャネルメモリデバイス１４０を採用する。しかしながら、３つ以上のチャネルを有するメモリデバイスを採用するシステムは、請求項の主題から逸脱することなく用いられてもよい。デュアルチャネルメモリデバイス１４０は、第１のインターフェース１３０を第１のチャネル上に、第２のインターフェース１５０を第２のチャネル上にそれぞれ備えてもよい。特定の実装において、３つ以上のチャネルを有するメモリデバイスは、３つ以上の関連したインターフェースを含んでもよい。第１のホスト１１０は、バス１２０を介して第１のインターフェース１３０に電子的に接続されてもよい。同様に、第２のホスト１７０は、バス１６０を介して第２のインターフェースに電子的に接続されてもよい。デュアルチャネルメモリデバイス１４０は、相変化メモリ（ＰＣＭ）、及び／又は、フラッシュメモリ、揮発性メモリ、又は、不揮発性メモリを備えてもよいが、請求項の主題はこのような実施例に限定されるものではない。例えば、デュアルチャネルメモリデバイス１４０は、ＰＣＭメモリセル及びマイクロコントローラ１４５等の複数のメモリセルを含むメモリアレイ１４３を備えてもよい。このようなマイクロコントローラは、デュアルチャネルメモリデバイス１４０と、ホスト１１０又はホスト１７０との間の通信を選択的に許可するために、第１のインターフェース１３０及び第２のインターフェース１５０の特権レベルを管理するように用いられてもよい。特定の実装において、マイクロコントローラ１４５は、メモリアレイ１４３に組み込まれ得るＳＩレジスタ１４７を用いてもよい。第１のインターフェース１３０及び第２のインターフェース１５０は、インターフェース１３０及びインターフェース１５０に与えられた特権レベルを考慮することなく、ＳＩレジスタ１４７にアクセスする（例えば、書き込むか、又は、読み出す）ために用いられてもよい。例えば、ＳＩレジスタ１４７のビットが低く又は高く設定される結果、第１のインターフェース１３０は、メモリアレイ１４３にアクセスする比較的高い特権レベルを得てもよいが、一方では、第２のインターフェース１５０は、メモリアレイ１４３に対するアクセスの無い比較的低い特権レベルを有してもよい。一実装において、ＳＩレジスタ１４７のステート及び／又はビットが変更され得る前に（例えば、特定のインターフェースの特権レベルが変更され得る前に）、メモリアレイ１４３にアクセスする増加された特権レベルをリクエストする１つのインターフェースはまず、他のインターフェースによって、開始された未完了の処理があるかどうかを決定してもよい。このような決定は、どちらのインターフェースの特権レベルにも関係なく、どちらかのインターフェースによって読み出され得るステータスレジスタ１４９のコンテンツを読み出すことによってなされてもよい。一実装において、第１のインターフェース１３０及び第２のインターフェース１５０は、同じ型式のインターフェース又は異なる型式のインターフェースを備えてもよい。例えば、このようなインターフェースは、単にいくつか例示すると、ダブル・データ・レート（ＤＤＲ）インターフェース、ＤＤＲ２インターフェース、Ａ／Ｄ  ＭＵＸインターフェース、及び／又は、オープンＮＡＮＤフラッシュインターフェース（ＯＮＦＩ）等の非標準インターフェース、又は、標準インターフェースを備えてもよい。
【００１２】
１つの特定の実施形態において、システム１００は、移動通信デバイスに含まれたベースバンドプロセッサを備える第１のホスト１１０と、ワイヤレスインターフェースを介して移動通信デバイスにワイヤレスに接続された外部プロセッサを備える第２のホスト１７０とを含んでもよい。従って、メモリデバイス１４０は、第１のインターフェース１３０を通じてベースバンドプロセッサと通信してもよく、かつ、第２のインターフェース１５０を通じて外部プロセッサと通信してもよい。勿論、システム１００のこのような詳細は単に例示であって、請求項の主題はそのように限定されるものではない。
【００１３】
図１に戻ると、単一の電源１１５は、第１のホスト１１０及び第２のホスト１７０に動作電圧を供給してもよい。１つの特定の実装において、電源１１５は、例えば、名目１．８ボルトを供給する充電式電池を備えてもよい。他の特定の実装において、電源１１５は、外部電源から生成された電圧を含んでもよい。更に他の実装において、メモリデバイス１４０は、メモリデバイス１４０内のプログラム／消去動作をサポートするために、比較的高い電圧を供給する１つ又は複数のチャージポンプ１４８を含んでもよい。勿論、請求項の主題は、いかなる特定の型式の電源の使用にもそのように限定されるものではない。
【００１４】
図２は、実施形態に係る、デュアルチャネルメモリを動作するために処理２００のフローチャート図である。上記のように、デュアルチャネルメモリの特定のインターフェースに与えられた特権レベルは、少なくとも部分的にＳＩレジスタのコンテンツに基づいて決定されてもよい。ここに記載された実施形態は、２つのチャネルと、それゆえ２つのインターフェースとを有するデュアルチャネルメモリを含むが、請求項の主題は、２つのこのようなチャネル及び／又はインターフェースに限定されるものではない。例えば、プロセッサ２００は、３つ以上の電源、チャネル、及び／又はインターフェースが伴われ得る場合に拡張されてもよい。ゆえに、処理２００は単に、デュアルチャネルメモリと、２つのインターフェースを含む関連したアーキテクチャと２つのプロセッサ等を伴う説明的な実施例である。
【００１５】
ブロック２１０において、ＳＩレジスタのコンテンツが読み出されてもよい。ブロック２２０において、このようなコンテンツは、両方のインターフェースの特権レベルを決定するために用いられてもよい。このようにコンテンツは、例えば、１つ又は複数のバイナリビット又はマルチレベルビットを含んでもよい。実装において、比較的低い特権レベルを有するインターフェースは、メモリのメモリアレイに対するアクセスを有しなくてもよい。表１は、特定の実装のために、少なくとも部分的にＳＩレジスタのコンテンツ及び／又はロジックレベルに基づく特権レベル間における、第１のインターフェースＩ／Ｆ１及び第２のインターフェースＩ／Ｆ２の遷移を示す。
【００１６】
【表１】
0005637963.tif 000002
【００１７】
表１に示すように、遷移１は、第１のインターフェースＩ／Ｆ１が最初に低い特権レベルを有し、第２のインターフェースＩ／Ｆ２が最初に高い特権レベルを有し、かつ、第１のインターフェースＩ／Ｆ１は、（ＳＩレジスタを低いステートに設定することによって）高い特権レベルを有するようにリクエストする場合を含む。その結果、第１のインターフェースＩ／Ｆ１はその後に高い特権レベルを有するとともに、第２のインターフェースＩ／Ｆ２はその後に低い特権レベルを有する。遷移２は、第１のインターフェースＩ／Ｆ１が最初に高い特権レベルを有し、第２のインターフェースＩ／Ｆ２が最初に低い特権レベルを有し、かつ、第１のインターフェースＩ／Ｆ１は、（ＳＩレジスタを高いステートに設定することによって）低い特権レベルを有するようにリクエストする場合を含む。その結果、第１のインターフェースＩ／Ｆ１はその後に低い特権レベルを有するとともに、第２のインターフェースＩ／Ｆ２はその後に高い特権レベルを有する。遷移３は、第１のインターフェースＩ／Ｆ１が最初に低い特権レベルを有し、第２のインターフェースＩ／Ｆ２が最初に高い特権レベルを有し、かつ、第２のインターフェースＩ／Ｆ２は、（ＳＩレジスタを高いステートに設定することによって）低い特権レベルを有するようにリクエストする場合を含む。その結果、第１のインターフェースＩ／Ｆ１はその後に高い特権レベルを有するとともに、第２のインターフェースＩ／Ｆ２はその後に低い特権レベルを有する。遷移４は、第１のインターフェースＩ／Ｆ１が最初に高い特権レベルを有し、第２のインターフェースＩ／Ｆ２が最初に低い特権レベルを有し、かつ、第２のインターフェースＩ／Ｆ２は、（ＳＩレジスタを低いステートに設定することによって）高い特権レベルを有するようにリクエストする場合を含む。その結果、第１のインターフェースＩ／Ｆ１はその後に低い特権レベルを有するとともに、第２のインターフェースＩ／Ｆ２はその後に高い特権レベルを有する。
【００１８】
低い特権レベルを有するインターフェースは、例えば、表１の遷移１及び遷移４に示されたように、高い特権レベルを有するようにリクエストしてもよい。このようなリクエストは、ブロック２３０におけるように、ステータスレジスタのコンテンツ及び／又はステートを読み出すことを伴ってもよい。このようなステータスレジスタのコンテンツ及び／又はステートは、高い特権レベルを有するインターフェースによって開始された１つ又は複数の処理が完了されたか否かを示してもよい。高い特権レベルか低い特権レベルのどちらかであるインターフェースは、ステータスレジスタを読み出してもよい。低い特権レベルを有するインターフェースは、しかしながら、ステータスレジスタに書き込まなくてもよい。対照的に、高い特権レベルを有するインターフェースは、ステータスレジスタに書き込んでもよい。従って、高い特権レベルを有するインターフェースは、高い特権レベルを有するインターフェースによって開始された処理が完了したとき、ステータスレジスタに書き込んでもよい。ブロック２４０において、決定は、高い特権レベルを有するインターフェースによって開始された１つ又は複数の処理が完了されたか否かに関して、少なくとも部分的に、ステータスレジスタのコンテンツ及び／又はステートに基づいてなされてもよい。１つ又は複数の処理が完了されていない場合、処理２００は、高い特権レベルを有するインターフェースによって開始された１つ又は複数の処理が完了まで時間が与えられる一方で、ステータスレジスタがモニタされ得るブロック２３０に戻されてもよい。ステータスレジスタが、このような処理は完了されると示す場合、処理２００は、ブロック２５０に進み、最も近くに高い特権レベルを与えられたインターフェースか、それが今や高い特権レベルを有することを示すようにＳＩレジスタに書き込んでもよい。その後、処理２００は、ＳＩレジスタのコンテンツがインターフェースの特権レベルを決定するように読み出され得るブロック２１０に戻ってもよい。
【００１９】
上で論じたように、ＳＩレジスタは、両方のインターフェースによってアクセスされてもよい。しかしながら、可能な同時アクセスは、望ましくなく競合を生じる場合がある。実施形態において、このような競合は、インターフェースに優先順位を割り当てることによって解決されてもよい。例えば、第１のインターフェースは、最も高い優先順位が割り当てられてもよく、一方で、第２のインターフェースは、最も低い優先順位が割り当てられてもよい。上で論じたように、特権レベル間における第１のインターフェースＩ／Ｆ１及び第２のインターフェースＩ／Ｆ２の遷移は、少なくとも部分的に、ＳＩレジスタのコンテンツ及び／又はロジックレベルに基づいてもよい。表２は、第１のインターフェースＩ／Ｆ１及び第２のインターフェースＩ／Ｆ２からの高い特権レベルを有するための「同時リクエストの実施例を示す。表２の場合、第１のインターフェースＩ／Ｆ１は、第２のインターフェースＩ／Ｆ２を超える最も高い優先順位に割り当てられる。表２に示した実施例では、ＳＩレジスタのコンテンツが“０”であることは高い特権レベルを示し、一方で、“１”であることは、低い特権レベルを示す。
【００２０】
【表２】
0005637963.tif 000003
【００２１】
表２で説明した実施例において、第１のインターフェースが最も高い特権レベルを有するとき、Ｉ／Ｆ２からのリクエストに関係なく、ＳＩレジスタの最終コンテンツは、Ｉ／Ｆ１からのリクエストに対応してもよい。例えば、Ｉ／Ｆ１は、ＳＩレジスタに“０”を書き込もうとすることによって、高い特権レベルを有するようにリクエストしてもよい。同時に、Ｉ／Ｆ２も、ＳＩレジスタに“１”を書き込もうとすることによって、低い特権レベルを有するようにリクエストしてもよい（例えば、Ｉ／Ｆ２は、高い特権レベルを有し、Ｉ／Ｆ２は、その仕事を終了し得たなら、高い特権レベルをＩ／Ｆ１に対して放棄しようとする）。Ｉ／Ｆ１はＩ／Ｆ２を超える優先順位を割り当てられたため、ＳＩレジスタの最終コンテンツは、Ｉ／Ｆ２からのリクエストは無視される一方で、Ｉ／Ｆ１に高い特権レベルが与えられるようにＩ／Ｆ１からのリクエストに対応してもよい。
【００２２】
図３は、他の実施形態に係るシステム３００の概略図である。デュアルチャネルメモリ３４０は、第１のインターフェース３３０を第１のチャネル上に、第２のインターフェース３５０を第２のチャネル上にそれぞれ備えてもよい。第１のホスト３１０は、バス３２０を介して第１のインターフェース３３０に電子的に接続されてもよい。特定の実装において、第２のホスト３８０は、ワイヤレス接続３７５を介して、ワイヤレスインターフェース３７０に通信可能に接続されてもよい。このようなワイヤレス接続は、Ｂｌｕｅｔｏｏｔｈ、ＷｉＦｉ、及び／又は、超広帯域無線（ウルトラワイドバンド）等のいくつかの通信標準のうち任意の１つを伴ってもよい。ワイヤレスインターフェース３７０は、バス３６０を介して第２のインターフェース３５０に電子的に接続されてもよい。１つの特定の実装において、ワイヤレスインターフェース３７０は、高周波信号及び／又は赤外線信号を受信／送信とともにこのような信号を処理する電子回路を備えてもよい。デュアルチャネルメモリ３４０は、ＰＣＭ及び／又はフラッシュメモリを備えてもよいが、請求項の主題はそのような実施例に限定されるものではない。
【００２３】
１つの特定の実施形態において、システム３００は、移動通信デバイスに含まれたベースバンドプロセッサを備える第１のホスト３１０と、ワイヤレスインターフェースを介して移動通信デバイスにワイヤレスに接続された外部プロセッサを備える第２のホスト３８０とを含んでもよい。従って、デュアルチャネルメモリ３４０は、第１のインターフェース３３０を通じてベースバンドプロセッサと通信してもよく、かつ、第２のインターフェース３５０を通じて外部プロセッサと通信してもよい。システム３００は更に、例えば、ＤＲＡＭを備え得る第２のメモリデバイス３９５を含んでもよい。第１のホスト３１０は、バス３２５及び第２のメモリインターフェース３９０を介して第２のメモリデバイス３９５と通信してもよい。他のメモリデバイスも、システム３００に含まれてもよいが、請求項の主題は、特定の数及び／又は型式の追加のメモリデバイスに限定されるものではない。
【００２４】
一実装において、第１のインターフェース３３０及び第２のインターフェース３５０は、例えば、コントローラ３４５によって実行された管理処理に少なくとも部分的に基づく特定の特権レベルに割り当てられてもよい。このような特権レベルは、デュアルチャネルメモリデバイス３４０と、ホスト３１０又はホスト３８０のどちらかとの間の通信を許可してもよい。特定の実装において、メモリアレイ３４３に対するアクセスを可能にし得る特権レベルを管理するために、ＳＩレジスタ３４７は、メモリアレイ３４３に組み込まれてもよい。第１のインターフェース３３０及び第２のインターフェース３５０は、それらの特権レベルを考慮することなく、ＳＩレジスタ３４７にアクセス（例えば、書き込むか、又は、読み出す）してもよい。例えば、ＳＩレジスタ３４７のビットが低く又は高く設定される結果、第１のインターフェース３３０は、メモリアレイ３４３にアクセスする比較的高い特権レベルを得てもよいが、一方では、第２のインターフェース３５０は、メモリアレイ３４３に対するアクセスの無い比較的低い特権レベルを有してもよい。一実装において、ＳＩレジスタ３４７のステート及び／又はビットが変更され得る前に（例えば、特定のインターフェースの特権レベルが変更され得る前に）、メモリアレイ３４３にアクセスするための増加された特権レベルをリクエストする１つのインターフェースはまず、他のインターフェースによって開始された未完了の処理があるかどうかを決定してもよい。このような決定は、どちらのインターフェースの特権レベルにも関係なく、どちらかのインターフェースによって読み出され得るステータスレジスタ３４９のコンテンツを読み出すことによってなされてもよい。一実装において、第１のインターフェース３３０及び第２のインターフェース３５０は、同時にイネーブル（使用可能）にされてもよいが、請求項の主題はこれに限定されない。また、第１のインターフェース３３０及び第２のインターフェース３５０は、同じ型式のインターフェースまたは異なるインターフェースを備えてもよい。例えば、このようなインターフェースは、単にいくつか例示すると、ダブル・データ・レート（ＤＤＲ）インターフェース、ＤＤＲ２インターフェース、Ａ／Ｄ  ＭＵＸインターフェース、及び／又は、オープンＮＡＮＤフラッシュインターフェース（ＯＮＦＩ）等の非標準インターフェース、又は、標準インターフェースを備えてもよい。
【００２５】
図４は、メモリデバイス４１０を含むコンピュータシステム４００の実施形態例を概略的に示す図である。このようなコンピュータデバイスは、例えば、アプリケーション及び／又は他のコードを実行するために、１つ又は複数のプロセッサを備えてもよい。例えば、メモリデバイス４１０は、図１に示したデュアルチャネルメモリ１４０等のマルチチャネルメモリを備えてもよい。コンピュータデバイス４０４は、メモリデバイス４１０を管理するように構成され得る任意のデバイス、アプリケーション、又は機械を表し得る。メモリデバイス４１０は、メモリコントローラ４１５及びメモリ４２２を含んでもよい。例示であって制限されるものではないが、コンピュータデバイス４０４は、例えば、デスクトップコンピュータ、ラップトップコンピュータ、ワークステーション、サーバデバイス、又はこれらと類似するような１つ又は複数のコンピュータデバイス及び／又はプラットフォームと、例えば、携帯情報端末、モバイル通信デバイス、又はこれらと類似するような１つ又は複数のパーソナルコンピュータデバイス又は通信デバイス及び／又は装置と、例えば、データベース又はデータ記憶サービスプロバイダ／システムのようなコンピュータシステム及び／又は関連するサービスプロバイダ能力と、及び／又はこれらの任意の組み合わせとを含んでもよい。
【００２６】
システム４００に示した様々なデバイスの全部又は一部、及び本明細書に更に記載されたような処理及び方法は、ハードウェア、ファームウェア、ソフトウェア、又はこれらの任意の組み合わせを用いるかあるいは含むように実装されてもよい。ゆえに、例示であって限定されるものではないが、コンピュータデバイス４０４は、バス４４０及びホスト又はメモリコントローラ４１５を通してメモリ４２２に動作的に連結される少なくとも１つの処理ユニット４２０を含んでもよい。処理ユニット４２０は、データコンピューティング手順又はデータコンピューティング処理の少なくとも一部を実行するように構成可能な１つ又は複数の回路を表す。例示であって限定されるものではないが、処理ユニット４２０は、１つ又は複数のプロセッサ、コントローラ、マイクロプロセッサ、マイクロコントローラ、アプリケーション専用集積回路、デジタル信号プロセッサ、プログラマブル論理デバイス、フィールド・プログラマブル・ゲートアレイ、及びこれらと類似するもの、又はこれらの任意の組み合わせを含んでもよい。処理ユニット４２０は、メモリコントローラ４１５と通信するように構成されたオペレーティングシステムを含んでもよい。このようなオペレーティングシステムは、例えば、バス４４０上でメモリコントローラ４１５に送信されるコマンドを生成してもよい。
【００２７】
メモリ４２２は、任意のデータストレージ機構を表す。メモリ４２２は、例えば、一次メモリ４２４及び／又は二次メモリ４２６を含んでもよい。一次メモリ４２４は、例えば、ランダムアクセスメモリ、リードオンリメモリ等を含んでもよい。この例示は処理ユニット４２０から離れて説明したが、一次メモリ８２４の全部又は一部は処理ユニット４２０内に備えられていてもよく、あるいは処理ユニット４２０と同じ場所に設置されているか、又は処理ユニット４２０に連結されてもよいと理解されるべきである。
【００２８】
二次メモリ４２６は、例えば、一次メモリと同一型式のメモリもしくは類似型式のメモリ、及び／又は、例えば、ディスクドライブ、光学ディスクドライブ、テープドライブ、固体状態メモリドライブ等の１つ又は複数のデータ記憶装置もしくはシステムを含んでもよい。所定の実装例において、二次メモリ４２６は動作可能的にコンピュータ可読媒体４２８から受信可能であってもよく、もしくは、コンピュータ可読媒体４２８に連結するように構成可能であってもよい。コンピュータ可読媒体４２８は、例えば、システム４００における１つ又は複数のデバイスに対するデータ、コード、及び／又は命令を送ることができ、かつ／又は、こうしたデータ、コード、及び／又は命令をアクセス可能にすることができる任意の媒体を含んでもよい。
【００２９】
実施形態において、コンピュータシステム４００は、第１のインターフェース及び第２のインターフェースに割り当てられた特権レベルが、少なくとも部分的に、メモリデバイス４１０のレジスタ内のコンテンツに基づき得る、第１のインターフェース及び第２のインターフェースをアクティブステートに同時に保持するメモリコントローラ４１５を含むマルチチャネルメモリデバイス４１０を備えてもよい。コンピュータシステム４００はまた、１つ又は複数のアプリケーションをホストするとともに、マルチチャネルメモリデバイス４１０に対するアクセスを提供するメモリコントローラ４１５に対してコマンドを開始するプロセッサを含んでもよい。
【００３０】
コンピュータデバイス４０４は、例えば、入力／出力４３２を含んでもよい。入力／出力４３２は、人及び／又は機械の入力を受入れるように構成可能な、又は導入するように構成可能な１つ又は複数のデバイス又は機能、及び／又は、人及び／又は機械の出力を送出するように構成可能な、又は提供するように構成可能な１つ又は複数のデバイス又は機能を表す。例示であって限定されるものではないが、入力／出力デバイス４３２は、動作可能に構成されたディスプレイ、スピーカー、キーボード、マウス、トラックボール、タッチスクリーン、データポート等を含んでもよい。
【００３１】
本明細書に使用されたように、用語「及び」、「及び／又は」、及び「又は」とは、少なくとも一部において、そのような用語が使用される文脈に応じてまた期待される様々な意味を含み得る。一般に、Ａ、Ｂ、又はＣのように、リストに関連するように使用された場合の「及び／又は」並びに「又は」とは、ここで排他的な意味に使用されたＡ、Ｂ、又はＣと同様に、ここで包括的な意味に使用されたＡ、Ｂ、及びＣを意味するように意図されてもよい。本明細書全体を通して、「一実施形態」又は「実施形態」を参照することは、特別な特色、構造、特徴が、請求項に記載された主題の少なくとも一実施形態に含まれることを意味する。それゆえ、本明細書を通して様々な箇所における「一実施形態において」又は「実施形態」という語句の出現は、必ずしも全てが同一の実施形態を参照しているものではない。更に、特定の特色、構造、又は特徴は、１つ又は複数の実施形態において組み合わされてもよい。
【００３２】
現時点で考えられる実施形態例について説明して述べてきたが、請求項の主題から逸脱することなく、他の様々な変更がなされてもよく、均等なものに置換されてもよいと当業者に理解され得るものである。加えて、本明細書に開示された主要概念から逸脱することなく、特定の状況を請求項の主題の教示に適用するように多くの変更がなされてもよい。それゆえ、請求項の主題が開示された特定の実施形態に限定されることはないと示され、そのような請求項の主題はまた、添付の特許請求の範囲に含まれる全ての実施形態及びそれらの均等物を包含するものであると示されている。
【図１】
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【図２】
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【図３】
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【図４】
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