(57)【特許請求の範囲】
【請求項１】
（１）半導体基板を準備する工程と、
（２）前記半導体基板の表面に酸化膜を形成する工程と、
（３）前記半導体基板内に素子分離領域を形成する工程と、
（４）前記半導体基板の、前記素子分離領域以外の部分にマスクパターンを形成する工程と、
（５）前記マスクパターンをマスクに用いて前記酸化膜をエッチングして除去することにより、前記半導体基板を露出させる工程と、
（６）前記工程（５）で露出させた半導体基板の部分に犠牲酸化膜を形成する工程と、
（７）前記マスクパターンをマスクに用いて、前記半導体基板内に不純物を注入する工程と、
（８）前記犠牲酸化膜を除去して、前記半導体基板を露出させる工程と、
（９）露出した前記半導体基板上にゲート絶縁膜を形成する工程と、
（１０）全面にポリシリコン膜を形成する工程と、
（１１）前記マスクパターンをストッパに用いて、前記ポリシリコン膜にＣＭＰ処理を行う工程と、
（１２）全面に金属膜を形成する工程と、
（１３）前記ポリシリコン膜の少なくとも一部と、前記金属膜の少なくとも一部とを反応させて、金属のシリサイド化を行うことによりゲート電極を形成する工程と、
（１４）前記ゲート電極上にマスクＡを形成する工程と、
（１５）前記マスクＡをマスクに用いて前記金属膜を除去する工程と、
（１６）前記マスクパターンを除去する工程と、
（１７）前記マスクＡをマスクに用いて前記半導体基板内に不純物を注入することにより、ソース／ドレイン領域を形成する工程と、
を有することを特徴とする、Ｆｉｎ型電界効果型トランジスタを備えた半導体装置の製造方法。
【請求項２】
前記半導体基板がシリコン半導体基板であり、
前記工程（７）において、前記不純物としてＢ、Ｐ、Ａｓ、又はＢＦ2を注入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属膜が、Ｗ膜であり、
前記工程（１３）において、前記ポリシリコン膜の一部と、前記Ｗ膜の一部とを反応させて、Ｗのシリサイド化を行うことにより、上から順にＷ層／ＷＳｉ層／ポリシリコン層の積層構造のゲート電極を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記マスクパターン及びマスクＡが、窒化シリコンから構成されることを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記工程（１３）において、複数の前記ゲート電極を形成し、
前記工程（１７）において、複数の前記ソース／ドレイン領域を形成することを特徴とする請求項１〜４の何れか１項に記載の、複数の前記Ｆｉｎ型電界効果型トランジスタを備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｆｉｎ型電界効果型トランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、プレナー型のトランジスタよりもＯＮ電流が大きくＯＦＦ電流が小さいという特性を有するトランジスタとして、Ｆｉｎ型電界効果型トランジスタ（以下、「ＦｉｎＦＥＴ」と記載する場合がある）が注目されている。このＦｉｎＦＥＴでは突起状の半導体領域を跨ぐようにゲート電極が形成され、このゲート電極と突起状の半導体領域間にはゲート絶縁膜が形成されている。そして、突起状の半導体領域のゲート電極直下の部分はチャネル領域を構成し、突起状の半導体領域のゲート電極で覆われていない部分はソース／ドレイン領域を構成する。
【０００３】
このＦｉｎＦＥＴには、１つのゲート電極及びソース／ドレイン領域を有するシングル構造のＦｉｎＦＥＴと、複数のゲート電極及びソース／ドレイン領域を有するマルチ構造のＦｉｎＦＥＴが存在する。特許文献１には、シングル構造のＦｉｎＦＥＴが開示されている。また、特許文献２及び３には、マルチ構造のＦｉｎＦＥＴが開示されている。
【０００４】
図１は、２つのゲート電極を有するマルチ構造のＦｉｎＦＥＴを備えた半導体装置の上面図を表したものである。図１に示されるように、このＦｉｎＦＥＴでは、基板上に突起状の半導体領域１が設けられている。また、この半導体領域１を跨ぐように２つのゲート電極２が設けられ、この半導体領域１とゲート電極２間にはゲート絶縁膜（図示していない）が設けられている。この半導体領域１のゲート電極２を挟んだ両側の部分はソース／ドレイン領域３を構成している。そして、この半導体領域１、１つのゲート電極２、ゲート絶縁膜、１組のソース／ドレイン領域３とから１つのＦｉｎＦＥＴが構成される。なお、図１では、隣り合うＦｉｎＦＥＴのソース／ドレイン領域は共通化されている。
【０００５】
図２〜１２は、このＦｉｎＦＥＴを備えた半導体装置の製造工程を表す図であり、各図の（ａ）は図１のＦｉｎＦＥＴのＡ−Ａ’断面、（ｂ）は図１のＦｉｎＦＥＴのＢ−Ｂ’断面、（ｃ）は図１のＦｉｎＦＥＴのＣ−Ｃ’断面に相当する断面における断面図を表す。
【０００６】
まず、シリコン半導体基板４を準備した後、シリコン半導体基板４の表面に酸化処理を行い、シリコン酸化膜５を形成する。次に、全面にシリコン窒化膜を形成した後、リソグラフィー技術によりパターニングを行う。この後、シリコン窒化膜のドライエッチングを行い、シリコン窒化膜のパターン６を形成する。この工程により、上記シリコン半導体領域（アクティブ領域）上をシリコン窒化膜のパターン６で覆うと共に、素子分離領域となる部分に相当するシリコン半導体基板４の部分を露出させた形状を形成する（図２）。
【０００７】
次に、このシリコン窒化膜のパターン６をハードマスクに用いて、シリコン酸化膜５、シリコン半導体基板４のドライエッチングを行う。この後、シリコン半導体基板４のドライエッチングを行った部分を酸化して、シリコン酸化膜を成長させる。この後、シリコン酸化膜にＣＭＰ処理を行うことにより、素子分離領域７を形成する（図３）。
【０００８】
次に、シリコン窒化膜のパターン６を除去する。この後、新たに、素子分離領域７を形成していないシリコン半導体基板４上にシリコン窒化膜を形成した後、リソグラフィー技術によりパターニングを行う。この後、シリコン窒化膜のドライエッチングを行い、シリコン窒化膜のマスクパターン８を形成する。次に、シリコン窒化膜のマスクパターン８をマスクに用いて、シリコン酸化膜５をドライエッチングすることにより除去する。そして、この際、シリコン半導体基板４を露出させる（図４）。
【０００９】
なお、この際、シリコン半導体基板４の露出した部分の表面は、エッチングによりたたかれて劣化する場合がある。このため、この露出させたシリコン半導体基板４の部分に犠牲酸化膜９を形成する（図５）。
【００１０】
次に、犠牲酸化膜をウエットエッチングにより除去して、シリコン半導体基板４を露出させる（図６）。この後、シリコン窒化膜のマスクパターン８をマスクに用いて、シリコン半導体基板４内にチャネル領域用の不純物を注入して、不純物領域１０を形成する（図７）。この後、ＩＳＳＧ（Ｉｎ  Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）による熱酸化によって全面に酸化膜を形成することによって、露出させたシリコン半導体基板４上にゲート絶縁膜１８を形成する（図８）。
【００１１】
この後、ＤＯＰＯＳ（ｄｏｐｅｄ  ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ）成長を行うことにより、全面にポリシリコン膜１１を形成する（図９）。次に、シリコン窒化膜のマスクパターン８をストッパに用いて、ポリシリコン膜１１にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行う。
【００１２】
次に、全面にＷ（タングステン）膜１２及びシリコン窒化膜１３を堆積させる（図１０）。この後、ポリシリコン膜１１の一部と、Ｗ膜１２の一部とを反応（シリサイド化）させて、ポリシリコン膜１１上にＷＳｉ膜１４を形成すると共に、このＷＳｉ膜１４上にＷ膜１２を残留させる。そして、Ｗ層／ＷＳｉ層／ポリシリコン層の積層構造からなるゲート電極を形成する。
【００１３】
次に、ゲート電極上にマスクＡ１５を形成する。このマスクＡ１５の形成工程としては、例えば、全面にシリコン窒化膜を堆積させた後、リソグラフィー技術を用いてシリコン窒化膜のパターニングを行うことにより、ゲート電極上だけにシリコン窒化膜を残留させてマスクＡ１５とする。
【００１４】
次に、マスクＡ１５をマスクに用いて、マスクパターン上のＷ膜１２を除去する。この後、全面に保護膜１６を形成する（図１１）。次に、全面エッチバックを行うことによって、ゲート電極上にマスクＡ１５が残留するようにマスクパターン８及びマスクパターン８上の保護膜１６を除去する。次に、マスクＡ１５をマスクに用いて、シリコン半導体基板４内に不純物を注入することにより、ソース／ドレイン領域１７を形成する（図１２）。
【特許文献１】特開昭６４−８６７０号公報
【特許文献２】特開２００２−１１８２５５号公報
【特許文献３】特開２００１−２９８１９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記半導体装置の製造方法では、露出したシリコン半導体基板４上への犠牲酸化膜の形成とその後の除去によって、素子分離領域で囲まれた半導体基板の部分から構成される突起状の半導体領域の幅が細くなっていた。また、この後にチャネル領域用不純物を注入していた。このため、例えば、図７で示されるように、このチャネル領域用不純物の注入時に、突起状の半導体領域内だけでなく突起状の半導体領域下部の部分１９にまで不純物が注入されることとなっていた。
【００１６】
このように突起状の半導体領域下部の部分１９にまで不純物が注入されるとＦｉｎ型電界効果型トランジスタの特性上、様々な問題点が生じていた。すなわち、Ｎ型のＦｉｎ型電界効果型トランジスタにおいて図７のようにＮ型の不純物の注入を行うと、突起状の半導体領域下部の部分１９からのｏｆｆ電流（リーク電流）が大きくなっていた。また、Ｎ型のＦｉｎ型電界効果型トランジスタにおいて図７のようにＰ型の不純物の注入を行うと、チャネル領域とドレイン領域間の電界勾配が大きくなり接合リーク電流が大きくなっていた。
【００１７】
更に、Ｐ型のＦｉｎ型電界効果型トランジスタにおいて図７のようにＰ型の不純物の注入を行うと、突起状の半導体領域下部の部分１９からのｏｆｆ電流（リーク電流）が大きくなっていた。また、Ｐ型のＦｉｎ型電界効果型トランジスタにおいて図７のようにＮ型の不純物の注入を行うと、チャネル領域とドレイン領域間の電界勾配が大きくなり接合リーク電流が大きくなっていた。
【００１８】
また、不純物が突起状の半導体領域下部の部分１９にまで注入される分だけ、電界効果型トランジスタがＯＮ状態の時にチャネル領域となる部分に注入された不純物の量が減ることとなっていた。この結果、チャネル領域となる部分に所望量の不純物を注入するためには、予め不純物の注入量を多くしたり厳密に制御する必要があった。
【００１９】
そこで、本発明者は鋭意検討した結果、犠牲酸化膜の除去工程と、チャネル領域用の不純物の注入工程の順序を変更すれば良いことを発見した。すなわち、本発明は、犠牲酸化膜の形成、チャネル領域用の不純物の注入を行った後、犠牲酸化膜を除去する。本発明ではこれによって、電界効果型トランジスタがＯＮ状態の時にチャネル領域となる部分にのみ不純物を注入して安定した動作特性を有すると共に、不純物の注入量が少なくその制御が容易なＦｉｎ型電界効果型トランジスタを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記課題を解決するため、本発明は、以下の構成を有することを特徴とする。
（１）半導体基板を準備する工程と、
（２）前記半導体基板の表面に酸化膜を形成する工程と、
（３）前記半導体基板内に素子分離領域を形成する工程と、
（４）前記半導体基板の、前記素子分離領域以外の部分にマスクパターンを形成する工程と、
（５）前記マスクパターンをマスクに用いて前記酸化膜をエッチングして除去することにより、前記半導体基板を露出させる工程と、
（６）前記工程（５）で露出させた半導体基板の部分に犠牲酸化膜を形成する工程と、
（７）前記マスクパターンをマスクに用いて、前記半導体基板内に不純物を注入する工程と、
（８）前記犠牲酸化膜を除去して、前記半導体基板を露出させる工程と、
（９）露出した前記半導体基板上にゲート絶縁膜を形成する工程と、
（１０）全面にポリシリコン膜を形成する工程と、
（１１）前記マスクパターンをストッパに用いて、前記ポリシリコン膜にＣＭＰ処理を行う工程と、
（１２）全面に金属膜を形成する工程と、
（１３）前記ポリシリコン膜の少なくとも一部と、前記金属膜の少なくとも一部とを反応させて、金属のシリサイド化を行うことによりゲート電極を形成する工程と、
（１４）前記ゲート電極上にマスクＡを形成する工程と、
（１５）前記マスクＡをマスクに用いて前記金属膜を除去する工程と、
（１６）前記マスクパターンを除去する工程と、
（１７）前記マスクＡをマスクに用いて前記半導体基板内に不純物を注入することにより、ソース／ドレイン領域を形成する工程と、
を有することを特徴とする、Ｆｉｎ型電界効果型トランジスタを備えた半導体装置の製造方法。
【発明の効果】
【００２１】
電界効果型トランジスタがＯＮ状態の時にチャネル領域とする部分にのみ不純物を注入できる。このため、ｏｆｆ電流（リーク電流）を小さくしたり、チャネル領域とドレイン領域間の電界勾配を小さくして接合リーク電流を小さくすることができる。この結果、動作特性に優れたＦｉｎ型電界効果型トランジスタを備えた半導体装置を提供することができる。また、不純物の注入量及びチャネル領域中の不純物濃度の制御が容易となる。
【発明を実施するための最良の形態】
【００２２】
１．半導体装置の製造方法
本発明のＦｉｎ型電界効果型トランジスタを備えた半導体装置の製造方法は、以下の工程を有する。
（１）半導体基板を準備する工程と、
（２）半導体基板の表面に酸化膜を形成する工程と、
（３）半導体基板内に素子分離領域を形成する工程と、
（４）半導体基板の、素子分離領域以外の部分にマスクパターンを形成する工程と、
（５）マスクパターンをマスクに用いて酸化膜をエッチングして除去することにより、半導体基板を露出させる工程と、
（６）工程（５）で露出させた半導体基板の部分に犠牲酸化膜を形成する工程と、
（７）マスクパターンをマスクに用いて、半導体基板内に不純物を注入する工程と、
（８）犠牲酸化膜を除去して、半導体基板を露出させる工程と、
（９）露出した半導体基板上にゲート絶縁膜を形成する工程と、
（１０）全面にポリシリコン膜を形成する工程と、
（１１）マスクパターンをストッパに用いて、ポリシリコン膜にＣＭＰ処理を行う工程と、
（１２）全面に金属膜を形成する工程と、
（１３）ポリシリコン膜の少なくとも一部と、金属膜の少なくとも一部とを反応させて、金属のシリサイド化を行うことによりゲート電極を形成する工程と、
（１４）ゲート電極上にマスクＡを形成する工程と、
（１５）マスクＡをマスクに用いて金属膜を除去する工程と、
（１６）マスクパターンを除去する工程と、
（１７）マスクＡをマスクに用いて半導体基板内に不純物を注入することにより、ソース／ドレイン領域を形成する工程。
【００２３】
本発明の半導体装置の製造方法ではまず、工程（１）において、半導体基板を準備する。この半導体基板としては、シリコン半導体基板やＳＯＩなどを挙げることができる。
【００２４】
次に、工程（２）では、この半導体基板の表面に酸化膜を形成する。この酸化膜の形成方法としては、例えば、半導体基板の表面がシリコンからなる場合、熱酸化を行うことによってシリコン酸化膜を形成する方法を挙げることができる。
【００２５】
この後、工程（３）では、この半導体基板内に素子分離領域を形成する。この素子分離領域を形成する方法としては特に限定されず、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などを挙げることができるが、素子分離領域の幅を狭く、深さを深くできる方法としてＳＴＩを用いることが好ましい。
【００２６】
次に、工程（４）では、この半導体基板のうち、素子分離領域が設けられた以外の部分にマスクパターンを形成する。この方法としては、例えば、ＣＶＤ法などによりシリコン窒化膜を堆積させた後、リソグラフィー技術によりシリコン窒化膜のパターニングを行うことによりマスクパターンを形成する方法を挙げることができる。
【００２７】
次に、工程（５）では、マスクパターンをマスクに用いて、酸化膜をエッチングして除去することにより半導体基板を露出させる。なお、この工程（５）で露出した半導体基板の部分は、ＦｉｎＦＥＴのチャネル領域として働くこととなる。
【００２８】
次に、工程（６）では、工程（５）で露出させた半導体基板の部分に犠牲酸化膜を形成する。この工程（６）で犠牲酸化膜を形成する理由は、工程（５）において、酸化膜のエッチングを行う際に半導体基板の表面が劣化している可能性があり、この半導体基板の表面を犠牲酸化膜として除去することにより半導体基板の特性を均一なものとするためである。
【００２９】
次に、工程（７）では、マスクパターンをマスクに用いて、半導体基板内に不純物を注入する。この不純物の種類及び注入条件は、所望の動作特性に応じて適宜、設定することができる。この不純物としてはＢ、Ｐ、Ａｓ、又はＢＦ2を用いることが好ましく、Ｂを用いることがより好ましい。また、不純物の注入条件としては、加速電圧１０ｋｅＶ、注入量１×１０12／ｃｍ2の条件とすることが好ましい。
【００３０】
次に、工程（８）では、犠牲酸化膜を除去して半導体基板を露出させる。この工程では、例えば、ウェットエッチングを行うことにより犠牲酸化膜を除去することができる。
【００３１】
ここで、従来の製造方法では、犠牲酸化膜の形成と除去を行った後に、チャネル領域用不純物の注入を行っていた。このため、犠牲酸化膜の除去時に、突起状の半導体領域の幅が細くなり、図７に示されるように突起状の半導体領域の下部の部分１９にも不純物が注入されることとなっていた。この結果、突起状の半導体領域下部の部分１９からのｏｆｆ電流（リーク電流）が大きくなったり、チャネル領域とドレイン領域間の電界勾配が大きくなり接合リーク電流が大きくなっていた。
【００３２】
これに対して、本発明では上記工程（６）〜（８）で示されるように、犠牲酸化膜の形成を行った後で犠牲酸化膜の除去前に、突起状の半導体領域内にチャネル領域用不純物を注入する。そして、このチャネル領域用不純物の注入後に、犠牲酸化膜を除去する。このため、チャネル領域用不純物の注入時には犠牲酸化膜が除去されて、図７のような突起状の半導体領域の下部の部分が露出してこの露出部分に不純物が注入されるといったことがなく、突起状の半導体領域内にのみ不純物を注入することができる。この結果、ｏｆｆ電流（リーク電流）を小さくしたり、チャネル領域とドレイン領域間の電界勾配を小さくして接合リーク電流を小さくすることができる。そして、動作特性に優れたＦｉｎ型電界効果型トランジスタを備えた半導体装置を提供することができる。また、不純物の注入量及びチャネル領域中の不純物濃度の制御が容易となる。
【００３３】
次に、工程（９）では、工程（８）で露出させた半導体基板上にゲート絶縁膜を形成する。この工程では、例えば、半導体基板の表面を熱酸化したり、所定組成の原料ガスを用いてＣＶＤ法等の成膜法を行うことによりゲート絶縁膜を形成することができる。
【００３４】
このゲート絶縁膜としては、例えば、シリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（Ｓｉ3Ｎ4）やこれらの膜の積層体、ハフニウム（Ｈｆ）を含んだ酸化膜等を挙げることができる。また、ゲート絶縁膜としてはこの他に例えば、金属酸化物、金属シリケート、金属酸化物又は金属シリケートに窒素が導入された高誘電率絶縁膜などを用いることができる。
【００３５】
なお、「高誘電率絶縁膜」とは半導体装置においてゲート絶縁膜として広く利用されているＳｉＯ2よりも比誘電率（ＳｉＯ2の場合は約３．６）が大きな絶縁膜のことを表す。高誘電率絶縁膜の比誘電率としては、典型的には、数十〜数千のものを挙げることができる。高誘電率絶縁膜としては例えば、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ，ＺｒＳｉＯＮ，ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮ，ＺｒＡｌＯ，ＺｒＡｌＯＮなどを用いることができる。
【００３６】
次に、工程（１０）では、全面に不純物を含有する導電性のポリシリコン膜を形成する。この工程としては、例えば、ＣＶＤ法等によりポリシリコンを堆積させた後、不純物をイオン注入する方法や、ＤＯＰＯＳ（Ｄｏｐｅｄ  Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  Ｓｉｌｉｃｏｎ）等を挙げることができる。
【００３７】
次に、工程（１１）では、マスクパターンをストッパに用いて、ポリシリコン膜にＣＭＰ処理を行う。この工程（１１）でＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行う理由は、工程（１０）で堆積させたポリシリコン膜は、このポリシリコン膜が堆積された半導体基板やマスクパターンの凹凸を反映して、その表面が凹凸となっているため、このポリシリコン膜上に金属膜の堆積及びシリサイド化を行うと、シリサイド化の制御やゲート電極の形状加工が困難となるためである。この工程（１１）では、予め設けたマスクパターンがＣＭＰ処理時のストッパとして働く。このため、ポリシリコン膜の表面を高精度で平坦化させることが可能となる。
【００３８】
次に、工程（１２）では、全面に金属膜を形成する。ここで、本発明では、前の工程（１１）において、ポリシリコン膜の表面を高精度で平坦化させているため、このポリシリコン膜上への金属膜の堆積を均一に行わせることが可能となる。この結果、後の工程で金属とポリシリコンとのシリサイド化反応を行った際にも、均一な形状・特性を有するゲート電極を安定して形成することができる。また、ゲート電極の剥離や、一部でゲート絶縁膜内までシリサイド化が過度に進みゲート絶縁膜の絶縁性を損なうといったことを防止することができる。そして、安定で均一な特性を有するＦｉｎＦＥＴを形成することができる。
【００３９】
工程（１２）での金属膜の堆積方法としては、例えば、ＣＶＤ法を挙げることができる。また、この金属の種類としてはシリコンと反応してシリサイド化が可能なものであれば特に限定されないが、例えば、Ｎｉ，Ｃｒ，Ｉｒ，Ｒｈ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｔａ，Ｎｂ，Ｍｏ、Ｗ等を用いることができる。好ましくは、金属膜としてＷ（タングステン）膜を用いるのが良い。このように、金属膜としてＷ膜を堆積させることによって、ゲート電極の抵抗率を均一な低い値とすることができる。
【００４０】
次に、工程（１３）では、ポリシリコン膜の少なくとも一部と金属膜の少なくとも一部とを反応させて、金属のシリサイド化を行いゲート電極を形成する。この工程（１３）では、金属膜の全てとポリシリコン膜の全てを反応させて金属のシリサイド化を行うことによりシリサイドから構成されるゲート電極を形成しても良い。また、金属膜の一部（下部）とポリシリコン膜の全てを反応させて金属のシリサイド化を行うことにより金属とシリサイドの積層構造である（金属）／（シリサイド）から構成されるゲート電極を形成しても良い。更に、金属膜の全てとポリシリコン膜の一部（上部）を反応させて金属のシリサイド化を行うことにより、金属とシリサイドの積層構造である（シリサイド）／（ポリシリコン層）から構成されるゲート電極を形成しても良い。更に、金属膜の一部（下部）とポリシリコン膜の一部（上部）を反応させて、金属のシリサイド化を行うことにより、（金属）／（シリサイド）／（ポリシリコン層）から構成されるゲート電極を形成しても良い。このようにゲート電極が、シリサイドから構成されるか、（金属）／（シリサイド）の積層構造、（シリサイド）／（ポリシリコン層）の積層構造、又は（金属）／（シリサイド）／（ポリシリコン層）の積層構造から構成されるかは、金属膜とポリシリコン膜の膜厚の比率やシリサイド化の条件（温度など）による。
【００４１】
好ましくは、工程（１２）において金属膜がＷ膜であり、工程（１３）においてポリシリコン膜の一部とＷ膜の一部とを反応させてＷのシリサイド化を行うことにより、上から順にＷ層／ＷＳｉ層／ポリシリコン層の積層構造のゲート電極を形成するのが良い。このようにＷ層／ＷＳｉ層／ポリシリコン層の積層構造を形成することにより、微細化を行った場合であっても低抵抗で均一なゲート電極を形成することができる。
【００４２】
この工程（１３）ではどのようなシリサイドが形成されるかは、金属の種類やシリサイド化の条件による。具体的には、シリサイドとしては例えば、ＮｉＳｉ，Ｎｉ2Ｓｉ，Ｎｉ3Ｓｉ，ＮｉＳｉ2，ＷＳｉ2，ＷＳｉ，ＴｉＳｉ2，ＶＳｉ2，ＣｒＳｉ2，ＺｒＳｉ2，ＮｂＳｉ2，ＭｏＳｉ2，ＴａＳｉ2，ＣｏＳｉ，ＣｏＳｉ2，ＰｔＳｉ，Ｐｔ2Ｓｉ，Ｐｄ2Ｓｉなどを挙げることができる。
このようにゲート電極の少なくとも一部がシリサイドから構成されることによって、低抵抗率で導電性に優れたゲート電極とすることができる。
【００４３】
次に、工程（１４）では、ゲート電極上にマスクＡを形成する。このマスクＡは、例えば、ＣＶＤ法等により全面にマスクＡ材料を堆積させた後、リソグラフィー技術を用いることにより、ゲート電極上にのみマスクＡ材料を残留させることにより形成することができる。このマスクＡの材料としては、シリコン窒化膜を挙げることができる。
【００４４】
次に、工程（１５）では、マスクＡをマスクに用いて金属膜を除去する。こ工程（１５）では、マスクパターン上に存在してシリサイド化反応に関与しなかった金属膜を除去する。
【００４５】
次に、工程（１６）では、マスクパターンを除去する。このマスクパターンを除去する方法としては、以下の工程を有することが好ましい。
工程（１５）で金属膜を除去後、全面に保護膜を形成する工程、
全面エッチバックを行うことによって、ゲート電極上にマスクＡが残留するようにマスクパターン及びマスクパターン上の保護膜を除去する工程。
マスクＡとして、マスクパターンよりも厚いマスクを形成したり、エッチング耐性が高い材料を用いることにより、全面エッチバックを行った際に、ゲート電極上にマスクＡを残留させると共に、マスクパターン及びマスクパターン上の保護膜を完全に除去することができる。また、保護膜は、後の工程で半導体基板内に不純物を注入する際などに、ゲート電極を保護する機能を有するものであり、シリコン窒化膜を用いることができる。
【００４６】
次に、工程（１７）では、マスクＡをマスクに用いて、半導体基板内に不純物を注入することにより、ソース／ドレイン領域を形成する。ＦｉｎＦＥＴとしてＰＭＯＳトランジスタを形成する場合、この不純物としてはＢなどを用いることができる。また、ＦｉｎＦＥＴとしてＮＭＯＳトランジスタを形成する場合、この不純物としてはＰ、Ａｓ、Ｓｂなどを用いることができる。また、ソース／ドレイン領域中の不純物元素濃度としては典型的には、１×１０19〜１×１０21ｃｍ-3とすることができる。
【００４７】
また、本発明の製造方法では、工程（１３）において複数のゲート電極を形成し、工程（１７）において複数のソース／ドレイン領域を形成することにより、複数のＦｉｎ型電界効果型トランジスタを備えた半導体装置を製造しても良い。
【００４８】
なお、本発明の製造方法では、ＦｉｎＦＥＴとしてＰ型のＦｉｎＦＥＴ及びN型のＦｉｎＦＥＴのうち、何れのＦｉｎＦＥＴも形成することができる。Ｐ型のＦｉｎＦＥＴを形成する場合、工程（１７）においてＰ型の不純物を注入してソース／ドレイン領域を形成すれば良い。また、N型のＦｉｎＦＥＴを形成する場合、工程（１７）においてN型の不純物を注入してソース／ドレイン領域を形成すれば良い。
【００４９】
図１３〜２３は、本発明の半導体装置の製造方法の一例を示したものである。なお、図１３〜２３（ａ）、（ｂ）、及び（ｃ）は、それぞれ図１のＡ−Ａ’断面、Ｂ−Ｂ’断面、及びＣ−Ｃ’断面に相当する断面における断面図を表す。
まず、シリコン半導体基板２１を準備した後（工程（１））、このシリコン半導体基板２１の表面酸化を行い、シリコン酸化膜２２を形成する（工程（２））。次に、シリコン酸化膜２２上にシリコン窒化膜を形成した後、リソグラフィー技術を用いてドライエッチングを行い、シリコン窒化膜のパターン２３を形成する（図１３）。
【００５０】
次に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術により、シリコン半導体基板２１内に素子分離領域２４を形成する（工程（３）；図１４）。すなわち、シリコン窒化膜のパターン２３をハードマスクとして用いて、シリコン酸化膜２２のドライエッチング、及びシリコン半導体基板２１のドライエッチングを行う。これにより、シリコン半導体基板２１内にシャロートレンチが形成される。この後、全面にシリコン酸化膜を堆積させた後、ＣＭＰ処理により平坦化を行うことによって素子分離領域２４を形成することができる。この際、素子分離領域２４で囲まれた突起状の半導体領域が形成される。
【００５１】
次に、シリコン窒化膜のパターン２３を除去する。この後、全面にシリコン窒化膜を堆積させた後、リソグラフィー技術によりシリコン窒化膜のドライエッチングを行うことにより、シリコン窒化膜のマスクパターン２５を形成する（工程（４）；図１５）。なお、この際、シリコン半導体基板２１の素子分離領域２４が設けられた以外の部分にマスクパターン２５が形成されるようにする。
【００５２】
次に、マスクパターン２５をマスクに用いて、シリコン酸化膜２２をドライエッチングすることにより除去する。そして、この際、シリコン半導体基板２１を露出させる（工程（５））。なお、この際、シリコン半導体基板２１の露出した部分の表面は、エッチングによりたたかれて劣化する場合がある。このため、この露出させたシリコン半導体基板２１の部分に犠牲酸化膜２６を形成する（工程（６）；図１６）。
【００５３】
次に、マスクパターン２５をマスクに用いて、シリコン半導体基板２１内に不純物を注入することにより、電界効果型トランジスタがＯＮ状態の時にチャネル領域となる不純物領域２７を形成する。（工程（７）；図１７）。
【００５４】
次に、犠牲酸化膜２６をウエットエッチングにより除去して、シリコン半導体基板２１を露出させる（工程（８）；図１８）。本発明の製造方法では、上記工程（６）〜（８）に示されるように、犠牲酸化膜の形成を行った後で犠牲酸化膜の除去前に、突起状の半導体領域内にチャネル領域用不純物を注入する。そして、このチャネル領域用不純物の注入後に、犠牲酸化膜を除去する。このため、犠牲酸化膜が除去されて図７のような突起状の半導体領域の下部の部分が露出し、チャネル領域用不純物の注入時にこの露出部分に不純物が注入されるといったことがなく、突起状の半導体領域内にのみ不純物を注入することができる。この結果、ｏｆｆ電流（リーク電流）を小さくしたり、チャネル領域とドレイン領域間の電界勾配を小さくして接合リーク電流を小さくすることができる。そして、動作特性に優れたＦｉｎ型電界効果型トランジスタを備えた半導体装置を提供することができる。また、不純物の注入量及びチャネル領域中の不純物濃度の制御が容易となる。
【００５５】
次に、露出させたシリコン半導体基板２１上にゲート絶縁膜２８を形成する（工程（９）；図１９）。この後、ＤＯＰＯＳ（ｄｏｐｅｄ  ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ）成長を行うことにより、全面にポリシリコン膜２９を形成する（工程（１０）；図２０）。
【００５６】
ここで、このポリシリコン膜２９上にそのまま金属膜の堆積、シリサイド化を行うとゲート電極の形状及び特性が不均一となってしまう。そこで、次の工程では、ポリシリコン膜２９にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行う（工程（１１））。この際、シリコン窒化膜のマスクパターン２５が、このＣＭＰ処理時のストッパとなるため、高精度な平坦化を行うことができる。この結果、後の工程でシリサイド化を均一に行ってゲート電極の形状・特性を均一にすることができる。
【００５７】
次に、全面にＷ（タングステン）膜３０を堆積させる（工程（１２）；図２１）。この後、ポリシリコン膜２９の一部と、Ｗ膜３０の一部とを反応（シリサイド化）させて、ポリシリコン膜２９上にＷＳｉ膜３１を形成すると共に、このＷＳｉ膜３１上にＷ膜３０を残留させる。そして、Ｗ層／ＷＳｉ層／ポリシリコン層の積層構造からなるゲート電極を形成する（工程（１３））。
【００５８】
次に、ゲート電極上にマスクＡ３２を形成する（工程（１４））。このマスクＡ３２の形成工程としては、例えば、全面にシリコン窒化膜を堆積させた後、リソグラフィー技術を用いてシリコン窒化膜のパターニングを行うことにより、ゲート電極上だけにシリコン窒化膜を残留させてマスクＡ３２とする方法を挙げることができる。
【００５９】
次に、マスクＡ３２をマスクに用いて、マスクパターン２５上のＷ膜３０を除去する（工程（１５））。この後、全面に保護膜３３を形成する（図２２）。
次に、全面エッチバックを行うことによって、ゲート電極上にマスクＡ３２が残留するようにマスクパターン２５及びマスクパターン２５上の保護膜３３を除去する（工程（１６））。
【００６０】
次に、マスクＡ３２をマスクに用いて、シリコン半導体基板２１内に不純物を注入することにより、ソース／ドレイン領域３４を形成する（工程（１７）；図２３）。
【００６１】
２．半導体装置
本発明の半導体装置は、１以上のＦｉｎＦＥＴを有する。このＦｉｎＦＥＴは突起状の半導体領域を有し、この突起状の半導体領域を跨ぐようにゲート電極が形成され、このゲート電極と突起状の半導体領域間にはゲート絶縁膜が形成されている。そして、突起状の半導体領域のゲート電極で覆われていない部分にはソース／ドレイン領域が設けられている。
【００６２】
このＦｉｎＦＥＴは、ゲート電極と突起状の半導体領域間の絶縁膜の厚さを調節することにより、突起状の半導体領域の側面にのみチャネル領域を形成したり、突起状の半導体領域の側面と上面にチャネル領域を形成することができる。すなわち、ゲート電極と突起状の半導体領域の上面との間の絶縁膜を厚くすることにより、突起状の半導体領域の側面のみにチャネル領域が形成されるダブルゲート型のＦｉｎＦＥＴとすることができる。また、ゲート電極と突起状の半導体領域の上面及び側面との間の絶縁膜を薄くすることにより、突起状の半導体領域の側面及び上面にチャネル領域が形成されるトライゲート型のＦｉｎＦＥＴとすることができる。
【００６３】
本発明の半導体装置は、１つのゲート電極を有するシングル構造のＦｉｎＦＥＴ、及び複数のゲート電極を有するマルチ構造のＦｉｎＦＥＴの何れのＦｉｎＦＥＴを備えていても良い。
【００６４】
本発明の半導体装置は、Ｆｉｎ型電界効果型トランジスタがＯＮ状態となったときにチャネル領域となる領域にのみ不純物が存在する。このため、チャネル領域中の不純物濃度を容易に所望の値に制御することができる。また、動作特性に優れた安定なものとすることができる。
【００６５】
図２３に、本発明のＦｉｎＦＥＴの一例の断面図を示す。なお、図２３（ａ）、（ｂ）、及び（ｃ）は、それぞれ図１のＡ−Ａ’断面、Ｂ−Ｂ’断面、及びＣ−Ｃ’断面に相当する断面における断面図を表す。
【００６６】
図２３の半導体装置では、半導体基板上に突起状の半導体領域４１が設けられている。そして、この半導体領域４１を跨ぐように、ゲート電極が設けられている。このゲート電極は、Ｗ層／ＷＳｉ層／ポリシリコン層の積層構造２９、３１、３０から構成されている。そして、ゲート電極と半導体領域４１の間には、ゲート絶縁膜２８が設けられている。
【００６７】
図２３の半導体装置では、半導体領域４１の上面及び側面にチャネル領域が形成される。また、半導体領域４１の、ゲート電極を挟んだ両側にはソース／ドレイン領域３４が設けられている。そして、これらの半導体領域４１、ゲート電極、ゲート絶縁膜２８、ソース／ドレイン領域３４から１つのＦｉｎＦＥＴが構成されている。そして、図２３の半導体装置では、２つのＦｉｎＦＥＴが設けられており、これらのＦｉｎＦＥＴの間では一部のソース／ドレイン領域が共通化されている。
【実施例】
【００６８】
（実施例）
まず、シリコン半導体基板２１を準備した後（工程（１））、このシリコン半導体基板２１の表面酸化を行ってシリコン酸化膜２２とした（工程（２））。次に、シリコン酸化膜２２上の全面にシリコン窒化膜を成長させた。この後、リソグラフィー技術により、シリコン窒化膜のドライエッチングを行い、シリコン窒化膜のパターン２３を形成した（図１３）。
【００６９】
次に、このシリコン窒化膜のパターン２３をハードマスクに用いて、シリコン酸化膜２２のドライエッチングを行った後、シリコン半導体基板２１のドライエッチングを２５０ｎｍ、行った。この後、全面にシリコン酸化膜を堆積させた後、ＣＭＰ処理により平坦化を行うことによって素子分離領域２４を形成した（工程（３）；図１４）。
【００７０】
次に、ウエットエッチングによりシリコン窒化膜のパターン２３を除去した。この後、全面にシリコン窒化膜を１５０ｎｍ、堆積させた。この後、レジストマスクを用いたリソグラフィー技術によりシリコン窒化膜のドライエッチングを行ってシリコン窒化膜のマスクパターン２５を形成した（工程（４））。
【００７１】
次に、このマスクパターン２５をマスクに用いて、シリコン酸化膜２２をドライエッチングして除去することにより、シリコン半導体基板２１を露出させた（工程（５）；図１５）。次に、この露出させたシリコン半導体基板２１の部分に犠牲酸化膜２６を形成した（工程（６）；図１６）。
【００７２】
次に、マスクパターン２５をマスクに用いて、シリコン半導体基板２１内にボロンを加速電圧３０ｋｅＶ、注入量１×１０13／ｃｍ2の条件で注入した（工程（７）；図１７）。
【００７３】
次に、犠牲酸化膜２６をウエットエッチングにより除去して、シリコン半導体基板２１を露出させた（工程（８）；図１８）。この後、ドライ酸化を行うことにより、１０ｎｍのゲート絶縁膜２８を形成した（工程（９）；図１９）。この後、ＤＯＰＯＳ（ｄｏｐｅｄ  ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ）成長を行うことにより、全面に２００ｎｍのポリシリコン膜２９を形成した（工程（１０）；図２０）。
【００７４】
次に、シリコン窒化膜のマスクパターン２５をストッパに用いて、ポリシリコン膜２９にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行った（工程（１１））。
【００７５】
次に、全面にＷ（タングステン）膜３０、シリコン窒化膜４０を堆積させた（工程（１２）；図２１）。この後、ポリシリコン膜２９の一部と、Ｗ膜３０の一部とを反応（シリサイド化）させて、ポリシリコン膜２９上にＷＳｉ膜３１を形成すると共に、このＷＳｉ膜３１上にＷ膜３０を残留させた。そして、Ｗ層（６０ｎｍ）／ＷＳｉ層（３０ｎｍ）／ポリシリコン層の積層構造からなるゲート電極３０、３１、２９を形成した（工程（１３））。
【００７６】
次に、２００ｎｍのシリコン窒化膜を形成した後、パターニングを行うことにより、ゲート電極上にマスクＡ３２を形成した（工程（１４））。次に、マスクＡ３２をマスクに用いて、マスクパターン２５上のＷ膜３０を除去した（工程（１５））。この後、全面に１０ｎｍのシリコン窒化膜（保護膜）３３を形成した後、全面エッチバックを行うことによりゲート電極の側面にシリコン窒化膜３３を残留させた（図２２）。
【００７７】
次に、マスクパターン２５及びマスクパターン２５上のシリコン窒化膜３３を除去した（工程（１６））。この後、マスクＡ３２をマスクに用いて、シリコン半導体基板２１内に不純物を注入することにより、ソース／ドレイン領域３４を形成した（工程（１７）；図２３）。
【図面の簡単な説明】
【００７８】
【図１】従来の半導体装置の製造方法を説明する図である。
【図２】従来の半導体装置の製造方法を説明する図である。
【図３】従来の半導体装置の製造方法を説明する図である。
【図４】従来の半導体装置の製造方法を説明する図である。
【図５】従来の半導体装置の製造方法を説明する図である。
【図６】従来の半導体装置の製造方法を説明する図である。
【図７】従来の半導体装置の製造方法を説明する図である。
【図８】従来の半導体装置の製造方法を説明する図である。
【図９】従来の半導体装置の製造方法を説明する図である。
【図１０】従来の半導体装置の製造方法を説明する図である。
【図１１】従来の半導体装置の製造方法を説明する図である。
【図１２】従来の半導体装置の製造方法を説明する図である。
【図１３】本発明の半導体装置の製造方法の一例を説明する図である。
【図１４】本発明の半導体装置の製造方法の一例を説明する図である。
【図１５】本発明の半導体装置の製造方法の一例を説明する図である。
【図１６】本発明の半導体装置の製造方法の一例を説明する図である。
【図１７】本発明の半導体装置の製造方法の一例を説明する図である。
【図１８】本発明の半導体装置の製造方法の一例を説明する図である。
【図１９】本発明の半導体装置の製造方法の一例を説明する図である。
【図２０】本発明の半導体装置の製造方法の一例を説明する図である。
【図２１】本発明の半導体装置の製造方法の一例を説明する図である。
【図２２】本発明の半導体装置の製造方法の一例を説明する図である。
【図２３】本発明の半導体装置の製造方法の一例を説明する図である。
【符号の説明】
【００７９】
１  突起状の半導体領域
２  ゲート電極
３  ソース／ドレイン領域
４  シリコン半導体基板
５  シリコン酸化膜
６  シリコン窒化膜のパターン
７  素子分離領域
８  マスクパターン
９  犠牲酸化膜
１０  チャネル領域用の不純物領域
１１  ポリシリコン膜
１２  Ｗ層
１３  シリコン窒化膜
１４  ＷＳｉ層
１５  マスクＡ
１６  保護膜
１７  ソース／ドレイン領域
１８  ゲート絶縁膜
１９  突起状の半導体領域下部の部分
２１  シリコン半導体基板
２２  シリコン酸化膜
２３  シリコン窒化膜のパターン
２４  素子分離領域
２５  マスクパターン
２６  犠牲酸化膜
２７  チャネル領域用の不純物領域
２８  ゲート絶縁膜
２９  ポリシリコン膜
３０  Ｗ層
３１  ＷＳｉ層
３２  マスクＡ
３３  保護膜
３４  ソース／ドレイン領域
４０  シリコン窒化膜
４１  突起状の半導体領域
【図１】
0005525127.tif 000002
【図２】
0005525127.tif 000003
【図３】
0005525127.tif 000004
【図４】
0005525127.tif 000005
【図５】
0005525127.tif 000006
【図６】
0005525127.tif 000007
【図７】
0005525127.tif 000008
【図８】
0005525127.tif 000009
【図９】
0005525127.tif 000010
【図１０】
0005525127.tif 000011
【図１１】
0005525127.tif 000012
【図１２】
0005525127.tif 000013
【図１３】
0005525127.tif 000014
【図１４】
0005525127.tif 000015
【図１５】
0005525127.tif 000016
【図１６】
0005525127.tif 000017
【図１７】
0005525127.tif 000018
【図１８】
0005525127.tif 000019
【図１９】
0005525127.tif 000020
【図２０】
0005525127.tif 000021
【図２１】
0005525127.tif 000022
【図２２】
0005525127.tif 000023
【図２３】
0005525127.tif 000024