(57)【特許請求の範囲】
【請求項１】
被エッチング膜を備える基板上のセルブロック内に第１方向に延びる第１部分と、前記第１部分と一体に形成されて前記第１方向とは異なる第２方向に延びる第２部分と、をそれぞれ備える複数のモールドマスクパターンを相互平行に配列されるように形成して、モールドマスクパターンブロックを形成するステップと、
前記基板上に前記複数のモールドマスクパターンそれぞれの両側壁及び上面を覆う第１マスク層を形成するステップと、
前記第１マスク層のうち相互隣接する２個のモールドマスクパターン間で、前記モールドマスクパターンの側壁を覆っている前記第１マスク層の第１領域は残り、前記複数のモールドマスクパターンの各側壁のうち、前記モールドマスクパターンブロックの最外側壁を提供する部分を覆っている前記第１マスク層の第２領域は除去されるように、前記第１マスク層を一部除去して第１マスクパターンを形成するステップと、を含み、
前記第１マスク層が形成された後、前記第１マスクパターンが形成されるまでフォトリソグラフィー工程を利用しないことを特徴とする半導体素子の微細パターン形成方法。
【請求項２】
前記第１マスク層は、前記複数のモールドマスクパターンのうち、相互隣接する２個のモールドマスクパターン間の空間で前記２個のモールドマスクパターンの側壁をそれぞれ覆う２個の垂直延長部と、前記２個の垂直延長部が相互連結されるように、これらの間で前記被エッチング膜上に形成される水平延長部と、を備えるように形成されることを特徴とする請求項１に記載の半導体素子の微細パターン形成方法。
【請求項３】
前記第１マスクパターンを形成するステップは、
前記第１マスク層を形成した後、前記第１マスク層をエッチバックして前記水平延長部を除去して、前記複数のモールドマスクパターンそれぞれの側壁を覆う複数のマスクスペーサを形成するステップと、
前記相互隣接する２個のモールドマスクパターン間の空間にある２個のマスクスペーサ間のギャップを満たすギャップフィル保護膜を形成するステップと、
前記複数のマスクスペーサのうち、前記ギャップフィル保護膜により覆われていない部分を除去するステップと、
前記ギャップフィル保護膜を除去するステップと、を含むことを特徴とする請求項２に記載の半導体素子の微細パターン形成方法。
【請求項４】
前記ギャップフィル保護膜が除去される時、前記複数のモールドマスクパターンが前記ギャップフィル保護膜と共に除去されることを特徴とする請求項３に記載の半導体素子の微細パターン形成方法。
【請求項５】
前記第１マスク層は窒化膜で形成され、
前記ギャップフィル保護膜及び前記モールドマスクパターンは酸化膜で形成されることを特徴とする請求項４に記載の半導体素子の微細パターン形成方法。
【請求項６】
前記複数のマスクスペーサをエッチングマスクとして利用して前記被エッチング膜をエッチングするステップをさらに含むことを特徴とする請求項３に記載の半導体素子の微細パターン形成方法。
【請求項７】
前記第１マスク層が形成された後、相互隣接する２個のモールドマスクパターン間の空間で、前記第１マスク層の水平延長部上には前記水平延長部にそれぞれ連結されている２個の垂直延長部によりその幅が限定されるリセス空間が形成され、
前記第１マスクパターンを形成するステップは、
前記第１マスク層が形成された後、前記相互隣接する２個のモールドマスクパターン間の空間で、前記リセス空間を満たすギャップフィル保護膜を形成するステップと、
前記第１マスク層のうち、前記ギャップフィル保護膜により覆われていない部分を除去するステップと、
前記ギャップフィル保護膜を除去するステップと、を含むことを特徴とする請求項２に記載の半導体素子の微細パターン形成方法。
【請求項８】
前記ギャップフィル保護膜が除去される時、前記複数のモールドマスクパターンが前記ギャップフィル保護膜と共に除去されることを特徴とする請求項７に記載の半導体素子の微細パターン形成方法。
【請求項９】
前記ギャップフィル保護膜が除去された後、前記水平延長部にそれぞれ連結されている２個の垂直延長部の間で前記被エッチング膜が露出されるように、前記第１マスク層の水平延長部を除去するステップをさらに含むことを特徴とする請求項７に記載の半導体素子の微細パターン形成方法。
【請求項１０】
前記第１マスク層の垂直延長部をエッチングマスクとして利用して、前記被エッチング膜をエッチングするステップをさらに含むことを特徴とする請求項９に記載の半導体素子の微細パターン形成方法。
【請求項１１】
前記第１マスク層が形成された後、相互隣接する２個のモールドマスクパターン間の空間で、前記第１マスク層の水平延長部上には、前記水平延長部にそれぞれ連結されている２個の垂直延長部によりその幅が限定されるリセス空間が形成され、
前記第１マスクパターンを形成するステップは、
前記第１マスク層が形成された後、前記相互隣接する２個のモールドマスクパターン間の空間で前記リセス空間を満たすギャップフィル保護膜を形成するステップと、
前記第１マスク層のうち、前記ギャップフィル保護膜により覆われていない部分を除去するステップと、
前記リセス空間に前記ギャップフィル保護膜が残っている状態で、前記第１マスク層の垂直延長部をその上面から一部除去して、前記モールドマスクパターンと前記ギャップフィル保護膜との間に第１深さのマスク空間を形成するステップと、
前記マスク空間内に上部マスクパターンを形成するステップと、を含むことを特徴とする請求項２に記載の半導体素子の微細パターン形成方法。
【請求項１２】
前記マスク空間を形成するステップでは、前記基板から前記マスク空間の底面までの距離が、前記基板から前記ギャップフィル保護膜の底面までの距離よりさらに大きくなるように、前記第１マスク層の垂直延長部を除去することを特徴とする請求項１１に記載の半導体素子の微細パターン形成方法。
【請求項１３】
前記上部マスクパターンは、前記モールドマスクパターン、前記ギャップフィル保護膜及び前記第１マスク層それぞれの構成物質とは異なる物質からなることを特徴とする請求項１１に記載の半導体素子の微細パターン形成方法。
【請求項１４】
前記上部マスクパターンをエッチングマスクとして、前記モールドマスクパターン、前記ギャップフィル保護膜、及び前記第１マスク層の水平延長部をエッチングして除去するステップをさらに含むことを特徴とする請求項１１に記載の半導体素子の微細パターン形成方法。
【請求項１５】
前記上部マスクパターンをエッチングマスクとして前記被エッチング膜をエッチングするステップをさらに含むことを特徴とする請求項１４に記載の半導体素子の微細パターン形成方法。
【請求項１６】
前記第１マスクパターンが形成された後、前記基板上に前記第１マスクパターンを覆っていない第１局部パターンと、前記第１マスクパターンを覆う第２局部パターンとを備える第２マスクパターンとを形成するステップをさらに含むことを特徴とする請求項１に記載の半導体素子の微細パターン形成方法。
【請求項１７】
前記基板は、メモリセル領域と、周辺回路領域と、これらの間に位置する接続領域とを備え、
前記第２マスクパターンの第１局部パターンは、前記メモリセル領域及び前記周辺回路領域に形成され、
前記第２マスクパターンの第２局部パターンは、前記接続領域に形成されることを特徴とする請求項１６に記載の半導体素子の微細パターン形成方法。
【請求項１８】
前記第１マスクパターンを形成した後、前記第２マスクパターンを形成する前に、前記複数のモールドマスクパターンを完全に除去するステップをさらに含むことを特徴とする請求項１６に記載の半導体素子の微細パターン形成方法。
【請求項１９】
前記第２マスクパターンを形成するステップは、
前記第１マスクパターン上にフォトレジストパターンを形成するステップを含むことを特徴とする請求項１６に記載の半導体素子の微細パターン形成方法。
【請求項２０】
前記第２マスクパターンを形成するステップは、
前記第１マスクパターン上にスピンコーティング工程により炭素含有膜を形成するステップと、
前記炭素含有膜をベーク工程により硬化させるステップと、
前記硬化した炭素含有膜上にフォトレジストパターンを形成するステップと、を含むことを特徴とする請求項１６に記載の半導体素子の微細パターン形成方法。
【請求項２１】
前記硬化した炭素含有膜上にフォトレジストパターンを形成する前に、前記硬化した炭素含有膜上に反射防止膜を形成するステップをさらに含み、
前記フォトレジストパターンは、前記反射防止膜上に形成されることを特徴とする請求項２０に記載の半導体素子の微細パターン形成方法。
【請求項２２】
前記第１マスクパターン及び第２マスクパターンをエッチングマスクとして前記被エッチング膜をエッチングするステップをさらに含むことを特徴とする請求項１６に記載の半導体素子の微細パターン形成方法。
【請求項２３】
前記被エッチング膜は、前記基板上に形成された導電層を備えることを特徴とする請求項１に記載の半導体素子の微細パターン形成方法。
【請求項２４】
前記被エッチング膜は、前記基板上に順次形成された導電層及びハードマスク層を備えることを特徴とする請求項１に記載の半導体素子の微細パターン形成方法。
【請求項２５】
前記ハードマスク層は、酸化膜、窒化膜及びポリシリコン膜で形成される群から選択されるいずれか一つの膜を備える単一膜で形成されることを特徴とする請求項２４に記載の半導体素子の微細パターン形成方法。
【請求項２６】
前記ハードマスク層は、酸化膜、窒化膜及びポリシリコン膜で形成される群から選択される相異なる２個の膜を備える二重膜で形成されることを特徴とする請求項２４に記載の半導体素子の微細パターン形成方法。
【請求項２７】
前記第２マスクパターンを形成するステップは、フォトリソグラフィー工程を利用することを特徴とする請求項１６に記載の半導体素子の微細パターン形成方法。
【請求項２８】
前記第１マスクパターンを形成するステップでは、前記第１マスク層の第１領域はギャップフィル保護膜で覆った状態で、前記第２領域をエッチングすることを特徴とする請求項１に記載の半導体素子の微細パターン形成方法。
【請求項２９】
前記第１マスクパターンを形成するためのエッチング工程は、ドライエッチングで行われることを特徴とする請求項２８に記載の半導体素子の微細パターン形成方法。
【請求項３０】
前記第１マスクパターンを形成するためのエッチング工程は、ウェットエッチングで行われることを特徴とする請求項２８に記載の半導体素子の微細パターン形成方法。
【請求項３１】
前記第１マスクパターンは、前記複数のモールドマスクパターンのうち相互隣接する２個のモールドマスクパターン間の空間で、前記２個のモールドマスクパターンの側壁をそれぞれ覆う複数のマスクスペーサで形成され、
前記相互隣接する２個のモールドマスクパターン間の空間にある相互隣接する２個のマスクスペーサは、前記被エッチング膜を露出させる空間を介して相互離隔していることを特徴とする請求項１６に記載の半導体素子の微細パターン形成方法。
【請求項３２】
前記第１マスクパターンを形成するステップで、前記セルブロック内にＮ個のマスクスペーサを形成するために、前記モールドマスクパターンブロックを形成するステップでは、前記セルブロック内に｛（Ｎ＋２）／２｝個のモールドマスクパターンを備えるモールドマスクパターンブロックを形成することを特徴とする請求項３１に記載の半導体素子の微細パターン形成方法。
【請求項３３】
前記第１マスクパターンは、前記複数のモールドマスクパターンのうち、相互隣接する２個のモールドマスクパターン間の空間で、前記２個のモールドマスクパターンの側壁をそれぞれ覆う２個の垂直延長部と、前記２個の垂直延長部が相互連結されるように、これらの間で前記被エッチング膜上に形成される水平延長部と、を備えることを特徴とする請求項１６に記載の半導体素子の微細パターン形成方法。
【請求項３４】
前記第２マスクパターンを形成する前に、前記第１マスクパターンの垂直延長部をその上面から一部除去して前記モールドマスクパターンの側壁を露出させるマスク空間を形成するステップと、
前記マスク空間内に上部マスクパターンを形成するステップと、をさらに含むことを特徴とする請求項３３に記載の半導体素子の微細パターン形成方法。
【請求項３５】
前記複数のモールドマスクパターン、前記第１マスクパターン、前記上部マスクパターン、及び前記第２マスクパターンは、それぞれ異なる物質からなることを特徴とする請求項３４に記載の半導体素子の微細パターン形成方法。
【請求項３６】
前記上部マスクパターン及び第２マスクパターンをエッチングマスクとして前記被エッチング膜をエッチングするステップをさらに含むことを特徴とする請求項３４に記載の半導体素子の微細パターン形成方法。
【請求項３７】
前記複数のモールドマスクパターンで、前記第２方向と直交する方向に沿う前記第２部分の幅は、前記第１方向と直交する方向に沿う前記第１部分の幅よりさらに大きいことを特徴とする請求項１に記載の半導体素子の微細パターン形成方法。
【請求項３８】
前記第２方向は、前記第１方向と直交することを特徴とする請求項１に記載の半導体素子の微細パターン形成方法。
【請求項３９】
被エッチング膜を備える基板上に第１方向に延びる第１部分と、前記第１部分と一体に形成されて前記第１方向とは異なる第２方向に延びる第２部分と、をそれぞれ備える複数のモールドマスクパターンを相互平行に配列されるように形成するステップと、
前記複数のモールドマスクパターンそれぞれの側壁を覆うループ状の複数のマスクスペーサを、これらの間にそれぞれ空間をおいて相互離隔するように形成するステップと、
前記複数のモールドマスクパターンのうち選択されるいずれか一つのモールドマスクパターンで、それに隣接する他のモールドマスクパターンと対向しない部分の側壁が露出されるように、前記複数のマスクスペーサの一部を除去して第１マスクパターンを形成するステップと、を含み、
前記複数のマスクスペーサを形成するステップから前記第１マスクパターンを形成するステップまでフォトリソグラフィー工程を利用しないことを特徴とする半導体素子の微細パターン形成方法。
【請求項４０】
前記第１マスクパターンを形成するステップは、
前記複数のモールドマスクパターンのうち選択されるいずれか一つのモールドマスクパターンで、それに隣接する他のモールドマスクパターンと対向する部分の側壁上にのみ前記マスクスペーサを覆うギャップフィル保護膜を形成するステップと、
前記複数のマスクスペーサのうち、前記ギャップフィル保護膜により覆われていない部分を除去するステップと、を含むことを特徴とする請求項３９に記載の半導体素子の微細パターン形成方法。
【請求項４１】
前記ギャップフィル保護膜を形成するステップは、
前記複数のモールドマスクパターンのうち、相互隣接する２個のモールドマスクパターン間の空間にある２個のマスクスペーサ間のギャップを満たしつつ、前記複数のモールドマスクパターンそれぞれの上面及び両側壁を覆う保護膜を形成するステップと、
前記相互隣接する２個のモールドマスクパターン間の空間にある２個のマスクスペーサ間にのみ前記保護膜が残るように、前記保護膜の上面が完全に露出された状態で前記保護膜をエッチングするステップと、を含むことを特徴とする請求項４０に記載の半導体素子の微細パターン形成方法。
【請求項４２】
前記第１マスクパターンを覆っていない複数の第１局部パターンと、前記第１マスクパターンを覆う複数の第２局部パターンと、を備える第２マスクパターンを前記基板上に形成するステップをさらに含むことを特徴とする請求項３９に記載の半導体素子の微細パターン形成方法。
【請求項４３】
前記基板は、メモリセル領域と、周辺回路領域と、これらの間に位置する接続領域とを備え、
前記第１局部パターンは、前記メモリセル領域及び周辺回路領域に形成され、
前記第２局部パターンは、前記接続領域に形成されることを特徴とする請求項４２に記載の半導体素子の微細パターン形成方法。
【請求項４４】
前記第１マスクパターンを形成した後、前記第２マスクパターンを形成する前に、前記複数のモールドマスクパターンを完全に除去するステップをさらに含むことを特徴とする請求項４２に記載の半導体素子の微細パターン形成方法。
【請求項４５】
前記複数のモールドマスクパターンが完全に除去された後、前記第１マスクパターン及び第２マスクパターンをエッチングマスクとして利用して前記被エッチング膜をエッチングするステップをさらに含むことを特徴とする請求項４４に記載の半導体素子の微細パターン形成方法。
【請求項４６】
前記被エッチング膜は、導電層を備えることを特徴とする請求項４５に記載の半導体素子の微細パターン形成方法。
【請求項４７】
前記被エッチング膜は導電層を備え、
前記第１マスクパターン及び第２マスクパターンをエッチングマスクとして利用して前記被エッチング膜をエッチングして、前記メモリセル領域には、前記第１マスクパターンが転写された複数の第１導電ライン、及び前記第２マスクパターンの第１局部パターンが転写された複数の第２導電ラインを形成し、前記接続領域には、前記第１マスクパターンと前記第２マスクパターンの第２局部パターンとが結合された形状が転写された複数のコンタクトパッドを形成し、前記周辺回路領域には前記第２マスクパターンの第１局部パターンが転写された複数の導電パターンを形成することを特徴とする請求項４３に記載の半導体素子の微細パターン形成方法。
【請求項４８】
前記第１導電ラインはワードラインであることを特徴とする請求項４７に記載の半導体素子の微細パターン形成方法。
【請求項４９】
前記第１導電ラインはビットラインであることを特徴とする請求項４７に記載の半導体素子の微細パターン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の微細パターン形成方法に係り、特に、セルアレイ領域に形成される複数の導電ラインとこれを周辺回路に連結させるためのコンタクトパッドとを一体に形成するための半導体素子の微細パターン形成方法に関する。
【背景技術】
【０００２】
半導体素子のセルアレイ領域には、単位セルを形成する複数の導電ライン、例えば、複数のワードライン及び複数のビットラインが所定方向に沿って反復配置される。
【０００３】
図１は、不揮発性メモリ装置の１種であるＮＡＮＤフラッシュメモリ素子のメモリセルアレイ１００と、その周辺回路であるＸデコーダ１１０及びＹデコーダ１２０の回路ブロックを例示したブロックダイアグラムである。図２は、メモリセルアレイ１００の例示的な構造を説明するための回路図である。
【０００４】
図１及び図２に示すように、ＮＡＮＤフラッシュメモリ素子は、複数のメモリセルで形成されるメモリセルブロック１００Ａが複数備えられているメモリセルアレイ１００を備える。メモリセルアレイ１００には、メモリセルブロック１００ＡのワードラインＷＬ0、ＷＬ1、…、ＷＬm-1、ＷＬmを選択するためのＸデコーダ１１０と、メモリセルブロック１００ＡのビットラインＢＬ0、ＢＬ1、…、ＢＬn-1、ＢＬnを選択するためのＹデコーダ１２０とを備える。Ｙゲーティング１３０は、Ｙデコーダ１２０に連結されてメモリセルアレイ１００でのビットライン経路を指定する役割を行う。
【０００５】
メモリセルアレイ１００のメモリセルブロック１００Ａは、ビットラインＢＬ0、ＢＬ1、…、ＢＬn-1、ＢＬnと共通ソースラインＣＳＬとの間に形成される複数のセルストリング１０を備える。セルストリング１０は、直列に連結された複数のメモリセル１２を備える。複数のメモリセル１２のゲート電極は、１個のセルストリング１０に備えられ、それぞれ異なるワードラインＷＬ0、ＷＬ1、…、ＷＬm-1、ＷＬmに接続する。セルストリング１０の両端には、それぞれ接地選択ラインＧＳＬに連結されている接地選択トランジスタ１４と、ストリング選択ラインＳＳＬに連結されているストリング選択トランジスタ１６とが配されている。接地選択トランジスタ１４及びストリング選択トランジスタ１６は、複数のメモリセル１２とビットラインＢＬ0、ＢＬ1、…、ＢＬn-1、ＢＬn及び共通ソースラインＣＳＬとの電気的連結を制御する。複数のセルストリング１０にわたって１本のワードラインＷＬ0、ＷＬ1、…、ＷＬm-1、ＷＬmに連結されたメモリセルは、ページ単位またはバイト単位を形成する。
【０００６】
図１及び図２に例示されたＮＡＮＤフラッシュメモリ素子で所定のメモリセルを選択して読み出し動作または書き込み動作を行うために、Ｘデコーダ１１０及びＹデコーダ１２０を利用して、ワードラインＷＬ0、ＷＬ1、…、ＷＬm-1、ＷＬm及びビットラインＢＬ0、ＢＬ1、…、ＢＬn-1、ＢＬnを選択して該当セルを選択する。
【０００７】
ＮＡＮＤフラッシュメモリ素子は、複数のメモリセルが直列連結された構造によって比較的高い集積度を持つ。しかし、最近チップサイズの縮少のためにＮＡＮＤフラッシュメモリ素子のデザインルールをさらに縮小させることが求められている。また、デザインルールが縮小するにつれて、ＮＡＮＤフラッシュメモリ素子を構成するのに必要なパターンの最小ピッチも大きく縮小している。このように縮小したデザインルールによる微細パターンを具現するために、多様なパターン形成方法が適用されている。特に、これまで開発されたリソグラフィー技術で提供される露光装備及び露光技術だけでは具現し難いＮＡＮＤフラッシュメモリ素子のセルアレイ構造を具現するために、リソグラフィー技術の限界を超える微細ピッチで反復的に形成される複数のパターンを形成するためのダブルパターニング技術が提案された。
【０００８】
通常のＮＡＮＤフラッシュメモリ素子では、ワードラインＷＬ0、ＷＬ1、…、ＷＬm-1、ＷＬmには、ワードラインＷＬ0、ＷＬ1、…、ＷＬm-1、ＷＬmをＸデコーダ１１０に連結させるためのコンタクトパッドが連通して一体に形成される。このように、ワードラインに連通するコンタクトパッドはワードライン形成と同時に形成される。したがって、ワードラインをダブルパターニング技術を利用して形成する場合、周辺回路連結用コンタクトパッドの周囲に形成された不要な微細パターンのうち、願わない部分を除去するためのトリミング工程が伴う。これらのトリミング工程は、ビットラインＢＬ0、ＢＬ1、…、ＢＬn-1、ＢＬnをＹデコーダ１２０に連結させるためのコンタクトパッドを、ビットラインＢＬ0、ＢＬ1、…、ＢＬn-1、ＢＬnと連通するように一体に形成する場合にも同一に適用される。
【０００９】
しかし、ＮＡＮＤフラッシュメモリ素子でワードラインまたはビットラインに連結される周辺回路連結用コンタクトパッドの配置構造が微細かつ複雑で、トリミング工程のためのマスクパターンのレイアウトが複雑になる。特に、最近市場のニーズに応じてＮＡＮＤフラッシュメモリ素子のデザインルールが急激に縮小しており、ＮＡＮＤフラッシュメモリ素子を構成するワードライン及びビットラインのパターンサイズが微細化され、それにより、これらにそれぞれ連結される周辺回路連結用コンタクトパッドの配置構造もさらに微細かつ複雑になりつつある。したがって、トリミング工程のためのマスクパターンのレイアウトも非常に微細かつ複雑な構造を持つようになった。また、ダブルパターニング工程により形成された微細パターン間のピッチが非常に小さくて、トリミングのためのマスクパターンの形成時、ダブルパターニング技術により形成された微細パターンとマスクパターンとの整列誤差の許容範囲が非常に厳しい。したがって、工程進行時に発生するミスアラインメントの可能性及びエッチング工程時の多様な変数により、トリミング工程後に必要な領域のパターンまで除去されるか、または願わないパターン形状が得られるなどの問題がある。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、従来技術での問題点を解決しようとするものであり、半導体素子のセルアレイ領域を構成する導電ラインと、これらを周辺回路に連結させるためのコンタクトパッドとを、これらが相互連通するように一体に形成するに当って、不要な部分を除去するためのトリミング工程を単純化することによって、縮少したデザインルールによって高密度で設計された微細な導電パターンを多様なピッチで形成できる半導体素子の微細パターン形成方法を提供することである。
【課題を解決するための手段】
【００１１】
目的を達成するために、本発明による半導体素子の微細パターン形成方法では、被エッチング膜を備える基板上のセルブロック内に第１方向に延びる第１部分と、第１部分と一体に形成されて第１方向とは異なる第２方向に延びる第２部分と、をそれぞれ備える複数のモールドマスクパターンを相互平行に配列されるように形成して、モールドマスクパターンブロックを形成するステップと、基板上に複数のモールドマスクパターンそれぞれの両側壁及び上面を覆う第１マスク層を形成するステップと、第１マスク層のうち相互隣接する２個のモールドマスクパターン間で、モールドマスクパターンの側壁を覆っている第１マスク層の第１領域は残り、複数のモールドマスクパターンの各側壁のうち、モールドマスクパターンブロックの最外側壁を提供する部分を覆っている第１マスク層の第２領域は除去されるように、第１マスク層を一部除去して第１マスクパターンを形成するステップと、を含み、第１マスク層が形成された後、第１マスクパターンが形成されるまでフォトリソグラフィー工程を利用しないことを特徴とする。
【００１２】
第１マスク層は、複数のモールドマスクパターンのうち、相互隣接する２個のモールドマスクパターン間の空間で２個のモールドマスクパターンの側壁をそれぞれ覆う２個の垂直延長部と、２個の垂直延長部が相互連結されるように、これらの間で被エッチング膜上に形成される水平延長部と、を備えるように形成される。
【００１３】
本発明による半導体素子の微細パターン形成方法の一例で、第１マスクパターンを形成するステップは、第１マスク層を形成した後、第１マスク層をエッチバックして水平延長部を除去して、複数のモールドマスクパターンそれぞれの側壁を覆う複数のマスクスペーサを形成するステップと、相互隣接する２個のモールドマスクパターン間の空間にある２個のマスクスペーサ間のギャップを満たすギャップフィル保護膜を形成するステップと、複数のマスクスペーサのうち、ギャップフィル保護膜により覆われていない部分を除去するステップと、ギャップフィル保護膜を除去するステップと、を含む。
【００１４】
本発明による半導体素子の微細パターン形成方法の他の例で、第１マスク層が形成された後、相互隣接する２個のモールドマスクパターン間の空間で、第１マスク層の水平延長部上には水平延長部にそれぞれ連結されている２個の垂直延長部によりその幅が限定されるリセス空間が形成され、第１マスクパターンを形成するステップは、第１マスク層が形成された後、相互隣接する２個のモールドマスクパターン間の空間で、リセス空間を満たすギャップフィル保護膜を形成するステップと、第１マスク層のうち、ギャップフィル保護膜により覆われていない部分を除去するステップと、ギャップフィル保護膜を除去するステップと、を含む。ギャップフィル保護膜が除去された後、水平延長部にそれぞれ連結されている２個の垂直延長部の間で被エッチング膜が露出されるように、第１マスク層の水平延長部を除去するステップをさらに含む。
【００１５】
本発明による半導体素子の微細パターン形成方法のさらに他の例で、第１マスク層が形成された後、相互隣接する２個のモールドマスクパターン間の空間で、第１マスク層の水平延長部上には、水平延長部にそれぞれ連結されている２個の垂直延長部によりその幅が限定されるリセス空間が形成され、第１マスクパターンを形成するステップは、第１マスク層が形成された後、相互隣接する２個のモールドマスクパターン間の空間でリセス空間を満たすギャップフィル保護膜を形成するステップと、第１マスク層のうち、ギャップフィル保護膜により覆われていない部分を除去するステップと、リセス空間にギャップフィル保護膜が残っている状態で、第１マスク層の垂直延長部をその上面から一部除去して、モールドマスクパターンとギャップフィル保護膜との間に第１深さのマスク空間を形成するステップと、マスク空間内に上部マスクパターンを形成するステップと、を含む。また、マスク空間を形成するステップでは、基板からマスク空間の底面までの距離が、基板からギャップフィル保護膜の底面までの距離よりさらに大きくなるように、第１マスク層の垂直延長部を除去する。上部マスクパターンは、モールドマスクパターン、ギャップフィル保護膜及び第１マスク層それぞれの構成物質とは異なる物質からなる。
【００１６】
本発明による半導体素子の微細パターン形成方法で、第１マスクパターンが形成された後、基板上に第１マスクパターンを覆っていない第１局部パターンと、第１マスクパターンを覆う第２局部パターンを備える第２マスクパターンとを形成するステップをさらに含む。
【００１７】
基板は、メモリセル領域と、周辺回路領域と、これらの間に位置する接続領域とを備え、第２マスクパターンの第１局部パターンは、メモリセル領域及び周辺回路領域に形成され、第２マスクパターンの第２局部パターンは接続領域に形成される。
【００１８】
第１マスクパターンを形成した後、第２マスクパターンを形成する前に、複数のモールドマスクパターンを完全に除去するステップをさらに含む。
【００１９】
本発明による半導体素子の微細パターン形成方法では、第１マスクパターン及び第２マスクパターンをエッチングマスクとして被エッチング膜をエッチングするステップをさらに含む。
【００２０】
本発明による半導体素子の微細パターン形成方法で、第１マスクパターンは、複数のモールドマスクパターンのうち相互隣接する２個のモールドマスクパターン間の空間で、２個のモールドマスクパターンの側壁をそれぞれ覆う複数のマスクスペーサで形成され、相互隣接する２個のモールドマスクパターン間の空間にある相互隣接する２個のマスクスペーサは、被エッチング膜を露出させる空間を介して相互離隔している。この場合、第１マスクパターンを形成するステップでセルブロック内にＮ個のマスクスペーサを形成するために、モールドマスクパターンブロックを形成するステップでは、セルブロック内に｛（Ｎ＋２）／２｝個のモールドマスクパターンを備えるモールドマスクパターンブロックを形成する。
【００２１】
また、目的を達成するために、本発明の第２様態による半導体素子の微細パターン形成方法では、被エッチング膜を備える基板上に第１方向に延びる第１部分と、第１部分と一体に形成されて第１方向とは異なる第２方向に延びる第２部分と、をそれぞれ備える複数のモールドマスクパターンを相互平行に配列されるように形成するステップと、複数のモールドマスクパターンそれぞれの側壁を覆うループ状の複数のマスクスペーサを、これらの間にそれぞれ空間をおいて相互離隔するように形成するステップと、複数のモールドマスクパターンのうち選択されるいずれか一つのモールドマスクパターンで、それに隣接する他のモールドマスクパターンと対向しない部分の側壁が露出されるように、複数のマスクスペーサの一部を除去して第１マスクパターンを形成するステップと、を含み、複数のマスクスペーサを形成するステップから第１マスクパターンを形成するステップまでフォトリソグラフィー工程を利用しないことを特徴とする。
【発明の効果】
【００２２】
本発明による半導体素子の微細パターン形成方法では、高集積半導体素子のセルアレイを形成するために相互平行に延びている複数の導電ラインと、導電ラインをデコーダのような外部回路に連結させるために、接続領域で複数の導電ラインの一端にそれぞれ一体に形成される複数のコンタクトパッドとを形成するに当って、モールドマスクパターン周囲に形成されるマスクスペーサをエッチングマスクとして利用して下部の導電層をエッチングする。この時、マスクスペーサの不要な部分を除去するためのトリミング工程時、高コストの設備及び複雑なレイアウトを持つマスクパターンを必要とするフォトリソグラフィー工程を行う必要がなく、マスクスペーサのトリミング工程を単純かつ低コストの工程により行うことができる。
【００２３】
また、本発明による半導体素子の微細パターン形成方法では、セルストリングを構成する導電ラインの終端部分に位置する周辺回路連結用コンタクトパッドを導電ラインと同時に形成するために、基板上の導電層をエッチングするのに必要なエッチングマスクパターンを形成するために、先ず複数のモールドマスクパターンを形成し、モールドマスクパターンの側壁にスペーサを形成した後、スペーサをエッチングマスクとして利用して導電層をエッチングして導電ラインを形成する。したがって、導電層エッチングのための微細なマスクパターンを形成するに当って、臨界寸法を均一にすることができる。したがって、導電ラインが半導体素子のワードラインを構成する場合、あらゆるワードラインでゲートチャンネル長を一定にすることができ、それぞれのメモリセルで限界電圧を一定に制御するのに有利である。
【００２４】
また、本発明による半導体素子の微細パターン形成方法では、１個のセルストリングを構成するセルブロック内に相互平行したＮ本の導電ライン、すなわち、Ｎ個のマスクスペーサを形成するために、セルブロック内に｛（Ｎ＋２）／２｝個のモールドマスクパターンを形成する。例えば、基板上に、１個のセルブロック内に相互平行した３２本の導電ラインを形成するために、先ず基板上に１７個のモールドマスクパターンを形成する。すなわち、このように、１個のセルブロック内でモールドマスクパターンの数が偶数であるか、または奇数であるかに関係なくそれから得られる導電ラインの数は偶数である。したがって、複数の導電ラインからメモリセルアレイ領域のワードラインを形成する場合、基板上に不要なワードラインを残す必要なく、あらゆるワードラインから２n倍のセル数を確保できるレイアウト設計が可能である。したがって、基板上で不要なワードラインが形成される領域を縮めることによって基板上の有効面積を効率的に活用できる。
【図面の簡単な説明】
【００２５】
【図１】従来のＮＡＮＤフラッシュメモリ素子のメモリセルアレイと、その周辺回路とを示すブロックダイアグラムである。
【図２】従来のＮＡＮＤフラッシュメモリ素子のメモリセルアレイの構造を説明するための回路図である。
【図３】本発明の望ましい実施形態による半導体素子の微細パターン形成方法によって具現できる半導体素子の一部構成を例示した平面図である。
【図４Ａ】本発明の第１実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｂ】本発明の第１実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｃ】本発明の第１実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｄ】本発明の第１実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｅ】本発明の第１実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｆ】本発明の第１実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｇ】本発明の第１実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｈ】本発明の第１実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｉ】本発明の第１実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｊ】本発明の第１実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｋ】本発明の第１実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図５Ａ】図３に例示された半導体素子を製造するための例示的な方法を説明するために、図４Ａから図４Ｋの各工程で説明する主要部分のレイアウトを示す平面図である。
【図５Ｂ】図３に例示された半導体素子を製造するための例示的な方法を説明するために、図４Ａから図４Ｋの各工程で説明する主要部分のレイアウトを示す平面図である。
【図５Ｃ】図３に例示された半導体素子を製造するための例示的な方法を説明するために、図４Ａから図４Ｋの各工程で説明する主要部分のレイアウトを示す平面図である。
【図５Ｄ】図３に例示された半導体素子を製造するための例示的な方法を説明するために、図４Ａから図４Ｋの各工程で説明する主要部分のレイアウトを示す平面図である。
【図５Ｅ】図３に例示された半導体素子を製造するための例示的な方法を説明するために、図４Ａから図４Ｋの各工程で説明する主要部分のレイアウトを示す平面図である。
【図５Ｆ】図３に例示された半導体素子を製造するための例示的な方法を説明するために、図４Ａから図４Ｋの各工程で説明する主要部分のレイアウトを示す平面図である。
【図６Ａ】本発明の第２実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図６Ｂ】本発明の第２実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図６Ｃ】本発明の第２実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図６Ｄ】本発明の第２実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図６Ｅ】本発明の第２実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図６Ｆ】本発明の第２実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図７Ａ】本発明の第３実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図７Ｂ】本発明の第３実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図８Ａ】本発明の第４実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図８Ｂ】本発明の第４実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図８Ｃ】本発明の第４実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図８Ｄ】本発明の第４実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図８Ｅ】本発明の第４実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図８Ｆ】本発明の第４実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図８Ｇ】本発明の第４実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図８Ｈ】本発明の第４実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【図８Ｉ】本発明の第４実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
【発明を実施するための形態】
【００２６】
以下、本発明の望ましい実施形態について添付図面を参照して詳細に説明する。しかし、本発明の実施形態はいろいろ形態に変形でき、本発明の範囲が後述する実施形態に限定されると解釈されてはならない。本発明の実施形態は、本発明をさらに完全に説明するために提供されるものである。図面で、層及び領域の厚さは明細書の明確性のために誇張されている。図面上で同じ符号は同じ要素を示す。また、図面での多様な要素と領域は概略的に示している。したがって、本発明は添付した図面に描かれた相対的なサイズや間隔により制限されない。
【００２７】
図３は、本発明による半導体素子の微細パターン形成方法によって具現できる半導体素子の構成を部分的に例示した平面図である。図３には、ＮＡＮＤフラッシュメモリ素子のメモリセル領域３００Ａの一部と、メモリセル領域３００Ａのセルアレイを構成する複数の導電ライン、例えば、ワードラインまたはビットラインをデコーダのような外部回路（図示せず）に連結させるための接続領域３００Ｂの一部と、周辺回路領域３００Ｃの一部とのレイアウトが例示されている。
【００２８】
図３に示すように、メモリセル領域３００Ａには、複数のメモリセルブロック３４０が形成されている。図３には、１個のメモリセルブロック３４０のみ図示した。メモリセルブロック３４０には、ストリング選択ラインＳＳＬと接地選択ラインＧＳＬとの間に１個のセルストリング１０（図２参照）を構成するのに必要な複数の導電ライン３０１、３０２、…、３３２が、第１方向（図３で“ｘ方向”）に相互平行に延びている。複数の導電ライン３０１、３０２、…、３３２は、それぞれメモリセル領域３００Ａ及び接続領域３００Ｂにわたって延びている。
【００２９】
複数の導電ライン３０１、３０２、…、３３２をデコーダのような外部回路（図示せず）に連結させるために、接続領域３００Ｂで複数の導電ライン３０１、３０２、…、３３２それぞれの一端には、複数のコンタクトパッド３５２が複数の導電ライン３０１、３０２、…、３３２とそれぞれ一体に形成されている。
【００３０】
接続領域３００Ｂで、複数の導電ライン３０１、３０２、…、３３２の末端部分は、それぞれメモリセル領域３００Ａでの複数の導電ライン３０１、３０２、…、３３２の延長方向とは異なる方向に複数のコンタクトパッド３５２まで延びている。図３には、接続領域３００Ｂで、複数の導電ライン３０１、３０２、…、３３２の末端部分が第１方向に直交する第２方向（図３で“ｙ方向”）に沿って延びていると例示されている。しかし、本発明は、図３に例示された構成のみに適用されるものではない。本発明の思想の範囲内で複数の導電ライン３０１、３０２、…、３３２及びコンタクトパッド３５２の構成についての多様な変形及び変更が可能である。
【００３１】
周辺回路領域３００Ｃには、周辺回路用導電パターン３７２が形成されている。
図３で、複数の導電ライン３０１、３０２、…、３３２、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、コンタクトパッド３５２、及び周辺回路用導電パターン３７２は、いずれも同じ物質からなる。複数の導電ライン３０１、３０２、…、３３２は、それぞれメモリセル領域３００Ａで複数のメモリセルを構成するワードラインである。周辺回路用導電パターン３７２は、周辺回路用トランジスタのゲート電極を構成できる。ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬは、それぞれ複数の導電ライン３０１、３０２、…、３３２の幅Ｗ１よりさらに大きい幅Ｗ２、Ｗ３を持つことができる。
【００３２】
または、複数の導電ライン３０１、３０２、…、３３２は、メモリセル領域３００Ａでメモリセルを構成するビットラインである。この場合、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬは省略してもよい。
【００３３】
図３には、１個のメモリセルブロック３４０で複数の導電ライン３０１、３０２、…、３３２が３２本の導電ラインを備えると図示されているが、本発明の思想の範囲内で、１個のメモリセルブロック３４０は、多様な数の導電ラインを備えることができる。
【００３４】
次いで、本発明の望ましい実施形態による半導体素子の微細パターン形成方法について具体的な例を挙げて詳細に説明する。
【００３５】
（第１実施形態）
図４Ａから図４Ｋは、本発明の第１実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
図５Ａから図５Ｆは、図３に例示された半導体素子を製造するための例示的な方法を説明するために、図４Ａから図４Ｋの各工程で説明する主要部分のレイアウトを示す平面図である。図５Ａから図５Ｆには、複数のメモリセルブロック３４０（図３参照）のうち１個のメモリセルブロック３４０部分のみを例示した。
【００３６】
図４Ａから図４Ｋには、図３のＡ−Ａ’線断面、Ｂ−Ｂ’線断面、Ｃ−Ｃ’線、及びＤ−Ｄ’線断面それぞれに対応する部分を工程順序によって示した。図４Ａから図４Ｋと図５Ａから図５Ｆにおいて、図３と同じ参照符号は同一要素を意味し、ここではそれについての詳細な説明は省略する。図４Ａから図４Ｋにおいて、メモリセル領域３００Ａは“ＣＥＬＬ”で、接続領域３００Ｂは“ＣＯＮＴＡＣＴ”で、そして周辺回路領域３００Ｃは“ＰＥＲＩ”で表示した。
【００３７】
図４Ａ及び図５Ａに示すように、まずメモリセル領域３００Ａと、接続領域３００Ｂと、周辺回路領域３００Ｃとを持つ基板５００、例えば、シリコン基板を準備する。
【００３８】
基板５００上に、導電ラインの形成に必要な導電層５３０を形成し、導電層５３０上に、第１ハードマスク層５３２及び第２ハードマスク層５３４を順次形成する。場合によって、第１ハードマスク層５３２及び第２ハードマスク層５３４のうちいずれか一つは省略できる。または、第１ハードマスク層５３２及び第２ハードマスク層５３４以外に他の膜をさらに形成してもよい。
【００３９】
次いで、メモリセル領域３００Ａ及び接続領域３００Ｂで、第２ハードマスク層５３４上に、複数のモールドマスクパターン５４０を形成する。図５Ａには、１個のメモリセルブロック３４０（図３参照）の形成に必要な１個のモールドマスクパターンブロック５４０Ａが示されている。
【００４０】
導電層５３０からワードラインを形成する場合、導電層５３０は、基板５００上に順次形成されたトンネリング酸化膜、電荷保存層、ブロッキング酸化膜、及びゲート電極層が順次形成された積層構造を持つことができる。この場合、トンネリング酸化膜はシリコン酸化膜で形成される。電荷保存層は、シリコン窒化膜、またはシリコン窒化膜より高い誘電定数を持つ高誘電膜（ｈｉｇｈ−ｋ  ｆｉｌｍ）で形成される。例えば、電荷保存層は、Ｓｉ3Ｎ4膜、金属酸化膜、金属窒化膜、またはこれらの組み合わせで形成される。ブロッキング酸化膜は、Ａｌ2Ｏ3、ＳｉＯ2、ＨｆＯ2、ＺｒＯ2、ＬａＯ、ＬａＡｌＯ、ＬａＨｆＯ及びＨｆＡｌＯからなる群から選択される少なくとも一つの物質からなる。ゲート電極層は、ＴａＮ、ＴｉＮ、Ｗ、ＷＮ、ＨｆＮ及びタングステンシリサイドからなる群から選択されるいずれか一つ、またはこれらの組み合わせで形成される。他の例として、導電層５３０からワードラインを形成する場合、導電層５３０は、基板５００上に順次形成されたトンネリング酸化膜、フローティングゲート用導電層、ゲート間誘電膜、及びコントロールゲート用導電層が順次形成された積層構造を持つこともある。そして、第１ハードマスク層５３２はシリコン窒化膜で形成される。
【００４１】
導電層５３０からビットラインを形成する場合、導電層５３０は、ドーピングされたポリシリコンまたは金属で形成される。
【００４２】
第１ハードマスク層５３２は酸化膜で形成され、第２ハードマスク層５３４はポリシリコン膜で形成される。例えば、第１ハードマスク層５３２は、約１０００〜３０００Åの厚さに形成できる。第２ハードマスク層５３４は、約３００〜１０００Åの厚さに形成できる。
【００４３】
図５Ａに示したように、１個のモールドマスクパターンブロック５４０Ａは複数のモールドマスクパターン５４０を備える。１個のメモリセルブロック３４０でＮ本の導電ラインを形成しようとする場合、１個のモールドマスクパターンブロック５４０Ａには｛（Ｎ＋２）／２｝個のモールドマスクパターン５４０を形成する。例えば、図３に例示されたように、１個のメモリセルブロック３４０で３２本の導電ラインを形成しようとする場合、図５Ａに例示されたように、１個のモールドマスクパターンブロック５４０Ａを構成する複数のモールドマスクパターン５４０として、１７個のモールドマスクパターン５４０＿１、５４０＿２、…５４０＿１７が形成される。
【００４４】
図５Ａに示したように、複数のモールドマスクパターン５４０は、メモリセル領域３００Ａから接続領域３００Ｂまで延びている。複数のモールドマスクパターン５４０は、それぞれメモリセル領域３００Ａ及び接続領域３００Ｂにわたって、第１方向（図５Ａで“ｘ”方向）に延びる第１部分５４２と、接続領域３００Ｂのみに形成されて第１方向とは異なる第２方向、例えば、第１方向と直交する第２方向（図５Ａで“ｙ”方向）に延びる第２部分５４４とを備える。複数のモールドマスクパターン５４０で、第２方向と直交する方向（図５Ａで“ｘ”方向）に沿う第２部分５４４の幅は、第１方向と直交する方向（図５Ａで“ｙ”方向）に沿う第１部分５４２の幅よりさらに大きい。
【００４５】
第２ハードマスク層５３４がポリシリコン膜で形成された場合、複数のモールドマスクパターン５４０は、第２ハードマスク層５３４に対してエッチング選択比を持つ物質、例えば、酸化膜または窒化膜で形成される。
【００４６】
複数のモールドマスクパターン５４０を形成するために、通常のフォトリソグラフィー工程により形成されたフォトレジストパターン（図示せず）をエッチングマスクとして利用するエッチング工程を利用できる。
【００４７】
図４Ｂに示すように、複数のモールドマスクパターン５４０が形成された結果物上に、モールドマスクパターン５４０の上面及び側壁を覆うマスク層５５０を形成する。
【００４８】
マスク層５５０は、複数のモールドマスクパターン５４０それぞれの上面及び両側壁を均一な厚さに覆うように形成できる。また、メモリセル領域３００Ａ及び接続領域３００Ｂで、１個のモールドマスクパターンブロック５４０Ａを構成する複数のモールドマスクパターン５４０のうち、最外側の２個のモールドマスクパターン５４０＿１及び５４０＿１７の内部では、複数のモールドマスクパターン５４０それぞれの間の空間で、マスク層５５０の上面上に複数のリセス空間５５２が形成される。しかし、１個のモールドマスクパターンブロック５４０Ａを構成する複数のモールドマスクパターン５４０のうち、最外側の２個のモールドマスクパターン５４０＿１及び５４０＿１７の外部ＯＵＴ（図４Ｂ）では、マスク層５５０の上面上にリセス空間が形成されない。
【００４９】
第２ハードマスク層５３４がポリシリコン膜で形成され、かつモールドマスクパターン５４０が酸化膜で形成された場合、マスク層５５０は窒化膜で形成される。または、第２ハードマスク層５３４がポリシリコン膜で形成され、かつモールドマスクパターン５４０が窒化膜で形成された場合、マスク層５５０は酸化膜で形成される。
【００５０】
図４Ｃ及び図５Ｂに示すように、マスク層５５０をエッチバックして、複数のモールドマスクパターン５４０それぞれの側壁を覆うループ状の複数のマスクスペーサ５５０ａを形成する。
【００５１】
その結果、１個のモールドマスクパターンブロック５４０Ａを構成する複数のモールドマスクパターン５４０のうち、最外側の２個のモールドマスクパターン５４０＿１及び５４０＿１７の内部で、複数のモールドマスクパターン５４０それぞれの間の空間には、モールドマスクパターン５４０の側壁に沿ってそれぞれ延びて相互離隔した２個のマスクスペーサ５５０ａが存在する。
【００５２】
図４Ｄに示すように、モールドマスクパターン５４０及びマスクスペーサ５５０ａが形成された結果物の上に、ギャップフィル保護膜５６０を形成する。ギャップフィル保護膜５６０は、相互隣接する２個のモールドマスクパターン５４０間の空間で、図４Ｂに示した複数のリセス空間５５２を備えるマスクスペーサ５５０ａ間のギャップを満たしつつ、モールドマスクパターン５４０及びマスクスペーサ５５０ａと第２ハードマスク層５３４の露出された部分とを完全に覆うように形成される。
【００５３】
ギャップフィル保護膜５６０は、モールドマスクパターン５４０と同じ物質からなる。または、ギャップフィル保護膜５６０は、モールドマスクパターン５４０とエッチング特性は類似しているが、互に異なる物質からなる。マスクスペーサ５５０ａが窒化膜で形成された場合、モールドマスクパターン５４０及びギャップフィル保護膜５６０は、それぞれ酸化膜で形成される。または、マスクスペーサ５５０ａが酸化膜で形成された場合、モールドマスクパターン５４０及びギャップフィル保護膜５６０は、それぞれ窒化膜で形成される。
【００５４】
図４Ｅ及び図５Ｃに示すように、１個のメモリセルブロック３４０（図３参照）を形成するのに必要な１個のモールドマスクパターンブロック５４０Ａ（図５Ａ参照）を構成する複数のモールドマスクパターン５４０のうち、モールドマスクパターンブロック５４０Ａの最外側壁Ａを提供する部分を覆っているマスクスペーサ５５０ａの最外側部分Ｂを露出させる。
【００５５】
最外側部分Ｂを露出させるために、複数のモールドマスクパターン５４０のうち１個のモールドマスクパターンブロック５４０Ａの最外側壁Ａを提供する部分を覆っている複数のマスクスペーサ５５０ａの最外側部分Ｂと、モールドマスクパターン５４０の上面とが露出されるまで、ギャップフィル保護膜５６０の露出部分を等方性エッチングする。この時、ギャップフィル保護膜５６０の露出部分を除去するための等方性エッチングは、ギャップフィル保護膜５６０が完全に露出された状態で行い、別途のエッチングマスク形成のための蒸着工程またはフォトリソグラフィー工程は行わない。等方性エッチングは、ウェットエッチングまたはドライエッチングで行うことができる。
【００５６】
その結果、ギャップフィル保護膜５６０は、相互隣接する２個のモールドマスクパターン５４０間の空間で、マスクスペーサ５５０ａ間のギャップ内のみに残るようになる。
【００５７】
図４Ｆ及び図５Ｄに示すように、１個のメモリセルブロック３４０（図３参照）を形成するのに必要な１個のモールドマスクパターンブロック５４０Ａ（図５Ａ参照）の最外側壁を提供する複数のモールドマスクパターン５４０のうち、最外側壁Ａを露出させる。
【００５８】
図５Ｄには、モールドマスクパターン５４０のうち、接続領域３００Ｂに位置する最外側端部の側壁が外部に露出されているところが図示されている。図５Ｄには図示していないが、等方性エッチングの結果として、モールドマスクパターン５４０のメモリセル領域３００Ａに位置する最外側端部の側壁も同じく外部に露出される。
【００５９】
最外側壁Ａを露出させるために、複数のマスクスペーサ５５０ａの露出された部分を等方性エッチングする。この時、複数のマスクスペーサ５５０ａの露出された部分を除去するための等方性エッチング時、エッチングマスク形成のための別途のフォトリソグラフィー工程は行わない。等方性エッチングは、ウェットエッチングまたはドライエッチングで行うことができる。等方性エッチングの結果として、複数のモールドマスクパターン５４０それぞれのあらゆる側壁のうち、他のモールドマスクパターンと対向していない部分の側壁が露出される。
【００６０】
複数のマスクスペーサ５５０ａの露出された部分をエッチングして、複数のモールドマスクパターン５４０のうち最外側壁Ａが露出されることによって、モールドマスクパターンブロック５４０Ａの内部にある１個のモールドマスクパターン５４０を中心に、これを取り囲んでいる１個のマスクスペーサ５５０ａが２個に分離される。その結果、接続領域３００Ｂ（図３参照）のうち、周辺回路連結用コンタクトパッドの周囲で、マスクスペーサ５５０ａのうち不要な部分がトリミングされる効果が得られる。
【００６１】
図４Ｇ及び図５Ｅに示すように、第２ハードマスク層５３４及び複数のマスクスペーサ５５０ａのエッチングが抑制される条件下で、複数のモールドマスクパターン５４０及びギャップフィル保護膜５６０をエッチバックして完全に除去する。複数のモールドマスクパターン５４０及びギャップフィル保護膜５６０を除去するために、ウェットエッチングまたはドライエッチング工程を利用できる。
【００６２】
図４Ｈ及び図５Ｆに示すように、メモリセル領域３００Ａ、接続領域３００Ｂ、及び周辺回路領域３００Ｃにそれぞれ局部マスクパターン５７０を形成する。
【００６３】
局部マスクパターン５７０は、メモリセル領域３００Ａで複数のストリング選択ラインＳＳＬ及び複数の接地選択ラインＧＳＬを形成するための複数の第１局部マスクパターン５７０ａと、接続領域３００Ｂで複数のコンタクトパッド３５２を形成するための複数の第２局部マスクパターン５７０ｂと、周辺回路領域３００Ｃで周辺回路構成に必要な単位素子、例えば、図３に例示された周辺回路用導電パターン３７２を形成するための複数の第３局部マスクパターン５７０ｃ（図５Ｆには図示せず）と、を備える。図示していないが、局部マスクパターン５７０は、基板５００上にフォトマスクアラインメント用アラインメントキーを形成するための第４局部マスクパターン（図示せず）をさらに備えることができる。第４局部マスクパターン（図示せず）は、必要に応じて基板５００上の所望の位置、例えば、接続領域３００Ｂ、周辺回路領域３００Ｃ、または他の任意の位置に形成できる。必要に応じて、局部マスクパターン５７０は、メモリセル領域３００Ａ及び周辺回路領域３００Ｃでマスクスペーサ５５０ａが形成されていない領域に形成できる。また、局部マスクパターン５７０は、接続領域３００Ｂでマスクスペーサ５５０ａの上に形成できる。
【００６４】
局部マスクパターン５７０は、通常のフォトリソグラフィー工程により形成されたフォトレジストパターンで形成される。または、局部マスクパターン５７０は、炭素含有膜パターン、ＳｉＯＮパターン、及びフォトレジストパターンの積層構造で形成されることもある。局部マスクパターン５７０が積層構造で形成される場合の詳細な構成は、図８Ｈを参照して後述する局部マスクパターン８７０の形成工程を参照する。
【００６５】
図４Ｉに示すように、基板５００上のメモリセル領域３００Ａ、接続領域３００Ｂ及び周辺回路領域３００Ｃで、マスクスペーサ５５０ａ及び局部マスクパターン５７０をエッチングマスクとして第２ハードマスク層５３４をエッチングして、第２ハードマスクパターン５３４ａを形成する。
【００６６】
図４Ｉに例示したように、第２ハードマスクパターン５３４ａを形成するためのエッチング工程中に、基板５００上で局部マスクパターン５７０が完全に消耗される。しかし、第２ハードマスクパターン５３４ａ上に局部マスクパターン５３４ａの一部が残っている状態で後続工程を進めてもよい。
【００６７】
図４Ｊに示すように、基板５００上のメモリセル領域３００Ａ、接続領域３００Ｂ及び周辺回路領域３００Ｃで、第２ハードマスクパターン５３４ａをエッチングマスクとして第１ハードマスク層５３２をエッチングして、第１ハードマスクパターン５３２ａを形成する。
【００６８】
図４Ｋに示すように、基板５００上のメモリセル領域３００Ａ、接続領域３００Ｂ及び周辺回路領域３００Ｃで、第１ハードマスクパターン５３２ａをエッチングマスクとして導電層５３０をエッチングして、基板５００上でメモリセル領域３００Ａには、セルアレイ形成のための複数の第１導電ライン５３０ａと、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬ形成のための複数の第２導電ライン５３０ｂとを同時に形成する。第１導電ライン５３０ａ及び第２導電ライン５３０ｂの形成と同時に、接続領域３００Ｂでは、複数の第１導電ライン５３０ａとそれぞれ一体に連結される複数のコンタクトパッド５３０ｃが形成され、周辺回路領域３００Ｃでは周辺回路用導電パターン５３０ｄが形成される。
【００６９】
図４Ｋでメモリセル領域３００Ａに形成される複数の第１導電ライン５３０ａと複数の第２導電ライン５３０ｂとは、それぞれ図３に例示された複数の導電ライン３０１、３０２、…、３３２と、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬに対応できる。また、図４Ｋで接続領域３００Ｂに形成される複数の第１導電ライン５３０ａとそれぞれ一体に連結される複数のコンタクトパッド５３０ｃは、図３に例示された複数のコンタクトパッド３５２に対応する。そして、図４Ｋで周辺回路領域３００Ｃに形成される周辺回路用導電パターン５３０ｄは、図３に例示された周辺回路用導電パターン３７２に対応できる。
【００７０】
（第２実施形態）
図６Ａから図６Ｆは、本発明の第２実施形態による半導体素子の微細パターン形成方法を説明するために、工程順序によって図示した断面図である。
図６Ａから図６Ｆにおいて、図３、図４Ａから図４Ｋ、及び図５Ａから図５Ｆと同じ参照符号は同じ要素を意味し、ここではそれについての詳細な説明は省略する。
【００７１】
図６Ａに示すように、図４Ａ及び図５Ａと図４Ｂを参照して説明したような方法で、基板５００上に導電層５３０、第１ハードマスク層５３２及び第２ハードマスク層５３４を順次形成した後、第２ハードマスク層５３４上に複数のモールドマスクパターン５４０とマスク層５５０とを形成する。
【００７２】
次いで、マスク層５５０上にギャップフィル保護膜５６０を形成する。
ギャップフィル保護膜５６０は、図４Ｄを参照して説明したところと類似した工程により形成できる。すなわち、ギャップフィル保護膜５６０は、相互隣接する２個のモールドマスクパターン５４０間の空間で、マスク層５５０の上面に形成された複数のリセス空間５５２を完全に満たしつつ、マスク層５５０を完全に覆うように形成される。
【００７３】
図６Ｂに示すように、図４Ｅ及び図５Ｃを参照して説明したところと類似した方法で、１個のメモリセルブロック３４０（図３参照）を形成するのに必要な１個のモールドマスクパターンブロック５４０Ａ（図５Ａ参照）の最外側壁を提供する複数のモールドマスクパターン５４０のうち、最外側壁Ａを覆っているマスク層５５０の最外側部分Ｃを露出させる。
【００７４】
マスク層５５０の最外側部分Ｃを露出させるために、複数のモールドマスクパターン５４０のうち、１個のモールドマスクパターンブロック５４０Ａの最外側壁Ａを提供する部分を覆っているマスク層５５０の最外側部分Ｃと、モールドマスクパターン５４０の上面とが露出されるまで、ギャップフィル保護膜５６０の露出部分を等方性エッチングする。等方性エッチングは、ウェットエッチングまたはドライエッチングで行うことができる。
【００７５】
その結果、ギャップフィル保護膜５６０は、相互隣接する２個のモールドマスクパターン５４０間のリセス空間５５２のみに残るようになる。
図６Ｃに示すように、図４Ｆ及び図５Ｄを参照して説明したような方法で、１個のメモリセルブロック３４０（図３参照）の形成に必要な１個のモールドマスクパターンブロック５４０Ａ（図５Ａ参照）の最外側壁を提供する複数のモールドマスクパターン５４０のうち、最外側壁Ａを露出させる。
【００７６】
最外側壁Ａを露出させるために、マスク層５５０の露出された部分を等方性エッチングする。等方性エッチングは、ウェットエッチングまたはドライエッチングで行うことができる。
【００７７】
マスク層５５０の露出された部分をエッチングして複数のモールドマスクパターン５４０のうち最外側壁Ａが露出されることによって、モールドマスクパターンブロック５４０Ａ内にある１個のモールドマスクパターン５４０を中心に、これを取り囲んでいたマスク層５５０が最外側壁Ａから分断される。その結果、接続領域３００Ｂ（図３参照）のうち、周辺回路連結用コンタクトパッドの周囲でマスク層５５０のうち不要な部分がトリミングされる効果が得られる。
【００７８】
複数のモールドマスクパターン５４０のうち最外側壁Ａが露出された後、マスク層５５０のうち、モールドマスクパターンブロック５４０Ａの内部に残っている部分により、相互隣接する２個のモールドマスクパターン５４０の間には、断面がほぼ“Ｕ”字形である複数のバテッド（ｂｕｔｔｅｄ）マスクパターン対５５０ｂが形成される。バテッドマスクパターン対５５０ｂは、モールドマスクパターンブロック５４０Ａの側壁を覆う２個の垂直延長部５５０ｖと、第２ハードマスク層５３４の上面上で２個の垂直延長部５５０ｖを相互連結させる水平延長部５５０ｈと、を備える。
【００７９】
図６Ｄに示すように、図４Ｇ及び図５Ｅを参照して説明したところと類似した方法で、第２ハードマスク層５３４及び複数のバテッドマスクパターン対５５０ｂのエッチングが抑制される条件下で、複数のモールドマスクパターン５４０及びギャップフィル保護膜５６０をエッチバックして完全に除去する。複数のモールドマスクパターン５４０及びギャップフィル保護膜５６０を除去するために、ウェットエッチングまたはドライエッチング工程を利用できる。
【００８０】
その結果、第２ハードマスク層５３４上には複数のバテッドマスクパターン対５５０ｂのみ残るようになる。
図６Ｅに示すように、図４Ｈ及び図５Ｆを参照して説明したような方法で、メモリセル領域３００Ａ、接続領域３００Ｂ、及び周辺回路領域３００Ｃにそれぞれ局部マスクパターン５７０を形成する。
【００８１】
局部マスクパターン５７０は、メモリセル領域３００Ａで複数のストリング選択ラインＳＳＬ及び複数の接地選択ラインＧＳＬを形成するための複数の第１局部マスクパターン５７０ａと、接続領域３００Ｂで複数のコンタクトパッド３５２を形成するための複数の第２局部マスクパターン５７０ｂと、周辺回路領域３００Ｃで周辺回路構成に必要な単位素子、例えば、図３に例示された周辺回路用導電パターン３７２を形成するための複数の第３局部マスクパターン５７０ｃと、を備える。
【００８２】
図６Ｆに示すように、図４Ｉを参照して説明したところと類似した方法で、基板５００上のメモリセル領域３００Ａ、接続領域３００Ｂ及び周辺回路領域３００Ｃで、複数のバテッドマスクパターン対５５０ｂ及び局部マスクパターン５７０をエッチングマスクとして第２ハードマスク層５３４をエッチングする。但し、本例では、複数のバテッドマスクパターン対５５０ｂ及び局部マスクパターン５７０をエッチングマスクとして第２ハードマスク層５３４をエッチングする間、バテッドマスクパターン対５５０ｂの垂直延長部５５０ｖの上面からその一部が消耗されつつ、その消耗量に比例してバテッドマスクパターン対５５０ｂの水平延長部５５０ｈも消耗されて、バテッドマスクパターン対５５０ｂの２個の垂直延長部５５０ｖの間で第２ハードマスク層５３４を露出させる。したがって、バテッドマスクパターン対５５０ｂの垂直延長部５５０ｖと局部マスクパターン５７０とを、それぞれエッチングマスクとして第２ハードマスク層５３４がエッチングされて、図４Ｉに例示されたような構造を持つ第２ハードマスクパターン５３４ａが形成される。
【００８３】
図４Ｉに例示したように、第２ハードマスクパターン５３４ａを形成するためのエッチング工程中に、基板５００上で局部マスクパターン５７０が完全に消耗される。しかし、第２ハードマスクパターン５３４ａ上に局部マスクパターン５７０の一部が残っている状態で後続工程を進めてもよい。
【００８４】
次いで、図４Ｊ及び図４Ｋを参照して説明したような方法で、基板５００上のメモリセル領域３００Ａ、接続領域３００Ｂ及び周辺回路領域３００Ｃで、第２ハードマスクパターン５３４ａをエッチングマスクとして第１ハードマスク層５３２をエッチングして第１ハードマスクパターン５３２ａを形成し、第１ハードマスクパターン５３２ａをエッチングマスクとして導電層５３０をエッチングして、メモリセル領域３００Ａでは、セルアレイ形成のための複数の第１導電ライン５３０ａと、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬの形成のための複数の第２導電ライン５３０ｂとを、接続領域３００Ｂでは、複数の第１導電ライン５３０ａとそれぞれ一体に連結される複数のコンタクトパッド５３０ｃを、そして周辺回路領域３００Ｃでは、周辺回路用導電パターン５３０ｄを同時に形成する。
【００８５】
（第３実施形態）
図７Ａ及び図７Ｂは、本発明の第３実施形態による半導体素子の微細パターン形成方法を説明するために工程順序によって示した断面図である。
図７Ａ及び図７Ｂにおいて、図３、図４Ａから図４Ｋ、図５Ａから図５Ｆ、及び図６Ａから図６Ｆと同じ参照符号は同じ要素を意味し、ここではそれについての詳細な説明は省略する。
【００８６】
図７Ａに示すように、図６Ａから図６Ｄを参照して説明したような方法で、基板５００上に導電層５３０、第１ハードマスク層５３２及び第２ハードマスク層５３４を順次形成した後、第２ハードマスク層５３４上に複数のバテッドマスクパターン対５５０ｂを形成する。
【００８７】
次いで、バテッドマスクパターン対５５０ｂの水平延長部５５０ｈが完全に除去されるまで、複数のバテッドマスクパターン対５５０ｂを全面的にエッチバックして、バテッドマスクパターン対５５０ｂの水平延長部５５０ｈ下に位置する第２ハードマスク層５３４の上面を露出させる。
【００８８】
バテッドマスクパターン対５５０ｂの水平延長部５５０ｈが除去されることによって、バテッドマスクパターン対５５０ｂの垂直延長部５５０ｖもその上面から一部が消耗されて、第２ハードマスク層５３４上には、バテッドマスクパターン対５５０ｂの垂直延長部５５０ｖの残った部分で形成されるマスクパターン５５０ｃが残るようになる。
【００８９】
図７Ｂに示すように、図６Ｅまたは図４Ｈ及び図５Ｆを参照して説明したような方法で、メモリセル領域３００Ａ、接続領域３００Ｂ、及び周辺回路領域３００Ｃにそれぞれ局部マスクパターン５７０を形成する。
【００９０】
次いで、図６Ｆを参照して説明した工程、または図４Ｉ、図４Ｊ及び図４Ｋを参照して説明する工程と同じく、基板５００上のメモリセル領域３００Ａ、接続領域３００Ｂ及び周辺回路領域３００Ｃで、マスクパターン５５０ｃ及び局部マスクパターン５７０をエッチングマスクとして第２ハードマスク層５３４をエッチングして第２ハードマスクパターン５３４ａを形成し、第２ハードマスクパターン５３４ａをエッチングマスクとして第１ハードマスク層５３２をエッチングして第１ハードマスクパターン５３２ａを形成し、第１ハードマスクパターン５３２ａをエッチングマスクとして導電層５３０をエッチングし、メモリセル領域３００Ａでは、セルアレイ形成のための複数の第１導電ライン５３０ａと、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬの形成のための複数の第２導電ライン５３０ｂとを、接続領域３００Ｂでは、複数の第１導電ライン５３０ａとそれぞれ一体に連結される複数のコンタクトパッド５３０ｃを、そして、周辺回路領域３００Ｃでは周辺回路用導電パターン５３０ｄを同時に形成する。
【００９１】
（第４実施形態）
図８Ａから図８Ｉは、本発明の第４実施形態による半導体素子の微細パターン形成方法を説明するために工程順序によって示した断面図である。
図８Ａから図８Ｉにおいて、図３、図４Ａから図４Ｋ、図５Ａから図５Ｆ、及び図６Ａから図６Ｆと同じ参照符号は同じ要素を意味し、ここでは、それについての詳細な説明は省略する。
【００９２】
図８Ａに示すように、図４Ａ及び図５Ａと図４Ｂを参照して説明したところと類似した方法で、基板５００上に導電層５３０及び第１ハードマスク層５３２を順次形成する。次いで、第１ハードマスク層５３２上に、複数のモールドマスクパターン５４０及びマスク層５５０を形成する。
【００９３】
本実施形態では、第１ハードマスク層５３２上に第２ハードマスク層５３４を形成する工程は省略し、第１ハードマスク層５３２の真上に複数のモールドマスクパターン５４０及びマスク層５５０を形成するという点で、図４Ａ及び図４Ｂの実施形態と異なる。
【００９４】
図８Ｂに示すように、図６Ａを参照して説明したところと同じ方法で、マスク層５５０上にギャップフィル保護膜５６０を形成する。
【００９５】
図８Ｃに示すように、図６Ｂを参照して説明したところと同じ方法で、マスク層５５０の最外側部分Ｃを露出させるために、複数のモールドマスクパターン５４０のうち、１個のモールドマスクパターンブロック５４０Ａの最外側壁Ａを提供する部分を覆っているマスク層５５０の最外側部分Ｃと、モールドマスクパターン５４０の上面とが露出されるまで、ギャップフィル保護膜５６０の露出部分を等方性エッチングする。その結果、ギャップフィル保護膜５６０は、相互隣接する２個のモールドマスクパターン５４０間のリセス空間５５２のみに残るようになる。
【００９６】
図８Ｄに示すように、図６Ｃを参照して説明したところと同じ方法で、複数のモールドマスクパターン５４０の最外側壁Ａを露出させるために、マスク層５５０の露出された部分を等方性エッチングする。
【００９７】
複数のモールドマスクパターン５４０のうち最外側壁Ａが露出された後、マスク層５５０のうち、モールドマスクパターンブロック５４０Ａの内部に残っている部分により相互隣接する２個のモールドマスクパターン５４０の間には、断面がほぼ“Ｕ”字形である複数のバテッドマスクパターン対５５０ｂが形成される。バテッドマスクパターン対５５０ｂは、モールドマスクパターンブロック５４０Ａの側壁を覆う２個の垂直延長部５５０ｖと、第２ハードマスク層５３４の上面で２個の垂直延長部５５０ｖを相互連結させる水平延長部５５０ｈとを備える。複数のバテッドマスクパターン対５５０ｂそれぞれの垂直延長部５５０ｖの上面は、モールドマスクパターン５４０とギャップフィル保護膜５６０との間で外部に露出されている。
【００９８】
図８Ｅに示すように、複数のバテッドマスクパターン対５５０ｂそれぞれの垂直延長部５５０ｖをその上面から第１深さＤ１ほど除去して、モールドマスクパターン５４０とギャップフィル保護膜５６０との間に、第１深さＤ１のマスク空間Ｓを形成する。
【００９９】
マスク空間Ｓの第１深さＤ１は、図８Ｅの結果物でギャップフィル保護膜５６０の厚さｄ２より小さくして、基板５００からマスク空間Ｓの底面までの距離を、基板５００からギャップフィル保護膜５６０の底面までの距離よりさらに大きくすることが望ましい。その理由は、第１深さＤ１がギャップフィル保護膜５６０の厚さｄ２と同一またはさらに大きくなれば、ギャップフィル保護膜５６０がその形状を保持せずに倒れる場合が生じるためである。
【０１００】
垂直延長部５５０ｖをその上面から第１深さＤ１ほど除去するために、ウェットまたはドライエッチング工程を利用できる。例えば、バテッドマスクパターン対５５０ｂが窒化膜で形成された場合、燐酸溶液をエッチング液として使用するウェットエッチング工程を利用して、垂直延長部５５０ｖをその上面から第１深さＤ１ほど除去できる。
【０１０１】
図８Ｆに示すように、モールドマスクパターン５４０及びギャップフィル保護膜５６０とバテッドマスクパターン対５５０ｂとの上に、第２ハードマスク層８３４を形成する。
【０１０２】
第２ハードマスク層８３４は、バテッドマスクパターン対５５０ｂの垂直延長部５５０ｖ上で相互隣接するモールドマスクパターン５４０とギャップフィル保護膜５６０との間のマスク空間Ｓを完全に満たしつつ、モールドマスクパターン５４０及びギャップフィル保護膜５６０を完全に覆うように形成される。
【０１０３】
第２ハードマスク層８３４は、第１ハードマスク層５３２、モールドマスクパターン５４０、ギャップフィル保護膜５６０、及びバテッドマスクパターン対５５０ｂそれぞれの構成物質とは異なるエッチング選択比を持つ物質からなる。例えば、第１ハードマスク層５３２、モールドマスクパターン５４０、及びギャップフィル保護膜５６０は酸化膜で形成され、バテッドマスクパターン対５５０ｂは窒化膜で形成された場合、第２ハードマスク層８３４はポリシリコン膜で形成される。
【０１０４】
図８Ｇに示すように、第２ハードマスク層８３４を等方性エッチングして、１個のモールドマスクパターンブロック５４０Ａを構成する複数のモールドマスクパターン５４０の各側壁のうち、モールドマスクパターンブロック５４０Ａの最外側壁Ａを提供する部分を露出させると同時に、複数のモールドマスクパターン５４０及びギャップフィル保護膜５６０の上面を露出させる。等方性エッチングは、ウェットエッチングまたはドライエッチングで行うことができる。
【０１０５】
その結果、基板５００上のメモリセル領域３００Ａ及び接続領域３００Ｂで相互隣接するモールドマスクパターン５４０とギャップフィル保護膜５６０との間のマスク空間Ｓを満たす複数の第２ハードマスクパターン８３４ａが形成される。
【０１０６】
図８Ｈに示すように、図６Ｅを参照して説明した局部マスクパターン５７０の形成方法と類似した方法で、メモリセル領域３００Ａ、接続領域３００Ｂ、及び周辺回路領域３００Ｃにそれぞれ局部マスクパターン８７０を形成する。
【０１０７】
局部マスクパターン８７０は、メモリセル領域３００Ａで複数のストリング選択ラインＳＳＬ及び複数の接地選択ラインＧＳＬを形成するための複数の第１局部マスクパターン８７０ａと、接続領域３００Ｂで複数のコンタクトパッド３５２（図３参照）を形成するための複数の第２局部マスクパターン８７０ｂと、周辺回路領域３００Ｃで周辺回路の構成に必要な単位素子、例えば、図３に例示された周辺回路用導電パターン３７２を形成するための複数の第３局部マスクパターン８７０ｃとを備える。
【０１０８】
例えば、局部マスクパターン８７０は、コーティング工程により形成された炭素含有膜パターン８７２、ＳｉＯＮパターン８７４、及びフォトレジストパターン８７６の積層構造で形成される。この場合、局部マスクパターン８７０を形成するための例示的な工程を説明すれば、次の通りである。まず、複数の第２ハードマスクパターン８３４ａが形成された図８Ｇの結果物上に、スピンコーティング工程により炭素含有膜を形成した後、炭素含有膜上にＳｉＯＮ膜を約１００〜５００Åの厚さに形成し、ＳｉＯＮ膜上にフォトレジストパターン８７６を形成する。次いで、フォトレジストパターン８７６をエッチングマスクとしてＳｉＯＮ膜及び炭素含有膜を順次エッチングして、ＳｉＯＮパターン８７４及び炭素含有膜パターン８７２を形成する。ここで、ＳｉＯＮ膜は反射防止膜の役割を行うと同時に、下部の被エッチング膜のエッチング時にハードマスクの役割を行える。
【０１０９】
炭素含有膜パターン８７２は、芳香族環を含む炭化水素化合物またはその誘導体で形成される有機化合物から得られる。例えば、炭素含有膜パターン８７２は、フェニル、ベンゼン、またはナフタレンのような芳香族環を含む有機化合物で形成される物質であって、有機化合物の総重量を基準に約８５〜９９重量％の比較的高い炭素含有量を持つ物質から得られる。炭素含有膜の形成のための例示的な工程で、複数の第２ハードマスクパターン８３４ａが形成された図８Ｇの結果上に、前述したような物質からなる有機化合物を約１０００〜５０００Åの厚さにスピンコーティングした後、得られた有機化合物層を約１５０〜３５０℃の温度下で、１次ベークして炭素含有膜を形成する。１次ベークは約６０秒間行われる。次いで、炭素含有膜を約３００〜５５０℃の温度下で２次ベークして硬化させる。２次ベークは約３０〜３００秒間行われる。このように、炭素含有膜を２次ベーク工程により硬化させることによって、炭素含有膜上に他の膜質、例えば、ＳｉＯＮ膜を形成する時に約４００℃以上の比較的高温下で蒸着工程を行っても、蒸着工程中に炭素含有膜に悪影響が及ばない。
【０１１０】
図８Ｉに示すように、基板５００上のメモリセル領域３００Ａ、接続領域３００Ｂ及び周辺回路領域３００Ｃで、局部マスクパターン８７０及び複数の第２ハードマスクパターン８３４ａをエッチングマスクとして、これらを通じて露出されるモールドマスクパターン５４０及びギャップフィル保護膜５６０を異方性エッチングする。次いで、モールドマスクパターン５４０及びギャップフィル保護膜５６０がエッチングにより除去されることによって露出されるバテッドマスクパターン対５５０ｂの水平延長部５５０ｈ及びその下の第１ハードマスク層５３２を、それぞれ局部マスクパターン８７０及び複数の第２ハードマスクパターン８３４ａをエッチングマスクとして連続的にエッチングして複数の第１ハードマスクパターン５３２ａを形成する。
【０１１１】
第１ハードマスクパターン５３２ａの形成のためのエッチング工程中に、フォトレジストパターン８７６及びＳｉＯＮパターン８７４の一部または全部が消耗される。また、炭素含有膜パターン８７２もその一部または全部が消耗される。
【０１１２】
次いで、必要に応じて不要な膜を除去した後、基板５００上のメモリセル領域３００Ａ、接続領域３００Ｂ及び周辺回路領域３００Ｃで、複数の第１ハードマスクパターン５３２ａをエッチングマスクとして導電層５３０をエッチングする。その結果、メモリセル領域３００Ａでは、セルアレイの形成のための複数の第１導電ライン５３０ａと、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬ形成のための複数の第２導電ライン５３０ｂとが形成され、接続領域３００Ｂでは、複数の第１導電ライン５３０ａとそれぞれ一体に連結される複数のコンタクトパッド５３０ｃが形成され、周辺回路領域３００Ｃでは周辺回路用導電パターン５３０ｄが形成される。
【０１１３】
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は実施形態に限定されず、本発明の技術的思想及び範囲内で当業者によっていろいろな変形及び変更が可能である。
【産業上の利用可能性】
【０１１４】
本発明は、半導体素子関連の技術分野に好適に用いられる。
【符号の説明】
【０１１５】
３００Ａ：メモリセル領域、３００Ｂ：接続領域、３００Ｃ：周辺回路領域、３０３、３０２、…、３３２：導電ライン、３４０：メモリセルブロック、３５２、５３０ｃ：コンタクトパッド、３７２：周辺回路用導電パターン、５００：基板、５３０：導電層、５３０ａ：第１導電ライン、５３０ｂ：第２導電ライン、５３０ｄ：周辺回路用導電パターン、５３２：第１ハードマスク層、５３２ａ：第１ハードマスクパターン、５３４：第２ハードマスク層、５３４ａ：第２ハードマスクパターン、５４０、５４０＿１、５４０＿２、…５４０＿１７：モールドマスクパターン、５４０Ａ：モールドマスクパターンブロック、５４２：第１部分、５４４：第２部分、５５０：マスク層、５５０ａ：マスクスペーサ、５５０ｂ：バテッドマスクパターン対、５５０ｃ：マスクパターン、５５０ｈ：水平延長部、５５０ｖ：垂直延長部、５５２：リセス空間、５６０：ギャップフィル保護膜、５７０、８７０：局部マスクパターン、５７０ａ、８７０ａ：第１局部マスクパターン、５７０ｂ、８７０ｂ：第２局部マスクパターン、５７０ｃ、８７０ｃ：第３局部マスクパターン、８３４：第２ハードマスク層、８３４ａ：第２ハードマスクパターン、８７２：炭素含有膜パターン、８７４：ＳｉＯＮパターン、８７６：フォトレジストパターン、
【図１】
0005489500.tif 000002
【図２】
0005489500.tif 000003
【図３】
0005489500.tif 000004
【図４Ａ】
0005489500.tif 000005
【図４Ｂ】
0005489500.tif 000006
【図４Ｃ】
0005489500.tif 000007
【図４Ｄ】
0005489500.tif 000008
【図４Ｅ】
0005489500.tif 000009
【図４Ｆ】
0005489500.tif 000010
【図４Ｇ】
0005489500.tif 000011
【図４Ｈ】
0005489500.tif 000012
【図４Ｉ】
0005489500.tif 000013
【図４Ｊ】
0005489500.tif 000014
【図４Ｋ】
0005489500.tif 000015
【図５Ａ】
0005489500.tif 000016
【図５Ｂ】
0005489500.tif 000017
【図５Ｃ】
0005489500.tif 000018
【図５Ｄ】
0005489500.tif 000019
【図５Ｅ】
0005489500.tif 000020
【図５Ｆ】
0005489500.tif 000021
【図６Ａ】
0005489500.tif 000022
【図６Ｂ】
0005489500.tif 000023
【図６Ｃ】
0005489500.tif 000024
【図６Ｄ】
0005489500.tif 000025
【図６Ｅ】
0005489500.tif 000026
【図６Ｆ】
0005489500.tif 000027
【図７Ａ】
0005489500.tif 000028
【図７Ｂ】
0005489500.tif 000029
【図８Ａ】
0005489500.tif 000030
【図８Ｂ】
0005489500.tif 000031
【図８Ｃ】
0005489500.tif 000032
【図８Ｄ】
0005489500.tif 000033
【図８Ｅ】
0005489500.tif 000034
【図８Ｆ】
0005489500.tif 000035
【図８Ｇ】
0005489500.tif 000036
【図８Ｈ】
0005489500.tif 000037
【図８Ｉ】
0005489500.tif 000038