(57)【特許請求の範囲】
【請求項１】
複数段のパルス出力回路を有し、
前記パルス出力回路は、
第１のノード及び第２のノードの電位に応じて出力信号を出力することができる機能を有する第１の回路と、
前記第１のノードに、前段のパルス出力回路の出力信号に応じた信号を供給することができる機能を有する第２の回路と、
前記第２のノードに間欠的に高電源電位の信号を供給することができる機能を有する第３の回路と、
前記第２のノードがゲートに電気的に接続され、前記第２のノードの電位に応じて、前記第１のノードの電位を制御することができる機能を有する第１のトランジスタと、
前記前段のパルス出力回路の出力信号に応じた信号がゲートに供給され、前記第２のノードの電位を制御することができる機能を有する第２のトランジスタと、
前記第１のトランジスタのソース端子と、低電源電位を供給することができる機能を有する配線との間に、前記第１のトランジスタのソース端子の電位を低電源電位より昇圧することができる機能を有する第４の回路と、
前記第２のトランジスタのソース端子と、低電源電位を供給することができる機能を有する前記配線との間に、前記第２のトランジスタのソース端子の電位を低電源電位より昇圧することができる機能を有する第５の回路と、
前記第１のトランジスタのソース端子の電位を低電源電位にすることができる機能を有する第１のスイッチと、
前記第２のトランジスタのソース端子の電位を低電源電位にすることができる機能を有する第２のスイッチと、を有し、
前記第１のトランジスタ及び前記第２のトランジスタは、チャネル領域に酸化物半導体を有し、
前記第４の回路を構成するトランジスタのゲート長（Ｌ）とゲート幅（Ｗ）の比（Ｌ／Ｗ）は、前記第１のトランジスタのゲート長（Ｌ）とゲート幅（Ｗ）の比（Ｌ／Ｗ）よりも大きいことを特徴とする駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路（シフトレジスタ回路ともいう）に関する。または、画素部と同じ基
板に形成される駆動回路を有する表示装置に関する。または、当該表示装置を具備する電
子機器に関する。
【背景技術】
【０００２】
表示装置は、液晶テレビなどの大型表示装置の普及に伴い、より付加価値の高い製品が求
められており、開発が進められている。特に、チャネル領域が非晶質半導体、特に酸化物
半導体によって構成される薄膜トランジスタ（ＴＦＴ）を用いて、画素部と同じ基板に走
査線駆動回路などの駆動回路を構成する技術は、活発に開発が進められている。
【０００３】
チャネル領域が非晶質半導体によって構成される薄膜トランジスタは、単極性の回路構成
によって駆動回路を構成することが多く、一例としては、特許文献１に記載の構成が挙げ
られる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２５１３４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
チャネル領域が非晶質半導体によって構成される薄膜トランジスタを単極性の駆動回路に
用いる場合、しきい値電圧のばらつき等により、動作に不具合が生じる場合がある。具体
的にしきい値電圧のばらつきにより生じる問題点について、図１１を示し詳述する。
【０００６】
図１１（Ａ）に示す単極性回路は一例として特許文献１の図１に記載のシフトレジスタを
構成するパルス出力回路の１段目について示した回路であり、トランジスタＴｒ１１、ト
ランジスタＴｒ１２、トランジスタＴｒ１３、トランジスタＴｒ１４、トランジスタＴｒ
１５、トランジスタＴｒ１６、容量素子ＣＡを有するものである。また図１１（Ａ）中、
ＮＡはトランジスタＴｒ１２のゲート端子のノード、ＮＢはトランジスタＴｒ１３のゲー
ト端子のノード、ＮＣは出力端子のノードについて、示すものである。また図１１（Ａ）
では、トランジスタＴｒ１２に第１のクロック信号ＣＫ１が入力され、トランジスタＴｒ
１４に第２のクロック信号ＣＫ２が入力され、トランジスタＴｒ１１及びトランジスタＴ
ｒ１５にスタートパルスＶｓｔが入力され、トランジスタＴｒ１３、トランジスタＴｒ１
５、トランジスタＴｒ１６に低電源電位（Ｖｓｓ）が供給される構成が開示されている。
また図１１（Ａ）で信号ＧＳ＿（１）は、１段目のパルス出力回路の信号について示すも
のである。また図１１（Ｂ）に示すタイミングチャートは、特許文献１の図２に記載の図
１１（Ａ）に示す回路のタイミングチャートである。図１１（Ａ）中の各素子は、図１１
（Ｂ）の信号に応じて動作することとなる。
【０００７】
図１１（Ａ）中のノードＮＡでは、出力信号を高電源電位の信号（Ｈ信号ともいう）にす
るために、定期的に、電気的にフローティング状態（浮遊状態）及び所定の電位が入力さ
れる状態がある（図１１（Ｂ）中、ＮＡで点線の期間がフローティング状態の期間、実線
の期間が所定の電位が入力される期間）。同様に、図１１（Ａ）中のノードＮＢでは、出
力信号を低電源電位の信号（Ｌ信号ともいう）に保持するために、定期的に、電気的にフ
ローティング状態及び所定の電位が入力される状態がある（図１１（Ｂ）中、ＮＢで点線
の期間がフローティング状態の期間、実線の期間が所定の電位が入力される期間）。
【０００８】
上述したように、チャネル領域が非晶質半導体によって構成される薄膜トランジスタを単
極性の駆動回路に用いる場合、しきい値電圧のばらつきを生じることで、トランジスタが
エンハンスメント型（ノーマリーオフともいう）、ディプレッション型（ノーマリーオン
ともいう）になることがある。ノーマリーオンの場合には、ノードＮＡの電位が、特に図
１１（Ｂ）中、Ａの期間で、トランジスタＴｒ１６からのリーク電流により低下し、出力
信号をＨ信号に保持できないといった問題がある。同様に、ノーマリーオンの場合には特
に図１１（Ｂ）中、Ｂの期間で、ノードＮＢの電位がトランジスタＴｒ１５からのリーク
電流により低下し、ゲート電位がＬレベルであっても、出力信号をＬ信号に保持できない
といった問題がある。また、トランジスタがノーマリーオンとなることを抑制するために
、各端子に入力する電位を調整することで対策をとった場合、トランジスタがノーマリー
オフとなった場合には所望の動作が得られないといった問題が生じる。
【０００９】
なお、図１１（Ａ）、（Ｂ）に示す例に限らずに、ダイナミック駆動により、順次パルス
を出力する駆動回路の場合には、リーク電流の増加が誤動作の原因になる。また、パルス
出力回路を具備する駆動回路を生産する上で、エンハンスメント型、またはディプレッシ
ョン型となるかが基板毎に異なるといったバラツキが生じることもあり、その際予めエン
ハンスメント型、またはディプレッション型の一方となる際の対策を講じた回路設計では
、エンハンスメント型、またはディプレッション型の他方となった際の対応が難しくなる
といった問題もあり得る。そのため、薄膜トランジスタの特性がエンハンスメント型、ま
たはディプレッション型であるに関わらず、誤動作のない駆動回路となる回路設計である
ことが求められる。
【００１０】
そこで本発明の一態様は、チャネルが非晶質半導体によって構成される薄膜トランジスタ
を単極性の駆動回路に用いる際、薄膜トランジスタの作製条件等に起因するしきい値電圧
のばらつきによって、エンハンスメント型、またはディプレッション型のいずれかに変動
する駆動回路であっても、回路内の誤動作を低減できる駆動回路を提供することを課題の
一とする。
【課題を解決するための手段】
【００１１】
本発明の一態様は、複数段のパルス出力回路を有する駆動回路において、パルス出力回
路は、第１のノード、第２のノードの電位に応じて出力信号を出力するための第１の回路
と、第１のノードに、前段のパルス出力回路の出力信号に応じた信号を供給する第２の回
路と、第２のノードに間欠的に高電源電位の信号を供給するための第３の回路と、第２の
ノードがゲートに電気的に接続され、第２のノードの電位に応じて、第１のノードの電位
を制御するための第１のトランジスタと、前段のパルス出力回路の出力信号に応じた信号
がゲートに供給され、第２のノードの電位を制御するための第２のトランジスタと、を有
し、第１のトランジスタ及び第２のトランジスタのソース端子と、低電源電位を供給する
配線との間には、ソース端子の電位を低電源電位より昇圧するための第４の回路が設けら
れており、ソース端子の電位を低電源電位にするためのスイッチを有し、スイッチは、第
１のトランジスタ及び第２のトランジスタがエンハンスメント型、またはディプレッショ
ン型であるかを判定する判定回路によって、制御されることを特徴とする駆動回路である
。
【００１２】
本発明の一態様において、第４の回路は、ゲートとドレイン端子が電気的に接続され、ソ
ース端子が低電源電位が供給される配線に電気的に接続されたトランジスタを有する回路
である駆動回路でもよい。
【００１３】
本発明の一態様において、第４の回路を構成するトランジスタのＬ／Ｗは、第１のトラン
ジスタ及び第２のトランジスタのＬ／Ｗより大きい駆動回路でもよい。
【００１４】
本発明の一態様において、判定回路は、定電流源、トランジスタ、コンパレータ、及びバ
ッファ回路を有する駆動回路でもよい。
【００１５】
本発明の一態様において、スイッチはトランジスタである駆動回路でもよい。
【００１６】
本発明の一態様において、駆動回路を構成するトランジスタは、酸化物半導体層でなる半
導体層を有する駆動回路でもよい。
【発明の効果】
【００１７】
本発明の一態様により、チャネルが非晶質半導体によって構成される薄膜トランジスタを
単極性の駆動回路に用いる際、薄膜トランジスタの作製条件等に起因するしきい値電圧の
ばらつきによって、エンハンスメント型、またはディプレッション型のいずれかに変動す
る駆動回路であっても、回路内の誤動作を低減できる駆動回路を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】パルス出力回路の一例を示す図。
【図２】判定回路の一例を示す図。
【図３】パルス出力回路を構成する各回路の一例を示す図。
【図４】パルス出力回路及びシフトレジスタの一例を示す図。
【図５】シフトレジスタのタイミングチャートを示す図。
【図６】パルス出力回路の動作を説明するフローチャート図。
【図７】表示装置の断面図の一例を示す図。
【図８】表示装置のブロック図の一例を示す図。
【図９】シフトレジスタのブロック図及びタイミングチャートの一例を示す図。
【図１０】表示装置の一例を示す図。
【図１１】従来の回路の課題について説明するための図。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多く
の異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱すること
なくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従っ
て実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２０】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、又は領域は、明
瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定
されない。
【００２１】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成
要素の混同を避けるために付したものであり、数的に限定するものではないことを付記す
る。
【００２２】
（実施の形態１）
本実施の形態では、まず、複数段のパルス出力回路を有する駆動回路でのパルス出力回
路の一段の構成について図面を参照して説明する。
【００２３】
本実施の形態で示すパルス出力回路１００は、第１の回路１０１、第２の回路１０２、
第３の回路１０３、第４の回路１０４Ａ及び１０４Ｂ、第１のトランジスタ１０５、第２
のトランジスタ１０６、スイッチ１０７Ａ及び１０７Ｂを有する。なおパルス出力回路１
００を構成する各トランジスタはｎチャネル型の薄膜トランジスタである。
【００２４】
なおパルス出力回路１００を構成する各トランジスタの半導体層として、酸化物半導体を
用いてもよい。酸化物半導体を用いたトランジスタはアモルファスシリコン等のシリコン
系半導体材料を用いたトランジスタと比較して電界効果移動度が高い。なお酸化物半導体
としては、例えば、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ２）なども用いることができ
る。また、ＺｎＯにＩｎやＧａなどを添加することもできる。
【００２５】
酸化物半導体としてＩｎＭＯ３（ＺｎＯ）ｘ（ｘ＞０）で表記される薄膜を用いることが
できる。なお、Ｍは、ガリウム（Ｇａ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍ
ｎ）及びコバルト（Ｃｏ）から選ばれた一の金属元素又は複数の金属元素を示す。例えば
Ｍとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧａとＦｅなど、Ｇａ以外の上記
金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとして含まれる金
属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、又は該遷移金属の酸
化物が含まれているものがある。例えば、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系
膜を用いることができる。
【００２６】
酸化物半導体（ＩｎＭＯ３（ＺｎＯ）ｘ（ｘ＞０）膜）としてＩｎ−Ｇａ−Ｚｎ−Ｏ系膜
のかわりに、Ｍを他の金属元素とするＩｎＭＯ３（ＺｎＯ）ｘ（ｘ＞０）膜を用いてもよ
い。また、酸化物半導体として上記の他にも、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚ
ｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系
、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、
Ｚｎ−Ｏ系の酸化物半導体を適用することができる。
【００２７】
なお、第１の回路１０１は、第１のノードＮＡ、第２のノードＮＢの電位に応じて高電源
電位の信号または低電源電位の信号を出力信号として出力するための回路であり、第１の
ノードＮＡ、第２のノードＮＢの電位に応じて当該段（図１ではＮ段目）の出力信号ＯＵ
Ｔ＿（Ｎ）とする回路である。
【００２８】
なお高電源電位とは、基準電位より高い電位のことであり、低電源電位とは基準電位以下
の電位のことをいう。なお高電源電位及び低電源電位ともに、トランジスタが動作できる
程度の電位、すなわち高電源電位がゲートに印加されることで理想的なトランジスタ（し
きい値電圧が０Ｖ）がオン状態となり、低電源電位が印加されることで理想的なトランジ
スタオフ状態となる電位であることが望ましい。
【００２９】
なお、電圧とは、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを
示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換え
ることが可能である。
【００３０】
なお、薄膜トランジスタの構成は、様々な形態をとることができ、特定の構成に限定され
ない。例えば、ゲート電極が２個以上のマルチゲート構造を適用することができる。
【００３１】
また、チャネル領域の上下にゲート電極が配置されている構造を適用することができる。
なお、チャネル領域の上下にゲート電極が配置される構成にすることにより、複数の薄膜
トランジスタが並列に接続されたような構成とすることも可能である。
【００３２】
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接
続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続さ
れている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回
路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係
、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続
関係以外のものも含むものとする。
【００３３】
なお第１のノードＮＡとは、第１の回路１０１、第２の回路１０２、及び第１のトランジ
スタ１０５に接続されるノードであり、第２のノードＮＢとは、第１の回路１０１、第３
の回路１０３、第１のトランジスタ１０５、第２のトランジスタ１０６に接続されるノー
ドである。
【００３４】
第２の回路１０２は、第１のノードＮＡに、前段のパルス出力回路の出力信号ＯＵＴ＿（
Ｎ−１）（１段目であれば、スタートパルスＳＰ）に応じた信号を供給するための回路で
ある。また第２の回路１０２は、前段のパルス出力回路の出力信号ＯＵＴ＿（Ｎ−１）を
、第２のトランジスタ１０６のゲートに出力するための回路である。
【００３５】
第３の回路１０３は、第２のノードＮＢに対し、クロック信号の入力等によって得られる
所定のタイミングに応じて、間欠的に高電源電位の信号を供給するための回路である。
【００３６】
第１のトランジスタ１０５は、第２のノードＮＢがゲートに接続され、ドレイン端子が第
１のノードＮＡに接続され、第２のノードＮＢの電位に応じて、第１のノードＮＡの電位
を制御するためのトランジスタである。
【００３７】
第２のトランジスタ１０６は、前段のパルス出力回路の出力信号ＯＵＴ＿（Ｎ−１）に応
じた信号がゲートに供給され、ドレイン端子が第２のノードＮＢに接続され、第２のノー
ドＮＢの電位を制御するためのトランジスタである。
【００３８】
なお、薄膜トランジスタは、ゲート端子と、ドレイン端子と、ソース端子とを含む少なく
とも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有
しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る
。本明細書においては、高電源電位を供給するための配線側に接続される端子をドレイン
端子、低電源電位が供給される配線側に接続される端子をソース端子として説明すること
とする。なお、ソース端子とドレイン端子を、第１端子、第２端子と表記する場合がある
。
【００３９】
第４の回路１０４Ａは、第１のトランジスタ１０５のソース端子と、低電源電位を供給す
る配線１１０との間に設け、第１のトランジスタ１０５のソース端子の電位を配線１１０
の電位より昇圧させる回路である。また第４の回路１０４Ｂは、第４の回路１０４Ａと同
様に、第２のトランジスタ１０６のソース端子と、低電源電位を供給する配線１１０との
間に設け、第２のトランジスタ１０６のソース端子の電位を配線１１０の電位より昇圧さ
せる回路である。
【００４０】
なお本実施の形態で示す構成において、第４の回路１０４Ａとして第３のトランジスタ１
０８Ａ、第４のトランジスタ１０９Ａを設け、それぞれのトランジスタのゲートとドレイ
ン端子を短絡するように接続している。その結果、第１のトランジスタ１０５のソース端
子、すなわち第３のノードＮ１の電位を配線１１０の電位より第３のトランジスタ１０８
Ａと第４のトランジスタ１０９Ａとのしきい値電圧の和の分だけ高くすることができる。
同様に、第４の回路１０４Ｂとして第３のトランジスタ１０８Ｂ、第４のトランジスタ１
０９Ｂを設け、それぞれのトランジスタのゲートとドレイン端子を短絡するように接続し
ている。その結果、第２のトランジスタ１０６のソース端子、すなわち第３のノードＮ２
の電位を配線１１０の電位より第３のトランジスタ１０８Ｂと第４のトランジスタ１０９
Ｂとのしきい値電圧の和の分だけ高くすることができる。なお第４の回路１０４Ａ及び第
４の回路１０４Ｂは、いずれか一方を省略してもよいし、さらに複数のトランジスタで冗
長化してもよい。
【００４１】
なお、第４の回路１０４Ａ及び第１のトランジスタ１０５、並びに第４の回路１０４Ｂ及
び第２のトランジスタ１０６は、第１の回路１０１を制御するためにフローティング状態
とするノードの数に応じて設けられるものである。本実施の形態では一例として、第１の
ノードＮＡ及び第２のノードＮＢの２つの構成を示すものである。また本実施の形態では
、第４の回路１０４Ａとして第３のトランジスタ１０８Ａ及び第４のトランジスタ１０９
Ａの２つ、並びに第４の回路１０４Ｂとして第３のトランジスタ１０８Ｂ及び第４のトラ
ンジスタ１０９Ｂの２つを配置する構成としたが、更にトランジスタ数を増やして、第３
のノードＮ１、Ｎ２の電位を高くするようにする構成としてもよい。また、第４の回路１
０４Ａ、１０４Ｂを構成するトランジスタである第３のトランジスタ１０８Ａ、第４のト
ランジスタ１０９Ａ、及び第３のトランジスタ１０８Ｂ、第４のトランジスタ１０９Ｂの
トランジスタの抵抗値を、さらなるオフ電流の低減のために、第１のトランジスタ１０５
、第２のトランジスタ１０６よりも高くなるように予めすることが好ましい。
【００４２】
すなわち第４の回路を構成するトランジスタである第３のトランジスタ１０８Ａ、第４の
トランジスタ１０９Ａ、及び第３のトランジスタ１０８Ｂ、第４のトランジスタ１０９Ｂ
のトランジスタのＬ／Ｗ比を、第１のトランジスタ１０５、第２のトランジスタ１０６の
Ｌ／Ｗ比より大きくすることが好ましい。また、第４の回路を構成するトランジスタであ
る第３のトランジスタ１０８Ａ、第４のトランジスタ１０９Ａ、及び第３のトランジスタ
１０８Ｂ、第４のトランジスタ１０９Ｂの半導体層の膜厚を、第１のトランジスタ１０５
、第２のトランジスタ１０６の半導体層の膜厚より小さくすることが好ましい。なおゲー
ト長Ｌはトランジスタのゲートと半導体層が重なる領域でのソース、ドレイン間の長さに
相当し、ゲート幅Ｗはトランジスタのゲートと半導体層が重なる領域でのソース、ドレイ
ン間の幅に相当する。従って、Ｌ／Ｗ比は、ゲート長とゲート幅の比に相当する。
【００４３】
スイッチ１０７Ａは、第１のトランジスタ１０５のソース端子、すなわち第３のノードＮ
１を低電源電位が供給される配線１１０と短絡するための回路である。スイッチ１０７Ｂ
は、第１のトランジスタ１０５のソース端子及び第２のトランジスタ１０６のソース端子
、すなわち第３のノードＮ２を低電源電位が供給される配線１１０と短絡するための回路
である。なおスイッチ１０７Ａ、１０７Ｂとしては、第１乃至第４のトランジスタと同様
に作製されるトランジスタで形成すればよい。また、スイッチ１０７Ａ、１０７Ｂのオン
またはオフは、外部に設けられた判定回路１１１により供給される判定信号により制御さ
れる。なおスイッチ１０７Ａ、１０７Ｂをトランジスタで作製する場合には、判定回路１
１１からの信号は当該トランジスタを確実にオン又はオフできる電位の信号であることが
好ましい。なお、スイッチ１０７Ａ、Ｂと同様の機能を有するスイッチをさらに複数設け
る構成としてもよい。
【００４４】
すなわち第１のトランジスタ１０５及び第２のトランジスタ１０６がノーマリーオンの場
合には、第４の回路１０４Ａ、１０４Ｂにより第３のノードＮ１、Ｎ２を低電源電位Ｖｓ
ｓより高くして、第１のトランジスタ１０５及び第２のトランジスタ１０６を電流が流れ
にくくし、ノーマリーオフのときにはスイッチ１０７Ａ、１０７Ｂを短絡させて第３のノ
ードＮ１、Ｎ２の電位を低電源電位に下げることで第１のトランジスタ１０５及び第２の
トランジスタ１０６を電流が流れやすくし、ノーマリーオンでもノーマリーオフでも問題
なく動作させることができるものとなる。なお、スイッチ１０７Ａ、１０７Ｂをトランジ
スタで構成する場合には、ノーマリーオンであると動作が不安定になるので、外部回路で
ある判定回路１１１よりスイッチ１０７Ａ、１０７Ｂとなるトランジスタのゲートに十分
な電圧レベルの信号を印加する構成とすることが好ましい。
【００４５】
次いで判定回路１１１の構成例について図２を用いて説明する。
【００４６】
判定回路１１１は、定電流源２０１、トランジスタ２０２、コンパレータ２０３（比較回
路ともいう）、バッファ回路２０４を有する。なお、定電流源２０１と、トランジスタ２
０２、及びコンパレータ２０３が接続されるノードを、説明のため、ノードＮＥと呼ぶこ
とにする。
【００４７】
図２において、定電流源２０１は一方の端子が高電源電位Ｖｄｄを供給する配線に接続さ
れ、他方の端子がノードＮＥに接続される。トランジスタ２０２はドレイン端子がノード
ＮＥに接続され、ゲート及びソース端子が低電源電位Ｖｓｓを供給する配線に接続される
。コンパレータ２０３は、入力端子がノードＮＥに接続され、出力端子がバッファ回路２
０４の入力端子に接続される。バッファ回路２０４の出力端子は、スイッチ１０７Ａ、１
０７０Ｂとなるトランジスタのゲートに接続される。
【００４８】
なお、バッファ回路２０４は、トランジスタでなるスイッチ１０７Ａ、１０７Ｂまでの距
離が長い場合に、各段のパルス出力回路に入力するための信号の電荷供給能力を高めるた
めに設けるものであり、省略してもよい。
【００４９】
判定回路１１１ではトランジスタ２０２が、駆動回路を構成するトランジスタのノーマリ
ーオンまたはノーマリーオフを判定するためのトランジスタであり、同一基板上に同じ条
件で作製され、同じトランジスタ特性を有するものである。そして定電流源２０１より流
れる電流がトランジスタ２０２を流れる際、トランジスタ２０２がノーマリーオンまたは
ノーマリーオフによって、ノードＮＥの電位の高低を判定することで、スイッチ１０７Ａ
、１０７Ｂのオン又はオフを制御するものである。なお、トランジスタ２０２がノーマリ
ーオンとなるときには、トランジスタ２０２がノーマリーオフとなるときより、ノードＮ
Ｅの電位が低くなる。なおコンパレータ２０３では予め設定された参照電位（一例として
は、高電源電位Ｖｄｄと低電源電位Ｖｓｓとの中間電位）とノードＮＥの電位を比較し、
ノーマリーオフのときには、高電源電位の信号を出力し、ノーマリーオンのときには低電
源電位の信号を出力する。そしてバッファ回路２０４で、トランジスタでなるスイッチ１
０７Ａ、１０７Ｂのオン又はオフを十分制御できる電圧の信号（判定信号）となる。
【００５０】
なお、駆動回路を構成するトランジスタがノーマリーオンであるかノーマリーオフである
かは、作製工程が同じであっても基板毎にばらつきが生じることもあり得る。そのため、
本実施の形態の構成によって、ノーマリーオンであるかノーマリーオフであるかを表示装
置となる基板毎に判定し、補正することのできる構成により、駆動回路での歩留まりの向
上を図ることができる。
【００５１】
なおコンパレータ２０３で比較する参照電位は、ノーマリーオンとなる際のノードＮＥの
電位の上昇、及びノーマリーオフとなる際のノードＮＥの電位の低下を予めモニターして
おき、適宜設定される電位であってもよい。
【００５２】
次いで、第１の回路１０１、第２の回路１０２、及び第３の回路１０３の一例について、
図３を用いて説明する。
【００５３】
図３（Ａ）に示す第１の回路１０１の一例としては、図１１（Ａ）と同様に、トランジス
タ３０１、トランジスタ３０２を設ける。そしてトランジスタ３０１のゲートを第１のノ
ードＮＡに接続し、トランジスタ３０２のゲートを第２のノードＮＢに接続し、トランジ
スタ３０１のドレイン端子をクロック信号ＣＫ１（第１のクロック信号ともいう）が供給
される配線に接続し、トランジスタ３０１のソース端子とトランジスタ３０２のドレイン
端子とを接続して出力信号ＯＵＴ＿Ｎを出力する端子とし、トランジスタ３０２のソース
端子を低電源電位Ｖｓｓを供給する配線に接続する構成とすればよい。また、トランジス
タ３０１のゲートとソースの間に必要に応じて、容量素子３０３を設ける構成としてもよ
い。容量素子を設けることで、第１のノードがフローティング状態となった際に、ゲート
とソースの間でのブートストラップが起こりやすくなり好適である。
【００５４】
次いで図３（Ｂ）に示す第２の回路１０２の一例としては、図１１（Ａ）と同様に、トラ
ンジスタ３０４を設ける。そして、トランジスタ３０４のゲートとドレイン端子、及び第
２のトランジスタ１０６のゲートが接続される端子を前段のパルス出力回路の出力信号Ｏ
ＵＴ＿（Ｎ−１）が入力される端子に接続し、トランジスタ３０４のソース端子を第２の
ノードＮＢに接続する構成とすればよい。また図３（Ｂ）とは異なる第２の回路１０２の
別の構成としては、図３（Ｃ）に示すトランジスタ３０５を設ける構成がある。そして、
トランジスタ３０５のドレイン端子を高電源電位Ｖｄｄが供給される配線に接続し、トラ
ンジスタ３０５のゲート及び第２のトランジスタ１０６のゲートが接続される端子を前段
のパルス出力回路の出力信号ＯＵＴ＿（Ｎ−１）が入力される端子に接続し、トランジス
タ３０５のソース端子を第２のノードＮＢに接続する構成とすればよい。
【００５５】
次いで図３（Ｄ）に示す第３の回路１０３の一例としては、図１１（Ａ）と同様に、トラ
ンジスタ３０６を設ける。トランジスタ３０６のゲート及びドレイン端子をクロック信号
ＣＫ２（第２のクロック信号ともいう）が供給される配線に接続し、トランジスタ３０６
のソース端子を第２のノードＮＢに接続する構成とする。なお図３（Ｄ）でのクロック信
号ＣＫ２は、図３（Ａ）でのクロック信号ＣＫ１の反転信号であることが好ましい。また
図３（Ｄ）とは異なる第３の回路１０３の別の構成としては、図３（Ｅ）に示すトランジ
スタ３０７及びトランジスタ３０８がある。トランジスタ３０７のゲートをクロック信号
ＣＫ２（第２のクロック信号ともいう）が供給される配線に接続し、トランジスタ３０７
のドレイン端子を高電源電位Ｖｄｄが供給される配線に接続し、トランジスタ３０７のソ
ース端子とトランジスタ３０８のドレイン端子とを接続し、トランジスタ３０８のゲート
をクロック信号ＣＫ３（第３のクロック信号ともいう）が供給される配線に接続され、ト
ランジスタ３０８のソース端子が第２のノードＮＢに接続される構成とする。なお、図３
（Ｄ）でのクロック信号ＣＫ２は、図３（Ａ）でのクロック信号ＣＫ１が１／４周期分遅
延した信号であり、図３（Ｅ）でのクロック信号ＣＫ３は、図３（Ｅ）でのクロック信号
ＣＫ２が１／４周期分遅延した信号であることが好ましい。
【００５６】
また図１に示す構成は、第１の回路１０１、第２の回路１０２、及び第３の回路１０３の
他にも、別途回路を設ける構成としてもよい。例えば、図３（Ｆ）に示すトランジスタ３
０９を有する回路を図１に示す第２のノードＮＢに接続して設ける。図３（Ｆ）に示すト
ランジスタ３０９は、ドレイン端子を高電源電位Ｖｄｄが供給される端子に接続し、ゲー
トをパルス出力回路で２段後段の出力信号ＯＵＴ＿（Ｎ＋２）が入力される端子に接続し
、ソース端子を第２のノードＮＢに接続する構成とすればよい。図３（Ｆ）に示す回路を
追加して設ける構成とすることで第２のノードＮＢの電位をより確実に制御することが出
来るため好適である。
【００５７】
なお第１の回路１０１、第２の回路１０２、及び第３の回路１０３をそれぞれ複数個設け
る構成とすることも可能である。
【００５８】
次いで、複数段のパルス出力回路を具備する駆動回路であるシフトレジスタの構成につい
て図４に示し、本実施形態で示す構成の効果等について詳述していく。なお、図４は、図
１における第１の回路１０１として図３（Ａ）の回路とし、図１における第２の回路１０
２として図３（Ｃ）の回路とし、図１における第３の回路１０３として図３（Ｅ）の回路
とし、第２のノードＮＢに図３（Ｆ）の回路を設ける構成について具体的に示した回路で
ある。なお図４では第１の回路１０１を複数設ける例について説明するものである。
【００５９】
図４（Ａ）に示すシフトレジスタは、第１のパルス出力回路１０＿１乃至第Ｎのパルス出
力回路１０＿Ｎ（Ｎ≧３の自然数）を有している。図４（Ａ）に示すシフトレジスタの第
１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎには、第１の配線１１よ
り第１のクロック信号ＣＫ１、第２の配線１２より第２のクロック信号ＣＫ２、第３の配
線１３より第３のクロック信号ＣＫ３、第４の配線１４より第４のクロック信号ＣＫ４が
供給される。また第１のパルス出力回路１０＿１では、第５の配線１５からのスタートパ
ルスＳＰ１（第１のスタートパルス）が入力される。また２段目以降の第ｎのパルス出力
回路１０＿ｎ（ｎは、２≦ｎ≦Ｎの自然数）では、一段前段のパルス出力回路からの信号
（前段信号ＯＵＴ（ｎ−１）という）が入力される。また第１のパルス出力回路１０＿１
では、２段後段の第３のパルス出力回路１０＿３からの信号が入力される。同様に、２段
目以降の第ｎのパルス出力回路１０＿ｎでは、２段後段の第（ｎ＋２）のパルス出力回路
１０＿（ｎ＋２）からの信号（後段信号ＯＵＴ（ｎ＋２）という）が入力される。従って
、各段のパルス出力回路からは、後段及び／または二つ前段のパルス出力回路に入力する
ための第１の出力信号ＯＵＴ（１）（ＳＲ）〜ＯＵＴ（Ｎ）（ＳＲ）、別の回路等に入力
される第２の出力信号ＯＵＴ（１）〜ＯＵＴ（Ｎ）が出力される。また各段のパルス出力
回路には、第６の配線１６より、判定回路１１１からの判定信号ＪＳが供給される。ただ
し、図４（Ａ）に示すように、シフトレジスタの最終段の２つの段には、後段信号ＯＵＴ
（ｎ＋２）が入力されないため、一例としては、別途第７の配線１７より第２のスタート
パルスＳＰ２、第８の配線１８より第３のスタートパルスＳＰ３をそれぞれ入力する構成
でもよい。または別途、内部で生成された信号であってもよい。例えば、表示部へのパル
ス出力に寄与しない第（ｎ＋１）のパルス出力回路１０（ｎ＋１）、第（ｎ＋２）のパル
ス出力回路１０（ｎ＋２）を設け（ダミー段ともいう）、当該ダミー段より第２のスター
トパルス（ＳＰ２）及び第３のスタートパルス（ＳＰ３）に相当する信号を生成する構成
としてもよい。
【００６０】
なお、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、一定の間隔で
Ｈ信号とＬ信号を繰り返す信号である。また、第１のクロック信号（ＣＫ１）〜第４のク
ロック信号（ＣＫ４）は、順に１／４周期分遅延している（すなわち、互いに９０°位相
がずれている）。本実施の形態では、第１のクロック信号（ＣＫ１）〜第４のクロック信
号（ＣＫ４）を利用して、パルス出力回路の駆動の制御等を行う。なお、クロック信号は
、入力される駆動回路に応じて、ＧＣＫ、ＳＣＫということもあるが、ここではＣＫとし
て説明を行う。
【００６１】
第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎの各々は、第１の入力端
子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力端
子２５、第１の出力端子２６、第２の出力端子２７、第６の入力端子２８を有している（
図４（Ｂ）参照）。
【００６２】
図４（Ｂ）に図４（Ａ）で示したパルス出力回路１０＿ｎの一つを示す。第１の入力端
子２１、第２の入力端子２２及び第３の入力端子２３は、第１の配線１１〜第４の配線１
４のいずれかと電気的に接続されている。例えば、図４（Ａ）、（Ｂ）において、第１の
パルス出力回路１０＿１は、第１の入力端子２１が第１の配線１１と電気的に接続され、
第２の入力端子２２が第２の配線１２と電気的に接続され、第３の入力端子２３が第３の
配線１３と電気的に接続されている。また、第２のパルス出力回路１０＿２は、第１の入
力端子２１が第２の配線１２と電気的に接続され、第２の入力端子２２が第３の配線１３
と電気的に接続され、第３の入力端子２３が第４の配線１４と電気的に接続されている。
【００６３】
また図４（Ａ）、（Ｂ）において、第１のパルス出力回路１０＿１は、第４の入力端子２
４にスタートパルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され
、第１の出力端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力
端子２７より第２の出力信号ＯＵＴ（１）が出力され、第６の入力端子２８より判定信号
ＪＳが入力されていることとなる。
【００６４】
次に、パルス出力回路の具体的な回路構成の一例について、図４（Ｃ）で説明する。
【００６５】
第１のパルス出力回路１０＿１は、図１と同様に、第１の回路１０１Ａ及び１０１Ｂ、
第２の回路１０２、第３の回路１０３、第４の回路１０４Ａ及び１０４Ｂ、第１のトラン
ジスタ１０５、第２のトランジスタ１０６、トランジスタでなるスイッチ１０７Ａ及び１
０７Ｂを有している。また、図１の構成に加えて第２のノードＮＢに接続されるトランジ
スタ４０１を有する。トランジスタ４０１は後段信号ＯＵＴ（ｎ＋２）がＨ信号となるタ
イミングに応じて、第２のノードＮＢの電位を上昇させるためのトランジスタである。ま
た、図１の構成に加えて第１のノードＮＡにおいて、トランジスタ４０２を挿入し、ゲー
トを高電源電位Ｖｄｄが供給される配線に接続する構成としてもよい。トランジスタ４０
２を第１のノードＮＡに挿入する構成とすることによって、第１の回路１０１Ａでのトラ
ンジスタのゲートが、フローティング状態となりやすくなるため好適である。ここで第１
のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、一定の間隔でＨレベルと
Ｌレベルを繰り返す信号であるが、ＨレベルのときＶｄｄ、ＬレベルのときＶｓｓである
とする。
【００６６】
図４（Ｃ）におけるパルス出力回路が第１のパルス出力回路１０＿１の場合、第１の入
力端子２１には第１のクロック信号ＣＫ１が入力され、第２の入力端子２２には第２のク
ロック信号ＣＫ２が入力され、第３の入力端子２３には第３のクロック信号ＣＫ３が入力
され、第４の入力端子２４にはスタートパルスＳＰが入力され、第５の入力端子２５には
後段信号ＯＵＴ（３）が入力され、第１の出力端子２６からは第１の出力信号ＯＵＴ（１
）（ＳＲ）が出力され、第２の出力端子２７からは第２の出力信号ＯＵＴ（１）が出力さ
れ、第６の入力端子２８からは判定信号ＪＳが入力される。
【００６７】
ここで、図４（Ｃ）に示したパルス出力回路を複数具備するシフトレジスタのタイミング
チャートについて図５に示す。なおシフトレジスタが走査線駆動回路である場合、図５中
の期間５０１は垂直帰線期間であり、期間５０２はゲート選択期間に相当する。
【００６８】
図４（Ｃ）中のノードＮＡでは、出力信号ＯＵＴ＿（Ｎ）をＨ信号にするために、定期的
に、電気的にフローティング状態（浮遊状態）及び所定の電位が入力される状態がある。
図５中のＮＡで矢印Ａ区間の期間がフローティング状態の期間であり、フローティング状
態となる際にリーク電流による電位の低下が問題となる期間である。同様に、図５中のノ
ードＮＢで矢印Ｂ区間の期間がフローティング状態の期間であり、フローティング状態と
なる際にリーク電流による電位の低下が問題となる期間である。具体的にいえば、フロー
ティング状態となる矢印Ａ区間、及び矢印Ｂ区間での電位低下の度合いが、トランジスタ
がノーマリーオンまたはノーマリーオフかによって変化することが問題である。一方で、
単にノーマリーオンまたはノーマリーオフの状態を補正する回路を付加するだけでは、ノ
ーマリーオンまたはノーマリーオフの各状態が基板間でばらつく場合に、対策として不十
分である。
【００６９】
次に、図６に図１で示したパルス出力回路の動作について説明する。そしてノーマリーオ
ンまたはノーマリーオフの各状態が基板間でばらつく場合に、いずれの状態であっても正
確な動作を補償できる図１のパルス出力回路を具備する駆動回路での動作による効果につ
いて説明する。
【００７０】
まず、判定回路１１１で各回路を構成するトランジスタがノーマリーオンかノーマリーオ
フかの指標として、トランジスタ２０２がノーマリーオンかノーマリーオフの判定を行い
、第４の回路１０４Ａ、１０４Ｂによる第３のノードＮ１、Ｎ２の電位の上昇を行うか否
かを判定する（図６、ステップ６０１）。
【００７１】
次いで、図２に示す判定回路１１１は、ノードＮＥの電位が参照電位よりも高いかどうか
の判定を行う（図６、ステップ６０２）。トランジスタ２０２に流れる電流が大きく、ノ
ードＮＥの電位が参照電位よりも高くなる場合、トランジスタ２０２がノーマリーオフで
あると判定される（図６、ステップ６０３）。
【００７２】
次いで、コンパレータ２０３及びバッファ回路２０４を介して判定回路１１１より、スイ
ッチ１０７Ａ及び１０７ＢにＨ信号が出力される（図６、ステップ６０４）。スイッチ１
０７Ａ及び１０７Ｂがｎチャネル型のトランジスタの場合には、スイッチ１０７Ａ及び１
０７Ｂがオン状態となる（図６、ステップ６０５）。その結果、第３のノードＮ１、Ｎ２
の電位が配線１１０の電位にあたる低電源電位Ｖｓｓに低下する（図６、ステップ６０６
）。
【００７３】
また逆に、トランジスタ２０２に流れる電流が小さく、ノードＮＥの電位が参照電位より
も低くなる場合、トランジスタ２０２がノーマリーオンであると判定される（図６、ステ
ップ６０７）。
【００７４】
次いで、コンパレータ２０３及びバッファ回路２０４を介して判定回路１１１より、スイ
ッチ１０７Ａ及び１０７ＢにＬ信号が出力される（図６、ステップ６０８）。スイッチ１
０７Ａ及び１０７Ｂがｎチャネル型のトランジスタの場合には、スイッチ１０７Ａ及び１
０７Ｂがオフ状態となる（図６、ステップ６０９）。その結果、第３のノードＮ１及びＮ
２の電位が低電源電位Ｖｓｓより高い電位を保持することとなる（図６、ステップ６１０
）。
【００７５】
上述の動作によって第１のトランジスタ１０５及び第２のトランジスタ１０６がノーマリ
ーオンであってもノーマリーオフであってもトランジスタがオン状態またはオフ状態をと
るのに十分なゲートとソースの間の電圧Ｖｇｓを得ることのできるパルス出力回路とする
ことができる。すなわちノーマリーオンのトランジスタの場合にはトランジスタのゲート
とソース端子との間にかかる電圧Ｖｇｓを上昇させることで、スイッチング特性の向上を
行い、ノーマリーオフのトランジスタの場合にはソース端子の電位を低下させて十分に高
い電圧Ｖｇｓを確保することができる。そのため、トランジスタがノーマリーオンである
かノーマリーオフであるかが基板毎にばらついても、より確度が高く誤動作を低減するこ
とのできる駆動回路とすることができる。すなわち、薄膜トランジスタの作製条件等に起
因するしきい値電圧のばらつきによって、エンハンスメント型、またはディプレッション
型のいずれかに変動する駆動回路であっても、回路内の誤動作を低減できる駆動回路を提
供することができる。
【００７６】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【００７７】
（実施の形態２）
本実施の形態では、上記実施の形態で説明した駆動回路、及び当該駆動回路によって制御
される表示部を具備する表示装置の断面図について、図７を用いて説明する。また本実施
の形態では、表示装置として液晶表示装置の一例について説明をおこなうが、有機ＥＬ素
子等の発光素子を具備するＥＬ表示装置、または電気泳動素子を具備する電気泳動表示装
置にも適用することが可能である。なお、上記実施の形態で説明した構成は、表示装置の
駆動回路に限らず、光センサ用駆動回路等の他の装置にも適用可能である。
【００７８】
本発明の一形態である液晶表示装置を図７に示す。図７の液晶表示装置は、薄膜トランジ
スタ７０１及び容量７０２を含む画素部、及び薄膜トランジスタ７０３を含む駆動回路部
、画素電極層７０４、配向膜として機能する絶縁層７０５が設けられた基板７０６と、配
向膜として機能する絶縁層７０７、対向電極層７０８、カラーフィルタとして機能する着
色層７０９が設けられた対向基板７１０とが液晶層７１１を挟持して対向している。また
、基板７０６及び対向基板７１０の液晶層７１１と反対側には、それぞれ偏光板（偏光子
を有する層、単に偏光子ともいう）７１２ａ、７１２ｂが設けられ、ゲート配線の端子部
には第１の端子７１３、接続電極７１４、及び接続用の端子電極７１５、ソース配線の端
子部には第２の端子７１６及び接続用の端子電極７１７が設けられている。
【００７９】
駆動回路部において、薄膜トランジスタ７０３はゲート電極層７２１及びゲート絶縁層７
２２上の半導体層７２３の上方の酸化物絶縁層７２４上に導電層７１８が設けられ、ドレ
イン電極層７１９ｂはゲート電極層と同工程で形成される導電層７２０と電気的に接続し
ている。また、画素部において、薄膜トランジスタ７０１のドレイン電極層は画素電極層
７０４と電気的に接続している。
【００８０】
酸化物半導体を用いた薄膜トランジスタで形成することにより、製造コストを低減するこ
とができる。また酸化物半導体を用いた薄膜トランジスタは電界効果移動度が高く表示装
置の画素部及び駆動回路を構成するものとして好適である。一方で、酸化物半導体は外因
性の不純物が添加されなくても、酸素が抜けた空孔欠陥によりｎ型化しやすいという性質
がある。酸化物半導体層に接して酸化物絶縁膜を形成することによって、安定した電気特
性を有する薄膜トランジスタを得ることができるが、仮に酸化物半導体がｎ型化してノー
マリーオンの薄膜トランジスタが形成された場合でも、本実施の形態の駆動回路を用いる
ことによって、駆動回路を安定に動作させることができる。
【００８１】
なお、本実施の形態では、酸化物半導体をチャネルに用いる薄膜トランジスタの例につい
て説明したが、実施の形態１で開示する構成は、駆動回路を構成する薄膜トランジスタが
ノーマリーオンまたはノーマリーオフでも動作することができるものである。従って、例
えば、非晶質シリコンを用いた薄膜トランジスタの半導体層において、意図的または非意
図的にｎ型の導電性を付与する不純物が含まれることによってノーマリーオンとして動作
するトランジスタにも、用いることができる。また、チャネル領域を形成する半導体層の
ゲート絶縁膜とは反対側（バックチャネル側）に電荷が蓄積されることによって寄生チャ
ネルが形成され、ノーマリーオンとして動作するトランジスタにおいても適用可能である
。
【００８２】
半導体層のチャネル形成領域は高抵抗化領域であるので、薄膜トランジスタの電気特性は
安定化し、オフ電流の増加などを防止することができる。よって、電気特性が良好で信頼
性のよい薄膜トランジスタを有する半導体装置とすることが可能となる。
【００８３】
また、薄膜トランジスタは静電気などにより破壊されやすいため、画素部または駆動回路
と同一基板上に保護回路を設けることが好ましい。保護回路は、酸化物半導体層を用いた
非線形素子を用いて構成することが好ましい。例えば、保護回路は画素部と、走査線入力
端子及び信号線入力端子との間に配設されている。本実施の形態では複数の保護回路を配
設して、走査線、信号線及び容量バス線に静電気等によりサージ電圧が印加され、画素ト
ランジスタなどが破壊されないように構成されている。そのため、保護回路にはサージ電
圧が印加されたときに、共通配線に電荷を逃がすように構成する。また、保護回路は、走
査線に対して並列に配置された非線形素子によって構成されている。非線形素子は、ダイ
オードのような二端子素子又はトランジスタのような三端子素子で構成される。例えば、
画素部の薄膜トランジスタ７０１と同じ工程で形成することも可能であり、例えばゲート
端子とドレイン端子を接続することによりダイオードと同様の特性を持たせることができ
る。
【００８４】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【００８５】
（実施の形態３）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜ト
ランジスタを作製する例について以下に説明する。なお基板上に配置する薄膜トランジス
タは、実施の形態２の断面図に示すよう形成すればよい。
【００８６】
アクティブマトリクス型表示装置のブロック図の一例を図８（Ａ）に示す。表示装置の基
板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆動
回路５３０３、信号線駆動回路５３０４、判定回路５３０６を有する。画素部５３０１に
は、複数の信号線が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１
の走査線駆動回路５３０２、及び第２の走査線駆動回路５３０３から延伸して配置されて
いる。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス
状に配置されている。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒ
ｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路５３０５（コン
トローラ、制御ＩＣともいう）に接続されている。
【００８７】
図８（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号
線駆動回路５３０４、判定回路５３０６は、画素部５３０１と同じ基板５３００上に形成
される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図る
ことができる。また、基板５３００外部に駆動回路を設けた場合の配線を延伸させること
による接続部での接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図る
ことができる。なお判定回路５３０６は、基板上に複数設けられていてもよく、一例とし
ては駆動回路毎に設けられる構成とすればよい。
【００８８】
なお、タイミング制御回路５３０５は、第１の走査線駆動回路５３０２に対し、一例とし
て、第１の走査線駆動回路用スタート信号（ＧＳＰ１）（スタートパルスともいう）、走
査線駆動回路用クロック信号（ＧＣＫ１）を供給する。また、タイミング制御回路５３０
５は、第２の走査線駆動回路５３０３に対し、一例として、第２の走査線駆動回路用スタ
ート信号（ＧＳＰ２）、走査線駆動回路用クロック信号（ＧＣＫ２）を供給する。信号線
駆動回路５３０４に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用クロ
ック信号（ＳＣＫ）、ビデオ信号用データ（ＤＡＴＡ）（単にビデオ信号ともいう）、ラ
ッチ信号（ＬＡＴ）を供給するものとする。なお各クロック信号は、周期のずれた複数の
クロック信号でもよいし、クロック信号を反転させた信号（ＣＫＢ）とともに供給される
ものであってもよい。なお、第１の走査線駆動回路５３０２と第２の走査線駆動回路５３
０３との一方を省略することが可能である。
【００８９】
図８（Ｂ）では、判定回路５３０６及び第１の走査線駆動回路５３０２と第２の走査線駆
動回路５３０３を画素部５３０１と同じ基板５３００に形成し、信号線駆動回路５３０４
を画素部５３０１とは別の基板に形成する構成について示している。
【００９０】
また、実施の形態１及び実施の形態２に示す薄膜トランジスタは、ｎチャネル型ＴＦＴで
ある。図９（Ａ）、図９（Ｂ）ではｎチャネル型ＴＦＴで構成する信号線駆動回路の構成
、動作について一例を示し説明する。
【００９１】
信号線駆動回路は、シフトレジスタ５６０１、及びスイッチング回路５６０２を有する。
スイッチング回路５６０２は、スイッチング回路５６０２＿１〜５６０２＿Ｎ（Ｎは自然
数）という複数の回路を有する。スイッチング回路５６０２＿１〜５６０２＿Ｎは、各々
、薄膜トランジスタ５６０３＿１〜５６０３＿ｋ（ｋは自然数）という複数のトランジス
タを有する。薄膜トランジスタ５６０３＿１〜５６０３＿ｋは、Ｎチャネル型ＴＦＴであ
る例を説明する。
【００９２】
信号線駆動回路の接続関係について、スイッチング回路５６０２＿１を例にして説明する
。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第１端子は、各々、配線５６０４＿１
〜５６０４＿ｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第２端子
は、各々、信号線Ｓ１〜Ｓｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿
ｋのゲートは、配線５６０５＿１と接続される。
【００９３】
シフトレジスタ５６０１は、配線５６０５＿１〜５６０５＿Ｎに順番にＨレベル（Ｈ信号
、高電源電位レベル、ともいう）の信号を出力し、スイッチング回路５６０２＿１〜５６
０２＿Ｎを順番に選択する機能を有する。
【００９４】
スイッチング回路５６０２＿１は、配線５６０４＿１と信号線Ｓ１との導通状態（第１端
子と第２端子との間の導通）を制御する機能、即ち配線５６０４＿１の電位を信号線Ｓ１
に供給するか否かを制御する機能を有する。このように、スイッチング回路５６０２＿１
は、セレクタとしての機能を有する。同様に、薄膜トランジスタ５６０３＿２〜５６０３
＿ｋは、各々、配線５６０４＿２〜５６０４＿ｋと信号線Ｓ２〜Ｓｋとの導通状態を制御
する機能、即ち配線５６０２＿１〜５６０４＿ｋの電位を信号線Ｓ２〜Ｓｋに供給する機
能を有する。このように、薄膜トランジスタ５６０３＿１〜５６０３＿ｋは、各々、スイ
ッチとしての機能を有する。
【００９５】
なお、配線５６０４＿１〜５６０４＿ｋには、各々、ビデオ信号用データ（ＤＡＴＡ）が
入力される。ビデオ信号用データ（ＤＡＴＡ）は、画像情報又は画像信号に応じたアナロ
グ信号である場合が多い。
【００９６】
次に、図９（Ａ）の信号線駆動回路の動作について、図９（Ｂ）のタイミングチャートを
参照して説明する。図９（Ｂ）には、信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎ、及び信号Ｖｄａ
ｔａ＿１〜Ｖｄａｔａ＿ｋの一例を示す。信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎは、各々、シ
フトレジスタ５６０１の出力信号の一例であり、信号Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋは
、各々、配線５６０４＿１〜５６０４＿ｋに入力される信号の一例である。なお、信号線
駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲート選択
期間は、一例として、期間Ｔ１〜期間ＴＮに分割される。期間Ｔ１〜ＴＮは、各々、選択
された行に属する画素にビデオ信号用データ（ＤＡＴＡ）を書き込むための期間である。
【００９７】
期間Ｔ１〜期間ＴＮにおいて、シフトレジスタ５６０１は、Ｈレベルの信号を配線５６０
５＿１〜５６０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフトレジスタ５
６０１は、ハイレベルの信号を配線５６０５＿１に出力する。すると、薄膜トランジスタ
５６０３＿１〜５６０３＿ｋはオンになるので、配線５６０４＿１〜５６０４＿ｋと、信
号線Ｓ１〜Ｓｋとが導通状態になる。このとき、配線５６０４＿１〜５６０４＿ｋには、
Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ
）は、各々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋを介して、選択される行に属
する画素のうち、１列目〜ｋ列目の画素に書き込まれる。こうして、期間Ｔ１〜ＴＮにお
いて、選択された行に属する画素に、ｋ列ずつ順番にビデオ信号用データ（ＤＡＴＡ）が
書き込まれる。
【００９８】
以上のように、ビデオ信号用データ（ＤＡＴＡ）が複数の列ずつ画素に書き込まれること
によって、ビデオ信号用データ（ＤＡＴＡ）の数、又は配線の数を減らすことができる。
よって、外部回路との接続数を減らすことができる。また、ビデオ信号が複数の列ずつ画
素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き
込み不足を防止することができる。
【００９９】
なお、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタを有
している。また場合によってはレベルシフタやバッファ等を有していても良い。走査線駆
動回路において、シフトレジスタにクロック信号（ＣＫ）及びスタートパルス信号（ＳＰ
）が入力されることによって、選択信号が生成される。生成された選択信号はバッファに
おいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のト
ランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを
一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが
用いられる。
【０１００】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０１０１】
（実施の形態４）
本実施形態においては、上記実施の形態で説明した表示装置を表示部に具備する電子機器
の例について説明する。
【０１０２】
上記実施の形態の各々の図で述べた内容（一部でもよい）を様々な電子機器に適用するこ
とができる。具体的には、電子機器の表示部に適用することができる。そのような電子機
器として、ビデオカメラ、デジタルカメラなどのカメラ、ゴーグル型ディスプレイ、ナビ
ゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュ
ータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又
は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓ
ａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプ
レイを備えた装置）などが挙げられる。
【０１０３】
図１０（Ａ）はディスプレイであり、筐体１０１１、支持台１０１２、表示部１０１３を
含む。図１０（Ａ）に示すディスプレイは、様々な情報（静止画、動画、テキスト画像な
ど）を表示部に表示する機能を有する。なお、図１０（Ａ）に示すディスプレイが有する
機能はこれに限定されず、様々な機能を有することができる。
【０１０４】
図１０（Ｂ）はカメラであり、本体１０３１、表示部１０３２、受像部１０３３、操作キ
ー１０３４、外部接続ポート１０３５、シャッターボタン１０３６を含む。図１０（Ｂ）
に示すカメラは、静止画を撮影する機能を有する。動画を撮影する機能を有する。なお、
図１０（Ｂ）に示すカメラが有する機能はこれに限定されず、様々な機能を有することが
できる。
【０１０５】
図１０（Ｃ）はコンピュータであり、本体１０５１、筐体１０５２、表示部１０５３、キ
ーボード１０５４、外部接続ポート１０５５、ポインティングデバイス１０５６を含む。
図１０（Ｃ）に示すコンピュータは、様々な情報（静止画、動画、テキスト画像など）を
表示部に表示する機能を有する。なお、図１０（Ｃ）に示すコンピュータが有する機能は
これに限定されず、様々な機能を有することができる。
【０１０６】
本実施形態の表示部に上記実施の形態で説明した表示装置を用いる構成とすることで、上
述の図１０（Ａ）乃至図１０（Ｃ）の表示部を構成する画素に接続される信号線及び電源
線の数を削減することができる。そして信号線に接続された信号線駆動回路において、駆
動回路の素子数を削減することができ、低コスト化を図ることができ、表示部での高精細
な表示を行うことができる。
【０１０７】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【符号の説明】
【０１０８】
１０    パルス出力回路
１１    配線
１２    配線
１３    配線
１４    配線
１５    配線
１６    配線
１７    配線
１８    配線
２１    入力端子
２２    入力端子
２３    入力端子
２４    入力端子
２５    入力端子
２６    出力端子
２７    出力端子
２８    入力端子
１００    パルス出力回路
１０１    第１の回路
１０２    第２の回路
１０３    第３の回路
１０５    第１のトランジスタ
１０４Ａ    第４の回路
１０４Ｂ    第４の回路
１０６    第２のトランジスタ
１０７Ａ    スイッチ
１０７Ｂ    スイッチ
１１０    配線
１１１    判定回路
２０１    定電流源
２０２    トランジスタ
２０３    コンパレータ
２０４    バッファ回路
３０１    トランジスタ
３０２    トランジスタ
３０３    容量素子
３０４    トランジスタ
３０５    トランジスタ
３０６    トランジスタ
３０７    トランジスタ
３０８    トランジスタ
３０９    トランジスタ
４０１    トランジスタ
４０２    トランジスタ
５０１    期間
５０２    期間
６０１    ステップ
６０２    ステップ
６０３    ステップ
６０４    ステップ
６０５    ステップ
６０６    ステップ
６０７    ステップ
６０８    ステップ
６０９    ステップ
６１０    ステップ
７０１    薄膜トランジスタ
７０２    容量
７０３    薄膜トランジスタ
７０４    画素電極層
７０５    絶縁層
７０６    基板
７０７    絶縁層
７０８    対向電極層
７０９    着色層
７１０    対向基板
７１１    液晶層
７１２ａ    偏光板
７１２ｂ    偏光板
７１３    端子
７１４    接続電極
７１５    端子電極
７１６    端子
７１７    端子電極
７１８    導電層
７１９ｂ    ドレイン電極層
７２０    導電層
７２１    ゲート電極層
７２２    ゲート絶縁層
７２３    半導体層
７２４    酸化物絶縁層
１０１１    筐体
１０１２    支持台
１０１３    表示部
１０１Ａ    第１の回路
１０１Ｂ    第１の回路
１０３１    本体
１０３２    表示部
１０３３    受像部
１０３４    操作キー
１０３５    外部接続ポート
１０３６    シャッターボタン
１０５１    本体
１０５２    筐体
１０５３    表示部
１０５４    キーボード
１０５５    外部接続ポート
１０５６    ポインティングデバイス
１０８Ａ    第３のトランジスタ
１０８Ｂ    第３のトランジスタ
１０９Ａ    第４のトランジスタ
１０９Ｂ    第４のトランジスタ
４０４Ｂ    回路
５３００    基板
５３０１    画素部
５３０２    走査線駆動回路
５３０３    走査線駆動回路
５３０４    信号線駆動回路
５３０５    タイミング制御回路
５３０６    判定回路
５６０１    シフトレジスタ
５６０２    スイッチング回路
５６０３    薄膜トランジスタ
５６０４    配線
５６０５    配線
【図１】
0005600792.tif 000002
【図２】
0005600792.tif 000003
【図３】
0005600792.tif 000004
【図４】
0005600792.tif 000005
【図５】
0005600792.tif 000006
【図６】
0005600792.tif 000007
【図７】
0005600792.tif 000008
【図８】
0005600792.tif 000009
【図９】
0005600792.tif 000010
【図１０】
0005600792.tif 000011
【図１１】
0005600792.tif 000012