(57)【特許請求の範囲】
【請求項１】
ＳＲＡＭセルの特性を評価するための半導体装置であって、
ＳＲＡＭセルを有する複数個の評価セルと、
前記評価セルを選択するための選択信号供給用の選択線と、
前記ＳＲＡＭセルの電源電圧を供給するための主電源線と、
前記ＳＲＡＭセルの第１データ転送用トランジスタ及び第２データ転送用トランジスタのゲートへ、入力電圧を供給する主ゲート電源線と、
前記ＳＲＡＭセルの第１のラッチノードへ、入力電圧を供給し、あるいはその出力電圧を検出する第１の主入出力線と、
前記ＳＲＡＭセルの第２のラッチノードへ、入力電圧を供給し、あるいはその出力電圧を検出する第２の主入出力線と、
前記ＳＲＡＭセルの前記第１データ転送用トランジスタを介して、前記第１のラッチノードへ、第１のビット線電圧を供給する第１ビット主電源線と、
前記ＳＲＡＭセルの前記第２データ転送用トランジスタを介して、前記第２のラッチノードへ、第２のビット線電圧を供給する第２ビット主電源線と、を備え、
前記評価セルの各々は、前記選択信号に基づいて、自己のＳＲＡＭセルと、前記主電源線、前記主ゲート電源線、前記第１の主入出力線、前記第２の主入出力線、前記第１ビット主電源線及び前記第２ビット主電源線とを、接続または非接続とする、前記ＳＲＡＭセルを構成するトランジスタよりオフリークが少ないトランジスタに対して制御信号を出力する制御回路を有し、
前記制御回路は、前記ＳＲＡＭセルを構成するトランジスタよりオフリークが少ないトランジスタにより構成され、前記ＳＲＡＭセルに供給する電源電圧より高い電圧である前記選択信号により前記制御信号を出力して、自己のＳＲＡＭセルと、前記主電源線、前記主ゲート電源線、前記第１の主入出力線、前記第２の主入出力線、前記第１ビット主電源線及び前記第２ビット主電源線とを、接続または非接続とする、ことを特徴とする半導体装置。
【請求項２】
前記複数個の評価セルは、ｍ行ｎ列（ｍ、ｎは正の整数）のマトリクス状に配列され、
前記選択信号供給用の選択線は、各行毎に設けられ、各行に属する前記評価セルを選択するための行選択信号の供給用の行選択線と、各列毎に設けられ、各列に属する前記評価セルを選択するための列選択信号の供給用の列選択線とからなり、
前記評価セルの各々は、前記行選択信号及び前記列選択信号に応じて、自己のＳＲＡＭセルと、前記主電源線、前記主ゲート電源線、前記第１の主入出力線、前記第２の主入出力線、前記第１ビット主電源線及び前記第２ビット主電源線とを、接続または非接続とする、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
各行または各列毎に設けられ、当該各行または各列に属する評価セルのＳＲＡＭセルの電源電圧を供給するための副電源線と、
前記副電源線に対応して設けられ、当該副電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副電源線と前記主電源線との接続／非接続を切り替える電源線切替回路と、
各行または各列毎に設けられ、当該各行または各列に属する評価セルのＳＲＡＭセルの第１データ転送用トランジスタ及び第２データ転送用トランジスタのゲートへ、入力電圧を供給する電源電圧を供給するための副ゲート電源線と、
前記副ゲート電源線に対応して設けられ、当該副ゲート電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ゲート電源線と前記主ゲート電源線との接続／非接続を切り替えるゲート電源線切替回路と、
各行または各列毎に設けられ、当該各行または各列に属する評価セルのＳＲＡＭセルの第１のラッチノードへ、入力電圧を供給し、あるいはその出力電圧を検出する第１の副入出力線と、
前記第１の副入出力線に対応して設けられ、当該第１の副入出力線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該第１の副入出力線と前記第１の主入出力線との接続／非接続を切り替える第１の入出力線切替回路と、
各行または各列毎に設けられ、当該各行または各列に属する評価セルのＳＲＡＭセルの第２のラッチノードへ、入力電圧を供給し、あるいはその出力電圧を検出する第２の副入出力線と、
前記第２の副入出力線に対応して設けられ、当該第２の副入出力線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該第２の副入出力線と前記第２の主入出力線との接続／非接続を切り替える第２の入出力線切替回路と、
各行または各列毎に設けられ、当該各行または各列に属する評価セルのＳＲＡＭセルの前記第１データ転送用トランジスタを介して、前記第１のラッチノードへ、第１のビット線電圧を供給する第１ビット副電源線と、
前記第１ビット副電源線に対応して設けられ、当該第１ビット副電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該第１ビット副電源線と前記第１ビット主電源線との接続／非接続を切り替える第１ビット電源線切替回路と、
各行または各列毎に設けられ、当該各行または各列に属する評価セルのＳＲＡＭセルの前記第２データ転送用トランジスタを介して、前記第２のラッチノードへ、第２のビット線電圧を供給する第２ビット副電源線と、
前記第２ビット副電源線に対応して設けられ、当該第２ビット副電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該第２ビット副電源線と前記第２ビット主電源線との接続／非接続を切り替える第２ビット電源線切替回路と、を備えることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記評価セルの各々は、
一方の入力端子が自己の行に属する前記行選択線と接続され、他方の入力端子が自己の列に属する前記列選択線と接続されていると共に、当該接続された行選択線に供給される行選択信号及び列選択線に供給される列選択信号に応じて自己のＳＲＡＭセルの選択／非選択を表す選択信号を出力する選択回路と、
前記選択信号に応じて、自己と同一の行または列に属する前記第２の副入出力線と自己のＳＲＡＭセルの第２のラッチノードとの接続／非接続を切り替える第１のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記第１の副入出力線と自己のＳＲＡＭセルの第１のラッチノードとの接続／非接続を切り替える第２のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副電源線と自己のＳＲＡＭセルの電源端子との接続／非接続を切り替える第３のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記第２ビット副電源線と自己のＳＲＡＭセルの第２ビット線との接続／非接続を切り替える第４のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記第１ビット副電源線と自己のＳＲＡＭセルの第１ビット線との接続／非接続を切り替える第５のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ゲート電源線と自己のＳＲＡＭセルのデータ転送用トランジスタとの接続／非接続を切り替える第６のスイッチと、を備えることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記複数個の評価セル各々において、
前記第１の主入出力線の配線抵抗、前記第１の入出力線切替回路のスイッチ抵抗、前記第１の副入出力線の配線抵抗及び前記第２のスイッチのスイッチ抵抗からなる総抵抗、
前記第２の主入出力線の配線抵抗、前記第２の入出力線切替回路のスイッチ抵抗、前記第２の副入出力線の配線抵抗及び前記第１のスイッチのスイッチ抵抗からなる総抵抗、
及び前記ＳＲＡＭセルに接地電圧を供給するセル接地配線の配線抵抗は、それぞれ、
前記主電源線の配線抵抗、前記電源線切替回路のスイッチ抵抗、前記副電源線の配線抵抗及び前記第３のスイッチのスイッチ抵抗からなる総抵抗、
前記第１ビット主電源線の配線抵抗、前記第１ビット電源線切替回路のスイッチ抵抗、前記第１ビット副電源線の配線抵抗及び前記第５のスイッチのスイッチ抵抗からなる総抵抗、
前記第２ビット主電源線の配線抵抗、前記第２ビット電源線切替回路のスイッチ抵抗、前記第２ビット副電源線の配線抵抗及び前記第４のスイッチのスイッチ抵抗からなる総抵抗、
前記主ゲート線の配線抵抗、前記ゲート電源線切替回路のスイッチ抵抗、前記副ゲート電源線の配線抵抗及び前記第６のスイッチのスイッチ抵抗からなる総抵抗、のいずれよりも小さく設定されることを特徴とする請求項４記載の半導体装置。
【請求項６】
各列選択線に列選択信号を供給すると共に各行選択線に行選択信号を供給する選択信号供給回路を備え、
前記選択信号供給回路は、選択制御信号と、クロック信号と、列アドレス信号と、行アドレス信号と、２つのテスト信号とを入力とし、
前記２つのテスト信号の状態に応じて、通常評価モード、第１のテストモード、第２のテストモードのいずれかのモードに移行し、
前記通常評価モードでは、前記選択制御信号の状態に応じて、前記列アドレス信号及び行アドレス信号を基に前記列選択信号及び前記行選択信号を生成する第１のアドレスモードと、前記クロック信号に同期してカウント動作を行い、当該カウント結果を基に前記列選択信号及び前記行選択信号を生成する第２のアドレスモードとを切り替え、
前記第１のテストモードでは、全ての評価セルを選択するための前記列選択信号及び前記行選択信号を生成し、 前記第２のテストモードでは、全ての評価セルを非選択するための前記列選択信号及び前記行選択信号を生成する、ことを特徴とする請求項２から請求項５いずれかに記載の半導体装置。
【請求項７】
ＳＲＡＭセルの特性を評価するための半導体装置の評価方法であって、
請求項１から請求項５いずれかに記載の半導体装置を使用し、評価対象となる評価セルを選択するための選択信号を供給する第１の工程と、
前記主電源線にＳＲＡＭセルの電源電圧を、前記主ゲート電源線に所望のゲート電圧を、それぞれ供給する第２の工程と、
前記第１ビット主電源線に所望のビット線電圧を供給し、
前記第２ビット主電源線をオープン状態とし、
前記第２の主入出力線へ第１の可変の入力電圧を供給し、
前記第１の主入出力線の第１の出力電圧の変化を検出し、
第１の入出力特性を取得する第３の工程と、
前記第２ビット主電源線に前記ビット線電圧を供給し、
前記第１ビット主電源線をオープン状態とし、
前記第１の主入出力線へ第２の可変の入力電圧を供給し、
前記第２の主入出力線の第２の出力電圧の変化を検出し、
第２の入出力特性を取得する第４の工程と、
前記第１の入出力特性を前記第１の可変の入力電圧をＸ軸に、前記第１の出力電圧をＹ軸にプロットし、前記第２の入出力特性を前記第２の可変の入力電圧を前記Ｙ軸に、前記第２の出力電圧を前記Ｘ軸にプロットし、プロットされた前記第１の入出力特性及び前記第２の入出力特性に内接する２つの正方形のうち小さい方の正方形の一辺を、前記評価セルの有するＳＲＡＭセルのスタティックノイズマージンとする第５の工程と、を有することを特徴とする半導体装置の評価方法。
【請求項８】
ＳＲＡＭセルの特性を評価するための半導体装置の評価方法であって、
請求項１から請求項５いずれかに記載の半導体装置を使用し、評価対象となる評価セルを選択するための選択信号を供給する第１の工程と、
前記第１の主入出力線及び前記第２の主入出力線へ接地電圧を供給し、前記主電源線をオープン状態とする第２の工程と、
前記第１ビット主電源線及び前記第２ビット主電源線のいずれか一方をオープン状態とし、他方に所望の電圧を供給し、
前記主ゲート電源線に可変のゲート電圧を供給し、
前記第１ビット主電源線及び前記第２ビット主電源線の他方に流れる電流を測定することにより、前記第１データ転送用トランジスタまたは第２データ転送用トランジスタの特性評価を行う第３の工程と、を有することを特徴とする半導体装置の評価方法。
【請求項９】
ＳＲＡＭセルの特性を評価するための半導体装置の評価方法であって、
請求項１から請求項５いずれかに記載の半導体装置を使用し、評価対象となる評価セルを選択するための選択信号を供給する第１の工程と、
前記主電源線に所望の電圧を、前記主ゲート電源線に接地電圧を供給し、前記第１ビット主電源線及び前記第２ビット主電源線をオープン状態とする第２の工程と、
前記第１の主入出力線及び前記第２の主入出力線のいずれか一方に所望の電圧を供給し、他方に可変電圧を供給し、
前記第１の主入出力線及び前記第２の主入出力線の一方に流れる電流を測定することにより、ドライバトランジスタの特性評価を行う第３の工程と、を有することを特徴とする半導体装置の評価方法。
【請求項１０】
ロードトランジスタを有するＳＲＡＭセルの特性を評価するための半導体装置の評価方法であって、
請求項１から請求項５いずれかに記載の半導体装置を使用し、評価対象となる評価セルを選択するための選択信号を供給する第１の工程と、
前記主電源線に所望の電圧を、前記主ゲート電源線に接地電圧を供給し、前記第１ビット主電源線及び前記第２ビット主電源線をオープン状態とする第２の工程と、
前記第１の主入出力線及び前記第２の主入出力線のいずれか一方に所望の電圧を供給し、他方に可変電圧を供給し、
前記第１の主入出力線及び前記第２の主入出力線の一方に流れる電流を測定することにより、前記ロードトランジスタの特性評価を行う第３の工程と、を有することを特徴とする半導体装置の評価方法。
【請求項１１】
ＳＲＡＭセルの特性を評価するための半導体装置の評価方法であって、
請求項６に記載の半導体装置を使用し、前記通常評価モードの第１のアドレスモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力する２つのテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第１のアドレスモードに対応する状態に設定し、評価対象となる評価セルの位置を表す列アドレス信号と行アドレス信号を前記選択信号供給回路に入力する第１の工程と、
前記主電源線にＳＲＡＭセルの電源電圧を、前記主ゲート電源線に所望のゲート電圧を、それぞれ供給する第２の工程と、
前記第１ビット主電源線に所望のビット線電圧を供給し、
前記第２ビット主電源線をオープン状態とし、
前記第２の主入出力線へ第１の可変の入力電圧を供給し、
前記第１の主入出力線の第１の出力電圧の変化を検出し、
第１の入出力特性を取得する第３の工程と、
前記第２ビット主電源線に前記ビット線電圧を供給し、
前記第１ビット主電源線をオープン状態とし、
前記第１の主入出力線へ第２の可変の入力電圧を供給し、
前記第２の主入出力線の第２の出力電圧の変化を検出し、
第２の入出力特性を取得する第４の工程と、
前記第１の入出力特性を前記第１の可変の入力電圧をＸ軸に、前記第１の出力電圧をＹ軸にプロットし、前記第２の入出力特性を前記第２の可変の入力電圧を前記Ｙ軸に、前記第２の出力電圧を前記Ｘ軸にプロットし、プロットされた前記第１の入出力特性及び前記第２の入出力特性に内接する２つの正方形のうち小さい方の正方形の一辺を、前記評価セルの有するＳＲＡＭセルのスタティックノイズマージンとする第５の工程と、を有することを特徴とする半導体装置の評価方法。
【請求項１２】
ＳＲＡＭセルの特性を評価するための半導体装置の評価方法であって、
請求項６に記載の半導体装置を使用し、前記通常評価モードの第２のアドレスモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力する２つのテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第２のアドレスモードに対応する状態に設定する第１の工程と、
前記主電源線にＳＲＡＭセルの電源電圧を、前記主ゲート電源線に所望のゲート電圧を、それぞれ供給する第２の工程と、
前記第１ビット主電源線に所望のビット線電圧を供給し、
前記第２ビット主電源線をオープン状態とし、
前記第２の主入出力線へ第１の可変の入力電圧を供給し、
前記第１の主入出力線の第１の出力電圧の変化を検出し、
第１の入出力特性を取得する第３の工程と、
前記第２ビット主電源線に前記ビット線電圧を供給し、
前記第１ビット主電源線をオープン状態とし、
前記第１の主入出力線へ第２の可変の入力電圧を供給し、
前記第２の主入出力線の第２の出力電圧の変化を検出し、
第２の入出力特性を取得する第４の工程と、
前記第１の入出力特性を前記第１の可変の入力電圧をＸ軸に、前記第１の出力電圧をＹ軸にプロットし、前記第２の入出力特性を前記第２の可変の入力電圧を前記Ｙ軸に、前記第２の出力電圧を前記Ｘ軸にプロットし、プロットされた前記第１の入出力特性及び前記第２の入出力特性に内接する２つの正方形のうち小さい方の正方形の一辺を、前記評価セルの有するＳＲＡＭセルのスタティックノイズマージンとする第５の工程と、を有することを特徴とする半導体装置の評価方法。
【請求項１３】
ＳＲＡＭセルの特性を評価するための半導体装置の評価方法であって、
請求項６に記載の半導体評価回路を使用し、前記第１のテストモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力する２つのテスト信号の状態を第１のテストモードに対応する状態に設定する第１の工程と、
前記主電源線にＳＲＡＭセルの電源電圧を、前記主ゲート電源線に所望のゲート電圧を、それぞれ供給する第２の工程と、
前記第１ビット主電源線に所望のビット線電圧を供給し、
前記第２ビット主電源線をオープン状態とし、
前記第２の主入出力線へ第１の可変の入力電圧を供給し、
前記第１の主入出力線の第１の出力電圧の変化を検出し、
第１の入出力特性を取得する第３の工程と、
前記第２ビット主電源線に前記ビット線電圧を供給し、
前記第１ビット主電源線をオープン状態とし、
前記第１の主入出力線へ第２の可変の入力電圧を供給し、
前記第２の主入出力線の第２の出力電圧の変化を検出し、
第２の入出力特性を取得する第４の工程と、
前記第１の入出力特性を前記第１の可変の入力電圧をＸ軸に、前記第１の出力電圧をＹ軸にプロットし、前記第２の入出力特性を前記第２の可変の入力電圧を前記Ｙ軸に、前記第２の出力電圧を前記Ｘ軸にプロットし、プロットされた前記第１の入出力特性及び前記第２の入出力特性に内接する２つの正方形のうち小さい方の正方形の一辺を、全ての評価セルが有するＳＲＡＭセル全体のスタティックノイズマージンとする第５の工程と、を有することを特徴とする半導体装置の評価方法。
【請求項１４】
ロードトランジスタを有するＳＲＡＭセルの特性を評価するための半導体装置の評価方法であって、
請求項６に記載の半導体評価回路を使用し、前記第１のテストモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力する２つのテスト信号の状態を第１のテストモードに対応する状態に設定する第１の工程と、
前記主電源線にＳＲＡＭセルの電源電圧を、前記主ゲート電源線に前記電源電圧を、前記第１ビット主電源線及び前記第２ビット主電源線のうちいずれか一方に、前記電源電圧を、他方に接地電圧を供給し、
前記第１の主入出力線及び第２の主入出力線をオープン状態とし、
全ての評価セルが有するＳＲＡＭセルのロードトランジスタのストレステストを行う第２の工程と、を有することを特徴とする半導体装置の評価方法。
【請求項１５】
ＳＲＡＭセルの特性を評価するための半導体装置の評価方法であって、
請求項６に記載の半導体評価回路を使用し、前記第１のテストモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力する２つのテスト信号の状態を第１のテストモードに対応する状態に設定する第１の工程と、
前記主電源線にＳＲＡＭセルの電源電圧を、前記主ゲート電源線に前記電源電圧を、前記第１ビット主電源線及び前記第２ビット主電源線のうちいずれか一方に、前記電源電圧を、他方に接地電圧を供給し、
前記第１の主入出力線及び第２の主入出力線をオープン状態とする第２の工程と、
前記第１ビット主電源線及び前記第２ビット主電源線の他方に前記電源電圧を供給し、その後、前記主ゲート電源線に接地電圧を供給し、前記主電源線に流れる電流を測定することにより、全ての評価セルが有するＳＲＡＭセルのリーク電流を測定する第３の工程と、を有することを特徴とする半導体装置の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の評価方法に関し、特にＳＲＡＭ（Static Random Access Memory）セルの特性、ＳＲＡＭセルを構成する個々のトランジスタの特性を評価するための半導体装置及び半導体装置の評価方法に関する。
【背景技術】
【０００２】
現在のＳＲＡＭセルは、Ｐチャネル型ＭＯＳトランジスタ（ロードトランジスタ）及びＮチャネル型ＭＯＳトランジスタ（ドライバトランジスタ）から構成されるＣＭＯＳインバータ回路２つを交差接続したフリップフロップと、フリップフロップの両ノードをビット線対に接続する２つのデータ転送用トランジスタ（アクセストランジスタ）からなる６トランジスタ型セルが主流である。ＳＲＡＭセルは、データ記憶を、フリップフロップにより静的（Ｓｔａｔｉｃ）に行うので、データ保持が安定的にできることを特徴としている。このＳＲＡＭセルの読み出し動作時のセル安定性を示す指標として、スタティックノイズマージン（以下、ＳＮＭと略す）がある。
【０００３】
ＳＮＭ特性は、アクセストランジスタがオンしている状態における、上記フリップフロップを構成する二つのインバータ回路の入出力特性を重ねた、所謂、ＳＲＡＭセルのバタフライカーブとして知られるものであり、バタフライカーブに内接する最大正方形の１辺の長さをＳＮＭとして定義することが一般的である。このＳＮＭが大きいほど、ＳＲＡＭセルに記憶されたデータの安定性は高く、チップ内の電源電圧ノイズなどによるデータ破壊が起こりにくい。従って、ＳＮＭを大きく取ることがＳＲＡＭセルを設計する上で重要なポイントとなる。
【０００４】
一方、半導体装置の製造プロセスの微細化に伴い、製造時の様々な要因によって、チップごとにトランジスタ特性にばらつきが生じる。これらのばらつきは、チップのウェハ面内での位置、トランジスタパターンのチップ内での位置や素子密度に依存して特性が変動するばらつき（システマティックばらつき）と、拡散時の条件によって全く任意に変動するばらつき（ランダムばらつき）とに大別される。このうち、隣接した素子間においてさえ発生するランダムばらつき(面内分布、チップ内分布を持たず、加工寸法等が原因とならないばらつき)は、しきい値制御のためのチャネル注入不純物の離散性、ゲート容量の揺らぎ等が主原因と考えられている。
【０００５】
ＳＲＡＭセルにとって、このランダムばらつきは大きな問題となる。なぜなら、上述の通り、セルを構成する６つのトランジスタの特性、例えばしきい値電圧Ｖｔｈがランダムにばらつくと、フリップフロップを構成する２つのインバータ特性が互いにずれることとなる。これにより、二つのインバータ回路の入出力特性を重ねた、バタフライカーブが左右非対称となり、ＳＲＡＭセルのＳＮＭは、内接する最大正方形の小さい方で決まることとなる。
【０００６】
また、しきい値電圧Ｖｔｈのばらつきがある程度以上に大きくなり分布をもってばらつくと、結果としてＳＮＭが確保されないセルが確率的に存在することとなり、ＳＲＡＭの大容量化、つまりＳＲＡＭセルの数が多くなればなるほど、その確率は増すことなる。そのようなセルは、ワード線が選択状態にあり、アクセストランジスタがオンすると、それだけで記憶されているデータが破壊されるおそれがあり、メモリとしての正常動作ができなくなるという問題を生じる。
【０００７】
そこで、半導体の微細プロセスを開発する場合、ＳＲＡＭ特性の評価解析を行うため、セルレイアウトを反映したＴＥＧ(Test Element Group)を半導体ウェハに作製し、その評価解析結果を基にプロセス条件等を設定することで大量生産に耐えうる素子を開発する必要がある。従来、このようなＳＲＡＭセルを構成する個々のトランジスタの特性を評価するＴＥＧとして、例えば特許文献１に開示されたＴＥＧがある（特許文献１の図１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−１７２７６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記ＴＥＧにおいては、ＳＲＡＭセルの内部ノード１つに対して電極パッドが１つ対応する構成となっており、電極パッドの大きさと数でＴＥＧ１つ当りの面積が決定する。そのため、半導体チップ内に、同じレイアウトのＳＲＡＭセルを数十〜数百個しか配置できず、多量のデータを評価できない。
また、上記ＴＥＧを複数個チップ上に配置することで、ＳＲＡＭセル特性、或いは、ＳＲＡＭセルを構成するトランジスタのシステマティックばらつき（プロセス起因による特性のチップ内分布）の評価は可能である。しかし、同じレイアウトの複数個のＳＲＡＭセルを隣接配置し、そのいずれのＳＲＡＭセルについても測定可能となるように、内部ノードに対応した引き出し配線及び電極パッドを設ける構成とはなっていないので、ランダムばらつき（例えば、上記チャネル注入を引き起こす不純物の離散性や、その他ラインエッジラフネス、ゲート酸化膜の局所膜厚分布などに起因するばらつき）を統計的に評価することはできない。
【００１０】
すなわち、従来のＴＥＧでは、１チップ内に非常に高密度に複数のメモリセルを配置したような半導体装置における、メモリセル特性、或いは、メモリセルを構成するトランジスタのランダムばらつきの解析は不可能であった。このことは、ＳＲＡＭを例にあげれば、実際にＳＲＡＭセルが搭載されるシステムＬＳＩにおいて、メガビットオーダーのＳＲＡＭの良品率を確保することが難しいことを意味する。
【００１１】
なぜなら、ＳＲＡＭセルを構成するトランジスタのＶｔ等の条件を設定した場合、メガビットのメモリセルのＳＮＭの中央値（メディアン値Ｍ）、ばらつき（標準偏差σ）の値は、統計上求まる。しかし、大規模なデータを収集できない場合、統計値、特にσに誤差が生じてしまうため、生産管理を困難にしてしまう。上記、ＳＮＭを例にとれば、Ｍ−６σの値が０より大きくなるように、すなわち、ＳＮＭのないセルが確率上発生してＳＲＡＭとしての歩留を下げないように、メディアン値Ｍを決定する必要がある。そのため、メディアン値ＭとなるトランジスタのＶｔを設定するため、プロセス条件（イオン注入条件）を決定する必要があるが、σの値を正確に把握できない場合、その設定が困難となる。この困難さを回避するため、ＳＮＭのメディアン値をあらかじめ大きく取ることも考えられるが、ＳＲＡＭ特性にはメモリの高速動作に関係するセル電流特性（Ｉｃｅｌｌ特性）もあり、これは一般的にＳＮＭを大きくすると減少し、高速動作の妨げとなるため、ＳＮＭを大きくとるわけにはいかない。
【００１２】
そこで、プロセス開発初期において、歩留まりを確保するため、ランダムなばらつきも含めて、生産管理上のメディアン値を決定する必要があるが、そのためにはメモリセルをアレイ状に並べた状態での、いわゆる局所的なばらつきを測定することにより、ランダムばらつきに起因するＳＮＭのσ値を精度よく収集する必要がある。また、その際、ＳＮＭが極端に小さいＳＲＡＭセルが発見された場合、そのＳＲＡＭセルを構成する個々のトランジスタの特性（閾値電圧Ｖｔ，ドレイン電流Ｉｏｎ）を詳細に評価し、評価結果に基づき、原因を追究し、プロセス開発にフィードバックする必要もある。
【００１３】
また、高速動作の決め手となるセル電流特性（Ｉｃｅｌｌ特性）も、ＳＮＭと同様、ランダムばらつきに起因して、メディアン値を中心にσをもってばらつくと考えられる。そのため、予定されるＳＲＡＭの搭載容量をもとにＩｃｅｌｌ下限を算出し、スピードワースト条件で、ビット線の増幅開始時刻（センスアンプ活性化時刻）を決定しなければ、ＳＲＡＭ製品として誤動作することとなる。従って、搭載ＳＲＡＭの歩留を上昇させるためにも、Ｉｃｅｌｌのランダムばらつきまで考慮し、製品設計へフィードバックする必要がある。
従って、従来のＴＥＧにおいては、ランダムばらつきに起因するＳＲＡＭ特性のばらつきデータ、すなわち、ＳＮＭ特性、Ｉｃｅｌｌ特性を測定できなかったため、プロセス開発、製品開発へ、ＳＲＡＭセルの評価結果をもとに適正なフィードバックをかけることができないという問題があった。
【００１４】
また、近年、特にＰチャネル型ＭＯＳトランジスタにおいて、ストレス変動による特性劣化、いわゆるＮＢＴＩ（Negative Bias Temperature Instability）の問題が顕著になっており、この解明を行う評価が盛んになっている。ＳＲＡＭセルにおいても、製品に搭載された後、実使用条件下でメモリセルがアクセスされない時間が続く場合、ロードトランジスタがＮＢＴＩにより劣化することが十分起こり得ることである。
【００１５】
このため、ＳＲＡＭセル開発初期においてＮＢＴＩに起因するロードトランジスタの劣化量を把握し、ＳＲＡＭセル設計へフィードバックする必要がある。具体的には、上記ＳＮＭ特性を示すバタフライカーブにおける入力電圧に対する出力電圧の切り替わりポイントは、ロードトランジスタの能力が劣化すると、入力電圧の低い側へ移動することになるから、ＳＮＭ特性を示す正方形の一辺の長さは短くなる（ＳＮＭが劣化する）。
【００１６】
従って、ＳＲＡＭセル開発初期において、耐用年数を耐えるだけのロードトランジスタのサイズ（Ｌ／Ｗ）を決定する、或いは、製造時におけるＶｔ等の設定条件を決定する必要がある。そこで、ロードトランジスタの条件決定の際の、精度をあげるためには大規模にＮＢＴＩに関する信頼性データを収集する必要がある。
しかしながら、従来のＴＥＧでは、ＳＲＡＭセル１つに対してしか、ＮＢＴＩストレス印加をできないため、大規模な信頼性データを蓄積するには、多量の半導体チップ、あるいはウエハーを作製する必要がある。そのため、評価コストが増大し、またウエハー評価に要する時間も増大してしまうという問題があった。
【課題を解決するための手段】
【００１７】
上記問題を解決するために、本発明は、半導体装置に係る第１の解決手段として、ＳＲＡＭセルの特性を評価するための半導体装置であって、
ＳＲＡＭセルを有する複数個の評価セルと、
前記評価セルを選択するための選択信号供給用の選択線と、
前記ＳＲＡＭセルの電源電圧を供給するための主電源線と、
前記ＳＲＡＭセルの第１データ転送用トランジスタ及び第２データ転送用トランジスタのゲートへ、入力電圧を供給する主ゲート電源線と、
前記ＳＲＡＭセルの第１のラッチノードへ、入力電圧を供給し、あるいはその出力電圧を検出する第１の主入出力線と、
前記ＳＲＡＭセルの第２のラッチノードへ、入力電圧を供給し、あるいはその出力電圧を検出する第２の主入出力線と、
前記ＳＲＡＭセルの前記第１データ転送用トランジスタを介して、前記第１のラッチノードへ、第１のビット線電圧を供給する第１ビット主電源線と、
前記ＳＲＡＭセルの前記第２データ転送用トランジスタを介して、前記第２のラッチノードへ、第２のビット線電圧を供給する第２ビット主電源線と、を備え、
前記評価セルの各々は、前記選択信号により、自己のＳＲＡＭセルと、前記主電源線、前記主ゲート電源線、前記第１の主入出力線、前記第２の主入出力線、前記第１ビット主電源線及び前記第２ビット主電源線とを、接続または非接続とする、ことを特徴とする。
【００１８】
また、半導体装置に係る第２の解決手段として、上記第１の解決手段において、
前記複数個の評価セルは、ｍ行ｎ列（ｍ、ｎは正の整数）のマトリクス状に配列され、
前記選択信号供給用の選択線は、各行毎に設けられ、各行に属する前記評価セルを選択するための行選択信号の供給用の行選択線と、各列毎に設けられ、各列に属する前記評価セルを選択するための列選択信号の供給用の列選択線とからなり、
前記評価セルの各々は、前記行選択信号及び前記列選択信号に応じて、自己のＳＲＡＭセルと、前記主電源線、前記主ゲート電源線、前記第１の主入出力線、前記第２の主入出力線、前記第１ビット主電源線及び前記第２ビット主電源線とを、接続または非接続とする、ことを特徴とする。
【００１９】
また、半導体装置に係る第３の解決手段として、上記第２の解決手段において、
各行または各列毎に設けられ、当該各行または各列に属する評価セルのＳＲＡＭセルの電源電圧を供給するための副電源線と、
前記副電源線に対応して設けられ、当該副電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副電源線と前記主電源線との接続／非接続を切り替える電源線切替回路と、
各行または各列毎に設けられ、当該各行または各列に属する評価セルのＳＲＡＭセルの第１データ転送用トランジスタ及び第２データ転送用トランジスタのゲートへ、入力電圧を供給する電源電圧を供給するための副ゲート電源線と、
前記副ゲート電源線に対応して設けられ、当該副ゲート電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該副ゲート電源線と前記主ゲート電源線との接続／非接続を切り替えるゲート電源線切替回路と、
各行または各列毎に設けられ、当該各行または各列に属する評価セルのＳＲＡＭセルの第１のラッチノードへ、入力電圧を供給し、あるいはその出力電圧を検出する第１の副入出力線と、
前記第１の副入出力線に対応して設けられ、当該第１の副入出力線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該第１の副入出力線と前記第１の主入出力線との接続／非接続を切り替える第１の入出力線切替回路と、
各行または各列毎に設けられ、当該各行または各列に属する評価セルのＳＲＡＭセルの第２のラッチノードへ、入力電圧を供給し、あるいはその出力電圧を検出する第２の副入出力線と、
前記第２の副入出力線に対応して設けられ、当該第２の副入出力線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該第２の副入出力線と前記第２の主入出力線との接続／非接続を切り替える第２の入出力線切替回路と、
各行または各列毎に設けられ、当該各行または各列に属する評価セルのＳＲＡＭセルの前記第１データ転送用トランジスタを介して、前記第１のラッチノードへ、第１のビット線電圧を供給する第１ビット副電源線と、
前記第１ビット副電源線に対応して設けられ、当該第１ビット副電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該第１ビット副電源線と前記第１ビット主電源線との接続／非接続を切り替える第１ビット電源線切替回路と、
各行または各列毎に設けられ、当該各行または各列に属する評価セルのＳＲＡＭセルの前記第２データ転送用トランジスタを介して、前記第２のラッチノードへ、第２のビット線電圧を供給する第２ビット副電源線と、
前記第２ビット副電源線に対応して設けられ、当該第２ビット副電源線と同一の行に属する行選択信号または列に属する列選択信号に応じて、当該第２ビット副電源線と前記第２ビット主電源線との接続／非接続を切り替える第２ビット電源線切替回路と、を備えることを特徴とする。
【００２０】
また、半導体装置に係る第４の解決手段として、上記第３の解決手段において、
前記評価セルの各々は、
一方の入力端子が自己の行に属する前記行選択線と接続され、他方の入力端子が自己の列に属する前記列選択線と接続されていると共に、当該接続された行選択線に供給される行選択信号及び列選択線に供給される列選択信号に応じて自己のＳＲＡＭセルの選択／非選択を表す選択信号を出力する選択回路と、
前記選択信号に応じて、自己と同一の行または列に属する前記第２の副入出力線と自己のＳＲＡＭセルの第２のラッチノードとの接続／非接続を切り替える第１のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記第１の副入出力線と自己のＳＲＡＭセルの第１のラッチノードとの接続／非接続を切り替える第２のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副電源線と自己のＳＲＡＭセルの電源端子との接続／非接続を切り替える第３のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記第２ビット副電源線と自己のＳＲＡＭセルの第２ビット線との接続／非接続を切り替える第４のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記第１ビット副電源線と自己のＳＲＡＭセルの第１ビット線との接続／非接続を切り替える第５のスイッチと、
前記選択信号に応じて、自己と同一の行または列に属する前記副ゲート電源線と自己のＳＲＡＭセルのデータ転送用トランジスタとの接続／非接続を切り替える第６のスイッチと、を備えることを特徴とする。
【００２１】
また、半導体装置に係る第５の解決手段として、上記第４の解決手段において、
前記複数個の評価セル各々において、
前記第１の主入出力線の配線抵抗、前記第１の入出力線切替回路のスイッチ抵抗、前記第１の副入出力線の配線抵抗及び前記第２のスイッチのスイッチ抵抗からなる総抵抗、
前記第２の主入出力線の配線抵抗、前記第２の入出力線切替回路のスイッチ抵抗、前記第２の副入出力線の配線抵抗及び前記第１のスイッチのスイッチ抵抗からなる総抵抗、
及び前記ＳＲＡＭセルに接地電圧を供給するセル接地配線の配線抵抗は、それぞれ、
前記主電源線の配線抵抗、前記電源線切替回路のスイッチ抵抗、前記副電源線の配線抵抗及び前記第３のスイッチのスイッチ抵抗からなる総抵抗、
前記第１ビット主電源線の配線抵抗、前記第１ビット電源線切替回路のスイッチ抵抗、前記第１ビット副電源線の配線抵抗及び前記第５のスイッチのスイッチ抵抗からなる総抵抗、
前記第２ビット主電源線の配線抵抗、前記第２ビット電源線切替回路のスイッチ抵抗、前記第２ビット副電源線の配線抵抗及び前記第４のスイッチのスイッチ抵抗からなる総抵抗、
前記主ゲート線の配線抵抗、前記ゲート電源線切替回路のスイッチ抵抗、前記副ゲート電源線の配線抵抗及び前記第６のスイッチのスイッチ抵抗からなる総抵抗、のいずれよりも小さく設定されることを特徴とする。
【００２２】
また、半導体装置に係る第６の解決手段として、上記第２〜第５の解決手段において、
各列選択線に列選択信号を供給すると共に各行選択線に行選択信号を供給する選択信号供給回路を備え、
前記選択信号供給回路は、選択制御信号と、クロック信号と、列アドレス信号と、行アドレス信号と、２つのテスト信号とを入力とし、
前記２つのテスト信号の状態に応じて、通常評価モード、第１のテストモード、第２のテストモードのいずれかのモードに移行し、
前記通常評価モードでは、前記選択制御信号の状態に応じて、前記列アドレス信号及び行アドレス信号を基に前記列選択信号及び前記行選択信号を生成する第１のアドレスモードと、前記クロック信号に同期してカウント動作を行い、当該カウント結果を基に前記列選択信号及び前記行選択信号を生成する第２のアドレスモードとを切り替え、
前記第１のテストモードでは、全ての評価セルを選択するための前記列選択信号及び前記行選択信号を生成し、 前記第２のテストモードでは、全ての評価セルを非選択するための前記列選択信号及び前記行選択信号を生成する、ことを特徴とする。
【００２３】
一方、本発明は、半導体装置の評価方法に係る第１の解決手段として、ＳＲＡＭセルの特性を評価するための半導体装置の評価方法であって、上記第１から第５いずれかの解決手段を有する半導体装置を使用し、
評価対象となる評価セルを選択するための選択信号を供給する第１の工程と、
前記主電源線にＳＲＡＭセルの電源電圧を、前記主ゲート電源線に所望のゲート電圧を、それぞれ供給する第２の工程と、
前記第１ビット主電源線に所望のビット線電圧を供給し、前記第２ビット主電源線をオープン状態とし、前記第２の主入出力線へ第１の可変の入力電圧を供給し、前記第１の主入出力線の第１の出力電圧の変化を検出し、第１の入出力特性を取得する第３の工程と、
前記第２ビット主電源線に前記ビット線電圧を供給し、前記第１ビット主電源線をオープン状態とし、前記第１の主入出力線へ第２の可変の入力電圧を供給し、前記第２の主入出力線の第２の出力電圧の変化を検出し、第２の入出力特性を取得する第４の工程と、
前記第１の入出力特性を前記第１の可変の入力電圧をＸ軸に、前記第１の出力電圧をＹ軸にプロットし、前記第２の入出力特性を前記第２の可変の入力電圧を前記Ｙ軸に、前記第２の出力電圧を前記Ｘ軸にプロットし、プロットされた前記第１の入出力特性及び前記第２の入出力特性に内接する２つの正方形のうち小さい方の正方形の一辺を、前記評価セルの有するＳＲＡＭセルのスタティックノイズマージンとする第５の工程と、を有することを特徴とする。
【００２４】
また、半導体装置の評価方法に係る第２の解決手段として、ＳＲＡＭセルの特性を評価するための半導体装置の評価方法であって、上記第１から第５いずれかの解決手段を有する半導体装置を使用し、
評価対象となる評価セルを選択するための選択信号を供給する第１の工程と、
前記第１の主入出力線及び前記第２の主入出力線へ接地電圧を供給し、前記主電源線をオープン状態とする第２の工程と、
前記第１ビット主電源線及び前記第２ビット主電源線のいずれか一方をオープン状態とし、他方に所望の電圧を供給し、前記主ゲート電源線に可変のゲート電圧を供給し、前記第１ビット主電源線及び前記第２ビット主電源線の他方に流れる電流を測定することにより、前記第１データ転送用トランジスタまたは第２データ転送用トランジスタの特性評価を行う第３の工程と、を有することを特徴とする。
【００２５】
また、半導体装置の評価方法に係る第３の解決手段として、ＳＲＡＭセルの特性を評価するための半導体装置の評価方法であって、上記第１から第５いずれかの解決手段を有する半導体装置を使用し、
評価対象となる評価セルを選択するための選択信号を供給する第１の工程と、
前記主電源線に所望の電圧を、前記主ゲート電源線に接地電圧を供給し、前記第１ビット主電源線及び前記第２ビット主電源線をオープン状態とする第２の工程と、
前記第１の主入出力線及び前記第２の主入出力線のいずれか一方に所望の電圧を供給し、他方に可変電圧を供給し、前記第１の主入出力線及び前記第２の主入出力線の一方に流れる電流を測定することにより、ドライバトランジスタの特性評価を行う第３の工程と、を有することを特徴とする。
【００２６】
また、半導体装置の評価方法に係る第４の解決手段として、ロードトランジスタを有するＳＲＡＭセルの特性を評価するための半導体装置の評価方法であって、上記第１から第５いずれかの解決手段を有する半導体装置を使用し、
評価対象となる評価セルを選択するための選択信号を供給する第１の工程と、
前記主電源線に所望の電圧を、前記主ゲート電源線に接地電圧を供給し、前記第１ビット主電源線及び前記第２ビット主電源線をオープン状態とする第２の工程と、
前記第１の主入出力線及び前記第２の主入出力線のいずれか一方に所望の電圧を供給し、他方に可変電圧を供給し、前記第１の主入出力線及び前記第２の主入出力線の一方に流れる電流を測定することにより、前記ロードトランジスタの特性評価を行う第３の工程と、を有することを特徴とする。
【００２７】
また、半導体装置の評価方法に係る第５の解決手段として、ＳＲＡＭセルの特性を評価するための半導体装置の評価方法であって、上記第６の解決手段を有する半導体装置を使用し、前記通常評価モードの第１のアドレスモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力する２つのテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第１のアドレスモードに対応する状態に設定し、評価対象となる評価セルの位置を表す列アドレス信号と行アドレス信号を前記選択信号供給回路に入力する第１の工程と、
前記主電源線にＳＲＡＭセルの電源電圧を、前記主ゲート電源線に所望のゲート電圧を、それぞれ供給する第２の工程と、
前記第１ビット主電源線に所望のビット線電圧を供給し、前記第２ビット主電源線をオープン状態とし、前記第２の主入出力線へ第１の可変の入力電圧を供給し、前記第１の主入出力線の第１の出力電圧の変化を検出し、第１の入出力特性を取得する第３の工程と、
前記第２ビット主電源線に前記ビット線電圧を供給し、前記第１ビット主電源線をオープン状態とし、前記第１の主入出力線へ第２の可変の入力電圧を供給し、前記第２の主入出力線の第２の出力電圧の変化を検出し、第２の入出力特性を取得する第４の工程と、
前記第１の入出力特性を前記第１の可変の入力電圧をＸ軸に、前記第１の出力電圧をＹ軸にプロットし、前記第２の入出力特性を前記第２の可変の入力電圧を前記Ｙ軸に、前記第２の出力電圧を前記Ｘ軸にプロットし、プロットされた前記第１の入出力特性及び前記第２の入出力特性に内接する２つの正方形のうち小さい方の正方形の一辺を、前記評価セルの有するＳＲＡＭセルのスタティックノイズマージンとする第５の工程と、を有することを特徴とする。
【００２８】
また、半導体装置の評価方法に係る第６の解決手段として、ＳＲＡＭセルの特性を評価するための半導体装置の評価方法であって、上記第６の解決手段を有する半導体装置を使用し、前記通常評価モードの第２のアドレスモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力する２つのテスト信号の状態を通常評価モードに対応する状態に設定すると共に、前記選択信号供給回路に入力する選択制御信号の状態を第２のアドレスモードに対応する状態に設定する第１の工程と、
前記主電源線にＳＲＡＭセルの電源電圧を、前記主ゲート電源線に所望のゲート電圧を、それぞれ供給する第２の工程と、
前記第１ビット主電源線に所望のビット線電圧を供給し、前記第２ビット主電源線をオープン状態とし、前記第２の主入出力線へ第１の可変の入力電圧を供給し、前記第１の主入出力線の第１の出力電圧の変化を検出し、第１の入出力特性を取得する第３の工程と、
前記第２ビット主電源線に前記ビット線電圧を供給し、前記第１ビット主電源線をオープン状態とし、前記第１の主入出力線へ第２の可変の入力電圧を供給し、前記第２の主入出力線の第２の出力電圧の変化を検出し、第２の入出力特性を取得する第４の工程と、
前記第１の入出力特性を前記第１の可変の入力電圧をＸ軸に、前記第１の出力電圧をＹ軸にプロットし、前記第２の入出力特性を前記第２の可変の入力電圧を前記Ｙ軸に、前記第２の出力電圧を前記Ｘ軸にプロットし、プロットされた前記第１の入出力特性及び前記第２の入出力特性に内接する２つの正方形のうち小さい方の正方形の一辺を、前記評価セルの有するＳＲＡＭセルのスタティックノイズマージンとする第５の工程と、を有することを特徴とする。
【００２９】
また、半導体装置の評価方法に係る第７の解決手段として、ＳＲＡＭセルの特性を評価するための半導体装置の評価方法であって、上記第６の解決手段を有する半導体装置を使用し、前記第１のテストモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力する２つのテスト信号の状態を第１のテストモードに対応する状態に設定する第１の工程と、
前記主電源線にＳＲＡＭセルの電源電圧を、前記主ゲート電源線に所望のゲート電圧を、それぞれ供給する第２の工程と、
前記第１ビット主電源線に所望のビット線電圧を供給し、前記第２ビット主電源線をオープン状態とし、前記第２の主入出力線へ第１の可変の入力電圧を供給し、前記第１の主入出力線の第１の出力電圧の変化を検出し、第１の入出力特性を取得する第３の工程と、
前記第２ビット主電源線に前記ビット線電圧を供給し、前記第１ビット主電源線をオープン状態とし、前記第１の主入出力線へ第２の可変の入力電圧を供給し、前記第２の主入出力線の第２の出力電圧の変化を検出し、第２の入出力特性を取得する第４の工程と、
前記第１の入出力特性を前記第１の可変の入力電圧をＸ軸に、前記第１の出力電圧をＹ軸にプロットし、前記第２の入出力特性を前記第２の可変の入力電圧を前記Ｙ軸に、前記第２の出力電圧を前記Ｘ軸にプロットし、プロットされた前記第１の入出力特性及び前記第２の入出力特性に内接する２つの正方形のうち小さい方の正方形の一辺を、全ての評価セルが有するＳＲＡＭセル全体のスタティックノイズマージンとする第５の工程と、を有することを特徴とする。
【００３０】
また、半導体装置の評価方法に係る第８の解決手段として、ロードトランジスタを有するＳＲＡＭセルの特性を評価するための半導体装置の評価方法であって、上記第６の解決手段を有する半導体装置を使用し、前記第１のテストモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力する２つのテスト信号の状態を第１のテストモードに対応する状態に設定する第１の工程と、
前記主電源線にＳＲＡＭセルの電源電圧を、前記主ゲート電源線に前記電源電圧を、前記第１ビット主電源線及び前記第２ビット主電源線のうちいずれか一方に、前記電源電圧を、他方に接地電圧を供給し、前記第１の主入出力線及び第２の主入出力線をオープン状態とし、全ての評価セルが有するＳＲＡＭセルのロードトランジスタのストレステストを行う第２の工程と、を有することを特徴とする。
【００３１】
また、半導体装置の評価方法に係る第９の解決手段として、ＳＲＡＭセルの特性を評価するための半導体装置の評価方法であって、上記第６の解決手段を有する半導体装置を使用し、前記第１のテストモードを用いて特性評価を行う場合は、
前記選択信号供給回路に入力する２つのテスト信号の状態を第１のテストモードに対応する状態に設定する第１の工程と、
前記主電源線にＳＲＡＭセルの電源電圧を、前記主ゲート電源線に前記電源電圧を、前記第１ビット主電源線及び前記第２ビット主電源線のうちいずれか一方に、前記電源電圧を、他方に接地電圧を供給し、前記第１の主入出力線及び第２の主入出力線をオープン状態とする第２の工程と、
前記第１ビット主電源線及び前記第２ビット主電源線の他方に前記電源電圧を供給し、その後、前記主ゲート電源線に接地電圧を供給し、前記主電源線に流れる電流を測定することにより、全ての評価セルが有するＳＲＡＭセルのリーク電流を測定する第３の工程と、を有することを特徴とする。
【発明の効果】
【００３２】
本発明によれば、ｍ行ｎ列のマトリクス状に配列された評価セルのＳＲＡＭセルの各ノードに電圧を印加するためのスイッチを設け、スイッチの開閉を行選択信号及び列選択信号が入力される選択回路で行うこととした。これにより、ｍ×ｎ個の評価セルのうちの一つの評価セルのＳＲＡＭセルを選択的に評価することが可能となる。従って、本発明により、ランダムばらつきに起因するＳＲＡＭ特性のばらつきデータ、ＳＲＡＭセルを構成する各トランジスタのばらつきデータを測定できるので、測定結果に基づいて統計処理を行い、プロセス条件（イオン注入条件）へ、適正なフィードバックをかけることができ、ＳＲＡＭ歩留の向上を行うことができるようになる。また、個々のトランジスタについての詳細評価も行うことができるので、ばらつきの大きいトランジスタのばらつき原因が、ランダムばらつきに起因するものか、或いは製造工程における不具合、例えばイオン注入時のごみなどによる特性ずれに起因するものか、などを切り分けることも可能となり、後者の場合は製造工程への対策をとることもできる。また、高速動作の決め手となるセル電流の下限を求めることもでき、ＳＲＡＭが搭載される製品設計におけるセンスアンプ開始時刻等を正確に決定でき、搭載ＳＲＡＭの歩留向上を図ることもできる。また、大規模なＳＲＡＭセルに対して、評価費用の増大を伴うことなく信頼性評価試験を行うことができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態に係る半導体装置の回路構成図である。
【図２】図１における評価セルの回路構成図である。
【図３】図２の説明に用いるＳＲＡＭセルの特性を示す図である。
【図４】図２に示す評価セルを測定する際のバイアス条件を示す図である。
【図５】図２に示す評価セルの寄生抵抗を示す図である。
【図６】図５に示す寄生抵抗の値を示す図である。
【図７】本発明の一実施形態に係る半導体装置の全体回路構成図である。
【図８】図７におけるセルテスト回路２０の回路構成図である。
【図９】図７におけるセルテスト回路２０の回路動作に関する真理値表である。
【図１０】本発明の一実施形態に係る半導体装置を用いて評価する際のバイアス条件を示す図である。
【発明を実施するための形態】
【００３４】
以下、図面を参照して、本発明の一実施形態について説明する。
図１は、本実施形態に係る半導体装置の回路構成図である。この図１に示すように、本実施形態に係る半導体装置は、ｍ行ｎ列（ｍ、ｎは正の整数）のマトリックス状に配列されたｍ×ｎ個の評価セルＣ１１〜評価セルＣｎｍ内に設けられたＳＲＡＭセルの特性を評価するためのＤＭＡ（Device Matrix Array）−ＴＥＧである。なお、説明の便宜上、図１において、縦方向を行方向（Ｘ方向）とし、横方向を列方向（Ｙ方向）として説明する。そして、１つの評価セル内には、例えば４５ｎｍの微細プロセスで作製されたＳＲＡＭセルＭＣが設けられている。なお、この評価セルＣ１１〜Ｃｎｍの接続関係及び内部回路構成については後述する。
【００３５】
本実施形態に係る半導体装置は、その動作モードとして、通常評価モードと第１、第２のテストモードを有している。通常評価モードにおいては、２つのアクセス方法により、上述したｍ×ｎ個の評価セルのうち、任意の評価セルを選択し、評価セル内のＳＲＡＭセルを測定評価することができる。また、全評価セル選択モード（第１のテストモード）においては、全評価セルのＳＲＡＭセルのラッチノード等に一括して電圧を供給し、ｍ×ｎ個のＳＲＡＭセルのＳＮＭ等を同時に測定評価できる。さらに、全評価セル非選択モード（第２のテストモード）テストモードにおいては、半導体装置に生じるリーク電流を測定できる。
【００３６】
図１において、第１の主入出力線Ｖ０（第１の主入出力線）は、ＳＲＡＭセルの第１のラッチノードへ、入力電圧を供給し、あるいはその出力電圧を検出する入出力線であり、その一端は外部の電源供給装置（図示省略）と接続するための第１の主入出力端子Ｖ０Ｐと接続されている。
第２の主入出力線Ｖ１（第２の主入出力線）は、ＳＲＡＭセルの第２のラッチノードへ、入力電圧を供給し、あるいはその出力電圧を検出する入出力線であり、その一端は外部の電源供給装置と接続するための第２の主入出力端子Ｖ１Ｐと接続されている。
主電源線ＶＤＤ（主電源線）は、ＳＲＡＭセルの電源電圧を供給するための電源線であり、その一端は外部の電源供給装置と接続するための主電源端子ＶＤＤＰと接続されている。
【００３７】
第１の副入出力線Ｖ０１〜Ｖ０ｍ（第１の副入出力線）の各々は、それぞれ行毎に設けられ、各行に属する評価セルのＳＲＡＭセルの第１のラッチノードへ、入力電圧を供給し、あるいはその出力電圧を検出する入出力線である。具体的には、第１の副入出力線Ｖ０１は、１行目に属する評価セルＣ１１〜Ｃｎ１と接続されており、第１の副入出力線Ｖ０ｍは、ｍ行目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されている。
副電源線ＶＤＤ１〜ＶＤＤｍ（副電源線）の各々は、それぞれ行毎に設けられ、各行に属する評価セルのＳＲＡＭセルに電源電圧を供給するための電源線である。具体的には、副電源線ＶＤＤ１は、１行目に属する評価セルＣ１１〜Ｃｎ１と接続されており、副電源線ＶＤＤｍは、ｍ行目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されている。
第２の副入出力線Ｖ１１〜Ｖ１ｍ（第２の副入出力線）の各々は、それぞれ行毎に設けられ、各行に属する評価セルのＳＲＡＭセルの第２のラッチノードへ、入力電圧を供給し、あるいはその出力電圧を検出する入出力線である。具体的には、第２の副入出力線Ｖ１１は、１行目に属する評価セルＣ１１〜Ｃｎ１と接続されており、第２の副入出力線Ｖ１ｍは、ｍ行目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されている。
【００３８】
主ゲート電源線ＷＬ（主ゲート電源線）は、ＳＲＡＭセルの第１データ転送用トランジスタ及び第２データ転送用トランジスタのゲートへ、入力電圧を供給する電源線であり、その一端は外部の電圧測定器と接続するための主ゲート電源端子ＷＬＰと接続されている。
第１ビット主電源線ＢＬＴ（第１ビット主電源線）は、ＳＲＡＭセルの第１データ転送用トランジスタを介して、第１のラッチノードへ、第１のビット線電圧を供給する第１ビット主電源線であり、その一端は外部の電圧測定器と接続するための第１ビット主電源端子ＢＬＴＰと接続されている。
第２ビット主電源線ＢＬＣ（第２ビット主電源線）は、ＳＲＡＭセルの第２データ転送用トランジスタを介して、第２のラッチノードへ、第２のビット線電圧を供給する第２ビット主電源線であり、その一端は外部の電圧測定器と接続するための第２ビット主電源端子ＢＬＣＰと接続されている。
【００３９】
副ゲート電源線ＷＬ１〜ＷＬｎ（副ゲート電源線）の各々は、それぞれ列毎に設けられ、各列に属する評価セルが有するＳＲＡＭセルの第１データ転送用トランジスタ及び第２データ転送用トランジスタのゲートへ、入力電圧を供給する電源線である。具体的には、副ゲート電源線ＷＬ１は、１列目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、副ゲート電源線ＷＬｎは、ｎ列目に属する評価セルＣｎ１〜Ｃｎｍと接続されている。
第１ビット副電源線ＢＬＴ１〜ＢＬＴｎ（第１ビット副電源線）の各々は、それぞれ列毎に設けられ、各列に属する評価セルが有するＳＲＡＭセルの第１データ転送用トランジスタを介して、第１のラッチノードへ、第１のビット線電圧を供給する第１ビット副電源線である。具体的には、第１ビット副電源線ＢＬＴ１は、１列目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、第１ビット副電源線ＢＬＴｎは、ｎ列目に属する評価セルＣｎ１〜Ｃｎｍと接続されている。
第２ビット副電源線ＢＬＣ１〜ＢＬＣｎ（第２ビット副電源線）の各々は、それぞれ列毎に設けられ、各列に属する評価セルが有するＳＲＡＭセルの第２データ転送用トランジスタを介して、第２のラッチノードへ、第２のビット線電圧を供給する第２ビット副電源線である。具体的には、第２ビット副電源線ＢＬＣ１は、１列目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、第２ビット副電源線ＢＬＣｎは、ｎ列目に属する評価セルＣｎ１〜Ｃｎｍと接続されている。
【００４０】
行選択線Ｘ１〜Ｘｍの各々は、それぞれ行毎に設けられ、各行に属する評価セルを選択するための選択線である。各行選択線Ｘ１〜Ｘｍの一端はＸセレクト用メインデコーダＭＤＸ（図７におけるＸセレクト用メインデコーダＭＤＸに相当する）と接続されている。このＸセレクト用メインデコーダＭＤＸから出力されるＸセレクト信号（行選択信号）ＸＳ１〜ＸＳｍは各行選択線Ｘ１〜Ｘｍを介して各行に属する評価セルに入力する。具体的には、例えば１行目の行選択線Ｘ１は１行目に属する評価セルＣ１１〜Ｃｎ１と接続されており、Ｘセレクト用メインデコーダＭＤＸから出力されるＸセレクト信号ＸＳ１は行選択線Ｘ１を介して評価セルＣ１１〜Ｃｎ１に入力する。同様に、例えばｍ行目の行選択線Ｘｍはｍ行目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されており、Ｘセレクト用メインデコーダＭＤＸから出力されるＸセレクト信号ＸＳｍは行選択線Ｘｍを介して評価セルＣ１ｍ〜Ｃｎｍに入力する。
【００４１】
列選択線Ｙ１〜Ｙｎの各々は、それぞれ列毎に設けられ、各列に属する評価セルを選択するための選択線である。各列選択線Ｙ１〜Ｙｎの一端はＹセレクト用メインデコーダＭＤＹ（図７におけるＹセレクト用メインデコーダＭＤＹに相当する）と接続されている。このＹセレクト用メインデコーダＭＤＹから出力されるＹセレクト信号（列選択信号）ＹＳ１〜ＹＳｎは、各列選択線Ｙ１〜Ｙｎを介して各列に属する評価セルに入力する。具体的には、例えば１列目の列選択線Ｙ１は１列目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、Ｙセレクト用メインデコーダＭＤＹから出力されるＹセレクト信号ＹＳ１は列選択線Ｙ１を介して評価セルＣ１１〜Ｃ１ｍに入力する。同様に、例えばｎ列目の列選択線Ｙｎはｎ列目に属する評価セルＣｎ１〜Ｃｎｍと接続されており、Ｙセレクト用メインデコーダＭＤＹから出力されるＹセレクト信号ＹＳｎは列選択線Ｙｎを介して評価セルＣｎ１〜Ｃｎｍに入力する。
【００４２】
電源線切替回路ＰＳＷ１〜ＰＳＷｍの各々は、それぞれ行毎に設けられ、各行に属する行選択線に供給されるＸセレクト信号に応じて、当該行に属する第１の副入出力線Ｖ０１〜Ｖ０ｍ（第１の副入出力線）と第１の主入出力線Ｖ０（第１の主入出力線）を接続または非接続とし、当該行に属する第２の副入出力線Ｖ１１〜Ｖ１ｍ（第２の副入出力線）と第２の主入出力線Ｖ１（第２の主入出力線）を接続または非接続とし、及び当該行に属する副電源線ＶＤＤ１〜ＶＤＤｍ（副電源線）と主電源線ＶＤＤ（主電源線）を接続または非接続とする回路である。
各電源線切替回路ＰＳＷ１〜ＰＳＷｍの各々は、それぞれ３つのＮチャネル型ＭＯＳトランジスタから構成されている。具体的には、例えば、１行目に属する電源線切替回路ＰＳＷ１は、トランジスタＶ０Ｔ１（第１の入出力線切替回路）、トランジスタＶＤＤＴ１（電源線切替回路）及びトランジスタＶ１Ｔ１（第２の入出力線切替回路）から構成されている。
【００４３】
トランジスタＶ０Ｔ１のドレイン端子は第１の主入出力線Ｖ０と接続され、ソース端子は１行目に属する第１の副入出力線Ｖ０１と接続され、ゲート端子は１行目に属する行選択線Ｘ１と接続されている。トランジスタＶＤＤＴ１のドレイン端子は主電源線ＶＤＤと接続され、ソース端子は１行目に属する副電源線ＶＤＤ１と接続され、ゲート端子は１行目に属する行選択線Ｘ１と接続されている。トランジスタＶ１Ｔ１のドレイン端子は第２の主入出力線Ｖ１と接続され、ソース端子は１行目に属する第２の副入出力線Ｖ１１と接続され、ゲート端子は１行目に属する行選択線Ｘ１と接続されている。
【００４４】
同様に、ｍ行目に属する電源線切替回路ＰＳＷｍは、トランジスタＶ０Ｔｍ、トランジスタＶＤＤＴｍ及びトランジスタＶ１Ｔｍから構成されている。トランジスタＶ０Ｔｍのドレイン端子は第１の主入出力線Ｖ０と接続され、ソース端子はｍ行目に属する第１の副入出力線Ｖ０ｍと接続され、ゲート端子はｍ行目に属する行選択線Ｘｍと接続されている。トランジスタＶＤＤＴｍのドレイン端子は主電源線ＶＤＤと接続され、ソース端子はｍ行目に属する副電源線ＶＤＤｍと接続され、ゲート端子はｍ行目に属する行選択線Ｘｍと接続されている。トランジスタＶ１Ｔｍのドレイン端子は第２の主入出力線Ｖ１と接続され、ソース端子はｍ行目に属する第２の副入出力線Ｖ１ｍと接続され、ゲート端子はｍ行目に属する行選択線Ｘｍと接続されている。
【００４５】
電源線切替回路ＳＳＷ１〜ＳＳＷｎの各々は、それぞれ列毎に設けられ、各列に属する列選択線に供給されるＹセレクト信号に応じて、当該列に属する副ゲート電源線ＷＬ１〜ＷＬｎ（副ゲート電源線）と主ゲート電源線ＷＬ（主ゲート電源線）を接続または非接続とし、当該列に属する第１ビット副電源線ＢＬＴ１〜ＢＬＴｎ（第１ビット副電源線）と第１ビット主電源線ＢＬＴ（第１ビット主電源線）を接続または非接続とし、及び当該列に属する第２ビット副電源線ＢＬＣ１〜ＢＬＣｎ（第２ビット副電源線）と第２ビット主電源線ＢＬＣ（第２ビット主電源線）を接続または非接続とする回路である。
各電源線切替回路ＳＳＷ１〜ＳＳＷｎの各々は、それぞれ３つのＮチャネル型ＭＯＳトランジスタから構成されている。具体的には、例えば、１列目に属する電源線切替回路ＳＳＷ１は、トランジスタＢＬＴＴ１（第１ビット電源線切替回路）、トランジスタＢＬＣＴ１（第２ビット電源線切替回路）及びトランジスタＷＬＴ１（ゲート電源線切替回路）から構成されている。
【００４６】
トランジスタＢＬＴＴ１のドレイン端子は第１ビット主電源線ＢＬＴと接続され、ソース端子は１列目に属する第１ビット副電源線ＢＬＴ１と接続され、ゲート端子は１列目に属する列選択線Ｙ１と接続されている。トランジスタＢＬＣＴ１のドレイン端子は第２ビット主電源線ＢＬＣと接続され、ソース端子は１列目に属する第２ビット副電源線ＢＬＣ１と接続され、ゲート端子は１列目に属する列選択線Ｙ１と接続されている。トランジスタＷＬＴ１のドレイン端子は主ゲート電源線ＷＬと接続され、ソース端子は１列目に属する副ゲート電源線ＷＬ１と接続され、ゲート端子は１列目に属する列選択線Ｙ１と接続されている。
【００４７】
同様に、ｎ列目に属する電源線切替回路ＳＳＷｎは、トランジスタＢＬＴＴｎ、トランジスタＢＬＣＴｎ及びトランジスタＷＬＴｎから構成されている。トランジスタＢＬＴＴｎのドレイン端子は第１ビット主電源線ＢＬＴと接続され、ソース端子はｎ列目に属する第１ビット副電源線ＢＬＴｎと接続され、ゲート端子はｎ列目に属する列選択線Ｙｎと接続されている。トランジスタＢＬＣＴｎのドレイン端子は第２ビット主電源線ＢＬＣと接続され、ソース端子はｎ列目に属する第２ビット副電源線ＢＬＣｎと接続され、ゲート端子はｎ列目に属する列選択線Ｙｎと接続されている。トランジスタＷＬＴｎのドレイン端子は主ゲート電源線ＷＬと接続され、ソース端子はｎ列目に属する副ゲート電源線ＷＬｎと接続され、ゲート端子はｎ列目に属する列選択線Ｙｎと接続されている。
【００４８】
続いて、評価セルＣ１１〜Ｃｎｍの詳細な内部回路構成について説明する。なお、各評価セルＣ１１〜Ｃｎｍにおける内部回路構成は共通であるため、以下では評価セルＣ１１を代表として、図１から評価セルＣ１１に関連する回路部分のみ抽出した図２を用いて説明する。
また、図２では、電源線切替回路ＰＳＷ１及び電源線切替回路ＳＳＷ１を省略し、第１のトランジスタＴ１のドレイン端子と第２の主入出力線Ｖ１とを直結し、第２のトランジスタＴ２のドレイン端子と第１の主入出力線Ｖ０とを直結し、第３のトランジスタＴ３のドレイン端子と主電源線ＶＤＤとを直結し、第４のトランジスタＴ４のドレイン端子と第２ビット主電源線ＢＬＣとを直結し、第５のトランジスタＴ５のドレイン端子と第１ビット主電源線ＢＬＴとを直結し、第６のトランジスタＴ６のドレイン端子と主ゲート電源線ＷＬとを直結した場合を図示している。
図２に示すように、評価セルＣ１１は、ＳＲＡＭセルＭＣ、選択回路１０、第１のトランジスタＴ１〜第６のトランジスタＴ６から構成されている。
ここで、第１のトランジスタＴ１〜第６のトランジスタＴ６は、特性の安定した３Ｖ系のＮチャネル型ＭＯＳトランジスタであり、選択回路１０も同一プロセスによって作製された３Ｖ系のＭＯＳトランジスタから構成されている。
【００４９】
ＳＲＡＭセルＭＣは、相補のビット線ＢＴ及びＢＣに対して、第１、第２のＮチャネル型ＭＯＳトランジスタＴａ１、Ｔａ２（データ転送用トランジスタ。以下、アクセストランジスタＴａ１、アクセストランジスタＴａ２とする）を介してクロスカップル接続された第１、第２のＣＭＯＳインバータ回路を備えている。ＳＲＡＭセルＭＣは、例えば４５ｎｍの微細プロセスで作製された６トランジスタタイプのＳＲＡＭセルである。第１のＣＭＯＳインバータ回路（以下インバータ回路Ｉ１とする）は、Ｎチャネル型ＭＯＳトランジスタＮ１（以下、ドライバトランジスタＮ１とする）、Ｐチャネル型ＭＯＳトランジスタＰ１（以下、ロードトランジスタＰ１とする）から構成されている。また、第２のＣＭＯＳインバータ（以下インバータ回路Ｉ２とする）は、Ｎチャネル型ＭＯＳトランジスタＮ２（以下、ドライバトランジスタＮ２とする）、Ｐチャネル型ＭＯＳトランジスタＰ２（以下、ロードトランジスタＰ２とする）から構成されている。ここで、アクセストランジスタＴａ１とＴａ２、ドライバトランジスタＮ１とＮ２、及びロードトランジスタＰ１とＰ２は、それぞれ、同一のゲート長（Ｌ）、同一のゲート幅（Ｗ）、及び同一の閾値電圧（Ｖｔｈ）を持つように設計される。
【００５０】
ＳＲＡＭセルＭＣは、製品に搭載された場合、読み出し動作において、アクセストランジスタＴａ１及びＴａ２のゲート電圧をＨレベルとして、セル電流Ｉｃｅｌｌによりビット線ＢＴ及びＢＣのいずれかをＬレベルへと駆動する。これにより、製品においては、ビット線間に差電圧が生じ、これをセンスアンプが増幅し、データを外部へ読み出す。例えば、メモリセルがデータ「１」を保持している場合、インバータ回路Ｉ２の出力であるラッチノードＬＮ２の電圧はＬレベル（ＶＳＳＣの電圧レベル）であり、インバータ回路Ｉ１の出力であるラッチノードＬＮ１の電圧レベルはＨレベル（主電源線ＶＤＤの電圧レベル）である。この場合、ＳＲＡＭセルＭＣは、アクセストランジスタＴａ２及びドライバトランジスタＮ２からなる直列回路にセル電流Ｉｃｅｌｌを流して、ビット線ＢＣをＬレベルへと放電する。
【００５１】
また、ＳＲＡＭセルＭＣは、製品に搭載された場合、書き込み動作において、同じくアクセストランジスタＴａ１及びＴａ２のゲート電圧をＨレベルとして、ビット線ＢＴ及びＢＣのいずれか一方をＨレベル、他方をＬレベルへバイアスすることにより、データが書き込まれる。例えば、データ「１」から「０」へ書き換える場合、ビット線ＢＴをＬレベル、ビット線ＢＣをＨレベルとし、インバータ回路Ｉ１、Ｉ２から構成されるフリップフロップ回路を反転させ、インバータ回路Ｉ２の出力であるラッチノードＬＮ２の電圧をＨレベルとし、インバータ回路Ｉ１の出力であるラッチノードＬＮ１の電圧レベルをＬレベルとする。
【００５２】
図３は、このように構成されたＳＲＡＭセルＭＣにおけるデータ記憶安定性を示す双安定特性（バタフライカーブ；butterfly curve）の図である。これは、図２に示したように、ＳＲＡＭセルＭＣのラッチノードＬＮ１、ＬＮ２の電圧をそれぞれＶ０、Ｖ１とし、横軸にＶ１、縦軸にＶ０を取ってプロットしたインバータ回路Ｉ１のトランスファー・カーブ（Ｖ１―Ｖ０静特性）と、横軸にＶ０、縦軸にＶ１を取ってプロットしたインバータ回路Ｉ２のトランスファー・カーブを重ねて示したものである。ここで、アクセストランジスタＴａ１及びＴａ２のゲートとビット線ＢＴ及びＢＣは、製品における実際の動作を反映するように、電源電圧にバイアスされている。図３において、ＳＲＡＭセルがデータ「１」を保持している状態、つまりラッチノードＬＮ１の電圧（Ｖ０）がＨレベルでラッチノードＬＮ２の電圧（Ｖ１）がＬレベルの状態は上記２つのトランスファー・カーブの交点ＸＡに対応し、データ「０」を保持している状態は交点ＸＢに対応する。
【００５３】
また、２つのトランスファー・カーブに囲まれた２つの領域に内接する最大正方形の１辺の長さをスタティックノイズ・マージン（ＳＮＭ）と定義する。一般に、スタティックノイズ・マージンが大きいほどＳＲＡＭセルに記憶されたデータの安定性は高く、チップ内の電源電圧ノイズなどによるデータ破壊が起こりにくい。従って、スタティックノイズ・マージンを大きく取ることがＳＲＡＭセルを設計する上で重要なポイントとなる。
【００５４】
また、トランスファー・カーブが電源電圧から落ち始める点ＡのＸ座標はドライバトランジスタＮ１の閾値電圧Ｖｔｈｎ、ロードトランジスタＰ１の閾値電圧Ｖｔｈｐの影響を受ける。閾値電圧Ｖｔｈｎが高く、閾値電圧Ｖｔｈｐの絶対値が低いほど、点Ａは図中右方向へ移動し、ＳＮＭは大きくなる。しかし、ドライバトランジスタＮ１の閾値電圧Ｖｔｈｎを高く設定すると、セル電流Ｉｃｅｌｌは減少してしまい、動作速度が低下してしまう。また、ロードトランジスタＰ１の閾値電圧Ｖｔｈｐの絶対値を低くすると、ＳＲＡＭセルＭＣの待機時（スタンバイ時）の電流が増大してしまう。また、閾値電圧Ｖｔｈｎが高く、閾値電圧Ｖｔｈｐの絶対値が低くすると、インバータ回路Ｉ１、Ｉ２からなるフリップフロップは反転しにくくなるものの、このことは書き込み動作においてフリップフロップを反転させにくくなることを意味し、書き込み動作を困難なものとする。
【００５５】
また、トランスファー・カーブがＬレベルへ落ちたあとの点ＢのＹ座標はドライバトランジスタＮ１とアクセストランジスタＴａ１の駆動能力の比で決まる。すなわち、ドライバトランジスタＮ１の駆動能力をアクセストランジスタＴａ１の駆動能力に対して大きくすることで、点ＢのＹ座標の値は小さくなり、ＳＮＭを大きくとることができる。しかし、ドライバトランジスタの駆動能力を上げるためには、チャネル幅Ｗを大きくする必要があり、ＳＲＡＭセルＭＣのメモリセルサイズが増大することにつながってしまう。
【００５６】
このように、ＳＲＡＭセルＭＣにおけるデータ記憶の安定性向上（ＳＮＭの増大）を図ることは、セル電流Ｉｃｅｌｌを大きくすること、メモリセルサイズを小さくすること、書き込み動作マージンを大きくとることと、それぞれトレードオフの関係にある。近年、ＳＲＡＭセルの微細化とそれに伴う低電圧化が進むにつれ、ＳＲＡＭセルを構成する上記各トランジスタのランダムばらつきも増大し、これら全てを両立させるしきい値電圧の設定ウィンドウは狭くなり、プロセス開発初期において、セル設計、セルサイズの決定が困難になるという問題が顕在化している。なお、設定ウィンドウとは、例えば、プロセス条件（イオン条件）の決定において、ＳＲＡＭを構成するＮチャネルトランジスタの閾値電圧ＶｔｎをＸ軸、Ｐチャネルトランジスタの閾値電圧の絶対値ＶｔｐをＹ軸とするグラフを考えた場合、ＳＮＭ、Ｉｃｅｌｌが最適となるような点（Ｖｔｎ、Ｖｔｐ）を中心に置いて囲んだ境界領域を指す。すなわち、この設定ウインドウの中では、Ｖｔｎ、Ｖｔｐがばらついても、ＳＮＭとＩｃｅｌｌが確保され、ＳＲＡＭ歩留が確保される領域を指す。本発明の半導体装置においては、設計したＳＲＡＭセルに対して、この設定ウィンドウを求めることができるように、ばらつきデータを収集できる構成を取っている。また、特性の異常なＳＲＡＭセルが見つかった場合、個々のトランジスタの特性を詳細に評価できる構成も取っている。すなわち、本発明の半導体装置は、ＳＲＡＭセルの評価（ＳＮＭ、Ｉｃｅｌｌ特性評価）、ＳＲＡＭセルを構成する個々のトランジスタの特性評価を可能とするように、ｍ×ｎ個の評価セル各々を、ＳＲＡＭセルＭＣ、選択回路１０、第１のトランジスタＴ１〜第６のトランジスタＴ６から構成し、選択されたＳＲＡＭセルＭＣの各ノードに対して、電圧を供給、あるいは電圧を検出できるように、以下のように各電源線と接続できることとしている。
【００５７】
図２において、第１のトランジスタＴ１は、ゲート端子に入力される選択回路１０の出力によりオン／オフ制御される。第１のトランジスタＴ１のドレイン端子は、ラッチノードＬＮ２に電圧を供給し、あるいはその出力電圧を検出する第２の主入出力線Ｖ１と接続される。また、第１のトランジスタＴ１のソース端子は、ＳＲＡＭセルＭＣのラッチノードＬＮ２（インバータ回路Ｉ２の出力であり、かつ、インバータ回路Ｉ１の入力）と接続される。
【００５８】
また、第２のトランジスタＴ２は、ゲート端子に入力される選択回路１０の出力によりオン／オフ制御される。第２のトランジスタＴ２のドレイン端子は、ラッチノードＬＮ１に電圧を供給し、あるいはその出力電圧を検出する第１の主入出力線Ｖ０と接続される。また、第２のトランジスタＴ２のソース端子は、ＳＲＡＭセルＭＣのラッチノードＬＮ１（インバータ回路Ｉ１の出力であり、かつ、インバータ回路Ｉ２の入力）と接続される。
【００５９】
また、第３のトランジスタＴ３は、ゲート端子に入力される選択回路１０の出力によりオン／オフ制御される。第３のトランジスタＴ３のドレイン端子は、ＳＲＡＭセルＭＣの電源（インバータ回路Ｉ１及びインバータ回路Ｉ２の電源）を供給するための主電源線ＶＤＤと接続される。また、第３のトランジスタＴ３のソース端子は、インバータ回路Ｉ１及びインバータ回路Ｉ２の電源と接続される。なお、本実施形態において、ロードトランジスタＰ１及びＰ２が形成されるＮウエル層は、主電源線ＶＤＤとは別に設けられたセル電源線ＶＤＤＣにより電圧が供給される。また、アクセストランジスタＴａ１及びＴａ２、ドライバトランジスタＮ１及びＮ２が形成されるＰウエル層と、ドライバトランジスタＮ１及びＮ２のソース端子へは、半導体装置全体に共通に用いられる接地線ＶＳＳとは別に設けられたセル接地線ＶＳＳＣにより接地電圧が供給される。
【００６０】
また、第４のトランジスタＴ４は、ゲート端子に入力される選択回路１０の出力によりオン／オフ制御される。第４のトランジスタＴ４のドレイン端子は、ビット線ＢＣにビット線電圧を供給する第２ビット主電源線ＢＬＣと接続される。また、第４のトランジスタＴ４のソース端子は、ビット線ＢＣと接続される。
【００６１】
また、第５のトランジスタＴ５は、ゲート端子に入力される選択回路１０の出力によりオン／オフ制御される。第５のトランジスタＴ５のドレイン端子は、ビット線ＢＴにビット線電圧を供給する第１ビット主電源線ＢＬＴと接続される。また、第５のトランジスタＴ５のソース端子は、ビット線ＢＴと接続される。
【００６２】
また、第６のトランジスタＴ６は、ゲート端子に入力される選択回路１０の出力によりオン／オフ制御される。第６のトランジスタＴ６のドレイン端子は、アクセストランジスタＴａ１及びＴａ２のゲート端子にワード線電圧を供給する主ゲート電源線ＷＬと接続される。また、第６のトランジスタＴ６のソース端子は、アクセストランジスタＴａ１及びＴａ２のゲート端子と接続される。
【００６３】
選択回路１０は、一方の入力端子が自己の（ＤＭＡ内において評価セルが位置する場所の）行に属する行選択線（ここではＸｍ）と接続され、他方の入力端子が自己の列に属する列選択線（ここではＹｎ）と接続されていると共に、当該接続された行選択線Ｘｍに供給されるＸセレクト信号ＸＳｍ及び列選択線Ｙｎに供給されるＹセレクト信号ＹＳｎに応じて自己のＳＲＡＭセルＭＣの選択／非選択を表す選択信号を出力する。具体的には、この選択回路１０は、ＮＡＮＤ回路１０ａ（否定論理積回路）及び論理反転回路１０ｂ（インバータ回路）から構成されている。
【００６４】
ＮＡＮＤ回路１０ａは、一方の入力端子が自己の行に属する行選択線（ここではＸｍ）と接続され、他方の入力端子が自己の列に属する列選択線（ここではＹｎ）と接続されている。そして、行選択線Ｘｍに供給されるＸセレクト信号ＸＳｍと列選択線Ｙｎに供給されるＹセレクト信号ＹＳｎとの否定論理積信号を、論理反転回路１０ｂに対して出力する。また、論理反転回路１０ｂは、ＮＡＮＤ回路１０ａの出力信号を論理反転し、ＳＲＡＭセルＭＣの選択／非選択を表す選択信号を、上記第１のトランジスタＴ１（第１のスイッチ）〜第６のトランジスタＴ６（第６のスイッチ）に対して出力する。
なお、選択回路１０の電源電圧は、主電源線ＶＤＤに供給される電圧より高い電圧を供給する必要があるので、周辺回路と同じく周辺電源線ＶＤＤＰＥＲＩに接続される。そして、選択回路１０は、例えば周辺電源端子ＶＤＤＰＥＲＩＰに３Ｖの電圧を供給することで、３Ｖで動作する。なお、選択回路１０に供給される接地電圧は、周辺回路と同じく接地線ＶＳＳに接続され、接地端子ＶＳＳＰから０Ｖの電圧が供給されるので、０Ｖである。
【００６５】
このように、本実施形態に係る半導体装置では、評価セルの回路構成として、行選択線Ｘｍに供給されるＸセレクト信号ＸＳｍ及び列選択線Ｙｎに供給されるＹセレクト信号ＹＳｎに応じて、評価セルが有するＳＲＡＭセルの各ノードと、上記主電源線ＶＤＤ等とを接続する構成としている。以下では、本実施形態に係る半導体装置の動作を説明する前に、図１及び図２に示す評価セルＣ１１のＳＲＡＭセルＭＣが選択された場合の評価について、図４を参照して説明する。
【００６６】
まず、行選択線Ｘ１及び列選択線Ｙ１のそれぞれに「１」を示すＸセレクト信号ＸＳ１及びＹセレクト信号ＹＳ１が供給されて評価セルＣ１１が選択されると、１行目に属する電源線切替回路ＰＳＷ１におけるトランジスタＶ１Ｔ１、トランジスタＶＤＤＴ１及びトランジスタＶ０Ｔ１が全てオン状態となるため、１行目に属する第２の副入出力線Ｖ１１と第２の主入出力線Ｖ１とが接続され、副電源線ＶＤＤ１と主電源線ＶＤＤとが接続され、第１の副入出力線Ｖ０１と第１の主入出力線Ｖ０とが接続される。
【００６７】
一方、他の行（２行目〜ｍ行目）に属する行選択線Ｘ２〜Ｘｍのそれぞれには、「０」を示すＸセレクト信号ＸＳ２〜ＸＳｍが供給されるため、２行目〜ｍ行目に属する電源線切替回路ＰＳＷ２〜ＰＳＷｍにおける各トランジスタはオフ状態となり、２行目〜ｍ行目に属する第２の副入出力線Ｖ１２〜Ｖ１ｍ、副電源線ＶＤＤ２〜ＶＤＤｍ及び第１の副入出力線Ｖ０２〜Ｖ０ｍは、第２の主入出力線Ｖ１、主電源線ＶＤＤ及び第１の主入出力線Ｖ０と非接続状態となる。
【００６８】
また、この時、１列目に属する電源線切替回路ＰＳＷ１におけるトランジスタＢＬＣＴ１、トランジスタＷＬＴ１及びトランジスタＢＬＴＴ１が全てオン状態となるため、１列目に属する第２ビット副電源線ＢＬＣ１と第２ビット主電源線ＢＬＣとが接続され、副ゲート電源線ＷＬ１と主ゲート電源線ＷＬとが接続され、第１ビット副電源線ＢＬＴ１と第１ビット主電源線ＢＬＴとが接続される。
【００６９】
一方、他の列（２列目〜ｎ列目）に属する列選択線Ｙ２〜Ｙｎのそれぞれには、「０」を示すＹセレクト信号ＹＳ２〜ＹＳｎが供給されるため、２列目〜ｎ列目に属する電源線切替回路ＰＳＷ２〜ＰＳＷｎにおける各トランジスタはオフ状態となり、２列目〜ｎ列目に属する第２ビット副電源線ＢＬＣ２〜ＢＬＣｍ、副ゲート電源線ＷＬ２〜ＷＬｍ及び第１ビット副電源線ＢＬＴ２〜ＢＬＴｍは、第２ビット主電源線ＢＬＣ、主ゲート電源線ＷＬ及び第１ビット主電源線ＢＬＴと非接続状態となる。
【００７０】
そして、評価セルＣ１１では、選択回路１０から「１」を示す選択信号が出力され、第１のトランジスタＴ１〜第６のトランジスタＴ６の全てはオン状態となり、ＳＲＡＭセルＭＣのラッチノードＬＮ２は第２の副入出力線Ｖ１１（つまり第２の主入出力線Ｖ１）と接続され、ビット線ＢＣは第２ビット副電源線ＢＬＣ１（つまり第２ビット主電源線ＢＬＣ）と接続され、ラッチノードＬＮ１は第１の副入出力線Ｖ０１（つまり第１の主入出力線Ｖ０）と接続され、ビット線ＢＴは第１ビット副電源線ＢＬＴ１（つまり第１ビット主電源線ＢＬＴ）と接続され、ＳＲＡＭセルの電源（ロードトランジスタＰ１、Ｐ２のソース端子）は副電源線ＶＤＤ１（つまり主電源線ＶＤＤ）と接続され、アクセストランジスタＴａ１及びＴａ２のゲート端子は副ゲート電源線ＷＬ１（つまり主ゲート電源線ＷＬ）と、それぞれ接続される。
【００７１】
このような状態で、外部の電源供給装置、例えばテスタと、第２の主入出力端子Ｖ１Ｐ（第２の主入出力線Ｖ１）、第１の主入出力端子Ｖ０Ｐ（第１の主入出力線Ｖ０）、主電源端子ＶＤＤＰ（主電源線ＶＤＤ）、第２ビット主電源端子ＢＬＣＰ（第２ビット主電源線ＢＬＣ）、第１ビット主電源端子ＢＬＴＰ（第１ビット主電源線ＢＬＴ）、主ゲート電源端子ＷＬＰ（主ゲート電源線ＷＬ）を接続／非接続（オープン）し、ＳＲＡＭセルＭＣの各ノードが所望の電圧になるように、電源供給装置から供給する電圧を調整する。例えば、各端子に供給する電圧を固定し、或いは電圧を所望の範囲で振って、流れる電流を測定することにより、ＳＲＡＭセルＭＣの特性評価を行う。なお、電流を測定するためには、当該端子と電源供給装置との間に直列に電流計を接続すればよい。
【００７２】
図４は、図１における評価セルＣ１１が選択された状態、すなわち、第１のトランジスタＴ１〜第６のトランジスタＴ６のゲート端子に３Ｖが供給された状態において、外部の電源供給装置から主電源線等に供給される電圧値を示している。図４においては、測定項目として、（１）ＳＮＭ特性測定、（２）アクセストランジスタＴａ２特性測定、（３）ドライバトランジスタＮ２特性測定、（４）ロードトランジスタＰ２特性測定を挙げ、それぞれの測定項目におけるＳＲＡＭセルへの供給電圧を示している。
なお、図中、ＰＭＯＳ＿Ｗｅｌｌ（ＶＤＤＣ）は，Ｐチャネル型トランジスタ（ロードトランジスタ）が形成されるＮウエルへ供給される電圧を、ＮＭＯＳ＿Ｗｅｌｌ（ＶＳＳＣ）は，Ｎチャネル型トランジスタ（ドライバトランジスタ）が形成されるＰウエルへ供給される電圧を示し、Ｔｒａｎｓｆｅｒ＿ＭＯＳ＿Ｗｅｌｌ（ＶＳＳＣ）は，Ｎチャネル型トランジスタ（アクセストランジスタ）が形成されるＰウエルへ供給される電圧を示している。また、（１）ＳＮＭ特性の場合、上述の通りインバータ回路Ｉ１及びＩ２のトランスファーカーブを測定することから、バイアス１、バイアス２の２条件を示している。
【００７３】
（１）ＳＮＭ特性を測定する場合、主電源線ＶＤＤ及びセル電源線ＶＤＤＣに１．２Ｖを供給し、ＳＲＡＭセルＭＣの電源電圧を供給する。また、セル接地線ＶＳＳＣには、０Ｖを供給する。また、主ゲート電源線ＷＬに同じく１．２Ｖを供給し、アクセストランジスタＴａ１と第１ビット主電源線ＢＬＴ、アクセストランジスタＴａ２と第２ビット主電源線ＢＬＣを接続する。なお、図中バイアス１の状態は、インバータ回路Ｉ２のトランスファーカーブを測定する条件であり、第１ビット主電源線ＢＬＴはオープン状態（電源供給装置のドライバピンと、非接続またはハイインピーダンスとする状態）とし、電圧を０Ｖから１．２Ｖへと変化させるラッチノードＬＮ１（インバータ回路Ｉ１の出力、かつ、インバータ回路Ｉ２の入力）と第１ビット主電源線ＢＬＴの間にアクセストランジスタＴａ１を介して電流が流れないようにする。
【００７４】
このようにして、第２ビット主電源線ＢＬＣに供給する電圧を１．２Ｖとして、第１の主入出力線Ｖ０に、０Ｖから１．２Ｖ（電源電圧）の間で電圧を供給し、第２の主入出力線Ｖ１の電圧をモニタ（検知）することで、インバータ回路Ｉ２の入出力特性を測定する。これにより、上述のバタフライカーブのうち、横軸をＶ０、縦軸をＶ１とした片方のトランスファーカーブを得ることができる。なお、第１の主入出力線Ｖ０に、例えば１．２Ｖを供給した状態で、第２ビット主電源線ＢＬＣに流れる電流をモニターすれば、ＳＲＡＭセルＭＣのビット線ＢＣ側に流れるセル電流Ｉｃｅｌｌを測定できる。
【００７５】
また、バイアス２の状態では、第２ビット主電源線ＢＬＣをオープン、第１ビット主電源線ＢＬＴに供給する電圧を１．２Ｖとして、第２の主入出力線Ｖ１に、０Ｖから１．２Ｖの間で電圧を供給し、第１の主入出力線Ｖ０の電圧をモニタ（検知）することで、インバータ回路Ｉ１の入出力特性を測定する。これにより、バタフライカーブのうち、横軸をＶ１、縦軸をＶ０とした他方のトランスファーカーブを得ることができる。このようにして得られた２つのトランスファーカーブを重ね合わせて、バタフライカーブを作製し、バタフライカーブに内接する正方形の一辺の値を算出し、ＳＲＡＭセルＭＣのＳＮＭを求める。なお、第２の主入出力線Ｖ１に、例えば１．２Ｖを供給した状態で、第１ビット主電源線ＢＬＴに流れる電流をモニターすれば、ＳＲＡＭセルＭＣのビット線ＢＴ側に流れるセル電流Ｉｃｅｌｌを測定できる。
【００７６】
（２）アクセストランジスタ特性を測定する場合、例えばアクセストランジスタＴａ２を測定する場合、主電源線ＶＤＤ、セル電源線ＶＤＤＣ及び第１ビット主電源線ＢＬＴをオープンとする。そして、セル接地線ＶＳＳＣに０Ｖ、第１の主入出力線Ｖ０に０Ｖ、第２の主入出力線Ｖ１に０Ｖ、第２ビット主電源線ＢＬＣに０．１Ｖを供給し、主ゲート電源線ＷＬに供給する電圧を０Ｖから、プラスの方へ上昇させる。すなわち、アクセストランジスタＴａ２のドレイン・ソース間を０．１Ｖとし、ゲート・ソース間に電圧を加えていくことで、例えばドレイン電流が０．１μＡ流れた時を閾値電圧Ｖｔと定義し、Ｖｔを測定することができる。
【００７７】
この際、第１の主入出力線Ｖ０に０Ｖを供給した理由は、ドライバトランジスタＮ２をオンさせないためである。また、主電源線ＶＤＤ及びセル電源線ＶＤＤＣをオープンとした理由は、ロードトランジスタＰ２から、ラッチノードへ電流が流れ込まないようにするためである。また、第１ビット主電源線ＢＬＴをオープンとした理由は、第１の主入出力線Ｖ０からアクセストランジスタＴａ１を介して第１ビット主電源線ＢＬＴへ電流が流れないようにするためである。
【００７８】
また、図４においては不図示であるが、測定項目は閾値電圧Ｖｔだけでなく、例えば、主ゲート電源線ＷＬに１．２Ｖ、第２ビット主電源線ＢＬＣに１．２Ｖを供給することで、１．２ＶにおけるアクセストランジスタＴａ２のドレイン電流の測定も可能である。なお、上記例では、アクセストランジスタＴａ２の測定について説明したが、アクセストランジスタＴａ１の測定も当然行うことができる。例えば、Ｖｔを測定する場合、主電源線ＶＤＤ、セル電源線ＶＤＤＣ及び第２ビット主電源線ＢＬＣをオープンとする。そして、セル接地線ＶＳＳＣに０Ｖ、第１の主入出力線Ｖ０に０Ｖ、第２の主入出力線Ｖ１に０Ｖ、第１ビット主電源線ＢＬＴに０．１Ｖを供給し、主ゲート電源線ＷＬに供給する電圧を０Ｖから、プラスの方へ上昇させる。すなわち、アクセストランジスタＴａ１のドレイン・ソース間を０．１Ｖとし、ゲート・ソース間に電圧を加えていくことで、Ｖｔを測定することができる。
【００７９】
（３）ドライバトランジスタ特性を測定する場合、例えばドライバトランジスタＮ２を測定する場合、主電源線ＶＤＤ、セル電源線ＶＤＤＣ、第１ビット主電源線ＢＬＴ及び第２ビット主電源線ＢＬＣをオープンとする。そして、セル接地線ＶＳＳＣに０Ｖ、第２の主入出力線Ｖ１に０．１Ｖ、主ゲート電源線ＷＬに０Ｖを供給し、第１の主入出力線Ｖ０に供給する電圧を０Ｖから、プラスの方へ上昇させる。すなわち、ドライバトランジスタＮ２のドレイン・ソース間を０．１Ｖとし、ゲート・ソース間に電圧を加えていくことで、例えばドレイン電流が０．１μＡ流れた時を閾値電圧Ｖｔと定義し、Ｖｔを測定することができる。
【００８０】
この際、主電源線ＶＤＤ及びセル電源線ＶＤＤＣをオープンとした理由は、ロードトランジスタＰ２及びＰ１から、各ラッチノードへ電流が流れ込まないようにするためである。また、第１ビット主電源線ＢＬＴ及び第２ビット主電源線ＢＬＣをオープンとした理由は、それぞれ第１の主入出力線Ｖ０、第２の主入出力線Ｖ１からアクセストランジスタＴａ１、Ｔａ２を介して、第１ビット主電源線ＢＬＴ、第２ビット主電源線ＢＬＣへリーク電流が流れないようにするためである。
【００８１】
また、図４においては不図示であるが、測定項目は閾値電圧Ｖｔだけでなく、第１の主入出力線Ｖ０に１．２Ｖ、第２の主入出力線Ｖ１に１．２Ｖを供給することで、１．２ＶにおけるドライバトランジスタＮ２のドレイン電流の測定も可能である。なお、この際、セル接地線ＶＳＳＣには、ドライバトランジスタＮ１からも電流が流れ込むが、ドライバトランジスタＮ２に関しては、ロードトランジスタＰ２、アクセストランジスタＴａ２がオフしているため、ドレイン電流が他のノードへ流れことはなく、ドレイン電流の正確な測定が可能である。
【００８２】
また、上記例では、ドライバトランジスタＮ２の測定について説明したが、ドライバトランジスタＮ１の測定も当然行うことができる。例えば、Ｖｔを測定する場合、主電源線ＶＤＤ、セル電源線ＶＤＤＣ、第１ビット主電源線ＢＬＴ及び第２ビット主電源線ＢＬＣをオープンとする。そして、セル接地線ＶＳＳＣに０Ｖ、第１の主入出力線Ｖ０に０．１Ｖ、主ゲート電源線ＷＬに０Ｖを供給し、第２の主入出力線Ｖ１に供給する電圧を０Ｖから、プラスの方へ上昇させる。すなわち、ドライバトランジスタＮ１のドレイン・ソース間を０．１Ｖとし、ゲート・ソース間に電圧を加えていくことで、Ｖｔを測定することができる。
【００８３】
（４）ロードトランジスタ特性を測定する場合、例えばロードトランジスタＰ２を測定する場合、セル接地線ＶＳＳＣ、第１ビット主電源線ＢＬＴ及び第２ビット主電源線ＢＬＣをオープンとする。そして、主電源線ＶＤＤに１．２Ｖ、セル電源線ＶＤＤＣに１．２Ｖ、主ゲート電源線ＷＬに０Ｖ，第２の主入出力線Ｖ１に１．１Ｖを供給し、第１の主入出力線Ｖ０に供給する電圧を１．２Ｖから、マイナスの方へ下降させる。すなわち、ロードトランジスタＰ２のドレイン・ソース間を０．１Ｖとし、ゲート・ソース間に負電圧を加えていくことで、例えばドレイン電流が０．１μＡ流れた時を閾値電圧Ｖｔと定義し、Ｖｔを測定することができる。
【００８４】
この際、セル接地線ＶＳＳＣをオープンとした理由は、各ラッチノードから、ドライバトランジスタＮ１及びＮ２を介して電流が流れ出さないようにするためである。また、第１ビット主電源線ＢＬＴ及び第２ビット主電源線ＢＬＣをオープンとした理由は、それぞれ第１の主入出力線Ｖ０、第２の主入出力線Ｖ１からアクセストランジスタＴａ１、Ｔａ２を介して、第１ビット主電源線ＢＬＴ、第２ビット主電源線ＢＬＣへリーク電流が流れないようにするためである。
【００８５】
また、図４においては不図示であるが、測定項目は閾値電圧Ｖｔだけでなく、第１の主入出力線Ｖ０に０Ｖ、第２の主入出力線Ｖ１に１．２Ｖを供給することで、１．２ＶにおけるロードトランジスタＰ２のドレイン電流測定も可能である。なお、この際、セル電源線ＶＤＤＣから、ロードトランジスタＰ１を介して第１の主入出力線Ｖ０へリーク電流が流れるが、ロードトランジスタＰ２に関しては、ドライバトランジスタＮ２、アクセストランジスタＴａ２がオフしているため、ドレイン電流が他のノードへ流れることはなく、ドレイン電流の正確な測定が可能である。
【００８６】
また、上記例では、ロードトランジスタＰ２の測定について説明したが、ロードトランジスタＰ１の測定も当然行うことができる。例えば、Ｖｔを測定する場合、セル接地線ＶＳＳＣ、第１ビット主電源線ＢＬＴ及び第２ビット主電源線ＢＬＣをオープンとする。そして、主電源線ＶＤＤに１．２Ｖ、セル電源線ＶＤＤＣに１．２Ｖ、主ゲート電源線ＷＬに０Ｖ，第１の主入出力線Ｖ０に１．１Ｖを供給し、第２の主入出力線Ｖ１に供給する電圧を１．２Ｖから、マイナスの方へ下降させる。すなわち、ロードトランジスタＰ１のドレイン・ソース間を０．１Ｖとし、ゲート・ソース間に負電圧を加えていくことで、Ｖｔを測定することができる。
【００８７】
このように本発明の評価セルでは、ＳＲＡＭセルＭＣのラッチノード等に対応してスイッチ（トランジスタ）が設けられているので、ＳＮＭ評価が可能となり、また、個々のトランジスタの詳細評価も可能である。なお、以上の様に、評価セルＣ１１が選択されてＳＲＡＭセルＭＣの特性評価が行われている間、１行目に属する他の評価セルＣ２１〜Ｃｎ１における第１のトランジスタＴ１〜第６のトランジスタＴ６の全てはオフ状態となるため、評価セルＣ２１〜Ｃｎ１におけるＳＲＡＭセルＭＣは１行目に属する第２の副入出力線Ｖ１１、副電源線ＶＤＤ１及び第１の副入出力線Ｖ０１と電気的に切り離された状態となる。また、１列目に属する他の評価セルＣ１２〜Ｃ１ｍにおける第１のトランジスタＴ１〜第６のトランジスタＴ６の全てはオフ状態となるため、評価セルＣ１２〜Ｃｎ１におけるＳＲＡＭセルＭＣは１列目に属する第２ビット副電源線ＢＬＣ１、第１ビット副電源線ＢＬＴ１、副ゲート電源線ＷＬ１と電気的に切り離された状態となる。また、第１のトランジスタＴ１〜第６のトランジスタＴ６は、３Ｖ系のトランジスタで作製されるのでオフリークが少なく、評価セルＣ１１を評価する際の、副電源線ＶＤＤ１等の電圧降下は少ないものである。
なお、ＤＭＡ内の大半の評価セルは、行及び列のいずれかが評価セルＣ１１とは異なり、主電源線ＶＤＤ等に接続される電源線切替回路が異なるので、副電源線ＶＤＤ１等の電圧降下に影響は及ぼさない。
【００８８】
また、主電源線ＶＤＤ等の電圧降下についても、当該配線と評価セルの間には、電源線切替回路と第１のトランジスタＴ１等の直列回路が構成されるので、リークによる電圧降下は少ないものとなる。
すなわち、本実施形態に係る半導体評価回路では、選択対象の評価セルＣ１１が属する行（ここでは１行目）の第２の副入出力線Ｖ１１、副電源線ＶＤＤ１及び第１の副入出力線Ｖ０１のみを第２の主入出力線Ｖ１、主電源線ＶＤＤ及び第１の主入出力線Ｖ０に接続し、他の行（２行目〜ｍ行目）の第２の副入出力線Ｖ１２〜Ｖ１ｍ、副電源線ＶＤＤ２〜ＶＤＤｍ及び第１の副入出力線Ｖ０２〜Ｖ０ｍは、電源線切替回路ＰＳＷ２〜ＰＳＷｍによって、第２の主入出力線Ｖ１、主電源線ＶＤＤ及び第１の主入出力線Ｖ０と電気的に切り離した状態としている。
【００８９】
一方、列方向についても同様に、選択対象の評価セルＣ１１が属する列（ここでは１列目）の第２ビット副電源線ＢＬＣ１、第１ビット副電源線ＢＬＴ１、副ゲート電源線ＷＬ１のみを第２ビット主電源線ＢＬＣ、第１ビット主電源線ＢＬＴ、主ゲート電源線ＷＬに接続し、他の列（２列目〜ｎ列目）の第２ビット副電源線ＢＬＣ２〜ＢＬＣｎ、第１ビット副電源線ＢＬＴ２〜ＢＬＴｎ及び副ゲート電源線ＷＬ２〜ＷＬｎは、電源線切替回路ＳＳＷ２〜ＳＳＷｎによって、第２ビット主電源線ＢＬＣ、第１ビット主電源線ＢＬＴ、主ゲート電源線ＷＬと電気的に切り離した状態としている。
このように、各行または各列に対応して電源線切替回路を設けたことで、主電源線ＶＤＤ等の電圧降下についても、当該配線と評価セルの間には、電源線切替回路と第１のトランジスタＴ１等の直列回路が構成されるので、リークによる主電源線ＶＤＤ等の電圧降下は少ないものとなる。
【００９０】
このように、本実施形態に係る半導体評価回路によれば、半導体評価回路全体で発生するトータルのリーク電流を低減しているので、測定時において副配線ＶＤＤ１等の電圧降下は小さくなり、選択対象のＳＲＡＭセルの特性を高精度に測定することが可能となる。また、評価の際、マトリックスアレイ内における評価セルの位置に依存して、主電源線等に電圧を供給する端子からＳＲＡＭセルＭＣへの距離に依存して、評価セルの特性に差が出ないように、切替回路、第１のトランジスタＴ１〜第６のトランジスタＴ６のオン抵抗及び配線抵抗を、それぞれ極力抑えることが望ましい。しかし、各評価セルには、第１のトランジスタＴ１〜第６のトランジスタＴ６のゲート端子に接続される副電源線ＶＤＤｉ（ｉ＝１〜ｍ）等、６本の副配線が必要であり、これらをマトリックスアレイ内に配線する必要があるため、全ての配線抵抗を同等に低くすることは現実的ではない。そのため、本実施形態の半導体装置においては、次に説明するように、ＳＲＡＭセルＭＣの特性評価に影響を与える配線について、優先的に抵抗値を下げることとし、さらに、ＳＲＡＭセルの特性を高精度に測定できる構成としている。
【００９１】
図５は、図２に示す評価セルの端子からの寄生抵抗を示す図である。ＳＲＡＭセルＭＣのラッチノードＬＮ１は、第１の主入出力端子Ｖ０Ｐから第１の主入出力線Ｖ０、電源線切替回路ＰＳＷｉ（ｉ＝１〜ｍ）を構成するトランジスタＶ０Ｔｉ、第１の副入出力線Ｖ０ｉ及び第２のトランジスタＴ２を介して、電圧が供給され、或いは電圧が検出される。図５においては、第１の主入出力端子Ｖ０ＰからトランジスタＶ０Ｔｉへの第１の主入出力線Ｖ０の配線抵抗を抵抗ＲＭＶ０で示し、トランジスタＶ０Ｔｉから第２のトランジスタＴ２への第１の副入出力線Ｖ０ｉの配線抵抗をＲＳＶ０で示している。
【００９２】
また、ＳＲＡＭセルＭＣのラッチノードＬＮ２は、第２の主入出力端子Ｖ１Ｐから第２の主入出力線Ｖ１、電源線切替回路ＰＳＷｉ（ｉ＝１〜ｍ）を構成するトランジスタＶ１Ｔｉ、第２の副入出力線Ｖ１ｉ及び第１のトランジスタＴ１を介して、電圧が供給され、或いは電圧が検出される。図５においては、第２の主入出力端子Ｖ１ＰからトランジスタＶ１Ｔｉへの第２の主入出力線Ｖ１の配線抵抗を抵抗ＲＭＶ１で示し、トランジスタＶ１Ｔｉから第１のトランジスタＴ１への第２の副入出力線Ｖ１ｉの配線抵抗をＲＳＶ１で示している。
【００９３】
また、ＳＲＡＭセルＭＣの電源（ロードトランジスタのソース端子）は、主電源端子ＶＤＤＰから主電源線ＶＤＤ、電源線切替回路ＰＳＷｉ（ｉ＝１〜ｍ）を構成するトランジスタＶＤＤＴｉ、副電源線ＶＤＤｉ及び第３のトランジスタＴ３を介して、電圧が供給される。図５においては、主電源端子ＶＤＤＰからトランジスタＶＤＤＴｉへの主電源線ＶＤＤの配線抵抗を抵抗ＲＭＶＤＤで示し、トランジスタＶＤＤＴｉから第３のトランジスタＴ３への副電源線ＶＤＤｉの配線抵抗をＲＳＶＤＤで示している。
【００９４】
また、ＳＲＡＭセルＭＣのビット線ＢＣは、第２ビット主電源端子ＢＬＣＰから第２ビット主電源線ＢＬＣ、電源線切替回路ＳＳＷｊ（ｊ＝１〜ｎ）を構成するトランジスタＢＬＣＴｊ、第２ビット副電源線ＢＬＣｊ及び第４のトランジスタＴ４を介して、電圧が供給される。図５においては、第２ビット主電源端子ＢＬＣＰからトランジスタＢＬＣＴｊへの第２ビット主電源線ＢＬＣの配線抵抗を抵抗ＲＭＢＬＣで示し、トランジスタＢＬＣＴｊから第４のトランジスタＴ４への第２ビット副電源線ＢＬＣｊの配線抵抗をＲＳＢＬＣで示している。
【００９５】
また、ＳＲＡＭセルＭＣのビット線ＢＴは、第１ビット主電源端子ＢＬＴＰから第１ビット主電源線ＢＬＴ、電源線切替回路ＳＳＷｊ（ｊ＝１〜ｎ）を構成するトランジスタＢＬＴＴｊ、第１ビット副電源線ＢＬＴｊ及び第５のトランジスタＴ５を介して、電圧が供給される。図５においては、第１ビット主電源端子ＢＬＴＰからトランジスタＢＬＴＴｊへの第１ビット主電源線ＢＬＴの配線抵抗を抵抗ＲＭＢＬＴで示し、トランジスタＢＬＴＴｊから第５のトランジスタＴ５への第１ビット副電源線ＢＬＴｊの配線抵抗をＲＳＢＬＴで示している。
【００９６】
また、ＳＲＡＭセルＭＣのワード線（アクセストランジスタのゲート端子）は、主ゲート電源端子ＷＬＰから主ゲート電源線ＷＬ、電源線切替回路ＳＳＷｊ（ｊ＝１〜ｎ）を構成するトランジスタＷＬＴｊ、副ゲート電源線ＷＬｊ及び第６のトランジスタＴ６を介して、電圧が供給される。図５においては、主ゲート電源端子ＷＬＰからトランジスタＷＬＴｊへの主ゲート電源線ＷＬの配線抵抗を抵抗ＲＭＷＬで示し、トランジスタＷＬＴｊから第６のトランジスタＴ６への副ゲート電源線ＷＬｊの配線抵抗をＲＳＷＬで示している。
また、ＳＲＡＭセルＭＣのロードトランジスタが形成されるＮウエルへ電圧を供給するセル電源端子ＶＤＤＣＰから該ウエルまでの配線抵抗を抵抗ＲＶＤＤＣで、ＳＲＡＭセルＭＣへ接地電圧を供給するセル接地端子ＶＳＳＣＰからＳＲＡＭセルＭＣのドライバトランジスタのソースへの抵抗を抵抗ＲＶＳＳＣで示している。
【００９７】
本発明においては、ラッチノードＬＮ１及びＬＮ２から、それぞれ第１の主入出力端子Ｖ０Ｐ及び第２の主入出力端子Ｖ１Ｐへの総抵抗を下げる必要がある。これは、上述の通り、ＳＮＭ特性を評価する際、ラッチノードの出力電圧を精度良くモニターするためである。また、抵抗ＲＶＳＳＣは、抵抗値が高くなると、ドライバトランジスタのソース端子に抵抗がつくことでセル電流Ｉｃｅｌｌが少なめにモニターされること、また、Ｉｃｅｌｌが少なくなることでフリップフロップが反転しにくくなりＳＮＭが大きめにモニターされてしまうことから、抵抗値を下げる必要がある。
【００９８】
図６は、図５における配線抵抗値、トランジスタのオン抵抗値及び端子までの総抵抗値を示した図であり、マトリックスアレイ内で一番抵抗値の高い評価セルについて、電源線切替回路ＰＳＷｉを構成するトランジスタＶ１Ｔｉのオン抵抗を３０Ωとした場合を示している。
この図で示すように、本発明において、第１の主入出力端子Ｖ０Ｐ、第２の主入出力端子Ｖ１Ｐ、セル接地端子ＶＳＳＣＰからＳＲＡＭセルＭＣへ至る総抵抗を、他の端子に比べて小さく設定し、２００Ω前後の値となるようにしている。この程度の抵抗値に抑えれば、例えばＳＲＡＭセルＭＣのセル電流Ｉｃｅｌｌが、電源電圧１．２Ｖの時に２０μＡ〜４０μＡであるとした場合、ＳＲＡＭセルＭＣでのドライバトランジスタのソース端子の電圧の上昇は、４ｍＶ〜８ｍＶ程度に抑えられるので、ＳＲＡＭセルの評価精度に問題が生じることはないと考えられる。例えば、ＳＮＭ特性を評価する場合、図２において示したバタフライカーブの交点ＸＢのＹ座標の値は、ラッチノードＬＮ１の出力電圧の値であるが、このときアクセストランジスタＴａ１とドライバトランジスタＮ１はともにオンしており、ラッチノードの電圧は、上記ソース端子の電圧上昇分を両トランジスタにより分圧した分しか上昇しないので、ＳＮＭ特性に与える影響は少ないと考えられる。
【００９９】
続いて、図７〜図１０を参照して、本実施形態に係る半導体装置の構成、動作及びＳＲＡＭセルの評価方法について詳細に説明する。
図７は、行選択線Ｘ１〜ＸｍにＸセレクト信号ＸＳ１〜ＸＳｍを供給し、列選択線Ｙ１〜ＹｎにＹセレクト信号ＹＳ１〜ＹＳｎを供給する回路を含めた半導体評価回路の全体回路図である。この図７に示すように、本実施形態に係る半導体評価回路は、Ｘセレクト信号及びＹセレクト信号を供給するための回路として、セルテスト回路２０、Ｘセレクト用プリデコーダＰＤＸ、Ｙセレクト用プリデコーダＰＤＹ、Ｘセレクト用メインデコーダＭＤＸ及びＹセレクト用メインデコーダＭＤＹを備えている。なお、図７では、ｎ＝ｍ＝５１２の場合を想定している。また、セルテスト回路２０、Ｘセレクト用プリデコーダＰＤＸ、Ｙセレクト用プリデコーダＰＤＹ、Ｘセレクト用メインデコーダＭＤＸ及びＹセレクト用メインデコーダＭＤＹは、本発明における選択信号供給回路を構成するものである。
【０１００】
また、本実施形態に係る半導体装置は、図７に示すように、電源供給用の外部端子として、周辺電源端子ＶＤＤＰＥＲＩＰ、接地端子ＶＳＳＰ、セル電源端子ＶＤＤＣＰ及びセル接地端子ＶＳＳＣＰを備えている。周辺電源端子ＶＤＤＰＥＲＩＰ及び接地端子ＶＳＳＰは、選択信号供給回路及びＤＭＡ内の選択回路１０（図７においては不図示）の電源に電圧を供給する端子である。また、セル電源端子ＶＤＤＣＰは、ＳＲＡＭセルを構成するロードトランジスタが形成されるＮウエルに電圧を供給する端子である。また、セル接地端子ＶＳＳＣＰは、ＳＲＡＭセルを構成するＮチャネル型ＭＯＳトランジスタが形成されるＰウエル及びドライバトランジスタのソース端子へ電圧を供給する端子である。
【０１０１】
また、本実施形態に係る半導体装置は、ＤＭＡ内のＳＲＡＭセルの各ノードに電圧を供給する端子として、上述の通り、第１の主入出力端子Ｖ０Ｐ、第２の主入出力端子Ｖ１Ｐ、主電源端子ＶＤＤＰ、第１ビット主電源端子ＢＬＴＰ、第２ビット主電源端子ＢＬＣＰ、主ゲート電源端子ＷＬＰを備える。
また、本実施形態に係る半導体装置は、信号入力用の端子として、セレクタ制御信号入力端子ＳＥＬＣＯＮＴＰ、クロック信号入力端子ＣＬＫＰ、Ｘアドレス入力端子ＡＸ０Ｐ〜ＡＸ８Ｐ、Ｙアドレス入力端子ＡＹ０Ｐ〜ＡＹ８Ｐ、テスト信号入力端子ＴＥＳＴ０Ｐ及びテスト信号入力端子ＴＥＳＴ１Ｐを備えている。これらの入力端子は、セルテスト回路２０に接続されている。
【０１０２】
セルテスト回路２０は、セレクタ制御信号（選択制御信号）ＳＥＬＣＯＮＴ、クロック信号ＣＬＫ、９ビットのＸアドレス信号（行アドレス信号）ＡＸ０〜ＡＸ８、９ビットのＹアドレス信号（列アドレス信号）ＡＹ０〜ＡＹ８、テスト信号ＴＥＳＴ０及びＴＥＳＴ１を入力とし、これら各信号を基にＸアドレスデコード信号ＡＸＤＥＣ＜８：０＞及びＡＸＤＥＣＢ＜８：０＞を生成してＸセレクト用プリデコーダＰＤＸに出力すると共に、Ｙアドレスデコード信号ＡＹＤＥＣ＜８：０＞及びＡＹＤＥＣＢ＜８：０＞を生成してＹセレクト用プリデコーダＰＤＹに出力する。なお、ＡＸＤＥＣ＜８：０＞とは、９ビットの信号であるＡＸＤＥＣ０〜ＡＸＤＥＣ８を統合して表記したものであり、ＡＸＤＥＣＢ＜８：０＞とはＡＸＤＥＣ＜８：０＞の論理反転信号である。ＡＹＤＥＣ＜８：０＞及びＡＹＤＥＣＢ＜８：０＞についても同様である。
【０１０３】
図８は、セルテスト回路２０の内部回路構成図である。この図８に示すように、セルテスト回路２０は、カウンタ回路ＣＴ、１８個のセレクタ回路ＳＴ０〜ＳＴ１７、１８個のデコード信号出力回路ＤＣ０〜ＤＣ１７から構成されている。
【０１０４】
カウンタ回路ＣＴは、セレクタ制御信号ＳＥＬＣＯＮＴ及びクロック信号ＣＬＫを入力とし、セレクタ制御信号ＳＥＬＣＯＮＴが「１」の場合に、クロック信号ＣＬＫの立ち上りエッジに同期してカウント動作を行い、そのカウント結果を１８ビットのカウンタアドレス信号ＣＡ０〜ＣＡ１７として出力する。なお、０ビット目のカウンタアドレス信号ＣＡ０はセレクタ回路ＳＴ０に出力され、１ビット目のカウンタアドレス信号ＣＡ１はセレクタ回路ＳＴ１に出力され、以下同様に、１７ビット目のカウンタアドレス信号ＣＡ１７はセレクタ回路ＳＴ１７に出力される。
【０１０５】
セレクタ回路ＳＴ０は、セレクタ制御信号ＳＥＬＣＯＮＴの論理反転信号であるＳＥＬ信号と、０ビット目のカウンタアドレス信号ＣＡ０と、０ビット目のＹアドレス信号ＡＹ０とを入力とし、ＳＥＬ信号のレベルに応じてカウンタアドレス信号ＣＡ０とＹアドレス信号ＡＹ０とのいずれか一方を選択的に出力する。具体的には、ＳＥＬ信号が「０」（つまりセレクタ制御信号ＳＥＬＣＯＮＴが「１」）の場合に、カウンタアドレス信号ＣＡ０が出力され、ＳＥＬ信号が「１」（つまりセレクタ制御信号ＳＥＬＣＯＮＴが「０」）の場合に、Ｙアドレス信号ＡＹ０が出力される。
【０１０６】
セレクタ回路ＳＴ１〜ＳＴ８も同様である。すなわち、例えば、セレクタ回路ＳＴ８は、ＳＥＬ信号と、８ビット目のカウンタアドレス信号ＣＡ８と、８ビット目のＹアドレス信号ＡＹ８とを入力とし、ＳＥＬ信号のレベルに応じてカウンタアドレス信号ＣＡ８とＹアドレス信号ＡＹ８とのいずれか一方を選択的に出力する。
【０１０７】
セレクタ回路ＳＴ９は、ＳＥＬ信号と、９ビット目のカウンタアドレス信号ＣＡ９と、０ビット目のＸアドレス信号ＡＸ０とを入力とし、ＳＥＬ信号のレベルに応じてカウンタアドレス信号ＣＡ９とＸアドレス信号ＡＸ０とのいずれか一方を選択的に出力する。具体的には、ＳＥＬ信号が「０」の場合に、カウンタアドレス信号ＣＡ９が出力され、ＳＥＬ信号が「１」の場合に、Ｘアドレス信号ＡＸ０が出力される。
【０１０８】
セレクタ回路ＳＴ１０〜ＳＴ１７も同様である。すなわち、例えば、セレクタ回路ＳＴ１７は、ＳＥＬ信号と、１７ビット目のカウンタアドレス信号ＣＡ１７と、８ビット目のＸアドレス信号ＡＸ８とを入力とし、ＳＥＬ信号のレベルに応じてカウンタアドレス信号ＣＡ１７とＸアドレス信号ＡＸ８とのいずれか一方を選択的に出力する。
このように、カウンタ回路ＣＴから出力されるカウンタアドレス信号ＣＡ＜１７：０＞の内、ＣＡ＜８：０＞はＹアドレス信号ＡＹ＜８：０＞と対応関係にあり、ＣＡ＜１７：９＞はＸアドレス信号ＡＸ＜８：０＞と対応関係にある。
【０１０９】
デコード信号出力回路ＤＣ０は、セレクタ回路ＳＴ１の出力信号と、テスト信号ＴＥＳＴ０の論理反転信号ＴＥＳＴＢ０と、テスト信号ＴＥＳＴ１の論理反転信号ＴＥＳＴＢ１とを入力とし、ＴＥＳＴＢ０信号及びＴＥＳＴＢ１信号の両方が「１」の場合（つまりテスト信号ＴＥＳＴ０及びＴＥＳＴ１の両方が「０」の場合）は、セレクタ回路ＳＴ１の出力信号（ＣＡ０とＡＹ０のいずれか）を０ビット目のＹアドレスデコード信号ＡＹＤＥＣ０として出力すると共に、その論理反転信号をＡＹＤＥＣＢ０として出力する。また、このデコード信号出力回路ＤＣ０は、テスト信号ＴＥＳＴ０が「１」（ＴＥＳＴＢ０が「０」）且つテスト信号ＴＥＳＴ１が「０」（ＴＥＳＴＢ１が「１」）の場合、Ｙアドレスデコード信号ＡＹＤＥＣ０として「０」を出力する（ＡＹＤＥＣＢ０も「０」）。さらに、デコード信号出力回路ＤＣ０は、テスト信号ＴＥＳＴ０のレベルに関係なくテスト信号ＴＥＳＴ１が「１」（ＴＥＳＴＢ１が「０」）の場合、Ｙアドレスデコード信号ＡＹＤＥＣ０として「１」を出力する（ＡＹＤＥＣＢ０も「１」）。
【０１１０】
デコード信号出力回路ＤＣ１〜ＤＣ８も同様である。すなわち、例えば、デコード信号出力回路ＤＣ８は、セレクタ回路ＳＴ８の出力信号と、ＴＥＳＴＢ０信号及びＴＥＳＴＢ１とを入力とし、ＴＥＳＴＢ０信号及びＴＥＳＴＢ１信号のレベルに応じて、セレクタ回路ＳＴ８の出力信号（ＣＡ８とＡＹ８のいずれか）、「０」または「１」のいずれかを８ビット目のＹアドレスデコード信号ＡＹＤＥＣ８（ＡＹＤＥＣＢ８）として出力する。
【０１１１】
デコード信号出力回路ＤＣ９は、セレクタ回路ＳＴ９の出力信号と、ＴＥＳＴＢ０信号及びＴＥＳＴＢ１とを入力とし、ＴＥＳＴＢ０信号及びＴＥＳＴＢ１信号のレベルに応じて、セレクタ回路ＳＴ９の出力信号（ＣＡ９とＡＸ０のいずれか）、「０」または「１」のいずれかを０ビット目のＸアドレスデコード信号ＡＸＤＥＣ０（ＡＸＤＥＣＢ０）として出力する。
【０１１２】
デコード信号出力回路ＤＣ１０〜ＤＣ１７も同様である。すなわち、例えば、デコード信号出力回路ＤＣ１７は、セレクタ回路ＳＴ１７の出力信号と、ＴＥＳＴＢ０信号及びＴＥＳＴＢ１とを入力とし、ＴＥＳＴＢ０信号及びＴＥＳＴＢ１信号のレベルに応じて、セレクタ回路ＳＴ１７の出力信号（ＣＡ１７とＡＸ８のいずれか）、「０」または「１」のいずれかを８ビット目のＸアドレスデコード信号ＡＸＤＥＣ８（ＡＹＤＥＣＢ８）として出力する。
【０１１３】
以上のようなセルテスト回路２０の入力信号と出力信号との関係を表す真理値表を図９に示す。この図９に示すように、テスト信号ＴＥＳＴ０及びＴＥＳＴ１の両方が「０」で且つセレクタ制御信号ＳＥＬＣＯＮＴが「０」の場合、セルテスト回路２０はノーマルモード（ランダムアクセス：通常評価モードにおける第１のアドレスモード）状態となり、入力されるＹアドレス信号ＡＹ＜８：０＞及びＸアドレス信号ＡＸ＜８：０＞が、そのままＹアドレスデコード信号ＡＹＤＥＣ＜８：０＞（ＡＹＤＥＣＢ＜８：０＞）及びＸアドレスデコード信号ＡＸＤＥＣ＜８：０＞（ＡＸＤＥＣＢ＜８：０＞）として出力される。
【０１１４】
また、テスト信号ＴＥＳＴ０及びＴＥＳＴ１の両方が「０」で且つセレクタ制御信号ＳＥＬＣＯＮＴが「１」の場合、セルテスト回路２０はノーマルモード（カウンタアクセス：通常評価モードにおける第２のアドレスモード）状態となり、カウンタ回路ＣＴから出力されるカウンタアドレス信号ＣＡ＜８：０＞がＹアドレスデコード信号ＡＹＤＥＣ＜８：０＞（ＡＹＤＥＣＢ＜８：０＞）として出力され、カウンタ回路ＣＴから出力されるカウンタアドレス信号ＣＡ＜１７：９＞がＸアドレスデコード信号ＡＸＤＥＣ＜８：０＞（ＡＸＤＥＣＢ＜８：０＞）として出力される。
【０１１５】
また、テスト信号ＴＥＳＴ０が「１」且つＴＥＳＴ１が「０」の場合、セルテスト回路２０はテストモード（全評価セル非選択：第２のテストモード）状態となり、Ｙアドレスデコード信号ＡＹＤＥＣ＜８：０＞及びＸアドレスデコード信号ＡＸＤＥＣ＜８：０＞は全て「０」となる（ＡＹＤＥＣＢ＜８：０＞及びＡＸＤＥＣＢ＜８：０＞も全て「０」となる）。
【０１１６】
また、テスト信号ＴＥＳＴ０のレベルに関係なくＴＥＳＴ１が「１」の場合、セルテスト回路２０はテストモード（全評価セル選択：第１のテストモード）状態となり、Ｙアドレスデコード信号ＡＹＤＥＣ＜８：０＞及びＸアドレスデコード信号ＡＸＤＥＣ＜８：０＞は全て「１」となる（ＡＹＤＥＣＢ＜８：０＞及びＡＸＤＥＣＢ＜８：０＞も全て「１」となる）。
以上がセルテスト回路２０の説明であり、以下では図７に戻って説明を続ける。
【０１１７】
Ｘセレクト用プリデコーダＰＤＸは、セルテスト回路２０から入力されるＸアドレスデコード信号ＡＸＤＥＣ＜８：０＞及びＡＸＤＥＣＢ＜８：０＞をプリデコード処理した後、その処理結果であるプリデコード信号をＸセレクト用メインデコーダＭＤＸに出力する。Ｘセレクト用メインデコーダＭＤＸは、Ｘセレクト用プリデコーダＰＤＸから入力されるプリデコード信号を基にＸセレクト信号ＸＳ１〜ＸＳｍ（ｍ＝５１２）を生成して行選択線Ｘ１〜Ｘｍに供給する。
Ｙセレクト用プリデコーダＰＤＹは、セルテスト回路２０から入力されるＹアドレスデコード信号ＡＹＤＥＣ＜８：０＞及びＡＹＤＥＣＢ＜８：０＞をプリデコード処理した後、その処理結果であるプリデコード信号をＹセレクト用メインデコーダＭＤＹに出力する。Ｙセレクト用メインデコーダＭＤＹは、Ｙセレクト用プリデコーダＰＤＹから入力されるプリデコード信号を基にＹセレクト信号ＹＳ１〜ＹＳｎ（ｎ＝５１２）を生成して列選択線Ｙ１〜Ｙｎに供給する。
【０１１８】
上記のように、セルテスト回路２０、Ｘセレクト用プリデコーダＰＤＸ、Ｙセレクト用プリデコーダＰＤＹ、Ｘセレクト用メインデコーダＭＤＸ及びＹセレクト用メインデコーダＭＤＹを備えることで、半導体評価回路は次の動作を行う。
ノーマルモード時（テスト信号ＴＥＳＴ０及びＴＥＳＴ１が「０」）において、セレクタ制御信号ＳＥＬＣＯＮＴが「０」の期間では、Ｙアドレス信号ＡＹ＜８：０＞及びＸアドレス信号ＡＸ＜８：０＞が、そのままＹアドレスデコード信号ＡＹＤＥＣ＜８：０＞及びＸアドレスデコード信号ＡＸＤＥＣ＜８：０＞として出力される。すなわち、この場合、ユーザがＹアドレス信号ＡＹ＜８：０＞及びＸアドレス信号ＡＸ＜８：０＞を自由に設定することにより、所望のＸＹ座標（行及び列）に配置されている評価セルのＳＲＡＭセルを選択することができる（ランダムアクセス）。
【０１１９】
また、ノーマルモード時において、セレクタ制御信号ＳＥＬＣＯＮＴが「１」の期間では、クロック信号ＣＬＫの立ち上がりエッジに同期して、カウンタアドレス信号ＣＡ＜１７：０＞がカウントアップされ、このカウンタアドレス信号ＣＡ＜１７：０＞の内、ＣＡ＜８：０＞がＹアドレスデコード信号ＡＹＤＥＣ＜８：０＞として出力され、ＣＡ＜１７：９＞がＸアドレスデコード信号ＡＸＤＥＣ＜８：０＞として出力される。すなわち、この場合、カウンタアドレス信号ＣＡ＜１７：０＞のカウントアップ動作に同期して、自動的に１行１列目の評価セルからｍ（＝５１２）行ｎ（＝５１２）列目の評価セルまで順次選択されることになる（カウンタアクセス）。
【０１２０】
このようにノーマルモード時では、セレクタ制御信号ＳＥＬＣＯＮＴのレベルによってランダムアクセスとカウンタアクセスとのいずれか一方を用いることができるが、どちらのアクセス方式であっても、選択された評価セルのＳＲＡＭセルの評価方法は同じである。カウンタアクセスモードのときは、Ｙアドレス信号ＡＹ（８：０）、Ｘアドレス信号ＡＸ（８：０）の１８本が必要なくなるので、Ｘアドレス入力端子ＡＸ０Ｐ〜ＡＸ８Ｐ、Ｙアドレス入力端子ＡＹ０Ｐ〜ＡＹ８Ｐを設ける必要もなくなり、評価用の端子数を削減することができる。
【０１２１】
図１０は、各モード時におけるＳＲＡＭセルの評価方法を表したものである。この図１０に示すように、ノーマルモード時では、選択されたＳＲＡＭセルの（１）ＳＮＭ評価、（２）アクセストランジスタ評価、（３）ドライバトランジスタ評価、（４）ロードトランジスタ評価を行うことができる。これらの評価内容は、図４を用いて説明した評価セルの評価内容と同じであるが、ノーマルモードのランダムアクセスにおいては、上述の通り、ｍ×ｎ個の評価セルの１つを任意に選択できるので、評価セルの１つを選択した状態で、各端子に図１０に示すバイアスを印加することで、上記（１）〜（４）の各評価を詳細に行うことができる。また、カウンタアクセスでは、自動的に２５６ｋ個のＳＲＡＭセルが順次選択されるので、例えば、図４において説明したように、ＳＲＡＭセルを構成するトランジスタのドレイン電流を、まず一定のバイアス条件下で２５６ｋ個全て収集し、極端に少ない電流値の評価セルを見つけ出した後、その評価セルをランダムアクセスで選択することにより、そのトランジスタを詳細に評価することも可能である。
【０１２２】
また、テストモード（全評価セル選択）時では、全ての評価セルが同時に選択される。この場合、図１０に示すように、（１）全ＳＲＡＭセルのＳＮＭ評価、（２）全ＳＲＡＭセルへのＮＢＴＩストレス印加、（３）全ＳＲＡＭセルのリーク電流測定を行うことができる。以下、順に説明する。
（１）全ＳＲＡＭセルのＳＮＭ評価での各端子への電圧供給条件は、テスト信号入力端子ＴＥＳＴ０Ｐ及びＴＥＳＴ１Ｐを除き、ノーマルモード（１）における条件と同じである。本実施形態においては、ＳＲＡＭセルを構成する６つのトランジスタの平均値によるバタフライカーブを取得できるため、２５６ｋビットのＳＮＭの平均値を求めることができる。なお、図示しないが、ノーマルモードの（２）〜（４）のバイアス条件で評価を行えば、２５６ｋビットの各トランジスタ特性の平均値を求めることも可能である。
【０１２３】
（２）ＮＢＴＩストレス印加においては、主電源線ＶＤＤに１．２Ｖ、セル電源線ＶＤＤＣに１．２Ｖ、主ゲート電源線ＷＬに１．２Ｖ、セル接地線ＶＳＳＣに０Ｖを供給する。
また、第１の主入出力線Ｖ０及び第２の主入出力線Ｖ１をオープンとする。そして、第１ビット主電源線ＢＬＴに０Ｖ、第２ビット主電源線ＢＬＣに１．２Ｖを供給し、所望の時間この状態を維持する。この期間においては、全ＳＲＡＭセルのラッチノードＬＮ１は０Ｖ、ラッチノードＬＮ２は１．２Ｖとなるから、全ＳＲＡＭセルのロードトランジスタＰ２は、ソース端子及びドレイン端子には１．２Ｖ、ゲート端子には０Ｖが印加され続け、ＮＢＴＩストレス印加状態が維持される。
【０１２４】
また、テストモードの期間の前後で、ノーマルモードによりロードトランジスタＰ２の評価を行うことで、大規模のＳＲＡＭセルに対して、ＮＢＴＩストレスによる特性劣化量を取得することができる。これらの特性劣化量をもとに計算したＳＲＡＭセルの寿命、例えばＳＮＭがゼロになる時間が、ＳＲＡＭが搭載される製品の寿命（例えば１０年）を満たせば、ＮＢＴＩの観点から見たＳＲＡＭセル設計は完了する。一方、満たさない場合、製造条件において、ＳＮＭを確保できるように、例えばロードトランジスタの閾値電圧Ｖｔの絶対値を下げる、或いは、ロードトランジスタのチャネル幅Ｗ等をセル設計に戻って調整するといった対策をとることができる。すなわち、本発明の半導体装置において、信頼性試験を行うことで、プロセス開発、製品開発に対して、フィードバックを速やかに行うことができる。
【０１２５】
なお、ロードトランジスタＰ１に対してストレス印加を行う場合、上記と同じく、主電源線ＶＤＤに１．２Ｖ、セル電源線ＶＤＤＣに１．２Ｖ、主ゲート電源線ＷＬに１．２Ｖ、セル接地線ＶＳＳＣに０Ｖを供給する。また、第１の主入出力線Ｖ０及び第２の主入出力線Ｖ１をオープンとする。そして、第１ビット主電源線ＢＬＴに１．２Ｖ、第２ビット主電源線ＢＬＣに０Ｖを供給し、所望の時間この状態を維持すればよい。
【０１２６】
（３）ＳＲＡＭリーク電流測定においては、主電源線ＶＤＤに１．２Ｖ、セル電源線ＶＤＤＣに１．２Ｖ、セル接地線ＶＳＳＣに０Ｖを供給する。また、第１の主入出力線Ｖ０及び第２の主入出力線Ｖ１をオープンとする。そして、テストモード期間の初期において、第１ビット主電源線ＢＬＴに０Ｖ、第２ビット主電源線ＢＬＣに１．２Ｖ、主ゲート電源線ＷＬに１．２Ｖを供給し、その後、主ゲート電源線ＷＬに供給する電圧を０Ｖとし、第１ビット主電源線ＢＬＴに１．２Ｖとする。初期の期間においては、全ＳＲＡＭセルのラッチノードＬＮ１は０Ｖ、ラッチノードＬＮ２は１．２Ｖとなるから、全ＳＲＡＭセルにはデータ「０」が書き込まれる。また、第１ビット主電源線ＢＬＴに供給する電圧を１．２Ｖとした後の期間においては、全ＳＲＡＭセルはスタンバイ状態となるから、主電源端子ＶＤＤＰ及びセル電源端子ＶＤＤＣＰに電流計を接続し、その値をモニターすることで、１．２Ｖにおけるデータ「０」の状態における全ＳＲＡＭセルのリーク電流を測定できる。
【０１２７】
なお、データ「１」の状態でのリーク電流を測定する場合、テストモード期間の初期において、第１ビット主電源線ＢＬＴに１．２Ｖ、第２ビット主電源線ＢＬＣに０Ｖを供給し、主ゲート電源線ＷＬに供給する電圧を０Ｖとした後、第２ビット主電源線ＢＬＣを１．２Ｖとすればよい。また、各電源線に供給する電圧を１．２Ｖではなく、他の電圧値へ変更し、複数の電圧値で測定すれば、ＳＲＡＭリーク電流の電源電圧依存性をとることも可能である。これらのリーク電流値は、製品設計において製品のスタンバイ電流を見積もる際、ＳＲＡＭセルのみのリーク電流値が必要となることから、設計データとして役立てることができる。
【０１２８】
また、テストモード（全評価セル非選択）時では、全ての評価セルが同時に非選択となるため、全ＳＲＡＭセルにはバイアスが印加されない。そのため、テストモード期間において、周辺電源端子ＶＤＤＰＥＲＩＰに電圧を供給し、電流計へ接続することで、本発明の半導体装置全体から全ＳＲＡＭセルを除く全周辺回路（選択回路１０を含む）のリーク電流を測定できる。なお、上記全選択（３）で求めたＳＲＡＭのリーク電流を加算すれば、半導体装置全体で生じるトータルのリーク電流の算出も可能となる。
【０１２９】
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、ＳＲＡＭセルの個数は上述した例に限定されず、アドレス端子数を増やして大規模なマトリックス構成としても良い。また、行と列の関係を入れ替えても良い。また、上記実施形態では、第１の副入出力線、第２の副入出力線及び副電源線の３本を行方向に設け、第１ビット副電源線、第２ビット副電源線及び副ゲート電源線の３本を列方向に設けた場合を例示したが、これら各線は、行方向と列方向のどちらに設けるか決まっているわけではなく、例えば、全て（６本）を行方向または列方向の一方に設けても良いし、６本を４本と２本に分け、行方向２本、列方向４本としても良い。また、第１の副入出力線、第２の副入出力線及びセル接地線ＶＳＳＣの抵抗値が低くなるように配線し、残りをＳＲＡＭセルの縦横比に応じて、配線する構成でもよい。
【０１３０】
また、上記実施形態では、評価セルの内部回路構成として図２に示したように、ＳＲＡＭセルを構成するＮＭＯＳトランジスタが形成されるＰウエルの電圧と、ドライバトランジスタのソース端子に供給する電圧とを、セル接地線ＶＳＳＣにより供給する構成としたが、Ｐウエル電圧を供給する配線をセル接地線ＶＳＳＣとし、ドライバトランジスタのソース端子は接地線ＶＳＳへ接続してもよい。このようにすれば、セル接地線ＶＳＳＣに供給する電圧を変化させ、ＮＭＯＳトランジスタのバックバイアス特性を変化させることができ、より詳細な単体トランジスタの特性評価を行うことができる。また、上記実施形態では、６トランジスタ型セルを用いて説明したが、ＳＲＡＭセルは、一端がＳＲＡＭセルの電源に接続された高抵抗負荷素子をラッチノードへ接続し、データを保持する４トランジスタ型セルであってもよい。
【符号の説明】
【０１３１】
Ｃ１１，Ｃ１２，Ｃ２１，Ｃｎ１，Ｃ１ｍ，Ｃｎｍ…評価セル、
Ｖ１…第２の主入出力線、ＶＤＤ…主電源線、Ｖ０…第１の主入出力線、
Ｖ１１，Ｖ１２，Ｖ１ｉ，Ｖ１ｍ…第２の副入出力線、
ＶＤＤ１，ＶＤＤ２，ＶＤＤｉ，ＶＤＤｍ…副電源線、
Ｖ０１，Ｖ０２，Ｖ０ｉ，Ｖ０ｍ…第１の副入出力線、
ＢＬＣ…第２ビット主電源線、ＷＬ…主ゲート電源線、ＢＬＴ…第１ビット主電源線、
ＢＬＣ１，ＢＬＣ２，ＢＬＣｊ，ＢＬＣｎ…第２ビット副電源線、
ＷＬ１，ＷＬ２，ＷＬｊ，ＷＬｎ…副ゲート電源線、
ＢＬＴ１，ＢＬＴ２，ＢＬＴｊ，ＢＬＴｎ…第１ビット副電源線、
ＶＳＳＣ…セル接地線、ＶＤＤＣ…セル電源線、ＶＳＳ…接地線、ＶＤＤＰＥＲＩ…周辺電源線、
Ｙ１，Ｙ２，Ｙｎ…列選択線、Ｘ１，Ｘ２，Ｘｍ…行選択線、
ＰＳＷ１，ＰＳＷ２，ＰＳＷｉ，ＰＳＷｍ，ＳＳＷ１，ＳＳＷ２，ＳＳＷｊ，ＳＳＷｎ…電源線切替回路、
１０…選択回路、１０ａ…ＮＡＮＤ回路、１０ｂ…論理反転回路、２０…セルテスト回路、ＤＣ０，ＤＣ１，ＤＣ８，ＤＣ９，ＤＣ１０，ＤＣ１７…デコード信号出力回路、
ＳＴ０，ＳＴ１，ＳＴ８，ＳＴ９，ＳＴ１０，ＳＴ１７…セレクタ回路、ＣＴ…カウンタ回路、
ＡＹ，ＡＹ０，ＡＹ８…Ｙアドレス信号、
ＡＸ，ＡＸ０，ＡＸ８…Ｘアドレス信号、
ＣＡ，ＣＡ０，ＣＡ１，ＣＡ８，ＣＡ９，ＣＡ１７…カウンタアドレス信号、
ＳＥＬＣＯＮＴ…セレクタ制御信号、ＣＬＫ…クロック信号、ＴＥＳＴ０，ＴＥＳＴ１…テスト信号、
Ｔ１…第１のトランジスタ、Ｔ２…第２のトランジスタ、Ｔ３…第３のトランジスタ、
Ｔ４…第４のトランジスタ、Ｔ５…第５のトランジスタ、Ｔ６…第６のトランジスタ、
ＰＤＸ…Ｘセレクト用プリデコーダ、ＰＤＹ…Ｙセレクト用プリデコーダ、
ＭＤＸ…Ｘセレクト用メインデコーダ、ＭＤＹ…Ｙセレクト用メインデコーダ、
Ｖ１Ｐ…第２の主入出力端子、Ｖ０Ｐ…第１の主入出力端子、ＶＤＤＰ…主電源端子、
ＢＬＣＰ…第２ビット主電源端子、ＢＬＴＰ…第１ビット主電源端子、ＷＬＰ…主ゲート電源端子、ＶＳＳＣＰ…セル接地端子、ＶＤＤＣＰ…セル電源端子、ＶＤＤＰＥＲＩＰ…周辺電源端子、ＶＳＳＰ…接地端子、ＳＥＬＣＯＮＴＰ…セレクタ制御信号入力端子、ＣＬＫＰ…クロック信号入力端子、ＴＥＳＴ０Ｐ，ＴＥＳＴ１Ｐ…テスト信号入力端子、ＡＸ０Ｐ…Ｘアドレス入力端子、ＡＹ０Ｐ…Ｙアドレス入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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