(57)【特許請求の範囲】
【請求項１】
基板表面からの深さが第１の深さを有する溝部が周囲に形成されることで区画された素子形成領域を有する半導体基板と、
前記素子形成領域にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両脇の前記素子形成領域に、前記基板表面からの深さが前記第１の深さより浅い第２の深さで形成され、前記溝部の側壁に露出した露出面を有するソース／ドレイン領域と、
前記溝部に埋め込み形成された塗布型酸化膜の素子分離絶縁膜とを具備し、
前記ゲート電極は前記素子形成領域から前記素子分離絶縁膜上に延出し、前記ゲート電極が上方に位置していない前記素子分離絶縁膜の上面は、前記第１の深さより浅くかつ前記第２の深さより深い高さに位置し、前記溝部の側壁に露出した前記露出面が全体にわたり前記素子分離絶縁膜に接していない状態とされ、
前記ゲート電極の側面に第１シリコン酸化膜が形成され、前記第１シリコン酸化膜の側面に第１シリコン窒化膜が形成され、第２シリコン酸化膜が、前記第１シリコン窒化膜、前記ソース／ドレイン領域及び前記素子分離絶縁膜の上面に形成され、第２シリコン窒化膜が前記第２シリコン酸化膜上に形成されることを特徴とする半導体装置。
【請求項２】
基板表面からの深さが第１の深さを有する溝部が周囲に形成されることで区画された素子形成領域を有する半導体基板と、
前記素子形成領域にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両脇の前記素子形成領域に、前記基板表面からの深さが前記第１の深さより浅い第２の深さで形成され、前記溝部の側壁に露出した露出面を有するソース／ドレイン領域と、
前記溝部に埋め込み形成された塗布型酸化膜の素子分離絶縁膜とを具備し、
前記ゲート電極は前記素子形成領域から前記素子分離絶縁膜上に延出し、前記ゲート電極が上方に位置していない前記素子分離絶縁膜の上面は、前記第１の深さより浅くかつ前記第２の深さより深い高さに位置し、前記溝部の側壁に露出した前記露出面が全体にわたり前記素子分離絶縁膜に接していない状態とされ、
前記ゲート電極の側壁面に形成された第１のシリコン酸化膜と、
前記シリコン酸化膜に積層するように形成されたスペーサ状の第１のシリコン窒化膜と、
前記ゲート電極の上面および側壁面の前記シリコン窒化膜の表面、前記ソース／ドレイン領域の上面、前記溝部に埋め込み形成された素子分離絶縁膜の上面を覆うように積層形成された第２のシリコン酸化膜および第２のシリコン窒化膜と
を備えていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記溝部の内壁面と前記素子分離絶縁膜との間に形成された非塗布型の酸化膜を備えたことを特徴とする半導体装置。
【請求項４】
ゲート絶縁膜を介してゲート電極が形成される第１導電型の半導体基板の素子形成領域の周囲に溝を形成する工程と、
前記溝内に塗布型酸化膜を埋め込み形成して素子分離領域を形成する工程と、
前記素子形成領域に第１の濃度で不純物を導入して前記第１導電型とは逆導電型である第２導電型の低濃度不純物領域を形成する工程と、
前記低濃度不純物領域の形成の後、前記ゲート電極にＬＤＤ構造形成用のスペーサを形成する工程と、
前記素子形成領域に前記ゲート電極および前記スペーサをマスクとして前記第１の濃度より濃い第２の濃度の濃度で不純物をイオン注入により導入し、前記第２導電型の高濃度不純物領域を形成する工程と、
前記素子分離領域として前記溝に埋め込み形成された前記塗布型酸化膜を前記高濃度でイオン注入した不純物のピーク分布深さよりも深くまで除去するウェットエッチング処理工程と、
前記ウェットエッチング処理の後に、前記イオン注入の不純物を活性化させるために実施する熱処理工程と、
前記熱処理工程の後、前記塗布型酸化膜上に非塗布型酸化膜を形成する工程とを備え、
前記ウェットエッチング処理工程では、前記スペーサも同時に除去することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記半導体基板の溝内を埋め込む塗布型酸化膜は、ポリシラザン膜であることを特徴とする半導体装置の製造方法。
【請求項６】
第１導電型の半導体基板の素子形成領域の周囲に溝を形成する工程と、
前記溝内に塗布型酸化膜を埋め込み形成して素子分離領域を形成する工程と、
前記素子形成領域にゲート絶縁膜を介してゲート電極を積層形成する工程と、
前記素子形成領域に前記ゲート電極をマスクとして第１の濃度で不純物を導入して前記第１導電型とは逆導電型である第２導電型の低濃度不純物領域をソース／ドレイン領域として形成する工程と、
前記ゲート電極上面および側壁と前記半導体基板の表面と前記素子分離領域の表面とに第１のシリコン酸化膜およびシリコン窒化膜を積層形成する工程と、
前記シリコン窒化膜をスペーサ加工する工程と、
前記ゲート電極上面および側壁と前記半導体基板の表面と前記素子分離領域の表面とにスペーサ形成用シリコン酸化膜を形成する工程と、
前記スペーサ形成用シリコン酸化膜をスペーサ加工してスペーサを形成する工程と、
前記素子形成領域に前記ゲート電極および前記スペーサをマスクとして前記第１の濃度より濃い第２の濃度の濃度で不純物をイオン注入により導入し、前記第２導電型の高濃度不純物領域を形成する工程と、
前記スペーサを除去すると共に前記素子分離領域として前記溝に埋め込み形成された前記塗布型酸化膜を前記高濃度でイオン注入した不純物のピーク分布深さよりも深くまで除去するウェットエッチング処理工程と、
前記ウェットエッチング処理工程の後に、前記イオン注入の不純物を活性化させるために実施する熱処理工程と、
前記熱処理工程の後、前記塗布型酸化膜上に非塗布型酸化膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記熱処理工程に続いて、
前記ゲート電極および前記ソース／ドレイン領域並びに前記溝に埋め込み形成された前記塗布型酸化膜の上面に第２のシリコン酸化膜および第２のシリコン窒化膜を積層形成する工程を設けたことを特徴とする半導体装置の製造方法。
【請求項８】
第１導電型の半導体基板の素子形成領域の周囲に溝を形成する工程と、
前記溝内に塗布型酸化膜を埋め込み形成して素子分離領域を形成する工程と、
前記素子形成領域にゲート絶縁膜を介してゲート電極を積層形成する工程と、
前記素子形成領域に前記ゲート電極をマスクとして第１の濃度で不純物を導入して前記第１導電型とは逆導電型である第２導電型の低濃度不純物領域を形成する工程と、
前記ゲート電極にＬＤＤ構造形成用のスペーサを形成する工程と、
前記素子形成領域に前記ゲート電極および前記スペーサをマスクとして前記第１の濃度より濃い第２の濃度の濃度で不純物をイオン注入により導入し、前記第２導電型の高濃度不純物領域を形成する工程と、
前記ゲート電極および前記スペーサ部分を覆うようにレジストをパターンニングする工程と、
前記レジストをマスクとして用い、前記素子分離領域として前記溝に埋め込み形成された前記塗布型酸化膜を前記高濃度でイオン注入した不純物のピーク分布深さよりも深くまで除去するウェットエッチング処理工程と、
前記レジストを剥離する工程と、
前記イオン注入の不純物を活性化させるために実施する熱処理工程と、
前記塗布型酸化膜上に非塗布型酸化膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記熱処理工程に続いて、
前記ゲート電極および前記ソース／ドレイン領域並びに前記溝に埋め込み形成された前記塗布型酸化膜の上面に第２のシリコン酸化膜および第２のシリコン窒化膜を積層形成する工程を設けたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子形成領域の周囲に塗布型の酸化膜を埋め込んだ構成の素子分離領域を設けた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
例えば、フラッシュメモリ装置などの半導体装置は、微細な素子分離構造を形成するためＳＴＩ(Shallow Trench Isolation)による素子分離構造を採用している。ＳＴＩ構造は、半導体基板の表面に細長い素子分離溝を形成し当該素子分離溝内に素子分離用の絶縁膜を形成することで形成するもので、これによって素子形成領域を分離形成している。上記したＳＴＩ構造を採用している特許文献１のものでは、素子分離溝内に塗布型酸化膜としてポリシラザン膜を埋め込むと共に当該ポリシラザン膜上にＨＤＰ（high density plasma）ＣＶＤ法によるシリコン酸化膜を形成して素子分離絶縁膜が構成されている。
【０００３】
上記したポリシラザン膜は、ポリシラザンの塗布液を塗布した後に熱処理をすることで酸化膜に転換するものであるが、この熱処理をする際にポリシラザン自身が収縮するのでその応力が半導体基板側に作用する。特に塗布量が多い部分においては発生する応力も大きくなるので、ポリシラザンと接触している部分の半導体基板に与えるひずみ応力も大きくなる。
【０００４】
たとえば周辺回路部のトランジスタを形成する領域では、半導体基板の素子形成領域を囲むようにしてＳＴＩを形成するので、素子形成領域がポリシラザン膜と接する部分では大きな応力を受けて結晶欠陥や転位が発生する原因となりやすい。特に、トランジスタの不純物拡散領域としてＬＤＤ（lightly doped drain）構造を採用する場合に、高濃度不純物領域を形成する際に転位が発生しやすくなる問題がある。
【０００５】
すなわち、ＬＤＤ構造の高濃度不純物領域を形成する場合に、半導体基板の内部においてｐｎ接合が形成される深さ、つまりイオン注入時に不純物濃度がピークレベルにある深さの位置で、イオン打ち込みによる結晶欠陥が多数発生している。この結晶欠陥を低減させて不純物を活性化させるために熱処理を行う。このとき、素子形成領域と接するＳＴＩの部分で半導体基板がポリシラザンから応力を受けるので、結晶欠陥を核として半導体基板の内部に線状欠陥である転位が発生しやすくなる。このような転位はｐｎ接合のリーク電流増大の原因となるので抑制することが望ましい。
【０００６】
このような半導体基板に発生する結晶欠陥の低減を図ろうとするものとして、例えば特許文献２に示すものがある。この特許文献２に示されるものは、半導体基板に不純物をイオン注入により打ち込んだ領域に、素子分離領域から応力を受けて結晶欠陥が発生するのを抑制するため、埋め込んだ酸化膜をあらかじめ落とし込んでおくことで応力による悪影響を低減するようにしたものである。
【０００７】
しかしながら、上記の特許文献２に示されるものは、ＳＴＩ領域に埋め込み形成した埋め込み酸化膜をドライエッチング法により落とし込みを行い、この後、シリコン基板にイオン注入法により不純物を打ち込むことでソース／ドレイン領域を形成するので、次のような不具合がある。
【０００８】
まず、ＳＴＩ領域の埋め込み酸化膜の落とし込みを行った状態でシリコン基板に不純物を打ち込むことは、ＳＴＩ領域と接する部分のシリコン基板の埋め込み酸化膜が除去された部分からのイオン注入の回り込みが発生するので、ソース／ドレイン領域の形状が所定の形状とならず変形してしまうためこのような工程を採用することは難しい。
【０００９】
そこで、先に不純物のイオン注入を行うことも考えられるが、この場合には不純物をシリコン基板にイオン注入した後にＳＴＩ領域の埋め込み酸化膜の落とし込みを行うことになるが、ドライエッチングにより埋め込み酸化膜の落とし込みを行うと、先行して行ったシリコン基板の表面の不純物が導入された部分が不純物と共にエッチングされてソース／ドレイン領域が所定どおり形成されなくなる不具合がある。このことは、前述した技術的課題であるＬＤＤ構造を形成するための高濃度不純物領域を形成する場合には、特に顕著に影響を受けることになるため、工程順序を変更することで課題を解決することはできない。
【特許文献１】特開２００６−１５６４７１号公報
【特許文献２】特開２００４−２２８５５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、ＳＴＩ構造により素子分離を行う半導体装置において、ソース／ドレイン領域の形成時に半導体基板に転位などが発生するのを抑制できる構成の半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１１】
本発明の半導体装置の一態様は、基板表面からの深さが第１の深さを有する溝部が周囲に形成されることで区画された素子形成領域を有する半導体基板と、前記素子形成領域にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両脇の前記素子形成領域に、前記基板表面からの深さが前記第１の深さより浅い第２の深さで形成され、前記溝部の側壁に露出した露出面を有するソース／ドレイン領域と、前記溝部に埋め込み形成された塗布型酸化膜の素子分離絶縁膜とを具備し、前記ゲート電極は前記素子形成領域から前記素子分離絶縁膜上に延出し、前記ゲート電極が上方に位置していない前記素子分離絶縁膜の上面は、前記第１の深さより浅くかつ前記第２の深さより深い高さに位置し、前記溝部の側壁に露出した前記露出面が全体にわたり前記素子分離絶縁膜に接していない状態とされ、前記ゲート電極の側面に第１シリコン酸化膜が形成され、第１シリコン酸化膜の側面に第１シリコン窒化膜が形成され、第２シリコン酸化膜が、第１シリコン窒化膜、前記ソース／ドレイン領域及び前記素子分離絶縁膜の上面に形成され、第２シリコン窒化膜が第２シリコン酸化膜上に形成されることを特徴とする。
【００１２】
本発明の半導体装置の製造方法の一態様は、ゲート絶縁膜を介してゲート電極が形成される第１導電型の半導体基板の素子形成領域の周囲に溝を形成する工程と、前記溝内に塗布型酸化膜を埋め込み形成して素子分離領域を形成する工程と、前記素子形成領域に第１の濃度で不純物を導入して前記第１導電型とは逆導電型である第２導電型の低濃度不純物領域を形成する工程と、前記低濃度不純物領域の形成の後、前記ゲート電極にＬＤＤ構造形成用のスペーサを形成する工程と、前記素子形成領域に前記ゲート電極および前記スペーサをマスクとして前記第１の濃度より濃い第２の濃度の濃度で不純物をイオン注入により導入し、前記第２導電型の高濃度不純物領域を形成する工程と、前記素子分離領域として前記溝に埋め込み形成された前記塗布型酸化膜を前記高濃度でイオン注入した不純物のピーク分布深さよりも深くまで除去するウェットエッチング処理工程と、前記ウェットエッチング処理の後に、前記イオン注入の不純物を活性化させるために実施する熱処理工程と、前記熱処理工程の後、前記塗布型酸化膜上に非塗布型酸化膜を形成する工程と、前記ウェットエッチング処理工程では、前記スペーサも同時に除去することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ソース／ドレイン領域の形成時に半導体基板に転位などが発生するのを抑制でき、接合リーク不良を改善することができる。
【発明を実施するための最良の形態】
【００１４】
（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置の周辺回路部などに形成されるＬＤＤ構造を有するトランジスタに適用した場合の第１の実施形態について図１〜図１６を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１５】
先ず、図１および図２を参照して本実施形態のトランジスタの構成を説明する。図１および図２はＮＡＮＤ型フラッシュメモリ装置に用いる周辺回路のトランジスタの縦断面図および平面図を模式的に示しており、図１は、図２中切断線Ａ−Ａで示す部分の断面に対応している。
【００１６】
半導体基板であるＰ型シリコン基板１に、素子形成領域である活性領域２を囲うようにＳＴＩ（shallow trench isolation）構造の素子分離領域３が形成されている。素子分離領域３は、シリコン基板１に形成されたトレンチ（溝）部４の内壁面に沿って形成されたＨＴＯ（high temperature oxide）膜５およびこのＨＴＯ膜５上に形成された素子分離膜としての塗布型酸化膜であるＳＯＧ（spin on glass）膜６から構成されている。トレンチ部４は底面部がシリコン基板１の表面からの深さＨ１に位置するよう形成されている。ＳＯＧ膜６は、その上面がトレンチ部４の底面部から所定高さ、つまりシリコン基板１の表面からの深さが深さＨ１より浅い深さＨ２の位置に位置するようトレンチ部４に埋め込み形成されている。ＳＯＧ膜６は、例えばポリシラザン（ＰＳＺ；polysilazane）の薬液を塗布して熱処理をすることで酸化膜に転換したポリシラザン膜である。また、このＳＯＧ膜６の上面には所定膜厚のＴＥＯＳ（tetraethyl orthosilicate）酸化膜７およびシリコン窒化膜８が積層形成され、さらに溝４内およびその上部を埋め込むようにＢＰＳＧ膜９が形成されている。
【００１７】
活性領域２の上部にはこの活性領域２を、図２中上下方向に横切るようにしてゲート電極Ｇが形成されている。このゲート電極Ｇは、シリコン基板１上に形成されたゲート絶縁膜１０を介して形成されている。このゲート電極Ｇは下層から多結晶シリコン膜１１、ゲート間絶縁膜１２、多結晶シリコン膜１３およびコバルトシリサイド（ＣｏＳｉ２）膜１４が積層されて構成されている。なお、このゲート電極Ｇは、メモリセルトランジスタのゲート電極の形成工程と同じ工程で形成されている。なお、ゲート電極Ｇの、メモリセルトランジスタの浮遊ゲート電極層に相当する多結晶シリコン膜１１とメモリセルトランジスタの制御ゲート電極層に相当する多結晶シリコン膜１３との間のゲート間絶縁膜１２には開口部１２ａが形成され、多結晶シリコン膜１１、１３間が電気的に短絡した状態に形成されている。
【００１８】
活性領域２の表層部には、ゲート電極Ｇを挟むようにしてＬＤＤ構造のソース／ドレイン領域が、ゲート電極Ｇの下部の除く活性領域２全体にわたり形成されている。このＬＤＤ構造のソース／ドレイン領域はシリコン基板１の導電型とは逆導電型であるＮ型の不純物拡散領域であり、第１の濃度の低濃度不純物拡散領域１ａおよび第１の濃度より高い第２の濃度の高濃度不純物領域１ｂで構成されている。低濃度不純物拡散領域１ａは一端がゲート電極Ｇの下まで延出することでゲート電極Ｇと所定長だけオーバーラップしている。高濃度不純物領域１ｂは一端部がゲート電極Ｇの側壁から所定間隔離れた位置に位置するよう形成されている。また、シリコン基板１の表面からの、高濃度不純物領域１ｂの形成深さすなわち不純物分布がピークレベルにある深さまたはｐｎ接合部の深さｄ１は、低濃度不純物拡散領域１ａの形成深さ（不純物分布がピークレベルにある深さまたはｐｎ接合部の深さ）ｄ２よりも深く形成されている。なお、高濃度不純物領域１ｂは深さｄ２を保って、ゲート電極Ｇの延出方向および延出方向と直交する方向に沿って、活性領域２の端部まで形成されている。同様に、低濃度不純物領域１ａも深さｄ１を保って、ゲート電極Ｇの延出方向および延出方向と直交する方向に沿って、活性領域２の端部まで形成されている。したがって、活性領域２と素子分離領域３の境界面である活性領域２の側壁それぞれに、低濃度不純物領域１ａおよび高濃度不純物領域１ｂのｐｎ接合部が露出している。
【００１９】
また、高濃度不純物領域１ｂの形成深さｄ２は、活性領域２に隣接する素子分離領域３のＳＯＧ膜６の上面の深さＨ２より浅くなるよう形成されている。
ゲート電極Ｇの側壁面および活性領域２の表面には、前述した素子分離領域３のＳＯＧ膜６の上面に形成したものと同じＴＥＯＳ酸化膜７およびシリコン窒化膜８が積層形成されている。そして、この上面にゲート電極Ｇの上面の高さまでＢＰＳＧ膜９が埋め込み形成されている。
【００２０】
ゲート電極Ｇの上面およびＢＰＳＧ膜９の上面には、エッチングストッパとしてのシリコン窒化膜１５が形成されている。そして、この上面には層間絶縁膜１６が積層形成されている。また、層間絶縁膜１６、シリコン窒化膜１５、ＢＰＳＧ膜９、シリコン窒化膜８およびＴＥＯＳ酸化膜７を貫通するようにコンタクトホールが形成されており、その内部にコンタクトプラグ１７が埋め込み形成されている。コンタクトプラグ１７の上部は配線層１８に電気的に接続する構成とされており、コンタクトプラグ１７の下部はソース／ドレイン領域の高濃度不純物領域１ｂに接している。
【００２１】
上記構成のトランジスタにおいては、シリコン基板１の活性領域２に隣接する素子分離領域３のＳＯＧ膜６が所定深さＨ２まで落とし込まれていて、活性領域２に形成しているＬＤＤ構造の高濃度不純物領域１ｂの形成深さｄよりも深いので、活性領域２の側壁に露出する高濃度不純物領域１ｂのｐｎ接合部全体とＳＯＧ膜６が接することがなく、高濃度不純物領域１ｂがＳＯＧ膜６から受ける収縮応力の影響が緩和される。これによって、結晶欠陥が応力を受けることによるシリコン基板１内での転位の発生を抑制することができ、リーク電流の低減を図るとともに転位発生に起因した素子不良の発生を抑制することができる。
また、高濃度不純物領域１ｂに加えて活性領域２の側壁に露出する低濃度不純物領域１ａのｐｎ接合部についてもＳＯＧ膜６が接することがなく、応力の緩和を図ることができ、上記した応力による悪影響を抑制する効果を高めたものとすることができる。
【００２２】
次に、上記構成の製造工程について図３〜図１５を参照して説明する。図３および図４は、製造工程の段階における上記した効果の得られる部分を三次元的に示す模式的な図であり、図５〜図１５は図１に対応した部分の製造工程の各段階における模式的な構成を示す図である。
【００２３】
まず、図５に示すように、素子分離領域３を形成し、その後、ゲート電極Ｇの積層構造を形成する。
まず、シリコン基板１に、ゲート酸化膜１０を所定膜厚で形成し、次にメモリセルトランジスタ部において浮遊ゲート電極となり、周辺回路部においては下部電極となる多結晶シリコン膜１１を形成する。この後、多結晶シリコン膜１１の上面にシリコン窒化膜などのハードマスク材料（図示せず）を堆積させてからリソグラフィ処理にてレジストをパターンニングする。このレジストをマスクにシリコン窒化膜を加工してハードマスクを形成し、これをマスクとして多結晶シリコン膜１１、シリコン酸化膜１０およびシリコン基板１をＲＩＥ（reactive ion etching）法により加工して、シリコン基板１の表面からの深さがＨ１のトレンチ（溝）４を形成する。
【００２４】
次に、ＨＴＯ膜５をトレンチ４の内壁面に成膜形成し、この後、ＳＯＧ膜６を形成するためのポリシラザンを塗布し、トレンチ４内をポリシラザン塗布液で充填する。続いて、４００〜５００℃程度の酸化性雰囲気中にて熱処理を行い、ポリシラザン塗布液をシリコン酸化膜へ転換しＳＯＧ膜６を形成する。次に、ＣＭＰ（chemical mechanical polishing）法により、シリコン窒化膜をストッパ膜としてＳＯＧ膜６を研磨することで平坦化処理を行い、トレンチ４内部にＳＯＧ膜６が埋め込まれた状態とする。
【００２５】
次に、ＳＯＧ膜６をストッパ膜としてのシリコン窒化膜の膜厚分だけエッチバックしてから、シリコン窒化膜を剥離し、メモリセルトランジスタ部においてゲート間絶縁膜となる絶縁膜１２を形成する。この絶縁膜１２は例えばＯＮＯ（oxide-nitride-oxide）膜やアルミナ等を有する高誘電体膜で構成される。このゲート間絶縁膜１２は、浮遊ゲート型の不揮発性メモリのメモリセルトランジスタで必要であるが周辺回路部のトランジスタとしては必要がないため、フォトリソグラフィ処理により開口部１２ａを形成する。次に、絶縁膜１２および開口部１２ａ上に、上部電極を構成する多結晶シリコン膜１３を形成する。このとき、多結晶シリコン膜１３は開口部１２ａを介して多結晶シリコン膜１１と電気的に短絡される。さらにこの上面にゲート電極Ｇの加工時に使用するマスク材としてシリコン窒化膜１９を成膜し、図５の状態とする。
【００２６】
次に、図６に示すように、フォトリソグラフィ法およびＲＩＥ法を用いてゲート電極Ｇのパターンニングを行なう。シリコン窒化膜１９をエッチングしてハードマスクとし、これをマスクとして多結晶シリコン膜１３、ゲート間絶縁膜１２、多結晶シリコン膜１１をエッチングする。この際、ＳＯＧ膜６も、その上面がシリコン基板１の表面付近に位置する程度までエッチバックされる。
【００２７】
続いて、図７に示すように、ゲート電極Ｇおよび素子分離領域３のＳＯＧ膜６をマスクとしてＮ型の不純物のイオン注入を行い、ゲート電極Ｇの下部を除く活性領域２全体に、シリコン基板１の表面からの深さｄ１に不純物分布のピークレベルが位置する第１の濃度のＮ型の低濃度不純物領域１ａを形成する。この低濃度不純物領域１ａは、ＬＤＤ構造を有するソース／ドレインを形成するためのものである。なお、図７において、低濃度不純物領域１ａとシリコン基板１との境界線が不純物分布のピークレベルを示している。
【００２８】
次に、図８に示すように、ゲート電極Ｇの側壁に活性領域２の面に接する部分での幅寸法Ｓのスペーサ２０を形成する。これは、ＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法によりＴＥＯＳ酸化膜をライナー状すなわち全面に形成し、この後ライナー状のＴＥＯＳ膜をＲＩＥ法によりエッチバック処理を行って形成する。
【００２９】
このスペーサ２０を利用して、図９に示すように、高濃度でＮ型のイオン注入処理を行ってゲート電極Ｇおよびスペーサ２０の下部を除く活性領域２全体に、第１の濃度より濃い第２の濃度のＮ型の高濃度不純物領域１ｂを活性領域２に形成する。このとき、高濃度不純物領域１ｂの一端部はスペーサ２０によって遮られる幅寸法Ｓだけゲート電極Ｇから離れた位置に位置する。また、高濃度不純物領域１ｂは低濃度不純物領域１ａのシリコン基板１の表面からの深さｄ１よりも深い位置ｄ２に不純物分布のピークができるようにイオン注入される。なお、図８においても、高濃度不純物領域１ｂとシリコン基板１との境界線は不純物分布のピークレベルを示している。なお、このイオン注入では、イオン注入領域が、イオン損傷によりシリコンがアモルファス化している。また、不純物のピーク分布深さｄ１、ｄ２は、注入するイオン種や注入条件である加速電圧や注入量に依存している。不純物のピーク分布深さｄ２の領域には図１０に示しているように点欠陥Ｐが発生しやすい状態となっている。
【００３０】
図３は、上記した図９に示す状態を三次元的に示したものである。シリコン基板１の活性領域２は、素子分離領域３で包囲された状態に設けられている。加工途中におけるゲート電極Ｇにはスペーサ２０が側壁部に形成されている。高濃度不純物領域１ｂの端部はスペーサ２０の外側に沿う位置に形成されている。図３において、スペーサ２０のシリコン基板１の表面での幅寸法Ｓは高濃度不純物領域１ｂが低濃度不純物領域１ａに対して後退する寸法にほぼ等しい。
【００３１】
次に、図１０に示すように、フォトリソグラフィ処理により図示しないメモリセルトランジスタが形成される領域を覆い、図示の周辺回路部のトランジスタ形成部分が露出するようにレジストをパターンニングする。このレジストをマスクとして、フッ酸系の薬液によりウェットエッチング処理を行い、ＳＯＧ膜６の上面の高さがシリコン基板１の表面からの深さ寸法Ｈ２となるようにエッチングで落とし込みをする。このエッチングの深さ寸法Ｈ２は、前述した高濃度不純物領域１ｂの不純物のピーク分布深さｄ２よりも深くなるように設定されている。このウェットエッチング処理では、ＴＥＯＳ酸化膜で形成されているスペーサ２０およびスペーサ２０の下部に位置するＳＯＧ膜６も同時にエッチング除去される。
【００３２】
図４は上記したウェットエッチング処理を行った状態を三次元的に示したものである。この状態では、ＳＯＧ膜６が上述したように深さ方向にＨ２だけ落とし込まれることに加えて、スペーサ２０がエッチングにより除去されることに伴い、素子分離領域３のスペーサ２０の下部に位置しているＳＯＧ膜６もエッチングされている。さらにウェットエッチング処理の効果として、ゲート電極Ｇの下部の領域に形成されているＳＯＧ膜６についてもサイドエッチングが進行して、図示のようにゲート電極Ｇの下部のＳＯＧ膜６の側壁が若干えぐれた状態となる。これにより、活性領域２に形成した高濃度不純物領域１ｂおよび低濃度不純物領域１ａはいずれも、素子分離領域３に面する部分でＳＯＧ膜６とは直接接しない状態となる。すなわち、活性領域２の側壁に露出した高濃度不純物領域１ｂおよび低濃度不純物領域１ａの露出面はいずれもＳＯＧ膜６とは接しない。
【００３３】
続いて、ＲＴＡ（rapid thermal annealing）により、イオン注入処理により低濃度不純物領域１ａおよび高濃度不純物領域１ｂに導入した不純物の活性化を行なうと共に結晶性の回復も行なう。これによって、活性領域２にＬＤＤ構造のソース／ドレインが形成される。このとき、上述したようにＳＯＧ膜６の落とし込みを行なっているので、ＳＯＧ膜６による高い引張ストレスの影響を低減した状態で熱処理をすることができるため、ＲＴＡ処理に起因して転位が発生するのを抑制でき、これによってｐｎ接合リーク電流の特性を良好に維持することができ、図１６（ａ）に示すように、接合リーク電流の規格値Ｉｏを満たすことができる。
【００３４】
この場合、上述のＳＯＧ膜６の落とし込み深さＨ２は、高濃度不純物領域１ｂの深さ寸法ｄ２に対して浅いか深いかによって大きく変動することが確認できた。図１６（ｂ）はその落とし込み深さＨを変化させた場合のｐｎ接合のリーク電流特性を測定した結果を示す。この結果によると、落とし込み深さＨが高濃度不純物領域１ｂの深さｄ２よりも大きいとき（（ａ）Ｈ２＞ｄ２）に、接合リーク電流の規格値Ｉｏを満たし、深さｄ２よりも小さくなるにしたがって（（ｂ）Ｈ２＜ｄ２、（ｃ）Ｈ２＜＜ｄ２）接合リーク電流が増大していることがわかる。ここで、（ｃ）のＨ２＜＜ｄ２の条件は、従来相当の構成つまりＳＯＧ膜６の落とし込みをしていない構成のものに相当することになる。
【００３５】
なお、このアニール処理にて、低濃度不純物領域１ａおよび高濃度不純物領域１ｂのｐｎ接合部が形成されるが、このｐｎ接合部の位置は不純物のピーク分布の深さｄ１、ｄ２に比べ厳密に言えば若干深くなる。したがって、ＳＯＧ膜６の上面の高さをｐｎ接合部が形成される深さより深く形成してもよい。
【００３６】
次に、図１１に示すように、ゲート電極Ｇの上面、側面、活性領域２の表面およびＳＯＧ膜６の表面を覆うようにＴＥＯＳ酸化膜７およびシリコン窒化膜８をＬＰ−ＣＶＤ法により成膜する。
【００３７】
次に、図１２に示すように、ゲート電極Ｇの上面まで部分を満たすように非塗布型の酸化膜としてＢＰＳＧ膜９を形成する。ここでは、ＣＶＤ法によりＢＰＳＧ膜９をゲート電極Ｇが埋まる状態となるように成膜し、この後メルト処理を行ってボイドの発生を抑制し、その後、ＣＭＰ法によりシリコン窒化膜８をストッパとして研磨し、図示の状態のように平坦化を図る。
【００３８】
続いて、図１３に示すように、シリコン窒化膜８、ＴＥＯＳ酸化膜７およびシリコン窒化膜１９を除去すると共にＢＰＳＧ膜９のエッチバックを行い、ゲート電極Ｇの多結晶シリコン膜１３の上面を露出させた状態とする。図示の状態ではＢＰＳＧ膜９の上面と多結晶シリコン膜１３の上面を一致させた状態としているが、多結晶シリコン膜１３をＢＰＳＧ膜９の上面よりも突出するようにしても良い。
【００３９】
次に、図１４に示すように、多結晶シリコン膜１３の上部をコバルトシリサイド層１４に形成した上で全面にバリア膜としてのシリコン窒化膜１５を成膜する。コバルトシリサイド層１４の形成では、図１３の状態で多結晶シリコン膜１３の表面をウェットエッチング処理などで清浄にした後にコバルト膜を成膜し、熱処理を行なうことでコバルト膜と接している多結晶シリコン膜１３の部分が反応してシリサイド化しコバルトシリサイド層１４を形成することができる。シリサイド化の後、未反応のコバルト膜を剥離し、シリコン窒化膜１５をコバルトシリサイド層１４による汚染防止のバリア絶縁膜として形成する。
【００４０】
この後、図１５に示すように、ＣＶＤ法により層間絶縁膜としてＴＥＯＳ酸化膜１６を４００ｎｍ成膜する。その後、デュアルダマシン構造を採用したコンタクトプラグ１７および配線層１８を形成する。フォトリソグラフィ処理により、ＴＥＯＳ酸化膜１６にコンタクトホール１７ａおよび配線溝１８ａをＲＩＥ技術により形成する。この後、図１に示しているように、コンタクトホール１７ａおよび配線溝１８ａ内に導体を埋め込みコンタクトプラグ１７および配線層１８を形成する。埋め込む導体は、バリアメタルとしてＴｉ／ＴｉＮを積層でＣＶＤ法により成膜した後、タングステン（Ｗ）をＣＶＤ法にて充填する。これによって、図１に示す構成を得ることができる。以後、図示はしないが、この上層への多層配線プロセスへ続く。
【００４１】
このような製造工程を採用しているので、ＬＤＤ構造を形成するための高濃度不純物領域用のイオン注入の後にＲＴＡ処理で発生しやすい結晶欠陥に起因した転位の発生を抑制することができ、接合リーク電流特性を良好に維持することができる。具体的には、イオン注入の後に、素子分離領域３のＳＯＧ膜６を深さＨ２（Ｈ２＞ｄ２）まで落とし込んだ後にＲＴＡ処理をするので、ＳＯＧ膜６が活性領域２に及ぼす引張応力を緩和することができるようになる。
また、ＳＯＧ膜６の落とし込み深さＨ２を、高濃度不純物領域１ｂの不純物のピーク分布位置の深さまたはｐｎ接合が形成される深さｄ２よりも深くすることが良好な結果を得られることがわかった。
【００４２】
（第２の実施形態）
図１７ないし図２２は本発明の第２の実施形態を示すものであり、以下、第１の実施形態と異なる部分について説明する。この実施形態では、第１の実施形態において図１０で示した素子分離構造３を形成しているＳＯＧ膜６の落とし込みのウェットエッチング工程で、同時に剥離されるゲート電極Ｇの側壁に形成されたスペーサ２０の膜厚が薄い構成の場合に発生する不具合を解決するものである。
【００４３】
スペーサ２０の膜厚が薄い場合には、ＳＯＧ膜６の落とし込みのウェットエッチング処理の際に先にスペーサ２０が剥離されてしまい、さらにエッチングが進むとゲート電極Ｇとシリコン基板１との間のゲート酸化膜１０の端面部にエッチング液が接触してゲート酸化膜１０にダメージを与えてしまうことになる。したがって、パターン設計や加工工程の都合上で、スペーサ２０の膜厚を厚く形成することができない場合には、この課題を解決する必要がある。
【００４４】
本実施形態においては、この課題を解決するために、次のような構成を採用している。図１７はその構成を示すもので、薄い膜厚で形成されたスペーサがＳＯＧ膜６の落とし込み処理において完全に剥離されないように内部にシリコン窒化膜を介在させるように構成している。図１７に示す加工後の構成では、ゲート電極Ｇの側壁にシリコン酸化膜としてＨＴＯ（high temperature oxide）２１が形成されると共にシリコン窒化膜２２が形成された状態となっている。この場合、ＨＴＯ膜２１は、形成時においてはゲート電極Ｇの側壁を全面に覆う状態となっていたものが、加工工程を経ることで、下端部がシリコン基板１に接触すると共に、上端部が多結晶シリコン膜１３の中位程度の高さとなる状態に形成されている。
【００４５】
この構成を採用することで、シリコン窒化膜２２によりゲート酸化膜１０がウェットエッチング工程でエッチング液が接触して損傷を受けるのを防止することができる。
次に、上記構成の製造工程について、図１８〜図２２を参照して説明する。
第１の実施形態と同様にして図６のようにゲート電極の加工をした後、図７のようにソース／ドレイン領域となる低濃度不純物拡散領域１ａを形成するためのイオン注入処理を行う。この後、図１８に示すように、ＬＰ−ＣＶＤ法によりＨＴＯ膜２１をゲート電極Ｇの上面、側壁およびシリコン基板１の上面、ＳＧＯ膜６の上面部分の全面に渡って積層形成する。
【００４６】
次に、図１９に示すように、ライナー状に形成されたシリコン窒化膜２２をスペーサ加工する。これにより、ゲート電極Ｇの上面部分およびシリコン基板１の上面、ＳＯＧ膜６の上面部分のシリコン窒化膜２２は除去され、ゲート電極Ｇの側壁部分のシリコン窒化膜２２がスペーサ状に残る構成となる。このとき、ゲート電極Ｇの上面部分およびシリコン基板１の上面、ＳＯＧ膜６の上面部分のＨＴＯ膜２１は若干エッチングされるので膜厚が薄くなる。
【００４７】
次に、図２０に示すように、ゲート電極Ｇの側壁にスペーサ２３を形成する。これは、シリコン基板１にＬＤＤ構造を形成するためのもので、所定の膜厚でＴＥＯＳ酸化膜をライナー状に全面に形成し、この後、ＴＥＯＳ酸化膜をＲＩＥ法によりエッチバック処理を行って形成する。
このスペーサ２３を利用して、図２１に示すように、高濃度でＮ型のイオン注入処理を行ってゲート電極Ｇおよびスペーサ２３の下部を除く活性領域２全体に、第１の濃度より濃い第２の濃度のＮ型の高濃度不純物領域１ｂを活性領域２に形成する。この高濃度不純物領域１ｂは第１の実施形態における高濃度不純物領域１ｂと同様に形成されるもので、これによってＬＤＤ構造を形成している。
【００４８】
続いて、図２２に示すように、フォトリソグラフィ処理により図示しないメモリセルトランジスタが形成される領域を覆い、図示の周辺回路部のトランジスタ形成部分が露出するようにレジストをパターンニングする。このレジストをマスクとして、第１の実施形態と同様にして、フッ酸系の薬液によりウェットエッチング処理を行い、ＳＯＧ膜６の上面の高さがシリコン基板１の表面からの深さ寸法Ｈ２となるようにエッチングで落とし込みをする。
【００４９】
このウェットエッチング処理では、ＴＥＯＳ酸化膜で形成されているスペーサ２３およびゲート電極Ｇの上面部分のＲＴＯ膜２１、スペーサ２３の下部に位置するＲＴＯ膜２１およびゲート酸化膜１０も同時にエッチングされる。さらに、落とし込みに必要なウェットエッチング処理を所定時間実施する間に、ゲート電極Ｇの側壁面に形成されているＲＴＯ２１が、シリコン窒化膜２２で覆われていない上端部においてエッチング液にさらされているので、上端部から下方にかけてエッチングが進行し、多結晶シリコン膜１３の中位程度の高さまでエッチングで除去される。しかし、シリコン窒化膜２２を形成しているので、ゲート電極Ｇの下部のゲート酸化膜１０にエッチングが及ぶのを防止でき、ゲート酸化膜１０を確実に保護することができる。
【００５０】
また、このＳＯＧ膜６の落とし込みのウェットエッチング処理においても、第１の実施形態と同様に、ゲート電極Ｇが素子分離領域３に突出している端部においては、図４に示したように、ＳＯＧ膜６が落とし込みエッチングされることで、ゲート電極Ｇの側面のシリコン窒化膜２２の直下部分が若干えぐれた状態にエッチングされる。これにより、少なくとも活性領域２の側壁に露出した高濃度不純物領域１ｂの露出面はＳＯＧ膜６と接しない状態に形成される。また、エッチング量を適切に調整することで、低濃度不純物領域１ａについても第１の実施形態の構成と同様の状態に形成することが可能である。
【００５１】
この後、第１の実施形態で示した工程と同様に、ＲＴＡ処理により、低濃度不純物領域１ａおよび高濃度不純物領域１ｂに導入した不純物の活性化を行なうと共に結晶性の回復も行なう。これによって、活性領域２にＬＤＤ構造のソース／ドレインが形成される。また、前述のようにＳＯＧ膜６の落とし込みを行なっているので、ＳＯＧ膜６による高い引張ストレスの影響を低減した状態で熱処理をすることができるため、ＲＴＡ処理に起因して転位が発生するのを抑制でき、これによってｐｎ接合リーク電流の特性を良好に維持することができる。
【００５２】
以下、第１の実施形態と同様に、図１１〜図１５に示した工程を実施することで図１７に示した構成を得ることができる。
そして、以上の工程を採用することで、スペーサ２３の膜厚を薄くする必要がある場合においても、耐フッ酸性のあるシリコン窒化膜２２をゲート電極Ｇの側壁に形成しているので、塗布型酸化膜であるＳＯＧ膜６を落とし込みするウェットエッチング処理においてゲート電極Ｇのゲート酸化膜１０にダメージを与えることなく加工工程を実施することができるようになり、工程能力の向上を図ることができる。
【００５３】
（第３の実施形態）
図２３〜図２６は本発明の第３の実施形態を示すもので、以下、第１の実施形態と異なる部分について説明する。なお、この第３の実施形態においても、ＬＤＤ構造を形成するためのゲート電極Ｇの側壁のスペーサの膜厚を薄いものとする場合においても、ゲート電極Ｇの直下のゲート酸化膜１０にダメージを与えないようにして加工を行う点で、第２の実施形態と同じ課題を解決するものである。
【００５４】
図２３に示すように、ゲート電極Ｇの側壁面にはＬＤＤ構造形成のために使用したスペーサ２０が残された状態とされている。ＴＥＯＳ酸化膜７およびシリコン窒化膜８はスペーサ２０を介した状態でゲート電極Ｇの側壁面に形成されている。そして、このような構成を採用しているので、ゲート電極Ｇの直下のゲート酸化膜１０はスペーサ２０により保護された状態とすることができ、ゲート酸化膜１０がダメージを受けることのない構成とすることができる。
【００５５】
図２４〜図２６は、上記構成の製造工程のうち、第１の実施形態と異なる工程を示すものである。図２４は、第１の実施形態において、図９に示した工程の次の工程に対応する。図９の工程では、スペーサ２０を用いてイオン注入を行ってＬＤＤ構造を形成するための高濃度不純物領域１ｂを形成したところである。続いてＳＯＧ膜６の落とし込みのためのウェットエッチング処理を行うのに先立って、第１の実施形態においては、メモリセル領域をレジストで覆うパターンニングをしていたのに対して、この実施形態においては、図２４に示すように、ゲート電極Ｇおよびスペーサ２０をも覆うようにレジストパターン２４を形成している。
【００５６】
なお、ゲート電極Ｇ、スペーサ２０およびレジストパターン２４は、図２と同等の平面図で示すと、図２６に示すような配置で形成されている。すなわち、ゲート電極Ｇに対して、スペーサ２０はこれを囲むようにゲート電極Ｇの側壁面に形成されており、これらゲート電極Ｇおよびスペーサ２０の全体を覆うようにレジストパターン２４が形成されている。
【００５７】
次に、図２５に示すように、レジストパターン２４をマスクとして、前述同様にＳＯＧ膜６の落とし込みのウェットエッチング処理を行う。このとき、ゲート電極Ｇの側壁面に形成されているスペーサ２０は、レジストパターン２４で覆われているので、エッチングされずにそのまま残ることになる。これにより、ゲート電極Ｇの直下に形成されているゲート酸化膜１０は、エッチング液にさらされることがなくなり、ダメージを受けるのを防止することができる。
【００５８】
この後、レジストパターン２４を剥離する処理を行い、さらに、第１の実施形態で示した工程と同様に、ＲＴＡ処理により、低濃度不純物領域１ａおよび高濃度不純物領域１ｂに導入した不純物の活性化を行なうと共に結晶性の回復も行なう。これによって、活性領域２にＬＤＤ構造のソース／ドレインが形成される。また、前述のようにＳＯＧ膜６の落とし込みを行なっているので、ＳＯＧ膜６による高い引張ストレスの影響を低減した状態で熱処理をすることができるため、ＲＴＡ処理に起因して転位が発生するのを抑制でき、これによってｐｎ接合リーク電流の特性を良好に維持することができる。
以下、第１の実施形態と同様に、図１１〜図１５に示した工程を実施することで図２３に示した構成を得ることができる。
【００５９】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
ＳＯＧ膜６の落とし込み深さＨ２は、高濃度不純物領域１ｂ形成のための不純物イオン注入条件により決まる深さｄ２に依存しており、不純物深さｄ２よりもＳＯＧ膜６表面位置が下に下がるように設定することが必要十分条件であるから、その条件に適合する深さＨ２であれば良い。
【００６０】
また、高濃度不純物領域１ｂの不純物のピーク分布深さｄ２を基準として説明をしているが、より厳密にはイオン注入後のＲＴＡ処理後には不純物深さが若干深くなる。本来イオン注入後の深さ方向のプロファイルから得られる分布と活性化アニールにより不純物が拡散した後の分布とは一致しないが、半導体素子形成技術の微細化に伴いイオン注入後の活性化アニール温度が低温化され、ほぼイオン注入後の分布Ｐｅａｋとアニール後のピーク分布（ｐｎ接合部）の深さとは若干異なるもののほぼ一致するとみなすことができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施形態を示す模式的な縦断面図
【図２】模式的な平面図
【図３】製造工程の一段階を三次元的に示す模式図（その１）
【図４】製造工程の一段階を三次元的に示す模式図（その２）
【図５】製造工程の一段階を模式的に示す縦断面図（その１）
【図６】製造工程の一段階を模式的に示す縦断面図（その２）
【図７】製造工程の一段階を模式的に示す縦断面図（その３）
【図８】製造工程の一段階を模式的に示す縦断面図（その４）
【図９】製造工程の一段階を模式的に示す縦断面図（その５）
【図１０】製造工程の一段階を模式的に示す縦断面図（その６）
【図１１】製造工程の一段階を模式的に示す縦断面図（その７）
【図１２】製造工程の一段階を模式的に示す縦断面図（その８）
【図１３】製造工程の一段階を模式的に示す縦断面図（その９）
【図１４】製造工程の一段階を模式的に示す縦断面図（その１０）
【図１５】製造工程の一段階を模式的に示す縦断面図（その１１）
【図１６】（ａ）高濃度不純物領域のｐｎ接合のリーク電流特性図および（ｂ）ＳＯＧ膜の落とし込み深さを変えて測定した同特性図
【図１７】本発明の第２の実施形態を示す模式的な縦断面図
【図１８】製造工程の一段階を模式的に示す縦断面図（その１）
【図１９】製造工程の一段階を模式的に示す縦断面図（その２）
【図２０】製造工程の一段階を模式的に示す縦断面図（その３）
【図２１】製造工程の一段階を模式的に示す縦断面図（その４）
【図２２】製造工程の一段階を模式的に示す縦断面図（その５）
【図２３】本発明の第３の実施形態を示す模式的な縦断面図
【図２４】製造工程の一段階を模式的に示す縦断面図（その１）
【図２５】製造工程の一段階を模式的に示す縦断面図（その２）
【図２６】模式的な平面図
【符号の説明】
【００６２】
図面中、１はシリコン基板（半導体基板）、１ａは低濃度不純物領域、１ｂは高濃度不純物領域、２は活性領域（素子形成領域）、３は素子分離領域（素子分離構造体）、４はトレンチ（溝）、５はＨＴＯ膜、６はＳＯＧ膜（塗布型の酸化膜）、７はＴＥＯＳ酸化膜、８はシリコン窒化膜、９はＢＰＳＧ膜（非塗布型の酸化膜）、２０、２３はスペーサ、２１はＨＴＯ膜（シリコン酸化膜）、２２はシリコン窒化膜、Ｇはゲート電極である。
【図１】
0005525695.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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