(57)【特許請求の範囲】
【請求項１】
シグマデルタ変調器において、
入力信号を受信するための入力ノードと、
第１アナログ信号をデジタル値に変換するように構成された量子化器と、
前記量子化器に接続された主フィードバック構成であって、
前記デジタル値を前記シグマデルタ変調器のアナログ部品によって生じるループ遅延を補償するように第１遅延期間だけ遅延させて第１遅延値を取得し、
第１遅延値に基づいて主フィードバック信号を生成するように構成されている、主フィードバック構成と、
前記量子化器に接続された補償フィードバック構成であって、
前記デジタル値を、第１遅延期間と異なる第２遅延期間だけ遅延させて第２遅延値を取得し、前記主フィードバック構成と該補償フィードバック構成とは別のフィードバック経路であり、
第２遅延値に基づいて補償フィードバック信号を生成するように構成されている、補償フィードバック構成と、
前記入力ノードと前記量子化器との間に接続されたフォワード信号構成であって、前記主フィードバック構成および前記補償フィードバック構成に接続されている、フォワード信号構成と、を備え、
前記フォワード信号構成は、前記入力信号、前記主フィードバック信号、および前記補償フィードバック信号に基づいて、第１アナログ信号を生成し、
前記補償フィードバック信号は第１遅延期間とシグマデルタ変調器のアナログ部品によって示される実ループ遅延との間の差を補償する、シグマデルタ変調器。
【請求項２】
前記補償フィードバック構成は、前記補償フィードバック信号を生成するように構成された非ゼロ復帰デジタル−アナログ変換器を含む、請求項１に記載のシグマデルタ変調器。
【請求項３】
前記補償フィードバック構成は、前記補償フィードバック信号を生成するように構成されたゼロ復帰デジタル−アナログ変換器を含む、請求項１に記載のシグマデルタ変調器。
【請求項４】
前記主フィードバック構成は、前記主フィードバック信号を生成するように構成された第１の非ゼロ復帰デジタル−アナログ変換器を含み、
前記補償フィードバック構成は、前記補償フィードバック信号を生成するように構成された第２の非ゼロ復帰デジタル−アナログ変換器を含む、請求項１に記載のシグマデルタ変調器。
【請求項５】
前記主フィードバック構成は第１ゲインを有する主フィードバック信号を生成し、前記補償フィードバック構成は第２ゲインを有する補償フィードバック信号を生成し、第２ゲインの大きさは第１ゲインの大きさに等しくない、請求項４に記載のシグマデルタ変調器。
【請求項６】
前記主フィードバック構成は、前記主フィードバック信号を生成するように構成された非ゼロ復帰デジタル−アナログ変換器を含み、
前記補償フィードバック構成は、前記補償フィードバック信号を生成するように構成されたゼロ復帰デジタル−アナログ変換器を含む、請求項１に記載のシグマデルタ変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に混合信号回路に関し、より詳細には、連続時間型シグマデルタ変調器に関する。
【背景技術】
【０００２】
多くの現代の電子機器用途では、アナログ信号をデジタル値に変換することが望ましい。例えば、無線周波数（ＲＦ）トランシーバでは、受信されたアナログＲＦ信号はアナログベースバンド信号に復調され、該アナログベースバンド信号は後のデジタル信号処理のためにデジタルベースバンド信号に変換される。多くの電気システムでは、アナログ信号をデジタル値に変換するためにアナログ−デジタル変換器（ＡＤＣ）が利用される。しかしながら、デジタル表現の有限性による、量子化エラー（丸めまたは切り捨てによる実アナログ値と量子化デジタル値との間の差）は、アナログ−デジタル変換に本来に存在する欠点である。幾つかのＡＤＣでは、量子化エラーを低減し信号対雑音比（ＳＮＲ）を向上させるために、シグマデルタ変調（あるいは、デルタシグマ変調）が使用される。シグマデルタ変調（またはデルタシグマ変調と呼ばれる）では、フィードバックループおよび積分回路を用いてフォワード信号経路に量子化エラーが加算または減算される。量子化エラーは、アナログ入力信号周波数より大きな周波数でオーバサンプリングされ、これによって、信号に顕著な影響を与えることなく、積分器において量子化エラーをフィルタリングすることが可能となる。
【０００３】
多くのシステムにおいて連続時間型シグマデルタ変調器、すなわち、連続時間型回路を用いて構成されたシグマデルタ変調器が利用されている。連続時間型シグマデルタ変調器は、より高いサンプリング周波数のクロックで駆動されることが可能であり、これによってシグマデルタ変調器の性能が改良される。しかしながら、実用においては、高速シグマデルタ変調器（一般に、ＭＨｚ以上の範囲のサンプリング周波数を有するシグマデルタ変調器）は遅延（過剰ループ遅延（ｅｘｃｅｓｓ  ｌｏｏｐ  ｄｅｌａｙ）とも呼ばれる）を示し、その遅延によって不安定性を生じ、変調器の性能（例えば、ＳＮＲ）が低下することがある。ループ遅延は、例えば、量子化器および／またはデジタル−アナログ変換器（ＤＡＣ）において使用されるトランジスタおよび／または比較器の非ゼロのスイッチング時間から生じる。結果として、主フィードバック経路における量子化器出力の変化と対応するＤＡＣの出力における応答との間に非ゼロの遅延が存在する。ループ遅延は、例えば、比較器（または他の部品）の準安定性および／または動的要素のマッチングなど、他の要因によってさらに悪化する。ループ遅延はハードウェアおよび／または電子部品に対する改良によって低減され得るが、そうした改良は一般に電力消費の増加および面積要件の増大という犠牲を伴う者であり、それらはいずれも望ましくない。
【０００４】
変調器のフィードバック経路におけるＤＡＣがゼロ復帰（ＲＺ）パルススキームを用いる場合、シグマデルタ変調器は、主フィードバック経路におけるゲイン係数を調整することによってループ遅延を補償し得る。しかしながら、ＮＲＺパルスはＲＺパルスよりよりも良好なクロックジッタ耐性を提供するので、多くのシステムでは主フィードバック経路に非ゼロ復帰（ＮＲＺ）パルススキームが利用されている。ＮＲＺパルススキームの場合、主フィードバック経路におけるゲイン係数を調整することのみによってループ遅延を補償することは不可能である。
【０００５】
ＮＲＺパルススキームを利用する多くの従来のシステムでは、シグマデルタ変調器の主フィードバック経路に一定な遅延を意図的に挿入し、変調器伝達関数の追加の項により、この一定な遅延を補償することによって、ループ遅延の影響を軽減することが試みられている。幾つかのシステムでは、量子化器入力の前に追加のフィードバック経路が挿入され、この一定な遅延を補償するように、この追加のフィードバック経路におけるＤＡＣのゲイン係数が調整される。しかしながら、これによって、量子化器の前の積分器の出力における電圧スイングが増加する。この電圧スイングをオフセットするために、変調器の総ゲインを低減し、それによってＳＮＲを低減する必要がある。加えて、この手法によって、量子化器の入力において加算点が形成される。この加算点に存在する高周波信号を処理するために、多くの場合、加算点はアナログ加算器（例えば、高速加算増幅器）を用いて実現されており、これによって変調器の電力および面積要件が増大する。
【０００６】
高速アナログ加算器の使用を回避するために、いくつかのシステムでは、量子化器の入力から量子化器の前の積分器の入力に追加のフィードバック経路を移動させるようにデジタル微分が利用される。これによってアナログ加算器が除去され、積分器の出力における電圧スイングが低減されるものの、デジタル微分によって積分器の入力においてバイポーラＲＺパルスが生じる。これによって、クロック期間の後半における方向の反転前にクロック期間の前半において積分器の出力が誤った方向に向けられる。そのため、積分器の大きなスルーレート（ｓｌｅｗ  ｒａｔｅ）要件を生じることになる。このスルーレート要件を満たすために、積分器は追加の電力および面積を消費し、これによって、アナログ加算器を除去することから電力および面積の節約をオフセットする。他のシステムでは、比例積分（ＰＩ）補償その他、積分器の周波数応答を低下させる技術が利用され、帯域外ピーキングその他の望ましくない影響が生じ得る。
【図面の簡単な説明】
【０００７】
【図１】１つの実施形態によるシグマデルタ変調器のブロック図。
【図２】別の実施形態によるシグマデルタ変調器のブロック図。
【図３】さらに別の実施形態によるシグマデルタ変調器のブロック図。
【発明を実施するための形態】
【０００８】
本明細書に記載の技術および概念は、連続時間型シグマデルタ変調器において主フィードバック経路に挿入された意図的な遅延を補償するためのシステムおよび方法に関する。補償フィードバック経路は主フィードバック経路における遅延とは異なる遅延を有するように実装され、補償フィードバック経路における遅延は主フィードバック経路における遅延から独立している。補償フィードバック経路は各々、非ゼロ復帰（ＮＲＺ）デジタル−アナログ変換器（ＤＡＣ）を用いて実装され、ＤＡＣのゲイン係数および補償フィードバック経路の遅延は、アナログ部品のスルーレート要件を緩和するとともに、量子化器の入力の前の高速アナログ加算点（またはアナログ加算器）の必要を除去するように調整されることができる。結果として、変調器の性能を犠牲にすることなく、シグマデルタ変調器の面積、電力、コスト、および設計時間が低減される。
【０００９】
図１には、アナログ−デジタル変換器（ＡＤＣ）または別のアナログデジタル変換用途における使用に適したシグマデルタ変調器１００の例示的な一実施形態を示す。例示的な一実施形態では、シグマデルタ変調器１００は、適切に構成された連続時間型回路を含む連続時間型シグマデルタ変調器として実現される。シグマデルタ変調器１００は、これに限定されないが、入力信号を受信するための入力ノード１０２と、フォワード信号経路を確立するように構成されたフォワード信号構成１０４と、量子化器１０６と、主フィードバック信号経路を確立するように構成された主フィードバック構成１０８と、補償フィードバック信号経路を確立するように構成された補償フィードバック構成１１０と、デジタル出力１１２とを備える。シグマデルタ変調器１００の素子は、入力ノード１０２におけるアナログ入力信号を表すデジタル出力１１２におけるデジタル値を生成するように、適切に構成されている。
【００１０】
図１は、シングルエンド形式により示したシグマデルタ変調器１００の簡略図であり、シグマデルタ変調器１００の実用における実施形態は、追加のまたは代替の部品を含んでよいこと、および／または、差動式（例えば、差動入力信号に適合された差動回路として）に実装されてもよいことが理解される。これに関して、シグマデルタ変調器１００は、所与の用途の特定の必要に応じて、単一ビット動作用または多ビット動作用に構成されてよい。図１には、説明のため、二次フィードバックシグマデルタ変調器１００を示すが、本明細書に記載の主題が特定のシグマデルタトポロジに限定されることを意図したものでないことが理解される。係る主題は、本技術分野において認められるように、任意の次数を有するフォワード信号構成１０４に適合されることが可能であり、適切なシグマデルタトポロジを用いて実装されることができる。
【００１１】
例示的な一実施形態では、入力ノード１０２はフォワード信号構成１０４に接続され、該フォワード信号構成１０４は、量子化器１０６のアナログ入力１１４に接続される。量子化器１０６が量子化器入力１１４におけるアナログ信号を量子化器出力１１６においてデジタル値に変換し、量子化器出力１１６はデジタル出力１１２に接続される。主フィードバック構成１０８（または主フィードバック経路）は、デジタル出力１１２とフォワード信号構成１０４との間に接続された機能的、ハードウェア的、および／または論理的な要素の組み合わせを含む。主フィードバック構成１０８は、以下により詳しく説明するように、１つ以上の主フィードバック信号用のフィードバック信号経路を形成する。例示的な一実施形態では、主フィードバック構成１０８は、デジタル出力１１２におけるデジタル値を第１遅延期間（ｔｄ）だけ遅延させ、この遅延した値に基づいて１つ以上の主フィードバック信号を生成するように構成される。なお、主フィードバック構成１０８は、少なくとも、シグマデルタ変調器１００の入力における第１の主フィードバック信号を提供する、すなわち、以下に記載されるように、主フィードバック構成１０８は、入力ノード１０２に接続された少なくとも１つのフィードバック経路を含む。補償フィードバック構成１１０（または補償フィードバック経路）は、デジタル出力１１２とフォワード信号構成１０４との間に接続された機能的、ハードウェア的、および／または論理的な要素の組み合わせを含む。補償フィードバック構成１１０は、１つ以上の補償フィードバック信号用のフィードバック信号経路を形成する。以下に詳細に説明するように、補償フィードバック経路１１０は、デジタル出力１１２におけるデジタル値を第２遅延期間（ｔｃ）だけ遅延させ、この遅延した値に基づいて１つ以上の補償フィードバック信号を生成するように構成される。フォワード信号構成１０４（またはフォワード信号経路）は、入力ノード１０２における入力信号と、主フィードバック構成１０８からの主フィードバック信号と、補償フィードバック構成１１０からの補償フィードバック信号とに基づいて、量子化器入力１１４におけるアナログ信号を生成するように適切に構成された機能的、ハードウェア的、および／または論理な要素の組み合わせを含む。これに関して、第１遅延期間（ｔｄ）は、シグマデルタ変調器１００のアナログ部品によって生じるループ遅延を補償するように主フィードバック構成１０８に挿入される意図的な遅延を表す。第２遅延期間（ｔｃ）は、第１遅延期間の値とシグマデルタ変調器１００のアナログ部品によって示される実ループ遅延との間の差を補償する補償フィードバック信号を生成するために用いられる遅延を表す。
【００１２】
実施形態に応じて、フォワード信号経路１０４は、任意の次数により、適切なシグマデルタ回路トポロジ（例えば、ローパストポロジ、バンドパストポロジ、ハイパストポロジ、フィードバックトポロジ、フィードフォワードトポロジ、フィードフォワード−フィードバックトポロジ、または別の混成トポロジ、カスケードトポロジ、直交トポロジ、複雑トポロジなど）を用いて実現されることができる。図１に示すように、１つの実施形態では、フォワード信号経路１０４は、これに限定されないが、第１加算点１１８、第１積分器１２０、第２加算点１２２、および第２積分器１２４を含む、二次シグマデルタフィードバックトポロジとして実現される。第１加算点１１８は、入力ノード１０２と第１積分器１２０の入力との間に接続される。第２加算点１２２は、第１積分器１２０の出力と第２積分器１２４の入力との間に接続される。第２積分器１２４の出力は、量子化器入力１１４に接続されており、第２積分器１２４は量子化器入力１１４におけるアナログ信号を生成する。
【００１３】
例示的な一実施形態では、量子化器１０６は、量子化器出力１１６におけるデジタル値（量子化器入力１１４におけるアナログ信号（またはアナログ電圧レベル）を表す１つ以上のビットを含む）を生成するように構成されている。量子化器１０６は、特定のサンプリング周波数（ｆｓ）を用いて量子化器入力１１４におけるアナログ信号をサンプリングすることによって、デジタル値を生成する。例えば、通信用途において用いられる連続時間型シグマデルタ変調器１００は、数十ＭＨｚ〜数百ＭＨｚの範囲のサンプリング周波数を有することができる。１つ以上の実施形態では、量子化器１０６のサンプリング周波数は、約２００〜約４００ＭＨｚ（またはそれ以上）の範囲である。しかしながら、量子化器１０６のサンプリング周波数は特定の用途における必要（例えば、所望の有効ビット数）に応じて異なることが、本技術分野において理解される。これに関して、サンプリング期間またはサンプリング間隔（例えば、サンプル間の時間）は、サンプリング周波数（１／ｆｓ）の逆数である。実施形態に応じて、量子化器１０６がフラッシュアナログ−デジタル変換アーキテクチャまたは他の適切な変換アーキテクチャを利用してもよく、任意の数の出力ビットまたは任意のノイズ形成について構成されてもよい。例示的な一実施形態では、量子化器入力１１４における入力信号の変化の時間と、この入力信号の変化に応答して量子化器出力１１６におけるデジタル値が変化する時間との間に存在するのは非ゼロ遅延である。例えば、量子化器１０６が差動フラッシュＡＤＣとして実現される場合、量子化器１０６内のプリアンプおよび／または比較器は非ゼロの立上り時間および／または非ゼロのセトリング時間を示す。
【００１４】
例示的な一実施形態では、主フィードバック経路１０８は、主フィードバック遅延素子１２６および少なくとも１つのデジタル−アナログ変換器（ＤＡＣ）１２８，１３０を備える。主フィードバック遅延素子１２６の入力は、デジタル出力１１２（または量子化器出力１１６）に接続されており、主フィードバック遅延素子１２６は、デジタル出力１１２におけるデジタル値を第１遅延期間（ｔｄ）だけ遅延させるように構成されている。上述のように、第１遅延期間は、シグマデルタ変調器１００のループ遅延（例えば、フォワード信号経路１０４、量子化器１０６、および／またはＤＡＣ１２８，１３０によって導入される遅延）を補償することを意図して主フィードバック経路１０８に挿入される意図的な遅延を表す。これに関して、第１遅延期間は、ゼロと１つのサンプリング期間（例えば、１／ｆｓ）の長さとの間の任意の期間であってよい。例示的な一実施形態では、第１遅延期間は、シグマデルタ変調器１００のループ遅延を吸収することが意図されており、すなわち、第１遅延期間の値は、シグマデルタ変調器１００のアナログ部品に関連する実遅延以上である。例示的な一実施形態では、主フィードバック遅延素子１２６は、デジタル遅延素子（例えば、フリップフロップ、ラッチなど）として実現される。信号を遅延させる様々な実装態様は周知であるので、本明細書において詳細には説明しない。
【００１５】
例示的な一実施形態では、主フィードバックＤＡＣ１２８、１３０は各々、ＮＲＺパルススキームを用いてそれぞれのフィードバック信号を生成するＮＲＺ  ＤＡＣとして実現され、ＤＡＣ１２８、１３０によって生成されるそれぞれのフィードバック信号はサンプリング期間においてほぼ一定である（例えば、実用上のおよび／または実際の動作許容差内である）。しかしながら、代替の実施形態では、主フィードバックＤＡＣ１２８、１３０は、ゼロ復帰（ＲＺ）ＤＡＣ、または非方形波形もしくは非矩形波形を有するＤＡＣ（例えば、指数減衰波形を有するＤＡＣ）として実現されることができる。第１ＤＡＣ１２８は、主フィードバック遅延素子１２６の出力に接続されたデジタル入力と、入力ノード１０２（すなわち、シグマデルタ変調器１００の入力）に接続されたアナログ出力とを有する。これに関して、第１ＤＡＣ１２８のアナログ出力は、第１加算点１１８に接続される。第１ＤＡＣ１２８は、主フィードバック遅延素子１２６の出力におけるデジタル値（例えば、第１遅延期間だけ遅延されたデジタル出力１１２におけるデジタル値）を、第１ゲイン係数（ａ１）を有するアナログ信号に変換することによって、シグマデルタ変調器１００の入力において（例えば、第１加算点１１８において）第１主フィードバック信号を生成する。示した実施形態では、第２ＤＡＣ１３０は、主フィードバック遅延素子１２６の出力に接続されたデジタル入力と、第２加算点１２２に接続されたアナログ出力とを有する。第２ＤＡＣ１３０は、主フィードバック遅延素子１２６の出力におけるデジタル値を、第２ゲイン係数（ａ２）を有するアナログ信号に変換することによって、第２加算点１２２において第２主フィードバック信号を生成する。
【００１６】
例示的な一実施形態では、補償フィードバック経路１１０は、補償フィードバック遅延素子１３２と、少なくとも１つのＤＡＣ１３４、１３６とを含む。補償フィードバック遅延素子１３２の入力は、デジタル出力１１２（または量子化器出力１１６）に接続されており、補償フィードバック遅延素子１３２は、デジタル出力１１２におけるデジタル値を第２遅延期間（ｔｃ）だけ遅延させるように構成されている。上述のように、第２遅延期間は、第１遅延期間から生じる過剰ループ遅延の影響を補償することを意図して補償フィードバック経路１１０に挿入される遅延を表す。これに関して、第２遅延期間の時間の長さは、ゼロと１つのサンプリング期間（例えば、１／ｆｓ。ここで、ｆｓはサンプリング周波数）の長さとの間の任意の期間となるように選択されてよい。第２遅延期間は、以下に詳細に説明するように、好適には、過剰ループ遅延より大きくなるように選択され、第１遅延期間とは異なる。補償フィードバック遅延素子１３２は、主フィードバック遅延素子１２６の文脈において、好適には、上述のようなデジタル遅延素子として実現される。補償フィードバック経路１１０の第１ＤＡＣ１３４は、補償フィードバック遅延素子１３２の出力に接続されたデジタル入力と、第１加算点１１８に接続されたアナログ出力とを有する。第１ＤＡＣ１３４は、補償フィードバック遅延素子１３２の出力におけるデジタル値（例えば、第２遅延期間だけ遅延されたデジタル出力１１２におけるデジタル値）を、第３ゲイン係数（ｂ１）を有するアナログ信号に変換することによって、第１加算点１１８における第１補償フィードバック信号を生成する。補償フィードバック経路１１０の第２ＤＡＣ１３６は、補償フィードバック遅延素子１３２の出力に接続されたデジタル入力と、第２加算点１２２に接続されたアナログ出力とを有する。第２ＤＡＣ１３６は、補償フィードバック遅延素子１３２の出力におけるデジタル値を、第４ゲイン係数（ｂ２）を有するアナログ信号に変換することによって、第２加算点１２２における第２補償フィードバック信号を生成する。例示的な一実施形態では、補償ＤＡＣ１３４、１３６は、ＮＲＺ  ＤＡＣとして実現されるが、以下に詳細に説明するように、代替の実施形態では、補償ＤＡＣ１３４、１３６はゼロ復帰（ＲＺ）ＤＡＣとして実現される。１つ以上の実施形態では、補償ＤＡＣ１３４、１３６は、非方形波形または非矩形波形を有するＤＡＣ（例えば、指数減衰波形を有するＤＡＣ）を用いて実現されることもできる。
【００１７】
図１に示した二次フィードバック変調器１００において、第１加算点１１８は、第１主フィードバック信号（ＤＡＣ１２８から）および第１補償フィードバック信号（ＤＡＣ１３４から）を入力ノード１０２における入力信号から減算し、その結果を第１積分器１２０の入力に提供するように構成されている。第１積分器１２０は、当業者には明らかであるように、従来のようにして第１加算点１１８における得られる信号を積分する。第２加算点１２２は、第２主フィードバック信号（ＤＡＣ１３０から）および第２補償フィードバック信号（ＤＡＣ１３６から）を第１積分器１２０の出力から減算し、その結果を第２積分器１２４に提供するように構成されている。第２積分器１２４は、第２加算点１２２における得られる信号を積分して、量子化器入力１１４におけるアナログ信号を生成する。実施形態に応じて、各積分器１２０、１２４は、能動回路部品、受動回路部品、またはそれらの適切な組み合わせを用いて実現されることができる。このようにして、量子化器入力１１４におけるアナログ信号は、入力信号と、主フィードバック信号と、補償フィードバック信号とに基づく。なお、図１には複数の補償フィードバック信号を生成するために補償フィードバック経路１１０に複数のＤＡＣ１３４、１３６を示しているが、以下に詳細に説明するように、実用に際しては、主フィードバック経路１０８に挿入される意図的な遅延（ｔｄ）を補償するには１つの補償フィードバック信号しか必要でない。しかしながら、図１に示すような追加の補償フィードバック信号の使用によって、フォワード信号経路１０４における様々な部品の動作パラメタを調整するために使用され得る追加の自由度が提供される。例えば、積分器１２０、１２４における電圧スイングまたはスルーレートは、補償フィードバック経路におけるゲイン係数を変化させることによって調整されてよい。
【００１８】
なお、１つの例示的な実施形態では、分離した補償フィードバック経路１１０によって、第２遅延期間は第１遅延期間から構造的に独立している。すなわち、第２遅延期間は第１遅延期間による影響を受けず、第１遅延期間は第２遅延期間による影響を受けない。注目すべきことに、示した実施形態では、遅延素子１２６、１３２は、区別されたフィードバック経路にあり、カスケードその他によって相互接続されておらず（すなわち、非カスケードであり）、例えば、１つの遅延素子の出力は別の入力に信号を供給しない。このようにして、第２遅延期間は主フィードバック経路１０８における部品または埋め込まれた遅延による影響を受けず、第１遅延期間は補償フィードバック経路１１０における部品または埋め込まれた遅延による影響を受けないので、第１遅延期間および第２遅延期間は相関しない。例示的な一実施形態では、第１遅延期間および第２遅延期間は等しくない。換言すると、第２遅延期間の値は第１遅延期間に等しくなるようには選択されず、反対に、第１遅延期間の値は第２遅延期間に等しくなるようには選択されない。好適には、第１遅延期間および第２遅延期間は各々、変調器１００のアナログ部品の実ループ遅延より大きな値となるように選択される。実施形態に応じて、以下に詳細に説明するように、第２遅延期間は第１遅延期間より小さくてもよく、第１遅延期間より大きくてもよい。
【００１９】
図２には、別の実施形態によるシグマデルタ変調器２００を示す。シグマデルタ変調器２００は、これに限定されないが、入力信号を受信するための入力ノード２０２と、フォワード信号構成２０４（またはフォワード信号経路）と、量子化器２０６と、主フィードバック構成２０８（または主フィードバック経路）と、補償フィードバック構成２１０（または補償フィードバック経路）と、デジタル出力２１２とを備える、連続時間型シグマデルタ変調器として実現されている。シグマデルタ変調器２００の素子は、図１のシグマデルタ変調器１００の文脈において上述に記載した対応する素子と同様であるので、それらの共通の素子については図２の文脈において本明細書に冗長に記載することはしない。図２に示した実施形態では、主フィードバック遅延素子２２６および補償フィードバック遅延素子２３２は各々、デジタル遅延素子として実現され、当業者には理解されるように、関連する遅延期間はＺドメインにより表現されている。加えて、補償フィードバック経路２１０は、１つの補償フィードバック信号をフォワード信号経路２０４に提供する１つのＤＡＣ２３６を用いて実現される。
【００２０】
図３には、別の実施形態によるシグマデルタ変調器３００を示す。シグマデルタ変調器３００は、フィードフォワードトポロジを有する連続時間型シグマデルタ変調器として実現される。シグマデルタ変調器３００は、これに限定されないが、入力信号を受信するための入力ノード３０２と、フォワード信号構成３０４（またはフォワード信号経路）と、量子化器３０６と、主フィードバック構成３０８（または主フィードバック経路）と、補償フィードバック構成３１０（または補償フィードバック経路）と、デジタル出力３１２とを備える。シグマデルタ変調器３００の様々な素子は、図１のシグマデルタ変調器１００の文脈において上述に記載した対応する素子と同様であるので、それらの共通の素子については図３の文脈において本明細書に冗長に記載することはしない。
【００２１】
図３に示すように、フォワード信号経路３０４は、これに限定されないが、第１加算点３１８と、第１積分器３２０と、第２加算点３２２と、第２積分器３２４と、増幅器３３８と、第３加算点３４０とを備えるフィードフォワードシグマデルタトポロジとして実現される。第１加算点３１８は、入力ノード３０２と第１積分器３２０の入力との間に接続されている。第１加算点３１８は、主フィードバック信号（ＤＡＣ３２８から）を入力ノード３０２における入力信号から減算し、その結果を第１積分器３２０の入力に提供するように構成されており、第１積分器３２０は、従来のようにして第１加算点３１８における得られる信号を積分する。第２加算点３２２は、第１積分器３２０の出力と第２積分器３２４の入力との間に接続されている。第２加算点１２２は、補償フィードバック信号（ＤＡＣ３３６から）を第１積分器３２０の出力から減算し、その結果を第２積分器３２４の入力に提供するように構成されている。また、第１積分器３２０の出力は、増幅器３３８の入力にも接続されており、増幅器３３８の出力は第３加算点３４０に接続されている。増幅器３３８は、ゲインファクタ（ｃ１）によって第１積分器３２０の出力を増幅し、その結果を第３加算点３４０に提供する。また、第２積分器３２４の出力は、第３加算点３４０にも接続されている。第３加算点３４０は、第２積分器３２４の出力と、第１積分器３２０の増幅された出力（例えば、増幅器３３８を介する）を加算して、量子化器入力３１４におけるアナログ信号を生成するように構成されている。このようにして、量子化器入力３１４におけるアナログ信号は、入力信号と、主フィードバック信号と、補償フィードバック信号とに基づく。この実施形態では、ＮＲＺ  ＤＡＣ３３６を用いるため、第２積分器３２４の入力における電圧変動はより小さく、結果として、第２積分器３２４についてのスルーレート要件は、バイポーラＲＺフィードバックパルスをその入力に有する積分器と比べて緩和される。さらにまた、必須ではないが、第３加算点３４０が加算増幅器（またはアナログ加算器）として実現される場合、加算増幅器の速度要件（例えば、弱信号実装用のゲイン帯域幅、強信号実装用のスルーレート）は、第３加算点３４０に２つの信号しか存在しないため、緩和される。
【００２２】
ここで図１〜３を参照すると、シグマデルタ変調器１００、２００、３００は、ＮＲＺ補償フィードバック信号を用いて所望の雑音伝達関数を達成することができる。さらにまた、所望の雑音伝達関数は、補償フィードバック経路に１つのＤＡＣしか用いずに達成されることが留意される。一実施形態では、第２遅延期間（例えば、ｔｃまたはβ）は、第１遅延期間（例えば、ｔｄまたはα）より小さくてよい。例えば、第１遅延期間は１つのサンプル（例えば、α＝１、またはこれに代えて、ｔｄ＝１／ｆｓ）に等しくなるように選択され、第２遅延期間は、サンプルの１／２（例えば、β＝１／２、またはこれに代えて、ｔｃ＝１／２ｆｓ）に等しくなるように選択されてよい。図２を参照すると、（１−ｚ−１）２の所望の雑音伝達関数を仮定すると、シグマデルタ変調器２００は１つの補償フィードバック信号（すなわち、補償フィードバック経路２１０の１つのＤＡＣ２３６のみ）を有する所望の雑音伝達関数を提供することができる。これに関して、シグマデルタ変調器２００は、第１主フィードバックＤＡＣ２２８（例えば、第１主フィードバック信号）のゲイン係数がａ１＝１であり、第２主フィードバックＤＡＣ２３０（例えば、第２主フィードバック信号）のゲイン係数がａ２＝−１．５であり、補償フィードバックＤＡＣ２２８（例えば、補償フィードバック信号）のゲイン係数がｂ２＝４である、（１−ｚ−１）２の雑音伝達関数を達成する。図３を参照すると、シグマデルタ変調器３００は、１つの補償フィードバックＤＡＣ３３２のみを用いて、主フィードバックＤＡＣ３２８（例えば、主フィードバック信号）のゲイン係数がａ１＝１であり、補償フィードバックＤＡＣ３３６（例えば、補償フィードバック信号）のゲイン係数がｂ２＝４であり、増幅器３３８のゲイン係数がｃ１＝−１．５である、（１−ｚ−１）２の雑音伝達関数を達成する。
【００２３】
再び図１〜３を参照すると、別の実施形態では、フィードバック経路における遅延期間はオフセット遅延によって調整されてよく、オフセット遅延はフォワード信号経路および／または量子化器におけるアナログ部品に割り当てられる。これに関して、オフセット遅延はアナログ部品に割り当てられるセトリング時間のマージンを表し、これによって、それらのアナログ部品を電力を節約する、より低い速度に設計することが可能となる。例えば、図２を参照すると、フィードバック経路２０８、２１０の遅延期間は、サンプルの１／４のオフセット遅延（すなわち、１／４ｆｓ）によって調整されてよく、これはフォワード信号経路２０４のアナログ部品を設計するのに最適なセトリング時間として識別された。オフセット遅延は、次いで、フォワード信号経路２０４および／または量子化器２０６のアナログ部品（例えば、積分器２２０、２２４または量子化器２０６内のプリアンプなど）に割り当てられる。フィードバック経路２０８、２１０についての遅延期間は、第１遅延期間がサンプルの３／４に等しく（例えば、α＝３／４）、第２遅延期間がサンプルの１／４に等しい（例えば、β＝１／４）ようにオフセット遅延を減算することによって調整される。ＤＡＣ２２８、２３０、２３６のゲイン係数（例えば、ａ１＝１、ａ２＝−１．５、ｂ２＝４）は、シグマデルタ変調器２００の総ループ遅延が変化しない限り、一定のままである。
【００２４】
再び図１〜３を参照すると、別の実施形態では、第２遅延期間は第１遅延期間より大きくてもよい。例えば、再び図２を参照すると、シグマデルタ変調器２００は、第１遅延期間がサンプルの１／２（例えば、α＝１／２）に等しく、第２遅延期間が完全なサンプル（例えば、β＝１）に等しい、所望の雑音伝達関数（１−ｚ−１）２を達成できる。これに関して、シグマデルタ変調器２００は、第１主フィードバックＤＡＣ２２８のゲイン係数がａ１＝１であり、第２主フィードバックＤＡＣ２３０のゲイン係数がａ２＝３．７５であり、補償フィードバックＤＡＣ２２８のゲイン係数がｂ２＝−１．７５である、所望の雑音伝達関数を達成する。
【００２５】
再び図１〜３を参照すると、別の実施形態では、シグマデルタ変調器は、１つのＲＺ補償フィードバック信号を有するＮＲＺ主フィードバック信号を用いて、所望の雑音伝達関数を達成することもできる。例えば、再び図２を参照すると、一実施形態では、補償フィードバックＤＡＣ２３６は、ＲＺパルススキームを用いて補償フィードバック信号を生成するＲＺ  ＤＡＣとして実現されることができ、ＤＡＣ２３６によって生成される補償フィードバック信号は、サンプリング期間の１／２の間ほぼ一定である（例えば、実用上のおよび／または実際の動作許容差内である）。これに関して、ＲＺ補償フィードバック信号の使用によって、ＮＲＺ補償フィードバック信号が用いられるときに受ける電圧ステップに対し、積分器２２４の入力における電圧ステップが増大する。しかしながら、ＲＺ補償フィードバック信号は、さらに、等価バイポーラＲＺ補償スキームと比較した場合、第２積分器２２４において、より緩和したスルーレート要件を生じる。
【００２６】
上述のシステムおよび／または方法の１つの利点は、ＮＲＺフィードバック信号を用いて、シグマデルタ変調器の主フィードバックループに挿入された意図的な遅延から生じる過剰ループ遅延を補償できることである。ＮＲＺフィードバック信号は複数の自由度を提供するように実装されることができ、この自由度は、主フィードバック信号および補償フィードバック信号の遅延および／またはゲイン係数を変化させ、積分器および／または増幅器のスルーレート要件を緩和する、または高速アナログ加算点（またはアナログ加算器）の必要を除去するように利用できる。結果として、変調器の性能を犠牲にすることなく、シグマデルタ変調器の面積、電力、コスト、および設計時間が低減される。
【００２７】
要約すると、例示的な実施形態の主題により構成されるシステム、デバイス、および方法は、以下に関する。
シグマデルタ変調器用の装置が提供される。一実施形態では、このシグマデルタ変調器は、入力信号を受信するための入力ノードと、第１アナログ信号をデジタル値に変換するように構成された量子化器と、を備える。主フィードバック構成が前記量子化器に接続されており、前記デジタル値を第１遅延期間だけ遅延させて第１遅延値を取得し、第１遅延値に基づいて主フィードバック信号を生成するように構成されている。補償フィードバック構成が前記量子化器に接続されており、前記デジタル値を第２遅延期間だけ遅延させて第２遅延値を取得し、第２遅延値に基づいて補償フィードバック信号を生成するように構成されている。フォワード信号構成が前記入力ノードと前記量子化器との間に接続されており、前記主フィードバック構成および前記補償フィードバック構成に接続されている。前記フォワード信号構成は、前記入力信号、前記主フィードバック信号、および前記補償フィードバック信号に基づいて、第１アナログ信号を生成する。第２遅延期間は第１遅延期間によって影響を与えられず、前記補償フィードバック信号は第１遅延期間を補償する。
【００２８】
一実施形態では、前記補償フィードバック構成は、前記補償フィードバック信号を生成するように構成された非ゼロ復帰デジタル−アナログ変換器を含む。別の実施形態では、前記補償フィードバック構成は、前記補償フィードバック信号を生成するように構成されたゼロ復帰デジタル−アナログ変換器を含む。さらに別の実施形態では、第２遅延期間は第１遅延期間に等しくない。別の実施形態では、前記主フィードバック構成は、前記主フィードバック信号を生成するように構成された第１の非ゼロ復帰デジタル−アナログ変換器を含み、前記補償フィードバック構成は、前記補償フィードバック信号を生成するように構成された第２の非ゼロ復帰デジタル−アナログ変換器を含む。さらなる一実施形態では、前記主フィードバック構成は第１ゲインを有する主フィードバック信号を生成し、前記補償フィードバック構成は第２ゲインを有する補償フィードバック信号を生成し、第２ゲインの大きさは第１ゲインの大きさに等しくない。さらに別の実施形態では、前記主フィードバック構成は、前記主フィードバック信号を生成するように構成された非ゼロ復帰デジタル−アナログ変換器を含み、前記補償フィードバック構成は、前記補償フィードバック信号を生成するように構成されたゼロ復帰デジタル−アナログ変換器を含む。別の実施形態では、前記フォワード信号構成は、ローパストポロジ、バンドパストポロジ、ハイパストポロジ、フィードバックトポロジ、フィードフォワードトポロジ、混合フィードフォワード−フィードバックトポロジ、カスケードトポロジ、直交トポロジ、および複雑トポロジからなる群から選択される回路トポロジを含む。
【００２９】
別の実施形態では、アナログ−デジタル変換器用の装置が提供される。このアナログ−デジタル変換器は、入力信号を受信するための入力ノードと、第１アナログ信号をデジタル値に変換するように構成された量子化器と、を備える。フォワード信号経路が前記入力ノードと前記量子化器との間に接続されている。第１遅延素子が前記量子化器に接続されており、前記デジタル値を第１遅延期間だけ遅延させて第１遅延値を得るように構成されている。第１デジタル−アナログ変換器が第１遅延素子とフォワード信号経路との間に接続されており、第１遅延値に基づいて第１フィードバック信号を生成する。第２遅延素子が前記量子化器に接続されており、前記デジタル値を第２遅延期間だけ遅延させて第２遅延値を得るように構成されている。第１遅延素子と第２遅延素子とはカスケードされておらず、第１遅延期間と第２遅延期間とは無相関である。第２デジタル−アナログ変換器が第２遅延装置と前記フォワード信号経路との間に接続されており、第２遅延値に基づいて第２フィードバック信号を生成する。前記フォワード信号経路は、第２フィードバック信号が第１遅延期間を補償するように、前記入力信号、第１フィードバック信号、および第２フィードバック信号に基づいて量子化器における第１アナログ信号を生成する。
【００３０】
一実施形態では、第１デジタル−アナログ変換器は第１ゲインを有する第１フィードバック信号を生成し、第２デジタル−アナログ変換器は第２ゲインを有する第２フィードバック信号を生成し、第２ゲインは第１ゲインに等しくない。別の実施形態では、第２デジタル−アナログ変換器は、非ゼロ復帰デジタル−アナログ変換器を含む。さらに別の実施形態では、第２デジタル−アナログ変換器は、ゼロ復帰デジタル−アナログ変換器を含む。さらに別の実施形態では、第２遅延期間は第１遅延期間より小さい。さらに別の実施形態では、第２遅延期間は第１遅延期間より大きい。別の実施形態では、前記フォワード信号経路が、ローパストポロジ、バンドパストポロジ、ハイパストポロジ、フィードバックトポロジ、フィードフォワードトポロジ、および混合フィードフォワード−フィードバックトポロジからなる群から選択される回路トポロジを含む。
【００３１】
別の実施形態では、シグマデルタ変調器用の装置が提供される。このシグマデルタ変調器は、入力信号を受信するための入力ノードと、入力ノードに接続されている第１入力、および第１出力を有する第１積分器と、を備える。量子化器は、第１入力に接続されている量子化器入力を有し、前記量子化器は前記量子化器入力における第１アナログ信号を前記量子化器出力におけるデジタル値に変換するように構成されている。第１遅延素子が前記量子化器出力に接続されており、前記デジタル値を第１遅延期間だけ遅延させて第１遅延値を得るように構成されている。第１デジタル−アナログ変換器が第１遅延素子と第１入力との間に接続されており、第１遅延値を第１入力における第１アナログ値に変換する。第２遅延素子が前記量子化器出力に接続されており、前記デジタル値を第２遅延期間だけ遅延させて第２遅延値を得るように構成されている。第２遅延期間は第１遅延期間に等しくなく、第２遅延期間は第１遅延期間から独立である。第２デジタル−アナログ変換器が第２遅延素子と第１入力との間に接続されており、第２遅延値を第１入力における第２アナログ値に変換する。一実施形態では、シグマデルタ変調器は、前記入力ノードと第１積分器との間に接続された第２積分器をさらに備える。第２積分器は、前記入力ノードに接続されている第２入力と、第１入力に接続されている第２出力とを有する。第３デジタル−アナログ変換器が第１遅延素子と第２入力との間に接続されており、第１遅延値を第２入力における第３アナログ値に変換する。さらなる一実施形態では、第２遅延期間は第１遅延期間より小さい。一実施形態では、前記量子化器は前記量子化器に関連するサンプリング期間を有し、第２遅延期間は前記サンプリング期間の１／２に等しく、第１遅延期間は前記サンプリング期間に等しい。さらに別の実施形態では、第２遅延期間は前記サンプリング期間の１／４に等しく、第１遅延期間は前記サンプリング期間の３／４に等しい。
【図１】
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【図２】
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【図３】
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