(57)【特許請求の範囲】
【請求項１】
炭化珪素半導体装置であって、
第１導電型を有する第１層と、前記第１層の一部が露出されるように前記第１層上に設けられ、前記第１導電型と異なる第２導電型を有する第２層とを含む炭化珪素基板を備え、
前記炭化珪素基板は前記第２層を貫通して前記第１層に達する第１〜第３不純物領域を有し、前記第１および第２不純物領域の各々は前記第１導電型を有し、前記第３不純物領域は前記第１および第２不純物領域の間に配置されかつ前記第２導電型を有し、前記炭化珪素半導体装置はさらに
前記第１〜第３不純物領域のそれぞれの上に設けられた第１〜第３電極と、
前記第１層の一部の上に設けられ、前記第１電極に電気的に接続されたショットキー電極とを備える、炭化珪素半導体装置。
【請求項２】
前記第１導電型はｎ型である、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第１〜第３電極の各々はオーミック電極である、請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記炭化珪素基板は、前記第２層との間に前記第１層を挟みかつ前記第２導電型を有しかつ前記第1電極と電気的に接続された第３層を含む、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記ショットキー電極は前記第１電極に接触している、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
前記第１層は、
前記第１〜第３不純物領域、前記第１〜第３電極、および前記ショットキー電極が設けられた第１領域と、
前記第１領域から電気的に分離された第２領域とを有する、請求項１〜５のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
炭化珪素半導体装置であって、
第１導電型を有する第１層と、前記第１層の一部が露出されるように前記第１層上に設けられ、前記第１導電型と異なる第２導電型を有する第２層とを含む炭化珪素基板を備え、
前記炭化珪素基板は第１〜第５不純物領域を有し、前記第１、第２、第４および第５不純物領域の各々は前記第１導電型を有し前記第３不純物領域は前記第２導電型を有し、前記第１〜第３不純物領域の各々は前記第２層を貫通して前記第１層に達しており前記第３不純物領域は前記第１および第２不純物領域の間に配置されており前記第４および第５不純物領域の各々は前記第２層上に設けられており、前記炭化珪素半導体装置はさらに
前記第１〜第５不純物領域のそれぞれの上に設けられた第１〜第５電極を備え、
前記第１および第５電極は互いに電気的に接続されており、前記第３および前記第４電極は互いに電気的に接続されており、前記炭化珪素半導体装置はさらに
前記第２層上において前記第４および第５不純物領域の間を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた第６電極と、
前記第１層の一部の上に設けられ、前記第４電極に電気的に接続されたショットキー電極とを備える、炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置に関し、特にショットキー電極を有する炭化珪素半導体装置に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）を用いた電力用半導体装置として、スイッチング素子の機能とダイオード（整流素子）の機能とを共に有するものがある。たとえば特開２００９−２５９９６３号公報によれば、半導体基板と、横型トランジスタと、裏面側電極と、整流素子構造とを有する半導体装置が開示されている。横型トランジスタは、半導体基板の表面側に形成され、ソースおよびドレイン領域の間で半導体基板の表面に沿った方向に電流を流す。横型トランジスタは、ソースおよびドレイン領域のいずれか一方と接続された表面側電極を含む。裏面側電極は半導体基板の表面と反対側の裏面側に形成される。整流素子は、表面側電極と裏面側電極との間に形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２５９９６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記特許文献１に記載の技術によれば、スイッチング素子としての横型トランジスタのソースおよびドレインが半導体基板の表面側に設けられる一方で、整流素子としてのダイオードのショットキー電極が半導体基板の裏面側に設けられる。このため、ダイオードの裏面電極側をスイッチング素子に接続することが困難であった。よって、スイッチング素子のソースおよびドレイン間に還流ダイオードとしてダイオードが接続された構造を有する半導体装置を得ることも困難であった。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、スイッチング素子のソースおよびドレイン間に還流ダイオードが接続された構造を有する炭化珪素半導体装置を一の炭化珪素基板を用いて提供することである。
【課題を解決するための手段】
【０００６】
本発明の一の局面に従う炭化珪素半導体装置は、炭化珪素基板と、第１〜第３電極と、ショットキー電極とを有する。炭化珪素基板は第１および第２層を含む。第１層は第１導電型を有する。第２層は、第１層の一部が露出されるように第１層上に設けられ、第１導電型と異なる第２導電型を有する。炭化珪素基板は、第２層を貫通して第１層に達する第１〜第３不純物領域を有する。第１および第２不純物領域の各々は第１導電型を有する。第３不純物領域は、第１および第２不純物領域の間に配置され、かつ第２導電型を有する。第１〜第３電極は、第１〜第３不純物領域のそれぞれの上に設けられている。ショットキー電極は、第１層の一部の上に設けられ、第１電極に電気的に接続されている。
【０００７】
この炭化珪素半導体装置によれば、第１層上にショットキー電極が設けられ、またこの第１層に達するように形成された第１不純物領域上に第１電極が設けられる。これによりショットキー電極と第１電極との位置関係が、両者が互いに電気的に接続されるのに適したものとなる。よってスイッチング素子のソースおよびドレイン間に還流ダイオードとしてダイオードが接続された構造を有する半導体装置を、一の炭化珪素基板を用いて得ることができる。
【０００８】
好ましくは第１導電型はｎ型である。これによりキャリアの移動度を高くすることができる。
【０００９】
好ましくは第１〜第３電極の各々はオーミック電極である。これにより第１〜第３電極の各々と炭化珪素基板とをオーミックに接続することができる。
【００１０】
好ましくは、炭化珪素基板は、第２層との間に第１層を挟みかつ第２導電型を有しかつ第1電極と電気的に接続された第３層を含む。これにより第１層内の電界集中を緩和することができる。
【００１１】
好ましくはショットキー電極は第１電極に接触している。これにより、特に配線構造を設けることなく、ショットキー電極と第１電極との間を電気的に接続することができる。
【００１２】
好ましくは、第１層は、第１〜第３不純物領域、第１〜第３電極、およびショットキー電極が設けられた第１領域と、第１領域から電気的に分離された第２領域とを有する。これにより第1領域に形成された素子とは別個の素子を第２領域に形成することができる。
【００１３】
本発明の他の局面に従う炭化珪素半導体装置は、炭化珪素基板と、第１〜第６電極と、ゲート絶縁膜と、ショットキー電極とを有する。炭化珪素基板は第１および第２層を含む。第１層は第１導電型を有する。第２層は、第１層の一部が露出されるように第１層上に設けられ、第１導電型と異なる第２導電型を有する。炭化珪素基板は第１〜第５不純物領域を有する。第１、第２、第４および第５不純物領域の各々は第１導電型を有し、第３不純物領域は第２導電型を有する。第１〜第３不純物領域の各々は第２層を貫通して第１層に達している。第３不純物領域は、第１および第２不純物領域の間に配置されている。第４および第５不純物領域の各々は、第２層上に設けられている。第１〜第５電極は第１〜第５不純物領域のそれぞれの上に設けられている。第１および第５電極は互いに電気的に接続されており、第３および第４電極は互いに電気的に接続されている。ゲート絶縁膜は第２層上において第４および第５不純物領域の間を覆っている。第６電極はゲート絶縁膜上に設けられている。ショットキー電極は、第１層の上記一部の上に設けられており、第４電極に電気的に接続されている。
【００１４】
この炭化珪素半導体装置によれば、第３および第４電極から構成される端子と第２電極から構成される端子との間の導通を第６電極の電位によってスイッチングすることができる。このスイッチング動作は、第１層と第３不純物領域とによるｐｎ接合の空乏層を利用したチャネル制御と、第２層上の絶縁ゲートを利用したチャネル制御とが協調して行われることで、接合トランジスタの利点と、絶縁ゲートトランジスタの利点とを併せ持っている。具体的には、接合トランジスタと同様に、高速動作が可能でありまたオン抵抗が低い。また絶縁ゲートトランジスタと同様に、容易にノーマリオフ特性が得られる。またスイッチング素子のソースおよびドレイン間に還流ダイオードとしてダイオードが接続された構造を有する半導体装置を、一の炭化珪素基板を用いて得ることができる。
【発明の効果】
【００１５】
上述したように本発明によれば、スイッチング素子のソースおよびドレイン間にダイオードが還流ダイオードとして接続された構造を有する半導体装置を、一の炭化珪素基板を用いて得ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す断面図である。
【図２】図１の炭化珪素半導体装置の等価回路を概略的に示す図である。
【図３】本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す平面図である。
【図４】本発明の実施の形態３における炭化珪素半導体装置の構成を示す断面図である。
【図５】図４の炭化珪素半導体装置の等価回路を概略的に示す図である。
【図６】図４の変形例を概略的に示す断面図である。
【図７】本発明の実施の形態４における炭化珪素半導体装置の構成を概略的に示す断面図である。
【図８】図７の炭化珪素半導体装置の等価回路を概略的に示す図である。
【図９】図７の炭化珪素半導体装置の製造方法の第１工程を概略的に示す断面図である。
【図１０】図７の炭化珪素半導体装置の製造方法の第２工程を概略的に示す断面図である。
【図１１】図７の炭化珪素半導体装置の製造方法の第３工程を概略的に示す断面図である。
【図１２】図７の炭化珪素半導体装置の製造方法の第４工程を概略的に示す断面図である。
【図１３】図７の炭化珪素半導体装置の製造方法の第４工程を概略的に示す断面図である。
【図１４】本発明の実施の形態５における炭化珪素半導体装置の構成を概略的に示す平面図である。
【図１５】本発明の実施の形態６における炭化珪素半導体装置の構成を概略的に示す平面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１に示すように、本実施の形態のパワーモジュール（炭化珪素半導体装置）５１は、エピタキシャル基板３０と、第１電極Ｓ１と、第２電極Ｄ１と、第３電極Ｇ１と、ショットキー電極ＳＫと、層間絶縁膜Ｉ１とを有する。エピタキシャル基板３０はＳｉＣから作られており、単結晶基板３１と、バッファ層３２と、下部ｐ層３３（第３層）と、ｎ層３４（第１層）と、上部ｐ層３５（第２層）とを有する。バッファ層３２は単結晶基板３１上に設けられている。下部ｐ層３３はバッファ層３２上に設けられている。ｎ層３４は下部ｐ層３３上に設けられている。上部ｐ層３５はｎ層３４上に設けられている。よって厚さ方向において上部ｐ層３５と下部ｐ層３３とがｎ層３４を挟んでいる。ｎ層３４はｎ型（第１導電型）を有する。上部ｐ層３５は、ｎ層３４の一部が露出されるようにｎ層３４上に設けられている。上部ｐ層３５および下部ｐ層３３の各々はｐ型（第１導電型と異なる第２導電型）を有する。
【００１８】
エピタキシャル基板３０の上面（一の面）上には第１〜第３不純物領域１１〜１３が設けられている。第１〜第３不純物領域１１〜１３の各々は、厚さ方向（図１の縦方向）において、エピタキシャル基板３０の上面から、上部ｐ層３５を貫通してｎ層３４に達している。第１および第２不純物領域１１、１２の各々はｎ型を有する。第３不純物領域１３は、第１および第２不純物領域１１、１２の間に配置され、かつｐ型を有する。
【００１９】
第１〜第３電極Ｓ１、Ｄ１、Ｇ１は、第１〜第３不純物領域１１〜１３のそれぞれの上に設けられている。第１〜第３電極Ｓ１、Ｄ１、Ｇ１の各々はオーミック電極である。
【００２０】
ショットキー電極ＳＫは、ｎ層３４の一部の上に設けられている。ショットキー電極ＳＫは第１電極Ｓ１に電気的に接続されている。
【００２１】
パワーモジュール５１の等価回路（図２）は、外部との接続のための１対の主端子ＮＴおよびＰＴと制御端子ＧＴとを有し、またその内部構造としてＪＦＥＴ部１０およびダイオード部４０を有する。具体的には、第３電極Ｇ１が制御端子ＧＴに対応している。また第１電極Ｓ１とショットキー電極ＳＫとが互いに電気的に接続されている部分が主端子ＮＴに対応している。また第２電極Ｄ１が主端子ＰＴに対応している。またショットキー電極ＳＫがダイオード部４０のアノードに対応しており、第２電極Ｄ１の近傍においてショットキー電極ＳＫに接触しているｎ層３４がダイオード部４０のカソードに対応している。
【００２２】
第１電極Ｓ１とショットキー電極ＳＫとが電気的に接続されていることは、ＪＦＥＴ部１０のソースがダイオード部４０のアノードと接続されていることに対応する。またｎ層３４が第２電極Ｄ１の近傍においてショットキー電極ＳＫに接触していることは、ＪＦＥＴ部１０のドレインがダイオード部４０のカソードに接続されていることに対応する。つまりＪＦＥＴ部１０に、ダイオード部４０が還流ダイオードとして機能するように接続されている。
【００２３】
層間絶縁膜Ｉ１は、エピタキシャル基板３０の上面上に設けられており、第１〜第３電極Ｓ１、Ｄ１、Ｇ１の各々が貫通するための開口部を有する。これにより第１電極Ｓ１および第２電極Ｄ１の各々は、層間絶縁膜Ｉ１の開口部内においてエピタキシャル基板３０上に設けられている。層間絶縁膜Ｉ１は、上部ｐ層３５の、ショットキー電極ＳＫに面する側面（図１における左側面）を被覆している。
【００２４】
本実施の形態のパワーモジュール５１によれば、ショットキー電極ＳＫが設けられたｎ層３４に達するように形成された第１不純物領域１１上に、第１電極Ｓ１が設けられる。これによりショットキー電極ＳＫと第１電極Ｓ１との位置関係が、両者が互いに電気的に接続されるのに適したものとなる。具体的には、ショットキー電極ＳＫおよび第１電極Ｓ１が共にエピタキシャル基板３０の上面上に配置されることにより、両者を互いに容易に電気的に接続することができる。よってＪＦＥＴ部１０（図２）のソースおよびドレイン間に還流ダイオードとしてダイオードが接続された構造を有するパワーモジュールを得ることができる。
【００２５】
またＪＦＥＴ部１０およびダイオード部４０（図２）が一のエピタキシャル基板３０を用いて構成されるので、パワーモジュール５１を一の半導体チップを用いて得ることができる。
【００２６】
また第１〜第３電極Ｓ１、Ｄ１、Ｇ１の各々はオーミック電極である。これにより第１〜第３電極Ｓ１、Ｄ１、Ｇ１の各々とエピタキシャル基板３０とをオーミックに接続することができる。
【００２７】
また層間絶縁膜Ｉ１は、上部ｐ層３５の、ショットキー電極ＳＫに面する側面を被覆している。これによりショットキー電極ＳＫと上部ｐ層３５との間の接触を防止することができる。
【００２８】
（実施の形態２）
本実施の形態においては、特に、第１〜第３電極Ｓ１、Ｄ１、Ｇ１、およびショットキー電極ＳＫの平面レイアウトについて説明する。
【００２９】
図３に示すように、主端子ＮＴ、主端子ＰＴ、および制御端子ＧＴのそれぞれは、第１電極Ｓ１、第２電極Ｄ１、および第３電極Ｇ１に対応している。平面視（図３）において、ショットキー電極ＳＫは第１電極Ｓ１に接触している。これにより、特に配線構造を設けることなくショットキー電極ＳＫと第１電極Ｓ１とを電気的に接続することができる。
【００３０】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００３１】
（実施の形態３）
図４および図５に示すように、本実施の形態のパワーモジュール（炭化珪素半導体装置）５２はユニット（素子）５１ａおよび５１ｂを有する。ユニット５１ａおよび５１ｂの各々は、上述した実施の形態１（図１）または実施の形態２（図３）のパワーモジュール５１とほぼ同様の構成を有する。ユニット５１ａおよび５１ｂは、一のエピタキシャル基板３０を共有している。エピタキシャル基板３０の上面側には、ユニット５１ａおよび５１ｂの各々を囲む溝部３９が設けられている。溝部３９は、上部ｐ層３５およびｎ層３４を貫通している。これによりｎ層３４は、溝部３９によって互いに電気的に分離された領域Ｒ１（第１領域）および領域Ｒ２（第２領域）を有する。領域Ｒ１およびＲ２のそれぞれは、ユニット５１ａおよび５１ｂを構成している。
【００３２】
本実施の形態によれば、領域Ｒ１およびＲ２のそれぞれに、スイッチング素子および還流ダイオードの組を有するユニット５１ａおよび５１ｂが設けられる。これにより、スイッチング素子および還流ダイオードの複数の組を有するパワーモジュールが得られる。
【００３３】
なお本実施の形態においては２つのユニット５１ａおよび５１ｂが設けられるが、ユニットの数は任意であり、たとえば６つであってもよい。
【００３４】
また本実施の形態においては溝部３９によって領域Ｒ１とＲ２とが電気的に分離されるが、図６のパワーモジュール（炭化珪素半導体装置）５２ｖに示すように、領域Ｒ１とＲ２とが絶縁体部３９ｖによって電気的に分離されてもよい。絶縁体部３９ｖは、たとえば、溝に絶縁体を埋め込むことによって、またはエピタキシャル基板３０中に、炭化珪素半導体の導電性を喪失させる不純物を注入することによって、形成され得る。
【００３５】
（実施の形態４）
図７に示すように、本実施の形態のパワーモジュール（炭化珪素半導体装置）５３は、エピタキシャル基板（炭化珪素基板）３０と、第１電極Ｓ１と、第２電極Ｄ１と、第３電極Ｇ１と、第４電極Ｓ２と、第５電極Ｄ２と、第６電極Ｇ２と、層間絶縁膜Ｉ１と、ゲート酸化膜Ｉ２（ゲート絶縁膜）と、ショットキー電極ＳＫとを有する。
【００３６】
エピタキシャル基板３０はＳｉＣから作られており、単結晶基板３１と、バッファ層３２と、ｎ層（第１層）３４と、上部ｐ層（第２層）３５と、下部ｐ層（第３層）３３とを有する。ｎ層３４はｎ型（第１導電型）を有する。下部ｐ層３３および上部ｐ層３５の各々はｐ型（第１導電型と異なる第２導電型）を有する。バッファ層３２は単結晶基板３１上に設けられている。下部ｐ層３３はバッファ層３２上に設けられている。ｎ層３４は下部ｐ層３３上に設けられている。上部ｐ層３５は、ｎ層３４の一部が露出されるようにｎ層３４上に設けられている。よって厚さ方向において上部ｐ層３５と下部ｐ層３３とがｎ層３４を挟んでいる。
【００３７】
エピタキシャル基板３０は、第１不純物領域１１、第２不純物領域１２、第３不純物領域１３、第４不純物領域２１、および第５不純物領域２２を有する。第１、第２、第４および第５不純物領域１１、１２、２１、２２の各々はｎ型を有し、第３不純物領域１３はｐ型を有する。第１〜第３不純物領域１１〜１３の各々は上部ｐ層３５を貫通してｎ層３４に達しており、第３不純物領域１３は第１および第２不純物領域１１、１２の間に配置されている。第４および第５不純物領域２１、２２の各々は上部ｐ層３５上に設けられている。第１不純物領域１１、第２不純物領域１２、第３不純物領域１３、第４不純物領域２１、および第５不純物領域２２の各々は、エピタキシャル基板３０の上面（一の面）上に設けられている。
【００３８】
第１〜第５電極Ｓ１、Ｄ１、Ｇ１、Ｓ２、Ｄ２は、第１〜第５不純物領域１１、１２、１３、２１、２２のそれぞれの上に設けられている。第１および第５電極Ｓ１、Ｄ２は互いに電気的に接続されており、また第３および第４電極Ｇ１、Ｓ２は互いに電気的に接続されている。好ましくは第１〜第５電極Ｓ１、Ｄ１、Ｇ１、Ｓ２、Ｄ２の各々はオーミック電極である。
【００３９】
ゲート酸化膜Ｉ２は上部ｐ層３５上において第４および第５不純物領域２１、２２の間を覆っている。第６電極Ｇ２はゲート酸化膜Ｉ２上に設けられている。
【００４０】
層間絶縁膜Ｉ１は、エピタキシャル基板３０の上面上に設けられており、第１〜第３電極Ｓ１、Ｄ１、Ｇ１の各々が貫通するための開口部を有する。これにより第１電極Ｓ１および第２電極Ｄ１の各々は、層間絶縁膜Ｉ１の開口部内においてエピタキシャル基板３０上に設けられている。層間絶縁膜Ｉ１は、上部ｐ層３５の、ショットキー電極ＳＫに面する側面（図７における左側面）を被覆している。好ましくはゲート酸化膜Ｉ２の材料と層間絶縁膜Ｉ１の材料とは同じである。より好ましくはゲート酸化膜Ｉ２の厚さと層間絶縁膜Ｉ１の厚さとは同じである。
【００４１】
ショットキー電極ＳＫは、ｎ層３４の上記一部の上に設けられている。ショットキー電極ＳＫは第４電極Ｓ２に電気的に接続されている。
【００４２】
パワーモジュール５３の等価回路（図８）は、外部との接続のための１対の主端子ＮＴおよびＰＴと制御端子ＧＴとを有し、またその内部構造として、ＪＦＥＴ部１０と、ＭＯＳＦＥＴ部２０と、ダイオード部４０とを有する。具体的には、第６電極Ｇ２が制御端子ＧＴに対応している。また第４電極Ｓ２が主端子ＮＴに対応している。また第２電極Ｄ１が主端子ＰＴに対応している。またショットキー電極ＳＫがダイオード部４０のアノードに対応しており、第２電極Ｄ１の近傍においてショットキー電極ＳＫに接触しているｎ層３４がダイオード部４０のカソードに対応している。
【００４３】
ＪＦＥＴ部１０のソース、ドレイン、およびゲートのそれぞれには、第１電極Ｓ１、第２電極Ｄ１、および第３電極Ｇ１が対応している。またＭＯＳＦＥＴ部２０のソース、ドレイン、およびゲートのそれぞれには、第４電極Ｓ２、第５電極Ｄ２、および第６電極Ｇ２が対応している。
【００４４】
ＪＦＥＴ部１０およびＭＯＳＦＥＴ部２０は全体として、ソース、ドレインおよびゲートを有する１つのスイッチング素子として機能するものである。具体的には、第６電極Ｇ２がゲートに対応している。また第３電極Ｇ１と第４電極Ｓ２とが互いに電気的に接続されている部分がソースに対応している。また第２電極Ｄ１がドレインに対応している。第１および第５電極Ｓ１、Ｄ２が互いに電気的に接続されていることは、ＪＦＥＴ部１０のソースとＭＯＳＦＥＴ部２０のドレインとが電気的に接続されていることに対応する。また第３および第４電極Ｇ１、Ｓ２が互いに電気的に接続されていることは、ＪＦＥＴ部１０のゲートとＭＯＳＦＥＴ部２０のソースとが電気的に接続されていることに対応する。
【００４５】
つまり、互いにカスコード接続されたＪＦＥＴ部１０およびＭＯＳＦＥＴ部２０が、主端子ＮＴおよびＰＴと制御端子ＧＴとの３端子を有する素子を構成している。この構成によりパワーモジュール５３は、制御端子ＧＴへの電圧印加によって主端子ＮＴおよびＰＴ間のスイッチングを行うことができる。具体的には、ｎチャネルの場合、制御端子ＧＴの電位をしきい値以上の正電位とすることによって主端子ＮＴおよびＰＴ間をオン状態とすることができ、また、たとえば制御端子ＧＴの電位をしきい値未満（たとえば接地電位）とすることによって主端子ＮＴおよびＰＴ間をオフ状態とすることができる。
【００４６】
第４電極Ｓ２とショットキー電極ＳＫとが電気的に接続されていることは、主端子ＮＴがダイオード部４０のアノードと接続されていることに対応する。またｎ層３４が第２電極Ｄ１の近傍においてショットキー電極ＳＫに接触していることは、主端子ＰＴがダイオード部４０のカソードに接続されていることに対応する。つまりＪＦＥＴ部１０およびＭＯＳＦＥＴ部２０を有するスイッチング素子に対して、ダイオード部４０が還流ダイオードとして機能するように接続されている。
【００４７】
次にパワーモジュール５３の製造方法について説明する。
図９に示すように、エピタキシャル基板３０が形成される。具体的には、単結晶基板３１上に、バッファ層３２、下部ｐ層３３、ｎ層３４、および上部ｐ層３５がこの順にエピタキシャル成長によって形成される。エピタキシャル成長は、たとえばＣＶＤ（Chemical  Vapor  Deposition）法によって行うことができる。
【００４８】
図１０に示すように、ｎ層３４上において上部ｐ層３５の一部が除去される。これによりエピタキシャル基板３０の上面の一部において、ｎ層３４が露出される。
【００４９】
図１１に示すように、エピタキシャル基板３０の上面のうち上部ｐ層３５が残存している部分の上において、不純物領域として、第１〜第５不純物領域１１、１２、１３、２１、および２２が形成される。不純物領域の形成は、たとえばイオン注入法によって行うことができる。
【００５０】
図１２に示すように、エピタキシャル基板３０の上面上に、絶縁膜Ｉ０が形成される。絶縁膜Ｉ０の形成は、たとえば熱酸化法によって行うことができる。
【００５１】
図１３に示すように、上記の絶縁膜Ｉ０をパターニングすることによって、絶縁膜Ｉ０から、層間絶縁膜Ｉ１およびゲート酸化膜Ｉ２が形成される。パターニングは、たとえば、フォトリソグラフィ法を用いて行うことができる。
【００５２】
図７に示すように、エピタキシャル基板３０の上面上において電極が形成される。具体的には、オーミック電極として、第１〜第５電極Ｓ１、Ｄ１、Ｇ１、Ｓ２、およびＤ２が形成される。またゲート酸化膜Ｉ２上に第６電極Ｇ２が形成される。またショットキー電極ＳＫが形成される。
【００５３】
第３電極Ｇ１と第４電極Ｓ２とショットキー電極ＳＫとを互いに電気的に接続する配線構造が設けられる。また、第１電極Ｓ１および第５電極Ｄ２を互いに電気的に接続する配線構造が設けられる。
【００５４】
以上によりパワーモジュール５３が得られる。
なお、上記以外の構成については、上述した実施の形態１〜３のいずれかの構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００５５】
本実施の形態のパワーモジュール５３によれば、第３および第４電極Ｇ１、Ｓ２およびショットキー電極ＳＫから構成される主端子ＮＴと、第２電極Ｄ１から構成される主端子ＰＴとの間の導通を、第６電極から構成される制御端子ＧＴの電位によってスイッチングすることができる。このスイッチング動作は、ｎ層３４と第３不純物領域１３とによるｐｎ接合の空乏層を利用したチャネル制御と、上部ｐ層３５上における絶縁ゲートとしての第６電極Ｇ２を利用したチャネル制御とが協調して行われることで、接合トランジスタの利点と、絶縁ゲートトランジスタの利点とを併せ持っている。具体的には、接合トランジスタと同様に、高速動作が可能でありまたオン抵抗が低い。また絶縁ゲートトランジスタと同様に、容易にノーマリオフ特性が得られる。またスイッチング素子のソースおよびドレイン間に還流ダイオードとしてダイオードが接続された構造を有するパワーモジュールを、一のエピタキシャル基板３０を用いて得ることができる。
【００５６】
（実施の形態５）
本実施の形態においては、第１〜第６電極Ｓ１、Ｄ１、Ｇ１、Ｓ２、Ｄ２およびＧ２と、ショットキー電極ＳＫとの平面レイアウトについて特に説明する。
【００５７】
図１４に示すように、主端子ＮＴ、ＰＴ、および制御端子ＧＴのそれぞれは、第４電極Ｓ２、第２電極Ｄ１、および第６電極Ｇ２に対応している。
【００５８】
平面視（図１４）で、エピタキシャル基板３０上において、第１電極Ｓ１と第５電極Ｄ２とが一体化されている。これにより、特に配線構造を設けることなく、第１電極Ｓ１と第５電極Ｄ２との間を電気的に接続することができる。
【００５９】
またエピタキシャル基板３０上において、第３電極Ｇ１と第４電極Ｓ２とが一体化されている。これにより、特に配線構造を設けることなく、第３電極Ｇ１と第４電極Ｓ２との間を電気的に接続することができる。
【００６０】
また、ショットキー電極ＳＫは第４電極Ｓ２に接触している。これにより、特に配線構造を設けることなくショットキー電極ＳＫと第４電極Ｓ２とを電気的に接続することができる。
【００６１】
なお、上記以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６２】
（実施の形態６）
図１５に示すように、本実施の形態のパワーモジュール（炭化珪素半導体装置）５４においては、エピタキシャル基板３０は第６不純物領域１４を有する。第６不純物領域１４は、露出されたｎ層３４を貫通して下部ｐ層３３に達しており、ｐ型を有する。また第１電極Ｓ１は、第６不純物領域１４に電気的に接続されており、本実施の形態においては第６不純物領域１４に接している。この構成により、第１電極Ｓ１と、下部ｐ層３３とが、ｐ型の第６不純物領域を介して電気的に接続されている。
【００６３】
本実施の形態によれば、下部ｐ層３３が第１電極Ｓ１と同電位とされることで、ｎ層３４内の電界集中を緩和することができる。
【００６４】
なお、上記以外の構成については、上述した実施の形態１〜５の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６５】
なお上記各実施の形態においては炭化珪素基板としてエピタキシャル基板が用いられているが、エピタキシャル基板以外の炭化珪素基板が用いられてもよい。また炭化珪素半導体装置に炭化珪素基板を支持するための部材がさらに設けられてもよく、この部材は炭化珪素以外の材料から作られていてもよい。また第１導電型は、移動度の観点でｎ型が望ましいが、ｐ型が用いられてもよい。
【００６６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態および実施例ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６７】
１０  ＪＦＥＴ部、１１〜１３  第１〜第３不純物領域、１４  第６不純物領域、２１，２２  第４および第５不純物領域、２０  ＭＯＳＦＥＴ部、３０  エピタキシャル基板（炭化珪素基板）、３３  下部ｐ層（第３層）、３４  ｎ層（第１層）、３５  上部ｐ層（第２層）、３９  溝部、３９ｖ  絶縁体部、４０  ダイオード部、５１〜５４，５２ｖ  パワーモジュール（炭化珪素半導体装置）、５１ａ，５１ｂ  ユニット、Ｄ１  第２電極、Ｄ２  第５電極、Ｇ１  第３電極、Ｇ２  第６電極、ＧＴ  制御端子、Ｉ１  層間絶縁膜、Ｉ２  ゲート酸化膜（ゲート絶縁膜）、ＮＴ，ＰＴ  主端子、Ｒ１  領域（第１領域）、Ｒ２  領域（第２領域）、Ｓ１  第１電極、Ｓ２  第４電極、ＳＫ  ショットキー電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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