(57)【特許請求の範囲】
【請求項１】
その一端から充電電圧が引き出されるコンデンサと；
前記コンデンサの充電電流を生成する第１定電流源と；
前記コンデンサの放電電流を生成する第２定電流源と；
送信入力信号の論理レベル、及び、前記充電電圧と基準電圧との比較結果に基づいて、前記コンデンサの充放電制御を行う充放電制御部と；
前記充電電圧に応じて論理レベルが切り替わる送信出力信号を生成する出力段と；
前記送信出力信号の信号振幅に相当する出力側電源電圧に依存して前記基準電圧を変動させる基準電圧生成部と；
前記基準電圧に依存して前記充電電流及び前記放電電流の各電流値を変動させる定電流制御部と；
を有することを特徴とするトランスミッタ。
【請求項２】
前記出力段は、前記充電電圧に応じて導通度が制御されるオープンドレイン型トランジスタを含むことを特徴とする請求項１に記載のトランスミッタ。
【請求項３】
前記オープンドレイン型トランジスタが飽和領域で動作し得る状態になるまで前記放電電流にブースト電流を加え、前記オープンドレイン型トランジスタが飽和領域で動作し得る状態になった時点で前記ブースト電流を切るブースト部をさらに有することを特徴とする請求項２に記載のトランスミッタ。
【請求項４】
前記充放電制御部は、
前記コンデンサと前記第１定電流源との間を導通／遮断する第１スイッチと；
前記コンデンサと前記第２定電流源との間を導通／遮断する第２スイッチと；
前記第１スイッチ及び前記第２スイッチのオン／オフ制御を行うスイッチ制御部と；
を含むことを特徴とする請求項１〜請求項３のいずれかに記載のトランスミッタ。
【請求項５】
前記基準電圧生成部は、前記出力側電源電圧を分圧して前記基準電圧を生成する抵抗ラダーであることを特徴とする請求項１〜請求項４のいずれかに記載のトランスミッタ。
【請求項６】
前記定電流制御部は、
前記基準電圧を電圧／電流変換して基準電流を生成する基準電流生成部と；
前記基準電流を前記充電電流及び前記放電電流として複製するカレントミラー部と；
を含むことを特徴とする請求項１〜請求項５のいずれかに記載のトランスミッタ。
【請求項７】
前記出力段は、アノードが前記送信出力信号の出力端に接続され、カソードが前記オープンドレイン型トランジスタのドレインに接続されたダイオードを含むことを特徴とする請求項２に記載のトランスミッタ。
【請求項８】
前記ダイオードは、半導体基板上の一領域に形成された埋め込み絶縁層と、前記埋め込み絶縁層の上部周縁上に形成されたコレクタウォールと、によって取り囲まれたフローティング領域内に形成されていることを特徴とする請求項７に記載のトランスミッタ。
【請求項９】
前記出力段は、前記オープンドレイン型トランジスタのドレインと前記ダイオードのカソードとの間に接続されたＤＭＯＳ電界効果トランジスタを含むことを特徴とする請求項７または請求項８に記載のトランスミッタ。
【請求項１０】
信号送信経路に設けられた請求項１〜請求項９のいずれかに記載のトランスミッタと；
信号受信経路に設けられたレシーバと；
を有することを特徴とするインタフェイス装置。
【請求項１１】
前記レシーバは、
互いのソースが共通接続され、一方のドレインから受信出力信号が引き出される一対の第１トランジスタ及び第２トランジスタと；
ゲートが受信入力信号の入力端に接続され、ソースが第１トランジスタのゲートに接続された第３トランジスタと；
ゲートが受信基準電圧の入力端に接続され、ソースが第２トランジスタのゲートに接続された第４トランジスタと；
カソードが前記第１トランジスタのゲートに接続され、アノードが前記第１トランジスタのソースに接続された第１ツェナダイオードと；
カソードが前記第２トランジスタのゲートに接続され、アノードが前記第２トランジスタのソースに接続された第２ツェナダイオードと；
カソードが前記第３トランジスタのゲートに接続され、アノードが前記第３トランジスタのソースに接続された第３ツェナダイオードと；
カソードが前記第４トランジスタのゲートに接続され、アノードが前記第４トランジスタのソースに接続された第４ツェナダイオードと；
前記第１トランジスタと前記第２トランジスタのソース電流を生成する第１電流源と；
前記第３トランジスタのソース電流を生成する第２電流源と；
前記第４トランジスタのソース電流を生成する第３電流源と；
を含むことを特徴とする請求項１０に記載のインタフェイス装置。
【請求項１２】
前記レシーバは、前記第１トランジスタのゲートと前記第３トランジスタのソースとの間に挿入された電流制限抵抗をさらに含むことを特徴とする請求項１１に記載のインタフェイス装置。
【請求項１３】
前記レシーバは、
互いのソースが共通接続され、一方のドレインから受信出力信号が引き出される一対の第１トランジスタ及び第２トランジスタと；
カソードが前記第１トランジスタのゲートに接続され、アノードが前記第１トランジスタのソースに接続された第１ツェナダイオードと；
カソードが前記第２トランジスタのゲートに接続され、アノードが前記第２トランジスタのソースに接続された第２ツェナダイオードと；
前記第１トランジスタと前記第２トランジスタのソース電流を生成する電流源と；
アノードが前記第１トランジスタのソースに接続され、カソードが前記電流源に接続された第１ダイオードと；
アノードが前記第２トランジスタのソースに接続され、カソードが前記電流源に接続された第２ダイオードと；
を含むことを特徴とする請求項１０に記載のインタフェイス装置。
【請求項１４】
前記第１ダイオード及び前記第２ダイオードは、ダイオード接続されたｐｎｐ型バイポーラトランジスタであることを特徴とする請求項１３に記載のインタフェイス装置。
【請求項１５】
ＥＣＵと；
バスと；
前記ＥＣＵと前記バスとの双方向通信を仲介する請求項１０〜請求項１４のいずれかに記載のインタフェイス装置と；
を有することを特徴とする車載通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スルーレート制御機能を備えたトランスミッタ、並びに、これを用いたインタフェイス装置及び車載通信システムに関するものである。
【背景技術】
【０００２】
図６は、スルーレート制御機能を備えたトランスミッタの一従来例を示した回路図である。本従来例のトランスミッタにおいて、スイッチ制御部３０６は、入力信号ＩＮの立ち上がりに応じて、スイッチ３０１をオンとし、スイッチ３０２をオフとする。このようなスイッチ制御により、コンデンサ３０５（容量値：Ｃ）には、定電流源３０３からスイッチ３０１を介して充電電流Ｉ１（電流値：＋Ｉ）が流し込まれる。その結果、コンデンサ３０５の一端（高電位側）から引き出される出力信号ＯＵＴの電圧値は、充電電流Ｉ１の電流値とコンデンサ３０５の容量値に応じた一定のスルーレートＳＲ１（＝＋Ｉ／Ｃ［Ｖ／ｓ］）で上昇し始める。
【０００３】
また、スイッチ制御部３０６は、出力信号ＯＵＴの電圧値が所定の基準電圧Ｖｒｅｆに達したとき、スイッチ３０１をオフとする。このようなスイッチ制御により、出力電圧ＶＯＵＴは、コンデンサ３０５によりほぼ基準電圧Ｖｒｅｆに維持される。
【０００４】
また、スイッチ制御部３０６は、入力信号ＩＮの立ち下がりに応じて、スイッチ３０１をオフとし、スイッチ３０２をオンとする。このようなスイッチ制御により、コンデンサ３０５からは、スイッチ３０２を介して定電流源３０４に向けた放電電流Ｉ２（電流値：−Ｉ）が引き抜かれる。その結果、出力信号ＯＵＴの電圧値は、放電電流Ｉ２の電流値とコンデンサ３０５の容量値に応じた一定のスルーレートＳＲ２（＝−Ｉ／Ｃ［Ｖ／ｓ］）で低下し始める。
【０００５】
なお、車載通信システムに関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２０２７２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記従来例のトランスミッタでは、充電電流Ｉ１及び放電電流Ｉ２の電流値がいずれも固定的に設定されており、延いては、出力信号ＯＵＴの立ち上がり時／立ち下り時におけるスルーレートＳＲ１及びＳＲ２がいずれも固定的に設定されていた。そのため、基準電圧Ｖｒｅｆが常に一定であれば、出力信号ＯＵＴのライズタイム／フォールタイムは常に一定に維持されるが、基準電圧Ｖｒｅｆが大きく変動する場合には、図７に示すように、出力信号ＯＵＴのライズタイム／フォールタイムも大きく変動してしまい、入力信号ＩＮと出力信号ＯＵＴの間でデューティばらつきを生じるという問題があった。
【０００８】
本発明は、本願の発明者によって見い出された上記の問題点に鑑み、電源電圧の変動に起因する入力信号と出力信号のデューティばらつきを抑制することが可能なトランスミッタ、並びに、これを用いたインタフェイス装置及び車載通信システムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係るトランスミッタは、その一端から充電電圧が引き出されるコンデンサと；前記コンデンサの充電電流を生成する第１定電流源と；前記コンデンサの放電電流を生成する第２定電流源と；送信入力信号の論理レベル、及び、前記充電電圧と基準電圧との比較結果に基づいて、前記コンデンサの充放電制御を行う充放電制御部と；前記充電電圧に応じてスルーレートが設定され、出力側電源電圧に応じて信号振幅が設定される送信出力信号を生成する出力段と；前記出力側電源電圧に依存して前記基準電圧を変動させる基準電圧生成部と；前記基準電圧に依存して前記充電電流及び前記放電電流の各電流値を変動させる定電流制御部と；を有する構成（第１の構成）とされている。
【００１０】
上記第１の構成から成るトランスミッタにおいて、前記出力段は、前記充電電圧に応じて導通度が制御されるオープンドレイン型トランジスタを含む構成（第２の構成）にするとよい。
【００１１】
また、上記第２の構成から成るトランスミッタは、前記オープンドレイン型トランジスタが飽和領域で動作し得る状態になるまで前記放電電流にブースト電流を加え、前記オープンドレイン型トランジスタが飽和領域で動作し得る状態になった時点で前記ブースト電流を切るブースト部をさらに有する構成（第３の構成）にするとよい。
【００１２】
また、上記第１〜第３いずれかの構成から成るトランスミッタにおいて、前記充放電制御部は、前記コンデンサと前記第１定電流源との間を導通／遮断する第１スイッチと；前記コンデンサと前記第２定電流源との間を導通／遮断する第２スイッチと；前記第１スイッチ及び前記第２スイッチのオン／オフ制御を行うスイッチ制御部と；を含む構成（第４の構成）にするとよい。
【００１３】
また、上記第１〜第４いずれかの構成から成るトランスミッタにおいて、前記基準電圧生成部は、前記出力側電源電圧を分圧して前記基準電圧を生成する抵抗ラダーである構成（第５の構成）にするとよい。
【００１４】
また、上記第１〜第５いずれかの構成から成るトランスミッタにおいて、前記定電流制御部は、前記基準電圧を電圧／電流変換して基準電流を生成する基準電流生成部と；前記基準電流を前記充電電流及び前記放電電流として複製するカレントミラー部と；を含む構成（第６の構成）にするとよい。
【００１５】
また、上記第２の構成から成るトランスミッタにおいて、前記出力段は、アノードが前記送信出力信号の出力端に接続され、カソードが前記オープンドレイン型トランジスタのドレインに接続されたダイオードを含む構成（第７の構成）にするとよい。
【００１６】
また、上記第７の構成から成るトランスミッタにおいて、前記ダイオードは、半導体基板上の一領域に形成された埋め込み絶縁層と、前記埋め込み絶縁層の上部周縁上に形成されたコレクタウォールと、によって取り囲まれたフローティング領域内に形成されている構成（第８の構成）にするとよい。
【００１７】
また、上記第７または第８の構成から成るトランスミッタにおいて、前記出力段は、前記オープンドレイン型トランジスタのドレインと前記ダイオードのカソードとの間に接続されたＤＭＯＳ電界効果トランジスタを含む構成（第９の構成）にするとよい。
【００１８】
また、本発明に係るインタフェイス装置は、信号送信経路に設けられた上記第１〜第９いずれかの構成から成るトランスミッタと；信号受信経路に設けられたレシーバと；を有する構成（第１０の構成）にするとよい。
【００１９】
なお、上記第１０の構成から成るインタフェイス装置において、前記レシーバは、互いのソースが共通接続されて、一方のドレインから受信出力信号が引き出される一対の第１トランジスタ及び第２トランジスタと；ゲートが受信入力信号の入力端に接続され、ソースが第１トランジスタのゲートに接続された第３トランジスタと；ゲートが受信基準電圧の入力端に接続され、ソースが第２トランジスタのゲートに接続された第４トランジスタと；カソードが前記第１トランジスタのゲートに接続され、アノードが前記第１トランジスタのソースに接続された第１ツェナダイオードと；カソードが前記第２トランジスタのゲートに接続され、アノードが前記第２トランジスタのソースに接続された第２ツェナダイオードと；カソードが前記第３トランジスタのゲートに接続され、アノードが前記第３トランジスタのソースに接続された第３ツェナダイオードと；カソードが前記第４トランジスタのゲートに接続され、アノードが前記第４トランジスタのソースに接続された第４ツェナダイオードと；前記第１トランジスタと前記第２トランジスタのソース電流を生成する第１電流源と；前記第３トランジスタのソース電流を生成する第２電流源と；前記第４トランジスタのソース電流を生成する第３電流源と；を含む構成（第１１の構成）にするとよい。
【００２０】
また、上記第１１の構成から成るインタフェイス装置において、前記レシーバは、前記第１トランジスタのゲートと前記第３トランジスタのソースとの間に挿入された電流制限抵抗をさらに含む構成（第１２の構成）にするとよい。
【００２１】
また、上記第１０の構成から成るインタフェイス装置において、前記レシーバは、互いのソースが共通接続され、一方のドレインから受信出力信号が引き出される一対の第１トランジスタ及び第２トランジスタと；カソードが前記第１トランジスタのゲートに接続され、アノードが前記第１トランジスタのソースに接続された第１ツェナダイオードと；カソードが前記第２トランジスタのゲートに接続され、アノードが前記第２トランジスタのソースに接続された第２ツェナダイオードと；前記第１トランジスタと前記第２トランジスタのソース電流を生成する電流源と；アノードが前記第１トランジスタのソースに接続され、カソードが前記電流源に接続された第１ダイオードと；アノードが前記第２トランジスタのソースに接続され、カソードが前記電流源に接続された第２ダイオードと；を含む構成（第１３の構成）にするとよい。
【００２２】
また、上記第１３の構成から成るインタフェイス装置において、前記第１ダイオード及び前記第２ダイオードは、ダイオード接続されたｐｎｐ型バイポーラトランジスタである構成（第１４の構成）にするとよい。
【００２３】
また、本発明に係る車載通信システムは、ＥＣＵと；バスと；前記ＥＣＵと前記バスとの双方向通信を仲介する上記第１０〜第１４いずれかの構成から成るインタフェイス装置と；を有する構成（第１５の構成）とされている。
【発明の効果】
【００２４】
本発明に係るトランスミッタ、並びに、これを用いたインタフェイス装置及び車載通信システムによれば、電源電圧の変動に起因する入力信号と出力信号のデューティばらつきを抑制することが可能となる。
【図面の簡単な説明】
【００２５】
【図１】車載通信システムの一構成例を示すブロック図
【図２】トランスミッタ１０の概略的構成を示す回路図
【図３】トランスミッタ１０（前段部分）の具体的構成を示す回路図
【図４】トランスミッタ１０の動作を説明するための信号波形図
【図５】トランスミッタ１０（後段部分）の一変形例を示す回路図
【図６】スルーレート制御機能を備えたトランスミッタの一従来例を示す回路図
【図７】デューティばらつきを説明するための信号波形図
【図８】オープンドレイン出力段の第１構成例を示す回路図
【図９】オープンドレイン出力段の第２構成例を示す回路図
【図１０】ダイオード１２２の模式的構造を示す縦断面図
【図１１】オープンドレイン出力段の第３構成例を示す回路図
【図１２】レシーバ２０の第１構成例を示す回路図
【図１３】レシーバ２０の第２構成例を示す回路図
【図１４】レシーバ２０の第３構成例を示す回路図
【図１５】ダイオードをｐｎｐ型バイポーラトランジスタで形成する場合の置換図
【発明を実施するための形態】
【００２６】
（車載通信システムのブロック図）
図１は、車載通信システムの一構成例を示すブロック図である。本図に例示した車載通信システムは、ＥＣＵ［Electronic Control Unit］１と、ＬＩＮ［Local Interconnect Network］インターフェイス部２と、ＬＩＮバス３と、を有する。
【００２７】
ＥＣＵ１は、車両に搭載されている各種デバイスの制御主体となるマイクロコンピュータユニットである。特に、ＬＩＮバス３に接続されるＥＣＵ１は、それほど高速な応答性を必要としないデバイス（操作部、ドアミラー駆動部、パワーウィンドウ駆動部など）に組み込まれるものである。
【００２８】
ＬＩＮインタフェイス部２は、ＥＣＵ１とＬＩＮバス３との双方向通信を仲介するインタフェイス装置であり、トランスミッタ１０とレシーバ２０を有する。トランスミッタ１０は、ＥＣＵ１からＬＩＮバス３への信号送信経路上に設けられており、ＥＣＵ１から入力される送信データＴｘＤをバス信号ＳＢとしてＬＩＮバス３に出力する。レシーバ２０は、ＬＩＮバス３からＥＣＵ１への信号受信経路上に設けられており、ＬＩＮバス３から入力されるバス信号ＳＢを受信データＲｘＤとしてＥＣＵ１に出力する。なお、トランスミッタ１０及びレシーバ２０の構成及び動作については、後ほど詳細に説明を行う。
【００２９】
ＬＩＮバス３にバス信号ＳＢを出力するときには、ＥＣＵ１からトランスミッタ１０に入力されるイネーブル制御信号ＥＮが出力許可状態を示す論理レベルとされ、トランスミッタ１０の出力段が出力許可状態とされる。一方、ＬＩＮバス３からバス信号ＳＢを受信するときには、イネーブル制御信号ＥＮが出力禁止状態を示す論理レベルとされ、トランスミッタ１０の出力段が出力禁止状態（ハイインピーダンス状態）とされる。
【００３０】
なお、ＥＣＵ１（３Ｖ系や５Ｖ系など）で取り扱われる送信データＴｘＤや受信データＲｘＤは、ハイレベルをＥＣＵ側電源電圧Ｖ１とし、ローレベルをグランド電圧としてスイングされる小振幅信号（例えば、ハイレベルが２Ｖ以下、ローレベルが０．８Ｖ以下として規定されているＬＶＴＴＬ［Low Voltage Transistor Transistor Logic］信号）である。一方、バス信号ＳＢは、オープンドレイン型トランジスタなどを用いて、ハイレベルをバス側電源電圧Ｖ２（例えば５Ｖ〜２７Ｖ）とし、ローレベルをグランド電圧としてスイングされる大振幅信号である。つまり、トランスミッタ１０及びレシーバ２０には、いずれも、レベルシフタ機能が備えられている。また、トランスミッタ１０には、スルーレート制御機能も備えられている。
【００３１】
ＬＩＮバス３は、ＣＡＮ［Controller Area Network］やＦｌｅｘＲａｙに比べて、それほど広い帯域幅や多用途性が要求されていない車載通信ネットワーク（ＬＩＮ）の構築に用いられる低コストのシリアル信号伝送ラインである。ＬＩＮバス３では、ＬＩＮマスタと１つまたは複数のＬＩＮスレーブから成るマスタ／スレーブ方式が採用されている。なお、ＬＩＮバス３を介してやり取りされるバス信号ＳＢの転送レートは、非常に小さい（最大２０ｋｂ／ｓ）。
【００３２】
（トランスミッタの概略的構成）
図２は、トランスミッタ１０の概略的構成を示す回路図である。本構成例のトランスミッタ１０は、スイッチ１０１及び１０２と、定電流源１０３及び１０４と、コンデンサ１０５と、スイッチ制御部１０６と、基準電圧生成部１０７と、定電流制御部１０８と、アンプ１０９と、Ｎチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタ１１０〜１１２と、Ｐチャネル型ＭＯＳ電界効果トランジスタ１１３及び１１４と、抵抗１１５及び１１６と、を有する。
【００３３】
スイッチ１０１は、スイッチ制御部１０６からの指示に基づいて、コンデンサ１０５と定電流源１０３との間を導通／遮断する。スイッチ１０２は、スイッチ制御部１０６からの指示に基づいて、コンデンサ１０５と定電流源１０４との間を導通／遮断する。
【００３４】
定電流源１０３は、コンデンサ１０５の充電電流Ｉ１を生成する。なお、定電流源１０３の一端はＥＣＵ側電源電圧Ｖ１の印加端に接続されており、他端はスイッチ１０１に接続されている。定電流源１０４は、コンデンサ１０５の放電電流Ｉ２を生成する。なお、定電流源１０４の一端はスイッチ１０２に接続されており、他端は接地端に接続されている。コンデンサ１０５は、その一端（高電位端）から充電電圧Ｖａが引き出される。
【００３５】
スイッチ制御部１０６は、ＥＣＵ側電源電圧Ｖ１の入力を受けて動作し、送信入力信号ＩＮ（図１の送信データＴｘＤに相当）の論理レベル、及び、充電電圧Ｖａと基準電圧Ｖｒｅｆとの比較結果に基づいて、スイッチ１０１及び１０２のオン／オフ制御を行う。例えば、スイッチ１０１をオンとし、スイッチ１０２をオフとすれば、コンデンサ１０５に充電電流Ｉ１を流し込む状態となる。逆に、スイッチ１０１をオフとし、スイッチ１０２をオンとすれば、コンデンサ１０５から放電電流Ｉ２を引き込む状態となる。また、コンデンサ１０５に充電電圧Ｖａが蓄えられている状態で、スイッチ１０１及び１０２をいずれもオフとすれば、コンデンサ１０５の充電電圧Ｖａを維持する状態となる。すなわち、スイッチ１０１及び１０２と、スイッチ制御部１０６によって、コンデンサ１０５の充放電制御を行う充放電制御部が形成されている。なお、充放電制御部（１０１、１０２、及び、１０６）の構成及び動作については、後ほど具体的に説明する。
【００３６】
基準電圧生成部１０７は、バス側電源電圧Ｖ２に依存して基準電圧Ｖｒｅｆを変動させる。定電流制御部１０８は、ＥＣＵ側電源電圧Ｖ１の入力を受けて動作し、基準電圧Ｖｒｅｆに依存して充電電流Ｉ１及び放電電流Ｉ２の各電流値を変動させる。なお、基準電圧生成部１０７、及び、定電流制御部１０８の構成及び動作については、後ほど具体的に説明する。
【００３７】
アンプ１０９、トランジスタ１１０〜１１４、並びに、抵抗１１５及び１１６は、トランスミッタ１０の出力段を形成する回路要素である。アンプ１０９の非反転入力端（＋）は、充電電圧Ｖａの印加端（コンデンサ１０５の高電位端）に接続されている。アンプ１０９の反転入力端（−）は、抵抗１１５の第１端に接続されている。アンプ１０９の出力端は、トランジスタ１１０のゲートに接続されている。アンプ１０９の上側電源端は、ＥＣＵ側電源電圧Ｖ１の入力端に接続されている。アンプ１０９の下側電源端は、接地端に接続されている。トランジスタ１１０のソース及びバックゲートは、いずれも抵抗１１５の第１端に接続されている。抵抗１１５の第２端は接地端に接続されている。トランジスタ１１０のドレインは、トランジスタ１１３のドレインに接続されている。トランジスタ１１３及び１１４のソース及びバックゲートは、いずれもＥＣＵ側電源電圧Ｖ１の印加端に接続されている。トランジスタ１１３及び１１４のゲートは、いずれもトランジスタ１１３のソースに接続されている。トランジスタ１１４のドレインは、トランジスタ１１１のドレインに接続されている。トランジスタ１１１及び１１２のソース及びバックゲートは、いずれも接地端に接続されている。トランジスタ１１１及び１１２のゲートはいずれもトランジスタ１１１のドレインに接続されている。トランジスタ１１２のドレインは、送信出力信号ＯＵＴ（図１のバス信号ＳＢに相当）の出力端に接続されるとともに、抵抗１１６を介してバス側電源電圧Ｖ２の印加端にも接続されている。
【００３８】
アンプ１０９は、抵抗１１５（抵抗値：Ｒ１１５）の第１端に印加される電圧が充電電圧Ｖａと一致するように、トランジスタ１１０のゲート信号を帰還制御する。従って、トランジスタ１１３に流れる電流Ｉ３は、充電電圧Ｖａに比例した電流値（最大値：Ｖｒｅｆ／Ｒ１１５）を持つことになる。トランジスタ１１３と１１４はカレントミラー（ミラー比１：１）を形成しており、電流Ｉ３はトランジスタ１１４に流れる電流Ｉ４として複製される。従って、電流Ｉ４についても充電電圧Ｖａに比例した電流値（最大値：Ｖｒｅｆ／Ｒ１１５）を持つことになる。また、トランジスタ１１１と１１２はカレントミラー（ミラー比１：１）を形成しており、電流Ｉ４の電流値に応じてトランジスタ１１２のゲート電圧が変動する。より具体的には、電流Ｉ４の電流値が大きいほど、トランジスタ１１２のゲート電圧が高くなり、延いては、トランジスタ１１２の導通度が大きくなる。すなわち、トランジスタ１１２は、充電電圧Ｖａに応じて導通度が制御されるオープンドレイン型トランジスタであると言うことができる。従って、トランジスタ１１２のドレインから引き出される送信出力信号ＯＵＴは、そのスルーレートが充電電圧Ｖａに応じて設定され、その信号振幅がバス側電源電圧Ｖ２に応じて設定されることになる。
【００３９】
（トランスミッタ前段部分の具体的構成）
図３は、トランスミッタ１０（前段部分に設けられた充電電圧Ｖａの生成機能部）の具体的構成を示す回路図である。
【００４０】
スイッチ１０１としては、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１が用いられている。スイッチ１０２としては、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１が用いられている。定電流源１０３としては、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２が用いられている。定電流源１０４としては、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２が用いられている。
【００４１】
トランジスタＰ１のソース及びバックゲートは、トランジスタＰ２のドレインに接続されている。トランジスタＰ２のソース及びバックゲートは、ＥＣＵ側電源電圧Ｖ１の印加端に接続されている。トランジスタＰ１及びＮ１のドレインは、充電電圧Ｖａの印加端に接続されている。トランジスタＮ１のソース及びバックゲートは、トランジスタＮ２のドレインに接続されている。トランジスタＮ２のソース及びバックゲートは、接地端に接続されている。
【００４２】
スイッチ制御部１０６は、コンパレータＣＭＰ１と、論理和演算器ＯＲ１と、を含んでいる。コンパレータＣＭＰ１の非反転入力端（＋）は、充電電圧Ｖａの印加端に接続されている。コンパレータＣＭＰ１の反転入力端（−）は、基準電圧Ｖｒｅｆの印加端に接続されている。コンパレータＣＭＰ１の上側電源端は、ＥＣＵ側電源電圧Ｖ１の印加端に接続されている。コンパレータＣＭＰ１の下側電源端は、接地端に接続されている。論理和演算器ＯＲ１の第１入力端は、コンパレータＣＭＰ１の出力端に接続されている。論理和演算器ＯＲ１の第２入力端は、送信入力信号ＩＮの入力端に接続されている。なお、送信信号ＩＮの入力端は、トランジスタＮ１のゲートにも接続されている。論理和演算器ＯＲ１の出力端は、トランジスタＰ１のゲートに接続されている。論理和演算器ＯＲ１の上側電源端は、ＥＣＵ側電源電圧Ｖ１の印加端に接続されている。論理和演算器ＯＲ１の下側電源端は、接地端に接続されている。
【００４３】
基準電圧生成部１０７は、バス側電源電圧Ｖ２と接地端との間に直列接続され、その接続ノードから基準電圧Ｖｒｅｆが引き出される抵抗Ｒ１及びＲ２を含んでいる。つまり、基準電圧生成部１０７としては、バス側電源電圧Ｖ２を所定の分圧比α（＝Ｒ２／（Ｒ１＋Ｒ２）、例えばα＝１／２）で分圧することにより、基準電圧Ｖｒｅｆ（＝α×Ｖ２）を生成する抵抗ラダーが採用されている。このような構成であれば、極めて容易に、バス側電源電圧Ｖ２に依存（比例）して基準電圧Ｖｒｅｆを変動させることが可能となる。
【００４４】
定電流制御部１０８は、アンプＡＭＰ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３及びＮ４と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ３及びＰ４と、抵抗Ｒ３とを含んでいる。アンプＡＭＰ１の非反転入力端（＋）は、基準電圧Ｖｒｅｆの印加端に接続されている。アンプＡＭＰ１の反転入力端（−）は、抵抗Ｒ３の第１端に接続されている。アンプＡＭＰ１の出力端は、トランジスタＮ３のゲートに接続されている。アンプＡＭＰ１の上側電源端は、ＥＣＵ側電源電圧Ｖ１の入力端に接続されている。アンプＡＭＰ１の下側電源端は、接地端に接続されている。トランジスタＮ３のソース及びバックゲートは、いずれも抵抗Ｒ３の第１端に接続されている。抵抗Ｒ３の第２端は、接地端に接続されている。トランジスタＮ３のドレインは、トランジスタＰ３のドレインに接続されている。トランジスタＰ３及びＰ４のソース及びバックゲートは、いずれもＥＣＵ側電源電圧Ｖ１の印加端に接続されている。トランジスタＰ２〜Ｐ４のゲートは、いずれもトランジスタＮ３のソースに接続されている。トランジスタＰ４のドレインは、トランジスタＮ４のドレインに接続されている。トランジスタＮ４のソース及びバックゲートは、接地端に接続されている。トランジスタＮ２及びＮ４のゲートは、いずれもトランジスタＮ４のソースに接続されている。
【００４５】
アンプＡＭＰ１は、抵抗Ｒ３の第１端に印加される電圧が基準電圧Ｖｒｅｆと一致するように、トランジスタＮ３のゲート信号を帰還制御する。従って、トランジスタＰ３に流れる基準電流Ｉ０は、基準電圧Ｖｒｅｆ（延いてはバス側電源電圧Ｖ２）に比例した電流値Ｉ（＝Ｖｒｅｆ／Ｒ３＝（α×Ｖ２）／Ｒ３）を持つことになる。トランジスタＰ２とＰ３はカレントミラー（ミラー比１：１）を形成しており、基準電流Ｉ０はトランジスタＰ２に流れる充電電流Ｉ１として複製される。また、トランジスタＰ３とＰ４、及び、トランジスタＮ２とＮ４は、それぞれカレントミラー（ミラー比１：１）を形成しており、基準電流Ｉ０はトランジスタＮ２に流れる放電電流Ｉ２として複製される。
【００４６】
すなわち、定電流制御部１０８は、基準電圧Ｖｒｅｆを電圧／電流変換して基準電流Ｉ０を生成する基準電流生成部（ＡＭＰ１、Ｎ３、及び、Ｒ３）と、基準電流Ｉ０を充電電流Ｉ１及び放電電流Ｉ２として複製するカレントミラー部（Ｐ３、Ｐ４、及び、Ｎ４）とを含んでいると言うことができる。
【００４７】
（トランスミッタの動作説明）
図４は、図２及び図３の構成から成るトランスミッタ１０の動作を説明するための信号波形図であり、上から順に、送信入力信号ＩＮ、コンパレータＣＭＰ１の比較信号Ｓｃｍｐ、トランジスタＰ１のゲート信号Ｇ１、トランジスタＮ１のゲート信号Ｇ２（送信入力信号ＩＮと同一）、充電電圧Ｖａ、及び、送信出力信号ＯＵＴが描写されている。
【００４８】
時刻ｔ１１以前には、送信入力信号ＩＮがハイレベルに維持されており、出力信号ＯＵＴがハイレベル（＝バス側電源電圧Ｖ２）に維持されているものとする。
【００４９】
時刻ｔ１１において、送信入力信号ＩＮがハイレベルからローレベルに立ち下げられると、ゲート信号Ｇ１及びＧ２はいずれもローレベルに立ち下げられる。その結果、トランジスタＰ１がオンとなり、トランジスタＮ１がオフとなる。このようなスイッチ制御により、コンデンサ１０５（容量値：Ｃ）には、トランジスタＰ２からトランジスタＰ１を介して充電電流Ｉ１（電流値：＋Ｉ）が流し込まれる。その結果、コンデンサ１０５の一端（高電位側）から引き出される充電電圧Ｖａは、充電電流Ｉ１の電流値とコンデンサ１０５の容量値に応じた一定のスルーレートＳＲ１（＝＋Ｉ／Ｃ［Ｖ／ｓ］）で上昇を開始する。このとき、充電電圧Ｖａは基準電圧Ｖｒｅｆに達していないため、比較信号Ｓｃｍｐはローレベルに維持されたままとなる。また、出力段に流れる電流Ｉ３及びＩ４は、いずれも充電電圧Ｖａに比例した電流値を持ち、トランジスタ１１２の導通度は、充電電圧Ｖａの上昇に伴って大きくなっていくので、送信出力信号ＯＵＴは、それまでのハイレベル（＝バス側電源電圧Ｖ２）から一定のスルーレートＳＲ３で低下し始める。すなわち、送信出力信号ＯＵＴの立ち下がり時におけるスルーレートＳＲ３は、充電電圧Ｖａに応じて設定されることになる。
【００５０】
その後、時刻ｔ１２において、充電電圧Ｖａが基準電圧Ｖｒｅｆに達したとき、比較信号Ｓｃｍｐがローレベルからハイレベルに立ち上がるので、論理和回路ＯＲ１から出力されるゲート信号Ｇ１は、送信入力信号ＩＮの論理レベルに依ることなく、ハイレベルに立ち上げられる。その結果、トランジスタＰ１がオフとなり、充電電圧Ｖａは、コンデンサ１０５によりほぼ基準電圧Ｖｒｅｆに維持される。なお、比較信号Ｓｃｍｐの論理レベルが意図せず切り替わらないように、コンパレータＣＭＰ１には、ヒステリシス特性を持たせておくことが望ましい。また、時刻ｔ１２の時点で、送信出力信号ＯＵＴはローレベル（＝０Ｖ近傍）まで低下している。
【００５１】
その後、時刻ｔ１３において、送信入力信号ＩＮがローレベルからハイレベルに立ち上げられると、ゲート信号Ｇ１及びＧ２はいずれもハイレベル（ゲート信号Ｇ１は時刻ｔ１３以前からハイレベル）に立ち上げられる。その結果、トランジスタＰ１がオフに維持され、トランジスタＮ１がオンとなる。このようなスイッチ制御により、コンデンサ１０５からは、トランジスタＮ１を介してトランジスタＮ２に放電電流Ｉ２（電流値：−Ｉ）が引き抜かれる。その結果、充電電圧Ｖａは、放電電流Ｉ２の電流値とコンデンサ１０５の容量値に応じた一定のスルーレートＳＲ２（＝−Ｉ／Ｃ［Ｖ／ｓ］）で低下し始める。このとき、比較信号Ｓｃｍｐはハイレベルからローレベルに立ち下げられる。また、出力段を形成するトランジスタ１１２の導通度は、充電電圧Ｖａの低下に伴って小さくなっていくので、送信出力信号ＯＵＴは、それまでのローレベル（＝０Ｖ近傍）から一定のスルーレートＳＲ４で上昇し始める。すなわち、送信出力信号ＯＵＴの立ち上がり時におけるスルーレートＳＲ４は、充電電圧Ｖａに応じて設定されることになる。
【００５２】
その後、時刻ｔ１４において、出力段を形成するトランジスタ１１２の導通度がゼロとなり、送信出力信号ＯＵＴがハイレベル（＝バス側電源電圧Ｖ２）に達する。また、この時点でコンデンサ１０５は完全に放電されており、充電電圧Ｖａは０Ｖとなっている。この状態は、時刻ｔ１１以前の状態と同一であり、時刻ｔ１５において、送信入力信号ＩＮがハイレベルからローレベルに立ち下げられると、上記と同様の動作が繰り返される。
【００５３】
ここで、重要となるポイントは、バス側電源電圧Ｖ２に依存して基準電圧Ｖｒｅｆを変動させるとともに、基準電圧Ｖｒｅｆ（延いてはバス側電源電圧Ｖ２）に依存して基準電流Ｉ０（延いては充電電流Ｉ１及び放電電流Ｉ２）を変動させることにより、充電電圧ＶａのスルーレートＳＲ１及びＳＲ２（延いては送信出力信号ＯＵＴのスルーレートＳＲ３及びＳＲ４）にＶ２依存性を持たせた点である（図４中の実線と破線を比較参照）。
【００５４】
このような構成とすることにより、基準電圧Ｖｒｅｆと基準電流Ｉ０（延いては充電電流Ｉ１及び放電電流Ｉ２）との間で互いのＶ２依存性が相殺される。従って、バッテリの充電状況や車載デバイスの駆動状況などに応じてバス側電源電圧Ｖ２（出力信号ＯＵＴの信号振幅）が大きく変動したとしても、充電電圧Ｖａ（延いては送信出力信号ＯＵＴ）のライズタイム／フォールタイムＴ（＝Ｃ×Ｖｒｅｆ／Ｉ＝Ｃ×Ｒ３）を常に一定に維持することができるので、送信入力信号ＩＮと送信出力信号ＯＵＴとの間のデューティばらつきを低減することが可能となる。
【００５５】
また、上記の構成であれば、上記の演算式（Ｔ＝Ｃ×Ｖｒｅｆ／Ｉ＝Ｃ×Ｒ３）に基づいて、容易に所望のライズタイム／フォールタイムＴを設定することが可能である。例えば、ライズタイム／フォールタイムＴを長くしたければ、充電電圧ＶａのスルーレートＳＲ１及びＳＲ２を小さくすればよいので、抵抗Ｒ３の抵抗値を大きくして基準電流Ｉ０を小さくするか、或いは、コンデンサ１０５の容量値Ｃを大きくすればよい。逆に、ライズタイム／フォールタイムＴを短くしたければ、充電電圧ＶａのスルーレートＳＲ１及びＳＲ２を大きくすればよいので、抵抗Ｒ３の抵抗値を小さくして基準電流Ｉ０を大きくするか、或いは、コンデンサ１０５の容量値Ｃを小さくすればよい。
【００５６】
また、上記のスルーレート制御機能を備えたＬＩＮインタフェイス部２であれば、車両毎に異なるバス側電源電圧Ｖ２を考慮することなく汎用的に適用することができるので、ＬＩＮインタフェイス部２（または、これが組み込まれた車載デバイス）の生産性を高めて、そのコストダウンに貢献することが可能となる。
【００５７】
なお、上記のスルーレート制御技術は、本実施形態で例示されている車載通信システムだけでなく、送信信号のデューティ精度が重要となる全てのアプリケーションの信頼性を高める上で有用である。
【００５８】
（トランスミッタの変形例）
次に、トランスミッタ１０の変形例について図５を参照しながら説明する。図５は、トランスミッタ１０（後段部分）の一変形例を示す回路図である。
【００５９】
ＬＩＮの標準規格では、３種類の負荷（５００Ω／１０ｎＦ、６６０Ω／６．８ｎＦ、１０００Ω／１ｎＦ）を接続することが可能である。しかしながら、ＬＩＮバス３に接続される負荷の特性が変化すると、トランスミッタ１０で生成される送信出力信号ＯＵＴのスルーレートＳＲ３及びＳＲ４に意図しない変動が生じるおそれがあり、特に、負荷が重い場合には、送信出力信号ＯＵＴの立ち上がりが鈍ってしまう。
【００６０】
そこで、本変形例のトランスミッタ１０は、出力段を形成するオープンドレイン型トランジスタ１１２が飽和領域で動作し得る状態になるまで放電電流Ｉ２にブースト電流Ｉｂｓｔを加え、オープンドレイン型トランジスタ１１２が飽和領域で動作し得る状態になった時点、すなわち、トランジスタ１１２のドレイン・ソース間電圧Ｖｄｓがトランジスタ１１２のゲート・ソース間電圧Ｖｇｓからトランジスタ１１２のオンスレッショルド電圧Ｖｔｈを差し引いた値よりも大きくなった時点で、ブースト電流Ｉｂｓｔを切るブースト部ＢＳＴをさらに有する構成とされている。
【００６１】
ブースト部ＢＳＴは、Ｎチャネル型ＭＯＳ電界効果トランジスタ１１７と、定電流源１１８及び１１９と、スイッチ１２０と、コンパレータ１２１と、を有する。トランジスタ１１７は、トランジスタ１１２と同一のオンスレッショルド電圧Ｖｔｈを有するように、トランジスタ１１２と同一の製造プロセスで形成されたモニタ用トランジスタである。定電流源１１８は、トランジスタ１１２に僅かな電流（例えば１００ｎＡ）を流す。定電流源１１９は、ブースト電流Ｉｂｓｔを生成する。スイッチ１２０は、ブースト電流Ｉｂｓｔの流れる電流経路を導通／遮断する。コンパレータ１２１は、トランジスタ１１７のソースから引き出される電圧信号Ｖｘ（＝Ｖｇｓ−Ｖｔｈ）と、トランジスタ１１２のドレインから引き出される電圧信号Ｖｙ（＝Ｖｄｓ)とを比較し、その比較結果に基づいてスイッチ１２０のオン／オフ制御を行う。
【００６２】
各回路要素の接続関係について具体的に説明する。トランジスタ１１７のドレインは、ＥＣＵ側電源電圧Ｖ１の印加端に接続されている。トランジスタ１１７のソース及びバックゲートは、いずれもコンパレータ１２１の反転入力端（−）と、定電流源１１８の第１端に接続されている。トランジスタ１１７のゲートは、トランジスタ１１１及び１１２のゲートと共に、トランジスタ１１１のドレインに接続されている。定電流源１１８の第２端は、接地端に接続されている。コンパレータ１２１の非反転入力端（＋）は、トランジスタ１１２のドレイン（送信出力信号ＯＵＴの出力端）に接続されている。コンパレータ１２１の出力端は、スイッチ１２０の制御端に接続されている。コンパレータ１２１の上側電源端は、ＥＣＵ側電源電圧Ｖ１の印加端に接続されている。コンパレータ１２１の下側電源端は、接地端に接続されている。スイッチ１２０の第１端はスイッチ１０２と定電流源１０４との接続ノードに接続されている。スイッチ１２０の第２端は、定電流源１１８の第１端に接続されている。定電流源１１８の第２端は、接地端に接続されている。
【００６３】
上記構成から成るブースト部ＢＳＴにおいて、トランジスタ１１７のゲートには、トランジスタ１１２のゲート・ソース間電圧Ｖｇｓが印加されている。また、先にも述べた通り、トランジスタ１１７は、トランジスタ１１２と同一のオンスレッショルド電圧Ｖｔｈを有するように、トランジスタ１１２と同一の製造プロセスで形成されている。従って、トランジスタ１１２と共にトランジスタ１１７がオンされるとき、トランジスタ１１７のドレインから引き出される電圧信号Ｖｘは、トランジスタ１１２のゲート・ソース間電圧Ｖｇｓからトランジスタ１１２のオンスレッショルド電圧Ｖｔｈを差し引いた値となる。一方、トランジスタ１１２のドレインから引き出される電圧信号Ｖｙは、トランジスタ１１２のドレイン・ソース間電圧Ｖｄｓに相当する。従って、コンパレータ１２１は、トランジスタ１１２のＶｄｓと（Ｖｇｓ−Ｖｔｈ）とを比較している形となり、延いては、トランジスタ１１２が飽和領域で動作し得る状態となったか否かを判定している形となる。
【００６４】
従って、トランジスタ１１２が飽和領域で動作し得る状態になるまでは、放電電流Ｉ２にブースト電流Ｉｂｓｔを加えたブースト放電電流Ｉ２’でコンデンサ１０５の放電を行い、トランジスタ１１２が飽和領域で動作し得る状態になった時点で、ブースト電流Ｉｂｓｔを切るようにコンパレータ１２１の出力に応じてスイッチ１２０のオン／オフ制御を行うことにより、ＬＩＮバス３に接続される負荷が重い場合であっても、送信出力信号ＯＵＴ（バス信号ＳＢ）の立ち上がりが鈍らないので、所望のスルーレートを維持することが可能となる。
【００６５】
（オープンドレイン出力段の耐圧向上）
図８は、オープンドレイン出力段の第１構成例を示す回路図であり、図２や図５のオープンドレイン出力段のみを改めて描写し直したものである。図８に示すように、トランジスタ１１２のドレイン・ソース間には、寄生ダイオードＤｐが付随している。そのため、送信出力信号ＯＵＴの出力端に負電位のサージが入力された場合には、接地端から寄生ダイオードＤｐを介する経路で大量の順方向電流が流れ、トランジスタ１１２が破壊する恐れがある。
【００６６】
図９は、オープンドレイン出力段の第２構成例を示す回路図である。上記した負電位のサージに対する耐性を高めるべく、第２構成例のオープンドレイン出力段は、アノードが送信出力信号ＯＵＴの出力端に接続され、カソードがトランジスタ１１２のドレインに接続されたダイオード１２２を含む構成とされている。このような構成とすることにより、送信出力信号ＯＵＴの出力端に負電位のサージが入力された場合であっても、接地端から寄生ダイオードＤｐを介する経路は、逆バイアス状態のダイオード１２２によって遮断されるため、寄生ダイオードＤｐに大量の順方向電流が流れることはなく、トランジスタ１１２の破壊を防止することが可能となる。
【００６７】
なお、半導体装置の製造プロセスとして、ＳＯＩ［Silicon On Insulator］プロセスが採用されている場合には、回路素子を形成するためのエピタキシャル成膜層と半導体基板（ＧＮＤ）とが中間絶縁層で完全に分離されているので、上記のダイオード１２２を容易に形成することが可能である。しかしながら、半導体装置の製造プロセスとして、より安価で一般的なＣＭＯＳプロセスやＢｉＣＭＯＳプロセスを採用する場合には、半導体基板とダイオード１２２との間に生じる寄生素子により、ダイオード１２２の挿入によって本来得られるべき耐圧性能が十全に機能しなくなる。そのため、このような問題を解消するためには、ダイオード１２２の構造に工夫を凝らす必要がある。
【００６８】
図１０は、ダイオード１２２の模式的構造を示す縦断面図である。本構造のダイオード１２２は、ｐ−型の半導体基板Ｐ−ｓｕｂ上の一領域に形成されたｎ＋型の埋め込み絶縁層Ｂ／Ｌ［Burried Layer］と、埋め込み絶縁層Ｂ／Ｌの上部周縁上に形成されたｎ−型のコレクタウォールＣ／Ｗ［Collector Wall］と、によって取り囲まれたフローティング領域内に形成されている。このような構造を採用することにより、ダイオード１２２を半導体基板Ｐ−ｓｕｂから電気的に分離することができるので、半導体基板Ｐ−ｓｕｂとダイオード１２２との間に寄生素子を生じることがなくなり、ダイオード１２２の挿入によって本来得られるべき耐圧性能を十全に機能させることが可能となる。
【００６９】
なお、図１０に描写された他の符号について簡単に説明する。Ｌ／Ｉ及び１ｓｔＬＩはｐ−型の低絶縁層［Low Isolation］、Ｅｐｉはｎ−型のエピタキシャル成膜層、Ｐｗｅｌｌはｐ＋型のウェル領域、及び、ＮＢｏｄｙはｎ＋型のボディ領域を各々示している。
【００７０】
図１１は、オープンドレイン出力段の第３構成例を示す回路図である。図９のダイオード１２２を挿入することにより、オープンドレイン出力段の負電位耐圧を高めることはできるが、送信出力信号ＯＵＴの出力端に正電位のサージが入力された場合には、ダイオード１２２が順バイアス状態となるため、トランジスタ１１２のドレイン・ソース間耐圧を十分高く設計しておかない限り、トランジスタ１１２が破壊する恐れがある。しかしながら、ＣＭＯＳプロセスで形成されているオープンドレイン出力段のうち、トランジスタ１１２のみを高耐圧なＤＭＯＳプロセスで形成すると、カレントミラーを形成するトランジスタ１１１とトランジスタ１１２とのカップリング特性（ミラー比のばらつき特性）が悪化し、スルーレート制御が困難となってしまう。
【００７１】
そこで、第３構成例のオープンドレイン出力段は、ＣＭＯＳプロセスで形成されたトランジスタ１１２のドレインとダイオード１２２のカソードとの間に接続されたＤＭＯＳプロセスで形成されたＮチャネル型ＭＯＳ電界効果トランジスタ１２３を含む構成とされている。すなわち、第３構成例のオープンドレイン出力段では、その正電位耐圧を高めるために、ドレイン・ソース間耐圧の高いトランジスタ１２３がソースフォロワとして用いられている。このような構成とすることにより、トランジスタ１１２をＣＭＯＳプロセスで形成したまま、オープンドレイン出力段の正電位耐性を高めることが可能となる。
【００７２】
なお、トランジスタ１２３のゲートには、トランジスタ１１２を常に飽和領域で動作させ得るだけのバイアス電圧ＢＩＡＳ（≧ＶｇｓＣ−ＶｔｈＣ＋ＶｇｓＤ）が与えられている。なお、上記パラメータのうち、ＶｇｓＣはトランジスタ１１２のゲート・ソース間電圧、ＶｔｈＣはトランジスタ１１２のオンスレッショルド電圧、ＶｇｓＤはトランジスタ１２３のゲート・ソース間電圧を示している。このようなバイアス電圧ＢＩＡＳを印加しておけば、ＬＩＮバス３に接続される負荷の状態に依らず、トランジスタ１１２を常に飽和領域で動作させることができるので、図５で示したブースト部ＢＳＴが不要となる。
【００７３】
また、図９〜図１１に示した構成ないし構造を全て実現する場合であっても、半導体装置の製造プロセスとしては、ＳＯＩプロセスよりも安価で一般的なＢｉＣＤＭＯＳプロセスを採用することが可能である。従って、高価なＳＯＩプロセスを用いることなく、正電位サージ及び負電位サージの双方に対して高耐圧なオープンドレイン出力段を実現することが可能となる。
【００７４】
特に、ＬＩＮインタフェイス部２には、正負双方の高耐圧（例えば−２７Ｖ〜４０Ｖ）が要求されているので、上記のオープンドレイン出力段を採用することにより、この要求に応えることが可能となる。
【００７５】
ただし、上記の高耐圧化技術は、本実施形態で例示されている車載通信システムだけでなく、高サージ耐性を必要とするＮチャネル型オープンドレイン出力段全般に適用することが可能であることは言うまでもない。
【００７６】
（レシーバの構成例）
図１２は、レシーバ２０の第１構成例を示す回路図である。第１構成例のレシーバ２０は、Ｎチャネル型電界効果トランジスタ２０１及び２０２と、抵抗２０３及び２０４と、定電流源２０５と、レベルシフタ２０６と、を有する。
【００７７】
トランジスタ２０１及び２０２のドレインは、それぞれ抵抗２０３及び２０４を介してバス側電源電圧Ｖ２の印加端に接続されている。トランジスタ２０１及び２０２のソース及びバックゲートは、いずれも定電流源２０５を介して接地端に接続されている。トランジスタ２０１のゲートは、受信入力信号ＲＩＮ（図１のバス信号ＳＢに相当）の入力端に接続されている。トランジスタ２０２のゲートは、受信基準電圧ＶＲＥＦの入力端に接続されている。レベルシフタ２０６の入力端は、トランジスタ２０２のドレインに接続されている。レベルシフタ２０６の出力端は、受信出力信号ＲＯＵＴ（図１の受信データＲｘＤに相当）の出力端に接続されている。
【００７８】
なお、レベルシフタ２０６は、トランジスタ２０２のドレインから引き出される電圧信号（ハイレベルをバス側電源電圧Ｖ２とし、ローレベルをグランド電圧としてスイングされる大振幅信号）の入力を受け、これを受信出力信号ＲＯＵＴ（ハイレベルをＥＣＵ側電源Ｖ１とし、ローレベルをグランド電圧としてスイングされる小振幅信号）に変換する。
【００７９】
しかしながら、第１構成例のレシーバ２０では、トランジスタ２０１のゲートに入力される受信入力信号ＲＩＮがバス側電源電圧Ｖ２となったときに、トランジスタ２０１及び２０２のソースには、バス側電源電圧Ｖ２からトランジスタ２０１のゲート・ソース間電圧Ｖｇｓ１を差し引いたソース電圧（Ｖ２−Ｖｇｓ１）が現れる。そのため、トランジスタ２０２のゲート・ソース間には、上記のソース電圧（Ｖ２−Ｖｇｓ１）から受信基準電圧ＶＲＥＦを差し引いたゲート・ソース間電圧（Ｖ２−Ｖｇｓ１−ＲＥＦ）が印加されるため、これがトランジスタ２０２のゲート・ソース間耐圧を超えていると、トランジスタ２０２が破壊されてしまうおそれがある。
【００８０】
図１３は、レシーバ２０の第２構成例を示す回路図である。第２構成例のレシーバ２０は、第１構成例の回路要素２０１〜２０６に加えて、Ｎチャネル型ＭＯＳ電界効果トランジスタ２０７及び２０８と、定電流源２０９及び２１０と、ツェナダイオード２１１〜２１４と、抵抗２１５と、を有する。
【００８１】
トランジスタ２０７のドレインは、バス側電源電圧Ｖ２の印加端に接続されている。トランジスタ２０７のソースとバックゲートは、いずれも定電流源２０９を介して接地端に接続される一方、抵抗２１５を介してトランジスタ２０１のゲートにも接続されている。トランジスタ２０７のゲートは、トランジスタ２０１のゲートに代わる形で、受信入力信号ＲＩＮの入力端に接続されている。トランジスタ２０８のドレインは、バス側電源電圧Ｖ２の印加端に接続されている。トランジスタ２０８のソースとバックゲートは、いずれも定電流源２１０を介して接地端に接続される一方、トランジスタ２０２のゲートにも接続されている。トランジスタ２０８のゲートは、トランジスタ２０２のゲートに代わる形で、受信基準電圧ＶＲＥＦの入力端に接続されている。
【００８２】
ツェナダイオード２１１のカソードはトランジスタ２０１のゲートに接続されている。ツェナダイオード２１１のアノードは、トランジスタ２０１のソースに接続されている。ツェナダイオード２１２のカソードは、トランジスタ２０２のゲートに接続されている。ツェナダイオード２１２のアノードは、トランジスタ２０２のソースに接続されている。ツェナダイオード２１３のカソードは、トランジスタ２０７のゲートに接続されている。ツェナダイオード２１３のアノードは、トランジスタ２０７のソースに接続されている。ツェナダイオード２１４のカソードは、トランジスタ２０８のゲートに接続されている。ツェナダイオード２１４のアノードは、トランジスタ２０８のソースに接続されている。
【００８３】
すなわち、第２構成例のレシーバ２０は、互いのソースが共通接続されて、一方のドレインから受信出力信号ＲＯＵＴが引き出される一対のトランジスタ２０１及び２０２と；ゲートが受信入力信号ＲＩＮの入力端に接続され、ソースがトランジスタ２０１のゲートに接続されたトランジスタ２０７と；ゲートが受信基準電圧ＶＲＥＦの入力端に接続されて、ソースがトランジスタ２０２のゲートに接続されたトランジスタ２０８と；カソードがトランジスタ２０１のゲートに接続され、アノードがトランジスタ２０１のソースに接続されたツェナダイオード２１１と；カソードがトランジスタ２０２のゲートに接続されて、アノードがトランジスタ２０２のソースに接続されたツェナダイオード２１２と；カソードがトランジスタ２０７のゲートに接続されて、アノードがトランジスタ２０７のソースに接続されたツェナダイオード２１３と；カソードがトランジスタ２０８のゲートに接続されて、アノードがトランジスタ２０８のソースに接続されたツェナダイオード２１４と；トランジスタ２０１とトランジスタ２０２のソース電流を生成する定電流源２０５と；トランジスタ２０７のソース電流を生成する定電流源２０９と；トランジスタ２０８のソース電流を生成する定電流源２１０と；を含む構成とされている。
【００８４】
なお、ツェナダイオード２１１〜２１４のツェナ電圧は、いずれもＮチャネル型ＭＯＳ電界効果トランジスタ２０１、２０２、２０７、及び、２０８のゲート・ソース間耐圧を超えない値（＝５Ｖ程度）に設計されている。
【００８５】
このように、トランジスタ対を形成するトランジスタ２０１及び２０２とは別に、ソースフォロワとして用いられるトランジスタ２０７及び２０８を用意し、受信入力信号ＲＩＮと受信基準電圧ＶＲＥＦをそれぞれトランジスタ２０７及び２０８のゲートに入力した上で、さらに、トランジスタ２０１、２０２、２０７、及び、２０８のゲート・ソース間に、各々のクランプ素子としてツェナダイオード２１１〜２１４を接続することにより、トランジスタ２０１、２０２、２０７、及び２０８の各ゲート・ソース間電圧が各々の設計耐圧を超えないレベルでクランプされるので、トランジスタの破壊を未然に防止することが可能となり、延いては、第１構成例のレシーバ２０よりもバス側電源電圧Ｖ２のダイナミックレンジを広げることが可能となる。また、トランジスタ２０１及び２０２として高耐圧、低速度の素子を用いる必要がなくなるので、ＬＩＮインタフェイス部２の高速化に貢献することが可能となる。
【００８６】
また、第２構成例のレシーバ２０は、トランジスタ２０１のゲートとトランジスタ２０７のソースとの間に挿入された電流制限抵抗をさらに含む構成とされている。このような構成とすることにより、受信入力信号ＲＩＮの入力端から、降伏したツェナダイオード２１３及び２１１を経た後、順バイアス状態のツェナダイオード２１２及び２１４を介して受信基準電圧ＶＲＥＦの入力端に至る電流経路、若しくは、その逆に、受信基準電圧ＶＲＥＦの入力端から、降伏したツェナダイオード２１４及び２１２を経た後、順バイアス状態のツェナダイオード２１１及び２１３を介して受信入力信号ＲＩＮの入力端に至る電流経路に流れる電流を抑制することが可能となる。
【００８７】
図１４は、レシーバ２０の第３構成例を示す回路図である。第３構成例のレシーバ２０は、第１構成例の回路要素２０１〜２０６に加えて、ツェナダイオード２１１及び２１２と、ダイオード２１６及び２１７と、を有する。
【００８８】
ツェナダイオード２１１のカソードはトランジスタ２０１のゲートに接続されている。ツェナダイオード２１１及びダイオード２１６のアノードは、いずれもトランジスタ２０１のソースに接続されている。ツェナダイオード２１２のカソードは、トランジスタ２０２のゲートに接続されている。ツェナダイオード２１２及びダイオード２１７のアノードは、いずれもトランジスタ２０２のソースに接続されている。ダイオード２１６及び２１７のカソードは、定電流源２０５に共通接続されている。
【００８９】
すなわち、第２構成例のレシーバ２０は、互いのソースが共通接続され、一方のドレインから受信出力信号ＲＯＵＴが引き出される一対のトランジスタ２０１及び２０２と；カソードがトランジスタ２０１のゲートに接続されて、アノードがトランジスタ２０１のソースに接続されたツェナダイオード２１１と；カソードがトランジスタ２０２のゲートに接続されて、アノードがトランジスタ２０２のソースに接続されたツェナダイオード２１２と；トランジスタ２０１とトランジスタ２０２のソース電流を生成する定電流源２０５と；アノードがトランジスタ２０１のソースに接続され、カソードが定電流源２０５に接続されたダイオード２１６と；アノードがトランジスタ２０２のソースに接続され、カソードが定電流源２０５に接続されたダイオード２１７と；を含む構成とされている。
【００９０】
このように、トランジスタ２０１及び２０２のゲート・ソース間に、各々のクランプ素子としてツェナダイオード２１１及び２１２を接続することにより、第２構成例と同様、トランジスタ２０１及び２０２の各ゲート・ソース間電圧が各々の設計耐圧を超えないレベルでクランプされるので、トランジスタの破壊を未然に防止することが可能となる。
【００９１】
また、トランジスタ２０１及び２０２の各ソースと定電流源２０５との間に、ダイオード２１６及び２１７を挿入することにより、受信入力信号ＲＩＮの入力端から降伏したツェナダイオード２１１と順バイアス状態のダイオード２１６を介して受信基準電圧ＶＲＥＦの入力端に至る電流経路上には、逆バイアス状態のトランジスタ２１７が挿入された形となり、その逆に、受信基準電圧ＶＲＥＦの入力端から降伏したツェナダイオード２１２と順バイアス状態のダイオード２１７を介して受信入力信号ＲＩＮの入力端に至る電流経路上には、逆バイアス状態のトランジスタ２１６が挿入された形となるため、各々の電流経路に流れる電流を完全に遮断することが可能となる。
【００９２】
すなわち、第３構成例のレシーバ２０であれば、第２構成例よりも少ない素子数で、これと同等以上の作用効果を享受することが可能となる。
【００９３】
また、第３構成例のレシーバ２０において、ダイオード２１６及び２１７は、図１５に示すように、ダイオード接続されたｐｎｐ型バイポーラトランジスタで形成することが望ましい。なぜなら、ｐｎｐ型バイポーラトランジスタのベース・コレクタ間における順方向耐圧は非常に高い（５０Ｖ程度）ので、大きな逆バイアス電圧が印加されたとしてもブレイクされることなく、これが挿入された電流経路を確実に遮断することが可能となる。
【００９４】
特に、ＬＩＮインタフェイス部２には、正負双方の高耐圧（例えば−２７Ｖ〜４０Ｖ）が要求されているので、上記のレシーバ２０を採用することにより、この要求に応えることが可能となる。
【００９５】
ただし、上記の高耐圧化技術は、本実施形態で例示されている車載通信システムだけでなく、大振幅の信号を受信する必要のあるレシーバ全般に適用することが可能であることは言うまでもない。
【００９６】
（その他の変形例）
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００９７】
本発明は、例えば、車載通信システムの信頼性を高めるために有用な技術である。
【符号の説明】
【００９８】
１    ＥＣＵ
２    ＬＩＮインタフェイス部
３    ＬＩＮバス
４    操作部
５    ドアミラー駆動部
６    パワーウィンドウ駆動部
１０    トランスミッタ
２０    レシーバ
１０１、１０２    スイッチ
１０３、１０４    定電流源
１０５    コンデンサ
１０６    スイッチ制御部
１０７    基準電圧生成部
１０８    定電流制御部
１０９    アンプ
１１０〜１１２    Ｎチャネル型ＭＯＳ電界効果トランジスタ
１１３、１１４    Ｐチャネル型ＭＯＳ電界効果トランジスタ
１１５、１１６    抵抗
１１７    Ｎチャネル型ＭＯＳ電界効果トランジスタ
１１８、１１９    定電流源
１２０    スイッチ
１２１    コンパレータ
１２２    ダイオード
１２３    Ｎチャネル型ＤＭＯＳ電界効果トランジスタ
２０１、２０２    Ｎチャネル型ＭＯＳ電界効果トランジスタ
２０３、２０４    抵抗
２０５    定電流源
２０６    レベルシフタ
２０７、２０８    Ｎチャネル型ＭＯＳ電界効果トランジスタ
２０９、２１０    定電流源
２１１〜２１４    ツェナダイオード
２１５    抵抗
２１６、２１７    ダイオード
Ｎ１〜Ｎ４    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１〜Ｐ４    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｒ１〜Ｒ４    抵抗
ＡＭＰ１    アンプ
ＣＭＰ１    コンパレータ
ＯＲ１    論理和演算器
ＢＳＴ    ブースト部
Ｄｐ    寄生ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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