(57)【特許請求の範囲】
【請求項１】
順次直列接続された複数の１ビットレジスタで構成され、当該複数の１ビットレジスタによって１ビットディジタルΔΣ信号をパラレル信号に変換するシフトレジスタと、
前記１ビットディジタルΔΣ信号、または、前記シフトレジスタから出力されたパラレル信号のうちの１個の信号をそれぞれ入力し、一対の信号をそれぞれ出力する複数のスイッチ回路と、
前記複数のスイッチ回路からそれぞれ出力された一対の信号を入力し、アナログスムージングフィルタとして機能して量子化ノイズ及びミラー成分を抑制して一対の信号をそれぞれ出力する複数の第１インピーダンス素子と、
前記複数の第１インピーダンス素子から出力された一対の信号のうちの一方がそれぞれ電流信号として入力されて電流加算される反転入力端子と、前記複数の第１インピーダンス素子から出力された一対の信号のうちの他方がそれぞれ電流信号として入力されて電流加算される非反転入力端子と、前記１ビットディジタルΔΣ信号をアナログ信号に変換した信号を出力する出力端子と、を備える演算増幅器と、
前記演算増幅器の反転入力端子と前記出力端子とに接続される第２インピーダンス素子と、前記演算増幅器の非反転入力端子に一端が接続され、他端に基準電圧が与えられる第３インピーダンス素子と、を備えることを特徴とするディジタルアナログ変換器。
【請求項２】
前記スイッチ回路は、
入力された信号の位相が反転された反転信号と、入力された信号の位相の反転がない非反転信号とを出力することを特徴とする請求項１に記載のディジタルアナログ変換器。
【請求項３】
前記スイッチ回路は、
前記１ビットディジタルΔΣ信号または前記１ビットレジスタの出力信号を入力する入力端子と、前記反転信号を出力する第１出力端子及び前記非反転信号を出力する第２出力端子と、を備え、
前記入力端子から前記第１出力端子までの経路に奇数個のインバータを備え、前記入力端子から前記第２出力端子までの経路に０または偶数個のインバータを備えることを特徴とする請求項２に記載のディジタルアナログ変換器。
【請求項４】
前記第１インピーダンス素子は、
Ｍ個（Ｍは２以上の整数、以下同じ）の抵抗素子を含み、前記スイッチ回路から出力された前記反転信号及び前記非反転信号のいずれか一方の信号を入力する第１抵抗線路と、
Ｍ個の抵抗素子を含み、前記第１抵抗線路に入力される前記反転信号及び前記非反転信号のいずれか一方の信号とは異なる他方の信号を入力する第２抵抗線路と、
前記第１抵抗線路と前記第２抵抗線路との間に接続される（Ｍ−１）個の容量素子と、を含み、
前記容量素子は、前記第１抵抗線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）の抵抗素子と、前記第１の抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に一端が接続され、前記第２の抵抗線路に含まれる第ｉ番目の抵抗素子と、前記第２の抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に他端が接続され、
前記スイッチ回路からの差動入力信号に対してフィルタリングを行うことを特徴とする請求項２または３に記載のディジタルアナログ変換器。
【請求項５】
前記第１インピーダンス素子は、
Ｍ個（Ｍは２以上の整数、以下同じ）の抵抗素子を含み、前記スイッチ回路から出力された前記反転信号及び前記非反転信号のいずれか一方の信号を入力する第１抵抗線路と、
前記第１抵抗線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）の抵抗素子と、前記第１抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子と、
Ｍ個の抵抗素子を含み、前記第１抵抗線路に入力される前記反転信号及び前記非反転信号のいずれか一方の信号とは異なる他方の信号を入力する第２抵抗線路と、
前記第２抵抗線路に含まれる第ｉ番目の抵抗素子と、前記第２抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子と、を含み、
前記スイッチ回路からの差動入力信号に対してフィルタリングを行うことを特徴とする請求項２または３に記載のディジタルアナログ変換器。
【請求項６】
前記第１インピーダンス素子は、
Ｍ個（Ｍは２以上の整数、以下同じ）のインダクタンス素子を含み、前記スイッチ回路から出力された前記反転信号及び前記非反転信号のいずれか一方の信号を入力する第１インダクタンス線路と、
Ｍ個のインダクタンス素子を含み、前記第１インダクタンス線路に入力される前記反転信号及び前記非反転信号のいずれか一方の信号とは異なる他方の信号を入力する第２インダクタンス線路と、
前記第１インダクタンス線路と前記第２インダクタンス線路との間に接続される（Ｍ−１）個の容量素子と、を含み、
前記容量素子は、前記第１インダクタンス線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）のインダクタンス素子と、前記第１のインダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に一端が接続され、前記第２のインダクタンス線路に含まれる第ｉ番目のインダクタンス素子と、前記第２のインダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に他端が接続され、
前記スイッチ回路からの差動入力信号に対してフィルタリングを行うことを特徴とする請求項２または３に記載のディジタルアナログ変換器。
【請求項７】
前記第１インピーダンス素子は、
Ｍ個（Ｍは２以上の整数、以下同じ）のインダクタンス素子を含み、前記スイッチ回路から出力された前記反転信号及び前記非反転信号のいずれか一方の信号を入力する第１インダクタンス線路と、
前記第１インダクタンス線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）のインダクタンス素子と、前記第１インダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子と、
Ｍ個のインダクタンス素子を含み、前記第１インダクタンス線路に入力される前記反転信号及び前記非反転信号のいずれか一方の信号とは異なる他方の信号を入力する第２インダクタンス線路と、
前記第２インダクタンス線路に含まれる第ｉ番目のインダクタンス素子と、前記第２インダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子と、を含み、
前記スイッチ回路からの差動入力信号に対してフィルタリングを行うことを特徴とする請求項２または３に記載のディジタルアナログ変換器。
【請求項８】
前記第２インピーダンス素子及び前記第３インピーダンス素子は、抵抗素子と、当該抵抗素子と並列に接続された容量素子と、を含むことを特徴とする請求項１〜７のいずれか１項に記載のディジタルアナログ変換器。
【請求項９】
前記第２インピーダンス素子及び前記第３インピーダンス素子は、インダクタンス素子と、当該インダクタンス素子と並列に接続された容量素子と、を含むことを特徴とする請求項１〜７のいずれか１項に記載のディジタルアナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信機器、オーディオ装置などにおいて用いられるΔΣディジタルアナログ変換器に係り、特に、低消費電力であり、素子の相対ばらつきに対して頑健であるディジタルアナログ変換器に関する。
【背景技術】
【０００２】
ΔΣ変調とは、周波数領域において一様に分布している量子化ノイズを、高周波帯域にシェーピングした量子化ノイズ成分と、信号成分とに変換する技術である。このような変換は、信号に対して、オーバーサンプリングとノイズシェーピングとを行うことによって実現される。また、ΔΣディジタルアナログ変換器とは、ΔΣ変調された信号をアナログ信号に変換する回路である。
ディジタルアナログ変換器の分野では、信号を表現するデータの数（以下、レベル数という）が大きくなると、信号をディジタルアナログ変換したとき、ディジタルアナログ変換器内部の素子同士の特性のばらつき（以下、相対ばらつきと記す）の影響により、信号の歪みや、信号対雑音比（Signal to Noise Ratio：以下、ＳＮＲという）の劣化が発生する。
【０００３】
複数レベル（以下、マルチレベルという）の信号をΔΣ変調するディジタルアナログ変換器において、素子の相対ばらつきの影響による信号歪みやＳＮＲ劣化を改善する技術としては、例えば、特許文献１に記載されたディジタルアナログ変換器がある。
図１４は、特許文献１に記載されたディジタルアナログ変換器を説明するための図である。図１４に示したディジタルアナログ変換器は、容量素子Ｃ０〜Ｃ７と、スイッチＳＷ０〜ＳＷ７と、演算増幅器ＯＰＡと、帰還容量素子ＣREFとを備えている。容量素子Ｃ０〜Ｃ７と、スイッチＳＷ０〜ＳＷ７とはそれぞれ１対１に対応して直列に接続されている。直列に接続された容量素子とスイッチの対を以降容量セルＣｓと記す。容量セルＣｓ０〜７は、レベル数Ｎから１を減算した個数（Ｎ−１）設けられ、Ｎは２以上の整数である。なお、図１４に示したディジタルアナログ変換器は、Ｎ＝９の場合を例示している。
【０００４】
容量セルＣｓ０〜７は、リング接続線ＰＲにリング状に接続される。リング接続線ＰＲは、スイッチＳＷ８を介して基準電圧源ＶREFに接続される。また、リング接続線ＰＲ及び容量セルＣｓ０〜Ｃｓ７は、帰還容量素子ＣREFを有する演算増幅器ＯＰＡの反転入力端子に接続されている。このような構成により、引用文献１の発明では、データに応じた電荷を得るために必要な容量セルに、基準電圧ＶREFより電荷が供給される。供給された電荷は、スイッチング動作によって帰還容量ＣREFに転送される。電荷の転送により、データに応じた電圧が出力端子Ｔuから出力される。
【０００５】
特許文献１に記載のディジタルアナログ変換器では、歪みやＳＮＲ劣化の原因となる容量セルの相対的なばらつきによって生じる非線形成分に対し、２次のＤＷＡ（Data Weighted Average：データに対する重み付けの平均化）アルゴリズムを適用して非線形成分に対して２次のシェーピングを施し、信号歪みやＳＮＲ劣化に対して改善を行っている。
図１４に示したディジタルアナログ変換器の例では、ある時刻ｎのときにデータが３の場合、容量素子Ｃ０〜Ｃ２に正電荷が蓄えられる。そして、次の時刻ｎ＋１のときにデータが４である場合、容量素子Ｃ３〜Ｃ７に正電荷が蓄えられ、容量素子Ｃ２に負電荷が蓄えられる。さらに、次の時刻ｎ＋２のときにデータが２の場合、容量素子Ｃ２に２回正電荷が蓄えられる。上記したように、引用文献１のディジタルアナログ変換器では、毎時刻入力される入力データに応じた電荷を蓄える容量に選択規則性を持たせることにより、容量の相対ばらつきを平均化している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１３７０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載されたディジタルアナログ変換器には、以下のような課題があった。すなわち、図１４に示したディジタルアナログ変換器は、回路にスイッチトキャパシタを用いているため、十分な早さでセトリングを行うためには演算増幅器の消費電力が高まる。この問題は、オーバーサンプリングレートが上がる程深刻となる。
さらに、２次のＤＷＡアルゴリズムは、レベル数に関係なく非線形成分を２次シェーピングするアルゴリズムであり、レベル数が上がる程、容量素子の数が増えて相対精度が悪化する。相対精度の悪化は、信号歪みを徐々に大きくし、ＳＮＲも徐々に劣化させる。
さらに、容量素子の相対ばらつきは、容量素子の微細化に伴って高まる。このため、２次のシェーピングアルゴリズムによる容量素子の相対ばらつきの平均化には限度がある。
本発明は、上記した点に鑑みてなされたものであり、低消費電力であり、かつ、回路を構成する素子の特性の相対的なばらつきによって発生する信号歪みやＳＮＲ劣化が少ないディジタルアナログ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
以上の課題を解決するため、請求項１に記載の発明は、順次直列接続された複数の１ビットレジスタ（例えば図１、図５に示したＲＥＧ１〜ＲＥＧ（Ｎ−１））で構成され、当該複数の１ビットレジスタによって１ビットディジタルΔΣ信号をパラレル信号に変換するシフトレジスタ（例えば図１、図５に示したＳＲＥＧ）と、前記１ビットディジタルΔΣ信号、または、前記シフトレジスタから出力されたパラレル信号のうち1個の信号をそれぞれ入力し、一対の信号をそれぞれ出力する複数のスイッチ回路（例えば図１に示したＳＷ１〜ＳＷ（Ｎ））と、前記複数のスイッチ回路からそれぞれ出力された一対の信号を入力し、アナログスムージングフィルタとして機能して量子化ノイズ及びミラー成分を抑制して一対の信号をそれぞれ出力する複数の第１インピーダンス素子（例えば図１に示したＩＭＰ１〜ＩＭＰ（Ｎ））と、前記複数の第１インピーダンス素子から出力された一対の信号のうちの一方がそれぞれ電流信号として入力されて電流加算される反転入力端子（例えば図１、図５に示したＯＰＡａ）と、前記複数の第１インピーダンス素子から出力された一対の信号のうちの他方がそれぞれ電流信号として入力されて電流加算される非反転入力端子（例えば図１、図５に示したＯＰＡｂ）と、前記１ビットディジタルΔΣ信号をアナログ信号に変換した信号を出力する出力端子（例えば図１、図５に示したＯＰＡｃ）と、を備える演算増幅器（例えば図１、図５に示したＯＰＡ）と、前記演算増幅器の反転入力端子と前記出力端子とに接続される第２インピーダンス素子（例えば図１に示したＩＭＰ０−Ｎ）と、前記演算増幅器の非反転入力端子に一端が接続され、他端に基準電圧が与えられる第３インピーダンス素子（例えば図１に示したＩＭＰ０−Ｐ）と、を備えることを特徴とする。
【０００９】
請求項２に記載のディジタルアナログ変換器は、請求項１において、前記スイッチ回路が、入力された信号の位相が反転された反転信号と、入力された信号の位相の反転がない非反転信号とを出力することを特徴とする。
請求項３に記載のディジタルアナログ変換器は、請求項２において、前記スイッチ回路が、前記１ビットディジタルΔΣ信号または前記１ビットレジスタの出力信号を入力する入力端子（例えば図１に示した入力端子ＳＷｋａ）と、前記反転信号を出力する第１出力端子（例えば図１に示した入力端子ＳＷｋｂ）及び前記非反転信号を出力する第２出力端子（例えば図１に示した入力端子ＳＷｋｃ）と、を備え、前記入力端子から前記第１出力端子までの経路に奇数個のインバータ（例えば図２に示したインバータ２００）を備え、前記入力端子から前記第２出力端子までの経路に０または偶数個のインバータ（例えば図２に示したインバータ２０４、インバータ３００）を備えることを特徴とする。
【００１０】
請求項４に記載のディジタルアナログ変換器は、請求項２または３において、前記第１インピーダンス素子が、Ｍ個（Ｍは２以上の整数、以下同じ）の抵抗素子（例えば図３に示した抵抗素子３０５−１〜３０５−（Ｍ））を含み、前記スイッチ回路から出力された前記反転信号及び前記非反転信号のいずれか一方の信号を入力する第１抵抗線路（例えば図３に示した抵抗線路３１０）と、Ｍ個の抵抗素子（例えば図３に示した抵抗素子３０６−１〜３０６−（Ｍ））を含み、前記第１抵抗線路に入力される前記反転信号及び前記非反転信号のいずれか一方の信号とは異なる他方の信号を入力する第２抵抗線路（例えば図３に示した抵抗線路３２０）と、前記第１抵抗線路と前記第２抵抗線路との間に接続される（Ｍ−１）個の容量素子（例えば図３に示した容量素子３０７−１〜３０７−（Ｍ−１））と、を含み、前記容量素子は、前記第１抵抗線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）の抵抗素子と、前記第１の抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に一端が接続され、前記第２の抵抗線路に含まれる第ｉ番目の抵抗素子と、前記第２の抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に他端が接続され、前記スイッチ回路からの差動入力信号に対してフィルタリングを行うことを特徴とする。
【００１１】
請求項５に記載のディジタルアナログ変換器は、請求項２または３において、前記第１インピーダンス素子が、Ｍ個（Ｍは２以上の整数、以下同じ）の抵抗素子（例えば図１０に示した抵抗素子５０５−１〜５０５−（Ｍ））を含み、前記スイッチ回路から出力された前記反転信号及び前記非反転信号のいずれか一方の信号を入力する第１抵抗線路（例えば図１０に示した抵抗線路５１０）と、前記第１抵抗線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）の抵抗素子と、前記第１抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子（例えば図１０に示した容量素子５０７−１〜５０７−（Ｍ−１））と、Ｍ個の抵抗素子（例えば図１０に示した抵抗素子５０６−１〜５０６−（Ｍ））を含み、前記第１抵抗線路に入力される前記反転信号及び前記非反転信号のいずれか一方の信号とは異なる他方の信号を入力する第２抵抗線路（例えば図１０に示した抵抗線路５２０）と、前記第２抵抗線路に含まれる第ｉ番目の抵抗素子と、前記第２抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子（例えば図１０に示した容量素子５０８−１〜５０８−（Ｍ−１））と、を含み、前記スイッチ回路からの差動入力信号に対してフィルタリングを行うことを特徴とする。
【００１２】
請求項６に記載のディジタルアナログ変換器は、請求項２または３において、前記第１インピーダンス素子は、Ｍ個（Ｍは２以上の整数、以下同じ）のインダクタンス素子（例えば図１１に示したインダクタンス素子６０５−１〜６０５−（Ｍ））を含み、前記スイッチ回路から出力された前記反転信号及び前記非反転信号のいずれか一方の信号を入力する第１インダクタンス線路（例えば図１１に示したインダクタンス線路６１０）と、Ｍ個のインダクタンス素子（例えば図１１に示したインダクタンス素子６０６−１〜６０６−（Ｍ））を含み、前記第１インダクタンス線路に入力される前記反転信号及び前記非反転信号のいずれか一方の信号とは異なる他方の信号を入力する第２インダクタンス線路（例えば図１１に示したインダクタンス線路６２０）と、前記第１インダクタンス線路と前記第２インダクタンス線路との間に接続される（Ｍ−１）個の容量素子（例えば図１１に示した容量素子３０７−１〜３０７−（Ｍ−１））と、を含み、前記容量素子は、前記第１インダクタンス線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）のインダクタンス素子と、前記第１のインダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に一端が接続され、前記第２のインダクタンス線路に含まれる第ｉ番目のインダクタンス素子と、前記第２のインダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に他端が接続され、前記スイッチ回路からの差動入力信号に対してフィルタリングを行うことを特徴とする。
【００１３】
請求項７に記載のディジタルアナログ変換器は、請求項２または３において、前記第１インピーダンス素子が、Ｍ個（Ｍは２以上の整数、以下同じ）のインダクタンス素子（例えば図１２に示したインダクタンス素子７０５−１〜７０５−（Ｍ））を含み、前記スイッチ回路から出力された前記反転信号及び前記非反転信号のいずれか一方の信号を入力する第１インダクタンス線路（例えば図１２に示したインダクタンス線路７１０）と、前記第１インダクタンス線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）のインダクタンス素子と、前記第１インダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子（例えば図１２に示した容量素子７０７−１〜７０７−（Ｍ−１））と、Ｍ個のインダクタンス素子（例えば図１２に示したインダクタンス素子７０６−１〜７０６−（Ｍ））を含み、前記第１インダクタンス線路に入力される前記反転信号及び前記非反転信号のいずれか一方の信号とは異なる他方の信号を入力する第２インダクタンス線路（例えば図１２に示したインダクタンス線路７２０）と、前記第２インダクタンス線路に含まれる第ｉ番目のインダクタンス素子と、前記第２インダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子（例えば図１２に示した容量素子７０８−１〜７０８−（Ｍ−１））と、を含み、前記スイッチ回路からの差動入力信号に対してフィルタリングを行うことを特徴とする。
【００１４】
請求項８に記載のディジタルアナログ変換器は、請求項１〜７のいずれか１項において、前記第２インピーダンス素子及び前記第３インピーダンス素子は、抵抗素子（例えば図４に示した抵抗素子４０３）と、当該抵抗素子と並列に接続された容量素子（例えば図４に示した容量素子４０４）と、を含むことを特徴とする。
請求項９に記載のディジタルアナログ変換器は、請求項１〜７のいずれか１項において、前記第２インピーダンス素子及び前記第３インピーダンス素子は、インダクタンス素子（例えば図１３に示したインダクタンス素子８０３）と、当該インダクタンス素子と並列に接続された容量素子（例えば図１３に示した容量素子４０４）と、を含むことを特徴とする。
【発明の効果】
【００１５】
請求項１のディジタルアナログ変換器によれば、１ビットレジスタと、スイッチ回路と、２端子対インピーダンス素子と、演算増幅器と、２個のインピーダンス素子で構成されているので、従来のスイッチトキャパシタ技術によるディジタルアナログ変換器よりも、演算増幅器の消費電力を小さくできる。また、２端子対インピーダンス素子の相対ばらつきによる非線形成分には、２端子対インピーダンス素子の数をＮ個とすれば、Ｎ−１次のディジタル低域通過フィルタの伝達関数の逆数比例特性、つまりＮ−１次のディジタル高域通過フィルタ特性の高域シェーピングが施されることになる。このため、本発明は、素子の相対ばらつきがあっても信号の歪みや信号対雑音比の劣化が発生し難い（相対ばらつきに対して頑健である）という効果を得ることができる。
また、請求項２のディジタルアナログ変換器によれば、スイッチ回路が入力端子より入力される信号を反転した信号と、反転しない信号とを出力するので、スイッチ回路、ひいては本発明のディジタルアナログ変換器をより小型化できるという効果が得られる。
【００１６】
また、請求項３のディジタルアナログ変換器によれば、インバータを使った比較的簡易な構成のスイッチ回路を構成することができる。また、ここで、反転信号生成パスと、非反転信号生成パスとにそれぞれインバータを備えるスイッチ回路として、奇数として最小の１つのインバータと、偶数として最小の２つのインバータを設けた場合、スイッチ回路の大きさが最小になり、スイッチ回路、ひいてはディジタルアナログ変換器を小型化することができるという効果が得られる。
また、請求項４のディジタルアナログ変換器によれば、インピーダンス素子において、量子化ノイズ及びミラー成分を、演算増幅器を用いずに抵抗素子及び容量素子を用いてフィルタリングすることができるため、低消費電力であって、かつ小型化に適したディジタルアナログ変換器を実現できるという効果が得られる。
【００１７】
また、請求項５のディジタルアナログ変換器によれば、前記した請求項の発明によって得られる効果に加え、さらに、スイッチ回路から出力された一対の信号をそれぞれ独立に処理することができる。このため、一対の信号の入力タイミングがずれた場合にも、このずれによらず適正に信号処理をすることができるという効果が得られる。
また、請求項６のディジタルアナログ変換器によれば、インピーダンス素子において、量子化ノイズ及びミラー成分を、演算増幅器を用いずにリアクタンス素子を用いてフィルタリングすることができるため、低消費電力であって、かつ小型化に適したディジタルアナログ変換器を実現できるという効果が得られる。さらに、抵抗素子と容量素子とを用いたフィルタと比べて、インダクタンス素子と容量素子とを用いたフィルタでは次数が２倍になるため、量子化ノイズ及びミラー成分をさらに抑制することができるという効果が得られる。つまり、抵抗素子と容量素子とを用いたフィルタと同じ特性を得る場合、インダクタンス素子及び容量素子の段数を半分にすることができる。このため、インダクタンス素子を小規模に実現できるプロセスであれば、ディジタルアナログ変換器を小型化するのに有利であるという効果も得られる。
【００１８】
また、請求項７のディジタルアナログ変換器によれば、前記した請求項６の発明によって得られる効果に加え、さらに、スイッチ回路から出力された一対の信号をそれぞれ独立に処理することができる。このため、一対の信号の入力タイミングがずれた場合にも、このずれによらず適正に信号処理をすることができるという効果が得られる。
また、請求項８のディジタルアナログ変換器によれば、第２インピーダンス素子、第３インピーダンス素子を、抵抗素子と容量とを並列接続して構成するので、１個の演算増幅器と、インピーダンス素子とによって少なくとも１次のアナログフィルタを形成することができる。このため、低消費電力、小型でありながら量子化ノイズ及びミラー成分を抑制できるという効果が得られる。
また、請求項９のディジタルアナログ変換器によれば、第２インピーダンス素子、第３インピーダンス素子を、インダクタンス素子と容量とを並列接続して構成するので、前記した請求項８の発明によって得られる効果に加え、インダクタンス素子を小規模に実現できるプロセスであれば、少なくとも２次のアナログフィルタ特性を有しながら、小型化に有利なディジタルアナログ変換器を提供できるという効果を得ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態１のディジタルアナログ変換器を説明するための図である。
【図２】図１に示したスイッチ回路のうちの任意のスイッチ回路の回路図である。
【図３】図１に示したインピーダンス素子ＩＭＰ１〜ＩＭＰ（Ｎ）のうちの任意のインピーダンス素子の回路図である。
【図４】図１に示したインピーダンス素子ＩＭＰ０−Ｎ、インピーダンス素子ＩＭＰ０−Ｐを説明するための回路図である。
【図５】本発明の実施形態１のディジタルアナログ変換器の素子特性の相対ばらつきがあっても信号歪み及びＳＮＲ劣化が発生し難い理由を説明するための回路図である。
【図６】本発明の実施形態１のディジタルアナログ変換器によって実現できるディジタル移動平均フィルタを説明するための図である。
【図７】図１に示した入力端子に入力される入力信号を高速フーリエ変換した結果を示す図である。
【図８】本発明の実施形態１のディジタルアナログ変換器の、２端子対インピーダンス素子の相対ばらつきがないときの出力信号を高速フーリエ変換した結果を示す図である。
【図９】本発明の実施形態１のディジタルアナログ変換器の、２端子対インピーダンス素子の相対ばらつきがあるときの出力信号を高速フーリエ変換した結果を示す図である。
【図１０】本発明の実施形態４の２端子対インピーダンス素子ＩＭＰ１〜ＩＭＰ（Ｎ）を説明するための図である。
【図１１】本発明の実施形態４の２端子対インピーダンス素子ＩＭＰ１〜ＩＭＰ（Ｎ）を説明するための図である。
【図１２】本発明の実施形態４の２端子対インピーダンス素子ＩＭＰ１〜ＩＭＰ（Ｎ）を説明するための図である。
【図１３】本発明の実施形態５のインピーダンス素子ＩＭＰ０−Ｎ、ＩＭＰ０−Ｐを説明するための図である。
【図１４】本発明の従来技術に当たるディジタルアナログ変換器を説明するための図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本発明のディジタルアナログ変換器の実施形態１〜５を説明する。
（実施形態１）
１構成
図１は、本発明の実施形態に共通のディジタルアナログ変換器を説明するための図である。図示したディジタルアナログ変換器は、Ｎ−１個の１ビットレジスタＲＥＧ１〜ＲＥＧ（Ｎ−１）と、Ｎ個のスイッチ回路ＳＷ１〜ＳＷ（Ｎ）と、Ｎ個の２端子対インピーダンス素子ＩＭＰ１〜ＩＭＰ（Ｎ）と、インピーダンス素子ＩＭＰ０−Ｎと、インピーダンス素子ＩＭＰ０−Ｐと、演算増幅器ＯＰＡとを備えている。
スイッチ回路ＳＷ１〜ＳＷ（Ｎ）は、各々入力端子と２つの出力端子を備えている。ＳＷ１の入力端子をＳＷ１ａ、出力端子をそれぞれＳＷ１ｂ、ＳＷ１ｃと記す。以降、同様に、ｋ番目の任意のスイッチＳＷｋの入力端子をＳＷｋａ、出力端子ＳＷｋｂ、出力端子ＳＷｋｃと記す。
【００２１】
２端子対インピーダンス素子ＩＭＰ１〜ＩＭＰ（Ｎ）は、各々２つの入力端子及び出力他端子を備えている。２端子対インピーダンス素子ＩＭＰ１の入力端子をそれぞれＩＭＰ１ａ、ＩＭＰ１ｂと記す。さらに、２端子対インピーダンス素子ＩＭＰ１の出力端子をそれぞれＩＭＰ１ｃ、ＩＭＰ１ｄと記す。以降、同様に、ｋ番目の任意の２端子対インピーダンス素子ＩＭＰｋの入力端子をＩＭＰｋａ、ＩＭＰｋｂ、出力端子ＩＭＰｋｃ、ＩＭＰｋｄと記す。
なお、Ｎ−１番目の１ビットレジスタをＲＥＧ（Ｎ−１）、Ｎ番目のスイッチ回路をＳＷ（Ｎ）、Ｎ番目の２端子対インピーダンス素子ＩＭＰをＩＭＰ（Ｎ）と記すのは、素子を示すアルファベットと素子を特定するための「Ｎ」あるいは「Ｎ−１」を識別しやすくするためである。以降、Ｎ番目の素子やＮ−１番目の素子については同様に表記する。
【００２２】
１ビットレジスタＲＥＧ１〜１ビットレジスタＲＥＧ（Ｎ−１）は、順次直列に接続され、シフトレジスタＳＲＥＧを構成している。シフトレジスタＳＲＥＧからは、信号Ｓｇ１〜信号Ｓｇ（Ｎ−１）が出力される。入力端子１０１は、１ビットレジスタＲＥＧ１の入力に接続されている。入力端子１０１には１ビットディジタルΔΣ信号が入力され、１ビットディジタルΔΣ信号は信号Ｓｇ１としてスイッチ回路ＳＷ１に入力される。
また、信号Ｓｇ２〜Ｓｇ（Ｎ）は、１ビットレジスタＲＥＧ１〜１ビットレジスタＲＥＧ（Ｎ−１）の出力信号である。
【００２３】
シフトレジスタＳＲＥＧから出力されるｋ番目の出力信号（信号Ｓｇｋとする）は、ｋ番目のスイッチ回路ＳＷｋの入力端子ＳＷｋａに入力される。スイッチ回路ＳＷｋの出力端子ＳＷｋｂは２端子対インピーダンス素子ＩＭＰｋの入力端子ＩＭＰｋａに、出力端子ＳＷｋｃは２端子対インピーダンス素子ＩＭＰｋの入力端子ＩＭＰｋｂにそれぞれ接続されている。
また、２端子対インピーダンス素子ＩＭＰｋの出力端子ＩＭＰｋｃは、インピーダンス素子ＩＭＰ０−Ｎの端子ＩＭＰ０−Ｎａ及び演算増幅器ＯＰＡの反転入力端子ＯＰＡａに接続される。２端子対インピーダンス素子ＩＭＰｋの出力端子ＩＭＰｋｄは、インピーダンス素子ＩＭＰ０−Ｐの端子ＩＭＰ０−Ｐａ及び演算増幅器ＯＰＡの非反転入力端子ＯＰＡｂに接続されている。
【００２４】
さらに、インピーダンス素子ＩＭＰ０−Ｎの端子ＩＭＰ０−Ｎｂと演算増幅器ＯＰＡの出力端子ＯＰＡｃとが出力端子１０２にそれぞれ接続され、インピーダンス素子ＩＭＰ０−Ｐの端子ＩＭＰ０−Ｐｂは基準電圧ＡＧＮＤに接地されている。
図２は、図１に示したスイッチ回路ＳＷ１〜ＳＷ（Ｎ）のうち任意のＳＷ回路（スイッチ回路ＳＷｋとする）の回路図である。スイッチ回路ＳＷ１〜ＳＷ（Ｎ）は、全て同様に構成されているので、スイッチ回路ＳＷｋの説明を、全てのスイッチ回路ＳＷ１〜ＳＷ（Ｎ）の説明に代えるものとする。なお、図２において、図１に示した構成については図１と同様の符号を付し、説明を省くものとする。
【００２５】
スイッチ回路ＳＷｋは、インバータ２０４と、ＰチャネルＭＯＳトランジスタ２０５、２０７と、ＮチャネルＭＯＳトランジスタ２０６、２０８とを備えている。ここで、ＰチャネルＭＯＳトランジスタ２０５、２０７と、ＮチャネルＭＯＳトランジスタ２０６、２０８とはそれぞれオン抵抗の値が等しくなるように設計されている。入力端子ＳＷｋａは、第１のインバータ２０４の入力端子２０４ａと、ＰチャネルＭＯＳトランジスタ２０５のゲート端子２０５ｇと、ＮチャネルＭＯＳトランジスタ２０６のゲート端子２０６ｇとに接続されている。
【００２６】
インバータ２０４の出力端子２０４ｂは、ＰチャネルＭＯＳトランジスタ２０７のゲート端子２０７ｇと、ＮチャネルＭＯＳトランジスタ２０８のゲート端子２０８ｇとに接続されている。また、ＰチャネルＭＯＳトランジスタ２０５のソース端子２０５ｓは、電源ＶDDに、ＮチャネルＭＯＳトランジスタ２０６のソース端子２０６ｓは、グラウンドＶSSに接続されている。
ＰチャネルＭＯＳトランジスタ２０５と、ＮチャネルＭＯＳトランジスタ２０６とは、インバータ２００を構成している。さらに、ＰチャネルＭＯＳトランジスタ２０７のソース端子２０７ｓは電源ＶDDに、ＮチャネルＭＯＳトランジスタ２０８のソース端子２０８ｓはグラウンドＶSSに接続され、ＰチャネルＭＯＳトランジスタ２０７と、ＮチャネルＭＯＳトランジスタ２０８とがインバータ３００を構成している。
【００２７】
図３は、図１に示した２端子対インピーダンス素子ＩＭＰ１〜２端子対インピーダンス素子ＩＭＰ（Ｎ）のうちの任意の２端子対インピーダンス素子ＩＭＰ（２端子対インピーダンス素子ＩＭＰｋとする）の回路図である。２端子対インピーダンス素子ＩＭＰ１〜２端子対インピーダンス素子ＩＭＰ（Ｎ）は、全て同様に構成されているので、２端子対インピーダンス素子ＩＭＰｋの説明を、全ての２端子対インピーダンス素子ＩＭＰ１〜２端子対インピーダンス素子ＩＭＰ（Ｎ）の説明に代えるものとする。また、図３に示した構成のうち、図１に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
図３に示した２端子対インピーダンス素子ＩＭＰｋは、２Ｍ個（Ｍは１以上の整数）の抵抗素子と、Ｍ−１個の容量素子とを備えている。２Ｍ個の抵抗素子のうち、Ｍ個の抵抗素子には３０５−１〜３０５−（Ｍ）の符号を付し、他のＭ個の抵抗素子には３０６−１〜３０６−（Ｍ）の符号を付した。また、Ｍ−１個の容量素子には３０７−１〜３０７−（Ｍ−１）の符号を付して示した。
【００２８】
抵抗素子３０５−１〜３０５−（Ｍ）は、直列に接続されて抵抗線路３１０を構成する。また、抵抗素子３０６−１〜３０６−（Ｍ）は、直列に接続されて抵抗線路３２０を構成する。容量素子３０７−１〜３０７−（Ｍ−１）のうち、任意の容量素子３０７−ｉ（ｉは１以上でＭ−１以下の整数）は、一端が抵抗素子３０５−ｉと抵抗素子３０５−（ｉ＋１）との間に接続され、他端が抵抗素子３０６−ｉと抵抗素子３０６−（ｉ＋１）との間に接続されている。
入力端子ＩＭＰｋａは抵抗素子３０５−１に、入力端子ＩＭＰｋｂは抵抗素子３０６−１に、出力端子ＩＭＰｋｃは抵抗素子３０５−（Ｍ）に、出力端子ＩＭＰｋｄは抵抗素子３０６−（Ｍ）にそれぞれ接続されている。
【００２９】
図４は、図１に示したインピーダンス素子ＩＭＰ０−Ｎ、インピーダンス素子ＩＭＰ０−Ｐを説明するための回路図である。インピーダンス素子ＩＭＰ０−Ｎ、インピーダンス素子ＩＭＰ０−Ｐの回路は、いずれも図４に示したように構成されている。実施形態１では、インピーダンス素子ＩＭＰ０−Ｐについてのみ図示して説明し、インピーダンス素子ＩＭＰ０−Ｎの説明に代えるものとする。
図示したインピーダンス素子ＩＭＰ０−Ｐは、抵抗素子４０３と、容量素子４０４とが並列接続されている。また、端子ＩＭＰ０−Ｐａ、端子ＩＭＰ０−Ｐｂは、図１に示したように、演算増幅器ＯＰＡの非反転入力端子ＯＰＡｂまたは基準電圧ＡＧＮＤに接続されている。
【００３０】
２動作
次に、実施形態１のディジタルアナログ変換器の動作について説明する。
図１に示したスイッチ回路ＳＷ１〜スイッチ回路ＳＷ（N）のうち、任意のスイッチ回路ＳＷｋの入力端子ＳＷｋａには、信号Ｓｇｋが入力される。信号Ｓｇｋは、スイッチ回路ＳＷｋにおいて分岐し、一方がインバータ２００によって反転されて、出力端子ＳＷｋｂより出力される。他方は、インバータ２０４、３００によって二度反転され、出力端子ＳＷｋｃより出力される。このため、スイッチ回路ＳＷｋから出力された信号は、２端子対インピーダンス素子ＩＭＰｋに入力される差動入力信号になる。
【００３１】
スイッチ回路ＳＷｋから出力された差動信号は、２端子対インピーダンス素子ＩＭＰｋにおいて、抵抗素子３０５−１〜３０５−（Ｍ）、抵抗素子３０６−１〜３０６−（Ｍ）を順次通ることにより、容量素子によって信号のノイズが吸収され、量子化ノイズ及びミラー成分が抑制される。量子化ノイズ及びミラー成分が抑制されたマルチレベルディジタルΔΣ信号は、演算増幅器ＯＰＡの反転入力端子ＯＰＡａ、非反転入力端子ＯＰＡｂが仮想短絡することにより、電流信号として演算増幅器ＯＰＡの反転入力端子ＯＰＡａ、非反転入力端子ＯＰＡｂに入力され、電流加算される。電流加算されることで、量子化ノイズがさらに抑制される。
【００３２】
電流加算されたマルチレベルディジタルΔΣ信号は、インピーダンス素子ＩＭＰ０−Ｎ、インピーダンス素子ＩＭＰ０−Ｐによって、電流電圧変換されるとともに、後述する高域シェーピングされた非線形成分と、残留量子化ノイズと、残留ミラー成分とがさらに抑制されて、出力端子１０２よりディジタルアナログ変換された電圧信号として出力される。
２端子対インピーダンス素子ＩＭＰｋにおける量子化ノイズ及びミラー成分の抑制と、演算増幅器ＯＰＡの反転入力端子及び非反転入力端子における電流加算は、演算増幅器ＯＰＡの入力レンジに余裕を持たせ、信号歪みの発生をさらに抑制することができる。
【００３３】
また、実施形態１では、２端子対インピーダンス素子ＩＭＰ１〜インピーダンス素子ＩＭＰ（Ｎ）、インピーダンス素子ＩＭＰ０−Ｎ、インピーダンス素子ＩＭＰ０−Ｐ、演算増幅器ＯＰＡが合計Ｍ次のアナログスムージングフィルタとして機能し、量子化ノイズ及びミラー成分をフィルタリングしている。
以上が実施形態１のディジタルアナログ変換器の入力端子１０１から出力端子１０２までの連続時間信号処理回路としての動作の説明である。
【００３４】
３伝達関数
次に、実施形態１のディジタルアナログ変換器の素子特性の相対ばらつきが信号歪み及びＳＮＲに対して影響が極めて小さい理由を、図１に示した入力端子１０１から出力端子１０２までの離散時間信号処理回路としての伝達特性を使って説明する。
図５は、上記の説明に用いられる回路図であって、図１に示したディジタルアナログ変換器におけるスイッチ回路ＳＷ１〜スイッチ回路ＳＷ（Ｎ）と、２端子対インピーダンス素子ＩＭＰ１〜２端子対インピーダンス素子ＩＭＰ（Ｎ）と、インピーダンス素子ＩＭＰ０−Ｎと、インピーダンス素子ＩＭＰ０−Ｐとを同じ階層で書き換えて簡単化した回路図である。なお、図５に示した構成のうち、図１〜図４に示した構成と同様の構成には同様の符号を付し、その説明を一部略すものとする。ただし、図５では、離散時間信号処理系の解析をするため、２端子対インピーダンス素子ＩＭＰ１〜２端子対インピーダンス素子ＩＭＰ（Ｎ）の容量素子３０７−１〜３０７−（Ｍ−１）と、インピーダンス素子ＩＭＰ０−Ｎ、ＩＭＰ０−Ｐの容量素子４０４とは省略されている。
【００３５】
また、図２に示したインバータ２００は、インバータ２００−１〜２００−（Ｎ）に対応し、インバータ３００は、インバータ３００−１〜３００−（Ｎ）に対応している。さらに、図２に示したインバータ２０４は、インバータ２０４−１〜インバータ２０４−（Ｎ）に対応している。インバータ２００−１〜インバータ２００−（Ｎ）のうちｋ番目のインバータ２００ｋの出力電圧をＶinkとする。また、インバータ３００−１〜インバータ３００−（Ｎ）のうちｋ番目のインバータ３００ｋの出力電圧をＶink’とする。２端子対インピーダンス素子ＩＭＰ１〜ＩＭＰ（Ｎ）のうち、ｋ番目のＩＭＰｋにおける抵抗線路３１０の抵抗値をＲｋとし、抵抗線路３２０の抵抗値をＲｋ’とする。
また、図１に示したインピーダンス素子ＩＭＰ０−Ｎの抵抗値をＲ0、ＩＭＰ０−Ｐの抵抗値をＲ0’とする。また、出力端子１０２の出力電圧をＶoutとし、基準電圧ＡＧＮＤの電圧値は電源電圧ＶDDの１／２、すなわちＶDD／２とする。
【００３６】
図５に示した回路において、１ビットディジタルΔΣ信号ｘ（ｎ）が入力端子１０１に入力され、１ビットレジスタＲＥＧ１〜１ビットレジスタＲＥＧ（Ｎ−１）を直列接続したＮビットのシフトレジスタＳＲＥＧによりシリアル・パラレル変換される。変換により、マルチレベルディジタルΔΣ信号が生成される。
生成されたマルチレベルディジタルΔΣ信号のうち、シフトレジスタＳＲＥＧの第ｋ番目の信号Ｓｇｋをｘ（ｎ−ｋ＋１）としたとき（ｎは離散時間信号処理系の時刻を表す）、ｘ（ｎ−ｋ＋１）は、インバータ２００−ｋ、インバータ２０４−ｋに入力され、インバータ２００−ｋ、インバータ２０４−ｋから反転信号が出力信号として出力される。インバータ２０４−ｋの出力信号はインバータ３００−ｋに入力され、もう一度反転される。
【００３７】
ここで、図５に示した回路は、インバータ２００−１〜インバータ２００−（Ｎ）、インバータ３００−１〜インバータ３００−（Ｎ）の各出力端子から出力端子１０２までの回路構成に着目すると、Ｎタップ（タップは２端子対インピーダンス素子の数）の差動増幅回路になっている。キルヒホッフの電流則より、インバータ２００−１〜インバータＩＮＶ２００−（Ｎ）、インバータ３００−１〜インバータ３００−（Ｎ）の各出力から出力端子１０２までの伝達関数は、次式で表すことができる。
【００３８】
【数１】
0005491226.tif 000002
【００３９】
また、ＩＮＶ２００−ｋの出力電圧Ｖink、ＩＮＶ３００−ｋの出力電圧Ｖink´は、ｘ（ｎ−ｋ＋１）によって次式のように表すことができる。
【００４０】
【数２】
0005491226.tif 000003
【００４１】
さらに、ｋ番目の２端子対インピーダンス素子ＩＭＰｋの抵抗線路３１０のアドミタンス値をｇk、抵抗線路３２０のアドミタンス値をｇk’とすると、２端子対インピーダンス素子ＩＭＰｋのアドミタンスは、次式で表すことができる。
【００４２】
【数３】
0005491226.tif 000004
【００４３】
ただし、実施形態１では、ｇ１〜ｇ（Ｎ）、ｇ１´〜ｇ（Ｎ´）はプロセス変動による相対ばらつきがないときは全て等しい値になるように設計されているものとする。また、Ｒ0及びＲ0´についてもプロセス変動による相対ばらつきがないときは、それぞれ等しい値になるように設計されているものとする。
ここで、ｇ１〜ｇ（Ｎ）の平均値をｇave、ｇ１’〜ｇ（Ｎ）’の平均値をｇave’とすると、ｇave及びｇave’は次式で表すことができる。
【００４４】
【数４】
0005491226.tif 000005
【００４５】
さらに、プロセス変動による相対ばらつきを考慮して、アドミタンス値ｇk及びアドミタンス値ｇk’を、平均値ｇave、平均値ｇave’と平均値ｇave、平均値ｇave’との偏差（素子偏差ｅk及びｅk´）とで表すと、以下のようになる。
【００４６】
【数５】
0005491226.tif 000006
【００４７】
上記した式（２）〜式（５）を式（１）に代入することにより、入力端子１０１から出力端子１０２までの離散時間信号処理回路としての伝達関数を求めることができる。時間領域での伝達関数Ｖout（ｎ）は、次のように求めることができる。
【００４８】
【数６】
0005491226.tif 000007
【００４９】
式（６）において、第１項はＮビットのシフトレジスタＳＲＥＧの出力信号の総和を示す項であり、マルチレベルディジタルΔΣ信号をディジタルアナログ変換した信号と等価である。また、第２項及び第３項は、入力端子１０１に入力される１ビットディジタルΔΣ信号ｘ（ｎ）と、アドミタンス値ｇk及びアドミタンス値ｇk´の平均値ｇave及び平均値ｇave’からの素子偏差ｅk及びｅk´との畳み込み演算を行った項である。さらに、第４項は基準電圧成分である。
【００５０】
ここで、Ｒ0、Ｒ0´間、あるいは平均値ｇave、平均値ｇave’間にプロセス変動による相対ばらつきがあったとしても、この相対ばらつきは、式（６）の伝達関数において単なるゲインエラーとなる。つまり、実施形態１では、Ｒ0、Ｒ0´間の相対ばらつきと、平均値ｇave、平均値ｇave’間の相対ばらつきとは信号歪み及びＳＮＲに無関係であることになる。したがって、Ｒ0及びＲ0´がそれぞれ等しく、平均値ｇave及び平均値ｇave’がそれぞれ等しいとし、基準電圧成分を省略して簡単化すると、式（６）の伝達関数は、次式のように表すことができる。
【００５１】
【数７】
0005491226.tif 000008
【００５２】
ただし、式（７）において、ａ＝１／２ＮＲ0ｇaveである。
式（７）において、第１項はマルチレベルディジタルΔΣ信号の平均値をディジタルアナログ変換した信号と等価であり、第２項は素子偏差ｅk及びｅk´との畳み込み演算を行った誤差項である。
さらに、周波数領域での伝達特性を求めるため、入力信号ｘ（ｎ）のｚ変換をＸ（ｚ）としたとき、式（７）の時間領域での伝達関数の第１項のｚ変換Ｙ（ｚ）を求めると、次式で表すことができる。
【００５３】
【数８】
0005491226.tif 000009
【００５４】
式（８）より、Ｙ（ｚ）は入力信号Ｘ（ｚ）に対して、Ｎ−１次のディジタル移動平均フィルタに通した信号と等価であるということがわかる。つまり、図５に示した回路構成では、ｘ（ｎ）が１ビットであるにもかかわらず、ｘ（ｎ）をＮ−１次のＦＩＲ（Finite Impulse Response）ディジタルフィルタに通した場合と等価な信号処理が行えることを示している。したがって、高域にノイズシェーピングされた量子化ノイズに対して、ディジタルフィルタリングを行うことができ、量子化ノイズを抑えることができる。
【００５５】
実施形態１では、ディジタル移動平均フィルタを等価的に実現しているので、ｚ平面における１を中心にＮ等分した単位円上のＮ個の点のち、１以外のＮ−１個の点に零点を配置することができる。例として、図６に、Ｎ＝８の場合のｚ平面における零点と、極との配置例を示す。
さらに、式（８）を用いて式（７）を第２項も含めてｚ変換を行い、周波数領域での伝達関数Ｖout（ｚ）を求めると、伝達関数Ｖout（ｚ）は、以下のように表される。
【００５６】
【数９】
0005491226.tif 000010
【００５７】
上記式（９）において、Ｅ（ｚ）は素子偏差ｅkをｚ変換したものであり、Ｅ´（ｚ）は素子偏差ｅk´をｚ変換したものである。ここで、理想出力信号Ｙ（ｚ）に対して、素子の相対ばらつきによる信号歪み及びＳＮＲ劣化を引き起こす非線形成分Ｄ（ｚ）は、以下のように表される。
【００５８】
【数１０】
0005491226.tif 000011
【００５９】
式（１０）を式（９）に代入すると、式（１１）を得る。式（１１）は、非線形成分Ｄ（ｚ）にディジタル移動平均フィルタの伝達関数の逆数比例特性の項（以下、高域シェーピングタームという）が掛かって、理想出力信号Ｙ（ｚ）に加わっていることを意味している。
【００６０】
【数１１】
0005491226.tif 000012
【００６１】
ここで、高域シェーピングタームは、以下の式（１２）によって表される。
【００６２】
【数１２】
0005491226.tif 000013
【００６３】
上記式において、Ｎ＝２のときの高域シェーピングタームＳN（ｚ）は、以下の式（１３）のようになる。
【００６４】
【数１３】
0005491226.tif 000014
【００６５】
また、Ｎ＝４のときの高域シェーピングタームＳN（ｚ）は、以下の式（１４）のようになる。
【００６６】
【数１４】
0005491226.tif 000015
【００６７】
式（１３）及び式（１４）により、実施形態１では、Ｎの値が大きくなる程、非線形成分を高周波帯域に変換する高域シェーピングの効果が高くなることがわかる。特に、実施形態１においてはディジタル移動平均フィルタの伝送零点周波数に非線形成分が集中する。
以上が実施形態１の離散時間信号処理回路としての動作である。
【００６８】
４シミュレーション
本発明の発明者らは、以上説明した実施形態１のディジタルアナログ変換器についてマットラボ（ＭＡＴＬＡＢ：登録商標）によるシステムシミュレーションを行った。なお、このシステムシミュレーションは、実施形態１のディジタルアナログ変換器にディジタルフィルタを等価的に内蔵できることと、実施形態１のディジタルアナログ変換器が素子の相対ばらつきの影響を受け難いことについて、その有効性を確認するために行ったものである。
【００６９】
シミュレーション条件は、ｚ平面における零点及び極を図６に示したディジタル移動平均フィルタの特性となるように配置し、タップ数Ｎ＝８とした。また、シミュレーションは、実施形態１のディジタルアナログ変換器にディジタルフィルタを等価的に内蔵できること、及び実施形態１のディジタルアナログ変換器が素子の相対ばらつきの影響を受け難いことについて検証を行う。このため、シミュレーションは、ディジタルアナログ変換器の離散時間信号処理回路としての離散時間伝達関数レベルで行われた。さらに、入力信号は４次の変調をかけた１ビットディジタルΔΣ信号とし、基本波成分の周波数は１ｋＨｚ、信号帯域は８ｋＨｚ、オーバーサンプリングレートは１２８倍、サンプリング周波数ｆｓは２．０４８ＭＨｚとした。
【００７０】
図７は、図１に示した入力端子１０１に入力される入力信号を高速フーリエ変換（ＦＦＴ：Fast Fourier Transform）した結果を示す図である。図７の横軸は対数表示した周波数［Ｈｚ］、縦軸はマグニチュード［ｄＢ］を示す。信号帯域内の雑音成分及び歪み成分に対する信号比（ＳＩＮＡＤ：Signal to Noise And Distortion ratio)の値は１０６．５ｄＢである。
【００７１】
図８は、実施形態１のディジタルアナログ変換器において、２端子対インピーダンス素子の相対ばらつきがない場合に入力信号を入力し、出力された出力信号を高速フーリエ変換した結果である。図８の横軸は対数表示した周波数［Ｈｚ］、縦軸はマグニチュード［ｄＢ］を示す。また、ＳＩＮＡＤの値は１０６．５ｄＢである。図８から、図６に示した零点に対応する周波数ｆｓ／２と、３ｆｓ／８と、ｆｓ／４と、ｆｓ／８とにそれぞれ伝送零点を有するディジタル移動平均フィルタが形成され、量子化ノイズが抑制されていることが確認できる。
すなわち、実施形態１によれば、２端子対インピーダンス素子の特性の相対ばらつきがない場合、ディジタルフィルタを内蔵したことと等価になる。
【００７２】
図９は、実施形態１のディジタルアナログ変換器において、２端子対インピーダンス素子に相対ばらつきがある場合に入力信号を入力し、出力された出力信号を高速フーリエ変換した結果である。図９においても、横軸は対数表示した周波数［Ｈｚ］、縦軸はマグニチュード［ｄＢ］を示す。２端子対インピーダンス素子の相対ばらつきを含む検証は、２端子対インピーダンス素子における抵抗線路の基準抵抗値に対して標準偏差が５％となるように、標準正規分布に従う乱数を発生させて各抵抗線路の抵抗値を決定し、離散時間伝達関数に反映することによって行った。なお、ＳＩＮＡＤの値は１０６．５ｄＢである。
【００７３】
図８と、図９とを比較すると、伝送零点周波数ｆｓ／２と、３ｆｓ／８と、ｆｓ／４と、ｆｓ／８におけるマグニチュードが図９のほうが高くなっていることが確認できる。つまり、２端子対インピーダンス素子の相対ばらつきによる非線形成分が式（１１）に従って、高域シェーピングされていることが確認できる。
また、図９は、２端子対インピーダンス素子の特性の相対ばらつきがあるにも関わらず、周波数が１０2〜１０4の範囲において図７、図８に示した特性と同様の特性を示している。すなわち、実施形態１によれば、インピーダンス素子の特性の相対ばらつきの影響を受け難いことになる。
以上のことから、実施形態１のディジタルアナログ変換器は、ディジタルフィルタを等価的に内蔵できること及び素子の相対ばらつきの影響を受け難いことについて、有効性を確認することができた。
【００７４】
５効果
以上、説明したように、実施形態１のディジタルアナログ変換器は、Ｎ−１個の１ビットレジスタと、Ｎ個のスイッチ回路と、Ｎ個の２端子対インピーダンス素子と、２個のインピーダンス素子と、演算増幅器とで構成されているので、特許文献１に記載のスイッチトキャパシタ技術によるディジタルアナログ変換器と比べると、演算増幅器の消費電力を小さくできるという効果が得られる。
この効果は、Ｎ−１個の１ビットレジスタと、Ｎ個のスイッチ回路と、Ｎ個の２端子対インピーダンス素子と、２個のインピーダンス素子と、演算増幅器とをトランスバーサル型構成にすることで、ディジタルフィルタと、アナログフィルタとを同時に兼ね備えることができるためによって生じる。
【００７５】
また、Ｎ個の２端子対インピーダンス素子特性の相対ばらつきによる非線形成分は、Ｎ−１次のディジタル低域通過フィルタの伝達関数の逆数比例特性、つまりＮ−１次のディジタル高域通過フィルタ特性の高域シェーピングが施される。このため、実施形態１のディジタルアナログ変換器は、素子特性の相対ばらつきによる影響を受け難いという効果が得られる。
さらに、Ｎ個のスイッチ回路における２個の出力段のインバータがそれぞれＮチャネルＭＯＳトランジスタと、ＰチャネルＭＯＳトランジスタとで構成されるＣＭＯＳインバータであって、各ＭＯＳトランジスタのオン抵抗の値が等しいため、広い論理振幅が得られ、かつ、ＭＯＳトランジスタの相対ばらつきによる非線形成分の発生を抑制できるという効果が得られる。
【００７６】
（実施形態２）  ディジタルフィルタのフィルタ係数を負とする実施形態
また、本実施形態のディジタルアナログ変換器は、ディジタル移動平均フィルタを等価的に内蔵する構成に限ることなく、他のディジタルフィルタを等価的に内蔵することも可能である。内蔵したいディジタルフィルタのフィルタ係数ｈkを用いて求められる時間領域における伝達関数Ｖout（ｎ）は、以下のように表される。
【００７７】
【数１５】
0005491226.tif 000016
【００７８】
ただし、式（１５）においては、以下の式が成立する。
【００７９】
【数１６】
0005491226.tif 000017
【００８０】
式（１６）を使ってディジタルフィルタを構成する各素子の値を決定することで、実施形態２のディジタルアナログ変換器は、所望のフィルタ係数を持ったディジタルフィルタを内蔵することが可能となる。
式（１６）より、ｈkは正の実数であるが、負の係数を実現する場合は、図１に示したディジタルアナログ変換器の構成要素であるスイッチ回路ＳＷｋの出力端子ＳＷｋｂと、第２の出力端子ＳＷｋｃとを入れ替えればよい。または、スイッチ回路ＳＷｋにおける図２に示したインバータ２００、３００の手前に、インバータを備えることで、負の係数を実現することができる。
ここで、素子の相対ばらつきがあったとき、フィルタ係数ｈkは偏差する。そこで、フィルタ係数ｈkを、素子の相対ばらつきがないときの理想フィルタ係数ｈk（ide）と、フィルタ係数ｈkと理想フィルタ係数ｈk（ide）との係数偏差ｅkとの和で表すと、時間領域での伝達関数Ｖout（ｎ）は、次式で与えられる。
【００８１】
【数１７】
0005491226.tif 000018
【００８２】
式（１７）より、実施形態２においても、前記した実施形態１のディジタル移動平均フィルタと同様の議論ができる。このため、式（１７）の両辺をｚ変換すると、周波数領域での伝達関数Ｖout（ｚ）は、以下のように表される。ただし、Ｈ（ｚ）ideは、理想フィルタ係数ｈk（ide）をz変換したものである。また、Ｅ（ｚ）は、係数偏差ｅkをｚ変換したものである。
【００８３】
【数１８】
0005491226.tif 000019
【００８４】
ここで、理想出力信号Ｙ（ｚ）は、Ｙ（ｚ）＝Ｈ（ｚ）ideＸ（ｚ）であり、Ｙ（ｚ）を式（１８）に代入すると、次式で表すことができる。
【００８５】
【数１９】
0005491226.tif 000020
【００８６】
さらに、素子の相対ばらつきにより発生する非線形成分Ｄ（ｚ）＝Ｅ（ｚ）Ｙ（ｚ）を用いて式（１９）を書き換えると、以下のようになる。
【００８７】
【数２０】
0005491226.tif 000021
【００８８】
式（２０）は、非線形成分Ｄ（ｚ）にディジタルフィルタの伝達関数Ｈ（ｚ）ideの逆数比例特性の高域シェーピングタームがかかって理想出力信号Ｙ（ｚ）に加わっていることを意味する。つまり、実施形態２のディジタルアナログ変換器は、ディジタル移動平均フィルタ以外のディジタルフィルタを内蔵する場合であっても、その特性が素子の相対ばらつきの影響を受け難いという効果がある。
【００８９】
（実施形態３）：スイッチ回路におけるインバータの他の例
本発明のディジタルアナログ変換器のスイッチ回路ＳＷ１〜スイッチ回路ＳＷ（Ｎ）は、図２に示した回路構成に限定されるものではない。すなわち、スイッチ回路ＳＷｋは、入力された信号を反転させて出力させる反転信号のパスに奇数個のインバータを設け、入力された信号を反転させることなく出力する非反転信号のパスにおいては偶数個のインバータを備える構成にすればよい。なお、スイッチ回路ＳＷｋを最小個数のインバータで構成するためには、反転信号パスに１個のインバータを設け、非反転信号パスでは入力端子と出力端子とを結線すればよい。
【００９０】
（実施形態４）：２端子対インピーダンス素子ＩＭＰ１〜ＩＭＰ（Ｎ）の他の例
また、本発明のディジタルアナログ変換器の２端子対インピーダンス素子ＩＭＰ１〜ＩＭＰ（Ｎ）は、図３に示した構成に限定されるものではない。すなわち、２端子対インピーダンス素子ＩＭＰ１〜ＩＭＰ（Ｎ）は、図３のように容量素子３０７−１〜容量素子３０７−（Ｍ−１）を２つの抵抗線路３１０、３２０に接続するものに限定されるものではない。
実施形態４では、２端子対インピーダンス素子ＩＭＰ１〜ＩＭＰ（Ｎ）を、例えば、図１０に示すように構成する。図１０に示した２端子対インピーダンス素子では、抵抗素子５０５−１〜抵抗素子５０５−（Ｍ）を直列接続して抵抗線路５１０とし、抵抗素子５０６−１〜抵抗素子５０６−（Ｍ）を直列接続して抵抗線路５２０としている。また、容量素子５０７−ｉ（ｉは１以上（Ｍ−１）以下の整数）は抵抗素子５０５−ｉと、抵抗素子５０５−（ｉ＋１）との間に一端が接続され、他端がグラウンドに接地されている。
【００９１】
さらに、容量素子５０８−ｉは、抵抗素子５０６−ｉと、抵抗素子５０６−（ｉ＋１）との間に一端が接続され、他端がグラウンドに接地されている。このような構成にすることで、実施形態４では、入力端子ＩＭＰｋａより入力される信号と、ＩＭＰｋｂより入力される信号とを独立にフィルタリングができる。このため、実施形態４によれば、入力端子ＩＭＰｋａより入力される信号と、ＩＭＰｋｂより入力される信号の２つの信号のタイミングのずれによる影響を受けないという効果が得られる。
さらに、本発明のディジタルアナログ変換器の２端子対インピーダンス素子は、図３、図１０のように抵抗線路を使うものに限定されるものではない。例えば、実施形態４では、図１１、１２のように、抵抗素子に代えてインダクタンス素子を用いることもできる。図１１に示した２端子対インピーダンス素子は、インダクタンス素子６０５−１〜６０５−（Ｍ）を直列接続してインダクタンス線路６１０とする。また、インダクタンス素子６０６−１〜６０６−（Ｍ）を直列接続してインダクタンス線路６２０とする。
【００９２】
また、図１１に示した例では、容量素子３０７−ｉはインダクタンス素子６０５−ｉと、インダクタンス素子６０５−（ｉ＋１）との間に一端が、インダクタンス素子６０６−ｉと、インダクタンス素子６０６−（ｉ＋１）との間に他端がそれぞれ接続されている。このようにインダクタンス素子を用いた構成にすることで、抵抗素子を用いたときと比べて、アナログフィルタの次数を２倍にすることができる。このため、量子化ノイズ及びミラー成分をさらに抑制できるという効果が得られる。特に、インダクタンス素子を小規模に実現できるプロセスであれば、高いフィルタ次数を有しながら小型化に有利であるという効果も得られる。
【００９３】
また、図１２に示した２端子対インピーダンス素子は、インダクタンス素子７０５−１〜７０５−（Ｍ）を直列接続してインダクタンス線路７１０とし、インダクタンス素子７０６−１〜７０６−（Ｍ）を直列接続してインダクタンス線路７２０としている。容量素子７０７−ｉはインダクタンス素子７０５−ｉと、インダクタンス素子７０５−（ｉ＋１）との間に一端が接続され、他端がグラウンドに接地されている。さらに、容量素子７０８−ｉはインダクタンス素子７０６−ｉと、インダクタンス素子７０６−（ｉ＋１）との間に一端が接続され、他端がグラウンドに接地されている。
【００９４】
このような構成にすることにより、実施形態４は、入力端子ＩＭＰｋａより入力される信号と、入力端子ＩＭＰｋｂより入力される信号とを独立にフィルタリングができるため、２つの信号のタイミングがずれた場合にも影響を受け難いという効果が得られる。また、このようにインダクタンス素子を用いた構成にすることにより、実施形態４では、抵抗素子を用いたときと比べて、アナログフィルタの次数を２倍にすることができる。このため、実施形態４は、量子化ノイズ及びミラー成分をさらに抑制できるという効果が得られる。特に、インダクタンス素子を小規模に実現できるプロセスであれば、高いフィルタ次数でありながら小型化に有利なディジタルアナログ変換器を実現できるという効果も得られる。
【００９５】
（実施形態５）：インピーダンス素子ＩＭＰ０−Ｎ、ＩＭＰ０−Ｐの他の例
さらに、本発明のディジタルアナログ変換器は、インピーダンス素子ＩＭＰ０−Ｎ、ＩＭＰ０−Ｐを、図４に示したように、抵抗素子４０３と、抵抗素子４０３に並列に接続された容量素子４０４とによる構成に限定されるものではない。例えば、実施形態５では、インピーダンス素子ＩＭＰ０−Ｎ、ＩＭＰ０−Ｐを抵抗素子に代えてインダクタンス素子を用いて構成することができる。
【００９６】
図１３は、実施形態５を説明するための図である。図示したインピーダンス素子ＩＭＰ０−Ｎ、ＩＭＰ０−Ｐは、インダクタンス素子８０３と、インダクタンス素子８０３に並列に接続された容量素子４０４とによって構成されている。
実施形態５のインピーダンス素子ＩＭＰ０−Ｎ、ＩＭＰ０−Ｐは、図４に示した構成を用いた場合と比べて、高いフィルタ次数をもたらすため、量子化ノイズ及びミラー成分をさらに抑制できるという効果が得られる。特に、インダクタンス素子を小規模に実現できるプロセスを用いて形成すれば、高いフィルタ次数でありながら小型化に有利なディジタルアナログ変換器を実現できるという効果も得られる。
【００９７】
また、実施形態１ないし４では、一般的なポリ抵抗素子よりも抵抗値が高く、インプラント制御により実現される高抵抗の抵抗素子を製造できるプロセスによっても製造することができる。このような場合、実施形態１ないし４は、回路規模を大型化することなく、２端子対インピーダンス素子の数、つまりタップ数を増やすことができ、量子化ノイズ及びミラー成分をさらに抑制することができ、しかも低消費電力であるために経済的なディジタルアナログ変換器を実現できるという効果も得られる。
さらに、実施形態１ないし５のディジタルアナログ変換器は、タップ数を増やすことでクロックジッタに対して、耐性が上がるという効果が得られる。
【産業上の利用可能性】
【００９８】
本発明のディジタルアナログ変換器は、通信機器、オーディオ装置一般に利用することに好適である。
【符号の説明】
【００９９】
１０１  入力端子
１０２  出力端子
２００、２０４、３００  インバータ
３０５−１〜３０５−（Ｍ）、３０６−１〜３０６−（Ｍ）、４０３、５０５−１〜５０５−（Ｍ）、５０６−１〜５０６−（Ｍ）  抵抗素子
３１０、３２０、５１０、５２０  抵抗線路
３０７−１〜３０７−（Ｍ−１）、５０７−１〜５０７−（Ｍ−１）、５０８−１〜５０８−（Ｍ−１）、４０４、７０７−１〜７０７−（Ｍ−１）、７０８−１〜７０８−（Ｍ−１）  容量素子
６０５−１〜６０５−（Ｍ）、６０６−１〜６０６−（Ｍ）、８０３、７０５−１〜７０５−（Ｍ）、７０６−１〜７０６−（Ｍ）  インダクタンス素子
６１０、６２０、７１０、７２０  インダクタンス線路
ＲＥＧ１〜ＲＥＧ（Ｎ−１）  １ビットレジスタ
ＳＲＥＧ  シフトレジスタ
ＳＷ１〜ＳＷ（Ｎ）  スイッチ回路
ＩＭＰ１〜ＩＮＰ（Ｎ）、ＩＭＰ０−Ｎ、ＩＭＰ０−Ｐ  インピーダンス素子
ＯＰＡ  演算増幅器
【図１】
0005491226.tif 000022
【図２】
0005491226.tif 000023
【図３】
0005491226.tif 000024
【図４】
0005491226.tif 000025
【図５】
0005491226.tif 000026
【図６】
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【図７】
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【図８】
0005491226.tif 000029
【図９】
0005491226.tif 000030
【図１０】
0005491226.tif 000031
【図１１】
0005491226.tif 000032
【図１２】
0005491226.tif 000033
【図１３】
0005491226.tif 000034
【図１４】
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