(57)【特許請求の範囲】
【請求項１】
第１方向に配列され走査信号を伝達する複数の走査線、第２方向に配列されデータ信号を伝達する複数のデータ線、及び前記走査線と前記データ線とにそれぞれ接続される複数の画素回路を備える表示パネルと、
前記データ信号を生成して前記データ線に印加するデータ駆動部と、
複数の階調電圧を生成して前記データ駆動部に提供するガンマ補正部と、
前記ガンマ補正部から出力される複数の階調電圧のうちの特定階調電圧を選択して第１中間電源を生成する中間電源生成部とが備えられて構成され、
前記データ駆動部は、
データ信号を各々のデータ線に出力するように、前記各データ線に対応する各々の出力バッファを備えた増幅部と、前記各出力バッファの出力端と各データ線との間に、第２中間電源と接続したスイッチ部とが備えられて構成され、
前記第１中間電源は、複数の階調電圧によって実現される前記データ信号における最大電圧と最小電圧の中間の電圧であり、
前記第２中間電源は、前記第１中間電源と、前記複数の階調電圧のうちの０階調電圧から前記複数の階調電圧のうちの中間の階調に相当する階調電圧までの各階調電圧とをそれぞれ比較し、前記第１中間電源に最も近接した階調電圧が選択された結果の電圧であり、
前記中間電源生成部で生成された前記第１中間電源と、前記ガンマ補正部から出力される複数の階調電圧のうちの０階調電圧に相当する前記最小電圧から前記複数の階調電圧のうちの中間の階調に相当する階調電圧までの各階調電圧とを受信して、これを比較し、前記第１中間電源に最も近接した階調値を選択して、これを前記第２中間電源としてデータ駆動回路に提供する比較器がさらに備えることを特徴とする有機電界発光表示装置。
【請求項２】
前記スイッチ部は、
第２中間電源と前記各出力バッファの出力端との間に接続された第１スイッチと、
前記各出力バッファの出力端とこれに対応する各データ線との間に接続された第２スイッチとから構成されることを特徴とする請求項１に記載の有機電界発光表示装置。
【請求項３】
前記第１スイッチは、前記データ信号が各々のデータ線に出力される前にターンオンされて、前記出力バッファの出力端が前記第２中間電源に接続され、
前記第２スイッチは、前記データ信号の出力時にターンオンされて、前記出力バッファの出力端がこれに対応する各データ線に接続されることを特徴とする請求項２に記載の有機電界発光表示装置。
【請求項４】
前記中間電源生成部は、前記複数の階調電圧のうちの０階調の階調電圧に相当する前記最小電圧と最大階調の階調電圧に相当する前記最大電圧とを選択して、これらの和の１／２の値を前記第１中間電源として生成することを特徴とする請求項１に記載の有機電界発光表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ駆動回路に関し、特に、データ駆動回路に備えられた出力バッファのスルーレート（ｓｌｅｗ  ｒａｔｅ）を調整するデータ駆動回路及びこれを備えた有機電界発光表示装置に関する。
【背景技術】
【０００２】
近年、陰極線管（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ、ＣＲＴ）の欠点である重量及び体積を減らすことが可能な各種平板表示装置（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ、ＦＰＤ）が開発されている。前記平板表示装置には、液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）、電界放出表示装置（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）、プラズマ表示パネル（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、及び発光表示装置（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｓｐｌａｙ）などがある。
【０００３】
このような平板表示装置は、一般的に、表示パネルと、走査駆動回路と、データ駆動回路とを備えて構成される。前記走査駆動回路は、表示パネルに形成された複数の走査線に走査駆動信号を順次出力し、データ駆動回路は、表示パネルのデータ線にＲ、Ｇ、Ｂ映像信号を出力する。
【０００４】
このとき、前記データ駆動回路から出力される各々の映像信号は、前記各データ線毎に備えられた出力バッファを介して一定レベルに増幅され、表示パネルのデータ線に出力される。
【０００５】
図１は、従来のデータ駆動回路に備えられた出力バッファを構成する演算増幅器の例を示す図である。
【０００６】
図１に示す出力バッファ１０は、レールツーレール（ｒａｉｌ  ｔｏ  ｒａｉｌ）入力段構造を有するフォールデッドカスコード（ｆｏｌｄｅｄ  ｃａｓｃｏｄｅ）演算増幅器回路１１と、共通ドレイン増幅器及び補償キャパシタＣを備える出力回路１２とを備える。
【０００７】
前記フォールデッドカスコード演算増幅器回路１１は、第１入力端子（Ｖｉｎ＋端子）と第２入力端子（Ｖｉｎ−端子）との間の信号の差を増幅し、前記出力回路１２は、前記フォールデッドカスコード演算増幅器回路１１から出力された信号を増幅して出力する。
【０００８】
前記フォールデッドカスコード演算増幅器回路１１は、ＰＭＯＳ電流バイアス回路１３及びＮＭＯＳ電流バイアス回路１４を備える。ここで、前記ＰＭＯＳ電流バイアス回路１３は、ＰＭＯＳトランジスタＭＰ１を備え、前記ＰＭＯＳトランジスタＭＰ１は、バイアス電圧発生器（図示せず）から発生したバイアス電圧ＶＢＰによって駆動され、前記フォールデッドカスコード演算増幅器回路１１にバイアス電流ＩＢＰ１を供給する。
【０００９】
また、前記ＮＭＯＳ電流バイアス回路１４は、ＮＭＯＳトランジスタＭＮ１を備え、前記ＮＭＯＳトランジスタＭＮ１は、バイアス電圧発生器から発生したバイアス電圧ＶＢＮによって駆動され、前記フォールデッドカスコード演算増幅器回路１１にバイアス電流ＩＢＮ１を供給する。
【００１０】
前記出力バッファ１０の出力信号（ｏｕｔｐｕｔ）のスルーレートは、
【数１】
0005426324.tif 000002
で表される。
【００１１】
前記スルーレートは、単位時間当たりの出力電圧の最大の変化量を意味し、すなわち、出力電圧を時間に関するグラフとして作成したとき、出力電圧の瞬間傾斜（＝時間に対して微分した値）を意味する。
【００１２】
表示装置に備えられるデータ駆動回路の場合、表示パネルに駆動電圧を出力する出力バッファによって多くの特性が決定されるが、これら特性のうち、前記出力バッファのスルーレートは、データ駆動回路の駆動電流に大きな影響を与える。
【００１３】
特に、最近では、表示装置の大型化に伴う走査信号の入力時間を短縮し、駆動回路ＩＣの増加に伴う費用を節減するためにデマルチプレクサ（Ｄｅｍｕｘ）が用いられるが、この場合、前記出力バッファのスルーレートの低減が要求されているのが現状である。
【００１４】
しかしながら、従来の場合、データ駆動回路から出力される出力信号のスルーレートは、出力バッファのバイアス電流ＩＢＰ１、ＩＢＮ１と補償キャパシタＣとに依存するため、前記スルーレートを低減するには限界がある。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】韓国特許出願公開第２００７−００７７７５９号明細書
【特許文献２】韓国特許出願公開第２００７−００３８５８４号明細書
【特許文献３】韓国特許出願公開第２００７−００７０８１８号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１６】
したがって、本発明は前記問題を鑑みてなされたものであって、その目的は、データ駆動回路に備えられた各出力バッファの出力端と、これに対応する各データ線との間に、中間電源ＶＭ（ｍｉｄｄｌｅ  ｖｏｌｔａｇｅ）と接続したスイッチ部が備えられ、前記スイッチ部の動作により、前記データ駆動回路からデータ信号が出力される前には前記出力バッファの出力端が中間電源に接続されるように実現することにより、前記出力バッファのスルーレートを向上させると共に、消費電力を低減させるデータ駆動回路及びこれを備えた有機電界発光表示装置を提供することである。
【課題を解決するための手段】
【００１７】
上記の目的を達成するために、本発明の実施例によるデータ駆動回路は、データ信号を各々のデータ線に出力するように、前記各データ線に対応する各々の出力バッファを備えた増幅部と、前記各データ線毎に備えられた各出力バッファの出力端とこれに対応する各データ線Ｄ１〜Ｄｍとの間に備えられたスイッチ部とが備えられ、前記スイッチ部は、中間電源ＶＭと前記各出力バッファの出力端との間に接続された第１スイッチと、前記各出力バッファの出力端とこれに対応する各データ線との間に接続された第２スイッチとから構成されることを特徴とする。
【００１８】
また、前記データ駆動回路は、シフトレジスタクロックを生成してサンプリング信号を提供するシフトレジスタ部と、前記シフトレジスタ部から順次供給されるサンプリング信号に応答してデータを順次格納するサンプリングラッチ部と、前記サンプリングラッチ部からラッチされたデータを受信し、これを格納するホールディングラッチ部と、前記データのビット値に対応するアナログ階調電圧である前記データ信号を生成するデジタル／アナログ変換部とがさらに備えられて構成される。
【００１９】
さらに、前記第１スイッチは、前記データ信号が各々のデータ線に出力される前にターンオンされて、前記出力バッファの出力端が前記中間電源ＶＭに接続され、前記第２スイッチは、前記データ信号の出力時にターンオンされて、前記出力バッファの出力端がこれに対応する各データ線に接続されることを特徴とする。
【００２０】
また、前記中間電源ＶＭは、複数の階調電圧によって実現される前記データ信号の最大スイングに対する中間電圧であり、前記中間電源は、前記複数の階調電圧のうちの０階調の階調電圧と最大階調の階調電圧との和の１／２の値であるか、または最上位レベル電圧ＶＲＥＧＯＵＴの１／２の値によって実現されることを特徴とする。
【００２１】
さらに、前記中間電源は、前記複数の階調電圧のうち、０階調の階調電圧と最大階調の階調電圧との和の１／２の値と、前記複数の階調電圧のうちの０階調電圧から全階調電圧までの値の中間値とをそれぞれ比較し、前記０階調の階調電圧と最大階調の階調電圧との和の１／２の値に最も近接した階調電圧を選択することによって実現され得る。
【００２２】
なお、前記中間電源は、前記最上位レベル電圧ＶＲＥＧＯＵＴの１／２の値と、前記複数の階調電圧のうちの０階調電圧から全階調電圧までの値の中間値とをそれぞれ比較し、前記最上位レベル電圧ＶＲＥＧＯＵＴの１／２の値に最も近接した階調電圧を選択することによって実現され得る。
【００２３】
一方、本発明の実施例による有機電界発光表示装置は、第１方向に配列され走査信号を伝達する複数の走査線、第２方向に配列されデータ信号を伝達する複数のデータ線、及び前記走査線と前記データ線とにそれぞれ接続される複数の画素回路を備える表示パネルと、前記データ信号を生成して前記データ線に印加するデータ駆動部と、複数の階調電圧を生成して前記データ駆動部に提供するガンマ補正部と、前記ガンマ補正部から出力される複数の階調電圧のうちの特定階調電圧を選択して中間電源を生成する中間電源生成部とが備えられて構成され、前記データ駆動部は、データ信号を各々のデータ線に出力するように、前記各データ線に対応する各々の出力バッファを備えた増幅部と、前記各出力バッファの出力端と各データ線との間に、前記中間電源と接続したスイッチ部とが備えられて構成されることを特徴とする。
【００２４】
このとき、前記スイッチ部は、中間電源ＶＭと前記各出力バッファの出力端との間に接続された第１スイッチと、前記各出力バッファの出力端とこれに対応する各データ線との間に接続された第２スイッチとから構成され、前記第１スイッチは、前記データ信号が各々のデータ線に出力される前にターンオンされて、前記出力バッファの出力端が前記中間電源ＶＭに接続され、前記第２スイッチは、前記データ信号の出力時にターンオンされて、前記出力バッファの出力端がこれに対応する各データ線に接続されることを特徴とする。
【００２５】
また、前記中間電源生成部は、前記複数の階調電圧のうち、０階調の階調電圧と最大階調の階調電圧とを選択して、これらの和の１／２の値を中間電源として生成することを特徴とする。
【００２６】
さらに、前記中間電源生成部で生成された中間電源ＶＭと、前記ガンマ補正部から出力される複数の階調電圧のうちの０階調電圧から全階調電圧までの値の中間値とを受信して、これを比較し、前記中間電源ＶＭに最も近接した階調値を選択して、これをデータ駆動回路に提供する比較器がさらに備えられることを特徴とする。
【発明の効果】
【００２７】
このような本発明によれば、データ駆動回路に備えられた各出力バッファの出力端と各データ線との間に、中間電源と接続したスイッチ部が備えられ、前記スイッチ部の動作により、前記データ駆動回路からデータ信号が出力される前には前記出力バッファの出力端が中間電源に接続されるように実現する。これにより、前記出力バッファのスルーレートを向上させると共に、消費電力を低減させるという利点がある。また、前記スルーレートが向上することにより、データ駆動回路ＩＣのサイズを減少させることができる。
【図面の簡単な説明】
【００２８】
【図１】従来のデータ駆動回路に備えられた出力バッファを構成する演算増幅器の例を示す図である。
【図２】本発明の実施例による有機電界発光表示装置の構成を示すブロック図である。
【図３】図２に示すガンマ補正部の構成を示すブロック図である。
【図４】図２に示す本発明の実施例によるデータ駆動回路の構成を示すブロック図である。
【図５】図４に示すデータ駆動回路のスイッチ部の動作を示すタイミングチャートである。
【図６】図４に示すデータ駆動回路の出力波形を示す図である。
【図７】本発明の他の実施例による有機電界発光表示装置の構成を示すブロック図である。
【発明を実施するための形態】
【００２９】
以下、添付図面を参照して本発明の実施例をより詳細に説明する。
【００３０】
図２は、本発明の実施例による有機電界発光表示装置の構成を示すブロック図である。
【００３１】
図２に示すように、本発明の実施例による有機電界発光表示装置は、表示パネル１００と、走査駆動部２００と、データ駆動部３００と、ガンマ補正部４００と、中間電源生成部４５０と、制御部５００とを備える。
【００３２】
前記表示パネル１００は、列方向に伸びている複数のデータ線Ｄ１〜Ｄｍ、行方向に伸びている複数の走査線Ｓ１〜Ｓｎ、及び複数の画素を備える。前記データ線Ｄ１〜Ｄｍは、画像信号を示すデータ信号を画素に伝達し、走査線Ｓ１〜Ｓｎは、選択信号を画素に伝達する。また、前記画素は、隣り合う２本のデータ線Ｄ１〜Ｄｍと隣り合う２本の走査線Ｓ１〜Ｓｎとによって画定される画素領域に形成されるものであり、スイッチングトランジスタと、駆動トランジスタと、有機ＥＬ素子とが備えられて構成される。
【００３３】
走査駆動部２００は、制御部５００から、開始信号、クロック信号などを含む制御信号を受信し、走査線Ｓ１〜Ｓｎにそれぞれ走査信号を順次に生成して印加する。
【００３４】
データ駆動部（データ駆動回路）３００は、制御部５００から、画像信号、開始信号、クロック信号などの信号を受信し、データ線Ｄ１〜Ｄｍに画像信号に対応するデータ電圧を印加する。
【００３５】
ただし、本発明の実施例の場合、前記データ駆動部３００に備えられた各出力バッファ（図示せず）の出力端と各データ線Ｄ１〜Ｄｍとの間に、中間電源ＶＭ（ｍｉｄｄｌｅ  ｖｏｌｔａｇｅ）と接続したスイッチ部（図示せず）が備えられ、前記スイッチ部の動作により、前記データ駆動回路３００からデータ信号が出力される前に前記出力バッファの出力端が中間電源に接続されるように実現されることを特徴とする。これにより、前記出力バッファのスルーレートを向上させると共に、消費電力を低減させる。
【００３６】
このようなデータ駆動部３００の具体的な構成及び動作は、以下で、図４ないし図６を用いてより具体的に説明される。
【００３７】
また、前記ガンマ補正部４００は、入力される画像信号に対応してガンマ補正を行った後、これにより、各階調レベルに対応する階調電圧を生成してデータ駆動部３００に伝達する。
【００３８】
ただし、本発明の実施例の場合、前記ガンマ補正部４００から出力される複数の階調電圧のうちの特定階調電圧を選択して前記中間電源を生成し、これを前記データ駆動部３００に伝達する中間電源生成部４５０がさらに備えられることを特徴とする。
【００３９】
このとき、前記中間電源生成部４５０で生成される中間電源は、前記ガンマ補正部４００から出力される複数の階調電圧のうち、０階調のガンマ電圧であるＶ０と、２５５階調のガンマ電圧であるＶ２５５との和の１／２の値、または最上位レベル電圧ＶＲＥＧＯＵＴの１／２の値によって実現され得る。
【００４０】
また、前記各画素に備えられた有機ＥＬ素子（図示せず）は、カソードが基準電圧Ｖｓｓに接続され、駆動トランジスタを介して印加される電流に対応する光を発光する。このとき、前記有機ＥＬ素子のカソードに接続される電源Ｖｓｓとしては、グラウンド電圧などが使用可能である。
【００４１】
図３は、図２に示すガンマ補正部の構成を示すブロック図である。
【００４２】
ただし、これは一実施例であって、本発明の実施例によるガンマ補正部の構成はこれに限定されない。
【００４３】
図３に示すように、ガンマ補正部４００は、ラダー抵抗４６１と、振幅調整レジスタ４６２と、カーブ調整レジスタ４６３と、第１選択器ないし第６選択器４６４〜４６９と、階調電圧出力器４７０とを備えて動作する。
【００４４】
ラダー抵抗４６１は、外部から供給される最上位レベル電圧ＶＲＥＧＯＵＴを基準電圧として定め、最下位レベル電圧ＶＧＳと基準電圧との間に備えられた複数の可変抵抗が直列接続された構成となっており、ラダー抵抗４６１によって複数の階調電圧を生成する。また、ラダー抵抗４６１の値を小さくした場合、振幅調整範囲は狭くなるのに対し、調整精度は向上する。反面、ラダー抵抗４６１の値を大きくした場合、振幅調整範囲は広くなるのに対し、調整精度は低下する。
【００４５】
振幅調整レジスタ４６２は、第１選択器４６４に８ビットのレジスタ設定値を出力し、第２選択器４６５に８ビットのレジスタ設定値を出力する。このとき、設定ビット数を増加させて選択可能な階調数を増やすことができ、レジスタ設定値を変更して階調電圧を異ならせて選択することもできる。
【００４６】
カーブ調整レジスタ４６３は、第３選択器ないし第６選択器４６６〜４６９の各々に７ビットのレジスタ設定値を出力する。このとき、レジスタ設定値は変更可能であり、レジスタ設定値に応じて選択可能な階調電圧を調整することができる。
【００４７】
まず、前記ラダー抵抗４６１による最上位レベル電圧は最上位階調電圧Ｖ０として出力され、第１選択器４６４は、ラダー抵抗４６１によって分配された複数の階調電圧のうち、振幅調整レジスタ４６２で設定された８ビットのレジスタ設定値に対応する階調電圧を選択して、これを次上位階調電圧、すなわち、Ｖ１として出力する。
【００４８】
第２選択器４６５は、ラダー抵抗４６１によって分配された複数の階調電圧のうち、振幅調整レジスタ４６２で設定された８ビットのレジスタ設定値に対応する階調電圧を選択して、最下位階調電圧として出力する。
【００４９】
第３選択器４６６は、第１選択器４６４から出力された階調電圧と、第２選択器４６５から出力された階調電圧との間の電圧を、複数の抵抗列を介して複数の階調電圧に分配し、７ビットのレジスタ設定値に対応する階調電圧を選択して出力する。
【００５０】
第４選択器４６７では、第１選択器４６４から出力された階調電圧と、第３選択器４６６から出力された階調電圧との間の電圧を、複数の抵抗列を介して分配し、７ビットのレジスタ設定値に対応する階調電圧を選択して出力する。
【００５１】
第５選択器４６８では、第１選択器４６４と第４選択器４６４との間の階調電圧のうち、７ビットのレジスタ設定値に対応する階調電圧を選択して出力する。
【００５２】
第６選択器４６９では、第１選択器４６４と第５選択器４６８との間の複数の階調電圧のうち、７ビットのレジスタ設定値に対応する階調電圧を選択して出力する。前述した動作により、カーブ調整レジスタ４６３のレジスタ設定値に応じて中間階調部のカーブ調整を可能にし、発光素子各々の特性に合わせてガンマ特性の調整を容易にすることができる。
【００５３】
また、ガンマカーブ特性を下へ膨らませるためには、小さい階調を表示するほど、各階調間の電位差が大きくなるように設定し、一方、ガンマカーブ特性を上へ膨らませるためには、小さい階調を表示するほど、各階調間の電位差が小さくなるように各ラダー抵抗４６１の抵抗値を設定すればよい。
【００５４】
すなわち、図３に示すガンマ補正部４００によれば、Ｖ０ないしＶ２５５の合計２５６階調分に対応する階調電圧が出力される。
【００５５】
図４は、図２に示す本発明の実施例によるデータ駆動回路の構成を示すブロック図である。
【００５６】
図４に示すように、本発明の実施例によるデータ駆動回路３００は、シフトレジスタ部３１０と、サンプリングラッチ部３２０と、ホールディングラッチ部３３０と、デジタル／アナログ変換器（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ、ＤＡＣ）３４０と、増幅部３５０と、スイッチ部３６０とから構成される。
【００５７】
前記シフトレジスタ部３１０は、タイミング制御部（図示せず）からソースシフトクロックＳＳＣ及びソーススタートパルスＳＳＰを受信し、前記ソースシフトクロックＳＳＣの１周期毎にソーススタートパルスＳＳＰをシフトさせながら、ｍ個のサンプリング信号を順次生成する。このため、シフトレジスタ部３１０は、ｍ個のシフトレジスタを備える。
【００５８】
サンプリングラッチ部３２０は、シフトレジスタ部３１０から順次供給されるサンプリング信号に応答してデータＤａｔａを順次格納する。ここで、サンプリングラッチ部３２０は、ｍ個のデジタルデータＤａｔａを格納するために、ｍ個のサンプリングラッチを備える。また、各々のサンプリングラッチは、データＤａｔａのビット数に対応する大きさを有する。例えば、データＤａｔａがｋビットからなる場合、サンプリングラッチの各々は、ｋビットの大きさに設定される。
【００５９】
ホールディングラッチ部３３０は、ソース出力イネーブルＳＯＥ信号が入力されたとき、サンプリングラッチ部３２０からデータＤａｔａを受信して格納する。また、ホールディングラッチ部３３０は、ソース出力イネーブルＳＯＥ信号が入力されたとき、自身に格納されていたデータＤａｔａをＤＡＣ３４０に供給する。ここで、前記ホールディングラッチ部３３０は、ｍ個のデータＤａｔａを格納するために、ｍ個のホールディングラッチを備える。また、各々のホールディングラッチは、データＤａｔａのビット数に対応する大きさを有する。例えば、ホールディングラッチの各々は、データＤａｔａが格納できるようにｋビットに設定される。
【００６０】
ＤＡＣ３４０は、前記入力されるデジタルデータＤａｔａのビット値に対応するアナログ信号を生成するものであり、前記ＤＡＣは、ホールディングラッチ部３３０から供給されるデータＤａｔａのビット値に対応して、上記図３に示すガンマ補正部４００から出力される複数の階調電圧のいずれか１つを選択することにより、それに対応するアナログデータ信号を生成する。
【００６１】
増幅部３５０は、ＤＡＣ３４０でアナログ信号に変換されたデジタルデータを一定レベルに増幅し、パネルに備えられたデータ線Ｄ１〜Ｄｍにそれぞれ出力し、このため、前記増幅部３５０は、前記ｍ本のデータ線にそれぞれ対応するようにｍ個の出力バッファを備える。
【００６２】
また、本発明の実施例の場合、前記増幅部３５０のチャネル毎、すなわち、データ線毎に備えられた各出力バッファの出力端と、これに対応する各データ線Ｄ１〜Ｄｍとの間にスイッチ部３６０が備えられることを特徴とする。
【００６３】
前記スイッチ部３６０は、各チャネル毎に一対のスイッチ３６２、３６４が備えられるが、第１スイッチ３６２は、中間電源ＶＭと、前記増幅部３５０のチャネル毎に備えられた各出力バッファの出力端との間に接続され、第２スイッチ３６４は、前記出力バッファの出力端と、これに対応するデータ線との間に接続される。
【００６４】
本発明の実施例は、前記スイッチ部３６０の動作により、前記データ駆動回路からデータ信号が出力される前には前記第１スイッチ３６２がターンオンされ、前記出力バッファの出力端が中間電源ＶＭに接続され、前記データ信号の出力時には前記第２スイッチ３６４がターンオンされ、前記出力バッファの出力端がこれに対応する各データ線に接続されることを特徴とする。これにより、前記出力バッファのスルーレートを向上させると共に、消費電力を低減させることができる。
【００６５】
ここで、前記中間電源ＶＭは、データ電圧の最大スイングの中間電圧であり、上記図３で説明された複数の階調電圧のうちの中間電圧によって実現されることが好ましく、前記中間電源の具体的な実現例は、以下でより具体的に説明する。
【００６６】
図５は、図４に示すデータ駆動回路のスイッチ部の動作を示すタイミングチャートであり、図６は、図４に示すデータ駆動回路の出力波形を示す図である。
【００６７】
図５に示すように、水平同期信号Ｈ＿ｓｙｎｃによる１ラインの開始時点で第１スイッチ３６２の動作を制御する第１信号ＳＢがハイレベルで印加される（Ａ期間）と、前記第１スイッチ３６２がターンオンされ、前記出力バッファの出力端が中間電源に接続される。このとき、第２スイッチ３６４の動作を制御する第２信号Ｓはローレベル状態にあるため、第２スイッチ３６４はターンオフ状態になる。
【００６８】
このように、出力バッファの出力端が中間電源に接続された後、データ駆動回路からデータ信号を出力する旨を示す開始信号としてのロード信号（ｌｏａｄ  ｓｉｇｎａｌ）が入力されると、前記水平同期信号による期間において、前記第１信号ＳＢはローレベル、第２信号Ｓはハイレベルで印加される（Ｂ期間）。これにより、第１スイッチ３６２はターンオフされ、第２スイッチ３６４はターンオンされ、前記出力バッファの出力端は、これに対応する各データ線に接続される。
【００６９】
これにより、前記中間電源ＶＭで予め充電された各出力バッファは、前記中間電源から各チャネル毎に印加されたデータ電圧でこれを昇圧し、それぞれ対応するデータ線に前記データ電圧を出力する。
【００７０】
すなわち、図６に示すように、従来のデータ駆動回路は、各データ線にデータ電圧を出力するとき、例えば、フルスイングの場合、ｔ２という時間の間に２△Ｖの変動があり、消費電力及び立ち上り時間が増加していたが、本発明の実施例によれば、図示のように、最大電圧に上昇するのに要する時間はｔ１（＝０．５×ｔ２）と、従来に比べて１／２に減少し、電圧スイング幅も従来の１／２に減少し、結果として、スルーレートを低減できるだけでなく、消費電力を低減することができる。
【００７１】
ただし、前記中間電源ＶＭは、データ電圧の最大スイングの中間電圧であり、上記図３で説明された複数の階調電圧のうちの中間電圧によって実現されることが好ましく、前記中間電源を設定する方法としては、下記のような多様な実施例がある。
【００７２】
まず、中間電源ＶＭは、図３で説明した複数の階調電圧のうち、０階調のガンマ電圧であるＶ０と、２５５階調のガンマ電圧であるＶ２５５との和の１／２の値、すなわち、中間電源＝１／２（Ｖ０＋Ｖ２５５）の値によって実現され得る。もしくは、図３に示すラダー抵抗４６１の基準電圧である最上位レベル電圧ＶＲＥＧＯＵＴの１／２の値によっても実現され得る。
【００７３】
本発明の実施例の場合、前記計算された中間電源ＶＭを別途の電圧で生成したとき、データ駆動回路のサイズが大きくなり、別途の電源配線がデータ駆動回路を横切って駆動回路ＩＣのレイアウトなどに制約が発生することを克服するために、前記中間電源を別途に生成することなく、上記図２で説明したように、ガンマ補正部４００から出力された階調電圧を用いて前記中間電源生成部４５０でこれを生成してデータ駆動回路３００に提供する。
【００７４】
このような簡単な方法により、データ駆動回路の出力バッファのスルーレートを低減できるという利点がある。
【００７５】
次に、前記出力バッファのスルーレートをさらに低減するために、表示パネル上の２本の走査線毎の平均データ、すなわち、平均電圧を求め、これをデータ駆動回路が前記走査線に接続された各画素に印加されるデータ信号として出力するとき、前記データ駆動回路の各出力バッファの出力端に接続する中間電源として設定する方法がある。
【００７６】
ただし、この場合、出力バッファのスルーレートは、最も減少して、表示装置の大型化及び消費電力の低減には有利であるが、駆動回路ＩＣの構造が複雑化するという欠点がある。
【００７７】
そこで、本発明の実施例では、前記スルーレートを効果的かつ経済的に低減させるための前記中間電源の設定方法を提示し、これを図７を用いてより詳細に説明する。
【００７８】
図７は、本発明の他の実施例による有機電界発光表示装置の構成を示すブロック図である。
【００７９】
ただし、図２に示す実施例と同じ構成要素に関する説明は省略する。
【００８０】
図７に示すように、本実施例は、データ駆動部３００のスイッチ部（図４の３６０）に中間電源を供給するに際し、中間電源生成部４５０で生成された中間電源ＶＭを供給することなく、前記中間電源ＶＭと、前記ガンマ補正部４００から出力される複数の階調電圧のうち、０ないし全階調電圧の中間値（例えば、２５６階調の場合は１２７または１２８階調電圧）とを比較部４６０で比較し、前記中間電源に最も近接した階調値を選択して、これを前記中間電源ＶＭ’として提供する点で異なる。
【００８１】
すなわち、図７に示す実施例による中間電源ＶＭ’は、階調電圧Ｖ０ないしＶ１２７（またはＶ１２８）のうち、前記中間電源生成部４５０で生成された中間電源ＶＭに最も近接した階調電圧になるのである。
【００８２】
要約すると、まず、輝度などの光学条件が定められることにより、ガンマ補正部４００でＶ０及びＶ２５５の階調電圧が生成されると、これが中間電源生成部４５０に入力され、Ｖ０とＶ２５５との中間電圧としての中間電源ＶＭが生成される。前記中間電源ＶＭの具体的な実現方法は、上述したのと同様である。
【００８３】
以後、前記中間電源ＶＭと、Ｖ０ないしＶ１２７（またはＶ１２８）の階調電圧とは比較器４６０に入力され、前記中間電源に最も近接した階調電圧が選択され、最終的に前記選択された階調電圧が補正された中間電源ＶＭ’としてデータ駆動回路のスイッチ部に提供される。
【００８４】
このとき、前記比較器４６０に入力される階調電圧をＶ０ないしＶ１２７（またはＶ１２８）に制限することは、一般的に、ガンマ２．２のカーブを有する階調特性において、中間電源が下位階調（１２７または１２８階調以下）電圧を有するからである。
【００８５】
これにより、輝度などの光学条件が変化する場合でも、中間電圧が自動的に設定されるため、中間電圧を別途に生成するためのシステム的な必要性と時間を最小化することができる。また、電源を別途に生成する必要がないため、データ駆動回路ＩＣのサイズの増加を防止することができる。
【００８６】
以上説明したように、本発明の最も好ましい実施形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【００８７】
１００；表示パネル
２００；走査駆動部
３００；データ駆動部
３１０；シフトレジスタ部
３２０；サンプリングラッチ部
３３０；ホールディングラッチ部
３４０；ＤＡＣ
３５０；増幅部
３６０；スイッチ部
３６１、３６２；第１スイッチ部、第２スイッチ部
４００；ガンマ補正部
４５０；中間電源生成部
４６０；比較器
４６１；ラダー抵抗
４６２；振幅調整レジスタ
４６３；カーブ調整レジスタ
４６４〜４６９；第１選択器ないし第６選択器
４７０；階調電圧出力器
５００；制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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