(57)【特許請求の範囲】
【請求項１】
前段能動デバイス及び後段能動デバイス間に接続された段間インピーダンス整合回路を備えた高周波多段能動回路であって、
前記段間インピーダンス整合回路は、
誘電体基板上に形成された一対のくし型電極から構成されるインターデジタルキャパシタと、
前記くし型電極の高周波信号の伝送方向の入出力側に接続された誘導性スタブとを有し、
前記誘導性スタブは、
前段能動デバイス及び後段能動デバイスに前記誘導性スタブを介してバイアス電圧を印加するためのバイアス印加端子を含む
ことを特徴とする高周波多段能動回路。
【請求項２】
前記段間インピーダンス整合回路は、
前記くし型電極の高周波信号の伝送方向の入出力側に接続された誘導性スタブに代えて、
前記くし型電極の高周波信号の伝送方向と直交する一方の片側に接続された誘導性スタブを有する
ことを特徴とする請求項１記載の高周波多段能動回路。
【請求項３】
前記インターデジタルキャパシタに代えて、チップコンデンサ、ＭＩＭキャパシタ、あるいは一対の先端開放型の電極パターンを近接して構成されるギャップキャパシタを用いる
ことを特徴とする請求項１又は２記載の高周波多段能動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高周波帯において用いられるインターデジタルキャパシタなどの直列キャパシタ素子で生じる地板間寄生キャパシタンスを抑圧し、その寄生キャパシタンスに起因する高域周波数帯での通過量劣化を抑圧する高周波多段能動回路に関するものである。
【背景技術】
【０００２】
多段能動回路において、その段間整合回路にはインピーダンス整合の機能のほか、前後段の能動デバイスへのバイアス電圧印加、および同バイアス電圧を分離するＤＣカットの機能が求められ、それらの機能を実現する素子として直列キャパシタが用いられる。高周波帯において直列のキャパシタを実現する手段の一つとして、誘電体基板上で一対のくし型の導体電極パターンを対向させたインターデジタルキャパシタがある（例えば、非特許文献１参照）。
【０００３】
インターデジタルキャパシタについて図５を参照しながら説明する。図５は、インターデジタルキャパシタの構成を示す図である。同図（ａ）は上面、同図（ｂ）は側面をそれぞれ示す。なお、以降では、各図中、同一符号は同一又は相当部分を示す。
【０００４】
図５において、インターデジタルキャパシタは、誘電体基板２１と、入出力端子２２ａ、２２ｂと、くし型電極２３ａ、２３ｂと、地板導体２４とが設けられている。
【０００５】
このインターデジタルキャパシタは、誘電体基板２１上において一対の長さ１／４波長未満のくし型の導体電極パターン２３ａ、２３ｂが対向して形成される。入出力端子２２ａ、２２ｂは、高周波信号が入出力される。また、誘電体基板２１の裏面には地板導体２４が形成されており、入出力端子２２ａ、２２ｂは地板導体２４と併せてマイクロストリップ線路を構成している。くし型電極２３ａ、２３ｂは、およそ数十μｍの微小な距離で互いに対向、近接して配置されており、その間にキャパシタが形成され、それは入出力端子２２ａ、２２ｂからみると直列のキャパシタとなる。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｂ．Ｃ．Ｗａｄｅｌｌ著、“Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｄｅｓｉｇｎ  Ｈａｎｄｂｏｏｋ”、Ａｒｔｅｃｈ  Ｈｏｕｓｅ、１９９１年
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述したインターデジタルキャパシタは、所望の直列キャパシタンス成分に加えて、くし型電極２３ａ、２３ｂと地板導体２４の間にシャントのキャパシタンス成分が寄生的に生じる。このシャントのキャパシタンス成分は低域通過、高域遮断型の特性を呈するため、インターデジタルキャパシタを多段能動回路に適用した場合、その高域周波数帯において特性劣化が生じてしまうという問題点があった。
【０００８】
本発明は、前記のような課題を解決するためになされたものであり、インターデジタルキャパシタに対してシャントにインダクタンスを接続することでキャパシタが有するシャントの寄生キャパシタンス成分を相殺することができ、高域周波数帯における特性劣化を抑圧することができる高周波多段能動回路を得ることを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る高周波多段能動回路は、前段能動デバイス及び後段能動デバイス間に接続された段間インピーダンス整合回路を備えた高周波多段能動回路であって、前記段間インピーダンス整合回路は、誘電体基板上に形成された一対のくし型電極から構成されるインターデジタルキャパシタと、前記くし型電極の高周波信号の伝送方向の入出力側に接続された誘導性スタブとを有し、前記誘導性スタブは、前段能動デバイス及び後段能動デバイスに前記誘導性スタブを介してバイアス電圧を印加するためのバイアス印加端子を含むものである。
【発明の効果】
【００１０】
本発明に係る高周波多段能動回路によれば、インターデジタルキャパシタに対してシャントにインダクタンスを接続することでキャパシタが有するシャントの寄生キャパシタンス成分を相殺することができ、高域周波数帯における特性劣化を抑圧することができる。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の形態１に係る高周波多段能動回路の構成を示す図である。
【図２】この発明の実施の形態１に係る高周波多段能動回路の等価回路を示す図である。
【図３】この発明の実施の形態１に係る高周波多段能動回路の利得の周波数特性を示す図である。
【図４】この発明の実施の形態２に係る高周波多段能動回路の構成を示す図である。
【図５】インターデジタルキャパシタの構成を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の高周波多段能動回路の好適な実施の形態につき図面を用いて説明する。
【００１３】
実施の形態１．
この発明の実施の形態１に係る高周波多段能動回路について図１から図３までを参照しながら説明する。図１は、この発明の実施の形態１に係る高周波多段能動回路の構成を示す図である。また、図２は、この発明の実施の形態１に係る高周波多段能動回路の等価回路を示す図である。なお、図１は、２段増幅器の段間部分のみを描いたものである。
【００１４】
図１において、この発明の実施の形態１に係る高周波多段能動回路は、前段電界効果トランジスタ（ＦＥＴ）（前段能動デバイス）１０と、段間インピーダンス整合回路２０と、後段電界効果トランジスタ（ＦＥＴ）（後段能動デバイス）３０とが設けられている。
【００１５】
また、前段電界効果トランジスタ１０と段間インピーダンス整合回路２０の間、段間インピーダンス整合回路２０と後段電界効果トランジスタ３０の間は、導体ワイヤ４ａ、４ｂにより接続されている。なお、前段電界効果トランジスタ１０の入力側、後段電界効果トランジスタ３０の出力側にもインピーダンス整合回路が適宜接続されるものとする。
【００１６】
段間インピーダンス整合回路２０は、裏面に地板導体２４が形成された誘電体基板２１と、入出力端子２２ａ、２２ｂと、インターデジタルキャパシタを構成するくし型電極２３ａ、２３ｂと、トランジスタ１０、３０にバイアス電圧を印加するためのバイアス印加端子２５ａ、２５ｂと、マイクロストリップ線路２６ａ、２６ｂと、ＭＩＭ（Metal-Insulator-Metal）キャパシタ２７ａ、２７ｂと、スルーホール２８ａ、２８ｂと、一部省略（２２ａ−２３ａ、２２ｂ−２３ｂ間）したマイクロストリップ線路とが設けられている。
【００１７】
なお、図１中のマイクロストリップ線路２６ａ、２６ｂの線路長さｄは、高周波多段能動回路の動作周波数において４分の１波長未満となっている。この線路長さｄは、入出力端子２２ａ（２２ｂ）とくし型電極２３ａ（２３ｂ）の間のマイクロストリップ線路を構成する金属導体パターンの上端から、ＭＩＭキャパシタ２７ａ（２７ｂ）の中心までの距離である。
【００１８】
つぎに、この実施の形態１に係る高周波多段能動回路の動作について図面を参照しながら説明する。図３は、この発明の実施の形態１に係る高周波多段能動回路の利得の周波数特性を示す図である。
【００１９】
まず、図１において、ＭＩＭキャパシタ２７ａ、２７ｂと、スルーホール２８ａ、２８ｂにより、多段増幅器である高周波多段能動回路の動作周波帯で電気的接地点が形成される。それにより、マイクロストリップ線路２６ａ、２６ｂは、その一端が電気的に接地された誘導性スタブとして機能する。
【００２０】
なお、前述したように、くし型電極２３ａ、２３ｂからなるインターデジタルキャパシタは、直列キャパシタンス成分に加えて、シャントの寄生キャパシタンス成分を有する。このインターデジタルキャパシタは、サセプタンス素子としてインピーダンス整合回路の構成要素として機能していることに加えて、その直流阻止特性により前段電界効果トランジスタ１０及び後段電界効果トランジスタ３０の各々へのバイアス電圧の相互干渉を防ぐ、いわゆるＤＣカット素子としても機能している。
【００２１】
一般に、多段増幅器においては段間のＤＣカット素子が必須となり、その容量値の設定においては単に増幅器の動作周波数でそのサセプタンスが十分大きくなるようその容量値を十分大きく取るが、ここでは適度な容量値として当該キャパシタ素子の物理寸法を小さく抑えると共に、ＤＣカット兼インピーダンス整合素子として活用している。
【００２２】
図２の等価回路中、Ｌｐは誘導性スタブのインダクタンス、またＣｒｆはＭＩＭキャパシタ２７ａ、２７ｂのキャパシタンスで多段増幅器の動作周波数においてそのサセプタンスは十分大きいものとする。また図２中、ＣとＣｐは、それぞれインターデジタルキャパシタの直列キャパシタンスと、シャントのキャパシタンス成分を表している。
【００２３】
ここで、シャントのキャパシタンスは、一般に低域通過型の素子であるため、インターデジタルキャパシタ単体の通過量は周波数の増加につれて減少することになる。よって、図２中のインダクタンスＬｐが無いとすると（Ｌｐ＝∞）、多段増幅器の利得はＣｐによってその高域周波数端で低下してしまう。それに対して、本実施の形態１にあるようにインダクタンスＬｐを有する誘導性スタブを付加し、多段増幅器の動作周波数の高域端ｆＨにおいて、次の式（１）の並列共振条件を満たすようにＬｐを与えることにより、ｆＨにてキャパシタンスＣｐを流れる電流が０となるため、上述した高域周波数端ｆＨにおける利得劣化を抑圧することが可能となる。
【００２４】
（２πｆＨ）２＝１／（ＬｐＣｐ）                                      （１）
【００２５】
図３には、Ｌｐ≠∞としてその値を式（１）により与えた本実施の形態１の場合Ａと、Ｌｐ＝∞とした場合Ｂにおける高周波多段能動回路の利得の周波数特性を示す。本実施の形態１により、高域周波数端における利得劣化を抑圧できることが分かる。
【００２６】
また、図１において、ＦＥＴ１０、３０へのバイアス電圧は、誘導性スタブにより電気的短絡点を形成するＭＩＭキャパシタ２７ａ、２７ｂ及びスルーホール２８ａ、２８ｂの外部より印加される。この電気的短絡点は、高周波多段能動回路の動作周波数では十分にインピーダンスの小さな点となるため、その外部に電源回路を接続しても当該回路の高周波特性には影響を与えない。よって、本実施の形態１に含まれる誘導性スタブは、高周波多段能動回路のＦＥＴ１０、３０へのバイアス印加端子としても機能するため、別途バイアス回路を設ける必要がなくなる。
【００２７】
このように、段間インピーダンス整合用素子かつＤＣカット素子として、多段増幅器である高周波多段能動回路の段間インピーダンス整合回路に誘導性スタブを装荷したインターデジタルキャパシタを用いることにより、回路全体の小型化が図れると共に、同キャパシタの有する寄生的な地板間キャパシタンス成分を相殺して多段増幅器の高域周波数帯での利得低下を抑圧することが可能となる。
【００２８】
実施の形態２．
この発明の実施の形態２に係る高周波多段能動回路について図４を参照しながら説明する。図４は、この発明の実施の形態２に係る高周波多段能動回路の構成を示す図である。
【００２９】
図４において、この発明の実施の形態２に係る高周波多段能動回路は、前段電界効果トランジスタ（ＦＥＴ）（前段能動デバイス）１０と、段間インピーダンス整合回路２０Ａと、後段電界効果トランジスタ（ＦＥＴ）（後段能動デバイス）３０とが設けられている。
【００３０】
また、前段電界効果トランジスタ１０と段間インピーダンス整合回路２０Ａの間、段間インピーダンス整合回路２０Ａと後段電界効果トランジスタ３０の間は、導体ワイヤ４ａ、４ｂにより接続されている。なお、前段電界効果トランジスタ１０の入力側、後段電界効果トランジスタ３０の出力側にもインピーダンス整合回路が適宜接続されるものとする。
【００３１】
段間インピーダンス整合回路２０Ａは、裏面に地板導体２４が形成された誘電体基板２１と、入出力端子２２ａ、２２ｂと、インターデジタルキャパシタを構成するくし型電極２３ａ、２３ｂと、トランジスタ１０、３０にバイアス電圧を印加するためのバイアス印加端子２５ａ、２５ｂと、マイクロストリップ線路２６ａ、２６ｂと、ＭＩＭ（Metal-Insulator-Metal）キャパシタ２７ａ、２７ｂと、スルーホール２８ａ、２８ｂと、入出力端子２２ａ−くし型電極２３ａ間、及び入出力端子２２ｂ−くし型電極２３ｂ間のマイクロストリップ線路とが設けられている。
【００３２】
なお、図４中のマイクロストリップ線路２６ａ、２６ｂの線路長さｄは、高周波多段能動回路の動作周波数において４分の１波長未満となっている。この線路長さｄは、くし型電極２３ａ、２３ｂを構成する金属導体パターンの上端から、ＭＩＭキャパシタ２７ａ、２７ｂの中心までの距離である。
【００３３】
つぎに、この実施の形態２に係る高周波多段能動回路の動作について図面を参照しながら説明する。
【００３４】
段間インピーダンス整合回路２０Ａは、上記の実施の形態１と同様に、インターデジタルキャパシタと誘導性スタブを含む点で同一であるが、誘導性スタブがインターデジタルキャパシタに接続される位置が実施の形態１とは異なる。
【００３５】
上記の実施の形態１では、誘導性スタブがくし型電極２３ａ、２３ｂの要（かなめ）の部分、つまり、くし型電極２３ａ、２３ｂの高周波信号の伝送方向の入出力側に接続されていたが、それに対して、この実施の形態２では、くし型電極２３ａ、２３ｂのコーナー部、つまり、くし型電極２３ａ、２３ｂの高周波信号の伝送方向と直交する上方の側（一方の片側）に接続されている。
【００３６】
このような構成を採り、かつ式（１）に従い誘導性スタブのインダクタンスＬｐを与えることにより、実施の形態１と同様に、高域周波数帯での通過量の劣化を抑圧する効果を得つつ、さらに高周波信号の伝送方向の回路寸法、つまり図４上で横方向の回路寸法をより一層低減することが可能となる。しかし、誘導性スタブをくし型電極２３ａ、２３ｂのコーナー部に接続することにより、各々のくし間での電圧、電流分布の均一性が乱れる場合があるため、その具体設計における煩雑さは実施の形態１にある容量性回路に比べてやや増大してしまう。
【００３７】
このように、インターデジタルキャパシタのくし型電極２３ａ、２３ｂのコーナー部に誘導性スタブを装荷することにより、回路寸法の増大を極力抑えつつ同キャパシタの有する寄生的な地板間キャパシタンス成分を相殺し、その高域周波数帯での通過量の低下を抑圧することが可能となる。
【００３８】
上記の実施の形態１や、実施の形態２では、直列キャパシタとして、インターデジタルキャパシタを用いることを説明したが、このインターデジタルキャパシタに代えて、チップコンデンサ、ＭＩＭ（Metal-Insulator-Metal）キャパシタ、あるいは一対の先端開放型の電極パターンを近接して構成されるギャップキャパシタを用いても良い。
【符号の説明】
【００３９】
４ａ、４ｂ  導体ワイヤ、１０  前段電界効果トランジスタ、２０  段間インピーダンス整合回路、２０Ａ  段間インピーダンス整合回路、２１  誘電体基板、２２ａ、２２ｂ  入出力端子、２３ａ、２３ｂ  くし型電極、２４  地板導体、２５ａ、２５ｂ  バイアス印加端子、２６ａ、２６ｂ  マイクロストリップ線路、２７ａ、２７ｂ  ＭＩＭキャパシタ、２８ａ、２８ｂ  スルーホール、３０  後段電界効果トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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