(57)【特許請求の範囲】
【請求項１】
半導体メモリに搭載されているセンスアンプに対して電源ラインを介して電源電圧の供給を行う半導体メモリの内部電源回路であって、
所定の第１電圧と前記電源ライン上の電圧との差分を示す差分信号を生成しこれを駆動ライン上に送出する第１差動増幅部と、
前記第１電圧よりも高い所定の第２電圧と前記電源ライン上の電圧との差分を示す差分信号を生成しこれを前記駆動ライン上に送出する第２差動増幅部と、
前記センスアンプが非活性状態にある間及び活性状態に遷移した時点から所定期間経過するまでの間は前記第２差動増幅部を活性状態に維持すると共に前記第１差動増幅部を非活性状態に維持する一方、前記所定期間経過以降は前記第１差動増幅部を活性状態に維持すると共に前記第２差動増幅部を非活性状態に維持する電源電圧切換部と、
前記駆動ライン上の前記差分信号に応じて前記第１電圧又は前記第２電圧を有する前記電源電圧を生成して前記電源ライン上に送出する出力トランジスタと、を有し、
前記第１差動増幅部は、外部供給された外部電源電圧が夫々のソース端に印加されており且つ互いのゲート端同士が接続されている第１及び第２トランジスタと、ゲート端に前記第１電圧が印加されており且つドレイン端が前記第１トランジスタのドレイン端及び前記駆動ライン各々に接続されている第３トランジスタと、ゲート端に前記電源ライン上の電圧が印加されており且つドレイン端が前記第２トランジスタのドレイン端に接続されている第４トランジスタと、ドレイン端に前記第３トランジスタのソース端が接続されている第５トランジスタと、ドレイン端に前記第４トランジスタのソース端が接続されている第６トランジスタと、前記第５及び第６トランジスタ各々のソース端に接続されている電流源と、を備え、
前記第２差動増幅部は、ゲート端に前記第２電圧が印加されており且つドレイン端が前記第１トランジスタのドレイン端及び前記駆動ライン各々に接続されている第７トランジスタと、ゲート端に前記電源ライン上の電圧が印加されており且つドレイン端が前記第２トランジスタのドレイン端に接続されている第８トランジスタと、ドレイン端に前記第７トランジスタのソース端が接続されている第９トランジスタと、ドレイン端に前記第８トランジスタのソース端が接続されている第１０トランジスタと、前記第９及び第１０トランジスタ各々のソース端に接続されている電流源と、を備え、
前記電源電圧切換部は、前記センスアンプが非活性状態にある間及び前記センスアンプが非活性状態から活性状態に遷移した時点から所定期間経過するまでの間は前記第５及び第６トランジスタを夫々オフ状態に維持すると共に前記第９及び第１０トランジスタを夫々オン状態に維持する一方、前記所定期間経過以降は前記第５及び第６トランジスタを夫々オン状態にすると共に前記第９及び第１０トランジスタを夫々オフ状態にすべき電圧指定信号を前記前記第５、第６、第９及び第１０トランジスタ各々のゲート端に供給することを特徴とする半導体メモリの内部電源回路。
【請求項２】
前記所定期間は、前記センスアンプが非活性状態から活性状態に遷移した時点から、前記センスアンプの消費電流が増大して最大に到った後、低下状態に推移する時点までの期間であることを特徴とする請求項１記載の半導体メモリの内部電源回路。
【請求項３】
前記第１電圧は、前記センスアンプを動作させる為の標準電圧であることを特徴とする請求項１又は２記載の半導体メモリの内部電源回路。
【請求項４】
前記電源ライン上には電圧安定化用の容量素子が接続されており、
前記電源電圧切換部は、前記センスアンプが非活性状態にある間は前記第２差動増幅部を活性状態に維持することにより前記容量素子を充電させ、前記センスアンプが非活性状態から活性状態に遷移した時点から前記所定期間した後に前記第２差動増幅部に代わり前記第１差動増幅部を活性状態に維持することにより前記容量素子を放電させることを特徴とする請求項１〜３のいずれか１に記載の半導体メモリの内部電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに搭載されている電源回路に関し、特に、外部供給された電源電圧に基づいてセンスアンプに供給すべき電源電圧を生成する内部電源回路に関するものである。
【背景技術】
【０００２】
現在、コンピュータ等に搭載される半導体メモリであるＤＲＡＭ（Dynamic Random Access Memory）では、消費電力低減及び信頼性確保を図る為に、メモリセルアレイ及びセンスアンプに供給すべき電源電圧を、外部電源から供給された電源電圧に基づきＤＲＡＭチップ内に設けた内部電源回路で生成するようにしている。ところで、近年、ＤＲＡＭチップの記憶容量の増大化が要求されており、この記憶容量の増大化に伴って流れる瞬時電流の増大が懸念されている。すなわち、一時期に電流供給が集中すると電源電圧が瞬時降下する場合があり、この際、メモリ動作に不具合が生じるのである。
【０００３】
そこで、かかる不具合を解消すべく、外部供給された電源電圧に基づき、センスアンプに供給すべき通常の電源電圧（ＶＡＲＹ）と、この電源電圧（ＶＡＲＹ）よりも高い電源電圧（ＶＯＤ）とを生成し、大電流供給が必要な場合には電源電圧（ＶＯＤ）、そうでない場合には電源電圧（ＶＡＲＹ）を択一的にセンスアンプに供給するようにした電源電圧の制御方法が提案された（例えば、特許文献１の図６の記載参照）。
【０００４】
しかしながら、上記した如き電源電圧の制御方法では、内部電源回路を２セット搭載する必要がある為、チップ上での構築面積が大となりコスト高を招く。又、センスアンプに供給する電源電圧を切り替えるセレクタに用いられるトランジスタ（例えば、特許文献１の図６のトランジスタ１５及び１６参照）としては、この部分での消費電力を抑えるべくオン抵抗が低いものを用いる必要がある。ところが、オン抵抗が低いトランジスタは、その分だけ規模も大きくなり、コスト高を招くという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１５９１８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、低価格にて、電流供給が集中した場合にも安定したメモリ動作を実施させることが可能な半導体メモリの内部電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明による半導体メモリの内部電源回路は、半導体メモリに搭載されているセンスアンプに対して電源ラインを介して電源電圧の供給を行う半導体メモリの内部電源回路であって、所定の第１電圧と前記電源ライン上の電圧との差分を示す差分信号を生成しこれを駆動ライン上に送出する第１差動増幅部と、前記第１電圧よりも高い所定の第２電圧と前記電源ライン上の電圧との差分を示す差分信号を生成しこれを前記駆動ライン上に送出する第２差動増幅部と、前記センスアンプが非活性状態にある間及び活性状態に遷移した時点から所定期間経過するまでの間は前記第２差動増幅部を活性状態に維持すると共に前記第１差動増幅部を非活性状態に維持する一方、前記所定期間経過以降は前記第１差動増幅部を活性状態に維持すると共に前記第２差動増幅部を非活性状態に維持する電源電圧切換部と、前記駆動ライン上の前記差分信号に応じて前記第１電圧又は前記第２電圧を有する前記電源電圧を生成して前記電源ライン上に送出する出力トランジスタと、を有し、前記第１差動増幅部は、外部供給された外部電源電圧が夫々のソース端に印加されており且つ互いのゲート端同士が接続されている第１及び第２トランジスタと、ゲート端に前記第１電圧が印加されており且つドレイン端が前記第１トランジスタのドレイン端及び前記駆動ライン各々に接続されている第３トランジスタと、ゲート端に前記電源ライン上の電圧が印加されており且つドレイン端が前記第２トランジスタのドレイン端に接続されている第４トランジスタと、ドレイン端に前記第３トランジスタのソース端が接続されている第５トランジスタと、ドレイン端に前記第４トランジスタのソース端が接続されている第６トランジスタと、前記第５及び第６トランジスタ各々のソース端に接続されている電流源と、を備え、前記第２差動増幅部は、ゲート端に前記第２電圧が印加されており且つドレイン端が前記第１トランジスタのドレイン端及び前記駆動ライン各々に接続されている第７トランジスタと、ゲート端に前記電源ライン上の電圧が印加されており且つドレイン端が前記第２トランジスタのドレイン端に接続されている第８トランジスタと、ドレイン端に前記第７トランジスタのソース端が接続されている第９トランジスタと、ドレイン端に前記第８トランジスタのソース端が接続されている第１０トランジスタと、前記第９及び第１０トランジスタ各々のソース端に接続されている電流源と、を備え、前記電源電圧切換部は、前記センスアンプが非活性状態にある間及び前記センスアンプが非活性状態から活性状態に遷移した時点から所定期間経過するまでの間は前記第５及び第６トランジスタを夫々オフ状態に維持すると共に前記第９及び第１０トランジスタを夫々オン状態に維持する一方、前記所定期間経過以降は前記第５及び第６トランジスタを夫々オン状態にすると共に前記第９及び第１０トランジスタを夫々オフ状態にすべき電圧指定信号を前記前記第５、第６、第９及び第１０トランジスタ各々のゲート端に供給する。
【発明の効果】
【０００８】
本発明においては、センスアンプが非活性状態から活性状態に遷移した時点から所定期間経過するまでの間はセンスアンプの標準電源電圧値としての第１電圧よりも高い第２電圧を有する電源電圧をセンスアンプに供給し、所定期間経過後に電源電圧の電圧値を上記第１電圧に切り替えるようにしている。これにより、センスアンプの活性状態初期時における消費電流増大に伴う電源電圧降下量を抑制させることが可能となる。更に、上記した電源電圧の切換を行うにあたり、上記第１電圧と電源ライン上の電圧との差分を示す差分信号を生成する第１差動増幅部と、上記第２電圧と電源ライン上の電圧との差分を示す差分信号を生成する第２差動増幅部と、センスアンプの状態（活性状態、非活性状態）に応じて第１及び第２差動増幅部の内の一方だけを活性化させる電圧切換部と、活性化した方の差動増幅部から供給された差分信号に応じて生成した電源電圧を電源ラインを介してセンスアンプに供給する単一の出力トランジスタと、からなる構成を採用している。かかる構成によれば、第１電圧を有する電源電圧及び第２電圧を有する電源電圧を個別に生成し、これら電源電圧各々の内の一方をセンスアンプに供給するような構成を採用した場合に比して、その回路規模を小さくして価格を抑制させることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明による内部電源回路が搭載されている半導体メモリの内部構成を示す図である。
【図２】内部電源回路４の動作を説明する為の図である。
【図３】電源電圧制御部４２の構成を等価的に表す図である。
【発明を実施するための形態】
【００１０】
半導体メモリに搭載されているセンスアンプの標準電源電圧値としての第１電圧と電源ライン上の電圧との差分を示す差分信号を生成する第１差動増幅部と、この第１電圧よりも高い第２電圧と電源ライン上の電圧との差分を示す差分信号を生成する第２差動増幅部との内の一方だけを、センスアンプの状態（活性状態、非活性状態）に応じて活性化し、活性化した方の差動増幅部から供給された差分信号に応じて生成した電源電圧を電源ラインを介してセンスアンプに供給する。この際、センスアンプが非活性状態から活性状態に遷移した時点から所定期間経過するまでの間は第２差動増幅部を活性状態に維持する一方、所定期間経過以降は第２差動増幅部に代えて第１差動増幅部を活性状態に維持する。
【実施例】
【００１１】
図１は、本発明による内部電源回路を搭載した半導体メモリの概略構成を示す図である。
【００１２】
かかる半導体メモリは、メモリ制御部１、メモリセルアレイ２、センスアンプ３及びこのセンスアンプ３を動作させる為の電源電圧ＶＡＲＹを生成する内部電源回路４を備える。
【００１３】
メモリ制御部１は、書込信号ＷＲに応じて、アドレスデータにて示される番地に情報データを書き込ませるべく、メモリセルアレイ２を制御する。又、メモリ制御部１は、読出信号ＲＤに応じて、アドレスデータにて示される番地から情報データを読み出すべく、メモリセルアレイ２を制御すると共にセンスアンプ３を活性化させる為の論理レベル１のセンスアンプイネーブル信号ＣＥをセンスアンプ３及び内部電源回路４に供給する。
【００１４】
センスアンプ３は、論理レベル０のセンスアンプイネーブル信号ＣＥが供給されている間は非活性状態となる一方、論理レベル１のセンスアンプイネーブル信号ＣＥが供給されている間は活性状態となる。この活性状態にある間に限り、センスアンプ３は、メモリセルアレイ２のメモリセル（図示せぬ）に流れる電流を検出し、その検出電流に対応した情報データを出力する。すなわち、センスアンプ３は、論理レベル１のセンスアンプイネーブル信号ＣＥが供給されている間だけ、メモリセルアレイ２のメモリセルに流れる電流に基づき、このメモリセルに記憶されている情報データを復元し、これを外部に読み出す。
【００１５】
メモリセルアレイ２は、書込信号ＷＲに応じて、外部供給された情報データをアドレスデータによって示される番地に属するメモリセル（図示せぬ）に書き込む。又、メモリセルアレイ２は、読出信号ＲＤに応じて、アドレスデータによって示される番地に属するメモリセルに記憶されている情報データに対応した電流をセンスアンプ３に供給する。
【００１６】
内部電源回路４は、外部供給された電源電圧ＶＤＤに基づきセンスアンプ３を動作させる為の電源電圧ＶＡＲＹを生成し、これを電源ラインＬＶを介してセンスアンプ３に供給する。尚、内部電源回路４は、センスアンプ３を活性化状態又は非活性状態に設定する為のセンスアンプイネーブル信号ＣＥに応じて電源電圧ＶＡＲＹの電圧値の切り替えを行う。
【００１７】
図１に示すように、内部電源回路４は、電圧切替タイマ４１、電源電圧制御部４２、出力トランジスタ４３、電流源４４及び安定化容量素子４５を備える。
【００１８】
電圧切替タイマ４１は、メモリ制御部１から供給されたセンスアンプイネーブル信号ＣＥが、図２に示す如く論理レベル０である間は論理レベル１の高電圧指定信号ＯＤを電源電圧制御部４２に供給すると共に、論理レベル０の標準電圧指定信号ＳＴＮを電源電圧制御部４２に供給する。ここで、図２に示す如く、センスアンプイネーブル信号ＣＥが論理レベル０の状態から論理レベル１に切り替わった場合には、電圧切替タイマ４１は、その切り替え時点ｔ１から所定期間ＴＵ経過後の時点ｔ２において、上記高電圧指定信号ＯＤを論理レベル０、標準電圧指定信号ＳＴＮを論理レベル１に夫々切り替える。
【００１９】
すなわち、電圧切替タイマ４１は、センスアンプ３が非活性状態から活性状態に切り替わってから所定期間ＴＵ経過した後の活性状態の期間中は、センスアンプ３を動作させる電源電圧ＶＡＲＹの電圧値として、標準電圧ＶＲＥＦ（後述する）を指定する為の論理レベル１の標準電圧指定信号ＳＴＮを電源電圧制御部４２に供給する。又、電圧切替タイマ４１は、センスアンプ３が非活性状態にある期間中、並びに非活性状態から活性状態に切り替わってから所定期間ＴＵ経過するまでの間、つまり図２の期間ＴＺの間は、電源電圧ＶＡＲＹの電圧値として標準電圧ＶＲＥＦよりも所定電圧だけ高い高電圧ＶＲＮＳ（後述する）を指定すべき論理レベル１の高電圧指定信号ＯＤを電源電圧制御部４２に供給する。このように、電圧切替タイマ４１は、センスアンプ３が非活性状態から活性状態に切り替わってから所定期間ＴＵだけ経過した時点ｔ２で、センスアンプ３を動作させる電源電圧ＶＡＲＹの電圧値を、高電圧ＶＲＮＳから標準電圧ＶＲＥＦに切り替えるべき信号（ＳＴＮ、ＯＤ）を電源電圧制御部４２に供給するのである。
【００２０】
電源電圧制御部４２は、図１に示すように、ｐチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタであるトランジスタＱ１及びＱ２、ｎチャネルＭＯＳトランジスタであるトランジスタＱ３〜Ｑ１０及び電流源ＣＧを備える。トランジスタＱ１及びＱ２各々のソース端には、外部供給された電源電圧ＶＤＤが印加されており、夫々のゲート端同士が互いに接続されている。トランジスタＱ１のドレイン端にはトランジスタＱ３及びＱ７各々のドレイン端が共通に接続されており、その共通接続点は、駆動ラインＬＤを介して出力トランジスタ４３のゲート端に接続されている。トランジスタＱ３のゲート端には上記した標準電圧ＶＲＥＦが印加されており、そのソース端はトランジスタＱ５のドレイン端に接続されている。トランジスタＱ７のゲート端には上記した高電圧ＶＲＮＳが印加されており、そのソース端はトランジスタＱ９のドレイン端に接続されている。トランジスタＱ２のドレイン端及びゲート端同士は互いに接続されており、その共通の接続点には、トランジスタＱ４及びＱ８各々のドレイン端が接続されている。トランジスタＱ４のソース端にはトランジスタＱ６のドレイン端が接続されている。トランジスタＱ４のソース端にはトランジスタＱ６のドレイン端が接続されている。トランジスタＱ４及びＱ８各々のゲート端同士は互いに接続されており、その共通接続点には電源ラインＬＶが接続されている。トランジスタＱ５〜Ｑ１０各々のソース端は共通に接続されており、その共通接続点には電流源ＣＧが接続されている。トランジスタＱ５及びＱ６各々のゲート端には上記高電圧指定信号ＯＤが供給されており、トランジスタＱ９及びＱ１０各々のゲート端には上記標準電圧指定信号ＳＴＮが供給されている。
【００２１】
図３は、図１に示される電源電圧制御部４２の構成を等価的に表す図である。
【００２２】
すなわち、電源電圧制御部４２は、上記したトランジスタＱ１〜Ｑ６及び電流源ＣＧからなる第１の差動増幅部ＣＭＰ１と、上記したトランジスタＱ１、Ｑ２、Ｑ７〜１０及び電流源ＣＧからなる第２の差動増幅部ＣＭＰ２と、で表される。尚、トランジスタＱ１、Ｑ２及び電流源ＣＧは、差動増幅部ＣＭＰ１及びＣＭＰ２の各々で共有使用される。電源電圧制御部４２では、高電圧指定信号ＯＤ及び標準電圧指定信号ＳＴＮ各々の論理レベルに基づき、第１の差動増幅部ＣＭＰ１及び第２の差動増幅部ＣＭＰ２の内の一方を活性状態、他方を非活性状態に維持する。この際、活性状態となった方の差動増幅部から出力された信号が以下の如き電源電圧差分信号ＧＯとして駆動ラインＬＤ上に送出される。
【００２３】
例えば、高電圧指定信号ＯＤが論理レベル１であり且つ標準電圧指定信号ＳＴＮが論理レベル０である場合には、トランジスタＱ５及びＱ６が共にオフ状態、トランジスタＱ９及びＱ１０が共にオン状態となる。よって、この際、トランジスタＱ１、Ｑ２、Ｑ７、Ｑ８、Ｑ９、Ｑ１０及び電流源ＣＧからなる第２の差動増幅部ＣＭＰ２が活性化状態となり、第１の差動増幅部ＣＭＰ１は非活性化状態となる。活性化状態となった第２の差動増幅部ＣＭＰ２は、高電圧ＶＲＮＳと電源ラインＬＶ上の電圧との差分に対応した電圧値を示す電源電圧差分信号ＧＯを、トランジスタＱ１及びＱ７各々のドレイン端同士が接続されている接続点を介して駆動ラインＬＤ上に送出する。
【００２４】
一方、高電圧指定信号ＯＤが論理レベル０であり且つ標準電圧指定信号ＳＴＮが論理レベル１である場合には、トランジスタＱ５及びＱ６が共にオン状態、トランジスタＱ９及びＱ１０が共にオフ状態となる。よって、この際、トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６及び電流源ＣＧからなる第１の差動増幅部ＣＭＰ１が活性化状態となり、第２の差動増幅部ＣＭＰ２は非活性状態となる。活性化状態となった第１の差動増幅部ＣＭＰ１は、標準電圧ＶＲＥＦと電源ラインＬＶ上の電圧との差分に対応した電圧値を示す電源電圧差分信号ＧＯを、トランジスタＱ１及びＱ３各々のドレイン端同士が接続されている接続点を介して駆動ラインＬＤ上に送出する。
【００２５】
ｐチャネルＭＯＳトランジスタとしての出力トランジスタ４３のソース端には外部供給された電源電圧ＶＤＤが印加されており、そのドレイン端は電源ラインＬＶ、電流源４４及び、その一端が接地されている安定化容量素子４５の他端に接続されている。尚、電源電圧ＶＤＤは、上記した高電圧ＶＲＮＳよりも高い電圧を有する。出力トランジスタ４３は、そのゲート端に供給された電源電圧差分信号ＧＯに応じた電圧を、センスアンプ３を動作させるべき電源電圧ＶＡＲＹとして生成する。すなわち、出力トランジスタ４３は、上記した差動増幅部ＣＭＰ１及びＣＭＰ２の内でＣＭＰ２の方が活性状態にある場合には、電源電圧差分信号ＧＯに応じて、上記高電圧ＶＲＮＳと同一電圧値を有する電源電圧ＶＡＲＹを生成する。一方、差動増幅部ＣＭＰ１の方が活性状態にある場合には、出力トランジスタ４３は、電源電圧差分信号ＧＯに応じて、上記標準電圧ＶＲＥＦと同一電圧値を有する電源電圧ＶＡＲＹを生成する。出力トランジスタ４３は、かかる電源電圧ＶＡＲＹを電源ラインＬＶを介してセンスアンプ３に供給する。
【００２６】
このように、電源電圧制御部４２は、出力トランジスタ４３によって電源ラインＬＶ上に印加された電源電圧ＶＡＲＹが、上記高電圧ＶＲＮＳ又は標準電圧ＶＲＥＦと同一電圧値となるように、出力トランジスタ４３に対して出力電圧の制御を行うのである。
【００２７】
以下に、上記した如き構成からなる内部電源回路４の動作について図２を参照しつつ説明する。
【００２８】
先ず、図２に示す如く、センスアンプイネーブル信号ＣＥが論理レベル０となっている間、つまりセンスアンプ３が非活性状態にある期間中は、差動増幅部ＣＭＰ１及びＣＭＰ２の内のＣＭＰ２の方だけが活性状態となる。よって、この間、差動増幅部ＣＭＰ２及び出力トランジスタ４３により、標準電圧ＶＲＥＦよりも高い高電圧ＶＲＮＳを有する電源電圧ＶＡＲＹが電源ラインＬＶを介してセンスアンプ３に供給される。この際、電源ラインＬＶに印加された高電圧ＶＲＮＳによって、安定化容量素子４５の充電が為される。
【００２９】
その後、センスアンプイネーブル信号ＣＥが論理レベル０から論理レベル１に遷移すると、センスアンプ３が活性状態となり、このセンスアンプ３で消費される電流が図２に示すように徐々に増加して行く。それに伴い、図２に示す如く、電源ラインＬＶ上の電源電圧ＶＡＲＹが高電圧ＶＲＮＳの状態から徐々に低下して行く。この際、安定化容量素子４５が放電状態となり、図２に示す如き安定化容量素子４５からの放電電流が電源ラインＬＶ上に送出される。すなわち、この間、差動増幅部ＣＭＰ２及び出力トランジスタ４３による高電圧ＶＲＮＳの印加に伴って図２に示す如く電源ラインＬＶ上に供給される電流と、安定化容量素子４５から電源ラインＬＶ上に送出される放電電流とにより、センスアンプ３で消費される電流が賄われるのである。
【００３０】
そして、図２に示す如く、センスアンプ３での消費電流が増大して行き、その消費電流が最大に到ると、以降、消費電流は徐々に低下して行く。この際、センスアンプ３が非活性状態から活性状態に遷移した時点ｔ１から、少なくとも所定期間ＴＵ経過した時点ｔ２では、センスアンプ３での消費電流は低下状態にある。そこで、電源電圧切替タイマ４１は、センスアンプ３が非活性状態から活性状態に遷移した時点ｔ１から所定期間ＴＵ経過した時点ｔ２において、活性状態とすべき差動増幅部をＣＭＰ２からＣＭＰ１に切り替える。これにより、図２に示す如き時点ｔ２以降においては、差動増幅部ＣＭＰ１及び出力トランジスタ４３が、標準電圧ＶＲＥＦを有する電源電圧ＶＡＲＹを電源ラインＬＶを介してセンスアンプ３に供給することになる。この間、差動増幅部ＣＭＰ１及び出力トランジスタ４３による標準電圧ＶＲＥＦの印加に伴い、図２に示す如き電流が電源ラインＬＶに供給される。すなわち、センスアンプ３での消費電流が最大に到った後、低下した状態となる時点ｔ２以降においては、差動増幅部ＣＭＰ１及び出力トランジスタ４３から供給された電流により、センスアンプ３で消費される電流が賄われるのである。
【００３１】
以上の如く、図１に示す内部電源回路４においては、センスアンプ３が非活性状態にある間は、差動増幅部ＣＭＰ１及びＣＭＰ２の内のＣＭＰ２の方だけを活性化することにより、標準電圧ＶＲＥＦよりも高い高電圧ＶＲＮＳを有する電源電圧ＶＡＲＹを電源ラインＬＶに印加する。これにより、センスアンプ３が非活性状態にある間、電源ラインＬＶに接続されている安定化容量素子４５が高電圧ＶＲＮＳによって充電される。その後、センスアンプ３が活性状態に遷移した後も、標準電圧ＶＲＥＦよりも高い高電圧ＶＲＮＳを有する電源電圧ＶＡＲＹが電源ラインＬＶを介してセンスアンプ３に供給される。よって、センスアンプ３の消費電流の増大に伴い電源電圧ＶＡＲＹの降下が生じても、この電源電圧ＶＡＲＹの電圧値を、図２に示す如く、センスアンプ３を正常に動作し得る標準的な電源電圧値である標準電圧ＶＲＥＦよりも高い状態に維持させることが可能となる。又、センスアンプ３が活性状態に遷移すると、安定化容量素子４５が放電し、この安定化容量素子４５からの放電電流が電源ラインＬＶに送出される。従って、センスアンプ３が非活性状態から活性状態に遷移した直後は、差動増幅部ＣＭＰ２及び出力トランジスタ４３から供給された電流と共に、安定化容量素子４５から送出された放電電流によって、センスアンプ３で消費される電流が賄われることになる。よって、図２に示す如く、センスアンプ３が非活性状態から活性状態に切り替わった直後、つまり活性状態初期時における消費電流増大に伴う電源電圧降下量を抑制させることが可能となる。
【００３２】
そして、センスアンプ３が非活性状態から活性状態に遷移してから所定期間ＴＵ経過後に、活性状態に維持すべき差動増幅器を差動増幅部ＣＭＰ２からＣＭＰ１に切り替える。すなわち、図２に示すように、センスアンプ３が非活性状態から活性状態に遷移してから、その消費電流が最大となり引き続き低下状態に推移した時点ｔ２、つまりセンスアンプ３での消費電流が低下して電源電圧降下の虞がなくなった時に、電源ラインＬＶに供給すべき電源電圧ＶＡＲＹの電圧値を高電圧ＶＲＮＳから標準電圧ＶＲＥＦに切り替えるのである。
【００３３】
従って、上記の如き動作によれば、活性状態初期時においてその電流消費量が増大するというセンスアンプ３に対して、このセンスアンプ３を正常に動作し得る電源電圧を供給することが可能となる。
【００３４】
更に、図１又は図３に示す内部電源回路４では、センスアンプ３を動作させる為の電源電圧ＶＡＲＹとして、標準電圧ＶＲＥＦと、この電圧よりも所定電圧だけ高い高電圧ＶＲＮＳとの２種類の電圧を切り替えて電源ラインＬＶ上に送出するにあたり、以下の如き構成を採用している。
【００３５】
すなわち、電源ラインＬＶ上の電圧及び高電圧ＶＲＮＳ同士の差分値を求める差動増幅部ＣＭＰ２と、電源ラインＬＶ上の電圧及び標準電圧ＶＲＥＦ同士の差分値を求める差動増幅部ＣＭＰ１との内の一方を活性状態、他方を非活性状態にする。そして、活性状態にある差動増幅部から供給された差分値（ＧＯ）を出力トランジスタ４３のゲート端に供給することにより、この単一の出力トランジスタ４３にて上記差分値（ＧＯ）に応じた電圧（ＶＲＮＳ又はＶＲＥＦ）を生成させ、これを電源電圧ＶＡＲＹとして電源ラインＬＶ上に供給するのである。つまり、差動増幅部ＣＭＰ１及びＣＭＰ２により、出力トランジスタ４３が生成すべき電源電圧ＶＡＲＹの電圧値を高電圧ＶＲＮＳ又は標準電圧ＶＲＥＦの一方に切り替えるべき制御を行うようにしたのである。
【００３６】
かかる構成によれば、センスアンプ３で消費される電流を供給する電源部として、標準電圧を有する電源電圧を生成する内部電源回路と、標準電圧よりも高い電源電圧を生成する内部電源回路との２系統の内部電源回路を用いる場合に比して、装置規模を縮小化させて低価格化を図ることが可能となる。すなわち、図１又は図３に示す内部電源回路４では、センスアンプ３で消費される電流を供給する電源部としては、電源電圧制御部４２及び出力トランジスタ４３からなる１系統分の内部電源回路だけであるので、上記した如き２系統分必要になるものに比してその装置規模が小さくなる。更に、２系統の内部電源回路によって生成された電源電圧の変動をより安定化させる為には、安定化用の容量性素子を夫々の電源ラインに個別に接続しなければならないが、図１又は図３に示す内部電源回路４では内部電源回路が１系統だけである。よって、単一の安定化容量性素子を用いた小規模な構成で、安定した電源供給が可能となる。また、上述した如く内部電源回路を２系統設ける構成では、２つの内部電源回路の各々から供給された電源電圧の一方をセレクタを介して電源ラインに中継供給することになるので、このセレクタには、センスアンプ３で消費される電流が流れ込む。よって、かかるセレクタに用いるトランジスタとしては、オン抵抗の低いもの、つまりトランジスタサイズが大なるものを採用しなければならない。これに対して、図１又は図３に示す内部電源回路４では、出力トランジスタ４３から直接、電源ラインＬＶに電源電圧を供給するようにしている。よって、上記した如きセレクタを介して電源電圧を電源ラインに供給するようにしたものに比して、装置規模を縮小化させることが可能となる。
【符号の説明】
【００３７】
３            センスアンプ
４            内部電源回路
４１          電源電圧切替タイマ
４２          電源電圧制御部
４３          出力トランジスタ
４５          安定化容量素子
ＣＭＰ１、２  差動増幅部
【図１】
0005380326.tif 000002
【図２】
0005380326.tif 000003
【図３】
0005380326.tif 000004