(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体層（１１ｃ、６２）を有する半導体基板（１１、６０）の前記半導体層（１１ｃ、６２）の表面に、第１電極（１９、３２）および第２電極（２０、３３）を備えていると共に、前記第１電極（１９、３２）と前記第２電極（２０、３３）との間において電流を流す横型素子（７、８）が形成されてなる半導体装置において、
前記第１電極（１９、３２）から前記第２電極（２０、３３）側に向けて延設された抵抗性フィールドプレート（２１、３４）を備え、
前記抵抗性フィールドプレート（２１、３４）のうち、前記第１電極（１９、３２）および前記第２電極（２０、３３）における低電圧が印加される側の電極（２０、３３）側の端部の不純物濃度が１×１０18ｃｍ-3以上に設定され、
前記半導体基板は、支持基板（１１ａ）上に埋込絶縁膜（１１ｂ）を介して前記半導体層を構成する活性層（１１ｃ）が備えられたＳＯＩ基板（１１）であり、該ＳＯＩ基板（１１）には、前記活性層（１１ｃ）のうち前記埋込絶縁膜（１１ｂ）との界面に、前記半導体層（１１ｃ）よりも高不純物濃度とされた第１導電型の界面層（１１ｅ）が備えられており、
渦巻き型とされた前記抵抗性フィールドプレート（２１、３４）の隣り合うもの同士の間隔が１μｍ以下とされ、かつ、前記界面層（１１ｅ）の第１導電型不純物のドーズ量が１．３〜２．８×１０12ｃｍ-2とされていることを特徴とする半導体装置。
【請求項２】
前記抵抗性フィールドプレート（２１、３４）は、前記第１電極（１９、３２）の周囲を渦巻状に囲みつつ、前記第２電極（２０、３３）側に延設された渦巻き型とされ、該渦巻きのうち少なくとも最も低電圧とされる電極側の一周の不純物濃度が１×１０18ｃｍ-3以上に設定されていることを特徴とする横型素子を有する請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体層（１１ｃ、６２）を有する半導体基板（１１、６０）の前記半導体層（１１ｃ、６２）の表面に、第１電極（１９、３２）および第２電極（２０、３３）を備えていると共に、前記第１電極（１９、３２）と前記第２電極（２０、３３）との間において電流を流す横型素子（７、８）が形成されてなる半導体装置において、
前記第１電極（１９、３２）の周囲を渦巻状に囲みつつ、前記第２電極（２０、３３）側に延設された渦巻き型の抵抗性フィールドプレート（２１、３４）を備え、
前記抵抗性フィールドプレート（２１、３４）の抵抗値が１×１０6Ω／□以下に設定され、
前記半導体基板は、支持基板（１１ａ）上に埋込絶縁膜（１１ｂ）を介して前記半導体層を構成する活性層（１１ｃ）が備えられたＳＯＩ基板（１１）であり、該ＳＯＩ基板（１１）には、前記活性層（１１ｃ）のうち前記埋込絶縁膜（１１ｂ）との界面に、前記半導体層（１１ｃ）よりも高不純物濃度とされた第１導電型の界面層（１１ｅ）が備えられており、
渦巻き型とされた前記抵抗性フィールドプレート（２１、３４）の隣り合うもの同士の間隔が１μｍ以下とされ、かつ、前記界面層（１１ｅ）の第１導電型不純物のドーズ量が１．３〜２．８×１０12ｃｍ-2とされていることを特徴とする半導体装置。
【請求項４】
前記抵抗性フィールドプレート（２１、３４）は、ドーズ量が２．０×１０13ｃｍ-3以上とされていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記抵抗性フィールドプレート（２１、３４）の上を含む、前記半導体基板（１１、６０）の上には、第１層間絶縁膜（４０）が形成されていると共に、該第１層間絶縁膜（４０）に形成されたコンタクトホールを介して、前記第１電極（１９、３２）および前記第２電極（２０、３３）が前記横型素子（７、８）と電気的に接続されており、
前記第１電極（１９、３２）および前記第２電極（２０、３３）の上を含み、前記第１層間絶縁膜（４０）の上にシリコン窒化膜（４１）が形成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記抵抗性フィールドプレート（２１、３４）の上を含む、前記半導体基板（１１、６０）の上には、シリコン窒化膜（４１）が形成されていると共に、該シリコン窒化膜（４１）の上に第１層間絶縁膜（４０）が形成されており、
前記シリコン窒化膜（４１）および前記第１層間絶縁膜（４０）に形成されたコンタクトホールを介して、前記第１電極（１９、３２）および前記第２電極（２０、３３）が前記横型素子（７、８）と電気的に接続されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型ダイオードや横型の絶縁ゲートバイポーラトランジスタ（以下、横型ＩＧＢＴという）などの横型素子を有した半導体装置に関し、例えばＳＯＩ（Silicon on insulator）基板に形成される横型ダイオードや横型ＩＧＢＴを形成した半導体装置に適用すると好適である。
【背景技術】
【０００２】
従来、例えば、特許文献１において、横型の高耐圧パワーデバイスの電界緩和技術として、渦巻き型の抵抗性フィールドプレート（以下、ＳＲＦＰ（Scroll-shaped Field Plate）という）を備えた構造が開示されている。このＳＲＦＰは、高耐圧の横型ダイオード、横型ＩＧＢＴ、横型パワーＭＯＳＦＥＴに適用されており、直流および低速のスイッチング条件の用途においては、所望の耐圧が得られることが確認されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３２０７６１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１では、ＳＲＦＰの抵抗値については特定されていない。このＳＲＦＰの抵抗値と耐圧との関係について本発明者らが試作検討を行ったところ、ＳＲＦＰの不純物濃度や抵抗値に応じて耐圧バラツキが変化することが確認された。このような耐圧バラツキが大きくなると、目標とする耐圧を得ることができない製品が生じ、歩留りを低下させるという問題がある。
【０００５】
本発明は上記点に鑑みて、耐圧バラツキを抑制し、歩留りを向上させることが可能となる横型素子を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１に記載の発明では、第１導電型の半導体層（１１ｃ、６２）を有する半導体基板（１１、６０）の半導体層（１１ｃ、６２）の表面に、第１電極（１９、３２）および第２電極（２０、３３）を備えていると共に、第１電極（１９、３２）と第２電極（２０、３３）との間において電流を流す横型素子（７、８）が形成されてなる半導体装置において、第１電極（１９、３２）から第２電極（２０、３３）側に向けて延設されたＳＲＦＰ（２１、３４）を備え、ＳＲＦＰ（２１、３４）のうち、少なくとも第１電極（１９、３２）および第２電極（２０、３３）における低電圧が印加される電極（２０、３３）側の端部の不純物濃度が１×１０18ｃｍ-3以上に設定され、半導体基板は、支持基板（１１ａ）上に埋込絶縁膜（１１ｂ）を介して半導体層を構成する活性層（１１ｃ）が備えられたＳＯＩ基板（１１）であり、該ＳＯＩ基板（１１）には、活性層（１１ｃ）のうち埋込絶縁膜（１１ｂ）との界面に、半導体層（１１ｃ）よりも高不純物濃度とされた第１導電型の界面層（１１ｅ）が備えられており、渦巻き型とされたＳＲＦＰ（２１、３４）の隣り合うもの同士の間隔が１μｍ以下とされ、かつ、界面層（１１ｅ）の第１導電型不純物のドーズ量が１．３〜２．８×１０12ｃｍ-2とされていることを特徴としている。
【０００７】
このように、横型素子（７、８）に備えられるＳＲＦＰ（２１、３４）について、低電圧が印加される電極（２０、３３）側の端部の不純物濃度が１×１０18ｃｍ-3以上となるようにしている。これにより、空乏化される領域を制限して不純物濃度が低下することを抑制でき、耐圧バラツキを抑制することが可能となる。したがって、的確に目標とする耐圧を得ることができる製品とすることが可能になり、製品の歩留りを向上させることが可能となる。
また、界面層（１１ｅ）を形成する場合、界面層（１１ｅ）のドーズ量が１．３×１０12ｃｍ-2から２．８×１０12ｃｍ-2の範囲において、ＳＲＦＰ（２１、３４）の間隔を１．０μｍ以下にすると、よりブレークダウン電圧、つまり耐圧が高くなるようにできる。
【０００８】
例えば、請求項２に記載したように、ＳＲＦＰ（２１、３４）として、第１電極（１９、３２）の周囲を渦巻状に囲みつつ、第２電極（２０、３３）側に延設された渦巻き型のものを適用する場合、該渦巻きのうち少なくとも最も低電圧とされる電極側の一周の不純物濃度が１×１０18ｃｍ-3以上に設定されていれば良い。
【０００９】
請求項３に記載の発明では、第１電極（１９、３２）の周囲を渦巻状に囲みつつ、第２電極（２０、３３）側に延設された渦巻き型のＳＲＦＰ（２１、３４）を備え、ＳＲＦＰ（２１、３４）の抵抗値が１×１０6Ω／□以下に設定されていることを特徴としている。
【００１０】
このように、横型素子（７、８）に備えられるＳＲＦＰ（２１、３４）について、抵抗値が１×１０6Ω／□以下となるようにしている。これにより、耐圧バラツキを抑制することが可能となり、的確に目標とする耐圧を得ることができる製品とすることが可能になる。したがって、製品の歩留りを向上させることが可能となる。
【００１１】
請求項４に記載の発明では、ＳＲＦＰ（２１、３４）は、ドーズ量が２．０×１０13ｃｍ-3以上とされていることを特徴としている。
【００１２】
ＳＲＦＰ（２１、３４）のドーズ量が大きいほど耐圧バラツキを小さくすることが可能となり、特に、ドーズ量が２．０×１０13ｃｍ-3以上となるようにすることで、より耐圧バラツキを小さく抑えることが可能となる。
【００１５】
請求項５に記載の発明では、ＳＲＦＰ（２１、３４）の上を含む、半導体基板（１１、６０）の上には、第１層間絶縁膜（４０）が形成されていると共に、該第１層間絶縁膜（４０）に形成されたコンタクトホールを介して、第１電極（１９、３２）および第２電極（２０、３３）が横型素子（７、８）と電気的に接続されており、第１電極（１９、３２）および第２電極（２０、３３）の上を含み、第１層間絶縁膜（４０）の上にシリコン窒化膜（４１）が形成されていることを特徴としている。
【００１６】
このように、シリコン窒化膜（４１）にて横型素子が形成された半導体基板（１１、６０）を覆うことで、それよりも上に形成される層間絶縁膜中に含まれる水分をブロックすることができ、素子特性への影響を抑制することが可能となる。
【００１７】
請求項６に記載の発明では、ＳＲＦＰ（２１、３４）の上を含む、半導体基板（１１、６０）の上には、シリコン窒化膜（４１）が形成されていると共に、該シリコン窒化膜（４１）の上に第１層間絶縁膜（４０）が形成されており、シリコン窒化膜（４１）および第１層間絶縁膜（４０）に形成されたコンタクトホールを介して、第１電極（１９、３２）および第２電極（２０、３３）が横型素子（７、８）と電気的に接続されていることを特徴としている。
【００１８】
このように、シリコン窒化膜（４１）を第１層間絶縁膜（４０）の下層に配置すると、より下層にシリコン窒化膜（４１）を配置した構造となるため、第１層間絶縁膜（４０）内に存在する水分についてもシリコン窒化膜（４１）によってブロックすることが可能となる。したがって、さらに素子特性への影響を抑制することが可能となる。
【００１９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態にかかる横型素子を有する半導体装置が適用されたインバータ１の回路図である。
【図２】半導体装置のうちの横型フリーホイールダイオード（以下、ＦＷＤという）７の断面構成を示した図である。
【図３】図２に示す横型ＦＷＤ７の１セル分の上面レイアウト図である。
【図４】半導体装置のうちの横型ＩＧＢＴ８の断面構成を示した図である。
【図５】図４に示す横型ＩＧＢＴ８の１セル分の上面レイアウト図である。
【図６Ａ】ＳＲＦＰ３４の不純物濃度と空乏化の関係を調べるのに用いた横型ＩＧＢＴ８の断面図である。
【図６Ｂ】図６Ａ中において破線で囲んだ領域Ｒにおける電界分布および空乏化の様子を示した拡大断面図である。
【図６Ｃ】図６Ｂ中に示したようにＳＲＦＰ３４のうち最もエミッタ側の部分の表面部、中点、底部それぞれでＳＲＦＰ３４の濃度設定値と濃度測定値との関係を調べた結果を示した図である。
【図７Ａ】ＳＲＦＰ３４のうち最もエミッタ側の端部の表面部において電界強度とホール濃度との関係を調べた結果を示すグラフである。
【図７Ｂ】ＳＲＦＰ３４のうち最もエミッタ側の端部の中点において電界強度とホール濃度との関係を調べた結果を示すグラフである。
【図７Ｃ】ＳＲＦＰ３４のうち最もエミッタ側の端部の底部において電界強度とホール濃度との関係を調べた結果を示すグラフである。
【図８Ａ】不純物濃度が低い場合の電界分布を示した断面図である。
【図８Ｂ】不純物濃度を１×１０18ｃｍ-3以上に濃くした場合の電界分布を示した断面図である。
【図９】ＳＲＦＰ３４のうち最もエミッタ側の端部の表面からの深さ方向におけるホール濃度の変化をプロットした図である。
【図１０】ＳＲＦＰ３４の濃度設定値に対する空乏化後の不純物濃度の割合が、濃度設定値に応じてどのように変化するかを示すグラフである。
【図１１】ＳＲＦＰ３４の不純物濃度を変化させた場合の耐圧との関係を示す図である。
【図１２Ａ】ＳＲＦＰ３４の不純物濃度を変えて電界勾配の偏りを異ならせたときの様子を示した断面図である。
【図１２Ｂ】ＳＲＦＰ３４の不純物濃度を変えて電界勾配の偏りを異ならせたときの様子を示した断面図である。
【図１２Ｃ】ＳＲＦＰ３４の不純物濃度を変えて電界勾配の偏りを異ならせたときの様子を示した断面図である。
【図１３】ＬＯＣＯＳ酸化膜２３の直下におけるｎ-型ドリフト層２２内の電位や電位差を示したグラフである。
【図１４】ＬＯＣＯＳ酸化膜２３の直下における電界強度と上記電位差や耐圧との関係を示したグラフである。
【図１５】本発明の第２実施形態で説明する図２および図３に示した横型ＦＷＤ７のＳＲＦＰ２１の抵抗値を変化させた時の抵抗値（Ω／□）と耐圧の関係を示した図である。
【図１６】ＳＲＦＰ２１への不純物のドーズ量と耐圧バラツキとの関係を示した図である。
【図１７】高温ブロッキング試験によりＳＲＦＰ２１の抵抗値と耐圧低下の関係について調べた結果を示した図である。
【図１８】本発明の第３実施形態にかかる半導体装置に備えられる横型ＦＷＤ７の断面構造を示した図である。
【図１９】（ａ）は、界面ｎ型層１１ｅのドーズ量（ｃｍ-2）とブレークダウン電圧（Ｖ）との関係を示す図であり、（ｂ）は、（ａ）のうちの１．８×１０12ｃｍ-2のときと２．３×１０12ｃｍ-2のときを抜き出した図である。
【図２０】本発明の第４実施形態にかかる半導体装置に備えられる横型ＦＷＤ７の上面レイアウト図である。
【図２１Ａ】図２０のＣ−Ｃ’断面図である。
【図２１Ｂ】図２０のＤ−Ｄ’断面図である。
【図２２】本発明の第５実施形態にかかる半導体装置に備えられる横型ＦＷＤ７の断面図である。
【図２３】本発明の第６実施形態にかかる半導体装置に備えられる横型ＦＷＤ７の断面図である。
【図２４】本発明の第７実施形態にかかる半導体装置に備えられる横型ＦＷＤ７の断面図である。
【図２５】他の実施形態で説明する横型ＬＤＭＯＳの上面レイアウトを示した図である。
【図２６】他の実施形態で説明する横型ＦＷＤ７の上面レイアウトを示した図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２２】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、本発明の一実施形態にかかる横型素子を有する半導体装置の適用例として、三相モータ駆動用のインバータを例に挙げて説明する。
【００２３】
図１は、インバータ１の回路図である。図１に示すように、インバータ１は、直流電源２に基づいて負荷である三相モータ３を交流駆動するためのものである。
【００２４】
インバータ１は、直列接続した上下アーム５、６が三相分並列接続された構成とされ、上アーム５と下アーム６との中間電位を三相モータ３のＵ相、Ｖ相、Ｗ相の各相に順番に入れ替えながら印加する。上下アーム５、６は、それぞれ、横型ＦＷＤ７および横型ＩＧＢＴ８を備えた構成とされ、各相の上下アーム５、６のＩＧＢＴ８がオンオフ制御されることで、三相モータ３に対して周期の異なる三相の交流電流を供給する。これにより、三相モータ３の駆動を可能としている。
【００２５】
なお、インバータ１には、平滑用のコンデンサ４が並列的に接続されている。このコンデンサ４により、上下アーム５、６のＩＧＢＴ８のスイッチング時のリプルの低減やノイズの影響を抑制して一定な電源電圧が形成されるようにしている。
【００２６】
次に、このようなインバータ１を構成する横型ＦＷＤ７および横型ＩＧＢＴ８の詳細構造について説明する。上下アーム５、６は、アームごとに横型ＦＷＤ７および横型ＩＧＢＴ８が１チップ化されて形成されるか、もしくは、横型ＦＷＤ７および横型ＩＧＢＴ８が別チップに形成されることで構成されている。これらいずれの構造であっても構わないが、ここではアームごとに横型ＦＷＤ７および横型ＩＧＢＴ８が１チップ化されている場合を例に挙げて説明する。
【００２７】
図２は、本実施形態にかかる半導体装置のうちの横型ＦＷＤ７の断面構成を示した図であり、図３は、図２に示す横型ＦＷＤ７の１セル分の上面レイアウト図である。図２は、図３のＡ−Ａ’断面に相当する。また、図４は、本実施形態にかかる半導体装置のうちの横型ＩＧＢＴ８の断面構成を示した図であり、図５は、図４に示す横型ＩＧＢＴ８の１セル分の上面レイアウト図である。図４は、図５のＢ−Ｂ’断面に相当する。これらの図を参照して、本実施形態にかかる横型ＦＷＤ７および横型ＩＧＢＴ８の詳細構造について説明する。
【００２８】
まず、図２および図３に基づいて、横型ＦＷＤ７の構成について説明する。図２に示すように、本実施形態では、ＳＯＩ基板１１を用いて横型ＦＷＤ７を形成している。ＳＯＩ基板１１は、シリコンなどによって構成された支持基板１１ａ上に、埋込絶縁膜に相当する埋込酸化膜（ボックス）１１ｂを介してシリコンからなる活性層１１ｃを形成することにより構成されている。本実施形態では、活性層１１ｃが横型ＦＷＤ７の導電経路を成し、この活性層１１ｃ内に横型ＦＷＤ７を構成する各部が形成されている。
【００２９】
ＳＯＩ基板１１における埋込酸化膜１１ｂの厚みや活性層１１ｃ（ｎ-型ドリフト層１２）の厚みおよび不純物濃度に関しては任意であるが、所望の耐圧が得られる設計としてある。例えば、高い耐圧が得られるようにするためには埋込酸化膜１１ｂの厚みは２〜１０μｍ、好ましくは５μｍ以上であることが望ましい。また、活性層１１ｃについては、ｎ型不純物濃度が例えば７．０×１０14ｃｍ-3とされ、厚さが３〜２０μｍとされている。このように構成されるＳＯＩ基板１１に対して、各素子を囲むことで絶縁分離を行うトレンチ分離構造１１ｄが形成されており、このトレンチ分離構造１１ｄによって他の素子と素子分離された状態で横型ＦＷＤ７が形成されている。なお、トレンチ分離構造１１ｄは、従来より有る周知の素子分離構造であり、例えば活性層１１ｃの表面から埋込酸化膜１１ｂに達するように形成されたトレンチ内を絶縁膜やＰｏｌｙ−Ｓｉなどによって埋め込んだ構造とされている。
【００３０】
また、ｎ-型ドリフト層１２の表面には、ＬＯＣＯＳ酸化膜１３が形成されており、ＬＯＣＯＳ酸化膜１３によって横型ＦＷＤ７を構成する各部が分離されている。そして、ｎ-型ドリフト層１２の表層部のうち、ＬＯＣＯＳ酸化膜１３が形成されていない部分に、一方向を長手方向とするｎ+型カソードコンタクト領域１４が形成されている。このｎ+型カソードコンタクト領域１４の周囲はｎ-型ドリフト層１２よりも高不純物濃度とされたｎ型バッファ層１５にて囲まれている。ｎ+型カソードコンタクト領域１４は、例えば、ｎ型不純物濃度が１．０×１０20ｃｍ-3、深さが０．２μｍとされ、ｎ型バッファ層１５は、例えば、ｎ型不純物濃度が３．０×１０16ｃｍ-3、深さが５μｍとされている。
【００３１】
ｎ-型ドリフト層１２の表層部のうち、ＬＯＣＯＳ酸化膜１３が形成されていない部分に、ｎ+型カソードコンタクト領域１４を中心としてｐ型アノード領域１６が形成されている。ｐ型アノード領域１６は、ｐ-型低不純物濃度領域１７とｐ+型高不純物濃度領域１８を有した構成とされている。
【００３２】
ｐ-型低不純物濃度領域１７は、ｐ+型高不純物濃度領域１８よりもｎ+型カソードコンタクト領域１４側まで備えられ、かつ、ｐ+型高不純物濃度領域１８よりも深い位置まで形成されている。本実施形態では、ｐ-型低不純物濃度領域１７の上面レイアウトは、図３に示すように、ｎ+型カソードコンタクト領域１４と対応する二本の直線状部分と、その直線状部分の先端同士を結ぶ円弧状部分とを有した長円形状とされている。このｐ-型低不純物濃度領域１７は、例えばｐ型不純物濃度が例えば３．０×１０16ｃｍ-3とされ、厚さが３．１μｍとされている。
【００３３】
ｐ+型高不純物濃度領域１８は、ｐ-型低不純物濃度領域１７の表層部において、ｐ-型低不純物濃度領域１７に接するように、本実施形態ではｐ-型低不純物濃度領域１７にて周囲が覆われるようにして形成されている。ｐ+型高不純物濃度領域１８の上面レイアウトは、図３に示すように直線状とされ、ｎ+型カソードコンタクト領域１４の両側それぞれに一本ずつ、合計二本形成されている。本実施形態では、ｐ+型高不純物濃度領域１８は、ｐ-型低不純物濃度領域１７のうち最もｎ+型カソードコンタクト領域１４から離れた位置の表層部に形成されている。このｐ+型高不純物濃度領域１８は、例えばｐ型不純物濃度が例えば１．０×１０20ｃｍ-3とされている。
【００３４】
また、ｎ+型カソードコンタクト領域１４の表面には、ｎ+型カソードコンタクト領域１４に対して電気的に接続されたカソード電極１９が形成されていると共に、ｐ型アノード領域１６の表面には、ｐ型アノード領域１６に対して電気的に接続されたアノード電極２０が形成されている。カソード電極１９は、ｎ+型カソードコンタクト領域１４に対してオーミック接触させられており、ｎ+型カソードコンタクト領域１４と対応する直線形状とされ、ｎ+型カソードコンタクト領域１４の表面のほぼ全域に形成されている。アノード電極２０は、直線形状とされ、カソード電極１９を中心とした両側に形成されており、ｐ型アノード領域１６のうちｐ-型低不純物濃度領域１７の直線状部分に対してショットキー接触もしくはオーミック接触させられていると共にｐ+型高不純物濃度領域１８にオーミック接触させられている。アノード電極２０は、少なくともｐ-型低不純物濃度領域１７とｐ+型高不純物濃度領域１８の両方に接続されていれば良いが、本実施形態では、アノード電極２０がｐ型アノード領域１６のうちの直線状部分のほぼ全域に接続されるようにしてある。
【００３５】
さらに、カソード−アノード間に形成されたＬＯＣＯＳ酸化膜１３の表面には、ノンドープＰｏｌｙ−Ｓｉにイオンインプラで形成された抵抗層からなるＳＲＦＰ２１が形成されており、カソード−アノード間の電位勾配の偏りがなくなるようにされている。具体的には、ＳＲＦＰ２１は、図３に示すように、カソード電極１９を中心として渦巻状に巻回された構造とされ、その一端がカソード電極１９に電気的に接続されていると共に、他端がアノード電極２０に接続されている。このため、ＳＲＦＰ２１は、カソード電極１９に接続された部位がカソード電位とされ、そこから内部抵抗によって徐々に電圧降下しながらアノード電極２０側に進んでいく。したがって、ＳＲＦＰ２１の電位がカソード電極１９からの距離に応じた電位勾配となり、ＬＯＣＯＳ酸化膜１３を介してＳＲＦＰ２１の下方に位置しているｎ-型ドリフト層１２中の電位勾配も一定に保たれるようにできる。これにより、電位勾配に偏りがある場合に発生し得る電界集中を抑制することができ、耐圧を向上させられると共に、インパクトイオン化を抑制でき、スイッチング時（ターンオフ時）のスイッチング時間増加を抑制することが可能となる。そして、本実施形態では、このＳＲＦＰ２１の不純物濃度の設定に基づいて、耐圧バラツキを抑制することが可能な構成となるようにしている。この不純物濃度の設定の詳細については後述する。
【００３６】
このような構造により、本実施形態の横型ＦＷＤ７が構成されている。このように構成された横型ＦＷＤ７では、アノード電極２０がｐ-型低不純物濃度領域１７に対してショットキー接触もしくはオーミック接触させられていると共にｐ+型高不純物濃度領域１８にオーミック接触させられるようにしている。このように、アノード電極２０がｐ-型低不純物濃度領域１７に対して電気的に接続されるようにしていることから、ｐ-型低不純物濃度領域１７の表面からアノード電極２０へ電子を排出することで、同じ量の電流を流してもホール注入を少なくでき、逆回復電荷Ｑｒｒを低減して逆回復耐量を向上することが可能となる。そして、このようにホール注入を少なくできることから、ライフタイム制御を行わなくても横型ＦＷＤ７を高速動作させることが可能となる。
【００３７】
次に、図４および図５に基づいて、横型ＩＧＢＴ８の構成について説明する。図４に示すように、本実施形態では、横型ＦＷＤ７と同じＳＯＩ基板１１に対してｎチャネルの横型ＩＧＢＴ８が形成されている。図４中には示していないが、横型ＩＧＢＴ８の周囲もトレンチ分離構造１１ｄによって囲まれており、他の素子と電気的に分離されている。
【００３８】
本実施形態では、活性層１１ｃがｎ-型ドリフト層２２として機能しており、このｎ-型ドリフト層２２の表層部に、横型ＩＧＢＴ８を構成する各部が形成されている。上述したように、ＳＯＩ基板１１における埋込酸化膜１１ｂの厚みや活性層１１ｃ（ｎ-型ドリフト層２２）の厚さおよび不純物濃度に関しては任意であるが、横型ＩＧＢＴ８についても所望の耐圧が得られる設計としてある。例えば、高い耐圧が得られるようにするためには埋込酸化膜１１ｂの厚みは２〜１０μｍとしてあり、特に、耐圧が安定して６００Ｖ以上確保できるようにするためには厚みを５μｍ以上にするのが好ましい。また、活性層１１ｃについては、耐圧が安定して６００Ｖ以上確保できるようにするためには、厚さ１５μｍ以下のときにはｎ型不純物濃度が１×１０14〜１．２×１０15ｃｍ-3、厚さ２０μｍのときにはｎ型不純物濃度が１×１０14〜８×１０14ｃｍ-3とすると好ましい。
【００３９】
ｎ-型ドリフト層２２の表面にも、ＬＯＣＯＳ酸化膜２３が形成されており、ＬＯＣＯＳ酸化膜２３によって横型ＩＧＢＴを構成する各部が分離されている。そして、ｎ-型ドリフト層２２の表層部のうち、ＬＯＣＯＳ酸化膜２３が形成されていない部分に、図５に示すように、一方向を長手方向とするコレクタ領域２４が形成されている。コレクタ領域２４は、異なる不純物濃度の領域が設けられ、比較的高不純物濃度とされた高不純物濃度領域となるｐ+型領域２４ａと、それよりも不純物濃度が低くされた低不純物濃度領域となるｐ型領域２４ｂとを有した構成とされている。
【００４０】
ｐ+型領域２４ａは、例えば表面濃度が１×１０19〜１×１０20ｃｍ-3とされ、ｐ型領域２４ｂは、例えば表面濃度が１×１０16〜１×１０19ｃｍ-3、または１×１０15〜１×１０18ｃｍ-3とされている。図４および図５に示すように、本実施形態では、ｐ+型領域２４ａとｐ型領域２４ｂは共に一方向を長手方向とする短冊状をなしており、ｐ+型領域２４ａの周囲がｐ型領域２４ｂによって覆われた構造とされている。
【００４１】
また、コレクタ領域２４の周囲はｎ-型ドリフト層２２よりも高不純物濃度とされたｎ型バッファ層２５にて囲まれている。ｎ型バッファ層２５は、ＦＳ（Ｆｉｅｌｄ  Ｓｔｏｐ）層としての役割を果たすものであり、ｎ-型ドリフト層２２よりも高不純物濃度のｎ型層にて構成され、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図っている。例えば、ｎ型バッファ層２５は、ｎ型不純物濃度が４×１０16〜１×１０18ｃｍ-3とされている。
【００４２】
また、ｎ-型ドリフト層２２の表層部のうち、ＬＯＣＯＳ酸化膜２３が形成されていない部分に、コレクタ領域２４を中心としてチャネルｐウェル層２６、ｎ+型エミッタ領域２７、ｐ+型コンタクト層２８およびｐ型ボディ層２９が形成されている。
【００４３】
チャネルｐウェル層２６は、表面にチャネル領域を形成するための部分であり、例えば厚みが２μｍ以下、幅が６μｍ以下とされている。このチャネルｐウェル層２６は、図５に示すように、コレクタ領域２４を中心として、コレクタ領域２４の周囲を１周囲むように同心状に配置されている。
【００４４】
また、ｎ+型エミッタ領域２７は、チャネルｐウェル層２６の表層部において、チャネルｐウェル層２６の終端位置よりも内側で終端するように形成されており、コレクタ領域２４の長手方向と同方向を長手方向として形成されている。このｎ+型エミッタ領域２７は、図５に示したようにコレクタ領域２４のコーナー部、つまり一方向を長手方向としたコレクタ領域２４の両端には形成されておらず、コレクタ領域２４と平行に配置された直線状のレイアウトとされている。本実施形態では、ｎ+型エミッタ領域２７がｐ型コンタクト層２８およびｐ型ボディ層２９を挟んだ両側に一本ずつ配置してある。
【００４５】
ｐ+型コンタクト層２８は、チャネルｐウェル層２６をエミッタ電位に固定するためのものであり、チャネルｐウェル層２６よりも高不純物濃度とされている。このｐ+型コンタクト層２８も、図５に示すようにコレクタ領域２４を中心として、コレクタ領域２４の周囲を１周囲むように同心状に配置されている。
【００４６】
ｐ型ボディ層２９は、コレクタからエミッタへ表面を経由して流れるホール電流により生じる電圧ドロップを低減する役割を果たす。このｐ型ボディ層２９も、コレクタ領域２４を中心として、コレクタ領域２４の周囲を１周囲むように同心状に配置されている。このｐ型ボディ層２９により、ｎ+型エミッタ領域２７とチャネルｐウェル層２６およびｎ-型ドリフト層２２にて構成される寄生ｎｐｎトランジスタが動作し難くなるようにでき、ターンオフ時間をより改善することが可能となる。
【００４７】
そして、図５に示されるように、これらチャネルｐウェル層２６、ｎ+型エミッタ領域２７、ｐ+型コンタクト層２８およびｐ型ボディ層２９は、各セル毎に、コレクタ領域２４を挟んだ両側に配置されている。
【００４８】
また、チャネルｐウェル層２６の表面には、ゲート絶縁膜３０を介してドープドＰｏｌｙ−Ｓｉなどで構成されたゲート電極３１が配置されている。このゲート電極３１に対してゲート電圧を印加することで、チャネルｐウェル層２６の表面部にチャネル領域が形成されるようになっている。
【００４９】
また、コレクタ領域２４の表面には、コレクタ領域２４に対して電気的に接続されたコレクタ電極３２が形成されていると共に、ｎ+型エミッタ領域２７およびｐ+型コンタクト層２８の表面には、これらｎ+型エミッタ領域２７およびｐ+型コンタクト層２８に対して電気的に接続されたエミッタ電極３３が形成されている。
【００５０】
コレクタ電極３２は、ｐ+型領域２４ａに対してはオーミック接触させられ、ｐ型領域２４ｂに対してはショットキー接触させられている。
【００５１】
さらに、コレクタ−ゲート間に形成されたＬＯＣＯＳ酸化膜２３の表面には、ノンドープＰｏｌｙ−Ｓｉにイオンインプラで形成された抵抗層からなるＳＲＦＰ３４が形成されており、コレクタ−ゲート間の電位勾配の偏りがなくなるようにされている。具体的には、ＳＲＦＰ３４は、図５に示すように、コレクタ電極３２を中心として渦巻状に巻回された構造とされ、その一端がコレクタ電極３２に電気的に接続されていると共に、他端がゲート電極３１に接続されている。このため、ＳＲＦＰ３４は、コレクタ電極３２に接続された部位がコレクタ電位とされ、そこから内部抵抗によって徐々に電圧降下しながらエミッタ側に進んでいく。このため、ＳＲＦＰ３４の電位がコレクタ電極３２からの距離に応じた電位勾配となり、ＬＯＣＯＳ酸化膜２３を介してＳＲＦＰ３４の下方に位置しているｎ-型ドリフト層２２中の電位勾配も一定に保たれるようにできる。これにより、電位勾配に偏りがある場合に発生し得る電界集中を抑制することができ、耐圧を向上させられると共に、インパクトイオン化を抑制でき、スイッチング時（ターンオフ時）のスイッチング時間増加を抑制することが可能となる。そして、このＳＲＦＰ３４の不純物濃度の設定に関しても、上述した横型ＦＷＤ７のＳＲＦＰ２１と同様、スイッチング損失低減や素子破壊を抑制することが可能な構成となるようにしている。なお、ここではＳＲＦＰ３４の一端をゲート電極３１に接続した形態としたが、エミッタ電極３３に接続した形態とすることもできる。
【００５２】
このような構造により、本実施形態にかかる横型ＩＧＢＴ８が構成されている。このように構成される横型ＩＧＢＴ８では、ゲート電極３１に対して所望のゲート電圧を印加すると、ｎ+型エミッタ領域２７とｎ-型ドリフト層２２の間に挟まれたゲート電極３１の下方に位置するチャネルｐウェル層２６の表層部にチャネル領域が形成され、エミッタ電極３３およびｎ+型エミッタ領域２７からチャネル領域を通じてｎ-型ドリフト層２２内に電子が流れ込む。これに伴って、コレクタ電極３２およびコレクタ領域２４を通じてｎ-型ドリフト層２２内にホールが流れ込み、ｎ-型ドリフト層２２内において導電率変調が起きる。これにより、エミッタ―コレクタ間に大電流を流すというＩＧＢＴ動作を行う。
【００５３】
このような横型ＩＧＢＴ８において、本実施形態では、コレクタ電極３２がｐ+型領域２４ａに対してオーミック接触させられ、かつ、ｐ型領域２４ｂに対してショットキー接触させられるようにしている。このため、コレクタ側からのホールの注入を抑制して低注入効率となるようにすることができる。特に、このようなコレクタ電極３２とコレクタ領域２４との接触形態によって、ホールの注入を抑制することができることから、ｎ型バッファ層２５がホールの注入を抑制する役割を果たさなくても良く、単にＦＳ層としての役割を果たせば良くなるため、ｎ型バッファ層２５の不純物濃度をコレクタ側の注入効率を変化させない程度の低不純物濃度に設定することが可能となる。
【００５４】
以上のような構造により、各上下アーム５、６に備えられる横型ＦＷＤ７および横型ＩＧＢＴ８が構成されている。そして、本実施形態では、これら横型ＦＷＤ７や横型ＩＧＢＴ８に備えられる各ＳＲＦＰ２１、３４の不純物濃度の設定により、耐圧バラツキを抑制することが可能な構成となるようにしている。以下、このＳＲＦＰ２１、３４の不純物濃度の設定の理由について説明するが、不純物濃度の設定は基本的には横型ＦＷＤ７と横型ＩＧＢＴ８とで変わりはないため、ここでは横型ＩＧＢＴ８のＳＲＦＰ３４を例として説明する。
【００５５】
本発明者らは、横型ＩＧＢＴ８のＳＲＦＰ３４のうち最も低電位側となるエミッタ側の端部において、ＳＲＦＰ３４内が空乏化され、ホール濃度が低下するために、耐圧バラツキが発生していることを見出した。すなわち、ＳＲＦＰ３４は、ＬＯＣＯＳ酸化膜２３を介して下方からの電界を受けることになるが、エミッタ側の端部において最も電界強度が高くなり、空乏化が生じ、ホール濃度が低下してしまう。このホール濃度の低下により、ＳＲＦＰ３４内に一様に電流が流れたときに、ＳＲＦＰ３４におけるエミッタ側の端部において抵抗値が大きくなり、電圧降下量が大きくなる。このため、ｎ-型ドリフト層２２内に生じる電界勾配がエミッタ側においてコレクタ側などと比較して急峻となり、電界の勾配に偏りが生じる。これにより、耐圧バラツキが発生するのである。
【００５６】
そして、このような空乏化による影響は、ＳＲＦＰ３４の不純物濃度、具体的には少なくともＳＲＦＰ３４のうちのエミッタ側の端部での不純物濃度に依存しており、本発明の者らは、その不純物濃度が高くなるほど影響が小さくなることを見出した。これについて、図６Ａ〜図６Ｃを参照して説明する。
【００５７】
図６Ａは、ＳＲＦＰ３４の不純物濃度と空乏化の関係を調べるのに用いた横型ＩＧＢＴ８の断面図であり、図４に示したものと左右対称図となるが、基本的には同じ構造である。図６Ｂは、図６Ａ中において破線で囲んだ領域Ｒ、つまりＳＲＦＰ３４のうちエミッタ側の端部における電界分布および空乏化の様子を示した拡大断面図である。図６Ｃは、図６Ｂ中に示したようにＳＲＦＰ３４のうち最もエミッタ側の部分の表面部、中点、底部それぞれでＳＲＦＰ３４の濃度設定値と濃度測定値との関係を調べた結果を示した図である。なお、この実験では、埋込酸化膜１１ｂの厚みを５μｍ、ｎ-型ドリフト層２２の厚みを１５μｍ、コレクタ電圧を６００Ｖ、ゲート電圧およびエミッタ電圧を０Ｖとしている。また、ＬＯＣＯＳ酸化膜２３の膜厚を０．６μｍとしている。
【００５８】
コレクタ電圧を高電圧とし、ゲート電圧およびエミッタ電圧を０Ｖとにすると、図６Ａに示したＳＲＦＰ３４のうち最もエミッタ側が最も低電圧となる。そして、このような条件とすると、図６Ｂに示すようにＳＲＦＰ３４における最もエミッタ側の端部において底部側から空乏化が生じた。そして、空乏化する範囲がＳＲＦＰ３４の不純物濃度に応じて決まることが確認された。
【００５９】
すなわち、図６Ｃに示すように、ＳＲＦＰ３４の不純物濃度については濃度設計値を見込んで不純物のドーズ量を調整しているため、理想的にはその濃度設計値通りの不純物濃度になっていると想定される。しかしながら、ＳＲＦＰ３４のうち最もエミッタ側の端部では濃度測定値が濃度設計値よりも小さくなり、ＳＲＦＰ３４の不純物濃度が小さいほど、そのような傾向になっていた。これは、不純物濃度が小さいほど空乏化が進み易く、不純物濃度（図６Ａに示す横型ＩＧＢＴ８の場合はホール濃度）が低くなっているためであると考えられる。したがって、図６Ｃの結果から空乏化する範囲がＳＲＦＰ３４のうち最もエミッタ側の不純物濃度に応じて決まると言え、不純物濃度が小さくなるほど空乏化される範囲が広くなり、不純物濃度が大きくなると空乏化される範囲が小さくなると言える。
【００６０】
具体的には、図６Ｃに示されるように、ＳＲＦＰ３４の表層部、中点、底部のうち表面部については不純物濃度にかかわらずあまり濃度設計値と濃度測定値とに差が生じないが、中点や底部については不純物濃度が１×１０18ｃｍ-3未満になるとその差が大きくなる。このため、ＳＲＦＰ３４のうち最もエミッタ側の端部の不純物濃度が１×１０18ｃｍ-3以上となるように濃度設計を行うことで、空乏化の領域を制限することが可能になることが分かる。
【００６１】
また、コレクタ電圧を１００Ｖ、３００Ｖ、６００Ｖとして電界強度を３基準で変更した場合について、ＳＲＦＰ３４の不純物の濃度設計値を変えて、ＳＲＦＰ３４のうち最もエミッタ側の端部における電界強度とホール濃度との関係を調べた。図７Ａ〜図７Ｃは、その結果を示したもので、それぞれＳＲＦＰ３４のうち最もエミッタ側の端部の表層部、中点、底部での電界強度とホール濃度との関係を示したグラフである。なお、図７Ａ〜図７Ｃのうち電界強度が０．０×１０0（＝０）Ｖ／ｃｍのときが不純物の濃度設計値に相当している。また、電界強度については、ＳＲＦＰ３４のうち最もエミッタ側の端部と対応する位置でのＬＯＣＯＳ酸化膜２３の直下における電界強度としてある。
【００６２】
図７Ａに示すように、表層部では、不純物濃度にかかわらずどの電界強度でもホール濃度がほぼ一定になった。これに対して、図７Ｂおよび図７Ｃに示すように、中点および底部では、不純物濃度が低いと電界強度が高くなったときにホール濃度が低下している。このため、中点および底部では不純物濃度が低い領域ではホール濃度の電界依存性が高くなる。しかしながら、中点および底部でも、不純物濃度が高く、１×１０18ｃｍ-3以上になると電界強度が高くなってもあまりホール濃度が低下しておらず、ホール濃度の電界依存性が低くなることが分かる。
【００６３】
また、ＳＲＦＰ３４の不純物濃度を変化させて、ＳＲＦＰ３４のうちエミッタ側とコレクタ側およびその中央部それぞれにおいてホール濃度および空乏化状態を調べた。具体的には、１×１０14ｃｍ-3、１×１０16ｃｍ-3、１×１０17ｃｍ-3、１×１０18ｃｍ-3、１×１０20ｃｍ-3とした。そのときのドーズ量は、それぞれ、２．６×１０9ｃｍ-2、２．６×１０11ｃｍ-2、２．６×１０12ｃｍ-2、２．６×１０13ｃｍ-2、２．６×１０15ｃｍ-2である。その結果、ＳＲＦＰ３４のうちエミッタ側では不純物濃度が低いとホール濃度の低下および空乏化が生じ、中央部やコレクタ側ではホール濃度の低下も空乏化も生じていなかった。そして、ＳＲＦＰ３４の不純物濃度を１×１０18ｃｍ-3以上にすると、中央部やコレクタ側だけでなくエミッタ側でもホール濃度の低下および空乏化がほとんど生じていなかった。
【００６４】
このように、不純物濃度が低いとＳＲＦＰ３４のうち最もエミッタ側で空乏化が起こり、ホール濃度が低下する。このため、コレクタ側からエミッタ側に至るまでの間において、ＳＲＦＰ３４の抵抗値が不均一となり、ｎ-型ドリフト層２２内に生じる電界勾配（電界強度勾配）に偏りが生じる。図８Ａおよび図８Ｂは、不純物濃度を低くした場合と１×１０18ｃｍ-3以上に濃くした場合それぞれでの電界分布を示した断面図である。
【００６５】
図８Ａに示されるように、不純物濃度が低いと、ＳＲＦＰ３４のうち最もエミッタ側での電界勾配が急になり、コレクタ側で電界勾配が緩やかになるため、電界勾配に偏りができる。このため、電界勾配が大きくなるエミッタ側において電界緩和効果が不十分になり、耐圧バラツキが発生することになる。これに対して、図８Ｂに示されるように、不純物濃度が１×１０18ｃｍ-3以上に濃くしてあると、エミッタ側からコレクタ側に掛けて電界勾配の偏りが小さくなる。このため、耐圧バラツキを抑制することが可能になる。
【００６６】
したがって、ＳＲＦＰ３４の不純物濃度、少なくともエミッタ側の端部の不純物濃度を１×１０18ｃｍ-3以上とすることで、空乏化する領域を制限でき、ホール濃度の低下を抑制できる。このため、ｎ-型ドリフト層２２内に生じる電界勾配の偏りを小さくすることが可能となり、耐圧バラツキを抑制することができる。
【００６７】
また、図９に示すように、ＳＲＦＰ３４のうち最もエミッタ側の端部の表面からの深さ方向におけるホール濃度の変化をプロットした図を作成し、これを積算することで空乏化後のホール濃度、つまりＳＲＦＰ３４の不純物濃度を測定した。そして、ＳＲＦＰ３４の濃度設定値に対する空乏化後の不純物濃度の割合（以下、濃度変化率という）が、濃度設定値に応じてどのように変化するかについて調べた結果、図１０に示す特性図が得られた。このように濃度変化率（％）で示すと、空乏化後の不純物濃度が濃度設計値からどの程度変化していると電界勾配の偏りが発生するかを把握できる。
【００６８】
この図１０でも、不純物濃度が１×１０18ｃｍ-3（ドーズ量２．５×１０13ｃｍ-2）未満になったところから濃度低下が大きくなっていることが分かる。また、不純物濃度を１×１０18ｃｍ-3にした場合と、不純物濃度が１×１０18ｃｍ-3未満のときよりもドーズ量を減らした場合（例えば、ドーズ量１．２×１０13ｃｍ-2、７．０×１０12ｃｍ-2）とで静耐圧、耐久性について調べた。その結果も、前者の場合には静耐圧も耐久性も得られたが、後者の場合には静耐圧も耐久性も不十分であった。したがって、ＳＲＦＰ３４における不純物濃度が１×１０18ｃｍ-3以上となるようにすることで、空乏化を抑制してホール濃度の低下を抑制でき、電界勾配の偏りも抑制することが可能になると言える。
【００６９】
また、ＳＲＦＰ３４の不純物濃度を変化させた場合のＣＥ（コレクタ−エミッタ）間耐圧との関係について調べた。図１１は、その結果を示した図である（黒丸プロット参照）。また、この図中に、図１０に示したＳＲＦＰ３４の不純物濃度を変化させた場合の濃度変化率についても示してある（黒四角プロット参照）。
【００７０】
この図に示されるように、不純物濃度が１×１０18ｃｍ-3以上であると、濃度変化率はほぼ１００％であり、耐圧も７５０Ｖ以上という高い値が得られる。そして、不純物濃度が１×１０18ｃｍ-3未満になると、濃度変化率が低下し始め、耐圧も低下し始める。不純物濃度が１×１０17ｃｍ-3以上であれば、５００Ｖ以上の耐圧は得られるが、耐圧バラツキがあり、安定した耐圧が得られるようにするには、不純物濃度が１×１０18ｃｍ-3以上であると好ましいことが分かる。なお、ＳＲＦＰ３４の不純物濃度は濃ければ耐圧が得られるが、デバイスリーク電流規格に基づけば、不純物濃度が２×１０20ｃｍ-3以下となるようにするのが好ましい。
【００７１】
さらに、図１２Ａ〜図１２Ｃに示すように、ＳＲＦＰ３４の不純物濃度を変え、電界勾配の偏りが異なっている条件下で、エミッタからコレクタに向かう方向をＸ座標に見立て、ＬＯＣＯＳ酸化膜２３の直下におけるｎ-型ドリフト層２２内の電位や電位差を調べた。図１３は、その結果をプロットしたグラフである。この図に示されるように、不純物濃度に応じて電位にバラツキが生じており、不純物濃度が低いほどエミッタ側での電位差が大きくなった。つまり、ＳＲＦＰ３４のうち最もエミッタ側の端部において、空乏化による抵抗値増加が生じるために、そこでの電圧降下量が大きくなって、電位差も大きくなるのである。
【００７２】
そして、最も耐圧バラツキに影響するＳＲＦＰ３４のうち最もエミッタ側の端部と対応する位置でのＬＯＣＯＳ酸化膜２３の直下において、その場所での電界強度と上記電位差や耐圧との関係を図１１および図１２Ａ〜図１２Ｃの結果を用いてプロットした。その結果、図１４に示すグラフが得られ、電位差および耐圧は近似線上にプロットされた。また、この図から分かるように、電界強度が７．０×１０-5Ｖ／ｃｍ以上で、局所的な電位差が大きくなり、耐圧が低下した。
【００７３】
これらのことから、電界強度が７．０×１０-5Ｖ／ｃｍ以上となるとき、つまりＳＲＦＰ３４の不純物濃度に換算すれば１×１０18ｃｍ-3未満になると近似線で示されるように電位差が上昇すると共に耐圧が低下することが確認された。したがって、ＳＲＦＰ３４の不純物濃度を１×１０18ｃｍ-3以上とすることで、耐圧バラツキを抑制できると共に所望の耐圧が得られることが分かる。なお、図１４において、耐圧についてのプロットは実測データであるが、電位差のシミュレーションデータを用いている。
【００７４】
以上の理由により、本実施形態では、ＳＲＦＰ３４のうち少なくとも最も低電圧側となるエミッタ側の端部において、その不純物濃度が１×１０18ｃｍ-3以上となるようにしている。これにより、ＳＲＦＰ３４の空乏化による不純物濃度（ホール濃度）の低下を抑制でき、耐圧バラツキを抑制することが可能となる。これにより、歩留りを向上させることが可能な横型素子を実現できる。なお、ここでは、横型ＩＧＢＴ８のＳＲＦＰ３４を例として説明したが、横型ＦＷＤ７のＳＲＦＰ２１についても同様の条件とすることで、同様の効果を得ることができる。
【００７５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してＳＲＦＰ２１、３４の抵抗値（抵抗率）の設定に基づいて、第１実施形態と同様の効果を得られるようにしたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００７６】
本実施形態では、ＳＲＦＰ２１、３４の抵抗値の設定に基づいて、耐圧バラツキを抑制することが可能な構成となるようにしている。第１実施形態のように、基本的にはＳＲＦＰ２１、３４における不純物濃度を制御することで耐圧バラツキを抑制できるが、不純物濃度ではなく抵抗値として把握することもできる。このため、本実施形態では、ＳＲＦＰ２１、３４の抵抗値の設定により第１実施形態と同様の効果を得るようにする。
【００７７】
以下、ＳＲＦＰ２１、３４の抵抗値の設定の理由について説明するが、抵抗値の設定は基本的には横型ＦＷＤ７と横型ＩＧＢＴ８とで変わりはないため、ここでは横型ＦＷＤ７のＳＲＦＰ２１を例として説明する。
【００７８】
本発明者らは、横型ＦＷＤ７のＳＲＦＰ２１の抵抗値（もしくは抵抗率）を変化させてＳＲＦＰ２１の抵抗値と耐圧との関係についても調べた。図１５は、図２および図３に示した横型ＦＷＤ７のＳＲＦＰ２１の抵抗値を変化させた時の抵抗値（Ω／□）もしくは抵抗率（Ω・ｃｍ）と耐圧の関係を示した図である。
【００７９】
この図に示すように、ＳＲＦＰ２１の抵抗値（もしくは抵抗率）に対して耐圧が変化し、耐圧バラツキも変化している。例えば、ＳＲＦＰ２１の抵抗値として１×１０5〜１×１０6Ω／□（抵抗率で言えば１×１０-2〜１×１０-1Ω・ｃｍ）を狙って不純物をドープした。この場合には、耐圧７００Ｖ以上（具体的には７５０Ｖ程度）という高い耐圧を少ないバラツキで得ることができることが確認された。しかしながら、１×１０6Ω／□以上となるように不純物をドープした場合、耐圧が低下するのに加えてバラツキが大きくなり、安定して目標耐圧を得ることができなくなった。
【００８０】
このため、６００Ｖ以上の高耐圧まで保証できる横型ＦＷＤ７とするためには、耐圧バラツキを見込んでＳＲＦＰ２１の抵抗値を設定しなければならず、１×１０6Ω／□以下にすれば、耐圧バラツキを抑制でき、確実に６００Ｖ以上の高耐圧まで保証することが可能になる。したがって、本実施形態では、横型ＦＷＤ７のＳＲＦＰ２１の抵抗値を１×１０6Ω／□以下に設定するようにしている。
【００８１】
また、ＳＲＦＰ２１への不純物のドーズ量と耐圧バラツキとの関係についても調べた。図１６は、ＳＲＦＰ２１への不純物のドーズ量と耐圧バラツキとの関係を示した図である。この図では、耐圧バラツキをΔＶ（Ｖ）で表してある。
【００８２】
この図に示されるように、１×１０13ｃｍ-3以下というドーズ量としてＳＲＦＰ２１を作成した場合の耐圧バラツキΔＶは１８０Ｖという大きな値となった。これに対して、２×１０13ｃｍ-3以上のドーズ量としてＳＲＦＰ２１を作成した場合の耐圧バラツキΔＶは２０Ｖ以下という小さな値になった。これは、活性化率などによってＳＲＦＰ２１の抵抗値が変化するためと考えられ、より高いドーズ量とする方が横型ＦＷＤ７のＳＲＦＰ２１の抵抗値のバラツキが小さくなり、耐圧バラツキΔＶも小さな値になると考えられる。したがって、ＳＲＦＰ２１を抵抗値が１×１０6Ω／□以下とするような高いドーズ量とすることで、耐圧バラツキを小さくすることが可能になると言える。
【００８３】
さらに、ＳＲＦＰ２１の抵抗値と耐圧低下の関係について、高温ブロッキング試験により調べた。図１７は、高温ブロッキング試験によりＳＲＦＰ２１の抵抗値と耐圧低下の関係について調べた結果を示した図である。具体的には、図１のように横型ＦＷＤ７と横型ＩＧＢＴ８が並列接続された構成において、ＳＲＦＰ２１の抵抗値を２．１×１０6Ω／□と９２．８×１０3Ω／□とし、１７５℃の温度下において、カソード−アノード間に６００Ｖの電圧を掛け、電流を１μＡ流したときの通電時間Ｔｉｍｅ（ｈｒ）に対するコレクタ−エミッタ間電圧ＶCEの変化について調べた。このとき、ＳＲＦＰ２１の間隔を１．２μｍ、埋込酸化膜１１ｂの厚みを５μｍ、活性層１１ｃの厚みを１５μｍとして試験を行っている。
【００８４】
その結果、ＳＲＦＰ２１の抵抗値が１×１０6Ω／□以下となる９２．８×１０3Ω／□の場合には、高温ブロッキング試験によって耐圧が低下しないが、ＳＲＦＰ２１の抵抗値が１×１０6Ω／□よりも大きくなる２．１×１０6Ω／□の場合には、高温ブロッキング試験によって耐圧が低下していっていることが確認された。このように、ＳＲＦＰ２１の抵抗値が１×１０6Ω／□以下となるようにすることで、環境温度に対する耐久耐圧性能を備えた横型ＦＷＤ７とすることも可能となる。
【００８５】
以上の理由により、本実施形態では、横型ＦＷＤ７や横型ＩＧＢＴ８に備えられるＳＲＦＰ２１、３４について、抵抗値が１×１０6Ω／□以下となるようにしている。このように、横型ＦＷＤ７や横型ＩＧＢＴ８に備えられるＳＲＦＰ２１、３４について、抵抗値を１×１０6Ω／□以下とすることにより、耐圧バラツキを抑制することが可能となり、的確に目標とする耐圧を得ることができる製品とすることが可能になる。したがって、製品の歩留りを向上させることが可能となる。
【００８６】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１、第２実施形態に対して活性層１１ｃの底部の構成を変更したものであり、その他に関しては第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。
【００８７】
図１８は、本実施形態にかかる半導体装置に備えられる横型ＦＷＤ７の断面構造を示した図であり、図３のＡ−Ａ’断面に相当する図である。ここでは、横型ＦＷＤ７について示してあるが、横型ＩＧＢＴ８についても、同様の構造を適用できる。
【００８８】
図１８に示すように、活性層１１ｃの底部、具体的には埋込酸化膜１１ｂとの境界面に、活性層１１ｃと同じ導電型かつ活性層１１ｃよりも高不純物濃度とされた界面層としての界面ｎ型層１１ｅを備えた構造としている。このように、界面ｎ型層１１ｅを備える構造において、上記のようにＳＲＦＰ２１の不純物濃度が１×１０18ｃｍ-3以上となるようにしたり、抵抗値が１×１０6Ω／□以下となるようにすることで、第１、第２実施形態と同様の効果を得ることができる。
【００８９】
さらに、界面ｎ型層１１ｅが備えられた構造においては、ＳＲＦＰ２１の間隔、つまり渦巻状に巻回されているＳＲＦＰ２１の隣り合うもの同士の間の距離を狭くすることで、電界緩和効果を向上でき、耐圧が向上させられるという効果も得られることも確認している。図１９（ａ）は、ＳＲＦＰ２１の間隔を２．５μｍとした場合と１．０μｍとした場合とで界面ｎ型層１１ｅのドーズ量（ｃｍ-2）とブレークダウン電圧（Ｖ）との関係を実験により調べた結果を示す図であり、図１９（ｂ）は、図１９（ａ）のうちの１．８×１０12ｃｍ-2のときと２．３×１０12ｃｍ-2のときを抜き出した図である。この実験では、埋込酸化膜１１ｂの厚みを５μｍとして行っている。
【００９０】
この図に示されるように、界面ｎ型層１１ｅのドーズ量を大きくするとブレークダウン電圧が増加していき、さらにドーズ量を大きくすると今度はブレークダウン電圧が低下していく。ここで、ＳＲＦＰ２１の間隔とブレークダウン電圧との関係を見てみると、ＳＲＦＰ２１の間隔が狭い時の方が広い時と比較してブレークダウンダウン電圧が高くなっていることが判る。具体的には、界面ｎ型層１１ｅのドーズ量が１．３×１０12ｃｍ-2から２．８×１０12ｃｍ-2の範囲において、ＳＲＦＰ２１の間隔が１．０μｍとした場合の方が２．５μｍとした場合よりもブレークダウン電圧が高くなっている。
【００９１】
このように、界面ｎ型層１１ｅが備えられた構造において、ＳＲＦＰ２１の間隔を狭くすることで、電界緩和効果を向上でき、耐圧が向上させられるという効果も得ることができる。
【００９２】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態では、第１〜第３実施形態の構造の半導体装置の具体的な配線構造の一例について説明する。
【００９３】
図２０は、本実施形態にかかる半導体装置に備えられる横型ＦＷＤ７の上面レイアウト図である。また、図２１Ａは、図２０のＣ−Ｃ’断面図、図２１Ｂは、図２０のＤ−Ｄ’断面図である。なお、図２１Ａおよび図２１Ｂにおいて、第１実施形態の半導体装置に備えてあったｐ+型高不純物濃度領域１８を省略しているなど、図面を簡略化してあるが、勿論、これらを備えた構造とすることもできる。また、ここでは第１実施形態の構造についての配線構造を示してあるが、第２実施形態のように界面ｎ型層１１ｅが備えられた構造としても良い。
【００９４】
図２０に示されるように、横型ＦＷＤ７の素子構造が構成された基板上に各部に接続される配線構造が備えられている。具体的には、本実施形態では、配線構造を次のような構造としている。
【００９５】
図２１Ａおよび図２１Ｂに示すように、ＳＲＦＰ２１を形成した基板表面に第１層間絶縁膜としてのＢＰＳＧ膜４０が形成され、このＢＰＳＧ膜４０にＳＲＦＰ２１の両端を開口させると共にｎ+型カソードコンタクト領域１４やｐ型アノード領域１６を露出させるコンタクトホールが形成されている。そして、ＢＰＳＧ膜４０の表面にＡｌなどからなるカソード電極１９およびアノード電極２０が形成され、コンタクトホールを介して、カソード電極１９がｎ+型カソードコンタクト領域１４およびＳＲＦＰ２１の一端と接続され、アノード電極２０がｐ型アノード領域１６とＳＲＦＰ２１の他端と接続されている。
【００９６】
さらに、カソード電極１９やアノード電極２０およびＢＰＳＧ膜４０の表面に、シリコン窒化膜４１、層間絶縁膜４２、第１ＳＯＧ膜４３、層間絶縁膜４４が順に形成されている。シリコン窒化膜４１は、水分から素子をブロックするために設けられている。層間絶縁膜４２、４４は第２層間絶縁膜として設けられている。第１ＳＯＧ膜４３も第２層間絶縁膜として設けられているが、流動性が高い膜であることから、平坦性を向上させるために配置してある。
【００９７】
これら各膜４１〜４４には、カソード電極１９やアノード電極２０を露出させるようにコンタクトホールが形成されている。そして、層間絶縁膜４４の表面には１ｓｔＡｌ配線４６が形成されており、配線４６ａがコンタクトホールを介してカソード電極１９に電気的に接続されていると共に、配線４６ｂがコンタクトホールを介してアノード電極２０に電気的に接続されている。
【００９８】
また、１ｓｔＡｌ配線４６および層間絶縁膜４４の表面には、層間絶縁膜４７、第２ＳＯＧ膜４８および層間絶縁膜４９が順に形成されている。層間絶縁膜４７、４９は第３層間絶縁膜として設けられている。第２ＳＯＧ膜４８も第３層間絶縁膜として設けられているが、流動性が高い膜であることから、平坦性を向上させるために配置してある。これら各膜４７〜４９には、配線４６ａ、４６ｂを露出させるようにコンタクトホールが形成されている。そして、第５ＴＥＯＳ膜４９の表面には２ｎｄＡｌ配線５０が形成されており、配線５０ａがコンタクトホールを介してカソード電極１９に繋がる配線４６ａに電気的に接続されていると共に、配線５０ｂがコンタクトホールを介してアノード電極２０に繋がる配線４６ｂに電気的に接続されている。
【００９９】
図２０および図２１Ｂに示されるように、１ｓｔＡｌ配線４６や２ｎｄＡｌ配線５０は、それぞれ、ｎ+型カソードコンタクト領域１４およびｐ型アノード領域１６の長手方向に沿って延設されている。各配線４６、５０のうちｐ型アノード領域１６に接続される側はその長手方向一方向に引き出され、ｎ+型カソードコンタクト領域１４に接続される側はその長手方向一方向側であって、ｐ＋型アノード領域１６に接続される側と反対側に引き出されている。このため、図２１Ｂに示すように、横型ＦＷＤ７を構成する各層やＳＲＦＰ２１の上方にはｎ+型カソードコンタクト領域１４に接続される各配線４６、５０が延設され、高電圧が印加される状態になっている。
【０１００】
そして、これらの表面全域を覆うようにＰ−ＳｉＮからなる保護膜５１が成膜されている。このような構成により、横型ＦＷＤ７の配線構造が構成されている。
【０１０１】
このような配線構造において、各層間絶縁膜（ＳＯＧ膜など）には水分が含まれており、水分中のＨやＯが素子側に入り込むと、素子特性に影響を及ぼす可能性があるが、それよりも下層にシリコン窒化膜４１を配置することで、水分をブロックすることが可能となり、素子特性への影響を抑制することが可能となる。特に、上記したような高電圧が印加される各配線４６、５０が横型ＦＷＤ７を構成する各層やＳＲＦＰ２１の上方に配置されていると、高電圧の影響でＨやＯなどの＋電荷を有するイオンが下方に移動し易い。このため、シリコン窒化膜４１を配置して水分をブロックすることが有効となる。この水分の下方への移動は、上記した図１７に示されるように時間と共にコレクタ−エミッタ間電圧ＶCEが低下していることからも確認されており、この結果からも、水分をブロックすることが有効であることが分かる。
【０１０２】
なお、ここでは横型ＦＷＤ７の配線構造として説明したが、勿論、横型ＩＧＢＴ８についても同様の配線構造を適用することができる。
【０１０３】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態でも、第１〜第３実施形態の構造の半導体装置の具体的な配線構造の一例について説明する。なお、本実施形態の配線構造の基本構造は第４実施形態と同様であるため、第４実施形態と異なる部分についてのみ説明する。
【０１０４】
図２２は、本実施形態にかかる半導体装置に備えられる横型ＦＷＤ７の断面図である。この図に示されるように、本実施形態では、シリコン窒化膜４１をＢＰＳＧ膜４０の下層に配置している。その他の構造については第４実施形態と同様である。
【０１０５】
このように、シリコン窒化膜４１をＢＰＳＧ膜４０の下層に配置すると、より下層にシリコン窒化膜４１を配置した構造となるため、ＢＰＳＧ膜４０内に存在する水分についてもシリコン窒化膜４１によってブロックすることが可能となる。したがって、さらに素子特性への影響を抑制することが可能となる。
【０１０６】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第１実施形態に対して半導体基板としてＳＯＩ基板１１以外のものを用いたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【０１０７】
図２３は、本実施形態にかかる横型ＦＷＤ７の断面構成を示した図である。この図に示すように、ｐ-型シリコン基板６１の上にｎ-型層６２を形成したものを半導体基板６０として用いている。そして、ｎ-型層６２によってｎ-型ドリフト層１２を構成し、ｎ-型ドリフト層１２の表面からｐ-型シリコン基板６１に達するように、幅０．６７±０．０７μｍのトレンチ６３が形成され、トレンチ６３内を埋め込むようにＢＰＳＧ膜からなる絶縁分離領域６４が形成されている。この絶縁分離領域６４は、横型ＦＷＤ７の周囲を囲むように形成されており、この絶縁分離領域６４により、素子分離構造が構成されている。
【０１０８】
このように、半導体基板６０としてｐ-型シリコン基板６１のような単なるシリコン基板などを用いた構造の横型ＦＷＤ７としても良い。
【０１０９】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態も、第１実施形態に対して半導体基板としてＳＯＩ基板１１以外のものを用いたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【０１１０】
図２４は、本実施形態にかかる横型ＦＷＤ７の断面構成を示した図である。この図に示すように、ｐ-型シリコン基板６１の上にｎ-型層６２を形成したものを半導体基板６０として用いている。そして、ｎ-型層６２によってｎ-型ドリフト層１２を構成し、ｎ-型ドリフト層１２の表面からｐ-型シリコン基板６１に達するように、ｐ-型分離領域６５が形成されている。このｐ-型分離領域６５は、横型ＦＷＤ７の周囲を囲むように形成されており、このｐ-型分離領域６５とｎ-型ドリフト層２２とのＰＮ接合により、接合分離構造が構成されている。
【０１１１】
このように、半導体基板６０としてｐ-型シリコン基板６１のような単なるシリコン基板などを用いた、接合分離型の横型ＦＷＤ７としても良い。
【０１１２】
（他の実施形態）
上記第１実施形態では横型ＩＧＢＴ８について、第２実施形態以降では横型ＦＷＤ７について、主に説明した。しかしながら、上記各実施形態で適用した構造については、横型ＦＷＤ７および横型ＩＧＢＴ８それぞれで適用できるし、他の横型素子についても適用することができる。例えば、横型ＦＷＤ７および横型ＩＧＢＴ８の他には、横型ＬＤＭＯＳなどについて本発明を適用することができる。図２５は、横型ＬＤＭＯＳの上面レイアウトを示した図である。この図に示すように、ドレイン領域７０を中心としてゲート電極７１やソース領域７２を配置し、ドレイン領域７０を中心として渦巻状に巻回されたＳＲＦＰ７３を備えた構造としている。このような横型ＬＤＭＯＳについても、上記各実施形態で説明した構造を適用することができる。
【０１１３】
さらに、上記各実施形態では、抵抗性フィールドプレート（ＲＦＰ）として渦巻き型となるＳＲＦＰ２１、３４を例に挙げたが、渦巻き型に限るものではない。すなわち、低電圧とされる電極（横型ＦＷＤ７であればアノード、横型ＩＧＢＴ８であればエミッタ）側において、抵抗性フィールドプレートの端部の不純物濃度を１×１０18ｃｍ-3以上にすることで、上記各実施形態の効果が得られる。
【０１１４】
なお、抵抗性フィールドプレートの端部とは、抵抗性フィールドプレートのうち低電圧側の電極に接続される拡散層と対向する部分を意味している。上記各実施形態で示したような渦巻き型とされたＳＲＦＰ２１、３４であれば、渦巻きのうち最も低電圧とされる電極側の一周、より詳しくはその周のうち、少なくとも当該電極に接続される拡散層と対向する部分の不純物濃度を１×１０18ｃｍ-3以上にすれば良い。また、例えば、図２６に示おいて破線ハッチングで示したように、抵抗性フィールドプレート２１をカソード側からアノード側に向けて全面形成（ベタ形成）することもでｋりう。この場合、前面形成された抵抗性フィールドプレート２１のうちの少なくともアノード電極２０に接続されたｐ型アノード領域１６と対向する部分（図中太線で示した部分）の不純物濃度を１×１０18ｃｍ-3以上にすれば良い。
【０１１５】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型とした構造（例えば、ｎチャネルタイプのＩＧＢＴ）を例に挙げて説明したが、各構成要素の導電型を反転させた構造（例えばｐチャネルタイプのＩＧＢＴ）に対しても本発明を適用することができる。
【符号の説明】
【０１１６】
７      横型ＦＷＤ
８      横型ＩＧＢＴ
１１    ＳＯＩ基板
１１ａ  支持基板
１１ｂ  埋込酸化膜
１１ｃ  活性層
１１ｅ  界面ｎ型層
１９    カソード電極
２０    アノード電極
２１    ＳＲＦＰ
３１    ゲート電極
３２    コレクタ電極
３３    エミッタ電極
３４    ＳＲＦＰ
６０    半導体基板
６２    ｎ-型層
【図１】
0005637188.tif 000002
【図２】
0005637188.tif 000003
【図３】
0005637188.tif 000004
【図４】
0005637188.tif 000005
【図５】
0005637188.tif 000006
【図６Ａ】
0005637188.tif 000007
【図６Ｂ】
0005637188.tif 000008
【図６Ｃ】
0005637188.tif 000009
【図７Ａ】
0005637188.tif 000010
【図７Ｂ】
0005637188.tif 000011
【図７Ｃ】
0005637188.tif 000012
【図８Ａ】
0005637188.tif 000013
【図８Ｂ】
0005637188.tif 000014
【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
0005637188.tif 000018
【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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【図１４】
0005637188.tif 000022
【図１５】
0005637188.tif 000023
【図１６】
0005637188.tif 000024
【図１７】
0005637188.tif 000025
【図１８】
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【図１９】
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【図２０】
0005637188.tif 000028
【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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【図２３】
0005637188.tif 000032
【図２４】
0005637188.tif 000033
【図２５】
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【図２６】
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