(57)【特許請求の範囲】
【請求項１】
半導体基板に配置されて、一側部から他の側部に向けて順に位置する第１ないし第３領域を有する活性領域と、
前記活性領域を画定するように、前記半導体基板に配置された不活性領域と、
前記活性領域及び前記不活性領域に部分的に埋められて前記活性領域と直角に交差するように前記第１と第２領域間、及び、前記第２と第３領域間にそれぞれ位置して、前記活性領域及び前記不活性領域を通るゲートパターンと、
前記ゲートパターン上に位置して前記ゲートパターンと直角に交差し、及び、前記不活性領域と重畳し、そして前記第２領域と所定領域を介して電気的に接続するビットラインパターンと、
前記ゲートパターンを覆い、そして前記ビットラインパターンを囲んで前記ビットラインパターンを露出する層間絶縁膜と、
前記層間絶縁膜上に位置して第１ストレージノードを介して前記第１領域及び前記不活性領域と重畳し、そして第２ストレージノードを介して前記第３領域及び前記不活性領域及び前記ビットラインパターンと重畳するように前記活性領域と電気的に接続するストレージノードと、
を含み、
前記ストレージノードから選択された一つは、前記第３領域において前記ビットラインパターンと接触し、
前記活性領域、前記ゲートパターン、前記ビットラインパターン、前記ノードコンタクト及び前記ストレージノードを前記半導体基板の行及び列の交差点のそれぞれに配置され、
前記活性領域に隣接する前記半導体基板に複数の隣接した活性領域をさらに含み、
前記隣接した活性領域のそれぞれは第１ないし第３領域を有し、前記半導体基板の同一行において前記活性領域の前記第１ないし第３領域は前記活性領域に隣接する一つの活性領域の前記第１ないし第３領域と対向し、そして前記半導体基板の同一列において前記活性領域の前記第３領域は前記活性領域に隣接する一つの活性領域の前記第１領域と対向し、
前記半導体基板の前記行及び前記列の前記交差点において、
選択されたストレージノードは前記ビットラインパターンと前記隣接する一つのビットラインパターンとの間に画定されて互いに対角線に配置されることを特徴とする半導体装置。
【請求項２】
前記ゲートパターンは前記半導体基板の少なくとも一つの行に配置され、前記ビットラインパターンは前記半導体基板の一つの列に配置され、そして前記ゲートパターン及び前記ビットラインパターンは前記少なくとも一つの行及び前記一つの列の交差点で直角に交差することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ビットラインパターンは、前記半導体基板の前記同一行において前記活性領域及び前記隣接する一つの活性領域間の前記不活性領域上に少なくとも部分的に配置されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１ストレージノードは、前記活性領域上に少なくとも部分的に配置され、そして前記活性領域に隣接する一つのビットラインパターンと部分的に重畳することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体基板の前記行及び前記列の前記交差点において、
前記選択されたストレージノードは前記隣接する活性領域に対して前記活性領域上にジグザグに配置されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記半導体基板の前記行及び前記列の前記交差点において、
隣接するビットラインパターンのストレージノードは一方向に向けて活性領域を異にして互いに対角線に配置され、そして前記一方向と直角する他方向に向けて互いに対角線に配置されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
半導体基板に不活性領域を形成し、前記不活性領域は活性領域を画定するように形成する工程と、
前記活性領域を直角に交差するように前記活性領域及び前記不活性領域に二つのゲートパターンを形成する工程と、
前記ゲートパターンを覆うように前記活性領域上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上に位置して前記ゲートパターンと直角に交差するビットラインパターンを形成し、前記ビットラインパターンは前記活性領域の周辺の前記不活性領域上に位置し、そして前記第１層間絶縁膜を介して前記ゲートパターン間の前記活性領域と電気的に接続するように形成する工程と、
前記ビットラインパターンを覆うように前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
前記第１及び第２層間絶縁膜を介して前記ゲートパターンの周辺の前記活性領域、前記不活性領域及び前記ビットラインパターンと重畳し、そして前記ゲートパターンの周辺の前記活性領域と電気的に接続するストレージノードを形成する工程と
を含み、
前記ストレージノードを前記ゲートパターンの周辺の前記活性領域と電気的に接続させる工程は、
前記第１及び第２層間絶縁膜にノードコンタクトホールを形成し、前記ノードコンタクトホールは前記ゲートパターンの周辺の前記活性領域を露出するように形成し、そして前記ビットラインコンタクトホールは前記ノードコンタクトホール間に形成する工程と、
前記ノードコンタクトホールをそれぞれ埋め込むノードコンタクトを形成し、前記ノードコンタクトは導電物質を用いて形成する工程と、
前記ストレージノードを前記ノードコンタクトとそれぞれ接触する工程と、を含み、
前記活性領域、前記ゲートパターン、前記ビットラインパターン、前記ノードコンタクト及び前記ストレージノードは前記半導体基板の行及び列の交差点に位置する工程を含み、
前記半導体基板の前記行及び前記列の前記交差点において、
前記ストレージノードは選択された一つの活性領域でその活性領域の周辺に位置する二つの隣接したビットラインパターンと部分的にそれぞれ重畳するように形成され、かつ、  前記ストレージノードは前記選択された一つの活性領域でその活性領域の周辺に位置する前記二つの隣接したビットラインパターン間に画定されて互いに対角線で対向するように形成されることを特徴とする半導体装置の形成方法。
【請求項８】
前記ゲートパターンを形成する工程は、
前記半導体基板に前記ゲートパターンに対応するモールディングホールを形成する工程と、
前記モールディングホールにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に位置して前記モールディングホールを部分的にそれぞれ埋め込むゲートを形成する工程と、
前記ゲート上に位置して前記モールディングホールをそれぞれ埋め込み、そして前記活性領域及び前記不活性領域の主表面から突出するゲートキャッピングパターンを形成する工程と、を含み、
前記ゲートは導電物質を用いて形成することを特徴とする請求項７に記載の半導体装置の形成方法。
【請求項９】
前記ビットラインパターンを形成する工程は、
前記第１層間絶縁膜にビットラインコンタクトホールを形成し、前記ビットラインコンタクトホールは前記ゲートパターン間の前記活性領域を露出させるように形成する工程と、
前記ビットラインコンタクトホールを埋め込むビットラインコンタクトを形成する工程と、
前記ビットラインコンタクトを覆うようにビットライン導電膜及びビットラインキャッピング膜を形成する工程と、
前記第１層間絶縁膜を露出させるように前記ビットラインキャッピング膜及び前記ビットライン導電膜を順にエッチングする工程と、を含み、
前記ビットラインコンタクトは導電物質を用いて形成され、そして前記ビットラインパターンはそのパターンの所定領域を介して前記ビットラインコンタクトと接触することを特徴とする請求項８に記載の半導体装置の形成方法。
【請求項１０】
前記ストレージノードのうちの一つは、前記ノードコンタクトのうちの一つと前記ビットラインパターンと接触することを特徴とする請求項７に記載の半導体装置の形成方法。
【請求項１１】
前記半導体基板の選択された一つの行において前記活性領域に隣接する活性領域は前記活性領域と同一中心及び同一面積を有しながら水平に形成され、そして前記半導体基板の選択された一つの列において前記活性領域に隣接する活性領域は前記活性領域と同一中心及び同一面積を有しながら水平に形成されることを特徴とする請求項７に記載の半導体装置の形成方法。
【請求項１２】
前記半導体基板の前記行及び前記列の前記交差点において、
前記ゲートパターンは前記半導体基板の少なくとも一つの行に沿って形成され、前記ビットラインパターンは前記半導体基板の一つの列に沿って形成され、そして前記ゲートパターン及び前記ビットラインパターンは前記交差点から互いに直角に交差するように形成されることを特徴とする請求項１１に記載の半導体装置の形成方法。
【請求項１３】
前記半導体基板の前記行及び前記列の前記交差点において、
前記ビットラインパターンは前記半導体基板の前記選択された一つの行で前記二つの隣接する活性領域間の前記不活性領域に形成されることを特徴とする請求項１２に記載の半導体装置の形成方法。
【請求項１４】
前記半導体基板の前記行及び前記列の前記交差点において、
前記二つの隣接したビットラインパターン間のストレージノードはジグザグに活性領域上に形成されることを特徴とする請求項７に記載の半導体装置の形成方法。
【請求項１５】
前記半導体基板の前記行及び前記列の前記交差点において、
三つの隣接するビットラインパターン間に互いに隣接するストレージノードは一方向に向けて活性領域を異にして対角線で形成され、そして前記一方向と直角する他方向に向けて前記活性領域から選択された一つに、二つずつ対応して対角線で形成されることを特徴とする請求項７に記載の半導体装置の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその形成方法に係り、特に、活性領域上においてビットラインパターンの一側部から互いに異なる距離にそれぞれ離隔するストレージノードを有する半導体装置及びその形成方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  Ｈａｖｉｎｇ  Ｓｔｏｒａｇｅ  Ｎｏｄｅｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  Ｏｆ  Ｆｏｒｍｉｎｇ  Ｔｈｅ  Ｓａｍｅ）に関する。
【背景技術】
【０００２】
典型的に、半導体装置は集積度向上のためにデザインルールを継続的に縮小させながら製造していた。前記半導体装置は、活性領域、ゲートパターン、ビットラインパターン及びストレージノードを有することができる。この場合に、前記活性領域、ゲートパターン、ビットラインパターン及びストレージノードの大きさは、縮小したデザインルールに従って小さくすることができる。さらに、前記活性領域は縮小する以前のデザインルールに対し単位面積当たりの集積度を高めるためにゲートパターンまたはビットラインパターンに対して半導体基板に斜めに配置される。前記ゲートパターン及びビットラインパターンは、活性領域上に順に配置される。そして、前記ストレージノードは、ゲートパターン及びビットラインパターン間に露出する活性領域の縁に配置される。これにより、前記半導体装置は縮小したデザインルールを有して集積度を向上することができる。
【０００３】
しかし、前記半導体装置は、縮小したデザインルールを有し、斜めに配置された活性領域上にゲートパターン、ビットラインパターン及びストレージノードのシェアを大きく増加させる構造を有することはできない。なぜなら、前記ゲートパターン、ビットラインパターン及びストレージノードは、半導体基板の行及び列に沿って水平及び垂直に移動する半導体フォト装備の整列システムを無視しながら活性領域と重畳されるからである。すなわち、前記ゲートパターン、ビットラインパターン及びストレージノードは、それらの間の電気的なショートを避けながら活性領域と好ましく整列することができない。よって、前記ゲートパターン、ビットラインパターン及びストレージノードはそれらの間の電気的なショートを避けるために活性領域上で低いシェアを有するように配置される。前記活性領域は、ゲートパターン、ビットラインパターン及びストレージノードと好ましくない電気的な相互作用をすることもある。これによって、前記活性領域、ゲートパターン、ビットラインパターン及びストレージノードは、縮小したデザインルールにおいて半導体装置の電気的な特性を劣化させる。
【０００４】
前記活性領域、ワードライン、ビットライン及びストレージノードを有する半導体装置は、特許文献１によってＪｅ−Ｍｉｎ  Ｐａｒｋにより開示された。前記特許文献１によれば、前記活性領域は、ワードラインまたはビットラインに対して半導体基板に斜めに配置される。前記ワードライン及びビットラインは、互いに直角に交差するように活性領域上に順に配置される。前記ビットラインは活性領域に電気的に接続できるように活性領域の中央領域を通るように配置される。前記ストレージノードは、ワードライン及びビットラインに露出する活性領域の縁に配置される。
【０００５】
しかし、前記特許文献１は、継続的に縮小するデザインルールに対応することのできない半導体装置を提供することもある。なぜなら、前記半導体装置は活性領域上において互いに直角に交差するワードライン及びビットラインを有するからである。すなわち、前記ワードライン及びビットラインは、斜めに配置された活性領域上でシェアを大きく有することができる。さらに、前記活性領域は、ワードラインまたはビットラインに対して斜めに配置されるので、継続的に縮小するデザインルールにおいてワードライン及びビットラインに露出される面積もますます小さくすることができる。これによって、前記ストレージノードは、継続的に縮小するデザインルールにより活性領域と電気的に好適に接続することができない場合もある。
【０００６】
以下に、前記上述した従来技術の問題点を解決することができ、そして従来技術と比べて優れた技術的な特徴を有する本発明を説明する。
【特許文献１】米国特許第７，１８３，６０３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする技術的課題は、活性領域上においてビットラインパターンの一側部から互いに異なる距離にそれぞれ離隔するストレージノードを有する半導体装置を提供することにある。
【０００８】
本発明が解決しようとする他の技術的課題は、継続的なデザインルールの縮小にかかわらず活性領域上にシェアを高める、活性領域上でビットラインパターンの一側部から互いに異なる距離にそれぞれ離隔するストレージノードを有する半導体装置の形成方法を提供することにある。
【課題を解決するための手段】
【０００９】
前記技術的課題を解決する手段として、本発明は選択された一つの活性領域上でビットラインパターンの一側部から互いに異なる距離にそれぞれ離隔するストレージノードを有する半導体装置及びその形成方法を提供する。
【００１０】
本発明の態様による半導体装置は、半導体基板に配置された活性領域を含む。前記活性領域は、一側部から他の側部に向けて順に位置する第１ないし第３領域を有する。前記活性領域を画定できるように前記半導体基板に不活性領域が配置される。前記活性領域及び前記不活性領域に部分的に埋められるゲートパターンが配置される。前記ゲートパターンは、前記活性領域と直角に交差するように前記第１と第２領域間、及び、前記第２と第３領域間にそれぞれ位置して、前記活性領域及び前記不活性領域を通る。前記ゲートパターン上に位置して前記ゲートパターンと直角に交差するビットラインパターンが配置される。前記ビットラインパターンは前記不活性領域と重畳し、そして前記第２領域と所定領域を介して電気的に接続する。前記ゲートパターンを覆い、そして前記ビットラインパターンを囲む層間絶縁膜が配置される。前記層間絶縁膜は前記ビットラインパターンを露出させる。前記層間絶縁膜上に位置して前記第１及び第３領域と電気的にそれぞれ接続するストレージノードが配置される。前記ストレージノードは選択された一つを介して前記第１領域及び前記不活性領域と重畳し、そして残りを介して前記第３領域及び前記不活性領域及び前記ビットラインパターンと重畳する。
【００１１】
本発明の選択された実施形態によれば、前記ストレージノードから選択された一つは前記第３領域で前記ビットラインパターンと接触することができる。
【００１２】
本発明の選択された実施形態によれば、前記半導体装置は、前記活性領域、前記ゲートパターン、前記ビットラインパターン、前記ノードコンタクト及び前記ストレージノードを前記半導体基板の行（Ｒｏｗ）及び列（Ｃｏｌｕｍｎ）の交差点のそれぞれに、さらに含むことができる。
【００１３】
本発明の選択された実施形態によれば、前記半導体基板の選択された一つの行で二つの近接する活性領域は、前記第１ないし第３領域を介して互いに対向することができる。そして、前記半導体基板の選択された一つの列で二つの隣接する活性領域は前記第１及び第３領域を介して互いに対向することができる。
【００１４】
本発明の選択された実施形態によれば、前記半導体基板の前記行及び前記列の前記交差点において、前記ゲートパターンは前記行のそれぞれに沿って配置させることができる。前記ビットラインパターンは前記列のそれぞれに沿って配置させることができる。そして、前記ゲートパターン及び前記ビットラインパターンは前記交差点にて互いに直角に交差することができる。
【００１５】
本発明の選択された実施形態によれば、前記半導体基板の前記行及び前記列の前記交差点において、前記ビットラインパターンは前記半導体基板の前記選択された一つの行に沿った前記二つの近接する活性領域間の前記不活性領域に配置される。
【００１６】
本発明の残り実施形態によれば、前記半導体基板の前記行及び前記列の前記交差点において、前記ストレージノードは選択された一つの活性領域においてその活性領域の周辺に位置する二つの近接したビットラインパターンと部分的にそれぞれ重畳することができる。
【００１７】
本発明の残り実施形態によれば、前記半導体基板の前記行及び前記列の前記交差点において、前記ストレージノードは前記選択された一つの活性領域においてその活性領域の周辺に位置する前記二つの近接したビットラインパターン間に画定されるように互いに対角線に対向するように配置される。
【００１８】
本発明の残り実施形態によれば、前記半導体基板の前記行及び前記列の前記交差点において、前記二つの近接したビットラインパターン間のストレージノードはジグザグに活性領域上に配置される。
【００１９】
本発明の残り実施形態によれば、前記半導体基板の前記行及び前記列の前記交差点において、三つの隣接するビットラインパターン間に互いに近接するストレージノードは一方向に向けて活性領域を異にして前記三つの近接するビットラインパターン間に対角線に配置され、そしてその方向と直角する他方向に向けて選択された一つの前記活性領域から二つずつ対応して前記三つの隣接するビットラインパターン間に対角線に配置される。
【００２０】
本発明の態様による半導体装置の形成方法は半導体基板に不活性領域を形成することを含む。前記不活性領域は活性領域を画定するように形成される。前記活性領域を直角に交差するように、前記活性領域及び前記不活性領域に二つのゲートパターンを形成する。前記ゲートパターンを覆うように前記活性領域上に第１層間絶縁膜を形成する。前記第１層間絶縁膜上に位置して前記ゲートパターンと直角に交差するビットラインパターンを形成する。前記ビットラインパターンは前記活性領域周辺の前記不活性領域上に位置し、そして前記第１層間絶縁膜を介して前記ゲートパターン間の前記活性領域と電気的に接続するように形成される。前記ビットラインパターンを覆うように前記第１層間絶縁膜上に第２層間絶縁膜を形成する。前記第１及び第２層間絶縁膜を介して前記ゲートパターンの周辺の前記活性領域、前記不活性領域及び前記ビットラインパターンと重畳し、そして前記ゲートパターンの周辺の前記活性領域と電気的に接続するストレージノードを形成する。
【００２１】
本発明の選択された実施形態によれば、前記ゲートパターンを形成する工程は、前記半導体基板に前記ゲートパターンに対応するモールディングホールを形成する工程と、前記モールディングホールにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に位置して前記モールディングホールを部分的にそれぞれ埋め込むゲートを形成する工程と、前記ゲート上に位置して前記モールディングホールをそれぞれ埋め込み、そして前記活性領域及び前記不活性領域の主表面から突出するゲートキャッピングパターンを形成する工程とを含むことができる。この場合に、前記ゲートは導電物質を用いて形成される。
【００２２】
本発明の選択された実施形態によれば、前記ビットラインパターンを形成する工程は、前記第１層間絶縁膜にビットラインコンタクトホールを形成する工程と、前記ビットラインコンタクトホールを埋め込むビットラインコンタクトを形成する工程と、前記ビットラインコンタクトを覆うようにビットライン導電膜及びビットラインキャッピング膜を形成する工程と、前記第１層間絶縁膜を露出させるように前記ビットラインキャッピング膜及び前記ビットライン導電膜を順にエッチングする工程とを含むことができる。この場合に、前記ビットラインコンタクトホールは、前記ゲートパターン間の前記活性領域を露出させるように形成される。前記ビットラインコンタクトは導電物質を用いて形成される。そして、前記ビットラインパターンは、そのパターンの所定領域を介して前記ビットラインコンタクトと接触することができる。
【００２３】
本発明の選択された実施形態によれば、前記ストレージノードを前記ゲートパターンの周辺の前記活性領域と電気的に接続する工程は、前記第１及び第２層間絶縁膜にノードコンタクトホールを形成する工程と、前記ノードコンタクトホールをそれぞれ埋め込むノードコンタクトを形成する工程と、前記ストレージノードを前記ノードコンタクトとそれぞれ接触する工程とを含むことができる。この場合に、前記ビットラインコンタクトホールは前記ノードコンタクトホールとの間に形成される。そして、前記ノードコンタクトホールは前記ゲートパターンの周辺の前記活性領域を露出させるように形成される。前記ノードコンタクトは導電物質を用いて形成される。
【００２４】
本発明の選択された実施形態によれば、前記ストレージノードのうちの一つは、前記ノードコンタクトから選択された一つ、及び前記ビットラインパターンと接触することができる。
【００２５】
本発明の選択された実施形態によれば、前記活性領域、前記ゲートパターン、前記ビットラインパターン、前記ノードコンタクト及び前記ストレージノードを前記半導体基板の行及び列の交差点のそれぞれに位置させることをさらに含むことができる。
【００２６】
本発明の選択された実施形態によれば、前記半導体基板の選択された一つの行に沿って配置された活性領域は同一中心及び同一面積を有し、水平に順に形成される。そして、前記半導体基板の選択された一つの列に沿って配置された活性領域は同一中心及び同一面積を有し、垂直に順に形成される。
【００２７】
本発明の選択された実施形態によれば、前記半導体基板の前記行及び前記列の前記交差点において、前記ゲートパターンは前記行のそれぞれに沿って形成される。前記ビットラインパターンは前記列のそれぞれに沿って形成される。そして、前記ゲートパターン及び前記ビットラインパターンは前記交差点から互いに直角に交差するように形成される。
【００２８】
本発明の残りの実施形態によれば、前記半導体基板の前記行及び前記列の前記交差点において、前記ビットラインパターンは前記半導体基板の前記選択された一つの行に沿った前記二つの近接する活性領域間の前記不活性領域に形成される。
【００２９】
本発明の残りの実施形態によれば、前記半導体基板の前記行及び前記列の前記交差点において、前記ストレージノードは選択された一つの活性領域で、その活性領域の周辺に位置する二つの近接したビットラインパターンと部分的にそれぞれ重畳するように形成される。
【００３０】
本発明の残りの実施形態によれば、前記半導体基板の前記行及び前記列の前記交差点において、前記ストレージノードは前記選択された一つの活性領域で、その活性領域の周辺に位置する前記二つの近接したビットラインパターン間に画定されるように、互いに対角線に対向するように形成される。
【００３１】
本発明の残りの実施形態によれば、前記半導体基板の前記行及び前記列の前記交差点において、前記二つの近接したビットラインパターン間のストレージノードはジグザグに活性領域上に形成される。
【００３２】
本発明の残りの実施形態によれば、前記半導体基板の前記行及び前記列の前記交差点において、三つの近接するビットラインパターン間で、互いに近接するストレージノードは一方向に向けて活性領域を異にして前記三つの近接するビットラインパターン間に対角線に形成され、そして、その方向と直角する他の方向に向けて選択された一つの前記活性領域から二つずつ対応して前記三つの近接するビットラインパターン間に対角線に形成される。
【発明の効果】
【００３３】
前記技術的課題を解決する手段によって、本発明は、継続的なデザインルールの縮小にもかかわらず活性領域上において半導体パターンのシェアを高める方案を提示する。そのために、本発明は活性領域上に位置して活性領域と直交するゲートパターン、前記ゲートパターンと直角に交差しながら不活性領域上に位置するビットラインパターン、前記ゲートパターンと前記ビットラインパターンとの間の活性領域上に位置するストレージノードを提供することができる。これにより、本発明はゲートパターン及びビットラインパターン間を介して活性領域及びストレージノードのアライメントマージンを従来技術よりも増加することができる。
【発明を実施するための最良の形態】
【００３４】
本発明の態様は、以下添付した図面を参照して、本発明の好適な実施形態を詳細に説明する。しかしながら、本発明は、ここで説明する実施形態に限定されるわけではなく、他の形態で具体化することができる。したがって、ここに開示される実施形態は発明の開示を完全なものとすると共に、当業者に本発明の思想を十分に伝えるために提供されるものである。
【００３５】
たとえば、第１、第２…などを称する用語が、多くの構成要素を記述するためにここで使われているが、前記構成要素はこのような用語に限定されない。ただ、このような用語は一つの構成要素から他の構成要素を区別するために使われる。ここで使われたように、「行及び列」は半導体基板上に半導体パターンの二次元的な配列を説明するために使われる。そして、「及び／または」を称する用語は一つ以上の係りを有し、列挙された項目に対して類推することができるすべての組合を含む。さらに、「上部」、「下部」、「周辺」、「対応」、「部分的に」、「一部」、「残り」、「対向する」、及び「上に」などのように、空間的に相対的な用語は、選択された構成要素、他の構成要素とある形状の相対的な関係、または図面に示した形状を簡単に説明するために使われる。そして、ここでの専門用語の使用は、特別な態様を説明するためであって、本発明を限定するものではない。
【００３６】
次に、本発明の選択された一つの活性領域上において、ビットラインパターンの一側部から互いに異なる距離でそれぞれ離隔されたストレージノードを有する半導体装置を、添付図面を参照してより詳細に説明する。
【００３７】
図１は本発明による半導体装置を示す平面図である。そして、図２Ａないし図２Ｃは、それぞれが図１の切断線Ｉ−Ｉ’、ＩＩ−ＩＩ’及びＩＩＩ−ＩＩＩ’による半導体装置を示す断面図である。
【００３８】
図１、及び図２Ａないし図２Ｃに示すように、本発明の態様による半導体装置１１５は、半導体基板３の行に沿って半導体基板３に配置されるゲートパターン３４を図１及び図２Ａのように含む。より詳細に説明すると、前記ゲートパターン３４のうち隣接している二つは、半導体基板３の選択された行に対応するように図１のように配置される。前記ゲートパターン３４は、ゲート２６及びゲートキャッピングパターン３３を図２Ａのように有する。前記ゲートパターン３４上にビットラインパターン６９が図１、及び図２Ａないし図２Ｃのように配置される。前記ビットラインパターン６９は半導体基板３の列に沿って図１のように配置される。前記ビットラインパターン６９は半導体基板３の行及び列の交差点においてゲートパターン３４と直角に交差するように配置される。前記ビットラインパターン６９のそれぞれは、ビットライン６３及びビットラインキャッピングパターン６６を図２Ａないし図２Ｃのように有する。前記ゲート２６及びビットライン６３は導電物質からなる。前記ゲートキャッピングパターン３３及びビットラインキャッピングパターン６６は絶縁物質からなる。
【００３９】
本発明の態様によって、前記ゲートパターン３４及びビットラインパターン６９の下に活性領域９が図１、及び図２Ａないし図２Ｃのように配置される。前記活性領域９は、半導体基板３の行及び列の交差点に図１のようにそれぞれ対応するように配置される。前記活性領域９はビットラインパターン６９間に位置するように配置される。前記活性領域９のそれぞれは、半導体基板３の選択された一つの行に沿って一側部から他側部に向けて第１ないし第３領域９−１、９−２、９−３を有するように形成される。本発明の実施形態によって、前記半導体基板３の選択された一つの行において二つの隣接する活性領域９は、第１ないし第３領域９−１、９−２、９−３を介して互いに対向するように配置される。そして、前記半導体基板３の選択された一つの列において二つの隣接する活性領域９は第１及び第３領域９−１、９−３を介して互いに対向するように配置される。前記活性領域９は不活性領域６により図２Ａないし図２Ｃのように画定される。前記不活性領域６は素子分離膜を有することができる。前記ビットラインパターン６９は不活性領域６上に配置される。
【００４０】
本発明の態様によって、前記活性領域９は半導体基板３の行から選択された一つにおいて二つの隣接したゲートパターン３４と対応するように図１のように配置される。より詳細に説明すると、前記二つの隣接したゲートパターン３４は選択された一つの活性領域９の第１及び第２領域９−１、９−２間、そして第２及び第３領域９−２、９−３間に配置される。前記ゲートパターン３４は活性領域９及び不活性領域６内に図１及び図２Ａのように配置される。前記ゲートパターン３４のそれぞれのゲート２６は活性領域９及び不活性領域６に埋められる。前記ゲートパターン３４のそれぞれのゲートキャッピングパターン３３は、ゲート２６上に位置して活性領域９及び不活性領域６の主表面から図２Ａのように突出するように形成される。前記ゲートパターン３４を覆うように活性領域９及び不活性領域６上に層間絶縁膜またはゲート層間絶縁膜４３が図２Ａないし図２Ｃのように配置される。
【００４１】
また、図１、及び図２Ａないし図２Ｃに示すように、本発明の態様によって、前記ゲート層間絶縁膜４３にビットラインコンタクト４９が図２Ａ及び図２Ｃのように配置される。前記ビットラインコンタクト４９はゲート層間絶縁膜４３から露出する。前記ビットラインコンタクト４９のそれぞれは、二つの隣接したゲートパターン３４間の選択された一つの活性領域９の第２領域９−２と図１及び図２Ａのように接触するように配置される。前記ビットラインコンタクト４９は導電物質からなる。前記ビットラインコンタクト４９は、ビットラインパターン６９と図２Ａ及び図２Ｃのように接触するように配置される。より詳細に説明すると、前記ビットラインパターン６９のそれぞれは、そのパターン６９の所定領域で不活性領域６から活性領域９に向けて突出してビットラインコンタクト４９と接触するように、図１及び２ｃのように配置される。前記ビットラインパターン６９を覆うように、ゲート層間絶縁膜４３上にビットライン層間絶縁膜７８が図２Ａないし図２Ｃのように配置される。前記ビットライン層間絶縁膜７８はビットラインパターン６９を露出するように配置される。前記ゲート層間絶縁膜４３及びビットライン層間絶縁膜７８にノードコンタクト９９が図２Ａないし図２Ｃのように配置される。前記ノードコンタクト９９はビットライン層間絶縁膜７８から露出することができる。前記ノードコンタクト９９は活性領域９と接触するように配置される。前記ノードコンタクト９９は導電物質からなる。
【００４２】
本発明の態様によって、前記選択された一つの活性領域９内のノードコンタクト９９は第１及び第３領域９−１、９−３に位置して、互いに対角線に対向するように図１のように配置される。前記ノードコンタクト９９上にストレージノード１０３が図１、図２Ａ及び図２Ｂのようにそれぞれ配置される。前記ストレージノード１０３はノードコンタクト９９と接触するように配置される。前記ストレージノード１０３は導電物質からなる。前記選択された一つの活性領域９内のストレージノード１０３は第１領域９−１及び前記第１領域９−１の周辺に位置する不活性領域６と重畳し、そして第３領域９−３及び前記第３領域９−３周辺に位置する不活性領域６と重畳するように配置される。前記選択された一つの活性領域９内のストレージノード１０３は、選択された一つの活性領域９の周辺に位置するビットラインパターン６９と図２Ａ及び図２Ｂのように接触することができる。
【００４３】
本発明の選択された実施形態によって、前記選択された一つの活性領域９内のストレージノード１０３は、前記選択された一つの活性領域９の周辺に位置する二つの隣接したビットラインパターン６９間に画定されて互いに対角線に対向するように、図１のように配置される。前記二つの隣接したビットラインパターン６９間のストレージノード１０３はジグザグに活性領域９上に図１のように配置される。前記ビットラインパターン６９のうち隣接する三つの間において互いに隣接するストレージノード１０３は、一方向に向けて活性領域９を異にして三つの隣接するビットラインパターン６９間に対角線で図１のように配置される。そして、前記ビットラインパターン６９のうち隣接する三つの間において互いに隣接するストレージノード１０３は、一方向と直角する他の方向に向けて選択された一つの活性領域９に二つずつ対応して三つの隣接するビットラインパターン６９間に対角線で図１のように配置される。
【００４４】
さらに、図１、及び図２Ａないし図２Ｃに示すように、本発明の態様によって、前記ビットラインパターン６９、ノードコンタクト９９、ストレージノード１０３を覆うように、ビットライン層間絶縁膜７８上に誘電膜１０６及びプレート１０９が配置される。前記誘電膜１０６は、シリコンオキサイド、シリコンナイトライド、金属オキサイドまたはこれらの組み合わせ物質からなる。前記プレート１０９は導電物質からなる。前記ストレージノード１０３のそれぞれはキャパシタの下部電極に対応される。前記プレート１０９はキャパシタの上部電極に対応される。一方、前記ビットラインパターン６９の側壁に絶縁物質からなるビットラインスペーサ７４が配置される。前記ビットラインスペーサ７４は絶縁物質からなる。そして、前記活性領域９に不純物拡散領域３６が配置される。前記不純物拡散領域３６はゲートパターン３４間に位置してビットラインコンタクト４９及びノードコンタクト９９と接触することができる。前記不純物拡散領域３６は半導体基板３と異なる導電性を有することができる。
【００４５】
次に、本発明の活性領域上において、ビットラインパターンの一側部から互いに異なる距離にそれぞれ離隔するストレージノードを有する半導体装置の形成方法を、添付図面を参照して説明する。
【００４６】
図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ及び図９Ａは、それぞれが図１の切断線Ｉ−Ｉ’による半導体装置の形成方法を説明する断面図である。そして、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ及び図９Ｂは、それぞれが図１の切断線ＩＩ−ＩＩ’による半導体装置の形成方法を説明する断面図である。また、図３Ｃ、図４Ｃ、図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ及び図９Ｃは、それぞれが図１の切断線ＩＩＩ−ＩＩＩ’による半導体装置の形成方法を説明する断面図である。
【００４７】
図１、及び図３Ａないし図３Ｃに示すように、本発明の態様によって、半導体基板３に不活性領域６を図３Ａないし図３Ｃのように形成される。前記不活性領域６は素子分離膜で埋められる。前記素子分離膜は一つ以上の絶縁膜を用いて形成される。前記不活性領域６は活性領域９を画定するように形成される。前記活性領域９は半導体基板３の行及び列に沿って図１のように形成される。より詳細に説明すると、前記半導体基板３の選択された一つの行に沿って配置された活性領域９は同一中心及び同一面積を有し、水平に順に形成される。前記半導体基板３の選択された一つの列に沿って配置された活性領域９は同一中心及び同一面積を有し、垂直に順に形成される。前記活性領域９を覆うように不活性領域６上にパッド基底膜１３及びパッドマスク膜１６を図３Ａないし図３Ｃのように形成させる。前記パッド基底膜１３及びパッドマスク膜１６は互いに異なるエッチング率をそれぞれ有する絶縁物質を用いて形成することができる。
【００４８】
本発明の態様によって、前記パッド基底膜１３及びパッドマスク膜１６を通って活性領域９及び不活性領域６にモールディングホール１９を図３Ａのように形成させる。前記モールディングホール１９は半導体基板３の行に沿って位置して活性領域９と直角をなすように形成される。前記モールディングホール１９は、活性領域９に対して直角で整列するので、従来技術の活性領域に対して斜めに整列した場合と比較して、不安定な半導体製造工程であっても活性領域９によく整列される。前記モールディングホール１９は活性領域９及び不活性領域６の主表面から半導体基板３の下部に向かって延長するように形成される。前記モールディングホール１９は図３Ａないし図３Ｃに図示してないが活性領域９を通って不活性領域６に延長するように形成される。前記活性領域９のそれぞれは、半導体基板３の選択された列においてモールディングホール１９と不活性領域６との間に所定幅Ｗ１を有するように、図１及び図３Ａのように形成される。そして、前記活性領域９のそれぞれは半導体基板３の選択された行において所定幅Ｗ２を有し、不活性領域６に囲まれるように図１及び図３Ｃのように形成される。
【００４９】
図１、及び図４Ａないし図４Ｃに示すように、本発明の態様によって、前記パッド基底膜１３及びパッドマスク膜１６をマスクとして用いてモールディングホール１９にゲート絶縁膜２３を図４Ａのように形成させる。前記ゲート絶縁膜２３は、シリコンオキサイド、シリコンオキシナイトライド及び金属オキサイドを用いて形成される。前記ゲート絶縁膜２３上に位置してモールディングホール１９を部分的にそれぞれ埋め込むゲート２６を図４Ａのように形成させる。前記ゲート２６は金属ナイトライドを用いて形成させる。前記ゲート２６上に位置してパッド基底膜１３及びパッドマスク膜１６を覆うゲートキャッピング膜２９を図４Ａないし図４Ｃのように形成させる。前記ゲートキャッピング膜２９はパッドマスク膜１６と同一のエッチング率を有する絶縁物質を用いて形成させる。
【００５０】
図１、及び図５Ａないし図５Ｃに示すように、本発明の態様によって、前記パッド基底膜１３をエッチングバッファ膜として用いてゲートキャッピング膜２９及びパッドマスク膜１６上に化学機械的研磨工程を行ってゲートキャッピングパターン３３を図５Ａのように形成させる。前記ゲートキャッピングパターン３３はゲート２６上にそれぞれ位置するように形成させる。前記ゲートキャッピングパターン３３はモールディングホール１９をそれぞれ埋め込み、そして活性領域９及び不活性領域６の主表面から突出するように形成させる。前記化学機械的研磨工程の代りにエッチバック工程を行うことができる。続いて、前記ゲートキャッピングパターン３３をエッチングバッファ膜として用いてパッド基底膜１３を除去して半導体基板３を図５Ａないし図５Ｃのように露出させる。これにより、前記ゲート２６及びゲートキャッピングパターン３３は、モールディングホール１９に画定されたゲートパターン３４を図１及び図５Ａのように形成させる。
【００５１】
本発明の態様によって、前記ゲートパターン３４はモールディングホール１９に画定されるので、半導体基板３の行に沿って活性領域９と直角に交差するように形成される。前記半導体基板３の一つの行に沿った二つの隣接するゲートパターン３４は一つの活性領域９に対応するように、図１及び図５Ａのように形成される。前記ゲートパターン３４及び不活性領域６をマスクとして用いて活性領域９に不純物拡散領域３６を形成する。前記不純物拡散領域３６は、ゲートパターン３４間、そしてゲートパターン３４と不活性領域６との間に位置するように形成される。前記不純物拡散領域３６は半導体基板３と異なる導電性を有するように形成される。本発明の選択された実施形態によって、前記半導体基板３の行に沿ってゲートパターン３４間の活性領域９の中央領域にランディングパッド３９が図１及び図５Ａのようにそれぞれ形成される。前記ランディングパッド３９は導電物質であってもよい。前記ゲートパターン３４を覆うように活性領域９及び不活性領域６上に層間絶縁膜またはゲート層間絶縁膜４３を図５Ａないし図５Ｃのように形成される。前記ゲート層間絶縁膜４３はゲートキャッピングパターン３３及びランディングパッド３９と異なるエッチング率を有していてもよい。
【００５２】
図１、及び図６Ａないし図６Ｃに示すように、本発明の態様によって、前記ゲート層間絶縁膜４３にビットラインコンタクトホール４６を図６Ａ及び図６Ｃのように形成させる。前記ビットラインコンタクトホール４６は半導体基板３の行に沿ってゲートパターン３４間の活性領域９の中央領域に、図１のようにそれぞれ形成させる。前記ビットラインコンタクトホール４６は活性領域９を露出させるように形成される。図５Ａのランディングパッド３９が形成される場合は、前記ビットラインコンタクトホール４６はランディングパッド３９上にそれぞれ形成される。前記ビットラインコンタクトホール４６に、ビットラインコンタクト４９を図１、６Ａ及び６Ｃのようにそれぞれ形成する。前記ビットラインコンタクト４９は不純物拡散領域３６とそれぞれ接触するように形成される。前記ビットラインコンタクト４９は導電物質を用いて形成される。前記ビットラインコンタクト４９を覆うように、ゲート層間絶縁膜４３上にビットライン導電膜５４及びビットラインキャッピング膜５８を図６Ａないし図６Ｃのように順に形成する。前記ビットライン導電膜５４は導電物質を用いて形成する。前記ビットラインキャッピング膜５８はゲートキャッピングパターン３４と同一のエッチング率を有する絶縁物質を用いて形成される。
【００５３】
図１、及び図７Ａないし図７Ｃに示すように、本発明の態様によって、前記ゲート層間絶縁膜４３を露出させるように、ビットラインキャッピング膜５８及びビットライン導電膜５４を順にエッチングしてビットラインパターン６９を図７Ａないし図７Ｃのように形成させる。前記ビットラインパターン６９のそれぞれは、ビットライン６３及びビットラインキャッピングパターン６６を有するように形成される。前記ビットラインパターン６９は、半導体基板３の行及び列の交差点においてゲートパターン３４と直角に交差するように、図１のように形成される。前記ビットラインパターン６９は半導体基板３の列に沿って活性領域９間の不活性領域６上に形成される。前記ビットラインパターン６９は、不活性領域６に位置して活性領域９に対して平行に整列するので、従来技術のように活性領域に対して斜めに整列させた場合と比較して、不安定な半導体製造工程であっても活性領域９をより露出させることができる。前記半導体基板３の選択された列において、前記ビットラインパターン６９はそのパターン６９の所定領域において不活性領域６から活性領域９に向けて延長するように、図１、図７Ａ及び図７Ｃのように形成される。前記ビットラインパターン６９の側壁にビットラインスペーサ７４を図７Ａないし図７Ｃのように形成させる。前記ビットラインスペーサ７４はビットラインキャッピングパターン６６と同一のエッチング率を有するように形成される。
【００５４】
本発明の態様によって、前記ビットラインパターン６９及びビットラインスペーサ７４を覆うように、ゲート層間絶縁膜４３上にビットライン層間絶縁膜７８を図７Ａないし図７Ｃのように形成させる。前記ビットライン層間絶縁膜７８は、ゲート層間絶縁膜４３と同一のエッチング率を有するように形成される。前記ビットライン層間絶縁膜７８上に、ノードマスクパターン８３を図７Ａ及び７Ｃのように形成させる。前記ノードマスクパターン８３はビットライン層間絶縁膜７８と異なるエッチング率を有するように形成される。前記ノードマスクパターン８３は半導体基板３の行に沿って形成される。前記ノードマスクパターン８３のうちの一部はゲートパターン３４と重畳するようにゲートパターン３４に沿って図１及び図７Ａのように形成される。前記ノードマスクパターン８３のうち残りはゲートパターン３４間に位置して不活性領域６に、図１及び７Ａのように形成される。前記ノードマスクパターン８３の側壁にマスクスペーサ８６を図７Ａ及び７Ｃのように形成させる。前記マスクスペーサ８６はビットラインキャッピングパターン６６と同一のエッチング率を有するように形成させる。
【００５５】
図１、及び図８Ａないし図８Ｃに示すように、本発明の態様によって、前記ビットラインパターン６９、ビットラインスペーサ７４、ノードマスクパターン８３及びマスクスペーサ８６をエッチングマスクとして用いてビットライン層間絶縁膜７８及びゲート層間絶縁膜４３を順にエッチングして、図８Ａ及び図８Ｂのようにノードコンタクトホール９３を形成する。前記ノードコンタクトホール９３は活性領域９のそれぞれに二つずつ対応するように図１、８Ａ及び８Ｂのように形成される。より詳細に説明すると、前記ノードコンタクトホール９３のうち近接する二つは活性領域９から選択された一つに対角線で互いに対向するように形成される。前記ノードコンタクトホール９３は、ビットラインパターン６９、ビットラインスペーサ７４及び活性領域９を露出するように図８Ａ及び８Ｂのように形成される。前記ノードコンタクトホール９３を埋め込むように、ノードマスクパターン８３を覆うノードコンタクト膜９６を図８Ａないし図８Ｃのように形成させる。前記ノードコンタクト膜９６は導電物質を用いて形成される。
【００５６】
図１、及び図９Ａないし９Ｃに示すように、本発明の態様によって、前記ビットラインパターン６９、ビットラインスペーサ７４をエッチングバッファ膜として用いてノードマスクパターン８３、マスクスペーサ８６及びビットライン層間絶縁膜７８上に化学機械的研磨工程を行う。前記化学機械的研磨工程は、ノードコンタクトホール９３にノードコンタクト９９を図１、図９Ａ及び図９Ｂのようにそれぞれ形成させる。前記ノードコンタクト９９は、ビットラインコンタクト４９の周辺に位置する不純物拡散領域３６と接触するように形成される。前記ノードコンタクト９９上にストレージノード１０３を図１、図９Ａ及び図９Ｂのようにそれぞれ形成する。前記ストレージノード１０３は、ビットラインパターン６９に対して平行に位置する活性領域９と整列するので、ビットラインパターン６９に対して斜めに位置する従来技術の活性領域と整列させた場合と比較して、不安定な半導体製造工程であっても活性領域９と好ましく整列される。前記ストレージノード１０３は導電物質を用いて形成される。前記ストレージノード１０３は、不活性領域６、活性領域９及びビットラインパターン６９と重畳するように、図１、図９Ａ及び図９Ｂのように形成される。前記活性領域９から選択された一つのストレージノード１０３は選択された一つの活性領域９の周辺に位置するビットラインパターン６９と部分的にそれぞれ接触するように、図９Ａ及び９Ｂのように形成される。
【００５７】
本発明の選択された実施形態によって、前記活性領域９から選択された一つのストレージノード１０３は、選択された一つの活性領域９の周辺に位置するビットラインパターン６９間に画定されて互いに対角線で対向するように図１のように形成される。前記ビットラインパターン６９のうち近接する二つの間のストレージノード１０３はジグザグに活性領域９上に形成される。前記ビットラインパターン６９のうち近接する三つの間において互いに近接するストレージノード１０３は一方向に向けて活性領域９を異にして三つの隣接するビットラインパターン６９間に対角線に形成される。そして、前記ビットラインパターン６９のうち近接する三つの間において互いに近接するストレージノード１０３は、一方向と直角する他方向に向けて選択された一つの前記活性領域９に二つずつ対応して三つの近接するビットラインパターン６９間に対角線に形成される。前記ストレージノード１０３はゲートパターン６９の周辺の活性領域９と部分的に重畳するので、継続的なデザインルールの縮小であっても活性領域９と好ましく重畳をなすプロセスマージンを有することができる。
【００５８】
続いて、前記ストレージノード１０３を覆うように、ビットラインパターン６９、ビットライン層間絶縁膜７８、ノードコンタクト９９上に誘電膜１０６及びプレート１０９を形成する。前記誘電膜１０３はシリコンオキサイド、シリコンナイトライド、金属オキサイドまたはこれらの組み合わせ物質を用いて形成される。前記プレート１０９は導電物質を用いて形成される。前記誘電膜１０６及びプレート１０９はストレージノードとともにキャパシタを形成する。前記キャパシタはゲートパターン３４及びビットラインパターン６９とともに本発明による半導体装置１１５を構成することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明による半導体装置を示す平面図である。
【図２Ａ】図１の切断線Ｉ−Ｉ’による半導体装置を示す断面図である。
【図２Ｂ】図１の切断線ＩＩ−ＩＩ’による半導体装置を示す断面図である。
【図２Ｃ】図１の切断線ＩＩＩ−ＩＩＩ’による半導体装置を示す断面図である。
【図３Ａ】図１の切断線Ｉ−Ｉ’による半導体装置の形成方法を説明する断面図である。
【図３Ｂ】図１の切断線ＩＩ−ＩＩ’による半導体装置の形成方法を説明する断面図である。
【図３Ｃ】図１の切断線ＩＩＩ−ＩＩＩ’による半導体装置の形成方法を説明する断面図である。
【図４Ａ】図１の切断線Ｉ−Ｉ’による半導体装置の形成方法を説明する断面図である。
【図４Ｂ】図１の切断線ＩＩ−ＩＩ’による半導体装置の形成方法を説明する断面図である。
【図４Ｃ】図１の切断線ＩＩＩ−ＩＩＩ’による半導体装置の形成方法を説明する断面図である。
【図５Ａ】図１の切断線Ｉ−Ｉ’による半導体装置の形成方法を説明する断面図である。
【図５Ｂ】図１の切断線ＩＩ−ＩＩ’による半導体装置の形成方法を説明する断面図である。
【図５Ｃ】図１の切断線ＩＩＩ−ＩＩＩ’による半導体装置の形成方法を説明する断面図である。
【図６Ａ】図１の切断線Ｉ−Ｉ’による半導体装置の形成方法を説明する断面図である。
【図６Ｂ】図１の切断線ＩＩ−ＩＩ’による半導体装置の形成方法を説明する断面図である。
【図６Ｃ】図１の切断線ＩＩＩ−ＩＩＩ’による半導体装置の形成方法を説明する断面図である。
【図７Ａ】図１の切断線Ｉ−Ｉ’による半導体装置の形成方法を説明する断面図である。
【図７Ｂ】図１の切断線ＩＩ−ＩＩ’による半導体装置の形成方法を説明する断面図である。
【図７Ｃ】図１の切断線ＩＩＩ−ＩＩＩ’による半導体装置の形成方法を説明する断面図である。
【図８Ａ】図１の切断線Ｉ−Ｉ’による半導体装置の形成方法を説明する断面図である。
【図８Ｂ】図１の切断線ＩＩ−ＩＩ’による半導体装置の形成方法を説明する断面図である。
【図８Ｃ】図１の切断線ＩＩＩ−ＩＩＩ’による半導体装置の形成方法を説明する断面図である。
【図９Ａ】図１の切断線Ｉ−Ｉ’による半導体装置の形成方法を説明する断面図である。
【図９Ｂ】図１の切断線ＩＩ−ＩＩ’による半導体装置の形成方法を説明する断面図である。
【図９Ｃ】図１の切断線ＩＩＩ−ＩＩＩ’による半導体装置の形成方法を説明する断面図である。
【符号の説明】
【００６０】
３    半導体基板
６    不活性領域
９    活性領域
９−１、９−２、９−３    第１ないし第３領域
２６    ゲート
３３    ゲートキャッピングパターン
３４    ゲートパターン
４３    ゲート層間絶縁膜
４９    ビットラインコンタクト
６３    ビットライン
６６    ビットラインキャッピングパターン
６９    ビットラインパターン
７８    ビットライン層間絶縁膜
９９    ノードコンタクト
１０３    ストレージノード
１５０    半導体装置
【図１】
0005426130.tif 000002
【図２Ａ】
0005426130.tif 000003
【図２Ｂ】
0005426130.tif 000004
【図２Ｃ】
0005426130.tif 000005
【図３Ａ】
0005426130.tif 000006
【図３Ｂ】
0005426130.tif 000007
【図３Ｃ】
0005426130.tif 000008
【図４Ａ】
0005426130.tif 000009
【図４Ｂ】
0005426130.tif 000010
【図４Ｃ】
0005426130.tif 000011
【図５Ａ】
0005426130.tif 000012
【図５Ｂ】
0005426130.tif 000013
【図５Ｃ】
0005426130.tif 000014
【図６Ａ】
0005426130.tif 000015
【図６Ｂ】
0005426130.tif 000016
【図６Ｃ】
0005426130.tif 000017
【図７Ａ】
0005426130.tif 000018
【図７Ｂ】
0005426130.tif 000019
【図７Ｃ】
0005426130.tif 000020
【図８Ａ】
0005426130.tif 000021
【図８Ｂ】
0005426130.tif 000022
【図８Ｃ】
0005426130.tif 000023
【図９Ａ】
0005426130.tif 000024
【図９Ｂ】
0005426130.tif 000025
【図９Ｃ】
0005426130.tif 000026