(57)【特許請求の範囲】
【請求項１】
半導体素子の製造方法であって、
半導体基板上に前記半導体素子内に含まれるトランジスタを形成するステップと、
前記トランジスタ上に絶縁層を形成するステップと、
前記絶縁層を選択的に除去してコンタクトホールを形成し、前記コンタクトホールを介して前記トランジスタの所定の領域を露出させるステップと、
前記コンタクトホール内にシリコン層を形成するステップと、
前記絶縁層及び前記シリコン層上に金属層を形成するステップと、
前記シリコン層及び前記金属層を熱処理して金属シリサイド層を形成するステップと、
前記金属層を除去するステップと、
前記絶縁層及び前記金属シリサイド層上に非晶質シリコン層を形成するステップと、
前記非晶質シリコン層を熱処理し、前記金属シリサイド層により前記非晶質シリコン層の結晶化を促進させてポリシリコン層を形成するステップとを含むことを特徴とする半導体素子の製造方法。
【請求項２】
半導体素子の製造方法であって、
半導体基板上に前記半導体素子内に含まれるトランジスタを形成するステップと、
前記トランジスタ上に絶縁層を形成するステップと、
前記絶縁層を選択的に除去してコンタクトホールを形成し、前記コンタクトホールを介して前記トランジスタのシリコン層を露出させるステップと、
前記絶縁層上及び前記コンタクトホール内に金属層を形成するステップと、
前記金属層及び前記コンタクトホールを介して露出された前記シリコン層を熱処理して金属シリサイド層を形成するステップと、
前記金属層を除去するステップと、
前記絶縁層上及び前記コンタクトホール内に非晶質シリコン層を形成するステップと、
前記非晶質シリコン層を熱処理し、前記金属シリサイド層により前記非晶質シリコン層の結晶化を促進させてポリシリコン層を形成するステップとを含むことを特徴とする半導体素子の製造方法。
【請求項３】
前記金属層は、Ｎｉ、Ａｌ、Ｔｉ、Ａｇ、Ａｕ、Ｃｏ、Ｓｂ、Ｐｄ、Ｃｕのうちの少なくとも１つの金属を含むことを特徴とする請求項１又は２に記載の半導体素子の製造方法。
【請求項４】
前記金属層は、化学蒸着法により形成されることを特徴とする請求項１又は２に記載の半導体素子の製造方法。
【請求項５】
前記金属層は、原子層蒸着法により形成されることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記金属層の厚さは、前記非晶質シリコン層の厚さによって決定されることを特徴とする請求項１又は２に記載の半導体素子の製造方法。
【請求項７】
前記金属シリサイド層を形成する前記ステップにおいて、
熱処理中の温度は２５０℃から５００℃、熱処理に必要な時間は３０分から６０分、熱処理に必要な雰囲気は不活性ガス雰囲気であることを特徴とする請求項１又は２に記載の半導体素子の製造方法。
【請求項８】
前記金属層は、ＳＰＭ溶液（硫酸と過酸化水素水の混合液）により除去されることを特徴とする請求項１又は２に記載の半導体素子の製造方法。
【請求項９】
前記ポリシリコン層を形成する前記ステップにおいて、
熱処理中の温度は４００℃から７００℃、熱処理に必要な時間は１時間から１０時間、熱処理に必要な雰囲気は不活性ガス雰囲気であることを特徴とする請求項１又は２に記載の半導体素子の製造方法。
【請求項１０】
半導体素子の製造方法であって、
半導体基板上に前記半導体素子内に含まれるトランジスタを形成するステップと、
前記トランジスタ上に絶縁層を形成するステップと、
前記絶縁層を選択的に除去してコンタクトホールを形成し、前記コンタクトホールを介して前記トランジスタのシリコン層を露出させるステップと、
前記絶縁層上及び前記コンタクトホール内にドープされた非晶質シリコン層を形成するステップと、
前記非晶質シリコン層上に金属層を形成するステップと、
前記非晶質シリコン層を熱処理し、前記金属層により前記非晶質シリコン層の結晶化を促進させて、配線層として機能するポリシリコン層を形成するステップとを含むことを特徴とする半導体素子の製造方法。
【請求項１１】
前記金属層は、Ｎｉ、Ａｌ、Ｔｉ、Ａｇ、Ａｕ、Ｃｏ、Ｓｂ、Ｐｄ、Ｃｕのうちの少なくとも１つの金属を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記金属層は、化学蒸着法により形成されることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１３】
前記金属層の厚さは、前記非晶質シリコン層の厚さによって決定されることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１４】
前記非晶質シリコン層を熱処理してポリシリコン層を形成する前記ステップにおいて、
熱処理中の温度は４００℃から７００℃、熱処理に必要な時間は１時間から１０時間、熱処理に必要な雰囲気は不活性ガス雰囲気であることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１５】
前記非晶質シリコン層を熱処理してポリシリコン配線層を形成する前記ステップにおいて、
前記ポリシリコン配線層と前記トランジスタの前記シリコン層との間の境界領域内に金属シリサイド層が形成されることを特徴とする請求項１０に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に、ＳＲＡＭ素子のＴＦＴチャネルとして使用されるポリシリコン層の形成時に、金属触媒を使用して非晶質シリコン層の結晶化を促進することができる方法に関する。
【背景技術】
【０００２】
ＲＡＭは、ユーザが作成したプログラムやデータを格納するために使用される。またＲＡＭは、ＳＲＡＭとＤＲＡＭに分類される。ＳＲＡＭは、フリップフロップ方式で動作するメモリセルを有するランダムアクセスメモリであり、電源が供給されている間は複雑なリフレッシュクロックなしに、その中に格納されたコンテンツを記憶し続けるため、通常は小容量メモリやキャッシュメモリとして使用される。ＳＲＡＭの処理速度はＤＲＡＭの処理速度より５倍程度速く、またＳＲＡＭはＤＲＡＭより高価なものである。ＳＲＡＭは、４個から６個のＭＯＳＦＥＴからなるフリップフロップメモリセルを有しており、ＳＲＡＭの動作原理は、従来のフリップフロップの動作原理と同様である。ＳＲＡＭの１ビット当りの消費電力は、ＤＲＡＭの１ビット当りの消費電力に比べて低い。
【０００３】
ＳＲＡＭは、セル構造によってフルＣＭＯＳセル、ＨＲＬ（高抵抗負荷）セル及びＴＦＴセルに分類される。
【０００４】
フルＣＭＯＳセルは、そのバルク領域内に６個のトランジスタを用いて形成される。フルＣＭＯＳセルは、低消費電力で高速動作することができるという長所があるが、その一方で高集積化には適していないという短所がある。
【０００５】
ＨＲＬセルは、４個のトランジスターと２個の抵抗から構成される。ＨＲＬセルは、その製造工程が単純であり、高集積化に適しているという長所があるが、その一方で待機電流が高く、ソフトエラー耐性が脆弱であるという短所がある。
【０００６】
ＴＦＴセルは、ＭＯＳＦＥＴ上にポリＴＦＴが積層された構造を有する。ＴＦＴセルは、適当な待機電流を有し、高集積化に適しているという長所があるが、その一方で消費電力が高いという短所がある。
【０００７】
図１は、ＴＦＴセル構造を有するＳＲＡＭを製造するための従来の方法を示す断面図であり、また図１に示された領域は、ＳＲＡＭのセルアレイの一部分に相当する。
【０００８】
図１（ａ）は、ＭＯＳＦＥＴを形成するステップである。前記ＭＯＳＦＥＴは、その上にポリＴＦＴを積層するために後のステップで使用される。半導体基板としての役割を果たすシリコンウエハー１０上にゲート１１及びソース／ドレイン１２から構成されるＭＯＳＦＥＴが形成される。ＭＯＳＦＥＴの形成に関する詳細な内容の説明は省略する。
【０００９】
図１（ｂ）は、ポリシリコンを作るために用いられるシード層を形成するステップを示す。このようなポリシリコンは、シードとして単結晶シリコンを用いて非晶質シリコンを結晶化させて作成するのが一般的である。
【００１０】
まず、ＭＯＳＦＥＴ上に層間絶縁層１３を形成し、層間絶縁層１３を貫通するコンタクトホール１４を形成し、それによってソース／ドレイン１２領域を露出させる。
【００１１】
次に、ＳＥＧ（選択エピタキシャル成長）法を使用して、コンタクトホール１４内にシード層である単結晶シリコン層１５を形成する。ＳＥＧ法は、化学蒸着法の一種であり、９００℃を超える温度でＳｉＨ４、Ｈ２などのガスを使用してシリコンが露出している領域内でのみ単結晶シリコンを成長させることができる方法である。すなわち、単結晶シリコンは、コンタクトホール１４を介して露出したソース／ドレイン１２上にのみ成長するが（ソース／ドレイン１２はシリコンでできているため）、その一方で単結晶シリコンは、層間絶縁層１３内では成長しない。
【００１２】
図１（ｃ）は、層間絶縁層１３及び単結晶シリコン層１５上に非晶質シリコン層１６を形成するステップを示す。非晶質シリコン層１６は、主にＬＰＣＶＤ（低圧化学蒸着）法やＰＥＣＶＤ（プラズマ化学蒸着）法を使用して形成し得る。
【００１３】
図１（ｄ）は、非晶質シリコン層１６を熱処理してポリシリコン層１７を形成するステップを示す。この時、単結晶シリコン層１５は、非晶質シリコンの結晶化のためのシードとしての役割を果たす。このようにしてポリシリコン層１７にポリＴＦＴを作成することによりＳＲＡＭが完成する。これについての詳細な説明は省略する。
【００１４】
しかし、前述したような従来の方法には、次のような問題がある。
【００１５】
第一に、シードを使用して非晶質シリコン層を結晶化させることに限界がある。前述したように、所望の結晶化を得るためには非晶質シリコンを長時間熱処理しなければならないため、ＳＲＡＭの生産性が大きく低下する。もちろん、熱処理中の温度を高くすれば、熱処理に必要な時間を短縮し得る。しかし、ＳＲＡＭの全体の工程上、熱処理中の温度を無制限に高くすることができない様々な状況があり得る。
【００１６】
第二に、シードとしての役割を果たす単結晶シリコン層の形成時に使用されるＳＥＧ法は、高温で行われる工程であり、且つ費用のかかる工程である。前述したように、ＳＥＧ法は９００℃を超える温度で実施されるため、ＳＲＡＭのサーマルバジェットが増加するという難点がある。結果として、ＳＥＧ法は基本的に費用のかかる工程であるため、ＳＲＡＭの製造コストが増加する。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
したがって、本発明は、前述の従来技術の問題を解決するためになされたもので、生産性が高く、費用のかからない工程によりＳＲＡＭを製造することができる方法を提供することにその目的がある。
【課題を解決するための手段】
【００１８】
前述した目的を達成するために、本発明に係る半導体素子の製造方法は、半導体基板上に半導体素子内に含まれるトランジスタを形成するステップと、前記トランジスタ上に絶縁層を形成するステップと、前記絶縁層を選択的に除去してコンタクトホールを形成し、前記コンタクトホールを介して前記トランジスターの所定の領域を露出させるステップと、前記コンタクトホール内にシリコン層を形成するステップと、前記絶縁層及び前記シリコン層上に金属層を形成するステップと、前記シリコン層及び前記金属層を熱処理して金属シリサイド層を形成するステップと、前記金属層を除去するステップと、前記絶縁層及び前記金属シリサイド層上に非晶質シリコン層を形成するステップと、前記非晶質シリコン層を熱処理してポリシリコン層を形成するステップとを含むことを特徴とする。
【００１９】
さらに、前述した目的を達成するために、本発明に係る半導体素子の製造方法は、半導体基板上に半導体素子内に含まれるトランジスタを形成するステップと、前記トランジスタ上に絶縁層を形成するステップと、前記絶縁層を選択的に除去してコンタクトホールを形成し、前記コンタクトホールを介して前記トランジスターのシリコン層を露出させるステップと、前記絶縁層上及び前記コンタクトホール内に金属層を形成するステップと、前記金属層及び前記コンタクトホールを介して露出された前記シリコン層を熱処理して金属シリサイド層を形成するステップと、前記金属層を除去するステップと、前記絶縁層上及び前記コンタクトホール内に非晶質シリコン層を形成するステップと、前記非晶質シリコン層を熱処理してポリシリコン層を形成するステップとを含むことを特徴とする。
【００２０】
前記金属層は、Ｎｉ、Ａｌ、Ｔｉ、Ａｇ、Ａｕ、Ｃｏ、Ｓｂ、Ｐｄ、Ｃｕのうちの少なくとも１つの金属を含む。
【００２１】
また、前記金属層は、化学蒸着法により形成される。
【００２２】
更にまた、前記金属層は、原子層蒸着法により形成される。
【００２３】
更にまた、前記金属層の厚さは、前記非晶質シリコン層の厚さによって決定される。
【００２４】
また、前記金属シリサイド層を形成する前記ステップにおいて、熱処理中の温度は２５０℃から５００℃、熱処理に必要な時間は３０分から６０分、熱処理に必要な雰囲気は不活性ガス雰囲気である。
【００２５】
更にまた、前記金属層は、ＳＰＭ溶液（硫酸と過酸化水素水の混合液）により除去される。
【００２６】
更にまた、前記ポリシリコン層を形成する前記ステップにおいて、熱処理中の温度は４００℃から７００℃、熱処理に必要な時間は１時間から１０時間、熱処理に必要な雰囲気は不活性ガス雰囲気である。
【発明の効果】
【００２７】
本発明に係る半導体素子の製造方法は、非晶質シリコンの結晶化に必要な熱処理中の温度及び熱処理に必要な時間を大きく低減することができるため、ＳＲＡＭ又はＤＲＡＭの製造工程におけるサーマルバジェットを減少させることができ、ＳＲＡＭ又はＤＲＡＭの生産性を向上させることができるという効果がある。また、本発明に係るＳＲＡＭの製造方法は、シードを形成するために費用のかかる工程を使用する必要がないため、ＳＲＡＭの製造コストを削減できるという効果がある。
【図面の簡単な説明】
【００２８】
【図１】ＳＲＡＭの従来の製造方法を示す断面図である。
【図２】本発明の第１実施形態に係るＳＲＡＭの製造方法を示す断面図である。
【図３】本発明の第２実施形態に係るＳＲＡＭの製造方法を示す断面図である。
【図４】本発明に係るＤＲＡＭの製造方法を示す断面図である。
【発明を実施するための形態】
【００２９】
以下、添付した図面を参照して本発明の構成について詳細に説明する。
【００３０】
本発明に係るＳＲＡＭの製造方法では、金属触媒を使用して結晶化温度を低下させてポリシリコン層を形成する。金属触媒を使用して非晶質シリコンを結晶化させる方法は、ＬＣＤなどのフラットパネルディスプレイの駆動素子に相当するポリシリコンＴＦＴ（ポリシリコン薄膜トランジスタ）に適用されている。ポリシリコンＴＦＴの製造時に最も重要な工程は、低温で非晶質シリコンを結晶化させる工程であり、この工程では、結晶化温度を低くすることが好ましい。このため、低温で迅速にポリシリコンを形成することができる多様な工程が提案されているが、このうち、非晶質シリコンにＮｉ、Ｃｕ、Ａｌなどの金属触媒を塗布して低温で結晶化を誘導する方法が注目を集めている。
【００３１】
ここで、本願発明者は、ＬＣＤのポリシリコンＴＦＴの製造時に金属触媒を使用して非晶質シリコンを結晶化させる方法は、ＳＲＡＭのポリシリコンＴＦＴの製造時に適用することもできるという点に着目して本発明を想到するに至った。言い換えれば、ＳＲＡＭのポリシリコンＴＦＴを形成するために非晶質シリコンを結晶化させる場合、金属触媒を使用することにより、非晶質シリコンの結晶化温度を下げることが可能になり、それ故に同一の熱処理条件下における熱処理に必要な時間を短縮することができるので、ＳＲＡＭの生産性を向上することができる。また、シードを使用せずに非晶質シリコンの結晶化が可能なので、費用のかかるＳＥＧ工程を使用する必要がなく、ＳＲＡＭの製造コストを削減することができる。
【００３２】
図２は、本発明の第１実施形態に係るＳＲＡＭの製造方法を示す断面図である。図１と同様に、図２に示された領域は、ＳＲＡＭのセルアレイの一部分に相当する。
【００３３】
図２（ａ）のステップは、図１（ａ）及び（ｂ）のステップと同一であるので、詳細な説明は省略する。ただし、本実施形態ではシードを使用しないので、コンタクトホール２４内に単結晶シリコン層を形成する必要がない。すなわち、本実施形態では、コンタクトホール２４内に非晶質シリコン層又はポリシリコン層のようなシリコン層２５を形成する。この点に関して、シリコン層の蒸着メカニズムによりコンタクトホール２４内のみにシリコン層２５を選択的に形成することができないため、層間絶縁層２３上に形成されるシリコン層をエッチバック工程、ＣＭＰ（化学機械研磨）工程などを用いて除去しなくてはならない。図１（ａ）と同様に、ＳＥＧを使用してコンタクトホール２４内に単結晶シリコン層を形成すれば、層間絶縁層２３上に形成されるシリコン層２５を除去するステップは省略され得る。しかし、ＳＥＧを使用することによりＳＲＡＭの製造コストが増加するという問題が生じる。
【００３４】
図２（ｂ）は、層間絶縁層２３及びシリコン層２５上に触媒として用いられる金属層２６を形成するステップを示す。金属層２６は、Ｎｉ、Ａｌ、Ｔｉ、Ａｇ、Ａｕ、Ｃｏ、Ｓｂ、Ｐｄ、Ｃｕのうちの少なくとも１つの金属を含む。しかし、ＳＲＡＭの全体の製造工程を考慮するとＮｉを使用することが好ましい。金属層２６の形成方法は特に制限されないが、半導体素子の製造時に用いられる一般的な方法を使用するのが好ましい。
【００３５】
金属層２６の厚さは、図２（ｄ）のステップで形成される非晶質シリコン層２８の厚さによって決定される。非晶質シリコン層２８の厚さが増加するほど、必要な金属層の厚さも増加する。金属層２６の厚さを微細に調節する必要がある場合は、化学蒸着法を使用して金属層２６を形成することが好ましい。
【００３６】
一方、本発明では、金属触媒を使用することにより、低温で非晶質シリコンを結晶化することができるという長所がある、しかし、ポリシリコンＴＦＴの活性領域に相当量の金属が含まれるため、ＳＲＡＭの漏れ電流が大きく増加するという短所がある。したがって、このようなポリシリコンＴＦＴの金属汚染を防止するために、塗布する金属触媒の量をできる限り少なくする必要がある。このため、金属層２６の厚さは単原子層によって調節され得る。この場合、ＡＬＤ（原子層蒸着）法を用いて金属層２６を形成することが好ましい。この点に関して、金属層２６の厚さは単原子層によって調節され得るという表現は、金属の単原子層がシリコン層２５の全域にわたってとぎれることなく堆積されるということを意味するだけでなく（すなわち、被覆率＝１）、金属の単原子層がシリコン層２５の全域にわたってとぎれとぎれに堆積されるということも意味する（すなわち、被覆率＜１）。もちろん、金属層の厚さを単原子層によって調節できる限り、ＡＬＤ法以外の他の方法を使用することも可能である。
【００３７】
図２（ｃ）は、シリコン層２５及び金属層２６を熱処理してシリコン層２５上に金属シリサイド層２７を形成するステップを示す。この場合、熱処理中の温度は２５０℃から５００℃、熱処理に必要な時間は３０分から６０分、熱処理に必要な雰囲気はＡｒ、Ｎｅ、Ｈｅ、Ｎ２などの不活性ガス雰囲気であることが好ましい。そして、層間絶縁層２３上の金属層２６において、金属シリサイド反応が発生していない場所から金属層２６を除去する。金属層２６は、湿式エッチング法により除去することができる。例えば、ＳＰＭ溶液（硫酸と過酸化水素水の混合液）で層間絶縁層２３上の金属層２６を除去することができる。
【００３８】
図２（ｄ）は、非晶質シリコン層２８を形成するステップを示す。非晶質シリコン層の厚さは１，０００Åから２，０００Åであることが好ましい。前述したように、ＬＰＣＶＤ法やＰＥＣＶＤ法を使用して非晶質シリコン層２８を形成するのが一般的である。
【００３９】
図２（ｅ）は、非晶質シリコン層２８を熱処理してポリシリコン層２９を形成するステップを示す。図２（ｅ）のステップの実施中に、コンタクトホール２４内の非晶質シリコン層２５も結晶化し、ポリシリコン層２９になる。この時、図２（ｃ）のステップで形成された金属シリサイド２７がその結晶化の触媒としての役割を果たす。すなわち、熱処理の間、金属シリサイドが非晶質シリコン層２８内で拡散するので、非晶質シリコンが結晶化してポリシリコンになる。
【００４０】
本発明では、熱処理中の温度は４００℃から７００℃であることが好ましい。ここで、熱処理中の温度が低すぎる場合、結晶化に必要な時間が長くなるためＳＲＡＭの生産性（スループット）が低下することを考慮しなければならないが、その一方で熱処理中の温度が高すぎる場合、ＳＲＡＭのサーマルバジェットが増加することを考慮しなければならない。熱処理に必要な時間は熱処理中の温度によって決定される。
【００４１】
本発明では、熱処理に必要な時間は１時間から１０時間であることが好ましい。ここで、熱処理の時間が短かすぎる場合、ポリシリコンの結晶化度が悪化することを考慮しなければならないが、その一方で熱処理の時間が長すぎる場合、ＳＲＡＭの生産性が低下することを考慮しなければならない。
【００４２】
前述した全てのことを考慮すると、非晶質シリコンを、５５０℃の温度で約３時間以上、或いは６００℃の温度で約１時間以上、熱処理して結晶化させることが好ましい。もちろん、熱処理に必要な時間はコンタクトホール間の距離によって多少変化し得る。
【００４３】
本発明では、熱処理に必要な雰囲気はＡｒ、Ｎｅ、Ｈｅ、Ｎ２などの不活性ガス雰囲気であることが好ましい。
【００４４】
図３は、本発明の第２実施形態に係るＳＲＡＭの製造方法を示す断面図である。
【００４５】
図３（ａ）は、ＳＲＡＭのＭＯＳＦＥＴを作成した後、層間絶縁層３３及びコンタクトホール３４を形成するステップを示す。図１（ｂ）とは異なり、本実施形態ではシードとしての役割を果たす単結晶シリコン層を形成しない。
【００４６】
図３（ｂ）は、層間絶縁層３３上及びコンタクトホール３４内に金属層３５を形成するステップを示す。このステップに関する全ての説明は、第１実施形態の同ステップに関する説明と同様である（図２（ｂ）についての説明を参照されたい）。
【００４７】
図３（ｃ）は、コンタクトホール３４を介して露出したシリコン層（すなわち、ソース／ドレイン３２）及び金属層３５を熱処理してソース／ドレイン３２上に金属シリサイド層３６を形成するステップを示す。このステップに関する全ての説明は、第１実施形態の同ステップに関する説明と同様である（図２（ｃ）についての説明を参照されたい）。
【００４８】
図３（ｄ）は、層間絶縁層３３上及びコンタクトホール３４内に非晶質シリコン層３７を形成するステップを示す。このステップに関する全ての説明は、第１実施形態の同ステップに関する説明と同様である（図２（ｄ）についての説明を参照されたい）。
【００４９】
図３（ｅ）は、非晶質シリコン層３７を熱処理してポリシリコン層３８を形成するステップを示す。このステップに関する全ての説明は、第１実施形態の同ステップの説明と同様である（図２（ｅ）についての説明を参照されたい）。
【００５０】
前述の説明では、本発明に係る方法は、ポリシリコンＴＦＴセル構造を有するＳＲＡＭを例に挙げて説明したが、本発明に係る方法は、ＳＲＡＭ以外に、ポリシリコンＴＦＴが構成要素として半導体素子に含まれる場合にも適用できる。
【００５１】
また、本発明に係る方法は、前述したもの以外の様々な半導体素子の製造工程に適用できる。具体的には、本発明は、半導体素子内に金属配線層の代りにポリシリコン配線層が使用される場合に適用できる。一般に、半導体素子の配線は、金属配線とポリシリコン配線に分類することができる。このうち、ポリシリコン配線は、金属配線よりも比抵抗が高いという短所がある。しかし、ポリシリコン配線は、その製造工程（例えば、配線の蒸着及びエッチングなど）が金属配線よりも容易であるという長所があるので、集積回路（例えば、ＤＲＡＭ）の製造に容易に適用できる。したがって、ポリシリコン配線は、ＤＲＡＭのビットラインなどに広く使用されている。
【００５２】
図４は、本発明に係るＤＲＡＭの製造方法を示す断面図である。図４に示された領域は、ＤＲＡＭのセルアレイの一部分に相当する。
【００５３】
まず、図に示すように、図４（ａ）は、配線の形成を開始する前の半導体素子を示している。半導体基板に相当するシリコンウエハー４０上にゲート４１、ソース４２及びドレイン４３から構成されるＭＯＳＦＥＴが形成されている。層間絶縁層４４が前記ＭＯＳＦＥＴ上に形成されている。そして、層間絶縁層４４内にコンタクトホール４５が形成されていて、電気的接続のためにソース４２及びドレイン４３の所定の領域を露出させている。
【００５４】
図４（ｂ）は、層間絶縁層４４上及びコンタクトホール４５内にドープされた非晶質シリコン層４６を形成するステップを示す。非晶質シリコン層４６の形成方法は、前述したＳＲＡＭの製造方法で説明したようなＬＰＣＶＤ法やＰＥＣＶＤ法を使用することが好ましい。
【００５５】
図４（ｃ）は、ドープされた非晶質シリコン層４６上に触媒として金属層４７を形成するステップを示す。金属層４７は、Ｎｉ、Ａｌ、Ｔｉ、Ａｇ、Ａｕ、Ｃｏ、Ｓｂ、Ｐｄ、Ｃｕのうちの少なくとも１つの金属を含む。半導体素子の全体の製造工程を考慮すると、触媒としてＮｉを使用することが好ましい。金属層４７の形成方法は、特定の方法に特に制限されるものではない。しかし、半導体素子の製造時に用いられる一般的な方法を使用することが好ましい。そのようなものとしては、例えば、熱蒸着やスパッタリングなどのＰＶＤ（物理蒸着）法、ＬＰＣＶＤ法やＰＥＣＶＤ法などのＣＶＤ（化学蒸着）法等が挙げられる。金属層４７の厚さは、非晶質シリコン層４６のドーピング濃度及び厚さによって決定される。
【００５６】
図４（ｄ）は、非晶質シリコン層４６を熱処理してポリシリコン配線層４８を形成するステップを示す。本発明では、熱処理中の温度は４００℃から７００℃であることが好ましい。ここで、熱処理中の温度が低すぎる場合、結晶化に必要な時間が長くなるためＤＲＡＭの生産性（スループット）が低下するということを考慮しなければならないが、その一方で熱処理中の温度が高すぎる場合、半導体素子のサーマルバジェットが増加するということを考慮しなければならない。
【００５７】
熱処理に必要な時間は、非晶質シリコン層４６の熱処理中の温度及びドーピング濃度によって決定される。本発明では、熱処理に必要な時間は１時間から１０時間であることが好ましい。ここで、熱処理の時間が短かすぎる場合、ポリシリコン配線層の結晶化度が悪いということを考慮しなければならないが、その一方で熱処理の時間が長すぎる場合、ＤＲＡＭの生産性が低下するということを考慮しなければならない。
【００５８】
前述した全てのことを考慮すると、非晶質シリコンを約６００℃の温度で約１時間熱処理して結晶化させることが好ましい。したがって、本発明によれば、ポリシリコン配線層を形成するための熱処理中の温度及び熱処理に必要な時間を、非晶質シリコンのＳＰＣ（固相結晶化）によりポリシリコン配線層を形成する従来の方法と比較して大きく低減することができる。
【００５９】
本発明では、熱処理に必要な雰囲気は、Ａｒ、Ｎｅ、Ｈｅ、Ｎ２などの不活性ガス雰囲気であることが好ましい。
【００６０】
また、本発明によれば、非晶質シリコンを結晶化させるための触媒として使用される金属により、ソース４２／ドレイン４３とポリシリコン配線層４８との間の境界領域内に金属シリサイド層４９が形成される。例えば、金属触媒としてＮｉが使用された場合、ＮｉＳｉやＮｉＳｉ２などのニッケルシリサイド層が形成される。一般に、金属シリサイドの比抵抗は、ポリシリコンの比抵抗よりもかなり小さい。したがって、ソース４２／ドレイン４３とポリシリコン配線層４８との間の接触抵抗を大きく低下させることができる。
【産業上の利用可能性】
【００６１】
本明細書では、本発明に係る方法に関してＤＲＡＭを例に挙げて説明している。しかし、本発明の方法は、ＤＲＡＭ以外に、フラッシュメモリ素子、非メモリ素子などのあらゆる他の半導体素子に適用できる。
【００６２】
本明細書中において本発明をいくつかの好ましい実施形態を用いて説明しているが、当業者には添付の特許請求の範囲に開示した本発明の範囲及び思想から逸脱することなく様々な変形及び変更をすることができることは明らかであろう。そのような変形及び変更はすべて本発明の範囲及び添付の特許請求の範囲に含まれるものとする。
【符号の説明】
【００６３】
２０、３０    シリコン基板
２１、３１    ゲート
２２、３２    ソース／ドレイン
２３、３３    層間絶縁層
２４、３４    コンタクトホール
２５    シリコン層
２６、３５    金属層
２７、３６    金属シリサイド層
２８、３７    非晶質シリコン層
２９、３８    ポリシリコン層
【図１】
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【図２】
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【図３】
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【図４】
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