(57)【特許請求の範囲】
【請求項１】
プラズマプロセスによる半導体集積装置の製造過程において生じるチャージアップダメージを評価する評価システムであって、
評価用半導体チップと、前記評価用半導体チップに対してプラズマエッチング処理を施すプラズマチャンバと、前記評価用半導体チップから外部に導出された第１リード線及び第２リード線を介して前記プラズマエッチング処理中に前記評価用半導体チップ内に流れる電流を計る電流計と、を備え、
前記評価用半導体チップは、シリコン基板と、前記シリコン基板上に形成されているゲート酸化膜と、前記ゲート酸化膜上に形成されているゲート電極と、前記ゲート電極の上方に形成されており前記プラズマによる前記ゲート電極への電子電流の流入を部分的に遮断するパターンを有するレジストと、前記レジストの上面側から前記シリコン基板の表面までを貫通する第１のコンタクトホールと、前記レジストを貫通する第２のコンタクトホールと、を有し、
前記第１リード線が前記第１のコンタクトホールを介して前記シリコン基板の表面と電気的に接続されていると共に、前記第２リード線が前記第２のコンタクトホールを介して前記ゲート電極の表面と電気的に接続されていることを特徴とする半導体集積装置の評価システム。
【請求項２】
前記第１及び第２のコンタクトホールにはモールド樹脂が充填されていることを特徴とする請求項１記載の半導体集積装置の評価システム。
【請求項３】
プラズマプロセスによる半導体集積装置の製造過程において生じるチャージアップダメージを評価する為の評価用半導体チップであって、
シリコン基板と、
前記シリコン基板上に形成されているゲート酸化膜と、
前記ゲート酸化膜上に形成されているゲート電極と、
前記ゲート電極上に形成されており、前記プラズマによる前記ゲート電極への電子電流の流入を部分的に遮断するパターンを有するレジストと、
前記レジストの上面側から前記レジスト、前記ゲート電極及びゲート酸化膜を夫々貫通する第１のコンタクトホールを介して前記シリコン基板の表面に接続されている第１リード線と、
前記レジストの上面側から前記レジストを貫通する第２のコンタクトホールを介して前記ゲート電極の表面に接続されている第２リード線と、を有することを特徴とする評価用半導体チップ。
【請求項４】
前記第１及び第２のコンタクトホールにはモールド樹脂が充填されていることを特徴とする請求項３記載の評価用半導体チップ。
【請求項５】
前記評価用半導体チップは、前記ゲート電極を形成する為のゲートエッチング処理時に前記ゲート電極、前記ゲート酸化膜及び前記シリコン基板を介して流れる電流を前記第１リード線及び前記第２リード線を介して外部に導出することを特徴とする請求項３又は４記載の評価用半導体チップ。
【請求項６】
プラズマプロセスによる半導体集積装置の製造過程において生じるチャージアップダメージを評価する為の評価用半導体チップであって、
シリコン基板と、
前記シリコン基板上に形成されているゲート酸化膜と、
前記ゲート酸化膜上に形成されているゲート電極と、
前記ゲート電極上に形成されている絶縁層と、
前記絶縁層上に形成されており、前記プラズマによる前記ゲート電極への電子電流の流入を部分的に遮断する複数の貫通孔を備えたレジストと、
前記レジストの上面側から前記レジスト、前記絶縁層、前記ゲート電極及びゲート酸化膜を夫々貫通する第１のコンタクトホールを介して前記シリコン基板の表面に接続されている第１リード線と、
前記レジストの上面側から前記レジスト及び前記絶縁層を夫々貫通する第２のコンタクトホールを介して前記ゲート電極の表面に接続されている第２リード線と、を有することを特徴とする評価用半導体チップ。
【請求項７】
前記第１及び第２のコンタクトホールにはモールド樹脂が充填されていることを特徴とする請求項６記載の評価用半導体チップ。
【請求項８】
前記評価用半導体チップは、前記レジストに形成されている前記貫通孔を介して前記絶縁層にコンタクトホールを形成する為のコンタクトホールエッチング処理時に前記ゲート電極、前記ゲート酸化膜及び前記シリコン基板を介して流れる電流を前記第１リード線及び前記第２リード線を介して外部に導出することを特徴とする請求項６又は７記載の評価用半導体チップ。
【請求項９】
プラズマプロセスによる半導体集積装置の製造過程において生じるチャージアップダメージを評価する為の評価用半導体チップであって、
シリコン基板と、
前記シリコン基板上に形成されているゲート酸化膜と、
前記ゲート酸化膜上に形成されているゲート電極と、
前記ゲート電極上に形成されている絶縁層と、
前記絶縁層上に形成されている金属配線用電極膜と、
前記金属配線用電極膜上に形成されており、前記プラズマによる前記金属配線用電極膜への電子電流の流入を部分的に遮断する複数の貫通孔を備えたレジストと、
前記レジストの上面側から前記レジスト、前記金属配線用電極膜、前記絶縁層、前記ゲート電極及びゲート酸化膜を夫々貫通して前記シリコン基板の表面に到る第１のコンタクトホールと、
前記絶縁層の上面側から前記絶縁層を貫通して前記ゲート電極の表面に到る第２のコンタクトホールと、
前記レジストの上面側から前記レジストを貫通して前記金属配線用電極膜の表面に到る第３のコンタクトホールと、
前記第１のコンタクトホール内における前記絶縁層、前記ゲート電極及び前記ゲート酸化膜を夫々貫通する区間においてその下端部が前記シリコン基板の表面に当接して形成されている第１のタングステンプラグと、
前記第２のコンタクトホール内においてその上端部が前記金属配線用電極膜の表面に当接しており且つその下端部が前記ゲート電極の表面に当接して形成されている第２のタングステンプラグと、
前記第１のコンタクトホールを介して前記第１のタングステンプラグの上端部に接続されている第１リード線と、
前記第３のコンタクトホールを介して前記金属配線用電極膜の表面に接続されている第２リード線と、を有することを特徴とする評価用半導体チップ。
【請求項１０】
前記第１のコンタクトホール内において前記レジスト及び前記金属配線用電極膜を夫々貫通する区間、及び前記第２のコンタクトホールにはモールド樹脂が充填されていることを特徴とする請求項９記載の評価用半導体チップ。
【請求項１１】
前記評価用半導体チップは、前記金属配線用電極膜に対する金属配線エッチング処理時に前記ゲート電極、前記ゲート酸化膜及び前記シリコン基板を介して流れる電流を前記第１リード線及び前記第２リード線を介して外部に導出することを特徴とする請求項９又は１０記載の評価用半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置の評価システムに関し、特に、プラズマプロセスによる薄膜形成で生じた半導体集積装置のチャージアップダメージを評価する為の評価システム及び評価用半導体チップに関する。
【背景技術】
【０００２】
近年、半導体ＩＣ（Integrated Circuit）の薄膜デバイス製造技術として、プラズマプロセスが採用されている。例えば、プラズマＣＶＤ（chemical vapor deposition）装置は、ウェハが設置されているプラズマチャンバ内に原料ガスを充満させ、これに高周波、マイクロ波などを印加することにより、かかる原料ガスをプラズマ化する。これにより、原料ガスの原子や分子は励起されて化学的に活性化し、その原料ガスに含まれる物質からなる薄膜が化学気相成長によってウェハ上に蒸着形成される。
【０００３】
ところが、プラズマプロセスにおいては、チャージアップ現象に起因するゲート絶縁膜の破壊、いわゆるチャージアップダメージが問題となっている。チャージアップダメージの主要な原因は、プラズマの空間的な不均一性である。すなわち、プラズマ電位が不均一になると、プラズマからウエハに流入する電子電流とイオン電流の平衡状態が局所的に崩れる。これにより、プラズマに曝されることになる上部側電極（トランジスタのゲート電極）に電荷が蓄積されてしまうという、いわゆるチャージアップが発生する。また、電極部を覆う絶縁膜等のレジストパターンが微細パターンとなる箇所では、そのレジスト表面の一部に電子が付着してしまう場合があり、これが新たな電子の入射を遮蔽し、結果として電子電流とイオン電流の平衡状態が崩れてチャージアップが生じる。チャージアップが起こると、トランジスタのゲート酸化膜に高電界が印加されてトンネル電流が流れる為、ゲート酸化膜が破壊又は劣化するという、チャージアップダメージが生じるのである。この際、配線がイオンを捕獲するアンテナとなるため、配線が長いほどダメージは大きくなる。
【０００４】
そこで、このようなチャージアップの度合いを測定するプラズマモニタリング方法が提案された（例えば、特許文献１参照）。かかるプラズマモニタリング方法では、半導体ＩＣのチャージアップの度合いを測定するにあたり、先ず、チャージアップダメージ評価用の半導体チップを製造する（特許文献１の図１に示されているセンサ５０参照）。このチャージアップダメージ評価用の半導体チップ（以下、単に評価用チップと称する）は、半導体基板上に形成された絶縁膜上に、導電性物質からなる第１電極、シリコン酸化膜等からなる絶縁膜、及び第２電極を積層して構築されたものである。尚、第１電極及び第２電極には、チャージアップ時の電位を計る電位計に接続する為のメタル配線が施されている。
【０００５】
そして、このように製造された２つの評価用チップをウェハの表面の異なる２箇所に夫々貼着したものをプラズマチャンバ内に収容してプラズマに曝すことにより、評価用チップ内においてチャージアップを生じさせる（例えば、特許文献１の図２参照）。この際、かかるチャージアップに伴って発生する上記第１電極及び第２電極間の電位差を電位計で計り、これをチャージアップダメージの度合いを表す評価値として得るのである。
【０００６】
ところで、上記した如き評価用チップを製造するには、半導体基板上に絶縁膜、第１電極、絶縁膜、第２電極の順に絶縁膜及び電極を構築していかなければならず、その製造には多くのプラズマプロセスを利用した工程が含まれる。
【０００７】
よって、例えば各製造工程の内でゲートエッチング工程で生じるチャージアップのみを測定したくても、それ以外の工程で生じたチャージアップの影響が反映されたものとなってしまう。従って、評価対象とすべきエッチング工程で生じたチャージアップの度合いのみを測定することが出来ないという問題があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−５９８８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、プラズマプロセスによる半導体集積装置の各製造段階において、所望のエッチング工程で生じたチャージアップの度合いのみを測定することが可能な半導体集積装置の評価システム及び評価用半導体チップを提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明による半導体集積装置の評価システムは、プラズマプロセスによる半導体集積装置の製造過程において生じるチャージアップダメージを評価する評価システムであって、評価用半導体チップと、前記評価用半導体チップに対してプラズマエッチング処理を施すプラズマチャンバと、前記評価用半導体チップから外部に導出された第１リード線及び第２リード線を介して前記プラズマエッチング処理中に前記評価用半導体チップ内に流れる電流を計る電流計と、を備え、前記評価用半導体チップは、シリコン基板と、前記シリコン基板上に形成されているゲート酸化膜と、前記ゲート酸化膜上に形成されているゲート電極と、前記ゲート電極の上方に形成されており前記プラズマによる前記ゲート電極への電子電流の流入を部分的に遮断するパターンを有するレジストと、前記レジストの上面側から前記シリコン基板の表面までを貫通する第１のコンタクトホールと、前記レジストを貫通する第２のコンタクトホールと、を有し、前記第１リード線が前記第１のコンタクトホールを介して前記シリコン基板の表面と電気的に接続されていると共に、前記第２リード線が前記第２のコンタクトホールを介して前記ゲート電極の表面と電気的に接続されていることを特徴とする。
【００１１】
又、本発明の第１の特徴による評価用半導体チップは、プラズマプロセスによる半導体集積装置の製造過程において生じるチャージアップダメージを評価する為の評価用半導体チップであって、シリコン基板と、前記シリコン基板上に形成されているゲート酸化膜と、前記ゲート酸化膜上に形成されているゲート電極と、前記ゲート電極上に形成されており、前記プラズマによる前記ゲート電極への電子電流の流入を部分的に遮断するパターンを有するレジストと、前記レジストの上面側から前記レジスト、前記ゲート電極及びゲート酸化膜を夫々貫通する第１のコンタクトホールを介して前記シリコン基板の表面に接続されている第１リード線と、前記レジストの上面側から前記レジストを貫通する第２のコンタクトホールを介して前記ゲート電極の表面に接続されている第２リード線と、を有する。
【００１２】
又、本発明の第２の特徴による評価用半導体チップは、プラズマプロセスによる半導体集積装置の製造過程において生じるチャージアップダメージを評価する為の評価用半導体チップであって、シリコン基板と、前記シリコン基板上に形成されているゲート酸化膜と、前記ゲート酸化膜上に形成されているゲート電極と、前記ゲート電極上に形成されている絶縁層と、前記絶縁層上に形成されており、前記プラズマによる前記ゲート電極への電子電流の流入を部分的に遮断する複数の貫通孔を備えたレジストと、前記レジストの上面側から前記レジスト、前記絶縁層、前記ゲート電極及びゲート酸化膜を夫々貫通する第１のコンタクトホールを介して前記シリコン基板の表面に接続されている第１リード線と、前記レジストの上面側から前記レジスト及び前記絶縁層を夫々貫通する第２のコンタクトホールを介して前記ゲート電極の表面に接続されている第２リード線と、を有する。
【００１３】
又、本発明の第３の特徴による評価用半導体チップは、プラズマプロセスによる半導体集積装置の製造過程において生じるチャージアップダメージを評価する為の評価用半導体チップであって、シリコン基板と、前記シリコン基板上に形成されているゲート酸化膜と、前記ゲート酸化膜上に形成されているゲート電極と、前記ゲート電極上に形成されている絶縁層と、前記絶縁層上に形成されている金属配線用電極膜と、前記金属配線用電極膜上に形成されており、前記プラズマによる前記金属配線用電極膜への電子電流の流入を部分的に遮断する複数の貫通孔を備えたレジストと、前記レジストの上面側から前記レジスト、前記金属配線用電極膜、前記絶縁層、前記ゲート電極及びゲート酸化膜を夫々貫通して前記シリコン基板の表面に到る第１のコンタクトホールと、前記絶縁層の上面側から前記絶縁層を貫通して前記ゲート電極の表面に到る第２のコンタクトホールと、前記レジストの上面側から前記レジストを貫通して前記金属配線用電極膜の表面に到る第３のコンタクトホールと、前記第１のコンタクトホール内における前記絶縁層、前記ゲート電極及び前記ゲート酸化膜を夫々貫通する区間においてその下端部が前記シリコン基板の表面に当接して形成されている第１のタングステンプラグと、前記第２のコンタクトホール内においてその上端部が前記金属配線用電極膜の表面に当接しており且つその下端部が前記ゲート電極の表面に当接して形成されている第２のタングステンプラグと、前記第１のコンタクトホールを介して前記第１のタングステンプラグの上端部に接続されている第１リード線と、前記第３のコンタクトホールを介して前記金属配線用電極膜の表面に接続されている第２リード線と、を有する。
【発明の効果】
【００１４】
本発明においては、プラズマエッチング処理を施している間にこの評価用半導体チップ内に生じたチャージアップに伴って流れる電流を計測する為に、評価用半導体チップの上面側から第１のコンタクトホールを介してこの評価用半導体チップのシリコン基板表面と電気的に接続されている第１リード線と、評価用半導体チップの上面側から第２のコンタクトホールを介してこの評価用半導体チップのゲート電極表面と電気的に接続されている第２リード線とを、外部に導出するようにしている。よって、配線用の金属電極層を用いることなく、チャージアップに伴って流れる電流を評価用半導体チップの外部に導出できる。これにより、評価用半導体チップを製造する際に、配線用の金属電極を形成させる為の各種工程、つまりプラズマプロセスに基づく絶縁膜形成、コンタクトホール形成、及び金属配線エッチング処理を施す必要が無くなるので、この金属配線形成の為のプラズマ処理を実行したが故に生じるチャージアップの影響を排除した測定が可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明による半導体集積装置の評価システムの全体構成を示す図である。
【図２Ａ】ゲートエッチング処理時のチャージアップダメージを評価する際に用いられる評価用チップ１２の構造を表す上面図である。
【図２Ｂ】図２ＡのＹ１−Ｙ１線での断面図である。
【図２Ｃ】図２ＡのＹ２−Ｙ２線での断面図である。
【図３Ａ】図２Ａ〜図２Ｃに示される構造を有する評価用チップ１２の製造第１段階での上面及び断面を示す図である。
【図３Ｂ】図３ＡのＹ１−Ｙ１線での断面図である。
【図４Ａ】図２Ａ〜図２Ｃに示される構造を有する評価用チップ１２の製造第２段階での上面及び断面を示す図である。
【図４Ｂ】図４ＡのＹ１−Ｙ１線での断面図である。
【図４Ｃ】図４ＡのＹ２−Ｙ２線での断面図である。
【図５Ａ】図２Ａ〜図２Ｃに示される構造を有する評価用チップ１２の製造第３段階での上面及び断面を示す図である。
【図５Ｂ】図５ＡのＹ１−Ｙ１線での断面図である。
【図５Ｃ】図５ＡのＹ２−Ｙ２線での断面図である。
【図６Ａ】図２Ａ〜図２Ｃに示される構造を有する評価用チップ１２の製造第４段階での上面及び断面を示す図である。
【図６Ｂ】図６ＡのＹ１−Ｙ１線での断面図である。
【図６Ｃ】図６ＡのＹ２−Ｙ２線での断面図である。
【図７Ａ】図２Ａ〜図２Ｃに示される構造を有する評価用チップ１２の製造第５段階での上面及び断面を示す図である。
【図７Ｂ】図７ＡのＹ１−Ｙ１線での断面図である。
【図７Ｃ】図７ＡのＹ２−Ｙ２線での断面図である。
【図８】図１に示される評価システムの制御部２で実施されるチャージアップ測定制御のフローを示す図である。
【図９Ａ】ゲートエッチング処理時に図２Ａ〜図２Ｃに示す構造を有する評価用チップ１２において生じるチャージアップを説明する為の図である。
【図９Ｂ】ゲートエッチング処理時に図２Ａ〜図２Ｃに示す構造を有する評価用チップ１２において生じるチャージアップを説明する為の図である。
【図９Ｃ】ゲートエッチング処理時に図２Ａ〜図２Ｃに示す構造を有する評価用チップ１２において生じるチャージアップを説明する為の図である。
【図１０Ａ】コンタクトホールエッチング処理時のチャージアップダメージを評価する際に用いられる評価用チップ１２の構造を表す上面図である。
【図１０Ｂ】図１０ＡのＹ１−Ｙ１線での断面図である。
【図１０Ｃ】図１０ＡのＹ２−Ｙ２線での断面図である。
【図１１Ａ】図１０Ａ〜図１０Ｃに示される構造を有する評価用チップ１２の製造第１段階での上面及び断面を示す図である。
【図１１Ｂ】図１１ＡのＹ１−Ｙ１線での断面図である。
【図１１Ｃ】図１１ＡのＹ２−Ｙ２線での断面図である。
【図１２Ａ】図１０Ａ〜図１０Ｃに示される構造を有する評価用チップ１２の製造第２段階での上面及び断面を示す図である。
【図１２Ｂ】図１２ＡのＹ１−Ｙ１線での断面図である。
【図１２Ｃ】図１２ＡのＹ２−Ｙ２線での断面図である。
【図１３Ａ】図１０Ａ〜図１０Ｃに示される構造を有する評価用チップ１２の製造第３段階での上面及び断面を示す図である。
【図１３Ｂ】図１３ＡのＹ１−Ｙ１線での断面図である。
【図１３Ｃ】図１３ＡのＹ２−Ｙ２線での断面図である。
【図１４Ａ】コンタクトホールエッチング処理時に図１０Ａ〜図１０Ｃに示す構造を有する評価用チップ１２において生じるチャージアップを説明する為の図である。
【図１４Ｂ】コンタクトホールエッチング処理時に図１０Ａ〜図１０Ｃに示す構造を有する評価用チップ１２において生じるチャージアップを説明する為の図である。
【図１４Ｃ】コンタクトホールエッチング処理時に図１０Ａ〜図１０Ｃに示す構造を有する評価用チップ１２において生じるチャージアップを説明する為の図である。
【図１５Ａ】金属配線エッチング処理時のチャージアップダメージを評価する際に用いられる評価用チップ１２の構造を表す上面図である。
【図１５Ｂ】図１５ＡのＹ１−Ｙ１線での断面図である。
【図１５Ｃ】図１５ＡのＹ２−Ｙ２線での断面図である。
【図１６】図１５Ｂ及び図１５Ｃに示されるゲート電極１０１の形状を表す上面図である。
【図１７Ａ】図１５Ａ〜図１５Ｃに示される構造を有する評価用チップ１２の製造第１段階での上面及び断面を示す図である。
【図１７Ｂ】図１７ＡのＹ１−Ｙ１線での断面図である。
【図１７Ｃ】図１７ＡのＹ２−Ｙ２線での断面図である。
【図１８Ａ】図１５Ａ〜図１５Ｃに示される構造を有する評価用チップ１２の製造第２段階での上面及び断面を示す図である。
【図１８Ｂ】図１８ＡのＹ１−Ｙ１線での断面図である。
【図１８Ｃ】図１８ＡのＹ２−Ｙ２線での断面図である。
【図１９Ａ】図１５Ａ〜図１５Ｃに示される構造を有する評価用チップ１２の製造第３段階での上面及び断面を示す図である。
【図１９Ｂ】図１９ＡのＹ１−Ｙ１線での断面図である。
【図１９Ｃ】図１９ＡのＹ２−Ｙ２線での断面図である。
【図２０Ａ】図１５Ａ〜図１５Ｃに示される構造を有する評価用チップ１２の製造第４段階での上面及び断面を示す図である。
【図２０Ｂ】図２０ＡのＹ１−Ｙ１線での断面図である。
【図２０Ｃ】図２０ＡのＹ２−Ｙ２線での断面図である。
【発明を実施するための形態】
【００１６】
評価用半導体チップにプラズマエッチング処理を施している間にこの評価用半導体チップ内に生じたチャージアップに伴って流れる電流を、評価用半導体チップから外部に導出されている第１リード線及び第２リード線を介して計測する。評価用半導体チップは、シリコン基板上にゲート酸化膜、ゲート電極、プラズマによる電子電流の流入を部分的に遮断するパターンを有するレジストが積層された構造を有する。この際、レジスト上面側からシリコン基板の表面までを貫通する第１のコンタクトホールを介して上記第１リード線がシリコン基板の表面と電気的に接続されていると共に、上記レジストを貫通する第２のコンタクトホールを介して第２リード線がゲート電極の表面と電気的に接続されている。
【実施例１】
【００１７】
図１は、本発明による半導体集積装置の評価システムの全容を表す図である。
【００１８】
図１に示すように、かかる評価システムは、原料ガス（例えば、フルオロカーボン系ガス）が充填されているプラズマチャンバ１、制御部２、電流計３及び表示装置４からなる。
【００１９】
プラズマチャンバ１内にはチャージアップダメージ評価用の半導体チップとして、評価用チップ１２が収容されている。
【００２０】
図２Ａ〜図２Ｃは、トランジスタのゲート電極をプラズマプロセスによってエッチングする際に生じるチャージアップダメージを評価する場合に採用される評価用チップ１２の構造を示す図である。
【００２１】
尚、図２Ａは評価用チップ１２を上面側から眺めた上面図であり、図２Ｂは図２Ａに示されるＹ１−Ｙ１線での断面を示す図であり、図２Ｃは図２Ａに示されるＹ２−Ｙ２線での断面を示す図である。
【００２２】
図２Ｂ及び図２Ｃに示す如く評価用チップ１２は、シリコン基板２１、フィールド酸化膜２２、ゲート酸化膜２３及びゲート電極膜２４が積層された半導体チップの表面、つまりゲート電極膜２４上に、図２Ａに示す如き、夫々が絶縁材料からなるアンテナパターン部ＡＰ及びゲートパターン部ＧＰを有するレジスト２５が形成されたものである。尚、アンテナパターン部ＡＰは、実際の半導体ＩＣで用いられる配線ルールに沿った配線間隔及び配線幅で、絶縁材料を図２Ａに示す如き櫛形に形成させたものである。一方、ゲートパターン部ＧＰは、絶縁材料を、後述するが如き電流計接続パッド部Ｐ１及びＰ２を夫々囲む四角形状に形成させたものである。この際、電流計接続パッド部Ｐ１では、図２Ｃに示すように、シリコン基板２１にリード線Ｌ１が接続されており、このリード線Ｌ１がゲート酸化膜２３及びゲート電極膜２４を夫々貫通するコンタクトホールを介して外部に導出されている。尚、ゲートパターン部ＧＰに囲まれた部分及びコンタクトホール内には、図２Ｃに示すようにモールド樹脂ＭＪが充填されている。このモールド樹脂ＭＪによって、シリコン基板２１とリード線Ｌ１との接続部がプラズマに曝されないように被覆される。又、電流計接続パッド部Ｐ２では、図２Ｃに示すように、ゲート電極膜２４に接続されているリード線Ｌ２が外部に導出されている。尚、ゲートパターン部ＧＰに囲まれた部分には図２Ｃに示すようにモールド樹脂ＭＪが充填されている。このモールド樹脂ＭＪによって、ゲート電極膜２４とリード線Ｌ２との接続部がプラズマに曝されないように被覆される。
【００２３】
以下に、かかる評価用チップ１２の製造方法について説明する。
【００２４】
先ず、製造の第１段階では、図３Ａに示す如く、ウェハから分離したシリコンチップ基板２１上に、フィールド酸化膜２２及びゲート酸化膜２３を積層して形成する。尚、図３Ａ及び図３に示す如く、シリコンチップ基板２１の表面上において、破線にて囲まれたゲート領域部ＧＡでは隆起した形状になっており、その上部の面がゲート酸化膜２３に当接している。尚、図３Ａは評価用チップ１２の製造第１段階での構造を示す上面及び断面図であり、図３Ｂは図３Ａに示されるＹ１−Ｙ１線での断面を示す図である。
【００２５】
次に、製造の第２段階では、図４Ａ〜図４Ｃに示されるように、ゲート酸化膜２３上にゲート電極膜２４を形成し、かかるゲート電極膜２４上にハードマスクとなる絶縁膜４０を堆積させる。そして、リソグラフィ技術によるパターニング及びエッチング処理により、この絶縁膜４０上に、上記したアンテナパターン部ＡＰ及びゲートパターン部ＧＰに夫々対応したパターン形状のレジスト４１を形成する。尚、図４Ａは評価用チップ１２の製造第２段階での構造を示す上面図であり、図４Ｂは図４Ａに示されるＹ１−Ｙ１線での断面を示す図であり、図４Ｃは図４Ａに示されるＹ２−Ｙ２線での断面を示す図である。
【００２６】
次に、製造の第３段階では、絶縁膜４０をエッチングしてからレジスト４１を除去することにより、図５Ａ〜図５Ｃに示すように、ゲート電極膜２４上に、アンテナパターン部ＡＰ及びゲートパターン部ＧＰを有するレジスト２５を形成する。尚、図５Ａは評価用チップ１２の製造第３段階での構造を示す上面図であり、図５Ｂは図５Ａに示されるＹ１−Ｙ１線での断面を示す図であり、図５Ｃは図５Ａに示されるＹ２−Ｙ２線での断面を示す図である。
【００２７】
次に、製造の第４段階では、図６Ａ〜図６Ｃに示すように、ゲート電極膜２４、及びレジスト２５各々の表面に対して、電流計接続パッド部Ｐ１を除く部分にレジスト６１を形成する。尚、図６Ａは評価用チップ１２の製造第４段階での構造を示す上面図であり、図６Ｂは図６Ａに示されるＹ１−Ｙ１線での断面を示す図であり、図６Ｃは図６Ａに示されるＹ２−Ｙ２線での断面を示す図である。
【００２８】
次に、製造の第５段階では、エッチング処理により、レジスト６１が形成されていない領域、すなわち電流計接続パッド部Ｐ１中においてゲート酸化膜２３及びゲート電極膜２４の除去を行い、引き続き、図７Ａ〜図７Ｃに示すように、レジスト６１を全て除去する。これにより、図７Ｃに示す如く、電流計接続パッド部Ｐ１には、シリコンチップ基板２１の表面にまで到達するコンタクトホールが形成される。尚、図７Ａは評価用チップ１２の製造第５段階での構造を示す上面図であり、図７Ｂは図７Ａに示されるＹ１−Ｙ１線での断面を示す図であり、図７Ｃは図７Ａに示されるＹ２−Ｙ２線での断面を示す図である。
【００２９】
次に、製造の第６段階では、図７Ｃに示す如き電流計接続パッド部Ｐ１において第１のリード線Ｌ１をシリコンチップ基板２１に接続すると共に、電流計接続パッド部Ｐ２において第２のリード線Ｌ２をゲート電極膜２４に接続する。そして、電流計接続パッド部Ｐ１及びＰ２にモールド樹脂を充填させることにより、図２Ａ〜図２Ｃに示す如き構造を有する評価用チップ１２を完成させる。
【００３０】
以上の如く製造された評価用チップ１２は、図１に示す如きプラズマチャンバ１内に設けられているステージ１１上に設置される。
【００３１】
図１に示すように、評価用チップ１２のリード線Ｌ１及びＬ２は、プラズマチャンバ１の外に設けられている電流計３に接続されている。電流計３は、リード線Ｌ１及びＬ２間に流れる電流を計測し、その電流値を示す電流値データＩＤを制御部２に供給する。
【００３２】
制御部２は、図８に示す如きチャージアップ測定制御フローに従って、評価用チップ１２に対して、ゲート電極エッチング処理時に生じるチャージアップの度合いを測定する。      
【００３３】
図８において、制御部２は、先ず、ステージ１１上の評価用チップ１２のゲート電極膜２４に対してプラズマエッチング処理を開始させるべき指令をプラズマチャンバ１に供給する（ステップＳ１）。かかるステップＳ１の実行により、プラズマチャンバ１は、その内部に充填されている原料ガスに高周波バイアスを印加する。これにより、プラズマチャンバ１内に原料ガスに基づくプラズマが発生し、評価用チップ１２のゲート電極膜２４の表面上において、図２Ａに示す如きレジスト２５で覆われていない部分に対してプラズマエッチングが施される。かかるプラズマエッチングにより、評価用チップ１２は、図９Ａ〜図９Ｃに示すように、レジスト２５で覆われていた箇所を除き、ゲート電極膜２４が除去される。尚、図９Ａは、かかるプラズマエッチング処理段階での評価用チップ１２を上面側から眺めた上面図であり、図９Ｂは図９Ａに示されるＹ１−Ｙ１線での断面を示す図であり、図９Ｃは図９Ａに示されるＹ２−Ｙ２線での断面を示す図である。
【００３４】
ここで、微細パターンとなるレジスト２５のアンテナパターン部ＡＰでは、プラズマ発生に伴う電子及びイオン各々の空間的な運動量の違いにより、チャージアップが生じる。すなわち、図９Ｂに示すように、レジスト２５のアンテナパターン部ＡＰにおいて、ゲート電極膜２４を覆っている部分の上面には電子が付着し電子電流が遮蔽される。一方、ゲート酸化膜２３の表面上においてレジスト２５で覆われていない部分には、イオンが付着しイオン電流が流れる。よって、電子電流とイオン電流の平衡状態が崩れてチャージアップが生じる。この際、上記したイオン電流が、図９Ｃに示す如くゲート電極膜２４、ゲート酸化膜２３及びシリコンチップ基板２１を介してリード線Ｌ２及びＬ１間に流れる。かかるチャージアップに伴って発生したイオン電流は、リード線Ｌ２及びＬ１を介して外部に導出され、これが電流計３に供給される。すなわち、ゲートエッチング処理時に生じたチャージアップに伴って評価用チップ１２のゲート電極２４及びシリコンチップ基板２１間に流れる電流が電流計３に供給されるのである。この際、電流計３は、リード線Ｌ２及びＬ１間に流れる電流を計測し、その電流値を表す電流値データＩＤを制御部２に供給する。
【００３５】
ステップＳ１の実行後、制御部２は、電流計３から供給された電流値データＩＤに示される電流値が「０」より大であるか否かの判定を、「０」よりも大であると判定されるまで、すなわち、評価用チップ１２にチャージアップが発生してリード線Ｌ１及びＬ２間に電流が流れ始めたと判定されるまで実行する（ステップＳ２）。ステップＳ２において、電流値データＩＤに示される電流値が「０」より大であると判定された場合、制御部２は、この電流値データＩＤに示される電流値を取り込んで内蔵メモリ（図示せぬ）に記憶させ（ステップＳ３）、引き続きその電流値を表す画像を表示装置４に表示させる（ステップＳ４）。次に、制御部２は、ユーザ側から、このチャージアップ測定を終了させるべき終了指令が発令されたか否かの判定を行う（ステップＳ５）。かかるステップＳ５において、終了指令が発令されていないと判定された場合、制御部２は、上記ステップＳ３に戻って前述した如き動作を繰り返し実行する。一方、ステップＳ５において終了指令が発令されたと判定された場合、制御部２は、プラズマエッチング処理を終了させるべき指令をプラズマチャンバ１に供給する（ステップＳ６）。これにより、プラズマチャンバ１は、原料ガスに対する高周波バイアスの印加を停止する。
【００３６】
このように、図１に示す評価システムでは、プラズマによるゲート電極のエッチング処理に伴って生じるチャージアップダメージを評価する為に、図２Ａ〜図２Ｃに示す構造を有する評価用チップ１２を採用している。かかる評価用チップ１２においては、シリコンチップ基板２１、フィールド酸化膜２２、ゲート酸化膜２３及びゲート電極膜２４が積層されてなる半導体チップの表面、つまりゲート電極膜２４上に、ゲート電極をエッチングする為のレジストとして、図２Ａに示す如きアンテナパターン部ＡＰ及びゲートパターン部ＧＰを有するレジスト２５が形成されてなるものである。この際、レジスト２５のアンテナパターン部ＡＰでは、微細パターンを採用して、プラズマによる電子電流の流入を部分的に遮断することにより、ゲート電極のエッチング処理中においてこのアンテナパターン部ＡＰの領域中でチャージアップを生じさせる。そして、このチャージアップに伴って流れる電流をリード線Ｌ１及びＬ２を介して評価用チップ１２から導出し、これをプラズマチャンバ１の外部に設けられている電流計３で計測することによりチャージアップダメージの度合いを表す値を得るようにしている。
【００３７】
上記した如き評価システムによれば、プラズマプロセスによるゲートエッチング処理時に生じるチャージアップダメージの度合いを、そのゲートエッチング処理中においてリアルタイムで測定することが可能となる。
【００３８】
更に、図２Ｃに示すように、評価用チップ１２では、チャージアップに伴ってシリコンチップ基板２１及びゲート電極膜２４間に流れる電流を外部に導出する為のリード線Ｌ１及びＬ２を、チップの上面側から、コンタクトホールを介してシリコンチップ基板２１及びゲート電極膜２４各々の表面に直接接続するようにしている。これにより、配線用の金属電極層を用いることなく、チャージアップに伴って流れる電流を評価用チップ１２の外部に導出することが可能となる。よって、評価用チップ１２を製造するにあたり、上記した如き配線用の金属電極を形成させる為の各種工程、つまりプラズマプロセスに基づく絶縁膜形成、コンタクトホール形成、及び金属配線エッチング処理が不要となる。従って、この金属配線形成の為のプラズマ処理を実行したが故に生じるチャージアップの影響を排除して、ゲートエッチング処理時に生じたチャージアップの影響のみを測定することが可能となる。
【実施例２】
【００３９】
上記した実施例１では評価用チップ１２として、図２Ａ〜図２Ｃに示す如き、プラズマプロセスによるゲート電極のエッチング処理時に生じるチャージアップダメージを評価する場合に採用する構造を示したが、コンタクトホールのエッチング処理時に生じるチャージアップダメージを評価する際には、図１０Ａ〜図１０Ｃに示す構造を有する評価用チップ１２を採用する。尚、図１０Ａは評価用チップ１２を上面側から眺めた上面図であり、図１０Ｂは図１０Ａに示されるＹ１−Ｙ１線での断面を示す図であり、図１０Ｃは図１０Ａに示されるＹ２−Ｙ２線での断面を示す図である。
【００４０】
かかる評価用チップ１２においては、図１０Ａ及び図１０Ｂに示すように、シリコンチップ基板２１、フィールド酸化膜２２、ゲート酸化膜２３、ゲート電極１０１、絶縁膜１０２、レジスト１０３が積層された構造を有する。
【００４１】
ここで、ゲート酸化膜２３上に形成されているゲート電極１０１は、図１０Ａの破線にて示す如きゲート部ＧＣＰ、及びこのゲート部ＧＣＰに連結する長方形板状のアンテナ部ＡＴＰからなる。又、図１０Ａ及び図１０Ｂに示すように、窒化膜からなるレジスト１０３においてアンテナ部ＡＴＰに対応した領域内には、夫々が貫通孔からなる複数のアンテナコンタクトパターンＡＣＰが形成されている。尚、アンテナコンタクトパターンＡＣＰにおける貫通孔の径及び貫通孔同士の間隔は、実際の半導体ＩＣで採用されているコンタクトホールの径及び最小間隔と同一である。又、上記したゲート部ＧＣＰに対応した部分には、図１０Ａに示すように、リード線Ｌ１が接続されている電流計接続パッド部Ｐ１と、リード線Ｌ２が接続されている電流計接続パッド部Ｐ２とが形成されている。
【００４２】
図１０Ｃに示すように、電流計接続パッド部Ｐ１は、レジスト１０３の表面から、絶縁膜１０２、ゲート電極１０１及びゲート酸化膜２３各々を貫通させてシリコンチップ基板２１の表面に到るコンタクトホールにモールド樹脂ＭＪが充填されたものである。電流計接続パッド部Ｐ１では、図１０Ｃに示すように、シリコンチップ基板２１の表面にリード線Ｌ１が接続されており、このリード線Ｌ１がモールド樹脂ＭＪにて固着された状態で、上記したコンタクトホールを介して外部に導出されている。この際、かかるモールド樹脂ＭＪによって、シリコンチップ基板２１の表面とリード線Ｌ１との接続部がプラズマに曝されないように被覆される。
【００４３】
又、電流計接続パッド部Ｐ２は、レジスト１０３の表面から絶縁膜１０２を貫通させてゲート電極１０１の表面にまで到るコンタクトホールにモールド樹脂ＭＪが充填されたものである。電流計接続パッド部Ｐ２では、図１０Ｃに示すように、ゲート電極１０１の表面にリード線Ｌ２が接続されており、このリード線Ｌ２がモールド樹脂ＭＪにて固着された状態で、上記したコンタクトホールを介して外部に導出されている。このモールド樹脂ＭＪによって、ゲート電極１０１の表面とリード線Ｌ２との接続部がプラズマに曝されないように被覆される。
【００４４】
以下に、図１０Ａ〜図１０Ｃに示す如き構造を有する評価用チップ１２の製造方法について説明する。
【００４５】
先ず、製造の第１段階では、図１１Ａに示すように、シリコンチップ基板２１上にフィールド酸化膜２２を形成し、引き続き、このフィールド酸化膜２２上にゲート酸化膜２３を形成する。尚、シリコンチップ基板２１の表面において、後述するが如きゲート部ＧＣＰに対応した領域は、図１１Ａ及び図１１Ｃに示す如く隆起した形状になっており、その上部の面が直接、ゲート酸化膜２３に接している。更に、リソグラフィ技術によるパターニング及びエッチング処理により、ゲート酸化膜２３の表面上に、図１１Ａ〜図１１Ｃに示す如きゲート部ＧＣＰ及びこのゲート部ＧＣＰに連結する長方形板状のアンテナ部ＡＴＰからなるゲート電極１０１を形成する。ゲート電極１０１において、上記した電流計接続パッド部Ｐ１に対応した部分には貫通孔としてのコンタクトホールが形成されている。尚、図１１Ａは評価用チップ１２の製造第１段階での構造を示す上面図であり、図１１Ｂは図１１Ａに示されるＹ１−Ｙ１線での断面を示す図であり、図１１Ｃは図１１Ａに示されるＹ２−Ｙ２線での断面を示す図である。
【００４６】
次に、製造の第２段階では、図１２Ａ〜図１２Ｃに示すように、ゲート酸化膜２３及びゲート電極１０１上に絶縁膜１０２を堆積させ、更に、この絶縁膜１０２上に、後述するアンテナコンタクトホールＡＣＨ及び電極コンタクトホールＣＨをエッチングする際のハードマスクとなる窒化膜１０２を形成させる。この際、リソグラフィ技術によるパターニング及びエッチング処理により、図１２Ｂに示すように、レジスト１０３におけるアンテナ部ＡＴＰに対応した領域には、複数のアンテナコンタクトホールＡＣＨ各々に対応した貫通孔からなるアンテナコンタクトパターンＡＣＰを形成する。更に、図１２Ｃに示すように、レジスト１０３におけるゲート部ＧＣＰに対応した領域には、電流計接続パッド部Ｐ１及びＰ２の各々に対応した２つの電極コンタクトホールＣＨに夫々対応した貫通孔からなる電極コンタクトパターンＣＨＰを形成する。尚、図１２Ａは評価用チップ１２の製造途中での構造を示す上面図であり、図１２Ｂは図１１Ａに示されるＹ１−Ｙ１線での断面を示す図であり、図１２Ｃは図１２Ａに示されるＹ２−Ｙ２線での断面を示す図である。
【００４７】
次に、製造の第３段階では、リソグラフィ技術によるパターニング処理により、図１３Ａ〜図１３Ｃに示すように、電極コンタクトパターンＣＨＰにおける２つの貫通孔だけを開口するレジストを有するレジスト層１０４をレジスト１０３上に形成させる。ここで、この絶縁膜１０２をエッチングすることにより、図１３Ｃに示すように、電流計接続パッド部Ｐ１及びＰ２の各々に対応した２つの電極コンタクトホールＣＨを形成する。尚、図１３Ａは評価用チップ１２の製造途中での構造を示す上面図であり、図１３Ｂは図１３Ａに示されるＹ１−Ｙ１線での断面を示す図であり、図１３Ｃは図１３Ａに示されるＹ２−Ｙ２線での断面を示す図である。
【００４８】
次に、製造の第４段階では、レジスト層１０４を除去した後、電流計接続パッド部Ｐ１の電極コンタクトホールＣＨを介してリード線Ｌ１をシリコンチップ基板２１の表面に接続すると共に、電流計接続パッド部Ｐ２の電極コンタクトホールＣＨを介してリード線Ｌ２をゲート電極１０１の表面に接続する。そして、電流計接続パッド部Ｐ１及びＰ２各々の電極コンタクトホールＣＨにモールド樹脂を充填させることにより、図１０Ａ〜図１０Ｃに示す如き構造を有する評価用チップ１２を完成させる。
【００４９】
以上の如く製造された評価用チップ１２は、図１に示す如きプラズマチャンバ１内に設けられているステージ１１上に設置される。更に、評価用チップ１２のリード線Ｌ１及びＬ２が、プラズマチャンバ１の外部に設けられている電流計３に接続される。
【００５０】
制御部２は、図８に示すチャージアップ測定制御フローに従って、評価用チップ１２に対して、コンタクトホールエッチング処理時に生じるチャージアップの度合いを測定する。
【００５１】
図８において、制御部２は、先ず、ステージ１１上の評価用チップ１２のゲート電極膜２４に対してプラズマエッチング処理を開始させるべき指令をプラズマチャンバ１に供給する（ステップＳ１）。かかるステップＳ１の実行により、プラズマチャンバ１は、その内部に充填されている原料ガスに高周波バイアスを印加する。これにより、プラズマチャンバ１内に原料ガスに基づくプラズマが発生し、レジスト１０３に形成されているアンテナコンタクトパターンＡＣＰによる貫通孔を介して絶縁膜１０２に対するプラズマエッチング処理が為される。かかるプラズマエッチングにより、図１４Ａ〜図１４Ｃに示すように、ゲート電極１０１の上面には、レジスト１０３の表面からこのゲート電極１０１の表面に到るアンテナコンタクトホールＡＣＨが形成される。尚、図１４Ａは、かかるプラズマエッチング処理段階での評価用チップ１２を上面側から眺めた上面図であり、図１４Ｂは図１４Ａに示されるＹ１−Ｙ１線での断面を示す図であり、図１４Ｃは図１４Ａに示されるＹ２−Ｙ２線での断面を示す図である。
【００５２】
ここで、その上面が複数のアンテナコンタクトホールＡＣＨからなる微細パターンで覆われたゲート電極１０１のアンテナ部ＡＴＰでは、プラズマ発生に伴う電子及びイオン各々の空間的な運動量の違いによりチャージアップが生じる。すなわち、図１４Ｂに示すように、ゲート電極１０１上においてレジスト１０３で覆われている部分では、このレジスト１０３自体に電子が付着するので電子電流が遮蔽される。一方、ゲート電極１０１の表面上においてアンテナコンタクトホールＡＣＨを介して直接、プラズマに曝される部分にはイオンが付着しイオン電流が流れる。よって、電子電流とイオン電流の平衡状態が崩れてチャージアップが生じる。この際、上記したイオン電流が、図１４Ｃに示す如く、ゲート電極１０１、ゲート酸化膜２３及びシリコンチップ基板２１を介してリード線Ｌ２及びＬ１間に流れる。かかるチャージアップに伴って発生したイオン電流は、リード線Ｌ２及びＬ１を介して外部に導出され、これが電流計３に供給される。すなわち、コンタクトホールのエッチング処理時に生じたチャージアップに伴って評価用チップ１２のゲート電極１０１及びシリコンチップ基板２１間に流れる電流が電流計３に供給されるのである。この際、電流計３は、リード線Ｌ２及びＬ１間に流れる電流を計測し、その電流値を表す電流値データＩＤを制御部２に供給する。
【００５３】
ステップＳ１の実行後、制御部２は、電流計３から供給された電流値データＩＤに示される電流値が「０」より大であるか否かの判定を、「０」よりも大であると判定されるまで、すなわち、評価用チップ１２にチャージアップが発生してリード線Ｌ１及びＬ２間に電流が流れ始めたと判定されるまで実行する（ステップＳ２）。ステップＳ２において、電流値データＩＤに示される電流値が「０」より大であると判定された場合、制御部２は、この電流値データＩＤに示される電流値を取り込んで内蔵メモリ（図示せぬ）に記憶させ（ステップＳ３）、引き続きその電流値を表す画像を表示装置４に表示させる（ステップＳ４）。次に、制御部２は、ユーザ側から、このチャージアップ測定を終了させるべき終了指令が発令されたか否かの判定を行う（ステップＳ５）。かかるステップＳ５において、終了指令が発令されていないと判定された場合、制御部２は、上記ステップＳ３に戻って前述した如き動作を繰り返し実行する。一方、ステップＳ５において終了指令が発令されたと判定された場合、制御部２は、プラズマエッチング処理を終了させるべき指令をプラズマチャンバ１に供給する（ステップＳ６）。これにより、プラズマチャンバ１は、原料ガスに対する高周波バイアスの印加を停止する。
【００５４】
このように、図１に示す評価システムでは、コンタクトホールのエッチング処理に伴って生じるチャージアップダメージを評価する為に、図１０Ａ〜図１０Ｃに示す構造を有する評価用チップ１２を採用している。
【００５５】
かかる評価用チップ１２においては、シリコンチップ基板２１、フィールド酸化膜２２、ゲート酸化膜２３、ゲート電極１０１、絶縁膜１０２、レジスト１０３が積層された構造を有するものである。この際、ゲート電極１０１は、図１１Ａに示す如きゲート部ＧＣＰ及びアンテナ部ＡＴＰからなり、このアンテナ部ＡＴＰの上面に、アンテナコンタクトホールＡＣＨを形成させる為の絶縁層１０２が形成されている。更に、絶縁層１０２上には、このアンテナコンタクトホールＡＣＨを形成させる為の貫通孔を有するアンテナコンタクトパターンＡＣＰを備えたレジスト１０３が形成されている。この際、アンテナコンタクトパターンＡＣＰでは、微細パターンを採用して、プラズマによる電子電流の流入を部分的に遮断することにより、コンタクトホールＡＣＨのエッチング処理中にゲート電極１０１のアンテナ部ＡＴＰにおいてチャージアップを生じさせる。そして、このチャージアップに伴って流れる電流をリード線Ｌ１及びＬ２を介して評価用チップ１２から導出し、これをプラズマチャンバ１の外部に設けられている電流計３で計測することによりチャージアップダメージの度合いを表す値を得るようにしている。
【００５６】
上記した如き評価システムによれば、プラズマプロセスによるコンタクトホールに対するエッチング処理時に生じるチャージアップダメージの度合いを、そのエッチング処理中においてリアルタイムで測定することが可能となる。
【００５７】
更に、図１０Ｃに示すように、評価用チップ１２においては、チャージアップに伴ってシリコンチップ基板２１及びゲート電極１０１間に流れる電流を外部に導出する為のリード線Ｌ１及びＬ２を、チップの上面側から、コンタクトホールを介してシリコンチップ基板２１及びゲート電極１０１各々の表面に直接接続するようにしている。これにより、配線用の金属電極層を用いることなく、チャージアップに伴って流れる電流を評価用チップ１２の外部に導出することが可能となる。よって、評価用チップ１２を製造するにあたり、上記した如き配線用の金属電極を形成させる為の各種工程、つまりプラズマプロセスに基づく絶縁膜形成、コンタクトホール形成、及び金属配線エッチング処理が不要となる。従って、この金属配線形成の為のプラズマ処理を実行したが故に生じるチャージアップの影響を排除して、コンタクトホールのエッチング処理時に生じたチャージアップの影響のみを測定することが可能となる。
【実施例３】
【００５８】
プラズマプロセスによる金属配線のエッチング処理時に生じるチャージアップダメージを評価する際には、図１５Ａ〜図１５Ｃに示す構造を有する評価用チップ１２を採用する。尚、図１５Ａは評価用チップ１２を上面側から眺めた上面図であり、図１５Ｂは図１５Ａに示されるＹ１−Ｙ１線での断面を示す図であり、図１５Ｃは図１５Ａに示されるＹ２−Ｙ２線での断面を示す図である。
【００５９】
かかる評価用チップ１２は、図１５Ａ〜図１５Ｃに示すように、シリコンチップ基板２１、フィールド酸化膜２２、ゲート酸化膜２３、ゲート電極１０１、絶縁膜１０２及び金属配線用電極膜２０３が積層されてなる半導体チップの表面、つまり金属配線用電極膜２０３上に、図１５Ａに示す如き、夫々が絶縁材料からなるアンテナパターン部ＡＰ及びゲートパターン部ＧＰを有するレジスト２５０が形成されたものである。尚、アンテナパターン部ＡＰは、実際の半導体ＩＣで用いられる配線ルールに沿った配線間隔及び配線幅で、絶縁材料を図１５Ａに示す如き櫛形に形成させたものである。一方、ゲートパターン部ＧＰは、リード線Ｌ１が接続されている電流計接続パッド部Ｐ１と、リード線Ｌ２が接続されている電流計接続パッド部Ｐ２とを夫々絶縁材料で囲んで形成させたものである。
【００６０】
又、図１６に示すように、ゲート酸化膜２３上に形成されているゲート電極１０１は、ゲート部ＧＣＰと、このゲート部ＧＣＰとは電気的に接続されているアンテナ部ＡＴＰとからなる。ゲート部ＧＣＰは、上記ゲートパターン部ＧＰと同一の大きさを有し、上記電流計接続パッド部Ｐ１に対応した部分には貫通孔が設けられている。アンテナ部ＡＴＰは、上記アンテナパターン部ＡＰと同一の大きさ及び縦横比を有する長方形の形状を有する。
【００６１】
又、電流計接続パッド部Ｐ１では、レジスト２５０の上面から、このレジスト２５０、金属配線用電極膜２０３、絶縁膜１０２、ゲート電極１０１及びゲート酸化膜２３を貫通してシリコンチップ基板２１の表面にまで到る第１のコンタクトホールが形成されている。この第１のコンタクトホール内において、絶縁膜１０２、ゲート電極１０１及びゲート酸化膜２３を貫通する区間内には、図１５Ｃに示すように、導電性のタングステンプラグＷＰが形成されており、レジスト２５０及び金属配線用電極膜２０３を貫通する区間内にはモールド樹脂ＭＪが充填されている。この際、電流計接続パッド部Ｐ１では、タングステンプラグＷＰの下端部にシリコンチップ基板２１の表面が当接されている。このタングステンプラグＷＰの上端部にはリード線Ｌ１が接続されており、このリード線Ｌ１がモールド樹脂ＭＪに固着された状態で外部に導出されている。すなわち、電流計接続パッド部Ｐ１では、導電性のタングステンプラグＷＰを介してシリコンチップ基板２１と電気的に接続されているリード線Ｌ１が、評価用チップ１２の上面側から外部に導出されているのである。
【００６２】
一方、電流計接続パッド部Ｐ２では、絶縁膜１０２の上面からゲート電極１０１の表面にまで到る第２のコンタクトホールが形成されており、この第２のコンタクトホール内に、図１５Ｃに示す如くタングステンプラグＷＰが形成されている。この際、タングステンプラグＷＰの上端部は金属配線用電極膜２０３に当接されており、その下端部はゲート電極１０１の表面に当接されている。又、電流計接続パッド部Ｐ２では、レジスト２５０だけを貫通する第３のコンタクトホールが形成されており、その第３のコンタクトホール内において、図１５Ｃに示す如くモールド樹脂ＭＪに固着された状態でリード線Ｌ２が金属配線用電極膜２０３の表面に接続されている。すなわち、電流計接続パッド部Ｐ２では、タングステンプラグＷＰを介してゲート電極１０１及び金属配線用電極膜２０３各々と電気的に接続されているリード線Ｌ２が、評価用チップ１２の上面側から外部に導出されているのである。
【００６３】
以下に、図１５Ａ〜図１５Ｃに示す如き構造を有する評価用チップ１２の製造方法について説明する。
【００６４】
先ず、製造の第１段階では、図１７Ａに示すように、シリコンチップ基板２１上にフィールド酸化膜２２を形成し、引き続き、このフィールド酸化膜２２上にゲート酸化膜２３を形成する。尚、シリコンチップ基板２１の表面において、後述するが如きゲート部ＧＣＰに対応した領域は、図１７Ａ及び図１７Ｃに示す如く隆起した形状になっており、その上部の面が直接、ゲート酸化膜２３に接している。更に、リソグラフィ技術によるパターニング及びエッチング処理により、ゲート酸化膜２３の表面上に、図１６に示す如きゲート部ＧＣＰと、アンテナ部ＡＴＰとからなるゲート電極１０１を形成する。ゲート電極１０１において、上記した電流計接続パッド部Ｐ１に対応した部分には貫通孔としてのコンタクトホールが形成されている。ここで、ゲート酸化膜２３及びゲート電極１０１を覆うように絶縁膜１０２を堆積させ、引き続きこの絶縁膜１０２に対して、コンタクトホールのパターニングを行ってコンタクトホールのエッチングを行う。これにより、図１７Ｃに示すように、電流計接続パッド部Ｐ１では、絶縁膜１０２の表面から、この絶縁膜１０２、ゲート電極１０１及びゲート酸化膜２３を貫通してシリコンチップ基板２１の表面にまで到るコンタクトホールを形成する。又、電流計接続パッド部Ｐ２では、絶縁膜１０２の表面から、この絶縁膜１０２を貫通してゲート電極１０１の表面にまで到るコンタクトホールを形成する。尚、図１７Ａは評価用チップ１２の製造途中での構造を示す上面図であり、図１７Ｂは図１７Ａに示されるＹ１−Ｙ１線での断面を示す図であり、図１７Ｃは図１７Ａに示されるＹ２−Ｙ２線での断面を示す図である。
【００６５】
次に、製造の第２段階では、図１８Ａ〜図１８Ｃに示すように、電流計接続パッド部Ｐ１及びＰ２各々のコンタクトホール内において、窒化チタン及びタングステンをスパッタリングすることにより導電性の密着層となるタングステンプラグＷＰを形成する。尚、図１８Ａは評価用チップ１２の製造途中での構造を示す上面図であり、図１８Ｂは図１８Ａに示されるＹ１−Ｙ１線での断面を示す図であり、図１８Ｃは図１８Ａに示されるＹ２−Ｙ２線での断面を示す図である。
【００６６】
次に、製造の第３段階では、図１９Ａ〜図１９Ｃに示すように、メタルスパッタリングにより絶縁膜１０２の上面に金属配線用電極膜２０３を形成する。更に、かかる金属配線用電極膜２０３の上面に絶縁膜を堆積させ、リソグラフィ技術によるパターニング及びエッチング処理により、図１５Ａに示す如きアンテナパターン部ＡＰ及びゲートパターン部ＧＰからなるレジスト２５０を形成する。尚、図１９Ａは評価用チップ１２の製造途中での構造を示す上面図であり、図１９Ｂは図１９Ａに示されるＹ１−Ｙ１線での断面を示す図であり、図１９Ｃは図１９Ａに示されるＹ２−Ｙ２線での断面を示す図である。
【００６７】
次に、製造の第４段階では、金属配線用電極膜２０３に対して、電流計接続パッド部Ｐ１に対応した部分にのみメタルエッチング処理を施すことにより、図２０Ａ〜図２０Ｃに示す如く、電流計接続パッド部Ｐ１において、金属配線用電極膜２０３の上面からタングステンプラグＷＰの上端部にまで到るコンタクトホールを形成する。尚、図２０Ａは評価用チップ１２の製造途中での構造を示す上面図であり、図２０Ｂは図２０Ａに示されるＹ１−Ｙ１線での断面を示す図であり、図２０Ｃは図２０Ａに示されるＹ２−Ｙ２線での断面を示す図である。
【００６８】
次に、製造の第５段階では、電流計接続パッド部Ｐ１のコンタクトホールを介してリード線Ｌ１をタングステンプラグＷＰの上端部に接続すると共に、電流計接続パッド部Ｐ２の電極コンタクトホールＣＨを介してリード線Ｌ２を金属配線用電極膜２０３の表面に接続する。そして、電流計接続パッド部Ｐ１及びＰ２各々のコンタクトホールにモールド樹脂を充填させることにより、図１５Ａ〜図１５Ｃに示す如き構造を有する評価用チップ１２を完成させる。
【００６９】
以上の如く製造された評価用チップ１２は、図１に示す如きプラズマチャンバ１内に設けられているステージ１１上に設置される。更に、評価用チップ１２のリード線Ｌ１及びＬ２が、プラズマチャンバ１の外部に設けられている電流計３に接続される。
【００７０】
制御部２は、図８に示すチャージアップ測定制御フローに従って、評価用チップ１２に対して、金属電極エッチング処理時に生じるチャージアップの度合いを測定する。
【００７１】
図８において、制御部２は、先ず、ステージ１１上の評価用チップ１２のゲート電極膜２４に対してプラズマエッチング処理を開始させるべき指令をプラズマチャンバ１に供給する（ステップＳ１）。かかるステップＳ１の実行により、プラズマチャンバ１は、その内部に充填されている原料ガスに高周波バイアスを印加する。これにより、プラズマチャンバ１内に原料ガスに基づくプラズマが発生し、金属配線用電極膜２０３に対するプラズマエッチング処理が為される。かかるプラズマエッチングにより、金属配線用電極膜２０３の表面上においてレジスト２５０で覆われていない部分が除去される。
【００７２】
ここで、微細パターンとなるレジスト２５０のアンテナパターン部ＡＰでは、プラズマ発生に伴う電子及びイオン各々の空間的な運動量の違いにより、チャージアップが生じる。すなわち、レジスト２５０のアンテナパターン部ＡＰの上面には電子が付着し電子電流が遮蔽される。一方、レジスト２５０で覆われていない部分には、イオンが付着しイオン電流が流れる。よって、電子電流とイオン電流の平衡状態が崩れてチャージアップが生じる。この際、アンテナパターン部ＡＰで発生したイオン電流が、タングステンプラグＷＰ、ゲート電極１０１、ゲート酸化膜２３、シリコンチップ基板２１及びタングステンプラグＷＰを介してリード線Ｌ２及びＬ１間に流れる。かかるチャージアップに伴って発生したイオン電流は、リード線Ｌ２及びＬ１を介して外部に導出され、これが電流計３に供給される。すなわち、金属配線エッチング処理時に生じたチャージアップに伴って評価用チップ１２のゲート電極２４及びシリコンチップ基板２１間に流れる電流が電流計３によって計測されるのである。この際、電流計３は、リード線Ｌ２及びＬ１間に流れる電流値を表す電流値データＩＤを制御部２に供給する。
【００７３】
ステップＳ１の実行後、制御部２は、電流計３から供給された電流値データＩＤに示される電流値が「０」より大であるか否かの判定を、「０」よりも大であると判定されるまで、すなわち、評価用チップ１２にチャージアップが発生してリード線Ｌ１及びＬ２間に電流が流れ始めたと判定されるまで実行する（ステップＳ２）。ステップＳ２において、電流値データＩＤに示される電流値が「０」より大であると判定された場合、制御部２は、この電流値データＩＤに示される電流値を取り込んで内蔵メモリ（図示せぬ）に記憶させ（ステップＳ３）、引き続きその電流値を表す画像を表示装置４に表示させる（ステップＳ４）。次に、制御部２は、ユーザ側から、このチャージアップ測定を終了させるべき終了指令が発令されたか否かの判定を行う（ステップＳ５）。かかるステップＳ５において、終了指令が発令されていないと判定された場合、制御部２は、上記ステップＳ３に戻って前述した如き動作を繰り返し実行する。一方、ステップＳ５において終了指令が発令されたと判定された場合、制御部２は、プラズマエッチング処理を終了させるべき指令をプラズマチャンバ１に供給する（ステップＳ６）。これにより、プラズマチャンバ１は、原料ガスに対する高周波バイアスの印加を停止する。
【００７４】
このように、図１に示す評価システムでは、金属配線のエッチング処理に伴って生じるチャージアップダメージを評価する為に、図１５Ａ〜図１５Ｃに示す構造を有する評価用チップ１２を採用している。
【００７５】
かかる評価用チップ１２においては、シリコンチップ基板２１、フィールド酸化膜２２、ゲート酸化膜２３、ゲート電極１０１、絶縁膜１０２及び金属配線用電極膜２０３が積層されてなる半導体チップの表面、つまり金属配線用電極膜２０３上に、金属配線をエッチングする為のレジストとして、図１５Ａに示す如きアンテナパターン部ＡＰ及びゲートパターン部ＧＰからなるレジスト２５０が形成されてなるものである。この際、レジスト２５０のアンテナパターン部ＡＰでは、微細パターンを採用して、プラズマによる電子電流の流入を部分的に遮断することにより、金属配線用電極膜２０３に対するエッチング処理中に、このアンテナパターン部ＡＰの領域中でチャージアップを生じさせる。そして、このチャージアップに伴って流れる電流をリード線Ｌ１及びＬ２を介して評価用チップ１２から導出し、これをプラズマチャンバ１の外部に設けられている電流計３で計測することによりチャージアップダメージの度合いを表す値を得るようにしている。
【００７６】
上記した如き評価システムによれば、プラズマプロセスによる金属配線エッチング処理時に生じるチャージアップダメージの度合いを、この金属配線のエッチング処理中においてリアルタイムで測定することが可能となる。
【符号の説明】
【００７７】
１          プラズマチャンバ
２          制御部
３          電流計
１２        評価用チップ
【図１】
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【図２Ａ】
0005530214.tif 000003
【図２Ｂ】
0005530214.tif 000004
【図２Ｃ】
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【図３Ａ】
0005530214.tif 000006
【図３Ｂ】
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【図４Ａ】
0005530214.tif 000008
【図４Ｂ】
0005530214.tif 000009
【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
0005530214.tif 000014
【図６Ｂ】
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【図６Ｃ】
0005530214.tif 000016
【図７Ａ】
0005530214.tif 000017
【図７Ｂ】
0005530214.tif 000018
【図７Ｃ】
0005530214.tif 000019
【図８】
0005530214.tif 000020
【図９Ａ】
0005530214.tif 000021
【図９Ｂ】
0005530214.tif 000022
【図９Ｃ】
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【図１０Ａ】
0005530214.tif 000024
【図１０Ｂ】
0005530214.tif 000025
【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
0005530214.tif 000028
【図１１Ｃ】
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【図１２Ａ】
0005530214.tif 000030
【図１２Ｂ】
0005530214.tif 000031
【図１２Ｃ】
0005530214.tif 000032
【図１３Ａ】
0005530214.tif 000033
【図１３Ｂ】
0005530214.tif 000034
【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
0005530214.tif 000040
【図１５Ｃ】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８Ａ】
0005530214.tif 000046
【図１８Ｂ】
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【図１８Ｃ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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