(57)【特許請求の範囲】
【請求項１】
複数の画素部を含む表示基板であって、
それぞれの前記画素部は、
チャネル部と不純物がドープされているドーピング部とを含む多結晶シリコン層と、前記チャネル部に対応する位置に形成され下部層と上部層とを含むゲート電極と、前記ドーピング部と接触しているソース電極と、前記ドーピング部と接触しているドレイン電極と、を備えるスイッチング素子と、
前記多結晶シリコン層を含んで形成されている第１ストレージ電極と、前記下部層を含んで形成されている第２ストレージ電極とを備えるストレージキャパシタと、
前記スイッチング素子と電気的に接続され、前記ストレージキャパシタの上部を覆っている画素電極と、
前記下部層及び前記上部層を含んで形成され、前記第２ストレージ電極と連結されたストレージ配線と、
を有し、
前記多結晶シリコン層の厚さは、２００〜４００Åであり、
前記下部層は透明導電性物質で形成されて前記下部層は透明導電性物質で形成されており、
前記ストレージキャパシタを形成する層、及び、前記ストレージキャパシタと前記画素電極との間の層が全て透明である表示基板。
【請求項２】
複数の画素部を含む表示基板であって、
それぞれの前記画素部は、
チャネル部と不純物がドープされているドーピング部とを含む多結晶シリコン層と、前記チャネル部に対応する位置に形成され下部層と上部層とを含むゲート電極と、前記ドーピング部と接触しているソース電極と、前記ドーピング部と接触しているドレイン電極と、を備えるスイッチング素子と、
前記多結晶シリコン層を含んで形成されている第１ストレージ電極と、前記下部層を含んで形成されている第２ストレージ電極とを備えるストレージキャパシタと、
前記スイッチング素子と電気的に接続され、前記ストレージキャパシタの上部を覆っている画素電極と、
前記下部層及び前記上部層を含んで形成され、前記第２ストレージ電極と連結されたストレージ配線と、
を有し、
前記多結晶シリコン層は、ＳＬＳ（Ｓｅｑｕｅｎｔｉａｌ  Ｌａｔｅｒａｌ  Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ）方式で結晶化され、
前記下部層は透明導電性物質で形成されており、
前記ストレージキャパシタを形成する層、及び、前記ストレージキャパシタと前記画素電極との間の層が全て透明である表示基板。
【請求項３】
前記第１ストレージ電極は、前記ドーピング部より低濃度で不純物がドープされている請求項１または２に記載の表示基板。
【請求項４】
スイッチング素子の不純物がドープされているドーピング部と、スイッチング素子のチャネル部と、第１ストレージ電極とを含む多結晶シリコン層と、
前記チャネル部に対応する位置に形成され、透明導電性物質からなる下部層と金属物質からなる上部層とを含むゲート電極と、
前記ドーピング部と接触するソース電極と、
前記ドーピング部と接触するドレイン電極と、
前記第１ストレージ電極に対応する位置に形成され、前記下部層を含む第２ストレージ電極と、
前記ドレイン電極と電気的に接続され、前記第１ストレージ電極及び前記第２ストレージ電極の上部を覆う画素電極と、
前記下部層及び前記上部層を含んで形成され、前記第２ストレージ電極と連結されたストレージ配線と、
を有し、
前記多結晶シリコン層の厚さは、２００〜４００Åであり、
前記ストレージキャパシタを形成する層、及び、前記ストレージキャパシタと前記画素電極との間の層が全て透明である表示基板。
【請求項５】
スイッチング素子の不純物がドープされているドーピング部と、スイッチング素子のチャネル部と、第１ストレージ電極とを含む多結晶シリコン層と、
前記チャネル部に対応する位置に形成され、透明導電性物質からなる下部層と金属物質からなる上部層とを含むゲート電極と、
前記ドーピング部と接触するソース電極と、
前記ドーピング部と接触するドレイン電極と、
前記第１ストレージ電極に対応する位置に形成され、前記下部層を含む第２ストレージ電極と、
前記ドレイン電極と電気的に接続され、前記第１ストレージ電極及び前記第２ストレージ電極の上部を覆う画素電極と、
前記下部層及び前記上部層を含んで形成され、前記第２ストレージ電極と連結されたストレージ配線と、
を有し、
前記多結晶シリコン層は、ＳＬＳ（Ｓｅｑｕｅｎｔｉａｌ  Ｌａｔｅｒａｌ  Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ）方式で結晶化された多結晶シリコン層であり、
前記ストレージキャパシタを形成する層、及び、前記ストレージキャパシタと前記画素電極との間の層が全て透明である表示基板。
【請求項６】
前記第１ストレージ電極は、前記ドーピング部より低濃度で不純物がドープされている請求項４または５に記載の表示基板。
【請求項７】
複数の画素部を有する表示基板と、
前記表示基板に対向して配置された対向基板と、
前記表示基板と前記対向基板との間に配置されている液晶層と、を有し、
各画素部は、チャネル部と不純物がドープされているドーピング部とを含む多結晶シリコン層と、前記チャネル部に対応する位置に形成され下部層と上部層とを含むゲート電極と、前記ドーピングと接触するソース電極と、前記ドーピング部と接触するドレイン電極とを備えるスイッチング素子と、
前記多結晶シリコン層を含んで形成されている第１ストレージ電極と、前記下部層を含んで形成されている第２ストレージ電極とを備えるストレージキャパシタと、
前記下部層及び上部層を含み、前記第２ストレージ電極と接続されたストレージ配線と、
前記スイッチング素子と電気的に接続され、前記ストレージキャパシタの上部を覆う画素電極と、
を有し、
前記多結晶シリコン層の厚さは、２００〜４００Åであり、
前記下部層は透明導電性物質で形成されており、
前記ストレージキャパシタを形成する層、及び、前記ストレージキャパシタと前記画素電極との間の層が全て透明である表示装置。
【請求項８】
複数の画素部を有する表示基板と、
前記表示基板に対向して配置された対向基板と、
前記表示基板と前記対向基板との間に配置されている液晶層と、を有し、
各画素部は、チャネル部と不純物がドープされているドーピング部とを含む多結晶シリコン層と、前記チャネル部に対応する位置に形成され下部層と上部層とを含むゲート電極と、前記ドーピングと接触するソース電極と、前記ドーピング部と接触するドレイン電極とを備えるスイッチング素子と、
前記多結晶シリコン層を含んで形成されている第１ストレージ電極と、前記下部層を含んで形成されている第２ストレージ電極とを備えるストレージキャパシタと、
前記下部層及び上部層を含み、前記第２ストレージ電極と接続されたストレージ配線と、
前記スイッチング素子と電気的に接続され、前記ストレージキャパシタの上部を覆う画素電極と、
を有し、
前記多結晶シリコン層は、ＳＬＳ（Ｓｅｑｕｅｎｔｉａｌ  Ｌａｔｅｒａｌ  Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ）方式で結晶化された多結晶シリコン層であり、
前記下部層は透明導電性物質で形成されており、
前記ストレージキャパシタを形成する層、及び、前記ストレージキャパシタと前記画素電極との間の層が全て透明である表示装置。
【請求項９】
基板上に厚さが２００〜４００Åである多結晶シリコン層を形成する段階と、
前記多結晶シリコン層の一部に不純物をドープし、ドーピング領域と非ドーピング領域とを形成する段階と、
前記多結晶シリコン層が形成された基板上に透明導電性物質からなる下部層と金属物質からなる上部層とを含むゲート金属層を形成する段階と、
前記ゲート金属層をパターニングして、ゲート配線及びストレージ配線を含むゲート金属パターンを形成し、前記下部層をパターニングして前記ドーピング領域の一部と対応する位置に第２ストレージ電極を形成する段階と、
前記多結晶シリコン層の前記ドーピング領域の一部に不純物をさらにドープしてドーピング部を形成する段階と、
前記ドーピング部が形成された基板上に、ソース金属層を形成してパターニングしてソース金属パターンを形成する段階と、
前記ソース金属パターンと電気的に接続され、前記ドーピング領域の中で前記ドーピング部を除く領域と前記第２ストレージ電極との上部を覆う画素電極を形成する段階と、  を有する表示基板の製造方法。
【請求項１０】
基板上にＳＬＳ（Ｓｅｑｕｅｎｔｉａｌ  Ｌａｔｅｒａｌ  Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ）方式で結晶化された多結晶シリコン層を形成する段階と、
前記多結晶シリコン層の一部に不純物をドープし、ドーピング領域と非ドーピング領域とを形成する段階と、
前記多結晶シリコン層が形成された基板上に透明導電性物質からなる下部層と金属物質からなる上部層とを含むゲート金属層を形成する段階と、
前記ゲート金属層をパターニングして、ゲート配線及びストレージ配線を含むゲート金属パターンを形成し、前記下部層をパターニングして前記ドーピング領域の一部と対応する位置に第２ストレージ電極を形成する段階と、
前記多結晶シリコン層の前記ドーピング領域の一部に不純物をさらにドープしてドーピング部を形成する段階と、
前記ドーピング部が形成された基板上に、ソース金属層を形成してパターニングしてソース金属パターンを形成する段階と、
前記ソース金属パターンと電気的に接続され、前記ドーピング領域の中で前記ドーピング部を除く領域と前記第２ストレージ電極との上部を覆う画素電極を形成する段階と、  を有する表示基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示基板と、その製造方法、及びこれを有する表示装置に関する。より詳細には、高開口率を有する表示基板と、これの製造方法に関する。
【背景技術】
【０００２】
一般的に、液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ、ＬＣＤ）は、表示基板と結合して液晶層を収容する対向基板（Ｃｏｕｎｔｅｒ  Ｓｕｂｓｔｒａｔｅ）を含む。表示基板には、ゲート配線、及びゲート配線と交差するソース配線が形成され、ゲート配線とソース配線に連結されたスイッチング素子と、スイッチング素子に連結された画素電極が形成される。各スイッチング素子は、ゲート配線から延長されたゲート電極、ゲート電極と絶縁されてゲート電極と重なるチャネル、ソース配線から形成されチャネルと電気的に接続されたソース電極、ソース電極と離隔されチャネルと電気的に連結されたソース電極、ソース電極と離隔されてチャネルと電気的に接続されたドレイン電極を含む。
【０００３】
最近、液晶表示装置は、モバイルフォーン、カムコーダ、デジタルカメラ、ＭＰ３プレーヤーなどのような複合機器の表示装置として開発され、これによってコンテンツの多様化及び高級化に応じて、高解像度はもちろん高輝度が要求されつつある。特に、携帯用機器に適用される小型の液晶表示装置は、高解像度及び高輝度のために消費電力を増加させてバックライトの輝度を向上させる方法が一般的に用いられている。しかし、消費電力を増加させて高輝度を達成する方法は、携帯電源（例えば、バッテリー）を用いる携帯用機器という点から限界を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の技術的な課題はこのような点から着眼したものであって、本発明の目的は、高開口率を有する表示基板を提供することにある。
本発明の他の目的は、前記表示基板の製造方法を提供することにある。
本発明の更に他の目的は、前記表示基板を具備した表示装置を提供することにある。
【課題を解決するための手段】
【０００５】
以上のような目的を達成するための本発明の一実施形態に係る表示基板は、複数の画素部を含む表示基板であって、
それぞれの前記画素部は、
・チャネル部と不純物がドープされているドーピング部とを含む多結晶シリコン層と、前記チャネル部に対応する位置に形成され下部層と上部層とを含むゲート電極と、前記ドーピング部と接触しているソース電極と、前記ドーピング部と接触しているドレイン電極と、を備えるスイッチング素子と、
・前記多結晶シリコン層を含んで形成されている第１ストレージ電極と、前記下部層を含んで形成されている第２ストレージ電極とを備えるストレージキャパシタと、
・前記スイッチング素子と電気的に接続され、前記ストレージキャパシタの上部を覆っている画素電極と、
・前記下部層及び前記上部層を含んで形成され、前記第２ストレージ電極と連結されたストレージ配線と、を有し、
・前記多結晶シリコン層の厚さは、２００〜４００Åであり、
・前記下部層は透明導電性物質で形成されており、
・前記ストレージキャパシタを形成する層、及び、前記ストレージキャパシタと前記画素電極との間の層が全て透明である。
【０００６】
以上のような目的を達成するための本発明の別の一実施形態に係る表示基板は、複数の画素部を含む表示基板であって、
それぞれの前記画素部は、
・チャネル部と不純物がドープされているドーピング部とを含む多結晶シリコン層と、前記チャネル部に対応する位置に形成され下部層と上部層とを含むゲート電極と、前記ドーピング部と接触しているソース電極と、前記ドーピング部と接触しているドレイン電極と、を備えるスイッチング素子と、
・前記多結晶シリコン層を含んで形成されている第１ストレージ電極と、前記下部層を含んで形成されている第２ストレージ電極とを備えるストレージキャパシタと、
・前記スイッチング素子と電気的に接続され、前記ストレージキャパシタの上部を覆っている画素電極と、
・前記下部層及び前記上部層を含んで形成され、前記第２ストレージ電極と連結されたストレージ配線と、を有し、
・前記多結晶シリコン層は、ＳＬＳ（Ｓｅｑｕｅｎｔｉａｌ  Ｌａｔｅｒａｌ  Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ）方式で結晶化され、
・前記下部層は透明導電性物質で形成されており、
・前記ストレージキャパシタを形成する層、及び、前記ストレージキャパシタと前記画素電極との間の層が全て透明である。
上述の表示基板において、前記第１ストレージ電極は、前記ドーピング部より低濃度で不純物がドープされているとよい。
【０００７】
以上のような目的を達成するための本発明のさらに別の一実施形態に係る表示基板は、
・スイッチング素子の不純物がドープされているドーピング部と、スイッチング素子のチャネル部と、第１ストレージ電極とを含む多結晶シリコン層と、
・前記チャネル部に対応する位置に形成され、透明導電性物質からなる下部層と金属物質からなる上部層とを含むゲート電極と、
・前記ドーピング部と接触するソース電極と、
・前記ドーピング部と接触するドレイン電極と、
・前記第１ストレージ電極に対応する位置に形成され、前記下部層を含む第２ストレージ電極と、
・前記ドレイン電極と電気的に接続され、前記ストレージキャパシタの上部を覆う画素電極と、
・前記下部層及び前記上部層を含んで形成され、前記第２ストレージ電極と連結されたストレージ配線と、を有し、
・前記多結晶シリコン層の厚さは、２００〜４００Åであり、
・前記ストレージキャパシタを形成する層、及び、前記ストレージキャパシタと前記画素電極との間の層が全て透明である。
【０００８】
以上のような目的を達成するための本発明のさらに別の一実施形態に係る表示基板は、
・スイッチング素子の不純物がドープされているドーピング部と、スイッチング素子のチャネル部と、第１ストレージ電極とを含む多結晶シリコン層と、
・前記チャネル部に対応する位置に形成され、透明導電性物質からなる下部層と金属物質からなる上部層とを含むゲート電極と、
・前記ドーピング部と接触するソース電極と、
・前記ドーピング部と接触するドレイン電極と、
・前記第１ストレージ電極に対応する位置に形成され、前記下部層を含む第２ストレージ電極と、
・前記ドレイン電極と電気的に接続され、前記ストレージキャパシタの上部を覆う画素電極と、
・前記下部層及び前記上部層を含んで形成され、前記第２ストレージ電極と連結されたストレージ配線と、を有し、
・前記多結晶シリコン層は、ＳＬＳ（Ｓｅｑｕｅｎｔｉａｌ  Ｌａｔｅｒａｌ  Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ）方式で結晶化された多結晶シリコン層であり、
・前記ストレージキャパシタを形成する層、及び、前記ストレージキャパシタと前記画素電極との間の層が全て透明である。
【０００９】
上述の表示基板において、前記第１ストレージ電極は、前記ドーピング部より低濃度で不純物がドープされているとよい。
【００１０】
以上のような目的を達成するための本発明の一実施形態に係る表示基板の製造方法は、
・基板上に厚さが２００〜４００Åである多結晶シリコン層を形成する段階と、
・前記多結晶シリコン層に不純物をドープし、スイッチング素子のチャネルと第１ストレージ電極とを形成する段階と、
・前記多結晶シリコン層が形成された基板上に透明導電性物質からなる下部層と金属物質からなる上部層とを含むゲート金属層を形成する段階と、
・前記ゲート金属層をパターニングして、ゲート配線及びストレージ配線を含むゲート金属パターンを形成し、前記下部層をパターニングして前記第１ストレージ電極と対応する位置に第２ストレージ電極を形成する段階と、
・前記多結晶シリコン層に前記不純物をドープして前記スイッチング素子のドーピング部を形成する段階と、
・前記ドーピング部が形成された基板上に、ソース金属層を形成してパターニングしてソース金属パターンを形成する段階と、
・前記ソース金属パターンと電気的に接続され、前記ドーピング領域の中で前記ドーピング部を除く領域と前記第２ストレージ電極との上部を覆う画素電極を形成する段階と、
を有する。
【００１１】
以上のような目的を達成するための本発明の別の一実施形態に係る表示基板の製造方法は、
・基板上にＳＬＳ（Ｓｅｑｕｅｎｔｉａｌ  Ｌａｔｅｒａｌ  Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ）方式で結晶化された多結晶シリコン層を形成する段階と、
・前記多結晶シリコン層の一部に不純物をドープし、ドーピング領域と非ドーピング領域とを形成する段階と、
・前記多結晶シリコン層が形成された基板上に透明導電性物質からなる下部層と金属物質からなる上部層とを含むゲート金属層を形成する段階と、
・前記ゲート金属層をパターニングして、ゲート配線及びストレージ配線を含むゲート金属パターンを形成し、前記下部層をパターニングして前記ドーピング領域の一部と対応する位置に第２ストレージ電極を形成する段階と、
・前記多結晶シリコン層の前記ドーピング領域の一部に不純物をさらにドープしてドーピング部を形成する段階と、
・前記ドーピング部が形成された基板上に、ソース金属層を形成してパターニングしてソース金属パターンを形成する段階と、
・前記ソース金属パターンと電気的に接続され、前記ドーピング領域の中で前記ドーピング部を除く領域と前記第２ストレージ電極との上部を覆う画素電極を形成する段階と、を有する。
【００１２】
以上のような目的を達成するための本発明の一実施形態に係る表示装置は、
・複数の画素部を有する表示基板と、
・前記表示基板に対向して配置された対向基板と、
・前記表示基板と前記対向基板との間に配置されている液晶層と、を有し、
・各画素部は、チャネル部と不純物がドープされているドーピング部とを含む多結晶シリコン層と、前記チャネル部に対応する位置に形成され下部層と上部層とを含むゲート電極と、前記ドーピングと接触するソース電極と、前記ドーピング部と接触するドレイン電極とを備えるスイッチング素子と、
・前記多結晶シリコン層を含んで形成されている第１ストレージ電極と、前記下部層を含んで形成されている第２ストレージ電極とを備えるストレージキャパシタと、
・前記下部層及び上部層を含み、前記第２ストレージ電極と接続されたストレージ配線と、
・前記スイッチング素子と電気的に接続され、前記ストレージキャパシタの上部を覆う画素電極と、を有し、
・前記多結晶シリコン層の厚さは、２００〜４００Åであり、
・前記下部層は透明導電性物質で形成されており、
・前記ストレージキャパシタを形成する層、及び、前記ストレージキャパシタと前記画素電極との間の層が全て透明である。
【００１３】
以上のような目的を達成するための本発明の別の一実施形態に係る表示装置は、
・複数の画素部を有する表示基板と、
・前記表示基板に対向して配置された対向基板と、
・前記表示基板と前記対向基板との間に配置されている液晶層と、を有し、
・各画素部は、チャネル部と不純物がドープされているドーピング部とを含む多結晶シリコン層と、前記チャネル部に対応する位置に形成され下部層と上部層とを含むゲート電極と、前記ドーピングと接触するソース電極と、前記ドーピング部と接触するドレイン電極とを備えるスイッチング素子と、
・前記多結晶シリコン層を含んで形成されている第１ストレージ電極と、前記下部層を含んで形成されている第２ストレージ電極とを備えるストレージキャパシタと、
・前記下部層及び上部層を含み、前記第２ストレージ電極と接続されたストレージ配線と、
・前記スイッチング素子と電気的に接続され、前記ストレージキャパシタの上部を覆う画素電極と、を有し、
・前記多結晶シリコン層は、ＳＬＳ方式で結晶化されている多結晶シリコン層であり、
・前記下部層は透明導電性物質で形成されており、
・前記ストレージキャパシタを形成する層、及び、前記ストレージキャパシタと前記画素電極との間の層が全て透明である。
【発明の効果】
【００１４】
このような表示基板と、それの製造方法、及びこれを有する表示装置によると、ストレージキャパシタの面積を縮小することなく高開口率の表示基板を具現することができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付する図面を参照して本発明をより詳細に説明する。
図１は、本発明の実施例による表示装置の平面図である。図２は、図１のＩ−Ｉ’線に沿って見た断面図である。
【００１６】
図１及び図２を参照すると、表示装置は、表示基板１００と表示基板１００と結合して液晶層３００を収容する対向基板２００を含む。表示基板１００は、第１ベース基板１１０上に複数の画素部（Ｐ）がマトリクス形状に形成され、各画素部（Ｐ）には画素電極（ＰＥ）が形成される。対向基板２００は、第２ベース基板２１０上にカラーフィルタ層２２０と画素電極（ＰＥ）に対応する共通電極２３０が形成される。
【００１７】
具体的に、表示基板１００は、複数のゲート配線（ＧＬ）、複数のソース配線（ＤＬ）、複数のスイッチング素子（ＴＦＴ）、複数のストレージキャパシタ（ＣＳＴ）、及び複数の画素電極（ＰＥ）が形成される。ストレージキャパシタ（ＣＳＴ）は、互いにストレージ配線（ＳＬ）を通じて共通に連結される。
【００１８】
ゲート配線（ＧＬ）は、ゲート金属層から形成され、第１方向に延長されて形成される。ゲート金属層は、透明導電性物質で形成された下部層１５１と、透明導電性物質と蓄電効果のない金属で形成された上部層１５３で構成される。下部層１５１は、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、及びガリウム（Ｇａ）よりなる群から選択された一種以上を含有した酸化物質または窒酸化物質で形成される。上部層１５３は、アルミニウム（Ａｌ）またはアルミニウム合金などアルミニウム系列の金属、モリブデン（Ｍｏ）またはモリブデン合金などモリブデン系の金属、クロム（Ｃｒ）、タンタル（Ｔａ）、またはチタニウム（Ｔｉ）を含む金属で形成され、単層構造または多層構造にして形成される。望ましくは、上部層１５３は、Ｍｏ、ＭｏＴａ、ＭｏＷ、ＡｌＮｉのいずれが選択された単層構造で形成されるか、あるいはＭｏ／Ａｌ、Ｔｉ／Ａｌ／Ｔｉ、Ｍｏ／Ａｌ／Ｍｏから選択されたいずれで形成された多層構造で形成される。
【００１９】
ソース配線（ＤＬ）は、ソース金属層にから形成され、第１方向と交差する第２方向に延長されて形成される。ソース金属層は、銅（Ｃｕ）または銅（Ｃｕ）合金などの銅系金属、アルミニウム（Ａｌ）またはアルミニウム合金などアルミニウム系金属、銀（Ａｇ）または銀合金などの銀系金属、モリブデン（Ｍｏ）またはモリブデン合金などモリブデン系金属、クロム（Ｃｒ）、タンタル（Ｔａ）またはチタン（Ｔｉ）を含む金属で形成され、単層構造または互いに異なる金属が積層された多層構造に形成される。望ましくは、モリブデン（Ｍｏ）またはモリブデン系金属で形成される。
【００２０】
スイッチング素子（ＴＦＴ）は、ゲート配線（ＧＬ）とソース配線（ＤＬ）によって定義された複数の画素部（Ｐ）にそれぞれ形成される。各スイッチング素子（ＴＦＴ）は、チャネル部１３４と不純物が高濃度でドープされたドーピング部１３６を含む多結晶シリコン層と、ゲート配線（ＧＬ）と接続されチャネル部１３４上に形成されたゲート電極（Ｇ）と、ソース配線（ＤＬ）と連結されドーピング部１３６と接触されたソース電極（Ｓ）と、ソース電極（Ｓ）と離隔されドーピング部１３６と接触されたドレイン電極（Ｄ）とを含む。ドーピング部１３６は、ｎ＋、約１Ｅ１５／ｃｍ２濃度で不純物がドープされる。ここで、多結晶シリコン層は、ＳＬＳ（Ｓｅｑｕｅｎｔｉａｌ  Ｌａｔｅｒａｌ  Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ：順次的側面固相化）結晶化方式で結晶化し、結晶粒が約数マイクロメーターに形成される。
【００２１】
ストレージキャパシタ（ＣＳＴ）は、多結晶シリコン層から形成され、不純物が低濃度でドープされた第１ストレージ電極（ＳＴＥ１）と、共通電圧が印加されるストレージ配線（ＳＬ）と連結された第２ストレージ電極（ＳＴＥ１）を含む。
【００２２】
第１ストレージ電極（ＳＴＥ１）は、ＳＬＳ結晶化方式を通じて結晶化した多結晶シリコン層から形成されることによって、透過率特性が優秀である。なお、第１ストレージ電極（ＳＴＥ１）は、ｎ−、約１Ｅ１３／ｃｍ２濃度で不純物がドープされることによって十分なストレージキャパシタンスを得ることができる。第２ストレージ電極（ＳＴＥ２）は、ゲート金属層の下部層１５１から形成される。即ち、第２ストレージ電極（ＳＴＥ２）は、透明導電性物質から形成されることによって開口率を向上させる。金属物質から形成されて画素部（Ｐ）の開口率が低下するストレージ電極を透明導電性物質で形成することによって光の透過率を向上するので、ストレージ電極の面積を減少することなく画素部（Ｐ）の開口率を向上させうる効果を有する。
【００２３】
ストレージ配線（ＳＬ）は、ゲート金属層、即ち、下部層１５１及び上部層１５３が積層された構造で形成される。
画素電極（ＰＥ）は、スイッチング素子（ＴＦＴ）と電気的に接続される。各画素電極（ＰＥ）は、該当するスイッチング素子（ＴＦＴ）のドレイン電極（Ｄ）と電気的に連結され、画素部（Ｐ）に形成される。画素電極は（ＰＥ）は、透明導電性物質からなる。透明導電性物質は、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、及びガリウム（Ｇａ）より選択された一種以上を含有した酸化物質または窒酸化物質で形成される。
【００２４】
図３乃至図１２は、図２に示した表示基板の製造方法を示す工程図である。
図１及び図３を参照すると、第１ベース基板１１０上に遮断層１２０を形成する。遮断層１２０が形成された第１ベース基板１１０上に第１厚さ（Ｄ１）に非晶質シリコン層１３０を蒸着する。第１厚さ（Ｄ１）は、約５００−２０００Å程度である。
【００２５】
第１厚さ（Ｄ１）に蒸着された非晶質シリコン層１３０を、ＳＬＳ（Ｓｅｑｕｅｎｔｉａｌ  Ｌａｔｅｒａｌ  Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ）結晶化方式で多結晶シリコン層にして結晶化する。ＳＬＳ結晶化方式は、既存の１μｍ以下の結晶粒を成長させるＥＬＡ（Ｅｘｃｉｍｅｒ  Ｌａｓｅｒ  Ａｎｎｅａｌｉｎｇ）結晶化方式とは違って、順次に側面移動によるレーザー照射によって結晶粒の大きさを数μｍ以上に成長させる方式である。
【００２６】
ＳＬＳ結晶化方式で結晶化を進行する場合、一般的に膜の厚さが厚くなるほど有利である。したがって、非晶質シリコン層１３０の第１厚さ（Ｄ１）は、約６００Åに厚く形成する。
【００２７】
その後、ＳＬＳ結晶化方式で結晶化された多結晶シリコン層をエッチング工程を通じて第２厚さ（Ｄ２）に薄く形成する。第２厚さ（Ｄ２）は、約２００−４００Åである。
一般的に、多結晶シリコン層の厚さが約５００Åであるとき、光の透過率は４００ｎｍの波長に対して２０％、４８０ｎｍの波長に対して７０％、６００ｎｍ波長に対して４０％を有し、ピーク透過率は約５０％である。一方、多結晶シリコン層の厚さが約２５０Åである場合、光のピーク透過率は８５％に達する。このように、多結晶シリコン層の厚さが薄いほど光の透過率は優秀である。
【００２８】
したがって、ＳＬＳ結晶化工程のために相対的に厚く第１厚さ（Ｄ１）に形成された多結晶シリコン層を、エッチング工程を通じて約３００Åの第２厚さ（Ｄ２）に薄く形成する。
【００２９】
図１、図２及び図４を参照すると、第２厚さ（Ｄ２）の多結晶シリコン層１３１上に第１フォトレジスト層を塗布及びパターニングして、第１フォトレジストパターン（ＰＲ１１、ＰＲ１２）を形成する。第１フォトレジストパターン（ＰＲ１１、ＰＲ１２）は、第１フォトパターンと第２フォトパターン（ＰＲ１１、ＰＲ１２）を含み、画素部（Ｐ）内の多結晶シリコン領域（ＰＳＡ）に形成される。具体的に、第１フォトパターン（ＰＲ１１）は、スイッチング素子（ＴＦＴ）のチャネル部１３４に対応する第１領域（Ａ１）に第１高さ（Ｔ１）に形成され、第２フォトパターン（ＰＲ１２）は、スイッチング素子（ＴＦＴ）のドーピング部１３６及び前記ストレージキャパシタ（ＣＳＴ）が形成される第２領域（Ａ２）に第２高さ（Ｔ２）に形成される。第１高さ（Ｔ１）は、第２高さ（Ｔ２）より高い。
【００３０】
図１及び図５を参照すると、第１フォトレジストパターン（ＰＲ１１、ＰＲ１２）を用いて多結晶シリコン層１３１をパターニングして、画素部（Ｐ）内の多結晶シリコン領域（ＰＳＡ）に多結晶シリコン層１３１を残留させる。
【００３１】
その後、第１及び第２フォトパターン（ＰＲ１１、ＰＲ１２）をアッシング工程を通じて一定厚さを除去する。アッシング工程によって第１領域（Ａ１）に第１残留フォトパターン（ＰＲ１１’）が形成され、第２領域（Ａ２）に対応する多結晶シリコン層１３１を露出させる。
【００３２】
第１残留フォトパターン（ＰＲ１１’）をマスクにして不純物を第１ドープし、多結晶シリコン層１３１の第２領域（Ａ２）に不純物をドープさせる。即ち、第１ドーピング工程を通じてスイッチング素子（ＴＦＴ）のドーピング部１３６及びストレージキャパシタ（ＣＳＴ）の第１ストレージ電極（ＳＴＥ１）にｎ−、約１Ｅ１３／ｃｍ2濃度の不純物をドープする。
【００３３】
その後、前記第１残留フォトパターン（ＰＲ１１’）をストリップ工程を通じて除去する。
図１及び図６を参照すると、ドーピング部１３６及び第１ストレージ電極（ＳＴＥ１）に低濃度の不純物がドープされた第１ベース基板１１０上に第１層間絶縁層１４０と、ゲート金属層１５０を順次蒸着する。
【００３４】
ゲート金属層１５０は、透明導電性物質で形成された下部層１５１と、透明導電性物質と蓄電効果のない金属物質で形成された上部層１５３を含む。下部層１５１は、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、及びガリウム（Ｇａ）より選択された一種以上を含有した酸化物質または窒酸化物質で形成される。上部層１５３は、Ｍｏ、ＭｏＴａ、ＭｏＷ、ＡｌＮｉより選択されたいずれの単層構造に形成されるか、あるいはＭｏ／Ａｌ、Ｔｉ／Ａｌ／Ｔｉ、Ｍｏ／Ａｌ／Ｍｏより選択されたいずれの多層構造に形成される。
【００３５】
ゲート金属層１５０が形成された第１ベース基板１１０上に、第２フォトレジスト層を塗布及びパターニングして第２フォトレジストパターン（ＰＲ２１、ＰＲ２２）を形成する。第２フォトレジストパターン（ＰＲ２１、ＰＲ２２）は、第１フォトパターン（ＰＲ２１）及び第２フォトパターン（ＰＲ２２）を含む。具体的に、第１フォトパターン（ＰＲ２１）は、ゲート電極（Ｇ）が形成されるゲート電極領域（ＧＡ）及びゲート配線（ＧＬ）が形成される領域（図示せず）及びストレージ配線（ＳＬ）が形成される領域（ＳＬＡ）に第３高さ（Ｔ３）に形成される。第２フォトパターン（ＰＲ２２）は、第２ストレージ電極（ＳＴＥ２）が形成されるストレージ電極領域（ＳＴＥＡ）に第４高さ（Ｔ４）に形成される。第３高さ（Ｔ３）は、第４高さ（Ｔ４）より高い。
【００３６】
図１及び図７を参照すると、第２フォトレジストパターン（ＰＲ２１、ＰＲ２２）を用いてゲート金属層１５０をパターニングしてゲート金属パターンを形成する。ゲート金属パターンは、下部層１５１及び上部層１５３から構成され、ゲート電極（Ｇ）、ゲート配線（ＧＬ）及びストレージ金属パターン（ＳＴ）を含む。ストレージ金属パターン（ＳＴ）は、後の工程を通じて第２ストレージ電極（ＳＴＥ２）及びストレージ配線（ＳＬ）から形成される。
【００３７】
その後、第２フォトレジストパターン（ＰＲ２１、ＰＲ２２）をアッシング工程を通じて一定厚さを除去する。
図１及び図８を参照すると、アッシング工程を通じて第４フォトパターン（ＰＲ２２）を除去してストレージ電極領域（ＳＴＥＡ）の上部層１５３を露出させ、ゲート電極領域（ＧＡ）、ゲート配線領域（図示せず）及びストレージ配線領域（ＳＬＡ）には第２残留フォトパターン（ＰＲ２２’）を形成する。
【００３８】
第２残留フォトパターン（ＰＲ２２’）を用いてストレージ電極領域（ＳＴＥＡ）に露出された上部層１５３を除去し、第２ストレージ電極（ＳＴＥ２）を形成する。結果的に第２ストレージ電極（ＳＴＥ２）は、透明導電性物質である下部層１５１から形成される。よって、ストレージキャパシタ（ＣＳＴ）の面積を確保するとともに画素部（Ｐ）の開口率を向上させる。また、ゲート電極（Ｇ）、ゲート配線（ＧＬ）、及びストレージ配線（ＳＬ）は、ゲート金属層、即ち、下部層１５１、及び上部層１５３で構成される。
【００３９】
その後、ストリップ工程を通じて第２残留フォトパターン（ＰＲ２２’）除去する。
図１及び図９を参照すると、第３フォトレジスト層を塗布及びパターニングして第３フォトパターン（ＰＲ３）を形成する。第３フォトパターン（ＰＲ３）は、多結晶シリコン領域（ＰＳＡ）のうち、チャネル部１３４、ストレージ電極領域（ＳＴＥＡ）及びストレージ配線（ＳＬＡ）上に形成される。第３フォトパターン（ＰＲ３）をマスクにして不純物を他結晶シリコン層に第２ドーピングする。したがって、不純物が第１ドーピングされたドーピング部１３６には不純物が再びドープされ、ｎ＋、１Ｅ１５ｃｍ2濃度にドープされる。
【００４０】
その後、第３フォトパターン（ＰＲ３）をストリップ工程を通じて除去する。
図１及び図１０を参照すると、ゲート電極（Ｇ）、ゲート配線（ＧＬ）、及びストレージキャパシタ（ＣＳＴ）及びストレージ配線（ＳＬ）が形成された第１ベース基板１１０上に第２層間絶縁層１６０を形成する。
【００４１】
第１及び第２層間絶縁層（１４０、１６０）を除去して、ソース電極（Ｓ）及びドレイン電極（Ｄ）をそれぞれ露出させる第１コンタクトホール（ＣＨ１）及び第２コンタクトホール（ＣＨ２）を形成する。
【００４２】
図１及び図１１を参照すると、第１及び第２コンタクトホール（ＣＨ１、ＣＨ２）が形成された第１ベース基板１１０上にソース金属層を蒸着して第１及び第２コンタクトホール（ＣＨ１、ＣＨ２）を通じてソース金属層とドーピング部１３６を接触させる。
【００４３】
ソース金属層は、銅（Ｃｕ）または銅合金などの銅系金属、アルミニウム（Ａｌ）またはアルミニウム合金などのアルミニウム系金属、銀（Ａｇ）または銀合金などの銀系金属、モリブデン（Ｍｏ）またはモリブデン合金などのモリブデン系金属、クロム（Ｃｒ）、タンタル（Ｔａ）またはチタン（Ｔｉ）を含む金属で形成され、単層構造または互いに異なる金属が積層された多層構造にして形成される。望ましくは、モリブデン（Ｍｏ）またはモリブデン合金などモリブデン系金属で形成される。
【００４４】
その後、ソース金属層をパターニングしてソース金属パターンを形成する。ソース金属パターンは、第１コンタクトホール（ＣＨ１）を通じて前記ドーピング部１３６と接触するソース電極（Ｓ）と、第２コンタクトホール（ＣＨ２）を通じてドーピング部１３６と接触するドレイン電極（Ｄ）及びゲート配線（ＧＬ）と交差し、ソース電極（Ｓ）と連結されたソース配線（ＤＬ）を含む。
【００４５】
ソース金属パターンが形成された第１ベース基板１１０上に第３層間絶縁層１７０を形成する。第３層間絶縁層１７０を除去してドレイン電極（Ｄ）を露出させるビアホール（ＶＨ）を形成する。
【００４６】
図１及び図１２を参照すると、ビアホール（ＶＨ）が形成された第１ベース基板１１０上に、透明導電性物質を蒸着及びパターニングして画素電極（ＰＥ）を形成する。透明導電性物質は、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、及びガリウム（Ｇａ）より選択された一種以上を含有した酸化物質または窒酸化物質を含む。画素電極（ＰＥ）は、ビアホール（ＶＨ）を通じてドレイン電極（Ｄ）と接触される。
【００４７】
図１３は、本発明の実施例によって多結晶シリコン層の透過率特性を示すグラフである。
図１３を参照すると、本発明の実施例１（＃１）は、ＳＬＳ結晶化方式で結晶化された３００（＝３０ｎｍ）の膜厚を有する多結晶シリコン層の透過率を測定したグラフである。比較例１（＃２）は、ＥＬＡ結晶化方式で結晶化された３００Åの膜厚を有する多結晶シリコン層の透過率を測定したグラフである。比較例２（＃３）は、結晶化されない３００Åの膜厚を有する非晶質シリコン層の透過率を測定したグラフである。
【００４８】
図示したように、実施例（＃１）の場合、４００ｎｍ波長に対する透過率は約３３％、４８０ｎｍ波長に対する透過率は、約５５％、６００ｎｍ波長に対する透過率は約６３％に測定された。
【００４９】
比較例１（＃２）の場合、４００ｎｍの波長に対する透過率は約２８％、４８０ｎｍ波長に対する透過率は約５０％、６００ｎｍ波長に対する透過率は約６０％に測定された。
【００５０】
比較例２（＃３）の場合、４００ｎｍ波長に対する透過率は約８％以下、４８０ｎｍ波長に対する透過率は約２５％、６００ｎｍ波長に対する透過率は約４５％に測定された。
【００５１】
このように、比較例２（＃３）の場合が透過率が最も低く、その次に比較例１（＃２）、実施例１（＃１）順に透過率が優秀であることがわかる。特に、４００ｎｍ〜６００ｎｍ以下の波長で実施例１（＃１）が比較例１（＃２）より透過率が高いことがわかる。
【００５２】
したがって、本発明の実施例によってＳＬＳ結晶化方式で結晶化された多結晶シリコン層の透過率は、既存のＥＬＡ結晶化方式で結晶化された多結晶シリコン層の透過率より優秀であることがわかる。
【００５３】
図１４は、本発明の実施例によるストレージキャパシタのキャパシタンスを示すグラフである。
図１４を参照すると、電圧（Ｖ）対ストレージキャパシタのキャパシタンス（Ｃ）を示すグラフである。不純物をドープせず多結晶シリコン層にしてストレージキャパシタの電極を形成する場合（Ｎｏｎ  ｄｏｐｐｉｎｇ）、０Ｖ以上の任意の電圧（Ｖ０）でキャパシタンス（Ｃ）の最高値（Ｃｍａｘ）が得られることがわかる。一方、不純物のドープされた多結晶シリコン層にしてストレージキャパシタの電極を形成する場合（ｎ−ｄｏｐｐｉｎｇ）、０Ｖで最高値のキャパシタンス（Ｃｍａｘ）が得られることがわかる。
【００５４】
したがって、ストレージ電極を不純物がドープされた多結晶シリコン層から形成することで、ストレージキャパシタのキャパシタンスを十分確保して表示装置の駆動信頼性を向上させることができる。
【００５５】
以上で説明したように、本発明によると画素部内に形成されるストレージキャパシタの面積を縮小することなく、ストレージキャパシタの電極を透明に形成することで高開口率を具現することができる。ストレージキャパシタの電極をＳＬＳ結晶化方式で結晶化された多結晶シリコン層で形成することで透過率を向上させることができる。
【００５６】
結果的に、透過率の優秀な多結晶シリコン層から第１ストレージ電極を形成し、第１ストレージ電極に対向する第２ストレージ電極を透明の導電層にして形成して高開口率の表示基板及び高輝度の表示装置を具現することができる。
【００５７】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施例による表示装置の平面図である。
【図２】図１のＩ−Ｉ’に沿って見た断面図である。
【図３】図２に示した表示基板の製造方法を示す工程図である。
【図４】図２に示した表示基板の製造方法を示す工程図である。
【図５】図２に示した表示基板の製造方法を示す工程図である。
【図６】図２に示した表示基板の製造方法を示す工程図である。
【図７】図２に示した表示基板の製造方法を示す工程図である。
【図８】図２に示した表示基板の製造方法を示す工程図である。
【図９】図２に示した表示基板の製造方法を示す工程図である。
【図１０】図２に示した表示基板の製造方法を示す工程図である。
【図１１】図２に示した表示基板の製造方法を示す工程図である。
【図１２】図２に示した表示基板の製造方法を示す工程図である。
【図１３】本発明の実施例によって多結晶シリコン層の透過率の特性を示すグラフである。
【図１４】本発明の実施例によるストレージキャパシタのキャパシタンスを示すグラフである。
【符号の説明】
【００５９】
１００    表示基板
１２０    遮断層
１３０    多結晶シリコン層
１４０    第１層間絶縁層
１６０    第２層間絶縁層
１７０    第３層間絶縁層
２００    対向基板
【図１】
0005489393.tif 000002
【図２】
0005489393.tif 000003
【図３】
0005489393.tif 000004
【図４】
0005489393.tif 000005
【図５】
0005489393.tif 000006
【図６】
0005489393.tif 000007
【図７】
0005489393.tif 000008
【図８】
0005489393.tif 000009
【図９】
0005489393.tif 000010
【図１０】
0005489393.tif 000011
【図１１】
0005489393.tif 000012
【図１２】
0005489393.tif 000013
【図１３】
0005489393.tif 000014
【図１４】
0005489393.tif 000015