(57)【特許請求の範囲】
【請求項１】
ＩＩＩ−Ｖ族化合物半導体の単結晶からなる基板の主表面におけるテラスの幅を前記主表面の（１００）面からの傾斜角度により制御する第１工程と、
前記基板の主表面にＩＩＩ−Ｖ族化合物半導体からなる臨界膜厚以下の第１半導体層をエピタキシャル成長する第２工程と、
前記第１半導体層の上にＩＩＩ−Ｖ族化合物半導体からなる第２半導体層をエピタキシャル成長する第３工程と
を少なくとも備え、
前記第１工程では、前記基板の主表面における第１原子間隔と、前記第１原子間隔と同じ方向の前記第２半導体層の第２原子間隔と、自然数Ｎとを用いたＮ×第１原子間隔≒（Ｎ−１）×第２原子間隔の関係が成立する条件で、前記テラスの幅がＮ×第１原子間隔となる状態に前記主表面を傾斜させることを特徴とする化合物半導体結晶の製造方法。
【請求項２】
請求項１記載の化合物半導体結晶の製造方法において、
前記基板は、ＩｎＰの単結晶から構成し、
前記基板の主表面の傾斜は、（１００）面から[０１−１]または[０１１]方向とし、
前記第１半導体層は、ＩｎＰ，ＩｎＧａＡｓ，ＩｎＡｌＡｓ，ＩｎＡｌＧａＡｓ，ＩｎＧａＡｓＰ，ＩｎＡｌＡｓＰ，ＧａＡｓＳｂ，ＡｌＡｓＳｂ，およびＡｌＧａＡｓＳｂより選択された化合物半導体から構成することを特徴する化合物半導体結晶の製造方法。
【請求項３】
請求項１記載の化合物半導体結晶の製造方法において、
前記基板は、ＧａＡｓの単結晶から構成し、
前記基板の主表面の傾斜は、（１００）面から[０１−１]または[０１１]方向とし、
前記第１半導体層は、ＧａＡｓ，ＡｌＡｓ，ＡｌＧａＡｓ，ＩｎＧａＰ，ＩｎＡｌＰ，ＩｎＧａＡｓＰ，およびＩｎＡｌＡｓＰより選択された化合物半導体から構成することを特徴とする化合物半導体結晶の製造方法。
【請求項４】
請求項２または３記載の化合物半導体結晶の製造方法において、
前記第２半導体層は、ＧａＳｂ，ＡｌＳｂ，およびＩｎＡｓの少なくとも１つを含む化合物半導体から構成することを特徴とする化合物半導体結晶の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板と格子定数が異なる化合物半導体結晶を高品質に基板の上に形成する化合物半導体結晶の製造方法に関する。
【背景技術】
【０００２】
一般的に、基板と格子定数が異なる化合物半導体結晶を高品質に作製することは容易ではない。格子定数が異なる場合、欠陥がなく高品質な状態で化合物半導体結晶が形成可能な膜厚は、基板との格子定数の差によって決定される臨界膜厚以下になる。また、臨界膜厚以上の厚膜に形成した場合には、ミスフィット転移が発生して結晶品質が劣化する。
【０００３】
この問題を解決するため、開口部を備えるマスクを基板の上に形成し、開口部に露出する基板表面を種結晶とし、マスク上で横方向（基板平面方向）に成長を行う選択横方向成長法が提案されている（非特許文献１）。この技術では、図５の断面図に示すように、まず、ＧａＡｓ基板５０１の上に、開口部５０２を備えるＳｉＯ2から成るマスク５０３を形成する。次いで、有機金属気相成長法（ＭＯＣＶＤ）を用い、開口部５０２の底部のＧａＡｓ基板５０１より、ＧａＳｂ層５０４を成長する。この結晶成長の技術では、開口部５０２の横の領域のマスク５０３の上に成長するＧａＳｂ層５０４は、ミスフィット転位などがない良質の結晶となる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】K.Zaima et al. , "Dislocation reduction of GaSb on GaAs by metalorganic chemical vapor deposition with epitaxial lateral overgrowth", Journal of Crystal Growth, vol.310, pp.4843-4845, 2008.
【非特許文献２】C. Merckling et al. , "GaSb molecular beam epitaxial growth on p-InP(001) and passivation with in situ deposited Al2O3 gate oxide", JOURNAL OF APPLIED PHYSICS, vol.109, 073719, 2011.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した結晶成長では、開口部５０２の上方の結晶成長領域５０５にはミスフィット転移が入り、結晶品質が劣化している。このように、選択横方法成長では、結晶品質の劣化した領域が形成され、均一に高品質が結晶を形成することが困難である。また、マスクの作製のために、ＳｉＯ2の堆積およびフォトプロセスが必要となり基板の作製工程が複雑になるという問題点があった。
【０００６】
本発明は、以上のような問題点を解消するためになされたものであり、複雑な作製工程を必要とせずに、均一に高品質な結晶が形成できるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る化合物半導体結晶の製造方法は、ＩＩＩ−Ｖ族化合物半導体の単結晶からなる基板の主表面におけるテラスの幅を主表面の（１００）面からの傾斜角度により制御する第１工程と、基板の主表面にＩＩＩ−Ｖ族化合物半導体からなる臨界膜厚以下の第１半導体層をエピタキシャル成長する第２工程と、第１半導体層の上にＩＩＩ−Ｖ族化合物半導体からなる第２半導体層をエピタキシャル成長する第３工程とを少なくとも備え、第１工程では、基板の主表面における第１原子間隔と、第１原子間隔と同じ方向の第２半導体層の第２原子間隔と、自然数Ｎとを用いたＮ×第１原子間隔≒（Ｎ−１）×第２原子間隔の関係が成立する条件で、テラスの幅がＮ×第１原子間隔となる状態に主表面を傾斜させる。
【０００８】
上記化合物半導体結晶の製造方法において、基板は、ＩｎＰの単結晶から構成し、基板の主表面の傾斜は、（１００）面から[０１−１]または[０１１]方向とし、第１半導体層は、ＩｎＰ，ＩｎＧａＡｓ，ＩｎＡｌＡｓ，ＩｎＡｌＧａＡｓ，ＩｎＧａＡｓＰ，ＩｎＡｌＡｓＰ，ＧａＡｓＳｂ，ＡｌＡｓＳｂ，およびＡｌＧａＡｓＳｂより選択された化合物半導体から構成すればよい。
【０００９】
上記化合物半導体結晶の製造方法において、基板は、ＧａＡｓの単結晶から構成し、基板の主表面の傾斜は、（１００）面から[０１−１]または[０１１]方向とし、第１半導体層は、ＧａＡｓ，ＡｌＡｓ，ＡｌＧａＡｓ，ＩｎＧａＰ，ＩｎＡｌＰ，ＩｎＧａＡｓＰ，およびＩｎＡｌＡｓＰより選択された化合物半導体から構成すればよい。
【００１０】
上記化合物半導体結晶の製造方法において、第２半導体層には、ＧａＳｂ，ＡｌＳｂ，およびＩｎＡｓの少なくとも１つを含む化合物半導体が適用できる。
【発明の効果】
【００１１】
以上説明したことにより、本発明によれば、複雑な作製工程を必要とせずに、均一に高品質な結晶が形成できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の実施の形態１における化合物半導体結晶の製造方法を説明するための説明図である。
【図２】図２は、本発明の実施の形態１における化合物半導体結晶の製造方法を説明するための説明図である。
【図３】図３は、本発明の実施の形態２における化合物半導体結晶の製造方法を説明するための構成図である。
【図４】図４は、本発明の実施の形態３における化合物半導体結晶の製造方法を説明するための構成図である。
【図５】図５は、マスク上で横方向に成長を行う選択横方向成長法を説明する構成図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図を参照して説明する。
【００１４】
[実施の形態１]
はじめに、本発明の実施の形態１について、図１を用いて説明する。図１は、本発明の実施の形態１における化合物半導体結晶の製造方法を説明するための説明図である。
【００１５】
まず、第１工程Ｓ１０１で、図１の（ａ）に示すように、ＩＩＩ−Ｖ族化合物半導体の単結晶からなる基板１０１の主表面におけるテラスの幅を、主表面の（１００）面からの傾斜角度により制御する。この制御では、後述する第３工程で形成する第２半導体層１０３の第２原子間隔と、基板１０１の主表面における第１原子間隔と、自然数Ｎとを用いて表されるＮ×第１原子間隔≒（Ｎ−１）×第２原子間隔の関係が成立する条件で、テラスの幅がＮ×第１原子間隔となる状態に基板１０１の主表面を傾斜させる。なお、第２原子間隔は、第１原子間隔と同じ方向の、第２半導体層１０３を構成する原子の間隔である。例えば、［０１−１］方向、および［０１１］方向である。
【００１６】
次に、第２工程Ｓ１０２で、図１の（ｂ）に示すように、基板１０１の主表面にＩＩＩ−Ｖ族化合物半導体からなる臨界膜厚以下の第１半導体層１０２をエピタキシャル成長する。第１半導体層１０２を形成することで、原子ステップを整形し、テラスの幅を均一にしている。このとき、前述したように基板１０１を傾斜させているので、テラスの幅（ステップの間隔）は、Ｎ×第１原子間隔（≒（Ｎ−１）×第２原子間隔）となる。
【００１７】
次に、第３工程Ｓ１０３で、図１の（ｃ）に示すように、第１半導体層１０２の上にＩＩＩ−Ｖ族化合物半導体からなる第２半導体層１０３をエピタキシャル成長する。
【００１８】
以上に説明したように、本実施の形態では、第２原子間隔と、第１原子間隔と、自然数Ｎとを用いたＮ×第１原子間隔≒（Ｎ−１）×第２原子間隔の関係が成立する条件で、テラスの幅がＮ×第１原子間隔となる状態に、基板１０１の主表面を（１００）面から傾斜させているので、第１半導体層において発生するミスフィット転位を伝搬させることなく、高品質な結晶状態に第２半導体層１０３が形成できるようになる。
【００１９】
以下、より詳細に説明する。まず、よく知られているように、ＩＩＩ−Ｖ族半導体の単結晶基板上に格子定数の異なるＩＩＩ−Ｖ族化合物半導体層を臨界膜厚以上で形成すれば、ミスフィット転移が発生する。また、閃亜鉛鉱型結晶であるＩＩＩ−Ｖ族化合物半導体のミスフィット転移は、［０１−１］方向、および［０１１］方向に発生しやすい。
【００２０】
しかしながら、「基板の原子間隔×Ｎ≒ＩＩＩ−Ｖ族化合物半導体の原子間隔×（Ｎ−１）」の条件を満たす場合、「基板の原子間隔×Ｎ」の間隔、言い換えると「ＩＩＩ−Ｖ族化合物半導体の原子間隔×（Ｎ−１）」の間隔で、ミスフィット転位が基板とＩＩＩ−Ｖ族化合物半導体層の界面近傍に発生した場合には、基板と化合物半導体層の格子が歪むこと無くつながる。なお、Ｎは自然数である。
【００２１】
この結果として、上記条件を満たす場合、ミスフィット転移の伝搬の無い高品質の結晶を形成できることが報告されている（非特許文献２参照）。
【００２２】
上述した条件を満たすミスフィット転移の間隔は、例えばＩｎＰ基板上のＧａＳｂ成長の場合が１１．２ｎｍ、ＧａＡｓ基板上のＧａＳｂの場合が５．６ｎｍになる。しかし、一般的なエピタキシャル成長法では、ミスフィット転移が発生する位置を制御することができない。このため、単結晶半導体の基板上に格子定数の異なる化合物半導体層を形成する場合には、ミスフィット転移が上方まで伝搬されて高品質な結晶を形成することは困難であった。
【００２３】
ところで、結晶成長を行う場合、基板表面（成長表面）には必ず原子のステップとテラスが存在する。化合物半導体の場合、１分子層高さ（例えばＩｎＰの場合、ＩｎとＰ原子を合わせた高さ）のステップが形成される。また、ステップフローの条件下では、成長表面のステップが起点となり、テラスの上を横方向に成長することで結晶成長が起きる。この結晶成長では、１分子層を成長した後に、各テラスの上に形成されている分子層が、テラスの間のステップを跨いで結合し、全体で１つの層となる。このため、結晶成長している層においては、ステップの上が層厚のより厚い箇所となる。
【００２４】
従って、閃亜鉛鉱型結晶の場合、［０１−１］方向または［０１１］方向に基板を傾斜させた基板を用いれば、ステップの位置（テラスの幅）が制御できるので、この傾斜基板（バッファー層）の上にＧａＳｂを形成してやれば、１分子層を成長した後に、ステップの上の最初に層厚が最大になる位置を制御できるようになる。一方で、ミスフィット転位は、層厚が厚い箇所に形成されるので、ミスフィット転位は、ステップの上に形成されるようになる。結果として、上述したように傾斜させた基板を用いることで、ミスフィット転移が発生する位置を制御できる。
【００２５】
この手法によれば、図２に示すように、ステップ２０１の箇所にミスフィット転位２０２を発生させることができる。これに加え、前述したように、基板１０１の傾斜を制御して第１半導体層１０２表面のステップ２０１の間隔（位置）を制御すれば、歪みを分散させることができる状態で、第２半導体層１０３の格子緩和層１０３ａにミスフィット転位２０２を発生させることができる。このように、基板１０１を傾斜させ、Ｎ×第１原子間隔（≒（Ｎ−１）×第２原子間隔）でミスフィット転位２０２を発生させて格子緩和層１０３ａを形成することで、これまでは困難とされてきた高品質な状態に、第２半導体上層１０３ｂが形成できる。
【００２６】
なお、図２では、ＩｎＰの単結晶から基板１０１を構成し、ＩｎＰからバッファー層となる第１半導体層１０２を構成し、ＧａＳｂから第２半導体層１０３を構成した場合について示している。また、図中の縦の線で、各層の層厚方向に連続する原子の配列を示し、この線の間隔で各層の原子間隔を示している。
【００２７】
上述したＩｎＰとＧａＳｂとの組み合わせの場合、Ｎ＝２７とすることで、基板表面の原子間隔×Ｎが、第２半導体層１０３の原子間隔×（Ｎ−１）に等しくなる。このため、ステップ２０１の間隔（テラスの幅）が原子間隔×２７となるように、基板１０１を（１００）面から[０１−１]方向に傾斜させている。
【００２８】
このような間隔を作り出す傾斜角は、ＩｎＰ基板の場合が約１．５°、ＧａＡｓ基板の場合が２．９°である。ただし、加工の精度などを考慮すると実際に利用できる傾斜角は、ＩｎＰ基板は１．４〜１．６°、ＧａＡｓ基板は２．８〜３．０°の範囲になる。
【００２９】
[実施の形態２]
次に、本発明の実施の形態２について図３を用いて説明する。図３は、本発明の実施の形態２における化合物半導体結晶の製造方法を説明するための構成図である。図３では、作製された断面の状態を模式的に示している。
【００３０】
まず、ＩｎＰからなり、主表面の面方位が（１００）から[０１−１]方向に傾斜した基板３０１を用意する。この傾斜角度は、後述する第２半導体層３０３の第２原子間隔と、基板３０１の主表面における第１原子間隔と、自然数Ｎとを用いたＮ×第１原子間隔≒（Ｎ−１）×第２原子間隔の関係が成立する条件で、テラスの幅がＮ×第１原子間隔となる状態の基板３０１の主表面の角度である。これは、（１００）から[０１−１]方向に１．５°傾斜させることで実現できる。また、基板３０１の面方位を、（１００）から[０１１]方向に１．５°傾斜させても同様である。
【００３１】
次に、基板３０１の上に、層厚５０ｎｍ程度にＩｎＰからなるバッファー層（第１半導体層）３０２を形成する。
【００３２】
次に、バッファー層３０２の上に、層厚１０００ｎｍ程度にＧａＳｂからなる第２半導体層３０３を形成する。第２半導体層３０３の形成では、初期に、バッファー層３０２上に格子緩和層３０３ａが形成され、この上に第２半導体上層３０３ｂが形成される。
【００３３】
例えば、公知のＭＯＣＶＤ法を用い、トリメチルインジウム（ＴＭＩｎ）およびホスフィン（ＰＨ3）を原料とすることで、ＩｎＰからなるバッファー層３０２を形成し、トリエチルガリウム（ＴＥＧ）およびトリメチルアンチモン（ＴＭＳｂ）を原料とすることで、ＧａＳｂからなる第２半導体層３０３を形成すればよい。また、例えば、カーボンヒータを用いて基板温度を６００℃とし、成長室内の圧力は、９８０６．６５Ｐａ（０．１気圧）とする。
【００３４】
実施の形態２によれば、主表面の面方位が（１００）から[０１−１]方向に１．５°傾斜した基板３０１を用いているので、バッファー層３０２の上に初期に形成される格子緩和層３０３ａは、前述した特定の条件を満たす均一な間隔でミスフィット転位が形成される状態となる。この結果、格子緩和層３０３ａより上層には転位が伝搬しない状態で、高品質な第２半導体上層３０３ｂが形成されるようになる。
【００３５】
[実施の形態３]
次に、本発明の実施の形態３について図４を用いて説明する。図４は、本発明の実施の形態３における化合物半導体結晶の製造方法を説明するための構成図である。図４では、作製された断面の状態を模式的に示している。
【００３６】
まず、ＧａＡｓからなり、主表面の面方位が（１００）から[０１−１]方向に傾斜した基板４０１を用意する。この傾斜角度は、後述する第２半導体層４０３の第２原子間隔と、基板４０１の主表面における第１原子間隔と、自然数Ｎとを用いたＮ×第１原子間隔≒（Ｎ−１）×第２原子間隔の関係が成立する条件で、テラスの幅がＮ×第１原子間隔となる状態の基板３０１の主表面の角度である。これは、（１００）から[０１−１]方向に２．９°傾斜させることで実現できる。なお、基板４０１の面方位を、（１００）から[０１１]方向に２．９°傾斜させても同様である。
【００３７】
次に、基板４０１の上に、層厚５０ｎｍ程度にＧａＡｓからなるバッファー層（第１半導体層）４０２を形成する。
【００３８】
次に、バッファー層４０２の上に、層厚１０００ｎｍ程度にＧａＳｂからなる第２半導体層４０３を形成する。第２半導体層４０３の形成では、初期に、バッファー層４０２上に格子緩和層４０３ａが形成され、この上に第２半導体上層４０３ｂが形成される。
【００３９】
例えば、公知のＭＯＣＶＤ法を用い、トリエチルガリウムおよびアルシン（ＡｓＨ3）を原料とすることで、ＧａＡｓからなるバッファー層４０２を形成し、トリエチルガリウム（ＴＥＧ）およびトリメチルアンチモン（ＴＭＳｂ）を原料とすることで、第２半導体層４０３を形成すればよい。また、例えば、カーボンヒータを用いて基板温度を６００℃とし、成長室内の圧力は、９８０６．６５Ｐａとする。
【００４０】
実施の形態３によれば、主表面の面方位が（１００）から[０１−１]方向に２．９°傾斜した基板４０１を用いているので、バッファー層４０２の上に初期に形成される格子緩和層４０３ａは、前述した特定の条件を満たす均一な間隔でミスフィット転位が形成される状態となる。この結果、格子緩和層４０３ａより上層には転位が伝搬しない状態で、高品質な第２半導体上層４０３ｂが形成されるようになる。
【００４１】
以上に説明したように、本発明によれば、半導体基板の上に基板とは格子定数が異なる化合物半導体層を、高品質にエピタキシャル成長させることが可能となる。また、本発明によれば、マスクパターンを形成する必要がなく、マスクを形成するなどの複雑な工程を必要とせずに、高品質な化合物半導体の結晶が形成できる。
【００４２】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、バッファー層として、基板と同一の（格子整合する）材料を用いるようにしたが、これに限るものではない。バッファー層としては、基板と格子整合していない材料であっても、臨界膜厚以下とすれば用いることが可能である。
【００４３】
例えば、ＩｎＰ基板の場合、バッファー層には、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＡｌＡｓＰ、ＧａＡｓＳｂ，ＡｌＡｓＳｂ、ＡｌＧａＡｓＳｂなどを用いることができる。また、ＧａＡｓ基板の場合、バッファー層には、ＡｌＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＡｌＰ、ＩｎＧａＡｓＰ，ＩｎＡｌＡｓＰなどを用いることができる。
【００４４】
また、上述では、ＩｎＰ基板およびＧａＡｓ基板の上にＧａＳｂの層を形成する場合を例に説明したが、これに限るものではなく、第２半導体層は、ＡｌＳｂの層およびＩｎＡｓの層であってもよい。また、第２半導体層は、ＧａＳｂ，ＡｌＳｂ，およびＩｎＡｓの３種類の化合物半導体の混晶の層であってもよい。
【００４５】
また、上述では、各層をＭＯＣＶＤ法によりエピタキシャル成長させるようにしたが、これに限るものではなく、分子線エピタキシー（ＭＢＥ）法をはじめとする他の化合物半導体の結晶成長法でも同様の効果があることはいうまでもない。
【符号の説明】
【００４６】
１０１…基板、１０２…第１半導体層、１０３…第２半導体層、１０３ａ…格子緩和層、１０３ｂ…第２半導体上層、２０１…ステップ、２０２…ミスフィット転位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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