(57)【特許請求の範囲】
【請求項１】
陰極電極と、メモリ層と、陽極電極と、を備えたメモリ部と、
前記陰極電極または前記陽極電極に接続された、または、前記メモリ部が内部に組み込まれた整流素子と、
を備え、
前記整流素子は、第１の半導体層と、第２の半導体層と、前記第１の半導体層と前記第２の半導体層との間に設けられた絶縁層と、を有し、前記第１の半導体層および前記第２の半導体層は、ｐ＋形半導体層またはｎ＋形半導体層であり、
前記第１の半導体層と前記絶縁層との間、または／および、前記第２の半導体層と前記絶縁層との間、には、真性半導体層が設けられていることを特徴とする不揮発性記憶装置。
【請求項２】
陰極電極と、メモリ層と、陽極電極と、を備えたメモリ部と、
前記陰極電極または前記陽極電極に接続された、または、前記メモリ部が内部に組み込まれた整流素子と、
を備え、
前記整流素子は、メタル層と、第３の半導体層と、前記メタル層と前記第３の半導体層との間に設けられた絶縁層と、を有し、前記第３の半導体層は、ｐ＋形半導体層またはｎ＋形半導体層であり、
前記第３の半導体層と前記絶縁層との間には、真性半導体層が設けられていることを特徴とする不揮発性記憶装置。
【請求項３】
前記メタル層の前記絶縁層が設けられた側とは反対の側に第４の半導体層をさらに備え、
前記第４の半導体層は、ｐ＋形半導体層またはｎ＋形半導体層であることを特徴とする請求項２記載の不揮発性記憶装置。
【請求項４】
前記絶縁層は、電子障壁の高さ、または／および、誘電率の異なる複数層から形成されていることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、電気的に書き換え可能な可変抵抗素子（RRAM（登録商標）またはReRAM（Resisitance Random Access Memory））や相変化素子（PRAM（Phase change Random Access Memory））を備えた不揮発性記憶装置がフラッシュメモリの後継として注目を集めている（例えば、特許文献１を参照）。  
この様な可変抵抗素子や相変化素子などを多数集積させて不揮発性記憶装置を構成した場合、選択したメモリセルのみを動作させるためには、非選択セルには電流が流れないようにする必要がある。そのため、Ｓｉダイオード（ｐｎダイオードやｐｉｎダイオード）などの整流素子が必要となる。
【０００３】
ここで、可変抵抗素子や相変化素子などを立体的に集積させて不揮発性記憶装置を構成する場合、所定の値の電流を流すことができ、かつ厚みの薄い整流素子を用いないと、アスペクト比が増加して加工が出来なくなるおそれがある。  
そのため、整流素子の整流特性を維持しつつ厚みの低減を図ることが望まれていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２１７９０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、整流素子の整流特性を維持しつつ厚みの低減を図ることができる不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、陰極電極と、メモリ層と、陽極電極と、を備えたメモリ部と、前記陰極電極または前記陽極電極に接続された、または、前記メモリ部が内部に組み込まれた整流素子と、を備え、前記整流素子は、第１の半導体層と、第２の半導体層と、前記第１の半導体層と前記第２の半導体層との間に設けられた絶縁層と、を有し、前記第１の半導体層および前記第２の半導体層は、ｐ＋形半導体層またはｎ＋形半導体層であり、前記第１の半導体層と前記絶縁層との間、または／および、前記第２の半導体層と前記絶縁層との間、には、真性半導体層が設けられていることを特徴とする不揮発性記憶装置が提供される。
【０００７】
また、本発明の他の一態様によれば、陰極電極と、メモリ層と、陽極電極と、を備えたメモリ部と、前記陰極電極または前記陽極電極に接続された、または、前記メモリ部が内部に組み込まれた整流素子と、を備え、前記整流素子は、メタル層と、第３の半導体層と、前記メタル層と前記第３の半導体層との間に設けられた絶縁層と、を有し、前記第３の半導体層は、ｐ＋形半導体層またはｎ＋形半導体層であり、前記第３の半導体層と前記絶縁層との間には、真性半導体層が設けられていることを特徴とする不揮発性記憶装置が提供される。
【発明の効果】
【０００８】
本発明によれば、整流素子の整流特性を維持しつつ厚みの低減を図ることができる不揮発性記憶装置が提供される。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係る不揮発性記憶装置を例示する模式斜視図である。
【図２】本実施形態に係る不揮発性記憶装置を例示する模式断面図である。
【図３】ユニポーラ動作の場合を例示する模式斜視図である。
【図４】バイポーラ動作の場合を例示する模式斜視図である。
【図５】（ａ）及び（ｂ）は、本実施形態に係る整流素子のエネルギーバンドを模式的に例示する図である。
【図６】本実施形態に係る整流素子の電流−電圧特性を例示する模式グラフ図である。
【図７】（ａ）は第１の変形例に係る整流素子の構成を例示する模式図、（ｂ）は第１の変形例に係る整流素子のバイアス印加時のエネルギーバンドを模式的に例示する図である。
【図８】第１の変形例に係る整流素子の電流−電圧特性を例示する模式グラフ図である。
【図９】（ａ）は絶縁層が電子障壁の高さの異なる複数層から形成されている場合を例示する模式図、（ｂ）、（ｃ）は電子が透過する様子を例示する模式図である。
【図１０】（ａ）は絶縁層が単層の場合の電流−電圧特性を例示する模式グラフ図、（ｂ）は絶縁層が複数層の場合の電流−電圧特性を例示する模式グラフ図である。
【図１１】第３の変形例に係る整流素子の構成を例示する模式斜視図である。
【図１２】（ａ）は弱電圧時の動作、（ｂ）はさらに高い電圧を印加した時の動作を表す模式図である。
【図１３】（ａ）は弱電圧時の動作、（ｂ）はさらに高い電圧を印加した時の動作を表す模式図である。
【図１４】第４の変形例に係る整流素子の構成を例示する模式斜視図である。
【図１５】（ａ）は弱電圧時の動作、（ｂ）はさらに高い電圧を印加した時の動作を表す模式図である。
【図１６】（ａ）は弱電圧時の動作、（ｂ）はさらに高い電圧を印加した時の動作を表す模式図である。
【図１７】第４の変形例に係る整流素子の電流−電圧特性を例示する模式グラフ図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態に係る不揮発性記憶装置の特徴は、不揮発性記憶装置に設けられた整流素子の構成にある。  
まず、このことに関して説明する。  
例えば、不揮発性記憶装置に設けられる可変抵抗素子は、電極／二元系や三元系の金属酸化物などの可変抵抗材料から形成されたメモリ層／電極により構成される。この可変抵抗素子には、印加電圧の極性を変えることにより高抵抗状態と低抵抗状態とを切り換えるバイポーラ型と、印加電圧の極性を変えずに電圧と印加時間の制御により高抵抗状態と低抵抗状態とを切り換えるユニポーラ型がある。
【００１１】
これらのうちで高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合は、ビット線とワード線の各クロスポイントに可変抵抗素子とダイオード等の整流素子とを重ねるようにして設けてセルアレイを構成することができる。そのため、セルアレイ部分の面積を増大させることなく、メモリ容量を大きくすることができる三次元積層メモリを実現できる。
【００１２】
一方、バイポーラ型はチップ面積が増加するおそれはあるが、動作速度の改善、保持特性（Retention）の改善を可変抵抗材料によって行うことが出来る。
【００１３】
ここで、ユニポーラ動作の場合は片側の電圧方向にしか電流が流れないダイオードのような整流素子が必要とされるが、バイポーラ動作の場合は両方向に電流が流れるがある基準電圧Ｖｔｈまでは電流が流れないような整流素子が必要になる。
【００１４】
ユニポーラ型の一例として、単体のメモリセルにＳＥＴ（書込み）を行う場合、可変抵抗材料により値の違いはあるが、電流密度にして１ｅ６〜１ｅ１０もの電流または、１〜２Ｖの電圧を可変抵抗素子（整流素子を除く）にかけることが必要とされる。故に、可変抵抗素子に、規定の電流または規定の電圧をかけるように、整流素子に電流を流す必要がある。
【００１５】
また、選択されたメモリセルのＲＥＳＥＴ（消去）を行う場合、電流密度にして１ｅ６〜１ｅ１０もの電流または、１〜３Ｖの電圧を可変抵抗素子（整流素子を除く）にかけることが必要とされる。なお、ＳＥＴ（書込み）とＲＥＳＥＴ（消去）に必要な電流値及び電圧値は、可変抵抗材料によってそれぞれ異なる規定値になる。故に、可変抵抗素子に、規定の電流または規定の電圧をかけるように、整流素子に電流を流す必要がある。
【００１６】
ところが、メモリセルは、１つのビット線ＢＬ、ワード線ＷＬに対して複数個接続されているため、ＲＥＳＥＴ（消去）動作をさせるために選択されたメモリセル以外のメモリセルにも電圧が印加される。このとき、図３に示すように、選択されたメモリセル（選択Ｂｉｔ）以外のメモリセルには逆方向のバイアスが印加されるものがあるので、Ｒｅｖｅｒｓｅ電流（逆方向電流）、またはＯＦＦ電流が抑えられる整流素子を用いる必要がある。
【００１７】
一方、図４に示すように、バイポーラ動作に関しては、基本的に以下の点がユニポーラ動作とは異なる。  
（１）双方向に電流を流す。  
（２）動作速度、動作電流（電圧）が可変抵抗材料によってユニポーラ動作の場合とは異なる。  
（３）非選択Ｂｉｔは半選択状態となり、Ｖ／２の電圧が印加される。このときの電流がダイオードでいうＲｅｖｅｒｓｅ電流になるので、Ｖ／２以下で電流が流れない整流素子が必要となる。この場合、アスペクト比の低減と、Ｒｅｖｅｒｓｅ電流またはＯＦＦ電流の抑制と、が相反するので、ユニポーラ動作を行う場合とバイポーラ動作を行う場合とで共通した課題となる。
【００１８】
また、実際にメモリセルアレイを構成してＳＥＴ（書込み）動作やＲＥＳＥＴ（消去）動作を行う場合には、以上のような点も含め、以下のような問題が生じるおそれがある。  可変抵抗素子（RRAM（登録商標）またはReRAM）または相変化素子（PRAM）と、整流素子と、を用いた大容量の不揮発性記憶装置を実用化するためには、以下の条件が必要となる。  
（１）メモリセルの厚みの低減を図ることや、微細化が容易で、かつメモリセルの特性のばらつきを抑えること。  
（２）低消費電力の不揮発性記憶装置にすること（ＯＦＦ電流の低減化を行うこと）。  
（３）Ｆｏｒｗａｒｄ側の電流（または、ＯＮ電流）を増加させることができ、Ｒｅｖｅｒｓｅ側の電流（または、ＯＦＦ電流）を抑制することができるとともに、高電圧印加時の破壊に対する耐性が大きいこと。
【００１９】
この中でも特に必要とされるのは、微細加工の面から必要とされる厚みの低減（メモリ素子の厚みに整流素子の厚みを加えた総厚みの低減）を行いつつも、Ｒｅｖｅｒｓｅ電流またはＯＦＦ電流を抑制することである。  
なぜならば、厚みの低減が行えないとアスペクト比の増加によって加工が出来なくなるおそれがあるからである。また、Ｒｅｖｅｒｓｅ電流またはＯＦＦ電流が抑えられないと、選択されたメモリセル（選択Ｂｉｔ）以外のメモリセルの誤動作を招くおそれや、ＲＥＡＤ（読み出し）動作が出来なくなるおそれや、低消費電力化が出来なくなるおそれがあるからである。
【００２０】
従来、整流素子としてＳｉ−ｐｎダイオードが用いられているが、Ｓｉ−ｐｎダイオードの場合、原理、構造及び形成時の熱劣化という本質的問題があるため厚みの低減を行いつつも、Ｒｅｖｅｒｓｅ電流またはＯＦＦ電流を抑制することが難しい。  
そのため、これを解決するためには、厚みの低減及び低温形成が可能な材料を用いて非オーミック的電流特性を得ることができる整流素子が必要となる。
【００２１】
そこで、本実施形態においては、整流素子に絶縁層を設け、絶縁層が半導体層により挟まれる様な構成としている。例えば、整流素子がｐ＋形半導体層−絶縁層−ｐ＋形半導体層、ｎ＋形半導体層−絶縁層−ｎ＋形半導体層、ｐ＋形半導体層−絶縁層−ｎ＋形半導体層で構成されるようにしている。  
また、絶縁層が半導体層とメタル層とにより挟まれる様な構成としている。例えば、ｐ＋形半導体層−絶縁層−メタル層、ｎ＋形半導体層−絶縁層−メタル層で構成されるようにしている。  
また、半導体層と絶縁層との間に真性半導体層をさらに設ける様な構成としている。  
また、絶縁層が単層、または、電子障壁の高さまたは／および誘電率の異なる複数層から形成されているようにしている。
【００２２】
ここで、本実施の形態においては、ｐ＋形半導体層、ｎ＋形半導体層を用いるものとしている。すなわち、ｐ形半導体層、ｎ形半導体層よりも不純物濃度の高いｐ＋形半導体層、ｎ＋形半導体層を用いるものとしている。  
この場合、不純物濃度を高くすると以下の点で有利となる。  
（１）電極などの金属との接合を考慮すれば、ショットキー接合に起因する界面抵抗を低減することができる。
（２）メモリセルの微細化を図る場合においても、整流特性のバラツキを低減することができる。例えば、不純物濃度を１０１５個／ｃｍ３とすれば１００ｎｍ３あたり１個の不純物しかないが、不純物濃度を１０１９個／ｃｍ３とすれば１００ｎｍ３あたり１００００個の不純物があることになる。すなわち、不純物濃度が１０１５個／ｃｍ３の場合には１００ｎｍ３あたり１個の不純物の有無で整流特性が決まることになる。一方、不純物濃度が１０１９個／ｃｍ３の場合には１００ｎｍ３あたり１個の不純物が無くてもまだ９９９９個の不純物があることになるので整流特性の変化を極めて少なくすることができる。
【００２３】
しかしながら、不純物濃度を高くしすぎると以下の点で不利となる。  
すなわち、不純物濃度を高くしすぎると不純物キャリアが多くなりすぎ、ＯＦＦ電流が増加するおそれがある。そのため、ＯＦＦ電流を抑制する観点からは、不純物濃度を低くすることが好ましい。
【００２４】
本実施の形態においては、以上の点を考慮して、不純物濃度を１０１８個／ｃｍ３以上、１０２２個／ｃｍ３以下としている。この場合、例えば、不純物濃度を１０２１個／ｃｍ３程度とすることができる。
【００２５】
また、例えば、ｐ＋形半導体層−絶縁層−ｐ＋形半導体層、ｎ＋形半導体層−絶縁層−ｎ＋形半導体層などのように同種の半導体層が絶縁層を挟んで設けられた場合には、絶縁層を挟んで設けられた半導体層の間に相対濃度差を設けることで、整流特性を非対称化することもできる。  
また、例えば、ｐ＋形半導体層−絶縁層−ｎ＋形半導体層のように異種の半導体層が絶縁層を挟んで設けられた場合には、ｐ＋形半導体層、ｎ＋形半導体層ともに不純物濃度が高いほどＯＦＦ電流を抑制しやすくなる。また、寄生抵抗も小さくすることができる。  
そのため、これらのことをも考慮すれば、不純物濃度を１０２０個／ｃｍ３以上、５×１０２２個／ｃｍ３以下とすることが好ましい。
【００２６】
以下、図面を参照しつつ、本発明の実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。  
図１は、本実施形態に係る不揮発性記憶装置を例示する模式斜視図である。  
図２は、本実施形態に係る不揮発性記憶装置を例示する模式断面図である。  
なお、一例として、本実施形態に係る不揮発性記憶装置がＲｅＲＡＭ（Resistance Random Access Memory）である場合を例示するものである。  
図１に示すように、不揮発性記憶装置１には、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、不揮発性記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
【００２７】
メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬからなるワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬからなるビット線配線層１５とが、絶縁層を介して交互に積層されている。この場合、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
【００２８】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。この１本のピラー１６により、１つのメモリセルが構成されている。すなわち、不揮発性記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたいわゆるクロスポイント型の不揮発性記憶装置である。ワード線ＷＬ、ビット線ＢＬ及びピラー１６の相互間は、例えばシリコン酸化物からなる層間絶縁膜１７（図２参照）によって埋め込まれている。
【００２９】
以下、ピラー１６の構成を例示する。  
図２に示すように、ピラー１６には、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラー１６ａと、下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラー１６ｂの２種類がある。
【００３０】
ピラー１６ａにおいては、下方（ワード線側）から上方（ビット線側）に向かって、下部電極２１、整流素子２２、メモリ部２７がこの順に積層されている。  
また、メモリ部２７は、陰極電極２４と、メモリ層２５と、陽極電極２６と、を備えている。  
下部電極２１はワード線ＷＬに接し、陽極電極２６はビット線ＢＬに接している。なお、整流素子が後述するメタル層２２ｍを有するものである場合には、下部電極２１が整流素子のメタル層２２ｍとしての機能を併せて有していてもよい。
【００３１】
陰極電極２４、陽極電極２６は、バリアメタル層又は接着層としての機能を併せて有していてもよい。なお、整流素子が後述するメタル層２２ｍを有するものである場合には、整流素子の側に設けられる陰極電極２４または陽極電極２６が、整流素子のメタル層２２ｍとしての機能を併せて有していてもよい。
【００３２】
また、陰極電極２４及び陽極電極２６がメモリ層２５を挟むことによりメモリ素子が構成されている。ビット線ＢＬにはワード線ＷＬよりも高い電位が供給され、陰極電極２４は整流素子２２等を介してワード線ＷＬに接続され、陽極電極２６はビット線ＢＬに接続される。そのため、陰極電極２４には相対的に負の電位が印加され、陽極電極２６には相対的に正の電位が印加される。
【００３３】
ピラー１６ｂにおいては、ピラー１６ａと比較して、ワード線ＷＬに対するメモリ素子の積層順序が逆になっている。但し、整流素子２２がメモリ素子よりも下方、すなわち、シリコン基板１１側に配置されている点は同じである。すなわち、ピラー１６ｂにおいては、下方（ビット線側）から上方（ワード線側）に向かって、下部電極２１、整流素子２２、陽極電極２６、メモリ層２５、陰極電極２４がこの順に配列されている。この場合、下部電極２１はビット線ＢＬに接し、陰極電極２４はワード線ＷＬに接している。
【００３４】
メモリ層２５は、例えば、可変抵抗層または相変化層とすることができる。  
可変抵抗層は、電圧、電流、熱などにより抵抗値が変化する材料から形成された層である。また、相変化層は、相変化により抵抗値やキャパシタンスなどの物性が変化する材料から形成された層である。
【００３５】
この場合、相変化には以下のものが含まれるものとすることができる。  
例えば、相変化は、金属−半導体転移、金属−絶縁体転移、金属−金属転移、絶縁体−絶縁体転移、絶縁体−半導体転移、絶縁体−金属転移、半導体−半導体転移、半導体−金属転移、半導体−絶縁体転移とすることができる。  
また、量子状態の相変化（例えば、金属−超伝導体転移など）とすることができる。  
また、常磁性体−強磁性体転移、反強磁性体−強磁性体転移、強磁性体−強磁性体転移、フェリ磁性体−強磁性体転移、これらの転移の組み合わせからなる転移とすることができる。  
また、常誘電体−強誘電体転移、常誘電体−焦電体転移、常誘電体−圧電体転移、強誘電体−強誘電体転移、反強誘電体−強誘電体転移、これらの転移の組み合わせからなる転移とすることができる。
【００３６】
あるいは、前述した転移の組み合わせからなる転移とすることができる。  
例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及び、その逆の転移とすることができる。  
この定義によれば、可変抵抗層は、相変化層を含むことになる。  
メモリ層２５としては、例えば、金属酸化物、金属化合物、有機物薄膜、カーボン(Carbon)、カーボンナノチューブなどから形成されたものを例示することができる。なお、メモリ層２５の材料に関する詳細は後述する。
【００３７】
なお、メモリ層２５が可変抵抗層であるＲｅＲＡＭ（Resistance Random Access Memory）や、メモリ層２５が相変化層であるＰＣＲＡＭ（Phase Change Random Access Memory）などの抵抗変化型メモリは、メモリセルアレイをクロスポイント型とすることができ、三次元集積化により大きなメモリ容量を実現できると共に、ＤＲＡＭ（Dynamic Random Access Memory）並みの高速動作が可能となる。
【００３８】
次に、メモリ層２５などの材料に関してさらに例示をする。  
メモリ層２５は、例えば、酸化物、酸窒化物などから形成されるものとすることができる。  
この場合、酸化物としては、例えば、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）、酸化ガドリニウム（Ｇｄ２Ｏ３）、三酸化二セリウム（Ｃｅ２Ｏ３）、二酸化セリウム（ＣｅＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウムアルミネート（ＨｆＡｌＯ）、ジルコニウムシリケート（ＺｒＳｉＯ）、ジルコニウムアルミネート（ＺｒＡｌＯ）、アルミニウムシリケート（ＡｌＳｉＯ）などを例示することができる。
【００３９】
また、「ＡＢ２Ｏ４」で表される酸化物とすることもできる。  
この場合、Ａ及びＢは、同じ又は異なる元素であり、例えば、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）などとすることができる。  
例えば、四酸化三鉄（Ｆｅ３Ｏ４）、ヘルシナイト（ＦｅＡｌ２Ｏ４）、Ｍｎ１＋ｘＡｌ２−ｘＯ４＋ｙ、Ｃｏ１＋ｘＡｌ２−ｘＯ４＋ｙ、ＭｎＯｘなどとすることができる。
【００４０】
また、「ＡＢＯ３」で表される酸化物とすることもできる。  
この場合、Ａ及びＢは、同じ又は異なる元素であり、例えば、アルミニウム（Ａｌ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）、水銀（Ｈｇ）、タリウム（Ｔｌ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、テクネチウム（Ｔｃ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、鉛（Ｐｂ）、銀（Ａｇ）、カドミウム（Ｃｄ）、インジウム（Ｉｎ）、錫（Ｓｎ）などとすることができる。  
例えば、ランタンアルミネート（ＬａＡｌＯ３）、ハフニウム酸ストロンチウム（ＳｒＨｆＯ３）、ジルコン酸ストロンチウム（ＳｒＺｒＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）などとすることができる。
【００４１】
また、酸窒化物としては、例えば、酸窒化シリコン（ＳｉＯＮ）、酸窒化アルミニウム（ＡｌＯＮ）、酸窒化イットリウム（ＹＯＮ）、酸窒化ランタン（ＬａＯＮ）、酸窒化ガドリニウム（ＧｄＯＮ）、酸窒化セリウム（ＣｅＯＮ）、酸窒化タンタル（ＴａＯＮ）、酸窒化ハフニウム（ＨｆＯＮ）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化チタン（ＴｉＯＮ）、ＬａＡｌＯＮ、ＳｒＨｆＯＮ、ＳｒＺｒＯＮ、ＳｒＴｉＯＮ、ハフニウムシリケート（ＨｆＳｉＯＮ）、ＨｆＡｌＯＮ、ＺｒＳｉＯＮ、ＺｒＡｌＯＮ、ＡｌＳｉＯＮなどとすることができる。
【００４２】
また、メモリ層２５は、例えば、二元系又は三元系の金属酸化物や有機物（単層膜やナノチューブを含む）などから形成されるものとすることができる。例えば、カーボンであれば単層膜とすることもできるし、ナノチューブ、グラフェン、フラーレンなどのような３次元構造のものとすることもできる。なお、この金属酸化物は、前述した酸化物や酸窒化物であってもよい。
【００４３】
ワード線ＷＬ、ビット線ＢＬは、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、窒化チタン（ＴｉＮ）、タングステンシリサイド（ＷＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）、パラジウムシリサイド（ＰｄＳｉｘ）、エルビウムシリサイド（ＥｒＳｉｘ）、イットリウムシリサイド（ＹＳｉｘ）、白金シリサイド（ＰｔＳｉｘ）、ハフニウムシリサイド（ＨｆＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）、バナジウムシリサイド（ＶＳｉｘ）、クロムシリサイド（ＣｒＳｉｘ）、マンガンシリサイド（ＭｎＳｉｘ）、鉄シリサイド（ＦｅＳｉｘ）などから形成されるものとすることができる。
【００４４】
陰極電極２４、陽極電極２６、下部電極２１は、例えば、金属元素単体または複数の金属元素の混合物、シリサイドや酸化物、窒化物などから形成されるものとすることができる。  
例えば、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ）、ルテニウム（Ｒｕ）、窒化ルテニウム（ＲｕＮ）、イリジウム（Ｉｒ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ニッケル酸ランタン（ＬａＮｉＯ）、アルミニウム（Ａｌ）、ＰｔＩｒＯＸ、ＰｔＲｈＯＸ、ロジウム（Ｒｈ）、ＴａＡｌＮ、ＳｉＴｉＯＸ、タングステンシリサイド（ＷＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）、パラジウムシリサイド（ＰｄＳｉｘ）、白金シリサイド（ＰｔＳｉｘ）、イリジウムシリサイド（ＩｒＳｉｘ）、エルビウムシリサイド（ＥｒＳｉｘ）、イットリウムシリサイド（ＹＳｉｘ）、ハフニウムシリサイド（ＨｆＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）、バナジウムシリサイド（ＶＳｉｘ）、クロムシリサイド（ＣｒＳｉｘ）、マンガンシリサイド（ＭｎＳｉｘ）、鉄シリサイド（ＦｅＳｉｘ）などから形成されるものとすることができる。
【００４５】
整流素子２２は、陰極電極２４または陽極電極２６に接続されている。  
図２に例示をした整流素子２２においては、ｐ＋形半導体層２２ｐ（第１の半導体層）、絶縁層２２ｉ、ｐ＋形半導体層２２ｐ（第２の半導体層）が積層されるようにして配置されている。ただし、これに限定されるわけではなくｎ＋形半導体層２２ｎ、絶縁層２２ｉ、ｎ＋形半導体層２２ｎが積層されるようにして配置されたものとすることもできる。また、ｐ＋形半導体層２２ｐ、絶縁層２２ｉ、ｎ＋形半導体層２２ｎが積層されるようにして配置されていたり、ｎ＋形半導体層２２ｎ、絶縁層２２ｉ、ｐ＋形半導体層２２ｐが積層されるようにして配置されていたりしていてもよい。
【００４６】
整流素子２２を形成するｐ＋形半導体層２２ｐまたはｎ＋形半導体層２２ｎは、例えば、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）、ゲルマニウム（Ｇｅ）、炭素（Ｃ）などの半導体材料から形成されたものとすることができる。なお、ｐ＋形半導体層２２ｐまたはｎ＋形半導体層２２ｎは、多結晶材料から形成されたものであってもよいし、単結晶材料から形成されたものであってもよい。
【００４７】
また、整流素子２２を形成するｐ＋形半導体層２２ｐまたはｎ＋形半導体層２２ｎと、下部電極２１または陰極電極２４または陽極電極２６と、の接合部におけるシリサイドは、例えば、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ロジウム（Ｒｈ）、鉛（Ｐｂ）、銀（Ａｇ）、カドミウム（Ｃｄ）、インジウム（Ｉｎ）、錫（Ｓｎ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）などから形成されたものとすることができる。  
また、この様なシリサイドに、例えば、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、テクネチウム（Ｔｃ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、鉛（Ｐｂ）、銀（Ａｇ）、カドミウム（Ｃｄ）、インジウム（Ｉｎ）、錫（Ｓｎ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）などからなる群より選ばれた１または２以上の元素をさらに添加したものであってもよい。
【００４８】
整流素子２２を形成する絶縁層２２ｉは、例えば、酸化物、酸窒化物、窒化物などから形成されたものとすることができる。  
この場合、酸化物としては、例えば、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）、酸化ガドリニウム（Ｇｄ２Ｏ３）、三酸化二セリウム（Ｃｅ２Ｏ３）、二酸化セリウム（ＣｅＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウムアルミネート（ＨｆＡｌＯ）、ジルコニウムシリケート（ＺｒＳｉＯ）、ジルコニウムアルミネート（ＺｒＡｌＯ）、アルミニウムシリケート（ＡｌＳｉＯ）などを例示することができる。
【００４９】
また、「ＡＢ２Ｏ４」で表される酸化物とすることもできる。  
この場合、Ａ及びＢは、同じ又は異なる元素であり、例えば、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）などとすることができる。  
例えば、四酸化三鉄（Ｆｅ３Ｏ４）、ヘルシナイト（ＦｅＡｌ２Ｏ４）、Ｍｎ１＋ｘＡｌ２−ｘＯ４＋ｙ、Ｃｏ１＋ｘＡｌ２−ｘＯ４＋ｙ、ＭｎＯｘなどとすることができる。
【００５０】
また、「ＡＢＯ３」で表される酸化物とすることもできる。  
この場合、Ａ及びＢは、同じ又は異なる元素であり、例えば、アルミニウム（Ａｌ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）、水銀（Ｈｇ）、タリウム（Ｔｌ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、テクネチウム（Ｔｃ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、鉛（Ｐｂ）、銀（Ａｇ）、カドミウム（Ｃｄ）、インジウム（Ｉｎ）、錫（Ｓｎ）などとすることができる。  
例えば、ランタンアルミネート（ＬａＡｌＯ３）、ハフニウム酸ストロンチウム（ＳｒＨｆＯ３）、ジルコン酸ストロンチウム（ＳｒＺｒＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）などとすることができる。
【００５１】
また、酸窒化物としては、例えば、酸窒化シリコン（ＳｉＯＮ）、酸窒化アルミニウム（ＡｌＯＮ）、酸窒化イットリウム（ＹＯＮ）、酸窒化ランタン（ＬａＯＮ）、酸窒化ガドリニウム（ＧｄＯＮ）、酸窒化セリウム（ＣｅＯＮ）、酸窒化タンタル（ＴａＯＮ）、酸窒化ハフニウム（ＨｆＯＮ）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化チタン（ＴｉＯＮ）、ＬａＡｌＯＮ、ＳｒＨｆＯＮ、ＳｒＺｒＯＮ、ＳｒＴｉＯＮ、ハフニウムシリケート（ＨｆＳｉＯＮ）、ＨｆＡｌＯＮ、ＺｒＳｉＯＮ、ＺｒＡｌＯＮ、ＡｌＳｉＯＮなどとすることができる。  
また、窒化物としては、前述した酸化物の酸素元素を窒素元素で置換したものとすることができる。
【００５２】
また、図２に例示をしたものは、絶縁層２２ｉが単一の層から形成される場合であるが、後述するように絶縁層が電子障壁の高さ、または／および、誘電率の異なる複数層から形成されるようにすることもできる。  
この場合、絶縁層２２ｉとしては、特に、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ、Ｓｉ３Ｎ４）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化シリコン（ＳｉＯＮ）、酸化ハフニウム（ＨｆＯ２）、ＨｆＳｉＯＮ、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、チタン酸ストロンチウム（ＳｒＴｉＯ３）などとすることが好ましい。
酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ、Ｓｉ３Ｎ４）、酸窒化シリコン（ＳｉＯＮ）などのシリコン系の材料に関しては、酸素元素、窒素元素の濃度がそれぞれ１×１０１８ａｔｏｍｓ／ｃｍ３以上であるものを含むことができる。
【００５３】
また、絶縁層２２ｉは、欠陥準位を形成する不純物原子、又は、半導体／メタルドット（量子ドット）を含む材料とすることができる。  
整流素子を以上のようにすれば、微細化及び低温形成可能な非オーミック素子とすることができる。
【００５４】
次に、本実施形態に係る整流素子の作用についてさらに例示をする。  
図５（ａ）及び（ｂ）は、本実施形態に係る整流素子のエネルギーバンドを模式的に例示する図であり、図５（ａ）は弱電圧時の動作、図５（ｂ）はバイアス印加時の動作を表している。なお、図５（ａ）及び（ｂ）は、一例として、整流素子２２がｐ＋形半導体層２２ｐ−絶縁層２２ｉ−ｐ＋形半導体層２２ｐで形成されている場合を例示するものである。  
図６は、本実施形態に係る整流素子の電流−電圧特性を例示する模式グラフ図である。
【００５５】
図５（ａ）に示すように、弱電圧時の場合には、正孔のダイレクトトンネルにより電流が流れることが考えられるが、キャリア（正孔）の数が少ないので電流はほとんど流れない。さらに、キャリアを少なくするように不純物濃度を操作する事もできる。  
一方、図５（ｂ）に示すように、バイアス印加時の場合にはバンドの反転が生じ、キャリア濃度の上昇が起こることで、Ｆ−Ｎ（Fowler-Nordheim）トンネルにより流れる電流が急激に増加する。  
ここで、一般的なｐｉｎダイオード（ｐ形半導体層−真性半導体層−ｎ形半導体層）の場合には、ｐ形半導体層、ｎ形半導体層が持っているキャリアにより電流が流れることになる。そのため、バイアス印加時にすぐに電流が流れてしまうので、ＯＮ／ＯＦＦ比を大きくすることができない。  
これに対し、本実施形態に係る整流素子においては、バイアス印加時にバンドの反転が生じ、キャリア濃度の上昇が生じて電流が急激に流れることになる。  
そのため、図６に示すように、所定の基準電圧Ｖｔｈ領域に達すると電流が流れるが、それ以下の電圧では電流が流れることを抑制することができる。また、絶縁層の効果によりＲｅｖｅｒｓｅ電流またはＯＦＦ電流を大幅に抑制することができる。すなわち、ＯＮ／ＯＦＦ比が大きく、かつ急峻な立ち上がり特性を有するものとすることができる。
【００５６】
また、半導体層におけるドープ量により電流が流れるようになる基準電圧Ｖｔｈ領域を変化させることもできる。そのため、半導体層におけるドープ量によりＯＮ／ＯＦＦ比や立ち上がり特性などを変化させることができる。
【００５７】
次に、本実施形態に係る整流素子の変形例について例示をする。  
図７（ａ）は第１の変形例に係る整流素子の構成を例示する模式図、図７（ｂ）は第１の変形例に係る整流素子のバイアス印加時のエネルギーバンドを模式的に例示する図である。 
図８は、第１の変形例に係る整流素子の電流−電圧特性を例示する模式グラフ図である。
図７（ａ）に示すように、整流素子１２２には、ｐ＋形半導体層２２ｐ、絶縁層２２ｉ、真性半導体層（intrinsic semiconductor；例えば、Intrinsic Si）２２ｓ、ｐ＋形半導体層２２ｐが積層されるようにして設けられている。すなわち、前述した整流素子２２と比べて、片側のｐ＋形半導体層２２ｐと絶縁層２２ｉとの間に不純物濃度の低い真性半導体層２２ｓがさらに設けられている。
【００５８】
真性半導体層２２ｓを設けるようにすれば、前述した整流素子２２の場合と比べて真性半導体層２２ｓが設けられた側における電子の濃度が上昇する電圧を遅らせる（電流が流れる電圧を大きくする）ことができる。そのため、図７（ｂ）のＡ部に示すように、絶縁層２２ｉの近傍において、真性半導体層２２ｓが設けられた側におけるエネルギーバンドの曲がりを緩やかにすることができる。  
また、真性半導体層２２ｓを設けるようにすれば、ｐ＋形半導体層２２ｐまたはｎ＋形半導体層２２ｎにドープされた不純物が絶縁層２２ｉ中に拡散されるのを抑制することができる。
【００５９】
この様にして、電子濃度が上昇する電圧を操作すれば、図８のＢ部に示すように、電流が立ち上がる電圧を電流が流れない領域が拡がる方向にシフトさせることができる。そのため、バイポーラ動作をさせる場合において、前述したＶ／２の設定範囲を拡げることができる。この場合、電流−電圧特性における中心軸が０Ｖ（ボルト）の位置からずれることになるが、バイアスの方法を変えるなどで調整すればよい。
【００６０】
また、真性半導体層２２ｓの厚みにより電流−電圧特性を任意に変化させることができるので、ＯＮ／ＯＦＦ比の調整が可能となる。そのため、印加されるバイアスを変えなくても真性半導体層２２ｓの厚みを変えることにより、回路設計上必要とされた電流−電圧特性のスペックに合わせ込むことができるようになる。
【００６１】
なお、図７に例示をした整流素子１２２は、絶縁層２２ｉの片側に真性半導体層２２ｓを設けるようにしたが、絶縁層２２ｉの両側に真性半導体層２２ｓを設けるようにすることもできる。その様にすれば、電流が流れない領域をさらに拡げることができる。そのため、バイポーラ動作をさせる場合において、前述したＶ／２の設定範囲をさらに拡げることができる。また、電流−電圧特性を任意に変化させることができる範囲を拡げることができるので、ＯＮ／ＯＦＦ比の調整がさらに容易となる。そのため、回路設計上必要とされた電流−電圧特性のスペックに合わせ込むことがさらに容易となる。  
また、図５〜図８においては、整流素子がｐ＋形半導体層−絶縁層−ｐ＋形半導体層で構成されている場合を例示したが、整流素子がｎ＋形半導体層−絶縁層−ｎ＋形半導体層、ｐ＋形半導体層−絶縁層−ｎ＋形半導体層で構成されている場合も同様である。この場合、ｐ＋形半導体層−絶縁層−ｐ＋形半導体層、ｎ＋形半導体層−絶縁層−ｎ＋形半導体層はバイポーラ動作を行う場合に好適であり、ｐ＋形半導体層−絶縁層−ｎ＋形半導体層はユニポーラ動作を行う場合に好適である。
【００６２】
以上は、絶縁層２２ｉが単層の場合である。  
次に、第２の変形例に係る整流素子として、絶縁層が電子障壁の高さ、または／および、誘電率の異なる複数層から形成されている場合について例示をする。  
図９（ａ）は絶縁層が電子障壁の高さの異なる複数層から形成されている場合を例示する模式図、図９（ｂ）、（ｃ）は電子が透過する様子を例示する模式図である。  
図１０（ａ）は絶縁層が単層の場合の電流−電圧特性を例示する模式グラフ図、図１０（ｂ）は絶縁層が複数層の場合の電流−電圧特性を例示する模式グラフ図である。
【００６３】
図９（ａ）に示すように、絶縁層２２２が電子障壁の高さが異なる絶縁層２２１ｉと絶縁層２２２ｉとから形成されているものとする。例えば、一方を酸化シリコンから形成された絶縁層、他方を窒化シリコンから形成された絶縁層とすることができる。この場合、絶縁層２２１ｉの電子障壁の高さが絶縁層２２２ｉの電子障壁の高さよりも高いものとする。  
図９（ｂ）に示すように、電子障壁の高さの高い絶縁層２２１ｉの側から電子が透過する場合には、電子は、絶縁層２２１ｉの電子障壁のみを乗り越えることで絶縁層２２２を透過することができる。  
一方、図９（ｃ）に示すように、電子障壁の高さの低い絶縁層２２２ｉの側から電子が透過する場合には、電子は、絶縁層２２２ｉおよび絶縁層２２１ｉの電子障壁を乗り越えなければ絶縁層２２２を透過することができない。  
すなわち、電子障壁の高さの高い絶縁層２２１ｉの側からは電子が透過しやすく、電子障壁の高さの低い絶縁層２２２ｉの側からは電子が透過し難くなる。  
なお、一例として、電子障壁の高さが異なる場合を例示したが、誘電率が異なる場合も同様である。
【００６４】
そのため、絶縁層が単層の場合には、図１０（ａ）に示すように０Ｖ（ボルト）を中心として略対称な電流−電圧特性となる。  
一方、絶縁層が電子障壁の高さ、または／および、誘電率の異なる複数層から形成されている場合には、図１０（ｂ）に示すように電流が立ち上がる電圧を電流が流れない領域が拡がる方向にシフトさせることができる。そのため、バイポーラ動作をさせる場合において、前述したＶ／２の設定範囲を拡げることができる。この場合、電流−電圧特性における中心軸が０Ｖ（ボルト）の位置からずれることになるが、バイアスの方法を変えるなどで調整すればよい。
【００６５】
また、電子障壁の高さまたは／および誘電率を変えることにより電流−電圧特性を任意に変化させることができるので、ＯＮ／ＯＦＦ比の調整が可能となる。そのため、印加されるバイアスを変えなくても電子障壁の高さまたは／および誘電率を変えることにより、回路設計上必要とされた電流−電圧特性のスペックに合わせ込むことができるようになる。
【００６６】
なお、図９に例示をしたものは、絶縁層が電子障壁の高さまたは／および誘電率の異なる２つの層から形成されている場合であるが、絶縁層が電子障壁の高さまたは／および誘電率の異なる３つ以上の層から形成されているものとすることもできる。
【００６７】
以上に例示をした整流素子を用いるものとすれば以下の効果を享受することができる。（１）一般的なｐｉｎダイオード（ｐ形半導体層−真性半導体層−ｎ形半導体層）と比べて、Ｒｅｖｅｒｓｅ電流（逆方向電流）、またはＯＦＦ電流を抑制することができるとともに、整流素子の厚みを１／２〜１／３程度にまで薄くすることができる。このことは、整流素子の厚みと印加電圧とが同じであれば、一般的なｐｉｎダイオード（ｐ形半導体層−真性半導体層−ｎ形半導体層）と比べて、Ｒｅｖｅｒｓｅ電流（逆方向電流）、またはＯＦＦ電流を桁違いに小さくすることができることを意味する。そのため、消費電力の低減、動作速度の向上、ＲＥＡＤ（読み出し）動作の向上が可能となる。
【００６８】
ここで、不揮発性記憶装置に用いられる整流素子では、ＳＥＴ（書込み）／ＲＥＳＥＴ（消去）動作を安定的に行うためにＳＥＴ（書込み）／ＲＥＳＥＴ（消去）時にＲｅｖｅｒｓｅ電流（逆方向電流）、またはＯＦＦ電流を充分に低く抑えることが必要となる。そのため、一般的なｐｉｎダイオード（ｐ形半導体層−真性半導体層−ｎ形半導体層）の場合には、その厚みを１００ｎｍ（ナノメートル）〜１５０ｎｍ（ナノメートル）程度とする必要がある。  
これに対し、本実施形態に係る整流素子は、例えば、ｐ＋形半導体層２２ｐ（厚みが５ｎｍ（ナノメートル））−真性半導体層２２ｓ（厚みが２０ｎｍ（ナノメートル））−絶縁層２２ｉ（厚みが１ｎｍ（ナノメートル））−真性半導体層２２ｓ（厚みが２０ｎｍ（ナノメートル））−ｐ＋形半導体層２２ｐ（厚みが５ｎｍ（ナノメートル））とすることができる。  
すなわち、本実施形態に係る整流素子の厚みは、２５ｎｍ（ナノメートル）〜１００ｎｍ（ナノメートル）の範囲内にすることができる。このことは、アスペクト比を１／２〜１／３に改善することができることを意味する。
（２）絶縁層２２ｉの両側は共に半導体層を用いるので、半導体層のフェルミ準位Ｅｆを変えることで整流性の制御を行うことができる。この場合、電子を注入する側のフェルミ準位Ｅｆを高い位置（例えば、ｎ＋側）にし、電子を受ける側のフェルミ準位Ｅｆを低い位置（例えば、ｐ＋側）にすることで左右の電流−電圧特性を非対称化することも可能となる。そのため、バイポーラ動作をさせる場合において、Ｖ／２の設定範囲を拡げることができるなどの前述した効果を享受することができる。
（３）絶縁層２２ｉの両側は共に半導体層を用いるので、両側をｐ＋形半導体層２２ｐとした場合、真性半導体層２２ｓを設けることで整流性の制御を行うことができる。また、絶縁膜２２ｉの両側に厚みの異なる真性半導体層２２ｓを設けることで基準電圧Ｖｔｈの値を＋側、−側で異なるものとすることができる。すなわち、基準電圧Ｖｔｈの立ち上がりを非対称化することができる。例えば、ｐ＋形半導体層２２ｐ（厚みが５ｎｍ（ナノメートル））−真性半導体層２２ｓ（厚みが１０ｎｍ（ナノメートル））−絶縁層２２ｉ−真性半導体層２２ｓ（厚みが２０ｎｍ（ナノメートル））−ｐ＋形半導体層２２ｐ（厚みが５ｎｍ（ナノメートル））とすると真性半導体層２２ｓの厚みが厚い方の電界が緩和され、電圧の立ち上がりを遅らせることができる。そのため、準電圧Ｖｔｈの値を＋側、−側で異なるものとすることができ、Ｒｅｖｅｒｓｅ電流（逆方向電流）、またはＯＦＦ電流の制御を行えるようになる。  
また、真性半導体層２２ｓを設けるようにすれば、ｐ＋形半導体層２２ｐまたはｎ＋形半導体層２２ｎにドープされた不純物が絶縁層２２ｉ中に拡散されるのを抑制することができる。
（４）絶縁層が電子障壁の高さまたは／および誘電率の異なる複数層から形成されているようにすれば、半導体層における不純物濃度の調整を行わなくてもＯＮ／ＯＦＦ比の調整が可能となる。そのため、半導体層における不純物濃度の調整、絶縁層の構成という２つの手段を用いてＯＮ／ＯＦＦ比の調整を行うことが可能となるので、回路設計上必要とされた電流−電圧特性のスペックに合わせ込むことが容易となる。
【００６９】
次に、第３の変形例に係る整流素子について例示をする。  
図１１は、第３の変形例に係る整流素子の構成を例示する模式斜視図である。  
図１２は、Ｆｏｒｗａｒｄ側バイアス印加時のエネルギーバンドを模式的に例示する図であり、図１２（ａ）は弱電圧時の動作、図１２（ｂ）はさらに高い電圧を印加した時の動作を表している。  
図１３は、Ｒｅｖｅｒｓｅ側バイアス印加時のエネルギーバンドを模式的に例示する図であり、図１３（ａ）は弱電圧時の動作、図１３（ｂ）はさらに高い電圧を印加した時の動作を表している。
【００７０】
図１１に示すように、第３の変形例に係る整流素子３２２には、メタル層２２ｍ、絶縁層２２ｉ、真性半導体層２２ｓ、ｐ＋形半導体層２２ｐ（第３の半導体層）が積層されるようにして設けられている。すなわち、前述した整流素子１２２における片側のｐ＋形半導体層２２ｐの代わりにメタル層２２ｍが設けられている。この場合、メタル層２２ｍの仕事関数ＷＦと、ｐ＋形半導体層２２ｐのメタル層２２ｍ側にある部分のフェルミ準位Ｅｆとに差があるとショットキー接合（ショットキー障壁）２２ｂが形成されることになる。
【００７１】
メタル層２２ｍは、例えば、金属元素単体または複数の金属元素の混合物、シリサイドや酸化物、窒化物などから形成されるものとすることができる。例えば、前述した陰極電極２４、陽極電極２６と同様の材料から形成されるものとすることができる。
【００７２】
この様に片側にメタル層２２ｍを設けるようにすれば、キャリアを増加させることができるのでＯＮ電流を大きくすることができる。  
また、メタル層２２ｍの仕事関数ＷＦを調整すれば絶縁層２２ｉを挟んでｐ＋形半導体層２２ｐとｐ＋形半導体層２２ｐとが対峙する前述した整流素子と同様の電流−電圧特性を持たせることもできる。  
このような構成を有する整流素子３２２は、ユニポーラ動作をさせる場合であってもバイポーラ動作をさせる場合であっても好適に用いることができる。  
なお、０Ｖ（ボルト）を中心軸とすれば、電流−電圧特性は非対称化する。しかし、バイアスの方法を変えることで、前述した整流素子１２２などと同様の動作をさせることが可能である。
【００７３】
ここで、整流素子３２２の動作を例示する。  
Ｆｏｒｗａｒｄ側バイアス印加時の場合であって、弱電圧時（例えば、１Ｖ程度）の場合には図１２（ａ）に示すように、電子のダイレクトトンネルにより電流が流れる。そして、さらに高い電圧を印加すると図１２（ｂ）に示すように、電子の濃度の上昇が生じ、Ｆ−Ｎ（Fowler-Nordheim）トンネルにより流れる電流が増加する。
【００７４】
Ｒｅｖｅｒｓｅ側バイアス印加時の場合であって、弱電圧時（例えば、１Ｖ程度）の場合には図１３（ａ）に示すように、キャリアの数が少ないので電流はほとんど流れない。この場合、さらに高い電圧を印加すると図１３（ｂ）に示すように、エネルギーバンドが曲がり電子の濃度の上昇が生じてキャリア（電子）の数が増加する。そして、Ｆ−Ｎ（Fowler-Nordheim）トンネルにより流れる電流が増加する。
【００７５】
また、絶縁層２２ｉが単層の場合を例示したが、前述した整流素子の場合と同様に絶縁層が電子障壁の高さまたは／および誘電率の異なる複数層から形成されるようにすることもできる。例えば、「Ｓ−Ｉ１−Ｉ２−Ｍ」、「Ｓ−Ｉ１−Ｉ２−Ｉ３−Ｍ」、「Ｓ−Ｉ１−Ｉ２−Ｍ−Ｓ」、「Ｓ−Ｉ１−Ｉ２−Ｉ３−Ｍ−Ｓ」などとすることができる。ここで、Ｓは半導体層（ｐ＋形半導体層２２ｐまたはｎ＋形半導体層２２ｎ）、Ｉ１〜Ｉ３は絶縁層、Ｍはメタル層２２ｍ、を表している。  
絶縁層が電子障壁の高さまたは／および誘電率の異なる複数層から形成される場合については前述したものと同様のためその説明は省略する。
【００７６】
なお、一例として、真性半導体層２２ｓが設けられる場合を例示したが、真性半導体層２２ｓは必要に応じて設けるようにすることができる。ただし、真性半導体層２２ｓを設けるようにすれば、後述する（３）の効果を享受することができる。
【００７７】
本実施形態に係る整流素子３２２を用いるものとすれば以下の効果を享受することができる。  
（１）一般的なｐｉｎダイオード（ｐ形半導体層−真性半導体層−ｎ形半導体層）と比べて、Ｒｅｖｅｒｓｅ電流（逆方向電流）、またはＯＦＦ電流を抑制することができるとともに、整流素子の厚みを１／２〜１／３程度にまで薄くすることができる。そのため、前述した整流素子の場合と同様に、アスペクト比を１／２〜１／３に改善することができ、加工の容易化を図ることができる。また、このことは、整流素子の厚みと印加電圧とが同じであれば、一般的なｐｉｎダイオード（ｐ形半導体層−真性半導体層−ｎ形半導体層）と比べて、Ｒｅｖｅｒｓｅ電流（逆方向電流）、またはＯＦＦ電流を桁違いに小さくすることができることを意味する。そのため、消費電力の低減、動作速度の向上、ＲＥＡＤ（読み出し）動作の向上が可能となる。
（２）絶縁層２２ｉの一方の側には半導体層（ｐ＋形半導体層２２ｐまたはｎ＋形半導体層２２ｎ）、他方の側にはメタル層２２ｍを用いるので、半導体層とメタル層２２ｍとのフェルミ準位Ｅｆを変えることで整流性の制御を行うことができる。この場合、電子を注入する側のフェルミ準位Ｅｆを高い位置（例えば、ｎ＋側）にし、電子を受ける側のフェルミ準位Ｅｆを低い位置（例えば、ｐ＋側）にすることで左右の電流−電圧特性を非対称化することも可能となる。
（３）絶縁層２２ｉの一方の側に設けられたｐ＋形半導体層２２ｐまたはｎ＋形半導体層２２ｎと、絶縁層２２ｉとの間に真性半導体層２２ｓを設けることで整流性の制御を行うことができる。また、絶縁膜２２ｉの両側に厚みの異なる真性半導体層２２ｓを設けることで基準電圧Ｖｔｈの値を＋側、−側で異なるものとすることができる。すなわち、基準電圧Ｖｔｈの立ち上がりを非対称化することができる。例えば、ｐ＋形半導体層２２ｐ（厚みが５ｎｍ（ナノメートル））−真性半導体層２２ｓ（厚みが２０ｎｍ（ナノメートル））−絶縁層２２ｉ−メタル層２２ｍとすると、真性半導体層２２ｓが設けられた側がその分電界が緩和され、電圧の立ち上がりを遅らせることができる。そのため、準電圧Ｖｔｈの値を＋側、−側で異なるものとすることができ、Ｒｅｖｅｒｓｅ電流（逆方向電流）、またはＯＦＦ電流の制御を行えるようになる。  
また、真性半導体層２２ｓを設けるようにすれば、ｐ＋形半導体層２２ｐまたはｎ＋形半導体層２２ｎにドープされた不純物が絶縁層２２ｉ中に拡散されるのを抑制することができる。
（４）絶縁層が電子障壁の高さまたは／および誘電率の異なる複数層から形成されているようにすれば、半導体層における不純物濃度の調整を行わなくてもＯＮ／ＯＦＦ比の調整が可能となる。そのため、半導体層における不純物濃度の調整、絶縁層の構成という２つの手段を用いてＯＮ／ＯＦＦ比の調整を行うことが可能となるので、回路設計上必要とされた電流−電圧特性のスペックに合わせ込むことが容易となる。
【００７８】
次に、第４の変形例に係る整流素子について例示をする。  
図１４は、第４の変形例に係る整流素子の構成を例示する模式斜視図である。  
図１５は、Ｆｏｒｗａｒｄ側バイアス印加時のエネルギーバンドを模式的に例示する図であり、図１５（ａ）は弱電圧時の動作、図１５（ｂ）はさらに高い電圧を印加した時の動作を表している。  
図１６は、Ｒｅｖｅｒｓｅ側バイアス印加時のエネルギーバンドを模式的に例示する図であり、図１６（ａ）は弱電圧時の動作、図１６（ｂ）はさらに高い電圧を印加した時の動作を表している。  
図１７は、第４の変形例に係る整流素子の電流−電圧特性を例示する模式グラフ図である。  
図１４に示すように、第４の変形例に係る整流素子４２２には、ｎ＋形半導体層２２ｎ（第４の半導体層）、メタル層２２ｍ、絶縁層２２ｉ、真性半導体層２２ｓ、ｐ＋形半導体層２２ｐが積層されるようにして設けられている。すなわち、整流素子３２２と比べて、メタル層２２ｍの絶縁層２２ｉが設けられた側とは反対の側にｎ＋形半導体層２２ｎをさらに備えている。なお、ｎ＋形半導体層２２ｎの代わりにｐ＋形半導体層２２ｐを設けるようにすることもできる。また、真性半導体層２２ｓの代わりにｎ−形半導体層を設けるようにすることもできる。例えば、前述した整流素子３２２に、さらにｎ＋形半導体層２２ｎまたはｐ＋形半導体層２２ｐが設けられている場合である。この場合、メタル層２２ｍの仕事関数ＷＦと、ｎ＋形半導体層２２ｎ（またはｐ＋形半導体層２２ｐ）のメタル層２２ｍ側にある部分のフェルミ準位Ｅｆとに差があるとショットキー接合（ショットキー障壁）２２ｂ１が形成されることになる。すなわち、前述したショットキー接合２２ｂに加えてショットキー接合２２ｂ１が形成されることになる。そのため、電流−電圧特性の微調整をさらに容易とすることができる。
【００７９】
ここで、整流素子４２２の動作を例示する。  
Ｆｏｒｗａｒｄ側バイアス印加時の場合であって、弱電圧時（例えば、１Ｖ程度）の場合には図１５（ａ）に示すように、電子のダイレクトトンネルにより電流が流れる。そして、さらに高い電圧を印加すると図１５（ｂ）に示すように、電子の濃度の上昇が生じ、Ｆ−Ｎ（Fowler-Nordheim）トンネルにより流れる電流が増加する。
【００８０】
Ｒｅｖｅｒｓｅ側バイアス印加時の場合であって、弱電圧時（例えば、１Ｖ程度）の場合には図１６（ａ）に示すように、キャリアの数が少ないので電流はほとんど流れない。この場合、さらに高い電圧を印加すると図１６（ｂ）に示すように、エネルギーバンドが曲がり電子の濃度の上昇が生じてキャリア（電子）の数が増加する。そして、Ｆ−Ｎ（Fowler-Nordheim）トンネルにより流れる電流が増加する。
【００８１】
また、絶縁層２２ｉが単層の場合を例示したが、前述した整流素子の場合と同様に絶縁層が電子障壁の高さまたは／および誘電率の異なる複数層から形成されるようにすることもできる。例えば、「Ｓ−Ｉ１−Ｉ２−Ｍ」、「Ｓ−Ｉ１−Ｉ２−Ｉ３−Ｍ」、「Ｓ−Ｉ１−Ｉ２−Ｍ−Ｓ」、「Ｓ−Ｉ１−Ｉ２−Ｉ３−Ｍ−Ｓ」などとすることができる。ここで、Ｓは半導体層（ｐ＋形半導体層２２ｐ、ｎ＋形半導体層２２ｎ）、Ｉ１〜Ｉ３は絶縁層２２ｉ、Ｍはメタル層２２ｍを表している。  
なお、絶縁層が電子障壁の高さまたは／および誘電率の異なる複数層から形成される場合については前述したものと同様のためその説明は省略する。
【００８２】
また、絶縁層２２ｉにメモリ機能を付加させても良い。  
すなわち、メモリ部２７が整流素子４２２の内部に組み込まれていても良い。  
特に、ｐ＋形半導体層２２ｐ−メタル層２２ｍ−絶縁層２２ｉ−真性半導体層２２ｓ（または、ｎ−形半導体層）−ｐ＋形半導体層２２ｐの場合には、ｐ＋形半導体層２２ｐと絶縁層２２ｉとの間に真性半導体層２２ｓ（または、ｎ−形半導体層）が設けられているので、絶縁層２２ｉがメモリ動作をしてＯＮ状態となり絶縁性が失われてもｐｎｐバイポーラトランジスタのように機能させることができるので、ＯＦＦ電流を抑制することができる。この場合、メモリ部（絶縁層２２ｉもかねる）がＯＮ、ＯＦＦすることでＯＦＦ電流が増減するが、バイアスの方法を変えることでＯＦＦ電流を抑制することができる。
【００８３】
本実施形態に係る整流素子４２２の場合も前述した整流素子３２２の場合と同様の効果を享受することができる。  
ただし、半導体層−絶縁層−メタル層−半導体層という構成を用いているので、整流素子３２２について例示をした効果に加えて、ショットキー接合２２ｂ１が形成されることによる効果を加えることができる。すなわち、ショットキー接合２２ｂに加えてショットキー接合２２ｂ１が形成されることになるため、電流−電圧特性の制御要素をさらに１つ加えることができ、電流−電圧特性の微調整をさらに容易とすることができる。なお、メタル層２２ｍが余分に追加される分アスペクト比に対するメリットは低減するが、厚みの低減効果に対する影響は軽微であるといえる。
【００８４】
さらに、半導体層−メタル層−絶縁層−メタル層−半導体層という構成を用いると、メモリ部がＯＮ状態（絶縁性がない状態）となっていても、ショットキー接合の効果でＯＦＦ電流を抑制することができる。この場合、半導体層が余分に追加される分アスペクト比に対するメリットが低減するが、厚みの低減効果に対する影響は軽微であるといえる。  また、真性半導体層２２ｓを設けるようにすれば、ｐ＋形半導体層２２ｐまたはｎ＋形半導体層２２ｎにドープされた不純物が絶縁層２２ｉ中に拡散されるのを抑制することができる。
【００８５】
以上、本実施形態について例示をした。しかし、本発明はこれらの記述に限定されるものではない。  
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。  
例えば、不揮発性記憶装置１が備える各要素の形状、寸法、材質、配置などは、例示をしたものに限定されるわけではなく適宜変更することができる。  
また、ｐ＋形半導体層とｎ＋形半導体層とを相互に置き換えるようにすることもできる。この場合、ｐ＋形半導体層を用いる場合には電子の濃度の上昇が生じることで電流が流れ、ｎ＋形半導体層を用いる場合には正孔の濃度の上昇が生じることで電流が流れることになる。  
また、前述した各実施形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【符号の説明】
【００８６】
１  不揮発性記憶装置、１３  メモリセル部、１６  ピラー、２１  下部電極、２２  整流素子、２２ｉ  絶縁層、２２ｍ  メタル層、２２ｎ  ｎ＋形半導体層、２２ｐ  ｐ＋形半導体層、２２ｓ  真性半導体層、２４  陰極電極、２５  メモリ層、２６  陽極電極、メモリ部  ２７、１２２  整流素子、２２２  絶縁層、２２１ｉ  絶縁層、２２２ｉ  絶縁層、３２２  整流素子、４２２  整流素子、ＢＬ  ビット線、ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図６】
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【図８】
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