(57)【特許請求の範囲】
【請求項１】
ペロブスカイト構造を有し、化学式がＮｄ1-xＳｍxＮｉＯ3（ｘは０≦ｘ≦１を満たす実数である）で表される複合酸化物からなる単結晶膜をチャンネル層に用い、
ＮｄＧａＯ3単結晶からなる基板と、液状の電解質を含有するゲート絶縁層とを備え、
前記チャンネル層は、該基板上に直接に形成され、
上記ゲート絶縁層は、前記チャンネル層の露出した表面に接触し、
電荷注入により前記チャンネル層の抵抗が増大する、
ことを特徴とする電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタのうち、少なくとも１つを配置することによって構成される、
ことを特徴とするメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、新規の薄膜電界効果トランジスタ構造を備えたスイッチング素子として機能する電界効果トランジスタに関し、さらに詳細には、チャンネル層としてペロブスカイト型の結晶構造を有する希土類元素の複合酸化物の単結晶薄膜を備えた電界効果トランジスタ素子と、該電界効果トランジスタ素子をスイッチング素子として利用したメモリ素子に関する。
【背景技術】
【０００２】
固体誘電体層をゲート絶縁体として利用し、シリコン半導体等のチャンネル層(ボロン等のドーパントを用いて初めからキャリアドープされている)の導電率を制御する構造の電界効果トランジスタ（ＦＥＴ）は、多数製造されている。このＦＥＴの一例である薄膜トランジスタ（ＴＦＴ）は、電子回路中でスイッチング素子として広く使用されている。このような構造の従来のＦＥＴを用いた電子回路において、性能向上のためにＦＥＴのチャンネル長を短くする等の微細化を行って集積度を高くすると、それに伴ってチャンネルあたりのドーパントの数が減少する。例えば、20nm×20nm×5nmのチャンネルの場合、平均して11個のドーパント（つまりキャリア）しか含まれないことになる。キャリアの数がこれほど少なくなると、素子ごとの特性のばらつきが深刻になり、信頼性を揺るがす大きな問題となってしまう。
【０００３】
最近、このような従来の半導体のＦＥＴの問題を解決するための手段として、強相関電子材料のモット金属‐絶縁体転移を用いたＦＥＴの開発が試みられている。このＦＥＴは、電界効果により強相関電子材料にモット金属‐絶縁体転移という電子相転移を引き起こし、この相転移現象に伴う上記強相関電子材料の導電率の変化を利用するという原理に基づいて動作する。非特許文献１に示すように、強相関電子材料のモット金属‐絶縁体転移にともなう導電率の変化は、従来の半導体の電界効果による導電率の変化とは異なる物理現象によるものである。強相関電子材料の一例であるペロブスカイト型の複合酸化物の場合、20nm×20nm×5nmのチャンネル内に伝導に関与できるキャリアが約３万個も存在するので、モット金属‐絶縁体転移を利用したＦＥＴにおいては、上述の従来の半導体のＦＥＴで生じている微細化に伴う問題は発生しない。
【０００４】
上記のような強相関電子材料を利用したスイッチング素子として、特許文献１には、Ｌａ1-xＳｒxＭｎＯ3-y（０≦ｘ＜０．５、ｙ≧０）等で形成された強相関電子材料からなる半導体層を使用して、該半導体層のキャリアの伝導度を外部からの印加電界に応じて変調することを動作原理とする電流スイッチング機能、光スイッチング機能等を実現できることが開示されている。
【０００５】
また、特許文献２には、電荷注入により金属絶縁体転移を生じる物質として、ＡＥ1-xＲＥxＴＯ3（ＡＥはアルカリ土類金属元素から選ばれる少なくとも１種、ＲＥはＹを含む希土類金属元素から選ばれる少なくとも１種、Ｔは遷移金属元素から選ばれる少なくとも１種、ｘは０≦ｘ＜１）で実質的に表されるペロブスカイト酸化物をチャンネル層として用いて、ペロブスカイト酸化物等からなる誘電体層とを積層した積層膜を具備し、誘電体層の分極に伴う界面電荷によって、チャンネル層の導電率を変化させるスイッチング素子が開示されている。
【０００６】
しかし、非特許文献１に示すように、強相関電子材料及びペロブスカイト酸化物のチャンネル層にモット金属-絶縁体転移を引き起こし、導電率を変化させるためには、１０14／ｃｍ2以上の高濃度の電荷量をチャンネル層に注入する必要がある。しかし、この電荷量はシリコン（Ｓｉ）等の半導体をチャンネル層とし、ＳｉＯ2等をゲート絶縁層とする一般的なＦＥＴにおいてチャンネル層に注入できる電荷量より１桁大きな量である。そのため、一般的なゲート絶縁層を用いたＦＥＴではモット金属-絶縁体転移を引き起こすのに十分な電荷量をチャンネル層に注入することはできなかった。
【０００７】
また、ＦＥＴの導電チャンネルに高濃度で電荷注入を行う方法として、高誘電率の絶縁材料、すなわち、ｈｉｇｈ−ｋ材料をゲート絶縁層に用いる方法がある。しかし、その様な方法においても、ｈｉｇｈ−ｋ材料と、強相関電子材料及びペロブスカイト酸化物の結晶構造の違いや格子定数の相違等に起因してゲート絶縁層／チャンネル層の界面に電荷のトラップ準位が形成される等、材料の性質に起因する問題が存在する。そのため、チャンネル層に電荷を効率良く注入できず、導電チャンネルの導電率を有効に変化させることが難しいという問題があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平９−９２９０３号公報
【特許文献２】特開平９−１２９８３９号公報
【非特許文献】
【０００９】
【非特許文献１】C. H. Ahn et al., Nature, Vol. 424, No. 28, p.1051
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明はこのような課題に対処するためになされたものであり、電気二重層法を用いて強相関電子材料のチャンネルに高濃度の電荷注入を行うことで抵抗を変化させるＦＥＴと、該ＦＥＴをスイッチング素子として利用したメモリ素子を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記本発明の目的を達成するために、本発明にかかる電界効果トランジスタは、ペロブスカイト構造を有し且つ化学式がＮｄ1-xＳｍxＮｉＯ3（ｘは０≦ｘ≦１を満たす実数である）で表される複合酸化物からなる単結晶膜をチャンネル層に用いること、を特徴とする。
【００１２】
上記複合酸化物は金属絶縁体転移を起こすモット絶縁体であって、希土類元素Ｓｍの組成比ｘを制御することによって、金属−絶縁体間の相転移温度が室温程度になるように調整することができる。また、上記複合酸化物の金属絶縁体転移温度は、電荷注入によっても変化する。
【００１３】
また、本発明にかかる電界効果トランジスタは、ＮｄＧａＯ3単結晶からなる基板と、液状の電解質を含有するゲート絶縁層とを備え、上記チャンネル層が、該基板上に直接に形成され、上記ゲート絶縁層が前記チャンネル層の露出した表面に接触すること、を特徴とする。
【００１４】
上記複合酸化物はチャンネル層に用いる材料として好適な特性を有しているが、電気二重層法を用いて該チャンネル層に電荷注入を行うことが好ましい。すなわち、本発明にかかる電界効果トランジスタは、液状の電解質を含有するように構成されたゲート絶縁層を用いて構成されることが好ましい。
【００１５】
また、本発明にかかる電界効果トランジスタは、上記チャンネル層を形成する単結晶膜の化学式における元素が、それぞれネオジウム及びサマリウムであること、を特徴とする。
【００１６】
また、本発明にかかる電界効果トランジスタは、酸化物の単結晶からなる前記基板が、ＮｄＧａＯ3単結晶で形成されていること、を特徴とする。
【００１７】
また、本発明にかかるメモリ素子は、上記の本発明にかかる電界効果トランジスタを少なくとも１つを配置することによって構成されること、を特徴とする。
【発明の効果】
【００１９】
本発明にかかるＦＥＴによれば、上記複合酸化物からなるチャンネル層への電荷注入によって、該チャンネル層の電気抵抗率が著しく変化するので、メモリ機能を備えた高性能のＦＥＴを提供することが可能である。
【００２０】
また、本発明にかかるＦＥＴは、電気二重層法を用いてチャンネル層に電荷注入を行う構成にすることによって、更に高感度のスイッチング素子として利用することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態に係るＦＥＴの平面構造を模式的に示す平面図である。
【図２】図２（ａ）は図１のＩＩａ−ＩＩ'ａ線断面図であり、（ｂ）図１のＩＩｂ−ＩＩ'ｂ線断面図である。
【図３】第１実施例のＦＥＴ素子のゲート−ソース（Ｇ−Ｓ）間に電圧ＶGを印加した際におけるソース−ドレイン（Ｓ−Ｄ）間の電流ＩDを二端子法によって測定した結果を示すグラフである。
【図４】第１実施例のＦＥＴ素子のＳ−Ｄ間電圧ＶDを１Ｖに固定したときの、Ｓ−Ｄ間電流ＩDのＧ−Ｓ間電圧ＶGを測定した結果である。
【図５】図１のＩＩｂ−ＩＩ'ｂ線断面図に対応する、第２実施例のＦＥＴ素子の構造の概略断面図である。
【図６】第２実施例のＦＥＴ素子のＧ−Ｓ間電圧ＶGを変化させたときの、ρ−Ｔ特性を四端子法により測定した結果である。
【発明を実施するための形態】
【００２２】
上述したように、本発明のＦＥＴを構成するチャンネル層は、化学式がＡ1-xＢxＮｉＯ3で表されるペロブスカイト構造の複合酸化物の単結晶層である。ここで、元素Ａ及びＢは、希土類元素、すなわちイットリウム（Ｙ）及びランタノイド元素からなる元素群からそれぞれ選択される。尚、元素Ｂは１種類の希土類元素に限定されず、希土類元素Ａと異なる２種以上の希土類元素のそれぞれの組成比が合計でｘ（０≦ｘ≦１）となるように複数の希土類元素を含む元素群であっても良い。上記希土類元素Ａ及びＢの組成比をそれぞれ制御することによって、上記金属絶縁体転移温度を４．２Ｋ〜４００Ｋの範囲内に調整することが可能である。
【００２３】
尚、上記チャンネル層は、パルスレーザー堆積法、ＣＶＤ法、スパッタリンク法等の従来公知の手段を用いて、酸化物の単結晶基板の直上に上記組成の複合酸化物の単結晶層を堆積することによって形成される。
【００２４】
本発明のＦＥＴに用いる単結晶基板として、例えば、アルミニウム酸化物Ａｌ2Ｏ3単結晶基板、ストロンチウムチタン酸化物ＳｒＴｉＯ3単結晶基板、マグネシウムＭｇＯ単結晶基板を挙げることができる。このような単結晶基板のうち、チャンネル層として直上に形成される複合酸化物の単結晶層の格子定数に近いものが、本発明のＦＥＴに用いる基板として特に好ましい。尚、単結晶のシリコンは、格子定数に関して上記複合酸化物に対して著しく異なるため、本発明のＦＥＴへの利用は不適当である。
【００２５】
上述したように、本発明のＦＥＴのゲート絶縁層は、液状の電解質を用いて構成することができ、このような電解質として、アルカリ金属塩およびアルカリ土類金属塩等のように電池の電極反応物質をカチオンとして有する電解質塩が溶解された液状物等を挙げることができる。或いは、Ｎ，Ｎ−ジエチル−Ｎ−メチル−Ｎ−（２−メトキシエチル）アンモニウム ビス（トリフルオロメチルスルホニル）イミド（ＤＥＭＥ−ＴＦＳＩ）等の疎水性イオン液体をゲート絶縁層の構成部材として用いることができる。また、Ｎ，Ｎ−ジエチル−Ｎ−メチル−Ｎ−（２−メトキシエチル）アンモニウム・テトラフルオロホウ酸塩（ＤＥＭＥ−ＢＦ４）等の液状の非水電解質をゲート絶縁層として利用することができる。電気二重層法を用いる場合、このような液状物、或いは該液状物を含浸させたゲル状物質又はポリマー物質の少なくともいずれかが上記チャンネル層に直接的に接触するように、ゲート絶縁層が構成される。
【００２６】
以下、図面を参照して、本発明のＦＥＴの一実施形態として、図１の平面図及び図２（ａ）、（ｂ）に示されるＦＥＴ素子の製造方法を下記の通り説明する。なお、以下に示す実施形態は本発明の実施形態の一例であって、本発明はこの実施形態に限定されるものではない。
【００２７】
（１）複合酸化物の単結晶薄膜の形成工程：
パルスレーザー堆積法を用いて、基板温度６００℃〜８００℃、酸素圧２２５ｍＴｏｒｒの製膜条件で、（１１０）面に配向したＮｄＧａＯ3の単結晶基板１の表面上に、ペロブスカイト型の酸化物であるＮｄ1-xＳｍxＮｉＯ3（０≦ｘ≦１）の単結晶薄膜を約１０ｎｍの膜厚になるまで成長させた。
【００２８】
尚、ｘ＝０のＮｄ1-xＳｍxＮｉＯ3単結晶薄膜は、ＮｄＮｉＯ3及びＮｉＯが１００：３０の重量比で混合されたターゲットを用いて形成された。ｘ＝１のＮｄ1-xＳｍxＮｉＯ3単結晶薄膜は、ＳｍＮｉＯ3及びＮｉＯ3が１００：３０の重量比で混合されたターゲットを用いて形成された。
【００２９】
また、Ｎｄ1-xＳｍxＮｉＯ3（０＜ｘ＜１）の組成の薄膜は、混晶の酸化物単結晶薄膜として形成することができる。このような組成の混晶の単結晶薄膜は、ＮｄＮｉＯ3、ＳｍＮｉＯ3及びＮｉＯが所定の重量比で混合された上記２種類のターゲットを交互に交換し、各ターゲットに照射するパルスレーザーのパルス数を制御して、薄膜に含有されるサマリウムの濃度を調整することによって、形成することができる。
【００３０】
（２）導電チャンネルの形成工程：
上述の方法で製膜したＮｄ1-xＳｍxＮｉＯ3単結晶薄膜をフォトリソグラフィー法及びアルゴンイオンエッチングを用いてパターニングを行い、縦幅１００μｍ×横幅２０μｍ程度の導電チャンネル２を形成した。このとき、導電チャンネル２以外の薄膜は除去され絶縁性の基板１の表面が露出した状態になるので、この露出した基板１の表面の上に次の工程で電極及び配線等を形成した。
【００３１】
（３）ソース、ドレイン、ゲート電極及び金属配線の形成工程：
上述の方法で形成した導電チャンネル２及び絶縁性基板１の表面の上に、フォトリソグラフィー法及び真空蒸着法を用いて、ソース３及びドレイン４、ゲート電極５１，５２及び金属配線を形成した。
(i)  まず、上記のようにして形成された導電チャンネル２及び絶縁性基板１の表面上に、フォトリソグラフィー法を用いて、配線とソース３、ドレイン４、ゲート電極５１，５２の基となるパターンを形成した。
(ii)  上記の導電チャンネル２及び絶縁性基板１の表面上に厚さ１０ｎｍのＰｔ層を蒸着法により形成し、該白金層と上記チャンネル層２との接合と配線及び電極を形成した。
(iii)  次いで、上記Ｐｔ層上に厚さ１９０ｎｍのＡｕ層を蒸着法により形成することによって、Ａｕ／Ｐｔソース３及びＡｕ／Ｐｔドレイン４を形成した。また、該ソース３及びドレイン４の表面がイオン液体に接触しないように、ソース３及びドレイン４の表面上をエポキシ樹脂等の合成樹脂製の絶縁性物質からなる保護層３１及び４１でそれぞれ被覆した。尚、導電チャンネル２を形成するＮｄ1-xＳｍxＮｉＯ3単結晶薄膜のキャリア２１はｐ−ｔｙｐｅであり、仕事関数は４．８ｅｖ〜５．３ｅｖ程度の範囲内であるので、これより仕事関数が深い金属であれば上記Ｐｔ層を代替することが可能である。
【００３２】
（４）セパレータ層の形成：
上述の方法で形成した導電チャンネル２及び金属配線の上にフォトリソグラフィー法を用いて、図２（ａ）の断面模式図に示されるように、ゲート電極５１，５２及び導電チャンネル層２間の絶縁性を確保するためのゲート絶縁体の一部を構成する構造のセパレータ層６１，６２を形成した。該セパレータ層６１，６２は、図２（ｂ）の断面模式図に示されるように、電気二重層法に用いる電解質及び／或いはイオン液体が不必要な場所でソース電極或いはドレイン電極等の金属配線等に接触して漏れ電流が増大するのを防ぐためのものであり、素子の品質向上のために不可欠のものである。
【００３３】
（５）ゲート絶縁体及びゲート電極の形成：
ゲート絶縁体は、液状の電解質が上記導電チャンネル２及びゲート電極５１，５２に接触するように該液状の電解質を含有するイオン液体層７からなるゲート絶縁層を形成することによって構成される。すなわち、セパレータ層６１，６２の外側にゲート電極５１，５２を形成し、イオン液体層７が上記導電チャンネル２及びゲート電極５１，５２の表面に直接接触できるように液状の電解質を含有するイオン液体層７を充填した。
【００３４】
図１及び図２（ａ）、（ｂ）に示される構造のＦＥＴ素子は、いわゆる「プレーナ構造」であって、イオン液体層を備え、導電チャンネル２と、ゲート電極５１及び５２のうちの少なくとも一つのゲート電極との間に電圧を印加することが可能な構造を有する。この構造は、従来のＦＥＴ素子が有するいわゆる対極構造と異なり、ＦＥＴ素子の必須構成部分であるソース、ゲート、ドレイン及びチャンネルの４つの部分が同一基板の同一水平面上に形成される構造である。
【００３５】
また、図２（ａ）及び図２（ｂ）のイオン液体層７は、チャンネル層２の表面に電気二重層を形成するため、固相誘電体をゲート絶縁層とする従来のＦＥＴに比べて電気容量が格段に高い。すなわち、従来のゲート絶縁体層に比べて多くの電荷量をチャンネル層２に注入することが可能である。しかも、上記したように液状の電解質を含浸させたゲル状物質又はポリマー物質を用いてイオン液体層７を構成することによって、該イオン液体層７をチャンネル層２等の所定の箇所への直接的な接触性を確保しつつ薄膜化することが可能である。このように、本発明によれば、ＦＥＴ素子を動作させるのに好適な−４Ｖ以上＋４Ｖ以下の電圧範囲における高い絶縁性と大きな静電容量を備えたゲート絶縁層の形成が実現可能である。
【実施例】
【００３６】
本発明の効果を確認するために、上記（１）乃至（５）にて説明したＦＥＴの製造方法により製造された本発明のＦＥＴ素子の実施例１及び２について、それらの電気的特性を下記のように調査した。
【００３７】
（実施例１）
実施例１のＦＥＴ素子は、図１の平面図及び図２（ａ）、（ｂ）に示される構造を備える。
Ｎｄ1-xＳｍxＮｉＯ3単結晶薄膜のサマリウム（Ｓｍ）濃度ｘが０．７以上である場合、その金属絶縁体転移温度（ＴMI）は室温以上になる。このような単結晶薄膜で形成されたチャンネル層２は室温において絶縁体相になり、ゲート電極５１のみに正の電圧を印加したときの状態は、図２（ａ）の断面模式図に示されるようになる。
【００３８】
実施例１のＦＥＴ素子において、Ｓｍ濃度ｘが０．７以上のＮｄ1-xＳｍxＮｉＯ3単結晶薄膜として、チャンネル層２はＳｍ濃度ｘが０．８になるように調整された。尚、本実施例において、ゲート絶縁層を構成する図２（ａ）、（ｂ）のイオン液体層７には疎水性イオン液体であるＤＥＭＥ−ＴＦＳＩが用いられている。イオン液体層７の一部は、ＤＥＭＥのカチオン７１及びＴＦＳＩのアニオン７２に分解され、カチオン７１はチャンネル層２の表面及びその近傍に高い密度で集中する。一方、アニオン７２はゲート電極５１の表面及びその近傍に高い密度で集中する。
【００３９】
実施例１のＦＥＴ素子のゲート−ソース（Ｇ−Ｓ）間に−２Ｖから＋２Ｖの電圧を加え、そのときのソース−ドレイン（Ｓ−Ｄ）間の電流の変化を二端子法で測定した。その測定結果を図３に示す。横軸はＳ−Ｄ間の電圧（ＶD）であり、縦軸はＳ−Ｄ間の電流（ＩD）である。
【００４０】
図３のＶG＝０Ｖ（ＬＳＲ）の曲線は、実施例１のＦＥＴ素子のＧ−Ｓ間に電圧を加える前のＳ−Ｄ間電流ＩDのＳ−Ｄ間電圧ＶDの依存性を示す。この曲線によると、Ｇ−Ｓ間の電圧（G-S Voltage）が０Ｖの状態において、Ｓ−Ｄ間はいわゆる低抵抗状態（Low Resistance State：“ＬＲＳ”）であって、Ｓ−Ｄ間電圧ＶDが１ＶのときのＳ−Ｄ間電流ＩDは５×１０-5（Ａ）である。Ｇ−Ｓ間に２Ｖの電圧を印加することによってチャンネル層２に電荷注入を行うと、図３のＶG＝２Ｖの曲線に示されるようにＳ−Ｄ間の抵抗が変化して、Ｓ−Ｄ間電圧ＶDが１ＶのときＳ−Ｄ間電流ＩDが１×１０-9（Ａ）である高抵抗状態(High Resistance State,：“ＨＲＳ”)に変化する。
【００４１】
その後、Ｇ−Ｓ間電圧ＶGを０Ｖに戻して十分な時間放置した後、Ｓ−Ｄ間電流ＩDを測定した結果が、図３のＶG＝０Ｖ（ＨＲＳ）の曲線に示されている。この曲線が示すように、ＶG＝０Ｖに戻してもＳ−Ｄ間抵抗は、Ｇ−Ｓ間に電圧を加える前の状態、すなわち、ＶG＝０Ｖ（ＬＳＲ）の曲線の状態に戻っておらず、むしろＶG＝２Ｖの曲線に示されるＨＲＳに近い状態を維持している。このような特性は不揮発性メモリとしての利用可能である。この状態において、実施例１のＦＥＴ素子のＧ−Ｓ間にＶG＝−２Ｖを印加すると、図３のＶG＝−２Ｖの曲線に示されるように、実施例１のＦＥＴ素子のＳ−Ｄ間抵抗はいわゆるＬＲＳの状態に戻ることが確認できる。
【００４２】
図３と同様の特性は、図４によっても確認できる。図４は、Ｓ−Ｄ間電圧ＶDを１Ｖに固定したときの、Ｓ−Ｄ間電流ＩDのＧ−Ｓ間電圧ＶGの測定結果である。図４のＶG+曲線から分かるように、Ｇ−Ｓ間電圧ＶGを−１Ｖから＋２Ｖに上げるに従って、Ｓ−Ｄ間抵抗がＬＲＳ状態からＨＲＳ状態へ変化している。一方、ＶG-曲線によれば、Ｇ−Ｓ間電圧ＶGを＋２Ｖから−２Ｖに下げるに従って、Ｓ−Ｄ間抵抗がＨＲＳ状態からＬＲＳ状態へ変化していることが分かる。
【００４３】
このように、Ｇ−Ｓ間に電圧を印加することによって生じる、実施例１のＦＥＴ素子のＳ−Ｄ間抵抗のＬＳＲ状態からＨＲＳ状態への変化は、可逆的である。
【００４４】
（実施例２）
実施例２のＦＥＴ素子は、上記（１）乃至（５）にて説明した本発明のＦＥＴの一実施形態の製造方法によって製造されるが、図５に示されるようにゲート電極５がイオン液体層７の上側に設けられる点で、実施例１のＦＥＴ素子と異なる構造を備えている。
【００４５】
Ｎｄ1-xＳｍxＮｉＯ3単結晶薄膜のサマリウム（Ｓｍ）濃度ｘが０．７以下である場合、相転移温度ＴMIは、実施例１と異なり室温以下になる。このような単結晶薄膜で形成されたチャンネル層２は、実施例１と異なり室温において金属体相になり、ゲート電極５に正の電圧を印加したときの状態は、図５の断面模式図に示されるようになる。尚、図５の構造もＦＥＴ素子も、いわゆる「プレーナ構造」である。尚、図５では１つのゲート電極５のみが導電チャンネル２と対向して形成されているかのように描かれているが、実際のところ、ゲート電極５１及び５２は図２（ａ）のように導電チャンネル２と同じ面内にも形成されている。
【００４６】
実施例２のＦＥＴ素子において、Ｓｍ濃度ｘが０．７以下のＮｄ1-xＳｍxＮｉＯ3単結晶薄膜として、チャンネル層２はＳｍ濃度ｘが０．０になるように調整された。尚、本実施例において、ゲート絶縁層を構成する図５のイオン液体層７にはＤＥＭＥ−ＢＦ4が用いられている。イオン液体層７の一部は、ＤＥＭＥのカチオン７１及びＢＦ4のアニオン７３に分解され、アニオン７３はチャンネル層２の表面及び表面近傍に高い密度で集中する一方、カチオン７１はゲート電極５の表面及びその近傍に高い密度で集中した状態となる。このように、本実施例２の素子のゲート−ソース（Ｇ−Ｓ）間にＶG＝−２Ｖを印加することによってチャンネル層２にホール２２の注入を行うと、図６に記載された符号１及び２に示されるように、相転移温度ＴMIが１０Ｋ程度低下する。
【００４７】
図５に示すように、電圧測定端子の正極（Ｖ＋）及び負極（Ｖ−）をチャンネル層２上に形成し、電流印加端子の正極（Ｉ＋）をＡｕ／Ｐｔソース３に、負極（Ｉ＋）をＡｕ／Ｐｔドレイン４にそれぞれ形成した。そして、実施例２のＦＥＴ素子のゲート−ソース（Ｇ−Ｓ）間に０Ｖから＋２Ｖの電圧を加え、そのときのＦＥＴ素子の抵抗率の温度依存性、いわゆる「ρ−Ｔ特性」を四端子法により測定した。その測定結果を図６に示す。
【００４８】
図６のＶG＝０Ｖ、ＶG＝−２Ｖ及びＶG＝０Ｖの抵抗曲線はそれぞれ、実施例２のＦＥＴ素子にＶG＝−２Ｖを印加する前の抵抗曲線ＶG＝０Ｖ（実線で表された曲線）と、ＶG＝−２Ｖを印加したときの抵抗曲線ＶG＝−２Ｖ、ＶG＝−２Ｖを印加した後の抵抗曲線ＶG＝０Ｖ（点線で表された曲線）である。これらの抵抗曲線はいずれも、ＦＥＴ素子の抵抗率がＦＥＴ素子の温度を昇温或いは降温することによってヒステリシスを持つことを示している。すなわち、少なくとも１２０Ｋ近傍から１６０Ｋ近傍の温度範囲において、２００Ｋから６０ＫまでＦＥＴ素子を降温した時のＦＥＴ素子の抵抗率は、６０Ｋから２００Ｋまで降温した時の抵抗率に比べて低い。
【００４９】
また、２００Ｋから６０ＫまでＦＥＴ素子を降温する過程において、ＦＥＴ素子の抵抗率の変化率が最も大きくなる温度、すなわち、モット金属‐絶縁体転移に基づく相転移温度（ＴMI）は、実施例２のＦＥＴ素子にＶG＝−２Ｖを印加したとき、約１２０Ｋである。一方、ＶG＝０ＶのときのＴMI）は、約１３０Ｋである。このように、本実施例２の素子のゲート−ソース（Ｇ−Ｓ）間にＶG＝−２Ｖを印加することによってチャンネル層２にホール２２の注入を行うと、図６に記載された符号１及び２に示されるように、相転移温度ＴMIが１０Ｋ程度低下している。
【００５０】
しかし、チャンネル層２へのホール２２の注入によって相転移温度ＴMIが変化する現象は、Ｇ−Ｓ間電圧ＶGを０Ｖに戻すと、相転移温度ＴMIも元の状態に戻る可逆現象である。この可逆現象は、実施例２のＦＥＴ素子にＶG＝−２Ｖを印加する前の抵抗曲線ＶG＝０Ｖ（実線で表された曲線）と、ＶG＝−２Ｖを印加した後の抵抗曲線ＶG＝０Ｖ（点線で表された曲線）がほぼ重なり合うことから、確認することができる。
【００５１】
本実施例の素子の温度Ｔを６０Ｋから２００Ｋまで昇温する過程において、温度Ｔ＝１２０Ｋのとき、Ｇ−Ｓ間電圧ＶGを０Ｖと−２Ｖで変化させることで、図５中の１と２の状態を切り替えることが出来る。このとき素子の抵抗は１０倍程度変化するため、実施例２の素子はＧ−Ｓ間電圧ＶGによって抵抗が変化するＦＥＴ素子として使用することが可能である。
【符号の説明】
【００５２】
１    単結晶基板
２    導電チャンネル
３    ソース
４    ドレイン
５    ゲート電極
７    イオン液体層
２１  導電チャンネル２のキャリア
２２  導電チャンネル２に注入されたホール
３１    保護層
４１    保護層
５１，５２    ゲート電極
６１，６２    セパレータ層
７１    カチオン（ＤＥＭＥ）
７２    アニオン（ＴＦＳＩ）
７３    アニオン（ＢＦ4）
【図３】
0005552638.tif 000002
【図４】
0005552638.tif 000003
【図６】
0005552638.tif 000004
【図１】
0005552638.tif 000005
【図２】
0005552638.tif 000006
【図５】
0005552638.tif 000007