(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に半導体集積装置を形成させる半導体集積装置の製造方法であって、
前記半導体基板上にチャネルストップ領域及びシンカー領域を形成する為のレジスト膜をパターニングする工程と、
前記レジスト膜の側面と前記半導体基板の表面との交叉角を９０度未満にすべきテーパー加工処理を前記レジスト膜に施す工程と、
前記レジスト膜を介して前記半導体基板の表面に、前記第１導電型の前記チャネルストップ領域を形成させるべきイオン注入処理を施す工程と、
前記レジスト膜を介して前記半導体基板の表面から前記チャネルストップ領域の下方に到るまでの領域に、前記第１導電型の前記シンカー領域を形成させるべきイオン注入処理を施す工程と、
前記レジスト膜を除去する工程と、
前記半導体基板内において前記シンカー領域の下側に接して前記第１導電型の埋込拡散層を形成する工程と、
前記半導体基板の表面において前記シンカー領域と前記半導体基板とに跨る前記第１導電型のボディ領域を形成すると共に、前記ボディ領域に接して前記第１導電型とは逆極性の第２導電型の拡散領域を形成する工程と、を含むことを特徴とする半導体集積装置の製造方法。
【請求項２】
前記レジスト膜の側面と前記半導体基板の表面との交叉角が７０度以下であることを特徴とする請求項１記載の半導体集積装置の製造方法。
【請求項３】
前記シンカー領域の電気抵抗は前記半導体基板の電気抵抗よりも低いことを特徴とする請求項１又は２記載の半導体集積装置の製造方法。
【請求項４】
第１導電型の半導体基板に構築されている半導体集積装置であって、
前記半導体基板の表面に形成されている前記第１導電型とは逆極性の第２導電型のウェル領域と、
前記ウェル領域の表面に形成されている前記第２導電型の第１拡散領域と、
前記第１拡散領域の表面に形成されている第１金属電極と、
前記ウェル領域の表面において前記第１拡散領域に接して形成されている第１酸化膜と、
前記半導体基板の表面に形成されている前記第２導電型の第２拡散領域と、
前記半導体基板の表面において前記第２拡散領域に接して形成されている前記第１導電型のボディ領域と、
前記第２拡散領域及び前記ボディ領域各々の表面に跨って形成されている第２金属電極と、
前記第１酸化膜、前記ウェル領域、前記半導体基板、前記第２拡散領域各々の表面に跨って形成されているゲート電極膜と、
前記半導体基板の表面において前記ボディ領域に接して形成されている第２酸化膜と、
前記半導体基板内において前記第２酸化膜の下面に接して形成されている前記第１導電型のチャネルストップ層と、
前記半導体基板及び前記ウェル領域の双方に跨って前記半導体基板及び前記ウェル領域内に埋め込まれている前記第１導電型の埋込拡散層と、
前記半導体基板内において前記埋込拡散層の上面、前記ボディ領域の下部及び前記チャネルストップ層の下面に夫々接し且つ前記チャネルストップ層を覆うように形成されている前記第１導電型のシンカー層と、を備えたことを特徴とする半導体集積装置。
【請求項５】
前記シンカー層の電気抵抗は前記半導体基板の電気抵抗よりも低いことを特徴とする請求項４記載の半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置に関し、特に、多重ＲＥＳＵＲＦ（Reduced Surface Field）ラテラル構造を有するＭＯＳ（Metal Oxide Semiconductor）型の半導体集積装置の製造方法に関するものである。
【背景技術】
【０００２】
現在、このような半導体集積装置として、Ｐ型の半導体基板上に形成したＮ型のエピタキシャル層内に、ソース領域及びドレイン領域を夫々司るＮ型の拡散領域を含むＰ型拡散層が形成されており、このＰ型拡散層の下方に、Ｐ型埋込拡散層及びＮ型埋込拡散層が積層形成されている構造を採用したものが提案されている（例えば、特許文献１の図１参照）。かかる半導体集積装置において、Ｎ型埋込拡散層は、半導体基板とエピタキシャル層とに跨って形成されている。このＮ型埋込拡散層とＰ型埋込拡散層とで形成されるＰＮ接合領域のブレークダウン電圧は、ソース及びドレイン間のブレークダウン電圧よりも低くなるように構築されている。かかる構造により、トランジスタを破壊するような過電圧がドレイン電極に印加された場合には、上記したＮ型埋込拡散層とＰ型埋込拡散層とで形成されるＰＮ接合領域がブレークダウンすることになり、過電圧印加に伴うトランジスタの破壊を防ぐことが可能となる。
【０００３】
ここで、かかるブレークダウンによってＰ型埋込拡散層からＮ型埋込拡散層を介して送出される電流は、ソース領域に形成されているＰボディ領域及びソース電極を介してＧＮＤに流れ込んで消費されるようになっている。
【０００４】
しかしながら、上記の構成では、Ｐ型の半導体基板が比較的高抵抗である為、埋込拡散層の電位を確実にＧＮＤ電位に固定することが出来ず、ＲＥＳＵＲＦＰ構造の特性を生かしたソース・ドレイン間耐圧の向上を図ることが出来ないという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２３７２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、製造工程数を増加させることなく、高い耐圧の半導体集積装置を製造することが可能な半導体集積装置の製造方法、及び半導体集積装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明による半導体集積装置の製造方法は、第１導電型の半導体基板に半導体集積装置を形成させる半導体集積装置の製造方法であって、前記半導体基板上にチャネルストップ領域及びシンカー領域を形成する為のレジスト膜をパターニングする工程と、前記レジスト膜の側面と前記半導体基板の表面との交叉角を９０度未満にすべきテーパー加工処理を前記レジスト膜に施す工程と、前記レジスト膜を介して前記半導体基板の表面に、前記第１導電型の前記チャネルストップ領域を形成させるべきイオン注入処理を施す工程と、前記レジスト膜を介して前記半導体基板の表面から前記チャネルストップ領域の下方に到るまでの領域に、前記第１導電型の前記シンカー領域を形成させるべきイオン注入処理を施す工程と、前記レジスト膜を除去する工程と、前記半導体基板内において前記シンカー領域の下側に接して前記第１導電型の埋込拡散層を形成する工程と、前記半導体基板の表面において前記シンカー領域と前記半導体基板とに跨る前記第１導電型のボディ領域を形成すると共に、前記ボディ領域に接して前記第１導電型とは逆極性の第２導電型の拡散領域を形成する工程と、を含む。
【０００８】
又、本発明による半導体集積装置は、第１導電型の半導体基板に構築されている半導体集積装置であって、前記半導体基板の表面に形成されている前記第１導電型とは逆極性の第２導電型のウェル領域と、前記ウェル領域の表面に形成されている前記第２導電型の第１拡散領域と、前記第１拡散領域の表面に形成されている第１金属電極と、前記ウェル領域の表面において前記第１拡散領域に接して形成されている第１酸化膜と、前記半導体基板の表面に形成されている前記第２導電型の第２拡散領域と、前記半導体基板の表面において前記第２拡散領域に接して形成されている前記第１導電型のボディ領域と、前記第２拡散領域及び前記ボディ領域各々の表面に跨って形成されている第２金属電極と、前記第１酸化膜、前記ウェル領域、前記半導体基板、前記第２拡散領域各々の表面に跨って形成されているゲート電極膜と、前記半導体基板の表面において前記ボディ領域に接して形成されている第２酸化膜と、前記半導体基板内において前記第２酸化膜の下面に接して形成されている前記第１導電型のチャネルストップ層と、前記半導体基板及び前記ウェル領域の双方に跨って前記半導体基板及び前記ウェル領域内に埋め込まれている前記第１導電型の埋込拡散層と、前記半導体基板内において前記埋込拡散層の上面、前記ボディ領域の下部及び前記チャネルストップ層の下面に夫々接し且つ前記チャネルストップ層を覆うように形成されている前記第１導電型のシンカー層と、を備える。
【発明の効果】
【０００９】
本発明においては、第１導電型の半導体基板と第２導電型のウェル領域とに跨って双方内に第１導電型の埋込拡散層を埋め込むことによってソース・ドレイン間耐圧を高めるにあたり、この半導体基板の表面に形成されている拡散領域に接するボディ領域と、埋込拡散層との間に両者を連結するシンカー層（半導体基板よりも電気抵抗が低い）を設けることにより、更なる耐圧向上を図るようにしている。又、上記したシンカー層を形成すべく半導体基板表面に設けるレジスト膜に対して、このレジスト膜の側面と半導体基板の表面との交叉角を９０度未満とすべきテーパー加工処理を施すようにしている。これにより、かかるレジスト膜を用いて、チャネルストップ領域形成の為のイオン注入処理と、シンカー領域形成の為のイオン注入処理とを連続して実施することが可能となる。つまり、レジスト膜を交換せずに、チャネルストップ領域形成の為のイオン注入処理と、シンカー領域形成の為のイオン注入処理と、を実行することが可能となる。よって、製造工程数を大幅に増加させることなく、ソース・ドレイン間耐圧を更に高めることが可能となる。
【図面の簡単な説明】
【００１０】
【図１Ａ−１Ｂ】図１Ａは、本発明による半導体集積装置としてのパワーＭＯＳＦＥＴの上面透過図である。図１Ｂは、図１ＡのＹ１−Ｙ１でのパワーＭＯＳＦＥＴの断面構造を示す図である。
【図２】図１Ａ及び図１Ｂに示すパワーＭＯＳＦＥＴの製造手順を示すフロー図である。
【図３Ａ】パワーＭＯＳＦＥＴの製造途中（ステップＳ１〜Ｓ４）における断面構造を示す図である。
【図３Ｂ】パワーＭＯＳＦＥＴの製造途中（ステップＳ５）における断面構造を示す図である。
【図３Ｃ】パワーＭＯＳＦＥＴの製造途中（ステップＳ６）における断面構造を示す図である。
【図３Ｄ】パワーＭＯＳＦＥＴの製造途中（ステップＳ７、Ｓ８）における断面構造を示す図である。
【図３Ｅ】パワーＭＯＳＦＥＴの製造途中（ステップＳ８〜Ｓ１２）における断面構造を示す図である。
【発明を実施するための形態】
【００１１】
半導体基板の表面に形成されている拡散領域に接するボディ領域と、埋込拡散層との間に、半導体基板よりも電気抵抗が低いシンカー層を設ける。又、かかるシンカー層を形成すべく半導体基板表面に設けるレジスト膜に対して、その側面と半導体基板の底面との交叉角を９０度未満にすべきテーパー加工処理を施す。
【実施例】
【００１２】
図１Ａ及び図１Ｂは、本発明による半導体集積装置としてのｎチャネル型のパワーＭＯＳ（Metal Oxide Semiconductor）ＦＥＴ（Field effect transistor）の構造を示す図である。尚、図１Ａは、かかるパワーＭＯＳＦＥＴを上面から眺めた際の透過図であり、後述するウェル領域１０３及び埋込拡散層１０７の形態のみが抜粋して示されている図である。
【００１３】
図１Ａ及び図１Ｂに示すように、ｐチャネル型の半導体基板１０１内には、ドレイン領域を担うｎチャネル型のウェル領域１０３（以下、ｎウェル領域１０３と称する）が形成されている。尚、ｎウェル領域１０３の表面は、半導体基板１０１の表面と互いに同一面を為すように、この半導体基板１０１の表面から露出している。
【００１４】
ｎウェル領域１０３の表面部には、この表面から突出した形態にてフィールド酸化膜としてのＬＯＣＯＳ（local oxidation of silicon）酸化膜１０４が形成されている。ＬＯＣＯＳ酸化膜１０４の一端にはゲート電極膜１０５、その他端にはｎチャネル型のドレイン拡散領域１０６が形成されている。
【００１５】
又、ｎウェル領域１０３内において、ＬＯＣＯＳ酸化膜１０４の下方には、ｐチャネル型の埋込拡散層１０７（以下、ｐ埋込拡散層１０７と称する）が形成されている。ドレイン拡散領域１０６の上面にはドレイン電極１０８が形成されている。
【００１６】
半導体基板１０１の表面におけるｎウェル領域１０３の近傍には、ｎチャネル型のソース拡散領域１０９が形成されている。ゲート電極膜１０５は、図１Ｂに示すように、ＬＯＣＯＳ酸化膜１０４、ｎウェル領域１０３、半導体基板１０１及びソース拡散領域１０９各々の表面に跨って形成されている。又、半導体基板１０１の表面には、この表面から突出した形態にて、互いに隣接するトランジスタ同士を分離する為のＬＯＣＯＳ酸化膜１１０が形成されており、このＬＯＣＯＳ酸化膜１１０とソース拡散領域１０９との間にｐチャネル型のボディ領域１１１（以下、ｐボディ領域１１１と称する）が形成されている。又、金属電極であるソース電極１１２が、ソース拡散領域１０９及びｐボディ領域１１１各々の上面に当接して形成されている。尚、ＬＯＣＯＳ酸化膜１０４、ゲート電極膜１０５、ドレイン拡散領域１０６、ソース拡散領域１０９、ＬＯＣＯＳ酸化膜１１０、及びｐボディ領域１１１各々の表面は、酸化膜１１３で覆われている。
【００１７】
半導体基板１０１内において、ソース拡散領域１０９、ＬＯＣＯＳ酸化膜１１０及びｐボディ領域１１１の下方の領域には、ｎウェル領域１０３内に埋め込まれているｐ埋込拡散層１０７が、図１Ａに示す如くリング状に回り込んだ形態にて形成されている。すなわち、ｐ埋込拡散層１０７は、図１Ａ及び図１Ｂに示すように、ｎウェル領域１０３と半導体基板１０１とに跨って両者に埋め込まれてなる一連の埋込拡散層なのである。
又、半導体基板１０１内において、ＬＯＣＯＳ酸化膜１１０の下面には、ｐチャネル型の拡散層であるチャネルストップ層１１５が形成されている。かかるチャネルストップ層１１５により、ｎ型への反転層の発生を抑えることが出来、ＬＯＣＯＳ酸化膜１１０を介して隣り合うトランジスタ間の表面リーク電流を抑える事が出来る。よって、素子間分離の為に設けられたＬＯＣＯＳ酸化膜１１０自体のサイズを小さくできるので、高集積化を図ることが可能となる。
【００１８】
更に、半導体基板１０１内には、図１Ｂに示す如く、ｐボディ領域１１１の下面の一部と、チャネルストップ層１１５の下面とに夫々接して両者を連結するｐチャネル型の拡散層としてのシンカー層１１６が形成されている。尚、シンカー層１１６の下面は、ｐ埋込拡散層１０７に接触している。
【００１９】
以下に、図１Ａ及び図１Ｂに示すパワーＭＯＳＦＥＴの製造方法について、図２に示す製造フローに従って説明する。
【００２０】
先ず、半導体基板１０１上にｎウェル領域１０３を図３Ａに示す如く形成する（ステップＳ１）。次に、図３Ａに示す如く、パッド酸化膜ＰＳ及び窒化シリコン膜ＳＭにて上記ＬＯＣＯＳ酸化膜１０４及び１１０が形成されるべき領域をパターニングする（ステップＳ２）。次に、図３Ａに示す如く、上記したチャネルストップ層１１５及びシンカー層１１６を形成する為のレジスト膜ＲＭをパターニングする（ステップＳ３）。尚、図３Ａに示す如きレジスト膜ＲＭの膜厚ＴＨは、チャネルストップ層１１５を形成させる為のイオン注入処理（約４０ＫｅＶ）で必要とされる約１．０μｍよりも厚い、例えば４．０μｍとする。
【００２１】
次に、レジスト膜ＲＭに対して、図３Ａに示す如く、その側面ＦＬと半導体基板１０１の表面との交叉角Ｑが９０度未満、特に、７０度以下となるようなテーパー加工処理を施す（ステップＳ４）。かかる加工処理としては、例えば、露光時においてその焦点を半導体基板１０１の表面に合わせるようなデフォーカス処理、或いは露光量の低下処理により、レジスト膜ＲＭの底面エッジ部での解像度を抑制させるようにしても良いし、或いは、レジストキュアによりレジスト膜ＲＭの上部を自己収縮させるようにしても良い。    次に、半導体基板１０１の上面側から、図３Ｂに示す如く、チャネルストップ領域を形成させる為のイオン注入処理を行う（ステップＳ５）。これにより、半導体基板１０１の表面付近には、図３Ｂに示す如き、ｐチャネル型のチャネルストップ領域ＳＡが形成される。そして、引き続き、半導体基板１０１の上面側から、図３Ｃに示す如く、シンカー領域を形成させる為のイオン注入処理を行う（ステップＳ６）。このイオン注入処理では、半導体基板１０１の表面から深さ約２．４μｍの位置に形成されるｐ埋込拡散層１０７と深さ約０．３μｍの位置に形成されるｐボディ領域１１１とを繋ぐ役目を担うべく、深さ約２．０μｍの位置にピークが到るように、ボロンを８００ＫｅＶ、１．０Ｅ１３ions／ｃｍ２にてイオン注入する。これにより、図３Ｃに示す如く、半導体基板１０１の表面付近に形成されたチャネルストップ領域ＳＡの下面に、半導体基板１０１よりも高濃度のｐチャネル型のシンカー領域ＣＡが形成される。つまり、半導体基板１０１よりも電気抵抗が低いシンカー領域ＣＡが、チャネルストップ領域ＳＡの下面に接した状態で形成されるのである。尚、シンカー領域ＣＡの一部は、図３Ｃに示すように半導体基板１０１の表面から露出している。
【００２２】
次に、レジスト膜ＲＭを除去し（ステップＳ７）、半導体基板１０１及びｎウェル領域１０３の表面中でパッド酸化膜ＰＳ及び窒化シリコン膜ＳＭに覆われていない領域に、図３Ｄに示す如くＬＯＣＯＳ酸化膜１０４及び１１０を形成した後、パッド酸化膜ＰＳ及び窒化シリコン膜ＳＭを除去する（ステップＳ８）。これにより、ＬＯＣＯＳ酸化膜１１０の下面には、チャネルストップ領域ＳＡに基づくチャネルストップ層１１５が形成される。次に、ｎウェル領域１０３内の深さ約２．４μｍの位置にピークが到るようにボロンを１２００ＫｅＶでイオン注入することにより、ＬＯＣＯＳ酸化膜１０４の下方に図３Ｅに示す如くｐ埋込拡散層１０７の一部領域（以下、ｎウェル埋込領域と称する）を形成する。更に、半導体基板１０１内のＬＯＣＯＳ酸化膜１１０の下方領域に対して、深さ約２．４μｍの位置にピークが到るようにボロンを１２００ＫｅＶでイオン注入することにより、図３Ｅに示す如く、半導体基板１０１内においてｐ埋込拡散層１０７の一部領域（以下、基板埋込領域と称する）を形成する（ステップＳ９）。次に、ｎウェル領域１０３の表面において互いに隣接する２つのＬＯＣＯＳ酸化膜１０４に挟まれた領域にｎチャネル型のドレイン拡散領域１０６を形成すると共に、互いに隣接するＬＯＣＯＳ酸化膜１０４及び１１０間に挟まれた領域にｎチャネル型のソース拡散領域１０９を形成する（ステップＳ１０）。次に、このソース拡散領域１０９とＬＯＣＯＳ酸化膜１１０とに挟まれた領域にｐボディ領域１１１を形成する。ｐボディ領域１１１及びｐ埋込拡散層１０７の形成により、図３Ｅに示す如く、ｐボディ領域１１１及びチャネルストップ層１１５と、半導体基板１０１内に形成されているｐ埋込拡散層１０７との間に、シンカー領域ＣＡに基づくシンカー層１１６が形成される（ステップＳ１１）。これにより、ｐ埋込拡散層１０７とｐボディ領域１１１とが、シンカー層１１６を介して連結することになる。次に、図３Ｅに示す如く、ＬＯＣＯＳ酸化膜１０４、ｎウェル領域１０３、半導体基板１０１及びソース拡散領域１０９各々の表面の一部を夫々連続的に覆うようにゲート電極膜１０５を形成する（ステップＳ１２）。次に、図１Ｂに示すように、ドレイン拡散領域１０６の上面に金属電極としてのドレイン電極１０８を形成し、ソース拡散領域１０９及びｐボディ領域１１１各々の上面に跨って金属電極としてのソース電極１１２を形成する（ステップＳ１３）。そして、図１Ｂに示すように、ＬＯＣＯＳ酸化膜１０４、ゲート電極膜１０５、ドレイン拡散領域１０６、ソース拡散領域１０９、ＬＯＣＯＳ酸化膜１１０、及びｐボディ領域１１１各々の表面を覆うように酸化膜１１３を形成する（ステップＳ１４）。
【００２３】
以上の如き製造工程を経て、図１Ａ及び図１Ｂに示す如き構造のパワーＭＯＳＦＥＴが得られる。
【００２４】
以下に、図１Ａ及び図１Ｂに示す如き構造を有するパワーＭＯＳＦＥＴ内部での作用について説明する。
【００２５】
かかるパワーＭＯＳＦＥＴでは、ｐチャネル型の半導体基板１０１及びｎウェル領域１０３の双方に跨ってｐ埋込拡散層１０７が形成されている。ここで、ｎウェル領域１０３及びドレイン拡散領域１０６と、ｐ埋込拡散層１０７におけるｎウェル埋込領域とにより、第１のＮＰ接合領域が形成される。又、ｎウェル領域１０３及びドレイン拡散領域１０６と、半導体基板１０１とにより、第２のＮＰ接合領域が形成される。
【００２６】
ところで、ｐ埋込拡散層１０７における基板埋込領域と、ソース電極１１２との間に介在する半導体基板１０１は比較的高抵抗である。よって、ｐ埋込拡散層１０７をソース電極１１２のＧＮＤ電位に近づけることが困難となり、ソース・ドレイン間耐圧を大幅に高めることができない。
【００２７】
そこで、図１Ａ及び図１Ｂに示すパワーＭＯＳＦＥＴでは、ソース電極１１２に形成されているｐボディ領域１１１と、ｐ埋込拡散層１０７における基板埋込領域との間を、半導体基板１０１よりも低い電気抵抗を有するシンカー層１１６で連結するようにしている。これにより、ｎウェル埋込領域の電位は、基板埋込領域、シンカー層１１６およびｐボディ領域１１１を介してソース電極１１２に接続されているため、ソース電極１１２のＧＮＤ電位に近づけることが可能となる。これによりドレイン電極に電圧が印加された場合、前記第１のＮＰ接合領域および第２のＮＰ接合領域の両方が空乏化する事で、ＲＥＳＵＲＦ構造の特性が充分に生かされ、ソース・ドレイン間耐圧を大幅に高めることが可能となるのである。
【００２８】
更に、本願発明においては、ｎウェル埋込領域の電位をＧＮＤ電位に近づけるために、基板埋込領域およびｐボディ領域１１１を介してソース電極１１２に接続される経路となるシンカー層１１６を図２に示すステップＳ３〜Ｓ６にて形成するようにしている。つまり、図３Ａ〜図３Ｃに示す如きレジスト膜ＲＭを用いたイオン注入処理により、チャネルストップ層１１５と共にシンカー層１１６をも形成する。すなわち、レジスト膜ＲＭに対して、その側面ＦＬと半導体基板１０１の表面との交叉角Ｑが９０度未満（特に７０度以下）となるようなテーパー加工処理を施すことにより、チャネルストップ領域形成の為のイオン注入処理（ステップＳ５）と、シンカー領域形成の為のイオン注入処理（ステップＳ６）とを、マスク（レジスト膜ＲＭ）交換せずに実現可能としたのである。よって、製造工程数を大幅に増加させることなく、ソース・ドレイン間耐圧を高める為のシンカー層１１５を形成することが可能となる。
【符号の説明】
【００２９】
１０１    半導体基板
１０７    ｐ埋込拡散層
１０９    ソース拡散領域
１１０    ＬＯＣＯＳ酸化膜
１１１    ｐボディ領域
１１５    チャネルストップ層
１１６    シンカー層
【図１Ａ−１Ｂ】
0005535701.tif 000002
【図２】
0005535701.tif 000003
【図３Ａ】
0005535701.tif 000004
【図３Ｂ】
0005535701.tif 000005
【図３Ｃ】
0005535701.tif 000006
【図３Ｄ】
0005535701.tif 000007
【図３Ｅ】
0005535701.tif 000008