(57)【特許請求の範囲】
【請求項１】
複数層の配線層を絶縁層中に形成して成る多層配線層と、
前記多層配線層の少なくとも一方の主面に設けられた半導体チップと、
前記半導体チップを覆う封止材とを有し、
前記多層配線層の両主面及び前記多層配線層の側面に、同一の材料による前記封止材が設けられ、
前記多層配線層内にインダクタが内蔵され、前記インダクタを挟んで前記多層配線層の両主面側の前記封止材内に、磁性体材料のチップ部材が設けられ、
前記多層配線層の少なくとも一方の主面側にある前記封止材において、前記封止材を貫いて、前記多層配線層の前記配線層と前記封止材の外部とを電気的に接続する導体層が形成され、
前記多層配線層の両方の主面側にある、前記封止材と前記半導体チップと前記チップ部材の各表面に、保護膜が形成されている
半導体モジュール。
【請求項２】
前記封止材が、樹脂材料又はセラミック材料である請求項１に記載の半導体モジュール。
【請求項３】
前記封止材が、フィラー粒子を含む樹脂材料である請求項１に記載の半導体モジュール。
【請求項４】
前記封止材が、磁性粉末を含有する樹脂材料である請求項１に記載の半導体モジュール。
【請求項５】
前記多層配線層は、前記配線層がＣｕ配線から成り、前記絶縁層が樹脂材料から成る請求項１〜請求項４のいずれか１項に記載の半導体モジュール。
【請求項６】
前記絶縁層が、ポリイミド系樹脂又はエポキシ系樹脂である請求項５に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高精度かつ信頼性よく形成された半導体モジュールに係わる。本発明の半導体モジュールは、情報通信機器、特に、パーソナルコンピュータ、セルラー電話、ビデオ機器、オーディオ機器等の情報通信機能、ストレージ機能を集約した、超小型通信機能モジュールの高周波フロントエンド部等に用いて好適なものである。
【背景技術】
【０００２】
近年、音楽や、音声、画像等のデータのデジタル化に伴い、パーソナルコンピュータやモバイルコンピュータで、データを容易に扱えるようになってきた。
また、画像や音声等のデータコーデックにより、帯域が圧縮され、デジタル通信やデジタル放送で、それらのデータを容易に配信できる環境が整って来ている。
これらコンテンツのデータの通信においては、携帯電話や携帯端末等により戸外での送受信が可能になってきただけでなく、家庭内でも様々なワイヤレスネットワークが構築されるようになってきた。
【０００３】
家庭内や戸外において、上述のようなワイヤレスネットワークを用いて、様々なデータのシームレスなやり取り、インターネットへのアクセスや、インターネット上へのデータの送受信が可能になろうとしている。
一方、デジタルテレビの普及に伴い、地上波デジタル放送が、家庭内はもちろん屋外でも携帯端末等で容易に受信できる環境が整いつつある。このような地上波デジタル放送を受信する携帯端末の小型化を実現するには、上述したような通信機能を、如何に、小さく安くかつ簡便に実現できるかが、一つのキー技術となってきている。
【０００４】
また、通信用の高周波フロントエンドの構成においては、周波数フィルターや局発装置（ＶＣＯ）、ＳＡＷフィルター等の大型の機能部品を備えており、整合回路、バイアス回路等の高周波アナログ回路に特有のインダクタＬ、キャパシタＣ、抵抗Ｒ等の受動部品の点数が非常に多いため、小型化を図る上で非常に問題となっている。
【０００５】
従来から、上述した通信機能について、高集積化による小型化、低コスト化・低消費電力化がなされてきた。
近年、設計ルールの微細化に伴って、チップに集積可能なシステムの規模が非常に大きくなった。
そのため、更なる高集積化を図るために、デジタル信号処理回路やＲＦ等の高速アナログ回路等の複数の異種機能回路を同時に集積する要求が出てきている。
そして、ＳＯＣ（システム・オン・チップ）と呼ばれる、大規模な１チップ化が進められている。
【０００６】
しかしながら、上述した複数の異種機能回路を１チップ化すると、ウェハ製造プロセスが非常に複雑になり、搭載されるロジック・アナログ等の各機能に対して、製造プロセスを最適化することが困難になる。
そのため、ＳＯＣ化を必要とするシステムは、非常に高い性能を追求すると共に大量生産が可能であるシステムに限られていくと考えられる。
【０００７】
上述の条件を満たすために、複数の半導体集積回路チップあるいは異種のチップを、１つのパッケージに収納する、ＳＩＰ（システム・イン・パッケージ）という手法が広がってきている。この手法により、他社製チップとの混載や、異種チップとの混載等で、多機能化を進めることも可能となる。
具体的には、例えば、複数のチップをウェハの中に埋め込んだ後に、チップ間を接続する等の再配線を行う手法が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３８０２９３６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献１に記載の手法では、チップを配置した後に樹脂材料から成るモールド封止材料によってウェハを形成しているため、ウェハを形成した際に、樹脂の硬化収縮によりウェハの寸法収縮が発生する可能性が高い。
そのため、再配線を形成する際には、ウェハ周辺部等で寸法ずれが発生する可能性がある。
【００１０】
また、上記特許文献１に記載のモジュールは、チップを封止した封止材の上に多層配線層が形成された構成であるため、樹脂材料の形成時の硬化収縮や熱膨張率のミスマッチから、完成されたウェハの反りが大きくなることが予想される。
このようにウェハの反りが大きくなると、モジュールに反りが残る。
【００１１】
上述した問題の解決のために、本発明においては、複数の異種のデバイスを集積することが可能であり、インダクタやキャパシタ等の受動部品を内蔵可能であり、小型薄型化が可能である半導体モジュールを、歩留まり良く製造することを可能にする、高い信頼性を有する半導体モジュールを提供するものである。
【課題を解決するための手段】
【００１２】
本発明の半導体モジュールは、複数層の配線層を絶縁層中に形成して成る多層配線層と、この多層配線層の少なくとも一方の主面に設けられた半導体チップと、この半導体チップを覆う封止材とを有し、多層配線層の両主面及び多層配線層の側面に、同一の材料による前記封止材が設けられ、多層配線層の少なくとも一方の主面側にある封止材において、封止材を貫いて、多層配線層の前記配線層と前記封止材の外部とを電気的に接続する導体層が形成され、多層配線層の両方の主面側にある、封止材と半導体チップとチップ部材の各表面に、保護膜が形成されているものである。
【００１３】
上述の本発明の半導体モジュールの構成によれば、封止材が多層配線層の両主面及び側面に設けられていることにより、多層配線層を挟んでチップ部材を覆う封止材が両主面及び側面に形成されているので、多層配線層と封止材との熱膨張率の差に起因する反りを低減することができる。
【発明の効果】
【００１４】
上述の本発明によれば、半導体モジュールの反りを低減することができることにより、複数の異種のデバイスを集積することが可能であり、インダクタやキャパシタ等の受動部品を内蔵可能であり、小型薄型化が可能である半導体モジュールを、歩留まり良く製造することが可能になる。
従って、本発明により、高い信頼性を有する半導体モジュールを実現することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施の形態の高周波モジュールの概略構成図（断面図）である。
【図２】図１の高周波モジュールを変形した形態の概略断面図である。
【図３】本発明の他の実施の形態の高周波モジュールの概略構成図（断面図）である。
【図４】Ａ、Ｂ  図３の高周波モジュールの製造方法を示す製造工程図である。
【図５】Ｃ、Ｄ  図３の高周波モジュールの製造方法を示す製造工程図である。
【図６】Ｅ、Ｆ  図３の高周波モジュールの製造方法を示す製造工程図である。
【図７】Ｇ、Ｈ  図３の高周波モジュールの製造方法を示す製造工程図である。
【図８】Ｉ、Ｊ  図３の高周波モジュールの製造方法を示す製造工程図である。
【図９】Ｋ、Ｌ  図３の高周波モジュールの製造方法を示す製造工程図である。
【図１０】Ｍ、Ｎ  図３の高周波モジュールの製造方法を示す製造工程図である。
【図１１】Ｏ、Ｐ  図３の高周波モジュールの製造方法を示す製造工程図である。
【図１２】図３の高周波モジュールの製造方法を示す製造工程図である。
【図１３】図１の高周波モジュールの構成を用いた３次元モジュールの概略断面図である。
【図１４】図１３の３次元モジュールの製造方法を示す製造工程図である。
【発明を実施するための形態】
【００１６】
本発明の半導体モジュールの一実施の形態として、高周波モジュールの概略構成図（断面図）を、図１に示す。
この半導体モジュール１０は、基本的には、多層配線層２３を挟んで、封止材１５から成るチップ封止層２４及び２５を両面に構成したものである。
【００１７】
多層配線層２３は、複数層の配線層１３と、層間を埋める絶縁層１４とから、構成されている。
配線層１３は、例えば、導電性の良いＣｕにより形成される。
絶縁層１４は、例えば、ポリイミド系樹脂やエポキシ系樹脂等の樹脂材料で形成される。
多層配線層２３の各配線層１３の間は、絶縁層１４内に埋め込まれた導体層により電気的に接続されている。ここでは、この導体層を、配線層１３と同じ導電性材料から成る層としている。半導体チップ１１と配線層１３との間も、同様の導体層により電気的に接続されている。
【００１８】
ここで、下側のチップ封止層２４側をＡ面、上側のチップ封止層２５側をＢ面と定義する。
【００１９】
Ａ面のチップ封止層２４は、半導体チップ１１や磁性体１２Ａが封止材１５に埋め込まれた構成となっており、封止材１５の表面に保護膜１８が形成されている。
Ｂ面のチップ封止層２５は、磁性体１２Ｂが封止材１５に埋め込まれた構成となっており、封止材１５の表面に保護膜１８が形成されている。
半導体チップ１１は多層配線層２３と接続されている。
２つの磁性体１２Ａ，１２Ｂは、多層配線層２３を挟むように配置されている。
【００２０】
半導体チップ１１としては、高周波で動作させるために、例えば、ＣＭＯＳ技術により作製した、ＲＦ（Radio Frequency ）用の半導体チップを使用する。
【００２１】
封止材１５は、半導体チップ１１を封止するために、液状材料から硬化可能な材料が望ましい。例えば、フィラー粒子を含有する樹脂等の材料が利用可能である。完成したモジュールの強度を確保する上で、このようにフィラー粒子の含有によって強度を向上させた樹脂が望ましい。
または、封止材１５に、セラミック材料等の無機系材料も利用可能である。
【００２２】
磁性体１２Ａ，１２Ｂに用いる磁性材料には、例えば、Ｎｉ−Ｚｎ系やＮｉ−Ｚｎ−Ｃｕ系材料等の磁性材料が挙げられる。
【００２３】
また、２つの磁性体１２Ａ，１２Ｂが配置された箇所の多層配線層２３内において、２層の配線層１３によって、スパイラル状のインダクタ２１Ａが形成されている。
さらに、図中左側には、１層の配線層１３による、スパイラル状のインダクタ２１Ｂが形成されている。
【００２４】
また、図中右側において、２層の配線層１３の間に、高誘電体膜１７が挟まれて、ＭＩＭ型のキャパシタ２２が構成されている。
なお、高誘電体膜１７の代わりに、配線間の誘電体膜を利用して、配線層間型キャパシタを形成することも可能である。
【００２５】
Ｂ面の封止材１５には、導体層から成る導通ポスト１６が形成されており、この導通ポスト１６は封止材１５を貫いて多層配線層２３の配線層１３と接続されている。
導通ポスト１６の上には、高周波モジュール１０の端子となるモジュールバンプ１９が形成されている。即ち、導通ポスト１６は、多層配線層２３の配線層１３とモジュールバンプ１９とを電気的に接続している。
このモジュールバンプ１９により、高周波モジュール１０はプリント基板等へ実装できる。
そして、半導体チップ１１を、多層配線層２３の配線層１３、導通ポスト１６、モジュールバンプ１９を介して、高周波モジュール１０の外部と電気的に接続することが可能になる。
【００２６】
導通ポスト１６は、例えば、Ｃｕ材料等の導電性材料により形成される。また、導通ポスト１６を、金属粒子及び樹脂を含有する導電性ペーストから形成してもよい。
モジュールバンプ１９には、例えば、はんだバンプや、Ａｕバンプといった、マザー基板へ実装可能な金属材料を用いることができる。
【００２７】
保護膜１８は、半導体チップ１１の表面が高周波モジュール１０の外側に露出することを防ぐ目的があり、高周波モジュール１０の信頼性を向上させる役割を有する。
また、Ｂ面のモジュールバンプ１９側については、例えばソルダーレジストのような材料を保護膜１８に用いることにより、高周波モジュール１０を基板へ実装する際に、はんだ実装における保護の役割も有する。
【００２８】
なお、保護膜１８を省略して、封止材１５のみでチップ封止層を構成することも可能である。
【００２９】
上述の実施の形態の高周波モジュール１０の構成によれば、多層配線層２３の両主面にそれぞれ封止材１５から成るチップ封止層２４，２５を設けたことにより、チップ封止層２４，２５の封止材１５と多層配線層２３との熱膨張率差があっても、モジュール１０の反りを抑制することができる。
【００３０】
また、リジッドな基板となる部材（シリコン基板等）がなく、封止材１５や多層配線層２３の層間の絶縁層１４等に樹脂材料を用いて、比較的柔らかい材料で構成することが可能である。
従って、例えば、プリント基板へ高周波モジュール１０を実装する場合には、プリント基板と高周波モジュール１０とが有機系材料で同様の材料であるために、熱膨張率の差があまりない。これにより、例えばシリコンチップ等を実装する場合と比較して、格段に実装信頼性が向上する。
【００３１】
また、半導体チップ１１と多層配線層２３の配線層１３とを、絶縁層１４内に埋め込まれた導体層により電気的に接続している。これにより、半導体チップ１１の端子を半田付けする必要がない。
そして、モジュールバンプ１９によって、高周波モジュール１０を外部と電気的に接続するので、この接続部分も半田付けする必要がなく、信頼性の高い接続を行うことができる。
【００３２】
さらに、上述の実施の形態の高周波モジュール１０では、スパイラル状のインダクタ２１Ａを多層配線層２３内に形成し、このインダクタ２１Ａを挟んで多層配線層２３の両側のチップ封止層２４，２５内に磁性体１２Ａ，１２Ｂのチップを配置している。これにより、磁性体１２Ａ，１２Ｂの閉磁路効果によって、インダクタ２１Ａのインダクタンスを増大することができる。
従って、従来と同じサイズでインダクタンスを大きくすることや、従来と同じインダクタンスをより小型のインダクタで実現することが可能になる。
【００３３】
なお、Ａ面のチップ封止層２４及びＢ面のチップ封止層２５は、ほぼ同じ厚さで構成され、それぞれの封止層２４，２５の封止材１５が同じ材料であることが望ましい。
このように、両面の封止材１５を、同じ厚さ、同じ材料とすることにより、高周波モジュール１０は、熱膨張率差による伸縮を上下で均等にして、製造時及び使用時における反りが極力低減された構成となる。
【００３４】
図１に示した高周波モジュール１０では、半導体チップ１１がＡ面のみに配置されているが、Ｂ面にも半導体チップを配置することが可能であり、それにより複数の半導体チップを３次元的に配置したモジュールを構成することも可能である。
また、図１に示した高周波モジュール１０では、磁性体１２Ａ，１２ＢがＡ面及びＢ面に配置されているが、どちらかの面のみに磁性体を配置した構成も可能である。
【００３５】
図１に示した高周波モジュール１０では、半導体チップ１１や磁性体１２Ａ，１２Ｂが封止材１５の表面と同一面で形成され、これらのチップ１１，１２Ａ，１２Ｂの裏面が研削された構造となっている。
これに対して、半導体チップ及び磁性体のチップ全体を覆うように、封止材を形成してもよい。
【００３６】
また、図１に示した高周波モジュール１０を変形して、図２に示すように、Ａ面側のチップ封止層２４にも導通ポスト１６を設けて、Ａ面及びＢ面の両方のチップ封止層２４，２５に導通ポスト１６を形成することも可能である。
これにより、厚さ方向に他のモジュールを積層して、他のモジュールと電気的に接続した３次元化されたモジュールを形成することが可能になる。
例えば、ベースバンド処理回路等のデジタル処理回路部を別のモジュールとして作製して、この別のモジュールを図２に示す高周波モジュールと積層することにより、３次元化されたモジュールを構成することも可能である。
【００３７】
この構成では、封止材１５を貫いた導通ポスト１６によって多層配線層２３の配線層１３と高周波モジュール１０の外部とを接続しているので、例えばガラス基板や石英基板のようなリジッドな基板に貫通孔を開けることなく、容易に別のモジュールと積層することができる。
【００３８】
本発明の半導体モジュールの他の実施の形態として、高周波モジュールの概略構成図（断面図）を、図３に示す。
この高周波モジュール２０は、基本的な構造は、図１に示した先の実施の形態の高周波モジュール１０と同様である。
【００３９】
ただし、以下に挙げる構成が、先の実施の形態の高周波モジュール１０とは異なっている。
本実施の形態の半導体モジュール２０では、２つの磁性体１２Ａ，１２Ｂの間に挟まれたインダクタ２１Ａが、３層の配線層１３により形成されている。
また、多層配線層２３の配線層１３の層数が、図１の高周波モジュール１０よりも多くなっている。
多層配線層２３の絶縁層１４は、半導体チップ１１及び磁性体１２Ａ以外の部分で、下側に厚く形成されている。見方を変えれば、半導体チップ１１及び磁性体１２Ａの部分で、絶縁層２４が上に凹んでいる。
そして、多層配線層２３内に、図１にあったＭＩＭ型のキャパシタが形成されていない。
なお、上側の磁性体１２Ｂは、接着剤２６によって多層配線層２３に接着されている。
【００４０】
その他の構成は、図１の高周波モジュール１０と同様であるので、重複説明を省略する。
【００４１】
上述の本実施の形態の高周波モジュール２０の構成によれば、先の実施の形態の高周波モジュール１０と同様に、多層配線層２３の両主面にそれぞれ封止材１５から成るチップ封止層２４，２５を設けたことにより、チップ封止層２４，２５と多層配線層２３との熱膨張率差があっても、高周波モジュール２０の反りを抑制することができる。
【００４２】
さらに、上述の実施の形態の高周波モジュール２０では、スパイラル状のインダクタ２１Ａを多層配線層２３内に形成し、このインダクタ２１Ａを挟んで多層配線層２３の両側のチップ封止層２４，２５内に磁性体１２Ａ，１２Ｂのチップを配置している。これにより、磁性体１２Ａ，１２Ｂの閉磁路効果によって、インダクタ２１Ａのインダクタンスを増大することができる。
従って、従来と同じサイズでインダクタンスを大きくすることや、従来と同じインダクタンスをより小型のインダクタで実現することが可能になる。
【００４３】
次に、図３の高周波モジュール２０の製造方法に関して、図面を参照して説明する。
まず、図４Ａに示す第１のサポート基板３１を用意し、この第１のサポート基板３１の上に、各部品を形成していく。第１のサポート基板３１の表面には、後にこの第１のサポート基板３１を剥離するための剥離層３２を形成しておく。
【００４４】
剥離層３２は、後に第１のサポート基板３１を剥離する際の剥離方法に対応して、適切な材料によって形成する。
後にサポート基板３１を剥離する方法としては、例えば、光照射による剥離方法、剥離層に金属膜を用いて酸溶液やアルカリ溶液等を用いて剥離層を溶解する剥離方法、剥離層に樹脂系材料を用いて有機溶剤等で剥離層を溶解する剥離方法、等が挙げられる。
【００４５】
以下、光照射による剥離方法を採用して、製造工程を説明する。
この場合には、第１のサポート基板３１には、照射する光を透過する材料、例えば、ガラスや石英材料等を使用する。
また、剥離層３２には、例えば紫外光を照射するならば、エポキシ系樹脂やポリイミド系樹脂等、ほとんどの樹脂が使用可能となる。
【００４６】
次に、図４Ｂに示すように、搭載する半導体チップをガイドする等のためのガイド層３３をパターン形成する。
ガイド層３３の材料は、特に限定されないが、例えば、多層配線層２３の絶縁層１４と同じ材料を使用することが可能である。
【００４７】
なお、このガイド層３３は、特になくてもよく、他のアライメント方法を用いてチップを搭載してもよい。
例えば、アライメントマーカーをサポート基板に形成し、チップ部材を実装する際には、このアライメントマーカー上にチップ部材を配置固定する方法が考えられる。
【００４８】
次に、図５Ｃに示すように、半導体チップ１１や磁性体１２Ａを、第１のサポート基板３１上に固定して、これらのチップ部材１１，１２Ａを実装する。半導体チップ１１は、端子等が形成されている面（表面）を下側にして、接着剤３４によって接着させて、実装する。
【００４９】
なお、半導体チップ１１の表面に形成した接着剤３４によって接着させる代わりに、紫外線硬化性樹脂やワックス等を塗布した後に、第１のサポート基板３１側から紫外線を照射して硬化させてもよい。この場合、硬化させた後に、未硬化の余分な樹脂・ワックスを除去する。
【００５０】
次に、図５Ｄに示すように、半導体チップ１１及び磁性体１２Ａを覆って、封止材１５を第１のサポート基板３１全体に形成して、半導体チップ１１及び磁性体１２Ａを封止する。
【００５１】
さらに、必要であれば、図６Ｅに示すように、半導体チップ１１及び磁性体１２Ａと共に、封止材１５を研削して薄くしてもよい。
この研削工程により、Ａ面のチップ封止層２４を薄くして、厚さをコントロールすることができる。
【００５２】
次に、図６Ｆに示すように、封止材１５の上面に保護膜１８を形成し、その後、第２のサポート基板３５を貼り合わせる。このとき、第２のサポート基板３５には、後に第２のサポート基板３５を剥離するための剥離層３６を形成しておく。
なお、保護膜１８に接着効果を持たせておくことにより、第２のサポート基板３５を貼り合せる。例えば、樹脂材料の接着剤を、保護膜１８に使用する。
【００５３】
次に、図７Ｇに示すように、前述した剥離方法により、先のベースとなっている第１のサポート基板３１を剥離する。光照射による剥離方法を採用する場合には、図中下側から、第１のサポート基板３１を通じて、例えば紫外光を照射する。
そして、剥離層３２が付着していればその剥離層３２を除去し、半導体チップ１１及び磁性体１２Ａ等のチップ部材の表面に付着した接着剤を除去する。これにより、半導体チップ１１及び磁性体１２Ａの表面が露出した基板が完成する。
【００５４】
次に、図７Ｈに示すように、上下を反転させて、表面を露出させた、半導体チップ１１及び磁性体１２Ａの上方に、層間の絶縁層１４と配線層１３を形成する配線工程を行う。図７Ｈは、１層目の配線層１３及びその周囲の絶縁層１４を形成した状態を示している。半導体チップ１１のパッドは、絶縁層１４内に埋め込まれた導体層により１層目の配線層１３と接続されている。
なお、以降は、ガイド層３３を絶縁層１４に含めて表示することとする。
【００５５】
引き続き、同様に配線工程を繰り返して、各層の配線層１３及び絶縁層１４を順次形成し、図８Ｉに示すように、多層配線層２３を形成する。なお、磁性体１２Ａと配線層１３とは、層間の絶縁層１４を介して離間しており、渦電流による抵抗損失を回避している。
【００５６】
なお、多層配線層２３の各層の配線層１３の間（即ち、上下２層の配線層１３の間）を接続する導体層は、配線層１３とは別々に形成してもよく、また導体層と上層の配線層１３とを同時に形成してもよい。同時に形成する方法としては、例えば、絶縁層に接続用の孔（開口）を開けた後に、孔の内部をも埋めるように絶縁層上を覆って、導体層を形成する方法が挙げられる。
【００５７】
次に、図８Ｊに示すように、多層配線層２３上に、導通ポスト１６を、多層配線層２３の最上層の配線層１３に接続するように、形成する。
この導通ポスト１６は、Ｃｕめっき等の方法により形成してもよいし、または導電性ペースト等を利用して形成することも可能である。
そして、多層配線層２３の上側（Ｂ面）に、さらに、他のチップ部材として、磁性体１２Ｂ等のチップ部品を搭載する。磁性体１２Ｂのチップは、接着剤２６により多層配線層２３に接着する。
【００５８】
なお、必要であれば、磁性体１２Ｂの他に、半導体チップをも、フリップチップ実装方法等を利用して、多層配線層２３と接続を確保しながら、フェイスダウンで実装してもよい。
【００５９】
次に、図９Ｋに示すように、ダイシングと同様の手法により、多層配線層２３からその下層の封止材１５の途中まで、ハーフカットを入れる。図中、３９はダイシング用の切削材を示している。
この工程を行うことにより、後に封止材１５により覆って、多層配線層２３の側面を保護することができ、フルカットダイシングにより完成する高周波モジュール２０自体も配線層１３が露出することなく封止材１５で保護されるので、信頼性が向上する。
なお、この工程は、必要がなければ、省略しても構わない。
【００６０】
次に、図９Ｌに示すように、全体を覆って封止材１５を形成し、磁性体１２Ｂ等のＢ面のチップ部材及び導通ポスト１６を覆うようにＢ面全体を封止する。
これにより、多層配線層２３の側面及び上面、磁性体１２Ｂ等のＢ面のチップ部材、導通ポスト１６が、封止材１５で覆われる。
【００６１】
そして、Ｂ面の表面の封止材１５を研削することにより、モジュール端子を形成できるように導通ポストの１６の表面を露出させる。これにより、Ｂ面のチップ封止層２４を薄くして、厚さをコントロールできる。
さらに、保護膜１８を成膜した後、図１０Ｍに示すように、導通ポスト１６の表面を開口するように、保護膜１８をパターニングする。
【００６２】
次に、図１０Ｎに示すように、導通ポスト１６上に、モジュールバンプ１９を形成する。
そして、図１１Ｏに示すように、これまでの工程でサポートしていた第２のサポート基板３５を、先の第１のサポート基板３１の剥離工程と同様の方法により、剥離する。
【００６３】
続いて、図１１Ｐに示すように、第２のサポート基板３５がなくなった状態で、ダイシング工程より個片化する。
このようにして、図１２に示すように、高周波モジュール２０が完成する。
【００６４】
これらの工程により製造される、本実施の形態の高周波モジュール２０は、厚さ方向にほぼ対称な構造で形成されるため、封止材１５や絶縁層１４の各材料の硬化収縮や熱膨張率の差による反りの影響がかなり低減でき、良好なモジュール状態が確保できる。
【００６５】
なお、Ａ面及びＢ面の両面において、チップ部材１１，１２Ａ，１２Ｂと共に封止材１５を研削することにより、モジュールの厚さを十分に薄くすることができる。さらに、Ａ面及びＢ面のチップ封止層２４，２５の厚さをコントロールすることにより、モジュールの反りを極力低減することが可能となる。
【００６６】
上述の各実施の形態では、半導体チップ１１及び磁性体１２Ａ，１２Ｂのみを封止材１５で封止した構成を示したが、必要であれば、受動素子等の市販のチップ部品を搭載することも可能である。このとき、各種チップ部品は、接着剤等を用いて基板に実装される。接着剤はチップ部材を固定できる程度のものであれば、特に何でもよい。
【００６７】
また、封止材の材料として、例えば磁性粉末含有樹脂を使用することにより、磁性体と同等の効果を発現させることができる。これにより、磁性体を省いて、封止材自体に磁性体の役割を担わせることも可能である。
【００６８】
ところで、図１３に概略断面図を示すように、図１に示した高周波モジュール１０の構成を用いて、同様の工程により作製した別のモジュールウェハを積層化することにより、導通ポスト１６を介して上下の接続を確保しながら３次元的に集積化した、３次元モジュール４０を形成することも可能である。
図１３に示す３次元モジュール４０は、図１に示した高周波モジュール１０から保護膜１８及びモジュールバンプ１９を除いた構成に、他の配線層５５と、半導体チップ４１が封止材４２で封止されたチップ封止層４５とから成るモジュールウェハを積層した構成である。
チップ封止層４５は、半導体チップ４１と配線層４３とが、封止材４２に封止されて成る。また、チップ封止層４５の図中左右の端部付近に、チップ封止層４５を貫く導通ポスト４４が形成されている。
そして、チップ封止層４５の導通ポスト４４の上に、モジュールバンプ４６が形成されている。
他の配線層５５は、絶縁層５１と、１層の配線層５３と、高周波モジュール１０のチップ封止層２５と貼り合わせるための接着層５２とを有している。また、配線層５３を高周波モジュール１０の導通ポスト１６に電気的に接続させるための導体層５４と、配線層５３をチップ封止層４５の配線層４３や半導体チップ４１と電気的に接続させるための導体層とが形成されている。
【００６９】
図１３に示す３次元モジュール４０は、図１４に示すように、サポート基板６１上に高周波モジュール１０の各部品を形成したモジュールウェハと、サポート基板６２上にチップ封止層４５及び他の配線層５５を形成したモジュールウェハとを使用して、作製することができる。
この図１４に示す状態から、接着層５２で２つのモジュールウェハを貼り合わせた後に、サポート基板６１，６２を剥離して、さらに、チップ封止層４５の導通ポスト４４上にモジュールバンプ４６を形成することにより、図１３に示した３次元モジュール４０を作製することができる。
【００７０】
図１３に示す３次元モジュール４０は、２つのモジュールウェハを積層したものであるが、さらに別のウェハを積層して多段化することも容易である。
【００７１】
このように複数のモジュールウェハを積層することにより、複数の異種のチップ部材を、３次元的に配置して３次元モジュールを構成することができ、インダクタやキャパシタ等の受動部品を内蔵化した非常にコンパクトで薄型のモジュールを構成できる。
【００７２】
上述の各実施の形態では、多層配線層２３の側面を封止材１５で封止していたが、本発明では、多層配線層の側面を封止材で封止しない構成も可能である。その場合、図９Ｋに示した工程を省略し、他の工程を同様にすれば良い。
【００７３】
なお、多層配線層の側面に端子を形成し、この端子を多層配線層内の配線層に導通させると、上層又は下層の封止材を貫く導通ポスト（導体層）を形成しなくても、半導体モジュールと外部とを電気的に接続することが可能である。
即ち、本発明の半導体モジュールにおいて、導通ポストは必須ではない。
封止材内に導通ポストを形成して外部と接続する構成の方が、安定性が良く、接続の信頼性が高くなる利点を有している。
【００７４】
上述の各実施の形態では、多層配線層２３の上下の封止材１５において、チップ部材（半導体チップ１１及び磁性体１２Ａ，１２Ｂ）を設けていたが、本発明では、上或いは下の一方の封止材内のみにチップ部材を設けて、他方の封止材にはチップ部材を設けない構成とすることも可能である。この構成でも、反りを防止する効果が得られる。
ただし、封止材内にチップ部材を設けないと、封止材を一方のみに設けた従来の構成と比較して、チップ部材の容積に比較してモジュールの容積を多く要することになるので、上下両方の封止材にそれぞれチップ部材を設けることが好ましい。
【００７５】
上述の各実施の形態では、多層配線層２３の上下の封止材１５の厚さをほぼ同じとしていたが、本発明では、上下の封止材の厚さがある程度異なる構成とすることも可能である。このように上下の封止材の厚さがある程度異なる構成でも、多層配線層の一方の主面のみに封止材を設けた従来の構成と比較して、反りを低減することができる効果が得られる。
【００７６】
多層配線層内に設ける受動素子としては、図１に示したインダクタやキャパシタの他にも、配線層よりも充分に高い抵抗を有する材料による抵抗体（抵抗素子）が考えられる。
【００７７】
なお、本発明は、上述の各実施の形態のように高周波モジュールを構成する場合に限定されるものではなく、半導体チップとしては、ＲＦ用に限らず任意の構成の半導体チップを使用して半導体モジュールを構成することが可能である。
【００７８】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【符号の説明】
【００７９】
１０，２０  高周波モジュール、１１，４１  半導体チップ、１２Ａ，１２Ｂ  磁性体、１３，４３，５３  配線層、１４，５１  絶縁層、１５，４２  封止材、１６，４４  導通ポスト、１７  高誘電体膜、１８  保護膜、１９，４６  モジュールバンプ、２１Ａ，２１Ｂ  インダクタ、２２  キャパシタ、２３  多層配線層、２４，２５，４５  チップ封止層、２６，３４  接着剤、３１  第１のサポート基板、３２，３６  剥離層、３３  ガイド層、３５  第２のサポート基板、４０  ３次元モジュール、５２  接着層、５５  他の配線層、６１，６２  サポート基板
【図１】
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【図２】
0005541350.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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