(57)【特許請求の範囲】
【請求項１】
複数の第１の遅延素子を有し、第１の信号を遅延して第２の信号を出力する第１の遅延回路と、
複数の第２の遅延素子を有し、前記第１の信号を遅延して第３の信号を出力する第２の遅延回路とを備え、
前記第１の信号の一方から他方への論理レベルの変化に対応して前記第２の信号に現れる一方から他方への論理レベルの変化の遅延時間と、前記第１の信号の一方から他方への論理レベルの変化に対応して前記第３の信号に現れる一方から他方への論理レベルの変化の遅延時間との差は前記第１の遅延素子１段の遅延時間と実質的に等しく、前記第１の遅延素子の数と前記第２の遅延素子の数とは互いに等しいことを特徴とするＤＬＬ回路。
【請求項２】
前記遅延素子の各々はＭＯＳトランジスタを含んで構成され、
複数の前記第２の遅延素子のうち少なくとも一つはゲート長において前記第１の遅延素子と異なっていることを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記遅延素子の各々はＭＯＳトランジスタを含んで構成され、
複数の前記第２の遅延素子のうち少なくとも一つはゲート幅において前記第１の遅延素子と異なっていることを特徴とする請求項１に記載のＤＬＬ回路。
【請求項４】
前記第１及び第２の遅延回路の各々は第４の信号及び選択信号をさらに受け、前記選択信号が第１の状態のときは前記第１の信号に応答して前記第２及び第３の信号を出力し、第２の状態のときは前記第１の信号に代えて前記第４の信号に応答して前記第２及び第３の信号を出力することを特徴とする請求項１乃至３のいずれか一項に記載のＤＬＬ回路。
【請求項５】
入力信号に対して所定の遅延量を有する出力信号を発生するＤＬＬ回路において、
前記入力信号を遅延した中間信号であってその遅延量の変化単位が遅延素子１段分の遅延量よりも大きい中間信号を生成し出力する粗調整遅延部と、
前記中間信号を遅延した第１及び第２の信号であってそれぞれの前記中間信号に対する遅延量の差が前記遅延素子１段分の遅延量に実質的に等しい前記第１及び第２の信号を生成し前記出力信号を発生する微調整遅延部とを備え、
前記微調整遅延部は、
複数の第１の遅延素子を有し、前記中間信号を遅延して前記第１の信号を出力する第１の遅延回路と、
複数の第２の遅延素子を有し、前記中間信号を遅延して前記第２の信号を出力する第２の遅延回路とを備え、
前記第１の遅延素子の数と前記第２の遅延素子の数とは互いに等しいことを特徴とするＤＬＬ回路。
【請求項６】
前記微調整遅延部は、前記中間信号を受けて前記第１及び第２の信号を発生する第１微調整遅延回路と、前記第１及び第２の信号を合成し出力端に前記出力信号を発生する第２微調整遅延回路とを備えたことを特徴とする請求項５に記載のＤＬＬ回路。
【請求項７】
前記第２微調整遅延回路は、
入力ノードに前記第１の信号を受け、出力が前記出力端に接続された第１の制御回路と、
入力ノードに前記第２の信号を受け、出力が前記出力端に接続された第２の制御回路とを備えたことを特徴とする請求項６に記載のＤＬＬ回路。
【請求項８】
前記中間信号は、第１の中間信号及び第２の中間信号からなり、
前記第１の中間信号と前記第２の中間信号とは、前記入力信号に対して異なる遅延時間を有し、
前記微調整遅延部は前記第１及び第２の中間信号のうち前記入力信号に対する遅延量が小さいほうの信号に応答して前記第１及び第２の信号を生成することを特徴とする請求項５乃至７のいずれか一項に記載のＤＬＬ回路。
【請求項９】
前記出力信号を受け、レプリカ出力信号を発生するレプリカ回路と、
前記レプリカ出力信号の位相と前記入力信号の位相との位相差を検知し、位相判定信号を発生する位相検知回路と、
前記位相判定信号に基づき前記第１及び第２の中間信号の前記入力信号に対する遅延量を示す情報を生成し、前記情報を前記微調整遅延部に供給する遅延制御回路とを備えたことを特徴とする請求項８に記載のＤＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、補間回路の最小動作周期を低減でき、ＤＬＬの最大動作周波数を向上させることができる、ＤＬＬ回路に関する。
【背景技術】
【０００２】
最近の電子システムは高速化され、システムを構成する半導体装置間のデータ転送速度は非常に高速化されている。そのため半導体装置においても高速データ転送動作が求められ、半導体装置内部ではクロックに同期させたクロック同期方式が採用されている。例えば半導体記憶装置としては、シンクロナスＤＲＡＭ（ Synchronous Dynamic Random Access Memory、以下ＳＤＲＡＭと略記する）がある。さらにＳＤＲＡＭを進化させ、クロックの立上り／立ち下がりエッジに同期させたＤＤＲ（Double Data Rate）、ＤＤＲ２及びＤＤＲ３方式のＳＤＲＡＭが開発されている。
【０００３】
これらのＳＤＲＡＭにおいては、クロックに同期させるためにＤＬＬ（Delay−Locked Loop)回路が採用され、内部クロックと外部クロックとのタイミングを同期させている。
【０００４】
図６に、ＣＭＯＳを用いた従来のＤＬＬ回路の構成例を示す（特許文献１を参照）。図６に示すＤＬＬ回路は、本願発明と共通の部分が多いので、その構成の概要について説明しておく。
【０００５】
図６に示すＤＬＬ回路において、粗調整遅延回路１０は、複数の遅延素子１１を縦続接続して構成される遅延回路である。この粗調整遅延回路１０は、基準クロック信号を入力し、互いに異なる遅延時間の複数のタップのうち選択されたタップより、入力した信号を遅延させた信号を出力する遅延回路（「ディレイライン」ともいう）である。
【０００６】
マルチプレクサ１２（ＯＤＤ）は、粗調整遅延回路１０の奇数番目のタップから出力される奇位相信号の一つを選択して出力するスイッチであり、マルチプレクサ（ＥＶＥＮ）１３は、粗調整遅延回路１０の偶数番目のタップから出力される偶位相信号の一つを選択して出力するスイッチである。マルチプレクサ１２、１３から出力される奇位相信号（Ｏ０）と偶位相信号（Ｅ０）を入力とする微調遅延回路１８は補間回路である。位相検知回路２１は微調遅延回路１８の出力信号と基準クロック信号との位相差を検出し、遅延制御回路２２に出力する。マルチプレクサ１２、１３は、遅延制御回路２２からの出力信号に基づき、粗調整遅延回路１０の偶数番目のタップと、粗調整遅延回路１０の奇数番目のタップをそれぞれ選択する。また微調遅延回路１８は遅延制御回路２２の出力に基づき、入力信号の位相差を内分する比率を変える。尚、図６には図示されていないが、出力クロックはレプリカ回路に入力され、レプリカ回路の出力が位相検知回路に入力される構成が一般的であり、この構成によって、ＤＬＬ回路はレプリカ回路における遅延量に対応した位相の調整を入力信号に対して行なうものである。
【０００７】
また、図７は、図６に示したＤＬＬ回路の構成において、粗調整遅延回路（ＣＤＬ；Coarse Delay Line）１０と、粗調整遅延回路（ＣＤＬ）１０の出力から奇位相信号と偶位相信号を選択出力するマルチプレクサ（ＭＵＸ）１２、１３と、微調遅延回路（ＦＤＬ；Fine Delay Line）１８の接続構成の一例を示す図である。図６に示した粗調整遅延回路１０は、ＣＤＬ１０１〜１０４に対応しており、微調遅延回路１８は、ＦＤＬ２１０に対応している。
【０００８】
図７を参照すると、ＣＤＬ２０１は、第０番目奇位相ＣＯＵＴＯ０、第０番目偶数位相ＣＯＵＴＥ0の信号を出力し、ＣＤＬ２０２は、ＣＤＬ２０１の出力を入力し、第１番目奇位相ＣＯＵＴＯ１、第１番目偶数位相ＣＯＵＴＥ１の信号を出力する。また、ＣＤＬ２０３は、ＣＤＬ２０２の出力を入力し、第２番目奇位相ＣＯＵＴＯ２、第２番目偶数位相ＣＯＵＴＥ２の信号を出力し、ＣＤＬ２０４は、ＣＤＬ２０３の出力を入力し、第３番目奇位相ＣＯＵＴＯ３、第３番目偶数位相ＣＯＵＴＥ３の信号を出力する。第０乃至第３の奇位相ＣＯＵＴＯ０〜３は、マルチプレクサ２０５に入力され、遅延制御回路２２の出力である選択信号によりその一つが選択され、第０乃至第３の偶相ＣＯＵＴＥ０〜３は、マルチプレクサ２０６に入力され、遅延制御回路２２の出力である選択信号によりその一つが選択され、マルチプレクサ２０５、マルチプレクサ２０６の出力は、それぞれ、次の段のマルチプレクサ２０７，マルチプレクサ２０８に入力され、マルチプレクサ２０７，マルチプレクサ２０８の出力が補間回路２１０に入力される。
【０００９】
また、図８は、図７の粗調整遅延回路（ＣＤＬ）一段の構成を示す図であり、遅延素子を構成するＣＭＯＳゲート回路にインバータを使用した例である。図８において、入力信号ＣＤＬｊを入力とするインバータ２１１の後段に、２段一組のインバータ対が７組直列接続され、最後尾にインバータ２２６が接続されて出力端子に接続されＣＤＬｊ＋１が出力される。
【００１０】
また、入力信号ＣＤＬｊを入力とするインバータ２１１の後段には、トライステートインバータ（クロックドインバータ）３１１が接続され、トライステートインバータ３１１の出力ノードには、遅延段を構成するインバータ対の偶数番目の組（２１４と２１５、２１８と２１９、２２２と２２３）の出力が、トライステートインバータ３１３、３１５、３１７を介して接続されており、バッファ２２７に入力に接続され、バッファ２２７の出力が奇数位相出力端子ＣＯＵＴＯｊに接続されている。
【００１１】
また、遅延段の第１組を構成するインバータ対２１２、２１３の出力がトライステートインバータ３１２に接続され、トライステートインバータ３１２の出力には、遅延段を構成するインバータ対の奇数番目の組（２１６と２１７、２２０と２２１、２２４と２２５）の出力が、トライステートインバータ３１４、３１６、３１８を介して接続されており、バッファ２２８に入力に接続され、バッファ２２８の出力が偶数位相出力端子ＣＯＵＴＥｊに接続されている。
【００１２】
上記構成により、奇数位相出力端子ＣＯＵＴＯｊと、偶数位相出力端子ＣＯＵＴＥｊとに、インバータ２段分の遅延差を有する信号を発生させている。
【００１３】
このように、従来の粗調整遅延回路においては、インバータ対により２段分ごとに遅延信号を発生させ、遅延段を構成するインバータ対の奇数番目の組の出力と、遅延段を構成するインバータ対の偶数番目の組の出力とを選択して、２段分の遅延差を持つ２つの信号を出力するように構成されている。そして、この異なるタイミングの２出力を微調遅延回路１８で補間することによって高精度の位相調整を実現している。
【００１４】
上述したように、粗調整遅延回路１０から出力されて補間される２出力の遅延時間差は、最低でもインバータ２段分となる。このため、微調遅延回路１８では、最低でもインバータ２段分の遅延時間差を持つ信号に対して補間を行なうことになる。
【００１５】
例えば、図９に示すように、インバータ２段分の差分の信号をＥ０及びＯ０とし、補間された信号をＭＩＸ０＿Ｔとすると、遅延制御回路２２からの制御信号によってＥ０の寄与が１００％と制御された場合、ＭＩＸ０＿Ｔの立下り波形はＥ０のみによって決められる。
【００１６】
一方、Ｏ０の寄与が１００％の場合、ＭＩＸ０＿Ｔの立下り波形はＯ０のみによって決められる。さらに、Ｅ０とＯ０の補同比率に応じて、ＭＩＸ０＿Ｔの立下り波形、すなわちＭＩＸ０ＵＴの立下りタイミングは決められる。なお、ＭＩＸ０ＵＴの立上りタイミングは、逆相信号を同様に補間する回路によって決められる。
【００１７】
ここで、図９に示すように、インバータの遅延時間をｔＤとすると、２ｔＤ差の入力Ｅ０とＯ０を線形に補間するために、しきい値ＶＤＤ／２まで補間信号ＭＩＸ０＿Ｔが放電される時間は２ｔＤ以上を要する。さらにＥ０−Ｏ０間の遅延時間２ｔＤ、及び補間信号ＭＩＸ０＿ＴがＶＳＳに到達する時間２ｔＤを要するため、補間信号ＭＩＸ０＿Ｔの立ち下がり動作に合計６ｔＤを要する。すなわち、両エッジを補間するためには、補間回路の最小動作周期ｔＣＹＣは１２ｔＤとなり、ＤＬＬ回路の最大動作周波数を律速していた。したがって、ＤＬＬ回路の最大動作周波数を向上させるために、この補間回路の最小動作周期ｔＣＹＣを短縮することが望まれていた。
【特許文献１】特開２００３−９１３３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上述したように、従来のＤＬＬ回路においては、最低でもＣＭＯＳゲート回路（例えば、インバータ）２段分の遅延時間差を持つ信号に対して補間を行なっており、その分、補間回路の最小動作周期ｔＣＹＣが長くなりＤＬＬの最大動作周波数を律速していた。このため、ＤＬＬ回路の最大動作周波数を高めるために、この補間回路の最小動作周期ｔＣＹＣを短縮することが望まれていた。
【００１９】
本発明は、斯かる実情に鑑みなされたものであり、本発明の目的は、補間回路の最小動作周期を低減でき、ＤＬＬの最大動作周波数を向上させることができる、ＤＬＬ回路、及び半導体装置を提供することにある。
【課題を解決するための手段】
【００２０】
本発明は上記課題を解決するためになされたものであり、本発明のＤＬＬ回路は、複数の第１の遅延素子を有し、第１の信号を遅延して第２の信号を出力する第１の遅延回路と、複数の第２の遅延素子を有し、前記第１の信号を遅延して第３の信号を出力する第２の遅延回路とを備え、前記第１の信号の一方から他方への論理レベルの変化に対応して前記第２の信号に現れる一方から他方への論理レベルの変化の遅延時間と、前記変化に対応して前記第３の信号に現れる一方から他方への論理レベルの変化の遅延時間との差は前記第１の遅延素子１段の遅延時間と実質的に等しいことを特徴とする。
【００２１】
また、本発明のＤＬＬ回路は、前記第１の遅延素子の数と前記第２の遅延素子の数とは互いに等しいことを特徴とする。
【００２２】
また、本発明のＤＬＬ回路は、前記遅延素子の各々はＭＯＳトランジスタを含んで構成され、複数の前記第２の遅延素子のうち少なくとも一つはゲート長において前記第１の遅延素子と異なっていることを特徴とする。
【００２３】
また、本発明のＤＬＬ回路は、前記遅延素子の各々はＭＯＳトランジスタを含んで構成され、複数の前記第２の遅延素子のうち少なくとも一つはゲート幅において前記第１の遅延素子と異なっていることを特徴とする。
【００２４】
また、本発明のＤＬＬ回路は、前記第１及び第２の遅延回路の各々は第４の信号及び選択信号をさらに受け、前記選択信号が第１の状態のときは前記第１の信号に応答して前記第２及び第３の信号を出力し、第２の状態のときは前記第１の信号に代えて前記第４の信号に応答して前記第２及び第３の信号を出力することを特徴とする。
【００２５】
また、本発明のＤＬＬ回路は、入力信号に対して所定の遅延量を有する出力信号を発生するＤＬＬ回路において、前記入力信号を遅延した中間信号であってその遅延量の変化単位が遅延素子１段分の遅延量よりも大きい中間信号を生成し出力する粗調整遅延部と、前記中間信号を遅延した第１及び第２の信号であってそれぞれの前記中間信号に対する遅延量の差が遅延素子１段分の遅延量に実質的に等しい前記第１及び第２の信号を生成し前記出力信号を発生する微調整遅延部とを備えることを特徴とする。
【００２６】
また、本発明のＤＬＬ回路は、前記微調整遅延部は、前記中間信号を受けて前記第１及び第２の信号を発生する第１微調整遅延回路と、前記第１及び第２の信号を合成し出力端に前記出力信号を発生する第２微調整遅延回路とを備えたことを特徴とする。
【００２７】
また、本発明のＤＬＬ回路は、前記第２微調整遅延回路は、入力ノードに前記第２の信号を受け、出力が前記出力端に接続された第１の制御回路と、入力ノードに前記第３の信号を受け、出力が前記出力端に接続された第２の制御回路とを備えたことを特徴とする。
【００２８】
また、本発明のＤＬＬ回路は、前記中間信号は、第１の中間信号及び第２の中間信号からなり、前記第１の中間信号と前記第２の中間信号とは、前記入力信号に対して異なる遅延時間を有し、前記微調整遅延部は前記第１及び第２の中間信号のうち前記入力信号に対する遅延量が小さいほうの信号に応答して前記第１及び第２の信号を生成することを特徴とする。
【００２９】
また、本発明のＤＬＬ回路は、前記出力信号を受け、レプリカ出力信号を発生するレプリカ回路と、前記レプリカ出力信号の位相と前記入力信号の位相との位相差を検知し、位相判定信号を発生する位相検知回路と、前記位相判定信号に基づき前記第１及び第２の中間信号の前記入力信号に対する遅延量を示す情報を生成し、前記情報を前記微調整遅延部に供給する遅延制御回路とを備えたことを特徴とする。
【発明の効果】
【００３０】
本発明のＤＬＬ回路においては、ＣＭＯＳゲート回路２段分の遅延差（例えば、インバータ２段分の遅延差）を有する信号を、ＣＭＯＳゲート回路１段分の遅延差（例えば、インバータ１段分の遅延差）を有する信号に変換し、この１段分の遅延差を有する信号に基づいて位相を調整するようにしたので、これにより、補間回路の最小動作周期を低減し、ＤＬＬの最大動作周波数を大幅に向上させることができる。
【発明を実施するための最良の形態】
【００３１】
［本発明のＤＬＬ回路の構成］
図１は、本発明の実施の形態に係わるＤＬＬ回路の構成を示す図である。
図１に示すＤＬＬ回路は、粗調整遅延部３０、微調整遅延部３１、レプリカ回路１７、位相検知回路２１及び遅延制御回路２２を有している。粗調整遅延部３０は、粗調整遅延回路１０、マルチプレクサ１２、１３を含み、微調整遅延部３１は、第１の微調整遅延回路（第１微調整遅延回路）１４と、第２の微調整遅延回路（第２微調整遅延回路）１５を含む。
また、図１に示すＤＬＬ回路において、粗調整遅延回路１０と、マルチプレクサ１２、１３と、位相検知回路２１は、図６に示す従来技術のＤＬＬ回路と同様な構成のものであり、同一の符号を付している。また、遅延制御回路２２についても図６と同様な構成であるが、図１に示す遅延制御回路２２は、第１微調整遅延回路１４へ出力する信号ＳＥＬＲＥ、ＳＥＬ４ＩＮＶＥを生成する点と、第２微調整遅延回路１５へ出力する電圧信号ＶＰＥＯ、ＶＮＥＯ、ＶＰＭ、ＶＮＭを生成する点とが異なる。
【００３２】
以下、図１を参照して、その構成について説明する。図１に示すＤＬＬ回路において、粗調整遅延回路１０は、複数の遅延素子１１を縦続接続して構成される遅延回路である。この粗調整遅延回路１０は、基準クロック信号を入力し、互いに異なる遅延時間の複数のタップのうち選択されたタップより、入力した信号を遅延させた信号を出力する遅延回路（「ディレイライン」ともいう）である。
【００３３】
マルチプレクサ１２（ＯＤＤ）は、粗調整遅延回路１０の奇数番目のタップから出力される奇位相信号の一つを選択して出力するスイッチであり、マルチプレクサ（ＥＶＥＮ）１３は、粗調整遅延回路１０の偶数番目のタップから出力される偶位相信号の一つを選択して出力するスイッチである。
【００３４】
マルチプレクサ１２、１３から出力される奇位相信号（Ｏ０）と偶位相信号（Ｅ０）は、第１の微調整遅延回路１４に入力される。また、第１の微調整遅延回路１４から出力される信号ＰＨＥ０及びＰＨＭは、第２の微調整遅延回路（ＦＤＬ；Fine Delay Line）１５の入力信号となる。第２の微調整遅延回路１５は補間回路である。
【００３５】
バッファ回路１６は、ＤＱ信号を出力するためのバッファ回路であり、レプリカ回路１７は、バッファ回路１６のレプリカ（複製）であり、バッファ回路１６と同じプロセス、電圧、温度依存性（ＰＶＴ依存性）をもつバッファ回路である。
【００３６】
位相検知回路２１は、入力される基準クロック信号と、レプリカ回路１７の出力信号（レプリカ出力）との位相比較を行ない、位相差の信号を位相判定結果として、遅延制御回路２２に出力する回路である。
【００３７】
遅延制御回路２２は、位相検知回路２１から出力される位相判定結果の信号を基に、遅延調整量を決定し、粗調整遅延回路１０及びマルチプレクサ１２、１３における遅延信号の選択信号を生成する。また、遅延制御回路２２は、第１の微調整遅延回路１４を制御する制御信号ＳＥＬＲＥ及びＳＥＬ４ＩＮＶを生成し、また、第２の微調整遅延回路１５を制御する制御電圧信号ＶＰＥ０、ＶＮＥ０、ＶＰＭ、ＶＮＭを生成する。
【００３８】
この遅延制御回路２２は、位相検知回路２１から出力される位相判定結果の信号を基に、アップ（ＵＰ）／ダウン（ＤＯＷＮ）するカウンタ２３と、カウンタ２３における計測値をデジタル／アナログ変換して出力するＤＡＣ（ＤＡコンバータ）２４を備えており、第２の微調整遅延回路１５を制御する制御電圧信号ＶＰＥ０、ＶＮＥ０、ＶＰＭ、ＶＮＭは、ＤＡＣ２４から出力される。
【００３９】
なお、前述の第１の信号は、信号Ｅ０（偶位相信号）が、第２の信号は、信号Ｏ０（奇位相信号）がそれぞれ相当する。また、第３の信号は、信号ＰＨＥＯが相当し、第４の信号は信号ＰＨＭが相当する。また、前述の遅延制御回路２２から出力される第１の制御信号は、遅延制御回路２２からマルチプレクサ１２、１３に出力される信号が相当し、前述の第２の制御信号は、第１の微調整遅延回路１４に出力される信号ＳＥＬＲＥ、ＳＥＬ４ＩＮＶが相当する。また、前述の第３の制御信号は、第２の微調整遅延回路１５に出力される制御電圧信号ＶＰＥ０、ＶＮＥＯ、ＶＰＭ、ＶＮＭが相当する。
【００４０】
図２は、図１に示すＤＬＬ回路における第１の微調整遅延回路１４の構成を示す図である。この第１の微調整遅延回路１４は、粗調整遅延回路１０により生成される偶数段相当遅延インバータによる２段差の遅延信号Ｏ０、Ｅ０から１段差の遅延信号ＰＨＥ０、ＰＨＥＭを生成する回路である。
【００４１】
図２に示す第１の微調整遅延回路１４において、偶位相信号である遅延信号Ｅ０がインバータ１００に入力され、奇位相信号である遅延信号Ｏ０がインバータ１２０に入力される。
【００４２】
インバータ１００に入力された遅延信号Ｅ０は、インバータ１００により論理反転され、３段インバータ１０１、１０２、１０３を含む遅延部１３０の入力信号となり、また、４段相当のインバータ１１１、１１２、１１３を含む遅延部１３１の入力信号となる。ここで、「４段相当インバータ」とは４段分の遅延時間を持つ３段構成のインバータである。
【００４３】
一方、インバータ１２０に入力された遅延信号Ｏ０は、インバータ１２０により論理反転され、３段インバータ１２１、１２２、１２３を含む遅延部１３２の入力信号となり、また、４段相当のインバータ１１４、１１５、１１３を含む遅延部１３３の入力信号となる。
【００４４】
図に示す４段相当のインバータの内、インバータ１１２及び１１５がトライステートのインバータで構成され、遅延制御回路２２から出力される制御信号ＳＥＬ４ＩＮＶＥよって、入力される遅延信号Ｅ０及びＯ０のうち早い信号が選択され、インバータ１１６及び１１７を通して、第２の微調整遅延回路１５への入力信号ＰＨＭが生成される。
【００４５】
また、遅延信号Ｅ０は、インバータ１００、３段インバータ１０１、１０２、１０３を経て、信号ＣＤＬＥとして出力され、この信号ＣＤＬＥはトライステートのインバータ１０４の入力信号となる。一方、遅延信号Ｏ０は、インバータ１２０、３段インバータ１２１、１２２、１２３を経て、信号ＣＤＬＯとして出力され、この信号ＣＤＬＯはトライステートのインバータ１０６の入力信号となる。
【００４６】
このトライステートのインバータ１０４及び１０６のコントール端子は共通接続されるとともに、遅延制御回路２２から出力される制御信号ＳＥＬＲＥが入力される。また、インバータ１０４及びインバータ１０６の出力側は共通接続されるとともに、インバータ１０５の入力に接続されている。この構成により、制御信号ＳＥＬＲＥによって、遅延信号Ｅ０及びＯ０の内から一方の信号が選択され、第２の微調整遅延回路１５への入力信号ＰＨＥ０が生成される。
【００４７】
なお、図２に示す例では、３段構成のインバータ（例えば、インバータ１０１、１０２、１０３）と、４段相当の３段構成のインバータ（例えば、インバータ１１１、１１２、１１３）を使用する例を示したが、これは、「２段構成のインバータと、３段相当の２段構成のインバータ」としてもよく、また、「４段構成のインバータと、５段相当の４段構成のインバータ」としてもよい。すなわち、また、「ｎ（ｎ≧２）段構成のインバータと、ｎ＋１段相当のｎ段構成のインバータ」とすることができる。また、インバータは他のＣＭＯＳゲート回路であってもよく、例えば、ナンド（ＮＡＮＤ）回路であってもよい。
【００４８】
なお、前述の遅延部１３１及び遅延部１３３の遅延時間は、インバータ１１１〜１１５を構成するＭＯＳトランジスタのゲート長、ゲート幅を調整することで、４段相当の遅延時間に調整することが可能である。
【００４９】
図４（Ａ）に、本発明に好適な補間回路、すなわち、第２の微調整遅延回路１５の構成例を示す。図４（Ａ）に示す補間回路は、２つのクロックドインバータを有している。第１のクロックドインバータは、ＰｃｈＭＯＳトランジスタＭＰ１１と、ＰｃｈＭＯＳトランジスタＭＰ１２と、ＮｃｈＭＯＳトランジスタＭＮ１１と、ＮｃｈＭＯＳトランジスタＭＮ１２とを直列に接続して構成されている。
【００５０】
このＭＰ１１等で構成される第１のクロックドインバータにおいて、トランジスタＭＰ１１のソースは電源ＶＤＤに接続されており、トランジスタＭＮ１２のソースは接地電位ＧＮＤに接続されている。また、トランジスタＭＰ１１及びＭＮ１２は、ゲートが共通接続されており、この共通接続されたゲートに、第１の微調整遅延回路１４においてＥ０側またはＯ０側から生成された制御電圧信号ＰＨＥ０が入力される。また、トランジスタＭＰ１２のゲートには遅延制御回路２２で生成される制御電圧信号ＶＰＥ０が入力され、トランジスタＭＮ１１のゲートには、遅延制御回路２２で生成される制御電圧信号ＶＮＥ０が入力される。
【００５１】
また、もう一方の第２のクロックドインバータは、ＰｃｈＭＯＳトランジスタＭＰ２１と、ＰｃｈＭＯＳトランジスタＭＰ２２と、ＮｃｈＭＯＳトランジスタＭＮ２１と、ＮｃｈＭＯＳトランジスタＭＮ２２とを直列に接続して構成されている。
【００５２】
このＭＰ２１等で構成される第２のクロックドインバータにおいて、トランジスタＭＰ２１のソースは電源ＶＤＤに接続されており、トランジスタＭＮ２２のソースは接地電位ＧＮＤに接続されている。また、トランジスタＭＰ２１及びＭＮ２２は、ゲートが共通接続されており、この共通接続されたゲートに、第１の微調整遅延回路１４においてＥ０側またはＯ０側の早い方の信号側から生成された信号ＰＨＭが入力される。また、トランジスタＭＰ２２のゲートには遅延制御回路２２で生成される制御電圧信号ＶＰＭが入力され、トランジスタＭＮ２１のゲートには、遅延制御回路２２で生成される制御電圧信号ＶＮＭが入力される。
【００５３】
また、第１のクロックドインバータの出力端子（トランジスタＭＰ１２のドレインとトランジスタＭＮ１１のドレインの接続点）と、第２のクロックドインバータの出力端子（トランジスタＭＰ２２のドレインとトランジスタＭＮ２１のドレインの接続点）とは、ノードＭＩＸ０により共通接続されており、ノードＭＩＸ０の出力信号は、２段のインバータ１５１及び１５２を通して、信号ＭＩＸＯＵＴとして出力される。
このように、補間回路は、２つのクロックドインバータを使用して容易に構成することが可能である。
【００５４】
図４に示す補間回路の構成により、位相検知回路２１の比較結果によって制御される遅延制御回路２２内のカウンタ２３及びＤＡＣ２４により生成される信号ＶＰＥ０、ＶＮＥＯ、ＶＰＭ、ＶＮＭと、第１の微調整遅延回路１４から入力される信号入力ＰＨＥ０とＰＨＭから、補間ノードＭＩＸ０の立上り及び立下り波形を制御することで、出力ＭＩＸＯＵＴのタイミングが決定される。
【００５５】
例えば、図４（Ｂ）の波形のように、遅延制御回路２２からの信号によってＰＨＥ０の寄与が１００％と制御された場合、ＶＰＥ０が低電位、ＶＮＥ０が高電位となり、ＭＩＸＯの立下り波形は信号ＰＰＥ０のみによって決まる。また、遅延制御回路２２からの信号によってＰＨＭの寄与が１００％と制御された場合、ＶＰＭが低電位、ＶＮＭが高電位となり、ＭＩＸＯの立下り波形は信号ＰＨＭのみによって決まる。さらに、信号ＰＨＥ０とＰＨＭとの補同比率に応じて、ＭＩＸＯの立下り波形、すなわちＭＩＸＯＵＴの立下りタイミングは決められる。
【００５６】
なお、本発明のＤＬＬ回路においては、効果を最大限にするために、立上り及び立下りの制御信号は共有される。また、デューティ制御回路（図示せず）を粗調整遅延回路１０の前に前置し、デューティ補正をかけたクロックを粗調整遅延回路１０及び第１の微調整遅延回路１４及び第２の微調整遅延回路１５に入力する構成とすることもできる。
【００５７】
なお、前述の第１のＰｃｈＭＯＳトランジスタはＰｃｈＭＯＳトランジスタＭＰ１１が、第２のＰｃｈＭＯＳトランジスタはＰｃｈＭＯＳトランジスタＭＰ１２が、第１のＮｃｈＭＯＳトランジスタはＮｃｈＭＯＳトランジスタＭＮ１１が、第２のＮｃｈＭＯＳトランジスタはＮｃｈＭＯＳトランジスタＭＮ１２がそれぞれ相当する。また、前述の第３のＰｃｈＭＯＳトランジスタはＰｃｈＭＯＳトランジスタＭＰ２１が、第４のＰｃｈＭＯＳトランジスタはＰｃｈＭＯＳトランジスタＭＰ２２が、第３のＮｃｈＭＯＳトランジスタはＮｃｈＭＯＳトランジスタＭＮ２１が、第４のＮｃｈＭＯＳトランジスタはＮｃｈＭＯＳトランジスタＭＮ２２がそれぞれ相当する。また、前述の第１の制御電圧信号は信号ＶＰＥ０が、第２の制御電圧信号は信号ＶＮＥ０が、第３の制御電圧信号は信号ＶＰＭが、第４の制御電圧信号は信号ＶＮＭがそれぞれ相当する。
【００５８】
［本発明のＤＬＬ回路の動作の説明］
次に、図２に示す第１の微調整遅延回路（１段差生成回路）１４における遅延回路の動作を、図３に示す段数対照表を用いて説明する。
【００５９】
まず、粗調整遅延回路１０において遅延時間最短の出力対が選択され、Ｅ０がＯ０に先行する場合、Ｅ０を０段目とすると、Ｏ０は２段差の２段目となる（表の第１列）。
【００６０】
この場合、遅延制御回路２２から出力される信号がＨｉｇｈ（ＳＥＬＲＥ＝Ｈ）となって、ＰＨＥ０はＥ０からのＣＤＬEが選択されるため６段目（インバータ１００、１０１、１０２、１０３、１０４、１０５）となる。また、遅延制御回路２２から出力される信号ＳＥＬ４ＩＮＶＥがＨｉｇｈ（ＳＥＬ４ＩＮＶＥ＝Ｈ）となって、信号ＣＤＬMはＥ０からの遅延が選択されるため「インバータ１段（インバータ１００）＋４段相当インバータ４段分（インバータ１１１、１１２、１１３）」によって５段目となり、さらに信号ＰＨＭは、インバータ１１６、１１５により7段目となる。すなわち、信号ＰＨＥ０とＰＨＭの差は「６→７段」の１段となり、これが、第２の微調整遅延回路１５により補間される。
【００６１】
このときの第１の微調整遅延回路１４おいて生成される１段差波形（シミュレーション波形）を図５に示す。図５において、粗調整遅延回路１０から出力される信号Ｅ０及びＯ０は、２段差（２×ｔＤ）の信号である。この信号Ｅ０及びＯ０から信号ＣＤＬＥ、ＣＤＬＭ、及びＣＤＬＤ生成され、さらに信号ＰＨＥ０及びＰＨＭが生成される。この信号ＰＨＥ０及びＰＨＭは１段差（１×ｔＤ）の信号であり、この信号ＰＨＥ０及びＰＨＭが補間回路である第２の微調整遅延回路１５に入力される。
【００６２】
第２の微調整遅延回路１５では、図４（Ｂ）に示すようにＰＨＥ０の寄与が１００％の最速からＰＨＭの寄与１００％までの１段差が補間される。
【００６３】
つづいて、信号ＰＨＭの寄与が１００％になりさらに遅延時間を増加させようとすると、信号ＳＥＬＲＥがＬｏｗ（ＳＥＬＲＥ＝L）となり、信号ＰＨＥ０はＯ０からの遅延が選択されるため８段目となり（信号Ｏ０は信号Ｅ０より２段遅れているため）、信号ＰＨＭは７段目のままなので、ＰＨＭとＰＨＥ０の差は「７→８段」の１段となる（表１の第２列）。
【００６４】
さらに、Ｏ０の寄与が１００％となると、粗調整遅延回路１０の出力対のＥ０側が切り替わって、Ｏ０が２段目、Ｅ０が４段目になり、第３列のように信号ＰＨＥ０と信号ＰＨＭの差が「８→９」段の１段となる。同様にして、遅延時間を増大させるときには、常に１段差を補間することになる。
【００６５】
ここで補間回路は、図４（Ｂ）に示すように、従来例の半分である１ｔＤ差の入力信号ＰＨＥ０とＰＨＭを補間すればよいので、しきい値ＶＤＤ／２まで補間ノードが放電される時間は１ｔＤ以上しか要しない。さらにＰＨＥ０−ＰＨＭ間の遅延時間は１ｔＤ、補間ノードがＶＳＳに到達する時間は１ｔＤしか要しない。すなわち、補間ノードの立ち下がり動件には合計３ｔＤ、両エッジを補間するためには補間回路の最小周期ｔＣＹＣは６ｔＤ、すなわち従来の１２ｔＤの半分となり、ＤＬＬの最大動作周波数は大幅に向上する。
【００６６】
なお、以上の説明のように、１段差生成回路では立上り信号と立下り信号は分離していないが、これは粗調整遅延回路１０の遅延素子列が１列で補間回路の制御も単純になるという理由の他に、図４（Ｂ）に示すように、立上りと立下りで補間比率を共通にすることで、補間回路でのパルス幅を補間比率によらず一定として、Ｈｉｇｈ幅及びＬｏｗ幅を一定にし、その和、すなわち最小動作周期を最小にできるという利点を有する。その結果、ＤＬＬ回路の最大動作周波数を向上させることが可能になる。
【００６７】
さらに、クロック信号のデューティを検知する回路とデューティ調整回路（図示せず）を設け、デューティを５０％に調整するためのデューティ調整回路を粗調整遅延回路１０の入力側に前置して、補間回路の入力パルスのＨｉｇｈ幅とＬｏｗ幅を一定にすると、よりいっそう効果的である。
【００６８】
［本発明の他の実施の形態］
上述した実施の形態では、第１の微調整遅延回路（１段差生成回路）として、４段分相当の遅延時間を有する３段構成のインバータを使用する例を示したが、レイテンシを最小にするために３段分の遅延時間の２段バッファの構成例も挙げることができる。また、サイクル時間を最小にしたときに波形なまりを最小にするためにフアンアウトをよくした５段分の遅延時間の４段バッファの構成例も挙げられる。
【００６９】
以上、説明したように、本発明のＤＬＬ回路では、第１の微調整遅延回路によって、２つの入力信号の遅延差をインバータ２段分から１段分に半減することで、第２の微調整遅延回路（補間回路）における最小動作周期を半減し、ＤＬＬの最大動作周波数を大幅に向上させることができる。
【００７０】
以上、本発明の実施の形態について説明したが、本発明のＤＬＬ回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００７１】
なお、本発明の請求項１に記載の第１の信号は、遅延信号Ｅ０又は遅延信号Ｏ０のいずれか一方に対応し、請求項５に記載の第４の信号は、遅延信号Ｅ０又は遅延信号Ｏ０のいずれか他方に対応する。また、本発明に記載の第１の遅延素子は、インバータ１０１、１０２、１０３、１２１、１２２、１２３に対応し、第１の遅延回路は、遅延部１３０、１３２に対応する。また、本発明の請求項１に記載の第２の信号は、信号ＣＤＬＥ及び信号ＣＤＬＯに対応し、本発明の請求項１に記載の第３の信号は、信号ＣＤＬＭに対応する。
また、本発明に記載の第２の遅延素子は、インバータ１１１〜１１５に対応し、第２の遅延遅延回路は、遅延部１３１に対応する。
また、本発明に記載の選択信号は、信号ＳＥＬ４ＩＮＶＥ及び信号ＳＥＬＲＥに対応する。また、本発明に記載の第１の状態は、信号ＳＥＬ４ＩＮＶＥ及び信号ＳＥＬＲＥが共にＨｉｇｈの状態に対応する。また、本発明に記載の第２の状態は、信号ＳＥＬ４ＩＮＶＥ及び信号ＳＥＬＲＥがともにＬｏｗの状態に対応する。
【００７２】
また、本発明に記載の中間信号は、奇位相信号（Ｏ０）及び偶位相信号（Ｅ０）に対応し、本発明の請求項６に記載の第１の信号は、信号ＰＨＥＯ及び信号ＰＨＭのいずれか一方に対応し、本発明の請求項６に記載の第２の信号は、信号ＰＨＥＯ及び信号ＰＨＭのいずれか他方に対応する。また、本発明の正牛工６に記載の出力信号は、第２の微調整遅延回路１５の出力信号である信号ＭＩＸＯＵＴ、すなわち、出力クロック信号に対応する。
また、本発明に記載の第１の制御回路は、第１及び第２のクロックドインバータのいずれか一方に対応し、本発明に記載の第２の制御回路は、第１及び第２のクロックドインバータのいずれか他方に対応する。
また、本発明に記載の第１の中間信号は、奇位相信号（Ｏ０）及び偶位相信号（Ｅ０）のいずれか一方に対応し、第２の中間信号は、奇位相信号（Ｏ０）及び偶位相信号（Ｅ０）のいずれか他方に対応する。
【図面の簡単な説明】
【００７３】
【図１】本発明の一実施形態に係るＤＬＬ回路の構成図である。
【図２】第１の微調整遅延回路の構成を示す図である。
【図３】第１の微調整遅延回路の動作を説明するための段数対照表を示す図である。
【図４】第２の微調整遅延回路（補間回路）の構成を示す図である。
【図５】第１の微調整遅延回路におけるシミュレーション波形を示す図である。
【図６】従来のＤＬＬ回路の構成例を示す図である。
【図７】粗調整遅延回路の構成例を示す図である。
【図８】図７の粗調整遅延回路（ＣＤＬ）一段の構成を示す図である
【図９】従来の補間回路の動作を説明するための図である。
【符号の説明】
【００７４】
ＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２…ＮｃｈＭＯＳトランジスタ
ＭＰ１１、ＭＰ１２、ＭＰ２１、ＭＰ２２…ＰｃｈＭＯＳトランジスタ
１０…粗調整遅延回路、１１…遅延素子、１２、１３…マルチプレクサ
１４…第１の微調整遅延回路、１５…第２の微調整遅延回路
１６…バッファ回路、１７…レプリカ回路
２１…位相検知回路、２２…遅延制御回路、２３…カウンタ、２４…ＤＡＣ
３０…粗調整遅延部、３１…微調整遅延部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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