(57)【特許請求の範囲】
【請求項１】
負荷の通電経路に直列に接続される電圧駆動型の半導体スイッチング素子を駆動対象とするもので、
前記半導体スイッチング素子の制御端子に、第１駆動電圧Ｖ１を印加する第１駆動電圧印加手段と、
前記制御端子に、前記第１駆動電圧Ｖ１よりも高い電位の第２駆動電圧Ｖ２を印加する第２駆動電圧印加手段と、
前記半導体スイッチング素子をオンさせる場合に、最初に前記第１駆動電圧印加手段を動作させ、所定の遅延時間が経過した後に前記第２駆動電圧印加手段を動作させるように制御する電圧印加制御手段とを備え、
前記第１駆動電圧印加手段は、
ソースを共通に直列接続される２つのＭＯＳＦＥＴを、第１駆動電圧供給用のスイッチとして使用し（以下、前記２つのＭＯＳＦＥＴをスイッチ用ＦＥＴと称す）、
前記２つのスイッチ用ＦＥＴのゲートに、前記第１駆動電圧Ｖ１及び／又は前記第２駆動電圧Ｖ２に応じて定まるソース電位に対し、当該スイッチ用ＦＥＴをフルオン状態にする電圧ＶON，前記スイッチ用ＦＥＴをフルオフ状態にする電圧ＶOFFを出力するため、
前記電圧ＶON，前記電圧ＶOFFの何れかに夫々対応するハイレベル基準電圧とローレベル基準電圧との間に、ドレインを共通に直列接続されるＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴと、
電源Ｖｐが供給されて前記ＰチャネルＭＯＳＦＥＴを駆動するＰＭＯＳ駆動手段と、
電源Ｖｎが供給されて前記ＮチャネルＭＯＳＦＥＴを駆動するＮＭＯＳ駆動手段とを備え、
少なくとも前記ＰＭＯＳ駆動手段に、前記ＰチャネルＭＯＳＦＥＴをフルオンするため、当該ＦＥＴのゲートに前記ハイレベル基準電圧に対してゲート耐圧を超えない範囲でフルオン電圧（＞０Ｖ）を与えるフルオン用電源を備えることを特徴とする半導体スイッチング素子駆動回路。
【請求項２】
前記２つのスイッチ用ＦＥＴをＮチャネルＭＯＳＦＥＴで構成し、
前記ＰＭＯＳ駆動手段は、前記電圧ＶONが自身の駆動対象であるＰチャネルＭＯＳＦＥＴのソースに与えられ、
前記ＮＭＯＳ駆動手段は、前記電圧ＶOFFとしてグランド電位が自身の駆動対象であるＮチャネルＭＯＳＦＥＴのソースに与えられ、
前記電圧ＶONは、スイッチ用ＦＥＴの閾値電圧をＶthとすると、以下の電圧条件
（ゲート耐圧）＞ＶON−Ｖ１＞Ｖth
を満たすように設定され、
前記スイッチ用ＦＥＴの閾値電圧Ｖthより高く、且つ前記スイッチ用ＦＥＴのゲート耐圧よりも低い電圧をＶｚとすると、前記ＰＭＯＳ駆動手段のフルオン電圧は（Ｖｐ−Ｖｚ）に設定されていることを特徴とする請求項１記載の半導体スイッチング素子駆動回路。
【請求項３】
前記２つのスイッチ用ＦＥＴをＰチャネルＭＯＳＦＥＴで構成し、
前記ＰＭＯＳ駆動手段は、前記電圧ＶOFFが自身の駆動対象であるＰチャネルＭＯＳＦＥＴのソースに与えられ、
前記ＮＭＯＳ駆動手段は、前記電圧ＶONが自身の駆動対象であるＮチャネルＭＯＳＦＥＴのソースに与えられ、
前記スイッチ用ＦＥＴの閾値電圧Ｖthより高く、且つ前記スイッチ用ＦＥＴのゲート耐圧よりも低い電圧をＶｚとすると、
前記ＮＭＯＳ駆動手段は、自身のＮチャネルＭＯＳＦＥＴのゲートに、ハイレベルとして電圧Ｖｎ（＝ＶON＋Ｖｚ）を、ローレベルとして電圧ＶONを出力し、
前記ＰＭＯＳ駆動手段は、自身のＰチャネルＭＯＳＦＥＴのゲートに、ハイレベルとして電圧Ｖｐを、ローレベルとして前記フルオン電圧（Ｖｐ−Ｖｚ）を出力し、
前記電圧Ｖｐは、以下の電圧条件
ＶOFF≦Ｖｐ＜ＶOFF＋（ゲート耐圧）
ＶOFF−（Ｖｐ−Ｖｚ）＞Ｖth
を満たすように設定されていることを特徴とする請求項１記載の半導体スイッチング素子駆動回路。
【請求項４】
前記電圧印加制御手段は、前記第２駆動電圧印加手段を動作させる直前に、前記第１駆動電圧印加手段による前記第１駆動電圧Ｖ１の印加を停止させてデッドタイムを設けることを特徴とする請求項１ないし３の何れかに記載の半導体スイッチング素子駆動回路。
【請求項５】
前記電圧印加制御手段は、前記第２駆動電圧印加手段により前記第２印加電圧Ｖ２を印加させている状態から、その印加を停止させた後に、再び前記第１駆動電圧印加手段により前記第１印加電圧を印加させることを特徴とする請求項１ないし４の何れかに記載の半導体スイッチング素子駆動回路。
【請求項６】
前記電圧印加制御手段は、前記第１駆動電圧印加手段により前記第１印加電圧の印加を開始させる直前に、前記第２駆動電圧印加手段による前記第２印加電圧の印加を停止させてデッドタイムを設けることを特徴とする請求項５記載の半導体スイッチング素子駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷の通電経路に直列に接続される電圧駆動型の半導体スイッチング素子を駆動対象とする駆動回路に関する。
【背景技術】
【０００２】
例えばＨブリッジ回路を構成するＩＧＢＴなどのスイッチング素子を駆動する場合には、以下のような問題がある。先ず放射ノイズの低減を図るため、例えば駆動回路がゲート抵抗を介してゲート電圧を供給することで、その上昇度合いが緩やかとなるように制御する必要がある。するとその一方で、ＩＧＢＴがオンした場合のコレクタ−エミッタ間電圧が大きくなり損失が増大するというデメリットが生じる。そこで、ゲート電圧を緩やかに立ち上げた後に、抵抗を介すことなくゲート電圧を付与可能なもう１つのスイッチング素子を用いる構成も提案されている。
【０００３】
ところが、Ｈブリッジ回路については、下アームがオンの状態で上アームをオンさせると、下アームのコレクタ−ゲート間の帰還容量を介してゲート−エミッタ間の入力容量が充電されて下アームもオンしてしまい、その結果上下アームが短絡するという現象が生じることがある。このような場合に短絡電流量を抑制するには、下アーム側のゲート抵抗値を大きくすれば良いが、すると上述したように、ＩＧＢＴがオンした場合のコレクタ−エミッタ間電圧が大きくなり損失が増大する。
【０００４】
以上のような問題を回避するため、特許文献１には以下のようなゲート駆動回路が開示されている。図１６は、特許文献１の図１相当図である。ＩＧＢＴ１のゲートとグランドとの間に、抵抗素子２及びスイッチ３の直列回路を接続し、電源ＶＤと上記ゲートとの間に、スイッチ４，ダイオード５及び抵抗素子６の直列回路を接続する。また、電源ＶＣ（＞ＶＤ）と上記ゲートとの間に、スイッチ７及び抵抗素子８の直列回路を接続する。そして、ゲート駆動信号により、スイッチ３及び４のオン，オフを制御すると共に、上記ゲート駆動信号を立上り遅延回路９により遅延させた信号により、スイッチ７のオン，オフを制御する。
【０００５】
以上のように構成されるゲート駆動回路によってＩＧＢＴ１をオンさせる場合には、ハイレベルのゲート駆動信号によりスイッチ３をオフ，スイッチ４をオンさせて、低電圧ＶＤをゲートに供給する。そして、立上り遅延回路９による遅延時間が経過すると、スイッチ７がオンして高電圧ＶＣをゲートに供給する。これにより、負荷駆動電源１０とＩＧＢＴ１のコレクタとの間に接続される負荷１１に通電が行われる。一方、ＩＧＢＴ１をオフさせる場合は、ローレベルのゲート駆動信号によりスイッチ３をオン，スイッチ４及び７をオフさせて、ゲートをグランド電位にする。したがって、スイッチ４のみがオンしている区間にＨブリッジ回路においてアーム短絡が発生しても、低電圧ＶＤにより短絡の影響を低減できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−７１９５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のゲート駆動回路１２においても、以下のような問題がある。特許文献１では、図１６に使用されているダイオード５は必須の構成ではなく削除しても良いものとされている。しかしながら、スイッチ３，４，７は一貫してスイッチのシンボルで図示されており、具体的にどのような構成のスイッチを用いるのか、については開示がない。このようなスイッチには、一般にオン抵抗が低いＭＯＳＦＥＴを用いることが多いが、ＭＯＳＦＥＴはソース−ドレイン間に寄生ダイオードが存在するため、そのダイオードを介した経路による電圧の回り込み等も含めて、どのような対策を採るべきかが現実的な問題となる。
【０００８】
例えば、ＣＭＯＳプロセスで製造される半導体集積回路では、２つのＭＯＳＦＥＴをソース共通で直列に接続することでスイッチを構成する場合があるが、これを特許文献１のスイッチ４に適用することを想定し、これを図１７に示す。図１７では、電源ＶＣ，ＶＤを夫々電源Ｖ１，Ｖ２（Ｖ１＜Ｖ２）に置き換え、スイッチ４に対応するものとして、２つのＰチャネルＭＯＳＦＥＴ１３及び１４で構成されるスイッチ１５を配置している。スイッチ７及び１５は、外部より与えられるゲート駆動信号を受けて、ゲート駆動制御部１６により制御される。以上がゲート駆動回路１７を構成している。また、抵抗素子８は削除しており、ゲート駆動回路１７は、抵抗素子１８を介してＩＧＢＴ１のゲートに接続されている。また、ＩＧＢＴ１のターンオフ時についてはここでは検討しないため、抵抗素子２及びスイッチ３に対応する構成は省略している。
【０００９】
２つのＰチャネルＭＯＳＦＥＴ１３及び１４は、それぞれの寄生ダイオード１３Ｄ，１４Ｄのカソードが共通に接続されているので、スイッチ７がオン，スイッチ１５がオフした場合に、電源Ｖ２より電源Ｖ１側への回り込みは寄生ダイオード１３Ｄにより阻止される。この時、ＰチャネルＭＯＳＦＥＴ１３及び１４のソース電位は、寄生ダイオード１４Ｄの順方向電圧をＶｆとすると（Ｖ２−Ｖｆ）となっている。逆に、スイッチ７がオフ，スイッチ１５がオンした場合のソース電位はＶ１となる。このように、スイッチ１５のオンオフ状態に応じてソース電位は変化することになる。
【００１０】
尚、スイッチ７については、電圧が逆流する等の問題がない前提であり、どのような構成を採用するかは特段問題にならないため、図１６の通りスイッチのシンボルで示している。スイッチ７の具体構成例としては、図１８に示すように（ａ）１つのＰチャネルＭＯＳＦＥＴで構成するもの，（ｂ）１つのＮチャネルＭＯＳＦＥＴで構成するもの，（ｃ）スイッチ１５と同様に２つのＰチャネルＭＯＳＦＥＴで構成するもの，（ｄ）２つのＮチャネルＭＯＳＦＥＴで構成するものが考えられる。
【００１１】
また、図１９はゲート駆動制御部１６の内部構成を示したもので、スイッチ１５を制御するための第１スイッチ制御部１９と、スイッチ７を制御するための第２スイッチ制御部２０とが独立した構成となっており、それぞれの駆動用電源をＶ４，Ｖ３とする。そして、図２０（ａ）は電源Ｖ４の電圧が電源Ｖ２の電圧に等しいとした場合に、スイッチ７，１５のオンオフ状態の変化に応じたＰチャネルＭＯＳＦＥＴ１３及び１４のゲート電位，ソース電位の変化をそれぞれ実線，破線で示している。
【００１２】
スイッチ７がオン，スイッチ１５がオフの場合は、第１スイッチ制御部１９によりＰチャネルＭＯＳＦＥＴ１３及び１４のゲート電位としてＶ２（＝Ｖ４）が付与される。逆に、スイッチ７がオフ，スイッチ１５がオンの場合は、第１スイッチ制御部１９によりＰチャネルＭＯＳＦＥＴ１３及び１４のゲート電位としてＧＮＤレベル（＝０Ｖ）が付与される。この時、破線で示すＰチャネルＭＯＳＦＥＴ１３及び１４のソース電位はＶ１となるので、ＰチャネルＭＯＳＦＥＴ１３及び１４のゲート−ソース間電圧はＶ１となる。
【００１３】
したがって、例えばＶ１＝１１Ｖ，Ｖ２＝１５Ｖであり、オン閾値電圧Ｖthが３Ｖ程度であれば、ＰチャネルＭＯＳＦＥＴ１３及び１４はオンする。ところが、ＰチャネルＭＯＳＦＥＴ１３及び１４のゲート耐圧が１０Ｖ程度であるとすれば、ゲート耐圧を超えるためこれらが破壊されるおそれがある。勿論、印加されるゲート−ソース間電圧に耐え得るＭＯＳＦＥＴを用いることができれば問題ないが、その場合、ＭＯＳＦＥＴの素子サイズが大きくなってしまう。
【００１４】
また、図２０（ｂ）は、電源Ｖ４の電圧が電源Ｖ１の電圧に等しいとした場合の（ａ）相当図である。スイッチ７がオン，スイッチ１５がオフの場合は、第１スイッチ制御部１９によりゲート電位としてＶ１（＝Ｖ４）が付与される。しかし、ソース電位は（Ｖ２−Ｖｆ）であるため、先に挙げた例；Ｖ１＝１１Ｖ，Ｖ２＝１５Ｖ，オン閾値電圧Ｖthが３Ｖ程度の場合ではゲート−ソース間電圧がオン閾値電圧Ｖthを上回る可能性があり、スイッチ１５の完全なオフ状態が保障されない。したがって、図２０に示す構成では、Ｖ１＞（ゲート耐圧）となる設定の場合は、ＰチャネルＭＯＳＦＥＴ１３及び１４の破壊防止と、フルオフ状態との双方が保障されないことが問題となる。
【００１５】
ここで、ＰチャネルＭＯＳＦＥＴ１３及び１４の破壊を防止するため、条件
（ゲート耐圧）＞Ｖｚ＞Ｖth
を満たす電圧Ｖｚを定め、ゲート駆動電圧Ｖ４より電圧Ｖｚを差し引いた電位を疑似ＧＮＤ電位（第１スイッチ制御部１９のローレベル出力）とした場合の図２０相当図を図２１として示す。すると、スイッチ７がオフ，スイッチ１５がオンの場合は、第１スイッチ制御部１９によりゲート電位として（Ｖ２−Ｖｚ）が付与されるので、ゲート−ソース間電圧ＶGSは｛Ｖ１−（Ｖ２−Ｖｚ）｝となる。スイッチ１５のオン条件は、ＶGS＞Ｖthであるから、
Ｖ１−（Ｖ２−Ｖｚ）＞Ｖth
Ｖ１−Ｖ２＞Ｖth−Ｖｚ
Ｖｚ−Ｖth＞Ｖ２−Ｖ１
となる。したがって、（Ｖ２−Ｖ１＞Ｖｚ−Ｖth）となる場合はＰチャネルＭＯＳＦＥＴ１３及び１４がフルオン状態にならない、という条件がある。先に挙げたＶ１，Ｖ２，Ｖthの例に加えて例えばＶｚ＝８Ｖであるとすると（Ｖ２−Ｖ１）が５Ｖを超えた場合はフルオン状態にならない。
【００１６】
また、図２１（ｂ）において、スイッチ７がオフ，スイッチ１５がオンの場合は、ゲート電位として（Ｖ１−Ｖｚ）が付与されるので、ゲート−ソース間電圧ＶGSは｛Ｖ１−（Ｖ１−Ｖｚ）｝＝Ｖｚとなる。したがって、ＰチャネルＭＯＳＦＥＴ１３及び１４の破壊を防止することはできる。しかし、スイッチ７がオン，スイッチ１５がオフの場合はＰチャネルＭＯＳＦＥＴ１３及び１４をフルオフすることは図２０（ｂ）のケースと同様にできない。
本発明は上記事情に鑑みてなされたものであり、その目的は、２つのＭＯＳＦＥＴを直列接続してなるスイッチを内蔵する場合に、駆動電源電圧の設定条件を緩和できる半導体スイッチング素子駆動回路を提供することにある。
【課題を解決するための手段】
【００１７】
請求項１記載の半導体スイッチング素子駆動回路によれば、第１駆動電圧印加手段は、ソースを共通に直列接続される２つのＭＯＳＦＥＴを第１駆動電圧供給用のスイッチとして使用し、これら２つのスイッチ用ＦＥＴのゲートに、スイッチ用ＦＥＴをフルオン状態にする電圧ＶON，フルオフ状態にする電圧ＶOFFを出力する。そのため、ハイレベル基準電圧とローレベル基準電圧との間に直列接続されるＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴと、それぞれ電源Ｖｐ，Ｖｎが供給されて動作するＰＭＯＳ駆動手段及びＮＭＯＳ駆動手段とを備え、更に、少なくともＰＭＯＳ駆動手段に、ＰチャネルＭＯＳＦＥＴをフルオンするため、そのゲートに、ハイレベル基準電圧に対してゲート耐圧を超えない範囲でフルオン電圧を与えるフルオン用電源を備える。
【００１８】
斯様に構成すれば、第１駆動電圧印加手段は、その出力部に見掛け上ＣＭＯＳインバータゲートを構成するＰチャネル，ＮチャネルＭＯＳＦＥＴをそれぞれ独立の電源Ｖｐ，Ｖｎにより駆動すると共に、前記ＰチャネルＭＯＳＦＥＴに対しては、フルオン用電源電圧によりゲート耐圧を超えない範囲でローレベル電圧を与えてフルオンさせることができる。したがって、スイッチ用ＦＥＴをフルオン，フルオフさせると共に、スイッチ用ＦＥＴ並びに第１駆動電圧印加手段を構成するＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴを、何れもゲート耐圧を確保しつつ駆動するため、第１駆動電圧Ｖ１，第２駆動電圧Ｖ２，電圧ＶON，基準電圧ＶOFF，フルオン用電源電圧間の調整を、より容易に行うことが可能となる。
【００１９】
請求項２記載の半導体スイッチング素子駆動回路によれば、第１駆動電圧印加手段は、２つのＮチャネルＭＯＳＦＥＴを第１駆動電圧供給用のスイッチとして使用する。この場合、２つのＮチャネルＭＯＳＦＥＴの寄生ダイオードは、アノードが共通となるように互いに逆方向に接続される。そして、ＰＭＯＳ駆動手段は、電圧ＶONが自身のＰチャネルＭＯＳＦＥＴのソースに与えられ、ＮＭＯＳ駆動手段は、電圧ＶOFFとしてグランド電位が自身のＮチャネルＭＯＳＦＥＴのソースに与えられる。この場合、電圧ＶONは、スイッチ用ＦＥＴの閾値電圧をＶthとすると、以下の電圧条件
（ゲート耐圧）＞ＶON−Ｖ１＞Ｖth
を満たすように設定され、スイッチ用ＦＥＴの閾値電圧Ｖthより高く、且つスイッチ用ＦＥＴのゲート耐圧よりも低い電圧をＶｚとすると、ＰＭＯＳ駆動手段のフルオン電圧は（Ｖｐ−Ｖｚ）に設定される。
【００２０】
この場合、ＰＭＯＳ駆動手段及びＮＭＯＳ駆動手段がそれぞれの駆動対象とするＦＥＴのゲートにローレベルを出力すれば、スイッチ用ＦＥＴのゲートには、ＰチャネルＭＯＳＦＥＴを介して電圧ＶONが与えられる。また、ＰＭＯＳ駆動手段及びＮＭＯＳ駆動手段がそれぞれの駆動対象とするＦＥＴのゲートにハイレベルを出力すれば、スイッチ用ＦＥＴのゲートには、ＮチャネルＭＯＳＦＥＴを介して電圧ＶOFF；グランド電位が与えられる。したがって、スイッチ用ＦＥＴをオン，オフさせる場合には、何れも確実にフルオン状態，フルオフ状態にすることができる。
【００２１】
また、スイッチ用ＦＥＴをオンさせるとそれらのソース電位は第１駆動電圧Ｖ１に等しくなるので、スイッチ用ＦＥＴのゲート−ソース間電圧は電位差（Ｖ１−ＶON）となり、この電位差をスイッチ用ＦＥＴのゲート耐圧未満に設定すれば良い。また、スイッチ用ＦＥＴをオフさせると、それらのソース電位は、半導体スイッチング素子をターンオフさせるためその制御端子がプルダウンされていればグランド電位に等しくなる。したがって、ゲート−ソース間電圧は０Ｖとなる。以上より、従来よりもスイッチ用ＦＥＴのゲート耐圧確保が容易になると共に、駆動回路の電源電圧を設定する場合の条件を緩和することができる。
【００２２】
請求項３記載の半導体スイッチング素子駆動回路によれば、第１駆動電圧印加手段は、２つのスイッチ用ＦＥＴをＰチャネルＭＯＳＦＥＴで構成する。この場合、２つのＰチャネルＭＯＳＦＥＴの寄生ダイオードは、カソードが共通となるように互いに逆方向に接続される。また、ＰＭＯＳ駆動手段は、電圧ＶOFFが自身のＰチャネルＭＯＳＦＥＴのソースに与えられ、ＮＭＯＳ駆動手段は、電圧ＶONが自身のＮチャネルＭＯＳＦＥＴのソースに与えられる。
【００２３】
そして、ＮＭＯＳ駆動手段は、ＮチャネルＭＯＳＦＥＴのゲートにハイレベルとして電圧Ｖｎ（＝ＶON＋Ｖｚ）を、ローレベルとして電圧ＶONを出力し、ＰＭＯＳ駆動手段は、ＰチャネルＭＯＳＦＥＴのゲートにハイレベルとして電圧Ｖｐを、ローレベルとして前記フルオン電圧（Ｖｐ−Ｖｚ）を出力する。ここで電圧Ｖｐは、以下の電圧条件
ＶOFF≦Ｖｐ＜ＶOFF＋（ゲート耐圧）
ＶOFF−（Ｖｐ−Ｖｚ）＞Ｖth
を満たすように設定される。
【００２４】
この場合、ＰＭＯＳ駆動手段及びＮＭＯＳ駆動手段がそれぞれの駆動対象とするＦＥＴのゲートにハイレベルを出力させると、スイッチ用ＦＥＴのゲートには、ＮチャネルＭＯＳＦＥＴを介して電圧ＶONが与えられる。また、ＰＭＯＳ駆動手段及びＮＭＯＳ駆動手段がそれぞれのＦＥＴのゲートにローレベルを出力させると、スイッチ用ＦＥＴのゲートに、ＰチャネルＭＯＳＦＥＴを介して電圧ＶOFFが与えられる。
【００２５】
したがって、スイッチ用ＦＥＴをオン，オフさせる場合には、何れも確実にフルオン状態，フルオフ状態にすることができる。また、スイッチ用ＦＥＴをオンさせるとそれらのソース電位は第１駆動電圧Ｖ１に等しくなるので、スイッチ用ＦＥＴのゲート−ソース間電圧は電位差（Ｖ１−ＶON）となり、この電位差をスイッチ用ＦＥＴのゲート耐圧未満に設定すれば良い。また、スイッチ用ＦＥＴをオフさせると、それらのソース電位は第２駆動電圧Ｖ２から寄生ダイオードの順方向電圧Ｖｆを減じたものとなる。したがって、ゲート−ソース間電圧は電位差（Ｖ２−Ｖｆ−ＶOFF）となるので、この電位差をゲート耐圧未満に設定すれば良い。以上より、従来よりもスイッチ用ＦＥＴのゲート耐圧確保が容易になると共に、駆動回路の電源電圧を設定する場合の条件を緩和することができる。
【００２６】
請求項４記載の半導体スイッチング素子駆動回路によれば、電圧印加制御手段は、第２駆動電圧印加手段を動作させる直前に、第１駆動電圧印加手段による第１駆動電圧Ｖ１の印加を停止させてデッドタイムを設けるので、第１，第２駆動電圧印加手段が同時に動作することを回避して、第１，第２駆動電圧Ｖ１，Ｖ２間の電位差による逆流が発生することを防止できる。
【００２７】
請求項５記載の半導体スイッチング素子駆動回路によれば、電圧印加制御手段は、第２駆動電圧印加手段により第２印加電圧Ｖ２を印加させている状態から、その印加を停止させた後に、再び第１駆動電圧印加手段により第１印加電圧を印加させるので、半導体スイッチング素子をターンオフさせる場合の制御端子の電位についても緩やかに変化させることができる。
【００２８】
請求項６記載の半導体スイッチング素子駆動回路によれば、電圧印加制御手段は、第１駆動電圧印加手段により第１印加電圧の印加を開始させる直前に、第２駆動電圧印加手段による第２印加電圧の印加を停止させてデッドタイムを設けるので、半導体スイッチング素子をターンオフさせる場合も第１，第２駆動電圧印加手段が同時に動作することを回避して、請求項４と同様の効果が得られる。
【図面の簡単な説明】
【００２９】
【図１】第１実施例であり、ゲート駆動回路の構成を示す図
【図２】オフ電圧出力部及びオン電圧出力部の内部構成を示す図
【図３】レベルシフト回路を示す図
【図４】２つのスイッチをオンオフさせる場合の各ＦＥＴの電位変化を示す図
【図５】第２実施例であり、制御信号出力部の構成を示す図
【図６】制御信号出力部の動作を示すタイミングチャート
【図７】ＩＧＢＴのゲート電位の変化を示すタイミングチャート
【図８】第３実施例を示す図５相当図
【図９】主ロジック部の内部構成を示す図
【図１０】図６相当図
【図１１】第４実施例を示す図５相当図
【図１２】図８相当図
【図１３】ターンオフ時の図７相当図
【図１４】第５実施例を示す図２相当図
【図１５】図４相当図
【図１６】従来技術を示す図１相当図
【図１７】スイッチをＰチャネルＭＯＳＦＥＴで構成した場合の図１６相当図
【図１８】スイッチ７の具体構成例を示す図
【図１９】ゲート駆動制御部の内部構成を示す図
【図２０】図４相当図（その１）
【図２１】図４相当図（その２）
【発明を実施するための形態】
【００３０】
（第１実施例）
以下、第１実施例について図１ないし図４を参照して説明する。尚、図１６と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。本実施例のゲート駆動回路２１は、ゲート駆動制御部１６に替わるゲート駆動制御部２２を備えており、ゲート駆動制御部２２は、第１スイッチ制御部１９に替わるオフ電圧出力部（ＰＭＯＳ駆動手段）２３と、オン電圧出力部（ＮＭＯＳ駆動手段）２４とを備えている。第２スイッチ制御部（第２駆動電圧印加手段）２０，オフ電圧出力部（第１駆動電圧印加手段）２３，オン電圧出力部（第１駆動電圧印加手段）２４は、外部より与えられるゲート駆動信号を受けて制御信号出力部（電圧印加制御手段）２５が出力する制御信号Ｓ１によって制御される。尚、制御信号出力部２５の作用については第２実施例で説明する。
【００３１】
ＩＧＢＴ（半導体スイッチング素子）１のゲート（制御端子）とグランドとの間には、スイッチ２６と抵抗素子２７との直列回路が接続されており、スイッチ２６のオンオフ制御は、制御信号出力部２５より出力される信号を受けるＮＯＲゲート２８により制御される。スイッチ２６は、図１６に示すスイッチ３に対応してＩＧＢＴ１のゲート電位をグランドレベルに設定するものである。尚、後述するようにＩＧＢＴ１をオンさせる場合、抵抗素子２７によるゲート電位の上昇分を第１駆動電圧Ｖ１，第２駆動電圧Ｖ２に含ませて設定することを前提とすれば、スイッチ２６を削除してＩＧＢＴ１のゲートに抵抗素子２７を直結しても良い。
【００３２】
図２は、オフ電圧出力部２３及びオン電圧出力部２４の内部構成を示す。オフ電圧出力部２３は、電源Ｖ７（ＶOFF）にソースが接続され、ドレインがＰチャネルＭＯＳＦＥＴ１３及び１４のゲートに接続されるＰチャネルＭＯＳＦＥＴ２９を備えている。そのＰチャネルＭＯＳＦＥＴ２９のゲートには、制御信号出力部２５より与えられる制御信号Ｓ１が、レベルシフト回路３０及びバッファ３１を介して与えられる。
【００３３】
バッファ３１の電源端子には電源Ｖ５（Ｖｐ）が接続され、同グランド端子には、（Ｖ５−Ｖｚ）生成回路３２（疑似ＧＮＤ回路）より電圧（Ｖ５−Ｖｚ；疑似ＧＮＤ電圧）が与えられている。電圧Ｖ５，Ｖ７は、例えば電圧Ｖ２（第２駆動電圧）に等しく設定されており、電圧Ｖｚは前述と同様に、以下のように設定されている。
（ゲート耐圧）＞Ｖｚ＞Ｖth    …（０）
ここでゲート耐圧はＰチャネルＭＯＳＦＥＴ１３及び１４のゲート耐圧であり、電圧Ｖthは、ＰチャネルＭＯＳＦＥＴ１３及び１４の閾値電圧である。但し、ＰチャネルＭＯＳＦＥＴ２９及びＮチャネルＭＯＳＦＥＴ３４を同じプロセスで且つ同じサイズで構成することを前提とすれば、上記のゲート耐圧及び閾値電圧は、これらのＦＥＴについても共通となる。例えばゲート耐圧が１０Ｖ，閾値電圧Ｖthが３Ｖである場合、電圧Ｖｚを８Ｖに設定する。そして、Ｖ２＝１５Ｖであれば電圧（Ｖ５−Ｖｚ）は７Ｖとなる。
【００３４】
一方、オン電圧出力部２４は、ＰチャネルＭＯＳＦＥＴ１３及び１４のゲートにドレインが接続され、ソースには、（Ｖ６−Ｖｚ）生成回路３３（疑似ＧＮＤ回路）より電圧（Ｖ６−Ｖｚ；ＶON）が与えられるＮチャネルＭＯＳＦＥＴ３４を備えている。そのＮチャネルＭＯＳＦＥＴ３４のゲートには、制御信号Ｓ１が、レベルシフト回路３５及びバッファ３６を介して与えられる。バッファ３１の電源端子には電源Ｖ６（Ｖｎ）が接続され、同グランド端子には、上記電圧（Ｖ６−Ｖｚ；疑似ＧＮＤ電圧）が与えられている。電圧Ｖ６は、例えば電圧Ｖ１（第１駆動電圧）に等しく設定されている。したがって、Ｖ１＝１１Ｖであれば電圧（Ｖ６−Ｖｚ）は３Ｖとなる。
【００３５】
図３は、レベルシフト回路３０及び３５の内部構成を示すものである。これは周知の構成であり、電源Ｖ１１とグランドとの間に、ドレインを共通に直列接続されるＰチャネルＭＯＳＦＥＴ，ＮチャネルＭＯＳＦＥＴの２並列回路を接続し、入力されるゲート駆動信号Ｖinを２直列のＮＯＴゲートで受けて、初段の出力と次段の出力とをＮチャネルＭＯＳＦＥＴのゲートに夫々与え、ＰチャネルＭＯＳＦＥＴのゲートを互いのドレインに夫々接続したものである。ＮＯＴゲートに供給される電源Ｖ１０については、入力されるゲート駆動信号Ｖinのハイレベル電圧を超える電圧に設定する。また、電源Ｖ１１については、レベルシフト回路３０の場合は電源Ｖ５の電圧に等しく、レベルシフト回路３５の場合は電源Ｖ６の電圧に等しく設定する。
【００３６】
また、（Ｖ５−Ｖｚ）生成回路３２，（Ｖ６−Ｖｚ）生成回路３３については、例えば夫々電圧Ｖ５，Ｖ６を抵抗分圧することで分圧電位（Ｖ５−Ｖｚ），（Ｖ６−Ｖｚ）を生成し、分圧電位をバッファを介して出力するように構成すれば良い。また、電圧Ｖ５，Ｖ７については、以下の電圧条件
Ｖ７≦Ｖ５＜Ｖ７＋（ゲート耐圧）    …（１）
Ｖ７−（Ｖ５−Ｖｚ）＞Ｖth          …（２）
を満たすように設定する。これらに、Ｖ７，Ｖｚ，Ｖthの各電圧設定値を代入すると、電圧Ｖ５の条件は以下のようになる。
１５Ｖ≦Ｖ５＜２５Ｖ          …（３）
Ｖ５＜２０Ｖ          …（４）
条件（３），（４）より、
１５Ｖ≦Ｖ５＜２０Ｖ          …（５）
となり、本実施例ではＶ５＝１５Ｖであるから、電圧Ｖ５を条件（５）の下限で設定している。
【００３７】
次に、本実施例の作用について図４を参照して説明する。図４は図２０（ｂ）相当図である。スイッチ７をオン，スイッチ１５をオフさせる場合は、ゲート駆動回路２１にローレベルのゲート駆動信号が与えられるので、制御信号Ｓ１もローレベルとなる。すると、ＰチャネルＭＯＳＦＥＴ２９のゲートには、バッファ３１を介して（Ｖ５−Ｖｚ）生成回路３２の電圧（Ｖ５−Ｖｚ＝７Ｖ）が与えられる。この時、ＰチャネルＭＯＳＦＥＴ２９のゲート−ソース間電圧は−Ｖｚ（−８Ｖ）となるので、ＰチャネルＭＯＳＦＥＴ２９はオンする。
【００３８】
一方、ＮチャネルＭＯＳＦＥＴ３４のゲートには、（Ｖ６−Ｖｚ）生成回路３３の電圧（Ｖ６−Ｖｚ＝３Ｖ）が与えられる。この時、ＮチャネルＭＯＳＦＥＴ３４のゲート−ソース間電圧は０Ｖになるので、ＮチャネルＭＯＳＦＥＴ３４はオフする。その結果、スイッチ１５を構成するＰチャネルＭＯＳＦＥＴ１３及び１４のゲートには、ＰチャネルＭＯＳＦＥＴ２９を介して電圧Ｖ７（＝Ｖ２）が与えられ、スイッチ１５はオフする。そして、ＰチャネルＭＯＳＦＥＴ１３及び１４のソース電位は（Ｖ２−Ｖｆ）となっているので、ゲート−ソース間電圧はＶｆである（説明の簡単のため、例としてＶ７＝Ｖ２としているが、スイッチ１５をフルオン，フルオフできる範囲においてＶ７は任意に設定できる。よってＶ７＝Ｖ２−Ｖｆとした場合ゲート−ソース間は電位差なしとなる。このため図４では無視しており、電位差なしで示している）。
【００３９】
そして、スイッチ７をオフ，スイッチ１５をオンさせる場合は、ゲート駆動回路２１にハイレベルのゲート駆動信号が与えられる。すると、ＰチャネルＭＯＳＦＥＴ２９のゲートには、バッファ２６を介して電圧Ｖ５（＝Ｖ２；１５Ｖ）が与えられる。この時、ＰチャネルＭＯＳＦＥＴ２９のゲート−ソース間電圧は０Ｖとなるので、ＰチャネルＭＯＳＦＥＴ２９はオフする。
【００４０】
一方、ＮチャネルＭＯＳＦＥＴ３４のゲートには、電圧Ｖ６（＝１１Ｖ）が与えられる。この時、ＮチャネルＭＯＳＦＥＴ３４のゲート−ソース間電圧はＶｚ（＝８Ｖ）になるので、ＮチャネルＭＯＳＦＥＴ３４はオンする。その結果、ＰチャネルＭＯＳＦＥＴ１３及び１４のゲートには、ＮチャネルＭＯＳＦＥＴ３４を介して電圧（Ｖ６−Ｖｚ＝３Ｖ）が与えられ、スイッチ１５はオンする。そして、ＰチャネルＭＯＳＦＥＴ１３及び１４のソース電位はＶ１となっているので、ゲート−ソース間電圧は−Ｖｚになる。
したがって、スイッチ１５をオフ，オンさせる場合には、ＰチャネルＭＯＳＦＥＴ１３及び１４をそれぞれフルオフ状態，フルオン状態にすることができると共に、ゲート耐圧１０Ｖ未満となる範囲でゲート電圧を印加することができる。
【００４１】
以上のように本実施例によれば、ゲート駆動回路２１は、ソースを共通に直列接続される２つのＰチャネルＭＯＳＦＥＴ１３及び１４を駆動電圧供給用のスイッチ１５として使用する場合に、オン電圧出力部２４は、ＰチャネルＭＯＳＦＥＴ１３及び１４をフルオン状態にする電圧（Ｖ６−Ｖｚ＝ＶON）を出力し、オフ電圧出力部２３は、同フルオフ状態にする電圧Ｖ７（＝ＶOFF）を出力する。
また、ＰチャネルＭＯＳＦＥＴ１３及び１４の閾値電圧Ｖthより高く、ゲート耐圧よりも低い電圧をＶｚとして、オン電圧出力部２４は、ＮチャネルＭＯＳＦＥＴ３４のゲートにハイレベルとして電圧Ｖ６（＝ＶON＋Ｖｚ）を、ローレベルとして電圧（Ｖ６−Ｖｚ）を出力し、オフ電圧出力部２３は、ＰチャネルＭＯＳＦＥＴ２９のゲートにハイレベルとして電圧Ｖ５を、ローレベルとして電圧（Ｖ５−Ｖｚ）を出力する。
【００４２】
そして、スイッチ１５を介してＩＧＢＴ１のゲートに第１駆動電圧Ｖ１を印加する場合は、ＮチャネルＭＯＳＦＥＴ３４，ＰチャネルＭＯＳＦＥＴ２９のゲートにハイレベルを出力し、ＰチャネルＭＯＳＦＥＴ１３及び１４のゲートにＮチャネルＭＯＳＦＥＴ３４を介してオン電圧（Ｖ６−Ｖｚ）を与える。また、第１駆動電圧Ｖ１を印加させない場合は、ＮチャネルＭＯＳＦＥＴ３４，ＰチャネルＭＯＳＦＥＴ２９のゲートにローレベルを出力させる。これによりＰチャネルＭＯＳＦＥＴ１３及び１４のゲートには、ＰチャネルＭＯＳＦＥＴ２９を介して電圧Ｖ７を与える。
【００４３】
したがって、ＰチャネルＭＯＳＦＥＴ１３及び１４をオン，オフさせる場合は、何れも確実にフルオン状態，フルオフ状態にすることができ、従来よりもＰチャネルＭＯＳＦＥＴ１３及び１４のゲート耐圧確保が容易になると共に、ゲート駆動回路２１の各電源電圧を設定する場合の条件を緩和することができる。例えば、電圧Ｖ５については、１５Ｖに限ることなく、条件（５）を満たす範囲で設定すれば良い。また、電圧Ｖ６については、（Ｖ６−Ｖｚ）が第１駆動電圧Ｖ１に対してＰチャネルＭＯＳＦＥＴ１３及び１４をフルオンさせる範囲で設定すれば良く、電圧Ｖ７については、第１駆動電圧Ｖ１に対してＰチャネルＭＯＳＦＥＴ１３及び１４をフルオフさせる範囲で設定すれば良い。
【００４４】
（第２実施例）
図５ないし図７は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例は、スイッチ７，１５のオンオフタイミングを制御する制御信号出力部（電圧印加制御手段）２５の構成を示す。図５（ａ）に示すように、制御信号出力部２５は、２つの遅延回路３７（Ａ）及び３８（Ｂ）と論理回路３９とで構成されている。遅延回路３７及び３８は、図５（ｂ），（ｃ）に示すように、例えば抵抗素子及びコンデンサ，或いはダイオードを加えてなる周知の積分回路などで構成され、遅延回路３８が与える遅延時間が、遅延回路３７が与える遅延時間よりも長くなるように設定されている。
【００４５】
遅延回路３８の出力信号は、制御信号Ｓ２として第２スイッチ制御部２０に出力される。論理回路３９は、ＮＯＲゲート４０及びＡＮＤゲート４１で構成され、ＮＯＲゲート４０の入力端子は、遅延回路３７，３８の出力端子に夫々接続され、出力端子は、ＡＮＤゲート４１の一方の入力端子に接続されている。そして、ＡＮＤゲート４１の他方の入力端子には、外部より制御信号出力部２５に入力されるゲート駆動信号が直接与えられ、ＡＮＤゲート４１の出力信号は、オフ電圧出力部２３，オン電圧出力部２４の入力端子に与えられている。
【００４６】
次に、第２実施例の作用について図６及び図７を参照して説明する。図６は、各信号の変化を示すタイミングチャートである。制御信号出力部２５に入力されるゲート駆動信号がローレベルである初期状態では、遅延回路３７，３８の出力レベルはローであるから、ＮＯＲゲート４０の出力レベルはハイになる。そして、（ａ）ゲート駆動信号がハイレベルに変化すると、（ｂ）遅延回路３７により付与される遅延時間の間だけ論理回路３９の出力レベルがハイになり、（ｄ）スイッチ１５がオンする。
【００４７】
（ｂ）遅延回路３７の出力レベルがハイになると（ｄ）スイッチ１５はオフに転じ、その時点から（ｃ）遅延回路３８の出力レベルがハイになるまでは（ｄ，ｅ）スイッチ７，１５が何れもオフするデッドタイムとなる。そして、（ｃ）遅延回路３８の出力レベルがハイになると（ｅ）スイッチ７がオンする。図７は、図６のタイミングチャートに対応したＩＧＢＴ１のゲート電圧の変化を示している。尚、区間２におけるデッドタイムではスイッチ７及び１５が何れもオフするが、ＩＧＢＴ１のゲート容量によってゲート電位は第１駆動電圧Ｖ１に維持される。
以上のように第２実施例によれば、制御信号出力部２５は、スイッチ７を介して第２駆動電圧Ｖ２を印加させる直前に、スイッチ１５をオフさせるデッドタイムを設けるので、スイッチ７及び１５が同時に動作することを回避して、第１，第２駆動電圧Ｖ１，Ｖ２間の電位差による逆流が発生することを防止できる。
【００４８】
（第３実施例）
図８ないし図１０は第３実施例であり、第２実施例と異なる部分について説明する。第３実施例は、第２実施例の制御信号出力部２５に替わる制御信号出力部（電圧印加制御手段）４２の構成を示す。制御信号出力部４２は、主ロジック部４３とＡＮＤゲート４４とで構成され、主ロジック部４３には外部よりクロック信号が与えられている。主ロジック部４３は、一方の出力ＡをＡＮＤゲート４４の負論理入力端子に与え、他方の出力Ｂを第２スイッチ制御部２０に与える。そして、ＡＮＤゲート４４の正論理入力端子には、外部より制御信号出力部４２に入力されるゲート駆動信号が直接与えられ、ＡＮＤゲート４４の出力信号は、オフ電圧出力部２３，オン電圧出力部２４の入力端子に与えられている。以上がゲート駆動制御部４５を構成している。
【００４９】
図９は、主ロジック部４３の内部構成を示す機能ブロック図であり、カウンタ４６，一致回路４７〜４９，フリップフロップ５０，５１を備えている。外部より入力されるゲート駆動信号は、カウンタ４６のクリア信号，フリップフロップ５０，５１のリセット信号として与えられている。カウンタ４６は、一致回路４７の負論理出力信号であるカウンタイネーブル信号がハイレベルとなる期間にクロック信号に基づきカウント動作を行い、そのカウント出力は一致回路４７〜４９に与えられている。
【００５０】
一致回路４７〜４９は、上記カウント出力を、それぞれ「カウンタ上限値」，「スイッチ７オン時間」，「スイッチ１５オフ時間」のデータと比較し、一致回路４８，４９はハイレベルの一致信号を、フリップフロップ５０，５１のセット信号として出力する。そして、フリップフロップ５０，５１の出力信号がそれぞれ出力Ｂ，Ａとなる。ここで、カウンタ４７は例えば３ビットカウンタであり（勿論、４ビット以上で構成しても良い）、「スイッチ１５オフ時間」は０１０Ｂ，「スイッチ７オン時間」は０１１Ｂ，「カウンタ上限値」は１１１Ｂに設定されている。
【００５１】
次に、第３実施例の作用について図１０を参照して説明する。図１０は、制御信号出力部４２の動作を示す各信号のタイミングチャートである。（ｂ）ゲート駆動信号がローレベルでありカウンタ４６がクリアされている期間は、（ｃ）カウンタイネーブル信号はハイレベル（イネーブル）となっている。また、フリップフロップ５０，５１の出力Ａ，Ｂは何れもローレベルである。そして、（ｂ）ゲート駆動信号がハイレベルになると（ｄ）カウンタ４６がカウント動作を開始する。尚（ｄ）ではカウント値を１０進数で示している。
【００５２】
（ｂ）ゲート駆動信号がハイレベルになると、ＡＮＤゲート４４を介してオフ電圧出力部２３及びオン電圧出力部２４にハイレベル信号が入力されて（ｇ）スイッチ１５がオンする。カウント値が「２」になると、一致回路４９がフリップフロップ５１をセットするので出力Ａがハイレベルとなり、オフ電圧出力部２３及びオン電圧出力部２４にローレベル信号が入力されて（ｇ）スイッチ１５がオフする。カウント値が「３」になると、一致回路４８がフリップフロップ５０をセットするので、出力Ｂがハイレベルとなり（ｈ）スイッチ７がオンする。これにより、カウント値「２」の期間はスイッチ７及び１５が何れもオフするデッドタイムとなる。
【００５３】
カウント値が「７」に達すると、（ｃ）一致回路４７が出力するカウントイネーブル信号がローレベルとなり、カウンタ４６はカウント動作を停止する。そして、ゲート駆動信号がローレベルになると、カウンタ４６がクリアされ、フリップフロップ５０，５１はリセットされる。
以上のように第３実施例によれば、制御信号出力部４２は、カウンタ４６のカウント値に従いスイッチ１５，７のオンオフを制御し、第２駆動電圧Ｖ２を印加する直前にＰチャネルＭＯＳＦＥＴ１３及び１４をオフするデッドタイムを設けるようにしたので、第２実施例と同様の効果が得られる。
【００５４】
（第４実施例）
図１１ないし図１３は第４実施例であり、第４実施例は、第２，第３実施例の構成を、ＩＧＢＴ１をターンオフさせる場合のゲート電圧制御に適用した場合を示す。図１１は第２実施例の図５（ａ）相当図であり、論理回路３９を遅延回路３８側に設けてゲート駆動制御部２２’を構成した場合である。また、図１２は第３実施例の図８相当図であり、ＡＮＤゲート４４を第２スイッチ制御部２０側に設けてゲート駆動制御部４５’を構成した場合である。
【００５５】
図１３は図６相当図であり、スイッチ７をオンしてＩＧＢＴ１のゲートに第２駆動電圧Ｖ２を印加している状態から（区間１）、スイッチ７をオフしてデッドタイムを設け（区間２）、続いてスイッチ１５をオンしてＩＧＢＴ１のゲートに第１駆動電圧Ｖ１を印加する（区間３）。最後に、スイッチ７及び１５を何れもオフすると共に、スイッチ２６をオンしてＩＧＢＴ１のゲートをグランドレベルにする（区間４）。
尚、図１１及び図１２は、ＩＧＢＴ１をターンオフさせる場合の構成のみを示しているが、第４実施例の構成は第２，第３実施例の構成と組み合わせて、ＩＧＢＴ１をターンオンさせる場合のゲート電圧制御を行うと同時にターンオフさせる場合のゲート電圧制御を行うことも可能である。
【００５６】
（第５実施例）
図１４及び図１５は第５実施例を示すものであり、第１実施例と異なる部分について説明する。図１４は図２相当図であり、第５実施例は、スイッチ１５に替えて、２つのＮチャネルＭＯＳＦＥＴ５２，５３（スイッチ用ＦＥＴ）をソース共通で接続してなるスイッチ（第１駆動電圧供給用スイッチ）５４を用いた場合を示す。この場合のゲート駆動制御部５５は、オフ電圧出力部２３に対応する部分がオン電圧出力部（ＰＭＯＳ駆動手段）５６となり、オン電圧出力部２４に対応する部分がオフ電圧出力部（ＮＭＯＳ駆動手段）５７となる。オフ電圧出力部５７では、（Ｖ６−Ｖｚ）生成回路３３は削除されており、ＮチャネルＭＯＳＦＥＴ３４のソース及びバッファ３６の負側端子は、グランドに接続されている。
【００５７】
またこの場合、図示しないが、ＩＧＢＴ１のゲートは、スイッチ２６を介すことなく、抵抗素子２７により直接プルダウンされているものとする。
この場合、電圧条件としては、
（ゲート耐圧）＞Ｖ７−Ｖ１＞Ｖth    …（６）
であり、Ｖ７については、
１０Ｖ＞Ｖ７−１１Ｖ＞３Ｖ          …（７）
となる。Ｖ７＝１５Ｖであるから、条件（７）を満たしている。また、オン電圧出力部５６については、
（ゲート耐圧）＞Ｖｚ          …（８）
オフ電圧出力部５７については、
（ゲート耐圧）＞Ｖ６          …（９）
が条件となる。
【００５８】
次に、第５実施例の作用について図１５も参照して説明する。この場合、スイッチ５４をオンオフさせるゲート駆動信号；制御信号Ｓ１のレベルは反転することになる。スイッチ５４をオフさせる場合は、制御信号Ｓ１をローレベルにして、ＰチャネルＭＯＳＦＥＴ２９をオフ，ＮチャネルＭＯＳＦＥＴ３４をオンさせる。すると、ＮチャネルＭＯＳＦＥＴ５２及び５３のゲートはグランド電位となる。
尚、ＩＧＢＴ１のゲート電位は、オフ時にはスイッチ２６及び抵抗素子２７を介してグランドレベルになるため、その際に、ＮチャネルＭＯＳＦＥＴ５２及び５３のソース電位も、ドレイン−ソース間のリークによりグランドレベルとなる。したがって、ＮチャネルＭＯＳＦＥＴ５２及び５３のゲート−ソース間電圧は０Ｖとなって、スイッチ５４はオフする。
【００５９】
一方、スイッチ５４をさせる場合は、制御信号Ｓ１をハイレベルにして、ＰチャネルＭＯＳＦＥＴ２９をオン，ＮチャネルＭＯＳＦＥＴ３４をオフさせる。すると、ＮチャネルＭＯＳＦＥＴ５２及び５３のゲート電位は、ＰチャネルＭＯＳＦＥＴ２９を介して電圧Ｖ７（＝Ｖ２）となり、ソース電位はＶ１となってスイッチ５４はオンする。この場合、ＮチャネルＭＯＳＦＥＴ５２及び５３のゲート−ソース間電圧は（Ｖ２−Ｖ１）である。
【００６０】
以上のように第５実施例によれば、ゲート駆動制御部５５は、ソースを共通に直列接続される２つのＮチャネルＭＯＳＦＥＴ５２及び５３を第１駆動電圧供給用のスイッチ５４として使用し、オン電圧出力部５６は、ＮチャネルＭＯＳＦＥＴ５２及び５３をフルオン状態にする電圧Ｖ７を出力し、オフ電圧出力部５７は、ＮチャネルＭＯＳＦＥＴ５２及び５３をフルオフ状態にする電圧０Ｖを出力する。
【００６１】
また、オン電圧出力部５６は、ＰチャネルＭＯＳＦＥＴ２９のゲートに、ハイレベルとして電圧Ｖ５を、ローレベルとして電圧（Ｖ５−Ｖｚ）を出力し、オフ電圧出力部５７は、ＮチャネルＭＯＳＦＥＴ３４のゲートに、ハイレベルとして電圧Ｖ６を、ローレベルとして電圧０Ｖを出力する。そして、制御信号出力部２５’（図示はしないがゲート駆動信号のレベルを反転して出力するもの）は、ＩＧＢＴ１のゲートに第１駆動電圧Ｖ１を印加させる場合、オン電圧出力部５６のＰチャネルＭＯＳＦＥＴ２９のゲート及びオフ電圧出力部５７のＮチャネルＭＯＳＦＥＴ３４のゲートに何れもローレベルを出力させ、第１駆動電圧Ｖ１を印加させない場合は、ＰチャネルＭＯＳＦＥＴ２９，ＮチャネルＭＯＳＦＥＴ３４のゲートにハイレベルを出力させる。
【００６２】
したがって、ＮチャネルＭＯＳＦＥＴ５２及び５３をオン，オフさせる場合には、何れも確実にフルオン状態，フルオフ状態にすることができ、従来よりもスイッチ用ＦＥＴのゲート耐圧確保が容易になると共に、ゲート駆動回路の電源電圧を設定する場合の条件を緩和することができる。
【００６３】
本発明は上記又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
駆動対象とする半導体スイッチング素子は、ＩＧＢＴに限ることなく、その他パワーＭＯＳＦＥＴのような電圧駆動型のスイッチング素子でも良い。
各電圧Ｖ１,Ｖ２，Ｖ５〜Ｖ７や閾値電圧Ｖth，ゲート耐圧等の具体数値については、それぞれの関係について定められる条件を満たす範囲で個別の設計に応じて適宜変更すれば良い。
デッドタイムは、必要に応じて設定すれば良い。
【符号の説明】
【００６４】
図面中、１はＩＧＢＴ（半導体スイッチング素子）、７はスイッチ（第２駆動電圧印加手段）、１３及び１４はＰチャネルＭＯＳＦＥＴ（スイッチ用ＦＥＴ，第１駆動電圧印加手段）、１５はスイッチ（第１駆動電圧供給用スイッチ）、２０は第２スイッチ制御部（第２駆動電圧印加手段）、２１はゲート駆動回路、２３はオフ電圧出力部（ＰＭＯＳ駆動手段，第１駆動電圧印加手段）、２４はオン電圧出力部（ＮＭＯＳ駆動手段，第１駆動電圧印加手段）、２５は制御信号出力部（電圧印加制御手段）、２９はＰチャネルＭＯＳＦＥＴ、３４はＮチャネルＭＯＳＦＥＴ、４２は制御信号出力部（電圧印加制御手段）、４５はゲート駆動制御部、５２及び５３はＮチャネルＭＯＳＦＥＴ（スイッチ用ＦＥＴ，第１駆動電圧印加手段）、５４はスイッチ（第１駆動電圧供給用スイッチ）、５５はゲート駆動制御部、５６はオン電圧出力部（ＰＭＯＳ駆動手段，第１駆動電圧印加手段）、５７はオフ電圧出力部（ＮＭＯＳ駆動手段，第１駆動電圧印加手段）を示す。
【図１】
0005505167.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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