(57)【特許請求の範囲】
【請求項１】
ＮＡＮＤ型の不揮発性記憶装置を動作させる方法であって、
不揮発性記憶素子の複数のグループに対して、特定の消去機能を実行するステップと、
前記特定の消去機能に応じて、前記複数のグループのうちの全てよりも少ない１または複数の代表グループに対して別々に確認を実行するステップと、
前記代表グループ以外のグループに対して確認を実行するステップ、
を有し、
前記複数のグループのうちの各グループは、連続する不揮発性記憶素子により構成されており、
前記複数のグループのうちの各グループは、前記複数のグループのうちの少なくとも１つの他のグループと重複しており、
前記特定の消去機能と前記１または複数の代表グループに対する確認は、前記代表グループに対する確認が成功するまで繰り返され、
前記代表グループに対する確認が成功した後に、前記代表グループ以外の前記グループに対する確認が実行される、
ことを特徴とする方法。
【請求項２】
別々に確認を実行する前記ステップが、
前記１または複数の代表グループに対して異なるタイミングでテスト信号を印加するステップと、
前記各タイミングにおいて、前記テスト信号を受信した不揮発性記憶素子の状態情報を検出するステップ、
を有することを特徴とする請求項１に記載の方法。
【請求項３】
テスト信号を印加する前記ステップが、前記１または複数の代表グループのうちの第１のグループの端部に位置する第１の不揮発性記憶素子に第１のテスト電圧を印加し、前記第１のグループの内側に位置する第２の不揮発性記憶素子に第２のテスト電圧を印加するステップを有しており、
前記第１のテスト電圧が、前記第２のテスト電圧よりも低い、
ことを特徴とする請求項２に記載の方法。
【請求項４】
前記テスト信号を印加している間に、前記１または複数の代表グループの外の不揮発性記憶素子にオーバードライブ信号を印加するステップをさらに有することを特徴とする請求項２または３に記載の方法。
【請求項５】
特定の消去機能は消去パルスであることを特徴とする請求項１〜４の何れか一項に記載の方法。
【請求項６】
連続する不揮発性記憶素子の前記複数のグループが、連続する不揮発性記憶素子の第３のグループと連続する不揮発性記憶素子の第２のグループを有し、
前記第３のグループが、前記第２のグループと、少なくとも１つの不揮発性記憶素子を共有している、
ことを特徴とする請求項１〜５の何れか一項に記載の方法。
【請求項７】
前記複数のグループのうちの各グループが、ＮＡＮＤフラッシュメモリデバイスを有することを特徴とする請求項１〜６の何れか一項に記載の方法。
【請求項８】
前記ＮＡＮＤ型の不揮発性記憶装置が、複数のワードラインと、複数のＮＡＮＤストリングを有しており、
前記ＮＡＮＤストリングのそれぞれが、前記不揮発性記憶素子を有しており、
前記ＮＡＮＤストリングのそれぞれが有する前記不揮発性記憶素子のそれぞれが、前記複数のワードラインのうちの対応するワードラインに接続されており、
前記連続する不揮発性記憶素子が、前記複数のワードラインのうちの連続するワードラインに接続された不揮発性記憶素子である、
ことを特徴とする請求項１〜７のいずれか一項に記載の方法。
【請求項９】
前記検出するステップが、前記テスト信号に応じて実行されることを特徴とする請求項２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置の技術に関する。
【背景技術】
【０００２】
半導体メモリは、様々な電子デバイスで普及している。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイスなどのデバイスにおいて使用される。電気的消去可能なＲＯＭ（ＥＥＰＲＯＭ）およびフラッシュメモリは、最も普及している不揮発性半導体メモリの１つである。
【０００３】
ＥＥＰＲＯＭおよびフラッシュメモリは、いずれも、半導体基板のチャネル領域の上方に配置されており、そのチャネル領域から絶縁されているフローティングゲートを利用するものである。フローティングゲートは、ソース領域とドレイン領域の間に配置されている。制御ゲートが、フローティングゲートから絶縁されている状態で、フローティングゲート上に設けられている。トランジスタの閾値電圧は、フローティングゲートに保持される電荷量によって制御される。すなわち、トランジスタがターンオンしてそのソースとドレインの間の導通が可能になる際に制御ゲートに印加されなければならない電圧の最小量は、フローティングゲートの電荷レベルによって制御される。それゆえ、メモリセル（１つまたは複数のトランジスタを含む）は、閾値電圧を変えるためにフローティングゲートの電荷レベルを変えることによってプログラムされ、及び/または、消去される。
【０００４】
ＥＥＰＲＯＭまたはＮＡＮＤフラッシュメモリデバイスなどのフラッシュメモリデバイスをプログラミングするときには、典型的には、プログラム電圧が制御ゲートに印加され、ビット線がグランドに接続される。チャネルから電子がフローティングゲートに注入される。電子がフローティングゲートに蓄積すると、フローティングゲートは負に充電された状態になり、メモリセルの閾値電圧が上昇して、メモリセルがプログラムされた状態となる。プログラミングに関するさらなる情報は、「Ｓｏｕｒｃｅ  Ｓｉｄｅ  Ｓｅｌｆ  Ｂｏｏｓｔｉｎｇ  Ｔｅｃｈｎｉｑｕｅ  Ｆｏｒ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ」と題する米国特許第６，８５９、３９７号、および「Ｄｅｔｅｃｔｉｎｇ  Ｏｖｅｒ  Ｐｒｏｇｒａｍｍｅｄ Ｍｅｍｏｒｙ」と題する米国特許出願公開第２００５／００２４９３９号に見られ、これらはいずれもその全体を参照することによって本明細書に組み込まれる。多くのデバイスにおいて、プログラム動作中に制御ゲートに印加されるプログラム電圧は、連続パルス毎にパルスの振幅が所定のステップサイズずつ増加する一連のパルスとして印加される。プログラミングパルスの間に、メモリセルが正しくプログラムされているかどうかを判断するための１つまたは複数の確認動作が行われる。
【０００５】
各メモリセルは、データ（アナログまたはデジタル）を記憶することができる。１ビットのデジタルデータ（バイナリメモリセルと呼ばれる）を記憶するとき、メモリセルの利用可能な閾値電圧は、論理データ「１」および「０」が割り当てられる２つの範囲に分割される。一例においては、メモリセルの消去後に閾値電圧が負となり、論理「１」と定義される。プログラミング後に、閾値電圧が正となり、論理「０」と定義される。閾値電圧が負であり、かつ、０Ｖを制御ゲートに印加することによって読出し動作が試行されると、メモリセルがターンオンし、論理１が記憶されていることが示される。閾値電圧が正であり、かつ、０Ｖを制御ゲートに印加することによって読出し動作が試行されると、メモリセルはターンオンせず、これは論理０が記憶されていることを示す。
【０００６】
また、メモリセルは複数レベルの情報（マルチステートメモリセルと呼ばれる）を記憶する場合がある。複数レベルのデータを記憶する場合は、利用可能な閾値電圧の範囲がデータのレベル数に分割される。例えば、４レベルの情報が記憶される場合、データ値「１１」、「１０」、「０１」、および「００」に割り当てられる４つの閾値電圧範囲があることになる。一例において、消去動作後の閾値電圧は負であり「１１」と定義される。「１０」、「０１」、および「００」の状態に対しては正の閾値電圧が使用される。８レベルの情報（または状態）が各メモリセルに記憶される場合（たとえば、３ビットのデータの場合）には、データ値「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、および「１１１」に割り当てられる８つの閾値電圧範囲があることになる。メモリセルにプログラムされるデータとメモリセルの閾値電圧レベルとの具体的な関係は、メモリセルに対して採用されるデータエンコーディング方式に依存する。例えば、米国特許第６，２２２、７６２号および米国特許出願公開第２００４／０２５５０９０号は、いずれもその全体を参照することによって本明細書に組み込まれ、これらの文献にはマルチ状態フラッシュメモリセルに関する様々なデータエンコーディング方式が記載されている。一実施形態において、フローティングゲートの閾値電圧がその隣接する物理的状態に誤ってシフトしても１ビットしか影響を受けないように、データ値はグレーコード割当てを用いて閾値電圧に割り当てられる。一部の実施形態において、データエンコーディング方式は種々のワード線に対して変更される場合があり、データエンコーディング方式は経時的に変更される場合があり、任意のワード線に対するデータビットが反転されてデータパターン感度が低下しメモリセル上で失われる可能性もある。種々のエンコーディング方式が採用されうる。
【０００７】
メモリセルは、ソース線およびビット線をフローティングにした状態で、基板を十分な期間消去電圧（たとえば、２０Ｖ）まで上昇させ、選択されたブロックのワード線をグランドに接続することによって消去される。容量結合によって、選択されないワード線、ビット線、選択線、および共通ソース線も、消去電圧にかなり近い電圧まで上昇される。このため、強力な電場が選択されたメモリセルのトンネル酸化物層に印加され、フローティングゲートの電子が典型的にはファウラーノルドハイムトンネリング機構によって基板側に放出されることで、選択されたメモリセルが消去される。電子がフローティングゲートから基板に移動すると、選択されたセルの閾値電圧が低下する。消去は、メモリアレイ全体、個々のブロック、または別のセル単位で実行されうる。
【０００８】
メモリセルが消去されるとき、過消去されないことが重要である。すなわち、消去されるメモリセルの閾値電圧が目標範囲を下回らないことが望ましい。過消去はその後のプログラミングの性能を低下させるおそれがあり、メモリセルの耐久性に悪影響を及ぼす可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
過消去することなくメモリセルを的確に消去するために、不揮発性記憶装置が適切に消去されたかどうかを判断する確認処理が、２つの消去動作の間で実行される。確認処理は、不揮発性記憶素子の異なるサブセットに対して別々に確認を実行することを含む。
【課題を解決するための手段】
【００１０】
一実施形態は、不揮発性記憶素子のセットに対して消去機能を実行するステップと、消去機能に応じて不揮発性記憶素子の重複および隣接する種々のサブセットに対して別々に確認を実行するステップを有する。一実施例においては、特定の消去機能に応じて不揮発性記憶素子の重複及び隣接する複数のサブセットに対して別々に確認を実行する前記ステップが、不揮発性記憶装置の重複および隣接するサブセットに対して異なるタイミングで複数セットのテスト信号を印加するステップと、それらの各タイミングにおいてテスト信号に応じて、テスト信号を受信した不揮発性記憶素子の状態情報を検出するステップとを有する。
【００１１】
一実施形態は、１つまたは複数のテスト信号を不揮発性記憶素子の第１の隣接する接続されたグループに印加するステップと、不揮発性記憶素子の第１の隣接する接続されたグループに印加された１つまたは複数のテスト信号に応じて不揮発性記憶素子の第１の隣接する接続されたグループの状態情報を検出するステップと、不揮発性記憶素子の第１の隣接する接続されたグループと重複する不揮発性記憶素子の第２の隣接する接続されたグループに１つまたは複数のテスト信号を印加するステップと、不揮発性記憶素子の第２の隣接する接続されたグループに印加された１つまたは複数のテスト信号に応じて不揮発性記憶素子の第２の隣接する接続されたグループの状態情報を検出するステップを有する。
【００１２】
一実施形態は、複数の不揮発性記憶素子と、複数の不揮発性記憶素子と通信する１つまたは複数の管理回路とを有する。１つまたは複数の管理回路は、異なるタイミングで複数セットのテスト信号を不揮発性記憶装置の重複および隣接するサブセットに印加する。１つまたは複数の管理回路は、テスト信号を受信する不揮発性記憶素子の状態情報を検出する。１つまたは複数の管理回路は、テスト信号に応じて、それらの異なるタイミングにおいて検出を実行する。
【００１３】
一実施形態は、複数の不揮発性記憶素子と、種々のテスト状況を複数の不揮発性記憶素子に順次適用する手段と、テスト条件に応じて不揮発性記憶装置のサブセットの状態を検出する手段とを有する。各テスト状況は、テスト信号を不揮発性記憶素子の複数の重複及び隣接するサブセットの異なるサブセットに印加するステップを有する。
【００１４】
一実施形態は、不揮発性記憶素子のセットに対して消去機能を実行するステップと、不揮発性記憶素子の複数のサブセットを（消去機能に関して）個別に確認するステップを有しており、その確認するステップは、確認中のサブセットの端にある不揮発性記憶素子に対して確認中のサブセット内の端以外にある不揮発性記憶素子とは異なるテスト信号を印加するステップを含む。
【００１５】
一実施形態は、第１のグループの端にある不揮発性記憶素子に対して第１のグループ内の端以外にある不揮発性素子とは異なるテスト信号を印加することと第１のグループの外にある不揮発性記憶素子にオーバードライブ信号を印加することとを含む第１のグループの不揮発性記憶素子にテスト信号を印加するステップと、第１のグループの不揮発性記憶素子に関する状態情報を検出するステップと、第２のグループの端にある不揮発性記憶素子に対して第２のグループ内の端以外にある不揮発性記憶素子とは異なるテスト信号を印加することと第２のグループの外にある不揮発性記憶素子にオーバードライブ信号を印加することとを含む第２のグループの不揮発性素子にテスト信号を印加するステップと、第２のグループの接続された不揮発性記憶素子に関する状態情報を検出するステップとを有する。第１のグループは第２のグループと異なる。
【００１６】
一実施形態は、複数の不揮発性記憶素子と、複数の不揮発性記憶素子と通信する１つまたは複数の管理回路とを含む。１つまたは複数の管理回路は、特定のサブセットの端にある不揮発性記憶素子に対して特定のサブセット内の端以外にある不揮発性記憶素子とは異なるテスト信号が印加されるように、テスト信号を不揮発性記憶装置の複数のサブセットに個別に印加する。１つまたは複数の管理回路は、テスト信号に応じて複数のサブセットに関する状態情報を検出する。
【００１７】
一実施形態は、複数の不揮発性記憶素子と、不揮発性記憶素子に対して消去機能を実行する手段と、確認中のサブセットの端にある不揮発性記憶素子に対して確認中のサブセット内の端以外にある不揮発性記憶素子とは異なるテスト電圧が印加されるように不揮発性記憶素子の複数のサブセットを（消去機能に関して）個別に確認する手段とを有する。
【図面の簡単な説明】
【００１８】
【図１】ＮＡＮＤストリングの平面図である。
【図２】ＮＡＮＤストリングの等価回路図である。
【図３】不揮発性メモリシステムのブロック図である。
【図４】メモリアレイの一実施形態を描くブロック図である。
【図５】検出ブロックの一実施形態を描くブロック図である。
【図６】閾値電圧分布のセットの例である。
【図７Ａ】ＮＡＮＤストリングの断面図である。
【図７Ｂ】読出し、消去、消去−確認、およびソフトプログラミング動作中のＮＡＮＤストリングへのバイアス条件である。
【図８】不揮発性記憶装置を消去する処理の一実施形態を表すフローチャートである。
【図９】不揮発性記憶装置を確認する処理の一実施形態を表すフローチャートである。
【図１０】不揮発性記憶装置の確認動作を表す信号図である。
【図１１】メモリセルの種々のサブセットを確認する方法を表す表である。
【図１２】不揮発性記憶装置を確認する処理の一実施形態を表すフローチャートである。
【図１２Ａ】不揮発性記憶装置を確認する処理の一実施形態を表すフローチャートである。
【図１３】不揮発性記憶装置を消去する処理の一実施形態を表すフローチャートである。
【図１４】不揮発性記憶装置の確認動作を表す信号図である。
【図１５】メモリセルの種々のサブセットを確認する方法を表す表である。
【発明を実施するための形態】
【００１９】
一例のフラッシュメモリシステムは、２つの選択ゲートに挟まれている複数のトランジスタの直列の配列を含むＮＡＮＤ構成を採用している。直列のトランジスタおよび選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は１つのＮＡＮＤストリングを示す平面図である。図２はＮＡＮＤストリングの等価回路である。図１および２に示すＮＡＮＤストリングは、第１の（ドレイン側）選択ゲート１２０と第２の（ソース側）選択ゲート１２２で挟まれた直列の４個のトランジスタ１００、１０２、１０４、および１０６を有している。選択ゲート１２０は、ビット線コンタクト１２６を介してＮＡＮＤストリングをビット線に接続する。選択ゲート１２２は、ＮＡＮＤストリングをソース線１２８に接続する。選択ゲート１２０は、適切な電圧を選択線ＳＧＤに印加することによって制御される。選択ゲート１２２は、適切な電圧を選択線ＳＧＳに印加することによって制御される。トランジスタ１００、１０２、１０４、および１０６の各々は、制御ゲートおよびフローティングゲートを有する。例えば、トランジスタ１００は、制御ゲート１００ＣＧおよびフローティングゲート１００ＦＧを有する。トランジスタ１０２は、制御ゲート１０２ＣＧおよびフローティングゲート１０２ＦＧを有する。トランジスタ１０４は、制御ゲート１０４ＣＧおよびフローティングゲート１０４ＦＧを有する。トランジスタ１０６は、制御ゲート１０６ＣＧおよびフローティングゲート１０６ＦＧを有する。制御ゲート１００ＣＧはワード線ＷＬ３に接続されており、制御ゲート１０２ＣＧはワード線ＷＬ２に接続されており、制御ゲート１０４ＣＧはワード線ＷＬ１に接続されており、制御ゲート１０６ＣＧはワード線ＷＬ０に接続されている。
【００２０】
なお、図１および２はＮＡＮＤストリング内の４つのメモリセルを示すが、４つのメモリセルの使用は例として提供されているに過ぎない。ＮＡＮＤストリングは、４つ以下のメモリセル、あるいは４つ以上のメモリセルを有していてもよい。例えば、一部のＮＡＮＤストリングは、８個のメモリセル、１６個のメモリセル、３２個のメモリセル、６４個のメモリセル、１２８個のメモリセルなどを含むことがある。本明細書における説明は、特定数のメモリセルを有するＮＡＮＤストリングに限定されない。一実施形態では、６６個のメモリセルを有するＮＡＮＤストリングが使用され、６４個のメモリセルはデータの記憶に使用され、２つのメモリセルはデータを記憶しないのでダミーメモリセルと呼ばれる。
【００２１】
ＮＡＮＤ構造を用いるフラッシュメモリシステムの典型的なアーキテクチャは、複数のＮＡＮＤストリングを含む。各ＮＡＮＤストリングは、選択線ＳＧＳによって制御されるソース選択ゲートによって共通ソース線に接続されており、選択線ＳＧＤによって制御されるドレイン選択ゲートによって関連するビット線に接続されている。各ビット線と、ビット線コンタクトを介してそのビット線に接続される各ＮＡＮＤストリングは、メモリセルのアレイの列を有する。ビット線は複数のＮＡＮＤストリングと共有されている。典型的には、ビット線は、ＮＡＮＤストリングの上部をワード線に垂直な方向に伸びており、センスアンプに接続されている。
【００２２】
ＮＡＮＤタイプのフラッシュメモリおよびそれらの動作の関連例は、米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、米国特許第６，０４６，９３５号、米国特許第６，４５６，５２８号、および米国特許公開第ＵＳ２００３／０００２３４８号の米国特許／特許出願において提供され、これらのすべてが参照によって本明細書に組み込まれる。
【００２３】
ＮＡＮＤフラッシュメモリに加えて、他のタイプの不揮発性記憶装置を採用してもよい。例えば、不揮発性記憶装置は、電荷を保持する誘電体層を使用するメモリセルからも製造される。前述の導電性フローティングゲート素子の代わりに、誘電体層が使用される。誘電体記憶素子を利用するこのようなメモリデバイスは、Ｅｉｔａｎら著、「ＮＲＯＭ：Ａ  Ｎｏｖｅｌ  Ｌｏｃａｌｉｚｅｄ  Ｔｒａｐｐｉｎｇ，２−Ｂｉｔ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｃｅｌｌ」ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ、ｖｏｌ．２１、ｎｏ．１１、Ｎｏｖｅｍｂｅｒ  ２０００、ｐｐ．５４３−５４５に記載されている。ＯＮＯ誘電体層が、ソース拡散とドレイン拡散の間のチャネルわたって延びている。一方のデータビットの電荷はドレインに隣接する誘電体層内に局在し、他方のデータビットの電荷はソースに隣接する誘電体層内に局在する。米国特許第５，７６８，１９２号および米国特許第６，０１１，７２５号は、２つの二酸化ケイ素層に挟まれた捕捉誘電体を有する不揮発性メモリセルを開示している。マルチ状態データ記憶装置は、誘電体内で空間的に分離された電荷蓄積領域の２進状態を別々に読み出すことによって実現される。また、ＭＯＮＯＳまたはＴＡＮＯＳタイプの構造またはナノ結晶に基づく不揮発性記憶装置が使用される場合もある。他のタイプの不揮発性記憶装置を使用してもよい。
【００２４】
図３は、並列にメモリセル（たとえば、ＮＡＮＤマルチ状態フラッシュメモリ）のページ（または他のユニット）を読み出し、プログラムする読出し／書込み回路を有するメモリデバイス２１０を示す。メモリデバイス２１０は、１つまたは複数のメモリダイまたはチップ２１２を含んでいてもよい。メモリダイ２１２は、メモリセル２００のアレイ（２次元又は三次元）、制御回路２２０、及び、読出し／書込み回路２３０Ａ、２３０Ｂを有する。一実施形態において、様々な周辺回路によるメモリアレイ２００へのアクセスはアレイの反対側で対称的に実行され、したがって、各側でのアクセス線および回路の密度は半分に減らされている。読出し／書込み回路２３０Ａおよび２３０Ｂは、メモリセルのページを並列に読み出しあるいはプログラムすることを許容する複数の検出ブロック３００を有する。メモリアレイ２００は、行デコーダ２４０Ａ及び２４０Ｂを介してワード線によって、並びに、列デコーダ２４２Ａ及び２４２Ｂを介してビット線によってアドレス指定可能である。ワード線およびビット線は、制御線の例である。典型的な実施形態において、コントローラ２４４は、１つまたは複数のメモリダイ２１２と同じメモリデバイス２１０（たとえば、取外し可能なストレージカードまたはストレージパッケージ）に含まれる。コマンドおよびデータは、線２３２を介してホストとコントローラ２４４の間で、また、線２３４を介してコントローラと１つまたは複数のメモリダイ２１２の間で転送される。
【００２５】
制御回路２２０は、読出し／書込み回路２３０Ａおよび２３０Ｂと連携してメモリアレイ２００でメモリ動作を実行する。制御回路２２０は、状態マシン２２２、オンチップアドレスデコーダ２２４、および電力制御モジュール２２６を有する。状態マシン２２２は、メモリ動作のチップレベル制御を提供する。オンチップアドレスデコーダ２２４は、ホストまたはメモリコントローラによって使用されるハードウェアアドレスからデコーダ２４０Ａ、２４０Ｂ、２４２Ａ、および２４２Ｂによって使用されるハードウェアアドレスまでのアドレスインターフェースを提供する。電力制御モジュール２２６は、メモリ動作中にワード線およびビット線に供給される電力および電圧を制御する。一実施形態において、電力制御モジュール２２６は、供給電圧よりも大きい電圧を生成する１つまたは複数のチャージポンプを有する。
【００２６】
一実施形態において、制御回路２２０、電力制御回路２２６、デコーダ回路２２４、状態マシン回路２２２、デコーダ回路２４２Ａ、デコーダ回路２４２Ｂ、デコーダ回路２４０Ａ、デコーダ回路２４０Ｂ、読出し／書込み回路２３０Ａ、読出し／書込み回路２３０Ｂ、および／または、コントローラ２４４の１つまたは任意の組合せは、１つまたは複数の管理回路と呼ばれうる。１つまたは複数の管理回路は、本明細書に記載される処理を実行する。
【００２７】
図４は、メモリセルアレイ２００の例示的な構成を示す。一実施形態においては、メモリセルのアレイは、メモリセルの多数のブロック（例えば、ブロック０〜１０２３、または他の量）に区分される。フラッシュＥＥＰＲＯＭシステムでは一般的であるが、ブロックは消去の単位である。すなわち、各ブロックは、同時に消去される最小数のメモリセルを有する。他の消去単位も採用してもよい。
【００２８】
ブロックは、ビット線（たとえば、ビット線ＢＬ０〜ＢＬ６９，６２３）およびワード線（ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３）を介してアクセスされる１セットのＮＡＮＤストリングを有する。図４は、直列接続されることでＮＡＮＤストリングを構成している４つのメモリセルを示している。各ＮＡＮＤストリングに４つのセルが含まれることが示されているが、４つよりも多いセルまたは少ないセルを使用してもよい（たとえば、１６、３２、６４、１２８または別の数のメモリセルがＮＡＮＤストリング内にあってもよい）。ＮＡＮＤストリングの１つの端子は（選択ゲートドレイン線ＳＧＤに接続された）ドレイン選択ゲートを介して対応するビット線に接続されており、別の端子は（選択ゲートソース線ＳＧＳに接続された）ソース選択ゲートを介してソース線に接続されている。
【００２９】
各ブロックは、一般的に、多数のページに区分されている。一実施形態において、ページがプログラミングの単位である。他のプログラミング単位を採用してもよい。１または複数ページのデータは、一般的に、メモリセルの１つの行に記憶される。例えば、１または複数ページのデータは、共通ワード線に接続されたメモリセルに記憶される。ページは、１つまたは複数のセクターを記憶することができる。セクターは、ユーザーデータおよびオーバーヘッドデータ（システムデータとも呼ばれる）を有する。オーバーヘッドデータは、典型的に、ヘッダー情報とセクターのユーザーデータから計算されたエラー訂正符号（ＥＣＣ）とを有する。コントローラ（または他の要素）は、データがアレイにプログラムされているときにＥＣＣを計算し、データがアレイから読み出されているときにＥＣＣをチェックする。あるいは、ＥＣＣおよび／または他のオーバーヘッドデータは、これらが関連するユーザーデータと異なるページ、または、異なるブロックに記憶される。ユーザーデータのセクターは、一般的に、５１２バイトであり、磁気ディスクドライブのセクターのサイズに対応する。多くのページが、８ページから、例えば、３２、６４、１２８、またはそれ以上のページまでの何れでもブロックを形成している。また、種々のサイズのブロック、ページ、およびセクターを採用することができる。
【００３０】
図５は、検出モジュール４８０と呼ばれるコア部と、共通部４９０とに仕切られた個々の検出ブロック３００のブロック図である。一実施形態において、各ビット線ごとの検出モジュール４８０と、１セットの複数の検出モジュール４８０に対する１つの共通部４９０とがある。一例においては、検出ブロックは１つの共通部４９０と８つの検出モジュール４８０を有する。グループ内の検出モジュールの各々は、データバス４７２を介して関連する共通部と通信する。一例が米国特許出願公開第２００６／０１４０００７号に開示されており、その全体が参照によって本明細書に組み込まれる。
【００３１】
検出モジュール４８０は、接続されたビット線の電導電流が所定レベル以上であるか以下であるかを判断する検出回路４７０を備えている。一部の実施形態においては、検出モジュール４８０は、一般にセンスアンプと呼ばれる回路を有する。また、検出モジュール４８０は、接続されたビット線上の電圧状態を設定するために使用されるビット線ラッチ４８２を有する。例えば、ビット線ラッチ４８２にラッチされる所定の状態では、接続されたビット線がプログラム抑止を示す状態（たとえば、Ｖｄｄ）となる。
【００３２】
共通部４９０は、プロセッサ４９２、１セットのデータラッチ４９４、及び、１セットのデータラッチ４９４とデータバス４２０の間に接続されているＩ／Ｏインターフェース４９６を備えている。プロセッサ４９２は計算を実行する。例えば、その機能の１つは、検出されたメモリセルに記憶されるデータを特定し、特定したデータを１セットのデータラッチに記憶することである。１セットのデータラッチ４９４は、読出し動作中にプロセッサ４９２によって特定されたデータビットを記憶するために使用される。また、１セットのデータラッチ４９４は、プログラム動作中にデータバス４２０からインポートされるデータビットを記憶するために使用される。インポートされたデータビットは、メモリにプログラムされることになる書込みデータを表す。Ｉ／Ｏインターフェース４９６は、データラッチ４９４とデータバス４２０の間のインターフェースを提供する。
【００３３】
読出し中または検出中に、システムの動作は、アドレス指定されたメモリセルに対する種々の制御ゲート電圧の供給を（電力制御２２６を用いて）制御する状態マシン２２２の制御下にある。メモリによってサポートされる様々なメモリ状態に対応する様々な所定の制御ゲート電圧を順次印加するときに、検出モジュール４８０はこれらの電圧の１つでトリップすることがあり、出力がバス４７２を介して検出モジュール４８０からプロセッサ４９２に提供される。その時点で、プロセッサ４９２は、検出モジュールがトリップしたことと入力線４９３を介した状態マシンからの印加制御ゲート電圧に関する情報とを考慮することによって、結果として得られるメモリ状態を判断する。その後、プロセッサ４９２は、メモリ状態に関する２進コードを計算し、結果として得られたデータビットをデータラッチ４９４に記憶する。コア部の別の実施形態においては、ビット線ラッチ４８２は、２つの役目、すなわち、検出モジュール４８０の出力をラッチするラッチとしての機能と上記のビット線ラッチとしての機能の両方を果たす。
【００３４】
一部の実施例が複数のプロセッサ４９２を含むことが予想される。一実施形態においては、各プロセッサ４９２は、出力線の各々がともにワイヤードＯＲ接続されるような出力線（図５に描かれていない）を有する。一部の実施形態においては、出力線はワイヤードＯＲ線に接続される前に反転される。この構成は、ワイヤードＯＲ信号線を受ける状態マシンがプログラムされているすべてのビットが所望レベルに達したことを判断することができるので、プログラム確認処理中にプログラミング処理が終了したことを素早く判断することができる。例えば、各ビットがその所望レベルに達すると、そのビットに対する論理０がワイヤードＯＲ信号線に送られる（または、データ１が反転される）。すべてのビットがデータ０を出力すると（または、データ１が反転されると）、状態マシンはプログラミング処理を終了しなければならないことを認識する。各プロセッサが８つの検出モジュールと通信する実施形態においては、状態マシンは（一部の実施形態において）ワイヤードＯＲ信号線を場合によっては８回読み出す必要があるか、又は、状態マシンがワイヤードＯＲ信号線を１回読み出すだけで済むように関連するビット線の結果を蓄積する論理がプロセッサ４９２に追加される。
【００３５】
データラッチスタック４９４は、検出モジュールに対応するデータラッチのスタックを有している。一実施形態においては、１つの検出モジュール４８０当たり３個の（または、４個、または別の数の）データラッチがある。一実施形態において、ラッチは各々が１ビットである。
【００３６】
プログラム中または確認中に、プログラムされるべきデータは、データバス４２０から１セットのデータラッチ４９４に記憶される。確認処理中に、プロセッサ４９２は所望のメモリ状態に対する確認されるメモリ状態をモニタする。２つの状態が一致していると、プロセッサ４９２は、ビット線がプログラム抑止を示す状態となるようにビット線ラッチ４８２を設定する。これによって、ビット線に結合されているメモリセルは、その制御ゲートでプログラミングパルスを受けても、さらにプログラムされることが抑止される。他の実施形態においては、プロセッサは最初にビット線ラッチ４８２をロードし、検出回路は確認処理中にこれを抑止値に設定する。
【００３７】
一部の実施形態において（ただし、必須ではないが）、データラッチはシフトレジスタとして実現され、これによって、シフトレジスタに記憶された並列データがデータバス４２０用のシリアルデータに変換され、かつ、この逆の変換が行われる。好ましい一実施形態においては、メモリセルの読出し／書込みブロックに対応するすべてのデータラッチは一緒にリンクされてブロックシフトレジスタを形成する場合があり、これによって、データのブロックがシリアル転送によって入力または出力されるようになる。特に、読出し／書込みモジュールのバンクは、データラッチのセットの各々が読出し／書込みブロック全体に対してシフトレジスタの一部であるかのように順次データをデータバス内に、または、データバスからシフトするように調整される。
【００３８】
検出動作およびセンスアンプに関するさらなる情報は、（１）２００４年３月２５日に公開された「Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｎｄ  Ｍｅｔｈｏｄ  Ｗｉｔｈ  Ｒｅｄｕｃｅｄ  Ｓｏｕｒｃｅ  Ｌｉｎｅ  Ｂｉａｓ  Ｅｒｒｏｒｓ」と題する米国特許出願公開第２００４／００５７２８７号、（２）２００４年６月１０日に公開された「Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｎｄ  Ｍｅｔｈｏｄ  ｗｉｔｈ  Ｉｍｐｒｏｖｅｄ  Ｓｅｎｓｉｎｇ」と題する米国特許出願公開第２００４／０１０９３５７号、（３）米国特許出願公開第２００５／０１６９０８２号、（４）２００５年４月５日に出願された発明者Ｊｉａｎ  Ｃｈｅｎによる「Ｃｏｍｐｅｎｓａｔｉｎｇ  ｆｏｒ  Ｃｏｕｐｌｉｎｇ  Ｄｕｒｉｎｇ  Ｒｅａｄ  Ｏｐｅｒａｔｉｏｎｓ  ｏｆ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ」と題する米国特許出願公開第２００６／０２２１６９２号、および（５）２００５年１２月２８日に出願された発明者Ｓｉｕ  Ｌｕｎｇ  ＣｈａｎおよびＲａｕｌ−Ａｄｒｉａｎ  Ｃｅｒｎｅａによる「Ｒｅｆｅｒｅｎｃｅ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ  Ｆｏｒ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ」と題する米国特許出願公開第２００６／０１５８９４７号に開示されている。ここに掲げた５つの特許文献はすべて、その全体が参照によって本明細書に組み込まれる。
【００３９】
（確認を伴う）プログラミング処理が無事に終了した時点で、メモリセルの閾値電圧は、必要に応じて、プログラム済みメモリセルに関する閾値電圧の１つまたは複数の分布、あるいは、消去済みメモリセルに関する閾値電圧の分布のいずれかに入っているべきである。図６は、各メモリセルが３ビットのデータを記憶するときのメモリセルアレイの（データ状態に対応する）閾値電圧分布の例を示している。しかし、他の実施形態では、１つのメモリセル当たり３ビット以上または以下のデータ（たとえば、１つのメモリセル当たり２ビット、または４ビット、またはそれ以上のビットのデータなど）を使用してもよい。
【００４０】
図６の例において、各メモリセルは、３ビットのデータを記憶する。したがって、８つの有効なデータ状態Ｓ０〜Ｓ７が存在する（各データ状態は、図６に描かれた閾値電圧分布によって表わされる）。一実施形態においては、データ状態Ｓ０は０Ｖ以下であり、データ状態Ｓ１〜Ｓ７は０Ｖ以上である。他の実施形態においては、８つのデータ状態すべてが０Ｖ以上であり、あるいは他の配列を採用してもよい。一実施形態においては、閾値電圧分布Ｓ０は分布Ｓ１〜Ｓ７よりも広い。
【００４１】
各データ状態は、メモリセルに記憶された３ビットの固有値に対応する。一実施形態においては、Ｓ０＝１１１、Ｓ１＝１１０、Ｓ２＝１０１、Ｓ３＝１００、Ｓ４＝０１１、Ｓ５＝０１０、Ｓ６＝００１、および、Ｓ７＝０００である。状態Ｓ０〜Ｓ７へのデータの他のマッピングも採用されうる。一実施形態においては、メモリセルに記憶されるデータビットのすべてが同じ論理ページに記憶される。他の実施形態において、メモリセルに記憶されるデータの各ビットは異なる論理ページに対応する。それゆえ、３ビットのデータを記憶するメモリセルは、第１のページ、第２のページ、および第３のページにデータを有する。一部の実施形態においては、同じワード線に接続されたメモリセルのすべては、データを同じ３つのデータのページに記憶する。一部の実施形態においては、ワード線に接続されたメモリセルは、異なるセットのページに分類されうる（たとえば、奇数および偶数のビット線によって、あるいは他の配列によって）。
【００４２】
一部の先行技術のデバイスにおいては、状態０は消去済みデータを表す。したがって、消去処理はメモリセルを状態０に移行させる。メモリセルは、状態Ｓ０から状態Ｓ１〜Ｓ７のいずれかにプログラムされ得る。フルシーケンスプログラミングとして知られる一実施形態においては、メモリセルは、消去済み状態Ｓ０からプログラム済み状態Ｓ１〜Ｓ７のいずれかに直接的にプログラムされる。例えば、プログラムされるべきメモリセルの集団は最初に消去されて、集団内のメモリセルのすべてが消去済み状態Ｓ０となる。一部のメモリセルは状態Ｓ０から状態Ｓ１にプログラムされるが、他のメモリセルは状態Ｓ０から状態Ｓ２、状態Ｓ０から状態Ｓ３、状態Ｓ０から状態Ｓ４、状態Ｓ０から状態Ｓ５、状態Ｓ０から状態Ｓ６、および状態Ｓ０から状態Ｓ７にプログラムされる。フルシーケンスプログラミングは、図６の７つの曲線矢印によって図式的に示されている。他の実施形態においては、メモリセルは異なる処理を用いてプログラムされうる。他のタイプのプログラミング処理の例は米国特許第７，１９６，９２８号に開示されており、その全体が参照によって本明細書に組み込まれる。ここで開示される消去および確認技術には、特別なプログラミング処理は必要ではない。
【００４３】
プログラミング処理の一例においては、メモリセルの劣化を均一に保つために、メモリセルは事前プログラムされる。この後、メモリセルは（ブロックなどの単位で）消去される。消去の閾値電圧の分布を狭めるために、消去されるメモリセルに対してソフトプログラミングが実行されてもよい。一部のメモリセルは、消去処理の結果、必要な消去状態よりもより深い消去状態となる場合がある。ソフトプログラミングは、プログラミングパルスを印加してより深く消去されたメモリセルの閾値電圧を消去確認レベルに近づけることができる。消去および（オプションとしての）ソフトプログラミングの後に、ブロックのメモリセルがプログラムされる。
【００４４】
一般に、ＮＡＮＤフラッシュメモリデバイスをプログラムするときには、プログラム電圧が選択されたメモリセルの制御ゲートに印加され、ビット線がグランドに接続される。電子が、チャネルからフローティングゲートに注入される。フローティングゲートに電子が蓄積すると、フローティングゲートは負に帯電し、閾値電圧が上昇してメモリセルがプログラム済み状態となる。プログラミングに関するさらに多くの情報が「Ｓｏｕｒｃｅ  Ｓｉｄｅ  Ｓｅｌｆ  Ｂｏｏｓｔｉｎｇ  Ｔｅｃｈｎｉｑｕｅ  Ｆｏｒ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ」と題する米国特許第６，８５９，３９７号および「Ｄｅｔｅｃｔｉｎｇ  Ｏｖｅｒ  Ｐｒｏｇｒａｍｍｅｄ  Ｍｅｍｏｒｙ」と題する米国特許公開２００５／００２４９３９号に開示されており、これらはいずれもその全体が参照によって本明細書に組み込まれる。多くのデバイスにおいて、プログラム動作中に制御ゲートに印加されるプログラム電圧は、振幅がパルス毎に所定ステップサイズずつ増加する一連の電圧パルス（プログラミングパルス）として印加される。２つのプログラミングパルス間で、選択されたメモリセルがそれらの目標閾値電圧に達しているかどうかを判断するために１セットの確認動作が実行される。それらの目標閾値電圧に達しているメモリセルは、そのプログラミング処理において追加のプログラミングから除外される。
【００４５】
プログラミング後に、ブロックのメモリセルは、米国特許第７，１９６，９２８および米国特許公開２００７／０２０６４２６号に記載されているような当技術分野で周知の処理を用いて読み出される。
【００４６】
一般に、読出し動作中および確認動作中に、選択されたワード線が各読出し動作および確認動作に対して定められた電圧レベルに接続されて、対象のメモリセルの閾値電圧がその電圧レベルに達しているかどうかが判断される。例えば、メモリセルが状態Ｓ２に正しくプログラムされているかどうかを判断するための確認動作を実行するときに、Ｖｖ２（図６参照）が選択されたワード線に印加される。メモリセルのデータ状態を読み出そうとするときには、各読出し動作が隣接する２つのデータ状態間の電圧を印加するようにして７つの読出し動作が実行される。状態Ｓ０が０Ｖ以下で、状態Ｓ１が０Ｖ以上である場合において消去処理中に確認動作を実行するときには、０Ｖが選択されたワード線に接続される。ワード線電圧を印加した後に、メモリセルの電導電流が測定されて、ワード線に印加された電圧に応じてメモリセルがターンオンしたかどうかが判断される。一定の値よりも大きい電導電流が測定されると、メモリセルがターンオンしており、ワード線に印加された電圧がメモリセルの閾値電圧よりも大きいと考えられる。一定の値よりも大きくない電導電流が測定されると、メモリセルはターンオンしておらず、ワード線に印加された電圧がメモリセルの閾値電圧よりも小さいと考えられる。
【００４７】
読出し動作中または確認動作中にメモリセルの電導電流を測定する多くの方法がある。一例においては、メモリセルの電導電流は、電導電流がセンスアンプ内の専用コンデンサを放電または充電する速度によって測定される。別の例においては、選択されたメモリセルの電導電流によって、メモリセルを含んだＮＡＮＤストリングは対応するビット線を放電させる（あるいは、放電させることができない）。ビット線上の電圧は、ビット線が放電されているか否かを確認するためにしばらくしてから測定される。なお、本明細書に記載される技術は、確認／読出しに関して当技術分野で周知の種々の方法で利用されうる。確認／読出しに関するさらに多くの情報は、（１）２００４年３月２５日に公開された「Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｎｄ  Ｍｅｔｈｏｄ  Ｗｉｔｈ  Ｒｅｄｕｃｅｄ  Ｓｏｕｒｃｅ  Ｌｉｎｅ  Ｂｉａｓ  Ｅｒｒｏｒｓ」と題する米国特許公開２００４／００５８７８、（２）２００４年６月１０日に公開された「Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｎｄ  Ｍｅｔｈｏｄ  ｗｉｔｈ  Ｉｍｐｒｏｖｅｄ  Ｓｅｎｓｉｎｇ」と題する米国特許公開２００４／０１０９３５７、（３）米国特許公開２００５／０１６９０８２、（４）２００５年４月５日に出願された発明者Ｊｉａｎ  Ｃｈｅｎによる「Ｃｏｍｐｅｎｓａｔｉｎｇ  ｆｏｒ  Ｃｏｕｐｌｉｎｇ  Ｄｕｒｉｎｇ  Ｒｅａｄ  Ｏｐｅｒａｔｉｏｎｓ  ｏｆ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ」と題する米国特許公開２００６／０２２１６９２に開示されており、これらの全体が参照によって本明細書に組み込まれる。
【００４８】
図７Ａは、ＮＡＮＤストリングの断面を示し、図７Ｂは、読出し、消去、消去−確認、およびソフトプログラミング動作中のＮＡＮＤストリングに適用されるバイアス条件を示している。図７ＡのＮＡＮＤストリングは、メモリセル５６４、５６６、５６８、５７０、５７２、５７４、５７６、および、５７８を有している。これらのメモリセルの各々は、フローティングゲート（ＦＧ）および制御ゲート（ＣＧ）を有する。メモリセル５６４の制御ゲートは、ワード線ＷＬ０の一部であるか、または、ワード線ＷＬ０に接続されている。メモリセル５６６の制御ゲートは、ワード線ＷＬ１の一部であるか、または、ワード線ＷＬ１に接続されている。メモリセル５６８の制御ゲートは、ワード線ＷＬ２の一部であるか、または、ワード線ＷＬ２に接続されている。メモリセル５７０の制御ゲートは、ワード線ＷＬ３の一部であるか、または、ワード線ＷＬ３に接続されている。メモリセル５７２の制御ゲートは、ワード線ＷＬ４の一部であるか、または、ワード線ＷＬ４に接続されている。メモリセル５７４の制御ゲートは、ワード線ＷＬ５の一部であるか、または、ワード線ＷＬ５に接続されている。メモリセル５７６の制御ゲートは、ワード線ＷＬ６の一部であるか、または、ワード線ＷＬ６に接続されている。メモリセル５７８の制御ゲートは、ワード線ＷＬ７の一部であるか、または、ワード線ＷＬ７に接続されている。また、ＮＡＮＤストリングは、信号ＳＧＤを受信するドレイン側選択ゲート５８４を有する。ドレイン側選択ゲートは、ビット線５９４への選択的接続を可能にする。また、ＮＡＮＤストリングは、ソース線５９２への選択的接続に使用されるソース側選択ゲート５８０を有する。選択ゲート５８０は、そのゲートで信号ＳＧＳを受信する。ＮＡＮＤストリングのこれらのメモリセルの各々は、ソース／ドレイン領域５９０によって定められるソースおよびドレイン領域を有する。
【００４９】
図７Ｂの第２列は、読出し動作中に使用されるバイアス条件を示す。選択されたＮＡＮＤストリングの選択ゲートは、十分に高い電圧、例えば、通常は、電源電圧Ｖｄｄよりも高い電圧Ｖｓｇが印加されることによって導通状態となる。一実施形態において、Ｖｓｇは約４〜４．５Ｖである。選択されていないワード線には十分に高いオーバードライブ電圧Ｖｒｅａｄ（一般には約５〜８Ｖ）が印加され、これによって、たとえ選択されていないメモリセルが既にプログラムされているとしても、これらのメモリセルが導通状態となる。選択されたワード線（たとえば、図７ＢのＷＬ４）には、読出し比較電圧Ｖｃｇｅｖが印加される。２進読出し動作の場合、典型的には０Ｖが選択されたワード線に印加される。メモリセルが０Ｖよりも小さい閾値電圧を有する場合には、メモリセルは導通状態となり、十分に高い読出し電流がＮＡＮＤストリングに流れる。メモリセルがプログラムされておりその閾値電圧が０Ｖよりも大きい場合には、読出し電流が流れないか、または、読出し電流が非常に低くなる。
【００５０】
高い読出し電流状態と低い読出し電流状態を区別するために、ビット線と通信する（前述の）センスアンプを使用することができる。マルチレベルメモリセルの場合、すべての異なるメモリ状態を区別するように、選択された対象のメモリセル（たとえば、ＷＬ４）に印加される電圧を用いて、複数の読出し動作が実行される。一実施形態においては、ビット線電圧はビット線をプリチャージする（たとえば、０．７Ｖまで）ために使用される。読出しのために選択されたメモリセルが導通すれば、そのビット線電圧はビット線からＮＡＮＤストリングを通ってソースまで流れる電流によって消失する。適切な電圧を印加してから所定時間後に、ビット線電圧または電流がセンスアンプによって検出される。
【００５１】
図７Ｂの第３列は、選択されたワード線のブロックに対して従来の消去動作で使用されるバイアスを示す。一実施形態においては、メモリセルは、ｐ型ウエルを十分な期間の間消去電圧（たとえば、２０Ｖ）に上昇させ、ソース線およびビット線をフローティング状態とするとともに、選択されたブロックのワード線をグランドに接続することによって消去される。選択ゲート線ＳＧＳおよびＳＧＤもフローティング状態とされる。消去されるものとして選択されていないブロックにおいては、ワード線はフローティングされる。容量結合によって、選択されていないワード線、ビット線、選択線、及び、共通ソース線は、消去電圧にかなり近い電圧まで上昇され、消去されるものとして選択されていないブロックに対する消去を防止する。消去されるものとして選択されているブロックにおいては、強力な電場が選択されたメモリセルのトンネル酸化物層に印加され、典型的にはファウラーノルドハイムトンネリング機構によってフローティングゲートの電子が基板側に放出されることによって選択されたメモリセルが消去される。電子がフローティングゲートからｐ型ウエル領域に移動するので、選択されたセルの閾値電圧が低下する。消去は、メモリアレイ全体、個々のブロック、又は、別のセル単位で実行されうる。一実施形態においては、メモリセルの消去後、消去されたメモリセルのすべてが状態Ｓ０にある（図６参照）。消去処理の一実施形態では、複数の消去パルスをｐ型ウエルに印加するステップと、２つの消去パルスの間で消去−確認動作を実行することで、ＮＡＮＤストリングが正しく消去されたかどうかを判断するステップを有する。
【００５２】
図７Ｂの第４列は、消去−確認動作のためのバイアス条件を示す。消去−確認動作は、電圧Ｖｓｇを選択ゲートに印加することによって選択ゲート（ＳＧＳおよびＳＧＤ）を導通状態にしながら、電圧Ｖｄｄ（典型的には１．８〜３．３Ｖ）を共通ソース線に印加することによって実行される。消去状態（たとえば、状態Ｓ０）が０Ｖ以下でありかつプログラムされた状態が０Ｖ以上である実施形態においては、ワード線は０Ｖなどの低い電圧に接続される。ＮＡＮＤストリングのメモリセルの１つまたは複数の閾値電圧が０Ｖよりも高いときには、これらのメモリセルは非導通状態となり、共通ソースからビット線に電流が流れない。しかし、すべてのメモリセルが０Ｖよりも低い閾値電圧を有するときは、電流が流れうる。一般的には、ビット線はこの電流によって充電され、ビット線電圧は、メモリセルの閾値電圧とビット線を充電するために許容される時間とに応じて、一定のレベル（例えば、０．５〜０．８Ｖ）まで上昇する。メモリセルがより深く消去されるほど、一定期間中に、電流がより高くなり、ビット線電圧がより高くなる。消去−確認動作は、ＮＡＮＤストリング内のすべてのメモリセルに対して同時に行われる。
【００５３】
図７Ｂの第５列は、ソフトプログラミングのバイアス条件を示す。ソフトプログラミング動作は、一般的に、ソフトプログラミングパルス（Ｖｓｐｇｍ）を選択されたブロックの全てのワード線に同時に印加することによって実行される。ソフトプログラミングパルスは、メモリセルがプログラム状態に達することを避けるために、正規のプログラミングパルスよりも低い振幅にある。各ソフトプログラミングパルスの後に、（消去−確認動作に類似する）確認動作が実行される。ソフトプログラミング（ソフトプログラミングパルスおよび確認）は、選択されたブロックにおいて所定数のＮＡＮＤストリングが非導通状態に達するまで継続される。これによって、多数のメモリセルが当初は過消去されていたとしても、ＮＡＮＤストリング内のメモリセルの閾値電圧分布は目標レベルの近くにシフトアップする。ソフトプログラミング中に、ドレイン側選択ゲートはＶｓｇｄ（一般的には、１．８〜３Ｖの範囲内の電圧であるが、必ずしもＶｄｄに等しくはない）にバイアスされる。一般的に、ソースは、プログラミングおよびソフトプログラミング動作中に１〜１．５Ｖにバイアスされる。
【００５４】
図７Ａおよび７Ｂに関する上記の説明から分かるように、読出し動作は、ワード線ごとにメモリセルを読み出し、一方で、消去−確認動作は、選択されたブロック内の全てのワード線上の全てのメモリセルに対して閾値電圧を同時に確認する。消去−確認中にブロック内のすべてのワード線が同時にテストされるので、消去−確認動作に必要な時間は、はすべてのワード線に対して読出し動作をするのに比べてはるかに短い。
【００５５】
読出し動作中に、選択されていないメモリセルに対応するワード線にはＶｒｅａｄがバイアスされており、それゆえ、きわめて高い導通状態にある一方で、選択されたメモリセルには比較的低い電圧がバイアスされており、それゆえ、低い導通状態にある。結果として、ＮＡＮＤストリング全体のＩ−Ｖ特性は主として選択されたメモリセルによって決定される。一方、消去−確認動作は全てのワード線にテスト電圧（たとえば、０Ｖ、または具体的な実施に適した別のレベル）を印加することを含むので、ＮＡＮＤストリング内のすべてのメモリセルが弱い導通状態（閾値条件に近い）にあるときに、ＮＡＮＤストリングのＩ−Ｖ特性は全てのメモリセルの特性に左右される。結果として、たとえ同じテスト電圧が印加される場合でも、すべてのワード線が選択されたＮＡＮＤストリングを流れる電流は１本のワード線しか選択されていないＮＡＮＤストリングを流れる電流よりも小さくなる（選択されていないワード線はＶｒｅａｄでバイアスされる）。また、実験結果は、１個のメモリセルのＩ−Ｖ特性がＮＡＮＤストリング全体のＩ−Ｖ特性と異なることを示している。同じ電流が流れるＮＡＮＤストリングを実現するには、選択されたメモリセルを１つだけ有するＮＡＮＤストリングの方が、すべてのメモリセルが同じワード線電圧でバイアスされたＮＡＮＤストリングよりも低いワード線電圧で済む。したがって、メモリセルは、読出し動作中に消去−確認動作とは異なるＩ−Ｖ特性を示すことになる。確認動作を合格すると、個々のメモリセルは、総じて、ＮＡＮＤストリングに比べて低い閾値電圧を有することになり、場合によっては、要求される消去閾値よりも深い消去をもたらして、メモリセルの耐久性に悪影響を及ぼす。この問題をさらに悪化させるのは、今までよりも多くのメモリセルを有するＮＡＮＤストリングを作る傾向があることである。より多くのメモリセルがＮＡＮＤストリングに追加されると、ＮＡＮＤストリングの抵抗が増加する。したがって、より多くのメモリセルをＮＡＮＤストリングに追加することによって、個々のメモリセルのＩ−Ｖ特性とＮＡＮＤストリング全体のＩ−Ｖ特性との差が拡大する。
【００５６】
単一のメモリセルのＩ−Ｖ特性とＮＡＮＤストリング全体のＩ−Ｖ特性の上記の差に関して１つ明らかなことは、複数のメモリセルがアクティブであるときに、それらの各々がＮＡＮＤストリングにさらなる抵抗を追加することである。Ｉ−Ｖ特性の差をもたらすもう１つの要素は、隣接するワード線間の容量結合である。例えば、特定のワード線ＷＬｎが読出しのために選択されてＶｒｅａｄが隣接するワード線ＷＬｎ−１およびＷＬｎ＋１に印加されると、２本の隣接するワード線に印加される電圧はＷＬｎに接続されたフローティングゲートに容量的に結合する。選択されたワード線がＶｃｇでバイアスされ、かつ隣接するワード線がＶｒｅａｄでバイアスされるものと仮定すると、選択されたメモリセルの閾値電圧は次式から得られる。
【数１】
0005613663.tif 000002
ここで、Ｑｆｇは選択されたワード線に接続されているフローティングゲートに蓄積された電荷であり、Ｖｔｈ＿ｎｅｕｔｒａｌはメモリセルの中性閾値電圧（フローティングゲートに電荷のない状態）であり、Ｃｃｇは選択されたワード線（ＷＬｎ）と選択されたワード線上のフローティングゲートとの容量結合であり、Ｃｃｇｎは隣接するワード線（ＷＬｎ−１およびＷＬｎ＋１）と選択されたワード線上のフローティングゲートとの容量結合である。係数２×Ｃｃｇｎ／Ｃｃｇは、メモリセルの寸法、ワード線間の間隔などのパラメータに応じて異なる値となる。一実施形態においては、前記係数は約０．１５であり、Ｖｒｅａｄが１Ｖ増加するとメモリセル閾値電圧に０．１５Ｖの明白な減少をもたらす。これは、すべてのワード線が約０Ｖでバイアスされる場合を基準とすると、６ＶのＶｒｅａｄに対してメモリセル閾値電圧が約０．９Ｖ減少することに相当する。
【００５７】
読出しと消去−確認との間に見られるＩ−Ｖ特性の差を解消する１つの方法は、ワード線ごとに消去−確認を実行することである。確認対象として選択されているワード線には、確認電圧（たとえば、０Ｖ）が印加される。確認対象として選択されていないワード線のすべてには、Ｖｒｅａｄ（または同様の電圧）が印加される。この場合、消去−確認におけるＩ−Ｖ特性は読出しにおけるＩ−Ｖ特性に近くなる。ワード線毎に確認を実行することに関する１つの問題は、消去−確認に必要な時間が延長されることによる性能低下である。ＮＡＮＤストリングが６４個のメモリセルを有する場合、かつてはわずか１回で済んだ確認動作が、６４回必要になる。
【００５８】
もう１つの選択肢は、奇数ワード線の消去−確認を偶数ワード線の消去−確認とは別に実行することである。奇数ワード線が確認されているときには、奇数ワード線に確認比較電圧Ｖｃｇｅｖ（たとえば、０Ｖ）が印加され、偶数ワード線にはＶｒｅａｄが印加される。偶数ワード線が確認されているときには、偶数ワード線にはＶｃｇｅｖが印加され、奇数ワード線にはＶｒｅａｄが印加される。それゆえ、ここでは２つの確認動作だけが採用されてかつての１つの確認動作に置き換えられる。これは２倍の確認動作であるが、それでもワード毎に別々に確認するよりは確認動作が少ない。上記の奇数／偶数消去−確認法を使用すると、いくつかの実施が可能である。第１の実施形態においては、各消去パルス（２進の）の後に、２つの確認動作によって全ての偶数ワード線上のメモリセルと全ての奇数ワード線上のメモリセルとが別々に確認される（１つは奇数ワード線に対するものであり、１つは偶数ワード線に対するものである）。第２の実施形態においては、必要な消去−確認動作回数を減らすために、偶数ワード線のみまたは奇数ワード線のみについて消去−確認動作を実行し、他のワード線も同様に消去されたものとみなすことができる。こうすると必要な消去−確認動作回数を減らすことができるが、一定のＮＡＮＤストリング内のすべてのメモリセルが完全に消去された状態にあることは保証されない。第３の実施形態においては、消去−確認動作は偶数ワード線のみに対して実行される。偶数ワード線のみに対する消去−確認動作に合格した後で、奇数ワード線に対するテストが行われて確認がされる。あるいは、奇数ワード線がまず確認され、奇数ワード線が確認された後で偶数ワード線がテストされる。
【００５９】
なお、場合によっては、消去が不十分な一定量のメモリセルを訂正するためにエラー検出（たとえば、ＥＣＣ）が用いられるので、ＮＡＮＤストリング内のすべてのメモリセルが消去される必要はない。奇数ワード線を偶数ワード線とは別に消去−確認する実施形態の１つの欠点は、同時に動作しているワード線がまだ多いことである。多数のワード線がＮＡＮＤストリング内にあると、総合抵抗がまだ高く、消去−確認中のＩ−Ｖ特性が読出し動作と異なるものとなる可能性がある。
【００６０】
もう１つの選択肢は、消去−確認動作を偶数ワード線のサブセットまたは奇数ワード線のサブセットに限定することである。例えば、６４本のワード線がある場合には、ワード線を、偶数ワード線の４つの（またはさらに多くの）サブセットと奇数ワード線の４つの（またはさらに多くの）サブセットとに区分することができる。一実施形態においては、各消去パルスの後に、各サブセットが別々に確認される。他の実施形態においては、１つのサブセットのみが確認されて他のすべてのサブセットの代表サブセットとして使用される。さらに別の実施形態においては、システムは、１つの代表サブセットが確認されるまで、消去パルス間に、１つの代表サブセットだけを確認しようとする。その後、ブロック全体が適切に確認されるようにすべてのサブセットが確認される。上記の例において、確認中のメモリセルのサブセットにはＶｃｇｅｖが印加され、他のすべてのメモリセルにはＶｒｅａｄが印加される。たとえば、奇数ワード線の１つのサブセットを確認中の場合には、これらの奇数ワード線（たとえば、ＷＬ１、３、５、７、９、１１、１３、１５）にはＶｃｇｅｖが印加され、残る他のすべてのワード線にはＶｒｅａｄが印加される。
【００６１】
もう１つの選択肢は、メモリセルの重複および隣接するグループを別々に確認することである。すなわち、ＮＡＮＤストリングは、隣接するメモリセルのグループに分割される。隣接するとは、メモリセルが隣同士であることを意味する。たとえば、図７Ａを見ると、メモリセル５６４、５６６、５６８および５７０は隣接するメモリセルのグループである。一方、メモリセル５７０とメモリセル５７６のみからなるグループは、隣接していない。グループが重複しているとは、第１のグループが第２のグループと共通するメモリセルを有することを意味する。たとえば、図７Ａを見ると、メモリセル５６４、５６６、５６８、５７０、５７２からなる隣接グループ１は、メモリセル５７０、５７２、５７４、５７６、および５７８を有する隣接グループ２と重複している。なぜなら、いずれもメモリセル５７０および５７２を有するためである。
【００６２】
グループを重複させる１つの理由は、少なくとも１つの確認動作中に、全てのメモリセルが同じバイアス条件を有するようにすることである。例えば、グループ１（５６４、５６６、５６８、５７０、５７２）を確認中のときは、グループ１のメモリセルのすべてにＶｃｇｅｖが印加されており、残りのメモリセルにはＶｒｅａｄが印加されている。つまり、メモリセル５７２はＶｒｅａｄが印加されている隣接するワード線を有しており、それゆえ、容量結合を受けるかもしれないが、グループ１の他のメモリセルはＶｒｅａｄが印加されている隣接するワード線を有していない。グループ２を確認中のときは、メモリセル５７０〜５７８にＶｃｇｅｖが印加されており、グループ２以外のメモリセルにはＶｒｅａｄが印加されている。したがって、グループ２の確認中に、メモリセル５７２はＶｒｅａｄが印加されている隣接するワード線を有していない。したがって、メモリセル５７２は、グループ２に対する確認処理の間に適切に確認される。このような実施形態において、メモリセル５７２は確認を２回受けることになる。
【００６３】
ワード線／メモリセルの重複および隣接するグループを別々に確認する消去−確認法を使用した複数の実施が考えられる。一実施形態においては、各消去パルスの後に、ワード線のすべてのサブセットが確認される。例えば、各消去パルスの後に、第１のサブセットが確認され、続いて第２のサブセットが確認され、続いて第３のサブセットが確認される等である。別の実施形態においては、各消去パルスの後に１つのサブセットが確認され、そのサブセットがすべてのメモリセルに対する代表サブセットとして使用される。第３の実施形態において、各消去パルスの後に、代表サブセットのみが確認される。その代表サブセットが成功として確認された場合に、他のすべてのサブセットが、そのすべてのサブセットが確認されるまで、そのパルスおよび後続のパルスに対して確認される。
【００６４】
なお、場合によっては、ＮＡＮＤストリング内のすべてのメモリセルが無事に消去される必要はない。消去が不十分な一定量のメモリセルやその他の種類のエラーを訂正するためにエラー訂正（たとえば、ＥＣＣ）を用いることができる。
【００６５】
消去−確認を実行する別の解決方法は、ワード線の隣接する異なるグループを確認することであり、ワード線の各グループにおいて、グループの端にあるワード線に対してグループ内の端以外にあるワード線に対するテスト信号とは異なるテスト信号を用いる。例えば、図７Ａにおいて、１つのグループがメモリセル５６６、５６８、５７０、５７２、及び、５７４であるとすると、異なるＶｃｇｅｖがメモリセル５６６及び５７４に印加され、この後、メモリセル５６８、５７０、及び、５７２に印加される。確認のために選択されたグループ以外のワード線には、Ｖｒｅａｄが印加される。
【００６６】
前述のように、隣接するワード線にＶｒｅａｄが印加されると、そのＶｒｅａｄ電圧の一部が、確認のために選択されたワード線に結合される。それゆえ、Ｖｒｅａｄが印加される隣接するワード線を補償するために、Ｖｒｅａｄが印加されるワード線の隣のワード線はその制御ゲートでより低いＶｃｇｅｖを利用することができる。Ｖｒｅａｄが印加されている隣接するワード線は、選択されたメモリセルのフローティングゲートの電圧を増加させる傾向があると考えられる。選択されたメモリセルに対するＶｃｇｅｖを低下させると、選択されたメモリセルのフローティングゲートの電圧を低下させる傾向があり、その結果、選択されたメモリセルのフローティングゲートに所望の電圧が現われるようにすることができる。グループの端にあるメモリセルはＶｒｅａｄが印加される隣接するワード線を有し、それゆえ、より低いＶｃｇｅｖを有することによって補償される。グループの中ほどにあるメモリセルは、このような補償を必要とせず、比較的高いＶｃｇｅｖを有する。この方式では、グループ内のすべてのメモリセルは、ほぼ同じ閾値電圧レベルで確認することになる。また、この方式は、３つの異なる実施形態で実施することができる。第１の実施形態においては、各消去パルスの後で、全てのグループが別々に確認される。第２の実施形態においては、１つの代表グループのみが確認される。第３の実施形態においては、システムは、１つの代表グループが確認されるまで、その１つの代表グループの確認のみを行う。代表グループが確認された後に、それに続くすべての消去パルスに対して、メモリセルのすべてのグループが確認される。
【００６７】
図８〜１２は、ワード線／メモリセルの重複および隣接するグループを別々に確認する消去−確認を実行する実施形態のさらなる詳細を示す。具体的には、図８は、不揮発性記憶装置を消去する処理の一実施形態を表すフローチャートである。ステップ５９８において、確認カウンタが０（または別の数）に初期化される。ステップ６００において、システムはビット線、ソース線、ドレイン選択線（ＳＧＤ）、およびソース選択線（ＳＧＳ）をフローティングさせる。ステップ６０２において、消去中のブロックのワード線のすべてがグランドに接続される。他の実施形態において、種々の消去単位が利用されうる。ステップ６０４において、消去電圧がパルスとしてｐ型ウエルに印加される。一実施形態においては、ステップ６０２〜６０４において印加された種々の信号が電力制御２２６によって状態マシン２２２の方向に提供される。一実施形態においては、メモリセルは、ｐ型ウエルを消去電圧（たとえば、１６Ｖ）まで十分な期間上昇させ、選択されたブロックのワード線を前述のようにグランドに接続することによって消去される。このため、強力な電場がメモリセルのトンネル酸化物層に印加される。フローティングゲート内の電子が、一般的にはファウラーノルドハイムトンネリング機構によって、ｐ型ウエルに放出される。電子がフローティングゲートからｐ型ウエル領域に移動すると、選択されたメモリセルの閾値電圧が低下する。消去は、メモリアレイ全体、個々のブロック、または他のメモリセル単位で実行することができる。
【００６８】
図８のステップ６０６において、１つまたは複数の確認動作が、重複および隣接するワード線のグループに対して実行される。ステップ６０８において、メモリセルのブロックが十分に確認されたかどうかが判断される。メモリセルのブロックが十分に確認されれば、消去処理が無事に完了する（ステップ６１０）。メモリセルのブロックが十分に確認されなければ、ステップ６１２において、確認カウンタが確認限界Ｌ（たとえば、８）よりも小さいかどうかが判断される。確認カウンタが確認限界Ｌよりも小さくなければ、消去処理が不合格となる（ステップ６１４）。確認カウンタが確認限界Ｌよりも小さければ、ステップ６１６において確認カウンタがインクリメントされる。さらに、消去パルスの振幅がインクリメントされ、処理がステップ６００にループバックして別の消去パルスの印加が準備される。一実施形態においては、最初の消去パルスは１６Ｖであり、それに続く消去パルスはプリセットされたインクリメント値（たとえば、０．５〜１．０Ｖ）だけ増加される。なお、図８におけるステップの順番は変化しうる。
【００６９】
図９は、１つまたは複数のテスト信号を用いてワード線の重複および隣接するグループを確認する処理の一実施形態を表すフローチャートである（図８のステップ６０６参照）。ステップ６４０において、確認されるべき次のグループが、１つまたは複数の信号を用いて別々に確認される。次のグループを別々に確認した後に、ステップ６４２において結果が記憶される。確認すべきグループがさらにあれば（ステップ６４４参照）、処理はステップ６４０にループバックして次のグループを別々に確認する。確認されるべきすべてのグループが確認されると、ステップ６４６において、システムは、記憶された結果のすべて（または、サブセット）に基づいて、確認処理が成功であったかどうかを判断する。全てのグループが確認され、かつ、ステップ６４０のあらゆる反復で適切な結果が得られれば、確認処理全体が成功である。なお、一実施形態において、グループは順次確認されるが、他の実施形態においては、他の順番が実施されうる。一実施形態においては、グループの１つが確認を失敗すれば、図９の処理は終了される場合がある。
【００７０】
図１０は、メモリセルのグループを別々に確認する処理を示す信号図である（図９のステップ６４０参照）。図１０は、ビット線、グループ内のワード線、確認中のグループの外のワード線、ソース側選択ゲート（ＳＧＳ）、ソース、ドレイン側選択ゲート（ＳＧＤ）に対する電圧レベルを示す。別々に確認されているグループ内のワード線には、Ｖｃｇｅｖが印加される。この実施形態においては、Ｖｃｇｅｖ＝０Ｖである。他の値を採用してもよい。別々に確認されているグループの外のワード線は、ｔ１においてＶｒｅａｄに上昇されてｔ３までＶｒｅａｄに保たれる。ソース線は、ｔ１においてＶｄｄに上昇されてｔ３までＶｄｄに保たれる。ｔ２において、ＶｓｇがＳＧＳ及びＳＧＤに印加されることによって、選択ゲートがターンオンする。確認中のグループ内の全てのメモリセルがＶｃｇｅｖ以下の閾値電圧を有していれば、これらのメモリセルはターンオンして電流を導き、曲線６８０に示すようにビット線電圧を徐々に上昇させる。メモリセルの１つまたは複数がＶｃｇｅｖ以上の閾値電圧を有していれば、電流は流れず、電圧は線６８２に示すように０に保たれる。ビット線の状態は、ｔ２の後しばらくしてｔ３の前にサンプリングされる。この電圧状態は、確認中のグループの一部であるワード線に接続されたメモリセルの閾値電圧状態を示す。
【００７１】
図１０では同じＶｃｇｅｖがグループ内のすべてのワード線に印加されていることが示されているが、一部の実施形態においては、Ｖｃｇｅｖが、グループ内のワード線に応じて変更されてもよい。同様に、種々のレベルのＶｒｅａｄをグループの外のワード線に印加することができる。
【００７２】
図１１は、ワード線の重複および隣接するグループのセットと、これらのワード線に接続されているメモリセルと、ステップ６４０の各反復においてこれらに印加される信号とを示す表である。一実施形態において、メモリセルのブロックは６６本のワード線を有しており、６４本のワード線がデータに使用され、２本のワード線は適切なバイアス条件を提供し及び／又は他の情報を記憶するダミーワード線である。図１１は、これら６４本のワード線の一部のみを示している。しかし、図１１の教示は、図示されていないワード線に対しても補間される。また、図１１の教示は、６６本以下またはそれ以上のワード線を有するシステムにも採用されうる。図１１の第２列は、ＷＬ０〜ＷＬ４に対応するワード線／メモリセルの第１のグループに対する確認動作を示す。第２列は、ＷＬ３〜ＷＬ８に対応するワード線／メモリセルの第２のグループに対する確認動作を示す。なお、これらが隣接しているので、グループ内のワード線は隣接している。グループ１はＷＬ３およびＷＬ４に接続されたメモリセルを含み、グループ２もＷＬ３およびＷＬ４に接続されたメモリセルを含むので、これらのグループは重複している。それゆえ、ＷＬ３およびＷＬ４に接続されたメモリセルは、異なるバイアス条件においてではあるが、２回確認されることになる。図１１の第４列は、ＷＬ７〜ＷＬ１２に対応するワード線／メモリセルの第３のグループに対する確認動作を示す。なお、ＷＬ７およびＷＬ８に接続されたメモリセルは、グループ２およびグループ３の両方に存在する。それゆえ、ＷＬ７およびＷＬ８に接続されたメモリセルは、異なるバイアス条件においてではあるが、２回確認されることになる。図１１の第５列は、ＷＬ１１〜ＷＬ１６に対応するワード線／メモリセルの第４のグループに対する確認動作を示し、ＷＬ１１およびＷＬ１２に接続されたメモリセルはグループ３および４の一部である。したがって、ステップ６４０の最初の反復中に、ワード線ＷＬ０〜ＷＬ４に接続されたメモリセルが確認される。ステップ６４０の２度目の反復において、ワード線ＷＬ３〜ＷＬ８に接続されたメモリセルが確認される。ステップ６４０の３度目の反復において、ワード線ＷＬ７〜ＷＬ１２に接続されたメモリセルが確認される。ステップ６４０の４度目の反復において、ワード線ＷＬ１１〜ＷＬ１６に接続されたメモリセルが確認され、以下同様である。図８に関して説明したように、図９の処理は各消去パルスの後で実行される。
【００７３】
図１２は、最初は１つのグループだけが各消去パルスの後に確認される別の実施形態を示す。その１つのグループが成功として確認されると、続いて他のグループが確認される。グループが成功として確認されると、そのグループはその消去順序（たとえば、図８の処理）で再びテストされることはない。図１２の処理は、例えば、図８のステップ６０６において、現在の消去サイクルの各消去パルスの後で実行される。ステップ７００において、システムは、メモリセルの代表グループが既に成功として確認されているかどうかを判断する。成功として確認されていなければ、確認処理は、図１０に関して記載された処理を用いてステップ７０２においてその代表グループに対して実行される。結果はステップ７０４において記憶される。一実施形態においては、メモリセルの代表グループは、重複および隣接するメモリセルのグループのいずれかである。別の実施形態においては、最初に確認されるメモリセルの１つの代表グループの代わりに、メモリセルの複数の代表グループ（ただし、すべてのグループよりも少ない）がステップ７０２において最初に確認される。代表グループが成功として確認されなかったとステップ７０２の確認動作において判断されると（ステップ７０６）、図１２の確認処理は不合格であるとして終了される。
【００７４】
代表グループが成功として確認されると（ステップ７０６）、グループの残りが確認される必要がある。処理がステップ７１０に続いて、次のグループが確認される。ステップ７１２において、ステップ７１０の結果が記憶される。確認すべきさらなるグループがあれば（ステップ７１４）、処理はステップ７０８に続く。グループのすべてが処理されると（ステップ７１４）、記憶された結果に基づいて、ステップ７１６で、そのセットのメモリセルが成功として確認されたかどうかが判断される。一実施形態においては、すべてのグループが成功として確認されると、そのセットのメモリセルが成功として確認される。
【００７５】
ステップ７００においては、代表グループが既に成功として確認されていると、確認処理は他のグループを処理しようとする。しかし、既に成功として確認されたグループは再び確認される必要はない。したがって、ステップ７０８では、処理されるべき次のグループが既に成功として確認されているかどうかが判断される。既に成功として確認されていれば、そのグループはスキップされ、処理は次のグループに進む（ステップ７１４）。処理されるべき次のグループがまだ成功として確認されていなければ、ステップ７１０において、そのグループに対する確認動作が実行される。
【００７６】
図１２Ａは、代表グループが各消去パルスの後に確認される別の実施形態を示す。その代表グループが成功として確認されると、他のグループが確認される。図１２Ａの処理は、例えば、図８のステップ６０６において各消去パルスの後に実行される。図１２Ａのステップ７２０においては、確認動作が代表グループに対して実行される。ステップ７２０の確認動作で代表グループが成功として確認されなかったと判断すると（ステップ７２２）、図１２Ａの確認処理は不合格であったものとして終了される。
【００７７】
代表グループが成功として確認されると（ステップ７２２）、グループの残りが確認される必要がある。ステップ７２４においては、次のグループが確認される。ステップ７２４の現在の反復において確認されるそのグループが成功として確認されなければ（ステップ７２６）、図１２Ａの確認処理は不合格であったものとして終了される。ステップ７２４の現在の反復において確認されるそのグループが実際に成功として確認されれば（ステップ７２６）、テストすべきグループが他にあるかどうかが判断される（ステップ７２８）。テストすべきグループが他にあれば、処理はステップ７２４にループバックして次のグループがテストされる。テストすべきグループがもうなければ、すべてのグループが成功として確認されたことになり、したがって、図１２Ａの確認処理は合格となる。前述のように、図１２Ａの処理は、１つのグループが不成功となるか、又は、全てのグループが成功となるまで、あらゆるグループを確認することになる。
【００７８】
図１３〜１５は、グループ内の端以外にあるメモリセルに印加される１つまたは複数のテスト信号とは異なるテスト信号がグループの端にあるメモリセルに印加されるように、ワード線のグループを別々に確認する実施形態を表す。ステップ７７０においては、確認カウンタが初期化される。ステップ７７２において、ビット線、ソース線、ドレイン選択ゲート線、およびソース選択ゲート線がフローティングされる。ステップ７７４において、選択されたブロック（または、他の単位）のワード線がグランドに接続される。ステップ７７８において、消去電圧パルスがｐ型ウエルに印加される。ステップ７８０において、前述のように、ワード線の異なるグループに対して端において使用される異なるテスト信号を用いて、確認処理が別々に実行される。すべてのグループが確認されると（ステップ７８２）、消去処理が無事に完了される（ステップ７８４）。確認が失敗すると、確認カウンタがプリセットされた限界Ｌ以下であるかどうかが判断される（ステップ７８６）。確認カウンタがプリセットされた限界Ｌよりも大きければ、消去処理が不合格であるものとして終了する（ステップ７８８）。確認処理が限界Ｌ以下であれば、ステップ７００において、確認カウンタが１だけインクリメントされ、消去パルス振幅がステップサイズだけインクリメントされる。一部の実施形態においては、消去パルスは同じ振幅に保たれてもよい。ステップ７９０の後に、処理はステップ７７２にループバックする。なお、ステップ７８２の一部の実施形態においては、一部のエラーはＥＣＣによって対処できるので、所定数以下のグループまたはメモリセルが不合格であっても、確認処理は合格とみなされる。
【００７９】
一実施形態において、図９の処理は、グループを別々に確認するステップを実行するために採用されうる（図１３のステップ７８０）。別の実施形態においては、図１２の処理は、ステップ７８０を実行するために採用されうる。あるいは、図９または図１２の処理は、図１３以外の処理とともに採用されうる。あるいは、図９または図１２以外の処理が、ステップ７８０を実行するために採用されうる。なお、図１３におけるステップの順番は変化しうる。
【００８０】
図１４は確認動作を示す信号図であり、これは、図９または１２の処理が図１３のステップ７８０を実行するために採用されるときに、図９のステップ６４０、あるいは、図１２のステップ７０２または７０６を実行するために採用されうる。図１４は、ビット線、グループの内側のワード線、グループの端にあるワード線、グループの外のワード線、ソース線、ソース側選択ゲート信号ＳＧＳ、及び、ドレイン側選択ゲート信号ＳＧＤの各電圧レベルを示す。グループの内側のワード線（グループ内にありかつグループの端にないワード線）には、Ｖｃｇｅｖが印加される。グループの端にあるワード線には、Ｖｅｄｇｅが印加される。一実施形態においては、ＶｅｄｇｅはＶｃｇｅｖよりも小さい。ＶｃｇｅｖとＶｅｄｇｅの差は、Ｖｃｇｅｖ、Ｖｒｅａｄの振幅、および、デバイス特性、特に、選択されたワード線上のメモリセルのフローティングゲートと前述のような隣接するワード線との寄生結合の大きさに依存する。一実施形態においては、シミュレーションまたはデバイス試験を、Ｖｅｄｇｅを決定するために用いることができる。グループ内にないワード線には、ｔ１からｔ３までの間、Ｖｒｅａｄが印加される。ソース線は、ｔ１においてＶｄｄまで上昇される。選択ゲートは、ｔ２においてＶｓｇがＳＧＳおよびＳＧＤに対して有効な状態とされることによって、ターンオンする。Ｖｅｄｇｅが正確に最適化されるものと仮定すると、グループ内のワード線に接続されたメモリセルのすべてがＶｃｇｅｖよりも小さい閾値電圧を有していれば、電流がＮＡＮＤストリングを流れ、ビット線上の電圧が曲線８１０によって示されるように上昇する。これらのワード線上のメモリセルの何れかがＶｃｇｅｖより高い閾値電圧を有していれば、ＮＡＮＤストリングには電流が流れないか、又は、ＮＡＮＤストリングに流れる電流が不十分となり、電圧は直線８１２に示されるように一定（例えば、０Ｖ）又はほぼ一定に保たれる。ビット線の状態は、ｔ２の後しばらくしてｔ３の前にサンプリングされる。この電圧状態は、確認中のグループの一部であるワード線に接続されたメモリセルの閾値電圧状態を示す。
【００８１】
図１４は、グループの内側のすべてのワード線に同じＶｃｇｅｖが印加されていることを示すが、一部の実施形態において、Ｖｃｇｅｖは内側のワード線において異なっていてもよい。同様に、種々のＶｒｅａｄレベルがグループ内にないワード線に印加されうる。
【００８２】
図１５は、図１３の処理の一部として消去され確認される様々なグループを示す。図１５の第２列は、ワード線ＷＬ０〜ＷＬ４とテスト信号を受信する接続されたメモリセルとを含む第１のグループを示す。端にＶｅｄｇｅが印加される唯一のワード線ＷＬ４がある。他のワード線にはＶｇｅｖが印加される。図１５の第３列は、ワード線ＷＬ５〜ＷＬ９とテスト信号が印加される接続されたメモリセルとを含む第２のグループを示す。ワード線ＷＬ５およびＷＬ９は端にあり、これらにはＶｅｄｇｅが印加される。内側のワード線ＷＬ６〜ＷＬ８には、Ｖｃｇｅｖが印加される。図１５の第４列は、ワード線ＷＬ１０〜ＷＬ１４とテスト信号が印加される接続されたメモリセルとを含む第３のグループを示す。ＷＬ１０およびＷＬ１４は端にあり、これらにはＶｅｄｇｅが印加される。ワード線ＷＬ１１〜ＷＬ１３には、Ｖｃｇｅｖが印加される。図１５の第５列は、ワード線ＷＬ１４〜ＷＬ１９とテスト信号が印加される接続されたメモリセルとを含む第４のグループを示す。端にあるワード線はＷＬ１５およびＷＬ１９を含み、これらにＶｅｄｇｅが印加される。端にないワード線（ＷＬ１６〜ＷＬ１８）には、Ｖｃｇｅｖが印加され、以下同様である。それゆえ、この実施形態では、ステップ６４０の最初の反復中に、ワード線ＷＬ０〜ＷＬ４が確認される。この実施形態では、ステップ６４０の２回目の反復中に、ワード線ＷＬ５〜ＷＬ１０が確認される。この実施形態では、ステップ６４０の３回目の反復中に、ワード線ＷＬ１０〜ＷＬ１４が確認され、以下同様である。なお、グループを確認する順序は図１５に描かれた順序から変更されうる。
【００８３】
本発明の前述の詳細な記述は、図示および説明を目的として提示されている。これは、本発明を網羅することや本発明を開示された正確な形態に限定することを目的とするものではない。上記の教示を考慮すると、多くの修正形態および変形形態が可能である。記載された実施形態は、本発明の原理およびその実際的応用を最もよく説明し、それによって、考えられる具体的な使用に適した様々な実施形態および様々な修正形態で当業者が本発明を最もよく利用しうるように選定された。本発明の範囲は本明細書に添付される特許請求の範囲によって規定されるよう意図される。
【図１】
0005613663.tif 000003
【図２】
0005613663.tif 000004
【図３】
0005613663.tif 000005
【図４】
0005613663.tif 000006
【図５】
0005613663.tif 000007
【図６】
0005613663.tif 000008
【図７Ａ】
0005613663.tif 000009
【図７Ｂ】
0005613663.tif 000010
【図８】
0005613663.tif 000011
【図９】
0005613663.tif 000012
【図１０】
0005613663.tif 000013
【図１１】
0005613663.tif 000014
【図１２】
0005613663.tif 000015
【図１２Ａ】
0005613663.tif 000016
【図１３】
0005613663.tif 000017
【図１４】
0005613663.tif 000018
【図１５】
0005613663.tif 000019