(57)【特許請求の範囲】
【請求項１】
画像データの複数ラインに跨るフィルター演算を行う前段フィルターと、
前記前段フィルターの後段で画像データの複数ラインに跨るフィルター演算を行う後段フィルターと、
複数のラインメモリーと、
前記前段フィルターのフィルター演算のライン数、および前記後段フィルターのフィルター演算のライン数に応じて、前記前段フィルターに前記複数のラインメモリーのうちの一部である１または複数のラインメモリーを割り当て、前記後段フィルターに前記複数のラインメモリーのうちの別の一部である１または複数のラインメモリーを割り当てる設定回路と、
前記ラインメモリーの後段に設けられ、所定の数の遅延素子を縦列接続した遅延回路と、
前記遅延回路の入力を、前記ラインメモリーの出力と、前記前段フィルターおよび前記後段フィルターの少なくとも一方とから選択する出力セレクターとを備え、
前記設定回路は、前記前段フィルターに割り当てられたラインメモリーについての前記遅延回路における１または複数の前記遅延素子を選択し、選択した前記遅延素子の入力および／または出力を前記前段フィルターに入力させ、前記後段フィルターに割り当てられたラインメモリーについての前記遅延回路における１または複数の前記遅延素子を選択し、選択した前記遅延素子の入力および／または出力を前記後段フィルターに入力させること、
を特徴とする画像処理装置。
【請求項２】
前記設定回路は、前記前段フィルターのフィルター演算のライン数Ｌ１、および前記後段フィルターのフィルター演算のライン数Ｌ２に応じて、前記前段フィルターに（Ｌ１−１）本のラインメモリーを、また、前記後段フィルターに（Ｌ２−１）本のラインメモリーを割り当てることを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記ラインメモリーの入力を、その前段のラインメモリーの出力および画像データ入力のいずれか一方と前記前段フィルターの出力とから選択する入力セレクターをさらに備え、
前記設定回路は、前記入力セレクターを制御して、前記前段フィルターに割り当てられたラインメモリーを縦列接続し、前記後段フィルターに割り当てられたラインメモリーを縦列接続し、前記前段フィルターに割り当てられたラインメモリーの先頭に、前記画像データ入力を接続し、前記後段フィルターに割り当てられたラインメモリーの先頭に、前記前段フィルターの出力を接続すること、
を特徴とする請求項１または請求項２記載の画像処理装置。
【請求項４】
並列に接続された複数のフィルター部を備え、
前記複数のフィルター部のそれぞれは、前記前段フィルター、前記後段フィルター、前記ラインメモリー、および前記設定回路を有すること、
を特徴とする請求項１から請求項３のうちのいずれか１項記載の画像処理装置。
【請求項５】
請求項１から請求項４のうちのいずれか１項記載の画像処理装置を備えることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置および画像形成装置に関するものである。
【背景技術】
【０００２】
プリンター、複合機などの画像形成装置では、画像データに対するフィルター処理が行われることがある。
【０００３】
複数ラインに跨るフィルター演算を行うフィルターが複数段設けられる場合、フィルターごとに、フィルター演算の対象となるライン数より１だけ少ない数のラインメモリーが必要になる（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−６１３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
画像処理装置が、縦列に接続された複数段のフィルターを有する場合、フィルターごとに、フィルター演算の対象となるライン数より１だけ少ない数のラインメモリーが必要になる。したがって、フィルター演算の対象となるライン数が可変である場合、各フィルターについて、フィルター演算のライン数の最大値より１だけ少ない数のラインメモリーが必要になる。また、複数列に対してフィルター演算を行う場合、ラインごとに、フィルター演算の列数の最大値より１だけ少ない数の遅延素子が必要となる。
【０００６】
例えば、前段のフィルターのライン数が１から８までのいずれかの数で可変であり、後段のフィルターのライン数が１から８までのいずれかの数で可変である場合、前段のフィルターについて７本のラインメモリーが設けられ、後段のフィルターについて７本のラインメモリーが設けられる。
【０００７】
また、例えば、前段のフィルターの列数が１から８までのいずれかの数で可変であり、後段のフィルターの列数が１から８までのいずれかの数で可変である場合、前段のフィルターについて各ラインについて縦列接続された７個の遅延素子が設けられ、後段のフィルターについて各ラインについて縦列接続された７個の遅延素子が設けられる。
【０００８】
しかしながら、少ないライン数のフィルター演算を行う場合には、使用されないラインメモリーが多くなり、ラインメモリーなどの回路の利用効率が低下してしまう。
【０００９】
本発明は、上記の問題に鑑みてなされたものであり、ラインメモリーなどの回路の利用効率を高くして、回路規模を少なくすることができる画像処理装置および画像形成装置を得ることを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明では以下のようにした。
【００１１】
本発明に係る画像処理装置は、画像データの複数ラインに跨るフィルター演算を行う前段フィルターと、前段フィルターの後段で画像データの複数ラインに跨るフィルター演算を行う後段フィルターと、複数のラインメモリーと、前段フィルターのフィルター演算のライン数、および後段フィルターのフィルター演算のライン数に応じて、前段フィルターに複数のラインメモリーのうちの一部である１または複数のラインメモリーを割り当て、後段フィルターに複数のラインメモリーのうちの別の一部である１または複数のラインメモリーを割り当てる設定回路と、ラインメモリーの後段に設けられ、所定の数の遅延素子を縦列接続した遅延回路と、上述の遅延回路の入力を、ラインメモリーの出力と、前段フィルターおよび後段フィルターの少なくとも一方とから選択する出力セレクターとを備える。そして、設定回路は、前段フィルターに割り当てられたラインメモリーについての遅延回路における１または複数の遅延素子を選択し、選択した遅延素子の入力および／または出力を前段フィルターに入力させ、後段フィルターに割り当てられたラインメモリーについての遅延回路における１または複数の遅延素子を選択し、選択した遅延素子の入力および／または出力を後段フィルターに入力させる。
【００１２】
これにより、前段フィルターおよび後段フィルターのサイズを任意に設定可能であるため、回路の利用効率を高くすることができ、ひいては、画像処理装置の回路規模を少なくすることができる。また、前段フィルターや後段フィルターの出力の遅延にこの遅延回路が使用でき、複数列の画素値を取得するための遅延回路を、外部の回路（例えば、後述の並列接続された別のフィルター部など）との同期に使用することができる。
【００１３】
また、本発明に係る画像処理装置は、上記の画像処理装置に加え、次のようにしてもよい。この場合、設定回路は、前段フィルターのフィルター演算のライン数Ｌ１、および後段フィルターのフィルター演算のライン数Ｌ２に応じて、前段フィルターに（Ｌ１−１）本のラインメモリーを割り当て、後段フィルターに（Ｌ２−１）本のラインメモリーを割り当てる。
【００１４】
また、本発明に係る画像処理装置は、上記の画像処理装置のいずれかに加え、次のようにしてもよい。この場合、画像処理装置は、ラインメモリーの入力を、その前段のラインメモリーの出力および画像データ入力のいずれか一方と前段フィルターの出力とから選択する入力セレクターをさらに備える。そして、設定回路は、入力セレクターを制御して、前段フィルターに割り当てられたラインメモリーを縦列接続し、後段フィルターに割り当てられたラインメモリーを縦列接続し、前段フィルターに割り当てられたラインメモリーの先頭に、画像データ入力を接続し、後段フィルターに割り当てられたラインメモリーの先頭に、前段フィルターの出力を接続する。
【００１８】
また、本発明に係る画像処理装置は、上記の画像処理装置のいずれかに加え、次のようにしてもよい。この場合、画像処理装置は、並列に接続された複数のフィルター部を備える。そして、複数のフィルター部のそれぞれは、前段フィルター、後段フィルター、ラインメモリー、および設定回路を有する。
【００１９】
本発明に係る画像形成装置は、上記の画像処理装置のいずれかを備える。
【発明の効果】
【００２０】
本発明によれば、画像処理装置において、回路の利用効率を高くして、回路規模を少なくすることができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の実施の形態に係る画像処理装置の構成を示すブロック図である。
【図２】図２は、図１におけるフィルター部の構成例を示すブロック図である。
【発明を実施するための形態】
【００２２】
以下、図に基づいて本発明の実施の形態を説明する。
【００２３】
図１は、本発明の実施の形態に係る画像処理装置の構成を示すブロック図である。この画像処理装置は、例えば、プリンター、複合機などの画像形成装置に内蔵され、印刷対象の画像データのフィルター処理に使用される。
【００２４】
図１に示す画像処理装置は、並列に接続された３つのフィルター部１〜３を有する。
【００２５】
フィルター部１〜３には画像データが１ラインごとに主走査方向に沿って順番に入力される。そして、フィルター部１〜３の出力の和が加算器４により演算され、最終段のフィルター５を介して出力される。
【００２６】
フィルター部１は、前段のフィルター１１と後段のフィルター１２と遅延回路１３とを有する。遅延回路１３は、並列接続されているフィルター部１〜３の出力の同期をとるための遅延回路である。
【００２７】
図２は、図１におけるフィルター部１の構成例を示すブロック図である。
【００２８】
フィルター部１は、フィルター１１，１２、ライン回路４１〜４８、選択回路４９、および設定回路５０を有する。
【００２９】
フィルター１１は、前段フィルターであって、Ｌ１ライン、Ｍ１列の画素値に対してフィルター演算を行う演算回路である。フィルター１２は、後段フィルターであって、Ｌ２ライン、Ｍ２列の画素値に対してフィルター演算を行う演算回路である。例えば、フィルター１１，１２は、膨張と収縮を行うオープニングとクロージングのフィルターである。
【００３０】
ライン回路４１は、縦列接続された遅延素子５４からなる遅延回路を有し、ライン回路４１の先頭の遅延素子５４に画像データ入力が接続される。遅延素子５４には、フリップフロップなどが使用される。
【００３１】
ライン回路４２〜４８は、それぞれ、入力セレクター５１、ラインメモリー５２、出力セレクター５３、および縦列接続された遅延素子５４からなる遅延回路を有する。この遅延回路は、複数列の画素値をフィルター１１，１２に入力するために使用されるものであるが、上述の遅延回路１３としても必要に応じて機能する。
【００３２】
ライン回路４２の入力セレクター５１は、制御信号の値に応じて、画像データ入力、フィルター１１の出力およびフィルター１２の出力のいずれかをラインメモリー５２へ入力する。ライン回路４３〜４８の入力セレクター５１は、制御信号の値に応じて、前段のライン回路４２〜４７のラインメモリー５２の出力、フィルター１１の出力およびフィルター１２の出力のいずれかをラインメモリー５２へ入力する。
【００３３】
ラインメモリー５２は、画像データの１ライン分のサイズを有し、主走査方向に沿って１画素ずつ順番に画像データを入力され、ＦＩＦＯ（First-In First-Out）の順番で１画素ずつ画像データを出力する。
【００３４】
出力セレクター５３は、制御信号の値に応じて、ラインメモリー５２の出力、フィルター１１の出力およびフィルター１２の出力のいずれかを先頭の遅延素子５４へ入力する。
【００３５】
この遅延回路は、ラインメモリー５２の本数（ここでは、７本）と同数の遅延素子５４を有する。
【００３６】
選択回路４９は、制御信号に応じて、ライン回路４１〜４８における１または複数の遅延素子５４の入力および／または出力を選択し、選択した入力および／または出力を、フィルター１１およびフィルター１２に入力する。
【００３７】
設定回路５０は、所定のレジスター値などの指令に対応する値である制御信号を、ライン回路４２〜４８の入力セレクター５１および出力セレクター５３、並びに選択回路４９に入力する。
【００３８】
設定回路５０は、前段のフィルター１１のフィルター演算のライン数Ｌ１、および後段のフィルター１２のフィルター演算のライン数Ｌ２に応じて、フィルター１１に１または複数のラインメモリー５２を割り当て、フィルター１２に別の１または複数のラインメモリー５２を割り当てる。
【００３９】
この実施の形態では、（Ｌ１−１）本のラインメモリー５２がフィルター１１に割り当てられ、（Ｌ２−１）本のラインメモリー５２がフィルター１２に割り当てられる。ラインメモリー５２の総数をＮとすると、（Ｌ１−１）＋（Ｌ２−１）≦Ｎとなるように、任意にＬ１およびＬ２が設定可能である。
【００４０】
また、設定回路５０は、入力セレクター５１を制御して、（ａ）前段のフィルター１１に割り当てられたラインメモリー５２を縦列接続し、（ｂ）後段のフィルター１２に割り当てられたラインメモリー５２を縦列接続し、（ｃ）前段のフィルター１１に割り当てられたラインメモリー５２の先頭に、画像データ入力を接続し、（ｄ）後段のフィルター１２に割り当てられたラインメモリー５２の先頭に、前段のフィルター１１の出力を接続する。
【００４１】
さらに、設定回路５０は、選択回路４９を制御して、（ａ）前段のフィルター１１に割り当てられたラインメモリー５２についての遅延回路における１または複数の遅延素子５４を選択し、選択した遅延素子５４の入力および／または出力を前段のフィルター１１に入力させ、（ｂ）後段のフィルター１２に割り当てられたラインメモリー５２についての遅延回路における１または複数の遅延素子５４を選択し、選択した遅延素子５４の入力および／または出力を後段のフィルター１２に入力させる。
【００４２】
なお、フィルター部２のフィルター２１，２２および遅延回路２３は、それぞれ、フィルター部１と同様に構成される。フィルター部３のフィルター３１，３２および遅延回路３３についても同様である。ただし、フィルター部２，３における、ライン回路４２〜４８と同様のライン回路の数は、それぞれ、７本に限定されず、他の本数でもよい。また、遅延回路は、ライン回路４２〜４８と同様のライン回路の数（つまり、ラインメモリー５２を有するライン回路の本数）と同数の遅延素子５４を有する。
【００４３】
次に、上記画像処理装置の動作について説明する。
【００４４】
初期設定として、各フィルター部１〜３において、設定回路５０は、レジスター値などとして供給される指令に従って、ライン回路４２〜４８の入力セレクター５１および出力セレクター５３、並びに選択回路４９を制御する。これにより、各フィルター部１〜３により、所望のフィルター演算が実行される。
【００４５】
例えば、前段のフィルター１１が３×３（３列，３ライン）の画素領域に対するフィルター演算を行い、後段のフィルター１２が４×３（４列，３ライン）の画素領域に対するフィルター演算を行う場合、設定回路５０は、以下のように、ライン回路４２〜４８の入力セレクター５１および出力セレクター５３、並びに選択回路４９を制御する。設定回路５０は、ライン回路４２の入力フィルター５１に画像データ入力を選択させ、ライン回路４３の入力フィルター５１にライン回路４２のラインメモリー５２の出力を選択させ、ライン回路４２の出力フィルター５３にラインメモリー５２の出力を選択させ、ライン回路４３の出力フィルター５３にラインメモリー５２の出力を選択させ、フィルター１１に対する入力として、選択回路４９に、ライン回路４１〜４３の第１段の遅延素子５４の入力と出力および第２段の遅延素子５４の出力を選択させる（図２における部位６１参照）。また、設定回路５０は、ライン回路４５の入力フィルター５１にフィルター１１の出力を選択させ、ライン回路４６の入力フィルター５１にライン回路４５のラインメモリー５２の出力を選択させ、ライン回路４４の出力フィルター５３にフィルター１１の出力を選択させ、ライン回路４５，４６の出力フィルター５３にラインメモリー５２の出力を選択させ、フィルター１２に対する入力として、選択回路４９に、ライン回路４４〜４６の第２段から第５段までの遅延素子５４の出力を選択させる（図２における部位６２参照）。さらに、設定回路５０は、ライン回路４８の入力フィルター５１にフィルター１２の出力を選択させ、フィルター部１の出力として、ライン回路４８の最後の遅延素子５４の出力を選択する。この場合、ライン回路４８の遅延素子５４が、同期用の遅延回路１３として機能する。なお、遅延回路１３による遅延量は、フィルター部１の出力の元となる遅延素子５４を選択することで可変である。
【００４６】
以上のように、上記実施の形態によれば、前段のフィルター１１は、画像データの複数ラインに跨るフィルター演算を行い、後段のフィルター１２は、フィルター１１の後段で画像データの複数ラインに跨るフィルター演算を行う。設定回路５０は、前段のフィルター１１のフィルター演算のライン数Ｌ１、および後段のフィルター１２のフィルター演算のライン数Ｌ２に応じて、前段のフィルター１１に複数のラインメモリー５２のうちの一部を、また、後段のフィルター１２に複数のラインメモリー５２のうちの別の一部を割り当てる。
【００４７】
これにより、前段フィルター１１および後段フィルター１２のサイズを任意に設定可能であるため、回路の利用効率を高くすることができる。ひいては、画像処理装置の回路規模を少なくすることができる。
できる。
【００４８】
なお、上述の実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。
【００４９】
例えば、上記実施の形態では、フィルター１１，１２の数は２であるが、フィルターの数を３以上としてもよい。また、上記実施の形態では、ラインフィルター５２の総数は７であるが、それ以外の複数でもよい。さらに、上記実施の形態では、各ライン回路４１〜４８における遅延素子５４の数は、ラインフィルター５２の総数と同一であるが、別の数でもよい。さらに、上記実施の形態では、各フィルター部１〜３に設定回路５０が存在するが、１つの設定回路５０で、複数のフィルター部１〜３をそれぞれ独立に制御するようにしてもよい。
【産業上の利用可能性】
【００５０】
本発明は、例えば、プリンター、複合機などの画像形成装置の画像処理に適用可能である。
【符号の説明】
【００５１】
１，２，３  フィルター部
１１  フィルター（前段フィルターの一例）
１２  フィルター（後段フィルターの一例）
５０  設定回路
５１  入力セレクター
５２  ラインメモリー
５３  出力セレクター
５４  遅延素子
【図１】
0005535101.tif 000002
【図２】
0005535101.tif 000003