(57)【特許請求の範囲】
【請求項１】
装置であって、
第１のノードと、
第２のノードと、
第１の信号入力コンダクタと、
第２の信号入力コンダクタと；
主要バラクタ回路と、
前記第１のノードと前記第２のノードとの間にデジタル的にプログラム可能な温度依存キャパシタンスを提供するように結合された補助バラクタ回路と、
を備え、
前記主要バラクタ回路は、第１の主要バラクタ回路部分を備え、
前記第１の主要バラクタ回路部分が、
第１のリードと第２のリードとを有する第１のバラクタと、なお、前記第１のバラクタの前記第１のリードは前記第１のノードに結合される；
第１のリードと第２のリードとを有する第２のバラクタと、なお、前記第２のバラクタの前記第１のリードは、前記第２のノードに結合され、前記第２のバラクタの前記第２のリードは、第１の制御ノードにおいて、前記第１のバラクタの前記第２のリードに結合される；
前記第１の信号入力コンダクタおよび前記第２の信号入力コンダクタのうちの選択された１つを前記第１の制御ノードに結合する、第１のアナログ多重化回路と；
を備え、前記装置は、前記第１の信号入力コンダクタ上にループフィルタから微調整アナログ電圧制御信号（ＦＴＡＶＣＳ）を受信する電圧制御発振器（ＶＣＯ）であり、前記ＦＴＡＶＣＳは、前記補助バラクタ回路部分に供給されない；
装置。
【請求項２】
第１のアナログ制御信号は、前記第１の信号入力コンダクタ上に存在し、第２のアナログ制御信号は、前記第２の信号入力コンダクタ上に存在する、請求項１に記載の装置。
【請求項３】
前記第１のアナログ制御信号は、ループフィルタから受信された微調整制御信号であり、前記第２のアナログ制御信号は、温度に応じて変動する信号である、請求項２に記載の装置。
【請求項４】
前記第２の信号入力コンダクタ上に温度補償アナログ電圧制御信号（ＴＣＡＶＣＳ）を供給する温度補償電圧生成回路、
をさらに備え、
前記ＴＣＡＶＣＳは、温度に応じて変動する電圧を有する、
請求項１に記載の装置。
【請求項５】
前記温度補償電圧生成回路によって受信されるデジタル制御値が第１のデジタル値を有する場合は、前記ＴＣＡＶＣＳの前記電圧は、デジタル的にプログラムされた設定で温度に応じて変動し、前記温度補償電圧生成回路によって受信される前記デジタル制御値が第２のデジタル値を有する場合は、前記ＴＣＡＶＣＳの前記電圧は、デジタル的にプログラムされた設定で温度に応じて変動する、請求項４に記載の装置。
【請求項６】
前記主要バラクタ回路は、第２の主要バラクタ回路部分をさらに備え、
前記第２の主要バラクタ回路部分が、
第１のリードと第２のリードとを有する第３のバラクタと、なお、前記第３のバラクタの前記第１のリードは、前記第１のノードに結合される；
第１のリードと第２のリードとを有する第４のバラクタと、なお、前記第４のバラクタの前記第１のリードは、前記第２のノードに結合され、前記第４のバラクタの前記第２のリードは、第２の制御ノードにおいて前記第３のバラクタの前記第２のリードに結合される；
前記第１の信号入力コンダクタと前記第２の信号入力コンダクタのうちの選択された１つを前記第２の制御ノードに結合する第２のアナログ多重化回路と；
を備える、
請求項１に記載の装置。
【請求項７】
前記装置は、マルチビットデジタル調整ワードを受信する電圧制御発振器（ＶＣＯ）であり、前記マルチビットデジタル調整ワードの第１のデジタルビットは、前記第１のアナログ多重化回路を制御し、前記マルチビットデジタル調整ワードの第２のデジタルビットは、前記第２のアナログ多重化回路を制御する、請求項６に記載の装置。
【請求項８】
前記装置は、前記第１の信号入力コンダクタ上にループフィルタから微調整アナログ電圧制御信号（ＦＴＡＶＣＳ）を受信する電圧制御発振器（ＶＣＯ）である、請求項１に記載の装置。
【請求項９】
前記第１のバラクタの前記第１のリードは、第１のキャパシタによって前記第１のノードに結合され、前記第２のバラクタの前記第１のリードは、第２のキャパシタによって前記第２のノードに結合される、請求項１に記載の装置。
【請求項１０】
前記第１のバラクタの前記第１のリードが前記第１のノードの一部分であるように、前記第１のバラクタの前記第１のリードは、前記第１のノードに直接接続され、前記第２のバラクタの前記第１のリードが前記第２のノードの一部分であるように、前記第２のバラクタの前記第１のリードは、前記第２のノードに直接接続される、請求項１に記載の装置。
【請求項１１】
前記第１のアナログ多重化回路は、
デジタル制御信号が第１のデジタル値を有するときに、前記第１の信号入力コンダクタを前記第１の制御ノードに第１のトランジスタが結合するようにコンダクティブであるように動作可能であり、前記デジタル制御信号が前記第１のデジタル値とは反対の第２のデジタル値を有するときに、非コンダクティブであるように動作可能である、前記第１のトランジスタと、
前記デジタル制御信号が前記第２のデジタル値を有するときに、前記第２の信号入力コンダクタを前記第１の制御ノードに第２のトランジスタが結合するようにコンダクティブであるように動作可能であり、前記デジタル制御信号が前記第１のデジタル値を有するときに、非コンダクティブであるように動作可能である、前記第２のトランジスタと、
を備える、
請求項１に記載の装置。
【請求項１２】
補助バラクタ回路、
をさらに備え、
前記補助バラクタ回路は、
前記第１のノードと前記第２のノードとの間に第１のキャパシタンスを提供するように結合された第１の補助バラクタ回路部分、
を備えており、
前記補助バラクタ回路は、温度とともに変動する制御電圧が前記補助バラクタ回路により供給されることにより前記第１のキャパシタンスが変動するように構成される、
請求項１に記載の装置。
【請求項１３】
前記補助バラクタ回路は、
前記第１のノードと前記第２のノードとの間に第２のキャパシタンスを提供するように結合された第２の補助バラクタ回路部分、
をさらに備えており、
前記補助バラクタ回路は、温度とともに変動する制御電圧が供給されることにより前記第２のキャパシタンスが変動する、
請求項１２に記載の装置。
【請求項１４】
前記装置は、前記第１の信号入力コンダクタ上にループフィルタから微調整アナログ電圧制御信号（ＦＴＡＶＣＳ）を受信する電圧制御発振器（ＶＣＯ）であり、前記ＦＴＡＶＣＳは、前記第１の補助バラクタ回路部分に供給されず、前記第２の補助バラクタ回路部分に供給されない、請求項１３に記載の装置。
【請求項１５】
前記第１の補助バラクタ回路部分は、前記第１のキャパシタンスの大きさを少なくとも部分的に決定する第１のデジタル制御ビットを受信し、前記第２の補助バラクタ回路部分は、前記第２のキャパシタンスの大きさを少なくとも部分的に決定する第２のデジタル制御ビットを受信する、請求項１４に記載の装置。
【請求項１６】
前記補助バラクタ回路は、前記デジタル的にプログラム可能な温度依存キャパシタンスの大きさを少なくとも部分的に決定するデジタル制御値を受信する、
請求項１に記載の装置。
【請求項１７】
前記第１のノードと前記第２のノードとの間にデジタル的にプログラム可能なキャパシタンスを提供するように結合されたデジタル的にプログラム可能な粗調整キャパシタバンク回路、
をさらに備える、請求項１に記載の装置。
【請求項１８】
前記第１のノードと前記第２のノードとの間にデジタル的にプログラム可能なキャパシタンスを提供するように結合されたデジタル的にプログラム可能な粗調整キャパシタバンク回路、
をさらに備え、
前記デジタル的にプログラム可能な粗調整キャパシタバンク回路は、
前記第１のノードに結合され、前記第２のノードに結合され、第１のデジタル制御ビットを受信する、第１のキャパシタバンク回路部分と、なお、前記第１のデジタル制御ビットは、前記第１のノードと前記第２のノードとの間に前記第１のキャパシタバンク回路部分によって提供される第１のキャパシタンスを少なくとも部分的に決定する；
前記第１のノードに結合され、前記第２のノードに結合され、第２のデジタル制御ビットを受信する、第２のキャパシタバンク回路部分と、なお、前記第２のデジタル制御ビットは、前記第１のノードと前記第２のノードとの間に前記第２のキャパシタバンク回路部分によって提供される第２のキャパシタンスを少なくとも部分的に決定する；
を備える、
請求項１に記載の装置。
【請求項１９】
前記第１のキャパシタバンク回路部分は、前記第１のデジタル制御ビットが第１のデジタル値を有するときＯＮである第１のトランジスタを含み、前記第１のキャパシタバンク回路部分によって提供される前記第１のキャパシタンスは、前記第１のデジタル制御ビットが前記第１のデジタル値を有するとき、温度とともにデジタル的にプログラムされた設定で変動し、前記第１のトランジスタは、前記第１のデジタル制御ビットが前記第１のデジタル値とは反対の第２のデジタル値を有するとき、ＯＦＦであり、前記第１のキャパシタバンク回路部分によって提供される前記第１のキャパシタンスは、前記第１のデジタル制御ビットが前記第２のデジタル値を有するとき、温度とともにデジタル的にプログラムされた設定で変動する、請求項１８に記載の装置。
【請求項２０】
前記デジタル的にプログラムされた設定で前記第１のキャパシタンスが変動することは、前記第１のキャパシタバンク回路部分における逆バイアスダイオードに少なくとも部分的に起因し、前記第１のキャパシタバンク回路部分は、前記逆バイアスダイオードのキャパシタンスを少なくとも部分的に決定するアナログ電圧制御信号を受信する、請求項１９に記載の装置。
【請求項２１】
微調整アナログ電圧制御信号（ＦＴＡＶＣＳ）とマルチビットデジタル制御ワードを受信する装置であって、前記装置は、
選択的にイネーブルまたはディスエーブルにされることができる複数の主要バラクタ回路部分を備える主要バラクタ回路と、なお、前記主要バラクタ回路部分は互いに並列に結合され、前記複数の主要バラクタ回路部分の各々は前記ＦＴＡＶＣＳを受信する；
選択的にイネーブルまたはディスエーブルにされることができる複数の補助バラクタ回路部分を備える補助バラクタ回路と、なお、前記補助バラクタ回路部分は互いに並列に結合され、前記複数の補助バラクタ回路部分の各々は温度補償アナログ電圧制御信号（ＴＣＡＶＣＳ）を受信し、前記補助バラクタ回路部分のいずれも前記ＦＴＡＶＣＳを受信しない；
選択的にイネーブルまたはディスエーブルにされることができる複数のキャパシタバンク回路部分を備える、デジタル的にプログラム可能な粗調整キャパシタバンク回路と、なお、前記キャパシタバンク回路部分は互いに並列に結合され、前記複数のキャパシタバンク回路部分のいずれも前記ＦＴＡＶＣＳを受信せず、前記マルチビットデジタル制御ワードは、前記主要バラクタ回路部分、前記補助バラクタ回路部分、前記キャパシタバンク回路部分のうちのどれが、いくつ、イネーブルにされるかを決定する；
を備える、
装置。
【請求項２２】
イネーブルにされない前記主要バラクタ回路部分のいずれのキャパシタンスも温度に応じて制御され、イネーブルにされない前記補助バラクタ回路部分のいずれのキャパシタンスも温度に応じて制御され、イネーブルにされない前記キャパシタバンク回路部分のいずれのキャパシタンスも温度に応じて制御される、請求項２１に記載の装置。
【請求項２３】
前記複数の補助バラクタ回路部分によって受信された前記ＴＣＡＶＣＳは、第２のＴＣＡＶＣＳであり、前記装置は、
前記主要バラクタ回路部分の各々に第１のＴＣＡＶＣＳを供給する第１の温度補償電圧生成回路と、なお、前記マルチビットデジタル制御ワードは、前記第１のＴＣＡＶＣＳが温度とともにどのように変動するのかを決定する；
前記補助バラクタ回路部分の各々に前記第２のＴＣＡＶＣＳを供給する第２の温度補償電圧生成回路と、なお、前記マルチビットデジタル制御ワードは、補助バラクタ回路部分に供給された前記第２のＴＣＡＶＣＳが温度とともにどのように変動するのかを決定する；
前記キャパシタバンク回路部分の各々に第３のＴＣＡＶＣＳを供給する第３の温度補償電圧生成回路と、なお、前記マルチビットデジタル制御ワードは、前記キャパシタバンク回路部分に供給された前記第３のＴＣＡＶＣＳが温度とともにどのように変動するのかを決定する；
をさらに備える、
請求項２１に記載の装置。
【請求項２４】
前記主要バラクタ回路部分の各々は、制御ノードに結合されたリードを有する第１のバラクタと、前記制御ノードに結合されたリードを有する第２のバラクタと、前記制御ノード上に信号を供給するために結合されたアナログ多重化回路と、を備える、請求項２１に記載の装置。
【請求項２５】
前記マルチビットデジタル制御ワードは、前記主要バラクタ回路部分のアナログ多重化回路を制御する、請求項２４に記載の装置。
【請求項２６】
電圧制御発振器（ＶＣＯ）の入力コンダクタ上に微調整アナログ電圧制御信号（ＦＴＡＶＣＳ）を受け取ることと；
温度に応じて変化する電圧を有する第１の温度補償アナログ電圧制御信号（ＴＣＡＶＣＳ）を生成することと；
前記ＦＴＡＶＣＳ信号および前記第１のＴＣＡＶＣＳ信号のうちの選択された１つを第１の主要バラクタ回路部分の制御ノード上に供給することと；
前記ＦＴＡＶＣＳ信号および前記第１のＴＣＡＶＣＳ信号のうちの選択された１つを第２の主要バラクタ回路部分の制御ノード上に供給することと、なお、前記第１および第２の主要バラクタ回路部分は互いに並列に結合され、ＶＣＯの部分である；
補助バラクタ回路に、第２のＴＣＡＶＣＳを供給すること、  を備え、前記第１および第２の主要バラクタ回路部分は、主要バラクタ回路の部分であり、前記補助バラクタ回路は、前記主要バラクタ回路と並列に結合され、前記ＶＣＯの一部分であり、前記補助バラクタ回路は前記ＦＴＡＶＣＳを受け取らない、方法。
【請求項２７】
前記ＶＣＯ上にマルチビットデジタル制御ワードを受け取ること、をさらに備え、
前記マルチビットデジタル制御ワードは、前記ＦＴＡＶＣＳ信号および前記第１のＴＣＡＶＣＳ信号のうちのどの１つが、前記第１の主要バラクタ回路部分の前記制御ノード上に供給されるのかを決定し、前記マルチビットデジタル制御ワードは、前記ＦＴＡＶＣＳ信号および前記第１のＴＣＡＶＣＳ信号のうちのどの１つが、前記第２の主要バラクタ回路部分の前記制御ノード上に供給されるのかを決定する、
請求項２６に記載の方法。
【請求項２８】
前記ＶＣＯ上にマルチビットデジタル制御ワードを受け取ること、
をさらに備え、
前記マルチビットデジタル制御ワードは、温度に応じて前記第１のＴＣＡＶＣＳがどのように変化するかを決定する、
請求項２６に記載の方法。
【請求項２９】
前記第１の主要バラクタ回路部分は、
第１のリードと第２のリードとを有する第１のバラクタと、なお、前記第１のバラクタの前記第１のリードは第１のノードに結合される；
第１のリードと第２のリードとを有する第２のバラクタと、なお、前記第２のバラクタの前記第１のリードは、第２のノードに結合され、前記第２のバラクタの前記第２のリードは、第１の制御ノードにおいて、前記第１のバラクタの前記第２のリードに結合される；
前記第１の制御ノード上に前記ＦＴＡＶＣＳおよび前記第１のＴＣＡＶＣＳのうちの選択された１つを結合する第１のアナログ多重化回路と；
を備え、
前記第２の主要バラクタ回路部分は、
第１のリードと第２のリードとを有する第３のバラクタと、なお、前記第３のバラクタの前記第１のリードは前記第１のノードに結合される；
第１のリードと第２のリードとを有する第４のバラクタと、なお、前記第４のバラクタの前記第１のリードは、前記第２のノードに結合され、前記第４のバラクタの前記第２のリードは、第２の制御ノードにおいて前記第３のバラクタの前記第２のリードに結合される；
前記第２の制御ノード上に前記ＦＴＡＶＣＳおよび前記第１のＴＣＡＶＣＳのうちの選択された１つを結合する第２のアナログ多重化回路と；
を備える、
請求項２６に記載の方法。
【請求項３０】
前記補助バラクタ回路は、デジタル的にプログラム可能な温度依存可変キャパシタンスを有し、前記マルチビットデジタル制御ワードは、前記デジタル的にプログラム可能な温度依存可変キャパシタンスの大きさを少なくとも部分的に決定する、
請求項２７に記載の方法。
【請求項３１】
前記第１および第２の主要バラクタ回路部分は主要バラクタ回路の部分であり、
前記方法は、
前記主要バラクタ回路と並列に結合されるデジタル的にプログラム可能な粗調整キャパシタバンク回路を制御すること、
をさらに備え、
前記デジタル的にプログラム可能な粗調整キャパシタバンク回路はＶＣＯの一部であり、前記デジタル的にプログラム可能な粗調整キャパシタバンク回路は、デジタル的にプログラム可能なキャパシタンスを有し、前記マルチビットデジタル制御ワードは、前記デジタル的にプログラム可能なキャパシタンスの大きさを少なくとも部分的に決定する、
請求項２７に記載の方法。
【請求項３２】
装置であって、
ループフィルタから微調整アナログ電圧制御信号（ＦＴＡＶＣＳ）を受信するための第１の信号入力コンダクタと；
温度補償アナログ電圧制御信号（ＴＣＡＶＣＳ）を受信するための第２の信号入力コンダクタと、なお、前記ＴＣＡＶＣＳは、温度に応じて変動する電圧を有する；
第１のデジタル制御ビットが第１のデジタル値を有する場合には、前記第１の信号入力コンダクタ上の前記ＦＴＡＶＣＳが第１の可変キャパシタンスを制御するように使用され、前記第１のデジタル制御ビットが前記第１のデジタル値とは反対の第２のデジタル値を有する場合には、前記第２の信号入力コンダクタ上の前記ＴＣＡＶＣＳが前記第１の可変キャパシタンスを制御するように使用されるように、第１のノードと第２のノードとの間に前記第１の可変キャパシタンスを提供するための手段と；
前記第１のノードと前記第２のノードとの間にデジタル的にプログラム可能な温度依存キャパシタンスを提供するための手段と；
を備え、前記装置は、電圧制御発振器（ＶＣＯ）であり、前記ＦＴＡＶＣＳは、前記温度依存キャパシタンスを提供する手段に供給されない、装置。
【請求項３３】
第２のデジタル制御ビットが第１のデジタル値を有する場合には、前記第１の信号入力コンダクタ上の前記ＦＴＡＶＣＳが第２の可変キャパシタンスを制御するように使用され、前記第２のデジタル制御ビットが前記第１のデジタル値とは反対の第２のデジタル値を有する場合には、前記第２の信号入力コンダクタ上の前記ＴＣＡＶＣＳが前記第２の可変キャパシタンスを制御するように使用されるように、前記第１のノードと前記第２のノードとの間に前記第２の可変キャパシタンスを提供するための手段、
をさらに備える請求項３２に記載の装置。
【請求項３４】
前記第１の可変キャパシタンスを提供するための手段と前記第２の可変キャパシタンスを提供するための手段は、前記ＶＣＯの主要バラクタ回路の部分である、請求項３３に記載の装置。
【請求項３５】
生成手段によって受信されたデジタル制御値が第１のデジタル制御値を有する場合には、前記ＴＣＡＶＣＳの前記電圧がデジタル的にプログラムされた設定で温度に応じて変動し、前記生成手段によって受信された前記デジタル制御値が第２のデジタル制御値を有する場合には、前記ＴＣＡＶＣＳの前記電圧がデジタル的にプログラムされた設定で温度に応じて変動するような、前記ＴＣＡＶＣＳを生成する温度補償電圧生成回路、
をさらに備える、
請求項３４に記載の装置。
【請求項３６】
１セットのプロセッサ実行可能な命令を格納するプロセッサ可読媒体であって、
プロセッサによる前記セットのプロセッサ実行可能な命令の実行は、
微調整アナログ電圧制御信号（ＦＴＡＶＣＳ）または温度補償アナログ電圧制御信号（ＴＣＡＶＣＳ）のうちの選択された１つが第１の主要バラクタ回路部分の制御ノード上に供給されるように、前記プロセッサに、前記第１の主要バラクタ回路を制御するための第１の制御情報を生成させ、
前記ＦＴＡＶＣＳは、ＶＣＯのループフィルタから受信され、前記ＴＣＡＶＣＳは、温度とともに変動する電圧を有し、前記第１の主要バラクタ回路は、前記ＶＣＯの一部分である、
前記プロセッサに、前記制御ノードに接続された第１のノードと第２のノードとの間にデジタル的にプログラム可能な温度依存キャパシタンスを提供するように結合された補助バラクタ回路にＦＴＡＶＣＳを供給させない、
プロセッサ可読媒体。
【請求項３７】
前記セットのプロセッサ実行可能な命令の実行はまた、
前記ＦＴＡＶＣＳまたは前記ＴＣＡＶＣＳのうちの選択された１つが第２の主要バラクタ回路部分の制御ノード上に供給されるように、前記プロセッサに前記第２の主要バラクタ回路を制御するための第２の制御情報を生成させるためのものであり、
前記第２の主要バラクタ回路は前記ＶＣＯの一部分である、
請求項３６に記載のプロセッサ可読媒体。
【請求項３８】
前記セットのプロセッサ実行可能な命令の実行はまた、
第３の制御情報が第１のデジタル値を有する場合には、温度とともにデジタル的にプログラムされた設定で前記ＴＣＡＶＣＳの前記電圧が変動し、前記第３の制御情報が第２のデジタル値を有する場合には、温度とともにデジタル的にプログラムされた設定で前記ＴＣＡＶＣＳの前記電圧が変動するように、前記プロセッサに、前記ＴＣＡＶＣＳを生成する電圧生成回路を制御するための前記第３の制御情報を生成させるためのものである、
請求項３６に記載のプロセッサ可読媒体。
【請求項３９】
集積回路を製造する方法であって、
微調整アナログ信号入力コンダクタを製造することと；
第１のバラクタの第１のリードが制御ノードに結合されるように、また、第２のバラクタの第１のリードが前記制御ノードに結合されるように、前記第１のバラクタおよび前記第２のバラクタを製造することと；
制御ノードに結合された出力を有し、微調整アナログ信号入力コンダクタに結合された第１の入力を有する、アナログ多重化回路を製造することと；
前記第１のバラクタの第２のリードに結合される第１のノードを製造することと、
前記第２のバラクタの第２のリードに結合される第２のノードを製造することと、
前記第１のノードと前記第２のノードとの間にデジタル的にプログラム可能な温度依存キャパシタンスを提供するように結合された補助バラクタ回路を製造することと、
前記アナログ多重化回路の第２の入力に結合された出力を有する温度補償電圧生成回路を製造することと、なお、前記微調整アナログ入力コンダクタ、前記第１のバラクタ、前記第２のバラクタ、前記アナログ多重化回路、および前記温度補償電圧生成回路はすべて前記集積回路の部分であり、前記集積回路の部分は、第１の信号入力コンダクタ上にループフィルタから微調整アナログ電圧制御信号（ＦＴＡＶＣＳ）を受信する電圧制御発振器（ＶＣＯ）であり、前記ＦＴＡＶＣＳは、前記補助バラクタ回路部分に供給されない；
を備える方法。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本開示は、バラクタを含む共振器(resonators involving varactors)に関し、より具体的には、広帯域電圧制御発振器（ＶＣＯ）で使用可能な共振器のような、バラクタを含む広帯域温度補償された共振器に関する。
【背景情報】
【０００２】
[0002]  共振器は、多くの異なるタイプの電子回路で使用される。１つのタイプの共振器は、容量性素子(capacitive element)と並列に結合された誘導性素子(inductive element)を含む。このような共振器の応用は、電圧制御発振器（ＶＣＯ）、例えば位相ロックループ（ＰＬＬ）で見つけられるＶＣＯである。図１（先行技術(Prior Art))は、このようなタイプのＶＣＯ３１の図である。ＶＣＯ３０１は発振ＶＣＯ出力信号(oscillating VCO output signal)を生成する。図示された例では、発振ＶＣＯ出力信号は、コンダクタ３０２上ではＶＯＵＴ−、コンダクタ３０３上ではＶＯＵＴ＋、の信号を含むディファレンシャルシヌソイダル信号(differential sinusoidal signal)である。発振ＶＣＯ出力信号の周波数は、コンダクタ３０４上で受け取られるマルチビットデジタル粗調整制御ワード(multi-bit digital coarse tune control word)と、コンダクタ３０５上で受け取られる微調整アナログ制御信号(fine tune analog control signal)ＶＴＵＮＥとによって決定される。デジタル制御ワードが固定されていると仮定して、発振ＶＣＯ出力信号の周波数は、アナログ入力信号ＶＴＵＮＥを適切に増大または低減させることによって、上方および下方に微調整されることができる。
【０００３】
[0003]  図２（先行技術）は、このようなＶＣＯの一例のより詳細な図である。共振器タンク(resonator tank)３０６は、容量性素子と並列に結合されたインダクタ３０７を含む。容量性素子のうちの第１のものは、プログラム可能なキャパシタバンク３０８である。容量性素子のうちの第２のものは、主要バラクタ回路３０９である。一例では、主要バラクタ回路３０９は、複数のバラクタサブ回路を含むプログラム可能なバラクタである。バラクタサブ回路のうち個々のものは、プログラム可能なバラクタ素子の有効な調整可能キャパシタンス(tunable capacitance)を低減させるようディスエーブルにされることができる。このタイプのプログラム可能なバラクタに関するさらなる情報については米国特許第７，６１２，６２６号を参照されたい。図２のＶＣＯの残りのトランジスタ３１０−３１３は、増幅器を形成する。ＶＣＯに供給されたデジタル制御ワードが固定される場合、およびＶＣＯに供給されるときにＶＴＵＮＥアナログ入力電圧が固定される場合、ＶＣＯ出力信号ＶＯＵＴ＋、ＶＯＵＴ−のオープンループ発振周波数(open loop oscillating frequency)が固定周波数であることが望ましい。残念ながら、ＶＣＯ出力信号のオープンループ発振周波数は、温度とともに変化するようである。発振周波数は、例えば温度が増加するとドロップすることがある。これは望ましくない。
【０００４】
[0004]  図３（先行技術）は、ＶＣＯのＶＣＯ出力信号のオープンループ発振周波数における変化の温度依存性質(temperature dependent nature of changes)を取り除くための回路を有する１つの従来ＶＣＯ回路３１４の回路図である。主要バラクタ３１５および粗調整キャパシタバンク３１６に加えて、補助バラクタ３１７が提供されている。このような補助バラクタに関するさらなる詳細については、米国公報第２００９／０２６１９１７号を参照されたい。補助バラクタのキャパシタンスがＶＴＵＮＥに応じて調整されるようなＶＴＵＮＥ信号を受け取る補助バラクタ３１７というよりは、むしろ、補助バラクタは、アナログ制御電圧ＶＣＯＭＰを受け取るように作られる。ＶＣＯＭＰは、温度補償電圧生成回路３１８によって生成された制御電圧である。ＶＣＯＭＰは、補助バラクタ３１７のキャパシタンスにおける結果として生じる変化がＶＣＯ出力信号周波数上のＶＣＯの残りの他の温度依存効果を打ち消す効果をもつ(tend to counter)ように、温度に応じて(as a function of temperature)変更される。結果として、温度に応じたＶＣＯの発振周波数のオープンループ周波数ドリフトは低減されることができる。
【０００５】
[0005]  図４（先行技術）は、ＶＣＯの発振周波数の周波数ドリフトを防ぐための回路を有する別の従来のＶＣＯ回路３１９の回路図である。粗調整キャパシタバンク(coarse tuning capacitor bank)３２０は、複数の部分(multiple portions)３２１−３２３を含む。キャパシタバンクの個々の部分の回路は、インダクタ３２４と並列なキャパシタンスにおいて切り替わるようにイネーブルにされることができ、あるいは、個々の部分の回路は、キャパシタンスがインダクタと並列に結合されないように、ディスエーブルにされることができる。ディスエーブル状態では、ディスエーブルにされた部分の寄生ダイオード(parasitic diodes)の逆バイアスの度合いが調節されることができ、それによって、ディスエーブルにされた部分のキャパシタンスが温度に応じて調節されることを可能にするように、回路が供給される。ディスエーブル部分に供給されたアナログ制御電圧ＶＣＯＭＰの適切な調整により、温度に応じたＶＣＯのオープンループ周波数ドリフトが低減されることができる。さらなる詳細については、米国特許第７，１１６，１８３号を参照されたい。提供された温度の量(amount of temperature compensation afforded)は、所与の時間でディスエーブルにされるキャパシタバンクの部分の数に応じる。低周波数において、キャパシタバンクのすべての部分３２１−３２３が使用されるとき、温度補償はない。
【発明の概要】
【０００６】
[0006]  広帯域の電圧制御発振器（ＶＣＯ）内の温度補償された共振器は、微調整主要バラクタ回路、補助バラクタ回路および粗調整キャパシタバンク回路を含む。これらの回路はインダクタンスと並列に一緒に結合される。主要バラクタ回路の個々の回路部分は、デジタル制御の下（例えば、デジタル制御ビットＳ１［１−３］の制御の下）、イネーブルまたはディスエーブルにされることができる。補助バラクタ回路の個々の回路部分は、デジタル制御の下（例えば、デジタル制御ビットＳ２［１−３］の下）、イネーブルまたはディスエーブルにされることができる。粗調整キャパシタバンク回路の個々の回路部分は、デジタル制御の下（例えば、デジタル制御ビットＳ３［１−３］の下）イネーブルまたはディスエーブルにされることができる。
【０００７】
[0007]  各主要バラクタ回路部分内で、主要バラクタ回路部分の制御ノード上に、微調整アナログ電圧制御信号（ＦＴＡＶＣＳ）または第１の温度補償アナログ電圧制御信号（ＴＣＡＶＣＳ）のいずれかのうち選択された１つを供給する多重化回路である。ＦＴＡＶＣＳは、ＶＣＯが一部である位相ロックループ（ＰＬＬ）のループフィルタから受け取られたＶＴＵＮＥ電圧制御信号でありうる。主要バラクタ回路部分が（例えば、デジタル制御ビットＳ１［１−３］のうち適切な１つにより）イネーブルにされる場合、ＦＴＡＶＣＳは、主要バラクタ回路部分がＶＣＯの発振周波数の微調整に使用されるように制御ノード上に供給される。主要バラクタ回路部分がディスエーブルにされる場合には、第１のＴＣＡＶＣＳ信号（例えば、Ｖ１（Ｔ））は、主要バラクタ回路部分が温度に応じるＶＣＯ周波数ドリフトに対抗するために使用されるように、制御ノード上に供給される。第１のＴＣＡＶＣＳ信号の電圧が温度とともにどのように変動するかは、（例えば、デジタル制御ビットＴＣ１［１−２］の適切な設定により）デジタル的にプログラム可能である。例えば、温度に応じる電圧Ｖ１（Ｔ）における変化の傾きは、あるいくつかの異なる傾きを有するようにデジタル的にプログラムされることができる。
【０００８】
[0008]  補助バラクタ回路では、任意のイネーブルにされた補助バラクタ回路部分の制御ノードは、第２の温度補償アナログ制御電圧（例えば、Ｖ２（Ｔ））とともに供給される。この第２の温度補償アナログ制御電圧信号の電圧が温度とともにどのように変動するかは、（例えば、デジタル制御ビットＴＣ２［１−２］の設定により）デジタル的にプログラム可能である。ディスエーブルにされるいずれの補助バラクタ回路部分の制御ノードは、別の温度補償アナログ制御電圧信号とともに供給される。一例では、ディスエーブルにされる補助バラクタ回路部分の制御ノード上に供給された他の温度補償アナログ制御電圧信号は、ディスエーブルにされた主要バラクタ回路部分の制御ノード上に供給される同じ第１のＴＣＡＶＣＳ（例えば、Ｖ１（Ｔ））である。
【０００９】
[0009]  粗調整キャパシタバンク回路の個々の部分は、イネーブルまたはディスエーブルにされることができる。一例では、各キャパシタバンク回路部分は、1ペアの介入スイッチングトランジスタ(intervening switching transistor)とキャパシタを含む。キャパシタバンク回路部分が（例えば、デジタル制御ビットＳ３［１−３］の適切な１つにより）イネーブルにされる場合、スイッチングトランジスタは、キャパシタが共振器の２つのノード間で、互いに直列に結合されるように、ＯＮであるよう制御される。キャパシタバンク回路部分のうちのどれぐらいが(How many of the capacitor bank circuit portions)この方法でイネーブルされるかが、粗調整キャパシタバンクのキャパシタンスがどのように設定されるかを決定する。粗調整キャパシタバンク回路部分がディスエーブルにされる場合、第３の温度補償アナログ制御電圧（例えばＶ３（Ｔ））は、スイッチングトランジスタのソースおよびドレイン上に供給される。この制御電圧の大きさは、スイッチングトランジスタのドレインＰＮ接合と逆バイアスソースの寄生キャパシタンスを調整するのに使用可能である。温度に応じて適切に第３の温度補償アナログ制御電圧を調整することによって、ディスエーブルにされたキャパシタバンク回路部分のキャパシタンスは、温度に応じるＶＣＯ周波数ドリフトに対抗することにおいて有用にされる。第３の温度補償アナログ制御電圧が温度とともにどのように変動するかは、（例えば、デジタル制御ビットＴＣ３［１−２］の設定により）デジタル的にプログラム可能である。
【００１０】
[0010]  したがって、一例では、すべてのディスエーブルにされたバラクタ回路部分、すべてがディスエーブルにされた補助バラクタ回路部分、およびすべてがディスエーブルにされたキャパシタバンク回路部分は、温度補償目的のために使用可能である。どの主要バラクタ回路部分がイネーブルにされるのか、どの補助バラクタ回路部分がイネーブルにされるか、どのキャパシタバンク回路部分がイネーブルにされるか、また、どのようにして温度補償アナログ電圧Ｖ１（Ｔ）、Ｖ２（Ｔ）およびＶ３（Ｔ）が温度に応じて(as a function of temperature)変動する(vary)のかを、適切に制御することによって、共振器が一部であるＶＣＯは、２．５ＧＨｚ〜５．０ＧＨｚの広帯域周波数範囲における任意のＶＣＯ出力周波数について、±０．０２％未満の温度（−３０℃から＋１１０℃）にわたって周波数変動を発振する出力信号を有する。調整に使用されない共振器タンクノードに結合されたすべてのバラクタが温度補償について使用可能であるので、余分なキャパシタンス(extra capacitance)は、単に温度補償のためだけに追加されなくてよい。したがって、共振器タンクノード上には、より少ない寄生キャパシタンスが存在し、共振器タンクノード上の寄生キャパシタンスのこの低減化は、増大された調整範囲を容易にする。
【００１１】
[0011]  一例では、共振器を制御するためのデジタル制御値は、デジタルベースバンドプロセッサ集積回路上でプロセッサによって決定される。デジタル制御値は、ＶＣＯが動作している周波数範囲の特有な値(values specific for the frequency range)である。これらの決定されたデジタル制御値は、デジタルベースバンド集積回路からＲＦトランシーバ集積回路へ、そのあと、トランシーバ集積回路内の共振器へと、伝達される。デジタル制御値は、マルチビットデジタル制御ワードの値(values of a multi-bit digital control word)である。デジタル制御値のうちのいくつかは、主要バラクタ回路、補助バラクタ回路およびキャパシタバンク回路のうちの選択された回路部分をイネーブルにし、ディスエーブルにする。デジタル制御値のうち他のものは、アナログ制御電圧Ｖ１（Ｔ），Ｖ２（Ｔ）およびＶ３（Ｔ）が、温度に応じてどのように変動するかを設定する。ＶＣＯ発振周波数の各周波数範囲について、最適ＶＣＯ性能(optimal VCO performance)のために共振器を制御するデジタル制御値の対応するセットがある。一実施形態では、各セットに対応するＶＣＯ周波数範囲に関する情報に関連するデジタル制御値のこれらのセットは、デジタルベースバンドプロセッサ集積回路内でプロセッサ可読媒体に格納される。
【００１２】
[0012]  前述は、概要(summary)であり、したがって、必然的に、詳細の、簡略化、一般化、そして省略を含んでおり、結果、概要は説明するためだけであって、決して限定することを意図していないことを当業者は理解するであろう。もっぱら特許請求の範囲で定義されるように、ここで説明されたデバイスおよび/またはプロセスの他の態様、発明の特徴および利点は、ここで記載される非制限的な詳細な説明の中で明らかとなるであろう。
【図面の簡単な説明】
【００１３】
【図１】[0013]  図１（先行技術）は従来ＶＣＯの図である。
【図２】[0014]  図２（先行技術）は図１のＶＣＯの回路図である。
【図３】[0015]  図３（先行技術）は、図１のＶＣＯの第１の例の回路図である。
【図４】[0016]  図４（先行技術）は、図１のＶＣＯの第２の例の回路図である。
【図５】[0017]  図５は、１つの新規態様による広帯域温度補償された共振器タンクを含むモバイル通信デバイスの図である。
【図６】[0018]  図６は、図５のモバイル通信デバイスのトランシーバおよびアンテナ部分のより詳細な図である。
【図７】[0019]  図７は、図６のＲＦトランシーバ集積回路におけるローカル発振器のより詳細な図である。
【図８】[0020]  図８は、図７のローカル発振器におけるＶＣＯのより詳細な図である。
【図９】[0021]  図９は、図８のＶＣＯ中の主要バラクタ回路のより詳細な図である。
【図１０】[0022]  図１０は、図９の主要バラクタ回路の主要バラクタ回路部分のうちの１つのより詳細な図である。
【図１１】[0023]  図１１は、図１０の主要バラクタ回路部分の動作を説明する表である。
【図１２】[0024]  図１２は、アナログ制御電圧Ｖ１（Ｔ）が温度に応じてどのように変動するかを示すチャートである。
【図１３】[0025]  図１３は、デジタル制御ビットＳ１［１−３］およびＴＣ１［１−２］が図９の主要バラクタ回路を制御するためにどのように設定されるかを示す表である。
【図１４】[0026]  図１４は、図８のＶＣＯの中の補助バラクタ回路のより詳細な図である。
【図１５】[0027]  図１５は、アナログ制御電圧Ｖ２（Ｔ）が温度に応じてどのように変動するかを示すチャートである。
【図１６】[0028]  図１６は、デジタル制御ビットＳ２［１−３］およびＴＣ２［１−２］が図９の補助バラクタ回路を制御するためにどのように設定されるかを示す表である。
【図１７】[0029]  図１７は、図８のＶＣＯの粗調整キャパシタバンクのより詳細な図である。
【図１８】[0030]  図１８は、デジタル制御ビットＳ３［１−３］およびＴＣ３［１−２］が図１７の粗調整キャパシタバンク回路を制御するためにどのように設定されるかを示す表である。
【図１９】[0031]  図１９は、アナログ制御電圧信号Ｖ３（Ｔ）［１−３］が温度に応じてどのように変動するかを示すチャートである。
【図２０】[0032]  図２０は、図１７の粗調整キャパシタバンク回路のオフキャパシタンスが温度に応じてどのように変化するかを示すチャートである。
【図２１】[0033]  図２１は、図８のＶＣＯ、図３のＶＣＯ（先行技術）、および図４のＶＣＯ（先行技術）の温度性能(temperature performances)にわたる周波数変動を比較するチャートである。
【図２２】[0034]  図２２は、１つの新規態様による方法のフローチャートである。
【詳細な説明】
【００１４】
[0035]  図５は、第１の新規態様による広帯域温度補償された共振器タンクを含むモバイル通信デバイス１の図である。この例では、モバイル通信デバイス１は、マルチバンドセルラ電話ハンドセットである。デバイス１は、（図示されていない他の部分のうち）セルラ電話通信を受信し送信することに使用可能なアンテナ２、ＲＦ（無線周波数）トランシーバ集積回路３、およびデジタルベースバンドプロセッサ集積回路４を含む。いくつかの例では、トランシーバ回路およびデジタルベースバンド回路は同じ集積回路上で実装されるが、２つの集積回路の実装が説明のためにここで説明されている。
【００１５】
[0036]  デジタルベースバンド集積回路４は、プロセッサ実行可能な命令のプログラム６を実行するプロセッサ５を含む。プログラム６は、この場合半導体メモリであるプロセッサ可読媒体７に格納される。プロセッサ５は、ローカルバスメカニズム８を介して、メモリ７にアクセスする。プロセッサ５は、シリアルバスインタフェース９、シリアルバス１０、シリアルバスインタフェース１１、および制御コンダクタ１２および１３のグループを介して集積回路３に制御情報を送信することによって、ＲＦトランシーバ集積回路３と相互作用し、制御する。送信されるべき情報は、デジタルアナログ変換器（ＤＡＣ）１４によってデジタルベースバンドプロセッサ集積回路１４上でデジタル形式に変換され、コンダクタ１５にわたってトランシーバ集積回路３の送信機部分１６へ通信される。トランシーバ集積回路３の受信チェイン部分１７によって受信されたデータは、コンダクタ１８にわたって反対方向に、ＲＦトランシーバ集積回路３からデジタルベースバンドプロセッサ集積回路４へと通信され、アナログ／デジタル変換器（ＡＤＣ）１９によってデジタル形式に変換される。
【００１６】
[0037]  図６は、図５のセルラ電話のトランシーバとアンテナ部分のより詳細な図である。セルラ電話の動作の１つの非常に簡略化された説明では、図１のセルラ電話が情報を受信するために使用されている場合は、このとき入ってくる伝送(incoming transmission)２０は、アンテナ２上で受信される。入ってくる伝送は、マッチングネットワーク２１、デュプレクサ２２、マッチングネットワーク２３、端末２４、低雑音増幅器（ＬＮＡ）２５、ミキサ２６、ベースバンドフィルタ２７、およびコンダクタ１８を通して、デジタルベースバンドプロセッサ集積回路４内のＡＤＣ１９へと移動する。ローカル発振器２８（周波数シンセサイザとも呼ばれる）は、ミキサ２６に受信ローカル発振器信号ＲＸ  ＬＯを供給する。受信機がどのようにダウンコンバートするかが、ローカル発振器信号ＲＸ  ＬＯの周波数を変更することによって制御される。
【００１７】
[0038]  他方では、セルラ電話１が情報を送信するために使用されている場合は、送信されるべき情報は、デジタルベースバンドプロセッサ集積回路４のＤＡＣ１４によってアナログに変換される。アナログ情報は、ＲＦトランシーバ集積回路３の送信チェイン部分１６のベースバンドフィルタ２９に供給される。ベースバンドフィルタによってフィルタされた後で、信号はミキサ３０によって周波数においてアップコンバートされる。アップコンバートされた信号は、駆動増幅器３１、端末３２、マッチングネットワーク３３、電力増幅器３４、マッチングネットワーク３５、デュプレクサ２２を通じて、伝送３６としての伝送のために(for transmission as transmission 36)アンテナ２へと移動する。ミキサブロック８６がどのようにアップコンバートするかは、ローカル発振器３７（周波数シンセサイザとも呼ばれる）によって生成されたローカル発振器信号ＴＸＬＯの周波数を変更することによって制御される。
【００１８】
[0039]  図７は、図６のＲＦトランシーバ集積回路３のローカル発振器２８のより詳細な図である。ローカル発振器２８は、コンダクタ３９を介して、基準クロックソースから基準クロック信号ＲＥＦ  ＣＬＫ３８を受信する。ローカル発振器２８は、コンダクタ４１上にＲＸ  ＬＯ信号４０を出力する。ローカル発振器２８は、分周器４２、位相ロックループ（ＰＬＬ）４３および出力分周器４４を含む。この場合、ＰＬＬ４３はアナログＰＬＬであり、位相検出器４５、ループフィルタ４６、ＶＣＯ４７、ループ分周器４８およびシグマ−デルタ変調器（ＳＤＭ）４９を含む。ＶＣＯ４７は、シヌソイドアナログディファレンシャルＶＣＯ出力信号ＶＯＰおよびＶＯＮをそれぞれ、コンダクタ５０および５１上に供給する。ＶＣＯの出力信号の発振周波数は、アナログ入力信号ＶＴＵＮＥ５２とマルチビットデジタル制御ワード５３によって決定される。ＰＬＬがロック状態にあるとき、アナログ入力信号ＶＴＵＮＥは、ループフィルタ４６によって調整され、その結果、ループ分周器４８で分けられ位相検出器４５の第２の入力リード５４上に戻って供給されるようなＶＣＯ出力信号の位相は、分周器４２によって分けられ位相検出器４５の第１の入力リード５５上に供給されるとき基準クロック信号ＲＥＦ  ＣＬＫの位相にマッチする。微調整ＶＴＵＮＥ信号５２はおよそ０．５ボルトから２．０ボルトまで変動する。粗調整デジタル制御ワード５３は、制御コンダクタ１２上で運ばれたより大きな粗調整デジタル制御ワードの一部である。矢印５６は、ＰＬＬのシグマ−デルタ変調器４９に供給されるより大きな粗調整デジタル制御ワードの一部分を表す。
【００１９】
[0040]  図８は図７のＶＣＯ４７のより詳細な図である。ＶＣＯ４７は、ループフィルタ４６から、コンダクタ５７を介して微調整信号ＶＴＵＮＥ５２を受け取る。ＶＴＵＮＥは「微調整アナログ電圧制御信号」（ＦＴＡＶＣＳ）とも呼ばれる。ＶＣＯ４７は、シリアルバスインタフェース１１からコンダクタ１２を介して粗調整マルチビットデジタル制御ワード５３を受け取る。ＶＣＯ４７は、ノードＮ２上では信号ＶＯＰを含みノードＮ１上では信号ＶＯＮを含むＶＣＯ出力信号を出力する。ノードＮ２およびＮ１上のＶＣＯ出力信号（ＶＯＰおよびＶＯＮ）は、コンダクタ５０および５１を介して出力される。ＶＣＯ４７は、増幅器部分５８と共振器タンク部分５９を含む。この具体的な例の増幅器部分５８は、図示されるように、２つのクロス結合されたＰチャネルトランジスタ５９および６０と、２つのクロス結合されたＮチャネルトランジスタ６１および６２を含む。共振器タンク部分５９は、インダクタ６３、主要バラクタ回路(main varactor circuit)６４、第１の温度補償回路６７、補助バラクタ回路６５、第２の温度補償回路６８、粗調整キャパシタバンク回路６６、および第３の温度補償回路６９を含む。インダクタ６３、主要バラクタ回路６４、補助バラクタ回路６５、および粗調整キャパシタバンク回路６６は、ノードＮ１とＮ２との間で、互いに並列に結合される。
【００２０】
[0041]  図８では図示されていないが、ＶＣＯの出力と共振器タンク回路５９のノードＮ１とＮ２との間の信号パスにおいて配置された追加のバッファがある場合がある。このようなバッファは、ここでは図示されていないが、図７のＶＣＯトライアングルシンボル４７内で配置されるであろう。温度補償電圧生成回路６７は、温度とともに変動する電圧Ｖ１（Ｔ）を生成するための任意の数のよく知られた従来の回路のうちの１つを含めうる。一例では、回路６７の構造は、従来のバンドギャップ回路に結合された従来のＰＴＡＴ(Proportional To Absolute Temperature)回路を含み、２つの回路の相対的な強度は、合成された出力電圧対温度の傾きがデジタル的にプログラム可能であり、ＴＣ１［１−２］に応じるように、デジタル値ＴＣ１［１−２］で決定されるとき重み付けられる。
【００２１】
[0042]  図９は、図８の主要バラクタ回路６４のより詳細な図である。主要バラクタ回路６４は、複数の主要バラクタ回路部分７０−７２、２つの追加のバラクタ７３および７４、および２つのＤＣバイアス電圧抵抗器７５および７６を含む。ＶＣＭは、共通モード電圧を表す。ＶＣＭは、ＤＣバイアス電圧である。主要バラクタ回路部分７０−７２は、図示されるようにコンダクタＮ３およびＮ４との間で、互いに並列に結合される。コンダクタおよびノードＮ３は、キャパシタ７７によってコンダクタおよびノードＮ１にＡＣ結合される。コンダクタおよびノードＮ４は、キャパシタ７８によってコンダクタおよびノードＮ２にＡＣ結合される。ＶＣＯの増幅器部分のクロス結合されたトランジスタ（図８参照）は、ノードＮ１とＮ２にＤＣバイアス電圧を課す。このＤＣバイアスは、主要バラクタ回路のバラクタに課されるべきではない。したがってキャパシタ７７および７８は、ノードＮ３およびＮ４に到達することからこのＤＣバイアス電圧をブロックするために提供される。しかしながら、他の実施形態では、ＡＣ結合キャパシタ７７および７８は提供されていない。むしろ、Ｎ３とＮ１が真に１つのノードであるように、コンダクタとノードＮ３はコンダクタとノードＮ１に直接接続される（ＤＣ結合される）。同様に、Ｎ４とＮ２が真に１つのノードであるように、コンダクタとノードＮ４はコンダクタとノードＮ２に直接接続される（ＤＣ結合される）。
【００２２】
[0043]  主要バラクタ回路部分７０−７２は、同様な構成である、ただし、バイナリ重み付けられる方式で主要バラクタ回路部分のバラクタのサイズは、（例えば）バラクタ７９と８０がバラクタ８１および８２の２倍であるよう、また、バラクタ８３および８４がバラクタ７９および８０の２倍であるよう、増大させられることができる。３つのデジタル制御ビットＳ１［１−３］８５およびそれらの補集合Ｓ１［１−３］Ｂ８６は、図８のデジタル制御ワード５３のビットである。これらのビットＳ１［１−３］およびＳ１［１−３］Ｂは、図示されるように主要バラクタ回路部分に供給される。これらのデジタルビットのデジタル値は、主要バラクタ回路部分うちのどれがイネーブルにされディスエーブルにされるかを決定する。デジタル制御ビットＳ１［１−３］およびＳ１［１−３］Ｂを受け取することに加え、主要バラクタ回路６４は、２つの他のデジタル制御ビットＴＣ１［１−２］８７を受け取る。デジタル制御ビットＴＣ１［１−２］はまた、図８のデジタル制御ワード５３のビットである。デジタル制御ビットＴＣ１［１−２］の値は、電圧制御信号Ｖ１（Ｔ）８８の電圧が温度とともにどのように変動するかを決定する。図示されるように、信号Ｖ１（Ｔ）８８は、温度補償電圧生成回路６７によって生成され、コンダクタ８９を介して主要バラクタ回路部分に供給される。
【００２３】
[0044]  図１０は、主要バラクタ回路部分７０のうちの１つの回路図である。主要バラクタ回路部分７０は、バラクタ８１および８２、および多重化回路９０を含む。バラクタ８１の第１のリード９１は、ノードＮ３に結合され、バラクタ８１の第２のリード９２は、制御ノードＮ５に結合される。バラクタ８２の第１のリード９３は、ノードＮ４に結合され、バラクタ８２の第２のリード９４は、制御ノードＮ５に結合される。多重化回路９０は、制御ノードＮ５上に温度補償アナログ信号Ｖ１（Ｔ）と微調整アナログ信号ＶＴＵＮＥのうちの選択された１つを結合する。参照番号９５は、多重化回路９０の出力リードを表す。多重化回路９０は異なる方法で実現されレイアウトされることができ、多重化回路９０は、図示されているように、単一リードによって制御ノードＮ５に接続される必要はない。図１０の図は、説明のためにここで提示された単なる一例である。Ｎチャネルトランジスタ、伝送ゲート(transmission gate)、または別の適切な回路は、Ｐチャネルトランジスタ９８の代わりに使用されうる。信号ＶＴＵＮＥおよびＶ１（Ｔ）多重化回路９０のうちのどれが制御ノードＮ５上に供給するのかは、デジタル制御ビットＳ１［１］およびＳ１［１］Ｂの値によって決定される。Ｓ１［１］がデジタルロジックｈｉｇｈである場合には、Ｎチャネルトランジスタ９６はＯＮであり、Ｐチャネルトランジスタ９８はＯＦＦである。Ｓ１［１］がデジタルロジックｈｉｇｈである場合には、Ｓ１［１］Ｂはデジタルロジックｌｏｗであるので、Ｐチャネルトランジスタ９７はＯＮである。トランジスタ９６および９７は、ＯＮである伝送ゲートを形成する。したがって微調整信号ＶＴＵＮＥは、制御ノードＮ５上に伝送ゲートを通じて結合される。他方で、Ｓ１［１］がデジタルロジックlowである場合には、Ｓ１［１］Ｂはデジタルロジックｈｉｇｈであり、トランジスタ９８はＯＮであり、トランジスタ９６および９７はＯＦＦであり、Ｖ１（Ｔ）は、制御ノードＮ５上にコンダクティブトランジスタ(conductive transistor)９８を介して結合される。Ｓ１［１］がデジタルロジックｈｉｇｈであるとき、主要バラクタ回路部分７０は、イネーブルにされると考えられるのに対し、Ｓ１［１］がデジタルロジックｌｏｗである場合には、主要バラクタ回路部分７０は、ディスエーブルにされると考えられている。主要バラクタ回路部分７０がイネーブルにされる場合、バラクタ８１および８２は、ＶＴＵＮＥの大きさによって決定されるとき１０ｆＦ〜３０ｆＦの範囲でキャパシタンスを有することができる。主要バラクタ回路部分７０がディスエーブルにされる場合、バラクタ８１および８２は、Ｖ１（Ｔ）の大きさによって決定されるとき７ｆＦ〜１３ｆＦの範囲においてキャパシタンスを有することができる。
【００２４】
[0045]  図１１は、主要バラクタ回路部分７０の動作を説明する表である。表のＸは、条件を気にしないことを示している。例えばＳ１［１］が図１１の上方の行で示されているようにデジタルロジックｈｉｇｈである場合、トランジスタ９８は、ＯＦＦであり、電圧Ｖ１（Ｔ）は、主要バラクタ回路部分７０の動作に対して意味を持たない。同様に、Ｓ１［１］が図１１の下方の行において示されるようにデジタルロジックｌｏｗである場合には、トランジスタ９６および９７はＯＦＦであり、ＶＴＵＮＥの電圧は、主要バラクタ回路部分７０の動作に対して意味を持たない。
【００２５】
[0046]  図１２は、Ｖ１（Ｔ）が−３０℃から＋１１０℃の温度範囲にわたって温度に応じてどのように変更されるのかを図示するチャートである。Ｖ１（Ｔ）が温度に応じてどのように変化するかは、適切にデジタル制御ビットＴＣ１［１−２］を設定することによって、デジタル的にプログラム可能である。ライン９９−１０１は、それぞれ、１１、１０、０１および００のＴＣ１［１−２］値のための温度と電圧Ｖ１（Ｔ）の関係を表す。
【００２６】
[0047]  図１３は、図８の１つの具体的な実施形態において異なるＶＣＯ周波数範囲についてＳ１［１−３］ビットおよびＴＣ１［１−２］ビットがどのように設定されるかを図示する表である。イネーブルにされた主要バラクタ回路部分は微調整のために使用され（ＶＴＵＮＥに依存する）、ディスエーブルにされた主要バラクタ回路部分は、温度とともにＶＣＯ周波数ドリフトに対処するために使用される（Ｖ１（Ｔ）に依存する）。
【００２７】
[0048]  図１４は、図８の補助バラクタ回路６５の回路図である。補助バラクタ回路６５は、バラクタ１０３および１０４、ＤＣ電圧バイアシング抵抗器１０５および１０６、および複数の補助バラクタ回路部分１０７−１０９を含む。補助バラクタ回路部分１０７−１０９は、図示されるように、コンダクタＮ６とコンダクタＮ７との間で、互いに並列に結合される。コンダクタおよびノードＮ６は、キャパシタ１１０によってコンダクタおよびノードＮ１にＡＣ結合される。コンダクタおよびノードＮ７は、キャパシタ１１１によってコンダクタおよびノードＮ２にＡＣ結合される。主要バラクタ回路に関連して上述されるように、ＶＣＯの増幅器部分のクロス結合されたトランジスタは、ノードＮ１とＮ２に対してＤＣバイアス電圧を課すことができる。このＤＣバイアスは、補助バラクタ回路のバラクタに課されるべきではない。キャパシタ１１０および１１１は、ノードＮ６およびＮ７に到達することからＤＣバイアス電圧をブロックするために提供される。しかしながら、他の実施形態では、ＡＣ結合キャパシタ１１０および１１１は提供されず、むしろ、ノードＮ６およびＮ７がそれぞれ、ノードＮ１とＮ２に直接ＤＣ結合される。
【００２８】
[0049]  補助バラクタ回路部分１０７−１０９の構造は主要バラクタ回路部分７０−７２の構造と類似している、ただし、補助バラクタ回路部分は、主要バラクタ回路部分によって受け取られるＶＴＵＮＥ信号５２の代わりにアナログ制御電圧Ｖ２（Ｔ）１１２を受け取る。ＶＴＵＮＥ信号５２は、補助バラクタ回路６５に供給されない。図示されるように、Ｖ２（Ｔ）は温度補償電圧生成回路６８によって生成され、様々な補助バラクタ回路部分にコンダクタ１１３を介して供給される。アナログ制御電圧信号Ｖ２（Ｔ）は温度とともに変動する電圧を有する。電圧Ｖ２（Ｔ）が温度とともにどのように変動するかは、適切に２つのデジタル制御ビットＴＣ２［１−２］１１４を設定することによってデジタル的に制御される。デジタル制御ビットＴＣ２［１−２］１１４は、デジタル制御ワード５３の２ビットである。補助バラクタ回路部分１０７−１０９の個々のものは、デジタル制御ビットＳ２［１−３］１１５およびＳ２［１−３］Ｂ１１６によって決定されるとき、イネーブルまたはディスエーブルにされることができる。主要バラクタ回路部分の場合、補助バラクタ回路部分の各々は、補助バラクタ回路部分の制御ノード上に１つまたは２つの信号を選択的に結合する多重化回路を含む。補助バラクタ回路部分の場合、多重化回路は、制御ノード上にアナログ制御信号Ｖ２（Ｔ）またはアナログ制御信号Ｖ１（Ｔ）をいずれか結合する。補助バラクタ回路部分がイネーブルにされる場合には、多重化回路は制御ノード上にＶ２（Ｔ）を結合するよう制御され、補助バラクタ回路部分がディスエーブルにされる場合には、多重化回路は制御ノード上にＶ１（Ｔ）を結合するよう制御される。
【００２９】
[0050]  図１５は、Ｖ２（Ｔ）が−３０℃から＋１１０℃の温度範囲にわたって温度に応じてどのように変更されるのかを図示するチャートである。Ｖ２（Ｔ）が温度に応じてどのように変化するかは、適切にデジタル制御ビットＴＣ２［１−２］を設定することによって、デジタル的にプログラム可能である。ライン１１７〜１２０は、それぞれ、１１、１０、０１および００のＴＣ２［１−２］値のための温度と電圧Ｖ２（Ｔ）の関係を表す。
【００３０】
[0051]  図１６は、図８の１つの具体的な実施形態における異なるＶＣＯ出力周波数範囲についてＳ２［１−３］ビットおよびＴＣ２［１−２］ビットがどのように設定されるのかを示す表である。様々な補助バラクタ回路部分におけるバラクタのサイズは、バイナリ重み付けられている。１つの補助バラクタ回路部分のみがＳ２［１−３］＝００１によりイネーブルにされる場合には、補助バラクタ回路によって提供される公称キャパシタンス(nominal capacitance)は、表で示されているように５５ｆＦである。すべての補助バラクタ回路部分がＳ２［１−３］＝１１１によりイネーブルにされる場合には、補助バラクタ回路によって提供される公称キャパシタンスは表で示されているように４４０ｆＦである。図示される具体的な例では、ＴＣ２［１−２］によって決定されるときＶ２（Ｔ）が温度とともに変化する方法はすべてのＶＣＯ周波数動作範囲についてと同じであるが、そのようにして行なうことが改良されたＶＣＯ動作性能(operating performance)をもたらす場合には、値ＴＣ２［１−２］は、異なるＶＣＯ動作範囲について異なる値を有するよう設定されることができる。
【００３１】
[0052]  図１７は、図８の粗調整キャパシタバンク回路６６の回路図である。粗調整キャパシタバンク回路６６は複数のキャパシタバンク回路部分１２１−１２３を含む。キャパシタバンク回路部分の各々は同様の構造であるので、キャパシタバンク回路部分１２１の内部構造のみがここでは説明されている。キャパシタバンク回路部分１２１は、２つのキャパシタ１２４および１２５、スイッチングトランジスタ１２６、および２つの抵抗器１２７および１２８を含む。３つのデジタル制御ビットＳ３［１−３］１２９は、キャパシタバンク回路部分のうちのどれがイネーブルにされ、また、どれがディスエーブルにされるかを決定する。コンダクタ１２９上のデジタル制御ビットＳ３［１］は、キャパシタバンク回路部分１２１をイネーブルまたはディスエーブルにする。Ｓ３［１］がデジタルロジックｈｉｇｈである場合、トランジスタ１２６はオンであり、キャパシタ１２４および１２５は、ノードＮ１とノードＮ２との間でキャパシタンスを提供するように直列に結合される。キャパシタバンク回路部分がイネーブルにされるというこの状況においては、スイッチングトランジスタ１２６は、十分にＯＮでありコンダクティブであるべきである(to be fully on and conductive)。したがって、コンダクタ１３０上の電圧はグラウンド電位のような低電圧であるよう制御される。しかしながら、Ｓ３［１］がデジタルロジックｌｏｗである場合、トランジスタ１２６はＯＦＦである。キャパシタ１２４および１２５は、ノードＮ１とノードＮ２との間では、直列で結合されていない。しかしながら、ディスエーブルにされたキャパシタバンク回路部分１２１によるノードＮ１とＮ２との間で提供されたキャパシタンスに関わらず、ある。トランジスタ１２６のソースおよびドレインは、ＰＮ接合により寄生キャパシタンスを含む。コンダクタ１３０上で電圧を増大または低減することによって、これらの寄生ＰＮ接合ダイオードの空乏領域(depletion regions)の幅は、増大または低減されることができ、空乏領域のこの増大または低減された幅は、対応する増大または低減された寄生キャパシタンスをもたらす。コンダクタ１３０上の電圧Ｖ３（Ｔ）［１］は、温度に応じてノードＮ１とＮ２との間のキャパシタンスにおける変化を提供するために温度に応じて調整される。キャパシタバンク回路部分１２１−１２３の各々は、この目的で対応するアナログ制御電圧Ｖ３（Ｔ）を受け取る。３つのＶ３（Ｔ）［１−３］信号は、温度補償電圧生成回路６９によって生成される。これらの信号Ｖ３（Ｔ）［１−３］の電圧が温度とともにどのように変動するかは、デジタル制御ビットＴＣ３［１−２］１３１を設定することによってデジタル的にプログラム可能である。
【００３２】
[0053]  図１８は、図８の１つの具体的な実施形態における異なるＶＣＯ周波数範囲について、Ｓ３［１−３］ビットおよびＴＣ３［１−２］ビットがどのように設定されるかを示す表である。イネーブルにされたキャパシタバンク部分は、（デジタル制御ワード５３に依存して）粗調整するために使用され、ディスエーブルにされたキャパシタバンク部分は、（Ｖ３（Ｔ）［１−３］に依存して）温度とともにＶＣＯ周波数ドリフトに対抗するために(to combat)使用される。
【００３３】
[0054]  図１９は、Ｖ３（Ｔ）信号のうちの１つの代表的な信号の電圧が、−３０℃から＋１１０℃までの温度範囲にわたって温度に応じてどのように変化されるのかを図示するチャートである。ライン１３２−１３５は、それぞれ、１１、１０、０１および００のＴＣ３［１］値のための温度と電圧Ｖ３（Ｔ）［１］の関係を表す。
【００３４】
[0055]  図２０は、トランジスタ１２６がＯＦＦであるとき、キャパシタバンク回路部分１２１によって提供されたキャパシタンスがＶ３（Ｔ）［１］に応じてどのように変化されるべきかを図示するチャートである。ライン１３６〜１３９は、それぞれ、１１、１０、０１および００のＴＣ３［１］値のためのオフキャパシタンスを表す。上述されるように、キャパシタンスは、トランジスタ１２６のソースおよびドレインの逆バイアスされた寄生ＰＮ接合ダイオードの空乏領域に起因する。Ｖ３（Ｔ）［１］を温度に応じて変化させることは、ディスエーブルにされたキャパシタバンク回路部分のこのオフキャパシタンスが温度に応じて変化することをもたらす。オフキャパシタンスが温度に応じてどのように変化するのかが、温度とともにＶＣＯ周波数ドリフトに対抗するために(to combat)設定される。
【００３５】
[0056]  デジタル制御ビット（Ｓ１［１−３］およびＴＣ１［１−２］）が主要バラクタ回路６４をどのように制御するのかを決定すること、デジタル制御ビット（Ｓ２［１−３］およびＴＣ２［１−２］）が補助バラクタ回路６５をどのように制御するのかを決定すること、デジタル制御ビット（Ｓ３［１−３］およびＴＣ３［１−２］）がキャパシタバンク回路６６をどのように制御するのかを決定することは、互いに独立に、分離しては、実行されない。各ＶＣＯ出力信号周波数範囲について、最良なＶＣＯ性能(the best VCO performance)をもたらす制御ビット値の組み合わせが決定され使用される。一例では、温度補償の観点から最良である制御ビット値の組み合わせ（各ＶＣＯ出力信号周波数範囲に関する）が決定され、図５のデジタルベースバンド集積回路４のプロセッサ可読媒体７（半導体メモリ）に格納される。セルラ電話ハンドセット１が作動すると、プロセッサ５は、受信機のローカル発振器のＶＣＯ４７がどのように構成されるべきかを決定するためにこの格納された情報を使用する。プロセッサ５は、値Ｓ１［１−３］，Ｓ１［１−３］Ｂ，Ｓ２［１−３］，Ｓ２［１−３］Ｂ，Ｓ３［１−３］，ＴＣ１［１−２］，ＴＣ２［１−２］およびＴＣ３［１−２］が所望されるＶＣＯ出力周波数について適切に設定されるように、シリアルバス１０にわたってデジタル制御ワード５３を設定するための情報を送信する。
【００３６】
[0057]  図２１は、縦軸に、温度にわたる（−３０℃〜＋１１０℃）ＶＣＯ出力信号周波数のパーセントの変動を示すチャートである。横軸はＶＣＯ出力信号周波数である。ライン１４０は、図８のＶＣＯ４７の動作を表す。温度に応じるＶＣＯ出力信号の周波数変動は、２．５ＧＨｚ〜５．０ＧＨｚの全広帯域周波数範囲について±０．０２％よりも小さい。ライン１４１は、図３（先行技術）のＶＣＯの動作を表す。図３のＶＣＯのＶＣＯ出力信号周波数は、低ＶＣＯ出力周波数および高ＶＣＯ出力周波数の両方について、実質的に±０．０２％より多く温度とともに変動するということに留意されたい。ライン１４２は、図４（先行技術）のＶＣＯの動作を表す。図４のＶＣＯのＶＣＯ出力信号周波数は、低ＶＣＯ出力周波数および中帯域ＶＣＯ出力周波数について、実質的に±０．０２％より多く温度とともに変動するということに留意されたい。
【００３７】
[0058]  図２２は、１つの新規態様による方法２００のフローチャートである。微調整アナログ電圧制御信号（ＦＴＡＶＣＳ）は、ＶＣＯの微調整入力リード上に受信される（ステップ２０１）。一例では、信号ＦＴＡＶＣＳは、図８のＶＣＯ４７の入力リード上にコンダクタ５７を介して受信されるＶＴＵＮＥ信号５２である。ＶＣＯは、ＶＣＯ出力信号の周波数の微調整のために使用される主要バラクタ回路を含む。主要バラクタ回路は、第１の主要バラクタ回路部分と第２の主要バラクタ回路部分を含む。これらの部分は、独立してイネーブルまたはディスエーブルにされることができる。一例では、主要バラクタ回路は、図８の主要バラクタ回路６４である。
【００３８】
[0059]  ＶＣＯは、温度に応じて変化する電圧を有する温度補償アナログ電圧制御信号（ＴＣＡＶＣＳ）を生成する（ステップ２０２）。一例では、ＴＣＡＶＣＳは、図８の温度補償電圧生成回路６７によって生成される信号Ｖ１（Ｔ）である。
【００３９】
[0060]  ＦＴＡＶＣＳ信号およびＴＣＡＶＣＳ信号のうちの選択された１つが、第１の主要バラクタ回路部分の制御ノード上に供給される（ステップ２０３）。一例では、第１の主要バラクタ回路部分は、図９の主要バラクタ回路部分７０であり、制御ノードは図９の制御ノードＮ５である。
【００４０】
[0061]  ＦＴＡＶＣＳ信号およびＴＣＡＶＣＳ信号のうちの選択された１つが、第２の主要バラクタ回路部分の制御ノード上に供給される（ステップ２０４）。一例では、第２の主要バラクタ回路部分は、図９の主要バラクタ回路部分７１であり、制御ノードは図９の制御ノードＮ９である。方法の一例では、第１の主要バラクタ回路部分と第２の主要バラクタ回路部分はイネーブルまたはディスエーブルにされるように独立して制御される。主要バラクタ回路部分がイネーブルにされる場合には、ＦＴＡＶＣＳ（例えば、ＶＴＵＮＥ信号５２）はその制御ノード上に供給され、主要バラクタ回路部分がディスエーブルにされる場合には、ＴＣＡＶＣＳ（例えば、信号Ｖ１（Ｔ））は、その制御ノード上に供給される。
【００４１】
[0062]  １つの新規態様では、集積回路を製造する方法は、微調整アナログ信号入力コンダクタを形成することと、第１のバラクタのリードが制御ノードに結合されるように、また、第２のバラクタのリードが制御ノードに結合されるように、第１のバラクタと第２のバラクタとを形成することと、制御ノードに結合された出力を有し、微調整アナログ信号入力コンダクタに結合された第１の入力を有するアナログ多重化回路を形成することと、アナログ多重化回路の第２の入力に結合された出力を有する温度補償電圧生成回路を形成することと、を含む。微調整アナログ入力コンダクタ、第１のバラクタ、第２のバラクタ、アナログ多重化回路および温度補償電圧生成回路はすべて集積回路の部分であり、集積回路製造プロセス(an integrated circuit fabrication process)を使用して、実質上同時に、すべて製造される(fabricated)。
【００４２】
[0063]  1つまたは複数の例示的な実施形態では、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらのいずれの組み合わせにおいて実装されうる。ソフトウェアで実装される場合には、機能は、コンピュータ可読媒体上で、１つまたは複数の命令あるいはコードとして、格納または送信されうる。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの移送を容易にするいずれの媒体も含んでいる、コンピュータ記憶媒体(computer storage media)と通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされることができる、いずれの利用可能な媒体でありうる。例として、また限定されないが、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭあるいは他の光学ディスクストレージ、磁気ディスクストレージあるいは他の磁気ストレージデバイス、あるいは、命令またはデータ構造の形で所望プログラムコードを格納または搬送するために使用されることができる、また、コンピュータによってアクセスされることができる、任意の他の媒体を備えることができる。また、いずれの接続もコンピュータ可読媒体と適切に名付けられる。例えば、ソフトウェアがウェブサイト、サーバ、あるいは、同軸ケーブル、光ファイバーケーブル、ツイストペア(twisted pair)、デジタル加入者ライン(digital subscriber line)（ＤＳＬ）、あるいは赤外線、無線、およびマイクロ波のような無線技術を使用している他の遠隔ソース、から送信される場合には、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、あるいは赤外線、無線、およびマイクロ波のような無線技術は、媒体の定義に含まれている。ここで使用されるように、ディスク(disk)とディスク(disc)は、コンパクトディスク(compact disc)（ＣＤ）、レーザーディスク(登録商標)(laser disc)、光学ディスク(optical disc)、デジタル汎用ディスク(digital versatile disc)（ＤＶＤ）、フロッピー(登録商標)ディスク(disk)およびブルーレイディスク(blu-ray disc)を含み、「ディスク(disks)」は、大抵、データを磁気的に再生し、「ディスク(discs)」は、レーザーで光学的に再生する。上記のものの組み合わせも、コンピュータ可読媒体の範囲内に含まれるべきである。１つの具体的な例では、図８のＶＣＯ４７は、デジタルベースバンドプロセッサ集積回路４で実行しているソフトウェアおよび／またはファームウェアによって制御される。ソフトウェアおよび／またはファームウェアは、例えば、プロセッサ可読媒体７で格納されるプロセッサ実行可能命令のプログラム６でありうる。プロセッサ５は、命令のこのプログラム６を実行し、結果、シリアルバス１０にわたって適切なデジタル制御情報を送信することによりＲＦトランシーバ集積回路３においてＶＣＯ４７を制御する。共振器５９を制御するためのデジタル制御値の集合（Ｓ１［１−３］，Ｓ１［１−３］Ｂ，Ｓ２［１−３］，Ｓ２［１−３］Ｂ，Ｓ３［１−３］，ＴＣ１［１−２］，ＴＣ２［１−２］およびＴＣ３［１−２］）は、デジタルベースバンド集積回路４内のメモリ７に格納され、各集合は、対応するＶＣＯ周波数動作範囲と関連して格納される。
【００４３】
[0064]  ある特定の実施形態が説明のため上記で説明されているが、本特許文書の教示は、一般的適用(general applicability)を有しており、上述された特定の実施形態に限定されていない。温度補償された共振器はＶＣＯで使用される必要はなく、むしろ、一般的適用とみなす。したがって、様々な修正、適応、および説明される具体的な実施形態の様々な特徴の組み合わせが、特許請求の範囲から逸脱することなく、実行されることができる。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
装置であって、
第１のノードと、
第２のノードと、
第１の信号入力コンダクタと、
第２の信号入力コンダクタと；
主要バラクタ回路と、
を備え、
前記主要バラクタ回路は、第１の主要バラクタ回路部分を備え、
前記第１の主要バラクタ回路部分が、
第１のリードと第２のリードとを有する第１のバラクタと、なお、前記第１のバラクタの前記第１のリードは前記第１のノードに結合される；
第１のリードと第２のリードとを有する第２のバラクタと、なお、前記第２のバラクタの前記第１のリードは、前記第２のノードに結合され、前記第２のバラクタの前記第２のリードは、第１の制御ノードにおいて、前記第１のバラクタの前記第２のリードに結合される；
前記第１の信号入力コンダクタおよび前記第２の信号入力コンダクタのうちの選択された１つを前記第１の制御ノードに結合する、第１のアナログ多重化回路と；
を備える；
装置。
［Ｃ２］
第１のアナログ制御信号は、前記第１の信号入力コンダクタ上に存在し、第２のアナログ制御信号は、前記第２の信号入力コンダクタ上に存在する、［Ｃ１］に記載の装置。
［Ｃ３］
前記第１のアナログ制御信号は、ループフィルタから受信された微調整制御信号であり、前記第２のアナログ制御信号は、温度に応じて変動する信号である、［Ｃ２］に記載の装置。
［Ｃ４］
前記第２の信号入力コンダクタ上に温度補償アナログ電圧制御信号（ＴＣＡＶＣＳ）を供給する温度補償電圧生成回路、
をさらに備え、
前記ＴＣＡＶＣＳは、温度に応じて変動する電圧を有する、
［Ｃ１］に記載の装置。
［Ｃ５］
前記温度補償電圧生成回路によって受信されるデジタル制御値が第１のデジタル値を有する場合は、前記ＴＣＡＶＣＳの前記電圧は、第１の方法で温度に応じて変動し、前記温度補償電圧生成回路によって受信される前記デジタル制御値が第２のデジタル値を有する場合は、前記ＴＣＡＶＣＳの前記電圧は、第２の方法で温度に応じて変動する、［Ｃ４］に記載の装置。
［Ｃ６］
前記主要バラクタ回路は、第２の主要バラクタ回路部分をさらに備え、
前記第２の主要バラクタ回路部分が、
第１のリードと第２のリードとを有する第３のバラクタと、なお、前記第３のバラクタの前記第１のリードは、前記第１のノードに結合される；
第１のリードと第２のリードとを有する第４のバラクタと、なお、前記第４のバラクタの前記第１のリードは、前記第２のノードに結合され、前記第４のバラクタの前記第２のリードは、第２の制御ノードにおいて前記第３のバラクタの前記第２のリードに結合される；
前記第１の信号入力コンダクタと前記第２の信号入力コンダクタのうちの選択された１つを前記第２の制御ノードに結合する第２のアナログ多重化回路と；
を備える、
［Ｃ１］に記載の装置。
［Ｃ７］
前記装置は、マルチビットデジタル調整ワードを受信する電圧制御発振器（ＶＣＯ）であり、前記マルチビットデジタル調整ワードの第１のデジタルビットは、前記第１のアナログ多重化回路を制御し、前記マルチビットデジタル調整ワードの第２のデジタルビットは、前記第２のアナログ多重化回路を制御する、［Ｃ６］に記載の装置。
［Ｃ８］
前記装置は、前記第１の信号入力コンダクタ上にループフィルタから微調整アナログ電圧制御信号（ＦＴＡＶＣＳ）を受信する電圧制御発振器（ＶＣＯ）である、［Ｃ１］に記載の装置。
［Ｃ９］
前記第１のバラクタの前記第１のリードは、第１のキャパシタによって前記第１のノードに結合され、前記第２のバラクタの前記第１のリードは、前記第２のキャパシタによって前記第２のノードに結合される、［Ｃ１］に記載の装置。
［Ｃ１０］
前記第１のバラクタの前記第１のリードが前記第１のノードの一部分であるように、前記第１のバラクタの前記第１のリードは、前記第１のノードに直接接続され、前記第２のバラクタの前記第１のリードが前記第２のノードの一部分であるように、前記第２のバラクタの前記第１のリードは、前記第２のノードに直接接続される、［Ｃ１］に記載の装置。
［Ｃ１１］
前記第１のアナログ多重化回路は、
デジタル制御信号が第１のデジタル値を有するときに、前記第１の信号入力コンダクタを前記第１の制御ノードに第１のトランジスタが結合するようにコンダクティブであるように動作可能であり、前記デジタル制御信号が前記第１のデジタル値とは反対の第２のデジタル値を有するときに、非コンダクティブであるように動作可能である、前記第１のトランジスタと、
前記デジタル制御信号が前記第２のデジタル値を有するときに、前記第２の信号入力コンダクタを前記第１の制御ノードに第２のトランジスタが結合するようにコンダクティブであるように動作可能であり、前記デジタル制御信号が前記第１のデジタル値を有するときに、非コンダクティブであるように動作可能である、前記第２のトランジスタと、
を備える、
［Ｃ１］に記載の装置。
［Ｃ１２］
補助バラクタ回路、
をさらに備え、
前記補助バラクタ回路は、
前記第１のノードと前記第２のノードとの間に第１のキャパシタンスを提供するように結合された第１の補助バラクタ回路部分、
を備えており、
前記第１のキャパシタンスは温度に応じて変動する、
［Ｃ１］に記載の装置。
［Ｃ１３］
前記補助バラクタ回路は、
前記第１のノードと前記第２のノードとの間に第２のキャパシタンスを提供するように結合された第２の補助バラクタ回路部分、
をさらに備えており、
前記第２のキャパシタンスは温度に応じて変動する、
［Ｃ１２］に記載の装置。
［Ｃ１４］
前記装置は、前記第１の信号入力コンダクタ上にループフィルタから微調整アナログ電圧制御信号（ＦＴＡＶＣＳ）を受信する電圧制御発振器（ＶＣＯ）であり、前記ＦＴＡＶＣＳは、前記第１の補助バラクタ回路部分に供給されず、前記第２の補助バラクタ回路部分に供給されない、［Ｃ１３］に記載の装置。
［Ｃ１５］
前記第１の補助バラクタ回路部分は、前記第１のキャパシタンスの大きさを少なくとも部分的に決定する第１のデジタル制御ビットを受信し、前記第２の補助バラクタ回路部分は、前記第２のキャパシタンスの大きさを少なくとも部分的に決定する第２のデジタル制御ビットを受信する、［Ｃ１４］に記載の装置。
［Ｃ１６］
前記第１のノードと前記第２のノードとの間にデジタル的にプログラム可能な温度依存キャパシタンスを提供するように結合された補助バラクタ回路、
をさらに備え、
前記補助バラクタ回路は、前記デジタル的にプログラム可能な温度依存キャパシタンスの大きさを少なくとも部分的に決定するデジタル制御値を受信する、
［Ｃ１］に記載の装置。
［Ｃ１７］
前記装置は、前記第１の信号入力コンダクタ上にループフィルタから微調整アナログ電圧制御信号（ＦＴＡＶＣＳ）を受信する電圧制御発振器（ＶＣＯ）であり、前記ＦＴＡＶＣＳは、前記補助バラクタ回路部分に供給されない、［Ｃ１６］に記載の装置。
［Ｃ１８］
前記第１のノードと前記第２のノードとの間にデジタル的にプログラム可能なキャパシタンスを提供するように結合されたデジタル的にプログラム可能な粗調整キャパシタバンク回路、
をさらに備える、［Ｃ１］に記載の装置。
［Ｃ１９］
前記第１のノードと前記第２のノードとの間にデジタル的にプログラム可能なキャパシタンスを提供するように結合されたデジタル的にプログラム可能な粗調整キャパシタバンク回路、
をさらに備え、
前記デジタル的にプログラム可能な粗調整キャパシタバンク回路は、
前記第１のノードに結合され、前記第２のノードに結合され、第１のデジタル制御ビットを受信する、第１のキャパシタバンク回路部分と、なお、前記第１のデジタル制御ビットは、前記第１のノードと前記第２のノードとの間に前記第１のキャパシタバンク回路部分によって提供される第１のキャパシタンスを少なくとも部分的に決定する；
前記第１のノードに結合され、前記第２のノードに結合され、第２のデジタル制御ビットを受信する、第２のキャパシタバンク回路部分と、なお、前記第２のデジタル制御ビットは、前記第１のノードと前記第２のノードとの間に前記第２のキャパシタバンク回路部分によって提供される第２のキャパシタンスを少なくとも部分的に決定する；
を備える、
［Ｃ１］に記載の装置。
［Ｃ２０］
前記第１のキャパシタバンク回路部分は、前記第１のデジタル制御ビットが第１のデジタル値を有するときＯＮである第１のトランジスタを含み、前記第１のキャパシタバンク回路部分によって提供される前記第１のキャパシタンスは、前記第１のデジタル制御ビットが前記第１のデジタル値を有するとき、温度とともに第１の方法で変動し、前記第１のトランジスタは、前記第１のデジタル制御ビットが前記第１のデジタル値とは反対の第２のデジタル値を有するとき、ＯＦＦであり、前記第１のキャパシタバンク回路部分によって提供される前記第１のキャパシタンスは、前記第１のデジタル制御ビットが前記第２のデジタル値を有するとき、温度とともに第２の方法で変動する、［Ｃ１９］に記載の装置。
［Ｃ２１］
前記第２の方法で前記第１のキャパシタンスが変動することは、前記第１のキャパシタバンク回路部分における逆バイアスダイオードに少なくとも部分的に起因し、前記第１のキャパシタバンク回路部分は、前記逆バイアスダイオードのキャパシタンスを少なくとも部分的に決定するアナログ電圧制御信号を受信する、［Ｃ２０］に記載の装置。
［Ｃ２２］
微調整アナログ電圧制御信号（ＦＴＡＶＣＳ）とマルチビットデジタル制御ワードを受信する装置であって、前記装置は、
選択的にイネーブルまたはディスエーブルにされることができる複数の主要バラクタ回路部分を備える主要バラクタ回路と、なお、前記主要バラクタ回路部分は互いに並列に結合され、前記複数の主要バラクタ回路部分の各々は前記ＦＴＡＶＣＳを受信する；
選択的にイネーブルまたはディスエーブルにされることができる複数の補助バラクタ回路部分を備える補助バラクタ回路と、なお、前記補助バラクタ回路部分は互いに並列に結合され、前記複数の補助バラクタ回路部分の各々は温度補償アナログ電圧制御信号（ＴＣＡＶＣＳ）を受信し、前記補助バラクタ回路部分のいずれも前記ＦＴＡＶＣＳを受信しない；
選択的にイネーブルまたはディスエーブルにされることができる複数のキャパシタバンク回路部分を備える、デジタル的にプログラム可能な粗調整キャパシタバンク回路と、なお、前記キャパシタバンク回路部分は互いに並列に結合され、前記複数のキャパシタバンク回路部分のいずれも前記ＦＴＡＶＣＳを受信せず、前記マルチビットデジタル制御ワードは、前記主要バラクタ回路部分、前記補助バラクタ回路部分、前記キャパシタバンク回路部分のうちのどれが、いくつ、イネーブルにされるかを決定する；
を備える、
装置。
［Ｃ２３］
イネーブルにされない前記主要バラクタ回路部分のいずれのキャパシタンスも温度に応じて制御され、イネーブルにされない前記補助バラクタ回路部分のいずれのキャパシタンスも温度に応じて制御され、イネーブルにされない前記キャパシタバンク回路部分のいずれのキャパシタンスも温度に応じて制御される、［Ｃ２２］に記載の装置。
［Ｃ２４］
前記複数の補助バラクタ回路部分によって受信された前記ＴＣＡＶＣＳは、第２のＴＣＡＶＣＳであり、前記装置は、
前記主要バラクタ回路部分の各々に第１のＴＣＡＶＣＳを供給する第１の温度補償電圧生成回路と、なお、前記マルチビットデジタル制御ワードは、前記第１のＴＣＡＶＣＳが温度とともにどのように変動するのかを決定する；
前記補助バラクタ回路部分の各々に前記第２のＴＣＡＶＣＳを供給する第２の温度補償電圧生成回路と、なお、前記マルチビットデジタル制御ワードは、補助バラクタ回路部分に供給された前記第２のＴＣＡＶＣＳが温度とともにどのように変動するのかを決定する；
前記キャパシタバンク回路部分の各々に第３のＴＣＡＶＣＳを供給する第３の温度補償電圧生成回路と、なお、前記マルチビットデジタル制御ワードは、前記キャパシタバンク回路部分に供給された前記第３のＴＣＡＶＣＳが温度とともにどのように変動するのかを決定する；
をさらに備える、
［Ｃ２２］に記載の装置。
［Ｃ２５］
前記主要バラクタ回路部分の各々は、制御ノードに結合されたリードを有する第１のバラクタと、前記制御ノードに結合されたリードを有する第２のバラクタと、前記制御ノード上に信号を供給するために結合されたアナログ多重化回路と、を備える、［Ｃ２２］に記載の装置。
［Ｃ２６］
前記マルチビットデジタル制御ワードは、前記主要バラクタ回路部分のアナログ多重化回路を制御する、［Ｃ２５］に記載の装置。
［Ｃ２７］
電圧制御発振器（ＶＣＯ）の入力コンダクタ上に微調整アナログ電圧制御信号（ＦＴＡＶＣＳ）を受け取ることと；
温度に応じて変化する電圧を有する温度補償アナログ電圧制御信号（ＴＣＡＶＣＳ）を生成することと；
前記ＦＴＡＶＣＳ信号および前記ＴＣＡＶＣＳ信号のうちの選択された１つを第１の主要バラクタ回路部分の制御ノード上に供給することと；
前記ＦＴＡＶＣＳ信号および前記ＴＣＡＶＣＳ信号のうちの選択された１つを第２の主要バラクタ回路部分の制御ノード上に供給することと、なお、前記第１および第２の主要バラクタ回路部分は互いに並列に結合され、ＶＣＯの部分である；
を備える方法。
［Ｃ２８］
前記ＶＣＯ上にマルチビットデジタル制御ワードを受け取ること、をさらに備え、
前記マルチビットデジタル制御ワードは、前記ＦＴＡＶＣＳ信号および前記ＴＣＡＶＣＳ信号のうちのどの１つが、前記第１の主要バラクタ回路部分の前記制御ノード上に供給されるのかを決定し、前記マルチビットデジタル制御ワードは、前記ＦＴＡＶＣＳ信号および前記ＴＣＡＶＣＳ信号のうちのどの１つが、前記第２の主要バラクタ回路部分の前記制御ノード上に供給されるのかを決定する、
［Ｃ２７］に記載の方法。
［Ｃ２９］
前記ＶＣＯ上にマルチビットデジタル制御ワードを受け取ること、
をさらに備え、
前記マルチビットデジタル制御ワードは、温度に応じて前記ＴＣＡＶＣＳがどのように変化するかを決定する、
［Ｃ２７］に記載の方法。
［Ｃ３０］
前記第１の主要バラクタ回路部分は、
第１のリードと第２のリードとを有する第１のバラクタと、なお、前記第１のバラクタの前記第１のリードは第１のノードに結合される；
第１のリードと第２のリードとを有する第２のバラクタと、なお、前記第２のバラクタの前記第１のリードは、第２のノードに結合され、前記第２のバラクタの前記第２のリードは、第１の制御ノードにおいて、前記第１のバラクタの前記第２のリードに結合される；
前記第１の制御ノード上に前記ＦＴＡＶＣＳおよび前記ＴＣＡＶＣＳのうちの選択された１つを結合する第１のアナログ多重化回路と；
を備え、
前記第２の主要バラクタ回路部分は、
第１のリードと第２のリードとを有する第３のバラクタと、なお、前記第３のバラクタの前記第１のリードは前記第１のノードに結合される；
第１のリードと第２のリードとを有する第４のバラクタと、なお、前記第４のバラクタの前記第１のリードは、前記第２のノードに結合され、前記第４のバラクタの前記第２のリードは、第２の制御ノードにおいて前記第３のバラクタの前記第２のリードに結合される；
前記第２の制御ノード上に前記ＦＴＡＶＣＳおよび前記ＴＣＡＶＣＳのうちの選択された１つを結合する第２のアナログ多重化回路と；
を備える、
［Ｃ２７］に記載の方法。
［Ｃ３１］
前記第１および第２の主要バラクタ回路部分は、主要バラクタ回路の部分であり、
前記方法は、
補助バラクタ回路に、第２の温度補償アナログ電圧制御信号（ＴＣＡＶＣＳ）を供給すること、
をさらに備え、
前記補助バラクタ回路は、前記主要バラクタ回路と並列に結合され、前記ＶＣＯの一部分であり、前記補助バラクタ回路は前記ＦＴＡＶＣＳを受け取らず、前記補助バラクタ回路は、デジタル的にプログラム可能な温度依存可変キャパシタンスを有し、前記マルチビットデジタル制御ワードは、前記デジタル的にプログラム可能な温度依存可変キャパシタンスの大きさを少なくとも部分的に決定する、
［Ｃ２８］に記載の方法。
［Ｃ３２］
前記第１および第２の主要バラクタ回路部分は主要バラクタ回路の部分であり、
前記方法は、
前記主要バラクタ回路と並列に結合されるデジタル的にプログラム可能な粗調整キャパシタバンク回路を制御すること、
をさらに備え、
前記デジタル的にプログラム可能な粗調整キャパシタバンク回路はＶＣＯの一部であり、前記デジタル的にプログラム可能な粗調整キャパシタバンク回路は、デジタル的にプログラム可能なキャパシタンスを有し、前記マルチビットデジタル制御ワードは、前記デジタル的にプログラム可能なキャパシタンスの大きさを少なくとも部分的に決定する、
［Ｃ２８］に記載の方法。
［Ｃ３３］
ループフィルタから微調整アナログ電圧制御信号（ＦＴＡＶＣＳ）を受信するための第１の信号入力コンダクタと；
温度補償アナログ電圧制御信号（ＴＣＡＶＣＳ）を受信するための第２の信号入力コンダクタと、なお、前記ＴＣＡＶＣＳは、温度に応じて変動する電圧を有する；
第１のデジタル制御ビットが第１のデジタル値を有する場合には、前記第１の信号入力コンダクタ上の前記ＦＴＡＶＣＳが第１の可変キャパシタンスを制御するように使用され、前記第１のデジタル制御ビットが前記第１のデジタル値とは反対の第２のデジタル値を有する場合には、前記第２の信号入力コンダクタ上の前記ＴＣＡＶＣＳが前記第１の可変キャパシタンスを制御するように使用されるように、第１のノードと第２のノードとの間に前記第１の可変キャパシタンスを提供するための手段と；
を備える装置。
［Ｃ３４］
第２のデジタル制御ビットが第１のデジタル値を有する場合には、前記第１の信号入力コンダクタ上の前記ＦＴＡＶＣＳが第２の可変キャパシタンスを制御するように使用され、前記第２のデジタル制御ビットが前記第１のデジタル値とは反対の第２のデジタル値を有する場合には、前記第２の信号入力コンダクタ上の前記ＴＣＡＶＣＳが前記第２の可変キャパシタンスを制御するように使用されるように、前記第１のノードと前記第２のノードとの間に前記第２の可変キャパシタンスを提供するための手段、
をさらに備える［Ｃ３３］に記載の装置。
［Ｃ３５］
前記装置は、電圧制御発振器（ＶＣＯ）であり、前記第１の可変キャパシタンスを提供するための手段と前記第２の可変キャパシタンスを提供するための手段は、前記ＶＣＯの主要バラクタ回路の部分である、［Ｃ３４］に記載の装置。
［Ｃ３６］
生成手段によって受信されたデジタル制御値が第１のデジタル制御値を有する場合には、前記ＴＣＡＶＣＳの前記電圧が第１の方法で温度に応じて変動し、前記生成手段によって受信された前記デジタル制御値が第２のデジタル制御値を有する場合には、前記ＴＣＡＶＣＳの前記電圧が第２の方法で温度に応じて変動するような、前記ＴＣＡＶＣＳを生成する温度補償電圧生成回路、
をさらに備える、
［Ｃ３５］に記載の装置。
［Ｃ３７］
１セットのプロセッサ実行可能な命令を格納するプロセッサ可読媒体であって、
プロセッサによる前記セットのプロセッサ実行可能な命令の実行は、
微調整アナログ電圧制御信号（ＦＴＡＶＣＳ）または温度補償アナログ電圧制御信号（ＴＣＡＶＣＳ）のうちの選択された１つが第１の主要バラクタ回路部分の制御ノード上に供給されるように、前記プロセッサに、前記第１の主要バラクタ回路を制御するための第１の制御情報を生成させるためのものであって、
前記ＦＴＡＶＣＳは、ＶＣＯのループフィルタから受信され、前記ＴＣＡＶＣＳは、温度とともに変動する電圧を有し、前記第１の主要バラクタ回路は、前記ＶＣＯの一部分である、
プロセッサ可読媒体。
［Ｃ３８］
前記セットのプロセッサ実行可能な命令の実行はまた、
前記ＦＴＡＶＣＳまたは前記ＴＣＡＶＣＳのうちの選択された１つが第２の主要バラクタ回路部分の制御ノード上に供給されるように、前記プロセッサに前記第２の主要バラクタ回路を制御するための第２の制御情報を生成させるためのものであり、
前記第２の主要バラクタ回路は前記ＶＣＯの一部分である、
［Ｃ３７］に記載のプロセッサ可読媒体。
［Ｃ３９］
前記セットのプロセッサ実行可能な命令の実行はまた、
第３の制御情報が第１のデジタル値を有する場合には、温度とともに第１の方法で前記ＴＣＡＶＣＳの前記電圧が変動し、前記第３の制御情報が第２のデジタル値を有する場合には、温度とともに第２の方法で前記ＴＣＡＶＣＳの前記電圧が変動するように、前記プロセッサに、前記ＴＣＡＶＣＳを生成する電圧生成回路を制御するための前記第３の制御情報を生成させるためのものである、
［Ｃ３７］に記載のプロセッサ可読媒体。
［Ｃ４０］
集積回路を製造する方法であって、
微調整アナログ信号入力コンダクタを製造することと；
前記第１のバラクタのリードが前記制御ノードに結合されるように、また、前記第２のバラクタのリードが前記制御ノードに結合されるように、第１のバラクタおよび第２のバラクタを製造することと；
制御ノードに結合された出力を有し、微調整アナログ信号入力コンダクタに結合された第１の入力を有する、アナログ多重化回路を製造することと；
前記アナログ多重化回路の第２の入力に結合された出力を有する温度補償電圧生成回路を製造することと、なお、前記微調整アナログ入力コンダクタ、前記第１のバラクタ、前記第２のバラクタ、前記アナログ多重化回路、および前記温度補償電圧生成回路はすべて前記集積回路の部分である；
を備える方法。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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