(57)【特許請求の範囲】
【請求項１】
周波数変調されるクロック発生器（１）の検査装置であって、
・クロック発生器（１，１７，３４）のクロック信号（ｆ＿ｓｓｏ）のクロックサイクルを、複数の順次連続する測定単位時間（Ｔ＿ｍ）で計数し、サイクル計数値（ｚ）を出力するサイクルカウンタ（５，２４）と、
・前記サイクル計数値（ｚ）が入力され、それらを比較し、少なくとも１つの出力信号（Ｓ２，Ｓ６）を当該比較の結果に依存して出力する比較装置（６，７，８）とを有し、
前記測定単位時間（Ｔ＿ｍ）は、測定周波数（ｆ＿ｍ）を有する測定信号（ｍ）により規定され、
前記測定信号（ｍ）は、前記サイクルカウンタ（５）のリセット入力端（５ｂ）に印加され、前記サイクルカウンタ（５）を前記測定単位時間（Ｔ＿ｍ）後にリセットし、
前記測定信号（ｍ）の測定周波数（ｆ＿ｍ）は、クロック発生器（１）の公称周波数（ｆ＿ｍｉｄ）より低い、変調されたクロック信号（ｆ＿ｓｓｏ）の変調周波数（ｆ＿ｍｏｄ）の２倍超から７倍未満であり、ただし変調周波数（ｆ＿ｍｏｄ）の整数倍ではない、
ことを特徴とする検査装置。
【請求項２】
前記比較装置は、求めたサイクル計数値（ｚ）を相互に比較し、周波数変調を評価するための出力信号（Ｓ２，Ｓ６）を、当該比較の結果に依存して出力する、
ことを特徴とする請求項１に記載の装置。
【請求項３】
前記少なくとも１つの出力信号（Ｓ２，Ｓ６）は、変調周波数（ｆ＿ｍｏｄ）、公称周波数（ｆ＿ｍｉｄ）またはクロック信号（ｆ＿ｓｓｏ）の相対的ばらつきに関する情報を含む、ことを特徴とする請求項１または２に記載の装置。
【請求項４】
前記比較装置は、
・少なくともサイクル計数値の最小値と最大値を記憶する記憶装置（６，７）と、
・最小サイクル計数値と最大サイクル計数値との差を形成し、求められた差に依存して出力信号（Ｓ２，Ｓ６）を出力する評価装置（８）とを有する、
ことを特徴とする請求項１から３までのいずれか１項に記載の装置。
【請求項５】
前記記憶装置（６，７）は、最大サイクル計数値を記憶する上側中間メモリ（６）と、最小サイクル計数値を記憶する下側中間メモリ（７）とを有し、
前記上側中間メモリ（６）は最大値中間バッファ（６ａ）を、前記下側中間メモリ（７）は最小値中間バッファ（７ａ）を有し、
該最大値中間バッファ（６ａ）と最小値中間バッファ（７ａ）とは、各測定単位時間（Ｔ＿ｍ）後に更新され、
前記最小値中間バッファ（７ａ）は、目下のサイクル計数値（ｚ）が、記憶されている最小サイクル計数値より小さい場合に上書きされ、
前記最大値中間バッファ（６ａ）は、目下のサイクル計数値（ｚ）が、これに記憶されている最大サイクル計数値より大きい場合に上書きされる、
ことを特徴とする請求項４に記載の装置。
【請求項６】
前記下側中間メモリ（７）と前記上側中間メモリ（６）はそれぞれ、中間バッファ（６ａ、７ａ）に記憶されている値を、所定数の計数期間の後に入力する結果バッファ（６ｂ、７ｂ）を有する、
ことを特徴とする請求項５に記載の装置。
【請求項７】
測定単位時間（Ｔ＿ｍ）の数を計数する測定数カウンタ（１３）を有し、
前記比較装置（６，７，８）は、測定数カウンタ（１３）により計数された複数の測定単位時間（Ｔ＿ｍ）からなる評価単位時間を設定し、
該評価単位時間内に求められた最大サイクル計数値と最小サイクル計数値を、出力信号（Ｓ２，Ｓ６）を求めるために使用する、
ことを特徴とする請求項１から６までのいずれか１項に記載の装置。
【請求項８】
評価単位時間は、測定の開始時に測定数カウンタ（１３）により所定数の測定単位時間（Ｔ＿ｍ）が計数されて初めて開始され、
比較装置（６，７，８）は、出力信号（Ｓ２，Ｓ６）を検出するために先行の測定単位時間（Ｔ＿ｍ）で求められたサイクル計数値を無視する、
ことを特徴とする請求項７に記載の装置。
【請求項９】
監視カウンタ（１１）が設けられており、該監視カウンタは、測定信号（ｍ）によりリセットされるクロックサイクルの数を計数し、測定信号（ｍ）が欠けている場合には所定の最大計数値まで計数し、
前記比較装置（６，７，８）は、監視カウンタ（１１）の出力信号を、測定信号（ｍ）の検査のために入力する、
ことを特徴とする請求項１から８までのいずれか１項に記載の装置。
【請求項１０】
プログラム可能な集積回路として構成されている、
ことを特徴とする請求項１から９までのいずれか１項に記載の装置。
【請求項１１】
集積回路は、周波数変調された検査すべきクロック信号（ｆ＿ｓｓｏ）用の入力端と、測定単位時間（Ｔ＿ｍ）を設定する外部測定信号（ｍ２）用の入力端（５０ｂ）と、出力信号（Ｓ２）を出力する出力端とを有する、
ことを特徴とする請求項１０に記載の装置。
【請求項１２】
さらに集積回路は、内部測定信号（ｍ１）を出力する内部クロック発生器（５３）と、外部測定信号（ｍ２）用の入力端と内部クロック発生器（５３）とを切り換えるスイッチ（５４）とを有する、
ことを特徴とする請求項１１に記載の装置。
【請求項１３】
周波数変調されるクロック発生器（１）とともに集積回路として構成されている、
ことを特徴とする請求項１０から１２までのいずれか１項に記載の装置。
【請求項１４】
マイクロコントローラ（９０）内の端末モジュール（１１０）として構成されている、
ことを特徴とする請求項１から９までのいずれか１項に記載の装置。
【請求項１５】
周波数変調されるクロック発生器（１）の検査は、入力された外部の初期化信号（ｉｎ）によりスタートされる、
ことを特徴とする請求項１から１４までのいずれか１項に記載の装置。
【請求項１６】
少なくとも１つの出力信号（Ｓ２，Ｓ６）として、状態指示のための２進信号、またはデータ信号（Ｓ２，Ｓ６）、またはデジタル信号が出力される、
ことを特徴とする請求項１から１５までのいずれか１項に記載の装置。
【請求項１７】
前記クロック発生器（１）は、スプレッドスペクトル発振器（ＳＳＯ）である、
ことを特徴とする請求項１から１６までのいずれか１項に記載の装置。
【請求項１８】
周波数変調されるクロック発生器を検査する検査システム（２６，４４）であって、
・回路支持体（２７）と、
・請求項１０から１３までのいずれか１項に記載の集積回路として構成された装置（２，３２，１３２）と、
・内部クロック発生器（２５）とを有し、
前記装置（２）と内部クロック発生器（２５）は、回路支持体（２７）上に実装されている検査システム。
【請求項１９】
回路支持体（２７）上にはさらにマイクロコントローラ（２８）が設けられており、
前記装置（２）の出力信号（Ｓ６）は、マイクロコントローラのデータ線路（２９）を介して、または装置（１３２）の２進状態出力端（３１）を介して出力される、
ことを特徴とする請求項１８に記載の検査システム。
【請求項２０】
クロック発生器（１）の周波数変調されるクロック信号（ｆ＿ｓｓｏ）を検査する方法であって、
周波数変調されるクロック信号（ｆ＿ｓｓｏ）のクロックサイクルを、順次連続する測定単位時間（Ｔ＿ｍ）内で計数するステップと、
測定単位時間（Ｔ＿ｍ）内に求められたサイクル計数値（ｚ）を比較するステップと、
を有し、
前記測定単位時間（Ｔ＿ｍ）は、測定周波数（ｆ＿ｍ）を有する測定信号（ｍ）により規定され、
前記測定信号（ｍ）は、前記クロックサイクルを計数するサイクルカウンタ（５）を前記測定単位時間（Ｔ＿ｍ）後にリセットし、
前記測定信号（ｍ）の測定周波数（ｆ＿ｍ）は、クロック発生器（１）の公称周波数（ｆ＿ｍｉｄ）より低い、変調されたクロック信号（ｆ＿ｓｓｏ）の変調周波数（ｆ＿ｍｏｄ）の２倍超から７倍未満であり、ただし変調周波数（ｆ＿ｍｏｄ）の整数倍ではない、
ことを特徴とする方法。
【請求項２１】
求められたサイクル計数値（ｚ）が相互に比較され、クロック信号（ｆ＿ｓｓｏ）が当該比較の結果に依存して評価される、
ことを特徴とする請求項２０に記載の方法。
【請求項２２】
変調周波数（ｆ＿ｍｏｄ）または公称周波数（ｆ＿ｍｉｄ）またはクロック信号（ｆ＿ｓｓｏ）の相対的ばらつきが求められ、評価される、
ことを特徴とする請求項２１に記載の方法。
【請求項２３】
所定数の測定単位時間（Ｔ＿ｍ）にわたって最小サイクルカウンタ状態と、最大サイクルカウンタ状態が求められ、
最小および最大サイクルカウンタ状態から、変調周波数（ｆ＿ｍｏｄ）または公称周波数（ｆ＿ｍｉｄ）またはクロック信号（ｆ＿ｓｓｏ）の相対的ばらつきが求められ、評価される、
ことを特徴とする請求項２０から２２までのいずれか１項に記載の方法。
【請求項２４】
さらに監視計数が実施され、当該監視計数では、測定信号（ｚ）が欠けている場合にクロックサイクルが最高値まで計数され、
当該監視計数の計数器状態から測定信号（ｍ）が正常に存在していることが推測される、
ことを特徴とする請求項２０から２３までのいずれか１項に記載の方法。
【請求項２５】
求められた最大計数器状態と最小計数器状態の相対的ばらつきに基づき、求められた中心周波数（ｆ＿ｍｉｄ）を平均した周波数に対して関連付けて評価が行われ、
求められた相対的ばらつきが目標値と比較され、当該比較の結果に依存して状態を指示するための出力信号（Ｓ２，Ｓ６）が出力される、
ことを特徴とする請求項２０から２４までのいずれか１項に記載の方法。
【請求項２６】
前記クロック発生器（１）は、スプレッドスペクトル発振器（ＳＳＯ）である、
ことを特徴とする請求項２０から２５までのいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数変調されるクロック発生器の検査装置および検査方法に関する。
【背景技術】
【０００２】
電磁障害または電磁干渉（ＥＭＣ）には厳しい規則がある。ここでは負荷を最小に制限し、これにより人および他のシステムに対する妨害を回避するためにＥＭＣ限界値が設定される。この限界値はとりわけ、周波数領域当たりでどの程度の強度が電子機器またはシステムから放射されても良いかに関連することができる。
【０００３】
クロック発生器は一般的に集積回路（ＩＣ）として構成されており、クロック信号を出力するために電子システムで使用される。クロック発生器はとりわけ発振器または周波数シンセサイザとして構成されており、公称周波数または中心周波数のクロック信号を出力する。クロック発生器は、多くのデジタルシステムの正常な機能に重要な貢献をするが、しかし同時に電子回路のＥＭＣ主ノイズ源でもある。
【０００４】
したがってＥＭＣ放射を低減または制限することが、クロック信号または周波数を形成する素子を使用するデジタルシステムの開発での重要な目的である。
【０００５】
ＥＭＣ放射を低減するためには、とりわけシールド、被覆、または専用のフィルタ素子が公知である。しかし電力密度がますます高くなっており、とりわけクロック周波数も高くなると同時にＥＭＣ規則もますます厳しくなっているから、この種の手段の効率およびコストも限界に近付いている。
【０００６】
したがってピーク放射を制限するためにスプレッドスペクトル発振器（ＳＳＯ）がますます使用されるようになっている。この発振器は、そのクロック信号を広い周波数スペクトルにわたって拡散し、これにより個別の周波数領域を基準にしたピーク放射を制限する。この拡散は、一般的にクロック周波数よりも格段に低い変調周波数による周波数変調によって達成される。変調信号は、たとえば三角形または他の適した形を有することができる。この種のＳＳＯによって、たとえば２０ｄＢまでのピーク放射の低減が達成される。スプレッドスペクトル発振器はたとえば特許文献１から公知である。
【０００７】
周波数変調は、発振器では通例のサイクル・ツー・サイクル・ジッタに重畳されている。このサイクル・ツー・サイクル・ジッタは一般的に、周波数変調よりも格段に大きな変動を引き起こすが、しかしわずかクロックサイクルで平均化される。
【０００８】
周波数変調は一般的に追加の回路によって達成される。しかし動作時に、この周波数変調が正常かどうか直接識別することはできない。さらに電子システムでは、実際にＳＳＯが組み込まれているのかどうか、またはたとえば間違った固定周波数の発振器が組み込まれているのかどうかを簡単に識別することができない。したがって後者の場合は、環境に大きなＥＭＣ負荷が発生し、しかもそれを機器または電子機器で直接識別することができない。
【０００９】
ＳＳＯの正常な周波数変調を、たとえばＦＭ変調とそれに続く変調信号の評価によって、または周波数スペクトルアナライザによって検査する基本的な方法およびシステムは確かに公知である。しかしこの種の手段は面倒であり、広範囲な測定技術を必要とする。この種の手段はまた、簡単には既存の完成品検査技術に適合することができない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】ドイツ公開公報第１０２００５０１３５９３号
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の課題は、従来技術の欠点を回避し、簡単に既存の完成品検査技術に適合することのできる、周波数変調されるクロック発生器の検査装置および検査方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の方法ならびに本発明の装置によれば、クロック発生器、とりわけＳＳＯのクロックサイクルが１つの測定単位時間で計数される。この測定単位時間は、直接比較可能な値を得るために固定に設定することができる。しかし基本的には測定中に適合することができ、たとえば測定時間は、求められた変調周波数に依存して引き続き適合することができる。複数の測定単位時間で求められた計数値またはサイクル計数値は後で比較され、これらの値はとりわけ相互に比較される。したがって検査すべき周波数変調は、順次連続する測定単位時間におけるサイクル計数値に変化を引き起こすはずである。
【００１３】
ここで本発明の基本的着想は、周波数変調されるクロック発生器、とりわけＳＳＯの変調周波数は、クロック発生器の中心周波数よりも格段に低いということである。したがって本発明によれば、１つの測定単位時間内にある個々のクロックサイクルまたはクロック変動がカウンタ、すなわちサイクルカウンタによってとりわけデジタルで計数され、サイクル計数値が求められる。周波数変調に基づいて、固定の測定単位時間で発生するクロックサイクルの数は変化するはずであるが、故障の場合には、周波数変調は、値を固定させるか、またはわずかしか変動しない値を生じる。
【００１４】
測定単位時間は有利には、対応する測定周波数を備える測定信号によって設定される。この測定周波数は、サンプリング定理を満たすものでなければならず、好ましくは変調周波数の少なくとも２倍の高さである。測定周波数は有利には、変調周波数の２倍超から７倍未満の大きさである。測定周波数が過度に高く選択されると、変調周波数さらには拡散またはばらつきの量的検出が困難になる。
【００１５】
サイクルカウンタはとりわけ測定信号によって直接リセットすることができる。このようにして異なるサイクル計数値またはサイクルカウンタ状態を直接求める簡単な構造が、測定技術的に可能である。サイクル計数値またはサイクルカウンタ状態は、最小サイクル計数値および最大サイクル計数値を得るために、後から複数の測定サイクルまたは測定単位時間にわたって読み出される。このために中間メモリまたは中間バッファを使用することができ、これらは求められた最大サイクル計数値または最小サイクル計数値によりそれぞれ上書きされる。このようにして、検出された最小値と最大値を、たとえば結果を付加的にバッファすることによる二重バッファリングによって後から評価することができる。
【００１６】
検出または評価は、たとえば２４０または２５６の測定単位時間を含む評価時間の後に行うことができ、これにより十分な数により最小値および最大値が求められる。
【００１７】
ここから、ばらつきまたは拡散を量的に求めることができる。さらに公称周波数、すなわち一般的に中心周波数を求めることもできる。
【００１８】
さらなる有利な構成は、監視カウンタまたはウォッチドッグカウンタとして測定単位時間または計数期間の数を計数する測定数カウンタを使用することによって達成される。結果は二進で、またはＰＷＭ信号として出力され、システムで直接使用される。
【００１９】
本発明の方法および本発明の装置は、種々異なるやり方で実現することができる。ここではとりわけ、プログラミング可能な論理装置、たとえばＦＰＧＡまたはＡＳＩＣに実現される。この種のＩＣでの実現では、比較的わずかなハードウエアコストおよびチップ面積しか必要ない。これはたとえばサイクルカウンタ、中間メモリ、入力および出力フリップフロップ、論理回路、および発生すべきであり、検査すべきであるクロック発生器信号のためのクロック形成段により構成することができる。場合によりさらに、内部発振器またはクロック発生器を測定周波数の形成のために設けることができ、たとえば内部回路装置によって、この内部クロック発生器と外部測定信号とを切り換えることができる。しかし既存の内部クロック信号を使用することもできる。さらに本発明の装置は、クロック発生器またはＳＳＯとともに集積することができる。
【００２０】
さらなる構成は、本発明の装置および場合によりさらなる構成素子が１つの回路支持体に取り付けられた自立型検査手段としての構成、ならびにマイクロコントローラ内の端末モジュールとして構成である。測定結果の出力は、実現形態または製造形式に依存する。
【図面の簡単な説明】
【００２１】
【図１】スプレッドスペクトル発振器の変調プロフィールを時間に依存する周波数として示す線図である。
【図２】周波数変調された場合とされない場合での発振器のＥＭＣ周波数スペクトルを示す線図である。
【図３】本発明の装置のＦＰＧＡ実現でのブロック回路図である。
【図３ａ】本発明の装置の別のＦＰＧＡ実現でのブロック回路図である。
【図４】発明の装置が自立型検査手段として使用されている検査装置のブロック回路図である。
【図５】本発明の方法を、完成品のアクティベート／評価のための電子システムに統合した様子を示す図である。
【図６】本発明の方法を、運転時の測定オンラインのアクティベート／評価の際に回路支持体上の装置に統合した様子を示す図である。
【図７】自立型構成素子としての装置を示す図である。
【図８】ＳＳＯと集積した場合の本発明の装置を示す図である。
【図９】マイクロコントローラとの集積を示す図である。
【図１０】周波数変調および測定信号の詳細を、実現例に関して示す線図である。
【図１１】種々異なるスプレッドを備える発振器で求められた計数差を、測定−変調周波数比に依存して示す線図である。
【発明を実施するための形態】
【００２２】
本発明の周波数変調クロック発生器は、図示の実施形態では好ましくはＳＳＯ、すなわちスプレッドスペクトル発振器として実現されている。図１は、ＳＳＯの変調プロフィールを、時間ｔに依存する周波数ｆの関数として示す。中心周波数ｆ＿ｍｉｄはここでは固定であり、広い周波数領域にわたり電磁放射を分散させるための変調プロフィールが、図１に示されている。たとえば図示の三角線によれば、周波数ｆは下側値ｆ＿ｍｉｎと上側値ｆ＿ｍａｘとの間で周期的に変調される、すなわち周波数ｆはｆ＿ｍｉｎとｆ＿ｍａｘとの間を線形に上昇および下降する。
【００２３】
図２は、ＥＭＣ周波数スペクトル、すなわちクロック発振器の第９次高調波の領域での、周波数ｆに依存する電磁放射の強度Ｉを示す。Δｅにより、スプレッドスペクトル発振器１のピーク放射が、発振器が変調されない場合に対して低減されていることが示されている。ここで拡散の外では、デシベル（ｄＢ）で示した強度Ｉが緩慢に低下している。
【００２４】
図３は、本発明の方法ならびにＦＰＧＡ（現場プログラム可能ゲートアレイ）２における本発明の装置の実現を、相応に単純化して示す図である。外部のＳＳＯ１から、信号周波数ｆ＿ｓｓｏを備える検査すべきクロック周波数（以下クロック信号として、ｆ＿ｓｓｏとも記す）が入力される。信号周波数ｆ＿ｓｓｏは、たとえば中心周波数ｆ＿ｍｉｄ＝３３．３３ＭＨｚと変調周波数ｆ＿ｍｏｄ＝１０ｋＨｚとの重畳によって形成され、たとえば±２％の拡散を有する。したがって図３の装置全体は、ＦＰＧＡ２とＳＳＯ１によって形成される。検査すべきクロック信号は、ＦＰＧＡ２のクロック形成機構３に入力され、クロック形成機構は対応して準備した同じ周波数ｆ＿ｓｓｏのクロック信号を出力する。このクロック信号は、一方ではフリップフロップ４のクロック入力端に、他方では（デジタル）サイクルカウンタ５のクロック入力端５ａに入力される。
【００２５】
測定周波数ｆ＿ｍを備える測定信号がフリップフロップ４の入力端４ｂに入力され、フリップフロップ４から再び、同じ測定周波数ｆ＿ｍを備える第２の測定信号として出力される。したがってフリップフロップ４は安定化のためにだけ用いられ、機能的には重要でない。測定信号ｍはサイクルカウンタ５のリセット入力端５ｂに入力され、このカウンタをリセットする。
【００２６】
したがって検査すべきＳＳＯ周波数ｆ＿ｓｓｏ（この実施形態ではクロック形成機構３で相応に準備された後で）は、サイクルカウンタ５で固定の測定単位時間Ｔ＿ｍにわたり計数される。この固定の測定単位時間Ｔ＿ｍは、サイクルカウンタ５をそれぞれリセットする、外部から入力された測定周波数ｆ＿ｍの測定信号ｍにより決定される。ここでたとえば５０ｋＨｚの測定周波数ｆ＿ｍは、１０ｋＨｚの変調周波数ｆ＿ｍｏｄより高いので、変調中にサイクルカウンタ５から複数の測定サイクルまたはサイクル計数値が読み出される。ここでサイクル計数値は、サイクルカウンタ５がリセットされる前の最終計数値である。実際に変調が存在する場合、すなわちｆ＿ｍｏｄ≠０の場合、サイクルカウンタ５は、時間線図にある発振器変調曲線のどの個所に計数期間が存在するかに応じて、種々異なるサイクル計数値を信号ｚとして出力する。変調が存在しない場合、これらの値は、読み出しサイクルまたはリセットサイクルが異なっていてもそれぞれ同じである。
【００２７】
サイクルカウンタ５は、各測定単位時間Ｔ＿ｍにおける計数器状態を信号ｚ（サイクル計数値ｚ）として、上側中間メモリ６と下側中間メモリ７に出力する。上側中間メモリ６は、最大値を記憶するための最大値中間バッファ６ａと、後置された結果バッファ６ｂを含む。対応して下側中間メモリ７は、最小値を記憶するための最小値中間バッファ７ａと、結果バッファ７ｂを含む。最大値中間バッファ６ａは値０×００００により、最小値中間バッファ７ａは値０×ＦＦＦＦによりあらかじめ初期化されている。各測定単位時間Ｔ＿ｍで、この中間バッファ６ａ、７ａは新しいサイクル計数値ｚにより、この新しい値が最小値中間バッファ７にある目下の値より小さい場合、または最大値中間バッファ６ａにある目下の値より大きい場合に上書きされる。中間バッファ６ａ、７ａも同様にクロック周波数ｆ＿ｓｓｏによりクロッキングされる。
【００２８】
適切な数、たとえば２５６の計数期間の後、中間バッファ６ａ、７ａの値はそれぞれ後続の結果バッファ６ｂ、７ｂに記憶される。このことは二重バッファリングとして公知である。これにより、中間バッファ６ａ、７ａは計数期間ごとに変化するが、結果バッファ６ｂ、７ｂは、中間バッファ６ａ、７ａが安定するか、またはその最小計数状態ないしは最大計数状態に達した後に初めて更新されることが保証される。結果を出力する際には、結果バッファ６ｂ、７ｂだけが考慮され、したがって安定した指示がなされる。このようにして評価単位時間は、十分に多数の測定単位時間から形成される。
【００２９】
評価装置８は論理ユニットとして構成されており、結果バッファ６ｂ、７ｂにアクセスして結果を出力メモリ、たとえば出力フリップフロップ９に出力する。続いて出力フリップフロップ９は、出力信号Ｓ２を状態出力信号として出力する。出力フリップフロップ９と評価装置８は、クロック周波数ｆ＿ｓｓｏによりクロッキングされる。
【００３０】
さらに図３ａによれば測定数カウンタ１３が設けられており、これは測定単位時間Ｔ＿ｍ、すなわち計数期間の数を計数し、したがって評価単位時間の設定に用いられる。たとえば２５６の適切な数の測定単位時間Ｔ＿ｍの後、中間バッファ６，７は安定し、ＳＳＯ１の最小周波数または最大周波数と関連する。したがってサイクルカウンタ５のバッファされた最小値Ｚｍｉｎと最大値Ｚｍａｘの差は、ＳＳＯ１の拡散に関連する。
【００３１】
さらにセンタースプレッドモジュレーションを行うＳＳＯ１では、平均値［（Ｚｍｉｎ＋Ｚｍａｘ）／２］が中心周波数ｆ＿ｍｉｄに関連し、したがって公称周波数を表す。ダウンスプレッドモジュレーションでは最小値Ｚｍｉｎが公称周波数に対応し、アップスプレッドモジュレーションでは最大値Ｚｍａｘが公称周波数に対応する。測定数カウンタ１３は、たとえば１６である第１のサイクル計数値を無視するため用いられ、これにより測定信号ｍの過渡変動が回避される。さらに測定数カウンタ１３は、中間バッファ６ａ、７ａがその最大値／最小値Ｚｍａｘ、Ｚｍｉｎに安定している時間／測定期間を設定するために用いられる。
【００３２】
さらにウォッチドッグカウンタ１１が設けられていると有利であり、これも同様にＳＳＯクロックサイクルの数を計数し、測定信号ｍの信号エッジにより再びリセットされる。ウォッチドッグカウンタ１１は、測定信号ｍが欠けている場合、サイクルカウンタ５とは反対に、その最大値までカウントアップし、その最大計数値に留まる。これにより予想どおりの測定信号が存在しているかどうかを簡単に確定できる。同様にこのウォッチドッグカウンタ１１の値も、有効な値領域にあるかどうかに関して検査することができる。ここで好ましくは、測定信号ｍの公差を考慮する適切なヒステリシスが適用される。
【００３３】
上記の計数値の代わりに、たとえば±２％の拡散を伴う中心周波数ｆ＿ｍｉｄ＝５５ＭＨｚ、ｆｍ＝１００ｋＨｚの測定周波数およびたとえば２０ｋＨｚの変調周波数ｆ＿ｍｏｄを設けることもでき、これにより計数器状態は約５００に達する。
【００３４】
図４は、自立型検査手段１４が構成されている検査装置１２を示し、この検査手段１４によりここではＳＳＯ１７を有する電子装置１６を外部から検査することができる。電子装置１６は、たとえばＰＣＢまたは導体路基板である回路支持体２０と、ＳＳＯ１７および対応するさらなる構成素子とを備える回路として構成することができる。それ自体公知のように、たとえばピンアダプタ１８，１９である接触手段１８，１９を介して装置１６から信号が取り出され、この信号が検査手段１４により読み出される。自立型検査手段１７は、たとえば電力端子１４ａ、外部測定信号ｍ２用の入力端１４ｂ、および別の計算ユニット２２である標準検査技術２２による後での評価のためのデータ出力端１４ｄを有する。ここで検査手段１４は、ＦＰＧＡ２４またはＡＳＩＣ２４である別のプログラミング可能回路装置と、内部測定信号ｍ１を出力するための発振器２５である内部クロック発生器２５とを有する。ここでＦＰＧＡ２４は、スイッチ５４を切り換える外部切替信号（制御信号）Ｓ４を介して、内部測定信号ｍ１と外部測定信号ｍ２とを選択的に切り換えることができる。内部クロック発生器２５として、すでにＦＰＧＡ２４内に存在する第２の発振器とＰＬＬ周波数分周器からなる、固定周波数の第２のクロック源を用いることもできる。
【００３５】
ここで外部測定信号ｍ２と内部測定信号ｍ１との切り換えは、内部測定信号ｍ１の付加的な検査のために用いられる。または外部測定信号ｍ２がない場合の使用にも選択的に用いられる。
【００３６】
図５は、電子装置２６に組み込まれた本発明の方法を示す。電子装置２６は、ＰＣＢまたは導体路基板である回路支持体２７と、この回路支持体２７上に実装されたマイクロコントローラ２８と、内部測定信号ｍ１を出力するための固定クロック発振器３０と、ＦＰＧＡ３２または他の対応する構成素子と、ＳＳＯ３４とを有する。ここで構成素子２８，３０，３２，３４は対応して集積回路として構成されている。ここでＦＰＧＡ３２は、図３のＦＰＧＡ１０に対応して構成することができる。回路支持体２７上には、外部検査装置４０による取り出しのための別の接触面３６，３７，３８が設けられており、この外部検査装置には標準検査技術のための評価装置４２が接続されている。接触面３７は検査装置４０からの測定信号ｍを供給するために用いられ、接触面３８は測定の初期化のための初期化信号を検査装置４０から入力するために用いられる。接触面３６では、ＦＰＧＡ３２の出力信号が状態出力として、たとえば２進信号またはＰＷＭ信号の形で出力される。
【００３７】
図６は電子装置４４を示す。この電子装置４４は図５の装置２６とは、図５の検査機器または検査装置４０と評価装置４２がすでにＦＰＧＡ１３２に集積されている点で異なっており、それ以外は同じ機能または相当する機能を有する。これにより、測定信号のアクティベートと評価をユーザの個所でオンラインで直接実施することができる。すなわち機能検査を後でも、あるいはいつでも現場で実施することができる。図６では出力信号Ｓ６をマイクロコントローラ２８からデータバス２９を介して、車両に使用する場合には車両内部のＣＡＮバス２９を介して外部に出力することができる。したがってＦＰＧＡ１３２は、発振器状態信号である出力信号Ｓ２をマイクロコントローラ２８に出力し、マイクロコントローラは対応する出力信号Ｓ６を外部に出力する。さらにＦＰＧＡ１３２は２進状態信号３１を出力することができる。これにより外部で接続された表示装置、たとえば信号ランプ４６を機能検査の直接的指示のために制御する。たとえば正常状態の場合にランプを制御する。このようにして信号ランプ４６により機能性を直接的に指示することができ、出力信号Ｓ６によりエラー通報も、既存のユーザーインターフェースを介して行うことができる。
【００３８】
図５と図６で測定信号ｍは、ＦＰＧＡ３２またはＦＰＧＡ１３２のためのリセット信号としてだけではなく、図示のようにマイクロコントローラ２８および場合によりさらなる構成素子のためのクロック信号としても使用することができる。
【００３９】
図７は、半導体構成素子上に集積された本発明のテスト評価回路５２の実現例を示す。内部発振器５３がさらに集積されており、スイッチ５４は発振器５３から出力された内部測定信号ｍ１と、場合により印加される外部測定信号ｍ２とを切り換える。周波数ｆ＿ｓｓｏである検査すべきＳＳＯ信号が入力端５０ａに入力され、外部測定信号ｍ２が入力端５０ｂに入力される。さらに内部測定信号ｍ１と外部測定信号ｍとを切り換えるための切替信号Ｓ４が入力端５０ｃを介して入力される。さらに電圧供給のための入力端５０ｄ、アース端子５０ｅ、および発振器状態出力信号Ｓ２を出力するための出力端子５０ｆが設けられている。集積回路５０の機能は、図４の自立型検査手段１４の機能に実質的に対応する。
【００４０】
図８は、共通の半導体構成素子６０に集積された本発明のテスト評価回路５２とＳＳＯ１を示す。したがって図７とは異なり、内部回路にＳＳＯ１が追加で設けられている。ここでは発振器５３により形成された内部測定信号ｍ１だけを使用することができる。したがって集積回路６０は、電圧供給（電力）のための入力端子６０ｄと、イネーブル入力端６０ａと、クロック出力端６０ｂと、アース端子６０ｃと、状態出力信号Ｓ２を出力するための発振器状態出力端６０ｅとを有する。したがいここで本発明は、発振器ＩＣ６０での追加モジュールとして構成されている。
【００４１】
図９は、本発明の装置が端末モジュールとしてマイクロコントローラ９０に集積された別の実施形態を示す。ここではコントローラ９０の内部データバス９１に、ＥＥＰＲＯＭ９２、タイマ／カウンタ９３、ＡＬＵ（計算論理ユニット）９４、ＳＲＡＭ９５、プログラマブルカウンタ９６、フラッシュプログラムメモリ９７、命令レジスタ９８、制御信号Ｓ１０を出力する命令デコーダ９９、入出力ユニット（ＩＯ）１００、割込みユニット１０１、アナログコンパレータ１０２、制御レジスタ１０３、状態レジスタ１０４、汎用シリアルインタフェース１０５、汎用レジスタ１１１、ならびにマイクロコントローラのさらなる通常の装置などが接続されている。ここで本発明によれば補充的に、図７のＩＣ５０の機能に相当するＳＳＯ検査モジュール１１０が設けられている。ここでは選択的に、内部発振器５３を設けることも、マイクロコントローラに既存のクロック信号を入力することもできる。検査すべきＳＳＯクロック信号は、マイクロコントローラ９０の内部ＳＳＯを介して、または外部ＳＳＯからクロック入力端子１２０を介して入力される。
【００４２】
図１０は、ウォッチドッグカウンタによる測定信号ｍの監視の実現を示すものであり、このカウンタはＳＳＯサイクルの数をＡまたはＣの周期で計数し、カウンタがＡまたはＣで再びリセットされない場合、その最大計数値で停止する。したがってＡからＣまでの時間は、測定単位時間Ｔ＿ｍを形成する。
【００４３】
［ｂｉｔ］での計数幅はたとえば次式のように設定される。
log{[spread*(f_m - f_mod)+2*f_mid*f_R] / [2*(f_m)2]}/log(2)
【００４４】
時点ＡまたはＣで、ウォッチドッグカウンタは周期的にリセットされる。測定信号ｍが欠けている場合、ウォッチドッグカウンタはオーバーフローする。このことが識別され、エラーとしてさらに処理され、結果でまたは結果出力で考慮される。時点ＡまたはＣで、ウォッチドッグカウンタの状態が、ヒステリシスを含む有効性範囲に関して検査される。
【００４５】
図１１は、計数器差Ｄｉｆｆを、測定周波数ｆ＿ｍと変調周波数ｆ＿ｍｏｄの比である周波数比Ｒの関数として、拡散が異なる３つの発振器について示す。すなわち曲線ｄ１が２％拡散、ｄ２が１％拡散、ｄ３が０．５％拡散である。曲線はＲの値が大きいと平坦であるので、Ｒの値は小さく、最適には２超から７未満の間に選択すべきである。好ましくは、測定周波数ｆ＿ｍはｆ＿ｍｏｄの整数倍ではなく、これにより測定単位時間Ｔ＿ｍが変調単位時間のそれぞれ異なる領域を検出するようになる。すなわち測定単位時間Ｔ＿ｍの開始時点と終了時点とが、変調単位時間の同じフェーズ内に存在することはない。
【図１】
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【図２】
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【図３】
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【図３ａ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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