(57)【特許請求の範囲】
【請求項１】
アナログ入力信号をデジタル出力信号に変換するアナログデジタル変換装置であって、
前記アナログ入力信号を複数のデジタル信号に変換するアナログデジタル変換部と、
前記複数のデジタル信号の中から１つのデジタル信号を順次選択し、選択したデジタル信号をマルチプレクサ出力として出力するマルチプレクサと、
前記マルチプレクサ出力に含まれるエイリアス信号成分を模擬する複数の疑似エイリアス信号を生成する疑似エイリアス信号生成部と、
前記複数の疑似エイリアス信号を用いて、前記デジタル出力信号の利得を制御する複数の利得制御信号を生成する利得制御部と、
前記複数の利得制御信号を用いて、前記エイリアス信号成分を補正するエイリアス信号補正部と、を備え、
前記疑似エイリアス信号生成部は、
前記マルチプレクサ出力の直交変換により、複数の第１疑似エイリアス信号を生成する第１直交変換経路と、
前記マルチプレクサ出力の微分及び直交変換により、複数の第２疑似エイリアス信号を生成する第２直交変換経路と、を備え、
前記利得制御部は、
前記複数の第１疑似エイリアス信号を用いて、インタリーブ間の利得誤差に応じた複数の第１利得制御信号を生成し、
前記複数の第２疑似エイリアス信号を用いて、インタリーブ間のスキューに応じた複数の第２利得制御信号と、を生成し、
前記エイリアス信号補正部は、
前記複数の第１利得制御信号と、前記マルチプレクサ出力と、を用いて、前記マルチプレクサ出力に含まれる前記利得誤差に対応するエイリアス信号成分を補正し、
前記複数の第２利得制御信号と、前記マルチプレクサ出力と、を用いて、前記マルチプレクサ出力に含まれる前記スキューに対応するエイリアス信号成分を補正する、アナログデジタル変換装置。
【請求項２】
アナログ入力信号をデジタル出力信号に変換するアナログデジタル変換装置であって、
前記アナログ入力信号を、複数のデジタル信号に変換するアナログデジタル変換ユニットと、
前記複数のデジタル信号を合成した合成信号に含まれるエイリアス信号成分を模擬する疑似エイリアス信号を生成する疑似エイリアス信号生成部と、
前記疑似エイリアス信号を用いて、前記デジタル出力信号の利得を制御する利得制御信号を生成する利得制御部と、
前記利得制御信号を用いて、前記デジタル信号成分を補正するエイリアス信号補正部と、を備えることを特徴とするアナログデジタル変換装置。
【請求項３】
アナログ入力信号をデジタル出力信号に変換するアナログデジタル変換装置であって、
前記アナログ入力信号を複数のデジタル信号に変換するアナログデジタル変換部と、
前記複数のデジタル信号の中から１つのデジタル信号を順次選択し、選択したデジタル信号をマルチプレクサ出力として出力するマルチプレクサと、
前記複数のデジタル信号から、前記マルチプレクサ出力に含まれるエイリアス信号成分を模擬する複数の疑似エイリアス信号を生成する疑似エイリアス信号生成部と、
前記複数の疑似エイリアス信号を用いて、前記デジタル出力信号の利得を制御する複数の利得制御信号を生成する利得制御部と、
前記複数の利得制御信号を用いて、前記エイリアス信号成分を補正するエイリアス信号補正部と、を備えることを特徴とするアナログデジタル変換装置。
【請求項４】
前記疑似エイリアス信号生成部は、
前記複数のデジタル信号の直交変換により、複数の第１疑似エイリアス信号を生成する第１直交変換経路と、
前記複数のデジタル信号の微分及び直交変換により、複数の第２疑似エイリアス信号を生成する第２直交変換経路と、を備え、
前記利得制御部は、
前記複数の第１疑似エイリアス信号を用いて、インタリーブ間の利得誤差に応じた複数の第１利得制御信号を生成し、
前記複数の第２疑似エイリアス信号を用いて、インタリーブ間のスキューに応じた複数の第２利得制御信号と、を生成し、
前記エイリアス信号補正部は、
前記複数の第１利得制御信号と、前記マルチプレクサ出力と、を用いて、前記マルチプレクサ出力に含まれる前記利得誤差に対応するエイリアス信号成分を補正し、
前記複数の第２利得制御信号と、前記マルチプレクサ出力と、を用いて、前記マルチプレクサ出力に含まれる前記スキューに対応するエイリアス信号成分を補正する、請求項３に記載のアナログデジタル変換装置。
【請求項５】
前記利得制御部は、前記複数の疑似エイリアス信号と前記デジタル出力信号との間の相関を考慮して、前記複数の利得制御信号を生成する、請求項３又は４に記載のアナログデジタル変換装置。
【請求項６】
前記利得制御部は、
前記複数の疑似エイリアス信号と前記マルチプレクサ出力との間の相関を表す複数の相関信号を生成する相関算出回路と、
前記複数の相関信号に前記複数の疑似エイリアス信号を乗じ、前記複数の利得制御信号を生成する利得制御信号生成回路と、を備える請求項５に記載のアナログデジタル変換装置。
【請求項７】
前記利得制御部は、前記複数のデジタル信号から、前記複数の疑似エイリアス信号を生成する内部疑似エイリアス信号生成回路をさらに備え、
前記相関算出回路は、前記内部疑似エイリアス信号生成回路が生成した前記複数の疑似エイリアス信号と前記マルチプレクサ出力との間の相関を表す複数の相関信号を生成する、請求項６に記載のアナログデジタル変換装置。
【請求項８】
入力信号にフィルタをかけ、アナログ入力信号を生成するベースバンドフィルタと、
前記アナログ入力信号をデジタル出力信号に変換するアナログデジタル変換装置と、
前記デジタル出力信号に信号処理を行うデジタル信号プロセッサと、を備えるデジタル信号処理システムであって、
前記アナログデジタル変換装置は、
前記アナログ入力信号を複数のデジタル信号に変換するアナログデジタル変換部と、
前記複数のデジタル信号から合成した合成出力に含まれるエイリアス信号成分を模擬する疑似エイリアス信号を生成する疑似エイリアス信号生成部と、
前記疑似エイリアス信号を用いて、前記デジタル出力信号の利得を制御する利得制御信号を生成する利得制御部と、
前記利得制御信号を用いて、前記エイリアス信号成分を補正するエイリアス信号補正部と、を備えることを特徴とする、信号処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、アナログデジタル変換装置及び信号処理システムに関する。
【背景技術】
【０００２】
従来、信号処理システムは、時間インタリーブ型アナログデジタル変換装置と、アナログデジタル変換回路と、補正処理部と、を備える。補正処理部は、共分散ノルムの再急降下法を用いて補正すべき誤差を推定し、推定結果と、適応フィルタと、を用いて、インタリーブ間のミスマッチに起因する誤差を補正する。
【０００３】
しかしながら、適応フィルタが大規模であるので、補正処理部のサイズが極めて大きく、且つ、インタリーブ間のミスマッチに起因する誤差の補正に必要な処理量が極めて多い。その結果、ＴＩ−ＡＤＣの小型化及び高速化が困難である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開ＷＯ２００６／０７５５０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、アナログデジタル変換装置のサイズを縮小し、且つ、インタリーブ間のミスマッチに起因する誤差の補正に必要な処理量を低減することである。
【課題を解決するための手段】
【０００６】
本発明の実施形態のアナログデジタル変換装置は、アナログ入力信号をデジタル出力信号に変換する。アナログデジタル変換装置は、アナログデジタル変換ユニットと、疑似エイリアス信号生成部と、利得制御部と、エイリアス信号補正部と、を備える。アナログデジタル変換ユニットは、アナログ入力信号を、複数のデジタル信号に変換する。疑似エイリアス信号生成部は、複数のデジタル信号を合成した合成信号に含まれるエイリアス信号成分を模擬する疑似エイリアス信号を生成する。利得制御部は、疑似エイリアス信号を用いて、デジタル出力信号の利得を制御する利得制御信号を生成する。エイリアス信号補正部は、利得制御信号を用いて、エイリアス信号成分を補正する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態の信号処理システム１の構成を示すブロック図。
【図２】第１実施形態のＴＩ−ＡＤＣ１０の構成を示す概略図。
【図３】第２実施形態の疑似エイリアス信号生成部１１４、利得制御部１１６、及びエイリアス信号補正部１１８を説明するブロック図。
【図４】第３実施形態のＴＩ−ＡＤＣ１０の構成を示す概略図。
【図５】第３実施形態の利得制御部１１６の構成を示すブロック図。
【図６】第３実施形態の相関算出回路１１６−３の構成を示すブロック図。
【図７】第４実施形態の利得制御部１１６の構成を示すブロック図。
【図８】第５実施形態のＴＩ−ＡＤＣ１０の構成を示す概略図。
【図９】第６実施形態のＴＩ−ＡＤＣ１０の構成を示す概略図。
【図１０】第６実施形態の疑似エイリアス信号生成部１１４、利得制御部１１６、及びエイリアス信号補正部１１８を説明するブロック図。
【発明を実施するための形態】
【０００８】
本実施形態について、図面を参照して説明する。
【０００９】
（第１実施形態）
第１実施形態について説明する。第１実施形態では、小規模な回路でエイリアス信号成分を補正する例について説明する。
【００１０】
第１実施形態の信号処理システム１の構成について説明する。図１は、第１実施形態の信号処理システム１の構成を示すブロック図である。
【００１１】
図１に示すように、信号処理システム１は、ベースバンドフィルタ（以下「ＢＢＦ（Ｂａｓｅ  Ｂａｎｄ  Ｆｉｌｔｅｒ）」という）２０と、時間インタリーブ型アナログデジタル変換装置（以下「ＴＩ−ＡＤＣ（Ｔｉｍｅ  Ｉｎｔｅｒｌｅａｖｅ  Ａｎａｌｏｇｕｅ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）」という）１０と、デジタル信号処理プロセッサ（以下「ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）」という）３０と、を備える。例えば、信号処理システム１は、デジタルテレビ放送の放送局から送信された無線信号を処理するチューナ内に設けられる。
【００１２】
ＢＢＦ２０は、信号処理システム１の外部（例えば、デジタルテレビ放送の放送局）から供給される無線信号にフィルタをかけ、アナログ入力信号Ａｉｎを生成する。
【００１３】
ＴＩ−ＡＤＣ１０は、時間インタリーブ方式で、アナログ入力信号Ａｉｎをデジタル出力信号Ｄｏｕｔに変換する。
【００１４】
ＤＳＰ３０は、デジタル出力信号Ｄｏｕｔに所定の信号処理を行う。例えば、アナログ入力信号Ａｉｎが放送局から送信されたデジタルテレビ信号から得られる場合には、ＤＳＰ３０は、デジタル出力信号Ｄｏｕｔからテレビ番組のデータを生成する。
【００１５】
第１実施形態のＴＩ−ＡＤＣ１０の構成について説明する。図２は、第１実施形態のＴＩ−ＡＤＣ１０の構成を示す概略図である。
【００１６】
図２に示すように、ＴＩ−ＡＤＣ１０は、アナログデジタル変換ユニット１２（アナログデジタル変換部１１０及びマルチプレクサ１１２を含む）と、疑似エイリアス信号生成部１１４と、利得制御部１１６と、エイリアス信号補正部１１８と、を備える。
【００１７】
アナログデジタル変換部１１０は、アナログ入力信号ＡｉｎをＮ（Ｎは２以上の整数）個のデジタル信号Ｄ（１）〜Ｄ（Ｎ）に変換する。例えば、アナログデジタル変換部１１０は、Ｎ個のＡＤＣ１１０（１）〜１１０（Ｎ）を備える。ＡＤＣ１１０（１）〜１１０（Ｎ）の動作周波数は、サンプル周波数Ｆｓの１／Ｎ（即ち、Ｆｓ／Ｎ）である。ＡＤＣ１１０（ｎ：ｎ＝１〜Ｎ）が出力するデジタル信号Ｄ（ｎ）の位相Ｐ（ｎ）とＡＤＣ１１０（ｎ＋１）が出力するデジタル信号Ｄ（ｎ＋１）の位相Ｐ（ｎ＋１）との位相差ΔＰは、２π／Ｎである。
【００１８】
マルチプレクサ１１２は、サンプル周波数Ｆｓの周期（以下「サンプル周期」という）Ｔｓ（Ｔｓ＝１／Ｆｓ）の間隔で、Ｎ個のデジタル信号Ｄ（１）〜Ｄ（Ｎ）の中から１つのデジタル信号Ｄ（ｎ）を順次選択し、選択したデジタル信号Ｄ（ｎ）をマルチプレクサ出力Ｍｏｕｔとして出力する。マルチプレクサ出力Ｍｏｕｔは、サンプル周期Ｔｓ毎に変わる。利得誤差又はスキュー等のインタリーブ間のミスマッチがある場合には、マルチプレクサ出力Ｍｏｕｔには、デジタル信号成分と、エイリアス信号成分と、が混入する。デジタル信号成分は、ＤＳＰ３０が行う信号処理に必要な信号成分であるのに対して、エイリアス信号成分は、ＤＳＰ３０が行う信号処理に不要な信号成分である。
【００１９】
疑似エイリアス信号生成部１１４は、Ｎ個のデジタル信号Ｄ（１）〜Ｄ（Ｎ）から、Ｎ個の疑似エイリアス信号ＰＡ（１）〜ＰＡ（Ｎ）を生成する。疑似エイリアス信号ＰＡ（ｎ）は、マルチプレクサ出力Ｍｏｕｔに含まれるエイリアス信号成分を模擬する。例えば、疑似エイリアス信号生成部１１４は、直交変換回路である。好ましくは、疑似エイリアス信号生成部１１４は、アダマール変換回路である。
【００２０】
利得制御部１１６は、Ｎ個の疑似エイリアス信号ＰＡ（１）〜ＰＡ（Ｎ）を用いて、Ｎ個の利得制御信号ＧＣ（１）〜ＧＣ（Ｎ）を生成する。利得制御信号ＧＣ（ｎ）は、マルチプレクサ出力Ｍｏｕｔに含まれるエイリアス信号成分が除去されるように、デジタル出力信号Ｄｏｕｔの利得を制御する信号である。
【００２１】
エイリアス信号補正部１１８は、マルチプレクサ１１２の後段に設けられる。エイリアス信号補正部１１８は、Ｎ個の利得制御信号ＧＣ（１）〜ＧＣ（Ｎ）と、マルチプレクサ出力Ｍｏｕｔと、を用いて、マルチプレクサ出力Ｍｏｕｔに含まれるエイリアス信号成分を補正する。例えば、エイリアス信号補正部１１８は、マルチプレクサ出力Ｍｏｕｔに利得制御信号ＧＣ（１）〜ＧＣ（Ｎ）を加算することにより、マルチプレクサ出力Ｍｏｕｔに含まれるエイリアス信号成分を補正する。これにより、エイリアス信号成分を含まないデジタル出力信号Ｄｏｕｔが得られる。エイリアス信号補正部１１８により得られる時刻ｔにおけるデジタル出力信号Ｄｏｕｔ（ｔ）は、式１で表される。式１において、Ｍｏｕｔ（ｔ）は、時刻ｔにおけるマルチプレクサ出力である。
【数１】
0005535166.tif 000002
【００２２】
第１実施形態によれば、疑似エイリアス信号生成部１１４、利得制御部１１６、及びエイリアス信号補正部１１８は、デジタル信号成分の信号レベルより低い信号レベルを有するエイリアス信号成分に対して処理を行う。従って、疑似エイリアス信号生成部１１４、利得制御部１１６、及びエイリアス信号補正部１１８に関しては、従来の信号処理システムで用いられているモジュールと比べて、回路規模が小さく、且つ、処理量が少ない。その結果、ＴＩ−ＡＤＣ１０のサイズを縮小し、且つ、インタリーブ間のミスマッチに起因する誤差の補正に必要な処理量を低減することができる。
【００２３】
特に、疑似エイリアス信号生成部１１４をアダマール変換回路で実現することにより、疑似エイリアス信号生成部１１４の回路規模をさらに低減することができる。
【００２４】
（第２実施形態）
第２実施形態について説明する。第２実施形態では、利得誤差に対応するエイリアス信号成分の補正に用いられる疑似エイリアス信号と、スキューに対応するエイリアス信号成分の補正に用いられる疑似エイリアス信号と、を別々に生成する例について説明する。なお、上述の実施形態と同様の説明は省略する。
【００２５】
第２実施形態の疑似エイリアス信号生成部１１４の構成について説明する。図３は、第２実施形態の疑似エイリアス信号生成部１１４、利得制御部１１６、及びエイリアス信号補正部１１８を説明するブロック図である。
【００２６】
図３に示すように、疑似エイリアス信号生成部１１４は、微分器１１４−１と、第１直交変換回路１１４−３と、第２直交変換回路１１４−５と、を備える。疑似エイリアス信号生成部１１４には、第１直交変換経路及び第２直交変換経路が設けられる。
【００２７】
第１直交変換経路では、Ｎ個のデジタル信号Ｄ（１）〜Ｄ（Ｎ）は、微分器１１４−１を経由せずに第１直交変換回路１１４−３を経由する。具体的には、第１直交変換回路１１４−３が、Ｎ個のデジタル信号Ｄ（１）〜Ｄ（Ｎ）を直交変換し、Ｎ個の第１疑似エイリアス信号ＰＡｇ（１）〜ＰＡｇ（Ｎ）を生成する。第１疑似エイリアス信号ＰＡｇ（１）〜ＰＡｇ（Ｎ）は、利得誤差に対応するエイリアス信号成分の補正に用いられる。
【００２８】
第２直交変換経路では、Ｎ個のデジタル信号Ｄ（１）〜Ｄ（Ｎ）は、微分器１１４−１及び第２直交変換回路１１４−５を経由する。具体的には、微分器１１４−１が、Ｎ個のデジタル信号Ｄ（１）〜Ｄ（Ｎ）を微分する。次に、第２直交変換回路１１４−５が、微分器１１４−１の出力を直交変換し、Ｎ個の第２疑似エイリアス信号ＰＡｓ（１）〜ＰＡｓ（Ｎ）を生成する。第２疑似エイリアス信号ＰＡｓ（１）〜ＰＡｓ（Ｎ）は、スキューに対応するエイリアス信号成分の補正に用いられる。
【００２９】
利得制御部１１６は、第１疑似エイリアス信号ＰＡｇ（１）〜ＰＡｇ（Ｎ）を用いて、インタリーブ間の利得誤差に応じたＮ個の第１利得制御信号ＧＣｇ（１）〜ＧＣｇ（Ｎ）を生成する。また、利得制御部１１６は、第２疑似エイリアス信号ＰＡｓ（１）〜ＰＡｓ（Ｎ）を用いて、インタリーブ間のスキューに応じたＮ個の第２利得制御信号ＧＣｓ（１）〜ＧＣｓ（Ｎ）を生成する。
【００３０】
エイリアス信号補正部１１８は、Ｎ個の第１利得制御信号ＧＣｇ（１）〜ＧＣｇ（Ｎ）と、マルチプレクサ出力Ｍｏｕｔと、を用いて、マルチプレクサ出力Ｍｏｕｔに含まれる利得誤差に対応するエイリアス信号成分を補正する。また、エイリアス信号補正部１１８は、Ｎ個の第２利得制御信号ＧＣｓ（１）〜ＧＣｓ（Ｎ）と、マルチプレクサ出力Ｍｏｕｔと、を用いて、マルチプレクサ出力Ｍｏｕｔに含まれるスキューに対応するエイリアス信号成分を補正する。これにより、利得誤差に対応するエイリアス信号成分及びスキューに対応するエイリアス信号成分を含まないデジタル出力信号Ｄｏｕｔが得られる。
【００３１】
なお、第２実施形態では、第２直交変換回路１１４−５の後段に微分器１１４−１が設けられても良い。この場合には、第２直交変換回路１１４−５が、Ｎ個のデジタル信号Ｄ（１）〜Ｄ（Ｎ）を直交変換する。次に、微分器１１４−１が、第２直交変換回路１１４−５の出力を微分し、Ｎ個の第２疑似エイリアス信号ＰＡｓ（１）〜ＰＡｓ（Ｎ）を生成する。
【００３２】
第２実施形態によれば、利得誤差に対応するエイリアス信号成分の補正に用いられる第１利得制御信号ＧＣｇ（１）〜ＧＣｇ（Ｎ）と、スキューに対応するエイリアス信号成分の補正に用いられる第２利得制御信号ＧＣｓ（１）〜ＧＣｓ（Ｎ）と、が別々に生成されるので、第１実施形態の効果に加えて、疑似エイリアス信号生成部１１４のサイズ及び処理量を低減できる。
【００３３】
（第３実施形態）
第３実施形態について説明する。第３実施形態では、疑似エイリアス信号とデジタル出力信号との間の相関を考慮して、利得制御信号を生成する例について説明する。なお、上述の実施形態と同様の説明は省略する。
【００３４】
第３実施形態のＴＩ−ＡＤＣ１０の構成について説明する。図４は、第３実施形態のＴＩ−ＡＤＣ１０の構成を示す概略図である。
【００３５】
図４に示すように、ＴＩ−ＡＤＣ１０は、アナログデジタル変換ユニット１２（アナログデジタル変換部１１０及びマルチプレクサ１１２を含む）と、疑似エイリアス信号生成部１１４と、利得制御部１１６と、エイリアス信号補正部１１８と、を備える。利得制御部１１６及びエイリアス信号補正部１１８により、デジタル出力信号Ｄｏｕｔのフィードバック経路が形成される。なお、アナログデジタル変換部１１０、マルチプレクサ１１２、疑似エイリアス信号生成部１１４、及びエイリアス信号補正部１１８は、第１実施形態と同様である。
【００３６】
利得制御部１１６は、Ｎ個の疑似エイリアス信号ＰＡ（１）〜ＰＡ（Ｎ）とデジタル出力信号Ｄｏｕｔとの間の相関を考慮して、Ｎ個の利得制御信号ＧＣ（１）〜ＧＣ（Ｎ）を生成する。
【００３７】
第３実施形態の利得制御部１１６の構成について説明する。図５は、第３実施形態の利得制御部１１６の構成を示すブロック図である。図６は、第３実施形態の相関算出回路１１６−３の構成を示すブロック図である。
【００３８】
図５に示すように、利得制御部１１６は、相関算出回路１１６−３と、利得制御信号生成回路１１６−５と、を備える。
【００３９】
相関算出回路１１６−３は、疑似エイリアス信号生成回路１１４が生成したＮ個の疑似エイリアス信号ＰＡ（１）〜ＰＡ（Ｎ）を入力し、Ｎ個の疑似エイリアス信号ＰＡ（１）〜ＰＡ（Ｎ）とデジタル出力信号Ｄｏｕｔとの間の相関を算出し、算出した相関を表すＮ個の相関信号Ｃ（１）〜Ｃ（Ｎ）を生成する。相関信号Ｃ（ｎ）は、疑似エイリアス信号ＰＡ（ｎ）とデジタル出力信号Ｄｏｕｔとの相関を表す。
【００４０】
図６に示すように、相関算出回路１１６−３は、Ｎ個の相関算出ユニット１１６−３（１）〜１１６−３（Ｎ）から構成される。各相関算出ユニット１１６−３（ｎ）は、第１ハイパスフィルタ（以下「ＨＰＦ（Ｈｉｇｈ  Ｐａｓｓ  Ｆｉｌｔｅｒ）という」１１６−３１（ｎ）と、第２ＨＰＦ１１６−３２（ｎ）と、乗算器１１６−３４（ｎ）と、積分器１１６−３６（ｎ）と、を備える。
【００４１】
第１ＨＰＦ１１６−３１（ｎ）は、デジタル出力信号Ｄｏｕｔの低周波帯域を除去し、デジタル出力信号Ｄｏｕｔの高周波帯域を通過させる。第２ＨＰＦ１１６−３２（ｎ）は、疑似エイリアス信号ＰＡ（ｎ）の低周波帯域を除去し、疑似エイリアス信号ＰＡ（ｎ）の高周波帯域を通過させる。乗算器１１６−３４（ｎ）は、第１ＨＰＦ１１６−３１（ｎ）の出力（即ち、デジタル出力信号Ｄｏｕｔの高周波帯域）に、第２ＨＰＦ１１６−３２（ｎ）の出力（即ち、疑似エイリアス信号ＰＡ（ｎ）の高周波帯域）を乗じる。積分器１１６−３６（ｎ）は、乗算器１１６−３４（ｎ）の出力を時間積分する。これにより、相関信号Ｃ（ｎ）が得られる。即ち、相関信号Ｃ（ｎ）は、式２で表される。式２において、Ｄｏｕｔ´（ｎ）は、第１ＨＰＦ１１６−３１（ｎ）の出力であり、ＰＡ´（ｎ）は、第２ＨＰＦ１１６−３２（ｎ）の出力である。
【数２】
0005535166.tif 000003
【００４２】
利得制御信号生成回路１１６−５は、相関信号Ｃ（１）〜Ｃ（Ｎ）に、それぞれ、疑似エイリアス信号ＰＡ（１）〜ＰＡ（Ｎ）を乗じ、利得制御信号ＧＣ（１）〜ＧＣ（Ｎ）を生成する。即ち、利得制御信号ＧＣ（ｎ）は、“Ｃ（ｎ）×ＰＡ（ｎ）”である。
【００４３】
第３実施形態によれば、デジタル出力信号Ｄｏｕｔのフィードバック経路と、相関算出回路１１６−３及び利得制御信号生成回路１１６−５で構成される利得制御部１１６と、により、疑似エイリアス信号ＰＡ（１）〜ＰＡ（Ｎ）とデジタル出力信号Ｄｏｕｔとの間の相関を考慮した利得制御信号ＧＣ（１）〜ＧＣ（Ｎ）が得られる。相関算出回路１１６−３は、簡素なモジュール（第１ＨＰＦ１１６−３１、第２ＨＰＦ１１６−３２、乗算器１１６−３４、及び積分器１１６−３６）で実現される。従って、上述の実施形態の効果に加えて、利得制御部１１６の回路規模をより低減することができる。
【００４４】
（第４実施形態）
第４実施形態について説明する。第４実施形態では、第３実施形態の利得制御部の変形例について説明する。なお、上述の実施形態と同様の説明は省略する。
【００４５】
第４実施形態の利得制御部１１６の構成について説明する。図７は、第４実施形態の利得制御部１１６の構成を示すブロック図である。
【００４６】
図７に示すように、利得制御部１１６は、相関算出回路１１６−３と、利得制御信号生成回路１１６−５と、内部疑似エイリアス信号生成回路１１６−７と、を備える。なお、利得制御信号生成回路１１６−５は、第３実施形態と同様である。
【００４７】
内部疑似エイリアス信号生成回路１１６−７は、疑似エイリアス信号生成回路１１４と同様に動作する。これにより、利得制御部１１６の内部でＮ個の疑似エイリアス信号ＰＡ（１）〜ＰＡ（Ｎ）が得られる。
【００４８】
相関算出回路１１６−３は、内部疑似エイリアス信号生成回路１１６−７が生成したＮ個の疑似エイリアス信号ＰＡ（１）〜ＰＡ（Ｎ）を入力し、Ｎ個の疑似エイリアス信号ＰＡ（１）〜ＰＡ（Ｎ）とデジタル出力信号Ｄｏｕｔとの間の相関を算出する。なお、相関算出回路１１６−３の構成は、第３実施形態と同様である。相関算出回路１１６−３の出力は、算出した相関を表すＮ個の相関信号Ｃ（１）〜Ｃ（Ｎ）である。相関信号Ｃ（ｎ）は、疑似エイリアス信号ＰＡ（ｎ）とデジタル出力信号Ｄｏｕｔとの相関を表す。
【００４９】
第４実施形態によれば、利得制御部１１６は、デジタル出力信号Ｄｏｕｔのみから、疑似エイリアス信号ＰＡ（１）〜ＰＡ（Ｎ）とデジタル出力信号Ｄｏｕｔとの間の相関を考慮した利得制御信号ＧＣ（１）〜ＧＣ（Ｎ）が得られるので、上述の実施形態の効果に加えて、より高い精度の利得制御信号ＧＣ（１）〜ＧＣ（Ｎ）が得られる。
【００５０】
（第５実施形態）
第５実施形態について説明する。第５実施形態では、エイリアス信号成分が補正された信号がマルチプレクサに供給される例について説明する。なお、上述の実施形態と同様の説明は省略する。
【００５１】
第５実施形態のＴＩ−ＡＤＣ１０の構成について説明する。図８は、第５実施形態のＴＩ−ＡＤＣ１０の構成を示す概略図である。
【００５２】
図８に示すように、ＴＩ−ＡＤＣ１０は、アナログデジタル変換ユニット１２（アナログデジタル変換部１１０、マルチプレクサ１１２及びエイリアス信号補正部１１８を含む）と、疑似エイリアス信号生成部１１４と、利得制御部１１６と、を備える。なお、アナログデジタル変換部１１０、疑似エイリアス信号生成部１１４、及び利得制御部１１６は、第１実施形態と同様である。但し、第１実施形態と異なり、疑似エイリアス信号生成部１１４、利得制御部１１６、及びエイリアス信号補正部１１８は、サンプル周波数Ｆｓの１／Ｎの動作周波数Ｆｓ／Ｎで動作する。
【００５３】
エイリアス信号補正部１１８は、アナログデジタル変換部１１０とマルチプレクサ１１２との間に設けられる。エイリアス信号補正部１１８は、Ｎ個のデジタル信号Ｄ（１）〜Ｄ（Ｎ）に複数の利得制御信号ＧＣ（１）〜ＧＣ（Ｎ）を加算することにより、マルチプレクサ出力Ｍｏｕｔに含まれる可能性があるエイリアス信号成分を事前に補正する。一例として、エイリアス信号補正部１１８は、Ｎ個の加算器１１８（１）〜１１８（Ｎ）を備える。加算器１１８（ｎ）は、デジタル信号Ｄ（ｎ）に利得制御信号ＧＣ（ｎ）を加算する。これにより、エイリアス信号成分を含まないデジタル信号Ｄ´（ｎ）が得られる。エイリアス信号補正部１１８により得られる時刻ｔにおけるデジタル信号Ｄ´（ｎｔ）は、式３で表される。式３において、Ｄ（ｎｔ）は、時刻ｔにおけるＡＤＣ１１０（ｎ）の出力である。
【数３】
0005535166.tif 000004
【００５４】
マルチプレクサ１１２は、サンプル周期Ｔｓの間隔で、Ｎ個のデジタル信号Ｄ´（１）〜Ｄ´（Ｎ）の中から１つのデジタル信号Ｄ´（ｎ）を順次選択し、選択したデジタル信号Ｄ´（ｎ）をマルチプレクサ出力Ｍｏｕｔとして出力する。マルチプレクサ出力Ｍｏｕｔは、デジタル出力信号Ｄｏｕｔとして、ＤＳＰ３０に供給される。マルチプレクサ出力Ｍｏｕｔ（即ち、デジタル出力信号Ｄｏｕｔ）は、サンプル周期Ｔｓ毎に変わる。これにより、エイリアス信号成分を含まないデジタル出力信号Ｄｏｕｔが得られる。
【００５５】
第５実施形態によれば、エイリアス信号補正部１１８は、アナログデジタル変換部１１０とマルチプレクサ１１２との間（即ち、マルチプレクサ１１２の前段）に設けられる。そして、疑似エイリアス信号生成部１１４、利得制御部１１６、及びエイリアス信号補正部１１８が、動作周波数Ｆｓ／Ｎで動作する。従って、上述の実施形態の効果に加えて、ＴＩ−ＡＤＣ１０の消費電力をより低減し、且つ、処理速度を高速化することができる。
【００５６】
（第６実施形態）
第６実施形態について説明する。第６実施形態では、１個のマルチプレクサ出力からＮ個の疑似エイリアス信号を生成する例について説明する。なお、上述の実施形態と同様の説明は省略する。
【００５７】
第６実施形態のＴＩ−ＡＤＣ１０の構成について説明する。図９は、第６実施形態のＴＩ−ＡＤＣ１０の構成を示す概略図である。
【００５８】
図９に示すように、ＴＩ−ＡＤＣ１０は、アナログデジタル変換ユニット１２（アナログデジタル変換部１１０及びマルチプレクサ１１２を含む）と、疑似エイリアス信号生成部１１４と、利得制御部１１６と、エイリアス信号補正部１１８と、を備える。マルチプレクサ出力Ｍｏｕｔは、疑似エイリアス信号生成部１１４及びエイリアス信号補正部１１８に供給される。なお、アナログデジタル変換部１１０、マルチプレクサ１１２、及びエイリアス信号補正部１１８は、第１実施形態と同様である。
【００５９】
疑似エイリアス信号生成部１１４は、マルチプレクサ出力Ｍｏｕｔから、Ｎ個の疑似エイリアス信号ＰＡ（１）〜ＰＡ（Ｎ）を生成する。疑似エイリアス信号ＰＡ（ｎ）は、アナログデジタル変換ユニット１２内で取り扱われる、複数のデジタル信号Ｄ（１）〜Ｄ（Ｎ）を合成した合成信号（例えば、マルチプレクサ出力Ｍｏｕｔ）に含まれるエイリアス信号成分を模擬する。
【００６０】
第６実施形態の疑似エイリアス信号生成部１１４の構成について説明する。図１０は、第６実施形態の疑似エイリアス信号生成部１１４、利得制御部１１６、及びエイリアス信号補正部１１８を説明するブロック図である。
【００６１】
図１０に示すように、疑似エイリアス信号生成部１１４は、微分器１１４−１と、第１直交変換回路１１４−３と、第２直交変換回路１１４−５と、を備える。疑似エイリアス信号生成部１１４には、第１直交変換経路及び第２直交変換経路が設けられる。
【００６２】
第１直交変換経路では、マルチプレクサ出力Ｍｏｕｔは、微分器１１４−１を経由せずに第１直交変換回路１１４−３を経由する。具体的には、第１直交変換回路１１４−３が、マルチプレクサ出力Ｍｏｕｔを直交変換し、Ｎ個の第１疑似エイリアス信号ＰＡｇ（１）〜ＰＡｇ（Ｎ）を生成する。第１疑似エイリアス信号ＰＡｇ（１）〜ＰＡｇ（Ｎ）は、利得誤差に対応するエイリアス信号成分の補正に用いられる。
【００６３】
第２直交変換経路では、マルチプレクサ出力Ｍｏｕｔは、微分器１１４−１及び第２直交変換回路１１４−５を経由する。具体的には、微分器１１４−１が、マルチプレクサ出力Ｍｏｕｔを微分する。次に、第２直交変換回路１１４−５が、微分器１１４−１の出力を直交変換し、Ｎ個の第２疑似エイリアス信号ＰＡｓ（１）〜ＰＡｓ（Ｎ）を生成する。第２疑似エイリアス信号ＰＡｓ（１）〜ＰＡｓ（Ｎ）は、スキューに対応するエイリアス信号成分の補正に用いられる。
【００６４】
第６実施形態によれば、微分器１１４−１は、マルチプレクサ出力Ｍｏｕｔから、第２直交変換回路１１４−５の入力信号を生成する。即ち、微分器１１４−１は、１入力１出力である。従って、上述の実施形態の効果に加えて、微分器１１４−１のサイズ及び処理量を低減できる。
【００６５】
なお、第４実施形態の内部疑似エイリアス信号生成回路１１６−７は、第６実施形態の疑似エイリアス信号生成部１１４と同様に、マルチプレクサ出力ＭｏｕｔからＮ個の疑似エイリアス信号ＰＡ（１）〜ＰＡ（Ｎ）を生成しても良い。
【００６６】
上記のとおり、本実施形態では、アナログデジタル変換ユニット１２は、アナログ入力信号Ａｉｎを、少なくとも１つのデジタル信号（デジタル信号Ｄ（１）〜Ｄ（Ｎ）又はマルチプレクサ出力Ｍｏｕｔ）に変換する。疑似エイリアス信号生成部１１４は、デジタル信号から疑似エイリアス信号ＰＡを生成する。利得制御部１１６は、疑似エイリアス信号ＰＡを用いて、利得制御信号ＧＣを生成する。エイリアス信号補正部１１８は、利得制御信号ＧＣを用いて、エイリアス信号成分を補正する。
【００６７】
なお、本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で構成要素を変形して具体化される。また、上述した実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明が形成可能である。例えば、上述した実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００６８】
１  信号処理システム
１０  ＴＩ−ＡＤＣ
１２  アナログデジタル変換ユニット
１１０  アナログデジタル変換部
１１２  マルチプレクサ
１１４  疑似エイリアス信号生成部
１１４−１  微分器
１１４−３  第１直交変換回路
１１４−５  第２直交変換回路
１１６  利得制御部
１１６−３  相関算出回路
１１６−３１  第１ＨＰＦ
１１６−３２  第２ＨＰＦ
１１６−３４  乗算器
１１６−３６  積分器
１１６−５  利得制御信号生成回路
１１６−７  内部疑似エイリアス信号生成回路
１１８  エイリアス信号補正部
２０  ＢＢＦ
３０  ＤＳＰ
【図１】
0005535166.tif 000005
【図２】
0005535166.tif 000006
【図３】
0005535166.tif 000007
【図４】
0005535166.tif 000008
【図５】
0005535166.tif 000009
【図６】
0005535166.tif 000010
【図７】
0005535166.tif 000011
【図８】
0005535166.tif 000012
【図９】
0005535166.tif 000013
【図１０】
0005535166.tif 000014