(57)【特許請求の範囲】
【請求項１】
互いに絶縁される半導体基板上に設けられる送信ノードと受信ノードとの間に接続され、前記送信ノードと前記受信ノードとの間を交流的に結合する交流結合素子と、
第１のパラレルデータ及び第１のクロック信号を受信し、前記第１のクロック信号に応じて前記第１のパラレルデータを第１のシリアルデータに変換する第１のデータ変換回路と、
前記第１のシリアルデータに前記第１のクロック信号を多重化して送信信号を生成し、前記送信信号を前記送信ノードに出力するクロック多重化回路と、
前記受信ノードを介して受信される受信信号から前記第１のシリアルデータに対応する第２のシリアルデータと前記第１のクロック信号に対応する第２のクロック信号を抽出するクロックデータリカバリ回路と、
前記第２のクロック信号に応じて前記第２のシリアルデータを第２のパラレルデータに変換する第２のデータ変換回路と、
を有し、
前記クロック多重化回路は、前記第１のシリアルデータが第１の論理レベルである場合、前記第１の論理レベルから第２の論理レベルの方向に振れるパルス信号を前記第１のクロック信号に同期して前記第１のシリアルデータに重畳し、前記第１のシリアルデータが前記第２の論理レベルである場合、前記第２の論理レベルから前記第１の論理レベルの方向に振れるパルス信号を前記第１のクロック信号に同期して前記第１のシリアルデータに重畳して前記送信信号を生成し、
前記クロックデータリカバリ回路は、
前記受信信号の電位変化を検知して前記第２のシリアルデータの論理レベルを変化させるコンパレータと、
前記受信信号の電位変化を検知して前記第２のクロック信号を生成するクロック生成回路と、を有する信号伝達システム。
【請求項２】
前記第１のデータ変換回路は、前記第１のパラレルデータに含まれる一のデータがそれぞれ入力される複数の入力端子と、１つの出力端子と、を有し、前記第１のクロック信号に同期して前記複数の入力端子を循環的に選択し、選択した入力端子に入力される前記一のデータを前記出力端子に出力し、
前記第２のデータ変換回路は、前記第２のシリアルデータが入力される１つの入力端子と、前記第２のパラレルデータに含まれる一のデータをそれぞれ出力する複数の出力端子と、を有し、前記第２のクロック信号に同期して前記複数の出力端子を循環的に選択し、当該選択時に前記入力端子に入力される前記第２のシリアルデータを選択した出力端子に出力する請求項１に記載の信号伝達システム。
【請求項３】
前記クロック多重化回路は、
前記第１のクロック信号に応じて前記第１のシリアルデータに重畳するパルス信号が正の振幅を有する場合、前記送信ノードに出力する電流の立ち上がり時の時間変化率を立ち下がり時の時間変化率よりも大きくし、
前記第１のクロック信号に応じて前記第１のシリアルデータに重畳するパルス信号が負の振幅を有する場合、前記送信ノードに出力する電流の立ち上がり時の時間変化率を立ち下がり時の時間変化率よりも小さくする請求項１又は２に記載の信号伝達システム。
【請求項４】
前記クロックデータリカバリ回路は、
前記受信信号の正の電位変化を検出して第１の検出信号を出力する第１のパルス検出回路と、
前記前記受信信号の負の電位変化を検出して第２の検出信号を出力する第２のパルス検出回路と、をさらに有し、
前記コンパレータとして、前記第１の検出信号と前記第２の検出信号の電位差の極性に応じて前記第２のシリアルデータの電位を変動させるヒステリシスコンパレータを有し、
前記クロック生成回路は、前記第１の検出信号と前記第２の検出信号の論理和演算結果に応じて前記第２のクロック信号の論理レベルを変動させる論理和回路を有する請求項１乃至３のいずれか１項に記載の信号伝達システム。
【請求項５】
前記クロックデータリカバリ回路と前記受信ノードとの間に設けられ波形整形回路を有し、
前記波形整形回路は、
前記受信信号の正の電位変化のピーク電圧の大きさに応じて電圧値及び電圧保持期間が決まる第１のホールド電圧を出力するピークホールド回路と、
前記受信信号の負の電位変化のピーク電圧の大きさに応じて電圧値及び電圧保持期間が決まる第２のホールド電圧を出力するピークホールド回路と、
前記第２のホールド電圧の極性を反転させた第３のホールド電圧を出力する反転増幅器と、
前記第１のホールド電圧と前記第３のホールド電圧との電圧差に応じて前記受信信号の波形を整形し、整形後の前記受信信号を前記クロックデータリカバリ回路に出力する差動増幅器と、を有する請求項１乃至４のいずれか１項に記載の信号伝達システム。
【請求項６】
前記第１のデータ変換回路の入力端子側に設けられ、前記第１のパラレルデータに対応するヘッダー情報を前記第１のパラレルデータに付与したパラレルデータを前記第１のデータ変換回路に出力する符号化回路と、
前記第２のデータ変換回路の出力端子側に設けられ、前記第２のパラレルデータに含まれるヘッダー情報に基づき前記第２のパラレルデータの先頭ビットを認識し、前記第２のパラレルデータのうち前記第１のパラレルデータに対応するデータを出力する復号化回路と、
を有する請求項１乃至５のいずれか１項に記載の信号伝達システム。
【請求項７】
前記第２のクロック信号をモニタし、前記第２のクロック信号の停止時間をカウントし、前記停止時間が予め設定された時間に達したことに応じてリセット信号を出力するタイマーと、
前記第２のクロック信号のクロックエッジ数をカウントしてカウント値を出力し、前記リセット信号に応じて前記カウント値をリセットするカウンターと、を有し、
前記第２のデータ変換回路は、前記カウント値に応じて前記第２のシリアルデータをいずれの出力端子に出力するかを切り替える請求項１乃至６のいずれか１項に記載の信号伝達システム。
【請求項８】
前記第１のパラレルデータのうち少なくとも一のデータが変化したことに応じてデータ変化検出信号を出力するエッジ検出回路と、
前記データ変化検出信号を受けて前記第１のクロック信号を生成するクロック生成回路と、
を有する請求項１乃至７のいずれか１項に記載の信号伝達システム。
【請求項９】
前記受信ノードに接続され、前記受信信号の信号レベルをシフトさせるレベルシフト回路と、
前記レベルシフト回路を介して入力される前記受信信号を増幅して前記クロックデータリカバリ回路に出力する増幅器と、
を有する請求項１乃至８のいずれか１項に記載の信号伝達システム。
【請求項１０】
前記交流結合素子は、
前記送信ノードのうち前記第１のシリアルデータに含まれるデータのうち第１の論理レベルのデータの伝達に対応した第１の送信ノードと、前記第１の送信ノードに対応して設けられる第１の受信ノードと、を交流的に結合する第１の交流結合素子と、
前記送信ノードのうち前記第１のシリアルデータに含まれるデータのうち第２の論理レベルのデータの伝達に対応した第２の送信ノードと、前記第２の送信ノードに対応して設けられる第２の受信ノードと、を交流的に結合する第２の交流結合素子と、
を有する請求項１に記載の信号伝達システム。
【請求項１１】
前記クロック多重化回路は、前記第１のシリアルデータの論理レベルが第１の論理レベルである場合は、前記第１の交流結合素子に対して第１の送信信号を出力し、前記第１のシリアルデータの論理レベルが第２の論理レベルである場合は、前記第２の交流結合素子に対して第２の送信信号を出力する請求項１０に記載の信号伝達システム。
【請求項１２】
前記クロック多重化回路は、
前記第１の交流結合素子及び前記第２の交流結合素子に出力する電流の立ち上がり時の時間変化率を立ち下がり時の時間変化率よりも大きくする請求項１０又は１１に記載の信号伝達システム。
【請求項１３】
前記クロックデータリカバリ回路は、前記第１の交流結合素子の前記第１の受信ノード側の端子に発生した電圧と前記第２の交流結合素子の前記第２の受信ノード側の端子に発生した電圧との電圧差の極性に応じて前記第２のシリアルデータの電位を変動させるヒステリシスコンパレータと、
前記第１の交流結合素子の前記第１の受信ノード側の端子に生じた電位変化を検出して第１の検出信号を出力する第１のパルス検出回路と、
前記第２の交流結合素子の前記第２の受信ノード側の端子に生じた電位変化を検出して第２の検出信号を出力する第２のパルス検出回路と、
前記第１の検出信号と前記第２の検出信号の論理和演算結果に応じて前記第２のクロック信号の論理レベルを変動させる論理和回路と、
を有する請求項１０乃至１２のいずれか１項に記載の信号伝達システム。
【請求項１４】
前記第１の交流結合素子の前記第１の受信ノード側の端子に接続され、前記受信信号の信号レベルをシフトさせる第１のレベルシフト回路と、
前記第２の交流結合素子の前記第２の受信ノード側の端子に接続され、前記受信信号の信号レベルをシフトさせる第２のレベルシフト回路と、
前記第１、第２のレベルシフト回路を介して入力される前記受信信号を増幅して前記クロックデータリカバリ回路に出力する増幅器と、
を有する請求項１０乃至１３のいずれか１項に記載の信号伝達システム。
【請求項１５】
前記第１、第２のレベルシフト回路と前記増幅器との間に設けられ、前記第１、第２のレベルシフト回路から前記増幅器に伝達される前記送信信号を整流する整流器を有する請求項１４に記載の信号伝達システム。
【請求項１６】
前記交流結合素子は、前記送信ノードに接続される一次側コイルと、前記受信ノードに接続される二次側コイルとを有し、前記一次側コイルと前記二次側コイルが磁気的に結合されるトランスである請求項１乃至１５のいずれか１項に記載の信号伝達システム。
【請求項１７】
前記交流結合素子は、
前記送信ノードに接続される第１の電極と、前記受信ノードに接続される第２の電極と、前記第１の電極と前記第２の電極との間に充填される絶縁体により構成される誘電体と、を有するコンデンサである請求項１乃至１５のいずれか１項に記載の信号伝達システム。
【請求項１８】
互いに絶縁される半導体基板上に設けられる送信ノードと受信ノードとの間に接続され、前記送信ノードと前記受信ノードとの間を交流的に結合する交流結合素子を介して信号を送受信する信号伝達方法であって、
送信対象の第１のパラレルデータを第１のクロック信号に応じて第１のシリアルデータに変換し、
前記第１のシリアルデータに前記第１のクロック信号を多重化して、前記第１のクロック信号に同期して前記第１のシリアルデータの論理レベルに対して逆の論理レベル側への振幅を有するパルス信号を前記第１のシリアルデータに重畳した送信信号を生成し、
前記交流結合素子を介して前記送信信号を前記受信ノードに伝達し、
前記受信ノードを介して受信される受信信号の電位変化の方向に応じて論理レベルが決定される前記第１のシリアルデータに対応する第２のシリアルデータと、前記受信信号の電位変化のタイミングに応じてクロックエッジの位置が決定される前記第１のクロック信号に対応する第２のクロック信号を抽出し、
前記第２のクロック信号に応じて前記第２のシリアルデータを第２のパラレルデータに変換する信号伝達方法。
【請求項１９】
前記送信信号に基づき前記送信ノードに流れる電流は、
前記送信信号に含まれるパルス信号が正の振幅を有する場合、前記電流の立ち上がり時の時間変化率が立ち下がり時の時間変化率よりも大きく、
前記送信信号に含まれるパルス信号が負の振幅を有する場合、前記電流の立ち上がり時の時間変化率が立ち下がり時の時間変化率よりも小さい請求項１８に記載の信号伝達方法。
【請求項２０】
前記受信信号の電位変化の大きさに応じて所定の期間当該受信信号の電位レベルを保持し、
保持された前記電位レベルに基づき前記受信信号の電位変化の方向を判定し、
判定された前記受信信号の電位変化方向に基づき前記第２のシリアルデータを生成する請求項１８又は１９に記載の信号伝達方法。
【請求項２１】
前記第１のパラレルデータに対応するヘッダー情報を生成し、
前記第１のパラレルデータと前記ヘッダー情報とを含むパラレルデータを前記第１のシリアルデータに変換し、
前記第２のパラレルデータに含まれる前記ヘッダー情報に基づき前記第２のパラレルデータの先頭ビットを認識し、
前記第２のパラレルデータのうち前記第１のパラレルデータに対応するデータを出力する請求項１８乃至２０のいずれか１項に記載の信号伝達方法。
【請求項２２】
前記第２のクロック信号のクロックエッジ数をカウントしてカウント値を生成し、
前記第２のクロック信号の停止時間を計測し、
前記第２のクロック信号の停止期間が予め設定された時間に達したことに応じて前記クロックエッジ数のカウント値をリセットし、
前記カウント値に応じて前記第２のシリアルデータを前記第２のシリアルデータに変換する請求項１８乃至２１のいずれか１項に記載の信号伝達方法。
【請求項２３】
前記第１のパラレルデータのうち少なくとも一のデータが変化したことを検出してデータ変化検出信号を生成し、
前記データ変化検出信号に基づき前記第１のクロック信号を生成する請求項１８乃至２２のいずれか１項に記載の信号伝達方法。
【請求項２４】
前記受信信号の信号レベルをシフトさせ、
レベルシフト後の前記受信信号を増幅した信号に基づき前記第２のシリアルデータ及び前記第２のクロック信号を生成する請求項１８乃至２３のいずれか１項に記載の信号伝達方法。
【請求項２５】
前記交流結合素子は、
前記第１のシリアルデータに含まれるデータのうち第１の論理レベルのデータと、第２の論理レベルのデータと、を異なるノードを介して伝達する請求項１８乃至２４のいずれか１項に記載の信号伝達方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号伝達システム及び信号伝達方法に関し、特に交流結合素子を介して信号を伝達する信号伝達システム及び信号伝達方法に関する。
【背景技術】
【０００２】
電源電圧の異なる複数の半導体チップ間で信号を伝達する場合、配線により直接信号を伝達すると、直流電圧に差を生じ半導体チップの破損や信号伝達の不具合が生じることがある。そこで、電源電圧の異なる複数の半導体チップ間で信号を伝達する場合、半導体チップ間を交流結合素子で接続し、交流信号のみを伝達することが行われる。この交流結合素子には、コンデンサやトランスがある。ここで、トランスは、一次側コイルと二次側コイルとが磁気的に結合される交流結合素子である。交流結合素子としてトランスを用いた場合、トランスの一次側コイルと二次側コイルとの巻線比を調節することで、送信側の半導体チップの送信信号の電圧振幅にかかわらず受信側の半導体チップに適切な電圧振幅の信号を伝達することができる。そのため、トランスを用いて異なる電源電圧で動作する半導体チップ間の通信を行うことで、送信信号又は受信信号の電圧振幅を半導体チップ上で調節する必要が無くなる。以下の説明では、半導体チップ上に形成されたトランスを場合に応じてオンチップトランスと称す。【０００３】
トランスを用いた信号伝達技術の例が特許文献１〜８に開示されている。特許文献１〜５に記載の信号伝達方法では、信号の伝達に２つのトランスを用いる。そして、データの値が第１の値から第２の値に遷移するときは第１のトランスにパルス信号を送出し、データの値が第２の値から第１の値に遷移するときは第２のトランスにパルス信号を送出する。【０００４】
また、特許文献１、２、４〜６に記載の信号伝達方法では、データの値が第１の値の期間はトランスに連続的なパルス信号を送出し、データの値が第２の値の期間はトランスに送出する信号の信号レベルを固定する。【０００５】
また、特許文献１、２、４、５に記載の信号伝達方法では、データの値が第１の値の期間はトランスに第１の周波数の連続的なパルス信号を送出し、データの値が第２の値の期間はトランスに第２の周波数の連続的なパルス信号を送出し続ける。さらに、特許文献１、２、４、５に記載の信号伝達方法では、２つのトランスを用い、データの値が第１の値の期間は２つのトランスに同じ信号を送出し、データの値が第２の値の期間は一方のトランスと他方のトランスとに互いに反転した信号を送出する。【０００６】
また、特許文献７に記載の信号伝達方法では、データの値が第１の値から第２の値に遷移するとトランスに１つのパルスからなる信号を送出し、データの値が第２の値から第１の値に遷移するとトランスに連続する２つのパルスからなる信号を送出する。【０００７】
また、特許文献８に記載の信号伝達方法では、データの値が第１の値から第２の値に遷移するとトランスに第１の振幅を有するパルス信号を送出し、データの値が第２の値から第１の値に遷移するとトランスに第２の振幅を有するパルス信号を送出する。【０００８】
特許文献１〜８に記載の信号伝達方法では、１つのデータ信号を送受信するために、１対のトランスを必要とする。従って、従来のトランスを用いた絶縁インタフェースを用いて、Ｎ本（Ｎは整数）のデータ信号を伝送するにはＮ個のトランスが必要である。さらに、差動信号を送受信するためには２Ｎ個のトランスが必要になる。トランス等を半導体基板上に形成する場合、トランスは大きな面積を占有する。そのため、トランスを介して複数本のデータ信号線を介して送受信される信号を伝達するためには、半導体チップの面積が増大する問題が生じる。【０００９】
そこで、１つの通信チャネルを介して、複数本のデータ信号線の情報を通信するシリアル通信方法が多く提案されている。シリアル通信の例は、ＰＣＩ  Ｅｘｐｒｅｓｓ、ＵＳＢ（Universal Serial Bus）、ＳＯＮＥＴ／ＳＤＨなどが知られている。シリアル通信では、受信したシリアル信号をパラレル信号に変換するために、シリアル信号のデータの区切りに同期したクロック信号を用いる。このクロック信号を生成するための実用的な方式は主に２つある。第１の方式は位相ロックループ（ＰＬＬ）方式である。ＰＬＬ方式では、発振器が発生するクロック信号の発振周波数及び位相をシリアル信号に同期させる。また、第２の方式は、遅延ロックループ（ＤＬＬ）方式である。ＤＬＬ方式では、クロック信号の遅延を調整して、クロック位相をシリアル信号に同期させる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第６２６２６００号公報
【特許文献２】米国特許第６５２５５６６号公報
【特許文献３】米国特許第６８７３０６５号公報
【特許文献４】米国特許第６９０３５７８号公報
【特許文献５】米国特許第６９２２０８０号公報
【特許文献６】米国特許第７３０２２４７号公報
【特許文献７】米国特許第７０７５３２９号公報
【特許文献８】特開平８−２３６６９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記のことから、トランスを介してシリアル通信を行うことでトランスの数を削減したとしても、少なくともデータ送受信用とトランスとクロック送信用のトランスが必要になる。つまり、トランスを介した信号伝達にシリアル通信技術を適用しても十分にトランスの数を削減できない問題がある。【００１２】
また、シリアル通信技術で用いられるクロック再生技術を用いる場合は、受信側でＰＬＬ方式及びＤＬＬ方式を用いたクロック信号の再生回路が必要となるが、ＰＬＬ回路及びＤＬＬ回路は回路面積が大きく、半導体チップの面積が大きくなる問題がある。また、ＰＬＬ方式とＤＬＬ方式のいずれの方式においても、参照クロック信号を得るために、外部に水晶発振器等の発振器を設ける必要があり、実装面積の増大及び部品点数の増加を招く問題がある。【００１３】
従って、トランスを用いた信号伝達方法とシリアル通信技術を組み合わせたとしても、トランスをチップ上に配置する場合、チップ面積を十分に小さくできない問題がある。そこで、本発明では少ないトランス数及び小さな回路面積の回路により、複数本のデータ線を介して送受信される信号を確実に伝達させることを目的とする。
【課題を解決するための手段】
【００１４】
本発明にかかる信号伝達システムの一態様は、互いに絶縁される半導体基板上に設けられる送信ノードと受信ノードとの間に接続され、前記送信ノードと前記受信ノードとの間を交流的に結合する交流結合素子と、第１のパラレルデータ及び第１のクロック信号を受信し、前記第１のクロック信号に応じて前記第１のパラレルデータを第１のシリアルデータに変換する第１のデータ変換回路と、前記第１のシリアルデータに前記第１のクロック信号を多重化して送信信号を生成し、前記送信信号を前記送信ノードに出力するクロック多重化回路と、前記受信ノードを介して受信される受信信号から前記第１のシリアルデータに対応する第２のシリアルデータと前記第１のクロック信号に対応する第２のクロック信号を抽出するクロックデータリカバリ回路と、前記第２のクロック信号に応じて前記第２のシリアルデータを第２のパラレルデータに変換する第２のデータ変換回路と、を有する。【００１５】
本発明にかかる信号伝達方法の一態様は、互いに絶縁される半導体基板上に設けられる送信ノードと受信ノードとの間に接続され、前記送信ノードと前記受信ノードとの間を交流的に結合する交流結合素子を介して信号を送受信する信号伝達方法であって、送信対象の第１のパラレルデータをクロック信号に応じて第１のシリアルデータに変換し、前記第１のシリアルデータに前記クロック信号を多重化して送信信号を生成し、前記交流結合素子を介して前記送信信号を前記受信ノードに伝達し、前記受信ノードを介して受信される受信信号から前記第１のシリアルデータに対応する第２のシリアルデータと前記第１のクロック信号に対応する第２のクロック信号を抽出し、前記第２のクロック信号に応じて前記第２のシリアルデータを第２のパラレルデータに変換する。
【発明の効果】
【００１６】
本発明にかかる信号伝達システム及び信号伝達方法によれば、少ないトランス数及び小さな回路面積の回路により、複数本のデータ線を介して送受信される信号を確実に伝達させることを目的とする。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１にかかる信号伝達システムの実装状態を示す模式図である。
【図２】実施の形態１にかかる信号伝達システムの実装状態を示す模式図である。
【図３】実施の形態１にかかる信号伝達システムの実装状態を示す模式図である。
【図４】実施の形態１にかかる信号伝達システムの実装状態を示す模式図である。
【図５】実施の形態１にかかる信号伝達システムの実装状態を示す模式図である。
【図６】実施の形態１にかかる信号伝達システムの実装状態を示す模式図である。
【図７】実施の形態１にかかる信号伝達システムの実装状態を示す模式図である。
【図８】実施の形態１にかかる信号伝達システムの実装状態を示す模式図である。
【図９】図８に示す実装方法を用いた場合の半導体基板の断面図を示す模式図である。
【図１０】図８に示す実装方法を用いた場合の半導体基板の断面図を示す模式図である。
【図１１】実施の形態１にかかる信号伝達システムのブロック図である。
【図１２】実施の形態１にかかるクロック多重化回路の回路図である。
【図１３】実施の形態１にかかるクロック多重化回路のプリバッファの回路図である。
【図１４】図１３に示すプリバッファの別の例を示す回路図である。
【図１５】実施の形態１にかかるクロック多重化回路の動作を示すタイミングチャートである。
【図１６】実施の形態１にかかるクロックデータリカバリ回路のブロック図である。
【図１７】実施の形態１にかかるクロックデータリカバリ回路のパルス検出器（正の振幅）の回路図である。
【図１８】図１７に示すパルス検出器の別の例を示す回路図である。
【図１９】実施の形態１にかかるクロックデータリカバリ回路のパルス検出器（負の振幅）の回路図である。
【図２０】図１９に示すパルス検出器の別の例を示す回路図である。
【図２１】実施の形態１にかかるクロックデータリカバリ回路のヒステリシスコンパレータの回路図である。
【図２２】図２１に示すヒステリシスコンパレータの動作特性図である。
【図２３】実施の形態１にかかるクロックデータリカバリ回路の動作を示すタイミングチャートである。
【図２４】実施の形態１にかかる信号伝達システムの動作を示すタイミングチャートである。
【図２５】実施の形態１にかかるクロック多重化回路の出力特性の別の例を示すタイミングチャートである。
【図２６】実施の形態１にかかるクロック多重化回路の出力特性の別の例を示すタイミングチャートである。
【図２７】実施の形態２にかかる信号伝達システムの実装状態を示す模式図である。
【図２８】実施の形態２にかかる信号伝達システムの実装状態を示す模式図である。
【図２９】実施の形態２にかかる信号伝達システムのブロック図である。
【図３０】実施の形態２にかかる信号伝達システムの動作を示すタイミングチャートである。
【図３１】実施の形態３にかかる信号伝達システムの実装状態を示す模式図である。
【図３２】実施の形態３にかかる信号伝達システムの実装状態を示す模式図である。
【図３３】実施の形態３にかかる信号伝達システムのブロック図である。
【図３４】実施の形態４にかかる信号伝達システムのブロック図である。
【図３５】実施の形態４にかかる波形整形回路のブロック図である。
【図３６】図３５に示す波形整形回路の動作を示すタイミングチャートである。
【図３７】実施の形態５にかかる信号伝達システムのブロック図である。
【図３８】実施の形態６にかかる信号伝達システムのブロック図である。
【図３９】実施の形態６にかかる信号伝達システムの動作を示すタイミングチャートである。
【図４０】実施の形態７にかかる信号伝達システムのブロック図である。
【図４１】実施の形態８にかかる信号伝達システムのブロック図である。
【図４２】実施の形態９にかかる信号伝達システムのブロック図である。
【発明を実施するための形態】
【００１８】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。まず、本実施の形態にかかる信号伝達システムの実装方法について説明する。本実施の形態にかかる信号伝達システムでは、１つ又は２つの半導体チップ上に形成された２つのコイルを用いてトランスを構成する。つまり、２つのコイルは、互いに磁気的に結合された交流結合素子（例えば、トランス）として機能する。そして、半導体チップ上に形成された送信回路の送信ノードに一次側コイルを接続し、受信回路の受信ノードに二次側コイルを接続する。ここで、図１〜図１０に本実施の形態にかかる信号伝達システムの実装状態を示す模式図を示す。
【００１９】
図１に示す実装状態は、半導体パッケージ１に第１の半導体チップ３及び第２の半導体チップ４が搭載される。この第１の半導体チップ３及び第２の半導体チップ４は、それぞれパッドＰｄを有する。そして、第１の半導体チップ３及び第２の半導体チップ４のパッドＰｄは、図示しないボンディングワイヤを介して半導体パッケージ１に設けられたリード端子２と接続される。この構成は、図２〜図８に示す実装形態のいずれにも共通する構成である。
【００２０】
第１の半導体チップ３には送信回路５が形成される。一方、第２の半導体チップ４には、一次側コイル１２、二次側コイル１３及び受信回路６が形成される。また、第１の半導体チップ３には、送信回路５と接続されるパッドが形成され、第２の半導体チップ４には、一次側コイル１２と接続されるパッドが形成される。そして、送信回路５は、パッドとボンディングワイヤＷとを介して第２の半導体チップ４に形成された一次側コイル１２と接続される。
【００２１】
図２に示す実装状態は、第１の半導体チップ３に一次側コイル１２、二次側コイル１３及び送信回路５が形成される。一方、第２の半導体チップ４には受信回路６が形成される。また、第１の半導体チップ３には、二次側コイル１３と接続されるパッドが形成され、第２の半導体チップ４には、受信回路６と接続されるパッドが形成される。そして、受信回路６は、パッドとボンディングワイヤＷとを介して第１の半導体チップ４に形成された二次側コイル１３と接続される。
【００２２】
なお、図１、図２に示す例では、一次側コイル１２と二次側コイル１３は、１つの半導体チップ内において上下方向に積層される第１の配線層と第２の配線層を用いて形成される。
【００２３】
図３に示す実装状態は、第１の半導体チップ３に送信回路５が形成される。一方、第２の半導体チップ４には、一次側コイル１２、二次側コイル１３及び受信回路６が形成される。また、第１の半導体チップ３には、送信回路５と接続されるパッドが形成され、第２の半導体チップ４には、一次側コイル１２と接続されるパッドが形成される。そして、送信回路５は、パッドとボンディングワイヤＷとを介して第２の半導体チップ４に形成された一次側コイル１２と接続される。
【００２４】
図４に示す実装状態は、第１の半導体チップ３に一次側コイル１２、二次側コイル１３及び送信回路５が形成される。一方、第２の半導体チップ４には受信回路６が形成される。また、第１の半導体チップ３には、二次側コイル１３と接続されるパッドが形成され、第２の半導体チップ４には、受信回路６と接続されるパッドが形成される。そして、受信回路６は、パッドとボンディングワイヤＷとを介して第１の半導体チップ３に形成された二次側コイル１３と接続される。
【００２５】
なお、図３、図４に示す例では、一次側コイル１２と二次側コイル１３は、１つの半導体チップの同一の配線層に形成される。また、一次側コイル１２と二次側コイル１３は、同一の中心位置を有する巻線として形成される。
【００２６】
図５に示す実装状態は、第１の半導体チップ３に送信回路５が形成され、第２の半導体チップ４に受信回路６が形成され、第３の半導体チップ７に一次側コイル１２及び二次側コイル１３が形成される。また、第１の半導体チップ３には、一次側コイル１２と接続されるパッドが形成され、第２の半導体チップ４には、二次側コイル１３と接続されるパッドが形成され、第３の半導体チップ７には一次側コイル１２に接続されるパッド及び二次側コイル１３に接続されるパッドが形成される。そして、送信回路５はパッド及びボンディングワイヤＷを介して第３の半導体チップ７上に形成された一次側コイル１２と接続され、受信回路６はパッド及びボンディングワイヤＷを介して第３の半導体チップ７上に形成される二次側コイル１３と接続される。なお、図５に示す例では、一次側コイル１２と二次側コイル１３は、１つの半導体チップ内において上下方向に積層される第１の配線層と第２の配線層を用いて形成される。
【００２７】
図６、図７に示す例は、送信回路５及び一次側コイル１２が第１の半導体基板に形成され、受信回路６及び二次側コイル１３が第２の半導体基板に形成される例である。図６、図７に示す例は、第１の半導体チップ３と第２の半導体チップ４とが積層される。また、図６、図７に示す例では、積層された状態において、一次側コイル１２の中心位置と二次側コイル１３の中心位置とが同一直線上になるように第１の半導体チップ３及び第２の半導体チップ４が配置される。
【００２８】
図８に示す例は、同一の半導体基板８上に送信回路５、受信回路６、一次側コイル１２及び二次側コイル１３が形成されるものである。図８に示す例では、一次側コイル１２と二次側コイル１３は、上下方向に積層される第１の配線層と第２の配線層を用いて形成される。そして、送信回路５が配置される領域と受信回路６が配置される領域は、半導体基板８に形成される絶縁層により互いに絶縁される。ここで、半導体基板８の断面図を図９、図１０に示す。図９に示す例では、送信回路５が形成される領域と受信回路６が形成される領域とが絶縁層により電気的に分断される。そして、一次側コイル１２及び二次側コイル１３は受信回路６が形成される領域に設けられる。一方、図１０に示す例では、送信回路５が形成される領域と受信回路６が形成される領域とが絶縁層により電気的に分断される。そして、一次側コイル１２及び二次側コイル１３は送信回路５が形成される領域に設けられる。
【００２９】
上記説明より、本実施の形態にかかる信号伝達システムは、通信に用いるトランスを半導体チップ上に形成する。このとき、一次側コイル１２と二次側コイル１３は、互いの中心位置が同一直線上に配置されていれば良く、トランスが形成される領域に制限はない。また、本実施の形態にかかる信号伝達システムでは１つのトランスを用いて複数本のデータ線により伝達されるべき送信対象データと当該送信対象データの同期クロックとを１つトランスにより送受信する。以下では、本実施の形態にかかる信号伝達システムの詳細について説明する。なお、上記説明では、半導体チップ上に形成される回路は送信回路５及び受信回路６のみを示したが、送信回路５及び受信回路６以外の回路が半導体チップ上に形成されていても良い。
【００３０】
図１１に本実施の形態にかかる信号伝達システムのブロック図を示す。図１１に示すように、本実施の形態にかかる信号伝達システムは、少なくとも送信回路５、トランス、受信回路６を有する。ここで、トランスは、一次側コイル１２及び二次側コイル１３により構成される。
【００３１】
送信回路５は、複数の入力端子、第１のデータ変換回路（例えば、マルチプレクサ１０）、クロック多重化回路１１を有する。複数の入力端子は、それぞれ第１のパラレルデータに含まれるデータＤｉｎ０〜Ｄｉｎ３及び第１のクロック信号ＣＬＫｉに対応する。なお、データＤｉｎ０〜Ｄｉｎ３及び第１のクロック信号ＣＬＫｉは、第１の半導体チップ３に設けられた他の回路から入力されるものでも良く、他の半導体装置から供給されるものであっても良い。
【００３２】
マルチプレクサ１０は、第１のパラレルデータ及び第１のクロック信号ＣＬＫｉを受け、第１のクロック信号ＣＬＫｉに応じて第１のパラレルデータを第１のシリアルデータＤｓに変換する。この第１のシリアルデータＤｓは、第１のクロック信号ＣＬＫｉに同期して第１のパラレルデータに含まれるデータＤｉｎ０〜Ｄｉｎ３を順に直列に並べたものである。つまり、マルチプレクサ１０は、入力された第１のパラレルデータを時分割多重化して第１のシリアルデータＤｓを生成する。マルチプレクサ１０は、パラレルシリアル変換器であって、例えば、セレクタやシフトレジスタを用いることができる。
【００３３】
クロック多重化回路１１は、第１のシリアルデータＤｓに第１のクロック信号ＣＬＫｉを多重化して送信信号Ｄｓｍを生成する。また、クロック多重化回路１１は、送信ノードを介して送信信号Ｄｓｍを一次側コイル１２に出力する。一次側コイル１２は、両端がクロック多重化回路１１に接続される。これは、本実施の形態にかかるクロック多重化回路１１が一次側コイル１２をプラス方向とマイナス方向の電流を用いて駆動するためである。つまり、クロック多重化回路１１の駆動方式に応じて一次側コイル１２とクロック多重化回路１１との接続形態は変わる。このクロック多重化回路１１の詳細については後述する。
【００３４】
受信回路６は、複数の出力端子、クロックデータリカバリ回路１４、第２のデータ変換回路（例えば、デマルチプレクサ１５）を有する。複数の入力端子は、それぞれ第２のパラレルデータに含まれるデータＤｏｕｔ０〜Ｄｏｕｔ３及び第１のクロック信号ＣＬＫｉに対応する。なお、データＤｏｕｔ０〜Ｄｏｕｔ３及び第１のクロック信号ＣＬＫｉは、第２の半導体チップ４に設けられた他の回路に対して出力されるものでも良く、他の半導体装置に設けられた回路に対して出力されるものであっても良い。
【００３５】
一般的に、シリアル通信では、シリアルデータのデータの区切りを認識するためのクロック信号が必要となる。このクロック信号は、ソースシンクロナス方式では、データ通信用のチャネルとは別のチャネルを介して受信されるが、本実施の形態では、チャネル数の増加を防止するためにこのソースシンクロナス方式は採用しない。そこで、本実施の形態では、このクロックデータリカバリ回路１４を用いる。クロックデータリカバリ回路１４は、二次側コイル１３及び受信ノードを介して受信した受信信号Ｄｒｍ（例えばＮＲＺ（Non-Return to Zero）データ信号）からクロック信号を抽出する。また、本実施の形態にかかるクロックデータリカバリ回路１４では、受信信号Ｄｒｍから第２のシリアルデータＤｒを抽出する。この第２のシリアルデータＤｒは、第１のシリアルデータＤｓに対応するものである。クロックデータリカバリ回路１４の詳細は後述する。
【００３６】
デマルチプレクサ１５は、第２のクロック信号ＣＬＫｓに応じて第２のシリアルデータＤｒを第２のパラレルデータに変換する。この第２のパラレルデータは、第２のクロック信号ＣＬＫｓに同期して第２のシリアルデータＤｓに含まれるデータＤｉｎ０〜Ｄｉｎ３をサンプリングしたデータである。つまり、デマルチプレクサ１５は、シリアルパラレル変換器であって、例えば、セレクタやシフトレジスタを用いることができる。
【００３７】
続いて、クロック多重化回路１１の詳細について説明する。クロック多重化回路１１は、第１のシリアルデータＤｓに第１のクロック信号ＣＬＫｉを多重化する。クロック多重化回路１１が多重化する第１のクロック信号ＣＬＫｉに基づく波形は、信号伝達システムの仕様に応じて任意の波形とすることができる。例えば、クロック信号に基づく波形は、パルス信号でも良く、また、サイン波等であっても良い。また、パルス信号の形状は、第１のシリアルデータＤｓの論理レベルに応じて振れる方向が変化するものでも良く、振れ幅が変化するものでも良く、パルス信号の個数が変化するものであっても良い。以下の説明では、主にクロック信号に応じて多重化された波形としてパルス信号を用いる。このパルス信号は、第１のシリアルデータＤｓの論理レベルに応じて振れる方向が変化するものである。また、以下の説明においては、パルス信号は立ち上がり波形と立ち下がり波形が非対称とするが、立ち上がり波形と立ち下がり波形とが対称であることを除くものではない。クロック多重化回路１１の回路図を図１２に示す。図１２に示すように、クロック多重化回路１１は、インバータ２０、ＡＮＤ回路２１、２３、プリバッファ２２、２４、ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１、Ｎ２を有する。
【００３８】
インバータ２０は、第１のシリアルデータＤｓの論理レベルを反転して出力する。インバータ２０の出力ノードをノードＮＤ２と称す。ＡＮＤ回路２１は、第１のクロック信号ＣＬＫｉと第１のシリアルデータＤｓとを受けて、これら信号の論理積演算結果を出力する。ＡＮＤ回路２３は、インバータ２０により反転された第１のシリアルデータＤｓと第１のクロック信号ＣＬＫｉとを受けて、これら信号の論理積演算結果を出力する。プリバッファ２２は、ＡＮＤ回路２１の出力に基づきＮＭＯＳトランジスタＮ１を駆動する。プリバッファ２２の出力ノードをＮＤ１と称す。プリバッファ２４は、ＡＮＤ回路２３の出力に基づきＮＭＯＳトランジスタＮ２を駆動する。プリバッファ２４の出力ノードをＮＤ３と称す。
【００３９】
ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とは、電源端子と接地端子との間に直列に接続される。ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインが互いに接続される接続点には送信ノードを介して一次側コイル１２の一方の端子が接続される。ＰＭＯＳトランジスタＰ１のゲートには、第１のシリアルデータＤｓが与えられる。ＮＭＯＳトランジスタＮ１のゲートにはプリバッファ２２の出力が与えられる。
【００４０】
ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とは、電源端子と接地端子との間に直列に接続される。ＰＭＯＳトランジスタＰ２のドレインとＮＭＯＳトランジスタＮ２のドレインが互いに接続される接続点には送信ノードを介して一次側コイル１２の他方の端子が接続される。ＰＭＯＳトランジスタＰ２のゲートには、インバータ２０により反転された第１のシリアルデータＤｓが与えられる。ＮＭＯＳトランジスタＮ２のゲートにはプリバッファ２４の出力が与えられる。
【００４１】
ここで、本実施の形態では、クロック多重化回路１１は、送信信号Ｄｓｍの立ち上がりエッジと立ち下がりエッジとで異なる時間変化率で電圧及び電流変化する信号を生成する。このような出力波形を生成するために、本実施の形態では、プリバッファ２２、２４によるＮＭＯＳトランジスタの駆動方法に変化を与える。そこで、プリバッファ２２、２４の回路図を図１３に示す。図１３に示すように、プリバッファ２２、２４は、インバータ３１と、ＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ３を有する。インバータ３１は、入力される信号を反転し、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３に与える。ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３は、電源端子と接地端子との間に直列に接続され、インバータを構成する。本実施の形態では、ＮＭＯＳトランジスタＮ３の電流駆動能力をＰＭＯＳトランジスタＰ３よりも低く設定する。このような電流駆動能力の調整は、ＮＭＯＳトランジスタＮ３のゲート長をＰＭＯＳトランジスタＰ３よりも大きくする、又は、ＮＭＯＳトランジスタＮ３のゲート幅をＰＭＯＳトランジスタＰ３よりも小さくすることで実現可能である。
【００４２】
また、プリバッファ２２、２４の別の回路例を図１４に示す。図１４に示す回路例では、ＮＭＯＳトランジスタＮ３を複数のＮＭＯＳトランジスタ（図１４の例では、ＮＭＯＳトランジスタＮ４、Ｎ５）を直列に接続することにより構成する。このような構成とすることで、ＮＭＯＳトランジスタＮ３側の電流駆動能力を調節することができる。
【００４３】
次いで、クロック多重化回路１１の動作を詳細に説明する。クロック多重化回路１１の動作を示すタイミングチャートを図１５に示す。図１５に示すように、クロック多重化回路１１は、第１のクロック信号ＣＬＫｉに同期して送信信号Ｄｓｍにパルス信号を重畳する。例えば、第１のシリアルデータＤｓの論理レベルが第１の論理レベル（例えば、１であって、ハイレベル又は電源電圧レベル）である場合は、送信信号Ｄｓｍも論理レベルが１となるが、クロック多重化回路１１は、送信信号Ｄｓｍに論理レベルが１とは逆になる第２の論理レベル（例えば、０であって、ロウレベル又は接地電圧レベル）の方向の振幅を有するパルス信号（以下、負のパルス信号と称す）を重畳する。また、第１のシリアルデータＤｓの論理レベルが０（ロウレベル又は接地電圧レベル）である場合は、送信信号Ｄｓｍも論理レベルが０となるが、クロック多重化回路１１は、送信信号Ｄｓｍに論理レベルが０とは逆になる（１になる）の方向の振幅を有するパルス信号（以下、正のパルス信号と称す）を重畳する。
【００４４】
また、図１５に示すタイミングチャートでは、送信信号Ｄｓｍの立ち上がりエッジ又は立ち下がりエッジが非対称となっている。これは、プリバッファ２２、２４がＮＭＯＳトランジスタＮ１、Ｎ２を駆動する波形の立ち下がりが立ち上がりよりも緩やかになっているためである。このような駆動方法を採用することで、一次側コイル１２の一方の端子から他方の端子に流れる駆動電流Ｉｃは、正のパルス信号が重畳された場合は、立ち上がり時よりも立ち下がり時の方が時間変化率が緩やかになり、負のパルス信号が重畳された場合は、立ち上がり時よりも立ち下がり時の方が時間変化率が急峻になる。
【００４５】
交流結合素子としてトランスを用いた場合、一次側コイルに生じた電流変化の時間微分値（時間変化率）の大きさに応じて二次側コイルに発生する電位変化の大きさが決定される。つまり、一次側コイル１２に急峻な電流変化が生じると、二次側コイル１３には大きな電位変化が生じる。そのため、本実施の形態における一次側コイル１２の駆動方法を採用すると、パルス信号によって生じた電流変化を元の状態に戻す期間に生じる電位変化を抑制することができる。つまり、本実施の形態における一次側コイル１２の駆動方法によれば、伝達するパルス信号の極性に応じて生じた二次側コイル１３側の電位変化は大きくし、電流を元の状態に戻すときに生じる逆の電位変化は抑制することができる。これにより、本実施の形態にかかる信号伝達システムでは、信号の伝達の確実性を確保する。
【００４６】
続いて、クロックデータリカバリ回路１４の詳細について説明する。クロックデータリカバリ回路１４のブロック図を図１６に示す。図１６に示すように、クロックデータリカバリ回路１４は、第１のパルス検出器４１、第２のパルス検出器４２、ヒステリシスコンパレータ４３、ＯＲ回路４４を有する。
【００４７】
第１のパルス検出器４１は、二次側コイル１３に接続される受信ノードに生じた受信信号Ｄｒｍの正の電位変化を検出して第１の検出信号Ｓｕを出力する。この第１のパルス検出器４１の回路例を図１７、１８に示す。図１７に示す回路例では、第１のパルス検出器４１は、バッファ回路５１、コンデンサＣｕ、抵抗Ｒ１ｕ、Ｒ２ｕを有する。バッファ回路５１は、コンデンサＣｕを介して受信信号Ｄｒｍを受信する。そして、バッファ回路５１は、受信信号Ｄｒｍの正の電位変化がバッファ回路５１の入力閾値を超えると、受信信号Ｄｒｍの電位変化が入力閾値を超えている期間にハイレベルを維持する第１の検出信号Ｓｕを出力する。このとき、バッファ回路５１の入力側のバイアス電圧は、電源端子と接地端子との間に直列に接続された抵抗Ｒ１ｕ、Ｒ２ｕによって与えられる。また、図１８に示す回路例では、第１のパルス検出器４１は、コンパレータ５２を有する。コンパレータ５２は、非反転端子に受信信号Ｄｒｍが入力され、反転端子に基準電圧Ｖｒｅｆが与えられる。そして、コンパレータ５２は、受信信号Ｄｒｍが基準電圧Ｖｒｅｆの電圧レベルを超えている期間にハイレベルを維持する第１の検出信号Ｓｕを出力する。
【００４８】
第２のパルス検出器４２は、二次側コイル１３に接続される受信ノードに生じた受信信号Ｄｒｍの負の電位変化を検出して第２の検出信号Ｓｄを出力する。この第２のパルス検出器４２の回路例を図１９、２０に示す。図１９に示す回路例では、第２のパルス検出器４２は、反転バッファ回路５３、コンデンサＣｄ、抵抗Ｒ１ｄ、Ｒ２ｄを有する。反転バッファ回路５３は、コンデンサＣｄを介して受信信号Ｄｒｍを受信する。そして、反転バッファ回路５３は、受信信号Ｄｒｍの正の電位変化が反転バッファ回路５３の入力閾値を下回ると、受信信号Ｄｒｍの電位変化が入力閾値を下回っている期間にハイレベルを維持する第２の検出信号Ｓｄを出力する。このとき、反転バッファ回路５３の入力側のバイアス電圧は、電源端子と接地端子との間に直列に接続された抵抗Ｒ１ｄ、Ｒ２ｄによって与えられる。また、図２０に示す回路例では、第２のパルス検出器４２は、コンパレータ５４を有する。コンパレータ５４は、反転端子に受信信号Ｄｒｍが入力され、非反転端子に基準電圧Ｖｒｅｆが与えられる。そして、コンパレータ５４は、受信信号Ｄｒｍが基準電圧Ｖｒｅｆの電圧レベルを下回っている期間にハイレベルを維持する第２の検出信号Ｓｄを出力する。
【００４９】
ヒステリシスコンパレータ４３は、第１の検出信号Ｓｕと第２の検出信号Ｓｕの電位差の極性に応じて出力する信号の論理レベルを切り替える。このヒステリシスコンパレータ４３が出力する信号は、第２のシリアルデータＤｒとなる。ここで、ヒステリシスコンパレータ４３の回路例を図２１に示す。
【００５０】
図２１に示すように、ヒステリシスコンパレータ４３は、電流源Ｉｓ、ＮＭＯＳトランジスタＮ６〜Ｎ９、負荷抵抗ＲＬ１、ＲＬ２を有する。電流源Ｉｓは、一方の端子が接地端子に接続され、他方の端子からＮＭＯＳトランジスタＮ６〜Ｎ９に動作電流を供給する。ＮＭＯＳトランジスタＮ６は、ゲートに第２の検出信号Ｓｄが与えられる。ＮＭＯＳトランジスタＮ７は、ゲートが正転出力端子ＶＯＵＴに接続される。ＮＭＯＳトランジスタＮ６、Ｎ７のソースは共通に接続され、かつ、電流源Ｉｓの他方の端子に接続される。ＮＭＯＳトランジスタＮ６、Ｎ７のドレインは共通に接続され、かつ、負荷抵抗ＲＬ１の一方の端子に接続される。ＮＭＯＳトランジスタＮ６、Ｎ７のドレインと負荷抵抗ＲＬ１の一方の端子の接続点は反転出力端子ＶＯＵＴｂとなる。負荷抵抗ＲＬ１の他方の端子は電源端子に接続される。ＮＭＯＳトランジスタＮ８は、ゲートが反転出力端子ＶＯＵＴｂに接続される。ＮＭＯＳトランジスタＮ９は、ゲートに第１の検出信号Ｓｕが与えられる。ＮＭＯＳトランジスタＮ８、Ｎ９のソースは共通に接続され、かつ、電流源Ｉｓの他方の端子に接続される。ＮＭＯＳトランジスタＮ８、Ｎ９のドレインは共通に接続され、かつ、負荷抵抗ＲＬ２の一方の端子に接続される。ＮＭＯＳトランジスタＮ８、Ｎ９のドレインと負荷抵抗ＲＬ２の一方の端子の接続点は正転出力端子ＶＯＵＴとなる。負荷抵抗ＲＬ２の他方の端子は電源端子に接続される。
【００５１】
次いで、図２１に示すヒステリシスコンパレータ４３の動作特性図を図２２に示す。図２２に示すように、ヒステリシスコンパレータ４３は、第２の検出信号Ｓｄと第１の検出信号Ｓｕの電位差（Ｓｄ−Ｓｕ）が正であって、かつ、所定の電位差以上になると正転出力端子から出力される第２のシリアルデータＤｒの論理レベルをハイレベルとする。一方、ヒステリシスコンパレータ４３は、第２の検出信号Ｓｄと第１の検出信号Ｓｕの電位差（Ｓｄ−Ｓｕ）が負であって、かつ、所定の電位差以上になると正転出力端子から出力される第２のシリアルデータＤｒの論理レベルをロウレベルとする。つまり、ヒステリシスコンパレータ４３は、第２のシリアルデータＤｒを第１のシリアルデータＤｓと同等の信号として抽出することができる。
【００５２】
ＯＲ回路４４は、一方の入力端子に第１の検出信号Ｓｕが入力され、他方の入力端子に第２の検出信号Ｓｄが入力される。そして、ＯＲ回路４４は、入力される２つの信号の論理和演算結果に応じて第２のクロック信号ＣＬＫｓの論理レベルを切り替える。つまり、ＯＲ回路４４により生成される第２のクロック信号ＣＬＫｓは、第１の検出信号Ｓｕと第２の検出信号Ｓｄのいずれか一方がハイレベルとなればハイレベルとなり、その他の期間はロウレベルとなる。言い換えると、ＯＲ回路４４は、第２のクロック信号ＣＬＫｓを送信信号Ｄｓｍに重畳された第１のクロック信号ＣＬＫｉと同等のクロック信号として抽出することができる。
【００５３】
ここで、クロックデータリカバリ回路１４の全体の動作について説明する。図２３にクロックデータリカバリ回路１４の動作を示すタイミングチャートを示す。図２３に示すタイミングチャートは、図１５において示したクロック多重化回路１１の動作に応じたクロックデータリカバリ回路１４の動作を示すものである。
【００５４】
図２３に示すように、クロック多重化回路１１が負のパルス信号を出力する期間には、一次側コイル１２に負の駆動電流Ｉｃが流れるため、当該駆動電流Ｉｃの時間微分値に応じて二次側コイル１３により生成される受信信号Ｄｒｍは負の電位変化が大きくなる。この負の電位変化は、第２のパルス検出器４２により検出される。そして第２のパルス検出器４２は、負の電位変化が所定の電位以上になる期間において第２の検出信号Ｓｄをハイレベルとする。受信信号Ｄｒｍの負の電位変化が大きな期間においては第１の検出信号Ｓｕはロウレベルを維持する。これは、クロック多重化回路１１が一次側コイル１２に流れる駆動電流Ｉｃの立ち上がりと立ち下がりとを非対称に制御しているために、受信信号Ｄｒｍの電位変化の戻り期間の逆の電位変化が抑制されるためである。ヒステリシスコンパレータ４３は、時刻Ｔ１において第１の検出信号Ｓｕと第２の検出信号Ｓｄとの電位差が負であって、かつ、所定の電位差以上になったことに応じて第２のシリアルデータＤｒの論理レベルをハイレベルとする。また、ＯＲ回路４４は、時刻Ｔ１、Ｔ２における第２の検出信号Ｓｄの立ち上がりに応じて第２のクロック信号ＣＬＫｓの立ち上がりエッジを生成する。
【００５５】
また、図２３に示すように、クロック多重化回路１１が正のパルス信号を出力する期間には、一次側コイル１２に正の駆動電流Ｉｃが流れるため、当該駆動電流Ｉｃの時間微分値に応じて二次側コイル１３により生成される受信信号Ｄｒｍは正の電位変化が大きくなる。この正の電位変化は、第１のパルス検出器４１により検出される。そして第１のパルス検出器４１は、正の電位変化が所定の電位以上になる期間において第１の検出信号Ｓｕをハイレベルとする。受信信号Ｄｒｍの正の電位変化が大きな期間においては第２の検出信号Ｓｄはロウレベルを維持する。これは、クロック多重化回路１１が一次側コイル１２に流れる駆動電流Ｉｃの立ち上がりと立ち下がりとを非対称に制御しているために、受信信号Ｄｒｍの電位変化の戻り期間の逆の電位変化が抑制されるためである。ヒステリシスコンパレータ４３は、時刻Ｔ３において第１の検出信号Ｓｕと第２の検出信号Ｓｄとの電位差が正であって、かつ、所定の電位差以上になったことに応じて第２のシリアルデータＤｒの論理レベルをロウレベルとする。また、ＯＲ回路４４は、時刻Ｔ３、Ｔ４における第１の検出信号Ｓｕの立ち上がりに応じて第２のクロック信号ＣＬＫｓの立ち上がりエッジを生成する。
【００５６】
続いて、本実施の形態にかかる信号伝達システムの全体動作について説明する。本実施の形態にかかる信号伝達システムの全体動作を示すタイミングチャートを図２４に示す。図２４に示す動作例では、タイミングＴ１ｓにおいてデータＤｉｎ０〜Ｄｉｎ３がデータＤｉｎ０［ｔ］〜Ｄｉｎ３［ｔ］（ｔはデータの順序を示す整数）となる。ここでは、データＤｉｎ０［ｔ］、Ｄｉｎ１［ｔ］がハイレベルであり、データＤｉｎ２［ｔ］、データＤｉｎ３［ｔ］がロウレベルであるものとする。このデータＤｉｎ０［ｔ］〜Ｄｉｎ３［ｔ］はタイミングＴ５ｓまで同一の論理レベルを維持するものとする。また、第１のクロック信号ＣＬＫｉは、タイミングＴ１ｓ〜Ｔ４ｓまでの各タイミングにおいて立ち上がりエッジを有する。
【００５７】
この第１のクロック信号ＣＬＫｉの立ち上がりエッジに応じて、マルチプレクサ１０は、タイミングＴ１ｓ〜Ｔ４ｓにおいてデータＤｉｎ０［ｔ］〜Ｄｉｎ３［ｔ］を順次出力する。これにより、第１のシリアルデータＤｓは、データＤｉｎ０［ｔ］〜Ｄｉｎ３［ｔ］が順に連続するデータとなる。そして、第１のシリアルデータＤｓと第１のクロック信号ＣＬＫｉを受けたクロック多重化回路１１は、第１のシリアルデータＤｓに第１のクロック信号ＣＬＫｉを重畳した送信信号Ｄｓｍを出力する。この送信信号Ｄｓｍは、第１のクロック信号ＣＬＫｉの立ち上がりエッジが入力されたタイミングの第１のシリアルデータＤｓがハイレベルであれば負のパルス信号を有し、第１のクロック信号ＣＬＫｉの立ち上がりエッジが入力されたタイミングの第１のシリアルデータＤｓがロウレベルであれば正のパルス信号を有する。また、クロック多重化回路１１は、負のパルス信号に応じて負の駆動電流Ｉｃにより一次側コイル１２を駆動し、正のパルス信号に応じて正の駆動電流Ｉｃにより一次側コイル１２を駆動する。このとき、負の駆動電流Ｉｃを出力する場合は、パルス信号及び駆動電流Ｉｃは、立ち下がりエッジの時間変化率が立ち上がりエッジの時間変化率よりも大きいことが望ましい。一方、正の駆動電流Ｉｃを出力する場合は、パルス信号及び駆動電流Ｉｃは、立ち上がりエッジの時間変化率が立ち下がりエッジの時間変化率よりも大きいことが望ましい。
【００５８】
上記送信回路５側における動作を受けて、受信回路６側では、二次側コイル１３が受信信号Ｄｒｍの電位を変化させる。そして、受信信号Ｄｒｍの電位変化に応じてクロックデータリカバリ回路１４は、第２のクロック信号ＣＬＫｓ及び第２のシリアルデータＤｒを出力する。この第２のクロック信号ＣＬＫｓは、受信信号Ｄｒｍの電位変化に応じてタイミングＴ１ｒ〜Ｔ４ｒで立ち上がりエッジを有する。また、第２のシリアルデータＤｒは、第２のクロック信号ＣＬＫｓと同様にタイミングＴ１ｒ〜Ｔ４ｒにおいてデータＤｉｎ０［ｔ］〜Ｄｉｎ３［ｔ］（受信信号Ｄｒｍから抽出されたデータ）に切り替わる。そして、デマルチプレクサ１５は、第２のクロック信号ＣＬＫｓの立ち上がりエッジにおいて選択する出力端子を切り替える。より具体的には、タイミングＴ１ｒではデータＤｏｕｔ０に対応する出力端子を選択してデータＤｏｕｔ０としてデータＤｉｎ０［ｔ］を出力し、タイミングＴ２ｒではデータＤｏｕｔ１に対応する出力端子を選択してデータＤｏｕｔ１としてデータＤｉｎ１［ｔ］を出力し、タイミングＴ３ｒではデータＤｏｕｔ２に対応する出力端子を選択してデータＤｏｕｔ２としてデータＤｉｎ２［ｔ］を出力し、タイミングＴ４ｒではデータＤｏｕｔ３に対応する出力端子を選択して、データＤｏｕｔ３としてデータＤｉｎ３［ｔ］を出力する。そして、タイミングＴ４ｒからタイミングＴ５ｒまでの期間は、データＤｏｕｔ０〜Ｄｏｕｔ３が第１のパラレルデータに含まれるデータＤｉｎ０［ｔ］〜Ｄｉｎ３［ｔ］となる。そこで、デマルチプレクサ１５の出力を受ける回路（不図示）は、このデータＤｉｎ０［ｔ］〜Ｄｉｎ３［ｔ］を取り込むことで通信が成立する。
【００５９】
その後、タイミングＴ５ｓから新たな第１のパラレルデータがマルチプレクサ１０に入力され、タイミングＴ５ｓ〜Ｔ９ｓ及びタイミングＴ５ｒ〜Ｔ９ｒにおいてタイミングＴ１ｓ〜Ｔ５ｓ及びタイミングＴ１ｒ〜Ｔ５ｒに対応する動作が行われ、次のサイクルの通信が実行される。
【００６０】
上記説明より、本実施の形態にかかる信号伝達システムによれば、複数のチャネルを介して送信すべき第１のパラレルデータを１つのチャネル（１つのトランス）により送信することができる。このとき、本実施の形態にかかる信号伝達システムでは、１つのトランスを介して送信される信号に第１のクロック信号ＣＬＫｉが多重化される。そのため、受信回路６は、１つのトランスを介して受信した受信信号Ｄｒｍから第１のシリアルデータＤｓに対応する第２のシリアルデータＤｒ及び第１のクロック信号ＣＬＫｉに対応する第２のクロック信号ＣＬＫｓを抽出して、抽出した信号から第１のパラレルデータに対応する第２のパラレルデータを再生することができる。
【００６１】
つまり、本実施の形態にかかる信号伝達システムでは、１つのトランスにより複数のチャネルを用いるパラレルデータを送受信することができ、半導体チップの回路面積を大幅に削減することができる。
【００６２】
また、本実施の形態にかかる信号伝達システムでは、第１のパラレルデータを時分割多重して生成した第１のシリアルデータＤｓにさらに第１のクロック信号ＣＬＫｉを多重化して送信信号Ｄｓｍを生成する。そのため、本実施の形態にかかる信号伝達システムでは、クロック信号を伝達するためのチャネルが不要となり、１つのトランスによりデータ信号とクロック信号とを送受信することができる。つまり、本実施の形態にかかる半導体システムは、半導体チップの回路面積を大幅に削減することができる。
【００６３】
また、本実施の形態にかかる信号伝達システムでは、第１のシリアルデータにクロック信号の多重化する際に用いるクロック多重化回路１１を数ゲートの回路により実現できる。さらに、受信信号Ｄｒｍから多重化された第２のクロック信号ＣＬＫｓを抽出する際に用いるクロックデータリカバリ回路１４も１０数個の回路素子により構成することができる。つまり、本実施の形態にかかる信号伝達システムによれば、クロック信号の多重化及び抽出を小さな回路により実現することが可能になり、チップ面積を削減することができる。
【００６４】
また、本実施の形態にかかる信号伝達システムでは、受信回路６がＰＬＬ回路やＤＬＬ回路を用いることなく第２のシリアルデータを第２のパラレルデータに変換するための第２のクロック信号を生成することができる。従って、本実施の形態にかかる信号伝達システムでは、受信回路６が搭載される第２の半導体チップの回路面積を大幅に削減することができる。
【００６５】
また、本実施の形態にかかる信号伝達システムでは、第２のシリアルデータＤｓを第２のパラレルデータに変換する際に用いる第２のクロック信号ＣＬＫｓは第２のシリアルデータに多重化されたものである。一方、従来のシリアル通信方法では、クロック信号を生成するためにＰＬＬ回路等を用いた。ＰＬＬ回路等では、クロック信号がシリアルデータに同期するまでの時間（この時間をロック時間と称す）を必要とする。しかし、第２のクロック信号ＣＬＫｓを生成する際に、ＰＬＬ回路等を用いないため、ＰＬＬ回路等において生じるロック期間を削減することができる。つまり、本実施の形態にかかる信号伝達システムでは、受信した受信信号Ｄｒｍの処理の開始までに生じる遅延時間を削減することができる。
【００６６】
また、シリアル通信では、受信したシリアルデータの先頭ビットを識別する必要がある。しかし、本実施の形態にかかる信号伝達システムでは、第２のシリアルデータＤｒに多重化された第２のクロック信号ＣＬＫｓを用いて第２のシリアルデータＤｒを第２のパラレルデータに変換するため、特にシリアルデータの先頭ビットを識別する必要がない。
【００６７】
また、本実施の形態にかかる信号伝達システムでは、クロック多重化回路１１及びクロックデータリカバリ回路１４は、入力信号に応じて動作するのみであり、ＰＬＬ回路やＤＬＬ回路のように常時動作することがない。そのため、本実施の形態にかかる信号伝達システムでは、消費電力の削減を実現することができる。また、クロック多重化回路１１及びクロックデータリカバリ回路１４を少ない回路素子数で実現したことによりさらなる消費電力の削減を実現する。
【００６８】
また、トランスを介して通信を行う場合の制約として、トランスが伝達することが可能な信号の周波数帯域の制限がある。この制約は、第１、第２の半導体チップの動作クロック等のトランスを介した通信以外で用いられる信号品質を保つために必要になる。そのため、特許文献１〜８では、ベースバンド信号を特定の周波数に変調する等の処理を行い、当該処理後のベースバンド信号を用いた通信を行っている。一方、本実施の形態にかかる信号伝達システムでは、送信する第１のシリアルデータＤｓに第１のクロック信号ＣＬＫｉを多重化しているため、通信周波数帯をずらすための変調処理を別途設ける必要がない。つまり、本実施の形態にかかる信号伝達システムでは、半導体チップ面積を削減することができる。
【００６９】
なお、上記実施の形態におけるクロック多重化回路１１の出力は、図１５において示した例の他に図２５、２６に示すような波形とすることもできる。図２５に示す出力波形の例は、第１のシリアルデータＤｓの値が１であれば、駆動電流Ｉｃを急峻に立ち下げた後、電流値を保持する期間を設けることなく緩やかに立ち上げ、第１のシリアルデータＤｓの値が０であれば、駆動電流Ｉｃが急峻に立ち上げた後、電流値を保持する期間を設けることなく緩やかに立ち下げるものである。駆動電流Ｉｃをこのような波形とすることで、受信信号Ｄｒｍをパルス状の波形とすることができる。また、図２６に示す出力波形の例は、第１のシリアルデータＤｓの値が１であれば、駆動電流Ｉｃを緩やかに立ち下げその後急峻に立ち上げ、そして再度緩やかに電流値を０とし、第１のシリアルデータＤｓの値が０であれば、駆動電流Ｉｃを緩やかに立ち上げその後急峻に立ち下げ、そして再度緩やかに電流値を０とするものである。駆動電流Ｉｃをこのような波形とすることで、受信信号Ｄｒｍにおけるパルス信号の位置を１つのデータ送信区間の中心付近に配置することができる。
【００７０】
実施の形態２
実施の形態２にかかる信号伝達システムについて説明する。なお、以下の説明では、実施の形態１にかかる信号伝達システムにおいて説明した要素については、実施の形態１にかかる信号伝達システムの説明で使用した符号と同一の符号を付して説明を省略する。
【００７１】
まず、実施の形態２にかかる信号伝達システムの実装状態を示す模式図を図２７、２８に示す。図２７に示す実装例では、第２の半導体チップ４側に２つのトランスが設けられ、図２８に示す実装例では、第１の半導体チップ３側に２つのトランスが設けられる。２つのトランスは、第１の一次側コイル１２ａ及び第１の二次側コイル１３ａを有する第１のトランスと、第２の一次側トランス１２ｂ及び第２の二次側トランス１３ｂを有する第２のトランスと、により構成される。２つのトランスを構成するコイルは、それぞれ一方の端子が接地端子に接続され、他方の端子がそれぞれ対応する送信回路５の送信ノード又は受信回路６の受信ノードに接続される。
【００７２】
次に、実施の形態２にかかる信号伝達システムのブロック図を図２９に示す。図２９に示すように、実施の形態２にかかる信号伝達システムでは、送信回路５がマルチプレクサ１０及びクロック多重化回路１１ａを有する。クロック多重化回路１１ａは、実施の形態１のクロック多重化回路１１の変形例である。クロック多重化回路１１ａは、第１のシリアルデータＤｓの論理レベルが１である場合、第１の一次側トランス１２ａを駆動し、第１のシリアルデータＤｓの論理レベルが０である場合、第２の一次側トランス１２ｂを駆動する。
【００７３】
クロック多重化回路１１ａは、ＡＮＤ回路２５、バッファ回路２６、２８、反転入力付きＡＮＤ回路２７を有する。ＡＮＤ回路２５は、一方の入力端子に第１のシリアルデータＤｓが与えられ、他方の入力端子に第１のクロック信号ＣＬＫｉが与えられる。そして、ＡＮＤ回路２５は、２つの入力信号の論理積演算結果をバッファ回路２６に出力する。バッファ回路２６は、ＡＮＤ回路２５の出力信号に応じて第１の一次側トランス１２ａに送信信号Ｄｓｍｐを出力すると共に、第１の一次側トランス１２ａを駆動する。反転入力付きＡＮＤ回路２７は、反転入力端子（一方の端子）に第１のシリアルデータＤｓが与えられ、他方の入力端子に第１のクロック信号ＣＬＫｉが与えられる。そして、反転入力付きＡＮＤ回路２７は、第１のシリアルデータＤｓの反転値と第１のクロック信号ＣＬＫｉの論理値との論理積演算結果をバッファ回路２８に出力する。バッファ回路２８は、反転入力付きＡＮＤ回路２７の出力信号に応じて第２の一次側トランス１２ｂに送信信号Ｄｓｍｎを出力すると共に、第２の一次側トランス１２ｂを駆動する。
【００７４】
また、図２９に示すように、実施の形態２にかかる信号伝達システムでは、受信回路６クロックデータリカバリ回路１４ａ及びデマルチプレクサ１５を有する。クロックデータリカバリ回路１４ａは、実施の形態１のクロックデータリカバリ回路１４の変形例である。クロックデータリカバリ回路１４ａは、第１の二次側トランス１３ａを介して受信した受信信号Ｄｒｍｐと、第２の二次側トランス１３ｂを介して受信した受信回路Ｄｒｍｎと、から第２のシリアルデータＤｒ及び第２のクロック信号ＣＬＫｓを抽出する。
【００７５】
クロックデータリカバリ回路１４ａは、パルス検出器４５、４６、ＯＲ回路４７、ヒステリシスコンパレータ４８を有する。パルス検出器４５、４６は、実施の形態１における第１のパルス検出器４１に相当するものである。つまり、パルス検出器４５、４６は、受信信号Ｄｒｍｐ、Ｄｒｍｎに生じた正の電位変化を検出して第１、第２の検出信号を出力する。なお、第１の検出信号はパルス検出器４５が出力するものであって、第２の検出信号はパルス検出器４６が出力するものとする。ＯＲ回路４７は、第１、第２の検出信号の論理積演算結果に基づき第２のクロック信号ＣＬＫｓの論理レベルを切り替える。また、ヒステリシスコンパレータ４８は、実施の形態１におけるヒステリシスコンパレータ４３に相当するものである。実施の形態２では、ヒステリシスコンパレータ４８は、受信信号Ｄｒｍｐ、Ｄｒｍｎが直接入力される。そして、ヒステリシスコンパレータ４８は、受信信号Ｄｒｍｐと受信信号Ｄｒｍｎとの電位差の極性及びその値に基づき第２のシリアルデータＤｒの論理レベルを切り替える。
【００７６】
続いて、実施の形態２にかかる信号伝達システムの動作について説明する。実施の形態２にかかる信号伝達システムでは、第１のパラレルデータの時分割多重化と第２のシリアルデータから第２のパラレルデータの生成方法が実施の形態１と同じになるため、以下の説明では、トランスを介した信号の送受信の部分の説明のみを行うこととする。
【００７７】
図３０に実施の形態２にかかる信号伝達システムの動作を示すタイミングチャートを示す。図３０に示すように、実施の形態２にかかる信号伝達システムでは、第１のシリアルデータＤｓの論理レベルが０の期間は送信信号Ｄｓｍｎのみに第１のクロック信号ＣＬＫｉに同期したパルス信号が生成され、第１のシリアルデータＤｓの論理レベルが１の期間は送信信号Ｄｓｍｐのみに第１のクロック信号ＣＬＫｉに同期したパルス信号が生成される。
【００７８】
このような送信信号Ｄｓｍｎ、Ｄｓｍｐを受信した受信回路６では、第１の二次側トランス１３ａと第２の二次側トランス１３ｂとに送信信号Ｄｓｍｐ、Ｄｓｍｎに対応した受信信号Ｄｒｍｐ、Ｄｒｍｎの電位変化が生じる。そして、クロックデータリカバリ回路１４ａは、受信信号Ｄｒｍｎに電位変化が生じている期間においては第２のシリアルデータＤｒの論理レベルを０とし、受信信号Ｄｒｍｐに電位変化が生じていている期間においては第２のシリアルデータＤｒの論理レベルを１とする。つまり、実施の形態２では、第１のトランスを用いて論理レベルが１となるシリアルデータを送信し、第２のトランスを用いて論理レベルが０となるシリアルデータを送信する。また、クロックデータリカバリ回路１４ａ、受信信号Ｄｒｍｐ、Ｄｒｍｎにおいて生じた電位変化から抽出されたパルス信号を合成して第２のクロック信号ＣＬＫｓを生成する。
【００７９】
上記説明より、実施の形態２では、第１のトランスを用いて論理レベルが１となるシリアルデータを送信し、第２のトランスを用いて論理レベルが０となるシリアルデータを送信する。このように、送信するデータの論理レベルに応じて異なる伝送チャネルを用いることで、クロック多重化回路１１ａの構成を簡易にすることが可能になる。実施の形態１では、信号の誤伝達を防止するために駆動電流Ｉｃの立ち上がりと立ち下がりを非対称としていた。しかし、実施の形態２では、送信信号Ｄｓｍｐ、Ｄｓｍｎに含まれるパルス信号は全て正の振幅となる。そのため、受信側回路においても、正の電位変化のみを検出すれば良い。つまり、実施の形態２にかかる信号伝達システムでは、受信回路６が受信信号の負の電位変化に対して動作が行われないため、駆動電流Ｉｃの立ち上がり時及び立ち下がり時の時間変化率を制御することなく、信号の誤伝達を防止することが可能になる。
【００８０】
実施の形態３
実施の形態３にかかる信号伝達システムについて説明する。なお、以下の説明では、実施の形態１、２にかかる信号伝達システムにおいて説明した要素については、実施の形態１、２にかかる信号伝達システムの説明で使用した符号と同一の符号を付して説明を省略する。
【００８１】
まず、実施の形態３にかかる信号伝達システムの実装状態を示す模式図を図３１、３２に示す。図３１に示す実装例は、図１において示した信号伝達システムの実装例のトランスをコンデンサに変更したものである。また、図３２に示す実装例は、図２７において示した信号伝達システムの実装例のトランスをコンデンサに変更したものである。つまり、実施の形態３にかかる信号伝達システムは、交流結合素子としてコンデンサを用いた実施例である。
【００８２】
実施の形態３にかかる信号伝達システムにおいて信号伝達に用いられるコンデンサは、異なる配線層に形成された金属配線（図３１の電極Ｃｅ１、Ｃｅ２及び図３２のＣｅ１ａ、Ｃｅ１ｂ、Ｃｅ２ａ、Ｃｅ２ｂ）をコンデンサの２つの電極として用い、当該金属配線の間に充填される絶縁体（例えば、層間絶縁膜）を誘電体として用いたものである。
【００８３】
続いて、実施の形態３にかかる信号伝達システムのブロック図を図３３に示す。図３３に示すように、実施の形態３にかかる信号伝達システムでは、クロック多重化回路１１の送信ノードがコンデンサＣｃの第１の電極Ｃｅ１に接続され、クロックデータリカバリ回路１４の受信ノードがコンデンサＣｃの第２の電極Ｃｅ２に接続される。なお、図３３に示すブロック図は、図３１に示した実装例に対応したものである。図３２に示した実装例に対応した回路は、図３３に示したブロック図と同様に図２９に示した信号伝達システムのトランスをコンデンサに置き換えれば良い。
【００８４】
このように、交流結合素子として送信回路５と受信回路６とを接続した場合であっても、クロック多重化回路１１が出力する送信信号Ｄｓｍの電圧変動は受信信号Ｄｒｍとして受信回路６に伝達することができる。つまり、実施の形態３に示す信号伝達システムにおいても、実施の形態１と同様に、回路面積の削減、低消費電力化及び信号伝達処理の高速化を実現することが可能である。また、実施の形態２のように、コンデンサＣｃを２つ用いることで、実施の形態２と同様に、信号の誤伝達を防止することが可能である。
【００８５】
実施の形態４
実施の形態４にかかる信号伝達システムについて説明する。なお、以下の説明では、実施の形態１にかかる信号伝達システムにおいて説明した要素については、実施の形態１にかかる信号伝達システムの説明で使用した符号と同一の符号を付して説明を省略する。
【００８６】
まず、実施の形態４にかかる信号伝達システムのブロック図を図３４に示す。図３４に示すように、実施の形態４にかかる信号伝達システムは、実施の形態１にかかる信号伝達システムの受信回路６に波形整形回路１６を追加したものである。波形整形回路１６は、二次側コイル１３の受信ノード側の端子とクロックデータリカバリ回路１４の間に設けられる。波形整形回路１６は、受信信号Ｄｒｍに生じた電位変化のピーク値を所定の期間保持する回路である。
【００８７】
波形整形回路１６の詳細なブロック図を図３５に示す。図３５に示すように、波形整形回路１６は、ピークホールド回路６１、バッファ回路６２、ボトムホールド回路６３、反転バッファ回路６４、差動増幅器６５を有する。ピークホールド回路６１は、二次側コイル１３の受信ノード側の端子から受信信号Ｄｒｍを受け、受信信号Ｄｒｍの正の電位変化のピーク値を所定の期間保持する第１のピークホールド信号ＰＨ１を出力する。バッファ回路６２は、第１のピークホールド信号ＰＨ１を増幅して第２のピークホールド信号ＰＨ２を出力する。ボトムホールド回路６３は、二次側コイル１３の一方の端子から受信信号Ｄｒｍを受け、受信信号Ｄｒｍの負の電位変化のピーク値を所定の期間保持する第１のボトムホールド信号ＢＨ１を出力する。反転バッファ回路６４は、第１のボトムホールド信号ＢＨ１を反転させ、かつ、増幅して第２のボトムホールド信号ＢＨ２を出力する。差動増幅器６５は、第２のピークホールド信号ＰＨ２と第２のボトムホールド信号ＢＨ２との電位差を増幅して整形受信信号Ｄｒｍｆを出力する。この整形受信信号Ｄｒｍｆはクロックデータリカバリ回路１４に入力される。
【００８８】
続いて、波形整形回路１６の動作について詳細に説明する。波形整形回路１６の動作を示すタイミングチャートを図３６に示す。図３６に示すように、二次側コイル１３を介して受信される受信信号Ｄｒｍは正の大きな電位変化に続いて小さな負の電位変化を生じる。また、受信信号Ｄｒｍは負の大きな電位変化に続いて小さな正の電位変化を生じる。これは、送信信号Ｄｓｍのパルス信号により生じる駆動電流Ｉｃの時間微分量により受信信号Ｄｒｍの電位変化量及び変動方向が決まるためである。このような受信信号Ｄｒｍをクロックデータリカバリ回路１４に入力した場合、小さな正の電位変化又は小さな負の電位変化によりクロックデータリカバリ回路１４が誤動作するおそれがある。
【００８９】
しかし、実施の形態４では、波形整形回路１６を設けることでこのような誤動作を防止することができる。図３６に示すように、ピークホールド回路６１が出力する第１のピークホールド信号ＰＨ１は、受信信号Ｄｒｍがピーク値に達するまでは受信信号Ｄｒｍの電位変化に追従し、その後緩やかに電圧を低下させる。つまり、第１のピークホールド信号ＰＨ１は、受信信号Ｄｒｍに生じた正の電位変化を所定の期間維持する。また、ボトムホールド回路６３が出力する第１のボトムホールド信号ＢＨ１は、受信信号Ｄｒｍがピーク値に達するまでは受信信号Ｄｒｍの電位変化に追従し、その後緩やかに電圧を上昇させる。つまり、第１のボトムホールド信号ＢＨ１は、受信信号Ｄｒｍに生じた負の電位変化を所定の期間維持する。
【００９０】
そして、波形整形回路１６では、第１のピークホールド信号ＰＨ１を増幅して第２のピークホールド信号ＰＨ２を生成し、かつ、第１のボトムホールド信号ＢＨ１に対しては極性を反転させ、かつ、増幅して第２のボトムホールド信号を生成する。これにより、差動増幅器６５には、受信信号Ｄｒｍに生じた正の電位変化と負の電位変化との絶対値の差が与えられることになる。差動増幅器６５は、この絶対値の差を増幅して整形受信信号Ｄｒｍｆを出力する。これにより、整形受信信号Ｄｒｍｆは、受信信号Ｄｒｍよりもパルス幅の広い安定した信号となり、後段に接続されるクロックデータリカバリ回路１４の動作が安定する。
【００９１】
上記説明より、実施の形態４にかかる信号伝達システムでは、受信回路６が整形受信信号Ｄｒｍｆに基づきデータ処理を行うことができるため、通信の信頼性を実施の形態１〜３にかかる信号伝達システムよりも向上させることができる。
【００９２】
実施の形態５
実施の形態５にかかる信号伝達システムについて説明する。なお、以下の説明では、実施の形態１にかかる信号伝達システムにおいて説明した要素については、実施の形態１にかかる信号伝達システムの説明で使用した符号と同一の符号を付して説明を省略する。
【００９３】
実施の形態５にかかる信号伝達システムのブロック図を図３７に示す。図３７に示すように、実施の形態５にかかる信号伝達システムは、実施の形態１にかかる信号伝達システムに符号化回路１７及び復号化回路１８を追加したものである。符号化回路１７は、データＤｉｎ０〜Ｄｉｎ３を入力する複数の入力端子とマルチプレクサ１０との間に設けられる。符号化回路１７は、入力端子を介して入力されたデータＤｉｎ０〜Ｄｉｎ３に基づき符号化処理を行い、符号化処理によりヘッダー情報を生成する。そして、符号化回路１７は、ヘッダー情報とデータＤｉｎ０〜Ｄｉｎ３をマルチプレクサに入力する。図３７に示す例では、符号化回路１７への入力が４つであるのに対して、符号化回路１７の出力は６つになっており、２ビットのヘッダー情報が付されていることがわかる。マルチプレクサ１０は、ヘッダー情報とデータＤｉｎ０〜Ｄｉｎ３を時分割多重化して第１のシリアルデータＤｓを生成する。なお、符号化回路１７による符号化処理には８Ｂ１０Ｂ符号などを用いることができる。
【００９４】
復号化回路１８は、デマルチプレクサ１５とデータＤｏｕｔ０〜Ｄｏｕｔ３の出力端子との間に設けられる。復号化回路１８は、デマルチプレクサ１５から出力される第２のパラレルデータに対して復号化処理を行い、復号化処理結果から得られたヘッダー情報を解析する。そして、この解析結果に基づき先頭データとなるデータＤｉｎ０を検出する。復号化回路１８は、検出された先頭データ（データＤｉｎ０）をデータＤｏｕｔ０として出力し、さらに、データＤｉｎ１〜Ｄｉｎ３もそれぞれ対応する出力するデータＤｏｕｔ１〜Ｄｏｕｔ３として出力する。図３７に示す例では、復号化回路１８への入力が６個であるのに対して、復号化回路１８の出力が４個になっているため、２ビットのヘッダー情報に基づきデータＤｉｎ０が検出されたことがわかる。
【００９５】
上記説明より、実施の形態５にかかる信号伝達システムでは、符号化回路１７と復号化回路１８とを設けることで、シリアルデータの先頭データを容易に検出することができる。シリアル通信では、一般的に、シリアルデータの先頭を識別するために、シリアルデータの区切りで一度通信を停止して、所定の時間が停止後に次のシリアルデータを送信する。しかし、実施の形態５にかかる信号伝達システムでは、ヘッダー情報によりシリアルデータの先頭データを識別できるため、このような通信の停止期間を設ける必要がない。
【００９６】
実施の形態６
実施の形態６にかかる信号伝達システムについて説明する。なお、以下の説明では、実施の形態１にかかる信号伝達システムにおいて説明した要素については、実施の形態１にかかる信号伝達システムの説明で使用した符号と同一の符号を付して説明を省略する。
【００９７】
実施の形態６にかかる信号伝達システムのブロック図を図３８に示す。図３８に示すように、実施の形態６にかかる信号伝達システムは、実施の形態１にかかる信号伝達システムにカウンター７１及びタイマー７２を追加したものである。カウンター７１は、クロックデータリカバリ回路１４が出力する第２のクロック信号ＣＬＫｓのクロック数をカウントしてカウント値を出力する。本実施の形態では、デマルチプレクサ１５は、このカウント値に応じて第２のシリアルデータの出力先となる出力端子を選択する。タイマー７２は、第２のクロック信号ＣＬＫｓがロウレベルを維持している期間（無信号期間）の長さを計測し、無信号期間が予め設定された長さ以上になるとカウンター７１にリセット信号を出力する。カウンター７１は、リセット信号が入力されるとカウント値を初期値にリセットする。
【００９８】
ここで、カウンター７１及びタイマー７２を含む信号伝達システムの動作について説明する。カウンター７１及びタイマー７２を含む信号伝達システムの動作を示すタイミングチャートを図３９に示す。図３９に示すタイミングチャートは、図２４において示した実施の形態１にかかる信号伝達システムの動作において、シリアルデータの区切りを示す無信号期間を設けたものである。
【００９９】
図３９に示すように、実施の形態６にかかる信号伝達システムでは、第２のクロック信号ＣＬＫｓの立ち上がりエッジに応じてカウンター７１が出力するカウント値がカウントアップされる。そして、データＤｉｎ０［ｔ］〜Ｄｉｎ３［ｔ］の送信が終了すると、送信回路５が第１のクロック信号を停止（ロウレベルに固定）する。そのため、受信回路６においてもタイミングＴ１４ｒの第２のクロック信号ＣＬＫｓの立ち上がりエッジを最後に第２のクロック信号ＣＬＫｓが停止（ロウレベルに固定）する。このとき、実施の形態６にかかる信号伝達システムでは、タイミングＴ１４ｒからタイマー７２が動作し、タイミングＴ１５ｒにおいてタイマー７２がリセット信号を出力する（ハイレベル状態にする）。そして、リセット信号の立ち上がりエッジに応じてカウンター７１がカウント値をリセットする。リセット後のカウント値は、データＤｏｕｔ０に対応した値となる。その後、実施の形態６にかかる信号伝達システムは、タイミングＴ１５ｓから次のサイクルの通信を開始する。
【０１００】
上記説明より、実施の形態６にかかる信号伝達システムでは、タイマー７２によりシリアルデータの区切りを示す第２のクロック信号ＣＬＫｓの無信号期間の長さを検出することで、デマルチプレクサ１５が選択する出力端子をリセットする。これにより、特にシリアルデータの区切りを検出するためのデータを用いることなく、シリアルデータの先頭データを確実に識別することが可能になる。つまり、実施の形態６にかかる信号伝達システムでは、カウンター７１とタイマー７２を追加するのみで、シリアルデータの通信の信頼性を向上させることができる。
【０１０１】
実施の形態７
実施の形態７にかかる信号伝達システムについて説明する。なお、以下の説明では、実施の形態１、６にかかる信号伝達システムにおいて説明した要素については、実施の形態１、６にかかる信号伝達システムの説明で使用した符号と同一の符号を付して説明を省略する。
【０１０２】
実施の形態７にかかる信号伝達システムのブロック図を図４０に示す。図４０に示すように、実施の形態７にかかる信号伝達システムは、実施の形態６にかかる信号伝達システムに対してエッジ検出回路７３及びクロック生成回路７４を追加したものである。エッジ検出回路７３は、第１のパラレルデータのデータ本数に対応した数のエッジデテクトユニットＥＤ及びＯＲ回路７６を有する。エッジデテクトユニットＥＤは、それぞれ対応するデータの立ち上がりエッジ又は立ち下がりエッジを検出してエッジ検出信号を出力する。また、ＯＲ回路７６は、複数のエッジデテクトユニットＥＤが出力するエッジ検出信号の論理和演算結果をクロック生成回路７４に出力する。つまり、エッジ検出回路７３は、複数のデータのいずれかに変化が生じたことを検出して、当該検出結果をクロック生成信号に通知する。クロック生成回路は、エッジ検出回路７３がエッジの存在を検出している期間に第１のクロック信号ＣＬＫｉを生成する。つまり、エッジ検出回路７３とクロック生成回路７４とにより、実施の形態７にかかる信号伝達システムでは、データＤｉｎ０〜Ｄｉｎ３に変化が生じている期間（つまり、送信データが存在している期間）にのみ第１のクロック信号ＣＬＫｉが生成される。
【０１０３】
上記説明より、実施の形態７にかかる信号伝達システムにおいては、第１のクロック信号ＣＬＫｉを生成するか否かは、データ送信期間であるか否かにより決定される。このとき、実施の形態７にかかる信号伝達システムでは、送信データとともに第１のクロック信号ＣＬＫｉを制御することなく、第１のクロック信号ＣＬＫｉは送信データに応じて生成することができる。このような構成とすることで、送信データに変化のない期間に不要な第１のクロック信号ＣＬＫｉが生成されず、回路動作頻度も抑制されるため、実施の形態７にかかる信号伝達システムの消費電力を削減することが可能になる。
【０１０４】
実施の形態８
実施の形態８にかかる信号伝達システムについて説明する。なお、以下の説明では、実施の形態１にかかる信号伝達システムにおいて説明した要素については、実施の形態１にかかる信号伝達システムの説明で使用した符号と同一の符号を付して説明を省略する。
【０１０５】
実施の形態８にかかる信号伝達システムのブロック図を図４１に示す。図４１に示すように、実施の形態８にかかる信号伝達システムは、実施の形態１にかかる信号伝達システムの受信回路６にレベルシフト回路８１及び増幅器８２を追加したものである。レベルシフト回路８１は、受信信号Ｄｒｍの振幅の調整、又は、オフセット電圧の調整を行う。より具体的には、レベルシフト回路８１は、受信信号Ｄｒｍの振幅を増幅器８２の入力ダイナミックレンジの範囲内に調整する。また、レベルシフト回路８１は、受信信号Ｄｒｍのオフセット電圧の補正を行う。増幅器８２は、レベルシフト回路８１を介して入力される受信信号Ｄｒｍを増幅して後段のクロックデータリカバリ回路１４に伝達する。
【０１０６】
このように、レベルシフト回路８１及び増幅器８２を設けることで、クロックデータリカバリ回路１４には安定した振幅及びオフセット電圧を有する受信信号Ｄｒｍが与えられる。これにより、クロックデータリカバリ回路１４が第２のシリアルデータＤｒ及び第２のクロック信号ＣＬＫｓを抽出する際の誤りを防止することができる。つまり、実施の形態８にかかる信号伝達システムによれば、第２のシリアルデータＤｒ及び第２のクロック信号の信頼性を向上させ、さらに、第２のパラレルデータの信頼性を向上させることができる。
【０１０７】
実施の形態９
実施の形態９にかかる信号伝達システムについて説明する。なお、以下の説明では、実施の形態１、２にかかる信号伝達システムにおいて説明した要素については、実施の形態１、２にかかる信号伝達システムの説明で使用した符号と同一の符号を付して説明を省略する。
【０１０８】
実施の形態９にかかる信号伝達システムのブロック図を図４２に示す。図４２に示すように、実施の形態９にかかる信号伝達システムは、実施の形態２にかかる信号伝達システムの受信回路６にレベルシフト回路８１ａ、８１ｂ、増幅器８２及び整流回路８３を追加したものである。レベルシフト回路８１ａは、受信信号Ｄｒｍｎの振幅の調整、又は、オフセット電圧の調整を行う。レベルシフト回路８１ｂは、受信信号Ｄｒｍｐの振幅の調整、又は、オフセット電圧の調整を行う。より具体的には、レベルシフト回路８１ａ、８１ｂは、受信信号Ｄｒｍｎ、Ｄｒｍｐの振幅を増幅器８２の入力ダイナミックレンジの範囲内に調整する。また、レベルシフト回路８１ａ、８１ｂは、受信信号Ｄｒｍｎ、Ｄｒｍｐのオフセット電圧の補正を行う。増幅器８２は、差動増幅器であって、レベルシフト回路８１及び整流回路８３を介して入力される受信信号Ｄｒｍｎ、Ｄｒｍｐの電圧差を増幅して後段のクロックデータリカバリ回路１４に伝達する。
【０１０９】
整流回路８３は、レベルシフト回路８１ａ、８１ｂと増幅器８２との間に設けられる。整流回路８３は、ダイオードＤ１〜Ｄ４、コンデンサＣ１、Ｃ２を有する。ダイオードＤ１は、アノードが接地端子に接続され、カソードがレベルシフト回路８１ａの出力ノードに接続される。ダイオードＤ２は、アノードがレベルシフト回路８１ａの出力ノードに接続され、カソードが差動増幅器の一方の入力端子に接続される。コンデンサＣ１は、一方の端子が接地端子に接続され、他方の端子が差動増幅器の一方の入力端子に接続される。ダイオードＤ３は、アノードが接地端子に接続され、カソードがレベルシフト回路８１ｂの出力ノードに接続される。ダイオードＤ４は、アノードがレベルシフト回路８１ｂの出力ノードに接続され、カソードが差動増幅器の他方の入力端子に接続される。コンデンサＣ２は、一方の端子が接地端子に接続され、他方の端子が差動増幅器の他方の入力端子に接続される。
【０１１０】
整流回路８３は、レベルシフト回路８１ａ、８１ｂから増幅器８２に向かって流れる電流によりコンデンサＣ１、Ｃ２を充電して正のパルス信号の電位を増幅器８２に伝達する。一方、整流回路８３は、増幅器８２からレベルシフト回路８１ａ、８１ｂに向かって流れる電流を遮断することで負のパルス信号が増幅器８２に伝達されることを防止する。また、整流回路は、ダイオードＤ１、Ｄ３によりレベルシフト回路８１ａ、８１ｂが出力する電圧が過剰に上昇することを防止する。
【０１１１】
このように、レベルシフト回路８１ａ、８１ｂと増幅器８２との間に整流回路８３を設けることで、クロックデータリカバリ回路１４には安定した振幅及びオフセット電圧を有する受信信号Ｄｒｍが与えることができる。特に、２つのトランスを用いて通信を行う場合、トランスを介して伝達されるパルスは正のパルス信号のみであるため、このような場合に整流回路８３により正のパルス信号に付随して生じる受信信号Ｄｒｍの負の電位変化を遮断することで第２のシリアルデータの信頼性を飛躍的に向上させることができる。つまり、実施の形態９にかかる信号伝達システムによれば、第２のシリアルデータＤｒ及び第２のクロック信号の信頼性を向上させ、さらに、第２のパラレルデータの信頼性を向上させることができる。
【０１１２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【０１１３】
この出願は、２００９年２月９日に出願された日本出願特願２００９−０２７７２３を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【０１１４】
本発明は、第１の電源系で動作する回路と、第１の電源系とは異なる電源電圧が設定される第２の電源系で動作する回路との間で信号の送受信が行われるシステムにおいて利用することができる。
【符号の説明】
【０１１５】
１    半導体パッケージ
２    リード端子
３、４、７    半導体チップ
５    送信回路
６    受信回路
８    半導体基板
１０    マルチプレクサ
１１、１１ａ    クロック多重化回路
１２、１２ａ、１２ａ    一次側コイル
１３、１３ａ、１３ｂ    二次側コイル
１４、１４ａ    クロックデータリカバリ回路
１５    デマルチプレクサ
１６    波形整形回路
１７    符号化回路
１８    復号化回路
２０    インバータ
２１、２３、２５    ＡＮＤ回路
２２、２４    プリバッファ
２６、２８    バッファ回路
２７    反転入力付きＡＮＤ回路
３１    インバータ
４１、４２、４５、４６    パルス検出器
４３、４８    ヒステリシスコンパレータ
４４、４７    ＯＲ回路
５１    バッファ回路
５２、５４    コンパレータ
５３    反転バッファ回路
５４    コンパレータ
６１    ピークホールド回路
６２    バッファ回路
６３    ボトムホールド回路
６４    反転バッファ回路
６５    差動増幅器
７１    カウンター
７２    タイマー
７３    エッジ検出回路
７４    クロック生成回路
７６    ＯＲ回路
８１、８１ａ、８１ｂ    レベルシフト回路
８２    増幅器
８３    整流回路
ＢＨ１、ＢＨ２    ボトムホールド信号
ＰＨ１、ＰＨ２    ピークホールド信号
Ｃ１、Ｃ２、Ｃｃ、Ｃｄ、Ｃｕ    コンデンサ
Ｃｅ１、Ｃｅ２    電極
ＣＬＫｉ、ＣＬＫｓ    クロック信号
Ｄ１〜Ｄ４    ダイオード
Ｄｒ    第２のシリアルデータ
Ｄｒｍ、Ｄｒｍｎ、Ｄｒｍｐ    受信信号
Ｄｒｍｆ    整形受信信号
Ｄｓ    第１のシリアルデータ
Ｄｓｍ、Ｄｓｍｎ、Ｄｓｍｐ    送信信号
ＥＤ    エッジデテクトユニット
Ｉｃ    駆動電流
Ｉｓ    電流源
Ｎ１〜Ｎ９    ＮＭＯＳトランジスタ
Ｐ１〜Ｎ３    ＰＭＯＳトランジスタ
Ｐｄ    パッド
Ｒ１ｄ、Ｒ１ｕ    抵抗
ＲＬ１、ＲＬ２    負荷抵抗
Ｓｄ、Ｓｕ    検出信号
ＶＯＵＴ    正転出力端子
ＶＯＵＴｂ    反転出力端子
Ｖｒｅｆ    基準電圧
Ｗ    ボンディングワイヤ
【図１】
0005500081.tif 000002
【図２】
0005500081.tif 000003
【図３】
0005500081.tif 000004
【図４】
0005500081.tif 000005
【図５】
0005500081.tif 000006
【図６】
0005500081.tif 000007
【図７】
0005500081.tif 000008
【図８】
0005500081.tif 000009
【図９】
0005500081.tif 000010
【図１０】
0005500081.tif 000011
【図１１】
0005500081.tif 000012
【図１２】
0005500081.tif 000013
【図１３】
0005500081.tif 000014
【図１４】
0005500081.tif 000015
【図１５】
0005500081.tif 000016
【図１６】
0005500081.tif 000017
【図１７】
0005500081.tif 000018
【図１８】
0005500081.tif 000019
【図１９】
0005500081.tif 000020
【図２０】
0005500081.tif 000021
【図２１】
0005500081.tif 000022
【図２２】
0005500081.tif 000023
【図２３】
0005500081.tif 000024
【図２４】
0005500081.tif 000025
【図２５】
0005500081.tif 000026
【図２６】
0005500081.tif 000027
【図２７】
0005500081.tif 000028
【図２８】
0005500081.tif 000029
【図２９】
0005500081.tif 000030
【図３０】
0005500081.tif 000031
【図３１】
0005500081.tif 000032
【図３２】
0005500081.tif 000033
【図３３】
0005500081.tif 000034
【図３４】
0005500081.tif 000035
【図３５】
0005500081.tif 000036
【図３６】
0005500081.tif 000037
【図３７】
0005500081.tif 000038
【図３８】
0005500081.tif 000039
【図３９】
0005500081.tif 000040
【図４０】
0005500081.tif 000041
【図４１】
0005500081.tif 000042
【図４２】
0005500081.tif 000043