(57)【特許請求の範囲】
【請求項１】
表示パネルと、
前記表示パネルを駆動するドライバと、
外部から供給された画像データに対して倍速処理を行うことができるように構成された制御部
とを具備し、
前記ドライバは、前記表示パネルを倍速表示駆動によって駆動できるように構成されており、
前記制御部は、前記ドライバが前記倍速表示駆動を行う場合、前記画像データに対して倍速処理を行って倍速処理画像データを生成し、前記倍速処理画像データに対して圧縮処理を行って圧縮画像データを生成し、更に前記圧縮画像データを前記ドライバに転送し、前記ドライバが前記倍速表示駆動を行わない場合、前記画像データを前記ドライバに転送し、
前記ドライバは、前記倍速表示駆動を行う場合、前記圧縮画像データを展開して前記倍速処理画像データを復元すると共に復元した前記倍速処理画像データに応答して前記表示パネルを駆動し、前記倍速表示駆動を行わない場合、前記制御部から受け取った前記画像データに応答して前記表示パネルを駆動し、
前記圧縮画像データを前記制御部から前記ドライバに転送するデータ転送レートと、前記画像データを前記制御部から前記ドライバに転送するデータ転送レートとが同一であり、
前記ドライバは、前記制御部から送られるクロック信号に同期して前記圧縮画像データ及び前記画像データを前記制御部から受信し、
前記クロック信号の周波数は、前記圧縮画像データが前記制御部から前記ドライバに転送される場合と前記画像データが前記制御部から前記ドライバに転送される場合とで同一であり、
前記制御部は、前記ドライバに前記倍速表示駆動の実行を指示する倍速切り替え信号を供給し、
前記ドライバは、
前記圧縮画像データから前記倍速処理画像データを復元する展開回路と、
前記倍速切り替え信号に応答して、前記画像データ又は前記倍速処理画像データを選択画像データとして選択するセレクタと、
前記選択画像データを順次にラッチする複数のラッチ回路を備えるデータレジスタ部と、
前記複数のラッチ回路に複数のラッチ信号をそれぞれに供給するラッチ制御部と、
前記データレジスタ部から供給される前記選択画像データに応答して前記表示パネルを駆動する駆動回路部
とを備え、
前記複数のラッチ回路は、それに供給される前記ラッチ信号のアサートに応答して前記選択画像データをラッチし、
前記ラッチ制御部は、前記倍速切り替え信号に応答して、前記クロック信号の立ち上がり又は立ち下がりの一方に同期して前記複数のラッチ信号を順次にアサートする動作と前記クロック信号の立ち上がり及び立ち下がりの両方に同期して前記複数のラッチ信号を順次にアサートする動作とを切り替えるように構成された
表示装置。
【請求項２】
請求項１に記載の表示装置であって、
前記制御部は、前記ドライバが前記倍速表示駆動を行う場合、前記圧縮処理において、複数の画素に対応する前記倍速処理画像データから前記圧縮画像データの１単位を生成し、且つ、前記圧縮画像データの１単位を前記クロック信号の複数のクロック周期に渡って前記ドライバに転送するように構成され、
前記ラッチ制御部は、前記倍速切り替え信号に応答して、前記データレジスタ部が前記選択画像データの受け取りを開始するタイミングを制御する
表示装置。
【請求項３】
請求項１又は２に記載の表示装置であって、
前記制御部は、
前記ドライバが前記倍速表示駆動を行う場合、前記画像データに対して倍速処理を行って倍速処理画像データを生成し、前記倍速処理画像データに対して圧縮処理を行って圧縮画像データを生成し、前記ドライバが前記倍速表示駆動を行わない場合、前記画像データをそのまま出力する通常・倍速処理切り替え回路と、
前記通常・倍速処理切り替え回路から前記圧縮画像データ又は前記画像データを受け取って前記ドライバに転送するタイミングコントローラ
とを備える
表示装置。
【請求項４】
請求項３に記載の表示装置であって、
前記圧縮画像データを前記通常・倍速処理切り替え回路から前記タイミングコントローラに転送するデータ転送レートと、前記画像データを前記タイミングコントローラから前記ドライバに転送するデータ転送レートとが同一である
表示装置。
【請求項５】
倍速表示駆動の実行を指示する倍速切り替え信号とクロック信号とを受け取ると共に、画像データ又は倍速処理画像データに対して圧縮処理を行って生成された圧縮画像データを前記クロック信号に同期して受け取り、受け取った前記画像データ又は前記圧縮画像データに応答して表示パネルを駆動し、且つ、前記クロック信号の周波数が、前記圧縮画像データを受け取る場合と前記画像データを受け取る場合とで同一であるドライバであって、
前記圧縮画像データから前記倍速処理画像データを復元する展開回路と、
前記倍速切り替え信号に応答して、前記画像データ又は前記倍速処理画像データを選択画像データとして選択するセレクタと、
前記選択画像データを順次にラッチする複数のラッチ回路を備えるデータレジスタ部と、
前記複数のラッチ回路に複数のラッチ信号をそれぞれに供給するラッチ制御部と、
前記データレジスタ部から供給される前記選択画像データに応答して前記表示パネルを駆動する駆動回路部
とを備え、
前記複数のラッチ回路は、それに供給される前記ラッチ信号のアサートに応答して前記選択画像データをラッチし、
前記ラッチ制御部は、前記倍速切り替え信号に応答して、前記クロック信号の立ち上がり又は立ち下がりの一方に同期して前記複数のラッチ信号を順次にアサートする動作と前記クロック信号の立ち上がり及び立ち下がりの両方に同期して前記複数のラッチ信号を順次にアサートする動作とを切り替えるように構成された
ドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその動作方法に関しており、特に、ホールド型表示装置の内部におけるデータ転送の改良に関する。
【背景技術】
【０００２】
液晶表示装置は、各画素電極に書き込まれた電圧が次に走査線が選択されるまで保持され、１フレーム期間における透過光は一定である。このため、ＣＲＴ（cathode ray tube）がインパルス型表示装置と呼ばれるのに対し、液晶表示装置は、ホールド型表示装置と呼ばれる。
【０００３】
これまで、液晶表示装置は液晶の応答速度が遅い為に動画像表示時に動きボケが生じると考えられてきたが、最近になって、液晶の応答速度を改善しても、液晶表示装置がホールド型表示装置であることに起因する動きボケが発生することが分かってきている。
【０００４】
このホールド型表示に起因する動きボケを改善する為、各フレームの入力画像の間に黒画像のフレーム画像を挿入する方法（特許文献１−３、非特許文献１−３）や、各フレーム間の画像の動きベクトルを検出し、各フレームの入力画像を補間する新たなフレーム画像を生成する方法（非特許文献４）が提案されている。これらの駆動方法は、従来のフレーム周波数が６０Ｈｚであるのに対して、各フレームの入力画像の間に新たなフレーム画像が挿入されるためにフレーム周波数が１２０Ｈｚ又はそれ以上になるため、倍速表示駆動と呼ばれている。ここで、本明細書において、「倍速表示駆動」という用語は、フレーム周波数が２倍でされる場合に限らず、フレーム周波数がＮ倍（Ｎは、２以上の整数）にされる場合も含む意味で使用されることに留意されたい。また、本明細書では、フレーム周波数が６０Ｈｚであるフレーム画像の画像データに対して新たにフレーム画像を挿入して倍速表示駆動を行うための画像データを行う処理を、「倍速処理」と呼ぶことにする。
【０００５】
図１は、倍速表示駆動に対応した液晶表示装置１０１の構成の一例を示すブロック図である。液晶表示装置１０１は、画像描画部１０２（例えば、ＣＰＵ）から画像データ１１１及び同期信号１１２を受け取り、画像データ１１１及び同期信号１１２に応答して画像を表示するように構成されている。ここで、同期信号１１２とは、液晶表示装置１０１のタイミング制御に使用される制御信号群であり、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃを含んでいる。
【０００６】
詳細には、液晶表示装置１０１は、倍速処理回路１０３と、フレームメモリ１０４と、タイミングコントローラ１０５と、ゲートドライバ１０６と、データドライバ１０７と、基準階調電圧発生部１０８と、液晶表示パネル１０９とを備えている。
【０００７】
倍速処理回路１０３は、画像データ１１１に対して倍速処理を行うことにより倍速処理画像データ１１３を生成する。より具体的には、倍速処理回路１０３は、画像データ１１１に含まれるフレーム画像から新たに挿入すべきフレーム画像を生成し、新たに生成されたフレーム画像が挿入された画像データを倍速処理画像データ１１３として生成する。挿入されるフレーム画像は、黒画像であってもよく、また、前後のフレーム画像を補間して得られるフレーム画像であってもよい。加えて、倍速処理回路１０３は、同期信号１１２から、倍速表示駆動に対応した形式の倍速処理同期信号１１４を生成する。倍速処理回路１０３は、倍速処理画像データ１１３を生成するためのワークエリアとしてフレームメモリ１０４を使用する。
【０００８】
タイミングコントローラ１０５は、液晶表示装置１０１の各回路の動作を制御する。より具体的には、タイミングコントローラ１０５は、倍速処理画像データ１１３を倍速処理回路１０３から受け取ってデータドライバ１０７に転送する。更に、タイミングコントローラ１０５は、倍速処理同期信号１１４からゲート側制御信号１１５とデータ側制御信号１１６とを生成し、ゲート側制御信号１１５をゲートドライバ１０６に供給すると共に、データ側制御信号１１６をデータドライバ１０７に供給する。
【０００９】
ゲートドライバ１０６は、ゲート側制御信号１１５に応答して液晶表示パネル１０９のゲート線を駆動し、データドライバ１０７は、倍速処理画像データ１１３とデータ側制御信号１１６に応答して液晶表示パネル１０９のデータ線を駆動する。基準階調電圧発生部１０８は、倍速処理画像データ１１３に記述される各画素の階調値と、各データ線が実際に駆動される駆動電圧の電圧レベルとの対応関係を制御するための基準階調電圧Ｖ０〜Ｖｍをデータドライバ１０７に供給する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−２１５１１１号公報
【特許文献２】特開２００８−１６５１６１号公報
【特許文献３】特許第４０７９７９３号
【非特許文献】
【００１１】
【非特許文献１】N. Kimura et al., "New Technologies for Large-Sized HighQuality LCD TV", SID05 Digest, p.1735
【非特許文献２】K. Ono et al., SID06 Digest, "Progress of IPS-Pro Technologyfor LCD TV", p1954
【非特許文献３】T. S. Kim et al., "Impulsive Driving Technique in S-PVAArchitecture", SID06 Digest p.1709
【非特許文献４】”Distinguished Paper: Novel TFT-LCD Technology for Motion BlurReduction Using 120Hz Driving with McFi”, Sang Soo Kim et al., SID07 Digest p.1003
【発明の概要】
【発明が解決しようとする課題】
【００１２】
倍速表示駆動を行う液晶表示装置の一つの問題は、倍速処理を行うことによって液晶表示装置の内部における画像データの転送量が増大してしまう（例えば、２倍になる）ことである。より具体的には、例えば、液晶表示パネルがＦｕｌｌ−ＨＤ（high definition）に対応する画素数を有している場合、タイミングコントローラからデータドライバへの画像データ転送量は、倍速表示駆動の有無に応じて以下のようになる：
（１）倍速表示駆動に対応しない場合
１９２０×１０８０×２４ｂｉｔｓ×６０Ｈｚ＝２．９８６Ｇｂｐｓ
（２）倍速表示駆動を行う場合
１９２０×１０８０×２４ｂｉｔｓ×１２０Ｈｚ＝５．９７２Ｇｂｐｓ
【００１３】
画像データ転送量が増大すると、液晶表示装置において高速なデータ転送が必要になり、また、データ転送ラインからのＥＭＩ（electromagnetic interference）や消費電力の増加を引き起こす。例えば、図１の液晶表示装置１０１では、倍速処理回路１０３からタイミングコントローラ１０５への倍速処理画像データ１１３の転送、及び、タイミングコントローラ１０５からデータドライバ１０７への倍速処理画像データ１１３の転送のために必要なデータ転送速度が増加してしまう。加えて、データドライバ１０７に高速なデータ転送を実現する高速インターフェースを搭載するか、データドライバ１０７に接続されるデータ転送配線の数を増加させる必要が生じてしまう。
【課題を解決するための手段】
【００１４】
本発明の表示装置は、表示パネルと、表示パネルを駆動するドライバと、外部から供給された画像データに対して倍速処理を行うことができるように構成された制御部とを具備する。ドライバは、表示パネルを倍速表示駆動によって駆動できるように構成されている。制御部は、ドライバが倍速表示駆動を行う場合、画像データに対して倍速処理を行って倍速処理画像データを生成し、倍速処理画像データを圧縮して圧縮画像データを生成すると共に圧縮画像データをドライバに転送し、ドライバが倍速表示駆動を行わない場合、画像データをドライバに転送する。ドライバは、倍速表示駆動を行う場合、圧縮画像データを展開して倍速処理画像データを復元すると共に復元した倍速処理画像データに応答して表示パネルを駆動し、倍速表示駆動を行わない場合、制御部から受け取った画像データに応答して表示パネルを駆動する。
【発明の効果】
【００１５】
本発明によれば、表示装置の内部におけるデータ転送量が低減され、表示装置の内部における高速なデータ転送の必要性を低減するとともに、ＥＭＩや消費電力を低減することができる。
【図面の簡単な説明】
【００１６】
【図１】倍速表示駆動を行う液晶表示装置の構成の例を示すブロック図である。
【図２】本発明の第１の実施形態における液晶表示装置の構成を示すブロック図である。
【図３】第１の実施形態における通常・倍速処理切り替え回路の構成を示すブロック図である。
【図４Ａ】第１の実施形態における展開回路内蔵データドライバの構成を示すブロック図である。
【図４Ｂ】第１の実施形態におけるシフトレジスタ部とデータレジスタ部の構成を示すブロック図である。
【図４Ｃ】第１の実施形態におけるシフトレジスタ部とデータレジスタ部の構成を示すブロック図である。
【図５】第１の実施形態における通常・倍速処理切り替え回路の動作を示すタイミングチャートである。
【図６】第１の実施形態における通常・圧縮切り替え画像データのフォーマットを示す図である。
【図７】第１の実施形態における倍速処理画像データと通常・圧縮切り替え画像データの対応関係を示す図である。
【図８】第１の実施形態において、通常の駆動動作を行う場合の展開回路内蔵データドライバの動作を示すタイミングチャートである。
【図９】第１の実施形態において、倍速表示駆動を行う場合の展開回路内蔵データドライバの動作を示すタイミングチャートである。
【図１０】第２の実施形態における倍速処理画像データの圧縮処理の態様を説明する図である。
【図１１】第２の実施形態における通常・倍速処理切り替え回路の構成を示すブロック図である。
【図１２】第２の実施形態における展開回路内蔵データドライバの構成を示すブロック図である。
【図１３】第２の実施形態において、倍速表示駆動を行う場合の展開回路内蔵データドライバの動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１７】
第１の実施形態：
（液晶表示装置の構成）
図２は、本発明の第１の実施形態における液晶表示装置１の構成を示すブロック図である。液晶表示装置１は、画像描画部２（例えば、ＣＰＵ）から画像データ１１、倍速切り替え信号１２、クロック信号ＣＬＫ、及び同期信号１３を受け取り、これらのデータ及び信号に応答して画像を表示するように構成されている。ここで、画像データ１１は、各画素の階調を示すデータであり、また、倍速切り替え信号１２は、液晶表示装置１に倍速表示駆動の実行／不実行を指示するための制御信号である。後述されるように、本実施形態の液晶表示装置１は、倍速切り替え信号１２に応答して、倍速表示駆動を行うか否かを切り替えるように構成されている。同期信号１３は、液晶表示装置１のタイミング制御に使用されるデータであり、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃを含んでいる。後述されるように、同期信号１３は、液晶表示装置１の内部における水平同期信号、垂直同期信号の生成に使用される。
【００１８】
液晶表示装置１は、通常・倍速処理切り替え回路３と、フレームメモリ４と、タイミングコントローラ５と、ゲートドライバ６と、展開回路内蔵データドライバ７と、基準階調電圧発生部８と、液晶表示パネル９とを備えている。本実施形態では、通常・倍速処理切り替え回路３、フレームメモリ４、タイミングコントローラ５、及び展開回路内蔵データドライバ７は、別々の集積回路として実装されている。
【００１９】
通常・倍速処理切り替え回路３は、倍速切り替え信号１２によって倍速表示駆動が要求された場合に画像データ１１に対して倍速処理を行うために使用される回路である。本実施形態では、通常・倍速処理切り替え回路３は、画像データ１１に対して倍速処理を行って生成した倍速処理画像データに、更に圧縮処理を行って圧縮画像データを生成するように構成されている。加えて、通常・倍速処理切り替え回路３は、倍速表示駆動が要求されていない場合には、画像データ１１をそのまま出力する動作にも対応して構成されている。通常・倍速処理切り替え回路３の動作は、倍速切り替え信号１２に応答して切り替えられる。倍速切り替え信号１２がアサートされると、通常・倍速処理切り替え回路３は、倍速処理画像データの生成及び圧縮画像データの生成を行い、圧縮画像データを出力する。一方、倍速切り替え信号１２がネゲートされると、通常・倍速処理切り替え回路３は、画像データ１１をそのまま出力する。以下では、通常・倍速処理切り替え回路３から出力される画像データ（画像データ１１又は圧縮画像データ）を、通常・圧縮切り替え画像データ１４と記載する。
【００２０】
加えて、通常・倍速処理切り替え回路３は、同期信号１３から通常・倍速切り替え同期信号１５を生成する。ここで、通常・倍速切り替え同期信号１５とは、液晶表示装置１の内部でのタイミング制御に使用される制御信号群であり、垂直同期信号Ｖｓｙｎｃ＿ＳＥＬと水平同期信号Ｈｓｙｎｃ＿ＳＥＬとを含んでいる。垂直同期信号Ｖｓｙｎｃ＿ＳＥＬと水平同期信号Ｈｓｙｎｃ＿ＳＥＬの周波数は、倍速表示駆動を行う場合と行わない場合とで切り替えられる。通常・倍速処理切り替え回路３は、更に、倍速切り替え信号１２とクロック信号ＣＬＫとをタイミングコントローラ５に転送する。
【００２１】
フレームメモリ４は、通常・倍速処理切り替え回路３に接続されており、通常・倍速処理切り替え回路３が画像データ１１に対して倍速処理を行う際にワークエリアとして使用される。
【００２２】
タイミングコントローラ５は、液晶表示装置１の各回路の動作を制御する。より具体的には、タイミングコントローラ５は、通常・圧縮切り替え画像データ１４を通常・倍速処理切り替え回路３から受け取って展開回路内蔵データドライバ７に転送する。更に、タイミングコントローラ５は、通常・倍速切り替え同期信号１５からゲート側制御信号１６とデータ側制御信号１７とを生成し、ゲート側制御信号１６をゲートドライバ６に供給すると共に、倍速切り替え信号１２とデータ側制御信号１７を展開回路内蔵展開回路内蔵データドライバ７に供給する。
【００２３】
ゲートドライバ６は、ゲート側制御信号１６に応答して液晶表示パネル９のゲート線を駆動する。
【００２４】
展開回路内蔵データドライバ７は、通常・圧縮切り替え画像データ１４とデータ側制御信号１７に応答して液晶表示パネル９のデータ線を駆動する。このとき、展開回路内蔵データドライバ７は、通常・圧縮切り替え画像データ１４として画像データ１１（倍速処理及び圧縮処理がなされていない画像データ）を受け取った場合、画像データ１１に応答して液晶表示パネル９のデータ線を駆動する。一方、通常・圧縮切り替え画像データ１４として圧縮画像データを受け取った場合、展開回路内蔵データドライバ７は、圧縮画像データを展開して倍速処理画像データを復元し、その倍速処理画像データに応答して液晶表示パネル９のデータ線を駆動する。このような展開回路内蔵データドライバ７の動作の切り替えは、タイミングコントローラ５から受け取った倍速切り替え信号１２に応答して行われる。展開回路内蔵データドライバ７の構成と動作については、後に詳細に説明する。
【００２５】
基準階調電圧発生部８は、通常・圧縮切り替え画像データ１４に記述される各画素の階調値と、各データ線が実際に駆動される駆動電圧の電圧レベルとの対応関係を制御するための基準階調電圧Ｖ０〜Ｖｍを展開回路内蔵データドライバ７に供給する。
【００２６】
以下では、通常・倍速処理切り替え回路３及び展開回路内蔵データドライバ７の構成について詳細に説明する。
図３は、本実施形態における通常・倍速処理切り替え回路３の構成を示すブロック図である。図３では、画像データ１１と通常・圧縮切り替え画像データ１４とがいずれも２４ビットデータであるとして通常・倍速処理切り替え回路３の構成が図示されている。画像データ１１と通常・圧縮切り替え画像データ１４とが２４ビットデータであることを強調する場合、画像データ１１を画像データＤａｔａ［２３：０］と記載し、通常・圧縮切り替え画像データ１４を通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］と記載することがある。
【００２７】
通常・倍速処理切り替え回路３は、倍速処理回路２１と圧縮回路２２とシリアルパラレル変換回路２３と選択回路２４、２５とを備えている。
【００２８】
倍速処理回路２１は、倍速切り替え信号１２がアサートされると、下記の３つの動作を行う。第１に、倍速処理回路２１は、画像データＤａｔａ［２３：０］に対して倍速処理を行って倍速表示駆動に対応する倍速画像データＤＤ［２３：０］を生成する。第２に、倍速処理回路２１は、同期信号１３から倍速表示駆動に対応する倍速処理同期信号１８を生成する。倍速処理同期信号１８は、垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃのｍ倍の周波数（本実施形態では２倍の周波数）をそれぞれに有する垂直同期信号Ｖｓｙｎｃ２、水平同期信号Ｈｓｙｎｃ２を含んでいる。第３に、倍速処理回路２１は、クロック信号ＣＬＫに対してｍ倍の周波数逓倍（本実施形態では２倍）を行ってクロック信号ＣＬＫ２を生成する。倍速画像データＤＤ［２３：０］の倍速処理回路２１からの出力は、クロック信号ＣＬＫ２に同期して行われる。一方、倍速切り替え信号１２がネゲートされているときには倍速処理回路２１は、その動作を停止して消費電力を低減する。倍速処理回路２１はフレームメモリ４に接続されており、倍速処理回路２１は、フレームメモリ４をワークエリアとして使用する。
【００２９】
圧縮回路２２は、倍速画像データＤＤ［２３：０］に対して圧縮処理を行って圧縮画像データＣｏｍｐ＿Ｄａｔａ［１１：０］を生成する。本実施形態では、圧縮画像データＣｏｍｐ＿Ｄａｔａ［１１：０］は１２ビットデータである。圧縮回路２２にはクロック信号ＣＬＫ２が供給されており、圧縮回路２２は、クロック信号ＣＬＫ２に同期して動作する。
【００３０】
シリアルパラレル変換回路２３は、１２ビットデータである圧縮画像データＣｏｍｐ＿Ｄａｔａ［１１：０］に対して１：２のシリアル−パラレル変換を行い、２４ビットデータとして出力する。シリアルパラレル変換回路２３にはクロック信号ＣＬＫ２が供給されており、シリアルパラレル変換回路２３は、クロック信号ＣＬＫ２に同期して動作する。
【００３１】
選択回路２４は、倍速切り替え信号１２に応答して画像データＤａｔａ［２３：０］とシリアルパラレル変換回路２３から出力される圧縮画像データのいずれかを選択し、選択した画像データを通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］として出力する。詳細には、選択回路２４は、倍速切り替え信号１２がアサートされている場合にシリアルパラレル変換回路２３から出力される圧縮画像データを通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］として選択し、倍速切り替え信号１２がネゲートされている場合に画像データＤａｔａ［２３：０］を通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］として選択する。
【００３２】
同様に、選択回路２５は、倍速切り替え信号１２に応答して同期信号１３と倍速処理同期信号１８のいずれかを選択し、選択した同期信号を通常・倍速切り替え同期信号１５として出力する。詳細には、選択回路２４は、倍速切り替え信号１２がアサートされている場合に倍速処理同期信号１８を通常・倍速切り替え同期信号１５として選択し、倍速切り替え信号１２がネゲートされている場合に同期信号１３を通常・圧縮切り替え画像データ通常・倍速切り替え同期信号１５として選択する。
【００３３】
一方、図４Ａは、本発明の一実施形態における展開回路内蔵データドライバ７の構成を示すブロック図である。展開回路内蔵データドライバ７は、シフトレジスタ部３１と、展開回路３２と、パラレルシリアル回路３３と、選択回路３４と、データレジスタ部３５と、ラッチ部３６と、レベルシフト部３７と、Ｄ／Ａコンバータ部３８と、バッファ部３９とを備えている。図４Ｂ、図４Ｃに示されているように、データレジスタ部３５は、データ線Ｘ１〜Ｘｎにそれぞれに対応するラッチ回路４０１〜４０ｎを備えている。
【００３４】
シフトレジスタ部３１は、データレジスタ部３５のラッチ回路４０１〜４０ｎにラッチ動作の実行を指示するラッチ信号ＳＲ１〜ＳＲｎを供給するラッチ制御部として動作する。詳細には、シフトレジスタ部３１は、スタートパルス信号ＳＴＨＲとクロック信号ＨＣＬとストローブ信号ＳＴＢとに応答してシフト動作を行い、ラッチ信号ＳＲ１〜ＳＲｎを順次にアサートする（本実施形態では、Ｈｉｇｈレベルにプルアップする）。ここで、スタートパルス信号とは、展開回路内蔵データドライバ７に通常・圧縮切り替え画像データ１４を取り込むことを指示する信号である。本実施形態では、展開回路内蔵データドライバ７がスタートパルス信号ＳＴＨＲのアサートに応答して通常・圧縮切り替え画像データ１４を取り込む。また、クロック信号ＨＣＫは、タイミングコントローラ５から供給されるデータ側制御信号１７に含まれる制御信号の１つである。
【００３５】
シフトレジスタ部３１は、倍速切り替え信号１２に応答してラッチ信号ＳＲ１〜ＳＲｎが順次にアサートされる時間間隔が切り替え可能であるように構成されている。詳細には、倍速切り替え信号１２がネゲートされている場合、クロック信号ＨＣＫの立ち下がりに同期してラッチ信号ＳＲ１〜ＳＲｎが順次にアサートされる。一方、倍速切り替え信号１２がアサートされている場合、クロック信号ＨＣＫの立ち上がり及び立ち下がりの両方に同期してラッチ信号ＳＲ１〜ＳＲｎが順次にアサートされる。
【００３６】
図４Ｂ、図４Ｃは、このような動作を行うためのシフトレジスタ部３１の構成の例を示すブロック図である。図４Ｂの構成では、シフトレジスタ部３１は、直列に接続されたフリップフロップ４１１〜４１ｎと、出力フリップフロップ４２と、２逓倍回路４２と、セレクタ４４とを備えている。２逓倍回路４２は、クロック信号ＨＣＫに対して２倍の周波数逓倍を行い、逓倍クロック信号ＨＣＫ＿Ｄを生成する。セレクタ４３は、倍速切り替え信号１２に応答してクロック信号ＨＣＫと逓倍クロック信号ＨＣＫ＿Ｄのいずれかを選択し、選択したクロック信号をフリップフロップ４１１〜４１ｎのクロック端子に供給する。フリップフロップ４１１〜４１ｎは、シフト動作によってラッチ信号ＳＲ１〜ＳＲｎを生成するために用いられる。フリップフロップ４１１は、セレクタ４４によって選択されたクロック信号（クロック信号ＨＣＫ又は逓倍クロック信号ＨＣＫ＿Ｄ）のプルダウンに応答してスタートパルス信号ＳＴＨＲをラッチする。フリップフロップ４１１の出力信号は、ラッチ信号ＳＲ１としてデータレジスタ部３５に出力されると共にフリップフロップ４１２にも供給される。フリップフロップ４１２は、セレクタ４４によって選択されたクロック信号のプルダウンに応答してフリップフロップ４１１の出力信号をラッチする。フリップフロップ４１１の出力信号は、ラッチ信号ＳＲ２としてデータレジスタ部３５に出力されると共にフリップフロップ４１３にも供給される。フリップフロップ４１３〜４１ｎも同様にしてラッチ信号ＳＲ３〜ＳＲｎを生成する。出力フリップフロップ４２は、セレクタ４４によって選択されたクロック信号のプルアップに応答してフリップフロップ４１ｎの出力信号（ラッチ信号ＳＲｎ）をラッチする。出力フリップフロップ４２の出力信号が、シフトパルス信号ＳＴＨＬとして隣接するデータドライバに供給される。図４Ｂの構成では、フリップフロップ４１１〜４１ｎを動作させるクロック信号の周波数を切り替えることにより、ラッチ信号ＳＲ１〜ＳＲｎが順次にアサートされる時間間隔が切り替えられる。
【００３７】
一方、図４Ｃの構成では、シフトレジスタ部３１は、直列に接続されたフリップフロップ４１１〜４１ｎと、出力フリップフロップ４２と、インバータ４５と、セレクタ４６〜３８と、ＡＮＤゲート４９１〜４９ｎと、セレクタ５０とを備えている。インバータ４５は、クロック信号ＨＣＫを反転して反転クロック信号／ＨＣＫを生成する。セレクタ４６は、倍速切り替え信号１２に応答してクロック信号ＨＣＫと反転クロック信号／ＨＣＫのいずれかを選択し、選択したクロック信号を出力する。セレクタ４７は、倍速切り替え信号１２に応答して、クロック信号ＨＣＫとＨｉｇｈレベルのいずれかを選択する。一方、セレクタ４８は、倍速切り替え信号１２に応答して、反転クロック信号／ＨＣＫとＨｉｇｈレベルのいずれかを選択する。フリップフロップ４１１〜４１ｎは、スタートパルス信号ＳＴＨＲ又は前段のフリップフロップ４１の出力信号をラッチする。ここで、フリップフロップ４１１〜４１ｎのうちの奇数番目のフリップフロップ４１２ｉ−１は、クロック信号ＨＣＫのプルダウンに同期してラッチ動作を行い、偶数番目のフリップフロップ４１２ｉにはセレクタ４６によって選択されたクロック信号（クロック信号ＨＣＫ又は反転クロック信号／ＨＣＫ）のプルダウンに同期してラッチ動作を行う。奇数番目のＡＮＤゲート４９２ｉ−１は、奇数番目のフリップフロップ４１２ｉ−１の出力とセレクタ４８の出力の論理積を出力し、偶数番目のＡＮＤゲート４９２ｉは、偶数番目のフリップフロップ４１２ｉの出力とセレクタ４７の出力の論理積を出力する。ＡＮＤゲート４９１〜４９ｎの出力信号が、ラッチ信号ＳＲ１〜ＳＲｎとして使用される。また、出力フリップフロップ４２は、クロック信号のプルアップに応答してフリップフロップ４１ｎの出力信号（ラッチ信号ＳＲｎ）をラッチする。セレクタ５０は、倍速切り替え信号１２に応答して、最終段のフリップフロップ４１ｎの出力信号と出力フリップフロップ４２の出力信号のいずれかを選択する。セレクタ５０によって選択された出力信号が、シフトパルス信号ＳＴＨＬとして隣接するデータドライバに供給される。図４Ｃの構成では、クロック信号ＨＣＫの立ち下がりに同期したシフト動作とクロック信号ＨＣＫと反転クロック信号ＨＣＫの立ち下がりの両方に同期したシフト動作とを切り替えることにより、ラッチ信号ＳＲ１〜ＳＲｎが順次にアサートされる時間間隔が切り替えられる。
【００３８】
図４Ａを再度参照して、展開回路３２は、通常・圧縮切り替え画像データ１４が圧縮画像データである場合に、その圧縮画像データを展開して展開画像データを生成するための回路である。パラレルシリアル変換回路３３は、生成された展開画像データに対してパラレルシリアル変換を行って倍速画像データＤＤ［２３：０］を復元するための回路である。
【００３９】
選択回路３４は、倍速切り替え信号１２に応答して、パラレルシリアル変換回路３３から出力されたデータ（即ち、倍速画像データＤＤ［２３：０］）とタイミングコントローラ５から受け取った通常・圧縮切り替え画像データ１４とのいずれかを選択し、選択したデータをデータレジスタ部３５に出力する。詳細には、倍速切り替え信号１２がアサートされると、選択回路３４は倍速画像データＤＤ［２３：０］を選択し、倍速切り替え信号１２がネゲートされると、選択回路３４は通常・圧縮切り替え画像データ１４を選択する。ここで、倍速切り替え信号１２がネゲートされると通常・圧縮切り替え画像データ１４として画像データＤａｔａ［２３：０］が送られてくるのであるから、結果として、選択回路３４は、倍速画像データＤＤ［２３：０］又は画像データＤａｔａ［２３：０］をデータレジスタ部３５に供給することになる。
【００４０】
データレジスタ部３５、ラッチ部３６、レベルシフト部３７、Ｄ／Ａコンバータ部３８、及びバッファ部３９は、倍速画像データＤＤ［２３：０］又は画像データＤａｔａ［２３：０］に応答して液晶表示パネル９のｎ本のデータ線を駆動する駆動回路部である。図４Ａでは、ｎ本のデータ線が、符号Ｘ１〜Ｘｎによって参照されている。
【００４１】
より具体的には、データレジスタ部３５は、選択回路３４から送られてくる画像データ（倍速画像データＤＤ［２３：０］又は画像データＤａｔａ［２３：０］）を受け取って保存する。詳細には、図４Ｂ、図４Ｃに図示されているように、データレジスタ部３５は、データ線Ｘ１〜Ｘｎにそれぞれに対応するラッチ回路４０１〜４０ｎを備えている。各ラッチ回路４０ｉは、シフトレジスタ部３１から供給されたラッチ信号ＳＲｉがアサートされると、対応するデータ線Ｘｉに接続されている液晶画素に対応する画像データを受け取って保存する。
【００４２】
ラッチ部３６は、データレジスタ部３５から画像データをラッチする。ラッチ部３６は、ストローブ信号ＳＴＢに応答して動作し、ストローブ信号ＳＴＢのアサートに応答して全てのラッチ回路４０１〜４０ｎから同時に画像データをラッチする。
【００４３】
レベルシフト部３７は、ラッチ回路４０１〜４０ｎの出力信号の信号レベルをＤ／Ａコンバータ部３８の入力信号の信号レベルに整合させるための回路部である。レベルシフト部３７により、ラッチ回路４０１〜４０ｎから出力される展開画像データがＤ／Ａコンバータ部３８に転送される。
【００４４】
Ｄ／Ａコンバータ部３８は、ラッチ部３６から転送された画像データに対してデジタル−アナログ変換を行うことにより、該画像データが示す階調値に対応する電圧レベルを有する階調電圧を生成する。詳細には、Ｄ／Ａコンバータ部３８は、基準階調電圧発生部８から供給される階調電圧基準電圧Ｖ０〜Ｖｍに応答して画像データが取り得る階調値のそれぞれに対応する階調電圧を生成する。階調電圧基準電圧Ｖ０〜Ｖｍは、生成される階調電圧を制御するために使用される。更にＤ／Ａコンバータ部３８は、ラッチ部３６から転送された画像データが示す階調値に対応する階調電圧を選択し、その階調電圧を出力する。
【００４５】
バッファ部３９は、データ線Ｘ１〜Ｘｎにそれぞれに対応するバッファ（例えば、演算増幅器を用いて構成されたボルテッジフォロア）を備えており、データ線Ｘ１〜Ｘｎを、Ｄ／Ａコンバータ部３８から供給された階調電圧と同一の駆動電圧で駆動する。これにより、データ線Ｘ１〜Ｘｎに接続された液晶画素が駆動される。
【００４６】
（液晶表示装置の動作）
続いて、本実施形態の液晶表示装置１の動作について説明する。
【００４７】
本実施形態の液晶表示装置１は、画像データ１１に応答して倍速表示駆動を行うことができるように構成されている。倍速表示駆動を行う場合、通常・倍速処理切り替え回路３は、画像データ１１に対して倍速処理を行って倍速処理画像データを生成した上、その倍速処理画像データに対して圧縮処理を行って圧縮画像データを生成する。倍速処理画像データから生成された圧縮画像データが、タイミングコントローラ５を介して展開回路内蔵データドライバ７に転送される。展開回路内蔵データドライバ７は、圧縮画像データを展開して倍速処理画像データを復元し、その倍速処理画像データに応答してデータ線Ｘ１〜Ｘｎを倍速表示駆動によって駆動する。
【００４８】
このような液晶表示装置１の動作によれば、倍速処理画像データを圧縮した上で液晶表示装置１の内部で転送するので、通常・倍速処理切り替え回路３からタイミングコントローラ５へのデータ転送量、及び、タイミングコントローラ５から展開回路内蔵データドライバ７へのデータ転送量を低減できる。データ転送量の低減は、液晶表示装置１の内部における高速なデータ転送を不要化し、また、データ転送ラインからのＥＭＩや消費電力を低減するために有効である。
【００４９】
その一方で、液晶表示装置１は、倍速表示駆動を行わずに画像データ１１に応答して画像を表示することもできるように構成される。この場合、通常・倍速処理切り替え回路３は、画像描画部２から受け取った画像データ１１をそのまま出力する。画像データ１１がタイミングコントローラ５を介して展開回路内蔵データドライバ７に転送される。展開回路内蔵データドライバ７は、画像データ１１に応答してデータ線Ｘ１〜Ｘｎを駆動する。
【００５０】
倍速表示駆動の実行／不実行を切り換え可能であることは、消費電力の低減に有効である。倍速表示駆動を行うと、動画の画質は向上するが、フレーム周波数が増大するために消費電力が増大する。そこで、動画を表示する場合には倍速表示駆動を行う一方で、静止画を表示する場合には倍速表示駆動を実行しないことにより、消費電力の増大を抑制しながら動きボケを抑制することができる。
【００５１】
以下では、液晶表示装置１の各回路の動作を詳細に説明する。
図５は、通常・倍速処理切り替え回路３の動作を示すタイミングチャートである。図５は、フレーム＃ｋにおいて倍速切り替え信号１２がネゲートされて通常の駆動動作が行われ、フレーム＃ｋ＋１において倍速切り替え信号１２がアサートされて倍速表示駆動が行われる場合の動作を図示している。
【００５２】
倍速切り替え信号１２がネゲートされて通常の駆動動作が行われる場合、通常・倍速処理切り替え回路３は、６０Ｈｚの垂直同期信号Ｖｓｙｎｃ＿ＳＥＬを出力し、また、画像描画部２から供給された画像データＤａｔａ［２３：０］をそのまま出力する。
【００５３】
一方、倍速切り替え信号１２がアサートされて倍速表示駆動が行われる場合、通常・倍速処理切り替え回路３は、１２０Ｈｚの垂直同期信号Ｖｓｙｎｃ＿ＳＥＬを出力し、通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］として圧縮画像データＣｏｍｐ＿Ｄａｔａ［１１：０］をシリアルパラレル変換して得られる２４ビットデータを出力する。このとき、通常・倍速処理切り替え回路３は、その内部において、クロック信号ＣＬＫの倍の周波数のクロック信号ＣＬＫ２を生成し、クロック信号ＣＬＫ２に同期して倍速画像データＤＤ［２３：０］を生成し、その倍速画像データＤＤ［２３：０］に対して圧縮処理を行って圧縮画像データＣｏｍｐ＿Ｄａｔａ［１１：０］を生成する。ここで、図５において、“倍速フレームＡ（ｋ＋１）”は、フレーム＃ｋ＋１の画像に対応して生成される１対のフレーム画像の倍速画像データＤＤ［２３：０］のうち、時間的に前に生成されるフレーム画像の倍速画像データＤＤ［２３：０］を示している。同様に、“倍速フレームＢ（ｋ＋１）”は、時間的に後に生成されるフレーム画像の倍速画像データＤＤ［２３：０］を示している。同様に、“圧縮フレームＡ（ｋ＋１）”は、時間的に前に生成されるフレーム画像の倍速画像データＤＤ［２３：０］を圧縮して得られる圧縮画像データを示しており、“圧縮フレームＢ（ｋ＋１）”は、時間的に後に生成されるフレーム画像の倍速画像データＤＤ［２３：０］を圧縮して得られる圧縮画像データを示している。
【００５４】
図６は、通常・倍速処理切り替え回路３から出力される通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］のフォーマットを詳細に示す図である。ここで、Ｄａｔａ＿ＳＥＬ０〜Ｄａｔａ＿ＳＥＬ２３は、それぞれ、通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］の各ビットを表している。
【００５５】
倍速切り替え信号１２がネゲートされて通常の駆動動作が行われる場合、画像データＤａｔａ［２３：０］が通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］として通常・倍速処理切り替え回路３から出力される。図６において、Ｄａｔａ０（ｉ）〜Ｄａｔａ２３（ｉ）は、各水平ラインの第ｉ画素の画像データＤａｔａ［２３：０］の各ビットを表している。このとき、画像データＤａｔａ［２３：０］の第ｊビットが、通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］の第ｊビットとなり、１クロック周期で１つの画素の画像データＤａｔａ［２３：０］が通常・倍速処理切り替え回路３から出力される。
【００５６】
一方、倍速切り替え信号１２がアサートされて倍速表示駆動が行われる場合、圧縮回路２２によって生成される圧縮画像データＣｏｍｐ＿Ｄａｔａ［１１：０］をシリアル−パラレル変換して得られるデータが、通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］として通常・倍速処理切り替え回路３から出力される。図６において、Ｃｏｍｐ＿Ｄａｔａ０（ｉ）〜Ｃｏｍｐ＿Ｄａｔａ１１（ｉ）は、各水平ラインの第ｉ画素に対応する圧縮画像データＣｏｍｐ＿Ｄａｔａ［１１：０］の各ビットを表している。このとき、第２ｋ画素の圧縮画像データＣｏｍｐ＿Ｄａｔａ［１１：０］の各ビットが、通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］の上位１２ビットとなり、第２ｋ＋１画素の圧縮画像データＣｏｍｐ＿Ｄａｔａ［１１：０］の各ビットが通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］の下位１２ビットとなり、従って、１クロック周期で２つの画素の圧縮画像データＣｏｍｐ＿Ｄａｔａ［１１：０］が通常・倍速処理切り替え回路３から出力される。
【００５７】
図７は、倍速処理回路２１によって生成される倍速画像データＤＤ［２３：０］と、圧縮回路２２によって生成される圧縮画像データＣｏｍｐ＿Ｄａｔａ［１１：０］と、最終的に通常・倍速処理切り替え回路３から出力される通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］との対応関係を示している。図７において、ＤＤ０（ｉ）〜ＤＤ２３（ｉ）は、各水平ラインの第ｉ画素に対応する倍速画像データＤＤ［２３：０］の各ビットを表している。
【００５８】
図７に図示されているように、通常・倍速処理切り替え回路３の内部においては、倍速画像データＤＤ［２３：０］がクロック信号ＣＬＫの２倍の周波数のクロック信号ＣＬＫ２に同期して生成される。この倍速画像データＤＤ［２３：０］が１／２倍のデータ量となるように圧縮されて圧縮画像データＣｏｍｐ＿Ｄａｔａ［１１：０］が生成され、更に、圧縮画像データＣｏｍｐ＿Ｄａｔａ［１１：０］から１：２のシリアル−パラレル変換によって通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］が生成される。このようにして通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］が生成されることにより、倍速切り替え信号１２がアサートされて倍速表示駆動が行われる場合にも、通常・倍速処理切り替え回路３からタイミングコントローラ５へのデータ転送、及び、タイミングコントローラ５から展開回路内蔵データドライバ７へのデータ転送におけるデータ転送レートの増大が不要になっている。
【００５９】
一方、図８、図９は、通常・倍速処理切り替え回路３から通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］を受け取る展開回路内蔵データドライバ７の動作を示すタイミングチャートである。ここで、図８は、（倍速表示駆動を行わずに）通常の駆動動作を行う場合の展開回路内蔵データドライバ７の動作を示しており、図９は、倍速表示駆動行う場合の展開回路内蔵データドライバ７の動作を示している。また、図８、図９において、“ＨＣＫ”は、タイミングコントローラ５から展開回路内蔵データドライバ７に転送されるクロック信号を示している。クロック信号ＨＣＫは、タイミングコントローラ５から展開回路内蔵データドライバ７に供給されるデータ側制御信号１７の一つであり、その周波数は、通常・倍速処理切り替え回路３からタイミングコントローラ５に送られるクロック信号ＣＬＫと同一である。
【００６０】
図８を参照して、倍速切り替え信号１２がネゲートされ、通常の駆動動作が行われる場合には、一般的なデータドライバと同様の動作が行われる。即ち、画像データＤａｔａ［２３：０］が順次に入力されると共に、ラッチ信号ＳＲ１〜ＳＲｎが順次にアサートされ、これにより、データレジスタ部３５の各ラッチ回路４０１〜４０ｎに、それぞれデータ線Ｘ１〜Ｘｎに対応する画像データＤａｔａ［２３：０］が格納される。図８の動作では、ラッチ信号ＳＲ１〜ＳＲｎが順次にアサートされる間隔が、クロック信号ＨＣＫの１クロック周期であることに留意されたい。ここで、図８では、第ｉ画素の画像データＤａｔａ［２３：０］が、“Ｄａｔａ（ｉ）”と記載されていることに留意されたい。格納された画像データＤａｔａ（１）〜Ｄａｔａ（ｎ）が、ラッチ部３６、レベルシフト部３７を介してＤ／Ａコンバータ部３８に転送され、転送された画像データＤａｔａ（１）〜Ｄａｔａ（ｎ）に応答してデータ線Ｘ１〜Ｘｎが駆動される。
【００６１】
一方、図９に示されているように、倍速切り替え信号１２がアサートされている場合には、下記の動作により、倍速表示駆動が行われる。倍速表示駆動が行われる場合には、通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］が圧縮画像データＣｏｍｐ＿Ｄａｔａ［１１：０］で構成されている。詳細には、通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］の上位１２ビットは１つの画素の圧縮画像データＣｏｍｐ＿Ｄａｔａ［１１：０］であり、下位１２ビットは、もう一つの画素の圧縮画像データＣｏｍｐ＿Ｄａｔａ［１１：０］である。通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］に含まれる圧縮画像データＣｏｍｐ＿Ｄａｔａ［１１：０］を展開して倍速処理画像データが復元され、その倍速処理画像データがデータレジスタ部３５に順次に入力される。更に、ラッチ信号ＳＲ１〜ＳＲｎが順次にアサートされ、これにより、データレジスタ部３５の各ラッチ回路４０１〜４０ｎに、それぞれデータ線Ｘ１〜Ｘｎに対応する倍速処理画像データが格納される。図９では、第ｉ画素の倍速処理画像データが、“Ｅｘｔ＿Ｄａｔａ（ｉ）”と記載されていることに留意されたい。データレジスタ部３５に格納された倍速処理画像データＥｘｔ＿Ｄａｔａ（１）〜Ｅｘｔ＿Ｄａｔａ（ｎ）が、ラッチ部３６、レベルシフト部３７を介してＤ／Ａコンバータ部３８に転送され、転送された倍速処理画像データＥｘｔ＿Ｄａｔａ（１）〜Ｅｘｔ＿Ｄａｔａ（ｎ）に応答してデータ線Ｘ１〜Ｘｎが駆動される。
【００６２】
図９に図示されているように、倍速表示駆動が行われる場合には、通常の駆動動作が行われる場合と較べて、展開回路内蔵データドライバ７が、２倍の周波数で動作する。具体的には、倍速切り替え信号１２のアサートに応答して、ラッチ信号ＳＲ１〜ＳＲｎが順次にアサートされる間隔がクロック信号ＨＣＫの半クロック周期に設定される。図８に示される通常の駆動動作が行われる場合は、シフトレジスタ部３１は、クロック信号ＨＣＫの立ち下がりに同期してラッチ信号ＳＲ１〜ＳＲｎを生成するが、倍速表示駆動が行われる場合には、シフトレジスタ部３１は、クロック信号ＨＣＫの立ち下がり、立ち上がりの両方に同期してラッチ信号ＳＲ１〜ＳＲｎを生成する。上述のように、シフトレジスタ部３１は、倍速切り替え信号１２のアサートに応答してラッチ信号ＳＲ１〜ＳＲｎが順次にアサートされる時間間隔が切り替え可能になっていることに留意されたい。更に、シフトパルス信号ＳＴＨＲ、ラッチ信号ＳＴＢがアサートされる周期が１／２倍にされる。これにより、ラッチ部３６、レベルシフト部３７、Ｄ／Ａコンバータ部３８及びバッファ部３９が倍の周波数で動作し、倍速表示駆動が行われる。
【００６３】
本実施形態では、倍速表示駆動が行われる際に展開回路内蔵データドライバ７の内部でだけ動作周波数が２倍になる事に留意されたい。通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］のデータ転送の周波数は、倍速表示駆動が行われる場合でも、通常の駆動動作が行われる場合でも同じである。本実施形態では、倍速処理画像データを圧縮した上で通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］として展開回路内蔵データドライバ７に転送するので、タイミングコントローラ５から展開回路内蔵データドライバ７へのデータ転送の周波数を増大させる必要がない。これは、データ転送ラインからのＥＭＩや消費電力を低減するために有効である。
【００６４】
以上に説明されているように、本実施形態では、倍速処理画像データを圧縮した上で液晶表示装置１の内部で転送するので、通常・倍速処理切り替え回路３からタイミングコントローラ５へのデータ転送量、及び、タイミングコントローラ５から展開回路内蔵データドライバ７へのデータ転送量を低減できる。データ転送量が低減されるので、液晶表示装置１の内部における高速なデータ転送が不要になり、また、データ転送ラインからのＥＭＩや消費電力を低減することができる。
【００６５】
なお、本実施形態では、通常の駆動動作を行う場合に、倍速切り替え信号１２がネゲートされている場合、クロック信号ＨＣＫの立ち下がりに同期してラッチ信号ＳＲ１〜ＳＲｎが順次にアサートされるが、その代わりに、クロック信号ＨＣＫの立ち上がりに同期してラッチ信号ＳＲ１〜ＳＲｎが順次にアサートされてもよい。このような動作の変更に伴う回路構成の修正は、当業者には自明的であろう。
【００６６】
第２の実施形態：
第１の実施形態では、一の画素に対応する倍速処理画像データＤＤ［２３：０］から一の画素に対応する圧縮画像データＤａｔａ＿Ｃｏｍｐ［１１：０］が生成されているが、第２の実施形態では複数の画素の倍速処理画像データＤＤ［２３：０］から１単位の圧縮画像データを生成する圧縮処理が行われ、生成された１単位の圧縮画像データが複数のクロック周期に渡って伝送される。複数の画素の画像データをまとめて圧縮処理を行う場合には複数の画素の間の相関に基づいて圧縮データを作成することができるから、複数の画素の倍速処理画像データＤＤ［２３：０］から１単位の圧縮画像データを生成することは、画像の劣化を抑制しながら圧縮処理を行うために好ましい。
【００６７】
留意すべきことは、１単位の圧縮画像データが複数のクロック周期に渡って伝送される場合には、１単位の圧縮画像データを完全に受領して展開処理を行った後にラッチ回路４０４ｉ−３〜４０４ｉへの倍速処理画像データの転送を開始しなくてはならないことである。このためには、倍速処理画像データのデータレジスタ部３５への転送を開始するタイミングを、展開回路内蔵データドライバ７が圧縮画像データを受領するタイミングよりも遅延させる必要がある。その一方で、通常の駆動動作では、画像データ１１のデータレジスタ部３５への転送を開始するタイミングを、展開回路内蔵データドライバ７が画像データ１１を受領するタイミングよりも遅延させる必要がない。
【００６８】
そこで、１単位の圧縮画像データが複数のクロック周期に渡って伝送される本実施形態では、倍速表示処理が行われる場合にデータレジスタ部３５へのデータ転送の開始タイミングを遅延する動作が行われる。以下、第２の実施形態における液晶表示装置１の構成及び動作について詳細に説明する。
【００６９】
第２の実施形態では、図１０に図示されているような、同一水平ラインに並んだ４つの画素の倍速処理画像データＤＤ［２３：０］から１単位の圧縮画像データが生成される。更に、１単位の圧縮画像データが２クロック周期に渡って展開回路内蔵データドライバ７に伝送される。
【００７０】
図１１は、このような動作に対応するための通常・倍速処理切り替え回路３の構成の例を示すブロック図である。第２の実施形態では、通常・倍速処理切り替え回路３が倍速処理回路２１と、圧縮回路２２Ａと、パラレルシリアル変換回路２３Ａと、選択回路２４、２５とを備えている。倍速処理回路２１と選択回路２４、２５の動作は、
【００７１】
第２の実施形態では、圧縮回路２２Ａは、同一水平ラインに並んだ４つの画素の倍速処理画像データＤＤ［２３：０］から４８ビットの圧縮画像データ［４７：０］を生成する。ここで、４つの画素の倍速処理画像データＤＤ［２３：０］は、合計９６ビットであるので、圧縮回路２２Ａは、データ量を１／２に圧縮する圧縮処理をおこなっていることに留意されたい。パラレルシリアル回路２３Ａは、４８ビットデータである圧縮画像データ［４７：０］に対して２：１のパラレルシリアル変換を行うことによって、２４ビットデータである圧縮画像データ［２３：０］を生成する。倍速切り替え信号１２がアサートされた場合には、パラレルシリアル回路２３Ａによって生成された圧縮画像データ［２３：０］が展開回路内蔵データドライバ７に転送される。この結果、４８ビットデータである圧縮画像データ［４７：０］が２クロック周期に渡って展開回路内蔵データドライバ７に転送されることになる。
【００７２】
図１２は、第２の実施形態における展開回路内蔵データドライバ７の構成を示すブロック図である。第２の実施形態の展開回路内蔵データドライバ７の構成は、第１の実施形態とほぼ同様であるが、シフトレジスタ部３１、展開回路３２、パラレルシリアル変換回路３３の代わりに遅延切り替えシフトレジスタ部３１Ａ、展開回路３２Ａ、シリアルパラレル変換回路３３Ａが用いられる。シリアルパラレル変換回路３３Ａは、通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］に対して１：２のシリアルパラレル変換を行う。ここで、倍速表示駆動が行われる場合には、４８ビットデータである圧縮画像データ［４７：０］に対して２：１のパラレルシリアル変換を行うことによって生成された圧縮画像データ［２３：０］が通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］として送られてくるのであるから、結果として、シリアルパラレル変換回路３３Ａは、４８ビットデータである圧縮画像データ［４７：０］を復元する役割を有していることになる。展開回路３２Ａは、４８ビットデータである圧縮画像データ［４７：０］を展開して倍速処理画像データ［２３：０］を復元し、選択回路３４に送る。遅延切り替えシフトレジスタ部３１Ａは、ラッチ信号ＳＲ１〜ＳＲｎを生成してデータレジスタ部３５に供給する。この遅延切り替えシフトレジスタ部３１Ａは、ラッチ信号ＳＲ１〜ＳＲｎを順次にアサートし始めるタイミングを、倍速切り替え信号１２に応答して（即ち、倍速表示駆動の実行／不実行に応じて）切り替える。即ち、遅延切り替えシフトレジスタ部３１Ａは、データレジスタ部３５がデータを受け取り始めるタイミングを制御する遅延制御部として動作する。
【００７３】
図１３は、第２の実施形態における、倍速表示駆動が行われる場合の展開回路内蔵データドライバ７の動作を示すタイミングチャートである。通常の駆動動作が行われる場合の展開回路内蔵データドライバ７の動作は、第１の実施形態と同一である（図８参照）。ここで、通常の駆動動作が行われる場合には、スタートパルス信号ＳＴＨＲがアサートされてから最初にクロック信号ＨＣＫがプルダウンされたときにラッチ信号ＳＲ１〜ＳＲｎのアサートが開始されること、及び、ラッチ信号ＳＲ１〜ＳＲｎが順次にアサートされる間隔は、クロック信号ＨＣＫの１クロック周期であることに留意されたい。
【００７４】
一方、倍速表示駆動が行われる場合には、図１３に示されているように、圧縮画像データの受領を開始してから２クロック周期後に圧縮画像データの展開によって生成された倍速処理画像データのデータレジスタ部３５への転送が開始される。ここで、図１３において、Ｃｏｍｐ＿ＤａｔａＡ（ｉ−（ｉ＋３））は、第ｋ画素〜第ｋ＋３画素に対応する４８ビットの圧縮画像データ［４７：０］のうちの前半２４ビットを表しており、Ｃｏｍｐ＿ＤａｔａＢ（ｉ−（ｉ＋３））は、当該圧縮画像データ［４７：０］のうちの後半２４ビットを表している。また、Ｅｘｔ＿Ｄａｔａ（ｉ）は、圧縮画像データを展開して得られる、第ｉ画素に対応する倍速処理画像データを表している。
【００７５】
詳細には、圧縮画像データＣｏｍｐ＿ＤａｔａＡ（０−３）、Ｃｏｍｐ＿ＤａｔａＢ（０−３）が２クロック周期に渡って受領された後、圧縮画像データＣｏｍｐ＿ＤａｔａＡ（０−３）、Ｃｏｍｐ＿ＤａｔａＢ（０−３）を展開して得られる倍速処理画像データＥｘｔ＿Ｄａｔａ（０）〜（３）が順次にデータレジスタ部３５に転送される。このとき、スタートパルス信号ＳＴＨＲがアサートされてから最初のクロック信号ＨＣＫのプルダウンの２クロック周期後にクロック信号ＨＣＫがプルダウンされたときにラッチ信号ＳＲ１〜ＳＲ４のアサートが開始される。倍速処理画像データＥｘｔ＿Ｄａｔａ（０）〜（３）の転送の間に、次の圧縮画像データＣｏｍｐ＿ＤａｔａＡ（４−７）、Ｃｏｍｐ＿ＤａｔａＢ（４−７）が受領されて、以下、同様の動作により、１水平ラインに対応する倍速処理画像データの復元、及びデータレジスタ部３５への転送が行われる。データレジスタ部３５に転送された倍速処理画像データは、ラッチ部３６及びレベルシフト部３７を介してＤ／Ａコンバータ部３８に転送され、倍速処理画像データに応答してデータ線Ｘ１〜Ｘｎが駆動される。
【００７６】
第２の実施形態においても、倍速処理画像データを圧縮した上で通常・圧縮切り替え画像データＤａｔａ＿ＳＥＬ［２３：０］として展開回路内蔵データドライバ７に転送するので、タイミングコントローラ５から展開回路内蔵データドライバ７へのデータ転送の周波数を増大させる必要がない。これは、データ転送ラインからのＥＭＩや消費電力を低減するために有効である。加えて、第２の実施形態では、複数の画素の画像データをまとめて圧縮処理を行うことにより、複数の画素の間の相関に基づいて圧縮データを作成することができるので、画像の劣化を抑制しながら圧縮処理を行うことができる。
【００７７】
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されて解釈されてはならない。本発明は、当業者には自明的な様々な変更をして実施することができる。
【００７８】
例えば、上述の実施形態では、２倍速の倍速表示駆動、即ち、液晶表示装置１の外部から供給される１個のフレーム画像の画像データに対応して２個のフレーム画像の倍速処理画像データが生成される場合の動作が説明されているが、本発明は、Ｎ倍速（Ｎは２以上の整数）の倍速表示駆動（すなわち、１個のフレーム画像の画像データに対応してＮ個のフレーム画像の倍速処理画像データが生成されるに適用することが可能である。本明細書において、「倍速表示駆動」という用語は、Ｎが３以上である場合も含む意味で使用されていることに留意されたい。この場合、通常・倍速処理切り替え回路３の圧縮回路２２では、データ量を１／Ｎに圧縮する圧縮処理が行われて圧縮画像データが生成され、その圧縮画像データが通常・倍速処理切り替え回路３からタイミングコントローラ５に転送され、更に、タイミングコントローラ５から展開回路内蔵データドライバ７に転送される。
【００７９】
また、上述の実施形態では、通常・倍速処理切り替え回路３、フレームメモリ４、タイミングコントローラ５、及び展開回路内蔵データドライバ７は、別々の集積回路として実装されているが、通常・倍速処理切り替え回路３とタイミングコントローラ５とは、同一の集積回路として実装されてもよい。この場合、通常・倍速処理切り替え回路３とタイミングコントローラ５とは、液晶表示装置１を制御する一つの制御部として機能することになる。この場合でも、倍速表示駆動を行うタイミングコントローラ５から展開回路内蔵データドライバ７へのデータ転送量が減少され、液晶表示装置１の内部における高速なデータ転送が不要になり、また、データ転送ラインからのＥＭＩや消費電力を低減することができる。
【００８０】
更に、上述の実施形態では液晶表示装置１について述べられているが、本発明は、ホールド型表示装置一般に適用可能であることは、当業者には自明的であろう。
【符号の説明】
【００８１】
１：液晶表示装置
２：画像描画部
３：通常・倍速処理切り替え回路
４：フレームメモリ
５：タイミングコントローラ
６：ゲートドライバ
７：展開回路内蔵データドライバ
８：基準階調電圧発生部
９：液晶表示パネル
１１：画像データ
１２：倍速切り替え信号
１３：同期信号
１４：通常・圧縮切り替え画像データ
１５：通常・倍速切り替え同期信号
１６：ゲート側制御信号
１７：データ側制御信号
１８：倍速処理同期信号
２１：倍速処理回路
２２、２２Ａ：圧縮回路
２３：シリアルパラレル変換回路
２３Ａ：パラレルシリアル変換回路
２４、２５：選択回路
３１：シフトレジスタ部
３１Ａ：遅延切り替えシフトレジスタ部
３２、３２Ａ：展開回路
３３：パラレルシリアル変換回路
３３Ａ：シリアルパラレル変換回路
３４：選択回路
３５：データレジスタ部
３６：ラッチ部
３７：レベルシフト部
３８：Ｄ／Ａコンバータ部
３９：バッファ部
４０：ラッチ回路
４１：フリップフロップ
４２：出力フリップフロップ
４３：２逓倍回路
４４：セレクタ
４５：インバータ
４６、４７、４８：セレクタ
４９：ＡＮＤゲート
５０：セレクタ
１０１：液晶表示装置
１０２：画像描画部
１０３：倍速処理回路
１０４：フレームメモリ
１０５：タイミングコントローラ
１０６：ゲートドライバ
１０７：データドライバ
１０８：基準階調電圧発生部
１０９：液晶表示パネル
１１１：画像データ
１１２：同期信号
１１３：倍速処理画像データ
１１４：倍速処理同期信号
１１５：ゲート側制御信号
１１６：データ側制御信号
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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