(57)【特許請求の範囲】
【請求項１】
第一の導電型を有する第一半導体層と、第二の導電型を有する第二半導体層と、前記第一半導体層と前記第二半導体層との間に設けられた活性層と、を含む半導体膜と、
前記第二半導体層の表面から前記第二半導体層、前記活性層および前記第一半導体層の一部を前記半導体膜の外縁に沿って除去することにより表出した前記第一半導体層の表出面において環状をなして形成され、前記第一半導体層の前記表出面から前記半導体膜の積層方向に沿って前記第一半導体層の内部に伸長し且つ前記半導体膜の前記外縁に沿って環状に形成された埋設部を有する第一電極と、
前記第二半導体層の表面に設けられた第二電極と、
前記第一半導体層の前記表出面とは反対側の表面から前記半導体膜の積層方向に沿って前記第一半導体層の内部に伸長し、前記活性層に達しない深さで終端し、前記第一電極の環状パターンの内側に環状をなして形成され、前記第一半導体層の層内方向において前記第一電極の前記埋設部と対向する対向面を有し、且つ第一半導体層の導電率よりも高い導電率を有する電流誘導部と、を含み、
前記活性層は、前記第一電極の前記環状パターンの内側に設けられていることを特徴とする半導体発光素子。
【請求項２】
前記第二電極は、前記第二半導体層上に設けられた透明電極と、前記透明電極上に設けられた電極パッドと、を含み、
前記電極パッドは、前記第一電極および前記電流誘導部の環状パターンの内側に設けられていることを特徴する請求項１に記載の半導体発光素子。
【請求項３】
前記電流誘導部は、前記電極パッドからの距離が互いに異なる位置にそれぞれ配置された複数の環状セグメントからなることを特徴とする請求項２に記載の半導体発光素子。
【請求項４】
前記複数の環状セグメントの各々は、前記第一半導体層の内部において互いに異なる深さ位置で終端していることを特徴とする請求項３に記載の半導体発光素子。
【請求項５】
前記電流誘導部は、環状に伸長する方向において不連続であることを特徴とする請求項１乃至４のいずれか１つに記載の半導体発光素子。
【請求項６】
前記活性層は、前記電流誘導部の環状パターンの内側に設けられていることを特徴とする請求項１乃至５のいずれか１つに記載の半導体発光素子。
【請求項７】
前記第一電極は、前記活性層の側方に延在して前記活性層の周囲を囲む遮光部を有することを特徴とする請求項１乃至６のいずれか１つに記載の半導体発光素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光ダイオード等の半導体発光素子に関する。
【背景技術】
【０００２】
図１（ａ）および（ｂ）は、それぞれ、従来のフェイスアップ型の半導体発光素子１００の構成を示す平面図および断面図である。半導体発光素子１００は、成長用基板１１０上に形成されたｎ型半導体層１２２、活性層１２４、ｐ型半導体層１２６からなる半導体膜１２０を有する。ｎ電極１３１は、ｐ型半導体層１２６の表面からｐ型半導体層１２６、活性層１２４およびｎ型半導体層１２２の一部を除去することにより表出したｎ型半導体層１２２の表出面上に形成される。ｐ電極１３２は、ｐ型半導体層１２６のほぼ全域を覆うように形成された透明電極１３３と、透明電極１３３上に形成されたｐ電極パッド１３４と、透明電極１３３上においてｐ電極パッド１３４に接続された補助電極１３５と、により構成される。透明電極１３３および補助電極１３５は、半導体膜１２０内における電流拡散を促進させる役割を担う。
【０００３】
特許文献１および特許文献２には上記したようなｎ電極およびｐ電極が半導体膜の同一面側に設けられたフェイスアップ型半導体発光素子において、半導体膜内における電流密度および発光輝度の均一化を図る技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１３５５５４号公報
【特許文献２】特開２００８−２３５９４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の如く、フェイスアップ型の半導体発光素子においては、半導体膜１２０内における電流拡散を促進するべく透明電極１３３および補助電極１３５が設けられる。しかしながら、そのような電極構成によってもなお半導体膜内における電流集中を完全に解消することは困難である。例えば、図１に示すような電極構成の場合、図１（ａ）において破線で囲まれた、ｎ電極１３１からの距離が比較的短い補助電極１３５の先端部近傍に電流が集中する。仮に補助電極１３５を設けないこととした場合には、ｐ電極パッド１３４の直下における電流集中が顕著となる。半導体膜内における電流集中は、輝度むらの原因となり、また、電流密度の低い領域では、発光への寄与が小さくなるため発光効率が低下する。
【０００６】
一方、ｐ型半導体層１２６は、層厚が比較的薄く、結晶性がｎ型半導体層１２２よりも劣るため、電流密度の高い領域では結晶の破壊が生じるおそれがある。また、電流密度が高い領域では、電極を構成する金属のマイグレーションが発生しやすくなり、短絡等のおそれがある。このような電流集中の問題はフェイスアップ型の半導体発光素子に限らず、ｎ電極およびｐ電極が半導体膜の同一面側に設けられるフリップチップ型の半導体発光素子においても同様である。
【０００７】
フェイスアップ型またはフリップチップ型の発光素子では、電流は半導体膜内を主に半導体膜の主面と平行な方向（横方向）に流れる。ここで、半導体発光素子の順方向電圧を小さくするためには、半導体膜１２０の厚さ（特にｎ型半導体層１２２の厚さ）を厚くして半導体膜１２０のシート抵抗を小さくする必要がある。しかしながら、電流は電極配置に起因して半導体膜１２０の積層方向には十分拡がらず、活性層１２４近傍の表層部分を流れる。従って、半導体膜１２０の実質的なシート抵抗が高くなる。このように、フェイスアップ型またはフリップチップ型の発光素子においては、半導体膜の厚さによってシート抵抗を制御することが困難であり、順方向電圧を低下させることは容易ではない。
【０００８】
また、フェイスアップ型またはフリップチップ型の発光素子では、ｎ電極１３１を形成するために活性層１２４の一部を除去する必要がある。発光部面積を確保する観点からｎ電極１３１の面積は可能な限り小さい方が好ましい。しかしながら、ｎ電極１３１の面積を小さくするとｎ電極直下における電流密度が増大し、これによる発熱も過大となる。その結果、半導体膜１２０の結晶の破壊や、保護膜１４０の剥離を引き起こし、信頼性が低下する。すなわち、従来のフェイスアップ型またはフェイスアップ型の発光素子においては、発光部面積を犠牲にしてｎ電極の面積を確保する必要があった。
【０００９】
また、通常半導体膜の側面は露出しており、側面からも光が放出される。半導体発光素子の上面および側面を蛍光体で覆うことにより光を混色させる場合、半導体発光素子の側面における蛍光体の被覆厚のばらつき等に起因して色度が変化するため、混色のコントロールが容易ではない。
【００１０】
本発明は、上記した点に鑑みてなされたものであり、ｎ電極とｐ電極が半導体膜の同一面側に設けられた半導体発光素子において、半導体膜内における横方向および積層方向における電流拡散を促進させ電流密度の均一化を図るとともに蛍光体を用いた光の混色のコントロールを容易にすることができる半導体発光素子を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体発光素子は、第一の導電型を有する第一半導体層と、第二の導電型を有する第二半導体層と、前記第一半導体層と前記第二半導体層との間に設けられた活性層と、を含む半導体膜と、前記第二半導体層の表面から前記第二半導体層、前記活性層および前記第一半導体層の一部を前記半導体膜の外縁に沿って除去することにより表出した前記第一半導体層の表出面において環状をなして形成され、前記第一半導体層の前記表出面から前記半導体膜の積層方向に沿って前記第一半導体層の内部に伸長し且つ前記半導体膜の前記外縁に沿って環状に形成された埋設部を有する第一電極と、前記第二半導体層の表面に設けられた第二電極と、前記第一半導体層の前記表出面とは反対側の表面から前記半導体膜の積層方向に沿って前記第一半導体層の内部に伸長し、前記活性層に達しない深さで終端し、前記第一電極の環状パターンの内側に環状をなして形成され、前記第一半導体層の層内方向において前記第一電極の前記埋設部と対向する対向面を有し、且つ第一半導体層の導電率よりも高い導電率を有する電流誘導部と、を含み、前記活性層は、前記第一電極の前記環状パターンの内側に設けられていることを特徴としている。
【００１２】
尚、「環状」とは、円形状に限定されるものではなく、矩形状等の他の形状をも含む概念である。
【発明の効果】
【００１３】
本発明の半導体発光素子によれば、半導体膜内における横方向および積層方向における電流拡散が促進され、電流密度の均一化を図ることが可能となる。これにより、発光効率の改善、発光輝度の均一化、順方向電圧の低減および信頼性の向上を達成することができる。また、蛍光体を使用した光の混色のコントロールが容易となる。
【図面の簡単な説明】
【００１４】
【図１】図１（ａ）は従来の半導体発光素子の構成を示す平面図、図１（ｂ）は図１（ａ）における１ｂ−１ｂ線に沿った断面図である。
【図２】図２（ａ）は本発明の実施例１に係る半導体発光素子の構成を示す平面図、図２（ｂ）は図２（ａ）における２ｂ−２ｂ線に沿った断面図である。
【図３】本発明の実施例に係る半導体発光素子の構成を示す断面図である。
【図４】本発明の実施例に係る半導体発光素子を搭載した半導体発光装置の構成を示す断面図である。
【図５】図５（ａ）乃至（ｄ）は本発明の実施例に係る半導体発光素子の製造方法を示す断面図である。
【図６】図６（ａ）乃至（ｃ）は本発明の実施例に係る半導体発光素子の製造方法を示す断面図である。
【図７】図７（ａ）は本発明の実施例２に係る半導体発光素子の構成を示す平面図、図７（ｂ）は図７（ａ）における７ｂ−７ｂ線に沿った断面図である。
【図８】図８（ａ）は本発明の実施例２に係る半導体発光素子の構成を示す平面図、図８（ｂ）は図８（ａ）における８ｂ−８ｂ線に沿った断面図である。
【図９】図９（ａ）は本発明の実施例３に係る半導体発光素子の構成を示す平面図、図９（ｂ）は図９（ａ）における９ｂ−９ｂ線に沿った断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
【実施例１】
【００１６】
図２（ａ）は本発明の実施例１に係る半導体発光素子１の平面図、図２（ｂ）は図２（ａ）における２ｂ−２ｂ線に沿った断面図である。
【００１７】
半導体発光素子１は、ｎ電極３１およびｐ電極３２が半導体膜２０の同一面側に設けられた所謂フェイスアップ型の発光ダイオードである。半導体発光素子１は、例えばＧａＮ系半導体からなるｎ型半導体層２２、活性層２４、ｐ型半導体層２６を含む半導体膜２０を有する。
【００１８】
ｐ電極３２は、ｐ型半導体層２６のほぼ全域を覆うように形成された透明電極３３と、透明電極３３の表面の一部に形成されたｐ電極パッド３４により構成される。透明電極３３は、例えば透明酸化物導電体であるＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）等により構成される。ｐ電極パッド３４は、例えば透明電極３３上にＮｉおよびＡｕを積層した後パターニングすることにより形成され、半導体発光素子１の中央に配置される。
【００１９】
ｎ電極３１は、ｐ型半導体層２６の表面からｐ型半導体層２６、活性層２４およびｎ型半導体層２２の一部を半導体発光素子１の外縁に沿って除去することにより表出したｎ型半導体層の表出面２２ａに形成される。ｎ電極３１は半導体発光素子１の外縁に沿って活性層２４、ｐ型半導体層２６およびｐ電極３２を囲む連続した矩形環状をなしている。すなわち、活性層２４、ｐ型半導体層２６およびｐ電極３２は、ｎ電極３１の環状パターン内側に設けられる。
【００２０】
ｎ電極３１は、ｎ型半導体層の表出面２２ａから半導体膜２０の積層方向に沿ってｎ型半導体層２２の内部を伸長する埋設部３１ａを有する。埋設部３１ａを含むｎ電極３１は、例えばＡｌ等の光反射性を有する金属により構成され、ｎ型半導体層２２の外縁に沿って伸長する矩形環状の光反射面を形成する。活性層２４から放射された光の一部は、埋設部３１ａにおいて半導体膜２０の内側に反射され、これによって半導体膜２０の側面からの光放出は抑制される。ｎ電極３１は、ｎ型半導体層の表出面２２ａ上のコーナ部に配置されたｎ電極パッド３１ｂを有している。尚、埋設部３１ａはｎ型半導体層２２内部で終端していてもよいし、ｎ型半導体層２２を貫通していてもよい。
【００２１】
保護膜４０は、ＳｉＯ２等の絶縁体からなり、半導体膜２０の側面、ｎ電極３１およびｐ電極３２の側面を覆い、電極材料や実装時に用いられるはんだ材の付着による短絡を防止する。
【００２２】
ｎ型半導体層２２の内部には電流誘導部５０が埋設されている。電流誘導部５０は、ｎ型半導体層の実装面側の表面２２ｂから半導体膜２０の積層方向（厚さ方向）に伸長しており、活性層２４に達しない深さ位置で終端している。
【００２３】
電流誘導部５０は、ｎ電極３１の環状パターンの内側に配置され、ｎ電極３１の伸長方向と略平行な矩形環状をなしている。電流誘導部５０は、各部からｐ電極パッド３４までの距離が略一定となるように、上面視においてｐ電極パッド３４を囲むように形成されている。すなわち、ｐ電極パッド３４は、電流誘導部５０の環状パターンの内側の中央に設けられる。電流誘導部５０は、矩形環状に伸長する方向において連続している。また、電流誘導部５０は、半導体膜２０の主面方向においてｐ電極パッド３４からの距離が比較的大きい透明電極３３の端部の下方、すなわち、ｎ側半導体層２２の外縁近傍に配置される。電流誘導部５０は、ｎ型半導体層２２内においてｎ電極の埋設部３１ａと対向する対向面を形成している。
【００２４】
電流誘導部５０は、ｎ型半導体層２２の導電率よりも高い導電率を有する導電体により構成される。具体的には、電流誘導部５０は、金属全般、Ｉｎ、Ｓｎ、Ｚｎのいずれかまたはこれらのいくつかを含む酸化物導電体などにより構成される。光取り出し効率を考慮すると、電流誘導部５０は、半導体発光素子１の発光波長に対して光反射率または光透過率が高い材料により構成されることが好ましい。光反射率の高い材料として例えばＡｇ、Ａｌ、Ｐｔ、Ｒｈ等の金属またはこれらを含む合金などが挙げられる。一方、光透過率の高い材料として例えばＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）等の透明酸化物導電体やＡｕＮｉ合金などが挙げられる。電流誘導部５０は、ｎ型半導体層２２との接触抵抗が低い（すなわち、オーミック性接触となる）材料であることが好ましい。ｎ型半導体層２２は、比較的オーミック性接触を形成しやすいので、上記した材料を用いれば問題はない。より確実に接触抵抗を低くするために電流誘導部５０の表面を厚さ２〜１５Å程度のＴｉやＮｉ等からなる金属薄膜で覆うこととしてもよい。これにより、接触抵抗の低減のみならず、電流誘導部５０と半導体膜２０との密着性を向上させる効果も期待できる。
【００２５】
電流誘導部５０が光反射性を有する金属等からなる場合、電流誘導部５０は、ｎ電極３１と同様、ｎ型半導体層２２の外縁に沿って伸長する光反射面を形成する。その結果、電流誘導部５０およびｎ電極３１は、半導体膜２０の側面からの光放出を遮る遮光壁として機能する。電流誘導部５０およびｎ電極３１は、ｎ型半導体層２２内において互いに重なるように形成されていることから、ｎ型半導体層の表出面２２ａから実装面側表面２２ｂに至る範囲に亘り遮光壁が形成される。図３に示すように、活性層２４を電流誘導部５０の環状パターンの内側に設け、更にｎ電極３１を半導体膜２０の積層方向に活性層２４の側方まで伸ばして活性層２４の周囲を囲む遮光部３１ｃを形成することにより、半導体膜２０の側面からの光放出を更に抑えることが可能となる。半導体膜２０の側面からの光放出を抑制することにより蛍光体を用いた光の混色のコントロールが容易となる。
【００２６】
半導体発光素子１は、例えば、ｎ型半導体層２２のｎ電極３１が形成されている面とは反対側の面を実装面とし、半導体装置またはプリント基板等（図示せず）に搭載され、ｎ電極３１およびｐ電極３２に接続されるボンディングワイヤ（図示せず）を介して半導体発光素子１に電力の供給が行われる。
【００２７】
図２（ｂ）において半導体膜２０内部を流れる電流が破線で示されている。ｐ電極３２から半導体膜２０に注入された電流は、電流誘導部５０を経由してｎ電極３１に向かう。電流誘導部５０は、ｎ型半導体膜２２内において低抵抗の電流経路を形成する。ｐ電極パッド３４からの距離が比較的大きい透明電極３３の端部下方に電流誘導部５０を配置することにより、当該領域を流れる電流は電流誘導部５０に導かれ、当該領域における電流量が増大する。すなわち、電流誘導部５０の電流誘導作用により従来電流密度が低くなっていた領域の電流密度を高くすることができる。その結果、半導体膜２０の主面と平行な方向（横方向）における電流拡散が促進され、半導体膜２０内における電流密度が均一化され、発光効率の改善および発光強度の均一化を達成することが可能となる。
【００２８】
電流は、電流誘導部５０と対向する埋設部３１ａの全面からｎ電極３１に導入される。ｎ電極３１が埋設部３１ａを有することにより、活性層２４を除去する面積を拡大することなくｎ電極３１とｎ型半導体層２２との接触面積を拡大することができる。すなわち、発光部面積を犠牲にすることなくｎ電極の面積を拡大したのと同様の効果を得ることができる。ｎ電極３１とｎ型半導体層２２との接触面積を拡大することにより、ｎ電極３１直下における局所的な電流集中を緩和することができ、半導体発光素子の信頼性の向上を図ることができる。また、埋設部３１ａおよび電流誘導部５０は、導電率の高い材料により構成されているため、内部電位は各領域においてほぼ一定であり、半導体膜２０の積層方向における電位差はほとんどない。従って、電流は、埋設部３１ａと電流誘導部５０の対向面の間を均一に分散して流れる。従って、半導体膜２０の積層方向における電流拡散が促進され、順方向電圧の低減を図ることが可能となる。このように、本実施例に係る半導体発光素子によれば、横方向および積層方向における電流拡散が促進され、電流密度の偏りが解消されるので、結晶破壊や電極材料のマイグレーションも防止することができる。
【００２９】
図４は、半導体発光素子１をパッケージングした半導体発光装置の構成を示す断面図である。半導体発光素子１は、プリント基板７０上に接合材７１を用いて固着される。プリント基板７０上に形成された電極パッド７２および７３は、それぞれボンディングワイヤ７４および７５を介して半導体発光素子１のｎ電極およびｐ電極に接続される。半導体発光素子１の上面は、蛍光体含有樹脂７６で覆われる。蛍光体含有樹脂７６はシリコーン樹脂等の光透過性樹脂を主成分とし、これにＹＡＧ（イットリウム・アルミニウム・ガーネット：Ｙ３Ａｌ５Ｏ１２）に付活剤としてＣｅ（セリウム）を導入したＹＡＧ：Ｃｅ蛍光体を分散したものである。蛍光体は、半導体発光素子１から放射されるピーク波長が例えば約４６０ｎｍの青色光を吸収してこれを例えば波長５６０ｎｍ前後に発光ピークを持つ黄色光に変換する。半導体発光装置の光放射面からは、蛍光体により波長変換された黄色光と、波長変換されずに蛍光体含有樹脂７６を透過した青色光が混ざることにより白色光が得られるようになっている。封止樹脂７７は、例えばシリコーン樹脂等の光透過性を有する材料からなり、プリント基板７０上において半導体発光素子１やボンディングワイヤ７４および７５を内部に埋設するように形成される。
【００３０】
上記したように、ｎ電極の埋設部３１ａおよび電流誘導部５０が遮光壁として機能するため、半導体発光素子１の側面からの光放出がほぼなくなる。従って、図４に示されるように半導体発光素子１の上面のみを蛍光体含有樹脂７６で覆う場合において、色ムラのない均一な白色光を得ることができる。また、半導体発光素子１の側面をも覆うように蛍光体含有樹脂を形成した場合も同様である。すなわち、半導体発光素子１の側面を覆う蛍光体含有樹脂の被覆厚にばらつきが生じた場合でも色ムラの発生を回避することができるので、蛍光体含有樹脂の被覆厚を厳重に管理することを要せず、製造が容易となる。
【００３１】
次に、半導体発光素子１の製造方法について図５および図６を参照しつつ以下に説明する。図５（ａ）〜（ｄ）および図６（ａ）〜（ｃ）は、半導体発光素子１の製造工程におけるプロセスステップ毎の断面図である。
【００３２】
（半導体膜の形成）
AlxInyGazN（0≦x≦1、0≦y≦1、0≦z≦1、x + y + z = 1）を成長可能なＣ面ＧａＮ基板を成長用基板１０として用いる。有機金属気相成長法（MOCVD: Metal Organic Chemical Vapor Deposition）により成長用基板１０上にAlxInyGazNから成るｎ型半導体層２２、活性層２４、ｐ型半導体層２６が積層された半導体膜２０を結晶成長させる。Ｃ面ＧａＮ基板はシリコンおよび/または酸素がドープされおり、ｎ型の導電型を有する。このため、Ｃ面ＧａＮ基板は、半導体膜２０のｎ型半導体層２２の一部としても利用できる。図５（ａ）〜（ｄ）において、成長用基板１０とｎ型半導体層２２との界面が破線で示されている。
【００３３】
ｎ型半導体層２２は、成長用基板１０上にＳｉドープされたｎ型ＧａＮ層を約２μｍ成長させることで形成される。具体的には、成長用基板１０をＭＯＣＶＤ装置に投入し、基板温度約１０００℃とし、水素雰囲気中で約１０分程度の熱処理を行う（サーマルクリーニング）。続いて、成長温度１０００℃を保持して、ＴＭＧ （45 μmol/min）、ＮＨ３（4.4LM）、ＳｉＨ４ （2.7×10-9μmol/min）を３０分間供給し、層厚約２μｍのｎ型ＧａＮ層からなるｎ型半導体層２２を形成する。
【００３４】
活性層２４にはＩｎＧａＮ／ＧａＮからなる多重量子井戸構造を適用した。ここではＩｎＧａＮ井戸層／ＧａＮ障壁層からなるペアを５ペア形成する。ｎ型半導体層２２を形成後、成長温度約７００℃にてＴＭＧ（3.6 μmol/min）、ＴＭＩ （10 μmol/min）、ＮＨ３（4.4LM）を３３秒供給して層厚約２．２ｎｍのＩｎＧａＮ井戸層を形成し、続いてＴＭＧ（3.6 μmol/min）、ＮＨ３ （4.4LM）を３２０秒供給して層厚約１５ｎｍのＧａＮ障壁層を形成する。かかる処理を５周期分繰り返すことにより活性層２４が形成される。
【００３５】
ｐ型半導体層２６は、例えばｐ型ＡｌＧａＮクラッド層、Ｍｇドープされたｐ型ＧａＮ層を順次成長させることで形成される。具体的には、成長温度を８７０℃まで上げ、ＴＭＧ（8.1 μmol/min）、ＴＭＡ （7.5 μmol/min）、ＮＨ３（4.4LM）、Ｃｐ２Ｍｇ（2.9×10-7μmol/min）を５分間供給し、活性層２４上に層厚約４０ｎｍのｐ型ＡｌＧａＮクラッド層を形成する。引き続きそのままの温度でＴＭＧ（18 μmol/min）、ＮＨ３（4.4LM）、Ｃｐ２Ｍｇ（2.9×10-7μmol/min）を７分間供給し、ｐ型ＡｌＧａＮクラッド層上に層厚約１５０ｎｍのｐ型ＧａＮ層を形成する。これにより活性層２４上にｐ型半導体層２６が形成される（図５（ａ））。
【００３６】
（ｎ電極の形成）
半導体膜２０をｐ型半導体層２６の表面から部分的エッチングしてｎ電極３１を形成するための矩形環状の凹部２０ａを形成し、凹部２０ａの底面においてｎ型半導体層２２を表出させる。その後、ｎ型半導体層２２の表出面を更にエッチングして埋設部３１ａを形成するための矩形環状の溝２０ｂを形成する。具体的には、フォトリソグラフィ技術によって凹部２０ａの形成領域に開口部を有するレジストマスクをｐ型半導体層２６の表面に形成した後、ウエハを反応性イオンエッチング（ＲＩＥ）装置に投入する。上記レジストマスクを介して半導体膜２０をｐ型半導体層２６の表面から５００ｎｍ程度エッチングして矩形環状の凹部２０ａを形成し、ｎ型半導体層２２を露出させる。その後、レジストマスクを除去する。続いて、埋設部３１ａを形成するための溝２０ｂの形成領域に開口部を有するレジストマスクをｎ型半導体層２２の表出面に形成した後、ウエハを反応性イオンエッチング装置に投入する。上記レジストマスクを介してｎ型半導体層２２の表出面を更に５０μｍ程度エッチングして矩形環状の溝２０ｂを形成する（図５（ｂ））。
【００３７】
次に、上記レジストマスクを介して凹部２０ａの底面において表出したｎ型半導体層２２の表面に電子ビーム蒸着法によりＴｉ（１ｎｍ）、Ａｌ（１０００ｎｍ）、Ｔｉ（１ｎｍ）を溝２０ｂ内に積層し、続いて、比較的成膜速度の高い抵抗加熱蒸着法を用いてＡｕ（約４９μｍ）で溝２０ｂを充填する。その後、レジストマスクと共に不要部分の金属膜を除去して埋設部３１ａを有するｎ電極３１を形成する。尚、溝２０ｂ充填する際、抵抗加熱法に代えて電子ビーム蒸着法または他の成膜速度の速い手法、例えば電界メッキ法などを用いることも可能である（図５（ｃ））。
【００３８】
（ｐ電極および保護膜の形成）
ｐ型半導体層２６の表面にｐ電極３２を形成する。スパッタ法などにより、ｐ型半導体層２６の表面に透明電極３３を構成する厚さ約１００ｎｍのＩＴＯ膜を形成する。次にフォトリソグラフィ技術によってＩＴＯ膜を残したい領域にレジストマスクを形成する。すなわち、レジストマスクは、凹部２０ａとその近傍に開口を有する。続いて、ウェットエッチングによりＩＴＯ膜の不要部分を除去する。レジストマスクを除去後、ウエハ表面にｐ電極パット３４の形成領域に開口部を有するレジストマスクを形成し、電子ビーム蒸着法にてＴｉ（１ｎｍ）、Ａｌ（１０００ｎｍ）、Ｔｉ（１ｎｍ）、Ａｕ（５００ｎｍ）を順次成膜する。その後、レジストマスクと共に不要部分の金属を除去することによりｐ電極パッド３４をパターニングする。これにより、ｐ型半導体層２６の表面にｐ電極３２が形成される。
【００３９】
続いて、凹部２０ａを形成することにより表出した半導体膜２０の端面、ｐ電極３２およびｎ電極３１の側面等をＳｉＯ２等の絶縁膜からなる保護膜４０で覆う。具体的には、スパッタ法などにより、ウエハ上に厚さ約３００ｎｍのＳｉＯ２膜を形成する。フォトリソグラフィ技術によりＳｉＯ２膜上にレジストマスクを形成した後、ウェットエッチングによりＳｉＯ２膜を部分的に除去することにより保護膜４０を形成する。尚、保護膜４０はＳｉＯ２限らずＳｉ３Ｎ４やＴａＮ等の他の絶縁膜により構成されていてもよい。また、保護膜４０を構成する絶縁体を電子ビーム蒸着法やＣＶＤ法にて成膜することも可能である（図５（ｄ））。
【００４０】
（電流誘導部の形成）
必要に応じてウエハを個々の光半導体素子にダイシング可能な厚さ、例えば８０〜２００μｍ程度に薄片化する。ウエハは研削、研磨、化学機械研磨（ＣＭＰ）法、ドライエッチング、ウェットエッチングのいずれかまたはこれらを組み合わせることで薄片化できる。例えば、反応性イオンエッチングによりウエハをｎ型半導体層２２側（すなわち、成長用基板１０の裏面側）からエッチングし、総厚が約１２０μｍとなるようにウエハを薄片化する。続いて、電流誘導部５０の形成領域に開口部を有するレジストマスクをｎ型半導体層２２の表面に形成する。続いて、ドライエッチングによりレジスマスクを介してｎ型半導体層２２を約１００μｍエッチングして、電流誘導部５０を形成するための溝を形成する。次に、電子ビーム蒸着によりＴｉ（１ｎｍ）、Ａｌ（１０００ｎｍ）、Ｔｉ（１ｎｍ）を溝内に積層し、比較的成膜速度の速い抵抗加熱蒸着法を用いてＡｕ（約１００μｍ）で溝を充填する。その後、レジストマスクと共に不要部分の金属膜を除去して電流誘導部５０を形成する。尚、電流誘導部を形成するための溝を充填する際、抵抗加熱法に代えて電子ビーム蒸着法または他の成膜速度の速い手法、例えば電界メッキ法などを用いることも可能である（図６（ａ））。
【００４１】
（素子分離）
ウエハを切断、分離して個々の半導体発光素子に個片化する。具体的には図６（ｂ）において破線で示されるダイシングラインに沿った開口部を有するレジストマスクをウエハのｐ電極３２およびｎ電極３１が形成されている側の表面に形成する。続いて、ウェットエッチングによりレジストマスクを介して保護膜４０をエッチングする。これにより、ダイシングラインに沿って保護膜４０が除去される。レジストマスクを除去後、レーザスクライブ法によりダイシングラインに沿って半導体層２０を分割し、半導体発光素子をチップ状に個片化する。尚、半導体膜２０の分割はレーザスクライブに限らず、ダイシング、ドライエッチング、スクライブ/ブレイキングなどの手法を用いてもよい。以上の各工程を経ることにより半導体発光素子１が完成する（図６（ｂ）、（ｃ））。
【実施例２】
【００４２】
図７（ａ）は本発明の実施例２に係る半導体発光素子２の構成を示す平面図、図７（ｂ）は図７（ａ）における７ｂ−７ｂ線に沿った断面図である。以下において、半導体発光素子２が上記した実施例１に係る半導体発光素子と異なる点について説明する。
【００４３】
半導体発光素子２は、ｎ型半導体層２２の内部にｐ電極パッド３４からの距離が互いに異なる位置に設けられた電流誘導部５０Ｘおよび５０Ｙを有する。すなわち、本実施例において、電流誘導部は、複数の環状セグメントにより構成される。電流誘導部５０Ｘおよび５０Ｙは、ｎ型半導体層２２の実装面側の表面２２ｂから半導体膜２０の積層方向（厚さ方向）に伸長しており、活性層２４に達しない深さ位置で終端している。
【００４４】
電流誘導部５０Ｘおよび５０Ｙは、それぞれ、ｎ電極３１の環状パターンの内側に配置され、ｎ電極３１の伸長方向と略平行な矩形環状をなしている。電流誘導部５０Ｘおよび５０Ｙは、それぞれ、各部からｐ電極パッド３４までの距離が略一定となるように、上面視においてｐ電極パッド３４を囲むように配置される。すなわち、ｐ電極パッド３４は、電流誘導部５０Ｘおよび５０Ｙの環状パターンの内側に設けられる。電流誘導部５０Ｘはｐ電極パッド３４からの距離がより近い電流誘導部５０Ｙの環状パターンの内側に設けられている。ｐ電極パッド３４からより遠い位置に配置された電流誘導部５０Ｙの終端部５０Ｙａは、電流誘導部５０Ｘの終端部５０Ｘａよりも活性層２４により近い深さ位置まで達している。電流誘導部５０Ｙは、ｎ型半導体層２２内においてｎ電極の埋設部３１ａと対向する対向面を形成している。
【００４５】
図７（ｂ）において半導体膜２０内部を流れる電流が破線で示されている。ｐ電極３２から半導体膜２０に注入された電流は、電流誘導部５０Ｘおよび５０Ｙを経由してｎ電極３１に向かう。複数の電流誘導部をｐ電極パッド３４からの距離が互いに異なる位置に配置することにより、より高精度な電流制御が可能となる。電流誘導部５０Ｘの終端部５０Ｘａを電流誘導部５０Ｙの終端部５０Ｙａよりもｐ電極３２から遠ざけることにより、電流誘導部５０Ｘと５０Ｙの電流誘導能力に差を設けることができる。このように、半導体膜２０内に生じる電界の大きさに応じて電流誘導能力が互いに異なる複数の電流誘導部を配置することにより、半導体膜２０内における電流拡散の促進および電流密度の均一化を図ることが可能となる。尚、内側に設けられた電流誘導部５０Ｘは、矩形環状に伸長する方向において不連続であってもよい。すなわち、電流誘導部５０Ｘは複数のセグメントに分割されていてもよい。これにより、半導体膜２０内における光散乱が生じやすくなり、発光分布の更なる均一化が期待できる。
【００４６】
図８（ａ）および（ｂ）は、それぞれ、透明電極３３上においてｐ電極パッド３４に接続された補助電極３５を更に有する半導体発光素子３の構成を示す平面図および断面図である。補助電極３５は、透明電極３３よりも導電率の低い材料により構成され、透明電極３３の対角線および外縁に沿って伸長している。このようにｐ電極パッド３４から透明電極３３の端部に向けて補助電極３５を配置することにより、透明電極３３の各部における電位分布の均一化が図られ、ｐ電極パッド３４直下における電流集中が緩和される。補助電極３５を設けると、半導体膜２０内における電界分布が変化することから、電流誘導部５０Ｘおよび５０Ｙの終端位置を図７（ｂ）の例から変更する必要がある。すなわち、図８に示す態様の補助電極３５を設ける場合、電流誘導部５０Ｘの終端部５０Ｘａを電流誘導部５０Ｙの終端部５０Ｙａよりもｐ電極３２に近づけることにより、半導体膜２０内における電流密度の均一化を図ることが可能となる。
【００４７】
本発明の実施例２に係る半導体発光素子によれば、上記した実施例１に係る半導体発光素子と同様の効果を得ることができる。半導体膜２０内に生じる電界の大きさに応じて終端位置が互いに異なる複数の環状セグメントからなる電流誘導部をｎ型半導体層２２内に設けることにより、より高精度な電流制御を行うことが可能となり、半導体膜２０内における電流拡散を更に促進させることが可能となる。
【実施例３】
【００４８】
図９（ａ）は、本発明の実施例３に係る半導体発光素子４の構成を示す平面図、図９（ｂ）は図９（ａ）における９ｂ−９ｂ線に沿った断面図である。半導体発光素子４は、ｎ電極３１およびｐ電極３２側が実装面となるフリップチップ型の発光素子である。ｐ電極３２は、ｐ型半導体層２６のほぼ全域を覆うように例えばＰｔ、Ａｇ、Ｔｉ、Ａｕを順次蒸着することにより形成される。
【００４９】
ｎ電極３１は、上記各実施例に係るフェイスアップ型の発光素子の場合と同様、ｎ型半導体層２２の外縁に沿って活性層２４、ｐ型半導体層２６およびｐ電極３２を囲む矩形環状をなしている。ｎ電極３１は、ｎ型半導体層の表出面２２ａから半導体膜２０の積層方向に沿ってｎ型半導体層２２の内部を伸長する埋設部３１ａを有する。ｎ電極３１は、ｐ電極３２の表面の高さと同じ高さ位置となる厚さで形成される。すなわち、ｎ電極３１は、活性層２４の側方に延在しており、これによって活性層２４の周囲を囲む遮光部３１ｃが形成される。
【００５０】
ｎ型半導体層２２の内部にはｎ電極３１からの距離が互いに異なる位置に電流誘導部５０Ｘ、５０Ｙ、５０Ｚが埋設されている。電流誘導部５０は、ｎ型半導体層の光放出面側の表面２２ｂから半導体膜２０の積層方向（厚さ方向）に伸長しており、活性層２４に達しない深さ位置で終端している。
【００５１】
電流誘導部５０Ｘ、５０Ｙ、５０Ｚは、それぞれ、ｎ電極３１の環状パターンの内側に配置され、ｎ電極３１の伸長方向と略平行な矩形環状をなしている。電流誘導部５０Ｘは、電流誘導部５０Ｙおよび５０Ｚの環状パターンの内側に配置され、電流誘導部５０Ｙは、電流誘導部５０Ｚの環状パターンの内側に配置されている。
【００５２】
ｎ電極３１から最も遠い位置に配置された電流誘導部５０Ｘの終端部５０Ｘａは、他の電流誘導部５０Ｙおよび５０Ｚの終端部５０Ｙａおよび５０Ｚａよりも活性層２４に近い深さ位置まで達している。ｎ電極３１に最も近い位置に配置され電流誘導部５０Ｚの終端部５０Ｚａは、他の電流誘導部５０Ｘおよび５０Ｙの終端部５０Ｘａおよび５０Ｙａよりも活性層２４に遠い深さ位置で終端している。最外周の電流誘導部５０Ｚは、ｎ型半導体層２２内においてｎ電極３１の埋設部３１ａと対向する対向面を形成している。
【００５３】
電流誘導部５０Ｘ、５０Ｙ、５０Ｚが光反射性を有する金属等からなる場合、電流誘導部は、ｎ電極３１と同様、ｎ型半導体層２２の外縁に沿って伸長する光反射面を形成する。これにより、電流誘導部５０Ｘ、５０Ｙ、５０Ｚおよびｎ電極３１は、半導体膜２０の側面からの光放出を遮る遮光壁として機能する。電流誘導部５０Ｘ、５０Ｙ、５０Ｚおよびｎ電極３１は、ｎ型半導体層２２内において互いに重なるように形成されていることから、ｎ型半導体層の表出面２２ａから光放出面２２ｂに至る範囲に亘り遮光壁が形成される。ｎ電極３１は、活性層２４の側方に延在する遮光部３１ｃを有しているので半導体膜２０の側面からの光放出を更に抑えることが可能となる。
【００５４】
半導体発光素子４は、ｎ電極３１およびｐ電極３２がはんだ等の接合材を介して図示しない実装基板上に搭載される。ｎ型半導体層２２の表面２２ｂが光放出面となることから、より内側に配置された電流誘導部５０Ｘおよび５０Ｙを、矩形環状に伸長する方向において不連続とすることにより、光取り出し効率を向上させることができる。
【００５５】
本発明の実施例３に係る半導体発光素子によれば、上記した実施例１および実施例２に係るフェイスアップ型の半導体発光素子と同様の効果を得ることができる。
【００５６】
以上の説明から明らかなように、本発明の各実施例に係る半導体発光素子によれば、ｎ型半導体層２２内にｎ型半導体層の導電率よりも高い導電率を有する電流誘導部５０が設けられる故、半導体膜２０内における電流拡散が促進され、電流集中が緩和される。その結果、半導体膜２０内における電流密度が均一化され輝度むらの解消および発光効率の改善を達成することができる。半導体膜内における電流集中が緩和されることから結晶の破壊や電極材料のマイグレーションも防止することができ、信頼性の向上を図ることが可能となる。また、半導体膜２０内においてｎ電極の埋設部３１ａと電流誘導部５０が対向面を形成するように配置される故、半導体膜２０内の積層方向における電流拡散も促進され、これによって、順方向電圧の低減を図ることが可能となる。また、埋設部３１ａによりｎ電極３１とｎ型半導体層２２との接触面積が確保される故、発光部面積を確保しつつｎ電極の面積を拡大したのと同様の効果を得ることができる。また、ｎ電極３１および電流誘導部５０が活性層２４を囲むように配置される故、半導体膜２０の側面からの光放出が抑制される。これにより、蛍光体を用いた光の混色のコントロールが容易となる。
【符号の説明】
【００５７】
２０  半導体膜
２２  ｎ型半導体層
２４  活性層
２６  ｐ型半導体層
３１  ｎ電極
３１ａ  埋設部
３１ｃ  遮光部
３２  ｐ電極
３３  透明電極
３４  ｐ電極パッド
５０  電流誘導部
【図１】
0005628056.tif 000002
【図２】
0005628056.tif 000003
【図３】
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【図４】
0005628056.tif 000005
【図５】
0005628056.tif 000006
【図６】
0005628056.tif 000007
【図７】
0005628056.tif 000008
【図８】
0005628056.tif 000009
【図９】
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