(57)【特許請求の範囲】
【請求項１】
基板と、この基板上に局所的に形成された半導体層と、この半導体層上に形成されたゲート絶縁膜と、このゲート絶縁膜上における前記半導体層の直上域の一部に形成されたゲート電極と、前記ゲート絶縁膜及び前記ゲート電極上に形成された電極保護絶縁膜と、を有し、
前記ゲート絶縁膜は、前記半導体層の側面上にも形成され、更に前記基板上を前記半導体層の側面から前記半導体層の周辺に延伸するように形成されており、
前記ゲート絶縁膜における前記ゲート電極の直下域を除く部分の膜厚は、前記ゲート電極の直下域に位置する部分の膜厚よりも薄く形成され、
前記半導体層上の領域で、前記電極保護絶縁膜で覆われる前記ゲート絶縁膜の段差において、膜厚の厚い部分の膜厚をＡ、膜厚の厚い部分の膜厚と膜厚の薄い部分の膜厚の差をＢとしたとき、比（Ｂ／Ａ）の値が０．０１乃至０．２４であり、
前記ゲート絶縁膜と前記電極保護絶縁膜との界面における金属の濃度が、１×１０１１原子／ｃｍ２以下であることを特徴とする半導体装置。
【請求項２】
凹部が前記ゲート電極の直下域の端部の前記ゲート絶縁膜に形成され、前記凹部は、前記電極保護絶縁膜によって埋め戻されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記金属が、Ａｌ、Ｃｒ、Ｍｏ、Ｗ、Ｎｂ、Ｔａ及びＮｄからなる群から選択された１種又は２種以上の金属であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体層には、ソース領域、ドレイン領域及びＬＤＤ領域が形成されており、前記ゲート絶縁膜の前記ＬＤＤ領域の直上域におけるキャリアの捕獲面密度をＤｔｒとし、前記ＬＤＤ領域におけるキャリアの体積濃度をＣＬＤＤとするとき、比（Ｄｔｒ／ＣＬＤＤ）の値が０．４以下であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
例えば、アクティブマトリクス型液晶フラットパネルディスプレイの駆動用デバイスとして、ガラス基板等の絶縁性基板上に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴともいう）が形成された半導体装置が広く知られている。近時、このような半導体装置の多機能化及び微細化により、高い耐久性及び信頼性を有するＴＦＴが必要とされている。
【０００３】
このように、ＴＦＴにおいて高い耐久性及び信頼性を実現するために、低濃度ドレイン領域（Lightly Doped Drain：以下、ＬＤＤ領域ともいう）を設けたＴＦＴが開発されている。しかしながら、このようなＬＤＤ構造を備えたＴＦＴを製造する際には、半導体層上にゲート絶縁膜及びゲート電極を形成した後に、ゲート電極をマスクとしてゲート絶縁膜越しに半導体層に不純物イオンを注入するため、ゲート絶縁膜が不純物イオンの通過によって劣化してしまい、ＬＤＤ領域を設けても十分な信頼性を確保できない場合がある。これは、イオンが通過したゲート絶縁膜内にキャリアを捕獲する要素（キャリアトラップ）が形成されることによると考えられている。
【０００４】
通常、ＴＦＴにおいては、ゲート絶縁膜をパターニングせずに基板全面に残している。これは、アイランド状にパターニングされた半導体層とその上に形成される層との間の絶縁性を保つためである。このため、ＬＤＤ領域を形成する際に注入されるイオンは、ゲート絶縁膜におけるゲート電極の直下域からはみ出した部分に注入される。従って、この部分のゲート絶縁膜がダメージを受け、特性が劣化する。また、必要に応じて半導体層に対して水素プラズマ処理が施されるが、水素プラズマ処理によってもゲート絶縁膜はダメージを受け、特性が劣化する。更に、ゲート絶縁膜中に金属が混入することにより、ゲート絶縁膜の特性が劣化する。
【０００５】
更にまた、通常、ガラス基板上にＴＦＴを形成する場合には、プラズマＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）又はスパッタリング法によりゲート絶縁膜を形成するが、これらの方法では、ゲート絶縁膜中に固定電荷が取り込まれやすい。そして、このゲート絶縁膜中の固定電荷はＬＤＤの不純物濃度に影響し、ＴＦＴの特性を変動させる。
【０００６】
特許文献１には、ゲート電極形成後に、ゲート絶縁膜におけるゲート電極の直下域からはみ出た部分を、その膜厚方向に途中まで除去する技術が開示されている。特許文献１には、これにより、ゲート絶縁膜におけるイオン注入によりダメージを受けた部分を取り除くことができると記載されている。
【０００７】
また、特許文献２には、絶縁性基板上に下地絶縁膜及びゲート絶縁膜等の絶縁膜を形成した後、この絶縁膜を電解液に浸漬する技術が開示されている。特許文献２には、これにより、絶縁膜中の固定電荷を除去することができ、ＴＦＴの電気特性を改善できると記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３１７７３６０号公報
【特許文献２】特開平１０−２７９１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述の従来の技術には、以下に示すような問題点がある。特許文献１に記載されているように、ゲート絶縁膜におけるゲート電極の直下域からはみ出た部分をその膜厚方向に途中まで除去しただけでは、ＴＦＴの特性を安定化する効果は不十分である。また、特許文献２に記載されているように、下地絶縁膜及びゲート絶縁膜等の絶縁膜を電解液に浸漬しても、ＴＦＴの特性を安定化する効果は不十分である。
【００１０】
本発明はかかる問題点に鑑みてなされたものであって、ＴＦＴの特性が十分に安定した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明の半導体装置は、
基板と、この基板上に局所的に形成された半導体層と、この半導体層上に形成されたゲート絶縁膜と、このゲート絶縁膜上における前記半導体層の直上域の一部に形成されたゲート電極と、前記ゲート絶縁膜及び前記ゲート電極上に形成された電極保護絶縁膜と、を有し、
前記ゲート絶縁膜は、前記半導体層の側面上にも形成され、更に前記基板上を前記半導体層の側面から前記半導体層の周辺に延伸するように形成されており、
前記ゲート絶縁膜における前記ゲート電極の直下域を除く部分の膜厚は、前記ゲート電極の直下域に位置する部分の膜厚よりも薄く形成され、
前記半導体層上の領域で、前記電極保護絶縁膜で覆われる前記ゲート絶縁膜の段差において、膜厚の厚い部分の膜厚をＡ、膜厚の厚い部分の膜厚と膜厚の薄い部分の膜厚の差をＢとしたとき、比（Ｂ／Ａ）の値が０．０１乃至０．２４であり、
前記ゲート絶縁膜と前記電極保護絶縁膜との界面における金属の濃度が、１×１０１１原子／ｃｍ２以下であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、キャリアトラップが少ないＴＦＴを得ることができ、ＴＦＴの特性が十分に安定した信頼性が高い半導体装置を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）乃至（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。
【図３】（ａ）乃至（ｃ）は、本実施形態に係る半導体装置の製造方法をその工程順に示す断面図であり、図２（ｄ）の次の工程を示す。
【図４】（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法をその工程順に示す断面図であり、図３（ｃ）の次の工程を示す。
【図５】（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法をその工程順に示す断面図であり、図４（ｂ）の次の工程を示す。
【図６】本実施形態において、エッチング後のゲート絶縁膜の形状を示す断面図である。
【図７】横軸にゲート絶縁膜の減厚率をとり、縦軸にＴＦＴのしきい値電圧の変化量をとって、減厚率がＴＦＴの特性に及ぼす影響を示すグラフ図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は、本実施形態に係る半導体装置を示す断面図である。図１に示すように、本実施形態に係る半導体装置においては、ガラス等からなる絶縁性基板１が設けられており、この絶縁性基板１上の全面には、シリコン酸化膜、シリコン窒化膜又はそれらの積層膜からなり、膜厚が例えば１００乃至１０００ｎｍである下地層２が形成されている。また、下地層２上には、複数のＴＦＴ２１が設けられている。下地層２は、絶縁性基板１に含まれるアルカリ金属等が、ＴＦＴ２１中に拡散することを防止するものである。
【００１５】
以下、ＴＦＴ２１の構成について説明する。下地層２上には、島状にパターニングされた半導体層３が局所的に設けられている。半導体層３は、例えばアモルファスシリコンからなり、膜厚は例えば３０乃至１００ｎｍである。半導体層３には、ＴＦＴ２１のしきい値制御を目的として、微量のボロン又はリン等の不純物が混入されている。なお、半導体層３は、アモルファスシリコンよりも特性が優れる結晶化シリコンにより形成されていてもよい。半導体層３の両端部は、不純物が高濃度に注入されており、夫々ソース領域６及びドレイン領域７となっている。また、半導体層３におけるソース領域６に接する領域の上部及びドレイン領域７に接する領域の上部は、不純物がソース領域６及びドレイン領域７よりも低濃度に注入されたＬＤＤ領域８となっている。そして、ＬＤＤ領域８間の領域がチャネル領域となっている。即ち、半導体層３において、ソース領域６、ＬＤＤ領域８、チャネル領域、ＬＤＤ領域８及びドレイン領域７が、この順に一列に配列されている。
【００１６】
また、下地層２上の全面には、半導体層３を覆うように、ゲート絶縁膜４が形成されている。ゲート絶縁膜４は、シリコン酸化膜、シリコン窒化膜、又はこれらの積層膜からなり、その膜厚は例えば５０乃至３００ｎｍである。ゲート絶縁膜４の上面における半導体層３のチャネル領域の直上域には、その周囲よりも上方に突出した凸部４ａが形成されている。凸部４ａの膜厚と比較して、ゲート絶縁膜４の凸部４ａ以外の部分の膜厚は、エッチングにより減厚されて薄くなっている。凸部４ａの膜厚をＡとし、凸部４ａの膜厚と凸部４ａ以外の部分の膜厚との差をＢとするとき、比（Ｂ／Ａ）の値は０．０１乃至０．６５である。この比（Ｂ／Ａ）の値を百分率で表示した値が、ゲート絶縁膜４をエッチングする際の減厚率である。即ち、本実施形態においては、減厚率は１乃至６５％である。この減厚率は、ゲート電極の直下域に位置するゲート絶縁膜の厚さ（Ａ）に対するゲート絶縁膜のゲート電極からはみ出した部分の掘り込まれた深さ（Ｂ）の比に等しい。
【００１７】
更に、ゲート絶縁膜４の凸部４ａの直上域には、ゲート電極５が形成されている。ゲート電極５は、不純物が混入されたシリコン又は金属からなり、その膜厚は例えば５０乃至１０００ｎｍである。ゲート絶縁膜４上の全面には、ゲート電極５を覆うように、電極保護絶縁膜９が設けられている。電極保護絶縁膜９は、シリコン酸化膜、シリコン窒化膜又はそれらの積層膜からなり、その膜厚は例えば１０乃至５００ｎｍである。電極保護絶縁膜９は、その形成後に表層部の全面がエッチング除去されている。
【００１８】
ゲート絶縁膜４及び電極保護絶縁膜９におけるソース領域６、ドレイン領域７及びゲート電極５の直上域には、夫々ソース領域６、ドレイン領域７及びゲート電極５まで到達するコンタクトホール１０が形成されている。また、コンタクトホール１０の内部及び電極保護絶縁膜９上におけるコンタクトホール１０の直上域を含む領域には、電極膜１１が形成されており、夫々、ソース領域６、ドレイン領域７又はゲート電極５に接続されている。なお、図１においては、便宜上、ゲート電極５に接続された電極膜１１は図示を省略されている。半導体層３、ゲート絶縁膜４、ゲート電極５、電極保護絶縁膜９、コンタクトホール１０及び電極膜１１により、ＴＦＴ２１が構成されている。
【００１９】
なお、電極保護絶縁膜９は、ゲート電極５と電極膜１１との間の絶縁性を確保すると共に、この半導体装置の製造工程において、ソース領域６、ドレイン領域７及びＬＤＤ領域８に混入された不純物を活性化させるための熱処理を施す際に、ゲート電極５がゲート絶縁膜４から剥離することを防止するものである。また、ＴＦＴ２１の用途によっては、電極保護絶縁膜９及び電極膜１１の上方に、他の電極膜、パッシベーション膜、層間絶縁膜、平坦化膜及び容量絶縁膜等（いずれも図示せず）が適宜形成されている。
【００２０】
次に、本実施形態の動作について説明する。本実施形態に係る半導体装置は、その製造過程において、ゲート電極５を形成するときにゲート絶縁膜４内に金属等が混入し、半導体層３に不純物を注入するときにゲート絶縁膜４内にダメージが発生することにより、ゲート絶縁膜４内にキャリアトラップが導入される。このキャリアトラップは、ゲート絶縁膜４の表層に集中する。しかし、本実施形態においては、ゲート絶縁膜４の表層がエッチングにより除去されているため、このキャリアトラップが取り除かれている。また、このとき、ゲート絶縁膜４の減厚率が１乃至６５％であるため、ゲート電極５の直下域にボイドが発生することがなく、ゲート絶縁膜４の絶縁耐圧を確保できる。
【００２１】
また、半導体装置の製造過程において、半導体層３内に注入された不純物を活性化するための熱処理及び半導体層３を終端処理するための水素プラズマ処理を行う際に、電極保護絶縁膜９内にキャリアトラップが導入される。このキャリアトラップは、電極保護絶縁膜９の表層に集中する。しかし、本実施形態においては、電極保護絶縁膜９がエッチングされておりその表層が除去されているため、このキャリアトラップが取り除かれている。このように、本実施形態に係る半導体装置においては、ゲート絶縁膜４内及び電極保護絶縁膜９内からキャリアトラップが除去されているため、ＴＦＴ２１にバイアスストレスが印加されても、キャリアトラップにキャリアが捕獲されることが少なく、しきい値電圧が変動することを抑制できる。
【００２２】
このように、本実施形態によれば、ＴＦＴを作製する過程で半導体装置内に不可避的に導入されるキャリアトラップを効果的に除去することにより、バイアスストレスが印加されたときにＴＦＴのしきい値電圧が変動することを抑制し、ＴＦＴの特性を安定化させることができる。これにより、信頼性が高いＴＦＴを備えた半導体装置を得ることができる。
【００２３】
次に、本発明の第２の実施形態について説明する。本実施形態に係る半導体装置は、前述の第１の実施形態に係る半導体装置と比較して、ゲート絶縁膜４と電極保護絶縁膜９との界面の金属濃度が１．０×１０１１原子／ｃｍ２以下となっている点が異なっている。なお、本実施形態においても、前述の第１の実施形態と同様に、ゲート絶縁膜４における凸部４ａ以外の部分の上面がゲート絶縁膜４をエッチング可能な洗浄液によりエッチングされているが、その減厚率は必ずしも１乃至６５％には限定されず、電極保護絶縁膜９との界面の金属濃度が上述の範囲内になるようにエッチングされていればよい。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００２４】
次に、本実施形態の動作について説明する。本実施形態に係る半導体装置は、その製造過程において、スパッタリング法又はＣＶＤ法により導電膜を成膜し、この導電膜をエッチングすることによってゲート電極５を形成している。このとき、スパッタリング、ＣＶＤ又はエッチングを行うチャンバーの内壁を構成する金属が、ゲート絶縁膜４上に堆積し、この金属がＴＦＴ形成後にもゲート絶縁膜４と電極保護絶縁膜９との界面に残留し、キャリアトラップとして作用する。この金属は、例えば、Ａｌ、Ｃｒ、Ｍｏ、Ｗ、Ｎｂ、Ｔａ及びＮｄからなる群から選択された１種又は２種以上の金属である。
【００２５】
これに対して、本実施形態においては、ゲート電極５を形成した後に、ゲート絶縁膜４の上面を洗浄液によりエッチングし、ゲート絶縁膜４上に堆積された金属を除去している。この結果、ゲート絶縁膜４と電極保護絶縁膜９との界面の金属濃度は１．０×１０１１原子／ｃｍ２以下となる。これにより、キャリアトラップが減少し、ＴＦＴの特性が安定する。なお、上述の如く、ゲート電極５の形成後にゲート絶縁膜４をエッチングすることにより、ゲート絶縁膜４におけるゲート電極５の直下域はエッチングされずに残り、凸部４ａが形成される。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００２６】
次に、本発明の第３の実施形態について説明する。本実施形態に係る半導体装置は、前述の第１の実施形態に係る半導体装置と比較して、ゲート絶縁膜４のＬＤＤ領域８の直上域に相当する部分におけるキャリアの捕獲面密度Ｄｔｒと、ＬＤＤ領域８における不純物の体積濃度ＣＬＤＤとの比（Ｄｔｒ／ＣＬＤＤ）の値が、０．４以下である点が異なっている。なお、捕獲面密度とは、ゲート絶縁膜４のＬＤＤ領域８の直上域に相当する部分におけるキャリアトラップの捕獲断面積の総和を、前記部分と半導体層３との界面の面積で除した値である。また、本実施形態においても、前述の第１の実施形態と同様に、ゲート絶縁膜４における凸部４ａ以外の部分の上面がエッチングされているが、ゲート絶縁膜４の減厚率は必ずしも１乃至６５％には限定されない。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００２７】
本実施形態によれば、前記比（Ｄｔｒ／ＣＬＤＤ）の値を０．４以下とすることにより、ＬＤＤ領域８におけるキャリアが捕獲されにくくなり、ＴＦＴのしきい値電圧が変動しにくくなる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００２８】
次に、本発明の第４の実施形態について説明する。本実施形態は、前述の第１の実施形態に係る半導体装置の製造方法の実施形態である。図２（ａ）乃至（ｄ）、図３（ａ）乃至（ｃ）、図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００２９】
先ず、図２（ａ）に示すように、ガラス等からなる絶縁性基板１上に、シリコン酸化膜、シリコン窒化膜又はこれらの積層膜を、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）により、例えば１００乃至１０００ｎｍの膜厚に成膜することにより、下地層２を形成する。この下地膜２は、絶縁性基板１内に含まれるアルカリ金属等が、後の工程で実施される熱処理により、下地層２上に形成されるＴＦＴ２１（図１参照）中に拡散することを抑制するものである。
【００３０】
次に、図２（ｂ）に示すように、この下地層２上の全面に、ＣＶＤ法によりアモルファスシリコン層３ａを例えば３０乃至１００ｎｍの膜厚に成膜する。このとき、生産時間を短縮するために、下地層２及びアモルファスシリコン層３ａは、同一のプラズマＣＶＤ装置を使用して連続的に形成することが望ましい。即ち、下地層２の形成後に大気暴露することなく引き続きアモルファスシリコン層３ａを形成することが好ましい。また、ＴＦＴのしきい値制御を目的として、微量のボロン又はリン等の不純物を、アモルファスシリコン層３ａの成膜時又は成膜後に混入させる、なお、形成するＴＦＴの用途により、アモルファスシリコン層３ａの替わりに、特性がより優れる結晶化シリコン層を形成してもよい。結晶化シリコン層はＣＶＤ法により形成するか、又は、前駆体としてアモルファスシリコン層を形成した後に、エキシマレーザ等を照射してこのアモルファスシリコン層を結晶化させることにより形成する。
【００３１】
図２（ｃ）に示すように、アモルファスシリコン層３ａ（図２（ｂ）参照）に対してリソグラフィ及びドライエッチングを施すことによって、アモルファスシリコン層３ａを所望の形状にパターニングし、半導体層３を形成する。その後、下地層２上の全面に、ＣＶＤ法、ＰＶＤ法（Physical Vapor Deposition法：物理蒸着法）、プラズマ酸化法、及び高圧下での水蒸気による酸化のいずれかの方法により、シリコン酸化膜、シリコン窒化膜又はこれらの積層膜を例えば５０乃至３００ｎｍの膜厚に形成する。このプロセスは、絶縁性基板１が大きく変形する温度よりも低い温度、例えば６００℃以下の温度で実施する。これにより、半導体層３を覆うように、ゲート絶縁膜４が形成される。
【００３２】
次に、図２（ｄ）に示すように、ゲート絶縁膜４上の全面に、スパッタリング法によって金属膜を成膜するか、ＣＶＤ法等によって不純物を含むシリコン膜を形成するか、又はそれらの積層膜を形成することにより、膜厚が例えば５０乃至１０００ｎｍの導電膜を成膜する。なお、上述のシリコン膜に含有させる不純物とは、例えばボロン又はリンであり、その種類は形成するＴＦＴの用途によって異なる。次に、この導電膜上にレジストパターン（図示せず、以下、レジストパターンは図示しない）を形成し、このレジストパターンをマスクとして導電膜をエッチングしてパターニングし、ゲート電極５を形成する。このとき、エッチングとして、ドライエッチング、ウェットエッチング又はその両手段を実施する。その後、このレジストパターンを除去する。なお、このゲート電極５の形成工程において、ゲート絶縁膜４内に金属類が導入され、キャリアを捕獲する要素、即ち、キャリアトラップが発生する。
【００３３】
次に、図３（ａ）に示すように、ゲート絶縁膜４上にレジストパターンを形成し、このレジストパターンをマスクとして半導体層３にリン又はボロン等の不純物を高濃度に注入し、半導体層３の両端部にソース領域６及びドレイン領域７を形成する。その後、レジストパターンを剥離する。その後、ゲート電極５をマスクとして、リン又はボロン等の不純物をソース領域６及びドレイン領域７を形成したときよりも低濃度で注入し、半導体層３におけるソース領域６に接する領域の上部及びドレイン領域７に接する領域の上部にＬＤＤ領域８を形成する。このとき、半導体層３におけるＬＤＤ領域８間の領域が、チャネル領域となる。なお、ＬＤＤ領域８を形成せずに、半導体層３におけるソース領域６及びドレイン領域７とゲート電極５の直下域との間の領域をオフセット領域としてもよい。
【００３４】
この半導体層３に不純物を注入する工程において、シリコン酸化膜、シリコン窒化膜又はそれらの積層膜からなるゲート絶縁膜４を不純物イオンが通過すると、ゲート絶縁膜４内においてシリコンと酸素との結合又はシリコンと窒素との結合が切れ、キャリアトラップが発生する。また、金属類がゲート絶縁膜４内に混入することによっても、キャリアトラップが発生する。なお、ＬＤＤ領域８を形成することなく、即ち、低濃度な不純物を注入することなく、半導体層３にオフセット領域を形成する場合においても、ゲート電極を形成する際のドライエッチング及び／又はウェットエッチングによって、オフセット領域上のゲート絶縁膜がダメージを受けるので、やはりキャリアトラップが発生する。
【００３５】
次に、このゲート電極５まで形成した基板を、機能水を使用して洗浄する。機能水とは、水素水、オゾン水及び炭酸水等の総称であり、機能水を使用する洗浄工程とは、水素水を使用する洗浄工程、オゾン水を使用する洗浄工程、及び炭酸水を使用する洗浄工程の各工程を総称する表現であり、表面のレジスト及び金属等の残留物を除去するために実施する。特に、水素水を用いた洗浄工程に続いてオゾン水を用いた洗浄工程を行うとより効果的である。また、機能水を用いた洗浄の前に紫外線を照射すると、表面に付着した有機物を分解でき、機能水を用いた洗浄による洗浄効果を向上させることができる。更に、この洗浄は、機能水を溜めた槽に基板を浸漬させる方法で行ってもよいが、基板全面で均一な処理を行うために、基板を回転させた状態でゲート絶縁膜上に機能水を滴下するスピン洗浄方法を用いることが望ましい。
【００３６】
次に、図３（ｂ）に示すように、機能水により洗浄した基板を、ゲート絶縁膜４をエッチング可能な洗浄液で洗浄し、ゲート絶縁膜４の表層をエッチングする。ゲート絶縁膜４をエッチング可能な洗浄液には、例えば、フッ化水素を含有した水溶液を使用し、例えば、希フッ酸、又はフッ化アンモニウムを含有したバッファードフッ酸（ＢＨＦ）を使用する。この洗浄により、ゲート絶縁膜４におけるゲート電極５の直下域を除く部分の表層を除去し、前述のキャリアトラップを除去することができる。この結果、ゲート絶縁膜４の上層におけるゲート電極５の直下域に相当する部分がエッチングされずに残留し、他の部分がエッチングされることにより、凸部４ａが形成される。このとき、凸部４ａの膜厚Ａに対する凸部４ａの膜厚とそれ以外の部分の膜厚との差Ｂの割合、即ち、エッチング前のゲート絶縁膜４の膜厚Ａに対するエッチングによって除去された膜厚Ｂの割合（Ｂ／Ａ）を０．０１乃至０．６５とし、即ち、減厚率を１乃至６５％とする。この洗浄は、洗浄液を溜めた槽に基板を浸漬させる方法で行ってもよいが、基板全面で均一な処理を行うために、基板を回転させた状態でゲート絶縁膜４上に洗浄液を滴下するスピン洗浄方法を用いることが望ましい。
【００３７】
次に、図３（ｃ）に示すように、ＣＶＤ法等により、シリコン酸化膜、シリコン窒化膜又はこれらの積層膜を、例えば１０乃至５００ｎｍの厚さに形成する。これにより、ゲート絶縁膜４上に、ゲート電極５を覆うように、電極保護絶縁膜９を形成する。
【００３８】
次に、図４（ａ）に示すように、電極保護絶縁膜９まで形成した基板を炉に装入し、例えば３００乃至７００℃の熱処理を施す。これにより、半導体層３中に混入された不純物を活性化する。このとき、電極保護絶縁膜９が、ゲート電極５がゲート絶縁膜４から剥離することを防止する。なお、この熱処理は、エキシマレーザを照射することによって行ってもよい。この場合も、炉を使用する場合と同様に、電極保護絶縁膜９によってゲート電極５の剥離を防止することができる。
【００３９】
次に、図４（ｂ）に示すように、半導体層３中の終端されていないダングリングボンドを終端させるために、熱処理後の基板に対して水素プラズマ処理を行う。なお、このダングリングボンドを終端させないと、例えば移動度の低下といったＴＦＴの電気特性の劣化を引きおこす。しかしながら、この処理によって、電極保護絶縁膜９はプラズマによるダメージを受け、キャリアを捕獲するキャリアトラップが生成される。
【００４０】
次に、図５（ａ）に示すように、機能水による洗浄を行い、電極保護絶縁膜９の表面に付着した残留物を除去する。この洗浄は、機能水を溜めた槽に基板を浸漬させることにより行ってもよいが、基板全面で均一な処理を行うために、基板を回転させた状態で電極保護絶縁膜９上に機能水を滴下するスピン洗浄法を用いることが望ましい。また、前述のゲート絶縁膜４に対する洗浄と同様に、水素水を用いた洗浄工程に続いてオゾン水を用いた洗浄工程を行うとより効果的である。更に、機能水を用いた洗浄の前に紫外線を照射すると、表面に付着した有機物を分解でき、機能水による洗浄の効果をより一層向上させることができる。
【００４１】
次に、この基板を、電極保護絶縁膜９をエッチング可能な洗浄液で洗浄をする。このような洗浄液として、例えば、バッファードフッ酸を使用する。この洗浄により、電極保護絶縁膜９の表層部の全面がエッチング除去される。これにより、電極保護絶縁膜９内に生成されたキャリアトラップを除去することができる。この洗浄は、洗浄液を溜めた槽に基板を浸漬させることにより行ってもよいが、基板全面で均一な処理を行うために、基板を回転させた状態で電極保護絶縁膜９上に洗浄液を滴下するスピン洗浄法を用いることが望ましい。
【００４２】
次に、図５（ｂ）に示すように、電極保護絶縁膜９及びゲート電極膜４に対してリソグラフィ及びエッチングを行い、電極保護絶縁膜９及びゲート電極膜４におけるソース領域６の直上域及びドレイン領域７の直上域、並びに電極保護絶縁膜９におけるゲート電極５の直上域に、夫々コンタクトホール１０を形成する。コンタクトホール１０は、夫々、ソース領域６、ドレイン領域７及びゲート電極５に到達するように形成する。なお、図５（ｂ）においては、便宜上、ゲート電極５の直上域に位置するコンタクトホール１０は図示を省略されている。エッチングは、ドライエッチング、ウェットエッチング又はその両手段により実施する。
【００４３】
次に、図１に示すように、スパッタリング法により、コンタクトホール１０内及び電極保護絶縁膜９上に金属膜を成膜し、これをパターニングすることにより、ソース領域６、ドレイン領域７及びゲート電極５に夫々接続された電極膜１１を形成する。このとき、電極保護絶縁膜９により、ゲート電極５と電極膜１１との間の絶縁性を確保することができる。これにより、半導体層３、ゲート絶縁膜４、ゲート電極５、電極保護絶縁膜９及び電極膜１１からなるＴＦＴ２１を形成する。なお、金属膜のパターニングは、リソグラフィ及びエッチングにより行い、エッチングは、ドライエッチング、ウェットエッチング又はその両手段により行う。その後、ＴＦＴの用途に応じて、この電極膜１１の上に、他の電極膜、パッシベーション膜、層間絶縁膜、平坦化膜、容量絶縁膜等を適宜形成する。これにより、前述の第１の実施形態に係る半導体装置を製造することができる。
【００４４】
次に、本発明の構成要件における数値限定理由、即ち、半導体層３に不純物イオンを注入した後にゲート絶縁膜４をエッチングする際の減厚率を１乃至６５％とする理由について説明する。図６は、エッチング後のゲート絶縁膜の形状を示す断面図であり、図７は、横軸にゲート絶縁膜の減厚率をとり、縦軸にＴＦＴのしきい値電圧の変化量をとって、減厚率がＴＦＴの特性に及ぼす影響を示すグラフ図である。図６に示すように、ゲート絶縁膜４をエッチング可能な洗浄液で洗浄すると、ゲート絶縁膜４がウェットエッチングされる。このウェットエッチングは等方的なエッチングであるため、洗浄液がゲート電極５の直下域にも回りこみ、ゲート電極５の直下域の端部、即ち凸部４ａの側方に、凹部４ｂが形成されてしまう。この凹部４ｂが小さければ、後の工程で電極保護絶縁膜９を形成したときに、凹部４ｂを埋め戻すことができる。しかし、凹部４ｂが大きいと、この凹部４ｂを電極保護絶縁膜９により埋め戻すことが困難になる。そして、凹部４ｂにおける電極保護絶縁膜９により埋め戻すことができなかった部分はボイドとなり、この部分の絶縁耐圧が低下し、電界が印加されたときに破壊されやすくなる。
【００４５】
図７は、チャネル幅が４μｍであり、チャネル長が４ｍｍであり、ＬＤＤ領域の幅が１．２μｍである複数のＰチャネル型ＴＦＴについて、ゲート絶縁膜４に対する減厚率を相互に異ならせて、各ＴＦＴに対して、ドレイン・ソース間電圧（Ｖｄｓ）を０Ｖとし、ゲート・ソース間電圧（Ｖｇｓ）を＋１１Ｖとするバイアスストレスを１００時間印加したときのしきい値電圧の変化量ΔＶｔｈを示している。図７に示すように、ゲート絶縁膜４に対する減厚率が０％の場合、即ち、ゲート絶縁膜４をエッチングしない場合は、バイアスストレスを印加することにより、ＴＦＴのしきい値電圧が大きく変動する。これに対して、減厚率を１％以上とすると、バイアスストレスに起因するしきい値電圧の変動を抑制することができる。
【００４６】
しかしながら、減厚率が６５％を超えると、バイアスストレスに起因するしきい値電圧の変化量が、減厚率が６５％未満の場合と比較して大幅に増加してしまう。これは、減厚率の増加に従って凹部４ｂが大きくなり、その結果、凹部４ｂを電極保護絶縁膜９により完全に埋め戻すことができなくなってボイドが発生し、ゲート絶縁膜の絶縁耐圧が低下することに起因する。従って、ゲート絶縁膜の減厚率は、１乃至６５％とすることが好ましい。特に、図７に示すように、減厚率を１乃至２４％とすれば、バイアスストレスによるしきい値電圧の変化を抑制する効果がより顕著になる。このため、減厚率は１乃至２４％とすることがより好ましい。
【００４７】
次に、本実施形態の動作について説明する。本実施形態においては、図２（ｄ）に示すゲート電極５を形成する工程においてゲート絶縁膜４内に金属等が混入し、図３（ａ）に示す半導体層３に不純物を注入する工程においてゲート絶縁膜４内にダメージが発生することにより、ゲート絶縁膜４内にキャリアトラップが導入されるが、図３（ｂ）に示すように、ゲート絶縁膜４をエッチングしてその表層を除去することにより、このキャリアトラップを取り除くことができる。これは、キャリアトラップは、ゲート絶縁膜の表層に集中しているからである。また、このとき、ゲート絶縁膜４の減厚率を１乃至６５％とすることにより、ゲート電極５の直下域にボイドが発生することを防止し、ゲート絶縁膜４の絶縁耐圧を確保できる。
【００４８】
また、図４（ａ）に示す不純物を活性化するための熱処理及び図４（ｂ）に示す半導体層を終端処理するための水素プラズマ処理により、電極保護絶縁膜９内にキャリアトラップが導入されるが、図５（ａ）に示すように電極保護絶縁膜９をエッチングしてその表層を除去することにより、このキャリアトラップを取り除くことができる。このように、ゲート絶縁膜４及び電極保護絶縁膜９からキャリアトラップを除去することにより、ＴＦＴ２１にバイアスストレスが印加されても、キャリアトラップにキャリアが捕獲されることが少なく、しきい値電圧が変動することを抑制できる。
【００４９】
多機能な集積回路等を形成するＴＦＴは、例えば、ゲートとソース間、又はゲートとドレイン間に電圧が印加されたまま保持される状態（バイアス状態）で使用される場合がある。このような場合、ＬＤＤ領域上のゲート絶縁膜中にキャリアを捕獲する原因（キャリアトラップ）が存在すると、バイアス状態時にゲート絶縁膜中に流入したキャリアがこのキャリアトラップに捕獲され、ゲート絶縁膜中に蓄積される。また、電極保護絶縁膜中にキャリアトラップが存在すると、ＴＦＴで構成される半導体装置に電圧が印加されたときに、電極保護絶縁膜中にキャリアが蓄積される。これらのゲート絶縁膜中及び電極保護絶縁膜中に蓄積されたキャリアが形成する電界によって、ＬＤＤ領域に影響が現れ、この影響は、ＴＦＴの経時変化、例えば、しきい値電圧の変化となって出現する。ＬＤＤ領域上のゲート絶縁膜中にキャリアトラップが生成される理由としては、不純物イオンを注入することによって、シリコンと酸素若しくはシリコンと窒素との間のボンドが切れること、又はゲート電極形成工程及び不純物注入工程において金属類が混入すること等が挙げられる。
【００５０】
本実施形態においては、上述の如く、不純物注入工程後に機能水を用いた洗浄を行っているため、表面の残留物が除去される。そして、引き続き、ゲート絶縁膜をエッチング可能な洗浄液でゲート絶縁膜の洗浄を行っているため、上述のゲート絶縁膜中のキャリアトラップが除去される。
【００５１】
特に、この洗浄工程において、ゲート絶縁膜の減厚率を１％以上とすることによって、不純物の注入工程で生成されたキャリアトラップが存在する層を確実に除去することができる。一方、減厚率を６５％以下とすることによって、ボイドの生成を防止できるため、ゲート絶縁膜自体の絶縁耐圧を下げることがない。このように、減厚率の範囲を定めることによって、バイアス状態におけるＴＦＴの経時変化が少なく、信頼性が高いＴＦＴを形成することができる。
【００５２】
また、この後、半導体層内の不純物を活性化させるための熱処理を施し、次いで、半導体層を終端処理するための水素プラズマ処理を施す。しかしながら、近時、半導体装置が微細化することにより、ゲート絶縁膜とゲート電極との間の接触面積が減少し、また、ゲート電極を形成する材料の種類によっては、加熱されたときにゲート絶縁膜との間の密着性が低下することから、この不純物活性化熱処理の前に、不純物活性化熱処理時におけるゲート電極の剥離を抑制するための電極保護絶縁膜を形成する必要がある。また、終端している水素が脱離する温度は、不純物活性化熱処理時の処理温度よりも低いため、水素プラズマ処理の後に不純物活性化熱処理を行うと、不純物活性化熱処理工程において水素の脱離が発生してしまい、水素プラズマ処理の効果が低減してしまう。このため、水素プラズマ処理は、不純物活性化熱処理よりも後に行う必要がある。この結果、必然的に、電極保護絶縁膜の形成後に水素プラズマ処理を行うことになり、電極保護絶縁膜が水素プラズマによりダメージを受けてしまう。これにより、電極保護絶縁膜中にキャリアトラップが生成される。
【００５３】
このため、本実施形態においては、水素プラズマ処理工程後に機能水洗浄を行い、電極保護絶縁膜の表面から残留物を除去し、さらに続けて、電極保護絶縁膜をエッチングできる洗浄液で洗浄し、このキャリアトラップ除去している。これにより、バイアス状態においても、電極保護絶縁膜にキャリアが蓄積されにくくなる。
【００５４】
このように、本実施形態によれば、ＴＦＴを作製する過程で半導体装置内に不可避的に導入されるキャリアトラップを効果的に除去することにより、バイアスストレスが印加されたときにＴＦＴのしきい値電圧が変動することを抑制し、ＴＦＴの特性を安定させることができる。これにより、バイアスストレスによる劣化が抑制され、且つバイアスストレスに対して十分な絶縁耐圧を備えたＴＦＴを得ることができる。この結果、信頼性が高い半導体装置を得ることができる。
【００５５】
これに対して、前述の特許文献１に記載されているように、ゲート絶縁膜をその膜厚方向に途中まで除去しただけでは、水素プラズマ処理により電極保護絶縁膜内に導入されたキャリアトラップを除去することができず、ＴＦＴを安定化させる効果が不十分となる。また、特許文献２に記載されているように、不純物注入前にゲート絶縁膜を電解液に浸漬しても、セルフアライン方式の不純物注入工程においてゲート絶縁膜内に導入されたキャリアトラップを除去することはできず、また、電極保護絶縁膜内に導入されたキャリアトラップを除去することもできないため、ＴＦＴの特性を安定化する効果は不十分である。
【００５６】
なお、本実施形態においては、電極保護絶縁膜９を形成した後、水素プラズマ処理を施す例を示したが、水素プラズマ処理に要する時間を短縮するために、電極保護絶縁膜を水素プラズマ処理前後の２回に分けて形成してもよい。但し、この場合は、１回目の電極保護絶縁膜の形成を不純物活性化熱処理よりも前に実施し、そのとき形成される電極保護絶縁膜の膜厚を、不純物活性化熱処理においてゲート電極が剥離しない程度の膜厚とすることが必要である。そして、１回目の電極保護絶縁膜の形成後に、不純物活性化熱処理及び水素プラズマ処理を行い、電極保護絶縁膜をエッチング可能な洗浄液により洗浄し、その後、２回目の電極保護絶縁膜の形成を行う。
【００５７】
次に、本発明の第５の実施形態について説明する。本実施形態は、前述の第２の実施形態に係る半導体装置の製造方法の実施形態である。本実施形態は、前述の第４の実施形態と比較して、ゲート絶縁膜４の上面をエッチングする際に、必ずしも減厚率を１乃至６５％に規定するのではなく、ゲート絶縁膜４の上面の金属濃度が１．０×１０１１原子／ｃｍ２以下となるようにエッチングする点が異なっている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００５８】
即ち、図２（ａ）乃至（ｄ）に示すように、絶縁性基板１上に下地層２、半導体層３、ゲート絶縁膜４及びゲート電極５をこの順に形成し、図３（ａ）に示すように、半導体層３に不純物を注入して、ソース領域６、ドレイン領域７及びＬＤＤ領域８を形成する。これらの工程は、前述の第４の実施形態と同様である。
【００５９】
次に、図３（ｂ）に示すように、基板を機能水により洗浄し、その後、ゲート絶縁膜４を、このゲート絶縁膜４をエッチング可能な洗浄液、例えば、バッファードフッ酸により洗浄する。これにより、ゲート絶縁膜４におけるゲート電極５の直下域に相当する部分以外の部分の上面がエッチングされ、ゲート絶縁膜４上に堆積された金属、例えば、Ａｌ、Ｃｒ、Ｍｏ、Ｗ、Ｎｂ、Ｔａ、Ｎｄが除去される。このとき、このエッチングは、ゲート絶縁膜４の上面における金属濃度が１．０×１０１１原子／ｃｍ２以下となるように行う。これにより、後の工程において電極保護絶縁膜９を形成したときに、ゲート絶縁膜４と電極保護絶縁膜９との界面における金属濃度が１．０×１０１１原子／ｃｍ２以下となる。なお、このとき、このエッチングによるゲート絶縁膜４の減厚率は、必ずしも１乃至６５％には限定されない。また、ゲート絶縁膜４をエッチング可能な洗浄液で洗浄をするときには、洗浄液を溜めた槽に基板を浸漬してもよいが、基板全面で均一な処理を行うためには、基板を回転させた状態で洗浄液をゲート絶縁膜４上に滴下するスピン洗浄法を用いることが望ましい。
【００６０】
以後の工程は、前述の第４の実施形態と同様である。即ち、図３（ｃ）に示すように、ゲート絶縁膜４及びゲート電極５上に電極保護絶縁膜９を形成し、図４（ａ）及び（ｂ）に示すように不純物活性化熱処理及び水素プラズマ処理を行い、図５（ａ）に示すように、電極保護絶縁膜９の上面を機能水で洗浄した後、電極保護絶縁膜９をエッチング可能な洗浄液により洗浄して電極保護絶縁膜９からキャリアトラップを除去し、図５（ｂ）及び図１に示すように、コンタクトホール１０及び電極膜１１を形成する。これにより、前述の第２の実施形態に係る半導体装置が製造される。
【００６１】
次に、本発明の構成要件における数値限定理由、即ち、ゲート絶縁膜４と電極保護絶縁膜９との界面における金属濃度を１．０×１０１１原子／ｃｍ２以下とする理由について説明する。表１に、ゲート絶縁膜４と電極保護絶縁膜９との界面におけるＡｌ濃度が相互に異なる３種類のＴＦＴに、バイアスストレスを１０時間印加したときのしきい値電圧の変化量を示す。各ＴＦＴはＰチャネル型ＴＦＴであり、そのチャネル幅は４μｍであり、チャネル長は４ｍｍであり、ＬＤＤ領域の幅は１．２μｍである。また、ドレイン・ソース間電圧（Ｖｄｓ）は０Ｖとし、ゲート・ソース間電圧（Ｖｇｓ）は＋１１Ｖとする。
【００６２】
【表１】
0005505815.tif 000002
【００６３】
ゲート絶縁膜４と電極保護絶縁膜９との界面における金属濃度が高いほど、しきい値電圧の変化量が増大する。表１に示すように、ＴＦＴ−Ａは、ゲート絶縁膜４と電極保護絶縁膜９との界面におけるＡｌ濃度が２．３×１０１２原子／ｃｍ２であり、しきい値電圧の変化量が４．９Ｖと大きい。これに対して、ＴＦＴ−Ｂ及びＴＦＴ−Ｃは、Ａｌ濃度が１．０×１０１１原子／ｃｍ２以下であり、しきい値電圧の変化量が０．１０Ｖ以下と小さい。なお、Ａｌ以外の金属についても、同様な傾向が認められる。従って、ゲート絶縁膜と電極保護絶縁膜との界面における金属濃度は、１．０×１０１１原子／ｃｍ２以下とすることが好ましい。
【００６４】
次に、本実施形態の動作について説明する。本実施形態においては、図２（ｄ）に示すゲート電極５の形成工程において、スパッタリング法又はＣＶＤ法により導電膜を成膜し、この導電膜をエッチングすることによりパターニングしている。このとき、スパッタリング、ＣＶＤ又はエッチングを行うチャンバーの内壁を構成する金属、例えば、Ａｌ、Ｃｒ、Ｍｏ、Ｗ、Ｎｂ、Ｔａ、Ｎｄ等の金属が、ゲート絶縁膜４上に堆積する。この結果、この金属がゲート絶縁膜４と電極保護絶縁膜９との界面に残留し、ＴＦＴの動作時にキャリアトラップとして作用する。
【００６５】
そこで、本実施形態においては、図２（ｄ）に示す工程においてゲート電極５を形成した後に、図３（ｂ）に示す工程において、ゲート絶縁膜４の上面を、ゲート絶縁膜４をエッチング可能な洗浄液により洗浄してエッチングし、ゲート絶縁膜４上に堆積された金属を除去する。このとき、ゲート絶縁膜４と電極保護絶縁膜９との界面の金属濃度は１．０×１０１１原子／ｃｍ２以下となるまで洗浄する。これにより、前記界面からキャリアトラップを除去し、ＴＦＴの動作を安定化させる。本実施形態における上記以外の動作及び効果は、前述の第４の実施形態と同様である。
【００６６】
次に、本発明の第６の実施形態について説明する。本実施形態は、前述の第３の実施形態に係る半導体装置の製造方法の実施形態である。本実施形態は、前述の第４の実施形態と比較して、ゲート絶縁膜４の上面をエッチングする際に、必ずしも減厚率を１乃至６５％に規定するのではなく、ゲート絶縁膜４のＬＤＤ領域８の直上域に相当する部分におけるキャリアの捕獲面密度Ｄｔｒと、ＬＤＤ領域８における不純物の体積濃度ＣＬＤＤとの比（Ｄｔｒ／ＣＬＤＤ）の値が０．４以下となるようにエッチングする点が異なっている。本実施形態における上記以外の構成は、前述の第４の実施形態と同様である。
【００６７】
即ち、図２（ａ）乃至（ｄ）及び図３（ａ）に示すように、前述の第４の実施形態と同様な工程により、絶縁性基板１上に下地層２、半導体層３、ゲート絶縁膜４及びゲート電極５をこの順に形成し、半導体層３に不純物を注入して、ソース領域６、ドレイン領域７及びＬＤＤ領域８を形成する。
【００６８】
次に、図３（ｂ）に示すように、機能水により基板を洗浄し、その後、ゲート絶縁膜４を、このゲート絶縁膜４をエッチング可能な洗浄液、例えば、バッファードフッ酸により洗浄する。この結果、ゲート絶縁膜４におけるゲート電極５の直下域に相当する部分以外の部分の上面がエッチングされ、キャリアトラップが除去される。このとき、ゲート絶縁膜４のＬＤＤ領域８の直上域に相当する部分におけるキャリアの捕獲面密度Ｄｔｒと、ＬＤＤ領域８における不純物の体積濃度ＣＬＤＤとの比（Ｄｔｒ／ＣＬＤＤ）の値が０．４以下となるまで洗浄する。なお、このエッチングによるゲート絶縁膜４の減厚率は、必ずしも１乃至６５％には限定されない。比（Ｄｔｒ／ＣＬＤＤ）の値は、ゲート絶縁膜４に対するエッチング量を調整して制御するか、又は、ＬＤＤ領域に注入する不純物量を調整して制御する。また、ゲート絶縁膜４をエッチング可能な洗浄液で洗浄をするときには、洗浄液を溜めた槽に基板を浸漬してもよいが、基板全面で均一な処理を行うためには、基板を回転させた状態で洗浄液をゲート絶縁膜４上に滴下するスピン洗浄法を用いることが望ましい。
【００６９】
以後の工程は、前述の第４の実施形態と同様である。即ち、図３（ｃ）乃至図５（ｂ）及び図１に示すように、ゲート絶縁膜４及びゲート電極５上に電極保護絶縁膜９を形成し、不純物活性化熱処理及び水素プラズマ処理を行い、電極保護絶縁膜９の上面を機能水で洗浄した後、電極保護絶縁膜９をエッチング可能な洗浄液により洗浄して電極保護絶縁膜９からキャリアトラップを除去し、コンタクトホール１０及び電極膜１１を形成する。これにより、前述の第３の実施形態に係る半導体装置が製造される。
【００７０】
次に、本発明の構成要件における数値限定理由、即ち、ゲート絶縁膜４のＬＤＤ領域８の直上域に相当する部分におけるキャリアの捕獲面密度Ｄｔｒと、ＬＤＤ領域８における不純物の体積濃度ＣＬＤＤとの比（Ｄｔｒ／ＣＬＤＤ）の値を０．４以下とする理由について説明する。表２に、ＬＤＤ領域８における不純物の体積濃度が相互に異なる３種類のＴＦＴについて、前述の比（Ｄｔｒ／ＣＬＤＤ）の値、及びこれらのＴＦＴに対して、バイアスストレスを５０時間印加したときのしきい値電圧の変化率を示す。前述の如く、比（Ｄｔｒ／ＣＬＤＤ）の値は、ゲート絶縁膜におけるＬＤＤ領域の直上域部分に存在するキャリアの捕獲面密度を、ＬＤＤ領域の不純物の体積濃度で規格化した値である。
【００７１】
【表２】
0005505815.tif 000003
【００７２】
比（Ｄｔｒ／ＣＬＤＤ）の値が増加するほど、しきい値電圧の変化率が増加する。表２に示すように、ＴＦＴ−Ｄ及びＴＦＴ−Ｅは、比（Ｄｔｒ／ＣＬＤＤ）の値が０．４以下であり、しきい値電圧の変化率は５％以下となっている。これに対して、ＴＦＴ−Ｆは、比（Ｄｔｒ／ＣＬＤＤ）の値が０．６５であり、しきい値電圧の変化率は２２％となっている。実用的には、しきい値電圧の変化率は５％以下に抑えることが好ましく、従って、比（Ｄｔｒ／ＣＬＤＤ）の値は０．４以下とすることが好ましい。
【００７３】
上述の如く、ゲート絶縁膜中にキャリアトラップが存在すると、ＴＦＴをバイアス状態にしたときに、このキャリアトラップにキャリアが捕獲される。そして、この捕獲されたキャリアが形成する電界が、半導体層中のキャリアを、この半導体層におけるゲート絶縁膜に接する表層部分に引き寄せる。このため、ＬＤＤ領域の電界緩和の効果が、ＬＤＤ領域の不純物濃度だけではなく、引き寄せられたキャリアの濃度にも影響されるようになり、ＴＦＴの特性が変動する。
【００７４】
そこで、本実施形態においては、上述の比（Ｄｔｒ／ＣＬＤＤ）の値を０．４以下に設定することによって、キャリアトラップに捕獲されたキャリアがＬＤＤ領域の電界緩和の効果に及ぼす影響を抑制することができる。この結果、バイアス状態になったときに経時変化が少ないＴＦＴ、即ち、信頼性が高いＴＦＴを形成することができる。
【００７５】
このように、本実施形態においては、ＬＤＤ領域のキャリア濃度に対するキャリアの捕獲面密度の比を０．４以下としているため、ＴＦＴにバイアスストレスが印加されたときに捕獲されるキャリア数が少なく、ＴＦＴの特性がバイアスストレスによって経時的に変化することを抑制できる。これにより、信頼性が高い半導体装置を得ることができる。本実施形態における上記以外の動作及び効果は、前述の第４の実施形態と同様である。
【００７６】
以下、本発明のより具体的な実施形態について説明する。先ず、本発明の第７の実施形態について説明する。本実施形態は、前述の第４の実施形態をより具体的に説明するものである。先ず、図２（ａ）に示すように、絶縁性基板１としてガラス基板を用意する。そして、このガラス基板上に、プラズマＣＶＤ法により厚さが３００ｎｍのシリコン酸化膜の単層を成膜し、下地層２とする。次に、図２（ｂ）に示すように、減圧ＣＶＤ法により膜厚が５０ｎｍのアモルファスシリコン層３ａを形成する。そして、ＸｅＣｌエキシマレーザアニール装置を使用して、アモルファスシリコン層３ａにＸｅＣｌエキシマレーザを照射して結晶化させ、結晶化シリコン層を形成する。
【００７７】
次に、図２（ｃ）に示すように、この結晶化シリコン層上にレジストパターンを形成し、このレジストパターンをマスクとしてドライエッチングを行い、結晶化シリコン層をアイランド形状にパターニングする。これにより、半導体層３を形成する。その後、レジストパターンを除去する。
【００７８】
次に、ゲート絶縁膜４として、プラズマＣＶＤ装置により、下地層２上に膜厚が１００ｎｍのシリコン酸化膜を成膜した後、大気暴露せずに同じ装置で、リンが微量に添加され、膜厚が１００ｎｍである微結晶シリコン層を連続して成膜する。次に、スパッタリング法により、膜厚が２００ｎｍのＣｒ層を成膜する。その後、レジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてドライエッチングを行ってＣｒ層及び微結晶シリコン層をパターニングし、図２（ｄ）に示すように、微結晶シリコン層及びＣｒ層からなるゲート電極５を形成する。
【００７９】
次に、図３（ａ）に示すように、ゲート絶縁膜４及びゲート電極５上に、半導体層３におけるソース領域６及びドレイン領域７を形成する予定の領域が開口されたレジストパターンを形成する。そして、イオン注入装置を用いて、このレジストパターンをマスクとしてボロンイオンを注入し、半導体層３内にソース領域６及びドレイン領域７を形成する。このとき、ボロンイオンの注入量を３×１０１５原子／ｃｍ２とし、加速エネルギーを８０ｋｅＶとする。その後、Ｏ２プラズマアッシング及びレジスト剥離液への浸漬を行ってレジストパターンを剥離する。次に、ゲート電極５をマスクとして、ソース領域６及びドレイン領域７を形成するときよりも低い濃度で半導体層３内にボロンを注入し、ＬＤＤ領域８を形成する。このとき、ボロンイオンの注入量を３×１０１３原子／ｃｍ２とし、加速電圧を３０ｋＶとする。
【００８０】
次に、図３（ｂ）に示すように、基板を回転させながら水素水を基板上に滴下し、基板を洗浄する。その後、続けてオゾン水を基板上に滴下して洗浄を行う。これにより、異物を除去する。更に続けて、濃度が０．５％の希フッ酸を基板上に滴下し、ゲート絶縁膜４におけるゲート電極５の直下域からはみ出した部分を洗浄し、エッチングする。このとき、ゲート絶縁膜４の減厚率が２％になるように、時間を制御して洗浄を行う。
【００８１】
次に、図３（ｃ）に示すように、プラズマＣＶＤ装置を使用して、ゲート絶縁膜４及びゲート電極５上に、電極保護絶縁膜９として、膜厚が４００ｎｍのシリコン酸化膜を成膜する。次に、図４（ａ）に示すように、基板を窒素ガスで充填したアニール炉内に装入し、温度が５００℃、時間が４時間の熱処理を行い、半導体層３内に注入した不純物を活性化させる。次に、図４（ｂ）に示すように、基板を真空チャンバー内に装入し、この真空チャンバー内に水素ガスを導入し、周波数が１３．５６ＭＨｚの高周波電界を印加して水素ガスを励起し、プラズマ化する。これにより、基板に対して１時間の水素プラズマ処理を施す。このときの処理温度は３５０℃とする。これにより、半導体層３に対して終端処理を行う。
【００８２】
次に、図５（ａ）に示すように、基板を回転させながら、水素水を基板上に滴下して洗浄を行う。その後、続けてオゾン水を基板上に滴下して洗浄を行う。これにより、シリコン酸化膜の表面から異物を除去する。更に続けて、濃度が０．５％の希フッ酸を基板上に滴下し、洗浄を行う。これにより、シリコン酸化膜の上面の全面をエッチングし、不純物活性化熱処理及び水素プラズマ処理により導入されたキャリアトラップを除去する。
【００８３】
次に、プラズマＣＶＤ法により、膜厚が５００ｎｍのシリコン酸化膜（図示せず）を成膜する。次に、図５（ｂ）に示すように、このシリコン酸化膜上にレジストパターンを形成し、このレジストパターンをマスクとしてドライエッチングを行い、続けて同じレジストパターンをマスクとして濃度が０．５％の希フッ酸を用いてウェットエッチングを行い、シリコン酸化膜、電極保護絶縁膜９及びゲート電極膜４におけるソース領域６の直上域及びドレイン領域７の直上域、並びにシリコン酸化膜及び電極保護絶縁膜９におけるゲート電極５の直上域を選択的に除去し、コンタクトホール１０を形成する。
【００８４】
次に、図１に示すように、スパッタリング法によってＡｌＳｉ層を成膜する。次に、このＡｌＳｉ層上にレジストパターンを形成し、このレジストパターンをマスクとしてドライエッチングを行い、ＡｌＳｉ層を所望の形状にパターニングする。これにより、電極膜１１を形成する。その後、レジストパターンを剥離する。これにより、Ｐチャネル型ＴＦＴを製造することができる。
【００８５】
本実施形態によれば、バイアスストレスが印加された状態であっても経時変化が少なく、信頼性が高いＴＦＴを製造することができる。本実施形態における上記以外の動作及び効果は、前述の第４の実施形態と同様である。
【００８６】
次に、本発明の第８の実施形態について説明する。本実施形態は、前述の第５の実施形態をより具体的に説明するものである。先ず、図２（ａ）に示すように、絶縁性基板１としてガラス基板を用意する。そして、図２（ａ）及び（ｂ）に示すように、このガラス基板上に、プラズマＣＶＤ法により、下地層２としての厚さが３００ｎｍのシリコン酸化膜と、厚さが５０ｎｍのアモルファスシリコン層３ａとを、途中で大気暴露せずに連続成膜する。そして、アモルファスシリコン層３ａにＸｅＣｌエキシマレーザを照射して結晶化させ、結晶化シリコン層を形成する。
【００８７】
次に、図２（ｃ）乃至図３（ａ）に示す工程を実施する。これらの工程における各条件は、前述の第７の実施形態と同様である。
【００８８】
次に、図３（ｂ）に示すように、基板を回転させながら水素水を基板上に滴下し、基板を洗浄する。その後、続けてオゾン水を基板上に滴下して洗浄を行う。これにより、異物を除去する。次に、濃度が１．０％の希フッ酸を基板上に滴下し、ゲート絶縁膜４におけるゲート電極５の直下域からはみ出した部分を洗浄し、エッチングする。このとき、洗浄が進むにつれて、ゲート絶縁膜４の露出面（上面）における金属の濃度が低下するが、本実施形態においては、この金属濃度が２．８×１０１０原子／ｃｍ２になるまで洗浄を行う。
【００８９】
次に、図３（ｃ）に示すように、プラズマＣＶＤ装置を使用して、ゲート絶縁膜４及びゲート電極５上に、電極保護絶縁膜９として、膜厚が１００ｎｍのシリコン酸化膜を成膜する。次に、図４（ａ）に示すように不純物活性化熱処理を行い、図４（ｂ）に示すように水素プラズマ処理を行う。これらの処理の条件は前述の第７の実施形態と同様である。
【００９０】
次に、図５（ａ）に示すように、基板を回転させながら、水素水を基板上に滴下して洗浄を行う。その後、続けてオゾン水を基板上に滴下して洗浄を行う。これにより、シリコン酸化膜の表面から異物を除去する。次に、濃度が１．０％の希フッ酸を基板上に滴下し、洗浄を行う。これにより、シリコン酸化膜の上面をエッチングし、前述の不純物活性化熱処理及び水素プラズマ処理により導入されたキャリアトラップを除去する。
【００９１】
次に、プラズマＣＶＤ法により、膜厚が５００ｎｍのシリコン酸化膜を成膜する。次に、図５（ｂ）に示すように、このシリコン酸化膜上にレジストパターンを形成し、このレジストパターンをマスクとしてドライエッチングを行い、続けて同じレジストパターンをマスクとして濃度が１．０％の希フッ酸を用いてウェットエッチングを行い、コンタクトホール１０を形成する。以後の工程は、前述の第７の実施形態と同様である。また、本実施形態の動作及び効果は、前述の第５の実施形態と同様である。
【００９２】
次に、本発明の第９の実施形態について説明する。本実施形態は、前述の第６の実施形態をより具体的に説明するものである。先ず、図２（ａ）乃至（ｄ）及び図３（ａ）に示す工程を実施する。これらの工程における各条件は、前述の第７の実施形態と同様である。
【００９３】
次に、図３（ｂ）に示すように、基板を回転させながら水素水を基板上に滴下し、基板を洗浄する。その後、続けてオゾン水を基板上に滴下して洗浄を行う。これにより、異物を除去する。次に、濃度が１．５％の希フッ酸を基板上に滴下し、ゲート絶縁膜４におけるゲート電極５の直下域からはみ出した部分を洗浄し、エッチングする。このとき、洗浄が進むにつれて、ゲート絶縁膜４におけるＬＤＤ領域８の直上域に相当する部分の捕獲面密度Ｄｔｒと、ＬＤＤ領域８における不純物の体積濃度ＣＬＤＤとの比（Ｄｔｒ／ＣＬＤＤ）の値が低下する。本実施形態においては、この比（Ｄｔｒ／ＣＬＤＤ）の値が約０．３になるまで洗浄を行う。
【００９４】
次に、図３（ｃ）に示すように、プラズマＣＶＤ装置を使用して、ゲート絶縁膜４及びゲート電極５上に、電極保護絶縁膜９として、膜厚が１００ｎｍのシリコン酸化膜を成膜する。次に、図４（ａ）に示すように不純物活性化熱処理を行い、図４（ｂ）に示すように水素プラズマ処理を行う。これらの処理の条件は前述の第７の実施形態と同様である。
【００９５】
次に、図５（ａ）に示すように、基板を回転させながら、水素水を基板上に滴下して洗浄を行う。その後、続けてオゾン水を基板上に滴下して洗浄を行う。これにより、シリコン酸化膜の表面から異物を除去する。更に続けて、濃度が１．５％の希フッ酸を基板上に滴下し、洗浄を行う。これにより、シリコン酸化膜の上面をエッチングし、不純物活性化熱処理及び水素プラズマ処理により導入されたキャリアトラップを除去する。
【００９６】
次に、プラズマＣＶＤ法により、膜厚が５００ｎｍのシリコン酸化膜を成膜する。次に、図５（ｂ）に示すように、このシリコン酸化膜上にレジストパターンを形成し、このレジストパターンをマスクとしてドライエッチングを行い、続けて同じレジストパターンをマスクとして濃度が２．０％の希フッ酸を用いてウェットエッチングを行い、コンタクトホール１０を形成する。以後の工程は、前述の第７の実施形態と同様である。本実施形態の動作及び効果は、前述の第６の実施形態と同様である。
【００９７】
上記実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
【００９８】
（付記１）
基板と、この基板上に局所的に形成された半導体層と、この半導体層上に形成されたゲート絶縁膜と、このゲート絶縁膜上における前記半導体層の直上域の一部に形成されたゲート電極と、前記ゲート絶縁膜及び前記ゲート電極上に形成された電極保護絶縁膜と、を有し、前記電極保護絶縁膜は、その形成後に表層部がエッチング除去されていることを特徴とする半導体装置。
【００９９】
（付記２）
前記ゲート絶縁膜における前記ゲート電極の直下域を除く部分の膜厚は、前記ゲート電極の直下域に位置する部分の膜厚よりも薄くなっていることを特徴とする付記１に記載の半導体装置。
【０１００】
（付記３）
前記ゲート絶縁膜における前記ゲート電極の直下域に位置する部分の膜厚をＡとし、この直下域に位置する部分の膜厚と前記直下域を除く部分の膜厚との差をＢとするとき、比（Ｂ／Ａ）の値が０．０１乃至０．６５であることを特徴とする付記２に記載の半導体装置。
【０１０１】
（付記４）
前記ゲート絶縁膜と前記電極保護絶縁膜との界面における金属の濃度が、１×１０１１原子／ｃｍ２以下であることを特徴とする付記２に記載の半導体装置。
【０１０２】
（付記５）
前記金属が、Ａｌ、Ｃｒ、Ｍｏ、Ｗ、Ｎｂ、Ｔａ及びＮｄからなる群から選択された１種又は２種以上の金属であることを特徴とする付記４に記載の半導体装置。
【０１０３】
（付記６）
前記半導体層には、ソース領域、ドレイン領域及びＬＤＤ領域が形成されており、前記ゲート絶縁膜の前記ＬＤＤ領域の直上域におけるキャリアの捕獲面密度をＤｔｒとし、前記ＬＤＤ領域におけるキャリアの体積濃度をＣＬＤＤとするとき、比（Ｄｔｒ／ＣＬＤＤ）の値が０．４以下であることを特徴とする付記２に記載の半導体装置。
【０１０４】
（付記７）
基板と、この基板上に局所的に形成された半導体層と、この半導体層上に形成されたゲート絶縁膜と、このゲート絶縁膜上における前記半導体層の直上域の一部に形成されたゲート電極と、前記ゲート絶縁膜及び前記ゲート電極上に形成された電極保護絶縁膜と、を有し、前記ゲート絶縁膜と前記電極保護絶縁膜との界面における金属の濃度が、１×１０１１原子／ｃｍ２以下であることを特徴とする半導体装置。
【０１０５】
（付記８）
基板と、この基板上に局所的に形成された半導体層と、この半導体層上に形成されたゲート絶縁膜と、このゲート絶縁膜上における前記半導体層の直上域の一部に形成されたゲート電極と、を有し、前記半導体層には、ソース領域、ドレイン領域及びＬＤＤ領域が形成されており、前記ゲート絶縁膜の前記ＬＤＤ領域の直上域におけるキャリアの捕獲面密度をＤｔｒとし、前記ＬＤＤ領域におけるキャリアの体積濃度をＣＬＤＤとするとき、比（Ｄｔｒ／ＣＬＤＤ）の値が０．４以下であることを特徴とする半導体装置。
【０１０６】
（付記９）
基板上に局所的に半導体層を形成する工程と、この半導体層上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上における前記半導体層の直上域の一部にゲート電極を形成する工程と、前記ゲート絶縁膜及び前記ゲート電極上に電極保護絶縁膜を形成する工程と、前記半導体層に対して終端処理を行う工程と、前記電極保護絶縁膜をこの電極保護絶縁膜をエッチング可能な洗浄液で洗浄してこの電極保護絶縁膜の表層部をエッチング除去する工程と、を有することを特徴とする半導体装置の製造方法。
【０１０７】
（付記１０）
前記電極保護絶縁膜の表層部をエッチング除去する工程は、前記基板を回転させながら、前記電極保護絶縁膜上に前記電極保護絶縁膜をエッチング可能な洗浄液を滴下する工程を有することを特徴とする付記９に記載の半導体装置の製造方法。
【０１０８】
（付記１１）
前記電極保護絶縁膜をエッチング可能な洗浄液として、フッ化水素を含有した水溶液を使用することを特徴とする付記９又は１０に記載の半導体装置の製造方法。
【０１０９】
（付記１２）
前記電極保護絶縁膜をこの電極保護絶縁膜をエッチング可能な洗浄液で洗浄する工程の前に、前記電極保護絶縁膜を機能水により洗浄する工程を有することを特徴とする付記９乃至１１のいずれか１つに記載の半導体装置の製造方法。
【０１１０】
（付記１３）
前記機能水として、水素水、オゾン水又は炭酸水を使用することを特徴とする付記１２に記載の半導体装置の製造方法。
【０１１１】
（付記１４）
前記電極保護絶縁膜を機能水により洗浄する工程の前に、前記電極保護絶縁膜に対して紫外線を照射する工程を有することを特徴とする付記１２又は１３に記載の半導体装置の製造方法。
【０１１２】
（付記１５）
前記ゲート電極を形成する工程の後に、前記半導体層に不純物を注入する工程と、前記ゲート絶縁膜をこのゲート絶縁膜をエッチング可能な洗浄液で洗浄する工程と、を有することを特徴とする付記９乃至１４のいずれか１つに記載の半導体装置の製造方法。
【０１１３】
（付記１６）
前記洗浄する工程において、前記ゲート絶縁膜における前記ゲート電極の直下域に位置する部分の膜厚をＡとし、この直下域に位置する部分の膜厚と前記直下域を除く部分の膜厚との差をＢとするとき、比（Ｂ／Ａ）の値が０．０１乃至０．６５となるまで洗浄を行うことを特徴とする付記１５に記載の半導体装置の製造方法。
【０１１４】
（付記１７）
前記洗浄する工程において、前記ゲート絶縁膜の上面における金属の濃度が１×１０１１原子／ｃｍ２以下となるまで洗浄を行うことを特徴とする付記１５に記載の半導体装置の製造方法。
【０１１５】
（付記１８）
前記金属が、Ａｌ、Ｃｒ、Ｍｏ、Ｗ、Ｎｂ、Ｔａ及びＮｄからなる群から選択された１種又は２種以上の金属であることを特徴とする付記１７に記載の半導体装置の製造方法。
【０１１６】
（付記１９）
前記半導体層に不純物を注入する工程は、前記半導体層に、ソース領域、ドレイン領域及びＬＤＤ領域を形成する工程であり、前記洗浄する工程において、前記ゲート絶縁膜の前記ＬＤＤ領域の直上域におけるキャリアの捕獲面密度をＤｔｒとし、前記ＬＤＤ領域におけるキャリアの体積濃度をＣＬＤＤとするとき、比（Ｄｔｒ／ＣＬＤＤ）の値が０．４以下となるまで洗浄を行うことを特徴とする付記１５に記載の半導体装置の製造方法。
【０１１７】
（付記２０）
基板上に局所的に半導体層を形成する工程と、この半導体層上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上における前記半導体層の直上域の一部にゲート電極を形成する工程と、前記半導体層に不純物を注入する工程と、前記ゲート絶縁膜をこのゲート絶縁膜をエッチング可能な洗浄液で洗浄する工程と、前記ゲート絶縁膜及び前記ゲート電極上に電極保護絶縁膜を形成する工程と、を有し、前記洗浄する工程において、前記ゲート絶縁膜の上面における金属の濃度が１×１０１１原子／ｃｍ２以下となるまで洗浄を行うことを特徴とする半導体装置の製造方法。
【０１１８】
（付記２１）
基板上に局所的に半導体層を形成する工程と、この半導体層上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上における前記半導体層の直上域の一部にゲート電極を形成する工程と、前記半導体層に不純物を注入して前記半導体層にソース領域、ドレイン領域及びＬＤＤ領域を形成する工程と、前記ゲート絶縁膜をこのゲート絶縁膜をエッチング可能な洗浄液で洗浄する工程と、を有し、前記洗浄する工程において、前記ゲート絶縁膜の前記ＬＤＤ領域の直上域におけるキャリアの捕獲面密度をＤｔｒとし、前記ＬＤＤ領域におけるキャリアの体積濃度をＣＬＤＤとするとき、比（Ｄｔｒ／ＣＬＤＤ）の値が０．４以下となるまで洗浄を行うことを特徴とする半導体装置の製造方法。
【０１１９】
（付記２２）
前記ゲート絶縁膜を洗浄する工程は、前記基板を回転させながら、前記ゲート絶縁膜上に前記ゲート絶縁膜をエッチング可能な洗浄液を滴下する工程を有することを特徴とする付記１５乃至２１のいずれか１つに記載の半導体装置の製造方法。
【０１２０】
（付記２３）
前記ゲート絶縁膜をエッチング可能な洗浄液として、フッ化水素を含有した水溶液を使用することを特徴とする付記１５乃至２２のいずれか１つに記載の半導体装置の製造方法。
【０１２１】
（付記２４）
前記ゲート絶縁膜をこのゲート絶縁膜をエッチング可能な洗浄液で洗浄する工程の前に、前記ゲート絶縁膜を機能水により洗浄する工程を有することを特徴とする付記１５乃至２３のいずれか１つに記載の半導体装置の製造方法。
【０１２２】
（付記２５）
前記機能水として、水素水、オゾン水又は炭酸水を使用することを特徴とする付記２４に記載の半導体装置の製造方法。
【０１２３】
（付記２６）
前記ゲート絶縁膜を機能水により洗浄する工程の前に、前記ゲート絶縁膜に対して紫外線を照射する工程を有することを特徴とする付記２４又は２５に記載の半導体装置の製造方法。
【０１２４】
（付記の概要）
本付記に係る半導体装置は、基板と、この基板上に局所的に形成された半導体層と、この半導体層上に形成されたゲート絶縁膜と、このゲート絶縁膜上における前記半導体層の直上域の一部に形成されたゲート電極と、前記ゲート絶縁膜及び前記ゲート電極上に形成された電極保護絶縁膜と、を有し、前記電極保護絶縁膜は、その形成後に表層部がエッチング除去されていることを特徴とする。
【０１２５】
本付記においては、電極保護絶縁膜の形成後にその表層部がエッチング除去されていることにより、前記半導体装置の製造過程で電極保護絶縁膜内に導入されたキャリアトラップが除去されている。これにより、前記半導体層、ゲート絶縁膜、ゲート電極を備えたＴＦＴの特性が安定する。
【０１２６】
また、前記ゲート絶縁膜における前記ゲート電極の直下域を除く部分の膜厚は、前記ゲート電極の直下域に位置する部分の膜厚よりも薄くなっていることが好ましい。これにより、前記半導体装置の製造過程でゲート絶縁膜内に導入されたキャリアトラップが除去され、ＴＦＴの特性がより安定化する。
【０１２７】
本付記に係る他の半導体装置は、基板と、この基板上に局所的に形成された半導体層と、この半導体層上に形成されたゲート絶縁膜と、このゲート絶縁膜上における前記半導体層の直上域の一部に形成されたゲート電極と、前記ゲート絶縁膜及び前記ゲート電極上に形成された電極保護絶縁膜と、を有し、前記ゲート絶縁膜と前記電極保護絶縁膜との界面における金属の濃度が、１×１０１１原子／ｃｍ２以下であることを特徴とする。
【０１２８】
本付記に係る更に他の半導体装置は、基板と、この基板上に局所的に形成された半導体層と、この半導体層上に形成されたゲート絶縁膜と、このゲート絶縁膜上における前記半導体層の直上域の一部に形成されたゲート電極と、を有し、前記半導体層には、ソース領域、ドレイン領域及びＬＤＤ領域が形成されており、前記ゲート絶縁膜の前記ＬＤＤ領域の直上域におけるキャリアの捕獲面密度をＤｔｒとし、前記ＬＤＤ領域におけるキャリアの体積濃度をＣＬＤＤとするとき、比（Ｄｔｒ／ＣＬＤＤ）の値が０．４以下であることを特徴とする。
【０１２９】
本付記に係る半導体装置の製造方法は、基板上に局所的に半導体層を形成する工程と、この半導体層上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上における前記半導体層の直上域の一部にゲート電極を形成する工程と、前記ゲート絶縁膜及び前記ゲート電極上に電極保護絶縁膜を形成する工程と、前記半導体層に対して終端処理を行う工程と、前記電極保護絶縁膜をこの電極保護絶縁膜をエッチング可能な洗浄液で洗浄してこの電極保護絶縁膜の表層部をエッチング除去する工程と、を有することを特徴とする。
【０１３０】
本付記においては、電極保護絶縁膜を形成した後、電極保護絶縁膜の表層部をエッチング除去することにより、終端処理を行う工程において電極保護絶縁膜内に導入されたキャリアトラップを除去することができる。これにより、前記半導体層、ゲート絶縁膜、ゲート電極からなるＴＦＴの特性を安定化することができる。
【０１３１】
また、前記ゲート電極を形成する工程の後に、前記半導体層に不純物を注入する工程と、前記ゲート絶縁膜をこのゲート絶縁膜をエッチング可能な洗浄液で洗浄する工程と、を有することが好ましい。これにより、ゲート絶縁膜をエッチング可能な洗浄液で洗浄してゲート絶縁膜の上面をエッチングすることにより、不純物の注入によってゲート絶縁膜中に導入されたキャリアトラップを除去することができる。この結果、ＴＦＴの特性をより一層安定化することができる。
【０１３２】
このとき、前記洗浄する工程において、前記ゲート絶縁膜における前記ゲート電極の直下域に位置する部分の膜厚をＡとし、この直下域に位置する部分の膜厚と前記直下域を除く部分の膜厚との差をＢとするとき、比（Ｂ／Ａ）の値が０．０１乃至０．６５となるまで洗浄を行うことが好ましい。これにより、ゲート電極の直下域にボイドを発生させることなく、ゲート絶縁膜からキャリアトラップを除去することができる。
【０１３３】
又は、前記洗浄する工程において、前記ゲート絶縁膜の上面における金属の濃度が１×１０１１原子／ｃｍ２以下となるまで洗浄を行うことが好ましい。これにより、ゲート絶縁膜上に堆積した金属に起因するキャリアトラップを除去することができる。
【０１３４】
又は、前記半導体層に不純物を注入する工程は、前記半導体層に、ソース領域、ドレイン領域及びＬＤＤ領域を形成する工程であり、前記洗浄する工程において、前記ゲート絶縁膜の前記ＬＤＤ領域の直上域におけるキャリアの捕獲面密度をＤｔｒとし、前記ＬＤＤ領域におけるキャリアの体積濃度をＣＬＤＤとするとき、比（Ｄｔｒ／ＣＬＤＤ）の値が０．４以下となるまで洗浄を行うことが好ましい。これにより、キャリア濃度に対するキャリア捕獲面密度を抑え、トラップされたキャリアがＬＤＤ領域の電界緩和効果に及ぼす影響を抑制することができる。
【０１３５】
本付記に係る他の半導体装置の製造方法は、基板上に局所的に半導体層を形成する工程と、この半導体層上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上における前記半導体層の直上域の一部にゲート電極を形成する工程と、前記半導体層に不純物を注入する工程と、前記ゲート絶縁膜をこのゲート絶縁膜をエッチング可能な洗浄液で洗浄する工程と、前記ゲート絶縁膜及び前記ゲート電極上に電極保護絶縁膜を形成する工程と、を有し、前記洗浄する工程において、前記ゲート絶縁膜の上面における金属の濃度が１×１０１１原子／ｃｍ２以下となるまで洗浄を行うことを特徴とする。
【０１３６】
本付記に係る更に他の半導体装置の製造方法は、基板上に局所的に半導体層を形成する工程と、この半導体層上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上における前記半導体層の直上域の一部にゲート電極を形成する工程と、前記半導体層に不純物を注入して前記半導体層にソース領域、ドレイン領域及びＬＤＤ領域を形成する工程と、前記ゲート絶縁膜をこのゲート絶縁膜をエッチング可能な洗浄液で洗浄する工程と、を有し、前記洗浄する工程において、前記ゲート絶縁膜の前記ＬＤＤ領域の直上域におけるキャリアの捕獲面密度をＤｔｒとし、前記ＬＤＤ領域におけるキャリアの体積濃度をＣＬＤＤとするとき、比（Ｄｔｒ／ＣＬＤＤ）の値が０．４以下となるまで洗浄を行うことを特徴とする。
【符号の説明】
【０１３７】
１；絶縁性基板
２；下地層
３；半導体層
３ａ；アモルファスシリコン層
４；ゲート絶縁膜
４ａ；凸部
４ｂ；凹部
５；ゲート電極
６；ソース領域
７；ドレイン領域
８；ＬＤＤ領域
９；電極保護絶縁膜
１０；コンタクトホール
１１；電極膜
２１；ＴＦＴ
【図１】
0005505815.tif 000004
【図２】
0005505815.tif 000005
【図３】
0005505815.tif 000006
【図４】
0005505815.tif 000007
【図５】
0005505815.tif 000008
【図６】
0005505815.tif 000009
【図７】
0005505815.tif 000010