(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に略垂直な第１の面内に並んでおり、前記半導体基板の表面に沿ってそれぞれ延びた複数の第１のラインと、
前記第１の面に沿った第２の面内に並んでおり、前記半導体基板の表面に略垂直にそれぞれ延びた複数の第２のラインと、
前記複数の第１のラインと前記複数の第２のラインとの交差する位置に配された複数の不揮発性メモリセルと、
前記第１の面を間にして前記第２の面と反対側に配されかつ前記第１の面に沿った第３の面内に並んでおり、前記半導体基板の表面に略垂直にそれぞれ延びた複数の第３のラインと、
前記複数の第１のラインと前記複数の第３のラインとの交差する位置に配された複数の第２の不揮発性メモリセルと、
前記複数の第１のラインを間にして互いに対向する前記複数の第２のライン及び前記複数の第３のラインの上方を前記第１のラインと交差するように延びた複数の第４のラインと、
前記互いに対向する前記複数の第２のライン及び前記複数の第３のラインと前記半導体基板との間を前記第１のラインと交差するように延びた複数の第５のラインと、
前記互いに対向する前記第２のライン及び前記第３のラインの一方と前記第４のラインとをそれぞれ接続する複数の第１のプラグと、
前記互いに対向する前記第２のライン及び前記第３のラインの他方と前記第５のラインとをそれぞれ接続する複数の第２のプラグと、
を備え、
前記複数の不揮発性メモリセルのそれぞれは、
抵抗変化素子と、
前記抵抗変化素子に直列に接続された整流素子と、
を含み、
前記複数の第２の不揮発性メモリセルのそれぞれは、
第２の抵抗変化素子と、
前記第２の抵抗変化素子に直列に接続された第２の整流素子と、
を含み、
前記抵抗変化素子は、前記第１の面と前記第２の面との間を前記複数の第２のラインに跨って連続的に延びた抵抗変化膜における前記第１のラインと前記第２のラインとの交差する部分を含み、
前記抵抗変化膜は、前記複数の第１のライン及び前記複数の第２のラインの間において前記複数の第１のラインに跨るとともに前記複数の第２のラインに跨るように板状に延びており、
第１導電型の第１の半導体及び第２導電型の第２の半導体は、前記抵抗変化膜と前記第２のラインとの間に配され、
前記第１の半導体は、前記半導体基板の表面に略垂直に線状に延び、
前記第２の半導体は、前記半導体基板の表面に略垂直に線状に延び、前記第１の半導体に対して前記抵抗変化膜の反対側に配され、
前記整流素子は、前記第１の半導体及び前記第１のラインが交差する部分と前記第２の半導体及び前記第１のラインが交差する部分とを含み、
前記第２の抵抗変化素子は、前記第１の面と前記第３の面との間を前記複数の第３のラインに跨って連続的に延びた第２の抵抗変化膜における前記第１のラインと前記第３のラインとの交差する部分を含み、
前記第２の抵抗変化膜は、前記複数の第１のライン及び前記複数の第３のラインの間において前記複数の第１のラインに跨るとともに前記複数の第３のラインに跨るように板状に延びており、
前記第１導電型の第３の半導体及び前記第２導電型の第４の半導体は、前記第２の抵抗変化膜と前記第３のラインとの間に配され、
前記第３の半導体は、前記半導体基板の表面に略垂直に線状に延び、
前記第４の半導体は、前記半導体基板の表面に略垂直に線状に延び、前記第３の半導体に対して前記第２の抵抗変化膜の反対側に配され、
前記第２の整流素子は、前記第３の半導体及び前記第１のラインが交差する部分と前記第４の半導体及び前記第１のラインが交差する部分とを含む
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板の表面に略垂直な第１の面内に並んでおり、前記半導体基板の表面に沿ってそれぞれ延びた複数の第１のラインと、
前記第１の面に沿った第２の面内に並んでおり、前記半導体基板の表面に略垂直にそれぞれ延びた複数の第２のラインと、
前記複数の第１のラインと前記複数の第２のラインとの交差する位置に配された複数の不揮発性メモリセルと、
前記第１の面を間にして前記第２の面と反対側に配されかつ前記第１の面に沿った第３の面内に並んでおり、前記半導体基板の表面に略垂直にそれぞれ延びた複数の第３のラインと、
前記複数の第１のラインと前記複数の第３のラインとの交差する位置に配された複数の第２の不揮発性メモリセルと、
前記複数の第１のラインを間にして互いに対向する前記複数の第２のライン及び前記複数の第３のラインの上方を前記第１のラインと交差するように延びた複数の第４のラインと、
前記互いに対向する前記複数の第２のライン及び前記複数の第３のラインと前記半導体基板との間を前記第１のラインと交差するように延びた複数の第５のラインと、
前記互いに対向する前記第２のライン及び前記第３のラインの一方と前記第４のラインとをそれぞれ接続する複数の第１のプラグと、
前記互いに対向する前記第２のライン及び前記第３のラインの他方と前記第５のラインとをそれぞれ接続する複数の第２のプラグと、
を備え、
前記複数の不揮発性メモリセルのそれぞれは、
抵抗変化素子と、
前記抵抗変化素子に直列に接続された整流素子と、
を含み、
前記複数の第２の不揮発性メモリセルのそれぞれは、
第２の抵抗変化素子と、
前記第２の抵抗変化素子に直列に接続された第２の整流素子と、
を含み、
前記抵抗変化素子は、前記第１の面と前記第２の面との間を前記複数の第２のラインに跨って連続的に延びた抵抗変化膜における前記第１のラインと前記第２のラインとの交差する部分を含み、
前記抵抗変化膜は、前記複数の第１のライン及び前記複数の第２のラインの間において前記複数の第２のラインに跨るように前記半導体基板の表面に沿って溝状に延びており、
第１導電型の第１の半導体は、前記抵抗変化膜と前記第２のラインとの間に配され、前記第２のラインは、第２導電型の第２の半導体を含み、
前記第１の半導体は、前記抵抗変化膜の溝に沿って線状に延び、
前記第２の半導体は、前記半導体基板の表面に略垂直に線状に延び、前記第１の半導体に対して前記抵抗変化膜の反対側に配され、
前記整流素子は、前記第１の半導体及び前記第２の半導体が交差する部分を含み、
前記第２の抵抗変化素子は、前記第１の面と前記第３の面との間を前記複数の第３のラインに跨って連続的に延びた第２の抵抗変化膜における前記第１のラインと前記第３のラインとの交差する部分を含み、
前記第２の抵抗変化膜は、前記複数の第１のライン及び前記複数の第３のラインの間において前記複数の第３のラインに跨るように前記半導体基板の表面に沿って溝状に延びており、
前記第１導電型の第３の半導体は、前記第２の抵抗変化膜と前記第３のラインとの間に配され、前記第３のラインは、前記第２導電型の第４の半導体を含み、
前記第３の半導体は、前記第２の抵抗変化膜の溝に沿って線状に延び、
前記第４の半導体は、前記半導体基板の表面に略垂直に線状に延び、前記第３の半導体に対して前記第２の抵抗変化膜の反対側に配され、
前記第２の整流素子は、前記第３の半導体及び前記第４の半導体が交差する部分を含む
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板の上に、第１の層と第２の層とが交互にそれぞれ複数回積層された積層構造を形成する第１の工程と、
前記積層構造の上に、互いに並んだ複数の第１のラインパターンを有する第１のマスクパターンを形成する第２の工程と、
前記積層構造が、絶縁膜と導電膜とが交互に複数積層された複数のフィン形状体へ分割されるように、前記積層構造における前記第１のマスクパターンにより露出された領域を選択的にエッチングする第３の工程と、
前記複数のフィン形状体のそれぞれにおける前記導電膜の露出した側面に抵抗変化膜を形成する第４の工程と、
前記第４の工程を経た複数のフィン形状体の間に導電物質を埋め込む第５の工程と、
前記複数のフィン形状体及び前記第５の工程で埋め込まれた導電物質の上に、前記フィン形状体と交差する方向へそれぞれ延び互いに並んだ複数の第２のラインパターンを有する第２のマスクパターンを形成する第６の工程と、
前記第５の工程で埋め込まれた導電物質が前記半導体基板の表面に略垂直にそれぞれ延びた複数の柱状体へ分離されるように、前記複数のフィン形状体及び前記抵抗変化膜を残すエッチング条件により、前記第５の工程で埋め込まれた導電物質における前記第２のマスクパターンにより露出された領域を選択的にエッチングする第７の工程と、
を備えた
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第４の工程では、さらに、前記形成した抵抗変化膜の露出した側面にポリシリコン膜を形成する
ことを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記複数のフィン形状体のそれぞれにおける前記導電膜を細くして前記複数のフィン形状体のそれぞれの両側面にくぼみを形成する第８の工程と、
前記形成されたくぼみに、少なくともポリシリコンを埋め込む第９の工程と、
をさらに備えた
ことを特徴とする請求項３又は４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）メモリ、シリコンオーディオなどに広く用いられており、急速な微細化によるビットあたりの製造コストの削減によってさらに市場の拡大を続けている。しかしながら、ＮＡＮＤ型フラッシュメモリは、しきい値変動によって情報を記録するトランジスタ動作を利用しており、今後のさらなるスケーリングに対してトランジスタ特性の高均一化、高信頼性化、高速動作化および高集積化に限界があると言われており、新しい不揮発性メモリが求められている。
【０００３】
このような要求に応える不揮発性メモリとして、相変化メモリ（ＰＣＭ：Ｐｈａｓｅ−Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）素子や抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子が挙げられる。これらの相変化メモリ素子や抵抗変化型メモリ素子は、抵抗材料の可変抵抗状態を利用して動作するために、書き込み／消去にトランジスタ動作が不要であり、また、抵抗材料のサイズを微細化するほど素子特性が改善するという特徴を有する。
【０００４】
抵抗変化型メモリでは、第１の方向に並行して延在する複数のワードラインと、第２の方向に並行して延在する複数のビットラインとの複数の交差部に、複数の抵抗変化素子がマトリックス状に配列される。また、抵抗変化型メモリにおいては、従来のＮＡＮＤ型フラッシュメモリとは異なり、電流量でセンシングを行うため、ワード線からビット線に向けて電流の向きを規制するためのダイオード（整流素子）が、各メモリセルの抵抗変化素子に直列に設けられる。
【０００５】
このように不揮発性メモリセルを水平方向に配列すると、ワードラインとビットラインとをそれぞれ異なるリソグラフィ工程でパターニングする必要がある。この場合、不揮発性メモリセルの配置密度を向上するためには、さらに配線層の数を増やして、不揮発性メモリセルの水平方向の配列を垂直方向に複数重ねる必要がある。配線層の数を増やすとリソグラフィ工程の数が増えるので、コスト削減効果は小さなものに留まってしまう。
【０００６】
それに対して、特許文献１には、絶縁膜及び第１の電極が交互に複数積層された積層構造を形成し、複数層の第１の電極を貫通する貫通孔を形成した後、貫通孔内に抵抗変化材料及び導電材料を順に埋め込むことにより、抵抗変化素子を形成することが記載されている。すなわち、抵抗変化素子において、貫通孔内に埋め込まれた抵抗変化材料で形成された抵抗変化部は、その外周面が第１の電極に接しており、その内周面が導電材料で形成された第２の電極に接している。抵抗変化素子において、第１の電極と第２の電極との間の電気抵抗値が異なる２つの状態（高抵抗状態および低抵抗状態）が存在する。これにより、特許文献１によれば、抵抗変化部の形成プロセスの負荷が低減されながら、素子の更なる微細化および高集積化に対応できる新たな構造を有する抵抗変化素子を提供できるとされている。
【０００７】
特許文献１に記載された技術では、半導体基板の主面（表面）に垂直な方向から見た場合に、第１の電極の幅を貫通孔の幅より太くする必要があるので、抵抗変化部（抵抗変化素子）を含むメモリセル（不揮発性メモリセル）の配置密度を向上しにくい。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−８１２５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、抵抗変化素子を含む不揮発性メモリセルの配置密度を容易に向上できる不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願発明の一態様によれば、半導体基板と、前記半導体基板の表面に略垂直な第１の面内に並んでおり、前記半導体基板の表面に沿ってそれぞれ延びた複数の第１のラインと、前記第１の面に沿った第２の面内に並んでおり、前記半導体基板の表面に略垂直にそれぞれ延びた複数の第２のラインと、前記複数の第１のラインと前記複数の第２のラインとの交差する位置に配された複数の不揮発性メモリセルとを備え、前記複数の不揮発性メモリセルのそれぞれは、抵抗変化素子と、前記抵抗変化素子に直列に接続された整流素子とを含み、前記抵抗変化素子は、前記第１の面と前記第２の面との間を前記複数の第２のラインに跨って連続的に延びた抵抗変化膜における前記第１のラインと前記第２のラインとの交差する部分を含むことを特徴とする不揮発性半導体記憶装置が提供される。
【００１１】
また、本願発明の一態様によれば、半導体基板の上に、第１の層と第２の層とが交互にそれぞれ複数回積層された積層構造を形成する第１の工程と、前記積層構造の上に、互いに並んだ複数の第１のラインパターンを有する第１のマスクパターンを形成する第２の工程と、前記積層構造が、絶縁膜と導電膜とが交互に複数積層された複数のフィン形状体へ分割されるように、前記積層構造における前記第１のマスクパターンにより露出された領域を選択的にエッチングする第３の工程と、前記複数のフィン形状体のそれぞれにおける前記導電膜の露出した側面に抵抗変化膜を形成する第４の工程と、前記第４の工程を経た複数のフィン形状体の間に導電物質を埋め込む第５の工程と、前記複数のフィン形状体及び前記第５の工程で埋め込まれた導電物質の上に、前記フィン形状体と交差する方向へそれぞれ延び互いに並んだ複数の第２のラインパターンを有する第２のマスクパターンを形成する第６の工程と、前記第５の工程で埋め込まれた導電物質が前記半導体基板の表面に略垂直にそれぞれ延びた複数の柱状体へ分離されるように、前記埋め込まれた導電物質における前記第２のマスクパターンにより露出された領域を選択的にエッチングする第７の工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、抵抗変化素子を含む不揮発性メモリセルの配置密度を容易に向上できる不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の製造方法を提供することができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】図１は、第１の実施の形態にかかる不揮発性半導体記憶装置の構成を示す図。
【図２】図２は、第１の実施の形態にかかる不揮発性半導体記憶装置の断面構成を示す図。
【図３】図３は、第１の実施の形態にかかる不揮発性半導体記憶装置のレイアウト構成を示す図。
【図４】図４は、第１の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。
【図５】図５は、第１の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。
【図６】図６は、第１の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。
【図７】図７は、第１の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。
【図８】図８は、第１の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。
【図９】図９は、第１の実施の形態の変形例にかかる不揮発性半導体記憶装置の構成を示す図。
【図１０】図１０は、第１の実施の形態の他の変形例にかかる不揮発性半導体記憶装置の構成を示す図。
【図１１】図１１は、第２の実施の形態にかかる不揮発性半導体記憶装置の構成を示す図。
【図１２】図１２は、第２の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。
【図１３】図１３は、第２の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。
【図１４】図１４は、第２の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。
【図１５】図１５は、第２の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。
【図１６】図１６は、第２の実施の形態の変形例にかかる不揮発性半導体記憶装置の構成を示す図。
【図１７】図１７は、第３の実施の形態にかかる不揮発性半導体記憶装置の構成を示す図。
【図１８】図１８は、第３の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。
【図１９】図１９は、第３の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。
【図２０】図２０は、第３の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。
【図２１】図２１は、第４の実施の形態にかかる不揮発性半導体記憶装置の構成を示す図。
【図２２】図２２は、第４の実施の形態にかかる不揮発性半導体記憶装置のレイアウト構成を示す図。
【図２３】図２３は、比較例にかかる不揮発性半導体記憶装置のレイアウト構成を示す図。
【発明を実施するための形態】
【００１４】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の製造方法を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
【００１５】
（第１の実施の形態）
第１の実施の形態にかかる不揮発性半導体記憶装置１について図１〜図３を用いて説明する。図１は、第１の実施の形態にかかる不揮発性半導体記憶装置１の構成を示す斜視図である。図２は、第１の実施の形態にかかる不揮発性半導体記憶装置１の断面構成及び回路構成を示す図である。図３は、第１の実施の形態にかかる不揮発性半導体記憶装置１のレイアウト構成を示す図である。
【００１６】
図１に示す不揮発性半導体記憶装置１は、半導体基板ＳＢ（図２（ａ）参照）、複数の第１のラインＬ１１〜Ｌ１４、複数の第２のラインＬ２１〜Ｌ２３（図３参照）、複数の第３のラインＬ３１１〜Ｌ３１３、Ｌ３２１〜Ｌ３２３（図３参照）、複数の第４のラインＬ４１〜Ｌ４３、複数の第５のラインＬ５１〜Ｌ５３、複数の第１のプラグＰＧ１１１〜ＰＧ１１３、ＰＧ１２１〜ＰＧ１２３、複数の第２のプラグＰＧ２１〜ＰＧ２３、抵抗変化膜Ｒｅ１１、Ｒｅ１２、抵抗変化膜（第２の抵抗変化膜）Ｒｅ２１、Ｒｅ２２、複数のＰ型ポリシリコン膜ＤＰ１１〜ＤＰ２２、複数のＩ型ポリシリコン膜ＤＩ１１〜ＤＩ２２、及び複数のＮ型ポリシリコン膜ＤＮ１１〜ＤＮ２２を備える。
【００１７】
半導体基板ＳＢ（図２（ａ）参照）は、例えば、シリコンなどの半導体で形成されている。
【００１８】
複数の第１のラインＬ１１、Ｌ１３は、半導体基板ＳＢの表面ＳＢａに略垂直な第１の面ＶＰ１１（図３参照）内において、互いに（例えば、互いに平行に）並んでいる。複数の第１のラインＬ１２、Ｌ１４は、半導体基板ＳＢの表面ＳＢａに略垂直な第１の面ＶＰ１２（図３参照）内において、互いに（例えば、互いに平行に）並んでいる。複数の第１のラインＬ１１〜Ｌ１４のそれぞれは、半導体基板ＳＢの表面ＳＢａ（図２（ａ）参照）に沿って延びている。なお、第１の面ＶＰ１１及び第１の面ＶＰ１２は、それぞれ、厳密な平面に限定されず、厳密な平面に交差する方向における多少の起伏（凹凸）を有した面であってもよい。
【００１９】
複数の第２のラインＬ２１〜Ｌ２３は、第２の面ＶＰ２（図３参照）内において、互いに（例えば、互いに平行に）並んでいる。第２の面ＶＰ２は、第１の面ＶＰ１１（又はＶＰ１２）に沿った面であり、例えば、第１の面ＶＰ１１（又はＶＰ１２）に平行な面である。複数の第２のラインＬ２１〜Ｌ２３のそれぞれは、半導体基板ＳＢの表面ＳＢａに略垂直に延びている（図２（ａ）参照）。なお、第２の面ＶＰ２は、厳密な平面に限定されず、厳密な平面に交差する方向における多少の起伏（凹凸）を有した面であってもよい。
【００２０】
複数の第３のラインＬ３１１〜Ｌ３１３は、第３の面ＶＰ３１（図３参照）内において、互いに（例えば、互いに平行に）並んでいる。第３の面ＶＰ３１は、第１の面ＶＰ１１を間にして第２の面ＶＰ２と反対側に配されかつ第１の面ＶＰ１１に沿った面である。第３の面ＶＰ３１は、例えば、第１の面ＶＰ１１に平行な面である。同様に、複数の第３のラインＬ３２１〜Ｌ３２３は、第３の面ＶＰ３２内において、互いに（例えば、互いに平行に）並んでいる。第３の面ＶＰ３２は、第１の面ＶＰ１２を間にして第２の面ＶＰ２と反対側に配されかつ第１の面ＶＰ１２に沿った面である。第３の面ＶＰ３２は、例えば、第１の面ＶＰ１２に平行な面である。複数の第３のラインＬ３１１〜Ｌ３１３、Ｌ３２１〜Ｌ３２３のそれぞれは、半導体基板ＳＢの表面ＳＢａに略垂直に延びている（図２（ａ）参照）。なお、第３の面ＶＰ３１及び第３の面ＶＰ３２は、それぞれ、厳密な平面に限定されず、厳密な平面に交差する方向における多少の起伏（凹凸）を有した面であってもよい。
【００２１】
ここで、複数の第１のラインＬ１１〜Ｌ１４は、それぞれ、ワードラインとして機能する。このとき、複数の第２のラインＬ２１〜Ｌ２３及び複数の第３のラインＬ３１１〜Ｌ３１３、Ｌ３２１〜Ｌ３２３は、それぞれ、ビットラインとして機能する。この場合、ワードラインが半導体基板ＳＢの表面ＳＢａに沿った方向に延びて並んでおり且つ複数層にわたって積層されており、ビットラインが半導体基板ＳＢの表面ＳＢａに略垂直な方向に延びて並んでいる。
【００２２】
あるいは、複数の第１のラインＬ１１〜Ｌ１４は、それぞれ、ビットラインとして機能する。このとき、複数の第２のラインＬ２１〜Ｌ２３及び複数の第３のラインＬ３１１〜Ｌ３１３、Ｌ３２１〜Ｌ３２３は、それぞれ、ワードラインとして機能する。この場合、ビットラインが半導体基板ＳＢの表面ＳＢａに沿った方向に延びて並んでおり且つ複数層にわたって積層されており、ワードラインが半導体基板ＳＢの表面ＳＢａに略垂直な方向に延びて並んでいる。
また、図２（ｂ）に示すように、複数の第１のラインＬ１１〜Ｌ１４と複数の第２のラインＬ２１〜Ｌ２３との交差する位置には、複数の不揮発性メモリセルＭＣ１１１ａ、ＭＣ１２１ａ、ＭＣ１３１ａ、ＭＣ１４１ａ（第２のラインＬ２２，Ｌ２３と交差する不揮発性メモリセルについて図示せず）が配されている。不揮発性メモリセルＭＣ１１１ａ、ＭＣ１２１ａ、ＭＣ１３１ａ、ＭＣ１４１ａは、それぞれ、抵抗変化素子Ｒ１１１ａ、Ｒ１２１ａ、Ｒ１３１ａ、Ｒ１４１ａと、対応する抵抗変化素子と直列に接続されたダイオード（整流素子）Ｄ１１１ａ、Ｄ１２１ａ、Ｄ１３１ａ、Ｄ１４１ａとを含む。
同様に、複数の第３のラインＬ３１１〜Ｌ３２３と複数の第２のラインＬ２１〜Ｌ２３との交差する位置には、複数の不揮発性メモリセル（複数の第２の不揮発性メモリセル）ＭＣ１１２ａ、ＭＣ１２２ａ、ＭＣ１３２ａ、ＭＣ１４２ａ（第３のラインＬ３１２，Ｌ３１３，Ｌ３２２、Ｌ３２３と交差する不揮発性メモリセルについて図示せず）が配されている。不揮発性メモリセルＭＣ１１２ａ、ＭＣ１２２ａ、ＭＣ１３２ａ、ＭＣ１４２ａは、それぞれ、抵抗変化素子（第２の抵抗変化素子）Ｒ１１２ａ、Ｒ１２２ａ、Ｒ１３２ａ、Ｒ１４２ａと、対応する抵抗変化素子と直列に接続されたダイオード（第２の整流素子）Ｄ１１２ａ、Ｄ１２２ａ、Ｄ１３２ａ、Ｄ１４２ａとを含む。
【００２３】
図１に示す複数の第４のラインＬ４１〜Ｌ４３は、複数の第１のラインＬ１１、Ｌ１３を間にして互いに対向する複数の第２のラインＬ２１、Ｌ２２、Ｌ２３及び複数の第３のラインＬ３１１、Ｌ３１２、Ｌ３１３の上方を、第１のラインＬ１１（又はＬ１３）と交差するように延びている。複数の第４のラインＬ４１〜Ｌ４３は、半導体基板ＳＢの表面ＳＢａに平行な面（図示せず）内において、互いに（例えば、互いに平行に）並んでいる。複数の第４のラインＬ４１〜Ｌ４３は、複数の第１のラインＬ１２、Ｌ１４を間にして互いに対向する複数の第２のラインＬ２１、Ｌ２２、Ｌ２３及び複数の第３のラインＬ３２１、Ｌ３２２、Ｌ３２３の上方を、第１のラインＬ１２（又はＬ１４）と交差するように延びている。複数の第４のラインＬ４１〜Ｌ４３と複数の第１のラインＬ１１〜Ｌ１４との間には絶縁膜２１が配されている（図２（ａ）参照）。
【００２４】
複数の第５のラインＬ５１〜Ｌ５３は、複数の第１のラインＬ１１、Ｌ１３を間にして互いに対向する複数の第２のラインＬ２１、Ｌ２２、Ｌ２３及び複数の第３のラインＬ３１１、Ｌ３１２、Ｌ３１３と、半導体基板ＳＢとの間を、第１のラインＬ１１（又はＬ１３）と交差するように延びている。複数の第５のラインＬ５１〜Ｌ５３は、半導体基板ＳＢの表面ＳＢａに平行な面（図示せず）内において、互いに（例えば、互いに平行に）並んでいる。複数の第５のラインＬ５１〜Ｌ５３は、複数の第１のラインＬ１２、Ｌ１４を間にして互いに対向する複数の第２のラインＬ２１、Ｌ２２、Ｌ２３及び複数の第３のラインＬ３２１、Ｌ３２２、Ｌ３２３と、半導体基板ＳＢとの間を、第１のラインＬ１２（又はＬ１４）と交差するように延びている。複数の第５のラインＬ５１〜Ｌ５３と半導体基板ＳＢとの間には絶縁膜１１が配されている（図２（ａ）参照）。複数の第１のラインＬ１１〜Ｌ１４と複数の第５のラインＬ５１〜Ｌ５３との間には絶縁膜１２が配されている（図２（ａ）参照）。
【００２５】
複数の第１のプラグＰＧ１１１〜ＰＧ１１３のそれぞれは、第１のラインＬ１１（又はＬ１３）を間にして互いに対向する第２のラインＬ２１（又はＬ２２、Ｌ２３）及び第３のラインＬ３１１（又はＬ３１２、Ｌ３１３）の一方（すなわち第３のラインＬ３１１（又はＬ３１２、Ｌ３１３））と、第４のラインＬ４１（又はＬ４２、Ｌ４３）とを接続する。複数の第１のプラグＰＧ１２１〜ＰＧ１２３は、第１のラインＬ１２（又はＬ１４）を間にして互いに対向する第２のラインＬ２１（又はＬ２２、Ｌ２３）及び第３のラインＬ３２１（又はＬ３２２、Ｌ３２３）の一方（すなわち第３のラインＬ３２１（又はＬ３２２、Ｌ３２３））と、第４のラインＬ４１（又はＬ４２、Ｌ４３）とを接続する。
【００２６】
複数の第２のプラグＰＧ２１〜ＰＧ２３は、第１のラインＬ１１（又はＬ１３）を間にして互いに対向する第２のラインＬ２１（又はＬ２２、Ｌ２３）及び第３のラインＬ３１１（又はＬ３１２、Ｌ３１３）の他方（すなわち第２のラインＬ２１（又はＬ２２、Ｌ２３））と、第５のラインＬ５１（又はＬ５２、Ｌ５３）とを接続する。
【００２７】
抵抗変化膜Ｒｅ１１は、第１の面ＶＰ１１と第２の面ＶＰ２（図３参照）との間を複数の第２のラインＬ２１〜Ｌ２３に跨って連続的に延びている。抵抗変化膜Ｒｅ１２は、第１の面ＶＰ１２と第２の面ＶＰ２（図３参照）との間を複数の第２のラインＬ２１〜Ｌ２３に跨って連続的に延びている（図３参照）。具体的には、複数の抵抗変化膜Ｒｅ１１、Ｒｅ１２のそれぞれは、絶縁膜１２の上を、半導体基板ＳＢの表面ＳＢａに略垂直にフィン状に延びている。複数の抵抗変化膜Ｒｅ１１、Ｒｅ１２は、半導体基板ＳＢの表面ＳＢａに垂直な方向から見た場合に、互いに（例えば、互いに平行に）並んでいる（図３参照）。
【００２８】
図２（ａ）に示すように、抵抗変化素子Ｒ１１１ａ、Ｒ１３１ａは、それぞれ、抵抗変化膜Ｒｅ１１における第１のラインＬ１１、Ｌ１３と第２のラインＬ２１との交差する部分を、抵抗変化によりデータを記憶する記憶部Ｒ１１１、Ｒ１３１として含む。抵抗変化素子Ｒ１２１ａ、Ｒ１４１ａは、それぞれ、抵抗変化膜Ｒｅ１２における第１のラインＬ１２、Ｌ１４と第２のラインＬ２１との交差する部分を、抵抗変化によりデータを記憶する記憶部Ｒ１２１、Ｒ１４１として含む。
【００２９】
図１に示す抵抗変化膜（第２の抵抗変化膜）Ｒｅ２１は、第１の面ＶＰ１１と第３の面ＶＰ３１（図３参照）との間を複数の第３のラインＬ３１１〜Ｌ３１３に跨って連続的に延びている。抵抗変化膜（第２の抵抗変化膜）Ｒｅ２２は、第１の面ＶＰ１２と第３の面ＶＰ３２（図３参照）との間を複数の第３のラインＬ３２１〜Ｌ３２３に跨って連続的に延びている（図３参照）。具体的には、複数の抵抗変化膜Ｒｅ２１、Ｒｅ２２のそれぞれは、絶縁膜１２の上を、半導体基板ＳＢの表面ＳＢａに略垂直にフィン状に延びている。複数の抵抗変化膜Ｒｅ２１、Ｒｅ２２は、半導体基板ＳＢの表面ＳＢａに垂直な方向から見た場合に、互いに（例えば、互いに平行に）並んでいる（図３参照）。抵抗変化膜Ｒｅ２１、Ｒｅ２２は、それぞれ、第１のラインＬ１１、Ｌ１２を間にして抵抗変化膜Ｒｅ１１、Ｒｅ１２と対向している。
【００３０】
図２（ａ）に示すように、抵抗変化素子（第２の抵抗変化素子）Ｒ１１２ａ、Ｒ１３２ａは、それぞれ、抵抗変化膜（第２の抵抗変化膜）Ｒｅ２１における第１のラインＬ１１、Ｌ１３と第３のラインＬ３１１との交差する部分を、抵抗変化によりデータを記憶する記憶部Ｒ１１２、Ｒ１３２として含む。抵抗変化素子（第２の抵抗変化素子）Ｒ１２２ａ、Ｒ１４２ａは、それぞれ、抵抗変化膜（第２の抵抗変化膜）Ｒｅ２２における第１のラインＬ１２、Ｌ１４と第３のラインＬ３２１との交差する部分を、抵抗変化によりデータを記憶する記憶部Ｒ１２２、Ｒ１４２として含む。
【００３１】
上記の各抵抗変化素子Ｒ１１１ａ〜Ｒ１４２ａは、抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子である。この場合、抵抗変化膜Ｒｅ１１、Ｒｅ１２及び抵抗変化膜Ｒｅ２１、Ｒｅ２２は、それぞれ、例えば、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＨｆＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３のグループから選択される１つの材料（以下、抵抗変化材料とよぶ）で形成されている。なお、各抵抗変化素子Ｒ１１１ａ〜Ｒ１４２ａは、抵抗変化型メモリ素子である代わりに、相変化型メモリ（ＰＣＭ：Ｐｈａｓｅ−Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）素子であってもよい。
【００３２】
図１に示す複数のＰ型ポリシリコン膜ＤＰ１１、ＤＰ１２は、それぞれ、第１のラインＬ１１、Ｌ１２と反対側において抵抗変化膜Ｒｅ１１、Ｒｅ１２に隣接している。複数のＰ型ポリシリコン膜ＤＰ２１、ＤＰ２２は、それぞれ、第１のラインＬ１１、Ｌ１２と反対側において抵抗変化膜Ｒｅ２１、Ｒｅ２２に隣接している。複数のＰ型ポリシリコン膜ＤＰ１１〜ＤＰ２２のそれぞれは、第２のライン又は第３のラインに対応した幅を有し、半導体基板ＳＢの表面ＳＢａに略垂直に延びている。複数のＰ型ポリシリコン膜ＤＰ１１〜ＤＰ２２のそれぞれは、Ｐ型の不純物を含んだポリシリコンで形成されている。
【００３３】
複数のＩ型ポリシリコン膜ＤＩ１１、ＤＩ１２は、それぞれ、抵抗変化膜Ｒｅ１１、Ｒｅ１２と反対側においてＰ型ポリシリコン膜ＤＰ１１、ＤＰ１２に隣接している。複数のＩ型ポリシリコン膜ＤＩ２１、ＤＩ２２は、それぞれ、抵抗変化膜Ｒｅ２１と反対側においてＰ型ポリシリコン膜ＤＰ２１、ＤＰ２２に隣接している。複数のＩ型ポリシリコン膜ＤＩ１１〜ＤＩ２２のそれぞれは、第２のライン又は第３のラインに対応した幅を有し、半導体基板ＳＢの表面ＳＢａに略垂直に延びている。
【００３４】
複数のＮ型ポリシリコン膜ＤＮ１１、ＤＮ１２は、Ｐ型ポリシリコン膜ＤＰ１１、ＤＰ１２と反対側においてＩ型ポリシリコン膜ＤＩ１１、ＤＩ１２に隣接している。複数のＮ型ポリシリコン膜ＤＮ２１、ＤＮ２２は、それぞれ、Ｐ型ポリシリコン膜ＤＰ２１、ＤＰ２２と反対側においてＩ型ポリシリコン膜ＤＩ２１、ＤＩ２２に隣接している。複数のＮ型ポリシリコン膜ＤＮ１１〜ＤＮ２２のそれぞれは、第２のライン又は第３のラインに対応した幅を有し、半導体基板ＳＢの表面ＳＢａに略垂直に延びている。複数のＮ型ポリシリコン膜ＤＮ１１〜ＤＮ２２のそれぞれは、Ｎ型の不純物を含んだポリシリコンで形成されている。
【００３５】
図２（ａ）に示すように、ダイオード（整流素子）Ｄ１１１、Ｄ１３１は、それぞれ、Ｐ型ポリシリコン膜ＤＰ１１、Ｉ型ポリシリコン膜ＤＩ１１、及びＮ型ポリシリコン膜ＤＮ１１における第１のラインＬ１１、Ｌ１３と第２のラインＬ２１との交差する部分を、整流部Ｄ１１１、Ｄ１３１として含む。ダイオード（整流素子）Ｄ１２１、Ｄ１４１についても同様である。
【００３６】
ダイオード（第２の整流素子）Ｄ１１２、Ｄ１３２は、それぞれ、Ｐ型ポリシリコン膜ＤＰ２１、Ｉ型ポリシリコン膜ＤＩ２１、及びＮ型ポリシリコン膜ＤＮ２１における第１のラインＬ１１、Ｌ１３と第３のラインＬ３１１との交差する部分を、整流部Ｄ１１２、Ｄ１３２として含む。ダイオード（第２の整流素子）Ｄ１２２、Ｄ１４２についても同様である。
【００３７】
各ダイオードのＤ１１１〜Ｄ１４２における整流方向が半導体基板ＳＢの表面ＳＢａに沿った方向である。すなわち、Ｐ型ポリシリコン膜、Ｉ型ポリシリコン膜、及びＮ型ポリシリコン膜は、半導体基板に略垂直な方向に延びたライン（第２のライン又は第３のライン）とつながって形成されており（図３参照）、半導体基板に垂直な方向から見て同一位置にある不揮発性メモリセルに共有されている。これにより、埋め込みでダイオードを形成する必要がなく、ダイオードとして機能する部分の加工が比較的容易になる。
【００３８】
ここで、仮に、ワードラインとビットラインとを異なる配線層として互いに交差するようにパターニングし、その交差部に不揮発性メモリセルを配置する場合を考える。このように不揮発性メモリセルを水平方向に配列すると、ワードラインとビットラインとをそれぞれ異なるリソグラフィ工程でパターニングする必要がある。この場合、不揮発性メモリセルの配置密度を向上するためには、さらに配線層の数を増やして、不揮発性メモリセルの水平方向の配列を垂直方向に複数重ねる必要がある。すなわち、不揮発性メモリセルを水平方向に加えて垂直方向にも配列するために配線層の数を増やすとリソグラフィ工程の数が増えるので、配置密度を向上させることによるコスト削減効果は小さなものに留まってしまう。
【００３９】
それに対して、第１の実施の形態では、ワードラインとビットラインとの一方（各第１のラインＬ１１〜Ｌ１４）が半導体基板の表面に平行に延びており、他方（各第２のラインＬ２１〜Ｌ２３及び各第３のラインＬ３１１〜Ｌ３１３、Ｌ３２１〜Ｌ３２３）が半導体基板の表面に略垂直に延びている。抵抗変化膜におけるワードラインとビットラインとの交差する部分が不揮発性メモリセルＭＣ１１１〜ＭＣ１４２として機能する。この構造は、後述のように、複数のワードラインを一括でパターニングし複数のビットラインを一括でパターニングするのに適した構造である。すなわち、不揮発性メモリセルを水平方向に加えて垂直方向にも配列するように構成してもリソグラフィ工程の数が増えないので、配置密度を向上させることによるコスト削減効果を大きなものとすることができる構造を提供できる。すなわち、不揮発性半導体記憶装置の製造コストを効率的に低減するように、不揮発性メモリセルの配置密度を容易に向上できる構造を提供できる。
【００４０】
あるいは、仮に、絶縁膜及び第１の電極が交互に複数積層された積層構造を半導体基板の上に形成し、複数層の第１の電極を貫通する貫通孔を形成した後、貫通孔内に抵抗変化材料及び導電材料を順に埋め込むことにより、抵抗変化素子を形成する場合を考える。この場合、抵抗変化素子において、貫通孔内に埋め込まれた抵抗変化材料で形成された抵抗変化部は、その外周面が第１の電極に接しており、その内周面が導電材料で形成された第２の電極に接したものとなる。この構成では、半導体基板の主面（表面）に垂直な方向から見た場合に、第１の電極の幅を貫通孔の幅より太くする必要がある。すなわち、少なくともアライメントマージンを考慮した大きさ以上第１の電極の幅を貫通孔の幅より太くする必要があるので、抵抗変化部（抵抗変化素子）を含むメモリセル（不揮発性メモリセル）の配置密度を向上しにくい。
【００４１】
それに対して、第１の実施の形態では、ワードラインとビットラインとの一方（各第１のラインＬ１１〜Ｌ１４）が半導体基板の表面に平行に延びており、他方（各第２のラインＬ２１〜Ｌ２３及び各第３のラインＬ３１１〜Ｌ３１３、Ｌ３２１〜Ｌ３２３）が半導体基板の表面に略垂直に延びている。抵抗変化膜におけるワードラインとビットラインとの交差する部分が不揮発性メモリセルＭＣ１１１〜ＭＣ１４２として機能する。すなわち、ワードラインやビットラインに貫通孔が形成されていないので、ワードラインとビットラインとの配置位置のマージンが大きくアライメントズレの影響を受けにくい構造をしている。これにより、ワードラインとビットラインとのそれぞれを太くする必要がないので、抵抗変化素子を含む不揮発性メモリセルの配置密度を容易に向上できる。
【００４２】
また、第１の実施の形態では、半導体基板の表面に平行に延びたライン（各第１のラインＬ１１〜Ｌ１４）の両側に抵抗変化膜が配されているので、半導体基板の表面に平行に延びたラインの片側に抵抗変化膜が配されている場合に比べて、効率的に不揮発性メモリセルの配置密度を向上できる。
【００４３】
あるいは、仮に、図２３に示すように、半導体基板の表面に略垂直に延びたラインがいずれもプラグを介して上方の第４のラインに接続されている場合を考える。この場合、半導体基板の表面に平行に延びたライン（各第１のラインＬ１１〜Ｌ１４）の両側の不揮発性メモリセルへ別々にアクセスするためには、第２のラインＬ２１１に接続されるための第４のラインＬ４１１と第３のラインＬ３１１１又はＬ３２１１に接続されるための第４のラインＬ４１２とを別々に設ける必要がある。すなわち、第１のラインＬ１１を間にして互いに対向する第２のラインＬ２１１と第３のラインＬ３１１１又はＬ３２１１との組に対して２本の第４のラインＬ４１１、Ｌ４１２を設ける。同様に、第１のラインＬ１１を間にして互いに対向する第２のラインＬ２２１と第３のラインＬ３１２１又はＬ３２２１との組に対して２本の第４のラインＬ４２１、Ｌ４２２を設ける。これに伴い、例えば第２のラインＬ２１１、Ｌ２２１の並ぶ間隔と第３のラインＬ３１１１、Ｌ３１２１又はＬ３２１１、Ｌ３２２１の並ぶ間隔とを２本の第４のライン幅の合計以上確保する必要がある。これにより、第２のラインの並ぶ方向（第３のラインの並ぶ方向）において、不揮発性メモリセルの配置密度を向上しにくくなる。
【００４４】
それに対して、第１の実施の形態では、半導体基板の表面に略垂直に延びたライン（各第２のラインＬ２１〜Ｌ２３及び各第３のラインＬ３１１〜Ｌ３１３、Ｌ３２１〜Ｌ３２３）は第１のラインと交差する方向において上方の第４のラインと下方の第５のラインとに交互に接続されている（図３参照）。すなわち、第１のプラグＰＧ１１１〜ＰＧ１１３は、それぞれ、第３のラインＬ３１１〜Ｌ３１３を上方の第４のラインＬ４１〜Ｌ４３に接続している。第２のプラグＰＧ２１〜ＰＧ２３は、それぞれ、第２のラインＬ２１〜Ｌ２３を下方の第５のラインＬ５１〜Ｌ５３に接続している。第１のプラグＰＧ１２１〜ＰＧ１２３は、それぞれ、第３のラインＬ３２１〜Ｌ３２３を上方の第４のラインＬ４１〜Ｌ４３に接続している。このように、半導体基板の表面に平行に延びた第１のラインの両側の不揮発性メモリセルへ別々にアクセスする場合であっても、第１のラインを間にして互いに対向する第２のラインと第３のラインとの組に対して１本の第４のラインを設ければ十分なので、第２のラインの並ぶ間隔と第３のラインの並ぶ間隔とを１本の第４のライン幅程度確保していれば十分である。これにより、第２のラインの並ぶ方向（第３のラインの並ぶ方向）において、不揮発性メモリセルの配置密度を容易に向上できる。
【００４５】
次に、第１の実施の形態にかかる不揮発性半導体記憶装置１の製造方法を、図４〜図８を用いて説明する。図４〜図８は、第１の実施の形態にかかる不揮発性半導体記憶装置１の製造方法を示す図である。
【００４６】
図４（ｂ）に示す工程では、公知の方法で、半導体基板ＳＢの上に、絶縁膜１１、第５のラインＬ５、絶縁膜１２、第２のプラグＰＧ２を順に形成する（図２（ａ）参照）。以下では、説明の簡略化のため、絶縁膜１１、第５のラインＬ５、絶縁膜１２、及び第２のプラグＰＧ２をまとめて下層１０として説明及び図示を行う。このとき、下層１０の上面が平坦化されており、第２のプラグＰＧ２の上面も露出している。
【００４７】
そして（第１の工程）、この下層１０の上に、絶縁層（第１の層）３１と導電層（第２の層）３２とが交互にそれぞれ複数回積層された積層構造ＳＳＴを形成する。具体的には、絶縁層３１を形成する工程と導電層３２を形成する工程とを交互に複数回（例えば、８回）繰り返した後に絶縁層３１を形成する工程を１回行う。絶縁層３１は、例えば、ＣＶＤ法によりＳｉＯ２で形成する。導電層３２は、例えば、ＰＶＤ法又はＣＶＤ法によりタングステンで形成する。なお、導電層３２は、ＰＶＤ法により形成したほうが、抵抗が低く、デバイス特性上有利である。
【００４８】
図４（ｃ）に示す工程（第２の工程）では、リソグラフィ法を用いて、積層構造ＳＳＴの上に、第１のマスクパターンＭＰ１を形成する。第１のマスクパターンＭＰ１は、複数の第１のラインパターンＬＰ１１、ＬＰ１２を有する。複数の第１のラインパターンＬＰ１１、ＬＰ１２は、互いに（例えば、互いに平行に）並んでいる。
【００４９】
図４（ｄ）に示す工程（第３の工程）では、ドライエッチング法を用いて、積層構造ＳＳＴを、互いに（例えば、互いに平行に）並んだ多数の短冊状に切る。すなわち、積層構造ＳＳＴが複数のフィン形状体ＦＩＮ１、ＦＩＮ２へ分割されるように、積層構造ＳＳＴにおける第１のマスクパターンＭＰ１により露出された領域を選択的にエッチングする。これにより、下層１０の上に互いに（例えば、互いに平行に）並んだ複数のフィン形状体ＦＩＮ１、ＦＩＮ２が形成される（図４（ａ）参照）。フィン形状体ＦＩＮ１では、絶縁膜と導電膜とが交互に複数積層されている。フィン形状体ＦＩＮ１では、例えば、絶縁膜Ｉ１１、導電膜（第１のライン）Ｌ１１、絶縁膜Ｉ２１、導電膜（第１のライン）Ｌ１３、絶縁膜Ｉ３１が順に積層されている。フィン形状体ＦＩＮ２では、絶縁膜と導電膜とが交互に複数積層されている。フィン形状体ＦＩＮ２では、例えば、絶縁膜Ｉ１２、導電膜（第１のライン）Ｌ１２、絶縁膜Ｉ２２、導電膜（第１のライン）Ｌ１４、絶縁膜Ｉ３２が順に積層されている。
【００５０】
図５に示す工程（第４の工程）では、複数のフィン形状体ＦＩＮ１、ＦＩＮ２のそれぞれにおける導電膜の露出した側面に抵抗変化膜を形成する。
【００５１】
具体的には、図５（ｂ）に示す工程において、ＣＶＤ法（例えば、ＣＶＤ法の一種のＡＬＤ法）により、抵抗変化材料の膜４０を全面に堆積（デポ）する。図５（ｃ）に示す工程では、ドライエッチング法にてエッチバックする。これにより、抵抗変化材料の膜４０におけるフィン形状体ＦＩＮ１、ＦＩＮ２の両側面に配された部分を抵抗変化膜Ｒｅ１１〜Ｒｅ２２として残す（図５（ａ）参照）。すなわち、導電膜Ｌ１１の露出した側面Ｌ１１ａと導電膜Ｌ１３の露出した側面Ｌ１３ａとに、抵抗変化膜Ｒｅ１１が形成される。導電膜Ｌ１１の露出した側面Ｌ１１ｂと導電膜Ｌ１３の露出した側面Ｌ１３ｂとに、抵抗変化膜（第２の抵抗変化膜）Ｒｅ２１が形成される。導電膜Ｌ１２の露出した側面Ｌ１２ａと導電膜Ｌ１４の露出した側面Ｌ１４ａとに、抵抗変化膜Ｒｅ１２が形成される。導電膜Ｌ１２の露出した側面Ｌ１２ｂと導電膜Ｌ１４の露出した側面Ｌ１４ｂとに、抵抗変化膜（第２の抵抗変化膜）Ｒｅ２２が形成される。
【００５２】
図６（ａ）に示す工程（第５の工程）では、図５に示す工程を経た複数のフィン形状体ＦＩＮ１、ＦＩＮ２の間に導電物質を埋め込む。
【００５３】
具体的には、図６（ｂ）に示す工程において、ＣＶＤ法（例えば、ＣＶＤ法の一種のＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法）により、Ｐ型ポリシリコン膜５１を全面に堆積（デポ）する。Ｐ型ポリシリコン膜５１は、Ｐ型の不純物を含むポリシリコンで形成されている。図６（ｃ）に示す工程において、ドライエッチング法にてエッチバックする。これにより、Ｐ型ポリシリコン膜５１におけるフィン形状体ＦＩＮ１、ＦＩＮ２の両側壁に配された部分をＰ型ポリシリコン膜５１１１〜５１２２として残す。
【００５４】
図６（ｄ）に示す工程において、ＣＶＤ法（例えば、ＣＶＤ法の一種のＡＬＤ法）により、Ｉ型ポリシリコン膜５２を全面に堆積（デポ）する。Ｉ型ポリシリコン膜５１は、ポリシリコンで形成されている。図６（ｅ）に示す工程において、ドライエッチング法にてエッチバックする。これにより、Ｉ型ポリシリコン膜５２におけるフィン形状体ＦＩＮ１、ＦＩＮ２の両側壁に配された部分をＩ型ポリシリコン膜５２１１〜５２２２として残す。
【００５５】
図６（ｆ）に示す工程において、ＣＶＤ法（例えば、ＣＶＤ法の一種のＡＬＤ法）により、Ｎ型ポリシリコン膜５３を全面に堆積（デポ）する。Ｎ型ポリシリコン膜５３は、Ｎ型の不純物を含むポリシリコンで形成されている。図６（ｇ）に示す工程において、ドライエッチング法にてエッチバックする。これにより、Ｎ型ポリシリコン膜５３におけるフィン形状体ＦＩＮ１、ＦＩＮ２の両側壁に配された部分をＮ型ポリシリコン膜５３１１〜５３２２として残す。
【００５６】
図６（ｈ）に示す工程において、複数のフィン形状体ＦＩＮ１、ＦＩＮ２の間すなわちＮ型ポリシリコン膜５３１１〜５３２２の間の溝５４１〜５４３に導電物質を埋めるように堆積する。導電物質は、例えば、タングステンで形成される。ＣＭＰ法またはエッチバック法で表面の導電物質を取り除くと、細密なセル構造を作ることができる。これにより、導電物質５５１〜５５３が埋め込まれる。
【００５７】
図７（ａ）に示す工程（第６の工程）では、リソグラフィ法を用いて、複数のフィン形状体ＦＩＮ１、ＦＩＮ２及び埋め込まれた導電物質５５１〜５５３の上に、第２のマスクパターンＭＰ２を形成する。第２のマスクパターンＭＰ２は、複数の第２のラインパターンＬＰ２１〜ＬＰ２３を有する。各第２のラインパターンＬＰ２１〜ＬＰ２３は、フィン形状体ＦＩＮ１、ＦＩＮ２と交差する方向へ延びている。複数の第２のラインパターンＬＰ２１〜ＬＰ２３は、互いに（例えば、互いに平行に）並んでいる。
【００５８】
図７（ｂ）に示す工程（第７の工程）では、ドライエッチング法を用いて、Ｐ型ポリシリコン膜５１１１、５１２１、Ｉ型ポリシリコン膜５２１１、５２２１、Ｎ型ポリシリコン膜５３１１、５３２１、及び埋め込まれた導電物質５５１、５５２を、フィン形状体ＦＩＮ１、ＦＩＮ２と交差する方向へ切る。すなわち、Ｐ型ポリシリコン膜５１１１、５１２１、Ｉ型ポリシリコン膜５２１１、５２２１、Ｎ型ポリシリコン膜５３１１、５３２１、及び埋め込まれた導電物質５５１、５５２における第２のマスクパターンＭＰ２により露出された領域を選択的にエッチングする。
【００５９】
このとき、各フィン形状体（例えば、ＦＩＮ１）における最上の絶縁膜（例えば、Ｉ３１）と抵抗変化膜（例えば、Ｒｅ１１、Ｒｅ２１）とは、ドライエッチング時の選択比を、Ｐ型ポリシリコン膜５１１１、５１２１、Ｉ型ポリシリコン膜５２１１、５２２１、Ｎ型ポリシリコン膜５３１１、５３２１、及び埋め込まれた導電物質５５１、５５２に対して持たせることにより、切られないようにする。このようなドライエッチング条件は、３００ｍｍウェーハ用のチャンバーにおいて、例えば、ガス圧力が３０ｍＴｏｒｒ以上であり、ソースパワーが６００Ｗであり、バイアス７０Ｗ以下であり、ガスの種類がＣＦ４又はＮＦ３又はＣｌ２となる。
【００６０】
これにより、例えば、埋め込まれた導電物質５５１は、半導体基板ＳＢの表面ＳＢａに略垂直にそれぞれ延びた複数の柱状体Ｌ２１〜Ｌ２３へ分離される（図３、図８参照）。埋め込まれた導電物質５５２は、半導体基板ＳＢの表面ＳＢａに略垂直にそれぞれ延びた複数の柱状体Ｌ３１１〜Ｌ３１３へ分離される（図３、図８参照）。埋め込まれた導電物質５５３は、半導体基板ＳＢの表面ＳＢａに略垂直にそれぞれ延びた複数の柱状体Ｌ３２１〜Ｌ３２３へ分離される（図３、図８参照）。
【００６１】
また、Ｐ型ポリシリコン膜５１１１は、半導体基板ＳＢの表面ＳＢａに略垂直にそれぞれ延びた複数の柱状体（Ｐ型ポリシリコン膜）ＤＰ１１へ分離される（図３参照）。Ｉ型ポリシリコン膜５２１１は、半導体基板ＳＢの表面ＳＢａに略垂直にそれぞれ延びた複数の柱状体（Ｉ型ポリシリコン膜）ＤＩ１１へ分離される（図３参照）。Ｎ型ポリシリコン膜５３１１は、半導体基板ＳＢの表面ＳＢａに略垂直にそれぞれ延びた複数の柱状体（Ｎ型ポリシリコン膜）ＤＮ１１へ分離される（図３参照）。埋め込まれた導電物質５５１は、半導体基板ＳＢの表面ＳＢａに略垂直にそれぞれ延びた複数の柱状体Ｌ２１〜Ｌ２３へ分離される（図３参照）。同様に、Ｐ型ポリシリコン膜５１２１、Ｉ型ポリシリコン膜５２２１、Ｎ型ポリシリコン膜５３２１は、それぞれ、複数の柱状体ＤＰ２１、ＤＩ２１、ＤＮ２１へ分離される（図３参照）。
【００６２】
なお、複数の柱状体Ｌ２１〜Ｌ２３は、それぞれ、その底に最初に準備しておいた第２のプラグＰＧ２１〜ＰＧ２３が位置するように設計されている。当然最後にポリシラザンなどのＧａｐｆｉｌｌ材料をもちいて隙間を埋める（図示せず）。ポリシラザンはよい埋め込み性を示すので、このような縦に長い高アスペクト比の構造に適している。
【００６３】
その後、公知の方法で、複数のフィン形状体ＦＩＮ１、ＦＩＮ２（図８参照）の上に、絶縁膜２１、第１のプラグＰＧ１１１〜ＰＧ１１３、ＰＧ１２１〜ＰＧ１２３、及び第４のラインＬ４１〜Ｌ４３を順に形成する（図１、図２（ａ）参照）。
【００６４】
以上、具体的な材料名を挙げて説明したが、それぞれの機能（絶縁性、導電性、整流性、抵抗変化性）を持ち合わせていればほかの材料を用いてもかまわない。ただし、タングステンはシリコンプロセスに広く用いられ、高温に耐える性質があり、ダイオードの活性化のためのアニールをすることを考えると好ましい材料である。また、ダイオードは整流性のあるものであればたとえばメタルを用いたショットキダイオードなどでもよいが、ポリシリコンのＰ−Ｉ−Ｎダイオードはリーク電流が少なく好ましい材料である。
【００６５】
以上のように、第１の実施の形態では、ワードラインとビットラインとの一方（各導電膜Ｌ１１〜Ｌ１４）が半導体基板の表面に平行に延びており、他方（複数の柱状体Ｌ２１〜Ｌ２３、Ｌ３１１〜Ｌ３１３、Ｌ３２１〜Ｌ３２３）が半導体基板の表面に略垂直に延びている。抵抗変化膜における導電膜と柱状体との交差する部分、すなわちワードラインとビットラインとの交差する部分が不揮発性メモリセルＭＣ１１１〜ＭＣ１４２として機能する（図２（ａ）参照）。この構造は、複数のワードラインを一括でパターニングし複数のビットラインを一括でパターニングすることにより形成されている。すなわち、図４（ｄ）に示す工程において、積層構造ＳＳＴにおける第１のマスクパターンＭＰ１により露出された領域を選択的にエッチングすることにより、半導体基板の表面に平行に延びたラインを一括でパターニングしている。また、図７（ｂ）に示す工程において、埋め込まれた導電物質５５１、５５２における第２のマスクパターンＭＰ２により露出された領域を選択的にエッチングすることにより、半導体基板の表面に略垂直に延びたラインを一括でパターニングしている。すなわち、不揮発性メモリセルを水平方向に加えて垂直方向にも配列するように製造する場合に、リソグラフィ工程の数が増えないので、配置密度を向上させることによるコスト削減効果を大きなものとすることができる。すなわち、不揮発性半導体記憶装置の製造コストを低減できるように、配置密度を容易に向上させることができる。
【００６６】
また、ワードラインやビットラインに貫通孔が形成されないので、ワードラインとビットラインとの配置位置のマージンが大きくアライメントズレの影響を受けにくい。これにより、ワードラインとビットラインとのそれぞれを太くする必要がないので、抵抗変化素子を含む不揮発性メモリセルの配置密度を容易に向上できる。
【００６７】
さらに、第１のマスクパターンＭＰ１及び第２のマスクパターンＭＰ２は、いずれも、いわゆるラインアンドスペースのパターンであるので、貫通孔を形成する場合に比べて、微細なパターンを容易に形成できる。この点からも、抵抗変化素子を含む不揮発性メモリセルの配置密度を容易に向上できる。
【００６８】
なお、不揮発性半導体記憶装置では、抵抗変化膜に近い側からＮ型ポリシリコン膜、Ｉ型ポリシリコン膜、Ｐ型ポリシリコン膜が配される構成であってもよい。あるいは、Ｐ型ポリシリコン膜とＮ型ポリシリコン膜との間のＩ型ポリシリコン膜が省略された構成であってもよい。
【００６９】
また、図９に示すように、不揮発性半導体記憶装置１ｉにおいて、抵抗変化膜から遠い側に配されたポリシリコン膜（図１に示す場合、Ｎ型ポリシリコン膜）が、半導体基板ＳＢの表面ＳＢａに略垂直に延びたライン（すなわち各第２のラインＬ２１ｉ〜Ｌ２３ｉ又は各第３のラインＬ３１１ｉ〜Ｌ３１３ｉ）として用いられてもよい。この場合、例えば、図３に示された構成に対して、第２のラインＬ２が省略されＮ型ポリシリコン膜ＤＮ１１とＤＮ１２とが共通化されるよう変更を加えた構成になるので、第１のラインＬ１１と交差する方向における抵抗変化膜Ｒｅ１１と抵抗変化膜Ｒｅ１２との間隔を短縮できる。これにより、第１のラインＬ１１と交差する方向における不揮発性メモリセルの配置密度を容易に向上できる。
【００７０】
また、この場合、図６（ｆ）、図６（ｇ）に示す工程が不要になり、図６（ｈ）に示す工程において、Ｎ型ポリシリコンを導電物質として、複数のフィン形状体ＦＩＮ１、ＦＩＮ２の間に埋め込むことになる。これにより、工程数を低減して不揮発性半導体記憶装置の製造方法を簡略化することができ、半導体基板ＳＢの表面ＳＢａに略垂直に延びたラインへの加工を容易なものとすることができる。
【００７１】
あるいは、図１０に示すように、不揮発性半導体記憶装置１ｊにおいて、半導体基板ＳＢの表面ＳＢａに略垂直に延びたライン（すなわち各第２のラインＬ２１ｊ〜Ｌ２３ｊ又は各第３のラインＬ３１１ｊ〜Ｌ３１３ｊ）と抵抗変化膜（すなわち抵抗変化膜Ｒｅ１１ｊ又はＲｅ２１ｊ）との界面に整流作用を持たせるように構成してもよい。具体的には、半導体基板ＳＢの表面ＳＢａに沿って延びたライン（各第１のラインＬ１１ｊ、Ｌ１３ｊ）と半導体基板ＳＢの表面ＳＢａに略垂直に延びたライン（すなわち各第２のラインＬ２１ｊ〜Ｌ２３ｊ又は各第３のラインＬ３１１ｊ〜Ｌ３１３ｊ）とを別々の金属で形成し、抵抗変化膜に金属酸化物を用いる。例えば、第１のラインをタングステンで形成し、第２のライン又は第３のラインを金又は白金で形成し、抵抗変化膜を鉄酸化物で形成する。この場合、第２のライン又は第３のラインと抵抗変化膜との界面にショットキー伝導作用（整流作用）を持たせることができる。
【００７２】
この場合、例えば、図３に示す構成に対して、Ｐ型ポリシリコン膜、Ｉ型ポリシリコン膜、Ｎ型ポリシリコン膜が省略されるように変更を加えた構成になるので、第１のラインＬ１１と交差する方向における抵抗変化膜Ｒｅ１１と抵抗変化膜Ｒｅ１２との間隔を短縮できる。これにより、第１のラインＬ１１と交差する方向における不揮発性メモリセルの配置密度を容易に向上できる。
【００７３】
また、この場合、図６（ｂ）〜図６（ｇ）に示す工程が不要になる。これにより、工程数を低減して不揮発性半導体記憶装置の製造方法を簡略化することができ、半導体基板ＳＢの表面ＳＢａに略垂直に延びたラインへの加工を容易なものとすることができる。
【００７４】
（第２の実施の形態）
第２の実施の形態にかかる不揮発性半導体記憶装置１ｋについて図１１を用いて説明する。図１１は、第２の実施の形態にかかる不揮発性半導体記憶装置１ｋの構成を示す斜視図である。以下では、第１の実施の形態の図９に示す変形例（不揮発性半導体記憶装置１ｉ）と異なる部分を中心に説明する。
【００７５】
不揮発性半導体記憶装置１ｋは、複数の第１のラインＬ１１ｋ、Ｌ１３ｋ、抵抗変化膜Ｒｅ１１１ｋ、Ｒｅ１１３ｋ、抵抗変化膜（第２の抵抗変化膜）Ｒｅ２１１ｋ、Ｒｅ２１３ｋ、複数のＰ型ポリシリコン膜ＤＰ１１１ｋ〜ＤＰ２１３ｋを備える。
【００７６】
第１のラインＬ１１ｋ、Ｌ１３ｋは、上下の絶縁膜より幅が狭い。Ｐ型ポリシリコン膜ＤＰ１１１ｋ、ＤＰ１１３ｋは、それぞれ、第１のラインＬ１１ｋ、Ｌ１３ｋの１つの側面に沿って延びている。抵抗変化膜Ｒｅ１１１ｋ、Ｒｅ１１３ｋは、それぞれ、第１のラインＬ１１ｋ、Ｌ１３ｋ及び上下の絶縁膜とＰ型ポリシリコン膜ＤＰ１１１ｋ、ＤＰ１１３ｋとの間に配されている。
【００７７】
Ｐ型ポリシリコン膜ＤＰ２１１ｋ、ＤＰ２１３ｋは、それぞれ、第１のラインＬ１１ｋ、Ｌ１３ｋの１つの側面と反対側の側面に沿って延びている。抵抗変化膜Ｒｅ２１１ｋ、Ｒｅ２１３ｋは、それぞれ、第１のラインＬ１１ｋ、Ｌ１３ｋ及び上下の絶縁膜とＰ型ポリシリコン膜ＤＰ２１１ｋ、ＤＰ２１３ｋとの間に配されている。
【００７８】
このように、Ｐ型ポリシリコン膜が第１のラインに沿ってすなわち半導体基板ＳＢの表面ＳＢａに沿って延び、Ｎ型ポリシリコン膜が第２のライン又は第３のラインとして半導体基板ＳＢの表面ＳＢａに略垂直に延びている。これにより、Ｐ型ポリシリコン膜とＮ型ポリシリコン膜との接合部分すなわちＰＮ接合界面が不揮発性メモリセルごとに形成されている。この結果、各不揮発性メモリセルのダイオード（整流素子）を逆流して回り込んでくる電流を低減できる。
【００７９】
なお、Ｎ型ポリシリコン膜が第１のラインに沿ってすなわち半導体基板ＳＢの表面ＳＢａに沿って延び、Ｐ型ポリシリコン膜が第２のライン又は第３のラインとして半導体基板ＳＢの表面ＳＢａに略垂直に延びていてもよい。この場合でも、Ｐ型ポリシリコン膜とＮ型ポリシリコン膜との接合部分すなわちＰＮ接合界面が不揮発性メモリセルごとに形成されたものとなる。
【００８０】
また、不揮発性半導体記憶装置１ｋの製造方法が、第１の実施の形態の図９に示す変形例と、次の点で異なる。
【００８１】
図１２（ｂ）に示す工程では、幅がそれぞれ太めの複数のフィン形状体ＦＩＮ１ｋ、ＦＩＮ２ｋを形成する。この幅は、この後で導電膜（例えば、タングステンで形成された膜）Ｌ１１ｋ１〜Ｌ１４ｋ１を細らせることと、細らせてできたくぼみに抵抗変化膜の材料とポリシリコンとを埋め込むこととを考えて設定しておく。
【００８２】
図１２（ｃ）に示す工程（第８の工程）では、アッシャーなどのＯ２プラズマや熱酸化などの方法により、導電膜Ｌ１１ｋ１〜Ｌ１４ｋ１の側壁を酸化する。これにより、導電膜Ｌ１１ｋ１〜Ｌ１４ｋ１における側壁の部分を酸化膜６１〜６８にし、酸化されなかった中央部近傍を導電膜Ｌ１１ｋ〜Ｌ１４ｋとして残す。すなわち、複数のフィン形状体ＦＩＮ１ｋ、ＦＩＮ２ｋのそれぞれにおける導電膜Ｌ１１ｋ１〜Ｌ１４ｋ１を細くする。
【００８３】
図１２（ｄ）に示す工程（第８の工程）では、ＴＭＹ（コリン）などのアルカリ性溶液または塩酸などの酸性の溶液を用いて、酸化膜６１〜６８を選択的に溶解して除去する。これにより、複数のフィン形状体ＦＩＮ１ｋ、ＦＩＮ２ｋのそれぞれの両側面にくぼみ７１〜７８を形成する（図１２（ａ）参照）。例えば、導電膜Ｌ１１ｋ１〜Ｌ１４ｋ１がタングステンで形成されていた場合、酸化膜６１〜６８はタングステン酸化物になるので、エッチャントとしてアルカリ性溶液を用いた方が酸化膜６１〜６８のエッチングレートが大きくなる。
【００８４】
図１３（ｂ）に示す工程では、ＣＶＤ法などにより、図１２に示す工程で形成されたくぼみ７１〜７８の内面を覆うように、抵抗変化材料の膜４０ｋを全面に堆積（デポ）する。
【００８５】
図１３（ｃ）に示す工程（第９の工程）では、ＣＶＤ法などにより、くぼみ７１〜７８にＰ型ポリシリコンを埋め込むように、Ｐ型ポリシリコン膜５１ｋを全面に堆積（デポ）する。
【００８６】
図１４に示す工程では、エッチバックを行い、抵抗変化材料の膜４０ｋとＰ型ポリシリコン膜５１ｋとを、埋め込み部だけに残して、取り去る。このとき、抵抗変化材料の膜４０ｋまでエッチバックしなくてもデバイス動作上悪影響はないと考えられるが、ここでは抵抗変化材料の膜４０ｋもエッチバックするものとしている。
【００８７】
図１５（ｂ）に示す工程では、ＣＶＤ法などにより、Ｎ型ポリシリコン膜５３ｋを全面に堆積（デポ）する。
【００８８】
図１５（ｃ）に示す工程では、エッチバックすることで、複数のフィン形状体ＦＩＮ１ｋ、ＦＩＮ２ｋのそれぞれの側壁にＮ型ポリシリコン膜５３１〜５３３を残す。すなわち、複数のフィン形状体ＦＩＮ１ｋ、ＦＩＮ２ｋの間にＮ型ポリシリコン膜５３１〜５３３を導電物質として埋め込む。
【００８９】
その後、図７に示す工程と同様の処理を行うことにより、半導体基板ＳＢの表面ＳＢａに略垂直に延びたライン（すなわち各第２のラインＬ２１ｉ〜Ｌ２３ｉ又は各第３のラインＬ３１１ｉ〜Ｌ３１３ｉ）を形成する（図１１参照）。
【００９０】
このようにして、Ｐ型ポリシリコン膜が第１のラインに沿ってすなわち半導体基板ＳＢの表面ＳＢａに沿って延び、Ｎ型ポリシリコン膜が第２のライン又は第３のラインとして半導体基板ＳＢの表面ＳＢａに略垂直に延びた構造を形成することができる（図１５（ａ）参照）。
【００９１】
なお、図１６に示す不揮発性半導体記憶装置１ｎにおいて、半導体基板ＳＢの表面ＳＢａに沿って延びたポリシリコン膜（例えば、Ｐ型ポリシリコン膜ＤＰ１１１ｋ、ＤＰ１１３ｋ）と半導体基板ＳＢの表面ＳＢａに略垂直に延びたＮ型ポリシリコン膜（例えば、第２のラインＬ２１ｉ）との間に抵抗変化膜（例えば、抵抗変化膜Ｒｅ１１ｎ）を配してもよい。すなわち、抵抗変化膜をＰＩＮダイオードにおける（Ｉ型ポリシリコン膜に代わる）Ｉ型半導体膜として兼用してもよい。これにより、Ｐ型ポリシリコン膜又はＮ型ポリシリコン膜を介して隣接する不揮発性メモリセルへ流れる電流を容易に低減できる。
【００９２】
（第３の実施の形態）
第３の実施の形態にかかる不揮発性半導体記憶装置１ｐについて図１７を用いて説明する。図１７は、第３の実施の形態にかかる不揮発性半導体記憶装置１ｐの構成を示す斜視図である。以下では、第２の実施の形態と異なる部分を中心に説明する。
【００９３】
不揮発性半導体記憶装置１ｐは、絶縁膜Ｉ４１ｐ、Ｉ５１ｐ、複数の第１のラインＬ１１ｐ１、Ｌ１１ｐ２、Ｌ１３ｐ１、Ｌ１３ｐ２、を備える。絶縁膜Ｉ４１ｐは、絶縁膜Ｉ１１と絶縁膜Ｉ２１との間に配され、絶縁膜Ｉ１１や絶縁膜Ｉ２１より幅が狭い。複数の第１のラインＬ１１ｐ１、Ｌ１１ｐ２は、絶縁膜Ｉ４１ｐの両側に配されている。すなわち、第１のライン１１ｋ（図１１参照）が絶縁膜Ｉ４１ｐの両側へ２つの第１のラインＬ１１ｐ１、Ｌ１１ｐ２に互いに分離され配された構成になっている。
【００９４】
同様に、絶縁膜Ｉ５１ｐは、絶縁膜Ｉ２１と絶縁膜Ｉ３１との間に配され、絶縁膜Ｉ２１や絶縁膜Ｉ３１より幅が狭い。複数の第１のラインＬ１３ｐ１、Ｌ１３ｐ２は、絶縁膜Ｉ５１ｐの両側に配されている。すなわち、第１のライン１３ｋ（図１１参照）が絶縁膜Ｉ５１ｐの両側へ２つの第１のラインＬ１３ｐ１、Ｌ１３ｐ２に互いに分離され配された構成になっている。
【００９５】
この構造は、以下のように、容易にフィン形状体を形成するのに適した構造である。すなわち、不揮発性半導体記憶装置１ｐの製造方法が、第２の実施の形態と次の点で異なる。
【００９６】
図１８（ｂ）に示す工程（第１の工程）では、下層１０の上に、絶縁層（第１の層）３１と絶縁層（第２の層）３３ｐとが交互にそれぞれ複数回積層された積層構造ＳＳＴｐを形成する。具体的には、絶縁層３１を形成する工程と絶縁層３３ｐを形成する工程とを交互に複数回（例えば、８回）繰り返した後に絶縁層３１を形成する工程を１回行う。絶縁層３３ｐは、例えば、ＣＶＤ法によりＳｉＮ（シリコン窒化膜）で形成する。
【００９７】
図１８（ｃ）に示す工程（第３の工程）では、ドライエッチング法を用いて、積層構造ＳＳＴを、互いに（例えば、互いに平行に）並んだ多数の短冊状に切る。すなわち、積層構造ＳＳＴｐが複数のフィン形状体ＦＩＮ１ｐ、ＦＩＮ２ｐへ分割されるように、積層構造ＳＳＴｐにおける第１のマスクパターンＭＰ１により露出された領域を選択的にエッチングする。
【００９８】
ここで、仮に、積層構造ＳＳＴｐに導電層（例えば、タングステンで形成された層）が含まれていると、絶縁層をエッチング加工する際のエッチングガスと、導電層をエッチング加工する際のエッチングガスとを交互に切り替えながら、エッチングする必要がある。
【００９９】
それに対して、第３の実施の形態では、積層構造ＳＳＴｐに絶縁層（例えば、ＳｉＯ２で形成された層）と他の絶縁層（例えば、ＳｉＮで形成された層）とが含まれているので、絶縁層と他の絶縁層とを同じエッチングガスを用いたエッチングにより加工できる。これにより、積層構造ＳＳＴｐから複数のフィン形状体ＦＩＮ１ｐ、ＦＩＮ２ｐへの加工が容易である。
【０１００】
フィン形状体ＦＩＮ１ｐでは、絶縁膜（例えば、ＳｉＯ２）と他の絶縁膜（例えば、ＳｉＮ）とが交互に複数積層されている。フィン形状体ＦＩＮ１ｐでは、例えば、絶縁膜Ｉ１１、他の絶縁膜４１ｐ１、絶縁膜Ｉ２１、他の絶縁膜５１ｐ１、絶縁膜Ｉ３１が順に積層されている。フィン形状体ＦＩＮ２ｐでは、絶縁膜と他の絶縁膜とが交互に複数積層されている。フィン形状体ＦＩＮ２ｐでは、例えば、絶縁膜Ｉ１２、他の絶縁膜４２ｐ１、絶縁膜Ｉ２２、他の絶縁膜５２ｐ１、絶縁膜Ｉ３２が順に積層されている。絶縁膜Ｉ１１〜Ｉ３２は、それぞれ、例えば、ＳｉＯ２で形成されている。絶縁膜４１ｐ１、絶縁膜４２ｐ１、絶縁膜５１ｐ１、絶縁膜５２ｐ１は、それぞれ、例えば、ＳｉＮ（シリコン窒化膜）で形成されている。
【０１０１】
図１９に示す工程では、ホット燐酸を用いたウェット処理により、窒化膜を細らせる。これにより、フィン形状体ＦＩＮ１ｐの両側面にくぼみ７１ｐ、７２ｐ、７５ｐ、７６ｐを形成する。
【０１０２】
図２０に示す工程では、ＣＶＤ法などにより、くぼみ７１ｐ、７２ｐ、７５ｐ、７６ｐに導電物質（例えば、タングステン）を埋め込むように、導電膜を全面に堆積（デポ）する。そして、エッチバックを行い、導電膜を埋め込み部だけに残して、取り去る。
【０１０３】
その後、図１２（ｃ）以降に示す工程が行われる点で、第２の実施の形態と同様である。
【０１０４】
（第４の実施の形態）
第４の実施の形態にかかる不揮発性半導体記憶装置１ｑについて図２１、２２を用いて説明する。図２１は、第４の実施の形態にかかる不揮発性半導体記憶装置１ｑの構成を示す斜視図である。図２２は、第３の実施の形態にかかる不揮発性半導体記憶装置１ｑのレイアウト構成を示す図である。以下では、第１の実施の形態と異なる部分を中心に説明する。
【０１０５】
不揮発性半導体記憶装置１ｑは、複数の第１のプラグＰＧ１１１ｑ、ＰＧ１１３ｑ、ＰＧ１２１ｑ〜ＰＧ１２３ｑ、複数の第２のプラグＰＧ２１ｑ〜ＰＧ２４ｑを備える。
【０１０６】
複数の第１のプラグＰＧ１１１ｑ、ＰＧ１１３ｑ、ＰＧ１２１ｑ〜ＰＧ１２３ｑは、半導体基板ＳＢの表面ＳＢａに垂直な方向から見た場合に、千鳥状に配置されている。また、複数の第２のプラグＰＧ２１ｑ〜ＰＧ２４ｑは、半導体基板ＳＢの表面ＳＢａに垂直な方向から見た場合に、複数の第１のプラグの配列に対して上下左右にそれぞれ配列の半ピッチ分ずれた形の千鳥状に配置されている。
【０１０７】
すなわち、不揮発性半導体記憶装置１ｑでは、導体基板ＳＢの表面ＳＢａに垂直な方向から見た場合に、第１のラインＬ１１に沿った方向において、第１のプラグと第２のプラグとが交互に並んでいる。図２２における第１のラインＬ１１の左側では、第１のラインＬ１１に沿った方向において、第１のプラグＰＧ１１１ｑ、第２のプラグＰＧ２２ｑ、第１のプラグＰＧ１１３ｑが図面における下から上へ順に並んでいる。図２２における第１のラインＬ１１と第１のラインＬ１２との間では、第１のラインＬ１１に沿った方向において、第２のプラグＰＧ２１ｑ、第１のプラグＰＧ１２２ｑ、第２のプラグＰＧ２３ｑが図面における下から上へ順に並んでいる。図２２における第１のラインＬ１２の右側では、第１のラインＬ１２に沿った方向において、第１のプラグＰＧ１２１ｑ、第２のプラグＰＧ２４ｑ、第１のプラグＰＧ１２３ｑが図面における下から上へ順に並んでいる。
【０１０８】
この構成では、半導体基板ＳＢからの高さが同じプラグの間のピッチを大きく取れるため、リソグラフィや加工が容易になるとともに、第２のラインの並ぶ方向（第３のラインの並ぶ方向）における不揮発性メモリセルの配置密度をさらに容易に向上できる。
【符号の説明】
【０１０９】
１、１ｉ、１ｊ、１ｋ、１ｎ、１ｐ、１ｑ  不揮発性半導体記憶装置、Ｌ１１〜Ｌ１４、Ｌ１１ｋ、Ｌ１３ｋ、Ｌ１１ｐ１、Ｌ１１ｐ２、Ｌ１３ｐ１、Ｌ１３ｐ２  第１のライン、Ｌ２１〜Ｌ２３、Ｌ２１ｉ〜Ｌ２３ｉ、Ｌ２１ｊ〜Ｌ２３ｊ、Ｌ２１１、Ｌ２２１  第２のライン、Ｌ３１１〜Ｌ３２３、Ｌ３１１ｉ〜Ｌ３１３ｉ、Ｌ３１１ｊ〜Ｌ３１３ｊ、Ｌ３１１１、Ｌ３２１１、Ｌ３１２１、Ｌ３２２１  第３のライン、Ｌ４１〜Ｌ４３  第４のライン、Ｌ５１〜Ｌ５３  第５のライン、ＰＧ１１１〜ＰＧ１２３、ＰＧ１１１ｑ〜ＰＧ１２３ｑ  第１のプラグ、ＰＧ２１〜ＰＧ２３、ＰＧ２１ｑ〜ＰＧ２４ｑ  第２のプラグ、Ｒｅ１１〜Ｒｅ２２  抵抗変化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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