(57)【特許請求の範囲】
【請求項１】
ＮＰＮバイポーラトランジスタを用いたＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護素子において、
一端がパッドに接続されたトリガ素子を具備し、
前記ＮＰＮバイポーラトランジスタは、
第１ベース拡散層と、
前記パッドに接続されたコレクタ拡散層と、
前記第１ベース拡散層上に形成され、第１配線を介して前記トリガ素子の他端に接続されたトリガタップと、
前記第１ベース拡散層上に形成され、前記第１配線と異なる第２配線を介して電源に共通接続されたエミッタ拡散層及び第２ベース拡散層と、
を備え、
前記エミッタ拡散層は、前記トリガタップと前記第２ベース拡散層との間に形成され、
前記トリガタップと前記エミッタ拡散層との間における前記第１ベース拡散層の不純物濃度は、前記第２ベース拡散層と前記エミッタ拡散層との間における前記第１ベース拡散層の不純物濃度よりも高い
ＥＳＤ保護素子。
【請求項２】
コレクタ同士が接続された第１ＮＰＮバイポーラトランジスタ及び第２ＮＰＮバイポーラトランジスタと、トリガ素子とを具備し、
前記第１ＮＰＮバイポーラトランジスタは、
第１ベース拡散層と、
前記第１ベース拡散層上に形成され、第１配線を介して前記トリガ素子の一端に接続された第１トリガタップと、
前記第１ベース拡散層上に形成され、前記第１配線と異なる第２配線を介してパッドに共通接続された第１エミッタ拡散層及び第２ベース拡散層と、
を備え、
前記第２ＮＰＮバイポーラトランジスタは、
第３ベース拡散層と、
前記第３ベース拡散層上に形成され、第３配線を介して前記トリガ素子の他端に接続された第２トリガタップと、
前記第３ベース拡散層上に形成され、前記第３配線と異なる第４配線を介して電源に共通接続された第２エミッタ拡散層及び第４ベース拡散層と、
を備える
ＥＳＤ保護素子。
【請求項３】
請求項２に記載のＥＳＤ保護素子において、
前記第１エミッタ拡散層は、第１トリガタップと前記第２ベース拡散層との間に形成され、
前記第２エミッタ拡散層は、第２トリガタップと前記第４ベース拡散層との間に形成される
ＥＳＤ保護素子。
【請求項４】
請求項３に記載のＥＳＤ保護素子において、
前記第１トリガタップと前記第１エミッタ拡散層との間における前記第１ベース拡散層の不純物濃度は、前記第２ベース拡散層と前記第１エミッタ拡散層との間における前記第１ベース拡散層の不純物濃度よりも高く、
前記第２トリガタップと前記第２エミッタ拡散層との間における前記第３ベース拡散層の不純物濃度は、前記第４ベース拡散層と前記第２エミッタ拡散層との間における前記第３ベース拡散層の不純物濃度よりも高い
ＥＳＤ保護素子。
【請求項５】
請求項４に記載のＥＳＤ保護素子において、
前記パッドと、前記トリガ素子の一端との間に接続された第１ダイオードと、
前記電源と、前記トリガ素子の他端との間に接続された第２ダイオードと、
を更に具備する
ＥＳＤ保護素子。
【請求項６】
請求項１から５のいずれか１項に記載のＥＳＤ保護素子において、
前記トリガ素子は、１つ以上のダイオードを備える
ＥＳＤ保護素子。
【請求項７】
請求項１から５のいずれか１項に記載のＥＳＤ保護素子において、
前記トリガ素子は、ドレイン及びソースがＮＰＮバイポーラトランジスタとパッドの間に接続されたトランジスタを備える
ＥＳＤ保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）から内部回路を保護するためのＥＳＤ保護素子に関し、特にＮＰＮバイポーラトランジスタを用いたＥＳＤ保護素子に関する。
【背景技術】
【０００２】
近年、様々な分野で使用され半導体集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）に対して信頼性の向上が要求されている。例えば、車載カーナビ用や医療用の液晶モニタ用のドライバ回路のように、故障が発生することで人命に影響を及ぼす製品に利用されるＩＣに対しては、特に高い信頼性が要求される。このような、製品の高信頼性を実現するためには、外部からの過電圧（静電気放電）に対して強くする必要がある。すなわち、ＥＳＤ耐量の高いＩＣが求められている。
【０００３】
ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｔｅｇｒａｔｉｏｎ）のＥＳＤ耐性を高めるため、ＬＳＩチップの内部回路と外部（入出力パッド）との間にＥＳＤに対する保護素子（ＥＳＤ保護素子）が設けられる。ＥＳＤ保護素子は、静電気放電（ＥＳＤ）によって発生するサージ電流の経路を変更し、ＬＳＩの内部回路が破壊されることを防止する。
【０００４】
一般に、ＥＳＤ保護素子として、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＮＰＮバイポーラトランジスタ、サイリスタが用いられている。例えば、ＮＰＮバイポーラトランジスタを利用したＥＳＤ保護素子が、“ＥＳＤ  Ｐｒｏｔｅｃｔｉｏｎ  Ｃｏｎｓｉｄｅｒａｔｉｏｎｓ  Ｉｎ  Ａｄｖａｎｃｅｄ  Ｈｉｇｈ−Ｖｏｌｔａｇｅ  Ｔｅｃｈｎｏｌｏｇｉｅｓ  ｆｏｒ  Ａｕｔｏｍｏｔｉｖｅ”（非特許文献１参照）や、ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  ＶＯＬ．４０，  ＮＯ．８，Ｐ．１７５１  ＡＵＧＵＳＴ  ２００５（非特許文献２参照）に記載されている。
【０００５】
ＮＰＮバイポーラトランジスタを利用したＥＳＤ保護素子では、ＥＳＤによる高電圧によってＮＰＮバイポーラトランジスタのベース電位が引き上げられることで、バイポーラ動作を開始し、サージ電流がＮＰＮバイポーラトランジスタを介して流れる。これによりパッドに接続された内部回路にサージ電流が流れ込むのを防ぐことができる。通常、ベース電位が上昇することによって発生するジャンクションブレークダウンがトリガとなってバイポーラ動作が始まる。しかし、ジャンクションブレークダウンが局所的に発生する場合、当該箇所に電流が集中するため、ベース幅方向（Ｗ方向）に対してサージ電流の電流密度にバラツキが生じ、ＥＳＤ耐量が低下してしまう。
【０００６】
このため、バイポーラ動作のトリガをＮＰＮバイポーラトランジスタ自身のブレークダウンではなく、外部に配置したトリガ素子によって行なうことで、上述のようなＥＳＤ耐量の低下を改善することができる。例えば、米国特許５８５００９５にトリガ素子を備えたＮＰＮバイポーラトランジスタによるＥＳＤ保護素子が記載されている（特許文献１参照）。
【０００７】
図１は、特許文献１に記載のＥＳＤ保護素子の断面構造を示す図である。図２は、特許文献１に記載のＥＳＤ保護素子の等価回路を示す図である。
【０００８】
図１及び図２を参照して、特許文献１に記載のＥＳＤ保護素子の構造及び動作を説明する。図１を参照して、特許文献１に記載のＥＳＤ保護素子は、Ｚ軸方向下層からＰ型基板１０１（Ｐ−ｓｕｂ）、Ｎ型埋め込み層１０２（ＮＢＬ）が形成され、そのＺ軸方向上層にＮ型ウェル１０３が形成される。Ｎ型ウェル１０３上にはベース領域として機能するＰ型ウェル１０４が形成される。Ｐ型ウェル１０４上にはベース端子Ｂ１０として機能する高濃度Ｐ型拡散層１０５（以下、Ｐ＋ベース拡散層１０５と称す）と、エミッタ端子Ｅ１０として機能する高濃度Ｎ型拡散層１０６（以下、Ｎ＋エミッタ拡散層１０６と称す）とが設けられている。又、Ｎ型埋め込み層１０２上には、コレクタ端子Ｃ１０として機能する高濃度Ｎ型拡散層１０７（以下、Ｎ＋コレクタ拡散層１０７と称す）が設けられている。
【０００９】
Ｐ＋ベース拡散層１０５はトリガ素子（ダイオード２００）を介してパッド１００に接続されるとともに、抵抗素子３００（Ｒ１０）を介して接地される。Ｎ＋エミッタ拡散層１０６は接地される。Ｎ＋コレクタ拡散層１０７はパッド１００に接続される。パッド１００は、図示しない内部回路に接続されている。トリガ素子は、アノードがＰ＋ベース拡散層１０５に接続され、カソードがパッド１００及びＮ＋コレクタ拡散層１０７に接続されたダイオード２００である。このような構造により、従来技術によるＥＳＤ保護素子は、図２に示す等価回路で表される。
【００１０】
図２を参照して、ＥＳＤによってパッド１００に印加された電圧が、ダイオード２００の降伏電圧を超えると、ベース端子Ｂ１０からＧＮＤ方向に電流が流れる。このとき、ベース端子Ｂ１０とＧＮＤ間に設けられた抵抗素子３００によって、ベース端子Ｂ１０の電圧（ベース電位）は上昇し、ＥＳＤによるサージ電流がコレクタ端子Ｃ１０とエミッタ端子Ｅ１０との間に流れ始める。すなわち、トリガ素子によるトリガによってバイポーラ動作が開始され、内部回路にサージ電流が流れることを防ぐことができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許５８５００９５
【非特許文献】
【００１２】
【非特許文献１】“ＥＳＤ  Ｐｒｏｔｅｃｔｉｏｎ  Ｃｏｎｓｉｄｅｒａｔｉｏｎｓ  Ｉｎ  Ａｄｖａｎｃｅｄ  Ｈｉｇｈ−Ｖｏｌｔａｇｅ  Ｔｅｃｈｎｏｌｏｇｉｅｓ  ｆｏｒ  Ａｕｔｏｍｏｔｉｖｅ”，  ＥＯＳ／ＥＳＤ  ＳＹＭＰＯＳＩＵＭ  ２００６，  Ｐ．５４
【非特許文献２】ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  ＶＯＬ．４０，  ＮＯ．８，  Ｐ．  １７５１  ＡＵＧＵＳＴ  ２００５
【発明の概要】
【発明が解決しようとする課題】
【００１３】
図１を参照して、ＥＳＤ保護素子のノイズ耐性について説明する。コレクタ（Ｎ＋拡散層１０７）とベース（Ｐ型ウェル１０４）との間に、寄生のジャンクション容量（Ｃｃｂ）があるため、ベース電位は、エミッタ電位よりもＲ１０×Ｃｃｂで決まる時間遅れる。このとき、瞬間的にベース電位がエミッタ電位より高い電位になり、Ｐ型ウェル１０４（ベース領域）とＮ＋エミッタ拡散層１０６との間で構成されるＰＮダイオードが導通する。すなわち、小さなノイズでもＥＳＤ保護素子は動作し、パッドとＧＮＤ間にサージ電流を流してしまう。特許文献１に記載のＥＳＤ保護素子は、ベース電位を引き上げるために外付けの抵抗素子３００を利用している。この抵抗素子３００のため、ＥＳＤ保護素子のノイズ耐性は低下してしまう。
【課題を解決するための手段】
【００１４】
以下に、［発明を実施するための形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１５】
本発明によるＥＳＤ保護素子は、ＮＰＮバイポーラトランジスタ（Ｔｒ１）と、一端がパッド（１０）に接続されたトリガ素子（２０）とを具備する。ＮＰＮバイポーラトランジスタ（Ｔｒ１）は、第１ベース拡散層（２０４）と、パッド（１０）に接続されたコレクタ拡散層（４）と、第１ベース拡散層（２０４）上に形成され、第１配線（Ｌ１）を介してトリガ素子（２０）の他端に接続されたトリガタップ（１）と、第１ベース拡散層（２０４）上に形成され、第１配線（Ｌ１）と異なる第２配線（Ｌ２）を介して電源（ＧＮＤ）に共通接続されたエミッタ拡散層（２）及び第２ベース拡散層（３）とを備える。
【００１６】
本発明によるＥＳＤ保護素子は、コレクタ同士が接続された第１ＮＰＮバイポーラトランジスタ（Ｔｒ１１）及び第２ＮＰＮバイポーラトランジスタ（Ｔｒ１２）と、トリガ素子（３０）とを具備する。第１ＮＰＮバイポーラトランジスタ（Ｔｒ１１）は、第１ベース拡散層（３１４）、第１トリガタップ（１１）、第１エミッタ拡散層（２１）、及び第２ベース拡散層（３１）を備える。第１トリガタップ（１１）は、第１ベース拡散層（３１４）上に形成され、第１配線（Ｌ１１）を介してトリガ素子（３０）の一端に接続される。第１エミッタ拡散層（２１）及び第２ベース拡散層（３１）は、第１ベース拡散層（３１４）上に形成され、第１配線（Ｌ１）と異なる第２配線（Ｌ２）を介してパッド（１０）に共通接続される。第２ＮＰＮバイポーラトランジスタ（Ｔｒ１２）は、第３ベース拡散層（３２４）、第２トリガタップ（１２）、第２エミッタ拡散層（２２）、及び第４ベース拡散層（３２）を備える。第２トリガタップ（１２）は、第３ベース拡散層（３２４）上に形成され、第３配線（Ｌ１２）を介してトリガ素子（３０）の他端に接続される。第２エミッタ拡散層（２２）及び第４ベース拡散層（３２）は、第３ベース拡散層（３２４）上に形成され、第３配線（Ｌ１２）と異なる第４配線（Ｌ２２）を介してパッド（１０）に共通接続される。
【００１７】
以上のような構成により、本発明によるＥＳＤ保護素子は、トリガ素子におけるブレークダウンをトリガとしてバイポーラ動作を開始し、ＥＳＤによるサージ電流を電源（ＧＮＤ）に流すことができる。又、トリガ素子を介して電源に流れるトリガ電流は、ベース領域を形成するベース拡散層による抵抗成分を流れる。この抵抗成分による電圧降下によって、バイポーラトランジスタのベース電位が引き上げられ、バイポーラ動作を開始する。本発明では、第１ベース拡散層（２０４）が、第２ベース拡散層（３）とエミッタ拡散層（２）を介して電源（ＧＮＤ）に共通接続され、且つベース拡散層による抵抗値は従来の外付け抵抗よりも小さく設定され得る。このため、エミッタ拡散層（２）と第２ベース拡散層（２０４）との電位差を従来よりも小さくし、ＥＳＤ保護素子のノイズ耐性を向上させることができる。
【発明の効果】
【００１８】
本発明によるＥＳＤ保護素子によれば、ＥＳＤ耐量のみならずノイズ耐性も向上することができる。
【００１９】
又、ＥＳＤ保護素子を構成する素子数及び配線量を減じることができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、従来技術によるＥＳＤ保護素子の構造を示す断面図である。
【図２】図２は、従来技術によるＥＳＤ保護素子の等価回路を示す図である。
【図３】図３は、本発明によるＥＳＤ保護素子の第１の実施の形態における等価回路の一例を示す図である。
【図４】図４は、本発明によるＥＳＤ保護素子の第１の実施の形態における構造の一例を示す断面図である。
【図５】図５は、本発明に係るトリガ素子の第１の実施の形態における構成の一例を示す回路図である。
【図６】図６は、本発明に係るトリガ素子の第１の実施の形態における構成の他の一例を示す回路図である。
【図７】図７は、本発明によるＥＳＤ保護素子の第１の実施の形態における等価回路の他の一例を示す図である。
【図８】図８は、本発明によるＥＳＤ保護素子の第１の実施の形態における構造の他の一例を示す断面図である。
【図９】図９は、本発明によるＥＳＤ保護素子の第２の実施の形態における等価回路の一例を示す図である。
【図１０】図１０は、本発明によるＥＳＤ保護素子の第２の実施の形態における構造の一例を示す断面図である。
【図１１】図１１は、本発明に係るトリガ素子の第２の実施の形態における構成の一例を示す回路図である。
【図１２】図１２は、本発明に係るトリガ素子の第２の実施の形態における構成の他の一例を示す回路図である。
【図１３】図１３は、本発明によるＥＳＤ保護素子の第２の実施の形態における等価回路の他の一例を示す図である。
【図１４】図１４は、本発明によるＥＳＤ保護素子の第２の実施の形態における構造の他の一例を示す断面図である。
【図１５】図１５は、本発明によるＥＳＤ保護素子の第３の実施の形態における等価回路の一例を示す図である。
【発明を実施するための形態】
【００２１】
以下、添付図面を参照して、本発明によるＥＳＤ保護素子の実施の形態を説明する。本実施の形態では、図示しない内部回路に対するＥＳＤ破壊を防止するためのＮＰＮバイポーラトランジスタを利用したＥＳＤ保護素子について説明する。
【００２２】
１．第１の実施の形態
図３から図６を参照して、本発明によるＥＳＤ保護素子の第１の実施の形態における構成及び動作を説明する。図３は、本発明によるＥＳＤ保護素子の第１の実施の形態における等価回路を示す図である。図４は、本発明によるＥＳＤ保護素子の第１の実施の形態における構造を示す断面図である。
【００２３】
図３を参照して、第１の実施の形態におけるＥＳＤ保護素子は、ＮＰＮバイポーラトランジスタＴｒ１、トリガ素子２０、ＮＰＮバイポーラトランジスタＴｒ１のベース拡散層によって形成された抵抗Ｒ１を備える。ＮＰＮバイポーラトランジスタＴｒ１のコレクタ端子Ｃ１はパッド１０に接続され、ベース（ベース領域Ｘ１）はトリガ素子２０及び抵抗Ｒ１に接続され、エミッタ端子Ｅ１は、電源（ＧＮＤ）に接続される。ベース（ベース領域Ｘ１）とトリガ素子２０の一端とは、トリガタップＴ１及び配線Ｌ１を介して接続される。トリガ素子２０の他端は、パッド１０及びコレクタ端子Ｃ１に接続される。抵抗Ｒ１は、ベース領域Ｘ１とベース端子Ｂ１との間に形成され、ベース端子Ｂ１及び配線Ｌ２を介して電源（ここではＧＮＤ）に接続される。
【００２４】
図３に示す破線で囲まれた領域Ａ１は、ＮＰＮバイポーラトランジスタＴｒ１を形成する領域において、配線層よりも下層の下地層に形成される領域を示す。以下、図４を参照して領域Ａ１に形成されるＮＰＮバイポーラトランジスタＴｒ１及び抵抗Ｒ１の構成の詳細を説明する。
【００２５】
図４を参照して、第１の実施の形態におけるＥＳＤ保護素子は、Ｚ軸方向下層から順にＰ型基板２０１（Ｐ−ｓｕｂ）、高濃度Ｎ型拡散層２０２（Ｎ＋拡散層２０２）が形成され、そのＮ＋拡散層２０２上に高濃度Ｎ型拡散層２０５、２０６（Ｎ＋拡散層２０５、２０６）、及び低濃度Ｎ型拡散層２０３（Ｎ−拡散層２０３）が形成される。Ｎ−拡散層２０３は、Ｎ＋拡散層２０５とＮ＋拡散層２０６との間に形成され、そのＺ軸方向上層にベース領域として機能する低濃度Ｐ型拡散層２０４（以下、Ｐ−ベース拡散層２０４と称す）が形成される。
【００２６】
Ｐ−ベース拡散層２０４上には、高濃度Ｐ型拡散層１（以下、トリガタップ拡散層１と称す）、高濃度Ｎ型拡散層２（以下、Ｎ＋エミッタ拡散層２と称す）、高濃度Ｐ型拡散層３（以下、Ｐ＋ベース拡散層３と称す）が形成される。トリガタップ拡散層１は、配線Ｌ１を介してトリガ素子２０の一端に接続され、トリガ素子２０とＰ−ベース拡散層２０４とを電気的に接続するトリガタップＴ１として機能する。Ｎ＋エミッタ拡散層２は、配線Ｌ１と異なる配線Ｌ２を介して電源（ここではＧＮＤ）に接続され、エミッタ端子Ｅ１として機能する。Ｐ＋ベース拡散層３は、配線Ｌ２を介して電源（ここではＧＮＤ）に接続され、ベース端子Ｂ１として機能する。配線Ｌ１と配線Ｌ２とは、配線層において電気的に分離した異なる配線である。又、Ｎ＋拡散層２０５上には、パッド１０及びトリガ素子２０の一端に接続され、コレクタ端子Ｃ１として機能する高濃度Ｎ型拡散層４（以下、Ｎ＋コレクタ拡散層４と称す）が形成される。更に、Ｎ＋コレクタ拡散層２０６上には、高濃度Ｎ型拡散層２０７が設けられている。Ｎ＋コレクタ拡散層４、トリガタップ拡散層１、Ｎ＋エミッタ拡散層２、Ｐ＋ベース拡散層３、高濃度Ｎ型拡散層２０７のそれぞれの間は、素子分離領域２０８（例えば酸化絶縁膜）によって分離されている。
【００２７】
Ｎ＋エミッタ拡散層２は、Ｘ軸方向に対しトリガタップ拡散層１とＰ＋ベース拡散層３との間に形成されることが好ましい。ここで、Ｐ−ベース拡散層２０４において、Ｎ＋エミッタ拡散層２の直下の領域をベース領域Ｘ１とする。トリガタップ拡散層１とＰ＋ベース拡散層３との間にＮ＋エミッタ拡散層２を設けた場合、トリガタップＴ１から電源（ＧＮＤ）に流れるトリガ電流は、ベース領域Ｘ１とベース端子Ｂ１との間を流れる。Ｐ−ベース拡散層２０４において、ベース端子Ｂ１とベース領域Ｘ１との間の領域は抵抗Ｒ１として機能し、トリガ電流によってベース領域Ｘ１の電圧（ベース電位）を引き上げる。
【００２８】
トリガ素子２０は、従来技術と同様にダイオードやトランジスタ（ＭＯＳトランジスタやＮＰＮバイポーラトランジスタ）が好適に利用され得る。例えば、図５を参照して、任意の数のダイオードＤ２０を直列に接続した回路素子をトリガ素子２０として利用できる。この場合、ダイオードＤ２０のアノードはトリガタップＴ１に接続され、カソードはパッド１０及びコレクタ端子Ｃ１に接続される。ダイオードＤ２０の降伏電圧以上の電圧がパッド１０に印加されると、トリガ電流がベース領域Ｘ１及び抵抗Ｒ１を介して電源（ＧＮＤ）に流れる。あるいは、図６を参照して、トランジスタＴｒ２０をトリガ素子２０として利用できる。例えば、ＮＰＮバイポーラトランジスタを利用する場合、ベース及びエミッタがトリガタップＴ１に接続され、コレクタをパッド１０及びコレクタ端子Ｃ１に接続する。所定の値以上の電圧がパッド１０から印加されると、トランジスタＴｒ２０はブレークダウンし、トリガ電流がベース領域Ｘ１及び抵抗Ｒ１を介して電源（ＧＮＤ）に流れる。
【００２９】
次に、第１の実施の形態におけるＥＳＤ保護素子の動作の詳細を説明する。
【００３０】
パッド１０に所定の電圧以上の（プラスの）ＥＳＤ電圧が印加されると、パッド１０とトリガタップＴ１との間に接続されたトリガ素子２０（例えばダイオードＤ２０）がブレークダウンする。これにより、トリガ電流がトリガタップＴ１からベース領域Ｘ１を介して電源（ＧＮＤ）に流れる。トリガ電流は、抵抗Ｒ１において電圧降下を起こし、ベース領域Ｘ１の電位（ベース電位）を引き上げる。
【００３１】
ベース電位が上昇することにより、エミッタ端子Ｅ１とベース領域Ｘ１との間のＰＮ接合の電位が順方向となり、エミッタ端子Ｅ１から電子電流がベース領域Ｘ１側に流れだす。この電子電流は、拡散によりコレクタ端子Ｃ１に到達しコレクタ電流となる。このとき、コレクタ端子Ｃ１とベース領域Ｘ１との間（Ｎ−拡散層２０３とＰ−ベース拡散層２０４との間）には、高い電界が存在する空乏層が形成される。この領域では、流れ出した電子電流がインパクトイオン化を起こし、ベース電流が発生する。このベース電流によりエミッタ端子Ｅ１とベース領域Ｘ１との間が順方向バイアスされ、ＮＰＮバイポーラトランジスタＴｒ１はオン状態となり、スナップバック動作に入る。これにより、ＥＳＤによるサージ電流（ＥＳＤ電流）がパッド１０からコレクタ端子Ｃ１及びエミッタ端子Ｅ１を介して電源（ＧＮＤ）に流れ出す。ＮＰＮバイポーラトランジスタＴｒ１に電流が流れ始めるとベース電位が下がり定電圧となるためトリガ素子２０を介したトリガ電流は流れなくなる。
【００３２】
以上のように、本実施の形態におけるＥＳＤ保護素子は、ＥＳＤによる高電圧がパッドに印加されると、トリガ素子２０のブレークダウンによってバイポーラ動作が始動し、パッド１０から入力されたサージ電流を電源（ＧＮＤ）に流す。これにより、内部回路をＥＳＤから保護することができる。
【００３３】
本発明によるＥＳＤ保護素子によれば、従来と同様にトリガ素子が、バイポーラ動作のトリガとして機能する。このため、ベース幅方向（Ｙ軸方向）における電流密度のバラツキに起因したＥＳＤ耐量の低下を回避することができる。
【００３４】
又、本発明では、ベース領域となるＰ−ベース拡散層２０４上に、電源（ＧＮＤ）に接続されるベース端子Ｂ１と、トリガ素子２０に接続されるトリガタップＴ１とが別々に設けられる。トリガタップＴ１からＰ−ベース拡散層２０４に流れ込むトリガ電流は、ベース端子Ｂ１を介してＧＮＤに流れる。このとき、エミッタ端子Ｅ１（ベース領域Ｘ１）をトリガタップＴ１とベース端子Ｂ１の間に形成することで、ベース領域Ｘ１とベース端子Ｂ１との間におけるＰ−ベース拡散層２０４が、ベース電位を引き上げるための抵抗Ｒ１として機能する。このため、ベース領域Ｘ１とベース端子Ｂ１との間の距離やＰ−ベース拡散層２０４の不純物濃度を適切な値に設定することで、抵抗Ｒ１の大きさを任意に設定できる。すなわち、ノイズ耐性を考慮した大きさの抵抗Ｒ１をベース拡散層によって実現できる。
【００３５】
Ｐ−ベース拡散層２０４は、ベース端子Ｂ１によってエミッタ端子（Ｎ＋エミッタ拡散層２）と共通の電源（ＧＮＤ）に接続され、且つ抵抗Ｒ１の抵抗値は従来の外付け抵抗よりも小さく設定され得る。このため、エミッタ端子Ｅ１とベース領域Ｘ１との電位差を従来よりも小さくし、ＥＳＤ保護素子のノイズ耐性を向上させることができる。又、本発明では、外付けの抵抗を用いていないため、ＥＳＤ保護素子に用いる素子数や配線量を減じることができる。
【００３６】
次に、図７及び図８を参照して、第１の実施の形態におけるＥＳＤ保護素子の変形例を説明する。
【００３７】
図４には示していないが、トリガタップＴ１とベース領域Ｘ１との間には、Ｐ−ベース拡散層２０４による抵抗が形成される。すなわち、図７に示す等価回路のように、トリガタップＴ１とベース領域Ｘ１との間にＰ−ベース拡散層２０４による抵抗Ｒ２が形成される。トリガ電流が流れる際、抵抗Ｒ２による電圧降下分だけトリガタップＴ１の電位が上昇してしまう。このため、抵抗Ｒ１にトリガ電流を流すためには、抵抗Ｒ２が存在しない場合よりも高い電圧がパッド１０に印加されなければならない。
【００３８】
低いＥＳＤ電圧によってＥＳＤ保護素子が動作するためには、抵抗Ｒ２を小さくする必要がある。例えば、図８に示すように、トリガタップＴ１とベース領域Ｘ１との間におけるベース拡散層（Ｐ型高濃度拡散層２０９）の不純物濃度を、周辺のＰ−ベース拡散層２０４よりも高くすることで、抵抗Ｒ２の抵抗値を小さくすることができる。例えば、Ｐ型高濃度拡散層２０９は、Ｐ−ベース拡散層２０４に不純物を更にドープして形成することができる。あるいは、トリガタップＴ１とベース領域Ｘ１との間の距離を短くしたり、トリガタップ拡散層１とＮ＋エミッタ拡散層２との対向する部分の面積を広げることで抵抗Ｒ２の抵抗値を小さくすることができる。
【００３９】
ＥＳＤ保護素子は、高耐圧素子であるため、パッド１０に印加される電圧がＮＰＮバイポーラトランジスタＴｒ１の耐圧（ＮＰ接合部の順方向降下電圧Ｖｆ）の数倍〜十倍程度高くなったとしても内部素子に対するダメージが増加する恐れはない。しかし、バイポーラ動作のトリガとなるＥＳＤ電圧を低くしたい場合がある。このような場合、上述のように抵抗Ｒ２の抵抗値を小さく設定することで、ＥＳＤ保護素子の動作電圧を低くすることができる。
【００４０】
２．第２の実施の形態
図９から図１４を参照して、本発明によるＥＳＤ保護素子の第２の実施の形態における構成及び動作を説明する。第１の実施の形態では、パッドにプラスの高電圧が印加された場合に、サージ電流を電源（ＧＮＤ）に流して内部回路を保護するＥＳＤ保護素子を説明した。第２の実施の形態では、パッドにプラスの電圧のみならずマイナスの高電圧が印加され場合にもサージ電流を電源（ＧＮＤ）に流して内部回路を保護するＥＳＤ保護回路について説明する。図９は、本発明によるＥＳＤ保護素子の第２の実施の形態における等価回路を示す図である。図１０は、本発明によるＥＳＤ保護素子の第２の実施の形態における構造を示す断面図である。
【００４１】
図９を参照して、第２の実施の形態におけるＥＳＤ保護素子は、パッド１０に接続されるＮＰＮバイポーラトランジスタＴｒ１、電源（ＧＮＤ）に接続されるＮＰＮバイポーラトランジスタＴｒ２、及びトリガ素子３０を具備する。
【００４２】
ＮＰＮバイポーラトランジスタＴｒ１１のエミッタ端子Ｅ１１はパッド１０に接続され、ベース（ベース領域Ｘ１１）はトリガ素子３０及び抵抗Ｒ１１に接続され、コレクタ端子Ｃ１１は、ＮＰＮバイポーラトランジスタＴｒ１２のコレクタ端子Ｃ１２に接続される。ＮＰＮバイポーラトランジスタＴｒ１１のベース（ベース領域Ｘ１１）とトリガ素子３０の一端とは、トリガタップＴ１１及び配線Ｌ１１を介して接続される。抵抗Ｒ１１は、ベース領域Ｘ１１とベース端子Ｂ１１との間に形成され、ベース端子Ｂ１１及び配線Ｌ２１を介してパッド１０に接続される。
【００４３】
ＮＰＮバイポーラトランジスタＴｒ１２のエミッタ端子Ｅ１２は電源（ＧＮＤ）に接続され、ベース（ベース領域Ｘ１２）はトリガ素子３０及び抵抗Ｒ１２に接続され、コレクタ端子Ｃ１２は、ＮＰＮバイポーラトランジスタＴｒ１１のコレクタ端子Ｃ１１に接続される。ＮＰＮバイポーラトランジスタＴｒ１２のベース（ベース領域Ｘ１２）とトリガ素子３０の他端とは、トリガタップＴ１２及び配線Ｌ１２を介して接続される。抵抗Ｒ１２は、ベース領域Ｘ１２とベース端子Ｂ１２との間に形成され、ベース端子Ｂ１２及び配線Ｌ２２を介して電源（ＧＮＤ）に接続される。
【００４４】
図９に示す破線で囲まれた領域Ａ２は、ＮＰＮバイポーラトランジスタＴｒ１１、Ｔｒ１２を形成する領域において、配線層よりも下層の下地層に形成される領域を示す。以下、図１０を参照して領域Ａ２に形成されるＮＰＮバイポーラトランジスタＴｒ１１、Ｔｒ１２及び抵抗Ｒ１１、Ｒ１２の構成の詳細を説明する。
【００４５】
図１０を参照して、第２の実施の形態におけるＥＳＤ保護素子は、Ｚ軸方向下層から順にＰ型基板３０１（Ｐ−ｓｕｂ）、高濃度Ｎ型拡散層３０２（Ｎ＋拡散層３０２）が形成され、そのＮ＋拡散層３０２上に高濃度Ｎ型拡散層３０５、３１６、３２６（Ｎ＋拡散層３０５、３１６、３２６）、及び低濃度Ｎ型拡散層３１３、３２３（Ｎ−拡散層３１３、３２３）が形成される。Ｎ−拡散層３１３は、Ｎ＋拡散層３０５とＮ＋拡散層３１６との間に形成され、そのＺ軸方向上層にベース領域として機能する低濃度Ｐ型拡散層３１４（以下、Ｐ−ベース拡散層３１４と称す）が形成される。Ｎ−拡散層３２３は、Ｎ＋拡散層３０５とＮ＋拡散層３２６との間に形成され、そのＺ軸方向上層にベース領域として機能する低濃度Ｐ型拡散層３２４（以下、Ｐ−ベース拡散層３２４と称す）が形成される。
【００４６】
Ｐ−ベース拡散層３１４上には、高濃度Ｐ型拡散層１１（以下、トリガタップ拡散層１１と称す）、高濃度Ｎ型拡散層２１（以下、Ｎ＋エミッタ拡散層２１と称す）、高濃度Ｐ型拡散層３１（以下、Ｐ＋ベース拡散層３１と称す）が形成される。トリガタップ拡散層１１は、配線Ｌ１１を介してトリガ素子３０の一端に接続され、トリガ素子３０とＰ−ベース拡散層３１４とを電気的に接続するトリガタップＴ１１として機能する。Ｎ＋エミッタ拡散層２１は、配線Ｌ１１と異なる配線Ｌ２１を介してパッド１０に接続され、エミッタ端子Ｅ１１として機能する。Ｐ＋ベース拡散層３１は、配線Ｌ２１を介してパッド１０に接続され、ベース端子Ｂ１１として機能する。配線Ｌ１１と配線Ｌ２１とは、配線層において電気的に分離した異なる配線である。又、Ｎ＋拡散層３１６上には、Ｎ＋拡散層３２６に接続されるコレクタ端子Ｃ１１として機能する高濃度Ｎ型拡散層４１（以下、Ｎ＋コレクタ拡散層４１と称す）が形成される。更に、Ｎ＋コレクタ拡散層３０５上には、高濃度Ｎ型拡散４３が設けられている。
【００４７】
Ｎ＋エミッタ拡散層２１は、Ｘ軸方向に対しトリガタップ拡散層１１とＰ＋ベース拡散層３１との間に形成されることが好ましい。ここで、Ｐ−ベース拡散層３１４において、Ｎ＋エミッタ拡散層２１の直下の領域をベース領域Ｘ１１とする。トリガタップ拡散層１１とＰ＋ベース拡散層３１との間にＮ＋エミッタ拡散層２１を設けた場合、トリガタップＴ１１からパッド１０に流れるトリガ電流は、ベース領域Ｘ１１とベース端子Ｂ１１との間を流れる。この場合、Ｐ−ベース拡散層３１４において、ベース端子Ｂ１１とベース領域Ｘ１１との間の領域は抵抗Ｒ１１として機能し、電源（ＧＮＤ）からパッド１０へ流れるトリガ電流によってベース領域Ｘ１１の電圧（ベース電位）を引き上げる。
【００４８】
Ｐ−ベース拡散層３２４上には、高濃度Ｐ型拡散層１２（以下、トリガタップ拡散層１２と称す）、高濃度Ｎ型拡散層２２（以下、Ｎ＋エミッタ拡散層２２と称す）、高濃度Ｐ型拡散層３２（以下、Ｐ＋ベース拡散層３２と称す）が形成される。トリガタップ拡散層１２は、配線Ｌ１２を介してトリガ素子３０の一端に接続され、トリガ素子３０とＰ−ベース拡散層３２４とを電気的に接続するトリガタップＴ１２として機能する。Ｎ＋エミッタ拡散層２２は、配線Ｌ１２と異なる配線Ｌ２２を介して電源（ここではＧＮＤ）に接続され、エミッタ端子Ｅ１２として機能する。Ｐ＋ベース拡散層３２は、配線Ｌ２２を介して電源（ここではＧＮＤ）に接続され、ベース端子Ｂ１２として機能する。又、Ｎ＋拡散層３２６上には、Ｎ＋拡散層３１６に接続されるコレクタ端子Ｃ１２として機能する高濃度Ｎ型拡散層４２（以下、Ｎ＋コレクタ拡散層４２と称す）が形成される。
【００４９】
Ｎ＋エミッタ拡散層２２は、Ｘ軸方向に対しトリガタップ拡散層１２とＰ＋ベース拡散層３２との間に形成されることが好ましい。ここで、Ｐ−ベース拡散層３２４において、Ｎ＋エミッタ拡散層２２の直下の領域をベース領域Ｘ１２とする。トリガタップ拡散層１２とＰ＋ベース拡散層３２との間にＮ＋エミッタ拡散層２２を設けた場合、トリガタップＴ１２から電源（ＧＮＤ）に流れるトリガ電流は、ベース領域Ｘ１２とベース端子Ｂ１２との間を流れる。Ｐ−ベース拡散層３２４において、ベース端子Ｂ１２とベース領域Ｘ１２との間の領域は抵抗Ｒ１２として機能し、パッド１０から電源（ＧＮＤ）へ流れるトリガ電流によってベース領域Ｘ１２の電圧（ベース電位）を引き上げる。
【００５０】
尚、Ｎ＋コレクタ拡散層４１、トリガタップ拡散層１１、Ｎ＋エミッタ拡散層２１、Ｐ＋ベース拡散層３１、高濃度Ｎ型拡散４３、Ｐ＋ベース拡散層３２、Ｎ＋エミッタ拡散層２２、トリガタップ拡散層１２、Ｎ＋コレクタ拡散層４２のそれぞれの間は、素子分離領域３０８（例えば酸化絶縁膜）によって分離されている。
【００５１】
トリガ素子３０は、従来技術と同様にダイオードやトランジスタ（ＭＯＳトランジスタやＮＰＮバイポーラトランジスタ）が好適に利用され得る。例えば、図１１を参照して、任意の数のダイオードＤ３１、Ｄ３２を直列に接続した回路素子をトリガ素子２０として利用できる。この場合、ダイオードＤ３１、Ｄ３２のカソード同士が接続され、ダイオードＤ３１のアノードはトリガタップＴ１１に接続され、ダイオードＤ３２のアノードはトリガタップＴ１２に接続される。ダイオードＤ３１の降伏電圧以上のプラスの電圧がパッド１０に印加されると、トリガ電流がパッド１０からベース領域Ｘ１２及び抵抗Ｒ１２を介して電源（ＧＮＤ）に流れる。これにより、ベース領域Ｘ１２の電圧が上昇し、ＮＰＮトランジスタＴｒ１２が動作してパッド１０から電源（ＧＮＤ）にサージ電流が流れ始める。あるいは、ダイオードＤ３２の降伏電圧以上のマイナスの電圧がパッド１０に印加されると、トリガ電流が電源（ＧＮＤ）からベース領域Ｘ１１及び抵抗Ｒ１１を介してパッド１０に流れる。これにより、ベース領域Ｘ１１の電圧が上昇し、ＮＰＮトランジスタＴｒ１１が動作して電源（ＧＮＤ）からパッド１０にサージ電流が流れ始める。
【００５２】
更に、図１２を参照して、トリガ素子２０としてトランジスタＴｒ３１、Ｔｒ３２を利用できる。例えば、トリガ素子３０は、コレクタ同士が接続されたトランジスタＴｒ３１、Ｔｒ３２を備える。トランジスタＴｒ３１のベース及びエミッタはトリガタップＴ１１に接続され、トランジスタＴｒ３２のベース及びエミッタはトリガタップＴ１２に接続される。パッド１０にプラスの電圧が印加されると、トランジスタＴｒ３１はダイオードとして機能し、トランジスタＴｒ３２のコレクタ電圧は上昇する。この際、所定の値以上のプラスの電圧がパッド１０に印加されると、トランジスタＴｒ３２はブレークダウンし、トリガ電流がベース領域Ｘ１及び抵抗Ｒ１を介して電源（ＧＮＤ）に流れる。あるいは、パッド１０にマイナスの電圧が印加されると、トランジスタＴｒ３２はダイオードとして機能し、トランジスタＴｒ３１のコレクタ電圧は上昇する。この際、所定の値以上のマイナスの電圧がパッド１０に印加されると、トランジスタＴｒ３１はブレークダウンし、トリガ電流がベース領域Ｘ１及び抵抗Ｒ１を介してパッド１０に流れる。
【００５３】
次に、第２の実施の形態におけるＥＳＤ保護素子の動作の詳細を説明する。
【００５４】
パッド１０に所定の電圧以上のプラスのＥＳＤ電圧が印加されると、トリガ素子３０（例えばダイオードＤ３２）がブレークダウンする。これにより、トリガ電流がトリガタップＴ１２からベース領域Ｘ１２を介して電源（ＧＮＤ）に流れる。トリガ電流は、抵抗Ｒ１２において電圧降下を起こし、ベース領域Ｘ１２の電位（ベース電位）を引き上げる。この際、ＮＰＮトランジスタＴｒ１１は、ベース−コレクタ間に形成されたダイオードが順方向となるため、順方向ダイオードとして機能する。
【００５５】
ベース電位が上昇することにより、エミッタ端子Ｅ１２とベース領域Ｘ１２との間のＰＮ接合の電位が順方向となり、エミッタ端子Ｅ１２から電子電流がベース領域Ｘ１２側に流れだす。この電子電流は、拡散によりコレクタ端子Ｃ１２に到達しコレクタ電流となる。このとき、コレクタ端子Ｃ１２とベース領域Ｘ１２との間（Ｎ−拡散層３１３とＰ−ベース拡散層３１４との間）には、高い電界が存在する空乏層が形成される。この領域では、流れ出した電子電流がインパクトイオン化を起こし、ベース電流が発生する。このベース電流によりエミッタ端子Ｅ１２とベース領域Ｘ１２との間が順方向バイアスされ、ＮＰＮバイポーラトランジスタＴｒ１２はオン状態となり、スナップバック動作に入る。これにより、ＥＳＤによるサージ電流（ＥＳＤ電流）がパッド１０からコレクタ端子Ｃ１２及びエミッタ端子Ｅ１２を介して電源（ＧＮＤ）に流れ出す。ＮＰＮバイポーラトランジスタＴｒ１２に電流が流れ始めるとベース電位が下がり定電圧となるためトリガ素子３０を介したトリガ電流は流れなくなる。
【００５６】
以上のように、本実施の形態におけるＥＳＤ保護素子は、ＥＳＤによるプラスの高電圧がパッドに印加されると、トリガ素子３０のブレークダウンによってバイポーラ動作が始動し、パッド１０から入力されたサージ電流を電源（ＧＮＤ）に流す。これにより、内部回路をＥＳＤから保護することができる。
【００５７】
パッド１０に所定の電圧以上のマイナスのＥＳＤ電圧が印加されると、トリガ素子３０（例えばダイオードＤ３１）がブレークダウンする。これにより、トリガ電流がトリガタップＴ１１からベース領域Ｘ１１を介してパッド１０に流れる。トリガ電流は、抵抗Ｒ１１において電圧降下を起こし、ベース領域Ｘ１１の電位（ベース電位）を引き上げる。この際、ＮＰＮトランジスタＴｒ１２は、ベース−コレクタ間に形成されたダイオードが順方向となるため、順方向ダイオードとして機能する。
【００５８】
ベース電位が上昇することにより、エミッタ端子Ｅ１１とベース領域Ｘ１１との間のＰＮ接合の電位が順方向となり、エミッタ端子Ｅ１１から電子電流がベース領域Ｘ１１側に流れだす。この電子電流は、拡散によりコレクタ端子Ｃ１１に到達しコレクタ電流となる。このとき、コレクタ端子Ｃ１１とベース領域Ｘ１１との間（Ｎ−拡散層３２３とＰ−ベース拡散層３２４との間）には、高い電界が存在する空乏層が形成される。この領域では、流れ出した電子電流がインパクトイオン化を起こし、ベース電流が発生する。このベース電流によりエミッタ端子Ｅ１１とベース領域Ｘ１１との間が順方向バイアスされ、ＮＰＮバイポーラトランジスタＴｒ１１はオン状態となり、スナップバック動作に入る。これにより、ＥＳＤによるサージ電流（ＥＳＤ電流）が電源（ＧＮＤ）からコレクタ端子Ｃ１１及びエミッタ端子Ｅ１１を介してパッド１０に流れ出す。ＮＰＮバイポーラトランジスタＴｒ１１に電流が流れ始めるとベース電位が下がり定電圧となるためトリガ素子３０を介したトリガ電流は流れなくなる。
【００５９】
以上のように、本実施の形態におけるＥＳＤ保護素子は、ＥＳＤによるマイナスの高電圧がパッドに印加されると、トリガ素子３０のブレークダウンによってバイポーラ動作が始動し、パッド１０と電源（ＧＮＤ）との間にサージ電流を流す。これにより、内部回路をＥＳＤから保護することができる。
【００６０】
第２の実施の形態におけるＥＳＤ保護素子によれば、従来と同様にトリガ素子が、バイポーラ動作のトリガとして機能する。このため、ベース幅方向（Ｙ軸方向）における電流密度のバラツキに起因したＥＳＤ耐量の低下を回避することができる。
【００６１】
又、第２の実施の形態におけるＥＳＤ保護素子では、第１の実施の形態と同様に、ベース領域となるＰ−ベース拡散層３１４、３２４上に、パッド１０又は電源（ＧＮＤ）に接続されるベース端子Ｂ１１、Ｂ１２と、トリガ素子３０に接続されるトリガタップＴ１１、１２とが別々に設けられる。エミッタ端子Ｅ１１（ベース領域Ｘ１１）をトリガタップＴ１１とベース端子Ｂ１１の間に形成することで、ベース領域Ｘ１１とベース端子Ｂ１１との間におけるＰ−ベース拡散層３１４が、ベース電位を引き上げるための抵抗Ｒ１１として機能する。同様に、エミッタ端子Ｅ１２（ベース領域Ｘ１２）をトリガタップＴ１２とベース端子Ｂ１２の間に形成することで、ベース領域Ｘ１２とベース端子Ｂ１２との間におけるＰ−ベース拡散層３２４が、ベース電位を引き上げるための抵抗Ｒ１２として機能する。このため、ベース領域Ｘ１１（Ｘ１２）とベース端子Ｂ１１（Ｂ１２）との間の距離やＰ−ベース拡散層３１４（３２４）の不純物濃度を適切な値に設定することで、抵抗Ｒ１１（Ｒ１２）の大きさを任意に設定できる。すなわち、ノイズ耐性を考慮した大きさの抵抗Ｒ１１、Ｒ１２をベース拡散層によって実現できる。
【００６２】
Ｐ−ベース拡散層３１４（３２４）は、ベース端子Ｂ１１（Ｂ１２）によってエミッタ端子（Ｎ＋エミッタ拡散層２１（２２））と共通のパッド１０（電源（ＧＮＤ））に接続され、且つ抵抗Ｒ１１（Ｒ１２）の抵抗値を従来の外付け抵抗よりも小さく設定することができる。このため、エミッタ端子Ｅ１１（Ｅ１２）とベース領域Ｘ１１（Ｘ１２）との電位差を従来よりも小さくし、ＥＳＤ保護素子のノイズ耐性を向上させることができる。又、本発明では、外付けの抵抗を用いていないため、ＥＳＤ保護素子に用いる素子数や配線量を減じることができる。
【００６３】
次に、図１３及び図１４を参照して、第２の実施の形態におけるＥＳＤ保護素子の変形例を説明する。
【００６４】
図９には示していないが、トリガタップＴ１１とベース領域Ｘ１１との間には、Ｐ−ベース拡散層３１４による抵抗が形成される。同様に、トリガタップＴ１２とベース領域Ｘ１２との間には、Ｐ−ベース拡散層３２４による抵抗が形成される。すなわち、図１３に示す等価回路のように、トリガタップＴ１１とベース領域Ｘ１１との間にＰ−ベース拡散層３１４による抵抗Ｒ２１が形成され、トリガタップＴ１２とベース領域Ｘ１２との間にＰ−ベース拡散層３２４による抵抗Ｒ２２が形成される。電源（ＧＮＤ）からトリガ電流が流れる際、抵抗Ｒ２１による電圧降下分だけトリガタップＴ１１の電位が上昇してしまう。このため、抵抗Ｒ１１にトリガ電流を流すためには、抵抗Ｒ２１が存在しない場合よりも低い電圧がパッド１０に印加されなければならない。同様に、パッド１０からトリガ電流が流れる際、抵抗Ｒ２２による電圧降下分だけトリガタップＴ１２の電位が上昇してしまう。このため、抵抗Ｒ１２にトリガ電流を流すためには、抵抗Ｒ２２が存在しない場合よりも高い電圧がパッド１０に印加されなければならない。
【００６５】
高いマイナスのＥＳＤ電圧、又は低いプラスのＥＳＤ電圧によってＥＳＤ保護素子が動作するためには、抵抗Ｒ２１、Ｒ２２を小さくする必要がある。例えば、図１４に示すように、トリガタップＴ１１とベース領域Ｘ１１との間におけるベース拡散層（Ｐ型高濃度拡散層３１９）の不純物濃度を、周辺のＰ−ベース拡散層３１４よりも高くすることで、抵抗Ｒ２１の抵抗値を小さくすることができる。同様に、トリガタップＴ１２とベース領域Ｘ１２との間におけるベース拡散層（Ｐ型高濃度拡散層３２９）の不純物濃度を、周辺のＰ−ベース拡散層３２４よりも高くすることで、抵抗Ｒ２２の抵抗値を小さくすることができる。あるいは、トリガタップＴ１１（Ｔ１２）とベース領域Ｘ１１（Ｘ１２）との間の距離を短くしたり、トリガタップ拡散層１１（１２）とＮ＋エミッタ拡散層２１（２２）との対向する部分の面積を広げることで抵抗Ｒ２１（Ｒ２２）の抵抗値を小さくすることができる。
【００６６】
本実施の形態におけるＥＳＤ保護素子によれば、バイポーラ動作のトリガとなるＥＳＤ電圧を小さくしたい場合、抵抗Ｒ２１、２２の抵抗値を小さく設定することで、ＥＳＤ保護素子の動作電圧を小さくすることができる。
【００６７】
３．第３の実施の形態
図１５を参照して、本発明によるＥＳＤ保護素子の第３の実施の形態における構成及び動作を説明する。図１５は、本発明によるＥＳＤ保護素子の第３の実施の形態における等価回路を示す図である。図１５を参照して第３の実施の形態におけるＥＳＤ保護素子は、第２の実施の形態におけるＥＳＤ保護素子にダイオードＤ１、Ｄ２を追加した構成である。ＮＰＮバイポーラトランジスタＴｒ１１、１２、抵抗Ｒ１１、Ｒ１２、Ｒ２１、２２の内部構造は、図１４に示す第２の実施の形態の変形例と同じであるので説明は省略する。
【００６８】
図１５を参照して、パッド１０にプラスのＥＳＤ電圧が印加されると、トリガ素子３０におけるブレークダウンによって、トリガ電流がパッド１０、抵抗Ｒ１１、抵抗Ｒ２１、トリガ素子３０、抵抗Ｒ２２、抵抗Ｒ１２、電源（ＧＮＤ）の順に流れる。トリガ電流が大きくなると、抵抗Ｒ２１の電圧降下によってトリガタップＴ１１の電圧が大きくなり、トリガタップＴ１１（トリガタップ拡散層１１）とエミッタ端子Ｅ１１（Ｎ＋エミッタ拡散層２１）との間で形成されるダイオードの順方向降下電圧Ｖｆを超える。これにより、トリガ電流の電流経路が、パッド１０、ダイオードＤ１、トリガ素子３０、抵抗素子Ｒ２２、抵抗Ｒ１２、電源（ＧＮＤ）となる。すなわち、トリガ電流が大きくなるとトリガ電流が抵抗Ｒ１１、２１の代わりにダイオードＤ１に流れるようになる。
【００６９】
トリガ電流が抵抗Ｒ１１、Ｒ２１に流れた場合、電圧降下の影響でトリガ電流の大きさが制限されてしまう。この場合、ベース領域Ｘ１２の電位の上昇量が小さくなり、バイポーラ動作するための時間が増大したり、サージ電流をＧＮＤに流すために必要なＥＳＤ電圧が大きくなる恐れがある。本実施の形態では、トリガ電流が増大した場合、トリガ電流が抵抗Ｒ１１、Ｒ２１を介さずに流れるため、抵抗Ｒ１２に流れるトリガ電流の電流量を大きくすることができる。このため、プラスのＥＳＤ電圧が小さくても、ＮＰＮバイポーラトランジスタＴｒ１２が動作するために必要なトリガ電流を抵抗Ｒ１２に流すことができる。
【００７０】
パッド１０にマイナスのＥＳＤ電圧が印加された場合も同様にトリガ電流が増大すると、トリガ電流は抵抗Ｒ１２、Ｒ２２に流れず、ダイオードＤ２を流れるようになる。これにより、マイナスのＥＳＤ電圧が小さくても、ＮＰＮバイポーラトランジスタＴｒ１１が動作するために必要なトリガ電流を抵抗Ｒ１１に流すことができる。
【００７１】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。第１から第４の実施の形態は、技術的矛盾がない範囲内で組み合せることが可能である。例えば、電源は接地電位と異なる他の電位に設定しても構わない。
【符号の説明】
【００７２】
１、１１、１２：Ｐ＋ベース拡散層
Ｌ１、Ｌ２、Ｌ１１、Ｌ１２、Ｌ２１、Ｌ２２：金属配線
２、２１、２２：Ｎ＋エミッタ拡散層
４、４１、４２：Ｎ＋コレクタ拡散層
Ｒ１、Ｒ２、Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２：抵抗
Ｂ１、Ｂ１１、Ｂ１２：ベース端子
Ｃ１、Ｃ１１、Ｃ１２：コレクタ端子
Ｅ１、Ｅ１１、Ｅ１２：エミッタ端子
Ｔ１、Ｔ１１、Ｔ１２：トリガタップ
１０：パッド
２０、３０：トリガ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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