(57)【特許請求の範囲】
【請求項１】
表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
外部から入力される複数のクロック信号に基づいて、前記複数の走査信号線を順次に駆動するためにオンレベルの走査信号を順次に出力する、複数の段からなるシフトレジスタを備え、
前記シフトレジスタの各段を構成する段構成回路は、
前記走査信号線を駆動する走査信号を出力するための、前記走査信号線に接続された第１出力ノードと、
異なる段の段構成回路の動作を制御する他段制御信号を出力するための第２出力ノードと、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、オンレベルの直流電源電位が第２電極に与えられ、前記第１出力ノードに第３電極が接続された第１の出力制御用スイッチング素子と、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、前記複数のクロック信号の１つが第２電極に与えられ、前記第２出力ノードに第３電極が接続された第２の出力制御用スイッチング素子と、
前記第１の出力制御用スイッチング素子の第１電極に接続された第１ノードと、
前記第２の出力制御用スイッチング素子の第１電極に接続された第２ノードと、
前記第１出力ノードから出力される走査信号および前記第２出力ノードから出力される他段制御信号の双方がオンレベルとされるべき時点にオフレベルからオンレベルに変化するように構成された第３ノードと、
前記第１ノードと前記第２ノードとの間の電位差を保持するための第１の電位差保持部と、
前記第２ノードと前記第３ノードとの間の電位差を保持するための第２の電位差保持部と
を有し、
各段構成回路には、
当該各段構成回路よりも２段以上前の段構成回路から出力される他段制御信号が第１ノードセット信号として与えられ、
当該各段構成回路よりも前の段の段構成回路から出力される他段制御信号であって、かつ、前記第１ノードセット信号としての他段制御信号を出力する段構成回路よりも後の段の段構成回路から出力される他段制御信号が、第２ノードセット信号として与えられ、
各段構成回路において、
前記第１ノードは、前記第１ノードセット信号に基づいてオフレベルからオンレベルに変化し、
前記第２ノードは、前記第２ノードセット信号に基づいてオフレベルからオンレベルに変化し、
前記第３ノードは、前記第２ノードがオフレベルからオンレベルに変化した後にオフレベルからオンレベルに変化し、
前記第１ノードは、前記第２ノードがオフレベルからオンレベルに変化する期間および前記第３ノードがオフレベルからオンレベルに変化する期間にはフローティング状態とされ、
前記第２ノードは、前記第３ノードがオフレベルからオンレベルに変化する期間にはフローティング状態とされ、
前記複数のクロック信号の振幅は前記走査信号の振幅よりも小さくされていることを特徴とする、走査信号線駆動回路。
【請求項２】
前記第１の電位差保持部は、前記第１ノードに一端が接続され、前記第２ノードに他端が接続されたキャパシタからなることを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項３】
各段構成回路には、当該各段構成回路の次の段の段構成回路から出力される他段制御信号がリセット信号として与えられ、
各段構成回路は、
前記リセット信号に基づいて前記第１ノードのレベルをオフレベルに向けて変化させるための第１ノードターンオフ用スイッチング素子と、
前記リセット信号に基づいて前記第２ノードのレベルをオフレベルに向けて変化させるための第２ノードターンオフ用スイッチング素子と
を更に有することを特徴とする、請求項２に記載の走査信号線駆動回路。
【請求項４】
前記第１ノードターンオフ用スイッチング素子は、第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、
前記第１ノードターンオフ用スイッチング素子について、第１電極には前記リセット信号が与えられ、第２電極は前記第１ノードに接続され、第３電極は前記第２ノードに接続されていることを特徴とする、請求項３に記載の走査信号線駆動回路。
【請求項５】
前記第２ノードターンオフ用スイッチング素子は、第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、
前記第２ノードターンオフ用スイッチング素子について、第１電極には前記リセット信号が与えられ、第２電極は前記第２ノードに接続され、第３電極は前記第１出力ノードまたは前記第２出力ノードに接続されていることを特徴とする、請求項３に記載の走査信号線駆動回路。
【請求項６】
前記第２ノードターンオフ用スイッチング素子は、第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、
前記第２ノードターンオフ用スイッチング素子について、第１電極には前記リセット信号が与えられ、第２電極は前記第２ノードに接続され、第３電極は前記第１ノードに接続されていることを特徴とする、請求項３に記載の走査信号線駆動回路。
【請求項７】
各段構成回路は、前記リセット信号に基づいて前記第１出力ノードのレベルをオフレベルに向けて変化させるための第１の第１出力ノードターンオフ用スイッチング素子を更に有することを特徴とする、請求項３に記載の走査信号線駆動回路。
【請求項８】
各段構成回路は、前記第１ノードの電位または前記第２ノードの電位に基づいて、前記第１出力ノードから出力される走査信号および前記第２出力ノードから出力される他段制御信号の双方がオンレベルとされるべき時点までは前記第３ノードをオフレベルで維持し、かつ、前記第１出力ノードから出力される走査信号および前記第２出力ノードから出力される他段制御信号の双方がオンレベルとされるべき時点に前記第３ノードをオフレベルからオンレベルに変化させるための第３ノード制御用スイッチング素子を更に有することを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項９】
前記第３ノードと前記第２出力ノードとが同一のノードであることを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項１０】
各段構成回路は、前記第３ノードの電位に基づいて前記第２ノードセット信号のレベルをオフレベルに向けて変化させるための第２ノードセット信号ターンオフ用スイッチング素子を更に有することを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項１１】
前記第３ノードは、前記第１ノードがオフレベルからオンレベルに変化する時点以前の期間および前記第２出力ノードから出力される他段制御信号がオンレベルからオフレベルに変化する時点以降の期間にはオンレベルで維持されることを特徴とする、請求項１０に記載の走査信号線駆動回路。
【請求項１２】
各段構成回路には、当該各段構成回路よりも後の段の段構成回路から出力される他段制御信号がリセット信号として与えられ、
各段構成回路は、前記リセット信号に基づいて前記第３ノードのレベルをオンレベルに向けて変化させるための第２の第３ノードターンオン用スイッチング素子を更に有することを特徴とする、請求項１１に記載の走査信号線駆動回路。
【請求項１３】
前記第２の第３ノードターンオン用スイッチング素子は、第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、
前記第２の第３ノードターンオン用スイッチング素子について、第１電極および第２電極には前記リセット信号が与えられ、第３電極は前記第３ノードに接続されていることを特徴とする、請求項１２に記載の走査信号線駆動回路。
【請求項１４】
外部から入力される１つのスタートパルス信号に基づいて前記第１ノードセット信号および前記第２ノードセット信号とされるべき信号を生成する動作開始信号生成回路を更に備えることを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項１５】
前記シフトレジスタには、前記複数のクロック信号として、オンデューティが２分の１とされ互いに位相が１８０度ずらされた２つのクロック信号が入力されることを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項１６】
各段構成回路に含まれるスイッチング素子は、すべてが同一チャネルの薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項１７】
各段構成回路に含まれるスイッチング素子は、酸化物半導体を含む薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項１８】
前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする、請求項１７に記載の走査信号線駆動回路。
【請求項１９】
前記表示部を含み、請求項１から１８までのいずれか１項に記載の走査信号線駆動回路を備えていることを特徴とする、表示装置。
【請求項２０】
表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
外部から入力される複数のクロック信号に基づいて、前記複数の走査信号線を順次に駆動するためにオンレベルの走査信号を順次に出力する、複数の段からなるシフトレジスタを備え、
前記シフトレジスタの各段を構成する段構成回路は、
前記走査信号線を駆動する走査信号を出力するための、前記走査信号線に接続された第１出力ノードと、
異なる段の段構成回路の動作を制御する他段制御信号を出力するための第２出力ノードと、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、オンレベルの直流電源電位が第２電極に与えられ、前記第１出力ノードに第３電極が接続された第１の出力制御用スイッチング素子と、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、前記複数のクロック信号の１つが第２電極に与えられ、前記第２出力ノードに第３電極が接続された第２の出力制御用スイッチング素子と、
前記第１の出力制御用スイッチング素子の第１電極に接続された第１ノードと、
前記第２の出力制御用スイッチング素子の第１電極に接続された第２ノードを含むｍ個（ｍは２以上の整数）のノードによって形成されるノード領域と、
前記第１出力ノードから出力される走査信号および前記第２出力ノードから出力される他段制御信号の双方がオンレベルとされるべき時点にオフレベルからオンレベルに変化するように構成された第３ノードと、
前記第１ノードと前記第２ノードとの間の電位差を保持するための第１の電位差保持部と、
前記第２ノードと前記第３ノードとの間の電位差を保持するための第２の電位差保持部と
を有し、
前記第１の電位差保持部は、前記ノード領域を形成するノードのうちの前記第２ノード以外のノードを介して前記第１ノードと前記第２ノードとの間に直列に接続されたｍ個のキャパシタからなり、
各段構成回路には、
当該各段構成回路よりも２段以上前の段構成回路から出力される他段制御信号が第１ノードセット信号として与えられ、
当該各段構成回路よりも前の段の段構成回路から出力される他段制御信号であって、かつ、前記第１ノードセット信号としての他段制御信号を出力する段構成回路よりも後の段の段構成回路から出力される他段制御信号のうち、ｍ個の信号が、ノード領域セット信号として与えられ、
各段構成回路において、
前記第１ノードは、前記第１ノードセット信号に基づいてオフレベルからオンレベルに変化し、
前記ノード領域を形成するｍ個のノードは、前記ノード領域セット信号に基づいて順次にオフレベルからオンレベルに変化し、
前記第２ノードは、前記ノード領域を形成するｍ個のノードのうち最後にオフレベルからオンレベルに変化し、
前記第３ノードは、前記第２ノードがオフレベルからオンレベルに変化した後にオフレベルからオンレベルに変化し、
前記第１ノードは、前記ノード領域を形成するノードがオフレベルからオンレベルに変化する期間および前記第３ノードがオフレベルからオンレベルに変化する期間にはフローティング状態とされ、
前記ノード領域を形成するノードは、オフレベルからオンレベルに変化した後、前記第１出力ノードから出力される走査信号および前記第２出力ノードから出力される他段制御信号の双方がオンレベルとされるべき時点までの期間にはフローティング状態とされ、
前記ノード領域を形成するノードは、前記第３ノードがオフレベルからオンレベルに変化する期間にはフローティング状態とされ、
前記複数のクロック信号の振幅は前記走査信号の振幅よりも小さくされていることを特徴とする、走査信号線駆動回路。
【請求項２１】
各段構成回路において、前記ノード領域を形成するｍ個のノードのうち前記第１ノードに電気的にｋ番目（ｋは１以上ｍ以下の整数）に近い位置のノードは、当該各段構成回路に前記ノード領域セット信号として与えられるｍ個の信号を出力するｍ個の段構成回路のうちｋ番目の段の段構成回路から出力される信号に基づいて、オフレベルからオンレベルに変化することを特徴とする、請求項２０に記載の走査信号線駆動回路。
【請求項２２】
各段構成回路には、当該各段構成回路よりも後の段の段構成回路から出力される他段制御信号がリセット信号として与えられ、
各段構成回路は、前記ノード領域を形成するｍ個のノードのレベルを前記リセット信号に基づいてオフレベルに向けて変化させるためのｍ個の第２ノードターンオフ用スイッチング素子を更に有することを特徴とする、請求項２０に記載の走査信号線駆動回路。
【請求項２３】
前記ｍ個の第２ノードターンオフ用スイッチング素子のうちの、前記ノード領域を形成するｍ個のノードのうち前記第２ノード以外のノードに対応して設けられているスイッチング素子であって、前記第１ノードに電気的にｚ番目（ｚは１以上ｍ−１以下の整数）に近い位置に配置されたスイッチング素子について、第１電極には前記リセット信号が与えられ、前記ノード領域を形成するｍ個のノードのうち前記第１ノードに電気的にｚ番目に近い位置のノードに第２電極が接続され、前記ノード領域を形成するｍ個のノードのうち前記第１ノードに電気的にｘ（ｘはｚ＋１以上ｍ以下の整数）番目に近い位置のノード，前記第１ノード，前記第１出力ノード，および前記第２出力ノードのいずれかに第３電極が接続されていることを特徴とする、請求項２２に記載の走査信号線駆動回路。
【請求項２４】
各段構成回路に含まれるスイッチング素子は、酸化物半導体を含む薄膜トランジスタであることを特徴とする、請求項２０に記載の走査信号線駆動回路。
【請求項２５】
前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする、請求項２４に記載の走査信号線駆動回路。
【請求項２６】
前記表示部を含み、請求項２０から２５までのいずれか１項に記載の走査信号線駆動回路を備えていることを特徴とする、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置およびその駆動回路に関し、詳しくは、表示装置の表示部に配設された走査信号線を駆動するシフトレジスタを備えた走査信号線駆動回路に関する。
【背景技術】
【０００２】
近年、液晶表示装置において、ゲートバスライン（走査信号線）を駆動するためのゲートドライバ（走査信号線駆動回路）のモノリシック化が進んでいる。従来、ゲートドライバは液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かったが、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。モノリシックゲートドライバを備えた液晶表示装置では、典型的には、アモルファスシリコン（ａ−Ｓｉ）を用いた薄膜トランジスタが駆動素子として採用されている。しかしながら、近年、多結晶シリコン，微結晶シリコン，酸化物半導体（例えばＩＧＺＯ）などを用いた薄膜トランジスタが駆動素子として採用されつつある。
【０００３】
ところで、アクティブマトリクス型の液晶表示装置の表示部には、複数本のソースバスライン（映像信号線）と、複数本のゲートバスラインと、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とを含む画素回路が形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタや、画素電圧値を保持するための画素容量などを含んでいる。アクティブマトリクス型の液晶表示装置には、また、上述したゲートドライバと、ソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。
【０００４】
画素電圧値を示す映像信号はソースバスラインによって伝達されるが、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、マトリクス状に配置された上述の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。そして、シフトレジスタの各段（以下、シフトレジスタの各段を構成する回路のことを「段構成回路」ともいう）から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。
【０００５】
従来の表示装置においては、シフトレジスタの各段（各段構成回路）は、例えば図３６（日本の特開２００６−１２７６３０号公報の図２）に示すように構成されている。図３６に示すように、段構成回路には、ソース端子が走査信号用の出力端子に接続され、ドレイン端子にクロック信号が与えられる出力制御用トランジスタが設けられている。そして、出力制御用トランジスタのゲート端子に接続されたノードの電位が制御されることによって出力制御用トランジスタのオン／オフ状態が制御され、出力制御用トランジスタがオン状態になっている時のクロック信号の電位が走査信号として現れる。ここで、図３６に示した構成によれば、出力制御用トランジスタのゲート電圧（ノードＡの電圧）が、前々段から出力される走査信号および前段から出力される走査信号によって段階的に高められる。これにより、出力制御用トランジスタのゲート電圧が顕著に高められ、走査信号の立ち上げおよび立ち下げが速やかに行われる。なお、以下においては、走査信号が完全に立ち上がって画素容量への本来的な（映像信号の）書き込みが行われる期間のことを「本充電期間」という。また、走査信号の立ち上げ開始時点から走査信号の立ち下げ開始時点までの期間（画素容量への書き込みのための動作が行われる期間）のことを「書込動作期間」という。
【０００６】
上述した日本の特開２００６−１２７６３０号公報の他、日本の特表２００８−５０８６５４号公報，日本の特表２００８−５３７２７５号公報，日本の特開２００３−２０２８４０号公報，および日本の特開２００８−６１３２３号公報にも、表示装置等に設けられるシフトレジスタの構成が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】日本の特開２００６−１２７６３０号公報
【特許文献２】日本の特表２００８−５０８６５４号公報
【特許文献３】日本の特表２００８−５３７２７５号公報
【特許文献４】日本の特開２００３−２０２８４０号公報
【特許文献５】日本の特開２００８−６１３２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、従来の構成においては、出力制御用トランジスタのドレイン端子にはクロック信号が与えられている。そして、そのクロック信号の振幅がほぼ走査信号の振幅となって現れる。一般に、走査信号の振幅については、映像信号電圧の大きさにかかわらず画素容量に所望の充電が施されるよう、トランジスタのスイッチング動作に必要な電圧振幅よりも大きくされている。このため、クロック信号の振幅はトランジスタのスイッチング動作に必要な電圧振幅よりも大きくされている。また、一般に、出力制御用トランジスタにはサイズの大きいトランジスタが採用されるので、クロック配線（クロック信号を伝達するための信号配線）の寄生容量が大きくなっている。クロック信号の振幅やクロック配線の寄生容量が大きいほど消費電力は大きくなるので、ゲートドライバの消費電力を低減させることが従来より課題となっている。この点に関し、従来の構成において消費電力の低減を図るために仮にクロック信号の振幅を小さくすると、走査信号の振幅も小さくなる。従って、消費電力低減の効果が充分に得られる程度にまでクロック信号の振幅を小さくすると、画素容量への充電が充分に行われるような走査信号は得られない。
【０００９】
そこで本発明は、モノリシックゲートドライバにおいて、ゲートバスラインに印加される走査信号の電圧を従来よりも低下させることなく、従来よりも消費電力を低減させることを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の局面は、表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
外部から入力される複数のクロック信号に基づいて、前記複数の走査信号線を順次に駆動するためにオンレベルの走査信号を順次に出力する、複数の段からなるシフトレジスタを備え、
前記シフトレジスタの各段を構成する段構成回路は、
前記走査信号線を駆動する走査信号を出力するための、前記走査信号線に接続された第１出力ノードと、
異なる段の段構成回路の動作を制御する他段制御信号を出力するための第２出力ノードと、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、オンレベルの直流電源電位が第２電極に与えられ、前記第１出力ノードに第３電極が接続された第１の出力制御用スイッチング素子と、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、前記複数のクロック信号の１つが第２電極に与えられ、前記第２出力ノードに第３電極が接続された第２の出力制御用スイッチング素子と、
前記第１の出力制御用スイッチング素子の第１電極に接続された第１ノードと、
前記第２の出力制御用スイッチング素子の第１電極に接続された第２ノードと、
前記第１出力ノードから出力される走査信号および前記第２出力ノードから出力される他段制御信号の双方がオンレベルとされるべき時点にオフレベルからオンレベルに変化するように構成された第３ノードと、
前記第１ノードと前記第２ノードとの間の電位差を保持するための第１の電位差保持部と、
前記第２ノードと前記第３ノードとの間の電位差を保持するための第２の電位差保持部と
を有し、
各段構成回路には、
当該各段構成回路よりも２段以上前の段構成回路から出力される他段制御信号が第１ノードセット信号として与えられ、
当該各段構成回路よりも前の段の段構成回路から出力される他段制御信号であって、かつ、前記第１ノードセット信号としての他段制御信号を出力する段構成回路よりも後の段の段構成回路から出力される他段制御信号が、第２ノードセット信号として与えられ、
各段構成回路において、
前記第１ノードは、前記第１ノードセット信号に基づいてオフレベルからオンレベルに変化し、
前記第２ノードは、前記第２ノードセット信号に基づいてオフレベルからオンレベルに変化し、
前記第３ノードは、前記第２ノードがオフレベルからオンレベルに変化した後にオフレベルからオンレベルに変化し、
前記第１ノードは、前記第２ノードがオフレベルからオンレベルに変化する期間および前記第３ノードがオフレベルからオンレベルに変化する期間にはフローティング状態とされ、
前記第２ノードは、前記第３ノードがオフレベルからオンレベルに変化する期間にはフローティング状態とされ、
前記複数のクロック信号の振幅は前記走査信号の振幅よりも小さくされていることを特徴とする。
【００１１】
本発明の第２の局面は、本発明の第１の局面において、
前記第１の電位差保持部は、前記第１ノードに一端が接続され、前記第２ノードに他端が接続されたキャパシタからなることを特徴とする。
【００１２】
本発明の第３の局面は、本発明の第２の局面において、
各段構成回路には、当該各段構成回路の次の段の段構成回路から出力される他段制御信号がリセット信号として与えられ、
各段構成回路は、
前記リセット信号に基づいて前記第１ノードのレベルをオフレベルに向けて変化させるための第１ノードターンオフ用スイッチング素子と、
前記リセット信号に基づいて前記第２ノードのレベルをオフレベルに向けて変化させるための第２ノードターンオフ用スイッチング素子と
を更に有することを特徴とする。
【００１３】
本発明の第４の局面は、本発明の第３の局面において、
前記第１ノードターンオフ用スイッチング素子は、第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、
前記第１ノードターンオフ用スイッチング素子について、第１電極には前記リセット信号が与えられ、第２電極は前記第１ノードに接続され、第３電極は前記第２ノードに接続されていることを特徴とする。
【００１４】
本発明の第５の局面は、本発明の第３の局面において、
前記第２ノードターンオフ用スイッチング素子は、第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、
前記第２ノードターンオフ用スイッチング素子について、第１電極には前記リセット信号が与えられ、第２電極は前記第２ノードに接続され、第３電極は前記第１出力ノードまたは前記第２出力ノードに接続されていることを特徴とする。
【００１５】
本発明の第６の局面は、本発明の第３の局面において、
前記第２ノードターンオフ用スイッチング素子は、第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、
前記第２ノードターンオフ用スイッチング素子について、第１電極には前記リセット信号が与えられ、第２電極は前記第２ノードに接続され、第３電極は前記第１ノードに接続されていることを特徴とする。
【００１６】
本発明の第７の局面は、本発明の第３の局面において、
各段構成回路は、前記リセット信号に基づいて前記第１出力ノードのレベルをオフレベルに向けて変化させるための第１の第１出力ノードターンオフ用スイッチング素子を更に有することを特徴とする。
【００１７】
本発明の第８の局面は、本発明の第１の局面において、
各段構成回路は、前記第１ノードの電位または前記第２ノードの電位に基づいて、前記第１出力ノードから出力される走査信号および前記第２出力ノードから出力される他段制御信号の双方がオンレベルとされるべき時点までは前記第３ノードをオフレベルで維持し、かつ、前記第１出力ノードから出力される走査信号および前記第２出力ノードから出力される他段制御信号の双方がオンレベルとされるべき時点に前記第３ノードをオフレベルからオンレベルに変化させるための第３ノード制御用スイッチング素子を更に有することを特徴とする。
【００１８】
本発明の第９の局面は、本発明の第１の局面において、
前記第３ノードと前記第２出力ノードとが同一のノードであることを特徴とする。
【００１９】
本発明の第１０の局面は、本発明の第１の局面において、
各段構成回路は、前記第３ノードの電位に基づいて前記第２ノードセット信号のレベルをオフレベルに向けて変化させるための第２ノードセット信号ターンオフ用スイッチング素子を更に有することを特徴とする。
【００２０】
本発明の第１１の局面は、本発明の第１０の局面において、
前記第３ノードは、前記第１ノードがオフレベルからオンレベルに変化する時点以前の期間および前記第２出力ノードから出力される他段制御信号がオンレベルからオフレベルに変化する時点以降の期間にはオンレベルで維持されることを特徴とする。
【００２１】
本発明の第１２の局面は、本発明の第１１の局面において、
各段構成回路には、当該各段構成回路よりも後の段の段構成回路から出力される他段制御信号がリセット信号として与えられ、
各段構成回路は、前記リセット信号に基づいて前記第３ノードのレベルをオンレベルに向けて変化させるための第２の第３ノードターンオン用スイッチング素子を更に有することを特徴とする。
【００２２】
本発明の第１３の局面は、本発明の第１２の局面において、
前記第２の第３ノードターンオン用スイッチング素子は、第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、
前記第２の第３ノードターンオン用スイッチング素子について、第１電極および第２電極には前記リセット信号が与えられ、第３電極は前記第３ノードに接続されていることを特徴とする。
【００２３】
本発明の第１４の局面は、本発明の第１の局面において、
外部から入力される１つのスタートパルス信号に基づいて前記第１ノードセット信号および前記第２ノードセット信号とされるべき信号を生成する動作開始信号生成回路を更に備えることを特徴とする。
【００２４】
本発明の第１５の局面は、本発明の第１の局面において、
前記シフトレジスタには、前記複数のクロック信号として、オンデューティが２分の１とされ互いに位相が１８０度ずらされた２つのクロック信号が入力されることを特徴とする。
【００２５】
本発明の第１６の局面は、本発明の第１の局面において、
各段構成回路に含まれるスイッチング素子は、すべてが同一チャネルの薄膜トランジスタであることを特徴とする。
【００２６】
本発明の第１７の局面は、本発明の第１の局面において、
各段構成回路に含まれるスイッチング素子は、酸化物半導体を含む薄膜トランジスタであることを特徴とする。
【００２７】
本発明の第１８の局面は、本発明の第１７の局面において、
前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする。
【００２８】
本発明の第１９の局面は、表示装置であって、本発明の第１から第１８までのいずれかの局面に係る走査信号線駆動回路を備えていることを特徴とする。
【００２９】
本発明の第２０の局面は、表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
外部から入力される複数のクロック信号に基づいて、前記複数の走査信号線を順次に駆動するためにオンレベルの走査信号を順次に出力する、複数の段からなるシフトレジスタを備え、
前記シフトレジスタの各段を構成する段構成回路は、
前記走査信号線を駆動する走査信号を出力するための、前記走査信号線に接続された第１出力ノードと、
異なる段の段構成回路の動作を制御する他段制御信号を出力するための第２出力ノードと、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、オンレベルの直流電源電位が第２電極に与えられ、前記第１出力ノードに第３電極が接続された第１の出力制御用スイッチング素子と、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、前記複数のクロック信号の１つが第２電極に与えられ、前記第２出力ノードに第３電極が接続された第２の出力制御用スイッチング素子と、
前記第１の出力制御用スイッチング素子の第１電極に接続された第１ノードと、
前記第２の出力制御用スイッチング素子の第１電極に接続された第２ノードを含むｍ個（ｍは２以上の整数）のノードによって形成されるノード領域と、
前記第１出力ノードから出力される走査信号および前記第２出力ノードから出力される他段制御信号の双方がオンレベルとされるべき時点にオフレベルからオンレベルに変化するように構成された第３ノードと、
前記第１ノードと前記第２ノードとの間の電位差を保持するための第１の電位差保持部と、
前記第２ノードと前記第３ノードとの間の電位差を保持するための第２の電位差保持部と
を有し、
前記第１の電位差保持部は、前記ノード領域を形成するノードのうちの前記第２ノード以外のノードを介して前記第１ノードと前記第２ノードとの間に直列に接続されたｍ個のキャパシタからなり、
各段構成回路には、
当該各段構成回路よりも２段以上前の段構成回路から出力される他段制御信号が第１ノードセット信号として与えられ、
当該各段構成回路よりも前の段の段構成回路から出力される他段制御信号であって、かつ、前記第１ノードセット信号としての他段制御信号を出力する段構成回路よりも後の段の段構成回路から出力される他段制御信号のうち、ｍ個の信号が、ノード領域セット信号として与えられ、
各段構成回路において、
前記第１ノードは、前記第１ノードセット信号に基づいてオフレベルからオンレベルに変化し、
前記ノード領域を形成するｍ個のノードは、前記ノード領域セット信号に基づいて順次にオフレベルからオンレベルに変化し、
前記第２ノードは、前記ノード領域を形成するｍ個のノードのうち最後にオフレベルからオンレベルに変化し、
前記第３ノードは、前記第２ノードがオフレベルからオンレベルに変化した後にオフレベルからオンレベルに変化し、
前記第１ノードは、前記ノード領域を形成するノードがオフレベルからオンレベルに変化する期間および前記第３ノードがオフレベルからオンレベルに変化する期間にはフローティング状態とされ、
前記ノード領域を形成するノードは、オフレベルからオンレベルに変化した後、前記第１出力ノードから出力される走査信号および前記第２出力ノードから出力される他段制御信号の双方がオンレベルとされるべき時点までの期間にはフローティング状態とされ、
前記ノード領域を形成するノードは、前記第３ノードがオフレベルからオンレベルに変化する期間にはフローティング状態とされ、
前記複数のクロック信号の振幅は前記走査信号の振幅よりも小さくされていることを特徴とする。
【００３０】
本発明の第２１の局面は、本発明の第２０の局面において、
各段構成回路において、前記ノード領域を形成するｍ個のノードのうち前記第１ノードに電気的にｋ番目（ｋは１以上ｍ以下の整数）に近い位置のノードは、当該各段構成回路に前記ノード領域セット信号として与えられるｍ個の信号を出力するｍ個の段構成回路のうちｋ番目の段の段構成回路から出力される信号に基づいて、オフレベルからオンレベルに変化することを特徴とする。
【００３１】
本発明の第２２の局面は、本発明の第２０の局面において、
各段構成回路には、当該各段構成回路よりも後の段の段構成回路から出力される他段制御信号がリセット信号として与えられ、
各段構成回路は、前記ノード領域を形成するｍ個のノードのレベルを前記リセット信号に基づいてオフレベルに向けて変化させるためのｍ個の第２ノードターンオフ用スイッチング素子を更に有することを特徴とする。
【００３２】
本発明の第２３の局面は、本発明の第２２の局面において、
前記ｍ個の第２ノードターンオフ用スイッチング素子のうちの、前記ノード領域を形成するｍ個のノードのうち前記第２ノード以外のノードに対応して設けられているスイッチング素子であって、前記第１ノードに電気的にｚ番目（ｚは１以上ｍ−１以下の整数）に近い位置に配置されたスイッチング素子について、第１電極には前記リセット信号が与えられ、前記ノード領域を形成するｍ個のノードのうち前記第１ノードに電気的にｚ番目に近い位置のノードに第２電極が接続され、前記ノード領域を形成するｍ個のノードのうち前記第１ノードに電気的にｘ（ｘはｚ＋１以上ｍ以下の整数）番目に近い位置のノード，前記第１ノード，前記第１出力ノード，および前記第２出力ノードのいずれかに第３電極が接続されていることを特徴とする。
【００３３】
本発明の第２４の局面は、本発明の第２０の局面において、
各段構成回路に含まれるスイッチング素子は、酸化物半導体を含む薄膜トランジスタであることを特徴とする。
【００３４】
本発明の第２５の局面は、本発明の第２４の局面において、
前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする。
【００３５】
本発明の第２６の局面は、表示装置であって、本発明の第２０から第２５までのいずれかの局面に係る走査信号線駆動回路を備えていることを特徴とする。
【発明の効果】
【００３６】
本発明の第１の局面によれば、シフトレジスタ内の各段構成回路からは、当該各段構成回路に接続された走査信号線を駆動する走査信号と、当該各段構成回路とは異なる段の段構成回路を制御するための他段制御信号とが出力される。ここで、走査信号の電位を制御するための第１の出力制御用スイッチング素子の第２電極には直流電源電位が与えられる。一方、他段制御信号の電位を制御するための第２の出力制御用スイッチング素子の第２電極にはクロック信号が与えられる。このような構成において、第１の出力制御用スイッチング素子の第１電極に接続された第１ノードは、第１ノードセット信号（当該各段構成回路よりも２段前の段構成回路から出力される他段制御信号）に基づいてオフレベルからオンレベルに変化した後、２回のブートストラップによって更にオンレベルに向けて変化する。このため、比較的小さい振幅のクロック信号でシフトレジスタを動作させても、本充電期間における走査信号のレベルを画素容量への書き込みが充分に行われる程度にまで到達させることが可能となる。以上より、本充電期間に走査信号線に印加される電圧を従来よりも低下させることなく、シフトレジスタにおける消費電力を従来よりも低減させることが可能となる。
【００３７】
また、従来と比較して、クロック配線の寄生容量が小さくなり、消費電力が低減される。さらに、クロック配線の負荷がクロック信号に及ぼす影響が小さくなるので、クロック信号の波形なまりの発生が抑制され、回路動作の安定性が高められる。その結果、表示品位が向上する。さらにまた、走査信号の電位は本充電期間の開始前からオンレベルに向けて段階的に変化する。このため、本充電期間には、走査信号は速やかに充分なレベルに到達し、画素容量への充電が充分に施される。これにより、表示品位が向上する。
【００３８】
本発明の第２の局面によれば、比較的簡易な構成で、本発明の第１の局面と同様の効果が得られる。
【００３９】
本発明の第３の局面によれば、書込動作期間終了後に第１ノードおよび第２ノードが確実にオフレベルとされる。このため、通常動作期間における走査信号および他段制御信号のノイズの発生が抑制される。
【００４０】
本発明の第４の局面によれば、第１ノードターンオフ用スイッチング素子の第２電極−第３電極間には、第１ノードの電位と第２ノードの電位との差に相当する電圧が印加される。第２ノードの電位は書込動作期間中にオンレベルに向けて変化するので、当該期間中における第１ノードターンオフ用スイッチング素子の第２電極−第３電極間の電圧は比較的小さくなる。これにより、書込動作期間において、第１ノードからの第１ノードターンオフ用スイッチング素子を介した電荷の流出が抑制される。その結果、第１ノードの電位が書込動作期間中にオフレベルに向けて変化することが抑制され、回路動作の安定性が高められる。
【００４１】
本発明の第５の局面によれば、第２ノードターンオフ用スイッチング素子の第２電極−第３電極間には、第２ノードの電位と第１出力ノードまたは第２出力ノードの電位との差に相当する電圧が印加される。第１出力ノードの電位（走査信号の電位）および第２出力ノードの電位（他段制御信号の電位）は書込動作期間中にオンレベルに向けて変化するので、当該期間中における第２ノードターンオフ用スイッチング素子の第２電極−第３電極間の電圧は比較的小さくなる。これにより、書込動作期間において、第２ノードからの第２ノードターンオフ用スイッチング素子を介した電荷の流出が抑制される。その結果、第２ノードの電位が書込動作期間中にオフレベルに向けて変化することが抑制され、回路動作の安定性が高められる。
【００４２】
本発明の第６の局面によれば、第２ノードターンオフ用スイッチング素子の第３電極が第１ノードに接続されているので、第１ノードの電位の変化に伴って第２ノードの電位が変化する。このため、書込動作期間終了後に第２ノードがオフレベルとなるまでの時間が比較的長くなる。これにより、書込動作期間終了後に第２の出力制御用スイッチング素子を介して他段制御信号が速やかにオフレベルとなる。
【００４３】
本発明の第７の局面によれば、本充電期間の終了後に走査信号を確実にオフレベルとすることが可能となる。
【００４４】
本発明の第８の局面によれば、比較的簡易な構成で第３ノードの電位を制御することが可能となる。
【００４５】
本発明の第９の局面によれば、シフトレジスタを構成する段構成回路に必要なスイッチングの数を比較的少なくすることができる。このため、実装面積が削減され、表示装置の小型化あるいは表示領域の拡大が可能となる。
【００４６】
本発明の第１０の局面によれば、第３ノードをオンレベルとするとき、第２ノードセット信号の電位はオフレベルへと引き込まれ、第２ノードを確実にフローティング状態とすることができる。このため、本充電期間において第２ノードが確実にオンレベルとされ、回路動作の安定性が向上する。
【００４７】
本発明の第１１の局面によれば、通常動作期間中、第２ノードセット信号の電位はオフレベルへと引き込まれる。このため、各段構成回路において、前段から与えられる他段制御信号のノイズの影響が抑制され、回路動作の安定性が向上する。
【００４８】
本発明の第１２の局面によれば、本充電期間終了後、リセット信号に基づいて第３ノードはオンレベルに向けて変化する。このため、本充電期間終了後に、第１ノードおよび第２ノードがオンレベルからオフレベルに向けて変化しても、第３ノードがオフレベルとなることはない。従って、通常動作期間中、第３ノードは確実にオンレベルで維持される。これにより、各段構成回路において、前段から与えられる他段制御信号のノイズの影響が確実に抑制され、回路動作の安定性が向上する。
【００４９】
本発明の第１３の局面によれば、第２の第３ノードターンオン用スイッチング素子の劣化が抑制される。
【００５０】
本発明の第１４の局面によれば、シフトレジスタの動作を開始するために必要となる信号の数が削減される。
【００５１】
本発明の第１５の局面によれば、シフトレジスタの動作に用いられるクロック信号の数が比較的少なく、また、そのクロック信号の周波数が比較的低くなるので、より効果的に消費電力が低減される。
【００５２】
本発明の第１６の局面によれば、走査信号線駆動回路の製造コストを下げることができる。
【００５３】
本発明の第１７の局面によれば、酸化物半導体を含む薄膜トランジスタを用いた構成において、本発明の第１の局面と同様の効果が得られる。
【００５４】
本発明の第１８の局面によれば、酸化インジウムガリウム亜鉛からなる薄膜トランジスタを用いた構成において、本発明の第１の局面と同様の効果が得られる。
【００５５】
本発明の第１９の局面によれば、本発明の第１から第１８までのいずれかの局面と同様の効果が得られる走査信号線駆動回路を備えた表示装置が実現される。
【００５６】
本発明の第２０の局面によれば、第１ノードは、第１ノードセット信号に基づいてオフレベルからオンレベルに変化した後、３回以上のブートストラップによって更にオンレベルに向けて変化する。このため、より小さい振幅のクロック信号でシフトレジスタを動作させても、本充電期間における走査信号のレベルを画素容量への書き込みが充分に行われる程度にまで到達させることが可能となる。これにより、本充電期間に走査信号線に印加される電圧を従来よりも低下させることなく、シフトレジスタにおける消費電力を従来よりも顕著に低減させることが可能となる。
【００５７】
本発明の第２１の局面によれば、本発明の第２０の局面と同様、本充電期間に走査信号線に印加される電圧を従来よりも低下させることなく、シフトレジスタにおける消費電力を従来よりも顕著に低減させることが可能となる。
【００５８】
本発明の第２２の局面によれば、書込動作期間終了後に、ノード領域を形成するノードが確実にオフレベルとされる。このため、通常動作期間における回路動作の安定性が高められる。
【００５９】
本発明の第２３の局面によれば、第２ノードターンオフ用スイッチング素子の第２電極−第３電極間の電圧が低減される。これにより、書込動作期間において、第２ノードターンオフ用スイッチング素子を介した電荷の流出が抑制される。その結果、ノード領域を形成するノードの電位が書込動作期間中にオフレベルに向けて変化することが抑制され、回路動作の安定性が高められる。
【００６０】
本発明の第２４の局面によれば、酸化物半導体を含む薄膜トランジスタを用いた構成において、本発明の第２０の局面と同様の効果が得られる。
【００６１】
本発明の第２５の局面によれば、酸化インジウムガリウム亜鉛からなる薄膜トランジスタを用いた構成において、本発明の第２０の局面と同様の効果が得られる。
【００６２】
本発明の第２６の局面によれば、本発明の第２０から第２５までのいずれかの局面と同様の効果が得られる走査信号線駆動回路を備えた表示装置が実現される。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態に係る液晶表示装置において、ゲートドライバ内のシフトレジスタに含まれる段構成回路の構成を示す回路図である。
【図２】上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。
【図３】上記第１の実施形態において、ゲートドライバの構成を説明するためのブロック図である。
【図４】上記第１の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。
【図５】上記第１の実施形態において、走査信号の振幅とクロック信号の振幅との関係について説明するための信号波形図である。
【図６】上記第１の実施形態において、ゲートドライバの動作を説明するための信号波形図である。
【図７】上記第１の実施形態において、段構成回路の動作について説明するための信号波形図である。
【図８】上記第１の実施形態におけるシミュレーション結果を示す図である。
【図９】上記第１の実施形態の第１の変形例における段構成回路の構成を示す回路図である。
【図１０】上記第１の実施形態の第１の変形例において、段構成回路の動作について説明するための信号波形図である。
【図１１】上記第１の実施形態の第２の変形例における段構成回路の構成を示す回路図である。
【図１２】上記第１の実施形態の第２の変形例において、段構成回路の動作について説明するための信号波形図である。
【図１３】上記第１の実施形態の第３の変形例における段構成回路の構成を示す回路図である。
【図１４】上記第１の実施形態の変形例について説明するための図である。
【図１５】上記第１の実施形態の第４の変形例における段構成回路の構成を示す回路図である。
【図１６】上記第１の実施形態の第５の変形例における段構成回路の構成を示す回路図である。
【図１７】上記第１の実施形態の第６の変形例における段構成回路の構成を示す回路図である。
【図１８】本発明の第２の実施形態における段構成回路の構成を示す回路図である。
【図１９】上記第２の実施形態の第１の変形例における段構成回路の構成を示す回路図である。
【図２０】上記第２の実施形態の変形例について説明するための回路図である。
【図２１】上記第２の実施形態の変形例について説明するための回路図である。
【図２２】上記第２の実施形態の変形例について説明するための図である。
【図２３】上記第２の実施形態の第２の変形例における段構成回路の構成を示す回路図である。
【図２４】上記第２の実施形態の第２の変形例におけるシミュレーション結果を示す図である。
【図２５】上記第２の実施形態の第３の変形例における段構成回路の構成を示す回路図である。
【図２６】本発明の第３の実施形態における段構成回路の構成を示す回路図である。
【図２７】上記第３の実施形態において、段構成回路の動作について説明するための信号波形図である。
【図２８】本発明の第４の実施形態における段構成回路の構成を示す回路図である。
【図２９】上記第４の実施形態において、段構成回路の動作について説明するための信号波形図である。
【図３０】上記第４の実施形態の第１の変形例における段構成回路の構成を示す回路図である。
【図３１】上記第４の実施形態の第１の変形例において、段構成回路の動作について説明するための信号波形図である。
【図３２】上記第４の実施形態の第２の変形例における段構成回路の構成を示す回路図である。
【図３３】セット信号生成回路を備えたシフトレジスタの構成を示すブロック図である。
【図３４】セット信号生成回路の詳細な構成を示す回路図である。
【図３５】セット信号生成回路の動作について説明するための信号波形図である。
【図３６】従来の液晶表示装置において、シフトレジスタの一段分の構成例を示す回路図である。
【発明を実施するための形態】
【００６４】
以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は第１電極に相当し、ドレイン端子（ドレイン電極）は第２電極に相当し、ソース端子（ソース電極）は第３電極に相当する。また、シフトレジスタ内に設けられている薄膜トランジスタはすべてｎチャネル型であるものとして説明する。
【００６５】
＜１．第１の実施形態＞
＜１．１  全体構成および動作＞
図２は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。なお、ゲートドライバ４００は、アモルファスシリコン，多結晶シリコン，微結晶シリコン，酸化物半導体（例えばＩＧＺＯ）などを用いて、表示部６００を含む表示パネル上に形成されている。すなわち、本実施形態においては、ゲートドライバ４００と表示部６００とは同一基板（液晶パネルを構成する２枚の基板のうちの一方の基板であるアレイ基板）上に形成されている。
【００６６】
表示部６００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｉと、それらのソースバスラインＳＬ１〜ＳＬｊとゲートバスラインＧＬ１〜ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とを含む画素回路が形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）６０と、その薄膜トランジスタ６０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお、通常、画素容量Ｃｐに確実に電荷を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
【００６７】
電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、ソースドライバ３００およびゲートドライバ４００を動作させるための所定の直流電圧を電源電圧から生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。共通電極駆動回路５００は、共通電極Ｅｃに所定の電位Ｖｃｏｍを与える。
【００６８】
表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部６００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，ゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫとを出力する。なお、本実施形態においては、ゲートスタートパルス信号ＧＳＰは、２つの信号ＧＳＰ１（以下「第１ゲートスタートパルス信号」という。）およびＧＳＰ２（以下「第２ゲートスタートパルス信号」という。）で構成され、ゲートクロック信号ＧＣＫは、２相のクロック信号ＧＣＫ１（以下「第１ゲートクロック信号」という。）およびＧＣＫ２（以下「第２ゲートクロック信号」という。）で構成されている。
【００６９】
ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１〜ＳＬｊに駆動用映像信号Ｓ（１）〜Ｓ（ｊ）を印加する。
【００７０】
ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫに基づいて、アクティブな走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｉ）の各ゲートバスラインＧＬ１〜ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。なお、このゲートドライバ４００についての詳しい説明は後述する。
【００７１】
以上のようにして、各ソースバスラインＳＬ１〜ＳＬｊに駆動用映像信号Ｓ（１）〜Ｓ（ｊ）が印加され、各ゲートバスラインＧＬ１〜ＧＬｉに走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｉ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。
【００７２】
＜１．２  ゲートドライバの構成および動作＞
次に、図３〜図６を参照しつつ、本実施形態におけるゲートドライバ４００の構成および動作の概要について説明する。図３に示すように、ゲートドライバ４００は複数段からなるシフトレジスタ４１０によって構成されている。表示部６００にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられている。シフトレジスタ４１０にはｉ個の段構成回路ＳＲ（１）〜ＳＲ（ｉ）が含まれている。それらｉ個の段構成回路ＳＲ（１）〜ＳＲ（ｉ）は互いに直列に接続されている。
【００７３】
図４は、ゲートドライバ４００内のシフトレジスタ４１０の構成を示すブロック図である。上述したように、このシフトレジスタ４１０はｉ個の段構成回路ＳＲ（１）〜ＳＲ（ｉ）で構成されている。なお、図４には、（ｎ−２）段目から（ｎ＋２）段目までの段構成回路を示している。各段構成回路には、クロック信号ＣＫＡ（以下「第１クロック」という。）を受け取るための入力端子と、クロック信号ＣＫＢ（以下「第２クロック」という。）を受け取るための入力端子と、ハイレベルの直流電源電位ＶＤＤ（この電位の大きさのことを「ＶＤＤ電位」ともいう。）を受け取るための入力端子と、ローレベルの直流電源電位ＶＳＳ（この電位の大きさのことを「ＶＳＳ電位」ともいう。）を受け取るための入力端子と、第１のセット信号Ｓ１を受け取るための入力端子と、第２のセット信号Ｓ２を受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、走査信号ＧＯＵＴを出力するための出力端子と、当該各段構成回路とは異なる段の段構成回路の動作を制御する信号（以下、「他段制御信号」という。）Ｚを出力するための出力端子とが設けられている。なお、第２クロックＣＫＢを受け取るための入力端子については、必ずしも設けられていなくても良い。
【００７４】
シフトレジスタ４１０の各段（各段構成回路）の入力端子に与えられる信号は次のようになっている（図４参照）。（ｎ−１）段目については、第２ゲートクロック信号ＧＣＫ２が第１クロックＣＫＡとして与えられ、第１ゲートクロック信号ＧＣＫ１が第２クロックＣＫＢとして与えられる。ｎ段目については、第１ゲートクロック信号ＧＣＫ１が第１クロックＣＫＡとして与えられ、第２ゲートクロック信号ＧＣＫ２が第２クロックＣＫＢとして与えられる。シフトレジスタ４１０の全ての段を通して、（ｎ−１）段目からｎ段目までの構成と同様の構成が２段ずつ繰り返される。また、任意の段について、前々段から出力される他段制御信号Ｚが第１のセット信号Ｓ１として与えられ、前段から出力される他段制御信号Ｚが第２のセット信号Ｓ２として与えられ、次段から出力される他段制御信号Ｚがリセット信号Ｒとして与えられる。但し、１段目については、第１ゲートスタートパルス信号ＧＳＰ１が第１のセット信号Ｓ１として与えられ、第２ゲートスタートパルス信号ＧＳＰ２が第２のセット信号Ｓ２として与えられる。また、２段目については、第２ゲートスタートパルス信号ＧＳＰ２が第１のセット信号Ｓ１として与えられる。さらに、ｚ段目（最終段目）については、ゲートエンドパルス信号ＧＥＰがリセット信号Ｒとして与えられる。なお、ハイレベルの直流電源電位ＶＤＤおよびローレベルの直流電源電位ＶＳＳについては、全ての段構成回路に共通的に与えられる。
【００７５】
シフトレジスタ４１０の各段（各段構成回路）からは走査信号ＧＯＵＴと他段制御信号Ｚとが出力される。各段から出力される走査信号ＧＯＵＴは、対応するゲートバスラインに与えられる。各段から出力される他段制御信号Ｚについては、リセット信号Ｒとして前段に与えられ、第２のセット信号Ｓ２として次段に与えられ、第１のセット信号Ｓ１として次々段に与えられる。
【００７６】
ところで、本実施形態においては、走査信号ＧＯＵＴの生成元となる電源とクロック信号の生成元となる電源とは別系統となっていて、図５に示すように、クロック信号の振幅ＶＣＫは走査信号ＧＯＵＴの振幅（ＶＤＤ電位とＶＳＳ電位との差に相当）ＶＧよりも小さくされている。例えば、クロック信号の振幅ＶＣＫは走査信号ＧＯＵＴの振幅ＶＧの０．７倍とされる。また、シフトレジスタ４１０に与えられる２相のクロック信号である第１ゲートクロック信号ＧＣＫ１と第２ゲートクロック信号ＧＣＫ２とについては、図６に示すように、互いに位相が１８０度（ほぼ１水平走査期間に相当する期間）ずれており、いずれも２水平走査期間中のほぼ１水平走査期間だけハイレベル（Ｈレベル）の状態となる。
【００７７】
以上のような構成において、シフトレジスタ４１０の１段目ＳＲ（１）に第１のセット信号Ｓ１としての第１ゲートスタートパルス信号ＧＳＰ１のパルスと第２のセット信号Ｓ２としての第２ゲートスタートパルス信号ＧＳＰ２のパルスとが与えられ、シフトレジスタ４１０の２段目ＳＲ（２）に第１のセット信号Ｓ１としての第２ゲートスタートパルス信号ＧＳＰ２のパルスが与えられると、ゲートクロック信号ＧＣＫ（第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２）に基づいて、各段から出力される他段制御信号Ｚに含まれるシフトパルスが１段目ＳＲ（１）からｉ段目ＳＲ（ｉ）へと順次に転送される。そして、このシフトパルスの転送に応じて、各段ＳＲ（１）〜ＳＲ（ｉ）から出力される走査信号ＧＯＵＴが順次にハイレベルとなる。このとき、後述するように、走査信号ＧＯＵＴの電位は段階的に上昇する。これにより、図６に示すような波形の走査信号が表示部６００内のゲートバスラインに与えられる。
【００７８】
＜１．３  段構成回路の構成＞
図１は、本実施形態における段構成回路の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。図１に示すように、この段構成回路は、９個の薄膜トランジスタＭ１〜Ｍ９と、２個のキャパシタＣ１，Ｃ２とを備えている。また、この段構成回路は、ハイレベルの直流電源電位ＶＤＤ用の入力端子およびローレベルの直流電源電位ＶＳＳ用の入力端子のほか、４個の入力端子４１，４３，４４，４９と２個の出力端子５１，５２とを有している。ここで、第１クロックＣＫＡを受け取る入力端子には符号４１を付し、第１のセット信号Ｓ１を受け取る入力端子には符号４３を付し、第２のセット信号Ｓ２を受け取る入力端子には符号４４を付し、リセット信号Ｒを受け取る入力端子には符号４９を付している。また、走査信号ＧＯＵＴを出力する出力端子には符号５１を付し、他段制御信号Ｚを出力する出力端子には符号５２を付している。
【００７９】
次に、この段構成回路内における構成要素間の接続関係について説明する。薄膜トランジスタＭ１のソース端子，薄膜トランジスタＭ４のドレイン端子，薄膜トランジスタＭ７のゲート端子，およびキャパシタＣ１の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第１ノード」という。薄膜トランジスタＭ２のソース端子，薄膜トランジスタＭ３のドレイン端子，薄膜トランジスタＭ５のドレイン端子，薄膜トランジスタＭ６のゲート端子，薄膜トランジスタＭ９のゲート端子，キャパシタＣ１の他端，およびキャパシタＣ２の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第２ノード」という。薄膜トランジスタＭ９とキャパシタＣ２の他端とは互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第３ノード」という。第１ノードには符号Ｎ１を付し、第２ノードには符号Ｎ２を付し、第３ノードには符号Ｎ３を付している。
【００８０】
薄膜トランジスタＭ１については、ゲート端子は入力端子４３に接続され、ドレイン端子は直流電源電位ＶＤＤ用の入力端子に接続され、ソース端子は第１ノードＮ１に接続されている。薄膜トランジスタＭ２については、ゲート端子は入力端子４４に接続され、ドレイン端子は直流電源電位ＶＤＤ用の入力端子に接続され、ソース端子は第２ノードＮ２に接続されている。薄膜トランジスタＭ３については、ゲート端子は入力端子４３に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ４については、ゲート端子は入力端子４９に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ５については、ゲート端子は入力端子４９に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ６については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は入力端子４１に接続され、ソース端子は出力端子５２に接続されている。薄膜トランジスタＭ７については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は直流電源電位ＶＤＤ用の入力端子に接続され、ソース端子は出力端子５１に接続されている。薄膜トランジスタＭ８については、ゲート端子は入力端子４９に接続され、ドレイン端子は出力端子５１に接続され、ソース端子は直流電源電位ＶＤＤ用の入力端子に接続されている。薄膜トランジスタＭ９については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は入力端子４１に接続され、ソース端子は第３ノードＮ３に接続されている。キャパシタＣ１については、一端は第１ノードＮ１に接続され、他端は第２ノードＮ２に接続されている。キャパシタＣ２については、一端は第２ノードＮ２に接続され、他端は第３ノードＮ３に接続されている。
【００８１】
次に、各構成要素のこの段構成回路における機能について説明する。薄膜トランジスタＭ１は、第１のセット信号Ｓ１がハイレベルになっているときに、第１ノードＮ１の電位をＶＤＤ電位に向けて変化させる。薄膜トランジスタＭ２は、第２のセット信号Ｓ２がハイレベルになっているときに、第２ノードＮ２の電位をＶＤＤ電位に向けて変化させる。薄膜トランジスタＭ３は、第１のセット信号Ｓ１がハイレベルになっているときに、第２ノードＮ２の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ４は、リセット信号Ｒがハイレベルになっているときに、第１ノードＮ１の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ５は、リセット信号Ｒがハイレベルになっているときに、第２ノードＮ２の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ６は、第２ノードＮ２の電位がハイレベルになっているときに、第１クロックＣＫＡの電位を出力端子５２に与える。薄膜トランジスタＭ７は、第１ノードＮ１の電位がハイレベルになっているときに、ＶＤＤ電位を出力端子５１に与える。薄膜トランジスタＭ８は、リセット信号Ｒがハイレベルになっているときに、出力端子５１（走査信号ＧＯＵＴ）の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ９は、第２ノードＮ２の電位がハイレベルになっているときに、第１クロックＣＫＡの電位を第３ノードＮ３に与える。キャパシタＣ１は、第２ノードＮ２の電位の上昇に伴って第１ノードＮ１の電位を上昇させるよう機能する。キャパシタＣ２は、第３ノードＮ３の電位の上昇に伴って第２ノードＮ２の電位を上昇させるよう機能する。すなわち、キャパシタＣ１，Ｃ２はブートストラップ容量として機能する。
【００８２】
なお、本実施形態においては、薄膜トランジスタＭ４によって第１ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ５によって第２ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ６によって第２の出力制御用スイッチング素子が実現され、薄膜トランジスタＭ７によって第１の出力制御用スイッチング素子が実現され、薄膜トランジスタＭ８によって第１の第１出力ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ９によって第３ノード制御用スイッチング素子が実現されている。また、走査信号ＧＯＵＴを出力する出力端子５１によって第１出力ノードが実現され、他段制御信号Ｚを出力する出力端子５２によって第２出力ノードが実現されている。さらに、第１のセット信号Ｓ１によって第１ノードセット信号が実現され、第２のセット信号Ｓ２によって第２ノードセット信号が実現されている。さらにまた、第２ノードＮ２のみによってノード領域が実現され、キャパシタＣ１によって第１の電位差保持部が実現され、キャパシタＣ２によって第２の電位差保持部が実現されている。
【００８３】
＜１．４  段構成回路の動作＞
次に、図１および図７を参照しつつ、本実施形態における段構成回路の動作について説明する。ここでは、ｎ段目の段構成回路に着目する。なお、上述したように、画素容量への本来的な書き込みが行われる期間のことを「本充電期間」といい、走査信号ＧＯＵＴの立ち上げ開始時点から走査信号ＧＯＵＴの立ち下げ開始時点までの期間のことを「書込動作期間」という。また、走査信号ＧＯＵＴを立ち下げるための動作が行われる期間のことを「リセット期間」といい、「書込動作期間およびリセット期間」以外の期間のことを「通常動作期間」という。図７においては、時点ｔ０から時点ｔ３までの期間が書込動作期間に相当し、時点ｔ２から時点ｔ３までの期間が本充電期間に相当し、時点ｔ３から時点ｔ４までの期間がリセット期間に相当し、時点ｔ０以前の期間および時点ｔ４以降の期間が通常動作期間に相当する。
【００８４】
時点ｔ０以前の期間には、第１ノードＮ１の電位，第２ノードＮ２の電位，第３ノードＮ３の電位，走査信号ＧＯＵＴの電位（出力端子５１の電位），および他段制御信号Ｚの電位（出力端子５２の電位）はローレベルで維持されている。
【００８５】
時点ｔ０になると、第１のセット信号Ｓ１がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ１，Ｍ３はオン状態となる。薄膜トランジスタＭ１がオン状態となることによって第１ノードＮ１の電位は上昇し、薄膜トランジスタＭ３がオン状態となることによって第２ノードＮ２の電位はＶＳＳ電位へと引き込まれる。その結果、キャパシタＣ１が充電される。また、第１ノードＮ１の電位が上昇することによって薄膜トランジスタＭ７はオン状態となり、走査信号ＧＯＵＴの電位が上昇する。
【００８６】
時点ｔ１になると、第２のセット信号Ｓ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ２はオン状態となる。また、時点ｔ１には、第１のセット信号Ｓ１がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＭ１，Ｍ３はオフ状態となる。薄膜トランジスタＭ２がオン状態かつ薄膜トランジスタＭ３がオフ状態となることによって、第２ノードＮ２の電位が上昇する。このとき、薄膜トランジスタＭ１はオフ状態となって第１ノードＮ１はフローティング状態となっているので、第２ノードＮ２の電位の上昇に伴ってキャパシタＣ１を介して第１ノードＮ１の電位が上昇する（第１ノードＮ１がブートストラップされる）。その結果、走査信号ＧＯＵＴの電位は更に上昇する。なお、時点ｔ１から時点ｔ２までの期間には、第２ノードＮ２の電位がハイレベルとなって薄膜トランジスタＭ６，Ｍ９がオン状態となるが、第１クロックＣＫＡがローレベルとなっているので、第３ノードＮ３の電位および他段制御信号Ｚの電位はローレベルで維持される。
【００８７】
時点ｔ２になると、第２のセット信号Ｓ２がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＭ２はオフ状態となって、第２ノードＮ２はフローティング状態となる。また、時点ｔ２には、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＭ９はオン状態となっているので、第３ノードＮ３の電位は上昇する。第１ノードＮ１および第２ノードＮ２はフローティング状態となっているので、第３ノードＮ３の電位の上昇に伴ってキャパシタＣ２を介して第２ノードＮ２の電位が上昇し、第２ノードＮ２の電位の上昇に伴ってキャパシタＣ１を介して第１ノードＮ１の電位が上昇する（第１ノードＮ１がブートストラップされる）。これにより、第１ノードＮ１の電位はＶＤＤ電位よりも高くなり、走査信号ＧＯＵＴの電位がＶＤＤ電位にまで高められる。また、薄膜トランジスタＭ６がオン状態かつ第１クロックＣＫＡがハイレベルとなっていることから、第１クロックＣＫＡの電位が出力端子５２に与えられる。これにより、他段制御信号Ｚの電位がハイレベルとなる。
【００８８】
時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、入力端子４１の電位の低下とともに他段制御信号Ｚの電位は低下する。また、時点ｔ３には、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ４，Ｍ５，およびＭ８がオン状態となる。薄膜トランジスタＭ４がオン状態となることによって第１ノードＮ１の電位はローレベルとなり、薄膜トランジスタＭ５がオン状態となることによって第２ノードＮ２の電位はローレベルとなり、薄膜トランジスタＭ８がオン状態となることによって走査信号ＧＯＵＴの電位がローレベルとなる。このとき、キャパシタＣ２を介して第３ノードＮ３の電位も低下する。
【００８９】
時点ｔ４以降の期間には、時点ｔ０以前の期間と同様、第１ノードＮ１の電位，第２ノードＮ２の電位，第３ノードＮ３の電位，走査信号ＧＯＵＴの電位，および他段制御信号Ｚの電位はローレベルで維持される。
【００９０】
＜１．５  効果＞
本実施形態によれば、シフトレジスタ４１０内の各段構成回路からは、当該各段構成回路に接続されたゲートバスラインを駆動する走査信号ＧＯＵＴと、当該各段構成回路とは異なる段の段構成回路を制御するための他段制御信号Ｚとが出力される。ここで、走査信号ＧＯＵＴの電位を制御するための薄膜トランジスタＭ７のドレイン端子には、ハイレベルの直流電源電位ＶＤＤが与えられる。一方、他段制御信号Ｚの電位を制御するための薄膜トランジスタＭ６のドレイン端子には、クロック信号が与えられる。このような構成において、薄膜トランジスタＭ７のゲート端子に接続された第１ノードＮ１の電位は、第１のセット信号Ｓ１（前々段の段構成回路から出力される他段制御信号）に基づいて上昇した後、ブートストラップによって２回上昇する。このため、比較的小さい振幅のクロック信号でシフトレジスタ４１０を動作させても、各ゲートバスラインＧＬ１〜ＧＬｉに印加されるべき走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｉ）の電位を充分に高めることが可能となる。以上のように、本実施形態によれば、本充電期間にゲートバスラインに印加される電圧を従来よりも低下させることなく、シフトレジスタ４１０における消費電力を従来よりも低減させることが可能となる。
【００９１】
一般に、モノリシックゲートドライバにおける消費電力Ｗは、回路内の寄生容量の容量値Ｃと電圧（振幅）Ｖの２乗と周波数ｆとの積に比例する。ここで、クロック信号については周波数ｆが大きく、また、消費電力Ｗが電圧Ｖの２乗に比例していることから、クロック信号の振幅を小さくすることによって消費電力Ｗは大きく低減される。また、一般に、走査信号ＧＯＵＴの振幅については、映像信号電圧の大きさにかかわらず画素容量に所望の充電が施されるよう、薄膜トランジスタのスイッチング動作に必要な電圧振幅よりも大きくされている。このため、従来の構成においては、クロック信号の振幅は薄膜トランジスタのスイッチング動作に必要な電圧振幅よりも大きくされている。この点、本実施形態によれば、クロック信号の振幅を小さくすることができるので、従来と比較して消費電力が大きく低減される。
【００９２】
図８は、本実施形態において、クロック信号の振幅ＶＣＫを走査信号ＧＯＵＴの振幅ＶＧの０．７倍にしたときのシミュレーション結果を示す図である。図８から把握されるように、第１ノードＮ１の電位は段階的に高められ、それに伴って、走査信号ＧＯＵＴの電位も段階的に高められている。そして、時点ｔ２から時点ｔ３までの期間には、走査信号ＧＯＵＴの電位は充分に上昇している。ここで、クロック信号の振幅ＶＣＫが走査信号ＧＯＵＴの振幅ＶＧの０．７倍となっていること、および、消費電力Ｗが電圧Ｖの２乗に比例していることから、従来と比較して消費電力はほぼ２分の１となる。
【００９３】
また、一般に、走査信号ＧＯＵＴの電位を制御するための薄膜トランジスタには、サイズの大きい薄膜トランジスタが採用される。このため、従来の構成においては、クロック配線の寄生容量が大きくなっていた。この点、本実施形態によれば、走査信号ＧＯＵＴの電位を制御するための薄膜トランジスタＭ７のドレイン端子にはクロック信号に代えてハイレベルの直流電源電位ＶＤＤが与えられる。このため、従来と比較して、クロック配線の寄生容量が小さくなり、消費電力が低減される。さらに、クロック配線の負荷がクロック信号に及ぼす影響が小さくなるので、クロック信号の波形なまりの発生が抑制され、回路動作の安定性が高められる。その結果、表示品位が向上する。
【００９４】
さらに、本実施形態によれば、画素容量への本来的な書き込みが行われる期間である本充電期間（図７の時点ｔ２から時点ｔ３までの期間）の開始前に、走査信号ＧＯＵＴは段階的に立ち上げられる。そして、本充電期間の開始時点の直前には、走査信号ＧＯＵＴは比較的高い電位に到達している。このため、本充電期間には、走査信号ＧＯＵＴは速やかに充分に高い電位に到達し、画素容量への充電が充分に施される。これにより、表示品位が向上する。
【００９５】
さらにまた、走査信号ＧＯＵＴの電位を段階的に高めることによって、走査信号ＧＯＵＴの電位を制御するための薄膜トランジスタＭ７のゲート−ソース間の電圧の最大値が小さくなり、薄膜トランジスタＭ７の破壊が抑制される。
【００９６】
＜１．６  変形例＞
次に、上記第１の実施形態の変形例について説明する。なお、各変形例に関し、液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、上記第１の実施形態と同様であるので説明を省略する。
【００９７】
＜１．６．１  第１の変形例＞
図９は、上記第１の実施形態の第１の変形例における段構成回路の構成を示す回路図である。本変形例においては、段構成回路には、上記第１の実施形態における構成要素中の薄膜トランジスタＭ９が設けられていない。その代わりに、キャパシタＣ２の他端と薄膜トランジスタＭ６のソース端子とが接続された構成となっている。これにより、出力端子５２が上記第１の実施形態における第３ノードＮ３としても機能している。
【００９８】
次に、図９および図１０を参照しつつ、本変形例における段構成回路の動作について説明する。なお、時点ｔ２以前の期間および時点ｔ３以降の期間については、上記第１の実施形態と同様であるので説明を省略する。時点ｔ２になると、第２のセット信号Ｓ２がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＭ２はオフ状態となって、第２ノードＮ２はフローティング状態となる。また、時点ｔ２には、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＭ６はオン状態となっているので、出力端子５２の電位が上昇し、他段制御信号Ｚの電位がハイレベルとなる。第１ノードＮ１および第２ノードＮ２はフローティング状態となっているので、出力端子５２の電位の上昇に伴ってキャパシタＣ２を介して第２ノードＮ２の電位が上昇し、第２ノードＮ２の電位の上昇に伴ってキャパシタＣ１を介して第１ノードＮ１の電位が上昇する（第１ノードＮ１がブートストラップされる）。これにより、第１ノードＮ１の電位はＶＤＤ電位よりも高くなり、走査信号ＧＯＵＴの電位がＶＤＤ電位にまで高められる。
【００９９】
本変形例によれば、上記第１の実施形態における薄膜トランジスタＭ９（図１参照）を備えることなく、上記第１の実施形態と同様にゲートバスラインＧＬ１〜ＧＬｉを駆動することができる。これにより、ゲートドライバ４００を構成するシフトレジスタ４１０に必要なトランジスタの数が少なくなり、実装面積が削減される。その結果、表示装置の小型化あるいは表示領域の拡大が可能となる。
【０１００】
＜１．６．２  第２の変形例＞
図１１は、上記第１の実施形態の第２の変形例における段構成回路の構成を示す回路図である。本変形例においては、図１に示した第１の実施形態における構成要素に加えて、薄膜トランジスタＭ１２が設けられている。この薄膜トランジスタＭ１２によって、第２ノードセット信号ターンオフ用スイッチング素子が実現されている。薄膜トランジスタＭ１２については、ゲート端子は第３ノードＮ３に接続され、ドレイン端子は入力端子４４に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１２は、第３ノードＮ３の電位がハイレベルになっているときに、入力端子４４の電位をＶＳＳ電位に向けて変化させる。なお、本変形例においては、図１２に示すように、通常動作期間中、第３ノードＮ３の電位がハイレベルで維持される必要がある。
【０１０１】
本変形例によれば、通常動作期間中、薄膜トランジスタＭ１２がオン状態となって入力端子４４の電位がＶＳＳ電位へと引き込まれる。このため、各段構成回路において、前段から与えられる他段制御信号Ｚ（ｎ−１）のノイズの影響が抑制され、回路動作の安定性が向上する。
【０１０２】
＜１．６．３  第３の変形例＞
図１３は、上記第１の実施形態の第３の変形例における段構成回路の構成を示す回路図である。本変形例においては、図１１に示した第２の変形例における構成要素に加えて、更に薄膜トランジスタＭ１３が設けられている。この薄膜トランジスタＭ１３によって、第２の第３ノードターンオン用スイッチング素子が実現されている。薄膜トランジスタＭ１３については、ゲート端子は入力端子４９に接続され、ドレイン端子は直流電源電位ＶＤＤ用の入力端子に接続され、ソース端子は第３ノードＮ３に接続されている。薄膜トランジスタＭ１３は、リセット信号Ｒがハイレベルになっているときに、第３ノードＮ３の電位をＶＤＤ電位に向けて変化させる。
【０１０３】
上記第２の変形例においては、時点ｔ３には、第１ノードＮ１の電位が低下するので、キャパシタＣ１，Ｃ２を介して第３ノードＮ３の電位も低下する（図１２参照）。このため、第３ノードＮ３の電位が時点ｔ３にローレベルにまで低下することが懸念される。しかしながら、本変形例によれば、時点ｔ３になると、リセット信号Ｒがハイレベルとなることにより薄膜トランジスタＭ１３がオン状態となって、第３ノードＮ３の電位がＶＤＤ電位に向けて変化する。このため、時点ｔ３に第３ノードＮ３の電位がローレベルにまで低下することはない。従って、通常動作期間中、第３ノードＮ３の電位が確実にハイレベルで維持される。これにより、各段構成回路において、前段から与えられる他段制御信号Ｚ（ｎ−１）のノイズの影響が確実に抑制され、回路動作の安定性が向上する。
【０１０４】
ところで、図１４に示すように、薄膜トランジスタＭ１３のゲート−ドレイン間が接続された構成であっても良い。上述したように通常動作期間中には第３ノードＮ３の電位がハイレベルで維持されるため、薄膜トランジスタＭ１３のゲート端子の電位がローレベルになっている時、薄膜トランジスタＭ１３のゲート−ソース間には負の電圧が印加される。このため、薄膜トランジスタＭ１３の劣化が懸念される。この点、薄膜トランジスタＭ１３のゲート−ドレイン間が接続された構成であれば、ゲート端子の電位がローレベルになっている時、ドレイン端子の電位もローレベルとなる。これにより、薄膜トランジスタＭ１３のゲート−ドレイン間の電圧は０で維持される。その結果、薄膜トランジスタＭ１３が受けるゲート−ソース間は０となり、薄膜トランジスタＭ１３の劣化が抑制される。なお、薄膜トランジスタの劣化が抑制されるという効果は得られないが、薄膜トランジスタＭ１，Ｍ２についても、ゲート−ドレイン間が接続された構成にしても良い。
【０１０５】
＜１．６．４  第４の変形例＞
図１５は、上記第１の実施形態の第４の変形例における段構成回路の構成を示す回路図である。本変形例においては、薄膜トランジスタＭ４のソース端子が第２ノードＮ２に接続されている。
【０１０６】
本変形例によれば、薄膜トランジスタＭ４のドレイン−ソース間には、第１ノードＮ１の電位と第２ノードＮ２の電位との差に相当する電圧が印加される。図７に示すように時点ｔ１から時点ｔ３までの期間には第２ノードＮ２の電位はＶＳＳ電位よりも高くなっているので、薄膜トランジスタＭ４のソース端子に直流電源電位ＶＳＳが与えられる構成である上記第１の実施形態と比較して、薄膜トランジスタＭ４のドレイン−ソース間の電圧が低減される。これにより、書込動作期間において、第１ノードＮ１からの薄膜トランジスタＭ４を介した電荷の流出が抑制される。その結果、第１ノードＮ１の電位が書込動作期間中に低下することが抑制され、回路動作の安定性が高められる。
【０１０７】
＜１．６．５  第５の変形例＞
図１６は、上記第１の実施形態の第５の変形例における段構成回路の構成を示す回路図である。本変形例においては、薄膜トランジスタＭ５のソース端子が出力端子５２に接続されている。また、図１に示した第１の実施形態における構成要素に加えて、薄膜トランジスタＭ１７が設けられている。この薄膜トランジスタＭ１７によって、出力ノードターンオフ用スイッチング素子が実現されている。薄膜トランジスタＭ１７については、ゲート端子は入力端子４９に接続され、ドレイン端子は出力端子５２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１７は、リセット信号Ｒがハイレベルになっているときに、出力端子５２の電位（他段制御信号Ｚの電位）をＶＳＳ電位に向けて変化させる。なお、薄膜トランジスタＭ５のソース端子が出力端子５１に接続された構成であっても良い。
【０１０８】
本変形例によれば、薄膜トランジスタＭ５のドレイン−ソース間には、第２ノードＮ２の電位と他段制御信号Ｚの電位との差に相当する電圧が印加される。図７に示すように時点ｔ２から時点ｔ３までの期間には他段制御信号Ｚの電位はＶＳＳ電位よりも高くなっているので、薄膜トランジスタＭ５のソース端子に直流電源電位ＶＳＳが与えられる構成である上記第１の実施形態と比較して、薄膜トランジスタＭ５のドレイン−ソース間の電圧が小さくなる。これにより、書込動作期間において、第２ノードＮ２からの薄膜トランジスタＭ５を介した電荷の流出が抑制される。その結果、第２ノードＮ２の電位が書込動作期間中に低下することが抑制され、回路動作の安定性が高められる。なお、薄膜トランジスタＭ１７については必ずしも備える必要はないが、薄膜トランジスタＭ１７を備えておくことにより書込動作期間終了後に他段制御信号Ｚを確実にローレベルにする効果が得られる。
【０１０９】
＜１．６．６  第６の変形例＞
図１７は、上記第１の実施形態の第６の変形例における段構成回路の構成を示す回路図である。本変形例においては、薄膜トランジスタＭ５のソース端子が第１ノードＮ１に接続されている。
【０１１０】
上記第１の実施形態においては、時点ｔ３になると、リセット信号Ｒがハイレベルとなり薄膜トランジスタＭ５がオン状態となることによって、直接的に第２ノードＮ２の電位が低下していた。これに対して、本変形例によれば、時点ｔ３になった後、第１ノードＮ１の電位が低下することによって第２ノードＮ２の電位は低下する。このため、上記第１の実施形態と比較して、時点ｔ３になった後、第２ノードＮ２の電位がローレベルとなるまでの時間が長くなる。これにより、リセット期間に他段制御信号Ｚの電位が薄膜トランジスタＭ６を介して速やかにローレベルにまで低下する。
【０１１１】
＜１．６．７  その他の変形例＞
上記第１の実施形態においては、第３ノードＮ３の電位は時点ｔ３のタイミングで低下しているが、本発明はこれに限定されない。時点ｔ２のタイミングで第３ノードＮ３の電位が上昇するのであれば、第３ノードＮ３の電位が低下するタイミングは特に限定されない。
【０１１２】
また、上記第１の実施形態においては薄膜トランジスタＭ９のドレイン端子は入力端子４１に接続されているが、薄膜トランジスタＭ９のドレイン端子が出力端子５２に接続された構成であっても良い。すなわち、薄膜トランジスタＭ９のドレイン端子には、第１クロックＣＫＡまたは他段制御信号Ｚのいずれかが与えられれば良い。さらに、上記第１の実施形態においては薄膜トランジスタＭ９のゲート端子は第２ノードＮ２に接続されているが、薄膜トランジスタＭ９のゲート端子が第１ノードＮ１に接続された構成であっても良い。
【０１１３】
＜２．第２の実施形態＞
＜２．１  段構成回路の構成＞
図１８は、本発明の第２の実施形態における段構成回路の構成を示す回路図である。なお、液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、上記第１の実施形態と同様であるので説明を省略する。本実施形態においては、段構成回路には、図１に示した第１の実施形態における薄膜トランジスタＭ９に代えて、薄膜トランジスタＭ１０，Ｍ１１が設けられている。薄膜トランジスタＭ１０によって第１の第３ノードターンオン用スイッチング素子が実現され、薄膜トランジスタＭ１１によって第３ノードターンオフ用スイッチング素子が実現されている。薄膜トランジスタＭ１０については、ゲート端子は出力端子５２に接続され、ドレイン端子は直流電源電位ＶＤＤ用の入力端子に接続され、ソース端子は第３ノードＮ３に接続されている。薄膜トランジスタＭ１１については、ゲート端子は入力端子４４に接続され、ドレイン端子は第３ノードＮ３に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１０は、他段制御信号Ｚがハイレベルになっているときに、第３ノードＮ３の電位をＶＤＤ電位に向けて変化させる。薄膜トランジスタＭ１１は、第２のセット信号Ｓ２がハイレベルになっているときに、第３ノードＮ３の電位をＶＳＳ電位に向けて変化させる。
【０１１４】
＜２．２  効果＞
本実施形態によれば、第３ノードＮ３の電位を高めるための薄膜トランジスタＭ１０は、他段制御信号Ｚに基づいてオン状態となる。このため、図１２に示すように、時点ｔ２になると第３ノードＮ３の電位はローレベルからハイレベルに変化する。ここで、他段制御信号Ｚは１垂直走査期間中の１水平走査期間だけハイレベルとなる。従って、薄膜トランジスタＭ１０のゲート−ソース間に高電圧が印加される期間は短く、第３ノードＮ３の電位を高めるための薄膜トランジスタの劣化が抑制される。このため、第３ノードＮ３の電位の昇圧波形の劣化が抑制され、シフトレジスタ４１０の長期間における安定動作が可能となる。
【０１１５】
＜２．３  変形例＞
＜２．３．１  第１の変形例＞
図１９は、上記第２の実施形態の第１の変形例における段構成回路の構成を示す回路図である。本変形例においては、薄膜トランジスタＭ１０のゲート端子が入力端子４１に接続されている。従って、本変形例においては、薄膜トランジスタＭ１０は、第１クロックＣＫＡがハイレベルになっているときに、第３ノードＮ３の電位をＶＤＤ電位に向けて変化させる。
【０１１６】
本変形例によれば、薄膜トランジスタＭ１０は第１クロックＣＫＡがハイレベルとなる毎にオン状態となる。このため、第３ノードＮ３の電位は比較的短い周期でＶＤＤ電位に向けて高められる。これにより、通常動作期間中、第３ノードＮ３に接続されている薄膜トランジスタ（例えば薄膜トランジスタＭ１１）で電流のリークが生じても、第３ノードＮ３の電位は確実にハイレベルで維持される。これにより、回路動作の安定性が高められる。
【０１１７】
なお、図２０に示すように、ゲート端子が出力端子５２に接続され、ドレイン端子が直流電源電位ＶＤＤ用の入力端子に接続され、ソース端子が第３ノードＮ３に接続された薄膜トランジスタＭ１０ａと、ゲート端子が入力端子４１に接続され、ドレイン端子が直流電源電位ＶＤＤ用の入力端子に接続され、ソース端子が第３ノードＮ３に接続された薄膜トランジスタＭ１０ｂとを段構成回路が備える構成としても良い。これにより、第３ノードＮ３の電位の昇圧波形の劣化が抑制されるとともに、第３ノードＮ３の電位は通常動作期間中に確実にハイレベルで維持される。
【０１１８】
ところで、上記第２の実施形態における薄膜トランジスタＭ１０，Ｍ１１の近傍の構成については、図２１に示すように一般化して表すことができる。すなわち、薄膜トランジスタＭ１０のゲート端子には、第１クロックＣＫＡが与えられても良いし、他段制御信号Ｚが与えられても良い。また、薄膜トランジスタＭ１０のドレイン端子には、ＶＤＤ電位が与えられても良いし、第１クロックＣＫＡが与えられても良いし、他段制御信号Ｚが与えられても良い。さらに、薄膜トランジスタＭ１１のゲート端子には、第２クロックＣＫＢが与えられても良いし、前段の他段制御信号Ｚ（ｎ−１）が与えられても良い。さらにまた、薄膜トランジスタＭ１１のソース端子には、ＶＳＳ電位が与えられても良いし、第１クロックＣＫＡが与えられても良い。
【０１１９】
なお、図２２に示すように、薄膜トランジスタＭ１０のゲート−ドレイン間が接続された構成であっても良い。これにより、上述の図１４に示した構成と同様、薄膜トランジスタＭ１０の劣化が抑制される。
【０１２０】
＜２．３．２  第２の変形例＞
図２３は、上記第２の実施形態の第２の変形例における段構成回路の構成を示す回路図である。本変形例においては、図１８に示した第２の実施形態における構成要素に加えて、薄膜トランジスタＭ１２が設けられている。この薄膜トランジスタＭ１２によって、第２ノードセット信号ターンオフ用スイッチング素子が実現されている。薄膜トランジスタＭ１２については、ゲート端子は第３ノードＮ３に接続され、ドレイン端子は入力端子４４に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１２は、第３ノードＮ３の電位がハイレベルになっているときに、入力端子４４の電位をＶＳＳ電位に向けて変化させる。また、上記第１の変形例と同様、薄膜トランジスタＭ１０のゲート端子が入力端子４１に接続されている。
【０１２１】
本変形例によれば、通常動作期間中、薄膜トランジスタＭ１２がオン状態となって入力端子４４の電位がＶＳＳ電位へと引き込まれる。このため、各段構成回路において、前段から与えられる他段制御信号Ｚ（ｎ−１）のノイズの影響が抑制され、回路動作の安定性が向上する。
【０１２２】
図２４は、本変形例において、クロック信号の振幅ＶＣＫを走査信号ＧＯＵＴの振幅ＶＧの０．７倍にしたときのシミュレーション結果を示す図である。図２４から把握されるように、走査信号ＧＯＵＴの電位は段階的に高められ、時点ｔ２から時点ｔ３までの期間には、走査信号ＧＯＵＴの電位は充分に上昇している。また、第３ノードＮ３の電位については、時点ｔ３に一旦低下しているが、すぐにハイレベルにまで上昇している。以上より、本充電期間にゲートバスラインに印加される電圧を従来よりも低下させることなく、シフトレジスタ４１０における消費電力が従来よりも低減される。
【０１２３】
＜２．３．３  第３の変形例＞
図２５は、上記第２の実施形態の第３の変形例における段構成回路の構成を示す回路図である。本変形例においては、図２３に示した第２の変形例における構成要素に加えて、更に薄膜トランジスタＭ１３が設けられている。この薄膜トランジスタＭ１３によって、第２の第３ノードターンオン用スイッチング素子が実現されている。薄膜トランジスタＭ１３については、ゲート端子は入力端子４９に接続され、ドレイン端子は直流電源電位ＶＤＤ用の入力端子に接続され、ソース端子は第３ノードＮ３に接続されている。薄膜トランジスタＭ１３は、リセット信号Ｒがハイレベルになっているときに、第３ノードＮ３の電位をＶＤＤ電位に向けて変化させる。
【０１２４】
本変形例によれば、通常動作期間中、第３ノードＮ３の電位が確実にハイレベルで維持される。これにより、各段構成回路において、前段から与えられる他段制御信号Ｚ（ｎ−１）のノイズの影響が確実に抑制され、回路動作の安定性が向上する。
【０１２５】
＜２．３．４  その他の変形例＞
段構成回路については、図１８に示した第２の実施形態における構成要素に加えて、図１に示した第１の実施形態における構成要素中の薄膜トランジスタＭ９を備えた構成にしても良い。これにより、時点ｔ２（図１２参照）において、第３ノードＮ３の電位がより速やかに上昇する。
【０１２６】
＜３．第３の実施形態＞
＜３．１  段構成回路の構成＞
図２６は、本発明の第３の実施形態における段構成回路の構成を示す回路図である。なお、液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、上記第１の実施形態と同様であるので説明を省略する。
【０１２７】
図２６に示すように、この段構成回路は、１５個の薄膜トランジスタＭ１〜Ｍ８，Ｍ９〜Ｍ１６と、２個のキャパシタＣ１，Ｃ２とを備えている。また、この段構成回路は、ハイレベルの直流電源電位ＶＤＤ用の入力端子およびローレベルの直流電源電位ＶＳＳ用の入力端子のほか、５個の入力端子４１〜４４，４９と２個の出力端子５１，５２とを有している。ここで、第２クロックＣＫＢを受け取る入力端子には符号４２を付している。以下、主に上記第１の実施形態と異なる点について説明する。
【０１２８】
次に、この段構成回路内における構成要素間の接続関係について説明する。薄膜トランジスタＭ１０のソース端子，薄膜トランジスタＭ１１のドレイン端子，薄膜トランジスタＭ１２のゲート端子，薄膜トランジスタＭ１３のソース端子，薄膜トランジスタＭ１４のドレイン端子，およびキャパシタＣ２の他端は、第３ノードＮ３を介して互いに接続されている。薄膜トランジスタＭ１４のソース端子，薄膜トランジスタＭ１５のドレイン端子，および薄膜トランジスタＭ１６のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第４ノード」という。第４ノードには符号Ｎ４を付している。
【０１２９】
薄膜トランジスタＭ１０については、ゲート端子は入力端子４１に接続され、ドレイン端子は直流電源電位ＶＤＤ用の入力端子に接続され、ソース端子は第３ノードＮ３に接続されている。薄膜トランジスタＭ１１については、ゲート端子は入力端子４４に接続され、ドレイン端子は第３ノードＮ３に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１２については、ゲート端子は第３ノードＮ３に接続され、ドレイン端子は入力端子４４に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１３については、ゲート端子は入力端子４９に接続され、ドレイン端子は直流電源電位ＶＤＤ用の入力端子に接続され、ソース端子は第３ノードＮ３に接続されている。薄膜トランジスタＭ１４については、ゲート端子は入力端子４２に接続され、ドレイン端子は第３ノードＮ３に接続され、ソース端子は第４ノードＮ４に接続されている。薄膜トランジスタＭ１５については、ゲート端子は入力端子４３に接続され、ドレイン端子は第４ノードＮ４に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１６については、ゲート端子は第４ノードＮ４に接続され、ドレイン端子は出力端子５１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。なお、薄膜トランジスタＭ１５のゲート端子は第１ノードＮ１に接続されていても良い。
【０１３０】
次に、各構成要素のこの段構成回路における機能について説明する。薄膜トランジスタＭ１０は、第１クロックＣＫＡがハイレベルになっているときに、第３ノードＮ３の電位をＶＤＤ電位に向けて変化させる。薄膜トランジスタＭ１１は、第２のセット信号Ｓ２がハイレベルになっているときに、第３ノードＮ３の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ１２は、第３ノードＮ３の電位がハイレベルになっているときに、入力端子４４の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ１３は、リセット信号Ｒがハイレベルになっているときに、第３ノードＮ３の電位をＶＤＤ電位に向けて変化させる。薄膜トランジスタＭ１４は、第２クロックＣＫＢがハイレベルになっているときに、第３ノードＮ３−第４ノードＮ４間で電荷を移動させる。薄膜トランジスタＭ１５は、第１のセット信号Ｓ１がハイレベルになっているときに、第４ノードＮ４の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ１６は、第４ノードＮ４の電位がハイレベルになっているときに、出力端子５１の電位をＶＳＳ電位に向けて変化させる。
【０１３１】
なお、本実施形態においては、薄膜トランジスタＭ１０によって第１の第３ノードターンオン用スイッチング素子が実現され、薄膜トランジスタＭ１１によって第３ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ１２によって第２ノードセット信号ターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ１３によって第２の第３ノードターンオン用スイッチング素子が実現され、薄膜トランジスタＭ１４によって第４ノード制御用スイッチング素子が実現され、薄膜トランジスタＭ１５によって第４ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ１６によって第２の第１出力ノードターンオフ用スイッチング素子が実現されている。
【０１３２】
＜３．２  段構成回路の動作＞
次に、図２６および図２７を参照しつつ、本実施形態における段構成回路の動作について説明する。ここでは、ｎ段目の段構成回路に着目する。時点ｔ０以前の期間には、第１ノードＮ１の電位，第２ノードＮ２の電位，走査信号ＧＯＵＴの電位（出力端子５１の電位），および他段制御信号Ｚの電位（出力端子５２の電位）はローレベルで維持され、第３ノードＮ３の電位および第４ノードＮ４の電位はハイレベルで維持されている。
【０１３３】
時点ｔ０になると、第１のセット信号Ｓ１がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ１，Ｍ３，およびＭ１５はオン状態となる。薄膜トランジスタＭ１がオン状態となることによって第１ノードＮ１の電位は上昇し、薄膜トランジスタＭ３がオン状態となることによって第２ノードＮ２の電位はＶＳＳ電位へと引き込まれる。その結果、キャパシタＣ１が充電される。また、薄膜トランジスタＭ１５がオン状態となることによって第４ノードＮ４の電位はＶＳＳ電位へと引き込まれる。さらに、第１ノードＮ１の電位が上昇することによって薄膜トランジスタＭ７はオン状態となり、走査信号ＧＯＵＴの電位が上昇する。
【０１３４】
時点ｔ１になると、第２のセット信号Ｓ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ２，Ｍ１１はオン状態となる。薄膜トランジスタＭ１１がオン状態となることによって、第３ノードＮ３の電位が低下する。また、時点ｔ１には、第１のセット信号Ｓ１がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＭ１，Ｍ３，およびＭ１５はオフ状態となる。薄膜トランジスタＭ２がオン状態かつ薄膜トランジスタＭ３がオフ状態となることによって、第２ノードＮ２の電位が上昇する。このとき、薄膜トランジスタＭ１はオフ状態となって第１ノードＮ１はフローティング状態となっているので、第２ノードＮ２の電位の上昇に伴ってキャパシタＣ１を介して第１ノードＮ１の電位が上昇する（第１ノードＮ１がブートストラップされる）。その結果、走査信号ＧＯＵＴの電位は更に上昇する。また、時点ｔ１には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ１４はオン状態となる。このとき、第３ノードＮ３の電位はローレベルとなっているので、第４ノードＮ４の電位はローレベルで維持される。なお、時点ｔ１から時点ｔ２までの期間には、第２ノードＮ２の電位がハイレベルとなって薄膜トランジスタＭ６がオン状態となるが、第１クロックＣＫＡがローレベルとなっているので、他段制御信号Ｚの電位はローレベルで維持される。
【０１３５】
時点ｔ２になると、第２のセット信号Ｓ２がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＭ２はオフ状態となって、第２ノードＮ２はフローティング状態となる。また、時点ｔ２には、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ１０はオン状態となって、第３ノードＮ３の電位が上昇する。第１ノードＮ１および第２ノードＮ２はフローティング状態となっているので、第３ノードＮ３の電位の上昇に伴ってキャパシタＣ２を介して第２ノードＮ２の電位が上昇し、第２ノードＮ２の電位の上昇に伴ってキャパシタＣ１を介して第１ノードＮ１の電位が上昇する（第１ノードＮ１がブートストラップされる）。これにより、第１ノードＮ１の電位はＶＤＤ電位よりも高くなり、走査信号ＧＯＵＴの電位がＶＤＤ電位にまで高められる。また、薄膜トランジスタＭ６がオン状態かつ第１クロックＣＫＡがハイレベルとなっていることから、第１クロックＣＫＡの電位が出力端子５２に与えられる。これにより、他段制御信号Ｚの電位がハイレベルとなる。なお、時点ｔ２から時点ｔ３までの期間には、第２クロックＣＫＢはローレベルとなっているので、薄膜トランジスタＭ１４はオフ状態となり、第４ノードＮ４の電位はローレベルで維持される。
【０１３６】
時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、入力端子４１の電位の低下とともに他段制御信号Ｚの電位は低下する。また、時点ｔ３には、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ４，Ｍ５，Ｍ８，およびＭ１３がオン状態となる。薄膜トランジスタＭ４がオン状態となることによって第１ノードＮ１の電位はローレベルとなり、薄膜トランジスタＭ５がオン状態となることによって第２ノードＮ２の電位はローレベルとなり、薄膜トランジスタＭ８がオン状態となることによって走査信号ＧＯＵＴの電位がローレベルとなる。また、薄膜トランジスタＭ１３がオン状態となることによって第３ノードＮ３の電位がハイレベルとなる。このとき、第２クロックＣＫＢはハイレベルとなっているので、薄膜トランジスタＭ１４はオン状態となり、第３ノードＮ３から第４ノードＮ４に電荷が供給される。これにより、第４ノードＮ４の電位はハイレベルとなる。
【０１３７】
時点ｔ４以降の期間には、時点ｔ０以前の期間と同様、第１ノードＮ１の電位，第２ノードＮ２の電位，走査信号ＧＯＵＴの電位（出力端子５１の電位），および他段制御信号Ｚの電位（出力端子５２の電位）はローレベルで維持され、第３ノードＮ３の電位および第４ノードＮ４の電位はハイレベルで維持される。
【０１３８】
ところで、時点ｔ１以前の期間および時点ｔ２以降の期間のうち第２クロックＣＫＢがハイレベルになっている期間には、薄膜トランジスタＭ１４がオン状態となることによって第３ノードＮ３から第４ノードＮ４に電荷が供給される。
【０１３９】
＜３．３  効果＞
本実施形態においては、第４ノードＮ４の電位がハイレベルになっているときに、薄膜トランジスタＭ１６はオン状態となって、走査信号ＧＯＵＴの電位がＶＳＳ電位へと引き込まれる。ここで、書込動作期間である時点ｔ０から時点ｔ３までの期間には、薄膜トランジスタＭ１６がオフ状態となるように、第４ノードＮ４の電位はローレベルで維持されるべきである。時点ｔ３に第４ノードＮ４の電位を上昇させるための構成に関し、後段の段構成回路から出力される他段制御信号Ｚ（ｎ＋１）を用いることができる。しかしながら、薄膜トランジスタで電流のリークが生じると、通常動作期間中に第４ノードＮ４の電位が低下し、回路動作が不安定となる。この点、本実施形態によれば、第２クロックＣＫＢがハイレベルになる毎に、第３ノードＮ３から第４ノードＮ４に電荷が供給される。従って、通常動作期間中、第４ノードＮ４の電位は確実にハイレベルで維持される。以上より、簡易な構成で、通常動作期間中における走査信号ＧＯＵＴについてのノイズの発生が抑制される。
【０１４０】
＜４．第４の実施形態＞
＜４．１  段構成回路の構成＞
図２８は、本発明の第４の実施形態における段構成回路の構成を示す回路図である。図２８に示すように、この段構成回路は、１３個の薄膜トランジスタＭ１，Ｍ２（１）〜Ｍ２（３），Ｍ３（１）〜Ｍ３（３），Ｍ４〜Ｍ９と、４個のキャパシタＣ１（１）〜Ｃ１（３），Ｃ２とを備えている。また、この段構成回路は、ハイレベルの直流電源電位ＶＤＤ用の入力端子およびローレベルの直流電源電位ＶＳＳ用の入力端子のほか、６個の入力端子４１，４３〜４６，４９と２個の出力端子５１，５２とを有している。以下、主に上記第１の実施形態と異なる点について説明する。
【０１４１】
本実施形態においては、入力端子４３には４段前の段構成回路から出力される他段制御信号Ｚ（ｎ−４）がセット信号Ｓ１として与えられ、入力端子４４には３段前の段構成回路から出力される他段制御信号Ｚ（ｎ−３）がセット信号Ｓ２１として与えられ、入力端子４５には前々段の段構成回路から出力される他段制御信号Ｚ（ｎ−２）がセット信号Ｓ２２として与えられ、入力端子４６には前段の段構成回路から出力される他段制御信号Ｚ（ｎ−１）がセット信号Ｓ２３として与えられる。なお、セット信号Ｓ１によって第１ノードセット信号が実現され、セット信号Ｓ２３によって第２ノードセット信号が実現され、セット信号Ｓ２１〜Ｓ２３によってノード領域セット信号が実現されている。
【０１４２】
次に、この段構成回路内における構成要素間の接続関係について説明する。薄膜トランジスタＭ１のソース端子，薄膜トランジスタＭ４のドレイン端子，薄膜トランジスタＭ７のゲート端子，およびキャパシタＣ１（１）の一端は第１ノードＮ１を介して互いに接続されている。薄膜トランジスタＭ２（１）のソース端子，薄膜トランジスタＭ３（１）のドレイン端子，キャパシタＣ１（１）の他端，およびキャパシタＣ１（２）の一端はノードＮ２（１）を介して互いに接続されている。薄膜トランジスタＭ２（２）のソース端子，薄膜トランジスタＭ３（２）のドレイン端子，キャパシタＣ１（２）の他端，およびキャパシタＣ１（３）の一端はノードＮ２（２）を介して互いに接続されている。薄膜トランジスタＭ２（３）のソース端子，薄膜トランジスタＭ３（３）のドレイン端子，薄膜トランジスタＭ５のドレイン端子，薄膜トランジスタＭ６のゲート端子，薄膜トランジスタＭ９のゲート端子，キャパシタＣ１（３）の他端，およびキャパシタＣ２の一端はノードＮ２（３）を介して互いに接続されている。なお、本実施形態においては、ノードＮ２（３）によって第２ノードが実現され、ノードＮ２（１）〜Ｎ２（３）によってノード領域が実現され、キャパシタＣ１（１）〜Ｃ１（３）によって第１の電位差保持部が実現されている。
【０１４３】
薄膜トランジスタＭ２（１）については、ゲート端子は入力端子４４に接続され、ドレイン端子は直流電源電位ＶＤＤ用の入力端子に接続され、ソース端子はノードＮ２（１）に接続されている。薄膜トランジスタＭ３（１）については、ゲート端子は入力端子４３に接続され、ドレイン端子はノードＮ２（１）に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ２（２）については、ゲート端子は入力端子４５に接続され、ドレイン端子は直流電源電位ＶＤＤ用の入力端子に接続され、ソース端子はノードＮ２（２）に接続されている。薄膜トランジスタＭ３（２）については、ゲート端子は入力端子４４に接続され、ドレイン端子はノードＮ２（２）に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ２（３）については、ゲート端子は入力端子４６に接続され、ドレイン端子は直流電源電位ＶＤＤ用の入力端子に接続され、ソース端子はノードＮ２（３）に接続されている。薄膜トランジスタＭ３（３）については、ゲート端子は入力端子４５に接続され、ドレイン端子はノードＮ２（３）に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ５については、ゲート端子は入力端子４９に接続され、ドレイン端子はノードＮ２（３）に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ６については、ゲート端子はノードＮ２（３）に接続され、ドレイン端子は入力端子４１に接続され、ソース端子は出力端子５２に接続されている。薄膜トランジスタＭ９については、ゲート端子はノードＮ２（３）に接続され、ドレイン端子は入力端子４１に接続され、ソース端子は第３ノードＮ３に接続されている。キャパシタＣ１（１）については、一端は第１ノードＮ１に接続され、他端はノードＮ２（１）に接続されている。キャパシタＣ１（２）については、一端はノードＮ２（１）に接続され、他端はノードＮ２（２）に接続されている。キャパシタＣ１（３）については、一端はノードＮ２（２）に接続され、他端はノードＮ２（３）に接続されている。キャパシタＣ２については、一端はノードＮ２（３）に接続され、他端は第３ノードＮ３に接続されている。
【０１４４】
次に、各構成要素のこの段構成回路における機能について説明する。薄膜トランジスタＭ２（１）は、セット信号Ｓ２１がハイレベルになっているときに、ノードＮ２（１）の電位をＶＤＤ電位に向けて変化させる。薄膜トランジスタＭ２（２）は、セット信号Ｓ２２がハイレベルになっているときに、ノードＮ２（２）の電位をＶＤＤ電位に向けて変化させる。薄膜トランジスタＭ２（３）は、セット信号Ｓ２３がハイレベルになっているときに、ノードＮ２（３）の電位をＶＤＤ電位に向けて変化させる。薄膜トランジスタＭ３（１）は、セット信号Ｓ１がハイレベルになっているときに、ノードＮ２（１）の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ３（２）は、セット信号Ｓ２１がハイレベルになっているときに、ノードＮ２（２）の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ３（３）は、セット信号Ｓ２２がハイレベルになっているときに、ノードＮ２（３）の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ５は、リセット信号Ｒがハイレベルになっているときに、ノードＮ２（３）の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ６は、ノードＮ２（３）の電位がハイレベルになっているときに、第１クロックＣＫＡの電位を出力端子５２に与える。薄膜トランジスタＭ９は、ノードＮ２（３）の電位がハイレベルになっているときに、第１クロックＣＫＡの電位を第３ノードＮ３に与える。キャパシタＣ１（１）は、ノードＮ２（１）の電位の上昇に伴って第１ノードＮ１の電位を上昇させるよう機能する。キャパシタＣ１（２）は、ノードＮ２（２）の電位の上昇に伴ってノードＮ２（１）の電位を上昇させるよう機能する。キャパシタＣ１（３）は、ノードＮ２（３）の電位の上昇に伴ってノードＮ２（２）の電位を上昇させるよう機能する。キャパシタＣ２は、第３ノードＮ３の電位の上昇に伴ってノードＮ２（３）の電位を上昇させるよう機能する。すなわち、キャパシタＣ１（１）〜Ｃ１（３），Ｃ２はブートストラップ容量として機能する。
【０１４５】
＜４．２  段構成回路の動作＞
次に、図２８および図２９を参照しつつ、本実施形態における段構成回路の動作について説明する。時点ｔ０以前の期間および時点ｔ６以降の期間には、第１ノードＮ１の電位，ノードＮ２（３）の電位，走査信号ＧＯＵＴの電位（出力端子５１の電位），および他段制御信号Ｚの電位（出力端子５２の電位）はローレベルで維持され、ノードＮ２（１）の電位およびノードＮ２（２）の電位はハイレベルで維持されている。
【０１４６】
時点ｔ０になると、セット信号Ｓ１がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ１，Ｍ３（１）はオン状態となる。薄膜トランジスタＭ１がオン状態となることによって第１ノードＮ１の電位は上昇し、薄膜トランジスタＭ３（１）がオン状態となることによってノードＮ２（１）の電位はＶＳＳ電位へと引き込まれる。その結果、キャパシタＣ１（１）が充電される。また、第１ノードＮ１の電位が上昇することによって薄膜トランジスタＭ７はオン状態となり、走査信号ＧＯＵＴの電位が上昇する。
【０１４７】
時点ｔ１になると、セット信号Ｓ２１がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ２（１），Ｍ３（２）はオン状態となる。また、時点ｔ１には、セット信号Ｓ１がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＭ１，Ｍ３（１）はオフ状態となる。薄膜トランジスタＭ２（１）がオン状態かつ薄膜トランジスタＭ３（１）がオフ状態となることによって、ノードＮ２（１）の電位が上昇する。このとき、薄膜トランジスタＭ１はオフ状態となって第１ノードＮ１はフローティング状態となっているので、ノードＮ２（１）の電位の上昇に伴ってキャパシタＣ１（１）を介して第１ノードＮ１の電位が上昇する（第１ノードＮ１がブートストラップされる）。その結果、走査信号ＧＯＵＴの電位は更に上昇する。
【０１４８】
時点ｔ２になると、セット信号Ｓ２２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ２（２），Ｍ３（３）はオン状態となる。また、時点ｔ２には、セット信号Ｓ２１がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＭ２（１），Ｍ３（２）はオフ状態となる。薄膜トランジスタＭ２（２）がオン状態かつ薄膜トランジスタＭ３（２）がオフ状態となることによって、ノードＮ２（２）の電位が上昇する。このとき、第１ノードＮ１およびノードＮ２（１）はフローティング状態となっているので、ノードＮ２（２）の電位の上昇に伴ってキャパシタＣ１（２），Ｃ１（１）を介して第１ノードＮ１の電位が上昇する（第１ノードＮ１がブートストラップされる）。その結果、走査信号ＧＯＵＴの電位は更に上昇する。
【０１４９】
時点ｔ３になると、セット信号Ｓ２３がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ２（３）はオン状態となる。また、時点ｔ３には、セット信号Ｓ２２がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＭ２（２），Ｍ３（３）はオフ状態となる。薄膜トランジスタＭ２（３）がオン状態かつ薄膜トランジスタＭ３（３）がオフ状態となることによって、ノードＮ２（３）の電位が上昇する。このとき、第１ノードＮ１，ノードＮ２（１），およびノードＮ２（２）はフローティング状態となっているので、ノードＮ２（３）の電位の上昇に伴ってキャパシタＣ１（３），Ｃ１（２），およびＣ１（１）を介して第１ノードＮ１の電位が上昇する（第１ノードＮ１がブートストラップされる）。その結果、走査信号ＧＯＵＴの電位は更に上昇する。なお、時点ｔ３から時点ｔ４までの期間には、ノードＮ２（３）がハイレベルとなって薄膜トランジスタＭ６，Ｍ９がオン状態となるが、第１クロックＣＫＡがローレベルとなっているので、第３ノードＮ３の電位および他段制御信号Ｚの電位はローレベルで維持される。
【０１５０】
時点ｔ４になると、セット信号Ｓ２３がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＭ２（３）はオフ状態となって、ノードＮ２（３）はフローティング状態となる。また、時点ｔ４には、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＭ９はオン状態となっているので、第３ノードＮ３の電位は上昇する。第１ノードＮ１，ノードＮ２（１）〜Ｎ２（３）はフローティング状態となっているので、第３ノードＮ３の電位の上昇に伴ってキャパシタＣ２，Ｃ１（３），Ｃ１（２），およびＣ１（１）を介して第１ノードＮ１の電位が上昇する（第１ノードＮ１がブートストラップされる）。これにより、第１ノードＮ１の電位はＶＤＤ電位よりも高くなり、走査信号ＧＯＵＴの電位がＶＤＤ電位にまで高められる。また、薄膜トランジスタＭ６がオン状態かつ第１クロックＣＫＡがハイレベルとなっていることから、第１クロックＣＫＡの電位が出力端子５２に与えられる。これにより、他段制御信号Ｚの電位がハイレベルとなる。
【０１５１】
時点ｔ５になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、入力端子４１の電位の低下とともに他段制御信号Ｚの電位は低下する。また、時点ｔ５には、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ４，Ｍ５，およびＭ８がオン状態となる。薄膜トランジスタＭ４がオン状態となることによって第１ノードＮ１の電位はローレベルとなり、薄膜トランジスタＭ５がオン状態となることによってノードＮ２（３）の電位はローレベルとなり、薄膜トランジスタＭ８がオン状態となることによって走査信号ＧＯＵＴの電位がローレベルとなる。時点ｔ６以降の期間には、第１ノードＮ１の電位，ノードＮ２（３）の電位，走査信号ＧＯＵＴの電位（出力端子５１の電位），および他段制御信号Ｚの電位（出力端子５２の電位）はローレベルで維持され、ノードＮ２（１）の電位およびノードＮ２（２）の電位はハイレベルで維持される。
【０１５２】
＜４．３  効果＞
本実施形態によれば、第１ノードＮ１の電位は、セット信号Ｓ１に基づいて上昇した後、ブートストラップによって４回上昇する。このため、クロック信号（ここでは第１クロックＣＫＡ）に関し、より小さい振幅で、各ゲートバスラインＧＬ１〜ＧＬｉに印加されるべき走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｉ）の電位を充分に高めることが可能となる。これにより、本充電期間にゲートバスラインに印加される電圧を従来よりも低下させることなく、シフトレジスタ４１０における消費電力を従来よりも顕著に低減させることが可能となる。
【０１５３】
＜４．４  変形例＞
＜４．４．１  第１の変形例＞
図３０は、上記第４の実施形態の第１の変形例における段構成回路の構成を示す回路図である。本変形例においては、段構成回路には、第４の実施形態における薄膜トランジスタＭ５（図２８参照）に代えて、薄膜トランジスタＭ５（１）〜Ｍ５（３）が設けられている。薄膜トランジスタＭ５（１）〜Ｍ５（３）については、ゲート端子は入力端子４９に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。また、薄膜トランジスタＭ５（１）のドレイン端子はノードＮ２（１）に接続され、薄膜トランジスタＭ５（２）のドレイン端子はノードＮ２（２）に接続され、薄膜トランジスタＭ５（３）のドレイン端子はノードＮ２（３）に接続されている。
【０１５４】
図３１は、本変形例において、段構成回路の動作について説明するための信号波形図である。本変形例においては、時点ｔ５にリセット信号Ｒがローレベルからハイレベルに変化すると、薄膜トランジスタＭ５（１）〜Ｍ５（３）はオン状態となる。これにより、ノードＮ２（１）〜Ｎ２（３）の電位はローレベルとなる。このようにして、通常動作期間中、ノードＮ２（１）〜Ｎ２（３）の電位はローレベルで維持される。その結果、通常動作期間における薄膜トランジスタＭ２（１）〜Ｍ２（３）のゲート−ソース間の電圧が小さくなり、薄膜トランジスタＭ２（１）〜Ｍ２（３）の劣化が抑制される。これにより、回路動作の安定性が高められる。
【０１５５】
＜４．４．２  第２の変形例＞
図３２は、上記第４の実施形態の第２の変形例における段構成回路の構成を示す回路図である。図３０に示した第１の変形例においては、薄膜トランジスタＭ５（１）〜Ｍ５（３）のソース端子は直流電源電位ＶＳＳ用の入力端子に接続されていたが、本変形例においては、薄膜トランジスタＭ５（１）のソース端子はノードＮ２（２）に接続され、薄膜トランジスタＭ５（２）のソース端子はノードＮ２（３）に接続され、薄膜トランジスタＭ５（３）のソース端子は出力端子５２に接続されている。また、薄膜トランジスタＭ４のソース端子はノードＮ２（１）に接続されている。さらに、本変形例においては、ゲート端子が入力端子４９に接続され、ドレイン端子が出力端子５２に接続され、ソース端子が直流電源電位ＶＳＳ用の入力端子に接続された薄膜トランジスタＭ１７が設けられている。
【０１５６】
本変形例によれば、上記第１の実施形態の第４の変形例と同様、薄膜トランジスタＭ４および薄膜トランジスタＭ５（１）〜Ｍ５（３）のドレイン−ソース間の電圧が低減される。これにより、書込動作期間において、薄膜トランジスタＭ４，Ｍ５（１）〜Ｍ５（３）を介した電荷の流出が抑制される。その結果、第１ノードＮ１の電位およびノードＮ２（１）〜Ｎ３（３）の電位が書込動作期間中に低下することが抑制され、回路動作の安定性が高められる。
【０１５７】
＜４．４．３  その他の変形例＞
上記第４の実施形態では書込動作期間中に第１ノードＮ１の電位がブートストラップによって４回上昇する例を挙げて説明しているが、本発明はこれに限定されない。第１ノードＮ１の電位がブートストラップによって３回上昇するようにしても良いし、５回以上上昇するようにしても良い。これに関し、ｍを１以上の整数として、段構成回路に薄膜トランジスタＭ２（１）〜Ｍ２（ｍ），Ｍ３（１）〜Ｍ３（ｍ），キャパシタＣ１（１）〜Ｃ１（ｍ），およびノードＮ２（１）〜Ｎ２（ｍ）を備える構成とすれば良い。ここで、「ｍ＝１」とすると、上記第１の実施形態に相当する構成となる。また、「ｍ＝３」とすると、上記第４の実施形態に相当する構成となる。
【０１５８】
＜５．セット信号生成回路＞
上記各実施形態においては、シフトレジスタ４１０は表示制御回路２００から送られるゲートスタートパルス信号ＧＳＰに基づいて動作を開始している。これに関し、例えば第１の実施形態においては、第１ゲートスタートパルス信号ＧＳＰ１が１段目の第１のセット信号Ｓ１として与えられ、第２ゲートスタートパルス信号ＧＳＰ２が１段目の第２のセット信号Ｓ２および２段目の第１のセット信号Ｓ１として与えられている。すなわち、上記各実施形態においては、ゲートスタートパルス信号ＧＳＰとして２つ以上の信号が表示制御回路２００からゲートドライバ４００に送られる必要がある。そこで、以下、シフトレジスタの最上段（１段目よりも前の段）にセット信号を生成する回路（以下「セット信号生成回路」という。）を設ける構成について説明する。本構成を採用すれば、表示制御回路２００からゲートドライバ４００にはゲートスタートパルス信号ＧＳＰとして１つの信号が送られれば良い。
【０１５９】
図３３は、セット信号生成回路ＳＲ（０）を備えたシフトレジスタ４１１の構成を示すブロック図である。セット信号生成回路ＳＲ（０）には、第１クロックＣＫＡを受け取るための入力端子と、第２クロックＣＫＢを受け取るための入力端子と、ハイレベルの直流電源電位ＶＤＤを受け取るための入力端子と、ローレベルの直流電源電位ＶＳＳを受け取るための入力端子と、ゲートスタートパルス信号ＧＳＰを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、信号ＳＯＵＴを出力するための出力端子とが設けられている。
【０１６０】
図３４は、セット信号生成回路の詳細な構成を示す回路図である。図３４に示すように、セット信号生成回路は、３個の薄膜トランジスタＭ７１〜Ｍ７３と、１個のキャパシタＣ７とを備えている。また、このセット信号生成回路は、ハイレベルの直流電源電位ＶＤＤ用の入力端子およびローレベルの直流電源電位ＶＳＳ用の入力端子のほか、３個の入力端子７１〜７３と１個の出力端子７４とを有している。ここで、ゲートスタートパルス信号ＧＳＰを受け取る入力端子には符号７１を付し、第１クロックＣＫＡを受け取る入力端子には符号７２を付し、リセット信号Ｒを受け取る入力端子には符号７３を付し、信号ＳＯＵＴを出力する出力端子には符号７４を付している。
【０１６１】
なお、上記セット信号生成回路の構成は、上記各実施形態で説明したシフトレジスタの段構成回路における第２ノードＮ２−第２出力ノード（出力端子５２）間近傍の構成と同等である。上記セット信号生成回路の構成要素と例えば図１に示す段構成回路の構成要素とを対比すると、上記セット信号生成回路における薄膜トランジスタＭ７１，薄膜トランジスタＭ７２，薄膜トランジスタＭ７３，キャパシタＣ７，入力端子７１，入力端子７２，入力端子７３，および出力端子７４は、図１に示す段構成回路における薄膜トランジスタＭ２，薄膜トランジスタＭ６，薄膜トランジスタＭ５，キャパシタＣ２，入力端子４４，入力端子４１，入力端子４９，および出力端子５２にそれぞれ対応する。従って、セット信号生成回路をシフトレジスタの段構成回路と同様の構成とし、第２ノードセット信号（第２のセット信号Ｓ２）としてゲートスタートパルス信号ＧＳＰを入力するようにしても、第２出力ノードからの上記信号ＳＯＵＴの出力が得られる。
【０１６２】
次に、このセット信号生成回路内における構成要素間の接続関係について説明する。薄膜トランジスタＭ７１のソース端子，薄膜トランジスタＭ７２のゲート端子，薄膜トランジスタＭ７３のドレイン端子，およびキャパシタＣ７の一端はノードＮ７を介して互いに接続されている。薄膜トランジスタＭ７１については、ゲート端子は入力端子７１に接続され、ドレイン端子は直流電源電位ＶＤＤ用の入力端子に接続され、ソース端子はノードＮ７に接続されている。薄膜トランジスタＭ７２については、ゲート端子はノードＮ７に接続され、ドレイン端子は入力端子７２に接続され、ソース端子は出力端子７４に接続されている。薄膜トランジスタＭ７３については、ゲート端子は入力端子７３に接続され、ドレイン端子はノードＮ７に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。キャパシタＣ７については、一端はノードＮ７に接続され、他端は出力端子７４に接続されている。
【０１６３】
次に、各構成要素のこのセット信号生成回路における機能について説明する。薄膜トランジスタＭ７１は、ゲートスタートパルス信号ＧＳＰがハイレベルになっているときに、ノードＮ７の電位をＶＤＤ電位に向けて変化させる。薄膜トランジスタＭ７２は、ノードＮ７の電位がハイレベルになっているときに、第１クロックＣＫＡの電位を出力端子７４に与える。薄膜トランジスタＭ７３は、リセット信号Ｒがハイレベルになっているときに、ノードＮ７の電位をＶＳＳ電位に向けて変化させる。キャパシタＣ７は、ノードＮ７がフローティング状態となっているときに、出力端子７４の電位の変化に伴ってノードＮ７の電位も変化させるよう機能する。
【０１６４】
次に、図３４および図３５を参照しつつ、セット信号生成回路の動作について説明する。なお、図３５において、各信号波形の左方にはセット信号生成回路ＳＲ（０）に着目したときの信号等の名称を記し、各信号波形の右方には１段目の段構成回路ＳＲ（１）に着目したときの信号等の名称を記している。
【０１６５】
時点ｔ１０になると、ゲートスタートパルス信号ＧＳＰがローレベルからハイレベルに変化する。ゲートスタートパルス信号ＧＳＰがハイレベルとなることによって薄膜トランジスタＭ７１はオン状態となり、キャパシタＣ７が充電される。これにより、ノードＮ７の電位はローレベルからハイレベルに変化し、薄膜トランジスタＭ７２はオン状態となる。しかしながら、時点ｔ１０から時点ｔ１１までの期間には、第１クロックＣＫＡはローレベルとなっているので、信号ＳＯＵＴの電位はローレベルで維持される。
【０１６６】
時点ｔ１１になると、ゲートスタートパルス信号ＧＳＰがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＭ７１はオフ状態となって、ノードＮ７はフローティング状態となる。ここで、時点ｔ１１には第１クロックＣＫＡがローレベルからハイレベルに変化する。薄膜トランジスタＭ７２のゲート−ドレイン間には寄生容量が存在するので、入力端子７２の電位の上昇に伴ってノードＮ７の電位も上昇する（ノードＮ７がブートストラップされる）。その結果、薄膜トランジスタＭ７２のゲート−ソース間には大きな電圧が印加され、第１クロックＣＫＡの電位が出力端子７４に与えられる。これにより、信号ＳＯＵＴはハイレベルとなる。
【０１６７】
時点ｔ１２になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。時点ｔ１２には薄膜トランジスタＭ７２はオン状態となっているので、入力端子７２の電位の低下とともに信号ＳＯＵＴの電位は低下する。このように信号ＳＯＵＴの電位が低下することによって、キャパシタＣ７を介してノードＮ７の電位も低下する。また、時点１２には、リセット信号Ｒがローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ７３はオン状態となり、ノードＮ７の電位は完全にローレベルとなる。
【０１６８】
ところで、図３３に示すように、表示制御回路２００から送られるゲートスタートパルス信号ＧＳＰは、セット信号生成回路ＳＲ（０）に与えられるとともに、第１のセット信号Ｓ１としてシフトレジスタ４１１の１段目ＳＲ（１）に与えられる。また、セット信号生成回路ＳＲ（０）から出力された信号ＳＯＵＴは、第２のセット信号Ｓ２としてシフトレジスタ４１１の１段目ＳＲ（１）に与えられるとともに、第１のセット信号Ｓ１としてシフトレジスタ４１１の２段目ＳＲ（２）に与えられる。これにより、表示制御回路２００からゲートドライバ４００に与えられるべき信号の数を削減しつつ、シフトレジスタ４１０に所望の動作をさせることが可能となる。
【０１６９】
＜６．その他＞
上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。
【符号の説明】
【０１７０】
４１〜４７，４９…（段構成回路の）入力端子
５１，５２…（段構成回路の）出力端子
３００…ソースドライバ（映像信号線駆動回路）
４００…ゲートドライバ（走査信号線駆動回路）
４１０，４１１…シフトレジスタ
６００…表示部
ＳＲ（１）〜ＳＲ（ｉ）…段構成回路
Ｃ１，Ｃ２…キャパシタ（容量素子）
Ｍ１〜Ｍ１７…薄膜トランジスタ
Ｎ１〜Ｎ４…第１〜第４ノード
ＧＬ１〜ＧＬｉ…ゲートバスライン
ＳＬ１〜ＳＬｊ…ソースバスライン
ＧＣＫ１，ＧＣＫ２…第１ゲートクロック信号，第２ゲートクロック信号
ＣＫＡ，ＣＫＢ…第１クロック，第２クロック
Ｓ１，Ｓ２…第１のセット信号，第２のセット信号
Ｒ…リセット信号
Ｚ…他段制御信号
ＧＯＵＴ…走査信号
ＧＳＰ…ゲートスタートパルス信号
ＶＤＤ…ハイレベルの直流電源電位
ＶＳＳ…ローレベルの直流電源電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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