(57)【特許請求の範囲】
【請求項１】
第１主面および第２主面を有し、素子領域と、前記第１主面において前記素子領域を囲む終端領域とを有する第１導電型の炭化珪素層を備え、
前記炭化珪素層は、前記第１主面に接する第１導電型の第１不純物層と、前記第１不純物層よりも前記第２主面側に位置する第１導電型の第２不純物層と、前記第１不純物層と前記第２不純物層との間に位置し、前記第２不純物層よりも不純物濃度が低い第１導電型の第３不純物層とを含み、
前記終端領域は、前記第１主面から所定の深さを有する表層部に、前記第１不純物層の一部と、前記第２不純物層の一部と、前記第１不純物層および前記第３不純物層を突き抜け、前記第２不純物層に達する第２導電型のリング領域とを含む終端構造を有し、
前記第１不純物層の不純物濃度は、前記第２不純物層の不純物濃度の２倍以上５倍以下であり、
前記第１主面の法線方向からみて、前記リング領域の内側及び外側に接する位置に、前記第１不純物層が配置されている、半導体装置。
【請求項２】
前記リング領域は、前記炭化珪素層の前記第１主面に接する高濃度リング領域と、前記リング領域の底面と接する低濃度リング領域とを含み、
前記高濃度リング領域の厚さは、前記第１不純物層の厚さより大きく、
前記高濃度リング領域の第２導電型の不純物濃度は、前記低濃度リング領域の第２導電型の不純物濃度の２倍以上である、請求項１に記載の半導体装置。
【請求項３】
前記リング領域は、前記炭化珪素層の前記第１主面に接する高濃度リング領域と、前記リング領域の底面と接する低濃度リング領域とを含み、
前記高濃度リング領域の厚さは、前記第１不純物層の厚さより大きく、
前記第３不純物層は、前記高濃度リング領域および前記低濃度リング領域に接し、
前記高濃度リング領域の第２導電型の不純物濃度は、前記低濃度リング領域の第２導電型の不純物濃度の２倍以上である、請求項１に記載の半導体装置。
【請求項４】
前記終端構造は電界制限リング構造である、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記終端構造は接合終端構造である、請求項１から３のいずれかに記載の半導体装置。
【請求項６】
前記炭化珪素層の前記素子領域に少なくとも一部が設けられた金属−絶縁体−半導体電界効果トランジスタをさらに備える、請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記炭化珪素層の前記素子領域に少なくとも一部が設けられた絶縁ゲートバイポーラトランジスタをさらに備える、請求項１から５のいずれかに記載の半導体装置。
【請求項８】
前記炭化珪素層の前記素子領域に少なくとも一部が設けられたＰＮ接合ダイオードをさらに備える、請求項１から５のいずれかに記載の半導体装置。
【請求項９】
前記炭化珪素層の前記素子領域に少なくとも一部が設けられたショットキーバリアダイオードをさらに備える、請求項１から５のいずれかに記載の半導体装置。
【請求項１０】
前記炭化珪素層の前記素子領域に少なくとも一部が設けられた接合型電界効果トランジスタをさらに備える、請求項１から５のいずれかに記載の半導体装置。
【請求項１１】
第１主面および第２主面を有し、素子領域と、前記第１主面において前記素子領域を囲む終端領域とを有する第１導電型の炭化珪素層を備える半導体装置の製造方法であって、
前記第１主面に接する第１導電型の第１不純物層と、前記第１不純物層よりも前記第２主面側に位置する第１導電型の第２不純物層と、前記第１不純物層と前記第２不純物層との間に位置し、前記第２不純物層よりも不純物濃度が低い第１導電型の第３不純物層とを含む炭化珪素層を形成する工程（ａ）と、
前記炭化珪素層に、前記第１不純物層および前記第３不純物層を突き抜け、前記第２不純物層に達する第２導電型のリング領域を含む終端構造を形成する工程（ｂ）と、
前記炭化珪素層の前記第１主面上に絶縁層を形成する工程（ｃ）とを含み、
前記第１不純物層の不純物濃度は、前記第２不純物層の不純物濃度の２倍以上５倍以下であり、
前記第１主面の法線方向からみて、前記リング領域の内側及び外側に接する位置に、前記第１不純物層が配置されている、半導体装置の製造方法。
【請求項１２】
前記工程（ｂ）において、同じマスクを用いて、前記炭化珪素層の前記第１主面に接する高濃度リング領域と、前記リング領域の底面において、前記第２不純物層と接する低濃度リング領域とを形成する、請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は半導体装置に関する。特に炭化珪素を用いた縦型半導体素子に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置への応用が期待されている。特にスイッチング素子や整流素子などのパワー素子が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。また、ＳｉＣパワー素子は、そのような特性を活かして、Ｓｉパワー素子と比較して、より高耐圧、低損失で小型の半導体装置を実現することができる（例えば特許文献１参照）。【０００３】
炭化珪素を用いた半導体装置では、オフ状態での耐圧を確保するための終端構造が重要である。一般的に、終端構造は、半導体素子が設けられるチップの外周部に配置されている。終端構造としては、電界制限（Ｆｉｅｌｄ  Ｌｉｍｉｔｅｄ  Ｒｉｎｇ、以下ＦＬＲと呼ぶ）構造、接合終端（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｔｉｏｎ、以下ＪＴＥと呼ぶ）構造、またはメサ構造等が広く用いられている。ＦＬＲ構造およびＪＴＥ構造は、チップの外周部に設けられた不純物のイオン注入領域を有している。一方、メサ構造は、チップの外周領域に設けられた段差から構成されている。メサ構造においても段差付近に不純物のイオン注入領域が設けられる場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３３８５９３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳｉＣを用いた半導体装置の上述した特徴を発揮させるためには、オフ状態での耐圧を従来の半導体装置よりさらに向上させることが求められる。【０００６】
本願の、限定的ではない、例示的なある実施形態は、耐圧に優れたＳｉＣ半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様である半導体装置は、第１主面および第２主面を有し、素子領域と、前記第１主面において前記素子領域を囲む終端領域とを有する第１導電型の炭化珪素層を備え、前記炭化珪素層は、前記第１主面に接する第１導電型の第１不純物層と、前記第１不純物層よりも前記第２主面側に位置する第１導電型の第２不純物層とを含み、前記終端領域は、前記第１主面から所定の深さを有する表層部に、前記第１不純物層の一部と、前記第２不純物層の一部と、前記第１不純物層を突き抜け、前記第２不純物層に達する第２導電型のリング領域とを含む終端構造とを有し、前記第１不純物層の不純物濃度は、前記第２不純物層の不純物濃度の２倍以上５倍以下であり、前記第１主面の法線方向からみて、前記リング領域の内側及び外側に接する位置に、前記第１不純物層が配置されている。
【発明の効果】
【０００８】
本願に開示された半導体装置および製造方法によれば、炭化珪素層の表層の一部が半導体装置の製造中に消失しても耐圧の低下への影響を低減することができ、製造する半導体装置の耐圧ばらつきを抑制することによって、耐圧に優れたＳｉＣ半導体装置を提供し得る。
【図面の簡単な説明】
【０００９】
【図１Ａ】本願発明者が検討した炭化珪素半導体装置の終端構造を示す断面図である。
【図１Ｂ】図１Ａに示す炭化珪素半導体装置における素子領域および終端領域の配置を示す平面図である。
【図２】（ａ）〜（ｊ）は、図１に示す半導体装置の製造方法を説明するための工程断面図である。
【図３】ＴＣＡＤプロセス／デバイスシミュレーションによって耐圧を計算した結果を示すグラフである。
【図４】第１の実施形態の半導体装置を模式的に示す断面図である。
【図５】（ａ）〜（ｊ）は、第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図６】（ａ）および（ｂ）は、第１の実施形態の半導体装置の表面に配置された高濃度のｎ+層における不純物濃度、厚さを決定するための計算結果を説明する図である。
【図７】第１の実施形態の半導体装置の変形例を模式的に示す断面図である。
【図８】図７に示す半導体装置のｎ--層における不純物濃度、厚さを決定するための計算結果を説明する図である。
【図９Ａ】第２の実施形態の半導体装置を模式的に示す断面図である。
【図９Ｂ】第２の実施形態の半導体装置のリング領域の高濃度リング領域と低濃度リング領域の境界を決定するための不純物濃度プロファイルを示す図である。
【図１０】第２の実施形態の半導体装置の変形例を模式的に示す断面図である。
【発明を実施するための形態】
【００１０】
本願発明者は、従来のＳｉＣ半導体装置の耐圧を高めるために、終端構造を検討した。以下、図面を参照しながら、本願発明者が検討した終端構造を説明する。
【００１１】
図１Ａは、本願発明者が検討した炭化珪素半導体装置の終端構造を示す断面図である。炭化珪素半導体装置は、素子領域Ｒｅと終端領域Ｒｔとを有している。図１Ｂに示すように、終端領域Ｒｔは、基板の表面に垂直な方向から見て、素子領域Ｒｅを囲む領域に配置されている。
【００１２】
炭化珪素半導体装置は、ｎ+型の基板１１０と、基板１１０の上に配置されたｎ-層１２０とを有する。ｎ-層１２０の表層部には、ｐ型不純物を含むリング領域１３０が設けられている。リング領域１３０は、ＦＬＲ構造と呼ばれる終端構造を構成している。ｎ-層１２０の表面に垂直な方向から見て、リング領域１３０は、互いに離間した複数のリング形状を有し、半導体素子が形成される素子領域Ｒｅを囲んでいる。ｎまたはｐの導電型の右肩の「＋」または「−」は、不純物の相対的な濃度を表している。「ｎ+」は「ｎ」よりもｎ型不純物濃度が高いことを意味し、「ｎ-」は「ｎ」よりもｎ型不純物濃度が低いことを意味している。
【００１３】
素子領域Ｒｅにおけるリング領域１３０の上部には、ｐ型コンタクト層１３５が形成されている。リング領域１３０およびｐ型コンタクト層１３５はともにＡｌ（アルミニウム）あるいはＢ（ホウ素）のイオン注入によって形成されている。
【００１４】
ｐ型コンタクト層１３５の上にはｐ型コンタクト電極１７０が、ＳｉＣ基板１１０の裏面には裏面電極１８０が形成されている。
【００１５】
ｎ-層１２０の上部には、ｎ-層１２０を熱酸化することにより形成された酸化膜１５０および層間絶縁膜１６０が形成されている。ｐ型コンタクト電極１７０の上にはＡｌからなる配線１９０が形成され、層間絶縁膜１６０および配線１９０の上にはパッシベーション膜２００が形成されている。
【００１６】
次に、図２（ａ）から（ｊ）を参照しながら図１Ａ、図１Ｂに示す半導体装置の製造方法の一例を説明する。ここでは、一例として、半導体装置の素子領域Ｒｅに、金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下ＭＩＳＦＥＴと呼ぶ）の一種である、金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下ＭＯＳＦＥＴと呼ぶ）が設けられている場合について説明する。
【００１７】
まず、図２（ａ）に示すように、低抵抗のｎ型のＳｉＣ基板１１０を準備する。次に図２（ｂ）に示すように、基板１１０の上に、高抵抗のｎ-型のＳｉＣからなるｎ-層１２０をエピタキシャル成長させる。
【００１８】
次に、図２（ｃ）に示すように、ｎ-層１２０の上に形成されたマスク（図示せず）を用いて、例えばＡｌまたはＢイオンを選択的にイオン注入することにより、リング領域１３０を形成する。続いて、ｎ型またはＰ型不純物を選択的にイオン注入することにより、素子領域Ｒｅに、ソース領域（図示せず）を形成する。次に、図２（ｄ）に示すように、リング領域１３０の上にマスク（図示せず）を形成し、例えば、ＡｌイオンまたはＢイオンを選択的に注入することにより、素子領域Ｒｅにおけるリング領域１３０の内部にｐ型コンタクト層１３５を形成する。イオン注入後に、マスクを除去して活性化アニールを行う。
【００１９】
次に、図２（ｅ）に示すように、熱酸化を行うことによって、ｎ-層１２０の表面に熱酸化膜１５０を形成する。その後、熱酸化膜１５０の表面に、リンを７×１０20ｃｍ-3程度の濃度でドーピングした多結晶シリコン（図示せず）を堆積する。マスク（図示せず）を用いて、多結晶シリコン薄膜の一部領域をドライエッチングによって除去することにより、所望の領域にゲート電極（図示せず）を形成する。続いて、ゲート電極（図示せず）の表面およびｎ-層１２０の表面を覆うように、例えば厚さ１．５μｍのＳｉＯ2からなる層間絶縁膜１６０をＣＶＤ法によって堆積する。
【００２０】
次に、図２（ｆ）に示すように、マスク（図示せず）を用いてドライエッチングを行うことにより、層間絶縁膜１６０のうちｐ型コンタクト層１３５上の領域を除去して、開口を形成する。その後、図２（ｇ）に示すように、例えば厚さ５０ｎｍ程度のニッケル薄膜を層間絶縁膜１６０上に形成された開口内に形成する。次いで、不活性雰囲気内で例えば９５０℃、５分間の熱処理を行うことによって、ニッケルを、開口内に露出する炭化珪素と反応させる。その後、未反応のニッケル薄膜を除去することにより、ニッケルシリサイドからなるｐ型コンタクト電極１７０を形成する。このとき同時に、素子領域Ｒｅにソースコンタクト電極（図示せず）も形成しておく。さらに、図２（ｈ）に示すように、基板１１０の裏面全体にもニッケル薄膜を堆積しておき、上述の熱処理によってニッケルと基板１１０の炭化珪素とを反応させる。これにより、裏面電極１８０を形成する。
【００２１】
続いて、図２（ｉ）に示すように、層間絶縁膜１６０の上に、厚さ４μｍ程度のアルミニウム１９０’を堆積する。次に、図２（ｊ）に示すように、アルミニウム１９０’を所望のパターンにエッチングすると、ソース配線１９０が得られる。このとき、チップ端にゲート電極と接触するゲート配線（図示せず）も形成しておく。その後、例えば厚さ１μｍ程度のＳｉＮを堆積し、エッチングによって所望のパターンにすることにより、パッシベーション膜２００を形成する。このようにして、図１Ａに示す半導体装置が得られる。
【００２２】
本願発明者の詳細な検討の結果、図２（ｅ）に示す構造を得るまでの製造工程の間にｎ-層１２０の表面の一部が消失することで、オフ状態の耐圧が劣化することを見出した。
【００２３】
その詳細を、ＴＣＡＤ（Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）プロセス／デバイスシミュレーションを用いて行った耐圧の計算結果に基づいて、説明する。耐圧の計算は、次のように行なう。まず、ＴＣＡＤデバイスシミュレーションを用いて、ポアソンの式および電子・正孔電流連続の式を解くことにより、ｐ型コンタクト電極１７０と裏面電極１８０との間に電圧を印加したときの、電荷および電界分布を求める。次に、耐圧を決定する衝突電離係数を設定する。衝突電離係数は、半導体材料に依存するパラメータである。ここではＳｉＣ中での衝突電離係数の値は場所によらず一様、つまり、半導体材料はイオン注入による結晶性劣化の影響を受けないと仮定する。そして、上記の電界分布および衝突電離係数を用いて、電子・正孔対の生成率の分布を計算し、半導体装置の耐圧を決定する。なお、半導体装置の耐圧は、電子・正孔対の生成によってなだれ破壊が起きない電圧として決定される。
【００２４】
図３は、ＳｉＣ表面が消失した構造をＴＣＡＤでシミュレーションしたときの耐圧の計算結果を示している。シミュレーションでは、ｎ-層１２０の不純物濃度を１．２×１０16ｃｍ-3とし、厚さを１０μｍとした。また、消失量を、０（消失なし）、０．０５、０．１２５、０．１８μｍに設定した。図３から分かるように、消失がない場合、約９００Ｖの耐圧を得られるＦＬＲ構造であっても、ＳｉＣ表面が０．０５μｍ消失するごとに約１００Ｖ程度ずつ耐圧が低下することが分かった。本願発明者の検討によれば、ＳｉＣ表面が消失することによって、リング領域１３０も表面部分が消失し、リング領域１３０の底部までの深さは小さくなる。その結果、リング領域１３０によって分散されるはずの電界が分散されずに、素子領域等の構造に電界が集中するからと考えられる。
【００２５】
ｎ-層１２０の表面が消失する原因は、例えば、ｎ-層１２０の表面を清浄化するための熱酸化および生成した酸化膜の除去、不純物のイオン注入後における活性化アニール、ｎ-層１２０上に形成した薄膜構造をドライエッチングする際における過剰なオーバーエッチング等が考えられる。
【００２６】
加えて、本願発明者の検討によれば、ＳｉＣ半導体の表面からのＳｉＣの消失は、製造プロセスにおいて、例えば適切な温度条件での活性化アニールであっても、生じると考えられる。一方、通常、Ｓｉ半導体装置では、製造プロセスにおいて適切な温度条件で活性化アニールが行なわれた場合は、Ｓｉ半導体層の消失を伴わない。そのため、製造プロセスにおける表面からのＳｉＣ消失によって、耐圧特性が劣化することは、ＳｉＣ半導体装置に固有の課題であると考えられる。
【００２７】
上述したＳｉＣ半導体層の表面の部分的な消失が十分に制御され、消失量が常に一定であれば、消失量を見越して終端構造を設計すればよい。しかし、製造装置上の制約等により、ウエハごとに消失量が異なったり、同一ウエハであっても場所によって消失量が異なる場合、製造する半導体装置の耐圧に大きなばらつき分布が生じることになる。本願発明者は、このような課題に鑑み、新規な半導体装置およびその製造方法を想到した。本発明の一態様の概要は以下の通りである。
【００２８】
本発明の一態様である、半導体装置は、第１主面および第２主面を有し、素子領域と、前記第１主面において前記素子領域を囲む終端領域とを有する第１導電型の炭化珪素層を備え、前記炭化珪素層は、前記第１主面に接する第１導電型の第１不純物層と、前記第１不純物層よりも前記第２主面側に位置する第１導電型の第２不純物層とを含み、前記終端領域は、前記第１主面から所定の深さを有する表層部に、前記第１不純物層の一部と、前記第２不純物層の一部と、前記第１不純物層を突き抜け、前記第２不純物層に達する第２導電型のリング領域とを含む終端構造とを有し、前記第１不純物層の不純物濃度は、前記第２不純物層の不純物濃度の２倍以上５倍以下であり、前記第１主面の法線方向からみて、前記リング領域の内側及び外側に接する位置に、前記第１不純物層が配置されている。
【００２９】
前記炭化珪素層は、前記第１不純物層と前記第２不純物層との間に、前記第２不純物層よりも不純物濃度が低い第１導電型の第３不純物層をさらに含み、前記リング領域は、前記第３不純物層を貫通していてもよい。
【００３０】
前記リング領域は、前記炭化珪素層の前記第１主面に接する高濃度リング領域と、前記リング領域の底面と接する低濃度リング領域とを含み、前記高濃度リング領域の厚さは、前記第１不純物層の厚さより大きく、前記高濃度リング領域の第２導電型の不純物濃度は、前記低濃度リング領域の第２導電型の不純物濃度の２倍以上であってもよい。
【００３１】
前記リング領域は、前記炭化珪素層の前記第１主面に接する高濃度リング領域と、前記リング領域の底面と接する低濃度リング領域とを含み、前記高濃度リング領域の厚さは、前記第１不純物層の厚さより大きく、前記第３不純物層は、前記高濃度リング領域および前記低濃度リング領域に接し、前記高濃度リング領域の第２導電型の不純物濃度は、前記低濃度リング領域の第２導電型の不純物濃度の２倍以上であってもよい。
【００３２】
前記終端構造は電界制限リング構造であってもよい。
【００３３】
前記終端構造は接合終端構造であってもよい。
【００３４】
半導体装置は、前記炭化珪素層の前記素子領域に少なくとも一部が設けられた金属−絶縁体−半導体電界効果トランジスタをさらに備えていてもよい。
【００３５】
半導体装置は、前記炭化珪素層の前記素子領域に少なくとも一部が設けられた絶縁ゲートバイポーラトランジスタをさらに備えていてもよい。
【００３６】
半導体装置は、前記炭化珪素層の前記素子領域に少なくとも一部が設けられたＰＮ接合ダイオードをさらに備えていてもよい。
【００３７】
半導体装置は、前記炭化珪素層の前記素子領域に少なくとも一部が設けられたショットキーバリアダイオードをさらに備えていてもよい。
【００３８】
半導体装置は、前記炭化珪素層の前記素子領域に少なくとも一部が設けられた接合型電界効果トランジスタをさらに備えていてもよい。
【００３９】
本発明の他の一態様である半導体装置の製造方法は、第１主面および第２主面を有し、素子領域と、前記第１主面において前記素子領域を囲む終端領域とを有する第１導電型の炭化珪素層を備える半導体装置の製造方法であって、前記第１主面に接する第１導電型の第１不純物層と、前記第１主面よりも前記第２主面側に位置する第１導電型の第２不純物層とを含む炭化珪素層を形成する工程（ａ）と、前記炭化珪素層に、前記第１不純物層を突き抜け、前記第２不純物層に達する第２導電型のリング領域含む終端構造を形成する工程（ｂ）と、前記炭化珪素層の前記第１主面上に絶縁層を形成する工程（ｃ）とを包含し、前記第１不純物層の不純物濃度は、前記第２不純物層の不純物濃度の２倍以上５倍以下であり、前記第１主面の法線方向からみて、前記リング領域の内側及び外側に接する位置に、前記第１不純物層が配置されている。
【００４０】
前記炭化珪素層を形成する工程（ａ）において、前記第１不純物層と前記第２不純物層との間に、第１導電型の第３不純物層をさらに形成してもよい。
【００４１】
前記工程（ｂ）において、同じマスクを用いて、前記炭化珪素層の前記第１主面に接する高濃度リング領域と、前記リング領域の底面において、前記第２不純物層と接する低濃度リング領域とを含んでいてもよい。
【００４２】
以下、図面を参照しながら、本発明による半導体装置およびその製造方法の実施形態を説明する。以下の実施形態は、本発明の例示であって、本発明は以下の実施形態に限定されない。
【００４３】
（第１の実施形態）
図４は、本発明による半導体装置の第１の実施形態を模式的に示す断面図である。図４に示すように、本実施形態の半導体装置１０１は、基板１０と基板１０上に設けられた炭化珪素層２０とを備える。基板１０は炭化珪素層２０を支持しており、例えば、ｎ-型のＳｉＣによって構成されている。
【００４４】
半導体装置１０１は、素子領域Ｒｅおよび終端領域Ｒｔを含んでいる。図１Ｂを参照して説明した検討例と同様に、基板１０の主面に垂直な方向から見た場合、終端領域Ｒｔは素子領域Ｒｅを囲んでいる。
【００４５】
ここでは、半導体装置１０１の終端領域Ｒｔにおいて、ＦＬＲ構造の終端構造３１が設けられ、素子領域Ｒｅにおいて、ＭＩＳＦＥＴが設けられている例について説明する。素子領域に設けられる半導体素子は、ＰＮダイオード、ショットキーバリアダイオード、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＩＧＢＴと呼ぶ）、接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下ＪＦＥＴと呼ぶ）であってもよい。
【００４６】
素子領域Ｒｅにおいて、半導体素子の一部は炭化珪素層２０に設けられている。一方、終端領域Ｒｔにおいて、ＦＬＲ構造の全体は炭化珪素層２０に設けられている。
【００４７】
炭化珪素層２０は、表面である第１主面２０ｆおよび裏面である第２主面２０ｂを有する。また、炭化珪素層２０は、第１主面２０ｆに接するｎ+層（第１不純物層）２１と、ｎ+層２１よりも第２主面２０ｂ側に位置するｎ-層（第２不純物層）２２とを含む。図４に示される例では、炭化珪素層２０のうち、ｎ+層２１以外の領域がｎ-層２２であり、ｎ+層２１とｎ-層２２とは接している。ｎ+層２１のｎ型の不純物濃度は、例えばｎ-層２２のｎ型の不純物濃度の２倍以上５倍以下である。ｎ+層２１およびｎ-層２２を含む炭化珪素層２０は、例えば、基板１０上にＣＶＤ法などのエピタキシャル成長法によって形成される。このため不純物濃度の深さ方向におけるばらつきを低減でき、ｎ+層２１とｎ-層２２との境界、ならびにｎ+層２１およびｎ-層２２の不純物濃度は、不純物濃度プロファイルを測定することによって決定し得る。ｎ+層２１とｎ-層２２の境界は、以下において説明するリング領域３０の底面より上方に配置されていれば、半導体装置１０１の耐圧ばらつきを抑制する効果を得られるが、ＳｉＣの消失する厚さと同程度に設定してもよい。ｎ+層２１の不純物濃度は、ｎ-層２２よりも高濃度のため空乏層の伸びが縮小することによる耐圧の低下を抑制するため、ｎ-層２２の２倍以上５倍以下に設定してもよい。以下、ｎ+層２１とｎ-層２２との境界面を、ｎ+層２１の底面２１ｂと呼ぶことがある。ｎ+層２１の不純物濃度は例えば５×１０16ｃｍ-3であり、厚さは０．２μｍである。
【００４８】
また、ｎ+層２１は、エピタキシャル成長によって形成した炭化珪素層２０中に、ｎ型不純物を注入あるいは拡散させることによって形成してもよい。この場合、ｎ+層２１とｎ-層２２との境界、ならびにｎ+層２１およびｎ-層２２の不純物濃度は第２の実施形態において説明するリング領域の不純物濃度の定義に従ってもよい。
【００４９】
終端構造３１は、炭化珪素層２０の終端領域Ｒｔであって、第１主面２０ｆから所定の深さを有する表層部３３に設けられている。
【００５０】
具体的には、終端構造３１は、表層部３３内に位置するｎ+層２１の一部と、表層部３３内において、ｎ+層２１の下に位置するｎ-層２２の一部と、ｎ+層２１を突き抜け、ｎ-層２２に達するように表層部３３に設けられたｐ型の１つまたは複数のリング領域３０とを含む。したがって、第１主面２０ｆの法線方向から見ると、すべてのリング領域３０の内側及び外側に接する位置において、ｎ+層２１が位置している。内側とは素子領域に近接する側であり、外側とは、素子領域と反対側である。各リング領域３０の底面３０ｂは、ｎ+層２１の底面２１ｂよりも第２主面２０ｂ側に位置している。なお、リング領域３０の底面３０ｂは、ＳＩＭＳ（二次イオン質量分析計）によるリング領域３０の組成分析で、リング領域３０を構成する主な元素の検出下限の値に至る深さを境界として定義する。
【００５１】
リング領域３０は、第１主面２０ｆに垂直な方向から見て、互いに離間したリング形状を有し、ＦＬＲ構造を構成している。それぞれのリング領域３０は第１主面２０ｆにおいて、例えば四隅が円弧状に丸まった四角形のリング形状を有している。リングの四隅が円弧状に丸まっていることにより、四隅に電界が集中することが防止される。
【００５２】
素子領域Ｒｅには、ＭＩＳＦＥＴのｐウェル領域（図示せず）が設けられている。さらにウェル領域の内部には、リング領域３０よりも高いｐ型不純物濃度（例えば濃度２×１０20ｃｍ-3）を有するｐ型コンタクト層３５が形成されている。リング領域３０、ｐウェル領域およびｐ型コンタクト層３５は、炭化珪素層２０にＡｌ（アルミニウム）あるいはＢ（ボロン）を注入することによって形成されている。ｐ型コンタクト層３５は、ニッケルシリサイドからなるｐ型コンタクト電極７０によって覆われている。ｐウェル領域内には、ｎ型不純物濃度が例えば５×１０19ｃｍ-3のソース領域（図示せず）が設けられている。図示しないが、炭化珪素層２０の第１主面２０ｆに垂直な方向から見て、ソース領域はｐ型コンタクト層３５の周囲を囲むように配置されている。
【００５３】
終端領域Ｒｔにおいて、ｎ+層２１上には、ｎ+層２１を例えば熱酸化することにより形成された酸化膜５０が配置されている。酸化膜５０は、例えば７０ｎｍの厚さを有する。素子領域Ｒｅにおける酸化膜５０は、ゲート絶縁膜として機能する。素子領域Ｒｅにおける酸化膜５０の上には、例えばポリシリコンからなるゲート電極（図示せず）が設けられている。
【００５４】
酸化膜５０およびゲート電極は、例えば、ＳｉＯ2からなる層間絶縁膜６０によって覆われている。素子領域Ｒｅにおける層間絶縁膜６０には、ｐ型コンタクト電極７０に達するスルーホールが設けられている。スルーホールの内部にはＡｌからなるソース配線９０が設けられている。ソース配線９０は、層間絶縁膜６０の上まで引き出されている。
【００５５】
基板１０の裏面には、裏面電極８０が形成されている。層間絶縁膜６０およびソース配線９０の上にはパッシベーション膜１００が形成されている。
【００５６】
次に、本実施形態の半導体装置の製造方法の一例を、図５（ａ）から（ｊ）を参照しながら説明する。図５（ａ）から（ｊ）では、素子領域Ｒｅの主要部の図示を省略し、終端領域Ｒｔの周辺のみを示している。
【００５７】
図５（ａ）に示すように、低抵抗のｎ型ＳｉＣから構成される基板１０を準備する。次に図５（ｂ）に示すように、基板１０の上に、高抵抗のｎ-型のＳｉＣから構成されるｎ-層２２をエピタキシャル成長させる。さらにｎ-層２２の表面に高濃度のｎ+型のＳｉＣから構成されるｎ+層２１をエピタキシャル成長させる。ｎ+層２１の形成方法はエピタキシャル成長に限らず、ｎ-層２２の表層部にＮ（窒素）またはＰ（リン）イオンをイオン注入することで形成しても良い。これにより、ｎ+層２１およびｎ-層２２を含む炭化珪素層２０が基板１０上に形成される。
【００５８】
次に、図５（ｃ）に示すように、炭化珪素層２０に、マスク（図示せず）を用いて例えばＡｌまたはＢイオンを選択的にイオン注入することにより、リング領域３０およびｐウェル領域（図示せず）を形成する。続いて、炭化珪素層２０にＮ（窒素）またはＰ（リン）イオンを選択的にイオン注入することにより、ソース領域を形成する。
【００５９】
次に、図５（ｄ）に示すように、リング領域３０の上に、マスク（図示せず）を用いて例えばＡｌまたはＢイオンを選択的に注入することにより、素子領域Ｒｅにおけるｐウェル領域の内部に、ｐ型コンタクト層３５を形成する。イオン注入後に、マスクを除去して例えば温度１７００℃で活性化アニールを行う。
【００６０】
図５（ｅ）に示すように、例えば１２００℃の温度で熱酸化を行うことによって、ｎ+層２１の表面に熱酸化膜５０を形成する。その後、熱酸化膜５０の表面に、リンを７×１０20ｃｍ-3程度ドーピングした多結晶シリコン（図示せず）を堆積する。次いで、マスク（図示せず）を用いて、多結晶シリコンをドライエッチングによって除去することにより、所望の領域にゲート電極を形成する。続いて、ゲート電極の表面および炭化珪素層２０の表面を覆うように、例えば厚さ１．５μｍのＳｉＯ2からなる層間絶縁膜６０をＣＶＤ法によって堆積する。
【００６１】
次に、図５（ｆ）に示すように、マスク（図示せず）を用いてドライエッチングを行うことにより、層間絶縁膜６０のうちコンタクト電極７０（図５（ｇ）に示す）を形成する部分を除去して、開口を形成する。その後、図５（ｇ）に示すように、例えば厚さ５０ｎｍ程度のニッケル薄膜を層間絶縁膜６０に形成された開口内に形成する。次いで、不活性雰囲気内で例えば９５０℃、５分間の熱処理を行うことによって、ニッケルを、開口内に露出する炭化珪素と反応させる。その後、未反応のニッケル薄膜を除去することにより、ニッケルシリサイドからなるｐ型のコンタクト電極７０を形成する。このとき、同時にソースコンタクト電極（図示せず）も形成しておいてもよい。図５（ｈ）に示すように、基板１０の裏面全体にもニッケルを堆積しておき、上述の熱処理によって炭化珪素と反応させる。これにより、裏面電極８０を形成する。
【００６２】
続いて、図５（ｉ）に示すように、層間絶縁膜６０の上に、厚さ４μｍ程度のアルミニウム９０’を堆積する。次に、図５（ｊ）に示すように、アルミニウム９０’を所望のパターンにエッチングすることにより配線９０を形成する。この工程で、チップ端にゲート電極と接触するゲート配線（図示せず）も形成しておく。その後、例えば厚さ１μｍ程度のＳｉＮを堆積し、エッチングによって所望のパターンにすることにより、パッシベーション膜１００が得られる。以上の工程により、図４に示す半導体装置１０１が得られる。
【００６３】
図６（ａ）および（ｂ）に、ＴＣＡＤシミュレーションによるｎ+層２１の不純物濃度、厚さが耐圧に与える影響を計算した結果の一例を示している。図６（ａ）に示すシミュレーションでは、炭化珪素層２０の消失量を０（消失なし）、０．０５、０．１２５μｍに設定した場合の耐圧をそれぞれ求めた。耐圧値（Ｖｂｄ）はドレイン電流（Ｉｄ）が１×１０-10Ａのときの電圧値とした。図６（ａ）に示すように、ｎ+層２１がない構造で、０．１２５μｍのＳｉＣが表面から消失した場合、耐圧が２６３Ｖ劣化する。これに対し、ｎ+層２１の不純物濃度が５×１０16ｃｍ-3であり、厚さが０．２μｍである場合、０．１２５μｍの厚さのＳｉＣが表面から消失しても耐圧の劣化を２１６Ｖに抑制することができる。
【００６４】
また、図６（ｂ）に示すように、ｎ+層２１が厚くなると、耐圧(の初期値)が小さくなる。このため、ｎ+層２１の厚さは、ＳｉＣが表面から消失する量に対し大きくなりすぎない厚さに設定される。一方、ｎ+層２１の不純物濃度が１×１０17ｃｍ-3である場合、空乏層が十分に広がらないため、耐圧が劣化する。
【００６５】
上述したように、ｎ+層２１の厚さおよび不純物濃度の適切な値は、ｎ+層２１およびｎ-層２２に広がる空乏層の大きさおよび消失するＳｉＣの量に依存する。本願発明者の詳細な検討によれば、ｎ+層２１の不純物濃度はｎ-層２２の不純物濃度の２倍以上５倍以下、であり、厚さは０．１μｍ以上０．２μｍ以下である場合に、耐圧の劣化を効果的に抑制できることが分かった。
【００６６】
また、ｎ-層２２の不純物濃度および厚さを適切に設定することにより、例えば炭化珪素層２０の表面に高濃度のｎ+層２１があることによってｎ+層２１の周囲の空乏層が広がりにくくなる場合にも、オフ状態における耐圧を維持することができる。例えば、ｎ-層２２の不純物濃度を１×１０16ｃｍ-3とし、厚さを１０μｍとしてもよい。
【００６７】
このように、本実施形態の半導体装置は、炭化珪素層２０の表面にｎ+層２１を設ける。これにより、製造工程において炭化珪素層２０の表面からＳｉＣが消失することがあっても、消失したＳｉＣの厚さに応じて生じる耐圧ばらつきを抑制し得る。
【００６８】
特に、チップ面積縮小のため、ＦＬＲ領域が占める面積を可能な限り小さくするようＦＬＲ構造を設計する場合、最外周のリング領域を含む領域まで空乏層が到達しつつ所望の耐圧が達成できるよう設計される。最外周のリング領域において、ｎ+層が素子領域側にのみ配置される場合、最外周のリング領域から外側の領域に対して炭化珪素表面近傍の電界緩和効果が生じないため、その部分では炭化珪素表面が消失した場合の耐圧劣化のばらつきを抑制することができない。
【００６９】
これに対し本実施形態によれば、最外周のリング領域を含めて全てのリング領域の内側及び外側に第１不純物層であるｎ+層が配置されている。このため、上述したように炭化珪素層の表面が消失した場合の耐圧劣のばらつきを抑制する効果を確実に得ることができる。
【００７０】
図７は、本実施形態の変形例の構造を模式的に示す断面図である。図７に示す半導体装置１０１’は、炭化珪素層２０において、ｎ+層２１とｎ-層２２との間に、さらにｎ--層（第３不純物層）２３を備える。例えば、基板１０上に、炭化珪素層２０を形成する際に、ｎ-層２２と、ｎ--層２３と、ｎ+層２１とをこの順にエピタキシャル成長させることによって、半導体装置１０１’は、第１の実施形態の半導体装置１０１と同様の手順によって製造することができる。これにより、例えば炭化珪素層２０の表面に高濃度のｎ+層２１があることによってｎ+層２１の周囲の空乏層が広がりにくくなる場合にも、オフ状態における耐圧を十分に維持することができる。
【００７１】
図８は、ＴＣＡＤシミュレーションによって、ｎ+層２１およびｎ--層２３を設けた炭化珪素層２０におけるｎ--層２３の不純物濃度および厚さが耐圧に与える影響を計算した結果の一例を示している。ｎ+層２１の不純物濃度は５×１０16ｃｍ-3に設定し、厚さは０．２μｍに設定した。ＳｉＣの消失量を０（消失なし）、０．０５、０．１２５μｍに設定した場合の耐圧をそれぞれ求めた。
【００７２】
図８に示すように、ｎ--層２３の不純物濃度をｎ-層２２よりも小さくし、かつ厚さを十分に大きく設定することによって、炭化珪素層２０に形成される空乏層を広げ、ｎ+層２１がない構造と同等以上まで耐圧を向上させることができる。
【００７３】
本変形例において、ｎ--層２３の不純物濃度は例えば５×１０15ｃｍ-3以下としてもよい。
【００７４】
ｎ--層２３はｎ+層２１の下端に接し、かつリング領域３０およびｐウェル領域の下端よりも上に位置するように設けてもよい。つまり、リング領域３０は、ｎ+層２１およびｎ--層２３を貫通し、ｎ-層２２と接していてもよい。例えば、素子領域Ｒｅに配置されたｐウェル領域の下端とリング領域３０の下端とが同じ深さである場合には、ｎ--層２３の下端をｐウェル領域の下端よりも浅い構造とすることにより、素子のオン抵抗の増大を抑制することができる。
【００７５】
このように半導体装置１０１’によれば、高い耐圧を有し、かつ、半導体装置の製造途中におけるＳｉＣの消失による耐圧の低下のばらつきを抑制することができる。
【００７６】
（第２の実施形態）
図９Ａを参照しながら、本発明による半導体装置の第２の実施形態を説明する。図９Ａは、第２の実施形態の半導体装置１０２を模式的に示す断面図である。図９Ａに示すように、半導体装置１０２は、終端構造３１’を備えている点で第１の実施形態と異なる。具体的には、終端構造３１’は第１の実施形態とは異なる構造のリング領域３０’を含む。
【００７７】
図９Ａに示すように、リング領域３０’は、炭化珪素層２０の第１主面２０ｆに接する高濃度リング領域３０Ｈと、高濃度リング領域３０Ｈの底面３０’ｂに接する低濃度リング領域３０Ｌとを含む。高濃度リング領域３０Ｈと低濃度リング領域３０Ｌとは接している。
【００７８】
炭化珪素層２０の第１主面２０ｆと垂直な方向において、高濃度リング領域３０Ｈの厚さｔ３０Ｈは、ｎ+層２１の厚さｔ２１よりも大きい。つまり、高濃度リング領域３０Ｈはｎ+層２１を貫通してｎ-層２２と接している。高濃度リング領域３０Ｈおよび低濃度リング領域３０Ｌはそれぞれｐ型であり、高濃度リング領域３０Ｈの不純物濃度は、低濃度リング領域３０Ｌの不純物濃度の２倍以上である。
【００７９】
高濃度リング領域３０Ｈと低濃度リング領域３０Ｌとの境界および不純物濃度は以下のように決定される。図９Ｂは、リング領域３０’の、第１主面２０ｆを基準とする深さ方向の不純物濃度プロファイルを示している。図９Ｂに示すように、第１主面２０ｆの近傍において不純物濃度が最大（ａ）となる位置と、それより深くに位置する不純物濃度のピーク（ｂ）との間において、最も不純物濃度が小さくなる位置を、高濃度リング領域３０Ｈと低濃度リング領域３０Ｌとの境界と定義する。また、深くに位置する不純物濃度のピーク（ｂ）が複数ある場合には、隣り合う２つの不純物濃度ピーク値の比が最も大きくなるような一対のピークのうち、深い方に位置する不純物濃度ピークを不純物濃度のピーク（ｂ）と定義する。
【００８０】
この場合、高濃度リング領域３０Ｈの不純物濃度は、最大値（ａ）を持った領域で最大値の１／２以上の濃度を有している部分の平均濃度で定義される。同様に低濃度リング領域３０Ｌの不純物濃度は、ピーク値（ｂ）を持った領域でピーク値の１／２以上の濃度を有している部分の平均濃度で定義される。
【００８１】
例えば、炭化珪素層２０の第１主面２０ｆと垂直な方向において、高濃度リング領域３０Ｈの厚さｔ３０Ｈは、少なくとも１５ｎｍである。また、低濃度リング領域３０Ｌの厚さｔ３０Ｌは少なくとも１００ｎｍである。したがって、リング領域３０’全体の厚さは、１１５ｎｍ以上である。
【００８２】
半導体装置１０２によれば、終端領域Ｒｔに高濃度リング領域３０Ｈと低濃度リング領域３０Ｌを有している。このため、高濃度リング領域３０Ｈと低濃度リング領域３０Ｌとの不純物濃度の差を利用して、リング領域３０’に印加される電界を、高濃度リング領域３０Ｈの下方に位置する低濃度リング領域３０Ｌに分散させることができる。また、リング領域３０’の下方全体による電界分散効果により、リング領域３０’の角に集中する電界を緩和することができる。したがって、１層のリング領域を有する場合と比べて、耐圧低下を抑制することができる。
【００８３】
半導体装置１０２は、リング領域３０’の形成を除いて、第１の実施形態の半導体装置１０１と同様の手順によって製造することができる。具体的には、図５（ｃ）に示すように、マスク（図示せず）を用いて、例えば、図９Ｂに示すような不純物濃度プロファイルとなるように、炭化珪素層２０へＡｌまたはＢイオンを注入する。これにより、高濃度リング領域３０Ｈおよび低濃度リング領域３０Ｌを含むリング領域３０’とｐウェル領域（図示せず）とが形成される。つまり、同一のマスクを用い、マスクと基板１０との位置合わせを１回行うことによって、高濃度リング領域３０Ｈおよび低濃度リング領域３０Ｌを形成することができる。以降の工程は、第1の実施形態の半導体装置１０１の製造工程と同様に行うことができる。このような工程によれば、高濃度リング領域３０Ｈおよび低濃度リング領域３０Ｌが、同一の工程内で同時に形成でき、製造プロセスの簡便化を図ることができる。また、第１主面２０ｆから見て、炭化珪素層２０の終端領域Ｒｔ内の同じ位置に、高濃度リング領域３０Ｈと低濃度リング領域３０Ｌを確実に形成することができる。
【００８４】
本実施形態の半導体装置１０２においても、第１の実施形態と同様、耐圧低下を抑制するために、ｎ+層２１とｎ-層２２との間に、さらにｎ--層（第３不純物層）を設けてもよい。図１０に示す半導体装置１０２’は、第１の実施形態と同様、炭化珪素層２０において、ｎ+層２１とｎ-層２２との間に、さらにｎ--層（第３不純物層）２３を備えている。
【００８５】
図１０に示すように、高濃度リング領域３０Ｈと低濃度リング領域３０Ｌとの境界は、ｎ--層（第３不純物層）２３内に位置しており、ｎ--層（第３不純物層）２３は、高濃度リング領域３０Ｈおよび低濃度リング領域３０Ｌの両方に接している。
【００８６】
ｎ--層２３の不純物濃度はｎ-層２１の不純物濃度よりも低く、５×１０15ｃｍ-3以下であってもよい。ｎ--層２３はｎ+層２１の下端に接し、ｎ--層２３の上面は高濃度リング領域３０Ｈの下面よりも上に位置することが好ましい。これにより、素子のオン抵抗の増大を抑制することができる。
【００８７】
このようにｎ--層２３を設けることによって、炭化珪素層２０に形成される空乏層を広げ、ｎ+層２１がない構造と同等以上まで耐圧を向上させることができる。
【００８８】
以上、本発明を、第１および第２の実施形態を例示することにより説明してきたが、本発明は、上述した実施形態に限定されることなく、種々の改変が可能である。例えば、基板１０の導電型はｎ+であるが、素子領域にＩＧＢＴを形成する場合、基板１０の導電型はｐ+となる。
【産業上の利用可能性】
【００８９】
本願に開示された半導体装置および半導体装置の製造方法によれば、終端構造の耐圧ばらつきを抑制させることにより、高耐圧なＳｉＣ半導体装置を安定的に提供することができる。したがって、本願に開示された半導体装置および半導体装置の製造方法は、種々のＳｉＣ半導体装置に適用可能であり、特に、パワー素子として用いられるＳｉＣ半導体装置に好適に用いられる。
【符号の説明】
【００９０】
１０  基板
２０  炭化珪素層
２１  ｎ+層
２２  ｎ-層
２３  ｎ--層
３０、３０’  リング領域
３０Ｈ  高濃度リング領域
３０Ｌ  低濃度リング領域
３１、３１’  終端構造
３３  表層部
３５  ｐ型コンタクト層
５０  熱酸化膜
６０  層間絶縁膜
７０  ｐ型コンタクト電極
８０  裏面電極
９０  配線
１００  パッシベーション膜
【要約】
半導体装置は、第１主面および第２主面を有し、素子領域と、前記第１主面において素子領域を囲む終端領域とを有する第１導電型の炭化珪素層を備え、炭化珪素層は、第１主面に接する第１導電型の第１不純物層と、第１不純物層よりも第２主面側に位置する第１導電型の第２不純物層とを含み、終端領域は、第１主面から所定の深さを有する表層部に、第１不純物層の一部と、第２不純物層の一部と、第１不純物層を突き抜け、第２不純物層に達する第２導電型のリング領域とを含む終端構造とを有し、第１不純物層の不純物濃度は、第２不純物層２２の不純物濃度の２倍以上５倍以下であり、第１主面の法線方向からみて、リング領域の内側及び外側に接する位置に、第１不純物層が配置されている。【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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