(57)【特許請求の範囲】
【請求項１】
薄膜トランジスタの半導体層に用いられ、Ｉｎ、Ｚｎ、およびＳｎの金属元素を含むＩｎ−Ｚｎ−Ｓｎ酸化物と；前記Ｉｎ−Ｚｎ−Ｓｎ酸化物の上部に表面層と、前記表面層の上に保護膜と、を有しており、
前記保護膜形成前の表面層をＸ線光電子分光法（ＸＰＳ）で検出し、酸素の１ｓ電子（Ｏ１ｓ）に帰属するピークエネルギーの強度をピーク分離によって求めたとき、下記式（１）の関係を満足することを特徴とする薄膜トランジスタ構造。
Ｂ／(Ａ＋Ｂ)≧０．３３ ・・・ （１）
式中、
Ａは、金属元素と結合するＯ１ｓのピークエネルギーの強度であり、
Ｂは、Ｃおよび／またはＨの非金属元素と結合するＯ１ｓのピークエネルギーの
強度を意味する。
【請求項２】
前記Ｉｎ−Ｚｎ−Ｓｎ酸化物に含まれるＺｎおよびＳｎの含有量（原子％）をそれぞれ、［Ｚｎ］および［Ｓｎ］としたとき、
［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）の比は０．６以上である請求項１に記載の薄膜トランジスタ構造。
【請求項３】
前記Ｉｎ−Ｚｎ−Ｓｎ酸化物に含まれるＩｎの含有量（原子％）を［Ｉｎ］としたとき、［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］＋［Ｉｎ］）の比は０．８３以下である請求項１または２に記載の薄膜トランジスタ構造。
【請求項４】
前記Ｉｎ−Ｚｎ−Ｓｎ酸化物に含まれるＩｎ、Ｚｎ、およびＳｎの含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｓｎ］としたとき、
［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）の比は０．０５以上、０．３以下である請求項１〜３のいずれかに記載の薄膜トランジスタ構造。
【請求項５】
前記表面層の厚さは１０ｎｍ以下である請求項１〜４のいずれかに記載の薄膜トランジスタ構造。
【請求項６】
請求項１〜５のいずれかに記載の薄膜トランジスタ構造を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる薄膜トランジスタ（ＴＦＴ）の半導体層用酸化物を備えた薄膜トランジスタ、および表示装置に関するものである。
【背景技術】
【０００２】
アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
【０００３】
酸化物半導体のなかでも、特にインジウム、ガリウム、亜鉛、および酸素からなるアモルファス酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ、以下「ＩＧＺＯ」と呼ぶ場合がある。）は、非常に高いキャリア移動度を有するため、好ましく用いられている。例えば非特許文献１および２には、Ｉｎ：Ｇａ：Ｚｎ＝１．１：１．１：０．９（原子％比）のＩＧＺＯ半導体薄膜を薄膜トランジスタ（ＴＦＴ）の半導体層（活性層）に用いたものが開示されている。一方、ＴＦＴの更なる高性能化に向けて、ＩＧＺＯを超える極めて高い移動度を有する酸化物半導体の提供が切望されている。例えば、非特許文献３および４に記載のインジウム、亜鉛、スズ、および酸素からなるアモルファス酸化物（Ｉｎ−Ｚｎ−Ｓｎ−Ｏ、以下「ＩｎＺＴＯ」と呼ぶ場合がある。）では、ＩＧＺＯを上回る移動度特性が示されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】固体物理、ＶＯＬ４４、Ｐ６２１（２００９）
【非特許文献２】Ｎａｔｕｒｅ、ＶＯＬ４３２、Ｐ４８８（２００４）
【非特許文献３】Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、Ｖｏｌ．９５、０７２１０４（２００９）
【非特許文献４】Ｔｈｅ  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｔｈｅ  １７th  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｄｉｓｐｌａｙ  Ｗｏｒｋｓｈｏｐｓ（ＩＤＷ’１０）、ＡＭＤ５／ＯＬＥＤ６−２、ｐ６３１（２０１０）
【非特許文献５】Ｊ．  Ｐａｒｋら、Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．，  １９９３，０５３５０５（２００８）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
酸化物半導体を薄膜トランジスタ（ＴＦＴ）の半導体層として用いる場合、キャリア濃度が高いだけでなく、ＴＦＴのスイッチング特性（トランジスタ特性）に優れていることが要求される。具体的には、移動度が高いことに加えて、（１）オン電流（ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流）が高く、（２）オフ電流（ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流）が低く、（３）ＳＳ（Ｓｕｂｔｈｒｅｓｈｏｌｄ  Ｓｗｉｎｇ、サブスレッショルド  スィング、ドレイン電流を１桁あげるのに必要なゲート電圧）値が低く、（４）電圧や光照射の負荷を長時間加えた場合に閾値（ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧であり、閾値電圧とも呼ばれる）が変化せず安定であり（基板面内で均一であることを意味する）、などが要求される。
【０００６】
更に酸化物半導体を半導体層として用いる場合、ＴＦＴの製造過程において酸化物半導体の表面が大きなダメージを受けて酸素の脱離などの欠陥が発生し、閾値電圧の大幅なシフトやスイッチング特性の低下が生じるため、成膜時における酸化物半導体表面のダメージ耐性の向上も要求される。これらのダメージは、例えば、酸化物半導体の上部に保護膜やソース・ドレイン電極などを形成するときに見られる。以下、保護膜形成時に酸化物半導体の表面が被るダメージについて詳しく説明する。
【０００７】
保護膜は、ＴＦＴ特性を安定して得るために酸化物半導体の表面（上部）に形成されるものである。保護膜としては、一般的にＳｉＯX、ＳｉＮX、ＳｉＯＮ、ＡｌＯXなどの絶縁体酸化物膜が多く用いられる。
【０００８】
上記保護膜の形成には、通常、プラズマＣＶＤ法やスパッタリング法などが用いられる。例えばプラズマＣＶＤ法によってＳｉＯXの保護膜を形成する方法として、ＳｉＨ4とＮ2Ｏの混合ガスを工業用周波数１３．５６ＭＨｚの高周波プラズマ中で反応させてＳｉＯXを形成し、酸化物半導体膜上に堆積させるなどの方法が行なわれている。
【０００９】
しかし、プラズマＣＶＤ法で保護膜を成膜する際、プラズマにより高速化されたラジカルや分子が酸化物半導体の表面に衝突するため、酸化物半導体表面に欠陥（代表的には、後記する酸素の脱離など）が形成されることがある。このような酸化物半導体表面の欠陥は、スパッタリング法を用いたときも同様に見られる。具体的には、プラズマＣＶＤやスパッタリング法による保護膜成膜時に使用するガス成分や、スパッタリングされて高速に加速した分子などが酸化物半導体の表面に衝突し、当該酸化物半導体中の酸素が脱離する現象が発生する。その結果、酸化物半導体層の表面が導通化するなどの問題が生じる。これは、おそらく酸化物半導体表面に生成される酸素欠損が電子ドナーとなるためと推察される。酸素脱離に代表される酸化物半導体表面の欠陥は、酸化物半導体膜中にキャリアを過剰に増加させる原因となり、酸化物膜が導体化してスイッチング特性を示さなくなったり、閾値電圧が大きく負側へシフトしたりするなど、ＴＦＴ特性に深刻な影響を与える。
【００１０】
そこで、保護膜形成時における酸化物半導体表面の欠陥（ダメージ）に伴うＴＦＴ特性の低下を防止するため、非特許文献５には、保護膜を形成する直前にＮ2Ｏプラズマを酸化物半導体表面に照射し、酸化物半導体表面を予め、過剰酸化させる方法が提案されている。しかし、この方法は、Ｎ2Ｏプラズマ処理条件（投入電力、時間、基板温度など）の調整が難しいうえ、保護膜の成膜条件や酸化物半導体薄膜の膜質、更には酸化物半導体の膜質ごとにＮ2Ｏプラズマ処理条件が変わるため、チューニングが非常に困難であるという問題を抱えている。また、プロセスマージンも広くないため、大型の基板でＴＦＴを作製する際、基板面内に不均一な分布（面内バラツキ）が生じたり、バッチごとに特性が変化するなどして歩留まりが低下する恐れがある。更に上記方法では、保護膜形成前にＮ2Ｏプラズマ処理工程を追加する必要があるため、Ｎ2Ｏプラズマ処理用チャンバーの新規設置、生産性の低下、生産コストの増加などといった問題もある。
【００１１】
本発明は上記事情に鑑みてなされたものであり、その目的は、酸化物半導体上の保護膜形成時などにおける酸化物半導体表面の欠陥（ダメージ）に伴うＴＦＴ特性の劣化を、簡易に且つ確実に低減することができ、製造コストの低減化、生産性および歩留まりの向上を実現できる新規な技術を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決することのできた本発明の薄膜トランジスタ構造は、薄膜トランジスタの半導体層に用いられ、Ｉｎ、Ｚｎ、およびＳｎの金属元素を含むＩｎ−Ｚｎ−Ｓｎ酸化物と；前記Ｉｎ−Ｚｎ−Ｓｎ酸化物の上部に表面層と、を有しており、保護膜形成前の表面層をＸ線光電子分光法（ＸＰＳ）で検出し、酸素の１ｓ電子（Ｏ１ｓ）に帰属するピークエネルギーの強度をピーク分離によって求めたとき、下記式（１）の関係を満足するところに要旨を有するものである。
Ｂ／（Ａ＋Ｂ）≧０．３３  ・・・  （１）
式中、
Ａは、金属元素と結合するＯ１ｓのピークエネルギーの強度であり、
Ｂは、Ｃおよび／またはＨの非金属元素と結合するＯ１ｓのピークエネルギーの
強度を意味する。
【００１３】
本発明の好ましい実施形態において、前記Ｉｎ−Ｚｎ−Ｓｎ酸化物に含まれるＺｎおよびＳｎの含有量（原子％）をそれぞれ、［Ｚｎ］および［Ｓｎ］としたとき、［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）の比は０．６以上である。
【００１４】
本発明の好ましい実施形態において、前記Ｉｎ−Ｚｎ−Ｓｎ酸化物に含まれるＩｎの含有量（原子％）を［Ｉｎ］としたとき、［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］＋［Ｉｎ］）の比は０．８３以下である。
【００１５】
本発明の好ましい実施形態において、前記Ｉｎ−Ｚｎ−Ｓｎ酸化物に含まれるＩｎ、Ｚｎ、およびＳｎの含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｓｎ］としたとき、［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）の比は０．０５以上、０．３以下である。
【００１６】
本発明の好ましい実施形態において、前記表面層の厚さは１０ｎｍ以下である。
【００１７】
本発明には、上記のいずれかに記載の薄膜トランジスタ構造を備えた表示装置も包含される。
【発明の効果】
【００１８】
本発明によれば、ＴＦＴの製造過程において酸化物半導体の上部に保護膜やソース−ドレイン電極などを形成したときに生じる酸化物半導体表面の欠陥（ダメージ）に伴うＴＦＴ特性の劣化を低減することが可能な、ＩｎＺＴＯ半導体を備えたＴＦＴを提供することができた。詳細には、酸化物半導体の形成後、保護したいプロセスの直前（例えば保護膜やソース−ドレイン電極などを形成する直前）に、当該酸化物半導体表面を例えば所定時間加熱保持するなどの簡易処理を行なうだけで、上記ダメージを有効に防止できる所定の表面層（Ｉｎ、Ｚｎ、Ｓｎのほか、Ｏ、Ｃ、およびＨを更に含む）を簡便に作製することができた。本発明の薄膜トランジスタを用いれば、酸化物半導体表面のダメージが低減されるため、ＴＦＴのスイッチング特性（ＴＦＴ特性）に優れ、安定で信頼性の高い表示装置が得られる。また、従来のように保護膜形成前の前処理（Ｎ2Ｏプラズマ処理など）を行なったとしてもＮ2Ｏプラズマ照射による基板面内のバラツキを低減可能である。
【図面の簡単な説明】
【００１９】
【図１】図１は、実施形態の製造過程における薄膜トランジスタの構成を説明するための概略断面図である。
【図２】図２は、［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）の比が異なるＩｎＺＴＯ膜を有する各試料についてＸＰＳを行なった結果（Ｏ１ｓのピークエネルギーの強度ＡおよびＢ）を示す図である。
【図３】図３は、［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）の比が０．７５のＩｎＺＴＯ膜を有する試料について、Ｏ１ｓ光電子の取出し角度を変化させて表面層形成前後のＸＰＳを行なった結果を示す図である。
【図４Ａ】図４Ａは、［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）の比が０．５または０．６のＩｎＺＴＯ膜を有する各試料について、表面層の有無によって保護膜形成後のＴＦＴ特性がどのように変化するかを示す図である。
【図４Ｂ】図４Ｂは、［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）の比が０．７５または０．８のＩｎＺＴＯ膜を有する各試料について、表面層の有無によって保護膜形成後のＴＦＴ特性がどのように変化するかを示す図である。
【発明を実施するための形態】
【００２０】
本発明者らは、Ｉｎ、Ｚｎ、およびＳｎを含むＩｎ−Ｚｎ−Ｓｎ酸化物（以下、「ＩｎＺＴＯ」で代表させる場合がある。）をＴＦＴの活性層（半導体層）に用いたとき、酸化物半導体の上部に保護膜やソース−ドレイン電極などを形成したときに生じる酸化物半導体表面の欠陥（ダメージ）に伴うＴＦＴ特性の劣化を、簡易且つ確実に低減できる技術を提供するため、検討を重ねてきた。その結果、ＴＦＴの製造過程において、ＩｎＺＴＯの上部に、所定の表面層、具体的には、Ｉｎ、Ｚｎ、およびＳｎの金属元素と、Ｏ、Ｃ、Ｈの非金属元素とを含み、保護膜形成前の表面層をＸ線光電子分光法（Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ、ＸＰＳ）で検出し、酸素の１ｓ電子（Ｏ１ｓ）に帰属するピークエネルギーの強度をピーク分離によって求めたとき、下記式（１）の関係を表面層を設ければ所期の目的が達成されることを見出した。このような表面層は、例えば、ＩｎＺＴＯの形成後、保護したいプロセスの直前（例えば保護膜やソース−ドレイン電極などを形成する直前）に、当該ＩｎＺＴＯの表面を適切な雰囲気下で加熱保持したり、適切な溶剤を塗布するなどの簡易処理によって形成されるものであり、好ましくは、当該表面層の下に配置されるＩｎＺＴＯに含まれる金属元素の組成を適切に制御することによって、表面層形成による上記作用が有効に発揮されることを見出し、本発明を完成した。
【００２１】
以下、本発明について詳しく説明する。
【００２２】
本発明の薄膜トランジスタ構造は、基板側から順に、（Ａ）Ｉｎ−Ｚｎ−Ｓｎ酸化物と、（Ｂ）表面層と、を有している。本発明の特徴部分は、所定の要件を満足する（Ｂ）を設けたところにある。
【００２３】
詳細には本発明の薄膜トランジスタ構造は、（Ａ）薄膜トランジスタの半導体層に用いられ、Ｉｎ、Ｚｎ、およびＳｎの金属元素を含むＩｎ−Ｚｎ−Ｓｎ酸化物と、前記Ｉｎ−Ｚｎ−Ｓｎ酸化物の上部に（Ｂ）表面層を有しており、保護膜形成前の表面層をＸ線光電子分光法（ＸＰＳ）で検出し、酸素の１ｓ電子（Ｏ１ｓ）に帰属するピークエネルギーの強度をピーク分離によって求めたとき、酸素の１ｓ電子（Ｏ１ｓ）に帰属するピークエネルギーの強度が、下記式（１）の関係を満足するところに特徴がある。
Ｂ／（Ａ＋Ｂ）≧０．３３  ・・・  （１）
式中、
Ａは、金属元素と結合するＯ１ｓのピークエネルギーの強度であり、
Ｂは、Ｃおよび／またはＨの非金属元素と結合するＯ１ｓのピークエネルギーの
強度を意味する。
【００２４】
本明細書では、Ｉｎ−Ｚｎ−Ｓｎ酸化物に含まれるＩｎ、Ｚｎ、およびＳｎの含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］および［Ｓｎ］とする。また、［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）で表わされるＺｎ比を単に「Ｚｎ比」と呼び、一方、全金属元素中に含まれるＺｎの比（［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］＋［Ｉｎ］）の比）を特に「全金属元素中のＺｎ比」と呼び、両者を区別する場合がある。また、全金属元素中に含まれるＩｎの比（［Ｉｎ］／（［Ｚｎ］＋［Ｓｎ］＋［Ｉｎ］）の比）を特に「全金属元素中のＩｎ比」と呼ぶ場合がある。
【００２５】
また、本明細書において「酸化物半導体表面のダメージ耐性に優れる」とは、ＴＦＴの製造過程において、酸化物半導体の上部に保護膜やソース−ドレイン電極などを形成したときに生じる酸化物半導体表面の欠陥（ダメージ）に伴うＴＦＴ特性の低下が抑制され、保護膜などの形成後も良好なＴＦＴ特性（スイッチング特性）を有することを意味する。ここで「良好なＴＦＴ特性を有する」とは、閾値電圧、移動度、およびＳＳ値を後記する実施例に記載の方法で測定したとき、良好な特性を有するものを意味する。
【００２６】
以下、各要件について詳しく説明する。
【００２７】
（Ａ）Ｉｎ−Ｚｎ−Ｓｎ酸化物について
上記Ｉｎ−Ｚｎ−Ｓｎ酸化物は、トランジスタの半導体層に用いられ、Ｉｎ、Ｚｎ、およびＳｎの金属元素を含むものである。上記Ｉｎ−Ｚｎ−Ｓｎ酸化物を構成する金属元素（Ｉｎ、Ｚｎ、Ｓｎ）について、各金属間の比率は、これら金属を含む酸化物がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されないが、所定の表面層を形成するためには、各金属元素の組成比が適切に制御されていることが好ましい。
【００２８】
すなわち、本発明者らは、ＩｎＺＴＯを構成する金属元素が、ＴＦＴ特性や酸化物半導体表面のダメージなどに対してどのような影響を及ぼすかについて詳細な検討を行なった。その結果、（ア）Ｚｎ比は、成膜時に酸化物半導体表面が被るダメージなどを緩和し、酸化物半導体表面のダメージ耐性向上に有用な表面層（詳細は後述する。）の形成に大きく寄与していること、（イ）一方、全金属元素中のＺｎ比が多くなると、エッチングレートが速くなり、ウェットエッチングの制御が困難になることが判明した。また、（ウ）Ｉｎは移動度の向上に寄与する元素であるが、多量に添加するとスイッチング特性が著しく低下し、この低下を防ぐために酸素分圧を高くするとスパッタレートが低下するなどの問題が生じることから、ＴＦＴ特性とスパッタレートの両方を良好に発揮させるためには、全金属元素中のＩｎ比を適切に制御することが有効であることが判明した。
【００２９】
まず、［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）の比（Ｚｎ比）は０．６以上であることが好ましい。これにより、所望の表面層が形成されるため、酸化物半導体表面のダメージ耐性が向上し、良好なＴＦＴ特性が得られる。より好ましいＺｎ比は０．６３以上であり、更に好ましくは０．６５以上である。なお、Ｚｎ比の上限は、後記する全金属元素中のＺｎ比との関係で適切に制御することが好ましい。
【００３０】
また、［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］＋［Ｉｎ］）の比（全金属元素中のＺｎ比）は０．８３以下であることが好ましい。これにより、良好なウェットエッチング性が得られる。ウェットエッチング性の観点からすれば、全金属元素中のＺｎ比は小さい程良く、例えば、０．８以下であることがより好ましく、０．７５以下であることが更に好ましい。なお、全金属元素中のＺｎ比の下限は、上述したＺｎ比との関係で適切に制御することが好ましい。
【００３１】
また、［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）の比（全金属元素中のＩｎ比）は０．０５以上、０．３以下であることが好ましい。Ｉｎは移動度の向上に寄与する元素であり、全金属元素中の好ましいＩｎ比を０．０５以上とすることにより、高い移動度を確保できる。全金属元素中のより好ましいＩｎ比は０．１以上であり、更に好ましくは０．１５以上である。しかしながら、全金属元素中のＩｎ比が高くなると、閾値電圧が大きな負の値となるため、酸素分圧を高くして閾値電圧を高める必要があるが、酸素分圧の増加につれ、スパッタレートは低下する。ＴＦＴがスイッチングし、しかも高いスパッタレートを確保するためには、全金属元素中のＩｎ比を０．３以下とすることが好ましい。全金属元素中のＩｎ比は、より好ましくは０．２８以下であり、更に好ましくは０．２５以下である。
【００３２】
（Ｂ）表面層について
表面層は、前述したＩｎＺＴＯの表面（最表面）に形成されている。上記ＩｎＺＴＯ（厚さはおおむね、３０〜２００ｎｍ）に対し、表面層の厚さは、おおむね、１０ｎｍ以下であることが好ましい。表面層の厚さが１０ｎｍを超えると、例えばソース−ドレイン電極と半導体間のコンタクト抵抗が上昇するなどの問題が生じる。なお、表面層形成による上記作用を有効に発揮させるためには、表面層の厚さを１ｎｍ以上とすることが好ましい。表面層の厚さは、１ｎｍ以上５ｎｍ以下であることがより好ましい。
【００３３】
上記表面層は、保護膜形成前の表面層をＸ線光電子分光法（ＸＰＳ）で検出し、酸素の１ｓ電子（Ｏ１ｓ）に帰属するピークエネルギーの強度をピーク分離によって求めたとき、下記式（１）の関係を満足するものである。
Ｂ／（Ａ＋Ｂ）≧０．３３  ・・・  （１）
式中、
Ａは、金属元素と結合するＯ１ｓのピークエネルギーの強度であり、
Ｂは、Ｃおよび／またはＨの非金属元素と結合するＯ１ｓのピークエネルギーの
強度を意味する。
【００３４】
ＸＰＳは、Ｘ線照射により放出される光電子のエネルギー分布を測定し、試料表面（数ｎｍ程度の深さ）の元素の種類・存在量・化学結合などを非破壊的に検出できる方法として知られている。本発明者らの実験結果によれば、保護膜形成前の表面層をＸＰＳで検出したときの酸素（Ｏ）の結合状態は、酸化物半導体表面のダメージ耐性と密接な相関関係を有していることが判明した。詳細には、酸素の１ｓ電子（Ｏ１ｓ光電子）に帰属するピークエネルギー（Ｏ１ｓ）について、ＩｎＺＴＯの金属成分と結合するＯ１ｓ光電子のピークエネルギーＡと、表面層の非金属成分と結合するＯ１ｓ光電子のピークエネルギーＢと、で表わされるＱ値［Ｂ／（Ａ＋Ｂ）］は、酸化物半導体表面のダメージ耐性向上に極めて有用な指標となり得ることが、本発明者らによる数多くの基礎実験によって明らかになった。
【００３５】
上式（１）において、Ａは、保護膜形成前の表面層を構成する金属元素と結合するＯ１ｓのピークエネルギーの強度である。金属元素と結合するＯ１ｓには、金属元素のみと結合するもの［例えば、金属元素の酸化物（酸化Ｉｎ、酸化Ｚｎ、酸化Ｓｎ）］が含まれる。よって、金属元素とＯ以外の非金属元素（Ｃ、Ｈなど）と結合するもの［例えば、金属元素の水酸化物（水酸化Ｉｎ、水酸化Ｚｎ、水酸化Ｓｎ）など］は、後記するＢに含まれる。上記Ａは、おおむね、５３０ｅＶ近傍に検出されるものである。厳密な検出位置は、金属元素との結合状態やＸＰＳの測定条件などによっても相違するが、おおむね、５３０ｅＶ±０．５ｅＶの範囲内である。
【００３６】
また、Ｂは、保護膜形成前の表面層に含まれる非金属元素と結合するＯ１ｓのピークエネルギーの強度である。上記非金属元素は、Ｏと、Ｃおよび／またはＨを含む。詳細には、表面層には、Ｏ、Ｃ、Ｈの全てが含まれていても良いし、あるいは、ＯとＣまたはＯとＨが含まれていても良い。例えばＣＯ、ＣＯＨ、ＣＯＯＨ、ＯＨなどが例示される。更にＢには、金属元素とＯ以外の非金属元素（Ｃ、Ｈなど）と結合するもの［例えば、金属元素の水酸化物（水酸化Ｉｎ、水酸化Ｚｎ、水酸化Ｓｎ）など］も含まれる。非金属元素と結合するＯ１ｓには、金属元素のみと結合するものは含まれず、これは、前述したＡに含まれる。上記Ｂは、おおむね、５３１．５ｅＶ近傍に検出されるものである。厳密な検出位置は、金属元素との結合状態やＸＰＳの測定条件などによっても相違するが、おおむね、５３１．５ｅＶ±０．５ｅＶの範囲内である。
【００３７】
繰り返し述べるように、上式（１）で表わされる「Ｂ/（Ａ＋Ｂ）」の比（Ｑ値）は、酸化物半導体表面のダメージ耐性の向上と密接に関連するパラメータとして、本発明者らによる数多くの基礎実験によって導き出されたものである。Ｑ値は０．３３以上であれば、上記特性が向上することが実証された（後記する実施例を参照）。Ｑ値は大きい程良く、例えば０．３５以上であることが好ましく、０．４以上であることがより好ましい。しかしながら、Ｑ値が高くなると、例えばソース−ドレインと半導体間のコンタクト抵抗が上昇するなどの問題が生じるため、２．５以下とすることが好ましい。より好ましいＱ値は２．３以下であり、更に好ましくは２．０以下である。
【００３８】
ここで、本発明で用いられるＸＰＳの測定条件は以下の通りである。
Ｘ線源：Ａｌ  Ｋα（１４８６．６ｅＶ）
光電子の取り出し角：４５°
【００３９】
上記Ｑ値の決定に当たり、大きな影響を及ぼすのは、上述したＸ線源の種類と光電子取り出し角の二つである。光電子の取り出し角が小さくなる程、最表面近傍に存在する光電子のエネルギー分布が、より多く検出されるため、Ｑ値は光電子取り出し角によって大きく変化する。なお、Ｑ値の測定に当たり、光電子の取り出し角は４５°とするが、厳密に４５°とする必要はなく、４５°±１０°の範囲内であれば許容される。
【００４０】
上記Ｑ値は、測定装置などによる影響は殆ど受けない。後記する実施例では、測定装置として、ＵＬＶＡＣ  ＰＨＩ社製のＱｕａｎｔｅｒａ  ＳＸＭを用いたが、本発明では、これに限定する趣旨ではなく、他の検出装置を用いたときであっても、Ｑ値を０．３３以上とすることにより、酸化物半導体表面のダメージ耐性が向上する。
【００４１】
尚、上記表面層は、（Ａ）ＩｎＺＴＯに由来するＩｎ、Ｚｎ、およびＳｎの金属元素の他に、Ｏ、Ｃ、Ｈの非金属元素を更に含んでいるものとなる。この非金属元素は、表面層の形成過程（詳細は後述する。）において（Ａ）ＩｎＺＴＯの最表面に導入されるものである。ここで、上記非金属元素は、少なくともＯを含むと共に、ＣおよびＨについては、いずれか一方が含まれていれば良い。また、表面層中の金属元素の組成は、前述した（Ａ）ＩｎＺＴＯの好ましい組成と、一致していても良いし、若干異なっていても良い。表面層の形成条件によって表面層中の金属元素の比率は、若干変動し得るからである。
【００４２】
このような表面層をＩｎＺＴＯの表面に設ければ、保護膜形成時やソース・ドレイン電極形成時などのプラズマなどによるダメージが低減されるため、酸化物半導体表面のダメージ耐性が向上する。すなわち、プラズマＣＶＤ法やスパッタリング法で保護膜などを成膜する際、プラズマにより高速化されたラジカルや分子が酸化物半導体表面に衝突することにより、表面に酸素欠陥が形成され、ＴＦＴ特性の劣化を招く。本発明では、好ましくは適切な組成比で構成されるＩｎＺＴＯをＴＦＴの半導体層に用いることにより、表面に所望の表面層（母材成分である金属Ｚｎ、Ｓｎ、Ｉｎに加えてＯ、Ｃ、Ｈから構成される）を形成することができ、プラズマなどのダメージにより形成される酸化物表面の酸素欠陥を抑制することができる。
【００４３】
上記表面層を形成するには、酸化物半導体を形成した後、保護したいプロセスの直前（例えば保護膜やソース−ドレイン電極などを形成する直前）に、当該酸化物半導体の表面を、適切な雰囲気（温度、湿度などを制御）で所定の時間保持したり、適切な溶剤を塗布するなどの処理を行なう。本発明では、従来のように保護膜形成前の前処理（Ｎ2Ｏプラズマ処理など）を行なったとしてもＮ2Ｏプラズマ照射による基板面内のバラツキを低減可能である。
【００４４】
（Ｃ）保護膜
保護膜は、ＴＦＴ特性を安定して確保するために酸化物半導の表面（上部）に形成されるものである。本発明に用いられる保護膜の種類は特に限定されず、表示装置に通常用いられるものを用いることができるが、例えば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯＮなどを用いることが好ましい。
【００４５】
以上、本発明の薄膜トランジスタについて説明した。
【００４６】
本発明に用いられる酸化物（ＩｎＺＴＯ）は、スパッタリング法にてスパッタリングターゲット（以下「ターゲット」ということがある。）を用いて成膜されるものである。塗布法などの化学的成膜法によって酸化物を形成することもできるが、スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。
【００４７】
スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のスパッタリングターゲットを用いることが好ましく、これにより、組成ズレの恐れがなく、所望の成分組成の薄膜を形成することができる。
【００４８】
あるいは、組成の異なる二つのターゲットを同時放電するコスパッタ法（Ｃｏ−Ｓｐｕｔｔｅｒ法）を用いても成膜しても良く、放電の際にそれぞれのターゲットにかかる投入電力密度を調整することで、所望の組成の酸化物半導体膜を成膜することができる。例えば、Ｉｎ2Ｏ3、ＺｎＯ、ＳｎＯ2などのターゲットまたはそれらの混合物のターゲットを同時放電させることによって、ＩｎＺＴＯ膜を得ることができる。
【００４９】
上記ターゲットは、例えば粉末焼結法方法によって製造することができる。
【００５０】
上記ターゲットを用いてスパッタリングするに当たっては、基板温度を室温とし、全雰囲気ガスに対する酸素の添加量（酸素分圧）を適切に制御して行なうことが好ましい。酸素量は、例えば、スパッタリング成膜時におけるプロセスガス中の酸素添加量を調整することにより制御することができる。
【００５１】
具体的には、スパッタリング装置の構成やターゲット組成などに応じて適切に制御すれば良いが、スパッタリング時の酸素分圧は、おおむね、酸化物半導体のキャリア密度が１０15〜１０16ｃｍ-3となるように酸素量を制御することが好ましい。後記する実施例における酸素添加量は、添加流量比でＯ2／（Ａｒ＋Ｏ2)＝２％とした。
【００５２】
上記のようにして成膜される酸化物の好ましい膜厚は３０ｎｍ以上２００ｎｍ以下であり、より好ましくは３０ｎｍ以上１５０ｎｍ以下である。
【００５３】
本発明には、上記酸化物をＴＦＴの半導体層として備えたＴＦＴも包含される。ＴＦＴは、基板上に、ゲート電極、ゲート絶縁膜、上記酸化物の半導体層、ソース電極、ドレイン電極を少なくとも有していれば良く、その構成は通常用いられるものであれば特に限定されない。
【００５４】
以下、図１を参照しながら、上記ＴＦＴの製造方法の実施形態を説明する。図１に示すＴＦＴは、下記実施形態の製造過程におけるＴＦＴの構成（積層順序）を示すものであって、最終的に得られるＴＦＴの層構成を正しく反映したものではない。図１には、表面層９の上に保護膜６が成膜された構成を示しているが、表面層９は、その後の熱履歴などにより、図１に示す位置関係に存在しない場合もあり得る。
【００５５】
図１および以下の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。例えば以下では、保護膜形成によるダメージ低減を狙って、酸化物半導体を形成した後、保護膜形成の直前に表面層を形成する方法を示しているが、本発明はこれに限定する趣旨ではなく、目的によって表面層形成の時期を適宜変更することができる。例えばソース−ドレイン電極の形成によるダメージ低減を図る場合には、酸化物半導体を形成した後、ソース−ドレイン電極形成の直前に表面層を形成することが好ましく、その後、ソース−ドレイン電極および保護膜を順次形成すれば良い。また図１には、ボトムゲート型構造のＴＦＴを示しているがこれに限定されず、酸化物半導体層の上にゲート絶縁膜とゲート電極を順に備えるトップゲート型のＴＦＴであっても良い。
【００５６】
図１に示すように、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上に酸化物半導体層４が形成されている。酸化物半導体層４上にはソース・ドレイン電極５が形成され、その上に保護膜（絶縁膜）６が形成され、コンタクトホール７を介して透明導電膜８がドレイン電極５に電気的に接続されている。
【００５７】
基板１上にゲート電極２およびゲート絶縁膜３が形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極およびゲート絶縁膜３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極２として、電気抵抗率の低いＡｌやＣｕの金属、これらの合金を好ましく用いることができる。また、ゲート絶縁膜３としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などが代表的に例示される。そのほか、Ａｌ2Ｏ3やＹ2Ｏ3などの金属酸化物や、これらを積層したものを用いることもできる。
【００５８】
次いで酸化物半導体層４を形成する。酸化物半導体層４は、上述したように、薄膜と同組成のスパッタリングターゲットを用いたＤＣスパッタリング法またはＲＦスパッタリング法により成膜することが好ましい。あるいは、コスパッタ法により成膜しても良い。
【００５９】
次に、酸化物半導体層４をウェットエッチングした後、パターニングする。パターニングの直後に、酸化物半導体層４の膜質改善のために熱処理（プレアニール）を行うことが好ましく、これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。
【００６０】
プレアニールの後、ソース・ドレイン電極５を形成する。ソース・ドレイン電極５の種類は特に限定されず、汎用されているものを用いることができる。例えばゲート電極２と同様Ａｌ、Ｔｉ、Ｃｕなどの金属または合金を用いても良いし、後記する実施例のように純Ｍｏを用いても良い。
【００６１】
ソース・ドレイン電極５の形成方法としては、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、リフトオフ法によって形成することができる。あるいは、上記のようにリフトオフ法によって電極を形成するのではなく、予め所定の金属薄膜をスパッタリング法によって形成した後、パターニングによって電極を形成する方法もあるが、この方法では、電極のエッチングの際に酸化物半導体層にダメージが入るため、トランジスタ特性が低下する。そこで、このような問題を回避するために酸化物半導体層の上に予め保護膜を形成した後、電極を形成し、パターニングする方法も採用されており、後記する実施例では、この方法を採用した。
【００６２】
上記のようにしてソース・ドレイン電極５を形成した後、その上部（最表面）に所定の表面層９を形成する。表面層９は、例えば適切な雰囲気（大気中、湿度４０〜８０％などの雰囲気下）で加熱保持（例えば約２５〜１００℃の温度で約５０〜２００時間程度保持）したり、あるいは、適切な溶剤を塗布することなどによって形成することができる。
【００６３】
次に、表面層９の上に保護膜（絶縁膜）６をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜する。後記する実施例では、非特許文献５に記載されているように保護膜の成膜前にＮ2Ｏプラズマ照射を行った。なお、本発明では酸化物半導体層４の上部に表面層９を設けているため、Ｎ2Ｏプラズマ照射による不具合（基板面内のバラツキなど）を低減することができる。
【００６４】
次に、常法に基づき、コンタクトホール７を介して透明導電膜８をドレイン電極５に電気的に接続する。透明導電膜およびドレイン電極の種類は特に限定されず、通常用いられるものを使用することができる。ドレイン電極としては、例えば前述したソース・ドレイン電極で例示したものを用いることができる。
【実施例】
【００６５】
以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
【００６６】
実施例１
本実施例では、［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）の比（Ｚｎ比）が異なる種々のＩｎＺＴＯを有する試料についてＸＰＳを行なって試料の表面状態を分析したとき、金属元素と結合するＯ１ｓのピークエネルギーの強度Ａと、非金属元素と結合するＯ１ｓのピークエネルギーの強度Ｂがどのように変化するかを調べた。
【００６７】
まず、ガラス基板（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、図２に示すようにＺｎ比の異なる種々のＩｎＺＴＯ薄膜［Ｚｎ比＝０．５、０．６、０．７５、０．８であり、全金属元素中のＩｎ比は全て０．２である］を、スパッタリングターゲットを用いてスパッタリング法によって成膜した。スパッタリング条件の詳細は以下のとおりである。
装置：（株）アルバック製「ＣＳ−２００」
基板温度：室温
ガス圧：５ｍＴｏｒｒ
酸素分圧：Ｏ2／（Ａｒ＋Ｏ2）＝２％
膜厚：５０ｎｍ
スパッタリングターゲットとしてφ４インチ×５ｍｍを使用
【００６８】
上記のようにしてＩｎＺＴＯ膜を成膜した後、膜質を向上させるためプレアニール処理を行った。プレアニールは、大気圧下にて、３５０℃で１時間行なった。
【００６９】
更にＩｎＺＴＯ膜の最表面に表面層を形成するため、湿度５０％の大気中雰囲気にて２５℃で２００時間保持した。その結果、ＩｎＺＴＯ膜の最表面に厚さ約２ｎｍの表面層を有する試料が得られた。
【００７０】
このようにして得られた各試料について、ＩｎＺＴＯ膜中の金属元素の各含有量、およびＩｎＺＴＯ膜の最表面に形成された表面層の表面状態を、ＸＰＳ法によって分析した。これらはいずれも、同じ条件で測定した。測定条件を以下に示す。
Ｘ線源：Ａｌ  Ｋα（１４８６．６ｅＶ）
光電子取り出し角：４５°
装置：ＵＬＶＡＣ  ＰＨＩ社製のＱｕａｎｔｅｒａ  ＳＸＭ
【００７１】
図２に、各試料のＯ１ｓのスペクトルをまとめて示す。参考のため、各スペクトルについて、金属元素と結合するＯ１ｓのピークエネルギーの位置（Ｐｅａｋ  Ａ）と、表面層に含まれるＣおよび／またはＨの非金属元素と結合するＯ１ｓのピークエネルギーの位置（Ｐｅａｋ  Ｂ）をそれぞれ示す。
【００７２】
図２に示すように、Ｚｎ比＝０．６、０．７５、０．８の各試料では、５３０ｅＶ近傍にＰｅａｋ  Ａが、５３１．５ｅＶ近傍にＰｅａｋ  Ｂがそれぞれ観察され、所定の表面層が形成されることを確認できた。なお、各ピークの強度はスペクトルのピーク分離によって求めた。各試料のＱ値［Ａ／（Ａ＋Ｂ）］は以下のとおりである。
Ｚｎ比＝０．６のＱ値  ：０．３３
Ｚｎ比＝０．７５のＱ値：０．４１
Ｚｎ比＝０．８のＱ値  ：０．５９
【００７３】
これに対し、Ｚｎ比＝０．５の試料では、Ｐｅａｋ  Ａは観察されたものの、非金属元素と結合するＰｅａｋ  Ｂ（５３１．５ｅＶ近傍）は確認されず、所定の表面層は形成されなかった（このときのＱ値＝０．２６）
【００７４】
上記結果より、所定の表面層を得るためには、Ｚｎ比を０．６以上とすることが有用であることが分かる。
【００７５】
更に、Ｏ１ｓの結合状態が試料からの深さ方向位置によってどのように変化するかを調べるため、Ｚｎ比＝０．７５の上記試料について、光電子の取出し角度を２０°、４５°、９０°での各範囲で変化させたこと以外は前述した条件で、表面層形成前後のＸＰＳを行ない、Ｏ１ｓのスペクトルを調べた。ＸＰＳでは、光電子の取り出し角度を変えることによってＸ線の侵入深さを変えることができるため、表面からの深さ位置の異なる情報を得ることができる。例えば光電子の取出し角度＝９０°では、試料法線上（真上）からＸ線を照射しているため、表面から最も深い位置までの情報を得ることができるのに対し、光電子の取出し角度を小さくする程、表面近傍のみの情報を得ることができる。
【００７６】
これらの結果を図３に示す。
【００７７】
図３より、表面層の形成前では、いずれの取り出し角度であっても、強度Ｂに相当する５３１．５ｅＶ近傍のピークエネルギーの強度は殆ど確認できなかった（すなわち、深さ方向によってＯ１ｓの結合状態は変化しなかった）のに対し、表面層の形成後は、２０°及び４５°の場合において、５３１．５ｅＶ近傍のピークエネルギーの強度が大きくなっていることから、所定の表面層が形成されたことが確認された。なお、各ピークの強度はスペクトルのピーク分離によって求めた。
【００７８】
参考のため、各取出し角度のＱ値［Ｂ／（Ａ＋Ｂ）］を以下に示す。ここには、光電子の取出し角度＝９０°のＱ値も併記しているが、このＱ値は実測値を正しく反映しているとは言い難い。前述したように取出し角度＝９０°では相対的に表面近傍の情報が殆ど得られないため、Ｐｅａｋ  ＢがＰｅａｋ  Ａに埋もれてしまい、Ｐｅａｋ  Ｂを明確に検出することができないからである。しかしながら、以下の結果より、取出し角度が２０°と９０°とではピーク形状が明瞭に相違することが読み取れることから、ＩｎＺＴＯの表面近傍と深部領域とではＯ１ｓの結合状態などが相違することや、ＩｎＺＴＯの最表面近傍に所定の表面層が存在していることを確認することができた。
光電子の取出し角度＝２０°のＱ値：０．４２
光電子の取出し角度＝４５°のＱ値：０．３８
光電子の取出し角度＝９０°のＱ値：０．２８
【００７９】
また、表面層形成後のスペクトルをみると、光電子の取り出し角度が小さいものほど、強度Ｂに相当する５３１．５ｅＶ近傍のピークエネルギーの強度が大きくなることから、表面層は、ＩｎＺＴＯ膜（厚さ５０ｎｍ）の最表面近傍（おおむね、１０ｎｍ以下）にのみ形成していることが推察される。
【００８０】
実施例２
本実施例では、本発明で用いられる表面層の有無によって、保護膜形成後のＴＦＴ特性がどのように変化するかを、図１に示す薄膜トランジスタ（ＴＦＴ）を用いて調べた。ここでは、前述した実施例１と同様、［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）の比（Ｚｎ比）＝０．５、０．６、０．７５、０．８のＩｎＺＴＯ膜（全金属元素中のＩｎ比は、いずれも０．２）を有する各試料を用いて実験を行なった。
【００８１】
まず、ガラス基板（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極としてＭｏ薄膜を１００ｎｍ、およびゲート絶縁膜ＳｉＯ2（２５０ｎｍ）を順次成膜した。ゲート電極は純Ｍｏのスパッタリングターゲットを使用し、ＤＣスパッタ法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒにて成膜した。また、ゲート絶縁膜はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2の混合ガス、成膜パワー：１００Ｗ、成膜温度：３００℃にて成膜した。
【００８２】
次に、図４Ａおよび図４Ｂに示すように、Ｚｎ比が異なる種々の組成のＩｎＺＴＯ膜を、スパッタリングターゲット（後記する。）を用いてスパッタリング法によって成膜した。スパッタリングに使用した装置は（株）アルバック製「ＣＳ−２００」であり、スパッタリング条件は以下のとおりである。
基板温度：室温
ガス圧：５ｍＴｏｒｒ
酸素分圧：Ｏ2／（Ａｒ＋Ｏ2）＝２％
膜厚：５０ｎｍ
【００８３】
上記のようにして種々のＩｎＺＴＯ膜を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東化学製「ＩＴＯ−０７Ｎ」を使用し、液温を４０℃とした。ウェットエッチング後、目視および光学顕微鏡観察（倍率５０倍）により残渣の発生有無を確認したところ、すべてのＩｎＺＴＯ膜について、ウェットエッチングによる残渣は見られず、適切にエッチングできたことが確認された。
【００８４】
上記のようにしてＩｎＺＴＯ膜をパターニングした後、膜質を向上させるため、プレアニール処理を行なった。プレアニールは、大気圧下にて、３５０℃で１時間行なった。
【００８５】
次に、純Ｍｏを使用し、リフトオフ法によりソース・ドレイン電極を形成した。具体的にはフォトレジストを用いてパターニングを行った後、Ｍｏ薄膜をＤＣスパッタリング法により成膜（膜厚は１００ｎｍ）した。ソース・ドレイン電極用Ｍｏ薄膜の成膜方法は、前述したゲート電極の場合と同じである。次いで、アセトン中に浸漬し、超音波洗浄器にかけて不要なフォトレジストを除去し、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。
【００８６】
次いで、上記ＩｎＺＴＯ膜の最表面に表面層を形成するため、湿度５０％の大気中雰囲気にて２５℃で２００時間保持した。その結果、ＩｎＺＴＯ膜の最表面に厚さ約２ｎｍの表面層を有する試料が得られた。
【００８７】
次に、ＩｎＺＴＯ膜を保護するための保護膜を形成した。保護膜として、ＳｉＯ2（膜厚２００ｎｍ）とＳｉＮ（膜厚２００ｎｍ）の積層膜（合計膜厚４００ｎｍ）を用いた。上記ＳｉＯ2およびＳｉＮの形成は、サムコ製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行なった。本実施例では、Ｎ2Ｏガスによってプラズマ処理を行った後、ＳｉＯ2、およびＳｉＮ膜を順次形成した。ＳｉＯ2膜の形成にはＮ2ＯおよびＳｉＨ4の混合ガスを用い、ＳｉＮ膜の形成にはＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用いた。いずれの場合も成膜パワーを１００Ｗ、成膜温度を１５０℃とした。
【００８８】
次にフォトリソグラフィ、およびドライエッチングにより、保護膜にトランジスタ特性評価用プロービングのためのコンタクトホールを形成した。次に、ＤＣスパッタリング法を用い、キャリアガス：アルゴンおよび酸素ガスの混合ガス、成膜パワー：２００Ｗ、ガス圧：５ｍＴｏｒｒにてＩＴＯ膜（膜厚８０ｎｍ）を成膜し、図１のＴＦＴを作製した。
【００８９】
本実施例では、表面層がＴＦＴ特性に及ぼす影響を調べるため、比較のため、上記の表面層形成処理を行なわなかったこと以外は上記と同様にして、図１のＴＦＴを作製した。
【００９０】
このようにして得られた各ＴＦＴについて、以下の特性を評価した。
【００９１】
（１）トランジスタ特性の測定は、Ｎａｔｉｏｎａｌ  Ｉｎｓｔｒｕｍｅｎｔｓ社製「４１５６Ｃ」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
ソース電圧  ：０Ｖ
ドレイン電圧：１０Ｖ
ゲート電圧  ：−３０〜３０Ｖ（測定間隔：０．２５Ｖ）
【００９２】
（２）閾値電圧（Ｖｔｈ）
閾値電圧とは、おおまかにいえば、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧を閾値電圧と定義し、各ＴＦＴの閾値電圧を測定した。
【００９３】
（３）Ｓ値
Ｓ値は、ドレイン電流を一桁増加させるのに必要なゲート電圧の最小値とした。
【００９４】
（４）電界効果移動度
電界効果移動度（キャリア移動度）は、ＴＦＴ特性から、ゲート電圧Ｖg＞Ｖd−Ｖthである飽和領域にて導出した。飽和領域では、電界効果移動度μSATは、下式のプロットから導出される。
Ｉd＝（Ｗ／２Ｌ）×μ×Ｃi×（Ｖg−Ｖth）2
式中、Ｉdはドレイン電流、ＷはＴＦＴ素子のチャネル幅、
ＬはＴＦＴ素子のチャネル長、
μは飽和移動度、Ｃiはゲート絶縁膜の静電容量、
Ｖgはゲート電圧、Ｖthは閾値電圧である。
【００９５】
これらの結果を図４Ａおよび図４Ｂに示す。これらの図には、上述した一連の特性について、１回目の測定結果と、２回目の測定結果の両方を併記している。各図に示す２つの特性曲線について、左側の曲線は１回目の測定結果を意味し、右側の曲線は２回目の測定結果を意味している［図４Ａの左図（Ｚｎ比＝０．５）をご参照］。
【００９６】
図４Ａおよび図４Ｂの各上図より、表面層を形成せずにＩｎＺＴＯ膜の上に保護膜を直接形成した試料では、Ｚｎ比にかかわらず、いずれの組成においても、閾値電圧の絶対値が増加してスイッチング特性が低下したり、ＳＳ値が増加した。更に、いずれの場合も電流の立ち上がり近傍でハンプ現象が見られたが、これは、ＴＦＴの安定性や信頼性の大きな低下をもたらすものである。上記試料について、ＴＦＴ特性が低下した理由は、保護膜成膜時のプラズマ照射により、酸化物半導体の表面が損傷したためと推察される。
【００９７】
これに対し、所定の表面層をＩｎＺＴＯ膜の上に形成した後、保護膜を成膜した試料では、図４Ａおよび図４Ｂの各下図に示すように、閾値電圧の絶対値が減少して良好なスイッチング特性を示している。特に、Ｚｎ比が本発明の好ましい範囲（０．６以上）を満足する試料では、前述のハンプ現象も見られなかった。従って、ＩｎＺＴＯ膜の最表面に表面層を形成することにより、ＩｎＺＴＯ膜の表面が最もダメージを受け易い保護膜の成膜過程においても、ＴＦＴ特性の低下を有効に防止できることが分かる。
【００９８】
更に、１回目の測定結果と２回目の測定結果を対比すると、所定の表面層をＩｎＺＴＯ膜上に成膜した試料では、当該表面積を有しない試料に比べ、ヒステリシスが改善されていることが分かる。よって、この結果からも、所定の表面層の形成により、保護膜形成によるＩｎＺＴＯ膜の表面へのダメージを低減できていることが確認された。
【００９９】
以上の実験結果より、好ましくは本発明で規定する組成を満足するＩｎ−Ｚｎ−Ｓｎ酸化物半導体を有し、その上部に所定の表面層を備えた試料を用いれば、保護膜形成時やソース−ドレイン電極形成時における酸化物半導体表面のダメージによる悪影響もなく、高性能なＴＦＴ特性が得られることが実証された。
【符号の説明】
【０１００】
１  基板
２  ゲート電極
３  ゲート絶縁膜
４  酸化物半導体層
５  ソース・ドレイン電極
６  保護膜（絶縁膜）
７  コンタクトホール
８  透明導電膜
９  表面層
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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