(57)【特許請求の範囲】
【請求項１】
電力分配器を形成する方法であって、
基板の第１の側の表面に入力部を形成することと、
前記基板内に形成された第１の貫通電極を含み、前記入力部と第１の出力部とを電気的に接続する、第１の脚部を形成することと、
前記基板内に形成された第２の貫通電極を含み、前記入力部と第２の出力部とを電気的に接続する、第２の脚部を形成することと、
前記第１の出力部と前記第２の出力部との間に電気的に接続された抵抗器を形成することと
を含み、
前記第１の貫通電極及び前記第２の貫通電極が、前記基板を垂直に貫通して延び、
前記入力部を形成することが、前記入力部を、前記基板の前記第１の側の表面の第１の誘電体材料層内に形成することを含み、
前記第１の出力部及び前記第２の出力部を、前記基板の前記第１の側の表面とは反対側の、前記基板の第２の側の表面の別の誘電体材料層内に形成することをさらに含む、
方法。
【請求項２】
前記第１の脚部を形成すること、前記第２の脚部を形成すること、及び前記抵抗器を形成することが、前記第１の脚部、前記第２の脚部、及び前記抵抗器を、前記入力部、前記第１の出力部、及び前記第２の出力部において所定の特性インピーダンスを提供するような大きさにすることを含む、請求項１に記載の方法。
【請求項３】
第１の接地平面を、前記入力部と前記基板の前記第１の側の表面との間に形成することをさらに含む、請求項１に記載の方法。
【請求項４】
第２の接地平面を、前記基板の前記第２の側の表面と、前記第１及び第２の出力部との間に形成することをさらに含む、請求項３に記載の方法。
【請求項５】
前記基板を垂直に貫通して延びる少なくとも１つの接地貫通電極を、前記第１の貫通電極と前記第２の貫通電極との間の前記基板内に形成することをさらに含む、請求項１に記載の方法。
【請求項６】
前記基板を垂直に貫通して延びる少なくとも１つの絶縁体充填貫通電極を、前記少なくとも１つの接地貫通電極と、前記第１の貫通電極及び前記第２の貫通電極のうちの少なくとも１つとの間の前記基板内に形成することをさらに含む、請求項５に記載の方法。
【請求項７】
所定の中心動作周波数を達成するように、前記基板の厚さを選択的に調節することをさらに含む、請求項１に記載の方法。
【請求項８】
前記基板の厚さを選択的に調節することが、前記基板の研削、ミリング及びシンニングのうちの１つを含む、請求項７に記載の方法。
【請求項９】
前記入力部と、前記第１の脚部と、前記第２の脚部と、前記抵抗器と、前記第１の出力部と、前記第２の出力部とが、集合的にウィルキンソン電力分配器を構成する、請求項１に記載の方法。
【請求項１０】
基板上の第１の層内の入力部と、
前記基板上の第２の層内の第１の出力部及び第２の出力部と、
前記基板を垂直に貫通して延びる第１の貫通電極を含み、前記入力部と前記第１の出力部との間で電気的に接続された第１の脚部と、
前記基板を垂直に貫通して延びる第２の貫通電極を含み、前記入力部と前記第２の出力部との間で電気的に接続された第２の脚部と、
前記第１の出力部と前記第２の出力部との間で電気的に接続された抵抗器と
を含み、
前記第１の層が、前記基板の第１の側の表面にあり、
前記第２の層が、前記第１の側の表面とは反対側の、前記基板の第２の側の表面にある、
半導体構造体。
【請求項１１】
前記第１の貫通電極と前記第２の貫通電極との間の前記基板を垂直に貫通して延びる、少なくとも１つの接地貫通電極をさらに含む、請求項１０に記載の構造体。
【請求項１２】
前記少なくとも１つの接地貫通電極と、前記第１の貫通電極及び前記第２の貫通電極のうちの少なくとも１つとの間の前記基板内に垂直に貫通して延びる、少なくとも１つの絶縁体充填貫通電極をさらに含む、請求項１１に記載の構造体。
【請求項１３】
前記入力部と、前記第１の脚部と、前記第２の脚部と、前記抵抗器と、前記第１の出力部と、前記第２の出力部とが、集合的にウィルキンソン電力分配器を構成する、請求項１０に記載の構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体デバイスに関し、より具体的には、貫通電極型ウィルキンソン電力分配器のための方法、構造体及び設計構造体に関する。
【背景技術】
【０００２】
ウィルキンソン電力分配器（ウィルキンソン電力分割器とも呼ばれる）は、位相配列レーダ用途において、及びその他のＲＦ用途においても広く用いられており、１つの線路から２つの線路に電力を分割する（又は、代替的に、２つの線路から１つの線路に電力を合成する）ためのものである。典型的には、ミリ波（ＭＭＷ）ウィルキンソン電力分配器（ＷＰＤ）は、集積回路チップの後工程（バック・エンド・オブ・ライン、ＢＥＯＬ）処理において金属層内に水平方向に実装される。ＷＰＤは、水平方向に拡がった構造なので、チップ上で広いスペースを占める（例えば、大きな実装面積を有する）。
【０００３】
より詳細には、ＷＰＤは通常、分岐して２つの脚部となる１つの入力配線と、分岐部とは反対側の各脚部の端部におけるそれぞれの出力部と、２つの出力部の間に接続された抵抗器とを含む。定義上、ＷＰＤの脚部は特定の長さ（例えば、４分の１波長、即ちλ／４）を有し、かつ抵抗器は特定の抵抗（例えば、２Ｚｏ）を有し、その結果として、入力部及び２つの出力部の全てが、整合された特性インピーダンス（Ｚｏ）を有することになる。さらに、抵抗器は、２つの出力部を互いに絶縁（ｉｓｏｌａｔｅ）する。このようにして、ＷＰＤは、入力ポート及び出力ポートにおける整合インピーダンスを提供すること、及び２つの出力ポート間にアイソレーションを提供することによって、単純な「Ｔ字型」及び「Ｙ字型」の接合よりも改善される。
【０００４】
しかしながら、ＷＰＤの脚部は特定の長さにしなければならないので、従来の金属−誘電体ＢＥＯＬ積層体においては、所与の周波数における適正な分配器性能を得るために達成することが可能な最小実装面積（例えば、平面図で見たときの面積）には下限がある。つまり、ＷＰＤの脚部がウェハの上方の配線レベル内で水平のトレースとして実装される場合には、ＷＰＤのために大きなチップ・スペースが必要である。したがって、従来の向きのＷＰＤの必要最小限の大きさの実装面積は、位相配列システムの総コストに悪影響を与える。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従って、当該分野において、上述の欠点及び限界を克服する必要性がある。
【課題を解決するための手段】
【０００６】
本発明の第１の態様において、基板の第１の側に入力部を形成することと、基板内に形成された第１の貫通電極を含み、入力部と第１の出力部とを電気的に接続する、第１の脚部を形成することと、基板内に形成された第２の貫通電極含み、入力部と第２の出力部とを電気的に接続する、第２の脚部を形成することと、第１の出力部と第２の出力部との間で電気的に接続された抵抗器を形成することとを含む、電力分配器を形成する方法が存在する。
【０００７】
本発明の別の態様において、基板上の第１の層内の入力部と、基板上の第２の層内の第１の出力部及び第２の出力部と、基板を貫通して延びる第１の貫通電極を含み、入力部と第１の出力部との間で電気的に接続された第１の脚部と、基板を貫通して延びる第２の貫通電極を含み、入力部と第２の出力部との間で電気的に接続された第２の脚部と、第１の出力部と第２の出力部との間で電気的に接続された抵抗器とを含む半導体構造体が存在する。
【０００８】
本発明の別の態様において、集積回路の設計、製造又は試験を行うための、機械可読媒体内に有形に具体化された設計構造体が存在する。この設計構造体は、基板上の第１の層内の入力部と、基板上の第２の層内の第１の出力部及び第２の出力部と、基板を貫通して延びる第１の貫通電極を含み、入力部と第１の出力部との間で電気的に接続された第１の脚部と、基板を貫通して延びる第２の貫通電極を含み、入力部と第２の出力部との間で電気的に接続された第２の脚部と、第１の出力部と第２の出力部との間で電気的に接続された抵抗器とを含む。
【０００９】
本発明は、本発明の例示的な実施形態の非限定的な例として、言及された複数の図面を参照しながら、以下の詳細な説明において説明される。
【図面の簡単な説明】
【００１０】
【図１】本発明の態様による電力分配器の一般化された回路図を示す。
【図２】積層チップ構造において使用される、本発明の態様による電力分配器を図式的に示す。
【図３】本発明の態様による電力分配器の部分図を示す。
【図４】本発明の態様による電力分配器の部分図を示す。
【図５】本発明の態様による電力分配器の部分図を示す。
【図６】本発明の態様による電力分配器の部分図を示す。
【図７】本発明の態様による構造体のシミュレーションに関連付けられたデータのプロットを示す。
【図８】本発明の態様による電力分配器の実施形態の図を示す。
【図９】本発明の態様による電力分配器の実施形態の図を示す。
【図１０】本発明の態様による電力分配器の実施形態の図を示す。
【図１１】本発明の態様による電力分配器の実施形態の図を示す。
【図１２】本発明の態様による電力分配器の実施形態の図を示す。
【図１３】半導体の設計、製造及び／又は試験に用いられる設計プロセスのフロー図である。
【発明を実施するための形態】
【００１１】
本発明は、一般に半導体デバイスに関し、より具体的には、貫通電極型ウィルキンソン電力分配器のための方法、構造体及び設計構造体に関する。実施形態において、ウィルキンソン電力分配器（ＷＰＤ）は、電力分配器の脚部の一部として貫通電極（ＴＳＶ）を利用する。そうすることで、実質的に垂直なＴＳＶを他の場合には未使用のチップ内のスペースにおいて用いて、ＷＰＤの必須の脚部の長さを達成することができる。チップの上方の配線レベル内の水平方向のトレースを主として用いる代わりに、垂直方向のＴＳＶを脚部のために用いることにより、本発明の実装は、ＷＰＤの実装面積の大きさの削減を達成する。そうすることで、チップ全体をより小さくすることができる。本発明の実装をＭＭＷ位相配列システムにおいて用いて、位相配列用途におけるシリコンのより効率的な使用をもたらすことができる。例えば、本発明の実装は、積層チップ型位相配列レーダ設計において、ウィルキンソン電力分配器として用いることができる。
【００１２】
図１は、本発明の態様によるＷＰＤ５の一般化された回路図を示す。実施形態において、ＷＰＤ５は、基板１０の裏面（例えば、底部）上の少なくとも１つの配線層１５と、基板１０の前面（例えば、上部）上の少なくとも１つの配線層２０とを有する、半導体基板１０内に実装される。基板の片側における入力部２５（例えば、信号線）は、ノード３０において電力分配器の２つの脚部３５ａ及び３５ｂに分岐する。本発明の態様によれば、脚部３５ａ及び３５ｂは、基板１０内の貫通電極（基板貫通ビア、及びスルーウェハビアとしても知られる）として具体化される。各脚部３５ａ、３５ｂは、基板１０の入力部２５の側とは反対側においてそれぞれの出力部４０ａ、４０ｂに接続され、出力部４０ａと４０ｂとの間にオン・チップ抵抗器４５が接続される。分岐ノード３０と抵抗器４５との間の各脚部３５ａ及び３５ｂの長さは、４分の１波長（例えば、λ／４）に実質的に等しく、抵抗器４５は、実質的に２Ｚｏの抵抗、例えば、入力部２５及び出力部４０ａ、４０ｂの信号線の所望の特性インピーダンス（Ｚｏ）の２倍の抵抗を有する。
【００１３】
図２は、積層チップ構造において使用される本発明の態様によるＷＰＤを図式的に示す。より詳細には、図２は、例えば、積層チップ型位相配列レーダ設計のような積層チップ構造として接続された、第１の基板１０’及び第２の基板１０”を示す。第１のＷＰＤ５’は、第１の基板１０’内に配置され、第２のＷＰＤ５”は、第２の基板１０”内に配置される。このようにして、本発明の実装を用いて、積層チップ構成の全体の大きさを小さくすることができることが分かる。
【００１４】
図３−図５は、本発明の態様によるＴＳＶ  ＷＰＤ１００の図を示す。より詳細には、図３−図５は、層状半導体構造体内に形成することができる導電性要素を示す。しかしながら、分かり易くするために、図３−図５の図において、基板及び配線レベルは省略されている。図３は、貫通電極信号線を含む伝送線路構造体を示し、一方、図４及び図５はそれぞれ、図３の部分ＩＶ及びＶの拡大図を示す。図６に関連してより詳細に後述するように、本明細書において説明される構造体は、従来の半導体製作技術を用いて形成することができ、任意の適切な材料で構成することができる。
【００１５】
図３−図５に示されるように、ＷＰＤ１００は、上述の入力部２５に対応し得る信号線入力部１０５を含む。実施形態において、入力部１０５は、基板の裏面側の層（例えば、配線レベル、メタライゼーション層など）内に形成された信号線（例えば、マイクロストリップ伝送線路のワイヤ・トレース）の一部を含む。ＷＰＤ１００は、入力部１０５と第１及び第２の出力部１１５ａ、１１５ｂとの間に配置された、第１及び第２の脚部１１０ａ、１１０ｂも含む。本発明の態様によれば、第１及び第２の出力部１１５ａ及び１１５ｂは基板の前面側の層内に形成され、第１及び第２の脚部１１０ａ及び１１０ｂは、基板内に形成された、入力部１０５と出力部１１５ａ、１１５ｂとを電気的に接続するそれぞれの第１及び第２の信号ＴＳＶ１２０ａ、１２０ｂを含む。ＷＰＤ１００は、基板の前面側の層内に形成された抵抗器１２５も含む。実施形態において、第１及び第２の脚部１１０ａ及び１１０ｂは、入力部と同じ層内の位置１３０において入力部１０５から分岐する。
【００１６】
実施形態において、入力部１０５、脚部１１０ａ及び１１０ｂ、出力部１１５ａ及び１１５ｂ、抵抗器１２５、並びに位置１３０は、それぞれ、図１に関して上述された入力部２５、脚部３５ａ及び３５ｂ、出力部４０ａ及び４０ｂ、抵抗器４５並びにノード３０に対応し得る。このように、ＷＰＤ１００は、ＴＳＶを含む。
【００１７】
図３−図５をさらに参照すると、実施形態において、ＷＰＤ１００は、接地平面構造体をさらに含むことができる。このように、ＷＰＤ１００は、マイクロストリップ伝送線路とＴＳＶとを含むことができる。例えば、第１の接地平面１５０は、基板の裏面側の、入力部１０５が形成されている層とは異なる別の層内に形成することができる。実施形態において、第１の接地平面１５０は、入力部１０５と基板との間に形成され、従来のマイクロストリップ伝送線路技術に従って、入力部１０５及び脚部１１０ａ、１１０ｂに相応した大きさにすることができる。
【００１８】
さらに、第２の接地平面１５５を、基板の前面側の、出力部１１５ａ、１１５ｂ及び抵抗器１２５が形成される層とは異なる別の層内に形成することができる。実施形態において、第２の接地平面１５５は、出力部１１５ａ、１１５ｂと基板との間に形成され、従来のマイクロストリップ伝送線路技術に従って、出力部１１５ａ、１１５ｂに相応した大きさにすることができる。
【００１９】
図３に示されるように、ＷＰＤ１００は、基板を貫通して形成された、第１の接地平面１５０と第２の接地平面１５５との間に接続された第１及び第２の接地ＴＳＶ１６０ａ、１６０ｂをさらに含むことができる。例えば、第１の接地平面１５０及び第２の接地平面１５５は、第１及び第２の接地ＴＳＶ１６０ａ、１６０ｂに対する電気的接続を提供するために、そのそれぞれの層内に形成されたテイクオフ部分１６５を含むことができる。実施形態において、第１及び第２の接地ＴＳＶ１６０ａ、１６０ｂは、従来のマイクロストリップ伝送線路技術に従って、第１及び第２の信号ＴＳＶ１２０ａ、１２０ｂに相応した大きさにすることができる。
【００２０】
図６は、本発明の態様によるＷＰＤ１００を含む層状半導体構造体の断面図を示す。図６に示されるように、実施形態において、ＷＰＤ１００は、少なくとも部分的に半導体基板２００内に形成される。基板２００は、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、並びに、シリコン・オン・インシュレータ（ＳＯＩ）、Ｓｉ／ＳｉＧｅ及びＳｉＧｅオン・インシュレータ（ＳＧＯＩ）のような層状半導体を含むがこれらに限定されない、任意の従来のシリコン・ベース半導体基板とすることができる。
【００２１】
実施形態において、構造体は、基板２００の裏面側に形成された層２０５、２１０及び２１５を含む。構造体はまた、基板２００の前面側に形成された、複数の配線レベル（例えば、層３００、３０２、３０４、３０６、３０８）及びビア層（例えば、３１０、３１２、３１４、３１６、３１８）を含むこともできる。層（例えば、２０５、２１０及び２１５）、配線レベル（例えば、層３００、３０２、３０４、３０６、３０８）及びビア層（例えば、３１０、３１２、３１４、３１６、３１８）は、例えば、銅、タングステン、アルミニウム等の任意の従来の金属と、例えば、二酸化シリコン（ＳｉＯ２）、オルトケイ酸テトラエチル（ＴＥＯＳ）、ホウリンケイ酸ガラス（ＢＰＳＧ）等のような任意の従来の誘電体材料とを含むことができ、従来の半導体製作技術、例えば化学気相堆積（ＣＶＤ）等を用いて形成することができる。
【００２２】
実施形態において、入力部１０５は、層２１５内に配置された導電性材料として形成され、出力部１１５ａ、１１５ｂは、層３０８内に配置された導電性材料として形成され、抵抗器１２５は、層３１６内に配置された導電性材料として形成され、信号ＴＳＶ１２０ａ、１２０ｂは、基板２００内に配置された導電性材料として形成される。これらの構造部及び本明細書に記載の全ての他の構造部は、フォトリソグラフィ・マスキング及びエッチング、化学気相堆積（ＣＶＤ）、金属堆積、化学機械研磨（ＣＭＰ）等を含むがこれらに限定されない技術を用いて製作することが可能であり、これらの技術は当該分野で周知であるので、本発明を理解するためにさらなる説明は必要ないものと思われる。
【００２３】
本発明の態様によれば、信号ＴＳＶ１２０ａ、１２０ｂを入力部１０５とそれぞれの出力部１１５ａ、１１５ｂとに接続するために、いずれかの所望の層内に付加的な導電性材料を形成することができる。例えば、第１の脚部１１０ａは、第１の信号ＴＳＶ１２０ａを第１の出力部１１５ａに電気的に接続するために、配線レベル（例えば、層３００、３０２、３０４及び３０６）及びビア層（例えば、３１０、３１２、３１４、３１６、及び３１８）の中に形成された導電性材料を含む、上部２２５を含むことができる。同様に、第１の脚部１１０ａは、第１の信号ＴＳＶ１２０ａを入力部１０５に電気的に接続するために、層２０５、２１０及び２１５内に形成された導電性材料を含む、下部２３０を含むことができる。同様の構造体を、第２の脚部１１０ｂのために形成することができる。
【００２４】
図６をさらに参照すると、実施形態において、第１の接地平面１５０は、層２０５内に配置された導電性材料として形成され、第２の接地平面１５５は、層３０２内に配置された導電性材料として形成され、第１及び第２の接地ＴＳＶ１６０ａ、１６０ｂは、基板２００内の導電性材料として形成される。部分２２５及び２３０と同様に、第１及び第２の接地ＴＳＶ１６０ａ、１６０ｂを第２の接地平面１５５に接続するために、拡張部２３５を層３１０、３００及び３１２内の導電性材料として形成することができる。
【００２５】
図６は、特定の層内に形成されたＷＰＤ１００の種々の構造部を示すが、本発明は図６に示された特定の構造に限定されるものではないことに留意されたい。むしろ、任意の所望の数の層を備えたウェハを本発明の範囲内で用いることができ、及び／又は、ＷＰＤ１００の種々の構造部を任意の適切な層内に形成することができる。
【００２６】
本発明の態様によれば、図３−図６に示されるＷＰＤ１００の導電性構造部は、銅、アルミニウム、タングステン、合金、ドープされた半導体材料等を含むがこれらに限定されない、任意の所望の導電性材料で構成することができる。しかしながら、本発明は、いずれかの特定の材料に限定されるものではなく、導電性構造部は、従来の導電性材料のいずれかの組み合わせで構成することができる。
【００２７】
本発明の実装において、ＷＰＤ１００の構造部は、いずれかの適切な寸法を有するように形成することができる。具体的には、これらの構造部は、入力部１０５並びに第１及び第２の出力部１１５ａ、１１５ｂについて所望の特性インピーダンス（例えば、５０オーム）を達成するような大きさ及び形状にすることができる。付加的に又は代替的に、これらの構造部は、ＷＰＤ１００について所望の中心動作周波数（例えば、６０ＧＨｚ）を達成するような大きさ及び形状にすることができる。
【００２８】
非限定的な例として、入力部１０５は、約４μｍの厚さ（例えば、高さ）、及び約１０μｍから約１５μｍまでの幅を有することができる。また、第１及び第２の出力部１１５ａ及び１１５ｂは、約４μｍの高さ、及び約１３μｍから約１７μｍまでの幅を有することができる。実施形態において、第１の接地平面は、約４μｍの高さを有することができ、第１の接地平面の底面は、入力部１０５の上面から約１０μｍ離間するものとすることができる。また、第２の接地平面１５５は、約０．３２μｍの高さを有することができ、第２の接地平面１５５の上面は、第１及び第２の出力部１１５ａ及び１１５ｂの底面から約１１μｍ離間する。第１及び第２の接地平面１５０、１５５の長さ及び幅は、本発明にとって重要ではなく、したって、従来のマイクロストリップ伝送線路技術に従い、関連付けられた信号線を適切にカバーするのに役立つ任意の適切な長さ及び幅を本発明の範囲内で用いることができる。さらに、本発明は、ここに記載した特定の寸法に限定されるものではなく、例えば、所望の特性インピーダンス及び中心動作周波数に応じて、任意の適切な寸法を用いることができる。
【００２９】
さらに、第１及び第２の信号ＴＳＶ１２０ａ及びＴＳＶ１２０ｂは、約３μｍの幅、及び約１３μｍから約１７μｍまでの長さを有することができる。さらに、第１及び第２のの接地ＴＳＶ１６０ａ、１６０ｂは、約３μｍの幅及び約４５μｍの長さを有することができる。第１及び第２の信号ＴＳＶ１２０ａ、１２０ｂ、並びに第１及び第２の接地ＴＳＶ１６０ａ、１６０ｂは全て、それらが中に形成される基板の厚さ（例えば、高さ）に実質的に等しい高さを有する。非限定的な例として、この高さは、約３００μｍとすることができる。しかしながら、本発明は、これらの寸法に限定されるものではなく、例えば、所望の特性インピーダンス及び中心動作周波数を得るために、任意の適切な寸法を用いることができる。さらに、より詳細に後述されるように、ＷＰＤ１００の中心動作周波数を調整するために、基板の高さ、従ってＴＳＶの高さを（例えば、研削、シンニング（ｔｈｉｎｎｉｎｇ）等によって）選択的に調節することができる。
【００３０】
図６をさらに参照すると、１つ又は複数の絶縁体充填ＴＳＶ２５０を本発明の範囲内で用いることができる。実施形態において、１つ又は複数の絶縁体充填ＴＳＶ２５０は、基板２００内に形成された、導電性材料の代わりに絶縁体材料で充填されたＴＳＶを含む。本発明の態様によれば、１つ又は複数の絶縁体充填ＴＳＶ２５０は、ＷＰＤ１００の動作特性を選択的に調節するために、第１及び第２の信号ＴＳＶ１２０ａ、１２０ｂと、第１及び第２の接地ＴＳＶ１６０ａ、１６０ｂとの間に配置される。例えば、１つ又は複数の絶縁体充填ＴＳＶ２５０は、基板２００の材料とは異なる（例えば低い）誘電率を有する二酸化シリコン（ＳｉＯ２）で充填することができる。したがって、このような絶縁体充填ＴＳＶが信号ＴＳＶと接地ＴＳＶとの間に配置されると、信号線の損失特性を改善することができる。
【００３１】
実施形態において、１つ又は複数の絶縁体充填ＴＳＶ２５０は、第１及び第２の接地ＴＳＶ１６０ａ、１６０ｂと実質的に同じ寸法を有するが、しかしながら、本発明の範囲内で任意の大きさを用いることができる。さらに、本発明の態様によれば、それぞれの信号ＴＳＶと接地ＴＳＶとの間に任意の数の絶縁体充填ＴＳＶ２５０を配置することができる。
【００３２】
図７は、本発明の態様による構造体のシミュレーションに関連付けられたデータのプロットを示す。具体的には、図７は、シミュレートした、上述のＷＰＤ１００と同様の伝送線路構造体の種々のデータを示し、シミュレートした伝送線路構造体は、約５０オームの特性インピーダンス及び約６０ＧＨｚの中心動作周波数を有するように構成される。図７において、表示「１」は入力部を表し、表示「２」は第１の出力部を表し、表示「３」は第２の出力部を表す。例えば、曲線「Ｓ２３」は、第１の出力部と第２の出力部との間のアイソレーション損失を表し、曲線「Ｓ２１」は入力部と第１の出力部との間の挿入損失を表す、などである。
【００３３】
より詳細には、曲線「Ｓ２１」及び「Ｓ３１」は、伝送線路構造体の入力部とそれぞれの出力部との間の挿入損失を示す。図７から分かるように、動作周波数（例えば、約６０ＧＨｚ）においては、挿入損失は、理想ＷＰＤについての理想値である３．０ｄＢに非常に近い、約３．８ｄＢである。約０．８ｄＢの挿入損失は、タングステンで充填された信号ＴＳＶを有するシミュレートした伝送線路構造体の場合であり、タングステンの代わりに銅を用いるとこの挿入損失はさらに改善されることに留意されたい。
【００３４】
第１の出力部と第２の出力部との間のアイソレーション損失を示す曲線「Ｓ２３」は、シミュレーションされた伝送線路構造体がＷＰＤとして機能することを例証する。例えば、反射損失及びアイソレーションは両方とも１５ｄＢよりも良好であり、シミュレートした伝送線路構造体は、完全な位相バランス及び振幅バランスを示す。
【００３５】
さらに、図３−図６に関して説明されたＷＰＤ１００に対応する、図７に関連付けられたシミュレーションされた伝送線路構造体は、幅約１４５μｍ及び長さ約９５μｍの実装面積（例えば、平面図における面積）を有する。この比較的小さい実装面積は、例えば、基板の上方の配線レベル内で水平方向に形成される代わりに基板を貫通して実質的に垂直にＴＳＶとして形成された、ＷＰＤの脚部に起因する。したがって、本発明の態様により形成される伝送線路構造体の実装面積は、従来の水平方向のＷＰＤを用いて達成することができる実装面積よりも小さい。
【００３６】
本発明のさらに別の態様によれば、本発明の態様によるＴＳＶ  ＷＰＤを有する伝送線路構造体の中心動作周波数は、用いられる基板の厚さ並びに絶縁体充填ＴＳＶの大きさ及び数によって、選択的に調節することができる。例えば、実施形態において、信号ＴＳＶを含むＷＰＤの脚部が所定の中心動作周波数に対してλ／４の長さを有するように、基板の厚さが（例えば、ミリング、研削、シンニング等によって）調節される。このように、本発明の態様によるＴＳＶ  ＷＰＤを有する伝送線路構造体の実装をは、所定の中心動作周波数及び特性インピーダンスになるように調整することができる。
【００３７】
図８−図１２は、本発明の態様による電力分配器の実施形態の模式図を示す。例えば、図８は、図３−図６に関して説明されたＷＰＤ１００に対応する伝送線路の図を示す。具体的には、図８は、チップ（例えば、基板）の前面側及び裏面側それぞれにおける入力部１０５と、出力部１１５ａ、１１５ｂと、信号ＴＳＶ１２０ａ、１２０ｂと、抵抗器１２５と、接地ＴＳＶ１６０ａ、１６０ｂとを図式的に示す。
【００３８】
図９は、入力部１０５と、出力部１１５ａ、１１５ｂと、信号ＴＳＶ１２０ａ、１２０ｂと、抵抗器１２５とを有する実施形態を示す。第１及び第２の接地ＴＳＶ１６０ａ、１６０ｂの代わりに、図９の実施形態は、信号ＴＳＶ１２０ａ、１２０ｂ間に配置された単一の接地ＴＳＶ１６０を示す。この実施形態を用いて、より小さなデバイスを作製することができる。
【００３９】
図１０は、入力部１０５と、出力部１１５ａ、１１５ｂと、信号ＴＳＶ１２０ａ、１２０ｂと、抵抗器１２５と、接地ＴＳＶ１６０ａ、１６０ｂとを有する実施形態を示す。図１０の実施形態はさらに、信号ＴＳＶ１２０ａ、１２０ｂの周囲にストリップライン構成で配置された付加的な接地ＴＳＶ１６０ａ’及び１６０ｂ’を有する。
【００４０】
図１１は、入力部１０５と、出力部１１５ａ、１１５ｂと、信号ＴＳＶ１２０ａ、１２０ｂと、抵抗器１２５とを有する実施形態を示す。この構造においては、３つの接地ＴＳＶ１６０、１６０’及び１６０”が、信号ＴＳＶ１２０ａ、１２０ｂの周囲にストリップライン構成で配置される。
【００４１】
図１２は、入力部１０５と出力部１１５ａ及び１１５ｂとがチップ（例えば、基板）の同じ側に配置された実施形態を示す。この実施形態においては、ＷＰＤの各脚部は、２つの信号ＴＳＶを含む。例えば、ＷＰＤの第１の脚部は、信号ＴＳＶ１２０ａ及び１２０ａ’を含み、ＷＰＤの第２の脚部は、信号ＴＳＶ１２０ｂ及び１２０ｂ’を含む。チップの裏面側に電気的接続１２２ａが設けられ、第１の脚部の信号ＴＳＶ１２０ａと１２０ａ’とを電気的に接続する。また、チップの裏面側に電気的接続１２２ｂが設けられ、第２の脚部の信号ＴＳＶ１２０ｂと１２０ｂ’とを電気的に接続する。こうすることで、ＷＰＤの各脚部の長さを有効に２倍にすることができる。図１２に示された実施形態は、適切な接地ＴＳＶ１６０、１６０’、１６０’’１６０’’’及び１６０’’’’も含む。
【００４２】
図１３は、例えば、半導体ＩＣ論理の設計、シミュレーション、試験、レイアウト及び製造に用いられる例示的な設計フロー９００のブロック図を示す。設計フロー９００は、上記で説明され、かつ図１−図６及び図８−図１２に示された設計構造体及び／又はデバイスの論理的に又はそれ以外の何らかの形で機能的に等価な表現を生成するために設計構造体又はデバイスを処理する、プロセス及び機構を含む。設計フロー９００によって処理及び／又は生成される設計構造体は、データ処理システム上で実行され又はそれ以外の方法で処理された場合に、論理的、構造的、機械的、又はそれ以外に機能的に等価なハードウェア・コンポーネント、回路、デバイス又はシステムの表現を生成するデータ及び／又は命令を含むように、機械可読伝送媒体又は記憶媒体上にエンコードすることができる。設計フロー９００は、設計される表現の型式に応じて様々なものにすることができる。例えば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー９００は、標準的なコンポーネントを設計するための設計フロー９００とは異なるものとすることができ、又は、例えばＡｌｔｅｒａ（登録商標）Ｉｎｃ．若しくはＸｉｌｉｎｘ（登録商標）Ｉｎｃ．によって提供されるプログラマブル・ゲート・アレイ（ＰＧＡ）若しくはフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）のようなプログラマブル・アレイ内に設計をインスタンス化するための設計フロー９００とは異なるものとすることができる。
【００４３】
図１３は、設計プロセス９１０によって処理されることが好ましい入力設計構造体９２０を含む、そのような複数の設計構造体を示す。設計構造体９２０は、ハードウェア・デバイスの論理的に等価な機能的表現を作成するために、設計プロセス９１０によって生成され、処理される論理シミュレーション設計構造体とすることができる。設計構造体９２０は、さらに又はその代わりに、設計プロセス９１０によって処理されるとハードウェア・デバイスの物理構造体の機能的表現を生成する、データ及び／又はプログラム命令を含むことができる。機能的及び/又は構造的な設計構造部のどちらを表現するのであれ、設計構造体９２０は、コア開発者／設計者によって実装されるようなコンピュータ援用設計（ＥＣＡＤ）を用いて生成することができる。機械可読のデータ伝送、ゲート・アレイ又は記憶媒体上にエンコードされた場合、設計構造体９２０は、設計プロセス９１０内の１つ又は複数のハードウェア及び／又はソフトウェア・モジュールによってアクセスされ、処理されて、図１−図６及び図８−図１２に示されるような電子コンポーネント、回路、電子モジュール若しくは論理モジュール、装置、デバイス、又はシステムをシミュレートするか又はそれ以外の方法で機能的に表現することができる。したがって、設計構造体９２０は、設計又はシミュレーション・データ処理システムによって処理されると、ハードウェア論理設計の回路又は他のレベルを機能的にシミュレートするか又はそれ以外の方法で表現する、人間及び／又は機械可読のソース・コード、コンパイルされた構造体並びにコンピュータ実行可能なコード構造体を含む、ファイル又はその他のデータ構造体を含むことができる。このようなデータ構造体は、Ｖｅｒｉｌｏｇ及びＶＨＤＬのような下位ＨＤＬ設計言語、及び／又は、Ｃ又はＣ＋＋のような上位設計言語に準拠する及び／又は互換性の、ハードウェア記述言語（ＨＤＬ）設計エンティティ又はその他のデータ構造体を含むことができる。
【００４４】
設計プロセス９１０は、設計構造体９２０のような設計構造体を収容することができるネットリスト９８０を生成するために、図１−図６及び図８−図１２に示されたコンポーネント、回路、デバイス又は論理構造体の設計／シミュレーション機能的等価物を合成し、翻訳し、又はそれ以外の方法で処理するハードウェア及び／又はソフトウェア・モジュールを使用し、組み入れることが好ましい。ネットリスト９８０は、例えば、集積回路設計における他の素子及び回路への接続を記述する、配線、別個のコンポーネント、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデル等のリストを表す、コンパイル又はその他の方法で処理されたデータ構造体を含むことができる。ネットリスト９８０は、反復プロセスを用いて合成することができ、そのプロセスにおいて、ネットリスト９８０は、そのデバイスのための設計仕様及びパラメータに応じて１回又は複数回にわたって再合成される。ここで説明された他の設計構造体型式と同様に、ネットリスト９８０は、機械可読データ記憶媒体上に記録することができ、又はプログラマブル・ゲート・アレイ内にプログラムすることができる。媒体は、磁気又は光ディスク・ドライブ、プログラマブル・ゲート・アレイ、コンパクト・フラッシュ又はその他のフラッシュ・メモリのような、不揮発性記憶媒体とすることができる。付加的又は代替的に、媒体は、インターネット又は他のネットワーキングに適した手段を通じてデータ・パケットをその上で伝送し、中間的に格納することができる、システム・メモリ若しくはキャッシュ・メモリ、バッファ空間、又は電気的若しくは光学的に伝導性のデバイス及び材料とすることができる。
【００４５】
設計プロセス９１０は、ネットリスト９８０を含む種々の入力データ構造体型式を処理するためのハードウェア及びソフトウェア・モジュールを含むことができる。このようなデータ構造体型式は、例えば、ライブラリ要素９３０内に存在するものとすることができ、所与の製造技術（例えば、３２ｎｍ、４５ｎｍ、９０ｎｍ等の異なる技術ノード）のための、モデル、レイアウト及び記号表現を含む、共通に用いられる要素、回路及びデバイスの組を含むことができる。データ構造体型式はさらに、設計仕様９４０と、特徴付けデータ９５０と、検証データ９６０と、設計ルール９７０と、入力試験パターン、出力試験結果及び他の試験情報を含むことができる試験データ・ファイル９８５とを含むことができる。設計プロセス９１０はさらに、例えば、鋳造、成形及びダイ・プレス成型等のような操作についての応力解析、熱解析、機械的事象シミュレーション、プロセス・シミュレーションといった標準的な機械設計プロセスを含むことができる。機械設計分野における当業者であれば、本発明の範囲及び趣旨から逸脱することなく設計プロセス９１０において用いられる、可能な機械設計ツール及びアプリケーションの範囲を認識することができる。設計プロセス９１０はまた、タイミング解析、検証、設計ルール検査、配置及び工程計画操作等のような標準的な回路設計プロセスを実行するためのモジュールを含むこともできる。
【００４６】
設計プロセス９１０は、第２の設計構造体９９０を生成するために、設計構造体９２０を、図示された支援データ構造体のうちの幾つか又は全て並びにいずれかの付加的な機械設計又はデータ（適用可能な場合）と共に処理するＨＤＬコンパイラ及びシミュレーション・モデル構築ツールのような論理的及び物理的な設計ツールを使用し、組み入れる。設計構造体９９０は、機械的なデバイス及び構造体のデータ（例えば、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ  ＸＴ、ＪＴ、ＤＲＧ、又はこのような機械設計構造体を格納若しくは表現するためのその他の適切な形式で格納された情報）の交換のために用いられるデータ形式で記憶媒体又はプログラマブル・ゲート・アレイ上に存在する。設計構造体９２０と同様に、設計構造体９９０は、伝送媒体又はデータ記憶媒体上に存在し、ＥＣＡＤシステムによって処理された場合に図１−図６及び図８−図１２に示された本発明の１つ又は複数の実施形態の論理的に又はそれ以外の何らかの形で機能的に等価な形を生成する、１つ又は複数のファイル、データ構造体又は他のコンピュータ符号化データ若しくは命令を含むことが好ましい。一実施形態においては、設計構造体９９０は、図１−図６及び図８−図１２に示されたデバイスを機能的にシミュレートする、コンパイルされた実行可能なＨＤＬシミュレーション・モデルを含むことができる。
【００４７】
設計構造体９９０は、集積回路のレイアウト・データの交換のために用いられるデータ形式、及び／又は記号データ形式（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、又はこのような設計データ構造を格納するためのその他の適切な形式で格納された情報）を使用することもできる。設計構造体９９０は、例えば、記号データ、マップ・ファイル、試験データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、配線、金属レベル、ビア、形状、製造ラインを通じての工程計画（ｒｏｕｔｉｎｇ）のためのデータ、及び、上記で説明され、かつ図１−図６及び図８−図１２に示されたデバイス又は構造体を作成するために製造者又はその他の設計者／開発者によって必要とされるその他のいずれかのデータといった情報を含むことができる。設計構造体９９０は、次に、ステージ９９５に進むことができ、そこで、例えば、設計構造体９９０は、テープ・アウトへと進み、製造に向けてリリースされ、マスク製造会社にリリースされ、別の設計会社に送られ、顧客に送り返される、等がなされる。
【００４８】
上述の方法は、集積回路チップの製作に用いられる。得られた集積回路チップは、未加工ウェハの形で（即ち、複数のパッケージングされていないチップを有する単一のウェハとして）、裸のダイとして、又はパッケージングされた形で、製作者によって頒布されることが可能である。後者の場合、チップは、シングルチップ・パッケージ（マザーボード又は他の高次のキャリアに取り付けられるリード線を備えたプラスチック製のキャリアなど）又はマルチチップ・パッケージ（表面相互接続又は埋め込み相互接続のいずれか又は両方を有するセラミック製のキャリアなど）内に装着される。いずれの場合も、チップは次に、（ａ）マザーボードのような中間製品又は（ｂ）最終製品のいずれかの一部として、他のチップ、別個の回路素子、及び／又は他の信号処理デバイスと統合される。最終製品は、玩具及び他の低価格用途から、ディスプレイとキーボード又は他の入力デバイスと中央処理装置とを備えた高度なコンピュータ製品にわたる、集積回路チップを含むあらゆる製品とすることができる。
【００４９】
本明細書で用いられる用語は、特定の実施形態を説明することのみを目的とし、本発明を限定することを意図しない。本明細書で用いられる場合、単数形「１つの（ａ），（ａｎ）」及び「その（ｔｈｅ）」は、文脈がそうでないことを明らかに示さない限り、複数形も同様に含むことを意図する。本明細書で用いられる場合の「含む（ｃｏｍｐｒｉｓｅ）」及び／又は「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、言及された特徴、整数、ステップ、動作、要素及び／又はコンポーネントの存在を特定するが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、コンポーネント及び／又はそれらの群の存在又は付加を排除するものではないことがさらに理解されるであろう。
【００５０】
以下の特許請求の範囲内の全ての「手段又はステップと機能との組合せ（ミーンズ又はステップ・プラス・ファンクション）」要素の対応する構造、材料、動作、及び均等物は、適用できる場合には、明確に特許請求されている他の特許請求された要素と組み合わせてその機能を実行するための、いかなる構造、材料、又は動作をも含むことが意図される。本発明の説明は、例証及び説明の目的で提示されたものであるが、網羅的であることを意図するものでもなく、開示された形態の発明に限定することを意図するものでもない。本発明の範囲及び思想から逸脱することのない多くの修正及び変形が、当業者には明らかであろう。実施形態は、本発明の原理及び実際の適用を最も良く説明するように、及び、当業者が、企図された特定の使用に適した種々の修正を伴う種々の実施形態について本発明を理解することを可能にするように、選択され、説明されている。従って、本発明を実施形態に関して説明してきたが、当業者であれば、本発明は、修正を伴って、添付の特許請求の思想及び範囲内で実施することができることを認識するであろう。
【符号の説明】
【００５１】
５、１００：ウィルキンソン電力分配器（ＷＰＤ）
１０、２００：基板
１５、２０：配線層
２５、１０５：入力部
３０、１３０：分岐ノード
３５ａ、３５ｂ、１１０ａ、１１０ｂ：脚部
４０ａ、４０ｂ、１１５ａ、１１５ｂ：出力部
４５、１２５：抵抗器
１２０ａ、１２０ｂ、：信号ＴＳＶ（貫通電極）
１５０、１５５：接地平面
１６０ａ、１６０ｂ、：接地ＴＳＶ
１６５：テイクオフ部分
２０５、２１０、２１５：層
２２５：上部
２３０：下部
２３５：拡張部
２５０：絶縁体充填ＴＳＶ
３００、３０２、３０４、３０６、３０８：配線レベル
３１０、３１２、３１４、３１６、３１８：ビア層
９００：設計フロー
９１０：設計プロセス
９２０、９９０：設計構造体
９３０：ライブラリ要素
９４０：設計仕様
９５０：特徴付けデータ
９６０：検証データ
９７０：設計ルール
９８０：ネットリスト
９８５：試験データ・ファイル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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