(57)【特許請求の範囲】
【請求項１】
複数本のビット線を通して複数個の不揮発性メモリセルを同時に書き込むことが可能な不揮発性半導体メモリであって、
コラムアドレス信号に応じて前記複数本のビット線に接続される、前記ビット線の本数より少ないＭ本（Ｍは２以上の整数）のデータ線と、
前記複数個の不揮発性メモリセルの各々のドレイン電圧の源となる電圧を生成するドレイン電圧生成回路と、
前記ドレイン電圧生成回路の出力が接続されたドレイン電圧供給線と、
前記Ｍ本のデータ線と前記ドレイン電圧供給線との間に介在したＭ個のスイッチ回路及びＭ個のスイッチ制御回路とを備え、
前記Ｍ個のスイッチ回路の各々は、Ｎ個（Ｎは２以上の整数）のスイッチを有し、
前記Ｍ×Ｎ個のスイッチの各々は、前記Ｍ本のデータ線のうちの対応する１本のデータ線に共通に接続された第１の端子と、前記ドレイン電圧供給線に共通に接続された第２の端子とを有し、
前記Ｍ本のデータ線に対して前記Ｍ×Ｎ個のスイッチを介して前記ドレイン電圧供給線が接続され、前記Ｍ個のスイッチ制御回路で前記Ｍ×Ｎ個のスイッチを制御し、
前記Ｍ個のスイッチ回路のいずれかを構成するＮ個のスイッチは、互いに並列接続された１導電型のトランジスタでそれぞれ構成され、
前記Ｍ本のデータ線のうち対応する１本のデータ線にドレイン電圧を供給すべき場合には、前記Ｎ個のトランジスタのうち少なくとも１個のトランジスタが、対応するスイッチ制御回路の制御によりオンすることを特徴とする不揮発性半導体メモリ。
【請求項２】
複数本のビット線を通して複数個の不揮発性メモリセルを同時に書き込むことが可能な不揮発性半導体メモリであって、
コラムアドレス信号に応じて前記複数本のビット線に接続される、前記ビット線の本数より少ないＭ本（Ｍは２以上の整数）のデータ線と、
前記複数個の不揮発性メモリセルの各々のドレイン電圧の源となる電圧を生成するドレイン電圧生成回路と、
前記ドレイン電圧生成回路の出力が接続されたドレイン電圧供給線と、
前記Ｍ本のデータ線と前記ドレイン電圧供給線との間に介在したＭ個のスイッチ回路及びＭ個のスイッチ制御回路とを備え、
前記Ｍ個のスイッチ回路の各々は、Ｎ個（Ｎは２以上の整数）のスイッチを有し、
前記Ｍ×Ｎ個のスイッチの各々は、前記Ｍ本のデータ線のうちの対応する１本のデータ線に共通に接続された第１の端子と、前記ドレイン電圧供給線に共通に接続された第２の端子とを有し、
前記Ｍ本のデータ線に対して前記Ｍ×Ｎ個のスイッチを介して前記ドレイン電圧供給線が接続され、前記Ｍ個のスイッチ制御回路で前記Ｍ×Ｎ個のスイッチを制御し、
前記Ｍ個のスイッチ回路のいずれかを構成するＮ個のスイッチは、互いに並列接続されたＰ型及びＮ型トランジスタで構成され、
前記Ｍ本のデータ線のうち対応する１本のデータ線にドレイン電圧を供給すべき場合には、前記Ｐ型又はＮ型トランジスタのいずれか一方が、対応するスイッチ制御回路の制御によりオンすることを特徴とする不揮発性半導体メモリ。
【請求項３】
請求項１又は２に記載の不揮発性半導体メモリにおいて、
前記Ｍ個のスイッチ制御回路は、前記Ｍ本のデータ線のうち対応する１本のデータ線に接続された前記Ｎ個のスイッチがオンする組み合わせを、前記Ｍ本のデータ線の１本ごとに制御することが可能であることを特徴とする不揮発性半導体メモリ。
【請求項４】
請求項１又は２に記載の不揮発性半導体メモリにおいて、
前記Ｍ本のデータ線を入力とする読み出し回路と、
前記読み出し回路より出力されたＭ本の読み出し信号が入力される状態格納回路とを更に備え、
前記状態格納回路より出力されたＭ本の状態出力信号に応じて、前記Ｍ個のスイッチ回路が制御されることを特徴とする不揮発性半導体メモリ。
【請求項５】
請求項４記載の不揮発性半導体メモリにおいて、
前記複数個の不揮発性メモリセルの各々は、ソース・ドレイン電圧関係を反転させることで書き込み可能な複数ビットのデータを記憶可能であり、
一方向のソース・ドレイン電圧印加による第１のビットの書き込み時において、逆方向のソース・ドレイン電圧印加によって書き込みを行う第２のビットの記憶状態の読み出しを行い、読み出した記憶状態を前記状態格納回路に蓄え、
前記状態格納回路に蓄えられた記憶状態に応じて前記Ｍ個のスイッチ制御回路の制御方法が変更されることを特徴とする不揮発性半導体メモリ。
【請求項６】
請求項４記載の不揮発性半導体メモリにおいて、
前記複数個の不揮発性メモリセルの書き込み時に、書き込みを行うメモリセルの閾値レベル状態の読み出しを行い、読み出した閾値レベル状態を前記状態格納回路に蓄え、
前記状態格納回路に蓄えられた閾値レベル状態に応じて前記Ｍ個のスイッチ制御回路の制御方法が変更されることを特徴とする不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに関し、特に、同じ閾値レベルに複数個の不揮発性メモリセルを同時に書き込む時の書き込み速度のばらつきを抑制する技術に関するものである。
【背景技術】
【０００２】
一般に、フラッシュメモリなどの不揮発性半導体メモリは、ワード線に接続されたゲート電極と、ビット線に接続されたドレインと、ソース線に接続されたソースと、フローティングゲート又は電荷トラップ層とからなるメモリセルを有し、このメモリセルが複数個マトリックス状に配置されたメモリセルアレイを備える。
【０００３】
例えばトラップ層を有する不揮発性半導体メモリでは、メモリセルのチャネル領域とゲート電極との間の絶縁膜（ＳｉＯ２）内に存在する離散化されたトラップ層（ＳｉＮ膜又はＳｉＮ膜／トップＳｉＯ２膜界面の遷移領域）に電荷（電子又はホール）注入により電荷がトラップされ、そのメモリセルの閾値レベルによってデータ“０”又は“１”を判定し、情報を記憶する。以下、電子注入を書き込みとして、書き込みの原理を説明する。
【０００４】
図９において、６００はＰ型シリコンからなる半導体基板、６０１は半導体基板６００上に設けられたＰ型のチャネル領域、６０２はチャネル領域６０１の片側に半導体基板６００上に設けられたＮ型の半導体からなる第１の不純物領域（例えばドレイン）、６０３はチャネル領域６０１の他の片側に半導体基板６００上に設けられたＮ型の半導体からなる第２の不純物領域（例えばソース）、６０４は半導体基板６００上に設けられたシリコンの酸化膜からなるボトム絶縁膜、６０５はボトム絶縁膜６０４上に設けられたシリコンの窒酸化膜からなるトラップ層、６０６はトラップ層６０５上に設けられたシリコンの酸化膜からなるトップ絶縁膜、６０７はトップ絶縁膜６０６上に設けられたＮ型のポリシリコンからなるゲート電極である。
【０００５】
書き込み時には、ゲート電極６０７に約９Ｖを、第１の不純物領域（ドレイン）６０２に約５Ｖを、第２の不純物領域（ソース）６０３に０Ｖを、半導体基板６００に０Ｖをそれぞれ印加する。これにより、第２の不純物領域６０３から第１の不純物領域６０２に向かう電子の一部が第１の不純物領域６０２の近傍の高電界によってホットとなり、第１の不純物領域６０２の近傍のトラップ層６０５に局所的に注入され、メモリセルの閾値レベルは高い状態となる。
【０００６】
不揮発性半導体メモリの書き込み動作においては、バイト単位又はワード単位などの複数個のメモリセルを１つの単位として、これらのメモリセルに上記書き込み電圧を同時に印加して書き込むことにより、書き込み時間の短縮を図ることが一般的である。
【０００７】
また、トラップ層を有する不揮発性半導体メモリでは、メモリセルの第１の不純物領域６０２と第２の不純物領域６０３とに印加する電圧を入れ替え、第１の不純物領域６０２に０Ｖを、第２の不純物領域６０３に約５Ｖをそれぞれ印加することで、第２の不純物領域６０３の近傍のトラップ層６０５にも局所的に電子を注入することで、１つのメモリセルに２ビットのデータを記憶することが可能である。
【０００８】
しかしながら、近年、不揮発性半導体メモリの大容量化に伴ってメモリセルアレイの面積も大きくなり、それに伴ってメモリセルアレイ内に設けられたビット線の長さも長くなっている。そのため、書き込みの際、ビット線の抵抗による電圧降下により、メモリセルアレイ内のメモリセルの位置によってドレイン電圧が異なり、書き込み速度にばらつきが生じるという問題がある。
【０００９】
加えて、トラップ層を有し１つのメモリセルに２ビットのデータを記憶することができる不揮発性半導体メモリにおいては、第１のビットの記憶状態が第２のビットの書き込み速度に影響を及ぼすことが知られており、書き込み速度のばらつきの要因となっている。
【００１０】
これらの問題に対し、ある従来技術によれば、書き込みアドレスに応じて、書き込み時にメモリセルアレイ内のビット線に供給するビット線電圧のレベルを変化させて、書き込み速度のばらつきを抑制している（特許文献１参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００３−１０９３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来技術では、複数個のメモリセルを同時に書き込む場合、書き込み条件（ドレイン電圧、ドレイン電圧の供給期間）は共通に設定される。そのため、同時に書き込む複数個のメモリセル間の書き込み速度のばらつきは抑制することができず、メモリセルの信頼性悪化を引き起こす。また、書き込み時間は書き込み速度の遅いメモリセルに依存するため、書き込み速度のばらつきにより書き込み時間を増加させてしまう。
【課題を解決するための手段】
【００１３】
本発明によれば、複数個の不揮発性メモリセルを同時に書き込む場合、複数個の不揮発性メモリセルのビット線はコラムアドレス信号によりＭ本（Ｍは２以上の整数）のデータ線に接続される。しかも、１本のデータ線ごとにＮ個（Ｎは２以上の整数）のスイッチと当該Ｎ個のスイッチを制御するスイッチ制御回路とを設け、Ｍ個のスイッチ制御回路によりＭ×Ｎ個のスイッチを制御し、複数個のメモリセルのビット線に印加されるドレイン電圧の電圧レベルをメモリセルごとに変化させる。
【発明の効果】
【００１４】
本発明の不揮発性半導体メモリにおいては、複数個の不揮発性メモリセルを同時に書き込む場合のメモリセル間の書き込み速度のばらつきを抑制し、書き込み後の閾値レベルのばらつきを少なくしてメモリセルの信頼性を向上させるとともに、書き込み速度のばらつきによる書き込み時間の増加を抑制できる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る不揮発性半導体メモリの第１の構成例を示すブロック図である。
【図２】本発明に係るスイッチ回路及びスイッチ制御回路の第１の構成例を示す図である。
【図３】本発明に係るスイッチ回路及びスイッチ制御回路の第１の構成例におけるスイッチ制御方法を説明する図である。
【図４】本発明に係るスイッチ回路及びスイッチ制御回路の第２の構成例を示す図である。
【図５】本発明に係るスイッチ回路及びスイッチ制御回路の第２の構成例におけるスイッチ制御方法を説明する図である。
【図６】本発明に係るスイッチ回路及びスイッチ制御回路の第３の構成例を示す図である。
【図７】本発明に係るスイッチ回路及びスイッチ制御回路の第３の構成例におけるスイッチ制御方法を説明する図である。
【図８】本発明に係る不揮発性半導体メモリの第２の構成例を示すブロック図である。
【図９】従来の不揮発性半導体メモリのメモリセル構造を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照しながら、複数個の不揮発性メモリセルを同時に書き込むように構成された本発明の実施形態を説明する。
【００１７】
図１は、本発明に係る不揮発性半導体メモリの構成例を示している。１００は複数個のメモリセルで構成されるメモリセルアレイ、１０１は複数のビット線と当該ビット線の本数より少ないＭ本のデータ線ＤＩＯ１〜ＤＩＯｍとをコラムアドレス信号により接続するコラムデコーダ、１０２はビット線にドレイン電圧を供給するドレイン電圧生成回路である。
【００１８】
１本のデータ線ごとに、Ｎ個のスイッチＳＷ１〜ＳＷｎの各々の第１の端子が共通に接続され、当該Ｎ個のスイッチＳＷ１〜ＳＷｎの各々の第２の端子にはドレイン電圧生成回路１０２の出力であるドレイン電圧供給線ＶＤが共通に接続される。また、１本のデータ線ごとにＮ個のスイッチＳＷ１〜ＳＷｎを制御するスイッチ制御回路１０３が設けられる。
【００１９】
Ｍ個のスイッチ制御回路１０３によりＭ×Ｎ個のスイッチを制御して、Ｍ本のデータ線ＤＩＯ１〜ＤＩＯｍに供給するドレイン電圧レベル、又は、供給するドレイン電圧の供給期間をデータ線ごとに変化させる。その結果、Ｍ本のデータ線ＤＩＯ１〜ＤＩＯｍに接続されるメモリセルの書き込み速度をメモリセルごとに変化させ、複数個のメモリセルを同時に書き込む際の書き込み速度のばらつきを抑制できる。
【００２０】
図２は、データ線に供給するドレイン電圧の電圧レベルを変化させるスイッチ回路及びスイッチ制御回路の第１の構成例を示している。スイッチ回路２００は、２個のＰ型トランジスタＰ１，Ｐ２の各々の第１の端子がデータ線ＤＩＯに共通に接続され、当該Ｐ型トランジスタＰ１，Ｐ２の各々の第２の端子はドレイン電圧供給線ＶＤに共通に接続される。スイッチ制御回路２０１は、データ入力信号ＤＩＮ、スイッチ制御入力信号ＳＷＩＮ１，ＳＷＩＮ２が入力され、スイッチ制御出力信号ＳＷＯＵＴ１，ＳＷＯＵＴ２が出力される。スイッチ制御出力信号ＳＷＯＵＴ１，ＳＷＯＵＴ２は、スイッチ回路２００のＰ型トランジスタＰ１，Ｐ２のゲート端子にそれぞれ接続される。
【００２１】
図３に、スイッチ制御回路２０１における、データ入力信号ＤＩＮ、スイッチ制御入力信号ＳＷＩＮ１，ＳＷＩＮ２と、スイッチ制御出力信号ＳＷＯＵＴ１，ＳＷＯＵＴ２との関係を示す。図３中の“Ｌ”は０Ｖを、“Ｈ”はドレイン電圧供給線ＶＤと同じレベルをそれぞれ表す。ＳＷＯＵＴ１が“Ｌ”のとき、スイッチ回路２００のＰ型トランジスタＰ１がオンし、ＳＷＯＵＴ２が“Ｌ”のとき、スイッチ回路２００のＰ型トランジスタＰ２がオンする。スイッチ回路２００のＰ型トランジスタＰ１，Ｐ２のオンする組み合わせによって、データ線ＤＩＯとドレイン電圧供給線ＶＤとの間のトランジスタ抵抗を変化させ、トランジスタ抵抗による電圧降下量を変えることができる。このように、スイッチ回路２００のＰ型トランジスタＰ１，Ｐ２のオンする組み合わせによってデータ線ＤＩＯに供給する電圧レベルを変化させることができる。
【００２２】
図４は、データ線に供給するドレイン電圧の電圧レベルを変化させるスイッチ回路及びスイッチ制御回路の第２の構成例を示している。スイッチ回路３００は、Ｐ型トランジスタＰ１及びＮ型トランジスタＮ１の各々の第１の端子がデータ線ＤＩＯに共通に接続され、当該Ｐ型トランジスタＰ１及びＮ型トランジスタＮ１の各々の第２の端子はドレイン電圧供給線ＶＤに共通に接続される。スイッチ制御回路３０１は、データ入力信号ＤＩＮ、スイッチ制御入力信号ＳＷＩＮが入力され、スイッチ制御出力信号ＳＷＯＵＴ１，ＳＷＯＵＴ２が出力される。スイッチ制御出力信号ＳＷＯＵＴ１，ＳＷＯＵＴ２はスイッチ回路３００のＰ型トランジスタＰ１及びＮ型トランジスタＮ１のゲート端子にそれぞれ接続される。
【００２３】
図５に、スイッチ制御回路３０１における、データ入力信号ＤＩＮ、スイッチ制御入力信号ＳＷＩＮと、スイッチ制御出力信号ＳＷＯＵＴ１，ＳＷＯＵＴ２との関係を示す。図５中の“Ｌ”は０Ｖを、“Ｈ”はドレイン電圧供給線ＶＤと同じレベルをそれぞれ表す。ＳＷＯＵＴ１が“Ｌ”のとき、Ｐ型トランジスタＰ１がオンし、ＳＷＯＵＴ２が“Ｈ”のとき、Ｎ型トランジスタＮ１がオンする。Ｐ型トランジスタＰ１がオンした場合、データ線ＤＩＯにはドレイン電圧供給線ＶＤのレベルがそのまま供給され、一方、Ｎ型トランジスタＮ１がオンした場合、ゲート電圧（ここではドレイン電圧供給線ＶＤレベル）よりＮ型トランジスタＮ１の閾値電圧Ｖｔｎだけ低いレベルが供給される。このように、Ｐ型トランジスタＰ１とＮ型トランジスタＮ１とのうちいずれか一方を選択的にオンさせることで、データ線ＤＩＯに供給する電圧レベルを変化させることができる。
【００２４】
図６は、データ線に供給するドレイン電圧の供給期間を変化させるスイッチ回路及びスイッチ制御回路の構成例を示している。スイッチ回路４００は、Ｐ型トランジスタＰ１の第１の端子がデータ線ＤＩＯに接続され、当該Ｐ型トランジスタＰ１の第２の端子はドレイン電圧供給線ＶＤに接続される。スイッチ制御回路４０１は、データ入力信号ＤＩＮ、スイッチ制御入力信号ＳＷＩＮが入力され、スイッチ制御出力信号ＳＷＯＵＴが出力される。スイッチ制御出力信号ＳＷＯＵＴは、スイッチ回路４００のＰ型トランジスタＰ１のゲート端子に接続される。スイッチ制御回路４０１は、接地電位をＧＮＤとして抵抗素子Ｒと容量素子Ｃとで構成される遅延回路４０２を備え、スイッチ制御入力信号ＳＷＩＮによりスイッチ制御出力信号ＳＷＯＵＴの“Ｌ”期間を切り替えることができる。
【００２５】
図７に、スイッチ制御回路４０１における、データ入力信号ＤＩＮ、スイッチ制御入力信号ＳＷＩＮと、スイッチ制御出力信号ＳＷＯＵＴとの関係を示す。図７中の“Ｌ”は０Ｖを、“Ｈ”はドレイン電圧供給線ＶＤと同じレベルをそれぞれ表す。スイッチ制御出力信号ＳＷＯＵＴが“Ｌ”の期間でＰ型トランジスタＰ１がオンし、データ線ＤＩＯにドレイン電圧を供給する。このように、スイッチ制御入力信号ＳＷＩＮにより、データ線ＤＩＯに供給する電圧の供給期間を変化させることができる。
【００２６】
図８は、本発明に係る不揮発性半導体メモリの他の構成例を示している。５００は複数個のメモリセルで構成されるメモリセルアレイ、５０１は複数のビット線と当該ビット線の本数より少ないＭ本のデータ線ＤＩＯ１〜ＤＩＯｍとをコラムアドレス信号により接続するコラムデコーダ、５０５はメモリセルアレイ５００からデータを読み出すための読み出し回路であり、Ｍ本のデータ線ＤＩＯ１〜ＤＩＯｍを入力とし、図示していないが、センスアンプなどから構成されるものである。５０２はビット線にドレイン電圧を供給するドレイン電圧生成回路である。メモリセルアレイ５００は、図９で示すトラップ層を有するメモリセルで構成され、１つのメモリセルに２ビットのデータの記憶が可能である。
【００２７】
１本のデータ線ごとに、Ｎ個のスイッチＳＷ１〜ＳＷｎの各々の第１の端子が共通に接続され、当該Ｎ個のスイッチＳＷ１〜ＳＷｎの各々の第２の端子にはドレイン電圧生成回路５０２の出力であるドレイン電圧供給線ＶＤが共通に接続される。また、１本のデータ線ごとにＮ個のスイッチＳＷ１〜ＳＷｎを制御するスイッチ制御回路５０３が設けられる。
【００２８】
また、読み出し回路５０５にて読み出されたメモリセルの記憶状態（“０”又は“１”）を格納する状態格納回路５０４を設ける。状態格納回路５０４は、格納したメモリセルの記憶状態に応じて状態出力信号ＣＢ１〜ＣＢｍを出力し、当該状態出力信号ＣＢ１〜ＣＢｍはＭ個のスイッチ制御回路５０３に接続される。
【００２９】
Ｍ本のデータ線ＤＩＯ１〜ＤＩＯｍに接続されるメモリセルの第１のビットの書き込みを行う前に、メモリセルの第２のビットの記憶状態を予め読み出し回路５０５により読み出し、その読み出し結果を状態格納回路５０４に格納する。メモリセルの第１のビットの書き込みを行う際、状態格納回路５０４は格納した記憶状態に応じて状態出力信号ＣＢ１〜ＣＢｍを出力し、当該状態出力信号ＣＢ１〜ＣＢｍに応じて、Ｍ本のデータ線ＤＩＯ１〜ＤＩＯｍに供給する電圧レベル、又は、供給する電圧の供給期間をデータ線ごとに変化させる。このように、Ｍ本のデータ線ＤＩＯ１〜ＤＩＯｍに接続されるメモリセルの第１のビットの書き込み速度を、メモリセルの第２のビットの記憶状態に応じてメモリセルごとに変化させることが可能となり、複数個のメモリセルを同時に書き込む際の書き込み速度のばらつきを抑制できる。
【００３０】
また、図８に示す構成例の変形として、Ｍ本のデータ線ＤＩＯ１〜ＤＩＯｍに接続されるメモリセルの書き込みを行う前に、書き込みを行うメモリセルの閾値レベル状態を予め読み出し回路５０５により読み出し、その読み出し結果を状態格納回路５０４に格納する。メモリセルの書き込みを行う際、状態格納回路５０４は格納した閾値レベル状態に応じて状態出力信号ＣＢ１〜ＣＢｍを出力し、当該状態出力信号ＣＢ１〜ＣＢｍに応じて、Ｍ本のデータ線ＤＩＯ１〜ＤＩＯｍに供給する電圧レベル、又は、供給する電圧の供給期間をデータ線ごとに変化させる。このように、Ｍ本のデータ線ＤＩＯ１〜ＤＩＯｍに接続されるメモリセルの書き込み速度を、書き込みを行うメモリセルの閾値レベル状態に応じてメモリセルごとに変化させることが可能となり、複数個のメモリセルを同時に書き込む際の書き込み速度のばらつきを抑制できる。
【００３１】
以上、１本のデータ線に接続されるスイッチの個数を２個又は１個として実施形態を挙げたが、本発明ではスイッチを３個以上設けることも可能である。また、トラップ層を有する不揮発性半導体メモリとして、１つのメモリセルの記憶ビット数を２ビットとして説明したが、メモリセルの第１の不純物領域と第２の不純物領域との電圧関係を入れ替えて書き込みができるメモリセルの場合、３ビット以上でも本発明は適用できる。
【産業上の利用可能性】
【００３２】
以上説明してきたとおり、本発明に係る不揮発性半導体メモリは、メモリセルごとの書き込み速度のばらつきを抑制することでメモリセル信頼性の向上が図れるとともに、書き込み速度のばらつきによる書き込み時間の増加も抑制できる。特に、トラップ層を有し、１つのメモリセルで複数ビットの記憶が可能な不揮発性半導体メモリとして有用である。
【符号の説明】
【００３３】
１００，５００  メモリセルアレイ
１０１，５０１  コラムデコーダ
１０２，５０２  ドレイン電圧生成回路
１０３，５０３  スイッチ制御回路
２００，３００，４００  スイッチ回路
２０１，３０１，４０１  スイッチ制御回路
４０２  遅延回路
５０４  状態格納回路
５０５  読み出し回路
６００  半導体基板
６０１  チャネル領域
６０２  第１の不純物領域（ドレイン）
６０３  第２の不純物領域（ソース）
６０４  ボトム絶縁膜
６０５  トラップ層
６０６  トップ絶縁膜
６０７  ゲート電極
Ｃ  容量素子
ＣＢ１〜ＣＢｍ  状態出力信号
ＤＩＮ  データ入力信号
ＤＩＯ，ＤＩＯ１〜ＤＩＯｍ  データ線
ＧＮＤ  接地電位
Ｎ１  Ｎ型トランジスタ
Ｐ１，Ｐ２  Ｐ型トランジスタ
Ｒ  抵抗素子
ＳＷ１〜ＳＷｎ  スイッチ
ＳＷＩＮ，ＳＷＩＮ１，ＳＷＩＮ２  スイッチ制御入力信号
ＳＷＯＵＴ，ＳＷＯＵＴ１，ＳＷＯＵＴ２  スイッチ制御出力信号
ＶＤ  ドレイン電圧供給線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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