(57)【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板上に形成され、前記半導体基板とは異なる材料をその一部に含む第１の緩衝層と、
該緩衝層上に形成され、前記半導体基板とは異なる格子定数を有する第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の半導体層と同じ元素をその一部に含み、前記第１の半導体層と同一の格子定数を有する第２の緩衝層と、
該緩衝層上に形成された第２の半導体層とを含んで成り、
前記第１の半導体層はその一部を絶縁膜に囲まれた複数の島状部分から形成され、前記第２の緩衝層は前記第１の半導体層の島と島を結合し、且つ前記絶縁膜に接することを特徴とする半導体受光素子。
【請求項２】
請求項１において、
前記第１の半導体層、前記第２の緩衝層、及び前記第２の半導体層は第１導電型であり、
前記第２の半導体層上には高抵抗で前記第２の半導体層と同種の元素を含む第３の半導体層を有し、
該第３の半導体層上には第２導電型で前記第２の半導体と同種の元素を含む第４の半導体層を有して成ることを特徴とする半導体受光素子。
【請求項３】
請求項１において、
前記第２の緩衝層が前記絶縁膜と接する部分の近傍において前記第２の緩衝層の一部と前記第２の半導体層の一部は第１導電型であり、
前記第１の半導体層の島の中心部近傍からその上方の領域において前記第１の半導体層の一部と前記第２の緩衝層の一部と前記第２の半導体層の一部が第２導電型であり、前記第１導電型領域と前記第２導電型領域の間には前記第２の半導体層の高抵抗領域が存在して受光機能を成していることを特徴とする半導体受光素子。
【請求項４】
請求項１において、
前記第１の半導体層は、前記第１の緩衝層と接する第１の部分と、該第１の部分を介して前記半導体基板と反対側に位置する第２の部分とから成り、
前記第１の部分はその側面を前記絶縁膜と前記第２の部分によって囲まれ、
前記第２の部分は、前記半導体基板と反対側の前記絶縁膜表面と接することを特徴とする半導体受光素子。
【請求項５】
請求項４において、
前記第１の半導体層の前記第２の部分、前記第２の緩衝層、及び前記第２の半導体層は第１導電型であり、
前記第２の半導体層上には高抵抗で前記第２の半導体層と同種の元素を含む第３の半導体層を有し、
該第３の半導体層上には第２導電型で前記第２の半導体と同種の元素を含む第４の半導体層を有して成ることを特徴とする半導体受光素子。
【請求項６】
請求項５において、
前記半導体基板はシリコンから成り、
前記第１の半導体層と前記第２の半導体層は単結晶ゲルマニウムまたは単結晶シリコン・ゲルマニウムから成り、
前記第２の緩衝層は低温で形成され、内部に欠陥を含有するゲルマニウムまたはシリコン・ゲルマニウムから成ることを特徴とする半導体受光素子。
【請求項７】
請求項６において、
前記第１の緩衝層は前記絶縁膜で形成される開口部内に低温で形成され、内部に欠陥を含有する半導体層であり、
該第１の緩衝層の構成元素は、シリコン、シリコン・ゲルマニウム、及びゲルマニウムのうちのいずれか１つであることを特徴とする半導体受光素子。
【請求項８】
請求項６において、
前記第１の緩衝層は、前記半導体基板と前記絶縁膜との間に存在する二酸化シリコンから成り、前記半導体基板と前記第１の半導体層を分離して前記半導体基板から前記第１の半導体層への欠陥の伝播を抑制する緩衝層としての役割を二酸化シリコンに担わせていることを特徴とする半導体受光素子。
【請求項９】
請求項４において、
前記第２の緩衝層が前記絶縁膜と接する部分の近傍において前記第２の緩衝層の一部と前記第２の半導体層の一部は第１導電型であり、
前記第１の半導体層の島の中心部近傍からその上方の領域において前記第１の半導体層の一部と前記第２の緩衝層の一部と前記第２の半導体層の一部が第２導電型であり、前記第１導電型領域と前記第２導電型領域の間には前記第２の半導体層の高抵抗領域が存在して受光機能を成していることを特徴とする半導体受光素子。
【請求項１０】
請求項９において、
前記半導体基板はシリコンから成り、
前記第１の半導体層と前記第２の半導体層は単結晶ゲルマニウムまたは単結晶シリコン・ゲルマニウムから成り、
前記第２の緩衝層は低温で形成され、内部に欠陥を含有するゲルマニウムまたはシリコン・ゲルマニウムから成ることを特徴とする半導体受光素子。
【請求項１１】
請求項１０において、
前記第１の緩衝層は前記絶縁膜で形成される開口部内に低温で形成され、内部に欠陥を含有する半導体層であり、
該第１の緩衝層の構成元素は、シリコン、シリコン・ゲルマニウム、及びゲルマニウムのうちのいずれか１つであることを特徴とする半導体受光素子。
【請求項１２】
請求項１０において、
前記第１の緩衝層は、前記半導体基板と前記絶縁膜との間に存在する二酸化シリコンから成り、前記半導体基板と前記第１の半導体層を分離して前記半導体基板から前記第１の半導体層への欠陥の伝播を抑制する緩衝層としての役割を二酸化シリコンに担わせていることを特徴とする半導体受光素子。
【請求項１３】
半導体基板上に絶縁膜による開口部を形成する工程と、
前記半導体基板とは異なる材料をその一部に含む第１の緩衝層と前記半導体基板とは異なる格子定数を有する第１の半導体層を連続して前記開口部内に選択的にエピタキシャル成長し、熱処理により前記第１の半導体層内の結晶欠陥密度を低減する工程と、
前記第１の半導体層を前記半導体基板の表面に水平方向に結晶成長させて島状の第１の半導体領域を複数形成する工程と、
前記第１の半導体層と同じ元素をその一部に含み、前記第１の半導体層と同一の格子定数を有する第一導電型の第２の緩衝層をエピタキシャル成長により形成し、前記第１の半導体領域からなる島と島とを結合する工程と、
前記第２の緩衝層上に第一導電型の第２の半導体層をエピタキシャル成長により形成し、熱処理により前記第２の半導体層内の結晶欠陥密度を低減する工程とを有することを特徴とする半導体受光素子の製造方法。
【請求項１４】
請求項１３において、
前記第２の半導体層上に、高抵抗で前記第２の半導体層と同種の元素を含む第７の半導体層をエピタキシャル成長する工程と、
該第７の半導体層上に第２導電型で前記第２の半導体層と同種の元素を含む第８の半導体層をエピタキシャル成長する工程とを更に有することを特徴とする半導体受光素子の製造方法。
【請求項１５】
請求項１３において、
前記第２の緩衝層が前記第１または第２の島状半導体領域同士を結合する領域の近傍において前記第２の緩衝層の一部と前記第２の半導体層の一部を第１導電型とするようにイオン打ち込みを行う工程と、
前記第１の半導体層の島の中心部近傍からその上方の領域において前記第１の半導体層の一部と前記第２の緩衝層の一部と前記第２の半導体層の一部を第２導電型とするようにイオン打ち込みを行う工程と
を更に有し、前記第１導電型領域と前記第２導電型領域の間には受光部分となる前記第２の半導体層の高抵抗領域を設けるように上記イオン打ち込み領域を調整することを特徴とする半導体受光素子の製造方法。
【請求項１６】
半導体基板上に第２の絶縁膜と第３の半導体層が形成された仮想基板上に前記半導体基板とは異なる格子定数を有する第４の半導体層をエピタキシャル成長により形成する工程と、
前記第３の半導体層と前記第４の半導体層を島状にパターニングする工程と、前記第３の半導体層及び前記第４の半導体層の中に存在する前記半導体基板を構成する元素と同種の元素のみを選択的に酸化し、前記半導体基板とは異なる元素からなる島状の第５の半導体層を前記第２の絶縁膜上に得る工程と、上記選択酸化によって前記第５の半導体層上に形成された酸化膜を得る工程と、前記第５の半導体層上に形成された酸化膜をエッチング除去して前記第５の半導体層表面を露出させる工程と、
前記第５の半導体層を前記半導体基板の表面に水平方向に結晶成長させて島状の第２の半導体領域を複数形成する工程と、
前記第２の半導体層と同じ元素をその一部に含み、前記第２の半導体層と同一の格子定数を有する第一導電型の第３の緩衝層をエピタキシャル成長により形成し、前記第２の半導体領域からなる島と島とを結合する工程と、
前記第３の緩衝層上に第一導電型の第６の半導体層をエピタキシャル成長により形成し、熱処理により前記第６の半導体層内の結晶欠陥密度を低減する工程とを有することを特徴とする半導体受光素子の製造方法。
【請求項１７】
請求項１６において、
前記第２の半導体領域または前記第６の半導体層上に、高抵抗で前記第５または第６の半導体層と同種の元素を含む第７の半導体層をエピタキシャル成長する工程と、
該第７の半導体層上に第２導電型で前記第５または第６の半導体層と同種の元素を含む第８の半導体層をエピタキシャル成長する工程とを更に有することを特徴とする半導体受光素子の製造方法。
【請求項１８】
請求項１６において、
前記第２または第３の緩衝層が前記第１または第２の島状半導体領域同士を結合する領域の近傍において前記第２または第３の緩衝層の一部と前記第２または第６の半導体層の一部を第１導電型とするようにイオン打ち込みを行う工程と、
前記第１または第５の半導体層の島の中心部近傍からその上方の領域において前記第１第５の半導体層の一部と前記第２または第３の緩衝層の一部と前記第２または第６の半導体層の一部を第２導電型とするようにイオン打ち込みを行う工程と
を更に有し、前記第１導電型領域と前記第２導電型領域の間には受光部分となる前記第２または第６の半導体層の高抵抗領域を設けるように上記イオン打ち込み領域を調整することを特徴とする半導体受光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はゲルマニウムを含んで成る半導体を用いた受光素子である半導体受光素子及びその製造方法に関するものであり、特に、低欠陥密度のゲルマニウム・フォト・ダイオード等の半導体受光素子及びその製造方法に関する。
【背景技術】
【０００２】
従来、Si上に低欠陥密度のGeをエピタキシャル成長させる方法として、低温バッファ層を適用するものがあった（例えば、非特許文献１参照）。
【０００３】
また、従来、Si基板上に低欠陥密度のGe層を形成する他の方法として、濃縮酸化法があった（例えば、特許文献１及び非特許文献２参照）。
【０００４】
また、従来、濃縮酸化法を改良することでGe層の結晶性を向上させる方法があった（例えば、非特許文献３参照）。
【０００５】
また、従来、横方向成長(Epitaxial Lateral Growth : ELO)法を用いた技術として、サファイア基板上に窒化ガリウム(GaN)をELO成長させる方法があった（例えば、特許文献２参照）。
【０００６】
また、従来、Si上にGeをELO成長させる方法があった（例えば、非特許文献４参照）。
【０００７】
また、従来、ELO技術を利用してGe受光素子を作製する場合に、各開口部からELO成長したGe層同士の合体を避ける方法があった（例えば、特許文献３及び特許文献４参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−１４２２１７号公報
【特許文献２】特開２０００−０２１７８９号公報
【特許文献３】特表２００６−５１３５８４号公報
【特許文献４】特開２００７−１２３８５２号公報
【非特許文献】
【０００９】
【非特許文献１】H-C. Luan, D. R. Lim, K. K. Lee, K. M. Chen, J. G. Sandland, K. Wada and L. C. Kimerling, アプライド・フィジックス・レターズ(Appl. Phys. Lett.), 1999年, 75巻,  pp. 2909〜2911.
【非特許文献２】S. Nakaharai, T. Tezuka, N. Sugiyama, Y. Moriyama and S. Takagi, アプライド・フィジックス・レターズ(Appl. Phys. Lett.), 2003年, 83巻,  pp. 3516〜3518.
【非特許文献３】T. Tezuka, N. Sugiyama and S. Takagi, ジャーナル・オブ・アプライド・フィジックス (J. Appl. Phys.), 2003年, 94巻,  pp. 7553〜7559.
【非特許文献４】T. A. Lango, C. W. Leitz, M. T. Currie, E. A. Fitzgerald, A. Lochtefeld and D. A. Antoniadis, アプライド・フィジックス・レターズ(Appl. Phys. Lett.), 2000年, 76巻,  pp. 3700〜3702.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
現代の情報化社会の根幹を成すインターネットのブロード・バンド・ネットワークには、光通信が主流となりつつある。光通信システムでは、800nm〜1600nmの範囲にある近赤外(IR)光が使用されている。特に重要な波長帯は光ファイバの損失が最小となる帯域であり、短距離通信では850nm、長距離通信では1310nm、1550nmが使用されている。これまで、光通信における受光素子には、これら長波長帯域で良好な光吸収特性を有する砒化ガリウム(GaAs)やインジウム燐(InP)を中心とした化合物半導体が用いられてきた。しかし、今後光通信システムのより一層の普及を促すためには装置の低コスト化や小型化、更には高性能化が必須となり、受光素子にもこれらの要求を実現するための技術革新が求められる。
【００１１】
これらの課題を解決する手段として、シリコンチップ上への受光素子の集積化が挙げられる。シリコン(Si)は、成熟されたプロセス技術を背景にトランジスタ微細化と高集積化が進んでおり、集積回路には不可欠な材料である。Si上に受光素子を混載する技術が確立すれば集積回路と光デバイスを1チップ上に集積することが出来、上記課題を解決すると共に高機能化・高付加価値化が可能となり、大きな産業的革新ををもたらすことが期待される。Si上に受光素子を混載する方法として、化合物半導体のSi基板上への貼り付け技術またはSi基板上への化合物半導体結晶成長方法が考えられるが、いずれも化合物半導体とSiの間に存在する熱膨張係数と格子定数の大きな差、また化合物半導体の持つ電気的極性が化合物半導体の結晶性を劣化させるため、技術的バリアは高い。SiまたはSi系IV族半導体が受光機能を持てばプロセスバリアは格段に下がり、光デバイス / 電子デバイスの融合を容易に行うことが出来る。
【００１２】
しかし、Siは禁制帯幅が室温で約1.1eVであり、1100nm以上の波長の光を殆ど吸収しない。850nmの光においても吸収率は悪く、吸収される光の量が1/eに減衰するまでの距離で定義される吸収長は20μmより大きくなり、実用デバイスとしての使用が困難である。これに対し、Siと同じIV族半導体のゲルマニウム(Ge)は、禁制帯幅が室温で約0.6eVと小さく、1600nmまでの光の吸収が可能である。図2には光の波長に対する吸収長を各材料についてプロットしたグラフを示す。Geは800nm〜1600nmの波長範囲に対して吸収長が2μm以下であり、実用的な受光素子が形成可能である。また、Siと同じIV族半導体であることから、Siプロセスとの整合性も良い。従って、Geにより作製した受光素子をSi基板上に作製出来れば、光デバイス / 電子デバイスの融合を妨げる物性上/プロセス上の技術バリアを克服することが可能となる。
【００１３】
GeをSi上に形成する場合、シリコンプロセスにおいてその技術が確立されている化学気相成長(Chemical Vapor Deposition : CVD) 法等のエピタキシャル成長法が用いられる。しかしながら、Geは格子定数がSiより4%大きいため、エピタキシャル成長法によってSi基板上に形成されたGe膜には歪エネルギーが蓄積し、臨界膜厚と呼ばれる膜厚以上で歪が緩和して結晶欠陥が生じる。臨界膜厚は成長温度によって異なるものの、エピタキシャル成長においては最大でも数原子層と極めて薄い。この為、十分に光を吸収する受光素子は臨界膜厚以上で作製する必要がある。結晶欠陥が存在する受光素子では、光信号が無いときにも電流が流れ(暗電流)、受光素子の感度が著しく低下する。従って、Si基板上にGeによる受光素子を作製する場合、結晶欠陥を低減し、暗電流発生を抑制させることが極めて重要となる。
【００１４】
Si上のGe成長のように基板と異なる格子定数を有する材料のエピタキシャル成長において、結晶欠陥の発生を抑制または欠陥の数を低減する手法は、これまでにいくつか提案されてきた。
【００１５】
Si上に低欠陥密度のGeをエピタキシャル成長させる方法としては、下記に示す２つの方法が有効である。従来例1として、低温バッファ層の適用が挙げられる。非特許文献１に、本手法が記述されている。図3に本従来技術を用いたSi上へのGe形成例を示す。非特許文献１によれば、Si基板101上にGe第一層102を350度の低温にて30nmエピタキシャル成長し、次いで600度に温度を上昇して二度目のエピタキシャル成長を行い、Ge第二層103を約1um堆積する。この際、Ge膜103中には膜内部から表面まで貫く貫通転位と呼ばれる欠陥が約1x109 cm-3の高密度で発生する。その後、900度と780度の間で10分ずつ10回温度の昇降を行う熱処理を施すことで貫通転位を低減し、低欠陥密度の膜を形成することが出来る。本手法では、熱処理によってGe第二層103の結晶性を回復させ、それによって生じた歪をGe第一層102で緩和させることをメカニズムとしている。即ち、Ge第一層102を低温成長させることで、敢えてダングリングボンド等共有結合に関与しない欠陥を多数形成し、結晶の機械的強度を弱くしておく。熱処理はGe第二層103内で結晶性を回復させる働きを有するが、結晶性の回復は下地Si基板との歪エネルギーを再び増大させる。この時、Ge第一層102が自身の中に欠陥104をさらに多数取り込むことによってSi基板101とGe第二層103との間の歪エネルギーを緩和する。本手法により、貫通転位密度は2x107 cm-3まで低減する。
【００１６】
Si基板上に低欠陥密度Ge層を形成するもうひとつの有効手段として、特許文献１に開示されている濃縮酸化法がある。本手法を従来例2とし、図4に示す。まず、Si基板201上にシリコン酸化膜(SiO2) 202を介してSi層 203が形成されたSOI (Silicon On Insulator)基板上に、Ge組成15%のシリコンゲルマニウム(SiGe)層204を40nmエピタキシャル成長により形成し、図4(a)を得る。次に基板を1000度以上の温度で酸化する。このとき、Siのみが選択的に酸化され、Geは酸化膜から排除されて下地酸化膜202近傍に堆積する。酸化後は図4(b)の状態となり、Ge層205が酸化膜202と酸化膜206に挟まれた形態で形成される。このときのGeは6nmの厚さを有し、1.1%の圧縮歪を含有する。
【００１７】
しかし、暗電流を十分に低減した受光素子を作製するためには、上記２つの手法をそのまま適用するだけでは不十分であり、手法の更なる改良が求められる。これは下記理由に拠る。受光素子において暗電流を十分に低減するためには、Ge層中の欠陥密度は105〜106cm-3程度以下であることが求められ、上述の従来例１から更に１桁〜２桁程度欠陥密度の低減が必要となる。また、従来例2で示した濃縮酸化法の場合は、非特許文献２に記載されるように残留歪が発生してしまう上、SiとGeの置換で生じた歪を緩和する際に欠陥(ミスフィット転位)が生じるという課題が存在する。これらの課題を解決する手法は共通しており、共にGe層を限定的に形成することでGe層の結晶性を向上させる手段が従来例によって示されている。非特許文献１に、従来例1で示した手法を改良してより欠陥密度を低減させる方法が開示されている。図5に従来例3として、本方法を示す。本手法は、Si基板301上にSiO2膜302を形成した後にウェットエッチングまたはドライエッチングによって開口部303をパターニングし、図5(a)の状態を得る。続いて低温Ge層304、Ge第二層305をそれぞれ350度、600度にてSiO2に対して選択的にエピタキシャル成長し、図5(b)を得る。次いで上述の熱処理を施すことでGe第二層305を低欠陥密度とすることが出来る。非特許文献１によれば、本手法において開口部303を一辺10μmの正方形とすることで、従来例1に比べて欠陥密度を約１桁低減することが可能になる。本手法による欠陥の低減は、熱処理の際にGe第二層305が基板表面に水平な方向に拡がることで層内部に蓄積した歪が緩和され、欠陥密度の更なる低減を誘発するというメカニズムに基づいている。このため、開口部303のサイズを縮小すると欠陥密度は更に低減する。非特許文献３には、従来例2で示した濃縮酸化法を改良することでGe層の結晶性を向上させる手法が示されている。図6に本手法(従来例4)を示す。従来例2と同様にSOI基板にSiGe層404をエピタキシャル成長にて形成した後、ウェットエッチングまたはドライエッチングによりSiGe層404とSi層403をパターニングして図6(a)の構造を得る。次いで1000度以上の温度でSiのみを選択的に酸化することにより、Ge層405がSiO2膜402と406で囲まれた図6(b)の構造を得る。本手法では、SiGe層404をパターニングして基板表面に水平な方向に膨張する余地を与えており、Ge層405は完全に緩和する。また、酸化工程の際、SiGe層404は下地SiO2膜402上を滑って膨張するため、従来例2で発生したミスフィット転位は生じない。参考文献3によれば、SiGe層404の径を約2μmとすることで、欠陥密度1x104 cm-3以下且つ完全に歪緩和したGe膜405を得ることが出来る。このように、従来例によれば、低温成長Ge法または濃縮酸化法を用い、且つGe層のサイズを限定することで、Si基板上に低欠陥密度の緩和Ge層を作製することが出来る。
【００１８】
しかしながら、光通信に用いられる受光素子には入射光を効率良く電流に変換する為、大面積が求められる。例えば、波長帯域1.55μmの10GHz高速光通信システムにおける面入射型の受光素子は30μm径の受光部を有する必要がある。この為、従来技術でGeによる受光素子をSi基板上に作製しても、入射光を効率良く電流に変換することは困難であった。
【００１９】
基板表面に水平な方向のサイズを増大させる為の従来技術として、横方向成長(Epitaxial Lateral Growth : ELO)法がある。本手法を用いた従来技術として、サファイア基板上に窒化ガリウム(GaN)をELO成長させる例が特許文献２に開示されている。本従来例(従来例5)を図7に示す。サファイア基板501上に絶縁膜502を堆積した後、絶縁膜をパターニングして開口部503を複数形成して図7(a)の形状を得る。次に低温で形成したGaNから成るバッファ層504を介してGaN層505をエピタキシャル成長する(図7(b))。GaN層505が絶縁膜502の高さを超えると、図7(c)に示したようにGaN層505は基板に垂直方向と共に水平方向にも成長を行う。隣り合ったパターンからELO成長したGaN層505同士は絶縁膜上で合体し、図7(d)のように最終的には所定の領域がGaN層505で埋められる。しかしながら、本手法では、合体した２つのGaN層の接合面では格子位置の不整合が生じるため、基板に垂直方向に積層欠陥と呼ばれる欠陥506が不可避的に発生する。この為、暗電流の増大を誘発する。Si上にGeをELO成長させた場合、特性の劣化は更に深刻である。Si上にGeをELO成長させた代用例が、非特許文献４に記されている。本従来例を従来例6として図8に示す。従来例5同様にSi基板601上にSiO2膜602を堆積した後にパターニングし、Ge層603をエピタキシャル成長する(図8(a))。ここで、Si基板の面方位は既存の電子デバイスで用いられる(100)である。Si系IV族半導体のエピタキシャル成長においては、(100)面上の成長速度は他の面方位に比べて最も速い。この為、シリコン基板を用いたELO成長では、図8(b)のように基板に対して傾斜角を有するファセット面604が必然的に生じる。例えば、[011]方向にELO成長した場合は(111)面が生じ、[010]方向にELO成長した場合は(110)面がファセットとなる。ファセット面はエネルギー的的に安定であるため、隣り合うパターンからELO成長したGe層同士が合体する際、積層欠陥605はファセット面に沿って基板に斜め方向に延びる(図8(c))。この為、欠陥同士がぶつかり、相互作用する確率が増大する。欠陥同士が結合する場合、結合箇所近傍に新たな応力が発生し、成長後の冷却時に欠陥が新たに発生し易い。更に、成長後の表面に存在するファセットからも、冷却時に応力が発生して欠陥が生成する。この為、図7の場合に比べて欠陥密度が高く、暗電流もより増大する。
【００２０】
このように、ELO成長を用いた従来技術では、良好な結晶性を保ちつつ大面積のGe層を形成することは困難であった。この為、ELO技術を利用してGe受光素子を作製する場合は、特許文献３及び特許文献４に開示されているように、各開口部からELO成長したGe層同士の合体を避けていた。図9に特許文献３の従来例(従来例7)を示す。Si基板701上に絶縁膜702と絶縁膜703を堆積した後、それぞれの絶縁膜を図9(a)のようにパターニングし、Ge層704をエピタキシャル成長する。この際、Ge層は二段階のELO成長を行い、絶縁膜702と絶縁膜703により形成される開口部を全て埋めた後、絶縁膜703上を水平方向に成長する(図9(a))。ここで、Geの歪緩和による欠陥は、絶縁膜702の側壁に当たって消失するため、絶縁膜703で形成される開口部内のGeでは欠陥密度が低減する。化学機械研磨(Chemical Mechanical Polishing : CMP)等で絶縁膜703上のGe層を削り取って平坦化した後、図9(b)に示すようにそれぞれの開口部内にp型とn型のイオン打ち込み領域705、706を形成する。更に絶縁膜707を堆積した後にプラグ電極電極708及び上部電極709を形成し、受光素子が完成する(図9(b))。面受光タイプの受光素子の場合、上述したように素子全体の径を約30μmとする必要があるため、図9(b)のように複数の受動素子を並べて一つの受動素子となる。本従来例７ではGe層同士の結合を回避しているため、図7に示した従来例6に比べて暗電流の低減が可能である。しかし、個々のGe領域に電極を形成するため、電極のレイアウトルールによって各受光素子の間隔を一定以上確保する必要があり、受光面積を十分確保することが出来ない。また、個々の受光素子においても各電極及びプラグ部により光が遮られるため、絶縁膜503により形成された開口部に比べて実際の受光面積は減少する。光通信に用いる受光素子には、光を電流に変換する量子効率を90%以上とすることが求められ、照射される光の面積ほぼ全てで光を吸収する必要がある。この為、図8(b)に示した構造は受光感度の点で特性が劣る。受光感度向上に向けた解決策として、個々の受動素子のサイズを増大する方法が考えられるが、この場合は成長膜厚の著しい増大とその後の工程における欠陥発生が懸念される。例えば一つの受光素子の径を20μmとした場合、水平方向の成長速度が最も速い[010]方向にGeをELO成長しても、Geが絶縁膜503内の開口部を埋めるためには基板垂直方向に少なくとも10μm以上は成長を行う必要があり、成長時間が著しく増大すると共に、絶縁膜に対する選択性が破れ、絶縁膜503上に多結晶のGeが堆積する懸念がある。また、ピラミッド形状をした10μm厚のGe層の大部分をCMPで削る必要が生じるため、研磨の最中に生じた応力によって欠陥が発生するポテンシャルも高い。以上のことから、高効率且つ暗電流の小さいGe受光素子を実現するためには、低欠陥密度のGe領域を形成し、個々の領域からELO成長したGe同士を結合させ、且つ結合の際に欠陥を発生させない作製プロセスの確立と、上記プロセスを実現するための受光素子構造の発明が必要となる。
【００２１】
本発明は、上記の課題を考慮して成されたものであり、その目的とするところはSi基板上に大面積且つ低欠陥密度のGeを形成する手法を確立し、高い受光感度と低暗電流特性を有するGe受光素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２２】
本発明の代表的なものの一例を示せば以下の通りである。
【００２３】
すなわち、本発明の半導体受光素子は、半導体基板と、該半導体基板上に形成され、前記半導体基板とは異なる材料をその一部に含む第１の緩衝層と、該緩衝層上に形成され、前記半導体基板とは異なる格子定数を有する第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層と同じ元素をその一部に含む第２の緩衝層と、該緩衝層上に形成された第２の半導体層とを含んで成り、前記第１の半導体層はその一部を絶縁膜に囲まれた複数の島状部分から形成され、前記第２の緩衝層は前記第１の半導体層の島と島を結合し、且つ前記絶縁膜に接することを特徴とする。
【００２４】
また、本発明の半導体受光素子の製造方法は、半導体基板上に絶縁膜による開口部を形成する工程と、前記半導体基板とは異なる材料をその一部に含む第１の緩衝層と前記半導体基板とは異なる格子定数を有する第１の半導体層を連続して前記開口部内に選択的にエピタキシャル成長し、熱処理により前記第１の半導体層内の結晶欠陥密度を低減する工程と、前記第１の半導体層を前記半導体基板の表面に水平方向に結晶成長させて島状の第１の半導体領域を複数形成する工程と、前記第１の半導体層と同じ元素をその一部に含む第一導電型の第２の緩衝層をエピタキシャル成長により形成し、前記第１の半導体領域からなる島と島とを結合する工程と、前記第２の緩衝層上に第一導電型の第２の半導体層をエピタキシャル成長により形成し、熱処理により前記第２の半導体層内の結晶欠陥密度を低減する工程とを有することを特徴とする。
【発明の効果】
【００２５】
本発明によれば、低欠陥密度のゲルマニウムを結晶性良くシリコン基板上に形成することが出来、暗電流を低減することが可能なゲルマニウム受光素子及びその製造方法を提供することが出来る。
【図面の簡単な説明】
【００２６】
【図１】本発明に係る半導体受光装置の第１の実施例を示す断面図である。
【図２】各種半導体材料の光吸収特性を示すグラフである。
【図３】従来例１の低欠陥層形成技術を示す断面図である。
【図４（ａ）】従来例２の低欠陥層形成技術を示す断面図である。
【図４（ｂ）】従来例２の低欠陥層形成技術を示す断面図である。
【図５（ａ）】従来例３の低欠陥層形成技術を示す断面図である。
【図５（ｂ）】従来例３の低欠陥層形成技術を示す断面図である。
【図６（ａ）】従来例４の低欠陥層形成技術を示す断面図である。
【図６（ｂ）】従来例４の低欠陥層形成技術を示す断面図である。
【図７（ａ）】従来例５の低欠陥層形成技術を示す断面図である。
【図７（ｂ）】従来例５の低欠陥層形成技術を示す断面図である。
【図７（ｃ）】従来例５の低欠陥層形成技術を示す断面図である。
【図７（ｄ）】従来例５の低欠陥層形成技術を示す断面図である。
【図８（ａ）】従来例６の低欠陥層形成技術を示す断面図である。
【図８（ｂ）】従来例６の低欠陥層形成技術を示す断面図である。
【図８（ｃ）】従来例６の低欠陥層形成技術を示す断面図である。
【図９（ａ）】従来例７の低欠陥層形成技術を示す断面図である。
【図９（ｂ）】従来例７の低欠陥層形成技術を示す断面図である。
【図１０（ａ）】第１の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図１０（ｂ）】第１の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図１０（ｃ）】第１の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図１０（ｄ）】第１の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図１０（ｅ）】第１の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図１０（ｆ）】第１の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図１０（ｇ）】第１の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図１０（ｈ）】第１の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図１０（ｉ）】第１の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図１０（ｊ）】第１の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図１０（ｋ）】第１の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図１０（ｌ）】第１の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図１１（ａ）】第１の実施例における半導体受光素子の製造方法を順に示す平面図である。
【図１１（ｂ）】第１の実施例における半導体受光素子の製造方法を順に示す平面図である。
【図１２】第１の実施例における欠陥消失過程を示す鳥瞰図である。
【図１３】第１の実施例における半導体受光素子を示す平面図である。
【図１４（ａ）】第２の実施例における結晶成長パターンを示す平面図である。
【図１４（ｂ）】第２の実施例における結晶成長パターンを示す平面図である。
【図１５（ａ）】第３の実施例における結晶成長パターンを示す平面図である。
【図１５（ｂ）】第３の実施例における結晶成長パターンを示す平面図である。
【図１６】第４の実施例における半導体受光素子を示す断面図である。
【図１７】第５の実施例における半導体受光素子を示す断面図である。
【図１８】第５の実施例における半導体受光素子を示す断面図である。
【図１９】第５の実施例における半導体受光素子を示す平面図である。
【図２０（ａ）】第６の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図２０（ｂ）】第６の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図２０（ｃ）】第６の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図２０（ｄ）】第６の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図２０（ｅ）】第６の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図２０（ｆ）】第６の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図２０（ｇ）】第６の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図２０（ｈ）】第６の実施例における半導体受光素子の製造方法を順に示す断面図である。
【図２０（ｉ）】第６の実施例における半導体受光素子の製造方法を順に示す断面図である。
【発明を実施するための形態】
【００２７】
上記課題を解決するために、本発明は以下に示す特徴を有している。
【００２８】
本発明に係る半導体受光素子は、半導体基板と、該半導体基板上に形成され、前記半導体基板とは異なる材料をその一部に含む第１の緩衝層と、該緩衝層上に形成され、前記半導体基板とは異なる格子定数を有する第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層と同じ元素をその一部に含む第２の緩衝層と、該緩衝層上に形成された第２の半導体層とを含んで成り、前記第１の半導体層はその一部を絶縁膜に囲まれた複数の島状部分から形成され、前記第２の緩衝層は前記第１の半導体層の島と島を結合し、且つ前記絶縁膜に接することを特徴とする。
【００２９】
ここで、前記第１の半導体層は、前記第１の緩衝層と接する第１の部分と、該第１の部分を介して前記半導体基板と反対側に位置する第２の部分から成り、前記第１の部分はその側面を前記絶縁膜と前記第２の部分によって囲まれ、前記第２の部分は、前記半導体基板と反対側の前記絶縁膜表面と接していれば好適である。
【００３０】
更に、前記第１の半導体層の前記第２の部分と、前記第２の緩衝層と、前記第２の半導体層は第１導電型であり、前記第２の半導体層上には高抵抗で前記第２の半導体層と同種の元素を含む第３の半導体層を有し、該第３の半導体層上には第２導電型で前記第２の半導体と同種の元素を含む第４の半導体層を有して成ることを特徴とすると半導体受光素子として望ましい。
【００３１】
或いは、前記第２の緩衝層が前記絶縁膜と接する部分の近傍において前記第２の緩衝層の一部と前記第２の半導体層の一部は第１導電型であり、前記第１の半導体層の島の中心部近傍からその上方の領域において前記第１の半導体層の一部と前記第２の緩衝層の一部と前記第２の半導体層の一部が第２導電型であっても良い。
【００３２】
上述の半導体受光素子において、前記半導体基板はシリコンから成り、前記第１の半導体層と前記第２の半導体層は単結晶ゲルマニウムまたは単結晶シリコン・ゲルマニウムから成り、前記第２の緩衝層は低温で形成され、内部に欠陥を含有するゲルマニウムまたはシリコン・ゲルマニウムから成ると好適である。
ここで、前記第１の緩衝層は前記絶縁膜で形成される開口部内に低温で形成され、内部に欠陥を含有する半導体層であり、構成元素はシリコンまたはシリコン・ゲルマニウムまたはゲルマニウムであると更に良い。
【００３３】
或いは、前記第１の緩衝層は前記半導体基板と前記絶縁膜の間に有り、二酸化シリコンから成ることを特徴としても好適である。
【００３４】
本発明に係る半導体装置の製造方法は、半導体基板上に絶縁膜による開口部を形成する工程と、前記半導体基板とは異なる材料をその一部に含む第１の緩衝層と前記半導体基板とは異なる格子定数を有する第１の半導体層を連続して前記開口部内に選択的にエピタキシャル成長し、熱処理により前記第1の半導体層内の結晶欠陥密度を低減する工程と、前記第１の半導体層を前記半導体基板の表面に水平方向に結晶成長させて島状の第１の半導体領域を複数形成する工程と前記第１の半導体層と同じ元素をその一部に含む第一導電型の第２の緩衝層をエピタキシャル成長により形成し、前記第1の半導体領域からなる島と島を結合する工程と、前記第２の緩衝層上に第一導電型の第２の半導体層をエピタキシャル成長により形成し、熱処理により前記第２の半導体層内の結晶欠陥密度を低減する工程とを有すると良い。
【００３５】
または、前記半導体基板上に第２の絶縁膜と第３の半導体層が形成された仮想基板において、該仮想基板上に前記半導体基板とは異なる格子定数を有する第４の半導体層をエピタキシャル成長により形成する工程と、前記第３の半導体層及び前記第４の半導体層の中に存在する前記半導体基板を構成する元素と同種の元素のみを選択的に酸化して第５の半導体層を得る工程と、前記第５の半導体層を前記半導体基板の表面に水平方向に結晶成長させて島状の第２の半導体領域を複数形成する工程と、前記第５の半導体層と同じ元素をその一部に含む第一導電型の第３の緩衝層をエピタキシャル成長により形成し、前記第２の半導体領域からなる島と島を結合する工程と、前記第３の緩衝層上に第一導電型の第６の半導体層をエピタキシャル成長により形成し、熱処理により前記第６の半導体層内の結晶欠陥密度を低減する工程とを有しても好適である。
【００３６】
上述の半導体装置の製造方法において、前記第２または前記第６の半導体層上に、高抵抗で前記第２または第６の半導体層と同種の元素を含む第７の半導体層をエピタキシャル成長する工程と、該第７の半導体層上に第２導電型で前記第２または第６の半導体層と同種の元素を含む第８の半導体層をエピタキシャル成長すると望ましい。
【００３７】
または、前記第２または第３の緩衝層が前記第１または第２の島状半導体領域同士を結合する領域の近傍において前記第２または第３の緩衝層の一部と前記第２または第６の半導体層の一部を第１導電型とするようにイオン打ち込みを行う工程と、前記第１または第５の半導体層の島の中心部近傍からその上方の領域において前記第１第５の半導体層の一部と前記第２または第３の緩衝層の一部と前記第２または第６の半導体層の一部を第２導電型とするようにイオン打ち込みを行っても良い。
【００３８】
本発明に係る半導体受光装置及びその製造方法によれば、シリコン上にゲルマニウムを島状に形成することで、ゲルマニウムの結晶性が向上し、更に個々の島から横方向に成長を行い、島と島の結合部近傍にのみ緩衝層を挿入することで島と島の結合により発生した欠陥を緩衝層内部に閉じ込めることが可能になる。これにより、低欠陥密度のゲルマニウムを結晶性良くシリコン基板上に形成することが出来、暗電流を低減することが可能なゲルマニウム受光素子及びその製造方法を提供することが出来る。
【００３９】
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、本実施例で紹介する方法以外にも、材料や製造工程の組合せを変える等、多くの変更が可能である事は言うまでもない。
【００４０】
以下に具体的な実施例について述べる。図面記載された図は、必ずしも正確に縮尺を合せているわけではなく、論理が明確になるように重要な部分を強調して模式的に描画してある。
【実施例１】
【００４１】
本実施例では、低温ゲルマニウム緩衝層を用いたGe島を核として、シリコン基板上に形成された欠陥密度Ge受光素子及びその製造方法について記載する。
【００４２】
図1は本発明に係る半導体受光装置の第１の実施例を示す断面構造である。本断面構造は、受光部と増幅部を別々に有するバイポーラ・フォト・トランジスタにおける受光部断面を示したものである。
【００４３】
図１における参照番号１はシリコン(Si)基板であり、Si基板1上にはパターニングされた絶縁膜2と、絶縁膜2によって開口された開口部内に低温成長したGe緩衝層3とGe層4が選択エピタキシャル成長により形成されている。Ge層4上には、Ge層5が横方向成長により基板に垂直方向及び水平方向にGe層4を覆うように成長している。島状のGe層5同士間にはわずかな隙間があり、この隙間を低温成長したGe緩衝層6が埋めている。更に全面に高濃度n型Ge層7が島全体を覆うように選択成長され、Ge受光素子のn型電極層を形成している。本n型電極層において、Ge緩衝層3とGe層4のエピタキシャル成長後には熱処理が施されており、Ge層4の結晶性は回復している。本実施例の特徴の一つは上記の低欠陥Ge層4を利用し、且つ横方向成長によりサイズ拡大を図ることにある。後述するようにGe層4に存在する結晶欠陥密度はGe層4のサイズ低減と共に減少する。本実施例ではGe層4のサイズを約2μm径とした。この場合の結晶欠陥密度は約1×105 cm-2である。本実施例の二つ目の特徴は、Ge層4により形成された島と島の間隔をGe緩衝層6で埋めていることにある。これにより、後述するようにGe層4の島同士の結合により発生した欠陥をGe緩衝層6内に閉じ込めることが可能になる。また、高濃度n型Ge層7形成後に熱処理を行うことで、高濃度n型Ge層7中に残存する欠陥の密度を更に低減させている。本手法により、n型Ge層７の欠陥密度はGe層4の半分以下に低減された。更に、Ge緩衝層6をn型にドーピングしており、緩衝層6中の欠陥に起因して電子-正孔対が発生しても暗電流に寄与しないよう考慮されている。
【００４４】
上述の高濃度n型Ge層7上には絶縁膜8がパターニングされ、受光素子形成領域が開口されている。開口部内には高抵抗Ge層9からなる光吸収層及び高濃度p型Ge層10が選択エピタキシャル成長により形成されており、p型Ge層10上及びn型Ge層7上には金属電極12、13が形成された構造となっている。更に、本受光素子にはp型Ge層10上部にシリコン窒化膜(Si3N4)11が約800nm堆積しており、受光部上でパターニングされている。Si3N4膜は受光部のGe層に二次元性の引っ張り応力を印加する効果がある。引っ張り応力を受けたGe層の禁制帯幅は小さくなることが一般に知られており、本Si3N4の堆積により、長波長の光に対する吸収効率が増大する。
【００４５】
本実施例で開示したGe受光素子は、低欠陥密度のGe島状領域を、欠陥を発生すること無く結合させることを特徴としており、低欠陥密度且つ大面積のGe層7を受光素子のn型電極層としている。この為、暗電流の小さい高感度なGe受光素子の実現が可能になる。
【００４６】
次に、図10（ａ）〜図10（l）を用いて、本実施例における半導体装置の具体的な製造方法について、詳細に説明する。
【００４７】
Si基板1上に絶縁膜2を堆積し、ウェットエッチングまたはドライエッチングによって開口部を形成し、図10(a)の構造を得る。絶縁膜には例えばシリコン酸化膜(SiO2)を用いれば良く、この場合、ウェットエッチングには0.5%に希釈したフッ化水素酸(HF)を用いれば良い。ドライエッチングを行う際は、フッ素化合物を含んだエッチングガスを用いて加工する。パターン形成後の表面構造を図11(a)に示す。絶縁膜2により囲まれた開口部は、正方形パターンが格子状に並んだパターンとしている。開口部のサイズ及び間隔は、後述のようにGeの成長速度等を考慮して決定する。また、パターンの方向もGe島の横方向成長を加味して決定する。
【００４８】
上記開口部内に、ガスソース分子線エピタキシー（Molecular Beam Epitaxy : MBE）法や、化学気相成長（Chemical Vapor Deposition : CVD）法等を用いたエピタキシャル成長により、緩衝層3及びn型Ge層4を順次形成し、図10(b)の構造を得る。緩衝層3は、Siまたはシリコン・ゲルマニウム(SiGe)またはGeを350℃程度の低温で約30nmエピタキシャル成長させて形成する。Siの原料ガスにはモノシラン(SiH4)またはジシラン(Si2H6)を用い、Geの原料ガスにはものゲルマン(GeH4)を用いる。この際、低温で正中した緩衝層3内には共有結合に関与しないダングリング・ボンドが多数発生し、緩衝層3の結晶強度は弱いものとなる。次いでn型Ge層4を550℃〜650℃の成長温度で50〜200nmエピタキシャル成長を行う。ここで、上記緩衝層3とn型Ge層4のエピタキシャル成長は、酸化膜に対して選択的にSi基板1上のみに成長する条件で行う。Geを成長する場合、上記温度範囲であれば1Pa〜1000Paの幅広い圧力範囲において約3μm以上選択成長することが可能である。成長後のn型Ge層4には、SiとGeの格子定数の違いに起因する歪エネルギーが緩和した際に生じる多数の欠陥が存在する。このため、成長後に熱処理を行う。熱処理は900度と780度の間で10分ずつ10回温度の昇降を行うと効果的であり、この際、n型Ge層4内に存在する欠陥は修復され、結晶性が回復する。結晶性回復の際には、大きな歪エネルギーが発生するが、歪エネルギーは下地の緩衝層3にのみ選択的に欠陥を発生させることで緩和することが可能であり、結晶性の良いn型Ge層4を得る事が出来る。更に、上記歪エネルギーの緩和にはGe層4のサイズが寄与していることも判っている。これは、Ge層4のサイズを限定することにより、Ge層4は体積膨張することが可能となり、歪エネルギーを有効に緩和することが出来ることに起因する。上記メカニズムの影響で、Ge層4内の欠陥密度はGe層4のサイズが縮小すると共に減少する傾向が見えており、例えばGe層4のサイズを2μmに規定すると、結晶欠陥密度を約1×105 cm-2まで低減することが可能となった。
【００４９】
次に、n型Ge層5を選択エピタキシャル成長により形成する。この際、Ge層5は横方向成長(Epitaxial Lateral Growth : ELO)を行い、Si基板1に垂直方向と共に水平方向にも成長して、図10(c)に示すように、Ge層4上を覆うように形成する。ここで、横方向成長を促進するため、絶縁膜2をパターニングする方向を<100>方向とすると良い。この場合、(001)基板上への垂直方向の成長速度と横方向の成長速度が等しくなる。但し、成長と共に(101)面からなるファセット面が形成され、最終的には基板に垂直なGe層5の側壁(100)面が消失する。(100)面が消失するとGe島同士が結合した際に発生する欠陥は(101)面に沿って発生するため、欠陥密度の増大を招く。このため、Ge層5は隣り合う島同士が結合する直前まで側壁の(100)面を保つ必要がある。この為、島の間隔は基板に水平方向への成長速度とGe島のサイズに応じて調整する必要がある。今、Ge島5のサイズを2μmとすると、島間の間隔は約2μm以下であることが望ましい。尚、絶縁膜2のパターニングの方向として<110>を用いることも可能である。但し、この場合<110>方向への横方向成長速度は極めて遅いため、パターン間隔を小さくする必要がある。本発明では、間隔を約0.5μmとすれば好適である。
【００５０】
続いて、Ge島5同士が結合する直前で成長を止める。ここでは、間隔が約0.3μm以下となったときに成長を中断している。次に、450℃程度の低温で約300nmの低温Ge層6をエピタキシャル成長し、図10(d)の構造を得る。低温Ge層6にはn型のドーピングを行う。n型不純物には例えば燐(P)または砒素(As)を用い、成長時のガスには水素希釈したホスフィン(PH3)またはアルシン(AsH3)を用いる。ガス流量を調整して低温Ge層6の不純物濃度を約1×1020 cm-3とする。低温Ge層6内の不純物は、後述する熱処理により活性化し、欠陥により電子-正孔対が発生した場合でも暗電流に寄与しないようにする。本実施例では、低温Ge層6の成長温度は、低温Ge緩衝層3に比べて100度高く設定している。これは、Si基板上に成長する低温Ge緩衝層3と異なり、低温Ge層6はGe層5と格子整合して形成するため、結晶内部で下地の影響を打ち消す程の欠陥を導入する必要がないことに拠る。低温Ge層6はあくまでもGe島が合体したときに生じる欠陥のみを自らの中に閉じ込め、上部Ge層に伝播させない作用を持たせるために形成したそうである。この為、低温Ge層6はGe層5の島同士の間隔を埋めるように成長する必要がある。低温Ge層6がGe島5の隙間をほぼ埋め状態の表面構造は図11(b)に示す通りである。ここで留意しなくてはならないのは、パターンの対角方向である<110>方向のGe成長速度が遅いため、隣合うGe島同士の隙間は埋まっても、4つのGe島により囲まれた領域は埋まりきらない点である。低温Ge層6の膜厚300nmは、上記現象を加味したものである。低温Ge層6成長時は、前述のようにSi基板1に垂直方向のGe層5の側壁を保ったまま島が結合するように留意すべきである。島の結合時に側壁を保つことにより、島の結合で低温Ge層6内に発生する欠陥はSi基板に垂直方向にのみ伸びることが可能で、欠陥密度増大を防ぐことが出来る。
【００５１】
次に高濃度n型Ge層7を選択成長することにより、図10(e)及び図10(f)に示した構造を得る。ここでの成長は、高濃度n型Ge層7が下地の凹凸を埋めて平坦性を回復するまで行う。平坦性回復過程は下記の通りである。パターンが<100>に配向されている場合、ファセットとして生じた(101)面は、基板表面の(001)面及び基板に水平方向の(100)面に比べ成長速度が遅いため、Ge層5の島間を埋める平坦部は成長と共に徐々にその面積を大きくし、Ge層5の島上に存在する平坦部は成長と共に面積が減少する。この為、ある膜厚において図10(e)に示すようにGe層5の島上を基点とする平坦部面積は0となる。この場合、Ge層5上のピラミッド頂点における成長速度は(001)面に比べて小さくなり、Ge層7の平坦性は回復する(図10(f))。この後、上述のように900度と780度の間で10分ずつ10回温度の昇降を行う熱処理を施すことで、Ge層7の結晶性は回復し、結晶性回復の際に生じた歪エネルギーは低温成長Ge層6中に閉じ込められる。ここで、上記熱処理を行う際は、高濃度n型Ge層7表面の平坦性を確認することが重要である。即ち、少しでもファセットが残っていると、成長終了時の温度低下により発生した応力を原因とし、ファセットを基点とした欠陥が発生する。この為、高濃度n型Ge層7表面の平坦性回復は、低欠陥密度のGe受光素子の形成に必須である。図12は高濃度n型Ge層7形成後の熱処理で高濃度n型Ge層7の結晶性が回復する際、欠陥が低温成長Ge層6内に閉じ込められる模式図を示したものである。ここでは、欠陥の閉じ込めに二つの効果を利用している。一つ目は前述のように欠陥の伝播方向を基板に垂直方向に限定し、欠陥密度増大を防いでいる点、二つめは、低温成長Ge層6の結晶強度を弱くすることで選択的に欠陥を低温成長Ge層6を閉じ込めることを可能にした点である。これら二つの組み合わせにより、図12に示すようにSiO2との界面から垂直方向に延びた欠陥はGe層7との界面で曲げられる。上記欠陥は、そのまま<100>方向に進行して別の欠陥とぶつかり、積層欠陥の転位ループを作って消失するか、基板に水平方向に進行したまま基板外部に抜ける。上記のメカニズムにより、低温成長Ge層6の中に欠陥を閉じ込めることが可能になる。
【００５２】
図10(f)に示した低欠陥密度n型Ge層7から半導体受光素子を製造する工程を次に述べる。
【００５３】
図10(g)は高濃度n型Ge層7全体を示す断面図である。
【００５４】
次に絶縁膜8を堆積し、パターニングにより受光素子形成部を開口し、図10(h)の構造を得る。
【００５５】
絶縁膜8にはSiO2膜を用いることが望ましく、加工はドライエッチングにより行うと良い。
【００５６】
次に、選択成長により高抵抗Ge層9及び高濃度p型Ge層10を連続して選択エピタキシャル成長により形成し、図10(i)の構造を得る。ここで、高抵抗Ge層9の不純物濃度は1×1017 cm-3程度とし、光吸収層が十分空乏化するように留意する。高抵抗Ge層9の膜厚は、長距離通信に用いられる1550nm波長帯域におけるGeの光吸収長である1〜2μm程度とする。高濃度p型Ge層10の不純物にはジボラン(B2H6)を原料ガスにしたボロン(B)を用い、不純物濃度は1×1020 cm-3とする。ここで、高濃度p型Ge層10の膜厚が厚過ぎると光吸収特性が劣化するため、留意する必要がある。ここでは高濃度p型Ge層10の膜厚を100〜200 nmとしている。
【００５７】
次いで、Si3N4膜11を全面に約700nm堆積する(図10(j))。上述のように、Si3N4膜によりGe層には二次元性の引っ張り応力が加わり、禁制帯幅縮小による長波長光の吸収率増大が期待される。
【００５８】
次いで、絶縁膜上に金属の配線を形成する。受光部上はSi3N4を六フッ化硫黄(SF6)を用いたドライエッチングで加工する。n型Ge層7上のパターニングは、Si3N4を除去後、フッ素化合物を含有したエッチングガスを用いて下地絶縁膜8(SiO2膜)をエッチング除去する。
【００５９】
最後に窒化チタン(TiN)とアルミニウム(Al)をスパッタリング法により形成し、ドライエッチングにより。加工して図10(l)の完成図が得られる。図13には、受光素子完成時の表面構造を示す。図13に示した線分aは図10(a)〜図10(l)に示した断面図を切り出した線を表す。本実施例は面受光型素子を念頭に入れて開示したため、図13に示す表面構造は、p型電極がリング状となる構造を示している。リングの径は、例えば10GHzの長距離光通信システムへの応用を考慮すると、約30μmであることが望ましい。
【００６０】
本実施例の半導体受光装置によれば、Si基板1上のGe層7の形成時において、横方向成長の種結晶に低欠陥密度のGe島を適用し、且つ緩衝層を用いることでGe島同士が結合する際の欠陥発生を抑制することで結晶性の良いGeを大面積で形成することが可能であり、上記結晶形成技術を基にしたプロセスを確立することで、暗電流の小さいGe受光素子をSi基板上に作製することが可能となる。
【００６１】
本実施例では、光吸収層にGeを用いたが、Siとの混晶であるシリコン・ゲルマニウム(SiGe)を用いても良い。Siを結晶に多少含ませることで、Si基板との格子不整合量を軽減することが出来、結晶欠陥密度低減の観点で多少有利となる。この場合、Geの組成比は70%〜90%とすると長波長の光通信でも感度を保つことが出来、好適である。
【００６２】
また、本実施例では、受光素子下層をn型Ge、上層をp型Geとしたが、光素子下層をp型Ge、上層をn型Geとしてもなんら問題はない。
【００６３】
更に、本実施例では面受光型素子を仮定していたが、本実施例の構造をそのまま用いることで、導波路型の受光素子にも適用は可能である。
【実施例２】
【００６４】
図14(a)、図14(b)は本発明に係る半導体受光装置の第２の実施例を示す表面図である。図14(a)はSi基板1上に、Ge島を形成するためのパターニングを施した後の表面を示している。図14(a)はGe開口部の繰り返しパターン周期が、半周期分だけずれていることを特徴とする。図14(a)のパターンで低温成長Ge層6がGe島をほぼ埋めた状態の表面図を図14(b)に示す。隣り合うGe島同士が結合した段階で残存する隙間は、実施例1の場合(図11(b))に比べて面積が低減していることが分かる。この為、隙間を埋めるのに必要な低温成長Ge層6の膜厚を低減することが可能となる。低温成長Ge層6の膜厚を薄くする程、膜中に内包する欠陥が低減するため、本実施例を用いると欠陥密度の更なる低減が可能となる。尚、ここでパターンの配向は横方向の成長速度が最も速い<100>方向とするのが望ましいが、実施例1で上述したように<110>方向でも効果を得ることは可能である。
【実施例３】
【００６５】
図15(a)、図15(b)は本発明に係る半導体受光装置の第3の実施例を示す表面図である。図15(a)はSi基板1上に、Ge島を形成するためのパターニングを施した後の表面を示している。図15(a)はGe開口部が開口部の径と同等の長さを有する長方形の形状を有している点を特徴とする。本実施例に拠れば、隣り合うGe島同士が欠どうした時点で残存する隙間は消失する(図15(b))。この為、隙間を埋めるのに必要な低温成長Ge層6の膜厚を最も薄くすることが出来、低温成長Ge層6内の結晶欠陥密度を低減することが可能である。但し、開口部の径が長過ぎると、開口部内に形成したGe緩衝層3とGe層4の体積が大きくなり、成長後の熱処理で十分欠陥を低減することが難しくなる。この為、パターン密度と成長速度等を加味して、場合によっては縦方向にパターンを分割し、例えばパターンの縦横比を1:n (nは整数)となるように調整すること等が必要である。この場合、実施例２に記載したようにパターンの周期を半周期ずらす形態を取るとより効果的である。
【実施例４】
【００６６】
本実施例では、Siによる光導波路と低欠陥密度Ge受光素子を組み合わせた素子を開示する。図16は本発明に係る半導体受光装置の第4の実施例を示す断面図である。
【００６７】
本実施例では、Si基板1上に埋め込み酸化膜14とSi層15が形成されたSOI (Silicon On Insulator)基板を用いている。上記SOI基板において、埋め込み酸化膜14は1μmの厚さを有し、上層のSi層15は約1.5μmの厚さを有している。ここで、Si層15は導波路構造となるようにパターニングしており、周辺部を0.6μmエッチングしている。Ge受光素子はSi導波路上に作製される。ここでは、Ge受光素子の作製方法は従来例1と同一なので割愛し、導波路型に合わせて設計したGe受光素子の特徴のみ述べる。本実施例では、光信号はSi基板側から入射することを特徴とする。この場合、高濃度n型Ge層7が厚いと光がn型Ge層7中で減衰してしまい、十分な受光効率を得ることが出来ない。この為、Geパターンのサイズ及び間隔を小さくして、Ge島による凹凸の発生を抑えた構造としている。本実施例では開口部のパターンサイズを300nm、パターン間隔を300nmに設計した。これにより、高濃度n型Ge層7の平坦化に必要な合計膜厚を200nmに抑えることが可能となる。従って、本実施例に拠れば十分な受光感度を有する導波路型受光素子の実現が可能である。
【実施例５】
【００６８】
本実施例では、低欠陥密度Ge受光素子において、p型及びn型電極をイオン打ち込み法によって形成した素子を開示する。
【００６９】
図17〜図19は、本発明に係る半導体受光装置の第5の実施例を示す断面図及び平面図である。本実施例は、Ge島を定義するパターンとして、実施例４に開示した長方形のストライプパターンを採用している。形成工程は、Ge層7の形成までは実施例１と同様の手法にて行う。但し、Ge層にはドーピングを施しておらず、全てのGe層において不純物濃度が1×1017 cm-3程度となるようにエピタキシャル成長条件を調整する。本実施例では、高抵抗Ge層7は光吸収層としての役割を担うため、高抵抗Ge層7の膜厚は約1〜2μmとする。
【００７０】
高抵抗Ge層7を形成後、全面に絶縁膜18を形成する。ここで絶縁膜18はSiO2膜とすると良い。次にp型及びn型のイオン打ち込みを行う。図17〜図19に、イオン打ち込みを行った後の断面構造及び平面構造を示す。図17は図19の線分aで切り取った断面に相当し、図18は図19の線分bで切り取った断面に相当する。上記イオン打ち込みは、下地Ge層のパターンに対応して、打ち込み場所を規定して行うこととする。打ち込み場所は、島と島の間の結合部及び島の中心部とし、最も欠陥を多く内包する部分を高濃度領域とすることを目的としている。イオン打ち込みはGe層7の膜厚相当の深さまでイオン注入を行う条件に設定する。この場合、欠陥含有領域は高濃度化され、暗電流の低減が可能となる。また、Ge島の間隔を短くすることで、p/n電極間距離を短くし、キャリアの走行時間を短縮することが可能である。この為、高効率化と高速性能の両立が可能となる。
【実施例６】
【００７１】
本実施例では、濃縮酸化法により形成したGe島を核として、シリコン基板上に形成された欠陥密度Ge受光素子及びその製造方法について記載する。
【００７２】
図20(a)〜図20(i)は本発明に係る半導体受光装置の第６の実施例を示す断面構造である。
【００７３】
Si基板51上にSiO2膜52及びSi層53が設けられたSOI基板上に、SiGe層54をエピタキシャル成長により形成し、図20(a)の構造を得る。上記SiGe層54はSi層53に格子整合して形成しており、内部に歪エネルギーを含有しているが、歪緩和を起こす臨界膜厚以下とすることで無欠陥の膜を形成している。ここで、SiGe層54のGe組成比は15%とする。エピタキシャル成長時成長温度を600度近傍とすると、SiGe層54は100nm程度まで無欠陥で形成することが出来る。
【００７４】
次いで、絶縁膜55を堆積した後パターニングを行い、ドライエッチングまたはウェットエッチングにより絶縁膜を一部除去する。パターニングは従来例1または従来例2、3で述べたように、格子状または櫛型形状を有する必要があり、またパターンの配向は<100>であることが望ましい。その後、絶縁膜55をマスクとしてSiGe層54及びSi層53をエッチング除去して図20(b)に示す構造を得る。エッチングには臭化水素(HBr)と塩素(Cl2)の混合ガスを用いたドライエッチングを行うと異方性エッチングが可能であるが、側壁へのダメージが濃縮酸化時に欠陥を発生させる懸念があるので、アルカリ系エッチング液を用いたウェットエッチングを行っても良い。使用するエッチング液は水酸化カリウム(KOH)水溶液または水酸化テトラメチルアンモニウム(TMAH)水溶液等の強アルカリ性溶液が望ましく、この場合SiO2をエッチングストッパとしたウェットエッチングが可能となる。
【００７５】
その後、表面の絶縁膜55をウェットエッチングにより除去し、図20(c)に示す構造を得る。
【００７６】
次いで1000度以上の温度で濃縮酸化を行う。この際、Si層53及びSiGe層54内のSiのみが選択的に酸化され、Ge原子は埋め込み酸化膜52に向かって堆積する。濃縮酸化を行うと、図20(d)に示すように、埋め込み酸化膜52と酸化膜57に挟まれて、約20nmの緩和Ge層56が形成する。ここでGe層56は初期SiGe層54のパターニングサイズが小さい程良好な結晶性を有し、パターン幅を2μmとすると結晶欠陥密度を1x104 cm-3以下まで低減することが出来る。また、Ge層56は濃縮酸化時に下地の埋め込み酸化膜52上を滑りながらエネルギー緩和するため、Ge層56の歪は完全に緩和させることが可能である。
【００７７】
次に酸化膜57のウェットエッチングを行い、緩和Ge層56の表面を露出させ、図20(e)の構造を得る。ここで、横方向成長を促進するため、Ge層56の側壁が露出するようにエッチング量を調整する。
【００７８】
次いで、図20(f)に示すように、n型Ge層58をGe層56上に選択エピタキシャル成長する。Ge層58は横方向成長を行い、水平方向にサイズが増大する。本実施例ではGe島56の初期膜厚が小さいため、基板に垂直な側壁を保つことが出来ず、図20(f)のようにGe層58の側壁は基板に斜め方向のファセット面のみで構成される。
【００７９】
その後、450度の低温にてn型Ge低温層59をエピタキシャル成長し、図20(g)の構造を得る。Ge低温層59中の不純物は実施例1と同様、PまたはAsを約1×1020 cm-3添加すれば良い。Ge低温層59はGe層58の島間の隙間を埋めるように成長するが、本実施例の場合は、Ge層58が基板に垂直方向の側壁を持っていないため、Ge低温層59内のファセットに沿って欠陥が伝播する可能性があり、Ge低温層59の成長時には注意を有する。欠陥の伝播方向を基板に垂直方向に閉じ込めるためには、Ge低温層59のファセット方向への成長速度を増大する必要があり、圧力制御による成長速度調整が重要となる。
【００８０】
Ge低温層59形成後に高濃度n型Ge層60をエピタキシャル成長により形成し、図20(h)の構造を得る。実施例1と同様、高濃度n型Ge層60の成長は、表面が平坦になるまで行う。
【００８１】
この後は実施例1と同様、光吸収層となる高抵抗Ge層9、p型Ge層10を選択エピタキシャル成長により形成し、金属電極加工を行って図20(i)に示す構造を得る。
【００８２】
本実施例では、埋め込み酸化膜52上に無欠陥のGe層56を形成することが出来るため、従来例1のように欠陥を含有する低温緩衝層を無くすことが可能である。この為、より低欠陥のGe受光素子の実現が可能である。
【符号の説明】
【００８３】
１…シリコン基板、
２…シリコン酸化膜、
３…低温成長ゲルマニウム緩衝層、
４…単結晶ゲルマニウム層、
５…n型単結晶ゲルマニウム層、
６…n型低温成長ゲルマニウム緩衝層、
７…n型単結晶ゲルマニウム層、
８…シリコン酸化膜、
９…高抵抗単結晶ゲルマニウム層、
１０…p型単結晶ゲルマニウム層、
１１…シリコン窒化膜、
１２…窒化チタン、
１３…アルミニウム、
１４…埋め込み酸化膜、
１５…Silicon On Insulator、
１６…ｐ型イオン打ち込み領域、
１７…n型イオン打ち込み領域、
１８…シリコン酸化膜、
５１…シリコン基板、
５２…埋め込み酸化膜、
５３…Silicon On Insulator、
５４…単結晶シリコン・ゲルマニウム層、
５５…シリコン酸化膜、
５６…単結晶ゲルマニウム層、
５７…シリコン酸化膜、
５８…単結晶ゲルマニウム層、
５９…n型低温成長ゲルマニウム緩衝層、
６０…n型単結晶ゲルマニウム層、
１０１…シリコン基板、
１０２…低温成長ゲルマニウム緩衝層、
１０３…単結晶ゲルマニウム層、
１０４…結晶欠陥、
２０１…シリコン基板、
２０２…埋め込み酸化膜、
２０３…Silicon On Insulator、
２０４…単結晶シリコン・ゲルマニウム層、
２０５…単結晶ゲルマニウム層、
２０６…シリコン酸化膜、
３０１…シリコン基板、
３０２…シリコン酸化膜、
３０３…開口部、
３０４…低温成長ゲルマニウム緩衝層、
３０５…単結晶ゲルマニウム層、
４０１…シリコン基板、
４０２…埋め込み酸化膜、
４０３…Silicon On Insulator、
４０４…単結晶シリコン・ゲルマニウム層、
４０５…単結晶ゲルマニウム層、
４０６…シリコン酸化膜、
５０１…サファイア基板、
５０２…絶縁膜、
５０３…開口部、
５０４…低温成長窒化ガリウム緩衝層、
５０５…単結晶窒化ガリウム層、
５０６…結晶欠陥、
６０１…シリコン基板、
６０２…シリコン酸化膜、
６０３…単結晶ゲルマニウム層、
６０４…ファセット面、
６０５…結晶欠陥、
７０１…シリコン基板、
７０２…絶縁膜、
７０３…絶縁膜、
７０４…単結晶ゲルマニウム層、
７０５…ｐ型イオン打ち込み領域、
７０６…n型イオン打ち込み領域、
７０７…絶縁膜、
７０８…プラグ電極、
７０９…電極。
【図１】
0005414415.tif 000002
【図２】
0005414415.tif 000003
【図３】
0005414415.tif 000004
【図４（ａ）】
0005414415.tif 000005
【図４（ｂ）】
0005414415.tif 000006
【図５（ａ）】
0005414415.tif 000007
【図５（ｂ）】
0005414415.tif 000008
【図６（ａ）】
0005414415.tif 000009
【図６（ｂ）】
0005414415.tif 000010
【図７（ａ）】
0005414415.tif 000011
【図７（ｂ）】
0005414415.tif 000012
【図７（ｃ）】
0005414415.tif 000013
【図７（ｄ）】
0005414415.tif 000014
【図８（ａ）】
0005414415.tif 000015
【図８（ｂ）】
0005414415.tif 000016
【図８（ｃ）】
0005414415.tif 000017
【図９（ａ）】
0005414415.tif 000018
【図９（ｂ）】
0005414415.tif 000019
【図１０（ａ）】
0005414415.tif 000020
【図１０（ｂ）】
0005414415.tif 000021
【図１０（ｃ）】
0005414415.tif 000022
【図１０（ｄ）】
0005414415.tif 000023
【図１０（ｅ）】
0005414415.tif 000024
【図１０（ｆ）】
0005414415.tif 000025
【図１０（ｇ）】
0005414415.tif 000026
【図１０（ｈ）】
0005414415.tif 000027
【図１０（ｉ）】
0005414415.tif 000028
【図１０（ｊ）】
0005414415.tif 000029
【図１０（ｋ）】
0005414415.tif 000030
【図１０（ｌ）】
0005414415.tif 000031
【図１１（ａ）】
0005414415.tif 000032
【図１１（ｂ）】
0005414415.tif 000033
【図１２】
0005414415.tif 000034
【図１３】
0005414415.tif 000035
【図１４（ａ）】
0005414415.tif 000036
【図１４（ｂ）】
0005414415.tif 000037
【図１５（ａ）】
0005414415.tif 000038
【図１５（ｂ）】
0005414415.tif 000039
【図１６】
0005414415.tif 000040
【図１７】
0005414415.tif 000041
【図１８】
0005414415.tif 000042
【図１９】
0005414415.tif 000043
【図２０（ａ）】
0005414415.tif 000044
【図２０（ｂ）】
0005414415.tif 000045
【図２０（ｃ）】
0005414415.tif 000046
【図２０（ｄ）】
0005414415.tif 000047
【図２０（ｅ）】
0005414415.tif 000048
【図２０（ｆ）】
0005414415.tif 000049
【図２０（ｇ）】
0005414415.tif 000050
【図２０（ｈ）】
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【図２０（ｉ）】
0005414415.tif 000052