(57)【特許請求の範囲】
【請求項１】
電源電圧がVdc、最大電流がImaxの増幅素子の流通角θoがπ(rad)を超えて2・π(rad)未満のAB増幅器において、前記増幅素子の等価回路の従属電流源から見た基本波の負荷インピーダンスをZ1=R1+j・X1、２倍波の負荷インピーダンスをZ2=R2+j・X2とし、X1とR1の関係を−R1≦X1≦R1、R1をR1=Vdc/Imax・π・{1−cos(θo/2)}/{θo/2−sin(θo)/2}、X2/X1をX2/X1=−{θo/2−sin(θo)/2}/{sin(θo/2)−sin(1.5・θo)/3}に、あるいはそれぞれの近傍にして、
R2＜1/3・R1とすることを特徴とするAB級増幅器。
【請求項２】
前記増幅素子に接続された出力側整合回路は、分布定数回路を備えることを特徴とする請求項１に記載のAB級増幅器。
【請求項３】
前記増幅素子に接続された出力側整合回路は、集中定数回路および分布定数回路を備えることを特徴とする請求項１に記載のAB級増幅器。
【請求項４】
前記増幅素子に接続された出力側整合回路は、高調波処理集中定数回路とインピーダンス変換回路とを備えることを特徴とする請求項１に記載のAB級増幅器。
【請求項５】
前記高調波処理集中定数回路と前記増幅素子の出力容量との並列回路からなるリアクタンス回路を備えることを特徴とする請求項４に記載のAB級増幅器。
【請求項６】
前記高調波処理集中定数回路は、第１インダクタおよび第１キャパシタからなる第１直列回路と、第２インダクタおよび第２キャパシタからなる第２直列回路との並列回路であることを特徴とする請求項５に記載のAB級増幅器。
【請求項７】
前記高調波処理集中定数回路は、第３インダクタおよび第３キャパシタからなる直列回路と、第４インダクタおよび第４キャパシタからなる並列回路との直列回路であることを特徴とする請求項５に記載のAB級増幅器。
【請求項８】
前記高調波処理集中定数回路は、直列接続される第５インダクタ、並列接続される第５キャパシタ、直列接続される第６インダクタ、並列接続される第６キャパシタからなる梯子型回路を備えることを特徴とする請求項５に記載のAB級増幅器。
【請求項９】
前記増幅素子は、電界効果トランジスタ、バイポーラトランジスタ、高電子移動度トランジスタ、ヘテロ接合バイポーラトランジスタ、真空管のいずれかであることを特徴とする請求項１〜８のいずれか１項に記載のAB級増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、AB級増幅器に関する。
【背景技術】
【０００２】
高線形性を要求される通信用電力増幅器は、従来、A級増幅器を用いて構成されていた。しかしながら、昨今のリニアライザの進歩により、A級増幅器より線形性は悪いが、高効率なB級増幅器を用いて通信用電力増幅器を構成する事例が増えてきた。
【０００３】
しかし、増幅素子の非線形特性により小信号時の利得が下がるとか、温度変動でC級動作になる等により、歪が増大してリニアライザの歪補償量が不足するために、実際はA級増幅器とB級増幅器の間のAB級増幅器とすることが多い。
【０００４】
A級動作は基本波だけを電力整合すれば理論効率50%に近付くが、AB級動作を高効率にするためには理論通りに、高調波の負荷インピーダンスを短絡にしなければならない。このため、AB級動作は、広帯域化の難易度が高い。
【０００５】
一方、B級動作も理論効率78.5%に近付けるためには理論通りに、高調波の負荷インピーダンスを短絡にしなければならなため、広帯域化の難易度が高かった。
【０００６】
これに対して、昨今注目を集めているJ/B級動作は、B級動作と同じ効率を、広帯域に亘って実現することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−９４８０５号公報
【非特許文献】
【０００８】
【非特許文献１】ピーター・ライト、ジョナサン・リース、ヨハネス・ベネディクト、ポール・ジェイ・タスカーおよびスティーブ・シー・クリップス（Peter Wright, Jonathan Lees, Johannes Benedikt, Paul J. Tasker, and Steve C. Cripps）、“リニア広帯域電力増幅器において、高効率Ｊ級動作を実現するための方法（A Methodology for Realizing High Efficiency Class-J in a Linear and Broadband PA）”、米国電気電子協会、マイクロ波理論および技術誌、第５７巻、ナンバー１２、１２月号、３１９６−３２０４ページ（IEEE Trans. Microw. Theory Tech.，no．12， Dec． 2009, pp.3196-3204）
【非特許文献２】スティーブ・シー・クリップスおよびポール・ジェイ・タスカー（Steve C. Cripps, Paul J. Tasker）、“新しい電力増幅技術による新しい電力増幅器（New PA Modes for a New PA Technology）”、米国電気電子協会、マイクロ波理論および技術シンポジウムワークショップ (IEEEMTT-S Workshop(WSF)、２０１０年６月
【発明の概要】
【発明が解決しようとする課題】
【０００９】
B級増幅器は広帯域化可能であるが、AB級増幅器よりも線形性が悪い。AB級増幅器は、B級増幅器よりも線形性は良いが、帯域が狭い。
【００１０】
本実施の形態が解決しようとする課題は、広い帯域に亘って高線形性でかつ高効率なAB級増幅器を提供することにある。
【課題を解決するための手段】
【００１１】
本実施の形態に係るAB級増幅器は、電源電圧がVdc、最大電流がImaxの増幅素子の流通角θoがπ(rad)を超えて2・π(rad)未満のAB増幅器において、前記増幅素子の等価回路の従属電流源から見た基本波の負荷インピーダンスをZ1=R1+j・X1、２倍波の負荷インピーダンスをZ2=R2+j・X2とし、X1とR1の関係を−R1≦X1≦R1、R1をR1=Vdc/Imax・π・{1−cos(θo/2)}/{θo/2−sin(θo)/2}、X2/X1をX2/X1=−{θo/2−sin(θo)/2}/{sin(θo/2)−sin(1.5・θo)/3}に、あるいはそれぞれの近傍にして、R2＜1/3・R1とする。
【図面の簡単な説明】
【００１２】
【図１】実施の形態に係るAB級増幅器において、バイアス回路などを省略して単純化した等価回路の一例を示す図。
【図２】比較例のB級動作のVds/VdcとIds/Idcの波形例を示す図。
【図３】比較例のJ/B級動作の一例のVds/VdcとIds/Idcの波形例を示す図。
【図４】比較例のJ級動作のVds/VdcとIds/Idcの波形例を示す図。
【図５】実施の形態に係るAB級増幅器において、流通角θo/（２・π）に対するR1・Imax/ Vdc、X2/X1、Po、Lo、ηdの各パラメータの特性を示す図。
【図６】比較例のAB級動作において、Vds/VdcとIds/Idcの波形例を示す図。
【図７】実施の形態に係るAB級増幅器において、Vds/VdcとIds/Idcの波形例を示す図。
【図８】実施の形態に係るAB級増幅器において、Vds/VdcとIds/Idcの別の波形例を示す図。
【図９】実施の形態に係るAB級増幅器において、基本波fと２倍波2・fの負荷インピーダンス（スミスチャート）の範囲の一例を示す図。
【図１０】実施の形態に係るAB級増幅器において、外囲器内部の概観の一例を示す模式的平面パターン構成図。
【図１１】実施の形態に係るAB級増幅器において、出力側整合回路の一実施例を説明する模式的回路構成図。
【図１２】実施の形態に係るAB級増幅器において、高調波処理集中定数回路の一実施例を説明する模式的回路構成図。
【図１３】実施の形態に係るAB級増幅器において、高調波処理集中定数回路の他の実施例を説明する模式的回路構成図。
【図１４】実施の形態に係るAB級増幅器において、高調波処理集中定数回路の他の実施例を説明する模式的回路構成図。
【図１５】実施の形態に係るAB級増幅器において、出力側整合回路の他の実施例を説明する模式的回路構成図。
【図１６】実施の形態に係るAB級増幅器において、基本波と２倍波の負荷インピーダンス（スミスチャート）の一例を示す図。
【図１７】実施の形態に係るAB級増幅器において、出力側整合回路の概観の一実施例を示す模式的平面パターン構成図。
【図１８】実施の形態に係るAB級増幅器において、FETチップ近傍の概観の一実施例を示す模式的平面パターン構成図。
【発明を実施するための形態】
【００１３】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１４】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１５】
実施の形態に係るC級増幅器において、バイアス回路などを省略して単純化した等価回路の一例は、図１に示すように表される。
【００１６】
増幅素子は半導体に限らず真空管などでも良いが、ここでは増幅素子として、ソース接地の電界効果トランジスタ（FET：Field Effect Transistor）１０８を用いて説明する。
【００１７】
実施の形態に係るAB級増幅器の等価回路は、図１に示すように、ゲート端子電極Ｇとソース端子電極Ｓ間に直列接続されたゲート抵抗Rgおよびゲート・ソース間キャパシタCgsと、ドレイン端子電極Ｄとソース端子電極Ｓ間に並列接続された電流源Idsおよび出力容量Coと、ゲート端子電極Ｇに接続された入力側整合回路１０２と、ドレイン端子電極Ｄに接続された出力側整合回路１０４とを備える。
【００１８】
入力側整合回路１０２には、信号源１００が接続され、出力側整合回路１０４には、負荷１０６が接続される。
【００１９】
比較例に係るB級動作の等価回路も図１と回路構成は同じである。AB級動作とB級動作の違いは、流通角の違いである。流通角の違いは、ゲートバイアスの違いにより生じる。
【００２０】
流通角がθo=π(rad)のB級動作の理論では、ドレイン−ソース間電圧VdsのDC成分の電源電圧をVdc、従属電流源の電流Idsの最大電流をImax、従属電流源から見た基本波の負荷インピーダンスをZ1=R1+j・X1=2・Vdc/Imax、高調波の負荷インピーダンスをZi=Ri+j・Xi=0（i=2,3,…）とすると、線形での最大出力電力Po=Vdc・Imax/4を得る。
【００２１】
この時、電流IdsのDC成分の電源電流はIdc=Imax/π、消費電力はPdc=Vdc・Imax/π、ドレイン効率（以下、効率と略す）はηd=Po/Pdc=π/4=78.5%である。
【００２２】
比較例のB級動作のVds/VdcとIds/Idcの波形例は、図２に示すように表される。すなわち、横軸を１周期で基準化した位相θ/(2・π)、縦軸をIdcで基準化したIdsのIds/IdcおよびVdcで基準化したVdsのVds/Vdcとした波形は、図２に示すように、Idsに奇数の高調波成分は無く、Idsの基本波成分I1に対する２倍波成分I2はI2/I1=0.42である。そして、Vdsに高調波成分は無い。
【００２３】
しかし、実際の出力側整合回路では、３倍波以上は無視しても、広帯域に亘りZ1=2・Vdc/Imax、Z2=0を実現できない。
【００２４】
一方、比較例のJ/B級動作の一例のVds/VdcとIds/Idcの波形例は、図３に示すように表され、比較例のJ級動作のVds/VdcとIds/Idcの波形例は、図４に示すように表される。
【００２５】
図２に示された比較例のB級動作に対して、R1やR2は変わらずに、例えばX1=0.5・R1やX1=R1になった時でもX2=−3・π/8・X1=−1.18・X1を満足すれば、図３や図４の様にηdもPoも変わらない。これは−R1≦X1≦R1で成立する。なお、Idsは図３も図４も図２と同じであるが、図３と図４のVdsの基本波成分V1は図２のV1の1.12∠0.15・π(rad)倍と1.41∠0.25・π(rad)倍になり、２倍波成分V2は図２のV1の0.25∠−0.5π(rad)倍と0.5∠−0.5・π(rad)倍になる。
【００２６】
以上から、出力側整合回路でX1とR1の関係を−R1≦X1≦R1、R1をR1=2・Vdc/Imax、X2/X1をX2/X1=−3・π/8=−1.18に、あるいはそれぞれの近傍にすれば、B級動作と同じ効率ηdや最大出力電力Poを広帯域に亘って実現することができる。
【００２７】
しかし、J/B級動作は流通角θoがπ(rad)の場合なので、θoがπ(rad)を超えるAB級動作には適用できない。
【００２８】
また、J級動作の効率改善を狙ったEJ級動作も流通角θoがπ(rad)の場合である。
【００２９】
流通角θoがπ(rad)を超えるAB級動作の基本波と２倍波の負荷インピーダンスをθoの関数とすることにより、広い帯域に亘って高線形性で高効率なAB級増幅器が提供される。
【００３０】
IdsのDC成分は、
Idc=Imax・{sin(θo/2)−θo/2・cos(θo/2)}/[π・{1−cos(θo/2)}]
で表され、θo=0の時はIdc=0で、θo=πの時はIdc=Imax/πになり、θo=2・πの時はIdc=Imax/2になる。
【００３１】
Idsの基本波成分は、
I1=Imax・{θo/2−sin(θo)/2}/[π・{１−cos(θo/2)}]
で表され、θo=0の時はI1=0で、θo=πの時はI1=Imax/2になり、θo=2・πの時はI1=Imax/2になる。
【００３２】
Idsの2倍波成分は、
I2=Imax・{sin(θo/2)/2−sin(1.5・θo)/6}/[π・{１−cos(θo/2)}]
で表され、θo=0の時はI2=0で、θo=0.667・πの時に最大のI3=0.276・Imaxになり、θo=πの時はI2= 0.212・Imaxになり、θo=2・πの時はI2=0になる。
【００３３】
Idsの実効値は、
Irms=Imax・[θo/2−3・cos(θo/2)・sin(θo/2)+θo・{cos(θo/2)}2]0.5
/[(2・π)0.5・{１−cos(θo/2)}]
で表され、θo=0の時はIrms=0で、θo=πの時はIrms=Imax/2になり、θo=2・πの時はIrms=0.612・Imaxになる。
【００３４】
Vdsは
Vds =Vdc−[I1・{R1・cos(θ)−X1・sin(θ)}+I2・{R2・cos(2・θ)−X2・sin(2・θ)}]
で表され、Vdcで規格化して前記I1、I2を代入し、R2 =0とすると
Vds/Vdc =1− [{θo/2−sin(θo)/2}・{R1・cos(θ)−X1・sin(θ)}
−{sin(θo/2)/2−sin(1.5・θo)/6}・X2・sin(2・θ)]・Imax/Vdc/[π・{１−cos(θo/2)}]…（１）
となる。
【００３５】
ここでVds/Vdcが
Vds/Vdc={1−cos(θ)}・{1−β・sin(θ)}
と表されて
−1≦β≦+1
ならば、Vdsは１周期に１回か２回はVds=0となり、Vds≧0の範囲で変化する。
【００３６】
三角関数の公式のsin(θ)・cos(θ)=sin(2・θ)/2を使い整理すると
Vds/Vdc=1−cos(θ)−β・sin(θ)+β/2・sin(2・θ)                                 …（２）
となるので、式(1)と式(2)を比較すると
1={θo/2−sin(θo)/2}・R1・Imax/Vdc/[π・{１−cos(θo/2)}]                      …（３）
β=−{θo/2−sin(θo)/2}・X1・Imax/Vdc/[π・{１−cos(θo/2)}]                    …（４）
β={sin(θo/2)−sin(1.5・θo)/3}・X2・Imax/Vdc/[π・{１−cos(θo/2)}]            …（５）
となり、式(3)から
R1= Vdc/Imax・π・{１−cos(θo/2)}/{θo/2−sin(θo)/2｝
式(3)と式(4)から
−R1≦X1≦R1
式(4)と式(5)から
X2/X1=−{θo/2−sin(θo)/2}/{sin(θo/2)−sin(1.5・θo)/3}
となる。θo=0の時はR1=∞、X2/X1=−0.5になり、θo=πの時はR1=2・Vdc/Imax、X2/X1=−3・π/8=−1.18になり、θo=2・πの時はR1=2・Vdc/Imax、X2/X1=−∞になる。
【００３７】
一方、DCの消費電力Pdcは
Pdc=Vdc・Idc=Vdc・Imax・{sin(θo/2)−θo/2・cos(θo/2)}/[π・{1−cos(θo/2)}]
で表され、θo=0の時はPdc=0、θo=πの時はPdc=Vdc・Imax/πになり、θo=2・πの時はPdc→Vdc・Imax/2になる。
【００３８】
基本波の最大出力電力Poは
Po=0.5・R1・I12=0.25・Vdc・Imax・{θo−sin(θo)}/[π・{１−cos(θo/2)}]
で表され、θo=0の時はPo=0、θo=πの時はPo=Vdc・Imax/4になり、θo=2・πの時はPo= Vdc・Imax/4になる。
【００３９】
ドレイン効率ηdは
ηd=Po/Pdc=0.25・{θo−sin(θo)}/{sin(θo/2)−θo/2・cos(θo/2)}
で表され、θo=0の時はηd=1=100%、θo=πの時はηd=π/4=78.5%、θo=2・πの時はηd=1/2=50%になる。
【００４０】
FETのオン抵抗Ronが0Ωでない場合、Ronによる損失Pronは
Pron=Ron・Irms2 
=Ron・Imax2・[θo/2−3・cos(θo/2)・sin(θo/2)+θo・{cos(θo/2)}2]/[2・π・{１−cos(θo/2)}2]    
で表され、θo=0の時はPron=0、θo=πの時はPron=Ron・Imax2/4になり、θo=2・πの時はPron=Ron・Imax2・3/8になる。
【００４１】
Poに対するPronの比Loは
Lo=Pron/Po=Ron・Imax/Vdc・[θo/2−3・cos(θo/2)・sin(θo/2)+θo・{cos(θo/2)}2]
/[{θo/2−sin(θo)/2}・{１−cos(θo/2)}]
で表され、θo=0の時はLo=Ron・Imax/ Vdc・4/5、θo=πの時はLo=Ron・Imax/ Vdcになり、θo=2・πの時はLo=Ron・Imax/Vdc・3/2になる。
【００４２】
以上の関係をグラフを用いて説明する。
【００４３】
実施の形態に係るAB級増幅器において、流通角θo/（２・π）に対するR1・Imax/ Vdc、X2/X1、Po、Lo、ηdの各パラメータの特性は、図５に示すように表される。
【００４４】
図５はθo/(2・π)を0から１まで変化させたときの、R1・Imax/Vdc、X2/X1、Po、Loおよびηdを示している。X1=X2=0とすればR1・Imax/Vdc、Po、Lo、ηdはA級動作からC級動作と同じで、θo/(2・π)=1はA級動作、0.5＜θo/(2・π)＜1はAB級動作、θo/(2・π)=0.5はB級動作、0＜θo/(2・π)＜0.5はC級動作である。B級動作のθo/(2・π)=0.5ではηd=78.5%であるが実際はAB級動作より線形性が悪い。B級動作より線形性が良いAB級動作で例えば、θo/(2・π)=0.6とすると、ηd=71.0%でB級動作より7.5%だけ効率が低い。また、B級動作と比べて、R1・Imax/Vdc=1.89は0.94倍で、Po=0.25dBに増え、Lo=Pron/Po1=0.40dBは少し悪い。また、J/B級動作のθo/(2・π)=0.5ではX2/X1=−3・π/8=−1.18であるが、実施の形態に係るAB級増幅器において、例えばθo/(2・π)=0.6ではX2/X1=−1.90である。
【００４５】
比較例のAB級動作において、Vds/VdcとIds/Idcの波形例は、図６に示すように表される。
【００４６】
比較例のAB級動作（Zi=0、i=2,3,…）において、図６に示すθo/(2・π)=0.6のAB級動作（Zi=0、i=2,3,…）のIds/IdcからIdsの基本波成分I1は、図２のB級動作のI1の1.06倍に増え、２倍波成分I2は図２のI1の0.28倍に減る。同図のVds/VdcからVdsの基本波成分V1は図２のV1と同じで、Vdsに高調波成分はない。
【００４７】
これに対して、R1やR2変わらずに、例えばX1=0.5・R1やX1=R1になった時でもX2/X1=−1.90を満足すれば、図７や図８の様に、効率ηdも最大出力電力Poも図２と変わらない。ここで、図７は、実施の形態に係るAB級増幅器において、Vds/VdcとIds/Idcの波形例を示し、図８は、実施の形態に係るAB級増幅器において、Vds/VdcとIds/Idcの別の波形例を示す。
【００４８】
尚、Idsは図７も図８も図２と同じであるが、図７と図８のVdsの基本波成分V1は図２のV1の1.12∠0.15・π(rad)倍と1.41∠0.25・π(rad)倍になり、２倍波成分V2は図２のV1の0.25∠−0.5π(rad)倍と0.5∠−0.5・π(rad)倍になる。これらの関係は図２〜図４と同じである。
【００４９】
実施の形態に係るAB級増幅器において、基本波fと２倍波2・fの負荷インピーダンス（スミスチャート）の範囲の一例は、図９に示すように表される。
【００５０】
実際の出力側整合回路１０４では、広帯域に亘ってR2=0は実現困難であるが、0に近い方が最大出力電力Poや効率ηdを高くすることができるので、R2＜1/3・R1とする。図９は高効率化のために更に小さくR2＜1/6・R1とした時の基本波fと２倍波2・fの負荷インピーダンス（スミスチャート）の範囲を示す。周波数帯域内のZ1=R1+j・X1とZ2=R2+j・X2をこの範囲とし、X2/X1=−1.90に近付ける様に出力側整合回路を設計する。
【００５１】
実施の形態に係るAB級増幅器において、外囲器２００内部の概観の一例を示す模式的平面パターン構成は、図１０に示すように表される。
【００５２】
実施の形態に係るAB級増幅器は、図１０に示すように、外囲器２００上において、入力端子Ｐinと出力端子Ｐoutとの間に配置されたセラミック壁１６と、セラミック壁１６の内側に配置された半導体装置２４ａ・２４ｂと、半導体装置２４ａ・２４ｂに隣接して配置された入力側整合回路基板２６・出力側整合回路基板２８とを備える。入力側整合回路基板２６・出力側整合回路基板２８上には、それぞれ入力側整合回路１０２・出力側整合回路１０４が配置される。ここで、入力側整合回路１０２・出力側整合回路１０４は、図示は省略されているが、分布定数回路もしくは集中定数回路などを適用して構成される。
【００５３】
入力端子Ｐin・入力側整合回路基板２６間はボンディングワイヤ１１で接続され、入力側整合回路基板２６・半導体装置２４ａ・２４ｂ間はボンディングワイヤ１２ａ・１２ｂで接続され、出力側整合回路基板２８・半導体装置２４ａ・２４ｂ間はボンディングワイヤ１４ａ・１４ｂで接続され、出力側整合回路基板２８基板・出力端子Ｐout間はボンディングワイヤ１５で接続される。尚、入力端子Ｐinと出力端子Ｐoutは、絶縁層２２上に配置されたストリップラインで構成される。
【００５４】
出力側整合回路１０４は、分布定数回路で構成しても良いし、例えば、図１０の外囲器２００に内蔵するために、図１１に示すように、一部を高調波処理集中定数回路２０で構成しても良い。
【００５５】
実施の形態に係るAB級増幅器において、出力側整合回路１０４は、図１１に示すように、高調波処理集中定数回路２０とインピーダンス変換回路４０とを備える。ここで、高調波処理集中定数回路２０については、後述するが、インピーダンス変換回路４０は、特性インピーダンスと長さがZt1とLt1=波長・/およびZt2とLt2=波長/４の２段の分布定数線路で表されている。
【００５６】
高調波処理集中定数回路２０は、中心周波数foの２倍波を短絡するだけでなく、例えばfoにおいて出力容量Coと並列共振する回路として広帯域化を図っても良い。そして、インピーダンス変換回路４０は、R1を負荷のRoにインピーダンス変換する。高調波処理集中定数回路２０と出力容量Coを並列接続した並列回路をリアクタンス回路３０として表し、そのアドミッタンスをYp、foの角周波数をωo=2・π・fo、b≒1、c≒2、0＜a＜b＜c＜dとして
【数１】
0005450479.tif 000002
【００５７】
とすると、a・ωoとc・ωoで短絡、DCとb・ωoとd・ωoで開放になる。このYpは以下の３種類の回路で実現できる。すなわち、実施の形態に係るAB級増幅器において、高調波処理集中定数回路２０の一実施例を説明する模式的回路構成は、図１２〜図１４に示すように表すことができる。
【００５８】
まず、Yp(s)を分部分数展開した
Yp(s)=s・Hp + Yp1(s)
において、Hp=Coとする。Yp1(s)を分部分数展開すると
【数２】
0005450479.tif 000003
【００５９】
となる。すなわち、高調波処理集中定数回路２０は、図１２に示すように、インダクタL1p・キャパシタC1pからなる第１直列回路と、インダクタL2p・キャパシタC2pからなる第２直列回路との並列回路で構成される。
【００６０】
次にZp1(s)=1/Yp1(s)を分部分数展開すると
【数３】
0005450479.tif 000004
【００６１】
となる。すなわち、高調波処理集中定数回路２０は、図１３に示すように、インダクタL1s・キャパシタC1sからなる直列回路と、インダクタL2s・キャパシタC2sからなる並列回路との直列回路で構成される。
【００６２】
最後にZp1(s)を連分数展開すると
【数４】
0005450479.tif 000005
【００６３】
となる。すなわち、高調波処理集中定数回路２０は、図１４に示すように、直列インダクタL1l、並列キャパシタC1l、直列インダクタL2l、並列キャパシタC2lからなる梯子型回路で構成される。
【００６４】
これら３種類の回路の周波数特性は同じであるが、外囲器２００（図１０）の中で低損失なチップコンデンサやボンディングワイヤでキャパシタCやインダクタLを作る場合は、図１２の回路構成はFET２４ａ・２４ｂのドレインパッドに３種類のボンディングをする必要があり、図１３の回路構成はチップコンデンサを２階建てにする必要が有る。一方、図１４の回路構成は実装が最も容易である。
【００６５】
実施の形態に係るAB幅器において、図１４に示した高調波処理集中定数回路２０を適用した出力側整合回路１０４の実施例を説明する模式的回路構成は、図１５に示すように表される。図１５において、高調波処理集中定数回路２０は、図１４と同様に、直列インダクタL1l、並列キャパシタC1l、直列インダクタL2l、並列キャパシタC2lからなる梯子型回路で構成される。
【００６６】
また、多数のセルを並列接続する高出力FET１０８のインピーダンスは低いので、図１１中のインピーダンス変換回路４０において、FET側の分布定数線路の特性インピーダンスZt1は低く、比誘電率が約１０のアルミナ基板上の分布定数線路では線路幅がFETチップの幅よりも広くなる。一方、比誘電率が高い基板は割れ易く大面積の基板を実装する難易度が高い。そこで、Zt1の分布定数線路を図１５では、インダクタL3・キャパシタC3・インダクタL4の集中定数回路に置き換えている。
【００６７】
実施の形態に係るAB級増幅器において、基本波と２倍波の負荷インピーダンス（スミスチャート）の一例は、図１６に示すように表される。
【００６８】
短絡とする周波数a・foは低い方が特性が良いが、キャパシタC2の容量が大きくなるので例えばa=0.2とし、周波数b・foとc・foとd・foを最適化すると、b=1.13,c=2.45、d=2.75の時に、図１６の様に、fo−10%でX2/X1=−1.90、foでX2/X1=−1.90、fo+10%でX2/X1=−1.90となり、比帯域幅20%でX2/X1=−1.90に近付く。
【００６９】
実施の形態に係るAB級増幅器において、出力側整合回路１０４の概観の一実施例を示す模式的平面パターン構成は、図１７に示すように表される。また、FETチップ近傍の高調波処理集中定数回路部５０（５０ａ・５０ｂ）の概観の一実施例を示す模式的平面パターン構成は、図１８に示すように表される。
【００７０】
図１７においては、２チップのFET２４ａ・２４ｂを電力合成する一実施例が示されている。並列接続するために、出力側整合回路基板２８上に形成された片側の分布定数線路の特性インピーダンスは、Zt2の２倍の2・Zt2にする。
【００７１】
基本波の電力整合と高調波処理を均一にするために、キャパシタC3を４分割して、夫々を1/4・C3とし、FETチップを８セルに分割する。FET２４ａ・２４ｂのドレイン端子電極は８分割され、Ｄ１ａ・Ｄ２ａ・…・Ｄ８ａ・Ｄ１ｂ・Ｄ２ｂ・…・Ｄ８ｂで表されている。そして、並列接続なので夫々のインダクタL4は４倍、夫々のインダクタL3は16倍にする。図１７ではボンディングワイヤを夫々１本で表現しているが、実際は電流容量を検討して必要な本数に増やす。
【００７２】
ここで省略した高調波処理集中定数回路部５０ａ・５０ｂには、図１８に示すように、キャパシタC1, キャパシタC2, インダクタL1, インダクタL2が配置される。すなわち、実装バラツキを減らすためにキャパシタC1とキャパシタC2は同じコンデンサ基板上に作り、キャパシタC1は32分割、キャパシタC2は16分割とし、小面積のキャパシタC1のボンディング回数を１回にするためにステッチボンディングとする。従って、インダクタL1とインダクタL2のボンディング位置を直線上にする為に傾けてハの字にボンディングする。また、インダクタL2とインダクタL3が交差するのでインダクタL2を低くボンディング形成し、インダクタL3を高くボンディング形成する。
【００７３】
一方、MMIC（Monolithic Microwave Integrated Circuit）などでは、多層構造にできるので配線の引き回しの自由度が高く、また２階建てのコンデンサも可能なので、図１４だけでなく図１２や図１３を実現する難易度も高くない。なお、接地用のビア（ＶＩＡ）ホールの寄生インダクタンスが無視できない場合、図１２の２箇所の接地の寄生インダクタンスはインダクタL1pやインダクタL2pの一部と扱い設計で吸収できる。また、図１３の１箇所の接地の寄生インダクタンスはインダクタL1sの一部と扱い設計で吸収できる。いっぽう、図１４のキャパシタC1lの接地の寄生インダクタンスは設計で吸収できないので周波数特性が悪くなる。
【００７４】
そして、MMICなどでは集中定数素子のLやCを準集中定数素子としても良い。
【００７５】
また、流通角θo/(2・π)=1/8にすれば効率ηd=98.5%になり、Loも−0.91dBで更に改善するが、最大出力電力Poが4.85dBも低下するので、これ以上流通角θoを狭くすることは実用的でない。
【００７６】
以上から、出力側整合回路１０４でX1とR1の関係を−R1≦X1≦R1、R1をR1=Vdc/Imax・π・{1−cos(θo/2)}/{θo/2−sin(θo)/2}、X2/X1をX2/X1=−{θo/2−sin(θo)/2}/{sin(θo/2)−sin(1.5・θo)/3}に、あるいはそれぞれの近傍にすれば、B級動作より線形性が良いAB級動作と同じ線形性や効率ηdや最大出力電力Poを広帯域に亘って実現できる。
【００７７】
以上から、出力側整合回路でX1とR1の関係を−R1≦X1≦R1、R1をR1=Vdc/Imax・π・{1−cos(θo/2)}/{θo/2−sin(θo)/2}、X2/X1をX2/X1=−{θo/2−sin(θo)/2}/{sin(θo/2)−sin(1.5・θo)/3}に、あるいはそれぞれの近傍にすれば、
本実施の形態によれば、流通角θoがπ(rad)を超えるAB級動作の基本波と２倍波の負荷インピーダンスをθoの関数とすることにより、広い帯域に亘って高線形性で高効率なAB級増幅器を提供することができる。
【００７８】
本実施の形態によれば、広い帯域に亘って高線形性でかつ高効率なAB級増幅器を提供することができる。
【００７９】
[その他の実施の形態]
実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００８０】
なお、実施の形態に係るC級増幅器に搭載される増幅素子としては、FETに限らず、バイポーラトランジスタ（BJT: Bipolar Junction Transistor）、高電子移動度トランジスタ（HEMT:High Electron Mobility Transistor）、LDMOS（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（HBT：Hetero-junction Bipolar Transistor）、真空管なども適用できることは言うまでもない。
【００８１】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【００８２】
１１、１２ａ、１２ｂ、１４ａ、１４ｂ、１５…ボンディングワイヤ
１６…セラミック壁
２０…高調波処理集中定数回路
２２…絶縁層
２４、２４ａ、２４ｂ、１０８…半導体装置（FET）
２６…入力側整合回路基板
２８…出力側整合回路基板
３０…高調波処理回路
４０…インピーダンス変換回路
５０、５０ａ、５０ｂ…高調波処理回路部
６０…キャパシタ用基板
１００…信号源
１０２…入力側整合回路
１０４…出力側整合回路
１０６…負荷
２００…外囲器
Ｐin…入力端子
Ｐout…出力端子
Ｇ…ゲート端子電極
Ｓ…ソース端子電極
Ｄ、Ｄ１ａ、Ｄ２ａ、…、Ｄ８ａ、Ｄ１ｂ、Ｄ２ｂ、…、Ｄ８ｂ…ドレイン端子電極
θo…流通角
ηd…ドレイン効率
Po…最大出力電力
Vds…ドレイン−ソース間電圧
Vdc…電源電圧
Ids…従属電流源の電流
Idc…電源電流
Imax…最大電流
Z1（=R1+j・X1）…基本波の負荷インピーダンス
Z2（=R2+j・X2）…２倍波の負荷インピーダンス
【図１】
0005450479.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0005450479.tif 000021
【図１７】
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【図１８】
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