(57)【特許請求の範囲】
【請求項１】
半導体基板上に、第１電極、第２電極、及び当該両電極の間に挟持された可変抵抗体を有する可変抵抗素子と、前記第２電極にソース又はドレインの一方が電気的に接続した選択トランジスタとを有してなるメモリセルを備えた不揮発性半導体記憶装置であって、
前記選択トランジスタの上方に、第１配線、第２配線、中継配線の各配線層を有すると共に、当該配線層を覆う上面に第１層間絶縁膜を有し、更にその上層に前記第１電極、第２層間絶縁膜を下からこの順に有し、
前記第１電極は、前記第２電極よりも仕事関数が大きい導電性材料で構成されており、
前記第２電極は、前記中継配線の上面に接触する底面を有し、前記第１層間絶縁膜、前記第１電極、及び前記第２層間絶縁膜を貫通する第１筒状部を備えており、
前記可変抵抗体は、金属酸化物からなり、前記第２電極の前記第１筒状部の外側面に接触し、前記第１層間絶縁膜、前記第１電極、及び前記第２層間絶縁膜を貫通し、且つ底面の高さ位置が前記第２電極の底面よりも高い第２筒状部を備えており、
前記第２筒状部の外側面と前記第１電極の間には、前記可変抵抗体とは異なる材料の金属酸化物で形成されたバッファ層を有し、
前記中継配線は前記選択トランジスタのソース又はドレインの一方に、前記第１配線はゲート電極に、前記第２配線はソース又はドレインの他方に、夫々電気的に接続することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記バッファ層は、前記第１電極を構成する材料の酸化物で構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記可変抵抗体が、Ｈｆ又はＺｒの酸化物を含む構成であることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１電極が、Ｔｉ窒化物、Ｔａ窒化物、Ｗ、Ｎｉ、Ｃｏの何れかの導電性材料を含む構成であることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第２電極が、Ｔｉ，Ｔａ，Ａｌ，Ｈｆ，Ｚｒの何れかの導電性材料を含む構成であることを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備え、複数の前記第１配線がワード線として、複数の前記第２配線がソース線として、夫々行方向に延伸し、複数の前記第１電極がビット線として列方向に延伸する構成であり、
前記メモリセルアレイ内において、同一行に配列した複数の前記メモリセルは、各前記選択トランジスタの前記ゲート電極を共通の前記ワード線に、前記ソース又はドレインの他方を共通の前記ソース線に電気的に接続し、同一列に配列した複数の前記メモリセルは、各前記第１電極を共通の前記ビット線によって実現する構成であることを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項７】
半導体基板上に、第１電極、第２電極、及び当該両電極の間に挟持された可変抵抗体を有する可変抵抗素子と、前記第２電極にソース又はドレインの一方が電気的に接続した選択トランジスタとを有してなるメモリセルを備えた不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上に前記選択トランジスタを形成する工程と、
前記選択トランジスタの上層に下地層間絶縁膜を形成する工程と、
前記下地層間絶縁膜を貫通し、前記選択トランジスタのドレイン、ソース、及びゲート電極に夫々電気的に接続する第１，第２，及び第３コンタクトプラグを形成する工程と、
前記第１コンタクトプラグに電気的に接続する中継配線、前記第２コンタクトプラグに接続する第１配線、前記第３コンタクトプラグに接続する第２配線を前記下地層間絶縁膜の上層に形成する工程と、
前記下地層間絶縁膜の上層に、前記中継配線、前記第１配線、前記第２配線の上方を覆うように第１層間絶縁膜を形成し、更にその上層に前記第１電極の材料膜、第２層間絶縁膜をこの順に形成する工程と、
前記第１層間絶縁膜、前記第１電極の材料膜、前記第２層間絶縁膜を貫通し、側面の一部分に前記第１電極の材料膜を露出させる第１開口部を形成する工程と、
熱酸化処理を行って、前記第１開口部内において露出していた前記第１電極の材料膜をバッファ層に変化させる工程と、
前記バッファ層に接触するように前記可変抵抗体の材料膜を前記第１開口部内に堆積する工程と、
前記中継配線の上方位置に形成されている前記可変抵抗体の材料膜の一部及びその下層に形成されている材料膜を除去して、前記中継配線の上面を露出して第２開口部を形成する工程と、
前記第１電極の材料膜よりも仕事関数の値が小さい前記第２電極の材料膜を、少なくとも前記第２開口部を完全には充填しない範囲内の膜厚で堆積する工程と、
前記可変抵抗体の材料膜及び前記第２電極の材料膜をエッチング加工して、前記可変抵抗体と前記第２電極を形成する工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気抵抗の変化により情報を記憶する可変抵抗素子と、この素子の一端に一方の拡散領域が接続する選択トランジスタを有してなるメモリセルを備えた不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Nonvolatile Random Access Memory）として、ＦｅＲＡＭ（Ferroelectric RAM）、ＭＲＡＭ（Magnetic RAM）、ＰＲＡＭ（Phase Change RAM）等の様々なデバイス構造が提案されており、高性能化、高信頼性化、低コスト化、及びプロセス整合性という観点で激しい開発競争が行われている。
【０００３】
これらの既存技術に対して、電気的ストレス（電圧パルス）を印加することによって可逆的に電気抵抗が変化する性質を有する可変抵抗体を用いた抵抗性不揮発性メモリ（ＲＲＡＭ：Resistive Random Access Memory；「ＲＲＡＭ」はシャープ株式会社の登録商標）が提案されている。ＲＲＡＭ素子（可変抵抗素子）は、通常、可変抵抗体を挟んで２つの電極を備える構成とし、この２つの電極間に所定の電圧パルスを印加することで素子の抵抗値を可逆的に変化させて、情報の記憶状態を変化させる。
【０００４】
不揮発性半導体記憶装置は、可変抵抗素子を備えた複数のメモリセルを行方向及び列方向にマトリクス状に配置してメモリセルアレイを形成すると共に、各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、１つのメモリセルが１つの可変抵抗素子Ｒのみで構成される「１Ｒ型」メモリセル、１つの可変抵抗素子Ｒと１つの選択トランジスタＴで構成される「１Ｔ１Ｒ型」メモリセル等が存在する。
【０００５】
可変抵抗体材料としては、チタン酸化（ＴｉＯ２）膜，ニッケル酸化（ＮｉＯ）膜，酸化亜鉛（ＺｎＯ）膜，酸化ニオブ（Ｎｂ２Ｏ５）膜等の遷移金属元素の酸化物が利用可能であることが知られている。例えば、非特許文献１及び非特許文献２には、上記各材料で構成された素子が、可逆的な抵抗変化を示すことが開示されている。
【０００６】
また、このような可逆的な抵抗変化を示す可変抵抗素子は、金属酸化物中に酸素欠損に起因する不純物準位がバンドギャップ中に形成されることで、ｎ型又はｐ型の半導体の伝導を示す。そして、この抵抗変化は電極界面近傍の状態変化に起因するものであることが確認されている。
【０００７】
可変抵抗体材料として遷移金属酸化物を利用して構成した可変抵抗素子において、安定的な抵抗スイッチング（低抵抗状態と高抵抗状態の間での安定的な遷移）を行うためには、可変抵抗体と２つの電極が接触する夫々の界面のうち、何れか一方の界面のみをスイッチング領域とするのが好ましい。より詳細には、これら２つの電極に用いる材料を異ならせ、一方の電極との界面をオーミック接合として非スイッチング界面とし、もう一方の電極との界面を例えばショットキー接合としてスイッチング界面とすることが好ましい。
【０００８】
遷移金属酸化物を利用して構成した可変抵抗素子は、製造直後の初期抵抗が非常に高い性質を有している。このため、このままの状態では、通常の書き換え動作に用いる電圧パルス（以下、この段落において「書き換え電圧パルス」と呼ぶ）を印加しても安定的にスイッチング動作が行えない場合がある。この対策として、メモリ素子として使用する前に、書き換え電圧パルスより電圧振幅が大きく且つパルス幅が長い電圧パルス（フォーミング電圧パルス）を初期状態の可変抵抗素子に印加して、抵抗スイッチングを生じさせるための電流経路（以下、適宜「フィラメントパス」と呼ぶ）を形成しておく。このフィラメントパスを予め形成しておくことで、可変抵抗素子に書き換え電圧パルスを印加すると、当該フィラメントパスを通じて書き換え電流が流れ、所望の抵抗状態に安定して遷移する。
【０００９】
なお、このように、可変抵抗体内にフィラメントパスを形成する処理は、「フォーミング処理」と呼ばれる。このフォーミング処理によって形成されるフィラメントパスが、可変抵抗素子の電気的特性を決定する。
【００１０】
フォーミング処理は、ソフトブレークダウンの一種であり、ブレークダウン開始時からの電流の制御態様によって、フィラメントパスの形成経路、つまりは素子の電気的特性が決定される。
【００１１】
理論的には、フォーミング時の電流は、可変抵抗素子と直列に接続したトランジスタ等の電流制御素子によって制御可能である。よって、かかる電流制御素子によってフォーミング時の電流を適切に制御しながらフィラメントパスを形成すれば、スイッチング素子の電気的特性を任意に制御できるようにも思える。しかし、実際には、ブレークダウン時に非常に急峻な電流量の増加を伴う。例えば、電流制御素子としてトランジスタを用いた場合には、当該トランジスタの寄生容量の影響を受けて、制御できないスパイク電流と呼ばれる急峻な電流が流れる。この結果、可変抵抗素子間において、形成されるフィラメントパスにバラツキが生じ、低い書き込み電流値で安定的なスイッチング動作を実現する可変抵抗素子を安定して製造することは困難となる。
【００１２】
これに対し、可変抵抗体として利用する金属酸化物と電極の間にバッファ層（界面酸化物）を設けることで、電気的特性を向上させる方法が特許文献１及び非特許文献３に報告されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００８−３０６１５７号公報
【非特許文献】
【００１４】
【非特許文献１】H.Pagnia他，"Bistable Switchingin Electroformed Metal-Insulator-MetalDevices"，Phys.Stat.Sol.(a)，vol.108，pp.11-65，1988年
【非特許文献２】Baek,I.G.他，"Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses"，IEDM 04，pp.587-590，2004年
【非特許文献３】M.Terai他，"Effect of Bottom Electrode of ReRAM with Ta2O5/TiO2Stack on RTN and Retention"，IEDM 09，pp.775-778，2009年
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ＲＲＡＭの分野においては、開発が開始されてからあまり期間が経過していないこともあり、依然として対策が見出せていないいくつかの課題がある。例えば、素子間で可変抵抗素子の抵抗値にバラツキが存在することや、高抵抗状態において読み出しディスターブ発生することは、この一例に挙げられる。
【００１６】
読み出しディスターブとは、読み出し動作時に印加されるバイアス電圧によって可変抵抗素子の抵抗値が変化してしまう現象をいう。可変抵抗素子を備えたメモリセルからデータを読み出すに際しては、可変抵抗素子にバイアス電圧を印加して読み出し電流を流し、その電流の大小によって可変抵抗素子の抵抗値を判定することで行う。従って、メモリセルの構成に関係なく、読み出し動作に伴って、可変抵抗素子には所定のバイアス電圧が印加される。この読み出し動作時に印加されるバイアス電圧によって可変抵抗素子の抵抗値が変化してしまうと、最悪の場合には記録した情報を消失してしまう。このため、読み出しディスターブの程度及び頻度を可能な限り低減することが要求される。
【００１７】
本願発明者らは、鋭意研究により、図１に示す構造の可変抵抗素子を作成し、高抵抗状態の読み出しディスターブの抑制に効果があることを見出した。図１に示す可変抵抗素子１０は、可変抵抗体１１としてＨｆＯｘ（ハフニウム酸化物）、一方の電極（第１電極）１３としてＴｉＮを、他方の電極（第２電極）１５としてＴｉを夫々用いて形成している。
【００１８】
この図１に示す可変抵抗素子１０において、ＴｉＮ電極１３側から消去用パルス電圧を印加した後の高抵抗状態について、消去動作時の電圧パルスと、読み出し動作時の電圧パルスの極性を同じにすることにより、高抵抗状態の読み出しディスターブを低減できることを見出した。なお、ここでは、高抵抗化することを消去動作と呼び、低抵抗化することを書き込み動作と呼んでいるが、呼び方は逆でも良い。
【００１９】
図２は、消去動作後（すなわち高抵抗状態）の可変抵抗素子を読み出した際の、読み出し電圧の極性の相違を比較したグラフである。（ａ）は、消去用パルス電圧と読み出し電圧を逆極性とした場合、（ｂ）は同極性とした場合の、累積読み出し回数と抵抗値の関係を示している。なお、（ａ）の場合は読み出し電圧を０．６Ｖ，（ｂ）の場合は読み出し電圧を０．８Ｖとした。
【００２０】
図２によれば、（ａ）の場合、約５回目の読み出しで既に大きな抵抗値の変化が見受けられる。また、約７００回を超えると、読み出された抵抗値が著しく不安定になっていることが分かる。なお、（ａ）では、抵抗値が上下に激しく変動することを示すために読み出し回数が１０００回〜１００００回の場合の抵抗値も表示している。
【００２１】
これに対し（ｂ）の場合、異なる４つの素子に対して抵抗値の読み出しを行ったが、いずれも安定した抵抗値が読み出された。
【００２２】
ここで、Ｔｉの仕事関数は４．１４ｅＶで、オーミック接合であり、ＴｉＮの仕事関数は４．７ｅＶで、スイッチング界面となるショットキー接合となっている。つまり、図２の結果に基づけば、消去動作および読み出し動作においては、スイッチング界面となる仕事関数が大きい方の電極から電圧を印加することにより、安定した読み出しが行えることが分かる。
【００２３】
また、高速動作を実現するためには、信号の遅延によるディスターブを軽減すべく電圧変動を伴う配線をなるべく負荷を軽くする必要がある。このため、一般的には、選択トランジスタを介することになるソース線側ではなく、負荷の軽いビット線側から読出し電圧を印加する構成が望ましい。
【００２４】
更に本願発明者らは、鋭意研究により、特性のバラツキや読み出しディスターブを引き起こす原因は、スイッチング領域側で起こっていると考え、非特許文献３の教示に反して、バッファ層としての金属酸化物を、ショットキー接合となる電極との界面に挿入した。この結果、バラツキ低減、並びに読み出しディスターブの抑制に大きな効果があることを見出した。この内容は別途出願しており、本願出願時点では未公開である（特願2010-171079号）。
【００２５】
図３は、本願発明者が開発した可変抵抗素子の概略断面構造図である。可変抵抗素子１０ａは、半導体基板１２上に絶縁膜１６を介して第１電極１３を備える（ここでもＴｉＮとする）。そして、第１電極１３に対して酸化処理を行い、表面にバッファ層１７としての金属酸化物を形成する。このバッファ層１７は、図３の例ではＴｉＯｘ（酸化チタン）で構成される。
【００２６】
そして、このバッファ層１７の上層に、可変抵抗体１１を形成し、その上層に第２電極１５を形成する。図１の例と同様、可変抵抗体１１をＨｆＯｘ（ハフニウム酸化物）、第２電極１５をＴｉとした。つまり、第２電極１５は、第１電極１３よりも仕事関数が小さい金属材料で構成されており、第２電極１５の界面はオーミック接合、第１電極１３の界面はショットキー接合となる。
【００２７】
このとき、バッファ層１７は、ショットキー接合を示す第１電極１３の界面に形成されており、バラツキ低減、並びに読み出しディスターブの抑制効果を示す。
【００２８】
ここで、上述したように、安定した読み出しを行うには、仕事関数の大きい方の電極、すなわち第１電極１３から電圧を与えることが求められる。つまり、第１電極１３に対して電圧が印加できるよう、上方から第１電極１３に連絡するコンタクト電極を形成する必要がある。
【００２９】
そして、このとき、電圧は第１電極１３から第２電極１５へと構造上上向きに与えられることとなる。
【００３０】
ところで、１Ｔ１Ｒ型のメモリセルを実現しようとした場合、選択トランジスタのソース／ドレインは、半導体基板１２上（絶縁膜１６の下層）に形成される。このため、第１電極１３から第２電極１５へと上向きに与えられた電圧を、第２電極１５よりも遙かに深い位置に存在する選択トランジスタのソース／ドレインの一方に与える必要がある。すなわち、ここでも、第２電極１５から半導体基板１２の表面付近に連絡するコンタクト電極が必要となる。
【００３１】
つまり、図３の構造においては、第１電極１３に対して外から電圧印加可能にしつつ、第２電極１５に選択トランジスタのソース／ドレインの一方を電気的に接続する構成を実現するには、複雑な構造を余儀なくされ、プロセスの複雑化や、素子領域の拡大という問題を引き起こす。
【００３２】
他方、このような問題を解消するために、第１電極１３と第２電極１５の上下位置を反転させる方法が考えられる（図４参照）。この場合、上方に位置する第１電極１３に対しては容易に外から電圧が印加可能であるし、第２電極１５は図３よりも深い位置に形成されているため、第２電極１５と選択トランジスタのソース／ドレインの一方とを電気的に接続するのも容易である。
【００３３】
しかし、図４の構造を実現するには、可変抵抗体１１を形成した後にバッファ層１７を形成する必要がある。可変抵抗体１１もバッファ層１７も共に金属酸化物で構成されるため、可変抵抗体１１を積層した後にバッファ層１７を成膜すると、これらの界面で酸素の移動が発生し、所望の電気的特性を有する可変抵抗体１１を形成することが困難になってしまうという別の問題を生じさせる。
【００３４】
本発明は、本発明者が得た上記の知見に基づき、素子間の抵抗値のバラツキを軽減すると共に、高抵抗状態の読み出しディスターブを抑制し、安定したスイッチング動作を高速で行うことのできる可変抵抗素子を備えた不揮発性半導体記憶装置を、簡易なプロセスで実現することを目的とする。
【課題を解決するための手段】
【００３５】
上記目的を達成するため、本発明の不揮発性半導体記憶装置は、半導体基板上に、第１電極、第２電極、及び当該両電極の間に挟持された可変抵抗体を有する可変抵抗素子と、前記第２電極にソース又はドレインの一方が電気的に接続した選択トランジスタとを有してなるメモリセルを備えた不揮発性半導体記憶装置であって、
前記選択トランジスタの上方に、第１配線、第２配線、中継配線の各配線層を有すると共に、当該配線層を覆う上面に第１層間絶縁膜を有し、更にその上層に前記第１電極、第２層間絶縁膜を下からこの順に有し、
前記第１電極は、前記第２電極よりも仕事関数が大きい導電性材料で構成されており、
前記第２電極は、前記中継配線の上面に接触する底面を有し、前記第１層間絶縁膜、前記第１電極、及び前記第２層間絶縁膜を貫通する第１筒状部を備えており、
前記可変抵抗体は、金属酸化物からなり、前記第２電極の前記第１筒状部の外側面に接触し、前記第１層間絶縁膜、前記第１電極、及び前記第２層間絶縁膜を貫通し、且つ底面の高さ位置が前記第２電極の底面よりも高い第２筒状部を備えており、
前記第２筒状部の外側面と前記第１電極の間には、前記可変抵抗体とは異なる材料の金属酸化物で形成されたバッファ層を有し、
前記中継配線は前記選択トランジスタのソース又はドレインの一方に、前記第１配線はゲート電極に、前記第２配線はソース又はドレインの他方に、夫々電気的に接続することを特徴とすることを特徴とする。
【００３６】
この不揮発性半導体記憶装置は、上記特徴に加えて、前記バッファ層が、前記第１電極を構成する材料の酸化物で構成されていることを別の特徴とする。
【００３７】
この不揮発性半導体記憶装置は、上記特徴に加えて、前記可変抵抗体が、Ｈｆ又はＺｒの酸化物を含む構成であることを別の特徴とする。
【００３８】
この不揮発性半導体記憶装置は、上記特徴に加えて、前記第１電極が、Ｔｉ窒化物、Ｔａ窒化物、Ｗ、Ｎｉ、Ｃｏの何れかの導電性材料を含む構成であることを別の特徴とする。
【００３９】
この不揮発性半導体記憶装置は、上記特徴に加えて、前記第２電極が、Ｔｉ，Ｔａ，Ａｌ，Ｈｆ，Ｚｒの何れかの導電性材料を含む構成であることを別の特徴とする。
【００４０】
この不揮発性半導体記憶装置は、上記特徴に加えて、前記メモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備え、複数の前記第１配線がワード線として、複数の前記第２配線がソース線として、夫々行方向に延伸し、複数の前記第１電極がビット線として列方向に延伸する構成であり、
前記メモリセルアレイ内において、同一行に配列した複数の前記メモリセルは、各前記選択トランジスタの前記ゲート電極を共通の前記ワード線に、前記ソース又はドレインの他方を共通の前記ソース線に電気的に接続し、同一列に配列した複数の前記メモリセルは、各前記第１電極を共通の前記ビット線によって実現する構成であることを別の特徴とする
【００４１】
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１電極、第２電極、及び当該両電極の間に挟持された可変抵抗体を有する可変抵抗素子と、前記第２電極にソース又はドレインの一方が電気的に接続した選択トランジスタとを有してなるメモリセルを備えた不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上に前記選択トランジスタを形成する工程と、
前記選択トランジスタの上層に下地層間絶縁膜を形成する工程と、
前記下地層間絶縁膜を貫通し、前記選択トランジスタのドレイン、ソース、及びゲート電極に夫々電気的に接続する第１，第２，及び第３コンタクトプラグを形成する工程と、
前記第１コンタクトプラグに電気的に接続する中継配線、前記第２コンタクトプラグに接続する第１配線、前記第３コンタクトプラグに接続する第２配線を前記下地層間絶縁膜の上層に形成する工程と、
前記下地層間絶縁膜の上層に、前記中継配線、前記第１配線、前記第２配線の上方を覆うように第１層間絶縁膜を形成し、更にその上層に前記第１電極の材料膜、第２層間絶縁膜をこの順に形成する工程と、
前記第１層間絶縁膜、前記第１電極の材料膜、前記第２層間絶縁膜を貫通し、側面の一部分に前記第１電極の材料膜を露出させる第１開口部を形成する工程と、
熱酸化処理を行って、前記第１開口部内において露出していた前記第１電極の材料膜をバッファ層に変化させる工程と、
前記バッファ層に接触するように前記可変抵抗体の材料膜を前記第１開口部内に堆積する工程と、
前記中継配線の上方位置に形成されている前記可変抵抗体の材料膜の一部及びその下層に形成されている材料膜を除去して、前記中継配線の上面を露出して第２開口部を形成する工程と、
前記第１電極の材料膜よりも仕事関数の値が小さい前記第２電極の材料膜を、少なくとも前記第２開口部を完全には充填しない範囲内の膜厚で堆積する工程と、
前記可変抵抗体の材料膜及び前記第２電極の材料膜をエッチング加工して、前記可変抵抗体と前記第２電極を形成する工程と、を有することを特徴とする。
【発明の効果】
【００４２】
本発明の構成を有する不揮発性半導体記憶装置によれば、選択トランジスタのソース又はドレインと電気的に接続するのは比較的仕事関数の小さい第２電極であり、それよりも仕事関数の大きい第１電極は、可変抵抗体を挟んで選択トランジスタとは反対側に位置している。そして、この第１電極と可変抵抗体の間、すなわちショットキー接合となる電極との界面にバッファ層が設けられている。これにより、バラツキ低減、読み出しディスターブの抑制に効果を有する。
【００４３】
そして、本発明の構成の場合、可変抵抗体の材料膜を堆積するより前の段階でバッファ層を形成することが可能である。このため、可変抵抗体を形成した後にバッファ層を形成することで、両者の界面を通じて可変抵抗体内の酸素が移動してしまい、電気的特性に影響を及ぼすという問題点が解消する。
【００４４】
更に、第１電極は、第１配線や第２配線よりも上方の位置に形成され、外部から容易に電圧印加が可能な構成である。より具体的には、読み出し動作において、第１電極側に読み出し電圧を印加し、この第１電極を流れる電流を検出することで抵抗状態の検出を行うことができる。つまり、選択トランジスタを介して流れる電流を検出する必要がないため、選択トランジスタの負荷の影響を受けることなく電流の読み出しを行うことができる。
【図面の簡単な説明】
【００４５】
【図１】高抵抗状態の読み出しディスターブの抑制に効果を示す可変抵抗素子の構造例
【図２】高抵抗状態の可変抵抗素子に対する読み出し動作を繰り返し行った場合において、読み出し電圧の極性の相違による抵抗値の変化を比較した図
【図３】バッファ層を備えた可変抵抗素子の概略断面構造図の一例
【図４】バッファ層を備えた可変抵抗素子の概略断面構造図の別の一例
【図５】本発明の不揮発性半導体記憶装置の回路構成を示す図
【図６】周辺回路を含む記憶装置全体の概念的ブロック図
【図７】メモリセルの構造を示す概略断面図
【図８】本発明の不揮発性半導体記憶装置を構成するメモリセルの工程断面図（その１）
【図９】本発明の不揮発性半導体記憶装置を構成するメモリセルの工程断面図（その２）
【図１０】本発明の不揮発性半導体記憶装置を構成するメモリセルの工程断面図（その３）
【図１１】本発明の不揮発性半導体記憶装置の製造工程の概略を示すフローチャート
【図１２】本発明の不揮発性半導体記憶装置を構成するメモリセルの別実施形態の工程断面図（その１）
【図１３】本発明の不揮発性半導体記憶装置を構成するメモリセルの別実施形態の工程断面図（その２）
【発明を実施するための形態】
【００４６】
図５は、本発明の不揮発性半導体記憶装置の回路構成を示している。（ａ）がメモリセルアレイの回路構成を示しており、（ｂ）がメモリセル部分を拡大した回路図である。
【００４７】
メモリセルアレイ２０は、複数のメモリセル１を行方向（図面上では横方向）及び列方向（図面上では縦方向）にマトリクス状に配置してなり、行方向に延伸する複数のワード線（ＷＬ１〜ＷＬｍ）、複数のソース線（ＳＬ１〜ＳＬｍ）、及び列方向に延伸する複数のビット線（ＢＬ１〜ＢＬｎ）を有している。なお、ｍ，ｎは２以上の自然数である。また、以下では、ワード線に関し、各ワード線ＷＬ１〜ＷＬｍを区別せずに言及するときは、これらを代表して「ワード線ＷＬ」と呼ぶ。同様に、各ソース線ＳＬ１〜ＳＬｍを代表して「ソース線ＳＬ」と呼び、各ビット線ＢＬ１〜ＢＬｎを代表して「ビット線ＢＬ」と呼ぶ。
【００４８】
図５に示すように、各メモリセル１は、可変抵抗素子２と選択トランジスタ３が直列に接続されてなる１Ｔ１Ｒ型の構造を示しており、各ワード線ＷＬと各ビット線ＢＬが交差する箇所に形成されている。そして、同一列に位置するメモリセル１同士は同一のビット線ＢＬに電気的に接続され、同一行に位置するメモリセル１同士は同一のワード線ＷＬ及び同一のソース線ＳＬに電気的に接続されている。なお、ソース線ＳＬについては、各ソース線ＳＬ１〜ＳＬｍが相互に電気的に接続される構成として良い。
【００４９】
可変抵抗素子２は、図１に示す可変抵抗素子１０と同様に、一方の端部はショットキー接合を示し、他方の端部はオーミック接合を示すように構成されている。本発明の構成では、可変抵抗素子２のショットキー接合側の端部３１をビット線ＢＬに電気的に接続させ、オーミック接合側の端部３３を選択トランジスタ３のソース／ドレインの一方に電気的に接続させる。本実施形態では、可変抵抗素子２のオーミック接合側の端部３３は、選択トランジスタ３のドレイン４１と電気的に接続し、選択トランジスタ３のソース４３はソース線ＳＬと電気的に接続している。また、選択トランジスタ３のゲート４５はワード線ＷＬと電気的に接続している。
【００５０】
図６は、メモリセルアレイとその周辺回路を含む記憶装置全体の概念的ブロック図である。半導体記憶装置は、メモリセルアレイ２０の周辺回路として、ワード線デコーダ５１，ビット線デコーダ５３，電圧発生回路５５，制御回路５７，読み出し回路５９を備えている。
【００５１】
制御回路５７は、メモリセルアレイ２０の書き込み、消去、読み出しの各メモリ動作の制御及びフォーミング処理の制御を行う。具体的には、制御回路５７はアドレス線から入力されたアドレス信号、データ線から入力されたデータ信号、制御信号線から入力された制御信号に基づいて、ワード線デコーダ５１、ビット線デコーダ５３を制御して、メモリセルの各メモリ動作及びフォーミング処理を制御する。より具体的には、アドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路の機能を有する（不図示）。
【００５２】
電圧発生回路５５は、書き込み、消去、読み出しの各動作時において、当該各動作に必要な印加電圧を発生してワード線デコーダ５１及びビット線デコーダ５３に与える。
【００５３】
ワード線デコーダ５１は、メモリセルアレイ２０の各ワード線ＷＬの一端に接続しており、書き込み、消去、読み出しの各動作時において、アドレス線から与えられたアドレス信号に基づいて所定のワード線を選択する。より具体的には、選択したワード線に対して電圧発生回路５５から出力される所定の電圧を印加することで、当該選択ワード線に接続された選択トランジスタ３のみをＯＮ状態とする。
【００５４】
ビット線デコーダ５３は、メモリセルアレイ２０の各ビット線ＢＬの一端に接続しており、書き込み、消去、読み出しの各動作時において、アドレス線から与えられたアドレス信号に基づいて所定のビット線を選択する。より具体的には、選択したビット線に対して電圧発生回路５５から出力される所定の電圧を印加する。
【００５５】
読み出し回路５９は、各ビット線ＢＬに接続されている。読み出し時において、選択されたビット線に流れる電流を非選択のビット線に流れる電流と分離して検知することで、選択メモリセルの抵抗状態を検知する。本実施形態では、読み出し回路５９が電流の大小を判別する電流センス回路であることを想定している。
【００５６】
［メモリセルの構造］
図７は、メモリセル１の構造の一例を示す概略断面図である。図７において、図５内の回路図と対応する要素については同一の符号を付している。なお、各断面図は、模式的に示したものであり、図面上の寸法比は実際の寸法比と必ずしも一致しない。
【００５７】
また、説明の都合上、図面に向かって左右方向をＸ方向、上下方向をＹ方向とし、図面を貫通する方向をＺ方向とする。これらの表記を用いて説明すると、メモリセル１は、ＸＺ平面上に配置された半導体基板４０上に、下地層間絶縁膜６０等の各形成膜が鉛直方向（Ｙ方向）に積層して形成される。
【００５８】
半導体基板４０上には素子分離領域４７が設けられている。そして、この素子分離領域４７によって分離された基板表面の活性領域の一部上面には、ゲート絶縁膜４２及びゲート電極４５が下からこの順に形成されている。また、ゲート電極４５の外側における同活性領域内の基板表面には、ドレイン４１及びソース４３の両拡散領域が、基板面に平行なＸ方向に離間を有して形成されている。
【００５９】
ドレイン４１，ソース４３，ゲート絶縁膜４２，ゲート電極４５、及びゲート絶縁膜４２の下層に位置する半導体基板４０の一部によって選択トランジスタ３が形成されている。
【００６０】
選択トランジスタ３の上層には下地層間絶縁膜６０が形成されている。下地層間絶縁膜６０には、ドレイン４１に接続されたコンタクトプラグ６１、ソース４３に接続されたコンタクトプラグ６３、及びゲート電極４５に接続されたコンタクトプラグ６５が夫々分離して埋め込まれている。コンタクトプラグ６１が「第１コンタクトプラグ」に対応し、コンタクトプラグ６２が「第２コンタクトプラグ」に対応し、コンタクトプラグ６３が「第３コンタクトプラグ」に対応する。
【００６１】
下地層間絶縁膜６０の上層には、ソース線ＳＬ，ワード線ＷＬ，及び中継配線６７が夫々分離して形成されている。ソース線ＳＬは、コンタクトプラグ６３と接触し、Ｚ方向に延伸して形成されている。ワード線ＷＬは、コンタクトプラグ６５と接触し、ソース線ＳＬと同じくＺ方向に延伸して形成されている。中継配線６７は、コンタクトプラグ６１と接触し、Ｚ方向においては、少なくとも隣接メモリセルの位置には達しないように、選択トランジスタ３毎に形成されている。なお、ワード線ＷＬが「第１配線」に対応し、ソース線ＳＬが「第２配線」に対応する。
【００６２】
そして、ソース線ＳＬ，ワード線ＷＬ，中継配線６７、及び下地層間絶縁膜６０の上層には、第１層間絶縁膜２１が形成されている。
【００６３】
第１層間絶縁膜２１上には、可変抵抗素子の一方の電極（第１電極）を兼ねるビット線ＢＬが形成されており、Ｘ方向に延伸している。このビット線ＢＬの材料としては例えばＴｉＮ等の仕事関数が比較的大きい導電性材料が利用される。このビット線ＢＬの上層には第２層間絶縁膜２２が形成されている。
【００６４】
また、中継配線６７の上方位置において、第１層間絶縁膜２１，ビット線ＢＬ，及び第２層間絶縁膜２２が、可変抵抗体２５及び可変抵抗素子の他方の電極（第２電極）２６によってＹ方向に分断されている。
【００６５】
中継配線６７の一部表面領域には、第２電極２６と酸化膜２３が形成されている。酸化膜２３は、中継配線６７の一部表面領域において、第２電極２６の底面付近においてその側面と接触する位置に形成されている。
【００６６】
第２電極２６は、中継配線６７の上面に接触する底面を有し、第１層間絶縁膜２１、第１電極ＢＬ、前記第２層間絶縁膜２２をＹ方向に貫通する筒状部（「第１筒状部」に対応）を備える。そして、この筒状部の側壁部分を構成する位置において、第２電極２６の筒状部の外側には可変抵抗体２５が筒状に形成されている（「第２筒状部」に対応）。可変抵抗体２５の筒状部は、第１層間絶縁膜６０，ビット線ＢＬ，第２層間絶縁膜２２をＹ方向に貫通するように形成されており、底面の高さ位置が第２電極２６の底面よりも高くなっている。そして、可変抵抗体２５は、中継配線６７の上面に接触して形成されている酸化膜２３と接触している。
【００６７】
また、ビット線ＢＬが形成されている高さ位置において、可変抵抗体２５の側面にバッファ層２４が形成されており、このバッファ層２４を介して可変抵抗体２５とビット線ＢＬが連絡される構成である。なお、可変抵抗体２５は、第２層間絶縁膜２２の上層に達する位置まで形成されている。また、第２電極２６は、第２層間絶縁膜２２の上層位置において、可変抵抗体２５の上層に達する位置まで形成されている。
【００６８】
第２電極２６は、中継配線６７，コンタクトプラグ６１を介してドレイン４１と電気的に接続される構成である。なお、第２電極２６の材料としては、例えばＴａ等の、第１電極（ビット線ＢＬ）の材料よりは仕事関数の小さい導電性材料が利用される。また、酸化膜２３及びバッファ層２４の材料としては、例えばＴｉＯ２が利用される。可変抵抗体２５の材料としては、例えばＨｆＯ２が利用される。利用可能なその他の材料の例については後述する。
【００６９】
［製造方法］
以下、図７の示すメモリセルの製造方法につき、図８〜図１０の各工程断面図、及び図１１のフローチャートを参照して説明する。なお、下記説明内における＃１〜＃１３の各ステップ番号は、図１１のフローチャート内におけるステップ番号に対応している。
【００７０】
なお、以下の各工程断面図では、図７に示す断面構造図と同一の要素に対しては同一の符号を付している。また、符号が煩雑化するのを避けるべく、パターニング等の成形処理を行う前の膜（例えば可変抵抗体材料膜）と成形後の構造体（例えば可変抵抗体）に対して同一の符号を付している。
【００７１】
まず、公知の手順に従い、半導体基板４０（例えばＳｉ基板）上に、選択トランジスタ３を形成する（＃１）。すなわち、素子分離領域４７を形成した半導体基板４０上にゲート絶縁膜４２、ゲート電極４５、ドレイン４１、ソース４３から構成される選択トランジスタ３を形成する。
【００７２】
次に、選択トランジスタ３を形成した半導体基板４０上に膜厚１４００ｎｍ程度で下地層間絶縁膜６０（例えばＢＰＳＧ膜）を堆積させた後、さらにその表面をＣＭＰ法にて、膜厚が６００ｎｍ程度になるまで研磨して表面を平坦化する（図８（ａ），＃２）。
【００７３】
次に、フォトリソグラフィ技術を用い、下地層間絶縁膜６０内に、ドレイン４１の上面に達するコンタクトホール、ソース４３の上面に達するコンタクトホール、ゲート電極４５の上面に達するコンタクトホールを夫々形成する。そして、ＣＶＤ法でバリア膜およびコンタクトプラグ用材料膜（例えばタングステン膜）を形成し、さらに、ＣＭＰ法にて成形処理することで、コンタクトプラグ６１、６３、６５を埋め込み形成する（＃３）。
【００７４】
次に、コンタクトプラグ６１、６３、６５が埋め込まれた下地層間絶縁膜６０上に、配線用導電膜をスパッタリング法で堆積する。配線用導電膜の一例としては、下から順に、Ｔｉ（膜厚１５ｎｍ）／ＡｌＣｕ（膜厚１７５ｎｍ）／Ｔｉ（膜厚５ｎｍ）／ＴｉＮ（膜厚３０ｎｍ）で積層された材料膜を利用することができる。
【００７５】
次に、フォトリソグラフィ技術を用い、前記配線用導電膜をパターニングすることで、ワード線ＷＬ，ソース線ＳＬ，及び中継配線６７を形成する（図８（ｂ），＃４）。ワード線ＷＬは、コンタクトプラグ６５を介してゲート電極４５と電気的に接続される。ソース線ＳＬは、コンタクトプラグ６３を介してソース４３と電気的に接続される。中継配線６７は、コンタクトプラグ６１を介してドレイン４１と電気的に接続される。
【００７６】
次に、ＣＶＤ法により、第１層間絶縁膜２１（例えばＳｉＯ２膜）を膜厚６５０ｎｍ程度で全面に堆積する。更に、その表面をＣＭＰ法にて、中継配線６７上の第１層間絶縁膜２１の膜厚が２５０ｎｍ程度となるまで研磨することにより表面を平坦化する（＃５）。
【００７７】
次に、スパッタリング法により、ビット線ＢＬ（第１電極）の材料膜（例えばＴｉＮ膜）を膜厚１００ｎｍ程度堆積する。そして、フォトリソグラフィ技術を用いてパターニングすることで、ビット線ＢＬが形成される（＃６）。上述したように、このビット線ＢＬが可変抵抗素子２の第１電極を構成する。
【００７８】
次に、ＣＶＤ法で第２層間絶縁膜２２（例えばＳｉＯ２膜）を膜厚２００ｎｍ程度で全面に堆積する（図８（ｃ），＃７）。
【００７９】
次に、フォトリソグラフィ技術を用いて、パターニングすることで、中継配線６７の上方位置において、第２層間絶縁膜２２，ビット線ＢＬ，及び第１層間絶縁膜２１を貫通して中継配線６７の上面にまで到達する第１開口部８０を形成する（＃８）。これにより、第１開口部８０の側壁の一部分にビット線ＢＬの断面が環状に露出する（図８（ｄ））。
【００８０】
次に、第１開口部８０によって露出された導電性材料部分に対して、酸素を含む２５０〜４５０℃程度の雰囲気下で熱酸化する。これにより、第１開口部８０の底面を構成する中継配線６７の露出部分には酸化膜２３を、第１開口部８０の側壁に存在するビット線ＢＬの露出部分にはバッファ層２４を、夫々膜厚５ｎｍ程度で形成する（図９（ａ），＃９）。本実施形態では、これらの酸化膜２３及びバッファ層２４は何れもＴｉＯ２膜で実現される。
【００８１】
次に、スパッタリング法により全面に可変抵抗体材料膜２５（例えばＨｆＯ２膜）を膜厚５ｎｍ程度で堆積する。このとき、第１開口部８０を完全に充填させることなく、依然として開口部８１が形成され得る程度の膜厚で堆積すると良い（図９（ｂ），＃１０）。
【００８２】
次に、第１開口部８０内に存在している可変抵抗体材料膜２５の一部分、及びその直下層に存在するバッファ層２３に対し、フォトリソグラフィ技術を用いてエッチングすることで、第２開口部８２を形成し、中継配線６７の上面を露出させる（＃１１）。これにより、第２開口部８２の底面として中継配線６７が露出し、側壁としてバッファ層２３と可変抵抗体材料膜２５が下から積層された状態で露出する（図９（ｃ））。
【００８３】
次に、スパッタリング法で、第２電極材料膜２６（例えばＴａ膜）を膜厚１００ｎｍ程度で堆積する（＃１２）。このとき、第２開口部８２を完全には充填しない範囲内の膜厚で材料膜を成膜する。これにより、依然として開口部８３が形成されているような状態とする（図１０（ａ））。なお、第２電極材料膜２６の材料としては、少なくともビット線ＢＬ（すなわち第１電極）の材料よりも仕事関数の小さい導電性材料であることが要求される。利用可能な材料の例は、後述において列挙している。
【００８４】
本ステップ＃１２により、それまで形成されていた第２開口部８２の底面には第２電極２６の材料膜が形成されることで、第２電極材料膜２６と中継配線６７とが接触し、両者の電気的接続が確保される。
【００８５】
次に、フォトリソグラフィ技術を用い、第１開口部８０の外側位置における第２層間絶縁膜２２の上層に形成されていた可変抵抗体材料膜２５，及び第２電極材料膜２６をパターニング処理する（＃１３）。これにより、可変抵抗体２５と第２電極２６が成形される（図１０（ｂ），図７）。
【００８６】
その後は、公知の技術によって、ワード線デコーダ５１，ビット線デコーダ５３，電圧発生回路５５，制御回路５７，読み出し回路５９等の各種周辺回路を完成させる。
【００８７】
［動作方法］
次に、上記構造を有するメモリセル１を備えた不揮発性半導体記憶装置に対する消去、書き込み、及び読み出しの各動作方法について説明する。
【００８８】
なお、前述したように、本実施形態では、メモリセル１の可変抵抗素子２を高抵抗化することを「消去」、低抵抗化することを「書き込み」と呼ぶ。また、以下では、各動作対象となるメモリセルを「対象メモリセル１Ｅ」と呼び、この対象メモリセル１Ｅに接続された特定のワード線及びビット線を、夫々「ワード線ＷＬＥ」、「ビット線ＢＬＥ」と呼ぶ。
【００８９】
（消去動作）
メモリセルに対して消去動作を行う場合、すなわち、可変抵抗素子２を高抵抗化する場合につき説明する。この場合、ワード線デコーダ５１が、対象メモリセル１Ｅに接続されたワード線ＷＬＥを選択して所定電圧を印加する。また、ソース線ＳＬを接地状態とする。これにより、対象メモリセル１Ｅと同一行に配置された各メモリセルの選択トランジスタはＯＮ状態となる。
【００９０】
この状態の下で、ビット線デコーダ５３が、対象メモリセル１Ｅに接続されたビット線ＢＬＥを選択して、消去動作用の所定の正電圧パルスを印加する。前述のように、ビット線ＢＬは可変抵抗素子２の第１電極を兼ねており、第２電極２６よりも仕事関数が大きい材料で形成されている。よって、ビット線ＢＬ側から正電圧を印加することで、対象メモリセル１Ｅにおいて、可変抵抗素子２のショットキー接合側の端部３１（図５（ｂ）参照）が高電位となるバイアスが発生し、高抵抗状態への遷移が起こる。よって、対象メモリセル１Ｅは消去状態となる。
【００９１】
（書き込み動作）
メモリセルに対して書き込み動作を行う場合、すなわち、可変抵抗素子２を低抵抗化する場合につき説明する。この場合も、消去動作のときと同様に、ワード線デコーダ５１が、対象メモリセル１Ｅに接続されたワード線ＷＬＥを選択して所定電圧を印加し、ソース線ＳＬを接地状態とする。これにより、対象メモリセル１Ｅと同一行に配置された各メモリセルの選択トランジスタはＯＮ状態となる。
【００９２】
なお、書き込み動作の際は、可変抵抗素子２の抵抗状態が高抵抗状態から低抵抗状態に遷移するため、抵抗状態が低抵抗状態に遷移する瞬間又はその直後において大電流が流れることが予想される。このとき、場合によっては選択トランジスタ３を破壊する危険がある。このような事態を避けるべく、ワード線ＷＬＥに印加する電圧としては、選択トランジスタ３によって電流量が制限できるような範囲内に設定するのが好適である。
【００９３】
この状態の下で、ビット線デコーダ５３が、対象メモリセル１Ｅに接続されたビット線ＢＬＥを選択して、書き込み動作用の所定の負電圧パルスを印加する。このとき、対象メモリセル１Ｅにおいて、可変抵抗素子２のオーミック接合側の端部３３（図５（ｂ）参照）が高電位となるバイアスが発生し、低抵抗状態への遷移が起こる。よって、対象メモリセル１Ｅは消去状態となる。
【００９４】
（読み出し動作）
メモリセルに対して読み出し動作を行う場合、すなわち、可変抵抗素子２の抵抗状態を変化させることなく読み出し電流を検出する場合につき説明する。この場合、ワード線デコーダ５１が、対象メモリセル１Ｅに接続されたワード線ＷＬＥを選択して所定電圧を印加し、ソース線ＳＬを接地状態とする。これにより、対象メモリセル１Ｅと同一行に配置された各メモリセルの選択トランジスタはＯＮ状態となる。
【００９５】
この状態の下で、ビット線デコーダ５３が、対象メモリセル１Ｅに接続されたビット線ＢＬＥを選択して、読み出し動作用の所定の正電圧パルスを印加する。このとき、ワード線ＷＬＥに印加する電圧は、可変抵抗素子２の抵抗状態が遷移しない範囲内の値に設定される。これにより、対象メモリセル１Ｅにおいて、可変抵抗素子２のショットキー接合側の端部３１からオーミック接合側の端部３３（図５（ｂ）参照）に向かう電流が発生する。
【００９６】
対象メモリセル１Ｅが高抵抗状態の場合、ビット線ＢＬＥには比較的小さい電流が流れる。これに対し、対象メモリセル１Ｅが低抵抗状態の場合、ビット線ＢＬＥには比較的大きい電流が流れる。読み出し回路５９は、ビット線ＢＬＥに流れる電流をセンスアンプにより検出し、抵抗状態を判断する。つまり、読み出し回路５９は、可変抵抗素子２から選択トランジスタ３を経てソース線ＳＬへと流れ出た電流を検出するのではなく、ビット線ＢＬＥから可変抵抗素子２の端部３１へ向かって流れる電流を検出する構成であるため、選択トランジスタ３の負荷の影響を受けずに電流を読み出すことができる。
【００９７】
以上説明したように、本実施形態の構造によれば、消去動作と読み出し動作において印加する電圧の極性を同じにすることができ、且つ、比較的負荷の軽いビット線ＢＬ側から電圧を印加して、ショットキー接合側端部３１を正極性とするバイアスを与えることで、高抵抗状態の読み出しディスターブを抑制することができる。
【００９８】
また、ショットキー接合となる電極（ここではビット線ＢＬ）と可変抵抗体２５の間に金属酸化物からなるバッファ層２４が挿入されているため、素子間の抵抗値のバラツキが軽減される。
【００９９】
そして、メモリセル１を製造するに際し、可変抵抗体材料膜２５を堆積する時点（＃１０）において、既に予め酸化膜２３，バッファ層２４が形成されている（＃９）。このため、可変抵抗体を形成後にバッファ層を成膜する場合のように、可変抵抗体内に含有する酸素が、バッファ層側へと移動することがない。これにより、素子間での電気的特性のバラツキが大幅に抑制される。
【０１００】
［材料］
以下、利用可能な材料について説明する。
【０１０１】
可変抵抗体２５としては、Ｈｆ又はＺｒの何れかの元素の酸化物を含んでなることが好ましい。なぜなら、これらの材料はバンドギャップが大きいため、既存半導体設備で使用可能な、仕事関数が中間的な値を示す導電性材料を第１電極として利用でき、電極材料の選択の幅が拡がるためである。
【０１０２】
一例として、ＨｆＯ２，ＺｒＯ２の伝導帯の底の真空準位からのエネルギー位置は、夫々、−２．８ｅＶ、−３．０ｅＶである。
【０１０３】
ビット線ＢＬ（第１電極）、第２電極２６の各電極材料としては、前者が後者よりも仕事関数が大きいという関係を満たす導電性材料であれば、上記の例に限定されるものではない。
【０１０４】
例えば、ビット線ＢＬ（第１電極）の材料としては、ＴｉＮ（４．７ｅＶ），ＴａＮｘ（窒素の化学量論的組成に依存して、４．０５〜５．４ｅＶ），Ｗ（４．５ｅＶ），Ｎｉ（５．２ｅＶ），Ｃｏ（４．４５ｅＶ）等が利用可能である。なお、括弧内は各材料の仕事関数値である。ＴｉＮ、ＴａＮを利用するのが特に好適である。
【０１０５】
また、第２電極２６の材料としては、第１電極よりも仕事関数が小さい材料を選択するという制約の下で、Ｔｉ（４．１４ｅＶ），Ｔａ（４．２ｅＶ），Ａｌ（４．１ｅＶ），Ｈｆ（３．９ｅＶ），Ｚｒ（４．０５ｅＶ）等が利用可能である。
【０１０６】
バッファ層２４は、ビット線ＢＬの一部分が酸化されることで形成される。このため、バッファ層２４の材料は、専らビット線ＢＬの材料に依存する。例えば、ビット線ＢＬとしてＴｉＮを用いた場合には、バッファ層２４は一例としてＴｉＯ２によって構成される。
【０１０７】
なお、バッファ層２４は、Ｔｉ，Ｔａ，Ｚｎ，Ｎｂ，Ｗの何れかの元素の酸化物を含んでなることが好ましい。これを踏まえれば、ビット線ＢＬ（第１電極）の材料としては、Ｔｉ，Ｔａ，Ｚｎ，Ｎｂ，Ｗを含む導電性材料であることが好ましい。一例として、前掲の各材料の酸化物であるＴｉＯ２，Ｔａ２Ｏ５，ＺｎＯ，Ｎｂ２Ｏ５，ＷＯ３の伝導帯の底の真空準位からのエネルギー位置は、夫々、−３．８ｅＶ、−３．７ｅＶ、−４ｅＶ、−４ｅＶ、−４．２ｅＶである。
【０１０８】
［別実施形態］
以下に別実施形態につき、説明する。
【０１０９】
〈１〉  上記実施形態では、選択トランジスタ３のドレイン４１が可変抵抗素子の第２電極２６と電気的に接続する構成とした。これは、選択トランジスタ３がＮチャネル型であることを前提に議論したものである。つまり、導電型が反転すれば、ソースとドレインの呼称は反転する。
【０１１０】
〈２〉  上記実施形態では、ステップ＃８として第１開口部８０を中継配線６７の上面が露出するように形成するものとした。しかし、この開口部は少なくともビット線ＢＬより下方に形成されていれば、必ずしも中継配線６７の上面を露出させなくても良い。
【０１１１】
図１２〜図１３は、この別実施形態におけるプロセスに従ったときの各工程断面図の一部である。ステップ＃８においてビット線ＢＬより下方で中継配線６７より距離ｄだけ上方の位置まで第１開口部８０ａを開口する（図１２（ａ））。その後、ステップ＃９と同様に、酸化処理を行い、第１開口部８０ａの側面に露出したビット線ＢＬ部分にバッファ層２４を形成する（図１２（ｂ））。一方、中継配線６７の上面は露出していないため、このステップ＃９において酸化膜２３が形成されることはない。
【０１１２】
次に、可変抵抗体材料膜１０を堆積し（図１２（ｃ），＃１０）、中継配線６７の上面に達する第２開口部２８を形成する（図１３（ａ），＃１１）。その後、第２電極材料膜６８を第２開口部２８を完全には充填しない膜厚で堆積し（図１３（ｂ），＃１２）、パターニング処理により可変抵抗体２５，第２電極２６を形成する（図１３（ｃ），＃１３）。
【０１１３】
図１３（ｃ）に示す構造においても、図７と同様、仕事関数の大きい材料で構成された第１電極（ビット線ＢＬ）の界面にはバッファ層２４が形成され、ビット線ＢＬはこのバッファ層２４を介して可変抵抗体２５と連絡される。そして、第２電極は、可変抵抗体２５と接触すると共に、外部から電圧印加が可能な構成である。
【０１１４】
〈３〉  図４の構成において、ソース線ＳＬに対する印加電圧を制御するためのソース線デコーダを備える構成としても良い。このとき、書き込み動作時において選択されたビット線ＢＬＥに対して負電圧パルスを印加する代わりに、ソース線ＳＬと非選択ビット線に正電圧を印加することで、選択ビット線をソース線ＳＬに対して相対的に負電圧状態とするものとしても良い。
【符号の説明】
【０１１５】
１：  メモリセル（不揮発性半導体記憶装置の最小単位）
２：  可変抵抗素子
３：  選択トランジスタ
１０，１０ａ，１０ｂ：  可変抵抗素子
１１：  可変抵抗体（ＨｆＯｘ）
１２：  半導体基板
１３：  第１電極（ＴｉＮ）
１５：  第２電極（Ｔｉ）
１６：  絶縁膜
１７：  バッファ層
２０：  メモリセルアレイ
２１：  第１層間絶縁膜
２２：  第２層間絶縁膜
２３：  酸化膜
２４：  バッファ層
２５：  可変抵抗体（材料膜）
２６：  第２電極（材料膜）
３１：  可変抵抗素子のショットキー接合側端部
３３：  可変抵抗素子のオーミック接合側端部
４０：  半導体基板
４１：  選択トランジスタのドレイン
４２：  選択トランジスタのゲート絶縁膜
４３：  選択トランジスタのソース
４５：  選択トランジスタのゲート電極
４７：  素子分離領域
５１：  ワード線デコーダ
５３：  ビット線デコーダ
５５：  電圧発生回路
５７：  制御回路
５９：  読み出し回路
６０：  下地層間絶縁膜
６１：  コンタクトプラグ（第１コンタクトプラグ）
６３：  コンタクトプラグ（第２コンタクトプラグ）
６５：  コンタクトプラグ（第３コンタクトプラグ）
６７：  中継配線
８０：  第１開口部
８１：  開口部
８２：  第２開口部
８３：  開口部
ＢＬ１〜ＢＬｎ：  ビット線
ＳＬ１〜ＳＬｍ：  ソース線
ＷＬ１〜ＷＬｍ：  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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