(57)【特許請求の範囲】
【請求項１】
位相コードに基づき、多相クロック入力信号から任意の位相の多相クロック出力信号を生成する位相インターポレータと、
前記位相コードに変動を与える位相変動回路と、
前記位相コードの変動に対する前記多相クロック出力信号の変動を検出する位相検出回路と、
前記位相検出回路の検出結果に基づき、前記位相インターポレータの位相歪みを推定する歪み推定回路と、
前記歪み推定回路の推定結果に基づき、前記位相歪みを補正する補正回路と、
を備えることを特徴とする受信回路。
【請求項２】
前記歪み推定回路は、前記位相コードの変動に対する前記多相クロック出力信号の変動に基づき、線形補間により、前記多相クロック出力信号間の位相誤差を算出することを特徴とする請求項１に記載の受信回路。
【請求項３】
前記補正回路は、前記多相クロック出力信号間の位相誤差に基づき、前記位相コードに対する補正量を算出することを特徴とする請求項１または２に記載の受信回路。
【請求項４】
前記多相クロック出力信号は、バウンダリを検出するためのバウンダリ検出信号及びデータを検出するためのデータ検出信号を含み、
前記位相歪み推定回路は、前記バウンダリ検出信号に対する前記データ検出信号の位相差の誤差を算出することを特徴とする請求項１〜３のいずれか一項に記載の受信回路。
【請求項５】
電圧信号を含む前記多相クロック入力信号を電流信号に変換する電圧電流変換回路と、
前記電流信号から三角波信号を生成する三角波生成回路と、
前記位相コードに基づき、前記三角波信号に乗算する重み付け信号を生成する重み付け信号生成回路と、
前記重み付け信号が乗算された前記三角波信号を加算し、前記多相クロック出力信号に含まれる電圧信号に変換する電流電圧変換回路と、
を備えることを特徴とする請求項１〜４のいずれか一項に記載の受信回路。
【請求項６】
前記位相変動回路は、位相変動プロファイルを複数種類切り替え可能であり、
前記歪み推定回路は、それぞれの位相変動プロファイルに対する前記移相検出回路の検出結果に基づいて、前記位相インターポレータの位相歪みを検出することを特徴とする請求項１〜５のいずれか一項に記載の受信回路。
【請求項７】
前記位相検出回路は、位相検出方法を切り替え可能であることを特徴とする請求項１〜６のいずれか一項に記載の受信回路。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相クロック信号を用いてデータを受信する受信回路に関する。
【背景技術】
【０００２】
例えば、チップ内の複数の回路ブロック間、複数のチップ間、複数のボード及び筐体間の信号伝送において、データ信号及びクロック信号を重量して送受信する高速信号伝送システムが知られている。信号を受信する側の受信回路では、多相クロック信号によるサンプリングが行われ、受信信号からデータが取り出される。多相クロック信号は、データの遷移を検出するためのバウンダリ検出信号と、データを検出するためのデータ検出信号とを含み、受信データと位相が一致するように、位相インターポレータにより位相が調整される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−０６７５７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の受信回路では、多相クロック信号に位相歪みが生じ、データのサンプリングが正しく行えない場合があった。
【０００５】
本発明は上記課題に鑑みなされたものであり、多相クロック信号の位相歪みを抑制することのできる受信回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本受信回路は、位相コードに基づき、多相クロック入力信号から任意の位相の多相クロック出力信号を生成する位相インターポレータと、前記位相コードに変動を与える位相変動回路と、前記位相コードの変動に対する前記多相クロック出力信号の変動を検出する位相検出回路と、前記位相検出回路の検出結果に基づき、前記位相インターポレータの位相歪みを推定する歪み推定回路と、前記歪み推定回路の推定結果に基づき、前記位相歪みを補正する補正回路と、を備える。
【発明の効果】
【０００７】
本受信回路によれば、多相クロック信号の位相歪みを抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、信号伝送システムの全体構成を示す図である。
【図２】図２は、受信回路の詳細な構成を示す図である。
【図３】図３は、データ信号及びサンプリング信号の波形図である。
【図４】図４は、位相インターポレータの詳細な構成を示す図である。
【図５】図５は、位相インターポレータにおいて発生する位相歪みを説明するための図である。
【図６】図６は、位相コードと位相誤差との関係を示す図である。
【図７】図７は、位相歪みの検出及び補正の手順を示すフローチャートである。
【図８】図８は、位相コードによる重み付けを説明するための図である。
【図９】図９は、位相インターポレータの回路構成例を示す図である。
【発明を実施するための形態】
【実施例１】
【０００９】
図１は、信号伝送システムの全体構成を示す図である。図１（ａ）はシステムの構成を示すブロック図であり、図１（ｂ）は各ブロックの出力信号の波形図である。信号伝送システム１００は、送信回路１０、伝送線路２０。及び受信回路３０を含む。送信回路１０は、ドライバ１２を含む。受信回路３０は、アナログイコライザ３２、アナログ−デジタル変換部３４、デジタルイコライザ３６、及びデータ判定回路３８を含む。信号伝送システム１００は、例えばチップ内の複数の回路ブロック間、複数のチップ間、並びに複数のボード及び筐体間における信号伝送を含む概念である。
【００１０】
送信回路１０のドライバ１２から出力されたデータ信号（Ａ）は、伝送線路２０により高周波成分が損失し、劣化した信号波形（Ｂ）となる。受信回路３０では、アナログイコライザ３２により信号の劣化が回復され（Ｃ）、アナログ−デジタル変換部３４にて信号のサンプリングが行われる（Ｄ）。サンプリングされた信号は、デジタルイコライザ３６により増幅された後（Ｅ）、データ判定回路３８によりデータ判定が行われ、受信回路３０から出力される。
【００１１】
図２は、受信回路３０の詳細な構成を示す図である。図１と共通する構成には同一の符号を付し、詳細な説明を省略する。受信回路３０は、位相インターポレータ４０、位相同期回路４２、デマルチプレクサ４４、位相検出回路４６、フィルタ４８、第１オフセット制御部５０、及び第２オフセット制御部５２を含む。また、図中にいおいて、クロックリカバリユニット（ＣＲＵ：Clock Recovery Unit）を符号６０で示す。クロックリカバリユニット６０には、デジタルイコライザ３６、データ判定回路３８、位相検出回路４６、フィルタ４８、第１オフセット制御部５０、及び第２オフセット制御部５２が含まれる。データ判定回路３８からは、データ（Ｄａｔａ＿ｏｕｔ）及びデータサイズ（Ｄａｔａ＿ｓｉｚｅ）が出力される。
【００１２】
位相同期回路４２（ＰＬＬ：Phase Locked Loop）には、レファレンスクロック信号Ｒｅｆ．ＣＬＫが入力される。位相同期回路４２は、レファレンスクロック信号から多相のレファレンスクロック信号（本実施例では４相のクロック信号）を生成し、位相インターポレータ４０へと出力する。
【００１３】
位相インターポレータ４０（ＰＩ：Phase Interpolator）は、位相同期回路４２からの入力信号（以下、「多相クロック入力信号」と称する）に基づき、任意の位相の出力信号（以下、「多相クロック出力信号」と称する）を生成する。位相インターポレータ４０からの多相クロック出力信号は、アナログ−デジタル変換部３４へと入力され、データのサンプリングに使用される。本実施例では、多相クロック出力信号は４相のクロック信号であり、受信信号Ｄａｔａのバウンダリ（遷移のタイミング）を検出するためのバウンダリ検出信号と、データを検出するためのデータ検出信号とをそれぞれ２相ずつ含む。また、位相インターポレータ４０には、多相クロック出力信号の位相を調整するための制御信号（以下、「位相コード」と称する）が、クロックリカバリユニット６０より入力される。
【００１４】
デマルチプレクサ４４は、アナログ−デジタル変換部３４とデジタルイコライザ３６との間に配置されている。デマルチプレクサ４４は、アナログ−デジタル変換部３４においてサンプリングされたデータを低速化及びパラレル化して出力する。
【００１５】
位相検出回路４６は、デジタルイコライザ３６の後段に配置され、受信信号とバウンダリ検出信号との位相のずれ（遷移タイミングのずれ）を検出する。詳細には、受信信号に対してバウンダリ検出信号が進んでいるかまたは遅れているかを判定し、比較結果を出力する。
【００１６】
フィルタ４８は、位相検出回路４６の後段に配置され、位相検出回路４６の検出結果に基づいて、受信信号及び多相クロック出力信号の位相が一致するように制御するための位相コードを生成する。詳細には、位相検出回路４６から与えられる受信信号及びバウンダリ検出信号の比較結果を複数サイクルに渡り蓄積、平均化した後に所定の閾値を比較する。そして、当該比較結果に基づいて、最終的に位相インターポレータ４０の位相を進めるかまたは遅らせるかを決定し、当該決定に基づく位相コードを出力する。出力された位相コードは２つに分岐し、一方は第１オフセット制御部５０及び第２オフセット制御部５２による補正を受けて位相インターポレータ４０へと入力される。位相コードの他方は、第１オフセット制御部５０による補正を受けずに、第２オフセット制御部５２による補正を受けて位相インターポレータ４０へと入力される。
【００１７】
第１オフセット制御部５０は、フィルタ４８の後段で分岐した位相コードの一方に対し、π／２の位相分に相当するオフセットを与える。フィルタ４８により生成される位相コードは、バウンダリ検出信号のタイミングを調整するためのものであるため、上記オフセットにより、データ検出信号のタイミングを調整するための位相コードを得ることができる。
【００１８】
第２オフセット制御部５２は、クロック信号の位相歪みを検出及び補正する機能を有する。第２オフセット制御部５２は、バウンダリ検出信号の位相コードに所定の微小変動を加えると共に、位相歪みの検出結果に基づき、データ検出信号の位相コードを補正する。また、第２オフセット制御部５２には、ｍｏｄｅ信号及びｅｎａｂｌｅ信号が入力されている。第２オフセット制御部５２の動作については後段で詳述する。
【００１９】
図３は、データ信号及びサンプリング用のクロック信号の波形図である。図２（ａ）は受信信号を、図３（ｂ）〜図３（ｅ）はサンプリング用の多相クロック信号θ０〜θ３（位相インターポレータ４０の出力信号）を示す。図示するように、多相クロック信号は、受信信号の周期（１ＵＩ）に対してそれぞれ位相がπ／２ずつ異なる（図３（ｂ）の信号を基準とした位相のずれをグラフの左側に示す）。４相の信号のうち、位相のずれが０の信号θ０及び位相のずれがπの信号θ２はバウンダリ検出信号であり、信号の立ち上がりが受信信号の遷移のタイミングと一致している。また、位相のずれがπ／２の信号θ１及び位相のずれが３π／２の信号θ３はデータ検出信号であり、信号の立ち上がりが受信信号のアイダイヤグラムの最も開口したタイミングと一致している。
【００２０】
図４は、位相インターポレータ４０の詳細な構成を示す図である。図４（ａ）は回路ブロック図であり、図４（ｂ）は出力信号の波形を示す図である。入力信号θ０〜θ３は、それぞれ図３（ｂ）〜（ｅ）の多相クロック信号θ０〜θ３に対応する。位相インターポレータ４０は、電圧電流変換回路７０ａ及び７０ｂ、重み付け回路７２ａ及び７２ｂ、並びに電流電圧変換回路７４を含む。また、電圧電流変換回路７０と重み付け回路７２との間には、一端が接地されたキャパシタＣ０〜Ｃ３が接続されている。
【００２１】
入力信号θ０及びθ２は、電流電圧変換回路７０ａにより電流信号に変換され、キャパシタＣ０及びＣ２に充電される。キャパシタＣ０及びＣ２が充電及び放電を繰り返すことで、三角波信号ｓｎが生成される。三角波信号ｓｎは、重み付け回路７２ａにより位相コードｗ（０≦ｗ≦１）に基づく重み付けがされる。入力信号θ１及びθ３からは、三角波信号ｓｎに対して位相がπ／２進んだ三角波信号ｃｓが生成される。三角波信号ｃｓは、重み付け回路７２ｂにより位相コード１−ｗに基づく重み付けがされる。
【００２２】
図４（ｂ）に示すように、三角波信号ｓｎ及び三角波信号ｃｓは、それぞれ所定の重み付けをして合成することで、任意の位相の三角波信号とすることができる。合成された三角波信号は、「Ｖ（ｔ）＝ｗ×ｓｎ（ｔ）＋（１−ｗ）ｃｓ（ｔ）」で示され、電流電圧変換回路７４により電圧信号に変換される。電流電圧変換回路７４からは、入力された三角波信号に対応した位相のクロック出力信号φ０と、φ０の反転信号であるクロック出力信号φ２の２つが出力される。
【００２３】
位相インターポレータ４０は、図４（ａ）と同様の構成の回路をもう１つ含み、当該回路ではクロック入力信号θ０〜θ３から、クロック出力信号φ１及びφ３が生成される。ここで、クロック出力信号φ１は、クロック出力信号φ０に対し位相がπ／２遅れた信号となるように調整される。また、クロック出力信号φ３はφ１の反転信号であり、クロック出力信号φ２に対し位相がπ／２遅れた信号となるように調整される。
【００２４】
図５は、位相インターポレータ４０において発生する位相歪みを説明するための図である。図５（ａ）は位相歪みがない理想的なクロック入力信号が与えられた場合の信号図であり、図５は位相歪みがある場合の信号図である。この場合の位相歪みとは、位相インターポレータ４０への多相クロック入力信号間のスキューエラーに起因する位相歪みである。図中において、クロック入力信号をｓｎ、ｃｓ、ｓｎ＿ｂａｒ、及びｃｓ＿ｂａｒで示し、クロック出力信号に含まれるバウンダリ検出信号をＢ、データ検出信号をＤで示す。
【００２５】
バウンダリ検出信号Ｂ及びデータ検出信号Ｄは、それぞれクロック入力信号ｓｎ及びｃｓの間で、位相コードｗに基づく円周の内分点（「ｗ：１−ｗ」の比で分割される点）により示される。位相歪みのない図５（ａ）では、クロック入力信号ｓｎを基準（０）として、バウンダリ検出信号Ｂの形成する角θの大きさは、「θ＝（２／π）×ｗ」で示される。
【００２６】
一方、位相歪みがある場合、多相クロック入力信号（ｓｎ、ｃｓ、ｓｎ＿ｂａｒ、ｃｓ＿ｂａｒ）の間で、位相誤差が生じる。クロック入力信号ｓｎとｓｎ＿ｂａｒ、及びｃｓとｃｓ＿ｂａｒの位相差はそれぞれπで維持されると仮定して、図５（ｂ）の信号ｓｎを図５（ａ）の信号に重ねる形で図示する。このとき、図５（ｂ）における信号ｃｓの位相は、図５（ａ）の理想的な場合に比べて、スキューエラーφの分だけずれが生じている。図５（ｂ）において、矢印の付いていない細い点線は、図５（ａ）におけるバウンダリ検出信号Ｂ及びデータ検出信号Ｄの位置を示す。
【００２７】
ここで、バウンダリ検出信号Ｂ及びデータ検出信号Ｄを求める補間は、図５（ａ）の場合と同様に行われるため、図５（ｂ）においてバウンダリ検出信号Ｂが形成する角θ’の大きさは、「θ’＝（２／π＋φ）×ｗ」で示される。図５（ａ）のθと図５（ｂ）のθ’とを比較すると、両者の差δＢは「δＢ＝φ×ｗ」で示される。すなわち、位相誤差δＢの大きさは、位相コードｗに依存する。同様に、データ検出信号Ｄにおいても、スキューエラーφ及び位相コードｗに依存する位相誤差δＤが発生する。
【００２８】
受信データのサンプリングの際に問題となるのは、位相インターポレータ４０の出力信号であるバウンダリ検出信号Ｂ及びデータ検出信号Ｄの位相の関係である。理想的には、図５（ａ）に示すように、両者の形成する角の大きさがπ／２となっていることが好ましい。位相歪みのある図５（ｂ）において、バウンダリ検出信号Ｂ及びデータ検出信号Ｄの形成する角の大きさをγとすると、修正すべき真の位相誤差δＤＢは、「δＤＢ＝γ−π／２」で示される。
【００２９】
図６は、位相コードと位相誤差との関係を示す図である。図６（ａ）は位相コードｗとバウンダリ検出信号Ｂの位相誤差δＢとの関係を、図６（ｂ）は位相コードｗと真の位相誤差δＤＢとの関係を示す。グラフの横軸は、図６（ａ）及び図６（ｂ）共に位相コードを示す。ただし、先に定義した「０≦ｗ≦１」の範囲では、図５のグラフ中の第１象限に属する位相のみしか表現することができないため、図６では位相コードｗを拡張してｗ’で示している。ここで、「０≦ｗ’≦１」の場合に「ｗ’＝ｗ」、「１≦ｗ’≦２」の場合に「ｗ’＝ｗ＋１」、「２≦ｗ’≦３」の場合に「ｗ’＝ｗ＋２」、「３≦ｗ’≦４」の場合に「ｗ’＝ｗ＋３」とする。
【００３０】
図６（ａ）に示すように、バウンダリ検出信号Ｂの位相誤差δＢは、「ｗ’＝０」または「ｗ’＝２」のときに「δＢ＝０」であり、「ｗ’＝１」のときに最大値の「δＢ＝φ」、「ｗ’＝３」のときに最小値の「δＢ＝−φ」である。δＢは、上記各点の間においては線形に変化する。
【００３１】
図６（ｂ）に示すように、真の位相誤差δＤＢは、「ｗ’＝１」または「ｗ’＝３」のときに最大値の「δＤＢ＝φ」であり、「ｗ’＝０」または「ｗ’＝２」のときに最小値の「δＤＢ＝−φ」である。δＤＢは、上記各点の間においては線形に変化する。また、各象限において「ｗ＝１／２」であるとき、「δＤＢ＝０」である。
【００３２】
以上のように、バウンダリ検出信号Ｂの位相誤差δＢ及び真の位相誤差δＤＢは、共に位相コードｗの変化に伴い線形に変化する。また、δＢ及びδＤＢは、共に最大値及び最小値の絶対値がスキューエラーφの絶対値に等しい点が共通する。このことを利用して、任意の位相コードｗを中心として、位相コードｗを微小変化させたときのバウンダリ検出信号Ｂの位相誤差δＢを検出することで、スキューエラーφ及び真の位相誤差δＤＢを推定することができる。以下、この点について説明する。
【００３３】
図７は、位相歪みの検出及び補正の手順を示すフローチャートである。最初に、クロックリカバリユニット６０が、受信信号とバウンダリ検出信号の位相（遷移のタイミング）が一致するように、位相コードｗを所定の値Ｌ（図６（ａ）を参照）にロックする（ステップＳ１０）。位相コードｗの決定は、フィルタ４８により行われる。次に、第２オフセット制御部５２が位相検出方法の選択を行う（ステップＳ１２）。位相検出方法は、第２オフセット制御部５２入力信号ｍｏｄｅにより選択可能であり、例えば位相の定義及び時間平均手段を選択することができる。
【００３４】
次に、第２オフセット制御部５２が、位相コードｗに微小の変動Δｗを与える（ステップＳ１４）。当該動作は、イネーブル信号ｅｎａｂｌｅを受けて開始される。これにより、位相インターポレータ４０の多相クロック出力信号の位相が変動する。次に、第２オフセット制御部５２が、位相検出回路４６により検出されたバウンダリ検出信号Ｂの位相誤差δＢに基づき、位相誤差δＢの変動量ΔδＢを検出する（ステップＳ１６）。次に、第２オフセット制御部５２が、検出された位相誤差δＢの変動量ΔδＢと、最初に与えた位相コードｗの微小変動量Δｗに基づき、スキューエラーφを算出する（ステップＳ１８）。図６（ａ）に示すように、位相誤差δＢは位相コードｗに対して線形に変化するため、ΔδＢ及びΔｗの値から線形補間（この場合は線形外挿法）によりスキューエラーφを算出することができる。
【００３５】
次に、第２オフセット制御部５２が、算出されたスキューエラーφとロックされた位相コードＬに基づき、真の位相誤差δＤＢを算出する（ステップＳ２０）。図６（ｂ）に示すように、真の位相誤差δＤＢは位相コードｗに対して線形に変化するため、上記φ及びＬの値が判明すれば、線形補間によりδＤＢを算出することができる。最終的に算出された位相誤差δＤＢを図６（ｂ）中にＥｒｒｏｒで示す。
【００３６】
最後に、第２オフセット制御部５２は、ステップＳ２０で算出された真の位相誤差δＤＢ（＝Ｅｒｒｏｒ）に基づき、位相インターポレータ４０における位相誤差の補正を行う（ステップＳ２０）。詳細には、データ検出信号Ｄの位相コードから、真の位相誤差δＤＢ（＝Ｅｒｒｏｒ）に相当する量を減じることにより、位相誤差を除去することができる。
【００３７】
実施例１に係る受信回路３０によれば、位相コードｗに変動を与え（図７のステップＳ１４）、それに対する位相インターポレータ４０の出力変動を検出し（ステップＳ１６）、位相歪みを推定する（ステップＳ１８及びＳ２０）。換言すれば、バウンダリ検出信号Ｂの位相誤差δＢは位相検出回路４６により直接検出することができるのに対し、真の位相誤差δＤＢは直接検出することができないが、Δｗの変動に対するΔδＢの変動から推定することができる。そして、推定された位相歪みを打ち消すための補正を行うことにより（ステップＳ２２）、位相インターポレータ４０の多相クロック出力信号間の位相歪みを抑制することができる。本実施例に係る受信回路３０によれば、特に基準クロック（多相クロック入力信号）のスキューに起因する位相歪みを抑制することができる。
【００３８】
本実施例において、第２オフセット制御部５２は、位相コードｗに変動を与える位相変動回路、及び位相検出回路４６の検出結果に基づき、位相インターポレータ４０の位相歪みを推定する歪み推定回路として機能する。また、第２オフセット制御部５２は、歪み推定回路の推定結果に基づき、位相歪みを補正する補正回路としても機能する。歪み推定回路としての第２オフセット制御部５２は、位相コードｗの変動に対する多相クロック出力信号の変動に基づき、線形補間により多相クロック出力信号間の位相誤差δＤＢを算出する。また、補正回路としての第２オフセット制御部５２は、多相クロック出力信号間の位相誤差に基づき、位相コードに対する補正量を算出する。
【００３９】
なお、位相変動回路としての第２オフセット制御部５２は、位相変動プロファイルを複数種類切り替え可能であることが好ましい。そして、歪み推定回路としての第２オフセット制御部５２は、それぞれの位相変動プロファイルに対する位相検出回路４６の検出結果に基づいて、位相インターポレータ４０の位相歪みを検出可能であることが好ましい。
【００４０】
本実施例では、位相コードｗの範囲を「０≦ｗ≦１」とした場合に、選択可能な位相が０〜π／２の範囲に限定されていたが、位相コードを拡張することにより上記以外の範囲で任意の位相を選択することができる。以下、これについて説明する。
【００４１】
図８は、位相コードによる重み付けを説明するための図である。４つの位相コードｗ０〜ｗ３を用意し、ｗ０及びｗ１は図９（ａ）、ｗ２及びｗ３は図９（ｂ）のように変化させるものとする。図９に示すように、三角波信号の一方である信号ｓｎには「ｗ０―ｗ１」の重み付け関数を乗じ、三角波信号の他方である信号ｃｓには「ｗ２−ｗ３」の重み付け関数を乗じる。合成された三角波信号は、「Ｖ（ｔ）＝（ｗ０−ｗ１）ｓｎ（ｔ）＋（ｗ２−ｗ３）ｃｓ（ｔ）」で示される。図８（ｃ）のグラフにおいて、各象限における上側の符号は「ｗ０―ｗ１」に対応し、下側の符号は「ｗ２−ｗ３」に対応する。ｗ０〜ｗ３が正の値に限定されている場合でも、「ｗ０―ｗ１」及び「ｗ２−ｗ３」はそれぞれ符号の制限なく任意の値を取りうる。このように重み付け関数ｗ０〜ｗ３を設定し、上記の式に従って三角波信号ｓｎ及びｃｓを合成することで、任意の位相の三角波信号を合成することができる。
【００４２】
図９は、図８に対応する位相インターポレータ４０の回路構成例を示す図である。図４（ａ）と共通の構成には同一の符号を付し、詳細な説明を省略する。電圧電流変換回路７０は、高電源にｐ型トランジスタＰ１が、低電源側にｎ型トランジスタＮ１が接続されている。ｐ型トランジスタＰ１及びｎ型トランジスタＮ１の間には、直列に接続されたｐ型トランジスタＰ０及びｎ型トランジスタＮ０と、直列に接続されたｐ型トランジスタＰ２及びｎ型トランジスタＮ２とが、それぞれ並列に接続されている。
【００４３】
ｐ型トランジスタＰ０及びｎ型トランジスタＮ０のゲートにはクロック入力信号θ０が入力され、ｐ型トランジスタＰ２及びｎ型トランジスタＮ２のゲートにはクロック入力信号θ２が入力されている。また、ｐ型トランジスタＰ０及びｎ型トランジスタＮ０の接続端子からは、クロック出力信号φ０の元となる電流信号が出力されている。同様に、ｐ型トランジスタＰ２及びｎ型トランジスタＮ２の接続端子からは、クロック出力信号φ２の元となる電流信号が出力されている。これらの電流信号は、電流電圧変換回路７４に入力され、電圧信号に変換されて出力されている。出力信号はφ０及びφ２の２相のクロック信号であり、φ０はφ２の反転信号である。
【００４４】
ｐ型トランジスタＰ０及びｎ型トランジスタＮ０の接続端子には、第１ループ回路７５ａが接続されている。第１ループ回路７５ａは、直列に接続された抵抗Ｒ０及びインバータＩＮＶ０を含み、抵抗Ｒ０とインバータＩＮＶ０との間には、一端が接地されたキャパシタＣ０が接続されている。同様に、ｐ型トランジスタＰ２及びｎ型トランジスタＮ２の接続端子には、第２ループ回路７５ｂが接続されている。第２ループ回路７５ｂは、直列に接続された抵抗Ｒ２及びインバータＩＮＶ２を含み、抵抗Ｒ２とインバータＩＮＶ２との間には、一端が接地されたキャパシタＣ２が接続されている。また、インバータＩＮＶ０及びＩＮＶ２は入力端子同士が接続されている。第１ループ回路７５ａ及び第２ループ回路７５ｂは、三角波信号を生成する三角波生成回路として機能する。
【００４５】
位相インターポレータ４０はさらに、スイッチ回路７６ａ〜７６ｄと、カレントミラー回路７８ａ〜７８ｄとを含む。スイッチ回路７６は、一端が高電源に接続され、互いに並列に配置されたｐ型トランジスタＰ１０〜Ｐ１２を含む。ｐ型トランジスタＰ１０〜Ｐ１２の他端には、スイッチＳＷ１０〜ＳＷ１２が接続されている。スイッチＳＷ１０〜ＳＷ１２の他端は１つに合流し、カレントミラー回路７８に接続されている。スイッチＳＷ１０〜ＳＷ１２の開閉は、位相コードｗ（ｗ０〜ｗ３）により制御されている。詳細には、位相コードｗの重み付けの大きさにより、オン状態となるスイッチの数が決定される。
【００４６】
カレントミラー回路７８は、高電源と低電源との間に直列に接続されたｐ型トランジスタＰ２０及びｎ型トランジスタＮ２０と、一端が低電源に接続され、他端がスイッチ回路７６に接続されたｎ型トランジスタＮ２１とを含む。ｐ型トランジスタＰ２０及びｎ型トランジスタＮ２０の接続端子は、ｐ型トランジスタＰ２０のゲートに接続されると共に、電圧電流変換回路７０におけるｐ型トランジスタＰ１のゲートに接続されている。ｎ型トランジスタＮ２１の高電位側の端子は、ｎ型トランジスタＮ２１のゲートに接続されると共に、電圧電流変換回路７０におけるｎ型トランジスタＮ１のゲートに接続されている。ｎ型トランジスタＮ２０及びｎ型トランジスタＮ２１のゲート同士は接続されている。
【００４７】
位相コードｗによりスイッチ回路７６のスイッチＳＷ１０〜ＳＷ１２の開閉が決定されると、オン状態となったスイッチの数に比例する大きさの電流がスイッチ回路７６から出力される。スイッチ回路７６の出力電流は、カレントミラー回路７８により増幅され、電圧電流変換回路７０におけるｐ型トランジスタＰ１及びｎ型トランジスタＮ１を駆動する。これにより、電圧電流変換回路７０からの出力電流の大きさが制御され、信号に対する重み付けがなされる。スイッチ回路７６ａ〜７６ｄ及びカレントミラー回路７８ａ〜７８ｄは、それぞれ電圧電流変換回路７０ａ〜７０ｄに対応して設けられ、それぞれ図８の位相コードｗ０〜ｗ３に対応している。
【００４８】
以上、位相インターポレータ４０の構成について説明したが、多相クロック入力信号から、位相コードに基づいて任意の位相の多相クロック出力信号を生成することができるものであれば、上記の構成に限定されるものではない。また、スイッチ回路７６及びカレントミラー回路７８は、三角波信号に乗算する重み付け信号を生成する重み付け信号生成回路として機能するが、同様の機能を有するものであれば図８に示した以外の構成であってもよい。
【００４９】
また、受信回路３０の構成も、本実施例で説明した構成に限定されるものではない。例えば、本実施例ではアナログイコライザ３２及びデジタルイコライザ３６を含む構成について説明したが、受信回路３０はこれらの構成要素を含んでいなくともよい。
【００５０】
上記の実施形態に関連し、以下の付記を開示する。
（付記１）
位相コードに基づき、多相クロック入力信号から任意の位相の多相クロック出力信号を生成する位相インターポレータと、前記位相コードに変動を与える位相変動回路と、前記位相コードの変動に対する前記多相クロック出力信号の変動を検出する位相検出回路と、前記位相検出回路の検出結果に基づき、前記位相インターポレータの位相歪みを推定する歪み推定回路と、前記歪み推定回路の推定結果に基づき、前記位相歪みを補正する補正回路と、を備えることを特徴とする受信回路。
（付記２）
前記歪み推定回路は、前記位相コードの変動に対する前記多相クロック出力信号の変動に基づき、線形補間により、前記多相クロック出力信号間の位相誤差を算出することを特徴とする付記１に記載の受信回路。
（付記３）
前記補正回路は、前記多相クロック出力信号間の位相誤差に基づき、前記位相コードに対する補正量を算出することを特徴とする付記１または２に記載の受信回路。
（付記４）
前記多相クロック出力信号は、バウンダリを検出するためのバウンダリ検出信号及びデータを検出するためのデータ検出信号を含み、前記位相歪み推定回路は、前記バウンダリ検出信号に対する前記データ検出信号の位相差の誤差を算出することを特徴とする付記１〜３のいずれかに記載の受信回路。
（付記５）
電圧信号を含む前記多相クロック入力信号を電流信号に変換する電圧電流変換回路と、前記電流信号から三角波信号を生成する三角波生成回路と、前記位相コードに基づき、前記三角波信号に乗算する重み付け信号を生成する重み付け信号生成回路と、前記重み付け信号が乗算された前記三角波信号を加算し、前記多相クロック出力信号に含まれる電圧信号に変換する電流電圧変換回路と、を備えることを特徴とする付記１〜４のいずれかに記載の受信回路。
（付記６）
前記位相変動回路は、位相変動プロファイルを複数種類切り替え可能であり、前記歪み推定回路は、それぞれの位相変動プロファイルに対する前記移相検出回路の検出結果に基づいて、前記位相インターポレータの位相歪みを検出することを特徴とする付記１〜５のいずれかに記載の受信回路。
（付記７）
前記位相検出回路は、位相検出方法を切り替え可能であることを特徴とする付記１〜６のいずれかに記載の受信回路。
【００５１】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５２】
１０    送信回路
２０    伝送線路
３０    受信回路
３２    アナログイコライザ
３４    アナログデジタルコンバータ
３６    デジタルイコライザ
３８    データ判定回路
４０    位相インターポレータ
４２    位相同期回路
４６    位相検出回路
４８    フィルタ
５０    第１オフセット制御部
５２    第２オフセット制御部
６０    クロックリカバリユニット
７０    電圧電流変換回路
７２    重み付け回路
７４    電流電圧変換回路
７６    スイッチ回路
７８    カレントミラー回路
１００  信号伝送システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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