(57)【特許請求の範囲】
【請求項１】
突起電極を有する半導体素子の製造方法であって、
電極部を形成する工程と、
前記電極部の上方に、前記突起電極の一部となる部材を、接着部材を用いて接着する工程と、
前記部材が接着された前記電極部に通じる開口部を有するマスクを形成する工程と、
前記開口部に、めっき法を用いて前記電極部と前記部材とを接続する接続層を形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記マスクは、前記部材の表面を部分的に被覆することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記接続層の形成後に、前記電極部、前記接続層及び前記部材を覆う、少なくとも１層の導電層を形成する工程を更に含むことを特徴とする請求項１又は２に記載の半導体素子の製造方法。
【請求項４】
前記接続層の形成後に、少なくとも１層の導電層を前記突起電極の頭頂部に形成する工程を更に含むことを特徴とする請求項１又は２に記載の半導体素子の製造方法。
【請求項５】
突起電極を有する半導体素子を備えた半導体装置の製造方法であって、
半導体素子の電極部を形成する工程と、
前記電極部の上方に、前記突起電極の一部となる部材を、接着部材を用いて接着する工程と、
前記部材が接着された前記電極部に通じる開口部を有するマスクを形成する工程と、
前記開口部に、めっき法を用いて前記電極部と前記部材とを接続する接続層を形成する工程と、
前記電極部、前記接続層及び前記部材が形成された前記半導体素子を、少なくとも前記電極部、前記接続層及び前記部材を介して、回路基板に電気的に接続する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部接続用の電極を備えた半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子と回路基板との接続方法の１つとして、フリップチップ接続がある。フリップチップ接続では、半導体素子の一主面に設けられた電極部の上方に、外部接続端子となる突起電極を形成し、その突起電極形成面を、回路基板の電極部形成面に対向させ、突起電極を介して半導体素子を回路基板に電気的に接続する。フリップチップ接続に利用される突起電極としては、めっき法を用いて形成される、はんだバンプ、金（Ａｕ）バンプ、銅（Ｃｕ）バンプ等が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−６８７７９号公報
【特許文献２】特表２００５−５２０３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、半導体素子の電極部上方にめっき法を用いて突起電極を形成する場合には、突起電極を所定高さまで形成するのに比較的長時間を要するため、製造ＴＡＴ（Turn Around Time）が低下してしまうという問題点があった。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、突起電極を有する半導体素子の製造方法であって、電極部を形成する工程と、前記電極部の上方に、前記突起電極の一部となる部材を、接着部材を用いて接着する工程と、前記部材が接着された前記電極部に通じる開口部を有するマスクを形成する工程と、前記開口部に、めっき法を用いて前記電極部と前記部材とを接続する接続層を形成する工程と、を含む半導体素子の製造方法が提供される。
【発明の効果】
【０００６】
開示の方法によれば、半導体素子を効率的に製造することが可能になる。また、そのような半導体素子を回路基板に実装する半導体装置を効率的に製造することが可能になる。
【図面の簡単な説明】
【０００７】
【図１】半導体素子の形成方法の一例を説明する図である。
【図２】半導体素子の内部構造の一例を示す図である。
【図３】突起電極の形成方法の別例を説明する図である。
【図４】部材の形状例を示す図である。
【図５】表面に導電層を形成した突起電極の例を示す図である。
【図６】頭頂部に導電層を形成した突起電極の例を示す図である。
【図７】実装工程の一例の説明図である。
【図８】第１の実施の形態に係るシード層形成工程の一例の説明図である。
【図９】第１の実施の形態に係るレジスト形成工程の一例の説明図である。
【図１０】第１の実施の形態に係るレジスト形成工程の別例の説明図である。
【図１１】第１の実施の形態に係る突起電極用部材ピックアップ工程の一例の説明図である。
【図１２】第１の実施の形態に係る突起電極用部材配置工程の一例の説明図である。
【図１３】第１の実施の形態に係るめっき処理工程の一例の説明図である。
【図１４】第１の実施の形態に係るレジスト及びシード層除去工程の一例の説明図である。
【図１５】第２の実施の形態に係る突起電極用部材配置工程の一例の説明図である。
【図１６】第２の実施の形態に係るレジスト形成工程の一例の説明図である。
【図１７】第２の実施の形態に係るフォトリソグラフィ工程の一例の説明図である。
【図１８】第２の実施の形態に係るフォトリソグラフィ工程の別例の説明図である。
【図１９】第２の実施の形態に係るフォトリソグラフィ工程の変形例の説明図である。
【図２０】第２の実施の形態に係るめっき処理工程の変形例の説明図である。
【図２１】第３の実施の形態に係る突起電極用部材配置工程の一例の説明図（その１）である。
【図２２】第３の実施の形態に係る突起電極用部材配置工程の一例の説明図（その２）である。
【図２３】第３の実施の形態に係るレジスト開口部形状の説明図である。
【図２４】第３の実施の形態に係るめっき処理工程の一例の説明図である。
【図２５】第３の実施の形態に係るレジスト及びシード層除去工程の一例の説明図である。
【図２６】突起電極の一例を示す図である。
【発明を実施するための形態】
【０００８】
まず、突起電極を備える半導体素子の形成方法の一例について説明する。
図１は半導体素子の形成方法の一例を説明する図である。また、図２は半導体素子の内部構造の一例を示す図である。
【０００９】
突起電極を形成するにあたり、まず、外部接続用の電極１１を備える半導体素子１０を形成する。
ここで、半導体素子１０は、例えば、図２に示すように、トランジスタ、抵抗、容量等の素子を形成した半導体基板１３、及びその上に形成された配線層１４を有している。尚、図２には、半導体基板１３に形成されている素子として、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ１２のみを例示している。
【００１０】
ＭＯＳトランジスタ１２は、半導体基板１３に形成された素子分離領域１３ａによって画定された素子領域に形成されている。ＭＯＳトランジスタ１２は、例えば、ゲート絶縁膜１２ａを介して形成されたゲート電極１２ｂとその側壁の絶縁膜１２ｃ、並びにゲート電極１２ｂ両側の半導体基板１３内に形成されたソース・ドレイン領域１２ｄを有している。
【００１１】
配線層１４は、例えば、層間絶縁膜１４ａ内に形成された配線１４ｂ、及びＭＯＳトランジスタ１２等の素子と配線１４ｂの間や、異なる配線１４ｂ間を接続するビア（コンタクト）１４ｃを有している。配線層１４の最上層には、電極１１を露出させた状態でパッシベーション膜１４ｄが形成されている。電極１１は、配線１４ｂ及びビア１４ｃを介して、ＭＯＳトランジスタ１２等の素子に電気的に接続されている。
【００１２】
尚、図２は、半導体素子１０の内部構造の一例を模式的に図示したものである。図１及び以降の説明では、便宜上、半導体素子１０の内部構造として、外部接続のための電極１１のみ図示し、その他の構造については図示を省略する。
【００１３】
突起電極の形成では、まず図１（Ａ）に示すように、電極１１が形成されている半導体素子１０の上に、例えば、シード層１５の形成後、電極１１に対応する領域に開口部２１を有するレジスト２０（マスク）を形成する。シード層１５としては、Ｃｕ、クロム（Ｃｒ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）等の金属から選択される１種又は２種以上の金属の積層膜、合金膜等を用いることができる。また、開口部２１の開口形状は、特に限定されるものではなく、四角、丸、楕円等、種々の形状を適用することができる。
【００１４】
レジスト２０への開口部２１の形成後、その開口部２１には、突起電極用の所定の部材１６、例えば、全部又は少なくとも表面が導電性である部材１６を配置する。部材１６としては、例えば、金属塊、導電性を有する樹脂塊、非導電性の樹脂塊の表面を導電性材料でコーティングしたものを用いることができる。金属塊、或いはコーティング材には、例えば、Ｃｕ、スズ（Ｓｎ）、銀（Ａｇ）、Ｎｉ、Ａｕ、Ｃｒ、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）等の金属から選択される１種又は２種以上の混合物を用いることができる。このほか、金属塊、或いはコーティング材には、スズ銀（ＳｎＡｇ）、スズ鉛（ＳｎＰｂ）等のはんだを用いることもできる。また、導電性を有する樹脂塊には、例えば、樹脂材料に上記のような金属やはんだ等の導電性フィラーを所定量含有させたものを用いることができる。
【００１５】
部材１６を開口部２１に配置する際、部材１６とシード層１５とは、離れていても、接触していても、いずれであってもよい。また、部材１６の形状は、特に限定されるものではないが、ここでは、球状の部材１６を用いた場合を例にして説明する。部材１６のサイズは、形成する突起電極のサイズ（直径、高さ）、開口部２１の開口サイズ等を基に設定することができる。
【００１６】
部材１６を配置する場合、開口部２１の側壁と、そこに配置される部材１６との間には、図１では図示を省略するが、隙間が設けられるようにする。尚、レジスト２０側から見て、開口部２１の開口形状及び開口サイズが、部材１６の形状及びサイズと同一でない場合、開口部２１の側壁と、部材１６との間には、隙間ができる。この隙間は、後述するめっき処理の際の、めっき液の進入経路となる。
【００１７】
また、部材１６を配置した状態の開口部２１内には、シード層１５の少なくとも一部を露出させる。
このように開口部２１内でシード層１５の少なくとも一部が露出し、且つ、前述のように部材１６と開口部２１との間に隙間が確保されるように、予め、レジスト２０の開口部２１の開口サイズ、開口形状、部材１６のサイズ、形状等が設定される。
【００１８】
部材１６の配置後は、めっき処理、例えば、シード層１５を利用した電解めっき処理を行う。この電解めっき処理により、図１（Ｂ）に示すように、電極１１及びシード層１５（電極部）と、その上方に配置された部材１６とを、接続層１７により接続する。例えば、電解めっき処理によりＣｕを析出させ、Ｃｕの接続層１７を形成する。このほか、電解めっき処理により、ＳｎＡｇ、ＳｎＰｂ等のはんだ材料を析出させ、接続層１７を形成することもできる。電解めっき処理により析出させる材料、即ち接続層１７の材料は、部材１６の材料又は部材１６に含まれる材料と同じ材料、又は異なる材料とすることができる。
【００１９】
めっき処理の際、めっき液は、上記の開口部２１と部材１６との間の隙間を通ってシード層１５側に進入する。接続層１７は、開口部２１内に露出するシード層１５上に析出していき、その後、シード層１５と部材１６とを接続する。接続層１７が形成されることで、電極１１及びシード層１５と、部材１６とが、機械的、電気的に接続される。
【００２０】
そして、接続層１７の形成後は、例えば、レジスト２０を除去し、更にレジスト２０の除去後に露出するシード層１５を除去することで、図１（Ｃ）に示すような、電極１１、シード層１５、接続層１７及び部材１６が接続された突起電極１８が得られる。
【００２１】
このような突起電極１８の形成方法によれば、めっき処理に要する時間が、電極１１及びシード層１５と、部材１６とを、機械的、電気的に接続する接続層１７の形成に要する時間で足りる。従って、突起電極全体或いは大部分をめっき処理により形成する場合に比べ、めっき処理時間を大幅に短縮することが可能になる。
【００２２】
ここで、突起電極の形成方法の別例について説明する。
図３は突起電極の形成方法の別例を説明する図である。
この例では、図３（Ａ）に示すように、電極１１が形成されている半導体素子１０の上に、シード層１５、及び開口部２１を有するレジスト２０を形成した後、めっき処理を行い、図３（Ｂ）に示すように、柱状電極１００を形成する。その後、図３（Ｃ）に示すように、レジスト２０、及びシード層１５の一部が除去される。この方法の場合、所定高さの柱状電極１００を形成するために、その高さまでめっき処理を行う必要がある。
【００２３】
例えば、めっき処理によりＣｕを析出させて柱状電極１００を形成する場合、形成する柱状電極１００の幅を１００μｍとすると、６０μｍ〜８０μｍの高さが必要になることがある。その場合、Ｃｕを１０分あたり５μｍの析出速度でめっきしていくと仮定すると、高さ６０μｍ以上の柱状電極１００を形成するのに１時間以上を要することになる。
【００２４】
これに対し、上記の図１に示したような突起電極１８の形成方法では、予め電極１１及びシード層１５の上方に所定の部材１６を配置しておき、その状態からめっき処理を行ってシード層１５と部材１６とを接続層１７で接続し、突起電極１８を形成する。
【００２５】
そのため、めっき処理の所要時間は、接続層１７の形成に要する時間で足りる。めっき処理の所要時間は、配置する部材１６の形状、サイズ、電極１１からの距離等にもよるが、例えば、形成する突起電極１８の高さ（上端の高さ）の１／４程度までめっきするのに要する時間に抑えることが可能である。従って、突起電極全体をめっき処理により形成する場合に比べ、めっき処理時間を大幅に短縮して、突起電極１８を効率的に形成することが可能になる。
【００２６】
尚、前述のように、開口部２１に配置する部材１６は、めっき処理前に、シード層１５に接触させておくことを要しない。部材１６とシード層１５が離れている場合でも、接続層１７は、シード層１５から析出していき、その後、部材１６と接触するようになる。めっき処理は、例えば、このようにシード層１５から析出する接続層１７が部材１６に接触した時点で終了することができる。
【００２７】
また、めっき処理前に部材１６とシード層１５とが接触している場合でも、同様にシード層１５から接続層１７を析出していくことで、部材１６をシード層１５側に強固に接続することが可能になる。この場合、めっき処理前に部材１６とシード層１５とが接触しているため、より短時間でめっき処理を終了することも可能になる。
【００２８】
但し、非接触の状態にあった部材１６とシード層１５とが接続層１７によって接続された後、或いは部材１６とシード層１５とが接触している状態から接続層１７を形成する際には、部材１６にも通電が行われ得る。そのため、めっき処理条件（めっき液、電流密度）、部材１６への通電量や通電時間、部材１６の表面の材質等によっては、部材１６の表面にもめっき層が形成される場合がある（図示せず）。
【００２９】
この場合、部材１６の上端側に形成されるめっき層の厚みに留意する。めっき層が形成されることにより、突起電極１８の高さが所定値から変化するためである。従って、部材１６の上端側に形成されるめっき層の厚さを考慮して接続層１７の形成（めっき処理条件の選択）を行うことが好ましい。或いは、部材１６の上端側に形成されるめっき層の厚さを考慮し、予め部材１６のサイズを設定しておいてもよい。
【００３０】
また、以上の説明では、電解めっき処理により接続層１７を形成する場合を例にしたが、無電解めっき処理と電解めっき処理とを組み合わせて、接続層１７を形成することも可能である。
【００３１】
例えば、シード層１５を形成せずに、開口部２１を有するレジスト２０を形成し、その開口部２１に部材１６を配置する。そして、まず無電解めっき処理を行って電極１１の表面等に、シード層となる無電解めっき層を形成し、次いで電解めっき処理を行って電解めっき層を形成する。これにより、電極１１（電極部）と、部材１６とを接続する、無電解めっき層及び電解めっき層を含む、接続層を形成することができる。
【００３２】
また、接続層１７は、１種類の金属で形成することができるほか、複数種の金属を用いて形成することもできる。例えば、シード層１５から、異なる種類の金属のめっき層を順次積層し、シード層１５と部材１６とを接続させるようにしてもよい。
【００３３】
また、以上の説明では、少なくとも表面が導電性である部材１６を用いる場合を例にしたが、全体が非導電性である部材１６を用いることも可能である。
この場合は、例えば、上記同様、そのような非導電性の部材１６を開口部２１に配置した後、まず無電解めっき処理で部材１６の表面に無電解めっき層を形成した後、電解めっき処理を行い、接続層１７を形成する。それにより、その無電解めっき層を形成した部材１６と、電極１１とを、接続層１７により電気的に接続する。尚、このように無電解めっき処理を用いる場合には、電極１１の表面に形成される無電解めっき層をシード層として用いることができるため、シード層１５は、必ずしも形成することを要しない。
【００３４】
また、以上の説明では、突起電極１８に球状の部材１６を用いる場合を例にしたが、その他の形状のものを用いて突起電極１８を形成するようにしてもよい。
図４は部材の形状例を示す図である。
【００３５】
例えば、図４（Ａ）に示すような柱状（円柱状、四角柱状）の部材１６、図４（Ｂ）に示すような錐状（円錐状、四角錐状）の部材１６等を用いてもよい。また、図４（Ｃ）に示すような棒状の部材１６、図４（Ｄ）に示すような先端部が尖った棒状の部材１６等を用いてもよい。
【００３６】
部材１６の形状を適宜選択することにより、形成される突起電極１８の先端部分の形状を変更することが可能になる。例えば、突起電極１８を介して半導体素子１０をフリップチップ接続する回路基板側の電極の形状、サイズに合わせて、突起電極１８の先端部分の形状を変更することができる。
【００３７】
尚、各開口部２１にはそれぞれ、突起電極用の部材として、異なる種類のものを配置することも可能である。また、１つの開口部２１に、同じ又は異なる種類の突起電極用の部材を、複数配置することも可能である。
【００３８】
また、上記のようにして形成された突起電極１８には、その表面に、更に少なくとも１層の導電層を積層するようにしてもよい。
図５は表面に導電層を形成した突起電極の例を示す図である。
【００３９】
例えば、上記の図１に示すようにして形成された突起電極１８の表面に、この図５に示すような導電層３０を形成する。導電層３０として、例えば、１層又は複数層の金属層を形成することができる。例えば、主にＣｕを用いて形成した突起電極１８の表面に、Ｎｉ、Ｓｎ、ＳｎＡｇ等の金属層を、１層又は複数層、形成することができる。導電層３０は、例えば、めっき法を用いて形成することができる。
【００４０】
導電層３０は、図５に示したように突起電極１８の全面を覆うように形成することができるほか、突起電極１８の頭頂部に選択的に形成することも可能である。
図６は頭頂部に導電層を形成した突起電極の例を示す図である。
【００４１】
例えば、上記の図１（Ｂ）に示した接続層１７の形成工程後に、例えば、めっき法を用いて、図６（Ａ）に示すように、Ｎｉ、Ｓｎ、ＳｎＡｇ等の金属層を導電層３０として形成する。その後、上記同様、図６（Ｂ）に示すように、レジスト２０を除去し、更にレジスト２０の除去後に露出するシード層１５を除去する。
【００４２】
導電層３０は、このような突起電極１８及び導電層３０を形成した半導体素子１０を、回路基板にフリップチップ接続する際に、その接合部の接合部材（又はその一部）として利用することができる。
【００４３】
導電層３０は、上記の図１（Ｂ）のようにして接続層１７を形成した後、それに続けて、例えば電解めっき処理により形成することができる。或いは、接続層１７の形成後、レジスト２０を除去し、更に、突起電極１８の領域を開口した別のレジストを改めて形成した後に、導電層３０を、例えば電解めっき処理により形成し、その後、レジスト及びシード層１５の一部を除去するようにしてもよい。
【００４４】
以上説明した突起電極１８の形成は、例えば、製造の便宜上、１枚のウェハに複数の半導体素子１０が形成されている状態、即ち個片化前の状態で行うことが望ましい。この場合、１枚のウェハに形成されている複数の半導体素子１０に対して一括で突起電極１８を形成し、最終的に、ダイシング等によって、個々の半導体素子１０に個片化する。
【００４５】
個片化後の半導体素子１０は、所定の回路基板に実装することで、半導体素子１０及び回路基板を含む半導体装置（半導体パッケージ）に組み立てることができる。
図７は実装工程の一例の説明図である。
【００４６】
まず、図７（Ａ）に示すような、所定の電極４１、配線パターン４２及び絶縁層４３を含む回路基板４０を用意する。回路基板４０として、例えば、絶縁層４３に樹脂を用いたビルドアップ基板を用いることができる。電極４１の表面には、例えば、Ｎｉ層及びＡｕ層が形成されている。回路基板４０の電極４１は、接合する半導体素子１０の電極１１に対応する位置に形成される。
【００４７】
半導体素子１０の実装時には、まず、このような回路基板４０の電極４１上に、印刷法等を用い、図７（Ａ）に示すように、予備はんだ層４４が形成される。
このようにして予備はんだ層４４が形成された回路基板４０に、上記のようにして突起電極１８が形成され、個片化された半導体素子１０が、突起電極１８と電極４１との位置合わせを行って、対向配置される。尚、ここでは一例として、突起電極１８の表面に、導電層３０としてはんだ層を形成している。
【００４８】
そして、半導体素子１０と回路基板４０とを対向配置した状態で、導電層３０及び予備はんだ層４４の溶融温度まで加熱し、その後冷却する（リフロー処理）。これにより、図７（Ｂ）に示すように、突起電極１８と電極４１とが、はんだ層５１（導電層３０及び予備はんだ層４４の溶融固化物）を介して接合された半導体装置５０を得ることができる。
【００４９】
尚、この図７には、半導体素子１０側には導電層３０としてはんだ層を形成し、回路基板４０側には予備はんだ層４４を形成する場合を例示したが、導電層３０及び予備はんだ層４４のうちのいずれか一方を省略することも可能である。
【００５０】
以下では、突起電極形成の実施形態について、より具体的に説明する。尚、以下では、以上の説明で述べた要素と同一又は同等の要素については同一の符号を付している。
まず、第１の実施の形態について説明する。
【００５１】
図８は第１の実施の形態に係るシード層形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＬ８−Ｌ８断面模式図である。
図８（Ａ），（Ｂ）に示すウェハ１０Ａには、電極１１が形成された半導体素子１０が複数形成されている。尚、ここでは、ウェハ１０Ａに形成された複数の半導体素子１０のうち、１つの半導体素子１０の部分に着目する。
【００５２】
このような複数の半導体素子１０を含むウェハ１０Ａ上に、まずスパッタ法を用いてシード層１５を形成する。例えば、幅１００μｍの電極１１が、ピッチ２５０μｍで形成された半導体素子１０が、複数形成された６インチのウェハ１０Ａ上に、シード層１５として、膜厚５００ÅのＣｒ層、及び膜厚５０００ÅのＣｕ層を、この順で形成する。
【００５３】
シード層１５の形成後は、レジスト２０の形成を行う。
図９は第１の実施の形態に係るレジスト形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＬ９−Ｌ９断面模式図である。また、図１０は第１の実施の形態に係るレジスト形成工程の別例の要部平面模式図である。
【００５４】
ウェハ１０Ａ上へのシード層１５の形成後は、図９（Ａ），（Ｂ）に示すように、形成されたシード層１５上に、電極１１に対応する領域に開口部２１を有するレジスト２０を形成する。
【００５５】
レジスト２０の開口部２１は、例えば、図９（Ａ）に示すような平面四角形状とすることができる。また、開口部２１は、図１０（Ａ）に示すような平面丸形状、図１０（Ｂ）に示すような平面楕円形状等にすることもできる。開口部２１の開口サイズ、開口形状は、後にその開口部２１に配置する突起電極用の部材１６のサイズ、形状を基に設定することができる。
【００５６】
開口部２１は、フォトリソグラフィ技術を利用し、例えば、まずスピンコート法を用いてレジスト２０の材料をウェハ１０Ａ上に塗布した後、所定のフォトマスクを用いた露光を行い、その後現像を行うことで、形成することができる。
【００５７】
また、レジスト２０には、フィルム状のもの（ドライフィルムレジスト）を用いることもできる。その場合は、そのようなフィルム状のレジスト２０をウェハ１０Ａにラミネート法を用いて形成した後、同様に露光及び現像を行い、開口部２１を形成すればよい。
【００５８】
開口部２１の形成後は、そこに突起電極用の部材１６を配置する。
図１１は第１の実施の形態に係る突起電極用部材ピックアップ工程の一例の説明図である。図１２は第１の実施の形態に係る突起電極用部材配置工程の一例の説明図であって、（Ａ）は配置時の状態を示す図、（Ｂ）は配置後の状態を示す図である。
【００５９】
ここでは、開口部２１に配置する突起電極用の部材１６として、金属ボール、例えば直径６０μｍのＣｕボールを使用する場合について述べる。
まず、このような部材１６を、例えば、図１１（Ａ）に示すように、ボールマウンタ６０を利用してピックアップする。そして、ボールマウンタ６０に保持した部材１６を、図１１（Ｂ）に示すように、ステージ６１上にスキージ６２で薄く延ばした接着部材６３に接触させる。それにより、図１１（Ｃ）に示すように、部材１６の先端部に接着部材６３を付着させる。尚、接着部材６３には、非導電性又は導電性の接着部材を用いることができる。
【００６０】
次いで、ボールマウンタ６０に保持された状態で、先端部に接着部材６３が付着された部材１６を、図１２（Ａ）に示すように、位置合わせを行ってレジスト２０の開口部２１に挿入する。そして、部材１６を、シード層１５の上に、接着部材６３により接着して固定し、ボールマウンタ６０による保持を解除することで、図１２（Ｂ）に示すような状態を得る。
【００６１】
尚、部材１６は、接着部材６３が非導電性か導電性かにかかわらず、シード層１５から接着部材６３を挟んで離れて接着されていても、シード層１５に直に接触した状態で接着されていても、いずれであってもよい。
【００６２】
また、このように接着部材６３を用いてシード層１５の上に部材１６を接着する場合、接着部材６３として非導電性のものを用いている場合には、その接着部材６３によってシード層１５の表面が完全に被覆されないように留意する。後に接続層１７を電解めっき処理によって形成する場合、その形成が困難になるためである。
【００６３】
また、ここでは、図１２（Ｂ）に示したように、接着された部材１６と、開口部２１の側壁との間には、隙間Ｘを確保する。このような隙間Ｘが確保されるように、レジスト２０の開口部２１の開口サイズ、開口形状、部材１６のサイズ等が設定されている。
【００６４】
尚、上記の図１１及び図１２の説明では、部材１６を、ボールマウンタ６０を用いてピックアップし、開口部２１に配置するようにしたが、部材１６の配置方法は、これに限定されるものではない。
【００６５】
例えば、レジスト２０への開口部２１の形成後、まず、それによって露出したシード層１５の部分に、接着部材６３を、滴下法等により形成する。そして、複数の球状の部材１６をウェハ１０Ａ上に転がし、部材１６を各開口部２１内に振り込み、そこに接着させる。このような方法を用いて開口部２１に部材１６を配置するようにしてもよい。
【００６６】
尚、この方法の場合、開口部２１に対応する位置に開口を設けたマスクを用いてもよい。即ち、そのようなマスクを用意し、そのマスクをその開口と開口部２１との位置合わせを行ってウェハ１０Ａ上に配置した後、そのマスク上に複数の部材１６を転がし、部材１６を各開口部２１内に振り込み、そこに接着させる。その後、そのマスクは除去する。
【００６７】
開口部２１への部材１６の配置後は、めっき処理を行う。
図１３は第１の実施の形態に係るめっき処理工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＬ１３−Ｌ１３断面模式図である。
【００６８】
開口部２１への部材１６の配置後は、まずシード層１５の表面に形成されている酸化膜を除去する。例えば、ウェハ１０Ａを濃度５％の硫酸に３０秒浸漬し、シード層１５の表面の酸化膜を除去する。その後、水洗を行って硫酸の洗浄を行う。
【００６９】
シード層１５の表面の酸化膜を除去した後は、めっき処理を行い、図１３（Ａ），（Ｂ）に示すような、シード層１５と部材１６とを接続する接続層１７を形成する。例えば、Ｃｕの電解めっき処理を行い、Ｃｕの接続層１７を形成する。尚、電解めっき処理と無電解めっき処理とを組み合わせ、接続層１７を形成することも可能である。
【００７０】
接続層１７を形成する際のめっき処理では、開口部２１内に隙間Ｘからめっき液が進入し、開口部２１内に露出するシード層１５上に接続層１７が析出されていく。めっき処理は、接続層１７が、シード層１５上に接着部材６３を介して接着されている部材１６に達した後、終了すればよい。例えば、約２０分の電解めっき処理を行うことで、シード層１５と部材１６とを接続する接続層１７を、その内部に接着部材６３が含まれた状態で、形成することができる。
【００７１】
尚、非接触状態であったシード層１５と部材１６とが接続層１７で電気的に接続された後は、部材１６への通電により、部材１６の表面にもめっき層が形成され得る。また、接続層１７の形成前から既にシード層１５と部材１６とが接触している場合、或いは、シード層１５と部材１６とは非接触であるが接着部材６３に導電性材料を用いている場合には、この接続層１７の形成時に、部材１６の表面にめっき層が形成され得る。
【００７２】
前述のように、部材１６の表面に形成されるめっき層は、最終的に形成される突起電極１８の高さに影響する可能性があるため、このようなめっき層の形成を考慮しためっき処理条件の選択、或いは部材１６のサイズ設定を行うことが好ましい。
【００７３】
接続層１７の形成後は、レジスト２０等の除去を行う。
図１４は第１の実施の形態に係るレジスト及びシード層除去工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＬ１４−Ｌ１４断面模式図である。
【００７４】
接続層１７の形成後は、レジスト２０を除去し、更にシード層１５の一部を除去する。これにより、ウェハ１０Ａ上に、図１４（Ａ），（Ｂ）に示すような突起電極１８が形成される。
【００７５】
尚、突起電極１８には、上記の図５の例に従い、表面に、更に導電層３０を形成するようにしてもよい。
上記のようにして突起電極１８（又は表面に所定の導電層３０が形成された突起電極１８）が形成されたウェハ１０Ａは、ダイシング等により、個々の半導体素子１０に個片化することができる。また、個片化した半導体素子１０は、上記の図７の例に従い、回路基板４０等に実装することができる。
【００７６】
このように、第１の実施の形態では、突起電極用の部材１６を、接着部材６３を介して、開口部２１のシード層１５の上方（電極１１及びシード層１５（電極部）の上方）に配置する。そして、その部材１６と開口部２１との隙間Ｘを利用し、シード層１５上にめっき法を用いて接続層１７を析出させていく。最終的に、シード層１５と部材１６とを、その析出させた接続層１７によって接続し、部材１６を含む突起電極１８を得る。
【００７７】
接続層１７を形成する際のめっき処理は、部材１６と、電極１１及びシード層１５とが機械的、電気的に接続されるまで行えばよい。そのため、突起電極の全体又は大部分をめっき法を用いて形成する場合に比べ、短時間でめっき処理を終えることができる。その結果、製造ＴＡＴの向上が図られるようになる。
【００７８】
次に、第２の実施の形態について説明する。
まず、上記第１の実施の形態と同様、図８（Ａ），（Ｂ）に示したように、複数の半導体素子１０を含むウェハ１０Ａ上に、スパッタ法を用いてシード層１５を形成する。シード層１５の形成後、この第２の実施の形態では、突起電極用の部材１６の配置を行う。
【００７９】
図１５は第２の実施の形態に係る突起電極用部材配置工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＬ１５−Ｌ１５断面模式図である。
シード層１５の形成後、その上に、図１５（Ａ），（Ｂ）に示すように、接着部材６３を用いて、部材１６（一例として、ここでは金属ボール）を接着し、固定する。その際、部材１６は、例えば上記の図１１に示したように、ボールマウンタ６０で保持し、ステージ６１上の接着部材６３に接触させ、その先端部に接着部材６３を付着させて、シード層１５上に接着することができる。
【００８０】
部材１６の接着後は、レジストの形成を行う。
図１６は第２の実施の形態に係るレジスト形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＬ１６−Ｌ１６断面模式図である。
【００８１】
部材１６の接着後は、図１６（Ａ），（Ｂ）に示すように、ウェハ１０Ａ上に、シード層１５及び部材１６の表面を覆うように、レジスト２０を形成する。レジスト２０は、スピンコート法を用いて形成することができる。
【００８２】
レジスト２０の形成後は、フォトリソグラフィ技術を用い、開口部２１の形成を行う。
図１７は第２の実施の形態に係るフォトリソグラフィ工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＬ１７−Ｌ１７断面模式図である。また、図１８は第２の実施の形態に係るフォトリソグラフィ工程の別例の要部平面模式図である。
【００８３】
レジスト２０の形成後は、その形成したレジスト２０に対し、露光及び現像を行い、図１７（Ａ），（Ｂ）に示すように、電極１１に対応する領域に、開口部２１を形成する。
レジスト２０に形成する開口部２１は、例えば、図１７（Ａ）に示すような平面四角形状とすることができる。また、開口部２１は、図１８（Ａ）に示すような平面丸形状、図１８（Ｂ）に示すような平面楕円形状等にすることもできる。
【００８４】
開口部２１は、例えば、図１７（Ｂ）に示すような、開口部２１を形成する領域に遮光部７１を有するフォトマスク７０を用いて露光を行い、未露光領域を現像で除去する等の手法を用いて形成することができる。
【００８５】
開口部２１は、その側壁と部材１６との間に隙間Ｘが設けられるように形成される。開口部２１の開口サイズ、開口形状は、その開口部２１に配置する突起電極用の部材１６のサイズ、形状を基に設定することができる。
【００８６】
開口部２１の形成後は、上記第１の実施の形態と同様に、めっき処理による接続層１７の形成（図１３）、及びレジスト２０等の除去を行う（図１４）。即ち、図１７又は図１８に示す開口部２１の形成後、まずシード層１５の表面に形成されている酸化膜を除去し、めっき処理（電解めっき処理、又は無電解めっき処理と電解めっき処理）を行って、シード層１５と部材１６とを接続する接続層１７を形成する。接続層１７の形成後は、レジスト２０を除去し、更にシード層１５の一部を除去することによって、突起電極１８を得る。
【００８７】
このように、第２の実施の形態では、シード層１５の形成後、突起電極用の部材１６を、接着部材６３を介して、シード層１５の上方（電極１１及びシード層１５（電極部）の上方）に配置する。そして、全体を覆うレジスト２０を形成し、そこにシード層１５及び部材１６が露出する開口部２１を形成した後、シード層１５上にめっき法を用いて接続層１７を析出させ、部材１６を含む突起電極１８を形成する。このような方法によっても、短時間でめっき処理を終えることができるため、製造ＴＡＴの向上を図ることが可能になる。
【００８８】
尚、この第２の実施の形態に係る上記のフォトソスグラフィ工程は、次の図１９に示すようにして行うこともできる。
図１９は第２の実施の形態に係るフォトリソグラフィ工程の変形例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＬ１９−Ｌ１９断面模式図である。
【００８９】
ここでは、上記の図１６に示したようにして形成したレジスト２０に対し、電極１１に対応する領域に開口部２１を形成すると共に、開口部２１内に配置されている部材１６の上側表面にレジスト２０を残す。
【００９０】
その際は、例えば、図１９（Ｂ）に示すような、開口部２１を形成する領域に遮光部８１を有するフォトマスク８０を用いて露光を行い、未露光領域を現像で除去する等の手法を用いることができる。
【００９１】
このようにして部材１６の上側表面にレジスト２０を残した状態で開口部２１を形成した場合のめっき処理工程の一例を次の図２０に示す。
図２０は第２の実施の形態に係るめっき処理工程の変形例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＬ２０−Ｌ２０断面模式図である。
【００９２】
上記のようにして部材１６の上側表面にレジスト２０を残した状態で開口部２１を形成した後、シード層１５の表面の酸化膜除去を経て、めっき処理（電解めっき処理、又は無電解めっき処理と電解めっき処理）を行い、接続層１７を形成する。
【００９３】
その際、接続層１７は、開口部２１内に隙間Ｘから進入するめっき液により、シード層１５上に析出されていく。このとき、仮に部材１６の上側表面にレジスト２０を残していない場合には、接続層１７が部材１６と接触する位置まで析出される等して部材１６に通電が行われると、部材１６の表面にもめっき層が形成される可能性がある。
【００９４】
しかし、ここでは、部材１６の上側表面にレジスト２０を残しているため、部材１６の上端側へのめっき層の形成が抑えられるようになる。その結果、形成される突起電極１８の高さが、この部材１６の上端より高くなるのが抑えられ、突起電極１８の高さを、ウェハ１０Ａ内で均一に、且つ、設計値からのずれを抑えて、形成することが可能になる。
【００９５】
このようにしてめっき処理を行った後は、上記同様、ウェハ１０Ａ上及び部材１６上のレジスト２０を除去し、更にシード層１５の一部を除去して、突起電極１８を形成すればよい。
【００９６】
因みに、接続層１７の形成時に無電解めっき処理を行っている場合には、部材１６の上側表面に残るレジスト２０上にもめっき層が形成され得るが、このめっき層は、レジスト２０の除去と共に除去される。
【００９７】
尚、この第２の実施の形態においても、上記第１の実施の形態と同様、突起電極１８の表面に、更に導電層３０を形成するようにしてもよい。また、上記第１の実施の形態と同様、突起電極１８（又は表面に所定の導電層３０が形成された突起電極１８）が形成されたウェハ１０Ａは、個々の半導体素子１０に個片化することができ、個片化した半導体素子１０は、回路基板４０等に実装することができる。
【００９８】
次に、第３の実施の形態について説明する。
まず、上記第１の実施の形態と同様、図８（Ａ），（Ｂ）に示したように、複数の半導体素子１０を含むウェハ１０Ａ上に、スパッタ法を用いてシード層１５を形成する。シード層１５の形成後は、図９（Ａ），（Ｂ）に示したように、開口部２１を有するレジスト２０を形成する。
【００９９】
但し、この第３の実施の形態では、開口部２１の開口サイズを、そこに配置する突起電極用の部材１６（一例として、ここでは金属ボール）のサイズ（直径）よりも小さくする。例えば、開口部２１の開口サイズを、部材１６の直径よりも、５μｍ程度小さくする。
【０１００】
図２１は第３の実施の形態に係る突起電極用部材配置工程の一例の説明図である。図２２は第３の実施の形態に係る突起電極用部材配置工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＬ２２−Ｌ２２断面模式図である。また、図２３は第３の実施の形態に係るレジスト開口部形状の説明図である。
【０１０１】
開口部２１への部材１６の配置には、上記同様、ボールマウンタ６０を利用することができる。ボールマウンタ６０に保持した部材１６を、図２１に示すように、レジスト２０に形成した開口部２１に挿入する。
【０１０２】
ここでは、上記のように、予め開口部２１を、配置する部材１６のサイズ（直径）より小さい開口サイズとなるように形成している。このような開口部２１に、レジスト２０の弾性を利用し、部材１６を押し込むことで、部材１６は、図２２（Ａ），（Ｂ）に示すように、開口部２１の側壁に支持された状態で、電極１１及びシード層１５（電極部）の上方に配置されるようになる。尚、ここでは、図２２（Ｂ）に示したように、部材１６は、シード層１５と非接触の状態で配置している。
【０１０３】
開口部２１の形状を、図２２（Ａ）に示したように、平面四角形状としている場合に、開口部２１の開口サイズより大きな球状の部材１６を配置したときには、少なくとも四隅には隙間Ｘが確保される。このような隙間Ｘを利用して、後述のめっき処理が行われる。
【０１０４】
尚、開口部２１の形状は、図２３（Ａ）に示すような平面四角（長方形）形状、図２３（Ｂ）に示すような平面楕円形状であって、その開口の少なくとも一部が、配置する部材１６のサイズ（直径）より小さくなるような形状とすることができる。
【０１０５】
部材１６の配置後は、めっき処理を行う。
図２４は第３の実施の形態に係るめっき処理工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＬ２４−Ｌ２４断面模式図である。
【０１０６】
部材１６の配置後は、まず、硫酸等を用い、シード層１５の表面に形成されている酸化膜を除去する。その後、めっき処理（電解めっき処理、又は無電解めっき処理と電解めっき処理）を行い、図２４（Ａ），（Ｂ）に示すように、シード層１５と部材１６とを接続する接続層１７を形成する。めっき液は、開口部２１内に隙間Ｘから進入し、それにより、開口部２１内に露出するシード層１５上に接続層１７が析出されていく。
【０１０７】
接続層１７の形成後は、レジスト２０等の除去を行う。
図２５は第３の実施の形態に係るレジスト及びシード層除去工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＬ２５−Ｌ２５断面模式図である。
【０１０８】
接続層１７の形成後は、レジスト２０を除去し、更にシード層１５の一部を除去する。これにより、ウェハ１０Ａ上に、図２５（Ａ），（Ｂ）に示すような突起電極１８が形成される。
【０１０９】
このように、第３の実施の形態では、突起電極用の部材１６を、レジスト２０の開口部２１で支持して、シード層１５の上方（電極１１及びシード層１５の上方）に配置する。そして、シード層１５上にめっき法を用いて接続層１７を析出させ、シード層１５と部材１６とを接続層１７で接続し、部材１６を含む突起電極１８を形成する。このような方法によっても、短時間でめっき処理を終えることができるため、製造ＴＡＴの向上を図ることが可能になる。
【０１１０】
尚、この第３の実施の形態においても、上記第１の実施の形態と同様、突起電極１８の表面に、更に導電層３０を形成するようにしてもよい。また、上記第１の実施の形態と同様、突起電極１８（又は表面に所定の導電層３０が形成された突起電極１８）が形成されたウェハ１０Ａは、個々の半導体素子１０に個片化することができ、個片化した半導体素子１０は、回路基板４０等に実装することができる。
【０１１１】
一例として、図２６に示すような構造を形成した。ここでは、上記の図２４に示す工程に続いて、導電層３０としてＮｉめっき層３０ａを膜厚約５μｍで形成し、更にＳｎＡｇはんだめっき層３０ｂを膜厚約１０μｍで形成して、球状の部材１６（直径６０μｍ）を含む、合計高さ約８０μｍの突起電極１８を形成した。その後、レジスト２０及びシード層１５の除去を行い、図２６に示すような構造を得た。
【０１１２】
このようにして突起電極１８を形成したウェハ１０Ａから、半導体素子１０（平面サイズ５ｍｍ×５ｍｍ）を個片化した。そして、上記の図７の例に従い、個片化した半導体素子１０を、その突起電極１８と、所定の回路基板４０（平面サイズ３０ｍｍ×３０ｍｍのビルドアップ基板）の電極４１との位置合わせを行って、回路基板４０に対向配置した。上限温度２５０℃の窒素雰囲気でのリフロー処理を行い、半導体素子１０と回路基板４０とを、突起電極１８、はんだ層５１（導電層３０及び予備はんだ層４４の溶融固化物）、及び電極４１を介して電気的に接続し、半導体装置５０を得た。
【０１１３】
得られた半導体装置５０の電気試験（抵抗試験）を行ったところ、導通不良のない、良好な半導体装置５０が得られていることが確認された。
以上説明した実施の形態に関し、更に以下の付記を開示する。
【０１１４】
（付記１）  電極部を形成する工程と、
前記電極部の上方に部材を配置する工程と、
めっき法を用いて前記電極部と前記部材とを接続する接続層を形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【０１１５】
（付記２）  前記電極部の形成後に、前記電極部に通じる開口部を有するマスクを形成する工程を更に含み、
前記マスクの形成後、前記部材を前記開口部に配置し、前記部材が配置された前記開口部に前記接続層を形成することを特徴とする付記１に記載の半導体素子の製造方法。
【０１１６】
（付記３）  前記マスクは、前記開口部と、前記開口部に配置される前記部材との間に、隙間を有することを特徴とする付記２に記載の半導体素子の製造方法。
（付記４）  前記部材を電極部の情報に配置した後に、前記電極部に通じる開口部を有するマスクを形成する工程を更に含み、
前記開口部に前記接続層を形成することを特徴とする付記１に記載の半導体素子の製造方法。
【０１１７】
（付記５）  前記マスクは、前記部材の表面を部分的に被覆することを特徴とする付記４に記載の半導体素子の製造方法。
（付記６）  前記部材を、前記電極部の上方に接着部材を用いて配置することを特徴とする付記１乃至５のいずれかに記載の半導体素子の製造方法。
【０１１８】
（付記７）  前記部材は、全体のうち、少なくとも表面が導電性であることを特徴とする付記１乃至６のいずれかに記載の半導体素子の製造方法。
（付記８）  前記接続層の形成後に、前記電極部、前記接続層及び前記部材を覆う、少なくとも１層の導電層を形成する工程を更に含むことを特徴とする付記１乃至７のいずれかに記載の半導体素子の製造方法。
【０１１９】
（付記９）  前記接続層の形成後に、少なくとも１層の導電層を突起電極の頭頂部に形成する工程を更に含むことを特徴とする付記１乃至７のいずれかに記載の半導体素子の製造方法。
【０１２０】
（付記１０）  半導体素子の電極部を形成する工程と、
前記電極部の上方に部材を配置する工程と、
めっき法を用いて前記電極部と前記部材とを接続する接続層を形成する工程と、
前記半導体素子を、少なくとも前記電極部、前記接続層及び前記部材を介して、回路基板に電気的に接続する工程と、
を含むことを特徴とする半導体装置の製造方法。
【符号の説明】
【０１２１】
１０  半導体素子
１０Ａ  ウェハ
１１  電極
１２  ＭＯＳトランジスタ
１２ａ  ゲート絶縁膜
１２ｂ  ゲート電極
１２ｃ  絶縁膜
１２ｄ  ソース・ドレイン領域
１３  半導体基板
１３ａ  素子分離領域
１４  配線層
１４ａ  層間絶縁膜
１４ｂ  配線
１４ｃ  ビア
１４ｄ  パッシベーション膜
１５  シード層
１６  部材
１７  接続層
１８  突起電極
２０  レジスト
２１  開口部
３０  導電層
３０ａ  Ｎｉめっき層
３０ｂ  ＳｎＡｇはんだめっき層
４０  回路基板
４１  電極
４２  配線パターン
４３  絶縁層
４４  予備はんだ層
５０  半導体装置
５１  はんだ層
６０  ボールマウンタ
６１  ステージ
６２  スキージ
６３  接着部材
７０，８０  フォトマスク
７１，８１  遮光部
１００  柱状電極
【図１】
0005505525.tif 000002
【図２】
0005505525.tif 000003
【図３】
0005505525.tif 000004
【図４】
0005505525.tif 000005
【図５】
0005505525.tif 000006
【図６】
0005505525.tif 000007
【図７】
0005505525.tif 000008
【図８】
0005505525.tif 000009
【図９】
0005505525.tif 000010
【図１０】
0005505525.tif 000011
【図１１】
0005505525.tif 000012
【図１２】
0005505525.tif 000013
【図１３】
0005505525.tif 000014
【図１４】
0005505525.tif 000015
【図１５】
0005505525.tif 000016
【図１６】
0005505525.tif 000017
【図１７】
0005505525.tif 000018
【図１８】
0005505525.tif 000019
【図１９】
0005505525.tif 000020
【図２０】
0005505525.tif 000021
【図２１】
0005505525.tif 000022
【図２２】
0005505525.tif 000023
【図２３】
0005505525.tif 000024
【図２４】
0005505525.tif 000025
【図２５】
0005505525.tif 000026
【図２６】
0005505525.tif 000027