(57)【特許請求の範囲】
【請求項１】
電圧制御形のスイッチング素子の導通制御端子に該スイッチング素子をオン状態とするための電圧を印加する電圧印加手段と、該電圧印加手段と前記導通制御端子との間を開閉する開閉手段とを備え、前記開閉手段を操作することで前記スイッチング素子を駆動するスイッチング素子の駆動装置において、
前記電圧印加手段は、複数の電圧生成手段と、前記スイッチング素子の出力端子および前記導通制御端子間に直列接続される前記電圧生成手段の数を可変設定する可変手段とを備え、
前記可変手段を操作することで、前記スイッチング素子のオフ状態からオン状態への切り替えに際し、前記導通制御端子に印加する電圧を、前記スイッチング素子がオフ状態からオン状態に切り替わる閾値電圧よりも前記オン状態側の第１電圧とした後、該第１電圧よりも前記オン状態側の第２電圧に切り替える電圧変更手段を更に備え、
前記電圧変更手段は、前記スイッチング素子の操作信号がオン状態への切り替えを指示するタイミングに対して遅延したタイミングを指示する遅延信号を生成する遅延信号生成手段、及び前記スイッチング素子のミラー期間の終了を検出する終了検出手段を備え、前記遅延信号によって規定された遅延時間が経過して且つ前記ミラー期間の終了が検出されることで、前記導通制御端子に印加する電圧を前記第１電圧から前記第２電圧へと切り替えることを特徴とするスイッチング素子の駆動装置。
【請求項２】
前記可変手段を操作することで、前記スイッチング素子のスイッチング状態のオフ状態からオン状態への切り替え処理期間において、前記直列接続される電圧生成手段の数を増加させる増加操作手段を更に備えることを特徴とする請求項１記載のスイッチング素子の駆動装置。
【請求項３】
前記遅延信号生成手段は、前記操作信号を入力として前記遅延信号を生成することを特徴とする請求項１又は２に記載のスイッチング素子の駆動装置。
【請求項４】
前記スイッチング素子を流れる電流が過度に大きくなるか否かを判断する過電流判断手段を更に備え、
前記遅延信号による遅延時間は、前記過電流判断手段による過電流の判断に要する時間以上に設定されることを特徴とする請求項３に記載のスイッチング素子の駆動装置。
【請求項５】
前記過電流判断手段により前記スイッチング素子を流れる電流が過度に大きくなると判断される場合、前記電圧変更手段による前記切り替えを禁止する禁止手段を更に備えることを特徴とする請求項４記載のスイッチング素子の駆動装置。
【請求項６】
前記終了検出手段は、前記導通制御端子の電圧と終了判定電圧とを比較する比較手段を備え、該比較手段の比較結果を前記ミラー期間の終了の有無の検出結果を示す信号とすることを特徴とする請求項１〜５のいずれかに記載のスイッチング素子の駆動装置。
【請求項７】
前記スイッチング素子の温度を検出する温度検出手段を備え、
前記終了検出手段は、前記温度検出手段によって検出される温度に応じて前記終了判定電圧を可変設定することを特徴とする請求項６記載のスイッチング素子の駆動装置。
【請求項８】
前記終了検出手段は、前記導通制御端子の電圧の変化を検出する手段を備え、該変化が検出されることに基づき前記ミラー期間の終了を検出することを特徴とする請求項１〜５のいずれかに記載のスイッチング素子の駆動装置。
【請求項９】
前記電圧印加手段は、前記スイッチング素子がオフ状態からオン状態に切り替わる閾値電圧よりも前記オフ状態とする電圧側の電圧であるプレ電圧を生成するプレ電圧生成手段と、前記閾値電圧よりも前記オン状態とする電圧側の電圧であるポスト電圧を生成するポスト電圧生成手段とを備え、
前記開閉手段は、前記導通制御端子と前記電圧印加手段との間を開閉する複数の開閉手段を備え、
前記スイッチング素子のスイッチング状態をオフ状態からオン状態に切り替えるに際し、前記開閉手段を操作することで、前記プレ電圧生成手段と前記導通制御端子との接続状態を実現した後、前記ポスト電圧生成手段と前記導通制御端子との接続状態へと切り替える手段をさらに備え、
前記プレ電圧生成手段と前記導通制御端子との接続に際しての抵抗値の方が前記ポスト電圧生成手段と前記導通制御端子との接続に際しての抵抗値よりも小さいことを特徴とする請求項１〜８のいずれか１項に記載のスイッチング素子の駆動装置。
【請求項１０】
前記スイッチング素子は、高電位側のスイッチング素子および低電位側のスイッチング素子の直列接続体を備える電力変換回路における前記直列接続体を構成するスイッチング素子であることを特徴とする請求項１〜９のいずれか１項に記載のスイッチング素子の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御形のスイッチング素子の導通制御端子に該スイッチング素子をオン状態とするための電圧を印加する電圧印加手段と、該電圧印加手段と前記導通制御端子との間を開閉する開閉手段とを備え、前記開閉手段を操作することで前記スイッチング素子を駆動するスイッチング素子の駆動装置に関する。
【背景技術】
【０００２】
この種の駆動装置としては、例えば下記特許文献１に見られるように、インバータを構成するＩＧＢＴをオンさせるべくゲートに印加するための電圧を生成する一対の電源を備えるものも提案されている。これにより、ＩＧＢＴのオン操作に際しては、まず一対の電源のうち低電圧のものを用いてゲートに電圧を印加し、ＩＧＢＴをオンさせる。次に、一対の電源のうち高電圧のものを用いてゲートの印加電圧を上昇させる。これにより、上下アームの短絡が生じる場合に、ＩＧＢＴのオン操作に伴って過電流が流れることを好適に回避することができる。また、過電流が流れるおそれがない場合には、ゲート電圧の上昇によって導通損失を迅速に低減させることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−７１９５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ただし、上記装置の場合、一対の電源のうち電圧の高い方を用いてゲートに電圧を印加する際に電圧の高い方から低い方に電流が流れるという問題がある。これに対し、上記装置では、ダイオードを備えることで上記電流の流れを回避するようにしているが、この場合、ダイオードの電圧降下量の変動によって、ゲート電圧が安定しないという問題がある。
【０００５】
本発明は、上記課題を解決するためになされたものであり、その目的は、電圧制御形のスイッチング素子の導通制御端子に該スイッチング素子をオン状態とするための電圧を印加する電圧印加手段と、該電圧印加手段と前記導通制御端子との間を開閉する開閉手段とを備え、前記開閉手段を操作することで前記スイッチング素子を駆動するに際し、導通制御端子への印加電圧をより適切に可変設定することのできるスイッチング素子の駆動装置を提供することにある。
【課題を解決するための手段】
【０００６】
以下、上記課題を解決するための手段、及びその作用効果について記載する。
【０００７】
第１の発明は、電圧制御形のスイッチング素子の導通制御端子に該スイッチング素子をオン状態とするための電圧を印加する電圧印加手段と、該電圧印加手段と前記導通制御端子との間を開閉する開閉手段とを備え、前記開閉手段を操作することで前記スイッチング素子を駆動するスイッチング素子の駆動装置において、前記電圧印加手段は、複数の電圧生成手段と、前記スイッチング素子の出力端子および前記導通制御端子間に直列接続される前記電圧生成手段の数を可変設定する可変手段とを備えることを特徴とする。
【０００８】
上記発明では、直列接続される電圧生成手段の数を変更することで、導通制御端子に印加される電圧を変更することができる。このため、導通制御端子への印加電圧をより適切に可変設定することができる。
【０００９】
第２の発明は、第１の発明において、前記可変手段を操作することで、前記スイッチング素子のスイッチング状態のオフ状態からオン状態への切り替え処理期間において、前記直列接続される電圧生成手段の数を増加させる増加操作手段を更に備えることを特徴とする。
【００１０】
上記発明では、出力端子の電位に対する導通制御端子の電位差を電圧生成手段の数の増加によって変化させることができる。
【００１１】
第３の発明は、第１又は第２の発明において、前記可変手段を操作することで、前記スイッチング素子のオフ状態からオン状態への切り替えに際し、前記導通制御端子に印加する電圧を、前記スイッチング素子がオフ状態からオン状態に切り替わる閾値電圧よりも前記オン状態側の第１電圧とした後、該第１電圧よりも前記オン状態側の第２電圧に切り替えるように前記可変手段を操作する電圧変更手段を更に備えることを特徴とする。
【００１２】
上記発明では、スイッチング状態の切り替えに際し、ミラー期間に移行した後と前とで、導通制御端子に印加する電圧を相違させることが可能となる。
【００１３】
第４の発明は、第３の発明において、前記電圧変更手段は、前記スイッチング素子のミラー期間以降に前記第１電圧から前記第２電圧へと切り替えることを特徴とする。
【００１４】
第５の発明は、第３の発明において、前記電圧変更手段は、前記スイッチング素子の操作信号がオン状態への切り替えを指示するタイミングに対して遅延したタイミングを指示する遅延信号を生成する遅延信号生成手段を備え、前記遅延信号に基づき前記切り替えを行うことを特徴とする。
【００１５】
上記発明では、切り替え処理を行うべく遅延信号を参照することで、第１電圧から第２電圧への切り替え処理を適切なタイミングにて行うことができる。
【００１６】
第６の発明は、第５の発明において、前記遅延信号生成手段は、前記操作信号を入力として前記遅延信号を生成することを特徴とする。
【００１７】
上記発明では、遅延信号を適切に生成することができる。
【００１８】
第７の発明は、第６の発明において、前記スイッチング素子を流れる電流が過度に大きくなるか否かを判断する過電流判断手段を更に備え、前記遅延信号による遅延時間は、前記過電流判断手段による過電流の判断に要する時間以上に設定されることを特徴とする。
【００１９】
スイッチング素子の出力端子が低電位の部材と異常な低インピーダンスで接続される場合等にあっては、スイッチング素子をオンした瞬間に過電流が流れる。ただし、この過電流が流れたことが過電流判断手段によって判断されるまでには、ある程度の処理時間（過電流判断手段による過電流の判断に要する時間）が必要となる。そして、この判断以前において第１電圧から第２電圧に切り替えてしまうと、スイッチング素子を流れる電流が更に増大し、スイッチング素子の信頼性を低下させるおそれがある。上記発明では、この点に鑑み、遅延信号の遅延時間を上記設定とする。
【００２０】
第８の発明は、第７の発明において、前記過電流判断手段により前記スイッチング素子を流れる電流が過度に大きくなると判断される場合、前記切替手段による前記切り替えを禁止する禁止手段を更に備えることを特徴とする。
【００２１】
上記発明では、過電流が流れる場合に切り替えを禁止することで、スイッチング素子を流れる電流が更に増加することを回避することができる。
【００２２】
第９の発明は、第５〜８のいずれかの発明において、前記遅延したタイミングまでの遅延時間は、前記スイッチング素子のオン状態への切替指令タイミングから前記スイッチング素子のミラー期間のうちの該ミラー期間の終了前のタイミングとなるまでに要すると想定される時間に設定されることを特徴とする。
【００２３】
上記発明によれば、スイッチング素子の損失を低減することができる。
【００２４】
第１０の発明は、第５〜８のいずれかの発明において、前記遅延したタイミングまでの遅延時間は、前記スイッチング素子のオン状態への切替指令タイミングから前記スイッチング素子のミラー期間の終了タイミングとなるまでに要すると想定される時間に設定されることを特徴とする。
【００２５】
スイッチング素子を流れる電流の変化速度が大きい場合、電流の流通経路に存在するインダクタ（寄生インダクタ等）によって、大きなサージが生じることとなる。このサージを低減する上では、ミラー期間の終了までにおける導通制御端子の電圧の変化速度を抑制することが望ましい。ただし、導通制御端子の電圧の変化速度が小さい場合には、スイッチング状態の切り替えに際しての損失が増大する。上記発明では、この点に鑑み、スイッチング素子のミラー期間の終了とともに切り替え処理を行うことで、サージを抑制しつつも損失を極力低減することができる。
【００２６】
第１１の発明は、第３又は第４の発明において、前記電圧変更手段は、前記スイッチング素子のミラー期間の終了を検出する終了検出手段を備え、前記ミラー期間の終了が検出されることで前記第１電圧から前記第２電圧へと切り替えることを特徴とする。
【００２７】
スイッチング素子を流れる電流の変化速度が大きい場合、電流の流通経路に存在するインダクタ（寄生インダクタ等）によって、大きなサージが生じることとなる。このサージを低減する上では、ミラー期間の終了までにおける導通制御端子の電圧の変化速度を抑制することが望ましい。ただし、導通制御端子の電圧の変化速度が小さい場合には、スイッチング状態の切り替えに際しての損失が増大する。上記発明では、この点に鑑み、スイッチング素子のミラー期間の終了が検出されることで切り替え処理を行うことで、サージを抑制しつつも損失を極力低減することが可能となる。
【００２８】
第１２の発明は、第５〜１０のいずれかの発明において、前記電圧変更手段は、前記スイッチング素子のミラー期間の終了を検出する終了検出手段を備え、前記遅延信号によって規定された遅延時間が経過して且つ前記ミラー期間の終了が検出されることで前記切り替えを行うことを特徴とする。
【００２９】
スイッチング素子を流れる電流の変化速度が大きい場合、電流の流通経路に存在するインダクタ（寄生インダクタ等）によって、大きなサージが生じることとなる。このサージを低減する上では、ミラー期間の終了までにおける導通制御端子の電圧の変化速度を抑制することが望ましい。ただし、導通制御端子の電圧の変化速度が小さい場合には、スイッチング状態の切り替えに際しての損失が増大する。上記発明では、この点に鑑み、スイッチング素子のミラー期間の終了が検出されることに基づき切り替え処理を行うことで、サージを抑制しつつも損失を極力低減することができる。
【００３０】
第１３の発明は、第１１又は第１２の発明において、前記終了検出手段は、前記導通制御端子の電圧と終了判定電圧とを比較する比較手段を備え、該比較手段の比較結果を前記ミラー期間の終了の有無の検出結果を示す信号とすることを特徴とする。
【００３１】
第１４の発明は、第１３の発明において、前記スイッチング素子の温度を検出する温度検出手段を備え、前記終了検出手段は、前記温度検出手段によって検出される温度に応じて前記終了判定電圧を可変設定することを特徴とする。
【００３２】
ミラー期間における導通制御端子の電圧は、温度依存性を有する。上記発明では、この点に鑑み、終了判定電圧を、現在の温度においてミラー期間の電圧として想定される値に応じて設定することが可能となる。
【００３３】
第１５の発明は、第１１又は第１２の発明において、前記終了検出手段は、前記導通制御端子の電圧の変化を検出する手段を備え、該変化が検出されることに基づき前記ミラー期間の終了を検出することを特徴とする。
【００３４】
ミラー期間においては、導通制御端子の電圧の変化速度が大きく低下する。このため、ミラー期間の終了時には、導通制御端子の電圧の変化速度が大きく増大することとなる。上記発明では、この点に着目し、ミラー期間の終了を検出する。
【００３５】
第１６の発明は、第１〜１５のいずれかの発明において、前記電圧印加手段は、前記スイッチング素子がオフ状態からオン状態に切り替わる閾値電圧よりも前記オフ状態とする電圧側の電圧であるプレ電圧を生成するプレ電圧生成手段と、前記閾値電圧よりも前記オン状態とする電圧側の電圧であるポスト電圧を生成するポスト電圧生成手段とを備え、前記開閉手段は、前記導通制御端子と前記電圧印加手段との間を開閉する複数の開閉手段を備え、前記スイッチング素子のスイッチング状態をオフ状態からオン状態に切り替えるに際し、前記開閉手段を操作することで、前記プレ電圧生成手段と前記導通制御端子との接続状態を実現した後、前記ポスト電圧生成手段と前記導通制御端子との接続状態へと切り替える手段をさらに備え、前記プレ電圧生成手段と前記導通制御端子との接続に際しての抵抗値の方が前記ポスト電圧生成手段と前記導通制御端子との接続に際しての抵抗値よりも小さいことを特徴とする。
【００３６】
上記発明では、導通制御端子の電圧が閾値電圧に達する以前における同電圧の上昇速度を大きくすることができる。
【００３７】
第１７の発明は、第１〜１６のいずれかの発明において、前記スイッチング素子は、高電位側のスイッチング素子および低電位側のスイッチング素子の直列接続体を備える電力変換回路における前記直列接続体を構成するスイッチング素子であることを特徴とする。
【００３８】
上記発明では、高電位側のスイッチング素子および低電位側のスイッチング素子の双方がオン状態となる事態が生じた場合に、これらに過度の電流が流れるおそれがある。ただし、この場合であっても、導通制御端子に印加される電圧がオン状態とするための最大電圧よりも低い状態であれば、電流量を制限することができる。このため、上記発明は、可変手段の利用価値が特に大きい。
【図面の簡単な説明】
【００３９】
【図１】第１の実施形態にかかるシステム構成図。
【図２】同実施形態にかかるドライブユニットの回路構成を示す回路図。
【図３】同実施形態にかかる切替回路の一実施例を示す回路図。
【図４】同実施形態にかかる遅延回路の回路構成例を示す回路図。
【図５】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図６】第２の実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図７】第３の実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図８】第４の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図９】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図１０】第５の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図１１】第６の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図１２】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図１３】第７の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図１４】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図１５】第８の実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図１６】第９の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図１７】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【発明を実施するための形態】
【００４０】
（第１の実施形態）
以下、本発明にかかるパワースイッチング素子の駆動装置をハイブリッド車に適用した第１の実施形態について、図面を参照しつつ説明する。
【００４１】
図１に、本実施形態のシステム構成を示す。図示されるように、車載主機としてのモータジェネレータ１０は、インバータＩＶおよびコンバータＣＶを介して高電圧バッテリ１２に接続されている。インバータＩＶは、高電位側のパワースイッチング素子Ｓｗｐおよび低電位側のパワースイッチング素子Ｓｗｎの直列接続体が３つ並列接続されて構成されている。そして、これら各パワースイッチング素子Ｓｗｐおよびパワースイッチング素子Ｓｗｎの接続点が、モータジェネレータ１０の各相にそれぞれ接続されている。また、コンバータＣＶは、コンデンサＣと、高電位側のパワースイッチング素子Ｓｗｐおよび低電位側のパワースイッチング素子Ｓｗｎの直列接続体と、パワースイッチング素子Ｓｗｐおよびパワースイッチング素子Ｓｗｎの接続点と高電圧バッテリ１２とを接続するリアクトルＬとを備えている。
【００４２】
上記高電位側のパワースイッチング素子Ｓｗｐおよび低電位側のパワースイッチング素子Ｓｗｎのそれぞれの入出力端子間（コレクタおよびエミッタ間）には、高電位側のフリーホイールダイオードＦＤｐおよび低電位側のフリーホイールダイオードＦＤｎのカソードおよびアノードが接続されている。特に、本実施形態では、高電位側のパワースイッチング素子Ｓｗｐおよび高電位側のフリーホイールダイオードＦＤｐは互いに同一の半導体基板に隣接して形成されており、低電位側のパワースイッチング素子Ｓｗｎおよび低電位側のフリーホイールダイオードＦＤｎは互いに同一の半導体基板に隣接して形成されている。こうした半導体デバイスとしては、例えば「モータ制御用ＲＣ−ＩＧＢＴ  高橋秀樹、他２名  ７（３１５）  三菱電機技報、ＶＯｌ８１、ＮＯ．５，２００７」に記載されているものがある。
【００４３】
上記インバータＩＶを構成するパワースイッチング素子Ｓｗｐ，Ｓｗｎの導通制御端子（ゲート）には、いずれもドライブユニットＤＵが接続されている。これにより、パワースイッチング素子Ｓｗｐ，Ｓｗｎは、ドライブユニットＤＵを介して、低電圧バッテリ１４を電源とする制御装置１６によって駆動される。制御装置１６は、図示しない各種センサの検出値等に基づき、インバータＩＶのＵ相、Ｖ相、およびＷ相のそれぞれについてのパワースイッチング素子Ｓｗｐを操作する操作信号ｇｕｐ，ｇｖｐ，ｇｗｐと、パワースイッチング素子Ｓｗｎを操作する操作信号ｇｕｎ，ｇｖｎ，ｇｗｎとを生成し出力する。また、コンバータＣＶのパワースイッチング素子Ｓｗｐ、Ｓｗｎを操作する操作信号ｇｃｐ，ｇｃｎを生成し出力する。これにより、パワースイッチング素子Ｓｗｐ，Ｓｗｎは、ドライブユニットＤＵを介して制御装置１６により操作される。
【００４４】
なお、インバータＩＶやコンバータＣＶを備える高電圧システムと、制御装置１６を備える低電圧システムとは、図示しないフォトカプラ等の絶縁手段によって絶縁されており、上記操作信号は、絶縁手段を介して高電圧システムに出力される。
【００４５】
上記パワースイッチング素子Ｓｗｐ，Ｓｗｎは、いずれも絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）にて構成されている。また、パワースイッチング素子Ｓｗｐ，Ｓｗｎは、その入力端子および出力端子間に流れる電流と相関を有する微少電流を出力するセンス端子Ｓｔを備えている。
【００４６】
図２に、本実施形態にかかるドライブユニットＤＵの回路構成を示す。なお、以下では、パワースイッチング素子Ｓｗｐ、Ｓｗｎを総括する場合、パワースイッチング素子Ｓｗと記載し、フリーホイールダイオードＦＤｐ，ＦＤｎを総括する場合、フリーホイールダイオードＦＤと記載する。また、上記操作信号ｇｕｐ，ｇｖｐ，ｇｗｐ，ｇｃｐ，ｇｕｎ，ｇｖｎ，ｇｗｎ，ｇｃｎを総括する場合、操作信号ｇと記載する。
【００４７】
図示されるように、ドライブユニットＤＵは、所定の電圧Ｖ１を出力電圧とする電源２０と、所定の電圧Ｖ２を出力電圧とする電源２２とを備えている。なお、図では、電源２０，２２をバッテリの記号にて示してあるが、実際には、この電源２０は、フローティング電源を構成するコンデンサ等であってもよい。これら電源２０、２２は、切替回路２４によって直列接続可能とされる。すなわち、切替回路２４では、ｂ端子側を選択することで、電源２０，２２を直列接続することができる一方、ａ端子を選択することで、電源２０を電源２２から切り離すことができる。ここで、切替回路２４のａ端子と電源２２の負極とは、いずれもパワースイッチング素子Ｓｗの出力端子（エミッタ）に接続されているため、切替回路２４によってａ端子が選択されている場合には、電源２０の正極電位は、エミッタ電位よりも「Ｖ１」だけ高くなる一方、ｂ端子が選択されている場合には、「Ｖ１＋Ｖ２」だけ高くなる。
【００４８】
図３に、切替回路２４の回路例を示す。図３では、切替回路２４は、ＮチャネルＭＯＳ型電界効果トランジスタ（スイッチング素子２４ａ）とＰチャネルＭＯＳ型電界効果トランジスタ（スイッチング素子２４ｂ）との直列接続体を備えて構成されている。そして、スイッチング素子２４ａの出力端子に電源２２の負極が接続され、スイッチング素子２４ｂの入力端子に電源２２の正極が接続され、スイッチング素子２４ａ，２４ｂの接続点に電源２０の負極が接続されている。
【００４９】
上記電源２０の高電圧は、充電用スイッチング素子３０および線形素子としての充電用抵抗体３２を介してパワースイッチング素子Ｓｗの導通制御端子（ゲート）に印加される。また、ゲートの電荷は、線形素子としての放電用抵抗体３４および放電用スイッチング素子３６を介して放電される。ここで、ゲートは、放電用抵抗体３４および放電用スイッチング素子３６を介してパワースイッチング素子Ｓｗのエミッタに接続されている。
【００５０】
一方、制御部４０は、操作信号ｇを入力とし、これに基づき充電用スイッチング素子３０および放電用スイッチング素子３６を操作することで、パワースイッチング素子Ｓｗを駆動する。詳しくは、本実施形態では、操作信号ｇがオン操作指令となることで、充電用スイッチング素子３０をオン状態として且つ放電用スイッチング素子３６をオフ状態とする。また、操作信号がオフ操作指令となることで、充電用スイッチング素子３０をオフ状態として且つ放電用スイッチング素子３６をオン状態とする。
【００５１】
ここで、パワースイッチング素子Ｓｗをオフ状態からオン状態へと切り替える処理においては、まず、切替回路２４においてａ端子を選択させ、途中でｂ端子に切り替える。これにより、スイッチング状態のオフ状態からオン状態への切り替え途中においてゲート印加電圧を上昇させることができる。この切り替えを規定する所定の遅延時間は、遅延回路５０によって設定される。遅延回路５０は、操作信号ｇを入力とし、操作信号ｇによってオン操作への切り替え指示がなされるタイミングに対して所定の遅延時間遅延したタイミングを指示する遅延信号ＤＬを生成する回路である。この回路としては、例えば図４に示すものとすればよい。
【００５２】
図４（ａ）は、抵抗体５０ｂおよびコンデンサ５０ａによって構成される遅延回路であり、入力信号としての操作信号ｇが論理「Ｈ」となることでコンデンサ５０ａの電圧が漸増し、論理「Ｈ」に対応する電圧値へと所定の遅延時間が経過することで移行する。また、図４（ｂ）は、図４（ａ）の構成において、出力側から入力側へと進む方向を順方向とするダイオード５０ｃが抵抗体５０ｂに並列接続されるものである。この構成によれば、操作信号ｇが論理「Ｈ」に変化してから遅延回路５０の出力信号が論理「Ｈ」に変化するまでには遅延が生じるものの、操作信号ｇが論理「Ｌ」に変化してから遅延回路５０の出力信号が論理「Ｌ」に変化するまでには殆ど遅延が生じない。また、図４（ｃ）は、抵抗体５０ｂおよびコンデンサ５０ａの直列接続体の両端に電源５０ｆの電圧を印加し、上記コンデンサ５０ａを迂回するようにスイッチング素子５０ｄを設けて且つ、そのゲートにインバータ５０ｅによる操作信号ｇの論理反転信号を印加するものである。ここで、インバータｅは、操作信号ｇが論理「Ｈ」となることでスイッチング素子５０ｄをオフさせるためのものである。この構成によっても、操作信号ｇが論理「Ｈ」に変化してから遅延回路５０の出力信号が論理「Ｈ」に変化するまでには遅延が生じるものの、操作信号ｇが論理「Ｌ」に変化してから遅延回路５０の出力信号が論理「Ｌ」に変化するまでには殆ど遅延が生じない。
【００５３】
上記遅延回路５０の遅延時間は、スイッチング状態のオフ状態からオン状態への移行期間のうちゲート電圧の上昇速度が一旦大きく低下する期間（ミラー期間）が終了するまでに要する時間より長く設定される。ただし、本実施形態では、遅延時間の経過後であっても、パワースイッチング素子Ｓｗに過電流が流れる場合には、切替回路２４の切替を行わない。これを実現する構成は以下である。
【００５４】
パワースイッチング素子Ｓｗのセンス端子Ｓｔとエミッタとの間には、抵抗体４２，４４の直列接続体が接続されており、その接続点には、コンパレータ４８の非反転入力端子が接続されている。また、コンパレータ４８の反転入力端子には、基準電源４６の基準電圧Ｖｒｅｆが印加されている。ここで、基準電圧Ｖｒｅｆは、パワースイッチング素子Ｓｗに流れる電流が過度に大きいと判断される下限値（閾値電流）に応じて設定されるものである。これにより、コンパレータ４８では、センス端子Ｓｔの出力電流による抵抗体４２，４４の電圧降下を利用して、パワースイッチング素子Ｓｗを流れる電流が閾値電流以上であるか否かを判断することができる。
【００５５】
コンパレータ４８の出力信号は、インバータ５４によって論理反転された後、ＡＮＤ回路５２に取り込まれる。ＡＮＤ回路５２は、遅延回路５０の出力する遅延信号ＤＬと、インバータ５４の出力する信号との論理積信号を生成し、制御部４０に出力する。そして制御部４０では、ＡＮＤ回路５２の出力信号が論理「Ｈ」となることで切替回路２４をａ端子の選択状態からｂ端子の選択状態へと切り替える。これにより、制御部４０では、操作信号ｇがオン操作を指令するタイミングから所定の遅延時間経過することと、パワースイッチング素子Ｓｗに閾値電流以上の電流が流れていないこととの論理積が真である場合に切替回路２４をａ端子の選択状態からｂ端子の選択状態へと切り替える。
【００５６】
図５に、本実施形態にかかるパワースイッチング素子Ｓｗの駆動処理について、正常時の場合（ケース１）と過電流が検出される場合（ケース２）とを比較しつつ示す。詳しくは、図５（ａ）に、ゲート電圧Ｖｇｅの推移を示し、図５（ｂ）に、充電用スイッチング素子３０の操作状態の推移を示し、図５（ｃ）に、切替回路２４の操作状態の推移を示し、図５（ｄ）に、コンパレータ４８の出力信号の推移を示し、図５（ｅ）に、遅延信号ＤＬの推移を示す。
【００５７】
図示されるように、操作信号ｇがオン操作指令に切り替わることで、切替回路２４のａ端子が選択された状態において、充電用スイッチング素子３０をオン操作する。これにより、ゲート電圧Ｖｇｅは、電源２０の電圧Ｖ１に収束する。この電圧Ｖ１は、パワースイッチング素子Ｓｗがオン状態に切り替わる閾値電圧Ｖｔｈ以上に設定される。このため、ケース１の場合には、ゲート電圧が閾値電圧Ｖｔｈに達することでミラー期間に移行し、ゲートの電圧の上昇速度がミラー期間以前と比較して一旦無視できるほど小さくなり、その後、ミラー期間の経過後において電圧Ｖ１に収束する。その後、遅延時間Ｔｄの経過に伴って、切替回路２４がｂ端子の選択状態に切り替えられることで、ゲート電圧Ｖｇｅは、電圧「Ｖ１＋Ｖ２」まで上昇する。
【００５８】
一方、ケース２の場合には、ゲート電圧Ｖｇｅは、上記電圧Ｖ１まで一気に上昇する。そしてこの場合、コンパレータ４８の出力信号が論理「Ｈ」となり、過電流の検出がなされるため、遅延時間Ｔｄが経過しても切替回路２４をａ端子の選択状態に維持し、ｂ端子の選択状態への切り替えを行わない。なお、上記遅延時間Ｔｄは、コンパレータ４８を備えて構成される過電流判断手段による過電流の判断に要する時間Ｔｉよりも長く設定される。なお、図では、時間Ｔｉをコンパレータ４８の出力が論理「Ｈ」に反転するまでに要する時間として記載しているが、この時間Ｔｉは、正確には、コンパレータ４８の出力信号が論理「Ｈ」に反転した後、インバータ５４を介してその影響がＡＮＤ回路５２に反映されるまでの時間である。また、過電流の判断のための閾値電流は、ゲート電圧が上記電圧Ｖ１となる際にパワースイッチング素子Ｓｗを流れることのできる最大電流以下に設定される。
【００５９】
これにより、過電流が流れる場合には、ゲート電圧を上記電圧Ｖ１に制限することで、パワースイッチング素子Ｓｗに流れる電流を制限することができる。ちなみに、ゲート電圧が電圧「Ｖ１＋Ｖ２」となる場合にパワースイッチング素子Ｓｗに流すことのできる最大電流は、パワースイッチング素子Ｓｗの信頼性を維持できない大電流であり、特に上記閾値電流よりも十分に大きい。それにもかかわらずゲート印加電圧を電圧「Ｖ１＋Ｖ２」まで上昇させるのは、パワースイッチング素子Ｓｗをオン状態とする際の導通損失がゲート電圧Ｖｇｅが大きいほど小さくなるためである。ただし、ゲート印加電圧を電圧「Ｖ１＋Ｖ２」に一気に上昇させる場合には、過電流が流れる異常な状況下において、パワースイッチング素子Ｓｗに流れる電流が過度に大きくなる（ゲート電圧が電圧「Ｖ１＋Ｖ２」となる場合にパワースイッチング素子Ｓｗに流すことのできる最大電流となる）期間が存在する。これは、過電流判断手段の動作速度に限界があるためである。このため、パワースイッチング素子Ｓｗとして、過電流判断手段によって過電流が流れると判断され、フェールセーフ処理がなされるまでの期間、少なくとも上記大電流に耐えうるものを選択する必要が生じ、ひいてはパワースイッチング素子Ｓｗの大型化を招く。
【００６０】
特に、パワースイッチング素子ＳｗおよびフリーホイールダイオードＦＤが互いに同一の半導体基板に隣接して形成されるものにあっては、パワースイッチング素子Ｓｗの導通損失が大きくなりやすいため、エミッタおよびコレクタ間の厚さを低減することが望まれるが、この場合、熱に対する耐性が低下するため、パワースイッチング素子Ｓｗに流せる許容電流が低減する。このため、上記フェールセーフ処理がなされるまでの時間大電流に耐えうるものを選択する場合、パワースイッチング素子Ｓｗの表面積を大きくする要求が特に大きくなる。
【００６１】
以上詳述した本実施形態によれば、以下の効果が得られるようになる。
【００６２】
（１）パワースイッチング素子Ｓｗのオン状態への切り替えに際し、切替回路２４をａ端子の選択状態からｂ端子の選択状態へと切り替えた。これにより、ゲート印加電圧を段階的に変化させることができる。特に、ａ端子の選択状態におけるゲート電圧Ｖｇｅを、電源２０の電圧Ｖ１に制限することができる。
【００６３】
（２）切替回路２４のａ端子の選択状態におけるゲート印加電圧「Ｖ１」を、パワースイッチング素子Ｓｗがオン状態となる電圧（ミラー期間の終了時点における電圧）よりも高く設定した。これにより、スイッチング状態をオン状態に切り替えるに際し、ミラー期間に移行した後と前とで、ゲート印加電圧を相違させることが可能となる。
【００６４】
（３）パワースイッチング素子Ｓｗのミラー期間の終了以降に、切替回路２４をａ端子の選択状態からｂ端子の選択状態へと切り替えた。これにより、スイッチング状態をオン状態に切り替えるに際し、ミラー期間に移行した後と前とで、ゲート印加電圧を相違させることが可能となる。
【００６５】
（４）パワースイッチング素子Ｓｗの操作信号ｇがオン状態への切り替えを指示するタイミングに対して遅延したタイミングを指示する遅延信号ＤＬを生成する遅延回路５０を備え、遅延信号ＤＬに基づき切替回路２４のａ端子の選択状態からｂ端子の選択状態へと切り替えた。これにより、切り替え処理を適切なタイミングにて行うことができる。
【００６６】
（５）遅延回路５０を、操作信号ｇを入力として遅延信号ＤＬを生成する回路とした。これにより、遅延信号ＤＬを適切に生成することができる。
【００６７】
（６）遅延信号ＤＬによる遅延時間Ｔｄを、過電流判断手段（コンパレータ４８等）による過電流の判断に要する時間以上に設定した。これにより、過電流の有無の判断を待って、切替回路２４のａ端子の選択状態からｂ端子の選択状態へと切り替えることができる。
【００６８】
（７）過電流が検出される場合、切替回路２４のａ端子の選択状態からｂ端子の選択状態への切り替えを禁止した。これにより、パワースイッチング素子Ｓｗを流れる電流が更に増加することを回避することができる。
【００６９】
（８）ドライブユニットＤＵの駆動対象を、高電位側のパワースイッチング素子Ｓｗｐおよび低電位側のパワースイッチング素子Ｓｗｎの直列接続体を備える電力変換回路（インバータＩＶ）における上記直列接続体を構成するパワースイッチング素子Ｓｗｐ，Ｓｗｎとした。この場合、高電位側のパワースイッチング素子Ｓｗｐおよび低電位側のパワースイッチング素子Ｓｗｎの双方がオン状態となる事態が生じた場合に、これらに過度の電流が流れるおそれがあるため、上記切り替え処理の利用価値が特に大きい。
【００７０】
（第２の実施形態）
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００７１】
本実施形態では、パワースイッチング素子Ｓｗのミラー期間の途中で、切替回路２４をａ端子の選択状態からｂ端子の選択状態へと切り替える。これにより、パワースイッチング素子Ｓｗに電流が流れることによる損失の低減を図る。すなわち、ミラー期間の終了後、電源２０の電圧Ｖ１にゲート電圧Ｖｇｅが収束すると、ミラー期間の終了後においてゲート印加電圧を電圧Ｖ１＋Ｖ２とした場合と比較して損失が大きくなる。このため、ミラー期間の途中で上記切り替えを行なうことで、ミラー期間の終了後、ゲート電圧Ｖｇｅは、電圧Ｖ１＋Ｖ２に向けて速やかに上昇することとなり、損失を低減することができる。
【００７２】
図６に、本実施形態にかかるパワースイッチング素子Ｓｗの駆動処理（特に、正常時）を示す。なお、図６（ａ）〜図６（ｄ）は、先の図５（ａ）〜図５（ｄ）に対応している。図に示すミラー期間においてはゲート電圧Ｖｇｅの上昇速度は、ミラー期間前やミラー期間後と比較して無視しうるほど小さいが、実際には、図中下方に拡大して示すように、ゲート電圧Ｖｇｅは上昇している。そして、その上昇速度は、切替回路２４のａ端子の選択状態からｂ端子の選択状態へと切り替えることで大きくなる。
【００７３】
なお、上記切り替えタイミングの設定は、遅延回路５０の回路時定数の調節等によって行なうことができる。
【００７４】
以上説明した本実施形態によれば、先の第１の実施形態の上記（１）、（２）、（４）〜（８）の各効果に加えて、更に以下の効果が得られるようになる。
【００７５】
（９）遅延信号ＤＬによる遅延時間Ｔｄを、パワースイッチング素子Ｓｗのオン状態への切替指令タイミングからミラー期間のうちのミラー期間の終了前のタイミングとなるまでに要すると想定される時間に設定した。これにより、パワースイッチング素子Ｓｗの損失を低減することができる。
【００７６】
（第３の実施形態）
以下、第３の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００７７】
本実施形態では、パワースイッチング素子Ｓｗのミラー期間の終了タイミングにおいて、切替回路２４をａ端子の選択状態からｂ端子の選択状態へと切り替える。これにより、サージの増大を抑制しつつも、パワースイッチング素子Ｓｗに電流が流れることによる損失の低減を図る。図７に、本実施形態にかかるパワースイッチング素子Ｓｗの駆動処理（特に、正常時）を示す。なお、図７（ａ）〜図７（ｄ）は、先の図５（ａ）〜図５（ｄ）に対応している。
【００７８】
すなわち、上記第２の実施形態では、先の図６に示したように、ミラー期間の途中で、切替回路２４をａ端子の選択状態からｂ端子の選択状態へと切り替えることで、ゲート電圧Ｖｇｅの上昇速度が大きくなる。これにより、パワースイッチング素子Ｓｗを流れる電流の変化速度が増大し、ひいてはサージが大きくなるおそれがある。これに対し、上記切り替えをミラー期間の終了時とすることで、サージの抑制を図りつつもパワースイッチング素子Ｓｗの損失を極力低減する。
【００７９】
なお、上記切り替えタイミングの設定は、遅延回路５０の回路時定数の調節等によって行なうことができる。
【００８０】
以上説明した本実施形態によれば、先の第１の実施形態の上記（１）、（２）、（４）〜（８）の各効果に加えて、更に以下の効果が得られるようになる。
【００８１】
（１０）遅延信号ＤＬの遅延時間Ｔｄを、パワースイッチング素子Ｓｗのオン操作指令タイミングからミラー期間の終了タイミングとなるまでに要すると想定される時間に設定した。これにより、サージを抑制しつつも損失を極力低減することができる。
【００８２】
（第４の実施形態）
以下、第４の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００８３】
図８に、本実施形態にかかるドライブユニットＤＵの回路構成を示す。なお、図８において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。
【００８４】
本実施形態では、ゲート電圧Ｖｇｅを入力としてミラー期間の終了を判断し、これに基づき切替回路２４のａ端子の選択状態からｂ端子の選択状態への切り替えを行なう。すなわち、本実施形態では、コンパレータ６０を備え、その非反転入力端子にゲート電圧Ｖｇｅを印加し、反転入力端子に、電源６２により、パワースイッチング素子Ｓｗがオンする際の電圧Ｖｔｈよりもわずかに高い終了検出電圧Ｖｍを印加する。そして、ＡＮＤ回路５２は、遅延信号ＤＬとインバータ５４の出力信号と、コンパレータ６０の出力信号の論理積信号を生成して制御部４０に出力する。これにより、制御部４０では、操作信号ｇがオン指令に切り替わるタイミングから遅延時間Ｔｄが経過することと、過電流が検出されていないことと、ゲート電圧Ｖｇｅが上記終了検出電圧Ｖｍ以上となることとの論理積が真となることで、上記切り替えを行なう。ここで、遅延時間Ｔｄは、操作信号ｇがオン操作指令に切り替わるタイミングからパワースイッチング素子Ｓｗに過電流が流れた場合にその旨がコンパレータ４８等を備えて構成される過電流判断手段によって検出されるまでに要する時間Ｔｉ以上であって且つ、ミラー期間の終了までに要する時間よりも短い時間に設定される。
【００８５】
図９に、本実施形態にかかるパワースイッチング素子Ｓｗの駆動処理について、正常時の場合（ケース１）と過電流が検出される場合（ケース２）とを比較しつつ示す。なお、図９（ａ）〜図９（ｄ）は、先の図５（ａ）〜図５（ｄ）に対応しており、また図９（ｅ）は、遅延信号ＤＬの推移を示す。
【００８６】
図示されるように、正常時においては、ミラー期間が終了し、ゲート電圧Ｖｇｅが終了検出電圧Ｖｍ以上となることで、切替回路２４のａ端子の選択状態からｂ端子の選択状態へと切り替えがなされる。これに対し、過電流が流れる場合には、上記切り替えはなされず、パワースイッチング素子Ｓｗを流れる電流は、電源２０の電圧Ｖ１によって流すことのできる電流に制限される。
【００８７】
以上説明した本実施形態によれば、先の第１の実施形態の上記（１）、（２）、（４）〜（８）の各効果に加えて、更に以下の効果が得られるようになる。
【００８８】
（１１）パワースイッチング素子Ｓｗのミラー期間の終了を検出し、ミラー期間の終了が検出されることで上記切り替えを行った。これにより、サージを抑制しつつも損失を極力低減することができる。
【００８９】
（１２）遅延信号ＤＬによって規定された遅延時間Ｔｄが経過して且つミラー期間の終了が検出されることで上記切り替えを行った。これにより、パワースイッチング素子Ｓｗがオン状態に切り替わることで過電流が流れる状況下、過電流が流れたと判断される以前にゲート電圧Ｖｇｅが上記終了検出電圧Ｖｍ以上となったとしても、上記切替がなされることを回避することができる。
【００９０】
（第５の実施形態）
以下、第５の実施形態について、先の第４の実施形態との相違点を中心に図面を参照しつつ説明する。
【００９１】
本実施形態では、ミラー期間の終了を判断するための終了検出電圧Ｖｍをパワースイッチング素子Ｓｗの温度に応じて可変設定する。これは、パワースイッチング素子Ｓｗがオン状態に切り替わる閾値電圧Ｖｔｈが温度に応じて変動することに鑑みた設定である。
【００９２】
図１０に、本実施形態にかかるドライブユニットＤＵの回路構成を示す。なお、図１０において、先の図８に示した部材に対応する部材については、便宜上同一の符号を付している。図示されるように、電源６２ａは、パワースイッチング素子Ｓｗ付近に配置されてその温度を検出する感温ダイオードＳＤによる温度検出信号に基づき終了検出電圧Ｖｍを可変設定する。これにより、終了検出電圧Ｖｍは、パワースイッチング素子Ｓｗの温度検出値によってパワースイッチング素子Ｓｗが実際にオン状態に切り替わると想定される値よりもわずかに大きい値に設定されることとなる。
【００９３】
以上説明した本実施形態によれば、先の第１の実施形態の上記（１）、（２）、（４）〜（８）の各効果に加えて、更に以下の効果が得られるようになる。
【００９４】
（１３）パワースイッチング素子Ｓｗの温度に応じて終了検出電圧Ｖｍを可変設定した。これにより、現在の温度においてミラー期間のゲート電圧Ｖｇｅとして想定される値に応じて終了検出電圧Ｖｍを設定することができる。したがって、終了検出電圧Ｖｍを固定値とした場合と比較して、ミラー期間の終了をより迅速に検出することができる。
【００９５】
（第６の実施形態）
以下、第６の実施形態について、先の第４の実施形態との相違点を中心に図面を参照しつつ説明する。
【００９６】
本実施形態では、ゲート電圧Ｖｇｅの変化の検出に基づきミラー期間の終了を検出する。
【００９７】
図１１に、本実施形態にかかるドライブユニットＤＵの回路構成を示す。なお、図１１において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。図示されるように、本実施形態では、ゲート電圧Ｖｇｅを入力として、これを微分する微分回路７４を備える。この微分回路７４は、例えばＲＣ回路等によって構成することができる。そして、微分回路７４の出力（ゲート電圧Ｖｇｅの変化速度）は、コンパレータ７０の非反転入力端子に印加され、またコンパレータ７０の反転入力端子には、電源７２の電圧Ｖｄが印加される。ここで、電圧Ｖｄは、ミラー期間以外の微分回路７４の出力値と、ミラー期間の微分回路７４の出力値とで、コンパレータ７０の出力値を相違させることのできる値に設定する。そして、ＡＮＤ回路５２は、遅延信号ＤＬと、インバータ５４の出力信号と、コンパレータ７０の出力信号との論理積信号を制御部４０に出力する。これにより、制御部４０では、操作信号ｇがオン操作指令に切り替わるタイミングから遅延時間Ｔｄが経過することと、過電流が流れていないことと、ゲート電圧Ｖｇｅの上昇速度が所定以上となることとの論理積が真となることで、切替回路２４をａ端子の選択状態からｂ端子の選択状態へと切り替える処理を行なう。なお、遅延信号ＤＬによって規定される遅延時間Ｔｄは、操作信号ｇがオン操作指令に切り替わるタイミングからミラー期間に移行するタイミングまでに要する時間以上であって且つミラー期間の終了タイミングまでに要する時間以下に設定される。
【００９８】
図１２に、本実施形態にかかるパワースイッチング素子Ｓｗの駆動処理を示す。なお、図１２（ａ）〜図１２（ｃ）は、先の図５（ａ）〜図５（ｃ）に対応しており、また図１２（ｄ）は、コンパレータ７０の出力信号の推移を示し、図１２（ｅ）は、遅延信号ＤＬの推移を示す。
【００９９】
図示されるように、操作信号ｇがオン操作指令に切り替わり、充電用スイッチング素子３０がオン状態となることで、ゲート電圧Ｖｇｅが上昇していく。これにより、コンパレータ７０は、ゲート電圧Ｖｇｅの変化速度がミラー期間によるものよりも大きい旨の信号を出力するものの、この場合には、遅延信号ＤＬによって指定される遅延時間Ｔｄが経過しないため、上記切り替えはなされない。その後、ミラー期間の途中で遅延信号ＤＬによって指定される遅延時間Ｔｄが経過するものの、この際には、ゲート電圧Ｖｇｅの変化速度がミラー期間によるものである旨の信号をコンパレータ７０が出力するため、上記切り替えはなされない。その後、ゲート電圧Ｖｇｅの変化速度がミラー期間によるものよりも大きい旨の信号をコンパレータ７０が出力することで、上記切替がなされる。
【０１００】
以上説明した本実施形態によれば、先の第１の実施形態の上記（１）、（２）、（４）〜（８）の各効果に加えて、更に以下の効果が得られるようになる。
【０１０１】
（１４）ゲート電圧Ｖｇｅの変化が検出されることに基づきミラー期間の終了を検出した。これにより、ミラー期間の終了を的確に検出することができる。
【０１０２】
（第７の実施形態）
以下、第７の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１０３】
図１３に、本実施形態にかかるドライブユニットＤＵの回路構成を示す。なお、図１３において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。図示されるように、本実施形態では、電源２０および電源２２を直列接続する切替回路２４に加えて、電圧Ｖ３の電源８６と電源２２とを直列接続する切替回路８４を備える。ここで、切替回路８４は、ａ端子が選択されることで、電源２２の負極をパワースイッチング素子Ｓｗのエミッタに接続する一方、ｂ端子が選択されることで、電源２２の負極を電源８６の正極に接続するものである。なお、電源８６の負極は、パワースイッチング素子Ｓｗの負極に接続されている。また、本実施形態では、電源２０の電圧Ｖ１を、パワースイッチング素子Ｓｗをオフ状態からオン状態へと切り替える閾値電圧Ｖｔｈよりも小さい値とする。
【０１０４】
本実施形態ではさらに、充電用スイッチング素子３０および充電用抵抗体３２に並列に、充電用スイッチング素子８０および充電用抵抗体８２が接続されている。ここで、充電用抵抗体８２の抵抗値Ｒ２は充電用抵抗体３２の抵抗値Ｒ１よりも小さい。
【０１０５】
図１４に、本実施形態にかかるパワースイッチング素子Ｓｗの駆動処理を示す。なお、図１４（ａ）および図１４（ｂ）は、先の図５（ａ）および図５（ｂ）に対応しており、また図１４（ｃ）は、充電用スイッチング素子８０の操作態様の推移を示し、図１４（ｄ）は、切替回路２４の操作態様の推移を示し、図１４（ｅ）は、切替回路８４の操作態様の推移を示す。
【０１０６】
図示されるように、オン操作指令に伴って、切替回路２４および切替回路８４の双方をａ端子の選択状態とした状態で、充電用スイッチング素子８０をオン状態に切り替える。これにより、ゲート電圧Ｖｇｅは、電源２０の電圧Ｖ１へと上昇していく。しかもこの電圧の上昇速度は、充電用抵抗体８２の抵抗値Ｒ２が小さいため、大きくなる。そして、ゲート電圧Ｖｇｅが電圧Ｖ１となった時点以降、切替回路２４をｂ端子の選択状態に切り替えるとともに、充電用スイッチング素子８０をオフ操作して且つ充電用スイッチング素子３０をオン操作する。これにより、ゲート電圧Ｖｇｅは閾値電圧Ｖｔｈを経て電圧「Ｖ１＋Ｖ２」へと上昇する。そして、ゲート電圧Ｖｇｅが電圧「Ｖ１＋Ｖ２」となったタイミング以降、切替回路８４をｂ端子の選択状態に切り替える。これにより、ゲート電圧Ｖｇｅは電圧「Ｖ１＋Ｖ２＋Ｖ３」へと上昇する。
【０１０７】
なお、切替回路２４のａ端子の選択状態からｂ端子の選択状態への切り替えは、上記遅延回路５０と同様の構成を有する遅延回路の遅延信号に基づき行なえばよい。また、充電用スイッチング素子８０のオフ操作や充電用スイッチング素子３０のオン操作も、この遅延信号に基づき行えばよい。さらに、切替回路８４のａ端子の選択状態からｂ端子の選択状態への切り替えは、上記第１の実施形態の遅延回路５０等を用いて行なうことができる。
【０１０８】
以上説明した本実施形態によれば、先の第１の実施形態の上記（１）、（２）、（４）〜（８）の各効果に加えて、更に以下の効果が得られるようになる。
【０１０９】
（１５）充電用抵抗体３２を迂回する経路として、充電用スイッチング素子８０および充電用抵抗体８２を備える経路を備え、この経路を用いる際にゲートに印加する電圧Ｖ１を閾値電圧Ｖｔｈ以下とした。これにより、サージ等のノイズを抑制しつつもオフ状態からオン状態への切替速度を上昇させることができる。
【０１１０】
（第８の実施形態）
以下、第８の実施形態について、先の第７の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１１１】
図１５に、本実施形態にかかるパワースイッチング素子Ｓｗの駆動処理を示す。なお、図１５（ａ）〜図１５（ｅ）は、先の図１４（ａ）〜図１４（ｅ）に対応している。
【０１１２】
図示されるように、本実施形態では、オン操作指令に伴って充電用スイッチング素子３０および充電用スイッチング素子８０の双方をオン操作し、ゲート電圧Ｖｇｅが電圧Ｖ１となる時点以降、充電用スイッチング素子８０をオフ操作する。これにより、ゲート電圧Ｖｇｅを電圧Ｖ１まで上昇させる期間をよりいっそう低減することができる。もっとも、こうした制御を行なう場合、充電用抵抗体８２の抵抗値Ｒ２を充電用抵抗体３２の抵抗値Ｒ１よりも小さくしなくてもよい。これは、充電用抵抗体３２および充電用抵抗体８２の並列回路の抵抗値が、充電用抵抗体３２の抵抗値よりも小さいためである。
【０１１３】
（第９の実施形態）
以下、第９の実施形態について、先の第８の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１１４】
図１６に、本実施形態にかかるドライブユニットＤＵの回路構成を示す。なお、図１６において、先の図１３に示した部材に対応する部材については、便宜上同一の符号を付している。図示されるように、本実施形態では、切替回路９０が、電源２０の負極をパワースイッチング素子Ｓｗのエミッタに接続するａ端子、電源２２の正極に接続するｂ端子、電源８６の正極に接続するｃ端子を備える。
【０１１５】
図１７に、本実施形態にかかるパワースイッチング素子Ｓｗの駆動処理を示す。なお、図１７（ａ）〜図１７（ｃ）は、先の図１４（ａ）〜図１４（ｃ）に対応しており、また図１７（ｄ）は、切替回路９０の操作態様の推移を示す。
【０１１６】
図示されるように、本実施形態では、オン操作指令に伴って、切替回路９０をａ端子の選択状態とした状態で、充電用スイッチング素子３０および充電用スイッチング素子８０をオン操作する。その後、ゲート電圧Ｖｇｅが電圧Ｖ１に達する時点以降において、切替回路９０をｂ端子の選択状態に切り替える。そして、ゲート電圧Ｖｇｅが閾値電圧Ｖｔｈを上回る時点以降において、切替回路９０をｃ端子の選択状態に切り替える。
【０１１７】
（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。
＜遅延信号生成手段について＞
遅延信号生成手段としては、操作信号ｇを入力とし、これを遅延させる手段に限らない。例えば、操作信号ｇがオン指令信号となることをトリガとして計時動作を行うタイマを備え、タイマの値が閾値を超えるタイミングを指定するものであってもよい。
＜電圧変更手段について＞
電圧変更手段としては、遅延回路５０を備えて構成されるものに限らない。例えば、先の第４、５の実施形態において遅延回路５０を省いて構成してもよい。また、先の第６の実施形態において、遅延回路５０を省き、操作信号ｇがオン指令信号となってからコンパレータ６０の出力が２度論理「Ｈ」となることに基づき、ミラー期間の終了を検出する手段を構成してもよい。
＜過電流判断手段について＞
過電流判断手段としては、パワースイッチング素子Ｓｗのセンス端子Ｓｔの微少電流によるシャント抵抗の電圧降下量と基準電圧Ｖｒｅｆとを比較することで過電流の有無を判断する手段に限らない。例えば、パワースイッチング素子Ｓｗの入力端子および出力端子間の電圧降下量をパワースイッチング素子Ｓｗを流れる電流と相関を有するパラメータとして用いて、この値と閾値とを比較することで過電流の有無を判断する手段であってもよい。
＜駆動対象となるスイッチング素子について＞
駆動対象となるＩＧＢＴとしては、これに逆並列に接続される態様にてこれと同一半導体基板に併設されたフリーホイールダイオードが設けられた半導体デバイスを構成するものに限らない。また、ＩＧＢＴにも限らず、例えば、スーパージャンクションＭＯＳ電界効果トランジスタや、シリコンカーバイト（ＳｉＣ）にて構成されるＭＯＳ電界効果トランジスタ等の電界効果トランジスタであってもよい。なお、ＭＯＳ電界効果トランジスタを駆動対象として採用する場合、Ｎチャネルのトランジスタに限らず、Ｐチャネルのトランジスタであってもよい。なお、Ｐチャネルトランジスタの場合、オフ状態からオン状態への切替処理期間の途中で直列接続させる電圧生成手段の数を低減することで、導通制御端子の電位を出力端子の電位側へと更に近づけるようにしてもよい。
【０１１８】
もっとも、出力端子に対する導通制御端子の電位差を縮小させる処理を、直列接続させる電圧生成手段の数を増加させることで行なうようにしてもよい。これは、直列接続させる電圧生成手段の正極同士または負極同士を接続することで実現することができる。
【０１１９】
また、駆動対象となるパワースイッチング素子としては、インバータＩＶやコンバータＣＶを構成するものにも限らない。この際、高電位側のパワースイッチング素子Ｓｗｐおよび低電位側のパワースイッチング素子Ｓｗｎの直列接続体を備える構成にも限らない。
＜充電用スイッチング素子および充電用抵抗体について＞
充電用スイッチング素子および充電用抵抗体としては、単一または一対の電気経路を構成するものに限らない。例えば３つ以上の電気経路を構成するものであってもよい。この際、充電用の電気経路の抵抗値を小さくする期間は、ミラー期間以前に限らず、ミラー期間の終了時以降の期間であってもよい。
＜そのほか＞
上記第８の実施形態に対する第９の実施形態の変更点によって、第７の実施形態を変更してもよい。
【符号の説明】
【０１２０】
４０…制御部、４８…コンパレータ、５０…遅延回路、Ｓｗ…パワースイッチング素子、ＤＵ…ドライブユニット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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