(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された複数のスイッチング素子を各々含む複数の画素と、
前記スイッチング素子に接続されて、行方向に延びている複数のゲート線と、
前記ゲート線と各々接続されている複数のステージを有するシフトレジスタ及び前記シフトレジスタの各ステージと接続されている配線部を含むゲート駆動部と、
を含み、
前記シフトレジスタのうち第１段目のステージは走査開始信号が印加されるトランジスタを含み、
前記配線部は前記走査開始信号を伝達する信号線を含み、
前記トランジスタは前記信号線と直接接続されている引込線を含み、
前記引込線は、２つ以上の枝部と前記枝部を互いに接続する接続部とを含むことを特徴とする液晶表示装置。
【請求項２】
前記引込線及び前記信号線は、前記ゲート線と同じ材質で構成されることを特徴とする請求項１に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、現在、最も広く用いられているフラットパネル表示装置のうちの一つであって、画素電極と共通電極などの電界生成電極が形成されている二枚の表示板と、その間に入っている液晶層と、を含む。液晶表示装置は、電界生成電極に電圧を印加して液晶層に電界を生成し、これを通して液晶層の液晶分子の配向を決定して入射光の偏光を制御することによって画像を表示する。
【０００３】
液晶表示装置は、また、各画素電極に接続されているスイッチング素子及びスイッチング素子を制御して画素電極に電圧を印加するためのゲート線とデータ線などの複数の信号線を含む。ゲート線はゲート駆動回路が生成したゲート信号を伝達し、データ線はデータ駆動回路が生成したデータ電圧を伝達し、スイッチング素子はゲート信号によってデータ電圧を画素電極に伝達する。
【０００４】
ゲート駆動部及びデータ駆動部は、チップ状に構成されて表示パネルに装着される。しかし、最近は、表示装置の全体のサイズを減少させると共に、生産性を向上させるため、ゲート駆動部を表示パネルに集積する構造が開発されている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が目的とする技術的課題は、液晶表示装置の製造工程において表示パネルに集積されたゲート駆動部への静電気の流入を防止する液晶表示装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の液晶表示装置は、基板と、基板上に形成された複数のスイッチング素子を各々含む複数の画素と、各スイッチング素子に接続されて行方向に延びている複数のゲート線と、ゲート線と各々接続されている回路部及び回路部と接続されている配線部を含むゲート駆動部と、を含み、回路部はトランジスタを含み、配線部は第１信号線を含み、トランジスタと第１信号線は接続部材を介して接続されている。
【０００７】
第１信号線は、前記トランジスタに走査開始信号を伝達してもよい。
【０００８】
トランジスタ及び第１信号線は、ゲート線と同じ材質で構成される。
【０００９】
前記接続部材はＩＴＯ（インジウム錫酸化物）やＩＺＯ（インジウム亜鉛酸化物）を含んでもよい。
【００１０】
本発明の液晶表示装置は、接続部材と第１信号線及びトランジスタの間に形成されている保護膜をさらに含んでもよい。
【００１１】
保護膜には、信号線と接続部材を接続する第１コンタクトホール及びトランジスタと、接続部材を接続する第２コンタクトホールが形成されてもよい。
【００１２】
トランジスタは、接続部材を介して信号線と接続される少なくとも一つの引込線を含んでもよい。
【００１３】
前記回路部及び前記配線部はそれぞれ前記基板上に集積されていてもよい。
【００１４】
前記配線部は前記回路部に制御信号を伝達する第２信号線を更に含んでもよい。
【００１５】
本発明の実施形態２による液晶表示装置は、基板と、基板上に形成された複数のスイッチング素子を各々含む複数の画素と、各スイッチング素子に接続されて行方向に延びている複数のゲート線と、ゲート線と各々接続されている複数の回路部及び回路部と接続されている配線部と、を含むゲート駆動部を含み、配線部は信号線を含み、回路部は信号線と接続されているトランジスタを含み、トランジスタは信号線と直接接続されている少なくとも２つ以上の引込線を含む。
【００１６】
信号線はトランジスタに走査開始信号を伝達してもよい。
【００１７】
引込線及び信号線はゲート線と同じ材質で構成されてもよい。
【発明の効果】
【００１８】
本発明によると、液晶表示装置の製造工程において表示板に集積されたゲート駆動部への静電気の流入を防止してゲート駆動部の損傷を最少化する。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態１による液晶表示装置のブロック図である。
【図２】本発明の実施形態１による液晶表示装置の一つの画素に対する等価回路図である。
【図３】本発明の実施形態１による液晶表示板組立体の平面図である。
【図４】本発明の実施形態１によるゲート駆動部のブロック図である。
【図５】図４に示したゲート駆動部用シフトレジスタのｊ番目ステージの回路図の一例である。
【図６】本発明の実施形態１によるゲート駆動部のうちの第１及び第２ステージの概略的な配置図である。
【図７】図６に示したゲート駆動部の一部を拡大示した配置図である。
【図８】図７のゲート駆動部のＶＩＩＩ-ＶＩＩＩ線による断面図である。
【図９Ａ】図７及び図８に示したゲート駆動部の製造工程を説明する配置図である。
【図９Ｂ】図９ＡのＩＸｂ-ＩＸｂ線による断面図である。
【図１０Ａ】図７及び図８に示したゲート駆動部の製造工程を説明する配置図である。
【図１０Ｂ】図１０ＡのＸｂ-Ｘｂ線による断面図である。
【図１１】本発明の実施形態２によるゲート駆動部の一部を示した配置図である。
【図１２】本発明の実施形態３によるゲート駆動部の一部を示した配置図である。
【発明を実施するための形態】
【００２０】
以下、添付図面を参照して本発明の実施形態について本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は多様な形態に実現でき、ここで説明する実施形態に限定されない。
【００２１】
図面から多様な層及び領域を明確に表現するために厚さを拡大して示した。明細書全体にわたって類似する部分については同一符号を付けた。層、膜、領域、板などの部分が他の部分の「上」にあるとするとき、これは他の部分の「直ぐ上」にある場合だけでなく、その中間に他の部分がある場合も含む。また、ある部分が他の部分の「直上」にあるとするときには間に他の部分がないことを意味する。
【００２２】
まず、図１及び図２を参照して本発明の実施形態１による液晶表示装置について説明する。図１は本発明の実施形態１による液晶表示装置のブロック図であり、図２は本発明の実施形態１による液晶表示装置の一つの画素に対する等価回路図である。
【００２３】
図１及び図２を参照すると、本発明の実施形態１による液晶表示装置は、液晶表示板組立体３００と、液晶表示板組立体３００に接続されたゲート駆動部（Ｇａｔｅ ｄｒｉｖｅｒ）４００及びデータ駆動部（Ｄａｔａ ｄｒｉｖｅｒ）５００と、データ駆動部５００に接続された階調電圧生成部（Ｇｒａｙ ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｏｒ）８００と、そしてこれらを制御する信号制御部（Ｓｉｇｎａｌ ｃｏｎｔｒｏｌｌｅｒ）６００と、を含む。
【００２４】
液晶表示板組立体３００は、等価回路から見ると、複数の信号線（Ｇ１〜Ｇｎ、Ｄ１〜Ｄｍ）と、これに接続されていて略行列状に配列された複数の画素（ＰＸ）を含む。図２に示した構造から見ると、液晶表示板組立体３００は互いに対向する下部及び上部表示板１００、２００と、その間に入っている液晶層３とを含む。
【００２５】
信号線は、ゲート信号（「走査信号」とも言う）を伝達する複数のゲート線（Ｇ１〜Ｇｎ）とデータ信号を伝達する複数のデータ線（Ｄ１〜Ｄｍ）を含む。ゲート線（Ｇ１〜Ｇｎ）は略行方向に延びて互いに殆んど平行に配置され、データ線（Ｄ１〜Ｄｍ）は略列方向に延びて互いに殆んど平行に配置される。
【００２６】
各画素（ＰＸ）は、信号線に接続されたスイッチング素子（Ｑ）と、スイッチング素子（Ｑ）に接続された液晶キャパシタ（Ｃｌｃ）及びストレージキャパシタ（Ｃｓｔ）を含む。ストレージキャパシタ（Ｃｓｔ）は必要に応じて省略してもよい。
【００２７】
スイッチング素子（Ｑ）は、下部表示板１００に備えられている薄膜トランジスタなどの三端子素子であって、その制御端子はゲート線（Ｇｉ）と接続され、入力端子はデータ線（Ｄｊ）と接続され、出力端子は液晶キャパシタ（Ｃｌｃ）及びストレージキャパシタ（Ｃｓｔ）と接続されている。
【００２８】
液晶キャパシタ（Ｃｌｃ）は、下部表示板１００の画素電極１９１と上部表示板２００の共通電極２７０を二つの端子として、二つの電極１９１、２７０の間の液晶層３は誘電体として機能する。画素電極１９１はスイッチング素子（Ｑ）と接続され、共通電極２７０は上部表示板２００の前面に形成されて共通電圧（Ｖｃｏｍ）の印加を受ける。図２とは異なって、共通電極２７０が下部表示板１００に備えられる場合もあり、このときには二つの電極１９１、２７０のうちの少なくとも一つが線状または棒状で形成されてもよい。
【００２９】
液晶キャパシタ（Ｃｌｃ）の補助的役割を果たすストレージキャパシタ（Ｃｓｔ）は、下部表示板１００に具備された別個の信号線（図示せず）と画素電極１９１が絶縁体を間に置いて重なって（オーバーラップして）構成され、この別個の信号線には共通電圧（Ｖｃｏｍ）などの決められた電圧が印加される。しかし、ストレージキャパシタ（Ｃｓｔ）は、画素電極１９１が絶縁体を媒介として真上のゲート線と重なって（オーバーラップして）構成されてもよい。
【００３０】
一方、色表示を実現するためには、各画素（ＰＸ）が基本色のうちの一つを固有表示をしたり（空間分割）、各画素（ＰＸ）が時間によって交互に基本色を表示するようにして（時間分割）、これら基本色の空間的、時間的な合計で所望の色相が認識されるようにする。基本色の例としては、赤色、緑色、青色などの三原色がある。図２は空間分割の一例として、各画素（ＰＸ）が画素電極１９１に対応する上部表示板２００の領域に基本色のうちの一色を示すカラーフィルタ２３０を備えることを示している。図２とは異なって、カラーフィルタ２３０は下部表示板１００の画素電極１９１上または下に形成されてもよい。
【００３１】
液晶表示板組立体３００の外側面には光を偏光させる少なくとも一つの偏光子（図示せず）が備えられている。
【００３２】
再び図１を参照すると、階調電圧生成部８００は、画素（ＰＸ）の透過率と関連する二組の階調電圧（または基準階調電圧）を生成する。二組のうちの一組は共通電圧（Ｖｃｏｍ）に対して正の値を有し、他の一組は負の値を有する。
【００３３】
ゲート駆動部４００は、液晶表示板組立体３００のゲート線（Ｇ１〜Ｇｎ）と接続されてゲートオン電圧（Ｖｏｎ）及びゲートオフ電圧（Ｖｏｆｆ）の組み合わせで構成されるゲート信号をゲート線（Ｇ１〜Ｇｎ）に印加する。ゲート駆動部４００は、実質的にシフトレジスタとして一列に配列された複数のステージを含み、信号線（Ｇ１〜Ｇｎ、Ｄ１〜Ｄｍ）及び薄膜トランジスタスイッチング素子（Ｑ）などと共に、同様の工程によって液晶表示板組立体３００上に集積形成されている。
【００３４】
データ駆動部５００は、液晶表示板組立体３００のデータ線（Ｄ１〜Ｄｍ）に接続されて、階調電圧生成部８００からの階調電圧を選択して、選択した階調電圧をデータ信号としてデータ線（Ｄ１〜Ｄｍ）に印加する。しかし、階調電圧生成部８００が必ずしも全ての階調に対する電圧を全て提供するのではなく、決められた数の基準階調電圧のみを提供する場合に、データ駆動部５００は基準階調電圧を分けて、全体階調に対する階調電圧を生成し、この中でデータ信号を選択する。
【００３５】
信号制御部６００は、ゲート駆動部４００及びデータ駆動部５００などを制御する。
【００３６】
このような各々の駆動装置５００、６００、８００は、少なくとも一つの集積回路（ＩＣ）チップとして液晶表示板組立体３００の上に直接装着されたり、フレキシブル印刷回路膜（図示せず）の上に装着されてＴＣＰ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）の形態で液晶表示板組立体３００に装着されたり、別の印刷回路基板（図示せず）の上に装着される。これとは異なって、これらの駆動装置５００、６００、８００が信号線（Ｇ１〜Ｇｎ、Ｄ１〜Ｄｍ）及び薄膜トランジスタスイッチング素子（Ｑ）などと共に液晶表示板組立体３００に集積されてもよい。また、駆動装置５００、６００、８００は単一チップで集積されてもよく、この場合、これらのうちの少なくとも一つまたはこれらをなす少なくとも一つの回路素子が単一チップの外側に備えられてもよい。
【００３７】
このような液晶表示装置の動作について詳細に説明する。信号制御部６００は、外部のグラフィック制御器（図示せず）から入力画像信号（Ｒ、Ｇ、Ｂ）及びその表示を制御する入力制御信号を受ける。入力制御信号の例としては、垂直同期信号（Ｖｓｙｎｃ）と水平同期信号（Ｈｓｙｎｃ）、メインクロック（ＭＣＬＫ）、データイネーブル信号（ＤＥ）などがある。信号制御部６００は、入力画像信号（Ｒ、Ｇ、Ｂ）及び入力制御信号に基づいて入力画像信号（Ｒ、Ｇ、Ｂ）を液晶表示板組立体３００の動作条件に合わせて適切に処理し、ゲート制御信号（ＣＯＮＴ１）及びデータ制御信号（ＣＯＮＴ２）などを生成した後、ゲート制御信号（ＣＯＮＴ１）をゲート駆動部４００に出力し、データ制御信号（ＣＯＮＴ２）と処理した画像信号（ＤＡＴ）をデータ駆動部５００に出力する。
【００３８】
ゲート制御信号（ＣＯＮＴ１）は、走査開始を指示する走査開始信号（ＳＴＶ）とゲートオン電圧（Ｖｏｎ）の出力周期を制御する少なくとも一つのクロック信号を含む。ゲート制御信号（ＣＯＮＴ１）は、また、ゲートオン電圧（Ｖｏｎ）の持続時間を限定する出力イネーブル信号（ＯＥ）をさらに含んでもよい。
【００３９】
データ制御信号（ＣＯＮＴ２）は、一行の画素（ＰＸ）に対する画像データの伝送開始を知らせる水平同期開始信号（ＳＴＨ）と、データ線（Ｄ１〜Ｄｍ）にデータ信号を印加することを指示するロード信号（ＬＯＡＤ）及びデータクロック信号（ＨＣＬＫ）とを含む。データ制御信号（ＣＯＮＴ２）は、共通電圧（Ｖｃｏｍ）に対するデータ信号の電圧極性（以下、「共通電圧に対するデータ信号の電圧極性」を略して「データ信号の極性」という）を反転させる反転信号（ＲＶＳ）をさらに含んでもよい。
【００４０】
信号制御部６００からのデータ制御信号（ＣＯＮＴ２）によって、データ駆動部５００は一行の画素（ＰＸ）に対するデジタル画像信号（ＤＡＴ）を受信し、各デジタル画像信号（ＤＡＴ）に対応する階調電圧を選択することによって、デジタル画像信号（ＤＡＴ）をアナログデータ信号に変換した後に、このアナログデータ信号を対応するデータ線（Ｄ１〜Ｄｍ）に印加する。
【００４１】
ゲート駆動部４００は、信号制御部６００からのゲート制御信号（ＣＯＮＴ１）によってゲートオン電圧（Ｖｏｎ）をゲート線（Ｇ１〜Ｇｎ）に印加して、このゲート線（Ｇ１〜Ｇｎ）に接続されたスイッチング素子（Ｑ）を導通させる。データ線（Ｄ１〜Ｄｍ）に印加されたデータ電圧が、導通したスイッチング素子（Ｑ）を通して対応する画素（ＰＸ）に印加される。
【００４２】
画素（ＰＸ）に印加されたデータ信号の電圧と共通電圧（Ｖｃｏｍ）の差は、液晶キャパシタ（Ｃｌｃ）の充電電圧、つまり、画素電圧として現れる。液晶分子は画素電圧の大きさによってその配列が異なるため、液晶層３を通過する光の偏光が変化する。このような偏光の変化は、表示板組立体３００に装着された偏光子によって光の透過率変化として現れる。
【００４３】
１水平周期[「１Ｈ」ともいい、水平同期信号（Ｈｓｙｎｃ）及びデータイネーブル信号（ＤＥ）の一周期と同一]を単位として、上記のような過程を繰り返すことによって、全てのゲート線（Ｇ１〜Ｇｎ）に対して順次ゲートオン電圧（Ｖｏｎ）を印加して、全ての画素（ＰＸ）にデータ信号を印加して１フレームの画像を表示する。
【００４４】
一つのフレームが終わり、次のフレームが始まるとき、各画素（ＰＸ）に印加されるデータ信号の極性が直前のフレームでの極性と反対になるように、データ駆動部５００に印加される反転信号（ＲＶＳ）の状態が制御される（「フレーム反転」）。このとき、１フレーム中においても、反転信号（ＲＶＳ）の特性によって一つのデータ線を通して流れるデータ信号の極性が変わったり（例:行反転、点反転）、一つの画素行に印加されるデータ信号の極性が互いに異なってもよい（例:列反転、点反転）。
【００４５】
本発明の実施形態１による液晶表示板組立体と液晶表示板組立体に形成されているゲート駆動部について図３乃至図６を参照して詳細に説明する。
【００４６】
図３は本発明の実施形態１による液晶表示板組立体を示す平面図である。図３を参照すると、本発明の実施形態１による液晶表示板組立体３００は薄膜トランジスタ表示板１００、共通電極表示板（図示せず）及びこれら二つの表示板の間に入っている液晶層（図示せず）を含む。
【００４７】
液晶表示板組立体３００は、画像を表示する表示領域（ＤＡ）及び周辺領域（ＰＡ）に分けられる。表示領域（ＤＡ）の基板１１０には、ゲート線（Ｇ１〜Ｇｎ）、ゲート線（Ｇ１〜Ｇｎ）と交差するデータ線（Ｄ１〜Ｄｍ）、ゲート線（Ｇ１〜Ｇｎ）及びデータ線（Ｄ１〜Ｄｍ）と接続されている薄膜トランジスタ（図示せず）、薄膜トランジスタと接続されている画素電極１９１などが形成される。
【００４８】
表示領域（ＤＡ）の上部周辺領域（ＰＡ）にはデータ線（Ｄ１〜Ｄｍ）と接続されるデータ駆動部（図示せず）が装着される。表示領域（ＤＡ）の側部周辺領域（ＰＡ）にはゲート駆動部４００が集積されて形成される。表示領域（ＤＡ）の上部周辺領域（ＰＡ）には信号制御部６００などから制御信号をゲート駆動部４００に入力するためのＯＬＢ（ｏｕｔ ｌｅａｄ ｂｏｎｄｉｎｇ）パッド５０が形成される。ゲート駆動部４００とＯＬＢパッド５０は複数の第１接続配線８１で接続される。表示領域（ＤＡ）の側部周辺領域（ＰＡ）にはゲート駆動部４００と隣接するテストパッド部６０が形成される。テストパッド部６０は複数のパッドを含み、各パッドには液晶表示板組立体などをテストするクロック信号（ＣＫ）または走査開始信号（ＳＴＶ）などが入力される。テストパッド部６０は複数の第２接続配線８２を通してＯＬＢパッド５０に接続され、テスト信号はＯＬＢパッド５０を通してゲート駆動部４００に入力される。
【００４９】
図４乃至図６を参照して本発明の実施形態１による液晶表示板組立体のゲート駆動部４００について詳細に説明する。
【００５０】
図４は本発明の実施形態１によるゲート駆動部のブロック図であり、図５は本発明の実施形態１によるゲート駆動部用シフトレジスタのｊ番目のステージの回路図であり、図６は本発明の実施形態１によるゲート駆動部のうちの第１及び第２ステージの配置図である。
【００５１】
図４乃至図６を参照すると、ゲート駆動部４００であるシフトレジスタ４００には走査開始信号（ＳＴＶ）、第１及び第２クロック信号（ＣＬＫ１、ＣＬＫ２）が入力される。各シフトレジスタ４００は、ゲート線に各々接続されている複数のステージ（ＳＴ１、ＳＴｊ-１、ＳＴｊ、ＳＴｊ+１、ＳＴｎ+１）を含む。複数のステージ（ＳＴ１、ＳＴｊ-１、ＳＴｊ、ＳＴｊ+１、ＳＴｎ+１）は互いに従属的に接続されており、走査開始信号（ＳＴＶ）、第１及び第２クロック信号（ＣＬＫ１、ＣＬＫ２）が入力される。
【００５２】
各クロック信号（ＣＬＫ１、ＣＬＫ２）がハイ（Ｈｉｇｈ）の場合には、画素のスイッチング素子（Ｑ）を駆動できるゲートオン電圧（Ｖｏｎ）が出力され、ロウ（Ｌｏｗ）の場合にはゲートオフ電圧（Ｖｏｆｆ）が出力されるのが望ましい。
【００５３】
各ステージ（ＳＴ１、ＳＴｊ-１、ＳＴｊ、ＳＴｊ+１、ＳＴｎ+１）は、セット端子（Ｓ）、ゲート電圧端子（ＧＶ）、一対のクロック端子（ＣＫ１、ＣＫ２）、リセット端子（Ｒ）、フレームリセット端子（ＦＲ）、そしてゲート出力端子（ＯＵＴ１）及びキャリー出力端子（ＯＵＴ２）を有している。
【００５４】
各ステージ、例えば、ｊ番目ステージ（ＳＴｊ）のセット端子（Ｓ）には前段ステージ[ＳＴ（ｊ-１）]のキャリー出力、つまり前段キャリー出力[Ｃｏｕｔ（ｊ-１）]が、リセット端子（Ｒ）には後段ステージ[ＳＴ（ｊ+１）]のゲート出力、つまり、後段ゲート出力[Ｇｏｕｔ（ｊ+１）]が入力され、クロック端子（ＣＫ１、ＣＫ２）にはクロック信号（ＣＬＫ１、ＣＬＫ２）が入力されて、ゲート電圧端子（ＧＶ）にはゲートオフ電圧（Ｖｏｆｆ）が入力される。ゲート出力端子（ＯＵＴ１）はゲート出力[Ｇｏｕｔ（ｊ）]を出力し、キャリー出力端子（ＯＵＴ２）はキャリー出力[Ｃｏｕｔ（ｊ）]を出力する。
【００５５】
但し、各シフトレジスタ４００の第１ステージには前段キャリー出力の代わりに走査開始信号（ＳＴＶ）が入力される。また、ｊ番目ステージ（ＳＴｊ）の第１クロック端子（ＣＫ１）に第１クロック信号（ＣＬＫ１）が、第２クロック端子（ＣＫ２）に第２クロック信号（ＣＬＫ２）が入力される場合、これに隣接した（ｊ-１）番目及び（ｊ+１）番目ステージ[ＳＴ（ｊ-１）、ＳＴ（ｊ+１）]の第１クロック端子（ＣＫ１）には第２クロック信号（ＣＬＫ２）が、第２クロック端子（ＣＫ２）には第１クロック信号（ＣＬＫ１）が入力される。
【００５６】
図５を参照すると、本発明の実施形態１によるゲート駆動部４００の各ステージ、例えば、ｊステージは、入力部４２０、プルアップ駆動部４３０、プルダウン駆動部４４０及び出力部４５０を含む。これらは少なくとも一つのＮＭＯＳトランジスタ（Ｔ１〜Ｔ１４）を含み、プルアップ駆動部４３０と出力部４５０はキャパシタ（Ｃ１〜Ｃ３）をさらに含む。しかし、極性に応じた設計変更をすれば、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを用いてもよい。また、キャパシタ（Ｃ１〜Ｃ３）は、製造時に形成されるゲートとドレイン又はソース間の寄生容量であってもよい。
【００５７】
入力部４２０は、セット端子（Ｓ）とゲート電圧端子（ＧＶ）に順に直列接続されている三つのトランジスタ（Ｔ１１、Ｔ１０、Ｔ５）を含む。トランジスタ（Ｔ１１、Ｔ５）のゲートはクロック端子（ＣＫ２）に接続されて、トランジスタ（Ｔ１０）のゲートはクロック端子（ＣＫ１）に接続されている。トランジスタ（Ｔ１１）とトランジスタ（Ｔ１０）の間の接続点は接続点（Ｊ１）と接続されており、トランジスタ（Ｔ１０）とトランジスタ（Ｔ５）の間の接続点は接続点（Ｊ２）と接続されている。
【００５８】
プルアップ駆動部４３０は、セット端子（Ｓ）と接続点（Ｊ１）の間に接続されているトランジスタ（Ｔ４）と、クロック端子（ＣＫ１）と接続点（Ｊ３）の間に接続されているトランジスタ（Ｔ１２）と、そしてクロック端子（ＣＫ１）と接続点（Ｊ４）の間に接続されているトランジスタ（Ｔ７）とを含む。トランジスタ（Ｔ４）のゲートとドレインはセット端子（Ｓ）と共通に接続され、ソースは接続点（Ｊ１）と接続されて、トランジスタ（Ｔ１２）のゲートとドレインはクロック端子（ＣＫ１）と共通に接続され、ソースは接続点（Ｊ３）と接続されている。トランジスタ（Ｔ７）のゲートは接続点（Ｊ３）と接続されると同時にキャパシタ（Ｃ１）を通してクロック端子（ＣＫ１）と接続されており、ドレインはクロック端子（ＣＫ１）と、ソースは接続点（Ｊ４）と接続されており、接続点（Ｊ３）と接続点（Ｊ４）の間にキャパシタ（Ｃ２）が接続されている。
【００５９】
プルダウン駆動部４４０は、ソースを通してゲートオフ電圧（Ｖｏｆｆ）を受信してドレインを通して接続点（Ｊ１、Ｊ２、Ｊ３、Ｊ４）に出力する複数のトランジスタ（Ｔ６、Ｔ９、Ｔ１３、Ｔ８、Ｔ３、Ｔ２）を含む。トランジスタ（Ｔ６）のゲートはフレームリセット端子（ＦＲ）と、ドレインは接続点（Ｊ１）と接続されており、トランジスタ（Ｔ９）のゲートはリセット端子（Ｒ）と、ドレインは接続点（Ｊ１）と接続されており、トランジスタ（Ｔ１３、Ｔ８）のゲートは接続点（Ｊ２）と共通に接続されており、ドレインは各々接続点（Ｊ３、Ｊ４）と接続されている。トランジスタ（Ｔ３）のゲートは接続点（Ｊ４）と、トランジスタ（Ｔ２）のゲートはリセット端子（Ｒ）と接続されており、二つのトランジスタ（Ｔ３、Ｔ２）のドレインは接続点（Ｊ２）と接続されている。
【００６０】
出力部４５０は、ドレインとソースが各々クロック端子（ＣＫ１）と出力端子（ＯＵＴ１、ＯＵＴ２）の間に接続されており、ゲートが接続点（Ｊ１）と接続されている一対のトランジスタ（Ｔ１、Ｔ１４）と、トランジスタ（Ｔ１）のゲートとドレインとの間、つまり、接続点（Ｊ１）と接続点（Ｊ２）との間に接続されているキャパシタ（Ｃ３）とを含む。トランジスタ（Ｔ１）のドレインはまた、接続点（Ｊ２）と接続されている。
【００６１】
このようなステージの動作について説明する。説明の便宜のために、クロック信号（ＣＬＫ１、ＣＬＫ２）のハイレベルに該当する電圧を高電圧とし、クロック信号（ＣＬＫ１、ＣＬＫ２）のロウレベルに該当する電圧の大きさはゲートオフ電圧（Ｖｏｆｆ）と同一でありこれを低電圧とする。
【００６２】
まず、クロック信号（ＣＬＫ２）及び前段キャリー出力[Ｃｏｕｔ（ｊ-１）]（または走査開始信号（ＳＴＶ））がハイになると、トランジスタ（Ｔ１１、Ｔ５）とトランジスタ（Ｔ４）が導通する。これによって、二つのトランジスタ（Ｔ１１、Ｔ４）は高電圧を接続点（Ｊ１）に伝達して、トランジスタ（Ｔ５）は低電圧を接続点（Ｊ２）に伝達する。これによって、トランジスタ（Ｔ１、Ｔ１４）が導通してクロック信号（ＣＬＫ１）が出力端子（ＯＵＴ１、ＯＵＴ２）から出力されるが、このとき、接続点（Ｊ２）の電圧とクロック信号（ＣＬＫ１）が全て低電圧であるため、出力電圧[Ｇｏｕｔ（ｊ）、Ｃｏｕｔ（ｊ）]は低電圧となる。これと同時に、キャパシタ（Ｃ３）は高電圧と低電圧の差に相当する大きさの電圧を充電する。
【００６３】
このとき、クロック信号（ＣＬＫ１）及び後段ゲート出力[Ｇｏｕｔ（ｊ+１）]はロウであり、接続点（Ｊ２）もロウであるため、これにゲートが接続されているトランジスタ（Ｔ１０、Ｔ９、Ｔ１２、Ｔ１３、Ｔ８、Ｔ２）は全てオフ状態になる。
【００６４】
次に、クロック信号（ＣＬＫ２）がロウになると、トランジスタ（Ｔ１１、Ｔ５）が遮断され、これと同時にクロック信号（ＣＬＫ１）がハイになると、トランジスタ（Ｔ１）の出力電圧及び接続点（Ｊ２）の電圧が高電圧となる。このとき、トランジスタ（Ｔ１０）のゲートには高電圧が印加されるが、接続点（Ｊ２）に接続されているソースの電位がまた同じ高電圧であるため、ゲートソース間の電位差が０になり、トランジスタ（Ｔ１０）は遮断状態を維持する。従って、接続点（Ｊ１）は浮遊状態になり、接続点（Ｊ１）の電位は、キャパシタ（Ｃ３）によってその高電圧に比例して上昇する。
【００６５】
一方、クロック信号（ＣＬＫ１）及び接続点（Ｊ２）の電位が高電圧であるため、トランジスタ（Ｔ１２、Ｔ１３、Ｔ８）が導通する。この状態でトランジスタ（Ｔ１２）とトランジスタ（Ｔ１３）が高電圧と低電圧の間で直列に接続され、そのために接続点（Ｊ３）の電位は二つのトランジスタ（Ｔ１２、Ｔ１３）の導通時に、各トランジスタの抵抗値によって分圧された電圧値を有する。しかし、トランジスタ（Ｔ１３）の導通時の抵抗値がトランジスタ（Ｔ１２）の導通時の抵抗値に比べて非常に大きく、例えば、約１０、０００倍程度に設定されているとすると、接続点（Ｊ３）の電圧は高電圧と殆んど同じになる。従って、トランジスタ（Ｔ７）が導通してトランジスタ（Ｔ８）と直列に接続され、そのために接続点（Ｊ４）の電位は二つのトランジスタ（Ｔ７、Ｔ８）の導通時の抵抗値によって分圧された電圧値を有する。このとき、二つのトランジスタ（Ｔ７、Ｔ８）の抵抗値が殆んど同一に設定されると、接続点（Ｊ４）の電位は高電圧と低電圧の中間値を有し、そのためにトランジスタ（Ｔ３）は遮断状態を維持する。このとき、後段ゲート出力[Ｇｏｕｔ（ｊ+１）]が依然としてロウであるため、トランジスタ（Ｔ９、Ｔ２）も遮断状態を維持する。従って、出力端（ＯＵＴ１、ＯＵＴ２）は、クロック信号（ＣＬＫ１）にだけ接続されて、低電圧と遮断されて高電圧を出力する。
【００６６】
一方、キャパシタ（Ｃ１）及びキャパシタ（Ｃ２）は両端の電位差に対応する電圧を各々充電するが、接続点（Ｊ３）の電圧が接続点（Ｊ５）の電圧より低い。
【００６７】
続いて、後段ゲート出力[Ｇｏｕｔ（ｊ+１）]及びクロック信号（ＣＬＫ２）がハイになってクロック信号（ＣＬＫ１）がロウになると、トランジスタ（Ｔ９、Ｔ２）が導通して接続点（Ｊ１、Ｊ２）に低電圧を伝達する。このとき、接続点（Ｊ１）の電圧はキャパシタ（Ｃ３）が放電している間に低電圧になるが、キャパシタ（Ｃ３）の放電時間によって完全に低電圧に落ちるまでにはある程度時間を要する。従って、二つのトランジスタ（Ｔ１、Ｔ１４）は後段ゲート出力[Ｇｏｕｔ（ｊ+１）]がハイになっても少しの間、導通状態を維持し、そのために出力端（ＯＵＴ１、ＯＵＴ２）がクロック信号（ＣＬＫ１）と接続されて低電圧を出力する。続いて、キャパシタ（Ｃ３）が完全に放電されて接続点（Ｊ１）の電位が低電圧になると、トランジスタ（Ｔ１４）が遮断されて出力端（ＯＵＴ２）がクロック信号（ＣＬＫ１）と遮断されるため、キャリー出力[Ｃｏｕｔ（ｊ）]は浮遊状態になって低電圧を維持する。これと同時に、出力端（ＯＵＴ１）はトランジスタ（Ｔ１）が遮断されてもトランジスタ（Ｔ２）を通して低電圧と接続されるので、引続き低電圧を出力する。
【００６８】
一方、トランジスタ（Ｔ１２、Ｔ１３）が遮断されるため、接続点（Ｊ３）が浮遊状態となる。また、接続点（Ｊ５）の電圧が接続点（Ｊ４）の電圧より低くなるが、キャパシタ（Ｃ１）によって接続点（Ｊ３）の電圧が接続点（Ｊ５）の電圧より低い状態を維持するため、トランジスタ（Ｔ７）は遮断される。これと同時に、トランジスタ（Ｔ８）も遮断状態となるので接続点（Ｊ４）の電圧もその分低くなり、トランジスタ（Ｔ３）も遮断状態を維持する。また、トランジスタ（Ｔ１０）は、ゲートがクロック信号（ＣＬＫ１）の低電圧に接続されて接続点（Ｊ２）の電圧もロウであるため、遮断状態を維持する。
【００６９】
次に、クロック信号（ＣＬＫ１）がハイになるとトランジスタ（Ｔ１２、Ｔ７）が導通し、接続点（Ｊ４）の電圧が上昇してトランジスタ（Ｔ３）が導通して低電圧を接続点（Ｊ２）に伝達するため、出力端（ＯＵＴ１）は引続き低電圧を出力する。つまり、後段ゲート出力[Ｇｏｕｔ（ｊ+１）]がロウであるとしても、接続点（Ｊ２）の電圧が低電圧になるようにする。
【００７０】
一方、トランジスタ（Ｔ１０）のゲートがクロック信号（ＣＬＫ１）の高電圧と接続され、接続点（Ｊ２）の電圧が低電圧であるため、導通して接続点（Ｊ２）の低電圧を接続点（Ｊ１）に伝達する。一方、二つのトランジスタ（Ｔ１、Ｔ１４）のドレインにはクロック端子（ＣＫ１）が接続されて、クロック信号（ＣＬＫ１）が引続き印加される。特に、トランジスタ（Ｔ１）は他のトランジスタに比べて相対的に大きくなるが、これによってゲート、ドレイン間の寄生容量が大きくなり、ドレインの電圧変化がゲート電圧に影響を与えることもありうる。従って、クロック信号（ＣＬＫ１）がハイになると、ゲート、ドレイン間の寄生容量のためにゲート電圧が上がってトランジスタ（Ｔ１）が導通することもありうる。従って、接続点（Ｊ２）の低電圧を接続点（Ｊ１）に伝達することによって、トランジスタ（Ｔ１）のゲート電圧を低電圧に維持してトランジスタ（Ｔ１）が導通することを防止する。
【００７１】
以降、前段キャリー出力[Ｃｏｕｔ（ｊ-１）]がハイになるまで接続点（Ｊ１）の電圧は低電圧を維持し、接続点（Ｊ２）の電圧はクロック信号（ＣＬＫ１）がハイでクロック信号（ＣＬＫ２）がロウであると、トランジスタ（Ｔ３）を通して低電圧となり、その逆の場合にはトランジスタ（Ｔ５）を通して低電圧を維持する。
【００７２】
一方、トランジスタ（Ｔ６）は最後のダミーステージ（図示せず）で発生する初期化信号（ＩＮＴ）を受けて、ゲートオフ電圧（Ｖｏｆｆ）を接続点（Ｊ１）に伝達して接続点（Ｊ１）の電圧をさらにもう一回低電圧に設定する。
【００７３】
このような方式で、ステージ４００は前段キャリー信号[Ｃｏｕｔ（ｊ-１）]及び後段ゲート信号[Ｇｏｕｔ（ｊ+１）]に基づいて、クロック信号（ＣＬＫ１、ＣＬＫ２）に同期してキャリー信号[Ｃｏｕｔ（ｊ）]及びゲート信号[Ｇｏｕｔ（ｊ）]を生成する。
【００７４】
図７、図８、そして前記で説明した図６を参照して、本発明の実施形態１によるゲート駆動部と走査開始信号線との接続関係について詳細に説明する。図７は図６に示したゲート駆動部のうちのトランジスタ（Ｔ４）と走査開始信号線と接続関係を示した配置図であり、図８は図７をＶＩＩＩ-ＶＩＩＩ線に沿って切断して示した断面図である。
【００７５】
図６を参照すると、シフトレジスタ４００の第１ステージ（ＳＴ１）は前段キャリー信号の代わりに走査開始信号（ＳＴＶ）が入力される。つまり、走査開始信号（ＳＴＶ）を伝達する走査開始信号線は、第１ステージ（ＳＴ１）のトランジスタ（Ｔ４）のゲート線に接続されている。以下、走査開始信号線は、第１ステージ（ＳＴ１）のトランジスタ（Ｔ４）の接続関係について詳細に説明する。
【００７６】
図７及び図８を参照すると、基板１１０上にトランジスタ（Ｔ４）の引込線１２６及び走査開始信号線１２７が形成されている。トランジスタ（Ｔ４）の引込線１２６及び走査開始信号線１２７は、基板１１０の表示領域に形成されているゲート線（Ｇｉ、Ｇｉ-１）と同じ材質で構成されるが、アルミニウム（Ａｌ）とアルミニウム合金などアルミニウム系の金属、銀（Ａｇ）と銀合金など銀系の金属、銅（Ｃｕ）と銅合金など銅系の金属、モリブデン（Ｍｏ）とモリブデン合金などモリブデン系の金属、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）などで形成されてもよい。しかし、トランジスタ（Ｔ４）の引込線１２６及び走査開始信号線１２７は、物理的性質が異なる二つの導電膜（図示せず）を含む多重膜構造を有してもよい。
【００７７】
また、トランジスタ（Ｔ４）の引込線１２６及び走査開始信号線１２７の側面は、基板１１０の表面に対して傾いており、その傾斜角は約３０〜８０゜であるのが望ましい。
【００７８】
トランジスタ（Ｔ４）の引込線１２６、走査開始信号線１２７及び基板１１０上には窒化シリコン（ＳｉＮｘ）などで構成されるゲート絶縁膜１４０が形成される。
【００７９】
ゲート絶縁膜１４０上には保護膜１８０が形成されている。保護膜１８０は、窒化シリコンや酸化シリコンなどの無機絶縁物、有機絶縁物、低誘電率絶縁物などで形成できる。有機絶縁物と低誘電率絶縁物の誘電率は、４．０以下であるのが望ましく、低誘電率絶縁物の例としては、プラズマ化学気相成長（ＰＥＣＶＤ、本明細書においては、プラズマ化学気相蒸着ともいう。）で形成されるａ-Ｓｉ:Ｃ:Ｏ、ａ-Ｓｉ:Ｏ:Ｆなどが挙げられる。有機絶縁物のうち感光性を有する物質で保護膜１８０を形成してもよく、保護膜の表面は平坦でもよい。しかし、保護膜１８０は下部無機膜と上部有機膜の二重膜構造を有してもよい。
【００８０】
保護膜１８０にはトランジスタ（Ｔ４）の引込線１２６及び走査開始信号線１２７を各々露出する複数のコンタクトホール１８６、１８７が形成されている。保護膜１８０上には接続部材８６が形成されている。接続部材８６は、ＩＴＯ（インジウム錫酸化物）やＩＺＯ（インジウム亜鉛酸化物）などの透明導電物質やアルミニウム、銀、またはその合金などの反射性金属で構成される。
【００８１】
トランジスタ（Ｔ４）の引込線１２６は、コンタクトホール１８６、１８７を通して走査開始信号線１２７と物理的、電気的に接続されて、走査開始信号線１２７から走査開始信号（ＳＴＶ）が印加される。
【００８２】
図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、そして前記で説明した図７及び図８を参照して本発明の実施形態１によるゲート駆動部製造方法の一部について説明する。図９Ａ及び図１０Ａは、本発明の実施形態１によってゲート駆動部を製造する方法の一部を示した配置図であり、図９Ｂ及び図１０Ｂは各々図９Ａ及び図１０ＡをＩX-ＩX及びＸ‐Ｘ線に沿って切断して示した断面図である。以下、説明の便宜のために、本発明の実施形態１によるゲート駆動部４００のうちの図７及び図８に示した部分について主に説明する。
【００８３】
図９Ａ及び図９Ｂを参照すると、透明ガラスまたはプラスチックなどで形成された絶縁基板１１０上に金属層を形成した後エッチングして、走査開始信号線１２７、複数のトランジスタ及びトランジスタ（Ｔ４）の引込線１２６を形成する。
【００８４】
次に図１０Ａ及び図１０Ｂに示したように、トランジスタ（Ｔ４）の引込線１２６及び走査信号開始信号線１２７上に窒化シリコン（ＳｉＮｘ）などで形成されたゲート絶縁膜１４０を化学気相蒸着方法で形成する。
【００８５】
その後、ゲート絶縁膜１４０上に化学気相蒸着方法で保護膜１８０を積層する。その後、保護膜１８０及びゲート絶縁膜１４０をエッチングしてトランジスタ（Ｔ４）の引込線１２６及び走査開始信号線１２７の一部を露出する。
【００８６】
次に図７及び図８に示したように、保護膜１８０上にＩＴＯ（インジウム錫酸化物）やＩＺＯ（インジウム亜鉛酸化物）層をスパッタリングで積層して、感光膜を利用したフォトリソグラフィでパターニングして接続部材８６を形成する。
【００８７】
このような工程中には静電気が発生しやすい。特にトランジスタ（Ｔ４）の引込線１２６及び走査開始信号線１２７を形成した後に行われるゲート絶縁膜１４０及び保護膜１８０の積層工程とエッチング工程中に静電気が発生しやすい。静電気が発生すると、静電気はテストパッド部６０を通してゲート駆動部４００に引込まれやすい。テストパッド部６０のうちの走査開始信号線１２７と直接接続されているトランジスタ（Ｔ４）は静電気発生による損傷を受けやすい。従って、本発明のようにトランジスタ（Ｔ４）の引込線１２６及び走査開始信号線１２７を直接接続せずに分離して形成した後に、静電気が主に発生するゲート絶縁膜１４０及び保護膜１８０の形成工程の後、接続部材８６を通してトランジスタ（Ｔ４）の引込線１２６及び走査開始信号線１２７を接続すると、静電気によるトランジスタ（Ｔ４）の被害を防止できる。
【００８８】
図１１を参照して本発明の実施形態２によるゲート駆動部について詳細に説明する。図１１は本発明の実施形態２によるゲート駆動部の一部を示した配置図である。
【００８９】
図１１を参照すると、基板（図示せず）上にトランジスタ（Ｔ４）の引込線１２８及び走査開始信号線１２７が形成される。トランジスタ（Ｔ４）の引込線１２８、走査開始信号線１２７及び基板上にはゲート絶縁膜（図示せず）が形成される。ゲート絶縁膜上には保護膜（図示せず）が形成される。
【００９０】
図１１のゲート駆動部は図７及び図８に示したゲート駆動部とは異なって、走査開始信号線１２７とトランジスタ（Ｔ４）の引込線１２８が直接接続されている。トランジスタ（Ｔ４）の引込線１２８は複数の枝（１２８ａ、１２８ｂ、１２８ｃ）を含み、各枝（１２８ａ、１２８ｂ、１２８ｃ）は複数の接続部（１２８ｄ、１２８ｅ）を通して互いに接続されている。静電気が発生し、走査開始信号線１２７を通してトランジスタ（Ｔ４）に流入されると、静電気は複数の枝（１２８ａ、１２８ｂ、１２８ｃ）を通して分散されて流入される。従って、走査開始信号線１２７とトランジスタ（Ｔ４）の引込線１２８が直接接続されても、静電気発生によるトランジスタ（Ｔ４）の損傷が低下する。
【００９１】
図１２を参照して本発明の実施形態３によるゲート駆動部について詳細に説明する。図１２は本発明の実施形態３によるゲート駆動部を示した配置図である。
【００９２】
図１２を参照すると、基板（図示せず）上にトランジスタ（Ｔ４）の引込線１２６及び走査開始信号線１２７が形成される。トランジスタ（Ｔ４）の引込線１２６、走査開始信号線１２７及び基板上にはゲート絶縁膜（図示せず）が形成される。ゲート絶縁膜上には保護膜（図示せず）が形成される。
【００９３】
図１２に示したゲート駆動部も図１１に示したゲート駆動部と同様に、トランジスタ（Ｔ４）の引込線１２６は複数の枝（１２６ａ、１２６ｂ、１２６ｃ）を含む。しかし、図１１のゲート駆動部とは異なって、複数の枝（１２６ａ、１２６ｂ、１２６ｃ）が走査開始信号線１２７に直接接続されていない。図１２のゲート駆動部は図７及び図８に示したゲート駆動部と類似して、それぞれの枝（１２６ａ、１２６ｂ、１２６ｃ）と走査開始信号線１２７が複数のコンタクトホール（１８６ａ、１８６ｂ、１８６ｃ）及び複数の接続部材（１８７ａ、１８７ｂ、１８７ｃ）を介して互いに接続されている。それぞれの枝（１２６ａ、１２６ｂ、１２６ｃ）は複数の接続部（１２６ｄ、１２６ｅ）に互いに接続されている。従って、静電気がトランジスタ（Ｔ４）に流入されることを防止して、流入されても静電気が分散されて、その被害を最少化できる。
【００９４】
以上、本発明の望ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されることなく、特許請求の範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態も、本発明の権利範囲に属する。
【符号の説明】
【００９５】
３  液晶層
５０  テストパッド
６０  ＯＬＢパッド
７０  切断線
８６、８６ａ、８６ｂ、８６ｃ  接続部材
１００  下部表示板
１１０  基板
１２７  走査開始信号線
１２６ａ、１２６ｂ、１２６ｃ、１２８ａ、１２８ｂ、１２８ｃ  引込線
１２６ｄ、１２６ｅ、１２８ｄ、１２８ｅ  接続線
１８６、１８６ａ、１８６ｂ、１８６ｃ、１８７、１８７ａ、１８７ｂ、１８７ｃ  コンタクトホール
１９１  画素電極
２００  上部表示板
２３０  カラーフィルタ
２７０  共通電極
３００  液晶表示板組立体
４００  ゲート駆動部
５００  データ駆動部
６００  信号制御部
８００  階調電圧生成部
【図１】
0005603373.tif 000002
【図２】
0005603373.tif 000003
【図３】
0005603373.tif 000004
【図４】
0005603373.tif 000005
【図５】
0005603373.tif 000006
【図６】
0005603373.tif 000007
【図７】
0005603373.tif 000008
【図８】
0005603373.tif 000009
【図９Ａ】
0005603373.tif 000010
【図９Ｂ】
0005603373.tif 000011
【図１０Ａ】
0005603373.tif 000012
【図１０Ｂ】
0005603373.tif 000013
【図１１】
0005603373.tif 000014
【図１２】
0005603373.tif 000015