(57)【特許請求の範囲】
【請求項１】
半導体素子を基板上に実装してなる半導体装置において、
上記半導体素子は、複数の出力セルと、上記複数の全ての出力セルの各構成要素毎に電力を供給する電源配線と、静電気放電によるノイズから内部回路を保護するためのＥＳＤ保護素子とを備えており、
上記基板は、バイパス配線を備えており、
上記ＥＳＤ保護素子は、上記電源配線に設けられており、
上記バイパス配線は、ＥＳＤ保護素子の前後で分離された第１の部分と第２の部分とからなり、
上記バイパス配線の第１の部分は、ＥＳＤ保護素子から内部回路側にある第１接続点にて上記電源配線に接続されて上記内部回路へ延びるものであり、
上記バイパス配線の第２の部分は、ＥＳＤ保護素子から電源パッド側にある第２接続点にて上記電源配線に接続されて上記第２接続点とパッケージ電源端子との間に形成され、上記電源配線の少なくとも一つに対して、該電源配線に接続されるほぼ全ての出力セルの構成要素毎に接続端子を有していることを特徴とする半導体装置。
【請求項２】
半導体素子を基板上に実装してなる半導体装置において、
上記半導体素子は、複数の出力セルと、上記複数の全ての出力セルの各構成要素毎に電力を供給する電源配線と、静電気放電によるノイズから内部回路を保護するためのＥＳＤ保護素子とを備えており、
上記基板は、バイパス配線を備えており、
上記ＥＳＤ保護素子は、上記電源配線に設けられており、
上記バイパス配線は、上記電源配線の少なくとも一つに対して、該電源配線に接続されるほぼ全ての出力セルの構成要素毎に接続端子を有しており、かつ、上記ＥＳＤ保護素子と接続されるための分岐配線を有していることを特徴とする半導体装置。
【請求項３】
半導体素子を基板上に実装してなる半導体装置の電力供給方法において、
上記半導体素子は、複数の出力セルと、上記複数の全ての出力セルの各構成要素毎に電力を供給する電源配線と、静電気放電によるノイズから内部回路を保護するためのＥＳＤ保護素子とを備えており、
上記基板は、バイパス配線を備えており、
上記ＥＳＤ保護素子は、上記電源配線に設けられており、
上記バイパス配線は、ＥＳＤ保護素子の前後で分離された第１の部分と第２の部分とからなり、
上記バイパス配線の第１の部分は、ＥＳＤ保護素子から内部回路側にある第１接続点にて上記電源配線に接続されて上記内部回路へ延びるものであり、
上記バイパス配線の第２の部分は、ＥＳＤ保護素子から電源パッド側にある第２接続点にて上記電源配線に接続されて上記第２接続点とパッケージ電源端子との間に形成され、上記電源配線の少なくとも一つに対して、該電源配線に接続されるほぼ全ての出力セルの構成要素毎に接続端子を有しているものであり、
上記バイパス配線を介して上記各構成要素へ電力を供給することを特徴とする半導体装置への電力供給方法。
【請求項４】
半導体素子を基板上に実装してなる半導体装置の電力供給方法において、
上記半導体素子は、複数の出力セルと、上記複数の全ての出力セルの各構成要素毎に電力を供給する電源配線と、静電気放電によるノイズから内部回路を保護するためのＥＳＤ保護素子とを備えており、
上記基板は、バイパス配線を備えており、
上記ＥＳＤ保護素子は、上記電源配線に設けられており、
上記バイパス配線は、上記電源配線の少なくとも一つに対して、該電源配線に接続されるほぼ全ての出力セルの構成要素毎に接続端子を有しており、かつ、上記ＥＳＤ保護素子と接続されるための分岐配線を有しているものであり、
上記バイパス配線を介して上記各構成要素へ電力を供給することを特徴とする半導体装置への電力供給方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に半導体素子である集積回路を実装してなる半導体装置に関するものであり、特に、薄型画像表示装置の駆動回路に適用される半導体装置の電力供給方法に関するものである。
【背景技術】
【０００２】
近年、液晶表示パネル、プラズマ画像表示パネル、ＥＬ（Electro-Luminescence）画像表示パネル等の薄型画像表示パネルを画像表示素子として構成する薄型画像表示装置が実用されている。
【０００３】
これらの画像表示装置では、電子回路から発生する熱の発生源として、出力段トランジスタや、半導体、抵抗器、トランスを含む集積回路が挙げられる。すなわち、電気・熱変換電力の大きい電子回路部品から集中的に熱が発生する。近年の画像表示装置では、高精細化、超高精細化に伴い、パネルが有する多数の画素に表示信号を供給するための駆動周波数が上昇している。このため特に、表示装置のソース線を駆動する集積回路の自己発熱は無視できないほどに大きくなっている。
【０００４】
ここで、特許文献１には、集積回路のチップサイズ縮小のため、内部の電源配線をチップの外周の電源パッドまで引き出すことなく、電源配線を行う手法が記載されている。図１１に液晶ドライバ（ソースドライバ）のレイアウトの概略図を示す。図１１は液晶ドライバである集積回路における出力セルの配置と電源配線の配置とを表す図である。
【０００５】
液晶ドライバには、液晶のソースラインを駆動するための出力セル１０１が多数配置されている。また、各出力セル１０１は、構成要素として、例えば、ラッチ回路１０２、レベルシフタ１０３、ＤＡＣ回路１０４、オペアンプ１０５、パッド１０６を有している。
【０００６】
ラッチ回路１０２は、表示を行うデータを保持する。レベルシフタ１０３、ラッチしたデータを液晶駆動電源レベルにシフトさせる。ＤＡＣ回路１０４は、データに対応する駆動電圧を出力する。オペアンプ回路１０５は、ＤＡＣ回路１０４から出力される電圧をインピーダンス変換をして出力する。パッド１０６は、液晶ドライバの集積回路とパッケージの配線とを接続する。各出力セル１０１では、図１１に示すように、その構成要素が直線状に配置されている。
【０００７】
出力セル１０１の各構成要素には電源を供給する必要があり、電源パッド１０８が集積回路の周辺に配置されている。電源パッド１０８がこのように配置されている場合、図１１に示すように、出力セル１０１から電源パッド１０８までの配線の引き回しが必要になる。図１１では電源パッド１０８を２個を設け、電源パッド１０８とオペアンプ１０５とを配線１０９ａにて接続している。同様に、配線１０９ｂで電源パッド１０８とＤＡＣ回路１０４とを接続し、配線１０９ｃで電源パッド１０８とレベルシフタ１０３とを別々に接続している。ラッチ回路１０２の電源は電源パッド１０８とは別であるので省略する。このように各構成要素で別々に電源供給の配線を行う。このような配線により、各構成要素の動作によるノイズが他の構成要素に影響するのを防止している。
【０００８】
図１２は、フィルムパッケージに液晶ドライバを実装した形状を示す。図１２に示す液晶ドライバは、フィルムパッケージ基材１１０上に液晶ドライバ１１３を搭載したものである。フィルムパッケージ基材１１０の一方の長辺に沿って出力端子１１１が形成されており、他方の長辺に沿って入力端子１１２が形成されている。また、入力端子１１２に含まれるパッケージの電源端子と、液晶ドライバ１１３における電源パッド１０８とは、配線１１４にて接続されている。図１２において、その他の入力配線および出力配線は省略している。
【０００９】
図１１に示される引き回し用の配線１０９ａ〜１０９ｃは、抵抗を低くする必要があるので配線幅を太くする必要がある。特に、オペアンプ部の配線１０９ａは、液晶パネルの画素等の容量性負荷を充放電する必要があり、大きなスイッチングノイズを発生する。このため、オペアンプ部の電源配線は低抵抗の配線で電源に接続する必要がある。
【００１０】
図１３は、特許文献１の技術を使用して電源配線のバイパスを行った図である。図１３に示すように、テープ基板上に配置したバイパス配線２０１を設け、オペアンプの電源ライン１０９ａに配置したバンプ２０２にて、電源ライン１０９ａとバイパス配線２０１と接続する。
【００１１】
図１４に、液晶ドライバを実装したフィルムパッケージの状態を示す。図１４の構成では、図１２の構成に加え、バイパス配線２０１がフィルムパッケージ基材１１０上の配線として追加されている。バンプ２０２は、オペアンプの電源配線用に設けられたバンプである。バイパス配線２０１は、入力端子１１２において、電源配線１１４と同じ電源入力端子に接続される。
【００１２】
上記構成により、電源パッドから出力セルのオペアンプ部までの電源までの配線を低抵抗にする事ができるため、スイッチングノイズを素早く吸収することができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００６−８０１６７号公報（２００６年３月２３日公開）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上述したように、近年の集積回路の集積度向上により、液晶ドライバにおいてもチップサイズの縮小や出力数の増加により、ドライバ自体の発熱が問題になってきている。この発熱は、ドライバが動作することにより流れる電流が電源配線の抵抗により熱として放出されるものである。動作電流はトランジスタのスイッチング時に多く流れる。このため、電源が安定していないとスイッチングの完了が遅くなり、より多くの電流が流れてドライバの発熱につながる。
【００１５】
特許文献１の構成は、フィルム基材上に形成したバイパス配線を、従来は半導体素子内で引き回されていた電源用配線の代用とすることで、半導体素子の配線を減らし、半導体装置の小型化および軽量化を図るものである。また、上記バイパス配線は、半導体素子内に形成される配線に比べ、大幅に低抵抗化することができるため、これにより電源の安定化が行われる。
【００１６】
そして、特許文献１の構成では、電源の安定化が行われることでスイッチングノイズの低減が行われ、発熱を抑えられると考えていた。しかしながら、このような電源の安定化のみでは、集積回路の発熱の低減が十分に行われていない。
【００１７】
本発明は、上記課題に鑑みてなされたものであり、基板上に集積回路（半導体素子）を実装してなる半導体装置において、集積回路における発熱の抑制を行うことを目的としている。
【課題を解決するための手段】
【００１８】
上記の課題を解決するために、本発明は、半導体素子を基板上に実装してなる半導体装置において、上記半導体素子は、複数の出力セルと、上記複数の全ての出力セルの各構成要素毎に電力を供給する電源配線と、静電気放電によるノイズから内部回路を保護するためのＥＳＤ保護素子とを備えており、上記基板は、バイパス配線を備えており、上記ＥＳＤ素子は、上記電源配線に設けられており、上記バイパス配線は、ＥＳＤ保護素子の前後で分離された第１の部分と第２の部分とからなり、上記バイパス配線の第１の部分は、ＥＳＤ保護素子から内部回路側にある第１接続点にて上記電源配線に接続されて上記内部回路へ延びるものであり、上記バイパス配線の第２の部分は、ＥＳＤ保護素子から電源パッド側にある第２接続点にて上記電源配線に接続されて上記第２接続点とパッケージ電源端子との間に形成され、上記電源配線の少なくとも一つに対して、該電源配線に接続されるほぼ全ての出力セルの構成要素毎に接続端子を有していることを特徴としている。
【００１９】
上記の構成によれば、上記バイパス配線は、半導体素子を実装する基板上に形成されるため、半導体素子に形成される電源配線に比べ、大幅な低抵抗化を図ることができる。そして、上記バイパス配線が、上記電源配線に対して、該電源配線に接続される全ての出力セルの構成要素毎に接続端子を有していることにより、出力セルの構成要素が動作することにより流れる電流のほとんどは、バイパス配線により電源から供給される。したがって、従来、半導体素子に形成される電源配線において生じていた発熱を効果的に抑制することができる。また、バイパス配線は半導体素子上の配線よりも幅が広く表面積が大きいため、放熱も効率よく行われる。
【００２０】
さらに、上記構成では、半導体素子の電源配線にＥＳＤ保護素子が設けられており、バイパス配線は、第１の部分と第２の部分とによって上記ＥＳＤ保護素子を挟むようにして配置される。このため、バイパス配線のパッケージ電源端子から入力されるノイズは第２の部分から半導体素子の電源配線に一旦入り、必ずＥＳＤ保護素子を通過するため、ノイズが内部回路に到達するよりも先にＥＳＤ保護素子により確実に吸収が行われる。
【００２１】
また、本発明の他の構成は、半導体素子を基板上に実装してなる半導体装置において、上記半導体素子は、複数の出力セルと、上記複数の全ての出力セルの各構成要素毎に電力を供給する電源配線と、静電気放電によるノイズから内部回路を保護するためのＥＳＤ保護素子とを備えており、上記基板は、バイパス配線を備えており、上記ＥＳＤ保護素子は、上記電源配線に設けられており、上記バイパス配線は、上記電源配線の少なくとも一つに対して、該電源配線に接続されるほぼ全ての出力セルの構成要素毎に接続端子を有しており、かつ、上記ＥＳＤ保護素子と接続されるための分岐配線を有していることを特徴としている。
【００２２】
上記の構成によれば、上記バイパス配線は、半導体素子を実装する基板上に形成されるため、半導体素子に形成される電源配線に比べ、大幅な低抵抗化を図ることができる。そして、上記バイパス配線が、上記電源配線に対して、該電源配線に接続される全ての出力セルの構成要素毎に接続端子を有していることにより、出力セルの構成要素が動作することにより流れる電流のほとんどは、バイパス配線により電源から供給される。したがって、従来、半導体素子に形成される電源配線において生じていた発熱を効果的に抑制することができる。また、バイパス配線は半導体素子上の配線よりも幅が広く表面積が大きいため、放熱も効率よく行われる。
【００２３】
さらに、上記構成では、上記バイパス配線は、上記ＥＳＤ保護素子と接続されるための分岐配線を有しているため、バイパス配線のパッケージ電源端子から入力されるノイズは該分岐配線を介してＥＳＤ保護素子により吸収が行われる。これにより、簡易な構成で、ノイズ対策を施すことができる。
【発明の効果】
【００２４】
本発明は、半導体素子を基板上に実装してなる半導体装置において、上記半導体素子は、複数の出力セルと、上記複数の全ての出力セルの各構成要素毎に電力を供給する電源配線と、静電気放電によるノイズから内部回路を保護するためのＥＳＤ保護素子とを備えており、上記基板は、バイパス配線を備えており、上記ＥＳＤ素子は、上記電源配線に設けられており、上記バイパス配線は、ＥＳＤ保護素子の前後で分離された第１の部分と第２の部分とからなり、上記バイパス配線の第１の部分は、ＥＳＤ保護素子から内部回路側にある第１接続点にて上記電源配線に接続されて上記内部回路へ延びるものであり、上記バイパス配線の第２の部分は、ＥＳＤ保護素子から電源パッド側にある第２接続点にて上記電源配線に接続されて上記第２接続点とパッケージ電源端子との間に形成され、上記電源配線の少なくとも一つに対して、該電源配線に接続されるほぼ全ての出力セルの構成要素毎に接続端子を有している構成である。
【００２５】
それゆえ、出力セルの構成要素が動作することにより流れる電流のほとんどは、低抵抗のバイパス配線により電源から供給され、従来、半導体素子に形成される電源配線において生じていた発熱を効果的に抑制することができるといった効果を奏する。また、バイパス配線は半導体素子上の配線よりも幅が広く表面積が大きいため、放熱も効率よく行われる。
【００２６】
さらに、バイパス配線のパッケージ電源端子から入力されるノイズは必ずＥＳＤ保護素子を通過するため、ノイズがＥＳＤ保護素子により確実に吸収される。
【００２７】
また、本発明の他の構成は、半導体素子を基板上に実装してなる半導体装置において、上記半導体素子は、複数の出力セルと、上記複数の全ての出力セルの各構成要素毎に電力を供給する電源配線と、静電気放電によるノイズから内部回路を保護するためのＥＳＤ保護素子とを備えており、上記基板は、バイパス配線を備えており、上記ＥＳＤ保護素子は、上記電源配線に設けられており、上記バイパス配線は、上記電源配線の少なくとも一つに対して、該電源配線に接続されるほぼ全ての出力セルの構成要素毎に接続端子を有しており、かつ、上記ＥＳＤ保護素子と接続されるための分岐配線を有している構成である。
【００２８】
それゆえ、出力セルの構成要素が動作することにより流れる電流のほとんどは、低抵抗のバイパス配線により電源から供給され、従来、半導体素子に形成される電源配線において生じていた発熱を効果的に抑制することができるといった効果を奏する。また、バイパス配線は半導体素子上の配線よりも幅が広く表面積が大きいため、放熱も効率よく行われる。
【００２９】
さらに、バイパス配線のパッケージ電源端子から入力されるノイズは該分岐配線を介してＥＳＤ保護素子により吸収が行われ、簡易な構成で、ノイズ対策を施すことができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態を示すものであり、液晶ドライバの概略的なレイアウトを示す図である。
【図２】本発明の他の実施形態を示すものであり、液晶ドライバの概略的なレイアウトを示す図である。
【図３】図２に示す液晶ドライバにおけるＥＳＤ保護素子の構成を示す回路図である。
【図４】図１に示す液晶ドライバにおけるＥＳＤ保護素子およびバイパス配線の構成を示す回路図である。
【図５】本発明の他の実施形態を示すものであり、液晶ドライバの概略的なレイアウトを示す図である。
【図６】図５に示す液晶ドライバにおけるＥＳＤ保護素子およびバイパス配線の構成を示す回路図である。
【図７】本発明の参考例を示すものであり、液晶ドライバの概略的なレイアウトを示す図である。
【図８】フィルムパッケージに上記液晶ドライバを実装した形状を示す平面図である。
【図９】上記液晶ドライバにおける電源配線の配線抵抗を考慮した回路図である。
【図１０】一般的なレイルトゥレイルのオペアンプ回路を示す回路図である。
【図１１】従来の液晶ドライバの概略的なレイアウトを示す図である。
【図１２】フィルムパッケージに従来の液晶ドライバを実装した形状を示す平面図である。
【図１３】バイパス配線を備えた従来の液晶ドライバの概略的なレイアウトを示す図である。
【図１４】フィルムパッケージにバイパス配線を備えた従来の液晶ドライバを実装した形状を示す平面図である。
【発明を実施するための形態】
【００３１】
本発明は、本願発明者が先に出願した特願2009-203100（２００９年９月２日出願、本願出願時点で未公開）を基本とするものであり、以下に参考例として特願2009-203100の構成を説明する。
【００３２】
〔特願2009-203100の構成〕
特願2009-203100の一実施形態について図７ないし図１０に基づいて詳細に説明すると以下の通りである。また、本実施の形態に用いる各工程の条件などは、通常の半導体装置の実装工程にて用いられている条件と同様であり、特段の場合を除いてその詳細は省略する。
【００３３】
図７に、本実施の形態に係る液晶ドライバ（ここでは、ソースドライバ）のレイアウトの概略図を示す。図７は、液晶ドライバである集積回路における出力セルの配置と電源配線の配置とを表す図である。
【００３４】
液晶ドライバには、液晶のソースラインを駆動するための出力セル１０１が多数配置されている。また、各出力セル１０１は、構成要素として、例えば、ラッチ回路１０２、レベルシフタ１０３、ＤＡＣ回路１０４、オペアンプ１０５、パッド１０６を有している。
【００３５】
出力セル１０１の各構成要素には電源を供給する必要があり、電源パッド１０８が集積回路の周辺に配置されており、出力セル１０１から電源パッド１０８までの配線が引き回されている。図７では電源パッド１０８を２個を設け、電源パッド１０８とオペアンプ１０５とを配線１０９ａにて接続している。同様に、配線１０９ｂで電源パッド１０８とＤＡＣ回路１０４とを接続し、配線１０９ｃで電源パッド１０８とレベルシフタ１０３とを別々に接続している。ラッチ回路１０２の電源は電源パッド１０８とは別であるので省略する。このように各構成要素で別々に電源供給の配線を行う。配線１０９ａ〜ｃは、液晶ドライバである集積回路。すなわち半導体素子内において形成された配線である。以上の構成は、図１１に示す従来の液晶ドライバと同じである。
【００３６】
図８は、フィルムパッケージに液晶ドライバを実装した形状を示す。図８に示す液晶ドライバは、フィルムパッケージ基材１１０上に液晶ドライバ１１３を搭載したものである。フィルムパッケージ基材１１０の一方の長辺に沿って出力端子１１１が形成されており、他方の長辺に沿って入力端子１１２が形成されている。また、入力端子１１２に含まれるパッケージの電源端子と、液晶ドライバ１１３における電源パッド１０８とは、配線１１４にて接続されている。図８において、その他の入力配線および出力配線は省略している。
【００３７】
さらに、図８の構成では、バイパス配線２０１がフィルムパッケージ基材１１０上の配線として追加されている。バンプ２０３は、フィルムパッケージ基材１１０に形成されたバイパス配線２０１と、液晶ドライバ１１３に形成された配線１０９を電気的に接続するためのバンプである。ここでは、オペアンプ１０５用の電源配線１０９ａに対して設けられたバイパス配線２０１を例示している。バイパス配線２０１は、入力端子１１２において、電源配線１１４と同じ電源入力端子に接続される。
【００３８】
本実施の形態における構成では、バンプ２０３は、全ての出力セル毎に設けられている。すなわち、液晶ドライバ１１３がｎ段の出力セルを有する場合、バンプ２０３もｎ個形成される。言い換えれば、バイパス配線２０１は、電源配線１０９ａに接続される全ての出力セルのオペアンプ１０５毎にバンプ２０３を有し、電源配線１０９ａと接続されている。これにより、各出力バッファの電源をバイパス配線２０１と接続する。但し、本発明においては、バイパス配線は、必ずしも全ての出力セルの構成要素毎に接続される必要は無く、一部であればバンプを有さない出力セルがあっても良い（バイパス配線がほぼ全ての出力セルの構成要素毎に接続されものであっても良い）。
【００３９】
図９は、図７，８における電源配線の配線抵抗を考慮した図である。オペアンプ１０２が動作することにより流れる電流Ｉのほとんどは、バイパス配線２０１により電源から供給される。これは、パッケージ上に形成されるバイパス配線２０１は、半導体素子である液晶ドライバ１１３内に形成される配線１０９ａよりも低抵抗であるためである。具体例として、バイパス配線２０１は、配線１０９ａの抵抗値の１／１０より小さい抵抗値になるように構成することもでき、バイパス配線２０１における発熱は少ない。また、バイパス配線２０１は集積回路上の配線よりも幅が広く表面積が大きいため、放熱も効率よく行われる。
【００４０】
本実施の形態では、上記バイパス配線による熱対策を、オペアンプの電源配線にのみ行っているが、液晶ドライバ上の全ての電源配線に実施することも可能である。しかしながら、図８に示すように、ほぼ全ての出力セルにバンプを形成する必要があり、バンプ形成によるチップサイズの増大がいくらか生じる。このため、特にスイッチングの電流が多い電源配線を選択して行うべきである。液晶ドライバの場合、出力のオペアンプのバッファ回路に行う事が有効である。また、オペアンプの場合、最終段の出力バッファの電源配線にのみ実施することも可能である。
【００４１】
図１０に、一般的なレイルトゥレイルのオペアンプ回路をしめす。尚、図１０におけるオペアンプ回路は、液晶ドライバにおいて一般的に用いられる周知の構成であるため、その全体についての詳細な説明は省略する。
【００４２】
液晶ドライバの場合、前述のように出力セルが細長いため、オペアンプの回路をトランジスタサイズの大きなトランジスタＱ１とトランジスタＱ２とに分けて、２段で構成することが多い。この場合、オペアンプの電源ＶＤＤを出力段のトランジスタＱ１およびＱ２に接続される電源ＶＤＤ２と、その他の電源ＶＤＤ１とに分けることになる。このような分割が行われた場合、上述したバイパス配線による熱対策を、液晶パネルの負荷を駆動する電源ＶＤＤ２に実施することにより効果が大きい。
【００４３】
さらに、本実施の形態における熱対策を行ったデバイスの測定結果例を下記表１に示す。尚、以下の結果において、デバイスＡ，Ｂは熱対策の実施を行っていない場合のデバイス（比較例）、デバイスＣは熱対策の実施を行ったデバイスである。また、デバイスＡ〜Ｃのサイズ比は、デバイスＡのチップサイズを１００とする場合、デバイスＢのチップサイズが５３、デバイスＣのチップサイズが４６である。測定結果を得るに当たっては、液晶ドライバにおいて、最も発熱が生じ易い表示パターンを表示する場合の駆動を行わせ、かつ、放熱対策を行わない場合に達した飽和温度を求めている。
【００４４】
【表１】
0005405283.tif 000002
【００４５】
上記表１に示すように、デバイスＡの発熱は１９０℃であるのに対して、デバイスＡと同等機能のデバイスＢでは２４０℃になった。ここで、デバイスＢは、デバイスＡと同等機能であるが、配線の微細化等によりチップサイズを縮小したものである。そのため、デバイスＢでは、微細化された配線で抵抗が増加し、発熱量が増加している。
【００４６】
さらに、デバイスＣは、デバイスＡ，Ｂと同等機能であるが、配線の微細化等によりチップサイズをデバイスＢよりもさらに縮小したものである。デバイスＣにおいて、本実施の形態の熱対策を行わなければ、デバイスＢ以上の温度になる事が予想されるが、本実施の形態の熱対策を行う事により発熱が抑えられ、デバイス温度の測定結果は１９０℃であった。
【００４７】
〔ＥＳＤ保護素子を設けた半導体装置の構成（参照例）〕
半導体装置は人体や製造工程における静電気放電（ＥＳＤ：Electrostatic discharge）により誤動作や破壊が起こる場合がある。このため、静電気放電によるノイズを除去し、内部回路を保護するためにＥＳＤ保護素子が設けられている。
【００４８】
図５に示す半導体装置では、図７に示す半導体装置において、さらに電源パッド１０８に対してＥＳＤ保護素子２０５が設けられた例である。このＥＳＤ保護素子２０５は電源パッド１０８のすぐ近くに設けられており、電源パッド１０８から侵入したＥＳＤノイズが、内部回路（図１の場合、レベルシフタ１０３、ＤＡＣ回路１０４、オペアンプ１０５）に到達する前に吸収する機能を備える。
【００４９】
ＥＳＤ保護素子２０５を回路図で表すと、図６のように示される。尚、図６は、ＥＳＤ保護素子２０５をダイオードで構成した場合であるが、ＥＳＤの保護素子としては、ダイオードの他にオフトランジスタ、パンチスルー現象を利用した素子、サイリスタ等が使用可能である。
【００５０】
ＥＳＤ保護素子２０５は、２つのダイオードＤ１およびＤ２にて構成されており、ダイオードＤ１は電源パッド１０８とＶＤＤとの間に接続される。また、ダイオードＤ２は基板電位と電源パッド１０８との間に接続される。尚、ダイオードＤ１に接続されるＶＤＤは、電源パッド１０８から入力される信号の電位より高いか、もしくは同じ電位の電源である。また、ダイオードＤ２に接続される基板電位は通常０Ｖであり、半導体装置の一番低い電位である。
【００５１】
上記構成のＥＳＤ保護素子２０５では、電源パッド１０８にＶＤＤより高い電位のノイズが侵入した場合には、ダイオードＤ１に順方向電流が流れノイズを吸収する。また、電源パッド１０８に基板電位より低い電位のノイズが侵入した場合、ダイオードＤ２に順方向電流が流れノイズを吸収する。
【００５２】
〔本願発明の構成〕
本発明の一実施形態について図面に基づいて詳細に説明すると以下の通りである。先ずは、図２に本発明に係る半導体装置の構成を示す。尚、図１の半導体装置において、図５に示す半導体装置と同一の構成については同一の部材番号を付し、詳細な説明を省略する。
【００５３】
本実施の形態に係る半導体装置は、バイパス配線２０１を有しているが、バイパス配線２０１に対してもＥＳＤ保護素子２０５を備える必要がある。このため、図２に示すように、バイパス配線２０１を分岐させ、半導体装置内のＥＳＤ保護素子２０５に接続できる構成とすることができる。図２の半導体装置において、バイパス配線２０１とＥＳＤ保護素子２０５との接続関係を回路図で表すと、図３のように示される。
【００５４】
但し、本実施の形態に係る半導体装置では、バイパス配線２０１は該半導体装置への電源供給による発熱を低減するために低抵抗の配線として備えられる。このため、図２に示す接続では、ＥＳＤ保護素子２０５の動作スピードが間に合わずに、ＥＳＤノイズが吸収される前に、内部回路に到達することも考えられる。
【００５５】
実際、図２に示す接続では、ＥＳＤ保護素子２０５が機能する前に、内部回路が破壊してしまうことも多い。尚、特殊な条件（保護素子の反応速度が非常に速い、バイパス配線が接続する先（内部回路）側に抵抗がある、内部回路のＥＳＤ耐量が非常にある等）の元では、図２に示す構成でも内部回路の保護も可能であり、この場合は、バイパス配線の接続が簡単になるといった効果がある。
【００５６】
上記不具合を解消するためには、図１に示すように、バイパス配線２０１をＥＳＤ保護素子２０５の前後で分離し、第１の部分２０１ａと第２の部分２０１ｂとすることが考えられる。すなわち、ＥＳＤ保護素子２０５の両側のノードにおいて、内部回路側のノードを第１接続点、電源パッド１０８側のノードを第２接続点とすれば、バイパス配線２０１の第１の部分２０１ａは、上記第１接続点にて半導体素子の電源配線１０９に接続され、内部回路へ延びる。また、バイパス配線２０１の第２の部分２０１ｂは、上記第２接続点とパッケージ電源端子との間に配置される。図１の半導体装置において、バイパス配線２０１とＥＳＤ保護素子２０５との接続関係を回路図で表すと、図４のように示される。
【００５７】
図１の構成では、バイパス配線２０１のパッケージ電源端子から入力されるノイズは第２の部分から半導体素子の電源配線１０９に一旦入り、必ずＥＳＤ保護素子２０５を通過するため、ノイズが内部回路に到達するよりも先にＥＳＤ保護素子２０５により吸収が行われる。
【００５８】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００５９】
本発明は、半導体装置において発熱を抑制することができ、例えば、液晶表示装置等の薄型表示装置の駆動回路に利用することができる。
【符号の説明】
【００６０】
１０１    出力セル
１０２    ラッチ回路
１０３    レベルシフタ（出力セルの構成要素）
１０４    ＤＡＣ回路（出力セルの構成要素）
１０５    オペアンプ（出力セルの構成要素）
１０６    パッド
１０８    電源パッド
１０９ａ〜１０９ｃ    電源配線
１１０    フィルムパッケージ基材１１０
１１３    液晶ドライバ（半導体素子）
２０１    バイパス配線
２０３    バンプ（接続端子）
【図１】
0005405283.tif 000003
【図２】
0005405283.tif 000004
【図３】
0005405283.tif 000005
【図４】
0005405283.tif 000006
【図５】
0005405283.tif 000007
【図６】
0005405283.tif 000008
【図７】
0005405283.tif 000009
【図８】
0005405283.tif 000010
【図９】
0005405283.tif 000011
【図１０】
0005405283.tif 000012
【図１１】
0005405283.tif 000013
【図１２】
0005405283.tif 000014
【図１３】
0005405283.tif 000015
【図１４】
0005405283.tif 000016