(57)【特許請求の範囲】
【請求項１】
半導体基板の裏面に臨む範囲に形成されている第１導電型のドレイン領域と、
半導体基板の表面に臨む範囲のうちの中心部分に形成されている第２導電型のチャネル領域と、
半導体基板の表面に臨む範囲のうちの周辺部分に形成されている第２導電型のリサーフ領域と、
チャネル領域の表面に臨む範囲内に形成されている第１導電型のソース領域と、
ソース領域に接する位置において半導体基板の表面から伸びてチャネル領域を貫通して半導体基板の裏面側に存在している第１導電型の半導体領域に達している複数本のトレンチと、
トレンチの壁面を覆っているゲート絶縁膜と、
ゲート絶縁膜に覆われた状態でトレンチ内に収容されている導電性のゲート領域と、
ドレイン領域に導通しているドレイン電極と、
チャネル領域とソース領域に導通しているとともにゲート領域から絶縁されているソース電極と、
リサーフ領域の表面を覆っている絶縁膜と、
ゲート領域に導通しているとともに前記絶縁膜の表面に形成されている導電膜とを備えており、
前記複数本のトレンチは相互に平行に配置されており、
前記複数本のトレンチの長手方向の端部が同一直線上に揃っており、
チャネル領域の不純物濃度はリサーフ領域の不純物濃度よりも濃く、
隣接する一対のトレンチのピッチ間において、チャネル領域の少なくとも一部が前記直線よりも半導体基板の周辺側に張り出しており、
チャネル領域とリサーフ領域の境界線が、隣接するトレンチ間においてトレンチから離れた部分では前記直線よりも周辺側に変位し、トレンチに接する部分では前記直線よりも中心側に変位している櫛歯状であることを特徴とする半導体装置。
【請求項２】
チャネル領域とリサーフ領域の境界線のパターンと、ゲート領域に導通している導電膜のパターンが一致していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
請求項２に記載の半導体装置の製造方法であり、
第２導電型不純物の注入範囲を規制してチャネル領域の形成範囲を規制するマスクと、ゲート領域に導通している導電膜の形成範囲を規制するマスクに、共通のマスクを利用することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１電極と第２電極とゲート電極を備えており、第１電極に第２電極よりも高電位が印加されている条件ではゲート電極の電位によって第１電極と第２電極間の導通と不導通が切換えられとともに、第２電極に第１電極よりも高電位が印加されている条件では第２電極から第１電極に電流が流れる半導体装置に関する。
例えば縦型のｎチャネルＭＯＳは、通常、裏面電極（ドレイン電極）に表面電極（ソース電極）よりも高電位が印加されている条件で用いる。この場合、ゲート電極にオン電位を加えると裏面電極と表面電極間が導通して電流が流れ、ゲート電極にオン電位を加えないと裏面電極と表面電極間が導通せず、電流が流れない。表面電極に裏面電極よりも高電位が印加されると、ｎチャネルＭＯＳが内蔵しているダイオードに順方向電圧が印加されることになり、表面電極から裏面電極に電流が流れる。以上において表面とは、ゲート電極が形成されている側をいう。
例えば縦型のｐチャネルＭＯＳは、通常、表面電極（ソース電極）に裏面電極（ドレイン電極）よりも高電位が印加されている条件で用いる。この場合、ゲート電極にオン電位を加えると表面電極と裏面電極間が導通して電流が流れ、ゲート電極にオン電位を加えないと表面電極と裏面電極間が導通せず、電流が流れない。裏面電極に表面電極よりも高電位が印加されると、ｐチャネルＭＯＳが内蔵しているダイオードに順方向電圧が印加されることになり、裏面電極から表面電極に電流が流れる。上記においても表面とは、ゲート電極が形成されている側をいう。
ｎチャネルＭＯＳの場合には、裏面電極（ドレイン電極）を第１電極といい、表面電極（ソース電極）を第２電極といい、ｐチャネルＭＯＳの場合には、裏面電極（ドレイン電極）を第２電極といい、表面電極（ソース電極）を第１電極ということにすると、ｎチャネルＭＯＳもｐチャネルＭＯＳも、第１電極に第２電極よりも高電位が印加されている条件ではゲート電極の電位によって第１電極と第２電極間の導通と不導通が切換えられ、第２電極に第１電極よりも高電位が印加されている条件では第２電極から第１電極に電流が流れる。
本発明は、この種の半導体装置、すなわち、スイッチング機能とダイオード機能を併せ持っており、ダイオード構造に順方向電圧が印加される場合には導通し、ダイオード構造に逆方向電圧が印加される場合にはスイッチング機能が作用する半導体装置に関する。
【０００２】
ゲート電極の電位によって第１電極と第２電極間の導通と不導通が切換えられるスイッチング用半導体装置の場合、ゲート電極にオン電圧を印加しない限り、第１電極と第２電極間に高い電圧が印加されても、第１電極と第２電極間の絶縁状態が破られないだけの耐圧を必要とする。
その耐圧を向上させる各種の技術が提案されている。特許文献1には、複数本のトレンチゲートが相互に平行に伸びている構造が開示されている。この場合、ゲート電極にオン電圧を印加しない場合、最も外側に位置するトレンチゲートの底面近傍で電界集中が発生する。すなわち、トレンチゲート電極にオン電圧を印加しない状態でドレイン電極とソース電極間に印加する電圧を増大させていくと、最も外側に位置するトレンチゲートの底面近傍で絶縁が破られる。そこで、特許文献１の技術では、最も外側に位置するトレンチゲートの底面近傍をｐ型領域で覆う構造を提案している。この半導体装置はｎチャネルＭＯＳであり、チャネル領域と同じ導電型の領域で、最も外側に位置するトレンチゲートの底面近傍を覆う。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１６６１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えばｎチャネルＭＯＳのように、ドレイン電極にソース電極よりも高電位が印加されている条件ではゲート電極の電位によってドレイン電極とソース電極間の導通と不導通が切換えられとともに（すなわちスイッチング機能を備えているとともに）、ソース電極にドレイン電極よりも高電位が印加されている条件ではソース電極からドレイン電極に電流が流れる（すなわちダイオード構造を備えている）半導体装置を利用すると、インバータ回路に用いる部品数を低減することができる。スイッチング用の半導体装置が内蔵しているダイオード構造を環流ダイオードに利用できるからである。スイッチング用の半導体装置とは別にダイオードを実装する必要がなくなる。
同様に、ｐチャネルＭＯＳのように、ソース電極にドレイン電極よりも高電位が印加されている条件ではゲート電極の電位によってソース電極とドレイン電極間の導通と不導通が切換えられとともに（すなわちスイッチング機能を備えているとともに）、ドレイン電極にソース電極よりも高電位が印加されている条件ではドレイン電極からソース電極に電流が流れる（すなわちダイオード構造を備えている）半導体装置を利用しても、インバータ回路に用いる部品数を低減することができる。スイッチング用の半導体装置が内蔵しているダイオード構造を環流ダイオードに利用でき、スイッチング用の半導体装置とは別にダイオードを実装する必要がなくなる。
【０００５】
図３〜図６は、４個のスイッチング用半導体装置ＳＷ１〜ＳＷ４と、４個のダイオードＤｐ１〜Ｄｐ4を組み合わせて構成したインバータ回路１１を示している。インバータ回路１１は、直流電源から単相交流電力を生成する回路であり、直流電源１２と誘導性負荷Ｌに接続して利用する。
【０００６】
図３の場合、ｎチャネルのスイッチング用半導体装置ＳＷ１〜ＳＷ４を用いており、直流電源１２の高電圧側の端子に、スイッチング用半導体装置ＳＷ１、ＳＷ３のドレインが接続されている。直流電源１２の低電圧側の端子に、スイッチング用半導体装置ＳＷ２、ＳＷ４のソースが接続されている。スイッチング用半導体装置ＳＷ１のソースとスイッチング用半導体装置ＳＷ２のドレインは、接続点Ｊ１を介して誘導性負荷Ｌの一方の端子に接続されている。スイッチング用半導体装置ＳＷ３のソースとスイッチング用半導体装置ＳＷ４のドレインは、接続点Ｊ２を介して誘導性負荷Ｌの他方の端子に接続されている。
ダイオードＤｐ１はスイッチング用半導体装置ＳＷ１に並列に接続されている。ダイオードＤｐ１は、スイッチング用半導体装置ＳＷ１のソースにドレインよりも高電圧が印加されたときに、ダイオードＤｐ１に電流が流れる方向に接続されている。他のダイオードＤｐ２〜Ｄｐ４と、スイッチング用半導体装置ＳＷ２〜ＳＷ４の関係も同様である。
【０００７】
図３は、第１の状態におけるインバータ回路１１の作動の様子を示す説明図である。図５は、第２の状態におけるインバータ回路１１の作動の様子を示す説明図である。インバータ回路１１は、第１の状態と第２の状態を交互に切り替えることによって、直流電力を交流電力に変換することができる。第１の状態は、スイッチング用半導体装置ＳＷ１とスイッチング用半導体装置ＳＷ４がオン状態で、スイッチング用半導体装置ＳＷ２とスイッチング用半導体装置ＳＷ３がオフ状態となっている状態である。第１の状態のインバータ回路１１では、直流電源１２の正極から流れ出た電流は、オン状態のスイッチング用半導体装置ＳＷ１と、接続点Ｊ１と、誘導性負荷Ｌと、接続点Ｊ２と、オン状態のスイッチング用半導体装置ＳＷ４を経由して直流電源１２の負極に戻る。
【０００８】
図４は、第１の遷移状態におけるインバータ回路１１の作動の様子を示す。第１の遷移状態では、スイッチング用半導体装置ＳＷ２とスイッチング用半導体装置ＳＷ３はオフ状態に維持され、スイッチング用半導体装置ＳＷ１とスイッチング用半導体装置ＳＷ４がターンオフされる。第１の状態と第２の状態の間に、４個のスイッチング用半導体装置ＳＷ１〜ＳＷ４の全てがターンオフされた遷移状態を挟むのは、インバータ回路１１が短絡状態となる状態を防止するためである。
【０００９】
第１の遷移状態では、誘導性負荷Ｌのインダクタンスによって、誘導性負荷Ｌに流れる電流を維持するような起電力が発生する。その起電力によって、誘導性負荷Ｌから、接続点Ｊ２と、順方向のダイオードＤｐ３と、直流電源１２と、順方向のダイオードＤｐ２と、接続点Ｊ１を経て、誘導性負荷Ｌに戻る環流電流が流れる。環流電流によって直流電源１２は充電される。また、ダイオードＤｐ３とダイオードＤｐ２が環流電流を流す方向に挿入されていることから、スイッチング用半導体装置ＳＷ１〜ＳＷ４に過大な電圧が印加されることがない。
【００１０】
環流ダイオードＤｐ１〜Ｄｐ４がないと、スイッチング用半導体装置ＳＷ１〜ＳＷ４をターンオフしたときにスイッチング用半導体装置ＳＷ１〜ＳＷ４に過大な電圧が作用してしまう。ダイオードとスイッチング機能を併せ持つ半導体装置１０を利用すると、スイッチング用半導体装置の他にダイオードを実装する必要がなくなる。ダイオードとスイッチング機能を併せ持つ半導体装置１０を利用すると、少ない部品数でインバータ回路１１を実現することができる。
【００１１】
図５は、第２の状態におけるインバータ回路１１の作動の様子を示す説明図である。第２の状態では、スイッチング用半導体装置ＳＷ１とスイッチング用半導体装置ＳＷ４がオフ状態に維持され、スイッチング用半導体装置ＳＷ２とスイッチング用半導体装置ＳＷ３がターンオンされる。第２の状態のインバータ回路１１では、直流電源１２の正極から流れ出た電流は、オン状態のスイッチング用半導体装置ＳＷ３と、接続点Ｊ２と、誘導性負荷Ｌと、接続点Ｊ１と、オン状態のスイッチング用半導体装置ＳＷ２を経由して直流電源１２の負極に戻る。
【００１２】
図６は、図４の状態から図５の状態に切換わった直後の様子を示している。この状態では、それ以前（図４参照）には順方向の電圧が印加されていたダイオードＤｐ２とＤｐ３に逆方向の電圧が印加される。この結果、順方向電流が流れていた間に半導体領域に蓄積されていたキャリアが引き抜かれ、それまでとは逆向きの電流(リカバリ電流という)が流れる。リカバリ電流は、正孔がソース電極に引き抜かれることで流れる。
【００１３】
図７は、半導体装置１０のダイオードＤｐに流れる電流の大きさを示す図である。図７のオン状態は、例えば図４に示すように、ダイオードＤｐに順方向の電流が流れる状態を示している。タイミングｔ０は、図４の状態から図５の状態に切換わったタイミングを示している。それ以降は、ダイオードＤｐを順方向に流れる電流値は減少し、タイミングｔ１ではダイオードＤｐを流れる電流がゼロとなる。タイミングｔ１以降は、逆方向に電流が流れ始め、その電流値が増大していく。タイミングｔ１以降に流れる逆方向の電流をリカバリ電流という。半導体装置１０が正常に作動すれば、やがてリカバリ電流は減少し、最終的にはゼロに落ち着く。しかしながら、リカバリ電流が増大し続け、半導体装置１０が破壊されることもある。
【００１４】
前記したように、特許文献1などにスイッチング用半導体装置の耐圧を向上させる技術が開示されている。しかしながら、従来の耐圧向上技術は、ゲート電極にオン電圧を印加しない状態でドレイン電極とソース電極間を絶縁状態に維持できる最大電圧を上昇させる技術であり、半導体装置に過大なリカバリ電流が流れることを防止し、過大なリカバリ電流によって半導体装置が破壊されるのを防止するものでない。
【００１５】
本発明は上述の課題を解決するために創作されたものであり、半導体装置に作り込まれているダイオード構造を環流ダイオードに利用する用い方をした場合に、過大なリカバリ電流が流れることを防止し、過大なリカバリ電流によって半導体装置が破壊されることを防止する技術を提供する。
【００１６】
本発明を創作するために、発明者らは既存の半導体装置を利用した場合に、過大なリカバリ電流が流れる原因を研究した。その結果、最大の問題は、トレンチゲート電極の長手方向の端部の外側にあることを見出した。
図２と図８は、ダイオード構造を内在している既存のスイッチング用半導体装置のトレンチゲート電極の長手方向の端部の近傍を斜視した図である。図８では、明瞭化のためにチャネル領域２３を透明なものとしている。図２でも図８でも、ソース電極とゲート電極の図示を省略している。図８では、図示の明瞭化のために、トレンチゲート領域２１と導電膜ＦＰ０とが分離されているが、図２に示すように、両者は、ポリシリコン等で一体的に形成されている。導電膜ＦＰｏは、トレンチゲート領域２１とゲート電極パッド（図１のＧ参照）を導通させる配線であり、フィールドプレートとしても機能する。
【００１７】
図８において、参照番号８０２はドレイン電極であり、ｎ型半導体基板８１０の裏面に形成されている。参照番号３２はｎ＋型のドレイン領域であり、ｎ型半導体基板８１０の裏面に臨む範囲に形成されており、ドレイン電極８０２に導通している。透明化されている範囲２３はｐ−型チャネル領域であり、半導体基板８１０の表面に臨む範囲のうちの中心部分に形成されている。参照番号ＲＳｏはｐ−−型のリサーフ領域であり、半導体基板８１０の表面に臨む範囲のうちの周辺部分（チャネル領域２３の外側を一巡する範囲）に形成されている。ｎ型半導体基板８１０のうちのドレイン領域３２でもチャネル領域２３でもリサーフ領域ＲＳｏでもない領域は、ｎ−型ドリフト領域である。ｎ型半導体基板８１０の裏面側、すなわちチャネル領域２３とリサーフ領域ＲＳｏの裏面側には、ｎ型半導体領域３１，３２が存在している。
【００１８】
図示８２０は複数本のトレンチであり、半導体基板８１０の表面から伸びており、チャネル領域２３を貫通してドリフト領域３１に達している。参照番号２２はトレンチ８２０の壁面を覆っているゲート絶縁膜であり、参照符号２１はゲート絶縁膜２２で覆われた状態でトレンチ８２０内に収容されている導電性のゲート領域である。参照番号２５は、トレンチ８２０に接するとともにチャネル領域２３の表面に臨む範囲に形成されているｎ＋型ソース領域であり、図示しないソース電極に導通している。ソース電極は図示しない絶縁膜によってゲート領域２１から絶縁されており、ｐ型チャネル領域２３とｎ型ソース領域２５に導通している。ソース電極とｐ−型チャネル領域２３の導通を確保するために、ｐ+型チャネルコンタクト領域２４が形成されている。ゲート領域２１は、導電膜ＦＰ０によって図示しないゲート電極パッド(図１のＧ)に導通している。導電膜ＦＰ０は、図示しない絶縁膜によってリサーフ領域ＲＳｏとチャネル領域２３から絶縁されている。
【００１９】
ｐ−型チャネル領域２３の不純物濃度は、ｐ−−型リサーフ領域ＲＳoの不純物濃度よりも濃い。複数本のトレンチ８２０は相互に平行に配置されており、複数本のトレンチの長手方向の端部は、同一直線８２２上に揃っている。複数本のトレンチ８２０の長手方向の端部が揃っている直線８２２は、ｐ型チャネル領域２３とｐ型リサーフ領域ＲＳoの境界線８２４よりも周辺側に位置している。すなわち、トレンチ８２０の長手方向の端部は、ｐ型リサーフ領域ＲＳo内に侵入している。
【００２０】
図９は、リカバリ電流を解析した回路構成を示す。図示Ｌｗは回路配線の寄生インダクタンス成分を示す。図示Ｌは、誘導性負荷を示す。図示ＳＷはスイッチング用半導体装置のスイッチ部に相当する。ここでは、スイッチング用半導体装置とダイオードを並列に接続した回路と同等な回路を実現するために、導通すれば双方向に流れるスイッチとした。双方向に流れるスイッチであれば、ダイオードと直列に接続しても、スイッチング用半導体装置とダイオード装置を並列に接続した回路と同等に動作する。図示Ｄｐｃは、ｎ型半導体基板８１０とｐ型チャネル領域２３で構成されるダイオードを示し、図示Ｄｐｐは、ｎ型半導体基板８１０とｐ型リサーフ領域ＲＳoで構成されるダイオードを示している。二つのダイオード構造はＤｐｃとＤｐｐは並列に接続されている。
【００２１】
図９の回路は、以下の作動を模擬する。スイッチング用半導体装置ＳＷのスイッチ部がオンされていると、誘導性負荷Ｌに電流が流れる。次に、スイッチング用半導体装置ＳＷのスイッチ部がオフされると、誘導性負荷Ｌのインダクタンスによって電圧が発生し、スイッチング用半導体装置に内在している寄生ダイオードＤｐｃ、Ｄｐｐに順方向電流が流れる。これにより、２つの寄生ダイオードＤｐｃ、Ｄｐｐにキャリアが蓄積されることになる。その後に、スイッチング用半導体装置ＳＷのスイッチング部が再度オンされると、寄生ダイオードＤｐｃ、Ｄｐｐに蓄積されていたキャリアがそれまでとは逆方向に放出され、２つの寄生ダイオードＤｐｃ、Ｄｐｐにリカバリ電流ＩＲが流れる。
【００２２】
図１０の（ａ）は、ｎ型半導体基板８１０とｐ型リサーフ領域ＲＳoで構成されるダイオードＤｐｐを流れるリカバリ電流ＩＲＰを示し、図１０の（ｂ）は、ｎ型半導体基板８１０とｐ型チャネル領域２３で構成されるダイオードＤｐｃを流れるリカバリ電流ＩＲＣを示している。図示の矢印はリカバリ電流によってスイッチング用半導体装置ＳＷが破壊され始めるタイミングを示している。研究の結果、既存の半導体装置では、ｎ型半導体基板８１０とｐ型リサーフ領域ＲＳoで構成されるダイオードＤｐｃを流れるリカバリ電流ＩＲＰが過大になるためにスイッチング用半導体装置ＳＷが破壊されることが判明した。
【００２３】
図１１は、既存のスイッチング用半導体装置の解析対象の範囲Ｕを示す説明図である。範囲Ｕは、リカバリ破壊の発生が想定されている場所を含む範囲である。リカバリ電流ＩＲ（正孔電流）は、範囲Ｕにおいて、不純物濃度が１０１６ｃｍ−３程度のｐ−−リサーフ領域ＲＳ０から不純物濃度が１０１７ｃｍ−３程度のＰ−ｃｈチャネル領域２３を経由して不純物濃度が１０１９ｃｍ−３程度のＰ＋チャネルコンタクト領域２４に流れる。このように、リカバリ電流ＩＲの経路においては、ｐ−−リサーフ領域ＲＳ０の不純物濃度が最も小さいので、ここに電位分布を生じ、大きな電界が発生しやすいことがわかる。
【００２４】
図１２〜図１４は、図２と図８と図１１に示す既存のスイッチング用半導体装置ＳＷを用いて図９の回路を構成した場合に、スイッチング用半導体装置ＳＷに生じる現象を解析した結果を示す。図１２〜図１４において、（ａ）はスイッチング用半導体装置ＳＷに生じる電界分布Ｆｄ０Ｓ１を示し、（ｂ）は正孔電流分布Ｈｄ０Ｓ１を示し、（ｃ）は衝突電離分布Ｉｄ０Ｓ１を示している。
また図１２は図８の深さＳ１における解析結果を示し、図１３は深さＳ２における解析結果を示し、図１４は深さＳ３における解析結果を示している。
【００２５】
図１２（ａ）の電界分布Ｆｄ０Ｓ１から分かるように、半導体基板８１０の表面近傍では、トレンチゲート２１の長手方向の端部の角ＧＣの外側近傍のｐ−−リサーフ領域Ｒｓｏに電界集中部Ａが発生し、ｐ−−リサーフ領域ＲＳ０とＰ−ｃｈチャネル領域２３の境界であるＰ−／Ｐ−ｃｈ境界に電界集中部Ｂが発生する。
【００２６】
図１２（ｂ）の正孔電流分布Ｈｄ０Ｓ１から分かるように、正孔電流は、トレンチゲート２１の長手方向の端部の角ＧＣの外側近傍の電界集中部Ａに集中するとともに、Ｐ−／Ｐ−ｃｈ境界に向かっては分散している。電界集中部Ａに正孔電流が集中するのは、トレンチゲート２１の長手方向の端部よりも外側の範囲に位置しているｐ−−リサーフ領域ＲＳ０に蓄積されていた正孔が、フィールドプレートＦＰｏに沿って流れた後に、トレンチゲート２１に沿って流れようとするからである。またリカバリ電流がＰ−／Ｐ−ｃｈ境界に向かって分散するのは、Ｐ−／Ｐ−ｃｈ境界からＰ−ｃｈチャネル領域２３にリカバリ電流が吸引されるからである。
【００２７】
衝突電離は、半導体に高電界を印加した場合に、キャリアが半導体を構成する原子に衝突しイオン化させると同時に、複数のキャリアを作り出す現象である。この連鎖反応において、正のフィードバックが働くと雪崩降伏（アヴァランシェ・ブレークダウン）が発生して破壊に至ることになる。衝突電離分布Ｉｄ０Ｓ１は、電界強度と正孔電流密度の積が大きい位置ほど激しくなる。図１２（ｃ）の衝突電離分布Ｉｄ０Ｓ１から分かるように、トレンチゲート２１の長手方向の端部の角ＧＣの外側近傍の電界集中部Ａにおいて、激しい衝突電離（ｉｍｐａｃｔ  ｉｏｎｉｚａｔｉｏｎ）が発生する。電界集中部Ａは、電界が集中するとともに正孔電流が集中する領域となっているからである。
【００２８】
図１３は、図８の深さＳ２における解析結果を示す説明図である。電界は、深さＳ１での電界分布Ｆｄ０Ｓ１とほぼ同様の分布となっている。一方、正孔電流は、図１３（ｂ）の正孔電流分布Ｈｄ０Ｓ２から分かるように、リカバリ電流の集中度が小さくなっている。このように、リカバリ電流の集中度が小さくなっているのは、深さＳ２の方が深さＳ１よりもフィールドプレートＦＰ０から離れているからである。フィールドプレートＦＰ０は接地電位となっているので、正孔電流はフィールドプレートの近傍に吸引され、深さＳ１における正孔電流の集中度を大きくする。
【００２９】
図１３(ｃ)の衝突電離分布Ｉｄ０Ｓ２から分かるように、衝突電離がトレンチゲート２１の端部の角ＧＣの外側近傍の電界集中部Ａにおいて発生している。ただし、正孔電流の集中が小さくなっているので、雪崩降伏（アヴァランシェ・ブレークダウン）の程度は低減されている。
【００３０】
図１４は、図８の深さＳ３における解析結果を示す説明図である。深さＳ３では、ｎ−型ドリフト領域３１に近づくので、Ｐ−ｃｈチャネル領域２３とＮ＋ソース領域２５の境界やＰ−／Ｐ−ｃｈ境界の近傍に強電界領域が発生している。一方、正孔電流は、正孔電流分布Ｈｄ０Ｓ３から分かるように、トレンチゲート２１に沿って流れるが、集中の程度がさらに小さくなっている。このように、深さＳ３では、正孔電流の経路と強電界領域の位置が相違するので、トレンチゲート２１の端部の角ＧＣの近傍において衝突電離が発生しているものの雪崩降伏は発生していない。
【００３１】
このように、既存の半導体装置１０では、比較的に電流が流れにくくて強い電界が発生しやすいｐ−−リサーフ領域ＲＳ０において、正孔電流の集中と電界の集中が重なって発生する領域（電界集中部Ａ）が存在するので、その集中部で半導体装置が破壊する原因となる雪崩降伏（アヴァランシェ・ブレークダウン）が発生しやすいことがわかった。
【００３２】
本発明は、上記の解析から創作されたものであり、正孔電流が集中する箇所と電界強度が増大する箇所が重ならないようにし、もってアヴァランシェ・ブレークダウンの発生を防止できる半導体構造を提供する。
【００３３】
上記の説明では「既存の半導体装置１０」という用語を使用した。これは発明者が認識している既知技術という意味であり、特許法で定める従来技術であることを意味しない。研究現場では既知とされている技術が、特許法で定める従来技術でないこともある。既存といっても法が定める従来技術であることを認めるものではない。
【課題を解決するための手段】
【００３４】
本明細書に開示されている半導体装置は、半導体基板の裏面に臨む範囲に形成されている第１導電型のドレイン領域と、半導体基板の表面に臨む範囲のうちの中心部分に形成されている第２導電型のチャネル領域と、半導体基板の表面に臨む範囲のうちの周辺部分に形成されている第２導電型のリサーフ領域と、チャネル領域の表面に臨む範囲内に形成されている第１導電型のソース領域と、ソース領域に接する位置において半導体基板の表面から伸びてチャネル領域を貫通して半導体基板の裏面側に存在している第１導電型の半導体領域に達している複数本のトレンチと、トレンチの壁面を覆っているゲート絶縁膜と、ゲート絶縁膜に覆われた状態でトレンチ内に収容されている導電性のゲート領域と、ドレイン領域に導通しているドレイン電極と、チャネル領域とソース領域に導通しているとともにゲート領域から絶縁されているソース電極と、リサーフ領域の表面を覆っている絶縁膜と、ゲート領域に導通しているとともに絶縁膜の表面に形成されている導電膜とを備えている。
複数本のトレンチは相互に平行に配置されており、複数本のトレンチの長手方向の端部が同一直線上に揃っており、チャネル領域の不純物濃度はリサーフ領域の不純物濃度よりも濃い。しかも、隣接する一対のトレンチのピッチ間において、チャネル領域の少なくとも一部が、前記直線（トレンチの長手方向の端部が揃っている直線）よりも半導体基板の周辺側に張り出している。
【００３５】
ｎチャネル型の半導体装置である場合は、第１導電型がｎであり、第２導電型がｐである。ｎチャネル型の半導体装置の場合には、ｎ型ドレイン領域にｎ型ソース領域よりも高電位が印加されている状態ではゲート領域の電位によってドレイン領域とソース領域が導通している状態と絶縁されている状態が切換えられる。ｐ型チャネル領域にｎ型ドレイン領域によりも高電位が印加されると、チャネル領域からドレイン領域に電流が流れる。この半導体装置は、スイッチ部とダイオード部を内蔵している。この半導体装置を用いてインバータ回路を構成すると、スイッチング用半導体装置の他に環流ダイオードを用意する必要がない。
ｐチャネル型の半導体装置である場合は、第１導電型がｐであり、第２導電型がｎである。ｐチャネル型の半導体装置の場合には、ｐ型ソース領域にｐ型ドレイン領域よりも高電位が印加されている状態ではゲート領域の電位によってソース領域とドレイン領域が導通している状態と絶縁されている状態が切換えられる。ｐ型ドレイン領域にｎ型チャネル領域によりも高電位が印加されると、ドレイン領域からチャネル領域に電流が流れる。この半導体装置は、スイッチ部とダイオード部を内蔵している。この半導体装置を用いてインバータ回路を構成すると、スイッチング用半導体装置の他に環流ダイオードを用意する必要がない。
【００３６】
半導体基板の深部領域とリサーフ領域で構成されるダイオードにリカバリ電流が流れる場合は、リサーフ領域からチャネル領域にキャリアが移動する。既存の半導体装置では、リサーフ領域をチャネル領域に向けて移動するキャリアが、トレンチゲートの長手方向の端部における角の外側近傍に集中する。このキャリア集中箇所が同時に電界集中箇所でもあることから、既存の半導体装置ではリカバリ電流が流れるときに、アヴァランシェ・ブレークダウンが発生しやすい。
【００３７】
本発明の半導体装置は、隣接する一対のトレンチのピッチ間において、チャネル領域の少なくとも一部が、複数本のトレンチの長手方向の端部が揃っている直線よりも周辺側に張り出している。この場合、キャリアがトレンチゲートの長手方向の端部における角の外側近傍に集中するのに先立って、それよりも周辺側に張り出しているチャネル領域に流れこむ。この結果、キャリアがトレンチゲートの長手方向の端部における角の外側近傍に集中することがない。この結果、本発明の半導体装置によると、キャリア集中箇所と電界集中箇所が重ならず、アヴァランシェ・ブレークダウンの発生を抑制する。
ゲート領域に導通している導電膜は、フィールドプレートを兼用していてもよい。あるいは、ゲート領域に導通している導電膜の他に、フィールドプレートが形成されていてもよい。
【００３８】
上記の半導体装置では、隣接する一対のトレンチのピッチ間において、チャネル領域の少なくとも一部が、複数本のトレンチの長手方向の端部が揃っている直線よりも周辺側に張り出していればよい。そのひとつの例には、チャネル領域とリサーフ領域の境界線が直線であり、その直線が複数本のトレンチの長手方向の端部が揃っている直線よりも周辺側に位置しているパターンを例示することができる。
【００３９】
それに対して、隣接する一対のトレンチのピッチ間において、チャネル領域の一部が、複数本のトレンチの長手方向の端部が揃っている直線よりも中心側に引き込まれていてもよい。
例えば、チャネル領域とリサーフ領域の境界線が、隣接するトレンチ間においてトレンチから離れた部分では前記直線よりも周辺側に変位し、トレンチに接する部分では前記直線よりも中心側に変位している櫛歯状であってもよい。
【００４０】
この場合、チャネル領域とリサーフ領域の境界線のパターンと、ゲート領域に導通している導電膜のパターンが一致していることが好ましい。
【００４１】
チャネル領域とリサーフ領域の境界線のパターンと、ゲート領域に導通している導電膜のパターンが一致している場合、第２導電型不純物の注入範囲を規制してチャネル領域の形成範囲を規制するマスクと、ゲート領域に導通している導電膜（フィールドプレートを兼用していてもよいし、兼用していなくてもよい）の形成範囲を規制するマスクに、共通のマスクを利用することができる。
【発明の効果】
【００４２】
本発明の半導体装置は、スイッチング構造とダイオード構造を併せ持っており、少ない部品数でインバータ回路を構成することができる。本発明の半導体装置は、ダイオード構造をリカバリ電流が流れる際に、キャリア集中部と電界集中部が重なることがなく、半導体装置の破壊の原因となるアヴァランシェ・ブレークダウンの発生を抑制することができる。
また、チャネル領域とリサーフ領域の境界線が、トレンチから離れた部分ではトレンチの長手方向の端部が揃っている直線よりも周辺側に変位し、トレンチに接する部分ではトレンチの長手方向の端部が揃っている直線よりも中心側に変位している櫛歯状であると、チャネル領域とリサーフ領域の境界線のパターンとゲート領域に導通している導電膜のパターンを一致させることができ、チャネル領域の形成用マスクとゲート配線の形成用マスクを兼用することができる。半導体装置の製造プロセスが簡単化される。
【図面の簡単な説明】
【００４３】
【図１】既存の半導体装置１０の平面図の概要を示す。
【図２】既存の半導体装置１０の構造の一部（領域Ｚ）を示す拡大断面図。
【図３】第１の状態におけるインバータ回路１１の作動の様子を示す説明図。
【図４】第１の遷移状態におけるインバータ回路１１の作動の様子を示す説明図。
【図５】第２の状態におけるインバータ回路１１の作動の様子を示す説明図。
【図６】第２の遷移状態におけるインバータ回路１１の作動の様子を示す説明図。
【図７】既存の半導体装置１０の寄生ダイオードに流れるリカバリ電流を、正常時と破壊時で対比して示す図。
【図８】既存の半導体装置１０の周辺領域の近傍においてチャネル領域を透過させた状態を示す内部透視図。
【図９】解析に用いたスイッチング用半導体装置と外部回路を含む等価回路を示す配線図。
【図１０】既存の半導体装置１０の寄生ダイオードに流れるリカバリ電流を、中心部分と周辺部分に分けて示す図。（ａ）は中心部分を流れるリカバリ電流であり、（ｂ）は周辺部分を流れるリカバリ電流である。
【図１１】既存の半導体装置１０の解析対象範囲Ｕを示す説明図。
【図１２】既存の半導体装置１０の深さＳ１（図８）における解析結果を示す説明図。
【図１３】既存の半導体装置１０の深さＳ２（図８）における解析結果を示す説明図。
【図１４】既存の半導体装置１０の深さＳ３（図８）における解析結果を示す説明図。
【図１５】第１実施例に係る半導体装置１０ａの周辺領域Ａｐの近傍においてチャネル群を透過させた状態を示す内部透視図。
【図１６】第１実施例に係る半導体装置１０ａの解析対象範囲Ｕａを示す説明図。
【図１７】第１実施例に係る半導体装置１０ａの断面Ｓ１（図１５）における解析結果を示す説明図。
【図１８】第１実施例に係る半導体装置１０ａの断面Ｓ２（図１５）における解析結果を示す説明図。
【図１９】第１実施例に係る半導体装置１０ａの断面Ｓ３（図１５）における解析結果を示す説明図。
【図２０】第１実施例に係る半導体装置１０ａの製造方法の内容を示すフローチャート。
【図２１】第１実施例の半導体装置１０ａのｐ−−領域形成工程を示す説明図。
【図２２】第１実施例の半導体装置１０ａのＬＯＣＯＳ酸化工程を示す説明図。
【図２３】第１実施例の半導体装置１０ａのＰ−ｃｈ領域形成工程を示す説明図。
【図２４】第１実施例の半導体装置１０ａのトレンチエッチング工程を示す説明図。
【図２５】第１実施例の半導体装置１０ａのゲート絶縁膜形成工程を示す説明図。
【図２６】第１実施例の半導体装置１０ａのトレンチゲート形成工程（Ｓ７００）の内容を示すフローチャート。
【図２７】トレンチ形成部位における断面図。
【図２８】トレンチが形成されていない部位における断面図。
【図２９】第１実施例の半導体装置１０ａのＰ＋領域形成工程を示す説明図。
【図３０】第１実施例の半導体装置１０ａのソース電極形成工程を示す説明図。
【図３１】第２実施例に係る半導体装置１０ｂの周辺領域Ａｐの近傍においてチャネル群を透過させた状態を示す内部透視図。
【図３２】第２実施例の半導体装置１０ｂの解析対象範囲Ｕｂを示す説明図。
【図３３】第２実施例の半導体装置１０ｂの断面Ｓ１（図３１）における解析結果を示す説明図。
【図３４】第２実施例の半導体装置１０ｂの断面Ｓ２（図３１）における解析結果を示す説明図。
【図３５】第２実施例の半導体装置１０ｂの断面Ｓ３（図３１）における解析結果を示す説明図。
【図３６】第２実施例の半導体装置１０ｂの製造方法の内容を示すフローチャート。
【図３７】第２実施例の半導体装置１０ｂのトレンチゲート形成工程の内容を示すフローチャート。
【図３８】トレンチ形成部位における断面図。
【図３９】トレンチが形成されていない部位における断面図。
【図４０】第２実施例の半導体装置１０ｂのＰ-ch領域形成工程を示す説明図。
【発明を実施するための形態】
【００４４】
本発明は、たとえば以下の特徴を単独あるいは組み合わせて備えることによって、好ましい形態を実現することもできる。
（特徴１）  チャネル領域とフィールドプレートが相互に嵌りあう平面形状を備えている。
（特徴２）エッチングしてフィールドプレートの形成範囲を規制するマスクを使用してイオン注入工程を実施してチャネル領域を形成する。
（特徴３）  相互に嵌りあう平面形状は、櫛歯形状である。
（特徴３）  半導体装置は、スイッチング用半導体装置でもあり、ダイオードでもある。
（特徴４）  半導体装置は、インバータ回路の部品に用いられる。スイッチング用半導体装置とダイオードを兼用するために、少ない部品数でインバータ回路を完成する。
【実施例】
【００４５】
以下では、上述の特徴を踏まえて本発明の作用や効果を明確に説明するために、本発明の実施例を、次のような順序に従って説明する。
Ａ．第１実施例に係る半導体装置の構成と製造方法：
Ａ−１．第１実施例に係る半導体装置の構成：
Ａ−２．第１実施例に係る半導体装置の製造方法：
Ｂ．第２実施例に係る半導体装置の構成と製造方法：
Ｂ−１．第２実施例に係る半導体装置の構成：
Ｂ−２．第２実施例に係る半導体装置の製造方法：
Ｃ．変形例：
【００４６】
Ａ．第１実施例に係る半導体装置の構成と製造方法：
本願発明者らは、リカバリ電流が流れる際の正孔電流の集中箇所と電界強度の高い箇所が重ならない半導体装置を構成すれば、リカバリ破壊に対する耐性を強くすることができることを見出した。本願発明者は、このような発見に基づいて第１実施例に係る半導体装置を創作した。
【００４７】
Ａ−１．本発明の第１実施例に係る半導体装置の構成：
図１５は、第１実施例に係る半導体装置１０ａの周辺領域Ａｐの近傍においてチャネル群を透過させた状態を示す内部透視図である。この図から分かるように、トレンチゲート２１の長手方向の端部２１ｅのさらに周辺側までＰ−ｃｈチャネル領域２３ａが形成されている。すなわち、複数本のトレンチ２１の長手方向の端部が揃っている直線１５０と、Ｐ−ｃｈチャネル領域２３ａとｐ−−リサーフ領域ＲＳ１の境界線１５１を比較すると、境界線１５１の方が直線１５０よりも半導体基板の周辺側に向けて変位している。これにより、第１実施例の半導体装置１０ａでは、高い電界強度が発生しやすいトレンチゲート２１の長手方向の端部２１ｅが、ｐ−−リサーフ領域ＲＳ１から距離Ｐ１だけ離れることになる。なお、距離Ｐ１は、１μｍで顕著な効果を奏することが本願発明者のシミュレーションと実験とで確認された。
【００４８】
図１６は、第１実施例のスイッチング用縦型半導体装置１０ａの解析対象範囲Ｕａを示す説明図である。リカバリ電流ＩＲ（正孔電流）は、範囲Ｕａにおいて、ｐ−−リサーフ領域ＲＳ１からトレンチゲート２１の近傍に到達する前に、Ｐ−ｃｈチャネル領域２３ａに達することになる。第１実施例では、トレンチゲート２１の端部２１ｅがｐ−−リサーフ領域ＲＳ１から距離Ｐ１だけ離れており、Ｐ−ｃｈチャネル領域２３ａがトレンチゲート２１の端部２１ｅよりも周辺領域Ａｐの側に伸びているからである。
【００４９】
図１７は、第１実施例のスイッチング用縦型半導体装置１０ａの断面Ｓ１（図１５）における解析結果を示す説明図である。（ａ）の電界分布Ｆｄ１Ｓ１から分かるように、電界強度は、Ｐ−／Ｐ−ｃｈ境界において高い。（ｂ）の正孔電流分布Ｈｄ１Ｓ１から分かるように、正孔電流はトレンチゲート２１の近傍に集中することなく、Ｐ−ｃｈチャネル領域２３ａの広い範囲を分散して流れている。Ｐ−ｃｈチャネル領域２３ａは、ｐ−−リサーフ領域ＲＳ１よりも不純物量が多いので、トレンチゲート２１に吸引されることなく、広い範囲を平均して流れるからである。
【００５０】
（ｃ）の衝突電離分布Ｉｄ１Ｓ１から分かるように、衝突電離は、強い電界強度が発生しているＰ−／Ｐ−ｃｈ境界において発生している。ただし、正孔電流の集中が小さくなっているので、衝突電離の程度は低減されている。
【００５１】
図１８は、第１実施例のスイッチング用縦型半導体装置１０ａの断面Ｓ２（図１５）における解析結果を示す説明図である。断面Ｓ２では、断面Ｓ１での電界分布Ｆｄ１Ｓ１よりも強電界領域が拡大している。一方、正孔電流は、断面Ｓ１での正孔電流分布Ｈｄ１Ｓ１と同様に、トレンチゲート２１の近傍に集中することなく、Ｐ−ｃｈチャネル領域２３ａを平均的に流れている。衝突電離は、衝突電離分布Ｉｄ１Ｓ２から分かるように、正孔電流の集中が小さくなっているので、断面Ｓ１での衝突電離と同様に低減されている。
【００５２】
図１９は、第１実施例のスイッチング用縦型半導体装置１０ａの断面Ｓ３（図１５）における解析結果を示す説明図である。断面Ｓ３では、断面Ｓ１での電界分布Ｆｄ１Ｓ１より強電界領域がさらに拡大している。これは、Ｐ−ｃｈチャネル領域２３ａとＮ−半導体下層３１の境界において発生した電界の影響である。一方、正孔電流は、フィールドプレートＦＰ１から垂直方向（Ｚ軸方向）に離れているので、ほとんど流れていない。（ｃ）の衝突電離分布Ｉｄ１Ｓ３から分かるように、正孔電流がほとんど流れていないので、衝突電離もほとんど発生していない。
【００５３】
このように、第１実施例の半導体装置１０ａは、トレンチゲート２１の長手方向の端部近傍における電界集中とキャリア集中の相乗効果によって発生するアヴァランシェ・ブレークダウンを抑制することができる。これにより、半導体装置１０ａの内部に寄生的に形成されたダイオードに過大なリカバリ電流が流れることがなく、過大なリカバリ電流によって破壊されることを抑制することができる。
【００５４】
Ａ−２．本発明の第１実施例に係る半導体装置の製造方法：
図２０は、本発明の第１実施例に係る半導体装置１０ａの製造方法の内容を示すフローチャートである。ステップＳ１００では、半導体基板を準備する。準備される半導体基板には、Ｎ−の層とＮ＋ドレイン層３２とが形成されている。
【００５５】
図２１は、第１実施例の半導体装置１０ａの製造過程におけるｐ−−領域形成工程を示す説明図である。ステップＳ２００では、ｐ−−領域形成工程が実行される。ｐ−−領域形成工程は、半導体装置１０の周辺領域Ａｐにおいてリサーフ領域として機能するｐ−−リサーフ領域ＲＳ１を形成する工程である。ｐ−−領域形成工程は、マスク工程と、イオン打込み工程と、熱拡散工程を含んでいる。イオン打込み工程は、Ｐ型半導体をつくるための不純物であるアクセプタをイオンとして打ち込む工程である。熱拡散工程は、打ち込まれたイオンを熱拡散させる工程である。
【００５６】
図２２は、ＬＯＣＯＳ酸化工程の様子を示す説明図である。ステップＳ３００では、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化工程が実行される。本実施例では、ｐ−−リサーフ領域ＲＳ１とＮ−半導体下層３１の表面を部分的に酸化させてＬＯＣＯＳ絶縁膜４１を形成する。
【００５７】
図２３は、Ｐ−ｃｈ領域形成工程の様子を示す説明図である。ステップＳ４００では、Ｐ-ch領域形成工程が実行される。Ｐ-ch領域形成工程は、マスクＭ２を形成し、ｐ−−領域形成工程と同様の工程によって、Ｐ−ｃｈチャネル領域２３ａとなる領域を形成する。
【００５８】
図２４は、トレンチエッチング工程の様子を示す説明図である。ステップＳ５００では、トレンチエッチング工程が実行される。トレンチエッチング工程では、トレンチゲート２１を形成するためのトレンチをエッチングで形成する。この工程は、たとえばアスペクト比の高い(狭く深い)反応性イオンエッチングである深堀りＲＩＥ（Ｄｅｅｐ  ＲＩＥ）で実現することができる。
【００５９】
図２５は、ゲート酸化工程の様子を示す説明図である。ステップＳ６００では、ゲート酸化工程が実行される。ゲート酸化工程では、トレンチエッチング工程で形成されたトレンチの壁面と底面を含めて、半導体の表面の全域に酸化皮膜を形成する。
【００６０】
図２６は、トレンチゲート形成工程（Ｓ７００）の内容を示すフローチャートである。トレンチゲート形成工程（Ｓ７００）は、ポリシリコンＣＶＤ工程（Ｓ７１０）と、ポリシリコンＣＶＤ工程（Ｓ７１０）と、マスク形成工程（Ｓ７２０）と、ポリシリコン・エッチング工程（Ｓ７３０）を含んでいる。
【００６１】
図２７と図２８は、トレンチゲート形成工程の様子を示す断面図である（断面位置については図１６参照）。図２７は、トレンチゲート２１が存在する位置における断面図である。図２８は、隣接するトレンチゲートの間にあってＰ−ｃｈチャネル領域２３ａが存在する位置における断面図である。
【００６２】
ポリシリコンＣＶＤ工程（Ｓ７１０）では、化学蒸着によって、ポリシリコンの導体材料層を形成して、フィールドプレートＦＰ０とトレンチゲート２１を一体的に形成する工程である。フィールドプレートＦＰ０は、トレンチゲート２１とゲート電極パッド（図１のＧ）を導通する配線を兼用している。マスク形成工程（Ｓ７２０）は、トレンチゲート２１やフィールドプレートＦＰ０を残存させる範囲を覆うマスクを形成する工程である。ポリシリコン・エッチング工程（Ｓ７３０）は、マスクで覆われていないポリシリコンをエッチングして、トレンチゲート２１やフィールドプレートＦＰ０の外形を形成する工程である。なお、フィールドプレートＦＰ０の外形は、図１５等の斜視図では、説明を分かりやすくするために形状が簡略化されている。
【００６３】
図２９は、Ｐ＋領域形成工程（Ｓ８００）を示す説明図である。ステップＳ８００では、Ｐ＋領域形成工程が実行される。Ｐ＋領域形成工程は、マスクＭ３を形成し、ｐ−−領域形成工程やＰ−ｃｈチャネル領域２３ａと同様の工程によって、Ｐ＋チャネルコンタクト領域２４を形成する工程である。
【００６４】
図３０は、ソース電極形成工程（Ｓ９００）の内容を示す説明図である。ステップＳ９００では、ソース電極が形成される。この工程は、層間絶縁膜ＣＶＤ工程と、コンタクトホールエッチング工程と、アルミ堆積工程と、アルミ電極エッチング工程と、を含んでいる。ソース電極形成工程によって、Ｐ＋チャネルコンタクト領域２４とＮ＋ソース領域２５がソース端子電極に電気的に接続される。
【００６５】
各工程の内容は以下のとおりである。層間絶縁膜ＣＶＤ工程は、トレンチゲート２１やフィールドプレートＦＰ０との絶縁性を確保するために層間絶縁膜ＣＶＤで層間絶縁膜Ｂを形成する工程である。コンタクトホールエッチング工程は、Ｐ＋チャネルコンタクト領域２４とＮ＋ソース領域２５を露出させるためにゲート酸化工程で形成された酸化膜と層間絶縁膜Ｂとを部分的に除去して孔を形成する工程である。アルミ堆積工程は、蒸着等の方法でアルミを堆積させる工程である。アルミ電極エッチング工程は、エッチングでアルミ電極の外形形状を成形する工程である。
【００６６】
このような工程を完了させることによって、本発明の第１実施例の半導体装置１０ａを製造することができる。なお、ソース電極Ｓや層間絶縁膜Ｂは、図１６等では、説明を煩雑としないために省略されている。
【００６７】
Ｂ．本発明の第２実施例に係る半導体装置の構成と製造方法：
本願発明者は、上述の構成と製造方法の内容を検討することによって、第１実施例の半導体装置１０ａの特徴を過度に減殺することなく、効率的な製造を実現することができる構成と製造方法とを創作することに成功した。
【００６８】
Ｂ−１．本発明の第２実施例に係る半導体装置の構成：
図３１は、本発明の第２実施例に係る半導体装置１０ｂの周辺領域Ａｐの近傍においてチャネル領域２３ｂを透過させた状態を示す内部透視図である。第２実施例の半導体装置１０ｂは、半導体装置を平面視したときに、すなわち、Ｚ軸方向に見たときに、Ｐ−ｃｈチャネル領域２３ｂとフィールドプレートＦＰ２と（トレンチ内部の導体と、ゲート電極パッドを導通させる導電膜でもある）が相互に嵌合する平面形状を有していることを特徴とする。このような嵌合形状は、後述するように、フィールドプレートＦＰ２の外形形状を形成するためのマスクを使用してＰ−ｃｈチャネル領域２３ｂを形成することによって実現できるので、製造プロセスの簡易化を実現することができる。
【００６９】
図３２は、第２実施例のスイッチング用縦型半導体装置１０ｂの解析対象範囲Ｕｂを示す説明図である。図中３２０は、Ｐ−ｃｈチャネル領域２３ｂとｐ−−リサーフ領域ＲＳ２の境界線であり、その境界線３２０よりも中心側（左側）はＰ−ｃｈチャネル領域２３ｂであり、周辺側（右側）はｐ−−リサーフ領域ＲＳ２である。トレンチ内部の導体（トレンチゲート領域）２１とゲート電極パッドＧを導通させる導電膜でもあるフィールドプレートＦＰ２の中心側のパターンは、境界線３２０に一致している。すなわち、ｐ−−リサーフ領域ＲＳ２とフィールドプレートＦＰ２の中心側のパターンは重なっており、その中心側がＰ−ｃｈチャネル領域２３ｂである。
【００７０】
隣接する一対のトレンチゲート領域２１間のピッチｐにおいて、トレンチゲート領域２１に接する範囲では、トレンチゲート領域２１とゲート電極パッドＧを導通させる導電膜でもあるフィールドプレートＦＰ２は、トレンチゲート領域２１の長手方向の端部が揃っている直線３２２よりも中心側（左側）に向けて張り出している。平面視したときに、トレンチゲート領域２１とフィールドプレートＦＰ２が重なり合っている範囲において両者は導通している。ピッチｐにおいて、トレンチゲート領域２１から離れた範囲ｐ１では、Ｐ−ｃｈチャネル領域２３ｂが、トレンチゲート領域２１の長手方向の端部が揃っている直線３２２よりも周辺側（右側）に向けて張り出している。Ｐ−ｃｈチャネル領域２３ｂは、隣接する一対のトレンチゲート領域２１間のピッチｐにおいて、トレンチゲート領域２１の長手方向の端部が揃っている直線３２２よりも周辺側（右側）に向けて張り出している部分を備えている。
【００７１】
この平面形状の関係により、リカバリ電流ＩＲ（正孔電流）が、ｐ−−リサーフ領域ＲＳ２からトレンチゲート領域２１の近傍に達するよりも前に、Ｐ−ｃｈチャネル領域２３ｂに到達できることが分かる。Ｐ−ｃｈチャネル領域２３ｂは、トレンチゲート領域２１の長手方向の端部が揃っている直線３２２よりも、距離Ｐ２だけ周辺側に向けて張り出している領域２３ｂｐを有しているからである。なお、距離Ｐ２は、３μｍで顕著な効果を奏することが本願発明者のシミュレーションと実験とで確認された。
【００７２】
図３３は、第２実施例のスイッチング用縦型半導体装置の断面Ｓ１(図３１参照)における解析結果を示す説明図である。電界分布Ｆｄ２Ｓ１から分かるように、Ｐ−ｃｈチャネル領域２３ｂのうちの直線３２２よりも左方に張り出している部分２３ｂｐとｐ−−リサーフ領域ＲＳ２の境界に、強く電界強度が発生することがわかる。正孔電流分布Ｈｄ２Ｓ１から分かるように、正孔電流はトレンチゲート２１の近傍に集中することなく、Ｐ−ｃｈチャネル領域２３ｂを経由してＰ＋チャネルコンタクト領域２４に流れ込んでいる。衝突電離分布Ｉｄ２Ｓ１から分かるように、衝突電離現象は、強い電界強度が発生しているｐ−−リサーフ領域ＲＳ２とＰ−ｃｈチャネル領域２３ｂの境界において発生している。ただし、第２実施例の半導体装置１０ｂは、第１実施例の半導体装置１０ａと比較すると、正孔電流の集中度合いが大きくなっているものの、既存の半導体装置１０と比較すると正孔電流の集中度合いが小さくなっているので、衝突電離の程度は、第１実施例の半導体装置１０ａよりも大きいものの、既存の半導体装置１０と比べれば顕著に小さい。
【００７３】
第２実施例の半導体装置１０ｂにおける衝突電離の程度が既存の半導体装置１０よりも顕著に小さいのは、電界強度の集中度合いと正孔電流の集中度合いの程度が相違するからである。具体的には、半導体層を平面視したときに、既存の半導体装置１０では、電界強度集中箇所と正孔電流の集中箇所が点（トレンチゲート２１の端部の角ＧＣの近傍の電界集中部Ａ）であるのに対し、第２実施例の半導体装置１０ｂでは、電界強度集中箇所と正孔電流の集中箇所が線（ｐ−−リサーフ領域ＲＳ２とＰ−ｃｈチャネル領域２３ｂの境界線）に沿って分散しているからである。
【００７４】
第２実施例の半導体装置１０ｂにおける衝突電離の程度が第１実施例の半導体装置１０ａよりも大きいのも、電界強度の集中度合いと正孔電流の集中度合いの程度が相違するからである。具体的には、半導体層を平面視したときに、第２実施例の半導体装置１０ｂでは、電界強度の集中箇所と正孔電流の集中箇所が伸びている線（ｐ−−リサーフ領域ＲＳ２とＰ−ｃｈチャネル領域２３ｂの境界線）の長さが、第１実施例の半導体装置１０ａよりも短くなっているからである。
【００７５】
図３４は、第２実施例のスイッチング用半導体装置の断面Ｓ２（図３１）における解析結果を示す説明図である。断面Ｓ２の電界、正孔電流、および衝突電離の各分布は、断面Ｓ１におけるものとほぼ同一である。
【００７６】
図３５は、第２実施例のスイッチング用半導体装置の断面Ｓ３（図３１）における解析結果を示す説明図である。断面Ｓ３の電界は、断面Ｓ１の電界分布Ｆｄ２Ｓ１や断面Ｓ２の電界分布Ｆｄ２Ｓ２よりもさらに強電界領域が拡大している。これは、第１実施例と同様に、Ｐ−ｃｈチャネル領域２３ｂとＮ−半導体下層３１の境界において発生した電界の影響である。一方、正孔電流は、フィールドプレートＦＰ０から垂直方向（Ｚ軸方向）に離れているので、電流がほとんど流れていない。衝突電離については、衝突電離分布Ｉｄ２Ｓ３から分かるように、正孔電流がほとんど流れていないので、衝突電離もほとんど発生していない。
【００７７】
Ｂ−２．本発明の第２実施例に係る半導体装置の製造方法：
図３６は、本発明の第２実施例に係る半導体装置１０ｂの製造方法の内容を示すフローチャートである。第２実施例の製造方法は、Ｐ-ch領域形成工程（ステップＳ４００）が省略されている点と、トレンチゲート形成工程（Ｓ７００）の内容が変更されてＰ-ch領域を形成する工程を含むトレンチゲート形成工程（Ｓ７００ａ）とされている点で第１実施例の製造方法と相違する。
【００７８】
図３７は、本発明の第２実施例に係るトレンチゲート形成工程（Ｓ７００ａ）の内容を示すフローチャートである。第２実施例のトレンチゲート形成工程は、マスク形成工程（Ｓ７２０ａ）におけるマスクの形成領域が変更されている点と、Ｐ-ch領域を形成すれためのイオン注入工程（Ｓ７４０）が追加されている点で第１実施例のトレンチゲート形成工程（Ｓ７００）と相違する。
【００７９】
図３８および図３９は、第２実施例の半導体装置１０ｂの製造におけるトレンチゲート形成工程の様子を示す断面図である。図３８は、トレンチゲート領域２１の位置における断面図である。図３９は、一対のトレンチゲート領域２１の間にあってＰ−ｃｈチャネル領域２３ｂが存在する位置における断面図である。これらの図から分かるように、トレンチゲート形成工程（Ｓ７００ａ）では、フィールドプレートＦＰ２の外形形状が櫛歯状の形状となるようにフィールドプレートＦＰ２の外形形状が形成される。
【００８０】
第２実施例のマスク形成工程（Ｓ７２０ａ）では、半導体層を平面視したときに、フィールドプレートＦＰ２の外形形状が櫛歯状の形状となるようなマスク形状となるようにマスクＭ４を塗布する。マスク形成範囲の平面形状は、図３２の境界線３２０よりも周辺側(右側)である。櫛歯状の形状は、Ｐ−ｃｈチャネル領域２３ｂとフィールドプレートＦＰ２とが相互に嵌合する平面形状を実現するための一例としての形状である。次工程のポリシリコン・エッチング工程（Ｓ７３０）では、マスクＭ４を使用して、エッチングによってフィールドプレートＦＰ２の外形が形成される。
【００８１】
図４０は、第２実施例の半導体装置１０ｂの製造におけるＰ-ch領域形成のためのイオン注入工程の様子を示す説明図である。Ｐ-ch領域形成用のイオン注入工程（Ｓ７４０）では、ポリシリコン・エッチング工程（Ｓ７３０）で使用したマスクＭ４を使用して、Ｐ型半導体をつくるための不純物であるアクセプタをイオンとして打ち込むイオン打込み工程と、打ち込まれたイオンを熱拡散させる熱拡散工程とによって、Ｐ−ｃｈチャネル領域２３ｂとなる領域２３ｂｒを形成する工程である。
【００８２】
このように、第２実施例の半導体装置１０ｂは、Ｐ−ｃｈチャネル領域２３ｂの形成工程をトレンチゲート形成工程（Ｓ７００ａ）と同時に実行することができ、共通のマスクＭ４を使用することができる。製造プロセスを簡略化して低コストで製造することができる。
【００８３】
Ｃ．変形例：
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。具体的には、たとえば以下のような変形例も実施可能である。
【００８４】
Ｃ−１：上述の各実施例では、本発明で利用可能なチャネルの例として、半導体装置を平面視したときに、長手方向においてトレンチゲートよりも周辺領域の側に伸びているＰ−ｃｈチャネル領域２３ａや長手方向においてトレンチゲートよりも周辺領域の側に伸びる部分を有しているＰ−ｃｈチャネル領域２３ｂが例示されているが、たとえば長手方向においてトレンチゲートの端部に到達しているチャネルや長手方向においてトレンチゲートの端部に到達している部分を有するチャネルでも良いことが本願発明者のシミュレーションと実験とで確認されている。本発明で利用可能なチャネルは、一般に、長手方向において少なくとも一部がトレンチゲートの端部（絶縁膜を除く）に到達しているチャネルであれば良い。
【００８５】
Ｃ−２：上述の各実施例では、ＮチャネルＭＯＳＦＥＴに本発明を適用した構成が例示されているが、たとえばＰチャネルＭＯＳＦＥＴに本発明を適用することも可能である。ただし、ＮチャネルＭＯＳＦＥＴは、主要なキャリアが電子であり、正孔と比較すると移動度が高くなるためにオン抵抗が小さくなり、ＰチャネルＭＯＳＦＥＴと比較するとスイッチング用半導体装置ング特性が良いという利点を有している。
【００８６】
なお、ＰチャネルＭＯＳＦＥＴに本発明を適用する場合には、Ｎ型半導体をつくるための不純物（ドナー）は第１導電型不純物の一例となり、Ｐ型半導体をつくるための不純物（アクセプタ）は第２導電型不純物の一例となる。また、ＮチャネルＭＯＳＦＥＴでは、第１の電極と第２の電極は、ソース電極とドレイン電極とに対応し、ＰチャネルＭＯＳＦＥＴでは、第１の電極と第２の電極は、ドレイン電極とソース電極とに対応する。
【００８７】
Ｃ−３：上述の各実施例や変形例では、本発明がインバータ回路に使用されて寄生ダイオードが積極的に利用されている場合の利点が例示されているが、本発明の半導体装置は、必ずしも寄生ダイオードが積極的に利用されない用途に使用してもよい。このような用途であっても、異常電流が流れた場合に対する耐性の改善としての利点を発揮することもあるからである。ただし、寄生ダイオードが積極的に利用されている場合には、性能向上に直結するので、インバータ回路のように寄生ダイオードを積極的に使用して回路設計を簡素化できる用途において顕著な効果を奏することができる。
【符号の説明】
【００８８】
１０、１０ａ、１０ｂ…半導体装置
１１…インバータ回路
１２…直流電源
２１…トレンチゲート
２２…ゲート絶縁膜
２４…チャネルコンタクト領域
２５…ソース領域
３２…ドレイン層
４１…ＬＯＣＯＳ絶縁膜
Ａｐ…周辺領域
Ａｃ…セル領域
Ｄｐ、Ｄｃ、Ｄｐ…寄生ダイオード
ＦＰ０、ＦＰ１、ＦＰ２…フィールドプレート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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