(57)【特許請求の範囲】
【請求項１】
チャネル領域を有する第１導電型の半導体基板と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板内に、前記チャネル領域を挟むように配置された第２導電型のソース拡散層及びドレイン拡散層と、
前記ソース拡散層側の前記半導体基板内に形成された前記第１導電型の第１のポケット不純物層と、
前記ドレイン拡散層側の前記半導体基板内に形成された前記第１導電型の第２のポケット不純物層とを有し、
前記ソース拡散層は、前記半導体基板の表面から第１の深さの位置に濃度ピークを有する第１のエクステンション不純物層を有し、前記第１のポケット不純物層は、前記第１の深さよりも深い位置に濃度ピークを有しており、
前記ドレイン拡散層は、前記半導体基板の前記表面から第２の深さの位置に濃度ピークを有する第２のエクステンション不純物層を有し、前記第２のポケット不純物層は、前記第２の深さよりも浅い位置に濃度ピークを有しており、
前記ソース拡散層側の前記半導体基板内に形成され、前記第１の深さよりも浅い位置に濃度ピークを有する第３のポケット不純物層を更に有する
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第３のポケット不純物層の濃度は、前記第２のポケット不純物層の濃度よりも低い
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記第３のポケット不純物層の濃度は、前記第１のポケット不純物層の濃度よりも低い
ことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記第２の深さは、前記第１の深さよりも深い
ことを特徴とする半導体装置。
【請求項５】
第１導電型の半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の一方の側を露出し、前記ゲート電極の他方の側を覆う第１のレジスト膜及び前記ゲート電極をマスクとして前記半導体基板内に前記第１導電型の不純物を導入し、前記ゲート電極の前記一方の側の前記半導体基板内に、第１のポケット不純物層を形成する工程と、
前記第１のレジスト膜及び前記ゲート電極をマスクとして前記半導体基板内に第２導電型の不純物を導入し、前記ゲート電極の前記一方の側の前記半導体基板内に、第１のエクステンション不純物層を形成する工程と、
前記ゲート電極の前記他方の側を露出し、前記ゲート電極の前記一方の側を覆う第２のレジスト膜及び前記ゲート電極をマスクとして前記半導体基板内に前記第１導電型の不純物を導入し、前記ゲート電極の前記他方の側の前記半導体基板内に、第２のポケット不純物層を形成する工程と、
前記第２のレジスト膜及び前記ゲート電極をマスクとして前記半導体基板内に前記第２導電型の不純物を導入し、前記ゲート電極の前記他方の側の前記半導体基板内に、第２のエクステンション不純物層を形成する工程とを有し、
前記第１のポケット不純物層を形成する工程では、前記第１のポケット不純物層の濃度ピーク位置が、前記第１のエクステンション不純物層の濃度ピーク位置よりも深くなるように、前記第１のポケット不純物層を形成し、
前記第２のポケット不純物層を形成する工程では、前記第２のポケット不純物層の濃度ピーク位置が、前記第２のエクステンション不純物層の濃度ピーク位置よりも浅くなるように、前記第２のポケット不純物層を形成し、
前記第１のレジスト膜及び前記ゲート電極をマスクとして前記半導体基板内に前記第１導電型の不純物を導入し、前記ゲート電極の前記一方の側の前記半導体基板内に、濃度ピークが前記第１のエクステンション不純物層の濃度ピーク位置よりも浅くに位置する第３のポケット不純物層を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第３のポケット不純物層を形成する工程では、前記第２のポケット不純物層よりも濃度が低い前記第３のポケット不純物層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６記載の半導体装置において、
前記第３のポケット不純物層を形成する工程では、前記第１のポケット不純物層よりも濃度が低い前記第３のポケット不純物層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項５乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第２のエクステンション不純物層を形成する工程では、前記第２のエクステンション不純物層の前記濃度ピーク位置が、前記第１のエクステンション不純物層の前記濃度ピーク位置よりも深くなるように、前記第２のエクステンション不純物層を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、ＭＩＳトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、車載ＬＳＩ品などへ適用されるマイコンなどの半導体装置として、低消費電力の半導体装置が求められている。このため、半導体装置を形成するＭＩＳトランジスタとしても、低電圧動作が可能であり、駆動電流が大きくリーク電流の少ない低消費電力型のＭＩＳトランジスタが求められている。
【０００３】
従来の低消費電力型のＭＩＳトランジスタとしては、チャネル不純物層の濃度を高めて閾値電圧を深くすることによりサブスレショルドリークを低減した半導体装置が提案されている。
【０００４】
また、ショートチャネル効果に伴うソース−ドレイン間パンチスルーを低減すべく、ソース拡散層とチャネル領域の間及びドレイン拡散層とチャネル領域の間にポケット不純物層を設け、ショートチャネル効果耐性を高めた半導体装置が提案されている。
【０００５】
また、ポケット不純物層を２重構造とすることにより、ソース／ドレイン領域又はそのエクステンション領域とチャネル不純物層又はポケット不純物層との間の接合電界を緩和し、接合リークを低減した半導体装置が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１７３４２１号公報
【特許文献２】特開２００７−３３５７０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、近年、超低消費電力化の要望が高まっており、更なる接合リーク電流の低減が求められていると同時に、駆動電流の更なる増大及びショートチャネル効果の更なる改善が求められている。
【０００８】
本発明の目的は、駆動電流が大きくリーク電流の少ない低消費電力の半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
実施形態の一観点によれば、チャネル領域を有する第１導電型の半導体基板と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板内に、前記チャネル領域を挟むように配置された第２導電型のソース拡散層及びドレイン拡散層と、前記ソース拡散層側の前記半導体基板内に形成された前記第１導電型の第１のポケット不純物層と、前記ドレイン拡散層側の前記半導体基板内に形成された前記第１導電型の第２のポケット不純物層とを有し、前記ソース拡散層は、前記半導体基板の表面から第１の深さの位置に濃度ピークを有する第１のエクステンション不純物層を有し、前記第１のポケット不純物層は、前記第１の深さよりも深い位置に濃度ピークを有しており、前記ドレイン拡散層は、前記半導体基板の前記表面から第２の深さの位置に濃度ピークを有する第２のエクステンション不純物層を有し、前記第２のポケット不純物層は、前記第２の深さよりも浅い位置に濃度ピークを有している半導体装置が提供される。
【００１０】
また、実施形態の他の観点によれば、第１導電型の半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の一方の側を露出し、前記ゲート電極の他方の側を覆う第１のレジスト膜及び前記ゲート電極をマスクとして前記半導体基板内に前記第１導電型の不純物を導入し、前記ゲート電極の前記一方の側の前記半導体基板内に、第１のポケット不純物層を形成する工程と、前記第１のレジスト膜及び前記ゲート電極をマスクとして前記半導体基板内に第２導電型の不純物を導入し、前記ゲート電極の前記一方の側の前記半導体基板内に、第１のエクステンション不純物層を形成する工程と、前記ゲート電極の前記他方の側を露出し、前記ゲート電極の前記一方の側を覆う第２のレジスト膜及び前記ゲート電極をマスクとして前記半導体基板内に前記第１導電型の不純物を導入し、前記ゲート電極の前記他方の側の前記半導体基板内に、第２のポケット不純物層を形成する工程と、前記第２のレジスト膜及び前記ゲート電極をマスクとして前記半導体基板内に前記第２導電型の不純物を導入し、前記ゲート電極の前記他方の側の前記半導体基板内に、第２のエクステンション不純物層を形成する工程とを有し、前記第１のポケット不純物層を形成する工程では、前記第１のポケット不純物層の濃度ピーク位置が、前記第１のエクステンション不純物層の濃度ピーク位置よりも深くなるように、前記第１のポケット不純物層を形成し、前記第２のポケット不純物層を形成する工程では、前記第２のポケット不純物層の濃度ピーク位置が、前記第２のエクステンション不純物層の濃度ピーク位置よりも浅くなるように、前記第２のポケット不純物層を形成する半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
開示の半導体装置及びその製造方法によれば、ソース側にエクステンション不純物層の濃度ピーク位置よりも深い位置に濃度ピークを有するポケット不純物層を形成するので、エクステンション不純物層に導入されるポケット不純物を低減することができる。これにより、ソース抵抗の増加を抑制することができ、駆動電流を大きくすることができる。また、ソース抵抗に与える影響を抑えつつポケット不純物層の濃度を増加できるため、ソース−ドレイン間のパンチスルー耐性を効果的に向上することができる。
【００１２】
また、ドレイン側のエクステンション不純物層の濃度ピーク位置よりも浅い位置に濃度ピークを有するポケット不純物層を形成するので、エクステンション不純物層の濃度ピーク位置よりも下側のＰＮ接合で発生する電界を緩和することができる。これにより、ドレイン拡散層と基板との間の接合リーク電流を低減することができる。
【００１３】
また、ソース側のポケット不純物層の濃度ピーク位置をエクステンション不純物層の濃度ピーク位置よりも深くしたことによる閾値電圧の低下は、ドレイン領域側のポケット不純物層を浅くしたことにより抑制することができる。これにより、サブスレショルドリークとショートチャネル効果を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、第１実施形態による半導体装置の構造を示す概略断面図である。
【図２】図２は、ＰＭＯＳトランジスタのオン電流とオフ電流との関係におけるポケット不純物層の濃度依存性を示すグラフである。
【図３】図３は、ＰＭＯＳトランジスタのショートチャネル効果耐性とオフ電流との関係におけるポケット不純物層の濃度依存性を示すグラフである。
【図４】図４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図５】図５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図６】図６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図７】図７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図８】図８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図９】図９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１０】図１０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１１】図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１２】図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１３】図１３は、第１実施形態の半導体装置についてシリコン基板内におけるドナー不純物の２次元的な濃度分布をシミュレーションにより求めた結果を示す図である。
【図１４】図１４は、比較例の半導体装置についてシリコン基板内におけるドナー不純物の２次元的な濃度分布をシミュレーションにより求めた結果を示す図である。
【図１５】図１５は、第１実施形態の半導体装置についてシリコン基板内における不純物濃度の深さ方向分布をシミュレーションにより求めた結果を示すグラフ（その１）である。
【図１６】図１６は、第１実施形態の半導体装置についてシリコン基板内における不純物濃度の深さ方向分布をシミュレーションにより求めた結果を示すグラフ（その２）である。
【図１７】図１７は、第１実施形態の半導体装置についてシリコン基板内における不純物濃度の深さ方向分布をシミュレーションにより求めた結果を示すグラフ（その３）である。
【図１８】図１８は、図１５乃至図１７のシミュレーションにおいて不純物濃度の深さ方向分布を計算した位置を示す図である。
【図１９】図１９は、第２実施形態による半導体装置の構造を示す概略断面図である。
【図２０】図２０は、第２実施形態による半導体装置の製造方法を示す工程断面図である。
【図２１】図２１は、第２実施形態による半導体装置についてシリコン基板内におけるドナー不純物の２次元的な濃度分布をシミュレーションにより求めた結果を示す図である。
【図２２】図２２は、第２実施形態の半導体装置についてシリコン基板内における不純物濃度の深さ方向分布をシミュレーションにより求めた結果を示すグラフ（その１）である。
【図２３】図２３は、第２実施形態の半導体装置についてシリコン基板内における不純物濃度の深さ方向分布をシミュレーションにより求めた結果を示すグラフ（その２）である。
【図２４】図２４は、第２実施形態の半導体装置についてシリコン基板内における不純物濃度の深さ方向分布をシミュレーションにより求めた結果を示すグラフ（その３）である。
【図２５】図２５は、図２２乃至図２４のシミュレーションにおいて不純物濃度の深さ方向分布を計算した位置を示す図である。
【図２６】図２６は、第３実施形態による半導体装置の構造を示す概略断面図である。
【図２７】図２７は、第３実施形態による半導体装置の製造方法を示す工程断面図である。
【図２８】図２８は、第３実施形態による半導体装置についてシリコン基板内におけるドナー不純物の２次元的な濃度分布をシミュレーションにより求めた結果を示す図である。
【図２９】図２９は、第３実施形態の半導体装置についてシリコン基板内における不純物濃度の深さ方向分布をシミュレーションにより求めた結果を示すグラフ（その１）である。
【図３０】図３０は、第３実施形態の半導体装置についてシリコン基板内における不純物濃度の深さ方向分布をシミュレーションにより求めた結果を示すグラフ（その２）である。
【図３１】図３１は、第３実施形態の半導体装置についてシリコン基板内における不純物濃度の深さ方向分布をシミュレーションにより求めた結果を示すグラフ（その３）である。
【図３２】図３２は、図２９乃至図３１のシミュレーションにおいて不純物濃度の深さ方向分布を計算した位置を示す図である。
【発明を実施するための形態】
【００１５】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図１８を用いて説明する。
【００１６】
図１は、本実施形態による半導体装置の構造を示す概略断面図である。図２は、ＰＭＯＳトランジスタのオン電流とオフ電流との関係におけるポケット不純物層の濃度依存性を示すグラフである。図３は、ＰＭＯＳトランジスタのショートチャネル効果耐性とオフ電流との関係におけるポケット不純物層の濃度依存性を示すグラフである。図４乃至図１２は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１３は、本実施形態の半導体装置についてシリコン基板内におけるドナー不純物の２次元的な濃度分布をシミュレーションにより求めた結果を示す図である。図１４は、比較例の半導体装置についてシリコン基板内におけるドナー不純物の２次元的な濃度分布をシミュレーションにより求めた結果を示す図である。図１５乃至図１７は、本実施形態の半導体装置についてシリコン基板内における不純物濃度の深さ方向分布をシミュレーションにより求めた結果を示すグラフである。図１８は、図１５乃至図１７のシミュレーションにおいて不純物濃度の深さ方向分布を計算した位置を示す図である。
【００１７】
はじめに、本実施形態による半導体装置の構造について図１を用いて説明する。
【００１８】
シリコン基板１０内には、素子領域を画定する素子分離領域（ＳＴＩ：Shallow Trench Isolation）２０が形成されている。ＳＴＩ２０により画定された素子領域のシリコン基板１０内には、Ｎウェル２４と、チャネル不純物層３２が形成されている。
【００１９】
素子領域のシリコン基板１０上には、ゲート絶縁膜３６を介してゲート電極３８が形成されている。ゲート電極３８の側壁部分には、サイドウォールスペーサ４４，６４が形成されている。ゲート電極３８上には、金属シリサイド膜７８が形成されている。
【００２０】
ゲート電極３８の一方の側（ソース領域側）のシリコン基板１０内には、ソース拡散層７０と、ポケット不純物層４８とが形成されている。ソース拡散層７０は、エクステンションとなる浅い不純物層（エクステンション不純物層）５０と、深い不純物層６８とを有している。ポケット不純物層４８は、不純物層５０の濃度ピーク位置よりも深い位置に濃度ピークを有している。ソース拡散層７０上には、金属シリサイド膜７８が形成されている。
【００２１】
ゲート電極３８の他方の側（ドレイン領域側）のシリコン基板１０内には、ドレイン拡散層７２と、ポケット不純物層５４とが形成されている。ドレイン拡散層７２は、エクステンションとなる浅い不純物層５６（エクステンション不純物層）と、深い不純物層６８とを有している。ポケット不純物層５４は、不純物層５０の濃度ピーク位置よりも浅い位置に濃度ピークを有している。ドレイン拡散層７２上には、金属シリサイド膜７８が形成されている。
【００２２】
こうして、シリコン基板１０の素子領域には、ポケット付きのソース拡散層７０及びドレイン拡散層７４を有するＭＩＳトランジスタが形成されている。
【００２３】
ＭＩＳトランジスタが形成されたシリコン基板１０上には、層間絶縁膜８０が形成されている。層間絶縁膜８０には、金属シリサイド膜７８に達するコンタクトプラグ８４が埋め込まれている。
【００２４】
このように、本実施形態による半導体装置のＭＩＳトランジスタは、ソース領域側に、エクステンション領域の不純物層５０の濃度ピーク位置よりも深い位置に濃度ピークを有するポケット不純物層４８を有している。一方、ドレイン領域側には、エクステンション領域の不純物層５６の濃度ピーク位置よりも浅い位置に濃度ピークを有するポケット不純物層５４を有している。
【００２５】
ソース領域側のポケット不純物層４８を、エクステンション領域の不純物層５０の濃度ピーク位置よりも深くに濃度ピークが位置するように形成することにより、不純物層５０内に導入されるポケット不純物を低減することができる。これにより、ソース抵抗の増加を抑制することができ、動作電流を大きくすることができる。また、ソース抵抗に与える影響を抑えつつポケット不純物層４８の濃度を増加することができるため、ソース−ドレイン間のパンチスルー耐性を効果的に向上することができる。
【００２６】
また、ドレイン領域側のポケット不純物層５４を、エクステンション領域の不純物層５６の濃度ピーク位置よりも浅くに濃度ピークが位置するように形成することにより、不純物層５６の濃度ピーク位置よりも下側のＰＮ接合で発生する電界を緩和することができる。これにより、接合リーク電流を低減することができる。
【００２７】
また、ソース領域側のポケット不純物層４８の濃度ピーク位置をエクステンション領域の不純物層５０の濃度ピーク位置よりも深くすることによる閾値電圧の低下は、ドレイン領域側のポケット不純物層５４を浅くしたこと及び濃度を高めることにより抑制することができる。これにより、サブスレショルドリークとショートチャネル効果を抑制することができる。
【００２８】
また、このような構成とすることにより、チャネル不純物層３２の不純物濃度を下げることができる。これにより、ドレイン領域側の接合リーク電流を更に低減することができる。
【００２９】
図２は、ゲート長Ｌが８５ｎｍのＰＭＯＳトランジスタのオフ電流Ｉｏｆｆと、ゲート長Ｌが９５ｎｍのＰＭＯＳトランジスタのオン電流Ｉｏｎとの関係を示すグラフである。なお、オフ電流Ｉｏｆｆの測定にゲート長の短いＰＭＯＳトランジスタを用いているのは、ゲート長の長いＰＭＯＳトランジスタに比較して、オフ電流Ｉｏｆｆへの影響が大きく現れるからである。同様に、オン電流Ｉｏｎの測定にゲート長の長いＰＭＯＳトランジスタを用いているのは、ゲート長の短いＰＭＯＳトランジスタに比較して、オン電流Ｉｏｎへの影響が大きく現れるからである。図２のグラフでは、オフ電流Ｉｏｆｆが小さいほど、オン電流Ｉｏｎが大きいほど、すなわち、本グラフの左上方向に向かうほど、良好なトランジスタであることを表す。
【００３０】
図中、△印は、本実施形態の半導体装置の特性を示している。複数のプロットは、ポケット不純物層５４のドーズ量を変化することによる特性の変化を示したものである。“ｂ”と記載しているプロット点は、後述する製造方法の条件で製造した本実施形態の半導体装置の特性を示している。
【００３１】
▲印及び■印は、ソース領域及びドレイン領域に対称構造のポケット不純物層を有する比較例の半導体装置を示している。▲印の複数のプロットは、ポケット不純物層のドーズ量を変化することによる特性の変化を示したものである（比較例１）。■印の複数のプロットは、チャネル不純物層のドーズ量を変化することによる特性の変化を示したものである（比較例２）。
【００３２】
図２に示すように、いずれの半導体装置の場合も、ポケット不純物層又はチャネル不純物層のドーズ量を増加すると、閾値電圧が深くなるためオン電流Ｉｏｎは減少し、サブスレショルドリークの減少によりオフ電流Ｉｏｆｆは減少することができる。特に、本実施形態の半導体装置では、同じオン電流Ｉｏｎでみたときのオフ電流Ｉｏｆｆを、比較例の半導体装置と比較して、大幅に低減することができる。
【００３３】
なお、ポケット不純物層又はチャネル不純物層のドーズ量を更に増加すると、オン電流Ｉｏｎは減少するが、接合リークが増大するためオフ電流Ｉｏｆｆは反対に増加する。すなわち、あるポケットドーズにおいて、オフ電流Ｉｏｆｆが最小になる極値が存在する。ポケット不純物層５４を形成する際のドーズ量は、オフ電流Ｉｏｆｆが最小になる極値に近づくように、適宜設定することが望ましい。
【００３４】
図３は、ゲート長Ｌが９５ｎｍのＰＭＯＳトランジスタの閾値電圧とゲート長Ｌが８５ｎｍのＰＭＯＳトランジスタの閾値電圧との差分と、ゲート長Ｌが８５ｎｍのＰＭＯＳトランジスタのオフ電流Ｉｏｆｆとの関係を示すグラフである。図３において、縦軸は、ショートチャネル効果の指標となるパラメータである。すなわち、ゲート長Ｌが９５ｎｍのＰＭＯＳトランジスタの閾値電圧とゲート長Ｌが８５ｎｍのＰＭＯＳトランジスタの閾値電圧との差分が小さいことは、閾値電圧ロールオフが小さいこと、すなわちショートチャネル効果が小さいことを表す。図３のグラフでは、オフ電流Ｉｏｆｆが小さいほど、ショートチャネル効果が小さいほど、すなわち、本グラフの左下方向に向かうほど、良好なトランジスタであることを表す。
【００３５】
図中、△印は、本実施形態の半導体装置の特性を示している。複数のプロットは、ポケット不純物層５４のドーズ量を変化することによる特性の変化を示したものである。“ｂ”と記載しているプロット点は、後述する製造方法の条件で製造した本実施形態の半導体装置の特性を示している。
【００３６】
▲印及び■印は、ソース領域及びドレイン領域に対称構造のポケット不純物層を有する比較例の半導体装置を示している。▲印の複数のプロットは、ポケット不純物層のドーズ量を変化することによる特性の変化を示したものである（比較例１）。■印の複数のプロットは、チャネル不純物層のドーズ量を変化することによる特性の変化を示したものである（比較例２）。
【００３７】
図３に示すように、いずれの半導体装置の場合も、ポケット不純物層又はチャネル不純物層のドーズ量を増加することにより、閾値電圧の差分は小さくなり、ショートチャネル効果が抑制されている。特に、本実施形態の半導体装置は、比較例１，２の半導体装置に比べて大幅にショートチャネル効果を抑制できることが判る。
【００３８】
次に、本実施形態による半導体装置の製造方法について図４乃至図１２を用いて説明する。
【００３９】
上述の本実施形態のＭＩＳトランジスタの構造は、特に限定されるものではないが、例えば、低リークトランジスタと、高速トランジスタと、高電圧トランジスタとを含む半導体装置の低リークトランジスタに適用することができる。ここでは、一例として、Ｐ型低リークトランジスタ、Ｐ型高速トランジスタ及びＰ型高電圧トランジスタの、３種類のＰＭＯＳトランジスタを含む半導体装置の製造方法について説明する。ただし、本実施形態による半導体装置はＰＭＯＳトランジスタに限定されるものではなく、ＮＭＯＳトランジスタの場合も逆導電型の不純物を用いることにより同様の手順で製造することができる。
【００４０】
なお、低リークトランジスタとは、例えば、携帯電話や車載ＬＳＩに代表されるような用途の半導体装置に搭載されるトランジスタである。閾値電圧が高く動作電流が小さいため、スイッチングスピードは特に速くはないが、待機時の消費電力が極めて低いものである。
【００４１】
また、高速トランジスタとは、例えば、サーバーやパソコンの高速プロセッサーなどに代表されるような用途の半導体装置に搭載されるトランジスタである。閾値電圧が低く動作電流が大きいため、スイッチングスピードは速いが、待機時のリーク電流が大きいため消費電力が大きいものである。
【００４２】
また、高電圧トランジスタとは、外部との信号のやりとりを行うために集積回路に組み込まれている入出力回路用のトランジスタである。入出力回路部では、集積回路内部に比べ高い電源電圧が用いられる。
【００４３】
まず、シリコン基板１０の主表面に、例えば熱酸化法により、膜厚が例えば１０ｎｍ〜２０ｎｍの範囲、例えば１５ｎｍのシリコン酸化膜１２を形成する。シリコン基板１０は、特に限定されるものではないが、例えば、抵抗率が１０Ω・ｃｍ〜１５Ω・ｃｍの範囲、例えば１０Ω・ｃｍのＰ型シリコン基板を適用することができる。
【００４４】
次いで、シリコン酸化膜１２上に、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、膜厚が例えば９０ｎｍ〜１４０ｎｍの範囲、例えば１１０ｎｍのシリコン窒化膜１４を形成する（図４（ａ））。
【００４５】
次いで、フォトリソグラフィにより、素子分離領域（ＳＴＩ）の形成予定領域を露出するフォトレジスト膜（図示せず）を形成する。
【００４６】
次いで、フォトレジスト膜をマスクとしてシリコン窒化膜１４及びシリコン酸化膜１２をエッチングし、ＳＴＩの形成予定領域のシリコン窒化膜１４及びシリコン酸化膜１２を除去する。
【００４７】
次いで、フォトレジスト膜をマスクとしてシリコン基板１０をドライエッチングし、シリコン基板１０の表面に、深さが例えば２６０ｎｍ〜３８０ｎｍの範囲、例えば３２０ｎｍの素子分離用トレンチ１６を形成する。
【００４８】
次いで、例えばアッシングにより、フォトレジスト膜（図示せず）を除去する（図４（ｂ））。
【００４９】
次いで、全面に、例えばＣＶＤ法により、素子分離用トレンチ１６を埋め込むシリコン酸化膜１８を形成する（図５（ａ））。
【００５０】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、シリコン酸化膜１８の表面を平坦化し、シリコン窒化膜１４の表面を露出する（図５（ｂ））。
【００５１】
次いで、例えばドライエッチングにより、シリコン窒化膜１４及びシリコン酸化膜１２を除去する。
【００５２】
こうして、いわゆるＳＴＩ（Shallow Trench Isolation）法により、素子分離用トレンチ１６内に埋め込まれたシリコン酸化膜１８により形成された素子分離領域（以下、ＳＴＩと呼ぶ）２０を形成する（図６（ａ））。
【００５３】
次いで、例えば熱酸化法により、ＳＴＩ２０により画定されたシリコン基板１０の素子領域上に、膜厚が例えば１０ｎｍ〜１５ｎｍの範囲、例えば１０ｎｍのシリコン酸化膜を成長し、シリコン酸化膜の犠牲酸化膜２２を形成する。
【００５４】
次いで、フォトリソグラフィにより、ＰＭＯＳトランジスタの形成領域を露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。
【００５５】
次いで、このフォトレジスト膜をマスクとしてＮ型不純物をイオン注入し、シリコン基板１０のＰＭＯＳトランジスタ形成領域に、Ｎウェル２４を形成する。イオン注入条件は、Ｎ型不純物として例えば燐イオン（Ｐ＋）を用い、加速エネルギーを例えば３６０±３０ｋｅＶの範囲、例えば３６０ｋｅＶ、ドーズ量を例えば３×１０１３ｃｍ−２±１０％の範囲、例えば３×１０１３ｃｍ−２とする。注入イオンに対する基板の傾斜角度（チルト角）は、例えば０度とする。
【００５６】
なお、Ｎウェル２４は、必ずしも形成する必要はない。この場合、例えば、Ｐ型シリコン基板の代わりにＮ型シリコン基板を用いることができる。本願明細書では、ウェルを半導体基板の一部と見なし、一括して半導体基板と呼ぶこともある。
【００５７】
次いで、例えばアッシングにより、フォトレジスト膜を除去する。
【００５８】
次いで、フォトリソグラフィにより、Ｐ型高電圧トランジスタ形成領域を露出し、他の領域を覆うフォトレジスト膜２６を形成する。
【００５９】
次いで、フォトレジスト膜２６をマスクとしてＮ型不純物をイオン注入し、シリコン基板１０のＰ型高電圧トランジスタ形成領域に、チャネル不純物層２８を形成する（図６（ｂ））。イオン注入条件は、Ｎ型不純物として例えば砒素イオン（Ａｓ＋）を用い、加速エネルギーを例えば１５０±３０ｋｅＶの範囲、例えば１５０ｋｅＶ、ドーズ量を例えば３×１０１２ｃｍ−２±１０％の範囲、例えば３×１０１２ｃｍ−２とする。チルト角は、例えば７度とする。
【００６０】
次いで、例えばアッシングにより、フォトレジスト膜２６を除去する。
【００６１】
次いで、フォトリソグラフィにより、Ｐ型低リークトランジスタ形成領域及びＰ型高速トランジスタ形成領域を露出し、他の領域を覆うフォトレジスト膜３０を形成する。
【００６２】
次いで、フォトレジスト膜３０をマスクとしてＮ型不純物をイオン注入し、シリコン基板１０のＰ型低リークトランジスタ形成領域及びＰ型高速トランジスタ形成領域に、チャネル不純物層３２をそれぞれ形成する（図７（ａ））。イオン注入条件は、Ｎ型不純物として例えば砒素イオン（Ａｓ＋）を用い、加速エネルギーを例えば１００±３０ｋｅＶの範囲、例えば１００ｋｅＶ、ドーズ量を例えば３×１０１２ｃｍ−２±２０％の範囲、例えば３×１０１２ｃｍ−２とする。チルト角は、例えば７度とする。
【００６３】
次いで、例えばアッシングにより、フォトレジスト膜３０を除去する。
【００６４】
次いで、窒素雰囲気中で、例えば１０００±１０℃の温度で、１０±３秒間の短時間アニールを行い、注入した不純物を活性化する。
【００６５】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、犠牲酸化膜２２を除去する。
【００６６】
次いで、熱酸化法により、Ｐ型高電圧トランジスタ形成領域のシリコン基板１０表面に、例えば膜厚７．０±０．３ｎｍのシリコン酸化膜を成長し、シリコン酸化膜のゲート絶縁膜３４を形成する。
【００６７】
次いで、フォトリソグラフィ及びウェットエッチングにより、Ｐ型低リークトランジスタ形成領域及びＰ型高速トランジスタ形成領域に形成されたゲート絶縁膜３４を除去する。
【００６８】
次いで、熱酸化法により、Ｐ型低リークトランジスタ形成領域及びＰ型高速トランジスタ形成領域のシリコン基板１０表面に、例えば膜厚２．３±０．１ｎｍのシリコン酸化膜を成長し、シリコン酸化膜のゲート絶縁膜３６を形成する（図７（ｂ））。
【００６９】
次いで、全面に、例えばＣＶＤ法により、例えば６００±１０℃の温度で、例えば膜厚１１０±１５ｎｍの多結晶シリコン膜を堆積する。
【００７０】
次いで、フォトリソグラフィ及びドライエッチングにより、この多結晶シリコン膜をパターニングし、各トランジスタ形成領域にゲート電極３８をそれぞれ形成する（図８（ａ））。
【００７１】
次いで、フォトリソグラフィにより、Ｐ型高電圧トランジスタ形成領域を露出し、他の領域を覆うフォトレジスト膜４０を形成する。
【００７２】
次いで、フォトレジスト膜４０及びゲート電極３８をマスクとしてＰ型不純物をイオン注入し、Ｐ型高電圧トランジスタ形成領域に、Ｐ型高電圧トランジスタのソース／ドレイン拡散層のエクステンション領域となる不純物層４２を形成する（図８（ｂ））。イオン注入条件は、Ｐ型不純物として例えば弗化硼素イオン（ＢＦ２＋）を用い、加速エネルギーを例えば１０±３ｋｅＶの範囲、例えば１０ｋｅＶ、ドーズ量を例えば４×１０１３ｃｍ−２±１０％の範囲、例えば４×１０１３ｃｍ−２とする。チルト角は、例えば０度とする。
【００７３】
次いで、例えばアッシングにより、フォトレジスト膜４０を除去する。
【００７４】
次いで、全面に、例えばＣＶＤ法により、成膜温度が例えば６５０±２０℃の範囲、例えば６５０℃で、膜厚が例えば膜厚１０±２ｎｍの範囲、例えば１０ｎｍのシリコン窒化膜を形成する。
【００７５】
次いで、このシリコン窒化膜をエッチバックしてゲート電極３８の側壁部分に選択的に残存し、シリコン窒化膜のサイドウォールスペーサ４４を形成する（図９（ａ））。
【００７６】
次いで、フォトリソグラフィにより、Ｐ型低リークトランジスタのソース領域を露出し、他の領域を覆うフォトレジスト膜４６を形成する。
【００７７】
次いで、フォトレジスト膜４６、ゲート電極３８及びサイドウォールスペーサ４４をマスクとしてＮ型不純物をイオン注入し、Ｐ型低リークトランジスタのソース領域に、深いポケット不純物層４８を形成する。イオン注入条件は、Ｎ型不純物として例えば砒素イオン（Ａｓ＋）を用い、加速エネルギーを例えば４０±１０ｋｅＶの範囲、例えば４０ｋｅＶ、ドーズ量を例えば３．０×１０１３ｃｍ−２±１０％の範囲、例えば３．０×１０１３ｃｍ−２とする。チルト角は、例えば３０±３度の範囲、例えば３０度とする。この際、様々な向きに配置されたトランジスタが存在することを考慮して、基板法線に対して±Ｘ方向及び±Ｙ方向に傾斜した４方向から、それぞれ７．５×１０１２ｃｍ−２ずつイオン注入する。
【００７８】
次いで、フォトレジスト膜４６、ゲート電極３８及びサイドウォールスペーサ４４をマスクとしてＰ型不純物をイオン注入し、Ｐ型低リークトランジスタのソース領域に、ソース拡散層のエクステンション領域となる不純物層５０を形成する（図９（ｂ））。イオン注入条件は、Ｐ型不純物として例えば硼素イオン（Ｂ＋）を用い、加速エネルギーを例えば０．５±０．２ｋｅＶの範囲、例えば０．５ｋｅＶ、ドーズ量を例えば１．０×１０１５ｃｍ−２±１０％の範囲、例えば１．０×１０１５ｃｍ−２とする。チルト角は、例えば０度とする。
【００７９】
なお、ポケット不純物層４８と不純物層５０は、何れを先に形成してもよい。ポケット不純物層４８及び不純物層５０を形成する際には、ポケット不純物層４８の濃度ピーク位置が不純物層５０の濃度ピーク位置よりも深くなるように、イオン注入条件を適宜設定する。また、ポケット不純物層４８及び不純物層５０は、不純物層４２と同様に、サイドウォールスペーサ４４を形成する前に形成してもよい。
【００８０】
次いで、例えばアッシングにより、フォトレジスト膜４６を除去する。
【００８１】
次いで、フォトリソグラフィにより、Ｐ型低リークトランジスタのドレイン領域を露出し、他の領域を覆うフォトレジスト膜５２を形成する。
【００８２】
次いで、フォトレジスト膜５２、ゲート電極３８及びサイドウォールスペーサ４４をマスクとしてＮ型不純物をイオン注入し、Ｐ型低リークトランジスタのドレイン領域に、浅いポケット不純物層５４を形成する。イオン注入条件は、Ｎ型不純物として例えば燐イオン（Ｐ＋）を用い、加速エネルギーを例えば２５±１０ｋｅＶの範囲、例えば２５ｋｅＶ、ドーズ量を例えば４．８×１０１３ｃｍ−２±１０％の範囲、例えば４．８×１０１３ｃｍ−２とする。チルト角は、例えば３０±３度の範囲、例えば３０度とする。この際、様々な向きに配置されたトランジスタが存在することを考慮して、基板法線に対して±Ｘ方向及び±Ｙ方向に傾斜した４方向から、それぞれ１．２×１０１３ｃｍ−２ずつイオン注入する。
【００８３】
次いで、フォトレジスト膜５２、ゲート電極３８及びサイドウォールスペーサ４４をマスクとしてＰ型不純物をイオン注入し、Ｐ型低リークトランジスタのドレイン領域に、ドレイン拡散層のエクステンション領域となる不純物層５６を形成する（図１０（ａ））。イオン注入条件には、ソース領域側に形成した不純物層５０と同じ条件を適用することができる。
【００８４】
なお、ポケット不純物層５４と不純物層５６は、何れを先に形成してもよい。ポケット不純物層５４及び不純物層５６を形成する際には、ポケット不純物層５４の濃度ピーク位置が不純物層５６の濃度ピーク位置よりも浅くなるように、イオン注入条件を適宜設定する。また、ポケット不純物層５４及び不純物層５６は、不純物層４２と同様に、サイドウォールスペーサ４４を形成する前に形成してもよい。
【００８５】
次いで、例えばアッシングにより、フォトレジスト膜５２を除去する。
【００８６】
次いで、フォトリソグラフィにより、Ｐ型高速トランジスタ形成領域を露出し、他の領域を覆うフォトレジスト膜５８を形成する。
【００８７】
次いで、フォトレジスト膜５８、ゲート電極３８及びサイドウォールスペーサ４４をマスクとしてＮ型不純物をイオン注入し、Ｐ型高速トランジスタのソース／ドレイン領域に、ポケット不純物層６０を形成する。イオン注入条件は、Ｎ型不純物として例えば燐イオン（Ｐ＋）を用い、加速エネルギーを例えば２５±１０ｋｅＶの範囲、例えば２５ｋｅＶ、ドーズ量を例えば３．８×１０１３ｃｍ−２±１０％の範囲、例えば３．８×１０１３ｃｍ−２とする。チルト角は、例えば３０±３度の範囲、例えば３０度とする。この際、様々な向きに配置されたトランジスタが存在することを考慮して、基板法線に対して±Ｘ方向及び±Ｙ方向に傾斜した４方向から、それぞれ９．６×１０１２ｃｍ−２ずつイオン注入する。
【００８８】
次いで、フォトレジスト膜５８、ゲート電極３８及びサイドウォールスペーサ４４をマスクとしてＰ型不純物をイオン注入し、Ｐ型高速トランジスタのソース／ドレイン領域に、ソース／ドレイン拡散層のエクステンション領域となる不純物層６２を形成する（図１０（ｂ））。イオン注入条件には、Ｐ型低リークトランジスタの不純物拡散層５０，５６と同じ条件を適用することができる。
【００８９】
なお、ポケット不純物層６０と不純物層６２は、何れを先に形成してもよい。
【００９０】
次いで、例えばアッシングにより、フォトレジスト膜５８を除去する。
【００９１】
次いで、全面に、例えばＣＶＤ法により、成膜温度が例えば６２０±２０℃の範囲、例えば６２０℃で、膜厚が例えば膜厚９０±１０ｎｍの範囲、例えば９０ｎｍのシリコン酸化膜を形成する。
【００９２】
次いで、このシリコン酸化膜をエッチバックし、サイドウォールスペーサ４４が形成されたゲート電極３８の側壁部分に、シリコン酸化膜により形成され、幅が例えば８０±２０ｎｍ、例えば８０ｎｍのサイドウォールスペーサ６４を形成する（図１１（ａ））。
【００９３】
次いで、フォトリソグラフィにより、ＰＭＯＳトランジスタの各形成領域を露出し、他の領域を覆うフォトレジスト膜６６を形成する。
【００９４】
次いで、フォトレジスト膜６６、ゲート電極３８及びサイドウォールスペーサ４４，６４をマスクとしてＰ型不純物をイオン注入し、ＰＭＯＳトランジスタの各形成領域に、ソース／ドレイン拡散層となる不純物層６８を形成する（図１１（ｂ））。不純物層６８は、特に限定されるものではないが、例えば、加速エネルギー及びドーズ量が異なる２回のイオン注入により形成することができる。一方のイオン注入条件は、Ｐ型不純物として例えば硼素イオン（Ｂ＋）を用い、加速エネルギーを例えば８±１ｋｅＶの範囲、例えば８ｋｅＶ、ドーズ量を例えば１．０×１０１３ｃｍ−２±１０％の範囲、例えば１．０×１０１３ｃｍ−２とする。チルト角は、例えば０度とする。他方のイオン注入条件は、Ｐ型不純物として例えば硼素イオン（Ｂ＋）を用い、加速エネルギーを例えば４±１ｋｅＶの範囲、例えば４ｋｅＶ、ドーズ量を例えば４．０×１０１５ｃｍ−２±１０％の範囲、例えば４．０×１０１５ｃｍ−２とする。チルト角は、例えば０度とする。
【００９５】
次いで、例えばアッシングにより、フォトレジスト膜６６を除去する。
【００９６】
次いで、窒素雰囲気中で、温度が例えば１０５０±３０℃の範囲、例えば１０５０℃で、時間が例えば２〜７秒間、例えば３秒間の短時間アニールを行い、注入した不純物を活性化する。
【００９７】
こうして、Ｐ型低リークトランジスタのソース領域に、不純物層５０，６８を有するソース拡散層７０を形成し、Ｐ型低リークトランジスタのドレイン領域に、不純物層５６，６８を有するドレイン拡散層７２を形成する。また、Ｐ型高速トランジスタのソース／ドレイン領域に、不純物層６２，６８を有するソース／ドレイン拡散層７４を形成する。また、Ｐ型高電圧トランジスタのソース／ドレイン領域に、不純物層４２，６８を有するソース／ドレイン拡散層７６を形成する。
【００９８】
次いで、サリサイドプロセスにより、ゲート電極３８上及びソース／ドレイン拡散層７０，７２，７４，７６上に、例えば膜厚３０ｎｍのコバルトシリサイドの金属シリサイド膜７８を形成する（図１２（ａ））。
【００９９】
次いで、全面に、例えばＣＶＤ法により、エッチングストッパとして例えば膜厚８０ｎｍのシリコン窒化膜を体積し、例えば膜厚１４５ｎｍのＵＳＧ膜及びＴＥＯＳ膜を堆積し、これらの積層膜の層間絶縁膜８０を形成する。
【０１００】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜８０に、金属シリサイド膜７８に達するコンタクトホールを形成８２する。
【０１０１】
次いで、例えばスパッタ法により、グルーレイヤとしての膜厚１４ｎｍのＴｉ膜及びＴｉＮ膜を堆積し、例えばＣＶＤ法により、膜厚２００ｎｍのタングステン膜を堆積し、層間絶縁膜８０上のこれら導電膜をＣＭＰ法により除去する。これにより、コンタクトホール８２内に埋め込まれたコンタクトプラグ８４を形成する（図１２（ｂ））。
【０１０２】
この後、必要に応じて、他の素子の形成やバックエンドプロセスを行い、本実施形態による半導体装置を完成する。
【０１０３】
図１３は、上述の方法により製造された本実施形態のＰ型低リークトランジスタについて、シリコン基板内におけるドナー不純物の２次元的な濃度分布をシミュレーションにより求めた結果を示す図である。
【０１０４】
比較として、ソース領域及びドレイン領域に対称構造のポケット領域を有する典型的なＰＭＯＳトランジスタについて同様のシミュレーションを行った結果を図１４に示す。図１４のシミュレーションに用いたＰＭＯＳトランジスタは、砒素イオンを、加速エネルギー１００ｋｅＶ、ドーズ量、１．５×１０１３ｃｍ−２、チルト角７度の条件でイオン注入を行うことによりチャネル不純物層３２を形成しているほかは、上述のＰ型高速トランジスタと同様である。なお、この条件で形成したＰＭＯＳトランジスタの特性は、図２及び図３中に、“ａ”のプロット点で示している。
【０１０５】
図１３に示すように、本実施形態のＰ型低リークトランジスタは、ポケット不純物層４８が深くに形成されていることに起因して、ソース領域側の深い位置にドナー不純物の濃度ピークを有している。また、ポケット不純物層５４が浅くに形成されていることに起因して、ドレイン領域側の浅い位置にドナー不純物の濃度ピークを有している。これら濃度ピーク位置は、図１４に示す典型的なＰＭＯＳトランジスタの不純物濃度プロファイルと比較すると、ソース領域側ではより深い位置に形成され、ドレイン側ではより浅い位置に形成されている。
【０１０６】
図１５乃至図１７は、上述の方法により製造された本実施形態のＰ型低リークトランジスタについて、シリコン基板１０内における不純物濃度の深さ方向分布をシミュレーションにより求めた結果である。図１５は、ソース領域側のゲート電極３８端部下における深さ方向分布をシミュレーションにより求めた結果を示すグラフであり、図１８の点線（ａ）に沿った不純物濃度分布に対応している。図１６は、ドレイン領域側のゲート電極３８端部下における深さ方向分布をシミュレーションにより求めた結果を示すグラフであり、図１８の点線（ｂ）に沿った不純物濃度分布に対応している。図１７は、ゲート電極３８の中心下における深さ方向分布をシミュレーションにより求めた結果を示すグラフであり、図１８の点線（ｃ）に沿った不純物濃度分布に対応している。
【０１０７】
図１５乃至図１７中、「Ａｒｓｅｎｉｃ」はポケット不純物層４８の不純物濃度分布を表し、「Ｐｈｏｓｐｈｏｒｕｓ」はポケット不純物層５４の不純物濃度分布を表している。また、図１５中、「Ｂｏｒｏｎ」はソース領域側のエクステンションの不純物層５０の不純物濃度分布を表している。また、図１６中、「Ｂｏｒｏｎ」はドレイン領域側のエクステンションの不純物層５０の不純物濃度分布を表している。
【０１０８】
図１５に示すように、ポケット不純物層４８の濃度ピーク位置は、ソース拡散層のエクステンション領域を形成する不純物層５０の濃度ピーク位置よりも深くなっている。また、図１５に示すように、ポケット不純物層５４の濃度ピーク位置は、ドレイン拡散層のエクステンション領域を形成する不純物層５６の濃度ピーク位置よりも浅くなっている。
【０１０９】
以上のシミュレーション結果より、上述の方法により製造された本実施形態のＰ型低リークトランジスタについて、ポケット不純物層４８の濃度ピーク位置を不純物層５０の濃度ピーク位置よりも深くできることを検証できた。また、ポケット不純物層５４の濃度ピーク位置を不純物層５６の濃度ピーク位置よりも浅くできることを検証できた。また、このような不純物プロファイルを用いることにより、図２及び図３に示したように、駆動電流が大きくリーク電流が少ないＭＩＳトランジスタを実現することができた。
【０１１０】
このように、本実施形態によれば、ソース領域側にエクステンション不純物層の濃度ピーク位置よりも深い位置に濃度ピークを有するポケット不純物層を形成するので、エクステンション不純物層に導入されるポケット不純物を低減することができる。これにより、ソース抵抗の増加を抑制することができ、駆動電流を大きくすることができる。また、ソース抵抗に与える影響を抑えつつポケット不純物層の濃度を増加できるため、ソース−ドレイン間のパンチスルー耐性を効果的に向上することができる。
【０１１１】
また、ドレイン領域側のエクステンション不純物層の濃度ピーク位置よりも浅い位置に濃度ピークを有するポケット不純物層を形成するので、エクステンション不純物層の濃度ピーク位置よりも下側のＰＮ接合で発生する電界を緩和することができる。これにより、ドレイン拡散層と基板との間の接合リーク電流を低減することができる。
【０１１２】
また、ソース領域側のポケット不純物層の濃度ピーク位置をエクステンション不純物層の濃度ピーク位置よりも深くすることによる閾値電圧の低下は、ドレイン領域側のポケット不純物層を浅くしたこと及び濃度を高めることにより抑制することができる。これにより、サブスレショルドリークとショートチャネル効果を抑制することができる。
【０１１３】
また、このような構成とすることにより、チャネル不純物層の不純物濃度を下げることができる。これにより、ドレイン拡散層と基板との間の接合リーク電流を更に低減することができる。
【０１１４】
［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図１９乃至図２５を用いて説明する。図１乃至図１８に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１１５】
図１９は、本実施形態による半導体装置の構造を示す概略断面図である。図２０は、本実施形態による半導体装置の製造方法を示す工程断面図である。図２１は、本実施形態による半導体装置についてシリコン基板内におけるドナー不純物の２次元的な濃度分布をシミュレーションにより求めた結果を示す図である。図２２乃至図２４は、本実施形態による半導体装置についてシリコン基板内における不純物濃度の深さ方向分布をシミュレーションにより求めた結果を示すグラフである。図２５は、図２２乃至図２４のシミュレーションにおいて不純物濃度の深さ方向分布を計算した位置を示す図である。
【０１１６】
はじめに、本実施形態による半導体装置の構造について図１９を用いて説明する。
【０１１７】
本実施形態による半導体装置は、図１９に示すように、ソース領域側のシリコン基板１０内に、ポケット不純物層８６を更に有しているほかは、図１に示す第１実施形態による半導体装置と同様である。ポケット不純物層８６は、不純物層５０の濃度ピーク位置よりも深い位置に、濃度ピークを有している。
【０１１８】
前述のように、ソース領域側のポケット不純物層４８の濃度ピーク位置をエクステンション領域の不純物層５０の濃度ピーク位置よりも深くすると、ソース抵抗の増加を抑制できる反面、閾値電圧は低下する。この閾値電圧の低下は、ドレイン側のポケット不純物層５４を浅くすること及び濃度を高めることにより抑制できる。しかしながら、ポケット不純物層５４の濃度を高くしすぎると、エクステンション領域の不純物層５６の濃度ピーク位置より下側のＰＮ接合付近のポケット濃度が上昇し、電界強度の増大を引き起こして接合リークが大きくなる。このため、ポケット不純物層５４の濃度を高くすることだけで閾値電圧の低下を抑制することが困難な場合も考えられる。
【０１１９】
そこで、本実施形態による半導体装置では、ソース領域側に、不純物層５０の濃度ピーク位置よりも深い位置に濃度ピークを有するポケット不純物層８６を更に設けている。閾値電圧の低下は、ソース領域側に、不純物層５０の濃度ピーク位置よりも深い位置に濃度ピークを有するポケット不純物層８６を更に設けることによっても、抑制することができる。ポケット不純物層５４に加えて更にポケット不純物層８６を設けることにより、ポケット不純物層５４の濃度を大幅に高めることなく、閾値電圧の低下を抑制することができる。換言すれば、第１実施形態の場合よりもポケット不純物層５４の濃度を低くしても、ポケット不純物層８６を形成することによって、同様の閾値電圧低下を抑制する効果を得ることができる。これにより、不純物層５６の濃度ピーク位置より下側のＰＮ接合付近の電界強度を緩和し、接合リークを低減することができる。
【０１２０】
なお、ポケット不純物層８６の濃度を高くしすぎると、不純物層５０のキャリアが補償されてソース抵抗が増加し、ポケット不純物層４８を深くした効果が失われる虞がある。かかる観点から、ポケット不純物層８６の濃度は、ポケット不純物層４８の濃度よりも低くすることが望ましい。
【０１２１】
図２は、ゲート長Ｌが８５ｎｍのＰＭＯＳトランジスタのオフ電流Ｉｏｆｆと、ゲート長Ｌが９５ｎｍのＰＭＯＳトランジスタのオン電流Ｉｏｎとの関係を示すグラフである。図２中、□印は、本実施形態の半導体装置の特性を示している。複数のプロットは、ポケット不純物層５４のドーズ量を変化することによる特性の変化を示したものである。“ｃ”と記載しているプロット点は、後述する製造方法の条件で製造した本実施形態の半導体装置の特性を示している。
【０１２２】
図２に示すように、本実施形態の半導体装置の場合も、△印で示す第１実施形態の半導体装置の場合と同様、ポケット不純物層５４のドーズ量を増加すると、閾値電圧が深くなるためオン電流Ｉｏｎは減少し、サブスレショルドリークの減少によりオフ電流Ｉｏｆｆは減少する。特に、本実施形態の半導体装置では、ソース領域側にポケット不純物層８６を形成しているため、第１実施形態の半導体装置の場合と比較して、サブスレショルドリークを低減する効果が大きいことが判る。
【０１２３】
図３は、ゲート長Ｌが９５ｎｍのＰＭＯＳトランジスタの閾値電圧とゲート長Ｌが８５ｎｍのＰＭＯＳトランジスタの閾値電圧との差分と、ゲート長Ｌが８５ｎｍのＰＭＯＳトランジスタのオフ電流Ｉｏｆｆとの関係を示すグラフである。図３中、□印は、本実施形態の半導体装置の特性を示している。複数のプロットは、ポケット不純物層５４のドーズ量を変化することによる特性の変化を示したものである。“ｃ”と記載しているプロット点は、後述する製造方法の条件で製造した本実施形態の半導体装置の特性を示している。
【０１２４】
図３に示すように、本実施形態の半導体装置の場合も、△印で示す第１実施形態の半導体装置の場合と同様、ポケット不純物層５４のドーズ量を増加することにより、閾値電圧の差分は小さくなり、ショートチャネル効果を抑制することができる。
【０１２５】
次に、本実施形態による半導体装置の製造方法について図２０を用いて説明する。
【０１２６】
まず、例えば図４（ａ）乃至図９（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、Ｎウェル２４、チャネル不純物層２８，３２、ゲート絶縁膜３４，３６、ゲート電極３８、サイドウォールスペーサ４４等を形成する。
【０１２７】
次いで、フォトリソグラフィにより、Ｐ型低リークトランジスタのソース領域を露出し、他の領域を覆うフォトレジスト膜４６を形成する。
【０１２８】
次いで、フォトレジスト膜４６、ゲート電極３８及びサイドウォールスペーサ４４をマスクとしてＮ型不純物をイオン注入し、Ｐ型低リークトランジスタのソース領域に、深いポケット不純物層４８を形成する。イオン注入条件には、第１実施形態の場合と同様の条件を適用することができる。
【０１２９】
次いで、フォトレジスト膜４６、ゲート電極３８及びサイドウォールスペーサ４４をマスクとしてＰ型不純物をイオン注入し、Ｐ型低リークトランジスタのソース領域に、ソース拡散層のエクステンション領域となる不純物層５０を形成する。イオン注入条件には、第１実施形態の場合と同様の条件を適用することができる。
【０１３０】
次いで、フォトレジスト膜４６、ゲート電極３８及びサイドウォールスペーサ４４をマスクとしてＮ型不純物をイオン注入し、Ｐ型低リークトランジスタのソース領域に、浅いポケット不純物層８６を形成する。イオン注入条件は、Ｎ型不純物として例えば燐イオン（Ｐ＋）を用い、加速エネルギーを例えば２５±１０ｋｅＶの範囲、例えば２５ｋｅＶ、ドーズ量を例えば８．０×１０１２ｃｍ−２±１０％の範囲、例えば８．０×１０１２ｃｍ−２とする。チルト角は、例えば３０±３度の範囲、例えば３０度とする。この際、様々な向きに配置されたトランジスタが存在することを考慮して、基板法線に対して±Ｘ方向及び±Ｙ方向に傾斜した４方向から、それぞれ２．０×１０１２ｃｍ−２ずつイオン注入する。
【０１３１】
なお、ポケット不純物層４８，８６及び不純物層５０は、どのような順番で形成してもよい。ポケット不純物層４８，８６及び不純物層５０を形成する際には、ポケット不純物層４８の濃度ピーク位置が不純物層５０の濃度ピーク位置よりも深くなるように、ポケット不純物層８６の濃度ピーク位置が不純物層５０の濃度ピーク位置よりも浅くなるように、イオン注入条件を適宜設定する。
【０１３２】
次いで、例えばアッシングにより、フォトレジスト膜４６を除去する。
【０１３３】
次いで、フォトリソグラフィにより、Ｐ型低リークトランジスタのドレイン領域を露出し、他の領域を覆うフォトレジスト膜５２を形成する。
【０１３４】
次いで、フォトレジスト膜５２、ゲート電極３８及びサイドウォールスペーサ４４をマスクとしてＮ型不純物をイオン注入し、Ｐ型低リークトランジスタのドレイン領域に、浅いポケット不純物層５４を形成する。イオン注入条件は、Ｎ型不純物として例えば燐イオン（Ｐ＋）を用い、加速エネルギーを例えば２５±１０ｋｅＶの範囲、例えば２５ｋｅＶ、ドーズ量を例えば３．８×１０１３ｃｍ−２±１０％の範囲、例えば３．８×１０１３ｃｍ−２とする。チルト角は、例えば３０±３度の範囲、例えば３０度とする。この際、様々な向きに配置されたトランジスタが存在することを考慮して、基板法線に対して±Ｘ方向及び±Ｙ方向に傾斜した４方向から、それぞれ９．６×１０１２ｃｍ−２ずつイオン注入する。なお、このイオン注入条件は、第１実施形態の場合よりも低濃度の条件である。
【０１３５】
次いで、フォトレジスト膜５２、ゲート電極３８及びサイドウォールスペーサ４４をマスクとしてＰ型不純物をイオン注入し、Ｐ型低リークトランジスタのドレイン領域に、ドレイン拡散層のエクステンション領域となる不純物層５６を形成する（図２０（ｂ））。イオン注入条件には、ソース領域側に形成した不純物層５０と同じ条件を適用することができる。
【０１３６】
なお、ポケット不純物層５４と不純物層５６は、何れを先に形成してもよい。ポケット不純物層５４及び不純物層５６を形成する際には、ポケット不純物層５４の濃度ピーク位置が不純物層５６の濃度ピーク位置よりも浅くなるように、イオン注入条件を適宜設定する。
【０１３７】
次いで、例えばアッシングにより、フォトレジスト膜５２を除去する。
【０１３８】
この後、例えば図１０（ａ）乃至図１２（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態の半導体装置を完成する。
【０１３９】
図２１は、上述の方法により製造された本実施形態のＰ型低リークトランジスタについて、シリコン基板内におけるドナー不純物の２次元的な濃度分布をシミュレーションにより求めた結果を示す図である。
【０１４０】
図２１に示すように、本実施形態のＰ型低リークトランジスタは、第１実施形態の場合と同様、ポケット不純物層４８が深くに形成されていることに起因して、ソース領域側の深い位置にドナー不純物の濃度ピークを有している。また、ポケット不純物層５４が浅くに形成されていることに起因して、ドレイン領域側の浅い位置にドナー不純物の濃度ピークを有している。これら濃度ピーク位置は、図１４に示す典型的なＰＭＯＳトランジスタの不純物濃度プロファイルと比較すると、ソース領域側ではより深い位置に形成され、ドレイン側ではより浅い位置に形成されている。
【０１４１】
図２２乃至図２４は、上述の方法により製造された本実施形態のＰ型低リークトランジスタについて、シリコン基板１０内における不純物濃度の深さ方向分布をシミュレーションにより求めた結果である。図２２は、ソース領域側のゲート電極３８端部下における深さ方向分布をシミュレーションにより求めた結果を示すグラフであり、図２５の点線（ａ）に沿った不純物濃度分布に対応している。図２３は、ドレイン領域側のゲート電極３８端部下における深さ方向分布をシミュレーションにより求めた結果を示すグラフであり、図２５の点線（ｂ）に沿った不純物濃度分布に対応している。図２４は、ゲート電極３８の中心下における深さ方向分布をシミュレーションにより求めた結果を示すグラフであり、図２５の点線（ｃ）に沿った不純物濃度分布に対応している。
【０１４２】
図２２乃至図２４中、「Ａｒｓｅｎｉｃ」はポケット不純物層４８の不純物濃度分布を表し、「Ｐｈｏｓｐｈｏｒｕｓ」はポケット不純物層５４，８６の不純物濃度分布を表している。また、図２２中、「Ｂｏｒｏｎ」はソース領域側のエクステンションの不純物層５０の不純物濃度分布を表している。また、図２３中、「Ｂｏｒｏｎ」はドレイン領域側のエクステンションの不純物層５６の不純物濃度分布を表している。
【０１４３】
図２２に示すように、ポケット不純物層４８の濃度ピーク位置は、ソース拡散層のエクステンション領域を形成する不純物層５０の濃度ピーク位置よりも深くなっている。また、ポケット不純物層８６の濃度ピーク位置は、ソース拡散層のエクステンション領域を形成する不純物層５０の濃度ピーク位置よりも浅くなっている。また、図２３に示すように、ポケット不純物層５４の濃度ピーク位置は、ドレイン拡散層のエクステンション領域を形成する不純物層５６の濃度ピーク位置よりも浅くなっている。
【０１４４】
以上のシミュレーション結果より、上述の方法により製造された本実施形態のＰ型低リークトランジスタについて、ポケット不純物層４８の濃度ピーク位置を不純物層５０の濃度ピーク位置よりも深くできることを検証できた。また、ポケット不純物層５４，８６の濃度ピーク位置を不純物層５６の濃度ピーク位置よりも浅くできることを検証できた。また、このような不純物プロファイルを用いることにより、図２及び図３に示したように、駆動電流が大きくリーク電流が少ないＭＩＳトランジスタを実現することができた。
【０１４５】
このように、本実施形態によれば、ソース領域側にエクステンション不純物層の濃度ピーク位置よりも深い位置に濃度ピークを有するポケット不純物層を形成するので、エクステンション不純物層に導入されるポケット不純物を低減することができる。これにより、ソース抵抗の増加を抑制することができ、駆動電流を大きくすることができる。また、ソース抵抗に与える影響を抑えつつポケット不純物層の濃度を増加できるため、ソース−ドレイン間のパンチスルー耐性を効果的に向上することができる。
【０１４６】
また、ドレイン領域側のエクステンション不純物層の濃度ピーク位置よりも浅い位置に濃度ピークを有するポケット不純物層を形成するので、エクステンション不純物層の濃度ピーク位置よりも下側のＰＮ接合で発生する電界を緩和することができる。これにより、ドレイン拡散層と基板との間の接合リーク電流を低減することができる。
【０１４７】
また、ソース領域側のポケット不純物層の濃度ピーク位置をエクステンション不純物層の濃度ピーク位置よりも深くすることによる閾値電圧の低下は、ドレイン領域側のポケット不純物層を浅くしたこと及び濃度を高めることにより抑制することができる。これにより、サブスレショルドリークとショートチャネル効果を抑制することができる。
【０１４８】
また、ソース領域側のエクステンション不純物層の濃度ピーク位置よりも浅い位置に濃度ピークを有するポケット不純物層を形成するので、ドレイン領域側のポケット不純物層の濃度を大幅に高めることなく、閾値電圧の低下を抑制することができる。これにより、ドレイン拡散層と基板との間の接合リーク電流を低減することができる。
【０１４９】
また、このような構成とすることにより、チャネル不純物層の不純物濃度を下げることができる。これにより、ドレイン拡散層と基板との間の接合リーク電流を更に低減することができる。
【０１５０】
［第３実施形態］
第３実施形態による半導体装置及びその製造方法について図２６乃至図３２を用いて説明する。図１乃至図２５に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１５１】
図２６は、本実施形態による半導体装置の構造を示す概略断面図である。図２７は、本実施形態による半導体装置の製造方法を示す工程断面図である。図２８は、本実施形態による半導体装置についてシリコン基板内におけるドナー不純物の２次元的な濃度分布をシミュレーションにより求めた結果を示す図である。図２９乃至図３１は、本実施形態による半導体装置についてシリコン基板内における不純物濃度の深さ方向分布をシミュレーションにより求めた結果を示すグラフである。図３２は、図２９乃至図３１のシミュレーションにおいて不純物濃度の深さ方向分布を計算した位置を示す図である。
【０１５２】
はじめに、本実施形態による半導体装置の構造について図２６を用いて説明する。
【０１５３】
本実施形態による半導体装置は、図２６に示すように、ドレイン拡散層７２のエクステンション領域の不純物層５６が、ソース拡散層７０のエクステンション領域の不純物層５０よりも深く、ピーク濃度が低くなっているほかは、図１に示す第１実施形態による半導体装置と同様である。
【０１５４】
前述のように、ソース領域側のポケット不純物層４８の濃度ピーク位置をエクステンション領域の不純物層５０の濃度ピーク位置よりも深くすると、ソース抵抗の増加を抑制できる反面、閾値電圧は低下する。この閾値電圧の低下は、ドレイン側のポケット不純物層５４の濃度を高めることにより抑制できる。しかしながら、ポケット不純物層５４の濃度を高くしすぎると、エクステンション領域の不純物層５６の濃度ピーク位置より下側のＰＮ接合付近のポケット濃度が上昇し、電界強度の増大を引き起こして接合リークが大きくなる。このため、ポケット不純物層５４の濃度を高くすることだけで閾値電圧の低下を抑制することが困難な場合も想定される。
【０１５５】
そこで、本実施形態による半導体装置では、ポケット不純物層５４の濃度を高くする代わりに、不純物層５６のピーク濃度を低くし深くすることにより、エクステンション領域の不純物層５６の濃度ピーク位置より下側のＰＮ接合付近の電界強度を緩和している。これにより、不純物層５６の濃度ピーク位置より下側のＰＮ接合の接合リークを低減することができる。
【０１５６】
なお、本実施形態による半導体装置に、第２実施形態の半導体装置のポケット不純物層８６を更に追加するようにしてもよい。
【０１５７】
図２は、ゲート長Ｌが８５ｎｍのＰＭＯＳトランジスタのオフ電流Ｉｏｆｆと、ゲート長Ｌが９５ｎｍのＰＭＯＳトランジスタのオン電流Ｉｏｎとの関係を示すグラフである。図２中、◇印は、本実施形態の半導体装置を示している。複数のプロットは、ポケット不純物層５４のドーズ量を変化することによる特性の変化を示したものである。“ｄ”と記載しているプロット点は、後述する製造方法の条件で製造した本実施形態の半導体装置の特性を示している。
【０１５８】
図２に示すように、本実施形態の半導体装置の場合も、△印で示す第１実施形態の半導体装置の場合と同様、ポケット不純物層５４のドーズ量を増加すると、閾値電圧が深くなるためオン電流Ｉｏｎは減少し、サブスレショルドリークの減少によりオフ電流Ｉｏｆｆは減少する。特に、本実施形態の半導体装置では、ドレイン領域側のエクステンション領域の不純物層５６の濃度を低くし深くしているため、第１実施形態の半導体装置の場合と比較して、サブスレショルドリークを低減する効果が大きいことが判る。
【０１５９】
図３は、ゲート長Ｌが９５ｎｍのＰＭＯＳトランジスタの閾値電圧とゲート長Ｌが８５ｎｍのＰＭＯＳトランジスタの閾値電圧との差分と、ゲート長Ｌが８５ｎｍのＰＭＯＳトランジスタのオフ電流Ｉｏｆｆとの関係を示すグラフである。図３中、◇印は、本実施形態の半導体装置を示している。複数のプロットは、ポケット不純物層５４のドーズ量を変化することによる特性の変化を示したものである。“ｄ”と記載しているプロット点は、後述する製造方法の条件で製造した本実施形態の半導体装置の特性を示している。
【０１６０】
図３に示すように、本実施形態の半導体装置の場合も、△印で示す第１実施形態の半導体装置の場合と同様、ポケット不純物層５４のドーズ量を増加することにより、閾値電圧の差分は小さくなり、ショートチャネル効果を抑制することができる。本実施形態の半導体装置は、不純物層５６が深いことに起因して、第１及び第２実施形態の半導体装置と比較するとショートチャネル効果に対する耐性は低い。ただし、比較例１，２の半導体装置と比較すると、サブスレショルドリークが少なく、ショートチャネル効果に対する耐性も高い。
【０１６１】
次に、本実施形態による半導体装置の製造方法について図２７を用いて説明する。
【０１６２】
まず、例えば図４（ａ）乃至図９（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、Ｎウェル２４、チャネル不純物層２８，３２、ゲート絶縁膜３４，３６、ゲート電極３８、サイドウォールスペーサ４４、ポケット不純物層４８、不純物層５０等を形成する。
【０１６３】
次いで、フォトリソグラフィにより、Ｐ型低リークトランジスタのドレイン領域を露出し、他の領域を覆うフォトレジスト膜５２を形成する。
【０１６４】
次いで、フォトレジスト膜５２、ゲート電極３８及びサイドウォールスペーサ４４をマスクとしてＮ型不純物をイオン注入し、Ｐ型低リークトランジスタのドレイン領域に、浅いポケット不純物層５４を形成する。イオン注入条件は、Ｎ型不純物として例えば燐イオン（Ｐ＋）を用い、加速エネルギーを例えば２５±１０ｋｅＶの範囲、例えば２５ｋｅＶ、ドーズ量を例えば５．２×１０１３ｃｍ−２±１０％の範囲、例えば５．２×１０１３ｃｍ−２とする。チルト角は、例えば３０±３度の範囲、例えば３０度とする。この際、様々な向きに配置されたトランジスタが存在することを考慮して、基板法線に対して±Ｘ方向及び±Ｙ方向に傾斜した４方向から、それぞれ１．３×１０１３ｃｍ−２ずつイオン注入する。
【０１６５】
次いで、フォトレジスト膜５２、ゲート電極３８及びサイドウォールスペーサ４４をマスクとしてＰ型不純物をイオン注入し、Ｐ型低リークトランジスタのドレイン領域に、ドレイン拡散層のエクステンション領域となる不純物層５６を形成する（図２７）。イオン注入条件は、Ｐ型不純物として例えば硼素イオン（Ｂ＋）を用い、加速エネルギーを例えば１．５±０．３ｋｅＶの範囲、例えば１．５ｋｅＶ、ドーズ量を例えば１．０×１０１５ｃｍ−２±１０％の範囲、例えば１．０×１０１５ｃｍ−２とする。チルト角は、例えば０度とする。なお、このイオン注入条件は、第１実施形態の場合とドーズ量は同じであるが加速電圧が高いため、形成される不純物層５６は、第１実施形態の場合と比較して、より幅広く（深く）分布し、不純物濃度は低くなる。
【０１６６】
なお、ポケット不純物層５４と不純物層５６は、何れを先に形成してもよい。ポケット不純物層５４及び不純物層５６を形成する際には、ポケット不純物層５４の濃度ピーク位置が不純物層５６（不純物層５０）の濃度ピーク位置よりも浅くなるように、イオン注入条件を適宜設定する。
【０１６７】
次いで、例えばアッシングにより、フォトレジスト膜５２を除去する。
【０１６８】
この後、例えば図１０（ａ）乃至図１２（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態の半導体装置を完成する。
【０１６９】
図２８は、上述の方法により製造された本実施形態のＰ型低リークトランジスタについて、シリコン基板内におけるドナー不純物の２次元的な濃度分布をシミュレーションにより求めた結果を示す図である。
【０１７０】
図２８に示すように、本実施形態のＰ型低リークトランジスタは、第１実施形態の場合と同様、ポケット不純物層４８が深くに形成されていることに起因して、ソース領域側の深い位置にドナー不純物の濃度ピークを有している。また、ポケット不純物層５４が浅くに形成されていることに起因して、ドレイン領域側の浅い位置にドナー不純物の濃度ピークを有している。これら濃度ピーク位置は、図１４に示す典型的なＰＭＯＳトランジスタの不純物濃度プロファイルと比較すると、ソース領域側ではより深い位置に形成され、ドレイン側ではより浅い位置に形成されている。
【０１７１】
図２９乃至図３１は、上述の方法により製造された本実施形態のＰ型低リークトランジスタについて、シリコン基板１０内における不純物濃度の深さ方向分布をシミュレーションにより求めた結果である。図２９は、ソース領域側のゲート電極３８端部下における深さ方向分布をシミュレーションにより求めた結果を示すグラフであり、図３２の点線（ａ）に沿った不純物濃度分布に対応している。図３０は、ドレイン領域側のゲート電極３８端部下における深さ方向分布をシミュレーションにより求めた結果を示すグラフであり、図３２の点線（ｂ）に沿った不純物濃度分布に対応している。図３１は、ゲート電極３８の中心下における深さ方向分布をシミュレーションにより求めた結果を示すグラフであり、図３２の点線（ｃ）に沿った不純物濃度分布に対応している。
【０１７２】
図２９乃至図３１中、「Ａｒｓｅｎｉｃ」はポケット不純物層４８の不純物濃度分布を表し、「Ｐｈｏｓｐｈｏｒｕｓ」はポケット不純物層５４の不純物濃度分布を表している。また、図２９中、「Ｂｏｒｏｎ」はソース領域側のエクステンションの不純物層５０の不純物濃度分布を表している。また、図３０中、「Ｂｏｒｏｎ」はドレイン領域側のエクステンションの不純物層５６の不純物濃度分布を表している。
【０１７３】
図２９に示すように、ポケット不純物層４８の濃度ピーク位置は、ソース拡散層のエクステンション領域を形成する不純物層５０の濃度ピーク位置よりも深くなっている。また、図３０に示すように、ポケット不純物層５４の濃度ピーク位置は、ドレイン拡散層のエクステンション領域を形成する不純物層５６の濃度ピーク位置よりも浅くなっている。また、不純物層５６は、不純物層５０よりも濃度が低く、より深くに至り形成されている。
【０１７４】
以上のシミュレーション結果より、上述の方法により製造された本実施形態のＰ型低リークトランジスタについて、ポケット不純物層４８の濃度ピーク位置を不純物層５０の濃度ピーク位置よりも深くできることを検証できた。また、ポケット不純物層５４の濃度ピーク位置を不純物層５６の濃度ピーク位置よりも浅くできることを検証できた。また、不純物層５６が不純物層５０よりも低濃度且つ深くなることを検証できた。また、このような不純物プロファイルを用いることにより、図２及び図３に示したように、駆動電流が大きくリーク電流が少ないＭＩＳトランジスタを実現することができた。
【０１７５】
このように、本実施形態によれば、ソース領域側にエクステンション不純物層の濃度ピーク位置よりも深い位置に濃度ピークを有するポケット不純物層を形成するので、エクステンション不純物層に導入されるポケット不純物を低減することができる。これにより、ソース抵抗の増加を抑制することができ、駆動電流を大きくすることができる。また、ソース抵抗に与える影響を抑えつつポケット不純物層の濃度を増加できるため、ソース−ドレイン間のパンチスルー耐性を効果的に向上することができる。
【０１７６】
また、ドレイン領域側のエクステンション不純物層の濃度ピーク位置よりも浅い位置に濃度ピークを有するポケット不純物層を形成するので、エクステンション不純物層の濃度ピーク位置よりも下側のＰＮ接合で発生する電界を緩和することができる。これにより、ドレイン拡散層と基板との間の接合リーク電流を低減することができる。
【０１７７】
また、ソース領域側のポケット不純物層の濃度ピーク位置をエクステンション不純物層の濃度ピーク位置よりも深くすることによる閾値電圧の低下は、ドレイン領域側のポケット不純物層を浅くしたこと及び濃度を高めることにより抑制することができる。これにより、サブスレショルドリークとショートチャネル効果を抑制することができる。
【０１７８】
また、ドレイン領域側のエクステンション不純物層を、ソース側のエクステンション不純物層よりもピーク濃度が低く且つ深くすることにより、ドレイン領域側のエクステンション不純物層の濃度ピーク位置より下側のＰＮ接合付近の電界強度を緩和することができる。これにより、ドレイン領域側のエクステンション不純物層の濃度ピーク位置より下側のＰＮ接合の接合リークを低減することができる。
【０１７９】
また、このような構成とすることにより、チャネル不純物層の不純物濃度を下げることができる。これにより、ドレイン拡散層と基板との間の接合リーク電流を更に低減することができる。
【０１８０】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１８１】
例えば、上記実施形態では、低リークトランジスタ、高速トランジスタ及び高電圧トランジスタを有する半導体装置を例にして説明したが、駆動電流が大きくリーク電流が少ないことが求められるＭＩＳトランジスタを含む半導体装置に広く適用することができる。
【０１８２】
また、上記実施形態では、ＰＭＯＳトランジスタを例にして説明したが、ＮＭＯＳトランジスタにも同様に適用することができる。
【０１８３】
また、上記実施形態に記載の半導体装置の構造、構成材料、製造条件等は、一例を記載したものであり、必要に応じて適宜変更が可能である。
【０１８４】
以上の実施形態に関し、更に以下の付記を開示する。
【０１８５】
（付記１）  チャネル領域を有する第１導電型の半導体基板と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板内に、前記チャネル領域を挟むように配置された第２導電型のソース拡散層及びドレイン拡散層と、
前記ソース拡散層側の前記半導体基板内に形成された前記第１導電型の第１のポケット不純物層と、
前記ドレイン拡散層側の前記半導体基板内に形成された前記第１導電型の第２のポケット不純物層とを有し、
前記ソース拡散層は、前記半導体基板の表面から第１の深さの位置に濃度ピークを有する第１のエクステンション不純物層を有し、前記第１のポケット不純物層は、前記第１の深さよりも深い位置に濃度ピークを有しており、
前記ドレイン拡散層は、前記半導体基板の前記表面から第２の深さの位置に濃度ピークを有する第２のエクステンション不純物層を有し、前記第２のポケット不純物層は、前記第２の深さよりも浅い位置に濃度ピークを有している
ことを特徴とする半導体装置。
【０１８６】
（付記２）  付記１記載の半導体装置において、
前記ソース拡散層側の前記半導体基板内に形成され、前記第１の深さよりも浅い位置に濃度ピークを有する第３のポケット不純物層を更に有する
ことを特徴とする半導体装置。
【０１８７】
（付記３）  付記２記載の半導体装置の製造方法において、
前記第３のポケット不純物層の濃度は、前記第２のポケット不純物層の濃度よりも低い
ことを特徴とする半導体装置。
【０１８８】
（付記４）  付記２又は３記載の半導体装置において、
前記第３のポケット不純物層の濃度は、前記第１のポケット不純物層の濃度よりも低い
ことを特徴とする半導体装置。
【０１８９】
（付記５）  付記１乃至４のいずれか１項に記載の半導体装置において、
前記チャネル領域に形成されたチャネル不純物層を更に有し、
前記チャネル不純物層のピーク濃度は、前記ソース拡散層側の前記ゲート電極端部下における前記第１のポケット不純物層のピーク濃度及び前記ドレイン拡散層側の前記ゲート電極端部下における前記第２のポケット不純物層のピーク濃度よりも低い
ことを特徴とする半導体装置。
【０１９０】
（付記６）  付記１乃至５のいずれか１項に記載の半導体装置において、
前記第２の深さは、前記第１の深さよりも深い
ことを特徴とする半導体装置。
【０１９１】
（付記７）  第１導電型の半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の一方の側を露出し、前記ゲート電極の他方の側を覆う第１のレジスト膜及び前記ゲート電極をマスクとして前記半導体基板内に前記第１導電型の不純物を導入し、前記ゲート電極の前記一方の側の前記半導体基板内に、第１のポケット不純物層を形成する工程と、
前記第１のレジスト膜及び前記ゲート電極をマスクとして前記半導体基板内に第２導電型の不純物を導入し、前記ゲート電極の前記一方の側の前記半導体基板内に、第１のエクステンション不純物層を形成する工程と、
前記ゲート電極の前記他方の側を露出し、前記ゲート電極の前記一方の側を覆う第２のレジスト膜及び前記ゲート電極をマスクとして前記半導体基板内に前記第１導電型の不純物を導入し、前記ゲート電極の前記他方の側の前記半導体基板内に、第２のポケット不純物層を形成する工程と、
前記第２のレジスト膜及び前記ゲート電極をマスクとして前記半導体基板内に前記第２導電型の不純物を導入し、前記ゲート電極の前記他方の側の前記半導体基板内に、第２のエクステンション不純物層を形成する工程とを有し、
前記第１のポケット不純物層を形成する工程では、前記第１のポケット不純物層の濃度ピーク位置が、前記第１のエクステンション不純物層の濃度ピーク位置よりも深くなるように、前記第１のポケット不純物層を形成し、
前記第２のポケット不純物層を形成する工程では、前記第２のポケット不純物層の濃度ピーク位置が、前記第２のエクステンション不純物層の濃度ピーク位置よりも浅くなるように、前記第２のポケット不純物層を形成する
ことを特徴とする半導体装置の製造方法。
【０１９２】
（付記８）  付記７記載の半導体装置の製造方法において、
前記第１のレジスト膜及び前記ゲート電極をマスクとして前記半導体基板内に前記第１導電型の不純物を導入し、前記ゲート電極の前記一方の側の前記半導体基板内に、濃度ピークが前記第１のエクステンション不純物層の濃度ピーク位置よりも浅くに位置する第３のポケット不純物層を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１９３】
（付記９）  付記８記載の半導体装置の製造方法において、
前記第３のポケット不純物層を形成する工程では、前記第２のポケット不純物層よりも濃度が低い前記第３のポケット不純物層を形成する
ことを特徴とする半導体装置の製造方法。
【０１９４】
（付記１０）  付記８又は９記載の半導体装置において、
前記第３のポケット不純物層を形成する工程では、前記第１のポケット不純物層よりも濃度が低い前記第３のポケット不純物層を形成する
ことを特徴とする半導体装置の製造方法。
【０１９５】
（付記１１）  付記７乃至１０のいずれか１項に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の前に、前記半導体基板内にチャネル不純物層を形成する工程を更に有し、
前記チャネル不純物層を形成する工程では、前記ゲート電極の中心下における前記チャネル不純物層のピーク濃度が、前記ソース拡散層側の前記ゲート電極端部下における前記第１のポケット不純物層のピーク濃度及び前記ドレイン拡散層側の前記ゲート電極端部下における前記第２のポケット不純物層のピーク濃度よりも低くなるように、前記チャネル不純物層を形成する
ことを特徴とする半導体装置の製造方法。
【０１９６】
（付記１２）  付記７乃至１１のいずれか１項に記載の半導体装置の製造方法において、
前記第２のエクステンション不純物層を形成する工程では、前記第２のエクステンション不純物層の前記濃度ピーク位置が、前記第１のエクステンション不純物層の前記濃度ピーク位置よりも深くなるように、前記第２のエクステンション不純物層を形成する
ことを特徴とする半導体装置の製造方法。
【符号の説明】
【０１９７】
１０…シリコン基板
１２，１８…シリコン酸化膜
１４…シリコン窒化膜
１６…素子分離用トレンチ
２０…ＳＴＩ
２２…犠牲酸化膜
２４…Ｎウェル
２６，３０，４０，４６，５２，５８，６６…フォトレジスト膜
２８，３２…チャネル不純物層
３４，３６…ゲート絶縁膜
３８…ゲート電極
４２，５０，５６，６２…エクステンション領域の不純物層
４４，６４…サイドウォールスペーサ
４８，５４，６０，８６…ポケット不純物層
６８…ソース／ドレイン領域の不純物層
７０…ソース拡散層
７２…ドレイン拡散層
７４，７６…ソース／ドレイン拡散層
７８…金属シリサイド膜
８０…層間絶縁膜
８２…コンタクトホール
８４…コンタクトプラグ
【図１】
0005544880.tif 000002
【図２】
0005544880.tif 000003
【図３】
0005544880.tif 000004
【図４】
0005544880.tif 000005
【図５】
0005544880.tif 000006
【図６】
0005544880.tif 000007
【図７】
0005544880.tif 000008
【図８】
0005544880.tif 000009
【図９】
0005544880.tif 000010
【図１０】
0005544880.tif 000011
【図１１】
0005544880.tif 000012
【図１２】
0005544880.tif 000013
【図１３】
0005544880.tif 000014
【図１４】
0005544880.tif 000015
【図１５】
0005544880.tif 000016
【図１６】
0005544880.tif 000017
【図１７】
0005544880.tif 000018
【図１８】
0005544880.tif 000019
【図１９】
0005544880.tif 000020
【図２０】
0005544880.tif 000021
【図２１】
0005544880.tif 000022
【図２２】
0005544880.tif 000023
【図２３】
0005544880.tif 000024
【図２４】
0005544880.tif 000025
【図２５】
0005544880.tif 000026
【図２６】
0005544880.tif 000027
【図２７】
0005544880.tif 000028
【図２８】
0005544880.tif 000029
【図２９】
0005544880.tif 000030
【図３０】
0005544880.tif 000031
【図３１】
0005544880.tif 000032
【図３２】
0005544880.tif 000033