(57)【特許請求の範囲】
【請求項１】
第１導電型を有する炭化ケイ素を含む半導体基板と、
前記半導体基板上に形成され、前記第１導電型を有し、前記半導体基板よりも不純物濃度が低く炭化ケイ素を含むドリフト層と、
前記ドリフト層内の上面に形成された前記第１導電型と異なる第２導電型を有する半導体領域と、
前記ドリフト層上に形成されたパッシベーション膜と、
前記ドリフト層上に形成された電極と、
前記半導体基板の裏面に形成された裏面電極と、
を含み、
前記パッシベーション膜は、
前記ドリフト層の上面に接して形成された第１絶縁膜と、
前記第１絶縁膜上に形成された金属絶縁膜と、
前記金属絶縁膜上に形成された第２絶縁膜と、
を有し、
前記金属絶縁膜の膜厚は０．３ｎｍ以上５ｎｍ以下の範囲にあることを特徴とする半導体装置。
【請求項２】
前記金属絶縁膜はアルミ酸化物を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記金属絶縁膜はアルミ窒化物を含むことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記金属絶縁膜はチタン酸化物を含むことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記金属絶縁膜の膜厚は１ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第１絶縁膜および前記第２絶縁膜は酸化シリコンを含むことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第１絶縁膜と前記ドリフト層との界面近傍の前記第１絶縁膜内に窒素が導入されていることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記ドリフト層の上面に形成され、前記第２導電型を有するベース領域と、
前記ベース領域の上面に形成され、前記第１導電型を有し、かつ前記ドリフト層よりも不純物濃度が高いソース領域と、
前記ベース領域の上面に形成され、前記第２導電型を有し、かつ前記ベース領域よりも不純物濃度が高いコンタクト領域と、
前記ドリフト層および前記ベース領域の直上にゲート絶縁膜を介して形成されたゲート電極と、
を有し、
前記電極は前記ソース領域および前記コンタクト領域に電気的に接続され、
前記ゲート絶縁膜は、
前記ドリフト層の上面に接して形成された第３絶縁膜と、
前記第３絶縁膜上に形成された金属絶縁膜と、
前記金属絶縁膜上に形成された第４絶縁膜と、
を有し、
前記金属絶縁膜の膜厚は０．３ｎｍ以上５ｎｍ以下の範囲にあり、
前記ゲート絶縁膜の膜厚は３０以上１００ｎｍ以下の範囲にあり、
前記パッシベーション膜は前記ゲート絶縁膜と同一の構造を含み、
前記パッシベーション膜は前記第２絶縁膜上に形成された第５絶縁膜を含むことを特徴とする請求項１記載の半導体装置。
【請求項９】
前記第３絶縁膜と前記ドリフト層との界面近傍の前記第３絶縁膜内に窒素が導入されていることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第３絶縁膜および前記第４絶縁膜は酸化シリコンを含むことを特徴とする請求項８記載の半導体装置。
【請求項１１】
第１導電型を有する炭化ケイ素を含む半導体基板と、
前記半導体基板上に形成され、前記第１導電型を有し、前記半導体基板よりも不純物濃度が低く炭化ケイ素を含むドリフト層と、
前記ドリフト層内の上面に形成された前記第１導電型と異なる第２導電型を有する半導体領域と、
前記ドリフト層上に形成されたパッシベーション膜と、
前記ドリフト層上に形成された電極と、
前記半導体基板の裏面に形成された裏面電極と、
を含み、
前記パッシベーション膜は、
前記ドリフト層の上面に接して形成された第１絶縁膜と、
前記第１絶縁膜上に順に積層された第１窒化膜、金属絶縁膜、第２窒化膜および第２絶縁膜と、
を有し、
前記金属絶縁膜の膜厚は０．３ｎｍ以上であり、
前記第１窒化膜、前記金属絶縁膜および前記第２窒化膜の膜厚の和は１０ｎｍ以下であることを特徴とする半導体装置。
【請求項１２】
前記金属絶縁膜はアルミ酸化物を含むことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記金属絶縁膜はアルミ窒化物を含むことを特徴とする請求項１１記載の半導体装置。
【請求項１４】
前記金属絶縁膜はチタン酸化物を含むことを特徴とする請求項１１記載の半導体装置。
【請求項１５】
前記第１絶縁膜と前記ドリフト層との界面近傍の前記第１絶縁膜内に窒素が導入されていることを特徴とする請求項１１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、炭化ケイ素を含む基板上に形成された半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
高耐圧を必要とし、大きな電流が流れるパワーデバイスの低損失化を目的として、従来のケイ素（Ｓｉ）に代わる新しい材料である炭化ケイ素（ＳｉＣ）を半導体基板に用いた半導体装置が研究されている。ＳｉＣは、絶縁破壊電界がＳｉに比べ約１０倍大きいため、耐圧を維持するドリフト層を薄く、且つ高濃度にすることができ、導通損失を低減できる材料である。このため次世代の高耐圧・低損失なパワーデバイスへの応用が期待されている。
【０００３】
パワーデバイスではブロッキング状態においてデバイス端部への電界集中を緩和するために、ジャンクションターミネーションエクステンション（Junction Termination Extension：ＪＴＥ）またはフィールドリミティングリング（Field Limiting Ring：ＦＬＲ）などのターミネーション領域の構造（ターミネーション構造）を形成することが知られている。なお、ここでいうブロッキング状態とは、パワーデバイスの電極間に高い電位差が生じており、かつ前記電極間に電流が流れていない状態を指す。
【０００４】
特許文献１（特開平１１−３３０４９６号公報）には、パッシべーション膜を酸化シリコン膜（ＳｉＯ２膜）および高誘電体膜（ｈｉｇｈ−ｋ膜）で構成することによってパッシべーション膜にかかる電圧を酸化シリコン膜とｈｉｇｈ−ｋ膜で分担し、パッシべーション膜の破壊を防ぐことが記載されている。
【０００５】
また、特許文献２（特開２００２−５２４８６０号公報）には、パッシべーション膜を酸化シリコン膜、ｈｉｇｈ−ｋ膜および酸化シリコン膜の３層で構成することにより、パッシべーション膜にかかる電圧を酸化シリコン膜とｈｉｇｈ−ｋ膜とで分担し、パッシべーション膜にリーク電流が流れることを抑制することが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−３３０４９６号公報
【特許文献２】特開２００２−５２４８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
基板にＳｉＣを用いたパワーデバイスのターミネーション設計においてはＪＴＥ、ＦＬＲの構造設計のみでなく、ターミネーション構造の上部に設けられたパッシべーション膜にも高電界がかかることを考慮する必要がある。
【０００８】
ここで、図１４、図１５に示すダイオードをパワーデバイスの例としてＪＴＥの動作原理を説明する。図１４はダイオードの表面電極とパッシべーション膜の平面図であり、図１５は図１４のＡ−Ａ線における断面図である。図１４では、ｎ＋型基板１（図１５参照）上のｎ−型ドリフト層２と、ｎ−型ドリフト層２上面に形成されたｐ型ガードリング領域３、ｐ型ＪＴＥ領域４およびｎ＋型フィールドストップ領域５のみを示しており、それより上部に形成されたパッシべーション膜、表面電極および樹脂膜などは図示を省略している。また、図１５では図１４の半導体チップの端部であるターミネーション領域のみを示し、半導体チップの中央部にあるアクティブ領域およびアクティブ領域に形成されたダイオードの図示は省略している。また、図１４は平面図であるが、図面を見易くするために部分的にハッチングを付している。
【０００９】
図１５に示すように、ｎ＋型基板１上に形成されたｎ−型ドリフト層２の上面には、ｐ型ガードリング領域３、ｐ型ＪＴＥ領域４およびｎ＋型フィールドストップ領域５が形成され、ｎ＋型基板１の裏面には裏面電極７が形成され、ｎ−型ドリフト層２上にはｎ−型ドリフト層２の上面に接して表面電極８、パッシべーション膜１１およびフローティング電極９が形成されている。ｎ＋型フィールドストップ領域５上にはフローティング電極９が電気的に接続されており、表面電極８およびフローティング電極９のそれぞれの一部はパッシべーション膜１１上に乗り上げるように形成されている。図１４に示すように、ｐ型ガードリング領域３、ｐ型ＪＴＥ領域４およびｎ＋型フィールドストップ領域５は、ｎ−型ドリフト層２上面のアクティブ領域を囲むようにｎ−型ドリフト層２上面の中心部から端部にかけて順に形成されている。また、ｐ型ガードリング領域３に囲まれたアクティブ領域には高耐圧のダイオードが形成されているがここではその図示を省略し、アクティブ領域にはｎ−型ドリフト層２のみを示している。実際には、アクティブ領域のｎ−型ドリフト層２の上面にはｐ型の半導体層などが形成されている。
【００１０】
図１５に示す裏面電極７と表面電極８との間に電圧が印加されたブロッキング状態においては、例えば数ｋＶの電圧が印加された裏面電極７から、例えば０Ｖの電圧が印加された表面電極８に向かって電気力線が伸びる。このとき、表面電極８のエッジ部分には電気力線が集中しやすいが、ｐ型ガードリング領域３とｐ型ＪＴＥ領域４が存在することによって電気力線が横方向に広げられるため、表面電極８のエッジ部分における電界集中を緩和できる。電界を緩和するｐ型領域を複数有するＦＬＲでも、同様に横方向に電気力線を広げられるため、電界集中を緩和できる。これによりパワーデバイスの高耐圧化が可能となる。
【００１１】
しかし、パッシべーション膜にｈｉｇｈ−ｋ膜を用いる際には以下に説明する技術課題が存在する。パッシべーション膜は高電界により破壊されることを防ぐために通例数１００ｎｍから数μｍの膜厚を有しており、パッシべーション膜にかかる電圧を酸化シリコン膜とｈｉｇｈ−ｋ膜とで分担する場合には、当然ｈｉｇｈ−ｋ膜も相応の膜厚が必要となる。ところが、本発明者らが検討したところ、絶縁膜を酸化シリコン膜とｈｉｇｈ−ｋ膜で構成した場合、ｈｉｇｈ−ｋ膜が厚いと絶縁膜の信頼性（電気ストレス印加による絶縁膜電荷量の安定性）が悪化するという問題があることが明らかになった。
【００１２】
さらに、ＳｉＣパワーデバイスのようにパッシべーション膜に高電界が印加される場合、パッシべーション膜の破壊、リーク電流の増加だけでなく、以下に説明する技術課題が存在する。つまり、高電界によって加速されたキャリアがパッシべーション膜に注入される問題があり、また、パッシべーション膜内の電荷が高電界によって移動することにより、実効的なパッシべーション膜電荷が経時的に変動する問題がある。また、ＳｉＣと絶縁膜の界面には多数の界面トラップが存在するため、トラップへの電荷の充放電によっても実効的なパッシべーション膜電荷が変動する。パッシべーション膜内の電荷が変動すると、ＪＴＥまたはＦＬＲなどにおける電気力線の広がり方が変化してしまう。このため、パワーデバイスの耐圧、すなわちダイオードのアノード−カソード間耐圧またはトランジスタのソース−ドレイン耐圧などが変動してしまい、信頼性の観点から問題となる。
【００１３】
本発明の目的は、高い信頼性を有する半導体装置を提供することにある。
【００１４】
本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本願の一発明による半導体装置は、第１導電型を有する炭化ケイ素を含む半導体基板と、
前記半導体基板上に形成され、前記第１導電型を有し、前記半導体基板よりも不純物濃度が低く炭化ケイ素を含むドリフト層と、
前記ドリフト層内の上面に形成された前記第１導電型と異なる第２導電型を有する半導体領域と、
前記ドリフト層上に形成されたパッシベーション膜と、
前記ドリフト層上に形成された電極と、
前記ドリフト層の裏面に接して形成された裏面電極と、
を含み、
前記パッシベーション膜は、
前記ドリフト層の上面に接して形成された第１絶縁膜と、
前記第１絶縁膜上に形成された金属絶縁膜と、
前記金属絶縁膜上に形成された第２絶縁膜と、
を有し、
前記金属絶縁膜の膜厚は０．３ｎｍ以上１０ｎｍ以下の範囲にあるものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
本発明によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１である半導体装置を示す断面図である。
【図２】耐圧とパッシべーション膜電荷量との関係を示すグラフである。
【図３】アルミ酸化膜の膜厚と実効的なアルミ酸化膜の負電荷量との関係を示すグラフである。
【図４】アルミ酸化膜の膜厚と電気ストレスを印加した後の絶縁膜電荷の変動量との関係を示すグラフである。
【図５】本発明の実施の形態１である半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】本発明の実施の形態１である半導体装置の変形例を示す断面図である。
【図１２】本発明の実施の形態２である半導体装置を示す断面図である。
【図１３】本発明の実施の形態３である半導体装置を示す断面図である。
【図１４】パワーデバイスの例として示す半導体装置の平面図である。
【図１５】図１４のＡ−Ａ線における断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００２１】
（実施の形態１）
図１に、本実施の形態の半導体装置の断面図を示す。本実施の形態の半導体装置は、炭化ケイ素（ＳｉＣ）からなる半導体基板に形成された高耐圧トランジスタなどのパワーデバイス（図示しない）を有しており、図１には当該半導体基板をダイシングして個片化することで形成する半導体チップの端部となる領域（ターミネーション領域）の断面を示している。ＳｉＣはＳｉ（シリコン）に比べて絶縁破壊電界が高く、耐圧が高い。デバイスの耐圧はドリフト層の厚さに大きく影響されるため、基板およびドリフト層にＳｉＣを用いることで、デバイスの耐圧を確保しつつ、ドリフト層を薄く、高濃度にする事ができる。したがって、導通損失を低減することができるが、高耐圧化が可能となった分、ドリフト層上のパッシべーション膜にも高い耐圧がかかるため、これに起因してリーク電流が発生するなどの問題もある。なお、図１に示す構造体では、図の左側に半導体チップの中心部が位置し、図の右側に半導体チップの端部が位置する。
【００２２】
図１に示すように、ｎ＋型基板１上にエピタキシャル成長法などにより形成されたｎ−型ドリフト層２の上面には、ｐ型ガードリング領域３、ｐ型ＪＴＥ領域４およびｎ＋型フィールドストップ領域５が形成されている。ｐ型ガードリング領域３、ｐ型ＪＴＥ領域４およびｎ＋型フィールドストップ領域５は、半導体チップの中央部のアクティブ領域を囲むように、前記中央部（図１の左側）から半導体チップの端部（図１の右側）に向かって順に配置されている。つまり、当該半導体チップを上方から見ると、ｎ−型ドリフト層２の上面のアクティブ領域を囲むようにｐ型ガードリング領域３が形成され、ｐ型ガードリング領域３を囲むようにｐ型ＪＴＥ領域４が形成され、ｐ型ＪＴＥ領域４を囲むようにｎ＋型フィールドストップ領域５がそれぞれ環状に形成されている。図において、ｐ型ガードリング領域３およびｐ型ＪＴＥ領域４は接しているが、ｐ型ＪＴＥ領域４およびｎ＋型フィールドストップ領域５は接しておらず、間に不純物が導入されていないｎ−型ドリフト層２が存在する。
【００２３】
ｐ型ガードリング領域３およびｐ型ＪＴＥ領域４はＳｉＣからなるｎ−型ドリフト層２の上面にｐ型の不純物（例えばＡｌ（アルミニウム））を導入して形成された半導体領域である。ここでは、ｐ型ガードリング領域３の方がｐ型ＪＴＥ領域４よりもｐ型不純物の濃度が高いものとするが、ｐ型ガードリング領域３およびｐ型ＪＴＥ領域４のそれぞれの不純物濃度はどちらが高くてもよく、また、互いに同じ不純物濃度であってもよい。また、ｐ型ガードリング領域３およびｐ型ＪＴＥ領域４は同様の接合深さを有し、ｎ＋型フィールドストップ領域５はｐ型ＪＴＥ領域４よりも浅い接合深さを有しているが、それぞれの半導体領域の接合深さはこれに限られるものではない。ｎ＋型フィールドストップ領域５は、デバイスにかかる電界が半導体チップの端部に及ぶことを防ぐための半導体領域である。
【００２４】
ｎ＋型基板１の裏面には裏面電極７が形成され、ｎ−型ドリフト層２上にはｎ−型ドリフト層２の上面に接して表面電極８、パッシべーション膜６およびフローティング電極９が形成されている。裏面電極７、表面電極８およびフローティング電極９は例えばＡｌ（アルミニウム）などからなり、パッシべーション膜６はｎ−型ドリフト層２の上面から上方に向かって順に積層された第１酸化シリコン膜６ａ、金属絶縁膜６ｂおよび第２酸化シリコン膜６ｃにより構成されている。第１酸化シリコン膜６ａの底面はＳｉＣからなるｎ−型ドリフト層２に接しており、また、金属絶縁膜６ｂの膜厚は０．３ｎｍ以上１０ｎｍ以下である。ここでは、金属絶縁膜６ｂの膜厚は例えば１ｎｍであるものとする。なお、本願では絶縁性を有する金属化合物からなる膜を金属絶縁膜と呼ぶ。金属絶縁膜６ｂは、例えば酸化アルミニウム（例えばアルミナ（Ａｌ２Ｏ３））などからなる絶縁膜である。本願では、酸素（Ｏ）およびアルミニウム（Ａｌ）を含むアルミ酸化物を含む膜を酸化アルミニウム膜と呼ぶものとする。
【００２５】
また、金属絶縁膜６ｂはチタン酸化物により形成することも考えられる。ただし、Ｔｉ（チタン）およびＡｌ（アルミニウム）からなる絶縁膜はＳｉＣに接していると電荷が注入されやすいため、ここでは金属絶縁膜６ｂの下面および上面を第１酸化シリコン膜６ａおよび第２酸化シリコン膜６ｃにより覆っている。
【００２６】
ｎ＋型フィールドストップ領域５の上面にはフローティング電極９が電気的に接続されており、表面電極８はアクティブ領域のｎ−型ドリフト層２の上面に形成された高耐圧ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のソース電極（図示しない）などに電気的に接続されている。表面電極８およびフローティング電極９のそれぞれの一部はパッシべーション膜６の端部の上に乗り上げるように形成されている。フローティング電極９は、ｎ＋型フィールドストップ領域５の電位を固定するための電極である。
【００２７】
パッシべーション膜６は、ｐ型ガードリング領域３の端部の上面、ｐ型ＪＴＥ領域４の上面、およびｎ＋型フィールドストップ領域５の端部の上面を覆うように配置されている。つまり、パッシべーション膜６は、ｐ型ガードリング領域３の一部の直上からｎ＋型フィールドストップ領域５の一部の直上にかけて形成され、ｐ型ＪＴＥ領域４の上面を全て覆っている。本願では、図１に示すような半導体チップの端部（エッジ部）の近傍の領域に形成された電界緩和を目的とするｐ型ガードリング領域３またはｐ型ＪＴＥ領域４半導体領域などを含む構造をターミネーション構造と呼ぶ。パッシべーション膜６の上部には、パッシべーション膜６、表面電極８、フローティング電極９を覆うような絶縁膜をさらに備えていてもよい。前記絶縁膜の材料としては、酸化シリコン膜などの絶縁膜またはポリイミドなどの樹脂を用いることが考えられる。
【００２８】
このターミネーション構造を有する半導体装置の動作時であって、裏面電極７と表面電極８との間に電圧が印加されたブロッキング状態においては、裏面電極７から表面電極８に向かって電気力線が伸びる。表面電極８のエッジ部分、つまりｎ−型ドリフト層２に接する表面電極８の端部には電気力線が集中しやすいが、ｐ型ガードリング領域３およびｐ型ＪＴＥ領域４によって電気力線が横方向に広げられるため、表面電極８のエッジ部分における電界集中を緩和できる。また、以下に説明するように、パッシべーション膜６には負電荷を持つ金属絶縁膜６ｂを用いているため、パッシべーション膜６にかかる高電界によって実効的なパッシべーション膜６内の電荷が変動したとしても、表面電極８への電気力線の集中を防ぐことができる。このため、耐圧変動を抑制することが可能である。
【００２９】
本発明の実施の形態の半導体装置は、ＳｉＣパワーデバイスのターミネーション構造を形成するｐ型不純物領域上のパッシべーション膜が、ＳｉＣ（ｎ−型ドリフト層２）と接する第１酸化シリコン膜と、第１酸化シリコン膜より上部に位置する金属絶縁膜と、金属絶縁膜より上部に位置する第２酸化シリコン膜とを有し、その金属絶縁膜の膜厚が０．３ｎｍ以上１０ｎｍ以下であることを特徴とするものである。
【００３０】
以下に、グラフを用いて本実施の形態の半導体装置の効果を説明する。
【００３１】
図２に、実効的なパッシべーション膜電荷とデバイスの耐圧との関係を表したグラフを示す。グラフの縦軸はパワーデバイスの耐圧であり、パッシべーション膜の電荷量が０のときの耐圧を１と定義している。グラフの横軸はパッシべーション膜内の電荷量を示している。実効的なパッシべーション膜電荷が正の場合、正電荷が増えると耐圧が急激に低下する。つまり、グラフの右側ではパッシべーション膜の電荷量が変化することで耐圧が急激に変動する。
【００３２】
一方、実効的なパッシべーション膜電荷が負の場合は、電荷による耐圧の変動がほとんど見られない。つまり、パッシべーション膜電荷が負の場合、パッシべーション膜電荷が多少正または負に増減しても、パッシべーション膜電荷が正の場合のように急激に耐圧が変化するようなことがない。特に、ブロッキング状態ではパッシべーション膜には正電荷が増加するが、元々のパッシべーション膜電荷が負であれば、図２に示すようにパッシべーション膜電荷が正に変動しても高い耐圧を保つことができる。
【００３３】
Ａｌ（アルミニウム）またはＴｉ（チタン）を含む金属絶縁膜は負電荷を有するので、これらをパッシべーション膜に用いることにより、耐圧変動が少ない安定したターミネーション構造を実現できる。また、図１に示すように、金属絶縁膜６ｂの下層と上層に第１酸化シリコン膜６ａ、第２酸化シリコン膜６ｃをそれぞれ配置することにより、パッシべーション膜６に高電界がかかる場合でも金属絶縁膜６ｂへの電荷の注入を抑制することができる。これにより、パッシべーション膜６の電荷変動を抑えることができる。
【００３４】
本発明者らが検討した結果、酸化アルミニウム膜の膜厚と負電荷量は図３のグラフに示すような関係があることが明らかになった。図３において、縦軸は酸化アルミニウム膜を含むパッシべーション膜の実効的な負電荷量ＱＦの絶対値を示しており、酸化アルミニウム膜の膜厚が２０ｎｍのときの前記負電荷量を１として定義している。グラフの横軸は酸化アルミニウム膜の膜厚を示している。酸化アルミニウム膜の膜厚を０ｎｍから厚くすると負電荷量が急激に増加するが、膜厚が０．３ｎｍ以上になると負電荷量の増加が非常に緩やかになる。つまり、酸化アルミニウム膜の膜厚が０．３ｎｍ以上あれば、酸化アルミニウム膜内に所望の負電荷を持たせることができる。
【００３５】
一方で、酸化アルミニウム膜の膜厚が厚過ぎると、電気ストレスを与えた際に酸化アルミニウム膜の電荷量が変動しやすくなる。本発明者らの検討の結果、酸化アルミニウム膜の膜厚と、電気ストレスを与えた際のパッシべーション膜の電荷の変動量とは図４のグラフに示すような関係にあることが明らかになった。図４において、縦軸は電気ストレスによる酸化アルミニウム膜を含むパッシべーション膜の電荷の変動量を示しており、膜厚２０ｎｍのときの前記電荷の変動量を１として定義している。グラフの横軸は酸化アルミニウム膜の膜厚を示している。
【００３６】
酸化アルミニウム膜の膜厚が薄いと電荷の変動量が少なくて安定しているが、膜厚が５ｎｍを超えると電荷変動量が大きくなり、さらに１０ｎｍを超えると酸化アルミニウム膜を用いない場合、すなわち図８に示すようにパッシべーション膜１１がＳｉＯ２のみからなるの場合に比べて電荷変動量が５倍以上になってしまう。特にＳｉＣパワーデバイスのようにパッシべーション膜に高電界がかかる場合には電気ストレスが強いために高電界による影響を受けやすい。
【００３７】
上記の事実により、金属絶縁膜の膜厚は０．３ｎｍ以上１０ｎｍ以下であることが重要となる。つまり、金属絶縁膜の膜厚が０．３ｎｍ以上あれば十分な電荷量を持たせることができるが、膜厚が１０ｎｍよりも大きくなると金属絶縁膜内の電荷量が不安定になるため、膜厚を１０ｎｍ以下とする必要がある。また、より好ましくは、金属絶縁膜の膜厚は０．３ｎｍ以上５ｎｍ以下であることが望ましい。これにより、電気ストレスに対してより安定した電荷を有するパッシべーション膜を提供できる。
【００３８】
また、基板の主面がドライエッチングによってダメージを受けることを避けることなどを目的として、ウェットエッチングによって金属絶縁膜を加工する場合には、金属絶縁膜の膜厚は０．３ｎｍ以上１ｎｍ以下であることがさらに望ましい。これにより、エッチング残りがなく、金属絶縁膜と、その上下に位置する酸化シリコン膜を連続して加工することが可能である。
【００３９】
なお、ターミネーション構造のｐ型不純物領域の濃度、幅、深さ等の構造設計によってパッシべーション膜にかかる電界を制御できるため、厚膜のｈｉｇｈ−ｋ膜を形成せずともパッシべーション膜の絶縁破壊の防止およびリーク電流の低減が可能であり、デバイスを高耐圧化できる。したがって、図１に示すように、必ずしもパッシべーション膜６内に誘電率が高く膜厚が厚いｈｉｇｈ−ｋ膜を形成する必要はない。膜厚が厚いｈｉｇｈ−ｋ膜は電気ストレスが印加された際に絶縁膜電荷量の安定性が低くなるが、図１に示す半導体装置では、パッシべーション膜６内に膜厚が厚いｈｉｇｈ−ｋ膜を形成していないため、パッシべーション膜６の電荷量が変動することを防ぐことが可能である。
【００４０】
本実施の形態の半導体装置では、図１に示すように膜厚が０．３ｎｍ以上１０ｎｍ以下である金属絶縁膜６ｂを用いてパッシべーション膜６を構成することにより、電界の影響を受けにくく安定した電荷を保つことができるターミネーション構造を実現している。また、金属絶縁膜６ｂを酸化アルミニウム膜により構成することで金属絶縁膜６ｂを負電荷を持つ絶縁膜としているため、図２を用いて説明したように、ブロッキング状態における高電界によりパッシべーション膜６内の正電荷が増大しても、パッシべーション膜６の高い耐圧を保つことができる。
【００４１】
したがって、ＳｉＣパワーデバイスを有する半導体装置のターミネーション領域において、高電界が印加されてもパッシべーション膜内の電荷を安定させることができ、パッシべーション膜の耐圧の変動量を低減し、高い耐圧を安定して維持することができる。このため、表面電極８のエッジ部へ電気力線が集中することで流れるリーク電流の発生を防ぎ、絶縁膜の信頼性（電気ストレス印加による絶縁膜電荷量の安定性）を向上し、パワーデバイスの耐圧、すなわちダイオードのアノード−カソード間耐圧またはトランジスタのソース−ドレイン耐圧などが変動してしまうことを防ぐことができる。これにより、半導体装置の信頼性を向上することができる。
【００４２】
つまり、パッシべーション膜６中に負の固定電荷を有する金属絶縁膜６ｂを挿入することにより、実効的なパッシべーション膜電荷を負にすることができる。これにより、パッシべーション膜への高電界印加があっても、耐圧変動が少ない安定なターミネーション構造を提供することを可能としている。
【００４３】
以下に、本実施の形態の半導体装置の製造方法を図面を用いて説明する。図５〜図１０は、製造工程中の半導体装置の断面図を示すものである。なお、ここではアクティブ領域は図示せず、アクティブ領域に形成される高耐圧素子の製造工程の説明は省略するが、ターミネーション構造の形成と同時に、アクティブ領域についてもデバイス構造に従って半導体素子が形成されることは言うまでもない。
【００４４】
まず、図５に示すように、ＳｉＣ基板であるｎ＋型基板１上に、ｎ−型ドリフト層２が積層された基体を準備する。ｎ−型ドリフト層２はエピタキシャル成長法によりｎ＋型基板１上に形成されたｎ型のＳｉＣ膜である。
【００４５】
次に、図６に示すように、ｎ−型ドリフト層２の上面に酸化シリコン膜などからなる絶縁膜を形成した後、当該絶縁膜をパターニングすることでイオン注入用のマスクＭ１を形成し、続いてｐ型の不純物（例えばＡｌ（アルミニウム））をｎ−型ドリフト層２の上面にイオン注入してｐ型ガードリング領域３を形成する。このときｐ型ガードリング領域３は、ドーピング濃度を１×１０１８ｃｍ−３〜２×１０２０ｃｍ−３程度とし、厚さ（接合深さ）を０．５〜２．０μｍ程度として形成する。
【００４６】
次に、図７に示すように、マスクＭ１を除去した後、ｎ−型ドリフト層２上およびｐ型ガードリング領域３上に酸化シリコン膜などからなるパターニングされたイオン注入用のマスクＭ２を形成する。続いて、マスクＭ２から露出しているｎ−型ドリフト層２の上面にｐ型の不純物（例えばＡｌ（アルミニウム））をイオン注入してｐ型ＪＴＥ領域４を形成する。このときｐ型ＪＴＥ領域４は、ドーピング濃度を５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３程度とし、厚さ０．５〜２．０μｍ程度で形成する。ここでは、ｐ型ガードリング領域３に隣接させてｐ型ＪＴＥ領域４を形成させる。
【００４７】
次に、図８に示すように、マスクＭ２を除去した後、ｎ−型ドリフト層２上、ｐ型ガードリング領域３上およびｐ型ＪＴＥ領域４上に酸化シリコン膜などからなるパターニングされたイオン注入用のマスクＭ３を形成する。続いて、マスクＭ３から露出しているｎ−型ドリフト層２の上面にｎ型の不純物（例えばＮ（窒素））をイオン注入してｎ＋型フィールドストップ領域５を形成する。ｐ型ガードリング領域３、ｐ型ＪＴＥ領域４およびｎ＋型フィールドストップ領域５は、ｎ−型ドリフト層２上面のアクティブ領域（図示しない）を囲むようにアクティブ領域の外側に向かって順に形成する。
【００４８】
つまり、後にｎ＋型基板１をダイシングにより個片化して形成する半導体チップの中央部のアクティブ領域を囲むように、前記中央部（図８の左側）から半導体チップの端部（図８の右側）に向かってｐ型ガードリング領域３、ｐ型ＪＴＥ領域４およびｎ＋型フィールドストップ領域５が順に配置されている。平面視においては、ｎ−型ドリフト層２の上面のアクティブ領域を囲むようにｐ型ガードリング領域３を形成し、ｐ型ガードリング領域３を囲むようにｐ型ＪＴＥ領域４を形成し、ｐ型ＪＴＥ領域４を囲むようにｎ＋型フィールドストップ領域５を形成する。続いて、マスクＭ３を除去した後、注入されたＡｌ（アルミニウム）およびＮ（窒素）を活性化するためにｎ＋型基板１を含む製造工程中の半導体装置を例えば１７００℃で熱処理する。
【００４９】
次に、図９に示すように、熱酸化またはＣＶＤ（Chemical Vapor Deposition：化学気相成長）法、もしくはその両者の組合せによりｎ−型ドリフト層２上に第１酸化シリコン膜６ａを形成する。次に第１酸化シリコン膜６ａ上に金属絶縁膜６ｂおよび第２酸化シリコン膜６ｃをＣＶＤ法などを用いて順次形成し、第１酸化シリコン膜６ａ、金属絶縁膜６ｂおよび第２酸化シリコン膜６ｃからなるパッシべーション膜６を形成する。第１酸化シリコン膜６ａおよび第２酸化シリコン膜６ｃはＳｉＯ２膜であり、金属絶縁膜６ｂはアルミ酸化物を含む絶縁膜であり、ここではＡｌ２Ｏ３膜により構成する。また、金属絶縁膜６ｂの膜厚は０．３ｎｍ以上１０ｎｍ以下である。
【００５０】
続いて、パッシべーション膜６上にパターニングされたマスクＭ４を形成し、パッシべーション膜６をドライエッチまたはウェットエッチにより加工することで、ｐ型ガードリング領域３およびｎ＋型フィールドストップ領域５を露出させる。マスクＭ４は例えばフォトリソグラフィ技術を用いて形成したフォトレジスト膜であるものとする。
【００５１】
次に、図１０に示すように、マスクＭ４を除去した後、ｎ＋型基板１の主面の反対側の表面である裏面に裏面電極７を形成する。裏面電極７は例えばＡｌ（アルミニウム）をスパッタリングするなどして形成しても良いが、ＮｉＳｉまたはＴｉＳｉなどにより形成してもよい。次に、ｎ−型ドリフト層２の上面およびパッシべーション膜６の表面を覆うように例えばＡｌ（アルミニウム）からなる金属膜をスパッタリング法などにより形成した後、前記金属膜をパターニングしてパッシべーション膜６の上面を露出させる。このとき、パッシべーション膜６の両端の上面は露出させない。したがって、環状の平面形状を有するパッシべーション膜６の内側（アクティブ領域側）および外側に前記金属膜からなる表面電極８およびフローティング電極９がそれぞれ形成される。つまり、表面電極８はパッシべーション膜６に対してアクティブ領域側に形成され、フローティング電極９はパッシべーション膜６に対してアクティブ領域の反対側に形成される。表面電極８およびフローティング電極９は、いずれもその一部がパッシべーション膜６の端部の乗り上げるように形成される。
【００５２】
以上のようにして、アクティブ領域においてパワーデバイスの一部と電気的に接続される表面電極８と、ｎ＋型フィールドストップ領域５に電気的に接続するフローティング電極９とを形成することにより、図１０に示すターミネーション構造が完成する。なお、ｐ型ガードリング領域３とｐ型ＪＴＥ領域４の深さは同一である必要はない。また、ｐ型ＪＴＥ領域４は単一の領域である必要はなく、複数の領域で形成されていてもよい。つまり、ｐ型ＪＴＥ領域４を比較的不純物濃度が高い半導体領域と、それよりも不純物濃度が低い半導体領域とで形成し、ｐ型ＪＴＥ領域４に濃度勾配を持たせてもよい。また、ｐ型ガードリング領域３、ｐ型ＪＴＥ領域４、およびｎ＋型フィールドストップ領域５の形成順序は上記の通りである必要はない。
【００５３】
この後は、ｎ＋型基板１をダイシングをすることで個片化して複数の半導体チップを形成することで本実施の形態の半導体装置が完成する。ダイシングを行う前にｎ＋型基板１上の全面を覆う絶縁膜を形成しても構わない。また、半導体チップをポリイミドなどからなる樹脂膜により覆ってもよい。なお、ｎ＋型フィールドストップ領域５はダイシングにより形成された半導体チップの端部に近い領域に位置し、ｐ型ガードリング領域３はｎ＋型フィールドストップ領域５よりも半導体チップの中心部に近い領域位置することになる。
【００５４】
本実施の形態においては金属絶縁膜６ｂの部材としてアルミ酸化物を例示したが、本発明はこれに限定されるものではなくアルミ窒化物またはチタン酸化物であってもよい。つまり、金属絶縁膜６ｂは負の電荷を有する絶縁膜であればよいため、様々な部材を用いることができる。
【００５５】
また、上述したように、金属絶縁膜６ｂの膜厚は０．３ｎｍ以上５ｎｍ以下であることがより好ましい。これにより、電気ストレスに対して安定なパッシべーション膜を提供できる。
【００５６】
また、ウェットプロセスによって金属絶縁膜６ｂを加工する場合には、金属絶縁膜６ｂの膜厚は０．３ｎｍ以上１ｎｍ以下であることがさらに好ましい。これにより、エッチング残りがなく、金属絶縁膜６ｂと、その上下に位置する第１酸化シリコン膜６ａとを連続して加工することが可能である。
【００５７】
また、本実施の形態においてはターミネーション構造をＪＴＥとしたが、図１１に示すように、ターミネーション構造をＦＬＲとしても同様の効果を得ることが可能である。図１１は本実施の形態の半導体装置の変形例を示す断面図であり、ｎ−型ドリフト層２の上面にはｐ型ＪＴＥ領域４の代わりにｐ型半導体領域４ａが複数形成されている。複数のｐ型半導体領域４ａのそれぞれはｐ型ガードリング領域３と同様に環状の平面形状を有し、アクティブ領域およびｐ型ガードリング領域３を囲むように配置されている。このように複数のｐ型半導体領域４ａを形成することにより、ターミネーション領域に印加される電界を緩和することができる。
【００５８】
また、第１酸化シリコン膜６ａを形成する際に、一酸化窒素または一酸化二窒素などで酸窒化するか、もしくはアニールを行うと第１酸化シリコン膜６ａのＳｉＣからなるｎ−型ドリフト層２との界面近傍の第１酸化シリコン膜６ａ内にＮ（窒素）を導入することができる。これによりｎ−型ドリフト層２とパッシべーション膜６との界面におけるトラップ（トラップ準位）を低減することは、実効的なパッシべーション膜電荷の変動を抑制するために効果的である。
【００５９】
上記の製造工程により形成された本実施の形態の半導体装置では、０．３ｎｍ以上１０ｎｍ以下の膜厚で負の電荷を有する金属絶縁膜をパッシべーション膜内に設けることにより、上述したようにＳｉＣパワーデバイスを有する装置のターミネーション領域において、高電界が印加されてもパッシべーション膜内の電荷を安定させることができる。したがって、パワーデバイスの耐圧が変動することを防ぐことができるため、半導体装置の信頼性を向上することができる。
【００６０】
（実施の形態２）
本実施の形態によるＳｉＣを含む半導体装置のターミネーション領域の断面図を図１２を用いて説明する。図１２は本実施の形態の半導体装置の断面図であり、図１に示すターミネーション構造とほぼ同様の構造を示している。ただし、本実施の形態の半導体装置は、パッシべーション膜６が基板上に順に積層された第１酸化シリコン膜６ａ、窒化シリコン（ＳｉＮ）膜６ｄ、金属絶縁膜６ｂ、窒化シリコン膜６ｅおよび第２酸化シリコン膜６ｃの５層を少なくとも有する点で前記実施の形態１とは異なる。
【００６１】
つまり、パッシべーション膜６はｎ−型ドリフト層２の上面上に順に積層された第１酸化シリコン膜６ａ、窒化シリコン膜６ｄ、金属絶縁膜６ｂ、窒化シリコン膜６ｅおよび第２酸化シリコン膜６ｃからなる積層膜により構成されており、金属絶縁膜６ｂは例えばアルミ酸化物などの金属酸化膜からなる。金属絶縁膜６ｂの膜厚は０．３ｎｍ以上であり、窒化シリコン膜６ｄ、金属絶縁膜６ｂおよび窒化シリコン膜６ｅの膜厚の和は１０ｎｍ以下である。なお、パッシべーション膜６の上部に絶縁膜をさらに備えていてもよい。
【００６２】
このターミネーション構造の動作としては、裏面電極７と表面電極８との間に電圧が印加されたブロッキング状態においては、裏面電極７から表面電極８に向かって電気力線が伸びる。表面電極８のエッジ部分には電気力線が集中しやすいが、ｐ型ガードリング領域３とｐ型ＪＴＥ領域４によって電気力線が横方向に広げられるため、表面電極８のエッジ部分における電界集中を緩和できる。パッシべーション膜６には負電荷を持つ金属絶縁膜６ｂを用いているため、パッシべーション膜６にかかる高電界によって実効的なパッシべーション膜電荷が変動したとしても表面電極８への電気力線の集中を防ぐことができる。このため、耐圧変動を抑制することが可能である。
【００６３】
本実施の形態で示した酸化シリコン膜、窒化シリコン膜、金属絶縁膜からなる積層絶縁膜からなるパッシべーション膜においては、窒化シリコン膜がない積層絶縁膜に比べて膜自体の信頼性が向上する。具体的には絶縁破壊するまでの寿命、および実効的な絶縁膜電荷の安定性などが向上する。
【００６４】
なお、本実施の形態のように窒化シリコン膜により金属絶縁膜を挟んでいる場合、窒化シリコン膜の膜厚が厚すぎると、図４を用いて説明した特性と同様に、金属絶縁膜の電荷の変動量が大きくなる。このため、本実施の形態では窒化シリコン膜６ｄ、金属絶縁膜６ｂおよび窒化シリコン膜６ｅの膜厚の総和を１０ｎｍ以下とすることで、パッシベーション膜６内の電荷を安定させ、デバイスの耐圧を向上させることを可能としている。
【００６５】
本実施の形態の半導体装置を製造する際は、前記実施の形態１で図５〜図１０を用いて説明した工程とほぼ同様の工程を行うことで図１２に示す半導体装置を形成することができるが、パッシべーション膜６の構造が前記実施の形態１とは異なる。したがって、図９を用いて説明した工程では、熱酸化またはＣＶＤ法、もしくはその両者の組合せにより第１酸化シリコン膜６ａを形成した後に、窒化シリコン膜６ｄ、金属絶縁膜６ｂ、窒化シリコン膜６ｅ、第２酸化シリコン膜６ｃを順次ＣＶＤ法などを用いて積層し、これにより形成された積層絶縁膜をパターニングすることでパッシべーション膜６を形成する。
【００６６】
ここで金属絶縁膜６ｂの膜厚は０．３ｎｍ以上であり、窒化シリコン膜６ｄ、金属絶縁膜６ｂおよび窒化シリコン膜６ｅの膜厚の和は１０ｎｍ以下である。金属絶縁膜は例えばアルミ酸化物である。この後の工程は前記実施の形態１と同様に行うことで、図１２に示すターミネーション構造が完成する。なお、ｐ型ガードリング領域３とｐ型ＪＴＥ領域４の深さは同一である必要はない。また、ｐ型ＪＴＥ領域４は単一の領域である必要はなく、複数の領域で形成されていてもよい。
【００６７】
本実施の形態で示した酸化シリコン膜、窒化シリコン膜、金属絶縁膜からなる積層絶縁膜においては、窒化シリコン膜がない積層絶縁膜に比べて積層絶縁膜自体の信頼性が向上することが確認できた。具体的には絶縁破壊するまでの寿命、実効的な絶縁膜電荷の安定性などが向上した。
【００６８】
本実施の形態においては金属絶縁膜としてアルミ酸化物を例示したが、本発明はこれに限定されるものではなくアルミ窒化物またはチタン酸化物であってもよい。また、本実施の形態においてはターミネーション構造をＪＴＥとしたが、ターミネーション構造をＦＬＲとしても同様の効果を得ることが可能である。
【００６９】
また、第１酸化シリコン膜６ａを形成する際に、一酸化窒素または一酸化二窒素などで酸窒化するか、もしくはアニールを行うと第１酸化シリコン膜６ａのＳｉＣからなるｎ−型ドリフト層２との界面近傍の第１酸化シリコン膜６ａ内にＮ（窒素）を導入することができる。これによりｎ−型ドリフト層２とパッシべーション膜６との界面におけるトラップを低減することは、実効的なパッシべーション膜電荷の変動を抑制するために効果的である。
【００７０】
（実施の形態３）
本実施の形態におけるＳｉＣ基板上のアクティブ領域に形成されたＭＯＳＦＥＴおよびターミネーション領域を含む断面図を図１３に示す。図１３に示すように、図の右側のターミネーション領域は図１に示す前記実施の形態１のターミネーション構造と同様の構造を有している。ただし、パッシべーション膜２７はｎ−型ドリフト層２上に順に形成された第１酸化シリコン膜２７ａ、金属絶縁膜２７ｂ、第２酸化シリコン膜２７ｃおよび絶縁膜２７ｄにより構成されている。
【００７１】
また、図１３の左側に示すアクティブ領域には高耐圧なＭＯＳＦＥＴが形成されている。ＭＯＳＦＥＴはｎ−型ドリフト層２上にｎ−型ドリフト層２上側から順に積層された第１酸化シリコン膜２４ａ、金属絶縁膜２４ｂおよび第２酸化シリコン膜２４ｃからなるゲート絶縁膜２４を介して形成されたゲート電極２５と、ゲート電極２５の両側のｎ−型ドリフト層２の上面に形成されたｎ＋型ソース領域２２と、ドレイン領域であるｎ＋型基板１とを有している。つまり、ｎ＋型基板１に接する裏面電極７はＭＯＳＦＥＴのドレイン領域に電位を供給するドレイン電極である。また、ｎ＋型ソース領域２２に電気的に接続されている表面電極８は、ｎ＋型ソース領域２２に電位を供給するソース電極である。
【００７２】
ゲート絶縁膜２４はｎ−型ドリフト層２および当該ｎ−型ドリフト層２の両側にそれぞれ形成されたｐ型ベース領域２１およびｎ＋型ソース領域２２のいずれの上面にも接しており、ゲート電極２５は、平面視においてｎ−型ドリフト層２および当該ｎ−型ドリフト層２の両側にそれぞれ形成されたｐ型ベース領域２１およびｎ＋型ソース領域２２のいずれとも重なる位置に形成されている。つまりゲート絶縁膜２４は、ｎ−型ドリフト層２、ｐ型ベース領域２１およびｎ＋型ソース領域２２のそれぞれの直上において連続的に形成されており、ゲート電極２５も、ｎ−型ドリフト層２、ｐ型ベース領域２１およびｎ＋型ソース領域２２のそれぞれの直上において連続的に形成されている。
【００７３】
ゲート電極２５の両側のｎ−型ドリフト層２の上面に形成されたｎ＋型ソース領域２２のさらに外側にはｐ＋型コンタクト領域２３が形成されており、ｎ−型ドリフト層２の上面には、ｎ＋型ソース領域２２およびｐ＋型コンタクト領域２３からなる半導体領域の底部および側面を覆うようにｐ型ベース領域２１が形成されている。ｎ＋型ソース領域２２およびｐ＋型コンタクト領域２３の上面には表面電極８が接して形成されており、ｐ＋型コンタクト領域２３はｐ型ベース領域２１に電位を供給する役割を有している。ｐ型ベース領域２１はＭＯＳＦＥＴのチャネル領域が形成されるｐ型の半導体領域であり、ｎ＋型ソース領域２２およびｐ＋型コンタクト領域２３よりも深い接合深さを有している。ここでは、ｐ型ベース領域２１の側面はｐ型ガードリング領域３の側面に接しており、ｐ型ベース領域２１、ｐ型ガードリング領域３およびｐ型ＪＴＥ領域４の接合深さはほぼ同一であるものとする。ただし、これらの半導体領域の接合深さは適宜変更することができる。
【００７４】
ゲート絶縁膜２４の直上には、ゲート電極２５の表面およびゲート電極２５の端部の上面を覆うように絶縁膜２６が形成されている。表面電極８は、パッシべーション膜２７の一方の端部の上面、ｐ型ガードリング領域３、ｐ型ベース領域２１、ｎ＋型ソース領域２２、ｐ＋型コンタクト領域２３、ゲート絶縁膜２４の側壁および絶縁膜２６の表面に接して連続的に形成されている。つまり、ゲート絶縁膜２４および絶縁膜２６は表面電極８により覆われている。
【００７５】
図１３に示すように、ゲート絶縁膜２４はＳｉＣを含む基板上に第１酸化シリコン膜２４ａ、金属絶縁膜２４ｂおよび第２酸化シリコン膜２４ｃを順次形成した積層膜により構成されている。パッシべーション膜２７はゲート絶縁膜２４と同一の構造、すなわち第１酸化シリコン膜２７ａ、金属絶縁膜２７ｂおよび第２酸化シリコン膜２７ｃをその膜内に有し、さらに第２酸化シリコン膜２７ｃ上に形成された絶縁膜２７ｄを有している。金属絶縁膜２４ｂ、２７ｂは例えばアルミ酸化物などの金属酸化膜からなり、それらの膜厚は０．３ｎｍ以上１０ｎｍ以下である。なお、ターミネーション領域のパッシべーション膜２７の上部に絶縁膜をさらに備えていてもよい。
【００７６】
このＭＯＳＦＥＴの動作としては、裏面電極（ドレイン電極）７と表面電極（ソース電極）８との間に電圧が印加された状態で、ゲート電極２５に正の電圧が印加されると、ｐ型ベース領域２１の表層に電子の反転層が形成される。その結果、裏面電極７から、ｎ＋型基板１、ｎ−型ドリフト層２、ｐ型ベース領域２１の表層およびｎ＋型ソース領域２２を経て、表面電極８に電流が流れる。一方、ターミネーション構造の動作としては、裏面電極７と表面電極８との間に電圧が印加された状態で、ゲート電極２５に０Ｖが印加されると、裏面電極７および表面電極８間に電流が流れないブロッキング状態となり、裏面電極７から表面電極８に向かって電気力線が伸びる。表面電極８のエッジ部分には電気力線が集中しやすいが、ｐ型ガードリング領域３およびｐ型ＪＴＥ領域４によって電気力線が横方向に広げられるため、表面電極８のエッジ部分における電界集中を緩和できる。パッシべーション膜２７には負電荷を持つ金属絶縁膜２７ｂを用いているため、パッシべーション膜２７にかかる高電界によって実効的なパッシべーション膜電荷が変動したとしても、表面電極８への電気力線の集中を防ぐことができる。このため、デバイスの耐圧変動を抑制することが可能である。
【００７７】
次に、本実施の形態におけるＭＯＳＦＥＴおよびターミネーション構造の製造方法を図１３を用いて説明する。ただし、本発明はターミネーション構造に関する発明であり、ＭＯＳＦＥＴについては周知の製造方法により形成するものであるから、製造工程中の半導体装置の図示は省略する。また、図１３の右側のターミネーション構造の製造工程は前記実施の形態１とほぼ同様である。
【００７８】
まず、ＳｉＣからなるｎ＋型基板１上にｎ−型ドリフト層２をエピタキシャル成長法により形成する。そして、ｎ−型ドリフト層２の上面に酸化シリコン膜などからなるハードマスクを形成してｐ型の不純物（例えばＡｌ（アルミニウム））をイオン注入することにより、ｐ型ガードリング領域３を形成する。このときｐ型ガードリング領域３は、ドーピング濃度を１×１０１８ｃｍ−３〜２×１０２０ｃｍ−３程度とし、厚さを０．５〜２．０μｍ程度として形成する。その後、同様にハードマスクを用いたイオン注入を行うことで、ｐ型ＪＴＥ領域４を形成する。このときｐ型ＪＴＥ領域４は、ドーピング濃度を５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３程度とし、厚さを０．５〜２．０μｍ程度として形成する。その後、同様にハードマスクを用いてｎ−型ドリフト層２の上面にｎ型の不純物（例えばＮ（窒素））をイオン注入することで、ｎ＋型フィールドストップ領域５を形成する。
【００７９】
次に、ｎ−型ドリフト層２、ｐ型ガードリング領域３、ｐ型ＪＴＥ領域４およびｎ＋型フィールドストップ領域５の上部にパターニングされたハードマスクを形成した後、アクティブ領域にて露出しているｎ−型ドリフト層２の上面にｐ型の不純物（例えばＡｌ（アルミニウム））をイオン注入することによりｐ型ベース領域２１を形成する。ｐ型ベース領域２１は、ドーピング濃度を１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３程度とし、厚さを０．５〜３．０μｍ程度として形成する。続いて、ｎ−型ドリフト層２上にｐ型ベース領域２１の一部を露出するハードマスクを形成し、ｎ型の不純物（例えばＮ（窒素））をイオン注入することでｎ＋型ソース領域２２を形成する。続いて、ｎ−型ドリフト層２上に、ｎ＋型ソース領域２２を覆い、ｐ型ベース領域２１の一部を露出するハードマスクを形成し、ｐ型の不純物（例えばＡｌ（アルミニウム））をイオン注入することでｐ＋型コンタクト領域２３を形成する。続いて、ハードマスクを除去した後、注入されたＡｌ（アルミニウム）およびＮ（窒素）を活性化するために例えば１７００℃で熱処理を行う。
【００８０】
次に、１０００〜１３００℃程度のプロセス温度範囲内において熱酸化を行うことにより、ｎ−型ドリフト層２上に酸化シリコンからなる第１絶縁膜を形成する。続いて、第１絶縁膜上にＣＶＤ法などにより金属を含む第２絶縁膜および酸化シリコンからなる第３絶縁膜を順次形成する。その後、多結晶シリコン膜を第３絶縁膜上にＣＶＤ法などにより形成した後、前記多結晶シリコン膜をパターニングすることで、アクティブ領域の二つのｐ型ベース領域２１の間の領域の直上にゲート電極２５を形成する。続いて、ゲート電極２５を覆うように、第３絶縁膜上に例えば酸化シリコンからなる第４絶縁膜を形成する。
【００８１】
次に、アクティブ領域の二つのｐ型ベース領域２１の間の領域の直上およびターミネーション領域の一部を覆うハードマスクをそれぞれ形成した後、ドライエッチング法またはウェットエッチング法を用いて第１〜第４絶縁膜をパターニングする。これにより、アクティブ領域の二つのｐ型ベース領域２１の間の領域の直上に第１絶縁膜からなる第１酸化シリコン膜２４ａ、第２絶縁膜からなる金属絶縁膜２４ｂおよび第３絶縁膜からなる第２酸化シリコン膜２４ｃが順に積層された積層膜からなるゲート絶縁膜２４を形成する。また、それと同時にターミネーション領域には第１絶縁膜からなる第１酸化シリコン膜２７ａ、第２絶縁膜からなる金属絶縁膜２７ｂ、第３絶縁膜からなる第２酸化シリコン膜２７ｃ、第４絶縁膜からなる絶縁膜２７ｄが順に積層されたパッシべーション膜２７が形成される。ここで金属絶縁膜２４ｂ、２７ｂの膜厚は０．３ｎｍ以上１０ｎｍ以下であり、ゲート絶縁膜２４の全体膜厚は３０ｎｍ以上１００ｎｍ以下である。金属絶縁膜２４ｂ、２７ｂは例えばアルミ酸化物からなる。このように、ゲート絶縁膜２４を形成する工程において、後に形成されるパッシべーション膜２７の一部である第１酸化シリコン膜２７ａ、金属絶縁膜２７ｂおよび第２酸化シリコン膜２７ｃも同時に形成される。つまり、パッシベーション膜２７はゲート絶縁膜２４と同一の構造を含むことになる。
【００８２】
このとき、第２酸化シリコン膜２４ｃ上には、前記第４絶縁膜からなる絶縁膜２６が形成される。絶縁膜２６はゲート電極２５の表面を覆うように形成されており、ゲート絶縁膜２４の直上にゲート絶縁膜２４と同じ幅で形成される。つまり、ゲート電極２５のゲート長方向の幅は、ゲート絶縁膜２４の同方向の幅よりも狭く形成される。これにより、アクティブ領域の二つのｐ型ベース領域２１の間の領域の直上にゲート絶縁膜２４を介してゲート電極２５が形成される。
【００８３】
その後、ｎ＋型基板１の裏面にスパッタリング法などを用いて裏面電極（ドレイン電極）７を形成し、続いてｎ−型ドリフト層２上の全面に金属膜を形成した後、前記金属膜をパターニングすることで、ｎ＋型ソース領域２２およびｐ＋型コンタクト領域２３に電気的に接続された表面電極８およびｎ＋型フィールドストップ領域５に電気的に接続されたフローティング電極９を形成する。これにより、図１３に示すＭＯＳＦＥＴおよびターミネーション構造が完成する。なお、ｐ型ガードリング領域３とｐ型ＪＴＥ領域４の深さは同一である必要はない。また、ｐ型ＪＴＥ領域４は単一の領域である必要はなく、複数の領域で形成されていてもよい。さらに、ｐ型ガードリング領域３、ｐ型ＪＴＥ領域４、ｎ＋型フィールドストップ領域５、ｐ型ベース領域２１、ｎ＋型ソース領域２２、およびｐ＋型コンタクト領域２３の形成順序は上記の通りである必要はない。
【００８４】
以上のようにして高耐圧のＭＯＳＦＥＴ（パワーデバイス）をアクティブ領域に有する半導体装置において、図１３に示すように膜厚０．３ｎｍ以上１０ｎｍ以下の金属絶縁膜２７ｂを含むパッシべーション膜２７を形成することで、前記実施の形態１と同様の効果を得ることができる。なお、ゲート絶縁膜２４はＭＯＳＦＥＴのゲート絶縁膜であるから、必要以上に膜厚を厚くすることはできないため、ここではその膜厚を３０ｎｍ以上１００ｎｍ以下としている。この場合、パッシべーション膜２７を構成する第１酸化シリコン膜２７ａ、金属絶縁膜２７ｂおよび第２酸化シリコン膜２７ｃのみでパッシべーション膜を構成すると、膜厚が不足して耐圧を確保することができないため、ここでは絶縁膜２７ｄを設けて絶縁膜２７ｄの膜厚を大きくしている。具体的には、パッシべーション膜２７の膜厚は数百ｎｍ〜数μｍ必要となる。
【００８５】
本実施の形態においては金属絶縁膜としてアルミ酸化物を例示したが、本発明はこれに限定されるものではなくアルミ窒化物またはチタン酸化物であってもよい。また、本実施の形態においてはターミネーション構造をＪＴＥとしたが、ターミネーション構造をＦＬＲとしても同様の効果を得ることが可能である。
【００８６】
また、第１酸化シリコン膜２４ａ、２７ａを形成する際に、一酸化窒素または一酸化二窒素などで酸窒化するか、もしくはアニールを行うと、第１酸化シリコン膜２４ａ、２７ａとＳｉＣからなるｎ−型ドリフト層２との界面近傍の第１酸化シリコン膜２４ａ内および２７ａ内にＮ（窒素）を導入することができる。これによりＳｉＣからなるｎ−型ドリフト層２と第１酸化シリコン膜２７ａ、およびｎ−型ドリフト層２とゲート絶縁膜２４との界面のトラップを低減することは、実効的なパッシべーション膜電荷の変動を抑制するため、およびＭＯＳＦＥＴのオン抵抗低減のために効果的である。これは、トラップを低減することで、チャネル内のキャリアの移動度を向上させることができるためである。
【００８７】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８８】
本発明は、ＳｉＣ基板を含む半導体装置の製造技術に適用して有効である。
【符号の説明】
【００８９】
１      ｎ＋型基板
２      ｎ−型ドリフト層
３      ｐ型ガードリング領域
４      ｐ型ＪＴＥ領域
４ａ    ｐ型半導体領域
５      ｎ＋型フィールドストップ領域
６      パッシベーション膜
６ａ    第１酸化シリコン膜
６ｂ    金属絶縁膜
６ｃ    第２酸化シリコン膜
６ｄ    窒化シリコン膜
６ｅ    窒化シリコン膜
７      裏面電極
８      表面電極
９      フローティング電極
１１    パッシベーション膜
２１    ｐ型ベース領域
２２    ｎ＋型ソース領域
２３    ｐ＋型コンタクト領域
２４    ゲート絶縁膜
２４ａ  第１酸化シリコン膜
２４ｂ  金属絶縁膜
２４ｃ  第２酸化シリコン膜
２５    ゲート電極
２６    絶縁膜
２７    パッシベーション膜
２７ａ  第１酸化シリコン膜
２７ｂ  金属絶縁膜
２７ｃ  第２酸化シリコン膜
２７ｄ  絶縁膜
Ｍ１〜Ｍ４    マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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