(57)【特許請求の範囲】
【請求項１】
外部端子に接続され、ゲート端子に入力される信号に応じて前記外部端子の電位を駆動する第１のトランジスタと、
前記第１のトランジスタのゲート端子に第１端が接続され、前記外部端子に第２端が接続された第１のキャパシタと、
前記外部端子のレベルに応じて、前記第１のトランジスタのゲート端子をプルダウンするプルダウン回路と、
を有する出力回路。
【請求項２】
前記プルダウン回路は、
前記第１のトランジスタの前記ゲートと基準電位とに、ソース端子とドレイン端子とが接続された第２のトランジスタと、
前記外部端子に第１端が接続され前記第２のトランジスタのゲート端子に第２端が接続された第２のキャパシタと、
を有する請求項１記載の出力回路。
【請求項３】
前記プルダウン回路は、前記第２のトランジスタのゲート端子と前記基準電位との間に接続され、ゲート端子に駆動電圧が供給される第３のトランジスタを有する請求項２記載の出力回路。
【請求項４】
外部端子と基準電位との間で直列接続された第１のトランジスタ及び第２のトランジスタと、
前記第１のトランジスタのゲート端子に第１端が接続され、前記外部端子に第２端が接続された第１のキャパシタと、
前記第２のトランジスタのゲート端子に第１端が接続され、前記基準電位に第２端が接続された第２のキャパシタと、
前記第１のトランジスタのゲート端子に第１の駆動信号を供給する第１のゲート回路と、
前記第２のトランジスタのゲート端子に前記第１の駆動信号と同じ論理の第２の駆動信号を供給する第２のゲート回路と、
を有する出力回路。
【請求項５】
前記第１のゲート回路及び前記第２のゲート回路はインバータ回路であり、
前記第２のゲート回路から出力される前記第２の駆動信号が入力される第３のインバータ回路を有し、
前記第１のゲート回路は、前記第３のインバータ回路の出力信号に基づいて前記第１の駆動信号を出力する、請求項４記載の出力回路。
【請求項６】
外部端子に接続された伝送路を介して互いに通信する複数のデバイスを備え、
前記デバイスは、
前記外部端子に接続され、ゲート端子に入力される信号に応じて前記外部端子の電位を駆動する第１のトランジスタと、
前記第１のトランジスタのゲート端子に第１端が接続され、前記外部端子に第２端が接続された第１のキャパシタと、
前記外部端子のレベルに応じて、前記第１のトランジスタのゲート端子をプルダウンするプルダウン回路と、
を有する出力回路を含む、システム。
【請求項７】
外部端子に接続された伝送路を介して互いに通信する複数のデバイスを備え、
前記デバイスは、
前記外部端子と基準電位との間で直列接続された第１のトランジスタ及び第２のトランジスタと、
前記第１のトランジスタのゲート端子に第１端が接続され、前記外部端子に第２端が接続された第１のキャパシタと、
前記第２のトランジスタのゲート端子に第１端が接続され、前記基準電位に第２端が接続された第２のキャパシタと、
前記第１のトランジスタのゲート端子に第１の駆動信号を供給する第１のゲート回路と、
前記第２のトランジスタのゲート端子に前記第１の駆動信号と同じ論理の第２の駆動信号を供給する第２のゲート回路と、
を有する出力回路を含む、システム。
【請求項８】
外部端子に接続された出力回路の制御方法であって、
前記出力回路は、
前記外部端子に接続され、ゲート端子に入力される信号に応じて前記外部端子をプルダウンする第１のトランジスタと、
前記第１のトランジスタのゲート端子に第１端が接続され、前記外部端子に第２端が接続された第１のキャパシタと、
を含み、
前記外部端子のレベルに応じて、前記第１のトランジスタのゲート端子をプルダウンする、ことを特徴とする出力回路の制御方法。
【請求項９】
外部端子に接続された出力回路の制御方法であって、
前記出力回路は、
前記外部端子と基準電位との間で直列接続された第１のトランジスタ及び第２のトランジスタと、
前記第１のトランジスタのゲート端子に第１端が接続され、前記外部端子に第２端が接続された第１のキャパシタと、
前記第２のトランジスタのゲート端子に第１端が接続され、前記基準電位に第２端が接続された第２のキャパシタと、
を含み、
前記第１のトランジスタを第１の駆動信号により駆動し、
前記第２のトランジスタを、前記第１の駆動信号と同じ論理の第２の駆動信号により駆動する、ことを特徴とする出力回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
出力回路、システム、及び出力回路の制御方法に関する。
【背景技術】
【０００２】
従来、複数のデバイス間の通信は、例えばシリアル通信により行われる。このようなデバイスは、オープン・ドレイン型の出力回路を備えている（例えば、特許文献１参照）。
図７に示すように、複数のデバイス１１，１２，１３は、データを送受信する伝送路１４を介して相互に接続される。デバイス１３は、データを出力する出力回路１５を備えている。なお、図示しないが、他のデバイス１１，１２は、同様に構成された出力回路を備えている。
【０００３】
出力回路１５は、オープン・ドレイン型のドライバ回路であり、伝送路１４は、抵抗Ｒ１によりプルアップされている。デバイス１３は、外部端子Ｐ０に接続されたＮチャネルＭＯＳトランジスタＴ１をオンして外部端子Ｐ０に接続された伝送路１４をプルダウンすることで、図８（ａ）に示すように、伝送路１４の電圧Ｖｃを変化させ、信号を伝播させる。
【０００４】
このような出力回路１５では、ＮチャネルＭＯＳトランジスタＴ１をオンして伝送路１４の電位をＨレベルからＬレベルへと変化させるときの、立ち下がりエッジ（Ｆａｌｌ  Ｅｄｇｅ）の傾きを調整するため、トランジスタＴ１のゲート−ドレイン間に波形整形用のキャパシタＣ１が接続される場合がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００９−５３１９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のシステムは、２つのデバイス１１，１２間で通信を行うとき、通信を行わないデバイス１３の電源をオフすることが可能である。電源をオフすると、例えば、インバータ回路１６に対する高電位電圧ＶＤＥの供給が停止され、トランジスタＴ１のゲート端子はフローティング状態となる。このような場合、電源がオフされたデバイス１３の出力回路１５において、トランジスタＴ１のゲート端子は、上記の波形整形用のキャパシタＣ１を介して伝送路１４とＡＣカップリングされる。そして、伝送路１４のレベルがＬレベルからＨレベルへと変化するとき、トランジスタＴ１のゲート電圧も同様に上昇する。すると、トランジスタＴ１が弱くオンするため、図８（ｂ）に示すように、伝送路１４における電圧Ｖｃの波形が変異する、つまり伝送路１４より伝達される信号波形が変異する。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、外部端子に接続され、ゲート端子に入力される信号に応じて前記外部端子の電位を駆動する第１のトランジスタと、前記第１のトランジスタのゲート端子に第１端が接続され、前記外部端子に第２端が接続された第１のキャパシタと、前記外部端子のレベルに応じて、前記第１のトランジスタのゲート端子をプルダウンするプルダウン回路と、を有する。
【発明の効果】
【０００８】
本発明の一観点によれば、信号波形の変異を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】システムの概略構成図である。
【図２】デバイスの概略ブロック図である。
【図３】第１実施形態の入出力回路の回路図である。
【図４】入出力回路の動作波形図である。
【図５】第２実施形態の入出力回路の回路図である。
【図６】（ａ）（ｂ）は、入出力回路の動作波形図である。
【図７】システムの概略構成図である。
【図８】（ａ）（ｂ）は、伝送路のレベル変化を示す波形図である。
【発明を実施するための形態】
【００１０】
以下、実施形態を添付図面に従って説明する。
（システム構成）
図１に示すように、電子システムは、複数（図１において４つ）のデバイス２１，２２，２３，２４を備え、これらのデバイス２１〜２４はバス２５を介して互いに接続されている。
【００１１】
複数のデバイス２１〜２４は、所定の同期式シリアル通信により、バス２５を介した互いに送受信可能に構成されている。同期式シリアル通信は、例えば、集積回路間（Inter Integrated Circuit）通信である。このような通信方式のバス２５は、例えば、クロック信号を伝達する第１の伝送路２６と、データを伝達する第２の伝送路２７で構成される。各伝送路２６，２７は、例えば、ケーブル、基板に形成された配線パターンである。
【００１２】
第１の伝送路２６には抵抗Ｒ１１の第１端子が接続され、抵抗Ｒ１１の第２端子にはプルアップのための電圧Ｖｐが供給される。即ち、第１の伝送路２６は、抵抗Ｒ１１によりプルアップされている。同様に、第２の伝送路２７には抵抗Ｒ１２の第１端子が接続され、抵抗Ｒ１２の第２端子にはプルアップのための電圧Ｖｐが供給され、抵抗Ｒ１２により第２の伝送路２７がプルアップされる。
【００１３】
上記のように接続されたデバイス２１〜２４のうちの少なくとも１つはマスタデバイスとして動作するように構成される。マスタとして機能するデバイス２１は例えばマイクロコントローラであり、データ転送のためのクロック信号を生成し、第１の伝送路２６に出力する。マスタデバイスは、バス上でデータ転送を開始し、データ転送を終了する。マスタからアドレス指示されるデバイスはスレーブデバイスと呼ばれる。例えば、デバイス２１をマスタデバイス、デバイス２２〜２４をスレーブデバイスとする。
【００１４】
（デバイスの構成例）
図２に示すように、デバイス２２は、第１の高電位電圧ＶＤＩにより動作するロジック回路３１を備え、ロジック回路３１は、シフト回路３２を介して、第２の高電位電圧ＶＤＥにより動作する入出力回路３３と接続されている。シフト回路３２は、ロジック回路３１から出力される信号のレベルを、入出力回路３３，３４が扱う信号レベルにレベルシフトする。また、シフト回路３２は、入出力回路３３，３４からロジック回路３１に出力される信号のレベルを、ロジック回路３１が扱う信号レベルにレベルシフトする。
【００１５】
ロジック回路３１は、例えばＣＰＵ等を含む回路であり、データ処理機能と通信機能を有している。入出力回路３３は、ロジック回路３１からシフト回路３２を介して供給される信号に基づいて、外部端子Ｐ１に接続される伝送路２６をプルダウンする。そして、入出力回路３３は、伝送路２６のレベル変化に基づく信号をシフト回路３２に出力する。同様に、入出力回路３４は、ロジック回路３１からシフト回路３２を介して供給される信号に基づいて、外部端子Ｐ２に接続される伝送路２７をプルダウンする。そして、入出力回路３４は、伝送路２７のレベル変化に基づく信号をシフト回路３２に出力する。
【００１６】
次に、入出力回路３４の構成例を説明する。
（第一実施形態）
図３に示すように、入出力回路３４のインバータ回路４１には、図２に示すシフト回路３２から出力される信号に基づく信号Ｓｏが供給される。インバータ回路４１の出力端子は次段のインバータ回路４２の入力端子に接続され、そのインバータ回路４２の出力端子は次段のインバータ回路４３の入力端子に接続されている。このように、直列に接続されたインバータ回路４１〜４３は、駆動電圧として供給される高電位電圧ＶＤＥにより動作する。
【００１７】
インバータ回路４３の出力端子は、プルダウン用のトランジスタＴ１に接続されている。トランジスタＴ１はＮチャネルＭＯＳトランジスタであり、ゲート端子がインバータ回路４３の出力端子に接続され、ソース端子には低電位電圧（基準電位であって、例えばグランド）を供給する配線（なお、この配線をグランドとして説明する）に接続され、ドレイン端子は外部端子Ｐ２に接続されている。また、トランジスタＴ１のドレイン端子には、波形整形用のキャパシタＣ１の第１端子が接続され、キャパシタＣ１の第２端子はトランジスタＴ１のゲート端子に接続されている。キャパシタＣ１の容量値は、伝送路２７のレベルを立ち下げるときのその立ち下がりの傾き（Ｆａｌｌ−ｒａｔｅ）を、通信の規定に対応する値とするように設定されている。
【００１８】
外部端子Ｐ２にはダイオードＤ１のカソードが接続され、ダイオードＤ１のアノードはグランドに接続されている。ダイオードＤ１は、静電気破壊（ＥＳＤ：Electro Static Discharge）に対する保護素子として設けられている。
【００１９】
上記外部端子Ｐ２にはキャパシタＣ２の第１端子が接続され、キャパシタＣ２の第２端子はトランジスタＴ２に接続されている。キャパシタＣ２の容量値は、例えば、キャパシタＣ１の容量値の１／１０程度に設定されている。
【００２０】
トランジスタＴ２はプルダウン用のトランジスタＴ１と同じ導電型のトランジスタ、つまりＮチャネルＭＯＳトランジスタである。このトランジスタＴ２のゲート端子はキャパシタＣ２に接続され、ソース端子はグランドに接続され、ドレイン端子はトランジスタＴ１のゲート端子に接続されている。
【００２１】
また、トランジスタＴ２のゲート端子はトランジスタＴ３に接続されている。トランジスタＴ３は、トランジスタＴ１，Ｔ２と同じ導電型のトランジスタ、つまりＮチャネルＭＯＳトランジスタである。トランジスタＴ２のゲート端子はトランジスタＴ３のドレイン端子に接続され、トランジスタＴ３のソース端子はグランドに接続され、ゲート端子には高電位電圧ＶＤＥが供給される。
【００２２】
上記外部端子Ｐ２には抵抗Ｒ２１の第１端子が接続され、抵抗Ｒ２１の第２端子はバッファ回路５１の入力端子に接続されている。バッファ回路５１は、例えばシュミット・トリガ・ゲートである。このバッファ回路５１は、駆動電圧として供給される高電位電圧ＶＤＥにより動作する。バッファ回路５１の出力信号Ｓｉは、図２に示すシフト回路３２を介してロジック回路３１に供給される。
【００２３】
なお、図３は、伝送路２７を駆動する入出力回路３４を示したが、図１に示す伝送路２６を駆動する入出力回路３３も同様に構成される。
次に、上記のように構成された入出力回路３４の作用を説明する。
【００２４】
［入出力回路３４に高電位電圧ＶＤＥが供給されるとき］
トランジスタＴ３は、ゲート端子に供給される高電位電圧ＶＤＥによりオンし、トランジスタＴ２のゲート電圧をグランドレベルとするため、トランジスタＴ２はオフする。
【００２５】
信号ＳｏがＨレベルのとき、インバータ回路４３はＬレベルの信号Ｓ３をトランジスタＴ１のゲート端子に供給し、トランジスタＴ１はその信号に応答してオフする。従って、伝送路２７は、図１に示す抵抗Ｒ１２によりプルアップされ、伝送路２７の電位はＨレベルとなる。
【００２６】
信号ＳｏがＨレベルからＬレベルに立ち下がると、インバータ回路４３はトランジスタＴ１のゲート電圧をＬレベルから上昇させる。インバータ回路４３は、トランジスタＴ１のゲート電圧を緩やかに立ち上げるように、例えばソース端子側のトランジスタと出力端子との間に抵抗が挿入され、トランジスタＴ１のゲート端子に供給する電流が設定されている。
【００２７】
このゲート電圧がトランジスタＴ１のしきい値電圧に達すると、トランジスタＴ１がオンし、トランジスタＴ１のゲート電圧の上昇にともなってトランジスタＴ１のドレイン電流が徐々に増大し、伝送路２７のレベルを緩やかに引き下げる。
【００２８】
［入出力回路３４に高電位電圧ＶＤＥが供給されないとき］
トランジスタＴ３はオフし、トランジスタＴ２のゲート端子はフローティング状態となる。
【００２９】
伝送路２７は、他のデバイス（例えば、図１に示すデバイス２３）により、プルダウンされ、Ｌレベルとなっている。そして、他のデバイスのプルダウントランジスタがオフすると、伝送路２７は抵抗Ｒ１２によってプルアップされているため、伝送路２７の電位はＬレベルからＨレベルへと上昇する。
【００３０】
図３に示すトランジスタＴ１のゲート端子は、キャパシタＣ１を介して外部端子Ｐ２とＡＣカップリングされている。従って、伝送路２７の電位上昇に応じて、トランジスタＴ１のゲート電圧が上昇する。同様に、図３に示すトランジスタＴ２のゲート端子は、キャパシタＣ２を介して外部端子Ｐ２とＡＣカップリングされている。従って、伝送路２７の電位上昇に応じて、トランジスタＴ３のゲート電圧が上昇する。
【００３１】
トランジスタＴ２の寄生容量は、トランジスタＴ１のゲートの寄生容量に比べて十分に小さいため、キャパシタＣ２の容量値は、キャパシタＣ１の容量値より小さく設定することができる。そのため、トランジスタＴ２のゲート電圧は、トランジスタＴ１のゲート電圧より早く上昇する。その結果、トランジスタＴ１より先にトランジスタＴ２がオンする。このオンしたトランジスタＴ２は、トランジスタＴ１のゲート端子を、低電位電圧が供給される配線（グランド）に接続する。トランジスタＴ２とキャパシタＣ２は、トランジスタＴ１のゲート端子をプルダウンするプルダウン回路４４に含まれる。
【００３２】
上記のように、キャパシタＣ２の端子電圧によってオンしたトランジスタＴ２は、キャパシタＣ１の２つの端子のうち、トランジスタＴ１のゲート端子側の端子をグランドに接続する。その結果、伝送路２７のレベル上昇によるキャパシタＣ１の電荷は、グランドに向って流れ、トランジスタＴ１のゲート電圧をグランドレベルとする。従って、トランジスタＴ１はオフ状態を維持する。
【００３３】
その結果、伝送路２７のレベルは、図４に実線で示すように、他のデバイスの入出力回路によってＬレベルからＨレベルへと変化する。なお、図４に一点鎖線で示す波形は、図７に示す回路構成による波形変化を示す。
【００３４】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第１のトランジスタＴ１は、信号Ｓ３に応答してオンオフし、オンしたトランジスタＴ１は外部端子Ｐ２に接続された伝送路２７をプルダウンする。伝送路２７のレベルは、トランジスタＴ１のゲートと外部端子Ｐ２とをＡＣカップリングするキャパシタＣ１により、キャパシタＣ１の容量値に応じた傾きで立ち下がる。
【００３５】
プルダウン回路４４は、外部端子Ｐ２の電位に応じて、トランジスタＴ１のゲート電圧をプルダウンする。その結果、トランジスタＴ１はオフするため、外部端子Ｐ２に接続された伝送路２７のレベルが立ち上がるときに、その立ち上がり波形の変異を抑制することができる。
【００３６】
（２）トランジスタＴ２のゲートにはトランジスタＴ３が接続され、そのトランジスタＴ３のゲートには高電位電圧ＶＤＥが供給される。高電位電圧ＶＤＥが供給されるとき、トランジスタＴ３はオンし、トランジスタＴ２のゲート電圧をプルダウンする。従って、高電位電圧ＶＤＥが供給されるときにはトランジスタＴ２をオフするため、信号Ｓ３に基づいてトランジスタＴ１をオンオフさせることができる。
【００３７】
（第二実施形態）
次に伝送路２７をプルダウンする入出力回路の第二実施形態を説明する。尚、この実施形態において、図３に示す形態と同じ部材については同じ符号を付し、その説明の全て又は一部を省略する。
【００３８】
図５に示すように、入出力回路３４ａは、カスコード接続された２つのトランジスタＴ１１，Ｔ１２を備えている。第１のトランジスタＴ１１及び第２のトランジスタＴ１２は、図３に示すトランジスタＴ１と同じ導電型、つまりＮチャネルＭＯＳトランジスタである。第１のトランジスタＴ１１のドレイン端子は外部端子Ｐ２に接続され、第１のトランジスタＴ１１のソース端子は第２のトランジスタＴ１２のドレイン端子に接続され、第２のトランジスタＴ１２のソース端子は低電位電圧（基準電位であり、例えばグランド）が供給される配線（なお、この配線をグランドとして説明する）に接続されている。
【００３９】
第１のトランジスタＴ１１及び第２のトランジスタＴ１２は、図３に示すトランジスタＴ１と同様に伝送路２７をプルダウンするように、構成されている。例えば、トランジスタＴ１がオンしたときに外部端子Ｐ２からグランドに向って流すスイッチング電流と等しい電流がトランジスタＴ１１，Ｔ１２に流れるように、例えばトランジスタＴ１１，Ｔ１２のゲート幅を、トランジスタＴ１のゲート幅の２倍に設定されている。
【００４０】
第１のトランジスタＴ１１のゲート端子はインバータ回路４３の出力端子に接続されている。そして、第１のトランジスタＴ１１のゲート端子とドレイン端子との間には、波形整形用のキャパシタＣ１が接続されている。
【００４１】
第２のトランジスタＴ１２のゲート端子は、インバータ回路４１の出力端子に接続されている。また、第２のトランジスタＴ１２のゲート端子はキャパシタＣ１１の第１端子に接続され、キャパシタＣ１１の第２端子はグランドに接続されている。
【００４２】
なお、図５は、伝送路２７を駆動する入出力回路３４ａを示したが、図１に示す伝送路２６を駆動する入出力回路も同様に構成される。
次に、上記のように構成された入出力回路３４ａの作用を説明する。
【００４３】
高電位電圧ＶＤＥが供給されているとき、第２のトランジスタＴ１２のゲート端子には、信号Ｓｏに応答するインバータ回路４１の出力信号Ｓ１が供給される。このインバータ回路４１の出力信号Ｓ１は、２つのインバータ回路４２，４３を介して、第１のトランジスタＴ１１のゲート端子に供給される。従って、第１のトランジスタＴ１１のゲート端子と、第２のトランジスタＴ１２のゲート端子には、互いに同相の信号が供給され、第１のトランジスタＴ１１と第２のトランジスタＴ１２は同相にてオンオフする。オンした第１のトランジスタＴ１１及び第２のトランジスタＴ１２は、図３に示すトランジスタＴ１と同様に、伝送路２７をプルダウンする。
【００４４】
高電位電圧ＶＤＥが供給されていないとき、第１のトランジスタＴ１１のゲート端子は、フローティング状態となっている。このため、伝送路２７のレベルが他のデバイスの動作により変化すると、第１のトランジスタＴ１１のゲート電圧ＶＧ１は、波形整形用のキャパシタＣ１のＡＣカップリングにより、図６（ａ）に一点鎖線で示すように、変動する。なお、図６（ｂ）の一点鎖線は、図３に示すトランジスタＴ１のゲート電圧の波形を示す。
【００４５】
第２のトランジスタＴ１２のゲート電圧ＶＧ２は、キャパシタＣ１１により、グランドとＡＣカップリングされているため、図６（ａ）に二点鎖線で示すように、安定した電位（グランドレベル付近）となっている。そして、このゲート電圧ＶＧ２は、第２のトランジスタＴ１２のしきい値電圧を超えない。従って、第２のトランジスタＴ１２は、オフ状態を継続する。
【００４６】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）外部端子Ｐ２とグランドとの間には第１のトランジスタＴ１１と第２のトランジスタＴ１２とが直列に接続されている。第１のトランジスタＴ１１は、インバータ回路４３から出力される信号Ｓ３に応答してオンオフする。第２のトランジスタＴ１２は、インバータ回路４１から出力される信号Ｓ１に応答してオンオフする。第１のトランジスタＴ１１のゲート端子と外部端子Ｐ２との間には、波形整形用のキャパシタＣ１が接続されている。第２のトランジスタＴ１２のゲート端子はキャパシタＣ１１を介してグランドに接続されている。
【００４７】
高電位電圧ＶＤＥが供給されないとき、キャパシタＣ１１は、トランジスタＴ１２のゲート電圧をグランドレベル付近に保持する。その結果、トランジスタＴ１２はオフする。このため、外部端子Ｐ２に接続された伝送路２７のレベルが、他のデバイスの動作によって変化し、キャパシタＣ１のＡＣカップリングにより第１のトランジスタＴ１１のゲート電圧が変動しても、第２のトランジスタＴ１２がオフ状態を継続するため、第１のトランジスタＴ１１がオフするのを抑制する、即ち伝送路２７の波形変異を抑制することができる。
【００４８】
尚、上記各実施形態は、以下の態様で実施してもよい。
・図２では、第１の高電位電圧ＶＤＩと第２の高電位電圧ＶＤＥを示したが、ロジック回路３１と入出力回路３３とに同じ電圧を供給するデバイスに具体化してもよい。
【符号の説明】
【００４９】
２７  伝送路
３３，３４，３４ａ  入出力回路（出力回路）
４１  インバータ回路（第２のゲート回路）
４３  インバータ回路（第１のゲート回路）
４４  プルダウン回路
Ｃ１  第１のキャパシタ
Ｃ１１  第２のキャパシタ
Ｐ１，Ｐ２  外部端子
Ｔ１  第１のトランジスタ
Ｔ１１  第１のトランジスタ
Ｔ１２  第２のトランジスタ
Ｓ１  信号（第２の駆動信号）
Ｓ３  信号（第１の駆動信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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