(57)【特許請求の範囲】
【請求項１】
積層された複数の半導体層と、
上記複数の半導体層を電気的に接続するための複数の積層接続部と、
光電変換部と信号出力部を有する画素セルが２次元状に配列された画素アレイ部と、
上記画素セルの信号出力部による信号が伝搬される出力信号線と、を有し、
上記複数の半導体層は、少なくとも第１の半導体層と第２の半導体層を含み、
上記第１の半導体層に、
複数の上記画素セルが２次元状に配列され、
上記複数の画素セルで形成される画素群の信号出力部が、前記積層接続部から配線される出力信号線を共有し、
上記出力信号線が、上記積層接続部から分岐する箇所の全てまたは一部において、任意の分岐した各出力信号線を分離できる分離部を有する
固体撮像素子。
【請求項２】
上記積層接続部は、
当該積層接続部に接続される出力信号線を共有する画素群の中央付近に配置される
請求項１記載の固体撮像素子。
【請求項３】
上記分離部は、
分岐点以降の出力信号線に接続される上記信号出力部を有する画素群の中央付近に配置される
請求項１または２記載の固体撮像素子。
【請求項４】
上記画素アレイ部の上記画素セルの２次元配列内に、上記分離部と同じ構成で出力信号線に接続されないダミー素子が配置されている
請求項１から３のいずれか一に記載の固体撮像素子。
【請求項５】
上記分離部の２次元的な配置が周期的となるよう、上記ダミー素子が配置されている
請求項４記載の固体撮像素子。
【請求項６】
上記第１の半導体層には、上記画素アレイ部の画素セルを駆動する画素駆動部が配置され、
上記積層接続部を共有する上記画素群は、
行列ともに２画素以上の２次元配列であり、
上記画素駆動部で同時並列的に選択される上記画素セルの信号出力部が接続される出力信号線は、上記分離部を介して上記積層接続部に接続される
請求項１から５のいずれか一に記載の固体撮像素子。
【請求項７】
上記記画素セルは、
１つの電圧信号出力部に対して複数の光電変換部が接続される
請求項１から６のいずれか一に記載の固体撮像素子。
【請求項８】
上記電圧信号出力部は、
ゲート端子に光電変換部で得られた信号が入力され、ドレイン端子に電源、ソース端子に出力信号線が接続される増幅トランジスタを含み、
上記第１の半導体層側、または、上記第２の半導体層側に配置される定電流源が出力信号線に接続されている
請求項７記載の固体撮像素子。
【請求項９】
上記増幅トランジスタのソース端子は、選択トランジスタを介して上記出力信号線に接続されている
請求項８記載の固体撮像素子。
【請求項１０】
上記第１の半導体層は、
トランジスタおよび配線層が形成される側の反対面から照射される光を受光可能な受光素子が有する
請求項１から９のいずれか一に記載の固体撮像素子。
【請求項１１】
上記第１の半導体層は、
配線層と、
上記配線層上に形成された受光素子としての光電変換膜と、を含む
請求項１から９のいずれか一に記載の固体撮像素子。
【請求項１２】
上記積層接続部は、
上記第１の半導体層の最外層に配置されたマイクロパッドと、上記第２の半導体層における前記マイクロパッドに対応する位置の最外層に配置されたマイクロパッドが、マイクロバンプを介して接続された端子を含む
請求項１から１１のいずれか一に記載の固体撮像素子。
【請求項１３】
上記積層接続部は、
上記第１の半導体層の最外層に配置されたマイクロパッドと、上記第２の半導体層における前記マイクロパッドに対応する位置の最外層に配置されたマイクロパッドが直接貼り合わせられた端子を含む
請求項１から１１のいずれか一に記載の固体撮像素子。
【請求項１４】
上記積層接続部は、
上記第１の半導体層と上記第２の半導体層の両方またはいずれか一方の、半導体層または絶縁層を貫通して形成されたコンタクト・ビアを含む
請求項１から１１のいずれか一に記載の固体撮像素子。
【請求項１５】
上記第２の半導体層は、
複数のアナログ・デジタル（ＡＤ）変換部手段を有する
請求項１から１４のいずれか一に記載の固体撮像素子。
【請求項１６】
複数の上記ＡＤ変換部は、
各積層接続部と並列となるように配置されている
請求項１５記載の固体撮像素子。
【請求項１７】
信号処理回路およびメモリ回路の少なくとも一方が第３の半導体層またはそれ以降の半導体層として積層された半導体層に形成され、上記積層接続部によって接続される
請求項１から１６のいずれか一に記載の固体撮像素子。
【請求項１８】
固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、
上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
積層された複数の半導体層と、
上記複数の半導体層を電気的に接続するための複数の積層接続部と、
光電変換部と信号出力部を有する画素セルが２次元状に配列された画素アレイ部と、
上記画素セルの信号出力部による信号が伝搬される出力信号線と、を有し、
上記複数の半導体層は、少なくとも第１の半導体層と第２の半導体層を含み、
上記第１の半導体層に、
複数の上記画素セルが２次元状に配列され、
上記複数の画素セルで形成される画素群の信号出力部が、前記積層接続部から配線される出力信号線を共有し、
上記出力信号線が、上記積層接続部から分岐する箇所の全てまたは一部において、任意の分岐した各出力信号線を分離できる分離部を有する
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
この固体撮像素子は、光電変換部と、蓄積された電荷を電圧に変換する電荷電圧変換部、さらに電荷電圧変換部の電圧を読み出すための増幅回路を有する単位画素によって構成される。
このような固体撮像素子において、光の照射面をトランジスタが配置される面の反対側（＝裏面）とし、さらに複数の半導体層を積層して画素の出力信号を読み出すことで、集積度や並列度を向上する技術が提案されている。
この技術は、たとえば特許文献１に開示されている。
【０００３】
図１は、特許文献１に開示された固体撮像素子の基本的構成を示す図である。
【０００４】
図１は、受光部側の第１の半導体層１−１に画素セル２がアレイ状に配列され、そのアイレ部の両側に行走査回路３−１，３−２が配置され、さらに画素セル２の行配列に対応して画素駆動回路４−１，４−２が配置されている。
【０００５】
図２は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【０００６】
この画素セル２は、たとえばフォトダイオード（ＰＤ）からなる光電変換部（光電変換素子）２１を有する。
そして、画素セル２は、この１個の光電変換部２１に対して、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、および選択トランジスタ２５の４つのトランジスタを能動素子として有する。
【０００７】
光電変換部２１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ２２は、光電変換部２１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
これにより、転送トランジスタ２２は、光電変換部２１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【０００８】
リセットトランジスタ２３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセットトランジスタ２３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【０００９】
フローティングディフュージョンＦＤには、増幅トランジスタ２４のゲートが接続されている。増幅トランジスタ２４は、選択トランジスタ２５を介して出力信号線６に接続され、画素部外の定電流源とソースフォロアを構成している。
この増幅トランジスタ２４と選択トランジスタ２５により増幅回路７が形成される。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ２５のゲートに与えられ、選択トランジスタ２５がオンする。
選択トランジスタ２５がオンすると、増幅トランジスタ２４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を出力信号線６に出力する。
【００１０】
図３は、ＣＭＯＳイメージセンサの画素共有の一例を示す図である。
【００１１】
この構成は、それぞれ光電変換素子２１−１〜２１−４と転送トランジスタ２２−１〜２２−４を有する４つの画素セル２−１〜２−４がフローティングディフュージョンＦＤ、リセットトランジスタ２３、および増幅回路７を共有している。
【００１２】
固体撮像素子においては、図１に示すように、第１半導体層１−１に形成された１つの光電変換部２１に１つの増幅回路７を有する図２の画素セルまたは複数の光電変換部２１に１つの増幅回路７を有する図２の画素セル等が適用される。
そして、特許文献１の固体撮像素子においては、画素セル２に対して、積層された異なる第２半導体層１−２へ信号を伝播させる積層接続端子(マイクロバンプや貫通ＶＩＡ)８を接続することが特徴である。
すなわち、信号読み出しの増幅回路７に各々の積層接続端子８が接続される。
図２および図３の例では、第２の半導体層１−２にソースフォロワの定電流源として機能するバイアストランジスタ（負荷ＭＯＳ）９が形成されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００６−０４９３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上記した先行技術はいずれにしても、単位画素の大きさが積層接続端子８の大きさよりも小さい場合、各単位画素ごとに積層接続端子８を配置することが困難になる。
このため、図４に示すように複数の画素セルの増幅回路の出力が、積層接続端子に接続された出力信号線を共有することが考えられる。
【００１５】
図５は、図４の固体撮像素子の要部回路の一例を示す図である。
この例では、複数の画素セル２の読み出し増幅回路７の出力端子が同一出力信号線６に接続され、その接続ノードが積層接続端子８を介して第２の半導体層１−２へ接続される。
画素セル２は、図２に示すような複数の光電変換部（ＰＤ）を有して、増幅回路７を共有しても構わない。
上述したように、増幅回路７は増幅トランジスタ２４の他に選択トランジスタ２５も含んでおり、選択トランジスタ２５を介して出力信号線６に接続される。
ただし、リセットトランジスタ２３によって非選択画素のＦＤの電圧を低く設定し、増幅トランジスタ２４をＯＦＦ状態とする駆動により、選択トランジスタ２５を省略することも可能である。
【００１６】
ところが、図４および図５のような構成では、ある画素が行走査回路３によって選択され、積層接続端子８を介して信号を出力する際に、同一の積層接続端子８に接続されている他の画素の増幅回路７の出力端子の寄生容量も駆動する必要がある。
すなわち、増幅トランジスタ２４のソース端子の寄生容量、あるいは選択トランジスタ２５のソース端子の寄生容量、さらに配線の寄生容量が負荷容量として加わる。
積層接続端子８を含む出力信号線６の寄生容量が大きくなることで、画素の選択後に出力信号が目的の値に収束するまでの時間が長くなり、高速化の妨げとなる。
より高速な読み出し動作が必要な場合は、たとえばバイアストランジスタ９のゲートに印加されるバイアス電圧Ｖｂを変更して、増幅回路７に流す電流を増やすことが考えられるが、電流増に比例して消費電力の増大を伴ってしまう。
【００１７】
本発明は、積層構造における画素の出力信号線の駆動の高速化および低消費電力化を図ることが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００１８】
本発明の第１の観点の固体撮像素子は、積層された複数の半導体層と、上記複数の半導体層を電気的に接続するための複数の積層接続部と、光電変換部と信号出力部を有する画素セルが２次元状に配列された画素アレイ部と、上記画素セルの信号出力部による信号が伝搬される出力信号線と、を有し、上記複数の半導体層は、少なくとも第１の半導体層と第２の半導体層を含み、上記第１の半導体層に、複数の上記画素セルが２次元状に配列され、上記複数の画素セルで形成される画素群の信号出力部が、前記積層接続部から配線される出力信号線を共有し、上記出力信号線が、上記積層接続部から分岐する箇所の全てまたは一部において、任意の分岐した各出力信号線を分離できる分離部を有する。
【００１９】
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、積層された複数の半導体層と、上記複数の半導体層を電気的に接続するための複数の積層接続部と、光電変換部と信号出力部を有する画素セルが２次元状に配列された画素アレイ部と、上記画素セルの信号出力部による信号が伝搬される出力信号線と、を有し、上記複数の半導体層は、少なくとも第１の半導体層と第２の半導体層を含み、上記第１の半導体層に、複数の上記画素セルが２次元状に配列され、上記複数の画素セルで形成される画素群の信号出力部が、前記積層接続部から配線される出力信号線を共有し、上記出力信号線が、上記積層接続部から分岐する箇所の全てまたは一部において、任意の分岐した各出力信号線を分離できる分離部を有する。
【発明の効果】
【００２０】
本発明によれば、積層構造における画素の出力信号線の駆動の高速化および低消費電力化を図ることができる。
【図面の簡単な説明】
【００２１】
【図１】特許文献１に開示された固体撮像素子の基本的構成を示す図である。
【図２】４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図３】ＣＭＯＳイメージセンサの画素共有の一例を示す図である。
【図４】複数の画素セルの増幅回路の出力が、積層接続端子に接続された出力信号線を共有する固体撮像素子の構成例を示す図である。
【図５】図４の固体撮像素子の要部回路の一例を示す図である。
【図６】本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【図７】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図８】本発明の第１の実施形態に係るＣＭＯＳイメージセンサ(固体撮像素子)の第１の半導体層における画素、積層接続端子、および分離部の配置例を示す図である。
【図９】図８のＣＭＯＳイメージセンサ（固体撮像素子）の要部回路の一例を示す図である。
【図１０】本第２の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の要部回路の一例を示す図である。
【図１１】本発明の第３の実施形態に係るＣＭＯＳイメージセンサ(固体撮像素子)の第１の半導体層における画素、積層接続端子、および分離部の配置例を示す図である。
【図１２】図１１のＣＭＯＳイメージセンサ（固体撮像素子）の要部回路の一例を示す図である。
【図１３】本発明の第４の実施形態に係るＣＭＯＳイメージセンサ(固体撮像素子)の第１の半導体層における画素、積層接続端子、および分離部の配置例を示す図である。
【図１４】第４の実施形態に係る画素、積層接続端子、および分離部の配置例を具体的に説明するための図である。
【図１５】分岐点の分離部のスイッチとダミートランジスタが周期性を保つように素子配置されている例を示す図である。
【図１６】分岐点の分離部のスイッチとダミートランジスタが周期性を保つように素子配置され、かつ、ダミートランジスタが所定の機能を有する例を示す図である。
【図１７】４×４の画素セルで積層接続端子を共有する場合のレイアウト例を示す図である。
【図１８】本発明の第５の実施形態に係るＣＭＯＳイメージセンサ(固体撮像素子)の第１の半導体層と第２の半導体層の積層構造例を示す図である。
【図１９】本発明の第６の実施形態に係るＣＭＯＳイメージセンサ(固体撮像素子)の第１の半導体層と第２の半導体層の積層構造例を示す図である。
【図２０】本発明の第７の実施形態に係るＣＭＯＳイメージセンサ(固体撮像素子)の第１の半導体層と第２の半導体層の積層構造例を示す図である。
【図２１】本発明の第８の実施形態に係るＣＭＯＳイメージセンサ(固体撮像素子)の第１の半導体層と第２の半導体層と第３の半導体層の積層構造例を示す図である。
【図２２】本発明の第９の実施形態に係るＣＭＯＳイメージセンサ(固体撮像素子)の第１の半導体層と第２の半導体層の積層構造例を示す図である。
【図２３】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は次の順序で行う。
１．固体撮像素子の全体構成例
２．積層構造を採用する特徴的構成の基本概念
３．第１の実施形態
４．第２の実施形態
５．第３の実施形態
６．第４の実施形態
７．第５の実施形態
８．第６の実施形態
９．第７の実施形態
１０．第８の実施形態
１１．第９の実施形態
１２．第１０の実施形態（カメラシステムの構成例）
【００２３】
＜１．固体撮像素子の全体構成例＞
図６は、本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【００２４】
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、画素駆動部としての行選択回路（Ｖｄｅｃ）１２０、および読み出し回路（ＡＦＥ）１３０を有する。
本実施形態においては、一例として光の照射面をトランジスタが配置される面の反対側（＝裏面）とし、さらに複数の半導体層を積層して画素の出力信号を読み出すように形成される。
この半導体層の積層構造に対応した特徴的な構成については後で詳述する。
【００２５】
画素アレイ部１１０は、複数の画素セル１１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
【００２６】
図７は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００２７】
この画素セル１１０Ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換部（光電変換素子）１１１を有する。
そして、画素セル１１０Ａは、この１個の光電変換部１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
【００２８】
光電変換部１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、光電変換部１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
これにより、転送トランジスタ１１２は、光電変換部１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００２９】
リセットトランジスタ１１３は、電源ラインＬＶＲＥＦとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＲＥＦの電位にリセットする。
【００３０】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して出力信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
この増幅トランジスタ１１４と選択トランジスタ１１５により信号出力部としての増幅回路１１７が形成される。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を出力信号線１１６に出力する。
出力信号線１１６を通じて、各画素から出力された電圧は、読み出し回路１３０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００３１】
上述したように、増幅回路１１７は増幅トランジスタ１１４の他に選択トランジスタ１１５も含んでおり、選択トランジスタ１１５を介して出力信号線１１６に接続される。
ただし、リセットトランジスタ１１３によって非選択画素のＦＤの電圧を低く設定し、増幅トランジスタ１１４をＯＦＦ状態とする駆動により、選択トランジスタ１１５を省略することも可能である。
【００３２】
画素アレイ部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路１２０により駆動される。
【００３３】
行選択回路１２０は、画素アレイ部１１０の中の任意の行に配置された画素の動作を制御する。行選択回路１２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を駆動制御する画素駆動部として機能する。
【００３４】
読み出し回路１３０は、行選択回路１２０の駆動により選択されまたは先行選択された読み出し行の各画素セル１１０Ａからの出力信号線１１６を通して出力される信号ＶＳＬに対して所定の処理を行い、たとえば信号処理後の画素信号を一時的に保持する。
読み出し回路１３０は、出力信号線１１６を通して出力される信号をサンプルホールドするサンプルホールド回路を含む回路構成を適用可能である。
あるいは読み出し回路１３０は、サンプルホールド回路を含み、ＣＤＳ（相関二重サンプリング）処理により、リセットノイズや増幅トランジスタ１１４の閾値ばらつき等、画素固有の固定パターンノイズを除去する機能を含む回路構成が適用可能である。
また、読み出し回路１３０は、アナログ・デジタル（ＡＤ）変換機能を持たせ、信号レベルをデジタル信号とする構成を適用可能である。
【００３５】
以下に、本実施形態に係るＣＭＯＳイメージセンサ１００における半導体層の積層構造に対応した特徴的な構成について詳述する。
【００３６】
＜２．積層構造を採用する特徴的構成の基本概念＞
まず、積層構造を採用する特徴的構成の基本概念について説明する。
本ＣＭＯＳイメージセンサ(固体撮像素子)１００は、基本的に、積層された複数の半導体層が、複数個の積層接続端子（積層接続部）で電気的に接続されている。
第１の半導体層に、光電変換部１１１と信号出力部を有する単位画素セル１１０Ａが２次元配列されている。
複数の画素セルで構成される画素群の信号出力部が、積層接続端子から配線される出力信号線１１６を共有する。
そして、出力信号線１１６が、積層接続端子から分岐する箇所の全て或いは一部において、任意の分岐した各出力信号線１１６を分離できる分離部を有する。
【００３７】
より具体的には、積層接続端子に複数の増幅トランジスタを含む増幅回路１１７の出力が接続され、積層接続端子と増幅回路１１７の間の分岐点の一部、或いは全部に、出力信号線１１６を分離する分離部を有する。
本ＣＭＯＳイメージセンサ(固体撮像素子)１００は、たとえばトランジスタおよび配線が配置される面と反対に光照射面がある。
本ＣＭＯＳイメージセンサ１００は、出力信号を積層された第１の半導体層と異なる半導体層に積層接続端子を介して伝播させる場合、積層接続端子の配置自由度が高く、さらに、少数であれば光電変換部の縮小なくトランジスタを画素配列内に追加配置できる。
このことを生かして、積層接続端子から各単位画素への配線が分岐するノードで、各分岐配線を分離できるスイッチ等の分離部を有することで、各画素の信号を、増幅回路１１７を介して読み出す際の実質的な負荷容量を低減することが可能となる。
【００３８】
本実施形態において、積層接続端子は、積層接続端子に接続される画素群の中央付近に配置することを特徴とする。
さらに、積層接続端子は、配置可能な積層接続端子間の距離を満たす範囲で、積層接続端子に接続される画素群の中央付近に配置することで、分離部で分離される各配線の寄生容量を均等に分割することが可能である。
これによって、各画素の信号を、増幅回路１１７を介して読み出す際の実質的な負荷容量を最小化することが可能となる。
【００３９】
本実施形態において、前記分岐点は、分岐点以降に接続される画素群の中央付近に配置することを特徴とする。
さらに、分岐点が、分岐点以降に接続される画素群の中央付近に配置することで、分離部で分離される各配線の寄生容量を、より均等に分割することが可能である。
これによって、各画素の信号を、増幅回路１１７を介して読み出す際の実質的な負荷容量を最小化することが可能となっている。
本実施形態において、分岐点に配置された分離部が、配置的な周期性を持つよう分離部が配置されない領域に分離部と同じ素子をダミー配置することを特徴とする。
これにより、画素および回路のレイアウト周期性を保ち、撮像特性やトランジスタの動作特性が均一化され、固定パターンノイズ等の画質劣化を回避することが可能となっている。
【００４０】
本実施形態において、２次元配列された画素群を同一の積層接続端子に接続する。
列や行方向だけでなく、２次元配列された画素群を同一の積層接続端子に接続することで、積層接続端子に接続される画素数が同じであっても、積層接続端子から最も遠い画素までの距離が最小化される。
これにより、本実施形態においては、画素毎における寄生抵抗による読み出し電圧の電圧降下を均一化することが可能となっている。
【００４１】
一般的な画素の出力信号の読み出し回路として、画素内の増幅トランジスタ１１４と、出力信号線１１６に接続されたバイアストランジスタによる定電流源で構成される、ソースフォロア回路が例として挙げられる。
一定電流で出力信号線１１６の寄生容量を放電することから、特に容量成分が出力の収束時間に支配的であるため、容量を分離することで比例的に高速化、或いは低電力化を図ることが可能となる。
一方で、配線の時定数ではなく容量放電が支配的であることから、抵抗成分によって収束時間を支配的に劣化させることがなく、分離部としてのスイッチの追加によるオーバーヘッドがほとんどないことも特徴である。
【００４２】
一方で、出力信号線１１６の抵抗成分においては、均一性が重視される。ソースフォロア回路は、入力電圧が増幅トランジスタ１１４のソース端子に出力される。
このため、増幅トランジスタ１１４から出力端子である積層接続端子までの配線抵抗と、電流源である負荷ＭＯＳ（バイアストランジスタ）で発生させた一定電流との積だけ、積層接続端子における出力電圧にオフセットが掛かる。
オフセット電圧は相関二重サンプリング等のＣＤＳ部で容易にキャンセルすることができるが、画素毎に大きく異なると、出力端子以降のアナログ・デジタル変換回路等のアナログ信号処理回路における入力可能な電圧範囲に十分な余裕が必要となる。
本実施形態では、分岐点において分離部手段であるスイッチが、分離された各出力信号線１１６に付加されるため、出力信号線１１６の抵抗成分の均一性を損なうことがないことも特徴である。
【００４３】
次に、具体的な構成例について説明する。
【００４４】
＜３．第１の実施形態＞
図８は、本発明の第１の実施形態に係るＣＭＯＳイメージセンサ(固体撮像素子)の第１の半導体層における画素、積層接続端子、および分離部の配置例を示す図である。
図９は、図８のＣＭＯＳイメージセンサ（固体撮像素子）の要部回路の一例を示す図である。
【００４５】
本第１の実施形態のＣＭＯＳイメージセンサ１００Ａにおいて、第１の半導体層２００に画素セル１１０Ａがアレイ状に配列されている。その画素アレイ部１１０の両側に行走査回路１２１−１，１２１−２が配置され、されに画素セル１１０Ａの行配列に対応して画素駆動回路１２２−１，１２２−２が配置されている。
本第１の実施形態において、画素セル１１０Ａの増幅回路１１７は、列方向で出力信号線１１６を共有して積層接続端子１１８に接続される。
積層接続端子１１８から各画素セルの増幅回路１１７までの間で、出力信号線１１６が分岐する箇所に出力信号線１１６の分離部１４０を有する。
【００４６】
図８の画素アレイ部１１０は、画素セルが６×６のマトリクス状に配置されている。
本第１の実施形態において、積層接続端子１１８の配置位置は、製造可能な積層接続端子間の最小距離を満たす範囲で、接続される複数の画素セル１１０Ａの画素群の中央に配置されることが好ましい。
この場合、理想的には図８の画素アレイにおいては、各列ＣＬ０〜ＣＬ５において、積層接続端子１１８は３行目と４行目の画素セルの形成位置間、すなわち、各列の中央に配置されることが好ましい。
中央に配置ができない場合は、図８のように配置可能な範囲で中央付近に配置することが好ましい。
図８においては、偶数列ＬＣ０，ＬＣ２，ＬＣ４では、積層接続端子１１８は４行目と５行目の画素セルの形成位置間、すなわち、配置可能な範囲で中央付近に配置されている。
奇数列ＣＬ１，ＣＬ３，ＣＬ５では、積層接続端子１１８は２行目と３行目の画素セルの形成位置間、すなわち、配置可能な範囲で中央付近に配置されている。
【００４７】
図８および図９の例では、分離部１４０は、積層方向において離間して積層接続端子１１８と重なるように配置されている。
なお、図９では、簡単化のため４つの画素セル１１０Ａ−１〜１１０Ａ−４を含み、積層接続端子１１８および分離部１４０はその画素群のほぼ中央に配置されている例を示している。
【００４８】
図９に示すように、分岐点における分離部１４０は、スイッチ１４１により構成され、出力信号線１１６を２つの出力信号線１１６−１，１１６−２に分離している。
出力信号線１１６−１は画素セル１１０Ａ−１，１１０Ａ−２の増幅回路１１７に接続され、出力信号線１１６−２は画素セル１１０Ａ−３，１１０Ａ−４の増幅回路１１７に接続されている。
分離部１４０を構成するスイッチ１４１は、端子ａと端子ｂが対をなし、端子ｃと端子ｄが対をなす。
端子ａが積層接続端子１１８に接続され、端子ｂが一方の出力信号線１１６−１に接続されている。
端子ｃが積層接続端子１１８に接続され、端子ｄが他方の出力信号線１１６−２に接続されている。
このような構成を有するスイッチ１４１は、図示しない制御系による切替信号ＳＳＷにより端子ａと端子ｂとの接続、非接続状態、および端子ｃと端子ｄとの接続、非接続状態が切り替えられる。
スイッチ１４１はＮＭＯＳトランジスタやＰＭＯＳトランジスタのいずれか、或いは両方を並列に繋ぐなど簡易な回路で実現できる。
図９の例では、第２の半導体層２１０にソースフォロワの定電流源として機能するバイアストランジスタ（負荷ＭＯＳ）１１９が形成されている。
バイアストランジスタ１１９は、バイアス電圧Ｖｂがゲートに入力され一定電流を出力信号線１１６から流す機能を有する。
このバイアストランジスタ１１９は、第１の半導体層２００側に配置されても構わない。
【００４９】
＜４．第２の実施形態＞
図１０は、本第２の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の要部回路の一例を示す図である。
【００５０】
本第２の実施形態に係るＣＭＯＳイメージセンサ１００Ｂが第１の実施形態に係るＣＭＯＳイメージセンサ１００Ａと異なる点は、分離部１４０により出力信号線１１６の分岐数が２ではなくそれ以上（ここでは３分岐）であることにある。
【００５１】
ＣＭＯＳイメージセンサ１００Ｂにおいて、出力信号線１１６は３つの分割された出力信号線１１６−１，１１６−２，１１６−３に分岐されている。
そして、画素セル１１０Ａ−５，１１０Ａ−６の増幅回路１１７が出力信号線１１６−３に接続されている。
スイッチ１４０Ｂは、図９の構成に加えて、さらに端子ｅと端子ｆとの対を含む。
そして、端子ｅが積層接続端子１１８に接続され、端子ｆが出力信号線１１６−３に接続されている。
このような構成を有するスイッチ１４１Ｂは、図示しない制御系による切替信号ＳＳＷにより端子ａと端子ｂとの接続、非接続状態、および端子ｃと端子ｄとの接続、非接続状態、および端子ｅと端子ｆとの接続、非接続状態が切り替えられる。
【００５２】
＜５．第３の実施形態＞
図１１は、本発明の第３の実施形態に係るＣＭＯＳイメージセンサ(固体撮像素子)の第１の半導体層における画素、積層接続端子、および分離部の配置例を示す図である。
図１２は、図１１のＣＭＯＳイメージセンサ（固体撮像素子）の要部回路の一例を示す図である。
【００５３】
本第３の実施形態に係るＣＭＯＳイメージセンサ１００Ｃは、画素の読み出し走査方向（図１１では縦方向）に垂直な配置（図１１では横方向）の画素も含めて、積層接続端子１１８を共有する画素群を構成している。
図１１の例では、０列目と１列目、２列目と３列目、４列目と５列目の各２列で一つの積層接続端子１１８を共有している。
そして、列間に配置されている偶数側分離部１４０−１の出力から延設された出力線Ｌ１４１と、奇数列側の分離部１４０−２の出力から偶数列側に戻すように配線された出力線Ｌ１４２とが、第１の分岐点に配置された分離部１４０−３に接続されている。
分離部１４０−０，１４０−１は第２の分岐点を形成しており、基本的に第１の実施形態と同様の構成を有している。
【００５４】
第１の分岐点の分離部１４０−３を構成するスイッチ１４１−３は、端子ｇと端子ｈが対をなし、端子ｉと端子ｊが対をなす。
端子ｇが積層接続端子１１８に接続され、端子ｈが一方の出力線Ｌ１４１に接続されている。
端子ｉが積層接続端子１１８に接続され、端子ｊが他方の出力線Ｌ１４２に接続されている。
このような構成を有するスイッチ１４１−３は、図示しない制御系による切替信号ＳＳＷ３により端子ｇと端子ｈとの接続、非接続状態、および端子ｉと端子ｊとの接続、非接続状態が切り替えられる。
【００５５】
第３の実施形態においては、積層接続端子１１８から最初に分岐する第１の分岐点で第１の分部１４０−３を有し、さらに次に分岐する第２の分岐点でも第２の分離部１４０−１，１４０−２を有している。
読み出し走査によって同一画素群の複数画素が同時に選択されるが、第１の分離部、或いは第２の分離部によって、同時に選択される画素のいずれか１つが積層接続端子１１８と接続される。
図１２の例であれば、画素が読み出される際に積層接続端子１１８に接続される画素セル数は、分離部を持たない場合と比べて４分の１に低減し、寄生容量の低減による高速化、或いは低電力化が図れる。
【００５６】
図１２の例では、第１の分岐点、第２の分岐点ともに分離部を有しているが、いずれか一方でも構わない。
たとえば、第１の分岐点のみに分離部を配置した場合は、出力信号線１１６の総寄生容量を２分の１に低減させることができる。
第２の分岐点のみに分離部を配置した場合は、２箇所の第２の分岐点に配置された４つのスイッチのいずれか１つを接続することで、接続される画素セル数を４分の１に低減できる。
第１の分岐点から第２の分岐点までの配線の寄生容量が、第２の分岐点以降の寄生容量に対して十分小さい場合は、第１の分岐点の分離部１４０−３を省略しても、ほぼ同等の効果が得られる。
逆に、第１の分岐点から第２の分岐点までの配線の寄生容量が大きい場合は、第１の分岐点にも分離部を有することが好ましい。
【００５７】
＜６．第４の実施形態＞
図１３は、本発明の第４の実施形態に係るＣＭＯＳイメージセンサ(固体撮像素子)の第１の半導体層における画素、積層接続端子、および分離部の配置例を示す図である。
図１４（Ａ）〜（Ｄ−３）は、第４の実施形態に係る画素、積層接続端子、および分離部の配置例を具体的に説明するための図である。
【００５８】
図１３の画素アレイ部１１０Ｄは、画素セルが６×６のマトリクス状に配置されている。
そして、図１３では、一例として４×４の画素セル群ＧＲＰが１つの積層接続端子１１８を共有している場合の配置例を示している。
最も遠い画素までの配線長を最小化するために、積層接続端子１１８は４×４画素セルの画素群ＧＲＰの中央付近に配置することが好ましい。
【００５９】
さらに、第１の分離部１４０−３が配置される第１の分岐点は、図１４（Ａ）に示すように、その画素群ＧＲＰの中央付近に配置することが好ましい。
さらに、図１４（Ｂ）に示すように、第１の分岐点によって分離された各々の画素群ＧＲＰに対して、その中央付近に第２の分岐点の第２分離部１４０−１，１４０−２が配置される。
同様に、図１４（Ｃ）に示すように、第２の分離部１４０−１，１４０−２によって分離された各画素群ＧＲＰの中央付近に、第３の分岐点の第３の分離部１４０−４が配置される。
結果、図１４（Ｄ）に示すような分離部の配置と出力信号線１１６となる構成が、配線容量や配線抵抗を最小化するのに好ましい。
ただし、トランジスタの配置や配線の混雑度によって厳密に中央に限るものではなく、可能な範囲で中央付近に配置すれば十分な効果が得られる。
【００６０】
また、図１４（Ｄ−２）に示すように、分離手段の配置に対して周期性を考慮し、分離手段が配置されていない箇所にダミー素子としてのダミートランジスタＤＭＴを配置することが好ましい。
各画素セルのトランジスタ形成において、周期性を保つことで受光素子やトランジスタの特性が均一化され、固定パターンノイズの発生を抑制する。
さらに、図１４（Ｄ−３）に示すように、一部の分岐点において分離部を省略し、ダミートランジスタＤＭＴで置き換えても構わない。
この例では、第２の分離部１４０−１，１４０−２の代わりにダミートランジスタＤＭＴが配置されている。
【００６１】
図１５は、分岐点の分離部のスイッチとダミートランジスタが周期性を保つように素子配置されている例を示す図である。
【００６２】
図１５（Ａ）および（Ｂ）は、図１４（Ｄ−３）に相当する回路図であって分岐点の分離部のスイッチとダミートランジスタが周期性を保つように素子配置されている。
図１５（Ｂ）のダミートランジスタＤＭＴは、一例として分離部のスイッチを形成する縦続接続された２つのＮＭＯＳトランジスタＮＴ１、ＮＴ２のゲートとドレイン、ソースを接地させて構成されている。
【００６３】
図１６は、分岐点の分離部のスイッチとダミートランジスタが周期性を保つように素子配置され、かつ、ダミートランジスタが所定の機能を有する例を示す図である。
【００６４】
図１６に示すように、ダミートランジスタＤＭＴが何らかの機能を有するように構成することも可能である。
図１６の例では、ダミートランジスタＤＭＴをソースフォロワの定電流源Ｉ１として機能させている。
具体的には、ＮＭＯＳトランジスタＮＴ１のソースが接地され、ＮＭＯＳトランジスタＮＴ２のドレインが出力信号線１１６に接続され、両ＮＭＯＳトランジスタＮＴ１，ＮＴ２のゲートがバイアス電圧Ｖｂ用電源に接続されて定電流源Ｉ１が構成されている。
【００６５】
図１７は、４×４の画素セルで積層接続端子を共有する場合のレイアウト例を示す図である。
【００６６】
４×４の画素セルで積層接続端子１１８を共有する場合、たとえば図１７に示すように、分離部１４０を画素セル１１０Ａの隙間に配置することが可能である。
２にレイアウト例を示す。
特に、トランジスタ配置面とは逆の面から光照射をして光電変換する裏面照射型のイメージセンサや、配線層よりも上に光電変換膜を形成するイメージセンサでは、受光部の面積を縮小することなく分離部を配置することが可能である。
【００６７】
＜７．第５の実施形態＞
図１８は、本発明の第５の実施形態に係るＣＭＯＳイメージセンサ(固体撮像素子)の第１の半導体層と第２の半導体層の積層構造例を示す図である。
【００６８】
第１の半導体層２００は、シリコン（Ｓｉ）基板（ｐ型ウェル）２０１上に配線層２０２が形成されている。
Ｓｉ基板２０１には、光電変換部（ＰＤ）１１１としてのｎ型拡散領域２０１１が形成され、光電変換部１１１の表面部（配線層２０２との境界部）にはｐ＋拡散領域２０１２が形成されている。
Ｓｉ基板２０１には、その表面部にＦＤのｎ＋拡散領域２０１３、分離部１４０のスイッチ用トランジスタのｎ＋拡散領域２０１４が複数形成されている。
配線層２０２には、ＳｉＯ２等の絶縁層内に、各トランジスタのゲート配線２０２１、信号伝搬用配線２０２２が形成され、さらにその表面部にはＣｕ等により形成されるマイクロパッド２０２３が形成されている。
そして、配線層２０２には、分離部１４０のｎ＋拡散領域２０１４をマイクロパッド２０２３と接続するためのビア（ＶＩＡ）２０２４が形成されている。
【００６９】
第２の半導体層２１０は、Ｓｉ基板２１１上に配線層２１２が形成されている。
Ｓｉ基板２１１には、表面部にトランジスタの拡散領域２１１１，２１１２が形成されている。
配線層２１２には、ＳｉＯ２等の絶縁層内に、各トランジスタのゲート配線２１２１、信号伝搬用配線２１２２が形成され、さらにその表面部にはＣｕ等により形成されるマイクロパッド２１２３が形成されている。
そして、配線層２０２には、拡散領域２１１１等をマイクロパッド２１２３と接続するためのビア（ＶＩＡ）２１２４が形成されている。
【００７０】
図１８のＣＭＯＳイメージセンサ(固体撮像素子)１００Ｅは、トランジスタおよび配線層とは逆の半導体面に光電変換部１１１を形成し、裏面から光照射をするイメージセンサであって、積層接続端子１１８としてマイクロバンプＢＭＰを用いた例である。
イメージセンサ１００Ｅは、第１の半導体層２００の配線層２０２の表面部と第２の半導体層２１０の配線層２１２の表面部を対向させてマイクロパッド２０２３とマイクロパッド２１２３とをマイクロバンプＭＢＰで接続されている。
【００７１】
＜８．第６の実施形態＞
図１９は、本発明の第６の実施形態に係るＣＭＯＳイメージセンサ(固体撮像素子)の第１の半導体層と第２の半導体層の積層構造例を示す図である。
【００７２】
本第６の実施形態に係るイメージセンサ１００Ｆが第５の実施形態に係るイメージセンサ１００Ｅと異なる点は、マイクロバンプを用いず、最上位の配線としてのマイクロパッド２０２３とマイクロパッド２１２３とが直接接続されていることにある。
【００７３】
＜９．第７の実施形態＞
図２０は、本発明の第７の実施形態に係るＣＭＯＳイメージセンサ(固体撮像素子)の第１の半導体層と第２の半導体層の積層構造例を示す図である。
【００７４】
本第７の実施形態に係るイメージセンサ１００Ｇが第６の実施形態に係るイメージセンサ１００Ｆと異なる点は、次のとおりである。
本イメージセンサ１００Ｇでは、第１の半導体層２００の配線層２０２の表面側に第２の半導体層２１０のＳｉ基板２１１が配置されている。
そして、第２の半導体層２１０の配線層２１２のマイクロパッド２１２３と第１の半導体層２００の配線層２０２のマイクロパッド２０２３とが第２の半導体層２１０を貫通する貫通ＶＩＡ電極２１３によって接続されている。
また、第２の半導体層２１０の配線層２１２の配線２１２２と第１の半導体層２００の配線層２０２の配線２０２２とが第２の半導体層２１０を貫通する貫通ＶＩＡ電極２１４によって接続されている。
【００７５】
＜１０．第８の実施形態＞
図２１は、本発明の第８の実施形態に係るＣＭＯＳイメージセンサ(固体撮像素子)の第１の半導体層と第２の半導体層と第３の半導体層の積層構造例を示す図である。
【００７６】
本第３の実施形態に係るＣＭＯＳイメージセンサ１００Ｈは、第１の半導体層２００と第２の半導体層２１０と第３の半導体層２３０の積層構造を有する。
【００７７】
第３の半導体層２２０は、Ｓｉ基板２２１上に配線層２２２が形成されている。
Ｓｉ基板２２１には、表面部にトランジスタの拡散領域２２１１，２２１２が形成されている。
配線層２２２には、ＳｉＯ２等の絶縁層内に、各トランジスタのゲート配線２２２１、信号伝搬用配線２２２２が形成され、さらにその表面部にはＣｕ等により形成されるマイクロパッド２２２３が形成されている。
そして、配線層２２２には、拡散領域２２１１と配線２２２２、あるいは配線２２２２とマイクロパッド２２２３と接続するためのビア（ＶＩＡ）２２２４が形成されている。
【００７８】
本イメージセンサ１００Ｈは、第１の半導体層２００の配線層２０２の上に光電変換膜２４０が形成されて、第１の半導体層２００の配線２０２２と第２の半導体層２１０の配線２１２２２とを第１の半導体層２００貫通する貫通ＶＩＡ２０３で接続されている。
そして、第２の半導体層２１０の配線層２１２のマイクロパッド２１２３と第３の半導体層２２０の配線層２２２のマイクロパッド２２２３とが第２の半導体層２１０を貫通する貫通ＶＩＡ電極２１３Ｈによって接続されている。
【００７９】
なお、配線層上の光電変換膜としては、有機系の光電変換膜がよく知られている。また、積層する半導体層は何層でも構わない。
このように、第１の半導体層２００内において、トランジスタとは異なる層で光電変換層が形成されていれば、受光素子の面積を縮小することなく、高い自由度で分離手段や積層接続端子を配置することができる。
【００８０】
また、信号処理回路やメモリ回路を、第３の半導体層の半導体層として積層され、積層接続端子１１８によって接続するように構成することも可能である。
【００８１】
＜１１．第９の実施形態＞
図２２は、本発明の第９の実施形態に係るＣＭＯＳイメージセンサ(固体撮像素子)の第１の半導体層と第２の半導体層の積層構造例を示す図である。
【００８２】
本第９の実施形態に係るＣＭＯＳイメージセンサ１００Ｉにおいて、第１の半導体層２００は図１３と同様のレイアウトをもって形成され、第２の半導体層２１０にＡＤ変換部１５０および信号処理部１６０が形成されている。
図２２の例では、ひとつの信号処理部１６０が中央部に配置され、長縁部の両側に２つずつＡＤ変換部１５０が配置されている。
そして、本ＣＭＯＳイメージセンサ１００Ｉでは、各積層接続端子１１８に並列となるようにＡＤ変換回路１５１，１５２，１５３，１５４が配置されている。
【００８３】
なお、画素セルは、信号出力のための増幅回路を有していれば、複数の受光素子が増幅回路を共有する画素共有型や、画素内に一括露光を実現する電荷保持領域を有する画素構成などでも構わない。
【００８４】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
積層(３次元実装)された異なる半導体層へ接続する接続端子を、複数の画素セルの増幅回路で共有するイメージセンサにおいて、出力信号線の寄生容量の低減を可能とし、画素の出力信号の読み出しの高速化および低消費電力化を実現することができる。
また、簡易なスイッチ回路の追加と配線のみで実現できるため、裏面照射イメージセンサや有機光電変換膜を用いたイメージセンサにおいて、受光素子の縮小や解像度の低下にほとんど影響しない。
積層接続端子や分岐点における分離部を、接続される画素群の中央付近に配置することで、寄生容量の最小化による高速化および低電力化の効果や、配線抵抗の均一化による後段アナログ信号処理回路の必要な入力電圧範囲の低減効果がある。
【００８５】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００８６】
＜１２．第１０の実施形態＞
図２３は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００８７】
本カメラシステム３００は、図２３に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，１００Ａ〜１００Ｉが適用可能な撮像デバイス３１０を有する。
さらに、カメラシステム３００は、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
【００８８】
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
【００８９】
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００９０】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した撮像素子１００，１００Ａ〜１００Ｉを搭載することで、低消費電力で、高精度なカメラが実現できる。
【符号の説明】
【００９１】
１００，２００・・・固体撮像素子、１１０・・・画素アレイ部、１１０Ａ・・・画素回路、１２０・・・行選択回路（画素駆動部）、１３０・・・読み出し回路、１４０，１４０−１〜１４０−３・・・分離部、１５０・・・ＡＤ変換部、１６０・・・信号処理部、１１１・・・光電変換素子、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・増幅トランジスタ、１１５・・・選択トランジスタ、１１６，１１６−１，１１６−２・・・出力信号線、１１７・・・増幅回路、１１８・・・積層接続端子、１１９・・・電流源(バイアストランジスタ，負荷ＭＯＳ)、２００・・・第１の半導体層、２１０・・・第２の半導体層、２２０・・・第３の半導体層、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ、３４０・・・信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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