(57)【特許請求の範囲】
【請求項１】
分配電子回路（１）であって、
インプットターミナル（２）と、
アウトプットターミナル（３）と、
電力供給ライン（４、５）と、
インプットターミナル（２）とアウトプットターミナル（３）との間の一連のセクション（６１、６２、６３、６４、６５）とを含み、
個々のセクション（６１、６２、６３、６４、６５）は、少なくとも一つの機能装置（７）と、電子放電静電（ＥＳＤ）イベントの発生の際に機能装置（７）をバイパスして対応するＥＳＤ電流を電力供給ライン（４、５）に運ぶように構成された少なくとも一つの電子静電放電（ＥＳＤ）保護装置（８）とを含み、
個々のセクション（６１、６２、６３、６４、６５）のＥＳＤ保護装置（８）は、電子放電静電（ＥＳＤ）イベントの発生の際に、最初のセクション（６１）の前に少なくとも一つの後続のセクション（６２、６３、６４、６５）が起動されるように、選択されており、
最初のセクション（６１）のＥＳＤ保護装置（８）のトリガ電圧は、絶対値において、後続のセクション（６２、６３、６４、６５）の対応するＥＳＤ保護装置（８）の少なくとも一つのトリガ電圧よりも、高く、
異なるセクションのＥＳＤ保護装置（８）が同一のインピーダンス（６１、６２、６３、６４、６５）を有する
ことを特徴とする分配電子回路。
【請求項２】
一つのセクション（６ｉ、６２、６３、６４、６５）のＥＳＤ保護装置（８）のトリガ電圧は、前方のセクション（６ｉ＋１、６１、６２、６３、６４）のＥＳＤ保護装置のトリガ電圧以下であることを特徴とする請求項１に記載の分配電子回路。
【請求項３】
分配電子回路（１）が伝送ラインであって、少なくとも一つの機能装置（７）が受動装置であることを特徴とする請求項１に記載の分配電子回路。
【請求項４】
分配電子回路（１）が分布増幅器であって、少なくとも一つの機能装置（７）が能動装置であることを特徴とする請求項１に記載の分配電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積電子回路、特に一連の段階を含む集積電子回路に関し、それらにより、個別の段階にて電子静電放電（ＥＳＤ）保護が為される。
【背景技術】
【０００２】
集積電子回路などの、電子装置の製造若しくは処理の間、電子電荷は、ツール、人及び／又は電子装置自身に蓄積し得る。好ましくないことであるがこの電子負荷により結局、大きい電圧及び／又は電流の電子静電放流（ＥＳＤ）パルスが電子装置に印加されることになるのであり、この際、例えば、入力端子や電源ラインからこの半導体装置を介して放電がされる。これらの大きいパルスは、種々の理由のために半導体装置の故障を生じる。絶縁破壊、接点破壊、導体の破壊、装置の過熱などである。
【０００３】
電子静電放電（ＥＳＤ）保護装置は、そのような電子装置の故障耐性のあるオペレーションをセーフガードするために極めて重要である。これらＥＳＤ保護装置は、ＥＳＤパルスを電源にバイパスするように設計され構成されている。各々のＥＳＤ保護装置は先ず、そのトリガ電圧Ｖｔ、そのホールド電圧Ｖｈ、及びそのブレークダウン電流Ｉｂｄにより特徴付けられる。即ち、そのトリガ電圧で、ＥＳＤ保護装置はＥＳＤ電流を伝達することを開始して低抵抗モードにスイッチする。低抵抗モードでＥＳＤ電流を伝達する際ＥＳＤ保護装置の全体に渡りそのホールド電圧である。ＥＳＤ保護装置がその故障前にこの低抵抗モードで伝達できる最大電流がブレークダウン電流である。後者のパラメータは、ＥＳＤのロバスト性の測定基準であり、若しくは、ＥＳＤ保護装置が耐えられるＥＳＤストレスの量である。通常、これらのＥＳＤ保護装置は電子装置の端子に加えられる。例えば、入来するＥＳＤパルスが電子装置内に入ることを回避するために入力端子に加えられたり、最小限の電源電圧を維持するために電源ライン間に加えられたりする。電子装置の全体に対するＥＳＤ保護は、一つの特定の位置にＥＳＤ保護装置を挿入することにより設けられる。そのＥＳＤ保護装置は、予測されるＥＳＤパルスを受け入れるのに十分大きく設計されている。
【０００４】
そのような集中ＥＳＤ保護装置により導入されるインピーダンス、特にその容量負荷は、保護される電子装置のオペレーションにかなりの影響を与える。その一つの例は、無線周波数（ＲＦ）回路などのアナログ電子回路のＥＳＤ保護であり、そのオペレーションは、ＥＳＤ保護装置などの素子の寄生寄与を含む構成素子の厳密なインピーダンスに依存する。
【０００５】
米国特許５９６９９２９号（特許文献１）のＢ．Ｋｌｅｖｅｌａｎｄ及びＨ．Ｌｅｅは、広帯域のＲＦ回路にＥＳＤ保護を設けるための可能解としてのＥＳＤ保護を分配した。Ｋｌｅｖｅｌａｎｄは、インピーダンス整合条件が最大限のＲＦ帯域に渡って５０Ωで維持され得るように、人為の伝送ライン全体に渡って寄生ＥＳＤキャパシタンスを分配することを、開示する。ＥＳＤ保護は、伝送ラインの個々のセクションｉにＥＳＤ素子を挿入することにより、分配される。その分配ＥＳＤ保護設計では、全てのＥＳＤ保護素子は、サイズにおいて等しく、均一にＥＳＤ電流が分配される場合全てのＥＳＤ保護装置は全般的なＥＳＤ保護に対して同様に寄与すると仮定するＥＳＤ特性において等しい。この特許出願では、この分配ＥＳＤ保護アプローチは更に、等サイズ分配ＥＳＤ（ＥＳ−ＤＥＳＤ）と称される。しかしながら、このＥＳ−ＤＥＳＤ設計は時期尚早に失敗する。伝送ラインのセクションｉに係るＥＳＤ保護素子のＥＳＤ効率は、このセクションｉが伝送ラインの更に下流に配置されるとき、減少するからである。伝送ラインの長さが増加するにつれて、伝送ラインの最後のセクションのＥＳＤコンポーネントの、全体ＥＳＤ保護に対する寄与は、ごく僅かになる。
【０００６】
米国特許出願２００６／０２５６４８９（特許文献２）では、Ｍ．Ｋｅｒｒ及びＣ．Ｌｅｅが、上記ＥＳ−ＤＥＳＤ保護アプローチの変更を開示する。ここで伝送ラインの第１のセクションのＥＳＤ保護装置は、最大の寸法を有し、これにより、後続のセクションのＥＳＤ保護装置に比べてより多いＥＳＤ電流が伝達され得る。伝送ラインのセクションのＥＳＤ保護装置の寸法は、伝送ラインに沿う位置の増加と共に、減少する。この特許出願では、この別途分配されるＥＳＤ保護アプローチは、減少サイズ分配ＥＳＤ（ＤＳ−ＤＥＳＤ）と称される。対応するＥＳＤ保護デバイスの寸法が変化するから、伝送ラインの個々の部分は異なる寄生ＥＳＤキャパシタンスを有することから、伝送ラインの個別のセクションについて注意深く設計がなされなければならない。合理的で良好なＲＦパフォーマンスを更に達成するためであり、一方で、セクションのインピーダンスと、対応するＥＳＤ保護回路のインピーダンスとの組み合わせが、伝送ラインの所望のインピーダンス整合をなさなければならないことから、個々のステージが増幅器の全体ＥＳＤ保護に寄与することを保証するためである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許５９６９９２９号
【特許文献２】米国特許出願２００６／０２５６４８９
【特許文献３】欧州特許出願ＥＰ２０３７５０１
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、所望のＥＳＤ保護パフォーマンスと共に所望の回路パフォーマンスを提供するＥＳＤ保護を伴う集積電子回路を提示することを目的とする。
【０００９】
本発明は、所望のＥＳＤ保護パフォーマンスと共に所望の回路パフォーマンスを提供する電子回路を設計するための簡素な方法を提示することを目的とする。
【００１０】
集積電子回路に組み込まれるＥＳＤ保護装置は、ＥＳＤ損傷に対する十分な保護を提供し、一方で全体の集積回路は尚、低損失でインピーダンス整合されたオペレーションを示す。
【課題を解決するための手段】
【００１１】
本開示は、上述の先行技術の問題を克服する集積電子回路を開示する。
【００１２】
分配電子回路であって、インプットターミナルと、アウトプットターミナルと、電力供給ラインと、インプットターミナルとアウトプットターミナルとの間に設けられ、一つのセクションから別のセクションへ電気信号を伝送するように配置された一連のセクションとを含み、個々のセクションは、少なくとも一つの機能装置と、電子放電静電（ＥＳＤ）イベントの発生の際に機能装置をバイパスして対応するＥＳＤ電流を電力供給ラインに運ぶように構成された少なくとも一つの電子静電放電（ＥＳＤ）保護装置とを含み、個々のセクションのＥＳＤ保護装置は、電子放電静電（ＥＳＤ）イベントの発生の際に、最初のセクションの前に少なくとも一つの後続のセクションが起動されるように、選択されていることを特徴とする分配電子回路が、開示されている。
【００１３】
分配電子回路の最初のセクションのＥＳＤ保護装置のトリガ電圧は、絶対値において、後続のセクションの対応するＥＳＤ保護装置の少なくとも一つのトリガ電圧よりも、高い。一つのセクションのＥＳＤ保護装置のトリガ電圧は、前方のセクションのＥＳＤ保護装置のトリガ電圧以下であってもよい。
【００１４】
異なるセクションのＥＳＤ保護装置が回路に対して同一の寄生インピーダンスを有してもよい。
【００１５】
分配電子回路が伝送ラインであってもよく、少なくとも一つの機能装置が受動装置であってもよい。
【００１６】
分配電子回路が分布増幅器であってもよく、少なくとも一つの機能装置が能動装置を含んでもよい。
【発明の効果】
【００１７】
本発明を利用することにより、所望のＥＳＤ保護パフォーマンスと共に所望の回路パフォーマンスを提供するＥＳＤ保護を伴う集積電子回路を得ることができる。
【図面の簡単な説明】
【００１８】
【図１】分布増幅器の先行技術の回路図を示し、ＬｇとＬｄは、ゲート及びドレインの伝送ラインセクションの夫々の等価なインダクタンスである。
【図２】ドレインライン損失補填のための、２つの追加の伝送ラインＬｃｇ（カスケードトランジスタのゲートにおけるもの）とＬｓｄ（２つのトランジスタのソース及びドレイン間のもの）を伴う、先行技術のカスケードトランジスタの対を示す。
【図３】実施形態に係る、分配ＥＳＤ保護を伴う、ＤＡ（分布増幅器）のゲート伝送ラインの略図を示す。
【図４】図３の伝送ラインに沿って分配ＥＳＤ保護素子を示す。
【図５】先行技術のＥＳ−ＤＥＳＤ（円）に係る５ステージの分配ＥＳＤ保護でＳＰＥＣＴＲＥ（登録商標）シミュレーションを介して得られたＨＢＭ  ＥＳＤパフォーマンスと、開示の実施形態（矩形）に係る同様のパフォーマンスとの間の、比較を示す。
【図６】実施形態に係る、分配ＥＳＤ保護を伴う、ＤＡ（分布増幅器）のゲート伝送ラインの略図を示す。
【図７】ＥＳＤ保護装置の無いデザインのための、Ｓ−パラメータシミュレーション結果を示す（夫々、パワーゲインＳ２１、入力及び出力整合Ｓ１１、Ｓ１２である）。
【図８】先行技術のＥＳ−ＤＥＳＤを伴う、及び、実施形態に係る分配ＥＳＤ保護を伴う、設計のための、Ｓ−パラメータシミュレーション結果を示す（夫々、パワーゲインＳ２１、入力及び出力整合Ｓ１１、Ｓ１２である）。
【図９】先行技術のＥＳ−ＤＥＳＤを伴う、及び、実施形態に係る分配ＥＳＤ保護を伴う、設計のための、ＴＬＰ−ＩＶ計測を示す。ＲＦ−ＩＮに対してＶｓｓは正にストレスされている。
【図１０】先行技術のＥＳ−ＤＥＳＤを伴う、及び、実施形態に係る分配ＥＳＤ保護を伴う、設計のための、ＴＬＰ−ＩＶ計測を示す。ＶＤＤに対してＲＦ−ＩＮは正にストレスされている。
【図１１】先行技術のＥＳ−ＤＥＳＤを伴う、及び、実施形態に係る分配ＥＳＤ保護を伴う、設計のための、ＴＬＰ−ＩＶ計測を示す。ＶＳＳに対してＲＦ−ＩＮは正にストレスされている。
【図１２】実施形態に係る分配ＥＳＤ保護を伴う集積電子回路の略図を示す。
【図１３】本明細書に開示されるＥＳＤ設計方法を表すフローチャートを示す。
【発明を実施するための形態】
【００１９】
記載の図面は概略に過ぎず限定的ではない。図面では例示の目的のため、要素のサイズが誇張されスケールに従っては描かれていないものもある。寸法及び相対的寸法は、現実の縮小に必ずしも対応せずに開示を実践している。
【００２０】
更に、明細書及び特許請求の範囲における第１、第２、第３などの用語は、類似の要素間で区別をするために利用するものであり、必ずしも連番や発生順を記述するために利用するものでない。該用語は適当な条件下で交換可能であり、開示の実施形態は明細書の記載や例示以外の順で動作し得る。
【００２１】
更に、明細書及び特許請求の範囲における上部、底部、「超える」、「下回る」などの用語は、説明のために利用するものであり、必ずしも相対位置を記述するために利用するものでない。利用の用語は適当な条件下で交換可能であり、明細書に記載される開示の実施形態は明細書の記載や例示以外の位置付けで動作し得る。
【００２２】
特許請求の範囲で用いられる“含む”という用語は、次に示す意味、即ち他の要素若しくはステップを排除しない、という意味に限定して解釈されるべきものではない。参照される、記述の特徴、整数、ステップ若しくは部品の存在を述べるものとして解釈される必要がある。しかし、一つ若しくはそれ以上の他の特徴、整数、ステップ若しくは部品、又はそれらのグループの存在や追加を除外するものではない。よって、「手段Ａ及びＢを含む装置」という表現の範囲は、部品ＡとＢのみから構成される装置に限定されるべきではない。本発明の開示に関して装置の唯一の関連部品は、Ａ及びＢである、ということである。
【００２３】
教示の目的のために、分布増幅器（ＤＡ）が、分配回路として構成される集積電子回路の例として用いられる。この分配回路は、ステージ若しくはセクションの順に配置される。
【００２４】
そのような分布増幅器は、計装の電子戦用の無線通信システムなどの適用例にて、非常に広範な周波数帯において平坦利得を達成するのに用いられる。分布増幅器では、伝送ラインに沿って設けられるゲインステージｉの相互コンダクタンスを介して繋がれる、見かけ上の入力及び出力の伝送ラインのセットが、平行に結合される。伝送ラインは、単位長あたりのインダクタンス及びキャパシタンスを有する導体のセットとして定義されるが、通常、特徴的なインピーダンスにより規定される。本明細書では、伝送ラインは、分配インダクタンスを伴うコンダクタも意味し、そのコンダクタに対して集中キャパシタがその（コンダクタの）長さに沿って結合されるが、これら集中キャパシタは受動素子として、若しくはダイオードやトランジスタなどの能動素子の一部として、加えられる。導体のインダクタンス値及び集中キャパシタのキャパシタンス値は、真実の伝送ラインの特徴的インピーダンスに相当する、一定のインピーダンスを、導体の長さに沿ってＲＦ信号に対して与えるように、選択される。そのような分布増幅器の主たる略図が、図１に示されており、ここではＬｑ及びＬｄは、夫々、ゲート及びドレイン伝送ラインセクションの等価なインダクタンスであり、ＲＴＥＲＭが終端抵抗である。入力及び出力伝送ラインは、個々のセクションが少なくとも一つのトランジスタを含む増幅器を包含するように、セクションに区分される。
【００２５】
そのような分布増幅器は、アンテナに接続されるその入力端子を介して外の世界と繋がるので、ここでも十分なＥＳＤ保護が要求される。従来のＥＳＤ保護を用いて、ＥＳＤ保護装置としてのデュアルダイオードがＲＦ端子に設けられ、電源ラインへＥＳＤ電流をそらせるようにする。これらＥＳＤ保護装置により導入される寄生キャパシタンスは、上記の従来技術にて説明したような重大なインピーダンスの不整合を生じてしまう。この寄生キャパシタンスを調整する狭帯域キャンセル技術は、所与の周波数でしか動作せず、従って広帯域ＥＳＤ保護には利用できない。
【００２６】
トポロジの説明
個々のセクション６ｉ  ｉ（ｉは１からｎまでの整数）、即ち、分布増幅器のゲインステージでは、ナノメータスケールＣＭＯＳの常であるミラー効果（Ｍｉｌｌｅｒ  ｅｆｆｅｃｔ）を増幅装置が減少させ、よって、より高いパワーゲイン、より広い広帯域及び逆隔離の向上につながるように、カスケードトポロジが選ばれるのが好ましい。
【００２７】
ドレインの見かけ上の伝送ラインのための損失補償技術が利用され得るのが、好ましい。この技術は、カスケードペアの共通ゲート電界効果トランジスタの特性に関して確立されるものであり、そのドレインにおいてブロードバンドの（周波数従属の）負性抵抗を与え得るものである。補償は、図２に示すドレインライン損失補償のために、２つの更なる伝送ラインＬｃｇ（カスケードトランジスタＴ２のゲートＧ２におけるもの）及びＬｓｄ（個々のトランジスタＴ２及びＴ１のソースＳ２とドレインＤ１の間のもの）により実現される。Ｌｃｇは、負性抵抗を増加し、高周波数のゲインを向上する。Ｌｓｄは、負性抵抗項の周波数従属を変更し、その値は、帯域端部の安定性を保証しフラットな周波数応答を得るために、最適化される。
【００２８】
分布増幅器に対する入力１０及び出力９の伝送ラインは、上記ＩＣ技術に実装されるマイクロストリップ技術内のラインセクションで構成され得、これにより、増幅装置の基本的なトランジスタは、半導体基板上に製造され得る。ステージ６ｉ  ｉの数は、ｎ＝５に固定された。入力伝送ライン１０は、入力端子ＩＮＰＵＴ  ＰＡＤ２に結合し、出力伝送ライン９は、出力端子ＯＵＴＰＵＴ  ＰＡＤ３に結合する。出力伝送ライン９は、入力伝送ライン１０とリンクする。
【００２９】
個々のセクション６ｉでは、ＥＳＤ保護装置８が、図３に示すように分配ＥＳＤ保護の一部として、配置される。ＥＳＤ保護装置８は、電源ラインＶｄｄ５及びＶｓｓに結合される。非保護の分布増幅器に対しては、少しのレイアウト変更のみが必要とされる。この例では、個々のＥＳＤ保護装置８は、２つのＥＳＤ保護素子８１及び８２から成り、即ち、夫々電源ラインＶｄｄ５及びＶｓｓ４に結合する２つのダイオードＤｌｏｃａｌと、電源ラインＶｄｄ５とＶｓｓ４の間の内の小さいローカルパワークランプ８２とから成る。このローカルパワークランプ８２を配置することにより、更なるバス抵抗が回避され得る。そのような個別のＥＳＤ装置の例の略図が、図４に示される。もちろん、以下で説明するように、他のＥＳＤ保護素子が用いられてもよい。ローカルパワークランプ８２が好ましい。
【００３０】
速度の理由から、ダイオード８１はポリ定義されるのが好ましい。ゲートダイオードは、従来の垂直接合型接点よりも、ＥＳＤ装置に対するより速い応答性を有する。パワークランプ（ＰＣ）８２として、２つのゲートトリガダイオードと共にゲートダイオードトリガシリコンコントロールレクチファイヤ（整流器）（ＤＴＳＣＲ）が用いられる。ローカルクランプ８２として用いられると、ＤＴＳＣＲは８μｍ幅であり、一方、独立の６０μｍバージョンが大きいパワーのクランプとして用いられる。
【００３１】
５−ステージの分布増幅器１の３つのバージョンが、実現された。第１のバージョンは、ＥＳＤ保護無しで実装される（ｎｏ−ＥＳＤ）。第２のバージョンでは、あらゆるセクションのデュアルダイオードＤｌｏｃａｌ８１は、従来技術の欄で説明した等サイズ分配ＥＳＤ（ＥＳ−ＤＥＳＤ）に対応する個々のステージで、８μｍの幅を有する。ダイオードＤｌｏｃａｌ８１のこの寸法は、概略１０ｆＦ寄生容量に対応し、これはＲＦデザインで許容され得る（ＲＦパフォーマンスのセクションを参照）。
【００３２】
ＥＳ−ＤＥＳＤ保護装置のＥＳＤパフォーマンスは、従来技術の欄で説明したように効率的ではないので、複雑なＥＳＤ−ＲＦ共同設計に入り込む必要の無い分配ＥＳＤ保護方法をここで開示し、この分布増幅器に適用する。この方法では、ｉ＝１，ｉ＝２である最初の２ステージの図４のダイオードＤｌｏｃａｌ８１は、順次２つのダイオードにより置換され、これによりこれら順次のダイオードの各々は、図６に示すようにｉ＝３〜５である後続のステージ６ｉのダイオードと比較して、ダブルサイズ、例えば、１６μｍとなる。この図６では、ローカルパワークランプ８２は示されていない。よって、最初の２つのセクション６１、６２のＥＳＤ保護装置８の全体の寄生容量の寄与は、最後の３つのセクション６３、６４、６５に関して略同じのままであり、よって、個々のＲＦステージ６ｉのインピーダンスは本質的に不変のままであり、従って、分布増幅器１の設計では同じ寄生インピーダンスのみが、個々のセクション即ちゲインステージ６ｉに対して考慮される。このことにより、ＲＦ回路１のアナログ設計プロセス全体の複雑性は減少する。完全性のためには、ｎウエル−ｐウエル接合からの容量の寄与は、同様に考慮されるべきである。
【００３３】
開示されたＥＳＤ方法により保護される図３の分布増幅器１は、センタステージ６３が先ずターンオンするが、この場合ＥＳＤ方法は“センタ均衡分配ＥＳＤ  ＣＢ−ＤＥＳＤ”とラベル付けされ得る。というのは、ｉ＝１〜２である最初の２つのステージ６ｉは、これら最初の２つのセクション６１、６２がＥＳＤ電流を伝導する前に、一つではなく順方向バイアスされる直列の２つのダイオードを必要とし、このことはｉ＝３〜５である最後の３つのステージ６ｉも同様であり、従って最初の２つのセクション６１、６２は、より高いトリガ電圧を有し、遅く応答する。より高い電流レベルでは、最初の２つのステージ６１、６２は同様に作動する。
【００３４】
ＳＰＥＣＴＲＥ（登録商標）シミュレーションは、開示済みの分配ＥＳＤ保護アーキテクチャを調査するのに用いられる。
【００３５】
図５は、１ｋＶ（実線）と２ｋＶ（点線）の“Ｈｕｍａｎ  Ｂｏｄｙ  Ｍｏｄｅｌ  （ＨＢＭ）”シミュレーションの間、ＥＳ−ＤＥＳＤ（円）トポロジのＥＳＤパフォーマンスを、ＣＢ−ＤＥＳＤ（矩形）トポロジを比較する。ＨＢＭシミュレーションでは、２ｋＶ電圧が１００ｐＦ負荷から１．５ｋオーム抵抗を介して分布増幅器のインプットパッドに注入されるので、２ｋＶ  ＨＢＭは、ＥＳＤターゲット仕様であった。個々のステージｉを介するピーク電流[ｍＡ]がプロットされている。１ｋＶ  ＨＢＭに対しては、ＥＳ−ＤＥＳＤは、第１のステージで２２０ｍＡの最大限ＥＳＤ電流を示すが、このＥＳＤ電流は次のステージで減少する。ＣＢ−ＤＥＳＤは、２２０ｍＡの同様の最大限電流を示すが、この値はｉ＝１ではなく、ｉ＝３で到達される。ＥＳＤ電流の分配を分布増幅器１の異なるセクション６ｉに渡って比較すると、ＥＳ−ＤＥＳＤはＣＢ−ＤＥＳＤよりもより平坦に分配されている。というのは後者（ＣＢ−ＤＥＳＤ）では、ステージ６２は電流伝道に殆ど寄与していないからである。ｉ＝２のときのステージ６ｉの２つのダイオードを順方向にバイアスするのに要求される電圧には、殆ど達しない。
【００３６】
開示されたＥＳＤ方法及び対応する回路アークテクチャの利点は、ＥＳＤストレスレベルを増加するときに明確に可視的となる。
【００３７】
図５は、２ｋＶ  ＨＢＭシミュレーションの間の、個々のステージ６ｉのピーク電流結果も示す。ＥＳ−ＤＥＳＤに対するｉ＝１のときのステージ６ｉの最大限ＥＳＤピーク電流（４４０ｍＡ）は、ＣＢ−ＤＥＳＤに対するｉ＝３のときのステージ６ｉの最大限ＥＳＤピーク電流（３３６ｍＡ）よりも、ずっと大きいことから、状況は変化する。２ｋＶＨＢＭパルスの間、ＣＢ−ＤＥＳＤは、ＥＳ−ＤＥＳＤよりもより平坦にＥＳＤ電流を分配する。ＣＢ−ＤＥＳＤの、ｉ＝１〜２のときの最初の２つのステージ６ｉのＥＳＤ保護装置８は、同様にターンオンを開始するが、ｉ＝３〜５のときの後続のステージ６ｉのＥＳＤ保護装置８よりも、遅いからである。更にＥＳＤレベルを増加すると、これらの最初の２つのステージ６１、６２は、最終的に障害が生じるまでさらに多くの電流を取る。そのようなＣＭＯＳ技術の対称性のある両面性のダイオードに対する幅ごとの５０ｍＡ／μｍの通常のＥＳＤロバスト性に対して、ＥＳ−ＤＥＳＤアークテクチャのｉ＝１のときの最初のステージ６ｉの８μｍダイオードは、２ｋＶ  ＨＢＭストレスの間に機能しなくなるが、ｉ＝１〜５のときのステージ６ｉの全てのダイオードは、ＣＢ−ＤＥＳＤアーキテクチャ内で存続する。
【００３８】
ＲＦ  パフォーマンス
分配ＥＳＤ保護のＲＦパフォーマンスへの影響は、Ａｇｉｌｅｎｔの“Ａｄｖａｎｃｅｄ  Ｄｅｓｉｇｎ  Ｓｙｓｔｅｍ  ｓｉｍｕｌａｔｉｏｎ  ｓｏｆｔｗａｒｅ”を用いることに基づいて分析される。Ｓパラメータシミュレーション結果は、図７に示される。非保護のデザインを３８ｍＷの電力消費にまでバイアスすると、９．３ｄＢのパワーゲインＳ２１は、１４８ＧＨｚの３ｄＢカットオフ周波数により１〜１３６ＧＨｚの間でシミュレートされる。４２６ＧＨｚの利得−帯域幅プロダクトＧＢＷが達成される。１３０ＧＨｚまで、インプットＳ１１及びアウトプットマッチングＳ２２は、夫々、−１０ｄＢ及び−１２．８ｄＢよりも良好である。更に、線形動作に対してあるべき値よりも低いアウトプット１ｄＢを生成するインプットレベルとして定義される、雑音指数（ＮＦ）ＩＰ１ｄＢ、即ち、ｄＢｍの成分の１ｄＢインプット圧縮ポイントが、決定される。
【００３９】
ＥＳ−ＤＥＳＤアーキテクチャかそれともＣＢ−ＤＥＳＤアーキテクチャにＥＳＤ保護ダイオードを加えることにより、僅かなパフォーマンス低下のみが気付かれる。図８は、夫々ＥＳ−ＤＥＳＤアーキテクチャとＣＢ−ＤＥＳＤアーキテクチャを有する、分布増幅器設計１の小さい信号Ｓ−パラメータを示す。
【００４０】
３つのアークテクチャに対するＲＦパフォーマンスサマリは、表１に示される。フィギュアオブメリット（ＦＯＭ）は以下のように定義される。
【数１】
0005603168.tif 000002
【００４１】
【表１】
0005603168.tif 000003
表１：ＲＦシミュレーションパフォーマンスサマリ
【００４２】
ＥＳＤパフォーマンス
伝送ラインパルス（ＴＬＰ）計測が行なわれ、ＥＳ−ＤＥＳＤアークテクチャとＣＢ−ＤＥＳＤアーキテクチャの両方のＥＳＤロバスト性を比較した。短い較正が行なわれ、正確な電圧計測結果が得られた。図９〜図１１は、異なるピンの組み合わせのＴＬＰ−ＩＶ曲線、即ち、夫々、Ｖｓｓ４及びＶｄｄ５電力供給ラインと称されているインプットパッド上の信号の極性を、示す。全ての場合、ＥＳＤ強度の基準として用いられ、ＥＳＤ保護装置が役に立たなくなりその結果ＥＳＤ保護回路が続いて役に立たなくなる前にＥＳＤ保護装置を介して流れる最大限の電流に対応する、Ｉｔ２電流につき、少なくとも５０％の改良がＣＢ−ＤＥＳＤに対して計測されている（黒丸）。
【００４３】
例えば、図９では、ＴＬＰパルスは、Ｖｓｓ４正バイアスとＲＦ−ＩＮ２負バイアスとの間で加えられた［Ｖｓｓ＋ＩＮ−］。ＣＢ−ＤＥＳＤ（黒丸）は当初、より小さい電流により示されるより高いオン抵抗を有する。というのは、ｉ＝３のときの第３のステージ６ｉが先ず伝導を開始するからである。しかしながら、１．５Ａにて機能しなくなる。一方、参照のＥＳ−ＤＥＳＤ（十字形）は１Ａ  ＴＬＰにて既に機能しない。このことは、図５のＳＰＥＣＴＲＥ（登録商標）シミュレーションで予測された、ＣＢ−ＤＥＳＤに対する、ターゲットとなった２ｋＶ  ＨＢＭロバスト性に対応する。ＳＰＥＣＴＲＥ（登録商標）は、ＣＡＤＥＮＣＥ（登録商標）により提供されるアナログ回路のためのＳＰＩＣＥレベル回路シミュレータである。ＣＢ−ＤＥＳＤアーキテクチャは、ＥＳ−ＤＥＳＤアークテクチャに対して、Ｉｔ２電流の５０％改良を示す。
【００４４】
図１０は、ＲＦ−ＩＮ２正バイアスとＶｄｄ５負バイアスとの間［ＩＮ＋Ｖｄｄ−］のＴＬＰストレスに対する同様の結果を示し、装置の障害の際の電流の差異により示されるように、ＣＢ−ＤＥＳＤ（黒丸）アーキテクチャは、ＥＳ−ＤＥＳＤ（十字形）アーキテクチャよりも、結果としてより良好なパフォーマンスとなる。ＣＢ−ＤＥＳＤアーキテクチャは、ＥＳ−ＤＥＳＤアークテクチャに対して、Ｉｔ２電流の６５％改良を示す。
【００４５】
ＲＦ−ＩＮ２ポジティブによりＶｓｓ４ネガティブに対してストレスを加えると［ＩＮ＋Ｖｓｓ−］図１１に示すように、電流は、ＥＳＤ保護ダイオードを介してＤｌｏｃａｌ８１まで流れ、ローカルパワークランプ８２を介して接地Ｖｓｓ４まで流れる。ＣＢ−ＤＥＳＤに対する１．８Ａの増大した故障レベル（黒丸）は、Ｖｓｓへの更なる電流経路に起因し得るのであり、ＲＦ−ＩＮ２とＶｄｄ５の間のｎウエルダイオードの寄生ｐｎｐにより形成される。このダイオードのこのサイズが増加されるならば、寄生ｐｎｐも、より多くのＥＳＤ電流が運搬されるように増加する。ＣＢ−ＤＥＳＤアーキテクチャは、ＥＳ−ＤＥＳＤアークテクチャに対して、Ｉｔ２電流の１００％改良を示す。
【００４６】
ＴＬＰ計測結果の概観は、以下の表２に示される。
【表２】
0005603168.tif 000004
表２：様々なストレスの組み合わせに対するＴＬＰ計測で達成されたＩｔ２値のサマリ
【００４７】
外部１オーム抵抗、及び接地に直列に繋がれた１０ｎＨ以下のインダクタを介して、１ｋＶが注入される、チャージデバイスモデル（ＣＭＤ）は、ＨＢＭよりも入手が困難なので、様々な設計アークテクチャの弱い所を見つけるために、様々なピン・ツー・ピンの組み合わせの間でオンウエファの高速ＴＬＰ（ＶＦＴＬＰ）計測を行なった。接着パッドにて、即ち、プローブニードルの後に到着するＶＦＴＬＰパルスは、３ｎ秒のパルス幅と４００ｐ秒の立ち上がり時間を有するが、このことは、ＪＥＤＥＣ標準で与えられるＣＤＭパルス仕様に適合する。
【００４８】
ＶＦＴＬＰ計測結果の概観は、表３で与えられる。非常に高いＶＦＴＬＰ値は、既に参照のＥＳ−ＤＥＳＤ設計に対して得られている。更に、３２％の平均的改良が、ＣＢ−ＤＥＳＤを用いて得られており、１２．８ＡまでのＶＦＴＬＰ結果を与えている。
【００４９】
全てのピンの組み合わせに対する両方のケースで、第１の増幅ステージのＥＳＤ保護ダイオードで障害が視覚的に観察された。更にＣＢ−ＤＥＳＤに対して、第１のステージで障害が生じ、高い電流レベルにてＥＳＤ電流の大部分が第１のステージ６１を介して流れることを示した。このことはＨＢＭ  ＳＰＥＣＴＲＥ（登録商標）シミュレーションにより予測された。実際、第１のセクション６１のＥＳＤ保護装置８が始動されると、この第１のＥＳＤ保護装置８は、後続のセクション６２、６３、６４、６５のＥＳＤ保護装置よりも、比較上の意味で、ＥＳＤ電流のより多くの部分を、伝播する。本明細書に開示の分配ＥＳＤ方法では、ＥＳＤ保護装置８のトリガ電圧は、様々なＥＳＤ保護装置６ｉに対して、ＥＳＤ電流のより一様な分布が得られるように、選択される。
【００５０】
【表３】
0005603168.tif 000005
表３：様々なストレスの組み合わせに対するＶＦＴＬＰ計測で達成されたＩｔ２値のサマリ
【００５１】
結論
小型化ＣＭＯＳ技術により、より高動作周波数が可能になったが、ＥＳＤに対してより脆弱になったのであるから、ＥＳＤ保護は真の難題である。この実施形態では、“センタ均衡分配ＥＳＤ（ＣＢ−ＤＥＳＤ）保護”とラベル付けされる、分配ＥＳＤ保護方法及びアーキテクチャが開示されており、４５ｎｍＣＭＯＳ技術に実装される１−１１０ＧＨｚの分布増幅器に関して認証されるものである。従来の分配ＥＳＤソリューションに比べて、５０％のＥＳＤパフォーマンスの改良が示された。１２．８Ａまでの等価な２ｋＶＨＢＭ及びＶＦＴＬＰ結果が、達成された。
【００５２】
前の実施形態では、分配ＥＳＤ保護方法は、分布増幅器を用いて示された。このとき、分配回路１の少なくとも一つの後続のステージ６３、６４、６５のＥＳＤ保護装置８が起動した後にＥＳＤイベントにのみ反応して起動するように、この分配回路１の最初の２つのステージ６１、６２のＥＳＤ保護装置８が選択された。ＥＳＤトリガレベルの差異を有する、少なくとも２つのＥＳＤ保護装置８が用いられても、全てのＥＳＤ保護装置８は、個々のステージ６ｉの同じ寄生インピーダンスを提供するように構成されている。ゆえに、アナログ電子回路の設計では、アナログ回路のパフォーマンスへの分配ＥＳＤ保護の影響は、アナログ回路の個々のステージ内の同じ寄生インピーダンスを明らかにすることにより、最初に容易に考慮され得る。
【００５３】
図１２は、ｉは１からｎまでの整数である、複数の後続のセクション６ｉからなる分配回路として構成された集積電子回路１の概略図を示し、個々のセクション６ｉは同じ機能を提供するものである。分配回路１は、高電力供給ラインＶｄｄ５及び低電力供給ラインＶｓｓ４を介して、電力供給される。通常の動作では、信号はインプットターミナルＩＮ２にて分配回路に入り、分配回路１のセクション６ｉを通過した後、アウトプットターミナルＯＵＴ３にて分配回路１を出る。前述の実施形態では、個々のセクション６ｉは、増幅装置として利用されそれ故ゲインステージとしてラベルを付されるトランジスタなどの能動装置を、機能装置７として含むが、本明細書で開示される分配ＥＳＤ保護方法はそれに限定されない。伝送ライン９、１０も分配回路１の例である。但し、このとき非保護の回路の個々のセクション６ｉは抵抗、インダクタ及びキャパシタ等の受動装置７を含むのみである。分配電子回路１は、電子信号を一つのセクション６ｉから近接のセクション６ｉ＋１へ伝送するように構成されている一連のセクション６ｉを含む集積電子回路と、考えられ得る。この分配電子回路１の特徴は、個別素子に割り当てられるのではなく、分配回路１の全体の配置に空間的に分配される。ＥＳＤの非保護の分配回路の個々のセクション６ｉは、例えば、伝送ライン９、１０のための受動装置のみ、能動装置のみ、又は、例えば、分布増幅器などの、受動及び能動装置の組み合わせである、機能素子７から成る。
【００５４】
分配回路１の個々のセクション６ｉでは、ＥＳＤ保護装置８が挿入される。機能装置７が、例えば、伝送ライン９、１０などの受動装置のみである分配回路の場合、ｉは１からｎの範囲の整数であるとき、セクション６ｉの数ｎは、所望のＥＳＤパフォーマンスにより、決定される。機能装置７が、例えば、分布増幅器などの受動装置を含む分配回路の場合、セクション６ｉの数ｎは、所望の回路パフォーマンスにより、決定される。
【００５５】
ＥＳＤイベントの発生の際には、ｉ＞１の後続のセクション６ｉの少なくとも一つのＥＳＤ保護装置８が起動した後、第１のセクション６１のＥＳＤ保護装置８が起動するに過ぎないように、これらのＥＳＤ保護装置８は選択され及び／又は構成される。これら後続のセクションのどれがまず起動するかを決定することは、ＥＳＤロバスト性最適化プロセスの一部である。最初の実施形態では、最初の２つのセクション６１、６２のＥＳＤ保護装置８は、同一の、高いトリガ電圧を有し、最後の３つのセクション６３、６４、６５のＥＳＤ保護装置８は、同一の、低いトリガ電圧を有する。ＥＳＤ保護装置８が異なるトリガレベルを有するので、分配電子回路１におけるＥＳＤ電流の分配はより良好に制御され、これにより全体のＥＳＤパフォーマンスを向上させる。
【００５６】
本発明に係る分配ＥＳＤ保護アークテクチャを有する分配電子回路１では、異なるＥＳＤトリガレベルを有する少なくとも２つの対応するＥＳＤ保護装置８が存在する。ＥＳＤ保護装置８のトリガ電圧Ｖｔは、装置８のトリガレベルを特徴付ける基準として用いられ得る。“対応する”は、分配電子回路１の異なるセクション６ｉ内のＥＳＤ保護装置８の対応する位置を参照するものである。それ故、ＥＳＤ保護装置８の少なくとも２つのグループは、それらのＥＳＤトリガレベルに基づいて区別され得る。第１のセクション６１のＥＳＤ保護装置８は、絶対値において最も高いＥＳＤトリガを有するグループから、選ばれる。最終的に、分配ＥＳＤ保護のＥＳＤトリガレベルの数が、分配電子回路のセクションの数に等しいように、異なるＥＳＤレベルで起動する個々のセクション６ｉのＥＳＤ保護装置８を有するべく、選ぶことができる。
【００５７】
セクション６ｉ＋１のＥＳＤ保護装置８のトリガ電圧が、前のセクション６ｉのトリガ電圧以下であることが、好ましい。この場合、更に分配回路に沿ってＥＳＤ保護装置８が、最初のセクション６１が起動する前にＥＳＤ電流を運ぶ助力となると、想定される。
【００５８】
全てのセクション６ｉのＥＳＤ保護装置８が、個々のセクション６ｉに対して実質的に同じ寄生インピーダンスを提供するのが、好ましい。この場合、全体のインピーダンスに対する個々のＥＳＤ保護装置８の寄与は、分配電子回路１全体に渡って同一である。それ故、この寄生インピーダンスは、所望のアナログパフォーマンスの観点で分配電子回路１を設計するとき、容易に考慮に入れることができる。
【００５９】
開示される分配ＥＳＤ保護アーキテクチャは、少なくとも２つのＥＳＤトリガレベルを有することにより特徴付けられるので、通常、これら少なくとも２つのセクションのＥＳＤ保護装置８は異なる寸法及び／又は形状を有することができる。ＥＳＤ保護装置８のトリガ電圧の機能においてＥＳＤ保護素子８１、８２の寸法を変更することにより、回路ＥＳＤ保護及び回路アナログパフォーマンスは、かなりの程度まで、独立して最適化され得る。最初の実施形態では、ＥＳＤ保護素子としてダイオード８１が用いられてＥＳＤ保護装置８を形成した。ＥＳＤ保護装置８のトリガレベルが増加されるべきものならば、２つのＥＳＤ保護素子、即ち、２つのダイオード８１は、ＥＳＤ保護装置８のトリガ電圧が単一のＥＳＤ保護素子、即ち一つのダイオードのトリガ電圧の２倍になるように、直列に配置された。直列の２つのダイオードを伴いそれ故２倍のトリガ電圧を伴うこのＥＳＤ保護装置が、単一のダイオードを伴うＥＳＤ保護装置のものと匹敵する寄生インピーダンスを有するべきものであるならば、これらの直列のダイオードは、単一のダイオードの領域の２倍を有するように設計される。
【００６０】
その寄生インピーダンスを実質的に変更することなくトリガ電圧を容易に修正する、他のＥＳＤ保護装置を用いることもできる。ＦｉｎＦＥＴトランジスタがＳＣＲでＥＳＤ保護装置として用いられると、これらトランジスタのトリガ電圧は、そのチャネル長を変動することにより調整され得る。チャネル長におけるこの変動は、回路に対する寄生容量に全く若しくは殆ど影響しない。この寄生容量は、ドレイン接合キャパシタンス及びゲート−ドレインオーバーラップキャパシタンスに主として依存するからである。例えば、公開された欧州特許出願ＥＰ２０３７５０１（特許文献３）で開示されるような、ダイオードトリガシリコン制御整流器（ＤＴＳＣＲ）では、ＳＣＲのトリガ電圧は、直列に接続されたトリガダイオードの数に依存する。トリガダイオードの数を増加すると、ＤＴＳＣＲのトリガ電圧を増大し、回路に対する寄生キャパシタンスが単一の経路に接続するトランジスタにより主として決定される。
【００６１】
当業者には周知であるが、異なるＥＳＤ保護素子は、個別のセクション６ｉで所定のＥＳＤトリガレベル及び寄生インピーダンスを有するＥＳＤ保護装置８を構築するのに、利用され得る。通常、そのようなＥＳＤ保護素子は、所与の電圧レベルを超えると即座に、いわゆる“スナップバック”ビヘイビアを示す。即ち、ＥＳＤ保護素子において印加される電圧がＥＳＤトリガ電圧Ｖｔを超えると、ＥＳＤ保護素子は、高抵抗モードから低抵抗モードにスイッチし、このことにより高電流経路を提供する。そのようなＥＳＤ保護素子の例は、ジャンクション、電界効果トランジスタやバイポーラトランジスタなどのトランジスタ、又は、シリコン制御整流器などの更により複雑な素子である。
【００６２】
前述の段落にて、本明細書に開示される分配ＥＳＤ保護方法は、開示のために、分布増幅器１に適用されていた。この分配ＥＳＤ方法の適用は、ＲＦ回路に限定されず、全てのタイプの分配回路１に適用され得る。概略、本発明の実施形態に係るＥＳＤ保護分配回路１を設計する方法は、先ず、通常の動作での分配回路１の所望のパフォーマンスを決定するステップを含む。ここで、セクションの数、インピーダンス、利得、帯域幅などのパラメータは、その構成要素の適切なアーキテクチャ及び設計となるように、決定される。次に、この分配回路１の所望のＥＳＤパフォーマンスは、前述の段落に記載したように決定される。最初のセクション６１のＥＳＤ保護装置８がＥＳＤイベントで起動し、分配回路１の更に下流のセクション６２、６３、６４、６５のＥＳＤ保護装置８が、ＥＳＤ電流を運ぶことを開始するように、ホールド電圧、ブレークダウン電流、トリガ電圧などのパラメータが決定される。分配回路１のＥＳＤパフォーマンスは、ＥＳＤ保護装置において一様に分配されるＥＳＤ電流によって、まず第一に決定されるので、能動機能装置７無しで分配回路１のＥＳＤパフォーマンスの一次評価をすることができ、このとき、分配回路１の分配ＥＳＤ保護及びインピーダンスのみを考慮にいれればよい。実施形態に係る分配ＥＳＤ保護方法を用いて、更に、所望のＥＳＤパフォーマンスを得るためのパラメータとしてＥＳＤステージの数ｎ及び対応するＥＳＤ保護装置８のトリガ電圧を用いて、所与の分配ＥＳＤ保護回路のためのＥＳＤパフォーマンスを、予め決定できる。分配ＥＳＤ保護が設計され、ＥＳＤ保護装置８の寄生インピーダンスがわかると、ＥＳＤ保護分配回路１のパフォーマンスがチェックされ、所望のパフォーマンスと比較される。ＥＳＤ保護分配回路１の通常の動作におけるパフォーマンスが設計余裕の外部にあるならば、分配ＥＳＤ保護を精査し反復しなければならない。
【００６３】
図１３は、上述の設計方法を示すフローチャートを示す。先ず、通常の動作の間の所望のパフォーマンスを伴う分配回路１が設計される。次に、分配ＥＳＤ保護が、開示の分配ＥＳＤ保護方法に従って、設計される。通常の動作の間の、その、現在の、ＥＳＤ保護分配回路のパフォーマンスが、分配回路１の異なるセクション６ｉ内のＥＳＤ保護装置８のインピーダンスの寄与を考慮に入れて、決定される。このパフォーマンスが設計余裕内にあれば、設計プロセスは終了する。なければ、先ず、例えば、所望のトリガ電圧及び異なるインピーダンスを伴う別のＥＳＤ保護装置を選択することによって、回路パフォーマンスへのＥＳＤ保護装置８の影響を更に減少するように、分配ＥＳＤ保護が調整される。分配ＥＳＤ保護の再設計が、設計余裕に適合しなければ、ＥＳＤ保護装置のインピーダンスを考慮に入れて、分配回路が調整される。
【符号の説明】
【００６４】
２・・・インプットターミナル、
３・・・アウトプットターミナル、
４、５・・・電力供給ライン、
８・・・ＥＳＤ保護装置。
【図１】
0005603168.tif 000006
【図２】
0005603168.tif 000007
【図３】
0005603168.tif 000008
【図４】
0005603168.tif 000009
【図５】
0005603168.tif 000010
【図６】
0005603168.tif 000011
【図７】
0005603168.tif 000012
【図８】
0005603168.tif 000013
【図９】
0005603168.tif 000014
【図１０】
0005603168.tif 000015
【図１１】
0005603168.tif 000016
【図１２】
0005603168.tif 000017
【図１３】
0005603168.tif 000018