(57)【特許請求の範囲】
【請求項１】
光電変換により電子を生成する第１の光電変換素子と、
光電変換により電子を生成する第２の光電変換素子と、
共通のフローティングノードと、
前記第１の光電変換素子により生成された電子を前記共通のフローティングノードに転送する第１の転送トランジスタと、
前記第２の光電変換素子により生成された電子を前記共通のフローティングノードに転送する第２の転送トランジスタと、
前記共通のフローティングノードの電子をリセットするリセットトランジスタと、
前記フローティングノードとそのゲートが接続された増幅トランジスタと、
前記増幅トランジスタと別に設けられ、前記増幅トランジスタと読み出し線との電気的接続を制御する選択トランジスタとを有し、
前記第１の光電変換素子の電子が前記共通のフローティングノードに転送される前に前記共通のフローティングノードの電子を複数のリセット電圧で順次リセットする第１のリセット期間と、前記第１の光電変換素子の電子が前記共通のフローティングノードに転送された後であって前記第２の光電変換素子の電子が前記共通のフローティングノードに転送される前に、前記共通のフローティングノードの電子を第１のリセット電圧でリセットする第２のリセット期間とを有し、
前記第１のリセット期間の長さと、前記第２のリセット期間の長さとが異なり、
前記第１のリセット期間において前記複数のリセット電圧のうちで最も高いリセット電圧でリセットする期間の長さと、前記第２のリセット期間に前記第１のリセット電圧でリセットする期間の長さは略同一であることを特徴とする固体撮像装置。
【請求項２】
前記第２のリセット期間は、更に、前記第１のリセット電圧よりも低い第２のリセット電圧で前記共通のフローティングノードをリセットする期間を含むことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記リセットトランジスタのゲートに複数のゲート電圧を順次印加することにより、前記共通のフローティングノードを前記複数のリセット電圧により順次リセットすることを特徴とする請求項１又は２記載の固体撮像装置。
【請求項４】
前記リセットトランジスタのドレインに複数のドレイン電圧を順次印加することにより、前記共通のフローティングノードを前記複数のリセット電圧により順次リセットすることを特徴とする請求項１又は２記載の固体撮像装置。
【請求項５】
前記リセットトランジスタが、前記第１のリセット期間において前記複数のリセット電圧のうちで最も高いリセット電圧でリセットする期間と、前記第２のリセット期間において最も高いリセット電圧でリセットする期間の差異は１００ｎｓ以内であることを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記リセットトランジスタが、前記第１のリセット期間において前記複数のリセット電圧のうちで最も高いリセット電圧でリセットする期間と、前記第２のリセット期間において前記最も高いリセット電圧でリセットする期間は、１０ｎｓ〜１０μｓの範囲であることを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。
【請求項７】
前記リセットトランジスタに供給される複数のゲート電圧のうちの最も高い電圧とその次に高い電圧の差が１００ｍＶ以上であることを特徴とする請求項３記載の固体撮像装置。
【請求項８】
前記リセットトランジスタに供給される複数のドレイン電位のうちの最も高い電位とその次に高い電位の差が１００ｍＶ以上であることを特徴とする請求項４記載の固体撮像装置。
【請求項９】
光電変換によりホールを生成する第１の光電変換素子と、
光電変換によりホールを生成する第２の光電変換素子と、
共通のフローティングノードと、
前記第１の光電変換素子により生成されたホールを前記共通のフローティングノードに転送する第１の転送トランジスタと、
前記第２の光電変換素子により生成されたホールを前記共通のフローティングノードに転送する第２の転送トランジスタと、
前記共通のフローティングノードのホールをリセットするリセットトランジスタと、
前記フローティングノードとそのゲートが接続された増幅トランジスタと、
前記増幅トランジスタと別に設けられ、前記増幅トランジスタと読み出し線との電気的接続を制御する選択トランジスタとを有し、
前記第１の光電変換素子のホールが前記共通のフローティングノードに転送される前に前記共通のフローティングノードのホールを複数のリセット電圧で順次リセットする第１のリセット期間と、前記第１の光電変換素子のホールが前記共通のフローティングノードに転送された後であって前記第２の光電変換素子のホールが前記共通のフローティングノードに転送される前に、前記共通のフローティングノードのホールを第１のリセット電圧でリセットする第２のリセット期間とを有し、
前記第１のリセット期間の長さと、前記第２のリセット期間の長さとが異なり、
前記第１のリセット期間において前記複数のリセット電圧のうちで最も低いリセット電圧でリセットする期間の長さと、前記第２のリセット期間に前記第１のリセット電圧でリセットする期間の長さは略同一であることを特徴とする固体撮像装置。
【請求項１０】
前記第２のリセット期間は、更に、前記第１のリセット電圧よりも高い第２のリセット電圧で前記共通のフローティングノードをリセットする期間を含むことを特徴とする請求項９記載の固体撮像装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置に光学像を結像させるレンズと
を有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及び撮像システムに関するものである。
【背景技術】
【０００２】
近年ＣＭＯＳ型固体撮像装置の発展が目覚しい。ＣＭＯＳ型固体撮像装置の画素は、フォトダイオードと、転送トランジスタにより転送された電荷を電圧信号に変換するフローティングディフュージョン（以下ＦＤという）領域、増幅アンプ、ＦＤ領域をリセットするリセットトランジスタで構成されている。ＣＭＯＳ型固体撮像装置の多画素化と画素の縮小が年々進んでいる。この傾向に対応するために、複数のフォトダイオードに対してそれぞれ転送トランジスタを有し、その転送した電荷を１つのＦＤ領域へ転送する手法が知られている（特許文献１）。同手法によれば、１画素当たりの増幅トランジスタ、リセットトランジスタの数を削減し、フォトダイオード面積を広く確保することができる。
【０００３】
特許文献１に記載された、複数のフォトダイオードの電荷を共通のＦＤ領域へ転送する方法について説明する。２つのフォトダイオードが１つのＦＤ領域を共有している場合、ＦＤ領域はまず、リセットトランジスタが導通し続けることでリセット状態が維持される。第１のフォトダイオードの信号が読み出される時刻になると、リセットトランジスタが非導通となった後に、第１のフォトダイオードと接続されている転送トランジスタが導通しＦＤ領域に信号電荷が転送される。その後、再びリセットトランジスタが導通することでＦＤ領域がリセットされ、その後に非導通となる。その後、第２のフォトダイオードと接続されている転送トランジスタが導通することで、ＦＤ領域に信号電荷が転送される。以上のような動作が順次行われることで、全画素の信号が読み出される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−４６５９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術では、第１のフォトダイオードの電荷が転送される直前のＦＤ領域の電位は、長い期間リセットトランジスタが導通した後のＦＤ電位である。一方、第２のフォトダイオードの電荷が転送される直前のＦＤ領域の電位は、第１のフォトダイオードの電荷転送が終了した直後の、短い時間だけリセットトランジスタが導通した後のＦＤ電位となる。
【０００６】
以下の理由で、２つのＦＤ電位に差異が生じる。固体撮像装置の信号読み出しが高速化するにつれ、１画素当たりの読み出し時間が短くなってきている。上記第２のフォトダイオードの信号電荷を転送する直前のリセット時間が数μｓ以下の短時間となる。そのため、第２のフォトダイオードの信号読み出しの前のリセット時間は、比較的長い時間をかけられる第１のフォトダイオード読み出し前のリセット時間と比べて短くなり、充分にリセットしきらないうちにリセットが終了する。そのため、２つのフォトダイオード読み出し直前のリセット電位に差異が生じる。この差異が画像出力の差異となり、画質を低下させる、という課題が生じる。
【０００７】
この課題の対策として、第１のフォトダイオード読み出し前には、リセットトランジスタを通常非導通としておき、リセットを終了する直前に導通させる手法が考えられる。しかしながら、この手法では、ＦＤ領域に接合リークがある場合に、フォトダイオードに電荷が蓄積される期間にＦＤ領域の電位が大きく遷移する結果、第２のフォトダイオード読み出し直前のＦＤ電位と差異が生じる。また、当該画素に、強い光が照射されている場合に、同様にＦＤ領域の電位が遷移し、第２のフォトダイオード読み出し直前のＦＤ電位と差異が生じる。従って、課題の充分な解決策とはなっていない。
【０００８】
本発明の目的は、共通のフローティングノードを共有している光電変換素子間の出力差が低減された良好な画質の画像を撮像することができる固体撮像装置及び撮像システムを提供することである。
【課題を解決するための手段】
【０００９】
本発明の固体撮像装置は、光電変換により電子を生成する第１の光電変換素子と、光電変換により電子を生成する第２の光電変換素子と、共通のフローティングノードと、前記第１の光電変換素子により生成された電子を前記共通のフローティングノードに転送する第１の転送トランジスタと、前記第２の光電変換素子により生成された電子を前記共通のフローティングノードに転送する第２の転送トランジスタと、前記共通のフローティングノードの電子をリセットするリセットトランジスタと、前記フローティングノードとそのゲートが接続された増幅トランジスタと、前記増幅トランジスタと別に設けられ、前記増幅トランジスタと読み出し線との電気的接続を制御する選択トランジスタとを有し、前記第１の光電変換素子の電子が前記共通のフローティングノードに転送される前に前記共通のフローティングノードの電子を複数のリセット電圧で順次リセットする第１のリセット期間と、前記第１の光電変換素子の電子が前記共通のフローティングノードに転送された後であって前記第２の光電変換素子の電子が前記共通のフローティングノードに転送される前に、前記共通のフローティングノードの電子を第１のリセット電圧でリセットする第２のリセット期間とを有し、前記第１のリセット期間の長さと、前記第２のリセット期間の長さとが異なり、前記第１のリセット期間において前記複数のリセット電圧のうちで最も高いリセット電圧でリセットする期間の長さと、前記第２のリセット期間に前記第１のリセット電圧でリセットする期間の長さは略同一であることを特徴とする。
【発明の効果】
【００１０】
複数の光電変換素子の電荷転送直前の共通のフローティングノードのリセット電圧差を抑制することにより、共通のフローティングノードを共有している光電変換素子間の出力差が低減された良好な画質の画像を撮像することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る固体撮像装置の画素回路図である。
【図２】本発明の第１の実施形態に係る固体撮像装置の全体ブロック図である。
【図３】本発明の第１の実施形態に係る固体撮像装置の駆動タイミング図である。
【図４】本発明の第２の実施形態に係る固体撮像装置の画素回路図である。
【図５】本発明の第２の実施形態に係る固体撮像装置の駆動タイミング図である。
【図６】本発明の第３の実施形態に係る固体撮像装置の画素回路図である。
【図７】本発明の第４の実施形態に係る固体撮像装置の画素回路図である。
【図８】本発明の第５の実施形態に係る固体撮像装置のシステム図である。
【発明を実施するための形態】
【００１２】
図面を用いて本発明の実施形態について説明する。以下の説明では、信号電荷に電子を用いた例を説明する。信号電荷をホールとして転送トランジスタをＰＭＯＳトランジスタで構成する場合にも適用できる。この場合には、電圧の極性を全て逆にすればよい。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置の画素回路図である。画素ユニット１００は、２つのフォトダイオード１０１ａ、１０１ｂ、転送トランジスタ１０２ａ、１０２ｂ、共通のフローティングノード１０３、増幅ＭＯＳトランジスタ１０４、リセットトランジスタ１０５、選択トランジスタ１０６を含む。共通のフローティングノード１０３は一つのフローティングディフュージョン領域（ＦＤ領域）で構成することもできるし、二つのフローティングディフュージョン領域を導電体で接続することにより構成することもできる。以下では共通のフローティングノードをＦＤ領域１０３として説明する。
【００１４】
転送トランジスタ１０２ａ、１０２ｂは、フォトダイオード１０１ａ，１０１ｂの電荷を転送する。フォトダイオード１０１ａ、１０１ｂは光電変換素子の一例であり、入射した光を光電変換し、電荷（電子）を生成するものであればよい。第１のフォトダイオード１０１ａは第１の光電変換素子、第２のフォトダイオード１０１ｂは第２の光電変換素子である。ＦＤ領域１０３は、フォトダイオード１０１ａ及び１０１ｂに接続可能であり、フォトダイオード１０１ａ及び１０１ｂにより生成された電荷を保持する共通のＦＤ領域である。第１の転送トランジスタ１０２ａは、第１のフォトダイオード１０１ａに接続され、第１のフォトダイオード１０１ａにより生成された電荷をＦＤ領域１０３に転送する。第２の転送トランジスタ１０２ｂは、第２のフォトダイオード１０１ｂに接続され、第２のフォトダイオード１０１ｂにより生成された電荷をＦＤ領域１０３に転送する。リセットトランジスタ１０５は、ＦＤ領域１０３の電荷をリセットする。ＦＤ領域１０３は増幅ＭＯＳトランジスタ１０４のゲートに電気的に接続されている。増幅ＭＯＳトランジスタ１０４は、ソースフォロアアンプの一部を構成し、ＦＤ領域１０３に転送された信号電荷の量に応じた信号を出力する。増幅ＭＯＳトランジスタ１０４のゲートはソースフォロアアンプの入力となっている。増幅ＭＯＳトランジスタ１０４は、ゲート電圧＜ドレイン電圧（５極管領域における動作）である方が好ましい。電源電圧ＳＶＤＤは、リセットトランジスタ１０５を介してＦＤ領域１０３をリセットする。
【００１５】
本実施形態において、増幅ＭＯＳトランジスタ１０４及びリセットトランジスタ１０５のドレインには共通の電源電圧ＳＶＤＤが供給されている。選択トランジスタ１０６は、出力する行を選択する。増幅ＭＯＳトランジスタ１０４の出力は、選択トランジスタ１０６を介して、垂直読み出し線１０７に接続される。垂直読み出し線１０７には定電流源１０８が接続される。増幅ＭＯＳトランジスタ１０４と定電流源１０８とでソースフォロアアンプを構成している。転送トランジスタ１０２ａ，１０２ｂ、リセットトランジスタ１０５、選択トランジスタ１０６のゲートには、それぞれ転送トランジスタの駆動線１０９ａ，１０９ｂ、リセットトランジスタの駆動線１１０、選択トランジスタの駆動線１１１が接続される。
【００１６】
リセットトランジスタの駆動線１１０はリセット電圧供給回路１１２からの出力により駆動される。リセット電圧供給回路１１２はリセットのハイレベルを２値で供給する回路となっており、例えば図１に示す回路により実現できる。リセット電圧供給回路１１２内の１１３はＮＭＯＳトランジスタ、１１４，１１５，１１６はＰＭＯＳトランジスタ、１１７，１１８はインバータである。インバータ１１７の入力ΦｒｅｓＨの電位がローレベルで、インバータ１１８の入力Φｒｅｓがハイレベルの時にはＰＭＯＳトランジスタ１１４，１１５がオンし、リセットトランジスタの駆動線１１０にはＶＲＥＳＨ１の電位が供給される。インバータ１１７の入力ΦｒｅｓＨがハイレベルで、インバータ１１８の入力Φｒｅｓがハイレベルの時にはＰＭＯＳトランジスタ１１４，１１６がオンし、リセットトランジスタの駆動線１１０にはＶＲＥＳＨ２の電位が供給される。
【００１７】
なお、電位関係は、０＜ＶＲＥＳＨ１＜ＶＲＥＳＨ２であり、ＶＲＥＳＨ１電圧は、リセットトランジスタ１０５へ供給される事によりリセットトランジスタ１０５がオンする電圧である。インバータ１１８の入力Φｒｅｓがローレベルの時にはＮＭＯＳトランジスタ１１３がオンし、リセットトランジスタの駆動線１１０にはグランド電位が供給される。また、画素ユニット１００、リセット電圧供給回路１１２へはパルスセレクタ１２０から駆動パルスが供給される。パルスセレクタ１２０ではシフトレジスタなどの信号ＰＶ（２ｉ＋１），ＰＶ（２ｉ＋２）と外部から入力される駆動信号（Ｐｓｅｌ，Ｐｔｘ，Ｐｒｅｓ，ＰｒｅｓＨ）との論理が取られ、必要なパルスが各端子に供給される。例えばパルスセレクタ１２０内の回路は、１２１，１２３，１２４，１２５がＡＮＤ回路、１２６がＯＲ回路、１２２がＮＯＲ回路で構成される。
【００１８】
図２は、図１の画素回路を用いた固体撮像装置の全体ブロック図を示したものである。図２において、画素ユニット１００ａ〜１００ｉは、それぞれ図１の画素ユニット１００に対応している。図２では３行×３列の画素ユニット配列が示されているが、このような構成に限らず、複数の画素が線状又は行列状に配されていればよい。１０７ａ、１０７ｂ、１０７ｃは、画素ユニット１００ａ〜１００ｉからの画素信号を出力する垂直読み出し線である。２０１ａ、２０１ｂ、２０１ｃは、行毎に読み出す画素を駆動する水平駆動線である。水平駆動線２０１ａ、２０１ｂ、２０１ｃは、その各々が図１の駆動線１０９ａ、１０９ｂ、１１０、１１１をまとめて表している。２０２及び１２０ａ、１２０ｂ、１２０ｃは、水平駆動線２０１ａ〜２０１ｃを順次選択し駆動する垂直シフトレジスタ（ＶＳＲ）及び図１におけるパルスセレクタ１２０に対応するブロックである。２０３ａ、２０３ｂ、２０３ｃは、画素ユニット１００ａ〜１００ｉの信号を処理する列信号読み出し手段である。２０４は列信号読み出し手段２０３ａ、２０３ｂ、２０３ｃに保持された画素信号を順次読み出す為の制御信号を発生する水平シフトレジスタ（ＨＳＲ）である。画素信号はスイッチ２０５ａ、２０５ｂ、２０５ｃがオンされることにより順次、増幅手段２０６に転送される。画素信号は増幅手段２０６によって増幅され、出力端子２０７から出力される。
【００１９】
図３は、図１及び図２に示す回路を駆動する際のタイミング図と図１内の主要な配線における電位状態を示したものである。なお、ＰＶ（２ｉ＋１）及びＰＶ（２ｉ＋２）はそれぞれ、奇数行目のフォトダイオード１０１ａ及び偶数行目のフォトダイオード１０１ｂの電荷を読み出す為の選択パルスであり、垂直シフトレジスタ２０２から供給される。図３のタイミング図は、連続する奇数行目と偶数行目のフォトダイオードの信号を読み出すタイミングと、その次のフレームにおいて同一の２つの行を読み出すまでの図である。同図には、リセットトランジスタ１０５のゲートの電位（Ｖｒｅｓ−ｇａｔｅ）及びその結果得られるＦＤ領域１０３の電位Ｖｆｄの変化も示されている。該当行となる（２ｉ＋１）と（２ｉ＋２）行目が選択される前の時刻Ｔ＝ｔ０での各駆動線及び回路の状態について説明する。Φｓｅｌ（駆動線１１１）はローレベルであり、画素ユニット１００の選択トランジスタ１０６はオフ状態になっている。Φｒｅｓはハイレベル、ΦｒｅｓＨはローレベル状態であり、リセットトランジスタ１０５のゲートの電位Ｖｒｅｓ−ｇａｔｅ（駆動線１１０）はＶＲＥＳＨ１の電位が供給されている。これによりＦＤ領域１０３の電位ＶｆｄはＶＲＥＳＨ１近傍の電位にリセットされている。
【００２０】
時刻Ｔ＝ｔ１に、垂直シフトレジスタ２０２からのＰＶ（２ｉ＋１）の信号がハイレベルになり駆動パルスの信号がイネーブル状態になる。
【００２１】
時刻Ｔ＝ｔ２に、Ｐｓｅｌがハイレベル、Φｓｅｌもハイレベルとなることにより選択トランジスタ１０６がオンし、画素ユニット１００の出力が可能な状態となる。
【００２２】
時刻Ｔ＝ｔ３には、ＰｒｅｓＨがハイレベルとなることによりΦｒｅｓＨがハイレベルとなり、リセットトランジスタ１０５のゲートの電位Ｖｒｅｓ−ｇａｔｅ（駆動線１１０）はＶＲＥＳＨ２の電位が供給される。ＶＲＥＳＨ１＜ＶＲＥＳＨ２の関係から、ＦＤ領域１０３の電位Ｖｆｄはより高い電位に達する。
【００２３】
時刻Ｔ＝ｔ４に、Ｐｒｅｓがハイレベルへ、ＰｒｅｓＨがローレベルへ遷移することによりΦｒｅｓがローレベルとなる。これにより、ＦＤ領域１０３のリセットは終了し、Ｖｆｄの電位は、リセットＭＯＳトランジスタ１０５のゲート電位がＶＲＥＳＨ２からグランド電位へと変化する際に、容量結合により振り下げられる。なお、ΦｒｅｓＨはこの際にローレベルになる。このとき垂直読み出し線１０７にはＶｆｄの電位に対応した電位が出力される。
【００２４】
時刻Ｔ＝ｔ５〜ｔ６には、列信号読み出し手段２０３に供給されるＰＴＮがハイレベル→ローレベルと遷移し、ダークレベルの信号が列信号読み出し手段２０３でサンプリングされる。
【００２５】
時刻Ｔ＝ｔ７〜ｔ８には、Ｐｔｘがハイレベル→ローレベルへと変化し、これに伴い、Φｔｘ＿ａの転送トランジスタ１０２ａがオン→オフすることにより奇数行の光信号がＦＤ領域１０３へ転送され、Ｖｆｄの電位が低下する。
【００２６】
時刻Ｔ＝ｔ９〜ｔ１０には、列信号読み出し手段２０３に供給されるＰＴＳがハイレベル→ローレベルと遷移し、光信号が列信号読み出し手段２０３でサンプリングされる。
【００２７】
時刻Ｔ＝ｔ１１には、ＰｒｅｓがローレベルとなることによりΦｒｅｓがハイレベルとなる。これに伴い、リセットＭＯＳトランジスタ１０５のゲート電位Ｖｒｅｓ−ｇａｔｅがグランド電位からＶＲＥＳＨ１へと変化し、Ｖｆｄの電位はリセットされる。
【００２８】
時刻Ｔ＝ｔ１１の直後（ｔ１１＋Δｔ）におけるＶｆｄの電位は、次式になる。
Ｖｆｄ（ｔ１１＋Δｔ）＝ＶＲＥＳＨ１−Ｖｔｈ
【００２９】
ＶｔｈとはリセットＭＯＳトランジスタ１０５の閾値電圧である。この後、Ｖｆｄの電位はリセットＭＯＳトランジスタ１０５のサブスレショルド電流により徐々に上昇する。電流値はリセットＭＯＳトランジスタ１０５のゲートとソース間の電位差Ｖｇｓに対し指数関数的に増加する関係である。このとき、ゲートの電位は、Ｖｇ＝ＶＲＥＳＨ１であり、ソースの電位ＶｓはＶｓ＝Ｖｆｄであり、次式が成立する。
Ｖｇｓ＝ＶＲＥＳＨ１−Ｖｆｄ
Ｉ∝ＥＸＰ（ＶＲＥＳＨ１−Ｖｆｄ）
【００３０】
すなわち、ＶｆｄがＶＲＥＳＨ１との電位差が大きい時には大きなサブスレショルド電流が流れ、その後ＶｆｄがＶＲＥＳＨ１へ近くなるほど流れる電流は指数関数的に減少していくことを示唆している。また、その一方で極めて長い時間をかければ少しずつＦＤ領域１０３に電流が流れ込み、Ｖｆｄの電位は上昇していく。
【００３１】
時刻Ｔ＝ｔ１２に、垂直シフトレジスタ２０２からの信号ＰＶ（２ｉ＋１）の信号がローレベル、ＰＶ（２ｉ＋２）の信号がハイレベルとなる。これにより奇数行の転送ＭＯＳトランジスタの駆動パルス１０９ａがディスエーブルになり、偶数行の転送ＭＯＳトランジスタの駆動パルス１０９ｂがイネーブル状態に入れ替わる。
【００３２】
これ以降の動作は時刻Ｔ＝ｔ２〜ｔ１１と同様になるので異なる部分にのみ説明を加える。時刻Ｔ＝ｔ１３は奇数行の時刻Ｔ＝ｔ３に相当する。時刻Ｔ＝ｔ１３とｔ３を比較すると、駆動される個々のパルスは同じであるがＶｆｄの電位が異なる。これは前述のように偶数行では時刻Ｔ＝ｔ１１〜ｔ１３の１行を読み出す時間程度の数μｓ〜数十μｓの短時間でＶｆｄがリセットされるのに対し、奇数行では１フレーム時間に相当する数十ｍｓ〜数百ｍｓの間ＦＤ領域１０３がリセットされ続けているからである。
【００３３】
本実施形態では、ＦＤ領域１０３をリセットする電位として、ＶＲＥＳＨ１のほかにＶＲＥＳＨ１より高電位のＶＲＥＳＨ２を設ける。ＶＲＥＳＨ１がリセットトランジスタ１０５に印加される時間は奇数行と偶数行で異なるが、ＶＲＥＳＨ２が印加される時間はほぼ同じである事により、リセット終了時（時刻Ｔ＝ｔ４、ｔ１４）でのＦＤ領域１０３の電位を奇数行と偶数行でそろえる事ができる。
【００３４】
ＶＲＥＳＨ１より高いＶＲＥＳＨ２電位でリセットを行う事により、リセットＭＯＳトランジスタ１０５のソース電位であるＶｆｄ電圧が奇数行より低い偶数行で、大きなサブスレショルド電流を流してＦＤ領域１０３の電位差を抑制できる。ＶＲＥＳＨ２を印加する期間ｔ３〜ｔ４もしくは期間ｔ１３〜ｔ１４は、１０ｎｓ〜１０μｓが好適で、１００ｎｓ〜２μｓがさらに好適である。また、期間ｔ３〜ｔ４と期間ｔ１３〜ｔ１４はほぼ同じ時間でよいが期間ｔ１３〜ｔ１４の方を長くしても良い。これは偶数行をわずかながら長い時間リセットする事により、偶数行と奇数行のリセット後のＦＤ領域１０３の電位が一致しやすいからである。すなわちＶＲＥＳＨ１でリセットする時間の大きな差によるＦＤ電位差をＶＲＥＳＨ２でリセットする僅かな時間の差で補償することができる。リセット時間の差としては１００ｎｓ以下が好ましく、１０ｎｓ以下が好適である。
【００３５】
また、ＶＲＥＳＨ１とＶＲＥＳＨ２の電位差は１００ｍＶ以上あることが望ましい。より望ましくは１Ｖ以上が好適である。リセット電圧が高いほどサブスレショルド電流を大きく取れるからである。これはＶＲＥＳＨ１により決まる初期のＶｆｄがソース電位であり、ＶＲＥＳＨ２の電位がゲート電位である為にソースドレイン間の電位差を大きくできるからである。また、印加する電位はリセットＭＯＳトランジスタ１０５のドレイン電位を超える値であっても良い。これはリセット電圧が高いほどサブスレショルド電流を大きくすることができるからである。
【００３６】
図３の説明に戻るが、時刻Ｔ＝ｔ１５〜ｔ１６にはＰｔｘがハイレベル→ローレベルへと変化し、これに伴い、Φｔｘ＿ｂの転送トランジスタ１０２ｂがオン→オフとなることにより偶数行の光信号がＦＤ領域１０３へ転送され、Ｖｆｄの電位が低下する。その後、奇数行と同様に、列信号読み出し手段２０３に供給されるＰＴＳがハイレベル→ローレベルとなり、光信号が列信号読み出し手段２０３でサンプリングされる。
【００３７】
時刻Ｔ＝ｔ１７には、ＰｒｅｓがローレベルとなることによりΦｒｅｓがハイレベルとなる。これに伴い、リセットＭＯＳトランジスタ１０５のゲート電位Ｖｒｅｓ−ｇａｔｅがグランド電位からＶＲＥＳＨ１へと変化し、Ｖｆｄの電位はリセットされる。その後、時刻Ｔ＝ｔ１８で垂直シフトレジスタ２０２からの信号ＰＶ（２ｉ＋２）がローレベルとなり、駆動パルスの信号がディスエーブル状態になるがΦｒｅｓの信号はハイレベルとなるため、ＦＤ領域１０３はリセットされ続ける。次に、この画素ユニット１００が選択され、リセットが解除されるのは次の画像を処理する時刻Ｔ＝ｔ１９となる為、奇数行のＦＤ領域１０３は概ね数十ｍｓ〜数百ｍｓの間、リセットされ続けていることになる。この極めて長い時間に、少しずつＦＤ領域１０３の電位は上昇し、時刻Ｔ＝ｔ１９及びｔ３までのＶＲＥＳＨ１だけが印加された状態においては、偶数行の同様なタイミング時（時刻Ｔ＝ｔ１３）に比べて高いＦＤ電位となる。
【００３８】
以上のように、リセットトランジスタ１０５は、第１のリセット期間（時刻ｔ４までの期間）でＦＤ領域１０３の電荷を複数のリセット電圧により順次リセットする。その後、時刻Ｔ＝ｔ７〜ｔ８において、第１の転送トランジスタ１０２ａは、第１のフォトダイオード１０１ａにより生成された電荷をＦＤ領域１０３に転送する。その後、リセットトランジスタ１０５は、第１のリセット期間とは異なる第２のリセット期間（時刻Ｔ＝ｔ１１〜ｔ１４の期間）でＦＤ領域１０３の電荷を複数のリセット電圧（第１のリセット電圧を含む）により順次リセットする。その後、時刻Ｔ＝ｔ１５〜ｔ１６において、第２の転送トランジスタ１０２ｂは、第２のフォトダイオード１０１ｂにより生成された電荷をＦＤ領域１０３に転送する。第１のリセット期間の長さと、第２のリセット期間の長さは異なる。
【００３９】
具体的には、リセットトランジスタ１０５は、複数のゲート電位ＶＲＥＳＨ１，ＶＲＥＳＨ２を順次印加することにより、複数のリセット電圧により順次リセットする。リセットトランジスタ１０５に供給される複数のゲート電位ＶＲＥＳＨ１，ＶＲＥＳＨ２のうちの最も高い電位ＶＲＥＳＨ２とその次に高い電位ＶＲＥＳＨ１の差が１００ｍＶ以上であることが好ましい。
【００４０】
時刻Ｔ＝ｔ３〜ｔ４の期間は、リセットトランジスタ１０５が、第１のリセット期間において複数のリセット電圧のうちで最も高いリセット電圧でリセットする期間である。時刻Ｔ＝ｔ１３〜ｔ１４は、第２のリセット期間において複数のリセット電圧のうちで最も高いリセット電圧（第１のリセット電圧）でリセットする期間である。時刻Ｔ＝ｔ３〜ｔ４の期間及び時刻Ｔ＝ｔ１３〜ｔ１４の期間の長さは略同一である。本発明において、「略同一」とは、時刻Ｔ＝ｔ３〜ｔ４の期間及び時刻Ｔ＝ｔ１３〜ｔ１４期間が等しい、又は、その差異が１００ｎｓ以内であることを意味する。また、時刻Ｔ＝ｔ３〜ｔ４の期間及び時刻Ｔ＝ｔ１３〜ｔ１４は、１０ｎｓ〜１０μｓの範囲であることが好ましい。第２のリセット期間は、第１のリセット電圧よりも低い第２のリセット電圧でＦＤ領域１０３をリセットする期間を含む。
【００４１】
以上のように、複数画素共通のＦＤ領域１０３を持つ画素ユニット１００では、リセット電圧をＶＲＥＳＨ１とＶＲＥＳＨ１より高いＶＲＥＳＨ２の２値を設け、ＶＲＥＳＨ２によるリセット時間を偶数行及び奇数行で概ね一致させる。これにより、ＦＤ領域１０３のリセット後の電位を一致させ、偶数行及び奇数行で出力差の無い良好な画像を得る事ができる。第１のゲート電位ＶＲＥＳＨ１＜第２のゲート電位ＶＲＥＳＨ２の関係であれば、順序が第１のゲート電位ＶＲＥＳＨ１の印加→第２のゲート電位ＶＲＥＳＨ２の印加であることが課題解決の観点から重要である。なお、本実施形態ではリセット電圧を２値設ける手法に関して説明したが、３値あるいはそれ以上の値であってもよく、最も高い電位でリセットする時間が複数画素間で概ね一致していれば良い。
【００４２】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る固体撮像装置の画素回路図である。本実施形態では第１の実施形態と同様な部分に関しては説明を割愛し、差異のある部分に関して説明する。本実施形態は画素ユニット１００のドレイン部分が画素電源切り替え回路４００に接続され、それによりＳＶＤＤ１とＳＶＤＤ２の二つの画素電源を切り替える構成になっている事が特徴である。この画素電源切り替え回路４００はリセット電圧供給回路１１２の代わりをなすものであり、それに伴いＰｒｅｓＨのパルスは不要となり、かわりにＰＳＶＤＤの駆動パルスが設けられている。また、４０１，４０２はＰＭＯＳトランジスタ、４０３はインバータである。
【００４３】
図５は、図４の回路の駆動タイミング図である。図５において、時刻Ｔ＝ｔ０に、Φｓｅｌ（駆動線１１１）はローレベルであり、画素ユニット１００の選択トランジスタ１０６はオフ状態になっている。ＰＳＶＤＤの電位はローレベルであり、リセットトランジスタ１０５のドレイン電位ＶｓｖｄｄはＳＶＤＤ１の電位が供給されている。これによりＦＤ領域１０３の電位ＶｆｄはＳＶＤＤ１近傍の電位にリセットされている。
【００４４】
時刻Ｔ＝ｔ１に、垂直シフトレジスタ２０２からのＰＶ（２ｉ＋１）の信号がハイレベルになり、駆動パルスの信号がイネーブル状態になる。
【００４５】
時刻Ｔ＝ｔ２には、Ｐｓｅｌがハイレベルになり、Φｓｅｌもハイレベルとなることにより選択トランジスタ１０６がオンし、画素ユニット１００の出力が可能な状態となる。
【００４６】
時刻Ｔ＝ｔ３に、ＰＳＶＤＤがハイレベルとなることによりリセットトランジスタ１０５のドレイン電位ＶｓｖｄｄにはＳＶＤＤ２の電位が供給される。ＳＶＤＤ１＜ＳＶＤＤ２の関係から、これに伴い、ＦＤ領域１０３の電位Ｖｆｄは、より高い電位に変位する。
【００４７】
時刻Ｔ＝ｔ４には、Ｐｒｅｓがハイレベル、ＰＳＶＤＤがローレベルとなることによりΦｒｅｓがローレベルとなる。これによりＦＤ領域１０３のリセットは終了し、Ｖｆｄの電位はリセットＭＯＳトランジスタ１０５のゲート電位がＶＤＤからグランド電位へと変化する際に容量結合により振り下げられる。なお、ＰＳＶＤＤはこの際にローレベルになる。このとき垂直読み出し線１０７は、Ｖｆｄの電位に対応した電位が出力される。
【００４８】
時刻Ｔ＝ｔ５〜ｔ６に、列信号読み出し手段２０３に供給されるＰＴＮがハイレベル→ローレベルとなり、ダークレベルの信号が列信号読み出し手段２０３でサンプリングされる。
【００４９】
時刻Ｔ＝ｔ７〜ｔ８には、Ｐｔｘがハイレベル→ローレベルへと変化し、これに伴い、Φｔｘ＿ａの転送トランジスタ１０２ａがオン→オフと遷移することにより奇数行の光信号がＦＤ領域１０３へ転送され、Ｖｆｄの電位が低下する。
【００５０】
時刻Ｔ＝ｔ９〜ｔ１０に、列信号読み出し手段２０３に供給されるＰＴＳがハイレベル→ローレベルと変化し、光信号が列信号読み出し手段２０３でサンプリングされる。
【００５１】
時刻Ｔ＝ｔ１１には、ＰｒｅｓがローレベルとなることによりΦｒｅｓがハイレベルとなる。これに伴い、リセットＭＯＳトランジスタ１０５のドレインからＳＶＤＤ１が供給され、Ｖｆｄの電位はＳＶＤＤ１へリセットされる。時刻Ｔ＝ｔ１１の直後の時刻ｔ１１＋ΔｔにおけるＶｆｄの電位は次式になる。
【００５２】
＜１＞ＳＶＤＤ１＞ＤＶＤＤ−Ｖｔｈのときは
Ｖｆｄ（ｔ１１＋Δｔ）＝ＤＶＤＤ−Ｖｔｈ
＜２＞ＤＶＤＤ−Ｖｔｈ＞ＳＶＤＤ１のときは
Ｖｆｄ（ｔ１１＋Δｔ）＝ＳＶＤＤ１
【００５３】
ここで、ＶｔｈとはリセットＭＯＳトランジスタ１０５の閾値電圧である。この後、＜１＞の場合はＶｆｄの電位はリセットＭＯＳトランジスタ１０５のサブスレショルド電流により徐々に上昇してゆく。この電流値はリセットＭＯＳトランジスタ１０５のゲートとソース間の電位差Ｖｇｓに対し指数関数的増加する関係になっている。このことは第１の実施形態で既に述べたとおりである。一方、＜２＞の場合、ＳＶＤＤ１が直接Ｖｆｄに書き込まれるため、この時点で偶数行及び奇数行のＦＤ領域１０３の電圧差を抑制することができる。
【００５４】
時刻Ｔ＝ｔ１２に、垂直シフトレジスタ２０２からの信号ＰＶ（２ｉ＋１）がローレベル、信号ＰＶ（２ｉ＋２）がハイレベルとなる。これにより奇数行の転送ＭＯＳトランジスタの駆動パルス１０９ａがディスエーブルになり、偶数行の転送ＭＯＳトランジスタの駆動パルス１０９ｂがイネーブル状態に入れ替わる。
【００５５】
これ以降の動作は時刻Ｔ＝ｔ２〜ｔ１１と同様になるので異なる部分にのみ説明を加える。時刻Ｔ＝ｔ１３は奇数行の時刻Ｔ＝ｔ３に相当する。時刻Ｔ＝ｔ１３と時刻ｔ３を比較すると、駆動される個々のパルスは同じであるが前述の＜１＞の場合、Ｖｆｄの電位が異なる。これは第１の実施形態に述べた通りである。
【００５６】
本実施形態では、ＦＤ領域１０３をリセットする際のドレインの電位としてＳＶＤＤ１のほかにＳＶＤＤ１より高いＳＶＤＤ２を設ける。ＳＶＤＤ１がリセットＭＯＳトランジスタ１０５のドレインに印加される時間は奇数行と偶数行で異なる。ＳＶＤＤ２が印加される時間は偶数行及び奇数行でほぼ同じである事により、リセット終了時の時刻Ｔ＝ｔ４及び時刻Ｔ＝ｔ１４のＦＤ領域１０３の電位が奇数行と偶数行でそろえる事ができる。また、第１の実施形態と同様にＳＶＤＤの値は３値あるいはそれ以上の値であってもよく、最も高い電位でリセットする時間が複数画素間で概ね一致していれば良い。
【００５７】
以上のように、リセットトランジスタ１０５は、複数のドレイン電位ＳＶＤＤ１，ＳＶＤＤ２を順次印加することにより、複数のリセット電圧により順次リセットする。リセットトランジスタ１０５に供給される複数のドレイン電位ＳＶＤＤ１，ＳＶＤＤ２のうちの最も高い電位ＳＶＤＤ２とその次に高い電位ＳＶＤＤ１の差が１００ｍＶ以上であることが好ましい。
【００５８】
以上述べたように、複数画素共通のＦＤ領域１０３を持つ画素ユニット１００ではリセットＭＯＳトランジスタ１０５のドレイン電圧としてＳＶＤＤ１、ＳＶＤＤ２の２値をもつ。そして、複数画素ユニット１００のＦＤ領域１０３をリセットする際にＳＶＤＤ２の印加時間を概ね一致させる。これにより、ＦＤ領域１０３のリセット後の電位を一致させ、複数画素ユニット１００間で出力差の無い良好な画像を得る事ができる。
【００５９】
（第３の実施形態）
図６は、本発明の第３の実施形態に係る固体撮像装置の画素回路図を示したものである。第１の実施形態との差異は、第１の実施形態では２つのフォトダイオード１０１ａ、１０１ｂがＦＤ領域１０３を共有しているのに対し、本実施形態は４つのフォトダイオード６０１ａ〜６０１ｄが１つのＦＤ領域６０３を共有している点である。画素ユニット６００において、フォトダイオード６０１ａ、６０１ｂ、６０１ｃ、６０１ｄは光電変換素子の一例であり、入射した光を光電変換するものであればよい。転送トランジスタ６０２ａ、６０２ｂ、６０２ｃ、６０２ｄは、フォトダイオード６０１ａ〜６０１ｄの光電変換によって発生した電荷をＦＤ領域６０３に転送する。それぞれの転送トランジスタ６０２ａ〜６０２ｄを駆動する駆動線６０９ａ、６０９ｂ、６０９ｃ、６０９ｄはパルスセレクタ６２０へと接続されている。６２７は４入力ＯＲ回路、６２３、６２４、６２５、６２６はＡＮＤ回路である。４つのフォトダイオード６０１ａ〜６０１ｄがＦＤ領域６０３を共有する場合を説明する。従来法では画素ユニット６００のうち第１行目に属する画素信号を読み出す前のＦＤ領域６０３のリセット時間と、それ以外の画素信号を読み出す前のＦＤ領域６０３のリセット時間に差異が生じる。本実施形態は、第１の実施形態と同様に、全部の画素を読み出す前にリセットＭＯＳトランジスタ１０５のゲートにＶＲＥＳＨ１より高電位のＶＲＥＳＨ２を印加する方法によりフォトダイオード６０１ａとそれ以外に信号出力の差を抑制できる。
【００６０】
間引き読み出しと呼ばれる動作を行う場合、例えばフォトダイオード６０１ａ、６０１ｃは読み出すが、フォトダイオード６０１ｂ、６０１ｄは読み出さないという動作が行われる。その際、従来方法では以下のように画素ユニット６００の各画素でリセット時間の差異は、上記とは異なる状態となる。即ち、画素ユニット６００の一行目であるフォトダイオード６０１ａはフレーム前の時刻からＦＤ領域６０３がリセットされ続ける。第２行目のフォトダイオード６０１ｂは、画素信号を読み出さないために転送ＭＯＳトランジスタ６０２ｂをオフし続けるため、ＦＤ領域６０３は１フレーム前からリセットされ続ける。第３行目のフォトダイオード６０１ｃは、フォトダイオード６０１ａの画素信号が読み出された後にＦＤ領域６０３をリセットして読み出されるため、比較的短いリセット時間となる。また、フォトダイオード６０１ｄは、６０１ｂと同様に、１フレーム前からリセットし続けられる。従って上記の間引き読み出しの場合、第３行目のフォトダイオード６０１ｃの出力と他のフォトダイオードの出力の差を生じる。
【００６１】
本実施形態によれば、全ての画素のリセット動作で、リセットＭＯＳトランジスタ１０５のゲートに高電位のＶＲＥＳＨ２を印加することによりフォトダイオード間の出力差を抑制できる。
【００６２】
（第４の実施形態）
図７は、本発明の第４の実施形態に係る固体撮像装置の画素回路図を示したものである。第２の実施形態との差異は、第２の実施形態では２つのフォトダイオード１０１ａ、１０１ｂがＦＤ領域１０３を共有しているのに対し、本実施形態は４つのフォトダイオード６０１ａ〜６０１ｄが１つのＦＤ領域６０３を共有している点である。本実施形態により４つのフォトダイオード６０１ａ〜６０１ｄがＦＤ領域６０３を共有する場合でも、第２の実施形態と同様に、全部の画素を読み出す前にリセットＭＯＳトランジスタ１０５のドレインにＳＶＤＤ１より高電位のＳＶＤＤ２を印加する。この方法により、４つのフォトダイオード６０１ａ〜６０１ｄ間の信号出力の差を抑制できる。
【００６３】
（第５の実施形態）
上記実施形態の固体撮像装置を撮像システムに適用した場合の例について詳述する。撮像システムとして、デジタルスチルカメラやデジタルカムコーダーなどがあげられる。図８は、本発明の第５の実施形態に係る撮像システムの例としてデジタルスチルカメラに固体撮像装置を適用した場合のブロック図を示す。図８において、１はレンズ２の保護のためのバリア、２は被写体の光学像を固体撮像装置４に結像させるレンズ、３はレンズ２を通った光量を可変するための絞りである。４は上述の各実施形態で説明した固体撮像装置であって、レンズ２により結像された光学像を画像データに変換する。ここで、固体撮像装置４の基板にはＡＤ変換器が形成されているものとする。７は固体撮像装置４より出力された撮像データに各種の補正やデータを圧縮する信号処理部である。８は固体撮像装置４及び信号処理部７に、各種タイミング信号を出力するタイミング発生部、９は各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部である。１０は画像データを一時的に記憶する為のメモリ部、１１は記録媒体１２に記録又は読み出しを行うためのインターフェース部、１２は撮像データの記録又は読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。そして、１３は外部コンピュータ等と通信する為のインターフェース部である。ここで、タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも固体撮像装置４と、固体撮像装置から出力された撮像信号を処理する信号処理部７とを有すればよい。本実施形態では、固体撮像装置４とＡＤ変換器とが同一基板に形成されている構成を説明したが、固体撮像装置４とＡＤ変換器とが別の基板に設けられている場合であってもよい。また、固体撮像装置４と信号処理部７とが同一の基板上に形成されていてもよい。
【００６４】
以上のように、各実施形態の固体撮像装置を撮像システムに適用することが可能である。各実施形態の固体撮像装置を撮像システムに適用することにより、リニアリティが良好で、ノイズの低減された画像を撮影することが可能となる。
【００６５】
以上の説明では、画素をＮＭＯＳトランジスタで構成した例を説明した。画素をＰＭＯＳトランジスタで構成する場合にも適用できる。具体的な構成として、ホールを信号電荷として収集する構成が考えられる。この場合には画素のトランジスタをすべてＰＭＯＳトランジスタで構成することが可能となり、全てＮ型ウェルに形成できるため微細化に向いている。また、電子を信号電荷とし、Ｎ型ウェルにＰＭＯＳトランジスタからなる増幅ＭＯＳトランジスタを配する構成としてもよい。この場合には転送トランジスタをＰ型のウェルに形成するため、画素を微細化する場合には、フローディングディフュージョンより後段の回路を光電変換素子とは別の基板に形成した裏面入射型の構成などが考えられる。更に実施形態においては第１及び第２のリセット期間の両者において複数のリセット電圧によりリセットを行う例について説明した。しかし、少なくとも第１のリセット期間において複数のリセット電圧を用いればよく、第２のリセット期間は少なくとも最も高いリセット電圧でのリセットを行えばよい。ただしこの場合にも第１及び第２のリセット期間全体の長さは異なっている必要がある。
【００６６】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。例えば実施形態においては信号電荷として電子を用いる構成に関して説明を行ったが、信号電荷としてホールを用いた構成にも適用可能である。この場合には、リセット電圧の高低の関係は逆転する。つまり低い電圧でリセットする時間を略同一にすればよい。
【符号の説明】
【００６７】
１０１ａ，１０１ｂ  フォトダイオード、１０２ａ，１０２ｂ  転送トランジスタ、１０３  フローティングディフュージョン領域、１０４  増幅ＭＯＳトランジスタ、１０５  リセットトランジスタ、１０６  選択トランジスタ
【図１】
0005645553.tif 000002
【図２】
0005645553.tif 000003
【図３】
0005645553.tif 000004
【図４】
0005645553.tif 000005
【図５】
0005645553.tif 000006
【図６】
0005645553.tif 000007
【図７】
0005645553.tif 000008
【図８】
0005645553.tif 000009