(57)【特許請求の範囲】
【請求項１】
複数の半導体チップ間でデータ転送を行うための複数の貫通電極を互いに共有した積層型半導体装置であって、
前記複数の半導体チップに含まれる第１の半導体チップは、前記複数の貫通電極のうちデータ転送を行う貫通電極を指定する貫通電極切替情報を保持し、前記複数の半導体チップに含まれる第２の半導体チップに前記貫通電極切替情報を転送することを特徴とする積層型半導体装置。
【請求項２】
前記第１の半導体チップは、前記貫通電極切替情報に基づいて前記データ転送を行う貫通電極を選択する第１の切替回路を備え、
前記第２の半導体チップは、前記第１の半導体チップから転送された前記貫通電極切替情報に基づいて、前記データ転送を行う貫通電極を選択する第２の切替回路を備えることを特徴とする請求項１に記載の積層型半導体装置。
【請求項３】
前記第１の切替回路によって選択された貫通電極と前記第２の切替回路によって選択された貫通電極は、同一又は共通接続されていることを特徴とする請求項２に記載の積層型半導体装置。
【請求項４】
前記第１の切替回路によって選択されない貫通電極は、前記第２の切替回路によっても選択されないことを特徴とする請求項２又は３に記載の積層型半導体装置。
【請求項５】
前記第１の半導体チップは、前記貫通電極切替情報を保持する切替情報保持回路と、前記切替情報保持回路から読み出されたパラレルな前記貫通電極切替情報をシリアル変換して前記第２の半導体チップに転送するパラレルシリアル変換回路とをさらに備えることを特徴とする請求項２乃至４のいずれか一項に記載の積層型半導体装置。
【請求項６】
前記第１の半導体チップは、クロック信号に同期してカウント動作を行う第１のカウンタ回路と、前記第１のカウンタ回路のカウント値をデコードする第１のデコーダとをさらに備え、
前記パラレルシリアル変換回路は、前記第１のデコーダの出力に基づいてパラレルシリアル変換を行うことを特徴とする請求項５に記載の積層型半導体装置。
【請求項７】
前記第２の半導体チップは、シリアルに供給される前記貫通電極切替情報をラッチし、これをパラレル変換して前記第２の切替回路に供給する救済データラッチ回路を備えることを特徴とする請求項６に記載の積層型半導体装置。
【請求項８】
前記第２の半導体チップは、前記クロック信号に同期してカウント動作を行う第２のカウンタ回路と、前記第２のカウンタ回路のカウント値をデコードする第２のデコーダとをさらに備え、
前記救済データラッチ回路は、前記第２のデコーダの出力に基づいてラッチ動作を行うことを特徴とする請求項７に記載の積層型半導体装置。
【請求項９】
前記第１の切替回路は、それぞれ１番〜ｎ番（ｎは自然数）の番号が割り当てられたｎ個の第１バッファ回路を含み、
前記第２の切替回路は、前記１番〜ｎ番の第１バッファ回路にそれぞれ対応して設けられ、それぞれ１〜ｎ番の番号が割り当てられたｎ個の第２バッファ回路を含み、
前記複数の貫通電極には、それぞれ１番〜ｎ＋ｍ番（ｍは自然数）の番号が割り当てられており、
前記第１の切替回路は、前記貫通電極切替情報に基づいて、ｉ番（ｉは１〜ｎの整数）の第１バッファ回路の入力端又は出力端をｉ番からｉ＋ｍ番の貫通電極のいずれかに接続することによって、前記ｎ個の第１バッファ回路をそれぞれ異なる貫通電極に接続し、
前記第２の切替回路は、前記貫通電極切替情報に基づいて、ｉ番（ｉは１〜ｎの整数）の第２バッファ回路の入力端又は出力端をｉ番からｉ＋ｍ番の貫通電極のいずれかに接続することによって、前記ｎ個の第１バッファ回路をそれぞれ異なる貫通電極に接続することを特徴とする請求項２乃至８のいずれか一項に記載の積層型半導体装置。
【請求項１０】
前記第１の切替回路は、ｉ番の第１バッファ回路の入力端又は出力端とｉ番からｉ＋ｍ番の貫通電極との間にそれぞれ設けられた複数の第１トライステートバッファを含み、
前記第２の切替回路は、ｉ番の第２バッファ回路の入力端又は出力端とｉ番からｉ＋ｍ番の貫通電極との間にそれぞれ設けられた複数の第２トライステートバッファを含み、
前記第１の切替回路は、前記貫通電極切替情報に基づいて、ｉ番の第１バッファ回路の入力端又は出力端と、ｉ番からｉ＋ｍ番の貫通電極のうちいずれかの貫通電極との間に設けられた複数の第１トライステートバッファを活性化させ、
前記第２の切替回路は、前記貫通電極切替情報に基づいて、ｉ番の第２バッファ回路の入力端又は出力端と、ｉ番からｉ＋ｍ番の貫通電極のうちいずれかの貫通電極との間に設けられた複数の第２トライステートバッファを活性化させることを特徴とする請求項９に記載の積層型半導体装置。
【請求項１１】
前記貫通電極切替情報は、並列接続された複数の貫通電極を介して前記第１の半導体チップから前記第２の半導体チップに転送されることを特徴とする請求項１乃至１０のいずれか一項に記載の積層型半導体装置。
【請求項１２】
ｎ個（ｎは自然数）の第１バッファ回路を有する第１の半導体チップと、
前記第１の半導体チップに積層され、ｎ個の第２バッファ回路を有する第２の半導体チップと、
前記第１の半導体チップ又は前記第２の半導体チップに設けられたｎ＋ｍ個（ｍは自然数）の第１貫通電極と、
前記第１の半導体チップ又は前記第２の半導体チップに設けられた少なくとも一つの第２貫通電極と、を備え、
前記第１の半導体チップは、前記ｎ＋ｍ個の貫通電極のうちｎ個の貫通電極を指定する貫通電極切替情報を保持する切替情報保持回路と、前記貫通電極切替情報に基づいて前記ｎ個の貫通電極と前記ｎ個の第１バッファ回路とを接続する第１の切替回路とを含み、
前記第２の半導体チップは、前記第２貫通電極を介して前記切替情報保持回路から転送される前記貫通電極切替情報に基づいて、前記ｎ個の貫通電極と前記ｎ個の第２バッファ回路とを接続する第２の切替回路とを含むことを特徴とする積層型半導体装置。
【請求項１３】
前記第１の半導体チップは、前記切替情報保持回路から読み出されたパラレルな前記貫通電極切替情報をシリアル変換するパラレルシリアル変換回路をさらに含み、シリアル変換された前記貫通電極切替情報が前記第２貫通電極を介して前記第２の半導体チップに転送されることを特徴とする請求項１２に記載の積層型半導体装置。
【請求項１４】
前記第２貫通電極を複数備え、
前記第１の半導体チップは、並列接続された前記複数の第２貫通電極を介して前記貫通電極切替情報を前記第２の半導体チップに転送することを特徴とする請求項１２又は１３に記載の積層型半導体装置。
【請求項１５】
前記ｎ個の第１バッファ回路は、それぞれ１番〜ｎ番の番号が割り当てられ、
前記ｎ個の第２バッファ回路は、前記１番〜ｎ番の第１バッファ回路に対応してそれぞれ１〜ｎ番の番号が割り当てられ、
前記ｎ＋ｍ個の貫通電極には、それぞれ１番〜ｎ＋ｍ番の番号が割り当てられ、
前記第１の切替回路は、前記貫通電極切替情報に基づいて、ｉ番（ｉは１〜ｎの整数）の第１バッファ回路の入力端又は出力端をｉ番からｉ＋ｍ番の貫通電極のいずれかに接続することによって、前記ｎ個の第１バッファ回路をそれぞれ異なる貫通電極に接続し、
前記第２の切替回路は、前記貫通電極切替情報に基づいて、ｉ番（ｉは１〜ｎの整数）の第２バッファ回路の入力端又は出力端をｉ番からｉ＋ｍ番の貫通電極のいずれかに接続することによって、前記ｎ個の第２バッファ回路をそれぞれ異なる貫通電極に接続することを特徴とする請求項１２乃至１４のいずれか一項に記載の積層型半導体装置。
【請求項１６】
前記第１の切替回路は、ｉ番の第１バッファ回路の入力端又は出力端とｉ番からｉ＋ｍ番の貫通電極との間にそれぞれ設けられた複数の第１トライステートバッファを含み、
前記第２の切替回路は、ｉ番の第２バッファ回路の入力端又は出力端とｉ番からｉ＋ｍ番の貫通電極との間にそれぞれ設けられた複数の第２トライステートバッファを含み、
前記第１の切替回路は、前記貫通電極切替情報に基づいて、ｉ番の第１バッファ回路の入力端又は出力端と、ｉ番からｉ＋ｍ番の貫通電極のうちいずれかの貫通電極との間に設けられた複数の第１トライステートバッファを活性化させ、
前記第２の切替回路は、前記貫通電極切替情報に基づいて、ｉ番の第２バッファ回路の入力端又は出力端と、ｉ番からｉ＋ｍ番の貫通電極のうちいずれかの貫通電極との間に設けられた複数の第２トライステートバッファを活性化させることを特徴とする請求項１５に記載の積層型半導体装置。
【請求項１７】
前記第２の半導体チップを複数備え、
前記第１貫通電極及び前記第２貫通電極は、前記複数の第２の半導体チップにそれぞれ設けられており、
前記前記複数の第２の半導体チップに設けられた前記第１貫通電極及び前記第２貫通電極のうち、対応する貫通電極は互いに短絡されていることを特徴とする請求項１２乃至１６のいずれか一項に記載の積層型半導体装置。
【請求項１８】
前記第１の半導体チップは、外部とのインターフェースを行うフロントエンド部が集積されたインターフェースチップであり、
前記第２の半導体チップは、メモリコアを含むバックエンド部が集積されたコアチップであることを特徴とする請求項１２乃至１７のいずれか一項に記載の積層型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層型半導体装置に関し、特に、積層された複数の半導体チップが貫通電極を介して相互に接続された積層型半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置に要求される記憶容量は年々増大している。近年においては、この要求を満たすため複数のメモリチップを積層し、シリコン基板に設けられた貫通電極を介してこれらを電気的に接続する方法が提案されている（特許文献１参照）。
【０００３】
特に、インターフェース回路などのフロントエンド部が集積されたインターフェースチップと、メモリコアなどのバックエンド部が集積されたコアチップとを積層したタイプの半導体記憶装置においては、メモリコアからパラレルに読み出されたリードデータがシリアル変換されることなくそのままインターフェースチップに供給されることから、多数の貫通電極（多い場合には４０００個程度）が必要となる。しかしながら、貫通電極に１つでも不良が存在すると当該チップ全体が不良となり、しかも、積層後においては全てのチップが不良となってしまう。このため、この種の半導体記憶装置においては、貫通電極の不良によって全体が不良となることを防止すべく、予備の貫通電極が設けられることがある。
【０００４】
特許文献１に記載された半導体装置では、複数の貫通電極（例えば８個の貫通電極）からなる群に対して予備の貫通電極が１つ割り当てられる。そして、貫通電極の１つに不良が発生している場合には、この貫通電極の代わりにこの群に割り当てられた予備の貫通電極が用いられ、これによって不良が救済される。
【０００５】
また、貫通電極は複数の半導体チップ間を接続する一種の配線であることから、ある貫通電極が不良である場合には、全ての半導体チップにおいてこの貫通電極を不使用とし、予備の貫通電極に切り替えなければならない。このため、不良のある貫通電極を予備の貫通電極に切り替えるための貫通電極切替情報は、全ての半導体チップにおいて必要となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１５８２３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、貫通電極切替情報は不揮発情報である必要があることから、これを不揮発的に記憶する回路を全ての半導体チップに設けると、チップ上における占有面積が大きくなるという問題があった。この問題は積層型のＤＲＡＭに限らず、積層された複数の半導体チップが貫通電極を介して相互に接続された積層型半導体装置全般における問題である。
【課題を解決するための手段】
【０００８】
本発明による積層型半導体装置は、複数の半導体チップ間でデータ転送を行うための複数の貫通電極を互いに共有した積層型半導体装置であって、前記複数の半導体チップに含まれる第１の半導体チップは、前記複数の貫通電極のうちデータ転送を行う貫通電極を指定する貫通電極切替情報を保持し、前記複数の半導体チップに含まれる第２の半導体チップに前記貫通電極切替情報を転送することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、貫通電極切替情報が第１の半導体チップから第２の半導体チップに転送されることから、第２の半導体チップには貫通電極切替情報を不揮発的に記憶する回路を設ける必要がない。これにより、第２の半導体チップのチップ面積を縮小することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体記憶装置１０の構造を説明するための模式的な断面図である。
【図２】コアチップに設けられたＴＳＶの種類を説明するための図である。
【図３】図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。
【図４】ＴＳＶの切り替えに関わる部分を抜き出して示すブロック図である。
【図５】切替制御回路２００及び切替制御回路３００〜３０７の構成をより詳細に示すブロック図である。
【図６】２個の救済データ転送用のＴＳＶａを並列接続した例を示す図である。
【図７】切替回路１００〜１０８の回路図である。
【図８】ＴＳＶ６０２とＴＳＶ６０４に不良が生じている場合における切替回路１００〜１０８の動作を説明するための模式図である。
【図９】変形例による切替回路１００〜１０８の部分的な回路図である。
【図１０】半導体記憶装置１０の回路構成を示すブロック図である。
【図１１】変形例による半導体記憶装置１０の主要部の回路構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体記憶装置１０の構造を説明するための模式的な断面図である。
【００１３】
図１に示すように、本実施形態による半導体記憶装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００１４】
コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置１０は、インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。
【００１５】
インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
【００１６】
インターポーザＩＰは、半導体記憶装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
【００１７】
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
【００１８】
コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層のＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下のＴＳＶ１が短絡され、これらＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらのＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示すＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７からＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００１９】
これに対し、一部のＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層のＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５がＴＳＶ２を介してカスケード接続されている。この種のＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
【００２０】
さらに他の一部のＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層のＴＳＶと短絡されている。この種のＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられたＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。
【００２１】
このように、コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分のＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプのＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプのＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプのＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００２２】
図３は、図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。
【００２３】
図３に示すように、ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
【００２４】
シリコン基板８０の裏面側におけるＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００２５】
このような構造を有するＴＳＶには、ワード線やビット線と同様、ある確率で不良が発生することは避けられない。このため、本実施形態による半導体記憶装置１０においては、不良のあるＴＳＶを置換するための予備のＴＳＶが設けられている。
【００２６】
予備のＴＳＶは、いくつかのＴＳＶからなる群ごとに割り当てられる。特に限定されるものではないが、本実施形態では８つのＴＳＶからなる群ごとに予備のＴＳＶが２つ割り当てられる。したがって、各ＴＳＶ群に２個以下の不良が発生している場合、不良のあるＴＳＶの代わりにこの群に割り当てられた予備のＴＳＶが用いられ、これによって不良が救済される。このようなＴＳＶの切替動作は、貫通電極切替情報に基づき各チップに設けられた切替回路によって行われる。
【００２７】
図４は、ＴＳＶの切り替えに関わる部分を抜き出して示すブロック図である。
【００２８】
図４に示すように、インターフェースチップＩＦ及び各コアチップＣＣ０〜ＣＣ７に含まれる主回路ＩＦａ，ＣＣ０ａ〜ＣＣ７ａは、ＴＳＶを介して相互に接続される。ここで、どのＴＳＶを使用するかは切替回路１００〜１０８によって選択され、その指定は対応する切替制御回路２００又は３００〜３０７によって行われる。
【００２９】
切替制御回路２００はインターフェースチップＩＦに含まれる回路であり、切替情報保持回路２１０を有している。切替情報保持回路２１０は上述した貫通電極切替情報を保持する回路であり、アセンブリ後に不良ＴＳＶが発見された場合、テスタによって貫通電極切替情報が書き込まれる。貫通電極切替情報は不揮発情報である必要があることから、切替情報保持回路２１０はアンチヒューズ素子などの不揮発性記憶素子によって貫通電極切替情報を不揮発的に保持する。
【００３０】
一方、切替制御回路３００〜３０７はそれぞれコアチップＣＣ０〜ＣＣ７に含まれる回路であり、切替制御回路２００とは異なり切替情報保持回路２１０が含まれていない。切替制御回路３００〜３０７には、電源投入時にインターフェースチップＩＦに含まれる切替制御回路２００から貫通電極切替情報ＳＷが転送される。詳細については後述するが、貫通電極切替情報の転送は、救済データ転送用のＴＳＶａを用いてシリアルに行われる。その他、転送動作には、ロードフラグ信号送信用のＴＳＶｂ及び転送クロック信号送信用のＴＳＶｃが用いられる。
【００３１】
図５は、切替制御回路２００及び切替制御回路３００〜３０７の構成をより詳細に示すブロック図である。
【００３２】
切替制御回路２００はインターフェースチップＩＦに含まれる回路であり、図５に示すように、切替情報保持回路２１０、ラッチ回路２２０、オシレータ回路２３０、カウンタ回路２４０、デコーダ２５０及びパラレルシリアル変換回路２６０が含まれている。
【００３３】
ラッチ回路２２０は、リセット信号／ＲＥＳＥＴ及びパワーオン検出信号ＰＯＮの論理和信号の立ち上がりエッジによってセットされ、反転されたパワーオン検出信号ＰＯＮ及びカウンタ回路２４０の出力の論理積信号の立ち下がりエッジによってリセットされるＳＲラッチ回路であり、その出力はロードフラグ信号ＬＦとして用いられる。ロードフラグ信号ＬＦは、貫通電極切替情報ＳＷの転送動作時にハイレベルに活性化される信号であり、オシレータ回路２３０及びカウンタ回路２４０に供給されるとともに、ロードフラグ信号送信用のＴＳＶｂを介して各コアチップＣＣ０〜ＣＣ７にも供給される。
【００３４】
オシレータ回路２３０は、ロードフラグ信号ＬＦの活性化期間中に転送クロック信号ＴＣＬＫを生成する回路である。転送クロック信号ＴＣＬＫは、カウンタ回路２４０に供給されるとともに、転送クロック信号送信用のＴＳＶｃを介して各コアチップＣＣ０〜ＣＣ７にも供給される。カウンタ回路２４０は、転送クロック信号ＴＣＬＫに同期してカウント動作を行い、そのカウント値をデコーダ２５０に供給する。
【００３５】
デコーダ２５０は、バイナリ形式であるカウンタ回路２４０のカウント値をデコードする回路であり、その出力はパラレルシリアル変換回路２６０に供給される。パラレルシリアル変換回路２６０は、切替情報保持回路２１０からから読み出されたパラレルな貫通電極切替情報ＳＷをシリアル変換する回路であり、シリアル変換された貫通電極切替情報ＳＷは救済データ転送用のＴＳＶａを介して各コアチップＣＣ０〜ＣＣ７に供給される。また、切替情報保持回路２１０からから読み出されたパラレルな貫通電極切替情報ＳＷはそのまま切替回路１０８に供給され、切替回路１０８はこれに基づいて使用するＴＳＶの選択を行う。切替回路１０８の詳細については後述する。
【００３６】
一方、切替制御回路３００〜３０７は各コアチップＣＣ０〜ＣＣ７に含まれる回路であり、図５に示すように、カウンタ回路３４０、デコーダ３５０及び救済データラッチ回路３６０が含まれている。
【００３７】
カウンタ回路３４０は、インターフェースチップＩＦに含まれるカウンタ回路２４０と同じ構成を有する回路であり、ＴＳＶｃを介して供給される転送クロック信号ＴＣＬＫに同期してカウント動作を行い、そのカウント値をデコーダ３５０に供給する。デコーダ３５０は、インターフェースチップＩＦに含まれるデコーダ２５０と同じ構成を有する回路であり、バイナリ形式であるカウンタ回路３４０のカウント値をデコードする。デコーダ３５０の出力は、複数のラッチ回路を含む救済データラッチ回路３６０に供給される。救済データラッチ回路３６０は、シリアルに供給される貫通電極切替情報ＳＷをデコーダ３５０の出力に基づいてラッチし、これをパラレル変換して切替回路１００〜１０７に供給する。切替回路１００〜１０７の詳細についても後述する。
【００３８】
かかる構成により、インターフェースチップＩＦに設けられた切替制御回路２００とコアチップＣＣ０〜ＣＣ７に設けられた切替制御回路３００〜３０７は、転送クロック信号ＴＣＬＫに同期して互いに連動した動作を行うことになる。
【００３９】
次に、切替制御回路２００及び切替制御回路３００〜３０７の動作について説明する。
【００４０】
まず、電源投入時（イニシャルシーケンス時）に／ＲＥＳＥＴ信号が所定の期間、ローレベルにアサートされる。そして、／ＲＥＳＥＴ信号がハイレベルに変化するとラッチ回路２２０がセットされ、ロードフラグ信号ＬＦがハイレベルに活性化する。これにより、オシレータ回路２３０による転送クロック信号ＴＣＬＫの生成が開始される。上述の通り、転送クロック信号ＴＣＬＫはカウンタ回路２４０，３４０に供給され、これに同期したカウント動作が行われる。したがって、カウンタ回路２４０，３４０のカウント値は常に同じ値を示す。カウンタ回路２４０，３４０のカウント値は、デコーダ２５０，３５０によってそれぞれデコードされる。したがって、デコーダ２５０，３５０の出力も互いに等しい値となる。
【００４１】
デコーダ２５０の出力は、パラレルな貫通電極切替情報ＳＷの各ビットを特定するために用いられ、デコーダ３５０の出力は、シリアルな貫通電極切替情報ＳＷの各ビットを特定するために用いられる。つまり、パラレルシリアル変換回路２６０は、デコーダ２５０の出力に基づいてパラレルな貫通電極切替情報ＳＷの対応するビットを選択し、これを救済データ転送用のＴＳＶａを介してコアチップＣＣ０〜ＣＣ７に供給する。したがって、転送クロック信号ＴＣＬＫに連動して、パラレルな貫通電極切替情報ＳＷが１ビットずつシリアルにコアチップＣＣ０〜ＣＣ７に転送されることになる。コアチップＣＣ０〜ＣＣ７側においても、救済データラッチ回路３６０は、転送された貫通電極切替情報ＳＷの１ビットをデコーダ３５０の出力に対応したラッチ回路に保持する。したがって、転送クロック信号ＴＣＬＫに連動してシリアルに供給される貫通電極切替情報ＳＷは、次々に対応するラッチ回路にラッチされることになる。
【００４２】
これにより、カウンタ回路２４０，３４０によって貫通電極切替情報ＳＷのビット数と同数のカウントが行われると、インターフェースチップＩＦ内の切替情報保持回路２１０に保持されていた貫通電極切替情報ＳＷが各コアチップＣＣ０〜ＣＣ７内の救済データラッチ回路３６０に全て転送されることになる。
【００４３】
本発明において貫通電極切替情報ＳＷをシリアルに転送することは必須ではないが、貫通電極切替情報ＳＷをパラレルに転送すると、救済データ転送用のＴＳＶａの数が多くなってしまう。この点を考慮して、本実施形態では貫通電極切替情報ＳＷをシリアルに転送している。
【００４４】
また、本発明においてコアチップＣＣ０〜ＣＣ７内にカウンタ回路３４０を設けることも必須ではないが、カウンタ回路２４０のカウント値を各コアチップＣＣ０〜ＣＣ７に転送すると、やはり転送に必要なＴＳＶの数が多くなってしまう。この点を考慮して、本実施形態では各コアチップＣＣ０〜ＣＣ７にもカウンタ回路３４０を設けている。
【００４５】
このようにして貫通電極切替情報ＳＷの転送が完了すると、つまり、カウンタ回路２４０が所定数のカウントを完了すると、ラッチ回路２２０がリセットされ、ロードフラグ信号ＬＦがローレベルに非活性化する。ロードフラグ信号ＬＦは切替回路１０８に供給されるとともに、ロードフラグ信号送信用のＴＳＶｂを介してコアチップＣＣ０〜ＣＣ７内の切替回路１００〜１０７にも供給される。これら切替回路１００〜１０８は、ロードフラグ信号ＬＦが非活性化すると、貫通電極切替情報ＳＷに基づく切替動作を実行し、これによりＴＳＶを介したデータＤＡＴＡの転送が可能となる。データＤＡＴＡは、図４に示した主回路ＩＦａ，ＣＣ０ａ〜ＣＣ７ａに入出力する信号である。
【００４６】
尚、救済データ転送用のＴＳＶａ、ロードフラグ信号送信用のＴＳＶｂ及び転送クロック信号送信用のＴＳＶｃに不良が発生した場合、これを置換することはできない。したがって、これらのＴＳＶａ，ＴＳＶｂ，ＴＳＶｃについては、複数のＴＳＶを並列接続して使用することが好ましい。図６は、２個の救済データ転送用のＴＳＶａを並列接続した例を示している。
【００４７】
図７は、切替回路１００〜１０８の回路図である。図７には、一例としてインターフェースチップＩＦと各コアチップＣＣ０〜ＣＣ７との間で転送されるデータＤＡＴＡが８ビットのデータＤ１〜Ｄ８である場合が示されている。
【００４８】
図７に示すように、インターフェースチップＩＦには各データＤ１〜Ｄ８に対応する８個のバッファ回路４０１〜４０８が設けられ、各コアチップＣＣ０〜ＣＣ７には各データＤ１〜Ｄ８に対応する８個のバッファ回路５０１〜５０８が設けられている。これに対し、本実施形態では、これらバッファ回路４０１〜４０８とバッファ回路５０１〜５０８を接続するためのＴＳＶ６０１〜６１０が１０個（＝８個＋２個）設けられている。これらＴＳＶ６０１〜６１０のうち、ＴＳＶ６０９，６１０は予備の貫通電極であり、他のＴＳＶ６０１〜６０８に不良がない場合には使用されない。尚、図７には、ドライバ回路が双方向バッファである場合を示しているが、アドレス信号やコマンド信号など、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に対して一方向に供給される信号については、インターフェースチップＩＦ側にドライバ回路を設け、コアチップＣＣ０〜ＣＣ７側にレシーバ回路を設ければよい。
【００４９】
インターフェースチップＩＦに含まれる切替回路１０８には、セレクタ回路群１１０，１２０が含まれている。セレクタ回路群１１０は、バッファ回路４０１〜４０８の入出力端をパスＰＡ１〜１６のうち、対応する２つのパスのいずれかに接続するセレクタ回路１１１〜１１８からなる。セレクタ回路１１１〜１１８は、排他的に導通するトランスファーゲートなどによって構成され、その動作は貫通電極切替情報ＳＷの一部である救済信号ＳＷ１によって定められる。
【００５０】
救済信号ＳＷ１は、８個のＴＳＶ６０１〜６０８に１個又は２個の不良が存在する場合に、セレクタ回路１１１〜１１８の動作を切り替えるための信号である。具体的には、１個のＴＳＶ６０ｘが不良である場合又は２個のＴＳＶ６０ｘ，６０ｙ（ｘ＜ｙ）が不良である場合に、セレクタ回路１１ｘ〜１１８が奇数側のパスＰＡから偶数側のパスＰＡに切り替えられる。セレクタ回路１１１〜１１（ｘ−１）については奇数側のパスＰＡに接続される。これにより、不良のある貫通電極を境として、バッファ回路４０１〜４０８とパスＰＡ１〜１６との接続関係がシフトする。図７に示すように、セレクタ回路群１１０に含まれる異なるセレクタ回路に接続された２つのパス（例えばパスＰＡ２とＰＡ３）は、ワイヤードオアされてセレクタ回路群１２０に接続される。
【００５１】
セレクタ回路群１２０は、対応するパスＰＡ１〜１６を、パスＰＢ１〜１８のうち対応する２つのパスのいずれかに接続するセレクタ回路１２１〜１２９からなる。セレクタ回路１２１〜１２９は、排他的に導通するトランスファーゲートなどによって構成され、その動作は貫通電極切替情報ＳＷの他の一部である救済信号ＳＷ２によって定められる。
【００５２】
救済信号ＳＷ２は、９個のＴＳＶ６０１〜６０９に２個の不良が存在する場合に、セレクタ回路１２１〜１２９の動作を切り替えるための信号である。具体的には、２個のＴＳＶ６０ｘ，６０ｙ（ｘ＜ｙ）が不良である場合に、セレクタ回路１２ｙ〜１２９が奇数側のパスＰＢから偶数側のパスＰＢに切り替えられる。セレクタ回路１２１〜１２（ｙ−１）については奇数側のパスＰＢに接続される。これにより、不良のある２個目のＴＳＶを境として、バッファ回路４０１〜４０８とパスＰＢ１〜１８との接続関係がシフトする。図７に示すように、セレクタ回路群１２０に含まれる異なるセレクタ回路に接続された２つのパス（例えばパスＰＢ２とＰＢ３）は、ワイヤードオアされて対応するＴＳＶ６０１〜６１０に接続される。
【００５３】
かかる構成により、８個のＴＳＶ６０１〜６０８に１個の不良がある場合には、不良のあるＴＳＶを境に使用されるＴＳＶがシフトされ、予備のＴＳＶ６０９が使用される。さらに、９個のＴＳＶ６０１〜６０９に２個目の不良がある場合には、不良のある２個目のＴＳＶを境に使用されるＴＳＶがさらにシフトされ、予備のＴＳＶ６１０が使用される。
【００５４】
尚、コアチップＣＣ０〜ＣＣ７側に含まれる切替回路１００〜１０７についても、インターフェースチップＩＦ側に含まれる切替回路１０８と同じ回路構成を有し、且つ、同じ値を有する救済信号ＳＷ１，ＳＷ２が供給される。これにより、各切替回路１００〜１０８は、互いに同じ切替動作を行うことから、インターフェースチップＩＦに含まれるバッファ回路４０１〜４０８と、コアチップＣＣ０〜ＣＣ７に含まれるバッファ回路５０１〜５０８は、それぞれ不良のないＴＳＶを介して相互に接続されることになる。各コアチップＣＣ０〜ＣＣ７に設けられた対応するＴＳＶは互いに短絡されているため、切替回路１００によって選択されたＴＳＶと切替回路１００〜１０６によって選択されたＴＳＶは共通接続されることになる。尚、最下層のコアチップＣＣ７の切替回路１０７によって選択されたＴＳＶは、インターフェースチップＩＦの切替回路１０８によって選択されたＴＳＶと同一である。また、不良のあるＴＳＶ及びこれに接続されたＴＳＶは、いずれの切替回路１００〜１０８によっても選択されない。
【００５５】
図８は、一例としてＴＳＶ６０２とＴＳＶ６０４に不良が生じている場合における切替回路１００〜１０８の動作を説明するための模式図である。
【００５６】
図８に示す例では２つのＴＳＶに不良が生じており、このうちより番号の小さいＴＳＶ２については、セレクタ回路群１１０に含まれる対応するセレクタ回路１１２を境に接続がシフトされる。つまり、セレクタ回路１１１については奇数（図８では上側）のパスが選択され、セレクタ回路１１２〜１１８については偶数（図８では下側）のパスが選択される。さらに、より番号の大きいＴＳＶ４については、セレクタ回路群１２０に含まれる対応するセレクタ回路１２４を境に接続がシフトされる。つまり、セレクタ回路１２１〜１２３については奇数（図８では上側）のパスが選択され、セレクタ回路１２４〜１２９については偶数（図８では下側）のパスが選択される。
【００５７】
これにより、データＤ１には本来のＴＳＶ６０１が割り当てられる一方、データＤ２には１つシフトしたＴＳＶ６０３が割り当てられ、さらに、データＤ３〜Ｄ８には２つシフトしたＴＳＶ６０５〜６１０が割り当てられる。
【００５８】
このように、本実施形態では、不良のあるＴＳＶを単純に予備のＴＳＶに置き換えるのではなく、不良のあるＴＳＶを境に、バッファ回路４０１〜４０８及び５０１〜５０８とＴＳＶ６０１〜６１０との接続関係をシフトさせていることから、ＴＳＶ６０１〜６１０をこの順に配列するなど、ｉ番とｉ＋１番のＴＳＶを隣接配置すれば、置換前の信号パスと置換後の信号パスとの間にほとんど配線長差が生じなくなる。これにより、置換によるスキューもほとんど生じないことから、信号品質を高めることが可能となる。
【００５９】
但し、本発明において上記のようなシフト動作を行うことは必須でなく、不良のあるＴＳＶを単純に予備のＴＳＶに置き換える方式を採用しても構わない。
【００６０】
図９は、変形例による切替回路１００〜１０８の部分的な回路図であり、データＤ１に関する部分のみを示している。図９においては、簡単のため、アドレス信号やコマンド信号などインターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７への一方向信号を取り扱う切替回路１００〜１０８を示している。
【００６１】
図９に示す例では、セレクタ回路がバッファ回路（インターフェースチップＩＦ側においてはドライバ回路、コアチップＣＣ０〜ＣＣ７側においてはレシーバ回路）を兼ねている。具体的に説明すると、図９に示すように、排他的に活性化される２つのトライステートバッファＢＵＦ１，ＢＵＦ２によってセレクタ回路１１１ａ，１２１ａ，１２２ａが構成されている。尚、セレクタ回路１１１ａ，１２１ａ，１２２ａとは、図７に示したセレクタ回路１１１，１２１，１２２に対応する回路である。
【００６２】
トライステートバッファＢＵＦ１，ＢＵＦ２は、インバータＩＮＶと、インバータＩＮＶに動作電圧を供給するＰチャンネルＭＯＳトランジスタＰＭＯＳ及びＮチャンネルＭＯＳトランジスタＮＭＯＳによって構成されている。これらＰＭＯＳ及びＮＭＯＳは、救済信号ＳＷ１，ＳＷ２の対応するビットによって制御される。例えば、セレクタ回路１１１ａには救済信号ＳＷ１の対応するビットＳＷ１−１が入力され、セレクタ回路１２１ａ，１２２ａには救済信号ＳＷ２の対応するビットＳＷ２−１，ＳＷ２−２がそれぞれ入力される。これにより、各セレクタ回路に含まれるトライステートバッファＢＵＦ１，ＢＵＦ２のいずれか一方が活性化される。活性化されない他方のトライステートバッファの出力はハイインピーダンス状態となる。
【００６３】
トライステートバッファＢＵＦ１，ＢＵＦ２の入力端は共通であり、出力端はそれぞれ異なるパスに接続されている。例えば、セレクタ回路１１１ａを構成するトライステートバッファＢＵＦ１の出力端はパスＰＡ１に接続され、トライステートバッファＢＵＦ２の出力端はパスＰＡ２に接続されている。
【００６４】
コアチップＣＣ０〜ＣＣ７側に含まれる切替回路１００〜１０７についても、入出力の方向が逆転している他は、インターフェースチップＩＦ側に含まれる切替回路１０８と同じ回路構成を有し、且つ、同じ値を有する救済信号ＳＷ１，ＳＷ２が供給される。
【００６５】
このように、図９に示す例では、セレクタ回路がバッファ回路を兼ねていることから、負荷容量が比較的大きいトランスファーゲートなどを用いる必要がなくなり、切替回路１００〜１０８を経由する信号の信号品質を高めることが可能となる。
【００６６】
以下、本発明の好ましい実施形態による半導体記憶装置１０の回路構成について説明する。
【００６７】
図１０は、半導体記憶装置１０の回路構成を示すブロック図である。
【００６８】
図１０に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
【００６９】
まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。
【００７０】
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００７１】
また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
【００７２】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００７３】
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。
【００７４】
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
【００７５】
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
【００７６】
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、ＴＳＶ及び切替回路１０８を介してコアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファ２３から供給されるシリアルなライトデータをパラレル変換し、切替回路１０８及びＴＳＶを介してコアチップＣＣ０〜ＣＣ７に供給する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
【００７７】
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なるＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を半分（３２個）に削減しても構わない。
【００７８】
更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
【００７９】
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
【００８０】
層アドレスコントロール回路４５は、本実施形態による半導体記憶装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体記憶装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
【００８１】
また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプのＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
【００８２】
さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプのＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
【００８３】
さらに、インターフェースチップＩＦには、切替制御回路２００が設けられている。切替制御回路２００には外部からのリセット信号／ＲＥＳＥＴが供給されており、これがハイレベルに非活性化されると、上述した貫通電極切替情報ＳＷの転送動作を開始する。
【００８４】
以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
【００８５】
図４に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。リード但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１０においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
【００８６】
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
【００８７】
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
【００８８】
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間は切替回路１００〜１０７及びＴＳＶを介してパラレルに接続される。
【００８９】
コントロールロジック回路６３は、ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われ、一致を検出すると一致信号ＨＩＴを活性化させる。
【００９０】
層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体記憶装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプのＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）がＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
【００９１】
層アドレス発生回路４６には、ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプのＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
【００９２】
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
【００９３】
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
【００９４】
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
【００９５】
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
【００９６】
テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。
【００９７】
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
【００９８】
以上が本実施形態による半導体記憶装置１０の全体構成である。このように、本実施形態による半導体記憶装置１０は、１Ｇｂのコアチップが８枚積層された構成を有していることから、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。
【００９９】
上記の構成を有する半導体記憶装置１０は、電源投入時におけるリセット信号／ＲＥＳＥＴの変化に応答して切替制御回路２００が活性化され、切替情報保持回路２１０に保持された貫通電極切替情報ＳＷが各コアチップＣＣ０〜ＣＣ７内の切替回路１００〜１０７に転送される。これにより、コアチップＣＣ０〜ＣＣ７内において貫通電極切替情報ＳＷをそれぞれ不揮発的に記憶する必要がないことから、コアチップＣＣ０〜ＣＣ７のチップ面積を削減することが可能となる。
【０１００】
尚、図１０には、データ系のＴＳＶにのみ切替回路を設けた例が示されているが、図１１に示すように、他の信号、つまりアドレス信号やコマンド信号を伝送するためのＴＳＶにも切替回路７００〜７０８，８００〜８０８を設けることが好ましい。
【０１０１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１０２】
例えば、上記実施形態では、チップ積層型のＤＲＡＭを例に説明したが、積層される半導体チップの種類については特に限定されず、ＳＲＡＭ，ＰＲＡＭ，ＭＲＡＭ，ＲＲＡＭ，フラッシュメモリなど他のメモリデバイスであっても構わないし、ＣＰＵやＤＳＰなどのロジック系デバイスであっても構わない。
【符号の説明】
【０１０３】
１〜３    ＴＳＶ
４〜６    内部回路
１０      半導体記憶装置
１００〜１０８      切替回路
１１０，１２０      セレクタ回路群
１１１〜１１８，１２１〜１２９    セレクタ回路
２００，３００〜３０７    切替制御回路
２１０    切替情報保持回路
２２０    ラッチ回路
２３０    オシレータ回路
２４０，３４０    カウンタ回路
２５０，３５０    デコーダ
２６０    パラレルシリアル変換回路
３６０    救済データラッチ回路
４０１〜４０８，５０１〜５０８    バッファ回路
６０１〜６１０    ＴＳＶ
７００〜７０８，８００〜８０８    切替回路
ＣＣ０〜ＣＣ７    コアチップ
ＩＦ      インターフェースチップ
ＳＷ      貫通電極切替情報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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