(57)【特許請求の範囲】
【請求項１】
クロックと入力データを受け取る半導体メモリ装置であって、
クロックと入力データの一致するエッジを受け取り、かつ入力データをサンプルするためにデータ有効ウィンドー内に位置されるシフトされたクロックエッジを提供する第１のモードで動作可能であり、入力データをサンプルするためにクロックと入力データの一致しないエッジを受け取る第２のモードで動作可能である、構成可能な入力回路を含む半導体メモリ装置。
【請求項２】
半導体メモリ装置はさらに、前記第１のモードおよび第２のモードを設定するために前記構成可能な入力回路に電圧を提供する入力ピンを含む、請求項１に記載の半導体メモリ装置。
【請求項３】
前記入力ピンは、基準電圧ピンを含み、基準電圧ピンは、前記第２のモードを設定するために低電力供給レベルと高電力供給レベルのうちの１つに設定され、かつ前記第１のモードを設定するために基準電圧レベルに設定される、請求項２に記載の半導体メモリ装置。
【請求項４】
前記基準電圧レベルは、低電力供給レベルと高電力供給レベルの間にあり、かつ入力データの論理レベルを感知するために前記構成可能な入力回路によって使用される、請求項３に記載の半導体メモリ装置。
【請求項５】
前記構成可能な入力回路は、クロックに応答してシフトされたクロックエッジを提供するクロックシンセサイザを含む、請求項１に記載の半導体メモリ装置。
【請求項６】
前記クロックシンセサイザは、遅延ロックループ（ＤＬＬ）および位相ロックループ（ＰＬＬ）のうちの１つを含む、請求項５に記載の半導体メモリ装置。
【請求項７】
前記クロックシンセサイザは、第２のモードでディスエーブルされる、請求項５に記載の半導体メモリ装置。
【請求項８】
前記構成可能な入力回路は、
データ入力ピンに結合され、入力データを受け取るシングルエンドの入力バッファであって、当該入力バッファは第２のモードでイネーブルされ、第１のモードでディスエーブルされる、前記シングルエンドの入力バッファと、
前記データ入力に結合され、入力データを受け取る差動入力バッファであって、当該差動入力バッファは、第１のモードでイネーブルされ、電圧に対する入力データの論理レベルを感知する、前記差動入力バッファとを含む、請求項２に記載の半導体メモリ装置。
【発明の詳細な説明】
【背景技術】
【０００１】
フラッシュメモリは、ディジタルカメラやポータブルディジタル音楽プレイヤなどの民生電子装置の大量記憶としての広汎の不揮発性メモリタイプに広く使用されている。現在利用可能なフラッシュメモリコンポーネントの集積度は、２つの積層されたダイから構成され、最大３２Ｇｂｉｔｓ（４ＧＢ）であることができ、１つのフラッシュコンポーネントのサイズが小さいので一般的なＵＳＢフラッシュ装置の使用に適している。
【０００２】
８メガ（８００万）画素のディジタルカメラや、音楽やビデオ機能があるポータブルディジタルエンターテイメント装置の出現は、大量データを蓄積するための超高容量の要求を促しているが、これは、単一のフラッシュメモリ装置によって応じることができない。それゆえ、多数のフラッシュメモリ装置がメモリシステムに共に組み込まれ、利用可能な蓄積容量を効果的に増加させる。例えば、２０ＧＢのフラッシュメモリの蓄積密度がこのようなアプリケーションに要求され得る。
【０００３】
図１は、ホストシステム１２が集積された従来技術のメモリシステム１０のブロック図である。フラッシュメモリシステム１０は、ホストシステム１２と通信するメモリコントローラ１４と、複数の不揮発性メモリ装置１６とを含む。ホストシステム１２は、マイクロコントローラ、マイクロプロセッサ、もしくはコンピュータシステムのような処理装置を含む。図１のフラッシュメモリ装置１０は、１つのチャンネル１８を含むよう構成され、メモリ装置１６は、チャンネル１８に並列に接続される。当業者であれば、メモリシステム１０は、チャンネル１８に接続される４つより多くのあるいはそれより少ないメモリ装置を有することを理解するであろう。
【０００４】
チャンネル１８は、一組の共通のバスを含み、共通のバスは、すべての対応するメモリ装置に接続されたデータと制御の線を含む。各々のメモリ装置は、メモリコントローラ１４によって提供された各チップ選択信号ＣＥ＃１、ＣＥ＃２、ＣＥ＃３およびＣＥ＃４でイネーブル／ディスエーブルされる。“＃”は、信号がアクティブ低論理レベル信号であることを示す。メモリコントローラ１４は、ホストシステム１２の動作に基づき選択されたメモリ装置にチャンネル１８を介してコマンドおよびデータを発することに責任がある。メモリ装置から読み出されたデータは、チャンネル１８を介してメモリコントローラ１４およびホストシステム１２に転送される。フラッシュメモリシステム１０の動作は、非同期型であることも同期型であることも可能である。図１は、クロックＣＬＫを使用する同期型システムの一例を示し、クロックＣＬＫは、並列に各々のメモリ装置１６に提供される。フラッシュメモリシステム１０は、概してマルチドロップ構成として参照され、メモリ装置１６は、チャンネル１８に対し並列に接続される。
【０００５】
フラッシュメモリシステム１０では、不揮発性メモリ装置１６は、実質的に互いに同一であることができ（必ずしもそうである必要はない）、典型的にはＮＡＮＤフラッシュメモリ装置として実施される。当業者であれば、フラッシュメモリが複数のバンクに構成され、各々のバンクは、複数のブロックに構成され、ブロック消去を容易にすることを理解するであろう。市販で入手されるたいていのＮＡＮＤフラッシュメモリ装置は、２つのメモリバンクを持つよう構成される。
【０００６】
システムの性能に逆に影響する特有の問題がある。フラッシュメモリシステム１０の構成は、物理的な性能の限界を強いる。システムを横断して延在する多数の並列信号によって、それらが搬送する信号のインテグリティは、クロストーク、シグナルスキュー、および同時のスイッチングノイズ（ＳＳＮ）によって劣化されるであろう。このような構成の消費電力は、フラッシュコントローラとフラッシュメモリ装置間の各信号トラックが信号送信のために頻繁に充電されたり放電されたりするので、問題となる。システムクロック周波数の増加で、消費電力は増加するであろう。
【０００７】
１つのメモリ装置の駆動能力は、長い信号トラックの負荷に比べて小さいので、チャンネルに並列に接続され得るメモリ装置の数に実用上の制限がある。さらに、メモリ装置の数が増えるにつれ、より多くのチップイネーブル信号（ＣＥ＃）が要求され、さらにクロック信号ＣＫは、追加のメモリ装置へ配線される必要が生じるであろう。広範囲のクロック分配によるクロック性能の問題は、従来より良く知られており、解決されることが必要である。それゆえ、多くのメモリ装置を有するメモリシステムに対応するためには、より多くのチャンネルを有するコントローラが使用されなければならないか、それに加えてあるいはそうではなくシステムがより低い周波数でクロックされる必要がある。複数のチャンネルと追加のチップイネーブル信号を持つように構成されたコントローラは、メモリシステムのコストを増大させる。そうでなければ、メモリシステムは、少ない数のメモリ装置に制限される。
【０００８】
それゆえ、高速動作が可能なメモリシステム装置アーキテクチャを提供し、他方、互いに並列に接続されたメモリ装置を有する従来のメモリシステムに関する問題を克服することが望まれる。
【図面の簡単な説明】
【０００９】
クロックモード回路の実施例は、添付図面を参照して、単なる例示によって説明される。
【図１】図１は、従来技術のフラッシュメモリシステムのブロック図である。
【図２Ａ】図２Ａは、クロック信号を並列に受け取るシリアルメモリシステムの一般的なブロック図である。
【図２Ｂ】図２Ｂは、クロック信号を直列に受け取るシリアルメモリシステムの一般的なブロック図である。
【図３Ａ】図３Ａは、１つの実施例による、クロック信号を直列に受け取るシリアルメモリシステムのブロック図である。
【図３Ｂ】図３Ｂは、図３Ａのメモリシステムの動作を表すタイミング図である。
【図３Ｃ】図３Ｃは、別の実施例による、クロック信号を並列に受け取るシリアルメモリシステムのブロック図である。
【図３Ｄ】図３Ｄは、図３Ｃのメモリシステムの動作を表すタイミング図である。
【図４】図４は、図３Ａおよび図３Ｂのシリアルメモリシステムの使用に適した、ネイティブコアおよびシリアル入力／出力インターフェースを有するメモリ装置のブロック図である。
【図５】図５は、図３Ａおよび図３Ｃのシリアルメモリシステムで利用可能な、構成可能な入力回路例を例示するブロック図である。
【図６】図６は、図５のモードセッターの回路図の例である。
【図７】図７は、図６のモードセッターの動作を例示するシーケンス図である。
【図８Ａ】図８Ａは、図５に示された構成可能な入力回路の例である。
【図８Ｂ】図８Ｂは、図８Ａの回路の動作を表すタイミング図である。
【図９】図９は、動的に構成可能なシリアルメモリシステムの例のブロック図である。
【図１０】図１０は、図９で示されたメモリ装置で使用されるもう１つのクロックスイッチ回路の例である。
【図１１】図１１は、メモリ装置のクロック動作モードを構成する方法のフローチャートである。
【発明の詳細な説明】
【００１０】
第１の態様では、クロックと入力データとを受け取る半導体装置が提供される。半導体装置は、クロックとデータ入力との一致する（同時に発生する）エッジを受け取る第１のモードで動作可能な、構成可能な(configurable)入力回路を含み、さらに入力データをサンプリングするために、データ有効ウィンドー内に位置されたシフトされたクロックエッジを提供する。構成可能な入力回路は、第２のモードで動作可能であり、入力データをサンプリングするために、クロックと入力データとの一致しないエッジを受け取る。本態様の例では、半導体装置はさらに、第１モードおよび第２モードを設定するため、構成可能な入力回路に電圧を提供する入力ピンを含む。入力ピンは、第２のモードを設定するため低い電力供給レベルと高い電力供給レベルのうちの１つに設定される基準電圧ピンを含み、さらに当該ピンは、第１のモードに設定するための基準電圧レベルに設定される。基準電圧レベルは、低い電力供給レベルと高い電力供給レベルとの間にあることができ、基準電圧レベルは、入力データの論理レベルを感知するため、構成可能な入力回路によって使用される。
【００１１】
本態様のさらなる実施例では、構成可能な入力回路は、シングルエンドの入力バッファと差動入力バッファとを含む。シングルエンドの入力バッファは、入力データを受け取るデータ入力ピンに結合され、かつ第２のモードでイネーブル（動作可能）され、第１のモードでディスエーブル（非動作）される。差動入力バッファは、入力データを受け取るデータ入力ピンに結合され、かつ第１のモードでイネーブルされ、電圧に対する入力データの論理レベルを感知する。あるいは、構成可能な入力回路は、クロックに応答してシフトされたクロックエッジを提供する。クロックシンセサイザは、遅延同期回路（Delay locked loop）および位相同期回路（phase locked loop）のうちの一つを含み、また、クロックシンセサイザは、第２モードでディスエーブルされることができる。
【００１２】
第２の態様では、本発明は、構成可能なメモリ装置を提供する。構成可能なメモリ装置は、モードセッター（モードを設定するもの）、クロックスイッチ、および構成可能なデータ入力／出力バッファとを含む。モードセッターは、基準電圧入力ポートの電圧レベルを感知し、さらに感知した電圧レベルに対応するモード選択信号を提供する。クロックスイッチは、並列の相補的なクロック信号と直列の相補的なクロック信号のうちの少なくとも１つを受け取るクロック入力ポートに結合される。クロックスイッチは、モード選択信号の第１の論理状態に応答して並列の相補的なクロック信号に対応する相補的な内部クロック信号を発生し、もしくは、モード選択信号の第２の論理状態に応答して直列の相補的なクロック信号に対応する相補的な内部クロック信号を発生する。構成可能なデータ入力／出力バッファは、データ入力ポートと基準電圧入力ポートとに接続され、モード選択信号の第２の論理状態に応答して、電圧レベルに対し、データ入力ポートで受け取られたデータを感知する。本態様の実施例では、モードセッターは、感知回路とラッチとを含む。感知回路は、電圧レベルをプリセットされた基準電圧と比較し、プリセットされた基準電圧に対する電圧レベルに対応する感知出力を提供する。ラッチは、感知出力をラッチし、第１の論理状態および第２の論理状態のうちの１つを有するモード選択信号を提供する。
【００１３】
この実施例では、感知回路は、基準電圧回路とコンパレータとを含む。基準電圧回路は、プリセットされた基準電圧を提供し、コンパレータは、電圧レベルとプリセットされた基準電圧とに応答して感知出力を提供する。基準電圧回路は、ＶＤＤとＶＳＤとの間に接続された分圧器と、予め決定された時間期間の後に分圧器を通る電流を遮断する電力遮断装置を含む。モードセッターは、リセット信号がインアクティブな論理状態に駆動されたとき、予め決められた時間期間の後に、電力遮断装置をオフする遅延回路を含む。遅延回路は、リセット信号がインアクティブの論理状態にあるときイネーブルされ、最上位ビットをアクティブな論理状態に駆動する、ｎビットのカウンタを含む。最上位ビットは、クロック信号の２ｎのアクティブなエッジがカウントされたとき、アクティブな論理状態に駆動され、ｎは、１よりも大きな整数値であり、遅延回路は、最上位ビットがアクティブな論理状態にあることに対応するディスエーブル信号を発生し、電力遮断装置をオフさせる。
【００１４】
本態様のさらに他の実施例では、クロックスイッチは、クロック入力バッファ、クロック発生器、およびクロック出力バッファを含む。クロック入力バッファは、モード選択信号の第１の論理状態に応答して、バッファされた並列の相補的なクロック信号を提供し、さらにモード選択信号の第２の論理状態に応答して直列の相補的なクロック信号に対応する感知されたクロック信号を提供する。クロック発生器は、モード選択信号が第１の論理状態にあるときのバッファされた並列の相補クロック信号か、モード選択信号が第２の論理状態にあるときの感知されたクロック信号のいずれかに応答して相補的な内部クロック信号を発生する。クロック出力バッファは、モード選択信号が第２の論理状態にあるとき、クロック出力ポートを介して相補的な内部クロック信号を駆動する。クロック入力バッファは、コンパレータと一対のバッファを含む。コンパレータは、第２の論理状態のモード選択信号に応答してイネーブルされ、直列の相補クロック信号に応答して感知されたクロック信号を提供する。一対のバッファは、第２の論理状態のモード選択信号に応答してイネーブルされ、並列の相補クロック信号に応答してバッファされた並列の相補クロック信号を提供する。クロック出力バッファは、第２の論理状態のモード選択信号に応答してイネーブルされる一対のドライバを含み、クロック出力ポートを介して相補的な内部クロック信号を駆動する。
【００１５】
さらなる実施例では、クロック発生器は、クロックシンセサイザとスイッチ回路とを含む。クロックシンセサイザは、感知したクロック信号に応答して、第１のクロック信号と、第１のクロック信号に対して１８０度にシフトされた第２のクロック信号を提供する。スイッチ回路は、モード選択回路が第２の論理状態にあるときに、相補的な内部クロック信号として、第１クロック信号と第２クロック信号を通過させる。スイッチ回路は、モード選択回路が第２の論理状態にあるときに、相補的な内部のクロック信号として、バッファされた並列の相補的なクロック信号を通過させる。クロックシンセサイザは、フェーズロックループまたは遅延ロックループのうちの１つであることができる。クロックシンセサイザは、第３のクロック信号と第４のクロック信号を提供し、第３のクロック信号は、第１のクロック信号に対して９０度シフトされ、第４のクロック信号は、第３のクロック信号に対して１８０度シフトされる。クロック発生器はさらに、相補的な内部クロック信号か、第３および第４のクロック信号のいずれかを、クロック出力バッファに選択的に与える位相選択回路を含む。
【００１６】
他の実施例によると、構成可能なデータ入力／出力バッファは、データと電圧レベル間の比較から生じる感知されたデータか、データに対応するバッファされたデータかのいずれかに対応する入力データを、モード選択信号に応答して選択的に提供するデータ入力バッファを含む。データ入力バッファは、コンパレータとバッファを含む。コンパレータは、モード選択信号が第２論理状態にあるときイネーブルされ、電圧レベルとデータの電圧とに応答して入力データを提供する。バッファは、モード選択信号が第１の論理状態にあるときにイネーブルされ、バッファされたデータを提供する。構成可能なデータ入力／出力バッファはさらに、入力データとローカルリードデータのうちの１つを選択的にデータ出力バッファに送るデータスイッチを含む。
【００１７】
第３の態様では、本発明は、入力データを感知するための基準電圧を受け取るメモリ装置のクロック動作モードを構成する方法を提供する。この方法は、基準電圧レベルを設定すること；基準電圧とプリセットされた電圧と比較し、プリセットされた基準電圧に対する基準電圧に対応するモード選択信号を発生させ；そして、モード選択信号に応じて、並列の相補的なクロック信号か、直列の相補的なクロック信号かのいずれかを受け取るようにクロック入力バッファを構成することを含む。本態様の実施例では、比較するステップは、モード選択信号をラッチすることを含み、さらに比較するステップは、予め決められた遅延の後に、基準電圧をプリセットされた基準電圧と比較するために使用される感知回路をディスエーブルすることを含む。予め決められた遅延は、リセット信号の非アサート（deasserting）した後に、２ｎのクロックエッジをカウントすることにより決定され、プリセットされた基準電圧は、リセット信号がアサートされている間、電圧供給へフロートする。
【００１８】
本態様のさらに他の実施例では、構成するステップは、モード選択信号の第１の論理状態に応答して、直列の相補的なクロック信号を受け取るコンパレータをイネーブルすること、および並列の相補的なクロック信号を受け取るバッファをディスエーブルすることを含む。イネーブルするステップは、コンパレータからの感知されたクロック信号に応答して、第１のクロック信号と、第１クロック信号に対して１８０度シフトされた第２のクロック信号を発生するクロックシンセサイザをイネーブルすることを含む。クロックシンセサイザをイネーブルするステップは、モード選択信号に応答して、第１クロック信号および第２クロック信号と並列の相補的なクロック信号に対応するバッファされた並列の相補的なクロック信号とのうちの１つを内部クロック信号として提供することを含む。クロックシンセサイザは、第３のクロック信号と第４のクロック信号を発生し、第３のクロック信号は、第１のクロックシグナルに対して９０度シフトされ、第４のクロック信号は、第３のクロック信号に対して１８０度シフトされる。構成するステップは、位相選択信号に応答して、内部のクロック信号と第３および第４のクロック信号とのうちの１つを選択的に通過させることを含む。
【００１９】
第４の態様では、本発明は、並列クロック信号と直列クロック信号のうちの１つで動作するように構成可能であるメモリシステムを提供する。メモリシステムは、メモリコントローラと、少なくとも１つのの直列に接続されたメモリ装置とを含む。少なくとも１つのメモリ装置は、クロック入力ポート、基準電圧入力ポート、モードセッター、およびクロックスイッチ回路を含む。クロック入力ポートは、並列クロック信号と直列クロック信号のうちの１つを受け取る。基準電圧入力ポートは、予め決められた電力レベルと電力供給レベルのうちの１つに設定された基準電圧を受け取る。モードセッターは、基準電圧を予め決められた電圧レベルと比較し、比較の結果に対応するモード選択信号を発する。クロックスイッチ回路は、クロック入力ポートに接続され、モード選択信号に応答して、並列のクロック信号と直列の相補的なクロック信号のうちの１つに対応する相補的な内部クロック信号を発生する。
【００２０】
図１のフラッシュメモリシステム１０の多くの性能の問題を解決するメモリシステムは、直列に接続されたメモリシステムであり、そこでは、メモリ装置は、リングトポロジー構成（ring topology configuration）で互いにメモリ装置とメモリコントローラに直列に接続される。図２Ａと図２Ｂは、シリアルメモリシステムの概念的な本質を例示するブロック図である。図２Ａは、並列クロック信号を受け取るシリアルメモリシステムのブロック図であり、他方、図２Ｂは、ソース同期型クロック信号を受け取る図２Ａと同一のシリアルメモリシステムのブロック図である。
【００２１】
図２Ａでは、シリアルメモリシステム２０は、少なくとも１つのシリアルチャンネル出力ポートＳｏｕｔおよびシリアルチャンネル入力ポートＳｉｎを有するメモリコントローラ２２と、直列に接続されたメモリ装置２４、２６、２８および３０とを含む。入力および出力ポートは、メモリ装置をシステムにインターフェースする物理的なピンまたは接続に対応し、メモリ装置はシステムに一体化または集積化される。ひとつの実施例では、メモリ装置は、フラッシュメモリ装置であることができる。あるいは、メモリ装置は、ＤＲＡＭ、ＳＲＡＭ、もしくは他のタイプのメモリ装置であることができ、メモリ装置は、コマンドを実行し、あるいはコマンドおよびデータを次のメモリ装置へ渡すために、特定のコマンド構造と互換性のあるシリアル入力／出力インターフェースを有している。図２Ａの現在の例は、４つのメモリ装置を含んでいるが、他の例は、単一のメモリ装置、あるいはいずれかの数のメモリ装置を含むことができる。従って、もし、メモリ装置２４が、Ｓｏｕｔに接続されるようなシリアルメモリシステム１００の最初の装置であるならば、メモリ装置３０は、Ｓｉｎへ接続されるようなＮ番目もしくは最後のメモリ装置であり、Ｎは０よりも大きな整数である。メモリ装置２６から２８は、それゆえ、最初のメモリ装置と最後のメモリ装置との間に介在する直列に接続されたメモリ装置である。各々のメモリ装置は、システムのパワーアップ初期化後に識別可能な識別（ＩＤ）番号もしくは装置アドレス（ＤＡ）を前提とし、その結果、それらは個々にアドレス可能である。共同で所有された米国特許出願番号第１１／６２２，８２８号、発明の名称“混合タイプの相互接続された装置のためにＩＤＳの生成する装置およびその方法”、米国特許出願番号第１１／７５０，６４９号、発明の名称“直列に相互接続された装置のために装置識別子を確立する装置およびその方法”、米国特許出願番号第１１／６９２，４５２号“、発明の名称”混合タイプの直列に相互接続された装置のために装置識別子を生成する装置およびその方法”、米国特許出願番号第１１／６９２，４４６号“、発明の名称”直列相互接続の混合された装置に関係なく識別子を生成する装置およびその方法“、米国特許出願番号第１１／６９２，３２６号、発明の名称“直列に相互接続された装置の装置タイプを識別するための装置およびその方法”、米国特許出願番号第１１／７７１，０２３号、発明の名称“混合タイプの直列に相互接続されたメモリ装置のアドレス割当ておよびタイプ認識”は、メモリシステムの直列に接続されたメモリ装置のために装置アドレスを発生する方法を記載しており、これらの全ては、参照することによって全体がここに含まれる。
【００２２】
メモリ装置２４から３０は、直列に接続されたメモリ装置であると考えられ、これは、１つのメモリ装置のデータ入力は、前のメモリ装置のデータ出力に接続され、これにより、チェーンの最初と最後のメモリ装置を除いて、直列接続の構成を形成するからである。メモリコントローラ２２のチャンネルは、データ、アドレス、コマンド、および制御情報を含み、個々のピンまたは同一のピンによって提供される。例えば、適切なデータ幅を有するデータチャンネルは、コマンド、データ、およびアドレス情報を搬送し、他方で、制御チャンネルは、制御信号データを搬送する。図２Ａの実施例は、１つのチャンネルを含み、１つのチャンネルは、Ｓｏｕｔポートと対応するＳｉｎポートとを含む。しかしながら、メモリコントローラ２２は、個々のメモリ装置のチェーンに適応するように多数のチャンネルを含むことができる。図２Ａの例では、メモリコントローラ２２は、クロック信号ＣＬＫを提供し、クロック信号ＣＬＫは、すべてのメモリ装置に並列に接続される。
【００２３】
一般的な動作では、メモリコントローラ２２は、Ｓｏｕｔポートを介してコマンドを発し、コマンドは、オペレーションコード（オペコード）、装置アドレス、読み書きのためのアドレス情報、およびプログラムのためのデータを含む。コマンドは、シリアルビットストリームパケットとして発行され、パケットは、論理的に予め決められた大きさのセグメント、例えば１バイトのように分割されることができる。ビットストリームは、時間上で提供されるビットのシーケンスもしくは連続である。コマンドは、最初のメモリ装置２４によって受け取られ、最初のメモリ装置２４は、装置アドレスを割当てられたアドレスと比較する。もし、アドレスが一致するならば、メモリ装置２４はコマンドを実行する。そうでなければ、コマンドは、それ自身の出力ポートを通して次のメモリ装置２６へ渡され、ここで、同様の手続が繰り返される。最終的に、一致する装置アドレスを有するメモリ装置（以下、選択されたメモリ装置）は、コマンドにより指示された動作を実行するであろう。もし、コマンドがデータを読み出すものであるならば、選択されたメモリ装置は、読み出されたデータを出力ポートを介して出力し、このリードデータは、メモリコントローラ２２のＳｉｎポートに至るまで、介在するメモリ装置を直列に通過する。コマンドおよびデータは、シリアルビットストリームで提供されるので、クロックは、各々のメモリ装置によって、内部のメモリ装置の動作と同期しかつシリアルビットをクロックインまたはクロックアウトするために使用される。このクロックは、シリアルメモリシステム２０内のすべてのメモリ装置によって使用される。
【００２４】
シリアルメモリシステム２０の性能は、図１に示された並列メモリシステムの性能よりも優れている。並列に分配されたクロックラインは、比較的緩和されたクロック周波数を提供することができ、それゆえ、メモリシステム２０は、低電圧ＣＭＯＳの終端されないフル振幅の信号送信を使用することができ、堅牢なデータ通信を提供する。これはまた、ＬＶＴＴＬ信号送信として言及される。例えば、６６ＭＨｚのクロックが使用され、かつシリアルメモリシステム２０が４つのメモリ装置を含むと仮定すると、ダブルデータレート（ＤＤＲ）信号送信を用いる直列に接続されたメモリ装置のうちの１つのピンのデータレートは、おおよそ１３３Ｍｂｐｓである。
【００２５】
図２Ｂのシリアルメモリシステム４０は、ソース同期型クロック信号ＣＬＫを提供するように構成された代わりのメモリコントローラ４２から各メモリ装置にクロック信号ＣＬＫが直列に提供される点を除き、図２Ａのシリアルメモリシステム２０と類似している。各メモリ装置４４、４６、４８および５０は、ソース同期型クロックＣＬＫを受け取りかつ転送するよう構成される。シリアルメモリシステム４０の実用的な実施では、クロック信号ＣＬＫは、１つのメモリ装置から他のメモリ装置へ短い信号ラインを介して通過される。それゆえ、並列クロック再分スキームに関連したクロック性能の問題はなく、ＣＬＫは、高い周波数で動作可能である。従って、シリアルメモリシステム４０は、図２Ａのシリアルメモリシステム２０よりもはるかに高速で動作することができる。例えば、高速トランシーバ論理（high speed transceiver logic:ＨＳＴＬ）の信号送信は、高性能なデータ通信を提供するために使用することができる。ＨＳＴＬ信号送信フォーマットでは、各々のメモリ装置は、到来するデータ信号の論理状態を決定するために使用される基準電圧を受け取る。他の類似する信号送信フォーマットは、ＳＳＴＬ信号送信フォーマットである。従って、シリアルメモリシステム２０および４０のメモリ装置のデータおよびクロック入力回路は、互いに異なるように構成される。
【００２６】
高速のシリアルメモリシステムがより新しい演算装置に適している一方で、高速動作を要求していないが、シリアルメモリシステムの高いメモリ容量から依然として利益を享受することができる既存の演算システムがあり得る。例えば、シリアルメモリシステムは、共同で所有された米国特許出願番号第１１／８４３，４４０号で開示されるように、モジュラーであることができ、追加のメモリ装置は、合計のメモリ容量を拡張する目的でメモリシステムに追加することができる。一方、既存のより遅い速度のシリアルメモリシステムを高速のメモリシステムに取り替えることは、費用効果的ではないかもしれない。それゆえ、双方のタイプのメモリ装置は、双方のタイプのシリアルメモリシステムのアップグレード、もしくはアッセンブリのために利用可能であるべきであろう。しかし、当業者であれば、１つのタイプがメモリコントローラ２２にインターフェースするよう構成され、もう１つのタイプがメモリコントローラ４２にインターフェースするよう構成される、２つの異なるタイプのメモリ装置を製造することが費用効果的でないことを理解るであろう。
【００２７】
それゆえ、構成可能なメモリ装置のためのクロックモード構成回路は、構成可能なメモリ装置が、並列クロックされるメモリシステムと直列クロックされるメモリシステムの双方で使用できるようにするために提供される。このようなメモリシステムは、互いに直列に接続された構成可能なメモリ装置を含み、各構成可能なメモリ装置は、クロック信号を受け取る。クロック信号は、すべての構成可能なメモリ装置に並列か、あるいは１つのメモリ装置から他のメモリ装置に同一のクロック入力を介して直列に提供され得る。各構成可能なメモリ装置内のクロックモード構成回路は、並列クロック信号を受け取る並列モードに設定され、かつ前のメモリ装置またはメモリコントローラからソース同期クロック信号を受け取る直列モードに設定され得る。設定動作モードに依存して、データ入力回路は、対応するデータ信号フォーマットのために構成され、かつ対応するクロック入力回路は、イネーブルまたはディスエーブルされる。並列モードおよび直列モードは、各メモリ装置に提供された基準電圧レベルを感知することによって設定される。
【００２８】
図３Ａと図３Ｃは、クロックモード構成回路の例を含む同じタイプのメモリ装置を用いたシリアルメモリシステムのブロック図であり、クロックモード構成回路の詳細は後述される。図３Ａのシリアルメモリシステムのメモリ装置は、クロックを直列に受け取り、他方、図３Ｃのシリアルメモリシステムのメモリ装置は、クロックを並列に受け取る。図３Ａおよび図３Ｃのメモリシステムの例では、４つのメモリ装置が示され、これらは、メモリコントローラを有するリングトポロジー構成で直列に接続されているが、任意の数のメモリ装置をいずれのシリアルメモリシステムに含ませることができる。図３Ａおよび図３Ｃのシリアルメモリシステムは、同一のタイプのメモリ装置が、並列クロックされるシステムと直列ソース同期のクロックされるシステムの双方において使用可能であることを例示し、メモリ装置は、クロックモード構成回路を有している。
【００２９】
図３Ａでは、シリアルメモリシステム１００は、メモリコントローラ１０２と、４つのメモリ装置１０４、１０６、１０８および１１０とを含む。メモリコントローラ１０２は、制御信号をメモリ装置に並列に提供する。これらは、チップイネーブル信号ＣＥ＃とリセット信号ＲＳＴ＃を含む。ＣＥ＃の１つの使用例では、メモリ装置は、ＣＥ＃が低論理レベルにあるときイネーブルされる。一旦、メモリ装置がプログラムまたは消去動作を開始すると、ＣＥ＃は、アサート（主張）されなくなるか、または高論理レベルに駆動される。ＲＳＴの１つの使用例では、メモリ装置は、ＲＳＴ＃が低論理レベルにあるとき、リセットモードへ設定される。リセットモードでは、電力は安定化され、装置は、すべての有限の状態マシンを初期化し、かつ構成および状態レジスタをデフォルト状態にリセットすることによって、それ自身を動作のために準備させる。メモリコントローラ１０２は、相補的なクロック信号ＣＫおよびＣＫ＃を提供するクロック出力ポートＣＫＯ＃およびＣＫＯと、システムの最後のメモリ装置から相補的なクロック信号を受け取るクロック入力ポートＣＫＩ＃およびＣＫＩとを含む。各メモリ装置は、受け取られたクロックのフェーズ（位相）を発生させるため、ＤＬＬやＰＬＬのようなクロックシンセサイザを含むであろう。ある位相は、信頼性のある動作を内部的に保証するため、クロックエッジを入力データ有効ウィンドー内に集めるために使用されるだろう。各メモリ装置は、相補的なクロック信号を次のメモリ装置のクロック入力ポートへ渡すためのクロック出力ポートＣＫＯ＃およびＣＫＯと、メモリコントローラ１０２または前のメモリ装置のいずれかからの相補的なクロック信号を受け取るためのクロック入力ポートＣＫＩおよびＣＫＩ＃とを有する。最後のメモリ装置１１０は、クロック信号をメモリコントローラ１０２へ戻す。
【００３０】
メモリコントローラ１０２のチャンネルは、データ出力ポートＱｎおよびデータ入力ポートＤｎから成るデータチャンネルと、コマンドストローブ入力ＣＳＩ、コマンドストローブ出力ＣＳＯ（ＣＳＩのエコー）、データストローブ入力ＤＳＩ、およびデータストローブ出力ＤＳＯ（ＤＳＩのエコー）から成る制御チャンネルとを含む。出力ポートＱｎと入力ポートＤｎは、所望の構成に依存して、１ビットの幅か、もしくはｎビットの幅であることができ、ここで、ｎは０ではない整数である。例えば、もし、ｎが１ならば、１バイトのデータは、８つのデータをラッチするクロックのエッジ後に受け取られる。データをラッチするクロックエッジは、シングルデータレート（ＳＤＲ）動作では、例えば立ち上がりクロックエッジであることができ、ダブルデータレート（ＤＤＲ）動作では、例えば立ち上がりと立下りのクロックエッジの双方であることができる。もし、ｎが２ならば、１バイトのデータは、４つのラッチするクロックエッジの後に受け取られる。もし、ｎが４ならば、１バイトのデータは、２つのラッチするクロックエッジの後に受け取られる。メモリ装置は、ＱｎおよびＤｎの幅について静的または動的に構成されることができる。それ故、ｎが１よりも大きい構成では、メモリコントローラは、並列のビットストリームでデータを提供する。ＣＳＩは、入力ポートＤｎに現れるコマンドと書き込みデータをラッチするために使用され、ＣＳＩは、受け取られたコマンドデータの長さに対応するパルス持続時間を有する。より具体的には、コマンドと書き込みデータは、クロックサイクルの数によって測定された持続時間を有し、ＣＳＩ信号のパルス持続時間は、対応する持続時間を有する。ＤＳＩは、リードデータを出力するよう出力ポートＱｎバッファをイネーブルするために使用され、ＤＳＩは、要求されているリードデータの長さに対応するパルス持続時間を有する。
【００３１】
図３Ａの例は、高速動作を意図しており、例えばＨＳＴＬ信号送信フォーマットのような高速信号送信フォーマットが使用されるだろう。従って、基準電圧ＶＲＥＦは、各メモリ装置に提供され、これは、Ｄｎ、ＣＳＩおよびＤＳＩ入力ポートに受け取られた信号の論理レベルを決定するために各メモリ装置によって使用される。基準電圧ＶＲＥＦは、例えば、プリント回路基板上の他の回路によって発生されることができ、基準電圧ＶＲＥＦは、ＨＳＴＬ信号の電圧振幅に基づき予め決定された電圧レベルに設定される。例えば、ＶＲＥＦは、ＨＳＴＬ信号の最大電圧レベルの中間電圧に設定されることができる。本実施例によれば、ＶＲＥＦを前述の予め決定された電圧レベルに設定することは、入力回路がＨＳＴＬ入力信号を受け取るように設定されかつ適切な内部クロック回路が発生される第１動作モードにクロックモード構成回路を設定する。第１の動作モードは、高速動作モードとして言及され得る。
【００３２】
図３Ａの実施例の実用的な実施では、各々のメモリ装置は、入力ポートと出力ポートとの間の距離および信号トラックが最小化されるようにプリント回路基板上に位置決めされる。これとは別に、４つのメモリ装置は、信号トラックの長さをさらに最小化するシステムインパッケージモジュール（ＳＩＰ）内に実施することができる。メモリ装置は、多数のＳＩＰモジュールとして実施されることもできる。メモリコントローラ１０２とメモリ装置１０４ないし１１０とは、リングトポロジーを形成するよう直列に接続され、つまり、最後のメモリ装置１１０は、出力をメモリコントローラ１０２へ戻すように提供する。当業者であれば、メモリ装置１１０とメモリコントローラ１０２間の距離は容易に最小化されることを理解すべきである。
【００３３】
図３Ｂは、シリアルメモリシステム１００の各メモリ装置についての入力信号と出力信号との間の概略のタイミング関係を示すタイミング図であり、いくつかの内部信号も同様に示されている。実際のシステムでは、著しい遅延が調整され、かつ機能的に影響を及ぼすことはないけれども、この図では内部ゲートの遅延は、最小であると仮定される。受け取られた入力クロックＣＫＩおよびＣＫＩ＃、入力データＤｎ、出力クロックＣＫＯおよびＣＫＯ＃、出力データＱｎについての信号トレースが図３Ｂに示され、受け取られた入力クロックの９０度、１８０度、２７０度および３６０度の位相を内部的に発生させる。各々のメモリ装置は、ダブルデータレートで動作するので、受け取られたデータは、内部のシングルデータレートの偶数データストリームＤ＿Ｅと、内部のシングルデータレートの奇数データストリームＤ＿Ｏにバッファされる。図３Ｂの例では、データ“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”および“Ｅ”は、メモリ装置のＤｎ入力上に直列に提供され、各々は、ＣＫＩもしくはＣＫＩ＃の立ち上がりおよび立ち下がりエッジに対応するデータ入力有効ウィンドーを有する。換言すれば、入力データとクロックエッジとは、互いに一致する。データ“Ａ”、“Ｃ”および“Ｅ”は、内部の９０度のクロックの各立ち上がりエッジでラッチされ、Ｄ＿Ｅデータストリームに提供される。データ“Ｂ”と“Ｄ”は、内部の２７０度のクロックの各立ち上がりエッジでラッチされ、Ｄ＿Ｏデータストリームに提供される。Ｄｎに受け取られた入力データが単にそのＱｎ出力に渡されると仮定し、ダブルデータレート出力データＱｎは、２７０度のクロック出力の各立ち上がりエッジでラッチされた偶数のＤ＿Ｅデータと、９０度のクロック出力の各立ち上がりエッジでラッチされた奇数のＤ＿Ｏデータとから発生される。図３Ｂで示されるように、ＣＫＯは、２７０度のクロック出力に対応し、他方、ＣＫＯ＃は、９０度のクロック出力に対応する。
【００３４】
ここに示された図３Ｃの実施例では、各々のメモリ装置は、同一のシリアル入力／出力インターフェースを有し、これは、メモリコントローラ２０２から対応する信号を受け取るためのＲＳＴ＃、ＣＥ＃、ＣＫＩ＃およびＣＫＩ入力ポートを含む。シリアル入力／出力インターフェースはさらに、データ入力ポートＤｎ、データ出力ポートＱｎ、およびＣＳＩ、ＤＳＩ、ＣＳＯ、ＤＳＯポートを含む。図３Ｃで示されるように、各々のメモリ装置のＤｎ、ＣＳＩおよびＤＳＩ入力ポートは、前のメモリ装置のＱｎ、ＣＳＯおよびＤＳＯ出力ポートにそれぞれ接続される。従って、各々がチェーン内の次のメモリ装置にコマンドおよびリードデータを渡すことができるように、メモリ装置が互いに直列に接続されたと考えられる。
【００３５】
図３Ｃでは、シリアルメモリシステム２００は、メモリコントローラ２０２と、図３Ａと同一のメモリ装置１０４、１０６、１０８および１１０とを含む。メモリコントローラ２０２は、クロック信号が並列に提供されていることを除いて、図３Ａのメモリコントローラ１０２と同一の機能を提供するよう構成され、それゆえ、各メモリ装置のクロック出力ポートＣＫＯ＃とＣＫＯは、接続されていない。さらに、データおよびストローブ信号のための信号送信フォーマットは、例えば、フルスイングの終端しないＬＶＴＴＬ信号送信フォーマットのように異なるであろう。より低いクロック周波数でのＬＶＴＴＬ信号送信フォーマットは、基準電圧ＶＲＥＦの使用を要求せず、従って、ＶＲＥＦは、図３Ａの実施例で使用された予め決定されたレベル以外の電圧レベルに設定されることができる。例えば、ＶＲＥＦは、ＶＤＤかＶＳＳのいずれかに設定され得る。本実施例によれば、ＶＲＥＦを、ＶＳＳもしくは、前述の予め決定された電圧レベル以外の電圧に設定することは、クロックモード構成回路を第２の動作モードに設定し、第２の動作モードでは、入力回路は、ＬＶＴＴＬ入力信号を受け取るように設定され、かつ適切な内部クロック回路が発生される。第２の動作モードは、低速動作モードとして言及することができる。従って、クロックモード構成回路の動作モードを設定するためにメモリ装置の既存のＶＲＥＦ入力を使用することの利点は、メモリ装置を構成するためにメモリコントローラに追加のピンおよび対応する論理が要求されないことである。各メモリ装置は、ＶＲＥＦの電圧レベルに基づき自ら構成し、それゆえ、メモリコントローラの設計コストを低減する。さらに、同一のクロック入力ポートＣＫＩおよびＣＫＩ＃は、並列クロック信号または直列クロック信号のいずれかを受け取ることができ、これは、メモリ装置のピン数を最小化する。
【００３６】
図３Ｄは、シリアルメモリシステム２００の各メモリ装置の入力信号と出力信号間の概略的なタイミング関係を示すタイミング図であり、いくつかの内部信号もまた示されている。実際のシステムでは、大きな遅延は調整され、機能には影響を及ぼさないけれども、この図では、内部ゲートの遅延は最小であると仮定される。受け取られた入力クロックＣＫＩおよびＣＫＩ＃、入力データＤｎ、および出力データＱｎの信号トレースが図３Ｄに示される。メモリ装置は、内部クロックシンセサイザを有しておらず、出力クロックＣＫＯおよびＣＫＯ＃は、提供されない。各々のメモリ装置は、ダブルデータレートで動作し、それゆえ、受け取られたデータは、シングルデータレートの偶数データストリームＤ＿Ｅと、シングルデータレートの奇数データストリームＤ＿Ｏにバッファされる。図３Ｄの例では、データ“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”および“Ｅ”は、メモリ装置のＤｎ入力に直列に提供され、ＣＫＩおよびＣＫＩ＃の立ち上がりエッジおよび立ち下がりエッジは、各データ入力有効ウィンドーの中心に集められる。この例では、内部リードデータ“Ｃｉ”および“Ｄｉ”は、メモリ装置によって受け取られたリードコマンドに応答して、ＲＤ＿ＥとＲＤ＿Ｏを経由して、メモリ装置の出力回路に提供される。従って、ＲＤ＿ＥおよびＲＤ＿Ｏからの内部リードデータか、Ｄ＿ＥおよびＤ＿Ｏからの外部データかのいずれかをＱｎ出力に提供する、偶数出力データストリームＱ＿Ｅと奇数出力データストリームＱ＿Ｏとがある。より詳細には、ＲＤ＿ＥとＲＤ＿Ｏからのデータは、高論理レベルのイネーブル信号ＥＮ＿ＥおよびＥＮ＿Ｏに応答して、Ｑ＿ＥおよびＱ＿Ｏに提供される。
【００３７】
データ“Ａ”、“Ｃ”および“Ｅ”は、ＣＫＩの各々の立ち上がりエッジでラッチされ、Ｄ＿Ｅデータストリームに提供される。データ“Ｂ”および“Ｄ”は、ＣＫＩ＃の各々の立ち上がりエッジでラッチされ、Ｄ＿Ｏデータストリームに提供される。ＥＮ＿ＥおよびＥＮ＿Ｏは、インアクティブの低論理レベルにある間、データ“Ａ”および“Ｂ”は、ＣＫＩおよびＣＫＩ＃の立ち上がりエッジでラッチされ、それぞれ、Ｄ＿ＥおよびＤ＿Ｏに提供される。ＣＫＩ＃の立ち上がりエッジで、Ｄ＿Ｅ上のデータ“Ａ”はラッチされ、Ｑ＿Ｅに提供され、一方で、Ｄ＿Ｏ上のデータ“Ｂ”は、ＣＫＩの立ち上がりエッジでラッチされ、Ｑ＿Ｏに提供される。データ“Ａ”および“Ｂ”は、それから、ＣＫＩ＃およびＣＫＩの立ち上がりエッジでＱｎ出力にそれぞれ提供される。ＥＮ＿Ｅが高のとき、ＲＤ＿Ｅのデータ“Ｃｉ”がラッチされ、ＣＫＩ＃の立ち上がりエッジでＱ＿Ｅ上に提供される。その後、ＥＮ＿Ｏがハイの間、ＲＤ＿Ｏのデータ“Ｄｉ”がラッチされ、ＣＫＩの立ち上がりエッジでＱ＿Ｏ上に提供される。データ“Ｃｉ”と“Ｄｉ”は、それから、ＣＫＩ＃およびＣＫＩの立ち上がりエッジでＱｎ出力にそれぞれ提供される。ＥＮ＿ＥとＥＮ＿Ｏが低論理レベルへ低下するとき、外部データ“Ｅ”がＱ＿Ｅ上にラッチされ、Ｑｎ上に渡される。装置の出力パス、次の装置への内部接続、および次の装置の入力パスを介しての遅延は、Ｑｎデータストリームをシフトさせ、その結果、次の装置のＣＫＩの立ち上がりエッジは、受け取られたＤｎデータストリームビットＡ、ＣｉおよびＥ内に落ち、かつ次の装置のＣＫＩ＃の立ち上がりエッジは、受け取られたＤｎデータストリームビットＢおよびＤｉ内に落ちる。当業者であれば、シリアル出力Ｑｎからシリアル入力Ｄｎまでの遅延は、クロック周期の半分よりも小さいことを確信するであろう。
【００３８】
本実施例によると、メモリ装置１０４、１０６、１０８および１１０は、他のメモリ装置と直列相互接続するよう設計されたシリアル入力／出力インターフェースを有するあらゆるタイプのメモリ装置であることができる。メモリ装置１０４、１０６、１０８および１１０は、フラッシュメモリ装置として実行されることができる一方で、それらのメモリ装置は、ＤＲＡＭ、ＳＲＡＭ、もしくは、他の適切なタイプの揮発性または不揮発性メモリ装置であることもできる。より明確には、他のメモリタイプは、シリアル入力／出力インターフェースで動作するよう適合され、かつ、ＬＶＴＴＬ入力信号もしくはＨＳＴＬ入力信号を受け取るように構成されることができる。
【００３９】
図４は、図３Ａおよび図３Ｃのシリアルメモリシステムの使用に適した、ネイティブコアとシリアル入力／出力インターフェースを有する概略的なメモリ装置の概念的な構成を例示するブロック図である。メモリ装置３００は、ネイティブメモリコアを含み、これは、メモリアレイバンク３０２および３０４と、メモリアレイバンク３０２および３０４をアクセスするネイティブ制御およびＩ／Ｏ回路３０６とを含む。当業者であれば、メモリアレイが単一のメモリバンクか、２つより多くのメモリバンクとして構成され得ることを理解するであろう。ネイティブメモリコアは、例えば、ＤＲＡＭ、ＳＲＡＭ、ＮＡＮＤフラッシュ、もしくはＮＯＲフラッシュメモリをベースとすることができる。もちろん、適切な新生のメモリおよびその対応する制御回路が使用され得る。従って、ネイティブメモリコアのタイプに依存して、回路ブロック３０６は、誤り訂正論理、高電圧発生器、リフレッシュ論理、およびメモリタイプ特有の動作を実行するために要求される他の回路ブロックを含むことができる。
【００４０】
典型的に、メモリ装置は、内部制御信号をアサートすることにより受け取られたコマンドに応答して、関連する回路を初期化するコマンドデコーダを使用する。メモリ装置はまた、データ、コマンドおよびアドレスを受け取り、ラッチする周知のＩ／Ｏ回路を含む。本実施例によれば、既存のＩ／Ｏ回路は、シリアルインターフェースおよび制御論理ブロック３０８に置き換えられる。本例では、シリアルインターフェースおよび制御論理ブロック３０８は、ＲＳＴ＃、ＣＥ＃、ＣＫ＃、ＣＫ、ＣＳＩ、ＤＳＩ、およびＤｎ入力を受け取り、Ｑｎ、ＣＳＯ、ＤＳＯ、ＣＫＯ、およびＣＫＯ＃出力を提供する。
【００４１】
シリアルインターフェースおよび制御論理ブロック３０８は、様々な機能に対して責任があり、これは、米国特許出願番号第１１／３２４，０２３号に説明されている。シリアルインターフェースおよび制御論理ブロック３０８の例示的な機能は、装置識別番号を設定すること、次の直列に接続されたメモリ装置へデータを渡すこと、ならびに、受け取られたコマンドをデコードしネイティブ動作を実行することを含む。この回路は、コマンドを直列に受け取るように構成され、かつ、コア回路を制御する特有の既存のネイティブコマンドに加えて、メモリ装置のシリアル動作に特有の付加的なコマンドを含むよう構成され得る。メモリ装置が直列に接続されたとき、コマンドセットは、メモリコントローラによって使用可能な特徴を実行するように拡張されることができる。例えば、状態レジスタ情報は、メモリ装置の状態を評価ために要求され得る。
【００４２】
それゆえ、図３Ａおよび図３Ｃのシリアルメモリ装置は、各々がより大きなシステムのために種々の利点を提供する複数のメモリ装置のタイプの混合を含むことができる。これらの構成の更なる詳細は、共同で所有された米国特許出願番号第１１／７７１，０２３号、発明の名称『混合タイプの直列に相互接続されたメモリ装置のアドレス割当ておよびタイプ認識』（ADDRESS ASSIGNMENT AND TYPE RECOGNITION OF SERIALLY INTERCONNECTED MEMORY DEVICES OF MEXIED TYPE）と、
共同で所有された米国特許出願番号第１１／７７１，２４１号、発明の名称『混合タイプのメモリ装置を動作するシステムおよびその方法』（SYSTEM AND METHOD OF OPERATING MEMORY DEVICES OF MIXED TYPE）に開示され、これらの内容は、参照としてここに含まれる。例えば、高速のＤＲＡＭメモリは、動作をキャッシュするため使用されることができ、他方で、不揮発性のフラッシュメモリは、低電力の大量データストレージのために使用されることができる。使用されるメモリ装置のタイプに関わらず、各々のメモリ装置は、コマンドで動作するよう個々にアドレス可能であり、シリアルインターフェースおよび制御論理ブロック３０８が予め決定されたプロトコルによるコマンドを受け取るように構成されるからである。１つの実施例によると、前述のクロックモード構成回路は、シリアルインターフェースおよび制御論理ブロック３０８内で実行される。
【００４３】
図５は、１つの実施例によるクロックモード構成回路を例示するブロック図であり、これは、構成可能な入力／出力バッファの例によって使用されるべき信号を発生する。クロックモード構成回路と構成可能な入力バッファの双方が、前述のシリアルインターフェースおよび制御論理ブロック３０８で使用されることができる。クロックモード構成回路は、モードセッター４００と、クロックスイッチ回路４０２を含む。モードセッター４００は、基準電圧ＶＲＥＦの電圧レベルに応答して高論理レベルまたは低論理レベルのいずれかを有するモード信号ＭＯＤＥを発生する。前述したように、ＶＲＥＦは、メモリ装置によって使用され、ＨＳＴＬ信号送信フォーマットを使用するときのように、高速入力信号の論理レベルを決定する。本実施例では、ＶＲＥＦは、例えばＨＳＴＬ信号送信のためのＶＤＤ／２のような、高い電圧供給レベルと低い電圧供給レベルの間の予め決められた電圧レベルに設定される。もし、ＬＶＴＴＬ信号送信フォーマットを使用するときのように、より低速な入力信号が使用され得るならば、ＶＲＥＦ電圧は必要とされず、ＶＲＥＦピンは、供給電圧レベルであるＶＤＤかＶＳＳのいずれかに接続され得る。この点から、ＨＳＴＬおよびＬＶＴＴＬ信号送信フォーマットは、本実施例の動作を説明するために使用され、メモリ装置がＬＶＴＴＬ信号を受け取ることができるとき、ＶＲＥＦは、ＶＳＳに設定される。クロックスイッチ回路４０２は、モードセッター４００により提供されたモード信号ＭＯＤＥに応答して、並列クロック信号またはソース同期直列クロック信号の１つに基づく内部クロック信号の発生をイネーブルする責任がある。クロックスイッチ回路４０２の構成のさらなる説明は、後述される。
【００４４】
図５の構成可能な入力／出力バッファは、構成可能なデータ入力／出力バッファ４０４として実施され、それは、ＨＳＴＬもしくはＬＶＴＴＬ入力信号を感知し、受け取られた入力信号またはメモリ装置からの内部データを出力ポートＱｎへ渡す。構成可能なデータ入力／出力バッファ４０４は、選択された入力信号送信フォーマットに従い同期した動作を維持するため、クロックスイッチ回路４０２によって提供された内部で発生されたクロック信号を使用する。１つの構成可能な入力／出力バッファのみが図５で示されているが、当業者であれば、同様に入力信号ＤＳＩおよびＣＳＩのための１つの構成可能な入力／出力バッファが存在することを理解するであろう。
【００４５】
この例示的な実施例では、予め決められた電圧のＶＲＥＦは、典型的にＶＤＤ／２であり、シリアルクロックモード動作に対応し、他方、ＶＳＳ電圧レベルのＶＲＥＦは、並列クロックモード動作に対応する。すなわち、メモリシステムのアッセンブリ中に、もし、各々のメモリ装置が、図３Ａのようなクロック信号を直列に受け取るならば、ＶＲＥＦは、予め決められた電圧レベルに設定される。従って、ＨＳＴＬ信号送信フォーマットが使用されるであろう。他方、もし、各々のメモリ装置が、図３Ｃのようにクロック信号を並列に受け取るならば、ＶＲＥＦは、ＶＳＳに設定される。その場合は、ＬＶＴＴＬ信号送信フォーマットが代わりに使用されるであろう。それゆえ、ＶＲＥＦは、モードセッター４００によって感知され、信号ＭＯＤＥを、シリアルクロックモード動作に対応する第１の論理状態、または並列クロックモード動作に対応する第２の論理状態に設定させる。
【００４６】
ＭＯＤＥ信号の理解を持ってクロックスイッチ回路４０２に再び注目すると、クロックスイッチ回路４０２は、クロック入力バッファ４０６、クロック発生器４０８、およびクロック出力バッファ４１０を含む。クロック入力バッファ４０６は、クロック入力ポートＣＫおよびＣＫ＃に接続され、モード信号ＭＯＤＥの論理状態に応答して、２つの差分クロック入力ＣＫおよびＣＫ＃に基づくシングルエンドされたクロック信号か、個別にバッファされたＣＫおよびＣＫ＃のバージョンのいずれかを発生する。例えば、シングルエンドのクロック信号は、ＭＯＤＥが第１の論理状態にあるときに発生される。クロック発生器４０８は、シングルエンドされたクロック信号か、バッファされたＣＫとＣＫ＃のバージョンのいずれかを受け取り、内部動作のためと適切な出力タイミングを発生させるために使用される２つの内部クロック位相を提供する。内部クロック信号ＣＫＩおよびＣＫＩ＃は、メモリ装置の内部回路と構成可能な入力／出力バッファに分配される。クロック出力バッファ４１０は、内部クロック信号ＣＫＩおよびＣＫＩ＃を受け取り、ＭＯＤＥが第１の論理状態にあるとき、それらの信号をＣＫＯおよびＣＫＯ＃出力ポートを介して駆動する。ＭＯＤＥが、並列モード動作に対応する第２の論理状態にあるとき、シリアルクロックを次のメモリ装置へ提供する必要がないので、クロック出力バッファ４１０は、ディスエーブルされる。
【００４７】
構成可能なデータ入力／出力バッファ４０４は、データ入力バッファ４１２、データスイッチ４１４、およびデータ出力バッファ４１６を含む。データ入力バッファ４１２は、入力データＤｎと基準電圧ＶＲＥＦとを受け取り、これは、ＭＯＤＥが第１の論理レベルにあるときに使用される。バッファされた入力信号Ｄｉｎは、それからデータスイッチ４１４へ提供され、データスイッチ４１４は、Ｄｉｎか、メモリ装置からのネイティブなデータのいずれかを、データ出力バッファ４１６へ渡す。本例におけるネイティブデータは、偶数データＲＤ＿ｅおよび奇数データＲＤ＿ｏとを含む。なぜなら、データは、クロック信号の立ち上がりエッジと立ち下がりエッジの双方で提供されるからである。信号ＥＮ＿ｏおよびＥＮ＿ｅは、Ｄｉｎか、ＲＤ＿ｅおよびＲＤ＿ｏの双方のいずれかを選択してデータ出力バッファ４１６へ渡すために使用される。さらに、シリアルデータＤｎは、クロック信号の立ち上がりエッジと立ち下がりエッジの双方で提供されることに留意すべきである。どちらのデータを渡すかという選択は、メモリ装置によって受け取られたコマンドに依存する。いずれにしても、データは、内部クロック信号ＣＫＩおよびＣＫＩ＃に同期され、偶数データＤｏｕｔ＿ｅおよび奇数データＤｏｕｔ＿ｏとしてそれぞれデータ出力バッファへ送信される。データ出力バッファ４１６は、クロックに応答して、Ｄｏｕｔ＿ｅとＤｏｕｔ＿ｏのビットデータをインターリーブし、それをＱｎデータ出力ポートを介して駆動する。
【００４８】
図５のクロックモード構成回路によって提供された利点は、ＶＲＥＦが２つの異なる目的のために使用されるので、追加のパッケージピンが必要とされないことである。もし、各々のメモリ装置が個々にパッケージされるならば、パッケージの大きさは、必要とされるピンの数を減少することによって最小化される。当業者であれば、メモリシステムが一体化または集積化されたより小さなパッケージサイズは、必要とされるプリント回路基板の領域を最小化することを理解するであろう。これとは別に、図３Ａおよび図３Ｃで示されたシリアルメモリシステムのメモリ装置は、システムインパッケージ（ＳＩＰ）のように一緒にパッケージされることができる。繰り返すが、減少されたピンの数は、パッケージサイズを最小化する。ＶＲＥＦ入力ポートに接続されたモードセッター４００は、このような効果を提供する。さらなる利点は、詳しく後述するように、単一のメモリコンポーネントが、高い性能のソース同期クロック構成で、および低減された電力消費でのより低い性能の並列クロック構成で、正確に動作することができることである。
【００４９】
図６は、１つの実施例による、モードセッター４００の回路図である。モードセッター４００は、ＶＲＥＦの電圧レベルを感知し、信号ＭＯＤＥを第１の論理レベルか第２の論理レベルのいずれかに駆動する。この特定の例では、第１および第２の論理レベルは、それぞれＶＤＤおよびＶＳＳに対応することができる。モードセッター４００は、感知回路５００、ラッチ５０２、およびディジタル遅延回路５０４を含む。感知回路５００は、抵抗素子５０６、５０８、ＶＤＤとＶＳＳとの間に直列に接続された電力遮断装置５１０、およびコンパレータ５１２を含む。この例では、電力遮断装置５１０は、イネーブル信号ＥＮを受け取るゲート端子を有するｎチャンネルトランジスタとして実行される。抵抗素子５０６および５０８の共有の端子は、コンパレータ５１２の１つの入力へ接続され、コンパレータ５１２の第２の入力は、基準電圧ＶＲＥＦを受け取る。抵抗素子５０６および５０８は、基準電圧回路を形成する。抵抗素子５０６および５０８のレシオ（比率）は、検出されるべきＶＲＥＦの値に依存して設定され得る。例えば、もし、ＶＲＥＦの安定した電圧レベルがＶＤＤ／２であるならば、抵抗素子５０６は、３Ｒに設定され、他方、抵抗素子５０８は、Ｒに設定されることができる。従って、共有された端子“ｘ”は、おおよそＶＤＤ／４になるであろう。コンパレータ５１２は、あらゆる公知の回路によって実施されることができ、本例では、コンパレータ５１２は、イネーブル信号ＥＮを受け取る任意のイネーブル入力を含む。
【００５０】
ラッチ５０２は、公知の回路によって実施されることができ、本例では、ラッチ５０２は、任意にイネーブル信号ＥＮを受け取る。ラッチイネーブル入力がハイであるとき、Ｄ入力に現れる信号は、Ｑ出力に提供される。ラッチイネーブル入力がハイからローに遷移するとき、Ｄ入力の状態がラッチされ、出力Ｑに提供される。ディジタル遅延回路５０４は、カウンタ５１４、ＮＯＲ論理ゲート５１６、およびインバータ５１８を含む。カウンタ５１４は、ｎビットカウンタであり、ｎは、１よりも大きな整数であり、カウンタ５１４は、インバータ５１８の入力に接続された最上位ビット（ＭＳＢ）の出力のみを有する。カウンタは、リセットされ、つまり、ＲＳＴ＃が低論理レベルにあるときに、ＭＳＢ出力を含めたすべてのビットが０（ＶＳＳ）に設定される。ＭＳＢはまた、ＮＯＲ論理ゲート５１６の１つの入力に接続され、他方、他の入力は、クロック信号ＣＫを受け取る。それゆえ、リセットされたとき、本例ではＭＳＢはＶＳＳにある。ＲＳＴ＃が高論理レベルへに設定されて解放されたとき、カウンタは、クロックＣＫの各々の立ち上がりエッジもしくは立ち下がりエッジでカウントをインクリメントすることが許可される。ＭＳＢが１（ＶＤＤ）へ切り替えられたとき、電力遮断装置５１０は、インバータ５１８を介してオフされ、コンパレータ５１２は、電力を節約するためにオフされ、ＭＯＤＥ出力がラッチされ、そしてカウンタ５１４のクロック入力は、ＮＯＲゲートを介してディスエーブルされ、カウンタ５１４をフリーズさせる。カウンタによって提供された遅延の後に、ＭＯＤＥは、ＶＤＤかＶＳＳのいずれかに安定的に設定される。
【００５１】
モードセッター４００の動作は、図７のシーケンス図を参照して説明される。時間ｔ１では、ＲＳＴ＃は、ＶＤＤにあり、カウンタ５１４は、ＭＳＢをＶＤＤに駆動する。ＥＮは、それから、インバータ５１８によってＶＳＳに駆動され、これは、電力遮断装置５１０をオフさせ、ノード“ｘ”をＶＤＤへフロートさせる。回路がディスエーブルされる間にノード“ｘ”をＶＤＤにフロートさせることの利点は、ＶＲＥＦの値とは無関係に、コンパレータ５１２とラッチ５０２がイネーブルされたとき、ＭＯＤＥが即座にＶＳＳにデフォルトすることであり、これは、ノード“ｘ”が常にＶＲＥＦよりも大きいためである。これは、即座に、メモリ装置を並列クロックモードの動作に設定し、通常のメモリ動作が遅延なしで開始されることができる。時間ｔ２では、ＲＳＴ＃は、ＶＳＳにパルスされ、ＭＳＢをＶＳＳにリセットする。ＲＳＴ＃がハイに戻りカウンタ５１４を解放し、クロック信号ＣＫの所定の数のエッジをカウントさせ、たとえもしＲＳＴ＃の低レベルのパルスが短くとも、ＶＲＥＦピンのレベルを落ち着かせかつそれを正確に決定ために十分な時間を回路のアナログ部分に与える。ＭＳＢがＶＳＳに降下するとき、ＥＮは、インバータによってＶＤＤに駆動され、抵抗分割器、コンパレータ５１２、およびラッチ５０２をイネーブルし、ＶＲＥＦピンのレベルを評価し、動作のＭＯＤＥを決定する。ノード“ｘ”は、現在ＶＤＤにフロート（変動）しているので、イネーブルされたコンパレータ５１２は、低論理出力を駆動し、これは、ラッチ５０２に送信され、ＭＯＤＥを低論理レベルへ設定する。
【００５２】
本例では、ＶＲＥＦはおおよそＶＤＤ／２であるように構成され、かつ抵抗素子５０６／５０８のレシオは３Ｒ／Ｒに構成されると仮定される。回路がイネーブルされている間、ノード“ｘ”の電圧は、それ故、おおよそＶＤＤ／４のレベルへ落ち着くであろう。最終的に、ノード“ｘ”の電圧は、図７の時間ｔ３で示すように、安定したＶＤＤ／４のレベルに固定されるであろう。もし、ＶＲＥＦがＶＳＳに設定されたならば、コンパレータ５１２には変化は生じず、ＭＯＤＥをＶＳＳに維持する。他方、もし、ＶＲＥＦがＶＤＤ／２に設定された場合には、コンパレータ５１２は、その出力をＶＤＤに駆動し、これは、時間ｔ３のあたりで、ラッチ５０２にＭＯＤＥをＶＤＤへ駆動させる。最終的に、カウンタ５１４は、時間ｔ４でＭＳＢをＶＤＤにセットし、ＥＮをＶＳＳに駆動する。ＶＤＤにあるＭＳＢは、ＮＯＲ論理ゲート５１６に低論理レベル信号を出力させ、カウンタ５１４によるカウントを効果的に終了させ、これにより、カウンタ５１４を“フリーズ”させる。ＥＮがＶＳＳへ一旦下降すると、電力遮断装置５１０がターンオフされ、ノード“ｘ”は、最終的にＶＤＤへフロートする。しかしながら、ＶＳＳにあるＥＮは、ここでコンパレータ５１２をディスエーブルし、ラッチ５０２は、Ｄ入力上のあらゆる変化する出力信号をラッチすることを妨げられる。それゆえ、電力は、感知回路５００をオフすることによってセーブされる。ソース同期モードの動作では、通常のメモリ動作は、ＰＬＬもしくはＤＬＬの同期の後にのみ開始することができる。この時間は、ノード“ｘ”の電圧が同期化の期間中に正確な値に落ち着くので、浪費されない。
【００５３】
それゆえ、ＭＳＢをＶＤＤへ切り替えるためのカウンタ５１４の時間に対応する時間遅延は、ノード“ｘ”とＶＲＥＦがコンパレータ５１２によって感知されるために安定化されることを保証するには、十分に長い。一例ではあるが、１ｍｓの時間遅延は、ディジタル遅延回路５０４によって提供される十分な時間遅延であることができる。従って、ＭＳＢがＶＤＤに切り替えられた後に電力遮断装置５１０をオフすることによって、ＶＤＤから抵抗素子５０６および５０８を介してＶＳＳに至るまでの電流通路は遮断され、これにより、メモリ装置の動作中に電力を保存する。この時間遅延は、与えられるクロック周波数とカウンタ５１４のビット数に基づき選択することができる。
【００５４】
図８Ａは、図５のクロックスイッチ回路４０２および構成可能なデータ入力／出力バッファ４０４の回路例である。双方の回路は、構成可能な入力回路として言及されることでき、なぜなら、１つは、入力クロックを受け取り、もう１つは、少なくとも１つの入力データポートから入力データを受け取るからである。クロックスイッチ回路４０２は、モード信号ＭＯＤＥの論理状態に応答して、並列もしくはシリアルのクロックモードで動作するように構成することができ、他方、構成可能なデータ入力／出力バッファ４０４は、ＭＯＤＥの論理状態に応答して、ＨＳＴＬまたはＬＶＴＴＬのいずれかの信号送信フォーマットで入力データを受け取るように構成することができる。Ｄｎ入力がメモリコントローラから書き込みデータとコマンドの双方を受け取ることができることを留意すべきである。図８Ａの回路図の簡略化のため、コマンドデータパスおよび入力書き込みデータパスは示されていない。図８Ａにある同一の参照番号は、概して図５で説明されている。
【００５５】
クロックスイッチ回路４０２の詳細は、次のようである。クロック入力バッファ４０６は、クロック入力ポートＣＫＩおよびＣＫＩ＃から相補クロック信号を受け取るコンパレータ７００と、クロック入力ポートＣＫＩからクロック信号を受け取る第１のバッファ回路７０２と、クロック入力ポートＣＫＩ＃から相補的なクロック信号を受け取る第２のバッファ回路７０４とを含む。コンパレータ７００は、ＭＯＤＥの１つの状態によってイネーブルされ、他方、第１および第２のバッファ７０２、７０４の双方は、ＭＯＤＥの反対の状態によってイネーブルにされる。従って、コンパレータ７００とバッファ７０２および７０４のうちの１つだけが、ＭＯＤＥのいずれかの信号論理状態でアクティブされるであろう。しかしながら、コンパレータ７００とバッファ７０２および７０４との出力は、クロック発生器４０８に並列に結合されている。ここに述べられた実施例では、モードセッター４００は、ＭＯＤＥを、シリアルクロックモードの動作に対応する第１の論理状態に、ならびに、並列クロックモードの動作に対応する第２の論理状態にセットし、第１の論理状態のＭＯＤＥは、コンパレータ７００をイネーブルする。従って、第２の論理状態のＭＯＤＥは、第１および第２のバッファ７０２、７０４をイネーブルにする。
【００５６】
クロック発生器４０８は、ＭＯＤＥが第１の論理状態にあるときイネーブルされる位相同期回路（ＰＬＬ）７０６を含む。イネーブルされたとき、ＰＬＬ回路７０６は、ＲＥＦ入力で受け取られたクロック信号に対して、９０度、１８０度、２７０度および３６０度だけシフトされたクロック出力を発生し、ＲＥＦ入力は、コンパレータ７００の出力に接続される。これらのシフトされたクロック出力は、９０、１８０、２７０、３６０とラベルされた端子から提供される。シリアルクロックモードの動作では、受け取られた入力クロックの遷移および受け取られた入力データの遷移は同時に起こる。ＰＬＬ回路７０６は、信頼性のあるデータ捕捉のため、内部クロック信号のエッジを入力データ有効ウィンドー内に置くために使用される。フィードバック入力ＦＢは、３６０度シフトされたクロック出力を受け取り、クロック信号のロックを容易にする。当業者であれば、ＰＬＬ回路の動作に精通し、かつクロックはいくつかのクロックサイクルの後にロックされ安定した動作を保証するに精通しているであろう。ＰＬＬの代わりに、遅延ロックループ（ＤＬＬ）回路が、ＰＬＬ回路７０６の代わりに使用されることができる。ＰＬＬおよびＤＬＬは、両方とも、クロックシンセサイザの例であり、ここに開示された実施例で使用することができる。９０度および２７０度のクロック出力は、２−１のマルチプレクサ７０８および７１０の第１の入力に提供され、両マルチプレクサは、ＭＯＤＥによって制御される。マルチプレクサ７０８および７１０の第２の入力は、バッファ７０２とバッファ７０４の出力をそれぞれ受け取る。並列クロックモードの動作では、受け取られた入力クロックの遷移は、入力データ有効ウィンドー内にあり、その結果、位相シフトされたクロックは全く要求されない。それゆえ、マルチプレクサ７０８と７０８は、集合的にスイッチ回路を形成し、ＭＯＤＥに応答して、ＰＬＬ回路７０６からの９０度と２７０度のクロック出力と、バッファ７０２および７０４からのバッファされたクロック信号とのうちの１つを選択的に通過させる。本実施例では、ＭＯＤＥが第１の論理レベルにあるとき、ＰＬＬ回路７０６は、イネーブルされ、マルチプレクサ７０８および７１０は、内部クロック信号ＣＫおよびＣＫ＃として、９０度および２７０度のクロック出力を通過させるように制御される。他方、ＭＯＤＥが第２の論理レベルにあるとき、ＰＬＬ回路７０６は、ディスエーブルされ、マルチプレクサ７０８および７１０は、内部クロック信号ＣＫおよびＣＫ＃として、バッファ７０２および７０４からのクロック信号を通過させるように制御される。従って、使用されていないＰＬＬをターンオフすることは、消費電力を減少させる。
【００５７】
図８Ａには明確に示されていないが、相補的な内部クロック信号ＣＫおよびＣＫ＃は、メモリ装置内の他の回路へ分配される。クロック発生器４０８の任意の特徴は、マルチプレクサ７１２および７１４を含む位相選択回路である。マルチプレクサ７１２および７１４の第１の入力は、内部クロック信号ＣＫ＃およびＣＫをそれぞれ受け取り、他方、第２の入力は、ＰＬＬ回路７０６から３６０度と１８０度のクロック出力を受け取る。マルチプレクサ７１２と７１４との双方は、信号ＰＨＡＳＥによって制御され、信号ＰＨＡＳＥは、メモリ装置のコマンドデコーダによって提供される。位相選択回路の目的は、出力ポートＱｎに提供される出力データとともに、出力ポートＣＫＯおよびＣＫＯ＃に提供される出力クロック信号を集めることである。直列に接続されたメモリシステムでは、この特徴は、システムの最後のメモリ装置内でイネーブルされる。この利点は、リング内の最後のメモリ装置からデータを確実に受け取るためＰＬＬもしくはＤＬＬを必要としないので、メモリコントローラの設計が単純化され得ることである。さらに、メモリシステムのこの特徴の適用の詳細は後述される。クロック出力バッファ４１０は、１対のドライバ７１６および７１８を含み、マルチプレクサ７１２および７１４によって提供されたクロック信号を出力ポートＣＫＯおよびＣＫＯ＃に駆動する。ＭＯＤＥが、例えば、シリアルクロックモードを表す第１の論理レベルにあるとき、ドライバ７１６と７１８の両方は、ＭＯＤＥによってイネーブルされる。
【００５８】
それゆえ、ＭＯＤＥに応答して、クロックスイッチ回路４０２は、直列に提供されたソース同期クロック信号、または並列クロック信号に対応する内部クロック信号を発生するよう構成される。メモリ装置は、高速のソース同期クロック信号に応答して高速で動作するため、このモードは、高速モード動作として言及され得る。他方、並列クロック信号は、ソース同期クロックよりも低い周波数であるため、このモードは、低電力モード動作として言及され、コンパレータ７００、ＰＬＬ７０６、およびドライバ７１６と７１８のような回路がオフされ、かつより低い周波数動作は、メモリ装置が高周波数で動作するときに比べて、全体の電力消費を減少させる。どちらの動作のモードにおいても、内部クロック信号ＣＫおよびＣＫ＃は、データ入力バッファ４１２、データスイッチ４１４およびデータ出力バッファ４１６から成る構成可能なデータ入力／出力バッファのようなメモリ装置の他の回路による使用のために発生される。
【００５９】
データ入力バッファ４１２は、コンパレータ７２０、バッファ回路７２２、およびデータ入力セレクタ７２４を含み、データ入力セレクタ７２４は、２−１のマルチプレクサとして実施される。コンパレータ７２０は、入力ポートＤｎに接続された１つの入力と、基準電圧入力ポートＶＲＥＦに接続された第２の入力とを有する。バッファ回路７２２もまた入力ポートＤｎに接続される。コンパレータ７２０は、ＶＲＥＦに対するＤｎの電圧レベルに対応する論理出力を発生し、他方、バッファ回路７２２は、それが受け取るものに対応する論理レベルを駆動する。すべての３つの回路は、ＭＯＤＥによって制御され、ここで述べられた例では、第１の論理レベルのＭＯＤＥは、高速モードの動作に対応し、コンパレータ７２０がイネーブルされ、バッファ７２２がディスエーブルされ、そしてデータ入力セレクタ７２４がコンパレータ７２０の出力を通過させるように制御される。データ入力セレクタ７２４の出力は、以下、Ｄｉｎとして参照される。
【００６０】
本実施例のメモリ装置は、互いに直列に接続されるので、Ｄｎ入力ポートに到来する外部データは、メモリ装置を介して、指定されたもしくはアドレスされたメモリ装置へ選択的に転送または通過され得る。しかしながら、各々のメモリ装置は、転送されるべきローカルリードデータを、介在するメモリ装置を介してメモリコントローラへに提供することもできる。データスイッチ４１４の目的は、外部のＤｎデータか、ローカルリードデータのいずれかを、出力ポートＱｎに選択的に通過させることである。データスイッチ４１４は、外部データ入力ラッチ７２６と７２８、データ出力セレクタ７３０と７３２、および出力ラッチ７３４と７３６を含む。本実施例では、データは、内部クロックＣＫの両エッジでラッチされる。それゆえ、ラッチ７２６と７２８は、ＣＫとＣＫ＃をそれぞれ受け取る。データ出力セレクタ７３０は、選択信号ＥＮ＿ｅに応答して、データ入力ラッチ７２６からのラッチされた外部データまたはローカル偶数リードデータＲＤ＿ｅのうちの１つを通過させる。同様に、データ出力セレクタ７３２は、選択信号ＥＮ＿ｏに応答して、データ入力ラッチ７２８からのラッチされた外部データまたはローカル奇数リードデータＲＤ＿ｏのうちの１つを通過させる。セレクト信号ＥＮ＿ｅとＥＮ＿ｏは、メモリ装置のコマンドデコーダによって提供される。
【００６１】
データ出力ラッチ７３４と７３６は、内部クロック信号ＣＫ＃およびＣＫのアクティブなエッジに応答して、出力セレクタ７３０および７３２の出力をそれぞれラッチする。データスイッチ４１４の動作は、ダブルデータレート動作に精通した当業者によって十分に理解される。データ出力バッファ４１６は、２−１のマルチプレクサとして実施されるデータ出力セレクタ７３８と、ドライバ７４０とを含む。データ出力セレクタ７３８は、ＣＫに応答して、データ出力ラッチ７３４および７３６の出力を交互に通過させ、これは、次いでドライバ７４０によって出力ポートＱｎに提供される。要約すると、ＭＯＤＥが設定されたとき、データ入力バッファ４１２は、対応するデータ信号フォーマットを受け取るように自動的に構成され、適切な内部クロック信号が、データスイッチ４１４とデータ出力バッファ４１６による使用のためにクロックスイッチ回路４０２によって自動的に発生される。
【００６２】
それゆえ、メモリコントローラを有するリングトポロジーで直列に接続された同一のメモリ装置は、図３Ａおよび図３Ｃに示されるように、データ信号電圧レベルを感知するために使用される基準電圧に応答して、並列クロックか直列のソース同期クロックのいずれかを受け取るよう構成されることができる。さらに、データ入力回路は、並列クロックとソース同期クロックに対応する信号送信フォーマットを有するデータ信号を受け取るように自動的に構成される。図に示されていないが、出力バッファの駆動強度もまた、ＭＯＤＥの設定に基づき構成されることができ、マルチドロップバスとポイントツーポイントのリングトポロジーにおける性能と電力を最適化する。
【００６３】
前述したように、各々のメモリ装置は、図８Ａに示されたマルチプレクサ７１２および７１４を含む任意の位相選択回路を含むことができる。例えば、図３Ａのメモリシステムによる使用では、最後のメモリ装置１１０のみが、ＰＬＬ７０６からの１８０度および３６０度のクロック出力を通過させる論理レベルに設定されたＰＨＡＳＥを有するであろう。例えば、リング内の最後のメモリ装置を除くすべてのメモリ装置は、９０度および２７０度のクロックを出力し、それらのクロックは、出力データの遷移を発生させるために使用される同一のクロックである。それゆえ、出力クロックエッジおよび出力データエッジは同時に起こり、かつ次のメモリ装置の入力サンプリング段階と完全に互換性がある。もし、コントローラが、入力クロックエッジを入力データ有効ウィンドーの中間にシフトさせるためのＰＬＬもしくはＤＬＬを有していないならば、ＰＨＡＳＥビットは、データ有効ウィンドーの中間にすでに位置された出力クロック遷移を提供するよう設定されることができ、その結果、コントローラは、受け取られたクロック信号で受け取られたデータを直接的にサンプルすることができる。本実施例では、これらは、１８０度および３６０度のクロック出力であろう。信号ＰＨＡＳＥは、メモリ装置によって受け取られたコマンドからシングルビットレジスタにロードすることによって設定され得る。これは、メモリシステムのパワーアップシーケンスの間に設定されるだろうし、これは、各メモリ装置にアドレスを割当てるアルゴリズムを実行するメモリコントローラ２０２で開始するであろう。このようなアルゴリズムは、前述の共有の米国特許出願において開示された、メモリシステム内のメモリ装置のためにＩＤ番号を発生するものを含む。
【００６４】
ＩＤ番号の割当て中に、すべてのメモリ装置は、同時に生じるクロックとデータのエッジを出力するように設定されたＰＨＡＳＥビットを有する。例えば、本実施例では、これは、ＰＨＡＳＥのデフォルト状態に対応することができ、その状態は、９０度および１８０度のクロックが出力である。もし、メモリコントローラがＰＬＬもしくはＤＬＬを持たないならば、最後のメモリ装置のＰＨＡＳＥが適切にプログラムされるまで、適切にデータを受け取ることができないであろう。しかしながら、それらの装置アドレスが割当てられるまで、装置は、データ遷移を全く出力しないので、メモリコントローラは、最後のメモリ装置が装置アドレスでプログラムされたことの指示として、データ入力上の遷移を認識する。一旦、システム内の最後のメモリ装置がメモリコントローラによって認識されると、ＰＨＡＳＥのデフォルト状態を１８０度および３６０度のクロック出力を通過させる状態に変更する前述のシングルビットレジスタを設定するためにコマンドが発行される。この設定が効果を生じた後に、リングの完全なコミュニケーションが生じ得る。
【００６５】
図８Ｂは、図８Ａの回路の動作を示すタイミング図である。特に、図８Ｂのタイミング図は、ＣＫＩおよびＣＫＩ＃のクロック遷移の連続的なシーケンス中のＭＯＤＥとＰＨＡＳＥの種々の設定に応答して内部で発生されたクロック信号を示す。同時に、Ｑｎ出力ポート上の仮想データが示され、ＭＯＤＥとＰＨＡＳＥの異なる論理レベルに応答して、出力データ有効ウィンドーに対するタイミングの差を対比させている。このタイミング図は、図８Ａの回路の動作の単なる例示である。当業者であれば、データは、実際の使用中に、ＭＯＤＥおよびＰＨＡＳＥの遷移に近似して提供されないことを理解するであろう。ＭＯＤＥおよびＰＨＡＳＥの動的な遷移は、メモリシステムの初期化もしくはリセット期間中に実行されるであろう。図８Ｂは、ＭＯＤＥ、ＰＨＡＳＥ、ＣＫＩおよびＣＫＩ＃、クロックシンセサイザからの内部で発生された９０度、１８０度、２７０度、３６０度のクロック信号、ＣＫおよびＣＫ＃、ＣＫＯおよびＣＫＯ＃のトレースを含む。
【００６６】
時間ｔ１とｔ２の間の時間期間において、ＭＯＤＥが低論理レベルにあるとき、回路は、並列クロックモードで動作している。ＭＯＤＥは低論理レベルにあるので、ＰＬＬ回路７０６はオフされ、９０度、１８０度、２７０度および３６０度のクロック出力は低論理レベルに設定される結果となる。それゆえ、内部クロックＣＫとＣＫ＃は、それぞれＣＫＩとＣＫＩ＃のバッファされたバージョンである。図８Ａで示された回路を使用したとき、入力Ｄｎ（図示しない）とＱｎとの間のデータ転送動作は、ラッチ動作がＣＫＩとＣＫＩ＃に直接応答する代わりにＣＫおよびＣＫ＃に応答してことを除き、図３Ｄで示されたのと同じシーケンスに従う。低論理レベルのＭＯＤＥによって、クロック出力バッファ４１０は、ディスエーブルされ、低論理レベルのＣＫＯおよびＣＫＯ＃を維持する。
【００６７】
時間ｔ２とｔ４間の時間期間において、ＭＯＤＥが高論理レベルにあるとき、回路はシリアルクロックモードで動作している。ＭＯＤＥは、高論理レベルにあるので、ＰＬＬ回路７０６は、ターンオンされ、９０度、１８０度、２７０度および３６０度のクロック出力を発生させる。現在のタイミング図は、モードリセットとＰＬＬロッキングは即座であると仮定する。高論理レベルのＭＯＤＥで、内部クロックＣＫおよびＣＫ＃は、９０度および２７０度のクロック出力に対応し、クロック出力バッファ４１０は、イネーブルされ、ＣＫＯおよびＣＫＯ＃をＣＫおよびＣＫ＃クロックで駆動する。図８Ａで示された回路を使用したとき、入力Ｄｎ（図示しない）とＱｎとの間のデータ転送動作は、ラッチ動作が、９０度および２７０度のクロック出力に直接応答するのではなく、その代わりにＣＫおよびＣＫ＃に応答することを除き、図３Ｂで表されたものと同じシーケンスに従う。
【００６８】
時間ｔ３で、ＰＨＡＳＥは、高論理レベルになるが、実際の使用では、ＰＨＡＳＥは、メモリ動作の通常動作の前に、高論理レベルか低論理レベルのいずれかに設定される。図８Ｂに示された遷移は、ＰＨＡＳＥの異なる論理レベル間で、Ｑｎの出力データに対するＣＫＯおよびＣＫＯ＃の立ち上がりエッジと立ち下がりエッジ間の関係を単に対比するものである。高論理レベルに設定されたＰＨＡＳＥで、マルチプレクサ７１２および７１４は、１８０度および３６０度のクロック出力をクロック出力バッファ４１０に渡す。従って、ＣＫＯおよびＣＫＯ＃は、１８０度および３６０度のクロック出力に対応し、これによりデータ有効ウィンドー内にクロックエッジが集められる。
【００６９】
図３Ａおよび図３Ｃのシステムの実施例は静的であり、すなわち、一旦、使用のために製造され、またはアッセンブリされると、それらは、変更されることができない。他の実施例によると、メモリシステムは、メモリ装置が並列クロックもしくは直列のソース同期クロックのいずれかを受け取るように動的に変更されることができる。図９は、動的に構成可能なシリアルメモリ装置の実施例であり、ここでは、メモリコントローラは、並列クロックとソース同期クロックの双方とクロックのタイプに対応する信号送信フォーマットのデータ信号を提供する。メモリ装置は、並列クロック信号とソース同期のクロック信号の双方を受け取るためのマイナーな変更を有する、図８Ａで表されたものと同一の回路を含む。
【００７０】
図９では、構成可能なシリアルメモリシステム８００は、メモリコントローラ８０２と、４つの動的にクロックを構成可能なメモリ装置８０４，８０６、８０８および８１０とを含む。メモリコントローラ８０２は、メモリコントローラ１０２や２０２と同一の制御信号およびデータ信号を提供するが、ここでは、メモリコントローラ８０２は、クロック出力ポートＣＫ１およびＣＫ１＃を介して並列の相補的なクロックと、クロック出力ポートＣＫ２およびＣＫ２＃を介して相補的なソース同期クロックとを提供する。メモリコントローラ８０２はさらに、Ｑｎ、ＣＳＯおよびＤＳＯ出力ポートを介して、並列クロックに対応する信号送信フォーマットおよびソース同期クロックに対応するもう１つの信号送信フォーマットのデータとストローブ信号を動的に提供するように構成される。例えば、ＬＶＴＴＬ信号送信は、並列クロックで使用されることができ、他方、ＨＳＴＬ信号送信は、ソース同期クロックで使用されることができる。メモリコントローラ８０２はさらに、最後のメモリ装置からソース同期クロックを受け取るためのシリアルクロック入力ポートＣＫＩとＣＫＩ＃とを含む。各々のメモリ装置は、各々が並列入力クロックポートＣＫ１およびＣＫ１＃と、直列入力クロックポートＣＫＩおよびＣＫＩ＃を含むことを除き、図３Ａおよび図３Ｃに示されたメモリ装置と同様に構成される。ＶＲＥＦのレベルに従って、各々のメモリ装置は、並列クロックかソース同期クロックかのいずれかを選択的に使用する。
【００７１】
図１０は、もう１つの実施例によるクロックスイッチ回路４０２の詳細を示す図である。このクロックスイッチ回路は、図８Ａで示されたクロックスイッチ回路に対する変更を示しており、同一の構成は、同一の参照番号を共有する。図８Ａの実施例との唯一の違いは、クロック入力バッファ４０６が、図８Ａのコンパレータ７００、第１のバッファ回路７０２および第２のバッファ回路７０４を差し替えるコンパレータ９００、第１のバッファ回路９０２、および第２のバッファ回路９０４を含むことである。コンパレータ９００は、相補的なソース同期クロック信号を受け取るように向けられたクロック入力ポートＣＫＩおよびＣＫＩ＃に接続された入力を有する。第１のバッファ回路９０２および第２のバッファ回路９０４は、相補的な並列クロック信号を受け取るように向けられたクロック入力ポートＣＫ１＃およびＣＫ１に接続される。各々のメモリ装置は、並列クロックとソース同期クロックの双方に同時に物理的に接続されることができる。ＶＲＥＦの電圧レベルは、どのクロック入力が使用されるべきかを決定する。図９および図１０のメモリシステムの実施例では、ＶＲＥＦは、メモリコントローラによって制御されることができ、あるいは、予め決められた電圧レベルかいずれかの供給電圧にＶＲＥＦを駆動するために制御可能である、メモリコントローラから分離された適切な回路によって制御されることができる。それゆえ、図９および図１０に例示されたメモリシステムは、動的にスイッチされ、高速動作のためのソース同期クロック、または低電力消費動作が望まれる並列クロックで動作される。
【００７２】
図１１は、動作モードを設定するための、図３Ａ、図３Ｃおよび図９で示されたメモリシステムのメモリコントローラとメモリ装置の双方によって実行される概略的なアルゴリズムを要約するフローチャートである。当該方法は、メモリシステムがパワーアップされるか、リセット信号ＲＳＴ＃をアサートすることによりリセットされる、ステップ１０００で始まる。ステップ１００２で、メモリコントローラは、装置ＩＤ番号をメモリシステム内の各メモリ装置へ割当てるためのアルゴリズムであるような、スタートアップアルゴリズムを実行する。パワーアップもしくはリセットで、ＶＲＥＦは、電力供給電圧か、予め決められた電圧レベルに設定される。当業者であれば、他のスタートアップアルゴリズムがメモリコントローラおよびメモリ装置自身によって実行されることが可能であることを理解されよう。各メモリ装置は、それからステップ１００４で、図８Ａで示されたクロック入力バッファ４０６のような各クロック入力バッファを介してＶＲＥＦのレベルを感知する。次いで、ステップ１００６で、ＶＲＥＦのレベルが決定され、もし、それが基準電圧でない場合には、それはＶＤＤかＶＳＳの電圧供給のいずれかであるべきであり、ＭＯＤＥは、ステップ１００８で第１の論理レベルに設定される。そうでなければ、ＶＲＥＦは、予め決められた基準電圧レベルであり、ＭＯＤＥは、ステップ１０１０で第２の論理レベルに設定される。
【００７３】
ＭＯＤＥが一旦設定されると、すべてのメモリ装置は、ステップ１０１２で、
クロックスイッチ回路４０２および構成可能なデータ入力／出力バッファ４０４のようなクロックスイッチ回路および構成可能なデータ入力／出力バッファを、前述した方法で自動的に構成する。メモリ装置が、ＭＯＤＥに対応するクロックおよびデータ信号を受け取るように構成されると、任意のステップとして、メモリコントローラは、最後のメモリ装置のＰＨＡＳＥを、デフォルト値からアクティブレベルに切替えるコマンドを発することができる。図８Ａを参照すると、メモリ装置のスタートアップもしくはリセット時のＰＨＡＳＥのデフォルト値は、ＣＫＩおよびＣＫＩ＃を通過させるような低論理レベルであることができ、他方、アクティブ値は、ＰＬＬ７０６の１８０度および３６０度のクロック出力を送るためのＶＤＤであることができる。
【００７４】
前述のいくつかの実施例は、シリアルメモリ装置に対するものであるが、それらは、並列または直列に提供されたクロックで動作するあらゆる半導体装置に適用することができる。
【００７５】
上記の記載では、説明の目的のため、多数の詳細が発明の実施例の完全な理解を提供するために述べられている。しかしながら、当業者には、発明の特定の実施例の代わりに、発明の実施例を実施するためにすべての詳細の説明が必要でないことは明らかであろう。いくつかの例では、周知の電気的構成および回路が、本発明をあいまいにしないようにブロック図で示されている。例えば、具体的な詳細は、ここで述べられた発明の実施例が、ソフトフェアルーチン、ハードウェア回路、ファームウェア、もしくはそれらの組合せとして実施されるかどうかに関しては提供されるものではない。
【００７６】
説明された実施例の適応および修正を成し得ることができる。それゆえ、上記の実施例は、例示的なものであり、限定的なものではないとみなされる。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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