(57)【特許請求の範囲】
【請求項１】
同一半導体基板上の異なる領域に、
少なくとも第一導電型のサブコレクタ層とコレクタ層と第二導電型のベース層と第一導電型のエミッタ層とコレクタ電極とベース電極とエミッタ電極とを備えたヘテロ接合バイポーラトランジスタと、
第一導電型のキャリアを蓄積するチャネル層とキャップ層とゲート電極と前記キャップ層上に形成された一対のオーミック電極とを備えた電界効果トランジスタとが形成された半導体装置であって、
前記へテロ接合バイポーラトランジスタにおいては、前記サブコレクタ層が複数の第一導電型の半導体層の積層構造からなり、かつ、前記サブコレクタ層は前記コレクタ層よりも形成面積が大きく、前記サブコレクタ層において前記コレクタ層より張り出した部分上に前記コレクタ電極が形成されており、
前記電界効果トランジスタにおいては、前記へテロ接合バイポーラトランジスタの前記サブコレクタ層をなす前記複数の第一導電型の半導体層のうち前記半導体基板側の少なくとも１層の半導体層が、前記キャップ層の少なくとも一部の層を兼ねており、
前記へテロ接合バイポーラトランジスタは、前記サブコレクタ層内にエッチングストッパ層を備え、
前記へテロ接合バイポーラトランジスタの前記サブコレクタ層の総膜厚が５００ｎｍ以上であり、前記電界効果トランジスタの前記キャップ層の総膜厚が５０ｎｍ以上３００ｎｍ以下である半導体装置。
【請求項２】
前記へテロ接合バイポーラトランジスタの前記サブコレクタ層の総膜厚が８００ｎｍ以上である請求項１に記載の半導体装置。
【請求項３】
前記電界効果トランジスタの前記キャップ層の総膜厚が５０ｎｍ以上２００ｎｍ以下である請求項１又は２に記載の半導体装置。
【請求項４】
前記へテロ接合バイポーラトランジスタの前記サブコレクタ層は、前記電界効果トランジスタの前記キャップ層の少なくとも一部の層を兼ねた下部サブコレクタ層と、前記エッチングストッパ層と、前記キャップ層の少なくとも一部の層を兼ねていない上部サブコレクタ層との積層構造である請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記上部サブコレクタ層の膜厚が前記下部サブコレクタ層の膜厚より厚い請求項４に記載の半導体装置。
【請求項６】
前記へテロ接合バイポーラトランジスタの前記サブコレクタ層において、
前記エッチングストッパ層は第一導電型不純物が添加されたＩｎＧａＰ層であり、
前記サブコレクタ層の他の半導体層は第一導電型不純物が添加されたＧａＡｓ層である請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記へテロ接合バイポーラトランジスタの前記サブコレクタ層において、
前記エッチングストッパ層の第一導電型不純物濃度は、前記サブコレクタ層の他の半導体層の第一導電型不純物濃度と同じかそれ以上である請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記サブコレクタ層に添加された第一導電型不純物の平均濃度が、２．０×１０１８ｃｍ−３以上である請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
前記へテロ接合バイポーラトランジスタは、前記サブコレクタ層と前記コレクタ層との間にエッチングストッパ層を備えた請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
前記サブコレクタ層と前記コレクタ層との間に備えられた前記エッチングストッパ層は、第一導電型不純物が添加された又は不純物が添加されていないＩｎＧａＰ層である請求項９記載の半導体装置。
【請求項１１】
前記へテロ接合バイポーラトランジスタの１つの前記コレクタ電極と前記電界効果トンラジスタの一方の前記オーミック電極とが一体形成された請求項１〜１０のいずれかに記載の半導体装置。
【請求項１２】
前記半導体基板上に、異なるしきい値電圧を有する複数の前記電界効果トンラジスタが形成された請求項１〜１１のいずれかに記載の半導体装置。
【請求項１３】
前記半導体基板上に複数の前記電界効果トンラジスタが形成されており、かつ、ある１つの電界効果トンラジスタの一方の前記オーミック電極が他の電界効果トンラジスタの一方の前記オーミック電極を兼ねた請求項１〜１２のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一基板上にヘテロ接合バイポーラトランジスタ（ＨＢＴ）と電界効果トランジスタ（ＦＥＴ）とが形成された半導体装置に関するものである。
【背景技術】
【０００２】
無線端末向け高周波（ＲＦ）モジュールの更なる多機能化や小型化に向け、そこに搭載される半導体装置の集積化が要求されている。特にＲＦパワーアンプ機能とＲＦスイッチ機能とを同一基板上に設けた半導体装置が望まれている。
従来、パワーアンプ用素子として、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）が広く用いられている。しかしながら、オフセット電圧を有するＨＢＴは損失の小さいＲＦスイッチを実現するには適しておらず、ＲＦスイッチＩＣとしては電界効果トランジスタ（ＦＥＴ）が一般に用いられている。
かかる背景下、近年、パワーアンプ機能とスイッチＩＣ機能とを１つの半導体装置で実現することが可能な半導体装置として、ＨＢＴとＦＥＴとを同一半導体基板上に形成したＢｉＦＥＴの開発が進められている。
【０００３】
特許文献１のＦｉｇ．５には、半導体ＧａＡｓ基板上に、バッファ層とＦＥＴ層からなるエピタキシャル層（１０２）、ＩｎＧａＰエッチストッパ層（１０３）、ＦＥＴのキャップ層とＨＢＴのサブコレクタ層とを兼用したｎ＋−ＧａＡｓキャップ層（１０４）、ＩｎＧａＰエッチストップ層（１２４）、ＧａＡｓコレクタ層（１０５）、ｐ＋−ＧａＡｓベース層（１０６）、ＩｎＧａＰエミッタ層（１０７）、ｎ＋−ＧａＡｓとｎ＋−ＩｎＧａＡｓからなるエミッタコンタクト層（１０８）とを順次積層したエピタキシャルウェハ上に、エミッタ電極（１１２）、ベース電極（１１５）、コレクタ電極（１１８）、ソース電極（１３２）、ドレイン電極（１３４）、及びゲート電極（１３８）が形成され、さらにＨＢＴとＦＥＴとを電気的に分離する絶縁領域（１３０）が形成されたＢｉＦＥＴが開示されている。
【０００４】
特許文献１に記載のＢｉＦＥＴでは、ｎ＋−ＧａＡｓ層（１０４）がＨＢＴのサブコレクタ層とＦＥＴのキャップ層とを兼用しており、この層の同じ面上に、ＨＢＴのコレクタ電極（１１８）とＦＥＴのオーミック電極（１３２、１３４）とが形成されている。
【０００５】
特許文献１に記載の構造においては、ＨＢＴのサブコレクタ層とＦＥＴのキャップ層とを兼ねたｎ＋−ＧａＡｓ層（１０４）を厚くすることでコレクタ抵抗が低減しＨＢＴ特性は向上するが、ＦＥＴのゲートリセス（１３６）を形成する際の被エッチング膜厚が厚くなるため、ゲートリセスのエッチング精度が低下して、その寸法精度が低下する（第４コラム、第２３〜３０行目）。
すなわち、特許文献１に記載の構造においては、コレクタ抵抗の低減とゲートリセスのエッチング精度とは背反する特性であり、これらを両立することは難しい。そのため、特許文献１に記載の構造では、ＨＢＴのサブコレクタ層のコレクタ抵抗を低減し、ＨＢＴ特性を向上しようにも、サブコレクタ層（１０４）の厚膜化には限界がある。特許文献１のＦｉｇ.３では、ｎ＋−ＧａＡｓ層（１０４）の膜厚を３５０ｎｍとしており、それ以上の厚膜化は難しい。
【０００６】
特許文献２の図１（ｂ）には、ＧａＡｓ基板１０１上に、ＧａＡｓ／ＡｌＧａＡｓ超格子層からなるバッファ層（１０２）、ＡｌＧａＡｓ障壁層（１０３）、ＩｎＧａＡｓチャネル層（１０４）、電子供給層（５０６）、キャップ層と外部サブコレクタ層を兼ねたｎ＋−ＧａＡｓ層（１０７ａ）、ＩｎＧａＰエッチングストッパ層（１０６）、ＧａＡｓ内部サブコレクタ層（１０７ｂ）、ＧａＡｓコレクタ層（１０８）、ＧａＡｓベース層（１０９）、ＩｎＧａＰエミッタ層（１１０）、ＧａＡｓエミッタキャップ層（１１１）、ＩｎＧａＡｓエミッタコンタクト層（１１２）を積層したエピタキシャルウェハ上に、エミッタ電極（２０１）、ベース電極（２０２）、コレクタ電極（２０３）、ソース電極（３０４）、ドレイン電極（３０５）、及びゲート電極（３０６）が形成され、さらにＨＢＴとＦＥＴとを電気的に分離する絶縁領域（８２０）が形成されたＢｉＦＥＴが開示されている。
【０００７】
特許文献２に記載の構造においても、特許文献１と同様に、ＦＥＴのキャップ層を兼ねた外部サブコレクタ層（１０７ａ）上に、ＨＢＴのコレクタ電極（２０３）とＦＥＴのオーミック電極（３０４、３０５）とが形成されている。
【０００８】
特許文献２では、ＨＢＴのサブコレクタ層を、ＦＥＴのキャップ層を兼ねた外部サブコレクタ層（１０７ａ）とＦＥＴのキャップ層を兼ねていない比較的厚膜の内部サブコレクタ層（１０７ｂ）との積層構造とすることで、ＦＥＴのキャップ層は厚膜化せず、ゲートリセスのエッチング精度を確保しつつ、サブコレクタ層の総膜厚を厚くして、サブコレクタ層の低抵抗化を図っている。
特許文献２の図２（ａ）、（ｂ）には、上記特許文献１に対して、内部サブコレクタ抵抗（ＲＣ２）が大きく低減されていることが示されている。
【０００９】
特許文献２の実施形態では、外部サブコレクタ層（１０７ａ）の厚さは２００ｎｍであり、内部サブコレクタ層（１０７ｂ）の厚さは４００ｎｍである（段落００２３）。
特許文献２の段落００３８には、外部サブコレクタ層（１０７ａ）の厚さは５０〜３００ｎｍが好ましく、内部サブコレクタ層（１０７ｂ）の厚さは３００ｎｍ以上が好ましいことが記載されている。
【００１０】
特許文献２に記載の構造では、特許文献１と同様、コレクタ電極（２０３）は外部サブコレクタ層（１０７ａ）上に形成されており、ＦＥＴのゲートリセスエッチング精度を考慮すれば、コレクタ電極（２０３）下のサブコレクタ層の膜厚は３００ｎｍより厚くすることは難しい。
特許文献２の図２（ａ）、（ｂ）を参照しても、特許文献２に記載の構造では、特許文献１よりはサブコレクタ層の低抵抗化が図られているものの、コレクタ抵抗の低減は充分ではない。特許文献２の図２（ａ）、（ｂ）には、外部サブコレクタ層（１０７ｂ）起因の抵抗成分（ＲＣ２＋ＲＣ３）が６割程度占めており、この部分の抵抗が充分に低減されていないことが示されている。
【００１１】
特許文献３のＦｉｇ.３には、ＨＢＴのコレクタ電極下のサブコレクタ層を、ＦＥＴのキャップ層を兼ねたサブコレクタ層（Ｆｉｇ.１の符号１１８の層）とＦＥＴのキャップ層を兼ねていないサブコレクタ層（Ｆｉｇ.１の符号１２１の層）との積層構造として、ＦＥＴのオーミック電極下のキャップ層よりも膜厚を厚くしたＢｉＦＥＴが開示されている。
【００１２】
特許文献３では、半導体ＧａＡｓ基板（１０１）上に、バッファ層（１１１）、ｎ−ＡｌＧａＡｓ変調ドーピング層（１１２）、ｉ−ＡｌＧａＡｓスペーサ層（１１３）、ＩｎＧａＡｓチャネル層（１１４）、ｉ−ＡｌＧａＡｓスペーサ層（１１５）、ｎ−ＡｌＧａＡｓ変調ドーピング層（１１６）、ｉ−ＡｌＧａＡｓバリア層（１１７）、ｉ−ＩｎＧａＰエッチングストッパ層（１１９）、ｎ＋−ＧａＡｓキャップ層（１１８）、ｎ＋−ＩｎＧａＰエッチングストッパ層（１０４）、ｎ＋−ＧａＡｓサブコレクタ層（１２１）、ｎ−ＧａＡｓコレクタ層（１２２）、ｐ＋−ＧａＡｓベース層（１２３）、ｎ−ＩｎＧａＰエミッタ層（１２４）、ｎ−ＧａＡｓエミッタ層（１２５）、ｎ＋−ＩｎＧａＡｓエミッタコンタクト層（１２６）が積層されたＦｉｇ．１に記載のエピタキシャルウェハを用い、Ｆｉｇ.２に示すプロセスで、Ｆｉｇ．３のＢｉＦＥＴを作製している。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第7015519号明細書
【特許文献２】特開2009-224407号公報
【特許文献３】米国特許出願公開第2007/278523号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、特許文献３では、ＨＢＴのサブコレクタ層及びＦＥＴのキャップ層の膜厚が具体的に示されておらず、これらの好適な範囲が不明であり、ＨＢＴのコレクタ抵抗が低減されてＨＢＴの特性が向上され、かつＦＥＴのゲートリセスエッチング精度が良好となる設計条件が記載されていない。また、ＦＥＴオーミック電極下のキャップ層の膜厚はＦＥＴのオン抵抗に影響を与えるが、かかる観点からのキャップ層の膜厚の好ましい範囲ついても記載がない。
したがって、特許文献３の記載内容だけでは、ＨＢＴのコレクタ抵抗が低減されてＨＢＴの特性が向上され、かつＦＥＴのゲートリセスエッチング精度が良好で、ＦＥＴのオン抵抗が低いＢｉＦＥＴを安定的に提供することができない。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、
同一半導体基板上の異なる領域に、
少なくとも第一導電型のサブコレクタ層とコレクタ層と第二導電型のベース層と第一導電型のエミッタ層とコレクタ電極とベース電極とエミッタ電極とを備えたヘテロ接合バイポーラトランジスタと、
第一導電型のキャリアを蓄積するチャネル層とキャップ層とゲート電極と前記キャップ層上に形成された一対のオーミック電極とを備えた電界効果トランジスタとが形成された半導体装置であって、
前記へテロバイポーラトランジスタにおいては、前記サブコレクタ層が複数の第一導電型の半導体層の積層構造からなり、かつ、前記サブコレクタ層は前記コレクタ層よりも形成面積が大きく、前記サブコレクタ層において前記コレクタ層より張り出した部分上に前記コレクタ電極が形成されており、
前記電界効果トランジスタにおいては、前記へテロバイポーラトランジスタの前記サブコレクタ層をなす前記複数の第一導電型の半導体層のうち前記半導体基板側の少なくとも１層の半導体層が、前記キャップ層の少なくとも一部の層を兼ねており、
前記へテロバイポーラトランジスタの前記サブコレクタ層の総膜厚が５００ｎｍ以上であり、前記電界効果トランジスタの前記キャップ層の総膜厚が５０ｎｍ以上３００ｎｍ以下である半導体装置である。
【００１６】
本発明は、同一基板上にＨＢＴとＦＥＴとが形成された半導体装置において、ＨＢＴのサブコレクタ層及びＦＥＴのキャップ層の膜厚の好適な範囲を明らかとし、ＨＢＴのコレクタ抵抗が低減されてＨＢＴの特性が向上され、かつＦＥＴのゲートリセスエッチング精度が良好で、ＦＥＴのオン抵抗が低い半導体装置を安定的に提供することを可能としたものである。
詳細については後記するが、膜厚の好適な範囲は、表１〜表２及び図１５〜図１６に示すデータを基に本発明者が導いたものである。
【発明の効果】
【００１７】
本発明によれば、同一基板上にＨＢＴとＦＥＴとが形成され、ＨＢＴのコレクタ抵抗が低減されてＨＢＴの特性が向上され、かつＦＥＴのゲートリセスエッチング精度が良好で、ＦＥＴのオン抵抗が低い半導体装置を安定的に提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係る第１実施形態のＢｉＦＥＴの要部断面図である。
【図２Ａ】図１のＢｉＦＥＴの製造工程図である。
【図２Ｂ】図１のＢｉＦＥＴの製造工程図である。
【図２Ｃ】図１のＢｉＦＥＴの製造工程図である。
【図２Ｄ】図１のＢｉＦＥＴの製造工程図である。
【図２Ｅ】図１のＢｉＦＥＴの製造工程図である。
【図２Ｆ】図１のＢｉＦＥＴの製造工程図である。
【図２Ｇ】図１のＢｉＦＥＴの製造工程図である。
【図２Ｈ】図１のＢｉＦＥＴの製造工程図である。
【図３】本発明に係る第２実施形態のＢｉＦＥＴの要部断面図である。
【図４】本発明に係る第３実施形態のＢｉＦＥＴの要部断面図である。
【図５】本発明に係る第４実施形態のＢｉＦＥＴの要部断面図である。
【図６】本発明に係る第５実施形態のＢｉＦＥＴの要部断面図である。
【図７】本発明に係る第６実施形態のＢｉＦＥＴの要部断面図である。
【図８】本発明に係る第７実施形態のＢｉＦＥＴの要部断面図である。
【図９】本発明に係る第８実施形態のＢｉＦＥＴの要部断面図である。
【図１０】本発明に係る第９実施形態のＢｉＦＥＴの要部断面図である。
【図１１】本発明に係る第１０実施形態のＢｉＦＥＴの要部断面図である。
【図１２】本発明に係る第１１実施形態のＢｉＦＥＴの要部断面図である。
【図１３】本発明に係る第１２実施形態のＢｉＦＥＴの要部断面図である。
【図１４】本発明に係る第１３実施形態のＢｉＦＥＴの要部断面図である。
【図１５】ＨＢＴサブコレクタ層の総膜厚とＨＢＴ特性との関係を示すグラフである。
【図１６】ＦＥＴキャップ層の総膜厚とゲートリセスエッチング精度とＦＥＴ特性との関係を示すグラフである。
【発明を実施するための形態】
【００１９】
「第１実施形態」
図面を参照して、本発明に係る第１実施形態の半導体装置の構成とその製造方法について説明する。図１は半導体装置の要部断面図、図２Ａ〜図２Ｈは製造工程図である。図面上は視認しやすくするため、各構成要素の縮尺や位置は適宜、実際のものとは異ならせてある。また、断面図において、適宜ハッチングを省略してある。
なお、本実施形態における基板、半導体層、及び電極の組成や膜厚、半導体層の不純物濃度、及び半導体層の積層構成は一例であり、適宜設計変更可能である。これは他の実施形態でも同様である。
【００２０】
図１に示すように、本実施形態の半導体装置１０１は、同一半導体基板１上の異なる領域に、１個のヘテロ接合バイポーラトランジスタ（ＨＢＴ）１０１Ａと、異なるしきい値電圧を有する２個の電界効果トランジスタ（ＦＥＴ）１０１Ｂ、１０１Ｃとが形成されたＢｉＦＥＴである。
本実施形態において、ＦＥＴ１０１Ｂはエンハンスメント型ＦＥＴ（Ｅ−ＦＥＴ）、ＦＥＴ１０１Ｃはディプレッション型ＦＥＴ（Ｄ−ＦＥＴ）である。
本実施形態の半導体装置１０１は、無線端末向けパワーアンプモジュールやパワーアンプＩＣ等に好ましく利用される。
【００２１】
ＨＢＴ１０１Ａは、第一導電型のサブコレクタ層と第一導電型のコレクタ層と第二導電型のベース層と第一導電型のエミッタ層とコレクタ電極とベース電極とエミッタ電極とを備えている。
ＦＥＴ１０１Ｂ、１０１Ｃは第一導電型のキャリアを蓄積するチャネル層とキャップ層とゲート電極とキャップ層上に形成された一対のオーミック電極とを備えている。
本実施形態では例として、第一導電型がｎ型であり、第二導電型がｐ型である場合について説明するが、導電型の関係は逆でもよい。
【００２２】
ＨＢＴ１０１Ａ及びＦＥＴ１０１Ｂ、１０１Ｃは、半導体基板１及びその上に積層された半導体層２〜１３を共有している。
【００２３】
本実施形態において、半導体基板１及びその上に順次積層された半導体層２〜１３の組成及び膜厚等の特性は以下の通りである。
１：半導体ＧａＡｓ基板、
２：膜厚５００ｎｍのアンドープ積層バッファ層、
３：はＳｉ不純物を３．０×１０１８ｃｍ−３添加した膜厚４ｎｍのｎ＋−ＡｌＧａＡｓ下部電子供給層、
４：膜厚２ｎｍのアンドープＡｌＧａＡｓスペーサ層、
５：膜厚１５ｎｍのアンドープＩｎＧａＡｓチャネル層、
６：膜厚２ｎｍのアンドープＡｌＧａＡｓスペーサ層、
７：Ｓｉ不純物を３．０×１０１８ｃｍ−３添加した膜厚１０ｎｍのｎ＋−ＡｌＧａＡｓ上部電子供給層、
８：膜厚５ｎｍのアンドープＡｌＧａＡｓショットキー層、
９：膜厚５ｎｍのアンドープＩｎＧａＰストッパ層、
１０：膜厚２５ｎｍのアンドープＡｌＧａＡｓショットキー層、
１１：膜厚１５ｎｍのアンドープＩｎＧａＰエッチングストッパ層、
１２：Ｓｉ不純物を４．０×１０１７ｃｍ−３添加した膜厚５０ｎｍのｎ−ＧａＡｓキャップ層、
１３：Ｓｉ不純物を４．０×１０１８ｃｍ−３添加した膜厚１５０ｎｍのｎ＋−ＧａＡｓ下部サブコレクタ層兼キャップ層。
【００２４】
半導体層２〜１０の積層構造において、ＨＢＴ１０１ＡとＦＥＴ１０１ＢとＦＥＴ１０１Ｃとの間には、これらを電気的に分離する絶縁領域３１が形成されている。
【００２５】
ＨＢＴ１０１Ａにおいては、ｎ＋−ＧａＡｓ下部サブコレクタ層兼キャップ層１３上に半導体層１４〜２１が順次積層されている。半導体層１４〜２１の組成及び膜厚等の特性は以下の通りである。
１４：Ｓｉ不純物を１．０×１０１９ｃｍ−３添加した膜厚２０ｎｍのｎ＋−ＩｎＧａＰエッチングストッパ層、
１５：Ｓｉ不純物を４．０×１０１８ｃｍ−３添加した膜厚８５０ｎｍのｎ＋−ＧａＡｓ上部サブコレクタ層、
１６：Ｓｉ不純物を４．０×１０１８ｃｍ−３添加した膜厚２０ｎｍのｎ−ＩｎＧａＰエッチングストッパ層、
１７：Ｓｉ不純物を１．０×１０１６ｃｍ−３添加した膜厚８００ｎｍのｎ−ＧａＡｓコレクタ層、
１８：Ｃ不純物を４．０×１０１９ｃｍ−３添加した膜厚８０ｎｍのｐ＋−ＧａＡｓベース層、
１９：Ｓｉ不純物を４．０×１０１７ｃｍ−３添加した膜厚３０ｎｍのｎ−ＩｎＧａＰエミッタ層、
２０：Ｓｉ不純物を３．０×１０１７ｃｍ−３添加した膜厚１００ｎｍのｎ−ＧａＡｓエミッタバラスト層、
２１：Ｓｅ不純物を２．０×１０１９ｃｍ−３添加した膜厚１００ｎｍのｎ＋−ＩｎＧａＡｓエミッタコンタクト層。
【００２６】
ＨＢＴ１０１Ａにおいては、下部サブコレクタ層兼キャップ層１３、エッチングストッパ層１４、及び上部サブコレクタ層１５の積層構造により、サブコレクタ層が構成されている。
サブコレクタ層内にエッチングストッパ層１４を設けることで、半導体装置１０１の製造プロセスにおいて、上部サブコレクタ層１５のエッチングと、下部サブコレクタ層兼キャップ層１３／キャップ層１２の積層構造のエッチングとを分けて実施できるようにしている。
【００２７】
下部サブコレクタ層兼キャップ層１３、エッチングストッパ層１４、及び上部サブコレクタ層１５の積層構造からなるサブコレクタ層は、上層のコレクタ層１７よりも形成面積が大きく、サブコレクタ層においてコレクタ層１７より張り出した部分上に一対のコレクタ電極２８が形成されている。
【００２８】
また、上記サブコレクタ層と上層のコレクタ層１７との間には、半導体装置１０１の製造プロセスにおいて、サブコレクタ層をコレクタ層１７より張り出したパターンとするために、半導体層１７〜１９のエッチングを停止するエッチングストッパ層１６が設けられている。
【００２９】
エミッタバラスト層２０とエミッタコンタクト層２１との積層構造は、リセス（符号略）を挟んで２つの領域に分離されており、それぞれの領域の上に、エミッタ電極３０が形成されている。また、エミッタバラスト層２０とエミッタコンタクト層２１との積層構造に形成されたリセス（符号略）内には、ベース層１８の上層部に接触するベース電極２９が形成されている。
【００３０】
ＦＥＴ１０１Ｂにおいては、キャップ層１２、１３の積層構造はリセス（符号略）を挟んで２つの領域に分離されており、それぞれの領域の上に、オーミック電極２３、２４が形成されている。オーミック電極２３はソース電極、オーミック電極２４はドレイン電極である。また、ショットキー層１０には凹部（符号略）が形成されており、この凹部内からキャップ層１２、１３の積層構造に形成されたリセス内にゲート電極２２が突設されている。
【００３１】
ＦＥＴ１０１Ｃにおいては、キャップ層１２、１３の積層構造はリセス（符号略）を挟んで２つの領域に分離されており、それぞれの領域の上に、オーミック電極２６、２７が形成されている。オーミック電極２６はソース電極、オーミック電極２７はドレイン電極である。また、キャップ層１２、１３の積層構造に形成されたリセス内のショットキー層１０上にゲート電極２５が形成されている。
半導体装置１０１は以上のように構成されている。
【００３２】
図２Ａ〜図２Ｈを参照して、半導体装置１０１の製造方法について説明する。
はじめに、半導体ＧａＡｓ基板１上に半導体層（エピタキシャル層）２〜２１を順次積層して、図２Ａに示すエピタキシャルウェハを得る。
次いで、上記エピタキシャルウェハの全面にエミッタ電極３０となるＷＳｉ膜をスパッタ成膜後、フォトレジストをマスクとしてＷＳｉ膜をエッチングすることで、エミッタ電極３０を形成する。その後、エミッタ電極３０をマスクとして、ＩｎＧａＡｓエミッタコンタクト層２１及びＧａＡｓエミッタバラスト層２０をエッチングして、半導体層２０〜２１の積層構造にリセスを形成する共に、エミッタ電極３０の形成領域外のＩｎＧａＰエミッタ層１９の表面を露出させる。
以上の工程後に図２Ｂに示す構造が得られる。
【００３３】
次に、フォトレジストをマスクとして、ベース電極２９となるＰｔ−Ｔｉ−Ｐｔ−Ａｕ膜を蒸着リフトオフ法でエミッタ層１９上にパターン形成し、熱処理により電極成分をエミッタ層１９及びｐ＋−ＧａＡｓベース層１８の上層部内に拡散させて、ベース電極２９を形成する。
その後、フォトレジストをマスクとして、ｎ−ＩｎＧａＰエミッタ層１９、ｐ＋−ＧａＡｓベース層１８、ｎ−ＧａＡｓコレクタ層１７、及びｎ＋−ＩｎＧａＰストッパ層１６をエッチングして、ｎ＋−ＧａＡｓ下部サブコレクタ層１５の表面を部分的に露出させる。
以上の工程後に、図２Ｃに示す構造が得られる。
【００３４】
次に、フォトレジストをマスクとして、ｎ＋−ＧａＡｓサブコレクタ層１５とｎ＋−ＩｎＧａＰストッパ層１４をエッチングして、ｎ＋−ＧａＡｓ下部サブコレクタ層１３の表面を部分的に露出させる。以上の工程後に、図２Ｄに示す構造が得られる。
次に、フォトレジストをマスクとして、ｎ＋−ＧａＡｓ下部サブコレクタ層１３、ｎ−ＧａＡｓキャップ層１２、及びＩｎＧａＰストッパ層１１をエッチングして、ＡｌＧａＡｓショットキー層１０の表面を部分的に露出させる。
以上の工程後に図２Ｅに示す構造が得られる。
【００３５】
次に、フォトレジストをマスクとしてボロンイオン注入を行うことにより素子間絶縁領域３１を形成する。この工程後に、図２Ｆに示す構造が得られる。
【００３６】
次に、フォトレジストをマスクとして、ＨＢＴ１０１Ａのコレクタ電極２８、及びＦＥＴ１０１Ｂ、１０１Ｃのソース電極２３、２６、ドレイン電極２４、２７となるＡｕＧｅ−Ｎｉ−Ａｕ膜を蒸着リフトオフ法で、ｎ＋−ＧａＡｓ上部サブコレクタ層１５、及びｎ＋−ＧａＡｓ下部サブコレクタ層兼キャップ層１３上にパターン形成し、さらに熱処理により下層にオーミック接触させて各電極を形成する。この工程後に図２Ｇに示す構造が得られる。
【００３７】
次に、ＦＥＴ１０１Ｂのゲート電極形成部分が開口したパターン（ゲート電極の反転パターン）のフォトレジストを形成し、これをマスクとしてＡｌＧａＡｓショットキー層１０とＩｎＧａＰストッパ層９とをエッチングして凹部を形成し、続いて同じマスクを用いてこの凹部内にゲート電極２２を蒸着リフトオフ法でパターン形成する。
続いて、ＦＥＴ１０１Ｃのゲート電極形成部分が開口したパターンのフォトレジストを形成し、これをマスクとしてゲート電極２５を蒸着リフトオフ法でパターン形成する。
以上の工程後に図２Ｈに示す半導体装置１０１が完成する。
【００３８】
本実施形態の半導体装置１０１においては、ＨＢＴ１０１Ａのコレクタ電極２８下のサブコレクタ層をｎ＋−ＧａＡｓ上部サブコレクタ層１５（膜厚８５０ｎｍ）／ｎ＋−ＩｎＧａＰエッチングストッパ層１４（膜厚２０ｎｍ）／ｎ＋−ＧａＡｓ下部サブコレクタ層１３（膜厚１５０ｎｍ）の積層構造とし、その総膜厚を１０２０ｎｍと厚く設定している。
【００３９】
本実施形態では、ＦＥＴ１０１Ｂ、１０１Ｃのキャップ層をｎ＋−ＧａＡｓ層１３（膜厚１５０ｎｍ）／ｎ−ＧａＡｓ層１２（膜厚５０ｎｍ）の積層構造としており、ＨＢＴ１０１Ａの下部サブコレクタ層１３が、ＦＥＴ１０１Ｂ、１０１Ｃのキャップ層の一部の層を兼ねている。かかる構成では、ＨＢＴ／ＦＥＴ間で半導体層の共有化が行われているので、エピタキシャルウェハの低コスト化を図ることができる。
【００４０】
ＦＥＴ１０１Ｂ、１０１Ｃのキャップ層の総膜厚が大きくなりすぎると、ゲートリセスを形成する際のエッチング精度が低下する。
そのため、本実施形態では、ＦＥＴ１０１Ｂ、１０１Ｃのキャップ層の一部の層を兼ねた下部サブコレクタ層１３はＦＥＴキャップ層として充分な特性を有し、かつ、ＦＥＴゲートリセスを形成する際のエッチング精度に影響のない範囲内（具体的には膜厚１５０ｎｍ）に設定している。そして、ＦＥＴ１０１Ｂ、１０１Ｃのキャップ層の総膜厚を２００ｎｍに設定している。
【００４１】
ＨＢＴ１０１Ａにおいては、サブコレクタ層の総膜厚を厚くするために、ＦＥＴ１０１Ｂ、１０１Ｃのキャップ層の一部の層を兼ねていない上部サブコレクタ層１５は比較的厚く設定している。本実施形態では、上部サブコレクタ層１５は下部サブコレクタ層１３よりも厚く、膜厚を８５０ｎｍとしている。
なお、本実施形態では、サブコレクタ層内にｎ＋−ＩｎＧａＰエッチングストッパ層１４を設けているので、上部サブコレクタ層１５を厚くしてサブコレクタ層全体を厚くしても、エッチングストッパ層１４の上下でエッチングを分けることができ、サブコレクタ層のエッチングを精度良く実施できる。
【００４２】
表１及び図１５は、本発明者がＨＢＴのサブコレクタ層の総膜厚を変え、それ以外の条件を同一として、コレクタ抵抗とパワーアンプ電力負荷効率（ＰＡＥ）を測定した結果を示すものである。この測定では、下部サブコレクタ層１３の膜厚は１５０ｎｍに固定し、上部サブコレクタ層１５の膜厚を変えて、サブコレクタ層の総膜厚を変えている。
【００４３】
表１及び図１５には、コレクタ電極２８下のサブコレクタ層の総膜厚が厚くなる程、コレクタ抵抗が低減し、パワーアンプ動作時の電力負荷効率が高くなることが示されている。
コレクタ電極２８下のサブコレクタ層の総膜厚が大きくなる程、サブコレクタ層中で横方向に流れるコレクタ電流経路３２の断面積を大きく取ることができ、コレクタ抵抗を低減することができる。
コレクタ電極２８下のサブコレクタ層の総膜厚は厚い程好ましい。コレクタ電極２８下のサブコレクタ層の総膜厚は５００ｎｍ以上とし、８００ｎｍ以上がより好ましい。
表１に示すデータでは、コレクタ電極２８下のサブコレクタ層の総膜厚が５００ｎｍ以上でコレクタ抵抗は４．０Ω以下となり、コレクタ電極２８下のサブコレクタ層の総膜厚が８００ｎｍ以上でコレクタ抵抗は３．４Ω以下となっている。
【００４４】
「背景技術」の項で挙げた特許文献２に記載のＢｉＦＥＴでは、コレクタ電極下のサブコレクタ層厚は５０〜３００ｎｍが好ましいと記載されている。表１に示すように、コレクタ電極下のサブコレクタ層厚が３００ｎｍ以下である特許文献２に対して、コレクタ電極下のサブコレクタ層厚が１０２０ｎｍである本実施形態では、コレクタ抵抗を４０％以上低減することができる。
【００４５】
表２及び図１６は、本発明者がＦＥＴのキャップ層の総膜厚を変え、それ以外の条件を同一として、ＦＥＴゲートリセスの壁面エッチのウェハ面内ばらつきとＦＥＴのオン抵抗（Ｒｏｎ）とを測定した結果を示すものである。この測定では、ＦＥＴのキャップ層１２の膜厚は５０ｎｍ、ＨＢＴの上部サブコレクタ層１５の膜厚は８５０ｎｍに固定し、ＨＢＴの下部サブコレクタ層兼ＦＥＴのキャップ層１３の膜厚を変えて、キャップ層の総膜厚を変えている。
表２及び図１６には、キャップ層の総膜厚が厚くなるに従って、ＦＥＴのゲートリセスエッチング精度が低下し、ゲートリセスの壁面エッチのばらつきが大きくなっていることが示されている。
また、表２及び図１６には、キャップ層の総膜厚が薄くなりすぎると、ＦＥＴのオン抵抗が増加することが示されている。ＦＥＴゲートリセスの壁面エッチ量ばらつきは３０ｎｍ以下が好ましく、ＦＥＴオン抵抗は２．０Ωｍｍ以下が好ましいことから、ＦＥＴゲートリセスのエッチング精度を良好とし、かつＦＥＴのオン抵抗を低くするには、ＦＥＴキャップ層の総膜厚は５０ｎｍ以上３００ｎｍ以下とする。
【００４６】
本実施形態では、ＨＢＴサブコレクタ層よりも薄いキャップ層をＦＥＴオーミック電極下に配置している。このキャップ層の膜厚増加は、キャップ層内での横方向ドレイン電流経路の断面積増加に寄与するが、垂直方向のドレイン電流経路３３の断面積増加には寄与しない。そのため、キャップ層の総膜厚が５０〜３００ｎｍであれば、エッチングばらつきを悪化させることはなく、充分に低いオン抵抗を実現することができる。
【００４７】
表２に示すように、キャップ層の総膜厚を２００ｎｍとした本実施形態では、ＦＥＴゲートリセスの壁面エッチ量のウェハ面内ばらつきは２１ｎｍ（±１０.５ｎｍ）とエッチング精度が良好であり、かつＦＥＴオン抵抗は１.４０Ωｍｍであった。特許文献１、２に記載のキャップ層の総膜厚３００〜３５０ｎｍでは、同ばらつきは２８ｎｍ（±１４ｎｍ）である。したがって、キャップ層の総膜厚２００ｎｍの本実施形態では、特許文献１、２の同ばらつきの７５％である。したがって、ＦＥＴキャップ層の総膜厚は５０ｎｍ以上２００ｎｍ以下がより好ましい。
【００４８】
また、本実施形態では、ＨＢＴ１０１Ａのサブコレクタ層のｎ型不純物濃度を下記のように設定している。
下部サブコレクタ層１３のＳｉ不純物濃度：４．０×１０１８ｃｍ−３、
エッチングストッパ層１４のＳｉ不純物濃度：１．０×１０１９ｃｍ−３、
上部サブコレクタ層１５のＳｉ不純物濃度：４．０×１０１８ｃｍ−３。
これらの層のｎ型不純物濃度は上記に限らず適宜変更できる。
ただし、エッチングストッパ層１４のｎ型不純物濃度は、サブコレクタ層の他の半導体層１３、１５のｎ型不純物濃度と同じかそれ以上とすることが好ましい。
また、サブコレクタ層全体のｎ型不純物の平均濃度は、コレクタ電極２８と低抵抗なオーミック接触を得るとともに、サブコレクタ層が空乏化することなく、横方向コレクタ電流経路３２を低抵抗にするために、２．０×１０１８ｃｍ−３以上であることが好ましい。
【００４９】
以上説明したように、本実施形態によれば、同一基板上にＨＢＴとＦＥＴとが形成され、ＨＢＴのコレクタ抵抗が低減されてＨＢＴの特性が向上され、かつＦＥＴのゲートリセスのエッチング精度が良好で、ＦＥＴのオン抵抗が低い半導体装置を安定的に提供することができる。
【００５０】
「第２実施形態」
図３を参照して、本発明に係る第２実施形態の半導体装置の構成について説明する。第１実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【００５１】
本実施形態の半導体装置１０２は、第１実施形態と同様、同一半導体基板１上の異なる領域に、１個のＨＢＴ１０２Ａと異なるしきい値電圧を有する２個のＦＥＴ１０２Ｂ、１０２Ｃとが形成されたＢｉＦＥＴである。本実施形態においても、ＦＥＴ１０２ＢはＥ−ＦＥＴ、ＦＥＴ１０２ＣはＤ−ＦＥＴである。
【００５２】
本実施形態の半導体装置１０２は基本構成は第１実施形態と同様であり、第１実施形態では、ＦＥＴのキャップ層をｎ−ＧａＡｓ層１２とｎ＋−ＧａＡｓ層１３との２層積層構造としたのに対して、本実施形態では、ＦＥＴ１０２Ｂ、１０２Ｃのキャップ層をｎ＋−ＧａＡｓ層１３の単層構造からなるオーミックキャップ層としている。本実施形態において、ｎ＋−ＧａＡｓ層１３の膜厚は２００ｎｍであり、キャップ層の総膜厚は第１実施形態と同一としている。
【００５３】
本実施形態においても、ＨＢＴ１０２Ａのサブコレクタ層の総膜厚は１０２０ｎｍ、ＦＥＴ１０２Ｂ、１０２Ｃのキャップ層の総膜厚は２００ｎｍである。したがって、本実施形態においても、第１実施形態と同様、同一基板上にＨＢＴとＦＥＴとが形成され、ＨＢＴのコレクタ抵抗が低減されてＨＢＴの特性が向上され、かつＦＥＴのゲートリセスのエッチング精度が良好で、ＦＥＴのオン抵抗が低い半導体装置を安定的に提供することができる。
【００５４】
本実施形態の半導体装置１０２では上記効果に合わせて、ＦＥＴのキャップ層の総膜厚は第１実施形態と同じ条件とし、ｎ−ＧａＡｓ層１２の部分についてもｎ＋−ＧａＡｓ層１３として、キャップ層全体のｎ型不純物濃度を上げているので、ＦＥＴ１０２Ｂ、１０２Ｃのオン抵抗を第１実施形態よりも低減できるという効果が得られる。本発明者の実測例では、ＦＥＴ１０２Ｂ、１０２Ｃのオン抵抗は１.２０Ωｍｍであった。
【００５５】
「第３実施形態」
図４を参照して、本発明に係る第３実施形態の半導体装置の構成について説明する。第１実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【００５６】
本実施形態の半導体装置１０３は、同一半導体基板１上の異なる領域に、１個のＨＢＴ１０３Ａと１個のＦＥＴ１０３Ｃとが形成されたＢｉＦＥＴである。本実施形態において、ＦＥＴ１０３ＣはＤ−ＦＥＴである。
【００５７】
本実施形態は、Ｅ−ＦＥＴがないことを除けば、基本構成は第１実施形態と同様であり、Ｅ−ＦＥＴのゲートリセスを形成するために必要であったＩｎＧａＰストッパ層９は不要である。したがって、第１実施形態におけるＩｎＧａＰストッパ層９とその上下に形成されたアンドープＡｌＧａＡｓショットキー層８、１０の代わりに、これらの膜厚を合わせたアンドープＡｌＧａＡｓショットキー層３４が形成されている。
【００５８】
本実施形態においても、第１実施形態と同様、同一基板上にＨＢＴとＦＥＴとが形成され、ＨＢＴのコレクタ抵抗が低減されてＨＢＴの特性が向上され、かつＦＥＴのゲートリセスのエッチング精度が良好で、ＦＥＴのオン抵抗が低い半導体装置を安定的に提供することができる。
本実施形態では上記効果に合わせて、ＩｎＧａＰストッパ層９が不要であり、エピタキシャルウェハの半導体積層数が低減されるので、第１実施形態よりも低コストに製造できるという効果が得られる。
【００５９】
「第４実施形態」
図５を参照して、本発明に係る第４実施形態の半導体装置の構成について説明する。第３実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【００６０】
本実施形態の半導体装置１０４は、第３実施形態と同様に、同一半導体基板１上の異なる領域に、１個のＨＢＴ１０４Ａと１個のＦＥＴ１０４Ｃとが形成されたＢｉＦＥＴである。本実施形態においても、ＦＥＴ１０４ＣはＤ−ＦＥＴである。
第３実施形態では、Ｄ−ＦＥＴ１０３Ｃのゲートリセスを形成するためのＩｎＧａＰストッパ層１１をアンドープ層としたが、Ｓｉ不純物を高濃度添加したｎ＋−ＩｎＧａＰ層としてもよい。
本実施形態の半導体装置１０４は基本構成は第３実施形態と同様であり、アンドープＩｎＧａＰストッパ層１１の代わりに、Ｓｉ不純物を１．０×１０１９ｃｍ−３添加したｎ＋−ＩｎＧａＰストッパ層３５（膜厚１５ｎｍ）を用いている。
【００６１】
本実施形態においても、第１実施形態と同様、同一基板上にＨＢＴとＦＥＴとが形成され、ＨＢＴのコレクタ抵抗が低減されてＨＢＴの特性が向上され、かつＦＥＴのゲートリセスのエッチング精度が良好で、ＦＥＴのオン抵抗が低い半導体装置を安定的に提供することができる。
本実施形態では上記効果に合わせて、ＦＥＴ１０４Ｃにおいて、キャップ層１２、１３からチャネル層５へのアクセス抵抗が低減され、ＦＥＴオン抵抗がより低減されるという効果が得られる。本発明者の実測例では、アクセス抵抗は１．１０Ωｍｍであった。
【００６２】
「第５実施形態」
図６を参照して、本発明に係る第５実施形態の半導体装置の構成について説明する。第１実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【００６３】
本実施形態の半導体装置１０５は、第３実施形態と同様に、同一半導体基板１上の異なる領域に、１個のＨＢＴ１０５Ａと１個のＦＥＴ１０５Ｃとが形成されたＢｉＦＥＴである。本実施形態においても、ＦＥＴ１０５ＣはＤ−ＦＥＴである。
本実施形態では、ＦＥＴ１０５Ｃのキャップ層を第２実施形態と同様、ｎ＋−ＧａＡｓ層１３（膜厚２００ｎｍ）の単層構造からなるオーミックキャップ層としている。
その他の基本構成は第３実施形態と同様であるが、第３実施形態ではＦＥＴ１０３Ｃのゲート電極２５をキャップ層を除去して形成したリセスの底面に配置しているが、本実施形態では同リセス内に更に狭いリセスを追加形成して、その狭いリセス内にゲート電極２５を配置している。
本実施形態では、アンドープＡｌＧａＡｓショットキー層８とアンドープＩｎＧａＰエッチングストッパ層１１との間に、アンドープＩｎＧａＰエッチングストッパ層３６とアンドープＧａＡｓ層３７とを設けている。
本実施形態では、ゲート電極の形成部分及びその近傍が開口したパターンのフォトレジストをマスクとし、ＩｎＧａＰ層３６をストッパ層としてアンドープＧａＡｓ層３７をエッチングし、その後、同じフォトレジストをマスクとしてＩｎＧａＰストッパ層３６をエッチングして、狭いリセスを形成している。
【００６４】
本実施形態においても、第１実施形態と同様、同一基板上にＨＢＴとＦＥＴとが形成され、ＨＢＴのコレクタ抵抗が低減されてＨＢＴの特性が向上され、かつＦＥＴのゲートリセスのエッチング精度が良好で、ＦＥＴのオン抵抗が低い半導体装置を安定的に提供することができる。
【００６５】
「第６〜第９実施形態」
図７〜図１０を参照して、本発明に係る第６〜第９実施形態の半導体装置の構成について説明する。第１実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
第１〜第５実施形態では、ＦＥＴキャップ層を除去した領域にボロンイオン注入を実施して絶縁領域を形成することにより、ＨＢＴとＦＥＴとを素子分離しているが、異なる注入イオンや異なるイオン注入条件、あるいはイオン注入以外の素子分離方法で絶縁領域を形成してもよい。
【００６６】
図７に示す第６実施形態の半導体装置１０６は、第１実施形態と同様、同一半導体基板１上の異なる領域に、１個のＨＢＴ１０６Ａと異なるしきい値電圧を有する２個のＦＥＴ１０６Ｂ、１０６Ｃとが形成されたＢｉＦＥＴである。本実施形態においても、ＦＥＴ１０６ＢはＥ−ＦＥＴ、ＦＥＴ１０６ＣはＤ−ＦＥＴである。
【００６７】
本実施形態の基本構成は第１実施形態と同様であるが、本実施形態では、ＨＢＴ１０６Ａ、ＦＥＴ１０６Ｂ、及びＦＥＴ１０６Ｃの素子間の半導体層に対してショットキー層１０〜バッファ層２の上層部までエッチング除去して形成したメサ３８によって、素子分離している。
【００６８】
図８に示す第７実施形態の半導体装置１０７は、第１実施形態と同様、同一半導体基板１上の異なる領域に、１個のＨＢＴ１０７Ａと異なるしきい値電圧を有する２個のＦＥＴ１０７Ｂ、１０７Ｃとが形成されたＢｉＦＥＴである。本実施形態においても、ＦＥＴ１０７ＢはＥ−ＦＥＴ、ＦＥＴ１０７ＣはＤ−ＦＥＴである。
本実施形態の基本構成は第１実施形態と同様であるが、本実施形態では、ＨＢＴ１０７Ａ、ＦＥＴ１０７Ｂ、及びＦＥＴ１０７Ｃの素子間のキャップ層１２、１３をエッチング除去せず、その表面からボロンイオン注入を実施して、絶縁領域３９を形成することにより、素子分離している。第１実施形態のイオン注入条件よりも高エネルギー条件でイオン注入することで、絶縁領域３９の深さを深くして、第１実施形態と同様にバッファ層２の上層部まで絶縁領域３９を形成することができる。
【００６９】
図９に示す第８実施形態の半導体装置１０８は、第１実施形態と同様、同一半導体基板１上の異なる領域に、１個のＨＢＴ１０８Ａと異なるしきい値電圧を有する２個のＦＥＴ１０８Ｂ、１０８Ｃとが形成されたＢｉＦＥＴである。本実施形態においても、ＦＥＴ１０８ＢはＥ−ＦＥＴ、ＦＥＴ１０８ＣはＤ−ＦＥＴである。
本実施形態の基本構成は第１実施形態と同様であるが、本実施形態では、ＨＢＴ１０８Ａ、ＦＥＴ１０８Ｂ、及びＦＥＴ１０８Ｃの素子間の上部サブコレクタ層１５をエッチング除去せず、その表面からヘリウムイオン注入を実施して絶縁領域４０を形成することにより、素子分離している。第１実施形態で用いたイオン種よりも、質量の軽いイオンであるヘリウムを用いることで、絶縁領域４０の深さを深くして、第１実施形態と同様にバッファ層２の上層部まで絶縁領域４０を形成することができる。
【００７０】
図１０に示す第９実施形態の半導体装置１０９は、第１実施形態と同様、同一半導体基板１上の異なる領域に、１個のＨＢＴ１０９Ａと異なるしきい値電圧を有する２個のＦＥＴ１０９Ｂ、１０９Ｃとが形成されたＢｉＦＥＴである。本実施形態においても、ＦＥＴ１０９ＢはＥ−ＦＥＴ、ＦＥＴ１０９ＣはＤ−ＦＥＴである。
【００７１】
本実施形態の基本構成は第１実施形態と同様であるが、本実施形態では、ＨＢＴ１０９Ａ、ＦＥＴ１０９Ｂ、及びＦＥＴ１０９Ｃの素子間にコレクタ層１７を残し、その表面からヘリウムイオン注入を実施して絶縁領域４１を形成することにより、素子分離している。第８実施形態よりも高エネルギーでイオン注入を実施することで、絶縁領域４１の深さを深くして、第８実施形態と同様にバッファ層２の上層部まで絶縁領域４１を形成することができる。
【００７２】
第６〜第９実施形態においても、第１実施形態と同様、同一基板上にＨＢＴとＦＥＴとが形成され、ＨＢＴのコレクタ抵抗が低減されてＨＢＴの特性が向上され、かつＦＥＴのゲートリセスのエッチング精度が良好で、ＦＥＴのオン抵抗が低い半導体装置を安定的に提供することができる。
【００７３】
「第１０実施形態」
図１１を参照して、本発明に係る第１０実施形態の半導体装置の構成について説明する。第１実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【００７４】
本実施形態の半導体装置１１０は、第１実施形態と同様、同一半導体基板１上の異なる領域に、１個のＨＢＴ１１０Ａと異なるしきい値電圧を有する２個のＦＥＴ１１０Ｂ、１１０Ｃとが形成されたＢｉＦＥＴである。本実施形態においても、ＦＥＴ１１０ＢはＥ−ＦＥＴ、ＦＥＴ１１０ＣはＤ−ＦＥＴである。
【００７５】
本実施形態の基本構成は第１実施形態と同様であるが、第１実施形態では、ＦＥＴのオーミック電極をｎ＋−ＧａＡｓキャップ層１３上に配置したのに対して、本実施形態ではｎ＋−ＩｎＧａＰストッパ層１４をキャップ層１３上に残し、その上に、ＦＥＴ１１０Ｂ、１１０Ｃのオーミック電極２３、２４、２６、２７を形成している。
【００７６】
本実施形態においても、第１実施形態と同様、同一基板上にＨＢＴとＦＥＴとが形成され、ＨＢＴのコレクタ抵抗が低減されてＨＢＴの特性が向上され、かつＦＥＴのゲートリセスのエッチング精度が良好で、ＦＥＴのオン抵抗が低い半導体装置を安定的に提供することができる。
さらに、ＩｎＧａＰ層は、ＧａＡｓ層と比較して、ｎ型不純物濃度を高くでき、かつ、ショットキー障壁も低いことから、オーミック電極との接触抵抗を低減することができる。その結果、本実施形態では第１実施形態よりもＦＥＴのオン抵抗を低減することができる。
【００７７】
「第１１実施形態」
図１２を参照して、本発明に係る第１２実施形態の半導体装置の構成について説明する。第１実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【００７８】
本実施形態の半導体装置１１１は、第１実施形態と同様、同一半導体基板１上の異なる領域に、１個のＨＢＴ１１１Ａと異なるしきい値電圧を有する２個のＦＥＴ１１１Ｂ、１１１Ｃとが形成されたＢｉＦＥＴである。本実施形態においても、ＦＥＴ１１１ＢはＥ−ＦＥＴ、ＦＥＴ１１１ＣはＤ−ＦＥＴである。
【００７９】
第１〜第１０実施形態では、ＦＥＴのチャネル構造を、ｎ＋−ＡｌＧａＡｓ上部電子供給層７／アンドープＡｌＧａＡｓスペーサ層６／アンドープＩｎＧａＡｓチャネル層５／アンドープＡｌＧａＡｓスペーサ層４／ｎ＋−ＡｌＧａＡｓ下部電子供給層３の積層構造としたが、他のチャネル構造としても構わない。
本実施形態の基本構成は第１実施形態と同様であり、ＦＥＴ１１１Ｂ、１１１Ｃのチャネル構造をｎ型不純物を５．０×１０１７ｃｍ−３添加したｎ−ＧａＡｓチャネル層４２（膜厚５０ｎｍ）の単層構造としたものである。
【００８０】
本実施形態においても、第１実施形態と同様、同一基板上にＨＢＴとＦＥＴとが形成され、ＨＢＴのコレクタ抵抗が低減されてＨＢＴの特性が向上され、かつＦＥＴのゲートリセスのエッチング精度が良好で、ＦＥＴのオン抵抗が低い半導体装置を安定的に提供することができる。
【００８１】
「第１２、第１３実施形態」
図１３及び図１４を参照して、本発明に係る第１２、第１３実施形態の半導体装置の構成について説明する。第１実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【００８２】
第１実施形態では、ＨＢＴと２個のＦＥＴ間が絶縁領域を介して素子分離されているが、異なる素子の隣り合う２個の電極を共有化しても構わない。
【００８３】
図１３に示す第１２実施形態の半導体装置１１２は、第１実施形態と同様、同一半導体基板１上の異なる領域に、１個のＨＢＴ１１２Ａと異なるしきい値電圧を有する２個のＦＥＴ１１２Ｂ、１１２Ｃとが形成されたＢｉＦＥＴである。本実施形態においても、ＦＥＴ１１２ＢはＥ−ＦＥＴ、ＦＥＴ１１２ＣはＤ−ＦＥＴである。
この半導体装置の基本構成は第１実施形態と同様であるが、ＨＢＴ１１２Ａとこれに隣接するＦＥＴ１１２Ｃとの間に絶縁領域３１がなく、ＨＢＴ１１２Ａの一方のコレクタ電極２８とＦＥＴ１１２Ｃのソース電極２６とが一体化された共有オーミック電極４３が形成されている。
【００８４】
図１４に示す第１３実施形態の半導体装置１１３は、第１実施形態と同様、同一半導体基板１上の異なる領域に、１個のＨＢＴ１１３Ａと異なるしきい値電圧を有する２個のＦＥＴ１１３Ｂ、１１３Ｃとが形成されたＢｉＦＥＴである。本実施形態においても、ＦＥＴ１１３ＢはＥ−ＦＥＴ、ＦＥＴ１１３ＣはＤ−ＦＥＴである。
この半導体装置の基本構成は第１実施形態と同様であるが、Ｅ−ＦＥＴ１１３ＢとＤ−ＦＥＴ１１３Ｃとの間に絶縁領域３１がなく、Ｅ−ＦＥＴ１１３Ｂのソース電極２３とＤ−ＦＥＴ１１３Ｃのドレイン電極２７とを兼ねた共有オーミック電極４４が形成されている。
【００８５】
第１２、第１３実施形態においても、第１実施形態と同様、同一基板上にＨＢＴとＦＥＴとが形成され、ＨＢＴのコレクタ抵抗が低減されてＨＢＴの特性が向上され、かつＦＥＴのゲートリセスのエッチング精度が良好で、ＦＥＴのオン抵抗が低い半導体装置を安定的に提供することができる。
さらに、これらの実施形態では、複数の電極が共有化されているので、チップサイズの小型を図ることができる。
なお、図示した以外にも、電極の共有化は種々のパターンが可能である。例えば、同一基板上に複数のＨＢＴを備えた場合には、隣接するＨＢＴの一方のコレクタ電極同士を共有化することができる。
【００８６】
「設計変更」
本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更可能である。
例えば、以上の実施形態では、半導体基板１としてＧａＡｓ基板を用いたＢｉＦＥＴについて説明したが、半導体基板１としてはＩｎＰ基板あるいはＧａＮ基板等の他の半導体基板を用いることもできる。
以上の実施形態では、ＨＢＴのコレクタ層１７をｎ−ＧａＡｓ層としたが、コレクタ層はアンドープ層としても構わない。
ＨＢＴのサブコレクタ層とコレクタ層との間に設けたエッチングストッパ層１６をｎ＋−ＩｎＧａＰ層としたが、このエッチングストッパ層はアンドープ層としても構わない。
【００８７】
【表１】
0005613474.tif 000002
【００８８】
【表２】
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【符号の説明】
【００８９】
１０１〜１１３  半導体装置
１０１Ａ〜１１３Ａ  ＨＢＴ
１０１Ｂ、１０２Ｂ、１０６Ｂ〜１１３Ｂ  Ｅ−ＦＥＴ
１０１Ｃ〜１１３Ｃ  Ｄ−ＦＥＴ
１ 半導体ＧａＡｓ基板
２ バッファ層
３ Ｓｉドープｎ＋−ＡｌＧａＡｓ下部電子供給層
４ アンドープＡｌＧａＡｓスペーサ層
５ アンドープＩｎＧａＡｓチャネル層
６ アンドープＡｌＧａＡｓスペーサ層
７ Ｓｉドープｎ＋−ＡｌＧａＡｓ上部電子供給層
８ アンドープＡｌＧａＡｓショットキー層
９ アンドープＩｎＧａＰエッチングストッパ層
１０  アンドープＡｌＧａＡｓショットキー層
１１ アンドープＩｎＧａＰエッチングストッパ層
１２ Ｓｉドープｎ−ＧａＡｓキャップ層
１３ Ｓｉドープｎ＋−ＧａＡｓ下部サブコレクタ層兼キャップ層
１４ Ｓｉドープｎ＋−ＩｎＧａＰエッチングストッパ層
１５ Ｓｉドープｎ＋−ＧａＡｓ上部サブコレクタ層
１６ Ｓｉドープｎ＋−ＩｎＧａＰエッチングストッパ層
１７ Ｓｉドープｎ−ＧａＡｓコレクタ層
１８ Ｃドープｐ＋−ＧａＡｓベース層
１９ Ｓｉドープｎ−ＩｎＧａＰエミッタ層
２０ Ｓｉドープｎ−ＧａＡｓエミッタバラスト層
２１ Ｓｅドープｎ＋−ＩｎＧａＡｓエミッタコンタクト層
２２ Ｅ−ＦＥＴゲート電極
２３ Ｅ−ＦＥＴソース電極
２４ Ｅ−ＦＥＴドレイン電極
２５ Ｄ−ＦＥＴゲート電極
２６ Ｄ−ＦＥＴソース電極
２７ Ｄ−ＦＥＴドレイン電極
２８ コレクタ電極
２９ ベース電極
３０ エミッタ電極
３１ ボロンイオン注入絶縁領域
３２ ＨＢＴコレクタ電流経路
３３ ＦＥＴドレイン電流経路
３４ アンドープＡｌＧａＡｓショットキー層
３５ Ｓｉドープｎ＋−ＩｎＧａＰエッチングストッパ層
３６ アンドープＩｎＧａＰエッチングストッパ層
３７ アンドープＧａＡｓ層
３８ メサ
３９ ボロンイオン注入絶縁領域
４０ ヘリウムイオン注入領域
４１ ヘリウムイオン注入領域
４２ Ｓｉドープｎ−ＧａＡｓチャネル層
４３ ＨＢＴ／ＦＥＴ共有オーミック電極
４４ Ｅ−ＦＥＴ／Ｄ−ＦＥＴ共有オーミック電極
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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