(57)【特許請求の範囲】
【請求項１】
低電流インバータ回路において
・該低電流インバータ回路は、入力トランジスタ（Ｅ３）及びフィードバックトランジスタ（Ｄ）であって、その各々はソースと、ドレインと、ソース及びドレインの間のチャネルを制御するために設けられたゲートとを含み、また各々はゲート・ソース接合を有する入力トランジスタ（Ｅ３）及びフィードバックトランジスタ（Ｄ）を備え、
・前記入力トランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が正の閾値電圧よりも大きな正である場合には、前記ソースと前記ドレインとの間を導通し、そうでなければ前記ソースと前記ドレインとの間を導通せず、
・前記フィードバックトランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が負の閾値電圧よりも大きな負である場合には、前記ソースと前記ドレインとの間を導通せず、そうでなければ前記ソースと前記ドレインとの間を導通し、
・前記低電流インバータ回路は、前記フィードバックトランジスタのソース（４）と前記入力トランジスタのドレイン（２）との間に電圧降下を生じさせる構成要素（Ｅｌ，Ｅ２；１４）を備え、
・前記低電流インバータ回路は、前記入力トランジスタのドレイン（２）と前記フィードバックトランジスタのゲート（６）との間の接続ライン（７）を備え、
・前記入力トランジスタのソース（１）は、前記供給電圧の第１電圧レベル（ＶＳＳ）に接続されるために設けられ、
・前記フィードバックトランジスタのドレイン（５）は、供給電圧の第２電圧レベル（ＶＤＤ）に接続されるために設けられ、
・前記入力トランジスタのゲート（３）は、入力信号（ＩＮ）用に設けられ、
・前記入力トランジスタのドレイン（２）は、出力信号（ＯＵＴ）用に設けられ、
・ソース（８）と、ドレイン（９）と、該ソースと該ドレインとの間のチャネルを制御するために設けられたゲート（１０）と、ゲート・ソース接合とを含む少なくともひとつのさらなるトランジスタ（Ｅ１）をさらに備え、
・前記電圧降下を生じさせる構成要素は、前記さらなるトランジスタ（Ｅ１）の前記ゲート・ソース接合を含む
低電流インバータ回路。
【請求項２】
請求項１に記載の低電流インバータ回路において、
少なくとも２つのさらなるトランジスタ（Ｅ１，Ｅ２）であって、その各々はソース（８，１１）と、ドレイン（９，１２）と、該ソース及び該ドレインとの間のチャネルを制御するために設けられたゲート（１０，１３）と、ゲート・ソース接合とを備える少なくとも２つのさらなるトランジスタ（Ｅ１，Ｅ２）と、
直列に接続される前記さらなるトランジスタの前記ゲート・ソース接合を含み、電圧降下を生じさせる構成要素と
をさらに備える低電流インバータ回路。
【請求項３】
請求項１に記載の低電流インバータ回路において、前記電圧降下を生じさせる構成要素は、バイポーラトランジスタ又はヘテロバイポーラトランジスタによって形成されるさらなるダイオード（１４）である低電流インバータ回路。
【請求項４】
請求項１乃至３の何れか一項に記載の低電流インバータ回路において、出力段を形成し、請求項１乃至３の何れか一項に記載のさらなる回路を有するバッファ回路をさらに備える低電流インバータ回路。
【請求項５】
請求項４に記載の低電流インバータ回路において、
前記インバータ回路の前記入力トランジスタ（Ｅ３）のドレイン（２）は、前記バッファ回路の前記入力トランジスタ（Ｅ）のゲート（１７）に接続され、
前記バッファ回路の前記入力トランジスタ（Ｅ）のドレイン（１６）は、前記出力信号（ＯＵＴ）用に設けられている
低電流インバータ回路。
【請求項６】
請求項１乃至５の何れか一項に記載の低電流インバータ回路において、前記トランジスタは、ＧａＡｓのＢｉＦＥＴテクノロジーの装置である低電流インバータ回路。
【請求項７】
請求項１乃至６の何れか一項に記載の低電流インバータ回路において、前記出力信号（ＯＵＴ）は高インピーダンス負荷を駆動するために生じる低電流インバータ回路。
【請求項８】
請求項７に記載の低電流インバータ回路において、前記高インピーダンス負荷はＦＥＴ又はＰ−ＨＥＭＴである低電流インバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＡｓテクノロジーにおいて使用される低電流インバータ回路に関するものである。
【背景技術】
【０００２】
ＧａＡｓテクノロジーにおける従来の論理回路は、大型抵抗器と共にトランジスタを使用する。これらの回路は、抵抗器での所望の電圧降下のため、オン状態では、高入力駆動電流と高電流の両方を必要とする。さらに、抵抗器は所望される大きな抵抗を実現するために、大きなチップ面積を占有する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、ＧａＡｓテクノロジーで実現させることのできる低電流インバータ回路を提供することである。
【課題を解決するための手段】
【０００４】
この目的は、請求項１による低電流インバータ回路によって達成される。さらなる実施形態及び変形例は、従属請求項から得ることができる。
【０００５】
本発明による回路はＧａＡｓテクノロジーにおいて実現させることができ、大きな電流を必要としない。このテクノロジー、特にＦＥＴ・ＨＢＴ融合型又は積層型集積化技術において利用可能な種々の構成要素であり、ＢｉＦＥＴ又はＢｉＨＥＭＴと称され，１枚のＧａＡｓ基板にＨＢＴデバイスと、ＦＥＴデバイス又はＰ−ＨＥＭＴデバイスとの両方を含む種々の構成要素が、低電流回路を提供するために使用されうる。ゲート・ソース接合及び／又はゲート・ドレイン接合を備えるＥモード（エンハンスメント）及びＤモード（デプレッション）ＦＥＴを使用する低電流インバータ回路は、常にその電流を最小限に制限しながら所望の電圧を供給する。
【０００６】
入力トランジスタ及びフィードバックトランジスタであって、各々がソースと、ドレインと、ソース・ドレイン間のチャネルを制御するゲートとを備え、また各々がゲート・ソース接合を有する入力トランジスタ及びフィードバックトランジスタが回路で使用される。入力トランジスタはＥモードトランジスタであり、このＥモードトランジスタは、ゲート・ソース電圧が正の閾値電圧よりも大きな正であれば、ソースとドレインとの間を導通し、ゲート・ソース電圧が正の閾値電圧よりも小さい場合には、ソースとドレインとの間を導通しない。フィードバックトランジスタはＤモードトランジスタであり、このＤモードトランジスタは、ゲート・ソース電圧が負の閾値電圧よりも大きな負である場合にはソースとドレインとの間を導通せず、ゲート・ソース電圧が閾値電圧を超える場合（より小さな負、ゼロ、又は正）には、ソースとドレインとの間を導通する。これらのトランジスタはソース及びドレインに関して対称とし、ゲート・ソース接合及び同様のゲート・ドレイン接合を利用できる。
【０００７】
フィードバックトランジスタのソースは、電圧降下を生じさせる構成要素を介して入力トランジスタのドレインに接続される。入力トランジスタのドレインは、フィードバックトランジスタのゲートに接続される。このようにして、フィードバックトランジスタのソースをフィードバックトランジスタのゲートに接続するフィードバックループが形成される。入力トランジスタのソースは供給電圧の第１レベルに接続され、フィードバックトランジスタのドレインは供給電圧の第２レベルに接続される。入力トランジスタのゲートは入力信号用に設けられ、入力トランジスタのドレインは出力信号用に設けられる。フィードバックトランジスタのソースと入力トランジスタのドレインとの間に電圧降下を生じさせる構成要素は特に、さらなるトランジスタのゲート・ソース接合又はゲート・ドレイン接合によって設けられうる。さらなるトランジスタの接合は、ソースとドレインとを接続することによって並列に切り替わることができる。さらなるトランジスタのゲート・ソース接合又はゲート・ドレイン接合を直列に接続して電圧降下の適切な値を得ることができる。代わりに、電圧降下を生じさせる構成要素をダイオード、特にバイポーラ又はヘテロバイポーラトランジスタのベースと、エミッタ又はコレクタとによって形成されるダイオードによって実現させることができる。この後者の設計による回路は、例えばデプレッションモードＦＥＴ又はデプレッションモードＰ−ＨＥＭＴのような高インピーダンス負荷を駆動する低電流インバータ回路の出力バッファに特に適している。
【０００８】
添付の図面を参照して、実施例に関する以下の詳細な説明から、低電流インバータ回路のこれらの目的及びその他の目的、特徴ならびに利点を明らかにする。
【図面の簡単な説明】
【０００９】
【図１】回路の一実施形態の回路図である。
【図２】さらなる実施形態の回路図である。
【発明を実施するための形態】
【００１０】
図１は、低電流インバータ回路の第１の実施形態を示す。回路内に存在するトランジスタは、ソースと、ドレインと、ゲートと、ゲート・ソース又はゲート・ドレイン間の接合によって形成されるダイオードとを備える一種の電界効果トランジスタである。よって、これらのトランジスタは、本回路図内ではＮチャネル型ＪＦＥＴに使用する記号で表されているが、類似の構造を有する他のタイプのトランジスタを使用することもできる。図に示す例では、トランジスタのゲート・ソース接合が使用されている。
【００１１】
Ｄ（Ｄモード、デプレッションモード）で示すトランジスタは、負の閾値電圧により特徴付けられるものである。負の閾値電圧よりも大きな負（つまり絶対値がより大きな負を意味する）のゲート・ソース電圧が印加された場合、トランジスタのチャネルを通るソース・ドレインパスは導通しない。トランジスタをスイッチとして考える場合、ゲート・ソース電圧が閾値電圧よりも大きな負である場合にスイッチは開く。従ってこのタイプのトランジスタは「常時オン」と特徴付けることができる。ゲート・ソース電圧が閾値電圧よりも負でない、又はゼロもしくは正の場合には、ソース・ドレインパスは導通する、つまりスイッチは閉じる。
【００１２】
Ｅモード（エンハンスメントモード）のＥで示すトランジスタは、正の閾値電圧により特徴付けられるものである。Ｅモードトランジスタは、ゲート・ソース電圧が正の閾値電圧よりも大きい場合、ソース・ドレイン間を導通する、つまりスイッチは閉じる。ゲート・ソース電圧が正の閾値電圧よりも小さい、又はゼロもしくは負である場合、トランジスタは導通しない、つまりスイッチは開く。よって、Ｅモードトランジスタは「常時オフ」と特徴付けることができる。
【００１３】
以下、図１の回路内のＤモードトランジスタＤをフィードバックトランジスタと称し、ＥモードトランジスタＥ３を入力トランジスタと称する。入力トランジスタＥ３のソース１は、接地又は供給電圧の低電位ＶＳＳに接続される。入力トランジスタＥ３のドレイン２は、出力信号ＯＵＴ用に設けられる。入力トランジスタＥ３のゲート３は、入力信号ＩＮ用に設けられ、入力信号は論理信号となりうる。入力トランジスタＥ３のドレイン２は、接続ライン７を介してフィードバックトランジスタＤのゲート６に接続される。フィードバックトランジスタＤのドレイン５は、供給電圧の高電位ＶＤＤに接続される。入力トランジスタＥ３のドレイン２は、電圧降下を生じさせる構成要素を介してフィードバックトランジスタＤのソース４に接続され、この構成要素は、本実施形態の２つのさらなるＥモードトランジスタＥ１及びＥ２によって形成される。フィードバックトランジスタＤのソース４は、第１のさらなるトランジスタＥ１のゲート１０に接続される。第１のさらなるトランジスタＥ１のソース８は、第２のさらなるトランジスタＥ２のゲート１３に接続される。第２のさらなるトランジスタＥ２のソース１１は、入力トランジスタＥ３のドレイン２に接続される。第１のさらなるトランジスタＥ１のドレイン９及び第２のさらなるトランジスタＥ２のドレイン１２は、例えば図１に示す様に、開いたままとすることができる。又は、第１のさらなるトランジスタＥ１のドレイン９を第１のさらなるトランジスタＥ１のソース８に接続させ、及び／又は第２のさらなるトランジスタＥ２のドレイン１２を第２のさらなるトランジスタＥ２のソース１１に接続させ、トランジスタのゲート・ソース接合とゲート・ドレイン接合とは並列に切り替わることができる。トランジスタの特性によって接続を個々の要求に適合させることができる。図１の例において、さらなるトランジスタＥ１及びＥ２のゲート・ソース接合は、フィードバックトランジスタＤのソース４と入力トランジスタＥ３のドレイン２との間に直列に接続されている。電圧降下を生じさせる構成要素は、一般に任意の適切な数のデバイスによって設けることができるが、ＧａＡｓ  ＢｉＦＥＴ工程のトランジスタは典型的には、直列に接続された２つのゲート・ソース接合が、対象とする電圧降下の適切な値を与えるように形成される。本回路は、環境条件又は動作条件の変化に関係なく信頼できる低電流動作を確保する。本回路の動作は以下の通りである。
【００１４】
入力トランジスタＥ３のゲート３に高電圧レベル、つまり高論理入力信号ＩＮが印加される場合、この電圧は入力トランジスタＥ３を導通モードにする。これによってソースとドレインとの間の対応するスイッチは閉じ、接地電位ＶＳＳはフィードバックトランジスタＤのゲート６に接続される。入力信号ＩＮの電圧は、入力トランジスタＥ３のゲート・ソース電圧がこのトランジスタの閾値電圧よりも大きくなるくらいに十分に高い必要がある。さらなるトランジスタＥ１及びＥ２によって形成されるフィードバックループ内で電圧降下を生じさせる構成要素の電圧は、一連のトランジスタＤ、Ｅ１、Ｅ２及びＥ３の回路ブランチを通る電流の流れを作る。さらなるトランジスタＥ１及びＥ２を通る電流は電圧降下を生じさせ、フィードバックトランジスタＤのゲート６における電圧レベルは、フィードバックトランジスタＤのソース４における電圧レベルよりも低くなる。さらなるトランジスタＥ１及びＥ２のゲート・ソース接合のダイオードは、電圧降下がフィードバックトランジスタＤを閾値（閾値電圧に相当するフィードバックトランジスタＤのゲート・ソース電圧）周辺の領域に切り替えられように形成される。その結果、トランジスタＤ、Ｅ１、Ｅ２及びＥ３を通って流れる電流は非常に低くなり、入力トランジスタＥ３のドレイン２における電圧レベルは本質的に接地レベル(ＶＳＳ)となる。このようにして高入力信号ＩＮは低出力信号ＯＵＴに変換される。
【００１５】
入力トランジスタＥ３のゲート３に低電圧レベルが印加されると、入力トランジスタＥ３のゲート・ソース電圧はその閾値電圧よりも低くなり、入力トランジスタＥ３は導通せず、入力トランジスタＥ３のソース・ドレインパスを通って流れる電流はほとんどない。一連のトランジスタＤ、Ｅ１及びＥ２の回路ブランチで生じる電流は、出力信号ＯＵＴ用に設けた出力線を通る非常に小さな電流のみである。さらなるトランジスタＥ１及びＥ２は、それらのゲート・ソース接合の電圧降下が、フィードバックトランジスタＤの負のゲート・ソース電圧がより大きな負の閾値電圧を超えるくらい十分に低くなるように形成される。従って、フィードバックトランジスタＤはソースとドレインの間を導通し、対応するスイッチは閉じる。結果として出力信号ＯＵＴは高レベルとなる。このようにして低入力信号ＩＮを高出力信号ＯＵＴに変換し、よってこの回路はインバータとして機能する。
【００１６】
図２は低電流回路のさらなる実施形態を示す。本実施形態では、入力トランジスタＥのドレイン１６とフィードバックトランジスタＤ１のソース１８との間に接続される電圧降下を生じさせる構成要素は、さらなるダイオード１４によって実現されている。このダイオード１４はバイポーラトランジスタ又はヘテロバイポーラトランジスタのベースと、エミッタ又はコレクタとによって形成されたダイオードでありうる。回路の残りの部分は図１の実施形態と同様である。バイポーラ又はヘテロバイポーラトランジスタもＧａＡｓ  ＢｉＦＥＴ工程内で生成されうる。
【００１７】
図２による回路は、図１による回路の出力に接続されるバッファとして適用させるのに特に適している。この場合、図１の回路における入力トランジスタＥ３のドレイン２を、図２によるバッファ回路における入力トランジスタＥのゲート１７に接続させることができる。これらの回路間を直接、つまりじかに接続する必要はなく、代わりに、図１による回路と図２による回路との間にさらなる回路段を接続することもできる。以下、組み合された回路の説明を簡潔にするために、図１による回路の出力と図２による回路の入力との間は、じかに接続されているとする。
【００１８】
高電圧レベルの入力信号ＩＮが入力トランジスタＥ３のゲート３に印加されると、入力トランジスタＥ３はソースとドレインの間を導通し、入力トランジスタＥ３のドレイン２は、本質的に接地レベル（ＶＳＳ）となる。従って、バッファ回路（図２）の入力トランジスタＥのゲート１７も接地レベルとなる。その結果、バッファ回路の入力トランジスタＥはソース１５とドレイン１６との間を導通せず、対応するスイッチは開く。この回路の典型的な用途では、出力信号ＯＵＴ（バッファ回路の入力トランジスタＥのドレイン１６）用に設けられたバッファ回路の出力において高インピーダンス負荷が存在する。高インピーダンスのため、低電流のみがさらなるダイオード１４を流れる。従って、さらなるダイオード１４の電圧降下は非常に低く、バッファ回路のフィードバックトランジスタＤ１のゲート・ソース電圧はその閾値電圧よりも負になる。つまりフィードバックトランジスタＤ１はソース１８とドレイン１９との間を導通し、対応するスイッチは閉じ、バッファ回路の入力トランジスタＥのドレイン１６における電圧レベルは高いということを意味する。よって図１による低電流回路と図２によるバッファ回路とを備える回路では、高電圧レベルの出力信号ＯＵＴは高電圧レベルの入力信号ＩＮに対応する。
【００１９】
低電圧レベルの入力信号ＩＮが入力トランジスタＥ３のゲート３に印加されると、入力トランジスタＥ３のドレイン２は高電圧レベルとなる。フィードバックトランジスタＤ及びさらなるトランジスタＥ１、Ｅ２を通る電流は、本質的にバッファ回路の入力トランジスタＥの低ゲート電流となる。バッファ回路の入力トランジスタＥは、ソース１５とドレイン１６の間を導通している。非常に低い電流のみがさらなるダイオード１４を流れる。バッファ回路のフィードバックトランジスタＤ１とさらなるダイオード１４とを流れる電流は、バッファ回路の入力トランジスタＥのドレイン電圧を低電圧レベルに引き下げる。さらなるダイオード１４の電圧降下は、バッファ回路のフィードバックトランジスタＤ１のゲート・ソース電圧が非常に低い電流のみをフィードバックトランジスタＤ１を流すくらい十分に高い。出力信号ＯＵＴは低レベルであり、この場合、低出力信号ＯＵＴは低入力信号ＩＮに対応する。
【００２０】
図１の低電流回路によって形成される回路の入力段は、さらなるトランジスタＥ１及びＥ２の代わりに、図２の対応する回路ループに示すものと同様のさらなるダイオードを備えることができる。このさらなるダイオードは、バイポーラ又はヘテロバイポーラトランジスタのダイオードとすることができる。図２の低電流バッファ回路によって形成される回路の出力段は、さらなるダイオード１４の代わりに、フィードバックフープ内にトランジスタの１つ又は複数のさらなるゲート・ソース接合及び／又はゲート・ドレイン接合を備えこともできる。しかし、バッファ回路にさらなるダイオード１４を有することは有利である。その理由は、この場合、ダイオード１４を流れる電流は、バッファによって駆動される回路構成要素の要求に、より良く適合されるからである。バッファ回路のさらなるダイオード１４により、回路は可能な限り負荷を駆動することができるので、負荷での電圧損失を最小限に抑えることができる。高インピーダンス負荷は、例えばＦＥＴ又はＰ−ＨＥＭＴとすることができる。
【符号の説明】
【００２１】
１     入力トランジスタのソース
２     入力トランジスタのドレイン
３     入力トランジスタのゲート
４     フィードバックトランジスタのソース
５     フィードバックトランジスタのドレイン
６     フィードバックトランジスタのゲート
７     接続ライン
８     さらなるトランジスタのソース
９     さらなるトランジスタのドレイン
１０   さらなるトランジスタのゲート
１１   さらなるトランジスタのソース
１２   さらなるトランジスタのドレイン
１３   さらなるトランジスタのゲート
１４   さらなるダイオード
１５   入力トランジスタのソース
１６   入力トランジスタのドレイン
１７   入力トランジスタのゲート
１８   フィードバックトランジスタのソース
１９   フィードバックトランジスタのドレイン
２０   フィードバックトランジスタのゲート
２１   接続ライン
Ｄ     フィードバックトランジスタ
Ｄ１   フィードバックトランジスタ
Ｅ     入力トランジスタ
Ｅ１   さらなるトランジスタ
Ｅ２   さらなるトランジスタ
Ｅ３   入力トランジスタ
ＩＮ   入力信号
ＯＵＴ 出力信号
ＶＤＤ   供給電圧の高電位レベル
ＶＳＳ  供給電圧の低電位レベル
【図１】
0005579263.tif 000002
【図２】
0005579263.tif 000003