(57)【特許請求の範囲】
【請求項１】
メモリデバイスのためのメモリセル構造であって、
基板と、
フローティングゲートノードを有したリードトランジスタと、
第１プログラミング端子を有し、前記フローティングゲートノードに接続されたトンネリングコンデンサと、
第２プログラミング端子を有し、前記フローティングゲートノードに接続されたカップリングコンデンサスタックと
を具備し、
前記カップリングコンデンサスタックは、前記フローティングゲートノードと前記第２プログラミング端子との間に直列に接続された少なくとも２つの複数のカップリングコンデンサから成るとともに、前記トンネリングコンデンサよりも大きい静電容量を有し、
プログラミング動作の間に、前記第１プログラミング端子と前記第２プログラミング端子との間に電圧差が確立されて、前記トンネリングコンデンサを介した電荷トンネリングを生じさせ、それによって、前記プログラミング動作後、前記フローティングゲートノードに電荷が蓄えられ、
読み取り動作の間に、前記リードトランジスタが、前記フローティングゲートノードに蓄えられた前記電荷を示す出力信号を生成するように活性化され、
前記カップリングコンデンサスタック内の隣接した複数のカップリングコンデンサ間の各中間ノードは、前記基板から絶縁されており、前記メモリデバイスの動作中、フローティング電圧を有するフローティングノードとなることを特徴とするメモリセル構造。
【請求項２】
前記リードトランジスタと、前記トンネリングコンデンサと、前記カップリングコンデンサスタック内の少なくとも第１カップリングコンデンサとが、前記基板上に形成されていることを特徴とする請求項１に記載のメモリセル構造。
【請求項３】
複数のカップリングコンデンサの物理的な重なりを許容するように、２種類以上のコンデンサを用いて、前記カップリングコンデンサスタックの前記複数のカップリングコンデンサが形成されていることを特徴とする請求項１に記載のメモリセル構造。
【請求項４】
前記カップリングコンデンサスタックが、前記フローティングゲートノードと前記第２プログラミング端子との間に直列に接続された２つのカップリングコンデンサから成ることを特徴とする請求項１に記載のメモリセル構造。
【請求項５】
前記カップリングコンデンサスタック内の第１カップリングコンデンサが、前記基板上に形成され、
前記第１カップリングコンデンサと前記カップリングコンデンサスタック内の第２カップリングコンデンサとの間の中間ノードが、前記基板から絶縁されていることを特徴とする請求項４に記載のメモリセル構造。
【請求項６】
前記第２カップリングコンデンサが、ＭＩＭコンデンサであることを特徴とする請求項５に記載のメモリセル構造。
【請求項７】
前記第１カップリングコンデンサが、ＭＯＳコンデンサであり、
前記ＭＩＭコンデンサが、前記ＭＯＳコンデンサ上の１つ以上のレイヤに形成されることを特徴とする請求項６に記載のメモリセル構造。
【請求項８】
前記ＭＩＭコンデンサが、少なくとも部分的に、前記ＭＯＳコンデンサを物理的に覆うことを特徴とする請求項７に記載のメモリセル構造。
【請求項９】
前記カップリングコンデンサスタック内の各カップリングコンデンサが、ほぼ同一の静電容量を有することを特徴とする請求項１に記載のメモリセル構造。
【請求項１０】
メモリセルアレイから成るメモリデバイスであって、
各メモリセルは、少なくとも１つのメモリセル構造から成り、
各メモリセル構造は、
基板と、
フローティングゲートノードを有したリードトランジスタと、
第１プログラミング端子を有し、前記フローティングゲートノードに接続されたトンネリングコンデンサと、
第２プログラミング端子を有し、前記フローティングゲートノードに接続されたカップリングコンデンサスタックと
を具備し、
前記カップリングコンデンサスタックは、前記フローティングゲートノードと前記第２プログラミング端子との間に直列に接続された少なくとも２つの複数のカップリングコンデンサから成るとともに、前記トンネリングコンデンサよりも大きい静電容量を有し、
プログラミング動作の間に、前記第１プログラミング端子と前記第２プログラミング端子との間に電圧差が確立されて、前記トンネリングコンデンサを介した電荷トンネリングを生じさせ、それによって、前記プログラミング動作後、前記フローティングゲートノードに電荷が蓄えられ、
読み取り動作の間に、前記リードトランジスタが、前記フローティングゲートノードに蓄えられた前記電荷を示す出力信号を生成するように活性化され、
前記カップリングコンデンサスタック内の隣接した複数のカップリングコンデンサ間の各中間ノードは、前記基板から絶縁されており、メモリデバイスの動作中、フローティング電圧を有するフローティングノードとなることを特徴とするメモリデバイス。
【請求項１１】
各メモリセルが第１メモリセル構造及び第２メモリセル構造を有し、
前記プログラミング動作の間に、前記第１メモリセル構造及び前記第２メモリセル構造の前記第１プログラミング端子と前記第２プログラミング端子との間に電圧差が確立され、それによって、前記プログラミング動作後、前記第１メモリセル構造の前記フローティングゲートノードに負の電荷が蓄えられるとともに、前記第２メモリセル構造の前記フローティングゲートノードに正の電荷が蓄えられ、
前記読み取り動作の間に、前記第１及び第２メモリセル構造の前記リードトランジスタによって生成された前記出力信号間の差が、前記メモリセルに蓄えられたデータ値を示すことを特徴とする請求項１０に記載のメモリデバイス。
【請求項１２】
データ処理動作を実行するための処理回路と、前記処理回路のアクセスを受けるデータを格納するためのメモリデバイスとを具備した集積回路であって、
前記メモリデバイスは、メモリセルアレイから成り、
各メモリセルは、少なくとも１つのメモリセル構造から成り、
各メモリセル構造は、
基板と、
フローティングゲートノードを有したリードトランジスタと、
第１プログラミング端子を有し、前記フローティングゲートノードに接続されたトンネリングコンデンサと、
第２プログラミング端子を有し、前記フローティングゲートノードに接続されたカップリングコンデンサスタックと
を具備し、
前記カップリングコンデンサスタックは、前記フローティングゲートノードと前記第２プログラミング端子との間に直列に接続された少なくとも２つの複数のカップリングコンデンサから成るとともに、前記トンネリングコンデンサよりも大きい静電容量を有し、
プログラミング動作の間に、前記第１プログラミング端子と前記第２プログラミング端子との間に電圧差が確立されて、前記トンネリングコンデンサを介した電荷トンネリングを生じさせ、それによって、前記プログラミング動作後、前記フローティングゲートノードに電荷が蓄えられ、
読み取り動作の間に、前記リードトランジスタが、前記フローティングゲートノードに蓄えられた前記電荷を示す出力信号を生成するように活性化され、
前記カップリングコンデンサスタック内の隣接した複数のカップリングコンデンサ間の各中間ノードは、前記基板から絶縁されており、前記メモリデバイスの動作中、フローティング電圧を有するフローティングノードとなることを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセル構造、該メモリセル構造を用いたメモリデバイス、及び該メモリデバイスを具備した集積回路に関する。
【背景技術】
【０００２】
データ処理システムの多くは、データ処理システムの他の論理構成要素によってアクセスを受けるデータを格納するために、組込み不揮発性メモリを必要とする。例えば、集積回路は、データ処理動作を実行するために１つ以上の処理回路を備える。そして、それらのデータ処理回路は、それらのデータ処理回路によって使用されるデータを格納するために組込み不揮発性メモリに接続される。
【０００３】
しかしながら、ＥＥＰＲＯＭやフラッシュメモリなどの従来の組込み不揮発性メモリは、集積回路の他の論理構成要素を生成するために必要とされるであろう標準的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）ロジックプロセスに比べて、高価であり、製造中に追加的なマスク及び加工ステップを要する。したがって、集積回路のダイ全体に対してこのような追加的なマスク及び加工ステップのどちらかを用いるか、又は、その代わりとして、外部（off-chip）にＥＥＰＲＯＭ又はフラッシュメモリを設ける必要がある。
【０００４】
しかしながら、非特許文献１は、特別なマスク又は追加的な加工ステップを伴うことなく、標準的なＣＭＯＳロジックプロセスを用いて製造可能な不揮発性組込みフラッシュメモリを開示している。そのようなフラッシュメモリのメモリセルのそれぞれは、従来のフラッシュメモリよりも広い面積を必要とし、故に、典型的に、（大容量というよりは）中程度の不揮発性メモリ容量を必要とする集積回路での使用に適している。
【０００５】
このような実施形態において、組込みフラッシュメモリが標準的なＣＭＯＳロジックプロセスを用いて製造可能であるという事は、製造の手間を大幅に省き、故に、そのコストも大きく低下させるので、大いに有益である。
【０００６】
図１は、上記の非特許文献１に開示されたメモリセル構造の断面の概略図である。図２は、図１のメモリセル構造を単純化したものである。図１及び図２から明らかなように、ＣＭＯＳ不揮発性メモリセル構造は、電荷の格納場所であるフローティングゲートノード（ＦＧ）１４０と、カップリングコンデンサ１００と、トンネリングコンデンサ１３０と、ＰＭＯＳリードトランジスタ１２０とを備える。両コンデンサは、デバイスの耐用期間を通して漏れ電流を最小化するために、薄酸化膜（thick oxide）ＭＯＳから作られ、かつ、カップリングコンデンサ１００は、トンネリングコンデンサ１３０のそれよりも約１０倍から２０倍大きい静電容量を有するように作られる。その理由は、以降のプログラミングプロセスの説明から明らかとなる。また、リードトランジスタ１２０は、薄酸化膜デバイスとして作られている。
【０００７】
メモリセル構造をプログラムするため、トンネリングコンデンサ１３０のプログラミング端子Ｔ １６０とカップリングコンデンサ１００のプログラミング端子Ｔ １５０との間に、電圧差７ボルトから８ボルトの比較的高い電圧が確立される。カップリングコンデンサ１００とトンネリングコンデンサ１３０との間の静電容量差によって、プログラミングバイアスの大部分は、トンネリングコンデンサ１３０に印加され、その結果として、トンネリングコンデンサ１３０のゲート酸化膜を介して、電荷トンネリングが起こる。このプロセスは、フローティングゲートノード１４０への電荷の格納をもたらす。電荷は、プログラミング電圧がプログラミング端子１５０，１６０から取り除かれた後も保持される。プログラミングに必要な電圧差が、プログラミング端子１６０をプログラミング端子１５０よりも高い電圧にさらすことによって確立される場合、プログラミング動作の間に、正の電荷がフローティングゲートノード１４０上に確立され、一方、その代わりに、プログラミング端子１６０に比べて高い電圧がプログラミング端子１５０にかかる場合、負の電荷がフローティングゲートノード１４０上に確立される。
【０００８】
プログラミング動作の完了後、フローティングゲートノード１４０に蓄えられた電荷は、リードトランジスタ１２０を用いて読み出すことができる。一実施形態において、これは、ノード１７０とノード１８０との間でトランジスタ１２０を介する電位差をトランジスタをターンオンするために充分な値とし、その後、フローティングゲートノード１４０において、蓄えられた電荷（すなわち、電圧）を検出するために、リードトランジスタを通過した電流が検知されることによって達成される。
【０００９】
上記の通り、このようなメモリセル構造によって、不揮発性メモリが標準的なＣＭＯＳ製造ステップを用いて製造可能になるとは言え、メモリセルが比較的大きいという欠点を有する。この場合に重要な要因は、メモリセルのプログラミングが上記の概要の通りに進むことが可能となるために必要とされる要求カップリング比（カップリングコンデンサ１００の静電容量とトンネリングコンデンサ１３０の静電容量との比率）を生成するために、カップリングコンデンサをかなり大きくしなければならないということである。
【００１０】
したがって、メモリの個々のメモリセル構造のサイズを小さく抑えつつ、このような不揮発性メモリの製造時の利点を得ることができるようになることが望ましい。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】J Raszka et al., "Embedded Flash Memory for Security Applications in a 0.13 μm CMOS Logic Process", 2004, IEEE International Solid-State Circuits Conference
【発明の概要】
【課題を解決するための手段】
【００１２】
第１態様において、本発明は、メモリデバイスのためのメモリセル構造を提供する。メモリセル構造は、フローティングゲートノードを有したリードトランジスタと、第１プログラミング端子を有したトンネリングコンデンサと、第２プログラミング端子を有したカップリングコンデンサスタックとを具備する。トンネリングコンデンサ及びカップリングコンデンサスタックは、フローティングゲートノードに接続されている。カップリングコンデンサスタックは、フローティングゲートノードと第２プログラミング端子との間に直列に接続された少なくとも２つの複数のカップリングコンデンサから成る。カップリングコンデンサスタックは、トンネリングコンデンサよりも大きい静電容量を有する。プログラミング動作の間に、第１プログラミング端子と第２プログラミング端子との間に電圧差が確立されて、トンネリングコンデンサを介した電荷トンネリングを生じさせ、それによって、プログラミング動作後、フローティングゲートノードに電荷が蓄えられる。読み取り動作の間に、リードトランジスタが、フローティングゲートノードに蓄えられた電荷を示す出力信号を生成するように活性化される。
【００１３】
本発明に従って、カップリングコンデンサにスタック構造が用いられる。具体的には、カップリングコンデンサスタックは、フローティングゲートノードと第２プログラミング端子との間に直列に接続された少なくとも２つのカップリングコンデンサによって形成されている。カップリングコンデンサスタックは、メモリセル構造のプログラミングを実行可能とするために適切なカップリング比を提供するように、トンネリングコンデンサよりも大きい静電容量を有する。本発明の発明者は、メモリセル構造内のカップリングコンデンサに対して上記の構造を取り入れることによって、以下で詳細に記載されるような理由で、メモリセル構造のサイズを非常に小さくできるということことに気付いた。
【００１４】
図１及び図２を参照して先に記載したような従来技術の不揮発性メモリセル構造では、プログラミング動作の後に、カップリングコンデンサ１００は、フローティングゲートノード１４０に蓄えられた電荷に対する主漏れ経路となる。これは、カップリングコンデンサ１００が、トンネリングコンデンサ１３０と比較した場合に、比較的広い面積を有するためである。本発明に従って、カップリングコンデンサ１００をカップリングコンデンサスタックに置き換えることによって、スタック内の各コンデンサを介した電圧降下は、従来技術のカップリングコンデンサ１００を介して生じる電圧降下よりも小さくなる。ここで、カップリングコンデンサスタックとは、少なくとも２つのカップリングコンデンサがフローティングゲートノードと第２プログラミング端子との間に直列に設置されたものである。そのようなコンデンサを介した電圧降下に伴って、漏れ電流が指数関数的に上昇するので、個々のコンデンサのそれぞれにかかる電圧のこの低下は、漏れ電流の大幅な減少につながる。カップリングコンデンサスタックを用いることによって、漏れ電流の大幅な減少がみられることが分かり、さらに、発明者は、どんなに電荷を配置しても、それらはプログラミング動作の間に緩やかに放電されるので、もはやフローティングゲートノードに多くの電荷を蓄える必要はないということに気付いた。従って、今まで通り、リードトランジスタは、図１及び図２の従来技術のデバイスと同一の格納状態であれば、プログラミング動作後、少ない初期電荷でも正しい検知が可能である。
【００１５】
プログラミング動作の間にフローティングゲートノード１４０に多くの電荷を蓄える必要がなくなるということが分かり、次いで、本発明の発明者は、もはやそのような大きなカップリング比を必要としないことに気付いた。すなわち、カップリングコンデンサスタックの静電容量は、従来技術のカップリングコンデンサ１００並みである必要は無くなる。単一のコンデンサをスタック構成に置き換えるためには、典型的に、スタック内の個々のコンデンサは、（より大きい直列のコンデンサ群全体として、置き換えられる単一のコンデンサと同一の静電容量に達する必要があるので、）置き換えられる単一のコンデンサよりも大きい静電容量を有する必要がある。しかしながら、カップリング比、すなわち、カップリングコンデンサスタックの合計静電容量は縮小可能であるという上記の認識をかんがみて、本発明の発明者は、従来技術のカップリングコンデンサ１００よりも小さい面積で済むように、多くの場合、カップリングコンデンサスタックを構成可能であり、それによって、メモリセル構造の全体サイズを縮小できるということに気付いた。
【００１６】
従って、本発明のカップリングコンデンサスタックの使用によって、メモリセル構造は、そのような不揮発性メモリセル構造の製造時の利点を残しつつ、それが図１及び図２の従来技術のメモリセル構造よりも小さい面積を有するように提供できる。
【００１７】
また、面積の縮小に加えて、又はその代わりとして、本発明のメモリセル構造は、図１及び図２の従来技術のメモリセル構造を用いて構成されたメモリデバイスと比較した場合に、メモリデバイスの寿命の長期化が可能である。これは、不揮発性メモリセルの寿命がフローティングゲートリークを減少させることによって延びるためである。本発明のデバイスでは漏れが小さくなるので、メモリセルの寿命を延ばすために使用できる。しかしながら、典型的に、寿命とコンデンサのサイズとはトレードオフの関係にあり、セルサイズの小ささは、カップリング比の小ささ、換言すれば、プログラミング中の格納電荷の少なさを意味し、故に、寿命が短い。しかしながら、コンデンサのサイズと寿命とを慎重にコントロールすることによって、場合によっては、従来技術の既知のメモリセルよりも、より小さく、より長い寿命を兼ね備えたメモリセルデザインを提供することが可能となる。
【００１８】
典型的に、メモリセル構造は、基板上に形成される。一実施態様において、カップリングコンデンサスタック内の隣接したカップリングコンデンサ間の各中間ノードは、基板から絶縁される。基板からそのような中間ノードを絶縁することによって、スタック内へのカップリングコンデンサの設置がもたらした漏れ電流縮小の恩恵の最大化を保証する。これは、カップリングコンデンサスタック内の追加的なカップリングコンデンサをバイパスする中間ノードからのいかなる漏れも防止することによる。
【００１９】
一実施態様において、リードトランジスタと、トンネリングコンデンサと、カップリングコンデンサスタック内の少なくとも第１カップリングコンデンサとは、基板上に形成される。特定の一実施態様において、基板上に形成されたリードトランジスタ及び任意のコンデンサは、基板の関連する範囲でドープレベルを変更することによって形成されたデバイスの特定部分で、ＭＯＳ（Metal Oxide Semiconductor）構造として形成される。しかしながら、このような構成は、本発明の必須事項ではなく、例示を目的とする。一実施態様では、カップリングコンデンサは、そのような方法で基板上に形成される必要はない。
【００２０】
カップリングコンデンサスタックのさまざまなカップリングコンデンサは、多様な方法で構成されてよい。しかしながら、一実施態様においては、カップリングコンデンサの物理的重なりを許容するように、２つ以上のコンデンサが、カップリングコンデンサスタックのカップリングコンデンサを形成するために使用される。具体的には、典型的に、メモリセル構造は、基板に多重層を用いることによって製造され、かつ異なるタイプのコンデンサを用いることによって、カップリングコンデンサスタック内のあるコンデンサは、カップリングコンデンサスタック内の他のコンデンサと異なる層を形成する。それによって、カップリングコンデンサの物理的な重なりが許され、かつさらなるサイズ縮小が達成できる。
【００２１】
原則として、カップリングコンデンサスタックが３つ以上のカップリングコンデンサを含むと同時に、一実施態様において、カップリングコンデンサスタックは、フローティングゲートノードと第２プログラミング端子との間に直列に接続された２つのカップリングコンデンサを具備する。そのようなアプローチは、大幅なサイズ縮小の利益を生じつつ、カップリング比が充分に高いレベルで維持され、メモリセル構造のプログラミング準備を整わせるということを示す。
【００２２】
一実施態様において、カップリングコンデンサスタック内の第１カップリングコンデンサは、基板上に形成され、かつ第１カップリングコンデンサとカップリングコンデンサスタック内の第２カップリングコンデンサとの間の中間ノードは、基板から絶縁されている。上記の通り、中間ノードを基板から絶縁することによって、カップリングコンデンサスタックの使用がもたらした漏れ電流縮小の恩恵が最大化できる。
【００２３】
第１及び第２カップリングコンデンサは、多様な方法で提供されてよい。しかしながら、一実施態様において、第２カップリングコンデンサは、ＭＩＭ（Metal-Insulator-Metal）コンデンサである。この第２カップリングコンデンサをＭＩＭコンデンサとすることによって、ＭＩＭコンデンサがメモリセル構造の上部金属層を形成でき、それによって、基板からの絶縁が容易となる。
【００２４】
ある実施態様においては、カップリングコンデンサスタック内の両方のカップリングコンデンサが、ＭＩＭコンデンサとして形成されてもよい。しかしながら、一実施態様においては、第１カップリングコンデンサが、ＭＯＳコンデンサであり、ＭＩＭコンデンサは、ＭＯＳコンデンサ上に１つ以上の層を形成する。複数のカップリングコンデンサのうちの１つをＭＯＳコンデンサとして、かつ他のコンデンサをＭＩＭコンデンサとして提供することによって、カップリングコンデンサスタックを形成するために、特に空間効率に優れたメカニズムが得られることが分かる。具体的には、一実施態様において、ＭＩＭコンデンサは、少なくとも部分的に、ＭＯＳコンデンサを物理的に覆う。それによって、特に面積効率に優れたカップリングコンデンサスタックを提供する。故に、そのような実施態様では、省面積は２倍となる。すなわち、カップリングコンデンサスタックを用いる際に要求されるカップリング比の縮小（すなわち、カップリングコンデンサのサイズの縮小）がもたらす第１の省面積と、カップリングコンデンサスタック内の個々のコンデンサの物理的な重なりから生じる第２の省面積とである。
【００２５】
カップリングコンデンサスタック内の各カップリングコンデンサの物理的デザインは、実装に応じて変更されてよい。しかしながら、一実施態様において、カップリングコンデンサスタック内の各カップリングコンデンサは、ほぼ同一の静電容量を有する。ほぼ同一の静電容量を有するようにカップリングコンデンサスタック内の各カップリングコンデンサを構成することによって、各カップリングコンデンサを介した電圧降下が比較的に等しくなる。故に、カップリングコンデンサスタック内のさまざまなカップリングコンデンサを介した漏れ電流が平衡化される。しかしながら、個々のカップリングコンデンサそれぞれの静電容量は、ある程度変更可能である。例えば、特定のカップリングコンデンサが提供されることがわかっているデバイスの特定の層に適用されるサイズ条件への対応が可能である。
【００２６】
第２態様において、本発明は、メモリセルアレイから成るメモリデバイスを提供する。各メモリセルは、少なくとも１つのメモリセル構造から成る。各メモリセル構造は、フローティングゲートノードを有したリードトランジスタと、第１プログラミング端子を有したトンネリングコンデンサと、第２プログラミング端子を有したカップリングコンデンサスタックとを具備する。トンネリングコンデンサ及びカップリングコンデンサスタックは、フローティングゲートノードに接続されている。カップリングコンデンサスタックは、フローティングゲートノードと第２プログラミング端子との間に直列に接続された少なくとも２つの複数のカップリングコンデンサから成る。カップリングコンデンサスタックは、トンネリングコンデンサよりも大きい静電容量を有する。プログラミング動作の間に、第１プログラミング端子と第２プログラミング端子との間に電圧差が確立されて、トンネリングコンデンサを介した電荷トンネリングを生じさせ、それによって、プログラミング動作後、フローティングゲートノードに電荷が蓄えられる。読み取り動作の間に、リードトランジスタは、フローティングゲートノードに蓄えられた電荷を示す出力信号を生成するように活性化される。
【００２７】
一実施態様において、各メモリセルは、単一のメモリセル構造で形成される。しかしながら、変形例においては、各メモリセルは、第１メモリセル構造と第２メモリセル構造とを含む。プログラミング動作の間に、第１メモリセル構造及び第２メモリセル構造の第１プログラミング端子と第２プログラミング端子との間に電圧差が確立される。それによって、プログラミング動作後、第１メモリセル構造のフローティングゲートノードに負の電荷が蓄えられるとともに、第２メモリセル構造のフローティングゲートノードに正の電荷が蓄えられる。読み取り動作の間に、第１及び第２メモリセル構造のリードトランジスタによって生成された出力信号間の差が、メモリセルに蓄えられたデータ値を示す。メモリセル構造をそのような方法で対にし、かつ対となった各メモリセル構造を反対の性質にプログラミングすることによって、読み取り動作の間に、対となったメモリセル構造によって生成された出力信号の差を識別することで記憶されたデータ値を検出するための簡素なメカニズムを提供する。
【００２８】
第３態様において、本発明は、データ処理動作を実行するための処理回路と、処理回路のアクセスを受けるデータを格納するためのメモリデバイスとを具備した集積回路を提供する。メモリデバイスは、メモリセルアレイから成る。各メモリセルは、少なくとも１つのメモリセル構造から成る。各メモリセル構造は、フローティングゲートノードを有したリードトランジスタと、第１プログラミング端子を有したトンネリングコンデンサと、第２プログラミング端子を有したカップリングコンデンサスタックとを具備する。トンネリングコンデンサ及びカップリングコンデンサスタックは、フローティングゲートノードに接続されている。カップリングコンデンサスタックは、フローティングゲートノードと第２プログラミング端子との間に直列に接続された少なくとも２つの複数のカップリングコンデンサから成る。カップリングコンデンサスタックは、トンネリングコンデンサよりも大きい静電容量を有する。プログラミング動作の間に、第１プログラミング端子と第２プログラミング端子との間に電圧差が確立されて、トンネリングコンデンサを介した電荷トンネリングを生じさせ、それによって、プログラミング動作後、フローティングゲートノードに電荷が蓄えられる。読み取り動作の間に、リードトランジスタが、フローティングゲートノードに蓄えられた電荷を示す出力信号を生成するように活性化される。
【図面の簡単な説明】
【００２９】
【図１】従来技術の構成に従うメモリセル構造の断面図である。
【図２】図１のメモリセル構造の概略図である。
【図３】本発明の一実施形態に従うメモリセル構造の概略図である。
【図４】漏れ電流とコンデンサにかかる電圧との関係を示すグラフである。
【図５】本発明の実施形態のスタック構造を図２の従来技術の構造と比較した、メモリセル構造のフローティングゲートノードの放電の差を示すグラフである。
【図６】本発明の一実施形態に従うメモリセル構造のうちのある特定の実施形態の概略図である。
【図７】図６の実施形態を用いる場合に、カップリングコンデンサスタックをＭＯＳコンデンサが覆うように、どのようにしてＭＩＭコンデンサを構成できるかを示す。
【図８】本発明の実施形態のメモリセル構造を用いて構成されたメモリセルを組み込んだメモリアレイの概略図である。
【図９】本発明の実施形態に従う一対のメモリセル構造を用いた、図８のメモリセルの一実施形態を示す。
【図１０】本発明の実施形態に従うメモリセル構造を用いて構成された不揮発性メモリを組み込んだ集積回路を示す。
【発明を実施するための形態】
【００３０】
本発明は、添付の図面に例示のみを目的として示された実施形態を参照してさらに詳細に説明される。
【００３１】
図３は、本発明の実施形態に従うメモリセル構造の概略図である。図２の従来技術のメモリセル構造の場合と同一の構成要素は、同一の参照符号で示される。図３と図２との比較から明らかなように、図２の従来技術の単一のカップリングコンデンサ１００は、本発明の実施形態では、カップリングコンデンサスタック２００に置き換えられている。上記の通り、このようなカップリングコンデンサスタックを用いることによって、メモリセル構造の面積の縮小、すなわち、そのようなメモリセル構造を組み込んだメモリデバイスの面積の縮小が達成できる。具体的には、図２の従来技術のデバイスでは、カップリングコンデンサの面積の大きさが原因で、カップリングコンデンサ１４０が、フローティングゲートノード１４０に蓄えられた電荷に対する主漏れ経路を生じさせている。カップリングコンデンサを、フローティングゲートノード１４０とプログラミング端子１５０との間に直列に設置された少なくとも２つのカップリングコンデンサから成るカップリングコンデンサスタックに置き換えることによって、スタック内の各コンデンサを介した電圧降下は、従来技術のカップリングコンデンサ１００を介して生じる電圧降下に比べて減少する。
【００３２】
図４は、ＭＯＳコンデンサを介した電圧降下によって、漏れ電流がどのように変化するかを示したグラフである。見て取れるように、漏れ電流は、そのような電圧降下で指数関数的に増大する。カップリングコンデンサスタック２００が容量の等しい２つのカップリングコンデンサを含むと仮定すると、カップリングコンデンサスタック２００内の個々のコンデンサを介した電圧降下は、従来技術のカップリングコンデンサ１００を介した電圧降下に比べて、約半分となることがわかる。したがって、矢印２１５が従来技術のカップリングコンデンサ１００を介した電圧降下を表し、かつ、特に、そのカップリングコンデンサの漏れ電流を示す曲線２１０上の位置を指し示す場合、矢印２２０は、カップリングコンデンサスタック２００内の各カップリングコンデンサで観測される漏れ電流を示し、各コンデンサには、カップリングコンデンサ１００の半分の電圧降下が生じる。
【００３３】
漏れ電流へのこの降下の影響は、図５のグラフから見て取れる。図５は、フローティングゲートノード１４０における電圧が時間ともにどのように放電されるかを、まず、図２の従来技術のような非スタック構造に対して（図５に線２３０で示す）、次に、図３に示されたようなスタック構造に対して（図５に線２４０で示す）示す。どちらの場合も、プログラミング動作完了後、フローティングゲートノード１４０は、０．５ボルトの電圧を有すると仮定する。見て取れるように、本発明の実施形態のスタック構造を用いると、電圧の放電は非スタック構造よりもはるかに少ない。
【００３４】
従来技術の構造について検討すると、プログラミング端子に印加可能な最大電圧（おおむね、６〜８ボルト）を考慮して、カップリング比は、プログラミング動作の間にフローティングゲートノード１４０を充電する電圧が所定のレベルとなるように選択される。それによって、持続期間中、メモリセル構造は、（典型的に、年単位で測定される）その値を保持することを期待される。電圧は、リードトランジスタ１２０が格納された値をもはや検出できないか又は誤った値を検出するレベルに放電されることはない。図示を目的として、図５を実施例と見なすと、格納されたデータ値を正しく感知するためにフローティングゲートノード１４０で必要とされる最小電圧は、０．１ボルトである。図５の線２３０を見ると、これは、プログラミング動作の終わりでフローティングゲートノード１４０を０．５ボルトに充電することが必要であるということを意味する。
【００３５】
しかしながら、図５の線２４０から明らかなように、カップリングコンデンサスタック２００の使用に起因する漏れ電流の減少を考慮すると、フローティングゲートノードが０．５ボルトの電圧レベルにプログラムされる必要はもはや無く、その代わりに、フローティングゲートノード１４０では、より低い電圧が用いられる。フローティングゲートノード１４０において、より低い電圧レベル（すなわち、電荷）が用いられるならば、カップリング比（すなわち、カップリングコンデンサとトンネリングコンデンサとの静電容量の比率）は、カップリングコンデンサスタック２００を用いる場合に減少する。結果として、カップリングコンデンサスタック２００に必要な面積は、図２の従来技術の単一のカップリングコンデンサ１００に必要な面積に比べて小さくなる。それによって、本発明の実施形態のカップリングコンデンサスタック２００を用いて製造されるメモリセル構造は、図２の従来技術の既知のメモリセル構造よりも、占有面積を小さくすることができる。
【００３６】
好ましくは、カップリングコンデンサスタック内の隣接したカップリングコンデンサ間の中間ノードは、メモリセル構造の基板体に対して絶縁される。さらに、カップリングコンデンサは、これを達成するためにさまざまな方法で構成されてよい。そのような絶縁を達成した一構成を図６に示す。
【００３７】
この実施例において、カップリングコンデンサスタック２００は、ＭＯＳコンデンサ２５０によって形成され、ＭＩＭ（Metal-Insulator-Metal）コンデンサ２６０と直列に接続される。ＭＩＭコンデンサがデバイスの上部メタルレイヤに形成されるので、それは、基板体から容易に絶縁される。図７がその概略図である。図７に示したように、本発明の図示された実施形態において、ＰＭＯＳリードトランジスタ１２０及びトンネリングコンデンサ１３０がそうであるように、ＭＯＳコンデンサ２５０は、基板３００上に形成される。しかしながら、ＭＩＭコンデンサ２６０は、ＭＩＭ絶縁体によって分離されたＭＩＭメタルレベルによって形成され、ＭＩＭコンデンサに対して必要とされるＭＩＭメタルレベルは、デバイスの上部レイヤに形成される。ある特定の実施形態では、ＭＩＭコンデンサ２６０は、第５メタルレベルと第６メタルレベルとの間に位置する。
【００３８】
一実施形態において、カップリングコンデンサスタック内の両方のカップリングコンデンサは、ＭＩＭコンデンサによって形成される。しかしながら、図６及び図７に示された実施形態では、中間ノードの絶縁を許容するだけでなく、メモリデバイスを製造する際に、２つのコンデンサのいくらかの物理的重なりをも許容するので、複数のコンデンサのうちの一方は、ＭＯＳコンデンサ２５０によって形成され、かつ他方は、ＭＩＭコンデンサ２６０によって形成される。具体的には、図７から明らかなように、ＭＩＭコンデンサ２６０は、ＭＯＳコンデンサ２５０に少なくとも部分的に重なってよく、実際には、いくつかの実施形態では、ＭＯＳコンデンサ２５０（及び、ときには、ＭＯＳコンデンサ２５０と同一レベルに備わる１つ以上の他の構成要素）を完全に覆う。これは、カップリングコンデンサスタックを用いる場合に達成される小さいカップリング比（すなわち、カップリングコンデンササイズ）に起因する削減に加えて、面積オーバーヘッドのさらなる削減を提供する。
【００３９】
典型的に、メモリデバイスは、図８に示したようにメモリアレイ３００を含む。メモリアレイは、メモリアレイ全域に位置するメモリセル３０５の配列を具備する。本発明の一実施形態において、各メモリセルは、図３に示されたようなメモリセル構造によって形成される。変形実施形態では、一対のそのようなメモリセル構造が、図９の概略図のように、各メモリセルを形成するために用いられてもよい。この例では、第１メモリセル構造は、カップリングコンデンサスタック３１０と、リードトランジスタ３１５と、トンネリングコンデンサ３２０とから成る。同様に、第２メモリセル構造は、カップリングコンデンサスタック３３０と、リードトランジスタ３３５と、トンネリングコンデンサ３４０とから成る。第１及び第２メモリセル構造のＢ及びＴプログラミング端子は、反対方向にプログラミング電位に接続されている。図９に示されたこの特定の例では、第１メモリセル構造のＴ端子は、プログラミング動作の間、＋７ボルトに接続され、かつＢ端子は、０ボルトに接続され、同時に、第２メモリセル構造については、Ｂ端子が＋７ボルトに接続され、かつＴ端子が０ボルトに接続される。この構成の結果として、プログラミング動作の終わりにおいて、第１メモリセル構造のフローティングゲートノード３２５は、その中に蓄えられた負の電荷を有し、同時に、第２メモリセル構造のフローティングゲートノード３４５は、その中に蓄えられた正の電荷を有する。
【００４０】
プログラミング動作に続いて読み取り動作が実行される場合、両方のリードトランジスタ３１５，３３５のソース端子は、リード電圧に接続され、次いで、両方のリードトランジスタのドレインパスを介して流れる電流が、格納されたデータ値を検出するためにセンスアンプ回路によって監視される。２つの電路間の電流差分を感知する必要がないことは明らかであり、その代わりに、２つの電路間の電圧差分がセンスアンプ回路によって監視される。
【００４１】
図１０は、プロセッサ４０５が不揮発性メモリ４２０にパス４１０によって接続されている演算デバイスの集積回路の概略図である。不揮発性メモリ４２０は、図８に示されたようなメモリアレイ３００を含む。それによって、メモリセルのそれぞれは、本発明の実施形態のメモリセル構造を用いて構成される。そのようなメモリセル構造を用いることによって、標準的なＣＭＯＳロジック製造過程を用いて、かつＥＥＰＲＯＭ及びフラッシュメモリなどの従来の不揮発性メモリに必要とされる追加的なマスク及び加工ステップなしに、集積回路全体を製造することができる。さらに、本発明の実施形態のメモリセル構造を用いることによって、図２の従来技術のメモリセル構造よりも不揮発性メモリ４２０のサイズを大幅に小さくできる。それによって、より小さな集積回路を作り出せる。あるいは、メモリセルのサイズは、図２の従来技術のメモリセル構造で用いることで達成されるサイズと同一に保ちつつ、カップリングコンデンサスタックを用いる場合に生じる漏れ電流減少の結果として、メモリデバイスの寿命を大幅に長くすることができる。
【００４２】
上記の通り、典型的に、寿命とコンデンササイズとの間にはトレードオフの関係がある。コンデンササイズ及び寿命の慎重なコントロールによって、いくつかの実施形態において、従来技術の既知のメモリセルよりも小型かつ長寿命なメモリセルのデザインを提供できる。
【００４３】
本発明の実施形態の技術は、多くの集積回路に利用することができるが、中程度の不揮発性メモリを必要とし、かつ簡易な製造法及び低いコスト率を要する集積回路において特に有益である。例えば、ＲＦＩＤタグに適用でき、この場合、低いコストでの製造及びサイズの縮小が特に有利となる。他の用途としては、オンチップ不揮発性メモリを必要とするＳｏＣ（System-on-Chip）回路がある。
【００４４】
明細書中には本発明の特定の実施形態が記載されたが、これらが発明の限定を意図したものではなく、本発明の範囲内で多くの修正及び追加が可能であるということは明白である。例えば、本発明の範囲から逸脱することなく、独立請求項の特徴を用いて、特許請求の範囲に記載された特徴のさまざまな組合せが行える。
【符号の説明】
【００４５】
１００  カップリングコンデンサ
１２０  ＰＭＯＳリードトランジスタ
１３０  トンネリングコンデンサ
１４０  フローティングゲートノード
１５０  カップリングコンデンサのプログラミング端子
１６０  トンネリングコンデンサのプログラミング端子
１７０  ドレインノード
１８０  ソースノード
２００  カップリングコンデンサスタック
２５０  ＭＯＳコンデンサ
２６０  ＭＩＭコンデンサ
３００  メモリアレイ
３０５  メモリセル
３１０  第１メモリセル構造のカップリングコンデンサスタック
３１５  第１メモリセル構造のリードトランジスタ
３２０  第１メモリセル構造のトンネリングコンデンサ
３２５  第１メモリセル構造のフローティングゲートノード
３３０  第２メモリセル構造のカップリングコンデンサスタック
３３５  第２メモリセル構造のリードトランジスタ
３４０  第２メモリセル構造のトンネリングコンデンサ
３４５  第２メモリセル構造のフローティングゲートノード
４００  集積回路
４０５  プロセッサ
４１０  パス
４２０  不揮発性メモリ
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１】
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