(57)【特許請求の範囲】
【請求項１】
互いに絶縁分離されたメモリセル領域とレギュレータ領域とを有する半導体層と、
前記メモリセル領域において前記半導体層の表層部に形成されるソース領域と、
前記メモリセル領域において前記半導体層の表層部に前記ソース領域と間隔を空けて形成されるドレイン領域と、
前記メモリセル領域および前記レギュレータ領域のそれぞれにおいて、前記半導体層上に形成される第１絶縁膜と、
前記メモリセル領域において、前記第１絶縁膜上に形成され、前記ソース領域と前記ドレイン領域との間の領域に対向するフローティングゲートと、
前記フローティングゲート上に形成される第２絶縁膜と、
前記第２絶縁膜上に形成され、前記フローティングゲートに対向するコントロールゲートと、
前記レギュレータ領域において前記半導体層の表層部に形成され、不純物がドープされた不純物ドープ領域と、
前記レギュレータ領域において、前記第１絶縁膜上に形成され、前記不純物ドープ領域に対向して、前記不純物ドープ領域とキャパシタを構成し、前記コントロールゲートと電気的に接続される第１電極とを含む、半導体装置。
【請求項２】
前記レギュレータ領域において、導電性材料からなり、前記第１絶縁膜上に前記第１電極と間隔を空けて形成され、前記不純物ドープ領域に対向して、前記不純物ドープ領域とキャパシタを構成する第２電極をさらに含む、請求項１に記載の半導体装置。
【請求項３】
前記第１電極と前記不純物ドープ領域とによって構成されるキャパシタが、直列接続されるように複数設けられている、請求項１に記載の半導体装置。
【請求項４】
前記複数のキャパシタは、互いに隣接して形成されている、請求項３に記載の半導体装置。
【請求項５】
前記複数のキャパシタは、温度依存性を有さない、請求項３または４に記載の半導体装置。
【請求項６】
前記コントロールゲートには、一定の基準電圧に、前記複数のキャパシタの各々における前記第１電極と前記不純物ドープ領域との間に生じる電位差を加えた電圧が印加される、請求項３〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記メモリセル領域における前記第１絶縁膜の経時劣化により、前記フローティングゲートに電荷が注入された状態での閾値電圧と、前記フローティングゲートに電荷が注入されていない状態での閾値電圧との差が低下する、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記レギュレータ領域における前記第１絶縁膜の経時劣化により、前記第１電極と前記不純物ドープ領域との間に印加されるべき電圧が上昇する、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記半導体装置は、
前記メモリセル領域における前記第１絶縁膜の経時劣化により、前記フローティングゲートに電荷が注入された状態での閾値電圧と、前記フローティングゲートに電荷が注入されていない状態での閾値電圧との差が低下し、
前記レギュレータ領域における前記第１絶縁膜の経時劣化により、前記第１電極と前記不純物ドープ領域との間に印加されるべき電圧が上昇するものであって、
前記メモリセル領域における前記閾値電圧の差の低下は、前記レギュレータ領域における前記印加電圧の上昇により抑制される、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項１０】
前記メモリセル領域における前記第１絶縁膜と、前記レギュレータ領域における前記第１絶縁膜とは、同一膜厚である、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記メモリセル領域および前記レギュレータ領域における前記第１絶縁膜は、膜厚に関して、ある基準に対して同一の相対的なばらつきを有している、請求項１〜１０のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フローティングゲート型（スタックゲート型）の不揮発性記憶素子を備える半導体装置に関する。
【背景技術】
【０００２】
不揮発性メモリの代表的なものとして、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が知られている。
ＥＥＰＲＯＭの各メモリセルは、たとえば、Ｐ型のシリコン基板の表層部にチャネル領域を挟んで形成されるＮ型のソース領域およびドレイン領域と、チャネル領域上に形成されるトンネル酸化膜と、トンネル酸化膜上に形成されるフローティングゲートと、フローティングゲート上に形成されるゲート間絶縁膜と、ゲート間絶縁膜上に形成されるコントロールゲートとを備えている。メモリセルに対するデータの書き込み時には、コントロールゲートに正の書き込み電圧が印加され、ドレイン領域とコントロールゲートとの間に正の高電界が形成される。この高電界が形成されると、電子がドレイン領域からトンネル酸化膜をＦＮ（Fowler-Nordheim）トンネルしてフローティングゲートに注入される。これにより、データの書き込みが達成される。
【０００３】
書き込み電圧は、電圧レギュレータからコントロールゲートに印加される。従来の電圧レギュレータは、ＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）トランジスタを備えている。ＮＭＯＳトランジスタのソース領域には、一定の基準電圧が印加される。そして、ＮＭＯＳトランジスタのドレイン領域は、コントロールゲートと電気的に接続されている。これにより、コントロールゲートには、基準電圧にＮＭＯＳトランジスタの閾値電圧（ＮＭＯＳトランジスタの順方向電圧）を加えた値の電圧（基準電圧＋閾値電圧）が書き込み電圧として印加される。
【特許文献１】特開２００２−２３７１９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の電圧レギュレータでは、ＮＭＯＳトランジスタの温度特性や製造ばらつき（ＮＭＯＳトランジスタの製造工程に起因する電気的特性のばらつき）により、ＮＭＯＳトランジスタの閾値電圧のばらつきが生じるため、書き込み電圧のばらつきが生じる。メモリセル（ソース領域、ドレイン領域、トンネル酸化膜、フローティングゲート、ゲート間絶縁膜およびコントロールゲートからなるメモリトランジスタ）に対するデータの安定した書き込み（書き込み動作）を保証するためには、電子のＦＮトンネルを生じさせるのに必要な電圧以上の書き込み電圧が確保されなければならない。そのため、書き込み電圧のばらつきは、書き込み動作の安定性を低下させる。
【０００５】
そこで、本発明の目的は、動作の安定性の向上を図ることができる、半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
前記の目的を達成するための請求項１記載の発明は、互いに絶縁分離されたメモリセル領域とレギュレータ領域とを有する半導体層と、前記メモリセル領域において前記半導体層の表層部に形成されるソース領域と、前記メモリセル領域において前記半導体層の表層部に前記ソース領域と間隔を空けて形成されるドレイン領域と、前記メモリセル領域および前記レギュレータ領域のそれぞれにおいて、前記半導体層上に形成される第１絶縁膜と、前記メモリセル領域において、前記第１絶縁膜上に形成され、前記ソース領域と前記ドレイン領域との間の領域に対向するフローティングゲートと、前記フローティングゲート上に形成される第２絶縁膜と、前記第２絶縁膜上に形成され、前記フローティングゲートに対向するコントロールゲートと、前記レギュレータ領域において前記半導体層の表層部に形成され、不純物がドープされた不純物ドープ領域と、前記レギュレータ領域において、前記第１絶縁膜上に形成され、前記不純物ドープ領域に対向して、前記不純物ドープ領域とキャパシタを構成し、前記コントロールゲートと電気的に接続される第１電極とを含む、半導体装置である。
【０００７】
この半導体装置では、半導体層の表層部に、ソース領域およびドレイン領域が形成されている。半導体層上には、第１絶縁膜が形成されている。第１絶縁膜上には、フローティングゲートが形成されている。フローティングゲートは、ソース領域とドレイン領域との間のチャネル領域と対向している。フローティングゲート上には、第２絶縁膜を挟んで、コントロールゲートが形成されている。すなわち、半導体装置は、ソース領域、ドレイン領域、第１絶縁膜、フローティングゲート、第２絶縁膜およびコントロールゲートからなる不揮発性記憶素子（メモリトランジスタ）を備えている。
【０００８】
また、半導体層の表層部には、不純物ドープ領域がソース領域およびドレイン領域と電気的に分離して形成されている。不純物ドープ領域上には、第１電極が第１絶縁膜を挟んで形成されている。これにより、不純物ドープ領域および第１電極は、第１絶縁膜を容量膜とするキャパシタを構成する。そして、第１電極は、コントロールゲートと電気的に接続されている。
【０００９】
そのため、コントロールゲートには、不純物ドープ領域の電位に不純物ドープ領域と第１電極との間に生じる電位差を加えた値の電圧が書き込み電圧として印加される。
キャパシタの電極間に生じる電位差（キャパシタ電圧）は、温度依存性を有さない。したがって、不揮発性記憶素子のコントロールゲートに印加される書き込み電圧は、温度にかかわらず一定である。よって、不揮発性記憶素子に対するデータの安定した書き込み（安定した書き込み動作）を実現することができる。
【００１０】
また、不揮発性記憶素子では、書き込み電圧が同じである場合、第１絶縁膜の膜厚が大きいものほど、フローティングゲートに注入される電荷量（以下、この項において、単に「注入電荷量」という。）は少なく、第１絶縁膜の膜厚が小さいものほど、注入電荷量は多い。そして、注入電荷量が少ないものほど、フローティングゲートに電荷が注入されている状態でソース−ドレイン間を導通させる閾値電圧（ソース−ドレイン間を導通させるためにコントロールゲートに印加されるべき電圧）は低い。そのため、第１絶縁膜の膜厚が大きいものほど、フローティングゲートに電荷が注入された状態での閾値電圧とフローティングゲートに電荷が注入されていない状態での閾値電圧との差（以下、この項において、単に「閾値電圧差」という。）は小さい。一方、第１絶縁膜の膜厚が大きいほど、不純物ドープ領域と第１電極との間に生じる電位差が大きいので、コントロールゲートに印加される書き込み電圧は高く、第１絶縁膜の膜厚が小さいほど、不純物ドープ領域と第１電極との間に生じる電位差が小さいので、コントロールゲートに印加される書き込み電圧は低い。不揮発性記憶素子では、書き込み電圧が高いほど、注入電荷量は多く、書き込み電圧が低いほど、注入電荷量は少ない。そのため、第１絶縁膜の膜厚のばらつき（製造ばらつき）に起因する注入電荷量の変動は、第１絶縁膜の膜厚のばらつきに起因する書き込み電圧の変動により抑制される。その結果、比較的大きな閾値電圧差を確保することができ、不揮発性記憶素子からのデータの良好な読み出し（良好な読み出し動作）を実現することができる。
【００１１】
よって、半導体装置の動作の安定性の向上を図ることができる。
さらに、不揮発性記憶素子では、データの書き換え（フローティングゲートへの電荷の注入および消去）回数の増加に伴って、第１絶縁膜の劣化により、閾値電圧差が小さくなる。一方、キャパシタにおいても、データの書き換え回数の増加に伴って、不純物ドープ領域と第１電極との間の第１絶縁膜が劣化する。この第１絶縁膜の劣化により、不純物ドープ領域と第１電極との間に生じる電位差が大きくなる。そのため、データの書き換え回数の増加に伴う閾値電圧差の低下は、データの書き換え回数の増加に伴う書き込み電圧の上昇により抑制される。その結果、不揮発性記憶素子の書き換え寿命を延ばすことができる。
【００１２】
請求項２に記載のように、前記半導体装置は、前記レギュレータ領域において、導電性材料からなり、前記第１絶縁膜上に前記第１電極と間隔を空けて形成され、前記不純物ドープ領域に対向して、前記不純物ドープ領域とキャパシタを構成する第２電極をさらに備えていてもよい。
この場合、第２電極とコントロールゲートとの間に、不純物ドープ領域および第１電極が構成するキャパシタと、不純物ドープ領域および第２電極が構成するキャパシタとが直列に接続される。これにより、不揮発性記憶素子のコントロールゲートに、データの書き込みに十分な書き込み電圧が印加される。その結果、不揮発性記憶素子に対するデータの一層安定した書き込みを実現することができる。
請求項３記載の発明は、前記第１電極と前記不純物ドープ領域とによって構成されるキャパシタが、直列接続されるように複数設けられている、請求項１に記載の半導体装置である。
請求項４記載の発明は、前記複数のキャパシタは、互いに隣接して形成されている、請求項３に記載の半導体装置である。
請求項５記載の発明は、前記複数のキャパシタは、温度依存性を有さない、請求項３または４に記載の半導体装置である。
請求項６記載の発明は、前記コントロールゲートには、一定の基準電圧に、前記複数のキャパシタの各々における前記第１電極と前記不純物ドープ領域との間に生じる電位差を加えた電圧が印加される、請求項３〜５のいずれか一項に記載の半導体装置である。
請求項７記載の発明は、前記メモリセル領域における前記第１絶縁膜の経時劣化により、前記フローティングゲートに電荷が注入された状態での閾値電圧と、前記フローティングゲートに電荷が注入されていない状態での閾値電圧との差が低下する、請求項１〜６のいずれか一項に記載の半導体装置である。
請求項８記載の発明は、前記レギュレータ領域における前記第１絶縁膜の経時劣化により、前記第１電極と前記不純物ドープ領域との間に印加されるべき電圧が上昇する、請求項１〜７のいずれか一項に記載の半導体装置である。
請求項９記載の発明は、前記半導体装置は、前記メモリセル領域における前記第１絶縁膜の経時劣化により、前記フローティングゲートに電荷が注入された状態での閾値電圧と、前記フローティングゲートに電荷が注入されていない状態での閾値電圧との差が低下し、前記レギュレータ領域における前記第１絶縁膜の経時劣化により、前記第１電極と前記不純物ドープ領域との間に印加されるべき電圧が上昇するものであって、前記メモリセル領域における前記閾値電圧の差の低下は、前記レギュレータ領域における前記印加電圧の上昇により抑制される、請求項１〜６のいずれか一項に記載の半導体装置である。
請求項１０記載の発明は、前記メモリセル領域における前記第１絶縁膜と、前記レギュレータ領域における前記第１絶縁膜とは、同一膜厚である、請求項１〜９のいずれか一項に記載の半導体装置である。
請求項１１記載の発明は、前記メモリセル領域および前記レギュレータ領域における前記第１絶縁膜は、膜厚に関して、ある基準に対して同一の相対的なばらつきを有している、請求項１〜１０のいずれか一項に記載の半導体装置である。
【発明を実施するための最良の形態】
【００１３】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。また、図２は、図１に示す半導体装置の回路図である。
半導体装置１は、ＥＥＰＲＯＭであって、シリコンからなるＰ型の半導体基板２を備えている。
【００１４】
半導体基板２には、複数のメモリセル領域３が行列状に並べて設定されている。各メモリセル領域３は、酸化シリコンからなるフィールド酸化膜４により周囲から絶縁分離されている。
各メモリセル領域３には、メモリセルを構成するメモリトランジスタ５およびセレクトトランジスタ６が形成されている。
【００１５】
具体的には、各メモリセル領域３において、半導体基板２の表層部には、Ｎ型の第１拡散領域７、第２拡散領域８および第３拡散領域９が互いに間隔を空けて形成されている。半導体基板２上には、トンネル絶縁膜１０が形成されている。トンネル絶縁膜１０は、第１拡散領域７と第２拡散領域８との間の領域上に設けられ、その一部が第２拡散領域８と対向している。トンネル絶縁膜１０上には、フローティングゲート１１が積層されている。フローティングゲート１１上には、たとえば、窒化シリコン膜を１対の酸化シリコン膜で挟み込んだＯＮＯ（酸化膜−窒化膜−酸化膜）構造を有するＯＮＯ膜１２が形成されている。さらに、ＯＮＯ膜１２上には、コントロールゲート１３が形成されている。これにより、各メモリセル領域３には、第１拡散領域７、第２拡散領域８、トンネル絶縁膜１０、フローティングゲート１１、ＯＮＯ膜１２およびコントロールゲート１３からなるメモリトランジスタ５が形成されている。メモリトランジスタ５において、第１拡散領域７および第２拡散領域８は、それぞれソース領域およびドレイン領域として機能する。
【００１６】
さらに、半導体基板２上には、ゲート絶縁膜１４が形成されている。ゲート絶縁膜１４は、第２拡散領域８と第３拡散領域９との間の領域上に設けられている。ゲート絶縁膜１４上には、ゲート１５が形成されている。これにより、各メモリセル領域３には、第２拡散領域８、第３拡散領域９、ゲート絶縁膜１４およびゲート１５からなるセレクトトランジスタ６が形成されている。セレクトトランジスタ６において、第２拡散領域８および第３拡散領域９は、それぞれソース領域およびドレイン領域として機能する。
【００１７】
また、半導体基板２には、レギュレータ領域１６が設定されている。レギュレータ領域１６は、酸化シリコンからなるフィールド酸化膜１７により周囲から絶縁分離されている。レギュレータ領域１６において、半導体基板２の表層部には、Ｎ型の第４拡散領域１８が形成されている。第４拡散領域１８上には、キャパシタ絶縁膜１９，２０が互いに間隔を空けて形成されている。キャパシタ絶縁膜１９，２０上には、それぞれ第１電極２１および第２電極２２が形成されている。これにより、第４拡散領域１８および第１電極２１は、キャパシタ絶縁膜１９を容量膜とするキャパシタ２３を構成する。一方、第４拡散領域１８および第２電極２２は、キャパシタ２３と直列に接続され、キャパシタ絶縁膜２０を容量膜とするキャパシタ２４を構成する。
【００１８】
第２電極２２には、一定の基準電圧Ｖbが印加される。これにより、第１電極２１の電位は、一定の基準電圧Ｖbにキャパシタ２３が有する電圧（第１電極２１と第４拡散領域１８との間に生じる電位差。以下、この項において「第１キャパシタ電圧」という。）Ｖc１およびキャパシタ２４が有する電圧（第４拡散領域１８と第２電極２２との間に生じる電位差。以下、この項において「第２キャパシタ電圧」という。）Ｖc２を加えた値（Ｖb＋Ｖc１＋Ｖc２）となる。
【００１９】
メモリトランジスタ５に対するデータの書き込み時には、メモリトランジスタ５のソース領域（第１拡散領域７）およびセレクトトランジスタ６のドレイン領域（第３拡散領域９）がそれぞれ接地電位（０Ｖ）とされる。また、メモリトランジスタ５のコントロールゲート１３およびセレクトトランジスタ６のゲート１５に、第１電極２１の電位が書き込み電圧Ｖpp（＝Ｖb＋Ｖc１＋Ｖc２）として印加される。これにより、セレクトトランジスタ６がオンになり、メモリトランジスタ５のドレイン領域（第２拡散領域８）とコントロールゲート１３との間に高電界が形成される。この高電界が形成されると、電子がドレイン領域からトンネル絶縁膜１０をＦＮトンネルしてフローティングゲート１１に注入され、データの書き込みが達成される。
【００２０】
メモリトランジスタ５に対するデータの消去時には、メモリトランジスタ５のソース領域がオープン状態とされ、コントロールゲート１３が接地電位（０Ｖ）とされる。また、セレクトトランジスタ６のゲート１５およびドレイン領域に高電圧（たとえば、書き込み電圧Ｖpp）が印加される。これにより、セレクトトランジスタ６がオンになり、メモリトランジスタ５のドレイン領域に高電圧が印加され、フローティングゲート１１とドレイン領域との間に高電界が形成される。この高電界が形成されると、フローティングゲート１１から電子が引き抜かれ、データの消去が達成される。
【００２１】
フローティングゲート１１に電子が蓄積されている状態と蓄積されていない状態とでは、メモリトランジスタ５のソース領域とドレイン領域との間を導通させる閾値電圧（ソース領域とドレイン領域との間を導通させるためにコントロールゲート１３に印加されるべき電圧）が異なる。すなわち、閾値電圧は、フローティングゲート１１に電子が蓄積されている状態では、相対的に高い電圧Ｖth(1)をとり、フローティングゲート１１に電子が蓄積されていない状態では、相対的に低い電圧Ｖth(0)をとる。
【００２２】
メモリトランジスタ５からのデータの読み出し時には、セレクトトランジスタ６のゲート１５およびドレイン領域にそれぞれ所定のゲート電圧Ｖsgおよびドレイン電圧Ｖdが印加されて、セレクトトランジスタ６がオンにされる。そして、メモリトランジスタ５のソース領域が接地電位とされ、コントロールゲート１３に電圧Ｖth(1)と電圧Ｖth(0)との中間値のセンス電圧Ｖsenseが印加される。センス電圧Ｖsenseの印加により、メモリトランジスタ５のソース領域とドレイン領域との間に電流が流れれば、論理信号「１」を得ることができる。一方、センス電圧Ｖsenseの印加により、メモリトランジスタ５のソース領域とドレイン領域との間に電流が流れなければ、論理信号「０」を得ることができる。
【００２３】
半導体装置１の製造工程において、フィールド酸化膜４，１７は、酸化シリコンからなり、ＬＯＣＯＳ法により、同時に（同一の工程で）形成される。第１拡散領域７、第２拡散領域８、第３拡散領域９および第４拡散領域１８は、イオン注入法により、同時に（同一の工程で）形成される。トンネル絶縁膜１０、ゲート絶縁膜１４およびキャパシタ絶縁膜１９，２０は、酸化シリコンからなり、半導体基板２の全域上に熱酸化膜を形成し、この熱酸化膜をパターニングすることにより形成される。したがって、トンネル絶縁膜１０、ゲート絶縁膜１４およびキャパシタ絶縁膜１９，２０は、同じ膜厚を有している。また、フローティングゲート１１、ゲート１５、第１電極２１および第２電極２２は、ドープトポリシリコンからなり、半導体基板２の全域上にドープトポリシリコンの堆積膜を形成し、この堆積膜をパターニングすることにより形成される。したがって、フローティングゲート１１、ゲート１５、第１電極２１および第２電極２２は、同じ膜厚を有している。
【００２４】
以上のように、半導体装置１では、メモリトランジスタ５に対するデータの書き込み時に、メモリトランジスタ５のコントロールゲート１３に、書き込み電圧Ｖppとして、一定の基準電圧Ｖbに第１キャパシタ電圧Ｖc１および第２キャパシタ電圧Ｖc２を加えた値（Ｖb＋Ｖc１＋Ｖc２）が印加される。
第１キャパシタ電圧Ｖc１および第２キャパシタ電圧Ｖc２は、温度依存性を有さない。したがって、メモリトランジスタ５のコントロールゲート１３に印加される書き込み電圧Ｖppは、温度にかかわらず一定である。よって、メモリトランジスタ５に対するデータの安定した書き込み（安定した書き込み動作）を実現することができる。
【００２５】
図３は、メモリトランジスタにおけるトンネル絶縁膜の膜厚と閾値電圧との関係を示すグラフである。また、図４は、キャパシタにおけるキャパシタ絶縁膜の膜厚とキャパシタ電圧との関係を示すグラフである。
メモリトランジスタ５では、書き込み電圧Ｖppが同じである場合、トンネル絶縁膜１０の膜厚が大きいものほど、フローティングゲート１１に注入される電荷量（以下、この項において、単に「注入電荷量」という。）は少なく、トンネル絶縁膜１０の膜厚が小さいものほど、注入電荷量は多い。そして、注入電荷量が少ないものほど、フローティングゲート１１に電荷（電子）が注入されている状態で閾値電圧は低い。そのため、図３に示すように、トンネル絶縁膜１０の膜厚が大きいものほど、フローティングゲート１１に電荷が注入された状態での閾値電圧とフローティングゲートに電荷が注入されていない状態での閾値電圧との差（以下、この項において、単に「閾値電圧差」という。）ΔＶthは小さい。
【００２６】
一方、図４に示すように、キャパシタ絶縁膜１９，２０の膜厚が大きいほど、それぞれ第１キャパシタ電圧Ｖc１および第２キャパシタ電圧Ｖc２が高いので、メモリトランジスタ５のコントロールゲート１３に印加される書き込み電圧Ｖppは高く、キャパシタ絶縁膜１９，２０の膜厚が小さいほど、それぞれ第１キャパシタ電圧Ｖc１および第２キャパシタ電圧Ｖc２が低いので、メモリトランジスタ５のコントロールゲート１３に印加される書き込み電圧Ｖppは低い。メモリトランジスタ５では、書き込み電圧Ｖppが高いほど、注入電荷量は多く、書き込み電圧Ｖppが低いほど、注入電荷量は少ない。そのため、トンネル絶縁膜１０の膜厚のばらつき（製造ばらつき）に起因する注入電荷量の変動は、トンネル絶縁膜１０と同じ膜厚であるキャパシタ絶縁膜１９，２０の膜厚のばらつきに起因する書き込み電圧Ｖppの変動により抑制される。その結果、比較的大きな閾値電圧差ΔＶthを確保することができ、メモリトランジスタ５からのデータの良好な読み出し（良好な読み出し動作）を実現することができる。
【００２７】
よって、半導体装置１の動作の安定性の向上を図ることができる。
図５は、メモリトランジスタに対するデータの書き換え回数と閾値電圧との関係を示すグラフである。また、図６は、メモリトランジスタに対するデータの書き換え回数とキャパシタ電圧との関係を示すグラフである。
メモリトランジスタ５では、図５に示すように、データの書き換え（フローティングゲートへの電荷の注入および消去）回数の増加に伴って、トンネル絶縁膜１０の劣化により、閾値電圧差ΔＶthが小さくなる。一方、キャパシタ２３，２４においても、データの書き換え回数の増加に伴って、第４拡散領域１８と第１電極２１との間のキャパシタ絶縁膜１９および第４拡散領域１８と第２電極２２との間のキャパシタ絶縁膜２０が劣化する。そのため、図６に示すように、データの書き換え回数の増加に伴って、キャパシタ２３，２４の各キャパシタ電圧（第１キャパシタ電圧Ｖc１および第２キャパシタ電圧Ｖc２が大きくなる。そのため、データの書き換え回数の増加に伴う閾値電圧差ΔＶthの低下は、データの書き換え回数の増加に伴う書き込み電圧Ｖppの上昇により抑制される。その結果、メモリトランジスタ５の書き換え寿命を延ばすことができる。
【００２８】
また、一定の基準電圧Ｖbに第１キャパシタ電圧Ｖc１および第２キャパシタ電圧Ｖc２を加えて得られる電圧が書き込み電圧Ｖppとされるので、メモリトランジスタ５のコントロールゲート１３にデータの書き込みに十分な電圧を印加することができる。その結果、メモリトランジスタ５に対するデータの一層安定した書き込みを実現することができる。
本発明の一実施形態の説明は以上のとおりであるが、本発明は、他の形態で実施することもできる。たとえば、前述の実施形態では、ＥＥＰＲＯＭを取り上げたが、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）およびＤＲＡＭ（Dynamic Random Access Memory）など、ＥＥＰＲＯＭ以外のフローティングゲート型（スタックゲート型）の不揮発性記憶素子を備える構成に本発明を適用することができる。
【００２９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００３０】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。
【図２】図２は、図１に示す半導体装置の回路図である。
【図３】図３は、メモリトランジスタにおけるトンネル絶縁膜の膜厚と閾値電圧との関係を示すグラフである。
【図４】図４は、キャパシタにおけるキャパシタ絶縁膜の膜厚とキャパシタ電圧との関係を示すグラフである。
【図５】図５は、メモリトランジスタに対するデータの書き換え回数と閾値電圧との関係を示すグラフである。
【図６】図６は、メモリトランジスタに対するデータの書き換え回数とキャパシタ電圧との関係を示すグラフである。
【符号の説明】
【００３１】
１    半導体装置
２    半導体基板
５    メモリトランジスタ（不揮発性記憶素子）
７    第１拡散領域（ソース領域）
８    第２拡散領域（ドレイン領域）
１０  トンネル絶縁膜（第１絶縁膜）
１１  フローティングゲート
１２  ＯＮＯ膜（第２絶縁膜）
１３  コントロールゲート
１８  第４拡散領域（不純物ドープ領域）
１９  キャパシタ絶縁膜（第１絶縁膜）
２０  キャパシタ絶縁膜（第１絶縁膜）
２１  第１電極
２２  第２電極
２３  キャパシタ
２４  キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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