(57)【特許請求の範囲】
【請求項１】
入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、
前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、
前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、
前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域と
を有する複数の単位画素を備え、
前記光電変換素子と前記電荷保持領域との境界部分には、所定電荷量を決めるポテンシャルにて形成され、前記所定電荷量を超える電荷を信号電荷として、前記光電変換素子から前記電荷保持領域に転送するオーバーフローパスが形成される構造を有しており、
前記第１転送ゲートには、前記オーバーフローパスの上部と前記電荷保持領域の上部にそれぞれ配置されるゲート電極として、仕事関数の異なる２つの電極が設けられている
固体撮像素子。
【請求項２】
前記ゲート電極は、前記オーバーフローパスの上部の電極の仕事関数が、前記電荷保持領域の上部の電極の仕事関数よりも小さくなる
請求項１に記載の固体撮像素子。
【請求項３】
前記ゲート電極は、前記オーバーフローパスの上部の電極がＮ型の多結晶シリコンであり、前記電荷保持領域の上部の電極がＰ型の多結晶シリコンである
請求項２に記載の固体撮像素子。
【請求項４】
前記Ｎ型の多結晶シリコンと前記Ｐ型の多結晶シリコンは、絶縁層で分離されている
請求項３に記載の固体撮像素子。
【請求項５】
前記ゲート電極は、同一層の多結晶シリコン構造であり、異なる不純物の注入により前記Ｎ型の多結晶シリコンと前記Ｐ型の多結晶シリコンとに分離されている
請求項３に記載の固体撮像素子。
【請求項６】
前記ゲート電極は、前記オーバーフローパスの上部の電極が金属からなる電極であり、前記電荷保持領域の上部の電極がＰ型の多結晶シリコンである
請求項２に記載の固体撮像素子。
【請求項７】
前記ゲート電極は、前記オーバーフローパスの上部の電極がＮ型の多結晶シリコンであり、前記電荷保持領域の上部の電極が金属からなる電極である
請求項２に記載の固体撮像素子。
【請求項８】
前記ゲート電極は、前記オーバーフローパスの上部の電極と、前記電荷保持領域の上部の電極がそれぞれ異なる種類の金属からなる電極である
請求項２に記載の固体撮像素子。
【請求項９】
前記ゲート電極は、それぞれの電極が同一の配線に接続されている
請求項１に記載の固体撮像素子。
【請求項１０】
半導体基板に、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子から転送される電荷を保持する電荷保持領域を形成する工程と、
前記光電変換素子に蓄積された電荷を転送する第１転送ゲートにおける前記電荷保持領域の上部に配置される第１ゲート電極と、前記電荷保持領域に保持された電荷を転送する第２転送ゲートのゲート電極を形成する工程と、
前記光電変換素子と前記電荷保持領域との境界部分であって、前記光電変換素子から前記電荷保持領域に所定電荷量を超える電荷を転送するオーバーフローパスの上部に配置される、前記第１ゲート電極と仕事関数の異なる第２ゲート電極を形成する工程と、
前記光電変換素子と、前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域を形成する工程と
を備える固体撮像素子の製造方法。
【請求項１１】
半導体基板に、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子から転送される電荷を保持する電荷保持領域を形成する工程と、
前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、前記電荷保持領域に保持された電荷を転送する第２転送ゲートを形成する工程と、
前記光電変換素子と、前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域を形成する工程と、
前記第１転送ゲートにおける、前記電荷保持領域の上部に配置される第１ゲート電極、および、前記光電変換素子と前記電荷保持領域との境界部分であって、前記光電変換素子から前記電荷保持領域に所定電荷量を超える電荷を転送するオーバーフローパスの上部に配置される、前記第１ゲート電極と仕事関数の異なる第２ゲート電極、並びに前記第２転送ゲートのゲート電極となる部分にイオンを注入する工程と
を備える固体撮像素子の製造方法。
【請求項１２】
前記イオンを注入する工程は、フォトレジストによるパターニングを行った後、Ｐ型のイオンを、前記第１転送ゲートの前記第１ゲート電極と、前記第２転送ゲートの前記ゲート電極となる部分に注入し、さらに、フォトレジストによるパターニングを行った後、Ｎ型となるイオンを、前記第１転送ゲートの前記第２ゲート電極に注入する
請求項１１に記載の固体撮像素子の製造方法。
【請求項１３】
半導体基板に、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子から転送される電荷を保持する電荷保持領域を形成する工程と、
前記光電変換素子に蓄積された電荷を転送する第１転送ゲートにおける前記電荷保持領域の上部に配置される第１ゲート電極と、前記電荷保持領域に保持された電荷を転送する第２転送ゲートのゲート電極を形成する工程と、
前記光電変換素子と、前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域を形成する工程と、
前記半導体基板上に所定の層間絶縁膜を形成する工程と、
前記光電変換素子と前記電荷保持領域との境界部分であって、前記光電変換素子から前記電荷保持領域に所定電荷量を超える電荷を転送するオーバーフローパスの上部に配置される、前記第１ゲート電極と仕事関数の異なる第２ゲート電極が配置可能となるように、
前記層間絶縁膜をエッチングする工程と、
前記層間絶縁膜の前記第２ゲート電極が配置可能な形状となった部分に、所定の絶縁膜を堆積して、所定の金属を積層した後、不要な金属層を除去することにより前記第２ゲート電極を形成する工程と
を備える固体撮像素子の製造方法。
【請求項１４】
半導体基板に、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子から転送される電荷を保持する電荷保持領域を形成する工程と、
前記電荷保持領域に保持された電荷を転送する第２転送ゲートのゲート電極を形成する工程と、
前記光電変換素子と、前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域を形成する工程と、
前記半導体基板上に所定の層間絶縁膜を形成する工程と、
前記光電変換素子に蓄積された電荷を転送する第１転送ゲートにおける前記電荷保持領域の上部に配置される第１ゲート電極が配置可能となるように、前記層間絶縁膜をエッチングする工程と、
前記層間絶縁膜の前記第１ゲート電極が配置可能な形状となった部分に、所定の絶縁膜を堆積して、第１金属を積層した後、不要な金属層を除去することにより前記第１ゲート電極を形成する工程と、
前記光電変換素子と前記電荷保持領域との境界部分であって、前記光電変換素子から前記電荷保持領域に所定電荷量を超える電荷を転送するオーバーフローパスの上部に配置される、前記第１ゲート電極と仕事関数の異なる第２ゲート電極が配置可能となるように、前記層間絶縁膜をエッチングする工程と、
前記層間絶縁膜の前記第２ゲート電極が配置可能な形状となった部分に、所定の絶縁膜を堆積して、前記第１金属と異なる第２金属を積層した後、不要な金属層を除去することにより前記第２ゲート電極を形成する工程と
を備える固体撮像素子の製造方法。
【請求項１５】
入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、
前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、
前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、
前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域と
を有する複数の単位画素を備え、
前記光電変換素子と前記電荷保持領域との境界部分には、所定電荷量を決めるポテンシャルにて形成され、前記所定電荷量を超える電荷を信号電荷として、前記光電変換素子から前記電荷保持領域に転送するオーバーフローパスが形成される構造を有しており、
前記第１転送ゲートには、前記オーバーフローパスの上部と前記電荷保持領域の上部にそれぞれ配置されるゲート電極として、仕事関数の異なる２つの電極が設けられている
固体撮像素子を搭載した電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子およびその製造方法、並びに電子機器に関し、特に、オーバーフローバリアを安定して形成することができるようにした固体撮像素子およびその製造方法、並びに電子機器に関する。
【背景技術】
【０００２】
固体撮像素子として、例えば、光電変換素子であるフォトダイオードのｐｎ接合容量に蓄積された光電荷を、ＭＯＳトランジスタを介して読み出すＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサがある。
【０００３】
このＣＭＯＳイメージセンサでは、画素毎、行毎などでフォトダイオードに蓄積された光電荷の読み出し動作が実行される。そのため、光電荷を蓄積する露光期間を全ての画素で一致させることができず、被写体が動いている場合などに撮影した画像に歪が生ずる。
【０００４】
図１は、単位画素の構成例を示す。
【０００５】
図１に示すように、単位画素２０Ａは、フォトダイオード（ＰＤ）２１に加えて、転送ゲート２４、浮遊拡散領域（ＦＤ：Floating Diffusion）２５、リセットトランジスタ２６、増幅トランジスタ２７、および選択トランジスタ２８を有する構成となっている。
【０００６】
この単位画素２０Ａにおいて、フォトダイオード２１は、例えば、Ｎ型基板３１上に形成されたＰ型ウェル層３２に対して、Ｐ型層３３を表面に形成してＮ型埋め込み層３４を埋め込むことによって形成される埋め込み型フォトダイオードである。転送ゲート２４の下部にはＰ型ウェル層３２が形成されており、転送ゲート２４がオフ状態の場合には、ポテンシャルバリアにより電荷の移動が妨げられている。一方、転送ゲート２４がオンの場合には、転送ゲート２４の下部のポテンシャルバリアが低下し、フォトダイオード２１のｐｎ接合で蓄積された電荷が浮遊拡散領域２５に転送され、その電圧変動が増幅トランジスタ２７を介して信号線１７に出力される。
【０００７】
このような単位画素を有するＣＭＯＳイメージセンサでは、先に述べたとおり、動いている被写体を撮影したときに画像に歪が生じる問題がある。
【０００８】
（メカニカルシャッタ方式）
上記構成の単位画素２０Ａを有する固体撮像素子において、全画素同一の露光期間で撮像を行うグローバル露光を実現する方法のひとつとして、機械的な遮光手段を用いるメカニカルシャッタ方式が広く使われている。全画素同時に露光を開始し、全画素同時に露光を終了することによってグローバル露光が行われる。
【０００９】
このメカニカルシャッタ方式は、機械的に露光時間を制御することで、フォトダイオード２１に光が入射して光電荷が発生する期間を全画素で一致させる。そして、メカニカルシャッタが閉じて実質的に光電荷が蓄積されない状態になってから、信号を順次読み出す方式である。ただし、機械的な遮光手段が必要となるため、小型化が難しく、また、機械駆動速度に限界があるため、電気的な方法よりも同時性に劣る。
【００１０】
（メモリ部を有する画素構造）
図２は、メモリ部（ＭＥＭ）を搭載したＣＭＯＳイメージセンサの単位画素の構成例を示す。
【００１１】
図２に示すように、単位画素２０Ｂでは、浮遊拡散領域（ＦＤ）２５とは別に、電荷保持領域（以下、「メモリ部（ＭＥＭ）」と記述する）２３が搭載されている。メモリ部２３は、埋め込み型フォトダイオード（ＰＤ）２１により蓄積された光電荷を一時的に保持する。単位画素２０Ｂにはさらに、フォトダイオード（ＰＤ）２１により蓄積された光電荷をメモリ部２３に転送する第１転送ゲート２２が設けられている。
【００１２】
このメモリ部２３を有する単位画素２０Ｂでは、フォトダイオード（ＰＤ）２１により蓄積された光電荷を、一旦メモリ部２３に転送した後、順次、浮遊拡散領域（ＦＤ）２５に転送して読み出し動作を行う。ただし、第１転送ゲート２２とメモリ部２３が同一画素内に形成されるため、フォトダイオード（ＰＤ）２１に蓄積可能な最大電荷量が減少してしまう問題がある。このようなＣＭＯＳイメージセンサとしては、例えば、特許文献１，２が知られている。
【００１３】
（フォトダイオードとメモリ部がオーバーフローパスで一体化した画素構造）
本出願人は、上述したメモリ部２３を利用した方式での課題を解決する方法として、フォトダイオード２１とメモリ部２３の電荷転送経路において、ポテンシャルバリア（一般にオーバーフローバリアと呼ばれる）を形成しながら空乏状態で接続された画素構造を先に提案している（例えば、特許文献３参照）。
【００１４】
図３は、特許文献３で提案した単位画素の構成例を示す。図３に示すように、この単位画素２０Ｃでは、ゲート電極２２Ａの下で、かつ、フォトダイオード２１とメモリ部２３との境界部分に、Ｎ−の不純物拡散領域３７を設けることによりオーバーフローパス３０を形成した構造を採っている。
【００１５】
オーバーフローパス３０を形成するためには、不純物拡散領域３７のポテンシャルを低くする必要がある。不純物拡散領域３７には軽くＮ型の不純物をドープすることで、Ｎ−の不純物拡散領域３７を形成することができる。
【００１６】
図４に、図３の単位画素２０ＣのＸ方向（図中のＡ−Ａ’）のポテンシャル図を示す。図４のＸ方向のポテンシャル図から明らかなように、フォトダイオード２１とメモリ部２３との境界部分に、Ｎ−の不純物拡散領域３７を設けることで当該境界部分のポテンシャルが下がる。このポテンシャルが下がった部分がオーバーフローパス３０となる。そして、フォトダイオード２１で発生し、オーバーフローパス３０のポテンシャルを超えた電荷は、自動的にメモリ部２３に漏れて、蓄積される。オーバーフローパス３０のポテンシャル以下の発生電荷は、フォトダイオード２１に蓄積される。
【００１７】
このように、不純物の濃度によりオーバーフローバリアのポテンシャルの高さが制御され、オーバーフローパス３０が中間電荷転送部としての機能を有することになる。すなわち、中間電荷転送部としてのオーバーフローパス３０は、複数の単位画素の全てが同時に撮像動作を行う露光期間において、フォトダイオード２１での光電変換によって発生し、オーバーフローパス３０のポテンシャルで決まる所定電荷量を超える電荷を信号電荷としてメモリ部２３へ転送する。
【００１８】
なお、図３では、Ｎ−の不純物拡散領域３７を設けることによりオーバーフローパス３０を形成した構造が採用されている。しかし、Ｎ−の不純物拡散領域３７を設ける代わりに、Ｐ−の不純物拡散領域３７を設けることによりオーバーフローパス３０を形成した構造をとることも可能である。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００６−３１１５１５号公報
【特許文献２】特開平１１−１７７０７６号公報
【特許文献３】特開２００９−２６８０８３号公報（図１９，図２１）
【発明の概要】
【発明が解決しようとする課題】
【００２０】
ところで、図３の単位画素２０Ｃにおいて、フォトダイオード２１とメモリ部２３の間に空乏状態で形成されるオーバーフローパス３０のオーバーフローバリアのポテンシャルのバラツキは、固体撮像素子の性能に影響を与えるものである。
【００２１】
すなわち、このオーバーフローバリアのポテンシャルのバラツキは、先に読み出される信号量と、メモリ部２３に保持後、後から読み出される信号量の比に影響するため、出力画像特性の画素毎のバラツキ、または最大保持電荷量のバラツキとして固体撮像素子の性能に影響する。
【００２２】
図５には、図３の単位画素２０Ｃの一部分とそのポテンシャルを図示している。図５に示すように、オーバーフローパス３０が形成される不純物拡散領域３７は、薄いＮ型の不純物を注入することで形成されている。そして、不純物拡散領域３７における不純物の濃度によりオーバーフローバリア（ＯＦＢ）のポテンシャルの高さが制御される。この不純物の注入方法であるが、図６に示すように、フォトレジスト５０を用いることで、オーバーフローパス３０となるイオン（例えばＮ型の不純物）の注入が行われる。
【００２３】
しかしながら、このような注入方法を用いると、フォトレジスト５０の幅のバラツキ、あるいはフォトレジスト５０の位置合わせの精度のバラツキがどうしても生じることになる。その結果、不純物拡散領域３７の両側はＮ型不純物の領域であるため、オーバーフローパス３０となる部分のＮ型の濃度が一定とはならずに、ばらついてしまうことになる。
【００２４】
その結果、図６のオーバーフローバリアのポテンシャル図から明らかなように、オーバーフローバリア（ＯＦＢ）のポテンシャルのバラツキとなって現われ、固体撮像素子の特性を低下させてしまうことになる。
【００２５】
本発明はこのような状況に鑑みてなされたものであり、フォトダイオードの蓄積電荷がメモリ部へ流れ出す所定電荷量を決定するオーバーフローバリアを安定して形成することができるようにするものである。
【課題を解決するための手段】
【００２６】
本発明の一側面の固体撮像素子は、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域とを有する複数の単位画素を備え、前記光電変換素子と前記電荷保持領域との境界部分には、所定電荷量を決めるポテンシャルにて形成され、前記所定電荷量を超える電荷を信号電荷として、前記光電変換素子から前記電荷保持領域に転送するオーバーフローパスが形成される構造を有しており、前記第１転送ゲートには、前記オーバーフローパスの上部と前記電荷保持領域の上部にそれぞれ配置されるゲート電極として、仕事関数の異なる２つの電極が設けられている。
【００２７】
前記ゲート電極は、前記オーバーフローパスの上部の電極の仕事関数が、前記電荷保持領域の上部の電極の仕事関数よりも小さくなる。
【００２８】
前記ゲート電極は、前記オーバーフローパスの上部の電極がＮ型の多結晶シリコンであり、前記電荷保持領域の上部の電極がＰ型の多結晶シリコンである。
【００２９】
前記Ｎ型の多結晶シリコンと前記Ｐ型の多結晶シリコンは、絶縁層で分離されている。
【００３０】
前記ゲート電極は、同一層の多結晶シリコン構造であり、異なる不純物の注入により前記Ｎ型の多結晶シリコンと前記Ｐ型の多結晶シリコンとに分離されている。
【００３１】
前記ゲート電極は、前記オーバーフローパスの上部の電極が金属からなる電極であり、前記電荷保持領域の上部の電極がＰ型の多結晶シリコンである。
【００３２】
前記ゲート電極は、前記オーバーフローパスの上部の電極がＮ型の多結晶シリコンであり、前記電荷保持領域の上部の電極が金属からなる電極である。
【００３３】
前記ゲート電極は、前記オーバーフローパスの上部の電極と、前記電荷保持領域の上部の電極がそれぞれ異なる種類の金属からなる電極である。
【００３４】
前記ゲート電極は、それぞれの電極が同一の配線に接続されている。
【００３５】
本発明の一側面の第１の固体撮像素子の製造方法は、半導体基板に、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子から転送される電荷を保持する電荷保持領域を形成する工程と、前記光電変換素子に蓄積された電荷を転送する第１転送ゲートにおける前記電荷保持領域の上部に配置される第１ゲート電極と、前記電荷保持領域に保持された電荷を転送する第２転送ゲートのゲート電極を形成する工程と、前記光電変換素子と前記電荷保持領域との境界部分であって、前記光電変換素子から前記電荷保持領域に所定電荷量を超える電荷を転送するオーバーフローパスの上部に配置される、前記第１ゲート電極と仕事関数の異なる第２ゲート電極を形成する工程と、前記光電変換素子と、前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域を形成する工程とを備える。
【００３６】
本発明の一側面の第１の固体撮像素子の製造方法においては、半導体基板に、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子から転送される電荷を保持する電荷保持領域が形成され、光電変換素子に蓄積された電荷を転送する第１転送ゲートにおける電荷保持領域の上部に配置される第１ゲート電極と、電荷保持領域に保持された電荷を転送する第２転送ゲートのゲート電極が形成され、光電変換素子と電荷保持領域との境界部分であって、光電変換素子から電荷保持領域に所定電荷量を超える電荷を転送するオーバーフローパスの上部に配置される、第１ゲート電極と仕事関数の異なる第２ゲート電極が形成され、光電変換素子と、第２転送ゲートによって電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域が形成される。
【００３７】
本発明の一側面の第２の固体撮像素子の製造方法は、半導体基板に、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子から転送される電荷を保持する電荷保持領域を形成する工程と、前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、前記電荷保持領域に保持された電荷を転送する第２転送ゲートを形成する工程と、前記光電変換素子と、前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域を形成する工程と、前記第１転送ゲートにおける、前記電荷保持領域の上部に配置される第１ゲート電極、および、前記光電変換素子と前記電荷保持領域との境界部分であって、前記光電変換素子から前記電荷保持領域に所定電荷量を超える電荷を転送するオーバーフローパスの上部に配置される、前記第１ゲート電極と仕事関数の異なる第２ゲート電極、並びに前記第２転送ゲートのゲート電極となる部分にイオンを注入する工程とを備える。
【００３８】
前記イオンを注入する工程は、フォトレジストによるパターニングを行った後、Ｐ型のイオンを、前記第１転送ゲートの前記第１ゲート電極と、前記第２転送ゲートの前記ゲート電極となる部分に注入し、さらに、フォトレジストによるパターニングを行った後、Ｎ型となるイオンを、前記第１転送ゲートの前記第２ゲート電極に注入する。
【００３９】
本発明の一側面の第２の固体撮像素子の製造方法においては、半導体基板に、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子から転送される電荷を保持する電荷保持領域が形成され、光電変換素子に蓄積された電荷を転送する第１転送ゲートと、電荷保持領域に保持された電荷を転送する第２転送ゲートが形成され、光電変換素子と、第２転送ゲートによって電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域が形成され、第１転送ゲートにおける、電荷保持領域の上部に配置される第１ゲート電極、および、光電変換素子と電荷保持領域との境界部分であって、光電変換素子から電荷保持領域に所定電荷量を超える電荷を転送するオーバーフローパスの上部に配置される、第１ゲート電極と仕事関数の異なる第２ゲート電極、並びに第２転送ゲートのゲート電極となる部分にイオンが注入される。
【００４０】
本発明の一側面の第３の固体撮像素子の製造方法は、半導体基板に、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子から転送される電荷を保持する電荷保持領域を形成する工程と、前記光電変換素子に蓄積された電荷を転送する第１転送ゲートにおける前記電荷保持領域の上部に配置される第１ゲート電極と、前記電荷保持領域に保持された電荷を転送する第２転送ゲートのゲート電極を形成する工程と、前記光電変換素子と、前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域を形成する工程と、前記半導体基板上に所定の層間絶縁膜を形成する工程と、前記光電変換素子と前記電荷保持領域との境界部分であって、前記光電変換素子から前記電荷保持領域に所定電荷量を超える電荷を転送するオーバーフローパスの上部に配置される、前記第１ゲート電極と仕事関数の異なる第２ゲート電極が配置可能となるように、前記層間絶縁膜をエッチングする工程と、前記層間絶縁膜の前記第２ゲート電極が配置可能な形状となった部分に、所定の絶縁膜を堆積して、所定の金属を積層した後、不要な金属層を除去することにより前記第２ゲート電極を形成する工程とを備える。
【００４１】
本発明の一側面の第３の固体撮像素子の製造方法においては、半導体基板に、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子から転送される電荷を保持する電荷保持領域が形成され、光電変換素子に蓄積された電荷を転送する第１転送ゲートにおける電荷保持領域の上部に配置される第１ゲート電極と、電荷保持領域に保持された電荷を転送する第２転送ゲートのゲート電極が形成され、光電変換素子と、第２転送ゲートによって電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域が形成され、半導体基板上に所定の層間絶縁膜が形成され、光電変換素子と電荷保持領域との境界部分であって、光電変換素子から電荷保持領域に所定電荷量を超える電荷を転送するオーバーフローパスの上部に配置される、第１ゲート電極と仕事関数の異なる第２ゲート電極が配置可能となるように、層間絶縁膜がエッチングされ、層間絶縁膜の第２ゲート電極が配置可能な形状となった部分に、所定の絶縁膜を堆積して、所定の金属を積層した後、不要な金属層を除去することにより第２ゲート電極が形成される。
【００４２】
本発明の一側面の第４の固体撮像素子の製造方法は、半導体基板に、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子から転送される電荷を保持する電荷保持領域を形成する工程と、前記電荷保持領域に保持された電荷を転送する第２転送ゲートのゲート電極を形成する工程と、前記光電変換素子と、前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域を形成する工程と、前記半導体基板上に所定の層間絶縁膜を形成する工程と、前記光電変換素子に蓄積された電荷を転送する第１転送ゲートにおける前記電荷保持領域の上部に配置される第１ゲート電極が配置可能となるように、前記層間絶縁膜をエッチングする工程と、前記層間絶縁膜の前記第１ゲート電極が配置可能な形状となった部分に、所定の絶縁膜を堆積して、第１金属を積層した後、不要な金属層を除去することにより前記第１ゲート電極を形成する工程と、前記光電変換素子と前記電荷保持領域との境界部分であって、前記光電変換素子から前記電荷保持領域に所定電荷量を超える電荷を転送するオーバーフローパスの上部に配置される、前記第１ゲート電極と仕事関数の異なる第２ゲート電極が配置可能となるように、前記層間絶縁膜をエッチングする工程と、前記層間絶縁膜の前記第２ゲート電極が配置可能な形状となった部分に、所定の絶縁膜を堆積して、前記第１金属と異なる第２金属を積層した後、不要な金属層を除去することにより前記第２ゲート電極を形成する工程とを備える。
【００４３】
本発明の一側面の第４の固体撮像素子の製造方法においては、半導体基板に、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子から転送される電荷を保持する電荷保持領域が形成され、電荷保持領域に保持された電荷を転送する第２転送ゲートのゲート電極が形成され、光電変換素子と、第２転送ゲートによって電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域が形成され、半導体基板上に所定の層間絶縁膜が形成され、光電変換素子に蓄積された電荷を転送する第１転送ゲートにおける電荷保持領域の上部に配置される第１ゲート電極が配置可能となるように、層間絶縁膜がエッチングされ、層間絶縁膜の第１ゲート電極が配置可能な形状となった部分に、所定の絶縁膜を堆積して、第１金属を積層した後、不要な金属層を除去することにより第１ゲート電極が形成され、光電変換素子と電荷保持領域との境界部分であって、光電変換素子から電荷保持領域に所定電荷量を超える電荷を転送するオーバーフローパスの上部に配置される、第１ゲート電極と仕事関数の異なる第２ゲート電極が配置可能となるように、層間絶縁膜がエッチングされ、層間絶縁膜の第２ゲート電極が配置可能な形状となった部分に、所定の絶縁膜を堆積して、第１金属と異なる第２金属を積層した後、不要な金属層を除去することにより第２ゲート電極が形成される。
【００４４】
本発明の一側面の電子機器は、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域とを有する複数の単位画素を備え、前記光電変換素子と前記電荷保持領域との境界部分には、所定電荷量を決めるポテンシャルにて形成され、前記所定電荷量を超える電荷を信号電荷として、前記光電変換素子から前記電荷保持領域に転送するオーバーフローパスが形成される構造を有しており、前記第１転送ゲートには、前記オーバーフローパスの上部と前記電荷保持領域の上部にそれぞれ配置されるゲート電極として、仕事関数の異なる２つの電極が設けられている。
【発明の効果】
【００４５】
本発明の一側面によれば、オーバーフローバリアを安定して形成することができる。
【図面の簡単な説明】
【００４６】
【図１】従来の単位画素の構成を示す図である。
【図２】従来の単位画素の構成を示す図である。
【図３】従来の単位画素の構成を示す図である。
【図４】図３の単位画素のＸ方向のポテンシャルを示すポテンシャル図である。
【図５】従来の単位画素におけるオーバーフローバリアのポテンシャルを説明する図である。
【図６】不純物の注入方法を説明する図である。
【図７】本発明を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。
【図８】本発明を適用した固体撮像素子の単位画素の構成を示す図である。
【図９】図８の単位画素のＸ方向の構造図である。
【図１０】図８の単位画素の製造方法を説明する図である。
【図１１】本発明を適用した固体撮像素子の単位画素の構成を示す図である。
【図１２】図１１の単位画素の製造方法を説明する図である。
【図１３】本発明を適用した固体撮像素子の単位画素の構成を示す図である。
【図１４】図１３の単位画素の製造方法を説明する図である。
【図１５】図１３の単位画素の製造方法を説明する図である。
【図１６】本発明を適用した固体撮像素子の単位画素の構成を示す図である。
【図１７】図１６の単位画素の製造方法を説明する図である。
【図１８】本発明を適用した電子機器の一実施の形態の構成例を示すブロック図である。
【発明を実施するための形態】
【００４７】
以下、本発明を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．変形例
【００４８】
＜１．第１の実施の形態＞
［固体撮像素子の構成例］
図７は、本発明が適用される固体撮像素子としてのＣＭＯＳイメージセンサの構成例を示すブロック図である。
【００４９】
ＣＭＯＳイメージセンサ１００は、画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５を含んで構成される。画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５は、図示せぬ半導体基板（チップ）上に形成されている。
【００５０】
画素アレイ部１１１には、入射光量に応じた電荷量の光電荷（以下、単に「電荷」と記述する場合もある）を発生して内部に蓄積する光電変換素子を有する単位画素（図５の単位画素１２０）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
【００５１】
画素アレイ部１１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図７では、画素駆動線１１６について１本として示しているが、１本に限られるものではない。画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した出力端に接続されている。
【００５２】
ＣＭＯＳイメージセンサ１００はさらに、信号処理部１１８およびデータ格納部１１９を備えている。信号処理部１１８およびデータ格納部１１９については、ＣＭＯＳイメージセンサ１００とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)やソフトウェアによる処理でも構わないし、ＣＭＯＳイメージセンサ１００と同じ基板上に搭載しても構わない。
【００５３】
垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００５４】
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１１の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００５５】
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００５６】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
【００５７】
垂直駆動部１１２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線１１７の各々を通してカラム処理部１１３に供給される。カラム処理部１１３は、画素アレイ部１１１の画素列ごとに、選択行の各単位画素から垂直信号線１１７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００５８】
具体的には、カラム処理部１１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１１３によるＣＤＳ処理により、リセットノイズや増幅トランジスタの閾値バラツキ等の画素固有の固定パターンノイズが除去される。カラム処理部１１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
【００５９】
水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３で信号処理された画素信号が順番に信号処理部１１８に出力される。
【００６０】
システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１１２、カラム処理部１１３および水平駆動部１１４などの駆動制御を行う。
【００６１】
信号処理部１１８は、少なくとも加算処理機能を有し、カラム処理部１１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部１１９は、信号処理部１１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００６２】
［単位画素の構造］
次に、図７の画素アレイ部１１１に行列状に配置されている単位画素１２０の具体的な構造について説明する。単位画素１２０は、先に述べた、フォトダイオードとメモリ部がオーバーフローパスで一体化した画素構造を有しており、本実施の形態では、その構成例として、単位画素１２０Ａ乃至単位画素１２０Ｄ（第１の実施の形態乃至第４の実施の形態）の構成について説明する。第１の実施の形態では、単位画素１２０Ａについて説明する。
【００６３】
図８は、単位画素１２０Ａの構成を示す図である。
【００６４】
単位画素１２０Ａは、光電変換素子として例えばフォトダイオード（ＰＤ）１２１を有している。フォトダイオード１２１は、例えば、Ｎ型基板１３１上に形成されたＰ型ウェル層１３２に対して、Ｐ型層１３３を基板表面側に形成してＮ型埋め込み層１３４を埋め込むことによって形成される埋め込み型フォトダイオードである。
【００６５】
単位画素１２０Ａは、フォトダイオード１２１に加えて、第１転送ゲート１２２、メモリ部（ＭＥＭ）１２３、第２転送ゲート１２４、および浮遊拡散領域（ＦＤ：Floating Diffusion）１２５を有する。なお、メモリ部１２３、および浮遊拡散領域１２５は遮光されている。
【００６６】
第１転送ゲートは、フォトダイオード１２１で光電変換され、その内部に蓄積された電荷を、ゲート電極１２２Ａとゲート電極１２２Ｂに転送パルスＴＲＸが印加されることにより転送する。
【００６７】
具体的には、ゲート電極１２２Ａは、Ｐ型Poly-Si（Ｐ型の多結晶シリコン（多結晶Ｓｉ））からなり、メモリ部１２３の上部に配置される。一方、ゲート電極１２２Ｂは、Ｎ型Poly-Si（Ｎ型の多結晶シリコン）からなり、フォトダイオード（ＰＤ）１２１とメモリ部（ＭＥＭ）１２３との境界部分に形成されるオーバーフローパス１３０となる部分の上部に配置される。なお、ゲート電極１２２Ｂは、オーバーフローパス１３０となる部分以外のフォトダイオード１２１とメモリ部１２３と多少の重なり部分を持って配置されても問題はない。
【００６８】
これらのゲート電極１２２Ａとゲート電極１２２Ｂは、それぞれのPoly-Si（多結晶シリコン）部分が絶縁膜（絶縁層）で分離されているが、電気的には同一配線（ＴＲＸ）に接続されている。また、ゲート電極１２２Ａを形成するＰ型Poly-Siと、ゲート電極１２２Ｂを形成するＮ型Poly-Siとは、酸化膜により絶縁されている。
【００６９】
メモリ部１２３は、ゲート電極１２２Ａの下に形成されたＮ型の埋め込みチャネル１３５によって形成され、第１転送ゲート１２２によってフォトダイオード１２１から転送された電荷を蓄積する。なお、メモリ部１２３は、第２転送ゲート１２４によって電荷が転送（排出）されると、空乏状態となる不純物濃度で形成されている。
【００７０】
単位画素１２０Ａでは、Ｎ型基板１３１上に形成されるＰ型ウェル層１３２の内部に、フォトダイオード１２１とメモリ部１２３が、Ｎ型不純物拡散領域として形成されている。例えば、このとき、Ｐ型ウェル層１３２のＰ型不純物濃度が1×1015（cm-3）であった場合、フォトダイオード１２１とメモリ部１２３は、電荷排出時に空乏状態となるＮ型不純物濃度、例えば、1×1016（cm-3）〜1×1017（cm-3）程度の濃度で形成される。また、フォトダイオード１２１の基板表面側に形成されたＰ型層１３３は、例えば、1×1017（cm-3）〜1×1019（cm-3）程度の不純物濃度で形成される。
【００７１】
メモリ部（ＭＥＭ）１２３と浮遊拡散領域（ＦＤ）１２５との間には、第２転送ゲート１２４が形成されている。第２転送ゲート１２４は、メモリ部１２３に蓄積された電荷を、ゲート電極１２４Ａに転送パルスＴＲＧが印加されることによって転送する。浮遊拡散領域１２５は、Ｎ型層からなる電荷電圧変換部であり、第２転送ゲート１２４によってメモリ部１２３から転送された電荷を電圧に変換する。
【００７２】
図９は、図８の単位画素１２０ＡのＸ方向の構造図である。
【００７３】
図９に示すように、メモリ部１２３が形成されているメモリ領域（ＭＥＭ）は、Ｐ型Poly-Siからなるゲート電極１２２Ａにより覆われている。一方、Ｎ型Poly-Siからなるゲート電極１２２Ｂの下部は、Ｐ型ウェル層１３２となっており、これらのゲート電極１２２ＡのＰ型Poly-Siと、ゲート電極１２２ＢのＮ型Poly-Siの仕事関数の違いからオーバーフローバリア（ＯＦＢ）を形成することが可能となる。
【００７４】
図８の説明に戻り、単位画素１２０Ａはさらに、リセットトランジスタ１２６、増幅トランジスタ１２７、および選択トランジスタ１２８を有している。リセットトランジスタ１２６、増幅トランジスタ１２７、および選択トランジスタ１２８は、図８の例では、ＮチャネルのＭＯＳトランジスタを用いている。しかし、図８で例示したリセットトランジスタ１２６、増幅トランジスタ１２７、および選択トランジスタ１２８の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００７５】
リセットトランジスタ１２６は、電源ＶＤＢと浮遊拡散領域１２５との間に接続されており、ゲート電極にリセットパルスＲＳＴが印加されることによって浮遊拡散領域１２５をリセットする。増幅トランジスタ１２７は、ドレイン電極が電源ＶＤＯに接続され、ゲート電極が浮遊拡散領域１２５に接続されており、浮遊拡散領域１２５の電圧を読み出す。
【００７６】
選択トランジスタ１２８は、例えば、ドレイン電極が増幅トランジスタ１２７のソース電極に、ソース電極が垂直信号線１１７にそれぞれ接続されており、ゲート電極に選択パルスＳＥＬが印加されることで、画素信号を読み出すべき単位画素１２０を選択する。なお、選択トランジスタ１２８については、電源ＶＤＯと増幅トランジスタ１２７のドレイン電極との間に接続した構成を採ることも可能である。
【００７７】
なお、リセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８については、その一つあるいは複数を画素信号の読み出し方法によって省略したり、複数の画素間で共有したりすることも可能である。
【００７８】
また、単位画素１２０Ａはさらに、フォトダイオード１２１の蓄積電荷を排出するための電荷排出部（不図示）を有している。この電荷排出部は、露光開始時にゲート電極に制御パルスＡＢＧが印加されることで、フォトダイオード１２１の電荷をＮ型層のドレイン部に排出する。電荷排出部はさらに、露光終了後の読み出し期間中にフォトダイオード１２１が飽和して電荷が溢れるのを防ぐ作用をなす。ドレイン部には、所定の電圧ＶＤＡが印加されている。
【００７９】
［メモリ部１２３のゲート電極の電位］
ここで、電荷保持領域としてのメモリ部１２３のゲート電極、すなわち、第１転送ゲート１２２のゲート電極１２２Ａとゲート電極１２２Ｂの電位について説明する。
【００８０】
ゲート電極１２２Ａとゲート電極１２２Ｂは、転送パルスＴＲＸが印加されると、ゲート電極１２２Ｂを形成するＮ型Poly-Siの仕事関数が、ゲート電極１２２Ａを形成するＰ型Poly-Siの仕事関数よりも小さいことから、オーバーフローパス１３０となる部分のポテンシャルが押し下げられる。つまり、ゲート電極１２２Ａとゲート電極１２２Ｂに対して、同じ電圧（転送パルスＴＲＸ）を印加すると、ゲート電極１２２Ｂ側には、例えば１Ｖ程度のバイアス電圧が印加された状態となる。その結果、ポテンシャル的には、オフセットされた電圧が上側からかかっている状態となるため、ゲート電極１２２Ｂの下部に形成されたＰ型ウェル層１３２のポテンシャルが下げられ、オーバーフローパス１３０が形成される。
【００８１】
換言すれば、Ｐ型ウェル層１３２において、その上部にゲート電極１２２Ｂを配置し、ゲート電極１２２Ａとゲート電極１２２Ｂに転送パルスＴＲＸを印加することで、ゲート電極１２２Ａとゲート電極１２２Ｂのオフセットにより、Ｐ型ウェル層１３２に変調をかけることができる。すなわち、ゲート電極１２２Ａとゲート電極１２２Ｂに転送パルスＴＲＸが印加されることで、フォトダイオード（ＰＤ）１２１とメモリ部（ＭＥＭ）１２３との境界部分のＰ型ウェル層１３２によって形成されるオーバーフローバリア（ＯＦＢ）のポテンシャルが深くなり、オーバーフローパス１３０が形成される。
【００８２】
なお、転送パルスＴＲＸであるが、オーバーフローバリア（ＯＦＢ）のポテンシャルの高さの制御を行ってオーバーフローパス１３０を形成する場合には、例えば０Ｖ又は負電位が印加される。
【００８３】
［製造工程］
次に、図１０を参照して、図８の単位画素１２０Ａの製造工程について説明する。
【００８４】
まず、図１０Ａに示すように、イオン注入工程を行い、Ｎ型基板１３１上に形成されたＰ型ウェル層１３２に対して、Ｎ型領域のメモリ部（ＭＥＭ）１２３を形成する。このとき、形成されるメモリ部１２３のＮ型不純物濃度は、先に述べた濃度となる。
【００８５】
次に、図１０Ｂに示すように、熱酸化工程を行い、シリコン酸化膜（Ｓｉ酸化膜）を形成した後、Poly-Siを成膜し、パターニング工程を行って、第１転送ゲート１２２のゲート電極１２２Ａと、第２転送ゲート１２４のゲート電極１２４Ａを形成する。ただし、このパターニングを行う前に、イオン注入工程を行い、ゲート電極１２２Ａとゲート電極１２４ＡがＰ型不純物濃度を持つように形成される。これにより、Ｐ型Poly-Siからなるゲート電極１２２Ａがメモリ部１２３の上部に配置される。
【００８６】
なお、この製造工程の例では、パターニングを行う前にイオン注入を行う例を説明したが、製造工程の最終段階でフォトマスクを用いてゲート電極１２２Ａにのみイオン注入を行ってもよい。一方、ゲート電極１２４Ａに関しては、ゲート電極１２２Ａと同時にＰ型で形成しても、ゲート電極１２４Ａが形成された後、イオン注入によりＮ型で形成するようにしてもよい。
【００８７】
続いて、図１０Ｃに示すように、熱酸化工程又は積層工程を行って、シリコン酸化膜を形成した後、再びPoly-Siを成膜して、所望のパターンとなるようにエッチングを行うことで、ゲート電極１２２Ｂを形成する。これにより、Ｎ型Poly-Siからなるゲート電極１２２Ｂがオーバーフローパス１３０となる部分の上部に配置される。
【００８８】
最後に、図１０Ｄに示すように、イオン注入工程を行い、Ｎ型基板１３１上に形成されたＰ型ウェル層１３２に対して、フォトダイオード（ＰＤ）１２１と、浮遊拡散領域（ＦＤ）１２５を形成する。このとき、形成されるフォトダイオード１２１の不純物濃度は、先に述べた濃度となる。その後、不純物が活性化する熱工程などの公知の所定の製造工程を経ることで、図８の単位画素１２０Ａを有するＣＭＯＳイメージセンサ１００を得ることができる。
【００８９】
以上のように、第１の実施の形態では、メモリ部１２３とオーバーフローパス１３０の上部に配置される仕事関数の異なるゲート電極として、Ｐ型Poly-Siからなるゲート電極１２２Ａと、Ｎ型Poly-Siからなるゲート電極１２２Ｂを配置して、それらのゲート電極のオフセットにより、フォトダイオード１２１とメモリ部１２３との境界部分のＰ型ウェル層１３２のポテンシャルを押し下げて、オーバーフローパス１３０を形成している。
【００９０】
これにより、オーバーフローパス１３０となる部分に不純物拡散領域を設けることなく、複数のゲート電極を設けることで、オーバーフローパス１３０を形成することができるため、オーバーフローバリア（中間オーバーフローバリア）を安定して形成することができる。また、ゲート電極のオフセットでポテンシャルを押し下げているため、不純物の濃度によりオーバーフローバリアのポテンシャルの高さを制御する場合よりも、よりロバストにポテンシャルの制御を行うことができる。
【００９１】
なお、図８及び図１０の記載では、ゲート電極１２２Ｂが、ゲート電極１２２Ａに乗り上げている構造となっているが、そのような構造である必要はなく、ゲート電極１２２Ｂは、フォトダイオード１２１とメモリ部１２３との境界部分に配置されていればよい。また、図８の単位画素１２０Ａにおいて、不純物拡散領域、ゲート電極を構成する導電体は、Ｐ型とＮ型とが反転していても構わない。
【００９２】
＜２．第２の実施の形態＞
［単位画素の構造］
次に、図１１を参照して、本発明の第２の実施の形態について説明する。第２の実施の形態は、第１の実施の形態と比べて、多結晶シリコンで形成されていた２つのゲート電極のうち、一方のゲート電極が金属により形成される点が異なっている。
【００９３】
図１１は、単位画素１２０Ｂの構成を示す図である。なお、図中、図８と対応する部分には、同じ符号を付しており、適宜説明を省略する。
【００９４】
単位画素１２０Ｂにおいて、Ｐ型ウェル層１３２の上部には、層間絶縁膜１４０が形成されているが、メモリ部１２３の上部には、Ｐ型Poly-Si（多結晶シリコン）からなるゲート電極１２２Ａが形成される。また、フォトダイオード（ＰＤ）１２１とメモリ部（ＭＥＭ）１２３との境界部分に形成されるオーバーフローパス１３０となる部分の上部には、ゲート絶縁膜１２２Ｄ上に積層された金属ゲート１２２Ｃが形成される。
【００９５】
すなわち、単位画素１２０Ｂでは、ゲート電極１２２Ａが形成された後、層間絶縁膜１４０が形成され、その層間絶縁膜１４０においてオーバーフローパス１３０が形成される部分がエッチングされ、その部分にゲート絶縁膜１２２Ｄと金属ゲート１２２Ｃを積層した後、その上部が化学機械研磨（CMP：Chemical Mechanical Polishing）により削られることで、ゲート電極が形成される。この工程はダマシン工程と称されるが、その詳細は、図１２の単位画素１２０Ｂの製造工程のところで説明する。
【００９６】
金属ゲート１２２Ｃは、例えば、ハフニウム（Ｈｆ），タンタル（Ｔａ）などからなる群から構成された金属、又は、それらの金属を含む合金、若しくはそれらの金属の化合物などからなり、その仕事関数は、Ｎ型Poly-Siの仕事関数に近いものとなる。具体的には、金属ゲート１２２Ｃとしては、4.6eV以下、望ましくは4.3eV以下の仕事関数を持つものが好適である。金属ゲート１２２Ｃとしては、特に、ＨｆＳｉｘを用いるのが好ましい。
【００９７】
ゲート絶縁膜１２２Ｄとしては、シリコン酸化膜又は酸化ハフニウム（ＨｆＯ２）などの高誘電率絶縁膜が用いられる。
【００９８】
以上のように構成される、単位画素１２０Ｂにおいては、ゲート電極１２２Ａと金属ゲート１２２Ｃに転送パルスＴＲＸが印加されると、金属ゲート１２２Ｃ（例えばＨｆＳｉｘ）の仕事関数が、ゲート電極１２２Ａ（Ｐ型Poly-Si）の仕事関数よりも小さいことから、オーバーフローパス１３０となる部分のポテンシャルが押し下げられることになる。
【００９９】
［製造工程］
次に、図１２を参照して、図１１の単位画素１２０Ｂの製造工程について説明する。
【０１００】
まず、図１２Ａに示すように、イオン注入工程を行い、Ｎ型基板１３１上に形成されたＰ型ウェル層１３２に対して、Ｎ型領域のメモリ部（ＭＥＭ）１２３を形成する。
【０１０１】
次に、図１２Ｂに示すように、熱酸化工程を行い、シリコン酸化膜を形成した後、Poly-Siを成膜し、パターニング工程を行って、第１転送ゲート１２２のゲート電極１２２Ａと、第２転送ゲート１２４のゲート電極１２４Ａを形成する。ただし、このパターニングを行う前に、イオン注入工程を行い、ゲート電極１２２Ａとゲート電極１２４ＡがＰ型不純物濃度を持つように形成される。これにより、Ｐ型Poly-Siからなるゲート電極１２２Ａがメモリ部１２３の上部に配置される。
【０１０２】
なお、この製造工程の例では、パターニングを行う前にイオン注入を行う例を説明したが、製造工程の最終段階でフォトマスクを用いてゲート電極１２２Ａにのみイオン注入を行ってもよい。一方、ゲート電極１２４Ａに関しては、ゲート電極１２２Ａと同時にＰ型で形成しても、ゲート電極１２４Ａが形成された後、イオン注入によりＮ型で形成するようにしてもよい。
【０１０３】
続いて、図１２Ｃに示すように、イオン注入工程を行い、Ｎ型基板１３１上に形成されたＰ型ウェル層１３２に対して、フォトダイオード（ＰＤ）１２１と、浮遊拡散領域（ＦＤ）１２５を形成して、熱工程により不純物を活性化させる。
【０１０４】
その後、図１２Ｄに示すように、フォトダイオード（ＰＤ）１２１、第１転送ゲート１２２のゲート電極１２２Ａ、メモリ部（ＭＥＭ）１２３、第２転送ゲート１２４、及び浮遊拡散領域（ＦＤ）１２５が形成されたＰ型ウェル層１３２の表面側に対して、層間絶縁膜１４０を形成する。そして、フォトリソグラフィ、ドライエッチング工程において、図１２Ｅに示すように、層間絶縁膜１４０に対して、フォトダイオード（ＰＤ）１２１とメモリ部（ＭＥＭ）１２３の境界部分のゲート電極を形成する部分のエッチングを行う。
【０１０５】
続いて、図１２Ｆに示すように、エッチングにより所定の形状に加工された部分に対して、シリコン酸化膜又は高誘電率絶縁膜からなるゲート絶縁膜１２２Ｄを堆積し、さらに、ＨｆＳｉｘなどからなる金属ゲート１２２Ｃを積層する。そして、化学機械研磨工程において、上部の不要な金属層を除去するダマシン工程を行うことで、図１２Ｇに示すような、ゲート絶縁膜１２２Ｄ上に積層された金属ゲート１２２Ｃが形成される。これにより、ＨｆＳｉｘなどからなる金属ゲート１２２Ｃがオーバーフローパス１３０となる部分の上部に配置される。
【０１０６】
その後、公知の所定の製造工程を経ることで、図１１の単位画素１２０Ｂを有するＣＭＯＳイメージセンサ１００を得ることができる。
【０１０７】
以上のように、第２の実施の形態では、メモリ部１２３とオーバーフローパス１３０の上部に配置される仕事関数の異なるゲート電極として、Ｐ型Poly-Siからなるゲート電極１２２Ａと、Ｎ型Poly-Siに相当する金属（例えばＨｆＳｉｘ）からなる金属ゲート１２２Ｃを配置して、それらのゲート電極のオフセットにより、フォトダイオード１２１とメモリ部１２３との境界部分のＰ型ウェル層１３２のポテンシャルを押し下げて、オーバーフローパス１３０を形成している。
【０１０８】
なお、図１１の単位画素１２０Ｂにおいて、不純物拡散領域、ゲート電極を構成する導電体は、Ｐ型とＮ型とが反転していても構わない。反転させる場合には、金属電極に要求される仕事関数も逆となる。
【０１０９】
＜３．第３の実施の形態＞
［単位画素の構造］
次に、図１３を参照して、本発明の第３の実施の形態について説明する。第３の実施の形態は、第１の実施の形態と比べて、多結晶シリコンで形成されていた２つのゲート電極が共に、金属により形成される点が異なっている。
【０１１０】
図１３は、単位画素１２０Ｃの構成を示す図である。なお、図中、図８及び図１１と対応する部分には、同じ符号を付しており、適宜説明を省略する。
【０１１１】
単位画素１２０Ｃにおいて、Ｐ型ウェル層１３２の上部には、層間絶縁膜１４０が形成されているが、メモリ部１２３の上部には、ゲート絶縁膜１２２Ｆ上に積層された金属ゲート１２２Ｅが形成され、オーバーフローパス１３０となる部分の上部には、ゲート絶縁膜１２２Ｄ上に積層された金属ゲート１２２Ｃが形成される。
【０１１２】
金属ゲート１２２Ｅは、例えば、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）などからなる群から構成された金属、又は、それらの金属を含む合金、若しくはそれらの金属の化合物などからなり、その仕事関数は、Ｐ型Poly-Siの仕事関数に近いものとなる。具体的には、金属ゲート１２２Ｅとしては、4.6eV以上、望ましくは4.9eV以上の仕事関数を持つものが好適である。特に、金属ゲート１２２Ｅには、窒化チタン（ＴｉＮ）やルテニウム（Ｒｕ）を用いるのが好ましい。
【０１１３】
ゲート絶縁膜１２２Ｆとしては、シリコン酸化膜又は高誘電率絶縁膜が用いられる。
【０１１４】
以上のように構成される、単位画素１２０Ｃにおいては、金属ゲート１２２Ｅと金属ゲート１２２Ｃに転送パルスＴＲＸが印加されると、金属ゲート１２２Ｃ（例えばＨｆＳｉｘ）の仕事関数が、金属ゲート１２２Ｅ（例えば窒化チタン（ＴｉＮ）など）の仕事関数よりも小さいことから、オーバーフローパス１３０となる部分のポテンシャルが押し下げられることになる。
【０１１５】
［製造工程］
次に、図１４及び図１５を参照して、図１３の単位画素１２０Ｃの製造工程について説明する。
【０１１６】
まず、図１４Ａに示すように、イオン注入工程を行い、Ｎ型基板１３１上に形成されたＰ型ウェル層１３２に対して、Ｎ型領域のメモリ部（ＭＥＭ）１２３を形成する。
【０１１７】
次に、図１４Ｂに示すように、熱酸化工程によりシリコン酸化膜を形成した後、Poly-Siを成膜し、パターニング工程を行って、第２転送ゲート１２４のゲート電極１２４Ａを形成する。続いて、図１４Ｃに示すように、イオン注入工程を行い、Ｎ型基板１３１上に形成されたＰ型ウェル層１３２に対して、フォトダイオード（ＰＤ）１２１と、浮遊拡散領域（ＦＤ）１２５を形成して、熱工程により不純物を活性化させる。
【０１１８】
その後、図１４Ｄに示すように、フォトダイオード（ＰＤ）１２１、メモリ部（ＭＥＭ）１２３、第２転送ゲート１２４、及び浮遊拡散領域（ＦＤ）１２５が形成されたＰ型ウェル層１３２の表面側に対して、層間絶縁膜１４０を形成する。そして、フォトリソグラフィ、ドライエッチング工程において、図１４Ｅに示すように、層間絶縁膜１４０に対して、メモリ部（ＭＥＭ）１２３の上部のゲート電極を形成する部分のエッチングを行う。
【０１１９】
続いて、図１４Ｆに示すように、エッチングにより所定の形状に加工された部分に対して、シリコン酸化膜又は高誘電率絶縁膜からなるゲート絶縁膜１２２Ｆを堆積し、さらに、窒化チタン（ＴｉＮ）などからなる金属ゲート１２２Ｅを積層する。そして、ダマシン工程を行うことで、図１４Ｇに示すような、ゲート絶縁膜１２２Ｆ上に積層された金属ゲート１２２Ｅが形成される。これにより、窒化チタン（ＴｉＮ）などからなる金属ゲート１２２Ｅがメモリ部１２３の上部に配置される。
【０１２０】
さらに、図１４Ｈに示すように、フォトリソグラフィ、ドライエッチング工程において、層間絶縁膜１４０に対して、フォトダイオード（ＰＤ）１２１とメモリ部（ＭＥＭ）１２３の境界部分のゲート電極を形成する部分のエッチングを行う。そして、図１２Ｆと同様に、シリコン酸化膜又は高誘電率絶縁膜からなるゲート絶縁膜１２２Ｄを堆積し、さらに、ＨｆＳｉｘからなる金属ゲート１２２Ｃを積層し、ダマシン工程を行う。これにより、図１５Ｉに示すように、ＨｆＳｉｘなどからなる金属ゲート１２２Ｃがオーバーフローパス１３０となる部分の上部に配置される。
【０１２１】
その後、公知の所定の製造工程を経ることで、図１３の単位画素１２０Ｃを有するＣＭＯＳイメージセンサ１００を得ることができる。
【０１２２】
＜４．第４の実施の形態＞
［単位画素の構造］
次に、図１６を参照して、本発明の第４の実施の形態について説明する。第４の実施の形態は、第１の実施の形態と比べて、不純物の注入において、Ｐ型Poly-SiとＮ型Poly-Siが形成される点が異なっている。
【０１２３】
図１６は、単位画素１２０Ｄの構成を示す図である。なお、図中、図８と対応する部分には、同じ符号を付しており、適宜説明を省略する。
【０１２４】
単位画素１２０Ｄにおいて、メモリ部１２３の上部には、Ｐ型Poly-Si（多結晶シリコン）からなるゲート電極１２２Ａが形成される。また、フォトダイオード（ＰＤ）１２１とメモリ部（ＭＥＭ）１２３との境界部分に形成されるオーバーフローパス１３０となる部分の上部には、Ｎ型Poly-Si（多結晶シリコン）からなるゲート電極１２２Ｂが形成される。
【０１２５】
すなわち、単位画素１２０Ｄでは、メモリ部１２３の上部にPoly-Siからなる第１転送ゲート１２２が形成された後、不純物の注入によって、Ｐ型Poly-Siからなるゲート電極１２２Ａと、Ｎ型Poly-Siからなるゲート電極１２２Ｂが形成される。このようにしてゲート電極を形成すると、Poly-Siからなる第１転送ゲート１２２内でＰ型不純物とＮ型不純物が拡散するため、遷移部分が存在することになるが、ゲート形成が１回のみで完了するため、工程を短縮することができる。なお、その詳細は、図１７の単位画素１２０Ｄの製造工程のところで説明する。
【０１２６】
以上のように構成される、単位画素１２０Ｄにおいては、ゲート電極１２２Ａとゲート電極１２２Ｂに転送パルスＴＲＸが印加されると、ゲート電極１２２Ｂ（Ｎ型Poly-Si）の仕事関数が、ゲート電極１２２Ａ（Ｐ型Poly-Si）の仕事関数よりも小さいことから、オーバーフローパス１３０となる部分のポテンシャルが押し下げられることになる。
【０１２７】
［製造工程］
次に、図１７を参照して、図１６の単位画素１２０Ｄの製造工程について説明する。
【０１２８】
まず、図１７Ａに示すように、イオン注入工程を行って、Ｎ型基板１３１上に形成されたＰ型ウェル層１３２に対して、Ｎ型領域のメモリ部（ＭＥＭ）１２３を形成する。
【０１２９】
次に、図１７Ｂに示すように、熱酸化工程を行い、シリコン酸化膜を形成した後、Poly-Siを成膜し、パターニング工程を行って、第１転送ゲート１２２と第２転送ゲート１２４を形成する。さらに、イオン注入工程を行い、Ｎ型基板１３１上に形成されたＰ型ウェル層１３２に対して、フォトダイオード（ＰＤ）１２１と、浮遊拡散領域（ＦＤ）１２５を形成する。
【０１３０】
その後、図１７Ｃに示すように、フォトレジスト１５０のパターニングを行い、Ｐ型となるイオン（例えばボロンなど）を、第１転送ゲート１２２のゲート電極１２２Ａと第２転送ゲート１２４のゲート電極１２４Ａとなる部分に注入する。さらに、図１７Ｄに示すように、フォトレジスト１５０のパターニングを行い、Ｎ型となるイオン（例えば、リンなど）を、第１転送ゲート１２２のゲート電極１２２Ｂとなる部分に注入する。
【０１３１】
最後に、熱工程を行い、不純物を活性化することで、図１７Ｅに示すように、Ｐ型Poly-Siからなるゲート電極１２２Ａがメモリ部１２３の上部に配置され、Ｎ型Poly-Siからなるゲート電極１２２Ｂがオーバーフローパス１３０となる部分の上部に配置される。
【０１３２】
その後、公知の所定の製造工程を経ることで、図１６の単位画素１２０Ｄを有するＣＭＯＳイメージセンサ１００を得ることができる。
【０１３３】
以上のように、第４の実施の形態では、メモリ部１２３とオーバーフローパス１３０の上部に配置される仕事関数の異なるゲート電極として、Ｐ型Poly-Siからなるゲート電極１２２Ａと、Ｎ型Poly-Siからなるゲート電極１２２Ｂを配置して、それらのゲート電極のオフセットにより、フォトダイオード１２１とメモリ部１２３との境界部分のＰ型ウェル層１３２のポテンシャルを押し下げて、オーバーフローパス１３０を形成している。
【０１３４】
また、第４の実施の形態の製造工程では、第１転送ゲート１２２におけるＰ型領域とＮ型領域を不純物注入で分離しているのみであるため、製造工程が簡略化される。ただし、Ｐ型領域とＮ型領域の間で拡散がばらつくことと、空乏層ができるため、オーバーフローバリアのポテンシャルの制御性は若干劣ることになる。
【０１３５】
＜５．変形例＞
第２の実施の形態の説明（図１１）では、ゲート電極１２２Ａとゲート電極１２２Ｂのうち、ゲート電極１２２ＡをＰ型の多結晶シリコンにより形成し、ゲート電極１２２Ｂを金属から形成されるとして説明したが、その逆、すなわち、ゲート電極１２２Ａを金属により形成し、ゲート電極１２２ＢをＮ型の多結晶シリコンから形成されるとしてもよい。この場合、ゲート電極１２２Ａは、第３の実施の形態（図１３）で説明したように、Ｐ型Poly-Siの仕事関数に近い、例えば、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）などからなる群から構成された金属、又は、それらの金属を含む合金、若しくはそれらの金属の化合物などからなることになる。
【０１３６】
また、上述した第１の実施の形態乃至第４の実施の形態に係る単位画素１２０Ａ乃至単位画素１２０Ｄにおけるデバイス構造の導電型は一例に過ぎず、Ｎ型、Ｐ型が逆でも構わないし、また、Ｎ型基板１３１の導電型についてもＮ型、Ｐ型のどちらでも構わない。
【０１３７】
また、フォトダイオード（ＰＤ）１２１とメモリ部（ＭＥＭ）１２３との境界部分のＰ型ウェル層１３２に対して、薄くイオン注入を行って、仕事関数が異なるゲート電極によりＰ型ウェル層１３２のポテンシャルを押し下げるのを補助するようにしてもよい。
【０１３８】
本発明は、固体撮像素子への適用に限られるものではない。即ち、本発明は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１３９】
［本発明を適用した電子機器の構成例］
図１８は、本発明を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０１４０】
図１８の撮像装置３００は、レンズ群などからなる光学部３０１、上述した単位画素１２０の各構成が採用される固体撮像素子（撮像デバイス）３０２、およびカメラ信号処理回路であるＤＳＰ(Digital Signal Processor)回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、および電源部３０８も備える。ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７および電源部３０８は、バスライン３０９を介して相互に接続されている。
【０１４１】
光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像素子３０２の撮像面上に結像する。固体撮像素子３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子３０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１００等の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。
【０１４２】
表示部３０５は、例えば、液晶パネルや有機ＥＬ(electro luminescence)パネル等のパネル型表示装置からなり、固体撮像素子３０２で撮像された動画または静止画を表示する。記録部３０６は、固体撮像素子３０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１４３】
操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６および操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１４４】
上述したように、固体撮像素子３０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１００を用いることで、画素トランジスタの閾値バラツキに起因するノイズを低減し、高いＳ／Ｎを確保することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３００においても、撮像画像の高画質化を図ることができる。
【０１４５】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【０１４６】
また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０１４８】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１４９】
１００  ＣＭＯＳイメージセンサ，  １１１  画素アレイ部，  １１２  垂直駆動部，  １１３  カラム処理部，  １１４  水平駆動部，  １１５  システム制御部，  １２０，１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄ  単位画素，  １２１  フォトダイオード（ＰＤ），  １２２  第１転送ゲート，  １２２Ａ，１２２Ｂ  ゲート電極，  １２２Ｃ，１２２Ｅ  金属ゲート，  １２２Ｄ，１２２Ｆ  ゲート絶縁膜，  １２３  メモリ部（ＭＥＭ），  １２４  第２転送ゲート，  １２５  浮遊拡散領域（ＦＤ），  １３０  オーバーフローパス，  １４０  層間絶縁膜
【図１】
0005505709.tif 000002
【図２】
0005505709.tif 000003
【図３】
0005505709.tif 000004
【図４】
0005505709.tif 000005
【図５】
0005505709.tif 000006
【図６】
0005505709.tif 000007
【図７】
0005505709.tif 000008
【図８】
0005505709.tif 000009
【図９】
0005505709.tif 000010
【図１０】
0005505709.tif 000011
【図１１】
0005505709.tif 000012
【図１２】
0005505709.tif 000013
【図１３】
0005505709.tif 000014
【図１４】
0005505709.tif 000015
【図１５】
0005505709.tif 000016
【図１６】
0005505709.tif 000017
【図１７】
0005505709.tif 000018
【図１８】
0005505709.tif 000019