(57)【特許請求の範囲】
【請求項１】
各々が光電変換素子を有し、行列状に配列される複数の画素と、
前記複数の画素の各列に対応して設けられ、前記画素の信号を増幅する複数のアンプと、
信号を蓄積する複数のホールド容量と、
前記複数のアンプの出力端子及び前記複数のホールド容量の間にそれぞれ接続される複数のスイッチとを有し、
前記複数のアンプは、それぞれ、１つのオペアンプを有し、
前記複数のアンプの出力端子に対してそれぞれ前記１つのオペアンプの出力端子のみが接続され、
前記各列のアンプは、並列に動作し、
前記スイッチがオンの状態で前記アンプは第１の信号帯域幅で増幅し、その後、前記スイッチがオンの状態で前記アンプは前記第１の信号帯域幅より狭い第２の信号帯域幅で増幅し、その後、前記スイッチがオフの状態で前記アンプは第２の信号帯域幅で増幅することを特徴とする撮像装置。
【請求項２】
前記アンプは、第１のバイアス電流の供給を受けることにより前記第１の信号帯域幅で増幅し、前記第１のバイアス電流より小さい第２のバイアス電流の供給を受けることにより前記第２の信号帯域幅で増幅することを特徴とする請求項１記載の撮像装置。
【請求項３】
前記アンプは、容量及び可変抵抗の直列接続回路を有する位相補償回路を有する負帰還アンプであり、前記可変抵抗を第１の抵抗値にすることにより前記第１の信号帯域幅で増幅し、前記可変抵抗を前記第１の抵抗値より低い第２の抵抗値にすることにより前記第２の信号帯域幅で増幅することを特徴とする請求項１記載の撮像装置。
【請求項４】
前記アンプは、負帰還アンプであることを特徴とする請求項１又は２記載の撮像装置。
【請求項５】
前記アンプは、ソースフォロワーアンプであることを特徴とする請求項１又は２記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
特許文献１には、撮像素子に用いられる２重サンプリング回路が開示されている。最近のアナログ信号処理回路には、ほとんどの場合、スイッチと容量を用いたサンプルホールド回路が使用されている。撮像素子のみならず、ほとんど全ての電子機器は高速動作が求められ、信号処理回路内のサンプルホールド回路も高速動作が必要になる。サンプルホールド回路を高速動作させるには、サンプルホールド回路の入力端子を駆動するバッファの信号帯域幅を広くすることが必要である。バッファの信号帯域幅は、通常そのバイアス電流に依存し、バイアス電流を大きくするほど広帯域になる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３４５２８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、バッファのゲインはバッファのバイアス電流に依存し、バイアス電流が大きいほど帯域が広くなるので、サンプルホールド回路を高速化するために、バッファのバイアス電流を増加し広帯域化すると、バッファの出力端子におけるノイズも増大してしまう。
【０００５】
本発明の目的は、サンプルホールドの高速化と低ノイズ化を両立させることができる撮像装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の撮像装置は、各々が光電変換素子を有し、行列状に配列される複数の画素と、前記複数の画素の各列に対応して設けられ、前記画素の信号を増幅する複数のアンプと、信号を蓄積する複数のホールド容量と、前記複数のアンプの出力端子及び前記複数のホールド容量の間にそれぞれ接続される複数のスイッチとを有し、前記複数のアンプは、それぞれ、１つのオペアンプを有し、前記複数のアンプの出力端子に対してそれぞれ前記１つのオペアンプの出力端子のみが接続され、前記各列のアンプは、並列に動作し、前記スイッチがオンの状態で前記アンプは第１の信号帯域幅で増幅し、その後、前記スイッチがオンの状態で前記アンプは前記第１の信号帯域幅より狭い第２の信号帯域幅で増幅し、その後、前記スイッチがオフの状態で前記アンプは第２の信号帯域幅で増幅することを特徴とする。
【発明の効果】
【０００７】
サンプルホールドの高速化と低ノイズ化を両立させることができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態におけるサンプルホールド回路の概略構成を示す図である。
【図２】第１の実施形態のサンプルホールド回路のタイミング図である。
【図３】第２の実施形態におけるサンプルホールド回路の概略構成を示す図である。
【図４】第２の実施形態のサンプルホールド回路のタイミング図である。
【図５】バッファーアンプの回路例を表す図である。
【図６】バッファーアンプにおける電圧ゲイン−周波数特性を表す図である。
【図７】第３の実施形態におけるバッファーアンプの回路図である。
【図８】第４の実施形態におけるバッファーアンプの概略構成を示す図である。
【図９】第４の実施形態におけるバッファーアンプのゲイン−周波数特性図である。
【図１０】可変電流源の具体例を示す図である。
【図１１】第２の実施形態における可変抵抗の具体例を示す図である。
【図１２】第４の実施形態におけるサンプルホールド回路の構成例を示す図である。
【図１３】図１２のサンプルホールド回路のタイミング図である。
【図１４】第５の実施形態における撮像装置の構成例を示す図である。
【図１５】図１４の撮像装置のタイミング図である。
【図１６】第６の実施形態における撮像装置の構成例を示す図である。
【図１７】図１６の撮像装置のタイミング図である。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
図１は、本発明の第１の実施形態によるサンプルホールド回路の構成例を示す図であり、図２はそのサンプルホールド回路のタイミング図である。図中、Ａは、スイッチＳとホールド容量Ｃｈで形成されるサンプルホールド回路の入力を駆動するバッファーアンプであり、Ｉ１はバッファーアンプＡのバイアス電流源、ＶｉｎはバッファーアンプＡの入力に印加される信号源である。バッファーアンプＣは、信号源Ｖｉｎの信号を増幅する。ホールド容量Ｃｈは、信号を蓄積する。スイッチＳは、バッファーアンプＡの出力端子及びホールド容量Ｃｈの間に接続される。
【００１０】
図５は、バッファーアンプＡ及び電流源Ｉ１の構成例を示す図である。バッファーアンプＡは、差動増幅回路５４１と、ソース接地増幅回路５４３と、発振を防止するための位相補償回路５４２とを有する負帰還アンプである。差動増幅回路５４１の反転入力端子ＩＮＮには、ソース接地増幅回路５４３の出力端子ＯＵＴが接続されている。差動増幅回路５４１は、端子ＣＣＰ１から入力される電圧によってバイアス電流Ｉ２が制御されるＭＯＳ電界効果トランジスタ（ＭＯＳトランジスタ）５１０と、ＭＯＳトランジスタ５１１〜５１４とを有する。差動増幅回路５４１において、端子ＩＮＮは反転入力端子、端子ＩＮＰは入力端子である。位相補償回路５４２は、抵抗Ｒｃ及び容量Ｃｃの直列接続回路を有し、差動増幅回路５４１及びソース接地増幅回路５４３間に接続されている。ソース接地増幅回路５４３は、端子ＣＣＰ２から入力される電圧によってバイアス電流Ｉ３が制御されるＭＯＳトランジスタ５３１と、ＭＯＳトランジスタ５３２とを有する。バッファーアンプＡは、入力端子ＩＮＰから入力した信号源Ｖｉｎの信号を増幅し、出力端子ＯＵＴから出力する。
【００１１】
図６は、図５のバッファーアンプＡの電圧ゲイン−周波数特性を示す図である。図中、ωｚはゼロ点、ωｐ１は第１のポール周波数、ωｐ２は第２のポール周波数を示している。第２のポール周波数ωｐ２は、おおよそ次式（１）で表わされる。
【００１２】
ωｐ１＝１／（ｇｍ×Ｒ１×ＲＬ×Ｃｃ）      （１）
【００１３】
ｇｍはＭＯＳトランジスタ５３２の相互コンダクタンス、Ｒ１及びＲＬはそれぞれ差動増幅回路５４１の出力インピーダンス及び出力負荷抵抗である。
【００１４】
Ｒ１はＭＯＳトランジスタ５１２、５１４のドレイン抵抗Ｒｄｓに並列したものに等しく、ドレイン抵抗Ｒｄｓはドレイン電流Ｉｄに反比例する（Ｒｄｓ  ∝  １／Ｉｄ）。一方、ｇｍはｇｍ ∝  √Ｉｄの関係にある。
【００１５】
また、ドレイン電流Ｉｄはバイアス電流Ｉ２の１／２に等しいので、結局、第１のポール周波数ωｐ１は、ωｐ１ ∝  √Ｉ２／Ｃｃ と表され、バイアス電流Ｉ２の√に比例する。第１のポールωｐ１以降、電圧ゲインは−６ｄｂ／ｏｃｔで変化するので、図６に示すように、第１のポール周波数ωｐ１と帯域幅は基本的に比例関係にある。したがって、帯域幅は、バイアス電流Ｉ２の√に比例する。さらに、第２のポール周波数ωｐ２とゼロ周波数ωｚは次式（２）及び（３）のように表される。ここで、Ｃ２は出力端子の負荷容量である。
【００１６】
ωｐ２ ≒−ｇｍ／Ｃ２      （２）
ωｚ≒−１／Ｃｃ（１／ｇｍ− Ｒｃ）      （３）
【００１７】
式（３）から抵抗Ｒｃの値によって、ωｚの周波数が変化し、Ｒｃ＞＞１／ｇｍとすると、ωｚは小さい値（ωｚ’）となるので、図６内の破線で示したゲイン特性のようになる。高周波領域でのゲインが増加し広帯域化され、逆に抵抗Ｒｃを小さくすると帯域は狭くなる。
【００１８】
バッファーアンプＡの出力端子におけるランダムノイズＶｏ（ｆ）は、次式（４）で表わされる。ここで、バッファーアンプＡの入力換算ノイズ電圧をＶ１（ｆ）、該バッファーアンプＡの入力端子に印加される信号源Ｖｉｎのノイズ電圧をＶ２（ｆ）とし、さらにバッファーアンプＡの電圧ゲインをＡｖ（ｆ）とする。
【００１９】
Ｖｏ（ｆ）＝Ａｖ（ｆ）×√（Ｖ１（ｆ）2＋Ｖ２（ｆ）2）      （４）
【００２０】
ここで、Ａｖ（ｆ）は、図６で示したように、電圧ゲインが周波数ｆの関数であることを示している。出力端子のノイズは、次式（５）で表わされるので、バッファーアンプＡが広帯域になるほど、バッファーアンプＡから出力されるノイズは大きくなる。
【００２１】
∫Ｖｏ（ｆ）ｄｆ＝∫｛Ａｖ（ｆ）×√｛（Ｖ１（ｆ）2＋Ｖ２（ｆ）2）｝ｄｆ
（５）
【００２２】
本実施形態では、電流源Ｉ１は、バッファーアンプＡ及びグランド電位ノード間に接続され、サンプルモード及びホールドモードのタイミングに応じて、電流を可変できる。可変電流源Ｉ１の具体例を図１０に示す。Ｉ１０及びＩ１１は定電流源、Ｓ１０及びＳ１１はスイッチ、Ｍ１０及びＭ１１はＭＯＳトランジスタである。ＭＯＳトランジスタＭ１０及びＭ１１はそれぞれのゲートが接続されてカレントミラー回路を構成している。
【００２３】
図２のタイミング図と共に動作を説明すると、電流源Ｉ１の大電流期間において図１０のスイッチＳ１０及びＳ１１が共にオンし、定電流源Ｉ１０及びＩ１１の電流はＭＯＳトランジスタＭ１０のドレイン端子に流入する。ＭＯＳトランジスタＭ１０及びＭ１１は、前述のようにカレントミラー回路を構成しているので、ＭＯＳトランジスタＭ１１のドレイン電流は電流源Ｉ１０及びＩ１１の電流を足した値になる。次に、図２の電流源Ｉ１の小電流期間では、図１０のスイッチＳ１０はオフに、スイッチＳ１１はオンにすることにより、ＭＯＳトランジスタＭ１０のドレインに流れ込む電流は電流源Ｉ１１の電流になる。よって、ＭＯＳトランジスタＭ１１のドレイン電流も電流源Ｉ１１の電流になる。
【００２４】
図１において、スイッチＳをオンにして、サンプルホールド回路をサンプルモードにすると、バッファーアンプＡはホールド容量Ｃｈを充電し、Ｃｈの端子間電圧は変化する。この変化する速度を向上させることはサンプルホールド回路の高速動作に直結するので、バッファーアンプＡの信号帯域は広くなくてはならない。そのために、バッファーアンプＡのバイアス電流源Ｉ１の電流を、容量Ｃｈの端子間電圧が変化している間は大きい値に設定する。容量Ｃｈの端子間電圧の遷移が終了した後、バッファーアンプＡのバイアス電流源Ｉ１の電流を小さい値に設定し、バッファーアンプＡを狭帯域、低ノイズモードにすることで、容量Ｃｈに保存される信号電圧も低ノイズになる。スイッチＳがオンしてサンプルモードになった後バイアス電流源Ｉ１の電流を大電流に設定する時間幅は、バッファーアンプＡが扱う信号振幅の最大値に対する、容量Ｃｈを負荷にした場合のセトリング時間を目安にすればよい。
【００２５】
以上のように、スイッチＳがオンの状態（サンプルモード）でバッファーアンプＡは第１の信号帯域幅（広帯域）で増幅する。その後、スイッチＳがオンの状態（サンプルモード）でバッファーアンプＡは第１の信号帯域幅（広帯域）より狭い第２の信号帯域幅（狭帯域）で増幅する。その後、スイッチＳがオフの状態（ホールドモード）でバッファーアンプＡは第２の信号帯域幅（狭帯域）で増幅する。バッファーアンプＡは、第１のバイアス電流（大電流）の供給を受けることにより第１の信号帯域幅（広帯域）で増幅し、第１のバイアス電流（大電流）より小さい第２のバイアス電流（小電流）の供給を受けることにより第２の信号帯域幅（狭帯域）で増幅する。
【００２６】
信号源Ｖｉｎは、サンプルホールド回路の入力端子を駆動するバッファーアンプＡの入力信号源である。信号源Ｖｉｎの信号が変化し、それに応答してバッファーアンプＡの出力が変化し、サンプルホールドスイッチＳをオンさせて該出力電圧がサンプルホールド容量Ｃｈに印加される。その期間は、バッファーアンプＡのバイアス電流源Ｉ１の電流を大きい値に設定して高速駆動モードとし、バッファーアンプＡの出力電圧の遷移が終了した後にバッファーアンプＡのバイアス電流源Ｉ１の電流を小さい値に設定することで低速、低ノイズモードにする。その後サンプルホールドスイッチＳをオフさせてホールド状態にすることで、サンプルホールドの高速化と低ノイズ化の両立が可能になる。
【００２７】
（第２の実施形態）
図３は、本発明の第２の実施形態によるサンプルホールド回路の構成例を示す図である。本実施形態は、図１と同様であるが、バッファーアンプＡに搭載される位相補償容量（又は帯域制限のための容量）Ｃｃに直列に、サンプルモード、ホールドモードのタイミングに応じて可変できる可変抵抗Ｒｃを接続し、電流源Ｉ１を削除している点が異なる。バッファーアンプＡは、容量Ｃｃ及び可変抵抗Ｒｃの直列接続回路を有する位相補償回路５４２（図５）を有する負帰還アンプである。抵抗Ｒｃの値を、図４のタイミング図のようにスイッチＳがオンしてサンプルモードになっているある期間に、可変抵抗Ｒｃを高抵抗に設定し、該バッファーアンプＡを広帯域、高速モードにする。その後、容量Ｃｈの端子間電圧の遷移が終了するところで抵抗Ｒｃを低い値に設定し、バッファーアンプＡを狭帯域、低ノイズモードにする。上記回路動作によってサンプルホールド回路を高速、低ノイズで動作させることが可能になる。以上のように、可変抵抗Ｒｃを第１の抵抗値（高抵抗）にすることにより第１の信号帯域幅（広帯域）で増幅し、可変抵抗Ｒｃを第１の抵抗値（高抵抗）より低い第２の抵抗値（低抵抗）にすることにより第２の信号帯域幅（狭帯域）で増幅する。
【００２８】
サンプルホールド回路の入力端子を駆動するバッファーアンプＡの入力信号が変化し、それに応答してバッファーアンプＡの出力が変化し、サンプルホールドスイッチＳをオンさせて該出力電圧がサンプルホールド容量Ｃｈに印加される。その期間は、該バッファーアンプＡ内の位相補償容量Ｃｃに直列に接続された抵抗Ｒｃの値を高い値に設定することで高速駆動モードとする。そして、該バッファーアンプＡの出力電圧の遷移が終了した後に該バッファーアンプＡ内の位相補償容量Ｃｃに直列に接続された抵抗Ｒｃの値を低い値に設定することで低速、低ノイズモードにすることでサンプルホールドの高速化と低ノイズ化の両立が可能になる。
【００２９】
図１１は抵抗Ｒｃを変化させるバッファーアンプＡの具体例である。電流源Ｉ２は図５のＭＯＳトランジスタ５１０に対応し、電流源Ｉ３は図５のＭＯＳトランジスタ５３１に対応する。ＭＯＳトランジスタＭ１は図５のＭＯＳトランジスタ５１１に対応し、ＭＯＳトランジスタＭ２は図５のＭＯＳトランジスタ５１２に対応する。ＭＯＳトランジスタＭ３は図５のＭＯＳトランジスタ５１４に対応し、ＭＯＳトランジスタＭ４は図５のＭＯＳトランジスタ５１３に対応する。ＭＯＳトランジスタＭ６は図５の抵抗Ｒｃに対応し、ＭＯＳトランジスタＭ５は図５のＭＯＳトランジスタ５３２に対応する。可変抵抗Ｒｃは、ＭＯＳトランジスタＭ６のドレイン及びソース間抵抗であり、ＭＯＳトランジスタＭ６のゲート電圧に応じて抵抗値が変化する。図４のタイミング図と共に説明する。図４中の抵抗Ｒｃの高抵抗期間では図１１内のパルス電圧源ＶＡの値をある低電圧ＶＬに設定することでＭＯＳトランジスタＭ６のゲート−ソース間電圧が小さい値になるため、ｎチャネルＭＯＳトランジスタＭ６のオン抵抗Ｒｃはある高い値になる。したがって、図５の帯域幅に関して前述したようにバッファーアンプＡの帯域幅は広がり動作は高速になる。図４中の抵抗Ｒｃの低抵抗期間では図１１のパルス電圧源ＶＡの値をある高電圧ＶＨに設定することで、ＭＯＳトランジスタＭ６のゲート−ソース間電圧はある高い値になり、ｎチャネルＭＯＳトランジスタＭ６のオン抵抗Ｒｃはある低い値になる。したがって、前記と同様の理由でバッファーアンプＡの信号帯域幅は狭くなる。なお、可変抵抗Ｒｃは、複数のスイッチとその複数のスイッチのそれぞれに直列に接続された抵抗を用い、その複数のスイッチをオン／オフ制御することにより、抵抗値を変えるようにしてもよい。
【００３０】
（第３の実施形態）
図７は、本発明の第３の実施形態によるバッファーアンプＡの構成例を示す図である。本実施形態のバッファーアンプＡは、図１のバッファーアンプＡ及び電流源Ｉ１の代わりに設けられる。バッファーアンプＡがＮＭＯＳソースフォロワーアンプであり、負帰還を掛けた演算増幅器ではない場合である。まず図７を用いて簡単に説明する。図中、Ｍ７はソースフォロワーアンプを構成するＭＯＳトランジスタ、Ｉ４はＭＯＳトランジスタＭ７のバイアス電流源、Ｃ２は出力負荷容量である。Ｍ８はＭＯＳトランジスタ、ＶＡはＭＯＳトランジスタＭ８のゲートを駆動する電圧源、Ｃ３は容量である。
【００３１】
サンプルホールド回路を駆動する駆動回路としてＭＯＳソースフォロワーアンプを用いた場合、そのゲイン−周波数特性におけるポール周波数ωｐは次式（６）で表わされ、ＭＯＳトランジスタＭ７の相互コンダクタンスｇｍに比例する。ここで、相互コンダクタンスｇｍは、次式（７）で表わされる。
【００３２】
ωｐ＝ｇｍ／Ｃ２      （６）
ｇｍ＝√（２ｋ×Ｉｄ×Ｗ／Ｌ）      （７）
【００３３】
ここで、Ｉｄはドレイン電流、ｋは定数、Ｗ及びＬはそれぞれＭＯＳトランジスタのゲート幅及びゲート長であるので、ドレイン電流Ｉｄを大きくするほどポール周波数ωｐは大きく、つまり広帯域化される。
【００３４】
本実施形態は、負帰還を用いた増幅回路に対して上述したのと同様の処理を行う。サンプルホールド回路の入力端子を駆動するソースフォロワーアンプの入力信号が変化し、それに応答してソースフォロワーアンプの出力が変化し、サンプルホールドスイッチＳをオンさせて該出力電圧がサンプルホールド容量Ｃｈに印加される。その期間では、ソースフォロワーアンプのバイアス電流源Ｉ４の電流を大きい値に設定して高速駆動モードとする。そして、ソースフォロワーアンプの出力電圧の遷移が終了した後に、ソースフォロワーアンプのバイアス電流源Ｉ４の電流を小さい値に設定することにより、低速、低ノイズモードにする。その後、サンプルホールドスイッチＳをオフさせてホールド状態にすることで、サンプルホールドの高速化と低ノイズ化の両立が可能になる。可変電流源Ｉ４の具体例は前述した図１０を用いることができる。バイアス電流源Ｉ４の電流を大きい値に設定する場合は、図１０におけるスイッチＳ１０及びＳ１１を共にオンさせ、カレントミラー回路を構成するＭＯＳトランジスタＭ１１のドレイン電流をＩ１０＋Ｉ１１にする。バイアス電流源Ｉ４の電流を小さい値に設定する場合は、図１０中のスイッチＳ１０のみオンさせ、スイッチＳ１１はオフとすることで、カレントミラー回路を構成するＭＯＳトランジスタＭ１１のドレイン電流はＩ１０となる。
【００３５】
（第４の実施形態）
図８は、本発明の第４の実施形態によるバッファーアンプを説明する図である。本実施形態では、図７内のＭＯＳトランジスタＭ８と、ＭＯＳトランジスタＭ８のゲートを駆動する電圧源ＶＡ、容量Ｃ３を用いることで、ソースフォロワーアンプの帯域を制御することが可能になる。前述と同様にして、サンプルホールド回路のスイッチＳがオン→オフするタイミングの前後にソースフォロワーアンプの信号帯域幅を変化させることで、サンプルホールドの高速化と低ノイズ化の両立が可能になる。
【００３６】
上記事柄を、図８を用いて本実施形態の原理を詳細に説明する。図８中Ａはソースフォロワーアンプの入力部を駆動する駆動回路（電圧ゲイン＝１を仮定）、Ｒ２は該駆動回路の出力抵抗、Ｒ３は図７中のＭＯＳトランジスタＭ８のオン抵抗である。信号源Ｖ１は図１の信号源Ｖｉｎに対応する。信号源Ｖ１と、抵抗Ｒ２を介してソースフォロワーアンプの入力部に現れる電圧Ｖ２の比（電圧ゲイン）は次式（８）で表される。
【００３７】
Ｖ２／Ｖ１＝（１＋ωＣ３×Ｒ３）／｛（Ｒ２＋Ｒ３）×ωＣ３＋１｝    （８）
【００３８】
Ｒ３＞＞Ｒ２の関係にある時は、Ｖ２／Ｖ１≒１となるが、Ｒ３＜＜Ｒ２の時は、次式（９）になり、ボード線図で表すと図９のようになる。
【００３９】
Ｖ２／Ｖ１≒（１＋ωＣ３×Ｒ３）／（Ｒ２×ωＣ３＋１）      （９）
【００４０】
図中ωｐ１はポール周波数、ωｚはゼロ点である。ポール周波数ωｐ１及びゼロ点ωｚは、それぞれ次式（１０）及び（１１）となる。
【００４１】
ωｐ１＝１／（Ｃ３×Ｒ２）      （１０）
ωｚ = １／（Ｃ３×Ｒ３）      （１１）
【００４２】
抵抗Ｒ３の値を変えると、図９のωｚからωｚ’のようにゼロ点の位置が変化するため、抵抗Ｒ３の値を大きくするほど広帯域になることが分かる。
【００４３】
図７のＭＯＳトランジスタＭ８のゲートを駆動する電圧源ＶＡの電圧値を変えることで、ＭＯＳトランジスタＭ８のオン抵抗が変化し、上述した信号帯域が変化する。したがって、サンプルホールド回路のスイッチＳがオン→オフするタイミングの前後に電圧源ＶＡの電圧値を制御すればサンプルホールドの高速化と低ノイズ化の両立が可能になることが分かる。
【００４４】
図１２は、本実施形態によるサンプルホールド回路の構成例を示す図であり、可変電圧源ＶＡを有し、サンプルホールド回路の動作モードに応じて電圧源ＶＡの電圧変化を行う具体例を示す。図１３は、図１２のサンプルホールド回路のタイミング図である。図中の符号は図７、図８にならう。図１２内のスイッチＳをオンさせてサンプルホールド回路がサンプルモードになっているとき、電圧源ＶＡの電圧をある低電位ＶＬにする。その電圧は図１２のＭＯＳトランジスタＭ８のゲートに印加されるので、ｎチャネルＭＯＳトランジスタＭ８のオン抵抗Ｒ３はある高い値になる。前述した理由によってゼロ点周波数ωｚは低い値になるので、ＭＯＳトランジスタＭ７のソースフォロワーアンプは広帯域になる。
【００４５】
図１３に示したように、図１２のスイッチＳをオフにし、サンプルホールド回路がホールドモードになる以前に、図１２の電圧源ＶＡの電圧をある高い値ＶＨにする。これにより、ＭＯＳトランジスタＭ８のオン抵抗Ｒ３の値がある低い値になり、ＭＯＳトランジスタＭ７のソースフォロワーアンプは狭帯域になる。
【００４６】
（第５の実施形態）
図１４は、本発明の第５の実施形態による撮像装置の構成例を示す図である。第１の実施形態のサンプルホールド回路は、列アンプ部１０２に適用されている。同図の構成と、その動作タイミングを図１５も併用して簡単に説明する。なお、図１４では、画素部１０１は１つしか記載されていないが、２次元的に複数配列された形式のものも当然含まれる。
【００４７】
画素１０１は、光電変換により信号を生成する光電変換素子であるフォトダイオードＰＤと、フォトダイオードＰＤに蓄積された電荷を、画素出力部ＳＦを構成するＭＯＳトランジスタのゲート端子に転送する転送部ＴＸを含む。画素出力部ＳＦの入力部であるゲート端子は、リセット部ＲＥＳを介して電源ＶＤＤと接続されている。さらに、画素出力部ＳＦのソース端子は画素選択部ＳＥＬを介して列アンプ１０２の入力容量Ｃ０の一方の端子と接続されると共に、定電流源Ｉｃｎｔにも接続される。
【００４８】
列アンプ１０２は、オペアンプＣを備え、画素１０１の出力信号を増幅する。オペアンプＣの反転入力端子は入力容量Ｃ０の他方の端子と接続される。オペアンプＣの反転入力端子と出力端子間に、帰還容量Ｃｆが接続されている。さらに、オペアンプＣの反転入力端子と出力端子とを短絡するスイッチＳ３が設けられている。オペアンプＣの非反転入力端子には電源Ｖｒｅｆが与えられる。画素１０１から垂直信号線ＶＬに出力された信号に対しては、オペアンプＣの帰還経路に接続される帰還容量Ｃｆの容量値と、入力容量Ｃ０の容量値との比で決定されるゲインがかかって増幅される。後述するが、画素１０１に起因するノイズが入力容量Ｃ０で低減される。ここでは入力容量Ｃ０、オペアンプＣを含めて第１のＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ；相関二重サンプリング）回路とする。
【００４９】
列アンプ１０２で増幅された信号は、スイッチＳ１、Ｓ２を介して、保持容量（ホールド容量）ＣＴＳ１、ＣＴＮ１に選択的に伝達されて保持される。保持容量ＣＴＳ１には、フォトダイオードＰＤで光電変換されることで得られる電荷に基づく信号が蓄積され、保持容量ＣＴＮ１には、画素出力部ＳＦをリセットしたことに基づく信号が蓄積される。保持容量ＣＴＳ１、ＣＴＮ１はそれぞれ異なる水平信号線ＨＬｎ（ｎは１〜２）に接続される。保持容量ＣＴＳ１及びＣＴＮ１に保持された信号は、それぞれスイッチを介して差動増幅器Ｂの異なる入力端子に接続される。水平走査回路１０５から信号φＨ１、φＨ２、・・・が入力されると、保持容量ＣＴＳ１、ＣＴＮ１に保持された信号が水平信号線ＨＬｎを介して対応する差動増幅器Ｂに入力される。差動増幅器Ｂからは、保持容量ＣＴＳ１及びＣＴＮ１で保持された信号の差分が出力される。ここで、保持容量ＣＴＳ１，ＣＴＮ１と差動増幅器Ｂとを含めて第２のＣＤＳ回路とする。第２のＣＤＳ回路によって列アンプ１０２に起因するオフセットが低減される。
【００５０】
図１５を用いて、本実施形態に係る動作を説明する。図１４において、ＴＸ、ＲＥＳ、ＳＥＬ、スイッチＳ３に入力される信号をそれぞれφＴＸ、φＲＥＳ、φＳＥＬ、φＳ３で表し、信号がハイレベルである時にスイッチが導通するものとする。保持容量ＣＴＳ１、ＣＴＮ１と列アンプ１０２の出力端子との間にあるスイッチＳ１，Ｓ２に与えられる信号をそれぞれφＣＴＳ１、φＣＴＮ１と表し、信号がハイレベルである時にスイッチが導通するものとする。
【００５１】
まず、時刻ｔ０において信号φＴＸ及びφＨｎを除く信号がハイレベルに遷移する。信号φＳＥＬがハイレベルになると画素選択部ＳＥＬが導通するので、画素出力部ＳＦのソース端子と定電流源Ｉｃｎｔとが電気的に接続されてソースフォロワーアンプが形成される。これにより画素出力部ＳＦのゲート端子の電位に応じたレベルが信号として垂直信号線ＶＬに現れる。このタイミングで信号φＲＥＳがハイレベルであるので、垂直信号線ＶＬには、画素出力部ＳＦのゲート端子をリセットしている状態に対応するレベルが現れる。また、信号φＳ３がハイレベルになることでオペアンプＣの反転入力端子と出力端子とが短絡されると共に、帰還容量Ｃｆがリセットされる。オペアンプＣの仮想接地により、帰還容量Ｃｆの両端子の電位は電源Ｖｒｅｆと同電位とみなせる。信号φＣＴＮ１、φＣＴＳ１がハイレベルであるので、オペアンプＣの出力によって保持容量ＣＴＮ１、ＣＴＳ１がリセットされる。
【００５２】
時刻ｔ１に信号φＲＥＳがローレベルに遷移し、画素出力部ＳＦのゲート端子のリセット状態が解除される。時刻ｔ２において信号φＳ３、φＣＴＮ１、φＣＴＳ１がローレベルになり、それぞれに対応するスイッチが非導通状態になる。
【００５３】
その後、時刻ｔ３において信号φＳ３がローレベルに遷移することで、オペアンプＣの入出力端子の短絡状態が解除される。入力容量Ｃ０では、画素出力部ＳＦのゲート端子をリセットしたことに対応するレベルが、電源Ｖｒｅｆによりクランプされる。
【００５４】
時刻ｔ４に信号φＣＴＮ１がハイレベルになり、時刻ｔ５に信号φＣＴＮ１がローレベルになることで、この時の列アンプ１０２の出力が保持容量ＣＴＮ１に保持される。すなわち、保持容量ＣＴＮ１に保持される信号には、列アンプ１０２に起因するオフセット成分が含まれる。
【００５５】
時刻ｔ６に信号φＴＸがハイレベルに遷移すると、フォトダイオードＰＤに蓄積されていた電荷が画素出力部ＳＦのゲート端子へと転送される。これにより画素出力部ＳＦのゲート端子の電位が変化するので、垂直信号線ＶＬに現れるレベルも変化する。このとき入力容量Ｃ０は浮遊状態にあるので、時刻ｔ１でクランプされた垂直信号線ＶＬのレベルからの電位の変動分のみがオペアンプＣの反転入力端子に入力される。これにより光電変換に基づく信号がオペアンプＣに入力される。
【００５６】
時刻ｔ８から信号φＣＴＳ１がハイレベルになり、これがローレベルに遷移すると、垂直信号線ＶＬに現れたレベルを増幅した信号が保持容量ＣＴＳ１に保持される。ここで保持容量ＣＴＳ１に保持される信号には、保持容量ＣＴＮ１と同様に、列アンプ１０２に起因するオフセットが含まれる。
【００５７】
この後、信号φＳＥＬがローレベルになることで、画素１０１の選択状態が解除される。各保持容量ＣＴＳ１，ＣＴＮ１に保持される信号には、列アンプ１０２に起因するオフセットが含まれるので、差動増幅器Ｂにより差分を取ることでオフセット成分を低減することが可能となる。
【００５８】
その後、水平走査回路１０５から信号φＨｎが出力され、容量ＣＴＳ１，ＣＴＮ１から水平信号線ＨＬ１，ＨＬ２に信号が転送され、差動増幅器（出力アンプ）Ｂから信号が出力される。
【００５９】
次に、本実施形態の動作を、上記の信号読み出し動作に絡めて説明する。オペアンプＣは図１のバッファーアンプＡに対応し、スイッチＳ１，Ｓ２は図１のスイッチＳに対応し、容量ＣＴＳ１及びＣＴＮ１は図１のホールド容量Ｃｈに対応する。図１４の容量ＣＴＳ１，ＣＴＮ１に画素１０１の信号を高速に、かつ低ノイズで保存するため、列アンプＣが前記容量ＣＴＳ１，ＣＴＮ１を駆動する際に該アンプＣのバイアス電流源Ｉ１の値を第１の実施形態と同様に変化させる。具体的には、図１５のタイミング図で、φＣＴＳ１、φＣＴＮ１がハイレベルからローレベルへ遷移するある時間以前（図中Δｔと記述）に該バイアス電流源Ｉ１の電流をある大電流ＩＨからある小電流ＩＬへ変化させる。容量ＣＴＳ１，ＣＴＮ１に該アンプＣから信号電荷を充放電する際には高速に行う。そして、充放電が終了し該容量ＣＴＳ１，ＣＴＮ１の電位が定常状態に達した後に、該バイアス電流源Ｉ１の電流をＩＬと小さくすることでアンプＣは低ノイズで両容量ＣＴＳ１，ＣＴＮ１を駆動する。図１５中の時間Δｔは、該アンプＣのセトリング時間を鑑み、φＣＴＳ１、φＣＴＮ１のパルス幅から決定する。
【００６０】
（第６の実施形態）
アンプＣを高速モードから低ノイズモードへ変化させる手段は、上記手段以外に第２の実施形態で示した、アンプＣ内の位相補償容量に直列に接続された抵抗Ｒｃを変化させる方法も当然用いることができる。
【００６１】
図１６は、本発明の第６の実施形態による撮像装置の構成例を示す図である。オペアンプＣは図１のバッファーアンプＡに対応し、スイッチＳ１，Ｓ２は図１のスイッチＳに対応し、容量ＣＴＳ１及びＣＴＮ１は図１のホールド容量Ｃｈに対応する。オペアンプＣの可変抵抗Ｒｃの実施形態として、前記した図１１のＭＯＳトランジスタＭ６と、ＭＯＳトランジスタＭ６のゲート端子を駆動するパルス電圧源ＶＡとを用いることができる。図１７は、図１６の撮像装置の動作タイミングである。読み出しに関しては、前記図１５とほぼ同様で、図１５における電流源Ｉ１の代わりにパルス電圧源ＶＡの電圧の変化タイミングを記述している。すなわち、図１７のタイミング図で、信号φＣＴＳ１、φＣＴＮ１がハイレベルからローレベルへ遷移するある時間以前（図中Δｔと記述）に該電圧源ＶＡの電圧をある低電圧ＶＬからある高電圧ＶＨへ変化させる。こうすることで、該容量ＣＴＳ１，ＣＴＮ１に該アンプＣから信号電荷を充放電する際には高速に行い、充放電が終了し該容量ＣＴＳ１，ＣＴＮ１の電位が定常状態に達した後に、該電圧源ＶＡの電圧をＶＨと高くすることで該アンプＣは低ノイズで両容量を駆動する。なお、第５及び第６の実施形態と同様に、第３及び第４の実施形態のサンプルホールド回路も撮像装置の列アンプ１０２に適用することができる。
【００６２】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００６３】
Ｖｉｎ  信号源、Ａ  バッファーアンプ、Ｉ１  バイアス電流源、Ｓ  スイッチ、Ｃｈ  ホールド容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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