(57)【特許請求の範囲】
【請求項１】
インダクタンス素子と、容量素子と、増幅器と、をそれぞれ第１の端子と第２の端子との間に並列に接続し、前記インダクタンス素子と前記容量素子とによって生じる共振を前記増幅器によって増幅し、前記第１の端子と第２の端子とから出力する発振器であって、
前記第１の端子と第２の端子との間に前記インダクタンス素子の寄生抵抗より抵抗値の大きな第１の抵抗素子が前記第１の端子と第２の端子との間に前記容量素子と直列に接続され、
前記第１の端子と第２の端子との間に前記第１の抵抗素子を介さずに直接接続されている寄生容量をさらに含み、
前記第１の抵抗素子の抵抗値が、前記寄生容量の存在を考慮して前記インダクタンス素子の寄生抵抗の温度特性により生じる発振周波数の温度依存性を補償するような抵抗値に設定されていることを特徴とする発振器。
【請求項２】
インダクタンス素子と、
容量素子と、
増幅器と、
をそれぞれ第１の端子と第２の端子との間に並列に接続し、前記インダクタンス素子と前記容量素子とによって生じる共振を前記増幅器によって増幅し、前記第１の端子と第２の端子とから出力する発振器であって、
前記第１の端子と第２の端子との間に前記インダクタンス素子の寄生抵抗より抵抗値の大きな第１の抵抗素子が前記第１の端子と第２の端子との間に前記容量素子と直列に接続され、
前記第１の端子と第２の端子との間に前記第１の抵抗素子を介さずに直列接続されている寄生容量と第２の寄生抵抗とをさらに含み、
前記第２の寄生抵抗は、前記第１の抵抗素子及び前記インダクタンス素子と実質的に同一の温度係数を有し、
前記容量素子の容量値Ｃ及び前記第１の抵抗素子の抵抗値Ｒｃが、下記式（１）及び式（２）を実質的に満たすように設定されている発振器。
Ｃ＊Ｒｃ＝Ｃpara＊Ｒcpara                式（１）
Ｒｃ＊Ｒcpara＝ＲＬ＊（Ｒｃ＋Ｒcpara）   式（２）
但し、Ｃparaは前記寄生容量の容量値、Ｒcparaは前記第２の寄生抵抗の抵抗値、ＲＬは前記インダクタンス素子の寄生抵抗の抵抗値である。
【請求項３】
前記第１の抵抗素子の抵抗値Ｒｃが、下記式（３）を実質的に満たすように設定されていることを特徴とする請求項１記載の発振器。
ω４＊（Ｒｃ２＊Ｌ２＊Ｃ２＊Ｃpara）＋ω２＊（Ｌ２＊（Ｃ＋Ｃpara）＋Ｒｃ２＊Ｃ２＊（ＲＬ２＊Ｃpara−Ｌ））＋ＲＬ２＊（Ｃ＋Ｃpara）−Ｌ＝０      式（３）
但し、Ｌは前記インダクタンス素子のインダクタンス値、Ｃは前記容量素子の容量値、ＲＬは前記寄生抵抗の抵抗値、Ｃparaは前記寄生容量の容量値、ωは前記発振器の角振動数である。
【請求項４】
前記第１の抵抗素子と前記インダクタンス素子とが、実質的に同一の温度係数を有する素子であることを特徴とする請求項１乃至３のいずれか１項記載の発振器。
【請求項５】
前記第１の抵抗素子と前記インダクタンス素子とが、実質的に同一の金属で形成されていることを特徴とする請求項１乃至４のいずれか１項記載の発振器。
【請求項６】
前記第１の抵抗素子の抵抗値は、シミュレーション又は試作品の実測により、実使用上の温度範囲内で、前記発振器の発振周波数の変動が最も少なくなるような値に設定されていることを特徴とする請求項１乃至５いずれか１項記載の発振器。
【請求項７】
前記容量素子が第１のバイアス電圧により容量値が制御される第１の可変容量素子であることを特徴とする請求項１乃至６いずれか１項記載の発振器。
【請求項８】
前記第１の可変容量素子の容量値を変えることによって生じる発振周波数の温度依存性を補償する第２の可変容量素子がさらに前記第１の端子と第２の端子との間に接続されていることを特徴とする請求項７記載の発振器。
【請求項９】
前記第２の可変容量素子は、前記第１のバイアス電圧により容量値が制御される可変容量素子であることを特徴とする請求項８記載の発振器。
【請求項１０】
前記第２の可変容量素子は、前記第１のバイアス電圧とは異なる第２のバイアス電圧により容量値が制御される可変容量素子であることを特徴とする請求項８記載の発振器。
【請求項１１】
半導体基板と、
前記半導体基板の上に形成され、インダクタンス素子と、容量素子と、増幅器と、をそれぞれ第１の端子と第２の端子との間に並列に接続し、前記インダクタンス素子と前記容量素子とによって生じる共振を前記増幅器によって増幅し、前記第１の端子と第２の端子とから出力する発振器であって、前記第１の端子と第２の端子との間に前記インダクタンス素子の寄生抵抗より抵抗値の大きな第１の抵抗素子が前記第１の端子と第２の端子との間に前記容量素子と直列に接続されている発振器と、
前記半導体基板の上に形成され、クロック信号入力端子が前記発振器の前記第１の端子と第２の端子とに接続され、前記発振器の発振クロックを受けて動作する同期回路と、
を備え、
前記インダクタンス素子が、前記半導体基板上の第１の領域内に螺旋状に形成され、
前記容量素子と前記増幅器が、前記第１の領域に隣接する前記半導体基板上の第２の領域に形成され、
前記第１の抵抗素子の少なくとも一部が、前記第１の領域、及び／又は、前記第２の領域に隣接する前記半導体基板上の第３の領域に配置され、前記第３の領域に配置された第１の抵抗素子の少なくとも一部の一端から他端までの長さは、前記螺旋状に形成されたインダクタンス素子の直径の大きさより長いことを特徴とする半導体集積回路装置。
【請求項１２】
前記第３の領域に配置された第１の抵抗素子の少なくとも一部は、前記第３の領域内に折り返して配置され、前記第３の領域に配置された第１の抵抗素子の少なくとも一部の前記一端から他端までの長さは、前記第３の領域の長手方向の長さより長いことを特徴とする請求項１１記載の半導体集積回路装置。
【請求項１３】
前記第１の抵抗素子は、一端が前記第１の端子に接続され他端が前記容量素子の一端に接続された第１抵抗部と、一端が前記第２の端子に接続され他端が前記容量素子の他端に接続された第２抵抗部と、を含み、
前記第１抵抗部の抵抗値と前記第２抵抗部の抵抗値が互いに等しく、前記第１の抵抗素子の前記抵抗値は、前記第１抵抗部の抵抗値と前記第２抵抗部の抵抗値との和に等しく、
前記第１抵抗部が前記第３の領域に配置され、前記第２の抵抗部は、前記第１及び第２の領域に対して、前記半導体基板上の前記第３の領域と対称な位置に設けられた第４の領域に配置され、前記第３の領域に配置された第１の抵抗部と、前記第４の領域に配置された第２の抵抗部とは、対称なレイアウト形状で配置されていることを特徴とする請求項１１又は１２記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振器及び半導体集積回路装置に関する。特に、インダクタンス素子と容量素子を含んで半導体集積回路に内蔵され、温度特性を補償する発振器、及び発振器を内蔵し、発振器の出力信号が基準クロックとして用いられる半導体集積回路装置に関する。
【背景技術】
【０００２】
従来は、半導体集積回路において、ある程度精度のよいクロックが必要な場合、水晶振動子などの圧電振動子を半導体集積回路の外部端子に接続し、半導体集積回路内に設けられた増幅回路に接続して発振させ、半導体集積回路の動作に必要なクロックを生成することが一般的であった。しかし、半導体集積回路を実装する実装基板の小型化や低コスト化のため、半導体集積回路にＬＣ発振器を内蔵することも行われるようになって来ている。インダクタンス素子Ｌと容量素子Ｃを半導体集積回路の半導体基板の上に形成することにより、半導体集積回路の外部に水晶振動子を外付けする必要がなくなるので、半導体集積回路の付加価値を高め、実装基板の低コスト化や小型化を実現することができる。理想的なＬＣ発振器の発振周波数は１／（２π√（ＬＣ））となることが知られている。周波数の調整が必要な場合には、ＬまたはＣを調整することにより発振周波数の誤差を補正することが行われる。
【０００３】
このようなＬＣ発振器を半導体集積回路に内蔵する場合、半導体集積回路の製造プロセス、電源電圧、動作温度などのばらつきに対して一定の安定した周波数で発振するＬＣ発振器が必要とされる。
【０００４】
上記ばらつきのうち、製造プロセスに依存するばらつきは、チップ選別後の選別などでプロセスばらつきを測定することでばらつきの影響を抑えることができる。また、電源電圧に依存するばらつきについては、バンドギャップリファレンスなどの定電圧源を半導体集積回路の内部に設けることによってばらつきを補償することができる。このような製造プロセスに依存するばらつき、電源電圧に依存するばらつきについては、その影響を抑えることは比較的容易であるが、動作温度のばらつきに対して発振周波数が一定になるように補償することは、容易ではない。このような半導体集積回路に内蔵するＬＣ発振器の動作温度のばらつきに対する対策を行った先行技術として、特許文献１、特許文献２が公開されている。この様な内蔵発振器の温度補償は、特許文献２に記載されているように方法が複雑で回路規模も大きくなりやすい。
【０００５】
これに対して、特許文献１には、比較的簡単な方法で温度特性の補償を行う方法が記載されている。図１６は、特許文献１に記載されている温度ヌル位相で動作する(温度補償された)ＬＣ発振器タンクを示す回路図である。図１６に示す特許文献１のＬＣ発振器タンクは、インダクタンス素子Ｌと容量素子Ｃとによって生じる共振を図示しない増幅回路によって増幅し、発振させている。一般的には、インダクタンス素子Ｌを半導体集積回路上で実現するためには、インダクタンス素子Ｌの配線が長くならざるを得ないので、インダクタタンス素子Ｌの寄生抵抗ｒＬの値はある程度大きな値となる。インダクタンス素子Ｌの寄生抵抗ｒＬは、等価回路としては、図１６のように、インダクタＬと抵抗ｒＬの直列接続と考えることができる。この寄生抵抗ｒＬの抵抗値に対して、半導体集積回路上で設ける容量Ｃと直列に接続される寄生抵抗ｒＣの値は、ｒＬの値ほど大きくならない。また、寄生抵抗ｒＣの値を大きな値とすることは、ノイズジッタが大きくなることから好ましくないと、従来は考えられていた。
【０００６】
これに対して、特許文献１の段落００３９によれば、ｒＣ＝ｒＬとなる抵抗ｒＣをコンデンサＣに直列に接続することで、温度依存性の無い発振周波数が得られると記載されている。すなわち、特許文献１における抵抗ｒＣは単なる寄生抵抗ではなく、温度依存性の無い発振器を得るため、ｒＣ＝ｒＬとなる抵抗ｒＣを積極的に設け、コンデンサＣに直列に接続するものである。
【０００７】
また、特許文献２には、温度に応じて共振周波数を修正する温度補償器を設けたモノリシックなクロックジェネレータが記載されている。特許文献２の図４に容量素子Ｃｆ（４４０）と直列に接続される抵抗Ｒｃ（４５０）が記載されているが、これは、特許文献２の段落００３４に「対応する抵抗（またはインピーダンス）ＲＬ４４５およびＲｃ４５０は、別々に示されているが、これらはそれぞれインダクタ４３５およびキャパシタ４４０に固有なものであり、製造の一部分として行われ、それぞれのインダクタ４３５およびキャパシタ４４０に対する追加でも、またこれらと別個のコンポーネントでもないことを理解されたい。」と記載されているように、抵抗Ｒｃ（４５０）はあくまで寄生抵抗であり、ｒＣ＝ｒＬとなる抵抗ｒＣを積極的に設ける特許文献１とは異なっている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−５０９７３号公報
【特許文献２】特表２００７−５３１４０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は、本発明によって与えられたものである。半導体製造技術の微細化により配線間容量などの寄生容量は増加する傾向にある。また、システムの高速化等に伴い、半導体集積回路に内蔵する発振器も高い周波数で自励発振させる必要がある。高い周波数で発振させるためには、ＬＣの時定数を得るために必要な容量Ｃの値は減少する。特許文献１に記載されているように、容量Ｃに直列に接続する抵抗ｒＣの値をインダクタＬと直列に接続される寄生抵抗ｒＬの値と等しくしても、容量Ｃ以外に、配線容量など直列抵抗ｒＣを経由せずに発振器の端子間に直接寄生する寄生容量Ｃｐａｒａが存在する。この寄生容量Ｃｐａｒａの存在を考慮すると、たとえ、ｒＣ＝ｒＬとしても、温度依存性を補償する発振器は得られない。
【課題を解決するための手段】
【００１０】
本発明の第１の視点によれば、インダクタンス素子と、容量素子と、増幅器と、をそれぞれ第１の端子と第２の端子との間に並列に接続し、前記インダクタンス素子と前記容量素子とによって生じる共振を前記増幅器によって増幅し、前記第１の端子と第２の端子とから出力する発振器であって、前記第１の端子と第２の端子との間に前記インダクタンス素子の寄生抵抗より抵抗値の大きな第１の抵抗素子が前記第１の端子と第２の端子との間に前記容量素子と直列に接続され、前記第１の端子と第２の端子との間に前記第１の抵抗素子を介さずに直接接続されている寄生容量をさらに含み、前記第１の抵抗素子の抵抗値が、前記寄生容量の存在を考慮して前記インダクタンス素子の寄生抵抗の温度特性により生じる発振周波数の温度依存性を補償するような抵抗値に設定されている発振器が提供される。
【００１１】
本発明の第２の視点によれば、半導体基板と、前記半導体基板の上に形成され、インダクタンス素子と、容量素子と、増幅器と、をそれぞれ第１の端子と第２の端子との間に並列に接続し、前記インダクタンス素子と前記容量素子とによって生じる共振を前記増幅器によって増幅し、前記第１の端子と第２の端子とから出力する発振器であって、前記第１の端子と第２の端子との間に前記インダクタンス素子の寄生抵抗より抵抗値の大きな第１の抵抗素子が前記第１の端子と第２の端子との間に前記容量素子と直列に接続されている発振器と、前記半導体基板の上に形成され、クロック信号入力端子が前記発振器の前記第１の端子と第２の端子とに接続され、前記発振器の発振クロックを受けて動作する同期回路と、を備え、前記インダクタンス素子が、前記半導体基板上の第１の領域内に螺旋状に形成され、前記容量素子と前記増幅器が、前記第１の領域に隣接する前記半導体基板上の第２の領域に形成され、前記第１の抵抗素子の少なくとも一部が、前記第１の領域、及び／又は、前記第２の領域に隣接する前記半導体基板上の第３の領域に配置され、前記第３の領域に配置された第１の抵抗素子の少なくとも一部の一端から他端までの長さは、前記螺旋状に形成されたインダクタンス素子の直径の大きさより長い半導体集積回路装置が提供される。
【発明の効果】
【００１２】
本発明の第１の視点によれば、第１の端子と第２の端子との間に第１の抵抗素子を介さずに直列接続されている寄生容量の大きさが無視できない場合にも、温度特性を補償する発振器が得られる。
【００１３】
また、本発明の第２の視点によれば、広い温度範囲で安定した発振周波数で発振する、温度ばらつきの少ない発振器を内蔵する半導体集積回路装置が得られる。また、内蔵する同期回路に高精度なクロックを供給することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態による発振器の等価回路図である。
【図２】第１の実施形態において、増幅器の回路構成の一例を示す回路ブロック図である。
【図３】容量Ｃ１を可変容量とした第１の実施形態の変形例の等価回路図である。
【図４】第１の実施形態の変形例において、可変容量と第１の抵抗との構成の一例を示す回路ブロック図である。
【図５】第２の実施形態による発振器の等価回路図である。
【図６】第２の実施形態による発振器において、可変容量と第１の抵抗との構成の一例を示す回路ブロック図である。
【図７】第３の実施形態による発振器の等価回路図である。
【図８】第３の実施形態による発振器において、可変容量と第１の抵抗との構成の一例を示す回路ブロック図である。
【図９】第５の実施形態による半導体集積回路装置の回路ブロック図である。
【図１０】第６の実施形態による発振器を半導体基板上に形成したレイアウト平面図である。
【図１１】第１の実施形態に基づく実施例１による発振周波数の温度依存性を示すグラフである。
【図１２】第１の実施形態の変形例に基づく実施例２による発振周波数の温度依存性を示すグラフである。
【図１３】第２の実施形態に基づく実施例３による発振周波数の温度依存性を示すグラフである。
【図１４】第３の実施形態に基づく実施例４による発振周波数の温度依存性を示すグラフである。
【図１５】第３の実施形態に基づく実施例５による発振周波数の温度依存性を示すグラフである。
【図１６】特許文献１に記載の温度ヌル位相で動作する(温度補償された)ＬＣ発振器タンクを示す回路図である。
【図１７】第４の実施形態による発振器の等価回路図である。
【発明を実施するための形態】
【００１５】
具体的な実施の形態の詳細な説明に入る前に、本発明の実施形態の概要について説明しておく。なお、概要の説明に付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１６】
本発明の発振器は、一例を図１に示すように、インダクタンス素子Ｌと、容量素子Ｃと、増幅器３０と、をそれぞれ第１の端子と第２の端子（ＯＵＴＴとＯＵＴＢ）との間に並列に接続する。インダクタンス素子Ｌと容量素子Ｃによって生じる共振を増幅器３０によって増幅し、第１の端子と第２の端子（ＯＵＴＴとＯＵＴＢ）から出力する発振器である。さらに、第１の端子と第２の端子との間に容量素子Ｃと直列に第１の抵抗Ｒｃを接続する。また、インダクタンス素子Ｌには、寄生抵抗ＲＬが付随するのでその寄生抵抗を考慮すると、等価回路としては、第１の端子と第２の端子の間には、インダクタンス素子Ｌと寄生抵抗ＲＬが直列に接続されることになる。
【００１７】
特許文献１によれば、この寄生抵抗ＲＬの温度特性によって生じる発振器の発振周波数の変動を抑制するには、容量素子Ｃと直列にこの寄生抵抗ＲＬの抵抗値に等しい抵抗を設ければよいことになる。
【００１８】
しかし、本発明の検討結果によれば、発振器の出力端子ＯＵＴＴ、ＯＵＴＢ間には、配線や増幅器３０内部の寄生容量等のように直列抵抗ＲＣを設けることができない寄生容量Ｃparaが直接寄生する。特に発振器を数ＧＨｚから１０ＧＨｚを上回るような高周波で発振させようとすると、インダクタンス素子Ｌ、容量素子Ｃの時定数も小さくなる。特にそのような場合、寄生容量Ｃparaが無視できなくなり、容量素子Ｃと直列に寄生抵抗ＲＬの抵抗値に等しい抵抗を設けても温度特性は補償できない。
【００１９】
本発明の検討結果によれば、寄生容量Ｃparaの存在が無視できない場合、容量素子Ｃと直列に接続する第１の抵抗Ｒｃの抵抗値を寄生抵抗ＲＬの抵抗値より大きくすればよいことがわかった。
【００２０】
本発明の検討結果によれば、第１の抵抗素子Ｒｃとインダクタンス素子Ｌは実質的に同一の温度係数を有する素子であることが好ましい。第１の抵抗素子Ｒｃとインダクタンス素子の寄生抵抗ＲＬの温度係数が同一であれば、たとえ、第１の端子と第２の端子（ＯＵＴＴとＯＵＴＢ）との間に第１の抵抗素子Ｒｃを介すことができない寄生容量Ｃparaがあったとしても、第１の抵抗素子Ｒｃの抵抗値をインダクタンス素子Ｌによる寄生抵抗ＲＬの抵抗値より大きくすることにより、インダクタンス素子Ｌによる寄生抵抗ＲＬの温度依存性による発振器の発振周波数の変動を第１の抵抗素子Ｒｃにより比較的容易に補償することができる。
【００２１】
また、第１の抵抗素子Ｒｃとインダクタンス素子Ｌは、実質的に同一の金属で形成することが好ましい。インダクタンス素子Ｌはできるだけ寄生抵抗を小さい値にするためには、半導体集積回路の配線に用いられる金属等電気抵抗率の低い金属を用いることが好ましい。第１の抵抗素子をこのインダクタンス素子と同一の金属を用いることにより、容易にインダクタンス素子と第１の抵抗素子との温度係数を同一にすることが可能となり、第１の抵抗によりインダクタンス素子の寄生抵抗による温度特性を補償することができる。
【００２２】
第１の抵抗素子Ｒｃの抵抗値は、寄生容量Ｃparaの存在を考慮に入れて、インダクタンス素子Ｌによる寄生抵抗ＲＬの温度特性に依存する発振器の温度特性を補償するような抵抗値に設定することが望ましい。具体的には、シミュレーションまたは、試作品の実測によって、第１の抵抗素子Ｒｃの抵抗値を、発振周波数の温度依存性ができるだけ少なくなるような抵抗値に設定することができる。
【００２３】
または、本発明の検討結果によれば、第１の抵抗素子の抵抗値Ｒｃは、下記式（１）を実質的に満たすような抵抗値にすることが好ましい。
【００２４】
ω４＊（Ｒｃ２＊Ｌ２＊Ｃ２＊Ｃpara）＋ω２＊（Ｌ２＊（Ｃ＋Ｃpara）＋Ｒｃ２＊Ｃ２＊（ＲＬ２＊Ｃpara−Ｌ））＋ＲＬ２＊（Ｃ＋Ｃpara）−Ｌ＝０      式（１）
【００２５】
但し、Ｌは前記インダクタンス素子のインダクタンス値、Ｃは容量素子の容量値、ＲＬは寄生抵抗の抵抗値、Ｃparaは寄生容量の容量値、ωは発振器の角振動数である。角振動数ωは、発振器の発振周波数をｆ０とすると、ω＝２π＊ｆ０で表される。
【００２６】
さらに、発振器の出力端子ＯＵＴＴ、ＯＵＴＢ間に寄生する寄生容量Cparaに対してさらに直列に寄生する第２の寄生抵抗Ｒcparaが無視できない場合は、容量素子の容量値Ｃ及び第１の抵抗素子の抵抗値Ｒｃを、下記式（２）及び式（３）を実質的に満たすように設定することが好ましい。
【００２７】
Ｃ＊Ｒｃ＝Ｃpara＊Ｒcpara                式（２）
Ｒｃ＊Ｒcpara＝ＲＬ＊（Ｒｃ＋Ｒcpara）   式（３）
【００２８】
但し、Ｃparaは寄生容量の容量値、Ｒcparaは第２の寄生抵抗の抵抗値、ＲＬはインダクタンス素子の寄生抵抗の抵抗値である。
【００２９】
以上で、概要の説明を終了し、以下に具体的な各実施の形態について、図面を参照してさらに詳しく説明する。
【００３０】
［第１の実施形態］
図１は、第１の実施形態による発振器１０の等価回路図である。図１の発振器１０は、半導体集積回路の半導体基板上にすべての素子を形成することができる。発振器１０の反転出力端子ＯＵＴＢと非反転出力端子ＯＵＴＴとの間に、インダクタンス素子Ｌと、容量素子Ｃと、増幅器３０と、が接続されている。さらに、インダクタンス素子Ｌは寄生抵抗を持っているのでその寄生抵抗ＲＬを等価回路として図１に示すと反転出力端子ＯＵＴＢと非反転出力端子ＯＵＴＴとの間にインダクタンス素子Ｌと直列に寄生抵抗ＲＬが接続されているとみなすことができる。
【００３１】
また、寄生容量Ｃparaは、発振器１０の反転出力端子ＯＵＴＢと非反転出力端子ＯＵＴＴとの間に直接寄生する寄生容量であり、配線間の寄生容量と、増幅器３０内部の寄生容量が含まれる。この寄生容量Ｃparaは、反転出力端子ＯＵＴＢと非反転出力端子ＯＵＴＴとの間に直接寄生する容量であるので、反転出力端子ＯＵＴＢと非反転出力端子ＯＵＴＴとの間に寄生容量Ｃparaと直列に抵抗を設けることはできない。
【００３２】
第１の抵抗素子Ｒｃの抵抗値は、寄生抵抗ＲＬの抵抗値より大きな抵抗値とする。第１の抵抗素子Ｒｃの抵抗値を寄生抵抗ＲＬの抵抗値より大きな抵抗値とする理由は、寄生容量Ｃparaの存在を考慮して、抵抗素子Ｒｃの抵抗値の温度依存性と寄生抵抗ＲＬの抵抗値の温度依存性を補償し、実使用上の範囲内でできるだけ温度依存性のない一定の発振周波数を得るためである。第１の抵抗素子Ｒｃとインダクタンス素子Ｌは、同一の金属配線層を用いて半導体基板に形成する。同一の金属配線層を用いれば、第１の抵抗素子Ｒｃと、インダクタンス素子による寄生抵抗ＲＬと、の抵抗温度係数は等しくなり、第１の抵抗素子Ｒｃとインダクタンス素子の寄生抵抗ＲＬとによる温度特性を比較的容易に補償することができる。
【００３３】
また、増幅器３０は、差動入力端子と差動出力端子とが、共に反転出力端子ＯＵＴＢと非反転出力端子ＯＵＴＴに接続されており、反転出力端子ＯＵＴＢと非反転出力端子ＯＵＴＴ間の電位差を反転させて反転出力端子ＯＵＴＢと非反転出力端子ＯＵＴＴに出力する反転増幅器である。なお、増幅器３０は、反転出力端子ＯＵＴＢと非反転出力端子ＯＵＴＴ間の電位差を反転させて反転出力端子ＯＵＴＢと非反転出力端子ＯＵＴＴに出力する反転増幅器として機能するものであれば、擬似的に差動増幅器として機能する増幅器であってもよい。
【００３４】
図２には、増幅器３０に用いることができる擬似差動器として、インバータタイプの増幅器を用いた発振器１０の回路ブロック図を示す。図２では、破線内に増幅器３０内部の回路構成を記載していることを除いて、図１の回路構成と同一である。従って、図２の回路構成のうち、増幅器３０の内部の構成以外の回路構成については、図１と重複する説明を避け、説明を省略する。
【００３５】
図２の発振器１０において、増幅器３０は、電流源となるＰＭＯＳトランジスタＰ３と、ＰＭＯＳトランジスタＰ３のゲートにバイアス電圧を与えるバイアス電圧発生部３１と、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とからなる第１のインバータと、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とからなる第２のインバータと、を含んでいる。
【００３６】
ＰＭＯＳトランジスタＰ３は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とからなる第１のインバータと、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とからなる第２のインバータと、に電源を供給する。ＰＭＯＳトランジスタＰ３に流す電流値は、バイアス電圧発生部３１が出力する電圧により制御される。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とからなる第１のインバータの入力端子は、反転出力端子ＯＵＴＢに接続され、出力端子は、非反転出力端子ＯＵＴＴに接続されている。また、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とからなる第２のインバータの入力端子は、非反転出力端子ＯＵＴＴに接続され、出力端子は、反転出力端子ＯＵＴＢに接続されている。
【００３７】
また、上記第１のインバータと第２のインバータのＰＭＯＳトランジスタＰ１、Ｐ２の電源は、電流源となるＰＭＯＳトランジスタＰ３を介して電源ＶＤＤから供給され、ＮＭＯＳトランジスタＮ１、Ｎ２の電源は、グランドＧＮＤに直接接続されている。
【００３８】
第１の形態において、第１の抵抗Ｒｃの最適値は、シミュレーションによって求めることができる。又は、発振器１０が形成された半導体集積回路を試作して、その試作品の発振器を評価し、その評価結果に基づいて、第１の抵抗Ｒｃの最適値を設定してもよい。
【００３９】
なお、本発明者による検討結果によれば、最適な第１の抵抗Ｒｃの抵抗値を、計算式で表すと、以下に示す式（１）により表される。
【００４０】
ω４＊（Ｒｃ２＊Ｌ２＊Ｃ２＊Ｃpara）＋ω２＊（Ｌ２＊（Ｃ＋Ｃpara）＋Ｒｃ２＊Ｃ２＊（ＲＬ２＊Ｃpara−Ｌ））＋ＲＬ２＊（Ｃ＋Ｃpara）−Ｌ＝０      式（１）
【００４１】
式（１）において、Ｌはインダクタンス素子のインダクタンス、Ｃは容量素子の容量、ＲＬはインダクタンス素子の寄生抵抗の抵抗値、Ｃparaは寄生容量の容量値、ωは発振器の角振動数である。角振動数ωは、発振器の発振周波数をｆ０とすると、ω＝２π＊ｆ０で表される。
【００４２】
また、式（１）を書き直すと式（４）が得られる。
【００４３】
ω２＝（−Ｂ±√（Ｂ２−４ＡＣ））／２Ａ      式（４）
【００４４】
なお、式（４）において、
Ａ＝Ｒｃ２Ｌ２Ｃ２Ｃpara
Ｂ＝Ｌ２（Ｃ＋Ｃpara）＋Ｒｃ２Ｃ２（ＲＬ２Ｃpara−Ｌ）
Ｃ＝ＲＬ２（Ｃ＋Ｃpara）−Ｌ
である。
【００４５】
［第１の実施形態の変形例］
図３は、第１の実施形態の変形例の発振器の等価回路図である。図３の発振器１０ａでは、図１の発振器１０に対して容量素子Ｃを可変容量素子Ｃ１に変更している点が異なる。容量素子Ｃを可変容量素子Ｃ１に変更している以外は、図３の発振器１０ａの回路構成は、図１の発振器１０の回路構成と同一である。容量素子Ｃ１を可変容量素子Ｃ１とすることにより、発振器１０ａの発振周波数を調整することができる。可変容量素子Ｃ１の容量値は、可変容量制御電圧Ｖｃｎｔ１の電圧値により制御する。
【００４６】
図３に示す第１の実施形態の変形例の発振器１０ａは、容量素子Ｃに可変容量素子Ｃ１を用いることにより、容量値を可変容量制御電圧Ｖｃｎｔ１の電圧値により制御することにより、発振周波数を調整することが可能である。
【００４７】
図４は、図３の発振器１０ａにおける可変容量素子Ｃ１の具体的な回路構成を示した回路ブロック図である。可変容量素子Ｃ１は、ゲートが抵抗Ｒｃａを介して反転出力端子ＯＵＴＢに接続され、ソースドレインが可変容量制御電圧Ｖｃｎｔ１に接続されたＭＯＳバラクタＣ１ａと、ゲートが抵抗Ｒｃｂを介して非反転出力端子ＯＵＴＴに接続され、ソースドレインが可変容量制御電圧Ｖｃｎｔ１に接続されたＭＯＳバラクタＣ１ｂを備えている。また、第１の抵抗Ｒｃは、抵抗Ｒｃａと抵抗Ｒｃｂとに別れて配置されており、ＡＣ的な等価回路としては、図３の回路に等しい。ＭＯＳバラクタのソースドレインとゲート間の容量値は、ソースドレインとゲートとの間のＤＣ的な電圧により変化するので、可変容量制御電圧Ｖｃｎｔ１の電圧値を変えることにより、ＭＯＳバラクタＣ１ａ、Ｃ１ｂの容量値を変えることができる。すなわち、ＭＯＳバラクタＣ１ａ、Ｃ１ｂは、可変容量制御電圧Ｖｃｎｔ１の電圧値により容量が可変である可変容量素子として機能する。
【００４８】
なお、図４の回路は、図３の等価回路を実現するための一例であり、様々に変形することができる。例えば、図４では、ＭＯＳバラクタＣ１ａ、Ｃ１ｂのソースドレインに可変容量制御電圧Ｖｃｎｔ１を与え、ゲートを抵抗Ｒｃａ、Ｒｃｂを介して出力端子ＯＵＴＢ、ＯＵＴＴに接続しているが、ＭＯＳバラクタのソースドレインとゲートとの接続を逆にして、ソースドレインを抵抗Ｒｃａ、Ｒｃｂに接続し、ゲートに可変容量制御電圧Ｖｃｎｔ１を与えてもよい。また、第１の抵抗Ｒｃと可変容量素子Ｃ１は、図４の回路のように、反転出力端子ＯＵＴＢと非反転出力端子ＯＵＴＴから見て対称な回路配置となることが好ましい。
【００４９】
［第２の実施形態］
図５は、第２の実施形態による発振器の等価回路図である。図３に示した第１の実施形態の変形例の発振器１０ａに対して、図５に示す第２の実施形態による発振器１０ｂは、非反転出力端子ＯＵＴＴと反転出力端子ＯＵＴＢとの間に第２の可変容量素子Ｃ２がさらに設けられている点が異なっている。図３の発振器１０ａに対して第２の可変容量素子Ｃ２が付加されている点を除けば、図５の発振器１０ｂは、図３の発振器１０ａと同一である。
【００５０】
図５において、第１の可変容量素子Ｃ１が第１の抵抗Ｒｃを介して非反転出力端子ＯＵＴＴと反転出力端子ＯＵＴＢ間に接続されているのに対して、第２の可変容量素子Ｃ２は、第１の抵抗Ｒｃを介さずに、直接非反転出力端子ＯＵＴＴと反転出力端子ＯＵＴＢとに接続されている。また、第２の可変容量素子Ｃ２は、第１の可変容量素子Ｃ１と同様に、
可変容量制御電圧Ｖｃｎｔ１によって容量値が制御されている。
【００５１】
図５に示す第２の実施形態による発振器１０ｂは、図３に示す第１の実施形態の変形例と同様に、容量Ｃを可変容量Ｃ１としているので、発振周波数の調整が可能である。さらに、第２の実施形態では、第２の可変容量素子Ｃ２を設けることにより、第１の実施形態の変形例よりも、容量値を変えて発振周波数の調整を行った場合にも、周波数への温度特性への影響をより少なくすることができる。
【００５２】
図６は、図５の発振器１０ｂにおける第１、第２の可変容量素子Ｃ１、Ｃ２、及び第１の抵抗素子Ｒｃの具体的な回路構成を示した回路ブロック図である。第１の可変容量素子Ｃ１と第１の抵抗素子Ｒｃの回路構成は、すでに説明した図４の回路構成と同一であるので重複する説明は省略する。
【００５３】
図６において、第２の可変容量素子Ｃ２は、ゲートが反転出力端子ＯＵＴＢに接続され、ソースドレインが可変容量制御電圧Ｖｃｎｔ１に接続されたＭＯＳバラクタＣ２ａと、ゲートが非反転出力端子ＯＵＴＴに接続され、ソースドレインが可変容量制御電圧Ｖｃｎｔ１に接続されたＭＯＳバラクタＣ２ｂを備えている。ＭＯＳバラクタＣ２ａ、Ｃ２ｂのソースドレインとゲート間の容量値は、ソースドレインとゲートとの間のＤＣ的な電圧により調整可能であるので、可変容量制御電圧Ｖｃｎｔ１の電圧値を変えることにより、ＭＯＳバラクタＣ２ａ、Ｃ２ｂの容量値を調整することができる。すなわち、ＭＯＳバラクタＣ２ａ、Ｃ２ｂは、可変容量制御電圧Ｖｃｎｔ１の電圧値により容量が可変である可変容量素子として機能する。ＭＯＳバラクタＣ２ａ、Ｃ２ｂは、反転出力端子ＯＵＴＢと非反転出力端子ＯＵＴＴとの間に直列に接続されているので、ＡＣ的な等価回路としては、図５に示すように、反転出力端子ＯＵＴＢと非反転出力端子ＯＵＴＴとの間に接続され、可変容量制御電圧Ｖｃｎｔ１によって容量値が制御される可変容量素子として機能する。
【００５４】
また、可変容量Ｃ１が抵抗Ｒｃａ、Ｒｃｂを介して出力端子（ＯＵＴＢ、ＯＵＴＴ）に接続されているのに対して、可変容量Ｃ２は、抵抗を介さずに出力端子（ＯＵＴＢ、ＯＵＴＴ）に接続されているので、可変容量Ｃ１とＣ２を同一の可変容量制御電圧Ｖｃｎｔ１で制御する場合であっても、可変容量制御電圧Ｖｃｎｔ１の電圧値に対する可変容量Ｃ１とＣ２の容量特性は互いに異なる特性を示す。この制御電圧に対する容量特性の違いにより、容量値を変えて発振周波数を調整した場合においても、温度変化に対する発振周波数の変動をより少なくすることができる。
【００５５】
なお、図６の回路は、図５の等価回路を実現するための一例であり、様々に変形することができる。例えば、ＭＯＳバラクタＣ１ａ、Ｃ１ｂと同様に、ＭＯＳバラクタＣ２ａ、Ｃ２ｂもソースドレインとゲートとの接続を逆にすることができる。すなわち、ソースドレインを出力端子ＯＵＴＢ、ＯＵＴＴに接続し、ゲートに可変容量制御電圧Ｖｃｎｔ１を印加して容量値を制御することも可能である。ただし、ジッタ等の少ない安定した発振器を得るためには、出力端子（ＯＵＴＢ、ＯＵＴＴ）から見たときの第１、第２の可変容量Ｃ１、Ｃ２、第１の抵抗Ｒｃ等の発振器の回路構成を対称にすることが望ましい。
【００５６】
［第３の実施形態］
図７は、第３の実施形態による発振器の等価回路図である。図５に示した第２の実施形態の発振器１０ｂに対して、図７に示す第３の実施形態による発振器１０ｃは、第１の可変容量素子Ｃ１の容量値を第１の可変容量制御電圧Ｖｃｎｔ１により制御し、第２の可変容量素子Ｃ２の容量値を第２の可変容量制御電圧Ｖｃｎｔ２により制御している点が異なっている。すなわち、第２の実施形態の発振器１０ｂでは、第１の可変容量素子Ｃ１と第２の可変容量素子Ｃ２を共通の制御電圧Ｖｃｎｔ１により制御していたのに対して、第３の実施形態の発振器１０ｃでは、第１の可変容量素子Ｃ１の容量値と第２の可変容量素子Ｃ２の容量値とをそれぞれ別な制御電圧を与えて制御可能な構成としている。なお、第１の可変容量制御電圧Ｖｃｎｔ１と第２の可変容量制御電圧Ｖｃｎｔ２は、第１の可変容量制御電圧Ｖｃｎｔ１の電圧変化に対して、第２の可変容量制御電圧Ｖｃｎｔ２が一定の比率で電圧変化するように制御電圧を与えてもよいし、第１の可変容量制御電圧Ｖｃｎｔ１と第２の可変容量制御電圧Ｖｃｎｔ２とを独立して制御するようにしてもよい。
【００５７】
上記構成によれば、発振器１０ｃの発振周波数を調整する際に、第１の抵抗Ｒｃを介して反転出力端子ＯＵＴＢと非反転出力端子ＯＵＴＴとの間に設けられる容量値Ｃ１と、第１の抵抗Ｒｃを介さずに反転出力端子ＯＵＴＢと非反転出力端子ＯＵＴＴとの間に設けられる容量値Ｃpara＋Ｃ２との比率を最適に保つことができる。従って、発振器１０ｃの発振周波数を変える場合においても、より高精度に温度特性を補償することができる。
【００５８】
図８は、図７の発振器１０ｃにおける第１、第２の可変容量素子Ｃ１、Ｃ２、及び第１の抵抗素子Ｒｃの具体的な回路構成を示した回路ブロック図である。図７に示す第３の実施形態の回路ブロック図は、図６に示す第２の実施形態の回路ブロック図と、ＭＯＳバラクタＣ１ａとＣ１ｂのソースドレインに第１の可変容量制御電圧Ｖｃｎｔ１が印加され、ＭＯＳバラクタＣ２ａとＣ２ｂのソースドレインに第２の可変容量制御電圧Ｖｃｎｔ２が印加されていることを除いて同一である。図８では、ＭＯＳバラクタＣ１ａ及びＣ１ｂと、ＭＯＳバラクタＣ２ａ及びＣ２ｂと、に異なる制御電圧を印加することにより、可変容量素子Ｃ１の容量値と可変容量素子Ｃ２の容量値とをより自由に変えられるようにしている。これにより、発振器１０ｃの発振周波数を変えて調整する場合において、より高精度に温度特性を補償することができる。
【００５９】
たとえば、プロセスばらつきを補償して一定の発振周波数で発振させるため、発振周波数のばらつきの調整が必要な場合があるが、そのような調整を行った場合においても、温度特性を補償して温度が変化しても一定の周波数で発振する発振器を提供することができる。
【００６０】
［第４の実施形態］
第１乃至第３の実施形態の説明では、寄生容量Ｃparaは、発振器の反転出力端子ＯＵＴＢと非反転出力端子ＯＵＴＴとの間に直接寄生する寄生容量であるとして説明した。しかし、さらに発振器の精度が要求される場合には、反転出力端子ＯＵＴＢと非反転出力端子ＯＵＴＴとの間に寄生容量Ｃparaに直列に接続される第２の寄生抵抗の抵抗値が無視できない場合がある。この第２の寄生抵抗を考慮に入れて第１の実施形態の等価回路を書き直すと、図１７のようになる。図１７の発振器１０ｄでは、反転出力端子ＯＵＴＢと非反転出力端子ＯＵＴＴとの間に寄生容量Ｃparaと直列に接続される第２の寄生抵抗をＲcparaとして表している。この第２の寄生抵抗Ｒcparaを考慮した場合、容量素子の容量値Ｃ及び第１の抵抗素子の抵抗値Ｒｃは、下記式（２）及び式（３）を満たすように設定すれば、第２の寄生抵抗Ｒcparaの温度特性への影響を補償することができる。
【００６１】
Ｃ＊Ｒｃ＝Ｃpara＊Ｒcpara                式（２）
Ｒｃ＊Ｒcpara＝ＲＬ＊（Ｒｃ＋Ｒcpara）   式（３）
【００６２】
なお、上記式（２）、式（３）において、Ｃparaは寄生容量の容量値、Ｒcparaは第２の寄生抵抗の抵抗値、ＲＬはインダクタンス素子の寄生抵抗の抵抗値である。また、第２の寄生抵抗Ｒcparaは金属配線の寄生抵抗であり、インダクタンス素子Ｌ、第１の抵抗Ｒｃと同一の材質（金属配線）である。従って、第２の寄生抵抗Ｒcparaの抵抗温度係数は、インダクタンス素子Ｌ及び第１の抵抗Ｒｃの抵抗温度係数と等しくなる。
【００６３】
また、半導体集積回路上における発振器のレイアウトに依存するが、寄生抵抗が大きな値とならざるを得ないインダクタンス素子Ｌ及びそれよりさらに抵抗値を大きくする必要がある第１の抵抗Ｒｃと比較すると第２の寄生抵抗Ｒcparaの抵抗値は小さくできる。従って、第２の寄生抵抗Ｒcparaの抵抗値が十分小さく無視できる場合は、第１乃至第３の実施形態で説明したとおりである。
【００６４】
［第５の実施形態］
図９は、第５の実施形態による半導体集積回路装置の回路ブロック図である。半導体集積回路装置１００は、図示しない半導体基板の上に回路が形成されている。発振器１０は、第１乃至第３のいずれかの実施形態に記載の発振器である。発振器の出力端子ＯＵＴＴ、ＯＵＴＢから出力される信号は、クロックドライバ１１によりさらに増幅され、外部の回路ブロックに接続される。Ｓｅｒｄｅｓ回路１０１は、高速なクロックが必要な回路ブロックの一例であり、クロックドライバ１１から出力されるクロックが分周をせずにそのまま供給される。Ｓｅｒｄｅｓ回路１０１は、半導体集積回路装置１００内部の図示しない回路ブロックから並列に出力される信号をクロックドライバ１１が出力するクロックに同期してシリアル信号に変換し、半導体集積回路装置１００の外部に出力する。また、半導体集積回路装置１００の外部からシリアル信号として送られてきたデータをクロックドライバ１１が出力するクロック信号を用いて並列信号に変換し、図示しない内部の回路ブロックへと出力する。
【００６５】
分周回路１０２は、クロックドライバ１１が出力するクロック信号を分周し、ジッタの少ないより周波数の低いクロック信号を生成する。発振器１０が出力する高周波の信号を分周回路１０２により分周して周波数の低い信号を得ることにより、発振器１０自体から出力するクロック信号よりジッタの少ない安定したクロック信号が得られる。発振器１０自体が出力するクロック信号がある程度のジッタを持つことはどのような発振器を用いる場合にも避けられないが、より低周波の信号に分周することにより、ジッタを減らすことができる。この観点からも発振器１０が発振するクロックの周波数は、ジッタが少ないクロック信号を生成する観点からは、実際に必要とするクロック信号の周波数より高い周波数で発振する発振器１０であることが望ましい。その発振器１０が出力する高周波信号から分周回路１０２を用いてより低周波のジッタが少ないクロック信号を生成することができる。
【００６６】
分周回路１０２が分周したクロック信号は、ＰＬＬ回路１０３にリファレンスクロック信号として供給され、ＰＬＬ回路１０３は、半導体集積回路装置１００の外部とのデータの送受信に必要な同期信号等を生成する。また、分周回路１０２が分周したクロック信号は、半導体集積回路装置１００全体のシステムクロック信号としてＣＴＳ回路を介して半導体集積回路装置１００内部の各部へと供給される。
【００６７】
なお、発振器１０、クロックドライバ１１、Ｓｅｒｄｅｓ回路１０１、分周回路１０２、ＰＬＬ回路１０３、ＣＴＳ回路１０４は、半導体集積回路装置１００内部の単一の半導体基板の上に形成することができる。
【００６８】
上述したように、発振器１０が出力するクロック信号は、クロック信号に同期して動作する内部回路（Ｓｅｒｄｅｓ１０１、分周回路１０２、ＰＬＬ回路１０３、ＣＴＳ回路１０４等）に動作クロックとして供給することができる。上記発振器１０に第１の実施形態乃至第３の実施形態のいずれかで説明した発振器を用いることにより、温度特性を補償するクロック信号を供給することができる。
【００６９】
［第６の実施形態］
図１０は、半導体集積回路装置１００の半導体基板上に発振器１０ａの各回路素子を配置する場合の好ましいレイアウトを示すレイアウト平面図である。なお、図１０は、図４に示す第１の実施形態の変形例による発振器１０ａを配置しているので、第１の抵抗Ｒｃは、２箇所に別れて配置されており、第２の可変容量Ｃ２は、図１０のレイアウト平面図には、含まれていない。
【００７０】
図１０において、インダクタンス素子Ｌは、半導体基板の表面のインダクタンス素子配置領域１１０内に螺旋状に配置されている。インダクタンス素子Ｌは、できるだけ寄生抵抗を少なくするために金属配線で螺旋状（うずまき状、スパイラル状）に配線されている。また、所望のインダクタンスを得るため、多層の金属配線層を用い、多層の金属配線層に渡って螺旋状に配線パターンを設けてもよい。多層の金属配線層間は、金属配線で形成されたスルーホールにより接続される。また、できるだけ寄生抵抗を少なくするため、各金属配線層に設けられた螺旋状の配線パターンは並列に接続することにより、寄生抵抗ができるだけ小さくなるようにレイアウトしてもよい。金属配線は、銅やアルミなどの一般的な半導体集積回路装置で用いる金属配線層を用いることができる。
【００７１】
第１の抵抗Ｒｃは、第１の抵抗配置領域１５０に配置された第１の抵抗Ｒｃａと、第２の抵抗配置領域１６０に配置された第２の抵抗Ｒｃｂとに別れて配置されている。第１の抵抗Ｒｃａと第２の抵抗Ｒｃｂは共に、インダクタンス素子Ｌと同一の金属配線で配線されている。従って、インダクタンス素子Ｌと第１の抵抗Ｒｃａと第２の抵抗Ｒｃｂの抵抗温度係数は互いに等しくなる。また、製造プロセスのばらつきにより、インダクタンス素子Ｌの寄生抵抗の抵抗値がばらついた場合には、第１の抵抗Ｒｃａ、第２の抵抗Ｒｃｂの抵抗値も同じようにばらつくことになる。
【００７２】
第１の抵抗Ｒｃａは、所定の抵抗値を得るため、第１の抵抗配置領域１５０に折り返して配置されており、第１の抵抗Ｒｃａの一端から他端までの長さは、螺旋状に配置されたインダクタンス素子の最大径の大きさ（長さ）より長く配置されている。なお、第１の抵抗配置領域１５０からドライバ配置領域１３０への配線も第１の抵抗Ｒｃａの一部に含まれる。
【００７３】
第２の抵抗Ｒｃｂは、第２の抵抗値配置領域１６０に、インダクタンス素子配置領域１１０を間に挟んで、第１の抵抗Ｒｃａと対称な位置の第２の抵抗値配置領域１６０に配置されている。第２の抵抗Ｒｃｂの抵抗値は、第１の抵抗Ｒｃａの抵抗値に等しくなるように対称な形状に配置されている。
【００７４】
増幅器３０のバイアス電圧発生部３１（図２参照）以外の回路は、ドライバ配置領域１３０に配置され、バイアス電圧発生部３１は、バイアス電圧発生部配置領域１２０に配置されている。可変容量素子Ｃ１は、可変容量配置領域１４０に配置される。ドライバ配置領域１３０の非反転出力端子ＯＵＴＴ、反転出力端子ＯＵＴＢからは、発振器１０ａ外部の回路である２次増幅回路１７０に配線が接続されている。可変容量配置領域１４０の可変容量制御電圧入力端子１４１には、外部から配線が接続される。
【００７５】
上記レイアウトにおいて、インダクタンス素子Ｌが、インダクタンス素子配置領域１１０に配置され、ドライバ配置領域１３０及び可変容量配置領域１４０がインダクタンス素子配置領域１１０に隣接して設けられ、第１の抵抗配置領域１５０と第２の抵抗配置領域１６０は、インダクタンス素子配置領域１１０とドライバ配置領域１３０と可変容量配置領域１４０とを間に挟んでインダクタンス素子配置領域１１０に隣接する領域に対称に配置されている。図１０の配置によれば、インダクタンス素子Ｌとドライバ配置領域１３０と可変容量配置領域１４０に対して、第１の抵抗配置領域１５０と第２の抵抗配置領域１６０が対称に対置されているので、発振器１０の回路特性も出力端子ＯＵＴＴ、ＯＵＴＢから見て対称な特性を有する発振器が容易に得られる。
【実施例】
【００７６】
次に、第１の実施形態乃至第３の実施形態の発振器の温度特性について、シミュレーシンを行って確認した結果を実施例１〜実施例５として説明する。
【００７７】
［実施例１］
図１１は、実施例１による発振器の温度依存性を示すグラフである。実施例１は、図１、図２に示す第１の実施形態に基づく実施例であり、第１の実施形態による発振器１０の具体的な温度特性をシミュレーションにより求めた。図１１に示す実施例１では、図１の発振器１０において、Ｌ＝１０ｎＨ、ＲＬ＝１００Ω、Ｃ＝Ｃpara＝２０ｆＦ（＝０．０２ｐＦ）として第１の抵抗Ｒｃの抵抗値の最適値をシミュレーションにより求めた。なお、ＲＬ＝１００Ωの値は温度３０℃のときの値であり、ＲＬとＲｃの抵抗温度係数αは、α＝３×１０−３とした。また、このシミュレーションで求めたＲｃの最適値は、２９７Ωであり、寄生抵抗ＲＬの約３倍の値となった。
【００７８】
図１１における横軸は、周囲温度Ｔａ［℃］であり、縦軸は、周囲温度３０℃のときの発振周波数に対する発振周波数の誤差である。図１１に示すとおり、第１の抵抗Ｒｃを最適な抵抗値（２９７Ω）に設定すると、−４０℃〜１２０℃の範囲内で発振周波数幅は２５０ｐｐｍ程度であるが、第１の抵抗Ｒｃの抵抗値が最適値（２９７Ω）の０．９倍、又は１．１倍であるときは、発振周波数幅は４０００ｐｐｍ程度まで拡大（悪化）することがわかる。
【００７９】
［実施例２］
図１２は、実施例２による発振器の温度依存性を示すグラフである。実施例２は、図３、図４に示す第１の実施形態の変形例に基づく実施例であり、第１の実施形態の変形例による発振器１０ａの具体的な温度特性をシミュレーションにより求めた。図１２に示す実施例２では、図３に示す第１の実施形態の変形例による発振器１０ａにおいて、Ｌ＝１０ｎＨ、ＲＬ＝１００Ω、Ｃpara＝２０ｆＦ（＝０．０２ｐＦ）、Ｒｃ＝２９７Ωに設定した。なお、上記ＲＬ、Ｒｃ値は温度３０℃のときの値であり、ＲＬとＲｃの抵抗温度係数αは、α＝３×１０−３とした。また、可変容量素子Ｃ１の容量値Ｃの値は、Ｃ＝２０ｆＦ、Ｃ＝１８ｆＦ、Ｃ＝２２ｆＦについて、それぞれシミュレーションを行った。なお、すでに述べたように、ＬＣ発振器の発振周波数はおおよそ１／（２π√（ＬＣ））で表されるので、可変容量素子Ｃ１の容量値Ｃを変更した場合には、発振周波数そのものは、Ｃ＝２０ｆＦ、Ｃ＝１８ｆＦ、Ｃ＝２２ｆＦでそれぞれ異なるが、図１２では、それぞれ３０℃のときの発振周波数を基準として３０℃のときの発振周波数に対して温度を変えたときの発振周波数の違いを周波数誤差として示している。
【００８０】
図１２の横軸は、周囲温度Ｔａ［℃］であり、縦軸は、周囲温度３０℃のときの発振周波数に対する発振周波数の誤差である。図１２に示すとおり、可変容量Ｃ１の容量値がＣ＝２０ｆＦのときに、温度特性を補償するように、第１の抵抗Ｒｃの抵抗値を決めているので、−４０℃〜１２０℃の範囲内で、Ｃ＝２０ｆＦのときの発振周波数幅は、約２５０ｐｐｍであるが、可変容量Ｃ１の容量値を１８ｆＦ、２２ｆＦと１０％変動させたときには、発振周波数幅が、３５００ｐｐｍ程度まで拡大（悪化）する。
【００８１】
［実施例３］
図１３は、実施例３による発振器の温度依存性を示すグラフである。実施例３は、図５、図６に示す第２の実施形態に基づく実施例であり、第２の実施形態による発振器１０ｂの具体的な温度特性をシミュレーションにより求めた。図１３に示す実施例３では、図５の発振器１０ｂにおいて、Ｌ＝１０ｎＨ、ＲＬ＝１００Ω、Ｃpara＝１０ｆＦ（＝０．０２ｐＦ）、Ｒｃ＝２９７Ωに設定した。なお、Ｃ１とＣ２の容量値は、標準的なバイアス電圧（可変容量制御電圧）Ｖｃｎｔ１を与えたときに、Ｃ１＝２０ｆＦ、Ｃ２＝１０ｆＦとなるように定めた。
【００８２】
また、上記ＲＬ、Ｒｃ値は温度３０℃のときの値であり、ＲＬとＲｃの抵抗温度係数αは、α＝３×１０−３とした。さらに、可変容量素子Ｃ１の容量値Ｃの値は、Ｃ＝２０ｆＦ、Ｃ＝１８ｆＦ、Ｃ＝２２ｆＦについて、それぞれシミュレーションを行った。
【００８３】
図１３における横軸は、周囲温度Ｔａ［℃］であり、縦軸は、周囲温度３０℃のときの発振周波数に対する発振周波数の誤差である。図１３に示すとおり、可変容量Ｃ１の容量値Ｃの変動に伴って、第１の抵抗素子Ｒｃを介さないで反転出力端子ＯＵＴＢと非反転出力端子ＯＵＴＴとの間に直接接続される容量Ｃpara＋Ｃ２の容量値も変動するので、可変容量Ｃ１の容量値Ｃをセンター値の２０ｆＦから１８ｆＦと２２ｆＦに変動させた場合の周波数誤差は、図１２に示す実施例２と比較すると抑制されている。図１２に示す実施例２では、可変容量Ｃ１の容量値を１８ｆＦ、２２ｆＦと１０％変動させたときには、発振周波数幅が、３５００ｐｐｍ程度であったのが、図１３に示す実施例３では、２０００ｐｐｍ以下に収まっている（改良されている）。
【００８４】
［実施例４］
図１４は、実施例４による発振器の温度依存性を示すグラフである。実施例４は、図７、図８に示す第３の実施形態に基づく実施例であり、第３の実施形態による発振器１０ｃの具体的な温度特性をシミュレーションにより求めた。図１４に示す実施例４では、ΔＶｃｎｔ２／ΔＶｃｎｔ１＝２とした。すなわち、第１の可変容量制御電圧Ｖｃｎｔ１の変化に対して第２の可変容量制御電圧Ｖｃｎｔ２が２倍変化するように制御した。それ以外のシミュレーションの条件は、図１３に示す実施例３と同一の条件である。その結果、図１４に示す通り、可変容量Ｃ１の容量値を１８ｆＦ、２２ｆＦと１０％変動させ、温度を−４０℃から１２０℃まで変化させたときの発振周波数幅が、図１３に示す実施例３よりさらに大幅に低下した（改良された）。
【００８５】
［実施例５］
図１５は、実施例５による発振器の温度依存性を示すグラフである。実施例５も実施例４と同様に、第３の実施形態に基づくシミュレーションによる実施例である。実施例５では、制御電圧ΔＶｃｎｔ２／ΔＶｃｎｔ１の比率を実施例４からさらに微調整した。実施例５では、ΔＶｃｎｔ２／ΔＶｃｎｔ１＝１．８７である。すなわち、第１の可変容量制御電圧Ｖｃｎｔ１の変化に対して第２の可変容量制御電圧Ｖｃｎｔ２が１．８７倍変化するように制御した。その他のシミュレーションの条件は、実施例４と同一である。その結果、図１５に示すように、発振周波数幅は、図１４に示す実施例４よりさらに安定化した（変動の幅が小さくなった）。
【００８６】
なお、上記第１乃至第４の実施形態の説明において、発振器の最適な温度特性を得るための設計時の調整手段として、寄生容量Ｃparaと並列に調整固定容量を付加することも可能である。また、同様に第１の抵抗Ｒｃの値を先に決めておいて、その後でインダクタンス素子のレイアウトを微調整することにより、設計時における発振器の特性を最適に調整することも可能である。このような場合には、先に第１の抵抗Ｒｃの抵抗値を固定し、寄生容量Ｃparaと並列に設ける固定容量の容量値や寄生抵抗ＲＬ（もしくは、インダクタンス素子Ｌに直列に付加される抵抗パターン）の抵抗値等によって、設計時における発振器の温度特性を最適化することもできる。
【００８７】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８８】
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ：発振器
１１：クロックドライバ
３０：増幅器
３１：バイアス電圧発生部
１００：半導体集積回路装置
１０１：Ｓｅｒｄｅｓ回路
１０２：分周回路
１０３：ＰＬＬ回路
１０４：ＣＴＳ回路
１１０：インタダンス素子配置領域
１２０：バイアス電圧発生部配置領域
１３０：ドライバ配置領域
１４０：可変容量配置領域
１４１：可変容量制御電圧入力端子
１５０、１６０：抵抗配置領域
１７０：２次増幅回路
Ｃ：容量素子
Ｃ１、Ｃ２：可変容量素子
Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂ：ＭＯＳバラクタ（可変容量素子）
Ｃpara：寄生容量
Ｌ：インダクタンス素子
ＯＵＴＴ、ＯＵＴＢ：出力端子
Ｐ１〜Ｐ３：ＰＭＯＳトランジスタ
Ｎ１、Ｎ２：ＮＭＯＳトランジスタ
Ｒｃ、Ｒｃａ、Ｒｃｂ：抵抗
ＲＬ：（インダクタンス素子の）寄生抵抗
Ｒcpara：第２の寄生抵抗
Ｖｃｎｔ１、Ｖｃｎｔ２：可変容量制御電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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