(57)【特許請求の範囲】
【請求項１】
基板上に設けられたゲート電極と、
前記ゲート電極の上方に設けられ、ソース領域、ドレイン領域およびチャネル領域を含む半導体層と、
前記半導体層の上方で前記ソース領域に接続されるソース電極と、
前記半導体層の上方で前記ドレイン領域に接続されるドレイン電極とを備え、
前記半導体層は、前記ドレイン電極と重なる部分において、前記ドレイン電極から引き出されたドレイン配線の延びる方向に沿って外側へ突出した第１の凸部を有し、
前記第１の凸部は、前記ドレイン電極と重なる部分において少なくとも一つの変曲点を有し、
前記半導体層は、前記ドレイン電極と前記ソース電極とに挟まれた前記チャネル領域の外側において、前記半導体層の周縁が前記ゲート電極の周縁より内側へ位置する調整部を有し、
前記ドレイン電極は、前記半導体層の前記第１の凸部と重なる部分において、前記ドレイン配線よりも幅広くなっている、半導体装置。
【請求項２】
前記半導体層において、前記第１の凸部と前記調整部は連続している、請求項１に記載の半導体装置。
【請求項３】
基板上に設けられたゲート電極と、
前記ゲート電極の上方に設けられ、ソース領域、ドレイン領域およびチャネル領域を含む半導体層と、
前記半導体層の上方で前記ソース領域に接続されるソース電極と、
前記半導体層の上方で前記ドレイン領域に接続されるドレイン電極とを備え、
前記半導体層は、前記ソース電極と重なる部分において、前記ソース電極から引き出されたソース配線の延びる方向に沿って外側へ突出した第２の凸部を有し、
前記第２の凸部は、前記ソース電極と重なる部分において少なくとも一つの変曲点を有し、
前記半導体層は、前記ドレイン電極と前記ソース電極とに挟まれた前記チャネル領域の外側において、前記半導体層の周縁が前記ゲート電極の周縁より内側へ位置する調整部を有し、
前記ソース電極は、前記半導体層の前記第２の凸部と重なる部分において、前記ソース配線よりも幅広くなっている、半導体装置。
【請求項４】
前記半導体層において、前記第２の凸部と前記調整部は連続している、請求項３に記載の半導体装置。
【請求項５】
前記半導体層は、前記ソース電極と重なる部分において、前記ソース電極から引き出されたソース配線の延びる方向に沿って外側に突出した第２の凸部をさらに有する、請求項１に記載の半導体装置。
【請求項６】
前記半導体層において、前記第１及び第２の凸部と前記調整部は連続している、請求項５に記載の半導体装置。
【請求項７】
前記ソース電極から引き出されたソース配線または前記ドレイン電極から引き出されたドレイン配線が他の配線と交差する部分において、前記他の配線と前記ソース配線または前記ドレイン配線との間に別の半導体層がさらに設けられ、
当該半導体層は、前記ソース配線または前記ドレイン配線の延びる方向に沿って突出した別の凸部を有する、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記ゲート電極は、前記ソース電極および前記ドレイン電極に挟まれる領域の外側に延びて、かつ、前記半導体層よりも外側に突出する部分を有する、請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記ソース電極および前記ドレイン電極のいずれか一方が線状部分を有し、他方が前記線状部分を線の両側から囲むように対向して配置される、請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ゲート電極の上方に、前記半導体層を介して前記ドレイン電極またはソース電極のいずれか一方が複数設けられ、複数の前記ドレイン電極またはソース電極からそれぞれドレイン配線またはソース配線が引き出される、請求項１〜９に記載の半導体装置。
【請求項１１】
請求項１〜１０のいずれか1項に記載の半導体装置を備えたアクティブマトリクス基板。
【請求項１２】
請求項１〜１０のいずれか1項に記載の半導体装置を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを備えた半導体装置、及びこれを用いたアクティブマトリクス基板、並びに表示装置に関する。
【背景技術】
【０００２】
液晶表示装置のアクティブマトリクス基板上にはＴＦＴが形成される。このＴＦＴを一例とする半導体装置においては、ウェットエッチングにより配線を形成する工程において、配線の下層にある段差部近傍にてエッチング不良がおきやすい。そのため、例えば、液晶表示装置の製造過程においては、配線の断線あるいは部分的な断線により配線抵抗増加などが発生し、生産性の低下や、表示品位の低下を招く場合がある。これに対して、段差部において配線の幅が狭くなることや断線を抑制するための配線の構成が提案されている（例えば、特許文献１参照）。また、ゲート／ドレイン交差部に位置する半導体層パターンに進入したエッチング液によるドレイン配線の断線および保護絶縁膜の被覆性悪化を防止する構成も提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１３０９６７号公報
【特許文献２】特開２００２−１２２８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体装置の電極形成工程におけるアライメント誤差により、電極の形成位置にずれが発生し、半導体装置の特性を変化させてしまう場合もある。上記従来技術では、電極形成工程におけるアライメントずれ等による半導体装置の特性劣化を十分に抑えることが困難である。【０００５】
ゆえに、本発明は、アライメントずれによる半導体装置の特性劣化を十分に抑えることを目的とする。
【課題を解決するための手段】
【０００６】
本願開示の半導体装置は、基板上に設けられたゲート電極と、
前記ゲート電極の上方に設けられ、ソース領域、ドレイン領域およびチャネル領域を含む半導体層と、
前記半導体層の上方で前記ソース領域に接続されるソース電極と、
前記半導体層の上方で前記ドレイン領域に接続されるドレイン電極とを備え、
前記半導体層は、前記ドレイン電極と重なる部分において、前記ドレイン電極から引き出されたドレイン配線の延びる方向に沿って外側へ突出した凸部を有し、
前記半導体層は、前記ドレイン電極と前記ソース電極とに挟まれた前記チャネル領域の外側において、前記半導体層の周縁が前記ゲート電極の周縁より内側へ位置する調整部を有する。【０００７】
また、本願開示の他の半導体装置は、基板上に設けられたゲート電極と、
前記ゲート電極の上方に設けられ、ソース領域、ドレイン領域およびチャネル領域を含む半導体層と、
前記半導体層の上方で前記ソース領域に接続されるソース電極と、
前記半導体層の上方で前記ドレイン領域に接続されるドレイン電極とを備え、
前記半導体層は、前記ソース電極と重なる部分において、前記ソース電極から引き出されたソース配線の延びる方向に沿って外側へ突出した凸部を有し、
前記半導体層は、前記ドレイン電極と前記ソース電極とに挟まれた前記チャネル領域の外側において、前記半導体層の周縁が前記ゲート電極の周縁より内側へ位置する調整部を有する。【０００８】
上記構成では、半導体層に凸部及び調整部が設けられるので、ドレイン電極またはソース電極の形成工程でアライメントのずれが発生しても、半導体装置の特性が変化しにくくなる。そのため、アライメントずれによる半導体装置の特性劣化を十分に抑えることができる。【０００９】
前記半導体層は、前記ソース電極と重なる部分において、前記ソース電極から引き出されたソース配線の延びる方向に沿って外側に突出した凸部をさらに有してもよい。これにより、ソース電極およびドレイン電極いずれにおいてアライメントずれが発生しても、アライメントずれによる半導体装置の特性劣化を抑制することができる。【００１０】
前記ソース電極から引き出されたソース配線または前記ゲート電極から引き出されたゲート配線が他の配線と交差する部分において、前記他のゲート配線と前記ソース配線または前記ゲート配線との間に半導体層がさらに設けられ、当該半導体層は、前記ソース配線または前記ゲート配線の延びる方向に沿って突出した凸部を有するよう形成されてもよい。これにより、ソース配線またはゲート配線と他の配線との交差部分においても、アライメントずれやエッチング液侵入による半導体装置の特性劣化を抑制することができる。【００１１】
前記ソース配線または前記ドレイン配線は、前記半導体層の前記凸部と重なる部分において、線幅が他の部分より広くなるよう形成されてもよい。これにより、アライメントずれによる特性劣化をより確実に抑制することができる。【００１２】
前記ゲート電極は、前記ソース電極および前記ドレイン電極に挟まれる領域の外側に延びて、かつ、前記半導体層よりも外側に突出する部分を有する形態であってもよい。これにより、ソース電極とドレイン電極に挟まれるチャネル領域の外側にもチャネル領域を確保することが可能になる。その結果、アライメントずれによる半導体装置の特性劣化をさらに抑制することができる。【００１３】
前記半導体層において、前記凸部と前記調整部は連続している態様とすることができる。このように、凸部と調整部を一体として半導体層を形成することにより、アライメントずれによる特性劣化をより確実に抑制することができる。【００１４】
前記ソース電極および前記ドレイン電極のいずれか一方が線状部分を有し、他方が前記線状部分を線の両側から囲むように対向して配置することができる。これにより、ソース電極およびドレイン電極は、効率よく空間を利用することができ、かつ、アライメントずれによる特性劣化も抑制されるよう形成される。【００１５】
前記ゲート電極の上方に、前記半導体層を介して前記ドレイン電極またはソース電極のいずれか一方が複数設けられ、複数の前記ドレイン電極またはソース電極からそれぞれドレイン配線またはソース配線が引き出されてもよい。これにより、アライメントずれに対する特性劣化をさらに抑制することができる。【００１６】
上記半導体装置を備えたアクティブマトリクス基板、および、上記半導体装置を備えた表示装置も本発明の実施形態に含まれる。上記半導体装置は、例えば、アクティブマトリクス基板におけるスイッチング素子として用いることができる。
【発明の効果】
【００１７】
本願開示の半導体装置によれば、本発明は、アライメントずれによる半導体装置の特性劣化を十分に抑えることができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、第１の実施形態にかかる液晶表示装置が備えるＴＦＴ基板の概略構成を示すブロック図である。
【図２】図２は、ＴＦＴ基板の画素領域における画素と光センサ部との配置を示す等価回路図である。
【図３】図３は、薄膜トランジスタの構成例を示す平面図である。
【図４Ａ】図４Ａは、図３のＡ−Ａ線断面図である。
【図４Ｂ】図４Ｂは、図３のＢ−Ｂ線断面図である。
【図４Ｃ】図４Ｃは、図４ＣのＣ−Ｃ線断面図である。
【図５】図５は、薄膜トランジスタの構成の変形例を示す平面図である。
【図６】図６は、図３に示す調整部近傍の拡大図である。
【図７】図７は、図３に示すドレイン電極が規定の位置からずれた場合の例を示す平面図である。
【図８】図８は、図３に示すソース電極が規定の位置からずれた場合の例を示す平面図である。
【図９】図９Ａ〜図９Ｇは、半導体層の凸部の構成例を示す図である。
【図１０】図１０Ａ〜図１０Ｈは、半導体層の調整部の構成例を示す図である。
【図１１】図１１Ａ〜図１１Ｄは、リークパスが存在する場合の構成例を示す図である。
【図１２】第２の実施形態にかかる薄膜トランジスタの構成例を示す平面図である。
【発明を実施するための形態】
【００１９】
以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、本発明にかかる表示装置を液晶表示装置として実施する場合の構成例を示したものである。
【００２０】
また、以下で参照する各図は、説明の便宜上、本発明の実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる表示装置は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。
【００２１】
（第１の実施形態）
以下、本発明の半導体装置、アクティブマトリクス基板、及び表示装置の好ましい実施形態について、図面を参照しながら説明する。なお、以下の説明では、本発明を透過型の液晶表示装置に適用した場合を例示して説明する。
【００２２】
[液晶表示装置の構成例]
図１は、本発明の一実施形態にかかる液晶表示装置を説明する図である。図１において、本実施形態の液晶表示装置１は、図１の上側が視認側（表示面側）として設置される液晶パネル２と、液晶パネル２の非表示面側（図１の下側）に配置されて、当該液晶パネル２を照明する照明光を発生するバックライト装置３とが設けられている。
【００２３】
液晶パネル２は、一対の基板を構成するカラーフィルタ基板４及び本発明のアクティブマトリクス基板５を備える。カラーフィルタ基板４及びアクティブマトリクス基板５の各外側表面には、それぞれ偏光板６、７が設けられる。カラーフィルタ基板４とアクティブマトリクス基板５との間には、図示を省略した液晶層が狭持されている。また、カラーフィルタ基板４及びアクティブマトリクス基板５には、平板状の透明なガラス材、またはアクリル樹脂などの透明な合成樹脂が使用されている。偏光板６、７には、ＴＡＣ（トリアセチルセルロース）またはＰＶＡ（ポリビニルアルコール）などの樹脂フィルムを用いることができる。偏光板６、７は、液晶パネル２に設けられた表示面の有効表示領域を少なくとも覆うように対応するカラーフィルタ基板４またはアクティブマトリクス基板５に貼り合わせられている。
【００２４】
アクティブマトリクス基板５は、上記一対の基板の一方の基板を構成するものである。アクティブマトリクス基板５では、液晶パネル２の表示面に含まれる複数の画素に応じて、画素電極や薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが上記液晶層との間に形成されている（詳細は後述。）。一方、カラーフィルタ基板４は、一対の基板の他方の基板を構成するものであり、カラーフィルタ基板４には、カラーフィルタや対向電極などが上記液晶層との間に形成されている（図示せず）。
【００２５】
また、液晶パネル２では、当該液晶パネル２の駆動制御を行う制御装置（図示せず）に接続されたＦＰＣ（Flexible Printed Circuit）８が設けられており、上記液晶層を画素単位に動作することで表示面を画素単位に駆動して、当該表示面上に所望画像を表示するようになっている。
【００２６】
尚、液晶パネル２の液晶モードや画素構造は任意である。また、液晶パネル２の駆動モードも任意である。すなわち、液晶パネル２としては、情報を表示できる任意の液晶パネルを用いることができる。
【００２７】
バックライト装置３は、光源としての発光ダイオード９と、発光ダイオード９に対向して配置された導光板１０とを備えている。また、断面Ｌ字状のベゼル１４により、導光板１０の上方に液晶パネル２が設置された状態で、発光ダイオード９及び導光板１０が支持されている。また、カラーフィルタ基板４には、ケース１１が載置されている。これにより、バックライト装置３は、液晶パネル２に組み付けられて、当該バックライト装置３からの照明光が液晶パネル２に入射される透過型の液晶表示装置１として一体化されている。
【００２８】
導光板１０には、例えば透明なアクリル樹脂などの合成樹脂が用いられており、発光ダイオード９からの光が入光される。導光板１０の液晶パネル２と反対側（対向面側）には、反射シート１２が設置されている。また、導光板１０の液晶パネル２側（発光面側）には、レンズシートや拡散シートなどの光学シート１３が設けられており、導光板１０の内部を所定の導光方向（図１の左側から右側への方向）に導かれた発光ダイオード９からの光が均一な輝度をもつ平面状の上記照明光に変えられて液晶パネル２に与えられる。
【００２９】
尚、上記の説明では、導光板１０を有するエッジライト型のバックライト装置３を用いた構成について説明したが、本実施形態はこれに限定されるものではなく、直下型のバックライト装置を用いてもよい。また、発光ダイオード以外の冷陰極蛍光管や熱陰極蛍光管などの他の光源を有するバックライト装置も用いることができる。
【００３０】
[液晶パネルの構成例]
次に、図２も参照して、本実施形態の液晶パネル２について具体的に説明する。図２は、図１に示した液晶パネルの構成を説明する図である。
【００３１】
図２において、液晶表示装置１（図１）には、文字や画像等の情報を表示する上記表示部としての液晶パネル２（図１）の駆動制御を行うパネル制御部１５と、このパネル制御部１５からの指示信号を基に動作するソースドライバ１６及びゲートドライバ１７が設けられている。
【００３２】
パネル制御部１５は、上記制御装置内に設けられたものであり、液晶表示装置１の外部からの映像信号が入力されるようになっている。また、パネル制御部１５は、入力された映像信号に対して所定の画像処理を行ってソースドライバ１６及びゲートドライバ１７への各指示信号を生成する画像処理部１５ａと、入力された映像信号に含まれた１フレーム分の表示データを記憶可能なフレームバッファ１５ｂとを備えている。そして、パネル制御部１５が、入力された映像信号に応じて、ソースドライバ１６及びゲートドライバ１７の駆動制御を行うことにより、その映像信号に応じた情報が液晶パネル２に表示される。
【００３３】
ソースドライバ１６及びゲートドライバ１７は、アクティブマトリクス基板５上に設置されている。具体的には、ソースドライバ１６は、アクティブマトリクス基板５の表面上において、表示パネルとしての液晶パネル２の有効表示領域Ａの外側領域で当該液晶パネル２の横方向に沿うように設置されている。また、ゲートドライバ１７は、アクティブマトリクス基板５の表面上において、上記有効表示領域Ａの外側領域で当該液晶パネル２の縦方向に沿うように設置されている。
【００３４】
また、ソースドライバ１６及びゲートドライバ１７は、液晶パネル２側に設けられた複数の画素Ｐを画素単位に駆動する駆動回路であり、ソースドライバ１６及びゲートドライバ１７には、複数のソース配線Ｓ１〜ＳＭ（Ｍは、２以上の整数、以下、“Ｓ”にて総称する。）及び複数のゲート配線Ｇ１〜ＧＮ（Ｎは、２以上の整数、以下、“Ｇ”にて総称する。）がそれぞれ接続されている。これらのソース配線Ｓ及びゲート配線Ｇは、それぞれデータ配線及び走査配線を構成しており、アクティブマトリクス基板５に含まれた透明なガラス材または透明な合成樹脂製の基材（図示せず）上で互いに交差するように、マトリクス状に配列されている。すなわち、ソース配線Ｓは、マトリクス状の列方向（液晶パネル２の縦方向）に平行となるように上記基材上に設けられ、ゲート配線Ｇは、マトリクス状の行方向（液晶パネル２の横方向）に平行となるように上記基材上に設けられている。
【００３５】
また、ソースドライバ１６には、後に詳述するように、補助容量を発生させるための補助容量用配線が接続されるようになっており、当該ソースドライバ１６は、補助容量を発生させるための駆動部としても機能するように構成されている。
【００３６】
また、これらのソース配線Ｓと、ゲート配線Ｇとの交差部の近傍には、スイッチング素子としての薄膜トランジスタ１８と、薄膜トランジスタ１８に接続された画素電極１９を有する上記画素Ｐが設けられている。また、各画素Ｐでは、共通電極２０が液晶パネル２に設けられた上記液晶層を間に挟んだ状態で画素電極１９に対向するよう構成されている。すなわち、アクティブマトリクス基板５では、薄膜トランジスタ１８、画素電極１９、及び共通電極２０が画素単位に設けられている。
【００３７】
また、アクティブマトリクス基板５では、ソース配線Ｓと、ゲート配線Ｇとによってマトリクス状に区画された各領域に、複数の各画素Ｐの領域が形成されている。これら複数の画素Ｐには、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の画素が含まれている。また、これらのＲＧＢの画素は、例えばこの順番で、各ゲート配線Ｇ１〜ＧＮに平行に順次配設されている。さらに、これらのＲＧＢの画素は、カラーフィルタ基板４側に設けられたカラーフィルタ層（図示せず）により、対応する色の表示を行えるようになっている。
【００３８】
また、アクティブマトリクス基板５では、ゲートドライバ１７は、画像処理部１５ａからの指示信号に基づいて、ゲート配線Ｇ１〜ＧＮに対して、対応する薄膜トランジスタ１８のゲート電極をオン状態にする走査信号（ゲート信号）を順次出力する。また、ソースドライバ１６は、画像処理部１５ａからの指示信号に基づいて、表示画像の輝度（階調）に応じたデータ信号（電圧信号（階調電圧））を対応するソース配線Ｓ１〜ＳＭに出力する。このため、ソース配線は、信号配線と称することもできる。
【００３９】
[薄膜トランジスタの構成例]
次に、図３及び図４Ａ〜図４Ｃも参照して、本実施形態のアクティブマトリクス基板５の部分構成について具体的に説明する。
【００４０】
図３は、薄膜トランジスタ１８の構成例を示す平面図である。図４Ａは、図３のＡ−Ａ線断面図である。図４Ｂは、図３のＢ−Ｂ線断面図である。図４ＣのＣ−Ｃ線断面図である。
【００４１】
図３に示すように、薄膜トランジスタ１８は、アクティブマトリクス基板５の基材１０１（基板）上に設けられたゲート電極１０２と、ゲート電極１０２の上方に設けられ、ソース領域、ドレイン領域およびチャネル領域を含む半導体層１０４と、半導体層１０４の上方で前記ソース領域に接続されるソース電極１０６と、半導体層１０４の上方で前記ドレイン領域に接続されるドレイン電極１０７とを備える。ゲート電極１０２は、ゲート配線Ｇに一体的に構成され、ソース電極１０６は、ソース配線Ｓと一体的に構成され、ドレイン電極１０７はドレイン配線と一体的に構成される。ドレイン電極１０７は、ドレイン配線を介して画素電極１９に接続される。
【００４２】
半導体層１０４では、チャネル領域がソース領域とドレイン領域との間に形成されている。このチャネル領域の上方は、ソース電極１０６もドレイン電極１０７も形成されないギャップ領域となっている。すなわち、対向するソース電極１０６とドレイン電極１０７とに挟まれる領域の下方の半導体層１０４がチャネル領域となる。
【００４３】
半導体層１０４は、ドレイン電極１０７と基板に垂直な方向において重なる部分において、ドレイン電極１０７から引き出されたドレイン配線の延びる方向に沿って外側へ突出した凸部Ｔ１を有する。また、半導体層１０４は、ソース電極１０６と重なる部分において、ソース電極１０６から引き出されたソース配線の延びる方向に沿って外側へ突出した凸部Ｔ２、Ｔ３を有する。
【００４４】
図３に示す例では、凸部Ｔ１は、ドレイン電極１０７から引き出されたドレイン配線の延伸方向に沿ってゲート電極１０２の外側に、すなわち、チャネル領域の外側に向かって伸在している。凸部Ｔ２、Ｔ３は、ソース電極１０６から引き出されたソース配線の延伸方向に沿ってゲート電極１０２の外側に向かって伸在している。なお、凸部Ｔ１、Ｔ２、Ｔ３の終端部は矩形になっているが、凸部Ｔ１、Ｔ２、Ｔ３の周縁は曲線であってもよい。例えば、凸部の先端の形状は、突出する部分と凹む部分が連続して設けられるＳ字状形状であってもよい。
【００４５】
さらに、半導体層１０４は、ドレイン電極１０７とソース電極１０６とに挟まれた前記チャネル領域の外側において、半導体層１０４の周縁がゲート電極１０２の周縁より内側へ位置する調整部Ｃ１、Ｃ２を有する。図３に示す例では、チャネル領域の外側の近接する領域において、半導体層１０４がゲート電極１０２に対して相対的に凹んでいる部分が、調整部Ｃ１、Ｃ２となっている。この場合、調整部Ｃ１、Ｃ２は、切り欠き部と言うこともできる。半導体層１０４において、凸部Ｔ１と調整部Ｃ１、Ｃ２は連続している。このように、ゲート電極１０２上の半導体層１０４に調整部Ｃ１、Ｃ２を設けることによって、ｏｆｆ電流の低減と共に、チャネル面積を確保することができる。
【００４６】
図３に示す例では、半導体層１０４においてドレイン電極１０７が接続される部分の両側に切り欠き部が、調整部Ｃ１および調整部Ｃ２として設けられる。そのため、半導体層１０４は、ドレイン配線の延びる方向に沿ってゲート電極１０２の内側から外側へ突出した形状になる。半導体層１０４の凸部Ｔ１は、ゲート電極１０２の外側に突出した部分の先端に形成される。これにより、ドレイン電極１０７が半導体層１０４の周縁（エッジ）を乗り越える位置は、ゲート電極１０２の外側になっている。また、ゲート電極１０２から外側へ突出した半導体層１０４の凸部Ｔ１の手前における線幅Ｗ２は、ドレイン電極Ｗ１の線幅よりも広い。
【００４７】
ソース配線がソース電極１０６から引き出されて外側へ延びて形成される部分でも、半導体層１０４が、ゲート１０２の外側に突出して形成される。半導体層１０４の凸部Ｔ２は、ゲート電極１０２の外側に突出した部分の先端に形成される。ソース電極１０６から引き出されるソース配線の線幅Ｗ６は、ゲート電極の外側に突出した半導体層の凸部Ｔ２の線幅Ｗ５より広い。ソース電極１０６から他のソース配線が引き出される部分では、ソース電極１０６の突出部分の線幅Ｗ４は、半導体層の凸部Ｔ３の線幅Ｗ３より広い。また、ソース電極１０６は、半導体層１０４の凸部Ｔ３と重なる部分において、線幅がソース配線より広くなっている。これにより、アライメントのずれによる特性変化をさらに抑えることができる。なお、ソース電極１０６と凸部Ｔ２が重なる部分においても、ソース電極の線幅をソース配線より広くすることもできるし、ドレイン電極１０７から引き出されたドレイン配線が、半導体層１０４の凸部Ｔ１と重なる部分においても、ドレイン配線の線幅を他の部分より広くすることができる。
【００４８】
図３において、ドレイン電極１０７は、線状に形成され、ソース電極１０６は、線状のドレイン電極１０７の両側と先端を囲むように配置される。ドレイン電極１０７とソース電極１０６が対向する部分の下方には、半導体層１０４が設けられる。半導体層１０４において、ドレイン電極１０７とそれを囲むソース電極１０６とに挟まれた領域の下方部分がチャネル領域になる。ゲート電極１０２は、ソース電極１０６およびドレイン電極１０７に挟まれる領域の外側に延びて、かつ、半導体層１０４よりも外側に突出する部分を有する。すなわち、ゲート電極１０２は、ドレイン電極１０７の延びる方向において半導体層１０４より外側に端部が位置する部分を有するように形成される。これにより、ソース電極１０６およびドレイン電極１０７に挟まれるチャネル領域の外側に擬似チャネルが発生するのを抑制することができる。
【００４９】
なお、薄膜トランジスタの構成は、図３に示した構成例に限定されない。例えば、図３に示す例では、半導体層１０４の凸部が、ドレイン電極１０７との重なり部分およびソース電極１０６との重なり部分のいずれにも設けられているが、ドレイン電極１０７およびソース電極１０６のうちいずれかに凸部が設けられる形状であってもよい。また、ソース電極１０６と半導体層１０４の重なり方は、凸部Ｔ３付近のように、半導体層１０４の両側の端部がソース電極１０６に覆われていても良いし、凸部Ｔ２のように、半導体層１０４の端部の一部がソース電極１０６の外側に延びていてもよい。また、その組み合わせに特に制限はない。ドレイン電極１０７と半導体層１０４の重なり方についても同様である。
【００５０】
[断面形状]
図４Ａに示すように、アクティブマトリクス基板５の基材１０１上に、例えば、チタン（Ｔｉ）膜である下層ゲート電極１０２ａと銅（Ｃｕ）膜である上層ゲート電極１０２ｂによりゲート電極１０２が形成される。ゲート電極１０２を覆うように基材１０１上に、ゲート絶縁膜１０３が設けられる。ゲート絶縁膜１０３は、例えば窒化シリコン（ＳｉＮｘ）によって構成されている。ゲート絶縁膜１０３上には、半導体層１０４としてのアモルファスシリコン層及び電極コンタクト層１０５ａ、１０５ｂが形成されている。半導体層１０４および電極コンタクト層１０５からなる島が形成される。電極コンタクト層１０５ａ、１０５ｂは、例えばｎ＋アモルファスシリコンにより構成されている。このようにして、電極コンタクト層１０５ａ上には、例えばチタン膜である下層ソース電極１０６ｂ及び銅（Ｃｕ）膜である上層ソース電極１０６ａからなるソース電極１０６が形成される。ソース電極１０６は、電極コンタクト層１０５ａを介して半導体層１０４のソース領域に接続されている。
【００５１】
一方、電極コンタクト層１０５ｂ上には、例えばチタン膜である下層ドレイン電極１０７ｂ、アルミニウム膜である上層ドレイン電極１０７ａからなるドレイン電極１０７が形成されている。このドレイン電極１０７は、電極コンタクト層１０５ｂを介して半導体層１０４のドレイン領域に接続されている。また、半導体層１０４では、チャネル領域がソース領域とドレイン領域との間に形成されている。このチャネル領域の上方には、電極コンタクト層１０５ａ、１０５ｂが形成されずに、所定のギャップが設けられている。
【００５２】
また、薄膜トランジスタ１８では、保護層１０８及び層間絶縁膜１０９がソース電極１０６及びドレイン電極１０７を覆うように、順次形成されている。保護層１０８は、例えば窒化シリコン（ＳｉＮｘ）によって構成されている。また、層間絶縁膜１０９は、例えばノボラック樹脂等の絶縁材料に感光材を混ぜた感光性層間絶縁膜材料によって構成されている。図示はしてあるが、層間絶縁膜１０９は無い別の構成でも構わない。
【００５３】
図４Ａに示す例では、ドレイン電極１０７が半導体層１０４の端部の段差を乗り越える部分が、ゲート電極１０２の外側（図４Ａでは右側）に位置している。また、ソース電極１０６が半導体層１０４の端部の段差を乗り越える部分もゲート電極１０２の外側（図４Ａでは左側）に位置している。
【００５４】
図４Ｂでは、ゲート電極１０２の上に、ゲート絶縁膜１０３を介して線幅Ｗ２の半導体層１０４が形成される。半導体層１０４の上には電極コンタクト層１０５が形成され、さらにＷ２より狭い線幅Ｗ１のドレイン電極１０７が形成される。図４Ｂに示す断面では、ソース電極１０６は、ゲート電極１０２および半導体層１０４と重なっておらず、ゲート絶縁膜１０３上に形成されている。なお、図４Ｂに示すソース電極１０６は、ソース配線ということもできる。ソース電極１０６及びドレイン電極１０７を覆うように、保護層１０８及び層間絶縁膜１０９が順次形成されている。
【００５５】
図４Ｃでは、ゲート電極１０２の上方に、ゲート絶縁膜１０３を介して、ゲート電極１０２を覆うように半導体層１０４が形成される。すなわち、半導体層１０４の両端は、それぞれ、ゲート電極１０２の両端より外側に位置している。図４Ｂでは、半導体層１０４の両端から内側へ所定長の部分がソース領域、中央部分がドレイン領域、ドレイン領域とソース領域に挟まれた部分がチャネル領域となっている。ドレイン領域およびソース領域には、電極コンタクト層１０５が設けられ、ドレイン電極１０７及びソース電極１０６がそれぞれ接続される。ソース電極１０６は、半導体層１０４の一方の端（図４Ｃでは左側の端）から外側へ延びて形成される。外側へ延びて形成されるソース電極１０６はソース配線に接続される。半導体層１０４の中央部分にはドレイン電極１０７が形成される。中央部分のドレイン電極１０７と、両端から内側へ延びるソース電極１０６との間には、電極コンタクト層１０５が形成されずに、ギャップとなっている。ギャップの下方がチャネル領域となる。
【００５６】
［製造工程］
ここで、図３及び図４Ａ〜図４Ｃに示す薄膜トランジスタ１８を有するアクティブマトリクス基板の製造工程の一例を説明する。
【００５７】
まず、基材１０１上に走査配線となるゲート電極１０２を形成する。本実施形態ではスパッタ法により下層ゲート電極１０２ｂであるＴｉ膜を２０ｎｍ〜１５０ｎｍ、上層ゲート電極１０２ａであるＣｕ膜を２００〜５００ｎｍ堆積した後、これをフォトリソグラフィ、ウェットエッチング及びレジスト剥離洗浄によりパターニングすることでＣｕ／Ｔｉ膜から成るゲート電極１０２を形成する。
【００５８】
次に、絶縁層であるゲート絶縁膜１０３及び半導体層１０４（チャネル層）を形成する。例えば、ＣＶＤ法により、ゲート絶縁膜１０３として厚さ２００〜５００ｎｍのＳｉＮｘ層、半導体層１０４として厚さ３０〜３００ｎｍのアモルファスＳｉ層、ｎ型不純物が高濃度にドープされた電極コンタクト層１０５として厚さ２０〜１５０ｎｍのｎ＋アモルファスＳｉを形成した後、フォトリソグラフィ、ドライエッチング及びレジスト剥離洗浄により電極コンタクト層１０５及び半導体層１０４をパターニングする。
【００５９】
次に、ドレイン電極１０７及び信号配線となるソース電極１０６を形成する。本実施形態ではスパッタ法により下層ドレイン電極１０７ｂ及び下層ソース電極１０６ｂのＴｉ膜を２０〜１５０ｎｍ、上層ドレイン電極１０７ａ及び上層ソース電極１０６ａのＣｕ膜を１００〜４００ｎｍ堆積した後、これをフォトリソグラフィ、ウェットエッチング及びレジスト剥離洗浄によりパターニングすることでＣｕ／Ｔｉ膜から成る信号配線及びドレイン電極を形成する。また、ドライエッチングによりチャネル領域におけるｎ＋アモルファスＳｉを除去する。
【００６０】
次に、保護層１０８及び層間絶縁膜１０９を形成する。本実施形態ではＣＶＤ法によりＳｉＮｘ膜を１００〜７００ｎｍ堆積する。次いで感光性層間絶縁膜材料をフォトリソグラフィによりパターニングした後、ドライエッチングにより保護層１０８と層間絶縁膜１０９をパターニングする。
【００６１】
次に、画素電極を形成する。本実施形態では、スパッタ法によりＩＴＯ膜を５０〜２００ｎｍ堆積した後、これをフォトリソグラフィ、ウェットエッチング、レジスト剥離洗浄によりパターニングすることでＩＴＯ膜から成る画素電極を形成する。
【００６２】
以上が、アクティブマトリクス基板５の製造工程の一例である。以下に、カラーフィルタ基板４の製造工程の一例を説明する。
【００６３】
まず、基材の上にブラックマトリクス及びカラーフィルタを形成する。例えば、感光性材料を用いフォトリソグラフィによりブラックマトリクス及び赤、緑、青のカラーフィルタ層を形成する。次に、対向電極を形成する。例えば、スパッタ法によりＩＴＯ膜を５０〜２００ｎｍ堆積した後、これをフォトリソグラフィ及びウェットエッチングによりパターニングすることで対向電極を形成することができる。さらに、フォトスペーサを形成する。例えば、感光性材料を用いフォトリソグラフィによりフォトスペーサを形成することができる。
【００６４】
上記のアクティブマトリクス基板５およびカラーフィルタ基板４は、互いに貼り合わせられる。まず、上記の各工程により作製したアクティブマトリクス基板５及びカラーフィルタ基板４（対向基板）に、配向膜として例えばポリイミドを印刷法により形成する。アクティブマトリクス基板５及びカラーフィルタ基板４を、シール剤印刷及び液晶滴下した後、貼り合せる。その後、上記貼り合せた基板は、ダイシングにより分断される。
【００６５】
［変形例１］
図５は、薄膜トランジスタ１８の構成の変形例を示す平面図である。図５に示す例では、ゲート電極１０２から引き出されるゲート配線の延びる方向に平行にドレイン電極１０７が延びて形成される。線状に延びるドレイン電極１０７の両側および先端部を囲むように、ソース電極１０６が配置される。ドレイン電極１０７とそれを囲むソース電極１０６に挟まれた領域の下方に半導体層１０４のチャネル領域が形成される。ソース電極１０６には、ゲート配線の延びる方向に対して垂直な方向に延びる２本のソース配線が接続されている。
【００６６】
また、半導体層１０４は、ドレイン電極１０７の延びる方向に突出した部分を有している。この突出した部分の先端において、ドレイン電極１０７と重なる部分にドレイン配線電極の延伸方向へ突出した凸部Ｔ１が設けられる。この突出した部分の凸部Ｔ１手前部分のドレイン電極１０７の延伸方向に垂直な方向における幅Ｗ８は、ドレイン配線の幅Ｗ７より広くなっている。さらに、半導体層１０４は、ドレイン電極１０７とソース電極１０６とに挟まれたチャネル領域の外側において、半導体層１０４の周縁がゲート電極１０２の周縁より内側へ位置する調整部Ｃ１、Ｃ２を有する。
【００６７】
また、半導体層１０４は、ソース電極１０６からソース配線が引き出される部分において、ソース電極１０６と重なる部分でソース配線の延伸方向に突出した凸部Ｔ２、Ｔ３を有する。また、凸部Ｔ２とソース電極１０６が重なる部分におけるソース電極１０６の線幅Ｗ９は、ソース配線の線幅Ｗ１０より広くなっている。同様に、凸部Ｔ３とソース電極１０６が重なる部分におけるソース電極１０６の線幅Ｗ１１は、ソース配線の線幅Ｗ１２より広くなっている。
【００６８】
[効果の説明]
上記実施形態のように、半導体層１０４が、凸部Ｔ１、Ｔ２、Ｔ３及び調整部Ｃ１、Ｃ２を有するため、ゲート電極パターン、ソース及びドレイン電極パターン、並びに半導体層パターンの間で、X方向またはY方向にアライメントずれが生じたとしても、ソース電極またはドレイン電極の断線および擬似チャネル領域の発生を抑制することができる。その結果、アライメントずれによる薄膜トランジスタ１８の特性変化を抑えることができる。
【００６９】
例えば、半導体層１０４に、調整部Ｃ１、Ｃ２を設けることによって、OFF電流の低減と共に、チャネル面積を確保することができる。そのため、アライメントずれが発生してもＴＦＴ特性として良好なｏｆｆ特性を得ることができる。図６は、図３に示す調整部Ｃ１近傍の拡大図である。図６に示すように、ドレイン電極１０７およびソース電極１０６が延伸方向に垂直な方向において対向する部分Ｌ１に加えて、斜め方向に対向する部分Ｌ２、Ｌ３にもチャネル領域が確保される。この場合、半導体層１０４の切り欠き部、すなわち調整部Ｃ１、Ｃ２がない場合(切り欠き部のゲート電極１０２上に半導体層１０４がある場合)、半導体層１０４にはゲート信号が到達しないため、結果としてＴＦＴ特性として良好なｏｆｆ特性が得られない。
【００７０】
また、半導体層１０４の凸部Ｔ１により、ドレイン電極１０７と半導体層１０４が重なる部分において、ドレイン電極１０７が半導体層１０４による段差を跨ぐ部分の距離が長くなるとともに、その部分の段差の向きの多様性も増す。そのため、アライメントずれが生じても、ドレイン電極１０７と半導体層１０４のエッジとの間のエッチング不良が一部に留まる可能性が高くなり、ソース電極１０６またはソース配線の断線を抑制することができる。
【００７１】
図７は、図３に示すドレイン電極１０７が規定の位置からずれた場合の例を示す平面図である。図７において左図はドレイン電極１０７の規定位置、中央図はドレイン電極１０７がｘ軸のマイナス方向（図面左方向）へシフトした場合の例、右図はドレイン電極１０７がｘ軸のプラス方向（図面右方向）へシフトした場合の例を示す。このように、ｘ軸方向（図面横方向）にドレイン電極１０７のパターンが半導体層１０４に対してずれたときに、半導体層１０４のエッジ（段差）部とドレイン電極１０７との重なり部分が十分に確保され、断線防止効果が得られる。この場合、ドレイン電極１０７の線路長もほぼ変化しない。配線抵抗の増加を招く恐れも少ない。なお、ｙ方向のずれに対しても同様の効果が得られる。
【００７２】
同様に、半導体層１０４の凸部Ｔ２、Ｔ３により、ソース電極１０６と半導体層１０４が重なる部分において、ソース電極１０６が半導体層１０４による段差を跨ぐ部分の距離が長くなるとともに、その部分の段差の向きの多様性も増す。そのため、ソース電極１０６と半導体層１０４のエッジとの間のエッチング不良が一部に留まる可能性が高くなり、ソース電極１０６またはソース配線の断線を抑制することができる。
【００７３】
図８は、図３に示すソース電極１０６が規定の位置からずれた場合の例を示す平面図である。図８において左図はソース電極１０６の規定位置、中央図はソース電極１０６がｙ軸のマイナス方向（図面下方向）へシフトした場合の例、右図はソース電極１０６がｙ軸のプラス方向（図面上方向）へシフトした場合の例を示す。このように、ｙ軸方向（図面縦方向）にソース電極１０６のパターンが半導体層１０４に対してずれたときに、半導体層１０４のエッジ（段差）部とソース電極１０６との重なり部分が十分に確保され、断線防止効果が得られる。なお、ｘ方向のずれに対しても同様の効果が得られる。
【００７４】
また、上記効果をさらに高めるには、凸部Ｔ１、Ｔ２、Ｔ３それぞれの形状および大きさを、例えば、設計上のアライメントマージンを考慮して決定することが好ましい。
【００７５】
[凸部の構成例]
図９Ａ〜図９Ｇは、半導体層１０４の凸部の構成例を示す図である。図９Ａ〜図９Ｇに示すように、凸部は様々な形状にすることができる。なお、凸部の形状は、下記図９Ａ〜図９Ｇに示す例に限定されない。また、図９Ａ〜図９Ｇにおいては、ドレイン電極１０７と半導体層１０４との重なり部分の例を示しているが、ソース電極１０６と半導体層１０４との重なり部分について同様に構成することができる。
【００７６】
図９Ａに示す例では、ドレイン電極１０７の延伸方向に突出する矩形により凸部Ｔ１が形成される。凸部Ｔ１の一部は、ドレイン電極１０７の外側にはみ出している。図９Ｂに示す例では、凸部Ｔ１全体がドレイン電極１０７と重なるよう形成されている。図９Ｃに示す例では、凸部Ｔ１は、周縁がドレイン電極１０７の延伸方向に凸の円弧で形成されている。
【００７７】
図９Ｄに示す例では、２箇所で突出する矩形の凸部Ｔ１ａ、Ｔ１ｂが設けられている。それぞれの凸部Ｔ１ａ、Ｔ１ｂは、一部がドレイン電極１０７の外側へはみ出している。図９Ｅに示す例では、２箇所で突出する凸部Ｔ１ａ、Ｔ１ｂにおいて周縁が曲線で形成されている。図９Ｆに示す例では、凸部Ｔ１の両端の根元の位置が、ドレイン電極の延伸方向においてずれている。図９Ｇに示す例では、半導体層１０４の周縁を、ドレイン電極１０７の延伸方向に対して傾きをもった直線で形成することにより凸部Ｔ１を構成している。
【００７８】
[調整部の構成例]
図１０Ａ〜図１０Ｈは、半導体層１０４の調整部の構成例を示す図である。図１０Ａ〜図１０Ｈに示すように、ソース電極１０６およびドレイン電極１０７の形状に応じて、調整部は様々な形状にすることができる。なお、凸部の形状は、下記図１０Ａ〜図１０Ｈに示す例に限定されない。
【００７９】
図１０Ａに示す例では、直線状のソース電極１０６と、同じく直線状のドレイン電極１０７とが対向して配置される。チャネル形状が直線型である構成の一例である。ソース配線および、ドレイン配線は、対向するソース電極１０６およびドレイン電極１０７の延びる方向に垂直な方向に、それぞれ、引き出されて延びている。すなわち、ソース電極１０６およびドレイン電極１０７は、いずれもＴ字形状である。半導体層１０４は、ソース電極１０６およびドレイン電極１０７が対向して配置されている領域の下に設けられる。また、半導体層１０４は、ソース配線の延びる方向に沿って突出した凸部Ｔ１と、ドレイン配線が延びる方向に沿って突出した凸部Ｔ２を有する。対向するソース電極１０６およびドレイン電極１０７の延びる方向において、半導体層１０４の両端は、ゲート電極１０２の両端よりも、それぞれ内側に位置している。このゲート電極１０２の周縁より内側に位置する半導体層１０４の周縁部分が調整部Ｃ１、Ｃ２となっている。
【００８０】
図１０Ｂに示す例では、線状部分を含むソース電極１０６と、ソース電極１０６の線状部分と平行に延びる線状部分を含むドレイン電極１０７が設けられる。ソース電極１０６の前記線状部分の一方端側（図１０Ｂでは左側端）から、ソース配線が、前記線状部分に対して垂直な方向で互いに逆の２方向（図１０Ｂでは上下方向）に延びている。ドレイン配線は、ドレイン電極１０７の線状部分の他方端側（図１０Ｂでは右側）から、線状部分に対して垂直な１方向（図１０Ｂでは上方向）に延びている。すなわち、ソース電極１０６はＴ字形状であり、ドレイン電極１０７はＬ字形状になっている。なお、ドレイン電極１０７は、ソース配線に達する前で終端となっている。これにより、ドレイン電極１０７の前記終端とソース電極１０６との間の領域と、ソース電極１０６の線状部分とドレイン電極１０７の線状部分で挟まれる線状の領域とを含むＬ字型の領域がチャネル領域となる。すなわち、チャネル形状がＬ字状となる。チャネル領域の開口部、すなわち、ソース電極１０６もドレイン電極１０７も設けられていない端部の外側近傍においては、半導体層１０４の周縁がゲート電極１０２の周縁より内側に位置する調整部Ｃ１、Ｃ２が設けられる。調整部Ｃ１では、ゲート電極１０２が半導体層１０４の外側へ突出している。調整部Ｃ２では、半導体層１０４の端部より外側に、ゲート電極１０２の端部が位置している。
【００８１】
図１０Ｃに示す例では、ドレイン電極１０７の線状部分の終端部とソース電極１０６とに挟まれた領域（チャネル領域）の外側における調整部Ｃ１の構成が図１０Ｂと異なっている。すなわち、図１０Ｃに示す調整部Ｃ１では、半導体層１０４が、ゲート電極１０２のエッジを越えて内側へ凹んでいる。このように、ゲート電極１０２の周縁より内側へ凹む凹部により調整部Ｃ１を形成することができる。
【００８２】
図１０Ｄに示す例では、ドレイン電極１０７はドレイン配線と同じ方向に延びる線状部分を有し、ソース電極１０６は、ドレイン電極１０７の線状部分の両側と先端を囲むように配置されている。この場合、チャネル形状はＵ字状（コの字状）となる。具体的には、ソース電極１０６は、ドレイン電極１０７と平行な２つの平行線状部分と、この２つの線状部分を結び、ドレイン電極１０７に垂直な方向に延びる垂直線状部分と有する。垂直線状部分に沿ってソース配線が引き出されている。ドレイン電極１０７の延びる方向において、ゲート電極１０２の外側のエッジより内側に半導体層１０４のエッジが位置する部分が調整部Ｃ１、Ｃ２となる。すなわち、半導体層１０４は、ドレイン電極１０７と重なる部分がドレイン電極１０７に沿って突出しており、この突出している部分の両側に切り欠き部が設けられる。切り欠き部では、半導体層１０４のエッジがゲート電極１０２のエッジよりも内側に位置しており、これらが調整部Ｃ１、Ｃ２となる。なお、図１０Ｄに示す例では、ゲート電極１０２のドレイン電極１０７が引き出される側の端部（エッジ）は、ドレイン電極１０７の両側に配置される線状のソース電極１０６の端部よりも外側（ドレイン電極が引き出される側）に位置している。
【００８３】
なお、ドレイン電極またはソース電極のいずれか一方を、他方が囲むよう配置される構成は、図１０Ｄに示す以外に、例えば、囲む方の電極がＵ字型、馬蹄形、または円弧型である構成とすることもできる。
【００８４】
図１０Ｅは、線状に形成されるドレイン電極１０７の先端部を囲む円弧形状のソース電極１０６が形成される。円弧形状のソース電極１０６、ドレイン電極１０７の先端部及びこれらに挟まれた領域を全て含む領域の下方に半導体層１０４が形成される。チャネル形状は円弧になる。半導体層１０４の周縁は、ドレイン電極１０７と重なる部分においては、ゲート電極１０２の外側に位置しているが、ドレイン電極１０７の両側でゲート電極１０２の内側へ入っている。これにより、ドレイン電極１０７の両側に調整部Ｃ１、Ｃ２が形成されている。両側でさらに、半導体層１０４の周縁は、ソース電極１０６と重なる部分においても、ゲート電極１０２の外側に位置しているが、ソース電極１０６の両側でゲート電極１０２の内側へ入っている。なお、図１０Ｅに示す例では、ソース電極１０６の重なる部分では半導体層１０４がソース配線に沿って突出する凸部Ｔ１を有しているが、ドレイン電極１０７と重なる部分では凸部を有していない。このように、ソース電極１０６側にのみ半導体層１０４の凸部を設ける構成であってもよい。
【００８５】
図１０Ｆに示す例では、ソース電極１０６の線状部分と、それと平行なドレイン電極１０７の線状部分が交互に配置されている。すなわち、３本のソース電極１０６の線状部分と、それらの間に設けられる２本のドレイン電極１０７が配置される。これらのソース電極１０６の線状部分とドレイン電極の線状部分に挟まれた領域（ソース電極１０６とドレイン電極１０７が交差する領域）がチャネル領域となる。チャネル形状はくし型になる。３本のソース電極１０６の線状部分は１本のソース配線に接続される。２本のドレイン電極１０７の線状部分の１本のドレイン配線へ接続される。ソース電極１０６の線状部分、ドレイン電極１０７及びチャネル領域を含む領域全体が、ゲート電極１０２及び半導体層１０４の上に載っている。すなわち、半導体層１０４及びゲート電極１０２の周縁は、前記領域の外側に位置している。また、ゲート電極１０２は、ソース電極１０６またはドレイン電極１０７の線状部分に垂直な方向において半導体層１０４より外側に延びて形成される。これにより、半導体層１０４の周縁がゲート電極１０２の周縁より内側に位置する調整部Ｃ１、Ｃ２がチャネル領域の外側に形成される。
【００８６】
図１０Ｇに示す例では、ソース電極１０６の線状部分に垂直な方向のみならず、ソース電極１０６の線状部分の延びる方向においても、ゲート電極１０２が、半導体層１０４の外側に延びて形成されている。ソース電極１０６の線状部分の先端付近における調整部Ｃ３、Ｃ４、Ｃ５及び、ゲート電極１０２の線状部分の先端付近における調整部Ｃ７、Ｃ８が構成される。
【００８７】
図１０Ｈは、半導体層１０４は、ソース電極１０６の線状部分とドレイン電極１０７の線状部分との交差部分のみならず、ソース電極１０６の線状部分どうしを繋ぐソース電極１０６の部分及びドレイン電極１０７の線状部分どうしを繋ぐドレイン電極１０７も含む領域が半導体層１０４およびゲート電極１０２の上に載っている。ゲート電極１０２は、ソース電極１０６またはドレイン電極１０７の線状部分に垂直な方向において半導体層１０４より外側に延びて形成される。
【００８８】
上記の図１０Ａ〜図１０Ｈに示す例では、いずれも、ソース電極１０６のある一点から半導体層１０４を通ってドレイン電極１０７のある点へ到達する経路は、必ず、少なくとも一部でゲート電極１０２の上方を通るように、ゲート電極１０２、半導体層１０４、ソース電極１０６及びドレイン電極１０７が形成されている。このように、調整部を形成することは、ソース電極１０６と半導体層１０４が重なっている領域の任意の点と、ドレイン電極１０７と半導体層１０４が重なっている領域の任意の点を結び、かつ半導体層１０４上を通る線は、常に、ゲート電極１０２上を通るように、半導体層１０４を形成することと同義であると言える。すなわち、ソース電極１０６と半導体層１０４が重なる領域の点からドレイン電極１０７と半導体層１０４の重なる領域の点まで、ゲート電極１０２上を通らず半導体層１０４の上のみを通って達する経路（リークパス）が存在しないように、半導体層１０４を形成することで、チャネル領域を確保することができ、薄膜トランジスタ１８特性の向上または安定が可能になる。
【００８９】
例えば、図１１Ａに示すように、ソース電極１０６と半導体層１０４が重なる領域における点Ｐ１から、半導体層１０４上を通ってドレイン電極１０７と半導体層１０４が重なる領域における点Ｐ２までの繋ぐ経路Ｌ１は、ゲート電極１０２の上を通っていない。このような経路Ｌ１が存在しないように、例えば、図１０Ｂまたは図１０Ｃに示すように調整部Ｃ１または調整部Ｃ２を形成することができる。調整部Ｃ１または調整部Ｃ２により、ｏｆｆ電流を低減させ、薄膜トランジスタ１８の特性を向上させることができる。
【００９０】
図１１Ｂに示す構成でも、ソース電極１０６における点Ｐ１から半導体層１０４を通ってドレイン電極１０７の点Ｐ２に至るまで、ゲート電極１０２の上を通らずに到達する経路Ｌ２が存在する。このような線が存在しえないような構成（例えば、図１０Ｄに示す構成）にすることによって、ｏｆｆ電流を低減することができる。
【００９１】
図１１Ｃに示す構成でも、ソース電極１０６における点Ｐ５から半導体層１０４を通ってドレイン電極１０７の点Ｐ６に至るまで、ゲート電極１０２の上を通らずに到達する経路Ｌ３が存在する。このような線が存在しえないような構成（例えば、図１０Ｅに示す構成）にすることによって、ｏｆｆ電流を低減することができる。
【００９２】
図１１Ｄに示す構成でも、ソース電極１０６における点Ｐ７から半導体層１０４を通ってドレイン電極１０７の点Ｐ８に至るまで、ゲート電極１０２の上を通らずに到達する経路Ｌ４が存在する。さらに、ソース電極１０６の点Ｐ９からドレイン電極１０７の点Ｐ１０まで半導体層１０４を通り、ゲート電極１０２の上を通らずに達する経路Ｌ５も存在する。このような線が存在しえないような構成（例えば、図１０Ｆ、図１０Ｇまたは図１０Ｈに示す構成）にすることによって、ｏｆｆ電流を低減することができる。
【００９３】
（第２の実施形態）
図１２は、第２の実施形態にかかる薄膜トランジスタの構成例を示す平面図である。図１２は、アクティブマトリクス基板５上で隣接する２つの薄膜トランジスタ１８及びその周辺の配線の構成例を示している。それぞれの薄膜トランジスタ１８は、ゲート電極１０２、並びにゲート電極１０２の上に設けられた、半導体層１０４、くし型に形成されたソース電極１０６及び、ソース電極１０６とチャネル領域を挟んで対向する２つのドレイン電極１０７ｃ、１０７ｄを備えている。ドレイン電極１０７ｃ、１０７ｄからそれぞれドレイン配線が引き出されて画素電極（図示せず）に接続される。このように、ゲート電極１０２および半導体層１０４の上に、ソース電極１０６とこれに対応する複数のドレイン電極１０７ｃ、１０７ｄが設けられ、それぞれのドレイン電極１０７ｃ、１０７ｄからドレイン配線が引き出された構成にすることにより、さらに、アライメントずれに対する特性劣化を抑制することができる。
【００９４】
本実施形態では、ゲート電極１０２に接続されるゲート配線は、表示画面の水平方向に延びて形成され、ソース電極１０６に接続されるソース配線は、表示画面の垂直方向に延びて形成される。２つのドレイン電極１０７ｃ、１０７ｄは、ゲート配線の延伸方向を軸として線対称に配置される。
【００９５】
ゲート配線は、薄膜トランジスタ１８のゲート電極１０２のオン状態及びオフ状態を切り替える走査信号（ゲート信号）を伝達する。ソース配線は、ソースドライバ１６から出力される表示画像の輝度（階調）に応じたデータ信号（電圧信号（階調電圧））を伝達する。ドレイン配線は、ドレイン電極１０７ｃ、１０７ｄと画素電極とを接続する。
【００９６】
また、ゲート配線１０６に並行する補助容量配線１１０ａ、１１０ｂが設けられる。補助容量用配線１１０ａ、１１０ｂは、画素毎に、所定の補助容量を発生させるための配線であり、ゲート配線と平行となるように同じ層に設けられている。また、補助容量用配線１１０ａ、１１０ｂは、例えばゲート配線と同じ２層構造の金属膜によって構成されており、その端部は、補助容量の駆動部（例えば、上記ソースドライバ１６）に接続される。
【００９７】
ドレイン配線は、補助容量配線１１０ａ、１１０ｂの上方に設けられる補助容量電極１１１にも接続される。また、補助容量電極１１１の上方に画素電極に接続するためのコンタクトホールが設けられてもよい。
【００９８】
補助容量電極１１１と補助容量配線１１０ａとの間には、ゲート絶縁膜１０３（図４Ａ〜図４Ｃ参照）が設けられる。なお、補助容量電極１１１と補助容量配線１１０ａとが重なる部分では、補助容量配線１１０ａが補助容量電極１１１の内側に位置するように配置されることが好ましい。すなわち、補助容量配線１１０ａは、補助容量電極１１１より小さくすることが好ましい。
【００９９】
補助容量配線１１０ａは、ソース配線とも交差している。補助容量配線１１０ａとソース配線が交差する部分において、補助容量配線１１０ａとソース配線との間に半導体層１１３がさらに設けられる。半導体層１１３は、ソース配線の延びる方向に沿って突出した凸部Ｔを有する。これにより、アライメントずれによるソース配線または補助容量配線１１０ａ、１１０ｂの断線を抑制することができる。
【０１００】
なお、図１２に示す例では、ソース配線と補助容量配線１１０ａ、１１０ｂとの交差部分に半導体層１１３が設けられる場合について説明したが、ソース配線とその他の配線との交差部に同様に半導体層を設けることもできる。また、ソース配線だけでなくドレイン配線と他の配線との交差部にも同様に半導体層を設けることができる。これにより、アライメントのずれによる断線を抑制することができる。
【０１０１】
以上、実施形態を説明したが、本発明は、上記第１及び第２の実施形態に限定されない。例えば、ゲート電極、ソース電極及びドレイン電極は、上記２層の金属膜に限られない。例えば、Ａｌ、Ｍｏ、Ｔｉ、Ｔａなどの金属の単層膜もしくは積層膜もしくは合金もしくは合金の積層膜で、電極を構成することも可能である。また、半導体層は、アモルファスＳｉに限られず、例えば、μｃ−ＳｉやＺｎＯ、ＩＧＺＯなどの酸化物半導体で形成されてもよい。
【０１０２】
また、本発明の半導体装置は、液晶表示装置の他、画素を制御するための配線を有する基板を備えた各種表示装置に適用可能である。例えば、ＰＤＰ、ＦＥＤ（電解放出ディスプレイ）、有機ＥＬ、無機ＥＬ、並びにエレクトロウェッティング方式、電気浸透方式、電気泳動方式または誘電泳動方式などの電界誘導型表示装置に、本発明を適用することができる。
【産業上の利用可能性】
【０１０３】
本発明は、例えば、半導体装置、アクティブマトリクス基板または表示装置として、産業上利用可能である。
【符号の説明】
【０１０４】
１８ 薄膜トランジスタ
１０１ 基材（基板）
１０２ ゲート電極
１０３ ゲート絶縁膜
１０４ 半導体層
１０５ 電極コンタクト層
１０６ ソース電極
１０７ ドレイン電極
１０８ 保護層
１０９ 層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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【図１０Ｈ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２】
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