(57)【特許請求の範囲】
【請求項１】
絶縁領域と、
前記絶縁領域と隣り合った半導体領域と、
前記半導体領域から所定の距離だけ離れて前記絶縁領域に配置された不純物イオンのアレイと、
それぞれの不純物イオンに前記半導体領域における少なくとも１つの電荷キャリアが束縛されているか否かを検出するように配置された電位計のアレイと、
少なくとも１つの制御ゲートの組のアレイであって、当該組のそれぞれが、前記電位計のそれぞれと関連付けされており、前記少なくとも１つの制御ゲートのそれぞれが、それぞれの不純物イオンに少なくとも１つの電荷キャリアを束縛させるように制御するために、前記絶縁領域及び半導体領域に電界を印加するように構成された、前記少なくとも１つの制御ゲートの組のアレイと、を含み、
少なくとも１つの制御ゲートが、前記絶縁領域に配置された不純物イオンのアレイを遷移温度未満に低下させ、バイアスを印加することにより、それぞれの不純物イオンに、前記半導体領域における少なくとも１つの電荷キャリアを束縛させるように動作可能であり、
前記不純物イオンが、前記絶縁領域に配置されていると共に、前記半導体領域から前記所定の距離だけ離れていることによって、前記半導体領域から前記少なくとも１つの電荷キャリアが出ることなく印加されたバイアスで束縛された前記不純物イオンと前記少なくとも１つの電荷キャリアは、前記印加されたバイアスを除去しても、束縛されている、
装置。
【請求項２】
前記不純物イオンが正に帯電したイオンであり、前記少なくとも１つの電荷キャリアが少なくとも１つの電子である、請求項１に記載の装置。
【請求項３】
前記不純物イオンが単一価電子イオンである、請求項１に記載の装置。
【請求項４】
前記不純物イオンが、水素、ナトリウム、リチウム、又はカリウムを含む、請求項３に記載の装置。
【請求項５】
前記半導体領域がシリコンを含む、請求項１に記載の装置。
【請求項６】
前記絶縁領域が誘電材料を含む、請求項１に記載の装置。
【請求項７】
前記誘電材料が二酸化シリコンを含む、請求項６に記載の装置。
【請求項８】
前記絶縁領域及び前記半導体領域を分離するスペーサ領域を含む、請求項１に記載の装置。
【請求項９】
前記絶縁領域及び前記半導体領域が、半導体材料層と隣り合った誘電材料層を含む、請求項１に記載の装置。
【請求項１０】
前記電位計が、ソース領域、ドレイン領域、及びフローティング・アイランドを含み、これらが、前記ソース及びドレイン領域との間に前記フローティング・アイランドを介して導電経路が形成されるように構成されている、請求項１に記載の装置。
【請求項１１】
前記フローティング・アイランドが前記絶縁領域に隣接する、請求項１０に記載の装置。
【請求項１２】
少なくとも前記絶縁領域に熱的に束縛され、前記絶縁領域を遷移温度未満に冷却して前記絶縁領域において所定の位置で前記不純物イオンを凍結させるように構成されたクーラを更に含む、請求項１に記載の装置。
【請求項１３】
前記少なくとも１つの制御ゲートが、第１の導電性ラインの一部によって提供される第１のゲート及び前記第１の導電性ラインと交差する第２の導電性ラインの一部によって提供される第２のゲートを含む、請求項１に記載の装置。
【請求項１４】
メモリデバイスである、請求項１に記載の装置。
【請求項１５】
量子情報処理デバイスである、請求項１に記載の装置。
【請求項１６】
装置を製造する方法であって、
半導体領域を用意することと、
前記半導体領域と隣り合った絶縁領域を用意することと、
前記半導体領域から所定の距離だけ離れて前記絶縁領域に不純物イオンのアレイを用意することと、
それぞれの不純物イオンに前記半導体領域における少なくとも１つの電荷キャリアが束縛されているか否かを検出するように配置された電位計のアレイを用意することと、
少なくとも１つの制御ゲートの組のアレイであって、当該組のそれぞれが、前記電位計のそれぞれと関連付けされており、前記少なくとも１つの制御ゲートのそれぞれが、それぞれの不純物イオンに少なくとも１つの電荷キャリアを束縛させるように制御するために前記絶縁領域及び半導体領域に電界を印加するように構成された、前記少なくとも１つの制御ゲートの組のアレイを用意することと、
を含み、
少なくとも１つの制御ゲートが、前記絶縁領域に配置された不純物イオンのアレイを遷移温度未満に低下させ、バイアスを印加することにより、それぞれの不純物イオンに、前記半導体領域における少なくとも１つの電荷キャリアを束縛させるように動作可能であり、
前記不純物イオンが、前記絶縁領域に配置されていると共に、前記半導体領域から前記所定の距離だけ離れていることによって、前記半導体領域から前記少なくとも１つの電荷キャリアが出ることなく印加されたバイアスで束縛された前記不純物イオンと前記少なくとも１つの電荷キャリアは、前記印加されたバイアスを除去しても、束縛されている、
方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、具体的な用途として、専用ではないが、メモリデバイス及び／又は量子情報処理デバイスとして用いられる電荷キャリアデバイスに関する。
【背景技術】
【０００２】
量子アレイに基づいたメモリデバイスは既知である。例えば、Ｄ−Ｈ．Ｃｈａｅ等による「Ｎａｎｏｃｒｙｓｔａｌ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｕｓｉｎｇ  Ｈｉｇｈ−Ｄｅｎｓｉｔｙ  Ｓｉ０：７３Ｇｅ０：２７  Ｑｕａｎｔｕｍ  Ｄｏｔ  Ａｒｒａｙ」Ｊｏｕｒｎａｌ  ｏｆ  ｔｈｅ  Ｋｏｒｅａｎ  Ｐｈｙｓｉｃａｌ  Ｓｏｃｉｅｔｙ、第３５巻、Ｓ９９５〜Ｓ９９８ページ（１９９９年）は、ゲート酸化膜にシリコン−ゲルマニウムナノ結晶が組み込まれた金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を記載している。Ａ．Ｋｏｈｎｏ等による「Ｍｅｍｏｒｙ  Ｏｐｅｒａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ  Ｑｕａｎｔｕｍ−Ｄｏｔ  Ｆｌｏａｔｉｎｇ−Ｇａｔｅ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ」（Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ、第４０巻、Ｌ７２１〜７２３ページ（２００１年）は、シリコン量子ドットが用いられた同様のデバイスを記載している。また、米国特許公開第２００７／１０８５０２Ａ１号には、別の同様のデバイスが記載されている。
【０００３】
これらのタイプのデバイスにおいては、電子が薄いゲート酸化膜を介してチャネルに通り抜けることによって、量子ドットが帯電及び放電される。このため、書き込み、消去、及び保持の時間は、ゲート酸化膜の厚さに依存する。従って、ゲート酸化膜を厚くすれば保持時間を長くすることができるが、これによって書き込み及び消去の時間も長くなる。更に、ゲート酸化膜を厚くすると、書き込み及び消去に高い電圧が必要となる傾向がある。
【０００４】
これらのタイプのデバイスにおけるもう１つの大きな欠点は、ゲート酸化膜が使用と共に劣化する傾向があることである。
【０００５】
これらと同様であるがもっと複雑なメモリデバイスも提案されている。例えば、米国特許第５，９０５，２７３Ａ号は、三次元の量子ドットアレイを有する電界効果トランジスタを記載している。これは、ガリウムヒ素（ＧａＡｓ）チャネルとゲート電極との間にあるヒ化アルミニウムガリウム（ＡｌＧａＡｓ）の層に埋め込まれたヒ化インジウム（ＩｎＡｓ）を含む。このデバイスにおいては、電子が量子ドット間を通り抜けることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許公開第２００７／１０８５０２Ａ１号明細書
【特許文献２】米国特許第５，９０５，２７３Ａ号
【特許文献３】米国特許第５，６０５，４６８Ｂ号明細書
【特許文献４】米国特許第７，０３８，２３４Ｂ号明細書
【特許文献５】欧州特許第１，２６２，９１１Ａ１号
【非特許文献】
【０００７】
【非特許文献１】Ｄ−Ｈ．Ｃｈａｅ著、「Ｎａｎｏｃｒｙｓｔａｌ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｕｓｉｎｇ  Ｈｉｇｈ−Ｄｅｎｓｉｔｙ  Ｓｉ０：７３Ｇｅ０：２７  Ｑｕａｎｔｕｍ  Ｄｏｔ  Ａｒｒａｙ」Ｊｏｕｒｎａｌ  ｏｆ  ｔｈｅ  Ｋｏｒｅａｎ  Ｐｈｙｓｉｃａｌ  Ｓｏｃｉｅｔｙ、第３５巻、Ｓ９９５〜Ｓ９９８ページ（１９９９年）
【非特許文献２】Ａ．Ｋｏｈｎｏ著、「Ｍｅｍｏｒｙ  Ｏｐｅｒａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ  Ｑｕａｎｔｕｍ−Ｄｏｔ  Ｆｌｏａｔｉｎｇ−Ｇａｔｅ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ」（Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ、第４０巻、Ｌ７２１〜７２３ページ（２００１年）
【非特許文献３】Ｍ．Ｖ．Ｒａｓｔｅｉ著、「Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ  ｇｒｏｗｔｈ  ｏｆ  Ｃｏ  ｎａｎｏｄｏｔｓ  ｏｎ  ｐａｔｔｅｒｎｅｄ  Ｓｉ  ｓｕｂｓｔｒａｔｅｓ」、Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、第８５巻、２０５０〜２０５２ページ（２００４年）
【非特許文献４】Ｈ．Ｄ．Ｗａｎｚｅｎｂｏｅｃｋ著、「Ｄｏｔ−ａｒｒａｙ  ｉｍｐｌａｎｔａｔｉｏｎ  ｆｏｒ  ｐａｔｔｅｒｎｅｄ  ｄｏｐｉｎｇ  ｏｆ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、Ｎｕｃｌｅａｒ  Ｉｎｓｔｒｕｍｅｎｔｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｉｎ  Ｐｈｙｓｉｃｓ  Ｒｅｓｅａｒｃｈ  Ｓｅｃｔｉｏｎ  Ｂ：  Ｂｅａｍ  Ｉｎｔｅｒａｃｔｉｏｎｓ  ｗｉｔｈ  Ｍａｔｅｒｉａｌｓ  ａｎｄ  Ａｔｏｍｓ、第２４２巻、２５７ページ（２００６年）
【非特許文献５】Ｒ．Ｖｅｎｋａｔａｓｕｂｒａｍａｎｉａｎ著、「Ｔｈｉｎ−ｆｉｌｍ  ｔｈｅｒｍｏｅｌｅｃｔｒｉｃ  ｄｅｖｉｃｅｓ  ｗｉｔｈ  ｈｉｇｈ  ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ  ｆｉｇｕｒｅｓ  ｏｆ  ｍｅｒｉｔ」、Ｎａｔｕｒｅ、第４１３巻、５９７〜６０２ページ（２００１年）
【非特許文献６】Ａ．Ｋｏｇａｎ、Ｇ．Ｇｒａｎｇｅｒ、Ｍ．Ａ．Ｋａｓｔｎｅｒ、Ｄ．Ｇｏｌｄｈａｂｅｒ−Ｇｏｒｄｏｎ、Ｈ．Ｓｈｔｒｉｋｍａｎ著、「Ｓｉｎｇｌｅｔ−ｔｒｉｐｌｅｔ  ｔｒａｎｓｉｔｉｏｎ  ｉｎ  ａ  ｓｉｎｇｌｅ−ｅｌｅｃｔｒｏｎ  ｔｒａｎｓｉｓｔｏｒ  ａｔ  ｚｅｒｏ  ｍａｇｎｅｔｉｃ  ｆｉｅｌｄ」、Ｐｈｙｓｉｃａｌ  Ｒｅｖｉｅｗ  Ｂ、第６７巻、１１３３０９ページ（２００３年）
【非特許文献７】Ｒ．Ｒａｕｓｓｅｎｄｏｒｆ、Ｄ．Ｅ．Ｂｒｏｗｎｅ、Ｈ．Ｊ．Ｂｒｉｅｇｅｌ著、「Ｍｅａｓｕｒｅｍｅｎｔ−ｂａｓｅｄ  ｑｕａｎｔｕｍ  ｃｏｍｐｕｔａｔｉｏｎ  ｗｉｔｈ  ｃｌｕｓｔｅｒ  ｓｔａｔｅｓ」、Ｐｈｙｓｉｃａｌ  Ｒｅｖｉｅｗ  Ａ、第６８巻、０２２３１２ページ（２００３年）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
このタイプのデバイスにおいても、動作には量子ドット間の通り抜けが伴い、このため、量子ドット間のＡｌＧａＡｓ領域は使用と共に劣化しやすい。一般に、これらのメモリデバイスは、動作のために高電圧を必要とする傾向がある。例えば、ソース及びドレインの電圧は数ボルト、ゲート電圧は１０Ｖのオーダーが一般的である。
【０００９】
更に、メモリデバイスが、例えば位置合わせ不良又は迷走不純物のために適正に動作しないことがわかった場合、デバイスを修理するための余地は、あったとしてもわずかでしかない。
【００１０】
これらのタイプのデバイスは、自身でアレイに配列する量子ドットを用いて製造することができるが、量子ドットの位置に対する制御は限られている。
【００１１】
１つの解決策は、電子ビームリソグラフィ、集束イオンビームミリング、又は集束イオンビーム注入等の高解像度製造プロセスを用いて、ドットの位置（又は意図する位置）を画定することである。
【００１２】
例えば、Ｍ．Ｖ．Ｒａｓｔｅｉ等による「Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ  ｇｒｏｗｔｈ  ｏｆ  Ｃｏ  ｎａｎｏｄｏｔｓ  ｏｎ  ｐａｔｔｅｒｎｅｄ  Ｓｉ  ｓｕｂｓｔｒａｔｅｓ」、Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、第８５巻、２０５０〜２０５２ページ（２００４年）は、シリコン基板を予め構成し、この予め構成した基板をナノ電極テンプレートとして用いて、コバルトナノドットの選択的な電着を実行することを記載している。Ｈ．Ｄ．Ｗａｎｚｅｎｂｏｅｃｋ等による「Ｄｏｔ−ａｒｒａｙ  ｉｍｐｌａｎｔａｔｉｏｎ  ｆｏｒ  ｐａｔｔｅｒｎｅｄ  ｄｏｐｉｎｇ  ｏｆ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、Ｎｕｃｌｅａｒ  Ｉｎｓｔｒｕｍｅｎｔｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｉｎ  Ｐｈｙｓｉｃｓ  Ｒｅｓｅａｒｃｈ  Ｓｅｃｔｉｏｎ  Ｂ：  Ｂｅａｍ  Ｉｎｔｅｒａｃｔｉｏｎｓ  ｗｉｔｈ  Ｍａｔｅｒｉａｌｓ  ａｎｄ  Ａｔｏｍｓ、第２４２巻、２５７ページ（２００６年）は、集束イオンビームによるシリコンのドーピングを記載している。
【００１３】
しかしながら、これらの技法は、大規模なアレイの形成に特に適しているわけではないという傾向がある。例えば、最大記憶密度は約１０１０ビット／ｃｍ２に制限される。更に、集束イオンビーム注入を用いて形成されたドットは、ドット当たり約１０５のイオンを含む傾向がある。ドット当たりのイオン数を減らすことが望ましい。
【００１４】
本発明は、これらの問題の１つ以上を改善しようとするものである。
【課題を解決するための手段】
【００１５】
本発明の第１の態様によれば、絶縁領域に配置された不純物イオンと、絶縁領域に隣接した半導体領域と、半導体領域における電荷キャリアを検出するように配置された電位計と、絶縁領域及び半導体領域に電界を印加するように構成された少なくとも１つの制御ゲートと、を含み、少なくとも１つの電荷キャリアが半導体材料領域から出ることなく、少なくとも１つの制御ゲートが、半導体材料領域における少なくとも１つの電荷キャリアを不純物イオンに束縛させるように動作可能であり、電位計が、少なくとも１つの電荷キャリアが不純物イオンに束縛されているか否かを検出するように動作可能である、デバイスが提供される。
【００１６】
従って、このデバイスは、電荷キャリアが、例えば記憶されるために、絶縁領域を通り抜ける必要を回避することができる。電荷キャリアは半導体領域においてトラップされ、絶縁領域ではトラップされないので、デバイスは使用中に劣化しにくい。例えば約４０ｎｍのような数十ナノメートル以下のアレイ格子定数を有する六角形イオンアレイに基づいて、デバイスのアレイを形成することができる。従って、１０１０又は１０１１ビット／ｃｍ２（又は０．１又は１Ｔビット／ｉｎ２）のオーダーの記憶密度を達成することができる。通り抜けが必要ないので、データの書き込み及び消去に必要なゲート電圧を低くして用いることができる。更に、イオンは、１つのみの電子だけでなく２つの電子をトラップするために用いることができ、このため三進数（「トリット（ｔｒｉｔ）」）を記憶することができる。これは、更に記憶密度を高めるのに役立つ。
【００１７】
不純物イオンは正に帯電したイオンとすることができ、少なくとも１つの電荷キャリアは少なくとも１つの電子とすることができる。不純物イオンは単一価電子イオンとすることができる。不純物イオンは、水素、ナトリウム、リチウム、又はカリウムを含む場合がある。
【００１８】
半導体領域はシリコンを含むことができる。絶縁領域は、二酸化シリコン等の誘電材料を含むことができる。絶縁領域は、半導体において空乏領域を含む場合がある。
【００１９】
デバイスは、絶縁領域及び半導体領域を分離するスペーサ領域を含むことができる。
【００２０】
絶縁領域及び半導体領域は、例えば半導体材料層の上にある隣り合った誘電材料層を含むことができる。
【００２１】
電位計は、ソース領域、ドレイン領域、及びフローティング・アイランドを含み、これらは、ソース及びドレイン領域との間にフローティング・アイランドを介して導電経路が形成されるように構成されている。フローティング・アイランドは絶縁領域に隣接することができる。例えば、フローティング・アイランドは絶縁領域と隣り合っている場合がある。
【００２２】
電位計、特に単一価電子電位計の使用によって、データを読み取るために必要な電圧（１つ以上の電圧）の低減を促進することができる。例えば、数ミリボルトを用いてデータを読み取ることができる場合がある。更に、単一価電子電位計の使用は、電荷の外乱を最小限に抑えることに役立つ。
【００２３】
デバイスは、少なくとも絶縁領域に熱的に束縛され、絶縁領域を遷移温度未満に冷却して絶縁領域において所定の位置で不純物イオンを凍結させるように構成されたクーラを含むことができる。
【００２４】
クーラと組み合わせて可動性イオンを用いることによって、イオンと電位計との位置合わせを促進することができる。また、イオンを再配置することによってデバイスを修理する設備を提供することができる。
【００２５】
少なくとも１つの制御ゲートは、第１の導電性ラインの一部によって提供される第１のゲート及び第１の導電性ラインと交差する第２の導電性ラインの一部によって提供される第２のゲートを含むことができる。
【００２６】
デバイスはメモリデバイスとすることができる。
【００２７】
デバイスは量子情報処理デバイスとすることができる。
【００２８】
本発明の第２の態様によれば、前出の請求項のいずれかに記載のデバイスのアレイと、デバイスのアレイを制御するための回路と、を含む装置が提供される。
【００２９】
前述のように、数十ナノメートルの格子定数を有する六角形イオンアレイに基づいてデバイスのアレイを形成することができ、このため、約１０１１以上の記憶密度を達成可能である。
【００３０】
本発明の第３の態様によれば、絶縁領域に配置された不純物イオンと、絶縁領域に隣接した半導体領域と、半導体領域における電荷キャリアを検出するように配置された電位計と、絶縁領域及び半導体領域に電界を印加するように構成された少なくとも１つの制御ゲートと、を含むデバイスを動作させる方法であって、少なくとも１つの電荷キャリアが半導体材料領域から出ることなく、少なくとも１つの制御ゲートにバイアス（１つ以上のバイアス）を印加して、半導体領域における少なくとも１つの電荷キャリアを不純物イオンに束縛させることと、電位計を用いて、少なくとも１つの電荷キャリアが不純物イオンに束縛されているか否かを検出することと、を含む方法が提供される。
【００３１】
この方法は、イオンが可動性である第１の温度において、少なくとも１つの制御ゲートにバイアス（１つ以上のバイアス）を印加して、絶縁領域においてイオンを配置することと、バイアス（１つ以上のバイアス）を除去することと、不純物イオンが所定の位置で凍結する遷移温度を超える第２の温度に絶縁領域を冷却することと、第２の温度において少なくとも所定の時間期間だけ待機することと、遷移温度未満の第３の温度に絶縁領域を冷却することと、
を更に含むことができる。
【００３２】
本発明の第４の態様によれば、デバイスを製造する方法であって、半導体領域を用意することと、半導体領域と隣り合った絶縁領域を用意することと、絶縁領域に不純物イオンを用意することと、半導体領域における電荷キャリアを検出するように配置された電位計を用意することと、絶縁領域及び半導体領域に電界を印加するように構成された少なくとも１つの制御ゲートを用意することと、を含む方法が提供される。
【００３３】
これより、本発明のいくつかの実施形態について、添付図面を参照して、一例として説明する。
【図面の簡単な説明】
【００３４】
【図１】デバイスアレイの概略ブロック図である。
【図２】メモリセルとしての電荷キャリアデバイスの使用を示す。
【図３】デバイスアレイを含むチップの概略平面図である。
【図３ａ】図３に示したチップの概略斜視図である。
【図４】デバイスの概略斜視図である。
【図４ａ】図４に示したアレイの一部の概要を含むデバイスアレイの拡大平面図である。
【図５】デバイスの概略拡大図である。
【図５ａ】図４に示したアレイの一部の概要を含むデバイスアレイの拡大平面図である。
【図６】図３に示したデバイスのＡ−Ａ’線に沿った断面図である。
【図７】図３に示したデバイスのＢ−Ｂ’線に沿った断面図である。
【図８ａ】デバイスを製造するための基板の後側処理のフロー図である。
【図８ｂ】デバイスを製造するための基板の前側処理のフロー図である。
【図９ａ】製造中のある段階におけるデバイスを示す。
【図９ｂ】製造中のある段階におけるデバイスを示す。
【図９ｃ】製造中のある段階におけるデバイスを示す。
【図９ｄ】製造中のある段階におけるデバイスを示す。
【図９ｅ】製造中のある段階におけるデバイスを示す。
【図９ｆ】製造中のある段階におけるデバイスを示す。
【図９ｇ】製造中のある段階におけるデバイスを示す。
【図９ｈ】製造中のある段階におけるデバイスを示す。
【図９ｉ】製造中のある段階におけるデバイスを示す。
【図９ｊ】製造中のある段階におけるデバイスを示す。
【図９ｋ】製造中のある段階におけるデバイスを示す。
【図１０】デバイスを冷却するための構造の多数の段階を示すデバイスの断面図である。
【図１１ａ】製造中のある段階におけるデバイスを示す。
【図１１ｂ】製造中のある段階におけるデバイスを示す。
【図１１ｃ】製造中のある段階におけるデバイスを示す。
【図１１ｄ】製造中のある段階におけるデバイスを示す。
【図１１ｅ】製造中のある段階におけるデバイスを示す。
【図１１ｆ】製造中のある段階におけるデバイスを示す。
【図１１ｇ】製造中のある段階におけるデバイスを示す。
【図１１ｈ】製造中のある段階におけるデバイスを示す。
【図１１ｉ】製造中のある段階におけるデバイスを示す。
【図１１ｊ】製造中のある段階におけるデバイスを示す。
【図１１ｋ】製造中のある段階におけるデバイスを示す。
【図１１ｌ】製造中のある段階におけるデバイスを示す。
【図１１ｍ】製造中のある段階におけるデバイスを示す。
【図１１ｎ】製造中のある段階におけるデバイスを示す。
【図１１ｏ】製造中のある段階におけるデバイスを示す。
【図１１ｐ】製造中のある段階におけるデバイスを示す。
【図１２】第１及び第２のマスクによって形成された第１及び第２のレジストパターンの平面図である。
【図１３ａ】図１２に示したレジストのＣ−Ｃ’線に沿った横断面図である。
【図１３ｂ】図１２に示したレジストのＤ−Ｄ’線に沿った横断面図である。
【図１４ａ】ドレインの方向に沿ったデバイスの横断面図である。
【図１４ｂ】ドレインの方向に沿ったデバイスの横断面図である。
【図１５】デバイスに印加されるバイアスを示す。
【図１６】イオンアレイの用意を示す。
【図１７】イオンアレイを用意するプロセスのプロセスフロー図である。
【図１８】データの書き込み、読み取り、及び消去のためのタイミング図を示す。
【図１９】トリットを設定するためのタイミング図を示す。
【発明を実施するための形態】
【００３５】
図１及び図２を参照すると、装置１の概略的なブロック図が示されており、これは、処理済みチップ３上に形成されたイオン制御電荷キャリアデバイス２のアレイを含む。
【００３６】
メモリ装置１は、データ記憶領域４（以降、「ノード」と称する）のアレイを含む。各ノード４は、絶縁領域６に位置する各イオン５を含む。隣接する（例えば隣の）半導体領域８に位置する電子等の１つ以上の可動性電荷キャリア７は、各イオン５に可逆的に束縛することができる。電荷キャリア７は、絶縁領域６内に通り抜けてイオン５に束縛する必要はない。電荷キャリア７は、イオン５から、例えば約３から３０ｎｍ離れたままである。後に更に詳細に説明するが、領域６、８は、半導体材料層と接触した誘電材料層によって形成される。しかしながら、いくつかの例では、領域６、８は隣り合っている必要はない。例えば、あるタイプの誘電材料の層を、スペーサ層及び／又は拡散障壁として機能することができる別のタイプの誘電材料層によって、半導体材料層から分離させても良い。これに加えて、又はこの代わりに、半導体材料の２つ以上の層を用いることも可能である。
【００３７】
ノード４は、電位計９のアレイ及びゲート１０、１１の組を用いて、読み取られ、設定される。ノード４からデータを読み取るように、各ノード４に各電位計９が設けられている。また、ノード４を設定するように、各ノード４に１組のゲート１０、１１が設けられている。共通のゲート１２を設けて、デバイス２の構成に活用することも可能である。
【００３８】
デバイス２は、オンチップ制御回路１３によって個別にアドレスすることができる。制御回路１３を用いて、入／出力回路１４から受信したデータによりデバイス２を設定することができる。
【００３９】
後に更に詳細に説明するが、各デバイス２に、イオン５を個別に配置することができる。（デバイス２の動作温度を超える温度で）絶縁領域６内で可動性であるイオン５は、ゲート１０、１１、１２を用いて操作することができる。更に、適切な濃度で、可動性イオン５は、クーロンの反発作用によって、規則的なアレイ（電子のウィグナー結晶と同様）に自身で配列することができる。
【００４０】
デバイスの動作の準備ができた状態で所定の位置でイオン５を凍結させるために、冷蔵庫（図示せず）を用いて、デバイス２の温度を、絶縁領域におけるイオン５のガラス遷移温度Ｔｇ未満に低下させることができる。これに加えて、又はこの代わりに、オンチップの多段熱電気クーラ１５を用いることができる。後に更に詳細に説明するが、デバイス２は、通常は室温である第１の温度Ｔ１から使用し、動作温度Ｔ３まで冷却することができる。
【００４１】
ゲート１０、１１、１２及びクーラ１５は、イオン配置制御回路１６によって制御される。
【００４２】
各ノード４を用いて、二進数（「ビット」）のデータを記憶することができる。例えば、イオン５に電荷キャリア７が束縛されていない場合、これは状態「０」を表すことができる。イオン５に１つの電荷キャリア７が束縛されている場合、これは状態「１」を表すことができる。
【００４３】
しかしながら、デバイス２は、各ノード４が三進数（「トリット」）のデータを記憶するように動作させることができる。このため、前述のように「０」及び「１」の状態を記憶することに加えて、イオン５に２つの電荷キャリア７が束縛されている場合に、ノード４を用いて「２」状態を記憶することができる。
【００４４】
また、図２を参照すると、各ノード４は、ビットライン１７及びワードライン１８（それぞれ「ＢＬ」及び「ＷＬ」）とも称される）を介して、更に、１対のセンスライン（読み出し線）１９、２０（「ＳＬ１」及び「ＳＬ２」とも称される）を介して、アドレスすることができる。ビットライン１７及びワードライン１８を用いて、適切なバイアスＶＧ１及びＶＧ２をゲート１０、１１に印加することによって、ノード４を設定することができる。センスライン１９、２０を用いて、適切なバイアスＶＳ及びＶＤを電位計９のソース領域２１及びドレイン領域２２に印加し、電流ＩＳＤを電位計９によって測定することによって、ノード４を読み取ることができる。電位計９は、各トンネル障壁２４、２５によってソース及びドレイン２１、２２から絶縁されたフローティング領域２３（ここでは「導電アイランド」とも称する）を含む。
【００４５】
電位計９は、単一電子電位計である。このため、アイランド２３、トンネル障壁２４、２５、及びデバイス２の周囲領域は、電位計９がクーロンブロッケード（Ｃｏｕｌｏｍｂ  ｂｌｏｃｋａｄｅ）を示すように配列される。
【００４６】
図２に示すように、アイランド２３は、ノード４に容量的に束縛され、イオン５が対になっていないか、又は１つ（以上の）電荷キャリア７に束縛されているかを検出することができる。
【００４７】
図３を参照すると、処理済みチップ３の概略的な平面図が示されている。
【００４８】
図３に示すように、ビットライン１７及びワードライン１８、ならびに第１のセンスライン１９及び第２のセンスライン２は、約６０度である角度θで交差する。イオン５は、ライン１７、１８の交差点に位置する。このため、イオン５は正六角形のアレイに配列されている。後に説明するが、イオン５は、電子間相互作用の反発のために、自然に六角形のアレイを形成する傾向がある。この例では、アレイは約４０ｎｍの格子定数ａを有する。
【００４９】
また、図３ａを参照すると、処理済みチップ３は基板２６を含み、これは、層が堆積されパターニングされた第１及び第２の面（又は「側」）２７、２８を有する。基板２３の第１の側２７（以降、「前側」と称する）上には、第１のパターニング層配列が、とりわけデバイス２を形成する。基板２６の第２の側２８（「後側」）上には、第２のパターニング層配列３０が、とりわけクーラ１５を形成することができる。
【００５０】
図４及び図５を参照すると、処理済みチップ３の部分的な斜視図が示されている。
【００５１】
特に図４を参照すると、基板２６は、高抵抗（例えばρ≧１０，０００Ωｃｍ）のドーピングされていないシリコン（Ｓｉ）基板を含む。後に更に詳細に説明するが、基板２６の上部は半導体領域８（図１）を提供する。
【００５２】
基板２６の前側２７上には、厚さｔ１を有する誘電材料層３１が基板２６の上にある。この例では、層３１は二酸化シリコン（ＳｉＯ２）を含み、約４０ｎｍの厚さｔ１を有する。好ましくは、欠陥を最小限に抑えるように、ＳｉＯ２の非アモルファス（例えば結晶）形態を用いる。この例では、誘電層３１は絶縁領域６（図１）を提供する。
【００５３】
基板２６の後側２８上には、共通ゲート電極１２が形成されている。
【００５４】
前述したように、クーラ１５を設けることができる。これは、誘電材料層３２によってゲート１２から分離させて、基板２６の後側２８上に形成することができる。
【００５５】
図４及び図５に示すように、イオン５は誘電材料層３１に埋め込まれている。この例では、イオン５は、（非磁性）ナトリウムイオン（Ｎａ＋）である。しかしながら、ナトリウム（Ｎａ＋）、リチウム（Ｌｉ＋）、カリウム（Ｋ＋）、及び水素（Ｈ＋）等、いかなるタイプの高速拡散イオンも用いることができる。
【００５６】
これらのタイプのイオンは一般に、室温（約２９３Ｋ）で誘電材料において高い拡散係数値を有し、デバイス動作温度で誘電材料において低い拡散係数値を有する。このため、イオン５は室温では可動性であり操作することができる。基板の温度を例えば約７７Ｋ以下に低下させることによって、イオンを所定の位置で凍結させる。
【００５７】
これらのタイプのイオンは、単一価電子を有する水素様であり、単一の電子と束縛して電荷的中性Ｄ０状態を形成することができる。しかしながら、適切な条件のもとでは、イオンは２つの電子と束縛して、負に帯電したＤ＿状態を形成することができる。
【００５８】
いくつかの実施形態において、イオン５は、マンガン（Ｍｎ２＋）等の強磁性とすることができる。強磁性領域（１つ以上の領域）を有する電位計９を用いて、電荷を検出するだけでなく、スピン配向を検出することができる。
【００５９】
イオン５及び電荷キャリア７は、約３から約３０ｎｍの間の距離だけ分離されるが束縛したままとすることができる。この距離は、イオン種、イオン密度、誘電材料、半導体材料、ディスオーダー、及び温度に依存する。この例において、約２×１０１２ｃｍ−２の濃度を有し、高抵抗シリコンに接触し１２０Ｋ未満に冷却された二酸化シリコンに埋め込まれたナトリウムイオンでは、イオン５及び電子７は、約２５から３０ｎｍだけ分離された場合に束縛したままとすることができる。
【００６０】
誘電材料及びイオンの他の組み合わせも使用可能である。いくつかの実施形態においては、例えば７７Ｋを超える高い温度において、更には室温においてさえ、イオンが不可動性となる誘電材料及びイオン種を用いることができる。これによって、より高い動作温度が可能となる。このため、いくつかの実施形態では、イオンを可動性としてそれらを配置することができるように、基板を加熱することが必要となる場合がある。
【００６１】
図４及び図５に示すように、誘電材料層３１は、２つ以上のメモリデバイス２に共用される。
【００６２】
ドーピングされていない基板２６及び正に帯電したイオン５（例えばカチオン（陽イオン））では、可動性電荷キャリア７は電子の形態を取る。しかしながら、イオンは負に帯電する場合があり、このため電荷キャリア７は、ホール等の正に帯電した粒子の形態を取る場合がある。
【００６３】
前述したように、高抵抗の基板を用いる。これによって、半導体と誘電体との間の界面３２における散乱の軽減を促進することができる。
【００６４】
引き続き図４及び図５を参照し、更に図６及び図７も参照すると、デバイスの残り部分の近傍において、ビットライン１７及びワードライン１８は、それぞれ第１のゲート１０及び第２のゲート１１を提供する。ビットライン１７は、金属又は金属合金を含む導電トラックの形態を取るが、これは半導体材料を含むことも可能である。ワードライン１８は、ドーピングされた半導体材料を含む導電トラックの形態を取る。ワードライン１８は、約１×１０１５から１×１０１８ｃｍ−３の間でドーピングすることができ、適切なドーピング濃度は定形的な実験によって見出すことができる。この例では、ビットライン１７はアルミニウム（Ａｌ）を含み、ワードライン１８は多結晶シリコンを含む。
【００６５】
特に図４を参照すると、電位計９が誘電層３１とワードライン１８との間に配置されている。
【００６６】
特に図５を参照すると、デバイスの残り部分の近傍で、第１のセンスライン１９及び第２のセンスライン２０が、電位計９のソース２１及びドレイン２（図４）を提供する。センスライン１９、２０は、金属又は金属合金を含む導電トラックの形態を取る。この例では、センスライン１９、２０はアルミニウム（Ａｌ）を含む。
【００６７】
電位計９の導電アイランド２３は、この例ではアルミニウム（Ａｌ）を含む導電材料の薄いプレートの形態を取る。この場合は酸化アルミニウム（Ａｌ２Ｏ３）である第１の誘電材料層３３は、ソース２１及びドレイン２２からアイランド２３を分離し絶縁する。このため、第１の誘電層３３は、トンネル障壁２４、２５（図２）の双方を提供するように機能する。ソース２１及びドレイン２２は、第２の誘電材料層３４によって絶縁されている。この層３４も酸化アルミニウム（Ａｌ２Ｏ３）を含む。第１のセンスライン１９／ソース２１は、第３の誘電材料層３５によって覆われている。この層３５も酸化アルミニウム（Ａｌ２Ｏ３）を含む。第２の誘電層３４及び第３の誘電層３５は、漏れを低減するように、第１の誘電層３３よりも厚くなっている。
【００６８】
電位計９は、この例では窒化シリコン（Ｓｉ３Ｎ４）を含むパターニング誘電材料層３７において、ホール３６（又は「ビア」）に形成されている。
【００６９】
再び図１を参照すると、前述のように、デバイス２は、冷蔵庫（図示せず）を用いて冷却することができる。例えば、液体窒素を用いてデバイスを７７Ｋまで冷却することができる。液体ヘリウムを用いてデバイスを４．２Ｋまで冷却することも可能である。また、デバイス２は、例えばヘリウムガスを循環させることによって冷却されるコールドフィンガー又はプレートを用いて冷却することができる。しかしながら、デバイス２は、少なくとも部分的に、多段熱電気クーラ１５によって冷却可能である。例えば、デバイス２は、米国特許第５，６０５，４６８Ｂ号に記載されたもの等、ＢｉｘＳｂ２−ｘＴｅ３及びＢｉ２Ｔｅ３−ｘＳｅｘ超格子に基づいたミクロカスケード熱電気クーラを用いて冷却することができる。この米国特許は、参照により本願にも含まれるものとする。また、Ｒ．Ｖｅｎｋａｔａｓｕｂｒａｍａｎｉａｎ等による「Ｔｈｉｎ−ｆｉｌｍ  ｔｈｅｒｍｏｅｌｅｃｔｒｉｃ  ｄｅｖｉｃｅｓ  ｗｉｔｈ  ｈｉｇｈ  ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ  ｆｉｇｕｒｅｓ  ｏｆ  ｍｅｒｉｔ」、Ｎａｔｕｒｅ、第４１３巻、５９７〜６０２ページ（２００１年）も参照のこと。これは、参照により本願にも含まれるものとする。
【００７０】
また、米国特許第７，０３８，２３４Ｂ号に記載されたもの等、ｎ型Ｓｉ／ＳｉＧｅの多層量子井戸と組み合わせたｐ型Ｂ４Ｃ／Ｂ９Ｃの多層量子井戸膜に基づいた３段を用いて、デバイスを５０Ｋに冷却することができる。この米国特許は、参照により本願にも含まれるものとする。
【００７１】
シリコンチップを冷却するために、超格子に基づいた冷却デバイスが特別に適合される。更に、かかる超格子に基づいた冷却デバイスは、約３．５のＫ．Ｔの値を示すことができ（ここでＫは熱伝導率であり、Ｔは絶対温度である）、この値はバルク材料よりも良好である。更に、超格子に基づいたデバイスは、より効率的な冷却を行うことができる。例えば、超格子に基づいたデバイスは約２４０Ｋの温度差ΔＴを得ることができ、これに比べてバルク材料は約３０Ｋである。ＫＴの値は、量子ワイヤ超格子を用いることによって更に改善することができ、いっそう効率的な冷却を提供する。
【００７２】
これより、図８ａ、図９ａから図９ｋ、及び図１０を参照して、バックゲート１２（図１）及び任意の熱電気クーラ１５を製造するための基板２６の後側処理について説明する。
【００７３】
図８ａ及び図９ａを参照すると、高抵抗の半導体基板２６が用意され（ステップＳ１）、従来のＲＣＡ（Ｒａｄｉｏ  Ｃｏｒｐｏｒａｔｉｏｎ  ｏｆ  Ａｍｅｒｉｃａ）洗浄プロセスを用いて洗浄される。
【００７４】
図８ａ及び図９ｂを参照すると、基板２６の後側２８上に、導電材料層１２が堆積されて、バックゲートを形成する（ステップＳ２）。
【００７５】
この例においては、導電材料はアルミニウム（Ａｌ）であり、熱蒸着によって堆積される。この層は、約１００ｎｍから１μｍの間の厚さを有することができる。他の金属又は金属合金も使用可能である。ゲート誘電層を含む２つ以上の層を用いることも可能である。いくつかの実施形態においては、導電材料は、例えばリン又はヒ素をドーピングした高ドーピングｎ型結晶又は多結晶シリコン等の半導体材料を含むことができる。もっと厚いか又はもっと薄い層を用いることも可能である。  
【００７６】
前述のように、オンチップ多段クーラ１５を設けることができる。２段を用いてデバイス２（図１）を約７０Ｋに冷却することができ、３段を用いてそれらを約３０Ｋに冷却することができる。
【００７７】
図８ａ及び図９ｃを参照すると、バックゲート１２の表面３８上に、二酸化シリコン等の誘電材料層３２が堆積されている（ステップＳ３）。例えば、層３２は、約５０ｎｍから約５００ｎｍの間の厚さを有することができる。高ｋ誘電体を用いる場合、もっと薄い層を用いることができる。
【００７８】
図８ａ及び図９ｄを参照すると、高ドーピングｎ型多結晶シリコン等の導電材料層（図示せず）が、例えば化学気相成長法（ＣＶＤ：ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）によって堆積され、フォトリソグラフィ及びウェットエッチングによってパターニングされて、熱電気段の冷側を形成する複数の導電パッド３９が画定されている（ステップＳ４）。導電材料層は、約５μｍの厚さを有することができる。
【００７９】
図８ａ及び図９ｅを参照すると、二酸化シリコン等の絶縁材料層４０が、例えばＣＶＤによって堆積されている（ステップＳ５）。層４０は、例えば約１００μｍの厚さを有することができる。すなわち、これは、導電パッド（例えば約５μｍ）及びこの後に堆積する超格子（例えば約１００μｍ）を収容するのに充分な厚さである。
【００８０】
また、図９ｆを参照すると、層４０がフォトリソグラフィ及びウェットエッチングによりパターニングされて、パターニング絶縁材料層４０’内に第１の組のバイア４１を画定している（ステップＳ６）。
【００８１】
図８ａ及び図９ｇを参照すると、ドーピングされていないシリコン層によって相互に分離された、ｐ型Ｂ４Ｃ及びＢ９Ｃの多層等、第１のタイプの少なくとも１００の超格子を形成する第１の組の層（図示せず）が堆積されパターニングされて、バイア４１内にｐ型レグ４２を形成している（ステップＳ７）。各超格子は、各々が約１０ｎｍの厚さを有する９５対のＢ４Ｃ及びＢ９Ｃの層を堆積することを含むことができる。介在させたシリコン層は各々、約５０ｎｍの厚さを有する。このため、第１の組の層は、合計で少なくとも１００μｍの厚さを有する。
【００８２】
また、図９ｈを参照すると、絶縁材料のパターニング層４０’が更にパターニングされて、更にパターニングした絶縁材料層４０’’内に第２の組のバイア４３を画定している（ステップＳ８）。
【００８３】
図８ａ及び図９ｉを参照すると、ドーピングしていないシリコンによって相互に分離された、ｎ型Ｓｉ及びＳｉＧｅの多層等、第２のタイプの少なくとも１００の超格子を形成する第２の組の層（図示せず）が堆積されパターニングされて、バイア４３内にｎ型レグ４４を形成している（ステップＳ９）。
【００８４】
超格子の数及び各超格子における層の数は、様々に異なる場合がある。例えば、６００まで又はそれ以上の超格子を用いることができ、及び／又は１２５０まで又はそれ以上の対の層を用いることができる。このため、レグは１５ｍｍ以上の長さにすることができる。
【００８５】
図８ａ及び図９ｊを参照すると、高度にドーピングしたｎ型多結晶シリコン等の導電材料層（図示せず）が堆積されパターニングされて、熱電気段の熱側を形成する複数の導電パッド４５を画定している（ステップＳ１０）。
【００８６】
このように、第１の熱電気段１５１が形成される。
【００８７】
図８ａ及び図９ｋを参照すると、絶縁材料の別の厚い層３２を堆積することによってステップＳ３が繰り返され、同一又は異なる熱電気材料を用いて第２の熱電気段を形成することによってステップＳ４からステップＳ１０が繰り返される。
【００８８】
図１０に、２つ以上の段１５１、１５２、１５３を含む対応する構造が示されている。
【００８９】
これより、図８ｂ、図１１ａから図１１ｐ、図１２、図１３ａ、図１３ｂ、図１４ａ、及び図１４ｂを参照して、デバイス２を製造するための基板２６の前側処理について説明する。
【００９０】
図１１ａを参照すると、高抵抗半導体基板２６（これには熱電気クーラ１５が設けられている場合もあるし、設けられていない場合もある）が洗浄される。
【００９１】
図８ｂ及び１１ｂを参照すると、基板２６の前側２７上に、第１の誘電材料層３１が堆積される（ステップＳ１１）。前述のように、この例では、誘電材料は二酸化シリコン（ＳｉＯ２）であり、約４０ｎｍの厚さｔ１を有する。
【００９２】
図８ｂ及び１１ｃを参照すると、第１の誘電材料層３１の上面４６上に、第２の誘電材料層４７が堆積される（ステップＳ１２）。この例では、誘電材料は窒化シリコン（Ｓｉ３Ｏ４）である。第２の誘電層４７は、約１３０ｎｍの厚さｔ２を有する。  
【００９３】
次いで、第２の層４７をパターニングする。この例では、電子ビームリソグラフィ（電子ビームレジストを利用する）が用いられる。
【００９４】
図８ｂ、図１２、図１３ａ、及び図１３ｂを参照すると、第２の誘電材料層４７の上面４８上に、第１のレジスト層（図示せず）が塗布され、第１のマスクＲ１によってパターニングされて、第１のパターニングレジスト層４９が画定されている（ステップＳ１３）。
【００９５】
第１のパターニングレジスト層４９は、幅ｗ１を有するレジストにおいて第１の組の並列の細長いウィンドウ５０（以降、「ライン」とも称する）を画定する。
【００９６】
図１１ｄ及び図１３ａも参照すると（これらは同じ構造を示す）、第２のポジティブレジスト層（図示せず）を塗布して第２のマスクＲ２によってパターニングして、第２のパターニングレジスト層５２を画定している。第２のパターニングレジスト層５２は、第１の組のライン５０に対して６０度回転させた別の組のライン５３を画定する。第２の組において、各ラインは幅ｗ２を有する。このため、この例においては、ｗ１＝ｗ２である。この例では、ｗ１＝ｗ２＝（ａ／２）≒２０ｎｍである（ここでａは２つの隣接するノード間の距離である）。このため、ライン５０、５４は、同一組における隣接ラインから（ａ／２）≒２０ｎｍだけ分離している。従って、記憶密度は約６×１０１２ｃｍ−２である。
【００９７】
特に図１２を参照すると、２つのパターニングしたレジスト層４９、５２の組み合わせにより、ひし形のウィンドウ５４が生じることになる。明確さのため、ウィンドウ６５を１つだけ図示する。
【００９８】
図８ｂ及び図１１ｅを参照すると、第２の誘電材料層４７の部分５４が、例えばＣＦ４及びＯ２を供給ガスとして用いた反応性イオンエッチング（ＲＩＥ；Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を用いてエッチングされている。第２の誘電材料層４７は、その下にある第１の誘電材料層３１の表面４６までエッチングされている。結果として得られる構造が図１１ｆに示されており、これは、パターニングされた誘電材料層３７に形成されたホール又はバイア３６を含む。
【００９９】
図８ｂ及び図１１ｇを参照すると、レジスト層４９、５２（図１２及び１３）を除去することなく、イオン５を第１の誘電材料層３１上に堆積して、イオン５を層３１内に拡散可能とすることによって、イオン５が第１の誘電材料層３１内に導入されている（ステップＳ１６）。この例では、ナトリウム（Ｎａ＋）のイオン５を与えるようにナトリウム（Ｎａ）を蒸着させることによって、イオン５を堆積する。イオン５は、蒸着させることは必須ではないが、溶液（例えば塩化ナトリウム）で塗布するか、又は低エネルギー（例えば数ｋｅＶ）イオンビーム注入を用いて注入することができる。
【０１００】
イオン濃度は、堆積した不純物間の距離がトレンチ５０、５３（図１２）の幅（ｗ１、ｗ２）の約２倍となるように選択する。
【０１０１】
結果として得られる構造が図１１ｈに示されており、これは、パターニングされた第２の誘電材料層３７におけるホール３６の下で第１の誘電材料層３１内に位置するイオン５を示している。
【０１０２】
自己整合方法を用いて、ホール３６の内側で、イオン５の上に、単一電子電位計９（図１）を形成する。この例では、単一電子電位計９は、金（Ａｕ）及びチタニウム（Ｔｉ）から形成される導電領域と、酸化チタニウム（ＴｉＯ２）で形成される絶縁領域と、を含む。導電領域は、レジストを用いたリフトオフプロセスを用いてパターニングされ、絶縁領域は、誘電材料層を堆積することによって、又は導電層の露出表面を酸化させることによってのいずれかで形成される。
【０１０３】
図８ｂ及び図１１ｉを参照すると、第１の導電材料層５５がレジスト層４９、５２の上に堆積されている（ステップＳ１７）。導電材料は金であり、熱蒸着によって堆積される。層５５は約２０ｎｍの厚さｔ３を有する。
【０１０４】
金以外の金属及び金属合金も使用可能である。例えば、チタニウム等の金属又は金属合金を用いることができ、これは制御可能に酸化させて表面酸化物を形成することができるが、周囲条件のもとで、薄い表面酸化物しか形成されないか、又は全く表面酸化物が形成されない。このため、誘電材料層を堆積する必要を回避することができる。しかしながら、以降の製造段階を変更する必要がある場合がある。更に、導電材料は、高度にドーピングした多結晶シリコン等の半導体とすることができる。半導体を用いる場合、半導体層を堆積する前に、窒化シリコン又は酸化シリコンの層等の薄い拡散障壁層を堆積することができる。
【０１０５】
図８ｂ及び図１１ｊを参照すると、第１の導電材料５５の表面上又は表面に、第３の誘電材料層５６が形成されている（ステップＳ１８）。第３の誘電材料層５６は、トンネル障壁２４、２５（図２）を提供する誘電層３３を形成する。前述のように、いくつかの実施形態においては、誘電材料層５６を堆積することによって誘電層３３を形成する必要はないが、誘電層３３及びアイランド２３を形成するように、下にある適切な導電材料（チタニウム等）層の一部を酸化させて犠牲にすることによって形成することができる。
【０１０６】
この場合、第３の誘電材料層５６は、例えば原子層堆積（ＡＬＤ；Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて酸化チタニウム等の誘電材料層を堆積することによって形成する。この例では、誘電層は約２ｎｍの厚さｔ４を有する。
【０１０７】
誘電材料層５６は、トンネル障壁として機能することができるように充分に厚くなければならないが、通り抜けを防ぐために、厚すぎてはならない。
【０１０８】
図８ｂを参照すると、第２のパターニングしたレジスト層５２が溶剤で剥離されている（ステップＳ１９）。これは、レジスト層５２を除去するだけでなく、パターニングレジスト層５２の上にある、薄くなった導電材料層５５’及び第３の誘電層５６の不要な領域も除去する（「リフトオフ」）。
【０１０９】
リフトオフプロセスの使用は必須ではない。例えば、エッチングプロセスを用いて、導電材料層を堆積した後にレジストを堆積しパターニングすることができる。パターニングレジスト層によって保護されていない、導電材料層の不要な領域を、エッチングすることができる。このプロセスは、誘電材料層について繰り返すことができる。あるいは、導電材料層の上に誘電材料層を堆積した後に、レジストを堆積しパターニングすることも可能である。
【０１１０】
図８ｂ、図１１ｋ、及び図１４ａを参照すると、第３の誘電材料層５６及びパターニング誘電層３７の露出領域の上に、第２の導電材料層５８が堆積されている（ステップＳ２０）。導電材料はチタニウムであり、角度を付けた熱蒸着によって堆積される。この層は、約１０ｎｍの厚さｔ５を有する。
【０１１１】
図１４ａに示すように、部分的に処理されたデバイス及び蒸着ソース（図示せず）は、相互に角度を付けているので、導電材料の束（ｆｌｕｘ）Ｆがホール３６の一方側５９及びレジストウィンドウ５３の一方側６０へ向けられるようになっている。
【０１１２】
図８ｂを参照すると、第１のレジスト層４９が剥離されている（ステップＳ２１）。ここでも、これは、レジスト層４９を除去するだけでなく、レジストウィンドウ５３の一方側６０を含めて、レジスト層４９の上にある導電材料層５８の不要な領域をリフトオフする。
【０１１３】
図８ｂ、図１１ｌ、及び図１４ｂを参照すると、ドレイン２２を形成するように、第２の導電材料層の残り部分の表面上又は表面に、第４の誘電材料層３４が選択的に形成されている（ステップＳ２２）。第４の誘電材料層３４は、残っているチタニウム層５８の露出表面を乾燥酸素で酸化させることによって形成される。図１４ｂに示すように、チタニウム層の表面領域を消費して、誘電材料層３４を形成し、ドレイン２２を形成する残りのチタニウムを絶縁させる。この例では、誘電層は約６ｎｍの厚さｔ６を有する。このため、約２ｎｍのチタニウムを消費して、約６ｎｍの厚さを有する酸化チタニウム層が形成される。
【０１１４】
第３の誘電材料層５６（図１１ｊ）が、例えば酸化によって下にある導電層を犠牲にすることにより形成される酸化チタニウム等の材料を含む場合、厚すぎるソース・アイランド障壁の形成から保護するように、第１のレジスト層４９はこの段階では剥離しない。
【０１１５】
第４の誘電材料層３４は、誘電材料層を堆積することによって形成することができる。誘電材料層３４は、ソース２１（図２）及びドレイン２２を相互に絶縁させるように、更に、単一電子電位計９の通常動作中にそれらの間の通り抜けを防ぐように、充分に厚くなければならない（所与の誘電率について）。このため、誘電材料層３４の最小厚さは、酸化チタニウム、二酸化シリコン、又は高ｋ誘電材料のどれを用いるかに応じて異なる。
【０１１６】
図８ｂを参照すると、第３のレジスト層（図示せず）が塗布され、第２のマスクＲ２によってパターニングされて、第３のパターニングレジスト層６２を形成するようになっている（ステップＳ２３）。
【０１１７】
図８ｂ及び図１１ｍを参照すると、レジストならびに第３及び第４の誘電層３３、３４の露出領域の上に、第３の導電材料層６３が堆積されている（ステップＳ２４）。導電材料はチタニウムであり、幾何学的形状に応じて約５０から１００ｎｍの厚さｔ７を有する。
【０１１８】
図８ｂを参照すると、第３のレジスト層６２が剥離されている（ステップＳ２５）。
【０１１９】
第４の誘電層３４上に形成されたパターニング導電材料層６２’を含む、対応する構造を、図１１ｍに示す。
【０１２０】
図８ｂ及び図１１ｎを参照すると、ソース２１を画定するように、導電材料層６２’（図１１ｍ）の表面上又は表面に、第５の誘電材料層６４が選択的に形成されている（ステップＳ２６）。ステップＳ１８と同様の方法で、これは、チタニウムを乾燥酸素で酸化させることによって達成可能であるが、堆積によって形成することも可能である。層６４は約１０ｎｍの厚さｔ８を有する。
【０１２１】
図８ｂを参照すると、第４の導電材料層６５が堆積されている（ステップＳ２７）。導電材料は半導体であり、化学気相成長法（ＣＶＤ）プロセスによって堆積された多結晶シリコンを含む。多結晶シリコン層６５は、約１００ｎｍの厚さｔ９を有する。
【０１２２】
続けて図８ｂを参照すると、第４のレジスト層（図示せず）が塗布され、第１のマスクＲ１によってパターニングされて、第４のパターニングレジスト層６６を形成するようになっている（ステップＳ２８）。この場合、レジストはネガティブレジストである。
【０１２３】
なお図８ｂを参照すると、例えばＳＦ６／Ｏ２／ＣＨＦ３を供給ガスとして用いた反応性イオンエッチングを用いて、多結晶シリコン６５がエッチングされている（ステップＳ２９）。第４のレジスト層６６を剥離する（ステップＳ３０）。ゲート１８を含む、結果として得られる構造を、図１１ｏに示す。
【０１２４】
図８ｂを参照すると、第５のレジスト層（図示せず）が塗布され、第２のマスクＲ２によってパターニングされて、第３のパターニングレジスト層６７を形成するようになっている（ステップＳ３１）。
【０１２５】
図８ｂを参照すると、レジスト及び露出した半導体ゲート１８及び第３の誘電材料層３７（図５）の上に、第５の導電材料層６８が堆積されている（ステップＳ３２）。金属はアルミニウムとすることができ、この層は約１００ｎｍ以上の厚さを有する。
【０１２６】
図８ｂを参照すると、第５のレジスト層６７が剥離されている（ステップＳ３３）。
【０１２７】
ポリシリコンゲート１８を横切るゲート１７を含む対応する構造を、図１１ｐに示す。
【０１２８】
更に別の処理ステップを含むことが可能であることは認められよう。更に、制御回路１３（図１）の少なくとも一部は、デバイス２を形成しながら同時に形成することができる。
【０１２９】
図２及び図１５を参照すると、デバイスの近傍のビットライン１７及びワードライン１８が、ノード４を設定するための第１のゲート１０及び第２のゲート１１を提供している。この例においては、第１のゲート１０は金属を含み、第２のゲート１１は軽度にドーピングした半導体を含む。従って、ゲートバイアスＶＧ１を金属ゲート１０に印加すると、半導体ゲート１１における電位が変化する。ノード４を設定するために、ビットライン１７及びワードライン１８に印加するゲート電圧ＶＧ１、ＶＧ２の組み合わせを用いて、ノード４に対して充分に大きい電界を印加することができる。
【０１３０】
前述のように、各メモリデバイス２は、誘電領域６の領域に位置するイオン５を含む。イオン５は、メモリデバイス２の動作温度を超える温度において可動性とすることができるので、操作することができる。
【０１３１】
チップ３を冷却していない間（又は加熱している間）、ゲート１０、１１、１２を用いてイオン５を反発させる（又は引き付ける）ことができる。このため、イオン５は、例えば（ｚ軸に沿った）垂直方向のような所与の方向に、誘電領域６を介して移動させることができる。
【０１３２】
イオン５が適切に配置されると、チップ３を冷却して（又は加熱を停止して）、デバイスの温度をガラス遷移温度Ｔｇ未満に低下させることができる。次いで、イオン５を所定の位置で凍結させる。不純物を含むシリコンにおける電子では、ガラス遷移温度は約１２０Ｋである。シリコンについてのガラス遷移温度は、不純物の存在によって低下する。シリコン又は二酸化シリコンにおけるナトリウムイオンでは、ガラス遷移温度は約１２０Ｋと約室温２９３Ｋとの間であると予想される。
【０１３３】
可動性イオン５の使用は、イオン５の再配置が可能であるという利点を有することができる。このため、チップ３上の充分な数のメモリデバイスが適切に機能していないことがわかった場合、イオンを再配置するように、チップをウォームアップさせて再び冷却することができる。従って、可動性イオン５の使用によって、歩留まりを向上させる可能性がもたらされる。
【０１３４】
これより、図１５、図１６、及び図１７を参照して、可動性イオン５を用いたデバイス２の動作準備の方法を説明する。
【０１３５】
デバイス２は、温度Ｔ１である（ステップＰ１）。この例において、温度Ｔ１は室温（約２９３Ｋ）である。しかしながら、他の例では、誘電材料及びイオン種に応じて温度がこれよりも高い（又は低い）場合がある。
【０１３６】
初期ゲート電圧値の組、例えばＶＧ１及びＶＧ２を選択する（ステップＰ２）。初期値の組は、モデルから又は実験によって得ることができる。これらの値は、とりわけ、誘電領域における種、温度、誘電材料の誘電率、幾何学的形状、及び周囲領域の誘電率によって異なる場合がある。
【０１３７】
有効ゲート電圧ＶＰを用いる。これは、α．ＶＧ１及びβ．ＶＧ３の和として算出される（ここで、α及びβは、各々が０と１との間の各値を取る重みである）。初期値ＶＰ＝ＶＰ１を選択する。
【０１３８】
ＶＰが所望の値に達するまで、ゲート電圧ＶＧ１、ＶＧ２（の大きさ）を上昇させる。ゲート電圧を所与の時間だけ保持し、次いで下降させる（ステップＰ３）。このプロセスを２度以上繰り返す。
【０１３９】
デバイス２は、例えば数時間の期間にわたってバイアスを印加することなく徐々に中間温度Ｔ２まで冷却する。この温度Ｔ２はガラス温度Ｔｇよりも高い（ステップＰ４）。デバイス２を、例えば数時間の期間だけ中間温度Ｔ２に保持する（ステップＰ５）。徐々に冷却することによって、凍結する前にイオンが配列するのを促進することができる。
【０１４０】
デバイス２を、例えば数時間の期間にわたって、ガラス温度Ｔｇ未満である動作温度Ｔ３まで徐々に冷却する（ステップＰ６）。
【０１４１】
デバイス２のアレイを試験し、適切なゲートバイアス及び電位計バイアスを用いてそれらがメモリ特性を示すことをチェックし、従ってイオンが正しい位置にあると推測することができる（ステップＰ７及びＰ８）。デバイス２のアレイは、２つの方法で故障する場合がある。
【０１４２】
第１に、イオン５が界面３２から正しい距離に位置していても、格子が形成されないために、デバイスが故障する恐れがある。これは、電位計９（図１）の大部分が単一電子を検出可能であるという点で公称的な機能を果たしているか否かを判定することによって試験することができる。格子が適正に形成されていないことがわかった場合、アレイをＴ２まで温め、待機し、次いでアレイを再冷却することによって、補正することができる。
【０１４３】
第２に、イオン５が界面６８から正しい距離に位置していないために、デバイス２が故障する恐れがある。例えば、電位計９（図１）が正しく機能しているとしても、それらは所与の組のゲート電圧ＶＧ１及びＶＧ２で正しい数の束縛電子を検出しない。これはディスオーダ（不規則な電子配置）の存在を示す。例えばあまりにも急速に冷却したために、半導体／誘電体界面における不要な電荷トラップによりディスオーダーが生じると、単にゲートバイアスの数回の掃引を行うことによって、これを整えることが可能な場合がある。あるいは、アレイをＴ２まで温め、待機し、次いでアレイを再冷却することによって、これを補正することが可能な場合がある。
【０１４４】
デバイス２が試験に不合格であった（又は充分な数のデバイス２が試験に落ちた）場合、デバイス（１つ以上のデバイス）を温め（ステップＰ９）、ＶＰの新しい値（１つ以上の値）を選択することができ（ステップＰ１０）、ステップＰ３からＰ８を繰り返す。
【０１４５】
デバイス２が試験に合格した（又は充分な数のデバイス２が試験にパスした）場合、デバイス（１つ以上のデバイス）を用いることができる（ステップＰ１１）。
【０１４６】
イオン２の適切な位置及び遷移温度の値は、実験によって見出すことができる。例えば、誘電材料層３１と半導体層２６との間の界面３２（図４）からの距離は、イオン濃度、イオン種、及び誘電体の厚さに依存する。
【０１４７】
約１×１０１２ｃｍ−２のナトリウムイオンの濃度及び約４０ｎｍの厚さを有するＳｉＯ２層では、イオン５は、Ｓｉ／ＳｉＯ２界面から約２５から３０ｎｍに位置しなければならない。
【０１４８】
冷却されると、電子間相互作用の反発の間接的な影響のもとで、イオンは相が遷移し、格子を形成する。半導体における局在化電子は自身をいっそう容易に格子に配列するので、完璧に配列されたイオン格子は必要でない。これは、電子が各イオンの下で局在化されるが、局在化の長さは隣接する局在化箇所に広がるからである。
【０１４９】
これに加えて、又はこの代わりに、マイクロ波の放射を用いて局在化電子の位置を制御することができる。
【０１５０】
単一価電子イオン（Ｎａ＋等）を用いて、電荷的中性Ｄ０状態を形成するように、単一の電子をトラップすることができる。しかしながら、かかるイオンを用いて、２つの電子をトラップし、このためＤ＿状態を形成することも可能である。Ｓｉ／ＳｉＯ２系におけるＮａ＋では、Ｄ０及びＤ＿状態は約１５ｍｅＶ分離することが予想され、これは約１７４Ｋにおける熱エネルギーと同等である。従って、デバイスの温度を約１７４Ｋ未満に低下させることによって、Ｄ０とＤ＿状態との間の熱活性化による切り替えの回避に役立てることができる。しかしながら、いくつかの実施形態では、Ｄ＿状態の形成を利用することができる。これについては後で更に詳細に説明する。
【０１５１】
これより、図２、図１５、及び図１８を参照して、デバイス２の動作について説明する。
【０１５２】
ゲート１０、１１に対するゲートバイアスＶＧ１、ＶＧ２の印加を用いて、半導体層２６と誘電層３１との間の界面６８における局在電位を制御することができる。印加したゲートバイアスに応じて、０、１、又は２つの電子７が存在する可能性がある。イオン化エネルギーの変動は、０電子状態と２電子状態との間で２Ｖのオーダーである。本例においては、０及び１の電子状態のみを説明する。
【０１５３】
１つの電子７をイオン５に束縛するようにノード４を設定するためには、バイアスＶ１をビットライン１７に印加し、バイアスＶ２をワードライン１８に印加する。この例では、バイアスＶ１、Ｖ２は負である。値は、定形的な実験によって見出すことができる。しかしながら、約−２Ｖの局在電位を生じるバイアスを用いて１つの電子を設定しトラップすることも可能である。最適化なしでも、数ヶ月を超える保持時間を容易に達成することができ、例えば数年又は数十年のオーダーのもっと長い保持時間を期待することも可能である。
【０１５４】
電子７をイオン５に束縛しないようにノード４を設定するためには、バイアスＶ３をビットライン１７に印加し、バイアスＶ４をワードライン１８に印加することができる。この例においては、バイアスＶ３、Ｖ４は負である。値は、定形的な実験によって見出すことができる。しかしながら、−２Ｖよりも負である局在電位を生じるバイアスを用いてノードを消去することも可能である。設定時間は約０．５ｎｓである。
【０１５５】
ノードを読み取るためには、バイアスＶ６を第１のセンスライン２１に印加し、第２のセンスライン２２を０Ｖに保持する。電位計９を介した電流を測定して電荷を判定し、従ってノード４の状態を判定する。具体的には、電流−ゲート電圧特性は、例えば約１ｎＡの大きさを有するピーク（「クーロンピーク」）を示すのに対して、バックグラウンドは、例えば約０ｎＡの大きさを有する。ピークは、クーロンブロッケードが上昇した場合の状況に相当する。ゲート電圧は、ゲート１０、１１に印加した電圧の組み合わせから生じる有効ゲート電圧である。束縛電荷が存在しない場合、ピークの位置は有効ゲート電圧の第１の値である。束縛電子が存在すると、ピークは、有効ゲート電圧の第２の異なる値にシフトする。従って、電位計が、例えば有効ゲート電圧の第１の値に「調整済み」である場合、束縛電子の有無は、例えば１ｎＡのオーダーの電流の変化を測定することによって判定可能である。
【０１５６】
ノードを消去するためには、バイアスＶ３をビットライン１７に印加し、バイアスＶ４をワードライン１８に印加する。あるいは、電圧Ｖ５をバックゲートに印加することによって、ノード４の全てを同時に消去することができる。
【０１５７】
図１９を参照すると、異なるゲートバイアス（例えばもっと大きい負のゲートバイアス）を印加して、２つの電子をイオン５に束縛させることができ、従ってＤ＿状態を形成することができる。このため、ノード４は、０、１、又は２つの電子を記憶することができる。電位計９は、３つの異なる状態間を区別することができる。
【０１５８】
デバイス２を変更して、電荷ベースの情報だけでなく、スピンベースの情報を記憶することも可能である。例えば、Ｄ０状態のみを用いる場合、３つの状態を規定することができる。すなわち、（ｉ）束縛電子がない、（ｉｉ）｜↑＞状態において束縛電子が１つ、又は（ｉｉｉ）｜↓＞において束縛電子が１つ、である。Ｄ＿状態のみを用いる場合（特に、Ｄ０状態を用いない場合）、５つの状態を規定することができる。すなわち、（ｉ）束縛電子がない、（ｉｉ）｜↑↑＞状態において束縛電子が２つ、（ｉｉｉ）｜↓↓＞状態において束縛電子が２つ、（ｉｖ）｜↑↓＞＋｜↑↓＞状態において束縛電子が２つ、又は（ｖ）｜↑↓＞−｜↑↓＞状態において束縛電子が２つ、である。
【０１５９】
スピンベースの情報を記憶するために、束縛電子のスピンを検出するように電位計９を修正する。これは、例えば、電位計においてスピン注入ソース又はドレインを用いることによって達成可能である。接点からアイランド上に注入された電子がイオン５に束縛された電子と同一のスピンを有する場合には注入が阻止されるように、電位計を動作させれば良い。
【０１６０】
デバイス２は、量子情報処理デバイスとして動作して、量子ビット（ｑｕｂｉｔ）を記憶し処理することができる。
【０１６１】
第１の場合、量子ビットは、単一のイオンすなわち単一のノード上に位置するものを用いて規定される。量子ビットは、ノードの２つの可能な状態すなわち電子０又は電子１つを用いて実現される。
【０１６２】
このため、量子ビットは電荷量子ビットであり、電子スピンは考慮されない。第２の場合、量子ビットは２つの隣接するイオンを用いて規定され、２つの電子を用いて実現される。スピンを考慮するか否かに応じて、量子ビットはスピン量子ビット又は電荷量子ビットとすることができる。
【０１６３】
第１の場合、量子ビットが単一ノード上に位置する場合、基本状態は次のように規定することができる。
｜０＞≡｜束縛電子なし＞
｜１＞≡｜束縛電子１つ＞
【０１６４】
これより、量子ビットを用意し操作するプロセスについて説明する。
【０１６５】
第１に、初期状態、例えば｜Ψｉ＞＝｜０＞を用意する。これは、ゲート１０、１１に大きな負のバイアスを印加することを含む。
【０１６６】
第２に、初期状態のユニタリ変換Ｕｔを実行する。これは、｜０＞状態から｜１＞状態への変換が確定的でないような所定の大きさを有する所定の時間ｔだけゲート１０、１１に同時にパルスを印加することを含む。例えば、これは、通常は電子を束縛させる（すなわち有効バイアスＶ１を生じる）バイアスを、充分に短い時間、例えば
0005579563.tif 000002
だけ（ここで
0005579563.tif 000003
は換算プランク定数であり、Ｅは状態のエネルギーである）印加することによって達成可能である。あるいは、もっと長い期間バイアスを印加することも可能であり、この場合、有効バイアスは｜０＞及び｜１＞状態についての有効バイアス状態間にある。すなわちＶ０＜Ｖ＜Ｖ１である。これによって、初期状態｜０＞を、状態｜０＞及び｜１＞の混合から成る最終状態｜Ψｆ＞に変換する。
【０１６７】
最後に、最終状態｜Ψｆ＞の測定を実行する。これは電位計９の使用を含む。
【０１６８】
次いで、同じ所定の時間ｔを用いて、第１及び第２のステップをＮ回繰り返す。測定値を用いて、｜０＞Ｓ及び｜１＞Ｓの統計的混合を取得し、従って変換Ｕｔの効果が求められる。
【０１６９】
欧州特許第１，２６２，９１１Ａ１号を参照する。これは、参照により本願にも含まれるものとする。この特許は、どのように１組の測定値及び時間ｔの変動を用いてアダマール変換ＵＨを実行するために必要な時間期間ｔを求めることができるかに関するものである。
【０１７０】
前述のように、第１の場合には、単一イオンを用いて量子ビットを規定する。
【０１７１】
第２の場合には、２つの隣接イオンすなわち２つの隣接ノード上に物理的に位置するものを用いて、量子ビットを規定することができる。この場合、２つの異なるタイプの量子ビットを形成することができる。すなわちスピン量子ビット又は電荷量子ビット（又は量子トリット（ｑｕｔｒｉｔ））である。
【０１７２】
第２の場合、２つの電子及び２つのイオンが以下の状態を形成することができる。
ケースＡ：｜束縛電子１つ＋束縛電子１つ＞
ケースＢ：｜束縛電子２つ＋束縛電子なし＞
【０１７３】
ケースＡでは、電子は各イオンに束縛し、シングレット状態（すなわち｜↑↓＞−｜↑↓＞）及びトリプレット（すなわち｜↑↑＞、｜↑↓＞＋｜↑↓＞、及び｜↓↓＞）を形成する。このため、これを用いて、以下の基本状態を有するスピン量子ビットを規定することができる。
｜０＞≡｜シングレット状態＞
｜１＞≡｜トリプレット状態＞
【０１７４】
２つの構成を用いて、スピン状態を操作し、従ってシングレット−トリプレット遷移を実行することができる。
【０１７５】
第１に、迅速な拡散物でもあるマンガンイオン（Ｍｎ２＋）等の強磁性体イオンを、例えばコバルト又は鉄のような強磁性材料から形成されたゲートと組み合わせて用いることができる。
【０１７６】
第２に、ナトリウム（Ｎａ＋）等の非強磁性体イオンを、界面において電界を変化させる非強磁性体ゲートと組み合わせて用いることができる。接地状態は、電界に応じて、シングレット又はトリプレット状態のいずれかとすることができる。例えば、電界が存在しない場合又は弱い電界が存在する場合、シングレット状態は最低の状態とすることができる。電界が強くなると、シングレット及びトリプレット状態のエネルギーレベルが交差する。この場合、Ｖ＝Ｖ１（ここでＶ１はゲートに印加された電圧から生じる有効電圧であり、１つの電子をイオンに束縛させる）であり、シングレット状態からトリプレット状態への変換は、各ノードに（Ｖ１−ＶＡ）＜Ｖ＜（Ｖ１＋ＶＡ）を印加することによって実行可能である。ここで、ＶＡは、シングレット状態／トリプレット状態を交差させるような充分に強い電界を生成するために必要な電圧であるが、Ｄ＿状態の形成を回避するようにあまり大きすぎない。好ましくは、ＶＡは、できるだけ小さく、１００マイクロボルト又は１ミリボルトのオーダーとすることができる。Ｖ＝Ｖ１の場合に界面における電界がシングレット−トリプレット遷移のための臨界電界に近くなるようにデバイスを構成し、このため、例えば（Ｖ１−ＶＡ）の結果としてシングレット状態が接地状態になるが、（Ｖ１＋ＶＡ）の結果としてトリプレット状態が接地状態になる。シングレット−トリプレット遷移の検出に関するこれ以上の詳細は、Ａ．Ｋｏｇａｎ、Ｇ．Ｇｒａｎｇｅｒ、Ｍ．Ａ．Ｋａｓｔｎｅｒ、Ｄ．Ｇｏｌｄｈａｂｅｒ−Ｇｏｒｄｏｎ、及びＨ．Ｓｈｔｒｉｋｍａｎによる「Ｓｉｎｇｌｅｔ−ｔｒｉｐｌｅｔ  ｔｒａｎｓｉｔｉｏｎ  ｉｎ  ａ  ｓｉｎｇｌｅ−ｅｌｅｃｔｒｏｎ  ｔｒａｎｓｉｓｔｏｒ  ａｔ  ｚｅｒｏ  ｍａｇｎｅｔｉｃ  ｆｉｅｌｄ」、Ｐｈｙｓｉｃａｌ  Ｒｅｖｉｅｗ  Ｂ、第６７巻、１１３３０９ページ（２００３年）において見ることができる。
【０１７７】
ケースＢでは、２つの電子が２つのイオンに束縛される。２つのイオンは、２つの電子を平衡に（すなわち｜１１＞状態）又は不平衡に（すなわち｜０２＞状態又は｜２０＞状態）、共有することができる。このため、これを用いて、以下の基本状態を有する電荷量子ビットを規定することができる。
｜０≡｜１１＞
｜１≡｜０２、２０＞
【０１７８】
ゼロ電子、電子１つ、及び電子２つをイオンに束縛させるための有効電圧は、それぞれＶ０、Ｖ１、及びＶ２であり、ｐ型半導体についてＶ０＜Ｖ１＜Ｖ２である。
【０１７９】
１つのノード上でＶ０＋ＶＢの有効バイアスを生じるゲートバイアスをゲートに印加すると、結果として、０か１の電子を第１のイオンに束縛することができる。ここで、ＶＢは約（Ｖ１−Ｖ０）／２であるが、定形的な実験によって見出すことができる。第２のノード上でＶ２−ＶＣの有効バイアスを生じるゲートバイアスをゲートに印加すると、結果として、１つか２つの電子を第２のイオンに束縛することができる。ここで、ＶＣは約（Ｖ２−Ｖ１）／２であるが、定形的な実験によって見出すことができる。
【０１８０】
このため、これを用いて、初期状態｜０＞からの量子ビットを｜０＞及び｜１＞状態の混合へと変換することができる。
【０１８１】
｜１１＞状態は、４つの状態に混成させることができ、これらは｜０２＞に対して相互にエネルギー的に近接して離間している。更に、｜０２＞は混成させることができる。従って、混成によって、追加の状態を生じることができ、このためもっと高い情報記憶密度とすることができる。
【０１８２】
ノードは相互に充分に近接して相互作用するので、絡み合った量子ビットアレイを形成することができる。このため、アレイは、「一方向」又は「測定ベースの」量子コンピューティングに役立つ。Ｒ．Ｒａｕｓｓｅｎｄｏｒｆ、Ｄ．Ｅ．Ｂｒｏｗｎｅ、及びＨ．Ｊ．Ｂｒｉｅｇｅｌによる「Ｍｅａｓｕｒｅｍｅｎｔ−ｂａｓｅｄ  ｑｕａｎｔｕｍ  ｃｏｍｐｕｔａｔｉｏｎ  ｗｉｔｈ  ｃｌｕｓｔｅｒ  ｓｔａｔｅｓ」、Ｐｈｙｓｉｃａｌ  Ｒｅｖｉｅｗ  Ａ、第６８巻、０２２３１２ページ（２００３年）を参照のこと。この文献は、参照により本願にも含まれるものとする。
【０１８３】
前述の実施形態には多くの変更が可能であることは認められよう。例えば、局在冷却を可能とし、従ってチップの部分を選択的に冷却するように、熱電気クーラ以外のものも設けることができる。また、抵抗性トラックを設けて局在化加熱を実行することも可能である。
【符号の説明】
【０１８４】
１  メモリ装置
２  イオン制御電荷キャリアデバイス
３  処理済みチップ
４  データ記憶領域（ノード）
５  イオン
６  絶縁領域
７  電荷キャリア
８  半導体領域
９  電位計
１０、１１、１２  ゲート
１３  オンチップ制御回路
１４  入／出力回路
１５  多段熱電気クーラ
１６  イオン配置制御回路
１７  ビットライン
１８  ワードライン
１９、２０  センスライン
２１  ソース領域
２２  ドレイン領域
２３  フローティング領域
２４、２５  トンネル障壁
２６  基板
３１、３２  誘電材料層
【図１】
0005579563.tif 000004
【図２】
0005579563.tif 000005
【図３】
0005579563.tif 000006
【図３ａ】
0005579563.tif 000007
【図４】
0005579563.tif 000008
【図４ａ】
0005579563.tif 000009
【図５】
0005579563.tif 000010
【図５ａ】
0005579563.tif 000011
【図６】
0005579563.tif 000012
【図７】
0005579563.tif 000013
【図８ａ】
0005579563.tif 000014
【図８ｂ】
0005579563.tif 000015
【図９ａ】
0005579563.tif 000016
【図９ｂ】
0005579563.tif 000017
【図９ｃ】
0005579563.tif 000018
【図９ｄ】
0005579563.tif 000019
【図９ｅ】
0005579563.tif 000020
【図９ｆ】
0005579563.tif 000021
【図９ｇ】
0005579563.tif 000022
【図９ｈ】
0005579563.tif 000023
【図９ｉ】
0005579563.tif 000024
【図９ｊ】
0005579563.tif 000025
【図９ｋ】
0005579563.tif 000026
【図１０】
0005579563.tif 000027
【図１１ａ】
0005579563.tif 000028
【図１１ｂ】
0005579563.tif 000029
【図１１ｃ】
0005579563.tif 000030
【図１１ｄ】
0005579563.tif 000031
【図１１ｅ】
0005579563.tif 000032
【図１１ｆ】
0005579563.tif 000033
【図１１ｇ】
0005579563.tif 000034
【図１１ｈ】
0005579563.tif 000035
【図１１ｉ】
0005579563.tif 000036
【図１１ｊ】
0005579563.tif 000037
【図１１ｋ】
0005579563.tif 000038
【図１１ｌ】
0005579563.tif 000039
【図１１ｍ】
0005579563.tif 000040
【図１１ｎ】
0005579563.tif 000041
【図１１ｏ】
0005579563.tif 000042
【図１１ｐ】
0005579563.tif 000043
【図１２】
0005579563.tif 000044
【図１３ａ】
0005579563.tif 000045
【図１３ｂ】
0005579563.tif 000046
【図１４ａ】
0005579563.tif 000047
【図１４ｂ】
0005579563.tif 000048
【図１５】
0005579563.tif 000049
【図１６】
0005579563.tif 000050
【図１７】
0005579563.tif 000051
【図１８】
0005579563.tif 000052
【図１９】
0005579563.tif 000053