(57)【特許請求の範囲】
【請求項１】
第１相補信号を増幅して得た、第２相補信号を出力する第１増幅器と、
前記第２相補信号を増幅して得た、第３相補信号を出力する第２増幅器と、
前記第１相補信号と前記第３相補信号との位相差を検出し、前記第２相補信号が伝搬する信号線に付加する容量の増減によって、前記第２相補信号をゲートで受ける、前記第２増幅器を構成するＭＯＳトランジスタのゲート容量の前記第２相補信号の電圧に応じた増減を相殺するタイミングを制御することによって、前記位相差を減少させる容量補正回路と、を備えることを特徴とする増幅回路。 
【請求項２】
第１相補信号を増幅して得た、第２相補信号を出力する第１増幅器と、
前記第２相補信号を増幅して得た、第３相補信号を出力する第２増幅器と、
前記第１相補信号と前記第３相補信号との位相差を検出し、前記第１相補信号が伝搬する信号線に付加する容量の増減によって、前記第１相補信号をゲートで受ける、前記第１増幅器を構成するＭＯＳトランジスタのゲート容量の前記第１相補信号の電圧に応じた増減を相殺するタイミングを制御することによって、前記位相差を減少させる容量補正回路と、を備えることを特徴とする増幅回路。 
【請求項３】
第１相補信号を増幅して得た、第２相補信号を出力する第１増幅器と、
前記第２相補信号を増幅して得た、第３相補信号を出力するＮＭＯＳトランジスタからなる第２増幅器と、
前記第１相補信号と前記第３相補信号との位相差を検出し、前記第２相補信号が伝搬する信号線に付加する容量の増減によって、前記第２相補信号をゲートで受ける、前記第２増幅器のＮＭＯＳトランジスタのゲート容量の前記第２相補信号の電圧に応じた増減を相殺するタイミングを制御することによって、前記位相差を減少させる容量補正回路と、を備え、
前記容量補正回路は、
前記検出された前記位相差に応じた電圧を有する第１信号を出力する位相比較器と、
前記第１信号の高周波ノイズを除去するフィルターと、ソース、ドレイン、及び、バックゲートが相互に接続され、高周波ノイズ除去後の前記第１信号がバックゲートに入力されるとともに、ゲートに前記第２相補信号の内の一方の信号が入力されるＰＭＯＳトランジスタと、を備えることを特徴とする増幅回路。 
【請求項４】
前記容量補正回路は、
ソース、ドレイン、及び、バックゲートが相互に接続され、前記第２相補信号の内の一方の信号がバックゲートに入力されるとともに、ゲートにバイアス電圧が接続される、ＮＭＯＳトランジスタと、を備えることを特徴とする請求項１記載の増幅回路。 
【請求項５】
第１相補信号を増幅して得た、第２相補信号を出力する第１増幅器と、
前記第２相補信号を増幅して得た、第３相補信号を出力するＮＭＯＳトランジスタからなる第２増幅器と、
前記第１相補信号と前記第３相補信号との位相差を検出し、前記第２相補信号が伝搬する信号線に付加する容量の増減によって、前記第２相補信号をゲートで受ける、前記第２増幅器のＮＭＯＳトランジスタのゲート容量の前記第２相補信号の電圧に応じた増減を相殺するタイミングを制御することによって、前記位相差を減少させる容量補正回路と、を備え、
前記容量補正回路は、
前記検出された前記位相差に応じた電圧を有する第１信号を出力する位相比較器と、
前記第１信号の高周波ノイズを除去するフィルターと、ソース、ドレイン、及び、バックゲートが相互に接続され、前記第２相補信号の内の一方の信号がバックゲートに入力されるとともに、ゲートに高周波ノイズ除去後の前記第１信号が入力されるＮＭＯＳトランジスタと、を備えることを特徴とする増幅回路。 
【請求項６】
第１信号を増幅して得た、第２信号を出力する第１増幅器と、
前記第２信号を増幅して得た、第３信号を出力する第２増幅器と、
前記第１信号と前記第３信号との位相差を検出し、前記第２信号が伝搬する信号線に付加する容量の増減によって、前記第２信号をゲートで受ける、前記第２増幅器を構成するＭＯＳトランジスタのゲート容量の前記第２信号の電圧に応じた増減を相殺するタイミングを制御することによって、前記位相差を減少させる容量補正回路と、を備えることを特徴とする増幅回路。 
【請求項７】
第１信号を増幅して得た、第２信号を出力する第１増幅器と、
前記第２信号を増幅して得た、第３信号を出力するＮＭＯＳトランジスタからなる第２増幅器と、
前記第１信号と前記第３信号との位相差を検出し、前記第２信号が伝搬する信号線に付加する容量の増減によって、前記第２信号をゲートで受ける、前記第２増幅器のＮＭＯＳトランジスタのゲート容量の前記第２信号の電圧に応じた増減を相殺するタイミングを制御することによって、前記位相差を減少させる容量補正回路と、を備え、
前記容量補正回路は、
前記検出された前記位相差に応じた電圧を有する第４信号を出力する位相比較器と、
前記第４信号の高周波ノイズを除去するフィルターと、ソース、ドレイン、及び、バックゲートが相互に接続され、高周波ノイズ除去後の前記第４信号がバックゲートに入力されるとともに、ゲートに前記第２信号が入力されるＰＭＯＳトランジスタと、を備えることを特徴とする増幅回路。 
【請求項８】
データ信号を無線信号へ変換するベースバンドと、
第１相補型搬送波を発生し、前記無線信号により、前記第１相補型搬送波を変調するミキサと、
変調された前記第１相補型搬送波を増幅する増幅回路と、を備え、
前記増幅器は、
前記第１相補型搬送波を増幅して得た、第２相補型搬送波を出力する第１増幅器と、
前記第２相補型搬送波を増幅して得た、第３相補型搬送波を出力する第２増幅器と、
前記第１相補型搬送波と前記第３相補型搬送波との位相差を検出し、前記第２相補型搬送波が伝搬する信号線に付加する容量の増減によって、前記第１相補型搬送波をゲートで受ける、前記第１増幅器を構成するＭＯＳトランジスタのゲート容量の前記第１相補型搬送波の電圧に応じた増減を相殺するタイミングを制御することによって、前記位相差を減少させる容量補正回路と、を備えることを特徴とする送信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
高周波数を有する信号の増幅に使用可能な増幅回路及びその増幅回路を含む送信回路。
【背景技術】
【０００２】
パワーアンプを含む無線通信用のＲＦトランシーバにおいて、取り扱う搬送信号の高周波数化及び高出力電力化が進められている（非特許文献１、非特許文献２参照。）。取り扱う搬送信号の高周波数化及び高出力電力化を行うと、ＲＦトランシーバから出力される搬送信号(キャリヤ)の周波数帯域(チャネル)が隣接する搬送信号の周波数帯域にはみ出す現象が起きる。そのため、ＲＦトランシーバから出力される搬送信号の隣接チャネル漏洩比率（ＡＣＰＲ：Adjacent channel leakage Power Ratio）を低下させる技術についても開発が進められている。
【０００３】
ここで、隣接する搬送信号の周波数帯域にはみ出す現象は、パワーアンプに含まれる入力信号を増幅するＮＭＯＳトランジスタによって、入力信号に対してパワーアンプから出力される出力信号の位相が変化することが原因であるとされている。具体的には、バイアスされたＮＭＯＳトランジスタに大信号が入力され、ゲート電位が閾値付近になると、ＮＭＯＳトランジスタのゲート−ソース間容量が大きく変化し、ＮＭＯＳトランジスタによって出力される信号の位相が、入力信号の位相から変化することが上記の現象の原因であるとされている。
【０００４】
そこで、ＮＭＯＳトランジスタのゲート電位に対するゲート−ソース間容量の変化の特性が逆となるＰＭＯＳトランジスタのゲート電極を、ＮＭＯＳトランジスタのゲート電極に接続することにより、ＮＭＯＳトランジスタのゲート電位に対するゲート−ソース間容量の変化を補償する技術が提案された（非特許文献３参照。）。その結果、ＮＭＯＳトランジスタのゲート−ソース間容量はほぼ一定となり、入力信号の位相に対する出力信号の位相の変化が減少し、隣接チャネル漏洩比率（ＡＣＰＲ）が改善すると考えられた。
【０００５】
しかし、ＮＭＯＳトランジスタの閾値とＰＭＯＳトランジスタの閾値は独立してバラツキ、ゲート−ソース間容量の変化点が異なるため、ＮＭＯＳトランジスタのゲート−ソース間容量の変化が常に補償されるとは限られない。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Patrick Reynaert, Michiel S.J. Steyaert, “A 1.75-GHz Polar Modulated CMOS RF Power Amplifier for GSM-EDGE”, IEEE Journal of Solid-state circuit, Vol. 40, No. 12, December 2005
【非特許文献２】Debopriyo Chowdhury, Christopher D. Hull, Ofir B. Degani, Pankaj Goyal, Yanjie Wang, M. Niknejad, “A Single-Chip Highly Linear 2.4GHz 30dBm Power Amplifier in 90nm CMOS”, ISSCC 2009/SESSION 22/PA AND ANTENNA INTERFACE/22.3
【非特許文献３】Chengzhou Wang, Mani Vaidyanathan, Lawrence E. Larson, “A Capacitance-Compensation Technique for Improved Linearity in CMOS Class-AB Power Amplifiers”, IEEE Journal of Solid-state circuit, Vol. 39, No. 11, November 2004
【発明の概要】
【発明が解決しようとする課題】
【０００７】
パワーアンプに含まれる信号増幅用のＮＭＯＳトランジスタのゲート・ソース間容量の変化を抑制し、隣接チャネル漏洩比率（ＡＣＰＲ）が改善されたパワーアンプを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の側面によれば、第１相補信号を増幅して得た、第２相補信号を出力する第１増幅器と前記第２相補信号を増幅して得た、第３相補信号を出力する第２増幅器と、前記第１相補信号と前記第３相補信号との位相差を検出し、前記第２相補信号の電圧に応じて、前記第２相補信号が伝搬する信号線に付加する容量の電圧依存性を、前記位相差が最小となるように制御する容量補正回路と、を備えることを特徴とする増幅回路が提供される。
【発明の効果】
【０００９】
本発明によれば、隣接チャネル漏洩比率（ＡＣＰＲ）が改善された増幅回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】図１はＲＦトランシーバ（transceiver）１０、ディスプレー８、及び、スピーカー９を示す図である。
【図２】図２はパワーアンプ３を説明する回路図である。
【図３】図３Ａ、図３Ｂは容量補正回路６０に含まれる位相比較器６４及びフィルター６３について説明する図である。
【図４】図４はパワーアンプ３に容量補正回路６０が接続するノードの容量の変化を示す図である。
【図５】図５は実施例２のパワーアンプ８０を示す。
【図６】図６は実施例３のパワーアンプ１００を示す。
【図７】図７はＮＭＯＳトランジスタ９１のバックゲート−ゲート間の容量と、ＮＭＯＳトランジスタ３５のゲート−ソース間の容量の和を、信号Ｚを伝送する信号線の電位に対して表した図である。
【図８】図８は実施例４のパワーアンプ１２０を示す。
【図９】図９は実施例５のパワーアンプ２００を示す図である。
【発明を実施するための形態】
【００１１】
本発明は、以下に説明する実施例に対し、当業者が想到可能な、設計上の変更が加えられたもの、及び、実施例に現れた構成要素の組み換えが行われたものも含む。また、本発明は、その構成要素が同一の作用効果を及ぼす他の構成要素へ置き換えられたもの等も含み、以下の実施例に限定されない。
【実施例１】
【００１２】
図１はＲＦトランシーバ（transceiver）１０、ディスプレー８、及び、スピーカー９を示す図である。ＲＦトランシーバ１０はアンテナ１、フィルター２（filter）、パワーアンプ３（ＰＡ：Power Amplifier）、電圧制御発振器４（ＶＣＯ:Voltage Control Oscillator）、位相ロックループ型周波数同調器５（ＰＬＬ−ＦＳ：Phase lock loop -frequency synthesizer）、ローパスフィルタ６（ＬＰＦ：low Pass Filter）、ベースバンドＬＳＩ７（Baseband LSI）を含む。
【００１３】
ベースバンドＬＳＩ７は画像データや音声データ等を表すデータ信号それぞれを、画像信号、音声信号等の無線用の信号に変換し、ローパスフィルタ６へ出力する半導体回路である。
ローパスフィルタ６は画像信号、音声信号の高調波を遮断するフィルターである。
位相ロックループ型周波数同調器５は、内蔵の発振器から発生するクロック信号に、電圧制御発振器４から発生する搬送波を同調する同調器である。
【００１４】
電圧制御発振器４は、搬送波を発生するとともに、その搬送波を、ローパスフィルタ６から受けた画像信号、音声信号により変調する回路である。すなわち、電圧制御発振器４は、搬送波を画像信号等により変調するミキサの役割を果たす。
パワーアンプ３は電圧制御発振器４から発生された、変調がかかった搬送波を増幅する増幅器である。
フィルター２は増幅された搬送波から雑音信号を除去するフィルターである。アンテナ１はフィルター２からの変調された搬送波を放射するアンテナである。
【００１５】
図２はパワーアンプ３を説明する回路図である。パワーアンプ３は、増幅器２０、増幅器３０、増幅器４０、トランス５０、５８、容量５１、５２、５４、抵抗５３、５５、５６、５７、５９、及び、容量補正回路６０、７０を含む。
【００１６】
入力端子とグランド端子との間に容量５１とトランス５０の１次側のコイルは直列に接続されている。トランス５０の２次側のコイルから出力される相補信号Ｘ、／Ｘを、増幅器２０は受け、相補信号Ｙ、／Ｙを出力する。
【００１７】
増幅器２０は増幅器２０の第１端子及び第２端子間に直列に接続されている抵抗２１及び抵抗２２、抵抗２１と抵抗２２が接続されており、電圧Ｖｇ１が印加されている接続ノード及びグランド端子との間に接続されている抵抗２３、第２端子とＮＭＯＳトランジスタ２６のゲート電極とに接続する抵抗２５、ソースがグランド線とバックゲートに接続するＮＭＯＳトランジスタ２６、第１端子とＮＭＯＳトランジスタ２７のゲート電極とに接続する抵抗２４、ソースがグランド線とバックゲートに接続するＮＭＯＳトランジスタ２７、ＮＭＯＳトランジスタ２７のドレインとＮＭＯＳトランジスタ２６のドレインとを接続し、その中間点において電源線Ｖｄｄと接続するインダクタンス２８とを含む。
【００１８】
相補信号Ｙ、／Ｙそれぞれが伝送される信号線に対して、容量５２及び抵抗５３と、容量５４及び抵抗５５とは直列に接続される。増幅器３０は、上記の容量及び抵抗通過後の相補信号Ｙ、／Ｙを受けた後、相補信号Ｚ、／Ｚを出力する。
【００１９】
増幅器３０は増幅器３０の第１端子及び第２端子間に直列に接続されている抵抗３１及び抵抗３２、抵抗３１と抵抗３２が接続されており、電圧Ｖｇ２が印加されている接続ノード及びグランド端子との間に接続されている抵抗３３、第２端子とゲート電極とが接続されており、ソースがグランド線とバックゲートに接続するＮＭＯＳトランジスタ２６、第１端子とゲート電極とが接続されており、ソースがグランド線とバックゲートに接続するＮＭＯＳトランジスタ２７、ＮＭＯＳトランジスタ２７のドレインとＮＭＯＳトランジスタ２６のドレインとを接続し、その中間点において電源線Ｖｄｄと接続するインダクタンス２８とを含む。
【００２０】
相補信号Ｚ、／Ｚそれぞれが伝送される信号線に対して、インダクタンス５６、５７は直列に接続する。増幅器４０は、上記のインダクタンスを通過後の相補信号Ｚ、／Ｚを受けた後、相補信号Ｗ、／Ｗをトランス５８の１次側のコイルに出力する。トランス５８は抵抗５９を介してグランド端子と接続する出力端子に相補信号Ｗ、／Ｗを出力する。なお、増幅器４０は、増幅器３０と同様な部品を含み、その部品間の接続も同様である。ただし、抵抗３１と抵抗３２が接続する接続ノードに印加されている電圧は電圧Ｖｇ３である。
【００２１】
容量補正回路６０は、相補信号Ｗ、／Ｗの内の信号Ｗと、相補信号Ｙ、／Ｙの内の信号Ｙとを受け、信号Ｗと信号Ｙの位相差に応じた容量を、インダクタンス５７と増幅器４０との接続ノードに付加する回路である。
容量補正回路７０は、相補信号Ｗ、／Ｗの内の信号／Ｗと、相補信号Ｙ、／Ｙの内の信号／Ｙとを受け、信号／Ｗと信号／Ｙの位相差に応じた容量を、インダクタンス５６と増幅器４０との接続ノードに付加する回路である。
【００２２】
容量補正回路６０は、位相比較器６４、増幅器６２、フィルター(filter)６３、ＰＭＯＳトランジスタ６１を含む。位相比較器６４は信号Ｗと信号Ｙとを受け、位相を比較し、その位相差に比例する電圧差を有する相補信号を出力する。増幅器６２は位相比較器６４が出力する信号の電圧を増幅する。例えば、信号Ｗと信号Ｙの位相差は、信号Ｗ又は信号Ｙはクロック信号であるから、その１周期を１８０度とした場合、マイナス数度からプラス数度程度である。
【００２３】
そこで、信号Ｗと信号Ｙの位相差を受けて、位相比較器６４は信号Ｙに比較し信号Ｗが遅れているときには、マイナス数十ｍＶ程度の電圧を有し、信号Ｙに比較し信号Ｗが進んでいるときには、プラス数十ｍＶ程度の電圧を有する相補信号を出力する。そうすると、増幅器６２は、その相補信号を受けて、その相補信号の電圧差を増幅するとともに、オフセット電圧を加えて約０．５Ｖから０．９Ｖまでの電圧を有する信号をＰＭＯＳトランジスタ６１のバックゲートに出力する。
【００２４】
ＰＭＯＳトランジスタ６１は閾値がマイナス０．３Ｖ程度であり、ソース、ドレイン、バックゲートをショートしたＰＭＯＳトランジスタである。
そうすると、増幅器６２から出力される信号が０．５Ｖから０．９Ｖ程度変化するとＰＭＯＳトランジスタ６１がオンするゲート電圧閾値は０．２Ｖから０．６Ｖ程度まで変化し、さらにゲート電圧が増加してＰＭＯＳトランジスタ６１がオフし始めると急激に、ＰＭＯＳトランジスタ６１のゲートとソース間の容量は減少することになる。
【００２５】
ここで、信号Ｙに比較し信号Ｗの位相が遅れているときには、増幅器４０のＮＭＯＳトランジスタ４５のゲートに掛かる電圧が増加したときに、ゲートとソース間の容量が大きくなるように変化すると推測される。そこで、ＰＭＯＳトランジスタ６１のゲートとソース間の容量の減少するタイミングを０．９Ｖの方向に変化させて遅らせるようにすれば、増幅器４０のＮＭＯＳトランジスタ４５のゲートとソース間の容量が大きくなるように変化することを防止することになる。
【００２６】
一方、信号Ｙに比較し信号Ｗの位相が早くなっているときには、増幅器４０のＮＭＯＳトランジスタ４５のゲートに掛かる電圧が増加したときに、ゲートとソース間の容量が小さくなるように変化すると推測される。そこで、そこで、ＰＭＯＳトランジスタ６１のゲートとソース間の容量の減少するタイミングを０．５Ｖの方向に変化させて早めれば、増幅器４０のＮＭＯＳトランジスタ４５のゲートとソース間の容量が小さくなるように変化することを防止することになる。
【００２７】
従って、増幅器４０のＮＭＯＳトランジスタ４５のオンするタイミングと、ＰＭＯＳトランジスタ６２のオフするタイミングとが、ほぼ一致し、増幅器４０のＮＭＯＳトランジスタ４５の閾値前後で、ゲートとソース間の容量が大きく変化しないように、ＰＭＯＳトランジスタ６２のオフするタイミングが制御される。
【００２８】
図３Ａ、図３Ｂは容量補正回路６０に含まれる位相比較器６４及びフィルター６３について説明する図である。
図３Ａは、位相比較器６４の回路図である。位相比較器６４は、抵抗６４１、６４２、ＮＭＯＳトランジスタ６４３、６４４、６４５、６４６、６４７、６４８、及び、６４９を含む。
【００２９】
抵抗６４１と、ＮＭＯＳトランジスタ６４３は電源Ｖｄｄと、ＮＭＯＳトランジスタ６４５のドレインとの間に直列に接続されており、ＮＭＯＳトランジスタ６４３のゲート電極には、第１入力端子が接続し、その第１入力端子には信号Ｙが入力されている。
抵抗６４２と、ＮＭＯＳトランジスタ６４４は電源Ｖｄｄと、ＮＭＯＳトランジスタ６４５のドレインとの間に直列に接続されており、ＮＭＯＳトランジスタ６４４のゲート電極には第１固定電位が入力されている。
【００３０】
ＮＭＯＳトランジスタ６４５のソースはＮＭＯＳトランジスタ６４９のドレインと接続されており、ゲート電極は信号Ｗが入力されている。
ＮＭＯＳトランジスタ６４６のドレインは抵抗６４１と接続するとともに第１出力端子と接続しており、ＮＭＯＳトランジスタ６４６のソースは、ＮＭＯＳトランジスタ６４８のドレインと接続し、ＮＭＯＳトランジスタ６４６のゲート電極はＮＭＯＳトランジスタ６４４のゲート電極と接続するとともに、第１固定電位が入力されている。
【００３１】
ＮＭＯＳトランジスタ６４７のドレインは抵抗６４２と接続するとともに第２出力端子と接続しており、ＮＭＯＳトランジスタ６４７のソースは、ＮＭＯＳトランジスタ６４８のドレインと接続し、ＮＭＯＳトランジスタ６４７のゲート電極は第１入力端子が接続し、その第１入力端子には信号Ｙが入力されている。
【００３２】
ＮＭＯＳトランジスタ６４８のソースはＮＭＯＳトランジスタ６４９のドレインと接続されており、ゲート電極には第２固定電位が入力されている。
ＮＭＯＳトランジスタ６４９のソースにはグランド電源が接続されており、ゲート電極には第３固定電位を有するバイアスが入力されている。
【００３３】
抵抗６４１とＮＭＯＳトランジスタ６４６からなる第1電流経路に流れる電流と、抵抗６４２とＮＭＯＳトランジスタ６４７からなる第２電流経路にに流れる電流の比率は、ＮＭＯＳトランジスタ６４４、６４３へ流れる電流を考慮しない場合、第１の固定電位と、第１入力端子に入力されている相補信号の正信号の電位に応じたものとなる。
ここで、ＮＭＯＳトランジスタ６４３による電流経路が上記第１電流経路に、ＮＭＯＳトランジスタ６４４による電流経路が上記第２電流経路に、第１入力端子に入力される信号の論理”Ｈ”の期間と、第２入力端子に入力される信号の論理”Ｈ”の期間とが重なる期間、接続される。また、ＮＭＯＳトランジスタ６４３による電流経路には第１入力端子に入力されている相補信号の逆信号の電位に応じた電流がながれ、ＮＭＯＳトランジスタ６４４による電流経路には第１の固定電位に応じた電流がながれる。
そうすると、抵抗６４１と、抵抗６４２には、ＮＭＯＳトランジスタ６４６、ＮＭＯＳトランジスタ６４７への電流に加えて、第１入力端子に入力される信号の論理”Ｈ”の期間と、第２入力端子に入力される信号の論理”Ｈ”の期間とが重なる期間において、ＮＭＯＳトランジスタ６４３、ＮＭＯＳトランジスタ６４４への電流が流れる。その結果、抵抗６４１、６４２の片端の電位は、入力されている相補信号の電位に応じた電位に加えて、第１入力端子に入力される信号と第２入力端子に入力される信号の位相差に応じた電位が加わることになる。
すなわち、第１入力端子に入力されたクロック信号の立ち上がりに対する、第２入力端子に入力されたクロック信号の立ち上がりの位相差に応じて、出力信号の電位が決定される。
【００３４】
図３Ｂは、フィルター６３の例を示す回路図である。フィルター６３は、抵抗６３１、容量６３２を含む。抵抗６３１の一端は入力端子の一つと接続し、他端は容量６３２の一端と第１出力端子に接続している。容量６３２の他端は第２入力端子と、第２出力端子と接続している。
フィルター６３は、入力端子から入力された入力信号に対して、高周波数成分を取り除くフィルター回路である。その結果、フィルター６３に入力された信号の直流成分はそのまま通過するが、ノイズ成分は除去される。
【００３５】
図４は、パワーアンプ３に容量補正回路６０が接続するノードの容量の変化を示す図である。パワーアンプ３に容量補正回路６０が接続するノードには、パワーアンプ３のＰＭＯＳトランジスタ６１のゲート及びＮＭＯＳトランジスタ４５のゲートが接続している。
図４には、ＮＭＯＳトランジスタ３５のゲート−ソース間容量（Ｃｇｓ）、ＰＭＯＳトランジスタ６１のゲート−ソース間容量（Ｃｇｓ）の変化をパワーアンプ３に容量補正回路６０が接続するノードの電位に対して示されている。また、ＮＭＯＳトランジスタ４５のゲート−ソース間容量（Ｃｇｓ）、ＰＭＯＳトランジスタ６１のゲート−ソース間容量（Ｃｇｓ）の総和も、ノードの電位に対して示されている。
【００３６】
ＮＭＯＳトランジスタ４５のゲート−ソース間容量（Ｃｇｓ）は、ノードの電位が０Ｖ付近であるときに４．０Ｅ−１３ファラッド程度であり、ノードの電位が０．３Ｖ付近に向けて２．５Ｅ−１３ファラッド程度まで減少する。その後、０．３Ｖ付近にあるＮＭＯＳトランジスタ４５の閾値を超えると急激に上昇し、ノード電位が０．４Ｖ付近になると、４．０Ｅ−１３ファラッド程度になる。その後は、ノード電位が増加するに従って、緩やかに５．０Ｅ−１３ファラッド程度まで上昇する。
【００３７】
ＰＭＯＳトランジスタ６１のゲート−ソース間容量（Ｃｇｓ）は、ノードの電位が０Ｖ付近であるときに５．０Ｅ−１３ファラッド程度であり、ノードの電位が２．５Ｖ付近まではそれ程変化せず、５．０Ｅ−１３ファラッド程度である。その後、ノードの電位が２．５Ｖを超えて、２．５Ｖ付近にあるＰＭＯＳトランジスタ６１の閾値を超えると、急激にゲート−ソース間容量（Ｃｇｓ）は減少し、ノード電位が０．３Ｖ付近になると３．５Ｅ−１３ファラッドまで減少する。なお、ＰＭＯＳトランジスタ６１の閾値が、シフトしていくと、ＰＭＯＳトランジスタ６１の容量が急激に減少する点もシフトする。
【００３８】
ＰＭＯＳトランジスタ６１のゲート−ソース間容量（Ｃｇｓ）と、ＮＭＯＳトランジスタ４５のゲート−ソース間容量（Ｃｇｓ）との和（ほぼノードの容量に等しい）は、ノードの電位が０Ｖ付近であるときに１．５Ｅ−１２ファラッド程度であり、ノードの電位が０．３Ｖ付近に向けて８．５Ｅ−１３ファラッド程度まで減少する。ノードの電位が０．３Ｖから０．４Ｖまで上昇するとき、ＮＭＯＳトランジスタ４５のゲート−ソース間容量（Ｃｇｓ）は急激に上昇し、ＰＭＯＳトランジスタ６１のゲート−ソース間容量（Ｃｇｓ）は急激に減少する。従って、ノードの電位が０．３Ｖから０．４Ｖまで上昇するとき、それらの和（ほぼノードの容量）は急激な変化をせず、８．５Ｅ−１３ファラッドから８．０Ｅ−１３ファラッドに変化する。さらに、ノードの電位が０．４Ｖから０．６Ｖまで上昇しても、それらの和（ほぼノードの容量）は８．０Ｅ−１３ファラッドのままである。その後、ノードの電位が０．６Ｖから０．７Ｖまでの間に、それらの和（ほぼノードの容量）は微増する。
【００３９】
ここで、ＰＭＯＳトランジスタ６１の閾値が、容量補正回路６０の動作によって、０．２５Ｖ程度から０．３５Ｖ程度へ変更されると、ノード電位が０．３Ｖから０．４Ｖまでの範囲において、ＰＭＯＳトランジスタ６１のゲート−ソース間容量（Ｃｇｓ）と、ＮＭＯＳトランジスタ４５のゲート−ソース間容量（Ｃｇｓ）との和は斜め方向を示す黒矢印が示すように変化する。なお、パワーアンプ３に対する回路シミレーションの結果、黒三角の頂点で示した線で表されるように、ＰＭＯＳトランジスタ６１のゲート−ソース間容量（Ｃｇｓ）と、ＮＭＯＳトランジスタ３５のゲート−ソース間容量（Ｃｇｓ）との和が変化する場合に、信号Ｙと信号Ｗの位相差が最小となることがわかっている。従って、容量補正回路６０は、位相差が最小となるように、ＰＭＯＳトランジスタ６１のバックゲート電位を制御する。
【００４０】
実施例１では、ＰＭＯＳトランジスタ６１の閾値を相補信号Ｙと相補信号Ｗの位相差に応じて、位相差が最小となるように調整している。そうすると、ゲート電位の上昇とともにＮＭＯＳトランジスタ４５のゲートとソース間の容量はその閾値付近で急激に上昇するが、ＰＭＯＳトランジスタ６１のゲートとソース間の容量は、同様な電位点において、急激に減少するので、ＮＭＯＳトランジスタ４５のゲートとソース間の容量とＰＭＯＳトランジスタ６１のゲートとソース間の容量の和はほぼ一定となる。すなわち、ＮＭＯＳトランジスタ４５のゲートとＰＭＯＳトランジスタ６１のゲートが接続するノードの容量はほぼ一定となる。
【００４１】
その結果、相補信号Ｙと相補信号Ｗの位相を比較して、その位相差を低減するように、ＰＭＯＳトランジスタ６１のソース−ドレイン間容量の変化点を調整すれば、ＮＭＯＳトランジスタ４５のゲートとソース間の容量変化は補償される。
【００４２】
上記の増幅回路（パワーアンプ３）においては、ＮＭＯＳトランジスタ４５のゲート・ソース間容量はほぼ一定となり、パワーアンプ３の入力信号の位相に対する出力信号の位相差が減少し、隣接チャネル漏洩比率（ＡＣＰＲ）が改善する。
【００４３】
上記の送信回路（ＲＦレシーバ１０）においては、増幅回路（パワーアンプ３）を使用しているため、搬送波を送信する際に、隣接チャネル漏洩比率（ＡＣＰＲ）が改善する。
【実施例２】
【００４４】
図５は実施例２のパワーアンプ８０を示す。パワーアンプ８０は、増幅器２０、増幅器３０、増幅器４０、トランス５０、５８、及び、容量補正回路６０、７０を含む。ただし、容量補正回路６０、７０の接続点が増幅器２０と増幅器３０の間である点で、パワーアンプ３とは異なる。すなわち、実施例２のパワーアンプ８０は実施例１のパワーアンプ３の変形例である。
【００４５】
容量補正回路６０、７０の動作は、実施例１において説明したように動作する。そうすると、容量補正回路６０、７０によって、容量の補正が行われるノードは、増幅器３０のＮＭＯＳトランジスタ３５のゲート及びＮＭＯＳトランジスタ３４のゲートとなる。
【００４６】
その結果、増幅器３０のＮＭＯＳトランジスタ３５のゲートーソース間の容量は相補信号Ｙに電位の変動があっても、ほぼ一定の値となる。そうすると、パワーアンプ８０の入力信号の位相に対する出力信号の位相の変化が減少し、隣接チャネル漏洩比率（ＡＣＰＲ）が改善する。
【実施例３】
【００４７】
図６は実施例３のパワーアンプ１００を示す。パワーアンプ１００は、増幅器２０、増幅器３０、増幅器４０、トランス５０、５８、及び、容量補正回路９０、９５を含む。
増幅器２０、増幅器３０、増幅器４０、及び、トランス５０、５８は実施例１で説明した回路と同様なものであるため、説明を省略する。
【００４８】
パワーアンプ１００の入力端子はトランス５０に接続し、トランス５０は増幅器２０に接続する。増幅器２０は増幅器３０に接続し、増幅器４０に接続する。増幅器４０はトランス５８に接続し、トランス５８はパワーアンプ１００の出力端子に接続する。
【００４９】
容量補正回路９０はＮＭＯＳトランジスタ９１、抵抗９２、及び、抵抗９３を含む。抵抗９２はＮＭＯＳトランジスタ９１のバックゲートとソースとの間に接続されている。抵抗９３はＮＭＯＳトランジスタ９１のバックゲートとドレインとの間に接続されている。
ＮＭＯＳトランジスタ９１のゲートはバイアス電源と接続されている。バイアス電源の電圧は、ＮＭＯＳトランジスタ９１の閾値の２倍の電圧である。ＮＭＯＳトランジスタ９１のバックゲートは増幅器３０から増幅器４０へ出力される相補信号Ｚの信号Ｚを伝送する信号線に接続される。なお、信号Ｚを伝送する信号線は増幅器４０のＮＭＯＳトランジスタ４５のゲートに接続している。
【００５０】
容量補正回路９５はＮＭＯＳトランジスタ９６、抵抗９７、及び、抵抗９８を含む。抵抗９６はＮＭＯＳトランジスタ９５のバックゲートとソースとの間に接続されている。抵抗９７はＮＭＯＳトランジスタ９５のバックゲートとドレインとの間に接続されている。
ＮＭＯＳトランジスタ９５のゲートはバイアス電源と接続されている。バイアス電源の電圧は、ＮＭＯＳトランジスタ９５の閾値の２倍の電圧である。ＮＭＯＳトランジスタ９５のバックゲートは増幅器３０から増幅器４０へ出力される相補信号Ｚの信号／Ｚを伝送する信号線に接続される。なお、信号／Ｚを伝送する信号線は増幅器４０のＮＭＯＳトランジスタ４４のゲートに接続している。
【００５１】
図７はＮＭＯＳトランジスタ９１のバックゲート−ゲート間の容量と、ＮＭＯＳトランジスタ３５のゲート−ソース間の容量の和を、信号Ｚを伝送する信号線の電位に対して表した図である。
図７において、点線は実施例１で示したＰＭＯＳトランジスタ６１のゲート−ソース間の容量とＮＭＯＳトランジスタ４５のゲート−ソース間の容量の和の、信号線の電位に対する変化を示したものである。実線はＮＭＯＳトランジスタ９１のバックゲート−ゲート間の容量と、ＮＭＯＳトランジスタ４５のゲート−ソース間の容量の和の、信号線の電位に対する変化を示したものである。
【００５２】
図７の実線と点線の対比からわかるように、ＰＭＯＳトランジスタ６１のゲート−ソース間の容量とＮＭＯＳトランジスタ４５のゲート−ソース間の容量の和と、ＮＭＯＳトランジスタ９１のバックゲート−ゲート間の容量と、ＮＭＯＳトランジスタ４５のゲート−ソース間の容量の和とは同様な変化を示す。その理由は以下である。
まず、ＮＭＯＳトランジスタ９１のバックゲートに印加されている電圧を増加させると、ＮＭＯＳトランジスタ９１の閾値は大きくなる方向にシフトする。従って、ＮＭＯＳトランジスタ９１のゲートに印加されているバイアス電圧をＮＭＯＳトランジスタ９１の閾値が超えると、ＮＭＯＳトランジスタ９１のバックゲート−ゲート間の容量は急激に減少することになる。すなわち、ＮＭＯＳトランジスタ９１のバックゲート−ゲート間の容量のバックゲート電圧依存性は、ＰＭＯＳトランジスタ６１のゲート−ソース間の容量のゲート電圧依存性と同様である。従って、上記のような結論となる。
【００５３】
ところで、容量補正回路９０において、抵抗９２、９３を増加させると、図７の太線矢印のように、ＮＭＯＳトランジスタ９１のバックゲート電圧を増加させた場合において、ＮＭＯＳトランジスタ９１のバックゲート−ゲート間の容量とＮＭＯＳトランジスタ４５のゲート−ソース間の容量の和の増加が抑制される。抵抗９２、９３の抵抗値が高くなることによって、バックゲート電圧が高い領域において、電荷の移動が抑制されるため、容量の増加も抑制されるものと推定される。
【００５４】
以上より、実施例３のパワーアンプ１００においても、実施例１のパワーアンプ３と同様な効果が生じる。
実施例１では、ＮＭＯＳトランジスタ４５の急激な容量変化を補正するため、ＰＭＯＳトランジスタ６１を使用しているが、実施例３ではＮＭＯＳトランジスタ９１を使用している。そうすると、ＮＭＯＳトランジスタ４５の閾値と、ＮＭＯＳトランジスタ９１の閾値はプロセスがばらついても、同じＮＭＯＳトランジスタ同士なため、同一方向にばらつく。その結果、ＮＭＯＳトランジスタ９１のゲート電極に印加されるバイアスは一定値であったとしても、ＮＭＯＳトランジスタ４５の容量が急激に変化する点と、ＮＭＯＳトランジスタ９１の容量が急激に変化する点とのずれは小さく抑えられると推定される。
【００５５】
しかし、次の実施例４に示すように、相補信号Ｙと相補信号Ｗの位相を比較して、その位相差によって、バイアスを制御すれば、さらにＮＭＯＳトランジスタ９１のバックゲート−ゲート間の容量とＮＭＯＳトランジスタ４５のゲート−ソース間の容量の和に、急激な変化が生じることを防止することができる。
【実施例４】
【００５６】
図８は、実施例４のパワーアンプ１２０を示す。パワーアンプ１２０は、増幅器２０、増幅器３０、増幅器４０、トランス５０、５８、及び、容量補正回路１０５、１１５を含む。
増幅器２０、増幅器３０、増幅器４０、及び、トランス５０、５８は実施例１で説明した回路と同様なものであるため、説明を省略する。
パワーアンプ１２０の入力端子はトランス５０に接続し、トランス５０は増幅器２０に接続する。増幅器２０は増幅器３０に接続し、増幅器４０に接続する。増幅器４０はトランス５８に接続し、トランス５８はパワーアンプ１００の出力端子に接続する。
【００５７】
容量補正回路１０５はＮＭＯＳトランジスタ１０６、抵抗１０７、抵抗１０８、増幅器１０９、フィルタ１１０、及び、位相比較器１１１を含む。抵抗１０７はＮＭＯＳトランジスタ１０６のバックゲートとソースとの間に接続されている。抵抗１０８はＮＭＯＳトランジスタ１０６のバックゲートとドレインとの間に接続されている。
位相比較器１１１は、増幅器２０から出力される相補信号の内の信号Ｙと、増幅器４０から出力される相補信号の内の信号Ｗとの位相を比較し、位相差に応じた電圧を出力する。フィルタ１１０は位相比較器１１１からの信号のノイズを遮断するフィルタである。増幅器１０９はフィルタ１１０からの出力を増幅し、ＮＭＯＳトランジスタ１０６のゲートへバイアス電圧を出力する。なお、バイアス電圧はＮＭＯＳトランジスタ１０６の閾値の２倍の電圧を中心として大小にふれる電圧値である。ＮＭＯＳトランジスタ１０６のゲートは増幅器１０９と接続されている。
ＮＭＯＳトランジスタ１０６のバックゲートは増幅器３０から増幅器４０へ出力される相補信号の内の信号Ｚを伝送する信号線に接続される。なお、信号Ｚを伝送する信号線は増幅器４０のＮＭＯＳトランジスタ４５のゲートに接続している。
【００５８】
容量補正回路１１５はＮＭＯＳトランジスタ１１６、抵抗１１７、抵抗１１８、増幅器１１９、フィルタ１２０、及び、位相比較器１２１を含む。抵抗１１７はＮＭＯＳトランジスタ１１６のバックゲートとソースとの間に接続されている。抵抗１１８はＮＭＯＳトランジスタ１１６のバックゲートとドレインとの間に接続されている。
位相比較器１２１は、増幅器２０から出力される相補信号の内の信号／Ｙと、増幅器４０から出力される相補信号の内の信号／Ｗとの位相を比較し、位相差に応じた電圧を出力する。フィルタ１２０は位相比較器１２１からの信号のノイズを遮断するフィルタである。増幅器１１９はフィルタ１２０からの出力を増幅し、ＮＭＯＳトランジスタ１１９のゲートへバイアス電圧を出力する。なお、バイアス電圧はＮＭＯＳトランジスタ１１９の閾値の２倍の電圧を中心として大小にふれる電圧値である。ＮＭＯＳトランジスタ１１６のゲートは増幅器１１９と接続されている。
【００５９】
ＮＭＯＳトランジスタ１１６のバックゲートは増幅器３０から増幅器４０へ出力される相補信号の内の信号／Ｚを伝送する信号線に接続される。なお、信号／Ｚを伝送する信号線は増幅器４０のＮＭＯＳトランジスタ４４のゲートに接続している。
【００６０】
実施例４のパワーアンプ１２０によれば、ＮＭＯＳトランジスタ１０６、１１６には約閾値の２倍のバイアス電圧が印加されているため、実施例３のパワーアンプ１００と同様な効果を生じる。さらに、実施例４のパワーアンプ１２０では、そのバイアス電圧がＮＭＯＳトランジスタ１０６、１１６の閾値の２倍の電圧を中心として相補信号Ｙと相補信号Ｗの位相差に応じて大小する。従って、ＮＭＯＳトランジスタ１０６、１１６のバックゲート−ゲート間の容量が急激に変化する点と、ＮＭＯＳトランジスタ４５、４４のゲート−ソース間の容量が急激に変化する点を一致させることができ、実施例３のパワーアンプ１００におけるよりもさらにＮＭＯＳトランジスタ１０６、１１６のバックゲート−ゲート間の容量とＮＭＯＳトランジスタ３５、３４のゲート−ソース間の容量の和に急激な変化を生じることを防止することができる。
【実施例５】
【００６１】
図９は実施例５のパワーアンプ２００を示す図である。パワーアンプ２００は増幅器２１０、２２０、２３０、容量補正器２４０、発振器２０１、トランス２０２、トランス２０３、容量２０４、２０５、インダクタンス２０６、容量２０７、トランス２０８、及び、抵抗２０９を含む。
【００６２】
発振器２０１は搬送波を発生する回路である。トランス２０２は発振器２０１から出力された搬送波を増幅器２１０へ伝達するトランスである。
【００６３】
増幅器２１０は搬送波を増幅し、増幅器２２０へ出力する増幅器である。増幅器２２０は搬送波を増幅し、増幅器２３０へ出力する増幅器である。増幅器２３０はインダクタンス２０６へ増幅した搬送波を出力する増幅器である。インダクタンス２０６は容量２０７へ信号を伝達するインダクタンスである。容量２０７はトランス２０８へ信号を出力する。
【００６４】
容量２０４は増幅器２３０とインダクタンス２０６間のノードと共通線２０３あとに接続する容量である。容量２０５はインダクタンス２０６と容量２０７間のノードと共通線２０３ａとに接続する容量である。トランス２０３ｂは共通線２０３ａとグランド線とを接続するトランスである。
【００６５】
容量補正器２４０は増幅器２１０から出力される信号と、増幅器２３０から出力される信号とを受け、双方の信号の位相を比較を行い、双方の信号の位相差に応じた容量を、増幅器２２０と増幅器２３０との間のノードに接続する。容量補正器２４０は位相比較器２４４、フィルタ２４３、増幅器２４２、ＰＭＯＳトランジスタ２４１を含み、それらは、実施例１の位相比較器６４、増幅器６２、フィルター６３、ＰＭＯＳトランジスタ６１と同様なものであり、説明を省く。
【００６６】
増幅器２１０は容量２１１、抵抗２１２、ＮＭＯＳトランジスタ２１３、インダクタンス２１４を含む。増幅器２１０の入力端子は容量２１１の一端と接続する。容量２１１の他端は、抵抗２１２の一端と、ＮＭＯＳトランジスタ２１３のゲートと接続する。抵抗２１２の他端はバイアスと接続する。ＮＭＯＳトランジスタ２１３のソースは共通線２０３ａと接続し、ドレインはインダクダンス２１４の一端及び出力端子と接続する。インダクタンス２１４の他端は電源線と接続する。増幅器２１０は入力端子より入力された単層の入力信号をＮＭＯＳトランジスタ２１３によって増幅して出力端子より増幅した信号を出力する。
【００６７】
増幅器２２０は増幅器２１０と同様な増幅器である。また、増幅器２３０は、増幅器２３０と同様な増幅器であるが、ただし、入力端子と接続する、バイアスと接続する抵抗２１２及び容量２１１とが、増幅器２３０には含まれていない。
以上より、実施例５のパワーアンプ２００は、単層搬送波を増幅するパワーアンプ２００である。そして、増幅器２２０と増幅器２３０間の容量を補正する容量補正器２４０が接続されているため、実施例１のパワーアンプ３と同様に、増幅器２２０から増幅器２３への出力信号の電位が変化しても、増幅器２２０と増幅器２３０間の容量の信号線の容量の変化を抑えることができる。
【産業上の利用可能性】
【００６８】
本発明によれば、隣接チャネル漏洩比率（ＡＣＰＲ）が改善された増幅回路を提供することができる。
【符号の説明】
【００６９】
１  アンテナ
２  フィルター
３、８０、１００、１２０、２００  パワーアンプ
４  ＶＣＯ
５  ＰＬＬ−ＦＳ
６  ＬＰＦ
７  ベースバンドＬＳＩ
８  ディスプレー
９  スピーカー
１０  ＲＦトランシーバー
２０、３０、４０、２１０、２２０、２３０  増幅器
６０、７０、９０、９５、１０５、１１５、２４０  容量補正回路
【図１】
0005505026.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0005505026.tif 000007
【図７】
0005505026.tif 000008
【図８】
0005505026.tif 000009
【図９】
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