(57)【特許請求の範囲】
【請求項１】
制御ゲートと電荷保存層とをそれぞれ備える複数のメモリセルを備える不揮発性メモリ装置のＮＡＮＤ型メモリセルデータの読み出し方法において、
前記複数のメモリセルのうち、読み出し対象となるメモリセルの制御ゲートに第１電圧を印加するステップと、
前記読み出し対象メモリセルの両側に隣接するメモリセルの制御ゲートに第３電圧を印加するステップと、
前記読み出し対象メモリセルと前記隣接するメモリセルとを除外した残りのメモリセルの制御ゲートに第２電圧を印加するステップと、を含み、
前記第２電圧は、前記メモリセルの状態と関係なく前記メモリセルに電流を流す最小電圧と同一、または前記最小電圧より高く前記不揮発性メモリ装置が生成できる電圧のうち最も小さな電圧であり、
前記第３電圧は、前記第１電圧より高くて前記第２電圧より低い
ことを特徴とするメモリセルデータの読み出し方法。
【請求項２】
前記読み出し対象メモリセルに隣接するメモリセルに印加される第３電圧は、
前記メモリセルの状態と関係なく前記メモリセルに電流を流す最小電圧より低い電圧である
ことを特徴とする請求項１に記載のメモリセルデータの読み出し方法。
【請求項３】
前記読み出し対象メモリセルに隣接するメモリセルに印加される第３電圧は、前記読み出し対象メモリセルの状態を変更させる電圧レベルより低い電圧であり、
前記隣接するメモリセルを中心として前記読み出し対象メモリセルの反対側に位置するメモリセルに印加される第２電圧と前記第３電圧とによって、前記第３電圧が印加されるメモリセルに電流を流す
ことを特徴とする請求項１に記載のメモリセルデータの読み出し方法。
【請求項４】
前記第３電圧は、
前記読み出し対象メモリセルのチャンネルに与える影響が低減されたより低い電圧である
ことを特徴とする請求項１に記載のメモリセルデータの読み出し方法。
【請求項５】
前記第１電圧は、消去状態のメモリセルの閾値電圧より高く、プログラミング状態のメモリセルの閾値電圧より低く、
前記第２電圧は、プログラミング状態のメモリセルの閾値電圧より高い
ことを特徴とする請求項１に記載のメモリセルデータの読み出し方法。
【請求項６】
前記第２電圧は、
前記メモリセルに電流を流して前記不揮発性メモリ装置が生成できる電圧のうち、最も低い電圧である
ことを特徴とする請求項１に記載のメモリセルデータの読み出し方法。
【請求項７】
前記第２電圧は、
プログラミング状態のメモリセルの複数の閾値電圧分布のうち、最も高い閾値電圧分布の電圧より高い電圧である
ことを特徴とする請求項１に記載のメモリセルデータの読み出し方法。
【請求項８】
前記第２電圧は、
前記最も高い閾値電圧の電圧より所定のマージンだけ高い電圧である
ことを特徴とする請求項７に記載のメモリセルデータの読み出し方法。
【請求項９】
前記第１電圧は、
接地電圧である
ことを特徴とする請求項１に記載のメモリセルデータの読み出し方法。
【請求項１０】
前記複数のメモリセルは、
相異なるワードラインにそれぞれ連結され、連結されるワードラインを通じて前記第１電圧、第２電圧または第３電圧を印加される
ことを特徴とする請求項１に記載のメモリセルデータの読み出し方法。
【請求項１１】
前記複数のメモリセルは、
同じビットラインに連結される
ことを特徴とする請求項１に記載のメモリセルデータの読み出し方法。
【請求項１２】
前記複数のメモリセルは、
ＮＡＮＤフラッシュメモリアレイに連結される
ことを特徴とする請求項１に記載のメモリセルデータの読み出し方法。
【請求項１３】
制御ゲートと電荷保存層とをそれぞれ備える複数のメモリセルを備える不揮発性メモリ装置のＮＡＮＤ型メモリセルデータの読み出し方法において、
前記複数のメモリセルのうち、読み出し対象となるメモリセルの制御ゲートに第１電圧を印加するステップと、
前記読み出し対象メモリセルの両側に隣接するメモリセルの制御ゲートに第３電圧を印加するステップと、
前記読み出し対象メモリセルと前記隣接するメモリセルとを除外した残りのメモリセルの制御ゲートに第２電圧を印加するステップと、を含み、
前記第２電圧は、前記メモリセルの状態と関係なく前記メモリセルに電流を流す最小電圧と同一、または前記最小電圧より高く前記不揮発性メモリ装置が生成できる電圧のうち最も小さな電圧であり、
前記第３電圧は、前記第１電圧より高くて前記第２電圧より低く、
前記メモリセルの制御ゲート間の距離が短くなるほど、前記第３電圧は低くなる
ことを特徴とするメモリセルデータの読み出し方法。
【請求項１４】
複数の不揮発性メモリセルを備える不揮発性メモリ装置のＮＡＮＤ型メモリセルデータの読み出し方法において、
前記複数のメモリセルのうち、読み出し対象となるメモリセルに第１電圧を印加するステップと、
前記読み出し対象メモリセルの一側に隣接するメモリセルに第３電圧を印加し、前記読み出し対象メモリセルの他側に隣接するメモリセルに第４電圧を印加するステップと、
前記読み出し対象メモリセルと前記隣接するメモリセルとを除外した残りのメモリセルに第２電圧を印加するステップと、を含み、
前記第３電圧は、前記第１電圧より高くて前記第２電圧より低く、
前記第４電圧は、前記第３電圧より高くて前記第２電圧より低い
ことを特徴とするメモリセルデータの読み出し方法。
【請求項１５】
前記複数のメモリセルは、直列に連結される第１ないし第ｎメモリセルであり、
前記読み出し対象メモリセルが第２メモリセルまたは第ｎ−１メモリセルであれば、前記第２メモリセルまたは第ｎ−１メモリセルの一側に隣接する第１メモリセルまたは第ｎメモリセルに前記第４電圧を印加し、前記第２メモリセルまたは第ｎ−１メモリセルの他側に隣接する第３メモリセルまたは第ｎ−２メモリセルに前記第３電圧を印加する
ことを特徴とする請求項１４に記載のメモリセルデータの読み出し方法。
【請求項１６】
前記読み出し対象メモリセルが第２メモリセルまたは第ｎ−１メモリセルでなければ、前記読み出し対象メモリセルに隣接するメモリセルに前記第３電圧を印加する
ことを特徴とする請求項１５に記載のメモリセルデータの読み出し方法。
【請求項１７】
前記読み出し対象メモリセルの一側に隣接するメモリセルに印加される第３電圧は、前記読み出し対象メモリセルの状態を変更させる電圧レベルより低い電圧レベルを持ち、
前記読み出し対象メモリセルの他側に隣接するメモリセルに印加される第４電圧は、前記読み出し対象メモリセルの状態を変更させる電圧レベルより低い電圧レベルを持ち、前記第３電圧より高い電圧レベルを持つ
ことを特徴とする請求項１４に記載のメモリセルデータの読み出し方法。
【請求項１８】
前記第３電圧と前記第４電圧は、
前記読み出し対象メモリセルのチャンネルに与える影響が低減されたより低い電圧レベルを持つ
ことを特徴とする請求項１４に記載のメモリセルデータの読み出し方法。
【請求項１９】
データが書き込まれない第１ダミーメモリセル及び第２ダミーメモリセルと、
前記第１ダミーメモリセルと前記第２ダミーメモリセルとの間に直列に連結される複数のノーマルメモリセルと、
前記第１ダミーメモリセルに連結される接地選択トランジスタと、
前記第２ダミーメモリセルに連結されるストリング選択トランジスタと、
読出し時において読出し対象となるメモリセルに隣接したメモリセルには、前記メモリセルの状態と関係なく前記メモリセルに電流を流す最小電圧または前記最小電圧より高く不揮発性半導体装置が生成できる電圧のうち最も小さな電圧、より低く、前記読み出し対象となるメモリセルに印加される電圧、より高い、読出しパス電圧を印加する制御部と、を備える
ことを特徴とする不揮発性半導体装置。
【請求項２０】
前記複数のメモリセルは、
相異なるワードラインにそれぞれ連結される
ことを特徴とする請求項１９に記載の不揮発性半導体装置。
【請求項２１】
前記複数のメモリセルは、
同じビットラインに連結される
ことを特徴とする請求項１９に記載の不揮発性半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリセルデータの読み出し方法及び不揮発性メモリ装置に係り、特に読み出し対象メモリセルに隣接するメモリセルに低い電圧を印加するメモリセルデータの読み出し方法及び不揮発性メモリ装置に関する。
【背景技術】
【０００２】
電気的に消去及びプログラムの可能な不揮発性メモリ装置は、電源が供給されていない状態でもデータを保存できる特徴を持っており、代表的なものとしてフラッシュメモリがある。
【０００３】
フラッシュメモリは、電荷保存を利用してデータを保存する素子である。フラッシュメモリを構成するそれぞれのメモリセルは、制御ゲート、電荷保存層、ソース及びドレインを備えるセルトランジスタで構成される。フラッシュメモリは、電荷保存層の電荷量を調節することによって、メモリセルに書き込まれたデータ値を変更する。
【０００４】
フラッシュメモリのセルトランジスタは、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングメカニズムによって電荷保存層の電荷量を調節する。セルトランジスタの消去動作は、セルトランジスタの制御ゲートに接地電圧を印加し、半導体基板（またはバルク）に電源電圧より高い高電圧を印加することによって行われる。かかる消去バイアス条件によれば、電荷保存層とバルク間の大きい電圧差によりこれら間に強い電界が形成され、その結果、電荷保存層に存在する電荷はＦ−Ｎトンネリング効果によってバルクに放出される。この時、消去されたセルトランジスタの閾値電圧は小さくなる。
【０００５】
セルトランジスタのプログラム動作は、制御ゲートに電源電圧より高い高電圧を印加し、ドレイン及びバルクに接地電圧を印加することによって行われる。かかるバイアス条件下で、電荷がＦ−Ｎトンネリング効果によってセルトランジスタの電荷保存層に注入される。それにより、セルトランジスタの閾値電圧は大きくなる。
【０００６】
電荷保存層に負電荷があってセルトランジスタの閾値電圧が負（マイナス）である状態を消去状態といい、電荷保存層に電荷が注入されてセルトランジスタの閾値電圧が０より大きくなった状態をプログラム状態という。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする技術的課題は、読み出し対象メモリセルに隣接するメモリセルに低い電圧を印加するメモリセルデータの読み出し方法を提供するところにある。
【０００８】
本発明が解決しようとする他の技術的課題は、読み出し対象メモリセルに隣接するメモリセルに低い電圧を印加する不揮発性メモリ装置を提供するところにある。
【課題を解決するための手段】
【０００９】
前記技術的課題を達成するための本発明の第１実施形態によるメモリセルデータの読み出し方法は、前記複数のメモリセルのうち、読み出し対象となるメモリセルの制御ゲートに第１電圧を印加するステップと、前記読み出し対象メモリセルに隣接するメモリセルの制御ゲートに第３電圧を印加するステップと、前記読み出し対象メモリセルと前記隣接するメモリセルとを除外した残りのメモリセルの制御ゲートに第２電圧を印加するステップと、を含み、前記第２電圧は、前記メモリセルの状態と関係なく前記メモリセルに電流を流す最小電圧と同一、または前記最小電圧より高い電圧であり、前記第３電圧は、前記第１電圧より高くて前記第２電圧より低い。
【００１０】
前記読み出し対象メモリセルに隣接するメモリセルに印加される第３電圧は、前記読み出し対象メモリセルの状態を変更させる電圧レベルより低い電圧であり、また、前記隣接するメモリセルを中心として前記読み出し対象メモリセルの反対側に位置するメモリセルに印加される第２電圧と前記第３電圧とによって、前記第３電圧が印加されるメモリセルに電流を流す。
【００１１】
前記第１電圧は、消去状態のメモリセルの閾値電圧より高く、プログラミング状態のメモリセルの閾値電圧より低く、前記第２電圧は、プログラミング状態のメモリセルの閾値電圧より高い。
【００１２】
メモリセルの制御ゲート間の距離が短くなるほど、前記第３電圧は低くなる。
【００１３】
本発明の第２実施形態によるメモリセルデータの読み出し方法は、前記複数のメモリセルのうち、読み出し対象となるメモリセルの制御ゲートに第１電圧を印加するステップと、前記読み出し対象メモリセルに隣接するメモリセルの制御ゲートに第３電圧を印加するステップと、前記読み出し対象メモリセルと前記隣接するメモリセルとを除外した残りのメモリセルの制御ゲートに第２電圧を印加するステップと、を含む。前記第３電圧は、前記第１電圧より高くて前記第２電圧より低く、前記第４電圧は、前記第３電圧より高くて前記第２電圧より低い。
【００１４】
前記それぞれのメモリセルは、ＮＡＮＤフラッシュメモリセルでありうる。
【発明の効果】
【００１５】
本発明によるメモリセルデータの読み出し方法及び不揮発性メモリ装置は、メモリセルのサイズが小さい状況でも読み出し対象メモリセルが消去状態にあるか、あるいはプログラミング状態にあるかを確認できる。
【発明を実施するための最良の形態】
【００１６】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００１７】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
【００１８】
図１ないし図６には、第１電圧Ｖ１、第２電圧Ｖ２、第３電圧Ｖ３、第４電圧Ｖ４がそれぞれ０Ｖ、６Ｖ、３Ｖ（または２Ｖ）と４．５Ｖの電圧レベルを持つと記載される。しかし、前記電圧レベルは単純な例示であり、第１電圧Ｖ１、第２電圧Ｖ２、第３電圧Ｖ３と第４電圧Ｖ４が他の電圧レベルを持つことができるということは当業者には明らかである。
【００１９】
図１は、本発明の第１実施形態によるメモリセルデータの読み出し方法でメモリセルに電圧が印加される態様を示す図面である。
【００２０】
図１を参照すれば、本発明の第１実施形態によるメモリセルデータの読み出し方法は、読み出し対象メモリセルＭＣｎ−２の制御ゲートに第１電圧Ｖ１を印加し、読み出し対象メモリセルＭＣｎ−２に隣接するメモリセルＭＣｎ−３、ＭＣｎ−１の制御ゲートに第３電圧Ｖ３を印加する。読み出し対象メモリセルＭＣｎ−２とそれに隣接するメモリセルＭＣｎ−３、ＭＣｎ−１とを除外した残りのメモリセルＭＣ１、ＭＣ２、…、ＭＣｎには第２電圧Ｖ２を印加する。
【００２１】
読み出し対象メモリセルＭＣｎ−２の制御ゲートに印加される第１電圧Ｖ１は、消去状態のメモリセルの閾値電圧より高く、プログラミング状態のメモリセルの閾値電圧より低い。すなわち、読み出し対象メモリセルＭＣｎ−２が消去状態にある場合、第１電圧Ｖ１は読み出し対象メモリセルＭＣｎ−２の閾値電圧より高い。したがって、消去状態の読み出し対象メモリセルＭＣｎ−２に第１電圧Ｖ１が印加されれば、読み出し対象メモリセルＭＣｎ−２はターンオンされ、読み出し対象メモリセルＭＣｎ−２を通じて電流が流れうる。また、読み出し対象メモリセルＭＣｎ−２がプログラミング状態にある場合、第１電圧Ｖ１は読み出し対象メモリセルＭＣｎ−２の閾値電圧より低い。したがって、プログラミング状態の読み出し対象メモリセルＭＣｎ−２に第１電圧Ｖ１が印加されれば、読み出し対象メモリセルＭＣｎ−２はターンオフされ、読み出し対象メモリセルＭＣｎ−２を通じて電流が流れない。このように、読み出し対象メモリセルＭＣｎ−２に第１電圧Ｖ１を印加した後に、読み出し対象メモリセルＭＣｎ−２に電流が流れるかを測定すれば、読み出し対象メモリセルＭＣｎ−２が消去状態にあるか、あるいはプログラミング状態にあるかが分かる。
【００２２】
残りのメモリセルＭＣ１、ＭＣ２、…、ＭＣｎの制御ゲートに印加される第２電圧Ｖ２は、メモリセルＭＣ１、ＭＣ２、…、ＭＣｎの状態と関係なくメモリセルＭＣ１、ＭＣ２、…、ＭＣｎに電流を流す最小電圧である。すなわち、第２電圧Ｖ２は、メモリセルＭＣ１、ＭＣ２、…、ＭＣｎが消去状態にあるか、あるいはプログラミング状態にあるかに関係なく、メモリセルＭＣ１、ＭＣ２、…、ＭＣｎに電流を流す最小電圧である。言い換えれば、メモリセルＭＣ１、ＭＣ２、…、ＭＣｎが消去状態にあるか、あるいはプログラミング状態にあるかに関係なく、第２電圧Ｖ２はメモリセルＭＣ１、ＭＣ２、…、ＭＣｎの閾値電圧より高い。したがって、メモリセルＭＣ１、ＭＣ２、…、ＭＣｎの制御ゲートに第２電圧Ｖ２が印加されれば、メモリセルＭＣ１、ＭＣ２、…、ＭＣｎはターンオンされ、メモリセルＭＣ１、ＭＣ２、…、ＭＣｎを通じて電流が流れうる。
【００２３】
第２電圧Ｖ２は、前記最小電圧より所定の電圧だけ大きい電圧でもよい。例えば、前記最小電圧が５．８Ｖである場合、０．２Ｖの電圧マージンを与えて第２電圧Ｖ２を６．０Ｖに設定できる。もちろん、第２電圧Ｖ２を前記最小電圧と同じ５．８Ｖに設定してもよい。
【００２４】
第２電圧Ｖ２は、メモリセルＭＣ１、ＭＣ２、…、ＭＣｎに電流を流す最小電圧より大きいと同時に、不揮発性メモリ装置が生成できる電圧のうち、最も小さな電圧でありうる。例えば、前記最小電圧が５．８Ｖであり、特定不揮発性メモリ装置が電圧を０．５Ｖ単位で生成するように設計されていると仮定すれば、第２電圧Ｖ２は６．０Ｖになりうる。
【００２５】
第２電圧Ｖ２は、プログラミング状態のメモリセルの閾値電圧が属する閾値電圧分布のうち、最も高い閾値電圧分布の電圧範囲より高い電圧レベルであってもよい。第２電圧Ｖ２は、最も高い閾値電圧分布の電圧レベルより所定のマージンほど高い電圧であってもよい。
【００２６】
第２電圧Ｖ２が残りのメモリセルＭＣ１、ＭＣ２、…、ＭＣｎに印加されて残りのメモリセルＭＣ１、ＭＣ２、…、ＭＣｎがターンオンされ、第１電圧Ｖ１が読み出し対象メモリセルＭＣｎ−２に印加される場合、読み出し対象メモリセルＭＣｎ−２が消去状態にあれば、メモリセルＭＣ１〜ＭＣｎに電流が流れず、読み出し対象メモリセルＭＣｎ−２がプログラミング状態にあればメモリセルＭＣ１〜ＭＣｎに電流が流れる。それにより、第１電圧Ｖ１と第２電圧Ｖ２とを印加した後、メモリセルＭＣ１〜ＭＣｎに電流が流れているかどうかを感知することによって、読み出し対象メモリセルＭＣｎ−２が消去状態にあるか、あるいはプログラミング状態にあるかが確認できる。
【００２７】
読み出し対象メモリセルＭＣｎ−２に隣接するメモリセルＭＣｎ−３、ＭＣｎ−１の制御ゲートに電圧が印加されれば、前記印加される電圧は、読み出し対象メモリセルＭＣｎ−２のチャンネルに影響を与える。前記印加される電圧のレベルが高くなるほど、チャンネルに対する影響はだんだん大きくなる。
【００２８】
本発明によるメモリセルデータの読み出し方法で、読み出し対象メモリセルＭＣｎ−２に隣接するメモリセルＭＣｎ−３、ＭＣｎ−１に印加される第３電圧Ｖ３は、読み出し対象メモリセルＭＣｎ−２に印加される第２電圧Ｖ２より低い。隣接するメモリセルＭＣｎ−３、ＭＣｎ−１に第２電圧Ｖ２が印加される場合と第３電圧Ｖ３が印加される場合とを比較すれば、第２電圧Ｖ２が印加される場合に比べて、第３電圧Ｖ３が印加される場合に読み出し対象メモリセルＭＣｎ−２のチャンネルは影響をあまり受けない。
【００２９】
図２は、本発明と比較するためのメモリセルデータの読み出し方法でメモリセルに電圧が印加される態様を示す図面である。
【００３０】
図２には、読み出し対象メモリセルＭＣｎ−２を除外した残りのメモリセルＭＣ１〜ＭＣｎ−１、ＭＣｎにいずれも第２電圧Ｖ２を印加する態様が図示される。この場合、第２電圧Ｖ２は第３電圧Ｖ３より高いために、読み出し対象メモリセルＭＣｎ−２に隣接したメモリセルＭＣｎ−３、ＭＣｎ−１の制御ゲートに印加される第２電圧Ｖ２によって、読み出し対象メモリセルＭＣｎ−２のチャンネルは大きく影響される。それにより、読み出し対象メモリセルＭＣｎ−２が消去状態にあるかプログラミング状態にあるかを正確に確認できない問題がある。一方、本発明のように、読み出し対象メモリセルＭＣｎ−２に隣接したメモリセルＭＣｎ−３、ＭＣｎ−１に第２電圧Ｖ２より低い第３電圧Ｖ３を印加すれば、読み出し対象メモリセルＭＣｎ−２のチャンネルは影響をあまり受けないので、読み出し対象メモリセルＭＣｎ−２が消去状態にあるか、あるいはプログラミング状態にあるかを正確に確認できる。
【００３１】
図３Ａは、図１及び図２の読み出し対象メモリセルの電圧−電流特性を示すグラフである。
【００３２】
Ａ曲線は、図２に示した本発明と比較するための読み出し対象メモリセルの電圧−電流特性を表し、Ｂ曲線は、図１に示した本発明による読み出し対象メモリセルの電圧−電流特性を表す。Ｂ曲線を参照すれば、第３電圧Ｖ３（３Ｖ）が印加される場合に、本発明による読み出し対象メモリセルの電圧−電流特性は正常な形態を持つということが分かる。一方、Ａ曲線を参照すれば、第２電圧Ｖ２（６Ｖ）が印加される場合に、本発明と比較するための読み出し対象メモリセルの電圧−電流特性は非正常な形態を持つことが分かる。したがって、第３電圧Ｖ３が印加されれば、読み出し対象メモリセルの状態を正確に確認できる一方、第２電圧Ｖ２が印加されれば、読み出し対象メモリセルの状態を正確に確認できない。
【００３３】
再び図１を参照すれば、第３電圧Ｖ３が印加されるメモリセル（例えば、ＭＣｎ−１）のチャンネルは、第３電圧Ｖ３に影響されるだけではなく、隣接メモリセルＭＣｎに印加される第２電圧Ｖ２にも影響される。第２電圧Ｖ２が第３電圧Ｖ３より高くて、メモリセルＭＣｎ−１は第２電圧Ｖ２及び第３電圧Ｖ３によって同時に影響されるために、メモリセルＭＣｎ−１はターンオンされうる。読み出し対象メモリセルＭＣｎ−２の他側に隣接するメモリセルＭＣｎ−３も、第２電圧Ｖ２及び第３電圧Ｖ３によってターンオンされうる。それにより、メモリセルＭＣ１〜ＭＣｎに電流パスが形成されうるため、読み出し対象メモリセルＭＣｎ−２の状態を確認するのに問題がない。
【００３４】
本発明によるメモリセルデータの読み出し方法は、メモリセルの制御ゲート間の距離が短いほど第３電圧Ｖ３の電圧レベルを低める。
【００３５】
図４は、本発明の第１実施形態によるメモリセルデータの読み出し方法でメモリセルの制御ゲート間の距離によって、読み出し対象メモリセルに隣接するメモリセルに相異なる電圧が印加される態様を示す図面である。図１がメモリセルの平面図である一方、図４Ａ及び図４Ｂはメモリセルの正面図である。
【００３６】
図４Ａを参照すれば、メモリセルの制御ゲートＣＧ１〜ＣＧｎ間の距離が３２nmである場合、読み出し対象メモリセルＭＣｎ−２に隣接するメモリセルＭＣｎ−１、ＭＣｎ−３に印加される第３電圧Ｖ３は３Ｖの電圧レベルを持つ。図４Ｂを参照すれば、メモリセルの制御ゲートＣＧ１〜ＣＧｎ間の距離が２４nmである場合、読み出し対象メモリセルＭＣｎ−２に隣接するメモリセルＭＣｎ−１、ＭＣｎ−３に印加される第３電圧Ｖ３は２Ｖの電圧レベルを持つ。もちろん、かかる制御ゲートＣＧ１〜ＣＧｎ間の距離と第３電圧Ｖ３の電圧レベルとは単純な例示であり、制御ゲートＣＧ１〜ＣＧｎ間の距離と第３電圧Ｖ３の電圧レベルとが変わりうるということは、当業者ならば理解できる。
【００３７】
メモリセルの制御ゲート（例えば、ＣＧｎ−２）間の距離が短くなれば、メモリセルの制御ゲート（例えば、ＣＧｎ−２）に印加される電圧が隣接メモリセルのチャンネルＣＨｎ−３、ＣＨｎ−１に与える影響が大きくなる。また、メモリセルの制御ゲート（例えば、ＣＧｎ−２）間の距離が短くなれば、読み出し対象メモリセルＭＣｎ−２に隣接するメモリセルＭＣｎ−１、ＭＣｎ−３に印加される電圧が読み出し対象メモリセルＭＣｎ−２に及ぼす影響が大きくなる。したがって、メモリセルの制御ゲートＣＧ１〜ＣＧｎ間の距離が長い場合と短い場合に、隣接するメモリセルＭＣｎ−１、ＭＣｎ−３に同じ電圧を印加すると仮定すれば、制御ゲートＣＧ１〜ＣＧｎ間の距離が短い場合に、読み出し対象メモリセルＭＣｎ−２に隣接するメモリセルＭＣｎ−３、ＭＣｎ−１に印加される電圧が読み出し対象メモリセルＭＣｎ−２のチャンネルに及ぼす影響がさらに大きい。本発明によるメモリセルデータの読み出し方法は、メモリセルの制御ゲートＣＧ１〜ＣＧｎ間の距離が短くなれば、読み出し対象メモリセルＭＣｎ−２に隣接するメモリセルＭＣｎ−１、ＭＣｎ−３に印加される第３電圧Ｖ３の電圧レベルを低める。それにより、第３電圧Ｖ３が読み出し対象メモリセルＭＣｎ−２のチャンネルに及ぼす影響を低めることができる。
【００３８】
一方、メモリセルの制御ゲート（例えば、ＣＧｎ−２）間の距離が短くなれば、メモリセルＭＣｎ−１に隣接するメモリセルＭＣｎに印加される第２電圧Ｖ２がメモリセルＭＣｎ−１のチャンネルＣＨｎ−１に及ぼす影響が大きくなる。したがって、読み出し対象メモリセルＭＣｎ−２に隣接するメモリセルＭＣｎ−１に印加される第３電圧Ｖ３の電圧レベルを低めても、メモリセルＭＣｎ−１に隣接するメモリセルＭＣｎ−３に印加される第２電圧Ｖ２によって、読み出し対象メモリセルＭＣｎ−２に隣接するメモリセルＭＣｎ−１はターンオンされうる。
【００３９】
図３Ａを参照すれば、メモリセルの制御ゲート（例えば、ＣＧｎ−２）間の距離が３２nmである場合、読み出し対象メモリセルＭＣｎ−２に隣接するメモリセルＭＣｎ−１に印加される第３電圧Ｖ３を３Ｖに印加することによって、読み出し対象メモリセルＭＣｎ−２の電圧−電流特性が正常な形態を持つということが分かる。図３Ｂを参照すれば、メモリセルの制御ゲート（例えば、ＣＧｎ−２）間の距離が２４nmである場合、読み出し対象メモリセルＭＣｎ−２に隣接するメモリセルＭＣｎ−１に印加される第３電圧Ｖ３を２Ｖに印加することで、読み出し対象メモリセルＭＣｎ−２の電圧−電流特性が正常な形態を持つということが分かる。
【００４０】
複数のメモリセルＭＣ１〜ＭＣｎは、相異なるワードラインＷＬ１〜ＷＬｎにそれぞれ連結され、連結されるワードラインを通じて第１電圧Ｖ１、第２電圧Ｖ２または第３電圧Ｖ３を印加されうる。例えば、読み出し対象メモリセルＭＣｎ−２は、ｎ−２ワードラインＷＬｎ−２を通じて第１電圧Ｖ１を印加されうる。
【００４１】
複数のメモリセルＭＣ１〜ＭＣｎは、同じビットラインに連結されうる。
【００４２】
図５は、本発明の第２実施形態によるメモリセルデータの読み出し方法でメモリセルに電圧が印加される態様を示す図面である。
【００４３】
本発明の第２実施形態によるメモリセルデータの読み出し方法については、図１に示した本発明の第１実施形態によるメモリセルデータの読み出し方法と異なる点を中心に説明する。
【００４４】
図１を参照すれば、本発明の第１実施形態によるメモリセルデータの読み出し方法では、読み出し対象メモリセルＭＣｎ−２に隣接するメモリセルＭＣｎ−１、ＭＣｎ−３に第３電圧Ｖ３を印加する。一方、図５を参照すれば、本発明の第２実施形態によるメモリセルデータの読み出し方法では、読み出し対象メモリセルＭＣｎ−１の一側に隣接するメモリセルＭＣｎに、第３電圧Ｖ３より高くて第２電圧Ｖ２より低い第４電圧Ｖ４を印加し、読み出し対象メモリセルＭＣｎ−１の他側に隣接するメモリセルＭＣｎ−２に第３電圧Ｖ３を印加する。
【００４５】
読み出し対象メモリセルが第ｎ−１メモリセルＭＣｎ−１であれば、第ｎ−１メモリセルＭＣｎ−１の一側に隣接する第ｎメモリセルＭＣｎに第４電圧Ｖ４を印加し、第ｎ−１メモリセルＭＣｎ−１の他側に隣接する第ｎ−２メモリセルＭＣｎ−２に第３電圧Ｖ３を印加できる。この場合、第ｎ−２メモリセルＭＣｎ−２のチャンネルは、第ｎ−３メモリセルＭＣｎ−３に印加される第２電圧Ｖ２及び第ｎ−２メモリセルＭＣｎ−２に印加される第３電圧Ｖ３によって同時に影響されるため、第ｎ−２メモリセルＭＣｎ−２はターンオンされる。第ｎメモリセルＭＣｎのチャンネルは、第４電圧Ｖ４によって影響される。第４電圧Ｖ４は第３電圧Ｖ３より高いために、第４電圧Ｖ４だけでも第ｎメモリセルＭＣｎをターンオンさせうる。
【００４６】
読み出し対象メモリセルが第２メモリセルＭＣ２ならば、第３メモリセルＭＣ３に第３電圧Ｖ３を印加し、第１メモリセルＭＣ１に第３電圧Ｖ３より高い第４電圧Ｖ４を印加する。それにより、第１メモリセルＭＣ１と第３メモリセルＭＣ３とをいずれもターンオンさせることができる。
【００４７】
図６は、本発明の第３実施形態によるメモリセルデータの読み出し方法でメモリセルに電圧が印加される態様を示す図面である。
【００４８】
図６を参照すれば、本発明の第３実施形態によるメモリセルデータの読み出し方法は、第１ないし第ｎメモリセルＭＣ１〜ＭＣｎ以外にダミーメモリセルＤＭＣ１、ＤＭＣ２をさらに備える不揮発性半導体装置を利用する。
【００４９】
本発明の第３実施形態によるメモリセルデータの読み出し方法は、読み出し対象メモリセルＭＣｎ−１の両側に隣接するメモリセルＭＣｎ−２、ＭＣｎに第３電圧Ｖ３を印加する。両側に隣接するメモリセルＭＣｎ−２、ＭＣｎにいずれも第３電圧Ｖ３を印加するのは、本発明の第１実施形態によるメモリセルデータの読み出し方法と同一である。一方、本発明の第２実施形態によるメモリセルデータの読み出し方法で説明された一側に隣接するメモリセルＭＣｎ−２に第３電圧Ｖ３を印加し、他側に隣接するメモリセルＭＣｎに第４電圧Ｖ４を印加する方法とは区別される。
【００５０】
本発明の第３実施形態によるメモリセルデータの読み出し方法で、第ｎ−２メモリセルＭＣｎ−２のチャンネルは、第ｎ−３メモリセルＭＣｎ−３に印加される第２電圧Ｖ２と第ｎ−２メモリセルＭＣｎ−２に印加される第３電圧Ｖ３とによって同時に影響される。それにより、第ｎ−２メモリセルＭＣｎ−２はターンオンされる。また、第ｎメモリセルＭＣｎのチャンネルは、第２ダミーメモリセルＤＭＣ２に印加される第２電圧Ｖ２及び第ｎメモリセルＭＣｎに印加される第３電圧Ｖ３によって同時に影響される。それにより、第ｎメモリセルＭＣｎはターンオンされる。
【００５１】
したがって、第３電圧Ｖ３及び第４電圧Ｖ４を印加せねばならない本発明の第２実施形態によるメモリセルデータの読み出し方法とは異なって、本発明の第３実施形態によるメモリセルデータの読み出し方法は、第３電圧Ｖ３のみを利用して読み出し対象メモリセルＭＣｎ−１に隣接するメモリセルＭＣｎ−２、ＭＣｎをいずれもターンオンさせうる長所がある。
【００５２】
図７は、垂直に形成されるチャンネルを備える不揮発性メモリ装置に本発明の第１実施形態によるメモリセルデータの読み出し方法が適用される態様を示す図面である。
【００５３】
本発明の第１実施形態によるメモリセルデータの読み出し方法は、垂直に形成されるチャンネルを備える不揮発性メモリ装置に適用できる。図７に示した不揮発性メモリ装置のメモリセルＭＣ１〜ＭＣｎは、垂直に形成されるチャンネルを備える。前記チャンネルは、メモリセルＭＣ１〜ＭＣｎに形成されるフィンの所定の領域に形成できる。図７の不揮発性メモリ装置は、絶縁膜７１５ａ、７１５ｂをさらに備えることができる。
【００５４】
また、本発明の第２実施形態によるメモリセルデータの読み出し方法及び本発明の第３実施形態によるメモリセルデータの読み出し方法も、図７に示した垂直に形成されるチャンネルを備える不揮発性メモリ装置に適用できる。
【００５５】
以上のように図面及び明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならばこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により定められねばならない。
【産業上の利用可能性】
【００５６】
本発明は、メモリ関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１実施形態によるメモリセルデータの読み出し方法で、メモリセルに電圧が印加される態様を示す図面である。
【図２】本発明と比較するためのメモリセルデータの読み出し方法で、メモリセルに電圧が印加される態様を示す図面である。
【図３Ａ】図１及び図２の読み出し対象メモリセルの電圧−電流特性を示すグラフである。
【図３Ｂ】図１及び図２の読み出し対象メモリセルの電圧−電流特性を示すグラフである。
【図４Ａ】本発明の第１実施形態によるメモリセルデータの読み出し方法で、メモリセルの制御ゲート長によって、読み出し対象メモリセルに隣接するメモリセルに相異なる電圧が印加される態様を示す図面である。
【図４Ｂ】本発明の第１実施形態によるメモリセルデータの読み出し方法で、メモリセルの制御ゲート長によって、読み出し対象メモリセルに隣接するメモリセルに相異なる電圧が印加される態様を示す図面である。
【図５】本発明の第２実施形態によるメモリセルデータの読み出し方法で、メモリセルに電圧が印加される態様を示す図面である。
【図６】本発明の第３実施形態によるメモリセルデータの読み出し方法で、メモリセルに電圧が印加される態様を示す図面である。
【図７】垂直に形成されるチャンネルを備える不揮発性メモリ装置に、本発明の第１実施形態によるメモリセルデータの読み出し方法が適用される態様を示す図面である。
【符号の説明】
【００５８】
７１５ａ  絶縁膜
７１５ｂ  絶縁膜
【図１】
0005579970.tif 000002
【図２】
0005579970.tif 000003
【図３Ａ】
0005579970.tif 000004
【図３Ｂ】
0005579970.tif 000005
【図４Ａ】
0005579970.tif 000006
【図４Ｂ】
0005579970.tif 000007
【図５】
0005579970.tif 000008
【図６】
0005579970.tif 000009
【図７】
0005579970.tif 000010