(57)【特許請求の範囲】
【請求項１】
パルス幅設定のための制御量に基づいて、並列接続された複数のスイッチング素子を所定周期で駆動する方法であって、
前記スイッチング素子のスイッチング損失の異状増加をもたらす状態変化を検出するステップと、
前記状態変化が検出されない場合に、前記制御量に基づいて、前記各スイッチング素子の内の第１のスイッチング素子のオフタイミングと残る第２のスイッチング素子のオフタイミングとが一致するように前記第１、第２のスイッチング素子を駆動する第１の駆動ステップと、
前記状態変化が検出された場合に、前記第１のスイッチング素子のオフタイミングと前記第２のスイッチング素子のオフタイミングとがずれるように前記第１、第２のスイッチング素子を駆動する第２の駆動ステップと、を有し、
前記第２の駆動ステップでは、
前記制御量に基づいて前記第２のスイッチング素子をオフするとともに、前記第１のスイッチング素子が前記第２のスイッチング素子よりも早くオフする状態と、
前記制御量に基づいて前記第１のスイッチング素子をオフするとともに、前記第２のスイッチング素子が前記第１のスイッチング素子よりも早くオフする状態と、
が前記周期ごとに交互に実現されることを特徴とするスイッチング素子の駆動方法。
【請求項２】
前記状態変化は、前記スイッチング素子が接続された回路の入力部、出力部および内部のいずれかにおける過大電流であることを特徴とする請求項１に記載のスイッチング素子の駆動方法。
【請求項３】
前記状態変化は、前記スイッチング素子が接続された回路の入力部、出力部および内部のいずれかにおける過大電圧であることを特徴とする請求項１に記載のスイッチング素子の駆動方法。
【請求項４】
前記スイッチング素子がＤＣ−ＤＣコンバータのスイッチング手段に使用されていることを特徴とする請求項１〜３のいずれかに記載のスイッチング素子の駆動方法。
【請求項５】
前記スイッチング素子がＭＯＳＦＥＴであることを特徴とする請求項１〜４のいずれかに記載のスイッチング素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列接続された複数のスイッチング素子を所定周期で駆動する方法に関し、特に、特定のスイッチング素子に損失や発熱が集中することを回避するための駆動方法に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、並列接続したスイッチング素子を備えるＤＣ−ＤＣコンバータが記載されている。図８に、この種のＤＣ−ＤＣコンバータの基本構成を示す。
このＤＣ−ＤＣコンバータにおいて、並列接続されたＭＯＳＦＥＴからなるスイッチング素子１００−１，１００−２は、図９（ａ）、（ｂ）に示す駆動信号によって同一のタイミングで同時にオンされ、これにより、直流電圧源１０１の正極→インダクタ１０２→スイッチング素子１００−１，１００−２→直流電圧源１０１の負極という電流ループが形成される。このときダイオード１０３はオフしている。
【０００３】
つぎに、スイッチング素子１００−１，１００−２がオフされると、昇圧用のインダクタ１０２の両端に生じる逆起電力によってダイオード１０３のアノードに直流電圧源１０１の出力電圧よりも高い電圧が加えられる。このとき、ダイオード１０３はオンするので、直流電圧源１０１の正極→インダクタ１０２→ダイオード１０３→キャパシタ１０４→直流電圧源１０１の負極という電流ループと、直流電圧源１０１の正極→インダクタ１０２→ダイオード１０３→負荷１０５→直流電圧源１０１の負極という電流ループが形成される。
【０００４】
以上のような動作が繰り返されてキャパシタ１０４への充電が進行すると、スイッチング素子１００−１，１００−２がオフしている期間に、このキャパシタ１０４に充電された電気エネルギーが負荷１０５に供給されることになる。
【０００５】
ところで、インダクタ１０２とダイオード１０３の接続点とスイッチング素子１００−１，１００−２との間には、配線インダクタ１０６，１０７および１０８が介在している。スイッチング素子１００−１，１００−２がオンしている時には、この配線インダクタ１０６，１０７および１０８に電気エネルギーが蓄積される。したがって、スイッチング素子１００−１，１００−２がオフした際には、上記蓄積エネルギーによってスイッチング素子１００−１，１００−２のドレイン・ソース間電圧がそれぞれ上昇することになる。
【０００６】
図９（ｃ）、（ｄ）に、スイッチング素子１００−１，１００−２のドレイン・ソース間電圧を示す。このドレイン・ソース間電圧の立ち上がり時点に生じている突出部分は、上記蓄積エネルギーの基づく同電圧の上昇を示している。
【０００７】
以上の電圧上昇現象を考慮した場合、スイッチング素子１００−１，１００−２には、十分な耐圧を有するものを使用することが望ましい。しかし、周知のように、スイッチング素子１００−１，１００−２は、耐圧が高いほど導通損失やスイッチング損失が増加するという傾向を示す。そこで、上記スイッチング素子１００−１，１００−２としては、ＤＣ−ＤＣコンバータの効率を考慮して、該コンバータの定常動作時（回路中に過電圧や過電流を生じない動作時）において発生する最大のドレイン・ソース間電圧を若干超える耐圧を有するものが使用される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００３−５１４４９５公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記のようなスイッチング素子１００−１，１００−２のドレイン・ソース間電圧は、コンバータの定常動作時において、該スイッチング素子１００−１，１００−２の耐圧付近まで上昇することになる。
【００１０】
ここで、例えば、コンバータに過電流が流れるなどの異常動作が発生して、スイッチング素子１００−１，１００−２に定常時よりも大きなオン電流が流れた場合を考えると、この場合、配線インダクタ１０６，１０７および１０８に蓄積されるエネルギーが増加（電流の２乗に比例して増加）するため、スイッチング素子１００−１，１００−２のドレイン・ソース間電圧が耐圧を超えてしまうことになる。
【００１１】
図１０（ａ）、（ｂ）は、それぞれ図９（ｃ）、（ｄ）における鎖線で挟まれた部分の電圧波形を拡大したものである。この拡大図に示すように、スイッチング素子１００−１，１００−２がオフすると、前記配線インダクタ１０６、１０７および１０８の蓄積エネルギーによって、これらのスイッチング素子１００−１，１００−２のドレイン・ソース間電圧が上昇する。そして、スイッチング素子１００−１，１００−２がオフする前に、該素子１００−１，１００−２に過電流が流れていた場合には、オフ動作に伴ってそのドレイン・ソース間電圧が耐圧を超えることになるので、このアバランシェ電圧でクランプされることになる。
【００１２】
アバランシェ電圧でクランプされたスイッチング素子（図１０の例では、素子１００−２）は、この高いクランプ電圧を保ちながら電流が流れるので、損失も大幅に増加する。
ところで、個々のスイッチング素子１００−１，１００−２は、耐圧や型式が同一であっても、アバランシェ電圧にバラツキがあるので、アバランシェ電圧の低い側のスイッチング素子で大きな損失が発生することになる。この結果、スイッチングの繰り返しにより特定のスイッチング素子に損失や発熱が集中して、その素子の破損を招く。
【００１３】
一方、配線インダクタ１０７、１０８のインダクタンスが大きく異なる場合においても、同様に、大きな配線インダクタンスが直列に接続されている特定のスイッチング素子に損失や発熱が集中する。すなわち、例えば、配線インダクタ１０７よりも配線インダクタ１０８のインダクタンスの方が大きい場合、インダクタ１０８に蓄えられているエネルギーの方が大きいので、スイッチング素子１００−１，１００−２がオフした時に、前者のドレイン・ソース間電圧よりも後者のそれが高くなる。この結果、スイッチング素子１００−２の損失が増加し、発熱も集中することになる。
【００１４】
本発明は、このような状況に鑑み、並列接続されたスイッチング素子が介在する線路に過電流が流れるなどの状態が発生した場合でも、個々のスイッチング素子に均等に損失と発熱を分散させることができるスイッチング素子の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明は、パルス幅設定のための制御量に基づいて、並列接続された複数のスイッチング素子を所定周期で駆動する方法であって、前記スイッチング素子のスイッチング損失の異状増加をもたらす状態変化を検出するステップと、前記状態変化が検出されない場合に、前記制御量に基づいて、前記各スイッチング素子の内の第１のスイッチング素子のオフタイミングと残る第２のスイッチング素子のオフタイミングとが一致するように前記第１、第２のスイッチング素子を駆動する第１の駆動ステップと、前記状態変化が検出された場合に、前記第１のスイッチング素子のオフタイミングと前記第２のスイッチング素子のオフタイミングとがずれるように前記第１、第２のスイッチング素子を駆動する第２の駆動ステップと、を有する。
【００１６】
前記第２の駆動ステップでは、前記制御量に基づいて前記第２のスイッチング素子をオフするとともに、前記第１のスイッチング素子が前記第２のスイッチング素子よりも早くオフする状態と、前記制御量に基づいて前記第１のスイッチング素子をオフするとともに、前記第２のスイッチング素子が前記第１のスイッチング素子よりも早くオフする状態と、が前記周期ごとに交互に実現される。
【００１７】
前記状態変化は、例えば、前記スイッチング素子が接続された回路の入力部、出力部および内部のいずれかにおける過大電流または過大電圧である。
前記スイッチング素子は、例えば、ＤＣ−ＤＣコンバータのスイッチング手段に使用される。
【００１８】
前記スイッチング素子には、例えば、ＭＯＳＦＥＴが使用される。
【発明の効果】
【００１９】
本発明によれば、並列接続されたスイッチング素子が介在する線路に過電流が流れるなどの状態が発生した場合でも、個々のスイッチング素子により均等に損失と発熱を分散させて、該スイッチング素子の劣化や破壊を防止することが可能である。したがって、並列接続されたスイッチング素子が使用されるＤＣ−ＤＣコンバータ等の機器の信頼性を高めることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明が適用された昇圧型ＤＣ−ＤＣコンバータの一例を示す回路図である。
【図２】制御回路の構成の一例を示すブロック図である。
【図３】第１の実施形態に係るオフタイミングの変更処理を示すタイムチャートである。
【図４】駆動信号とスイッチング素子のドレイン・ソース間電圧との関係を示すタイムチャートである。
【図５】スイッチング素子のドレイン・ソース間電圧の一変化態様を拡大して示す波形図である。
【図６】スイッチング素子のドレイン・ソース間電圧の他の変化態様を拡大して示す波形図である。
【図７】第２の実施形態に係るオフタイミングの変更処理を示すタイムチャートである。
【図８】並列接続したスイッチング素子を備えるＤＣ−ＤＣコンバータの基本構成を示す回路図である。
【図９】従来例における駆動信号とスイッチング素子のドレイン・ソース間電圧との関係を示すタイムチャートである。
【図１０】従来例におけるスイッチング素子のドレイン・ソース間電圧の変化態様を拡大して示す波形図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
図１は、本発明が適用された昇圧型ＤＣ−ＤＣコンバータの一例を示す。このＤＣ−ＤＣコンバータにおいて、入力端子Ｔ１と出力端子Ｔ２との間には、直列接続された昇圧用インダクタ１とダイオード２が介装され、また、入力端子Ｔ３と出力端子Ｔ４との間には、電流検出抵抗３が介装されている。
【００２２】
インダクタ１とダイオード２とを結ぶラインと、電流検出抵抗３と出力端子Ｔ４とを結ぶライン(接地ライン)との間には、並列接続されたスイッチング素子５−１，５−２（本実施形態では、ＭＯＳＦＥＴが使用されている）が介装されている。また、ダイオード２と出力端子Ｔ２とを結ぶラインと接地ラインとの間には、直列接続された分圧抵抗６、７が介装されるとともに、キャパシタ８が介装されている。
【００２３】
なお、符号１２、１３および１４は、図８に示す配線インダクタ１０６、１０７および１０９に対応する配線インダクタである。
ここで、このＤＣ−ＤＣコンバータの基本的な動作について簡単に説明する。
【００２４】
入力端子Ｔ１およびＴ３には、直流電圧源１０の正極および負極が接続され、また、出力端子Ｔ２およびＴ４間には、負荷機器１１が介在されている。そこで、スイッチング素子５−１，５−２がオンすると、直流電圧源１０の正極→インダクタ１→スイッチング素子５−１，５−２→電流検出抵抗３→直流電圧源１０の負極というループで電流が流れる。このときダイオード２はオフしている。
【００２５】
次に、スイッチング素子５−１，５−２がオフすると、インダクタ１の両端に生じる逆起電力によってダイオード２のアノードに直流電圧源１０の出力電圧よりも高い電圧が加えられる。このとき、ダイオード２はオンするので、直流電圧源１０の正極→インダクタ１→キャパシタ８→電流検出抵抗３→直流電圧源１０の負極というループで電流が流れる一方、直流電圧源１０の正極→インダクタ１→負荷機器１１→電流検出抵抗３→直流電圧源１０の負極というループでも電流が流れる。
【００２６】
以上のような動作が繰り返されてキャパシタ８への充電が進行すると、スイッチング素子５−１，５−２が共にオフする期間において、このキャパシタ８に充電された電気エネルギーが負荷機器１１に供給されることになる。
【００２７】
図２は、スイッチング素子５−１，５−２をオンオフ制御する制御回路９の構成例を示す。
この制御回路９は、制御すべき状態量（ＤＣ−ＤＣコンバータの出力電圧、入力電圧、出力電流、負荷機器１１の消費電力等）に対する指令値Ｖrefと実際の状態量Ｖfbとの偏差を演算する減算器９１、この偏差にＰＩＤ等の補償処理を施して、該偏差に対応する制御量Ｖcを演算する制御量演算部９２、この制御量演算部９２の出力に接続されたスイッチユニット９３、このスイッチユニット９３の出力に接続されたパルス幅変調部９４−１，９４−２、このパルス幅変調部９４−１，９４−２にキャリア信号を供給するキャリア信号発生部９５、タイミング信号発生部９６、スイッチ切換制御部９７および比較部９８を備えている。
【００２８】
なお、上記制御すべき状態量がＤＣ−ＤＣコンバータの出力電圧である場合には、実際の状態量Ｖfbとして上記分圧抵抗６、７による分圧電圧Ｖｄを使用することができる。
スイッチユニット９３は、切換スイッチ素子９３１−１，９３１−２と、減算器９３２−１，９３２−１と、オフタイミング調整量設定部９３３とを有している。
【００２９】
切換スイッチ素子９３１−１は、ａ端子に制御量演算部９２からの制御量Ｖcが入力され、ｂ端子に減算器９３２−１の減算結果、つまり、制御量Ｖcからオフタイミング調整
量設定部９３３の出力であるオフタイミング調整量Ｖrを減じた調整済制御量Ｖc−Ｖrが入力される。同様に、切換スイッチ素子９３１−２は、ａ端子に制御量Ｖcが入力され、ｂ端に減算器９３２−２の減算結果である調整済制御量Ｖc−Ｖrが入力される。
【００３０】
したがって、切換スイッチ素子９３１−１，９３１−２のｃ端子からは、制御量Ｖcと調整済制御量Ｖc−Ｖrとが選択的に出力される。そして、切換スイッチ素子９３１−１の出力はパルス幅変調量Ｖ１としてパルス幅変調部９４−１に、また、切換スイッチ素子９３１−２の出力は、パルス幅変調量Ｖ２としてパルス幅変調部９４−２にそれぞれ与えられる。
【００３１】
キャリア信号発生部９６は、タイミング信号発生部９５から与えられるタイミング信号（図３（ａ）参照）に基づき、このタイミング信号に同期したのこぎり波形のキャリア信号（図３（ｂ）参照）を発生し、このキャリア信号をパルス幅変調部９４−１、９４−２に供給する。
【００３２】
スイッチ切換制御部９７は、タイミング信号発生部９６から出力されるタイミング信号と比較部９８の出力信号とに基づいて切換スイッチ素子９３１−１，９３１−２を制御するものである。
【００３３】
比較部９８には、上記電流検出抵抗３によって電圧として検出される直流電圧源１０への流入電流Ｉd、上記分圧抵抗６、７によって分圧された電圧Ｖdおよび上記負荷機器１１における制御量Ｖeが入力される。
【００３４】
上記電流Ｉdは、スイッチング素子５−１，５−２がオンした時の電流に対応するので
、上記電流Ｉd に基づいてスイッチング素子５−１，５−２に流れる電流も検出可能である。上記分圧電圧Ｖdは、ＤＣ−ＤＣコンバータの出力電圧に対応し、かつ、スイッチング素子５−１，５−２がオフした時における該素子５−１，５−２のドレイン・ソース間電圧に対応する。
【００３５】
上記負荷機器１１の制御量Ｖeは、該負荷機器１１の消費電力に対応する。すなわち、負荷機器１１で消費される電力は、ＤＣ−ＤＣコンバータの出力電力と等価である。そして、負荷機器１１が電子制御された機器などの場合、上記消費電力は制御量Ｖeに依存することになる。それ故、制御量Ｖeは、ＤＣ−ＤＣコンバータから出力すべき電力の情報（負荷機器１１の要求電力を示す情報）になる。そして、ＤＣ−ＤＣコンバータの出力電力は、該コンバータの内部に流れる電流の大きさに依存するので、制御量Ｖeによって負荷機器１１において消費される電力に対応したコンバータの内部電流を推定することができる。
【００３６】
したがって、例えば、負荷機器１１が短期間だけ大きな電力を必要とする場合、上記制御量Ｖeは該負荷機器１１の消費電力が増加するタイミングでその大きな電力に対応する
大きさを示すことになる。
【００３７】
比較部９８は、上記電流Ｉd、電圧Ｖdおよび制御量Ｖeをそれらに対してそれぞれ設定
された基準値と比較する。そして、電流Ｉd、電圧Ｖdおよび制御量Ｖeの少なくとも１つが対応する基準値を超えた場合に、異状信号を出力する。この異状信号は、スイッチング素子５−１，５−２のドレイン・ソース間電圧が所定の耐圧を超える虞があることを示すものである。
【００３８】
スイッチ切換制御部９７は、比較部９８が上記異状信号を出力しない定常モード時において、切換スイッチ素子９３１−１，９３１−２をそれぞれ端子ａ側に接続させる。この場合、パルス幅変調部９４−１に与えられるパルス幅変調量Ｖ１およびパルス幅変調部９４−２に与えられるパルス幅変調量Ｖ２は、それぞれＶcとなる。
【００３９】
一方、スイッチ切換制御部９７は、比較部９８が上記異状信号を出力する非定常モード時において、上記タイミング信号に同期して切換スイッチ素子９３１−１，９３１−２を切換作動させる。
【００４０】
ただし、この場合、切換スイッチ素子９３１−１，９３１−２は、上記タイミング信号の各発生周期における接続形態が互いに逆になるように切換作動される。すなわち、上記タイミング信号のある周期（図３のＴｉ参照）においては、切換スイッチ素子９３１−１および９３１−２がそれぞれ端子ｂおよびａ側に接続され、その次の周期（図３のＴｉ＋１参照）においては、該スイッチ素子９３１−１および９３１−２がそれぞれ端子ａおよびｂ側に接続される。
【００４１】
したがって、図３（ｂ）に示すように、周期Ｔｉにおいては、パルス幅変調量Ｖ１（実線参照）がＶc−Ｖrに設定されるとともに、パルス幅変調量Ｖ２（点線参照）がＶcに設定される。そして、次の周期Ｔｉ＋１においては、上記とは逆に、パルス幅変調量Ｖ１がＶcに設定されるとともに、パルス幅変調量Ｖ２がＶc−Ｖrに設定されることになる。
【００４２】
パルス幅変調部９４−１は、上記パルス幅変調量Ｖ１と上記キャリア信号とに基づき、該パルス幅変調量Ｖ１に対応するパルス幅を有したスイッチ素子駆動信号Ｓ１を形成し、同様に、パルス幅変調部９４−２は、上記パルス幅変調量Ｖ２と上記キャリア信号とに基
づき、該パルス幅変調量Ｖ２に対応するパルス幅を有したスイッチ素子駆動信号Ｓ２を形成する。
【００４３】
この結果、前記した定常モード時には、上記タイミング信号の各周期において、図３（ｃ）に示すパルス幅ＷＡのパルス信号が駆動信号Ｓ１およびＳ２としてパルス幅変調部９４−１および９４−２からそれぞれ出力される。
【００４４】
また、前記した非定常モード時には、図３（ｄ）に示す信号が駆動信号Ｓ１としてパルス幅変調部９４−１から出力されるとともに、図３（ｅ）に示す信号が駆動信号Ｓ２としてパルス幅変調部９４−２から出力される。
【００４５】
すなわち、パルス幅変調部９４−１からは、周期Ｔｉでのパルス幅がＷＢで周期Ｔｉ−１、Ｔｉ＋１でのパルス幅がＷＡである駆動信号Ｓ１が出力され、また、パルス幅変調部９４−２からは、周期Ｔｉでのパルス幅がＷＡで周期Ｔｉ−１、Ｔｉ＋１でのパルス幅がＷＢである駆動信号Ｓ１が出力される。
【００４６】
図示のように、周期Ｔｉでは信号Ｓ１がパルス幅差ΔＷ（＝ＷＡ−ＷＢ)だけ信号Ｓ２よりも早く立下り、周期Ｔｉ＋１（Ｔｉ−１）では信号Ｓ２がパルス幅差ΔＷだけ信号Ｓ１よりも早く立下ることになる。なお、パルス幅差ΔＷは、図２に示すオフタイミング調整量設定部９３３で設定される調整量Ｖrに依存する。
【００４７】
以下、スイッチング素子５−１，５−２のスイッチング動作について説明する。
図１に示すスイッチング素子５−１および５−２は、上記駆動信号Ｓ１およびＳ２でそれぞれ駆動される。
【００４８】
したがって、比較部９８から異状信号が出力されない前記定常モード時、つまり、スイッチング素子５−１，５−２のドレイン・ソース間電圧が耐圧を超える虞のない時には、このスイッチング素子５−１および５−２が図３（ｃ）に示す同一波形の駆動信号Ｓ１およびＳ２によって同じタイミングで駆動される。
【００４９】
一方、前記非定常モード時、つまり、比較部９８から異状信号が出力された時には、図４（ａ）に示す駆動信号Ｓ１によってスイッチング素子５−１が、また、図４（ｂ）に示す駆動信号Ｓ２によってスイッチング素子５−２がそれぞれ駆動され、その結果、このスイッチング素子５−１，５−２のドレイン・ソース間電圧がそれぞれ図４（ｃ）、（ｄ）のように変化する。
【００５０】
図５および図６は、それぞれ図４の拡大対象部分１および２を拡大して示したものである。図５に示すように、駆動信号Ｓ１よりも駆動信号Ｓ２が早く下がる場合には、スイッチング素子５−２のオフ後、一定期間（駆動信号Ｓ１が立ち下がるまでの期間）スイッチング素子５−１がオンした状態を継続するので、この期間においても、電流が配線インダクタ１２→配線インダクタ１３→スイッチング素子５−１の経路で流れ続ける。
【００５１】
したがって、スイッチング素子５−２のドレイン・ソース間電圧は、インダクタ１４に蓄えられたエネルギーのみによって上昇するが、このスイッチング素子５−２に並列接続されたスイッチング素子５−１がオン状態あることから、零まで低下することになる（実際には、配線インダクタ１３とスイッチング素子５−１の電圧降下分がスイッチング素子５−２に印加されるが、ほぼ零である）。
【００５２】
次に、スイッチング素子５−１がオフすると、配線インダクタ１２、１３に蓄積されたエネルギー（定常モード時よりも大きい）によって該スイッチング素子５−１のドレイン・ソース間電圧が過渡的に大きく上昇し、その結果、アバランシェ電圧でクランプされる。
【００５３】
この時、スイッチング素子５−２のドレイン・ソース間電圧も上昇するが、このスイッチング素子５−２は配線インダクタ１３、１４を介してスイッチング素子５−１と接続されているので、この配線インダクタ１３、１４のインピーダンスの影響により、スイッチング素子５−１のドレイン・ソース間電圧のように過渡的に高電圧になることはない。
【００５４】
つまり、駆動信号Ｓ１よりも駆動信号Ｓ２が早く下がる場合には、スイッチング素子５−１のドレイン・ソース間電圧がアバランシェ電圧まで到達し、したがって、このスイッチング素子５−１において大きな損失が発生することになる。
【００５５】
一方、図６に示すように、駆動信号Ｓ２よりも駆動信号Ｓ１が早く下がる場合には、上記とは逆に、スイッチング素子５−２のドレイン・ソース間電圧がアバランシェ電圧まで到達するので、このスイッチング素子５−２において大きな損失が発生する。
【００５６】
この結果、非定常モード時には、スイッチング素子５−１において大きな損失が発生する状態と、スイッチング素子５−２において大きな損失が発生する状態とが前記タイミング信号の周期ごとに交互に実現されることになる。これは、スイッチング素子５−１，５−２に損失を分散させることを意味し、これによって、スイッチング素子５−１，５−２の熱集中を回避して、ＤＣ−ＤＣコンバータの信頼性を向上することができる。
【００５７】
ところで、以上のようなスイッチング制御を実行した場合、スイッチング素子５−１，５−２の内のいずれかのスイッチング素子のオン時間が前記制御量Ｖcで規定される時間よりも前記オフタイミング調整量Ｖrで規定される微小時間だけ短くなるが、そのスイッチング素子に並列接続されたスイッチング素子が制御量Ｖcで規定される時間オンされることから、片側のスイッチング素子のオン時間の短縮がＤＣ−ＤＣコンバータの回路動作に影響を与える虞はない。
【００５８】
次に、図８を参照して本発明の他の実施形態について説明する。例えば、上記スイッチング素子５−１，５−２のアバランシェ電圧が相違している場合、アバランシェ電圧の低いスイッチング素子の損失がアバランシェ電圧の高いスイッチング素子の損失よりも大きくなる。また、図１に示す配線インダクタ１３，１４のインダクタンスが相違している場合、インダクタンスの大きい配線インダクタに接続されたスイッチング素子の損失がインダクタンスの小さい配線インダクタに接続されたスイッチング素子の損失よりも大きくなる。さらに、スイッチング素子５−１，５−２の定常動作時におけるドレイン・ソース間電圧の上昇値が相違している場合、上昇値の大きいスイッチング素子の損失が上昇値の小さいスイッチング素子の損失よりも大きくなる。
【００５９】
本実施形態では、上記のような理由で損失が大きくなるスイッチング素子に対する駆動信号のオフタイミングを早めている。すなわち、損失が大きくなるスイッチング素子がスイッチング素子５−２であるとすると、図７（ａ）、（ｂ）に示すように、このスイッチング素子５−２の駆動信号のオフタイミングをスイッチング素子５−１の駆動信号のオフタイミングよりも早めている。
【００６０】
本実施形態によれば、図７（ａ）、（ｂ）および図５の拡大図に示すように、スイッチング素子５−２のドレイン・ソース間電圧が低く抑えられると共に、スイッチング素子５−１のドレイン・ソース間電圧が上昇することになる。
【００６１】
このとき、スイッチング素子５−１のアバランシェ電圧がスイッチング素子５−２のよりも高いこと、あるいは、スイッチング素子５−１に直列接続されている配線インダクタ１３のインダクタンスがスイッチング素子５−２に直列接続されている配線インダクタ１３のインダクタンスよりも小さいこと、あるいは、スイッチング素子５−１のドレイン・ソース間電圧の上昇値がスイッチング素子５−２のドレイン・ソース間電圧の上昇値よりも小さいことから、スイッチング素子５−１がアバランシェ電圧でクランプされる期間は短く、したがって、スイッチング素子５−１での損失はスイッチング素子５−２が同様な条件でオフした場合と比較して小さくなる。
【００６２】
この結果、損失はスイッチング素子５−１に集中するものの、スイッチング素子５−１、５−２における総合的な損失が小さくなり、これは、ＤＣ−ＤＣコンバータの信頼性の向上に寄与する。
【００６３】
なお、本実施形態に係るスイッチング制御を行う場合は、図２のスイッチユニット９３における切換スイッチ素子９３１−１と減算器９３２−１もしくは切換スイッチ素子９３１−２と減算器９３２−２のいずれかが不要になる。すなわち、例えば、上記のように損失が大きくなるスイッチング素子がスイッチング素子５−２である場合には、切換スイッチ素子９３１−１と減算器９３２−１が不要になる。ただし、この場合、制御量演算部９２の出力がパルス幅変調部９４−１の入力に直結される。
【００６４】
本発明は、上記実施形態に限定されず、以下のような種々の変形態様を含むものである。
（ａ）並列接続するスイッチング素子はＭＯＳＦＥＴに限定されず、駆動信号によってオフさせることができる、いわゆる自己消弧形のスイッチング素子（例えば、ＩＧＢＴやＧＴＯなど）であれば適用可能である。
（ｂ）スイッチング素子の並列数は２に制限されない。
（ｃ）前述の実施形態では、ＤＣ−ＤＣコンバータの回路に本発明が適用されているが、並列接続したスイッチング素子を備える他の種々の回路に適用可能である。
（ｄ）前述の実施形態では、非定常動作時のみにオフタイミングを変更するようにしているが、常時、図４または図７に示すオフタイミング変更制御を実行してもよい。この場合、比較部９８は不要になる。
【００６５】
ただし、スイッチング損失を低減するためには、非定常動作時のみにオフタイミングを変更する制御を実行することが望ましい。すなわち、定常動作時には、並列接続された複数のスイッチング素子が同時にオフされることになるので、単位スイッチング素子あたりの遮断電流が減少して（並列数分の１）、スイッチング損失が低減される（一般的にスイッチング損失は、遮断電流に比例する訳ではなく、遮断電流の増加率以上に増加する。例えば、遮断電流値が倍になるとスイッチング損失が約３倍になるように上昇する）。それゆえ、スイッチング素子のドレイン・ソース間電圧がアバランシェ電圧に達するような非定常動作時のみにオフタイミングを変更することは、スイッチング損失の低減を図る上で有効である。
（ｅ）前記電流検出抵抗３等の電流検出手段の配置箇所は、図示した場所に限定されない。すなわち、電流検出手段は、例えば、スイッチング素子５−１，５−２に直列に接続してもよく、また、共通接続されたスイッチング素子５−１，５−２のソースと接地ラインとの間、あるいはＤＣ−ＤＣコンバータの出力側に接続してもよい。さらに、電流検出手段をインダクタ１やダイオード２に直列に接続するようにしてもよく、この場合、電流検出手段として電気的に絶縁された電流検出器（例えば、カレントトランスなど）を使用することが望ましい。
（ｆ）前述の第１の実施形態では、スイッチング素子５−１，５−２のオフタイミングを交互に早める処理を実行し、また、第２の実施形態では、スイッチング素子５−１，５−２の内の特定の素子のオフタイミングを早める処理を実行している。しかし、上記オフタイミングを早める処理に代えて、このオフタイミングを遅らせるようにしても、スイッチング素子５−１，５−２に損失を分散させるという前述の効果を得ることができる。
【００６６】
この場合、スイッチング素子の導通比が増すことになる。しかし、この導通比は、前記制御量Ｖcで規定されるオン時間を短く設定することによって調整することが可能である。
【符号の説明】
【００６７】
１  昇圧用インダクタ
２  ダイオード
３  電流検出抵抗
５−１，５−２  スイッチング素子
６，７  分圧抵抗
８  キャパシタ
９  制御回路
１０  直流電圧源
１１  負荷機器
１２，１３，１４  配線インダクタ
９２  制御量演算部
９３  スイッチユニット
９３１−１，９３１−２  切換スイッチ素子
９３２−１，９３２−１  減算器
９３３  オフタイミング調整量設定部
９４−１，９４−２  パルス幅変調部
９５  キャリア信号発生部
９６  タイミング信号発生部
９７  スイッチ切換制御部
９８  比較部
【図１】
0005541337.tif 000002
【図２】
0005541337.tif 000003
【図３】
0005541337.tif 000004
【図４】
0005541337.tif 000005
【図５】
0005541337.tif 000006
【図６】
0005541337.tif 000007
【図７】
0005541337.tif 000008
【図８】
0005541337.tif 000009
【図９】
0005541337.tif 000010
【図１０】
0005541337.tif 000011