(57)【特許請求の範囲】
【請求項１】
第１および第２トランジスタを含むトランジスタ回路であって、
上記第１トランジスタの一方の導通端子と上記第２トランジスタの一方の導通端子とが、各トランジスタのチャネルを構成する材料によって形成された接続部を介して接続され、
上記接続部は抵抗であり、
該抵抗の電流経路の一端および他端をそれぞれ該抵抗の第１および第２端として、
上記第１トランジスタの一方の導通端子は上記抵抗の第１端に接続されるとともに、上記第２トランジスタの一方の導通端子は上記抵抗の第２端に接続され、
上記第１トランジスタのチャネルから、第１トランジスタの一方の導通端子、上記抵抗、および第２トランジスタの一方の導通端子を経由して第２トランジスタのチャネルに至る一続きの配線経路が、上記各トランジスタのチャネルを構成する材料によって同一層に形成され、
上記配線経路のうち、上記第１トランジスタの一方の導通端子から上記抵抗を経て上記第２トランジスタの一方の導通端子に至る部分の長さが、上記第１トランジスタのチャネル幅よりも大きく、かつ上記第２トランジスタのチャネル幅よりも大きいことを特徴とするトランジスタ回路。
【請求項２】
第１トランジスタを含むトランジスタ回路であり、
上記第１トランジスタの一方の導通端子と信号線とが、第１トランジスタのチャネルを構成する材料によって形成された接続部を介して接続され、
上記接続部は抵抗であり、
上記第１トランジスタのチャネルから、第１トランジスタの一方の導通端子を経由して上記抵抗に至る一続きの配線経路が、上記第１トランジスタのチャネルを構成する材料によって同一層に形成されているトランジスタ回路を含む信号処理回路であって、
入力端子と、出力端子と、ブートストラップ容量を含み、第２電源および出力端子に接続される第１出力部と、上記入力端子並びに第１電源および出力端子に接続される第２出力部と、上記ブートストラップ容量をチャージするチャージ部と、上記入力端子に接続され、ブートストラップ容量をディスチャージするディスチャージ部とが設けられ、含まれるトランジスタすべてが同一導電型であり、
上記第１トランジスタが上記チャージ部に含まれ、上記信号線が第２電源の配線であり、
上記ブートストラップ容量の一方の電極が上記第１トランジスタのチャネルを構成する材料で形成されていることを特徴とする信号処理回路。
【請求項３】
第１および第２トランジスタを含むトランジスタ回路であり、
上記第１トランジスタの一方の導通端子と上記第２トランジスタの一方の導通端子とが、各トランジスタのチャネルを構成する材料によって形成された接続部を介して接続され、
上記接続部は抵抗であり、
上記第１トランジスタのチャネルから、第１トランジスタの一方の導通端子、上記抵抗、および第２トランジスタの一方の導通端子を経由して第２トランジスタのチャネルに至る一続きの配線経路が、上記各トランジスタのチャネルを構成する材料によって同一層に形成されているトランジスタ回路を含むフリップフロップであって、
入力端子と、出力端子と、第１および第２クロック信号端子と、ブートストラップ容量を含み、第１クロック信号端子および出力端子に接続される第１出力部と、第１電源および出力端子に接続される第２出力部と、上記入力端子に接続され、ブートストラップ容量をチャージする第１入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、上記入力端子および第１電源に接続され、第２出力部に接続された第２入力部と、上記第２クロック信号端子に接続され、上記ディスチャージ部および第２出力部を制御するリセット部とを備え、含まれるトランジスタすべてが同一導電型であり、
上記第１トランジスタが上記リセット部に含まれることを特徴とするフリップフロップ。
【請求項４】
上記配線経路と、該配線経路よりも上層に形成された電源配線とが重畳し、これらの重畳部において上記配線経路が屈曲していることを特徴とする請求項１記載のトランジスタ回路。
【請求項５】
請求項１記載のトランジスタ回路を備えることを特徴とするドライバ回路。
【請求項６】
請求項１記載のトランジスタ回路を備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば表示装置のドライバ回路に設けられる半導体回路に関する。
【背景技術】
【０００２】
従来、図１５に示すような同一導電型（ｎチャネル型）のトランジスタＴｒ１０１・１０２を用いてゲートドライバなどの駆動回路を構成する際、トランジスタＴｒ１０１−トランジスタＴｒ１０２間は、ソースメタル（ＳＥ）で配線している（図１６（ｂ）参照）、あるいは、ＳＥで配置された電源などを越える場合は、ＳＥおよびゲートメタル（ＧＥ）を介して配線している（図１６（ａ）参照）。なお、図１６（ａ）および図１６（ｂ）では、破線で囲まれた領域がトランジスタのシリコン層を示し、実線で囲まれた領域がシリコン層の上層のゲート層を示し、グレー色で塗りつぶされた領域がゲート層の上層のメタル層を示している。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来の構成では、配線によるコンタクト数およびレイアウト面積が増加するため、全体として回路面積が増加するという問題があった。これでは、近年要求される狭額縁対応が困難となる。【０００４】
本発明の目的は、トランジスタ回路の回路面積を縮小することを目的とする。
【課題を解決するための手段】
【０００５】
本トランジスタ回路は、少なくとも１つのトランジスタを含むトランジスタ回路であって、上記トランジスタと信号線との接続部のうち少なくとも一部が、該トランジスタのチャネルを構成する材料によって形成されていることを特徴としている。【０００６】
本トランジスタ回路によれば、トランジスタ回路の回路面積を縮小することができる。【０００７】
本トランジスタ回路は、複数のトランジスタで構成され、トランジスタ同士の接続部およびトランジスタと信号線との接続部の少なくとも一方を含むトランジスタ回路であって、含まれる複数のトランジスタすべてが同一導電型であり、上記接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴としている。【０００８】
本トランジスタ回路によれば、トランジスタ回路の回路面積を縮小することができる。【０００９】
本フリップフロップは、入力端子と、出力端子と、第１および第２クロック信号端子と、ブートストラップ容量を含み、第１クロック信号端子および出力端子に接続される第１出力部と、第１電源および出力端子に接続される第２出力部と、上記入力端子および第２電源に接続され、ブートストラップ容量をチャージする第１入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、上記入力端子および第１電源に接続され、第２出力部に接続された第２入力部と、上記第２クロック信号端子に接続され、上記ディスチャージ部および第２出力部を制御するリセット部とを備え、含まれるトランジスタすべてが同一導電型であるフリップフロップであって、上記リセット部に含まれるトランジスタと第２電源との接続部、および上記リセット部に含まれるトランジスタと他のトランジスタとの接続部の少なくとも一方が含まれ、上記接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴としている。【００１０】
本フリップフロップによれば、回路面積を縮小することができる。【００１１】
本信号処理回路は、第１および第２入力端子と、出力端子と、ブートストラップ容量を含み、第２入力端子および出力端子に接続される第１出力部と、上記第１入力端子並びに第１電源および出力端子に接続される第２出力部と、上記ブートストラップ容量をチャージするチャージ部と、上記第１入力端子に接続され、ブートストラップ容量をディスチャージするディスチャージ部とを備え、含まれるトランジスタすべてが同一導電型である信号処理回路であって、上記第１出力部に含まれるトランジスタと第２電源との接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴としている。【００１２】
本信号処理回路によれば、回路面積を縮小することができる。【００１３】
本信号処理回路は、第１〜第３入力端子と、第１および第２ノードと、第１ノード、第３入力端子および出力端子に接続され、ブートストラップ容量を含む第１信号生成部と、第２ノード、第１電源および出力端子に接続される第２信号生成部とを備え、第１入力端子がアクティブになると第１ノードがアクティブとなり、第２入力端子がアクティブになると第２ノードがアクティブとなる信号処理回路であって、上記第１信号生成部に含まれるトランジスタと第１電源との接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴としている。【００１４】
本信号処理回路によれば、回路面積を縮小することができる。【００１５】
本ドライバ回路は、上記トランジスタ回路、上記フリップフロップ、または、上記信号処理回路を備えることを特徴としている。【００１６】
本表示装置は、上記トランジスタ回路、上記フリップフロップ、または、上記信号処理回路を備えることを特徴としている。
【発明の効果】
【００１７】
以上のように、本発明によれば、トランジスタ回路の回路面積を縮小することができる。
【図面の簡単な説明】
【００１８】
【図１】図３のフリップフロップにおける、抵抗Ｒｒ形成領域付近のレイアウトパターンの一例を示す平面図である。
【図２】図３のフリップフロップにおける、抵抗Ｒｉ形成領域付近のレイアウトパターンの一例を示す平面図である。
【図３】本発明にかかるフリップフロップの第１実施形態を示す回路図である。
【図４】図３のフリップフロップを備える液晶表示装置の一構成例を示すブロック図である。
【図５】上記液晶表示装置のゲートドライバに設けられたシフトレジスタの一構成例を示すブロック図である。
【図６】上記シフトレジスタにおける各種信号の波形を示すタイミングチャートである。
【図７】上記シフトレジスタに供給される、ＩＮＩＴ信号、ＩＮＩＴＢ信号、およびＩＮＩＴＫＥＥＰ信号の生成方法を示す図である。
【図８】本発明にかかるフリップフロップの第２実施形態を示すものである。
【図９】図８のフリップフロップにおける、抵抗Ｒｒ形成領域付近のレイアウトパターンの一例を示す平面図である。
【図１０】本発明の一実施形態を示すものであり、反転信号生成回路の一実施形態を示す回路図である。
【図１１】上記反転信号生成回路のレイアウトパターンの一例を示す平面図である。
【図１２】本発明の一実施形態を示すものであり、インバータ回路の一実施形態を示す回路図である。
【図１３】上記インバータ回路のレイアウトパターンの一例を示す平面図である。
【図１４】本発明の一実施形態を示すものであり、信号処理回路の一実施形態を示す回路図である。
【図１５】従来のトランジスタ回路の構成を示す回路図である。
【図１６（ａ）】図１５の従来のトランジスタのレイアウトパターンを示す平面図である。
【図１６（ｂ）】図１５の従来のトランジスタのレイアウトパターンを示す平面図である。
【発明を実施するための形態】
【００１９】
〔実施の形態１〕
本発明の実施の形態を図面に基づいて説明すれば以下のとおりである。
【００２０】
図４は本発明にかかるフリップフロップを備える液晶表示装置の一構成例である。図４の液晶表示装置は、表示コントローラと、ゲートドライバＧＤと、ソースドライバＳＤと、液晶パネルＬＣＰと、バックライトＢＬ（光透過型の場合）とを備える。表示コントローラは、ゲートドライバＧＤおよびソースドライバＳＤを制御し、例えばゲートドライバＧＤには、第１および第２クロック信号（ＣＫ１信号・ＣＫ２信号）、ゲートスタートパルス信号（ＧＳＰ信号）、第１初期化信号（ＩＮＩＴ信号）、第２初期化信号（ＩＮＩＴＢ信号）、および第３初期化信号（ＩＮＩＴＫＥＥＰ信号）を供給する。ゲートドライバＧＤは液晶パネルＬＣＰの走査信号線Ｇ１〜Ｇｎを駆動し、ソースドライバＳＤは液晶パネルＬＣＰのデータ信号線Ｓ１〜Ｓｎを駆動する。
【００２１】
ゲートドライバＧＤは図５に示すシフトレジスタを備える。図５のシフトレジスタは、縦接続された複数のフリップフロップを含み、各フリップフロップは、入力端子（ＩＮ端子）と、出力端子（ＯＵＴ端子）と、第１および第２クロック信号端子ＣＫＡ・ＣＫＢと、第１初期化端子（ＩＮＩＴ端子）と、第２初期化端子（ＩＮＩＴＢ端子）と、第３初期化端子（ＩＮＩＴＫＥＥＰ端子）と、バックイン端子（ＢＩＮ端子）とを備える。
【００２２】
ここで、奇数段のフリップフロップ（ＦＦ１・ＦＦ３等）では、ＣＫＡ端子にＣＫ１信号が供給され、ＣＫＢ端子にＣＫ２信号が供給され、偶数段のフリップフロップ（ＦＦ２・ＦＦｎ等）では、ＣＫＡ端子にＣＫ２信号が供給され、ＣＫＢ端子にＣＫ１信号が供給される。また、各段のフリップフロップ（ＦＦ１〜ＦＦｎ）に、ＩＮＩＴ信号、ＩＮＩＴＢ信号、およびＩＮＩＴＫＥＥＰ信号が供給される。また、自段のＩＮ端子が前段のＯＵＴ端子に接続されるとともに、自段のＢＩＮ端子が次段のＯＵＴ端子に接続される。なお、ＣＫ１信号およびＣＫ２信号は、互いにアクティブ期間（Ｈｉｇｈ期間）が重ならないような２つのクロック信号である。
【００２３】
図５のシフトレジスタの各段には、本発明にかかるフリップフロップが用いられる。本フリップフロップの一構成例を図３に示す。図３のフリップフロップは、ＩＮ端子と、ＯＵＴ端子と、ＣＫＡ・ＣＫＢ端子と、ブートストラップ容量Ｃｖを含み、ＣＫＡ端子およびＯＵＴ端子に接続される第１出力部ＦＯと、第１電源ＶＳＳ（低電位側電源）およびＯＵＴ端子に接続される第２出力部ＳＯと、ＩＮ端子および第２電源ＶＤＤ（高電位側電源）に接続され、ブートストラップ容量Ｃｖをチャージする第１入力部ＦＩと、ブートストラップ容量Ｃｖをディスチャージするディスチャージ部ＤＣと、ＩＮ端子および第１電源ＶＳＳに接続され、第２出力部に接続された第２入力部ＳＩと、ＣＫＢ端子に接続され、ディスチャージ部ＤＣおよび第２出力部ＳＯを制御するリセット部ＲＳと、第１出力部ＦＯを制御する第１初期化部ＦＴと、第１入力部ＦＩを制御する第２初期化部ＳＤと、ディスチャージ部ＤＣおよび第２出力部ＳＯを制御する第３初期化部ＴＤと、ＯＵＴ端子に接続され、第２出力部ＳＯを制御する帰還部ＦＢと、第１入力部ＦＩと第１出力部ＦＯとを中継する中継部ＲＣと、通常動作時に自段と他段が同時にアクティブとなることを防ぐ誤動作防止部ＳＣとを備える。
【００２４】
より具体的には、本フリップフロップは、第１出力部ＦＯにトランジスタＴｒ１（第１トランジスタ）およびブートストラップ容量Ｃｖを、第２出力部ＳＯに第２トランジスタＴｒ２（第２トランジスタ）を、第１入力部ＦＩにトランジスタＴｒ３（第３トランジスタ）および抵抗Ｒｉを、ディスチャージ部ＤＣにトランジスタＴｒ４（第４トランジスタ）を、第２入力部ＳＩにトランジスタＴｒ５（第５トランジスタ）を、リセット部ＲＳにトランジスタＴｒ６（第６トランジスタ）および抵抗Ｒｒを、第１初期化部ＦＴにトランジスタＴｒ７（第７トランジスタ）およびトランジスタＴｒ１１（第１１トランジスタ）を、第２初期化部にトランジスタＴｒ８（第８トランジスタ）およびトランジスタＴｒ１０（第１０トランジスタ）を、第３初期化部にＴｒ９（第９トランジスタ）を、帰還部ＦＢにトランジスタＴｒ１２（第１２トランジスタ）を、中継部ＲＣにトランジスタＴｒ１３（第１３トランジスタ）を、誤動作防止部ＳＣにトランジスタＴｒ１４・１５を含んでいる。なお、Ｔｒ１〜１５はすべて同一導電型（ｎチャネル型）である。
【００２５】
さらに、Ｔｒ１は、ドレイン電極がＣＫＡ端子に接続され、かつゲート電極とソース電極とがブートストラップ容量Ｃｖを介して接続され、かつ上記ソース電極が、ＯＵＴ端子に接続されるとともに、Ｔｒ２を介してＶＳＳに接続されている。
【００２６】
また、Ｔｒ３、Ｔｒ５およびＴｒ１４のゲート端子がＩＮ端子に接続され、Ｔｒ６のゲート端子がＣＫＢ端子に接続され、Ｔｒ７およびＴｒ１１のゲート端子がＩＮＩＴ端子に接続され、Ｔｒ８およびＴｒ１０のゲート端子がＩＮＩＴＢ端子に接続され、Ｔｒ９のゲート端子がＩＮＩＴＫＥＥＰ端子に接続され、Ｔｒ１３のゲート端子がＶＤＤに接続され、Ｔｒ１５のゲート端子がＢＩＮ端子に接続されている。
【００２７】
さらに、Ｔｒ１のゲートに接続する第１ノードＮａが、Ｔｒ１３を介して抵抗Ｒｉの一端に接続されるとともに、Ｔｒ４を介してＶＳＳに接続されている。抵抗Ｒｉの他端は、Ｔｒ３およびＴｒ８を介してＶＤＤに接続されている（ただし、Ｔｒ３は抵抗Ｒｉ側でＴｒ８はＶＤＤ側）。
【００２８】
さらに、Ｔｒ２のゲート端子に接続する第２ノードＮｂが、Ｔｒ５を介してＶＳＳに接続され、かつＴｒ１１を介してＶＳＳに接続されるとともに、Ｔｒ１２を介してＶＳＳに接続されている。また、Ｔｒ４のゲート端子に接続する第３ノードＮｃが、Ｔｒ９を介してＶＤＤに接続され、かつ抵抗ＲｒおよびＴｒ６を介してＶＤＤに接続され（ただし、Ｔｒ６は抵抗Ｒｒ側でＴｒ６はＶＤＤ側）、第２ノードＮｂおよび第３ノードＮｃが、Ｔｒ１０を介して接続されている。また、第３ノードＮｃが、Ｔｒ１５・１４を介してＶＤＤに接続されている（ただし、Ｔｒ１５が第３ノードＮｃ側でＴｒ１４はＶＤＤ側）。
【００２９】
本シフトレジスタの動作を図６に示す。全ＯＮ期間には、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）、ＩＮＩＴＢ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、ブートストラップ容量Ｃｖはディスチャージ部ＤＣによってディスチャージされて（Ｔｒ９、Ｔｒ４がＯＮ、Ｔｒ１がＯＦＦするため）第１出力部ＦＯが非アクティブとなるとともに、第２出力部ＳＯも非アクティブとなる（Ｔｒ１１がＯＮ、Ｔｒ２がＯＦＦするため）。
【００３０】
したがって、第１初期化部ＦＴによって第１出力部ＦＯのＴｒ１のソース電極がＶＳＳに接続され、ＯＵＴ端子には、ＣＫ１・ＣＫ２信号に関係なく確実にＶＤＤ電位（Ｈｉｇｈ）が出力される。なお、本構成では全ＯＮ期間中に第２ノードがＶＳＳ、第３ノードがＶＤＤとなるので、ＩＮＩＴＢ信号によってＴｒ１０をＯＦＦすることで、両ノードを遮断している。一方、全ＯＮ期間終了からＧＳＰ信号がアクティブになるまでは、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号がアクティブ非（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、Ｔｒ１０がＯＮして、第２出力部ＳＯがアクティブになる（Ｔｒ２がＯＮする）。したがって、ＣＫ１・ＣＫ２信号に関係なく、ＯＵＴ端子に確実にＶＳＳ電位（Ｌｏｗ）が出力される。
【００３１】
通常駆動時の動作は以下のとおりである。通常駆動時には、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号がアクティブ（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号が非アクティブ（Ｌｏｗ）となる。なお、ＩＮＩＴＫＥＥＰ信号は、ＧＳＰ信号のアクティブ化に同期して非アクティブ（Ｌｏｗ）となる（Ｔｒ８・Ｔｒ１０はＯＮ、Ｔｒ７・Ｔｒ９はＯＦＦ）。
【００３２】
例えば１段目のフリップフロップＦＦ１（図５参照）では、ＩＮ端子がアクティブになる（ＧＳＰ信号がアクティブとなる）と、ブートストラップ容量Ｃｖがチャージされて第１ノードＮａの電位がＶＤＤ電位−Ｖｔｈ程度（Ｖｔｈはトランジスタの閾値電圧）までプリチャージされる。このとき、ＣＫ２がＨｉｇｈ（ＣＫＢ端子がアクティブ）であるため、Ｔｒ５およびＴｒ６がともにＯＮするが、抵抗Ｒｒの電流制限によって、Ｔｒ６の駆動能力よりもＴｒ５のそれが高くなるため、第２ノードＮｂはＶＳＳ電位となる。これは、ＧＳＰ信号が非アクティブになっても維持される（Ｔｒ２、Ｔｒ１２、Ｔｒ４はＯＦＦのままであるため）。
【００３３】
ここで、ＣＫ１信号が立ち上がると、ブートストラップ効果によって、第１ノードＮａの電位がＶＤＤ電位以上に突き上がる。これにより、ＣＫ１信号（Ｈｉｇｈ）が電位降下（いわゆる閾値落ち）することなくＯＵＴ端子（ＧＯ１）から出力される。ＯＵＴ端子がＨｉｇｈになると、帰還部ＦＢのＴｒ１２がＯＮして、第２ノードＮｂは確実にＶＳＳ電位となる。なお、ＣＫ１が立ち下がると、ブートストラップ効果が切れて第１ノードＮａの電位はＶＤＤ電位−Ｖｔｈに戻る。次いで、ＣＫ２が立ち上がると、ディスチャージ部ＤＣＴｒ４がＯＮしてブートストラップ容量Ｃｖがディスチャージされるとともに、Ｔｒ２がＯＮしてＯＵＴ端子（ＧＯ１）からＶＳＳ（Ｌｏｗ）が出力され、フリップフロップＦＦ１のリセット（自己リセット）が完了する。
【００３４】
また、図３の構成では、誤動作防止部ＳＣが設けられているため、通常動作中に、前段（自段の１つ前の段）および次段（自段の１つ後ろの段）の出力がともにアクティブとなったような場合には、Ｔｒ１４・Ｔｒ１５がともにＯＮしてＴｒ２がＯＮとなり、ＯＵＴ端子を強制的にＶＳＳ電位（Ｌｏｗ）にすることができる。また、図３の構成では、中継回路ＲＣ（Ｔｒ１３）が設けられているため、ブートストラップ効果によって第１ノードＮａの電位が一定以上となるとＴｒ１３がＯＦＦする。これにより、ディスチャージ部ＤＣのＴｒ４を高電圧から保護することができる。
【００３５】
ＩＮＩＴ信号の反転信号であるＩＮＩＴＢ信号およびＩＮＩＴＫＥＥＰ信号は、ＩＮＩＴ信号から生成される。すなわち、図７に示すように、インバータ回路ＩＮＶはＩＮＩＴ信号からＩＮＴＢ信号を出力し、信号処理回路ＳＰＣは、ＩＮＩＴ信号を用いてＩＮＩＴＫＥＥＰ信号を生成する。ここで、ＩＮＩＴＢ信号は、ＩＮＩＴ信号の反転信号であり、ＩＮＩＴＫＥＥＰ信号は、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）から非アクティブ（Ｌｏｗ）となるタイミングでアクティブ（Ｈｉｇｈ）となっており、このタイミングの後に（例えば、図６のようにＧＳＰ信号のアクティブ化に同期して）非アクティブ（Ｌｏｗ）となる。
【００３６】
（レイアウトパターン）
次に、図３のフリップフロップＦＦのレイアウトパターンについて説明する。
【００３７】
図３のフリップフロップＦＦは、実際には、基板上に形成されて実現されており、基板側から、各トランジスタのチャネルが形成されるチャネル層（シリコン層）、各トランジスタのゲート電極が形成されるゲート層、各信号配線および各電源配線が形成されるメタル層の順に各層が配されている。また、シリコン層とゲート層との間にはゲート絶縁膜が形成され、ゲート層とメタル層との間には層間絶縁膜が形成されている。これらの要素は、例えば、モノリシックに半導体回路を基板に作り込む従来一般的な方法によって形成することができる。
【００３８】
また、フリップフロップＦＦが形成される基板上には、入力端子（ＩＮ端子）、出力端子（ＯＵＴ端子）、第１および第２クロック信号端子ＣＫＡ・ＣＫＢ、第１初期化端子（ＩＮＩＴ端子）、第２初期化端子（ＩＮＩＴＢ端子）、第３初期化端子（ＩＮＩＴＫＥＥＰ端子）、並びに、バックイン端子（ＢＩＮ端子）となる信号配線が、また、第１電源ＶＳＳが供給される電源配線、および第２電源ＶＤＤが供給される電源配線が、それぞれ形成されている。なお、これら以外の配線が形成されていてもよい。
【００３９】
各信号配線、各電源配線、各トランジスタ、各抵抗、および容量は、それぞれが基板上にレイアウトされるとともに、図３に示した電気的接続を行うように互いに接続されている。ここで、抵抗Ｒｒ形成領域付近のレイアウトパターンと、抵抗Ｒｉ形成領域付近のレイアウトパターンとを例示して、注目すべき点であるトランジスタ間の接続構成について説明する。
【００４０】
図１に、抵抗Ｒｒ形成領域付近のレイアウトパターンを示す。図２に、抵抗Ｒｉ形成領域付近のレイアウトパターンを示す。図１および図２では、破線で囲まれた領域がシリコン層を示し、実線で囲まれた領域がゲート層を示し、グレー色で塗りつぶされた領域がメタル層を示している。なお、図１および図２では、ゲート絶縁膜および層間絶縁膜は透過している。
【００４１】
図１に示すように、平面視において、抵抗Ｒｒ形成領域付近では、第１電源ＶＳＳが供給される電源配線１１が、一方向に延伸するように形成され、電源配線１１を介した一方の領域に、トランジスタＴｒ１０・Ｔｒ１１が形成され、他方の領域に、トランジスタＴｒ６が形成されている。
【００４２】
図２に示すように、平面視において、抵抗Ｒｉ形成領域付近では、第２電源ＶＤＤが供給される電源配線１３と、第１電源ＶＳＳが供給される電源配線１４とが、同一方向に延伸するように形成され、電源配線１３と電源配線１４との間の領域に、トランジスタＴｒ８・Ｔｒ３が形成され、電源配線１４の電源配線１３と反対側の領域に、トランジスタＴｒ４が形成されている。
【００４３】
各トランジスタは、レイアウトされている場所が異なるのみで同一の構成で形成されている。各トランジスタはそれぞれ、シリコン層、ゲート絶縁膜、ゲート電極、層間絶縁膜、ドレイン電極、およびソース電極により形成されている。一例として、図１に、トランジスタＴｒ１１のゲート電極部分の断面構造を示す。
【００４４】
シリコン層は、基板上に形成されている。シリコン層では、ｎチャネル型のトランジスタを構成するように、アモルファスシリコンやポリシリコンなどから各領域（各拡散層）が形成されている。ゲート絶縁膜は、シリコン層を覆うように、基板上に形成されている。ゲート絶縁膜は、例えば、窒化シリコンなどからなる。
【００４５】
ゲート電極は、ゲート絶縁膜上に形成されている。ゲート電極は、平面視で、シリコン層（具体的にはシリコン層のチャネル形成領域）に重なるように配置されている。ゲート電極は、例えば、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅などの金属膜からなってもよいし、それらの合金膜、または、該金属膜および該合金膜の積層膜からなってもよい。層間絶縁膜は、ゲート電極を覆うように、ゲート絶縁膜上に形成されている。層間絶縁膜は、例えば、窒化シリコンなどからなる。
【００４６】
ドレイン電極およびソース電極は、層間絶縁膜上にそれぞれ形成されている。ドレイン電極は、平面視で、シリコン層（具体的にはシリコン層のドレイン領域）に重なるように配置されており、コンタクトホールを介して該シリコン層に接続されている。ソース電極は、平面視で、シリコン層（具体的にはシリコン層のソース領域）に重なるように配置されており、コンタクトホールを介して該シリコン層に接続されている。ドレイン電極とソース電極とは、平面視で、ゲート電極を挟んで配置されている。
【００４７】
ここで、図１に示すように、トランジスタＴｒ６のソース電極と、トランジスタＴｒ１０のドレイン電極とは、シリコン配線１２によって接続されている。シリコン配線１２は、トランジスタＴｒ６・Ｔｒ１０のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。
【００４８】
抵抗Ｒｒは、シリコン配線１２によって形成されている。シリコン配線１２は、抵抗を有しているので、抵抗として機能することができる。シリコン配線１２は、平面視において電源配線１１と重なっており（電源配線１１の下層に位置し）、その重畳部において曲折している。図１に、シリコン配線１２と電源配線１１との重畳部の断面構造を示す。ここでは、基板上に、シリコン配線１２、ゲート絶縁膜、層間絶縁膜、および電源配線１１が、基板側からこの順に形成されている。
【００４９】
図２に示すように、トランジスタＴｒ８のソース電極と、トランジスタＴｒ３のドレイン電極とは、シリコン配線１５によって接続されている。シリコン配線１５は、トランジスタＴｒ８・Ｔｒ３のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。
【００５０】
トランジスタＴｒ３のソース電極と、トランジスタＴｒ４のドレイン電極とは、シリコン配線１６によって接続されている。シリコン配線１６は、トランジスタＴｒ３・Ｔｒ４のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。
【００５１】
抵抗Ｒｉは、シリコン配線１６によって形成されている。シリコン配線１６は、抵抗を有しているので、抵抗として機能することができる。シリコン配線１６は、平面視において電源配線１４と重なっており、その重畳部において曲折している。
【００５２】
上記の構成によれば、トランジスタ間をシリコン配線１２・１５・１６を用いて接続していることにより、コンタクト数を減らし、トランジスタ間の接続に必要なレイアウト面積を縮小することが可能となる。また、シリコン配線１２・１６は抵抗として機能するので、これによるコンタクト数、およびレイアウト面積の増加も無くすことができる。
【００５３】
このように、フリップフロップＦＦに含まれる各トランジスタは、すべて同一導電型であるので、トランジスタ間同士の接続を、各トランジスタのシリコン層を構成する材料によって構成されているシリコン配線を用いて行うことができる。つまりは、一方のトランジスタのシリコン層と、他方のトランジスタのシリコン層とを連結することで、トランジスタ間同士の接続を行うことができる。したがって、コンタクト数を減らし、トランジスタ間の接続に必要なレイアウト面積を縮小することが可能となる。
【００５４】
また、シリコン配線によって抵抗を形成することができ、その抵抗値はシリコン配線の長さによって設定することができる。さらに、抵抗として機能するシリコン配線１２・１６は、電源配線１１・１４との重畳部において曲折しているので、例えば、液晶層からのノイズを低減することが可能となる。但し、ノイズの影響の大小によっては、必ずしも曲折していなくてもよい。
【００５５】
なお、図１および図２に示したレイアウトパターンは一例であり、トランジスタ同士の接続部にシリコン配線が用いられているという特徴的構成以外は、これに限定されるものではない。すなわち、各電源配線やトランジスタなどのサイズおよび配置は、設計に応じて適切に設定されていればよい。また、図１および図２に示した領域以外の領域についても、適切にレイアウトされる。
【００５６】
〔実施の形態２〕
図３のフリップフロップＦＦは、図８に示すように変形することができる。図８は、本実施の形態のフリップフロップＦＦの一構成例を示す。図８のフリップフロップＦＦは、図３のフリップフロップＦＦと比較して、抵抗Ｒｒの位置が異なっており、その他は同一の構成を有する。つまりは、抵抗Ｒｒは、Ｔｒ６のドレイン電極とＶＤＤとの間に設けられている。
【００５７】
図９に、本実施例における抵抗Ｒｒ形成領域付近のレイアウトパターンを示す。図９では、破線で囲まれた領域がシリコン層を示し、実線で囲まれた領域がゲート層を示し、グレー色で塗りつぶされた領域がメタル層を示しており、ゲート絶縁膜および層間絶縁膜は透過している。
【００５８】
図９に示すように、平面視において、抵抗Ｒｒ形成領域付近では、電源配線２１、信号配線２２〜２４、電源配線２５が同一方向に延伸するように形成され、電源配線２５の信号配線２４と反対側の領域に、トランジスタＴｒ６が形成されている。電源配線２１には、第２電源ＶＤＤが供給され、電源配線２５には、第１電源ＶＳＳが供給される。信号配線２２〜２４には、各種信号（例えばＩＮＩＴ信号など）が供給される。
【００５９】
トランジスタＴｒ６のドレイン電極と電源配線２１とは、シリコン配線２６およびコンタクトホール２７によって接続されている。シリコン配線２６は、トランジスタＴｒ６のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。シリコン配線２６は、コンタクトホール２７を介して電源配線２１に接続される。
【００６０】
抵抗Ｒｒは、シリコン配線２６によって形成されている。シリコン配線２６は、抵抗を有しているので、抵抗として機能することができる。シリコン配線２６は、平面視において、電源配線２１、信号配線２２〜２４、電源配線２５と重なっており（電源配線２１、信号配線２２〜２４、電源配線２５の下層に位置し）、特に幅が大きい電源配線２５との重畳部において曲折している。図９に、シリコン配線２６と電源配線２５との重畳部の断面構造を示す。ここでは、基板上に、シリコン配線２６、ゲート絶縁膜、層間絶縁膜、および電源配線２５が、基板側からこの順に形成されている。
【００６１】
上記の構成によれば、トランジスタと電源配線間をシリコン配線２６を用いて接続しているので、コンタクト数を減らし、トランジスタと信号線間の接続に必要なレイアウト面積を縮小することが可能となる。また、シリコン配線２６は抵抗として機能するので、これによるコンタクト数およびレイアウト面積の増加も無くすことができる。
【００６２】
なお、図９に示したレイアウトパターンは一例であり、トランジスタと電源配線との接続部にシリコン配線が用いられているという特徴的構成以外は、これに限定されるものではない。すなわち、電源配線や、信号配線、トランジスタなどのサイズおよび配置は、設計に応じて適切に設定されていればよい。また、図９に示した領域以外の領域についても、適切にレイアウトされる。
【００６３】
このように、上記では、フリップフロップにおいて、「トランジスタ同士の接続部」および「トランジスタと電源配線の接続部」にシリコン配線を用いることにより、レイアウト面積縮小という効果を奏することについて述べた。
【００６４】
しかしながら、図３および図８のフリップフロップに限らず、その他のトランジスタ回路、すなわち、「トランジスタ同士の接続部」および「トランジスタと信号線の接続部」の少なくとも一方を含み、含まれる複数のトランジスタすべてが同一導電型のトランジスタ回路であればよく、これらの接続部にシリコン配線を適用することにより、上記効果を奏することができる。
【００６５】
なお、トランジスタ回路の回路構成によっては、素子数が多くなるとともに、複数の信号線が必要となり、それらのレイアウトを複雑にせざるを得ない場合もある。この際は、適宜コンタクトホールおよび引き出し配線（ゲート層およびメタル層のいずれかに形成される）を介して、両者を接続してもよい。このような場合であっても、本実施例の構成によれば、部分的にでもシリコン配線を用いることができるので、レイアウト面積の縮小という効果を得ることができる。
【００６６】
以下では、本発明に適用可能なトランジスタ回路の例として、反転信号生成回路（実施形態３）、インバータ回路（実施形態４）、および信号処理回路（実施形態５）を示す。なお、以下の実施形態で説明するレイアウトパターンにおいて、基板上の各層の構成は、特に言及しない限り、上述した構成（基板側から、シリコン層、ゲート層、メタル層の順に各層が配され、また、シリコン層とゲート層との間にはゲート絶縁膜、ゲート層とメタル層との間には層間絶縁膜が形成されている。）と同一である。また、レイアウトパターンを示す図面では、特に言及しない限り、破線で囲まれた領域がシリコン層を示し、実線で囲まれた領域がゲート層を示し、グレー色で塗りつぶされた領域がメタル層を示し、ゲート絶縁膜および層間絶縁膜は透過している。
【００６７】
〔実施の形態３〕
図１０は、本実施の形態の反転信号生成回路３０の一構成例を示す。反転信号生成回路３０は、ＶＤＤ−ＶＳＳ間に抵抗Ｒ１およびトランジスタＴｒ１が直列に接続され（但し、抵抗Ｒ１はＶＤＤ側で、Ｔｒ１はＶＳＳ側）、Ｔｒ１のゲート電極（制御端子）がＩＮ端子に接続され、Ｔｒ１のドレイン電極（導通端子）がＯＵＴ端子に接続された、構成を有している。反転信号生成回路３０は、入力されたＩＮ信号に基づいて、ＩＮ信号を反転したＯＵＴ信号を生成する回路であり、例えば、走査方向切替信号（ＵＤ）に基づいて、その反転信号（ＵＤＢ）を生成する、シフトレジスタの走査方向を切り替える回路として使用される。
【００６８】
図１１に、反転信号生成回路３０のレイアウトパターンの一例を示す。図１１に示すように、平面視において、基板上には、ＶＳＳが供給される電源配線３２およびＶＤＤが供給される電源配線３３が配置され、両者間の領域にトランジスタＴｒ１が形成されている。
【００６９】
トランジスタＴｒ１のドレイン電極と電源配線３３とは、シリコン配線３４およびコンタクトホール３５によって接続されている。シリコン配線３４は、トランジスタＴｒ１のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。シリコン配線３４は、コンタクトホール３５を介して電源配線３３に接続される。
【００７０】
抵抗Ｒ１は、シリコン配線３４によって形成されている。シリコン配線３４は、コンタクトホール３５がＴｒ１から比較的遠い位置に取られ、その長さが大きくなっている。シリコン配線３４は、平面視において電源配線３３と重なっており（電源配線３３の下層に位置し）、その重畳部において曲折している。
【００７１】
上記の構成によれば、トランジスタＴｒ１と電源配線３３間をシリコン配線３４を用いて接続し、抵抗の機能を付加させているので、コンタクト数を減らし、両者間の接続に必要なレイアウト面積を縮小することが可能となる。また、シリコン配線３４は、電源配線３３との重畳部において曲折しているので、例えば液晶層からのノイズを低減することが可能となる。
【００７２】
〔実施の形態４〕
図１２は、本実施の形態のインバータ回路ＩＮＶの一構成例を示す。同図に示されるように、インバータ回路ＩＮＶは、ｎチャネルのトランジスタＴｒ２１〜Ｔｒ２４と、抵抗Ｒａ・Ｒｗと、ブートストラップ容量ＣＶと、ＩＮ端子と、ＯＵＴ端子とを備える。例えば、ＩＮ端子にはＩＮＩＴ信号が入力され、ＯＵＴ端子からはＩＮＩＴＢ信号が出力される。
【００７３】
Ｔｒ２１は、ゲート電極およびソース電極がブートストラップ容量ＣＶを介して接続され、かつドレイン電極がＶＤＤに接続されるとともに、ソース電極がＯＵＴ端子に接続され、Ｔｒ２２・２３のゲート電極はＩＮ端子に接続され、Ｔｒ２４のゲート電極はＶＤＤに接続され、Ｔｒ２１のゲート電極に接続するノードＮＡがＴｒ２４を介してノードＮＢに接続され、ノードＮＢが抵抗Ｒａを介してＶＤＤに接続されるとともに、Ｔｒ２３を介してＶＳＳに接続され、ＯＵＴ端子が抵抗Ｒｗを介してＶＤＤに接続されるとともに、Ｔｒ２２を介してＶＳＳに接続される。
【００７４】
図１２のインバータ回路ＩＮＶでは、ＩＮ端子がアクティブ（Ｈｉｇｈ）になると、ノードＮＡおよびＮＢがＶＳＳ電位（Ｌｏｗ）となってＴｒ２１はＯＦＦし、また、Ｔｒ２２はＯＮするため、ＯＵＴ端子にはＶＳＳ電位（Ｌｏｗ）が出力される。この状態からＩＮ端子が非アクティブ（Ｌｏｗ）になると、ＶＤＤから抵抗Ｒａを介してブートストラップ容量ＣＶがチャージされ、Ｔｒ２１に電流が流れる。これにより、ブートストラップ容量ＣＶを介してノードＮＡが突き上げられ、ＯＵＴ端子からは、ＶＤＤ電位（Ｈｉｇｈ）が電位降下（閾値落ち）することなくから出力される。なお、図１２のインバータ回路ＩＮＶでは、ＯＵＴ端子が抵抗Ｒｗを介してＶＤＤに接続されているため、ブートストラップ効果が切れた後も、ＶＤＤ電位（閾値落ちのない電源電位）をＯＵＴ端子から出力し続けることができる。さらに、図１２の構成では、Ｔｒ２４が設けられているため、ブートストラップ効果によってノードＮＡの電位が一定以上となるとＴｒ２４がＯＦＦする。これにより、Ｔｒ２３を高電圧から保護することができる。
【００７５】
図１３に、インバータ回路ＩＮＶのレイアウトパターンの一例を示す。図１３に示すように、基板上には、各電源配線、各信号配線、各トランジスタ、各抵抗、および容量が形成されている。なお、図１３に示すレイアウトパターンは一例であり、これに限るものではない。
【００７６】
ここで、トランジスタＴｒ２４のドレイン電極と電源配線ＶＤＤＬとは、シリコン配線４１およびコンタクトホール４２によって接続されている。シリコン配線４１は、トランジスタＴｒ２４のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。シリコン配線４１は、コンタクトホール４２を介して電源配線ＶＤＤＬに接続される。シリコン配線４１によって、抵抗Ｒａが形成されている。
【００７７】
電源配線ＶＤＤＬと出力信号線ＯＵＴとは、シリコン配線４４およびコンタクトホール４５・４６によって接続されている。シリコン配線４４は、トランジスタＴｒ２４のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。シリコン配線４１は、コンタクトホール４４を介して電源配線ＶＤＤＬに接続され、コンタクトホール４５を介して出力信号線ＯＵＴに接続される。シリコン配線４３によって、抵抗Ｒｗが形成されている。
【００７８】
上記の構成によれば、トランジスタＴｒ２４と電源配線ＶＤＤＬ間をシリコン配線４１を用いて接続し、抵抗の機能を付加させているとともに、電源配線ＶＤＤＬと出力信号線ＯＵＴ間をシリコン配線４３を用いて接続し、抵抗の機能を付加させているので、コンタクト数を減らし、両者間の接続に必要なレイアウト面積を縮小することが可能となる。また、シリコン配線４１・４３は、平面視において曲折し、その長さが大きくなっているので、接続間の直線距離が近くても大きな抵抗を確保することが可能となる。
【００７９】
〔実施の形態５〕
図１４は、本実施の形態の信号処理回路ＳＰＣ１の一構成例を示す。図１４の信号処理回路ＳＰＣ１は、ＩＮ１端子（第１入力端子）およびＩＮ２（第２入力端子）と、ＯＵＴ端子（出力端子）と、ノードｎａ（第１ノード）およびノードｎｂ（第２ノード）と、ＶＤＤ（第１電源）およびＯＵＴ端子に接続され、ブートストラップ容量ｃｖを含む第１信号生成部ＦＳと、ノードｎｂ、ＶＳＳ（第２電源）およびＯＵＴ端子に接続される第２信号生成部ＳＳとを備え、ＩＮ１端子がアクティブになるとノードｎａがアクティブ（Ｈｉｇｈ）となり、ＩＮ２がアクティブになるとｎｂがアクティブ（Ｈｉｇｈ）となり、ＯＵＴ端子が抵抗Ｒｙを介してＶＳＳに接続されている。
【００８０】
具体的には、信号処理回路ＳＰＣ１は、第１信号生成部ＦＳに設けられるトランジスタＴｒ３１と、第２信号生成部ＳＳに設けられるトランジスタＴｒ３２と、トランジスタＴｒ３３〜３９とを備える。ここで、Ｔｒ３１は、ドレイン電極がＶＤＤに接続され、かつソース電極とゲート電極とがブートストラップ容量ｃｖを介して接続されるとともに、ソース電極がＯＵＴ端子に接続され、Ｔｒ３１のソース電極は、抵抗Ｒｙを介してＶＳＳに接続されるともに、Ｔｒ３２を介してＶＳＳに接続されている。また、Ｔｒ３２およびＴｒ３５のゲート電極はノードｎｂに接続され、Ｔｒ３４のゲート電極はノードｎａに接続され、Ｔｒ３６およびＴｒ３７のゲート電極はＩＮ１端子に接続され、Ｔｒ３８およびＴｒ３９のゲート電極はＩＮ２端子に接続されている。また、Ｔｒ３１のゲート電極に接続されるノードｎｃが、Ｔｒ３３を介してノードｎａに接続され、ノードｎａとＶＳＳとがＴｒ３５を介して接続されるとともに、ノードｎｂとＶＳＳとがＴｒ３４を介して接続され、ノードｎａとＶＤＤとがＴｒ３６を介して接続され、ノードｎａとＶＳＳとがＴｒ３９を介して接続され、ノードｎｂとＶＤＤとがＴｒ３８を介して接続され、ノードｎｂとＶＳＳとがＴｒ３７を介して接続されている。
【００８１】
図１４の信号処理回路ＳＰＣ１では、ＩＮ２端子が非アクティブ（Ｌｏｗ）でＩＮ１端子がアクティブ（Ｈｉｇｈ）になると、ノードｎａがアクティブ（Ｈｉｇｈ）、ノードｎｂが非アクティブ（Ｌｏｗ）になって（Ｔｒ３６・３７がＯＮ）、ブートストラップ容量ｃｖがチャージされ、Ｔｒ３１に電流が流れる。これにより、ブートストラップ容量ｃｖを介してノードｎｃが突き上げられ、ＯＵＴ端子からは、ＶＤＤ電位（Ｈｉｇｈ）が電位降下（閾値落ち）することなくから出力される。次いで、ＩＮ１端子が非アクティブ（Ｌｏｗ）になると（ＩＮ２端子は非アクティブのまま）、ノードｎｃ・ｎｂはフローティングとなるため、ＯＵＴ端子からは、引き続きＶＤＤ電位（Ｈｉｇｈ）が出力される。次いで、ＩＮ２端子がアクティブ（Ｈｉｇｈ）になると、ノードｎｂがアクティブ（Ｈｉｇｈ）、ノードｎａが非アクティブ（Ｌｏｗ）になって（Ｔｒ３８・３９・３２がＯＮ）、ＯＵＴ端子からは、ＶＳＳ電位（Ｌｏｗ）が出力される。
【００８２】
本信号処理回路ＳＰＣ１では、ＯＵＴ端子が抵抗Ｒｙを介してＶＳＳに接続されているため、ＩＮ１・ＩＮ２が非アクティブとなる期間にＯＵＴ端子がフローティングとならない。ここで、抵抗Ｒｙの抵抗値を０．５〜５．５メガオームの高抵抗値としておくことで、抵抗ＲｙによってＯＵＴ端子の初期値（ＩＮ１端子がアクティブになるまでのＴｒ１のソース電位）を決めることができる。これにより、ＩＮ１端子がアクティブ（Ｈｉｇｈ）になったときに、第１信号生成部ＦＳのブートストラップ回路が正常に機能する。
【００８３】
また、図１４の信号処理回路ＳＰＣ１では、トランジスタＴｒ３４・３５が設けられているため、ノードｎａがアクティブの期間はノードｎｂを確実にＶＳＳ（非アクティブ）とし、ノードｎｂがアクティブの期間はノードｎａを確実にＶＳＳ（非アクティブ）とすることができる。これにより、ＩＮ１・ＩＮ２が非アクティブになる期間に前状態の出力を確実に維持することができる。
【００８４】
また、図１４の信号処理回路ＳＰＣ１では、初動時にＩＮ１およびＩＮ２を非アクティブにしておくことが好ましい。こうすれば、第１信号生成部ＦＳのブートストラップ回路をより確実に機能させることができる。
【００８５】
なお、図１４の信号処理回路ＳＰＣ１では、Ｔｒ３３が設けられているため、ブートストラップ効果によってノードｎｃの電位が一定以上となるとＴｒ３３がＯＦＦする。これにより、ノードｎａに接続する各トランジスタ（Ｔｒ３４・Ｔｒ３５・Ｔｒ３６・Ｔｒ３９）を高電圧から保護することができる。
【００８６】
上記の信号処理回路ＳＰＣ１のレイアウトパターンは、設計に応じて適切に設定されていればよい。図示はしないが、抵抗Ｒｙを、電源配線ＶＳＳとＯＵＴ端子間に接続されたシリコン配線抵抗によって形成することができる。
【００８７】
本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を公知技術や技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。また、各実施の形態で記載した作用効果等もほんの例示に過ぎない。
【００８８】
本トランジスタ回路は、少なくとも１つのトランジスタを含むトランジスタ回路であって、上記トランジスタと信号線との接続部のうち少なくとも一部が、該トランジスタのチャネルを構成する材料によって形成されている構成を有する。
【００８９】
また、本トランジスタ回路は、複数のトランジスタで構成され、トランジスタ同士の接続部およびトランジスタと信号線との接続部の少なくとも一方を含むトランジスタ回路であって、含まれる複数のトランジスタすべてが同一導電型であり、上記接続部が、各トランジスタのチャネルを構成する材料によって形成されている構成を有する。
【００９０】
上記トランジスタ回路では、基板側から、各トランジスタのチャネルが形成されるチャネル層、各トランジスタのゲート電極が形成されるゲート層、信号線が形成されるメタル層の順に各層が配されていることが好ましい。
【００９１】
上記トランジスタ回路では、上記接続部が信号線に重なっていることが好ましい。
【００９２】
上記トランジスタ回路では、上記接続部が抵抗として機能することが好ましい。
【００９３】
上記トランジスタ回路では、上記接続部が信号線との重畳部において曲折していることが好ましい。
【００９４】
上記トランジスタ回路では、上記信号線が電源配線であることが好ましい。
【００９５】
上記トランジスタ回路では、１つのトランジスタと、抵抗とを含み、上記トランジスタは、制御端子が入力端子に接続され、一方の導通端子が、出力端子に接続されるとともに上記抵抗を介して第１電源に接続され、他方の導通端子が第２電源に接続されていることが好ましい。
【００９６】
本フリップフロップは、入力端子と、出力端子と、第１および第２クロック信号端子と、ブートストラップ容量を含み、第１クロック信号端子および出力端子に接続される第１出力部と、第１電源および出力端子に接続される第２出力部と、上記入力端子および第２電源に接続され、ブートストラップ容量をチャージする第１入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、上記入力端子および第１電源に接続され、第２出力部に接続された第２入力部と、上記第２クロック信号端子に接続され、上記ディスチャージ部および第２出力部を制御するリセット部とを備え、含まれるトランジスタすべてが同一導電型であるフリップフロップであって、上記リセット部に含まれるトランジスタと第２電源との接続部、および上記リセット部に含まれるトランジスタと他のトランジスタとの接続部の少なくとも一方が含まれ、上記接続部が、各トランジスタのチャネルを構成する材料によって形成されている構成を有する。
【００９７】
上記フリップフロップでは、上記第１入力部に含まれるトランジスタと他のトランジスタとの接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることが好ましい。
【００９８】
本信号処理回路は、第１および第２入力端子と、出力端子と、ブートストラップ容量を含み、第２入力端子および出力端子に接続される第１出力部と、上記第１入力端子並びに第１電源および出力端子に接続される第２出力部と、上記ブートストラップ容量をチャージするチャージ部と、上記第１入力端子に接続され、ブートストラップ容量をディスチャージするディスチャージ部とを備え、含まれるトランジスタすべてが同一導電型である信号処理回路であって、上記第１出力部に含まれるトランジスタと第２電源との接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されている構成を有する。
【００９９】
上記信号処理回路では、上記チャージ部に含まれるトランジスタと第２電源との接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることが好ましい。
【産業上の利用可能性】
【０１００】
本発明のフリップフロップは、特に液晶表示装置のドライバ回路に好適である。
【符号の説明】
【０１０１】
１２，１５，１６，２６，３４，４１，４３  シリコン配線（接続部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６（ａ）】
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【図１６（ｂ）】
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