(57)【特許請求の範囲】
【請求項１】
シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
上記第１の出力トランジスタのゲートに一端が接続された第１の容量と、
自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子にアクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力される第１のスイッチング素子と、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第１の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
を備えている、連続ステージ群を備えており、
上記連続ステージ群の少なくとも最終段以外の上記ステージは、一端が上記第４のスイッチング素子の導通遮断の制御端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第５のスイッチング素子を備えていることを特徴とするシフトレジスタ。
【請求項２】
シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
ドレインに、アクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子とは異なる一出力端子を構成する第２の出力端子となる第２の出力トランジスタと、
上記第１の出力トランジスタのゲートおよび上記第２の出力トランジスタのゲートに一端が接続された第１の容量と、
自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子に上記第１のクロック信号が入力される第１のスイッチング素子と、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第２の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
一端が上記第２の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第６のスイッチング素子と、
を備えている、連続ステージ群を備えており、
上記連続ステージ群の少なくとも最終段以外の上記ステージは、一端が上記第４のスイッチング素子の導通遮断の制御端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第５のスイッチング素子を備えていることを特徴とするシフトレジスタ。
【請求項３】
シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
上記第１の出力トランジスタのゲートに一端が接続された第１の容量と、
自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子にアクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力される第１のスイッチング素子と、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第１の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
一端に自段に入力されるシフトパルスが入力され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第７のスイッチング素子と、
を備えている、連続ステージ群を備えていることを特徴とするシフトレジスタ。
【請求項４】
シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
ドレインに、アクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子とは異なる一出力端子を構成する第２の出力端子となる第２の出力トランジスタと、
上記第１の出力トランジスタのゲートおよび上記第２の出力トランジスタのゲートに一端が接続された第１の容量と、
自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子に上記第１のクロック信号が入力される第１のスイッチング素子と、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第２の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
一端が上記第２の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第６のスイッチング素子と、
一端に自段に入力されるシフトパルスが入力され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第７のスイッチング素子と、
を備えている、連続ステージ群を備えていることを特徴とするシフトレジスタ。
【請求項５】
上記第１のクロック信号は、上記連続ステージ群における、奇数番目の上記ステージと偶数番目の上記ステージとで互いに逆相の関係にあり、
上記連続ステージ群における１番目の上記ステージに入力されるシフトパルスは、上記奇数番目の上記ステージに入力される上記第１のクロック信号とは２分の１周期だけ位相がずれていることを特徴とする請求項１から４までのいずれか１項に記載のシフトレジスタ。
【請求項６】
上記入力ゲートは、一端に上記第１の直流電圧が印加され、他端が上記第１の容量の一端に接続され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第８のスイッチング素子であることを特徴とする請求項１から５までのいずれか１項に記載のシフトレジスタ。
【請求項７】
上記第１の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、および、上記第５のスイッチング素子はＴＦＴであることを特徴とする請求項１に記載のシフトレジスタ。
【請求項８】
上記第１の出力トランジスタ、上記第２の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、上記第５のスイッチング素子、および、上記第６のスイッチング素子はＴＦＴであることを特徴とする請求項２に記載のシフトレジスタ。
【請求項９】
上記第１の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、および、上記第７のスイッチング素子はＴＦＴであることを特徴とする請求項３に記載のシフトレジスタ。
【請求項１０】
上記第１の出力トランジスタ、上記第２の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、上記第６のスイッチング素子、および、上記第７のスイッチング素子はＴＦＴであることを特徴とする請求項４に記載のシフトレジスタ。
【請求項１１】
上記第８のスイッチング素子はＴＦＴであることを特徴とする請求項６に記載のシフトレジスタ。
【請求項１２】
請求項１から１１までのいずれか１項に記載のシフトレジスタを備えていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルのゲートドライバなどに用いられるシフトレジスタに関する。
【背景技術】
【０００２】
近年、ゲートドライバを液晶パネル上にアモルファスシリコンで形成しコスト削減を図るゲートモノリシック化が進められている。ゲートモノリシックは、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどとも称される。【０００３】
図２３に、特許文献１に記載されたこのようなゲートドライバ（スキャン駆動回路）の構成を示す。【０００４】
当該ゲートドライバは、複数の単位ステージＳＲＣ１１・ＳＲＣ１２・…・ＳＲＣ１Ｎ・ＳＲＣ１Ｄが縦続接続された構成である。各単位ステージのクロック端子ＣＫには、奇数段目に第１クロックＣＫＶ、偶数段目に第２クロックＣＫＶＢがそれぞれ入力される。第１クロックＣＫＶと第２クロックＣＫＶＢとは互いに逆相の関係にある。出力端子ＯＵＴからはゲートバスラインに供給するゲート信号（Ｇ１・Ｇ２・…・ＧＮ・ＧＤ）が出力される。【０００５】
１番目の単位ステージＳＲＣ１１の第１入力端子ＩＮ１にはスキャン開始信号ＳＴＶが入力され、以降のステージＳＲＣ１２・ＳＲＣ１３…・ＳＲＣ１Ｎ・ＳＲＣ１Ｄの第１入力端子ＩＮ１には、前段のステージから出力されたゲート信号が入力される。また、単位ステージＳＲＣ１１・ＳＲＣ１２・…・ＳＲＣ１Ｎの第２入力端子ＩＮ２には、次段の単位ステージから出力されたゲート信号が入力される。さらに、各単位ステージは第１電圧端子ＶＯＦＦを備えている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】日本国公開特許公報「特開２００５−５０５０２号公報（公開日：２００５年２月２４日）」
【特許文献２】日本国公開特許公報「特開２０００−１５５５５０号公報（公開日：２０００年６月６日）」
【特許文献３】日本国公開特許公報「特開２００３−０１６７９４号公報（公開日：２００３年１月１７日）」
【特許文献４】日本国公開特許公報「特開平６−２１６７５３号公報（公開日：１９９４年８月５日）」
【特許文献５】日本国公開特許公報「特開２００３−３４６４９２号公報（公開日：２００３年１２月５日）」
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１には、上記単位ステージＳＲＣ１１・ＳＲＣ１２・…・ＳＲＣ１Ｎ・ＳＲＣ１Ｄのそれぞれとして、図２４に示すような単位ステージ１００の回路構成が開示されている。当該単位ステージ１００は、バッファー部１１０、充電部１２０、駆動部１３０、放電部１４０、および、ホールディング部１５０を備えている。【０００８】
ここで、この回路の動作について、例えば本件出願人が設定した図２５の第１クロックＣＫＶあるいは第２クロックＣＫＶＢが単位ステージ１００に入力される場合を想定する。すなわち、単位ステージ１００が奇数番目のものである場合には、クロック端子ＣＫに図２５の第１クロックＣＫＶが入力されるものとし、単位ステージ１００が偶数番目のものである場合には、クロック端子ＣＫに図２５の第２クロックＣＫＶＢが入力されるものとする。第１クロックＣＫＶと第２クロックＣＫＶＢとは互いに逆相の関係にある。【０００９】
そして、今、例として偶数番目の単位ステージ１００を考える。【００１０】
図２５に示すように、第１入力端子ＩＮ１に、すなわち、バッファー部１１０のトランジスタＱ１のゲートおよびドレインに、前段の単位ステージ１００からゲートパルスが入力されると、トランジスタＱ１がＯＮ状態となって、充電部１２０のキャパシタＣを充電する。これにより駆動部１３０のトランジスタＱ２がＯＮ状態となる。第１入力端子ＩＮ１に入力される前段のゲートパルスがＬｏｗレベルに立ち下がってトランジスタＱ１がＯＦＦ状態になった後、第２クロックＣＫＶＢのＨｉｇｈレベルがトランジスタＱ２のドレインに出力されると、キャパシタＣのブートストラップ効果によってノードＮ１の電位が突き上げられて、トランジスタＱ２のチャネル抵抗が十分に小さくなり、ほぼクロック信号の振幅を有するゲートパルスが出力端子ＯＵＴから出力される。【００１１】
また、このゲートパルスが次段の単位ステージ１００に入力されて次段の単位ステージ１００からゲートパルスが出力されると、当該ゲートパルスが自段の単位ステージ１００の第２入力端子ＩＮ２に入力される。これにより、駆動部１３０のトランジスタＱ３および放電部１４０のトランジスタＱ４がＯＮ状態となり、出力端子ＯＵＴおよびゲートバスラインと、ノードＮ１とがそれぞれ第１電圧端子ＶＯＦＦに接続されてＬｏｗレベルにリセットされる。【００１２】
その他の単位ステージ１００が動作している期間には、クロック端子ＣＫに入力される第２クロックＣＫＶＢがＨｉｇｈレベルになる度にホールディング部１５０のトランジスタＱ５がＯＮ状態となって、ノードＮ１を周期的に出力端子ＯＵＴに接続する。【００１３】
また、奇数段の単位ステージ１００は、図２５のタイミングから１クロックパルス分だけずれたタイミングで同様の動作を行う。【００１４】
上記のゲートモノリシック回路構成によれば、ｎチャネル型ＴＦＴのみを用いても、ブートストラップ効果によってトランジスタＱ２といった出力トランジスタのチャネル抵抗を十分に小さくして駆動能力を大きくすることができる。従って、アモルファスシリコンなどのｎチャネル型でしかＴＦＴを作製することが困難な材料を用いてパネルにモノリシックにゲートドライバを作り込む場合においても、アモルファスシリコンＴＦＴの高閾値電圧および低電子移動度といった不利な特性を十分に克服して、パネル低電圧化の要求に応えることができるという利点がある。【００１５】
しかしながら、従来のゲートモノリシック回路では、図２４のトランジスタＱ２で示される出力トランジスタが、ゲート・ドレイン間寄生容量（以下、ドレイン寄生容量と称する）およびゲート・ソース間寄生容量（以下、ソース寄生容量と称する）を有していることにより、ゲート出力波形に歪みが生じるという問題がある。【００１６】
トランジスタＱ２のドレインには常にクロック端子ＣＫから入力されたクロックの電圧が印加されているため、トランジスタＱ２をＯＦＦすべき期間においても、クロックが立ち上がる度に、図２５に示すように、いわゆるフィードスルー現象によってドレイン寄生容量を通してノードＮ１の電位の揺れＤＮが発生し、トランジスタＱ２にリークが発生してしまう。トランジスタＱ２にリークが発生すると、図２５に示すように、ゲート出力をＯＦＦ状態にすべき期間にリークした信号ＬＯが出力端子ＯＵＴから出力されてしまう。【００１７】
また、上記フィードスルー現象によってドレイン寄生容量を通してノードＮ１の電位の揺れＤＮが発生したときに、ノードＮ１の電位がトランジスタＱ２の閾値電位を越えるようなことがあると、トランジスタＱ２がＯＮ状態となるので、図２６に示すように、トランジスタＱ２のソースにクロックがリークして出力されるとともにそのソース出力がキャパシタＣを通してノードＮ１の電位を突き上げることによって、ノードＮ１の電位がクロックパルスの期間の間にＶｎだけ高くなるととともに、出力端子ＯＵＴにクロックパルスの期間に等しいパルス幅で立ち上がるパルスＯＵＴｎｏｉｓｅが出力されてしまう。【００１８】
出力端子ＯＵＴにゲートパルスを出力すべき期間にとっては、ドレイン寄生容量を通したノードＮ１の電位の揺れＤＮは、トランジスタＱ２のチャネル抵抗を減少させて電流を増加させる方向に働くので、トランジスタＱ２の駆動能力を高める効果がある。しかし、本来、出力端子ＯＵＴにゲートパルスを出力するタイミングは１フレームに１回のみであるので、ゲートパルス出力期間外のノードＮ１の電位の揺れＤＮはノイズとなる。例えば、ＷＸＧＡの解像度のパネルでは７６８本のゲートバスラインが備えられているが、各ステージが、自身に対応するゲートバスラインに本来のゲートパルスを出力する期間以外における、７６７クロック分の期間と垂直同期信号Ｖｓｙｎｃによって規定されるフレーム間の境界に設けられる垂直ブランキング期間とにおけるノードＮ１の電位突き上げはノイズとなる。【００１９】
また、ソース寄生容量は、ゲートパルス出力時にノードＮ１の電位を突き上げる効果があるので、トランジスタＱ２の駆動能力を高めるのに有利に働く。この効果はソース寄生容量だけでもある程度得られるが、図２４にトランジスタＱ２にキャパシタＣで示されたブートストラップ容量は、ソース寄生容量に並列に容量を合成することによって、この機能を積極的に高めたものである。しかし、この方法を採用した場合には、出力端子ＯＵＴの電位が完全に立ち上がるまでブート効果が発揮されないので、ゲートパルスの立ち上がりＴＲが遅くなる欠点がある。立ち上がりＴＲの遅延は、ゲートパルスの波形歪みとなる。【００２０】
このように、図２４のステージ構成ではステージ出力のノイズを招来するという問題がある。また、各ステージ出力は次段へ入力されるので、上記ノイズも後段へ連鎖的に伝搬していき、シフトレジスタの誤動作を引き起こす虞がある。【００２１】
そこで、図２７に示す、特許文献１の他のステージ構成のように、回路を追加することによって、ステージ出力のノイズの蓄積や伝搬を防ぐものが考えられている。【００２２】
図２７では、トランジスタＱ４５・Ｑ４６を設け、ゲートパルス出力期間外でクロックが立ち上がる度に出力端子ＯＵＴおよびゲートバスラインを第１電圧端子ＶＯＦＦに接続してＬｏｗレベルに保つようにしている。この場合に、トランジスタＱ４５を機能させるために、トランジスタＱ３１〜Ｑ３４からなる制御回路が設けられている。また、第１電圧端子ＶＯＦＦへの接続期間を長くするために、単位ステージ４００に第１クロック端子ＣＫ１および第２クロック端子ＣＫ２の２つを設けて、それぞれに互いに逆相となるクロックが入力されるようにして、トランジスタＱ４５とトランジスタＱ４６とが交互にＯＮ状態となるようにしている。【００２３】
しかし、図２７のような構成では、上述のような追加回路が必要であるので、回路の素子数や面積の増大をもたらし、好ましくない。【００２４】
本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタおよび表示装置を実現することにある。
【課題を解決するための手段】
【００２５】
本発明のシフトレジスタは、上記課題を解決するために、
シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
上記第１の出力トランジスタのゲートに一端が接続された第１の容量と、
自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子にアクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力される第１のスイッチング素子と、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第１の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
を備えている、連続ステージ群を備えており、
上記連続ステージ群の少なくとも最終段以外の上記ステージは、一端が上記第４のスイッチング素子の導通遮断の制御端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第５のスイッチング素子を備えていることを特徴としている。【００２６】
上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１のスイッチング素子、第２のスイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。【００２７】
以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。【００２８】
また、第５のスイッチング素子が設けられていることにより、自段のステージに前段のステージからアクティブレベルあるいはアクティブレベルに近い電圧が入力されたときに、第５のスイッチング素子がＯＮ状態となって次段のステージの第１の出力端子に第２の直流電圧が印加される。従って、各ステージの第１の出力端子からのアクティブレベルの非出力時に、第１の出力端子を確実にＬｏｗレベルに保持することができる。【００２９】
従って、シフトレジスタは、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができるという効果を奏する。また、前段のステージの第１の出力端子と後段のステージの第１の出力端子とに接続される第５のスイッチング素子をそれらの間のステージに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができるという効果を奏する。【００３０】
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。【００３１】
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。【００３２】
本発明のシフトレジスタは、上記課題を解決するために、
シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
ドレインに、アクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子とは異なる一出力端子を構成する第２の出力端子となる第２の出力トランジスタと、
上記第１の出力トランジスタのゲートおよび上記第２の出力トランジスタのゲートに一端が接続された第１の容量と、
自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子に上記第１のクロック信号が入力される第１のスイッチング素子と、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第２の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
一端が上記第２の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第６のスイッチング素子と、
を備えている、連続ステージ群を備えており、
上記連続ステージ群の少なくとも最終段以外の上記ステージは、一端が上記第４のスイッチング素子の導通遮断の制御端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第５のスイッチング素子を備えていることを特徴としている。【００３３】
上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１のスイッチング素子、第２のスイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。【００３４】
以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。【００３５】
また、第１の容量の一端の電位が容量結合によって突き上げられ、第２の出力端子の出力が不要な期間に上昇してシフトレジスタが誤動作することを防ぐことができるという効果を奏する。また、必要とするシフトレジスタへの外部入力信号の数を削減することができるという効果を奏する。【００３６】
また、上記第２の出力トランジスタは、上記ステージ間で伝達されるシフトパルスの出力に用いられるため、シフトレジスタ外への出力に用いられる上記第１の出力トランジスタと比べ、大幅にサイズを小さくすることができる。従って、上記第２の出力トランジスタのドレイン寄生容量は上記第１の出力トランジスタのドレイン寄生容量およびソース寄生容量と上記第１の容量に比べて十分小さく、上記第２の出力トランジスタのドレインに上記第１のクロック信号が入力されても、上記第１の容量の一端の電位が容量結合によって突き上げられる影響を無視できるほど小さくすることができるという効果を奏する。【００３７】
また、上記第２の出力端子が駆動する負荷は、第１の出力端子が駆動する負荷に比べて十分に小さいため、シフトレジスタの制御信号を生成する外部レベルシフタの負荷の変化量を無視できるほど小さくすることができるという効果を奏する。【００３８】
また、第５のスイッチング素子が設けられていることにより、自段のステージに前段のステージからアクティブレベルあるいはアクティブレベルに近い電圧が入力されたときに、第５のスイッチング素子がＯＮ状態となって次段のステージの第２の出力端子に第２の直流電圧が印加される。従って、各ステージの第２の出力端子からのアクティブレベルの非出力時に、第１の出力端子を確実にＬｏｗレベルに保持することができる。【００３９】
従って、シフトレジスタは、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができるという効果を奏する。また、前段のステージの第２の出力端子と後段のステージの第２の出力端子とに接続される第５のスイッチング素子をそれらの間のステージに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができるという効果を奏する。【００４０】
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。【００４１】
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。【００４２】
本発明のシフトレジスタは、上記課題を解決するために、
シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
上記第１の出力トランジスタのゲートに一端が接続された第１の容量と、
自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子にアクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力される第１のスイッチング素子と、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第１の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
一端に自段に入力されるシフトパルスが入力され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第７のスイッチング素子と、
を備えている、連続ステージ群を備えていることを特徴としている。【００４３】
上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１のスイッチング素子、第２のスイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。【００４４】
以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。【００４５】
また、第７のスイッチング素子が設けられていることにより、第４のスイッチング素子の導通遮断の制御端子に入力される信号がアクティブレベルとなったときに、第７のスイッチング素子がＯＮ状態となって前段のステージの第１の出力端子に第２の直流電圧が印加される。従って、各ステージの第１の容量の一端がリセットされた後に入力ゲートを介したリークで第１の容量が不要に充電されることがなく、第１のスイッチング素子がＯＮ状態となったときに第１の容量の不要充電電荷を通じて干渉の原因となる不要な突き上げを受けずに済む。【００４６】
従って、シフトレジスタは、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができるという効果を奏する。また、前段のステージの第１の出力端子と後段のステージの第１の出力端子とに接続される第７のスイッチング素子をそれらの間のステージに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができるという効果を奏する。【００４７】
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。【００４８】
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。【００４９】
本発明のシフトレジスタは、上記課題を解決するために、
シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
ドレインに、アクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子とは異なる一出力端子を構成する第２の出力端子となる第２の出力トランジスタと、
上記第１の出力トランジスタのゲートおよび上記第２の出力トランジスタのゲートに一端が接続された第１の容量と、
自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子に上記第１のクロック信号が入力される第１のスイッチング素子と、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第２の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
一端が上記第２の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第６のスイッチング素子と、
一端に自段に入力されるシフトパルスが入力され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第７のスイッチング素子と、
を備えている、連続ステージ群を備えていることを特徴としている。【００５０】
上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１のスイッチング素子、第２のスイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。【００５１】
以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。【００５２】
また、第１の容量の一端の電位が容量結合によって突き上げられ、第２の出力端子の出力が不要な期間に上昇してシフトレジスタが誤動作することを防ぐことができるという効果を奏する。また、必要とするシフトレジスタへの外部入力信号の数を削減することができるという効果を奏する。【００５３】
また、上記第２の出力トランジスタは、上記ステージ間で伝達されるシフトパルスの出力に用いられるため、シフトレジスタ外への出力に用いられる上記第１の出力トランジスタと比べ、大幅にサイズを小さくすることができる。従って、上記第２の出力トランジスタのドレイン寄生容量は上記第１の出力トランジスタのドレイン寄生容量およびソース寄生容量と上記第１の容量に比べて十分小さく、上記第２の出力トランジスタのドレインに上記第１のクロック信号が入力されても、上記第１の容量の一端の電位が容量結合によって突き上げられる影響を無視できるほど小さくすることができるという効果を奏する。【００５４】
また、上記第２の出力端子が駆動する負荷は、第１の出力端子が駆動する負荷に比べて十分に小さいため、シフトレジスタの制御信号を生成する外部レベルシフタの負荷の変化量を無視できるほど小さくすることができるという効果を奏する。【００５５】
また、第７のスイッチング素子が設けられていることにより、第４のスイッチング素子および第６のスイッチング素子の導通遮断の制御端子に入力される信号がアクティブレベルとなったときに、第７のスイッチング素子がＯＮ状態となって前段のステージの第２の出力端子に第２の直流電圧が印加される。従って、各ステージの第１の容量の一端がリセットされた後に入力ゲートを介したリークで第１の容量が不要に充電されることがなく、第１のスイッチング素子がＯＮ状態となったときに第１の容量の不要充電電荷を通じて干渉の原因となる不要な突き上げを受けずに済む。【００５６】
従って、シフトレジスタは、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができるという効果を奏する。また、前段のステージの第２の出力端子と後段のステージの第２の出力端子とに接続される第７のスイッチング素子をそれらの間のステージに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができるという効果を奏する。【００５７】
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。【００５８】
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。
【発明の効果】
【００５９】
本発明のシフトレジスタは、以上のように、
シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
上記第１の出力トランジスタのゲートに一端が接続された第１の容量と、
自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子にアクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力される第１のスイッチング素子と、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第１の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
を備えている、連続ステージ群を備えており、
上記連続ステージ群の少なくとも最終段以外の上記ステージは、一端が上記第４のスイッチング素子の導通遮断の制御端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第５のスイッチング素子を備えている。【００６０】
以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。【００６１】
また、不要な出力を後段まで伝搬させないようにすることができるという効果を奏する。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施形態を示すものであり、第１の実施例のシフトレジスタが備えるステージの構成を示す回路図である。
【図２】第１の実施例のシフトレジスタの構成を示すブロック図である。
【図３】第１の実施例のシフトレジスタの動作を示す波形図である。
【図４】本発明の実施形態を示すものであり、第２の実施例のシフトレジスタが備えるステージの構成を示す回路図である。
【図５】第２の実施例のシフトレジスタの構成を示すブロック図である。
【図６】第２の実施例のシフトレジスタの動作を示す波形図である。
【図７】ステージの出力波形を示す波形図であって、（ａ）は第５のスイッチング素子が設けられていない場合のステージの出力波形を示す波形図、（ｂ）は第５のスイッチング素子が設けられている場合のステージの出力波形を示す波形図である。
【図８】本発明の実施形態を示すものであり、第３の実施例のシフトレジスタが備えるステージの構成を示す回路図である。
【図９】第３の実施例のシフトレジスタの構成を示すブロック図である。
【図１０】第３の実施例のシフトレジスタの動作を示す波形図である。
【図１１】本発明の実施形態を示すものであり、第４の実施例のシフトレジスタが備えるステージの構成を示す回路図である。
【図１２】第３の実施例のシフトレジスタの構成を示すブロック図である。
【図１３】第３の実施例のシフトレジスタの動作を示す波形図である。
【図１４】本発明の実施形態を示すものであり、ステージの出力波形を示す波形図であって、（ａ）は第７のスイッチング素子が設けられていない場合のステージの出力波形を示す波形図、（ｂ）は第７のスイッチング素子が設けられている場合のステージの出力波形を示す波形図である。
【図１５】本発明の実施形態を示すものであり、シフトレジスタが備えるステージの第１の基本構成を示す回路図である。
【図１６】第１の基本構成のステージを備えるシフトレジスタの構成を示すブロック図である。
【図１７】第１の基本構成のステージを備えるシフトレジスタの動作を示す波形図である。
【図１８】本発明の実施形態を示すものであり、シフトレジスタが備えるステージの第２の基本構成を示す回路図である。
【図１９】第２の基本構成のステージを備えるシフトレジスタの構成を示すブロック図である。
【図２０】第２の基本構成のステージを備えるシフトレジスタの動作を示す波形図である。
【図２１】本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である。
【図２２】本発明の実施形態を示すものであり、容量の形態を示す回路図であって、（ａ）は容量の第１の形態を示す回路図、（ｂ）は容量の第２の形態を示す回路図である。
【図２３】従来技術を示すものであり、シフトレジスタの構成を示すブロック図である。
【図２４】従来技術を示すものであり、シフトレジスタが備えるステージの第１の構成例を示す回路図である。
【図２５】従来のシフトレジスタが備える課題を説明する第１の波形図である。
【図２６】従来のシフトレジスタが備える課題を説明する第２の波形図である。
【図２７】従来技術を示すものであり、シフトレジスタが備えるステージの第２の構成例を示す回路図である。
【発明を実施するための形態】
【００６３】
本発明の実施形態について図１〜図２２を用いて説明すれば、以下の通りである。
【００６４】
図２１に、本実施形態に係る表示装置である液晶表示装置１１の構成を示す。
【００６５】
液晶表示装置１１は、表示パネル１２、フレキシブルプリント基板１３、および、コントロール基板１４を備えている。
【００６６】
表示パネル１２は、ガラス基板上にアモルファスシリコンを用いて表示領域１２ａ、複数のゲートバスライン（走査信号線）ＧＬ…、複数のソースバスライン（データ信号線）ＳＬ…、および、ゲートドライバ（走査信号線駆動回路）１５が作りこまれたアクティブマトリクス型の表示パネルである。多結晶シリコン、ＣＧシリコン、微結晶シリコンなどをもちいて表示パネル１２を作製することもできる。表示領域１２ａは、複数の絵素ＰＩＸ…がマトリクス状に配置された領域である。絵素ＰＩＸは、絵素の選択素子であるＴＦＴ２１、液晶容量ＣＬ、および、補助容量Ｃｓを備えている。ＴＦＴ２１のゲートはゲートバスラインＧＬに接続されており、ＴＦＴ２１のソースはソースバスラインＳＬに接続されている。液晶容量ＣＬおよび補助容量ＣｓはＴＦＴ２１のドレインに接続されている。
【００６７】
複数のゲートバスラインＧＬ…はゲートバスラインＧＬ１・ＧＬ２・ＧＬ３・…・ＧＬｎからなり、それぞれゲートドライバ（走査信号線駆動回路）１５の出力に接続されている。複数のソースバスラインＳＬ…はソースバスラインＳＬ１・ＳＬ２・ＳＬ３・…・ＳＬｍからなり、それぞれ後述するソースドライバ１６の出力に接続されている。また、図示しないが、絵素ＰＩＸ…の各補助容量Ｃｓに補助容量電圧を与える補助容量配線が形成されている。
【００６８】
ゲ−トドライバ１５は、表示パネル１２上で表示領域１２ａに対してゲートバスラインＧＬ…の延びる方向の一方側に隣接する領域に設けられており、ゲートバスラインＧＬ…のそれぞれに順次ゲートパルス（走査パルス）を供給する。さらに他のゲ−トドライバが、表示パネル１２上で表示領域１２ａに対してゲートバスラインＧＬ…の延びる方向の他方側に隣接する領域に設けられて、上記ゲートドライバ１５と互いに異なるゲートバスラインＧＬを走査するようになっていてもよい。また、表示領域１２ａに対してゲートバスラインＧＬ…の延びる方向の一方側に隣接する領域に設けられたゲートドライバと他方側に隣接する領域に設けられたゲートドライバとが、互いに同じゲートバスラインＧＬを走査するようになっていてもよい。これらのゲートドライバは、表示パネル１２に表示領域１２ａとモノリシックに作りこまれており、ゲートモノリシック、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどと称されるゲートドライバは全てゲートドライバ１５に含まれ得る。
【００６９】
フレキシブルプリント基板１３は、ソースドライバ１６を備えている。ソースドライバ１６はソースバスラインＳＬ…のそれぞれにデータ信号を供給する。ソースドライバ１６は、表示パネル１２に表示領域１２ａとモノリシックに作りこまれていてもよい。コントロール基板１４はフレキシブルプリント基板１３に接続されており、ゲートドライバ１５およびソースドライバ１６に必要な信号や電源を供給する。コントロール基板１４から出力されたゲートドライバ１５へ供給する信号および電源は、フレキシブルプリント基板１３を介して表示パネル１２上からゲートドライバ１５へ供給される。
【００７０】
次に、ゲートドライバ１５が備えるシフトレジスタの構成について、以下に実施例を挙げて説明する。
【実施例１】
【００７１】
シフトレジスタの第１の実施例について図１〜図３、図７、および、図１５〜図１７を用いて説明する。【００７２】
まず、本実施例のシフトレジスタについて説明する前に、その第１の基本構成となるシフトレジスタについて説明する。【００７３】
図１６に、上記第１の基本構成のシフトレジスタ２１の構成を示す。【００７４】
シフトレジスタ２１は、複数のステージＸｉ（ｉは自然数）がゲートバスラインＧＬ…の本数分だけ縦続接続された構成である。本実施例および以降の実施例では、このステージＸｉが縦続接続されてなる１つの回路を縦続接続回路と呼ぶ。各ステージＸｉは、端子Ｖ１・Ｖ２・Ｓ１・Ｓ２・Ｓ３・Ｓ４・ＯＵＴを備えている。【００７５】
奇数番目の各ステージＸｉ（ｉ＝１、３、５、…）において、端子Ｖ１にはゲート駆動電圧のＨｉｇｈレベル（すなわちゲートパルスのレベル）の電源電圧（第１の直流電圧）ＶＤＤ、端子Ｖ２にはゲート駆動電圧のＬｏｗレベルの電源電圧（第２の直流電圧）ＶＳＳ、端子Ｓ１には前段のステージＸｉ−１の端子ＯＵＴからの出力信号ＯＵＴｉ−１、端子Ｓ２にはクロック信号（第１のクロック信号）ＣＬＫ１、端子Ｓ３には次段のステージＸの端子ＯＵＴからの出力信号ＯＵＴｉ＋１、端子Ｓ４にはクロック信号（第１の導通遮断制御信号、第２のクロック信号）ＣＬＫ２が、それぞれ入力され、端子（第１の出力端子）ＯＵＴからは自身のステージＸｉの出力信号ＯＵＴｉが出力される。但し、ステージＸ１の端子Ｓ１には出力信号ＯＵＴｉ−１の代わりにゲートスタートパルスＳＰが入力される。【００７６】
また、ｉについての最終ステージＸｎの端子Ｓ３には、当該縦続接続回路における、自段のステージＸｉの出力信号ＯＵＴｉ−１よりも１パルス分だけ位相の遅れた他のステージからの出力パルス信号が入力され、例えば、当該最終ステージＸｎの次段にステージＸｉと同等の構成であってゲートバスラインＧＬへは出力を行わないようなダミーステージの一出力端子から出力される出力パルス信号などがある。このダミーステージの出力パルスはゲートエンドパルスＥＰと呼ばれる。ゲートエンドパルスＥＰは、出力信号ＯＵＴｉのパルスと波形が同じで位相のみが異なっている。この意味で、各ステージＸｉの端子Ｓ３には、自段のステージＸｉの出力信号ＯＵＴｉよりも位相の遅れた（ここでは１パルス分だけ位相の遅れた）出力パルス信号が縦続接続回路の所定の他のステージの一出力端子から入力されればよい。また、初段のステージＸ１についても前段に同等の構成のダミーステージを備え、当該ダミーステージにゲートスタートパルスが入力されて、当該ダミーステージの出力パルス信号がステージＸ１の入力となってもよい。これらダミーステージは、初段のステージＸ１や最終ステージＸｎをその他のステージＸｉと同じ条件で動作させるために設けられる。なお、これらのことは他の実施例でも同様である。【００７７】
偶数番目の各ステージＸｉ（ｉ＝２、４、６、…）において、端子Ｖ１にはゲート駆動電圧のＨｉｇｈレベル（すなわちゲートパルスのレベル）の電源電圧（第１の直流電圧）ＶＤＤ、端子Ｖ２にはゲート駆動電圧のＬｏｗレベルの電源電圧（第２の直流電圧）ＶＳＳ、端子Ｓ１には前段のステージＸｉ−１の端子ＯＵＴからの出力信号ＯＵＴｉ−１、端子Ｓ２にはクロック信号（第１のクロック信号）ＣＬＫ２、端子Ｓ３には次段のステージＸｉ＋１の端子ＯＵＴからの出力信号ＯＵＴｉ＋１、端子Ｓ４にはクロック信号ＣＬＫ１が、それぞれ入力され、端子ＯＵＴからは自段のステージＸｉの出力信号ＯＵＴｉが出力される。【００７８】
なお、第２の直流電圧は第１の直流電圧よりも低い。【００７９】
次に、図１５に、上記基本構成のシフトレジスタが備える各ステージＸｉの構成を示す。【００８０】
ステージＸｉは、トランジスタＭ１・Ｍ２・Ｍ３・Ｍ４・Ｍ５・Ｍ６および容量Ｃ１を備えている。トランジスタＭ１〜Ｍ６はここでは全てＮチャネル型のＴＦＴであるが、Ｐチャネル型のＴＦＴを用いることも可能であり、後述するトランジスタＭ１０を含めて全実施例における全てのトランジスタについて同様のことが当てはまる。なお、以下に述べる各スイッチング素子のゲートは、当該スイッチング素子における導通遮断の制御端子である。【００８１】
トランジスタ（入力ゲート、第８のスイッチング素子）Ｍ１のゲートは端子Ｓ１に、ドレインは端子Ｖ１に、ソースはトランジスタＭ５のゲートに接続されたノードＮ１に、それぞれ接続されている。容量（第１の容量）Ｃ１の一端はノードＮ１に接続されている。【００８２】
トランジスタ（第１のスイッチング素子）Ｍ２のゲートは端子Ｓ２に、ドレインは端子Ｖ１に、ソースは容量Ｃ１のノードＮ１側とは反対側の端子である他端に、それぞれ接続されている。容量Ｃ１の当該他端はノードＮ２に接続されている。【００８３】
トランジスタ（第２のスイッチング素子）Ｍ３のゲートは端子Ｓ１に、ドレインはノードＮ２に、ソースは端子Ｖ２に、それぞれ接続されている。【００８４】
トランジスタ（第３のスイッチング素子）Ｍ４のゲートは端子Ｓ３に、ドレインはノードＮ１に、ソースは端子Ｖ２に、それぞれ接続されている。【００８５】
トランジスタ（第１の出力トランジスタ）Ｍ５のドレインは端子Ｖ１に、ソースは端子ＯＵＴに、それぞれ接続されている。すなわち、トランジスタＭ５のドレインには電源電圧ＶＤＤという直流電圧が印加され、トランジスタＭ５のソースは、ステージＸｉの一出力端子である第１の出力端子として機能する。【００８６】
トランジスタ（第４のスイッチング素子）Ｍ６のゲートは端子Ｓ４に、ドレインは端子ＯＵＴに、ソースは端子Ｖ２に、それぞれ接続されている。【００８７】
次に、図１７を用いて、シフトレジスタ２１の動作について説明する。【００８８】
クロック信号ＣＬＫ１とクロック信号ＣＬＫ２とはアクティブな期間が互いに重ならない。ここでは、一例としてクロック信号ＣＬＫ１とクロック信号ＣＬＫ２とは互いに逆相の関係にある。また、ここではクロック信号ＣＬＫ１・ＣＬＫ２のＨｉｇｈレベルはＶＤＤ、ＬｏｗレベルはＶＳＳとするが、クロック信号ＣＬＫ１・ＣＬＫ２のＨｉｇｈレベルはＶＤＤ以上であり、ＬｏｗレベルはＶＳＳ以下であればよい。また、クロック信号ＣＬＫ１・ＣＬＫ２およびゲートスタートパルスＳＰ（図示せず）のパルス幅は１水平期間（１Ｈ）に対応した値である。ゲートスタートパルスＳＰは、例えばクロック信号ＣＬＫ１のアクティブなクロックパルスとクロック信号ＣＬＫ１の２分の１周期だけ位相がずれた１垂直周期のパルス、あるいは、例えばクロック信号ＣＬＫ２のアクティブなクロックパルスとクロック信号ＣＬＫ２の２分の１周期だけ位相がずれた１垂直周期のパルスである。ここでは端子Ｓ２に入力されるクロック信号を第１のクロック信号としており、奇数番目のステージＸｉについてはクロック信号ＣＬＫ１が、偶数番目のステージＸｉについてはクロック信号ＣＬＫ２が、それぞれ第１のクロック信号に相当する。そして、自段のステージＸｉに入力されるシフトパルスと第１のクロック信号とは、アクティブなクロックパルスの期間（ここではＨｉｇｈレベル期間）が互いに重ならない。【００８９】
まず、ステージＸ１の端子Ｓ１にシフトパルスとしてゲートスタートパルスＳＰが入力されると、トランジスタＭ１・Ｍ３がＯＮ状態となってステージＸ１の動作が開始され、各ステージＸｉが端子ＯＵＴから出力信号ＯＵＴｉを順次出力する。なお、以下では、ステージＸｉにおいて、ノードＮ１をノードＮ１（ｉ）、ノードＮ２をノードＮ２（ｉ）、出力信号ＯＵＴｉをＯＵＴ（ｉ）と称している。【００９０】
例えばｉ＝Ｎ−２のステージＸ（Ｎ−２）から図１７に示すように出力信号ＯＵＴ（Ｎ−２）が出力されたとする。これにより、次段のステージＸ（Ｎ−１）においては、ノードＮ１（Ｎ−１）に端子Ｖ１からトランジスタＭ１を介して電圧が印加されるとともに、ノードＮ２（Ｎ−１）に端子Ｖ２からトランジスタＭ３を介して電源電圧ＶＳＳが印加される。ノードＮ１（Ｎ−１）の電位が（電源電圧ＶＤＤ）−（トランジスタＭ１の閾値電圧Ｖｔｈ）になるまで容量Ｃ１が充電されると、トランジスタＭ１がＯＦＦ状態になる。この結果、容量Ｃ１の両端には（電源電圧ＶＤＤ）−（トランジスタＭ１の閾値電圧Ｖｔｈ）−（電源電圧ＶＳＳ）の電位差が発生してノードＮ１（Ｎ−１）の電位が上昇し、この状態が保持される。但し、電源電圧ＶＤＤの大きさは、このときのノードＮ１（Ｎ−１）の電位によって決まる次段のステージＸ（Ｎ）の端子Ｓ１に入力される電圧（端子ＯＵＴの電圧）が、次段のステージＸ（Ｎ）のトランジスタＭ１の閾値電圧Ｖｔｈ以下となるように設定されている。このように、トランジスタＭ１は、自段のステージＸｉへのシフトパルスが入力されて、当該シフトパルスのパルス期間にノードＮ１へ印加する電圧を通過させる入力ゲートとして機能する。上記シフトパルスは、ステージＸ１についてはゲートスタートパルスＳＰであり、その他のステージＸｉについては前段のステージＸｉ−１の出力信号ＯＵＴｉ−１に含まれるゲートパルスである。【００９１】
次いで、出力信号ＯＵＴ（Ｎ−２）のパルスが立ち下がることによりトランジスタＭ３がＯＦＦ状態となる。【００９２】
次いで、端子Ｓ２から入力される第１のクロック信号としてのクロック信号ＣＬＫ１がＨｉｇｈレベルに立ち上がることによりトランジスタＭ２がＯＮ状態となり、端子Ｖ１からの電圧印加によってノードＮ２（Ｎ−１）の電位が（電源電圧ＶＤＤ）−（閾値電圧Ｖｔｈ）となる。これにより、容量Ｃ１を介してノードＮ１（Ｎ−１）の電位が突き上げられ、トランジスタＭ５がＯＮ状態となる。このとき、容量Ｃ１の両端にはＶＤＤ−Ｖｔｈ−ＶＳＳの電位差が維持されているので、ノードＮ１（Ｎ−１）の電位Ｖ（Ｎ１）は、
Ｖ（Ｎ１）＝（ＶＤＤ−Ｖｔｈ−ＶＳＳ）＋（ＶＤＤ−Ｖｔｈ）
＝２×ＶＤＤ−（ＶＳＳ＋２×Ｖｔｈ）
となる。【００９３】
これにより、トランジスタＭ５のゲートはＶＤＤに対して十分に高い電位Ｖ（Ｎ１）になり、トランジスタＭ５が十分に小さなチャネル抵抗を有するようにＯＮ状態になるため、端子Ｖ１から電源電圧ＶＤＤが出力信号ＯＵＴ（Ｎ−１）としてトランジスタＭ５を介して端子ＯＵＴに出力される。端子ＯＵＴからの出力信号ＯＵＴ（Ｎ−１）は、振幅がＶＤＤ−ＶＳＳのゲートパルスとなる。【００９４】
そして、当該ゲートパルスは次段のステージＸ（Ｎ）の端子Ｓ１に入力され、ステージＸ（Ｎ）の容量Ｃ１を充電する。そして、ノードＮ１（Ｎ）の電位は、端子Ｓ２に第１のクロック信号であるクロック信号ＣＬＫ２のＨｉｇｈレベルが入力されることにより突き上げられ、トランジスタＭ５がＯＮ状態となる。これにより、電源電圧ＶＤＤがトランジスタＭ５を介して端子ＯＵＴから出力信号ＯＵＴ（Ｎ）として出力され、ゲートパルスとなる。出力信号ＯＵＴ（Ｎ）のゲートパルスはステージＸ（Ｎ−１）の端子Ｓ３に入力され、トランジスタＭ４がＯＮ状態となってノードＮ１（Ｎ−１）の電位が電源電圧ＶＳＳに低下する。これにより出力信号ＯＵＴ（Ｎ−１）としてのゲートパルスが立ち下がり、ステージＸ（Ｎ−１）はリセットされる。【００９５】
こうして、各ゲートバスラインＧＬに、順次出力信号ＯＵＴｉのゲートパルスが出力されていく。【００９６】
また、各ステージＸｉにおいては、端子Ｓ４に入力されるクロック信号がＨｉｇｈレベルになる度に、トランジスタＭ６がＯＮ状態となって出力端子ＯＵＴがＬｏｗレベルにリセットされる。【００９７】
以上のように、シフトレジスタ２１によれば、ゲートパルスを出力するトランジスタＭ５のドレイン（ゲート駆動出力側とは反対側の一端）に電源電圧ＶＤＤという第１の直流電圧が印加されるとともに、トランジスタＭ２・Ｍ３および容量Ｃ１を用いたスイッチトキャパシタ動作を行うことによって、トランジスタＭ５のドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する液晶絵素電極からの電荷漏れを防ぐことができる。【００９８】
また、トランジスタＭ５のドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、トランジスタＭ５のドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができる。【００９９】
トランジスタＭ５のドレインに直流電圧が印加されることによって、トランジスタＭ５のゲート・ドレイン間に負のバイアスがかかる時間が長くなり、閾値電圧の上昇を低減することができる。ゲートバスラインをクロック信号で駆動しないことによって、クロック信号の振幅を、ＬｏｗレベルをＶＳＳ以下、ＨｉｇｈレベルをＶＤＤ以上として任意の値に設定することができる。当該ＨｉｇｈレベルをＶＤＤよりも高い値にする場合には、当該Ｈｉｇｈレベルがゲートに入力されるトランジスタのＯＮ電流が増加し、動作速度の向上が可能となる。当該ＬｏｗレベルをＶＳＳよりも低い値にする場合には、当該Ｌｏｗレベルがゲートに入力されるトランジスタのＯＦＦ電流が低下し、リーク電流によるレベルシフタの誤動作の発生を防ぐことが可能となる。【０１００】
また当該ＬｏｗレベルをＶＳＳよりも低い値にする場合に、ゲート電位をソース電位およびドレイン電位よりも低くすることができるので、ゲートに印加される直流電圧成分が原因で発生する閾値電圧Ｖｔｈの経時変化を小さく抑えることができ、シフトレジスタの性能劣化の抑止が可能である。【０１０１】
特許文献１の回路構成では図２４および図２７の出力トランジスタＱ２のドレインにクロック信号が入力されるので、クロックフィードスルーによりクロック毎に出力の揺れが発生する。従って、この出力の揺れを抑えるためにトランジスタＱ３の制御信号をクロック信号とする必要がある。【０１０２】
これに対して、シフトレジスタ２１では、トランジスタＭ５のドレインに直流電圧が入力されるので、クロック毎に端子ＯＵＴに発生するノイズは無い。従って、トランジスタＭ６のゲートに後段のステージからの出力パルスを制御パルスとして１回だけ入力し、次フレームのゲートドライバ出力時まで端子ＯＵＴにＬｏｗを保持させる動作が可能となる。【０１０３】
このように、トランジスタＭ６のゲートに後段のステージの出力を入力することにより、ゲートにクロック信号が入力されることによるクロックフィードスルーや閾値電圧のシフト現象が発生する虞がなく、これによって、次に端子ＯＵＴからステージの出力を行うまでの期間に、端子ＯＵＴの電位の揺れを良好に防ぐことができる。【０１０４】
また、図１５のステージＸｉが複数連続して縦続接続された部分を連続ステージ群と呼ぶとすると、図１６の例は縦続接続回路が連続ステージ群そのものであった。しかし、本発明ではこれに限ることなく、縦続接続回路が、連続ステージ群と前述のダミーステージとからなるもののように、部分的に連続ステージ群を含むようになっていてもよい。なお、ダミーステージがステージＸｉについて各請求項で記載された構成と同じ構成であるならば、当該ダミーステージがステージＸｉに縦続接続されたものを連続ステージ群と見なすことが可能である。また、複数の連続ステージ群が、ステージＸｉとは異なる１つ以上の他のステージを互いの間に挟んで１つの縦続接続回路の中に備えられていてもよい。例えば、これらの連続ステージ群のそれぞれが、対応する１単位をなす複数のゲートバスラインＧＬ…を駆動するような場合に好適に使用可能である。以上のことは他の実施例でも同様である。【０１０５】
また、各実施例ではゲートドライバが１つだけ備えられた例を説明しているが、１つのゲートドライバが複数のＩＣチップからなる場合があることや、表示領域１２ａを挟んで複数のゲートドライバが備えられることがあることからも明白なように、前記縦続接続回路は表示パネル上に１つ以上存在し得るものである。【０１０６】
なお、シフトレジスタ２１において、第３のスイッチング素子（ここではトランジスタＭ４の導通遮断の制御端子には、自段のステージＸｉが端子ＯＵＴから出力するシフトパルス（ここでは出力信号ＯＵＴｉ）よりも位相の遅れたパルス信号が入力されればよい。ここでは、最終段以外のステージＸｉについては次段のステージＸｉ＋１の出力信号ＯＵＴｉが入力されるようにしている。最終段のステージＸｉには、上記ダミーステージからの出力信号が入力されるようにするなど、縦続接続回路上のあるステージからの供給などで実現可能である。【０１０７】
また、シフトレジスタ２１において、第４のスイッチング素子（ここではトランジスタＭ６）の導通遮断の制御端子には、連続ステージ群の最終段以外のステージＸｉについては次段のステージＸｉ＋１が端子ＯＵＴから出力するシフトパルス（ここでは出力信号ＯＵＴｉ）が入力されるとともに、連続ステージ群の最終段のステージＸｉについては上記最終段のステージＸｉが端子ＯＵＴｉから出力するシフトパルスよりも位相の遅れたパルス信号が入力されればよい。最終段のステージＸｉには、上記ダミーステージからの出力信号が入力されるようにするなど、縦続接続回路上のあるステージからの供給などで実現可能である。【０１０８】
また、トランジスタＭ１のゲートに第１の直流電圧とは異なる第３の直流電圧を印加してもよい。これにより、ノードＮ１の充電電位が電源電圧ＶＤＤによって制約を受けずに済む。【０１０９】
ところで、図１５の構成の各ステージＸｉは、各トランジスタに最も電流が流れやすくリーク電流が大きい条件下、すなわち一般的には高温状態や製造初期状態で、前段のステージあるいは後段のステージの動作の干渉を受けやすい。ステージＸｉが干渉を受けると、その信号干渉により回路が誤動作を起こしたり、発振したりするなどの現象が発生しやすくなる。トランジスタがＴＦＴである場合には、特に、大きなＯＮ抵抗を補償すべく素子寸法が非常に大きくならざるを得ないことによってリーク電流が大きいために、上記現象が顕著である。【０１１０】
この理由は、トランジスタに電流が流れにくい条件下での、すなわち一般的には低温エージング後の状態での動作マージンの拡大を図って回路設計を行うと、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や製造初期状態では、前段や後段からの信号干渉が大きくなるからである。【０１１１】
具体的には、以下の原因が挙げられる。【０１１２】
例えば図１７において、ステージＸ（Ｎ−１）の端子Ｓ１へのセット信号入力時には前段のステージＸ（Ｎ−２）から出力信号ＯＵＴ（Ｎ−２）が入力されてノードＮ１（Ｎ−１）が充電されるが、このときに、ノードＮ１（Ｎ−１）と端子ＯＵＴ（Ｎ−１）との間の寄生容量（トランジスタＭ５のソース寄生容量など）を介して端子ＯＵＴ（Ｎ−１）の電位が突き上げられる。このことを図１７では干渉Ｉ１で示している。この端子ＯＵＴ（Ｎ−１）の突き上げにより、次段のステージＸ（Ｎ）の端子Ｓ１に、トランジスタＭ１の閾値電圧を越えるような入力がなされると、トランジスタＭ１がＯＮ状態となって本来とは異なるタイミングでノードＮ１（Ｎ）が充電される（干渉Ｉ２）。ノードＮ１（Ｎ）の電圧は出力信号ＯＵＴ（Ｎ）に伝搬し（干渉Ｉ３）、さらに次段以降へと伝搬されていき（干渉Ｎ４、・・・）、回路の誤動作や発振が発生する原因となる。【０１１３】
そこで、本実施例では、第１の基本構成に基づき、前述したようなスイッチトキャパシタ動作による出力電圧の揺れと液晶絵素電極からの電荷漏れとの防止を確保しながら、リーク電流の大きい状態での回路の誤動作や発振を防止することのできるシフトレジスタについて説明する。またこの改善は、ＴＦＴの特性のばらつきが大きく、同一回路上のＴＦＴどうしでもリーク電流が大きく異なりやすいためにリーク対策が必要になることに応えることのできるものである。【０１１４】
図２に、本実施例のシフトレジスタ１の構成を示す。【０１１５】
シフトレジスタ１は、図１６のシフトレジスタ２１と同様に、複数のステージＸｉ（ｉは自然数）がゲートバスラインＧＬ…の本数分だけ縦続接続された構成であり、各ステージＸｉは、端子Ｖ１・Ｖ２・Ｓ１・Ｓ２・Ｓ３・Ｓ４・ＯＵＴを備えている。シフトレジスタ１のステージＸｉ間の接続関係についてはシフトレジスタ２１と同じであるので説明を省略する。なお、最終段のステージＸｉの端子Ｓ４は、当該最終段のステージＸｉの次段に設けられた前記ダミーステージの端子ＯＵＴに接続するなどして最終段以外のステージＸｉと同等の構成および動作を実現することができる。【０１１６】
次に、図１に、シフトレジスタ１の各ステージＸｉの構成を示す。【０１１７】
シフトレジスタ１のステージＸｉは、シフトレジスタ２１のステージＸｉに対して、トランジスタＭ１０を追加するとともに、端子Ｓ４にクロック信号を入力する代わりに端子Ｓ４を次段のステージＸｉの出力端子である端子ＯＵＴに接続した構成である。【０１１８】
トランジスタ（第５のスイッチング素子）Ｍ１０のゲートは端子Ｓ１に、ドレインは端子Ｓ４、従ってトランジスタＭ６のゲートに、ソースは端子Ｖ２に、それぞれ接続されている。【０１１９】
トランジスタＭ１０が設けられていることにより、端子Ｓ１に前段のステージＸｉ−１からアクティブレベルあるいはアクティブレベルに近い電圧が入力されたときに、トランジスタＭ１０がＯＮ状態となって次段のステージＸｉ＋１の端子ＯＵＴが端子Ｖ２に接続される。従って、各ステージＸｉの端子ＯＵＴからのアクティブレベルの非出力時に端子ＯＵＴを確実にＬｏｗレベル（電源電圧ＶＳＳ）に保持することができる。【０１２０】
図３を用いて、図１のステージＸｉの動作を詳細に説明する。【０１２１】
図１７で説明した動作と異なるところは、端子Ｓ４にクロック信号が入力されずに端子Ｓ４が次段のステージＸｉ＋１の端子ＯＵＴに接続されているので、次段の出力信号ＯＵＴｉ＋１がアクティブレベルになったときのみトランジスタＭ６がＯＮ状態になることである。従って、例えばステージＸ（Ｎ−２）からアクティブな出力信号ＯＵＴ（Ｎ−２）が出力されたときに、ステージＸ（Ｎ−１）においてリークの大きなトランジスタＭ５の寄生容量を介して出力信号ＯＵＴ（Ｎ−１）に対する干渉Ｉ１が発生したとしても、当該干渉Ｉ１がステージＸ（Ｎ）のノードＮ１（Ｎ）への充電を引き起こす干渉Ｉ２をもたらした後は、出力信号ＯＵＴ（Ｎ）がＬｏｗレベルに固定されていることにより、それ以上干渉は伝搬しない。【０１２２】
このように、シフトレジスタ１のステージＸｉの出力信号ＯＵＴｉは、２段前のステージＸｉ−２の出力信号ＯＵＴ（Ｎ−２）、あるいは、出力信号ＯＵＴ（Ｎ−２）と同等の信号によって、干渉の防止作用Ｐ１を受ける。図７の（ａ）は、トランジスタＭ１０を備えていない構成のシフトレジスタに、干渉によって出力信号ＯＵＴｉに大きなノイズｎ１が発生している様子を示す。これに対して、トランジスタＭ１０を備えることにより、図７の（ｂ）に示すように、ノイズｎ１を小さなノイズｎ２にまで抑制することができる。【０１２３】
以上のように、シフトレジスタ１は、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができる。【０１２４】
また、前段のステージＸｉ−１の端子ＯＵＴと後段のステージＸｉ＋１の端子ＯＵＴとに接続されるトランジスタＭ１０をそれらの間のステージＸｉに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができる。
【実施例２】
【０１２５】
シフトレジスタの第２の実施例について図４〜図７、および、図１８〜図２０を用いて説明する。【０１２６】
次に、本実施例のシフトレジスタの第２の基本構成となるシフトレジスタについて説明する。【０１２７】
図１８に、第２の基本構成のシフトレジスタに備えられるステージＸｉの構成を示す。【０１２８】
図１８のステージＸｉは、図１５のステージＸｉにトランジスタ（第２の出力トランジスタ）Ｍ７およびトランジスタ（第６のスイッチング素子）Ｍ８を追加した構成である。【０１２９】
トランジスタＭ７のゲートはノードＮ１に、ドレインは端子Ｓ２に、ソースは端子（第２の出力端子）Ｚに、それぞれ接続されている。すなわち、トランジスタＭ７のドレインには第１のクロック信号が入力され、トランジスタＭ７のソースは、第１の出力端子とは異なる、ステージＸｉの一出力端子である第２の出力端子として機能する。トランジスタＭ８のゲートは端子Ｓ４、従ってトランジスタＭ６のゲートに、ドレインは端子Ｚに、ソースは端子Ｖ２に、それぞれ接続されている。【０１３０】
端子Ｚは自段のステージＸｉから出力されるシフトパルスが入力される他のステージＸｉの端子Ｓ１に接続されており、トランジスタＭ７はシフトパルスを出力する。トランジスタＭ８は端子ＺをＬｏｗレベルにリセットする。【０１３１】
このように、シフトレジスタ２２では、ゲートパルスを出力する段と、他のステージＸｉのセット信号（シフトパルス）やリセット信号といったセット・リセットの制御信号を出力する段とが互いに分離されている。なお、さらに同様に分離した段を任意数備えていてもよい。【０１３２】
また、上記制御信号についても、他のステージのセット信号（シフトパルス）を出力する段と、他のステージのリセット信号を出力する段とをさらに分離すれば、セット信号の出力とリセット信号の出力との間の干渉も避けることができ、より安定に動作させることができる。この場合には、例えば図１８の構成に、トランジスタＭ７と同様の第３の出力トランジスタと、トランジスタＭ８と同様の第９のスイッチング素子とを追加する。第３の出力トランジスタのソースを、第１の出力端子および第２の出力端子とは異なる、ステージＸｉの一出力端子である第３の出力端子とし、例えば第２の出力端子（端子Ｚ）からセット信号（シフトパルス）を出力するとともに、第３の出力端子からリセット信号を出力する。【０１３３】
このように、前段側や後段側のステージＸｉのセット・リセットを行う制御信号を出力するトランジスタＭ７のドレインが端子Ｓ２に接続されていることにより、ノードＮ１の電位Ｖ（Ｎ１）が容量結合によって突き上げられ、端子Ｚの電位が上昇することを防ぐことができる。【０１３４】
次に、図１９に、上記第２の基本構成のシフトレジスタ２２の構成を示す。【０１３５】
シフトレジスタ２２は、複数のステージＸｉ（ｉは自然数）がゲートバスラインＧＬ…の本数分だけ縦続接続された構成である。【０１３６】
奇数番目の各ステージＸｉ（ｉ＝１、３、５、…）において、端子Ｖ１にはゲート駆動電圧のＨｉｇｈレベル（すなわちゲートパルスのレベル）の電源電圧（第１の直流電圧）ＶＤＤ、端子Ｖ２にはゲート駆動電圧のＬｏｗレベルの電源電圧（第２の直流電圧）ＶＳＳ、端子Ｓ１には前段のステージＸｉ−１の端子Ｚからの出力信号、端子Ｓ２にはクロック信号（第１のクロック信号）ＣＬＫ１、端子Ｓ３・Ｓ４には次段のステージＸｉ＋１の端子Ｚからの出力信号が、それぞれ入力され、端子ＯＵＴからは自身のステージＸｉの出力信号ＯＵＴｉが出力される。但し、ステージＸ１の端子Ｓ１には出力信号ＯＵＴｉ−１の代わりにゲートスタートパルスＳＰが入力される。【０１３７】
偶数番目の各ステージＸｉ（ｉ＝２、４、６、…）において、端子Ｖ１にはゲート駆動電圧のＨｉｇｈレベル（すなわちゲートパルスのレベル）の電源電圧（第１の直流電圧）ＶＤＤ、端子Ｖ２にはゲート駆動電圧のＬｏｗレベルの電源電圧（第２の直流電圧）ＶＳＳ、端子Ｓ１には前段のステージＸｉ−１の端子Ｚからの出力信号、端子Ｓ２にはクロック信号（第１のクロック信号）ＣＬＫ２、端子Ｓ３・Ｓ４には次段のステージＸｉ＋１の端子Ｚからの出力信号が、それぞれ入力され、端子ＯＵＴからは自段のステージＸｉの出力信号ＯＵＴｉが出力される。【０１３８】
なお、第２の直流電圧は第１の直流電圧よりも低い。【０１３９】
次に、図２０に、シフトレジスタ２２の動作波形を示す。【０１４０】
クロック信号ＣＬＫ１とクロック信号ＣＬＫ２とは、１Ｈのパルス幅を有しており、互いに逆相の関係にある。ゲートスタートパルスＳＰは、クロック信号ＣＬＫ２の１つのクロックパルスに相当している。【０１４１】
この場合に、シフトパルスが端子Ｓ１に入力されてノードＮ１の電位ＶＤＤ−ＶｔｈによりトランジスタＭ５がＯＮ状態となるようにしておけば、端子ＯＵＴから出力されるゲートパルスは出力信号ＯＵＴ（Ｎ−１）．ＯＵＴ（Ｎ）・…の波形に示すようにステップ状に電位が上昇しながら２クロックパルス分の期間だけ出力される。一方、端子Ｚから出力されるシフトパルスは、出力信号Ｚ（Ｎ−１）・Ｚ（Ｎ）・…の波形に示すように、自段のステージＸｉのゲートパルスの後半の期間に相当する、クロック信号ＣＬＫ１・ＣＬＫ２の１クロックパルス分の期間しか出力されない。従って、ゲートパルスの前半期間で絵素のプリチャージを行い、後半期間でデータ信号の本書き込みを行うとともに次段のステージＸｉ＋１にシフトパルスを伝達することができる。【０１４２】
シフトレジスタ２２によれば、図１６のシフトレジスタ２１と比較して、プリチャージを行う同等の出力信号を得るために必要な入力信号であるクロック信号の数を削減することができる。【０１４３】
以上のように、シフトレジスタ２２によれば、ノードＮ１の電位Ｖ（Ｎ１）が容量結合によって突き上げられ、端子Ｚの出力が不要な期間に上昇してシフトレジスタが誤動作することを防ぐことができる。また、必要とするシフトレジスタへの外部入力信号の数を削減することができる。【０１４４】
ところで、シフトレジスタ２２の各ステージＸｉにも、図１５の構成の各ステージＸｉと同様の問題が生じる。【０１４５】
例えば図２０において、ノードＮ１（Ｎ−１）の充電が、端子Ｚ（Ｎ−１）の電位に干渉し（干渉Ｉ１）、これが次段のステージＸ（Ｎ）のノードＮ１（Ｎ）を本来とは異なるタイミングでの充電を引き起こす（干渉Ｉ２）。干渉Ｉ２は同様にして後段へと伝搬していく（干渉Ｉ３）。【０１４６】
そこで、本実施例では、第２の基本構成に基づき、前述したようなスイッチトキャパシタ動作による出力電圧の揺れと液晶絵素電極からの電荷漏れとの防止を確保しながら、リーク電流の大きい状態での回路の誤動作や発振を防止することのできるシフトレジスタについて説明する。【０１４７】
図５に、本実施例のシフトレジスタ２の構成を示す。【０１４８】
シフトレジスタ２は、図１９のシフトレジスタ２２と同様に、複数のステージＸｉ（ｉは自然数）がゲートバスラインＧＬ…の本数分だけ縦続接続された構成であり、各ステージＸｉは、端子Ｖ１・Ｖ２・Ｓ１・Ｓ２・Ｓ３・Ｓ４・ＯＵＴ・Ｚを備えている。シフトレジスタ２のステージＸｉ間の接続関係についてはシフトレジスタ２２と同じであるので説明を省略する。なお、最終段のステージＸｉの端子Ｓ４は、当該最終段のステージＸｉの次段に設けられた前記ダミーステージの端子Ｚに接続するなどして最終段以外のステージＸｉと同等の構成および動作を実現することができる。【０１４９】
次に、図４に、シフトレジスタ２の各ステージＸｉの構成を示す。【０１５０】
シフトレジスタ２のステージＸｉは、シフトレジスタ２２のステージＸｉに対して、トランジスタＭ１０を追加した構成である。【０１５１】
トランジスタ（第５のスイッチング素子）Ｍ１０のゲートは端子Ｓ１に、ドレインは端子Ｓ４に、ソースは端子Ｖ２に、それぞれ接続されている。【０１５２】
トランジスタＭ１０が設けられていることにより、端子Ｓ１に前段のステージＸｉ−１からアクティブレベルあるいはアクティブレベルに近い電圧が入力されたときに、トランジスタＭ１０がＯＮ状態となって次段のステージＸｉ＋１の端子Ｚが端子Ｖ２に接続される。従って、各ステージＸｉの端子Ｚからのアクティブレベルの非出力時に端子Ｚを確実にＬｏｗレベル（電源電圧ＶＳＳ）に保持することができる。【０１５３】
図６を用いて、図４のステージＸｉの動作を詳細に説明する。【０１５４】
ステージＸ（Ｎ−２）からアクティブな出力信号Ｚ（Ｎ−２）が出力されたときに、ステージＸ（Ｎ−１）においてリークの大きなトランジスタＭ５の寄生容量を介して出力信号Ｚ（Ｎ−１）に対する干渉Ｉ１が発生したとしても、当該干渉Ｉ１がステージＸ（Ｎ）のノードＮ１（Ｎ）への充電を引き起こす干渉Ｉ２をもたらした後は、出力信号Ｚ（Ｎ）がＬｏｗレベルに固定されていることにより、それ以上干渉は伝搬しない。【０１５５】
このように、シフトレジスタ１のステージＸｉの出力信号Ｚｉは、２段前のステージＸｉ−２の出力信号Ｚ（Ｎ−２）、あるいは、出力信号Ｚ（Ｎ−２）と同等の信号によって、干渉の防止作用Ｐ１を受ける。図７の（ｂ）の効果が得られることは、実施例１と同様である。【０１５６】
以上のように、シフトレジスタ２は、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができる。【０１５７】
また、前段のステージＸｉ−１の端子Ｚと後段のステージＸｉ＋１の端子Ｚとに接続されるトランジスタＭ１０をそれらの間のステージＸｉに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができる。
【実施例３】
【０１５８】
シフトレジスタの第３の実施例について図８〜図１０、および図１４を用いて説明する。【０１５９】
図９に、本実施例のシフトレジスタ３の構成を示す。【０１６０】
シフトレジスタ３は、図１６のシフトレジスタ２１と同様に、複数のステージＸｉ（ｉは自然数）がゲートバスラインＧＬ…の本数分だけ縦続接続された構成であり、各ステージＸｉは、端子Ｖ１・Ｖ２・Ｓ１・Ｓ２・Ｓ３・Ｓ４・ＯＵＴを備えている。シフトレジスタ３のステージＸｉ間の接続関係についてはシフトレジスタ２１と同じであるので説明を省略する。【０１６１】
次に、図８に、シフトレジスタ３の各ステージＸｉの構成を示す。【０１６２】
シフトレジスタ３のステージＸｉは、シフトレジスタ２１のステージＸｉに対して、トランジスタＭ１１を追加するとともに、端子Ｓ４にクロック信号を入力する代わりに端子Ｓ４を次段のステージＸｉの出力端子である端子ＯＵＴに接続した構成である。なお、最終段のステージＸｉの端子Ｓ４は、当該最終段のステージＸｉの次段に設けられた前記ダミーステージの端子ＯＵＴに接続するなどして最終段以外のステージＸｉと同等の構成および動作を実現することができる。【０１６３】
トランジスタ（第７のスイッチング素子）Ｍ１１のゲートは端子Ｓ４、従ってトランジスタＭ６のゲートに、ドレインは端子Ｓ１に、ソースは端子Ｖ２に、それぞれ接続されている。【０１６４】
トランジスタＭ１１が設けられていることにより、次段のステージＸｉ＋１の出力信号ＯＵＴｉがアクティブレベルとなったときに、トランジスタＭ１１がＯＮ状態となって自段のステージＸｉの端子Ｓ１が端子Ｖ２に接続される、すなわち、前段のステージＸｉ−１の端子ＯＵＴが端子Ｖ２に接続される。従って、各ステージＸｉのノードＮ１のリセット後にトランジスタＭ１を介したリークでノードＮ１が不要に充電されることがなく、トランジスタＭ２がＯＮ状態となったときに容量Ｃ１の不要充電電荷を通じて干渉の原因となる不要な突き上げを受けずに済む。【０１６５】
図１０を用いて、図８のステージＸｉの動作を詳細に説明する。【０１６６】
図１７で説明した動作と異なるところは、端子Ｓ４にクロック信号が入力されずに端子Ｓ４が次段のステージＸｉ＋１の端子ＯＵＴに接続されているので、次段の出力信号ＯＵＴｉ＋１がアクティブレベルになったときのみトランジスタＭ６がＯＮ状態になることである。ステージＸ（Ｎ＋１）からアクティブな出力信号ＯＵＴ（Ｎ＋１）が出力された後に、ステージＸ（Ｎ＋２）の出力信号ＯＵＴ（Ｎ＋２）によってノードＮ１（Ｎ＋１）がリセットされると、リークに起因した出力信号ＯＵＴ（Ｎ）の不要成分（干渉Ｉ１）がステージＸ（Ｎ＋１）のノードＮ１（Ｎ＋１）をトランジスタＭ１のリークによって充電させる（干渉Ｉ２）。この干渉は次のクロックパルスで出力信号ＯＵＴ（Ｎ＋１）に干渉し（干渉Ｉ３）、順次、後段へと伝搬していこうとする。ところが、トランジスタＭ１１が設けられているので、出力信号ＯＵＴ（Ｎ）がＬｏｗレベルに固定され、ノードＮ１（Ｎ＋１）への不要な充電を阻止する。従って、それ以上干渉は伝搬しない。【０１６７】
このように、シフトレジスタ１のステージＸｉの出力信号ＯＵＴｉは、２段後のステージＸｉ＋２の出力信号ＯＵＴ（Ｎ＋２）、あるいは、出力信号ＯＵＴ（Ｎ＋２）と同等の信号によって、干渉の防止作用Ｐ１を受ける。図１４の（ａ）は、トランジスタＭ１１を備えていない構成のシフトレジスタに、干渉によって出力信号ＯＵＴｉに大きなノイズｎ１が発生している様子を示す。これに対して、トランジスタＭ１１を備えることにより、図１４の（ｂ）に示すように、ノイズｎ１を小さなノイズｎ２にまで抑制することができる。【０１６８】
以上のように、シフトレジスタ３は、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができる。【０１６９】
また、前段のステージＸｉ−１の端子ＯＵＴと後段のステージＸｉ＋１の端子ＯＵＴとに接続されるトランジスタＭ１１をそれらの間のステージＸｉに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができる。
【実施例４】
【０１７０】
シフトレジスタの第４の実施例について図１１〜図１４を用いて説明する。【０１７１】
図１２に、本実施例のシフトレジスタ４の構成を示す。【０１７２】
シフトレジスタ４は、図１９のシフトレジスタ２２と同様に、複数のステージＸｉ（ｉは自然数）がゲートバスラインＧＬ…の本数分だけ縦続接続された構成であり、各ステージＸｉは、端子Ｖ１・Ｖ２・Ｓ１・Ｓ２・Ｓ３・Ｓ４・ＯＵＴ・Ｚを備えている。シフトレジスタ３のステージＸｉ間の接続関係についてはシフトレジスタ２２と同じであるので説明を省略する。なお、最終段のステージＸｉの端子Ｓ４は、当該最終段のステージＸｉの次段に設けられた前記ダミーステージの端子Ｚに接続するなどして最終段以外のステージＸｉと同等の構成および動作を実現することができる。【０１７３】
次に、図１１に、シフトレジスタ３の各ステージＸｉの構成を示す。【０１７４】
シフトレジスタ４のステージＸｉは、シフトレジスタ２２のステージＸｉに対して、トランジスタＭ１１を追加した構成である。【０１７５】
トランジスタ（第７のスイッチング素子）Ｍ１１のゲートは端子Ｓ４、従ってトランジスタＭ６のゲートに、ドレインは端子Ｓ１に、ソースは端子Ｖ２に、それぞれ接続されている。【０１７６】
トランジスタＭ１１が設けられていることにより、次段のステージＸｉ＋１の出力信号Ｚｉがアクティブレベルとなったときに、トランジスタＭ１１がＯＮ状態となって自段のステージＸｉの端子Ｓ１が端子Ｖ２に接続される、すなわち、前段のステージＸｉ−１の端子Ｚが端子Ｖ２に接続される。従って、各ステージＸｉのノードＮ１のリセット後にトランジスタＭ１を介したリークでノードＮ１が不要に充電されることがなく、トランジスタＭ２がＯＮ状態となったときに容量Ｃ１の不要充電電荷を通じて干渉の原因となる不要な突き上げを受けずに済む。【０１７７】
図１３を用いて、図１１のステージＸｉの動作を詳細に説明する。【０１７８】
ステージＸ（Ｎ＋１）からアクティブな出力信号Ｚ（Ｎ＋１）が出力された後に、ステージＸ（Ｎ＋２）の出力信号Ｚ（Ｎ＋２）によってノードＮ１（Ｎ＋１）がリセットされると、リークに起因した出力信号Ｚ（Ｎ）の不要成分（干渉Ｉ１）がステージＸ（Ｎ＋１）のノードＮ１（Ｎ＋１）をトランジスタＭ１のリークによって充電させる（干渉Ｉ２）。この干渉は次のクロックパルスで出力信号Ｚ（Ｎ＋１）に干渉し（干渉Ｉ３）、順次、後段へと伝搬していこうとする。ところが、トランジスタＭ１１が設けられているので、出力信号Ｚ（Ｎ）がＬｏｗレベルに固定され、ノードＮ１（Ｎ＋１）への不要な充電を阻止する。従って、それ以上干渉は伝搬しない。【０１７９】
このように、シフトレジスタ１のステージＸｉの出力信号Ｚｉは、２段後のステージＸｉ＋２の出力信号Ｚ（Ｎ＋２）、あるいは、出力信号Ｚ（Ｎ＋２）と同等の信号によって、干渉の防止作用Ｐ１を受ける。図１４の（ｂ）の効果は、実施例３と同様である。【０１８０】
以上のように、シフトレジスタ４は、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができる。【０１８１】
また、前段のステージＸｉ−１の端子Ｚと後段のステージＸｉ＋１の端子Ｚとに接続されるトランジスタＭ１１をそれらの間のステージＸｉに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができる。【０１８２】
以上、各実施例について説明した。【０１８３】
なお、各実施例において、容量Ｃ１や容量Ｃ１０１としては、例えば、図２２の（ａ）に示すような、互いに対向する２つの導体板の間に絶縁体が挟まれてなる平行平板コンデンサや、図２２の（ｂ）に示すような、ＭＯＳトランジスタのドレインとソースとを短絡させたＭＯＳ容量などを用いることができる。【０１８４】
本発明のシフトレジスタは、上記課題を解決するために、
シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
上記第１の出力トランジスタのゲートに一端が接続された第１の容量と、
自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子にアクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力される第１のスイッチング素子と、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第１の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
を備えている、連続ステージ群を備えており、
上記連続ステージ群の少なくとも最終段以外の上記ステージは、一端が上記第４のスイッチング素子の導通遮断の制御端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第５のスイッチング素子を備えていることを特徴としている。【０１８５】
上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１のスイッチング素子、第２のスイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。【０１８６】
以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。【０１８７】
また、第５のスイッチング素子が設けられていることにより、自段のステージに前段のステージからアクティブレベルあるいはアクティブレベルに近い電圧が入力されたときに、第５のスイッチング素子がＯＮ状態となって次段のステージの第１の出力端子に第２の直流電圧が印加される。従って、各ステージの第１の出力端子からのアクティブレベルの非出力時に、第１の出力端子を確実にＬｏｗレベルに保持することができる。【０１８８】
従って、シフトレジスタは、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができるという効果を奏する。また、前段のステージの第１の出力端子と後段のステージの第１の出力端子とに接続される第５のスイッチング素子をそれらの間のステージに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができるという効果を奏する。【０１８９】
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。【０１９０】
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。【０１９１】
本発明のシフトレジスタは、上記課題を解決するために、
シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
ドレインに、アクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子とは異なる一出力端子を構成する第２の出力端子となる第２の出力トランジスタと、
上記第１の出力トランジスタのゲートおよび上記第２の出力トランジスタのゲートに一端が接続された第１の容量と、
自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子に上記第１のクロック信号が入力される第１のスイッチング素子と、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第２の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
一端が上記第２の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第６のスイッチング素子と、
を備えている、連続ステージ群を備えており、
上記連続ステージ群の少なくとも最終段以外の上記ステージは、一端が上記第４のスイッチング素子の導通遮断の制御端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第５のスイッチング素子を備えていることを特徴としている。【０１９２】
上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１のスイッチング素子、第２のスイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。【０１９３】
以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。【０１９４】
また、第１の容量の一端の電位が容量結合によって突き上げられ、第２の出力端子の出力が不要な期間に上昇してシフトレジスタが誤動作することを防ぐことができるという効果を奏する。また、必要とするシフトレジスタへの外部入力信号の数を削減することができるという効果を奏する。【０１９５】
また、上記第２の出力トランジスタは、上記ステージ間で伝達されるシフトパルスの出力に用いられるため、シフトレジスタ外への出力に用いられる上記第１の出力トランジスタと比べ、大幅にサイズを小さくすることができる。従って、上記第２の出力トランジスタのドレイン寄生容量は上記第１の出力トランジスタのドレイン寄生容量およびソース寄生容量と上記第１の容量に比べて十分小さく、上記第２の出力トランジスタのドレインに上記第１のクロック信号が入力されても、上記第１の容量の一端の電位が容量結合によって突き上げられる影響を無視できるほど小さくすることができるという効果を奏する。【０１９６】
また、上記第２の出力端子が駆動する負荷は、第１の出力端子が駆動する負荷に比べて十分に小さいため、シフトレジスタの制御信号を生成する外部レベルシフタの負荷の変化量を無視できるほど小さくすることができるという効果を奏する。【０１９７】
また、第５のスイッチング素子が設けられていることにより、自段のステージに前段のステージからアクティブレベルあるいはアクティブレベルに近い電圧が入力されたときに、第５のスイッチング素子がＯＮ状態となって次段のステージの第２の出力端子に第２の直流電圧が印加される。従って、各ステージの第２の出力端子からのアクティブレベルの非出力時に、第１の出力端子を確実にＬｏｗレベルに保持することができる。【０１９８】
従って、シフトレジスタは、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができるという効果を奏する。また、前段のステージの第２の出力端子と後段のステージの第２の出力端子とに接続される第５のスイッチング素子をそれらの間のステージに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができるという効果を奏する。【０１９９】
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。【０２００】
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。【０２０１】
本発明のシフトレジスタは、上記課題を解決するために、
シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
上記第１の出力トランジスタのゲートに一端が接続された第１の容量と、
自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子にアクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力される第１のスイッチング素子と、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第１の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
一端に自段に入力されるシフトパルスが入力され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第７のスイッチング素子と、
を備えている、連続ステージ群を備えていることを特徴としている。【０２０２】
上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１のスイッチング素子、第２のスイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。【０２０３】
以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。【０２０４】
また、第７のスイッチング素子が設けられていることにより、第４のスイッチング素子の導通遮断の制御端子に入力される信号がアクティブレベルとなったときに、第７のスイッチング素子がＯＮ状態となって前段のステージの第１の出力端子に第２の直流電圧が印加される。従って、各ステージの第１の容量の一端がリセットされた後に入力ゲートを介したリークで第１の容量が不要に充電されることがなく、第１のスイッチング素子がＯＮ状態となったときに第１の容量の不要充電電荷を通じて干渉の原因となる不要な突き上げを受けずに済む。【０２０５】
従って、シフトレジスタは、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができるという効果を奏する。また、前段のステージの第１の出力端子と後段のステージの第１の出力端子とに接続される第７のスイッチング素子をそれらの間のステージに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができるという効果を奏する。【０２０６】
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。【０２０７】
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。【０２０８】
本発明のシフトレジスタは、上記課題を解決するために、
シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
ドレインに、アクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子とは異なる一出力端子を構成する第２の出力端子となる第２の出力トランジスタと、
上記第１の出力トランジスタのゲートおよび上記第２の出力トランジスタのゲートに一端が接続された第１の容量と、
自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子に上記第１のクロック信号が入力される第１のスイッチング素子と、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第２の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
一端が上記第２の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第６のスイッチング素子と、
一端に自段に入力されるシフトパルスが入力され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第７のスイッチング素子と、
を備えている、連続ステージ群を備えていることを特徴としている。【０２０９】
上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１のスイッチング素子、第２のスイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。【０２１０】
以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。【０２１１】
また、第１の容量の一端の電位が容量結合によって突き上げられ、第２の出力端子の出力が不要な期間に上昇してシフトレジスタが誤動作することを防ぐことができるという効果を奏する。また、必要とするシフトレジスタへの外部入力信号の数を削減することができるという効果を奏する。【０２１２】
また、上記第２の出力トランジスタは、上記ステージ間で伝達されるシフトパルスの出力に用いられるため、シフトレジスタ外への出力に用いられる上記第１の出力トランジスタと比べ、大幅にサイズを小さくすることができる。従って、上記第２の出力トランジスタのドレイン寄生容量は上記第１の出力トランジスタのドレイン寄生容量およびソース寄生容量と上記第１の容量に比べて十分小さく、上記第２の出力トランジスタのドレインに上記第１のクロック信号が入力されても、上記第１の容量の一端の電位が容量結合によって突き上げられる影響を無視できるほど小さくすることができるという効果を奏する。【０２１３】
また、上記第２の出力端子が駆動する負荷は、第１の出力端子が駆動する負荷に比べて十分に小さいため、シフトレジスタの制御信号を生成する外部レベルシフタの負荷の変化量を無視できるほど小さくすることができるという効果を奏する。【０２１４】
また、第７のスイッチング素子が設けられていることにより、第４のスイッチング素子および第６のスイッチング素子の導通遮断の制御端子に入力される信号がアクティブレベルとなったときに、第７のスイッチング素子がＯＮ状態となって前段のステージの第２の出力端子に第２の直流電圧が印加される。従って、各ステージの第１の容量の一端がリセットされた後に入力ゲートを介したリークで第１の容量が不要に充電されることがなく、第１のスイッチング素子がＯＮ状態となったときに第１の容量の不要充電電荷を通じて干渉の原因となる不要な突き上げを受けずに済む。【０２１５】
従って、シフトレジスタは、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができるという効果を奏する。また、前段のステージの第２の出力端子と後段のステージの第２の出力端子とに接続される第７のスイッチング素子をそれらの間のステージに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができるという効果を奏する。【０２１６】
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。【０２１７】
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。【０２１８】
本発明のシフトレジスタは、上記課題を解決するために、
上記第１のクロック信号は、上記連続ステージ群における、奇数番目の上記ステージと偶数番目の上記ステージとで互いに逆相の関係にあり、
上記連続ステージ群における１番目の上記ステージに入力されるシフトパルスは、上記奇数番目の上記ステージに入力される上記第１のクロック信号とは２分の１周期だけ位相がずれていることを特徴としている。【０２１９】
上記の発明によれば、シフトレジスタを容易に正常動作させることができるという効果を奏する。【０２２０】
本発明のシフトレジスタは、上記課題を解決するために、
上記入力ゲートは、一端に上記第１の直流電圧が印加され、他端が上記第１の容量の一端に接続され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第８のスイッチング素子であることを特徴としている。【０２２１】
上記の発明によれば、第８のスイッチング素子の導通遮断の制御端子に自段のステージへのシフトパルスが入力されるので、もともと、入力ゲートを通した第１の容量の一端へのリークを低減した状態にすることができる。これにより、不要な出力を後段まで伝搬させない効果をより高めることができるという効果を奏する。【０２２２】
本発明のシフトレジスタは、上記課題を解決するために、
上記第１の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、および、上記第５のスイッチング素子はＴＦＴであることを特徴としている。【０２２３】
上記の発明によれば、スイッチング素子として、特に、大きなＯＮ抵抗を補償すべく素子サイズを非常に大きくせざるを得ないことによってリーク電流が大きいＴＦＴが用いられているので、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。また、ＴＦＴの特性のばらつきは大きく、同一回路上のＴＦＴどうしでもリーク電流が大きく異なりやすいためにリーク対策が必要になるという観点からも、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。【０２２４】
本発明のシフトレジスタは、上記課題を解決するために、
上記第１の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、上記第５のスイッチング素子、および、上記第６のスイッチング素子はＴＦＴであることを特徴としている。【０２２５】
上記の発明によれば、スイッチング素子として、特に、大きなＯＮ抵抗を補償すべく素子サイズを非常に大きくせざるを得ないことによってリーク電流が大きいＴＦＴが用いられているので、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。また、ＴＦＴの特性のばらつきは大きく、同一回路上のＴＦＴどうしでもリーク電流が大きく異なりやすいためにリーク対策が必要になるという観点からも、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。【０２２６】
本発明のシフトレジスタは、上記課題を解決するために、
上記第２の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、および、上記第７のスイッチング素子はＴＦＴであることを特徴としている。【０２２７】
上記の発明によれば、スイッチング素子として、特に、大きなＯＮ抵抗を補償すべく素子サイズを非常に大きくせざるを得ないことによってリーク電流が大きいＴＦＴが用いられているので、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。また、ＴＦＴの特性のばらつきは大きく、同一回路上のＴＦＴどうしでもリーク電流が大きく異なりやすいためにリーク対策が必要になるという観点からも、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。【０２２８】
本発明のシフトレジスタは、上記課題を解決するために、
上記第２の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、上記第６のスイッチング素子、および、上記第７のスイッチング素子はＴＦＴであることを特徴としている。【０２２９】
上記の発明によれば、スイッチング素子として、特に、大きなＯＮ抵抗を補償すべく素子サイズを非常に大きくせざるを得ないことによってリーク電流が大きいＴＦＴが用いられているので、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。また、ＴＦＴの特性のばらつきは大きく、同一回路上のＴＦＴどうしでもリーク電流が大きく異なりやすいためにリーク対策が必要になるという観点からも、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。【０２３０】
本発明のシフトレジスタは、上記課題を解決するために、
上記第８のスイッチング素子はＴＦＴであることを特徴としている。【０２３１】
上記の発明によれば、スイッチング素子として、特に、大きなＯＮ抵抗を補償すべく素子サイズを非常に大きくせざるを得ないことによってリーク電流が大きいＴＦＴが用いられているので、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。また、ＴＦＴの特性のばらつきは大きく、同一回路上のＴＦＴどうしでもリーク電流が大きく異なりやすいためにリーク対策が必要になるという観点からも、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。【０２３２】
本発明の表示装置は、上記課題を解決するために、
前記シフトレジスタを備えていることを特徴としている。【０２３３】
上記の発明によれば、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできる表示装置を実現することができるという効果を奏する。【０２３４】
本発明は上述した各実施形態に限定されるものではなく、各実施形態を組み合わせてもよく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０２３５】
本発明は、アクティブマトリクス型の表示装置に好適に使用することができる。
【符号の説明】
【０２３６】
Ｃ１              容量（第１の容量）
Ｍ１      トランジスタ（入力ゲート、第８のスイッチング素子）
Ｍ２              トランジスタ（第１のスイッチング素子）
Ｍ３              トランジスタ（第２のスイッチング素子）
Ｍ４              トランジスタ（第３のスイッチング素子）
Ｍ５              トランジスタ（第１の出力トランジスタ）
Ｍ６              トランジスタ（第４のスイッチング素子）
Ｍ７              トランジスタ（第２の出力トランジスタ）
Ｍ８              トランジスタ（第６のスイッチング素子）
Ｍ１０            トランジスタ（第５のスイッチング素子）
Ｍ１１            トランジスタ（第７のスイッチング素子）
ＯＵＴ            端子（一出力端子、第１の出力端子）
Ｚ                端子（一出力端子、第２の出力端子）
ＶＤＤ            電源電圧（第１の直流電圧）
ＶＳＳ            電源電圧（第２の直流電圧）
Ｘｉ              ステージ
ＣＬＫ１          クロック信号（奇数番目のステージの第１のクロック信号）
ＣＬＫ２          クロック信号（偶数番目のステージの第１のクロック信号）
【図１】
0005405570.tif 000002
【図２】
0005405570.tif 000003
【図３】
0005405570.tif 000004
【図４】
0005405570.tif 000005
【図５】
0005405570.tif 000006
【図６】
0005405570.tif 000007
【図７】
0005405570.tif 000008
【図８】
0005405570.tif 000009
【図９】
0005405570.tif 000010
【図１０】
0005405570.tif 000011
【図１１】
0005405570.tif 000012
【図１２】
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【図１３】
0005405570.tif 000014
【図１４】
0005405570.tif 000015
【図１５】
0005405570.tif 000016
【図１６】
0005405570.tif 000017
【図１７】
0005405570.tif 000018
【図１８】
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【図１９】
0005405570.tif 000020
【図２０】
0005405570.tif 000021
【図２１】
0005405570.tif 000022
【図２２】
0005405570.tif 000023
【図２３】
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【図２４】
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【図２５】
0005405570.tif 000026
【図２６】
0005405570.tif 000027
【図２７】
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