(57)【特許請求の範囲】
【請求項１】
第１および第２の端部を有するビット線を有し、前記ビット線の前記第１および第２の端部の間で前記ビット線に結合された相変化メモリ（ＰＣＭ）セルにアクセスするメモリアレイと、
前記ビット線の前記第１および第２の端部にそれぞれ結合され、前記ＰＣＭセルへの書き込み中に該ＰＣＭセルに電流を同時に供給する、第１および第２の書込みドライバと、
を備える装置。
【請求項２】
前記ビット線の前記第１または第２の端部に結合され、前記ＰＣＭセルから読み取り中に該ＰＣＭセルの抵抗を検出するためのセンス増幅器をさらに備える、請求項１に記載の装置。
【請求項３】
前記第１および第２の書込みドライバをそれぞれ前記ビット線の前記第１および第２の端部に結合するための第１の列セレクタおよび第２の列セレクタをさらに備える、請求項１に記載の装置。
【請求項４】
前記ＰＣＭセルを選択するための、前記ＰＣＭセルに結合されたワード線をさらに備える、請求項１に記載の装置。
【請求項５】
前記ワード線を前記ＰＣＭセルに結合するための絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）をさらに備える、請求項４に記載の装置。
【請求項６】
前記ワード線を前記ＰＣＭセルに結合するためのダイオードをさらに備える、請求項４に記載の装置。
【請求項７】
前記ＰＣＭセルがマルチ・レベル・セル（ＭＬＣ）である、請求項１に記載の装置。
【請求項８】
前記第１の書込みドライバが前記メモリアレイと隣接するメモリアレイとの間で共有される、請求項１に記載の装置。
【請求項９】
相変化メモリ（ＰＣＭ）セルにデータを書き込む方法であって、
前記ＰＣＭセルを選択することと、
ビット線の第１および第２の端部にそれぞれ結合された第１および第２の書込みドライバから選択された前記ＰＣＭセルに電流を同時に供給することと、
を含む方法。
【請求項１０】
前記ＰＣＭセルを選択することが、ワード線を使用して前記ＰＣＭセルを選択することを含む、請求項９に記載の方法。
【請求項１１】
前記第１および第２の書込みドライバから前記ＰＣＭセルに電流を同時に供給することが、
前記第１の書込みドライバから第１の列セレクタを経由して前記ＰＣＭセルに、かつ前記第２の書込みドライバから第２の列セレクタを経由して前記ＰＣＭセルに、電流を同時に供給すること、
を含む、請求項９に記載の方法。
【請求項１２】
第１および第２の端部を有するビット線を含むメモリアレイであって、前記ビット線の前記第１および第２の端部の間で前記ビット線に結合されたＰＣＭセルにアクセスするためのメモリアレイを有する相変化メモリ（ＰＣＭ）装置と、
前記ＰＣＭセルに書き込む間に前記ＰＣＭセルに電流を同時に供給するための、前記ビット線の前記第１および第２の端部にそれぞれ結合された第１および第２の書込みドライバと、
を備えるシステム。
【請求項１３】
前記ＰＣＭセルから読み取る間に前記ＰＣＭセルの抵抗を検出するための、前記ビット線の前記第１または第２の端部に結合されたセンス増幅器をさらに備える、請求項１２に記載のシステム。
【請求項１４】
前記第１および第２の書込みドライバをそれぞれ前記ビット線の前記第１の端部および第２の端部に結合するための第１および第２の列セレクタをさらに備える、請求項１２に記載のシステム。
【請求項１５】
前記ＰＣＭセルを選択するための、前記ＰＣＭセルに結合されたワード線をさらに備える、請求項１２に記載のシステム。
【請求項１６】
前記ワード線を前記ＰＣＭセルに結合するための絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）をさらに備える、請求項１５に記載のシステム。
【請求項１７】
前記ワード線を前記ＰＣＭセルに結合するためのダイオードをさらに備える、請求項１５に記載のシステム。
【請求項１８】
前記ＰＣＭセルがマルチ・レベル・セル（ＭＬＣ）である、請求項１２に記載のシステム。
【請求項１９】
前記第１の書込みドライバが前記メモリアレイと隣接するメモリアレイとの間で共有される、請求項１２に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に相変化メモリ（Phase Change Memory, ＰＣＭ）に関し、より詳細には、二重書込みドライバを有するＰＣＭに関する。
【背景技術】
【０００２】
従来の相変化メモリ（ＰＣＭ）デバイスは、アモルファス相（非晶相）と結晶相の間で安定的に移行することができるカルコゲニドなどの相変化材料を使用してデータを保存する。アモルファス相（または非晶状態）および結晶相（または結晶状態）は、異なる抵抗値を示し、メモリデバイス内のメモリセルの異なる論理状態を区別するために使用される。具体的には、アモルファス相は比較的高い抵抗を示し、結晶相は比較的低い抵抗を示す。
【０００３】
関連出願の相互参照
本出願は、参照によりその全体が本明細書に組み込まれ、２０１０年４月１３日に出願された米国特許仮出願第６１／３２３，３９６号明細書、および、２０１１年３月２８日に出願された「ＰＨＡＳＥ  ＣＨＡＮＧＥ  ＭＥＭＯＲＹ  ＷＩＴＨ  ＤＯＵＢＬＥ  ＷＲＩＴＥ  ＤＲＩＶＥＲＳ」という名称の米国特許出願第１３／０７３，０４１号明細書（Ｐｙｅｏｎ）の優先権を主張するものである。
【０００４】
少なくとも１つのタイプの相変化メモリデバイス（ＰＲＡＭ）は、論理「１」を表すためにアモルファス状態を使用し、論理「０」を表すために結晶状態を使用する。ＰＲＡＭデバイスにおいて、結晶状態は「セット状態」と称され、アモルファス状態は「リセット状態」と称される。したがって、ＰＲＡＭ内のメモリセルは、メモリセル内の相変化材料を結晶状態にセットすることにより論理「０」を記憶し、このメモリセルは、相変化材料をアモルファス状態にセットすることにより論理「１」を記憶する。
【０００５】
ＰＲＡＭ内の相変化材料は、この材料を所定の融解温度より高い第１の温度に加熱し、次いでその材料を急速に冷却することによってアモルファス状態に変換される。相変化材料は、この材料を融解温度より低いが結晶化温度より高い第２の温度で継続的な時間にわたって加熱することによって結晶状態に変換される。したがって、上述したように加熱および冷却を用いてＰＲＡＭのメモリセル内の相変化材料をアモルファス状態と結晶状態の間で変換することにより、ＰＲＡＭ内のメモリセルにデータがプログラムされる。
【０００６】
ＰＲＡＭ内の相変化材料は通常、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、およびテルル（Ｔｅ）を含む化合物、すなわち「ＧＳＴ」化合物を含む。ＧＳＴ化合物は、加熱または冷却することによりアモルファス状態と結晶状態の間で素早く移行することができるので、ＰＲＡＭによく適している。ＧＳＴ化合物に加えて、またはＧＳＴ化合物の代替として、様々な他の化合物が相変化材料として使用されうる。他の化合物の例としては、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅなどの２元素化合物、ＧｅＳｂＴｅ、ＧａＳｅＴｅ、ＩｎＳｂＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅなどの３元素化合物、あるいはＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１  Ｇｅ１５Ｓｂ２Ｓ２などの４元素化合物があるが、それらに限定されるものではない。
【０００７】
ＰＲＡＭ内のメモリセルは「相変化メモリセル」と呼ばれる。相変化メモリセルは通常、上部電極、相変化材料層、下部電極コンタクト、下部電極、およびアクセストランジスタを備える。読取り動作は、相変化メモリセルに対して相変化材料層の抵抗を測定することによって実行され、プログラム動作は、相変化メモリセルに対して上述したように相変化材料層を加熱してから冷却することによって実行される。
【０００８】
図１は、従来のＭＯＳを有する相変化メモリ（ＰＣＭ）セル１０および従来のダイオードＰＣＭセル２０を示す概略回路図である。図１を参照すると、メモリセル１０は、ＧＳＴ化合物を含む相変化抵抗素子１１とネガティブ金属酸化物半導体（ＮＭＯＳ）トランジスタ１２とを含む。相変化抵抗素子１１はビット線ＢＬとＮＭＯＳトランジスタ１２の間に接続され、ＮＭＯＳトランジスタ１２は相変化抵抗素子１１と接地の間に接続される。加えて、ＮＭＯＳトランジスタ１２はワード線ＷＬに接続されたゲートを有する。
【０００９】
ＮＭＯＳトランジスタ１２は、ワード線ＷＬに印加されたワード線電圧に応答してオンにされる。ＮＭＯＳトランジスタ１２がオンにされた場合、相変化抵抗素子１１はビット線ＢＬを通じて電流を受け取る。
【００１０】
図１を参照すると、メモリセル２０は、ビット線ＢＬに接続された相変化抵抗素子２１と、相変化抵抗素子２１とワード線ＷＬの間に接続されたダイオード２２と、を備える。
【００１１】
相変化メモリセル２０は、ワード線ＷＬおよびビット線ＢＬを選択することによってアクセスされる。相変化メモリセル２０が適切に機能するためには、ワード線ＷＬは、相変化抵抗素子２１に電流が流れることができるように、ワード線ＷＬが選択されたときにビット線ＢＬより低い電圧レベルを有することが好ましい。ダイオード２２は、ワード線ＷＬがビット線ＢＬより高い電圧を有する場合に相変化抵抗素子２１に電流が流れないように、順方向バイアスをかけられる。ワード線ＷＬがビット線ＢＬより低い電圧レベルを有するようにするために、ワード線ＷＬは一般に、選択されたときに接地に接続される。
【００１２】
図１では、相変化抵抗素子１１および２１は代替的に概して「記憶素子」と称されることがあり、ＮＭＯＳトランジスタ１２およびダイオード２２は代替的に概して「選択素子」と称されることがある。
【００１３】
相変化メモリセル１０および２０の動作について図２を参照しながら説明する。具体的には、図２は、メモリセル１０および２０の動作のプログラムを作る間の相変化抵抗素子１１および２１の温度特性を示すグラフである。図２では、参照番号１は、アモルファス状態に移行する間の相変化抵抗素子１１および２１の温度特性を示し、参照番号２は、結晶状態に移行する間の相変化抵抗素子１１および２１の温度特性を示す。
【００１４】
図２を参照すると、アモルファス状態への移行では、ＧＳＴ化合物の温度を融解温度Ｔｍより高い温度に上昇させるために、相変化抵抗素子１１および２１内のＧＳＴ化合物に電流が期間Ｔ１にわたって印加される。期間Ｔ１の後、ＧＳＴ化合物の温度はすぐに低下し、すなわち「急冷され」、ＧＳＴ化合物はアモルファス状態になる。一方、結晶状態への移行では、ＧＳＴ化合物の温度を結晶化温度Ｔｘより高い温度に上昇させるために、相変化抵抗素子１１および２１内のＧＳＴ化合物に電流が時間Ｔ２（Ｔ２＞Ｔ１）にわたって印加される（Ｔｘ  ２、ＧＳＴ化合物は、結晶状態をとるように、結晶化温度より低い温度にゆっくり冷却される。
【００１５】
相変化メモリデバイスは通常、メモリ・セル・アレイの形に配置された複数の相変化メモリセルを備える。メモリ・セル・アレイ内では、メモリセルのそれぞれが通常、対応するビット線および対応するワード線に接続される。例えば、メモリ・セル・アレイは、列の形で配置されたビット線と行の形で配置されたワード線とを備え、列と行の各交点の近傍に相変化メモリセルが位置してもよい。
【００１６】
特定のワード線に接続されている相変化メモリセルの行が、通常はその特定のワード線に適切な電圧レベルを印加することによって選択される。例えば、図１の左側に示されている相変化メモリセル１０と同様の相変化メモリセルの行を選択するには、対応するワード線ＷＬに比較的高い電圧レベルを印加してＮＭＯＳトランジスタ１２をオンにする。あるいは、図１の右側に示されている相変化メモリセル２０と同様の相変化メモリセルの行を選択するには、対応するワード線ＷＬに比較的低い電圧レベルを印加して、ダイオード２２に電流を流せるようにする。
【００１７】
ＰＣＭを有するＳＬＣ（単一レベル）セルは、ほぼ１０〜１００倍の抵抗差があるため、論理「１」（アモルファス、リセット状態）と論理「０」（結晶、セット状態）の間に大きな検出マージンを有する。しかしながら、ＭＬＣ（マルチ・レベル・セル）の場合、２つの論理状態の間に明らかな差が継続しない。また、相変化メモリセルの密度が著しく大きくなってきているので、近くにあるセルおよび遠くにあるセルの書込み特性は解決されるべき問題の１つである。
【００１８】
２００６年９月１９日に発行され、参照により本明細書に組み込まれている、米国特許第７，１１０，２８６号明細書、Ｃｈｏｉらの「ＰＨＡＳＥ‐ＣＨＡＮＧＥ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＡＮＤ  ＭＥＴＨＯＤ  ＯＦ  ＷＲＩＴＩＮＧ  Ａ  ＰＨＡＳＥ‐ＣＨＡＮＧＥ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ」（以下、Ｃｈｏｉ）では、ビット線の寄生抵抗因子によって誘起されるセル抵抗の変動を補償するために行アドレスに応じた異なるパルス制御が開示されている。Ｃｈｏｉは、セルのセット抵抗およびリセット抵抗の変動を解決することができるが、行アドレスの入力でより複雑な制御を必要とする。また、Ｃｈｏｉの変動差はプロセス条件およびプロセス技術に応じて変化する。
【００１９】
したがって、ＰＣＭを使用する改良された装置、方法およびシステム、ならびに、かかる改良されたＰＣＭを利用する不揮発性メモリデバイスおよびシステムの開発が必要である。
【発明の概要】
【発明が解決しようとする課題】
【００２０】
本発明の目的は、大きい書込み電流の影響を低減した相変化メモリ（ＰＣＭ）を使用する装置、方法およびシステムを提供することである。
【課題を解決するための手段】
【００２１】
本発明の一態様によれば、第１の端部および第２の端部を有するビット線を備えるメモリアレイであって、ビット線の第１の端部と第２の端部の間でビット線に結合されたＰＣＭセルにアクセスするためのメモリアレイと、ＰＣＭセルに書き込むときにＰＣＭセルに電流を同時に供給するための、ビット線の第１の端部およびビット線の第２の端部にそれぞれ結合された第１の書込みドライバおよび第２の書込みドライバと、ＰＣＭセルから読み取るときにＰＣＭセルの抵抗を検出するための、ビット線の第２の端部に結合されたセンス増幅器と、を含む装置が提供される。
【００２２】
好ましくは、第１の書込みドライバおよび第２の書込みドライバはそれぞれ、第１の列セレクタおよび第２の列セレクタを介してビット線の第１の端部およびビット線の第２の端部に結合される。
【００２３】
好ましくは、メモリアレイは、ＰＣＭセルを選択するための、ＰＣＭセルに結合されたワード線を備える。
【００２４】
別法として、ワード線は、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）またはダイオードによってＰＣＭセルに結合される。
【００２５】
ＰＣＭセルはマルチ・レベル・セル（ＭＬＣ）であることが有利である。
【００２６】
本発明の別の態様によれば、ビット線の第１の端部および前記ビット線の第２の端部にそれぞれ結合された第１の書込みドライバおよび第２の書込みドライバからＰＣＭセルに電流を同時に供給することを含む、ＰＣＭセルにデータを書き込む方法が提供される。
【００２７】
好ましくは、この方法はワード線を使用してＰＣＭセルを選択することを含む。
【００２８】
好ましくは、第１の書込みドライバおよび第２の書込みドライバからＰＣＭセルに電流を同時に供給することは、第１の書込みドライバから第１の列セレクタを経由してＰＣＭセルにかつ第２の書込みドライバから第２の列セレクタを経由してＰＣＭセルに電流を同時に供給すること、を含む。
【００２９】
本発明の別の態様によれば、第１の端部および第２の端部を有するビット線を含むメモリアレイであって、ビット線の第１の端部と第２の端部の間でビット線に結合されたＰＣＭセルにアクセスするためのメモリアレイを有する相変化メモリ（ＰＣＭ）装置と、ＰＣＭセルに書き込むときにＰＣＭセルに電流を同時に供給するための、ビット線の第１の端部およびビット線の第２の端部にそれぞれ結合された第１の書込みドライバおよび第２の書込みドライバと、ＰＣＭセルから読み取るときにＰＣＭセルの抵抗を検出するための、ビット線の第２の端部に結合されたセンス増幅器と、を含むシステムが提供される。
【００３０】
好ましくは、第１の書込みドライバおよび第２の書込みドライバはそれぞれ、第１の列セレクタおよび第２の列セレクタを介してビット線の第１の端部およびビット線の第２の端部に結合される。
【００３１】
好ましくは、メモリアレイは、ＰＣＭセルを選択するための、ＰＣＭセルに結合されたワード線を備える。
【００３２】
場合によっては、ワード線は、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）またはダイオードによってＰＣＭセルに結合される。
【００３３】
ＰＣＭセルはマルチ・レベル・セル（ＭＬＣ）であることが好ましい。
【００３４】
したがって、改良された装置、方法およびシステムが提供されている。
【００３５】
本発明のさらなる特徴および利点は、添付図面と組み合わせてなされる以下の詳細な説明から明らかになるであろう。
【図面の簡単な説明】
【００３６】
【図１】従来のＮＭＯＳスイッチＰＣＭ（相変化メモリ）セルおよび従来のダイオードスイッチＰＣＭセルの概略図である。
【図２】従来のＰＣＭセルのセット動作およびリセット動作時の温度変化のグラフである。
【図３】従来のＰＣＭデバイスのセルアレイ内の回路の概略図である。
【図４】図３に示されているビット線の等価回路の概略図である。
【図５Ａ】ＰＣＭデバイス内のマルチ・レベル・セル内のデータ分布図である。
【図５Ｂ】ＰＣＭデバイス内のマルチ・レベル・セル内のデータ分布図である。
【図６】本発明の例示的な一実施形態によるＰＣＭデバイスの第１の実施形態のブロック図である。
【図７Ａ】図６に示されているＰＣＭデバイスのセルアレイ内の回路の概略図である。
【図７Ｂ】図７Ａに示されているビット線の等価回路の概略図である。
【図８Ａ】それぞれ電圧検出および電流検出のための等価回路の概略図である。
【図８Ｂ】それぞれ電圧検出および電流検出のための等価回路の概略図である。
【図９】本発明の例示的な一実施形態によるＰＣＭデバイスの第２の実施形態のブロック図である。
【図１０】本発明の例示的な一実施形態によるＰＣＭデバイスの第３の実施形態のブロック図である。
【図１１Ａ】図６に示されているメモリを含む電気デバイスの略図である。
【図１１Ｂ】図９に示されているメモリを含む電気デバイスの略図である。
【図１１Ｃ】図１０に示されているメモリを含む電気デバイスの略図である。
【発明を実施するための形態】
【００３７】
添付図面にわたって同様の事項が同様の参照番号によって識別されることに留意されたい。
【００３８】
本明細書で上述したように、書込みドライバから目的セルまでの距離によって引き起こされる書込み電流のばらつきは、相変化メモリ（ＰＣＭ）セル、特にＭＬＣ（マルチ・レベル・セル）ＰＣＭセルのセル抵抗分布に影響を及ぼす。
【００３９】
図３は、従来のＰＣＭデバイスのセルアレイ３０２内の回路の概略図である。セルアレイ３０２は、ワード線３０６によって選択可能な行とビット線３０８および列セレクタ３１０によって選択可能な列の形で配置された複数のＰＣＭセル３０４を含む。矢印３１４は、書込みドライバ３１２から選択済みセル３１６を通って接地まで取られる書込み電流の経路を示す。
【００４０】
図４を参照すると、書込みドライバ３１２からメモリセルの接地４１２までの４つの代表的な抵抗因子が概略的に示されており、下記のとおりである。
Rsel（Ｒセレクタ）：列セレクタのトランジスタのチャネル抵抗４０２
Rbl（Ｒビット線）：ビット線の寄生抵抗４０４
Rdiode（Ｒダイオード）：ダイオードの順方向バイアス抵抗４０８
Rgnd（Ｒ接地）：ワード線の抵抗（接合抵抗）＋関連するＭＯＳトランジスタのチャネル抵抗４１０
【００４１】
支配的な消費電力因子および性能劣化として寄生容量を有するＤＲＡＭビット線とは異なり、相変化メモリは、ＶＤＤとＶＳＳの間の直流路を流れる非常に大きい書込み電流を必要とする。したがって、ビット線上の抵抗因子は容量因子より重要である。寄生抵抗を低減するためには、ビット線の幅および高さを大きくすることができる。しかし、それにより、位相幾何学的困難性によって、ビット線の幅が広くセルの歩留まりが低いセルサイズになる。
【００４２】
図５Ａを参照すると、２ビット／セルのマルチ・レベル・セル（ＭＬＣ）ＰＣＭデバイスのデータ分布図５００が示されている。ＭＬＣの実装には、ビット定義間に読取り動作マージン５０４、５０６、５０８を確保するために、各論理値５０２に対するセルの抵抗分布５０１のより正確な制御を必要とする。図５Ｂは、より多くのビットが単一セル内に割り当てられた場合を示し、各論理値５１２に対する３ビット／セルのＭＬＣ  ＰＣＭデバイスのデータ分布図５１０を示す。読取り動作マージン５１４、５１６、５１８、５２０、５２２、５２４、５２６は小さくなる。
【００４３】
図６を参照すると、ＰＣＭメモリ・セル・アレイ６１０の上部６０２および下部６０４に２つの物理的に分離された書込みドライバ６０２、６０４（本明細書では、二重書込みドライバとも称される）を設けた、本発明による第１の実施形態を含むＰＣＭメモリ６００のブロック図が示されている。好ましくは、上側にある書込みドライバ６０２と下側にある書込みドライバ６０４の両方が選択された同じセルに書込み電流を同時に供給する。上部書込みドライバ６０２および下部書込みドライバ６０４（本明細書では、それぞれ第１の書込みドライバおよび第２の書込みドライバとも称される）は、列セレクタ６０６を介して同じビット線６０８に接続されるかまたは電気的に結合される。「上部」および「下部」という用語は、本明細書では、各図を参照するときに便宜かつ明瞭にするために使用される。メモリ６００は任意の位置に向きを決めることができ、これらも本発明の範囲内である。
【００４４】
従来の行デコーダ６１４および行プリデコーダ６１６がワード線３０６の選択を制御する。読取り／書込み制御論理６１２が、行デコーダ６１４、行プリデコーダ６１６、列セレクタ６０６、センス増幅器６０４、および書込みドライバ６０２を制御する。
【００４５】
本発明の一実施形態による二重書込みドライバ６０２、６０４を配置することにより、ビット線の寄生抵抗が最大でRblの５０％低減される、すなわち、相変化メモリセルの中間が（二重）書込みドライバから離れた位置にあり、列セレクタのチャネル抵抗効果が、上側面の書込みドライバ６０２および下側面の書込みドライバ６０４からの同等の書込み駆動電流によって抑制されうる、という利点が提供される。
【００４６】
読取りセンス増幅器６０４は、二重書込みドライバ６０２、６０４とは異なり、ビット線６０８の一端に置かれることが好ましい。というのは、読取り検出が両側面で同時に行われずに、読取り動作に個別の制御が不要であるからである。他の好ましい実施形態は、本明細書において、以下に読取りセンス増幅器の位置を示して開示される。
【００４７】
本発明の諸実施形態は、ビット線の寄生抵抗およびセレクタトランジスタのチャネル抵抗を効果的に低減する。図７Ａは、ビット線６０８上の２つの抵抗因子の低減効果を示す。図７Ｂは、最悪の場合のセル、すなわち二重書込みドライバ６０２、６０４の間の真ん中にあるセルに対する、図７Ａに示されているビット線６０８の等価回路７１０の概略図である。ビット線の抵抗および列セレクタのチャネル抵抗７１２が半減することに留意されたい。
【００４８】
図８Ａおよび８Ｂを参照すると、電流検出法８００はRparasitic（Ｒ寄生）８０２（ビット線の寄生抵抗）の影響を受けるが、電圧検出法８１０はRparasitic（Ｒ寄生）８０２の影響を受けない。これらの検出法の関係は検出値の基本式から導出される。
【００４９】
電流検出８００は次のとおりである。
Ione＝Vforce／（RGST_reset＋Rparasitic）
Izero＝Vforce／（RGST_set＋Rparasitic）
Izero −Ione（電流検出マージン）＝Ｖ＊（RGST_reset−RGST_set）／（RGST_reset＊RGST_set＋Ｒ２parasitic＋Rparasitic（RGST_reset＋RGST_set）
【００５０】
電圧検出８１０は次のとおりである。
Vone＝Iforce＊（RGST_reset＋Rparasitic）
Vzero＝Iforce＊（RGST_set＋Rparasitic）
Vone−Vzero（電圧検出マージン）＝Iforce＊（RGST_reset−RGST_set）、Rparasiticは含まれない。
【００５１】
本発明の他の実施形態は、複数のメモリアレイの場合にさらに小さいチップサイズを提供することができる。共有されるセンス増幅器および書込みドライバはメモリアレイの中心の中に置くことができる。例えば、図９を参照すると、本発明の第２の実施形態のブロック図９００が示されている。センス増幅器および書込みドライバ９０２は、上部メモリアレイと下部メモリアレイの間で共有され、あるいはより一般的には隣接するメモリアレイ間で共有される。図１０に示されている第３の実施形態では、センス増幅器１００２だけが上部メモリアレイと下部メモリアレイの間で共有される。
【００５２】
本発明の諸実施形態は、同じビット線に対して両側配置した（メモリアレイの上部および下部の）有利な二重書込みドライバ構成を提供する。書込みドライバの片側だけが読取りセンス増幅器をもっている（上部または下部）。
【００５３】
本発明の諸実施形態は、各論理状態に対して狭いセル抵抗分布と併せてより良好な読取り動作検出マージンをも提供する。
【００５４】
メモリアレイの中心に読取りセンス増幅器があり、メモリアレイの上側面および下側面に書込みドライバがある。
【００５５】
両側面の書込みドライバは同じビット線に対して同時に起動される。
【００５６】
本発明の諸実施形態を実施するために任意のタイプの相変化メモリ（ＮＭＯＳセレクタ、バイポーラ、およびダイオード）を使用することができる。
【００５７】
本明細書で上述したように、図６、図９および図１０に示されているメモリシステムは、それぞれ図１１Ａ、図１１Ｂおよび図１１Ｃに示されているように、電気デバイス１１００に組み込むこともできる。電気デバイス１１００は、例えば、メモリスティック、固体ディスク（ＳＳＤ）、ラップトップコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、オーディオプレーヤなどであってもよく、その場合、本発明の諸実施形態の利点が特に有益となる。
【００５８】
本発明の上記の実施形態は例示のためのものにすぎない。したがって、本発明の範囲は添付の特許請求の範囲によってのみ限定されることが意図されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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