(57)【特許請求の範囲】
【請求項１】
薄膜トランジスタ回路の駆動方法であって、
前記薄膜トランジスタ回路は、非晶質酸化物半導体をチャネル層とし、ゲート端子にソース端子より高い電圧およびドレイン端子にゲート端子以下の電圧を連続してまたは断続的に印加したときに閾値電圧が上昇し、前記ゲート端子、ソース端子ならびにドレイン端子への電圧の印加を停止することによって前記閾値電圧がもとの値に回復する薄膜トランジスタを含んでおり、
前記閾値電圧の変化が前記薄膜トランジスタの駆動に影響を与えない飽和領域で前記薄膜トランジスタを駆動し、前記薄膜トランジスタ回路の電源電圧を接地電圧にする前記薄膜トランジスタ回路の非使用期間の少なくとも一部において、前記薄膜トランジスタのドレイン端子をソース端子と同電圧にするとともに、前記薄膜トランジスタのゲート端子にソース端子より高い一定電圧を印加することにより、前記薄膜トランジスタ回路の使用が再開されたときに、前記飽和領域で前記薄膜トランジスタの駆動が再開されることを特徴とする薄膜トランジスタ回路の駆動方法。
【請求項２】
前記薄膜トランジスタ回路が発光素子の駆動回路であることを特徴とする請求項１に記載の薄膜トランジスタ回路の駆動方法。
【請求項３】
非晶質酸化物半導体をチャネル層とする薄膜トランジスタと、前記薄膜トランジスタのゲート端子とドレイン端子にそれぞれソース端子との間に電圧を印加する電圧印加手段とを含む薄膜トランジスタ回路であって、
前記薄膜トランジスタは、非晶質酸化物半導体をチャネル層とし、ゲート端子にソース端子より高い電圧およびドレイン端子にゲート端子以下の電圧を連続してまたは断続的に印加したときに閾値電圧が上昇し、前記ゲート端子、ソース端子ならびにドレイン端子への電圧の印加を停止することによって前記閾値電圧がもとの値に回復する薄膜トランジスタであって、
前記閾値電圧の変化が前記薄膜トランジスタの駆動に影響を与えない飽和領域で前記薄膜トランジスタが駆動され、前記薄膜トランジスタ回路の電源電圧が接地電圧になる前記薄膜トランジスタ回路の非使用期間の少なくとも一部において、前記電圧印加手段から、前記薄膜トランジスタのドレイン端子にソース端子と同電圧になる一定電圧が印加されるとともに、前記薄膜トランジスタのゲート端子にソース端子より高い一定電圧が印加され、前記薄膜トランジスタ回路の使用が再開されたときに、前記飽和領域で前記薄膜トランジスタが駆動されることを特徴とする薄膜トランジスタ回路。
【請求項４】
発光素子と前記発光素子に電流を供給する薄膜トランジスタを含む複数の画素、および前記薄膜トランジスタのゲート端子とドレイン端子にそれぞれソース端子との間に電圧を印加する電圧印加手段を備えた発光表示装置であって、
前記薄膜トランジスタは、非晶質酸化物半導体をチャネル層とし、ゲート端子にソース端子より高い電圧およびドレイン端子にゲート端子以下の電圧を連続してまたは断続的に印加したときに閾値電圧が上昇し、前記ゲート端子、ソース端子ならびにドレイン端子への電圧の印加を停止することによって前記閾値電圧がもとの値に回復する薄膜トランジスタであって、
前記発光表示装置の表示期間において、前記閾値電圧の変化が前記薄膜トランジスタの駆動に影響を与えない飽和領域で前記薄膜トランジスタが駆動され、前記発光表示装置の電源電圧が接地電圧になる前記発光表示装置の非表示期間の少なくとも一部において、前記電圧印加手段から、前記薄膜トランジスタのドレイン端子にソース端子と同電位になる一定電圧が印加されるとともに、前記薄膜トランジスタのゲート端子にソース端子よりも高い一定電圧が印加され、前記発光表示装置の表示が再開されたときに、前記薄膜トランジスタが前記飽和領域で駆動されることを特徴とする発光表示装置。
【請求項５】
前記発光表示装置の非使用期間の少なくとも一部において前記電圧印加手段が印加する前記電圧に必要な電力は、前記発光表示装置が備える、あるいは、前記発光表示装置を含むシステムが備えるバッテリより供給されることを特徴とする請求項４に記載の発光表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ回路、発光表示装置と及びそれらの駆動方法に係わる。本発明の発光表示装置と及びその駆動方法は、特に発光素子と発光素子に電流を供給するための駆動回路で構成される画素をマトリックス状に備えた発光表示装置とその駆動方法に好適に用いられるものである。発光素子としては例えば有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ、以下ＥＬという）素子を用いることができる。
【背景技術】
【０００２】
近年、有機ＥＬ素子を発光素子として用いる、有機ＥＬディスプレイの研究開発が進められている。この有機ＥＬディスプレイでは、有機ＥＬ素子の寿命を延ばすために、また、高品質な画質を実現するために、各画素に駆動回路を備えたアクティブマトリックス（Ａｃｔｉｖｅ−Ｍａｔｒｉｘ、以下ＡＭという）型有機ＥＬディスプレイが一般的である。この駆動回路は、ガラスあるいはプラスチック等の基板上に形成される薄膜トランジスタ（Ｔｈｉｎ−Ｆｉｌｍ−Ｔｒａｎｓｉｓｔｏｒ、以下ＴＦＴという）で構成される。有機ＥＬディスプレイの内、主に基板と駆動回路部分をバックプレーンと呼ぶ。
【０００３】
有機ＥＬディスプレイ向けバックプレーンのＴＦＴとして、非晶質シリコン（ａｍｏｒｐｈｏｕｓ−Ｓｉ、以下ａ−Ｓｉという）や多結晶シリコン（ｐｏｌｙ−ｃｒｙａｔａｌ−Ｓｉ、以下ｐ−Ｓｉという）などが検討されている。その他に、最近、新たにアモルファス酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ、以下ＡＯＳという）の薄膜をＴＦＴのチャネル層として用いるＴＦＴが提案されている。ＡＯＳ材料としては、例えば、インジウム（Ｉｎ）とガリウム（Ｇａ）と亜鉛（Ｚｎ）の酸化物（ａｍｏｒｐｈｏｕｓ−Ｉｎ−Ｇａ−Ｚｎ−Ｏ、以下ａ−ＩＧＺＯという）がある。また、亜鉛とインジウムの酸化物（ａｍｏｒｈｏｕｓ−Ｚｎ−Ｉｎ−Ｏ、以下ａ−ＺＩＯという）がある。非晶質酸化物半導体をチャネル層とするＴＦＴは、ａ−Ｓｉ  ＴＦＴの１０倍以上の移動度を備え、また、非晶質性に起因する高い均一性が得られると考えられる。従って、これらのＴＦＴは、ディスプレイ向けバックプレーンのＴＦＴとして有望である。非晶質酸化物半導体をチャネル層とするＴＦＴは例えば、非特許文献１、非特許文献２に記載されている。
【非特許文献１】Ｎｏｍｕｒａ  ｅｔ．  ａｌ．，Ｎａｔｕｒｅ，  ｖｏｌ．４３２，ｐｐ．４８８−４９２，  ２００４
【非特許文献２】Ｙａｂｕｔａ  ｅｔ．  ａｌ．，ＡＰＬ，  ８９，  １１２１２３，  ２００６
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＡＭ型有機ＥＬディスプレイで高品質な表示を実現するための課題として、（１）有機ＥＬ素子の電圧−輝度特性の経時変化、（２）駆動回路の構成要素であるＴＦＴの特性ばらつき、（３）電気的ストレスによるＴＦＴの特性変化、などがある。
【０００５】
駆動回路にＡＯＳ−ＴＦＴを用いる場合、ＡＯＳ−ＴＦＴの均一性が高いこと、ＡＯＳ−ＴＦＴから有機ＥＬ素子に供給する電流を制御する駆動回路を採用すること、から２つの課題（１）、（２）は改善できる。
【０００６】
一方、ＡＯＳ−ＴＦＴには、電気的ストレスによる特性変化が見られ、上記課題（３）が残されている。
【０００７】
本発明の目的は、電気的ストレスによるＴＦＴの特性変化に伴う、表示品質の低下を抑えることにある。
【課題を解決するための手段】
【０００８】
本発明の薄膜トランジスタ回路の駆動方法は、前記薄膜トランジスタ回路が、非晶質酸化物半導体をチャネル層とし、ゲート端子にソース端子より高い電圧およびドレイン端子にゲート端子以下の電圧を連続してまたは断続的に印加したときに閾値電圧が上昇し、前記ゲート端子、ソース端子ならびにドレイン端子への電圧の印加を停止することによって前記閾値電圧がもとの値に回復する薄膜トランジスタを含んでおり、前記閾値電圧の変化が前記薄膜トランジスタの駆動に影響を与えない飽和領域で前記薄膜トランジスタを駆動し、前記薄膜トランジスタ回路の電源電圧を接地電圧にする前記薄膜トランジスタ回路の非使用期間の少なくとも一部において、前記薄膜トランジスタのドレイン端子をソース端子と同電圧にするとともに、前記薄膜トランジスタのゲート端子にソース端子より高い一定電圧を印加することにより、前記薄膜トランジスタ回路の使用が再開されたときに、前記飽和領域で前記薄膜トランジスタの駆動が再開されることを特徴とする。
【００１０】
また本発明の薄膜トランジスタ回路は、非晶質酸化物半導体をチャネル層とする薄膜トランジスタと、前記薄膜トランジスタのゲート端子とドレイン端子にそれぞれソース端子との間に電圧を印加する電圧印加手段とを含む薄膜トランジスタ回路であって、前記薄膜トランジスタは、非晶質酸化物半導体をチャネル層とし、ゲート端子にソース端子より高い電圧およびドレイン端子にゲート端子以下の電圧を連続してまたは断続的に印加したときに閾値電圧が上昇し、前記ゲート端子、ソース端子ならびにドレイン端子への電圧の印加を停止することによって前記閾値電圧がもとの値に回復する薄膜トランジスタであって、前記閾値電圧の変化が前記薄膜トランジスタの駆動に影響を与えない飽和領域で前記薄膜トランジスタが駆動され、前記薄膜トランジスタ回路の電源電圧が接地電圧になる前記薄膜トランジスタ回路の非使用期間の少なくとも一部において、前記電圧印加手段から、前記薄膜トランジスタのドレイン端子にソース端子と同電圧になる一定電圧が印加されるとともに、前記薄膜トランジスタのゲート端子にソース端子より高い一定電圧が印加され、前記薄膜トランジスタ回路の使用が再開されたときに、前記飽和領域で前記薄膜トランジスタが駆動されることを特徴とする。
【００１１】
また本発明の発光表示装置は、発光素子と前記発光素子に電流を供給する薄膜トランジスタを含む複数の画素、および前記薄膜トランジスタのゲート端子とドレイン端子にそれぞれソース端子との間に電圧を印加する電圧印加手段を備えた発光表示装置であって、前記薄膜トランジスタは、非晶質酸化物半導体をチャネル層とし、ゲート端子にソース端子より高い電圧およびドレイン端子にゲート端子以下の電圧を連続してまたは断続的に印加したときに閾値電圧が上昇し、前記ゲート端子、ソース端子ならびにドレイン端子への電圧の印加を停止することによって前記閾値電圧がもとの値に回復する薄膜トランジスタであって、前記発光表示装置の表示期間において、前記閾値電圧の変化が前記薄膜トランジスタの駆動に影響を与えない飽和領域で前記薄膜トランジスタが駆動され、前記発光表示装置の電源電圧が接地電圧になる前記発光表示装置の非表示期間の少なくとも一部において、前記電圧印加手段から、前記薄膜トランジスタのドレイン端子にソース端子と同電位になる一定電圧が印加されるとともに、前記薄膜トランジスタのゲート端子にソース端子よりも高い一定電圧が印加され、前記発光表示装置の表示が再開されたときに、前記薄膜トランジスタが前記飽和領域で駆動されることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、薄膜トランジスタの閾値電圧が電気的ストレスに対して飽和する領域で使用することができるため、電気的ストレスによるＴＦＴの特性変化の影響を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
本発明者らは、ＡＯＳ−ＴＦＴの評価を進めることにより以下の知見を得た。
ＡＯＳ−ＴＦＴは、電気的ストレスにより閾値電圧がシフトするという性質を有するが、この閾値電圧のシフトは経時的に飽和する傾向にある。そして閾値電圧のシフトは、ゲート電位が、ソース電位より高い場合に現れる。また、ＡＯＳ−ＴＦＴの閾値電圧のシフトは電気的ストレスを取り除き、一定期間放置することで電気的ストレスを印加する前の状態に戻る性質がある。つまり、本発明に係るＡＯＳ−ＴＦＴは電気的ストレスを印加すること、電気的ストレスを取り除くことで、ＡＯＳ−ＴＦＴの閾値電圧が可逆的に変化する性質に基づきなされたものである。尚、本発明は、ゲート端子・ソース端子間に印加される電気的ストレスにより閾値電圧が可逆的に変化するＴＦＴに適用することができ、ＡＯＳ−ＴＦＴに限定されるものではない。
【００１４】
以下、本発明の実施形態として、駆動回路がａ−ＩＧＺＯ（ＩｎとＧａとＺｎを含有したアモルファス酸化物）をチャネル層とするＡＯＳ−ＴＦＴを有し、有機ＥＬ素子が発光素子である有機ＥＬディスプレイ（発光表示装置となる）について説明する。
【００１５】
ただし、本発明はａ−ＩＧＺＯ以外のＡＯＳを半導体とする発光表示装置や、有機ＥＬ素子以外の発光素子、たとえば無機EL素子を用いた発光表示装置にも適用できる。
また本発明はチャネル層として非晶質酸化物半導体を用いたＴＦＴを有する薄膜トランジスタ回路に広く用いることができる。
【００１６】
本実施形態の薄膜トランジスタ回路は、ゲート端子・ソース端子間に印加される電気的ストレスにより閾値電圧が可逆的に変化する薄膜トランジスタと、薄膜トランジスタのゲート端子・ソース端子間に電気的ストレスとして電圧を印加する電圧印加手段とを有する。電圧印加手段は、閾値電圧が電気的ストレスに対して飽和する領域で薄膜トランジスタを駆動するように、薄膜トランジスタの非駆動時にゲート端子・ソース端子間に電気的ストレスを印加する。具体的には、薄膜トランジスタのゲート電位がソース電位よりも高くなるように、ゲート端子・ソース端子間に電圧を印加する。また、電気的ストレスを印加する際に、薄膜トランジスタのゲート電位をドレイン電位と同じ又はドレイン電位より高くしてもよい。
【００１７】
また、薄膜トランジスタのソース端子にゲート電位に対して低くするように電圧を印加してもよい。図９は薄膜トランジスタのドレイン、ソースをゲート電位に対して低くするように電圧を印加する場合を示す回路図である。電圧印加手段は２つのスイッチと２つの電源Vsa、Vdaから構成される。薄膜トランジスタの通常の使用時にはゲートに電圧Vg、ドレインに電圧Vd、ソースに電圧Vsを印加する。また、使用時前にはゲートに電圧Vgを印加した状態でソース側の電源VsaのスイッチをONし、ソースに電圧Vs（Vg>Vs）を印加することで、ゲート電位Vgをソース電位Vsaよりも高くすることができる。この際、ドレイン側の電源VdaのスイッチをONし、ドレインに電圧Vdを印加してもよい（Vg>Vd又はVg=Vdとする）。
【００１８】
なお、発光表示装置以外のＡＯＳ−ＴＦＴを用いたＡＭ型デバイスとしては、例えば、感圧素子を用いた圧力センサや、感光素子を用いた光センサなどにも適用することができ、同様な効果が得られる。
【００１９】
また、本発明での非晶質とは、Ｘ線回折において明確なピークがみられないことをいう。
【００２０】
本実施形態の有機ＥＬディスプレイは、有機ＥＬ素子と、有機ＥＬ素子を駆動する駆動回路とを有する画素を複数備える。駆動回路内には、有機ＥＬ素子に供給する電流を制御する駆動ａ−ＩＧＺＯ−ＴＦＴと、駆動ＴＦＴの接続を変更する１つ又は複数のスイッチと、を少なくとも備える。さらに、表示期間において、駆動用ＴＦＴは、電気的ストレスに対し、閾値電圧が飽和している領域で動作する。本発明において閾値電圧が飽和している領域とは、電気的ストレスに対する薄膜トランジスタの閾値電圧の変化率が小さい領域のことである。ここで、閾値電圧の変化率が小さい領域とは、電気的ストレスに対する閾値電圧の変化が薄膜トランジスタの駆動に影響を与えない領域をいう。
【００２１】
本実施形態の有機ＥＬディスプレイにおいて、非発光期間、例えば、ディスプレイのスイッチがオフされている場合に、スイッチを開閉し、駆動用ＴＦＴのゲートにＨレベル、ソースとドレインにＬレベルを印加する。これにより、駆動用ＴＦＴには、電気的ストレスが印加され続けるため、閾値電圧のシフトが回復することなく、駆動用ＴＦＴは、飽和している領域を維持することができる。なお、電気的ストレスの印加は連続的に電圧を印加しても断続的に（例えばパルスを複数回）印加してもよい。
【００２２】
この後、再度表示を行うと、駆動用ＴＦＴは、閾値電圧が飽和している領域で動作することになる。従って、本実施形態の有機ＥＬディスプレイでは、ＴＦＴの電気的ストレスに対する閾値電圧のシフトを小さくすることが可能であり、表示品質の低下を抑えることができる。
【００２３】
さらに、本実施形態の有機ＥＬディスプレイは、ディスプレイ製造後、駆動用ＴＦＴに電圧を印加する動作を、少なくとも使用開始の４８時間前、より好ましくは２４時間前まで実施することがより好ましい。本動作を実施することで、駆動用ＴＦＴは、使用開始から、電気的ストレスに対し、閾値電圧が飽和している領域で動作することが可能となる。
【００２４】
さらに、本実施形態の有機ＥＬディスプレイは、付属のバッテリを備えることがより好ましい。付属のバッテリを備えることで、移動中などの外部電源に接続されていない場合でも、電気的ストレスを与える動作を実施することが可能となる。駆動ＴＦＴに電圧を印加する動作は、電流の供給をほとんど必要としないため、動作中の電力の消費は少ない。
【００２５】
（実施例１）
まず、本実施例に使用するａ−ＩＧＺＯをチャネル層とするＴＦＴの特性を述べる。
【００２６】
ａ−ＩＧＺＯ−ＴＦＴの作製法を以下に示す。
【００２７】
図１に示すように、リンあるいはヒ素などの不純物を高濃度に注入したＳｉ基板３０上に１００ｎｍの熱酸化ＳｉＯ２絶縁膜２０を形成する。ここでは、Ｓｉ基板３０の一部がゲート電極を構成する。
【００２８】
その後、室温において、多結晶ＩＧＺＯをターゲットとし、スパッタ成膜法により、ａ−ＩＧＺＯ膜１０を５０ｎｍ成膜する。次に、フォトリソグラフィ法と希塩酸によるウェットエッチングにより、ａ−ＩＧＺＯ膜１０をパターニングしてチャネル層を形成する。
【００２９】
その後、レジストをフォトリソグラフィ法によりパターニングし、ＥＢ蒸着法により、Ｔｉ層（５ｎｍ）５０、Ａｕ層（４０ｎｍ）４０を成膜後、リフトオフ法により、Ａｕ／Ｔｉのソース、ドレイン電極を形成する。
【００３０】
さらに、３００℃、１時間のアニールを行う。
【００３１】
以上により、図１に示すようなａ−ＩＧＺＯ  ＴＦＴを形成することができる。
【００３２】
上述の作製法にて得られるａ−ＩＧＺＯ  ＴＦＴの電気的特性を示す。
【００３３】
図２は、本ＴＦＴのＩｄ−Ｖｇ特性である。本ＴＦＴは、チャネル幅８０μｍ、チャネル長さ１０μｍで、閾値電圧−０．１Ｖ、移動度１８ｃｍ２／Ｖｓであり、移動度が、一般的なａ−Ｓｉ  ＴＦＴよりも１０倍以上大きい。
【００３４】
本ＴＦＴに、ゲート端子とドレイン端子間を短絡し、ドレイン端子とソース端子間に一定電流２７μＡを印加した場合の閾値電圧変化（ΔVTH）を図３に示す。図３の横軸は電気的ストレスを与えている時間を示す。この時、ゲート電位をソース電位より高くする。また、ゲート電位はドレイン電位と同じ電位とする。図３の横軸の表記のたとえば５Ｅ＋０４は５×１０４を示す。
【００３５】
この場合、ゲート端子とドレイン端子には一定の電圧を印加する。また、ドレイン端子とソース端子間に一定電流が流れるように、ソース端子に可変の電源を設ける。つまり、ドレイン端子とソース端子間に流れる電流は、ゲート端子とソース端子の電位差により決定されるため、ドレイン端子とソース端子間に流れる電流が一定となるようにソース端子に設けた電源の電圧を調整している。
【００３６】
また、ＴＦＴのゲート端子の電圧はソース端子の電圧よりも大きいことから、ＴＦＴには電気的ストレスが印加されている。この場合、ＴＦＴの閾値電圧は徐々に高くなる。よって、ドレイン端子とソース端子間に流れる電流を一定にするためには、ゲート端子とソース端子の電位差を大きくする必要がある。そのために、図３のストレス時間が増加するにしたがって、ソース端子に設けた電源の電圧が小さくなるように調整している。
【００３７】
本結果より、２０時間（約７万秒）後から６０時間の間で閾値変動が約１Ｖであるのに対し、測定開始から７万秒までの間で約３Ｖ変動する。従って、ストレス印加時間がある程度に達すると、電気的ストレスによる閾値電圧の変化率は一定に近づくと考えられる。図３の場合、例えば閾値変動が約１Ｖである領域（約７万秒以降）が閾値電圧の飽和領域であり、この領域でＴＦＴを駆動する。
【００３８】
尚、図３は非晶質酸化物半導体を用いた薄膜トランジスタに電気的ストレスを印加した場合の、ストレス時間と閾値電圧の関係の一例である。よって、ストレス時間と閾値電圧の関係は、使用する非晶質酸化物半導体やストレス印加条件（電圧、温度等）により変動する。
【００３９】
一方、上述の方法で得られる別のａ−ＩＧＺＯ−ＴＦＴ（チャネル幅  １８０μｍ、チャネル長さ  ３０μｍ）に、ゲート電圧１２Ｖ、ドレイン電圧６Ｖ、ソース電圧０Ｖの電気的ストレスを８００秒間印加した前後のＩｄ−Ｖｇ波形を図４に示す。その後、２日間暗所に保管した後の、同一ＴＦＴのＩｄ−Ｖｇ波形を同じく図４に示す。これによると、２日間（４８時間）暗所に保管すると、電気的ストレスによる閾値電圧の変化が回復する。つまり、電気的ストレスの影響が残っているのは、４８時間以下であることを示している。よって、ゲート端子・ソース端子間に印加される電気的ストレスにより閾値電圧が可逆的に変化することがわかる。
【００４０】
また、上述の方法で得られる別のａ−ＩＧＺＯ−ＴＦＴ（チャネル幅  １８０μｍ、チャネル長さ  ３０μｍ）に、ドレイン電圧６Ｖ、ソース電圧をＧＮＤに固定して、いくつかのゲート電圧において電気的ストレスを４００秒間印加する。ゲート電圧は、−１２Ｖ、−６Ｖ、４Ｖ、８Ｖ、１２Ｖの５通りである。電気的ストレスによる閾値電圧変化を図５に示す。これより、閾値変化は、ゲート電圧が、ソース電圧よりも低い場合（０Ｖ以下）では、ほとんどない。また、ゲート電圧が、ソース電圧、ドレイン電圧よりも高い場合（１２Ｖ）最も変化が大きくなる。
【００４１】
また、ａ−ＩＧＺＯ−ＴＦＴ（チャネル幅  １８０μｍ、チャネル長さ  ３０μｍ）に、ゲート電圧２０Ｖ、ソース電圧をＧＮＤに固定して、いくつかのドレイン電圧において電気的ストレスを４００秒間印加する。ドレイン電圧を変えた場合の閾値電圧変化を図１０に示す。これより、閾値変化は、ドレイン電圧がゲート電圧（２０Ｖ）に近づくにつれて小さくなることがわかる。
【００４２】
さらに、上述の方法で得られるチャネル幅１８０μｍ、チャネル長さ３０μｍのａ−ＩＧＺＯ−ＴＦＴのＩｄ−Ｖｇ特性を図６に示す。図６は、８個のＴＦＴのＩｄ−Ｖｇ特性を重ね書きしたもので、ほぼ１つに見えるほど均一性が高い。
【００４３】
以上の特性を示すａ−ＩＧＺＯ−ＴＦＴを用いて、以下のような方法により、図７に示す有機ＥＬディスプレイを作製する。
【００４４】
ガラス基板６０上に、まず、ゲート線並びにゲート電極として、Ｔｉ層５０-1、Ａｕ層４０-1、Ｔｉ層５１-1からなるＴｉ／Ａｕ／Ｔｉ積層膜を蒸着法にて成膜する。そのパターン形成は、フォトリソグラフィ法とリフトオフ法を用いる。
【００４５】
次に、絶縁層２１として、スパッタ法にてＳｉＯ２膜を成膜する。そのパターン形成は、フォトリソグラフィ法と、バッファドフッ酸によるウェットエッチング法にて行う。
【００４６】
続いて、チャネル層として、スパッタ法にてａ−ＩＧＺＯ膜１０を形成する。そのパターン形成は、フォトリソグラフィ法と、希塩酸によるウェットエッチング法にて行う。
【００４７】
続いて、データ配線並びにソース・ドレイン電極として、Ｔｉ層５０-２、Ａｕ層４０-２、Ｔｉ層５１-２からなるＴｉ／Ａｕ／Ｔｉ積層膜を蒸着法にて成膜する。そのパターン形成は、フォトリソグラフィ法とリフトオフ法を用いる。
【００４８】
続いて、層間絶縁膜として、ＳｉＯ２膜５２を成膜する。そのパターン形成は、フォトリソグラフィ法と、バッファドフッ酸によるウェットエッチング法にて行う。
【００４９】
続いて、平坦化膜として，感光性ポリイミド膜７０をスピンコート法にて成膜する。パターニングは、感光性ポリイミドを使用しているため、フォトリソグラフィ法にて露光し、剥離することで行うことができる。
【００５０】
続いて、有機ＥＬ素子を形成する。
【００５１】
まず、アノード電極として、スパッタ法にてＩＴＯ膜８０を成膜する。そのパターン形成は、フォトリソグラフィ法とＩＴＯ剥離液によるウェットエッチング法、あるいは、ドライエッチング法にて行う。
【００５２】
続いて、素子分離膜として、感光性ポリイミド膜７１をスピンコート法にて成膜する。パターニングは、感光性ポリイミドを使用しているため、フォトリソグラフィ法にて露光し、剥離することで行うことができる。
【００５３】
続いて、発光層として、蒸着法にて有機膜９０を成膜する。そのパターン形成は、メタルマスクにて行う。
【００５４】
続いて、カソード電極１００として、蒸着法にてアルミ膜を成膜する。そのパターン形成は、メタルマスクにて行う。
【００５５】
最後に、ガラス基板６１によりガラス封止を行うことで、有機ＥＬディスプレイを作製することができる（図７）。
【００５６】
本実施例の有機ＥＬディスプレイの画素回路を図８に示す。画素回路は有機ＥＬ素子（ＯＬＥＤ）を除く破線で囲まれた回路構成部である。また本実施例の有機ＥＬディスプレイの画素領域部を図１１に示す。図１１において、Ｓ１〜Ｓ６は電圧印加手段となるスイッチを示し、画素は有機ＥＬ素子（ＯＬＥＤ）と画素回路とからなる。本実施例において、駆動回路となる画素回路は、３つのａ−ＩＧＺＯ−ＴＦＴ（ＴＦＴ１、ＴＦＴ２、ＴＦＴ３）と、ＴＦＴ１のゲートとソース間にある容量Ｃにて構成される。ＴＦＴ１は、有機ＥＬ素子（ＯＬＥＤ）に供給する電流を制御する駆動ＴＦＴであり、ＴＦＴ２、ＴＦＴ３は、スイッチとして動作する。
【００５７】
まず、本実施例の通常の表示期間における動作を説明する。ここでは、ｍ行ｎ列目の画素の動作を説明するが、他の画素の動作も同様である。通常の表示期間においてスイッチＳ１〜Ｓ６はＯＦＦ状態となっている。
【００５８】
走査線ＳＬｍが選択される期間において、走査線ＳＬｍにはＨレベルが印加され、ＴＦＴ２、ＴＦＴ３がＯＮする。その選択期間に、データ線ＤＬｎからＴＦＴ２を経由して、ＴＦＴ１のゲートに階調電圧が印加され、またＧＮＤ線からＴＦＴ３を経由してＴＦＴ１のソースにＧＮＤ電圧が印加される。その後、次段の走査線が選択されると、走査線ＳＬｍはＬレベルが印加され、ＴＦＴ２、ＴＦＴ３がＯＦＦする。この時、ＴＦＴ１のゲートとソース間の電圧は、容量Ｃにより、選択期間における階調電圧が保持される。ＴＦＴ１が飽和領域で動く限り、階調電圧により、ＴＦＴ１に流れる電流が決定される。よって、本階調電圧の大きさにより、ＯＬＥＤに供給する電流、つまり、ＯＬＥＤの輝度を制御することが可能である。
【００５９】
上記走査の選択は、ディスプレイ上の全走査線に対し、１秒間に６０回行われる。つまり、１フレーム期間は、１／６０秒である。
【００６０】
次に、本実施例の非表示期間における動作を説明する。ｍ行ｎ列目の画素の動作について説明するが、他の画素の動作も同様である。
【００６１】
本実施例の有機ＥＬディスプレイは、非表示期間の少なくとも一部において、全走査線ＳＬｍ、ＤＬｎが選択され、ＴＦＴ２、ＴＦＴ３は、ＯＮとなる。また、データ線ＤＬｎにはスイッチＳ４〜Ｓ６をＯＮして、ＧＮＤ電圧よりも高い一定電圧ＶＢが印加される。さらに、ＴＦＴ１のドレイン電圧、つまり、ＶＤＤの電圧を、スイッチＳ１〜Ｓ３をＯＮしてＧＮＤ電圧に設定する。
【００６２】
この時、ＯＬＥＤには電流が流れず、その一方で、電気的ストレスがＴＦＴ１に印加され続ける。このため、ＴＦＴ１は、電気的ストレスに対する閾値電圧の値が飽和している状態で保持される。
【００６３】
以上の動作を実施することで、本実施例の有機ＥＬディスプレイは、ａ−ＩＧＺＯ−ＴＦＴを、電気的ストレスに対する閾値電圧の飽和領域で動作させることが可能となる。この結果、電気的ストレスに起因する画質の低下を抑えることができる。
【００６４】
尚、ＴＦＴ２及びＴＦＴ３はスイッチとして動作するので、閾値電圧がシフトしてもＴＦＴの駆動電圧を予め所定の値に設定すれば駆動することができる。よって、ＴＦＴ２及びＴＦＴ３については必ずしも電気的ストレスを印加する必要はないが、ＴＦＴの駆動電圧を一定にしたい場合、つまり閾値電圧の変動の影響を抑えたい場合は、ＴＦＴ１と同様に電気的ストレスを印加してもよい。
（実施例２）
本実施例の有機ＥＬディスプレイは、実施例１の有機ＥＬディスプレイにおいて、さらにバッテリを備え、外部から電源を供給することなく、実施例１に示した非表示期間の少なくとも一部において、電気的ストレスを与える動作を実施できるようにしたものである。
【００６５】
製品完成後に、電気的ストレスを印加することで、ＴＦＴ１を電気的ストレスに対する閾値電圧の飽和領域で動作するようにできる。さらに、バッテリを用いて、上述の非表示状態の動作を行うことで、使用開始前まで、ＴＦＴ１は、電気的ストレスに対する変化が飽和する領域で動作する状態に保つことが可能となる。
【００６６】
さらに、バッテリを備えることで、有機ＥＬディスプレイを電源から切り離し、移動させるような場合でも、ＴＦＴ１は、電気的ストレスに対する変化が飽和する領域で動作する状態を保つことが可能となる。
【００６７】
ただし、上述の特性の回復は、４８時間以上経過すると起こるため、上記動作は、使用時から見て、４８時間以上間隔を空けないようにすることが望ましい。より好ましくは、２４時間以内にする。
【００６８】
また、上述の非表示状態の動作において、リーク電流以外に電流が流れる経路がないため、バッテリから、上述の非表示状態の動作を行うために供給される電力は少ない。従って、本実施例の有機ＥＬディスプレイを、ノートＰＣや携帯電話などバッテリを備えている機器に搭載する場合、上述の非表示状態の動作を行うことによるバッテリの電力供給可能期間に対する影響はほとんどない。
【００６９】
また、製品完成後の電気的ストレス印加の際には、電気的ストレスとともに、温度を加えることでＴＦＴ１が電気的ストレスに対し飽和する領域に達する時間を短縮できる。
【００７０】
以上のように、本実施例では、ａ−ＩＧＺＯ−ＴＦＴを構成要素とする駆動回路を備える有機ＥＬディスプレイにおいて、電気的ストレスによる表示画質の低下を抑えることが可能である。
【００７１】
さらに、実施例１及び２は、ａ−ＩＧＺＯをチャネル層とするＴＦＴのみに関してのみ記述されているが、同様の電気的ストレスに対する特性を有するＡＯＳ−ＴＦＴにおいても本発明を適用することが可能である。
【００７２】
また、より多階調の表示装置を実現する場合に、閾値補正機能付きの駆動回路や、カレントミラー構成の駆動回路を採用しても、上述の通り非表示期間に駆動ＴＦＴに電圧を印加することで、同様な効果を得ることができる。
【００７３】
また、実施例２において、印加電圧に必要な電力は、発光表示装置が備える、あるいは、表示装置を含むシステムが備えるバッテリより供給され、発光表示装置外部の電源より電力を供給されること無く、非発光期間に電圧を印加する。これにより、外部電源がなくとも電圧を印加することができる。
【産業上の利用可能性】
【００７４】
本発明は、発光素子の駆動回路がＡＯＳをチャネル層とするＡＯＳ−ＴＦＴを有する発光装置に適用される。また発光表示装置以外のＡＯＳ−ＴＦＴを用いたＡＭ型デバイス、例えば、感圧素子を用いた圧力センサや、感光素子を用いた光センサなどにも適用することができる。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施例１のａ−ＩＧＺＯ  ＴＦＴの構成１（Ｓｉ基板上）を示す図である。
【図２】本発明の実施例１のａ−ＩＧＺＯ  ＴＦＴの構成１のＩｄ−Ｖｇ特性を示す図である。
【図３】本発明の実施例１のａ−ＩＧＺＯ  ＴＦＴの構成１のストレスによる閾値変化を示す図である。
【図４】本発明の実施例１のａ−ＩＧＺＯ  ＴＦＴの構成１の変化からの回復特性を示す図である。
【図５】本発明の実施例１のａ−ＩＧＺＯ  ＴＦＴの構成１のストレス変化のゲート電圧依存を示す図である。
【図６】本発明の実施例１のａ−ＩＧＺＯ  ＴＦＴの構成１の複数のＩｄ−Ｖｇ特性を示す図である。
【図７】本発明の実施例１のａ−ＩＧＺＯ  ＴＦＴの構成２（ガラス基板上）を示す図である。
【図８】本発明の実施例１の画素回路を示す図である。
【図９】薄膜トランジスタのドレイン、ソースをゲート電位に対して低くするように電圧を印加する場合を示す回路図である。
【図１０】ドレイン電圧を変えた場合の閾値電圧変化を示す図である。
【図１１】本実施例の有機ＥＬディスプレイの画素領域部を示す図である。
【符号の説明】
【００７６】
ＯＬＥＤ  有機ＥＬ素子
ＴＦＴ１  駆動ＴＦＴ
ＴＦＴ２，ＴＦＴ３  スイッチングＴＦＴ
ＶＤＤ  電源線
ＧＮＤ  ＧＮＤ線
ＳＬｍ  （ｍ行目の）走査線
ＤＬｎ  （ｎ列目の）データ線
Ｃ  容量
10  ａ−ＩＧＺＯチャネル層
20  熱酸化シリコンゲート絶縁層
21  スパッタ成膜酸化シリコンゲート絶縁層
30  低抵抗シリコン基板（ゲート電極）
40  Au電極層
50  Ti電極層
60  ガラス基板
70  ポリイミド（PI）
80  ITO（アノード）電極層
90  OLED層
100  Al / CsCO3( カソード)電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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