(57)【特許請求の範囲】
【請求項１】
少なくとも１のメモリセルを具える装置であって、前記メモリセルが、
特定の物質を含む導電性の第１の電極と；
導電性の第２の電極と；
前記導電性の第１の電極と前記導電性の第２の電極との間の半導体層であって、少なくとも４電子ボルトのバンドギャップを有する材料を有する半導体層と；
前記半導体層と前記第１の電極との間の前記物質を含む誘電性バリヤ層と；
を具えており、
さらに、前記装置が、集積回路デバイスの形式の前記メモリセルのアレイ及び電圧調整回路を具えており、
前記電圧調整回路が、通常の動作で前記アレイの各メモリセルに第１のセットパルスを選択的に印加し、
前記メモリセルが、前記第１のセットパルスに対して逆極性の第２のセットパルスの使用を含む形成プロセスを用いて調整されていることを特徴とする装置。
【請求項２】
前記物質が、特定の金属であり、
前記バリヤ層が、前記金属の酸化物を有することを特徴とする請求項１に記載の装置。
【請求項３】
前記バリヤ層が、酸化チタンを有しており、約１００オングストローム以下の厚さであることを特徴とする請求項２に記載の装置。
【請求項４】
前記第１の電極が、窒化チタンを有しており；
前記半導体層が、酸化ハフニウムを有しており；
前記バリヤ層が、前記第１の電極及び前記半導体層に実質的に直接的に接触しており、
前記バリヤ層が、酸化チタンを有することを特徴とする請求項２に記載の装置。
【請求項５】
前記半導体材料が、非金属性の導電機構を有する酸化物材料を有することを特徴とする請求項１に記載の装置。
【請求項６】
一方の前記電極が他方の前記電極よりも高い仕事関数を有しており、
前記電圧調整回路が前記一方の電極に前記セットパルスを印加するように構成される一方、前記他方の電極が電圧リターン経路に接続されるように前記アレイが作製され、
前記形成プロセスが、前記他方の電極への電圧パルスの印加を有する一方、前記一方の電極の電圧リターン経路への接続を有することを特徴とする請求項１に記載の装置。
【請求項７】
一方の前記電極が、他方の前記電極よりも高い仕事関数を有し、
前記メモリセルが、形成プロセスを用いて調整されており、
前記形成プロセスが、相対的に低い仕事関数を有する材料を具えた前記電極から前記メモリセルの中への電子注入を含む前記メモリセルへの電圧パルスの印加を有することを特徴とする請求項１に記載の装置。
【請求項８】
前記メモリセルが、抵抗スイッチングメモリセルであることを特徴とする請求項１に記載の装置。
【請求項９】
メモリセルを作製する方法であって、
特定の物質に基づく導電性の第１の電極であって、基板の上に前記第１の電極を形成するステップと；
前記第１の電極の上に、少なくとも４電子ボルトのバンドギャップを有する材料を含む半導体材料を形成するステップと；
前記半導体材料の上に、導電性の第２の電極を形成するステップと；
前記半導体層と前記第１の電極との間に、誘電性のバリヤ層を形成するステップと；
集積回路デバイスの形式で、前記メモリセルのアレイ及び電圧調整回路であって、前記アレイの各メモリセルにセットパルスを印加するための電圧調整回路を形成するステップと；
前記セットパルスとは逆極性のパルスの使用を含む、形成プロセスを用いて前記メモリセルを調整するステップと；
を具えており、
前記バリヤ層もまた前記物質を含むことを特徴とする方法。
【請求項１０】
前記物質が、特定の金属であり、
前記バリヤ層が、前記特定の金属の酸化物を含むよう形成されることを特徴とする請求項９に記載の方法。
【請求項１１】
前記バリヤ層を形成するステップが、実質的に酸化チタンから成り、約５０オングストローム以下の厚さである層を形成するステップを具えることを特徴とする請求項１０に記載の方法。
【請求項１２】
前記第１の電極が、窒化チタンを有し；
前記半導体層が、酸化ハフニウムを有し；
前記バリヤ層が、前記第１の電極及び前記半導体層に実質的に直接的に接触して位置するよう形成され、
前記バリヤ層が、酸化チタンを有することを特徴とする請求項１０に記載の方法。
【請求項１３】
さらに、還元環境で、前記半導体材料を有する前記メモリセルをアニーリングするステップを具えることを特徴とする請求項９に記載の方法。
【請求項１４】
前記還元環境が、（ａ）約１ミリトールよりも低い雰囲気圧、又は（ｂ）約１００ミリトールよりも低い雰囲気圧を具えたガス状還元剤のうちの一方を有することを特徴とする請求項１３に記載の方法。
【請求項１５】
水素源又は形成ガスの少なくとも一方を含むガス状還元剤を使用することを特徴とする請求項１３に記載の方法。
【請求項１６】
アニーリングが、少なくとも摂氏４００度の温度で実施されることを特徴とする請求項１３に記載の方法。
【請求項１７】
一方の前記電極が、他方の前記電極よりも高い仕事関数を有しており、
前記電圧調整回路が前記一方の電極に前記セットパルスを印加するよう構成される一方、前記他方の電極が電圧リターン経路に接続されるように前記アレイが作製され、
前記形成プロセスが、前記他方の電極への電圧パルスの印加を有する一方、前記一方の電極は電圧リターン経路へ接続することを特徴とする請求項９に記載の方法。
【請求項１８】
前記第１の電極又は第２の電極の一方が、相対的に高い仕事関数を有する材料を含むよう形成され、
前記第１の電極又は第２の電極の他方が、相対的に低い仕事関数を有する材料を含むよう形成され、
前記方法が、さらに、形成プロセスを用いて前記メモリセルを調整するステップを具えており、
前記形成プロセスが、相対的に低い仕事関数を有する材料を含む前記電極から前記メモリセルの中への電子注入を含む、前記メモリセルへの電圧パルスの印加を有することを特徴とする請求項９に記載の方法。
【請求項１９】
多安定抵抗スイッチングメモリセルのアレイを具える装置であって、各セルが：
特定の金属を含むよう形成された第１の電極と；
第２の電極と；
前記第１の電極と前記第２の電極との間の半導体層と；
半導体層と前記第１の電極との間のバリヤ層であって、前記特定の金属の酸化物を有し、半導体層の厚さの半分以下の厚さを有するバリヤ層と；
を有しており、
さらに、前記装置が、集積回路デバイスの形式の前記メモリセルのアレイ及び電圧調整回路を具えており、
前記電圧調整回路が、通常の動作で前記アレイの各メモリセルに第１のセットパルスを選択的に印加し、
前記メモリセルが、前記第１のセットパルスに対して逆極性の第２のセットパルスの使用を含む形成プロセスを用いて調整されていることを特徴とする装置。
【請求項２０】
前記第１の電極が、窒化チタンを有するよう形成され、
前記バリヤ層が、実質的に酸化チタンから成る酸化物を有するよう形成され、
前記半導体層が、酸化ハフニウムを有することを特徴とする請求項１９に記載の装置。
【請求項２１】
前記第２の電極が、（ａ）貴金属及び（ｂ）準貴金属を含む金属群から選択される高い仕事関数を有する金属を含むよう形成され、
さらに、前記装置が、前記第１の電極から前記半導体層の中への電子注入を含む形成プロセスを適用するための手段を具えることを特徴とする請求項１９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００８年５月１日に発明者であるＰｒａｓｈａｎｔ  Ｂ．Ｐｈａｔａｋ、Ｔｏｎｙ  Ｃｈｉａｎｇ、Ｐｒａｇａｔｉ  Ｋｕｍａｒ及びＭｉｃｈａｅｌ  Ｍｉｌｌｅｒによって出願され、Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔｉｖｅ−Ｓｗｉｔｃｈｉｎｇ  Ｍｅｍｏｒｉｅｓと題される米国仮出願第６１／０４９，７５２号；２００８年５月１０日にＭｉｃｈａｅｌ  Ｍｉｌｌｅｒ、Ｐｒａｓｈａｎｔ  Ｐｈａｔａｋ及びＴｏｎｙ  Ｃｈｉａｎｇによって出願され、Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔｉｖｅ−Ｓｗｉｔｃｈｉｎｇ  Ｍｅｍｏｒｉｅｓと題される第６１／０５２，１７４号；２００８年５月１０日に発明者であるＰｒａｇａｔｉ  Ｋｕｍａｒ、Ｙｕｎ  Ｗａｎ及びＰｒａｓｈａｎｔ  Ｐｈａｔａｋによって出願され、Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔｉｖｅ−Ｓｗｉｔｃｈｉｎｇ  Ｍｅｍｏｒｉｅｓと題される第６１／０５２，１７２号；及び、２００８年６月４日に発明者であるＰｒａｇａｔｉ  Ｋｕｍａｒ、Ｐｒａｓｈａｎｔ  Ｐｈａｔａｋ、Ｔｏｎｙ  Ｃｈｉａｎｇ及びＭｉｃｈａｅｌ  Ｍｉｌｌｅｒによって出願され、Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔｉｖｅ−Ｓｗｉｔｃｈｉｎｇ  Ｍｅｍｏｒｉｅｓと題される第６１／０５８，７０２号の各々の利益を主張する。これらの出願のそれぞれは、ここに引用されている。
【背景技術】
【０００２】
不揮発性メモリの構造は、電力がない状態においても記憶情報を保持するよう２又はそれ以上の安定状態を呈する材料を使用する。各メモリセルは、通常、２つの電極及び電極間の１又はそれ以上の材料を有する；状態を変えるために、セルに電圧差を形成して、「セット」状態の第１の電流及び「リセット」状態の第２の電流から成る電流を誘導する。構造に応じて、状態を変えるよう使用される電流は、例えば、大きさ又は極性（方向）に違いが生じ、又はそれらが同じであることもある。
【０００３】
特定の不揮発性メモリのアーキテクチャは、「形成プロセス」を使用して使用のためのメモリデバイスを作製するものである。形成プロセスでは、全く最初の状態変化を助けるために、最初の概して大きな電流を必要とし、その後で、デバイスの動作が比較的一定となる。形成プロセスは、一般に、製造時、組立時、又は最初のシステム構成時に適用される。
【０００４】
このような形成プロセスは、メモリデバイスに、（ａ）形成プロセスに関して高電圧を発生又は維持するためのシリコンに関連して、難しく又は高価である、及び（ｂ）概して高い電流の使用は、電場の破壊又は他の過負荷の形成といったことを通して、メモリセルを破壊して故障につながるリスクをもたらす、ということを含む少なくとも２つの不利益をもたらす。
【０００５】
高い形成電圧（又は形成電流）を要しない改良型のデバイス又は方法が必要である。本発明は、このような必要性を満足し、さらに、関連する利点を与える。
【図面の簡単な説明】
【０００６】
【図１】図１は、多安定メモリセルのアレイ１０１の構成要素を示す３次元図である。各セルは必要に応じてここで説明する原理にしたがって作製し得る。
【図２Ａ】図２Ａは、多安定メモリデバイスの電流対電圧特性をプロットするグラフ２０１を示す。特に、図２Ａは、双安定メモリデバイスに関する曲線２０３及び２０７を示しており、各々が高抵抗状態及び低抵抗状態をそれぞれ示す。
【図２Ｂ】図２Ｂは、多安定メモリセルの電流対電圧特性を示すグラフ２２１を示す。図２Ｂは、オーム応答２２３と非線形応答２２７とを比較するために用いる（多安定メモリデバイスの動作のために後者が望ましい）。
【図３Ａ】図３Ａは、多安定メモリデバイスの金属酸化物層の厚さとセット電圧の中間値間の関係を示すグラフ３０１を示す。様々な形状３０３、３０５、３０７、３０９及び３１１によって様々なタイプの点が表されている。点の各セットは、多安定メモリセルの半導体デバイス層に使用し得る様々なタイプの金属酸化物に関連する。
【図３Ｂ】図３Ｂは、多安定メモリデバイスの金属酸化物層の厚さとリセット電圧の中間値間の関係を示すグラフ３２１を示す。様々な形状３２３、３２５、３２７、３２９及び３２１によって様々なタイプの点が表されている。点の各セットは、多安定メモリセルの半導体デバイス層に使用し得る様々なタイプの金属酸化物に関連する。
【図３Ｃ】図３Ｃは、ここで説明するメモリセルに使用されるいくつかの材料に関する金属酸化物層の厚さと「オフ」電流に対する「オン」電流の比（「Ｉｏｎ／Ｉｏｆｆ」）との間の関係を示すグラフである。ここでは「オン」電流という用語を使用して、厳密には２つの状態のみが存在することを要しないが、基底状態以外の状態に関する電流に言及する。図３Ｃに示すデータは、少なくとも特定の半導体材料に関して、Ｉｏｎ／Ｉｏｆｆ比が半導体デバイス層の厚さに対して線形ではないことを示しており、これにより、抵抗スイッチング機構が、例えば、それらが本開示によって与えられる表面処理法によって促進されるように、（ａ）非金属である傾向にある、及び（ｂ）異なる層の界面に隣接して発生し易いという概念を支持するものである。
【図３Ｄ】図３Ｄは、多くの曲線３６３、３６５、３６７、３６９、３６１、３６３及び３６５を示すグラフ３６１である；曲線は、非金属物質としての金属酸化物の挙動を効果的に表すよう（すなわち、非金属の導電機構を与えるよう）使用される。
【図４】図４は、不揮発性のメモリアレイの作製方法を表すのを補助するフローチャート４０１を示す。
【図５】図５は、様々な実施例に係る積層酸化物システムを用いてメモリセル５０１を示す。セルは、半導体層５０７とともに２つの電極５０３及び５０５を有する。半導体層は、ここで説明するプロセスにしたがって作製された、酸化ハフニウム、酸化アルミニウム、酸化タンタル又は他の材料といった、４ｅＶよりも高いバンドギャップを有する遷移金属の酸化物とし得る。さらに以下で説明するように、バリヤ層５１１を、半導体層と電極といった隣接する材料との間に化学的分離を与えるよう使用し得る。
【図６】図６は、基板６０３の上の１つのメモリセル６０１の断面である。本図を使用して、メモリセルをセット又はリセットするための（単極又は双極）電流の使用を説明する。バリヤ層６１７を使用して、隣接する電極６０７から金属酸化物層６１５を化学的に分離し得る；言及する実施例では、酸化チタンのバリヤ層を使用して、酸化ハフニウムの半導体層６１５と酸化チタンの下部電極６０５との間の化学的不適合を軽減し得る。
【図７】図７は、（ａ）バリヤ層を有しないメモリセルの形成電圧の曲線７０３と（ｂ）バリヤ層を有するメモリセルの形成電圧曲線７０５とを比較するグラフ７０１を示す。
【図８】図８は、作製法に関するさらなる詳細を与えるよう使用されるフローチャートであり、還元アニールプロセスをメモリデバイスに適用する（すなわち、１ミリトールよりも低い真空下又は還元剤の存在下でのアニール）。
【図９】図９は、急速熱アニール９０３（「ＲＴＡ」）及び形成ガスアニール９０５（「ＲＴＦ」）を用いて用意されたメモリ素子の形成電圧対金属酸化物の厚さのグラフ９０１を示す。
【図１０】図１０は、矢印１０１３及び１０１５の相対方向によって示される選択的方法で、メモリセルに逆極性のパルスを印加するよう使用される電圧分布回路を示す。特に、図１０は、選択及び制御ロジック１０２５を使用して形成電圧パルスの極性及び印加を制御し得る実施例を示す。
【図１１】図１１は、（セットパルスに対して）負極性の形成電圧パルスの印加を可能とするメモリデバイス１１０１の構造の別の実施例をを示す；本実施例では、２つの電圧供給ノード１１１７及び１１１９を使用して電圧パルスを入れる。これらのノードを、形成電圧パルスが外部のテスト装置（図１１に図示せず）によって供給されるように、集積回路デバイスのＩＯピン（図１１に図示せず）に接続し得る。
【図１２】図１２は、様々な極性を用いた形成電圧の効果を示す累積グラフ１２０１を示す。第１のプロット１２０５は、（例えば、アノードを介して発生する電子注入を具えた）セットパルスと同じ極性を有する電圧パルスの効果を示しており、第２のプロット１２０７は、カソードを介してセルの中に電子を注入するよう印加されるパルスを用いた電圧パルスの効果を示す。
【発明を実施するための形態】
【０００７】
列挙された請求項によって規定される本発明を、添付図面とともに解釈すべき以下の詳細な説明に言及することによって良く理解し得る。特許請求の範囲に明記された本発明又は本発明の様々な実施を形成且つ使用し得るよう以下で提示される１又はそれ以上の特定の実施例の説明は、列挙された請求項を限定するのではなく、特定の方法及びデバイスに適用することを例示することを意図するものである。以下で提示される説明は、形成電圧の低下からの利点を得ることができる方法及びデバイスを例示するものである。特に、以下の説明は、（ｉ）バリヤ層の材料を含む不揮発性のメモリデバイス、（ｉｉ）アニールプロセス及び還元環境を用いて不揮発性のメモリデバイスを作製する方法、及び（ｉｉｉ）（例えば、デバイスのアノードを介して電子を注入する）逆極性に基づく形成プロセスの例を与える；他の関連する方法及びデバイスもまた提供される。
【０００８】
Ｉ．概論
本説明では、図１は不揮発性のメモリセルのアレイに基づいてデバイスを示すよう使用され、図２Ａ−２Ｂが抵抗スイッチング技術のメモリデバイス（抵抗性ＲＡＭ、又は「ＲＲＡＭ」）の動作を示すよう使用される。そして、本説明は、図３Ａ−３Ｄを参照して様々な材料のオプションを含む金属−絶縁体−金属（「ＭＩＭ」）積層体構成を使用する実施例に進むものとする。このような状況において、非金属状態の機構を使用する実施例を説明することとする。図４を使用して、前の図面によって導入された構造を強化するよう使用される一般的方法を導入することとする。本明細書のこの部分に続いて、図５−１２を使用して、（ａ）バリヤ層を有する不揮発性のデバイス、（ｂ）還元アニールに基づく不揮発性のメモリデバイス及び関連する作製方法、さらには、（ｃ）逆極性形成電圧又は低い仕事関数を有する電極の中への電子注入に基づくメモリデバイスの形成プロセスを含む、特定のデバイス及び方法を説明することとする。これらの実施例のいくつか又は全ては、形成電圧の低下を促進するが、これは、本開示によって与えられた示唆が、形成電圧のダメージを最小限にすることによってデバイスの信頼性をより高めることを意味する。これらの実施例によって示される与えられる示唆を、他のデバイス、方法及びシステムに拡張し得る。
【０００９】
以下で説明する実施例は、第１に、記憶情報を示すよう選択的に変化する抵抗（「抵抗性ＲＡＭ」又は「ＲＲＡＭ」）を有するメモリに関して表されるが、本開示の示唆をメモリの他の形式に適用し得る。例えば、フラッシュメモリ、相変化又は状態変化メモリ、磁気ランダムアクセスメモリ（「磁気ＲＡＭ」又は「ＭＲＡＭ」）、（ＮＡＮＤ又はＮＯＲベースの）フラッシュメモリ、ＳＯＮＯＳ、金属化ＲＡＭ、ナノワイヤＲＡＭ及び他の多くの技術に基づく構成を含む、不揮発性のメモリの多くの構成が提案されている。多くの略語及び名称が知られているが、これらの構成は、通常、電圧、電場、電流、又は他の効果の印加の下で、物理的又は電気的状態を可逆的に変化させる（通常、金属又は半導体である）材料又は材料の組み合わせに基づくものである；このような状態を非破壊的に検出し得ることで、記憶情報に関する状態の使用が可能となる。本開示からの示唆を同様にこれらの他の不揮発性のメモリの形式に適用することが可能であり、すなわち、これらのメモリデバイスのいくつかは、フローティングゲート、電荷記憶デバイス又は層、又はバルク介在機構といった、様々な状態記憶構造を使用し得るが、各々一般に、ここで導入される原理の利益を受ける状態変化とは異なる電流又は電圧のある形式を用いる。
【００１０】
図１に示すように、多くの不揮発性メモリセル１０３を具えたアレイ１０１を有するようデバイスが作製される。このアレイは、信号線の第１のセット１０３及び信号線の第２のセット１０５を有しており、２つのセットはメモリセル１０７が各々の交差部で規定された状態で、それらが交差するように互いに略直交する。各メモリセルは、（番号１０９で示すような）１又はそれ以上の材料層から成り、各セルは、少なくとも２つの電極及びそれらの間の半導体材料を少なくとも有する。セルは、各メモリセルの中に設けられた電流ステアリングデバイス、平滑層、欠陥アクセス層、及び他の構成を含む他の任意の層を有し得る。２つの電極は、一般に金属であり、それ自身信号線から成り、又は１又はそれ以上の信号線を具えた導電性の別々の層から成る。信号線の２つのセット１０３及び１０５は、例えば、一方のセットが行を規定して他方が列を規定し、又は一方のセットがワードを規定して他方がビットを規定し、又は他の構成といった所望の形式で配置し得る。図１に示すアレイ１０１では、各セルが、１又はそれ以上の「ビット」情報を記憶することができ、アレイが全体として大量のデジタル情報を記憶する。各セルが垂直積層体として図１に例示されているが、構造に応じて他の水平型又は垂直型構造を有することができる。各セルは１つのレベル又は複数レベルの構造とすることができ、又はそうでなければ２又はそれ以上の情報の状態を示すよう構成し得る。図１の実施例では、各セルが双安定のメモリセルであると仮定されるが、これは高抵抗状態と低抵抗状態を含む２つの状態間で抵抗を変えるようセルを制御し得ることを意味し、このような遷移を使用して記憶されたデジタル情報を表すのに使用し得る。
【００１１】
Ａ．ＲＲＡＭセルの使用
それそれが電圧／電流曲線を示す図２Ａ−Ｂを使用して、このようなＲＲＡＭセルの動作を説明する。図２Ａは、メモリセルの中味を変えるのに応じて使用されるセット及びリセット動作を表すのに役立つ。最初は、セルは、高抵抗状態にある（図２Ａでロジック「ゼロ」を示すラベル「ＨＲＳ」によって表示する）。このような状態の電流及び電圧特性が、第１の曲線２０３によって表されている。このような高抵抗状態を、上述のように様々な信号線のセット（例えば、列及び行の線）を用いて読み書き回路によって検出し得る。例えば、読み書き回路は、セル及びその半導体デバイス層又はその複数の層を通って流れる得られる「オン」又は「オフ」電流（Ｉｏｎ又はＩｏｆｆ）を検出する目的で、セルに読み出し電圧Ｖｒｅａｄをかける。ロジック「１」を記憶する必要がある場合、読み書き回路を用いて信号線に設定電圧Ｖｓｅｔをかけることによって、セルをその低抵抗状態に置くことができる。設定電圧は、一般に、読み出し電圧よりも高く、セルが点線２０５で示すようにその低抵抗状態、すなわち略語「ＬＲＳ」に遷移する；このような状態の電圧及び電流特性を第２の曲線２０７で示す。
【００１２】
抵抗状態の変化に関するメカニズムは正確に理解されないが、金属酸化物材料のトラップの充填の理由により発生し得る（すなわち、「トラップが仲介する」）。すなわち、各メモリセルは、欠陥を有する半導体層（すなわち、金属酸化物といった材料）を有する。一般に欠陥は、蒸着金属酸化物に形成され、又はさらなるプロセスによって促進され得る。欠陥は、金属酸化物の構造の変化の不一致の形態を取り得る。例えば、電荷がその構造に不足しており（すなわち、空孔）又は余分な電荷が存在する（すなわち、介在物）。また、これらの欠陥を、金属にもよるが、ＭＩＭ構造の中の金属酸化物層と他の層との境界に形成又は促進し得る。上記で紹介された多重安定構造に電圧をかけることによって、トラップといった欠陥を充填又は空にして、各セルの抵抗を変え得る。スイッチング機構が、セット動作の間に形成されリセット動作の間に遮断得る、金属酸化物のバルクを通る浸透経路を形成する。
【００１３】
作製プロセス、作製後の処理に応じて、欠陥は一般に一番初めに「セット」され、この初期状態の変化が、デバイスが何回も繰り返された後よりも多くの作業を要する。このような理由により、形成プロセスが、時として不揮発性のメモリ構成に適用される。例えば、特定のセル構成のセット及びリセットは、特定の原子の価電子の複数準位間での状態変化を含むが、作製プロセスは、層が状態間で何回か繰り返された後に見られる電気的特性に全体として精度良く合致する半導体層を生成しない。このように、形成プロセスを使用してメモリセルを基底状態の１つにして、その後で繰り返し動作が起こり得る。このような理由により、形成電圧Ｖｆｏｒｍもまた図２Ａに示す；電圧はメモリセルが初めに状態を変えるよう使用される最大電圧を表す。１又はそれ以上の「形成パルス」の後に、セルは、図２Ａ及び２Ｂに示す「オン」及び「オフ」状態で表される繰り返し可能なパターンに落ち着く。
【００１４】
高抵抗状態と同様に、セルの低抵抗状態「ＬＲＳ」もまた、読み書き回路を用いて検出し得る。「読み込み」電圧Ｖｒｅａｄがセルに印加される場合、読み書き回路が比較的低い抵抗であると仮定すると、「オフ」電流の大きさよりも大きい電流の大きさを検出する。この「オン」電流Ｉｏｎの大きさは、セルがその低抵抗状態にあることを示す。セルのロジック「ゼロ」を記憶することが必要な場合、リセット電圧Ｖｒｅｓｅｔがセルにセットされ、点線２０９に示すように、高抵抗状態ＨＲＳにその抵抗状態を戻す。また、リセット電圧は、一般に「読み込み」電圧よりも高く、少なくとも一実施例では、設定電圧に対して逆極性になる。電圧又は「パルス」の形成と同じように、適切な振幅及び継続時間の電圧パルスを、上述のようなセット及びリセット動作の目的のために使用し得る。
【００１５】
上述のように、抵抗状態の変化を、金属酸化物材料のトラップの充填のために生じさせ得る（すなわち、「トラップを介在」させ得る）。図２Ｂは、双安定メモリセルの電流（Ｉ）対電圧（Ｖ）の対数の対数グラフ２２１を示す。直線２２３は、ランプ電圧が印加された場合のオーム材料の略線形応答を示す。状態の変化（セット又はリセット）が生じるディスクリート電圧が無いため、このような応答は望ましくない。双方向抵抗動作に特に適している材料又は材料の組み合わせの応答は、電流応答の急激な変化が特定の電圧で発生する２つの興味深い点線２２５ａ及び２２５ｂによって示される。実際には、適切な応答は参照番号２２７で示す曲線に従い、この場合不連続性（電流の急激な増加）が設定電圧で生じ、双方向セルが高抵抗状態から低抵抗状態に切り替わる。
【００１６】
上述した多安定抵抗特性により、デジタルデータを記憶するためにメモリセルを適応させる。上述の電圧の印加が無い場合には、データを確実に記憶し得るため、セルは不揮発性とみなし得る。多くの実施例では、セルが「オフ」電流と「オン」電流との間に大きな差（例えば、比較的高いＩｏｎ／Ｉｏｆｆ比）を有するのが望ましく、セルの状態をより容易に識別し得るようにする。
【００１７】
図１を参照して上述したように、２つの電極及びこれらの電極間に半導体材料の層を有する、例えば、金属−絶縁体−金属（「ＭＩＭ」）構造といった多層構造として各メモリセルを形成し得る。半導体デバイス層は、一般に、少なくとも１つの金属の酸化物を有し、未知の潜在的に複雑な結合特性を具えた、金属、金属酸化物及び酸素が渾然一体となった酸化物層を有する。ここで使用される「ＭＩＭ」という用語を、他の層を潜在的に含め、金属−絶縁体−絶縁体−金属、金属−絶縁体−絶縁体−絶縁体−金属、金属−絶縁体−金属−絶縁体−金属、及び間に（例えば、他の層の接合を促進するための）他の強化層を具えた構造を含む他の同じような構造を含めるよう理解すべきである。理論によって制約されず、上述の多安定構造は、金属酸化物層の部分に部分的に介在する切り替え機構を使用するものと考えられる。一実施例では、切り替え機構が、フィラメント状又は金属の導電経路以外の非金属の導電経路を使用する。
【００１８】
例えば、多安定構造では、セット動作の際にメモリセルが低抵抗状態に切り替わる。充填トラップによって形成される浸透経路は金属酸化物の導電性を高め、これにより抵抗を減らす（すなわち、変化させる）。この電圧では、トラップが充填され、金属酸化物の抵抗が減少する場合に電流に大きなジャンプがある。
【００１９】
特に、本開示の様々な箇所において、「１つの」半導体層を参照することとする。このような層を、１つの材料（例えば、１つの金属酸化物）から成る１つの層、又は代替的に同じ材料又は異なる材料（例えば、異なる金属酸化物）から成る一連の層にし得ることが理解されよう。例えば、半導体層の反応製造を用いた原子層蒸着（「ＡＬＤ」）プロセスをさらに以下で参照することとする−このようなプロセスによって生成される「層」は、必ず多くの別の層から構成され、各層が原子スケールの厚さ（すなわち、「原子層」）を有する。このような材料及び組み合わせ、１つの可視層又は複数の「マイクロ層」、ある層における１又はそれ以上の材料の使用は、「層」という用語に包含される。
【００２０】
Ｂ．セル／アレイ特性に関する材料の効果
図３Ａ及び３Ｂは、金属酸化物の厚さと得られるセット及びリセット電圧との関係を示す。これらのグラフは、２つの電極及び間に設けられた１つの酸化物層を有するシステムに関するデータを示す。図３Ａは、ニオブ（３０３）、ハフニウム（３０５）、チタン（３０７）、アルミニウム（３０９）及びタンタル（３１１）の酸化物についての金属酸化物の、オングストロームとしての厚さを関数とするセット電圧の中央値（ボルト）を特定するチャート３０１を示す。図３Ａに示すように、ハフニウム酸化物３０５、アルミニウム酸化物３０９、及びタンタル酸化物３１１については、厚さとともにセット電圧が増加する（すなわち、厚さに依存するように思われる）。ある実施例では、使用する材料に応じて、セット電圧が、メモリセルの１００オングストローム（Å）の厚さの金属酸化物について少なくとも１ボルト（Ｖ）である。また、ある実施例では、１００Åの金属酸化物層の厚さの増加により、少なくとも１Ｖだけセット電圧が増加する。同様に、図３Ｂに示すように、ハフニウム酸化物３２３、アルミニウム酸化物３２５、及びタンタル酸化物３２７のリセット電圧もまた厚さに依存する。このように、図３Ａ及び３Ｂは、セット電圧及び厚さ及びリセット電圧及び厚さの双方の間に、少なくともある範囲の層の厚さについて略線形関係を示すため、これらのデータは、これらの材料のバルクに少なくとも部分的に依存するセット／リセット機構を支持する−このような関係はひいては金属酸化物のバルクにおける浸透経路の形成を示す。換言すれば、より厚い材料については、トラップを充填するのにより大きな電圧を必要とする。
【００２１】
図３Ｃは、ニオブ、ハフニウム、チタン、アルミニウム及びタンタルの酸化物を含む多くの材料に関する「オン」電流と「オフ」電流との比（Ｉｏｎ／Ｉｏｆｆ）を特定するグラフ３４１を示す。以下でさらに説明するように、ある実施例では、特にハフニウム、アルミニウム及びタンタルの酸化物が興味深いが、これはそれぞれが高いバンドギャップ材料を示し、少なくとも４電子ボルト（ｅＶ）であるためである。一般に、多安定デバイスにおいて「オフ」電流を最小限にするだけではなく、デバイスの各状態に関する電流間の差を最大限にする（すなわち、「オン」及び「オフ」状態の抵抗の間に良好な識別を与える）のが望ましい。
【００２２】
図３Ｃのグラフは２つのことを示す。第１に、より高いバンドギャップを有する材料では、層の厚さによっていくらか増加する比のように、より高いＩｏｎ／Ｉｏｆｆ比を得ることができる。第２に、図３Ｃに示すデータもまた、データ曲線の非原点の交点を示す（又は少なくともそのデータは半導体デバイス層の厚さに関して非線形である）。このデータは、多安定特性が導電性の金属フィラメントの形成に根差しているのではなくて、層の界面と相関関係をも有することを示しており−簡単にいえば、図３Ｄとともに以下に説明するように、導電メカニズムは非金属的であり、半導体材料層と隣接層（例えば、隣接する電極）との間の界面に存在する欠陥によって少なくとも部分的に規定されると思われる。これは、切り替え機構が表面の状態のみによって生じることを示唆するわけではなく、すなわち、導電特性はバルク効果及び界面効果の組み合わせを含んでいる。
【００２３】
より高いバンドギャップを有する材料は、図３Ｃのデータセット３４３、３４５、及び３４７によって示される、ハフニウム酸化物、アルミニウム酸化物及びタンタル酸化物といった材料を例とする。例えば、ハフニウム酸化物は、５．７ｅＶのバンドギャップを有する一方、アルミニウム酸化物及びタンタル酸化物は、それぞれ８．４及び４．６ｅＶのバンドギャップを有する。これらの材料は、比較的高いＩｏｎ／Ｉｏｆｆ比を与え、これは、（いずれも４．０ｅＶ、３．０ｅＶ及び３．４ｅＶよりも低いバンドギャップをそれぞれ有する）チタン酸化物及びニオブ酸化物に関するデータ３０９及び３１１に関する比よりも実質的に良好である。このため、ある実施例では、少なくとも４．０ｅＶのバンドギャップを有する材料から半導体デバイス層を製造して、多安定デバイスの各状態に関する電流間の識別を促進するのが好適である。また、ジルコニウム酸化物及びイットリウム酸化物もまた、このような目的を達成するために使用し得ると考えられる高いバンドギャップを有する材料である。特に、これらの材料及びプロセスは単なる具体例であって、全ての実施例に必要であるわけではない；例えば、高いＩｏｎ／Ｉｏｆｆ比を一般に促進する一方、他の電子的特性が強調される場合には、高いバンドギャップを有する材料が最も適切な材料である必要はない。一方、低いバンドギャップを有する材料に関するデータは、金属酸化物層の厚さに依存しない線形傾向を明らかに示しており、実質的に非金属な導電メカニズムを示唆する。
【００２４】
図３Ａ及び３Ｂによって裏付けられるように、ニオブ酸化物及びチタン酸化物に関するセット及びリセット電圧は、層の厚さから独立しているものと思われる（例えば、図３Ａの番号３０９及び３１１を参照）。これらの材料のそれぞれは、比較的低いバンドギャップを有する材料であり、すなわち、４ｅＶよりも低いバンドギャップを有する。このように、より高いバンドギャップ（すなわち、４ｅＶよりも高いバンドギャップ）を有する金属酸化物は、比較的バルクにより依存する切り替え且つ拡張可能なセット及びリセット電圧を呈する。換言すれば、ハフニウム酸化物といった高いバンドギャップを有する金属酸化物の厚さを減らすことによって、セット及びリセット電圧を降下させ得る。このため、これらの材料に基づく小さなデバイスでは、セット及びリセット電圧を降下させ得る。
【００２５】
図３Ｃとともに上述したように、浸透経路は非金属とすることができる。金属材料では温度が下がるとともに抵抗が減少する。ここで説明する多安定構造は、動作温度の低下とともに抵抗の増加を示しており、このような結論はさらに図３Ｄによって支持される。
【００２６】
図３Ｄは、ここで説明するメモリセルに使用される金属酸化物の非金属特性をさらに示すグラフ３６１を示す。グラフ３６１は、高い（すなわち、４ｅＶよりも高い）バンドギャップを有する酸化物層に関する温度の低下とともに増加する抵抗を示しており、このような特性は非金属材料の特性である。グラフ３６１は、ｘ軸の電圧対ｙ軸の電流の曲線を示す。図３Ｄに示すように、３００ケルビン（Ｋ）のレベルで得られる測定値３６３は最大の電流出力を示し、これにより最小抵抗を示す。それぞれ、番号３６５、３６７、３６９、３７１、３７３及び３７５で示される、２５０Ｋ、１５０Ｋ、１００Ｋ、６０Ｋ、３５０Ｋ、及び１０Ｋで得られる測定値は、温度の低下とともに増加する抵抗（すなわち、より小さい電流）を示す。ここで説明するある実施例は、非金属的な切り替えメカニズムを呈する金属酸化物を有する。
【００２７】
Ｃ．典型的な材料
上述の構造について、様々な材料が、（ａ）半導体デバイス層（例えば、金属酸化物層）、（ｂ）ＭＩＭ積層体における電極の１つ、又は（ｃ）ＭＩＭ積層体とともに使用される１又はそれ以上の層又は構造、での使用に適している。例えば、設計検討が、単層（同時蒸着）又は多層（積層体）における２以上の金属酸化物を使用すること、様々な仕事関数を有する電極を使用すること、少なくとも１の貴金属の電極を使用すること、様々なバンドギャップを有する様々な金属酸化物を使用すること、及び漏れの少ない材料を使用することを含め得る。
【００２８】
１．金属酸化物（１又はそれ以上の層）
適切な切り替え機構を示す特定塩基の金属酸化物は、ハフニウム酸化物、バナジウム酸化物、スカンジウム酸化物、アルミニウム酸化物、タンタル酸化物、ジルコニウム酸化物、及びイットリウム酸化物を含んでいる。これらの金属酸化物は、４ｅＶよりも大きいバンドギャップを有しており、より高い絶縁性を示すことで、高い抵抗を有する。上述のように、高いバンドギャップ（すなわち、４ｅＶよりも大きい）を有する金属酸化物の使用により、金属酸化物の厚さに関連するセット電圧を少なくとも部分的に拡張し得る。一般に選択された金属酸化物は、好適には、以下の特性のそれぞれに適合する：すなわち（ａ）バルクが介在するスイッチングを呈すること；（ｂ）４電子ボルト（ｅＶ）よりも大きいバンドギャップを有する塩基性金属酸化物を含むこと；（ｃ）１００オングストロームの厚さ当たり少なくとも１ボルトのセットの電圧を有すること；及び（ｄ）「オフ」状態の間に２０オングストロームの厚さ当たり２分の１ボルトで測定される、平方センチメートル当たり４０アンペアよりも小さい漏れ電流密度を有すること。
【００２９】
また、これらの様々な金属及び金属酸化物は、さらに互いにドーピングされる。他のドーパントは、ランタン、セリウム、プラセオジム、ネオジム、ガドリニウム、エルビウム、イッテルビウム、及びルテチウムといった希土類金属及びそれらの酸化物とともに、酸素、シリコン、酸化シリコン、窒素、フッ素、クロム、及び酸化クロムを含めることができ、それらのいくつかを上述のようにイオンの打ち込みプロセスで使用し得る。
【００３０】
欠陥を形成する可能性のある起こり得る酸化状態を考慮することによってドーパントを選択し得る。例えば、ハフニウム原子が、４価の（Ｈｆ＋４）酸化状態を有し、アルミニウム原子が３価（Ａｌ＋３）の酸化状態を有し得る。酸化アルミニウムを酸化ハフニウムにドーピングすることができ、置換型欠陥を形成することによってアルミニウム原子がハフニウム原子と置換する場合に（すなわち、ＡｌＨｆ１−）、又はその逆の場合に（すなわち、ＨｆＡｌ１＋）、電荷の不均衡を作り出す。これらの欠陥により、金属酸化物のバルクの中に浸透経路を形成し得る。
【００３１】
ドーパントを選択するための別の基準は、ドーパントの価電子帯（例えば、ｐ型のドーパントに関して）又は伝導帯（例えば、ｎ型のドーパントに関して）と、金属酸化物の価電子帯又は伝導帯との差とすることができる。ある実施例では、５０ｍｅＶよりも大きい価電子帯の差が、バルクにより深く且つよりアクセス可能なトラップを形成し得る深い準位のドーパントを与える。ドーパントが打ち込まれる金属酸化物と同じ金属を用いてドーピング及び打ち込みを実施し得る。例えば、ハフニウムイオンで酸化ハフニウム層をドーピングし得る。例えば、打ち込み（インプランテーション）を用いてドーピングを実施し得る。打ち込みエネルギは、一般に、打ち込まれるイオン及び金属酸化物の厚さ及び所望の空孔型欠陥の発生に応じて０．５ｋｅＶ乃至５５．０ｋｅＶの範囲とすることができる。このようなドーピングはメモリセルの歩留まりを改善し得る。代替的に、酸素といった非金属イオンを含む他の形式のイオンを使用し得る。
【００３２】
また、これらの層は任意に、例えば高速熱アニール（「ＲＴＡ」）、高速熱酸化（「ＲＴＯ」）又は（以下で説明するような）還元熱処理といった熱処理をし得る。熱処理により材料間での欠陥種の内部拡散が起こり、トラップ状態として機能し得る局所的な電荷の差を形成し、所望のデバイス特性に応じて、このような内部拡散を要したり要さなかったりする。例えば、酸化ハフニウムの半導体層では、材料の内部拡散が予期できない厚さの層及び関連する予測不可能な欠陥分布を形成するものと考えられ、ある種については内部拡散を制御することが望ましいことを示唆する。このため、特定の実施例について必要ならば、金属酸化物を金属窒化物の電極の近くに配置することができ、双方の材料を形成するよう共通電極を使用し得る。例えば、窒化チタン電極及び窒化チタン電極に隣接する酸化チタン層を有するメモリセルを形成し得る。酸化チタン層は、例えば、界面を安定化して他の層の接合を促進するよう機能し得るバリヤ層を与える。一般に、バリヤ層の材料は、隣接する電極に見られる同じ材料の酸化物（又は、複数の金属を使用する場合、同じ金属のうちの１つ）とすることができる。また、メモリセルは、積層又は同時蒸着の方法の他の金属酸化物（例えば、酸化アルミニウム又は酸化ハフニウム）を含め得る。
【００３３】
さらなる実施例では、複数の酸化物をディスクリート層と組み合わせて、メモリセルの電流特性を調整し得る。１つの金属酸化物（又は酸化物、複数の酸化物又は金属の組み合わせ）の大部分を構成する１つの層が、様々な組み合わせで形成される別の層よりも小さい「オン」電流を有することができ、又は様々な電流特性を有し得る。
【００３４】
２．電極
電極材料は、シリコン、ケイ素化合物、窒化チタン（ＴｉＮ）、ニッケル、白金、イリジウム、酸化イリジウム、ルテニウム及び酸化ルテニウムを含め得る。ある実施例によれば、一方の電極が高い仕事関数の材料であり、他方の電極が低い仕事関数の材料である。例えば、一実施例では、少なくとも１の電極が、貴金属又は準貴金属（すなわち、酸化物形成に関する自由エネルギ変化の小さな絶対値を具えた金属）といった高い仕事関数の材料である。貴金属又は準貴金属は、イリジウム、酸化イリジウム、白金、ルテニウム、及び酸化ルテニウムを含め得る。他の電極は、窒化チタンといった低い仕事関数を有する金属、又は貴金属又は準貴金属とし得る。ある実施例では、高い仕事関数を有する電極のリセット電圧を正の極性パルスとして印加し得る（すなわち、高い仕事関数を有する電極は、メモリセルのアノードである）。また電極は、１又はそれ以上の様々な材料を含め得る多層の電極とすることができる。例えば、電極は、ルテニウム及び酸化ルテニウムの層、イリジウム、酸化イリジウムの層、又はタングステン、タングステンの炭窒化物、又はタングステン炭素のキャッピング層を具えた白金を含め得る。多層電極を使用して、ある構成及び実施形態における接合特性及びメモリセルの性能を改善し得る。
【００３５】
３．他の層
また、ＭＩＭ積層体の絶縁体又は半導体デバイス層を、多層の酸化物を用いて構成し得る。酸化物の組み合わせを使用して、メモリセルに所望の特性を与え得る。また、例えば、ここで説明するような欠陥アクセス層といった、他の層を使用し得る。このようなそれぞれの層は任意であり、特定の実施例に関連しても関連しなくてもよい。上述のように、積層体もまた任意に、内蔵型トランジスタ又はダイオードといった（以下で「電流ステアリング」層と称される、デバイス又は素子）他の電極デバイスを含め得る。これらのメモリセルに関する様々な層を、乾式（ＣＶＤ、ＡＬＤ、ＰＶＤ、ＰＬＤ、蒸発）及び湿式（例えば、ＥＬＤ、ＥＣＤといった液状化学品）技術を含む適切な技術を用いて蒸着し得る。また、これらの技術の組み合わせを使用し得る。例えば、物理的気相成長法（「ＰＶＤ」）プロセス及び原子層蒸着（「ＡＬＤ」）プロセスを用いた他の蒸着を用いて、１つの層を蒸着し得る。
【００３６】
複数の金属酸化物層を含むメモリセルの動作は、概して、上述の単層の金属酸化物を有するセルのそれと同じである。例えば、上述のセット及びリセットパルス及び浸透経路が、単層の金属酸化物の実施例及び多層の金属酸化物の実施例の双方に等しく適用される。一般に、酸化物の積層体を使用してメモリセルに所望の特性を与え得る。例えば、欠陥アクセス層が隣接する電極の有効仕事関数を増加させ得ることで、電極もまた高い仕事関数を有する。ある実施例では、積層酸化物がセット及びリセット電圧分布を改善し、メモリセルの良好な歩留まりを促進し得る。
【００３７】
電極の１つ（一般にアノード）と半導体デバイス層との間の層として欠陥アクセス層を構成し得る。欠陥アクセス層は電極が欠陥に良好にアクセスし得る一方、ある実施例では欠陥アクセス層の抵抗の増加のために電流を小さくする薄膜（すなわち、半導体デバイス層の２５％又はそれ以下の厚さ）である。ある実施例では、一方の電極が他方の電極よりも高い仕事関数を有する；これらの実施例では、欠陥アクセス層を、高い仕事関数を有する電極に隣接して配置し得る。欠陥アクセス層は、隣接する電極の有効仕事関数を増加させることで、ほぼ貴金属ではない又は貴金属ではない電極の使用が可能となる。追加的に、選択された材料に応じて、電極はベース層の金属酸化物よりも欠陥アクセス層への良好な接合を示す。このため、欠陥アクセス層を接合層として材料システムで使用して、メモリセルの物理的統合を促進し得る。別の実施例では、欠陥アクセス層を、酸化アルミニウムといった薄い（例えば、５０Å又は２０Åよりも薄い）安定した酸化物とすることができ、高い仕事関数を有する電極として貴金属ではない電極の使用を促進し得る。
【００３８】
使用される材料のさらなる実施例を提供するために、一実施例では、窒化チタン、シリコン、ケイ素化合物、又は貴金属を１つの電極として使用することができ、酸化ハフニウムを半導体層の第１の構成要素として使用することができ、酸化アルミニウムをドーピング層として使用することができ、白金、イリジウム、酸化イリジウム、ルテニウム、又は酸化ルテニウムといった貴金属又は準貴金属を第２の電極として使用し得る。あるシステムでは、さらなる欠陥を上述したようなイオン打ち込みによって形成することができ、内部拡散又は異種の原子価ドーピング（aliovalentry doping）もまた使用してドーピング層を強化し得る。例えば、ハフニウム形成トラップといった酸化金属の様々な酸化状態が、切り替え機構を介在する。
【００３９】
第２の実施例では、半導体層を、少なくとも４ｅＶのバンドギャップ、１００Åの厚さ当たり１Ｖよりも高いセット電圧、「オフ」状態の金属酸化物の２０Å当たり０．５Ｖで４０Ａｍｐｓ／ｃｍ２よりも小さい漏れ電流密度を有する遷移金属の酸化物とし得る。例として、酸化ハフニウム、酸化アルミニウム、酸化チタン、及び酸化ジルコニウムを含んでいる。また、他の層を、酸化チタン又は酸化ニオブといった遷移金属の酸化物から、又は高い抵抗又は他の望ましい特性を示す材料から形成し得る。他の実施例が、（ａ）酸化チタン、酸化ハフニウム及び酸化チタン層、（ｂ）酸化ハフニウム及び酸化イットリウム層、（ｃ）酸化イットリウム及び酸化ハフニウム層を一体化した積層体を含んでいる。
【００４０】
前に示唆したように、他の電気部品もまた各メモリセルに関連し得る。電流ステアリング素子は、例えば、ダイオード、ｐ−ｉ−ｎダイオード、シリコンダイオード、シリコンｐ−ｉ−ｎダイオード、トランジスタ等を含め得る。電流ステアリング素子を、上述の電極の一方とセル又は酸化物積層体の残りのと間を含む、メモリセルの中又はそれに隣接する適切な場所に直列に接続し得る。電流ステアリング素子を使用して、アプリケーションに応じて、メモリセル（又は他の半導体構造）の動作又は制御を促進し得る。
【００４１】
ＩＩ．さらなるプロセスの検討
上述のように、ある不揮発性メモリ構成は、デバイスがシステムの中で定常状態に調整される際に使用されるよりも高い電圧又は電流の使用を通して、形成プロセスを使用してデバイスを調整することである。通常の電圧よりも高い使用は、メモリセルに、（ａ）シリコンに関して形成プロセスに関連する高い電圧を発生又はサポートするのが難しく又は困難である、（ｂ）概して高い電流の使用が、電場のダメージ又は他の形式の負荷を通して、メモリセルにダメージを与え故障の原因となるリスクを有する、という少なくとも２つの欠点を表す。
【００４２】
ある材料について、これらの電圧にわたってより良好な制御を確立するために、異常の発生及び分布に対してさらに別の制御要素を与えるプロセスを使用するのが、又はそうでなければ最大形成電圧を減らすのが望ましい。（ａ）バリヤ層を有する不揮発性のデバイス、（ｂ）不揮発性メモリデバイス及びアニールを減らすことに基づく関連する製造方法、そして（ｃ）逆極性形成電圧又は低い仕事関数を有する電極を介した電子注入に基づくメモリデバイスの形成プロセス、といった多くの実施例が、このような目的のために以下に与えられている。
【００４３】
図４は、不揮発性メモリアレイの製造方法を表すフローチャート４０１を示す。この方法は、番号４０３及び４０５で示すように第１の信号線が蒸着される基板の準備から開始する。典型的な実施では、基板はシリコンから成り、第１の信号線は、例えば、タングステンといった導電金属とすることができる。そして、第１の信号線の上に、上で紹介され機能ブロック４０７として示すように、例えば、窒化チタン（ＴｉＮ）といった電極を蒸着し得る。必要に応じて、（例えば、１つの信号線をセル電極として直接的に使用するために）ステップ４０５及び４０７を組み合わせて、１つの材料を蒸着し得る。ステップ４０９で示すように、この時点で第１のオプションを使用して、任意のバリヤ層を蒸着し得る。
【００４４】
これに関して、金属酸化物としてＲＲＡＭメモリセルでの使用に適した１つの材料は、酸化ハフニウム（ＨｆＯ２）であるが、都合の悪いことにこの材料は、他の材料、特に窒化チタンに対して化学的に不安定である。これらの材料を一緒に使用すると、窒化チタンでのハフニウムの拡散が時として見受けられ、これにより、半導体層全体の厚さが増加し（抵抗が増加し）、固有の酸化ハフニウム層に関する欠陥の予測性に影響を及ぼす。（ハフニウムに化学的に適合させるのではなく）ハフニウムを他の材料から化学的に隔離するためのバリヤ層の使用により、デバイスの製造時及びその後での欠陥及び厚さの変化が最小限になり易くなることで、より予測可能な結果につながる。このようなバリヤ層に使用されるタイプの材料は、概して、隣接する層及びメモリアレイと化学的、機械的及び熱的適合性を示す材料である；酸化ハフニウム及び窒化チタンのケースでは、これらの要件に適合する適切なバリヤ層は、例えば、酸化チタン（ＴｉＯ２）といった薄い遷移金属の金属酸化物層である。バリヤ層は、理想的には、十分な厚さを有して内部拡散のバリヤ特性を与えるよう選択される。双安定デバイスのバルクスイッチング特性を判断するために別々の酸化物層を有するのが望ましい実施例では、バリヤ層が十分薄くなるよう選択され、元の酸化物（例えば、ＨｆＯ２）の非拡散層又は複数の非拡散層に予想されるセルの抵抗特性に実質的に影響しない。以下で説明する実施例では、酸化チタンの適切なバリヤ層が、約５０−７５オングストロームの厚さ（例えば、半導体層が１５０−２００オングストロームの厚さ、すなわち、バリヤ層を半導体層の厚さの約半分よりも厚くなるよう選択し得る）であることを説明する。バリヤ層をさらに薄くすることが可能であり、バリヤ層が５−１０オングストロームの厚さの適切な結果を得ることができる。このように、少なくともいくつかのデバイスの実施例がバリヤ層の存在から利益を得て、形成電圧を効果的に減らす。別の遷移金属酸化物といった上述した以外の他の材料を使用して、同じような効果を達成し得る。一般に、少なくとも４電子ボルトのバンドギャップを有する半導体層の材料は、バリヤ層の必要性を有し、特定の材料又は基板の電極を半導体層から隔離する適切なバリヤ層もまた特定の材料又は材質を有する。この材質は、例えば、Ｓｉ又はＴｉといった任意の元素（例えば、金属又は非金属）又は化合物とすることができる。ある実施例では、材料又は基板を特定の金属とすることができ、バリヤ層がその特定の金属の酸化物を有し得る。このため、例えば、ＴｉＮ電極を使用する状況では、ＴｉＯ２のバリヤ層が適切な結果を得る。
【００４５】
使用するバリヤ層に関わりなく、半導体層が番号４１１で示すように、第１の電極及び関連する信号線の上方に位置するよう作製される。例えば、上述のように酸化ハフニウムといった様々な種類の異なる材料、又は例えば、酸化チタン、酸化イットリウム、酸化ニオブ、酸化アルミニウム、酸化タンタル、これらの材料の組み合わせ、又はドーピングされ又はドーピングされない他の材料といった、上述したような他の様々な種類の材料で半導体層を形成し得る。高いバンドギャップを有する（すなわち、少なくとも４ｅＶのバンドギャップを有する）材料を使用するのが望ましい場合、ハフニウム、アルミニウムの酸化物は、適切な選択を与える。図４の左側に示される３つの処理ボックス４１３、４１５及び４１７は、製造プロセスのために使用し得る１組の選択肢を示す。例えば、ブロック４１３については、金属又は金属酸化物をスパッタリングして半導体層を蒸着し得る；必要に応じて、チタン又はイットリウムといった金属を反応環境でスパッタリングして、必要に応じて、アモルファス、結晶又は他の構造を有する層を蒸着し得る。ブロック４１５で示すように、原子層蒸着（「ＡＬＤ」）プロセスもまた使用して、例えば、酸素源を与える前駆体を具えたチャンバ内に、同じような反応環境を与えることができる。番号４１７によって、化学的蒸発、又は物理的又は化学的蒸着プロセスの他の形式を含む他のプロセス使用し得る。
【００４６】
上述のように且つ本開示で説明した層のように、特定の設計目的に達するために、様々な順序で使用且つ蒸着し得る様々な任意の層が存在する。番号４１９は、例えば、平滑化、接着、欠陥アクセス、バリヤ、電流ステアリング素子、又は他の形式のデバイス又は層として機能する、半導体層の上への任意の層の蒸着を示す。半導体層と上部電極との間に一実施例を示す一方、いくつかの場所で、設計目的全体に従った任意の順序又は組み合わせで使用するよう、これらの任意の層を省略し得る。
【００４７】
ベース層が全て蒸着されると、各メモリセルの「積層体」が、図４の番号４２１、４２３及び４２５で示す上部電極、上部信号線及び封入層で仕上がる。
【００４８】
バリヤ層又は酸化ハフニウムを使用するかどうかに拘わらず、アニールプロセスの使用により、欠陥もまた減少又は調節し得る。しかしながら、全てのアニールプロセスが、必ずしも欠陥を減らし又はより予測可能な構成を促進するわけではない。半導体層として金属酸化物を使用する場合、材料に応じて、還元アニールの使用により、すなわち過剰な酸素の除去により予測性を促進し得る。番号４２７は、酸素源無しに実施されるアニールプロセス、例えば還元アニールを示す。真空中でのアニール、（例えば、気体アンモニアＮＨ３又は形成ガスを用いた）例えば酸素源も与えない水素源といった還元剤無しでのアニールに依存する実施例を以下で説明することとする。このようなアニールは、上述したように、必ずしも酸化ハフニウム又はバリヤ層に依存しない様々な構成に利益を生み、このようなアニールはより高いデバイスの予測性及び（もしいくらかでも有れば）より低い形成電圧を促進すると考えられている。
【００４９】
最後に、バリヤ層、酸化ハフニウム又は特定のアニールプロセスを使用するか否かに拘わらず、負の形成パルスの方法ステップもまた、番号４２９で示すように、形成プロセスに要する最大電圧を最小限にする。すなわち、一般にデバイスはまずセットされその後リセットされる。セット電圧パルスに逆極性の電圧パルス（すなわち、電流）を印加して初めにデバイスをセットすることによって、全体的に低い形成電流が発生することで、大き過ぎる電流を適用することや過剰な電場を発生させることによるデバイスの故障（セルの故障）の可能性を減らす。実施例では、より高い及びより低い仕事関数を有する電極（例えば、白金及び窒化チタン）を使用する場合、このような「逆電流」パルスが、より低い仕事関数を有する電極から構造の中への電子注入に依存する。
【００５０】
一般に、回路スペースは高価であり、典型的なシステムの実施は、負の形成電圧パルスを発生させるために使用し得る逆方向の電流を固有に発生させるために必要な電荷構造を与えない。このため、それぞれ（ａ）製造時の手動制御の下で又はプログラム制御の使用の下で電圧結合の切り替えをし得る制御ロジックを使用する特定の実施例、及び（ｂ）製造プロセスで形成電圧を印加する際に使用するための、ピンの２つの機能が可能となる可溶性の接続を使用する特定の実施例を（図１０及び１１とともに）以下に示すこととする。これらの実施例は、付加的な電圧分布又は高電圧発生回路を要しないが、定常状態の電圧動作に使用される同じ回路を使用し得るため、ある設計に対して利点を有する。
【００５１】
図５は、様々な実施例に係る積層酸化物システムを用いたメモリセル５０１を示す。このセルは、半導体層５０７とともに２つの電極５０３及び５０５を有する。半導体層は、ここで説明されるプロセスに従って作製される、酸化ハフニウム、酸化アルミニウム、酸化タンタル又は他の材料といった、４ｅＶよりも高いバンドギャップを具えた遷移金属の酸化物とすることができる。ある実施例では、例えば、ダイオード又はトランジスタといった電流ステアリング素子５０９もまた使用して、セル動作の調整をすることができ、必要に応じて、バリヤ層５１１を任意に使用し得る。電流ステアリング素子５０９及びバリヤ層５１１のそれぞれを、任意の性質を示すために想像線で示す。信号線５１３及び５１５が、セルを調整且つ動作するよう使用される、形成、セット、リセット及び読み込み電圧パルスを印加するように、それぞれ各電極に接続されている。特に、各層を様々な厚さで示すが、これらの厚さは単なる具体例であって、絶対的又は相対的な厚さの例を与えることを意図するものではないことに留意されたい。
【００５２】
図６は、具体的なＲＲＡＭセル６０１の構造のさらなる詳細を与える。特に、このセルは、基板６０３の上に蒸着され又はそうでなければ作製された多くの層から成る。この基板はシリコンで作製でき、信号線６０５（例えば、タングステン）が蒸着されてメモリセルを識別し、各メモリセルを形成、セット、リセット及び読み込むよう使用されるグリッドを形成する。［この図では、信号線がページの外に延びて、多くのメモリセルに並列にアクセスするものと想定される。］図示したメモリセルでは、第１の電極６０７がこのような信号線に蒸着され、本開示で既に説明したようなものを含む適切な電極材料を含め得る。図示する実施例では、電極が窒化チタンを含めることができ、数１００乃至１０００オングストロームのオーダーの厚さとすることができる。第１の電極６０７は、第２の電極６０９と協働して電極の電位差に基づいて電極間を流れる電流を介してセルを動作させる；番号６１１及び６１３は、例えば、セルをセット及びリセットするための（又は形成電圧パルス及びセット電圧パルスをそれぞれ印加するための）、逆方向の２つの電流を示す。これらの電流は、上述のように金属酸化物とすることができる半導体層６１５を流れる。例えば、この層６１５を、約１５０オングストロームの厚さの酸化ハフニウムで形成し得る；化学的、構造的又は熱的に他の層に適合する材料を有する金属酸化物を使用するイベントでは、バリヤ層６１７もまた使用し得る。酸化ハフニウムのケースでは、酸化ハフニウムと（窒化チタンといった）別の材料との間にバリヤを与える材料を使用して、化学的内部拡散（すなわち、又は化学的不適合性の他の形式）の影響を和らげることができる。このような層は、本実施例では、半導体層又は金属酸化物層の約５分の１乃至２分の１の厚さであり、例えば、図示する実施例では７５オングストローム以下である。最終的に、セルは、上部電極６０９及び第２の信号線６１９及び封入層（図６に別々に図示しない）を終端とする。本実施例の上部電極は、白金又は別の貴金属又は準貴金属といった、高い仕事関数を有する金属とすることができ、第１又は下部電極６０７と一般にほぼ同じ厚さであり、例えば、８００オングストロームの厚さである。一実施例では、セルをポリシリコン／酸化ハフニウム／酸化チタン／窒化チタン又はポリシリコン／酸化ハフニウム／酸化チタン／窒化チタンの積層体として作製し得るように、上部電極をポリシリコン（ポリシリコン又はｐ−ポリポリシリコン、いずれも高い仕事関数を有する貴金属ではない電極）で作製し得る。必要に応じて、（上述のような）欠陥アクセス層を使用して隣接する電極の仕事関数を増加させ得る。
【００５３】
半導体層６１１は、上述のようなバルクが介在するスイッチング機構を使用し得る。一実施例では、下部電極６０７が接地され、電圧パルスが上部電極６０９に印加される（すなわち、電圧発生回路設計に応じた正又は負のパルス）。単極の実施例では、例えば、セット及びリセットパルスは、いずれも負とすることができ、これは上部電極に負の直流電圧を印加することを意味する。このような実施例を双極の実施例に拡張すると、セットパルスを正にする一方、リセットパルスを負にすることができる。代替的に、ロジックを使用して極性を効果的に反転するよう電位を反転し得るが、これはすなわち、接地又は正の電圧に各電極を代替的に接続し得るトライステート制御によって、各電極を駆動し得る−このため、上部電極６０７を接地させ下部電極６０９に正のパルスを印加して負のパルスを発生し得る（すなわち、矢印６１３の方向の負の電流）。代替的な実施例では、単極スイッチングについて、セット及びリセットパルスのために正のパルス（すなわち、矢印６１１の方向）を使用し得る。
【００５４】
リセット電圧パルスについて正の電極が、ここではアノードとして記載される一方、他の電極はカソードである。アノードは、リセットでは正であり、（単極の実施例では）セットが正で（双極の実施例では）リセットを負とすることができる。一般に、セット及びリセット電圧を使用して、同じ相対的な極性（単極）又は異なる相対的な極性（双極）を有する半導体層を通して電流を適用し得る。伝導に関与する浸透経路は、アノードに由来してカソードに向けて拡がるものと考えられる。このため、正の電位をアノードとして上部電極６０７に印加した場合、浸透経路がカソードから生じて、トラップが満たされると、セット電圧の存在下でアノードに向けて移動する。その後で、リセットパルスが浸透経路を壊す。ある実施例では、酸素（Ｏ２−）欠陥が、浸透経路の形成をもたらす移動性種とすることができる。
【００５５】
図７は、（ａ）バリヤ層を有しないメモリセルの形成電圧曲線７０３と、（ｂ）バリヤ層を有するメモリセルの形成電圧曲線７０５とを比較するグラフ７０１を示す。上述のように、半導体層（例えば、酸化ハフニウム）と隣接層（例えば、窒化チタンといった下部電極）との間の界面を変えることによって、より低い形成電圧を得る。すなわち、窒化チタン、酸化チタン、酸化ハフニウム及び酸化白金から成るメモリセルの積層体は、酸化チタンのバリヤ層が無い積層体と比較して、より低い形成電圧を示す。また、代替的なバリヤ層の材料を使用することができ、例えば、酸化ハフニウムを半導体層として使用する場合、上述のように、メモリ素子とそれに隣接する層又は複数の層との間の界面の化学的安定性を改善する材料であり、バリヤ層材料もまた好適には隣接する層と機械的及び熱的に安定である。図７の実施例では、形成プロセスの際に発生する電場は、バリヤ層を使用する場合、金属酸化物層の厚さの４．６Ｖ／ｃｍとされる一方、バリヤ層を使用しない場合は５．６ＭＶ／ｃｍである。
【００５６】
上述のように、還元アニールも使用して、作製されたメモリセルの中の欠陥分布のより高い整合性を与え得る。図８は、還元アニールプロセスをメモリデバイスに適用した場合に、製造方法に関するさらなる詳細を与えるよう使用される。
【００５７】
図８のフローチャート８０１で示すように、まず、信号線を具え適切な場合に下部電極を蒸着した基板を用意する。そして、金属酸化物といった半導体層をこれらの層及び介在層（例えば、特定の構成に採用した場合、バリヤ層、電流ステアリング素子、欠陥アクセス層、平滑化層等）の上に蒸着する。上記で示唆するように、多くの従来の蒸着プロセスを使用して半導体層を作製し得るが、図８を参照すると、蒸着プロセスの際に、真空チャンバの中に金属酸化物を形成する反応プロセスを使用するものとする；このようなプロセスは、所望の欠陥特性の観点から良好な結果を与えるものと考えられ、反応性スパッタリング又は反応性原子層蒸着（「ＡＬＤ」）プロセスをこれらの目的のために使用し得る。したがって、半導体層を作製する前に真空チャンバを真空引きして、反応性の環境を促進する。このようなプロセスが完了すると、上部電極を（構成に適切な場合には、介在層とともに）アッセンブリ全体の上に蒸着し得る。これらのステップをそれぞれ番号８０５、８０７、８０９及び８１１で示す。還元アニールのアッセンブリを用意するために、その後でチャンバを真空引きして、例えば、蒸着プロセスでできた酸素を取り除き、その後で番号８１３及び８１５のアニールを実行し得る。
【００５８】
蒸着した半導体層から酸素を除去する効果を有する環境でアニールを実行し得る；例えば、相対的な真空下（すなわち、１ミリトールよりも低い圧力）で、又は他の元素との化学的な結合又は置換を通して（すなわち、還元剤の存在を介して）酸素を除去する環境でアニールを実行し得る。Ａｒ／Ｈ２、Ｎ２／Ｈ２、Ｈｅ／Ｈ２又は不活性ガス及びある量（例えば、０．５体積パーセント又はそれ以上）の水素又はアンモニアを含む他の混合物でのアニーリングにより、より低い形成電圧をもたらす。理論によって制約されることなしに、これらのタイプのアニールは半導体層のある欠陥（例えば、トラップ）を埋めるのを助け、メモリ素子の残りの欠陥を埋めて抵抗状態を変えるのにあまり電圧を要しない。また、アニールは、欠陥の分布の大きな整合性を促進し得る。
【００５９】
１００ミリトール以下の圧力で摂氏４００℃の温度又はそれよりも高い温度で標準的な真空炉でアニールを実行し得る。上述のような形成ガス又は他のガスの１つを形成するフローを使用して、アニール及び還元環境のサブアンビエント圧力を与え得る。フローガスなしに真空にする場合、１ミリトール以下といった非常に低い圧力でアニールを実行することができて還元環境を与える。
【００６０】
図９は、高速熱アニール９０３（「ＲＴＡ」）及び形成ガスアニール９０５（「ＲＴＦ」）を用いて用意されたメモリ素子の形成電圧対金属酸化物の厚さのグラフ９０１を示す。図示するように、形成ガスアニールを用いて用意したメモリセルは、急速熱アニールを用いて用意したものよりも低い形成電圧を示す。さらに、形成ガスアニールの形成電圧に対応する電場は、アルゴン環境中での急速熱アニールの６．２ＭＶ／ｃｍに対し、５．６ＭＶ／ｃｍの酸化物層の厚さである。
【００６１】
上述のように、過剰な形成電圧の可能性のある悪影響は、逆極性の形成電圧パルスの使用により軽減され、すなわち、それは準備されたメモリデバイスに使用されるセットパルスに使用される電流とは逆の電流を与える。形成イベントは、一般に、メモリ素子の第１のセット動作であるため、セット動作と同じ極性を有する。すなわち、一般的通念に反して、通常メモリセルをセットするよう使用されるのとは逆のパルスは、形成プロセスを介して適用され、全く初めての時にセルをセットする。このようなパルスを適用するプロセスは図４によって特定され、このようなパルスの使用を可能にする２つの構成がそれぞれ図１０及び図１１によって示されている。
【００６２】
図１０は、上部電極１００３、下部電極１００５及びそれらに挟まれた半導体層１００７を有するメモリセル１００１を示す。メモリセルは、好適には、前に導入される材料の組み合わせを用いて形成され、構成に応じて、さらなる電流ステアリング素子、バリヤ層、欠陥アクセス層、又は前に導入される他の構成要素を有し得る。また、動作方法を説明する際に便宜上１つのセルのみをここに示すが、図１０で示されるメモリデバイスが、アレイで構成されるこのような非常に多くのメモリセルを有すると仮定する。各セルは、例えばセルをセット、リセット、形成、及び読み込むようセルを作動させるよう使用される２つの信号線１００９及び１０１１が設けられる。
【００６３】
図１０の実施例では、矢印１０１３及び１０１５の相対的方向で示す選択的方法で、セルに逆極性のパルスを適用するのが望ましいと仮定される。その際、各電極が、特性電圧Ｖｄｄ又はグラウンドのいずれかに各電極を選択的に接続するよう使用される電圧分布／プルダウン回路１０１７に接続される。同じ回路１０１７に接続されるよう双方の電極を示す一方、このような回路を１つのセル又は複数のセルのために設けられる１つの回路として、又は各セル又は複数のセルの電極の異なる電極へのそれぞれの接続のための２つの別個のセルとして構成し得ることが明らかである。その際、電圧分布／プルダウン回路の第１の機能は、セルに印加される電圧の極性を切り替えることである。一実施例では、セルグループ（例えば、単語、列、行、ページ、ブロック又は他の構成といったセルのセット）に対応するセルが、グループの中の選択セルを設定することでグループが所望のロジック状態を引き受けることによって実行されるプログラミングを具えたグループとしての第１のリセットである。一方の極性のみを一度にセルのグループ全体に適用するように、このような実施例を構成することができ、これにより、電圧分布／プルダウン回路１０１７は、電流ステアリング素子１０１９又は他の制御がこのようなパルスの適用を個々のセルにトリガーするよう使用される状態で（すなわち、選択セルのセットのために）、正確な極性及び電圧パルスの大きさを与えることに依存され得る。電圧分布／プルダウン回路は、このようなケースでは、それぞれの関連する信号線についての、すなわち、信号線を連動して切り替えていずれかの極性の電圧差を与えることができるように、トライステートデバイスを与えるものとして効果的にモデリングされる。連続的にアドレス指定された方法で、又は他の構成で、個々のセル又は行で動作する複数の電圧を印加する構成を含む、多くの他の構成が可能である。番号１０２１で示すように、各セルに与えられる電圧は、電荷ポンプ又は実施例に適した他の回路の使用を通して、グラウンド接続が電流リターン経路１０２３によって与えられる状態で、デバイス参照電圧（Ｖｄｄ）から増加する。セット又はリセットパルスを適用するかどうかを判定すること、適切なセル又はセルグループを選択すること、（ある実施例で）適切な電圧を判定すること及びパルスアプリケーションパルスの時期を選ぶことは、選択及び制御ロジック回路１０２５の機能である。
【００６４】
また、上述の構造を使用して、セットパルスの逆極性を有する形成パルスを適用し得る。すなわち、図１０で示した構造により、いずれかの電極への電圧基準（グラウンド又はＶｄｄ）の結合が可能となるため、上部−電極−下部−電極の＋Ｖｄｄ又は−Ｖｄｄのいずれかの電圧差を必要に応じて発生させることができ、一方の極性のパルスをセットパルスのために使用することができる一方、逆極性のパルスを形成プロセスの部分として使用し得る。回路が電荷ポンプを有するため、選択及び制御ロジックが、デジタル制御信号１０２７を用いて必要に応じて電荷ポンプを基本的にスケーリングすることによって、形成プロセスパルスの適用に対してプログラム制御を提供し得る。このため、図１０によって与えられる実施例自身は、形成パルスに対するソフトウェア制御に役立ち、これにより、プロセスのこのような構成要素（図４の要素４２９）を、（例えば、検査装置を介して）システムインテグレーションの工場及びシステム初期化の検査、あるいは実行時に適用し得る。
【００６５】
上述のように、このような実施例を使用して、形成プロセスとして低い仕事関数の電極からスイッチング材料の中に、このような電極をメモリセルの中に組み込む場合に、電子を注入し得る。例えば、下部電極１００５が低い仕事関数の電極の場合に、選択／制御ロジック回路１０２５を制御して、このような電極を介してメモリセルの中に電子を注入するために、形成プロセスの部分として１又はそれ以上の電圧パルスを適用し得る。
【００６６】
図１１は、所望の極性の形成電圧パルスの適用を可能とする別の電極１１０１を示す。上述の実施例と同じように、図１１もまた、２つの電極及び半導体層を有するセル、第１の信号線、電圧分布回路及びグラウンド接続を示しており、それぞれ１１０３、１１０５、１１０７、１１１１、１１１３及び１１１５と番号付けされている。しかしながら、本実施例では、電圧分布回路が、上部電極に常時接続されるよう示され、下部電極がグラウンドに常時接続されリターン経路を与える。本実施例では、電圧分布回路は、実行時に、１つの極性の電圧パルスのみを適用するようになっている。逆極性の形成電圧パルスを適用するために、本システムは、外部の装置によって電圧パルスを供給する２つの電圧供給ノード１１１７及び１１１９を有する。例えば、ノード１１１７及び１１１９は、特別なＩＯピンに接続し得る。しかしながら、ピンのスペースは多くの場合、非常に高い値段であるため、これらのピンがシステムインテグレーションの後の様々な使用に充てられる場合に、製造時の形成プロセスのためのピンを使用するのが望ましい。このような目的を達成するために、２つの可溶性のリンクを各々番号１１２１で示しており、それらは、基本的に、実施の前にノード１１１７及び１１１９をメモリセルの端子から遮断するよう焼かれ又は使用できなくなるようプログラミングされている。そして、これらのピンを、実施中に、２つのブロックで表され各々番号１１２３で示す様々な目的に適用し得る。例えば、ノード１１１７に対応するピンは、グラウンド端子として使用し得る可能性がある一方、ノード１１１９に対応するピンを、実施時にデバイス基準電圧Ｖｄｄを印加するための端子として使用し得る。図１１に示す実施例は、特別な回路を追加して逆方向の電流を発生させることなしに、形成プロセスの部分として電圧パルスを印加するのが望ましい場合に利点を有する。
【００６７】
このように、ある実施例によれば、形成電圧の極性は、形成電圧の大きさに影響を及ぼす。例えば、ある実施例では、アノード（例えば、上述の実施例で使用される白金電極といったカソードに対して高い仕事関数を有する電極）が、カソード（すなわち、低い仕事関数を有する電極）に対して正の極性を受ける。
【００６８】
逆極性形成電圧の利点を図１２に示す。図１２は、累積分布のグラフ１２０１であり、異なる極性を用いた形成電圧を示す。第１のプロット１２０５は、セットパルスと同じ極性を有する電圧パルスを使用するよう形成されるメモリセルの形成電圧を示しており（すなわち、アノードに印加される）、第２のプロット１２０７は、逆極性電流を用いたメモリ素子の形成電圧を示す。試験されるメモリセルは、１０００オングストロームの窒化チタン電極、３７オングストロームの酸化チタンのバリヤ層、１１２オングストロームの酸化ハフニウムの半導体層、及び２００オングストロームの白金の上部電極を有する。グラフ１２０１に示すように、形成電圧の大きさは、逆極性がカソードに印加された場合に、正の相対的極性（約９．４Ｖ）が印加された場合よりも低い（約７．２Ｖ）。理論に制約されずに、低い仕事関数を有する電極の側からの電子注入は、高い仕事関数を有する電極の側からよりも、低い界面ポテンシャルバリヤに直面するものと考えられるため、電子注入のために低い仕事関数を有する電極を使用する場合に、電流が小さく電磁場が小さい最初の「セット」を得る。
【００６９】
欠点に対して良好な制御を得るための処理の使用に拘わらず、メモリセル、特にＲＲＡＭセルのセット及びリセットは、より予測可能であると考えられる。さらに、ある構成及び適用に関する形成電圧の要件を減らすころができ、これにより、電磁場及び大電流によってメモリセルに引き起こされる潜在的なダメージを最小限にする。
【００７０】
ＩＩＩ．結論
各々が幅広い材料選択で使用可能な半導体デバイス層及び関連するメモリセル構造を製造する方法を上述した。特に、上述の実施例は、（ａ）バリヤ層を有する不揮発性のデバイス、（ｂ）不揮発性のメモリデバイス及び還元アニールに基づく関連する製造方法、及び（ｃ）逆極性形成電圧に基づくメモリデバイスの形成プロセス又は低い仕事関数を有する電極を介して電子を注入するプロセスを与える。これらの実施例のいくつか又は全ては、形成電圧の減少を促進し、これは、形成プロセスのダメージを最小限にすることによって、この開示によって与えられる示唆がより高いデバイスの信頼性を促進することを意味する。これらの実施例によって示される与えられる示唆を、他のデバイス、方法及びシステムに拡張し得る。
【００７１】
上述の実施例は、酸化ニオブ、酸化ハフニウム、酸化チタン、酸化アルミニウム及び酸化タンタルといった金属酸化物を含む特定の材料及び層間の内部関係に言及している。しかしながら、言及したように、これらの材料及び内部関係は単なる典型例であり、言及したように、半導体製造又は材料工学の当業者によって間違いなく言及した種類の代わりに様々な材料を使用し得る。
【００７２】
上述の一実施例の示唆するところは、メモリセルの製造方法であり、この方法は、基板の上に第１の電極を形成するステップと；第１の電極の上方に配置するよう半導体材料を形成するステップと；第２の電極の上方に配置するよう第２の電極を形成するステップと；還元環境で、少なくとも基板、第１の電極、半導体材料及び第２の電極をアニーリングするステップとを具える。より詳細な態様では、このような還元環境は、（ａ）約１ミリトールよりも低い雰囲気圧、又は（ｂ）ガス状の還元剤及び約１００ミリトールよりも低い雰囲気圧のうちの一方を有する。ガス状の還元剤は、必要に応じて、水素供給源又は形成ガス（例えば、アルゴン又はアンモニアといった窒素ガスと混合した水素）とし得る。さらに別の実施例では、本方法が、さらに、第１の電極又は第２の電極の一方と半導体層との間にバリヤ層を形成するステップを具える；バリヤ層は、酸化チタンといった遷移金属の酸化物を有し、（例えば、一方の電極として使用される窒化チタン）の層と（４ｅＶ以上のバンドギャップを有する半導体層の材料、又は別の材料としての）酸化ハフニウムの層との間に形成される。バリヤ層は、例えば、窒化チタンといった、半導体層の材料及び隣接する電極に化学的に適合する材料として選択され、隣接する電極のバルクを示す金属の酸化物で形成し得る。さらに別の実施例では、第１の電極又は第２の電極を、白金、又は仕事関数の高い別の材料で作製し得る。構造に適しているならば、本方法を使用して、集積回路デバイスの形式のメモリセルアレイを形成することができ、この場合、デバイスは、アレイの各メモリセルにセットパルスを適用し得る電圧調整回路を有する；形成プロセスを使用して、共通する極性に対する逆極性のアレイの各メモリセルに電圧パルスを適用することによって、アレイを調整し得る。本実施のより詳細なバージョンでは、電圧調整回路を、一方の電極にセットパルス及びリセットパルスを適用するよう構成する一方、他の電極を電圧リターン経路に接続するが、電圧パルスを他方の電極に適用するよう形成プロセスを構成する一方、一方の電極を電圧リターン経路に接続する。メモリセルのいずれかを抵抗スイッチングメモリセルとして構成し得る。
【００７３】
上述の示唆するところの別の実施例は、メモリセルを有する装置であり、この装置は、基板の上の第１の電極と；第１の電極の上方に配置する半導体材料と；第２の電極の上方に配置する第２の電極とを具える；この場合、メモリセルは、還元アニールを用いて少なくとも部分的に作製される。このような装置を、上述の実施例と同じバリエーションを有するよう、例えば、必要に応じて上述したのと同じアニールプロセスを用いて作製される同じ材料、層又は機能を有するよう作製することができ、又は上述したのと同じ形成プロセスを用いて調整することができ、又は双方が可能である。
【００７４】
さらに、上述の示唆するところの別の実施例は、メモリセルを製造する方法であり：この方法は、基板の上に第１の電極を形成するステップと；第１の電極の上方に配置するよう半導体材料を形成するステップと；第２の電極の上方に配置するよう第２の電極を形成するステップと；第１の電極又は第２の電極の一方に接続された電圧分布回路であって、第１の電圧差を用いてメモリセルをセットするよう構成された電圧分布回路を形成するステップと；を具えており、メモリセルが、第２の電圧差が第１及び第２の電極に適用され、第２の電圧差が第１の電圧差とは逆の極性を有する形成プロセスを施される。より詳細なバージョンでは、このような方法はまた、還元環境で、少なくとも基板、第１の電極、半導体材料及び第２の電極をアニーリングするステップを有する。このような還元環境は、（ａ）約１ミリトールよりも低い雰囲気圧、又は（ｂ）ガス状の還元剤及び約１００ミリトールよりも低い雰囲気圧のうちの一方を有する。ガス状の還元剤は、必要に応じて、水素供給源又は形成ガス（例えば、アルゴン又はアンモニアといった窒素ガスと混合した水素）とし得る。さらに別の実施例では、本実施例のさらに詳細なバージョンでは、本方法はさらに、第１の電極又は第２の電極の一方と半導体層との間にバリヤ層を形成するステップを具え得る；バリヤ層は、酸化チタンといった遷移金属の酸化物を有し、（例えば、一方の電極として使用される）窒化チタンの層と（少なくとも４ｅＶのバンドギャップを有する半導体層の材料、又は別の材料としての）酸化ハフニウムの層との間に形成され得る。バリヤ層は、例えば、窒化チタンといった、半導体層の材料及び隣接する電極に化学的に適合する材料として選択され、隣接する電極のバルクを示す金属の酸化物で形成し得る。さらに別の実施例では、第１の電極又は第２の電極を、白金、又は仕事関数の高い別の材料で作製し得る。バリヤ層は、例えば、窒化チタンといった、半導体層の材料及び隣接する電極に化学的に適合する材料として選択され、隣接する電極のバルクを形成するのと同じ金属の酸化物で形成し得る。本実施例の他のバージョンでは、第１の電極又は第２の電極のいずれかを、白金、又は仕事関数の高い別の材料で作製し得る。さらに別の実施では、一方の電極にセットパルスを適用するよう電圧調整回路を構成し得る一方、他方の電極を電圧リターン経路に接続するが、形成プロセスが、電圧パルスを他の電極に適用するよう構成する一方、一方の電極を電圧リターン経路に接続する。上述のメモリセルのいずれかを抵抗スイッチングメモリセルとして構成し得る。
【００７５】
上述の示唆するところの別の実施例は、メモリセルを有する装置であり、この装置は：基板の上の第１の電極と；第１の電極の上方に配置する半導体材料と；第２の電極の上方に配置する第２の電極と；第１の電極又は第２の電極の一方に接続された電圧分布回路であって、第１の電圧差を用いてメモリセルをセットするよう構成された電圧分布回路とを具える；この場合、メモリセルは、第２の電圧差が第１及び第２の電極に適用され、第２の電圧差が第１の電圧差とは逆の極性を有する形成プロセスを施される。
【００７６】
上述の示唆するところのさらに別の実施例は、メモリセルを有する装置であり、この装置は：基板の上の第１の電極と；第１の電極の上方に配置する半導体材料と；第２の電極の上方に配置する第２の電極とを具えており；電極の一方が、他方の電極よりも高い仕事関数を有し；電圧分布回路が、電子が低い仕事関数で電極からセルの中に注入される形成パルスを適用するよう構成される。他の実施例がまさに説明するように、このようなパルスの適用に関する関連する方法がまた記載されており、この方法及び装置を、上述の実施例と同じバージョンを有するように、例えば、必要に応じて同じバリヤ層の構成要素、アニールプロセス等を用いて構成される同じ材料、層又は性能を有するようにすることができる。
【００７７】
したがって、上記の説明は、単なる具体例を意図するものであり；当業者は、以下の特許請求の範囲及びそれに相当するもののみによって限定且つ規定される、本開示の精神及び範囲の中にある他の構成、使用、代替例、変更及び改良もまた思い付くであろう。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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