(57)【特許請求の範囲】
【請求項１】
第１導電型ドリフト層を有する第１導電型半導体基板と、
前記ドリフト層の上面に形成され、前記ドリフト層よりも高不純物濃度の第２導電型ベース領域と、
該ベース領域の表面に形成されて前記半導体基板の一方の主面に露出し、該ベース領域よりも高不純物濃度の第１導電型エミッタ領域と、
該ベース領域の表面に形成されて前記半導体基板の一方の主面に露出し、該ベース領域よりも高不純物濃度で前記エミッタ領域よりも拡散深さの深い第２導電型コンタクト領域と、
前記エミッタ領域と前記ベース領域を貫通して前記ドリフト層に達する条状のトレンチと、
該トレンチにゲート絶縁膜を介して埋め込まれてなるゲート電極と、を備え、
前記エミッタ領域は、
隣り合う前記トレンチに挟まれた表面層上で、前記隣り合うトレンチにそれぞれ接するとともに互いに離間する線状部と、
前記トレンチに沿う前記線状部が欠落する欠落部と、
前記互いに離間する線状部を連結する連結部と、を有し、
前記コンタクト領域は、
前記エミッタ領域の線状部および連結部で挟まれる中央部と、
該中央部に接し、前記エミッタ領域の欠落部から、前記表面層上に露出するとともに前記トレンチに達する延長部と、を有し、
前記コンタクト領域の中央部と延長部を合わせた領域の形状が多角形であるＭＯＳ型半導体装置の製造方法において、
前記エミッタ領域を形成するために第１導電型不純物をイオン注入するときに該イオンを遮蔽するためのマスクが、前記コンタクト領域の中央部と延長部とを形成する領域を覆って前記イオンを遮蔽することにより、前記コンタクト領域が前記表面層上に露出してなることを特徴とするＭＯＳ型半導体装置の製造方法。
【請求項２】
前記マスクの形状が、矩形よりも多い辺の数を有する多角形であることを特徴とする請求項１に記載のＭＯＳ型半導体装置の製造方法。
【請求項３】
前記延長部は、前記表面層を挟んで隣り合うトレンチの両方の側に形成されることを特徴とする請求項１または２に記載のＭＯＳ型半導体装置の製造方法。
【請求項４】
前記延長部は、前記表面層を挟んで隣り合うトレンチの片方の側にのみ形成されることを特徴とする請求項１または２に記載のＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力変換用スイッチングデバイスとして用いられる、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）やパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などＭＯＳ型半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の環境問題における省エネルギーの要求に対して、インバータ機器などの電力変換装置の需要が加速されており、その適用は様々な分野に及んでいる。最近では特に高信頼性が要求される電鉄車両、自動車、航空、宇宙の各分野でも電力変換装置の適用が進んでいる。このような状況の下では、電力変換装置の中枢として用いられるパワーデバイスには極めて高い信頼性が求められることは言うまでもない。一方で、パワーデバイスを含む半導体装置の製造工程において、種々のデバイス不良や欠陥の元となる微細な異物（ゴミ）や製造装置からの発塵などの影響を完全に排除し、無欠陥で高信頼性のデバイスを作りこむのは決して容易なことではない。製造工程のクリーン度をさらに高くすることにより前述のデバイス不良や欠陥をより少なくすることは技術的には可能である。しかし、このクリーン度を高める対策は費用対効果の観点からすると多大な費用がかかり過ぎる。製品コストを抑制しながら品質を落とさないよう両者のバランスをとるためには、ある程度の異物を許容し、その結果、発生する異常品を出荷検査においてスクリーニングする製造方法とすることの方がより現実的であるとされている。ところが、このスクリーニングに関し、電気特性の異常分布などを示す初期欠陥については、出荷試験の際に欠陥製品を見出し、不良品としてスクリーニングし排除することは容易である。しかし、過渡特性など、中でも特に素子の破壊耐量に絡む電気特性については、試験をすることで反って正常品にダメージを与えたり、また破壊させて良品率を低下させてしまう可能性があるため、全数スクリーニングするための試験項目としては採用し難いという問題がある。その結果、破壊耐量の低い製品が出荷される可能性がある。
【０００３】
電力変換装置に用いられるパワーデバイスの中で代表的なものは、ＩＧＢＴと、パワーＭＯＳＦＥＴである。これらの破壊耐量を決めている代表的な要因は、ＭＯＳ構造部における寄生トランジスタの増幅作用にあることが知られている。そのため、ｎチャネルＭＯＳ構造を有するＩＧＢＴやＭＯＳＦＥＴでは、通常動作においてこの寄生ｎｐｎトランジスタは不活性になるように、表面パターンや拡散プロファイルを工夫しゲインを小さくする設計がなされているのが普通である。たとえば、寄生ｎｐｎトランジスタのゲインを小さくするために、ｐベース領域は表面においてｎ+エミッタ（またはｎ+ソース）領域と共通の金属電極に被覆されることによりショートされる構造とすることが普通である。ところが、寄生トランジスタのゲインが大きくなるような何らかの欠陥（たとえばパターン欠陥）があった場合、素子に過電流が流れると、寄生トランジスタのベース領域の電位が上昇し、この寄生トランジスタがオンするケースが考えられる。一度、寄生トランジスタがオンすると、その場所に電流が集中し温度上昇と共に更に電流が集中するといった悪循環のため素子破壊に至るという問題が発生する。
このことについて具体的に従来例を用いて説明する。図３は、従来技術としてのトレンチゲート型ＩＧＢＴのトレンチゲート型ＭＯＳ構造部の要部平面図（ａ）、この要部平面図（ａ）のＢ−Ｂ線での断面図（ｂ）およびＣ−Ｃ線での断面図（ｃ）である。この図３の要部平面図（ａ）では、上層の表面電極のパターンを省略してその下層の層間絶縁膜パターンとその下層のパターンを透視的に示している。図３（ｂ）では、裏面側にｎ+バッファ層２とｐ+コレクタ層１とコレクタ電極１２とを有するｎ-ドリフト層３の表面側にｐベース領域４と、基板表面からｐベース領域４を貫通しｎ-ドリフト層３に達する深さのトレンチ５とを示している。以下の本明細書の説明で、投入する半導体基板の表面と裏面側に順次機能領域が形成されていく過程において、順次、基板の構造が変化していても、基板全体を表す場合は、半導体基板または基板という同じ語句を用いることとする。話を元に戻して、さらに前記トレンチ５はトレンチゲート型ＩＧＢＴの主電流が流れる活性領域内表面では複数の条状パターンに形成される。後の工程で形成されるエミッタ電極８が基板表面に接触する部分となる条状のトレンチ５間の表面には、条状のトレンチ５に沿って接するように配置されるｎ+エミッタ領域９と、条状のトレンチ５に、平行にかつ中央部分に形成されるｐ+コンタクト領域１０とを有する。このトレンチ５の側壁には図３（ｂ）、（ｃ）に示すように、ｎ+エミッタ領域９とｐベース領域４とｎ-ドリフト層３が露出し、ゲート電極７が、トレンチ５の内表面に形成されるゲート絶縁膜６を介して埋め込まれる。コレクタ電極１２とエミッタ電極８間の順バイアス下でゲート電極７に所定のゲート電圧が印加されると、このトレンチ５の側壁に沿ったｐベース領域４の表面にｎチャネルが形成され、主電流が流れる。
【０００４】
一方、半導体基板の主表面側には、前記図３（ａ）ではＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などからなる層間絶縁膜１１が成膜され、前述のように、エミッタ電極８が接触するためにｎ+エミッタ領域９表面とｐ+コンタクト領域１０表面に相当する層間絶縁膜１１が部分的に開口される。一般にＭＯＳ型パワーデバイスでは、表面パターンを微細化してチャネル密度を上げることでオン抵抗を低減し、性能向上を図ることができる。一般にその性能を満足させる微細化の程度としては、エミッタ電極８が前記トレンチ５間のｎ+エミッタ領域９表面とｐ+コンタクト領域１０表面とに接触するために開口される前記層間絶縁膜１１の開口領域の幅（トレンチ５間方向の開口領域幅）を１μｍ以下とすることが必要である。この場合、トレンチ間の幅は３μｍ程度以下となる。このようにエミッタ電極８と基板表面との接触領域幅が1μｍ以下程度に狭い場合、パターン合わせ精度を考慮すると、安定的にエミッタ電極８を前記両領域表面に確実にコンタクトさせるには、１μｍ幅方向にさらに細分化して前記両領域を設けるのではなく、図３（ａ）に示すように、実際には、はしご状のｎ+エミッタ領域の表面パターンとする方法が好ましく実施されている。
ｎ+エミッタ領域の表面パターンに関する以上の説明ではトレンチゲート型ＩＧＢＴを用いたが、図５に示すようなプレーナゲート型ＩＧＢＴの場合でも同様である。微細化に対してはトレンチゲートと同じように微小な接触領域表面でｎ+エミッタ領域９とｐ+コンタクト領域１０（ｐベース領域４）をショートさせる必要がある。さらに以上のことはＩＧＢＴだけでなく、パワーＭＯＳＦＥＴについても同様である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前述のように、トレンチ５の間隔が３μｍ程度以下の場合のように、表面パターンの微細化が進むと、ｎ+エミッタ領域の表面パターンについては、はしご状の表面パターンにされることにより狭いながらも部分的に最大限の幅を利用することができる。しかし、前記はしご状の表面パターンの場合、ｐ+コンタクト領域については従来と変わりなく特に変化はない。従って、ｐ+コンタクト領域はパターン幅が狭くなると共にレジストの幅寸法も小さくなり、何らかの原因でレジストの密着力が低下した場合、その部分でパターン欠落する可能性がｎ+エミッタ領域よりも大きくなることが問題となる。その理由はｐ+コンタクト領域パターンの欠落が発生するとｐベース領域へのコンタクト抵抗が部分的に増加し、ベース抵抗が上昇しやすくなるため、本来の電流値よりも小さい通電電流でも寄生ｎｐｎトランジスタ動作し、素子破壊に対するリスクが高くなるからである。特にＩＧＢＴでは寄生サイリスタがラッチアップ動作すると素子破壊に至り易い。従って、信頼性の高い安定的な動作をするＭＯＳ型半導体装置を得るためには、この寄生トランジスタの不活性化を確実なものにすることが不可欠である。
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、プロセスデザインルールの微細化に伴って発生しやすくなるフォトパターン欠陥に起因する寄生トランジスタのゲイン増大を抑制して破壊耐量を向上させて信頼性の高いＭＯＳ型半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
特許請求の範囲に記載の発明によれば、
第１導電型ドリフト層を有する第１導電型半導体基板と、
前記ドリフト層の上面に形成され、前記ドリフト層よりも高不純物濃度の第２導電型ベース領域と、
該ベース領域の表面に形成されて前記半導体基板の一方の主面に露出し、該ベース領域よりも高不純物濃度の第１導電型エミッタ領域と、
該ベース領域の表面に形成されて前記半導体基板の一方の主面に露出し、該ベース領域よりも高不純物濃度で前記エミッタ領域よりも拡散深さの深い第２導電型コンタクト領域と、
前記エミッタ領域と前記ベース領域を貫通して前記ドリフト層に達する条状のトレンチと、
該トレンチにゲート絶縁膜を介して埋め込まれてなるゲート電極と、を備え、
前記エミッタ領域は、
隣り合う前記トレンチに挟まれた表面層上で、前記隣り合うトレンチにそれぞれ接するとともに互いに離間する線状部と、
前記トレンチに沿う前記線状部が欠落する欠落部と、
前記互いに離間する線状部を連結する連結部と、を有し、
前記コンタクト領域は、
前記エミッタ領域の線状部および連結部で挟まれる中央部と、
該中央部に接し、前記エミッタ領域の欠落部から、前記表面層上に露出するとともに前記トレンチに達する延長部と、を有し、
前記コンタクト領域の中央部と延長部を合わせた領域の形状が多角形であるＭＯＳ型半導体装置の製造方法において、
前記エミッタ領域を形成するために第１導電型不純物をイオン注入するときに該イオンを遮蔽するためのマスクが、前記コンタクト領域の中央部と延長部とを形成する領域を覆って前記イオンを遮蔽することにより、前記コンタクト領域が前記表面層上に露出してなるＭＯＳ型半導体装置の製造方法とすることにより、前記本発明の目的は達成される。
前記マスクの形状が、矩形よりも多い辺の数を有する多角形であってもよい。
前記延長部は、前記表面層を挟んで隣り合うトレンチの両方の側に形成されてもよい。
前記延長部は、前記表面層を挟んで隣り合うトレンチの片方の側にのみ形成されてもよい。
本発明は、絶縁ゲートバイポーラトランジスタまたは絶縁ゲート型電界効果トランジスタなどにおいて、ｎ+ソース領域（またはｎ+エミッタ領域）で囲まれたｐ+コンタクト領
域を形成する際、性能向上のため、微細化されたパターンを有する場合であっても、限られた領域の中で、それぞれ極力大きな領域面積を確保することができるような表面パターンとするものである。その結果、フォトリソグラフィー工程で、微細化によるパターン欠陥の発生を抑制して前記ＭＯＳ型半導体装置の破壊耐量を向上させて信頼性の高い半導体装置を提供することができる。
【０００８】
さらに、素子の伝達特性への影響が極めて少ない範囲で、ｐ+コンタクト領域またはｐベース領域のパターンをチャネル形成領域上に広げる、言い換えるとｎ+エミッタ領域に一部欠落部を設けるパターンとする。このｎ+エミッタ領域はオン時に形成されるチャネルを介して主電流が流れる領域であるので、前記欠落部の幅が大きすぎると伝達特性に影響を及ぼしてオン電圧の低下につながる可能性があるが、全チャネル幅に対する前記欠落部幅の比率が所定の範囲にあれば、実質的にオン電圧低下に影響は無い。
【発明の効果】
【０００９】
本発明によれば、プロセスデザインルールの微細化に伴って発生しやすくなるフォトパターン欠陥に起因する寄生トランジスタのゲイン増大を抑制して破壊耐量を向上させて信頼性の高いＭＯＳ型半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の半導体装置について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
[実施例１、2]
本発明のトレンチ型ＩＧＢＴにかかる実施例１と２のトレンチゲート型ＭＯＳ構造の要部平面図、断面図を図１に示す。このうち、図１（ａ）は実施例１にかかるトレンチゲート型ＭＯＳ構造の要部平面図である。図１（ａ）では、半導体基板表面に形成されるトレンチ５と、トレンチ５を埋めるゲート電極７であるｐｏｌｙ−Ｓｉパターン（梨地ハッチング部分）と、ｎ+エミッタ領域９パターンの要部と細間隔の斜線ハッチングで示すｐ＋コンタクト領域１０と広間隔の斜線ハッチングで透視的に示す層間絶縁膜１１のパターンの要部を示し、他を省略している。他を省略しない場合の図１のＡ−Ａ線での断面図を図１（ｂ）に示す。この図１（ｂ）は前記図３（ｂ）の従来例におけるＢ−Ｂ線での断面図と同様である。図１（ｃ）は実施例２のトレンチゲート型ＭＯＳ構造の要部平面図である。
また、前記図３（ａ）の平面図で半導体基板とゲート電極７であるｐｏｌｙ−Ｓｉ、半導体基板表面に現れるｎ+エミッタ領域９を示した平面図が、従来例にかかる図４である。図４では細間隔の斜線ハッチングで示した長方形の矩形領域部分がｎ+エミッタ領域９形成の際、イオン注入を阻止してｐ+コンタクト領域１０を表面に露出させるためのレジストがのっていたところである。微細化が進んだ場合、前述のトレンチゲート構造の場合でいうとトレンチ間隔が３μｍ以下で形成されるため、前記ｐ+コンタクト領域１０のレジスト寸法が必然的にさらに小さくなり、１辺が１μｍ以下となる。その結果、何らかのフォトプロセス異常があると、その部分のレジストが剥離しやすくなり、ｐ+コンタクト領域１０のパターン異常となるのである。
【００１１】
これに対し、前記図１（ａ）の実施例１および前記図１（ｃ）の実施例２では、ｎ+エミッタ領域９が形成されない領域、すなわち、ｐ+コンタクト領域１０の表面パターンが前記図４のように単純な矩形ではなく、多角形である。よって、従来例の図４に比べると面積が大きく、辺の長さも長くなるため、フォトリソグラフィー工程において、ｎ+エミッタ領域９形成の際のレジストと半導体基板との接触面積が増加するという特徴がある。そのため、何らかの異常により、レジストと半導体基板の密着性が低下した場合にも、レジストが剥離する危険性が低減される。その結果、フォトパターン欠陥に起因する寄生トランジスタのゲイン増大を抑制して破壊耐量を向上させることができるのである。
実施例１、２では、チャネル形成領域の上（基板表面側）にｎ+エミッタ領域が形成されない領域、すなわち、ｎ+エミッタ領域パターンの欠落部１３がわずかにでき、この部分では電流通路が形成されない。しかし、もともと、ＩＧＢＴなどでは短絡電流を調整するために、チャネルを部分的に不活性にする場合があり、たとえば、全チャネル幅の５〜４０％程度のチャネル幅を主電流が流れないようにして設計することは高耐圧のＩＧＢＴとしては一般的である。特に高耐圧のＳｉ製ＩＧＢＴでは、耐圧が高くなるほど全抵抗成分に占めるチャネル部分の抵抗成分の割合が低く（たとえば１０％ぐらいに）なるので、前記欠落部１３による伝達特性への影響は小さくなる。従って、全チャネル幅に対する前記欠落部１３幅の割合は設計によっても変わるが、前述の５〜４０％程度の範囲であれば、従来のものと変わりが無いとも言えるので、オン電圧などの伝達特性の面では大きな問題とはならないのである。
【００１２】
実施例１と実施例２では前記欠落部１３のパターンが異なる。実施例１では図１（ａ）に示すように、複数の長方形のｐ+コンタクト領域１０の片側の長辺からトレンチ５に向かって、それぞれｎ+エミッタ領域９の欠落部１３が一箇所づつ設けられてｐ+コンタクト領域１０の表面領域が前記欠落部１３に相当するパターンで延長されるパターンである。実施例２では図１（ｂ）に示すように、複数の長方形のｐ+コンタクト領域１０の両側の長辺からトレンチ５に向かって、それぞれｎ+エミッタ領域９の欠落部１３が一箇所づつ設けられて延長されるパターンである点が実施例１と異なる。
[実施例３、４]
本発明のトレンチ型ＩＧＢＴにかかる実施例３と４のプレーナゲート型ＭＯＳ構造の要部平面図を図２に示す。この図２では、前記図１の平面図と同様に、ゲート電極７であるｐｏｌｙ−Ｓｉ、半導体基板表面に現れるｎ+エミッタ領域９パターンの要部と細間隔の斜線ハッチングで示すｐ+コンタクト領域１０と広間隔の斜線ハッチングで透視的に示す層間絶縁膜１１のパターンの要部を示し、他は省略している。他を省略しない場合のＤ−Ｄ線の要部断面図は、図５の従来例におけるＥ−Ｅ線の要部断面図と同等である。また図５（ａ）の平面図でゲート電極７であるｐｏｌｙ−Ｓｉ、半導体基板表面に現れるｎ+エミッタ領域９と層間絶縁膜１１を示した平面図が図６である。図６では細間隔の斜線ハッチングで示したｐ+コンタクト領域１０が長方形であり、この部分がｎ+エミッタ領域９形成の際、レジストがのっていたところである。前述の図４のトレンチゲートと同じく微細化が進んだ場合、このｐｏｌｙ−Ｓｉゲート電極７の開口間隔が５μｍ以下で形成されるため、ｐ+コンタクト領域１０のレジスト寸法が必然的に小さくなり、１辺が短くなるためレジストと半導体基板との接触面積が小さくなる。もし何らかの異常があると、その部分のレジストが剥離しやすくなり、結果としてｐ+コンタクト領域１０のパターン異常となる。
【００１３】
これに対し、図２の実施例では、ｎ+エミッタ領域９が形成されない領域、すなわち、ｐ+コンタクト領域１０の表面パターンが多角形であり、従来例に比べると面積が大きく、辺の長さも長くなるため、ｎ+エミッタ領域９形成の際のレジストと半導体基板との接触面積が増加する。そのため何らかの異常により、レジストと半導体基板の密着性が低下した場合にも前述の図４の場合と同様に、レジストが剥離する危険性が低減される。その結果、フォトパターン欠陥に起因する寄生トランジスタのゲイン増大を抑制して破壊耐量を向上させることができるのである。
実施例５、６では、チャネル形成領域の表面にｎ+エミッタ領域が形成されない欠落部１３がわずかにでき、この欠落部１３では電流通路が形成されないが、前記実施例１、２での説明と同じ理由で、大きな問題とはならない。
【図面の簡単な説明】
【００１４】
【図１】本発明にかかる実施例１、２のトレンチゲート型ＩＧＢＴのトレンチゲート構造部の要部平面図（ａ）、（ａ）のＡ−Ａ線断面図（ｂ）、異なるパターンのトレンチゲート構造部の要部平面図（ｃ）である。
【図２】本発明にかかる実施例３、４のプレーナゲート型ＩＧＢＴのプレーナゲート構造部の要部平面図（ａ）、（ｂ）である。
【図３】従来のトレンチゲート型ＩＧＢＴのトレンチゲート構造の要部平面図（ａ）、（ａ）のＢ−Ｂ線断面図（ｂ）、Ｃ−Ｃ線断面図（ｃ）である。
【図４】従来のトレンチゲート型ＩＧＢＴのトレンチゲート構造の要部平面図である。
【図５】従来のプレーナゲート型ＩＧＢＴのプレーナゲート構造の要部平面図（ａ）、（ａ）のＢ−Ｂ線断面図（ｂ）、Ｃ−Ｃ線断面図（ｃ）である。
【図６】従来のプレーナゲート型ＩＧＢＴのプレーナゲート構造の要部平面図である。
【符号の説明】
【００１５】
１            ｐ+コレクタ領域
２            ｎ＋バッファ層
３            ｎ-ドリフト層
４            ｐベース領域
５            トレンチ
６            ゲート酸化膜
７            ゲート電極
８            エミッタ電極、主電極
９            ｎ+エミッタ領域
１０          ｐ+コンタクト領域
１１          層間絶縁膜
１２          コレクタ電極
１３          欠落部。
【図１】
0005564763.tif 000002
【図２】
0005564763.tif 000003
【図３】
0005564763.tif 000004
【図４】
0005564763.tif 000005
【図５】
0005564763.tif 000006
【図６】
0005564763.tif 000007