(57)【特許請求の範囲】
【請求項１】
回路ブロックを少なくとも１つ有し、前記回路ブロック単位で電源供給を遮断可能な半導体装置であって、
前記回路ブロックに対する電源供給を管理する電源管理部と、
第１の前記回路ブロックへの電源供給を制御する複数の電源スイッチと、
前記第１の回路ブロックに供給する電源で動作し、当該電源の電位に応じた遅延を生成する遅延生成器とを有し、
前記複数の電源スイッチは、前記第１の回路ブロックへ電源を供給するためにオン状態に制御されるときに、前記電源管理部及び前記遅延生成器の出力に基づいて前記第１の回路ブロックに供給される電源の電位に応じた時間間隔で順次オン状態にされることを特徴とする半導体装置。
【請求項２】
前記複数の電源スイッチは、前記第１の回路ブロックへ電源を供給するためにオン状態に制御されるときに、前記複数の電源スイッチの内の１つの電源スイッチが前記電源管理部より出力される制御信号によりオン状態にされ、前記複数の電源スイッチの他の電源スイッチは、前記遅延生成器の出力によって遅延された前記制御信号により順次オン状態にされることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記遅延生成器は、供給される電源の電位が高くなるに伴って短くなる遅延を生成することを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記遅延生成器は、
前記第１の回路ブロックに供給する電源で動作し、当該電源の電位に応じた周波数の発振信号を出力する発振器と、
前記発振器を活性化する発振器活性化部と、
前記発振器より出力される発振信号を、前記複数の電源スイッチを制御するための信号にレベル変換するレベル変換部とを有することを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記遅延生成器は、前記複数の電源スイッチがすべてオン状態になることによって動作が停止されることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、詳しくは半導体装置に係る電源制御技術に関する。
【背景技術】
【０００２】
近年、ＬＳＩ等の半導体装置では低消費電力化の要求が強くなり、内部に電源遮断機能（電源スイッチ）を搭載する半導体装置が採用されるケースが増加してきている。半導体装置の回路ブロック毎にその使用状況（使用の有無）に応じ、使用していない回路ブロックへの電源供給を遮断することで更なる低消費電力化を図る、いわゆるパワーゲーティング（Power Gating）技術である。
【０００３】
パワーゲーティング技術の概要について、図８を参照して説明する。図８（Ａ）、（Ｂ）は、パワーゲーティング技術を適用した半導体装置の一例を示す図である。図８（Ａ）、（Ｂ）において、Ａ〜Ｆは回路ブロックであり、この回路ブロックＡ〜Ｆ毎に電源スイッチが設けられ電源供給が制御される。また、ＰＭＵ（Power Management Unit）は、半導体装置における電源管理を行う、言い換えれば回路ブロックＡ〜Ｆのそれぞれに対する電源供給を管理する電源管理ユニットである。電源管理ユニットＰＭＵは、常に電源が供給されている。
【０００４】
例えば、図８（Ａ）に示すようにフル稼働時には、電源管理ユニットＰＭＵは、すべての回路ブロックに対して電源が供給されるよう電源スイッチを制御する。それに対して、図８（Ｂ）に示すように機能停止し状態保持を行う時には、電源管理ユニットＰＭＵは、回路ブロックＡ〜Ｆのうち、状態保持するために動作させておく必要がある回路ブロックＤだけに電源が供給されるよう電源スイッチを制御する。すなわち、回路ブロックＤ以外の回路ブロックＡ、Ｂ、Ｃ、Ｅ、Ｆについては電源スイッチをオフ状態に制御して、それら回路ブロックへの電源供給を遮断する。
【０００５】
パワーゲーティング技術を用いて機能停止させる回路ブロックへの電源供給を遮断することで、その回路ブロック内の回路にて発生するリーク電流が大幅に低減され、消費電力が低減される（図８（Ｃ）参照）。図８（Ｃ）において、Ｔ８１がパワーゲーティング期間（回路ブロックへの電源供給を遮断している期間）であり、Ｔ８２が機能停止状態（電源遮断状態）から動作状態に移行するときの起動期間である。パワーゲーティング技術は、消費電力の更なる低減を図れることから、特に待機時における消費電力の削減要求が厳しい通信用などの携帯機器では必須の技術になりつつある。
【０００６】
ここで、パワーゲーティング技術を半導体装置に用いた場合に考慮すべき問題の１つとして、電源ノイズに係る問題が挙げられる。この電源ノイズに係る問題について図９を参照して説明する。図９（Ａ）において、９０は半導体装置、９１は電源管理ユニット（ＰＭＵ）、９２は回路ブロックＡ（ＣＢＬＡ）、９３は回路ブロックＢ（ＣＢＬＢ）である。また、ＣＡは回路ブロックＡ９２の安定化容量、ＣＢは回路ブロックＢ９３の安定化容量である。
【０００７】
回路ブロックＡ９２及び安定化容量ＣＡは、電源電位ＶＤＤＶＡを供給するＶＤＤＶＡ電源線と基準電位（例えばグランド電位）ＶＳＳを供給するＶＳＳ電源線との間に接続される。また、ＶＤＤＶＡ電源線と電源電位ＶＤＤを供給するＶＤＤ電源線とが、電源スイッチＰＳＷＡを介して接続される。ＶＤＤ電源線及びＶＳＳ電源線は、それぞれ外部から電源電位ＶＤＤ及び基準電位ＶＳＳが常時印加されている。電源スイッチＰＳＷＡは、電源管理ユニット９１からの制御信号ＰＧＡによりオン／オフ制御され、電源スイッチＰＳＷＡがオンのときに回路ブロックＡ９２へ電源が供給され、電源スイッチＰＳＷＡがオフのときに回路ブロックＡ９２への電源供給が遮断される。
【０００８】
同様に、回路ブロックＢ９３及び安定化容量ＣＢは、電源電位ＶＤＤＶＢを供給するＶＤＤＶＢ電源線とＶＳＳ電源線との間に接続される。ＶＤＤＶＢ電源線とＶＤＤ電源線とが、電源スイッチＰＳＷＢを介して接続される。電源スイッチＰＳＷＢは、電源管理ユニット９１からの制御信号ＰＧＢによりオン／オフ制御され、電源スイッチＰＳＷＢがオンのときに回路ブロックＢ９３へ電源が供給され、電源スイッチＰＳＷＢがオフのときに回路ブロックＢ９３への電源供給が遮断される。
【０００９】
パワーゲーティング技術を適用した半導体装置において電源供給が遮断されている回路ブロックを再び使用する（動作させる）場合には、その回路ブロックに電源供給を行うために電源スイッチをオフ状態からオン状態にする必要がある。例えば、図９（Ａ）に示した半導体装置９０において、回路ブロックＢ９３が電源供給されている動作状態で、電源供給が遮断されている回路ブロックＡ９２を再び動作させるとする。このとき、電源管理ユニット９１からの制御信号ＰＧＡにより電源スイッチＰＳＷＡはオン状態にされるが、電源スイッチＰＳＷＡがオンする瞬間に回路ブロックＡ９２の安定化容量ＣＡ等を充電するための突入電流（rush current）が流れる。この突入電流は電源電位の変動（電源ノイズ）を発生させ、その電源ノイズにより、例えばＶＤＤ電源線及びＶＳＳ電源線間の電位差ＰＶ、言い換えれば半導体装置９０内で動作している回路に供給される電源電圧が低下する（図９（Ｂ）参照）。このように電源スイッチがオンするときに突入電流が流れることで発生した電源ノイズが周辺回路へ伝播し、動作中の電源管理ユニット９１や回路ブロックＢ９３が誤動作するおそれがある。
【００１０】
電源スイッチをオン状態にするときに発生する電源ノイズを抑制する方法として、１つの電源スイッチを複数の小さいサイズのスイッチで構成し、タイミングを異ならせて各スイッチをオン状態にすることで突入電流を抑制する方法が提案されている（例えば、特許文献１参照）。図１０（Ａ）に、電源スイッチを複数の小さいサイズの電源スイッチに分割して構成した半導体装置の構成例を示す。
【００１１】
図１０（Ａ）において、１００は半導体装置、１０１は電源管理ユニット（ＰＭＵ）、１０２は回路ブロックＡ（ＣＢＬＡ）、ＣＡは回路ブロックＡ１０２の安定化容量である。なお、半導体装置１００は、図示した回路ブロックに限らず、それぞれ独立して電源供給を遮断させることが可能な複数の回路ブロックを有しているが、説明の便宜上、回路ブロックＡ以外については省略している。
【００１２】
回路ブロックＡ１０２及び安定化容量ＣＡは、電源電位ＶＤＤＶＡを供給するＶＤＤＶＡ電源線と基準電位ＶＳＳを供給するＶＳＳ電源線との間に接続される。ＶＤＤＶＡ電源線と電源電位ＶＤＤを供給するＶＤＤ電源線との間に、電源スイッチＰＳＷＡ０、ＰＳＷＡ１、ＰＳＷＡ２、ＰＳＷＡ３、・・・が並列接続されている。ＶＤＤ電源線及びＶＳＳ電源線は、それぞれ外部から電源電位ＶＤＤ及び基準電位ＶＳＳが常時印加されている。
【００１３】
電源スイッチＰＳＷＡ０、ＰＳＷＡ１、ＰＳＷＡ２、ＰＳＷＡ３、・・・は、各々が小さいサイズのものであり、１つの電源スイッチをオン状態にさせたときに発生する電源ノイズが周辺回路の誤動作を引き起こすレベルに達するような電流は流れない。しかし、電源スイッチＰＳＷＡ０、ＰＳＷＡ１、ＰＳＷＡ２、ＰＳＷＡ３、・・・がすべてオン状態となることで、最終的に回路ブロックＡの消費電流を供給できるだけのサイズは有している。なお、電源スイッチは、回路構成（負荷や安定化容量の大きさなど）に応じた数の電源スイッチが設けられるが、以下の説明では、４つの電源スイッチＰＳＷＡ０、ＰＳＷＡ１、ＰＳＷＡ２、ＰＳＷＡ３を有するものとして説明する。
【００１４】
電源スイッチＰＳＷＡ０、ＰＳＷＡ１、ＰＳＷＡ２、ＰＳＷＡ３は、それぞれ制御信号ＰＧＡ０、ＰＧＡ１、ＰＧＡ２、ＰＧＡ３によりオン／オフ制御される。制御信号ＰＧＡ０は、電源管理ユニット１０１から出力される。制御信号ＰＧＡ１は、制御信号ＰＧＡ０と遅延バッファＤＢ１により所定時間遅延された制御信号ＰＧＡ０とを論理積演算した演算結果として論理積演算回路（ＯＲ回路）１０３−１より出力される。また、制御信号ＰＧＡ２は、制御信号ＰＧＡ０と遅延バッファＤＢ２により所定時間遅延された制御信号ＰＧＡ１とを論理積演算した演算結果としてＯＲ回路１０３−２より出力される。制御信号ＰＧＡ３は、制御信号ＰＧＡ０と遅延バッファＤＢ３により所定時間遅延された制御信号ＰＧＡ２とを論理積演算した演算結果としてＯＲ回路１０３−３より出力される。
【００１５】
図１０（Ｂ）に示すように、回路ブロックＡ１０２を停止させているときには、制御信号ＰＧＡ０〜ＰＧＡ３はハイレベル（“Ｈ”）であり、電源スイッチＰＳＷＡ０、ＰＳＷＡ１、ＰＳＷＡ２、ＰＳＷＡ３はすべてオフ状態にされる。すなわち、回路ブロックＡ１０２への電源供給が遮断されており、このとき、電源電位ＶＤＤＶＡは０Ｖ付近まで下がっている。
【００１６】
電源供給が遮断されている回路ブロックＡ１０２を再び動作させるとき、電源管理ユニット１０１は、制御信号ＰＧＡ０をローレベル（“Ｌ”）にアサートする。制御信号ＰＧＡ０が“Ｌ”にアサートされることで電源スイッチＰＳＷＡ０がオン状態になり、電源スイッチＰＳＷＡ０を介して回路ブロックＡ１０２の安定化容量ＣＡに電流が流れて充電が開始され、電源電位ＶＤＤＶＡが上昇していく。
【００１７】
そして、“Ｌ”にアサートされた制御信号ＰＧＡ０が遅延バッファＤＢ１で遅延されてＯＲ回路１０３−１に入力されると、制御信号ＰＧＡ１が“Ｌ”にアサートされる。また、“Ｌ”にアサートされた制御信号ＰＧＡ１が遅延バッファＤＢ２で遅延されてＯＲ回路１０３−２に入力されると、制御信号ＰＧＡ２が“Ｌ”にアサートされる。さらに、“Ｌ”にアサートされた制御信号ＰＧＡ２が遅延バッファＤＢ３で遅延されてＯＲ回路１０３−３に入力されると、制御信号ＰＧＡ３が“Ｌ”にアサートされる。
【００１８】
制御信号ＰＧＡ１、ＰＧＡ２、ＰＧＡ３が順次“Ｌ”にアサートされることで、電源スイッチＰＳＷＡ１、ＰＳＷＡ２、ＰＳＷＡ３が順にオン状態になり、電源電位ＶＤＤＶＡが電源電位ＶＤＤに向かって段階的に上昇していく。そして、回路ブロックＡが動作可能な電位に電源電位ＶＤＤＶＡが達すると、回路ブロックＡは動作を開始し動作状態になる。なお、動作している回路ブロックＡを停止させるときには、電源管理ユニット１０１が制御信号ＰＧＡ０を“Ｈ”にディアサートすることで、制御信号ＰＧＡ０〜ＰＧＡ３が同じタイミングで“Ｈ”にディアサートされ、回路ブロックＡへの電源供給を遮断する。
【００１９】
このように図１０に示した半導体装置では、１つの電源スイッチを複数の小さいサイズに分割して多数のスイッチで構成する。さらに、１つのスイッチがオンしたときの突入電流が十分に小さくなる（収束する）時間を見計らうための遅延手段である遅延バッファを付加して次のスイッチをオンさせる。そして、電源ノイズが重畳しない（電位差ＰＶが所定値より小さくならない）ように各スイッチをオンさせる動作を繰り返していき、最終的に回路ブロックの消費電流を供給するのに必要なサイズ分のスイッチをすべてオンさせることで動作を完了する。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２００８−３４６６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
図１０に示した半導体装置において、電源電位ＶＤＤＶＡが低いときには、電源スイッチの両端にかかる電圧、すなわちＶＤＤ電源線とＶＤＤＶＡ電源線との電位差が大きいため、単位サイズあたりでの電源スイッチを流れる電流が非常に大きい。そのため、オンさせたときの突入電流が電源ノイズに係る基準を満足する電流以下になるように電源スイッチのサイズを十分に絞らなければならず、次の電源スイッチをオンして良い時間間隔も非常に長くなる。
【００２２】
また、電源電位ＶＤＤＶＡが高くなってくると、ＶＤＤ電源線とＶＤＤＶＡ電源線との電位差が小さくなってくるため、単位サイズあたりでの電源スイッチを流れる電流も小さくなってくる。そのため、オンさせたときの突入電流が電源ノイズに係る基準を満足するための電源スイッチのサイズも大きくでき、次の電源スイッチをオンして良い時間間隔を短くできるようになってくる。
【００２３】
したがって、１つの電源スイッチを複数の電源スイッチで構成すると、各段の電源スイッチをオンするために必要となる時間間隔は、前段側ほど長い時間を要し、後段側になるほど短い時間で済む。そのため、前段側の電源スイッチをオンするための時間間隔を実現するには、大量の遅延バッファが必要となりチップに占める回路面積が増大する。さらには、遅延バッファの製造ばらつきによって動作の速いチップ（Ｆａｓｔ）や遅いチップ（Ｓｌｏｗ）が製造されることとなるが、突入電流の確実な抑制のためには動作の速いチップ（Ｆａｓｔ）に合わせて遅延値を設定する必要がある。そのため、動作が遅いチップ（Ｓｌｏｗ）では遅延値が必要以上に長くなってしまい、回路ブロックが停止状態から動作状態へ移行する期間（起動時間）が長くなってしまう。
【００２４】
また、遅延時間をクロックカウンタなどを用いて制御することも考えられるが、電源スイッチをオンさせるためのクロックが別途必要になり、半導体装置の設計や論理検証に要する工数の増大を招く。
【課題を解決するための手段】
【００２５】
本発明の一観点によれば、電源供給を遮断可能な回路ブロックに対する電源供給を管理する電源管理部と、第１の回路ブロックへの電源供給を制御する複数の電源スイッチと、第１の回路ブロックに供給する電源で動作し、その電位に応じた遅延を生成する遅延生成器とを有する半導体装置が提供される。複数の電源スイッチは、第１の回路ブロックへ電源を供給するためにオン状態に制御されるときに、電源管理部及び遅延生成器の出力に基づいて第１の回路ブロックに供給される電源の電位に応じた時間間隔で順次オン状態にされる。
【発明の効果】
【００２６】
開示の半導体装置は、遅延生成器が生成する電源の電位に応じた遅延によって、回路ブロックに供給される電源の電位が低いときには電源スイッチをオンする時間間隔を長くし、電位が高くなるのに伴い電源スイッチをオンする時間間隔を短くすることができる。したがって、各電源スイッチを制御するために遅延バッファを大量に用いなくとも、遅延生成器を用いることで、回路面積の増大を抑制して、電源スイッチをオンするための時間間隔を適切に制御することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態における半導体装置の一例を示す図である。
【図２】本実施形態における半導体装置の構成例を示す図である。
【図３】図２に示すリングオシレータ活性化部、リングオシレータ部、及びレベル変換部の構成例を示す図である。
【図４】本実施形態における半導体装置の動作例を示す図である。
【図５】図２に示すフリップフロップの真理値表を示す図である。
【図６】リングオシレータに供給される電源電圧と発振周期の関係を示す図である。
【図７】本実施形態における製造ばらつきに応じた起動時間を説明するための図である。
【図８】パワーゲーティング技術の概要を説明するための図である。
【図９】パワーゲーティング技術の適用により発生し得る電源ノイズに係る問題を説明するための図である。
【図１０】半導体装置における電源ノイズの抑制技術の例を示す図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態における半導体装置の一例を示す図である。本実施形態における半導体装置は、複数の回路ブロックを有し回路ブロック単位で電源供給を制御することが可能な半導体装置である。また、回路ブロックへの電源供給を制御するための電源スイッチとして複数の小さいサイズの電源スイッチで構成した電源スイッチを有し、小さいサイズの電源スイッチを、タイミングを異ならせてオン状態にすることで突入電流による電源ノイズの発生を抑制する。
【００２９】
図１（Ａ）は、本実施形態における半導体装置の構成例を示す図である。図１（Ａ）において、１０は半導体装置、１１は電源管理ユニット（ＰＭＵ）、１２は電源供給を遮断可能な回路ブロックＡ（ＣＢＬＡ）、ＣＡは回路ブロックＡ１２の安定化容量、１３は遅延生成器（ＤＬＧ）である。なお、半導体装置１０は、図示した回路ブロックに限らず複数の電源供給を遮断可能な回路ブロックを有している。
【００３０】
電源管理ユニット１１は、半導体装置１０における電源管理を行う。電源管理ユニット１１は、常に電源が供給されており、半導体装置１０が有する回路ブロックのそれぞれに対する電源供給を管理する。電源管理ユニット１１は、電源スイッチをオン状態に制御することで当該電源スイッチに対応する回路ブロックに電源を供給したり、電源スイッチをオフ状態に制御することで当該電源スイッチに対応する回路ブロックへの電源供給を遮断したりする。
【００３１】
回路ブロックＡ１２及び安定化容量ＣＡは、電源電位ＶＤＤＶＡを供給する電源線（ＶＤＤＶＡ電源線）と基準電位ＶＳＳを供給する電源線（ＶＳＳ電源線）との間に接続される。ＶＤＤＶＡ電源線と電源電位ＶＤＤを供給する電源線（ＶＤＤ電源線）との間に、電源スイッチＰＳＷＡ０、ＰＳＷＡ１、ＰＳＷＡ２、ＰＳＷＡ３が並列接続されている。電源スイッチＰＳＷＡ０、ＰＳＷＡ１、ＰＳＷＡ２、ＰＳＷＡ３は、例えばトランジスタ（図示した例ではＰチャネルトランジスタ）である。ＶＤＤ電源線及びＶＳＳ電源線は、それぞれ外部から電源電位ＶＤＤ及び基準電位ＶＳＳが常時印加されている。なお、図１（Ａ）には、回路ブロックＡ１２への電源供給を制御するための電源スイッチとして、４つの電源スイッチＰＳＷＡ０〜ＰＳＷＡ３を設けた例を示しているが、これに限定されるものではなく、回路構成等に応じた数の電源スイッチが設けられる。
【００３２】
電源スイッチＰＳＷＡ０、ＰＳＷＡ１、ＰＳＷＡ２、ＰＳＷＡ３は、各々が小さいサイズのものであり、１つの電源スイッチをオン状態にさせたときに発生する電源ノイズが周辺回路の誤動作を引き起こすレベルに達するような電流は流れない。電源スイッチＰＳＷＡ０〜ＰＳＷＡ３がすべてオン状態となることで、最終的に回路ブロックＡの消費電流を供給できるだけのサイズは有している。
【００３３】
電源スイッチＰＳＷＡ０、ＰＳＷＡ１、ＰＳＷＡ２、ＰＳＷＡ３は、それぞれ制御信号ＧＡ０、ＧＡ１、ＧＡ２、ＧＡ３によりオン／オフ制御される。制御信号ＧＡ０は、電源管理ユニット１１から出力される信号である。制御信号ＧＡ１は、制御信号ＧＡ０と遅延信号ＤＳＡ１とを論理積演算回路（ＯＲ回路）１４−１で論理積演算して得られる信号である。制御信号ＧＡ２は、制御信号ＧＡ０と遅延信号ＤＳＡ２とをＯＲ回路１４−２で論理積演算して得られる信号である。制御信号ＧＡ３は、制御信号ＧＡ０と遅延信号ＤＳＡ３とをＯＲ回路１４−３で論理積演算して得られる信号である。
【００３４】
遅延生成器１３は、電源スイッチＰＳＷＡ０〜ＰＳＷＡ３により電源供給が制御される回路ブロックＡに供給されるのと同じ電源電位ＶＤＤＶＡで動作し、遅延信号ＤＳＡ１、ＤＳＡ２、ＤＳＡ３を出力する。遅延信号ＤＳＡ１〜ＤＳＡ３は、遅延信号ＤＳＡ１、ＤＳＡ２、ＤＳＡ３の順に遅延値が大きい。遅延生成器１３は、遅延素子の電圧依存性を利用し、図１（Ｂ）に示すように電源電位ＶＤＤＶＡが低いときには遅延が長く、電源電位ＶＤＤＶＡが高くなるに伴い遅延が短くするよう遅延を生成する。
【００３５】
つまり、遅延生成器１３は、電源電位ＶＤＤＶＡが電源電位ＶＤＤに向かって上昇していくとき、電源電位ＶＤＤＶＡの電位に応じて、遅延信号ＤＳＡ１〜ＤＳＡ３をハイレベル（“Ｈ”）からローレベル（“Ｌ”）にアサートする。例えば、遅延生成器１３は、電源電位ＶＤＤＶＡが第１の電位に達すると遅延信号ＤＳＡ１を“Ｌ”にし、第１の電位より高い第２の電位に達すると遅延信号ＤＳＡ２を“Ｌ”にし、第２の電位より高い第３の電位に達すると遅延信号ＤＳＡ３を“Ｌ”にする。
【００３６】
図１（Ａ）に示す半導体装置において、電源供給が遮断されている回路ブロックＡ１２に対して電源供給を開始するとき、電源管理ユニット１１は、制御信号ＧＡ０を“Ｌ”にアサートする。これにより、初段の電源スイッチＰＳＷＡ０がオン状態になり、電源スイッチＰＳＷＡ０を介して回路ブロックＡ１２の安定化容量ＣＡに電流が流れて充電が開始され、電源電位ＶＤＤＶＡが上昇していく。
【００３７】
電源スイッチＰＳＷＡ０がオン状態となってから間もない期間の電源電位ＶＤＤＶＡが低いとき、すなわちＶＤＤ電源線とＶＤＤＶＡ電源線との電位差が大きいときには、遅延生成器１３は電源電位ＶＤＤＶＡが低いために長い遅延を生成する。そして、電源電位ＶＤＤＶＡが上昇してきて、電源電位ＶＤＤＶＡが高くなる、すなわちＶＤＤ電源線とＶＤＤＶＡ電源線との電位差が小さくなってくると、遅延生成器１３は電源電位ＶＤＤＶＡが高くなってくるために短い遅延を生成するようになる。したがって、図１（Ｃ）に示すように、電源スイッチＰＳＷＡ０、ＰＳＷＡ１、ＰＳＷＡ２、ＰＳＷＡ３と順にオン状態とされるに従って電源電位ＶＤＤＶＡも上昇していくため、電源スイッチＰＳＷＡ０〜ＰＳＷＡ３をオンする時間間隔は、後段側に進むにつれて（電源電位ＶＤＤＶＡの上昇に伴って）自動的に短くなっていく。
【００３８】
これにより、電源電位ＶＤＤＶＡが低い（ＶＤＤ電源線とＶＤＤＶＡ電源線との電位差が大きい）ために電源スイッチを流れる電流が大きいときには、次の電源スイッチをオンする時間間隔が長く設定されることとなる。そして、電源電位ＶＤＤＶＡの上昇に伴ってＶＤＤ電源線とＶＤＤＶＡ電源線との電位差が小さくなり電源スイッチを流れる電流が小さくなってくると、次の電源スイッチをオンする時間間隔が自動的に短くなって設定されることとなる。したがって、動作中の回路を誤動作させるような電源ノイズを発生させずに、適切な起動時間で回路ブロックへの電源供給を行うことができる。また、従来のように大量の遅延バッファを設ける必要もないので、回路面積の増大を抑制することができる。
【００３９】
なお、回路ブロックＡ１２への電源供給を遮断するときには、電源管理ユニット１１が制御信号ＧＡ０を“Ｈ”にすることで、遅延生成器１３からの遅延信号ＤＳＡ１〜ＤＳＡ３にかかわらず制御信号ＧＡ１〜ＧＡ３も“Ｈ”になる。したがって、電源スイッチＰＳＷＡ０、ＰＳＷＡ１、ＰＳＷＡ２、ＰＳＷＡ３は、電源管理ユニット１１からの制御信号ＧＡ０が“Ｈ”になることによって同じタイミングでオフ状態にされ、回路ブロックＡ１２への電源供給が遮断される。
【００４０】
図２は、本実施形態における半導体装置の具体的な構成例を示す図である。
図２において、２０は半導体装置、２１は電源管理ユニット（ＰＭＵ）、２２は回路ブロックＡ（ＣＢＬＡ）、ＣＡは回路ブロックＡ２２の安定化容量である。２３はリングオシレータ（ＲＯＳＣ）活性化部、２４はリングオシレータ（ＲＯＳＣ）部、２５はレベル変換部である。また、ＦＦＡｉ（ｉは添え字であり、ｉ＝１〜ｎの自然数、以下についても同様）は、リセット付きフリップフロップであり、ＰＳＷＡ０、ＰＳＷＡｉは、回路ブロックＡ１２に対する電源供給を行うための電源スイッチである。なお、半導体装置２０は、図示した回路ブロックに限らず複数の回路ブロックを有している。また、半導体装置２０が有する回路ブロックは、回路ブロックを単位として電源供給が遮断可能である。
【００４１】
電源管理ユニット２１は、常に電源電位ＶＤＤが供給され、半導体装置２０における電源管理を行う。電源管理ユニット２１は、電源スイッチをオン／オフ制御することで当該電源スイッチに対応する回路ブロックへの電源供給を制御し、半導体装置２０が有する回路ブロックのそれぞれに対する電源供給を管理する。
【００４２】
回路ブロックＡ２２及び安定化容量ＣＡは、電源電位ＶＤＤＶＡを供給する電源線（ＶＤＤＶＡ電源線）と基準電位ＶＳＳを供給する電源線（ＶＳＳ電源線）との間に接続される。ＶＤＤＶＡ電源線と電源電位ＶＤＤを供給する電源線（ＶＤＤ電源線）との間に、電源スイッチＰＳＷＡ０、ＰＳＷＡｉが並列接続されている。電源スイッチＰＳＷＡ０、ＰＳＷＡｉは、例えばトランジスタ（図示した例ではＰチャネルトランジスタ）である。ＶＤＤ電源線及びＶＳＳ電源線は、それぞれ外部から電源電位ＶＤＤ及び基準電位ＶＳＳが常時印加されている。
【００４３】
電源スイッチＰＳＷＡ０、ＰＳＷＡｉは、各々が小さいサイズのものであり、１つの電源スイッチをオン状態にさせたときに発生する電源ノイズが周辺回路の誤動作を引き起こすレベルに達するような電流は流れない。電源スイッチＰＳＷＡ０、ＰＳＷＡｉがすべてオン状態となることで、最終的に回路ブロックＡの消費電流を供給できるだけのサイズは有している。
【００４４】
電源スイッチＰＳＷ０は、電源管理ユニット２１から出力される制御信号ＧＡ０によりオン／オフ制御される。また、電源スイッチＰＳＷｉは、フリップフロップＦＦＡｉの出力Ｑが制御信号ＧＡｉとして供給され、その制御信号ＧＡｉによりオン／オフ制御される。
【００４５】
フリップフロップＦＦＡｉは、入力Ｄに制御信号ＧＡ（ｉ−１）が入力され、リセット入力Ｒにリセット信号ＲＳＴ（制御信号ＧＡ０）が入力され、クロック入力に発振信号ＯＳＣが入力される。図５に、フリップフロップＦＦＡｉの真理値表を示す。フリップフロップＦＦＡｉは、リセット入力Ｒが“１”（“Ｈ”）の場合には、他の入力にかかわらず出力Ｑとして“１”（“Ｈ”）を出力する。また、フリップフロップＦＦＡｉは、リセット入力Ｒが“０”（“Ｌ”）でかつクロック入力が“０”→“１”（“Ｌ”→“Ｈ”）に変化するポジティブエッジ（Ｐｏｓｅｄｇｅ）ときに、入力Ｄを出力Ｑとして出力する。なお、フリップフロップＦＦＡｉは、リセット入力Ｒが“０”（“Ｌ”）でかつクロック入力がポジティブエッジ（Ｐｏｓｅｄｇｅ）でない場合には、出力Ｑを保持する。
【００４６】
ＲＯＳＣ活性化部２３は、ＲＯＳＣ部２４を活性化するためのものであり、活性を指示する（動作開始を指示する）信号をＲＯＳＣ部２４及びレベル変換部２５に出力する。ＲＯＳＣ部２４は、例えばＣＭＯＳトランジスタを用いて構成したリングオシレータであり、回路ブロックＡ２２に対して供給する電源電位ＶＤＤＶＡで動作する。レベル変換部２５は、ＲＯＳＣ部２４から出力される電源電位ＶＤＤＶＡのレベルの内部発振信号を、電源電位ＶＤＤのレベルの信号に変換し発振信号ＯＳＣとして出力する。これは、ＲＯＳＣ部２４から出力される電源電位ＶＤＤＶＡのレベルの信号に基づいて、電源電位ＶＤＤのレベルの信号で動作する回路（フリップフロップＦＦＡｉ）を制御するためである。図２に示す半導体装置では、ＲＯＳＣ活性化部２３、ＲＯＳＣ部２４、及びレベル変換部２５により、図１に示した遅延生成器１３に相当する機能が実現される。
【００４７】
図３は、図２に示したＲＯＳＣ活性化部２３、ＲＯＳＣ部２４、及びレベル変換部２５の構成例を示す図である。
【００４８】
ＲＯＳＣ活性化部２３は、ＰチャネルトランジスタＱ１１、Ｑ１３、ＮチャネルトランジスタＱ１２、Ｑ１４、抵抗Ｒ１１、Ｒ１２、及び容量Ｃ１１を有する。ここで、少なくともＰチャネルトランジスタＱ１１及びＮチャネルトランジスタＱ１２は、ＲＯＳＣ部２４内部に使用されているＰチャネルトランジスタ及びＮチャネルトランジスタと同じトランジスタを用いて構成される。
【００４９】
トランジスタＱ１１は、ソースがＶＤＤＶＡ電源線に接続され、ゲートがＶＳＳ電源線に接続され、ドレインが抵抗Ｒ１１の一端に接続される。抵抗Ｒ１１は、他端がＶＳＳ電源線に接続される。トランジスタＱ１１のドレインと抵抗Ｒ１１の一端との接続点に、一方の電極がＶＳＳ電源線に接続された容量Ｃ１１の他端、及びトランジスタＱ１２のゲートが接続される。トランジスタＱ１２は、ソースがＶＳＳ電源線に接続され、ドレインが抵抗Ｒ１２の一端に接続される。抵抗Ｒ１２は、他端がＶＤＤ電源線に接続される。トランジスタＱ１２のドレインと抵抗Ｒ１２の一端との接続点に、トランジスタＱ１３、Ｑ１４のゲートが接続される。トランジスタＱ１３は、ソースがＶＤＤ電源線に接続され、ドレインがトランジスタＱ１４のドレインに接続される。トランジスタＱ１４のソースはＶＳＳ電源線に接続される。トランジスタＱ１３のドレインとトランジスタＱ１４のドレインとの接続点の電位が、スタート信号ｓｔａｒｔとして出力される。
【００５０】
ＲＯＳＣ活性化部２３において、ＶＤＤＶＡ電源線より供給される電源電位ＶＤＤＶＡがトランジスタの閾値を超えるまでは、トランジスタＱ１２のドレインの電位ｎｏｕｔはほぼ電源電位ＶＤＤとなる。したがって、ＲＯＳＣ活性化部２３から出力されるスタート信号ｓｔａｒｔは“Ｌ”（ＶＳＳ）となる。
【００５１】
そして、ＶＤＤＶＡ電源線より供給される電源電位ＶＤＤＶＡが上昇してトランジスタＱ１１の閾値を超えるとトランジスタＱ１１のドレインの電位ｐｏｕｔが“Ｈ”（ＶＤＤＶＡ）となる。さらに、電源電位ＶＤＤＶＡが上昇することで電位ｐｏｕｔがトランジスタＱ１２の閾値を超えるとトランジスタＱ１２がオン状態となり、トランジスタＱ１２のドレインの電位ｎｏｕｔが“Ｌ”（ＶＳＳ）となる。したがって、ＲＯＳＣ活性化部２３から出力されるスタート信号ｓｔａｒｔは“Ｌ”（ＶＳＳ）から“Ｈ”（ＶＤＤ）に変化する。
【００５２】
以上のようにして、ＲＯＳＣ活性化部２３は、ＶＤＤＶＡ電源線より供給される電源電位ＶＤＤＶＡがＲＯＳＣ内部で使用されるトランジスタの閾値を超えているか否かを検知する。そして、ＲＯＳＣ活性化部２３は、電源電位ＶＤＤＶＡがトランジスタの閾値を超えている場合にはスタート信号ｓｔａｒｔを“Ｈ”（ＶＤＤ）とし、電源電位ＶＤＤＶＡがトランジスタの閾値を超えていない場合にはスタート信号ｓｔａｒｔを“Ｌ”（ＶＳＳ）とする。
【００５３】
ＲＯＳＣ部２４は、例えばＣＭＯＳトランジスタで構成されたインバータを複数有し、その複数のインバータが縦続接続されたインバータ群３２と、ＲＯＳＣ部２４の動作状態（活性や停止）を制御するための否定論理積（ＮＡＮＤ）ゲート３１を有する。ＲＯＳＣ部２４が有するＮＡＮＤゲート３１及びインバータ群３２内の複数のインバータは、ＶＤＤＶＡ電源線より供給される電源電位ＶＤＤＶＡで動作する。
【００５４】
ＮＡＮＤゲート３１には、ＲＯＳＣ活性化部２３から出力されるスタート信号ｓｔａｒｔ、制御信号ＧＡｎ、及びインバータ群３２の第１の出力が入力され、その演算結果をインバータ群３２の入力端に出力する。ＮＡＮＤゲート３１及びインバータ群３２によりリングオシレータが形成され、インバータ群３２の第２の出力が内部発振信号ｏｓｃｐとして出力される。
【００５５】
ＲＯＳＣ部２４は、ＲＯＳＣ活性化部２３からのスタート信号ｓｔａｒｔが“Ｌ”のとき発振動作を行わない。また、ＲＯＳＣ部２４は、ＲＯＳＣ活性化部２３からのスタート信号ｓｔａｒｔが“Ｈ”かつ制御信号ＧＡｎが“Ｈ”のときには発振動作を行い、“Ｌ”を基準電位ＶＳＳとし、“Ｈ”を電源電位ＶＤＤＶＡとする内部発振信号ｏｓｃｐを出力する。そして、ＲＯＳＣ部２４は、ＲＯＳＣ活性化部２３からのスタート信号ｓｔａｒｔが“Ｈ”であるが制御信号ＧＡｎが“Ｌ”となる（最も後段である電源スイッチＰＳＷＡｎがオン、すなわち電源スイッチＰＳＷＡ０〜ＰＳＷＡｎがすべてオン）と、発振動作を停止する。
【００５６】
ここで、ＲＯＳＣ部２４におけるＮＡＮＤゲート３１及びインバータ群３２内の複数のインバータは、ＶＤＤＶＡ電源線より供給される電源電位ＶＤＤＶＡで動作している。そのため、ＲＯＳＣ部２４は、図６に示すように、電源電位ＶＤＤＶＡが低いときには長い周期で発振し、電源電位ＶＤＤＶＡが高くなるに伴って短い周期で発振するようになる。すなわち、ＲＯＳＣ部２４から出力される内部発振信号ｏｓｃｐは、電源電位ＶＤＤＶＡに応じた周期で発振された発振信号であり、電源電位ＶＤＤＶＡが低いと周期が長く、電源電位ＶＤＤＶＡが高いと周期が短い。
【００５７】
なお、最も後段である電源スイッチＰＳＷＡｎがオン、すなわち電源スイッチＰＳＷＡ０、ＰＳＷＡｉのすべてがオンとなってもＲＯＳＣ部２４の発振動作を停止させない場合には、ＮＡＮＤゲート３１に制御信号ＧＡｎを入力する必要はない。しかし、図３に示すようにして、最も後段である電源スイッチＰＳＷＡｎがオンしたときにＲＯＳＣ部２４の発振動作を停止させることで不要な発振動作を行うことを防ぎ、消費電力が増加することを防止することができる。
【００５８】
レベル変換部２５は、ＰチャネルトランジスタＱ１５、Ｑ１７、Ｑ１９、Ｑ２２、ＮチャネルトランジスタＱ１６、Ｑ１８、Ｑ２０、Ｑ２１、及びインバータ３３、３４を有する。トランジスタＱ１５は、ソースがＶＤＤ電源線に接続され、ドレインがトランジスタＱ１６のドレインに接続される。トランジスタＱ１６は、ソースがＶＳＳ電源線に接続され、ゲートにＲＯＳＣ部２４からの内部発振信号ｏｓｃｐが供給される。トランジスタＱ１７は、ソースがＶＤＤ電源線に接続され、ドレインがトランジスタＱ１８のドレインに接続される。トランジスタＱ１８は、ソースがＶＳＳ電源線に接続され、ゲートにＲＯＳＣ部２４からの内部発振信号ｏｓｃｐがインバータ３３を介して供給される。インバータ３３は、ＶＤＤＶＡ電源線より供給される電源電位ＶＤＤＶＡで動作する。トランジスタＱ１５及びＱ１６のドレインの接続点にトランジスタＱ１７のゲートが接続され、トランジスタＱ１７及びＱ１８のドレインの接続点にトランジスタＱ１５、Ｑ１９、Ｑ２０のゲートが接続される。
【００５９】
トランジスタＱ１９は、ソースがＶＤＤ電源線に接続され、ドレインがトランジスタＱ２０のドレインに接続される。トランジスタＱ２０は、ソースがトランジスタＱ２１のドレインに接続される。トランジスタＱ２１は、ソースがＶＳＳ電源線に接続され、ゲートにＲＯＳＣ活性化部２３からのスタート信号ｓｔａｒｔが供給される。トランジスタＱ２２は、ソースがＶＤＤ電源線に接続され、ゲートにＲＯＳＣ活性化部２３からのスタート信号ｓｔａｒｔが供給される。トランジスタＱ１９及びＱ２０のドレインの接続点、及びトランジスタＱ２２のドレインが、ＶＤＤ電源線より供給される電源電位ＶＤＤで動作するインバータ３４の入力端に接続され、インバータ３４の出力が発振信号ＯＳＣとして出力される。
【００６０】
レベル変換部２５は、ＲＯＳＣ活性化部２３からのスタート信号ｓｔａｒｔが“Ｌ”のときには、トランジスタＱ２２がオン状態となり、発振信号ＯＳＣを“Ｌ”（ＶＳＳ）に固定する。そして、レベル変換部２５は、ＲＯＳＣ活性化部２３からのスタート信号ｓｔａｒｔが“Ｈ”になると、ＲＯＳＣ部２４からの内部発振信号ｏｓｃｐの信号レベルを変換し、内部発振信号ｏｓｃｐに応じて“Ｌ”を基準電位ＶＳＳとし“Ｈ”を電源電位ＶＤＤとする発振信号ＯＳＣを出力する。
【００６１】
次に、図２に示した半導体装置の動作について説明する。図４は、図２に示した半導体装置の動作例を示す図であり、電源供給が遮断され停止している回路ブロックＡ２２を動作状態にする場合を示している。
【００６２】
回路ブロックＡ２２への電源供給が遮断されているとき、電源管理ユニット２１から出力される制御信号ＧＡ０は“Ｈ”である。このとき、フリップフロップＦＦＡｉのリセット入力Ｒに入力されるリセット信号ＲＳＴも“Ｈ”であるので、フリップフロップＦＦＡｉの出力Ｑ、すなわち制御信号ＧＡｉは“Ｈ”となる。したがって、電源スイッチＰＳＷＡ０、ＰＳＷＡｉのすべてがオフ状態にされている。
【００６３】
この状態で、回路ブロックＡ２２への電源供給を行うために電源管理ユニット２１が制御信号ＧＡ０を“Ｌ”にアサートすると、初段の電源スイッチＰＳＷＡ０がオン状態になる。また、それとともにリセット信号ＲＳＴが“Ｌ”となりフリップフロップＦＦＡｉのリセットが解除され、電源スイッチＰＳＷＡ１について発振信号ＯＳＣの最初のポジティブエッジをトリガとして待つ状態になる。一方で電源スイッチＰＳＷＡ０がオン状態になることによってＶＤＤＶＡ電源線により供給する電源電位ＶＤＤＶＡが上昇し始める。しかし、電源電位ＶＤＤＶＡが低い期間（ＲＯＳＣ部２４を動作可能な十分なレベルに達していないとき）は、ＲＯＳＣ活性化部２３から出力されるスタート信号ｓｔａｒｔは“Ｌ”のままである。したがって、ＲＯＳＣ部２４は発振動作を行わず、レベル変換部２５から出力される発振信号ＯＳＣも“Ｌ”に固定される。これにより、発振信号ＯＳＣとしてフリップフロップＦＦＡｉに不定の信号が伝播されることを防止できる。
【００６４】
そして、電源電位ＶＤＤＶＡがさらに上昇して、ＲＯＳＣ部２４で使用されるＰチャネルトランジスタの閾値を超えたことがＲＯＳＣ活性化部２３で検知されると、トランジスタＱ１１のドレインの電位ｐｏｕｔが上昇する。さらに、ＲＯＳＣ部２４で使用されるＮチャネルトランジスタの閾値を超えたことがＲＯＳＣ活性化部２３で検知されると、トランジスタＱ１２のドレインの電位ｎｏｕｔが下降する。トランジスタＱ１２のドレインの電位ｎｏｕｔが下降することによって、ＲＯＳＣ活性化部２３から出力されるスタート信号ｓｔａｒｔが“Ｈ”となり、ＲＯＳＣ部２４及びレベル変換部２５が活性化される。
【００６５】
ＲＯＳＣ部２４は、活性化されると発振動作を開始して、電源電位ＶＤＤＶＡに応じた周期の内部発振信号ｏｓｃｐを出力する。また、レベル変換部２５は、電源電位ＶＤＤＶＡのレベルでの内部発振信号ｏｓｃｐを、電源電位ＶＤＤレベルの発振信号ＯＳＣにレベル変換して出力する。
【００６６】
そして、レベル変換部２５より出力された発振信号ＯＳＣがフリップフロップＦＦＡｉに入力されると、発振信号ＯＳＣにおける最初のポジティブエッジによって制御信号ＧＡ１が“Ｌ”となる。これにより、電源スイッチＰＳＷＡ０に加えて、電源スイッチＰＳＷＡ１がオン状態になり、電源スイッチＰＳＷＡ２について発振信号ＯＳＣの次のポジティブエッジをトリガとして待つ状態になる。以降、発振信号ＯＳＣのポジティブエッジによって、１つの電源スイッチがオン状態になるとともに次段の電源スイッチについて発振信号ＯＳＣの次のポジティブエッジをトリガとして待つ状態になることを繰り返し、電源スイッチＰＳＷＡｉが順次オン状態になる。そして、最終段の電源スイッチＰＳＷＡｎがオン状態になる、すなわち制御信号ＧＡｎが“Ｌ”になると、ＲＯＳＣ部２４は発振動作を停止する。
【００６７】
ここで、図４に示されるように電源電位ＶＤＤＶＡが上昇するのに伴って、ＲＯＳＣ部２４より出力される内部発振信号ｏｓｃｐの発振周期が短くなっていき、発振信号ＯＳＣにおけるポジティブエッジ間の時間間隔も短くなる。つまり、電源スイッチＰＳＷＡｉにおいてｉの値が大きくなる（後段側に進む）に従って、電源スイッチＰＳＷＡｉをオンする時間間隔が短くなっていく。
【００６８】
本実施形態によれば、対応する回路ブロックに供給される電源電位で動作し、その電源電位が低いときには遅延が長く、その電源電位が高くなるのに伴って遅延を短くするように遅延を生成する遅延生成器の出力を用いて電源スイッチを順次オンする。回路ブロックに供給される電源電位が低いときに順次オンされる前段側の電源スイッチではオンする時間間隔を長くし、電源電位が高くなってから順次オンされる後段側の電源スイッチではオンする時間間隔を短くすることができる。したがって、各電源スイッチを制御するために遅延バッファを大量に用いなくとも、小さな回路の遅延生成器で回路面積の増大を抑制し、電源スイッチを順次オンするための時間間隔を適切に制御することができる。
【００６９】
また、停止状態から動作状態への移行にかかる起動時間を短くするために、例えば図１０（Ａ）に示したような半導体装置では後段側に向かって（回路ブロックに供給される電源電位の上昇に伴って）電源スイッチをオンする時間間隔を短くするよう調整が行われる。この調整は、各電源スイッチに対して設けられた遅延バッファ毎に行う必要があった。それに対して、本実施形態においては回路ブロックに供給される電源電位に応じて、電源スイッチをオンする時間間隔を１つの遅延生成器で自動的に調整することができる。
【００７０】
また、本実施形態によれば、半導体装置の製造ばらつきに応じた起動時間のばらつきを抑制することができる。動作の遅いチップ（Ｓｌｏｗ）では内部の回路に流れるリーク電流が動作の速いチップより小さいため、電源スイッチをオンした後の電位上昇は、図７（Ａ）に示すように動作の遅いチップで速い。例えば、電源スイッチをオンしてから時間ｔ１が経過した後の電源電位が、動作の遅いチップで電位Ｖ１、動作の速いチップで電位Ｖ２（Ｖ２＜Ｖ１）とする。遅延生成器として図３に示したようにリングオシレータを利用した場合、電源電位が同じであれば、図７（Ｂ）に示すように動作の遅いチップの発振周波数は動作の速いチップの発振周波数よりも長い。しかし、本実施形態によれば、電源スイッチをオンしてから同じ時間が経過した後の電源電位は動作の遅いチップの方が高いため、例えば時間ｔ１経過後の電源電位での発振周波数の差は図７（Ｂ）に示すように小さく、起動時間のばらつきが抑制される。
【００７１】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００７２】
（付記１）
回路ブロックを少なくとも１つ有し、前記回路ブロック単位で電源供給を遮断可能な半導体装置であって、
前記回路ブロックに対する電源供給を管理する電源管理部と、
第１の前記回路ブロックへの電源供給を制御する複数の電源スイッチと、
前記第１の回路ブロックに供給する電源で動作し、当該電源の電位に応じた遅延を生成する遅延生成器とを有し、
前記複数の電源スイッチは、前記第１の回路ブロックへ電源を供給するためにオン状態に制御されるときに、前記電源管理部及び前記遅延生成器の出力に基づいて前記第１の回路ブロックに供給される電源の電位に応じた時間間隔で順次オン状態にされることを特徴とする半導体装置。
（付記２）
前記複数の電源スイッチは、前記第１の回路ブロックへ電源を供給するためにオン状態に制御されるときに、前記複数の電源スイッチの内の１つの電源スイッチが前記電源管理部より出力される制御信号によりオン状態にされ、前記複数の電源スイッチの他の電源スイッチは、前記遅延生成器の出力によって遅延された前記制御信号により順次オン状態にされることを特徴とする付記１記載の半導体装置。
（付記３）
前記遅延生成器は、供給される電源の電位が高くなるに伴って短くなる遅延を生成することを特徴とする付記１又は２記載の半導体装置。
（付記４）
前記複数の電源スイッチは、外部から所定の電位が供給される電源線と、前記第１の回路ブロックに電源を供給する電源線との間に並列に接続されていることを特徴とする付記１〜３の何れか１項に記載の半導体装置。
（付記５）
前記遅延生成器は、
前記第１の回路ブロックに供給する電源で動作し、当該電源の電位に応じた周波数の発振信号を出力する発振器と、
前記発振器を活性化する発振器活性化部と、
前記発振器より出力される発振信号を、前記複数の電源スイッチを制御するための信号にレベル変換するレベル変換部とを有することを特徴とする付記１〜４の何れか１項に記載の半導体装置。
（付記６）
前記発振器活性化部は、前記発振器に対し供給される電源の電位が発振器の動作可能電位に到達したことを検知して前記発振器を活性化することを特徴とする付記５記載の半導体装置。
（付記７）
縦属接続され、各々のクロック入力に前記レベル変換部の出力が入力される複数のフリップフロップを有し、
初段のフリップフロップに前記電源管理部より出力される前記複数の電源スイッチをオン状態にさせる制御信号が入力され、各々のフリップフロップの出力が前記複数の電源スイッチの内の対応する電源スイッチの制御信号として出力されることを特徴とする付記５又は６記載の半導体装置。
（付記８）
前記発振器は、前記第１の回路ブロックに供給する電源で動作するリングオシレータであることを特徴とする付記５〜７の何れか１項に記載の半導体装置。
（付記９）
前記遅延生成器は、前記複数の電源スイッチがすべてオン状態になることによって動作が停止されることを特徴とする付記１〜８の何れか１項に記載の半導体装置。
（付記１０）
前記複数の電源スイッチは、前記第１の回路ブロックへの電源供給を遮断するためにオフ状態に制御されるときには、前記遅延生成器の出力にかかわらず前記電源管理部の出力に基づいて同じタイミングでオフ状態にされることを特徴とする付記１〜９の何れか１項に記載の半導体装置。
【符号の説明】
【００７３】
１１、２１  電源管理ユニット
１２、２２  回路ブロック
１３  遅延生成器
２３  リングオシレータ活性化部
２４  リングオシレータ部
２５  レベル変換部
ＣＡ  安定化容量
ＰＳＷＡ  電源スイッチ
ＶＤＤＶＡ  回路ブロックへ電源供給する電源線
【図１】
0005541143.tif 000002
【図２】
0005541143.tif 000003
【図３】
0005541143.tif 000004
【図４】
0005541143.tif 000005
【図５】
0005541143.tif 000006
【図６】
0005541143.tif 000007
【図７】
0005541143.tif 000008
【図８】
0005541143.tif 000009
【図９】
0005541143.tif 000010
【図１０】
0005541143.tif 000011