(57)【特許請求の範囲】
【請求項１】
電界効果型トランジスタを含む強誘電体不揮発性記憶素子であって、
前記電界効果型トランジスタは、半導体基板のチャンネル領域上に第１絶縁体層、第１導電体層、強誘電体層、及び第２導電体層が順次積層された構造と、
前記半導体基板の前記チャンネル領域両側に形成されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域上にそれぞれ形成された第３導電体と第４導電体と、  前記第３導電体及び前記第４導電体と前記第１導電体層との間でそれぞれキャパシタが形成されるよう、第３導電体及び前記第４導電体と前記第１導電体層との間に形成された絶縁体薄膜を持ち、前記第１導電体層の前記第３導電体及び前記第４導電体と対向する側壁及び前記第３導電体及び前記第４導電体の前記第１導電体層と対向する側壁には、粗面化処理による凹凸が形成されており、
前記第３導電体及び前記第４導電体の基板からの高さは、前記第１導電体の高さよりも低い、
ことを特徴とする半導体不揮発性記憶素子。
【請求項２】
前記第１導電体層の凹凸が、前記第１導電体層の前記第３及び第４導電体と対向する側壁への粗面化処理により形成された凹凸であることを特徴とする請求項１記載の半導体不揮発性記憶素子。
【請求項３】
前記第３導電体及び前記第４導電体の凹凸が、前記第３導電体及び前記第４導電体の前記第１導電体層と対向する側壁への粗面化処理により形成された凹凸であることを特徴とする請求項１に記載の半導体不揮発性記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体を制御ゲートに用いた電界効果型トランジスタ型強誘電体不揮発性記憶素子とその製造方法とに関するものである。
【背景技術】
【０００２】
強誘電体を制御ゲートに用いた電界効果型トランジスタ型強誘電体不揮発性記憶素子は、通常のMOS-FET（Metal Oxide Semiconductor - Field Effect Transistor）（導電体層−酸化膜−半導体−電界効果型トランジスタ）の絶縁層である酸化膜を強誘電体に置き換えた構成を有しているMFS-FET（Metal-Ferroelectric-Semiconductor）（導電体層−強誘電体層−半導体−電界効果型トランジスタ）がある。このMFS-FET型メモリは、強誘電体の分極がトランジスタの閾値電圧を変化させ、ソース、ドレイン間のチャネルの抵抗変化をドレイン電流値の大小の変化として読み取る方法である。この方式は強誘電体の残留分極の保持により、FET（電界効果型トランジスタ）のON、OFFを維持するため、低電圧による読み出し動作により情報が破壊されない。いわゆる非破壊読み出しである。
【０００３】
強誘電体を制御ゲートに配置する電界効果型強誘電体メモリトランジスタMFS-FET型は大きく分けると２つの種類に分けられる。その一つは、MFIS（Metal-Ferroelectric-Insulator-Semiconductor）（導電体層−強誘電体層−絶縁体層−半導体）構造を持つ強誘電体トランジスタで、MFS構造の強誘電体層（F）と半導体（S）の間に絶縁層（I）を挟み込んだものである。強誘電体がその分極によりゲート絶縁層を介して、半導体基板表面に電荷を誘起するものである。
【０００４】
もう一つは、MFMIS（Metal-Ferroelectric-Metal-Insulator-Semiconductor）（導電体層−強誘電体層−導電体層−絶縁層−半導体）構造をゲート構造に持つ強誘電体トランジスタで、MFIS構造の強誘電体層（F）と絶縁層（I）の間に導電体層（M）（またはフローティング・ゲートと呼ぶ）を挟み込んだものである。本発明は、後者のMFMIS構造に関するものである。
【０００５】
なお、本明細書中で記載している導電体層(M)とは、金属の他、多結晶シリコン（ポリシリコン、Poly-Si）、金属と多結晶シリコンとの合金などの導電体、及びこれらの積層体も含むものとする。
【０００６】
従来のMFMIS型強誘電体メモリは、図１２（ａ）に示すように、半導体基板(S)上にチャンネル領域を挟んでソース領域とドレイン領域とが形成されていて、真中のチャンネル領域の半導体基板(S)の主面に半導体プロセスで良く使われている酸化シリコン層（SiO2）がゲート絶縁体層(I)として積層され、その上にポリシリコン（Poly-Si）が第１導電体層(M)として積層され、更にその上に強誘電体材料とPoly-Siとの相互拡散を防ぐためにバリア層としてIr/IrO2（イリジウム/酸化イリジウム）が積層され、その上に強誘電体薄層(F)、例えば、PZT（PbZrxTi1-xO3）、が積層され、その上にゲート電極としてIr/IrO2が第２導電体層(M)として積層されている。図１２（ａ）は、この積層構造をリソグラフィとエッチングを行なって、ゲート部として形成した様子を示している。（参考文献：T. Nakamura et al. Dig. Tech. Pap. of 1995 IEEE Int. Solid State Circuits Conf. P.68(1995)）
図１２（ｂ）は図１２（ａ）のMFMIS構造を等価回路で表したもので、強誘電体キャパシタの容量（ＣF）とゲート絶縁体キャパシタの容量（ＣI）が直列に接続されている。図１２（ｂ）において、上部電極Ａと半導体基板Ｂ間に電圧を印加して、強誘電体層を分極させる時、記憶保持特性の観点から強誘電体の分極が十分飽和するまで電圧を印加することが必要である。
【０００７】
強誘電体キャパシタに分配される電圧は、強誘電体キャパシタの容量（ＣF）とゲート絶縁体キャパシタの容量（ＣI）とのカップリング比（ＣI/（ＣI＋ＣF））に依存する。
【０００８】
強誘電体キャパシタに分配される電圧を大きくするには、ゲート絶縁体キャパシタの容量（ＣI）が強誘電体キャパシタンスの容量（ＣF）に比較して大きくなるように設計することが重要である。
【０００９】
そこでゲート絶縁体キャパシタの容量（ＣI）が強誘電体キャパシタの容量（ＣF）に比較して大きくなるように設計するために、ゲート絶縁膜を薄くすること、強誘電体薄膜を厚くすることが考えられるが、ゲート絶縁膜を薄くすることは耐圧およびリーク電流の点から限界がある。また強誘電体薄膜を厚くすると強誘電体の分極を飽和させるために、高い駆動電圧を必要とすることになる。
【００１０】
これらの問題を避けてゲート絶縁体キャパシタの容量（ＣI）を強誘電体キャパシタの容量（ＣF）に比較して大きくする従来方法は、キャパシタンスＣFとキャパシタンスＣIの面積を変える方法である。これを行った簡単な断面模式図を図１２（ｃ） に示す。また図１２（ｃ）を上部より見た平面図を図１２（ｄ）に示す。ＣIを構成するMIS（導電体−絶縁体−半導体）部の面積の一部のみに強誘電体層を有するMFMIS構造を有している。この従来方法によって、ＣIを必要に応じてＣFに比較して大きく設計することができる。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、この従来のものは、強誘電体キャパシタに大きな分配電圧を加えるために、MFMキャパシタの面積に対して相対的にMISキャパシタの面積を平面的に大きくする方法が採用されていたので、図１２（ｄ）に示すように、MFMIS部を最小加工寸法で形成してもMIS部はMFMIS部との面積比分だけ大きくなり、結局大きい面積を専有することとなり、高い集積度を得ることが出来ない問題点を有していた。
【００１２】
そこで本発明は、このような従来の技術が有する未解決な課題を解決したものである。メモリセル面積を縮小して高密度に集積化を可能にし、信頼性の高いトランジスタ型強誘電体不揮発性記憶素子を提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
上記の目的を達成するために、本発明では、電界効果型トランジスタを含む強誘電体不揮発性記憶素子であって、電界効果型トランジスタが、半導体基板のチャンネル領域上に第１絶縁体層、第１導電体層、強誘電体層、及び第２導電体層が順次積層された構造を持ち、電界効果型トランジスタが、半導体基板のチャンネル領域両側のソース領域とドレイン領域上にそれぞれ形成された第３導電体層と第４導電体を持ち、第３及び第４導電体と、第１導電体層の間に第２絶縁体薄膜を持つことを特徴とする半導体不揮発性記憶素子を提供する。
【００１４】
このように構成してあるので、本発明では、第１導電体層、第２絶縁体薄膜と第３及び第４導電体で構成されるMIM構造のキャパシタが、第１導電体層、第１絶縁体層と半導体基板で構成されるMIS構造のキャパシタと並列に接続される構成となるので、MIS構造の実効面積を増加させることができて、その合成キャパシタの静電容量ＣIを大きくすることができる。
【００１５】
これによってMFM構造とMIS構造のキャパシタ面積はシリコン主面上の専有面積が同じであっても、MIS構造の実効面積をMFM構造の実効面積より大きくすることが可能である。よって従来に比べてメモリセル面積を増大させることなく、MFM構造のキャパシタの静電容量ＣFとMIS構造のキャパシタとMIM構造のキャパシタの合成静電容量ＣIのカップリング比（ＣI/（ＣI＋ＣF））を大きくすることができる。効率的に強誘電体キャパシタに分配電圧を加えることが出来る。
【００１６】
このようにして、専有面積を増大させることなく、ほぼ同一面積内に上下に積み重ねられているMISキャパシタの実効面積をMFM部キャパシタの実効面積に較べて増大することができる。この結果、メモリセル面積を縮小して高密度に集積化を可能にし、信頼性の高いトランジスタ型強誘電体不揮発性記憶素子を提供できる。
【００１７】
本発明では、半導体不揮発性記憶素子において、第１導電体層の第３及び第４導電体と対向する側壁及び／又は第３及び第４導電体の第１導電体層と対向する側壁に凹凸を含む半導体不揮発性記憶素子を提供する。
【００１８】
このように構成してあるので、本発明では、第３及び第４導電体と第２絶縁体薄膜を介して対向する第１導電体層の側壁に凹凸によって表面積を増加させて、MIM構造のキャパシタンスを増加させている。このようにすることによってMIS構造の実効面積をさらに増加させることができる。
【００１９】
従って、MFM構造とMIS構造のキャパシタ面積はシリコン主面上の専有面積が同じであっても、MIS構造の実効面積をMFM構造の実効面積よりさらに大きくすることが可能である。よって従来に比べてメモリセル面積を増大させることなく、MFM構造のキャパシタの静電容量ＣFとMIS構造のキャパシタとMIM構造のキャパシタの合成静電容量ＣIのカップリング比（ＣI/（ＣI＋ＣF））をさらに大きくすることができ、効率的に強誘電体キャパシタに分配電圧を加えることが出来る。
【００２０】
本発明では、半導体不揮発性記憶素子において、半導体基板として、SOI（Silicon On Insulator）基板を使用した半導体不揮発性記憶素子を提供する。
【００２１】
このように構成してあるので、本発明によれば、絶縁性基板の上のシリコン上に電界効果型半導体装置が構成されるので、ソース・ドレインとシリコン基板間の寄生容量が減少し、高速で低消費電力のトランジスタ型強誘電体不揮発性記憶素子を提供できる。
【００２２】
本発明では、半導体不揮発性記憶素子において、強誘電体層上の第２導電体層の面積を、強誘電体層の面積より小さくした半導体不揮発性記憶素子を提供する。
【００２３】
このように構成すれば、MIS構造の実効面積をMFM構造の実効面積よりも相対的に大きくすることが可能である。よって、MFM構造のキャパシタの静電容量ＣFとMIS構造のキャパシタとMIM構造のキャパシタの合成静電容量ＣIのカップリング比（ＣI/（ＣI＋ＣF））をさらに大きくすることができて、効率的に強誘電体キャパシタに分配電圧を加えることが出来る。
【００２４】
本発明では、半導体不揮発性記憶素子において、第２導電体層が、半導体基板の素子分離領域上にある半導体不揮発性記憶素子を提供する。
【００２５】
このように構成すれば、第２導体層を素子分離領域上に置くことによって、配線上の自由度の増加を図ることができ、よって、半導体不揮発性記憶素子の高集積化をさらに高めることができる。
【００２６】
本発明では、半導体不揮発性記憶素子において、第１絶縁体層及び第２絶縁体薄膜が、SiO2（酸化シリコン）、SiN（窒化シリコン）、SiON（酸窒化シリコン）、SiO2−SiN（ON膜：酸化シリコン―窒化シリコン）、SiO2−SiN―SiO2（ONO膜：酸化シリコン―窒化シリコン−酸化シリコン）、Ta2O5、SrTiO3、TiO2、（Ba,Sr）TiO3、Al2O3、ZrO2、HfO2、Y2O3、CeO2 、CeZrO2、及び、YSZ（酸化イットリウム安定化酸化ジルコニウム）からなるグループから選んだ一つの材料の層または２つ以上の材料の積層である半導体不揮発性記憶素子が提供される。
【００２７】
本発明では、半導体不揮発性記憶素子において、強誘電体層が、SrBi2Ta2O9、PbTiO3、PbZrxTi1-xO3、PbYLa1-YZrXTi1-XO3、Bi4Ti3O12、SrNbO7、Pb5Ge3O11及び、Sr2TaXNb1-XO7からなるグループの中から選ばれた一つの材料の層である半導体不揮発性記憶素子が提供される。
【００２８】
本発明では、半導体不揮発性記憶素子を製造する方法において、(a)チャンネル領域を含む半導体基板の一部上にダミーゲートを形成する工程と、(b)半導体基板上及びダミーゲート上に第３及び第４導電体を一体的に堆積する工程と、(c)第３及び第４導電体を平坦化する工程と、(d)半導体基板にソース領域及びドレイン領域を形成する工程と、(e) ダミーゲートを除去して半導体基板の一部を露出する工程と、(f)露出された半導体基板の一部上、第３及び第４導電体の側壁上及び第３及び第４導電体上に絶縁体薄膜を形成する工程と、(g)絶縁体薄膜上に第１導電体層、強誘電体層、及び第２導電体層を順次に積層する工程と、(h)第２導電体層、強誘電体層、及び第１導電体層のパターニングを行い、第２導電体層、強誘電体層、及び第１導電体層を食刻形成する工程と、を含むことを特徴とする半導体不揮発性記憶素子の製造方法が提供される。
【００２９】
本発明の製造方法によれば、第１導電体層、第２絶縁体薄膜と第３導電体層及び第４導電体で構成されるMIM構造のキャパシタが、第１導電体層、第１絶縁体層と半導体基板で構成されるMIS構造のキャパシタと並列接続される構成となり、MIS構造の実効面積を増加させることができ、その合成キャパシタの静電容量ＣIを大きくすることができる。
【００３０】
このように、第１導電体層の側壁に第２絶縁体薄膜と第３及び第４導電体により形成されるMFM構造を設けることにより、バッファ層の全キャパシタＣIの実効面積をMFMキャパシタの実効面積より大きくすることができる。従って、この製造方法によれば、従来に比べて、メモリセル面積を増大させることなく、MFMキャパシタの静電容量ＣFとMISキャパシタとMIMキャパシタの合成静電容量ＣIのカップリング比（ＣI/（ＣI＋ＣF））を大きくすることができ、効率的に強誘電体キャパシタに分配電圧を加えることが出来る。
【００３１】
このようにして、専有面積を増大させることなく、ほぼ同一面積内に上下に積み重ねられているMISキャパシタの面積をMFM部キャパシタの面積に較べて増大することができる結果、メモリセル面積を縮小して高密度に集積化を可能にし、信頼性の高いトランジスタ型強誘電体不揮発性記憶素子を提供できる。
【００３２】
また、この製造方法によれば、(g)の工程で強誘電体層を形成する時には、半導体基板は露出されていないので、強誘電体に含まれる不純物が遊離して半導体基板中に拡散してデバイス特性を劣化させることがない利点がある。
【００３３】
さらに、通常はゲート部を形成した後に、半導体基板にイオン注入をおこない、熱処理をしてソース、ドレイン領域を形成するが、このイオン注入によって強誘電体薄膜の側壁にダメージが生じる恐れがある。また熱処理時に強誘電体からシリコンへの汚染が生じる恐れがある。これに対して、本発明の製造方法はソース、ドレインを形成した後に強誘電体キャパシタを形成するので側壁へのダメージや強誘電体の汚染といった問題がないという利点がある。
【００３４】
本発明では、半導体不揮発性記憶素子を製造する方法において、(a)半導体基板上に第１絶縁体層、第１導電体層、及びハードマスクとなる絶縁膜を順次に積層する工程と、ハードマスクとなる第１絶縁体層、第１導電体層、及び絶縁膜を所定のパターンに食刻形成する工程と、半導体基板にソース領域及びドレイン領域を形成する工程と、(b)第１絶縁体層、第１導電体層、及び絶縁膜の側壁に、第２絶縁体薄膜を形成する工程と、(c)半導体基板上、絶縁膜上、第２絶縁体薄膜上、及び第２絶縁体薄膜の側壁上に第３及び第４導電体を一体的に堆積する工程と、(d)第３及び第４導電体を平坦化する工程と、(e)第３及び第４導電体上に絶縁層を形成する工程と、及び前記ハードマスクとなる絶縁膜を除去する工程と、(f)第３及び第４導電体上の絶縁層上と第１導電体層上に、強誘電体層と第２導電体層を順次に積層する工程と、(g)第２導電体層と強誘電体層のパターニングを行って、食刻形成する工程と、を含む半導体不揮発性記憶素子の製造方法が提供される。
【００３５】
この製造方法によれば、第１導電体層の側壁に第２絶縁体薄膜と第３及び第４導電体から形成されたMIM構造を設けることによって、バッファ層の全キャパシタＣIの実効面積をMFMキャパシタの実効面積より大きくすることができる。従って、この製造方法によれば、従来に比べて、メモリセル面積を増大させることなく、MFMキャパシタの静電容量ＣFとMISキャパシタとMIMキャパシタの合成静電容量ＣIのカップリング比（ＣI/（ＣI＋ＣF））を大きくすることができ、効率的に強誘電体キャパシタに分配電圧を加えることが出来る。
【００３６】
また、工程(a)において形成されたソース領域及びドレイン領域に、工程(b)において形成される第２絶縁体薄膜をスペーサーと利用して、さらに不純物注入すればＬＤＤ(Lightly Doped Drain)構造を形成することができる。
【００３７】
本発明では、半導体不揮発性記憶素子を製造する方法において、(a)半導体基板上に第１絶縁体層、第１導電体層、及びハードマスクとなる絶縁膜を順次に積層する工程と、ハードマスクとなる絶縁膜及び第１導電体層を所定のパターンに食刻形成する工程と、半導体基板にソース領域及びドレイン領域を形成する工程と、(b)第１導電体層の側壁に凹凸を形成する工程と、凹凸上に第２絶縁体薄膜を形成する工程と、(c)ソース領域上とドレイン領域上の第１絶縁体層を除去する工程と、(d)半導体基板上、ハードマスクとなる絶縁膜上、第２絶縁体薄膜上、及び第２絶縁体薄膜の側壁上に、第３及び第４導電体を一体的に堆積する工程と、(e)第３及び第４導電体を平坦化する工程と、(f)第３及び第４導電体上に絶縁層を形成する工程と、(g)ハードマスクとなる絶縁膜を除去する工程と、(h)前記絶縁層上及び第１導電体層上に、強誘電体層と第２導電体層を順次に積層する工程と、(i)第２導電体層及び強誘電体層のパターニングを行って、食刻形成する工程と、を含む半導体不揮発性記憶素子の製造方法が提供される。
【００３８】
この製造方法によれば、第１導電体層の側壁の表面に微小な凹凸を形成して表面積を増加させて、第１導電体層の側壁と第２絶縁体薄膜と第３及び第４導電体とから形成されるMIM構造を設けている。すなわち、この製造方法は工程(b)において、第１導電体層の側壁の凹凸が表面積を増加させて、MIM構造のキャパシタンスを増加させ、これによりMIS構造の実効面積をさらに増加させている。この結果、バッファ層の全キャパシタＣIの実効面積をMFMキャパシタの実効面積より大きくすることができる。従って、この製造方法によれば、従来に比べて、メモリセル面積を増大させることなく、MFMキャパシタの静電容量ＣFとMISキャパシタとMIMキャパシタの合成静電容量ＣIのカップリング比（ＣI/（ＣI＋ＣF））を大きくすることができ、効率的に強誘電体キャパシタに分配電圧を加えることが出来る。
【００３９】
本発明では、製造方法において、工程(h)において、強誘電体層の積層工程前に、絶縁層上及び第１導電体層上に、バリア層を積層する工程が行なわれ、工程(i)において、バリア層もパターニングして食刻形成される製造方法が提供される。
【００４０】
この製造方法によれば、バリア層が上の強誘電体層の不純物の半導体基板への移動を阻止でき、素子の動作の安定性を維持することができる。
【００４１】
本発明では、半導体不揮発性記憶素子を製造する方法において、(a)半導体基板上に絶縁層とダミーゲート材を順次に積層する工程と、ダミーゲートおよび絶縁層を所定のパターンに食刻形成する工程と、ソース領域及びドレイン領域を形成する工程と、(b)半導体基板上及びダミーゲート上に、第３及び第４導電体を一体的に堆積する工程と、第３及び第４導電体を平坦化する工程と、(c)ダミーゲートを除去する工程と、(d)絶縁層を除去し、第３及び第４導電体の側壁に凹凸を形成する工程と、(e)半導体基板上に第１絶縁体層を形成し、第３及び第４導電体上と、第３及び第４導電体の側壁の凹凸上に、第２絶縁体薄膜を形成する工程と、(f)第１絶縁体層上及び第２絶縁体薄膜上に、第１導電体層と強誘電体層と第２導電体層を順次に積層する工程と、(g)第２導電体層、強誘電体層、及び第１導電体層のパターニングを行って、第２導電体層、強誘電体層、及び第１導電体層を食刻形成する工程と、を含む半導体不揮発性記憶素子の製造方法が提供される。
【００４２】
この製造方法によれば、第３及び第４導電体の側壁の表面に微小な凹凸を形成して表面積を増加させ、第３及び第４導電体の側壁と第２絶縁薄膜と第１導電体層とからMIM構造を形成して、MIS構造と並列に接続して、バッファ層の全キャパシタＣIの実効面積をMFMキャパシタの実効面積より大きくすることができる。従って、この製造方法によれば、従来に比べて、メモリセル面積を増大させることなく、MFMキャパシタの静電容量ＣFとMISキャパシタとMIMキャパシタの合成静電容量ＣIのカップリング比（ＣI/（ＣI＋ＣF））を大きくすることができ、効率的に強誘電体キャパシタに分配電圧を加えることが出来る。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施の形態による半導体不揮発性記憶素子の構成を示す断面図。
【図２（ａ）】図１に示す本発明の第１の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図２（ｂ）】図１に示す本発明の第１の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図２（ｃ）】図１に示す本発明の第１の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図２（ｄ）】図１に示す本発明の第１の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図２（ｅ）】図１に示す本発明の第１の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図２（ｆ）】図１に示す本発明の第１の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図２（ｇ）】図１に示す本発明の第１の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図２（ｈ）】図１に示す本発明の第１の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図２（ｉ）】図１に示す本発明の第１の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図２（ｊ）】図１に示す本発明の第１の実施の形態の半導体不揮発性記憶素子の構造の変形を示す断面図。
【図３】本発明の第２の実施の形態による半導体不揮発性記憶素子の構成を示す断面図。
【図４（ａ）】図３に示す本発明の第２の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図４（ｂ）】図３に示す本発明の第２の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図４（ｃ）】図３に示す本発明の第２の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図４（ｄ）】図３に示す本発明の第２の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図４（ｅ）】図３に示す本発明の第２の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図４（ｆ）】図３に示す本発明の第２の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図４（ｇ）】図３に示す本発明の第２の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図４（ｈ）】図３に示す本発明の第２の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図５】本発明の第３の実施の形態による半導体不揮発性記憶素子の構成を示す断面図。
【図６（ａ）】図５に示す本発明の第３の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図６（ｂ）】図５に示す本発明の第３の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図６（ｃ）】図５に示す本発明の第３の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図６（ｄ）】図５に示す本発明の第３の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図６（ｅ）】図５に示す本発明の第３の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図６（ｆ）】図５に示す本発明の第３の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図６（ｇ）】図５に示す本発明の第３の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図６（ｈ）】図５に示す本発明の第３の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図６（ｉ）】図５に示す本発明の第３の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図６（ｊ）】図５に示す本発明の第３の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図７】本発明の第４の実施の形態による半導体不揮発性記憶素子の構成を示す断面図。
【図８（ａ）】図７に示す本発明の第４の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図８（ｂ）】図７に示す本発明の第４の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図８（ｃ）】図７に示す本発明の第４の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図８（ｄ）】図７に示す本発明の第４の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図８（ｅ）】図７に示す本発明の第４の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図８（ｆ）】図７に示す本発明の第４の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図８（ｇ）】図７に示す本発明の第４の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図８（ｈ）】図７に示す本発明の第４の実施の形態の半導体不揮発性記憶素子の製造方法の工程を示す断面図。
【図９】本発明の第５の実施の形態による半導体不揮発性記憶素子の構成を示す断面図。
【図１０】本発明の第６の実施の形態による半導体不揮発性記憶素子の構成を示す断面図。
【図１１（ａ）】本発明の第７の実施の形態による半導体不揮発性記憶素子の第２導電体層の配置の実施の形態をそれぞれ示す平面図。
【図１１（ｂ）】本発明の第７の実施の形態による半導体不揮発性記憶素子の第２導電体層の配置の実施の形態をそれぞれ示す平面図。
【図１１（ｃ）】本発明の第７の実施の形態による半導体不揮発性記憶素子の第２導電体層の配置の実施の形態をそれぞれ示す平面図。
【図１２（ａ）】従来技術によるMFMIS構造を持つ半導体不揮発性記憶素子の断面図。
【図１２（ｂ）】MFMIS構造を持つ半導体不揮発性記憶素子の等価回路図。
【図１２（ｃ）】従来技術によるMFMIS構造を持つ半導体不揮発性記憶素子の断面図。
【図１２（ｄ）】従来技術によるMFMIS構造を持つ半導体不揮発性記憶素子の上から見た平面図。
【図１３】図２（ｉ）に示す本発明の第１の実施の形態の半導体不揮発性記憶素子の（ＣMIN＋ＣMIS）／ＣMISと第１導電体層の底面から第３及び第４導電体の上面との距離１１４（ｈ）との関係を示す特性図。
【図１４】図２（ｉ）に示す本発明の第１の実施の形態の半導体不揮発性記憶素子の（ＣMIN＋ＣMIS）／ＣMISと第２絶縁体薄膜の膜厚（ｔ）との関係を示す特性図。
【図１５（ａ）】本発明の第８の実施の形態による半導体不揮発性記憶素子の構成を示す断面図。
【図１５（ｂ）】本発明の第８の実施の形態による半導体不揮発性記憶素子の構成を示す断面図。
【図１５（ｃ）】本発明の第８の実施の形態による半導体不揮発性記憶素子の構成を示す断面図。
【発明を実施するための形態】
【００４４】
以下、本発明の詳細を添付図面に示した好適な実施の形態にそって説明する。尚、各図は、本発明が理解出来る程度の大きさ、構成および配置関係を概略的に示しているに過ぎない。また、以下に記載する数値やプロセス条件、材料などは単に一例に過ぎない。従って、本発明は、この例示的な実施形態に何ら限定されるものではない。
【００４５】
第１の実施の形態
図１は、本発明の第１の実施の形態による半導体不揮発性記憶素子の構成の要部の断面図である。図１に示すように、この実施の形態では、シリコン半導体(S)基板１のチャンネル領域２上に、二酸化シリコンの第１絶縁層(I)３／ポリシリコンの第１導電体層(M)４（IrO2のバリア層をポリシリコン上に含んでも良い）／ＳＢＴ（SrBi2Ta2O9）の強誘電体層(F)５／白金の第２導電体層(M)６を順次に積層した、MFMIS構造のゲート部を備えている。また、半導体基板１はチャンネル領域２の両側にソース領域７とドレイン領域８を有する。ソース領域７とドレイン領域８上には、それぞれソース領域７とドレイン領域８に電気的に接続するドープされたポリシリコンの第３導電体９と第４導電体１０が積層されて、ソース部とドレイン部を構成している。第３導電体９及び第４導電体１０と第１導電体層４の間にはそれぞれ二酸化シリコンの第２絶縁体薄膜１１が介在している。また、第３導電体９及び第４導電体１０は、強誘電体層４より半導体基板１側に位置するように積層されている。これらMFMIS構造のゲート部、第３及び第４導電体を含むソース部およびドレイン部は半導体基板１の素子領域内に形成される。
【００４６】
この構成では、第３及び第４導電体(M)９、１０の側壁と第２絶縁体薄膜(I)１１と第１導電体層(M)４の側壁で形成されるMIM構造の面積と、半導体基板１と第１絶縁体層３と第１導電体層４で形成されるMIS構造の面積との合計面積を、第１導電体層４と強誘電体層５と第２導電体層６とで形成されるMFM構造の面積と較べて、より大きくすることができる。このMIS構造とMIM構造を含む合計実効面積は、第１導電体層４と第３及び第４導電体９、１０の高さを制御することによって変えることができる。
【００４７】
すなわち、この構成によれば、第３及び第４導電体(M)９、１０の側壁と第２絶縁体薄膜(I)１１と第１導電体層(M)４の側壁で形成されるMIM構造のキャパシタと、半導体基板(S)１と第１絶縁体層(I)３と第１導電体層(M)４で形成されるMIS構造のキャパシタの合計キャパシタの静電容量がゲート絶縁体キャパシタの容量ＣIを構成する。第１導電体層４と強誘電体層５と第２導電体層６とで形成されるMFM構造の強誘電体のキャパシタの容量ＣFを構成する。従って、容量ＣIの大きさは第１導電体層４と第３及び第４導電体９、１０の高さを制御することによって変えることができる。
【００４８】
この構成では、第１導電体層４、第２絶縁体薄膜１１と第３導電体及び第４導電体９、１０で構成されるMIM構造のキャパシタが、第１導電体層４、第１絶縁体層３と半導体基板１で構成されるMIS構造のキャパシタと並列に接続される構成となるので、MIS構造の実効面積を増加させることができ、その合成キャパシタの静電容量ＣIを大きくする。
【００４９】
これにより、MFM構造とMIS構造のキャパシタ面積は半導体基板１の主面上での専有面積が同じであっても、MIS構造の実効面積をMFM構造の実効面積より大きくすることが可能である。従って、従来に比べてメモリセル面積を増大させることなく、MFM構造のキャパシタの静電容量ＣFとMIS構造のキャパシタとMIM構造のキャパシタの合成静電容量ＣIのカップリング比（ＣI/（ＣI＋ＣF））を大きくすることができる。このようにして、専有面積を増大させることなく、ほぼ同一面積内に上下に積み重ねられているMISキャパシタの面積をMFM部キャパシタの面積に較べて増大し、この結果、メモリセル面積を縮小して高密度に集積化を可能にし、信頼性の高いトランジスタ型強誘電体不揮発性記憶素子を構成できる。
【００５０】
次に、図２（ａ）乃至図２（ｉ）を参照して、図１に示す第１の実施の形態の半導体不揮発性記憶素子の製造方法を説明する。図２（ａ）乃至（ｉ）は製造方法の工程を示す、断面図である。
【００５１】
まず、シリコン半導体基板１（一例としてp型基板を用いた。）を用意し、半導体基板１上に常圧CVD法で酸化膜を堆積した。そして、通常のリソグラフィ技術とエッチング技術で半導体基板１上のチャンネル領域２上にダミーゲート酸化膜層パターン２０を形成した（図２（ａ））。
【００５２】
次に、リンをドープされたポリシリコン（Poly-Si）層２１（後で第３及び第４導電体となる）を減圧CVD法で、半導体基板１上に、ダミーゲート酸化層パターン２０上まで堆積した（図２（ｂ））。
【００５３】
次に、化学機械研磨（CMP(Chemical and Mechanical Polishing)）平坦化法でドープしたポリシリコン層２１を平坦化して、ダミーゲート酸化膜パターン２０の両側に第３導電体９及び第４導電体１０を形成する（図２（ｃ））。
【００５４】
次に、半導体基板１を熱処理して、ソース領域７、ドレイン領域８を固相-固相拡散で形成するために、リンを高濃度にドープされたポリシリコン層の第３導電体９及び第４導電体１０からシリコン半導体基板１中へ拡散させる（図２（ｄ））。この方法は、他の方法と比較してより均一に浅い高濃度の不純物拡散ができる。またこの方法はポリシリコン層はそのまま第３及び第４導電体（電極）９及び１０として用いることができる。
【００５５】
次に、ダミーゲート酸化膜層２０をHF処理などで除去する（図２（ｅ））。
【００５６】
次に、半導体基板１上と第３及び第４導電体９、１０の上と側壁に、二酸化シリコン（SiO2）の絶縁層２２を熱酸化で10nm厚形成した（図２（ｆ））。この絶縁層２２から、第１絶縁体層３（半導体基板１上）と第２絶縁体薄膜１１（第３及び第４導電体９、１０の側壁上）が形成される。
【００５７】
次に、リンをドープしたポリシリコン（Poly-Si）２３を減圧CVD法でダミーゲートのあった場所の凹部に堆積して埋め込み、そして第３及び第４導電体９、１０上の絶縁層２２上にも堆積する。なお、ポリシリコン２３は、少なくとも第３及び第４導電体９、１０の高さと同じになるまでダミーゲートのあった凹部中に堆積するだけでもよく、絶縁層２２上には堆積する必要はない。このポリシリコン２３が第１導電体層４となる。次に、強誘電体の拡散を防止する酸化イリジウム（IrO2）のバリア層２４をスパッター法で200nm厚堆積する。次に、ＳＢＴ(SrBi2Ta2O9)の強誘電体層２５を、予め組成が決められた有機金属溶液を準備してスピンコート法によって塗布焼成し300nm厚形成した。次に、第２導電体層としての白金（Pt）層２６をスパッター法で200nm厚堆積した（図２（ｇ））。
【００５８】
次に、通常のリソグラフィ技術とドライエッチング技術で第２導電体層６となる白金（Pt）層２６と、強誘電体層５となるＳＢＴ層２５と、バリア（IrO2）層２４と、第１導電体層４となるポリシリコン（Poly-Si）層２３（絶縁層２２上に堆積している場合）と、を順次エッチングして、ゲート部のMFMIS構造を形成する（図２（ｈ））。
【００５９】
次に、層間絶縁膜２７として２酸化シリコン（SiO2）をプラズマCVDにより堆積形成した後に、第２導電体（Pt）層６と、ソース領域７上とドレイン領域８上の第３及び第４導電体９、１０に達するコンタクトホールを開けて、アルミニウム電極（Al）２８を形成して加工して完成した（図２（ｉ））。
【００６０】
なお、図２（ｇ）の工程で第２導電体層（Pt）２６を形成した後、MFM構造のパターンを形成する大きさは、必ずしもトランジスタのチャネル長と同じでなくてもよく、図２（ｊ）のように少し大きくして加工しても良い。
【００６１】
この製造方法によれば、強誘電体キャパシタの層２５を形成する時に、シリコン基板１が剥き出しにならないので、強誘電体に含まれる不純物が遊離してシリコンに拡散してデバイス特性を劣化させることもない利点がある。
【００６２】
この製造方法によれば、半導体基板１と第１絶縁層３と第１導電体層４からなるMIS構造の半導体主面に占める面積が、その上の第１導電体層４と強誘電体層５と第２導電体層６からなるMFM構造とほぼ同じでも、このような構造をとることによって、バッファ層の全キャパシタＣIの実効面積をMFMキャパシタ面積より大きくすることができる。従って、この構成例によれば、従来に比べて、メモリセル面積を増大させることなく、MFMキャパシタの静電容量ＣFとMISキャパシタとMIMキャパシタの合成静電容量ＣIのカップリング比（ＣI/（ＣI＋ＣF））を大きくすることができ、効率的に強誘電体キャパシタに分配電圧を加えることができる。
【００６３】
半導体基板と第１絶縁層と第１導電体からなる容量をＣMISとし、第１導電体層と第２絶縁体薄膜と第３及び第４導電体からなる容量をＣMINとし、ゲート長（図２（ｉ）の第２絶縁体薄膜に挟まれた距離１１３）をＬ、ゲート幅（図示していないが図２（ｉ）の第２絶縁体薄膜の奥行）をＷ、図２（ｉ）の第１導電体層の底面から第３及び第４導電体の上面との距離１１４をｈ、第２絶縁体薄膜の膜厚（膜厚とは第１導電体層と第３又は第４導電体で挟まれた領域の平均距離）をｔ、第１絶縁体層の酸化膜膜厚（半導体基板と第１導電体層で挟まれて領域の平均距離）をｄとした場合、ＣMISとＣMIMからなる合成静電容量のＣMISに対する変化は、
（ＣMIM＋ＣMIS）／ＣMIS＝（２ｘｈｘｄ／Ｌｘｔ）＋１
となる。
ここで一例として、ゲート長（Ｌ）を０．１μｍ、ゲート幅（Ｗ）を０．１μｍ、第２絶縁体薄膜の膜厚（ｔ）を３ｎｍ、第１絶縁体層の酸化膜膜厚（ｄ）を３ｎｍと仮定した場合、第１導電体層の底面から第３及び第４導電体の上面との距離１１４（ｈ）と（ＣMIN＋ＣMIS）／ＣMISの関係を図１３に示す。
図１３から第１導電体層の底面から第３及び第４導電体の上面との距離１１４（ｈ）が長くなれば、ＣMISとＣMIMからなる合成静電容量のＣMISに対する変化は大きくなる。
従って、このMIS構造とMIM構造からなるキャパシタの合計面積は、第１導電体層と第３及び第４導電体の高さを制御することによって変えることができる。
【００６４】
また、ゲート長（Ｌ）を０．１μｍ、ゲート幅（Ｗ）を０．１μｍ、図２（ｉ）の第１導電体層の底面から第３及び第４導電体の上面との距離１１４を０．２μｍ、第１絶縁体層の酸化膜膜厚（ｄ）を３ｎｍと仮定した場合、第２絶縁体薄膜の膜厚ｔと（ＣMIN＋ＣMIS）／ＣMISの関係を図１４に示す。
図１４から第２絶縁体薄膜の膜厚（ｔ）が、ゲート長より薄くなれば、ＣMISとＣMIMからなる合成静電容量のＣMISに対する変化は大きくなる。更に、MIMからなる専有面積が減少し、セル面積の増加を抑制する。
従って、第２絶縁体薄膜の膜厚は、耐圧及びリーク電流が許す限り、薄い方が好ましい。
【００６５】
第２の実施の形態
次に、図３を参照して、第２の実施の形態の半導体不揮発性記憶素子を説明する。この第２の実施の形態は、基本的にはMOS構造を形成する場合に近いプロセス工程で形成できる。図１に示す第１の実施の形態と異なる主な点は、第２絶縁体薄膜３０が第１絶縁体層（I）３とは別途に形成される点である。従って、第２絶縁体薄膜３０はＬＤＤ（lightly doped drain）構造を形成できるように、イオン注入の際のサイドスペーサーの機能を有する。図３に示す第２の実施の形態の他の構成は図１に示す第１の実施の形態と同様であるので、図１と対応する部分に同じ符号を付して説明を省略する。
【００６６】
次に、図４（ａ）乃至図４（ｈ）を参照して、図３に示す第２の実施の形態による半導体不揮発性記憶素子の製造方法を説明する。図４（a）〜（h）は製造方法の工程を示す断面図である。
【００６７】
まず、シリコン半導体基板１（n-チャンネル・トランジスタの場合はp型基板）を用意し、基板１上にゲート絶縁膜４０（第１絶縁体層３となる）を熱酸化法で10nm厚成長させた。そして、リンをドープしたポリシリコン（Poly-Si）を減圧CVD法で堆積し（第１導電体層４となる）、次にスパッター法で強誘電体の拡散を阻止するIrO2のバリア層４１を堆積する。次に窒化シリコン層４２（SiN）（ハードマスク層となる）を堆積させる。そして、半導体基板のチャンネル領域２上に通常のリソグラフィ技術とドライエッチング技術でゲート部の基礎となるSiN/IrO2/Poly-Siを加工する（図４（ａ））。
【００６８】
次に、ソース領域７、ドレイン領域８を形成するために半導体基板１にリンをイオン注入し、熱処理で不純物を活性化させた。次に，常圧CVD法で酸化膜をコンフォーマルに堆積させ、ドライエッチングで堆積させた酸化膜をエッチングすると、ゲート部の側壁にのみ第２絶縁体薄膜３０となる酸化膜が残る（図３（ｂ））。
【００６９】
次に、リンをドープしたポリシリコン（Poly-Si）層４３（後で、第３及び第４導電体９、１０となる）を減圧CVD法で、窒化シリコン層４２上まで堆積した（図４（ｃ））。
【００７０】
次に、化学機械研磨（CMP）平坦化法でドープしたポリシリコン層４３を平坦化して、窒化シリコン層４２を露呈させた（図４（ｄ））。
【００７１】
次に、熱酸化をしてポリシリコン層４３の上部を酸化して、ポリシリコン層４３の側壁上の第２絶縁体薄膜３０と接続する二酸化シリコンの酸化層４４を形成した。この時、窒化シリコン（SiN）層４２上は酸化されない。次に、窒化シリコン（SiN）層４２を燐酸ボイルで除去した（図４（ｅ））。酸化されていないポリシリコン層４３から形成される第３及び第４導電体９、１０の上部は、窒化シリコン層４２を除去した後のバリア層４１の上部とほぼ同一面にあるか、又は、より半導体基板１に近く位置するようにする。
【００７２】
次に、ＳＢＴ強誘電体層４５をスピンコート法によって300nm厚形成した。この時、強誘電体層４５は、窒化シリコン層４２が除去された部分にも埋め込まれるが、その埋め込まれた強誘電体層４５はバリア層４１上に堆積して第３及び第４導電体９、１０よりも実質的に半導体基板の上方にあるようにする。次に、第２導電体層となる白金（Pt）層４６をスパッター法で200nm厚堆積した（図４（ｆ））。
【００７３】
次に、通常のリソグラフィ技術とドライエッチング技術で白金（Pt）層４６とＳＢＴ強誘電体層４５を順次にエッチングして、ゲート部の上方を構成する強誘電体層５と第２導電体層６を形成する（図４（ｇ））。
【００７４】
次に、層間絶縁膜４７として２酸化シリコンをプラズマCVDにより形成した後に、第２導電体（Pt）層と、ソース領域７上とドレイン領域８上の第３導電体９と第４導電体１０に達するコンタクトホールを開けて、アルミニウム電極４８を形成して加工して完成する（図４（ｈ））。
【００７５】
この製造方法によれば、工程（ｂ）において、ゲートの基部をマスクとして第２絶縁体薄膜３０をサイドスペーサーとして、ソース領域７とドレイン領域８にイオン注入をすれば、ＬＤＤ（lightly doped drain）構造を形成できる。
【００７６】
第３の実施の形態
次に、図５を参照して第３の実施の形態による半導体不揮発性記憶素子の構成を説明する。この実施の形態の構成は、第１導電体層５０の側壁の表面に微小な凹凸を形成して表面積を増加させるている。具体的には、第１導電体層５０となるポリシリコン（Poly-Si）ゲート側壁の表面の粗面化（Hemispherical Silicon Grain ：HSG、半球状表面）処理を行ない、元の表面積に比べて約2倍に増加する。この第１導電体層５０のポリシリコンの側壁には酸化シリコンの第２絶縁体薄膜５１が設けられる。図５はこの実施の形態の要部の断面を示すが、その他の部分は第１の実施の形態と同じであるので、図１に示す第１の実施の形態と同様な部分は、対応する符号を付して説明を省略する。
【００７７】
次に、図６（ａ）乃至図６（ｊ）は図５に示す第３の実施の形態の半導体不揮発性記憶素子の製造方法を説明する。図６（a）〜図６（ｊ）に示す図はその工程の断面図である。
【００７８】
まず、シリコン半導体基板１（n-チャンネル・トランジスタの場合はp型基板）を用意し、半導体基板１上に第１絶縁体層３となるゲート絶縁膜６０として熱酸化膜（SiO2）を10nm厚成長させた。次に、第１導電体層５０となるアモルファス・シリコン（α−Ｓｉ）を減圧CVDで堆積させた後に、減圧CVD法でハード・マスク層となる窒化シリコン（SiN）層６１を200nm厚堆積させた。次に通常のリソグラフィ技術とドライエッチング技術で、半導体基板１のチャンネル領域２の上にゲート部の基部となる積層体（SiN/a-Si）を形成するために窒化シリコン層６１とアモルファス・シリコン層５０を食刻加工する。次に、ソース領域７、ドレイン領域８を形成するためにリンをイオン注入し、熱処理で不純物を活性化させた（図６（ａ））。
【００７９】
次に、第１導電体層５０となるアモルファス・シリコン・ゲート側壁の表面の粗面化処理を行なうために、真空中で640℃の熱処理をしてゲート側壁の表面に凹凸を形成する。この方法により元の表面積に比べて約2倍に増加できる。次に、ゲート側壁に第２絶縁体薄膜５１として熱酸化膜を形成した（図６（ｂ））。
【００８０】
次に、通常のリソグラフィ技術とドライエッチング技術でソース領域７、ドレイン領域８上のゲート酸化膜６０を除去して、チャンネル２上に第１絶縁体層３を形成する（図６（ｃ））。
【００８１】
次に、リンをドープしたポリシリコン（Poly-Si）層６２（後で、第３及び第４導電体９、１０となる）を減圧CVD法で、窒化シリコン層６１上まで堆積した（図６（ｄ））。
【００８２】
次に、化学機械研磨（CMP）平坦化法でポリシリコン層６２を、窒化シリコン６１層まで平坦化した（図６（ｅ））。
【００８３】
次に、熱酸化をしてポリシリコン層６２の上部を酸化層６３を形成した。酸化層６３は第１導電体層５０の側壁の第２絶縁体薄膜５１と一体的に接続する。この時、窒化シリコン（SiN）層６１は酸化されない（図６（ｆ））。
【００８４】
次に、窒化シリコン（SiN）層６１を燐酸ボイルで除去した（図６（ｇ））。
【００８５】
次に、窒化シリコン層６１の跡の凹部を埋め込んで酸化層６３上に、強誘電体の拡散を阻止するバリア（IrO2）層６４をスパッター法で200nm厚堆積した。次に、ＳＢＴ強誘電体層６５をスピンコート法によって300nm厚形成した。次に、第２導電体層となる白金（Pt）層６６をスパッター法で200nm厚堆積した（図６（ｈ））。
【００８６】
次に、通常のリソグラフィ技術とドライエッチング技術で白金（Pt）層６６とＳＢＴ強誘電体層６５とバリア（IrO2）層６４とを順次にエッチングして、ゲート部を構成する第２導電体層６と強誘電体層５とバリア層６４とを形成する（図６（ｉ））。
【００８７】
次に、層間絶縁膜６７として酸化シリコンをプラズマCVDにより形成した後に、第２導電体層６と、ソース領域７上とドレイン領域８上の第３導電体９と第４導電体１０に達するコンタクトホールを開けて、アルミニウム電極６８を形成して加工して完成した（図６（ｊ））。
【００８８】
第４の実施の形態
次に、図７を参照して第４の実施の形態による半導体不揮発性記憶素子の構造を説明する。この実施の形態は、第３及び第４導電体７０、７１の対向する側壁を含む表面に微小な凹凸を形成して表面積を増加させる構成である。このような構成を有することにより、第３の実施の形態と同じく、MIM構造のキャパシタの容量を増加することができる。第３及び第４導電体７０、７１の対向する側壁には第２絶縁体薄膜７２が設けられている。また、第３及び第４導電体７０、７１の上部にも同じく絶縁層が形成されている。第３及び第４導電体７０、７１の対向する側壁間の凹部及びその周囲の上部には第１導電体層７３が埋め込まれ且つ堆積されている。その他の図１において説明した第１実施の形態と同様の部分には対応する符号を付して説明を省略する。
【００８９】
次に、図８（ａ）乃至図８（ｈ）を参照して、第４の実施の形態の半導体不揮発性記憶素子の製造方法を説明する。図８（a）〜（ｈ）に示す図はその工程の断面図である。
【００９０】
まず、シリコン半導体基板１（n-チャンネル・トランジスタの場合はp型基板）を用意する。半導体基板１上に熱酸化膜８０を10nm厚成長させた。減圧CVD法で窒化シリコン（SiN）膜８１を堆積させた。次に通常のリソグラフィ技術とドライエッチング技術で窒化シリコン（SiN）膜８１の内、チャンネル領域２以外を除去する。次にソース領域７、ドレイン領域８を形成するためにリンをイオン注入し、熱処理で不純物を活性化させた。次に、チャンネル領域２以外のソース領域７、ドレイン領域８上の酸化膜８０をふっ酸（HF）溶液で除去した（図８（ａ））。
【００９１】
次に、ドープされたアモルファス・シリコン（α−Ｓｉ）層８２を減圧CVDで、窒化シリコン膜８１よりも厚く堆積させた後に、化学機械研磨（CMP）平坦化法でアモルファス・シリコン層８２を窒化シリコン膜８１まで平坦化 した（図８（ｂ））。
【００９２】
次に、窒化シリコン（SiN）膜８１を燐酸ボイルで除去して、アモルファス・シリコン層８２の対向する側壁を有する凹部を形成した（図８（ｃ））。
【００９３】
次に、アモルファス・シリコン層８２の対向する側壁の表面の粗面化処理を行なうために、真空中で640℃の熱処理をして側壁の表面に凹凸を形成する。この方法により元の表面積に比べて約2倍に増加できる。次に半導体基板１上の酸化膜８０をふっ酸（HF）系で除去して、半導体基板１のチャンネル部を露出した（図８（ｄ））。
【００９４】
次に、半導体基板１上に第１絶縁体層３と、アモルファス・シリコンにより形成された第３及び第４導電体７０、７１の対向する側壁の凹凸上に第２絶縁体薄膜７２と、第３及び第４導電体７０、７１の上面の凹凸上に酸化膜８３とを熱酸化法で膜厚10nm厚形成した（図８（ｅ））。
【００９５】
次に、第１導電体層７３となるリンをドープしたポリシリコン（Poly-Si）層８４を減圧CVD法で、第３及び第４導電体７０、７１の対向する側面間の凹部に埋め込み且つ第３及び第４導電体７０、７１上に堆積した。次に、強誘電体の拡散を阻止するバリア（IrO2）層８５をスパッター法で200nm厚堆積した。次に、ＳＢＴ強誘電体層８６をスピンコート法によって300nm厚堆積した。次に、第２導電体層となる白金（Pt）層８７をスパッター法で200nm厚堆積した（図８（ｆ））。
【００９６】
次に、通常のリソグラフィ技術とドライエッチング技術で白金（Pt）層８７とＳＢＴ強誘電体層８６とバリア（IrO2）層８５とポリシリコン層８４を順次にエッチングして、第２導電体層６と強誘電体層５とバリア層８５と第１導電体層７３とを形成する（図８（ｇ））。
【００９７】
次に、層間絶縁膜８８として酸化シリコンをプラズマCVDにより堆積した後に、第２導電体層６と、ソース領域７上とドレイン領域８上の第３導電体７０と第４導電体７１に達するコンタクトホールを開けて、アルミニウム電極８９を形成して加工して完成した（図８（ｈ））。
【００９８】
なお、上述した製造方法の実施の形態では、強誘電体層の形成プロセスとしてスピンコート法を述べたがこれ以外に、真空蒸着、レーザーアブレーション法、MOCVD(Metal Organic Chemical Vapor Deposition：有機金属化学気相成長)、LSMCD（Liquid Source Misted Chemical Deposition：化学成長）またはスパッター法でも同様に可能である。
【００９９】
第５の実施の形態
上述した第１ないし第４の実施の形態ではシリコン（Si）半導体基板を用いたが、SOI（Silicon On Insulator）基板でも同様に出来る。その実施の形態を図９に示す。図９に示す第５の実施の形態では、SOI基板９０を半導体基板の代りに用いており、この基板９０は、シリコン（Si）基板９１上に、埋め込み酸化膜９２が設けられていて、絶縁基板を形成している。そして埋め込み酸化膜９２上に、シリコン（Si）半導体によるチャンネル領域９３と、ソース領域９４と、ドレイン領域９５が形成されている。その他の構成は図１において説明した第１の実施の形態と同様であるので、対応する部分に同じ符号を付して説明を省略する。
【０１００】
第６の実施の形態
上述した第１実施の形態（図１）、第２の実施の形態（図３）、第３の実施の形態（図５）、第４の実施の形態（図７）、および第５の実施の形態（図９）においても、図１０に示す第６の実施の形態の様に、強誘電体層５上の第２導電体層１００の面積を強誘電体層５の面積よりも小さくなるように形成して、MFM構造の実効面積を小さくし、相対的に下部のMIS構造の実効面積を大きくすることもできる。よって従来に比べてメモリセル面積を増大させることなく、MFM構造のキャパシタの静電容量ＣFとMIS構造のキャパシタとMIM構造のキャパシタの合成静電容量ＣIのカップリング比（ＣI/（ＣI＋ＣF））を大きくすることができる。
【０１０１】
第７の実施の形態
以上の実施の形態で説明した、上部電極へのコンタクトの第２導電体層６、１００は必ずしもゲート領域１１０（図１１（ａ）又は図１１（ｂ）に示す）上でなくでも良く、素子分離領域１１１上でも問題が無い。その例を第７の実施の形態として図１１（ｃ）の第２導電体層１１２に示す。このように素子分離領域１１１上に第２導電体層１１２を形成すれば、配線の自由度が増す。
【０１０２】
第８の実施の形態
以上述べた第１乃至第７の実施の形態では図１から図１０に示すように第３、第４導電体の上面が第１導電体層の上面と同一高さに位置するか、下に位置していたが、図１５の（ａ）、（ｂ）及び（ｃ）に示すように第３、第４導電体の上面が第１導電体の上面より上に位置していてもよい。
【０１０３】
なお、上述した実施の形態は本発明の例示的説明にすぎず、当業者にはさまざまな修正や変形が自明である。例えば、上記の実施の形態で述べた第１絶縁体層と第２絶縁体薄膜の絶縁膜は酸化シリコン（SiO2）以外に、SiN（窒化シリコン膜）、SiON（酸窒化シリコン膜）、SiO2−SiN（ON膜：Oxide―Nitride）、SiO2−SiN―SiO2（ONO膜：Oxide―Nitride−Oxide）、Ta2O5膜、SrTiO3膜、TiO2膜、（Ba,Sr）TiO3膜、Al2O3、ZrO2、HfO2、Y2O3、CeO2 、CeZrO2、YSZ（酸化イットリウム安定化酸化ジルコニウム）からなるグループから選んだ一つの材料の層としても同様に可能である。また複数の層を積層してもよい。
【０１０４】
さらに、上記の実施の形態で述べた強誘電体層はＳＢＴ以外に、PbTiO3、PbZrxTi1-xO3、PbYLa1-YZrXTi1-XO3、Bi4Ti3O12、SrNbO7、Pb5Ge3O11およびSr2TaXNb1-XO7からなるグループの中から選ばれた一つの材料の層でも同様に可能である。
【０１０５】
〔発明の効果〕
本発明の構成によれば、電界効果型トランジスタを含む強誘電体不揮発性記憶素子において、半導体基板のソース部とドレイン部の第３及び第４導電体が、ゲート部の第１導電体層との間に第２絶縁体薄膜を介在させている。この構成により、第３及び第４導電体の側壁と第２絶縁薄膜と第１導電体層からMIM構造を形成し、よって、MIS構造と並列に接続したバッファ層の全キャパシタＣIの面積をMFMキャパシタ面積より大きくすることができる。従って、従来に比べてメモリセル面積を増大させることなく、MFMキャパシタの静電容量ＣFとMISキャパシタとMIMキャパシタの合成静電容量ＣIのカップリング比（ＣI/（ＣI＋ＣF））を大きくすることができ、効率よく強誘電体キャパシタに電圧を印加することが出来る。さらにメモリセル面積を縮小し高密度に集積化できる。
【０１０６】
さらに、強誘電体薄膜を加工する前にソース、ドレイン領域およびゲートの側壁が剥き出しにならないので、強誘電体からのシリコンへの汚染を防ぐことができる。その結果、信頼性の高い半導体不揮発性記憶素子を提供することができる。
【符号の説明】
【０１０７】
１    半導体基板
２    チャンネル領域
３    第１絶縁体層
４    第１導電体層
５    強誘電体層
６    第２導電体層
７    ソース領域
８    ドレイン領域
９    第３導電体
１０  第４導電体
１１  第２絶縁体薄膜
【図１】
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【図２（ａ）】
0005414077.tif 000003
【図２（ｂ）】
0005414077.tif 000004
【図２（ｃ）】
0005414077.tif 000005
【図２（ｄ）】
0005414077.tif 000006
【図２（ｅ）】
0005414077.tif 000007
【図２（ｆ）】
0005414077.tif 000008
【図２（ｇ）】
0005414077.tif 000009
【図２（ｈ）】
0005414077.tif 000010
【図２（ｉ）】
0005414077.tif 000011
【図２（ｊ）】
0005414077.tif 000012
【図３】
0005414077.tif 000013
【図４（ａ）】
0005414077.tif 000014
【図４（ｂ）】
0005414077.tif 000015
【図４（ｃ）】
0005414077.tif 000016
【図４（ｄ）】
0005414077.tif 000017
【図４（ｅ）】
0005414077.tif 000018
【図４（ｆ）】
0005414077.tif 000019
【図４（ｇ）】
0005414077.tif 000020
【図４（ｈ）】
0005414077.tif 000021
【図５】
0005414077.tif 000022
【図６（ａ）】
0005414077.tif 000023
【図６（ｂ）】
0005414077.tif 000024
【図６（ｃ）】
0005414077.tif 000025
【図６（ｄ）】
0005414077.tif 000026
【図６（ｅ）】
0005414077.tif 000027
【図６（ｆ）】
0005414077.tif 000028
【図６（ｇ）】
0005414077.tif 000029
【図６（ｈ）】
0005414077.tif 000030
【図６（ｉ）】
0005414077.tif 000031
【図６（ｊ）】
0005414077.tif 000032
【図７】
0005414077.tif 000033
【図８（ａ）】
0005414077.tif 000034
【図８（ｂ）】
0005414077.tif 000035
【図８（ｃ）】
0005414077.tif 000036
【図８（ｄ）】
0005414077.tif 000037
【図８（ｅ）】
0005414077.tif 000038
【図８（ｆ）】
0005414077.tif 000039
【図８（ｇ）】
0005414077.tif 000040
【図８（ｈ）】
0005414077.tif 000041
【図９】
0005414077.tif 000042
【図１０】
0005414077.tif 000043
【図１１（ａ）】
0005414077.tif 000044
【図１１（ｂ）】
0005414077.tif 000045
【図１１（ｃ）】
0005414077.tif 000046
【図１２（ａ）】
0005414077.tif 000047
【図１２（ｂ）】
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【図１２（ｃ）】
0005414077.tif 000049
【図１２（ｄ）】
0005414077.tif 000050
【図１３】
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【図１４】
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【図１５（ａ）】
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【図１５（ｂ）】
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【図１５（ｃ）】
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