(57)【特許請求の範囲】
【請求項１】
基板上に積層された複数の電極層と交差して前記基板の上方に延びるチャネルボディを通じて直列に接続された複数のメモリセルのうち、最上層のメモリセル及び最下層のメモリセルの少なくともいずれかに、読み出し専用データを格納し、
前記読み出し専用データが格納された読み出し専用メモリセルのデータ消去動作は禁止し、
前記チャネルボディの一方の端部に設けられた第１の選択トランジスタと、前記チャネルボディの他方の端部に設けられた第２の選択トランジスタと、前記複数のメモリセルとが直列接続されたストリングを複数含むブロック単位で、前記読み出し専用メモリセル以外のメモリセルのデータ消去動作を一括して行い、
消去対象として選択された前記ブロックの消去動作時、前記読み出し専用メモリセルの電極層と前記チャネルボディとの電位差が、前記読み出し専用メモリセル以外のメモリセルの電極層と前記チャネルボディとの電位差よりも小さくなるようにし、
前記ブロックの消去動作時、
前記読み出し専用メモリセル以外のメモリセルの電極層に０Ｖを与え、
前記読み出し専用メモリセルの電極層には、０Ｖより大きく、前記チャネルボディの電位よりも小さく、前記読み出し専用メモリセルに前記読み出し専用データを書き込む時に前記読み出し専用メモリセルの電極層に与える書き込み電位より小さい中間電位を与えることを特徴とする半導体記憶装置の動作方法。
【請求項２】
前記読み出し専用データは、動作不良メモリセルを含むブロックのアドレス情報を含むことを特徴とする請求項１記載の半導体記憶装置の動作方法。
【請求項３】
前記読み出し専用データは、前記メモリセルを動作させるための設定値情報を含むことを特徴とする請求項１または２に記載の半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置の動作方法に関する。
【背景技術】
【０００２】
コントロールゲートとして機能する電極層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を形成し、その内側にシリコンを設けることでメモリセルを３次元配列する技術が提案されている。
【０００３】
この構造では、最上層または最下層のメモリセルが、メモリセルとは構造が異なる選択トランジスタやバックゲートトランジスタに隣り合う。このため、最上層や最下層のメモリセルは、他のメモリセルとは加工形状やデバイス特性に差異が生じやすく、メモリセル全体の特性がばらつく原因となり得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４６９５４号公報
【特許文献２】特開２００８−１７１８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリセルの有効活用を図りつつ、特性ばらつきが使用時に影響しないようにした半導体記憶装置の動作方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体記憶装置の動作方法は、基板上に積層された複数の電極層と交差して前記基板の上方に延びるチャネルボディを通じて直列に接続された複数のメモリセルのうち、最上層のメモリセル及び最下層のメモリセルの少なくともいずれかに、読み出し専用データを格納し、前記読み出し専用データが格納された読み出し専用メモリセルのデータ消去動作は禁止し、前記チャネルボディの一方の端部に設けられた第１の選択トランジスタと、前記チャネルボディの他方の端部に設けられた第２の選択トランジスタと、前記複数のメモリセルとが直列接続されたストリングを複数含むブロック単位で、前記読み出し専用メモリセル以外のメモリセルのデータ消去動作を一括して行い、消去対象として選択された前記ブロックの消去動作時、前記読み出し専用メモリセルの電極層と前記チャネルボディとの電位差が、前記読み出し専用メモリセル以外のメモリセルの電極層と前記チャネルボディとの電位差よりも小さくなるようにし、前記ブロックの消去動作時、前記読み出し専用メモリセル以外のメモリセルの電極層に０Ｖを与え、前記読み出し専用メモリセルの電極層には、０Ｖより大きく、前記チャネルボディの電位よりも小さく、前記読み出し専用メモリセルに前記読み出し専用データを書き込む時に前記読み出し専用メモリセルの電極層に与える書き込み電位より小さい中間電位を与える。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体記憶装置におけるメモリセルアレイの模式斜視図。
【図２】図１における要部の拡大断面図。
【図３】実施形態に係る半導体記憶装置におけるメモリストリングの回路図。
【図４】実施形態に係る半導体記憶装置の回路図。
【図５】実施形態に係る半導体記憶装置におけるメモリセルアレイの１ブロックの回路図。
【図６】実施形態に係る半導体記憶装置の動作電圧を示す図。
【図７】実施形態に係る半導体記憶装置におけるロウデコーダの回路図。
【図８】実施形態に係る半導体記憶装置におけるビット線制御回路の回路図。
【図９】実施形態に係る半導体記憶装置におけるソース線ドライバの回路図。
【図１０】実施形態に係る半導体記憶装置におけるバックゲートドライバの回路図。
【図１１】実施形態に係る半導体記憶装置における選択ゲートドライバの回路図。
【図１２】実施形態に係る半導体記憶装置における通常のメモリセルのワード線ドライバの回路図。
【図１３】実施形態に係る半導体記憶装置における読み出し専用メモリセルのワード線ドライバの回路図。
【図１４】実施形態に係る半導体記憶装置におけるメモリストリングの他の具体例を示す模式斜視図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【０００９】
図１は、実施形態に係る半導体記憶装置におけるメモリセルアレイの模式斜視図である。なお、図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。  
図２は、図１におけるメモリセルが設けられた部分の拡大断面図である。  
図３は、図１におけるメモリストリングＭＳの等価回路図である。図３には、例えば４つのメモリストリングＭＳを示す。
【００１０】
また、図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
【００１１】
基板１０上には、図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層である。
【００１２】
バックゲートＢＧ上には、複数の絶縁層２５（図２に示す）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓが、それぞれ交互に積層されている。
【００１３】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
【００１４】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ方向に分断されている。
【００１５】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。
【００１６】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓの層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、各電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓを、単に電極層ＷＬと表すこともある。
【００１７】
電極層ＷＬは、例えば不純物が添加され導電性を有するシリコン層である。絶縁層２５は、例えばシリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層である。
【００１８】
電極層ＷＬ４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば不純物が添加され導電性を有するシリコン層である。
【００１９】
電極層ＷＬ４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば不純物が添加され導電性を有するシリコン層である。
【００２０】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと称することもある。
【００２１】
ソース側選択ゲートＳＧＳ上には、図示しない絶縁層を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、金属層、または不純物が添加され導電性を有するシリコン層である。
【００２２】
ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、図示しない絶縁層を介して、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２３】
バックゲートＢＧ及びこのバックゲートＢＧ上の積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。電極層ＷＬ１Ｄ〜ＷＬ４Ｄおよびドレイン側選択ゲートＳＧＤには、それらを貫通しＺ方向に延びるホールが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓおよびソース側選択ゲートＳＧＳには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部を介してつながり、Ｕ字状のメモリホールＭＨが得られる。
【００２４】
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜である。チャネルボディ２０と、メモリホールＭＨの内壁との間には絶縁膜３０が設けられている。
【００２５】
チャネルボディ２０とドレイン側選択ゲートＳＧＤとの間には、ゲート絶縁膜３５が設けられている。チャネルボディ２０とソース側選択ゲートＳＧＳとの間には、ゲート絶縁膜３６が設けられている。
【００２６】
なお、メモリホールＭＨ内のすべてをチャネルボディ２０で埋める構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ２０を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００２７】
絶縁膜３０は、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。図２に示すように、各電極層ＷＬとチャネルボディ２０との間には、電極層ＷＬ側から順に第１の絶縁膜３１、電荷蓄積膜３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１は電極層ＷＬに接し、第２の絶縁膜３３はチャネルボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積膜３２が設けられている。
【００２８】
チャネルボディ２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２９】
本実施形態に係る半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３０】
メモリセルは、例えばチャージトラップ構造のメモリセルである。電荷蓄積膜３２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。第２の絶縁膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。第１の絶縁膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００３１】
ドレイン側選択ゲートＳＧＤ、チャネルボディ２０及びそれらの間のゲート絶縁膜３５は、第１の選択トランジスタとしてドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ２０は、ビット線ＢＬと接続されている。
【００３２】
ソース側選択ゲートＳＧＳ、チャネルボディ２０及びそれらの間のゲート絶縁膜３６は、第２の選択トランジスタとしてソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ２０は、ソース線ＳＬと接続されている。
【００３３】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及び絶縁膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００３４】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１Ｄをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４Ｓをコントロールゲートとするメモリセルが複数設けられている。
【００３５】
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＳ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００３６】
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬをつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００３７】
図４は、本実施形態に係る半導体記憶装置（１チップ）の回路図である。  
図５は、同半導体記憶装置におけるメモリセルアレイ１００の１ブロックの回路図である。
【００３８】
メモリセルアレイ１００、ロウデコーダ５１、５２、ワード線ドライバ６１、アドレスデコーダ６２、ビット線制御回路６３、ソース線ドライバ６４、選択ゲートドライバ６５が、一つのチップに形成されている。
【００３９】
メモリセルアレイ１００は、図１に示す前述した構造を有し、また複数のブロック５０に分かれている。１つのブロック５０は、図５に示すように、複数のメモリストリングＭＳを含む。
【００４０】
ロウデコーダ５１とロウデコーダ５２は、各ブロック５０に対応して設けられている。図７は、ロウデコーダ５１、５２の回路図を示す。
【００４１】
ロウデコーダ５１は、ＡＮＤ回路７１、レベルシフタ７２、スイッチング素子７３を有する。スイッチング素子７３は複数設けられている。各スイッチング素子７３は、対応する電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓと、ワード線ドライバ６１との間に接続されている。
【００４２】
スイッチング素子７３および以下の説明で出てくるスイッチング素子は、例えば電界効果型トランジスタである。
【００４３】
スイッチング素子７３のゲートは、レベルシフタ７２を介してＡＮＤ回路７１と接続されている。ＡＮＤ回路７１のハイレベルまたはローレベルの出力信号に応じて、スイッチング素子７３はオンオフされる。
【００４４】
ＡＮＤ回路７１には、アドレスデコーダ６２の信号が入力する。アドレスデコーダ６２は、電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓを選択する。すなわち、アドレスデコーダ６２の信号によってオンにされたスイッチング素子７３と接続された電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓには、ワード線ドライバ６１から所望の電位が与えられる。
【００４５】
ロウデコーダ５２は、ＡＮＤ回路７６、レベルシフタ７５、ＮＯＴ回路７７、スイッチング素子７８、７９、８１、８２を有する。
【００４６】
スイッチング素子７８は複数設けられている。各スイッチング素子７８は、対応するドレイン側選択ゲートＳＧＤと、選択ゲートドライバ６５の非選択信号出力線ＳＧunselとの間に接続されている。
【００４７】
スイッチング素子７９は複数設けられている。各スイッチング素子７９は、対応するドレイン側選択ゲートＳＧＤと、選択ゲートドライバ６５のドレイン側選択信号出力線ＳＧＤselとの間に接続されている。
【００４８】
スイッチング素子８１は複数設けられている。各スイッチング素子８１は、対応するソース側選択ゲートＳＧＳと、選択ゲートドライバ６５の非選択信号出力線ＳＧunselとの間に接続されている。
【００４９】
スイッチング素子８２は複数設けられている。各スイッチング素子８２は、対応するソース側選択ゲートＳＧＳと、選択ゲートドライバ６５のソース側選択信号出力線ＳＧＳselとの間に接続されている。
【００５０】
各スイッチング素子７８、７９、８１、８２のゲートは、レベルシフタ７５を介してＡＮＤ回路７６と接続されている。ＡＮＤ回路７６のハイレベルまたはローレベルの出力信号に応じて、各スイッチング素子７８、７９、８１、８２はオンオフされる。
【００５１】
レベルシフタ７５とスイッチング素子７８との間には、ＮＯＴ回路７７が接続されている。したがって、スイッチング素子７８のゲートとスイッチング素子７９のゲートには相互に反転したゲート信号が与えられ、スイッチング素子７８とスイッチング素子７９は、どちらか一方が選択的にオンされる。
【００５２】
レベルシフタ７５とスイッチング素子８１との間にも、ＮＯＴ回路７７が接続されている。したがって、スイッチング素子８１のゲートとスイッチング素子８２のゲートには相互に反転したゲート信号が与えられ、スイッチング素子８１とスイッチング素子８２は、どちらか一方が選択的にオンされる。
【００５３】
ＡＮＤ回路７６には、アドレスデコーダ６２の信号が入力する。アドレスデコーダ６２は、選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ）を選択する。
【００５４】
アドレスデコーダ６２の信号によってオンにされたスイッチング素子７９と接続されたドレイン側選択ゲートＳＧＤには、選択ゲートドライバ６５のドレイン側選択信号出力線ＳＧＤselを通じて所望の電位が与えられる。
【００５５】
アドレスデコーダ６２の信号によってオンにされたスイッチング素子７８と接続されたドレイン側選択ゲートＳＧＤには、選択ゲートドライバ６５の非選択信号出力線ＳＧunselを通じて所望の電位が与えられる。
【００５６】
アドレスデコーダ６２の信号によってオンにされたスイッチング素子８２と接続されたソース側選択ゲートＳＧＳには、選択ゲートドライバ６５のソース側選択信号出力線ＳＧＳselを通じて所望の電位が与えられる。
【００５７】
アドレスデコーダ６２の信号によってオンにされたスイッチング素子８１と接続されたソース側選択ゲートＳＧＳには、選択ゲートドライバ６５の非選択信号出力線ＳＧunselを通じて所望の電位が与えられる。
【００５８】
図８は、ビット線制御回路６３の回路図を示す。
【００５９】
ビット線制御回路６３は、ＯＲ回路９１、９２、ＡＮＤ回路９３、９４、スイッチング素子９５〜９８を有する。
【００６０】
スイッチング素子９５のゲートには、ＯＲ回路９１の出力信号が入力する。ＯＲ回路９１には、信号readと信号read_romが入力する。信号read_romは、後述する読み出し専用メモリセルＭＣＲＯＭのデータ読み出し指令に対応する。信号readは、読み出し専用メモリセルＭＣＲＯＭ以外の通常のメモリセルＭＣのデータ読み出し指令に対応する。
【００６１】
ＯＲ回路９１に、信号read及び信号read_romの少なくとも一方がハイレベル信号として入力すると、ＯＲ回路９１はスイッチング素子９５のゲートにハイレベル信号を出力する。これにより、スイッチング素子９５はオンになり、ビット線ＢＬに、ＢＬプリチャージ電位Ｖblが与えられる。ＢＬプリチャージ電位Ｖblは、例えば数Ｖである。
【００６２】
ＯＲ回路９２には、信号writeと信号write_romが入力する。信号write_romは、読み出し専用メモリセルＭＣＲＯＭへのデータ書き込み指令に対応する。信号writeは、読み出し専用メモリセルＭＣＲＯＭ以外の通常のメモリセルＭＣへのデータ書き込み指令に対応する。
【００６３】
ＯＲ回路９２に、信号write及び信号write_romの少なくとも一方がハイレベル信号として入力すると、ＯＲ回路９２は、ＡＮＤ回路９３とＡＮＤ回路９４にハイレベル信号を出力する。
【００６４】
ＡＮＤ回路９３には、信号sel_blが入力する。信号sel_blは、ビット線ＢＬの選択指令に対応する。ＡＮＤ回路９４には、信号unsel_blが入力する。信号unsel_blは、ビット線ＢＬの非選択指令に対応する。
【００６５】
ＡＮＤ回路９３の２入力が共にハイレベルになると、ＡＮＤ回路９３は、スイッチング素子９６のゲートにハイレベル信号を出力する。これにより、スイッチング素子９６はオンになり、ビット線ＢＬに、電位ＶＳＳが与えられる。電位ＶＳＳは、例えば０Ｖである。
【００６６】
ＡＮＤ回路９４の２入力が共にハイレベルになると、ＡＮＤ回路９４は、スイッチング素子９７のゲートにハイレベル信号を出力する。これにより、スイッチング素子９７はオンになり、ビット線ＢＬに、中間電位Ｖpass_sgが与えられる。中間電位Ｖpass_sgは、例えば１０Ｖ前後である。
【００６７】
スイッチング素子９８のゲートには、信号eraseが入力する。信号eraseは、データ消去動作指令に対応する。スイッチング素子９８のゲートに、信号eraseがハイレベル信号として入力すると、スイッチング素子９８はオンになる。これにより、ビット線ＢＬに、消去電位Ｖeraが与えられる。消去電位Ｖeraは、例えば２０Ｖ前後である。
【００６８】
図９は、ソース線ドライバ６４の回路図である。
【００６９】
ソース線ドライバ６４は、ＯＲ回路１０１、スイッチング素子１０２、１０３を有する。
【００７０】
ＯＲ回路１０１には、信号read、信号read_rom、信号write、信号write_romが入力する。これらの信号のうち少なくとも１つがハイレベル信号としてＯＲ回路１０１に入力すると、ＯＲ回路１０１は、スイッチング素子１０２のゲートにハイレベル信号を出力する。これにより、スイッチング素子１０２はオンになり、ソース線ＳＬに、電位ＶＳＳが与えられる。
【００７１】
スイッチング素子１０３のゲートに、信号eraseがハイレベル信号として入力すると、スイッチング素子１０３はオンになる。これにより、ソース線ＳＬに、消去電位Ｖeraが与えられる。
【００７２】
図１０は、バックゲートドライバ６１ｃの回路図である。
【００７３】
バックゲートドライバ６１ｃは、ＯＲ回路１０５、１０６、スイッチング素子１０７〜１０９を有する。
【００７４】
ＯＲ回路１０５には、信号read、信号read_romが入力する。これらの信号のうち少なくともいずれかがハイレベル信号としてＯＲ回路１０５に入力すると、ＯＲ回路１０５は、スイッチング素子１０７のゲートにハイレベル信号を出力する。これにより、スイッチング素子１０７はオンになり、バックゲートＢＧに、読み出し電位Ｖreadが与えられる。
【００７５】
ＯＲ回路１０６には、信号write、信号write_romが入力する。これらの信号のうち少なくともいずれかがハイレベル信号としてＯＲ回路１０６に入力すると、ＯＲ回路１０６は、スイッチング素子１０８のゲートにハイレベル信号を出力する。これにより、スイッチング素子１０８はオンになり、バックゲートＢＧに、中間電位Ｖpassが与えられる。中間電位Ｖpassは、例えば１０Ｖ前後である。
【００７６】
スイッチング素子１０９のゲートに、信号eraseがハイレベル信号として入力すると、スイッチング素子１０９はオンになる。これにより、バックゲートＢＧに、中間電位Ｖpass_bgが与えられる。中間電位Ｖpass_bgは、例えば１０Ｖ前後である。
【００７７】
図１１は、選択ゲートドライバ６５の回路図を示す。
【００７８】
選択ゲートドライバ６５は、ＯＲ回路１１０、１１１、ＡＮＤ回路１１２〜１１５、スイッチング素子１１６〜１２０を有する。
【００７９】
ＯＲ回路１１０には、信号read、信号read_romが入力する。これらの信号のうち少なくともいずれかがハイレベル信号としてＯＲ回路１１０に入力すると、ＯＲ回路１１０は、ＡＮＤ回路１１２、１１３にハイレベル信号を出力する。
【００８０】
ＯＲ回路１１１には、信号write、信号write_romが入力する。これらの信号のうち少なくともいずれかがハイレベル信号としてＯＲ回路１１１に入力すると、ＯＲ回路１１１は、ＡＮＤ回路１１４、１１５にハイレベル信号を出力する。
【００８１】
ＡＮＤ回路１１２には、信号sel_sgが入力する。信号sel_sgは、選択ゲートＳＧの選択指令に対応する。ＡＮＤ回路１１２の２入力が共にハイレベルになると、ＡＮＤ回路１１２は、スイッチング素子１１６のゲートにハイレベル信号を出力する。これにより、スイッチング素子１１６はオンになり、図４に示す選択信号出力線ＳＧＤsel、ＳＧＳselに、読み出し電位Ｖread_sgが与えられる。
【００８２】
ＡＮＤ回路１１３には、信号unsel_sgが入力する。信号unsel_sgは、選択ゲートＳＧの非選択指令に対応する。ＡＮＤ回路１１３の２入力が共にハイレベルになると、ＡＮＤ回路１１３は、スイッチング素子１１７のゲートにハイレベル信号を出力する。これにより、スイッチング素子１１７はオンになり、選択信号出力線ＳＧＤsel、ＳＧＳselに、電位ＶＳＳが与えられる。
【００８３】
信号sel_sgは、ＡＮＤ回路１１４にも入力する。ＡＮＤ回路１１４の２入力が共にハイレベルになると、ＡＮＤ回路１１４は、スイッチング素子１１８のゲートにハイレベル信号を出力する。これにより、スイッチング素子１１８はオンになり、選択信号出力線ＳＧＤsel、ＳＧＳselに、中間電位Ｖpass_sgが与えられる。中間電位Ｖpass_sgは、例えば１０Ｖ前後である。
【００８４】
信号unsel_sgは、ＡＮＤ回路１１５にも入力する。ＡＮＤ回路１１５の２入力が共にハイレベルになると、ＡＮＤ回路１１５は、スイッチング素子１１９のゲートにハイレベル信号を出力する。これにより、スイッチング素子１１９はオンになり、選択信号出力線ＳＧＤsel、ＳＧＳselに、電位ＶＳＳが与えられる。
【００８５】
スイッチング素子１２０のゲートに、信号eraseがハイレベル信号として入力すると、スイッチング素子１２０はオンになる。これにより、選択信号出力線ＳＧＤsel、ＳＧＳselに、消去電位ＶeraＧが与えられる。消去電位ＶeraＧは、消去動作時にビット線ＢＬやソース線ＳＬに与えられる消去電位Ｖeraよりも１０Ｖ程度低い。
【００８６】
非選択信号出力線ＳＧunselには、電位ＶＳＳが与えられる。
【００８７】
図１２は、読み出し専用メモリセルＭＣＲＯＭ以外の通常のメモリセルＭＣの電極層ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓに接続されたワード線ドライバ６１ａの回路図を示す。
【００８８】
ワード線ドライバ６１ａは、ＡＮＤ回路１２１〜１２４、スイッチング素子１２５〜１３１を有する。
【００８９】
ＡＮＤ回路１２１には、信号readと信号sel_wlが入力する。信号sel_wlは、電極層ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓの選択指令に対応する。ＡＮＤ回路１２１の２入力が共にハイレベルになると、ＡＮＤ回路１２１は、スイッチング素子１２５のゲートにハイレベル信号を出力する。これにより、スイッチング素子１２５はオンになり、電極層ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓに、読み出し判定電位Ｖｒｃｇが与えられる。
【００９０】
ＡＮＤ回路１２２には、信号readと信号unsel_wlが入力する。信号unsel_wlは、電極層ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓの非選択指令に対応する。ＡＮＤ回路１２２の２入力が共にハイレベルになると、ＡＮＤ回路１２２は、スイッチング素子１２６のゲートにハイレベル信号を出力する。これにより、スイッチング素子１２６はオンになり、電極層ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓに、読み出し電位Ｖreadが与えられる。
【００９１】
ＡＮＤ回路１２３には、信号writeと信号sel_wlが入力する。ＡＮＤ回路１２３の２入力が共にハイレベルになると、ＡＮＤ回路１２３は、スイッチング素子１２７のゲートにハイレベル信号を出力する。これにより、スイッチング素子１２７はオンになり、電極層ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓに、書き込み電位Ｖpgmが与えられる。書き込み電位Ｖpgmは、例えば２０Ｖ前後である。
【００９２】
ＡＮＤ回路１２４には、信号writeと信号unsel_wlが入力する。ＡＮＤ回路１２４の２入力が共にハイレベルになると、ＡＮＤ回路１２４は、スイッチング素子１２８のゲートにハイレベル信号を出力する。これにより、スイッチング素子１２８はオンになり、電極層ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓに、中間電位Ｖpassが与えられる。
【００９３】
スイッチング素子１２９のゲートに、信号read_romがハイレベル信号として入力すると、スイッチング素子１２９はオンになる。これにより、電極層ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓに、読み出し電位Ｖreadが与えられる。
【００９４】
スイッチング素子１３０のゲートに、信号write_romがハイレベル信号として入力すると、スイッチング素子１３０はオンになる。これにより、電極層ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓに、中間電位Ｖpassが与えられる。
【００９５】
スイッチング素子１３１のゲートに、信号eraseがハイレベル信号として入力すると、スイッチング素子１３１はオンになる。これにより、電極層ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓに、電位ＶＳＳが与えられる。
【００９６】
図１３は、読み出し専用メモリセルＭＣＲＯＭの電極層ＷＬ４Ｄ、ＷＬ１Ｄ、ＷＬ１Ｓ、ＷＬ４Ｓに接続されたワード線ドライバ６１ｂの回路図を示す。
【００９７】
ワード線ドライバ６１ｂは、ＡＮＤ回路１４１〜１４４、スイッチング素子１４５〜１５１を有する。
【００９８】
ＡＮＤ回路１４１には、信号read_romと信号sel_wlが入力する。ここでの信号sel_wlは、電極層ＷＬ４Ｄ、ＷＬ１Ｄ、ＷＬ１Ｓ、ＷＬ４Ｓの選択指令に対応する。ＡＮＤ回路１４１の２入力が共にハイレベルになると、ＡＮＤ回路１４１は、スイッチング素子１４５のゲートにハイレベル信号を出力する。これにより、スイッチング素子１４５はオンになり、電極層ＷＬ４Ｄ、ＷＬ１Ｄ、ＷＬ１Ｓ、ＷＬ４Ｓに、読み出し判定電位Ｖｒｃｇが与えられる。
【００９９】
ＡＮＤ回路１４２には、信号read_romと信号unsel_wlが入力する。ここでの信号unsel_wlは、電極層ＷＬ４Ｄ、ＷＬ１Ｄ、ＷＬ１Ｓ、ＷＬ４Ｓの非選択指令に対応する。ＡＮＤ回路１４２の２入力が共にハイレベルになると、ＡＮＤ回路１４２は、スイッチング素子１４６のゲートにハイレベル信号を出力する。これにより、スイッチング素子１４６はオンになり、電極層ＷＬ４Ｄ、ＷＬ１Ｄ、ＷＬ１Ｓ、ＷＬ４Ｓに、読み出し電位Ｖreadが与えられる。
【０１００】
ＡＮＤ回路１４３には、信号write_romと信号sel_wlが入力する。ＡＮＤ回路１４３の２入力が共にハイレベルになると、ＡＮＤ回路１４３は、スイッチング素子１４７のゲートにハイレベル信号を出力する。これにより、スイッチング素子１４７はオンになり、電極層ＷＬ４Ｄ、ＷＬ１Ｄ、ＷＬ１Ｓ、ＷＬ４Ｓに、書き込み電位Ｖpgmが与えられる。
【０１０１】
ＡＮＤ回路１４４には、信号write_romと信号unsel_wlが入力する。ＡＮＤ回路１４４の２入力が共にハイレベルになると、ＡＮＤ回路１４４は、スイッチング素子１４８のゲートにハイレベル信号を出力する。これにより、スイッチング素子１４８はオンになり、電極層ＷＬ４Ｄ、ＷＬ１Ｄ、ＷＬ１Ｓ、ＷＬ４Ｓに、中間電位Ｖpassが与えられる。
【０１０２】
スイッチング素子１４９のゲートに、信号readがハイレベル信号として入力すると、スイッチング素子１４９はオンになる。これにより、電極層ＷＬ４Ｄ、ＷＬ１Ｄ、ＷＬ１Ｓ、ＷＬ４Ｓに、読み出し電位Ｖreadが与えられる。
【０１０３】
スイッチング素子１５０のゲートに、信号writeがハイレベル信号として入力すると、スイッチング素子１５０はオンになる。これにより、電極層ＷＬ４Ｄ、ＷＬ１Ｄ、ＷＬ１Ｓ、ＷＬ４Ｓに、中間電位Ｖpassが与えられる。
【０１０４】
スイッチング素子１５１のゲートに、信号eraseがハイレベル信号として入力すると、スイッチング素子１５１はオンになる。これにより、電極層ＷＬ４Ｄ、ＷＬ１Ｄ、ＷＬ１Ｓ、ＷＬ４Ｓに、中間電位Ｖpassが与えられる。
【０１０５】
次に、本実施形態に係る半導体記憶装置の動作方法について説明する。
【０１０６】
図６に、データの書き込み、読み出し、消去時に、ビット線ＢＬ、ドレイン側選択ゲートＳＧＤ、電極層ＷＬ１Ｄ〜ＷＬ４Ｄ、ＷＬ１Ｓ〜ＷＬ４Ｓ、バックゲートＢＧ、ソース側選択ゲートＳＧＳ、ソース線ＳＬに与える電位の一例を示す。
【０１０７】
本実施形態では、最上層のメモリセル及び最下層のメモリセルの少なくともいずれかを読み出し専用メモリセルＭＣＲＯＭとして使う。すなわち、図１、３に示す例では、最上層の電極層ＷＬ４Ｄ、ＷＬ４Ｓをコントロールゲートとするメモリセル、および最下層の電極層ＷＬ１Ｄ、ＷＬ１Ｓをコントロールゲートとするメモリセルを、読み出し専用メモリセルＭＣＲＯＭとして使う。
【０１０８】
読み出し専用メモリセルＭＣＲＯＭには、１回書き込んだら消去不可の読み出し専用データが書き込まれる。すなわち、読み出し専用メモリセルＭＣＲＯＭに格納されたデータの消去動作は禁止される。
【０１０９】
読み出し専用メモリセルＭＣＲＯＭ以外のメモリセルは、データの消去可能、すなわちデータの書き換え可能な通常のメモリセルＭＣとして使われる。図１、３に示す例では、２層目の電極層ＷＬ２Ｄ、ＷＬ２Ｓをコントロールゲートとするメモリセル、および３層目の電極層ＷＬ３Ｄ、ＷＬ３Ｓをコントロールゲートとするメモリセルを、通常の書き換え可能なメモリセルＭＣとして使う。
【０１１０】
なお、最上層のメモリセルのすべてを読み出し専用メモリセルＭＣＲＯＭとして使ってもよいし、一部のメモリセルだけを読み出し専用メモリセルＭＣＲＯＭとして使ってもよい。最下層のメモリセルについても、そのすべてを読み出し専用メモリセルＭＣＲＯＭとして使ってもよいし、一部のメモリセルだけを読み出し専用メモリセルＭＣＲＯＭとして使ってもよい。また、最上層のメモリセルだけを読み出し専用メモリセルＭＣＲＯＭとして使ってもよいし、最下層のメモリセルだけを読み出し専用メモリセルＭＣＲＯＭとして使ってもよい。読み出し専用データが書き込まれない最上層または最下層のメモリセルは、データが格納されないダミーセルとなる。
【０１１１】
すなわち、最上層のメモリセル及び最下層のメモリセルは、通常のメモリセルとしては使われず、読み出し専用メモリセルＭＣＲＯＭとして使われる、あるいはダミーセルとなる。
【０１１２】
まず、通常のメモリセルＭＣへのデータ書き込みについて説明する。
【０１１３】
図６に示すように、ビット線ＢＬ、ソース側選択ゲートＳＧＳおよびソース線ＳＬには、０Ｖが与えられる。ドレイン側選択ゲートＳＧＤには、中間電位Ｖpass_sgが与えられる。中間電位Ｖpass_sgは、ドレイン側選択トランジスタＳＴＤをオンにする電位であり、例えば１０Ｖ前後である。バックゲートＢＧには、中間電位Ｖpassが与えられる。中間電位Ｖpassは、バックゲートトランジスタＢＧＴをオンにする電位であり、例えば１０Ｖ前後である。
【０１１４】
書き込み対象の選択メモリセルＭＣの電極層ＷＬ３Ｄ、ＷＬ２Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓには、書き込み電位Ｖpgmが与えられる。書き込み対象でない非選択メモリセルＭＣの電極層ＷＬ３Ｄ、ＷＬ２Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓには、中間電位Ｖpassが与えられる。読み出し専用メモリセルＭＣＲＯＭの電極層ＷＬ４Ｄ、ＷＬ１Ｄ、ＷＬ１Ｓ、ＷＬ４Ｓには、中間電位Ｖpassが与えられる。
【０１１５】
書き込み電位Ｖpgmは、中間電位Ｖpassよりも高く、例えば２０Ｖ前後である。これにより、書き込み対象の選択メモリセルＭＣにおいてのみ電荷蓄積膜３２に印加される電界強度が強くなる。したがって、ビット線ＢＬを通じて０Ｖが与えられたチャネルボディ２０と、書き込み電位Ｖpgmが与えられた電極層ＷＬ３Ｄ、ＷＬ２Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓとの電位差により、書き込み対象の選択メモリセルＭＣの電荷蓄積膜３２に電子が注入され、その選択メモリセルＭＣの閾値電圧が正の方向にシフトする。中間電位Ｖpassが電極層に与えられた非選択メモリセルＭＣおよび読み出し専用メモリセルＭＣＲＯＭの電荷蓄積膜３２には電子が注入されず、データ書き込みが行われない。
【０１１６】
次に、読み出し専用メモリセルＭＣＲＯＭへのデータ書き込みについて説明する。
【０１１７】
通常のメモリセルＭＣへのデータ書き込み時と同様、ビット線ＢＬ、ソース側選択ゲートＳＧＳおよびソース線ＳＬには、０Ｖが与えられる。ドレイン側選択ゲートＳＧＤには、中間電位Ｖpass_sgが与えられる。バックゲートＢＧには、中間電位Ｖpassが与えられる。
【０１１８】
例えば、電極層ＷＬ４Ｄをコントロールゲートとする読み出し専用メモリセルＭＣＲＯＭに読み出し専用データを書き込む場合、電極層ＷＬ４Ｄに、書き込み電位Ｖpgmが与えられる。
【０１１９】
その他の読み出し専用メモリセルＭＣＲＯＭの電極層ＷＬ１Ｄ、ＷＬ１Ｓ、ＷＬ４Ｓおよび通常のメモリセルＭＣの電極層ＷＬ３Ｄ、ＷＬ２Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓには、中間電位Ｖpassが与えられる。
【０１２０】
したがって、電極層ＷＬ４Ｄをコントロールゲートとする読み出し専用メモリセルＭＣＲＯＭにおいてのみ電荷蓄積膜３２に印加される電界強度が強くなり、その読み出し専用メモリセルＭＣＲＯＭの電荷蓄積膜３２に電子が注入され、その読み出し専用メモリセルＭＣＲＯＭの閾値電圧が正の方向にシフトする。中間電位Ｖpassが電極層に与えられた他の読み出し専用メモリセルＭＣＲＯＭおよび通常のメモリセルＭＣの電荷蓄積膜３２には電子が注入されず、データ書き込みが行われない。
【０１２１】
なお、他の読み出し専用メモリセルＭＣＲＯＭに対するデータ書き込みを行う場合、その読み出し専用メモリセルＭＣＲＯＭの電極層に、書き込み電位Ｖpgmを与える。
【０１２２】
読み出し専用メモリセルＭＣＲＯＭに格納する読み出し専用データは、例えば、メモリセル（通常のメモリセルＭＣ及び読み出し専用メモリセルＭＣＲＯＭを含む）を所望の性能で動作させるための設定値情報である。
【０１２３】
出荷前のテストにおいて、図６に示した各電位、その他電流、印加時間などの設定値を、最上層のメモリセルあるいは最下層のメモリセルに割り当てられた読み出し専用メモリセルＭＣＲＯＭに書き込んで格納する。
【０１２４】
例えば、読み出し電位Ｖreadは、出荷時に、チップ毎に１６個の値から最適値を選ぶことができるとする。表１に例示するように、Ｖreadは、例えば３．００〜６．７５（Ｖ）の範囲の１６段階から選ぶことができるとする。
【０１２５】
【表１】
0005468489.tif 000002
【０１２６】
例えば、データ“０”とデータ“１”を記憶可能な２値のメモリセルであれば、１６＝２４なので、４つの読み出し専用メモリセルＭＣＲＯＭ１〜〜ＭＣＲＯＭ４を、Ｖread設定値の格納用に割り当てる。Ｖreadの各設定値は、４つの読み出し専用メモリセルＭＣＲＯＭ１〜ＭＣＲＯＭ４のデータ“０”とデータ“１”の組み合わせで設定される。
【０１２７】
また、本実施形態に係る半導体記憶装置は、消去動作はブロック単位で行われる。そして、何らかの原因により正常動作ができない動作不良メモリセルを含むブロックは、バッドブロック（bad block）として扱われる。
【０１２８】
必ずしも全てのブロックが正常な状態で出荷されるとは限らず、あるスペック以上の正常ブロック数が確保できれば出荷可能である。出荷時に、全ブロックについて動作テストを行い、正常動作不可のブロックをバッドブロックとする。そして、使用時のバッドブロックへのアクセスを禁止するため、バッドブロックのアドレス情報を読み出し専用メモリセルＭＣＲＯＭに格納する。これにより、ユーザ側でのバッドブロックの誤使用を防ぐことができる。
【０１２９】
すなわち、本実施形態では、最上層のメモリセル及び最下層のメモリセルの少なくともいずれかを読み出し専用メモリセルＭＣＲＯＭとして使い、その読み出し専用メモリセルＭＣＲＯＭに、前述したメモリセルの動作設定値、バッドブロックのアドレス情報などを、消去不可の読み出し専用データとして格納する。
【０１３０】
最上層のメモリセルは、選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ）に対して積層方向で隣り合う。最下層のメモリセルは、バックゲートＢＧに対して積層方向で隣り合う。このため、最上層や最下層のメモリセルは、他のメモリセルに対して加工形状やデバイス特性に差異が生じやすい。
【０１３１】
工程効率化及びコスト低減の観点から、複数の電極層ＷＬと複数の絶縁層２５とを積層した後、その積層体を例えばＲＩＥ（Reactive Ion Etching）法で一括してエッチングすることでメモリホールＭＨを形成する。記憶容量を増やすため、電極層ＷＬと絶縁層２５との積層数が増大すると、メモリホールＭＨのアスペクト比（孔径に対する深さの比）が高くなり、そのメモリホールＭＨにおいて上部の孔径がより大きく、下部の孔径がより小さくなりやすい。これは、最上層のメモリセルと最下層のメモリセルの特性が、他のメモリセルの特性に対してばらつく原因となり得る。
【０１３２】
また、各電極層ＷＬ間の絶縁層２５の厚みはほぼ同じであり、各電極層ＷＬ間相互の間隔はほぼ同じである。これに対して、最上層の電極層ＷＬと選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ）との間の間隔や、最下層の電極層ＷＬとバックゲートＢＧとの間の間隔は、各電極層ＷＬ間相互の間隔と異なる場合がある。このことも、最上層のメモリセルと最下層のメモリセルの特性が、他のメモリセルの特性に対してばらつく原因となり得る。
【０１３３】
本実施形態では、他のメモリセルに対して特性がばらつきやすい最上層や最下層のメモリセルを、ユーザが通常使用する際には使われることがない読み出し専用メモリセルＭＣＲＯＭとして機能させる。ユーザが、文字データ、画像データ、動画データなどを書き込んだり、消去して書き換えたりする通常の使用時は、最上層のメモリセルと最下層のメモリセル以外のメモリセルが使われる。最上層のメモリセルと最下層のメモリセル以外のメモリセルは、互いに特性がほぼ同じである。したがって、メモリセル間の特性ばらつきが通常の使用時には影響せず、所望の性能および高い信頼性が得られる。
【０１３４】
前述した構造においては、最上層と最下層のメモリセルの特性がばらつきやすいことから、最上層と最下層のメモリセルにデータを格納せず、ダミーセルとすることも想定される。しかし、本実施形態では、その最上層と最下層のメモリセルを読み出し専用メモリセルＭＣＲＯＭとして使うことで、メモリセルを無駄にすることなく有効活用できる。
【０１３５】
最上層と最下層のメモリセルは、他のメモリセルに対して特性がばらつきやすいだけであって、メモリセルとしては問題なく使用可能である。特性ばらつきが生じやすいことから通常使用時のメモリセルとしては使いにくい最上層と最下層のメモリセルを、通常使用時のメモリセルとは区別して別の用途で使うことで、メモリセル間の特性ばらつきがユーザの使用時には影響しない。なおかつ、メモリセルの動作設定値、バッドブロックアドレス情報などの読み出し専用データを格納するために、別に専用の領域もしくはブロックを確保しなくて済み、メモリセルの有効活用が図れる。
【０１３６】
メモリセルの動作設定値、バッドブロックアドレス情報などの格納用途で使用される読み出し専用メモリセルＭＣＲＯＭは、通常のメモリセルＭＣよりも高い信頼性が要求される場合がある。したがって、通常のメモリセルＭＣが多値データを記憶可能な場合であっても、読み出し専用メモリセルＭＣＲＯＭには２値データとして読み出し専用データを格納することが望ましい。
【０１３７】
次に、データ消去について説明する。
【０１３８】
データ消去は、例えば図４に示すブロック５０単位で行われる。消去対象として選択されたブロック５０に含まれる通常のメモリセルＭＣのデータ消去が一括して行われる。
【０１３９】
図６に示すように、バックゲートＢＧには、中間電位Ｖpass_bgが与えられる。中間電位Ｖpass_bgは、バックゲートトランジスタＢＧＴをオンにする電位であり、例えば１０Ｖ前後である。
【０１４０】
また、ビット線ＢＬ及びソース線ＳＬには、消去電位Ｖeraが与えられる。この後少し遅らせてドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳに電位ＶeraＧを与える。消去電位Ｖeraは、例えば２０Ｖ程度であり、電位ＶeraＧは、消去電位Ｖeraより１０Ｖ程度低い。
【０１４１】
これにより、ドレイン側選択ゲートＳＧＤとビット線ＢＬとの電位差およびソース側選択ゲートＳＧＳとソース線ＳＬとの電位差により生じる正孔電流がチャネルボディ２０に流れ、チャネルボディ２０がＶeraに近い電位にブーストされる。
【０１４２】
そして、読み出し専用メモリセルＭＣＲＯＭ以外の通常のメモリセルＭＣの電極層ＷＬ３Ｄ、ＷＬ２Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓに０Ｖを与える。これにより、チャネルボディ２０と電極層ＷＬ３Ｄ、ＷＬ２Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓとの電位差で、電荷蓄積膜３２の電子が引き抜かれ、電荷蓄積膜３２に正孔が注入され、メモリセルＭＣのデータが消去される。
【０１４３】
このとき、読み出し専用メモリセルＭＣＲＯＭの電極層ＷＬ４Ｄ、ＷＬ１Ｄ、ＷＬ１Ｓ、ＷＬ４Ｓとチャネルボディ２０との電位差が、通常のメモリセルＭＣの電極層ＷＬ３Ｄ、ＷＬ２Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓとチャネルボディ２０との電位差よりも小さくなるようにする。
【０１４４】
すなわち、読み出し専用メモリセルＭＣＲＯＭの電極層ＷＬ４Ｄ、ＷＬ１Ｄ、ＷＬ１Ｓ、ＷＬ４Ｓには、中間電位Ｖpassが与えられる。中間電位Ｖpassは、０Ｖより大きく、読み出し専用メモリセルＭＣＲＯＭに読み出し専用データを書き込む時にその電極層ＷＬ４Ｄ、ＷＬ１Ｄ、ＷＬ１Ｓ、ＷＬ４Ｓに与える書き込み電位Ｖpgmより小さい、例えば１０Ｖ前後である。
【０１４５】
このときの、読み出し専用メモリセルＭＣＲＯＭの電極層ＷＬ４Ｄ、ＷＬ１Ｄ、ＷＬ１Ｓ、ＷＬ４Ｓとチャネルボディ２０との電位差では、読み出し専用メモリセルＭＣＲＯＭの電荷蓄積膜３２の電子が引き抜かれない（電荷蓄積膜３２に正孔が注入されない）。したがって、選択ブロック５０の消去動作時、その選択ブロック５０に含まれる読み出し専用メモリセルＭＣＲＯＭに格納された読み出し専用データは消去されない。
【０１４６】
また、上記中間電位Ｖpassでは、読み出し専用メモリセルＭＣＲＯＭの電荷蓄積膜３２の電子は引き抜かれず、電荷蓄積膜３２に電子が注入されない。したがって、消去動作時、読み出し専用メモリセルＭＣＲＯＭの閾値電圧は変動しない。
【０１４７】
消去対象として選択されなかった非選択ブロック５０におけるメモリセルＭＣ及び読み出し専用メモリセルＭＣＲＯＭの電極層はフローティング状態にされる。これにより、前述したチャネルボディ２０の電位の上昇に伴い、カップリングによってメモリセルＭＣ及び読み出し専用メモリセルＭＣＲＯＭの電極層の電位も上昇し、それらの電荷蓄積層３２から電子は引き抜かれず、データが消去されない。
【０１４８】
選択ブロック５０の消去動作時、その選択ブロック５０に含まれる読み出し専用メモリセルＭＣＲＯＭの電極層をフローティングにすることでも、読み出し専用メモリセルＭＣＲＯＭの電荷蓄積膜３２の電子が引き抜かれず、電荷蓄積膜３２に電子が注入されないようにすることが可能である。
【０１４９】
ただし、読み出し専用メモリセルＭＣＲＯＭの電極層に所望の中間電位Ｖpassを与えることで、確実に読み出し専用メモリセルＭＣＲＯＭのデータ消去及びデータ書き込みを防ぐことができる。
【０１５０】
また、上記中間電位Ｖpassは、読み出し専用メモリセルＭＣＲＯＭのチャネルボディ２０を導通状態にする。したがって、消去対象のメモリセルＭＣを含むメモリストリングＭＳにおけるチャネルボディ２０全体の電位を確実にブーストさせ、そのメモリストリングＭＳに接続されたすべての通常メモリセルＭＣを一括して消去状態にできる。
【０１５１】
次に、通常のメモリセルＭＣのデータ読み出しについて説明する。
【０１５２】
図６に示すように、ビット線ＢＬには、ＢＬプリチャージ電位Ｖblが与えられる。ＢＬプリチャージ電位Ｖblは、例えば数Ｖである。ソース線ＳＬには、０Ｖが与えられる。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳには、読み出し電位Ｖread_sgが与えられる。読み出し電位Ｖread_sgは、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳをオンにする電位である。
【０１５３】
読み出し対象でない非選択メモリセルＭＣの電極層ＷＬ３Ｄ、ＷＬ２Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓ、読み出し専用メモリセルＭＣＲＯＭの電極層ＷＬ４Ｄ、ＷＬ１Ｄ、ＷＬ４Ｓ、ＷＬ１Ｓ、およびバックゲートＢＧには、読み出し電位Ｖreadが与えられる。
【０１５４】
読み出し電位Ｖreadは、電荷蓄積膜３２の電荷保持状態に依存せず、それらメモリセルＭＣ、読み出し専用メモリセルＭＣＲＯＭ、およびバックゲートトランジスタＢＧＴをオンにする電位である。
【０１５５】
読み出し対象の選択メモリセルＭＣの電極層ＷＬ３Ｄ、ＷＬ２Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓには、読み出し判定電位Ｖrcgを与える。読み出し判定電位Ｖrcgは、例えば０Ｖである。
【０１５６】
読み出し対象の選択メモリセルＭＣが、データ消去状態に対応する“１”データの書き込み状態の場合、そのメモリセルＭＣの閾値電圧は０Ｖ以下である。したがって、読み出し判定電位Ｖrcgが与えられた選択メモリセルＭＣはオン状態になる。読み出し電位Ｖreadが与えられた非選択メモリセルＭＣ及び読み出し専用メモリセルＭＣＲＯＭはオン状態である。したがって、ビット線ＢＬとソース線ＳＬとが導通し、ビット線ＢＬに与えられたＢＬプリチャージ電位Ｖblが降圧する。
【０１５７】
読み出し対象の選択メモリセルＭＣが、データ書き込み状態に対応する“０”データの書き込み状態の場合、そのメモリセルＭＣの電荷蓄積膜３２には電子が蓄積され、閾値電圧は読み出し判定電位Ｖrcg（０Ｖ）より大きい。この場合、読み出し判定電位Ｖrcgが与えられた選択メモリセルＭＣはオフ状態である。したがって、ビット線ＢＬとソース線ＳＬとは遮断され、ビット線ＢＬに与えられたＢＬプリチャージ電位Ｖblが維持される。
【０１５８】
したがって、ビット線ＢＬの電位が降圧するか否かにより、読み出し判定電位Ｖrcgが与えられた読み出し対象の選択メモリセルＭＣが、“１”データ状態か“０”データ状態かを読み出すことができる。
【０１５９】
次に、読み出し専用メモリセルＭＣＲＯＭのデータ読み出しについて説明する。例えば、電極層ＷＬ４Ｄをコントロールゲートとする読み出し専用メモリセルＭＣＲＯＭのデータ読み出しについて説明する。
【０１６０】
この場合も、通常メモリセルＭＣの読み出し動作と同様に、ビット線ＢＬには、ＢＬプリチャージ電位Ｖblが与えられる。ソース線ＳＬには、０Ｖが与えられる。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳには、読み出し電位Ｖread_sgが与えられる。
【０１６１】
読み出し対象でない読み出し専用メモリセルＭＣＲＯＭの電極層ＷＬ１Ｄ、ＷＬ１Ｓ、ＷＬ４Ｓ、メモリセルＭＣの電極層ＷＬ３Ｄ、ＷＬ２Ｄ、ＷＬ２Ｓ、ＷＬ３Ｓ、およびバックゲートＢＧには、読み出し電位Ｖreadが与えられる。読み出し対象の読み出し専用メモリセルＭＣＲＯＭの電極層ＷＬ４Ｄには、読み出し判定電位Ｖrcgを与える。
【０１６２】
したがって、読み出し専用メモリセルＭＣＲＯＭのデータ読み出し動作においても、ビット線ＢＬの電位が降圧するか否かにより、読み出し判定電位Ｖrcgが与えられた読み出し対象の読み出し専用メモリセルＭＣＲＯＭが、“１”データ状態か“０”データ状態かを読み出すことができる。
【０１６３】
メモリストリングはＵ字状に限らず、図１４に示すようにＩ字状であってもよい。図１４には導電部分のみを示し、絶縁部分の図示は省略している。
【０１６４】
この構造では、基板１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＧＳが設けられ、その上に複数（例えば４層）の電極層ＷＬ１〜ＷＬ４が設けられ、最上層の電極層ＷＬ４とビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＳＧＤが設けられている。
【０１６５】
この場合も、ドレイン側選択ゲートＳＧＤの下の最上層のメモリセル及びソース側選択ゲートＳＧＳ上の最下層のメモリセルの少なくともいずれかを読み出し専用メモリセルＭＣＲＯＭとして使う。その読み出し専用メモリセルＭＣＲＯＭには、１回書き込んだら消去不可の読み出し専用データが書き込まれ、そのデータの消去動作は禁止される。
【０１６６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６７】
１０…基板、２０…チャネルボディ、２５…絶縁層、３２…電荷蓄積膜、ＷＬ，ＷＬ１Ｄ〜ＷＬ４Ｄ、ＷＬ１Ｓ〜ＷＬ４Ｓ，ＷＬ１〜ＷＬ４…電極層、ＳＧＤ…ドレイン側選択ゲート、ＳＧＳ…ソース側選択ゲート、ＢＧ…バックゲート、ＭＣ…メモリセル、ＭＣＲＯＭ…読み出し専用メモリセル、ＭＳ…メモリストリング
【図１】
0005468489.tif 000003
【図２】
0005468489.tif 000004
【図３】
0005468489.tif 000005
【図４】
0005468489.tif 000006
【図５】
0005468489.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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