(57)【特許請求の範囲】
【請求項１】
少なくとも1つの入力信号を受信し、第1の電圧範囲を有する少なくとも1つの第1の中間信号と第2の電圧範囲を有する少なくとも1つの第2の中間信号とを提供する入力ステージと、ここにおいて、前記第１の電圧範囲の最大電圧はＶｄｄであり、最低電圧はＶｍｉｄであり、前記第２の電圧範囲の最大電圧はＶｍｉｄであり、最低電圧はＶｓｓであり、Ｖｄｄ＞Ｖｍｉｄ＞Ｖｓｓである、
前記第1及び第2の中間信号を受信し当該信号を論理機能に基づいて処理し、前記第1の電圧範囲を有する第1の駆動信号と前記第2の電圧範囲を有する第2の駆動信号とを提供する第2ステージと、及び
前記第1及び第2の駆動信号を受信し、第3の電圧範囲を有する出力信号を提供する出力ステージと、ここにおいて前記第3の電圧範囲は、前記第1及び第2の電圧範囲の各々より大きい、
を含む装置。
【請求項２】
前記入力ステージは、
前記少なくとも1つの入力信号を受信し、前記少なくとも1つの第1の中間信号を提供する第1の入力回路と、
前記少なくとも1つの入力信号を受信し、前記少なくとも1つの第2の中間信号を提供する第2の入力回路と
を含む、請求項1の装置。
【請求項３】
前記第1の入力回路は、各入力信号に対して1ペアのPチャネル金属酸化物半導体（PMOS）トランジスタが対応するところの少なくとも1ペアのPMOSトランジスタを含み、PMOSトランジスタの各ペアは、スタック構成で連結され、それぞれの入力信号を受信し、それぞれの第1の中間信号を提供し、及び
前記第2の入力回路は、各入力信号に対して1ペアのNチャネル金属酸化物半導体（NMOS）トランジスタが対応するところの少なくとも1ペアのNMOSトランジスタを含み、NMOSトランジスタの各ペアは、スタック構成で連結され、それぞれの入力信号を受信し、それぞれの第2の中間信号を提供する、
請求項2の装置。
【請求項４】
前記第1の入力回路は、前記少なくとも1つの入力信号の高位電圧と中央電圧との間で作動し、及び前記第2の入力回路は、前記中央電圧と前記少なくとも1つの入力信号の低位電圧との間で作動する、請求項2の装置。
【請求項５】
前記第2ステージは、
前記少なくとも1つの第1の中間信号を受信し当該信号を前記論理機能に基づいて処理する第1の論理回路であって前記第1の電圧範囲の間で作動するものと、及び
前記少なくとも1つの第2の中間信号を受信し当該信号を前記論理機能に基づいて処理する第2の論理回路であって前記第2の電圧範囲の間で作動するものと
を含む、請求項2の装置。
【請求項６】
前記第1及び第2の論理回路は、各々少なくとも1つのインバータ若しくは少なくとも1つの論理ゲート又は両方を含む、請求項5の装置。
【請求項７】
前記第2ステージは、
前記第1の論理回路の出力を受信して前記第1の駆動信号を提供する第1の遅延回路と、及び
前記第2の論理回路の出力を受信して前記第2の駆動信号を提供する第2の遅延回路と
をさらに含む、請求項5の装置、
【請求項８】
前記第1及び第2の遅延回路は、各々少なくとも1つのインバータを含む、請求項7の装置。
【請求項９】
前記出力ステージは、
ソースにおいて前記第1の駆動信号を受信し、ドレインにおいて前記出力信号を提供するPチャネル金属酸化物半導体(PMOS)トランジスタと、及び
ソースにおいて前記第2の駆動信号を受信し、ドレインにおいて前記出力信号を提供する、前記PMOSトランジスタに連結されているNチャネル金属酸化物半導体(NMOS)トランジスタと
を含む、請求項1の装置。
【請求項１０】
前記第1及び第2の駆動信号の間の電圧差は、前記第1の電圧範囲又は前記第2の電圧範囲と等しい、請求項1の装置。
【請求項１１】
前記第1及び第2の駆動信号は、共通の論理値を有し、高論理から低論理への変化の場合に、前記第2の駆動信号に先立って、前記第1の駆動信号が低論理へ変化する、請求項1の装置。
【請求項１２】
前記第1及び第2の駆動信号は、共通の論理値を有し、低論理から高論理への変化の場合に、前記第1の駆動信号に先立って、前記第2の駆動信号が高論理へ変化する、請求項1の装置。
【請求項１３】
前記少なくとも1つの入力信号は、前記第3の電圧範囲を有している、請求項1の装置。
【請求項１４】
前記第1の電圧範囲は、高位電圧と中央電圧との間であり、前記第2の電圧範囲は、前記中央電圧と低位電圧との間であり、及び前記第3の電圧範囲は前記高位電圧と前記低位電圧との間である、請求項1の装置。
【請求項１５】
前記入力ステージ、前記第2ステージ、及び前記出力ステージは、破壊電圧を有する金属酸化物半導体(MOS)トランジスタを使用して実装し、前記第1及び第2の電圧範囲は、前記破壊電圧未満である、請求項1の装置。
【請求項１６】
無線周波数(RF)信号を受信し、前記出力信号に基づいて前記RF信号の通過又は阻止を行うスイッチ
をさらに含む請求項1の装置。
【請求項１７】
少なくとも1つの入力信号を受信し、前記少なくとも1つの入力信号に基づきかつ論理機能に従って、第1の電圧範囲を有する少なくとも1つの第1の中間信号と第2の電圧範囲を有する少なくとも1つの第2の中間信号とを生成し、並びに前記第1及び第2の電圧範囲の各々より大きい第3の電圧範囲を有する制御信号を提供する論理回路と、ここにおいて、前記第１の電圧範囲の最大電圧はＶｄｄであり、最低電圧はＶｍｉｄであり、前記第２の電圧範囲の最大電圧はＶｍｉｄであり、最低電圧はＶｓｓであり、Ｖｄｄ＞Ｖｍｉｄ＞Ｖｓｓである、及び
前記制御信号を受信し、前記制御信号に従って作動する第2の回路と
を含む装置。
【請求項１８】
前記第2の回路は、前記制御信号に基づいてオン又はオフとされるスイッチを含む、請求項17の装置。
【請求項１９】
少なくとも1つの入力信号に基づいて、第1の電圧範囲を有する少なくとも1つの第1の中間信号を生成することと、
前記少なくとも1つの入力信号に基づいて、第2の電圧範囲を有する少なくとも1つの第2の中間信号を生成することと、ここにおいて、前記第１の電圧範囲の最大電圧はＶｄｄであり、最低電圧はＶｍｉｄであり、前記第２の電圧範囲の最大電圧はＶｍｉｄであり、最低電圧はＶｓｓであり、Ｖｄｄ＞Ｖｍｉｄ＞Ｖｓｓである、
前記第1の電圧範囲を有する第1の駆動信号を得るために、論理機能に基づいて前記少なくとも1つの第1の中間信号を処理することと、
前記第2の電圧範囲を有する第2の駆動信号を得るために、前記論理機能に基づいて前記少なくとも1つの第2の中間信号を処理することと、及び
前記第1及び第2の駆動信号に基づいて、第3の電圧範囲を有する出力信号を生成することと、ここにおいて前記第3の電圧範囲は、前記第1及び第2の電圧範囲の各々より大きい、
を含む方法。
【請求項２０】
前記少なくとも1つの第1の中間信号を生成することは、前記少なくとも1つの入力信号の高位電圧と中央電圧との間で作動する第1の入力回路を使用して前記少なくとも1つの第1の中間信号を生成することを含み、及び
前記少なくとも1つの第2の中間信号を生成することは、前記中央電圧と前記少なくとも1つの入力信号の低位電圧との間で作動する第2の入力回路を使用して前記少なくとも1つの第2の中間信号を生成することを含む、
請求項19の方法
【請求項２１】
前記少なくとも1つの第1の中間信号を処理することは、前記第1の電圧範囲の間で作動する第1の論理回路を使用して前記少なくとも1つの第1の中間信号を処理することを含み、及び
前記少なくとも1つの第2の中間信号を処理することは、前記第2の電圧範囲の間で作動する第2の論理回路を使用して前記少なくとも1つの第2の中間信号を処理することを含む、
請求項19の方法。
【請求項２２】
前記出力信号が前記第1及び第2の電圧範囲のうちの大きいほうを超えることがないように、前記第1の駆動信号若しくは前記第2の駆動信号又は両方を遅延させること、
をさらに含む請求項19の方法。
【請求項２３】
前記出力信号を前記生成することは、前記第1及び第2の駆動信号の間で作動する出力ステージを使用して前記出力信号を生成することを含む、請求項19の方法。
【請求項２４】
前記出力信号を使用してスイッチを制御することをさらに含む請求項19の方法。
【請求項２５】
少なくとも1つの入力信号に基づいて、第1の電圧範囲を有する少なくとも1つの第1の中間信号を生成するための手段と、
前記少なくとも1つの入力信号に基づいて、第2の電圧範囲を有する少なくとも1つの第2の中間信号を生成するための手段と、ここにおいて、前記第１の電圧範囲の最大電圧はＶｄｄであり、最低電圧はＶｍｉｄであり、前記第２の電圧範囲の最大電圧はＶｍｉｄであり、最低電圧はＶｓｓであり、Ｖｄｄ＞Ｖｍｉｄ＞Ｖｓｓである、
前記第1の電圧範囲を有する第1の駆動信号を得るために、論理機能に基づいて前記少なくとも1つの第1の中間信号を処理するための手段と、
前記第2の電圧範囲を有する第2の駆動信号を得るために、前記論理機能に基づいて前記少なくとも1つの第2の中間信号を処理するための手段と、及び
前記第1及び第2の駆動信号に基づいて、第3の電圧範囲を有する出力信号を生成するための手段と、ここにおいて前記第3の電圧範囲は、前記第1及び第2の電圧範囲の各々より大きい、
を含む装置。
【発明の詳細な説明】
【関連出願の参照】
【０００１】
[米国特許法第119条に基づく優先権の主張]
本件特許出願は、「高電圧論理回路ファミリー」という名称の2009年7月22日付米国仮
出願61/227,732号に基づく優先権を請求するものであって、この仮出願は、本件特許出願の譲受人に譲渡され、本件特許出願に参照をもって明示的に組み込まれている。
【技術分野】
【０００２】
本件発明は、一般に電子技術に関係し、より詳細にはデジタル論理回路に関係する。
【背景技術】
【０００３】
デジタル論理回路は、デジタル機能の実装、デジタル回路とアナログ回路のインターフェース、及びその他の機能のために、広く使用されている。デジタル論理回路は、1つ又
は複数のデジタル入力信号を受信し、デジタル入力信号に対してある特別の論理機能を実行し、及び1つ又は複数のデジタル出力信号を提供する回路である。デジタル信号は、任
意の瞬間において複数の（典型的には2つの)可能な論理値のうちの1つをとる。例えば、
デジタル信号は、高論理について高位電圧レベルを、低論理について低位電圧レベル（例えば、ゼロボルト）を有するものであってもよい。
【０００４】
デジタル論理回路は、小型化と低消費電力化を達成するために、金属酸化物半導体(MOS)トランジスタを使用して実装することができる。典型的には、MOSトランジスタは、デジタル入力信号及びデジタル出力信号の所定の電圧範囲（voltage range）を扱えるように
設計されている。しかしながら、あるシナリオにおいて、より大きな電圧範囲を有するデジタル入力及び出力信号を扱うことが望まれる場合がある。
【図面の簡単な説明】
【０００５】
【図１】図1は、高電圧論理回路のブロック図を示している。
【図２】図2は、インバータを実装する高電圧論理回路を示している。
【図３】図3は、インバータを実装する高電圧論理回路を示している。
【図４】図4は、NANDゲートを実装する高電圧論理回路を示している。
【図５】図5は、論理機能を実装する高電圧論理回路を示している。
【図６】図6は、無線通信デバイスのブロック図を示している。
【図７】図7は、高電圧論理回路及びスイッチを示している。
【図８】図8は、制御信号を生成するプロセスを示している。
【発明の詳細な説明】
【０００６】
本件明細書において「例示的」という語は、「一例、実例又は例示として役に立つ」ということを意味するために使用される。本件明細書において「例示的」と形容されるいかなる設計も、他の設計に比べて好ましい又は有利であるものとして解釈されてはならない。
【０００７】
本件明細書では、より大きな電圧範囲を有するデジタル入力及び出力信号を扱える高電圧論理回路について説明される。高電圧論理回路は、デジタル入力及び出力信号の電圧範囲より小さいものであり得る破壊電圧を有するMOSトランジスタを使用して実装すること
ができる。高電圧論理回路は、デジタル回路とアナログ回路との間のインターフェース回路のため、スイッチをオン・オフする制御回路のためなど、様々な用途のために使用することができる。
【０００８】
図1は、高電圧論理回路100の例示的設計のブロック図を示している。この例示的設計において、論理回路100は、入力ステージ110、入力ステージ110に連結されている第2ステージ120、及び第2ステージ120に連結されている出力ステージ130を含んでいる。入力ステージ110は、最大電圧範囲（full voltage range,）を有するK個のデジタル入力信号Vin1乃
至VinKを受信することができる。ここでKは1又はそれ以上であってもよい。入力ステージ110は、(i) それぞれが第1の限定電圧範囲（reduced voltage range）を有するK個の第1
のデジタル中間信号Va1_top 乃至 VaK_top、及び(ii) それぞれが第2の限定電圧範囲を有するK個の第2のデジタル中間信号Va1_bot 乃至 VaK_botを提供することができる。各限定電圧範囲は、最大電圧範囲の一部であってもよい。
【０００９】
第2ステージ120は、入力ステージ110から中間信号を受信し、中間信号に対して論理機
能を実行することができる。第2ステージ120は、(i)前記第1の限定電圧範囲を有する第1
のデジタル駆動信号Vdr_top及び(ii)前記第2の限定電圧範囲を有する第2のデジタル駆動
信号Vdr_botを提供することができる。出力ステージ130は、第2ステージ120から駆動信号を受信し、最大電圧範囲を有するデジタル出力信号Voutを提供することができる。入力ステージ110、第2ステージ120、及び出力ステージ130は、以下で説明されるように、最大電圧範囲より小さくかつ各限定電圧範囲より大きいものであり得る破壊電圧を有するMOSト
ランジスタを使用して実装することができる。
【００１０】
図2は、インバータを実装する高電圧論理回路102の例示的設計の模式図を示している。
論理回路102は、入力ステージ110a、第2ステージ120a、及び出力ステージ130aを含んでいる。これらは、図1の入力ステージ110、第2ステージ120、及び出力ステージ130の例示的
設計である。
【００１１】
図2に示される例示的設計において、入力ステージ110aは、上部入力回路210及び下部入力回路220を含んでいる。上部入力回路210は、最大電圧範囲を有する入力信号Vinを受信
し、前記第1の限定電圧範囲を有する第1の中間信号Va_topを提供する。下部入力回路220
は、Vin信号を受信し、第2の限定電圧範囲を有する第2の中間信号Va_botを提供する。図2に示される例示的設計において、上部入力回路210は、スタック構成で連結されているPチャネルMOS(PMOS)トランジスタ212及び214を含んでいる。PMOSトランジスタ212は、Vin信
号を受信するゲート、中央電圧Vmidに連結されているドレイン、及びVa_top信号を出力するソースを有している。PMOSトランジスタ214は、Vmid電圧を受信するゲート、PMOSトラ
ンジスタ212のソースに連結されているドレイン、及びVin信号を受信するソースを有している。下部入力回路220は、スタック構成で連結されているNチャネルMOS(NMOS)トランジ
スタ222及び224を含んでいる。NMOSトランジスタ222は、Vin信号を受信するゲート、Vmid電圧に連結されているソース、及びVa_bot信号を出力するドレインを有している。NMOSトランジスタ224は、Vmid電圧を受信するゲート、NMOSトランジスタ222のドレインに連結されているドレイン、及びVin信号を受信するソースを有している。PMOSトランジスタとNMOSトランジスタは、対称的な構造で実装することが可能であり、各MOSトランジスタのソースとドレインは交換可能である。
【００１２】
Vin及びVout信号のための最大電圧範囲は、正極の電力供給電圧Vddから負極の電力供給電圧Vssまでの範囲をカバーするものであってもよい。Vssは、回路接地、負極電圧、又は正極電圧であってもよい。Va_top信号のための第1の限定電圧範囲は、VddからVmidまでの範囲をカバーするものであってもよい。Va_bot信号のための第2の限定電圧範囲は、Vmid
からVssまでの範囲をカバーするものであってもよい。各限定電圧範囲は、高電圧論理回
路を実装するために使用するMOSトランジスタの破壊電圧未満であってもよい。一般に、Vmidは、VddとVssとの間の任意の電圧であってもよく、またVmidは、Vcenter = (Vdd - Vss)/2 + Vssに等しくても又は等しくなくてもよい。しかしながら、VmidのためにVcenter
を使用することは、高電圧論理回路によって扱われることができる電圧範囲を最大のものにすることができる。Vmid電圧は、VddとVssの中央領域の近くの値にセットすることができる。
【００１３】
上部入力回路210は、第1の限定電圧範囲を有し、Vin信号と同じ論理値を有するVa_top
信号を生成する。下部入力回路220は、第2の限定電圧範囲を有し、Vin信号と同じ論理値
を有するVa_bot信号を生成する。入力ステージ110aは、最大電圧範囲を2つの限定電圧範
囲へ効果的に分割することができる。図2に示されているように、入力回路210及び220は
、自己バイアスMOSトランジスタを使用して実装される。Vin信号は、入力回路210及び220の双方の供給電圧として使用される。
【００１４】
表1は、Vin信号に対するVa_top及びVa_bot信号の電圧レベルとともに、入力ステージ110a内の各MOSトランジスタのオン/オフ状態も提供する。表1に示されているように、Va_top信号はVddとVmidとの間に制限され、Va_bot信号はVmidとVssとの間に制限されている。Vin信号がレベルVddにある場合、上部PMOSトランジスタ214はオンとなり、下部PMOSトランジスタ212はオフとなり、Va_top信号はVddにセットされる。さらに、上部NMOSトランジスタ224はオフとなり、下部NMOSトランジスタ222はオンとなり、Va_bot信号はVmidにセットされる。反対に、Vin信号がレベルVssにある場合、上部PMOSトランジスタ214はオフとな
り、下部PMOSトランジスタ212はオンとなり、Va_top信号はVmidにセットされる。さらに
、上部NMOSトランジスタ224はオンとなり、下部NMOSトランジスタ222はオフとなり、Va_bot信号はVssにセットされる。
【表１】
0005405664.tif 000002
【００１５】
第2ステージの設計は、高電圧論理回路によって実装される論理機能に依存する可能性
がある。図2に示される例示的設計において、第2ステージ120aは、インバータ機能を実装し、上部パス230及び下部パス240を含んでいる。上部パス230は、インバータ機能を実装
するために、直列に連結されているL個のインバータ232a乃至232lを含んでいる。ここでLは1，3，5等の奇数値であってもよい。第1のインバータ232aは、上部入力回路210からVa_top信号を受信する。各インバータ232は、最後のインバータ232lを除いて、その出力を次のインバータ232に提供する。最後のインバータ232lは、第1の駆動信号Vdr_topを提供す
る。図2に示されているように、インバータ232a 乃至 232lは、VddとVmidとの間で作動することができる。
【００１６】
下部パス240は、インバータ機能を実装するために、直列に連結されているM個のインバータ242a 乃至 242mを含んでいる。ここでMは1，3，5等の奇数値であってもよい。MはLと等しくてもよく、等しくなくてもよい。第1のインバータ242aは、下部入力回路220からVa_bot信号を受信する。各インバータ242は、最後のインバータ242mを除いて、その出力を
次のインバータ242に提供する。最後のインバータ242mは、第2の駆動信号Vdr_botを提供
する。図2に示されているように、インバータ242a 乃至 242mは、VmidとVssとの間で作動することができる。
【００１７】
上部パス230及び下部パス240は各々、奇数個のインバータを含み、それによって論理回路102のためのインバータ機能を実装することができる。下記に説明されるように、各イ
ンバータは、1つのNMOSトランジスタと1つのPMOSトランジスタを使用して実装することができる。
【００１８】
出力ステージ130aの内部において、NMOSトランジスタ252は、Vmid電圧に連結されてい
るゲート、第2ステージ120aからVdr_bot信号を受信するソース、及びVout信号を提供するドレインを有している。PMOSトランジスタ254は、Vmid電圧に連結されているゲート、第2ステージ120aからVdr_top信号を受信するソース、及びNMOSトランジスタ252のドレインに連結されているドレインを有している。図2に示されているように、出力ステージ130aは
、Vmid電圧に連結されている入力、並びにVdr_top及びVdr_bot信号によってそれぞれ提供される上部供給電圧及び下部供給電圧を有しているインバータを使用して実装される。
【００１９】
表2は、駆動信号に対するVout信号の電圧レベルとともに、各MOSトランジスタのオン/
オフ状態を提供する。Vdr_top信号がレベルVddにあり、かつ、Vdr_bot信号がレベルVmid
にある場合、NMOSトランジスタ252はオフとなり、PMOSトランジスタ254はオンとなり、Vout信号はVddにセットされる。反対に、Vdr_top信号がレベルVmidにあり、かつ、Vdr_bot
信号がレベルVssにある場合、NMOSトランジスタ252はオンとなり、PMOSトランジスタ254
はオフとなり、Vout信号はVssにセットされる。
【表２】
0005405664.tif 000003
【００２０】
図3は、インバータを実装する高電圧論理回路104の例示的設計の概略図を示している。
論理回路104は、入力ステージ110a、第2ステージ120b、及び出力ステージ130aを含んでいる。入力ステージ110aは、入力信号Vinを受信し、中間信号、Va_top及びVa_botを提供す
る。入力ステージ110aは、図2について上で説明されたように作動する。
【００２１】
第2ステージ120bは、入力ステージ110aからVa_top及びVa_bot信号を受信し、駆動信号Vdr_top及びVdr_botを提供する。図3に示されている例示的設計において、第2ステージ120bは、上部パスに1つのインバータ232を含み、下部パスに1つのインバータ242を含んでい
る。インバータ232は、スタック構成で連結されているNMOSトランジスタ332及びPMOSトランジスタ334を含んでいる。NMOSトランジスタ332は、Va_top信号を受信するゲート、Vmid（例えば、回路接地）に連結されているソース、及びVdr_top信号を提供するドレインを
有している。PMOSトランジスタ334は、Va_top信号を受信するゲート、Vddに連結されているソース、及びNMOSトランジスタ332のドレインに連結されているドレインを有している
。インバータ242は、同様にスタック構成で連結されているNMOSトランジスタ342及びPMOSトランジスタ344を含んでいる。インバータ232は、Va_top信号を受信し、Va_top信号上でインバータ機能を実装し、Vdr_top信号を提供する。インバータ242は、Va_bot信号を受信し、Va_bot信号上でインバータ機能を実装し、Vdr_bot信号を提供する。
【００２２】
出力ステージ130aは、第2ステージ120bからVdr_top及びVdr_bot信号を受信し、出力信
号Voutを提供する。出力ステージ130aは、図2について上で説明されたように作動する。
【００２３】
図3はまた、Vdd = 2.5 V、Vss = − 2 V、及びVmid = 0 Vであるところの一例を示している。この例によって示されているように、Vmidは、必ずしもVddとVssとの真中にある必要はない。図3はまた、Vin信号が論理値＝低で、Vss電圧値＝ − 2Vである場合の様々な
信号に対応する電圧レベルを示している。この場合において、Va_top信号も論理値＝低で、Vmid電圧値＝0 Vであり、またVa_bot信号も論理値＝低で、Vss電圧値＝ − 2Vである。
インバータ機能により、Vdr_top信号は、論理値＝高で、Vdd電圧値＝ 2.5 Vであり、Vdr_bot信号も論理値＝高で、Vmid電圧値＝ 0 Vである。Vout信号は、論理値＝高で、Vdd電圧値＝ 2.5 Vである。
【００２４】
第2ステージからのVdr_top及びVdr_bot信号は、同じ論理値を有しているが、異なる遅
延が観察される可能性がある。出力ステージ130aの中のMOSトランジスタ252及び254がVdd及びVssを同時に観察することがないように、Vdr_top 及びVdr_bot信号の変化を制御することが望まれる。そうでないと信頼性を下げるおそれがあるからである。高から低への変化の場合、最初にVdr_top信号がVddからVmidへ変化し、その後Vdr_bot信号がVmidからVssへ変化しなければならない。Vdr_bot信号を基準とするVdr_top信号のための高から低への高速変化は、(i)上部パス内のインバータ232のためのより大きなNMOSトランジスタ332及
び/又は(ii)下部パス内のインバータ242のためのより小さなNMOSトランジスタ342を使用
することによって実現可能である。反対に、低から高への変化の場合は、最初にVdr_bot
信号がVssからVmidへ変化し、その後Vdr_top信号がVmidからVddへ変化しなければならな
い。Vdr_top信号を基準とするVdr_bot信号のための低から高への高速変化は、(i)下部パ
ス内のインバータ242のためのより大きなPMOSトランジスタ344及び/又は(ii)上部パス内
のインバータ232のためのより小さなPMOSトランジスタ334を使用することによって実現可能である。一般に、上部パス内のインバータ232及び下部パス内のインバータ242のためのMOSトランジスタの大きさは、Vdr_top及びVdr_bot信号のための所望の低から高への変化
及び高から低への変化を達成するように選択することができる。
【００２５】
一般に、上部パス及び下部パスの各々の中に含むべきインバータの数及び各インバータのためのMOSトランジスタの大きさは、駆動信号のための所望の変化を得るように選択す
ることができる。駆動信号についての変化は、スイッチングの間にVdd 及び Vssを同時に使用してMOSトランジスタ252及び254を駆動することがないように、すなわち、出力ステ
ージの中の電圧スパイクを回避するように定義されることができる。
【００２６】
図4は、2入力NANDゲートを実装する高電圧論理回路106の例示的設計の概略図を示して
いる。論理回路106は、入力ステージ110c、第2ステージ120c、及び出力ステージ130aを含んでいる。
【００２７】
入力ステージ110cは、上部入力回路410及び下部入力回路420を含んでいる。上部入力回路410は、2つの入力信号Vin1及びVin2を受信し、2つの第1の中間信号Va1_top及びVa2_topを提供する。上部入力回路410は、図2の中の2入力回路210(各入力信号につき1つの入力回路210)を使用して実装することができる。下部入力回路420は、2つの入力信号を受信し、2つの第2の中間信号Va1_bot及びVa2_botを提供する。下部入力回路420は、図2の中の2入
力回路220(各入力信号につき1つの入力回路220)を使用して実装することができる。Vin1
及びVin2信号は、VddとVssとの間の最大電圧範囲を有している。Va1_top及びVa2_top信号の論理値は、それぞれVin1及びVin2信号と同じ論理値であるが、電圧範囲は、VddとVmid
との間の第1の限定電圧範囲である。Va1_bot及びVa2_bot信号の論理値は、それぞれVin1
及びVin2信号と同じ論理値であるが、電圧範囲は、VmidとVssとの間の第2の限定電圧範囲である。
【００２８】
第2ステージ120cは、NAND機能を実装し、上部パス430及び下部パス440を含んでいる。
上部パス430は、直列に連結されている1つのNANDゲート432及びP個のインバータ434a 乃
至 434pを含んでいる。ここでPは0，2，4等の偶数値であってもよい。NANDゲート432は、上部入力回路410からVa1_top及びVa2_top信号を受信し、その出力を第1のインバータ434aへ提供する。各インバータ434は、最後のインバータ434pを除いて、その出力を次のイン
バータ434に提供する。最後のインバータ434pは、第1の駆動信号Vdr_topを提供する。図4に示されているように、NANDゲート432及びインバータ434a 乃至 434p は、VddとVmidと
の間で作動することができる。下部パス440は、直列に連結されている1つのNANDゲート442及びQ個のインバータ444a 乃至 444qを含んでいる。ここでQは0，2，4等の偶数値であってもよい。QはPと等しくてもよく、等しくなくてもよい。NANDゲート442は、下部入力回
路420からVa1_bot及びVa2_bot信号を受信し、その出力を第1のインバータ444aに提供する。各インバータ444は、最後のインバータ444qを除いて、その出力を次のインバータ444に提供する。最後のインバータ444qは、第2の駆動信号Vdr_botを提供する。図4に示されて
いるように、NANDゲート及びインバータ444a 乃至 444qは、VmidとVssの間で作動するこ
とができる。
【００２９】
NANDゲート432及び442は、当該分野で知られている方法でMOSトランジスタを使用して
実装することができる。上で説明されたように、第2ステージ120cは、駆動信号のための
所望の遅延並びに低から高への変化及び高から低への変化を得るために、インバータ434
及び444を含むことができる。インバータ434及び444は省略することもできる。この場合
、所望の遅延及び変化は、NANDゲート432及び442を実装するために使用するMOSトランジ
スタのために適切な大きさを使用することによって達成することができる。
【００３０】
出力ステージ130aは、第2ステージ120cからVdr_top及びVdr_bot信号を受信し、出力信
号Voutを提供する。出力ステージ130aは、図4について上で説明されたように作動する。
【００３１】
図5は、いかなる論理機能も実装することができる高電圧論理回路108の例示的設計の概略図を示している。論理回路108は、入力ステージ110d、第2ステージ120d、及び出力ステージ130dを含んでいる。
【００３２】
入力ステージ110dは、上部入力回路510及び下部入力回路520を含んでいる。上部入力回路510は、最大電圧範囲を有する K個の入力信号Vin1 乃至VinKを受信し、K個の第1の中間信号Va1_top 乃至VaK_topを提供する。これらの中間信号は、第1の限定電圧範囲を有し、各論理値はVin1 乃至 VinK信号とそれぞれ同じである。上部入力回路510は、図2の中のK
個の入力回路210(各入力信号につき1つの入力回路210)を使用して実装することができる
。下部入力回路520はまた、Vin1 乃至VinK の信号を受信し、K個の第2の中間信号Va1_bot 乃至VaK_botを提供する。これらの中間信号は、第2の限定電圧範囲を有し、各論理値は
、Vin1 乃至VinK 信号とそれぞれ同じである。下部入力回路520は、図2の中のK個の入力
回路220(各入力信号につき1つの入力回路220)を使用して実装することができる。
【００３３】
第2ステージ120dは、上部パス530a及び下部パス530bを含んでいる。上部パス530aは、
直列に連結されている論理回路532a及び遅延回路534aを含んでいる。下部パス530bは、直列に連結されている論理回路532b及び遅延回路534bを含んでいる。上部パス530aの中の論理回路532a及び遅延回路534aは、VddとVmidとの間で作動することができる。下部パス530bの中の論理回路532b及び遅延回路534bは、VmidとVssとの間で作動することができる。各論理回路532は、入力ステージ110dから、K個の中間信号のそれぞれのセットを受信し、中間信号に対して所望の論理機能を実行し、その出力を関連する遅延回路534に提供する。
各論理回路532は、インバータ、論理ゲート、及び/又はその他の論理コンポーネントを用いて実装することができる。遅延回路534は、所望の遅延及び変化を得るために、それぞ
れその入力信号に対して演算を行い、駆動信号を提供する。論理回路532aと532bは、同様の(例えば、同一の)回路を使用して実装することができる。スイッチングの最中に出力ステージ130d中で電圧スパイクが起きることを回避するために所望の遅延及び変化を得ることができるように適切な大きさのMOSトランジスタを使用することによって遅延回路534a
及び534bを実装することができる。遅延回路534a及び534bは省略することもできる。この場合、所望の遅延及び変化は、論理回路532a及び532bを使用して達成することができる。
【００３４】
出力ステージ130dは、第2ステージ120dからVdr_top及びVdr_bot信号を受信し、出力信
号Voutを提供する結合回路550を含んでいる。結合回路550は、図2に示されているように
実装することができる。
【００３５】
図1乃至5に示されているように、高電圧論理回路は、最大電圧範囲にまたがる入力及び出力信号を扱うことができ、いかなる所望の論理機能も実装することができる。高電圧論理回路は、最大電圧範囲を複数の(例えば2つの)限定電圧範囲に効果的に分割する。自己
バイアス入力ステージは、入力信号の最大電圧範囲を分割することができ、また限定電圧範囲の各々につき1つの中間信号セットを生成することができる。第2ステージは、限定電圧範囲の各々につき1つのパスを含むことができる。各パスは、所望の論理機能を実装す
ることができ、また各パスの限定電圧範囲についての電圧間で作動することができる。第2ステージの各パスは、並行的に作動することができる。出力ステージは、第2ステージからの駆動信号を結合することができ、また最大電圧範囲を有する出力信号を提供することができる。
【００３６】
上で説明された例示的設計において、高電圧論理回路は、最大電圧範囲を有する入力信号を受信することができ、また最大電圧範囲を有する出力信号を提供することができる。
他の例示的設計において、高電圧論理回路は、限定電圧範囲を有する入力信号を受信することができ、最大電圧範囲を有する出力信号を提供することができる。入力ステージは、入力信号を受信しかつ異なる限定電圧範囲を有する中間信号の複数のセットを提供する1
つ又は複数のレベルシフタを含むことができる。
【００３７】
高電圧論理回路は、例えば、図2乃至5に示されているようにMOSトランジスタを使用し
て実装することができる。Vdd、Vmid及びVssは、次の条件式に基づいて選択することができる。
【００３８】
Vdd - Vmid < Vbreakdown                  式(1)
及び
Vmid - Vss < Vbreakdown                  式(2)
ここでVbreakdownは、MOSトランジスタの破壊電圧である。
【００３９】
各MOSトランジスタは、最大電圧範囲ではなく限定電圧範囲（Vdd − Vmid 又はVmid − Vssのうちのいずれか一方であってよい）の最大ゲート・ソース間電圧(Vgs)及び最大ド
レイン・ソース間電圧(Vds)を観察することができる。方程式(1)及び(2)において示され
ているように、各限定電圧範囲がMOSトランジスタの破壊電圧未満である限り、MOSトランジスタは安定的に作動することができる。
【００４０】
高電圧論理回路は、電力供給電圧の様々な組み合わせにより作動することができる。例えば、高電圧論理回路は、正負両極の供給電圧(例えば、Vdd = 3 V, Vss = − 3V, Vmid = 0 V)で作動することもできるし、正極の供給電圧(例えば、Vdd = 6 V, Vss = 0 V, Vmid = 3 V)のみで作動することもできるし、又は負極の供給電圧(例えば、Vdd = 0 V, Vss = − 6 V, Vmid = − 3 V)のみで作動することもできる。
【００４１】
高電圧論理回路は、様々な利点を提供することができる。これらの論理回路は、論理回路を実装するために使用するMOSトランジスタの破壊電圧を超える大きな電圧レベルの入
出力信号を扱うことができる。これらの論理回路は、破壊電圧を超える大きな電圧レベルを必要とする回路ブロック(例えばスイッチ)とのインターフェースをとることができる。
例えば、0Vバイアスのソース/ドレインのスイッチは、Vddがオンとなり、Vssがオフとな
ることを要求する可能性がある。この場合、Vdd − VssがVbreakdownより大きくなる可能性がある。別の例として、レベルVddのソースのスイッチは、2Vddがオンとなり、0Vがオ
フとなることを要求する可能性がある。この場合、2VddはVbreakdownより大きくなる可能性がある。高電圧論理回路は、これらのスイッチが高電圧レベルになっても、それに耐えることができる。
【００４２】
本件明細書において説明される高電圧論理回路は、無線通信デバイス、セルラーホン、携帯情報端末(PDA)、携帯型のデバイス、無線モデム、ラップトップ・コンピュータ、コ
ードレスホン、放送受信機、Bluetooth（登録商標）デバイス、家電デバイスなどのよう
な様々な電子デバイスに適用可能である。以下では、無線通信デバイス(セルラーホン又
はその他のなんらかのデバイスであってもよい)の中で高電圧論理回路を使用することに
ついて説明される。
【００４３】
図6は、無線通信デバイス600の例示的設計のブロック図を示している。この例示的設計において、無線デバイス600は、デジタル・セクション610及び送受信機620を含んでいる
。送受信機620は、双方向通信をサポートする送信機630及び受信機640を含んでいる。
【００４４】
デジタル・セクション610内において、プロセッサ/コントローラ612は、無線デバイス600のための様々な機能（例えば、送信又は受信されているデータのための処理)を行なう
ことができる。メモリ614は、プロセッサ/コントローラ612のためにプログラムコード及
びデータを格納することができる。高電圧論理回路616は、例えば、プロセッサ/コントローラ612及び/又はその他の回路ブロックから入力信号を受信し、出力信号を生成することができる。デジタル・セクション610は、その他のモジュール、プロセッサ、メモリなど
も含むことができる。
【００４５】
送信パスにおいて、デジタル・セクション610は、送信されるべきデータを処理（符号
化及び変調）し、送信機630に出力ベースバンド信号を提供することができる。送信機630内において、アップコンバータ回路632は、出力ベースバンド信号を処理(例えば、増幅、フィルタリング、及び周波数アップコンバージョン)し、アップコンバージョンされた信
号を提供することができる。パワーアンプ(PA)モジュール634は、前記アップコンバージ
ョンされた信号を増幅することによって所望のレベルの出力電力を得て、出力無線周波数(RF)信号を提供することができる。この出力RF信号は、スイッチ/デュプレクサ636を通じてルーティングされ、アンテナ638によって送信されることができる。
【００４６】
受信パスにおいて、アンテナ638は、基地局及び/又はその他の送信機局によって送信されたRF信号を受信し、受信されたRF信号を提供することができる。この受信されたRF信号は、スイッチ/デュプレクサ636によってルーティングされ、受信機640に提供されること
ができる。受信機640内において、フロントエンド・モジュール642は、受信されたRF信号を処理(例えば、増幅及びフィルタリング)し、増幅されたRF信号を提供することができる。ダウンコンバータ回路644は、前記増幅されたRF信号をさらに処理(例えば、周波数ダウンコンバージョン、フィルタリング、及び増幅)し、デジタル・セクション610に入力ベースバンド信号を提供することができる。デジタル・セクション610は、前記入力されたベ
ースバンド信号をさらに処理(例えば、デジタル化、復調、及び復号)することによって、送信されたデータを回復することができる。
【００４７】
高電圧論理回路650は、デジタル・セクション610から入力信号を受信し、アップコンバータ回路632、PAモジュール634、スイッチ/デュプレクサ636、フロントエンド・モジュール642、及び/又はダウンコンバータ回路644のための出力信号を生成することができる。
例えば、高電圧論理回路650は、PAモジュール634及びスイッチ/デュプレクサ636の中のスイッチのための制御信号を生成することができる。
【００４８】
図7は、高電圧論理回路700及びRFスイッチ740の例示的設計の概略図を示している。図7に示される例示的設計において、スイッチ740は、スタック構成のNMOSトランジスタを使
用して実装する。スイッチ740内において、N個の NMOSトランジスタ742a乃至742nは、ス
タック構成で連結されている。ここでNは2以上の任意の整数である。各NMOSトランジスタ742は、最後のNMOS トランジスタ742nを除いて、そのドレインが次のNMOSトランジスタのソースに連結されている。第1のNMOSトランジスタ742aは、入力RF信号RFinを受信するソ
ースを有している。最後のNMOS トランジスタ742nは、出力RF信号RFoutを提供するドレインを有している。N個の抵抗器744a乃至744nは、ノードAに連結されている1つのエンドと
、NMOSトランジスタ742a乃至742nのゲートにそれぞれ連結されているもう1つのエンドと
を有している。抵抗器744a乃至744nは、同じ値(相対的に大きな値、例えば1キロオーム以上であってもよい)の抵抗値を有することができる。ノードAは、スイッチ740の制御入力
である。
【００４９】
高電圧論理回路700は、入力制御信号Vctrlを受信し、スイッチ740の制御入力に出力制
御信号(Vcontrol)を提供することができる。論理回路700は、入力ステージ710、第2ステ
ージ720、及び出力ステージ730を含むことができる。これらは、上で説明されたように実装することができる。例えば、論理回路700は、図2の論理回路102、図3の論理回路104、
図4の論理回路106又は図5の論理回路108を使用して実装することができる。
【００５０】
例示的設計において、装置は、例えば、図1に示されているように、入力ステージ、第2ステージ、及び出力ステージを含むことができる。入力ステージは、少なくとも1つの入
力信号(例えば、Vin1乃至VinK。ここでK≧1)を受信し、(i)第1の電圧範囲を有する少なくとも1つの第1の中間信号(例えば、Va1_top乃至VaK _top)、及び(ii)第2の電圧範囲を有する少なくとも1つの第2の中間信号(例えばVa1_bot乃至VaK_bot)を提供することができる。
第2ステージは、入力ステージに連結され、第1及び第2の中間信号を受信し当該信号を論
理機能に基づいて処理し、並びに第1の電圧範囲を有する第1の駆動信号(例えばVdr_top)
及び第2の電圧範囲を有する第2の駆動信号(Vdr_bot)を提供することができる。出力ステ
ージは、第2ステージに連結され、第1及び第2の駆動信号を受信し、第3の電圧範囲を有する出力信号を提供することができる。第3の電圧範囲は、第1及び第2の電圧範囲の各々よ
り大きいものであってもよい。
【００５１】
前記少なくとも1つの入力信号もまた、第3の電圧範囲を有することができる。第1及び
第2の駆動信号間の電圧差は、第1の電圧範囲又は第2の電圧範囲と等しいものであっても
よい。例示的設計において、第1の電圧範囲は、高位電圧と中央電圧との間であってもよ
い。第2の電圧範囲は、中央電圧と低位電圧との間であってもよい。第3の電圧範囲は、高位電圧と低位電圧との間であってもよい。入力ステージ、第2ステージ、及び出力ステー
ジは、破壊電圧を有するMOSトランジスタを使用して実装することができる。第1及び第2
の電圧範囲は、MOSトランジスタの信頼性を高めるために、破壊電圧未満とすることがで
きる。
【００５２】
例示的設計において、入力ステージは、第1及び第2の回路を含むことができる。第1の
入力回路(例えば、入力回路210、410、又は510)は、少なくとも1つの入力信号を受信し、少なくとも1つの第1の中間信号を提供することができる。第1の入力回路は、少なくとも1ペアのPMOSトランジスタ(各入力信号に対して1ペアのPMOSトランジスタが対応する)を含
むことができる。PMOSトランジスタの各ペア(例えば、PMOSトランジスタ212及び214)は、スタック構成で連結され、それぞれの入力信号を受信し、それぞれの第1の中間信号を提
供することができる。第2の入力回路(例えば入力回路220、420、又は520)はまた、少なくとも1つの入力信号を受信し、少なくとも1つの第2の中間信号を提供することができる。
第2の入力回路は、少なくとも1ペアのNMOSトランジスタ(各入力信号に対して1ペアのNMOSトランジスタが対応する)を含むことができる。NMOSトランジスタの各ペア(例えば、NMOSトランジスタ222及び224)は、スタック構成で連結され、それぞれの入力信号を受信し、
それぞれの第2の中間信号を提供することができる。第1の入力回路は、高位電圧と中央電圧との間で作動することができる。第2の入力回路は、中央電圧と低位電圧との間で作動
することができる。
【００５３】
例示的設計において、第2ステージは、第1及び第2の論理回路を含むことができる。第1の論理回路(例えば、論理回路532a)は、少なくとも1つの第1の中間信号を受信し当該信号を論理機能に基づいて処理し、第1の電圧範囲の間で作動することができる。第2の論理回路(例えば、論理回路532b)は、少なくとも1つの第2の中間信号を受信し当該信号を論理機能に基づいて処理し、第2の電圧範囲の間で作動することができる。第1及び第2の論理回
路は、各々少なくとも1つのインバータ(例えば、インバータ232又は242)、少なくとも1つの論理ゲート(例えば、NANDゲート432又は442)、若しくはその他のなんらかの論理コンポーネント、又はこれらのものの任意の組み合わせを含むことができる。第2ステージは、
第1及び第2の遅延回路をさらに含むことができる。第1の遅延回路(例えば遅延回路534a)
は、第1の論理回路の出力を受信し、第1の駆動信号を提供することができる。第2の遅延
回路は、第2の論理回路の出力を受信し、第2の駆動信号を提供することができる。各遅延回路は、少なくとも1つのインバータ及び/又はその他の論理ゲート若しくはコンポーネントを含むことができる。
【００５４】
例えば、図2に示されているように、例示的設計において、出力ステージは、NMOSトラ
ンジスタに連結されているPMOSトランジスタを含むことができる。PMOSトランジスタは、ソースにおいて第1の駆動信号を受信し、ドレインにおいて出力信号を提供することがで
きる。NMOSトランジスタは、ソースにおいて第2の駆動信号を受信し、ドレインにおいて
出力信号を提供することができる。第1及び第2の駆動信号は、共通の論理値を有することができる。高論理から低論理への変化の場合、第1の駆動信号は、第2の駆動信号に先立って低論理に変化することができる。低論理から高論理への変化の場合、第2の駆動信号は
、第1の駆動信号に先立って高論理に変化することができる。このことは、遅延回路及び/又は論理回路の中のMOSトランジスタのために適切な大きさを選ぶことにより達成される
ことができる。
【００５５】
本装置はスイッチをさらに含むことができる。スイッチは、RF信号を受信し、出力ステージからの出力信号に基づいてRF信号の通過又は阻止のいずれかを行うことができる。出力信号はまた、その他の回路ブロックに提供されることができる。
【００５６】
別の例示的設計において、装置(例えば、無線デバイス、集積回路など)は、高電圧論理回路及び第2の回路を含むことができる。高電圧論理回路は、少なくとも1つの入力信号を受信し、当該少なくとも1つの入力信号に基づきかつ論理機能に従って、(i)第1の電圧範
囲を有する少なくとも1つの第1の中間信号と、(ii)第2の電圧範囲を有する少なくとも1つの第2の中間信号とを生成することができる。高電圧論理回路は、前記第1及び第2の電圧
範囲の各々より大きいものであり得る第3の電圧範囲を有する制御信号を提供することが
できる。第2の回路は、制御信号を受信し、当該制御信号に従って作動することができる
。例えば、第2の回路は、制御信号に基づいてオン又はオフとされるスイッチを含むこと
ができる。
【００５７】
図8は、制御信号を生成するプロセス800の例示的設計を示している。第1の電圧範囲を
有する少なくとも1つの第1の中間信号は、少なくとも1つの入力信号に基づいて（例えば
、前記少なくとも1つの入力信号の高位電圧と中央電圧との間で動作する第1の入力回路を使用して）生成することができる（ブロック812）。第2の電圧範囲を有する少なくとも1
つの第2の中間信号は、少なくとも1つの入力信号に基づいて（例えば、中央電圧と少なくとも1つの入力信号の低位電圧との間で作動する第2の入力回路を使用して）生成することができる（ブロック814）。前記少なくとも1つの第1の中間信号は、第1の電圧範囲を有する第1の駆動信号を得るために、論理機能に基づいて(例えば、第1の電圧範囲の間で作動
する第1の論理回路を使用して)処理されることができる（ブロック816）。前記少なくと
も1つの第2の中間信号はまた、第2の電圧範囲を有する第2の駆動信号を得るために、論理機能に基づいて(例えば、第2の電圧範囲の間で作動する第2の論理回路を使用して)処理されることができる（ブロック818）。第3の電圧範囲を有する出力信号は、第1及び第2の駆動信号に基づいて(例えば、第1及び第2の駆動信号の間で作動する出力ステージを使用し
て)生成することができる（ブロック820）。第3の電圧範囲は、第1及び第2の電圧の各々
より大きいものであってもよい。第1及び/又は第2の駆動信号は、出力信号が第1及び第2
の電圧範囲のうちの大きいほうを超えることがないように、遅延させられることができる。スイッチ又はその他のなんらかの回路は、出力信号を使用して制御することができる。
【００５８】
本件明細書において説明されている高電圧論理回路は、IC、アナログIC、RFIC、混合信号のIC、特定用途向けIC(ASIC)、プリント回路基板(PCB)、電子デバイスなどの上で実装
することができる。高電圧論理回路はまた、相補性金属酸化物半導体(CMOS)、NMOS、PMOS、バイポーラ接合トランジスタ(BJT)、バイポーラCMOS(BiCMOS)、シリコンゲルマニウム(SiGe)、ガリウム砒素(GaAs)などのような様々なICプロセス技術で作り上げることができ
る。
【００５９】
本件明細書において説明されている高電圧論理回路を実装する装置は、スタンドアロンのデバイスであってもよく又は大型デバイスの一部であってもよい。デバイスは、(i)ス
タンドアロンのIC、(ii)データ及び/又は命令を格納するためのメモリICを含む1つ又は複数のICのセット、(iii)RF受信機(RFR)又はRF送信機/受信機(RTR)のようなRFIC、(iv)移動局モデム(MSM)のようなASIC、(v)他のデバイスに埋め込み可能なデバイス、(vi)受信機、セルラーホン、ワイヤレスデバイス、ハンドセット、又はモバイルユニット、(vii)その
他のものであってもよい。
【００６０】
1つ又は複数の例示的設計において、説明されている機能は、ハードウェア、ソフトウ
ェア、ファームウェア又はこれらのものの任意の組み合わせで実装することができる。ソフトウェアで実装する場合、当該機能は、1つ又は複数の命令又はコードとして、コンピ
ュータ可読媒体に蓄積又はコンピュータ可読媒体に対して送信されることができる。コンピュータ可読媒体は、コンピュータ蓄積媒体のみならず、ある場所から他の場所へコンピュータプログラムを転送することを支援する任意の媒体を含む通信媒体も含んでいる。記憶媒体は、コンピュータによってアクセス可能なあらゆる利用可能な媒体であってもよい。非限定的例示として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROM又は他の光ディスク記憶、磁気ディスク記憶又は他の磁気記憶デバイス、若しくは任意の他の媒体であって命令又はデータ構造の形式において所望のプログラムコードを伝達又は記憶するために使用可能でかつコンピュータによってアクセス可能なものを含むことができる。どのような接続もまた、コンピュータ可読媒体と適切に呼ばれる。例えば、もしソフトウェアがウェブサイト、サーバ、又は他の離れた情報源から、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線(DSL)又はワイアレス技術（例えば、赤
外線、無線及びマイクロ波など）を使用して送信されるのであれば、そうした同軸ケーブル、光ファイバケーブル、ツイストペア、DSL又はワイアレス技術（例えば、赤外線、無
線及びマイクロ波など)もまた、媒体の定義に含まれる。本件明細書において使用されて
いるようなディスク（disk 及び disc）は、コンパクトディスク（CD）、デジタルバーサタイルディスク(DVD)、フレキシブルディスク及びブルーレイ（登録商標）ディスクを含
む。なお、diskは、通常データを磁気的に再生するものをいい、discはレーザを用いてデータを光学的に再生するものをいう。上記のものの組み合わせもまた、コンピュータ可読媒体の範疇に含まれるべきである。
【００６１】
本件発明についての上記の説明は、どのような当業者も本件発明を製造し又は使用することができるように提供されている。本件発明に対する様々な修正は、当業者にとって直ちに明白であろう。また、本件明細書において定義された一般原則は、本件発明の要旨又は範囲から逸脱することなく、他の変形に対しても適用可能である。したがって、本件発明は、本件明細書において説明された事例及び設計に限定されるよう意図されているものではなく、本件明細書に開示されている原理及び新規な特徴と一致する最も広い範囲が与えられるべきものである。
なお、本願の出願当初の請求項と同一の記載を以下に付記する。
［Ｃ１］ 少なくとも1つの入力信号を受信し、第1の電圧範囲を有する少なくとも1つの第1の中間信号と第2の電圧範囲を有する少なくとも1つの第2の中間信号とを提供する入力ステージと、
前記第1及び第2の中間信号を受信し当該信号を論理機能に基づいて処理し、前記第1の電圧範囲を有する第1の駆動信号と前記第2の電圧範囲を有する第2の駆動信号とを提供する第2ステージと、及び
前記第1及び第2の駆動信号を受信し、第3の電圧範囲を有する出力信号を提供する出力ステージと、ここにおいて前記第3の電圧範囲は、前記第1及び第2の電圧範囲の各々より大きい、
を含む装置。
［Ｃ２］ 前記入力ステージは、
前記少なくとも1つの入力信号を受信し、前記少なくとも1つの第1の中間信号を提供する第1の入力回路と、
前記少なくとも1つの入力信号を受信し、前記少なくとも1つの第2の中間信号を提供する第2の入力回路と
を含む、Ｃ1の装置。
［Ｃ３］ 前記第1の入力回路は、各入力信号に対して1ペアのPチャネル金属酸化物半導体（PMOS）トランジスタが対応するところの少なくとも1ペアのPMOSトランジスタを含み、PMOSトランジスタの各ペアは、スタック構成で連結され、それぞれの入力信号を受信し、それぞれの第1の中間信号を提供し、及び
前記第2の入力回路は、各入力信号に対して1ペアのNチャネル金属酸化物半導体（NMOS）トランジスタが対応するところの少なくとも1ペアのNMOSトランジスタを含み、NMOSトランジスタの各ペアは、スタック構成で連結され、それぞれの入力信号を受信し、それぞれの第2の中間信号を提供する、
Ｃ2の装置。
［Ｃ４］ 前記第1の入力回路は、前記少なくとも1つの入力信号の高位電圧と中央電圧との間で作動し、及び前記第2の入力回路は、前記中央電圧と前記少なくとも1つの入力信号の低位電圧との間で作動する、Ｃ2の装置。
［Ｃ５］ 前記第2ステージは、
前記少なくとも1つの第1の中間信号を受信し当該信号を前記論理機能に基づいて処理する第1の論理回路であって前記第1の電圧範囲の間で作動するものと、及び
前記少なくとも1つの第2の中間信号を受信し当該信号を前記論理機能に基づいて処理する第2の論理回路であって前記第2の電圧範囲の間で作動するものと
を含む、Ｃ2の装置。
［Ｃ６］ 前記第1及び第2の論理回路は、各々少なくとも1つのインバータ若しくは少なくとも1つの論理ゲート又は両方を含む、Ｃ5の装置。
［Ｃ７］ 前記第2ステージは、
前記第1の論理回路の出力を受信して前記第1の駆動信号を提供する第1の遅延回路と、及び
前記第2の論理回路の出力を受信して前記第2の駆動信号を提供する第2の遅延回路と
をさらに含む、Ｃ5の装置、
［Ｃ８］ 前記第1及び第2の遅延回路は、各々少なくとも1つのインバータを含む、Ｃ7の装置。
［Ｃ９］ 前記出力ステージは、
ソースにおいて前記第1の駆動信号を受信し、ドレインにおいて前記出力信号を提供するPチャネル金属酸化物半導体(PMOS)トランジスタと、及び
ソースにおいて前記第2の駆動信号を受信し、ドレインにおいて前記出力信号を提供する、前記PMOSトランジスタに連結されているNチャネル金属酸化物半導体(NMOS)トランジスタと
を含む、Ｃ1の装置。
［Ｃ１０］ 前記第1及び第2の駆動信号の間の電圧差は、前記第1の電圧範囲又は前記第2の電圧範囲と等しい、Ｃ1の装置。
［Ｃ１１］ 前記第1及び第2の駆動信号は、共通の論理値を有し、高論理から低論理への変化の場合に、前記第2の駆動信号に先立って、前記第1の駆動信号が低論理へ変化する、Ｃ1の装置。
［Ｃ１２］ 前記第1及び第2の駆動信号は、共通の論理値を有し、低論理から高論理への変化の場合に、前記第1の駆動信号に先立って、前記第2の駆動信号が高論理へ変化する、Ｃ1の装置。
［Ｃ１３］ 前記少なくとも1つの入力信号は、前記第3の電圧範囲を有している、Ｃ1の装置。
［Ｃ１４］ 前記第1の電圧範囲は、高位電圧と中央電圧との間であり、前記第2の電圧範囲は、前記中央電圧と低位電圧との間であり、及び前記第3の電圧範囲は前記高位電圧と前記低位電圧との間である、Ｃ1の装置。
［Ｃ１５］ 前記入力ステージ、前記第2ステージ、及び前記出力ステージは、破壊電圧を有する金属酸化物半導体(MOS)トランジスタを使用して実装し、前記第1及び第2の電圧範囲は、前記破壊電圧未満である、Ｃ1の装置。
［Ｃ１６］ 無線周波数(RF)信号を受信し、前記出力信号に基づいて前記RF信号の通過又は阻止を行うスイッチ
をさらに含むＣ1の装置。
［Ｃ１７］ 少なくとも1つの入力信号を受信し、前記少なくとも1つの入力信号に基づきかつ論理機能に従って、第1の電圧範囲を有する少なくとも1つの第1の中間信号と第2の電圧範囲を有する少なくとも1つの第2の中間信号とを生成し、並びに前記第1及び第2の電圧範囲の各々より大きい第3の電圧範囲を有する制御信号を提供する論理回路と、及び
前記制御信号を受信し、前記制御信号に従って作動する第2の回路と
を含む装置。
［Ｃ１８］ 前記第2の回路は、前記制御信号に基づいてオン又はオフとされるスイッチを含む、Ｃ17の装置。
［Ｃ１９］ 少なくとも1つの入力信号に基づいて、第1の電圧範囲を有する少なくとも1つの第1の中間信号を生成することと、
前記少なくとも1つの入力信号に基づいて、第2の電圧範囲を有する少なくとも1つの第2の中間信号を生成することと、
前記第1の電圧範囲を有する第1の駆動信号を得るために、論理機能に基づいて前記少なくとも1つの第1の中間信号を処理することと、
前記第2の電圧範囲を有する第2の駆動信号を得るために、前記論理機能に基づいて前記少なくとも1つの第2の中間信号を処理することと、及び
前記第1及び第2の駆動信号に基づいて、第3の電圧範囲を有する出力信号を生成することと、ここにおいて前記第3の電圧範囲は、前記第1及び第2の電圧範囲の各々より大きい、
を含む方法。
［Ｃ２０］ 前記少なくとも1つの第1の中間信号を生成することは、前記少なくとも1つの入力信号の高位電圧と中央電圧との間で作動する第1の入力回路を使用して前記少なくとも1つの第1の中間信号を生成することを含み、及び
前記少なくとも1つの第2の中間信号を生成することは、前記中央電圧と前記少なくとも1つの入力信号の低位電圧との間で作動する第2の入力回路を使用して前記少なくとも1つの第2の中間信号を生成することを含む、
Ｃ19の方法
［Ｃ２１］ 前記少なくとも1つの第1の中間信号を処理することは、前記第1の電圧範囲の間で作動する第1の論理回路を使用して前記少なくとも1つの第1の中間信号を処理することを含み、及び
前記少なくとも1つの第2の中間信号を処理することは、前記第2の電圧範囲の間で作動する第2の論理回路を使用して前記少なくとも1つの第2の中間信号を処理することを含む、
Ｃ19の方法。
［Ｃ２２］ 前記出力信号が前記第1及び第2の電圧範囲のうちの大きいほうを超えることがないように、前記第1の駆動信号若しくは前記第2の駆動信号又は両方を遅延させること、
をさらに含むＣ19の方法。
［Ｃ２３］ 前記出力信号を前記生成することは、前記第1及び第2の駆動信号の間で作動する出力ステージを使用して前記出力信号を生成することを含む、Ｃ19の方法。
［Ｃ２４］ 前記出力信号を使用してスイッチを制御することをさらに含むＣ19の方法。
［Ｃ２５］ 少なくとも1つの入力信号に基づいて、第1の電圧範囲を有する少なくとも1つの第1の中間信号を生成するための手段と、
前記少なくとも1つの入力信号に基づいて、第2の電圧範囲を有する少なくとも1つの第2の中間信号を生成するための手段と、
前記第1の電圧範囲を有する第1の駆動信号を得るために、論理機能に基づいて前記少なくとも1つの第1の中間信号を処理するための手段と、
前記第2の電圧範囲を有する第2の駆動信号を得るために、前記論理機能に基づいて前記少なくとも1つの第2の中間信号を処理するための手段と、及び
前記第1及び第2の駆動信号に基づいて、第3の電圧範囲を有する出力信号を生成するための手段と、ここにおいて前記第3の電圧範囲は、前記第1及び第2の電圧範囲の各々より大きい、
を含む装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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