(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面層に選択的に形成された第２導電型の第１拡散層と、
前記第１拡散層と接して前記半導体基板の表面層に形成された第１導電型の第２拡散層と、
前記第１拡散層の上に形成された厚い酸化膜と、
前記第２拡散層と前記酸化膜を被う絶縁膜と、
前記絶縁膜の前記酸化膜の領域において前記絶縁膜内に埋め込まれた高耐圧高抵抗素子と、
前記第１拡散層および前記高耐圧高抵抗素子の一端に接続され、外部から入力電圧が入力される第１電極と、
前記高耐圧高抵抗素子の他端に接続され、かつ接地された第１の抵抗接続配線と、
前記第２拡散層に電気的に接続された第２電極と、
前記第１拡散層と前記第１電極に挟まれる領域において前記半導体基板の表面層に形成された第２導電型の第３拡散層と、
前記高耐圧高抵抗素子の中間点に接続され、前記高耐圧高抵抗素子の一端から中間点までの抵抗値に基づいて分圧された前記入力電圧を出力する第２の抵抗接続配線と、
を備え、
前記第２の抵抗接続配線から出力される信号は、スイッチング用トランジスタを制御するための信号であることを特徴とする半導体装置。
【請求項２】
前記高耐圧高抵抗素子は、平面形状が渦巻き状をなすように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高耐圧高抵抗素子は、ポリシリコンでできていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
高電圧が入力される入力端子と、
前記入力端子から入力された高電圧を分圧する高耐圧高抵抗を有する抵抗分圧回路と、
を備える半導体集積回路において、
前記請求項１に記載の半導体装置の前記高耐圧高抵抗素子を前記抵抗分圧回路の前記高耐圧高抵抗として用いることを特徴とする半導体集積回路。
【請求項５】
ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型トランジスタ、前記第１の高耐圧電界効果型トランジスタのソース端子に接続されたスイッチ用トランジスタ、ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型トランジスタ、および前記第１の高耐圧電界効果型トランジスタおよび前記第２の高耐圧電界効果型トランジスタの各ドレイン端子に印加される１次側電圧を抵抗分圧する２つの抵抗からなる直列抵抗回路、を含む起動回路、を備え、
前記第１の高耐圧電界効果型トランジスタ、前記第２の高耐圧電界効果型トランジスタおよび前記２つの抵抗が同一半導体基板内に集積されており、
前記第１の高耐圧電界効果型トランジスタ、前記第２の高耐圧電界効果型トランジスタおよび前記抵抗が前記請求項１〜３のいずれか一つに記載の半導体装置により構成されており、
前記第１の高耐圧電界効果型トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、制御電極および第１のソース電極に接続されており、
前記第２の高耐圧電界効果型トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、制御電極および第２のソース電極に接続されており、
１次側電圧が印加される側の抵抗が、前記高耐圧高抵抗素子の前記ドレイン電極との接続点から前記第２の抵抗接続配線との接続点までの部分からなり、
接地される側の抵抗が、前記高耐圧高抵抗素子の前記第２の抵抗接続配線との接続点から前記第１の抵抗接続配線との接続点までの部分からなることを特徴とするスイッチング電源用制御ＩＣ。
【請求項６】
前記請求項５に記載のスイッチング電源用制御ＩＣを有することを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、半導体集積回路、スイッチング電源用制御ＩＣおよびスイッチング電源装置に関する。
【背景技術】
【０００２】
スイッチング電源用制御ＩＣは、個別の高耐圧スイッチングトランジスタを制御するための専用ＩＣである。このＩＣは、動作状態においては、高耐圧スイッチングトランジスタを動作させることにより自身の電源を形成するが、起動時においては、起動回路からの起動電流の供給を必要とする。通常、起動回路は、スイッチング電源用制御ＩＣと同一の半導体基板に集積されており、それによって、部品点数の削減と電源システムの簡素化が実現されている。
【０００３】
起動電流は、入力交流信号ＡＣ１００〜２４０Ｖを整流したものであり、これを起動回路に供給するため、起動回路上流のノーマリオン型素子には、４５０Ｖ以上の耐圧が必要である。このノーマリオン型素子は、スイッチング電源用制御ＩＣとモノリシック化されるため、横型高耐圧電界効果型接合トランジスタ（電界効果型接合トランジスタ：ＪＦＥＴ）として実現される。この素子の電流駆動能力によって、スイッチング電源装置の設計仕様が決定される。
【０００４】
図１９または図２０は、従来のスイッチング電源装置の構成を示す回路図である。図１９に示す構成は、ＡＣ入力を整流平滑してスイッチング電源用制御ＩＣ（以下、制御ＩＣとする）２３１の高耐圧入力端子（以下、ＶＨ端子とする）２３２に供給するようにしたものである。図２０に示す構成は、ＡＣ入力を半波整流してＶＨ端子２３２に供給するようにしたものである。
【０００５】
図１９または図２０に示すように、スイッチング電源装置は、商用電源などのＡＣ入力を整流器２０２で全波整流し、その直流電圧により電源コンデンサ２０３を充電する。そして、トランス２０５の一次コイル２０６に接続されたスイッチング素子となるＭＯＳＦＥＴ２１９のオン／オフを、制御ＩＣ２３１により制御することによって、電源コンデンサ２０３の電圧に基づいた電圧をトランス２０５の二次コイル２０８に誘起させ、これを整流平滑化して、図示しない負荷にＤＣ出力を供給する。
【０００６】
スイッチング電源装置のプラグがコンセントから抜かれ、ＡＣ入力からの電圧供給がなくなると、一次側の入力電圧が低下する。この状態で、スイッチング電源装置が動作し続けると、ＭＯＳＦＥＴ２１９のオン時間が長くなり、ＭＯＳＦＥＴ２１９が発熱する。この問題を防ぐため、スイッチング電源装置には、入力電圧が低下したときに電源のスイッチング動作を停止するブラウンアウト機能が設けられている。
【０００７】
ブラウンアウト機能を実現するため、従来のスイッチング電源装置では、図１９または図２０に示すように、制御ＩＣ２３１に、電源の一次側電圧を検出する端子としてブラウンアウト入力端子（以下、ＢＯ端子とする）２６２が設けられている。このＢＯ端子２６２は、電源コンデンサ２０３に並列に接続された、２つの抵抗２５１，２５２からなる直列抵抗回路の中間ノードに接続されている。
【０００８】
一次側の入力電圧は、抵抗２５１，２５２により抵抗分圧され、ＢＯ端子２６２を介してブラウンアウトコンパレータ（以下、ＢＯコンパレータとする）２４４に入力され、そこで所定の電圧と比較される。そして、ＢＯ端子２６２からの入力電圧が所定の電圧よりも低くなると、ブラウンアウト機能が働き、ドライバ回路２４６によるＭＯＳＦＥＴ２１９のスイッチング動作が停止する。
【０００９】
図２１は、従来のスイッチング電源装置に用いられる起動回路の構成を示す回路図である。図２１に示すように、従来の起動回路２４１は、ＶＨ端子（高耐圧入力端子）２６１、オン/オフ信号入力端子（以下、ｏｎ／ｏｆｆ端子とする）２６３および電源電圧端子（以下、ＶＣＣ端子とする）２６４を備えている。起動回路２４１の起動素子２６５は、電源の起動時にＶＣＣ端子２６４を介して制御ＩＣ２３１のＶＣＣ端子（電源電圧端子）２３５へ電流を流す第１のＪＦＥＴ２８１と、その電流経路に設けられたＮＭＯＳトランジスタ２６８をオン状態に保持する第２のＪＦＥＴ２８２からなる。
【００１０】
また、ブラウンアウト機能を果たすための抵抗以外にも、上述したスイッチング電源装置などの、高電圧が印加される装置には、高電圧を抵抗分圧するための抵抗を接続することがある。例えば、図１９または図２０に示すスイッチング電源装置において、整流器２０２と電源コンデンサ２０３の間に、高調波電流を抑制するための力率改善回路が接続される場合、力率改善用制御ＩＣに入力する電圧を抵抗を用いて分圧する。ここで、抵抗分圧をする抵抗のうち、配線に接続される抵抗は、配線が高電圧である場合には、高耐圧抵抗である必要があり、同時に常時消費される電力を抑えるためには高抵抗である必要がある。このため、通常は力率改善用制御ＩＣに外付けされた抵抗器によって抵抗分圧を行う。
【００１１】
図２２は、従来の力率改善回路の構成を示す回路図である。図２２に示すように、従来の力率改善回路６００は、例えば、１００〜２４０Ｖの商用電源のＡＣ入力を整流器２０２で全波整流し、その直列電圧により電源コンデンサ４０８を充電する。そして、力率改善用制御ＩＣ６１０によってスイッチングトランジスタ４０５を制御して、昇圧用インダクタ４０３に断続的な電流を流し、この断続的な電流を整流器４０７とコンデンサ２０３によって正弦波に変えて出力する。
【００１２】
力率改善用制御ＩＣ６１０には、入力端子６１１とフィードバック端子６１２が設けられている。入力端子６１１は、電源コンデンサ４０８に並列に接続された、２つの抵抗６２１，６２２からなる抵抗分圧回路６２０の中間ノードに接続されている。これは、電源コンデンサ４０８の直流電圧を、抵抗分圧回路６２０によって抵抗分圧して、高い電圧を力率改善用制御ＩＣ６１０に入力可能な低い電圧に下げて入力端子６１１に入力するためである。
【００１３】
また、同様に、フィードバック端子６１２は、電源コンデンサ４０８に並列に接続された、２つの抵抗６４１，６４２からなる抵抗分圧回路６４０の中間ノードに接続されている。これは、電源コンデンサ４０８の直流電圧を、抵抗分圧回路６４０によって抵抗分圧して、フィードバック端子６１２に入力するためである。そして、力率改善用制御ＩＣ６１０は、入力端子６１１とフィードバック端子６１２から入力された信号に基づいて、交流電流波形が交流電圧波形と相似になるようにスイッチングトランジスタ４０５のゲート端子にパルス幅の制御信号を出力する。力率改善回路ＩＣ６１０とスイッチングトランジスタ４０５の間には、抵抗４０４が接続されており、この抵抗４０４によってスイッチングトランジスタ４０５のゲート電流を調整する。また、電源コンデンサ４０８に並列に接続された抵抗６３０は、力率改善用制御ＩＣ６１０の電源を供給する。このように、抵抗６２１，６２２，６３０，４０４，６４１，６４２は、力率改善用制御ＩＣ６１０に外付けされている。
【００１４】
ところで、過電流検出用比較器に入力させる参照信号を入力電圧検出回路の出力電圧の変化に応じて変化させる構成によって、入力電圧変動時または入力電圧レンジ切り換え時の過電流検出精度を向上させるようにしたスイッチング電源装置が公知である（例えば、特許文献１参照。）。また、半導体基板主面にフローティングの拡散層が環状に形成された半導体装置において、その拡散層上に、絶縁膜を介して、抵抗層が形成されたものが公知である（例えば、特許文献２参照。）。さらに、スイッチングレギュレータ用の高耐圧高抵抗の起動抵抗を内蔵した半導体装置が公知である（例えば、特許文献３参照。）。
【００１５】
また、抵抗を内蔵した半導体装置において、抵抗の直下に形成された拡散領域の電位を抵抗の電位に近づけることで、フィールド酸化膜にかかる電界を縮小し、高耐圧化した半導体装置が公知である（例えば、下記特許文献４参照。）。
【００１６】
【特許文献１】特開２００５−９４８３５号公報
【特許文献２】特開２０００−２５２４２６号公報
【特許文献３】特開２００１−３１３３６７号公報
【特許文献４】特開平１１−１５０２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上述した従来のスイッチング電源装置では、制御ＩＣに高耐圧高抵抗素子を外付けする必要があるため、部品コストと組み立てコストがかさむという問題点や、スイッチング電源装置の小型化が妨げられるという問題点がある。また、特許文献１に開示されたスイッチング電源装置では、入力電圧検出用に高耐圧抵抗が必要となるが、具体的構成について何ら記載されていない。また、前記特許文献２または３に開示された半導体装置では、半導体チップのアクティブ領域を囲むフィールドリミッティングリングの部分に起動抵抗となる抵抗層が形成されているが、この抵抗層は、ブラウンアウト機能を実現するためのものではない。
【００１８】
また、前記特許文献４に開示された半導体装置では、抵抗の直下の拡散領域に隣接して接合を形成する異なる導電型の領域がない。このため、空乏層が半導体基板内に広がりすぎ抵抗を形成する領域と他の領域との間隔を確保しなければならない。つまり、装置の面積が大きくなる。
【００１９】
この発明は、上述した従来技術による問題点を解消するため、部品コストや組み立てコストの低減と、小型化を図ることができ、高耐圧に接続される高耐圧高抵抗素子を有するスイッチング電源装置を提供することを目的とする。また、そのようなスイッチング電源装置を実現するための半導体装置、半導体集積回路およびスイッチング電源用制御ＩＣを提供することを目的とする。
【課題を解決するための手段】
【００２０】
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体基板の表面層に選択的に形成された第２導電型の第１拡散層と、前記第１拡散層と接して前記半導体基板の表面層に形成された第１導電型の第２拡散層と、前記第１拡散層の上に形成された厚い酸化膜と、前記第２拡散層と前記酸化膜を被う絶縁膜と、前記絶縁膜の前記酸化膜の領域において前記絶縁膜内に埋め込まれた高耐圧高抵抗素子と、前記第１拡散層および前記高耐圧高抵抗素子の一端に接続され、外部から入力電圧が入力される第１電極と、前記高耐圧高抵抗素子の他端に接続され、かつ接地された第１の抵抗接続配線と、前記第２拡散層に電気的に接続された第２電極と、前記第１拡散層と前記第１電極に挟まれる領域において前記半導体基板の表面層に形成された第２導電型の第３拡散層と、前記高耐圧高抵抗素子の中間点に接続され、前記高耐圧高抵抗素子の一端から中間点までの抵抗値に基づいて分圧された前記入力電圧を出力する第２の抵抗接続配線と、を備え、前記第２の抵抗接続配線から出力される信号は、スイッチング用トランジスタを制御するための信号であることを特徴とする。
【００２８】
また、この発明にかかる半導体装置は、上述した発明において、前記高耐圧高抵抗素子は、平面形状が渦巻き状をなすように形成されていることを特徴とする。
【００２９】
また、この発明にかかる半導体装置は、上述した発明において、前記高耐圧高抵抗素子は、ポリシリコンでできていることを特徴とする。
【００３０】
また、この発明にかかる半導体集積回路は、高電圧が入力される入力端子と、前記入力端子から入力された高電圧を分圧する高耐圧高抵抗を有する抵抗分圧回路と、を備える半導体集積回路において、上述した半導体装置の前記高耐圧高抵抗素子を前記抵抗分圧回路の前記高耐圧高抵抗として用いることを特徴とする。
【００３１】
また、上述した課題を解決し、目的を達成するため、この発明にかかるスイッチング電源用制御ＩＣは、ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型トランジスタ、前記第１の高耐圧電界効果型トランジスタのソース端子に接続されたスイッチ用トランジスタ、ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型トランジスタ、および前記第１の高耐圧電界効果型トランジスタおよび前記第２の高耐圧電界効果型トランジスタの各ドレイン端子に印加される１次側電圧を抵抗分圧する２つの抵抗からなる直列抵抗回路、を含む起動回路、を備え、前記第１の高耐圧電界効果型トランジスタ、前記第２の高耐圧電界効果型トランジスタおよび前記２つの抵抗が同一半導体基板内に集積されており、前記第１の高耐圧電界効果型トランジスタ、前記第２の高耐圧電界効果型トランジスタおよび前記抵抗が上述した半導体装置により構成されており、前記第１の高耐圧電界効果型トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、制御電極および第１のソース電極に接続されており、前記第２の高耐圧電界効果型トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、制御電極および第２のソース電極に接続されており、１次側電圧が印加される側の抵抗が、前記高耐圧高抵抗素子の前記ドレイン電極との接続点から前記第２の抵抗接続配線との接続点までの部分からなり、接地される側の抵抗が、前記高耐圧高抵抗素子の前記第２の抵抗接続配線との接続点から前記第１の抵抗接続配線との接続点までの部分からなることを特徴とする。
【００３４】
また、この発明にかかるスイッチング電源装置は、上述したスイッチング電源用制御ＩＣを有することを特徴とする。
【００３５】
この発明によれば、高耐圧に接続される高耐圧高抵抗素子を内蔵するスイッチング電源用制御ＩＣなどの半導体集積回路、特に、同一半導体基板内に高耐圧高抵抗素子が集積された半導体集積回路が得られる。
【発明の効果】
【００３６】
本発明にかかる半導体装置、半導体集積回路、スイッチング電源用制御ＩＣおよびスイッチング電源装置によれば、高耐圧に接続される高耐圧高抵抗素子を有するスイッチング電源装置の部品コストや組み立てコストの低減と、小型化を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００３７】
以下に添付図面を参照して、この発明にかかる半導体装置、半導体集積回路、スイッチング電源用制御ＩＣおよびスイッチング電源装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３８】
（実施の形態１）
図１は、この発明の実施の形態１にかかる半導体集積回路の要部の構成を示す回路図である。図１に示すように、実施の形態１の半導体集積回路４００は、力率改善用制御ＩＣ４１０内に、力率改善用制御ＩＣ４１０に入力する電圧を抵抗分圧するための抵抗、力率改善用制御ＩＣ４１０に電源を供給する抵抗、および、スイッチングトランジスタ４０５のゲート電流を調整する抵抗のすべて、またはいずれか一つを内蔵したものである。例えば、図２２に示す分圧抵抗回路６２０，６４０および抵抗６３０，４０４のすべて、またはいずれか一つを、力率改善用制御ＩＣ４１０内に内蔵したものである。図１においては、図２２に示す分圧抵抗回路６２０，６４０および抵抗６３０を力率改善用制御ＩＣ４１０内に内蔵している。
【００３９】
ここで、例えば、図２２に示す抵抗６３０を力率改善用制御ＩＣ４１０内に内蔵する場合、力率改善用制御ＩＣ４１０にコンデンサ４０６からの出力を受ける入力端子４１４と抵抗６３０の高電位側と接続される入力端子４１３を設ける必要がある。そして、抵抗６３０の低電位側を入力端子４１４に接続し、抵抗６３０の高電位側を入力端子４１３に接続する。
【００４０】
力率改善用制御ＩＣ４１０は、例えば５００Ｖ程度の入力端子４１１やフィードバック端子４１２などの複数の端子を有する。なお、図１においては、力率改善用制御ＩＣ４１０の有する入力端子４１１、４１３、４１４およびフィードバック端子４１２以外の端子は、本発明の特徴ではないため、説明を省略する。
【００４１】
ＡＣ入力は、ＡＣ入力端子１を介して整流器２に供給される。整流器２は、ＡＣ入力端子１に接続されており、ＡＣ入力を全波整流する。電源コンデンサ４０８は、整流器２に並列に接続されている。電源コンデンサ４０８には、整流器２から出力される直流電圧により充電される。充電された電源コンデンサ４０８は、コンデンサ３に直流電圧を供給する直流電源となる。また、電源コンデンサ４０８には、力率改善用制御ＩＣ４１０の入力端子４１１が接続されている。
【００４２】
力率改善用制御ＩＣ４１０は、入力端子４１１とフィードバック端子４１２から入力された電圧を、力率改善用制御ＩＣ４１０に内蔵された抵抗によって抵抗分圧する。そして、入力端子４１１とフィードバック端子４１２から入力された信号に基づいて、交流電流波形が交流電圧波形と相似になるようにスイッチングトランジスタ４０５のゲート端子にパルス幅の制御信号を出力する。抵抗４０４は、力率改善用制御ＩＣ４１０とスイッチングトランジスタ４０５のゲート端子の間に接続されている。抵抗４０４は、スイッチングトランジスタ４０５のゲート電流を調整する。スイッチングトランジスタ４０５は、力率改善用制御ＩＣ４１０から送られた制御信号に基づいて、昇圧用インダクタ４０３に断続的な電流を流す。
【００４３】
昇圧用インダクタ４０３は、整流器２と並列に接続されている。整流器４０７のアノード端子は、昇圧用インダクタ４０３とスイッチングトランジスタ４０５に接続され、カソード端子は、電源コンデンサ３と力率改善用制御ＩＣ４１０のフィードバック端子４１２に接続されている。整流器４０７と電源コンデンサ３は、昇圧用インダクタ４０３から供給される断続的な電流を正弦波に変えて出力する。
【００４４】
図２は、この発明の実施の形態１にかかる半導体装置の要部を示す平面図である。また、図３および図４は、それぞれ図２に示す半導体装置を切断線Ｙ−Ｙ'、Ｚ−Ｚ'で切断した断面図である。なお、図２では半導体装置の特徴を明瞭に示すため、金属配線、層間絶縁膜およびＬＯＣＯＳ酸化膜を省略して示す。この半導体装置５００は、前記力率改善用制御ＩＣ４１０の一部を構成する。
【００４５】
図２〜４に示すように、ｐウェル領域５０２（第２拡散領域）が、ｐ基板１０１の表面層に選択的に形成されている。ｐウェル領域５０２は、チャネルが形成されるチャネル領域となる。また、ｐ基板１０１の表面層には、空乏領域５０３（第１拡散層）となる低濃度のｎウェル領域が、ｐウェル領域５０２の一部に所定の幅の円形状で入り込むように選択的に形成されている。
【００４６】
ｎウェル領域５０５は、ｐ基板１０１の表面層の、空乏領域５０３の中心部分に空乏領域５０３と接するように形成されている。空乏領域５０３上には、厚さ６０００Å程度のＬＯＣＯＳ酸化膜１０８が形成されている。ＬＯＣＯＳ酸化膜１０８、ｐウェル領域５０２およびｎウェル領域５０５の上には、層間絶縁膜１０９が設けられている。
【００４７】
ｎウェル領域５０５とｐウェル領域５０２との間の領域において、層間絶縁膜１０９内には、高耐圧高抵抗素子１２１が埋め込まれている。高耐圧高抵抗素子１２１とＬＯＣＯＳ酸化膜１０８との間の層間絶縁膜１０９の厚さは２０００Åとした。高耐圧高抵抗素子１２１は、ポリシリコンやＣｒＳｉ等の薄膜抵抗でできており、平面形状が渦巻き状をなすように形成されている。層間絶縁膜１０９の上には、配線５０６（第２電極）となる金属配線、配線５１０（第１電極）となる金属配線、第１の抵抗接続配線１２２となる金属配線、および第２の抵抗接続配線１２３となる金属配線が形成されている。
【００４８】
配線５０６は、ｎウェル領域５０５および空乏領域５０３を取り囲むように、ｐウェル領域５０２の上に形成されている。配線５０６は、層間絶縁膜１０９を貫通するゲートコンタクト部５１４を介してｐウェル領域５０２に電気的に接続されている。配線５０６は、常に接地される。
【００４９】
また、配線５０６は、高耐圧高抵抗素子１２１の上まで張り出すように形成されている。これにより、空乏領域５０３とｐウェル領域５０２の境界部分で発生する電界強度が緩和され、半導体装置の耐圧をより高くすることができる。
【００５０】
配線５１０は、層間絶縁膜１０９を貫通するドレインコンタクト部５１６を介してｎウェル領域５０５に電気的に接続されている。配線５１０は、半導体集積回路の入力端子４１１に接続される。
【００５１】
高耐圧高抵抗素子１２１の外側の終端は、層間絶縁膜１０９に設けられた第１の高耐圧高抵抗コンタクト部１２４を介して第１の抵抗接続配線１２２に電気的に接続されている。高耐圧高抵抗素子１２１において、その外側の終端よりも手前側の部分は、層間絶縁膜１０９に設けられた第２の高耐圧高抵抗コンタクト部１２５を介して第２の抵抗接続配線１２３に電気的に接続されている。高耐圧高抵抗素子１２１の最も内側の輪の部分は、層間絶縁膜１０９に設けられた第３の高耐圧高抵抗コンタクト部１２６を介して配線５１０に電気的に接続されている。
【００５２】
第１の抵抗接続配線１２２は、常に接地される。第２の抵抗接続配線１２３は、スイッチングトランジスタ４０５に接続され、制御信号を出力する。従って、高耐圧高抵抗素子１２１において、第３の高耐圧高抵抗コンタクト部１２６から第２の高耐圧高抵抗コンタクト部１２５までが、入力端子４１１に接続される側の抵抗６２１、抵抗６３０または抵抗６４１に相当し、第２の高耐圧高抵抗コンタクト部１２５から第１の高耐圧高抵抗コンタクト部１２４までが、接地される側の抵抗６２２または抵抗６４２に相当する。
【００５３】
なお、本実施の形態では、入力端子４１１に接続される側の抵抗と、接地される側の抵抗を半導体装置５００の上に配置したが、これに限るものではない。例えば、入力端子４１１に接続される側の抵抗を半導体装置５００の上に配置し、接地される側の抵抗を半導体装置５００の上以外の領域に形成することもできる。入力端子４１１に、５００Ｖの電圧が印加される場合、抵抗６２１または抵抗６４１は、入力端子４１１に直接接続されるため５００Ｖの耐圧を有する必要があるが、抵抗６２２または抵抗６４２は５Ｖ程度電圧が印加される程度である。よって、抵抗６２２または抵抗６４２は、半導体基板上に数百Å程度の厚さの層間絶縁膜を形成した上に形成することができ、一般的な薄膜抵抗を形成するプロセスにより形成することができる。
【００５４】
５００Ｖの耐圧の高耐圧高抵抗素子を、本実施の形態のように半導体装置５００の上に形成せずに半導体基板上のＬＯＣＯＳ酸化膜上に形成しようとすると、ＬＯＣＯＳ酸化膜にかけられる電界強度を３ＭＶ／ｃｍとすると１．７μｍの厚さが必要となる。このような厚いＬＯＣＯＳ酸化膜を形成するには時間を要する。また、高耐圧高抵抗素子を形成し、その上に層間絶縁膜を形成後、層間絶縁膜にコンタクト部を形成する際に、半導体基板に達する他のコンタクト部５１６，５１４と同時に形成することは困難であり、別々に形成すると工程が増えてしまう。
【００５５】
上述した構成の半導体装置５００では、ｐウェル領域５０２がグランド電位となり、ｎウェル領域５０５に高電圧が印加される。この場合、ｐウェル領域５０２と空乏領域５０３の接合から、主に空乏領域５０３内に空乏層が広がることにより耐圧を持つことができる。主に空乏領域５０３内に空乏層が広がる理由は、ｐウェル領域５０２が、空乏領域５０３に比べて不純物濃度が高くなるように形成されているためである。ｐウェル領域５０２の不純物濃度を高くして、空乏層がｐウェル領域５０２に広がることを抑制することにより、半導体装置５００の面積を小さくすることができる。本実施の形態では、ｐウェル領域５０２と空乏領域５０３の接合により、例えば５００Ｖ以上の耐圧を持つように設計される。
【００５６】
図５は、この発明の実施の形態１にかかる他の半導体装置の要部を示す平面図である。なお、図５では、半導体装置の特徴を明瞭に示すため、ｐウェル領域５０２、空乏領域５０３、ｎウェル領域５０５および高耐圧高抵抗素子１２１のみを示す。上述した図２〜図４の説明では、高耐圧高抵抗素子の平面形状が略円形状の素子について示したが、図５に示すように高耐圧高抵抗素子１２１の平面形状がトラック形状でもよい。また、図５において、ｎウェル領域５０５を形成しない場合、空乏領域５０３とドレインコンタクト部５１６の接触部の平面形状が、ｎウェル領域５０５と同じになるように形成すればよい。
【００５７】
図６は、この発明の実施の形態１にかかる他の半導体装置の要部を示す平面図である。また、図７および図８は、それぞれ、図６に示す半導体装置を切断線Ｙ−Ｙ'、Ｚ−Ｚ'で切断した断面図である。なお、図６では半導体装置の特徴を明瞭に示すため、金属配線、層間絶縁膜およびＬＯＣＯＳ酸化膜を省略して示す。
【００５８】
図６〜図８に示す半導体装置は、図２〜図４に示す半導体装置と異なり、フィールドプレート５０７が、空乏領域５０３とｐウェル領域５０２の上にゲート酸化膜５３１を介して形成されている。また、フィールドプレート５０７は、空乏領域５０３の端部を被うように、酸化膜１０８の上にまで形成されている。フィールドプレート５０７は、コンタクト部５１５を介して配線５０６と接続されているため、接地されていることとなる。
【００５９】
このように、フィールドプレート５０７が形成されることで、空乏領域５０３とｐウェル領域５０２の境界部分で発生する電界強度がさらに緩和され、半導体装置の耐圧をさらに高くすることができる。また、同じ耐圧の場合、空乏領域５０３の不純物濃度を高くして、空乏領域５０３に広がる空乏層の広がりを抑制することにより、空乏領域５０３の幅を小さくすることができる。これにより、半導体装置５００の面積を小さくすることができる。
【００６０】
なお、実施の形態１においては、力率改善回路用ＩＣについて示したが、これは一例であり、高電圧に接続される外付け抵抗を半導体集積回路内に内蔵させる場合には、どのような集積回路であっても実施の形態１で示した半導体装置を適用することができる。
【００６１】
（実施の形態２）
図９は、この発明の実施の形態２にかかるスイッチング電源装置の構成を示す回路図である。図９に示すように、実施の形態２のスイッチング電源装置は、制御ＩＣ３１の起動回路４１内に、ＡＣ入力電圧の低下を検出するための図示しない抵抗（以下、ブラウンアウト抵抗とする）を内蔵したものである。
【００６２】
制御ＩＣ３１は、例えば５００Ｖ程度のＶＨ端子（高耐圧入力端子）３２、フィードバック入力端子（以下、ＦＢ端子とする）３３、電流センス入力端子（以下、ＩＳ端子とする）３４、制御ＩＣ３１の電源電圧端子（以下、ＶＣＣ端子とする）３５、ＭＯＳＦＥＴ１９のゲート駆動端子（以下、ＯＵＴ端子とする）３６、および接地端子（以下、ＧＮＤ端子とする）３７を有する。ＶＨ端子３２は、電源起動時にＶＣＣ端子３５に電流を供給する端子である。実施の形態１では、ＡＣ入力電圧を整流平滑した電圧がＶＨ端子３２に印加される。ＧＮＤ端子３７は、接地されている。
【００６３】
ＡＣ入力は、ＡＣ入力端子１を介して整流器２に供給される。整流器２は、ＡＣ入力端子１に接続されており、ＡＣ入力を全波整流する。電源コンデンサ３は、整流器２の出力端子に並列に接続されており、整流器２から出力される直流電圧により充電される。充電された電源コンデンサ３は、トランス５の一次コイル６に直流電圧を供給する直流電源となる。また、電源コンデンサ３には、制御ＩＣ３１のＶＨ端子３２が接続されている。
【００６４】
一次コイル６は、電源コンデンサ３と、スイッチング素子として機能するＭＯＳＦＥＴ１９のドレイン端子との間に接続されている。ＭＯＳＦＥＴ１９のソース端子は、制御ＩＣ３１のＩＳ端子３４と、抵抗２０の一端に接続されている。抵抗２０の他端は、接地されている。この抵抗２０により、ＭＯＳＦＥＴ１９を流れる電流が電圧に変換され、その電圧がＩＳ端子３４に印加される。ＭＯＳＦＥＴ１９のゲート端子は、制御ＩＣ３１のＯＵＴ端子３６に接続されている。
【００６５】
トランス５の補助コイル７の一端は、整流ダイオード１７のアノード端子に並列に接続されている。補助コイル７の他端は、接地されている。補助コイル７には、ＭＯＳＦＥＴ１９のスイッチング動作により誘起された電流が流れる。整流ダイオード１７は、補助コイル７を流れる電流を整流し、そのカソード端子に接続された平滑コンデンサ１８を充電する。平滑コンデンサ１８は、制御ＩＣ３１のＶＣＣ端子３５に接続されており、ＭＯＳＦＥＴ１９のスイッチング動作を継続させるための直流電源となる。
【００６６】
トランス５の二次コイル８には、ＭＯＳＦＥＴ１９のスイッチング動作により、電源コンデンサ３の電圧に基づいた電圧が誘起される。二次コイル８の一端は、整流ダイオード９のアノード端子に接続されている。整流ダイオード９のカソード端子および二次コイル８の他端は、ＤＣ出力端子１２に接続されている。また、整流ダイオード９のカソード端子と二次コイル８の他端との間には、平滑コンデンサ１０が接続されている。整流ダイオード９は、二次コイル８を流れる電流を整流し、平滑コンデンサ１０を充電する。充電された平滑コンデンサ１０は、ＤＣ出力端子１２に接続される図示しない負荷に、所望の直流電圧値になるように制御された直流出力（ＤＣ出力）を供給する。
【００６７】
また、整流ダイオード９のアノード端子とＤＣ出力端子１２の接続ノードには、２つの抵抗１５，１６からなる直列抵抗回路と、抵抗１１の一端が接続されている。抵抗１１の他端は、フォトカプラを構成するフォトダイオード１３のアノード端子に接続されている。フォトダイオード１３のカソード端子は、シャントレギュレータ１４のカソード端子に接続されている。シャントレギュレータ１４のアノード端子は、接地されている。これら抵抗１１，１５，１６、フォトダイオード１３およびシャントレギュレータ１４は、平滑コンデンサ１０の両端の直流出力電圧を検出し、この直流出力電圧を調整する電圧検出・フィードバック回路を構成している。
【００６８】
フォトダイオード１３からは、シャントレギュレータ１４での設定値に基づいて平滑コンデンサ１０の両端の直流出力電圧を所定の直流電圧値に調整するように、光信号が出力される。その光信号は、フォトダイオード１３とともにフォトカプラを構成するフォトトランジスタ２２により受信され、制御ＩＣ３１へのフィードバック信号となる。フォトトランジスタ２２は、制御ＩＣ３１のＦＢ端子３３に接続されており、フィードバック信号は、このＦＢ端子３３に入力される。また、フォトトランジスタ２２には、コンデンサ２１が接続されている。このコンデンサ２１は、フィードバック信号に対するノイズフィルタとなる。
【００６９】
制御ＩＣ３１には、起動回路４１、低電圧停止回路（ＵＶＬＯ：Ｕｎｄｅｒ−Ｖｏｌｔａｇｅ−Ｌｏｃｋ−Ｏｕｔ）４２、レギュレータ４３、ＢＯコンパレータ４４、発振器４５、ドライバ回路４６、出力アンプ４７、パルス幅変調コンパレータ（以下、ＰＷＭコンパレータとする）４８、ラッチ回路４９および基準電源５０を備えている。起動回路４１は、ＶＨ端子３２、ＶＣＣ端子３５、およびＢＯコンパレータ４４の非反転入力端子に接続されている。起動回路４１は、電源の起動時に、ＶＣＣ端子３５に電流を供給する。
【００７０】
低電圧停止回路４２は、ＶＣＣ端子３５および起動回路４１に接続されている。低電圧停止回路４２は、起動回路４１から供給される電流によりＶＣＣ端子３５の電圧が制御ＩＣ３１の動作に必要な電圧まで上昇すると、起動回路４１からＶＣＣ端子３５への電流の供給を停止させる。その後のＶＣＣ端子３５への電流供給は、補助コイル７から行われる。レギュレータ４３は、ＶＣＣ端子３５に接続されており、ＶＣＣ端子３５の電圧に基づいて、制御ＩＣ３１の各部の動作に必要な基準電圧を生成する。電源が起動した後、制御ＩＣ３１は、レギュレータ４３から出力される基準電圧により駆動される。
【００７１】
ＰＷＭコンパレータ４８の反転入力端子および非反転入力端子は、それぞれ、ＩＳ端子３４およびＦＢ端子３３に接続されている。ＰＷＭコンパレータ４８は、反転入力端子の電圧と非反転入力端子の電圧の大小関係により、出力を反転させる。ＰＷＭコンパレータ４８の出力は、ドライバ回路４６に入力される。
【００７２】
ドライバ回路４６には、発振器４５が接続されており、発振器４５から発振信号が入力される。発振器４５からドライバ回路４６にターンオン信号が入力され、かつＰＷＭコンパレータ４８の非反転入力端子の電圧（すなわち、ＦＢ端子３３の電圧）が反転入力端子の電圧（すなわち、ＩＳ端子３４の電圧）よりも大きいときに、ドライバ回路４６の出力信号は、Ｈｉ状態になる。出力アンプ４７は、ドライバ回路４６から出力されるＨｉ状態の信号を増幅し、ＯＵＴ端子３６を介してＭＯＳＦＥＴ１９のゲートを駆動する。
【００７３】
一方、ＰＷＭコンパレータ４８の反転入力端子の電圧が非反転入力端子の電圧よりも大きくなると、ＰＷＭコンパレータ４８が反転し、ドライバ回路４６の出力信号は、Ｌｏｗ状態になる。出力アンプ４７は、ドライバ回路４６から出力されるＬｏｗ状態の信号を増幅し、ＯＵＴ端子３６を介してＭＯＳＦＥＴ１９のゲートに供給する。従って、ＭＯＳＦＥＴ１９はオフ状態となり、ＭＯＳＦＥＴ１９に電流が流れなくなる。このように、２次側の出力電圧に応じてＰＷＭコンパレータ４８のスレッシュレベルを変化させて、ＭＯＳＦＥＴ１９のオン期間を可変制御することにより、２次側の出力電圧が安定化する。
【００７４】
また、ＢＯコンパレータ４４の反転入力端子は、基準電源５０に接続されている。ＢＯコンパレータ４４は、非反転入力端子の電圧と反転入力端子の電圧の大小関係により、出力を反転させる。ＢＯコンパレータ４４には、後述するように、起動回路４１内の抵抗で抵抗分圧された低い電圧の信号が入力されるので、ＢＯコンパレータ４４を低耐圧ＭＯＳにより構成することができる。ＢＯコンパレータ４４の出力は、ドライバ回路４６に入力される。
【００７５】
ドライバ回路４６からＨｉ状態の信号が出力されている状態で、ＢＯコンパレータ４４の非反転入力端子の電圧が反転入力端子の電圧よりも大きいときには、ドライバ回路４６の出力信号は、Ｈｉ状態のままである。ＡＣ入力からの電圧供給がなくなり、一次側の入力電圧が低下すると、ＢＯコンパレータ４４の非反転入力端子の電圧が反転入力端子の電圧よりも小さくなる。そうすると、ドライバ回路４６の出力信号が反転してＬｏｗ状態となり、ＭＯＳＦＥＴ１９のスイッチング動作が停止し、ブラウンアウト機能が働くことになる。
【００７６】
ラッチ回路４９は、ドライバ回路４６に接続されている。ラッチ回路４９は、二次側出力電圧の上昇、制御ＩＣ３１の発熱、または二次側出力電圧の低下などの異常状態が検出されたときに、過電圧保護、過熱保護または過電流保護のためドライバ回路４６の出力を強制ＬＯＷ状態とし、二次側出力への電力供給を停止する。この状態は、ＶＣＣ電源電圧が低下し、制御ＩＣ３１がリセットされるまで保持される。特に限定しないが、例えば、制御ＩＣ３１の各回路等を構成する素子は、同一半導体基板上に形成される。
【００７７】
図１０は、起動回路の構成を示す回路図である。図１０に示すように、起動回路４１は、ＶＨ端子（高耐圧入力端子）６１、ＢＯ端子（ブラウンアウト入力端子）６２、ｏｎ／ｏｆｆ端子（オン/オフ信号入力端子）６３およびＶＣＣ端子（電源電圧端子）６４を備えている。ＶＨ端子６１およびＶＣＣ端子６４は、それぞれ、制御ＩＣ３１のＶＨ端子３２およびＶＣＣ端子３５に接続されている。ｏｎ/ｏｆｆ端子６３は、低電圧停止回路４２に接続されている。
【００７８】
また、起動回路４１は、起動素子６５を備えている。起動素子６５は、２つの高耐圧ＪＦＥＴ８１，８２と、２つの抵抗７３，７４からなる直列抵抗回路を備えている。ＢＯ端子６２は、抵抗７３，７４からなる直列抵抗回路の中間ノードに接続されている。抵抗７３，７４からなる直列抵抗回路は、ＶＨ端子６１に接続されている。
【００７９】
また、ＢＯ端子６２は、ＢＯコンパレータ４４の非反転入力端子に接続されている。つまり、ＶＨ端子６１への入力電圧を抵抗７３，７４により抵抗分圧した電圧が、ＢＯコンパレータ４４の非反転入力端子に入力される。抵抗７３，７４の抵抗値は、特に限定しないが、１ＭΩ以上であり、その抵抗値の上限は特にないが、ＩＣ内に作成可能な抵抗値の上限以下である。例えば、１０ＭΩ程度以下である。
【００８０】
２つのＪＦＥＴ８１，８２は、ノーマリオン型の電界効果型接合トランジスタであり、それらのゲート端子は、接地されている。また、これら２つのＪＦＥＴ８１，８２のドレイン端子は、ＶＨ端子６１に共通接続されている。第１のＪＦＥＴ８１のソース端子は、第１のＰＭＯＳトランジスタ６７のソース端子および第２のＰＭＯＳトランジスタ６９のソース端子に接続されている。
【００８１】
第１のＰＭＯＳトランジスタ６７のゲート端子は、第２のＰＭＯＳトランジスタ６９のゲート端子およびドレイン端子に共通接続されている。第２のＰＭＯＳトランジスタ６９のドレイン端子は、負荷７０に接続されている。第１のＰＭＯＳトランジスタ６７のドレイン端子とＶＣＣ端子６４の間には、第１のＮＭＯＳトランジスタ６８が接続されている。
【００８２】
第１のＮＭＯＳトランジスタ６８のゲート端子は、抵抗６６を介して第２のＪＦＥＴ８２のソース端子に接続されている。また、第１のＮＭＯＳトランジスタ６８のゲート端子は、第２のＮＭＯＳトランジスタ７１のドレイン端子に接続されている。第２のＮＭＯＳトランジスタ７１のゲート端子は、ｏｎ/ｏｆｆ端子６３に接続されている。第２のＮＭＯＳトランジスタ７１のソース端子は、接地されている。また、第２のＮＭＯＳトランジスタ７１のゲート端子は、抵抗７２を介して接地されている。
【００８３】
このような構成の起動回路４１では、第２のＰＭＯＳトランジスタ６９の電圧電流特性と負荷７０のインピーダンスによって、第２のＰＭＯＳトランジスタ６９に流れる電流が決まる。第２のＰＭＯＳトランジスタ６９と第１のＰＭＯＳトランジスタ６７はカレントミラー接続になっている。そして、第２のＰＭＯＳトランジスタ６９のＷ／Ｌの値が１であるのに対して、第１のＰＭＯＳトランジスタ６７のＷ／Ｌの値は１００である。なお、ＷおよびＬは、それぞれ、チャネル幅およびチャネル長である。従って、第１のＰＭＯＳトランジスタ６７には、第２のＰＭＯＳトランジスタ６９の１００倍の電流が流れる。なお、ＷおよびＬは、それぞれ、チャネル幅およびチャネル長である。
【００８４】
第１のＮＭＯＳトランジスタ６８は、ｏｎ/ｏｆｆ端子６３を介して低電圧停止回路４２から供給されるオン／オフ信号に基づいて、オン状態とオフ状態が切り替わるスイッチとして機能する。オン／オフ信号がＬｏｗ状態の場合には、第２のＮＭＯＳトランジスタ７１がオフ状態となり、第１のＮＭＯＳトランジスタ６８のゲート端子に高い電圧が入力されるので、スイッチがオン状態となる。このスイッチがオン状態になることによって、上述した電源の起動時に、起動回路４１から制御ＩＣ３１のＶＣＣ端子３５に電流が供給される。
【００８５】
一方、オン／オフ信号がＨｉ状態の場合には、第２のＮＭＯＳトランジスタ７１がオン状態となり、第１のＮＭＯＳトランジスタ６８のゲート電圧がゼロになるので、スイッチがオフ状態となる。従って、ＶＨ端子６１とＶＣＣ端子６４の間の電流経路が遮断されるので、起動回路４１からＶＣＣ端子３５への電流の供給が停止する。
【００８６】
なお、ＪＦＥＴ８１とＪＦＥＴ８２が１つのＪＦＥＴから構成される場合もある。例えば、ＪＦＥＴ８１のみで構成するものである場合は、ＪＦＥＴ８２が不要となり、ＪＦＥＴ８２のソースに接続されて、抵抗６６と接続される配線は、ＪＦＥＴ８１のソースに接続すればよい。
【００８７】
図１１は、この発明の実施の形態２にかかる半導体装置の要部を示す平面図である。また、図１２、図１３および図１４は、それぞれ、図１１に示す半導体装置を切断線Ｘ−Ｘ'、Ｙ−Ｙ'およびＺ−Ｚ'で切断した断面図である。なお、図１１では、半導体装置の特徴を明瞭に示すため、金属配線、層間絶縁膜およびＬＯＣＯＳ酸化膜を省略して示す。この半導体装置は、前記起動素子６５を構成する。
【００８８】
図１１〜図１４に示すように、ゲート領域１０２となるｐウェル領域が、ｐ基板１０１の表面層に選択的に形成されている。ゲート領域１０２は、チャネルが形成されるチャネル領域となる。また、ｐ基板１０１の表面層には、ドリフト領域１０３となる低濃度のｎウェル領域が、ゲート領域１０２の一部に所定の幅で入り込むように選択的に形成されている。さらに、ｐ基板１０１の表面層の、ドリフト領域１０３の入り込んだ箇所には、ソース領域１０４となる高濃度のｎウェル領域が選択的に例えば８個形成されている。なお、ソース領域１０４は、ドリフト領域１０３の入り込んだ箇所のすべて、例えばドリフト領域１０３の入り込んだ８箇所のすべてに形成されていてもよいし、ドリフト領域１０３の入り込んだ一部の箇所、例えばドリフト領域１０３の入り込んだ８箇所のうちの７箇所以下に形成されていてもよい。
【００８９】
ドレイン領域１０５となる高濃度のｎウェル領域は、ソース領域１０４と対向して、ｐ基板１０１の表面層の、ソース領域１０４から離れた箇所に選択的に形成されている。ソース領域１０４は、ドレイン領域１０５から等間隔となる円周上に形成されている。ソース領域１０４とドレイン領域１０５は、拡散により同時に形成される。
【００９０】
なお、ドレイン領域１０５は形成しなくてもよい。この場合、ドリフト領域１０３がドレイン電極配線１１０と接続される。
【００９１】
ドリフト領域１０３がゲート領域１０２に接する箇所には、制御電極としてゲートポリシリコン電極１０７がゲート領域１０２とドリフト領域１０３に跨がるように形成されている。ソース領域１０４が形成されている箇所では、ゲートポリシリコン電極１０７は、ドリフト領域１０３上の厚さ６０００Å程度のＬＯＣＯＳ酸化膜１０８上に形成されている。ＬＯＣＯＳ酸化膜１０８、ゲートポリシリコン電極１０７、ゲート領域１０２、ソース領域１０４およびドレイン領域１０５の上には、層間絶縁膜１０９が設けられている。
【００９２】
ドレイン領域１０５とゲート領域１０２またはソース領域１０４との間の領域において、層間絶縁膜１０９内には、高耐圧高抵抗素子１２１が埋め込まれている。高耐圧高抵抗素子１２１とＬＯＣＯＳ酸化膜１０８との間の層間絶縁膜１０９の厚さは２０００Åとした。高耐圧高抵抗素子１２１は、ポリシリコンやＣｒＳｉ等の薄膜抵抗でできており、平面形状が渦巻き状をなすように形成されている。層間絶縁膜１０９の上には、ゲート電極配線１０６となる金属配線、ドレイン電極配線１１０となる金属配線、第１のソース電極配線１１１となる金属配線、第２のソース電極配線１１２となる金属配線、第１の抵抗接続配線１２２となる金属配線、および第２の抵抗接続配線１２３となる金属配線が形成されている。
【００９３】
ゲート電極配線１０６は、ドレイン領域１０５、ドリフト領域１０３およびソース領域１０４を取り囲むように、ゲート領域１０２の上に形成されている。ゲート電極配線１０６は、層間絶縁膜１０９を貫通するゲートコンタクト部１１４およびポリシリコンコンタクト部１１５を介してゲート領域１０２およびゲートポリシリコン電極１０７に電気的に接続されている。ゲート電極配線１０６は、常に接地される。
【００９４】
ドレイン電極配線１１０は、層間絶縁膜１０９を貫通するドレインコンタクト部１１６
を介してドレイン領域１０５に電気的に接続されている。ドレイン領域１０５は、第１のＪＦＥＴ８１および第２のＪＦＥＴ８２に共通のドレイン領域であり、ドレイン電極配線１１０は、起動回路４１のＶＨ端子６１に接続される。
【００９５】
第１のソース電極配線１１１は、層間絶縁膜１０９を貫通するソースコンタクト部１１７を介して例えば７個のソース領域１０４に電気的に接続されている。第１のソース電極配線１１１が電気的に接続された７個のソース領域１０４は、前記第１のＪＦＥＴ８１のソース領域となる。第２のソース電極配線１１２は、層間絶縁膜１０９を貫通するソースコンタクト部１１８を介して例えば別の１個のソース領域１０４に電気的に接続されている。
【００９６】
第２のソース電極配線１１２が電気的に接続された１個のソース領域１０４は、第２のＪＦＥＴ８２のソース領域となる。なお、ここでは、８個のソース領域１０４を７個と１個に分けたが、これに限らず、どのような組み合わせであってもよい。起動電流を確保するためには、第１のＪＦＥＴ８１のソース領域の数が、第２のＪＦＥＴ８２のソース領域の数よりも多いことが望ましい。また、第１のＪＦＥＴ８１と第２のＪＦＥＴ８２を別の素子として形成してもよい。
【００９７】
例えば、図１１の構成において、第１のソース電極配線１１１と第２のソース電極配線１１２を接続して第１のＪＦＥＴ８１と高耐圧高抵抗素子１２１を集積させたものとし、別の領域に第２のＪＦＥＴ８２のみを形成する。また、前述したように、第２のＪＦＥＴ８２を形成しない場合は、第１のソース電極配線１１１と第２のソース電極配線１１２を接続して第１のＪＦＥＴ８１と高耐圧高抵抗素子１２１を集積させたものとする。
【００９８】
高耐圧高抵抗素子１２１の外側の終端は、層間絶縁膜１０９に設けられた第１の高耐圧高抵抗コンタクト部１２４を介して第１の抵抗接続配線１２２に電気的に接続されている。高耐圧高抵抗素子１２１において、その外側の終端よりも手前側の部分は、層間絶縁膜１０９に設けられた第２の高耐圧高抵抗コンタクト部１２５を介して第２の抵抗接続配線１２３に電気的に接続されている。高耐圧高抵抗素子１２１の最も内側の輪の部分は、層間絶縁膜１０９に設けられた第３の高耐圧高抵抗コンタクト部１２６を介してドレイン電極配線１１０に電気的に接続されている。
【００９９】
第１の抵抗接続配線１２２は、常に接地される。第２の抵抗接続配線１２３は、ＢＯ端子６２に接続される。従って、高耐圧高抵抗素子１２１において、第３の高耐圧高抵抗コンタクト部１２６から第２の高耐圧高抵抗コンタクト部１２５までが、ＶＨ端子６１に接続される側の抵抗７３に相当し、第２の高耐圧高抵抗コンタクト部１２５から第１の高耐圧高抵抗コンタクト部１２４までが、接地される側の抵抗７４に相当する。
【０１００】
本実施の形態では、高耐圧高抵抗素子１２１は、抵抗７３と抵抗７４を起動素子６５の上に配置したが、抵抗７３のみを起動素子６５の上に形成し、抵抗７４を起動素子６５の上以外の領域に形成することもできる。ＶＨ端子６１に５００Ｖの電圧が印加される場合、抵抗７３はＶＨ端子６１に直接接続されるため５００Ｖの耐圧を有する必要があるが、抵抗７４は５Ｖ程度電圧が印加される程度である。よって、抵抗７４は、半導体基板上に数百Å程度の厚さの層間絶縁膜を形成した上に形成することができ、一般的な薄膜抵抗を形成するプロセスにより形成することができる。
【０１０１】
５００Ｖの耐圧の高耐圧高抵抗素子を、本実施の形態のように起動素子６５の上に形成せずに半導体基板上のＬＯＣＯＳ酸化膜上に形成しようとすると、ＬＯＣＯＳ酸化膜にかけられる電界強度を３ＭＶ／ｃｍとすると１．７μｍの厚さが必要となる。このような厚いＬＯＣＯＳ酸化膜を形成するには時間を要する。また、高耐圧高抵抗素子を形成し、その上に層間絶縁膜を形成後、層間絶縁膜にコンタクト部を形成する際に、半導体基板に達する他のコンタクト部１１６，１１８と同時に形成することは困難であり、別々に形成すると工程が増えてしまう。また、起動素子の形成領域とは別の形成領域を確保する必要があり、チップ面積が増加する。
【０１０２】
上述した構成の起動素子６５では、高耐圧化のための構造をゲート領域１０２とドリフト領域１０３の接合が担当し、大電流のための構造をソース領域１０４が担当するように役割分担しているので、高耐圧化と低オン抵抗化を両立することができる。ドレイン領域１０５に電圧が印加されるとドレイン電流が放射状に流れる。ソース領域１０４が正電位にバイアスされ、この電位が上昇してある電位になるとドリフト領域１０３が空乏層によりカットオフされ、ドレイン電流が遮断される。この実施の形態では、ドレイン−ソース間は、主にゲート領域１０２とドリフト領域１０３の接合により、例えば５００Ｖ以上の耐圧を持つように設計される。
【０１０３】
（実施の形態３）
図１５は、この発明の実施の形態３にかかるスイッチング電源装置の構成を示す回路図である。図１５に示すように、実施の形態３のスイッチング電源装置では、ＡＣ入力電圧を半波整流した電圧が制御ＩＣ３１のＶＨ端子３２に入力される。この場合には、ＡＣ入力電圧がゼロになった場合でもＶＨ端子３２の電圧がゼロにならないようにするために、例えば、次のような構成の平滑回路が必要となる。
【０１０４】
実施の形態３では、実施の形態２のスイッチング電源装置の構成に、逆流防止用のダイオード２３、コンデンサ２４および２個の抵抗２５，２６が追加されている。これらダイオード２３、コンデンサ２４および抵抗２５，２６は、制御ＩＣ３１に外付けされている。また、実施の形態３では、ＶＨ端子３２の接続先が、実施の形態２と異なる。その他の構成は、実施の形態２と同じであるので、重複する説明を省略する。また、起動回路４１とその中の起動素子６５の構成は、実施の形態２と同じであるので、説明を省略する。
【０１０５】
ダイオード２３のアノード端子は、一方のＡＣ入力端子１に接続されている。ダイオード２３のカソード端子は、第１の抵抗２５の一端に接続されている。第１の抵抗２５の他端は、ＶＨ端子３２と第２の抵抗２６の一端に接続されている。第２の抵抗２６の他端は接地されている。コンデンサ２４は、第２の抵抗２６に並列に接続されており、ＡＣ入力からの電圧供給がない場合の電圧低下を抑える機能を有する。
【０１０６】
第２の抵抗２６は、コンデンサ２４の放電用の抵抗であり、ＡＣ入力からの電圧供給がなくなった後にコンデンサ２４に高い電圧が残るのを防ぐ。第１の抵抗２５は、コンデンサ２４とともにローパスフィルタを構成しており、ＡＣ入力により電圧が急上昇するのを抑える。また、第１の抵抗２５は、第２の抵抗２６との間で抵抗分圧し、ＶＨ端子３２に入力される電圧を調整する分圧抵抗となっている。
【０１０７】
図１６は、この発明の実施の形態３にかかるスイッチング電源装置の他の構成を示す回路図である。図１６に示す例は、図１５に示す構成において制御ＩＣ３１に外付けされている平滑回路の代わりに、ＢＯコンパレータ４４の非反転入力端子に平滑用コンデンサ５３を追加したものである。従って、外付け平滑回路を構成するコンデンサ２４、第１の抵抗２５および第２の抵抗２６はなく、制御ＩＣ３１のＶＨ端子３２は、一方のＡＣ入力端子１に接続されたダイオード２３のカソード端子に接続される。
【０１０８】
この構成では、ＡＣ入力から電圧供給がない場合、制御ＩＣ３１のＶＨ端子３２の電圧が低下し、起動回路４１のＢＯ端子６２の電圧、すなわちＢＯコンパレータ４４の非反転入力端子への入力電圧が低下してしまう。図１６に示すように、ＢＯコンパレータ４４の非反転入力端子に平滑用コンデンサ５３が接続されていることによって、ＢＯ端子６２の電圧が低下しても、正確に１次側電圧を検出することができる。
【０１０９】
図１７は、この発明の実施の形態３にかかるスイッチング電源装置のさらに他の構成を示す回路図である。図１７に示す例は、図１６に示す構成と同様、外付け平滑回路のない構成となっている。制御ＩＣ３１のＶＨ端子３２は、ダイオード２３のカソード端子に接続されている。そして、外付け平滑回路の代わりに、ＢＯコンパレータ４４の出力端子とドライバ回路４６の間にタイマ５４が追加されている。
【０１１０】
このタイマ５４は、制御ＩＣ３１のＶＨ端子３２の電圧が低下して、ＢＯコンパレータ４４の非反転入力端子の電圧が反転入力端子の電圧よりも小さくなっている時間を計り、その時間が商用電源の周期である２０ｍｓよりも充分に長い時間であるときに、ドライバ回路４６に対して、ＭＯＳＦＥＴ１９のスイッチング動作を停止させる。つまり、ブラウンアウト機能を働かせる。
【０１１１】
（実施の形態４）
図１８は、この発明の実施の形態４にかかる半導体装置を示す断面図である。図１８に示すように、実施の形態４の半導体装置は、起動素子６５を構成する２個の高耐圧電界効果型トランジスタを、接合型のトランジスタ（実施の形態２のＪＦＥＴ８１，８２）に代えて、Ｎチャネルの絶縁ゲート型のトランジスタ（ＮＭＯＳＦＥＴ）により構成したものである。以下、図１８を参照しながら、実施の形態４の半導体装置が実施の形態２の半導体装置と異なる点についてのみ、説明する。
【０１１２】
ＪＦＥＴにおいてゲート領域となるｐウェル領域は、実施の形態４のＮＭＯＳＦＥＴでは、ｐベース領域３０２となる。このｐベース領域３０２は、チャネルが形成されるチャネル領域となる。ソース領域３０４は、ｐベース領域３０２内のｐ基板１０１の表面層において、ドレイン領域１０５から等間隔となる円周上に、平面形状が環状をなすように形成されている。つまり、ソース領域３０４は、連続する１つの領域として形成されている。
【０１１３】
従って、実施の形態２の半導体装置では、図１２に示す断面ではソース領域１０４が出現し、図１５に示す断面ではゲート領域１０２が出現するが、実施の形態４の半導体装置では、いずれの断面でもｐベース領域３０２とその中のソース領域３０４が出現する。ソース領域３０４とドレイン領域１０５は、拡散により同時に形成され、両領域３０４，１０５の深さは、ドリフト領域１０３およびｐベース領域３０２の深さよりも浅い。なお、ドレイン領域１０５は形成しなくてもよい。
【０１１４】
また、ｐベース領域３０２は、ドリフト領域１０３に接している。ｐベース領域３０２の、ドリフト領域１０３とソース領域３０４に挟まれる部分の表面上には、ゲート絶縁膜３３１を介して制御電極であるゲートポリシリコン電極１０７が形成されている。ゲートポリシリコン電極１０７は、図１８と異なる断面において層間絶縁膜１０９の表面上に引き出され、図には現われていないゲート電極配線に接続される。
【０１１５】
ソース電極配線３１１となる金属配線は、層間絶縁膜１０９を貫通するソースコンタクト部３１７を介してｐベース領域３０２とソース領域３０４の両方に電気的に接続されている。ソース電極配線３１１は、複数に分割されている。その理由は、ソース電極配線３１１を分割することにより、連続する１つの領域からなるソース領域３０４を、第１のＪＦＥＴ８１に相当するＮＭＯＳＦＥＴと第２のＪＦＥＴ８２に相当するＮＭＯＳＦＥＴのそれぞれのソース領域とするためである。
【０１１６】
このようにすることによって、第１のＪＦＥＴ８１に相当するＮＭＯＳＦＥＴと第２のＪＦＥＴ８２に相当するＮＭＯＳＦＥＴが構成されている。また、スイッチング電源装置の起動素子として実施の形態３の半導体装置を用いる場合には、平滑コンデンサ１８（図９参照）の充電電圧がゼロから３０Ｖになるまでの間では、ゲートポリシリコン電極１０７にしきい値電圧以上の電圧を印加し、平滑コンデンサ１８（図９参照）の充電電圧が３０Ｖ以上になったら、ゲートポリシリコン電極１０７を接地するような構成の制御回路を
用いる必要がある。
【０１１７】
以上説明したように、実施の形態２、３または４によれば、同一半導体基板内に抵抗７３，７４が集積されているので、抵抗７３，７４を内蔵する制御ＩＣ３１が得られる。従って、制御ＩＣ３１に外付けする部品の数が減るので、部品コストや組み立てコストの低減と、小型化を図ることができる。
【０１１８】
また、実施の形態２、３または４では、起動素子６５の上に抵抗７３，７４を形成したが、抵抗７３，７４を実施の形態１で示した半導体装置５００として制御ＩＣに内蔵してもよい。また、実施の形態２、３または４においても、図５に示すように、トラック形状の平面形状を有する起動素子としてもよい。
【０１１９】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した数値は一例であり、本発明はそれらの値に限定されるものではない。また、半導体装置の説明においては第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。
【図面の簡単な説明】
【０１２０】
【図１】この発明の実施の形態１にかかる半導体集積回路の要部の構成を示す回路図である。
【図２】この発明の実施の形態１にかかる半導体装置の要部を示す平面図である。
【図３】図２に示す半導体装置を切断線Ｙ−Ｙ'で切断した断面図である。
【図４】図２に示す半導体装置を切断線Ｚ−Ｚ'で切断した断面図である。
【図５】この発明の実施の形態１にかかる他の半導体装置の要部を示す平面図である。
【図６】この発明の実施の形態１にかかる他の半導体装置の要部を示す平面図である。
【図７】図６に示す半導体装置を切断線Ｙ−Ｙ'で切断した断面図である。
【図８】図６に示す半導体装置を切断線Ｚ−Ｚ'で切断した断面図である。
【図９】この発明の実施の形態２にかかるスイッチング電源装置の構成を示す回路図である。
【図１０】図９に示すスイッチング電源装置の起動回路の構成を示す回路図である。
【図１１】この発明の実施の形態２にかかる半導体装置の要部を示す平面図である。
【図１２】図１１に示す半導体装置を切断線Ｘ−Ｘ'で切断した断面図である。
【図１３】図１１に示す半導体装置を切断線Ｙ−Ｙ'で切断した断面図である。
【図１４】図１１に示す半導体装置を切断線Ｚ−Ｚ'で切断した断面図である。
【図１５】この発明の実施の形態３にかかるスイッチング電源装置の構成を示す回路図である。
【図１６】この発明の実施の形態３にかかるスイッチング電源装置の他の構成を示す回路図である。
【図１７】この発明の実施の形態３にかかるスイッチング電源装置のさらに他の構成を示す回路図である。
【図１８】この発明の実施の形態４にかかる半導体装置を示す断面図である。
【図１９】従来のスイッチング電源装置の構成を示す回路図である。
【図２０】従来のスイッチング電源装置の構成を示す回路図である。
【図２１】従来のスイッチング電源装置に用いられる起動回路の構成を示す回路図である。
【図２２】従来の力率改善回路の構成を示す回路図である。
【符号の説明】
【０１２１】
３１  制御ＩＣ
４１  起動回路
６８  ＮＭＯＳトランジスタ
７３，７４  抵抗
８１  第１のＪＦＥＴ
８２  第２のＪＦＥＴ
１０１  ｐ基板
１０２  ゲート領域
１０３  ドリフト領域
１０４，３０４  ソース領域
１０５  ドレイン領域
１０６  ゲート電極配線
１０７  ゲートポリシリコン電極
１０９  層間絶縁膜
１１０  ドレイン電極配線
１１１  第１のソース電極配線
１１２  第２のソース電極配線
１２１  高耐圧高抵抗素子
１２２  第１の抵抗接続配線
１２３  第２の抵抗接続配線
３０２  ｐベース領域
３１１  ソース電極配線
４１０  力率改善用制御ＩＣ
【図１】
0005564749.tif 000002
【図２】
0005564749.tif 000003
【図３】
0005564749.tif 000004
【図４】
0005564749.tif 000005
【図５】
0005564749.tif 000006
【図６】
0005564749.tif 000007
【図７】
0005564749.tif 000008
【図８】
0005564749.tif 000009
【図９】
0005564749.tif 000010
【図１０】
0005564749.tif 000011
【図１１】
0005564749.tif 000012
【図１２】
0005564749.tif 000013
【図１３】
0005564749.tif 000014
【図１４】
0005564749.tif 000015
【図１５】
0005564749.tif 000016
【図１６】
0005564749.tif 000017
【図１７】
0005564749.tif 000018
【図１８】
0005564749.tif 000019
【図１９】
0005564749.tif 000020
【図２０】
0005564749.tif 000021
【図２１】
0005564749.tif 000022
【図２２】
0005564749.tif 000023