(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板を覆うシード層と、
前記シード層上に配置されるシリコン層と、
前記シリコン層中のトランジスタデバイスと、
前記シード層上に配置されるＩＩＩ−Ｖ層と、
前記ＩＩＩ−Ｖ層内に配置されるＩＩＩ−Ｖ族デバイスと、
複数の電気コンタクトと、を備える半導体構造体であって、
それぞれの前記電気コンタクトは、ＴｉＮまたはＴａＮの層と、当該ＴｉＮまたはＴａＮの層上に金属の層と、を備え、
前記電気コンタクトの１つは、前記シリコン層中の前記トランジスタデバイスに電気的に接続され、
前記電気コンタクトの別の１つは、前記ＩＩＩ−Ｖ族デバイスに電気的に接続され、且つ、当該ＩＩＩ−Ｖ層と接触しているＧｅ／Ｗ、Ｎｉ／Ｇｅ／Ｗ、Ｐｄ／Ｇｅ／ＡｌまたはＰｄ／Ｇｅ／Ｗの層を有し、
前記電気コンタクトの別の１つが備える前記ＴｉＮまたはＴａＮの層は、前記Ｇｅ／Ｗ、Ｎｉ／Ｇｅ／Ｗ、Ｐｄ／Ｇｅ／ＡｌまたはＰｄ／Ｇｅ／Ｗの層の上に配置される、構造体。
【請求項２】
請求項１の構造体において、
前記金属の層はアルミニウムである、構造体。
【請求項３】
請求項１の構造体において、
前記金属の層は銅である、構造体。
【請求項４】
請求項１の構造体において、
前記シリコン層中の前記トランジスタデバイスは、シリコン電界効果トランジスタである、構造体。
【請求項５】
請求項１の構造体において、
前記シリコン層は、その中にＣＭＯＳ  ＦＥＴを含む、構造体。
【請求項６】
請求項４の構造体において、
前記ＩＩＩ−Ｖ族デバイスは、ＦＥＴである、構造体。
【請求項７】
請求項５の構造体において、
前記ＩＩＩ−Ｖ族デバイスは、ＦＥＴである、構造体。
【請求項８】
請求項４の構造体において、
前記ＩＩＩ−Ｖ族デバイスは、バイポーラトランジスタである、構造体。
【請求項９】
請求項５の構造体において、
前記ＩＩＩ−Ｖ族デバイスは、バイポーラトランジスタである、構造体。
【請求項１０】
基板と、
前記基板上に配置されるシリコン層と、
前記シリコン層中のトランジスタデバイスと、
前記基板上に配置されるＩＩＩ−Ｖ層と、
前記ＩＩＩ−Ｖ層内に配置されるＩＩＩ−Ｖ族デバイスと、
複数の電気コンタクトと、を備える半導体構造体であって、
それぞれの前記電気コンタクトは、ＴｉＮまたはＴａＮの層と、当該ＴｉＮまたはＴａＮの層上に金属の層と、を備え、
前記電気コンタクトの１つは、前記シリコン層中の前記トランジスタデバイスに電気的に接続され、
前記電気コンタクトの別の１つは、前記ＩＩＩ−Ｖ族デバイスに電気的に接続され、且つ、当該ＩＩＩ−Ｖ層と接触しているＧｅ／Ｗ、Ｎｉ／Ｇｅ／Ｗ、Ｐｄ／Ｇｅ／ＡｌまたはＰｄ／Ｇｅ／Ｗの層を有し、
前記電気コンタクトの別の１つが備える前記ＴｉＮまたはＴａＮの層は、前記Ｇｅ／Ｗ、Ｎｉ／Ｇｅ／Ｗ、Ｐｄ／Ｇｅ／ＡｌまたはＰｄ／Ｇｅ／Ｗの層の上に配置される、構造体。
【請求項１１】
請求項１０の構造体において、
前記金属の層はアルミニウムである、構造体。
【請求項１２】
請求項１０の構造体において、
前記金属の層は銅である、構造体。
【請求項１３】
基板と、
前記基板を覆うシード層と、
前記シード層上に配置されるシリコン層と、
前記シリコン層中のトランジスタデバイスと、
前記シード層上に配置されるＩＩＩ−Ｖ層と、
前記ＩＩＩ−Ｖ層内に配置されるＩＩＩ−Ｖ族デバイスと、
複数の電気コンタクトと、を備える半導体構造体であって、
それぞれの前記電気コンタクトは、ＴｉＮまたはＴａＮの層と、当該ＴｉＮまたはＴａＮの層上に銅またはアルミニウムの層と、を備え、
前記電気コンタクトの１つは、前記シリコン層中の前記トランジスタデバイスに電気的に接続され、
前記電気コンタクトの別の１つは、前記ＩＩＩ−Ｖ族デバイスに電気的に接続され、且つ、当該ＩＩＩ−Ｖ層と接触しているＧｅ／Ｗ、Ｎｉ／Ｇｅ／Ｗ、Ｐｄ／Ｇｅ／ＡｌまたはＰｄ／Ｇｅ／Ｗの層を有し、
前記電気コンタクトの別の１つが備える前記ＴｉＮまたはＴａＮの層は、前記Ｇｅ／Ｗ、Ｎｉ／Ｇｅ／Ｗ、Ｐｄ／Ｇｅ／ＡｌまたはＰｄ／Ｇｅ／Ｗの層の上に配置される、構造体。
【請求項１４】
請求項１３の構造体において、
前記シリコン層中の前記トランジスタデバイスは、シリコン電界効果トランジスタである、構造体。
【請求項１５】
請求項１３の構造体において、
前記シリコン層は、その中にＣＭＯＳ  ＦＥＴを含む、構造体。
【請求項１６】
請求項１３の構造体において、
前記ＩＩＩ−Ｖ族デバイスは、ＦＥＴである、構造体。
【請求項１７】
請求項１４の構造体において、
前記ＩＩＩ−Ｖ族デバイスは、ＦＥＴである、構造体。
【請求項１８】
請求項１３の構造体において、
前記ＩＩＩ−Ｖ族デバイスは、バイポーラトランジスタである、構造体。
【請求項１９】
請求項１４の構造体において、
前記ＩＩＩ−Ｖ族デバイスは、バイポーラトランジスタである、構造体。
【請求項２０】
基板と、
前記基板上に配置されるシリコン層と、
前記シリコン層中のトランジスタデバイスと、
前記基板上に配置されるＩＩＩ−Ｖ層と、
前記ＩＩＩ−Ｖ層内に配置されるＩＩＩ−Ｖ電界効果トランジスタデバイスと、
複数の電気コンタクトと、を備える半導体構造体であって、
それぞれの前記電気コンタクトは、ＴｉＮまたはＴａＮの層を備え、
前記ＴｉＮまたはＴａＮの層は、
（Ａ）１つが、前記シリコン層中の前記トランジスタデバイスに電気的に接続され、
（Ｂ）別の１つが、ＩＩＩ−Ｖ族材料とショットキー接触して前記ＩＩＩ−Ｖ電界効果トランジスタデバイスにゲート接触を提供し、
（Ｃ）さらに別の１つが、前記ＩＩＩ−Ｖ電界効果トランジスタのソース領域およびドレイン領域に接触しているＧｅ／Ｗ、Ｎｉ／Ｇｅ／Ｗ、Ｐｄ／Ｇｅ／ＡｌまたはＰｄ／Ｇｅ／Ｗの層の上に配置される、構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電気コンタクトに関し、より詳細には、シリコン基板上に形成されるＣＭＯＳデバイスおよびＩＩＩ−Ｖ族デバイスのための電気コンタクトに関する。
【背景技術】
【０００２】
当技術分野において公知であるように、Ｓｉ  ＣＭＯＳ  ＶＬＳＩの集積能力は、１０億個のトランジスタレベルを超えつつある。さらに当技術分野において公知であるように、さらにいくつかの用途では、アナログデバイス、ＲＦデバイスまたは電気光学デバイスが、同一基板上にＣＭＯＳデバイスとして形成されることが要求される。これらのアナログデバイス、ＲＦデバイスまたは電気光学デバイスは、典型的にはＩＩＩ−Ｖ族デバイスである。ＣＭＯＳデバイスとＩＩＩ−Ｖ族デバイスを集積化するために記載された技術の１つでは、２００８年６月２６日に公開された、米国特許出願第２００８／０１４９９１５Ａｌ号に記載されているように、Ｇｅのシード層が使用され、さらに米国特許第７，３７４，１０６号、第７，２８６，７２６号、第７，０５７，２５６号、第６，９３０，８２号、第５，７６７，５３９号、第６，１５４，４７５号、第７，３２１，７１３号、および第７，０５７，２５６号を参照すること。さらに、「ＣＭＯＳデバイスと光学電気デバイスとのモノリシック集積化のためのプラットフォームとしての、人工格子基板上でのシリコンの製造（Ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ  ｏｎ  ｌａｔｔｉｃｅ−ｅｎｇｉｎｅｅｒｅｄ  ｓｕｂｓｔｒａｔｅ（ＳＯＬＥＳ）  ａｓ  ａ  ｐｌａｔｆｏｒｍ  ｆｏｒ  ｍｏｎｏｌｉｔｈｉｃ  ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ  ＣＭＯＳ  ａｎｄ  ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ  ｄｅｖｉｃｅｓ）」、Ｄｏｈｒｍａｎら、Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  ａｎｄ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｂ  １３５（２００６）２３５〜２３７頁で公開、を参照すること。さらに「シリコン上でのＩＩＩ−Ｖ族デバイスの直接成長（Ｄｉｒｅｃｔ  Ｇｒｏｗｔｈ  ｏｆ  ＩＩＩ−Ｖ  Ｄｅｖｉｃｅｓ  ｏｎ  Ｓｉｌｉｃｏｎ）」、Ｈｅｒｒｉｃｋら、Ｍａｔｅｒｉａｌ  Ｒｅｓｅａｒｃｈ  Ｓｏｃｉｅｔｙ  Ｓｙｍｐｏｓｉｕｍ  Ｐｒｏｃｅｅｄｉｎｇｓ、１０６８巻、Ｍａｔｅｒｉａｌｓ  Ｒｅｓｅａｒｃｈ  Ｓｏｃｉｅｔｙ（１０６８−Ｃ０２−１０）で公開、を参照すること。
【０００３】
さらに当技術分野において公知であるように、高温プロセス技術は、小さな形状、ＴａＮまたはＴｉＮ上のＣｕ、ＣＭＯＳデバイスへの電気コンタクトを形成するために使用される。一方、ＩＩＩ−Ｖ族電気コンタクトは、典型的にはＴｉＰｔＡｕまたはＴｉＡｕであり、リフトオフ技術を使用して製造される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願第２００８／０１４９９１５Ａｌ号
【特許文献２】米国特許第７，３７４，１０６号
【特許文献３】米国特許第７，２８６，７２６号
【特許文献４】米国特許第７，０５７，２５６号
【特許文献５】米国特許第６，９３０，８２号
【特許文献６】米国特許第５，７６７，５３９号
【特許文献７】米国特許第６，１５４，４７５号
【特許文献８】米国特許第７，３２１，７１３号
【特許文献９】米国特許第７，０５７，２５６号
【非特許文献】
【０００５】
【非特許文献１】Ｄｏｈｒｍａｎら著、「ＣＭＯＳデバイスと光学電気デバイスとのモノリシック集積化のためのプラットフォームとしての、人工格子基板上でのシリコンの製造（Ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ  ｏｎ  ｌａｔｔｉｃｅ−ｅｎｇｉｎｅｅｒｅｄ  ｓｕｂｓｔｒａｔｅ（ＳＯＬＥＳ）  ａｓ  ａ  ｐｌａｔｆｏｒｍ  ｆｏｒ  ｍｏｎｏｌｉｔｈｉｃ  ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ  ＣＭＯＳ  ａｎｄ  ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ  ｄｅｖｉｃｅｓ）」、Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  ａｎｄ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｂ  １３５（２００６）２３５〜２３７頁
【非特許文献２】Ｈｅｒｒｉｃｋら著、「シリコン上でのＩＩＩ−Ｖ族デバイスの直接成長（Ｄｉｒｅｃｔ  Ｇｒｏｗｔｈ  ｏｆ  ＩＩＩ−Ｖ  Ｄｅｖｉｃｅｓ  ｏｎ  Ｓｉｌｉｃｏｎ）」、Ｍａｔｅｒｉａｌ  Ｒｅｓｅａｒｃｈ  Ｓｏｃｉｅｔｙ  Ｓｙｍｐｏｓｉｕｍ  Ｐｒｏｃｅｅｄｉｎｇｓ、１０６８巻、Ｍａｔｅｒｉａｌｓ  Ｒｅｓｅａｒｃｈ  Ｓｏｃｉｅｔｙ（１０６８−Ｃ０２−１０）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者らは、ＴｉＰｔＡｕまたはＴｉＡｕリフトオフ技術の使用によって、回路密度が制限されること、さらに確立されたＳｉ  ＣＭＯＳ  ＶＬＳＩ銅ベースの相互接続プロセスと互換性がないことを認識した。本発明によって、Ｓｉ  ＣＭＯＳ  ＶＬＳＩ銅ベースの金属相互接続プロセスと、ヘテロ集積ＩＩＩ−Ｖ族デバイス間との相互接続の問題を、金属相互接続工程のまさに第１のレベルで解決する。本発明では、ＣＭＯＳ  ＶＬＳＩ金属相互接続プロセスと完全に互換性がある、Ｓｉ  ＣＭＯＳとＩＩＩ−Ｖ族デバイスとのヘテロ集積化のための金属化スキームを記述する。
【課題を解決するための手段】
【０００７】
本発明によれば、半導体構造体は、基板と、基板を覆うシード層と、シード層上に配置されるシリコン層と、シリコン層中のトランジスタデバイスと、シード層上に配置されるＩＩＩ−Ｖ族デバイスと、複数の電気コンタクトとを備え、それぞれの電気コンタクトは、ＴｉＮまたはＴａＮの層と、ＴａＮまたはＴｉＮの層上に金属の層とを備え、電気コンタクトの１つはＳｉ  ＣＭＯＳトランジスタに電気的に接続され、電気コンタクトの別の１つはＩＩＩ−Ｖ族デバイスに電気的に接続されている。
【０００８】
一実施形態では、金属は、銅またはアルミニウムである。
【０００９】
該配置によれば、Ｓｉ  ＣＭＯＳ  ＶＬＳＩ銅またはアルミニウムベースの金属相互接続プロセスと、ヘテロ集積ＩＩＩ−Ｖ族デバイスとの間の相互接続の問題は、金属相互接続工程のまさに第１のレベルで解決される。該配置は、ＣＭＯＳ  ＶＬＳＩ金属相互接続プロセスと完全に互換性がある。該配置には、原子層成長（ＡＬＤ）方法などの、今日利用できる改良された薄膜技術が使用され、ＡＬＤ成長ＴｉＮおよび／またはＴａＮの使用によって、ＣＭＯＳ  ＶＬＳＩプロセスを、金属相互接続方法と完全に互換性あるものとさせ、ＩＩＩーＶ族ＦＥＴのソース、ドレイン、およびゲートまたはＩＩＩ−Ｖ族ＨＢＴのエミッター、ベース、およびコレクターと接続させ、これらのコンタクトと、銅（Ｃｕ）またはアルミニウム（Ａｌ）ベースのＳＩ  ＣＭＯＳ  ＶＬＳＩ相互接続との間の相互拡散を防ぐ。さらに、該配置によって、Ｓｉ基板上のヘテロ集積ＩＩＩ−Ｖ族デバイスの中に、ＩＩＩ−Ｖ族ベースのデバイスの端子へアクセスするための、銅またはアルミニウムベースの低抵抗および低インダクタンスが備えられる。前述したように、該配置は、Ｓｉ  ＣＭＯＳ  ＶＬＳＩ金属相互接続プロセスと完全に互換性がある。
【００１０】
本発明の１つまたは複数の実施形態の詳細が、添付図面および以下の記載において説明される。他の特徴、目的、および本発明の利点は、明細書および図面、ならびに特許請求の範囲から明らかになるであろう。
【図面の簡単な説明】
【００１１】
【図１】本発明による半導体構造体の断面図であり、該構造体は、基板上のシリコン層中に形成されたＣＭＯＳ  ＦＥＴを備える基板と、該基板上に形成されたＩＩＩ−Ｖ族ＦＥＴとを具備する。
【図２Ａ】図１の半導体構造体の、その製造の種々の段階での断面図である。
【図２Ｂ】図１の半導体構造体の、その製造の種々の段階での断面図である。
【図２Ｃ】図１の半導体構造体の、その製造の種々の段階での断面図である。
【図２Ｄ】図１の半導体構造体の、その製造の種々の段階での断面図である。
【図２Ｅ】図１の半導体構造体の、その製造の種々の段階での断面図である。
【図２Ｆ】図１の半導体構造体の、その製造の種々の段階での断面図である。
【図２Ｇ】図１の半導体構造体の、その製造の種々の段階での断面図である。
【図３Ａ】本発明の別の実施形態による別の半導体構造体の、その製造の種々の段階での断面図であり、該構造体は、基板上のシリコン層中に形成されたＣＭＯＳ  ＦＥＴを備える基板と、該基板上に形成されたＩＩＩ−Ｖ族ＨＢＴとを具備する。
【図３Ｂ】本発明の別の実施形態による別の半導体構造体の、その製造の種々の段階での断面図であり、該構造体は、基板上のシリコン層中に形成されたＣＭＯＳ  ＦＥＴを備える基板と、該基板上に形成されたＩＩＩ−Ｖ族ＨＢＴとを具備する。
【図３Ｃ】本発明の別の実施形態による別の半導体構造体の、その製造の種々の段階での断面図であり、該構造体は、基板上のシリコン層中に形成されたＣＭＯＳ  ＦＥＴを備える基板と、該基板上に形成されたＩＩＩ−Ｖ族ＨＢＴとを具備する。
【図３Ｄ】本発明の別の実施形態による別の半導体構造体の、その製造の種々の段階での断面図であり、該構造体は、基板上のシリコン層中に形成されたＣＭＯＳ  ＦＥＴを備える基板と、該基板上に形成されたＩＩＩ−Ｖ族ＨＢＴとを具備する。
【図３Ｅ】本発明の別の実施形態による別の半導体構造体の、その製造の種々の段階での断面図であり、該構造体は、基板上のシリコン層中に形成されたＣＭＯＳ  ＦＥＴを備える基板と、該基板上に形成されたＩＩＩ−Ｖ族ＨＢＴとを具備する。
【図３Ｆ】本発明の別の実施形態による別の半導体構造体の、その製造の種々の段階での断面図であり、該構造体は、基板上のシリコン層中に形成されたＣＭＯＳ  ＦＥＴを備える基板と、該基板上に形成されたＩＩＩ−Ｖ族ＨＢＴとを具備する。
【図３Ｇ】本発明の別の実施形態による別の半導体構造体の、その製造の種々の段階での断面図であり、該構造体は、基板上のシリコン層中に形成されたＣＭＯＳ  ＦＥＴを備える基板と、該基板上に形成されたＩＩＩ−Ｖ族ＨＢＴとを具備する。
【図３Ｈ】本発明の別の実施形態による別の半導体構造体の、その製造の種々の段階での断面図であり、該構造体は、基板上のシリコン層中に形成されたＣＭＯＳ  ＦＥＴを備える基板と、該基板上に形成されたＩＩＩ−Ｖ族ＨＢＴとを具備する。
【発明を実施するための形態】
【００１２】
種々の図面の類似参照記号は、類似の要素を示す。
【００１３】
図１を参照すると、半導体構造体１０は、シリコン半導体１２の一部分上に形成されたＣＭＯＳ電界効果トランジスタ（ＦＥＴｓ）１４と、シリコン基板の横方向に空間がある部分に形成されたＩＩＩ−Ｖ族ＦＥＴ１５とを備えることが示されている。シリコン半導体１２は、ここでは、用途によって高抵抗または低抵抗を有するバルクシリコンである。
【００１４】
シリコン基板１２上には、二酸化シリコン絶縁層１６、および二酸化シリコン層１６上にＧｅなどのシード層１８が配置される。二酸化シリコン絶縁層２０は、上にＣＭＯＳトランジスタ１４を備えるシリコン基板１２の一部の上に配置される。図示されるように、二酸化シリコン絶縁層２０の上に、シリコン層２２がある。図示されるように、ＣＭＯＳトランジスタ１４は、シリコン層２２の中に形成される。図示されるように、ＮＭＯＳトランジスタは、ＰＭＯＳトランジスタから誘電体領域２４、ここでは二酸化シリコン、によって電気的に絶縁されている。
【００１５】
シード層１８は、その上に、ここではＧａＡｓの高抵抗／半絶縁性バッファー層１９が形成される。ＧａＡｓなどのＩＩＩ−Ｖ族材料の層２１が、バッファー層１９の上に形成される。
【００１６】
図示されるように、ＣＭＯＳトランジスタ１４のソース領域およびドレイン領域に接続される、タングステン（Ｗ）コンタクト２６がある。ＣＭＯＳトランジスタ１４のゲート電極は、数字表示２７によって示される。タングステンコンタクト２６は、図示されるように、二酸化シリコン層２８によって互いに電気的に絶縁される。ＩＩＩ−Ｖ族ＦＥＴ１５のソース領域およびドレイン領域に接続される、Ｇｅ／Ｗコンタクト、Ｎｉ／Ｇｅ／Ｗコンタクト、Ｐｄ／Ｇｅ／ＡｌコンタクトまたはＰｄ／Ｇｅ／Ｗコンタクト３０がある。
【００１７】
ＴｉＮおよび／またはＴａＮの原子層成長（ＡＬＤ）層３２が、タングステンコンタクト２６およびＧｅ／ＷコンタクトまたはＮｉ／Ｇｅ／Ｗコンタクト３０の上に堆積する。ＴｉＮおよび／またはＴａＮの層３２は、ＩＩＩ−Ｖ族ＦＥＴ１５のゲート領域とショットキー接触する。導電体３４、ここでは電気メッキ銅が、層３２の上に形成される。層３２および層３４は、誘電層３６、誘電層３７、誘電層３８、および誘電層４０によって電気的に絶縁されていることに留意すべきである。ここでは層３６、層３７、層３８、および層４０は、それぞれ、二酸化シリコン（層３６）、ＰＥＣＶＤＳｉＮ（層３７）、ＳｉＯＣ（シリコンオキシカーバイド、すなわち、炭素がドープされた二酸化シリコン層であり、ＳｉＣＭＯＳ ＶＬＳＩの製造に使用される）の低Ｋ中間層、（層３８）、およびＳｉＮのＰＥＣＶＤ層（層４０）である。ここでは層３２は、ＴｉＮまたはＴａＮである。
【００１８】
より詳細には、層２８およびタングステン（Ｗ）コンタクト２６上の層３６は、二酸化シリコンである。層３７は、層３６の上にあり、層３７はＳｉＮの薄いＰＥＣＶＤ層である。層３８は、層３７の上にあり、層３８は低誘電率（低ｋ  ＩＬＤ、ここではシリコンオキシカーバイド、すなわち、炭素がドープされた二酸化シリコン層であって、Ｓｉ  ＣＭＯＳ  ＶＬＳＩの製造に使用される）であり、層４０は、層３８の上にあり、層４０は、銅ＣＭＰのためのＰＥＣＶＤハードマスクである。
【００１９】
図２Ａ〜図２Ｇを参照して、構造体１０を形成するプロセスを図示する。このようなことから、図２Ａを参照すると、二酸化シリコン層１６上にシード層１８を備えるシリコン基板１２上の二酸化シリコン絶縁層１６、シード層１８上の二酸化シリコン絶縁層２０、二酸化シリコン絶縁層２０上のシリコン層２２、シリコン層２２の中に形成されたＣＭＯＳトランジスタ１４、ＣＭＯＳトランジスタ１４のソース領域およびドレイン領域に接続するように形成されたタングステン（Ｗ）コンタクト２６、ならびに誘電層３６を構造体に形成した後に、ＩＩＩ−Ｖ族デバイスアイランド領域５０が、シード層１８の上面までエッチングされる。
【００２０】
図２Ｂを参照すると、ＩＩＩ−Ｖ族材料の高抵抗／半絶縁性バッファー層１９、ここでは、例えば、ＧａＡｓが、シード層１８の上面に形成される。活性ＩＩＩ−Ｖ族層２１である、例えば、ＩｎＰまたはＧａＡｓが、例えば、ＩＩＩ−Ｖ族材料成長に関する当業者には周知の、分子線エピタキシー（ＭＢＥ）または有機金属気相成長（ＭＯＣＶＤ）技術を使用して、バッファー層１９の上に形成される。
【００２１】
図２Ｃを参照すると、ソースおよびドレインコンタクト３０、ここではＧｅ／ＷまたはＮｉ／Ｇｅ／Ｗ材料が、活性層２１のソースおよびドレイン領域の上に形成され、その後ＩＩＩ−Ｖ族デバイス構造体によって異なるが、温度４１０℃〜４５０℃で合金化される。図示されるように、ここではゲート凹部２３が、活性層２１の上面に形成される。
【００２２】
図２Ｄを参照すると、図示されるように、薄いＰＥＣＶＤ  ＳｉＮ層３７が、図２Ｃに示される構造体の上面に形成される。
【００２３】
図２Ｅを参照すると、低誘電率（低Ｋ）中間層３８が、薄いＰＥＣＶＤ  ＳｉＮ層３７の上に形成され、その後、銅ＣＭＰのために、低誘電率（低Ｋ）中間層３８の上に、ＰＥＣＶＤ  ＳｉＮハードマスク層４０が堆積されて形成される。
【００２４】
図２Ｆを参照すると、コンタクトホール５２は、誘電層の中を通ってＮＭＯＳおよびＰＭＯＳ  ＦＥＴ１４のためのタングステンプラグ２６に達するように形成され、コンタクトホール５３は、誘電層の中を通って、ＩＩＩ−Ｖ族ＦＥＴデバイス１５のためのソースおよびドレインコンタクト３０ならびにＩＩＩ−Ｖ族ＦＥＴデバイス１５のゲート領域２３に達するように形成される。ここでは、ゲート２３のために、活性層２１部分上にさらに非臨界ウェットエッチングをして、二重凹部ゲート領域を形成する。
【００２５】
図２Ｇを参照すると、原子堆積層３２Ｎｉ／ＴｉＮまたはＮｉ／ＴａＮが、図２Ｆに示されるように、構造体の表面上に堆積される。（ＩＩＩ−Ｖ族デバイスが、ＧａＡｓまたはＩｎＰベースであれば、フィルム状に堆積された原子層はＴｉＮまたはＴａＮであり、ＩＩＩ−Ｖ族デバイスがＧａＮベースであれば、フィルム状に堆積された原子層は、Ｎｉ／ＴｉＮまたはＮｉ／ＴａＮであることに留意されたい）。
【００２６】
銅層３４が、層３２の表面上に電気メッキされ、次に化学的機械的研磨（ＣＭＰ）されて、結果として図１に示される構造体を生じる。
【００２７】
図３Ａ〜図３Ｈを参照すると、ＣＭＯＳトランジスタおよびＩＩＩ−Ｖ族ヘテロ接合バイポーラトランジスタ（ＨＢＴ）を備える構造体を形成するプロセスが示される。ここでは再び、二酸化シリコン層１６上にシード層１８を備えるシリコン基板１２上の二酸化シリコン絶縁層１６、シード層１８上の二酸化シリコン絶縁層２０、二酸化シリコン絶縁層２０上のシリコン層２２、シリコン層２２の中に形成されたＣＭＯＳトランジスタ１４、ＣＭＯＳトランジスタ１４のソース領域およびドレイン領域ならびに誘電層３６に接続されるように形成されるタングステン（Ｗ）コンタクト２６を備える構造体でプロセスが開始され、ＩＩＩ−Ｖ族デバイスアイランド領域５０がシード層１８の上面までエッチングされている。
【００２８】
図３Ｂを参照すると、高抵抗／半絶縁性層１９が、シード層の上面に形成される。活性ＩＩＩ−Ｖ族層２１’、例えば、ＩｎＰまたはＧａＡｓが、バッファー層１９の上に形成される。ここでは、図示されるように、上部が非常に高濃度にドーピングされた、下部サブコレクター層２１ａが形成され、その後にＩＩＩ−Ｖ族コレクター層２１ｂ、その後にＩＩＩ−Ｖ族ベース層２１ｃ、その後にＩＩＩ−Ｖ族エミッター層２１ｄが形成される。
【００２９】
図３Ｃを参照すると、コレクターオーミック接触部６６が、ベース−コレクターメサ部６７、ベースオーミック接触部６８、エミッターオーミック接触部６９、エミッター−ベースメサ部７０とともに形成される。次に、図３Ｄに示すように、ＩＩＩ−Ｖ族ＨＢＴ１５’のために、第１のレベルのパッシベーションとして、再び構造体を、ＳｉＮのＰＥＣＶＤ層３７で覆う。コレクター、ベース、およびエミッターオーミック接触部は、Ｐｔ／Ｗの薄い層を介して形成できる。
【００３０】
図３Ｅを参照すると、次に構造体は、図２Ｅ、図２Ｆおよび図２Ｇと関連して上述したように、それぞれ図３Ｅ、図３Ｆおよび図３Ｇに示される構造体を製造するために処理され、図３Ｈに示される構造体を製造する。このようなことから、図３Ｅを参照すると、低誘電率（低Ｋ）中間層３８が、薄いＰＥＣＶＤ  ＳｉＮ層３７の上に形成され、その後、銅ＣＭＰのためのＰＥＣＶＤ  ＳｉＮハードマスク層４０が、低誘電率（低Ｋ）中間層３８の上に堆積されて形成される。
【００３１】
図３Ｆを参照すると、コンタクトホール５２は、誘電層の中を通って、ＮＭＯＳおよびＰＭＯＳ  ＦＥＴ１４のためのタングステンプラグ２６に達するように形成され、コンタクトホール５３ａ、５３ｂおよび５３ｃは、誘電層の中を通って、ＩＩＩ−Ｖ族ＨＢＴデバイス１５’のための、コレクターコンタクト６６、ベースコンタクト６８およびエミッターコンタクト６９に達するように形成される。
【００３２】
図３Ｇを参照すると、原子堆積層３２Ｎｉ／ＴｉＮまたはＮｉ／ＴａＮが、図２Ｆに示される構造体の表面の上に堆積される。銅層３４は層３２の表面上に電気メッキされ、次に化学的機械的研磨（ＣＭＰ）され、結果として図３Ｈに示される構造体を生じる。
【００３３】
本発明の多くの実施形態を記載してきた。しかしながら、本発明の精神および範囲を逸脱しない範囲で、種々の変更が可能であることが理解されるであろう。例えば、スパッタ堆積および減法パターニング（ｓｕｂｔｒａｃｔｉｖｅ  ｐａｔｔｅｒｎｉｎｇ）によって、層３４のために銅の代わりにアルミニウムが使用されてもよい。すなわち、他の実施形態は、以下の特許請求の範囲内である。
〔態様１〕
基板と、
前記基板を覆うシード層と、
前記シード層上に配置されるシリコン層と、
前記シリコン層中のトランジスタデバイスと、
前記シード層上に配置されるＩＩＩ−Ｖ族デバイスと、
複数の電気コンタクトと、を備える半導体構造体であって、
それぞれの前記電気コンタクトは、ＴｉＮまたはＴａＮの層と、当該ＴｉＮまたはＴａＮの層上に金属の層と、を備え、前記電気コンタクトの１つは、前記シリコン層中の前記トランジスタデバイスに電気的に接続され、前記電気コンタクトの別の１つは、前記ＩＩＩ−Ｖ族デバイスに電気的に接続される、構造体。
〔態様２〕
態様１の構造体において、
前記金属の層はアルミニウムである、構造体。
〔態様３〕
態様１の構造体において、
前記金属の層は銅である、構造体。
〔態様４〕
態様１の構造体において、
前記トランジスタデバイスは、シリコン電界効果トランジスタである、構造体。
〔態様５〕
態様１の構造体において、
前記シリコン層は、その中にＣＭＯＳＦＥＴを含む、構造体。
〔態様６〕
態様４の構造体において、
前記ＩＩＩ−Ｖ族デバイスは、ＦＥＴである、構造体。
〔態様７〕
態様５の構造体において、
前記ＩＩＩ−Ｖ族デバイスは、ＦＥＴである、構造体。
〔態様８〕
態様４の構造体において、
前記ＩＩＩ−Ｖ族デバイスは、バイポーラトランジスタである、構造体。
〔態様９〕
態様５の構造体において、
前記ＩＩＩ−Ｖ族デバイスは、バイポーラトランジスタである、構造体。
〔態様１０〕
基板と、
前記基板上に配置されるシリコン層と、
前記シリコン層中のトランジスタデバイスと、
前記基板上に配置されるＩＩＩ−Ｖ族デバイスと、
複数の電気コンタクトと、を備える半導体構造体であって、
それぞれの前記電気コンタクトは、ＴｉＮまたはＴａＮの層と、当該ＴｉＮまたはＴａＮの層上に金属の層と、を備え、前記電気コンタクトの１つは、トランジスタに電気的に接続され、前記電気コンタクトの別の１つは、前記ＩＩＩ−Ｖ族デバイスに電気的に接続される、構造体。
〔態様１１〕
態様１０の構造体において、
前記金属の層はアルミニウムである、構造体。
〔態様１２〕
態様１０の構造体において、
前記金属の層は銅である、構造体。
〔態様１３〕
基板と、
前記基板を覆うシード層と、
前記シード層上に配置されるシリコン層と、
前記シリコン層中のトランジスタデバイスと、
前記シード層上に配置されるＩＩＩ−Ｖ族デバイスと、
複数の電気コンタクトと、を備える半導体構造体であって、
それぞれの前記電気コンタクトは、ＴｉＮまたはＴａＮの層と、当該ＴｉＮまたはＴａＮの層上に銅またはアルミニウムの層と、を備え、前記電気コンタクトの１つは、トランジスタに電気的に接続され、前記電気コンタクトの別の１つは、前記ＩＩＩ−Ｖ族デバイスに電気的に接続される、構造体。
〔態様１４〕
態様１２の構造体において、
前記トランジスタデバイスは、シリコン電界効果トランジスタである、構造体。
〔態様１５〕
態様１２の構造体において、
前記シリコン層は、その中にＣＭＯＳＦＥＴを含む、構造体。
〔態様１６〕
態様１３の構造体において、
前記ＩＩＩ−Ｖ族デバイスは、ＦＥＴである、構造体。
〔態様１７〕
態様１４の構造体において、
前記ＩＩＩ−Ｖ族デバイスは、ＦＥＴである、構造体。
〔態様１８〕
態様１３の構造体において、
前記ＩＩＩ−Ｖ族デバイスは、バイポーラトランジスタである、構造体。
〔態様１９〕
態様１４の構造体において、
前記ＩＩＩ−Ｖ族デバイスは、バイポーラトランジスタである、構造体。
【図１】
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【図２Ａ】
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【図２Ｂ】
0005603882.tif 000004
【図２Ｃ】
0005603882.tif 000005
【図２Ｄ】
0005603882.tif 000006
【図２Ｅ】
0005603882.tif 000007
【図２Ｆ】
0005603882.tif 000008
【図２Ｇ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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