(57)【特許請求の範囲】
【請求項１】
半導体材料の基板にメモリセルの少なくとも一つのアレイを備えた不揮発性メモリを製造する方法であって、この方法は、
ａ）シリコン基板（１）を提供する工程と、
ｂ）メモリセルのアレイを提供する工程と、ここで、各メモリセルは、基板（１）の上端にトンネル酸化物層（３）のスタックと、トンネル酸化物層（３）の上端にフローティングゲート層（４）とを備え、メモリセルは、互いに自己整合されかつ高さ方向（Ｙ）において基板（１）内へ及び上方へ延在するＳＴＩ（Shallow Trench Isolation）構造により互いから分離される、
ｃ）トンネル酸化物層（３）の上方の高さ位置で、その高さ位置の上方でフローティングゲート（７）が薄くされることになる高さ位置（ｋ１、ｋ３）までＳＴＩ構造（２）を部分的にエッチングバックすることによりフローティングゲート（７）の側壁の上部を露出する工程と、
ｄ）フローティングゲート（７）の露出部（８）の酸化によりフローティングゲート層（４）の上部を薄くする工程と、それにより、犠牲酸化物（９）を形成し、犠牲酸化物（９）を除去し、それにより、メモリセルのアレイ（ＸＹ）に沿った断面において逆Ｔ形状を有するフローティングゲート（７）を生成し、
ｅ）フローティングゲート（７）の上端及び側面に共重合体誘電体層（５）を形成する工程と、
ｆ）共重合体誘電体層（５）の上端にコントロールゲート（６）を形成する工程と、ここで共重合体誘電体層（５）は、フローティングゲート（７）からコントロールゲート（６）を分離する、
の各工程を備えた製造方法。
【請求項２】
工程ｂ）において、さらに、高さ方向（Ｙ）におけるフローティングゲート層（４）の薄肉化を防ぐために、フローティングゲート層（４）の上端にハードマスク（１０）が設けられ、ＳＴＩ構造（２）とともに自己整合される、請求項１記載の製造方法。
【請求項３】
フローティングゲート層（４）はシリコンで作製され、ＳＴＩ構造（２）は酸化シリコンで作製されている、請求項１記載の製造方法。
【請求項４】
犠牲酸化物層（９）の除去と同じ工程ｄ）において、ＳＴＩ構造（２）は、共重合体誘電体層（５）によってさらに除去されたＳＴＩ構造の置換を可能にするため、トンネル酸化物層（３）の上方の第２高さ（ｋ２ｂ）までさらに除去される、請求項１記載の製造方法。
【請求項５】
工程ｄ）は、フローティングゲート（７）とコントロールゲート（６）との間の共重合体誘電体層（５）の下端層（１１）を形成するために、フローティングゲート（７）の露出部（８）を２回目の酸化をすることをさらに備える、請求項１記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１請求項のプリアンブルによれば、半導体材料の基板に少なくとも一つのメモリセルアレイを備えた不揮発性メモリアレイの製造方法に関する。
【背景技術】
【０００２】
そのような不揮発性メモリ構造は、例えばフラッシュメモリ装置のような技術において既知であり、メモリ機能は、フローティングゲートとして知られているメモリセルに電荷を蓄えることにより実行される。そのようなフラッシュメモリ装置の良く知られた２つのタイプは、ＮＡＮＤフラッシュ及びＮＯＲフラッシュである。より高い記憶容量でより安価なメモリ装置を作る常にプレッシャーがあり、これは、絶えず続く小型化、異なるメモリ配列、より良い製造及び歩留まりコントロールによって取り組まれたa.o.である。特に本発明に関係するものは、逆Ｔ形状を有するフローティングゲートを持ったメモリセル構造である。
【０００３】
ＵＳ２００６０２９２８０２は、ＮＡＮＤ型フラッシュメモリ装置、及びその形成方法について記述する。メモリ構造は、箱形状部分から製造され逆Ｔ形状を有しその側面がエッチングにより狭くなっているエレメントを備える。ＵＳ２００６０２９２８０２にて使用される方法の欠点は、プロセスが複雑であり、エッチングダメージを防ぐために余分なプロセス工程が必要であるということである。
【０００４】
ＵＳ２００８００７４９２０は、２次元の不揮発性メモリアレイについて記述する。ここでは、各メモリセルは、断面において逆Ｔ形状を有するフローティングゲートを備える。そのような逆Ｔ形状を形成するための方法、つまり、逆Ｔ形状の下（水平）側を形成するために誘電体層上に第１フローティングゲート層が堆積され、フローティングゲートの直立（垂直）部分を形成するため第１フローティングゲート層上に第２フローティングゲート層が堆積される、ことが記述されている。第１の方法では、フローティングゲートの直立部分は、第１フローティングゲート層上に堆積されたマスキング部分に対して形成された側壁スペーサ間の溝を充填することで形成される。第２の方法では、フローティングゲートの直立部分は、ＳＴＩ（Shallow Trench Isolation）構造に対して形成され、活性領域を超えて延在する側壁スペーサ間の溝を充填することで形成される。第３の方法では、フローティングゲート層上のマスキング部分は、フローティングゲート層を部分的にエッチングするパターンを設立しそれにより直立（垂直）部分を形成する。その後、エッチングされたフローティングゲート層の外面は酸化され、酸化物層は、ＳＴＩトレンチを形成するため側壁スペーサとして使用され、個々のメモリセルを形成する。ＵＳ２００８００７４９２０に記述された方法の欠点は、逆Ｔ形状を形成する方法が複雑で、多くのプロセス工程を必要とするということである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国公開特許２００６０２９２８０２号
【特許文献２】米国公開特許２００８００７４９２０号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、基板上に逆Ｔ形状を有するフローティングゲートを持った不揮発性メモリ構造を形成する、複雑ではない方法を提起することである。
【課題を解決するための手段】
【０００７】
上記目的は、請求項１の工程を備えた本発明による方法によって達成される。
本発明による方法は、次の工程を備える：
ａ）シリコン基板を提供すること、
ｂ）メモリセルアレイを提供すること、ここで、各メモリセルは、基板上のトンネル酸化物層のスタックと、トンネル酸化物層上のフローティングゲート層とを備え、互いに自己整合され、かつ高さ方向において基板内へ及び基板上へ延在するＳＴＩ（Shallow Trench Isolation）によって互いから分離されている、
ｄ）側壁を規定の厚さで除去することでフローティングゲートの上部を薄くし、それによりメモリセルのアレイに沿った断面において逆Ｔ形状を有するフローティングゲートを作成すること、
ｅ）フローティングゲートの上端及び側面に共重合誘電体層を形成すること、
ｆ）共重合誘電体層の上端にコントロールゲートを形成すること、ここで共重合誘電体層はフローティングゲートからコントロールゲートを分離する、
ここで、当該方法は、工程ｄ）の前に工程ｃ）をさらに備え、ここでは、フローティングゲートの側壁の上部は、トンネル酸化物層の上方でフローティングゲートが薄くされることになる高さ位置までＳＴＩ構造を部分的にエッチングバックすることで露出され、
ここで工程ｄ）は、以下の工程を備える：
ｉ）フローティングゲートの露出部分を酸化し、犠牲酸化物層を形成すること、
ｊ）犠牲酸化物層を除去すること。
【０００８】
発明者は、逆Ｔ形状を有するフローティングゲートが、ある構造からスタートすることでより効率的な方法で生産可能であることを発見した。その構造は、基板に及び基板内に形成されたＳＴＩ（Shallow Trench Isolation）構造間の隙間がトンネル酸化物層及びフローティングゲート層で充填され、次に、第１の所望高さまでＳＴＩ構造を部分的に除去することでフローティングゲート層の上部を露出させ、次に、フローティングゲート層の露出部分を酸化させ、犠牲酸化物層を除去し、これによりフローティングゲート層の上部を効率的に薄くしたものである。
【０００９】
本発明の方法の利点は、異なるプロセス工程で作製される下部及び上部を組み合わせる代わりに、逆Ｔ形状を有するフローティングゲートが単一の材料ピースで作製可能であるということである。単一の材料ピースで作製されたフローティングゲートは、フローティングゲートの下部と上部との間の不要な不純物を回避することにより、より良い電気的及び機械的性質を有する。
【００１０】
自己整合方法においてフローティングゲート材料をＳＴＩ構造へ提供することによって、トンネル酸化物及びフローティングゲート層が完全にＳＴＩ構造に整列され、ＳＴＩ構造がトンネル酸化物及びフローティングゲート材料を堆積するためにマスクとして使用可能であり、これによりプロセス工程を省いた、メモリセルが得られる。
【００１１】
フローティングゲート層の露出部の制御された酸化によって、フローティングゲートの上部の幅は、プロセス・パラメータ、特に酸化時間によって正確に決定することができる。エッチングによるよりも酸化によって薄くする利点は、エッチングダメージの発生可能性がなく、及び、保護層を使用するようなエッチングダメージを防ぐために必要とされる余分な工程が要らないことである。他の利点は、側壁の酸化がいずれの方向にも生じるということである。これにより、側壁に平行な方向において通常行われて側壁を薄くする制御をより困難にするエッチングとは対照的に、プロセス・パラメータの小さなずれは、フローティングゲートの上部の厚さに小さな影響を及ぼすに過ぎない。エッチングより優れた酸化の別の利点は、酸化前にフローティングゲートに存在するリンのようなドープする原子がフローティングゲート材料内へ移動し、ドーピングレベル及びフローティングゲート材料の伝導率を増す、ということである。
【００１２】
工程ｂ）において、フローティングゲート層の初期の高さ及び幅、並びに工程ｄ）にて除去される側壁の所定の厚さを制御することにより、逆Ｔ形状の寸法は、正確に制御することができる。さらに、それらの寸法のほとんどは、使用されるリソグラフィープロセスに依存せず、よって、非常に正確に微調整することができる。このことは、最も重要なパラメータである逆Ｔ形状の厚みに関して特に重要である。
【００１３】
本発明による方法の実施形態において、工程ｂ）では、高さ方向においてフローティングゲート層が薄くなるのを防ぐために、任意に、ＳＴＩ構造と自己整合してハードマスクがフローティングゲート層の上端に設けられる。
【００１４】
フローティングゲート層の上端にハードマスクを設けることによって、フローティングゲート高さの減少を回避することができる。ハードマスクを使用したあるいは使用しない方法の間でトレードオフをすることができる。ハードマスクを用いる方法は、ハードマスクを設け除去するためにより多くのプロセス工程を要するが、フローティングゲート材料を堆積するための時間及び材料は少ない。上部を薄くするとき、フローティングゲートの元の高さを保護するためにハードマスクが適用可能である。さらに、ハードマスクは、フローティングゲートの上部の上部コーナーで発生する、角を丸くする効果を制御するのに役立つことができる。
【００１５】
本発明による方法の好ましい実施形態では、フローティングゲート層は、シリコンで作製され、ＳＴＩ構造は、酸化シリコンで作製されている。この方法で、犠牲酸化物層は、ＳＴＩ構造のさらなるエッチングバックと同じ工程で除去することができる。
【００１６】
本発明による方法の別の実施形態では、犠牲酸化物層の除去と同じ工程ｊ）において、ＳＴＩ構造は、トンネル酸化物層上の第２の高さまでさらに除去され、さらに除去されたＳＴＩ構造を共重合体誘電体による置換することを可能にする。共重合体誘電体は、一般的に、より少ない漏れ及びより少ない欠陥のようなより良い材料特性を有し、よって、より良いデータ保持力を有する不揮発性メモリを提供する。
【００１７】
本発明による方法の実施形態において、工程ｄ）は、任意にて、工程ｊ）に続いて工程ｋ）を備える。ここでは、フローティングゲートの露出部は、フローティングゲートとコントロールゲートとの間の共重合体誘電体層の下端層を形成するために２回目の酸化が行われる。共重合体誘電体は、単層又は多層で作製可能である。共重合体誘電体の下端層として堆積された酸化物の代わリに酸化したフローティングゲート材料を使用することは、フローティングゲート層への共重合体誘電体のより良い品質、及び共重合体誘電体層のより良い結合に帰着する。
【図面の簡単な説明】
【００１８】
【図１】ハードマスクを用いずかつ単一の酸化工程を使用した、本発明による第１の方法の好ましい実施形態を図示する不揮発性メモリ装置の断面図である。
【図２】ハードマスクを用いずかつ単一の酸化工程を使用した、本発明による第１の方法の好ましい実施形態を図示する不揮発性メモリ装置の断面図である。
【図３】ハードマスクを用いずかつ単一の酸化工程を使用した、本発明による第１の方法の好ましい実施形態を図示する不揮発性メモリ装置の断面図である。
【図４ａ】ハードマスクを用いずかつ単一の酸化工程を使用した、本発明による第１の方法の好ましい実施形態を図示する不揮発性メモリ装置の断面図である。
【図４ｂ】ハードマスクを用いずかつ単一の酸化工程を使用した、本発明による第１の方法の好ましい実施形態を図示する不揮発性メモリ装置の断面図である。
【図５】ハードマスクを用いずかつ単一の酸化工程を使用した、本発明による第１の方法の好ましい実施形態を図示する不揮発性メモリ装置の断面図である。
【図６】単一の酸化工程及びハードマスクを使用した、第１の方法の変化形である、本発明による第２の方法を示す。
【図７】単一の酸化工程及びハードマスクを使用した、第１の方法の変化形である、本発明による第２の方法を示す。
【図８】単一の酸化工程及びハードマスクを使用した、第１の方法の変化形である、本発明による第２の方法を示す。
【図９】単一の酸化工程及びハードマスクを使用した、第１の方法の変化形である、本発明による第２の方法を示す。
【図１０】単一の酸化工程及びハードマスクを使用した、第１の方法の変化形である、本発明による第２の方法を示す。
【図１１】第１酸化工程の酸化物が除去され第２酸化工程の酸化物が共重合体誘電体層の最下層として使用される、２つの酸化工程を使用した、第１の方法の第２変化形である、本発明による第３の方法を示す。
【図１２】第１酸化工程の酸化物が除去され第２酸化工程の酸化物が共重合体誘電体層の最下層として使用される、２つの酸化工程を使用した、第１の方法の第２変化形である、本発明による第３の方法を示す。
【図１３】第１酸化工程の酸化物が除去され第２酸化工程の酸化物が共重合体誘電体層の最下層として使用される、２つの酸化工程を使用した、第１の方法の第２変化形である、本発明による第３の方法を示す。
【図１４】第１酸化工程の酸化物が除去され第２酸化工程の酸化物が共重合体誘電体層の最下層として使用される、２つの酸化工程を使用した、第１の方法の第２変化形である、本発明による第３の方法を示す。
【図１５】第１酸化工程の酸化物が除去され第２酸化工程の酸化物が共重合体誘電体層の最下層として使用される、２つの酸化工程を使用した、第１の方法の第２変化形である、本発明による第３の方法を示す。
【図１６】第１酸化工程の酸化物が除去され第２酸化工程の酸化物が共重合体誘電体層の最下層として使用される、２つの酸化工程を使用した、第１の方法の第２変化形である、本発明による第３の方法を示す。
【図１７】上述した図１から図５及び図６から図１０のプロセスに対応した、本発明による第１及び第２の方法のフローチャートを示す。
【図１８】上述した図１１から図１６のプロセスに対応した、本発明による第３の方法のフローチャートを示す。
【図１９Ａ】４ｎｍ ＳｉＯ２／４ｎｍ Ｓｉ３Ｎｉ４／４ｎｍ ＳｉＯ２ ONOスタックに関し、フローティングゲートの高さｔＦＩＮの種々の値に対するハーフピッチＷpitch／２の関数としてのコントロールゲートの連結比ＣＲを示す。
【図１９Ｂ】４ｎｍ ＳｉＯ２／６ｎｍ Ａｌ２Ｏ３に関し、フローティングゲートの高さｔＦＩＮの種々の値に対するハーフピッチＷpitch／２の関数としてのコントロールゲートの連結比ＣＲを示す。
【発明を実施するための形態】
【００１９】
本発明は、次の説明及び添付の図によってさらに解明されるであろう。
本発明は、特定の実施形態に関して、及びある図面に関して記述されるだろう。しかし、本発明は、それらに限定されず、請求項によってのみ制限される。記述された図面は、単に模式的であり、限定するものではない。図面において、幾つかの構成要素のサイズは、説明の目的のため、誇張され尺度通りには描かれないかもしれない。寸法及び相対的な寸法は、発明の実際の実施に必ずしも対応していない。
【００２０】
さらに、明細書及び請求範囲における第１、第２、第３等の用語は、類似の構成部分間で区別するために使用され、必ずしも、連続的な、時間的な順番を説明するためのものではない。用語は、適切な状況の下で交換可能であり、発明の実施形態は、ここに記述され又は図示された以外の他のシーケンスにて操作可能である。
【００２１】
さらにまた、明細書及び請求範囲における、上、底、上に、下に、等の用語は、説明の目的のために使用され、必ずしも相対的な位置を記述するためのものではない。よく使用される用語は、適切な状況の下で交換可能であり、ここに記載される発明の実施形態は、ここに記述され又は図示された以外の他のシーケンスにて操作可能である。
【００２２】
請求範囲にて使用される「備える」の用語は、その後に列挙される手段に限定されるように解釈されるべきではない。即ち、それは、他の構成要素または工程を排除しない。よって、それは、明示された特徴、整数、工程あるいは言及されるような構成部分の存在を明確にすると解釈されるべきだが、一若しくは複数の他の特徴、整数、工程、あるいは構成部分、又はそれらのグループの存在や追加を妨げない。よって、「手段Ａ及び手段Ｂを備えたデバイス」の表現の権利範囲は、構成部分Ａ及びＢのみからなるデバイスに限定されるべきではない。それは、本発明に関して、デバイスの唯一関連する構成部分がＡ及びＢであることを意味する。
【００２３】
最初の請求項のプリアンブルによれば、発明は、半導体材料の基板１に少なくとも一つのメモリセルアレイを備えた不揮発性メモリを製造する方法に関する。
【００２４】
図面では、説明を明瞭にするため、少数のメモリセルだけが示されている。
【００２５】
発明による方法は、逆Ｔ形状を有するフローティングゲート７を持ったメモリ装置を製造するための改善された方法について記述する。本発明による方法の好ましい実施形態が記述され、その変形例が記述されるだろう。
【００２６】
例１、好ましい実施形態
図１〜図５は、本発明による方法の好ましい実施形態を図示する不揮発性メモリ装置の断面図であり、ここでは、逆Ｔ形状を有するフローティングゲート７は、単一の酸化工程を用いてかつハードマスク１０を用いずに作製される。
【００２７】
図１は、製造の初期段階での不揮発性メモリアレイの断面を示す。第１方法を図示するため、出発構造が用いられる。この出発構造は、技術的に既知の標準プロセスによって得ることができる。それは、例えばシリコン基板１でスタートし、パターニング、蒸着、及び平坦化プロセスを用いて、その上にトンネル酸化物層３及びフローティングゲート層４が設けられ、ＳＴＩ（Shallow Trench Isolation）構造２が設けられることにより、作製可能である。あるいは、ＳＴＩ構造２は、最初にシリコン基板１に設けることができ、次に、ＳＴＩ構造２間の隙間をトンネル酸化物層３及びフローティングゲート層４で満たすことができる。その後、この構造は、技術的に既知の従来の技術を用いて平坦化される。
両方のケースにおいて、トンネル酸化物層３及びフローティングゲート層４は、ＳＴＩ構造２に自己整合する。ＳＴＩ構造２は、基板１の表面を通して基板１内及び上方へ延在する酸化シリコン構造を備え、これにより、隣接のメモリセルのチャネル領域１３及び基板１上方のフローティングゲート層４を分離する。出発構造のフローティングゲート層４は、高さ（Ｈ１）及び幅（Ｗ１）を有する。
【００２８】
図２は、トンネル酸化物層３の上方の高さ（ｋ１）までＳＴＩ構造２を部分的にエッチングした後の図１の構造を示し、これによって、フローティングゲート層４の側壁の上端及び上部を露出させる。この位置より上で、フローティングゲート層４は薄くされることになり、この位置より下で、フローティングゲート層４は、元の幅Ｗ１を維持することになる。
【００２９】
図３は、例えば熱酸化での部分的酸化後の、フローティングゲート７の露出部８の、図２の構造を示し、これによれば、フローティングゲート７の一部は、犠牲酸化層９の形成のため消滅される。エッチングを越える酸化の利点は、ドープする原子の幾つかのタイプ、例えばリン、は、犠牲酸化物層９内へ失われる代わりに、フローティングゲート材料７内へ移動する。発明による方法の別の実施形態において、請求項１の工程ｆ）は、フローティングゲート７の酸化中、例えばホウ素のドープロスを補償するため、注入ステップをさらに備える。
【００３０】
図４ａは、例えばウェットエッチングによって犠牲酸化物層９を除去した後の図３の構造を示し、その結果、逆Ｔ形状を有するフローティングゲート７となる。この第１方法では、元のフローティングゲート層４の幅（Ｗ１）だけでなく高さ（Ｈ１）も減少することに注意すべきである。発明によれば、「フィン（fin）」とも呼ばれるフローティングゲート７の上部の幅Ｗ２は、初期の幅Ｗ１及び酸化条件、例えば酸化時間、温度、及び周囲の条件を制御することにより制御可能である。この工程で、上記フィンの高さは、Ｈ２まで減少され、トンネル酸化物層３上方のＳＴＩ構造２の高さは、高さｋ２ａまで減少される。この減少は、トンネル酸化物３が露出されないことを確認するために、高さｋ１を計算するときに考慮に入れる必要がある。
【００３１】
任意的に（図４ｂ）、犠牲酸化物層９を除去するのと同じ工程において、ＳＴＩ構造２は、例えばエッチング時間を増加させることによって、トンネル酸化物３上方の高さｋ２ｂまでさらに除去可能である。但し、トンネル酸化物層３を露出させない。このことは、より少ない漏れ及びより少ない欠陥のような、より良い材質特性を有する共重合体誘電体５によって、さらに除去されたＳＴＩ構造２の交換を可能とし、それにより、より良いデータ保持力を有する不揮発性メモリを提供する。
【００３２】
図５は、共重合体誘電体（ＩＰＤ）層５の堆積後の図４の構造、及び、その上端における、ＩＰＤ層５によってフローティングゲート７から電気的に絶縁されたコントロールゲート層６を示す。
【００３３】
トンネル酸化物３は、熱酸化工程により酸化シリコンで作製されるのが好ましいが、高誘電率を有する絶縁層が使用されてもよい。トンネル酸化物は、また、フローティングゲートへの及びフローティングゲートからのキャリアーのトンネリングの間、トンネル酸化物上方の電場分布を制御するため、異なる絶縁層のスタック、例えば、低ｋ及び高ｋの誘電体の組み合わせ、であることができる。トンネル酸化物層３の厚さは、典型的に２〜２０ｎｍである。ＳＴＩ構造２は、酸化シリコンで作製されるのが好ましい。発明によれば、フローティングゲート７は、酸化することができる導電体、あるいは半導体の材料、例えばポリシリコンで作製され、犠牲酸化物層９は酸化シリコンである。ＩＰＤ層は、例えば原子層化学蒸着（ＡＬＣＶＤ）によって堆積可能である。共重合体絶縁体（ＩＰＤ）層５は、単一の絶縁層、例えば一般的に２〜２０ｎｍの厚みを有する酸化シリコン層からなることができるが、高誘電率を有する絶縁層も使用することができる。共重合体誘電体は、また、コントロールゲートへの及びコントロールゲートからのキャリアーのトンネリングを防止して、トンネル酸化物上方の電場分布を制御するため、異なる絶縁層のスタック、例えば、低ｋ及び高ｋの誘電体の組み合わせ、であることができる。ＩＰＤ層は、また、多層の組み合わせ、例えばＯＮＯから成ることができ、それは、３つの層、つまり、一般的に３〜８ｎｍの厚みを有する酸化シリコン（ＳｉＯ２）層、一般的に５〜１５ｎｍの厚みを有する窒化シリコン（Ｓｉ３Ｎ４）層、及び一般的に３〜１０ｎｍの厚みを有する酸化シリコン（ＳｉＯ２）層からなる。多層で作製されたＩＰＤ層の別の例は、２〜１０ｎｍ、例えば５ｎｍの厚みを有する酸化シリコン層と、２〜１０ｎｍ、例えば７ｎｍの厚みを有する酸化アルミニウム層（Ａｌ２Ｏ３）との組み合わせである。多層の組み合わせから成るＩＰＤ層は、ＥＰ１６０５５１７、ＥＰ１９０３６０２、ＥＰ１７４８４７２に記載されており、これらは、参照することにより本書に組み込まれる。多層から成るＩＰＤは、単層のものよりもより良い絶縁性及びより少ない漏れを提供する。コントロールゲート層６は、導電性材料、例えばポリシリコン、シリサイド、金属材料、あるいはこれらの組み合わせで作製される。コントロールゲート６は、例えば、ＡＬＣＶＤ、ＬＰＣＶＤのようなＣＶＤによって堆積可能である。
【００３４】
得られたフローティングゲート４の寸法（Ｗ１、Ｗ２、Ｈ２、ｋ１）は、出発構造（Ｗ１、Ｈ１）の適切な寸法、及び発明によるプロセス・パラメータを選択することにより決定することができる。例えば、図１のフローティングゲート層４の高さＨ１は、上端面が部分的に酸化されるであろうことを考慮して決定すべきである。
【００３５】
例２
図６〜図１０は、本発明による第２の方法を示し、これは、第１の方法の変形であり、ここでは、フローティングゲート層４の露出部８の酸化の間に、フローティングゲート層４の高さの減少を防ぐために、ハードマスク１０が使用され、それによりフローティングゲート層４の一部が犠牲酸化物層９の形成のため消費される。図６〜図１０は、図１〜図５に非常に類似するので、相違点のみを記述する。
【００３６】
図６は、製造の初期段階での不揮発性メモリアレイの断面を示す。本発明による第２の方法を図示するために、それは出発構造として用いられる。この出発構造は、技術的に既知の標準プロセスによって得ることができる。それは、例えば図１に記載されるのと同様のプロセスによって作製可能であるが、ＳＴＩ構造で自己整合される、トンネル酸化物層３及びフローティングゲート層４のスタックにハードマスク層１０を加えることにより作製可能である。
【００３７】
ハードマスク層１０の材料は、典型的に窒化シリコン（Ｓｉ３Ｎ４）で、技術的に既知の従来の技術を用いて、フローティングゲート層４の上端に適用される。図５に示されるものと同じ寸法を有するフローティングゲート７を得るために、図６の出発構造のフローティングゲート層４の高さ（Ｈ２）は、図１で用いられるフローティングゲート層４の高さ（Ｈ１）未満でありえる。実際、この第２の方法では、高さＨ２は、酸化工程の間、減少しないであろう。
【００３８】
図７は、トンネル酸化物層３上の高さ（ｋ１）までＳＴＩ構造２の部分的なエッチング後の、それによりフローティングゲート層４の側壁の上部を露出した、図６の組織を示す。この位置の上方で、フローティングゲート層４は幅が薄くされることになり、また、この位置の上方で、フローティングゲート層４はその元の幅Ｗ１を維持することになる。この発明の第１の方法との差異は、フローティングゲート層４の上端面がハードマスク１０の存在により露出されないということである。
【００３９】
図８は、フローティングゲート層４の露出部８の部分的な酸化後の、それによりフローティングゲート層４の一部が犠牲酸化物層９の形成のために消費される、図７の構造を示す。この第２の方法では、元のフローティングゲート構造４の高さではなく幅のみが減少されることに注目してほしい。この酸化工程で、フィンの上部の幅は、Ｗ２まで減少される。
【００４０】
図９は、犠牲酸化物層９及びハードマスク１０の除去後の、結果的に逆Ｔ形状を有するフローティングゲート７で、それにより上部（直立）部分の幅（Ｗ２）が下部（水平）部分の幅（Ｗ１）よりも小さい、図８の構造を示す。ハードマスク１０及び犠牲酸化物層９の除去の間に、トンネル酸化物層３の上のＳＴＩ構造２の高さもまた、高さｋ２ａまで減少される。この減少は、高さｋ１を計算する際に、トンネル酸化物３が露出しないことを確かめるために、考慮に入れる必要がある。
【００４１】
任意的に（図示せず）、ハードマスク１０及び犠牲酸化物層９を除去するのと同じ工程で、例えばエッチング時間を増すことで、しかしトンネル酸化物層３を露出させることなく、ＳＴＩ構造２は、トンネル酸化物３の上の高さｋ２ｂまでさらに除去することができる。このことは、より少ない漏れ及びより少ない欠陥のようなより良い材質特性を有する共重合体誘電体５によって、さらに除去されたＳＴＩ構造部分の置換を可能とし、それによって、より良いデータ保持力を有する不揮発性メモリを提供する。
【００４２】
図１０は、形状を合わせた共重合体誘電体（ＩＰＤ）層５の堆積後の図９の構造、及びその上端における、ＩＰＤ層５によってフローティングゲート層４から電気的に絶縁されたコントロールゲート層６を示す。
【００４３】
第２の方法の変形において、フローティングゲート７の上端で角を丸くするチューニングのため、ハードマスクはないか、あるいは完全に除去される。この方法は、フィンの上部コーナーでの範囲を増強することを妨げることができる。
【００４４】
例３
図１１〜図１６は、本発明による第３の方法を示し、それは、２つの酸化工程を使用した、第１の方法の２つ目の変形例であり、ここでは、フィンを薄くするため、最初の酸化工程の犠牲酸化物層９が除去され、第２の酸化工程の酸化物が、以下に記述するように、共重合体誘電体１１の下端層として用いられる。
【００４５】
図１１は、製造の初期段階での不揮発性メモリアレイの断面を示す。これは、本発明による第３の方法を図示するために、出発構造として用いられる。この出発構造は、技術的に既知の標準プロセスによって得ることができる。それは、例えば、図１に記述するのと同様のプロセスによって作製可能である。しかしながら本例の場合、フローティングゲート層４の高さＨ３及び幅Ｗ３は、以下に説明するように、２つの酸化工程が適用されるであろうということを考慮に入れる必要がある。
【００４６】
図１２は、トンネル酸化物層３上の高さｋ３までＳＴＩ構造２を部分的にエッチングし、それにより、フローティングゲート層４の上端及び側壁の上部を露出した後の図１１の構造を示している。この位置より上で、フローティングゲート層４は薄くされるようになり、この位置より下で、フローティングゲート層４はその元の幅Ｗ３を維持することになる。所定の高さｋ３は、２つの酸化工程が適用されるということを考慮に入れる必要がある。
【００４７】
図１３は、フローティングゲート層４の露出部８の部分的な酸化、例えば熱酸化後の、それによってフローティングゲート層４の一部が犠牲酸化物層９の形成のため消費された、図１２の構造を示す。
【００４８】
図１４は、例えばエッチングにより犠牲酸化物層９が除去され、結果的に逆Ｔ形状を有するフローティングゲート７となった後の、図１３の構造を示す。ハードマスク１０がフローティングゲート層４の上端に用いられないので、フローティングゲート層４の幅及び高さの両方が減少される。発明によれば、フィンと呼ばれるフローティングゲート４の上部の幅Ｗ４は、初期の幅Ｗ３及び酸化条件、例えば酸化時間の制御により、制御することができる。この工程では、フィンの高さはＨ４まで減少され、幅はＷ４まで減少され、トンネル酸化物層３上のＳＴＩ構造２の高さは、高さｋ４まで減少される。この減少は、高さｋ３を計算する際、トンネル酸化物３が露出されないことを確かめるために、考慮に入れる必要がある。
【００４９】
図１５は、フローティングゲート７の露出部８の第２の酸化の後の、それによりフィンの高さをＨ５まで効果的に減少し、幅をＷ５まで効果的に減少した、図１４の構造を示している。しかしながら、この酸化層は除去されず、フローティングゲート７とコントロールゲート６との間の共重合体誘電体（ＩＰＤ）層１１の下端層を形成するため、フィン上に残される。
【００５０】
上述したように、任意的に、この第３の方法でも、ＳＴＩ構造２の所定高さは、さらに減じることができる。
【００５１】
図１６は、共重合体誘電体層５及びコントロールゲート層６の他の層の堆積後の、図１５の構造を示す。
【００５２】
例４
本発明による第４の方法は、第３の方法の変形であり、ここでは、例２に図示された第２の方法に類似する第１の酸化工程の間に、高さ方向においてフローティングゲート層４が薄くなるのを防ぐために、ハードマスク１０がフローティングゲート層４の上端に使用される。その後、ハードマスク１０及び犠牲酸化物層９は、第２の方法に記載されたのと同様の方法で除去される。その後、第２の酸化がハードマスク１０を用いずに行なわれ、ここでは、第２の酸化物は、共重合体誘電体１１の下端層として用いられる。
【００５３】
図１７は、図１〜図５、及び図６〜図１０のプロセスにそれぞれ対応する、第１と第２の方法のフローチャートを示す。
【００５４】
図１８は、上に説明したように、図１１〜図１６のプロセスに対応する第３及び第４の方法のフローチャートを示す。
【００５５】
上の方法で記述したような露出部の酸化は、例えばＩＳＳＧ酸化物（in-situ steam generated oxidation）あるいはウェット酸化を用いて行うことができる。酸化パラメータは、露出部上に形成された酸化物の厚みを決定し、幅Ｗ１〜Ｗ２の減少が得られる。
【００５６】
下記の表１は、ドープしていないシリコン層上に所定の酸化シリコンを形成するための異なるＩＳＳＧの製法を列記している。シリコン層がドープされる場合、酸化速度は増加し、規定の製法に関し、より厚い酸化物が形成される。例えば、シリコン層が、５ｅ２０  ｃｍ−３Ｐにてドープされる場合、一般的に４０％以上の酸化物が形成される。技術世代（technology generation）に依存して、フローティングゲートの５〜１５ｎｍは、逆Ｔ形状を形成するため所望の幅縮小を得るために酸化する必要がある。
【００５７】
【表１】
0005603688.tif 000002
【００５８】
下記の表２は、ドープしていないシリコン層上に規定の酸化シリコンを形成するための異なったウェット酸化製法を列記する。シリコン層がドープされる場合、酸化速度は増し、与えられた製法に関し、より厚い酸化物が形成される。例えばシリコン層が５ｅ２０ｃｍ−３ Ｐでドープされる場合、一般的に４０％以上の酸化物が形成される。技術世代に依存して、フローティングゲートの５〜１５ｎｍは、逆Ｔ形状を形成するように所望の幅縮小を得るために酸化する必要がある。
【００５９】
【表２】
0005603688.tif 000003
【００６０】
逆Ｔ形状のフローティングゲートの寸法は、以下のように決定することができ、図５には、追加の寸法パラメータが図示されている。
【００６１】
チャネル１３へのコントロールゲート４の連結比ＣＲは、
ＣＲ＝ＣＩＰＤ／（ＣＩＰＤ＋ＣＴＤ）        （１）
として表現することができる。
【００６２】
ＣＲは連結比であり、ＣＩＰＤはコントロールゲート６とフローティングゲート４との間の容量であり、ＣＴＤはフローティングゲート４とチャネル１３との間の容量である。一般的に、連結比ＣＲは、０．６に等しいか、０．６よりも大きい。よって、比率ＣＩＰＤ／ＣＴＤは、１．５に等しいか、１．５よりも大きく、あるいはＣＩＰＤは、１．５×ＣＴＤに等しいか、これよりも大きい。
【００６３】
一次近似において、以下のようにキャパシタンスを定義することができる。
【００６４】
ＣＴＤ＝Ｗ１×Ｌ×ｅｐｓｉｌｏｎｏｘ／ＥＯＴＴＤ      （２）
ＣＩＰＤ＝（Ｗ２＋２．ｔＦＩＮ）×Ｌ×ｅｐｓｉｌｏｎｏｘ／ＥＯＴＩＰＤ      （３）
【００６５】
Ｗ１はメモリセルの幅、Ｌはメモリセルの長さ、Ｗ２はフィン、つまりフローティングゲートの上部の幅、ｔＦＩＮ＝Ｈ２−ｋ１はフィンの高さであり、ＥＯＴＴＤはトンネル誘電体３の等価の電気的な酸化物の厚みであり、ＥＯＴＩＰＤはＩＰＤ誘電体５の等価の電気的な酸化物の厚みであり、一般的に７〜９ｎｍの範囲にあり、ｅｐｓｉｌｏｎｏｘはＳｉＯ２の相対的な誘電率（ｅｐｓｉｌｏｎ０が真空での絶対誘電率であるとき、ｅｐｓｉｌｏｎｏｘ＝３．９×ｅｐｓｉｌｏｎ０）である。酸化シリコンは、誘電材料として使用され、トンネル誘電体３及び共重合体誘電体５を形成すると考えられる。上で述べたように、それら２つの誘電体３、５は、異なる誘電特性を有する材料の層のスタックとして形成可能であり、その場合、それぞれの層の厚みと誘電率との組み合わせは、式（２）及び（３）にて使用されるべきである。Ｗ１及びＬの極小値は、技術世代に依存する。３２ｎｍテクノロジーの場合、３２ｎｍとして、Ｗ１＝Ｌ＝３２ｎｍがこのテクノロジーにて目標とした最小の形状である。
【００６６】
所望の連結率ＣＲを有することとは別に、メモリセルは、もちろん、Ｗ方向に沿ってピッチＸに適合しなければならない。以下の比率を定義することができる。
【００６７】
Ｗ２＋２×ＴＩＰＤ＋ＴＣＧ＝Ｗｐｉｔｃｈ        （４）
【００６８】
ＷｐｉｔｃｈはＷ方向におけるピッチであり、一般的にＷｐｉｔｃｈ＝２×Ｗ１＝２×技術世代の形状（feature size of the technology generation）、ＴＩＰＤはＩＰＤ誘電体５の物理的厚さであり、ＴＣＧはコントロールゲートの最小の物理的厚さである。１５ｎｍの技術世代の場合、Ｗｐｉｔｃｈ＝１５×２＝３０ｎｍ、４ｎｍＳｉＯ２／  ６ｎｍＡｌ２Ｏ３のスタックにより形成されるとして、Ｗ２＝ＴＣＧ＝５ｎｍ、ＴＩＰＤ＝１０ｎｍである。より緩和した寸法は、Ｗｐｉｔｃｈ＝２０ｎｍ×２＝４０ｎｍ、Ｗ２＝ＴＣＧ＝６ｎｍ、ＴＩＰＤ＝１４ｎｍである。
【００６９】
逆Ｔ形状フローティングゲート・メモリセルの寸法を決定するとき、他の電気的、物理的、プロセス的な条件が考慮されねばならない。
【００７０】
あまリにも小さなフィンは完全な消失を受けるので、フィンの幅Ｗ２は、伝導率により制限され、あまリにも小さなフィンは崩壊するかもしれないので、ウエハーの均一性及び機械的安定性により制限される。
【００７１】
コントロールゲート６をエッチングするとき、コントロールゲート６、共重合体誘電体５、フローティングゲート７、及びトンネル誘電体３の完全なスタックは、エッチングされねばならない。よって、図５に示すように、コントロールゲート５がフローティングゲート７を包み、隣接するコントロールゲート７間における隙間を充填するので、フローティングゲート７の厚みＨ２は、エッチングされるべきコントロールゲート５の厚みを決定する。
【００７２】
厚みＴＩＰＤ及び共重合体絶縁体５の構成は、コントロールゲート６とフローティングゲート７との間の漏れを減少するために選択される。そのような共重合体絶縁体５の一例は、ＳｉＯ２とＡｌ２Ｏ３とのスタックであり、それにより、ＳｉＯ２の厚みは約４〜５ｎｍであり、一方、Ａｌ２Ｏ３の厚みは約６〜１０ｎｍであり、結果的に物理的厚さは、約１１〜１５ｎｍとなる。
【００７３】
連結率ＣＲのより正確な決定のため、メモリセルの３Ｄ構造が考慮されるべきである。図１９ａ及び図１９ｂに表わされるようなシミュレーションデータを用いることができる。これらの図は、（ａ）４ｎｍのＳｉＯ２  ／４ｎｍのＳｉ３Ｎｉ４  ／４ｎｍのＳｉＯ２  ＯＮＯスタック、あるいは（ｂ）４ｎｍのＳｉＯ２  ／６ｎｍ  Ａｌ２Ｏ３  スタックとして構成された共重合体誘電体５に関して、フローティングゲート７の高さｔＦＩＮ（上部）の様々な値に関するハーフピッチＷｐｉｔｃｈ／２（＝Ｗ１）の関数としての連結率ＣＲを示している。例えば２５ｎｍの所定のピッチに関して、４ｎｍのＳｉＯ２  ／６ｎｍのＡｌ２Ｏ３に関し、共重合体誘電体スタック５は、０．６のＣＲを持つために（図１９Ｂ、点線を参照）約２５ｎｍのｔＦＩＮを選択しなければならない。ＯＮＯスタックを用いる場合には、フローティングゲート７の寸法は、比較可能なＣＲと同じピッチを得るために、かなり増加しなければならない。
【図１】
0005603688.tif 000004
【図２】
0005603688.tif 000005
【図３】
0005603688.tif 000006
【図４ａ】
0005603688.tif 000007
【図４ｂ】
0005603688.tif 000008
【図５】
0005603688.tif 000009
【図６】
0005603688.tif 000010
【図７】
0005603688.tif 000011
【図８】
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【図９】
0005603688.tif 000013
【図１０】
0005603688.tif 000014
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0005603688.tif 000020
【図１７】
0005603688.tif 000021
【図１８】
0005603688.tif 000022
【図１９Ａ】
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【図１９Ｂ】
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