(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置されXアドレス信号とYアドレス信号にて特定される複数のメモリセルと、
前記複数のメモリセルのうち、Yアドレス信号をプリデコードした選択信号とXアドレス信号とによって特定される第１メモリセルと接続し、読出し動作時には前記第１メモリセルから読み出されたデータを増幅し、書込み動作時には前記第１メモリセルに書き込まれるデータを増幅する第１データアンプと、
前記複数のメモリセルのうち、前記選択信号を遅延した遅延選択信号と前記Xアドレス信号とによって特定される第２メモリセルと接続し、読出し動作時には前記第２メモリセルから読み出されたデータを増幅し、書込み動作時には前記第２メモリセルに書き込まれるデータを増幅する第２データアンプと、
前記第１データアンプの動作タイミングを規定する動作クロック信号を遅延することによって遅延動作クロック信号を生成する生成部と、
前記第１データアンプの動作を制御する第１制御信号と、前記第２データアンプの動作を制御する第２制御信号と、を受け付け、前記動作クロック信号に応じたタイミングで、前記第１制御信号を前記第１データアンプに出力し、前記遅延動作クロック信号に応じたタイミングで、前記第２制御信号を前記第２データアンプに出力するタイミング制御部と、を含む半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記生成部は、前記選択信号に対する前記遅延選択信号の遅延時間に応じた時間だけ前記動作クロック信号を遅延することによって、前記遅延動作クロック信号を生成する、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記タイミング制御部は、
前記動作クロック信号の入力タイミングで、前記第１制御信号と前記第２制御信号とを保持する保持部と、
前記保持部が前記第１制御信号を保持すると、前記保持部に保持された第１制御信号を前記第１データアンプに出力する第１出力部と、
前記保持部に保持された第２制御信号を、前記遅延動作クロック信号の入力タイミングで、前記第２データアンプに出力する第２出力部と、を含む半導体装置。
【請求項４】
請求項１から３のいずれか１項に記載の半導体装置において、
前記Yアドレス信号をプリデコードして前記選択信号を生成するプリデコーダと、
前記Xアドレス信号と前記選択信号とに従って前記第１メモリセルを特定する第１特定部と、
前記選択信号を整形し、整形後の選択信号を、前記遅延選択信号として出力するリピータと、
前記Xアドレス信号と前記遅延選択信号とに従って前記第２メモリセルを特定する第２特定部と、をさらに含む半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記複数のメモリセルは、複数のワード線と複数のビット線の交点に配置されており、
前記複数のメモリセルは、前記ワード線の配線方向で第１メモリ領域と第２メモリ領域とに分割されており、
前記第１特定部は、Xアドレス信号に従って前記ワード線を選択するXデコーダと、前記選択信号に従って前記第１メモリ領域内のビット線を選択する第１Yデコーダと、を含み、前記Xデコーダで選択されたワード線と前記第１Yデコーダで選択されたビット線との交点にあるメモリセルを、前記第１メモリセルとして特定し、
前記リピータは、前記第１Yデコーダを通ってきた選択信号を整形し、整形後の選択信号を、前記遅延選択信号として出力し、
前記第２特定部は、前記Xデコーダと、前記遅延選択信号に従って前記第２メモリ領域内のビット線を選択する第２Yデコーダと、を含み、前記Xデコーダで選択されたワード線と前記第２Yデコーダで選択されたビット線との交点にあるメモリセルを、前記第２メモリセルとして特定する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特には、複数のメモリセルを有する半導体装置に関する。
【背景技術】
【０００２】
複数のメモリバンクを有する半導体装置が知られている（特許文献１、２および３参照）。各メモリバンクは、マトリクス状に配置された複数のメモリセルを有する。
【０００３】
各メモリセルは、１つのトランジスタと１つの容量とから構成される。各メモリセルのトランジスタのゲートは、ワード線に接続されている。各メモリセルのトランジスタのソースは、容量に接続されている。各メモリセルのトランジスタのドレインは、ビット線に接続されている。ビット線は、それぞれ、センスアンプに接続されている。また、半導体装置には、データアンプが設けられている。データアンプは、メモリセルに書き込まれるライトデータと、メモリセルから読み出されたリードデータと、を増幅する。センスアンプのそれぞれとデータアンプとの間には、それぞれ、Yスイッチが設けられている。
【０００４】
各メモリバンクは、XDEC（Xデコーダ）とYDEC（Yデコーダ）とに接続されている。XDECは、Xアドレス信号に従ってワード線を選択する。YDECは、Yアドレス信号に応じたYスイッチ選択信号（以下「YS選択信号」と称する）に従ってYスイッチを選択し、その選択されたYスイッチをオンにする。
【０００５】
なお、YDECがYスイッチを選択しその選択されたYスイッチをオンにすることは、YDECが、オンになったYスイッチと接続されているセンスアンプを選択すること、さらに言えば、そのセンスアンプと接続されているビット線を選択することを意味する。
【０００６】
データアンプは、YDECがオンにしたYスイッチと、そのYスイッチと接続されているセンスアンプと、を介して、Xアドレス信号とYアドレス信号にて特定されるメモリセルと接続する。
【０００７】
データアンプは、データアンプ制御信号を受け付け、データアンプ制御信号に従って動作する。
【０００８】
例えば、データアンプは、データ読込みを示すデータアンプ制御信号を受け付け、かつ、メモリセルと接続すると、メモリセルに書き込まれているリードデータを受け付け、リードデータを増幅する。
【０００９】
また、データアンプは、データ書込みを示すデータアンプ制御信号とライトデータとを受け付け、かつ、メモリセルと接続すると、ライトデータを増幅し、増幅後のライトデータをセンスアンプに出力する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平８−２２１９７８号公報
【特許文献２】特開２０００−１１６４７号公報
【特許文献３】特開２００２−２１６４８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
１つのメモリバンクが複数のメモリ領域に分けられ、メモリ領域ごとにYDECが設けられ、YDECが直列に接続され、YDECにて構成される直列回路の一端からYS選択信号が供給され、メモリ領域ごとにデータアンプが設けられた半導体装置（以下「分割メモリ半導体装置」と称する）が考えられる。
【００１２】
本願発明者は、分割メモリ半導体装置では、回路規模の増大を抑制することが困難となる問題があることを明らかにした。
【００１３】
以下、本願発明者が明らかにした問題を説明する。
【００１４】
上述した分割メモリ半導体装置では、YS選択信号は、YS選択信号を最初に受け付けたYDEC（以下「第１YDEC」と称する）を通っている間に劣化する恐れがある。YS選択信号の劣化は、YDECの動作異常を引き起こす。このため、YS選択信号の劣化を防ぐために、YDEC間にリピータを設けることが考えられる。
【００１５】
しかしながら、リピータが設けられると、リピータでYS選択信号の遅延が発生する。
【００１６】
このため、第１YDECとリピータとを介してYS選択信号を受け付けるYDEC（以下「第２YDEC」と称する）が、Yスイッチをオンにするタイミング、つまり、第２YDECがセンスアンプを選択するタイミングは、リピータが存在しない状態で第２YDECがセンスアンプを選択するタイミングよりも、リピータで生じた遅延分だけ遅くなる。
【００１７】
よって、センスアンプの選択タイミングと、データアンプへのデータアンプ制御信号の入力タイミングと、を合わせるためには、第２YDECが選択したセンスアンプと接続されるデータアンプへのデータアンプ制御信号の出力タイミングを、第２YDECがセンスアンプを選択する際に生じた遅延の分だけ、つまり、リピータでの遅延の分だけ遅らせる必要がある。
【００１８】
図８は、データアンプ制御信号の出力タイミングを遅延する出力制御部１０１の一例を示した図である。なお、図８に示した出力制御部１０１は、１つのメモリバンクがワード線の配線方向で分割されてなる第１および第２メモリ領域を有する半導体装置で使用されるものとする。
【００１９】
図８において、出力制御部１０１は、データアンプ１０２ａおよび１０２ｂと接続されている。
【００２０】
データアンプ１０２ａは、Xアドレス信号とYアドレス信号にて特定されるメモリセルと、第１YDECが選択したセンスアンプを介して接続される。また、データアンプ１０２ｂは、Xアドレス信号とYアドレス信号にて特定されるメモリセルと、第２YDECにて選択されたセンスアンプを介して接続される。
【００２１】
出力制御部１０１は、複数のD-ラッチ１０１ａと、複数のD-ラッチ１０１ｂと、複数のANDゲート回路１０１ｃと、複数のANDゲート回路１０１ｄと、複数のディレイ回路１０１ｅと、を含む。
【００２２】
出力制御部１０１は、データアンプ制御信号ａと、データアンプ制御信号ｂと、を受け付ける。なお、データアンプ制御信号ａおよびｂは、複数ビットからなる信号である。
【００２３】
複数のビットからなるデータアンプ制御信号ａは、リードライトクロックRWCLKの立ち上がりタイミングで、複数のD-ラッチ１０１ａにて並列にラッチされ、その後、リードライトクロックRWCLKが“Ｈ”のときに複数のANDゲート回路１０１ｃを通過して、データアンプ１０２ａに並列に出力される。
【００２４】
複数のビットからなるデータアンプ制御信号ｂは、リードライトクロックRWCLKの立ち上がりタイミングで、複数のD-ラッチ１０１ｂにて並列にラッチされ、その後、リードライトクロックRWCLKが“Ｈ”のときに複数のANDゲート回路１０１ｄを通過する。その後、データアンプ制御信号ｂの各ビットは、各ディレイ回路１０１ｅにて遅延されて、データアンプ１０２ｂに並列に出力される。複数のディレイ回路１０１ｅの遅延量は、リピータでの遅延量に設定される。
【００２５】
出力制御部１０１では、データアンプ制御信号ｂの各ビットが遅延されている。このため、センスアンプの選択タイミングとデータアンプの制御タイミングとを合わせることが可能になる。よって、データの読み書きを精度よく実行することが可能になる。
【００２６】
しかしながら、出力制御部１０１では、データアンプ制御信号ｂのビットごとに、ディレイ回路１０１ｅが設けられている。つまり、データアンプ制御信号のビット数と同数のディレイ回路が存在する。このため、半導体装置の回路規模が増大してしまう。
【課題を解決するための手段】
【００２７】
本発明の半導体装置は、マトリクス状に配置されXアドレス信号とYアドレス信号にて特定される複数のメモリセルと、前記複数のメモリセルのうち、Yアドレス信号をプリデコードした選択信号とXアドレス信号とによって特定される第１メモリセルと接続し、読出し動作時には前記第１メモリセルから読み出されたデータを増幅し、書込み動作時には前記第１メモリセルに書き込まれるデータを増幅する第１データアンプと、前記複数のメモリセルのうち、前記選択信号を遅延した遅延選択信号と前記Xアドレス信号とによって特定される第２メモリセルと接続し、読出し動作時には前記第２メモリセルから読み出されたデータを増幅し、書込み動作時には前記第２メモリセルに書き込まれるデータを増幅する第２データアンプと、前記第１データアンプの動作タイミングを規定する動作クロック信号を遅延することによって遅延動作クロック信号を生成する生成部と、前記第１データアンプの動作を制御する第１制御信号と、前記第２データアンプの動作を制御する第２制御信号と、を受け付け、前記動作クロック信号に応じたタイミングで、前記第１制御信号を前記第１データアンプに出力し、前記遅延動作クロック信号に応じたタイミングで、前記第２制御信号を前記第２データアンプに出力するタイミング制御部と、を含む。
【発明の効果】
【００２８】
本発明によれば、生成部は、動作クロック信号を遅延することによって遅延動作クロック信号を生成する。また、タイミング制御部は、第１データアンプの動作を制御する第１制御信号と、第２データアンプの動作を制御する第２制御信号と、を受け付け、動作クロック信号に応じたタイミングで、第１制御信号を第１データアンプに出力し、遅延動作クロック信号に応じたタイミングで、第２制御信号を第２データアンプに出力する。
【００２９】
よって、第２制御信号の出力タイミングの遅延時間を生成するための構成としては、動作クロック信号を遅延する生成部が設けられればよい。
【００３０】
このため、第２制御信号の出力タイミングを遅延するために第２制御信号のビット数と同数のディレイ回路を設ける場合に比べて、第２制御信号の出力タイミングを遅延するための構成を少なくでき、半導体装置の回路規模の増大を抑制することが可能になる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態の半導体装置１の半導体チップ上のレイアウトの概要を示した図である。
【図２】メモリバンクBank１の構成を示した図である。
【図３】図２に示したメモリセルアレイMCA周辺を示した図である。
【図４】図２に示したデータアンプコントローラDAControlを示した図である。
【図５】タイミング制御回路１３の動作を説明するための図である。
【図６】データアンプブロックDAB1を示した図である。
【図７】データアンプDAを示した図である。
【図８】出力制御部１０１の一例を示した図である。
【発明を実施するための形態】
【００３２】
以下、本発明の一実施形態について図面を参照して説明する。
【００３３】
図１は、本発明の一実施形態の半導体装置１の半導体チップ上のレイアウトの概要を示した図である。なお、半導体装置１は、図１には示されていない回路も含む。
【００３４】
図１において、半導体装置１は、８個のメモリバンクBank0〜Bank7を有する。なお、メモリバンクの数は８個に限るものではない。メモリバンクBank0〜Bank7には、それぞれ、複数のワード線と複数のビット線の各交点にマトリクス状に配置されXアドレス信号とYアドレス信号にて特定される複数のメモリセルが設けられている。
【００３５】
各メモリセルは、１つのトランジスタと１つの容量とから構成される。各メモリセルのトランジスタのゲートはワード線に接続され、各メモリセルのトランジスタのソースは容量に接続されている。各メモリセルのトランジスタのドレインは、ビット線に接続されている。ビット線は、それぞれ、センスアンプSAに接続されている。
【００３６】
各ワード線は、各メモリバンクBank0〜Bank7内で、Y方向に延伸するように配線されている。各ビット線は、各メモリバンクBank0〜Bank7内で、ワード線と直交するX方向に延伸するように配線されている。
【００３７】
メモリバンクBank0〜Bank7は、それぞれ、ワード線の配線方向（Y方向）で第１メモリ領域MA1と第２メモリ領域MA2とに分割されている。
【００３８】
各メモリセルは、X0〜X13からなる１４ビットのXアドレス信号と、Yアドレス信号と、によって特定される。
【００３９】
Xアドレス信号は、ワード線を特定するために使用される。本実施形態では、X0〜X12の１３ビットで、X方向に並ぶワード線のいずれかが選択され、X13で、メモリ領域MA1とメモリ領域MA2のいずれかが選択される。メモリ領域MA1は、Xアドレス信号のX13ビットが“Ｈ”であることによって特定されるメモリセルが存在する領域である。メモリ領域MA2は、X13ビットが“Ｌ”であることによって特定されるメモリセルが存在する領域である。
【００４０】
Yアドレス信号は、ビット線を特定するために、さらに言えば、ビット線と接続されたセンスアンプSAを特定するために、さらに言えば、センスアンプSAと接続されたYスイッチを特定するために使用される。
【００４１】
メモリバンクBank0〜Bank7の周囲には、それぞれ、１つのXデコーダXDECと２つのYデコーダYDEC1〜YDEC2が設けられている。YデコーダYDEC1は、第１Yデコーダの一例であり、YデコーダYDEC2は、第２Yデコーダの一例である。
【００４２】
XデコーダXDECは、Xアドレス信号に従ってワード線を選択する。YデコーダYDEC1は、Yアドレス信号に応じたYS選択信号に従って、メモリ領域MA1内のYスイッチを選択し、その選択されたYスイッチをオンにする。YデコーダYDEC2は、YS選択信号に従って、メモリ領域MA2内のYスイッチを選択し、その選択されたYスイッチをオンにする。なお、YS選択信号は、Yアドレス信号をプリデコードすることによって生成される選択信号である。
【００４３】
YデコーダYDEC1とYデコーダYDEC2との間には、リピータRが接続されている。YデコーダYDEC1とリピータR とYデコーダYDEC2とは直列に接続されている。YS選択信号は、YデコーダYDEC1に入力され、その後、リピータRで時間をかけて増幅および整形される。増幅および整形されたYS選択信号は、YデコーダYDEC2に入力される。なお、リピータRから出力されたYS選択信号は、遅延選択信号の一例である。
【００４４】
XデコーダXDECとYデコーダYDEC1とは、第１特定部に含まれる。第１特定部は、Xアドレス信号とYS選択信号とに従って、メモリ領域MA1内のメモリセル（第１メモリセル）を特定する。本実施形態では、第１特定部は、XデコーダXDECで選択されたワード線とYデコーダYDEC1で選択されたビット線との交点にあるメモリセルを、第１メモリセルとして特定する。
【００４５】
また、XデコーダXDECとYデコーダYDEC2とは、第２特定部に含まれる。第２特定部は、Xアドレス信号とリピータRから出力されたYS選択信号とに従って、メモリ領域MA2内のメモリセル（第２メモリセル）を特定する。本実施形態では、第２特定部は、XデコーダXDECで選択されたワード線とYデコーダYDEC2で選択されたビット線との交点にあるメモリセルを、第２メモリセルとして特定する。
【００４６】
メモリバンクBank1のメモリ領域MA1とメモリバンクBank4のメモリ領域MA1との間には、データアンプブロックDAB1が設けられている。メモリバンクBank1のメモリ領域MA2とメモリバンクBank4のメモリ領域MA2との間には、データアンプブロックDAB2が設けられている。
【００４７】
また、メモリバンクBank3のメモリ領域MA1とメモリバンクBank6のメモリ領域MA1との間には、データアンプブロックDAB3が設けられている。メモリバンクBank3のメモリ領域MA2とメモリバンクBank6のメモリ領域MA2との間には、データアンプブロックDAB4が設けられている。
【００４８】
データアンプブロックDAB1は、第１データアンプの一例であり、メモリバンクBank0〜Bank1およびBank4〜Bank5のそれぞれのメモリ領域MA1内のメモリセルと接続可能である。データアンプブロックDAB1は、読出し動作時にはメモリ領域MA1内の第１メモリセルから読み出されたデータを増幅し、書込み動作時には第１メモリセルに書き込まれるデータを増幅する。
【００４９】
データアンプブロックDAB2は、第２データアンプの一例であり、メモリバンクBank0〜Bank1およびBank4〜Bank5のそれぞれのメモリ領域MA2内のメモリセルと接続可能である。データアンプブロックDAB2は、読出し動作時にはメモリ領域MA2内の第２メモリセルから読み出されたデータを増幅し、書込み動作時には第２メモリセルに書き込まれるデータを増幅する。
【００５０】
データアンプブロックDAB3は、第１データアンプの一例であり、メモリバンクBank2〜Bank3およびBank6〜Bank7のそれぞれのメモリ領域MA1内のメモリセルと接続可能である。データアンプブロックDAB3は、読出し動作時にはメモリ領域MA1内の第１メモリセルから読み出されたデータを増幅し、書込み動作時には第１メモリセルに書き込まれるデータを増幅する。
【００５１】
データアンプブロックDAB4は、第２データアンプの一例であり、メモリバンクBank2〜Bank3およびBank6〜Bank7のそれぞれのメモリ領域MA2内のメモリセルと接続可能である。データアンプブロックDAB4は、読出し動作時にはメモリ領域MA2内の第２メモリセルから読み出されたデータを増幅し、書込み動作時には第２メモリセルに書き込まれるデータを増幅する。
【００５２】
なお、各データアンプブロックDAB1〜DAB４は、X方向に配線されたメインI/O線MIOとY方向に配線されたローカルI/O線LIOとYスイッチとセンスアンプSAとを介して、メモリセルと接続される。
【００５３】
データアンプブロックDAB1とデータアンプブロックDAB4との間には、各データアンプブロックを制御するデータアンプコントローラDAControlが設けられている。
【００５４】
図２は、メモリバンクBank1の構成を示した図である。図２において、図１に示したものと同一構成のものには同一符号を付してある。なお、メモリバンクBank0およびBank2〜Bank7の構成は、メモリバンクBank１の構成と同様である。このため、メモリバンクBank0およびBank2〜Bank7の構成の説明は省略する。
【００５５】
図２において、メモリバンクBank1は、マトリクス状にレイアウトされた複数のメモリセルアレイMCAを含む。
【００５６】
Y方向で隣接するメモリセルアレイMCA間には、サブワードドライバSWDが配置されている。サブワードドライバSWDは、メモリセルアレイMCA内のワード線（サブワード線；Y方向に配線）を活性化する。
【００５７】
X方向で隣接するメモリセルアレイMCA間には、センスアンプSAとYスイッチ（不図示）が配置されている。センスアンプSAとYスイッチは、メモリセルアレイMCA内のビット線（X方向に延在）を駆動する。各メモリセルアレイMCAには、それぞれ異なるローカルI/O線対LIOが割り当てられる。
【００５８】
図３は、図２に示したメモリセルアレイMCA周辺を示した図である。図３において、図１または２に示したものと同一構成のものには同一符号を付してある。
【００５９】
図３において、ローカルI/OスイッチLIOSWは、LIO選択信号に従って、ローカルI/O線LIOとメインI/O線MIOとの接続を制御する。LIO選択信号は、XデコーダXDECによって生成される。つまり、XデコーダXDECは、Xアドレス信号に基づいて、ワード線（サブワード線）SWLを選択すると共に、その選択されたワード線SWLに対応するローカルI/O線LIOと接続されたローカルI/OスイッチLIOSWをオンするためのLIO選択信号を生成する。
【００６０】
センスアンプSAは、ワード線（サブワード線）SWLの選択（活性化）によってビット線対BLT/Bに生じた電位差を増幅する。
【００６１】
センスアンプSAの入出力ノードは、YスイッチYSWを介して、センスアンプSAに対応するローカルI/O線対LIOに接続される。YスイッチYSWは、図２に示したプリYデコーダPYDECで生成されたYS選択信号によって制御される。さらに言えば、YスイッチYSWは、YS選択信号にて駆動されるYデコーダYDEC1またはYDEC2によって制御される。このため、複数のセンスアンプSAのうち、Yアドレス信号によって選択される一部のセンスアンプSA（図３に示した例では８個のセンスアンプSA）がローカルI/O線対LIOに接続される。
【００６２】
なお、図２に示したプリYデコーダPYDECは、プリデコーダの一例であり、Yアドレス信号をプリデコードしてYS選択信号を生成する。
【００６３】
図３に戻って、ローカルI/O線対LIOは、ローカルI/OスイッチLIOSWを介して、メインI/O線対MIOと接続される。
【００６４】
メモリバンクBank1のメモリ領域MA1内のメインI/O線対MIOは、データアンプブロックDAB1と接続されている。また、メモリバンクBank1のメモリ領域MA2内のメインI/O線対MIOは、データアンプブロックDAB2と接続されている。
【００６５】
メモリバンクBank1のメモリ領域MA1では、YスイッチYSWのオンオフの制御は、YデコーダYDEC1にて行われる。一方、メモリバンクBank1のメモリ領域MA2では、YスイッチYSWのオンオフの制御は、YデコーダYDEC2にて行われる。
【００６６】
YデコーダYDEC1は、プリYデコーダPYDECからYS選択信号を受け付けると、メモリバンクBank1のメモリ領域MA1内のYスイッチYSWのオンオフを制御する。
【００６７】
YデコーダYDEC2は、YデコーダYDEC1を通った後リピータRで増幅されたYS選択信号を受け付けると、メモリバンクBank1のメモリ領域MA2内のYスイッチYSWのオンオフを制御する。
【００６８】
このため、YS選択信号がプリYデコーダPYDECから出力された時点からメモリ領域MA2内のYスイッチYSWのオンオフが制御される時点までの時間は、YS選択信号がプリYデコーダPYDECから出力された時点からメモリ領域MA1内のYスイッチYSWのオンオフが制御される時点までの時間よりも、リピータRでの増幅処理に要する時間、遅くなる。
【００６９】
よって、YS選択信号がプリYデコーダPYDECから出力された時点からメモリ領域MA2内のメモリセルがデータアンプブロックDAB2と接続する時点までの時間は、YS選択信号がプリYデコーダPYDECから出力された時点からメモリ領域MA1内のメモリセルがデータアンプブロックDAB1と接続する時点までの時間よりも、リピータRでの整形処理に要する時間、遅くなる。
【００７０】
このため、本実施形態では、データアンプコントローラDAControlは、データアンプブロックDAB2用のデータアンプ制御信号の送信タイミングを遅らせている。
【００７１】
図４は、図２に示したデータアンプコントローラDAControlを示した図である。図４において、図１または図８に示したものと同一構成のものには同一符号を付してある。また、図５は、タイミング制御回路１３の動作を説明するための図である。なお、図５では、説明を簡略化するために、D-ラッチ１０１ａおよび１０１ｂとANDゲート回路１０１ｃおよび１０１ｄとが各々１つの場合を示している。
【００７２】
図４において、データアンプコントローラDAControlは、制御信号作成部１１と、遅延生成部１２と、タイミング制御部１３と、を含む。タイミング制御部１３は、保持部１３ａと、複数のANDデータ回路１０１ｃおよび１０１ｄを含む。複数のANDデータ回路１０１ｃは、第１出力部の一例であり、複数のANDデータ回路１０１ｄは、第２出力部の一例である。保持部１３ａは、複数のD-ラッチ１０１ａおよび１０１ｂを含む。
【００７３】
制御信号作成部１１は、Xアドレス信号のうちのX13ビットの信号と、Yアドレス信号と、読出しまたは書込みを指示するコマンド信号（リードコマンドまたはライトコマンド）と、を受け付ける。なお、制御信号作成部１１は、データ書込み時には、ライトデータも受け付ける。
【００７４】
制御信号作成部１１は、データアンプブロックの動作を規定する複数ビットのデータアンプ制御信号を、Yアドレス信号とコマンド信号に基づいて生成する。制御信号作成部１１は、コマンド信号がリードコマンドである場合、データアンプブロックの読出し動作を制御するデータアンプ制御信号を生成する。制御信号作成部１１は、コマンド信号がライトコマンドである場合、データアンプブロックの書込み動作を制御するデータアンプ制御信号を生成する。
【００７５】
制御信号作成部１１は、X13＝Hの場合、複数ビットのデータアンプ制御信号を、データアンプブロックDAB1の動作を制御する第１制御信号として、並列に、D-ラッチ１０１ａに出力する。また、制御信号作成部１１は、X13＝Lの場合、複数ビットのデータアンプ制御信号を、データアンプブロックDAB2の動作を規定する第２制御信号として、並列に、D-ラッチ１０１ｂに出力する。
【００７６】
遅延生成部１２は、データアンプブロックDAB1の動作タイミングを規定するリードライトクロックRWCLKを遅延することによって遅延クロックを生成する。例えば、遅延生成部１２は、リピータRでの整形処理に伴う遅延時間に応じた時間だけリードライトクロックRWCLKを遅延することによって、遅延クロックを生成する。なお、リードライトクロックRWCLKは、動作クロック信号の一例であり、遅延クロックは、遅延動作クロック信号の一例である。
【００７７】
タイミング制御部１３は、第１制御信号と第２制御信号とを受け付ける。タイミング制御部１３は、リードライトクロックRWCLKに応じたタイミングで、第１制御信号をデータアンプブロックDAB1に出力する。また、タイミング制御部１３は、遅延クロックに応じたタイミングで、第２制御信号をデータアンプブロックDAB2に出力する。
【００７８】
保持部１３ａは、リードライトクロックRWCLKの入力タイミングで、第１制御信号と第２制御信号とを保持する。
【００７９】
複数のD-ラッチ１０１ａは、リードライトクロックRWCLKの立ち上がりタイミング（入力タイミング）で、複数ビットのデータアンプ制御信号（第１制御信号）をラッチし、複数ビットのデータアンプ制御信号（第１制御信号）を、複数のANDゲート回路１０１ｃに出力する。
【００８０】
複数のANDゲート回路１０１ｃが複数ビットのデータアンプ制御信号を受け付けた際には、リードライトクロックRWCLKが“Ｈ”になっているので、複数のANDゲート回路１０１ｃは開いている。このため、複数のD-ラッチ１０１ａから出力された複数ビットのデータアンプ制御信号は、複数のANDゲート回路１０１ｃを通過して、データアンプブロックDAB1に入力する（図５参照）。
【００８１】
つまり、複数のANDゲート回路１０１ｃは、保持部１３ａが第１制御信号を保持すると、保持部１３ａに保持された第１制御信号をデータアンプブロックDAB1に出力する。
【００８２】
また、複数のD-ラッチ１０１ｂは、リードライトクロックRWCLKの立ち上がりタイミング（入力タイミング）で、複数ビットのデータアンプ制御信号（第２制御信号）をラッチし、複数ビットのデータアンプ制御信号（第２制御信号）を、複数のANDゲート回路１０１ｄに出力する。
【００８３】
複数のANDゲート回路１０１ｄが複数ビットのデータアンプ制御信号（第２制御信号）を受け付けた際には、遅延クロックが“Ｌ”となっているので、複数のANDゲート回路１０１ｃは閉じている。
【００８４】
その後、遅延クロックが“Ｈ”になると、複数のANDゲート回路１０１ｄが開く。このため、複数のD-ラッチ１０１ｂから出力された複数ビットのデータアンプ制御信号（第２制御信号）は、複数のANDゲート回路１０１ｄを通過して、データアンプブロックDAB2に入力する（図５参照）。
【００８５】
このように、本実施形態による半導体装置１は、マトリクス状に配置されXアドレス信号とYアドレス信号にて特定される複数のメモリセルMCと、複数のメモリセルMCのうち、Yアドレス信号をプリデコードした選択信号（YS選択信号）とXアドレス信号とによって特定される第１メモリセルと接続し、読出し動作時には第１メモリセルから読み出されたデータを増幅し、書込み動作時には第１メモリセルに書き込まれるデータを増幅する第１データアンプDAB1と、複数のメモリセルMCのうち、選択信号を遅延した遅延選択信号とXアドレス信号とによって特定される第２メモリセルと接続し、読出し動作時には第２メモリセルから読み出されたデータを増幅し、書込み動作時には第２メモリセルに書き込まれるデータを増幅する第２データアンプDAB2と、第１データアンプDAB1の動作タイミングを規定する動作クロック信号RWCLKを遅延することによって遅延動作クロック信号を生成する生成部１２と、第１データアンプDAB1の動作を制御する第１制御信号と、第２データアンプDAB2の動作を制御する第２制御信号と、を受け付け、動作クロック信号RWCLKに応じたタイミングで、第１制御信号を第１データアンプDAB1に出力し、遅延動作クロック信号に応じたタイミングで、第２制御信号を第２データアンプDAB2に出力するタイミング制御部１３と、を含む。
【００８６】
本実施形態では、生成部１２は、選択信号に対する遅延選択信号の遅延時間に応じた時間だけ動作クロック信号RWCLKを遅延することによって、遅延動作クロック信号を生成する。
【００８７】
また、タイミング制御部１３は、動作クロック信号RWCLKの入力タイミングで、第１制御信号と第２制御信号とを保持する保持部１３ａと、保持部１３ａが第１制御信号を保持すると、保持部１３ａに保持された第１制御信号を第１データアンプDAB1に出力する第１出力部１０１ｃと、保持部１３ａに保持された第２制御信号を、遅延動作クロック信号の入力タイミングで、第２データアンプDAB2に出力する第２出力部１０１ｄと、を含む。
【００８８】
また、半導体装置１は、Yアドレス信号をプリデコードして選択信号を生成するプリデコーダPYDECと、Xアドレス信号と選択信号とに従って第１メモリセルを特定する第１特定部（XDEC、YDEC1）と、選択信号を整形し、整形後の選択信号を、遅延選択信号として出力するリピータRと、Xアドレス信号と遅延選択信号とに従って第２メモリセルを特定する第２特定部（XDEC、YDEC2）と、をさらに含む。
【００８９】
また、半導体装置１では、複数のメモリセルMCは、複数のワード線SWLと複数のビット線BLの交点に配置されており、複数のメモリセルMCは、ワード線SWLの配線方向で第１メモリ領域MA1と第２メモリ領域MA2とに分割されており、第１特定部は、Xアドレス信号に従ってワード線SWLを選択するXデコーダXDECと、選択信号に従って第１メモリ領域MA1内のビット線BLを選択する第１YデコーダYDEC1と、を含み、XデコーダXDECで選択されたワード線SWLと第１YデコーダYDEC1で選択されたビット線BLとの交点にあるメモリセルMCを、第１メモリセルとして特定し、リピータRは、第１YデコーダYDEC1を通ってきた選択信号を整形し、整形後の選択信号を、遅延選択信号として出力し、第２特定部は、Xデコーダと、遅延選択信号に従って第２メモリ領域内のビット線BLを選択する第２YデコーダYDEC2と、を含み、XデコーダXDECで選択されたワード線SWLと第２YデコーダYDEC2で選択されたビット線BLとの交点にあるメモリセルMCを、第２メモリセルとして特定する。
【００９０】
図６は、データアンプブロックDAB1を示した図である。なお、本実施形態では、データアンプブロックDAB2〜DAB4は、データアンプブロックDAB1と同一構成である。このため、データアンプブロックDAB2〜DAB4の説明は省略する。
【００９１】
図６において、データアンプブロックDAB1は、データアンプ制御回路２１と、複数のデータアンプDAと、を含む。
【００９２】
データアンプ制御回路２１は、データアンプコントローラDAControlからデータアンプ制御信号を受け付けると、データアンプ制御信号をデコードすることによって、データアンプ駆動信号を生成する。
【００９３】
本実施形態では、データアンプ制御回路２１は、データアンプ制御信号をデコードすることによって、データアンプ駆動信号として、バンク選択信号、MIOイコライズ信号、リードアンプ制御信号、および、ライトアンプ制御信号を生成する。
【００９４】
なお、データアンプ制御信号は、Xアドレス信号のうちのX13ビットの信号とYアドレス信号とコマンド信号（リードコマンドまたはライトコマンド）とに基づいて作成された信号であるため、バンク選択信号、MIOイコライズ信号、リードアンプ制御信号、および、ライトアンプ制御信号は、X13ビットの信号とYアドレス信号とコマンド信号とに基づく信号となる。
【００９５】
図７は、データアンプDAを示した図である。
【００９６】
データアンプDAは、メモリバンクBank0〜Bank1およびBank4〜Bank5のそれぞれのメインI/O線対MIOT/Bと接続されている。
【００９７】
データアンプDAは、イコライザEQ0〜EQ1およびEQ4〜EQ5と、バンク選択スイッチBSW1〜BSW4と、ライトアンプWAMP1〜WAMP2と、リードアンプRAMPと、を含む。
【００９８】
イコライザEQ0〜EQ1およびEQ4〜EQ5は、それぞれ、データアンプ制御回路２１からMIOイコライズ信号（DMIOEQ1B、DMIOEQ0B、DMIOEQ3BまたはDMIOEQ2B）を受け付けると、メインI/O線対MIOT/Bのそれぞれの電位を同一の電位（リファレンスレベル）にするイコライズ処理を実行する。
【００９９】
バンク選択スイッチBSW1〜BSW4は、それぞれ、データアンプ制御回路２１からバンク選択信号（DRATG0B、DCBATG01B、DRATG1BまたはDCBATG23B）を受け付けると、バンク選択信号にて選択されたメモリバンクからのメインI/O線対MIOT/Bを、データアンプDAと接続する。
【０１００】
ライトアンプWAMP1〜WAMP2は、それぞれ、データアンプ制御回路２１からライトアンプ制御信号（DWAED0TまたはDWAED1T）およびライトデータDWBSLTを受け付けると、ライトデータDWBSLTを増幅する。
【０１０１】
リードアンプRAMPは、データアンプ制御回路２１からリードアンプ制御信号（DRAEB）を受け付けると、データアンプDAと接続されているメインI/O線対MIOT/Bを通ってきたリードデータを増幅し、増幅後のリードデータ（DRDAB）を出力する。
【０１０２】
データアンプDAは、データアンプ駆動信号に従って動作する。
【０１０３】
例えば、データアンプDAは、データアンプ駆動信号に従って、イコライザでメインI/O線対MIOT/Bのイコライズ処理を行い、各バンク選択スイッチのオンオフを決定し、ライトアンプでライトデータDWBSLTを増幅し、増幅後のライトデータDWBSLTを、データアンプDAと接続されているメモリセルに向けて出力する。
【０１０４】
また、データアンプDAは、データアンプ駆動信号に従って、イコライザでメインI/O線対MIOT/Bのイコライズ処理を行い、各バンク選択スイッチのオンオフを決定し、データアンプDAと接続されているメモリセルから読み出されたリードデータをリードアンプRAMPで増幅し、増幅後のリードデータを出力する。
【０１０５】
本実施形態によれば、遅延生成部１２は、リードライトクロックRWCLKを遅延することによって遅延クロック信号を生成する。タイミング制御部１３は、データアンプブロックDAB1を制御するための第１制御信号と、データアンプブロックDAB2を制御するための第２制御信号と、を受け付ける。タイミング制御部１３は、リードライトクロックRWCLKに応じたタイミングで、第１制御信号をデータアンプブロックDAB1に出力し、遅延クロックに応じたタイミングで、第２制御信号をデータアンプブロックDAB2に出力する。
【０１０６】
よって、第２制御信号の出力タイミングの遅延時間を生成するための構成としては、動作クロック信号を遅延する遅延生成部１２が設けられればよい。
【０１０７】
このため、第２制御信号の出力タイミングを遅延するために第２制御信号のビット数と同数のディレイ回路を設ける場合（図８参照）に比べて、第２制御信号の出力タイミングを遅延するための構成を少なくでき、半導体装置１の回路規模の増大を抑制することが可能になる。
【０１０８】
なお、遅延生成部１２は、YS選択信号に対する遅延されたYS選択信号の遅延時間に応じた時間だけリードライトクロックRWCLKを遅延することによって、遅延クロック信号を生成することが望ましい。この場合、YデコーダYDEC2の動作タイミングとデータアンプブロックDAB2の動作タイミングを高い精度で合わせることが可能になる。よって、データの読み書きを精度よく実行することが可能になる。
【０１０９】
また、本実施形態では、保持部１３ａは、リードライトクロックRWCLKの入力タイミングで、第１制御信号と第２制御信号とを保持する。複数のANDゲート回路１０１ｃは、保持部１３ａが第１制御信号を保持すると、保持部１３ａに保持された第１制御信号をデータアンプブロックDAB1に出力する。複数のANDゲート回路１０１ｄは、保持部１３ａに保持された第２制御信号を、遅延クロック信号の入力タイミングで、データアンプブロックDAB2に出力する。
【０１１０】
この場合、リードライトクロックRWCLKの入力タイミングと遅延クロック信号の入力タイミングとの差によって、第２制御信号の出力タイミングを遅延可能になる。
【０１１１】
本実施形態では、リピータRがYデコーダYDEC1を通ってきたYS選択信号を、時間をかけて整形し、整形後のYS選択信号を、遅延されたYS選択信号としてYデコーダYDEC2に出力する。この場合、YデコーダYDEC2に入力されるYS選択信号の劣化を防止しつつ、半導体装置１の回路規模の増大を抑制することが可能になる。
【０１１２】
以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【０１１３】
１      半導体装置
Bank0〜Bank7      メモリバンク
SA      センスアンプ
MA1、MA2      メモリ領域
YSW      Yスイッチ
XDEC      Xデコーダ
YDEC1〜YDEC2      Yデコーダ
R      リピータ
DAB1〜DAB4      データアンプブロック
MIO      メインI/O線
LIO      ローカルI/O線
DAControl      データアンプコントローラ
MCA      メモリセルアレイ
SWD      サブワードドライバ
LIOSW      ローカルI/Oスイッチ
SWL      ワード線
BLT/B      ビット線対
PYDEC      プリYデコーダ
１１      制御信号作成部
１２      遅延生成部
１３      タイミング制御部
１３ａ    保持部
１０１ａ、１０１ｂ    D-ラッチ
１０１ｃ、１０１ｄ    ANDデータ回路
２１      データアンプ制御回路
DA    データアンプ
EQ0〜EQ1、EQ4〜EQ5      イコライザ
BSW1〜BSW4      バンク選択スイッチ
WAMP      ライトアンプ
RAMP      リードアンプ
【図１】
0005579580.tif 000002
【図２】
0005579580.tif 000003
【図３】
0005579580.tif 000004
【図４】
0005579580.tif 000005
【図５】
0005579580.tif 000006
【図６】
0005579580.tif 000007
【図７】
0005579580.tif 000008
【図８】
0005579580.tif 000009