(57)【特許請求の範囲】
【請求項１】
複合集積回路（ＩＣ）であって、
第１の表面および反対側の第２の表面と、前記第１および第２の表面を取り囲む端部と、第１のオンチップ相互接続構造とを有する第１のＩＣダイを備え、前記第１のＩＣダイは再構築ウェハベース上に搭載されるとともに、前記第１のＩＣダイの前記第１の表面は前記再構築ウェハベースに向いており、
前記複合ＩＣは、
第１の表面および反対側の第２の表面と、前記第１および第２の表面を取り囲む端部と、第２のオンチップ相互接続構造とを有する第２のＩＣダイをさらに備え、前記第２のＩＣダイは前記再構築ウェハベース上に搭載されるとともに、前記第２のＩＣダイの前記第１の表面は前記再構築ウェハベースに向いており、
前記第１のＩＣダイは、前記第１のＩＣダイの端部の少なくとも１つに第１の酸化物層を有し、前記第１の酸化物層は、前記第１のＩＣダイにおいて前記第１の表面から前記第２の表面へ延在し、
前記第２のＩＣダイは、前記第２のＩＣダイの端部の少なくとも１つに第２の酸化物層を有し、前記第２の酸化物層は、前記第２のＩＣダイにおいて前記第１の表面から前記第２の表面へ延在し、
前記第１の酸化物層および前記第２の酸化物層は別個のものであり、かつ、互いに接してともに結合されており、
前記複合ＩＣは、
前記第１のＩＣダイ上および前記第２のＩＣダイ上に配置されたチップトゥチップ（chip-to-chip）相互接続構造をさらに備え、
前記チップトゥチップ相互接続構造は、前記第１のオンチップ相互接続構造を、前記第２のオンチップ相互接続構造に電気的に結合する、複合ＩＣ。
【請求項２】
前記チップトゥチップ相互接続構造上に、接点アレイをさらに備える、請求項１に記載の複合ＩＣ。
【請求項３】
前記接点アレイは、ボールグリッドアレイまたはバンプアレイである、請求項２に記載
の複合ＩＣ。
【請求項４】
前記再構築ウェハベースは、成形コンパウンドを含む、請求項１〜３のいずれか１項に記載の複合ＩＣ。
【請求項５】
前記第１および第２の酸化物層は、二酸化ケイ素を含む、請求項１〜４のいずれか１項に記載の複合ＩＣ。
【請求項６】
前記再構築ウェハベース上に搭載された、第３のオンチップ相互接続構造を有する第３のＩＣダイをさらに備え、
前記第３のオンチップ相互接続構造は、前記チップトゥチップ相互接続構造を通して、前記第１のオンチップ相互接続構造または前記第２のオンチップ相互接続構造のうちの少なくとも１つに結合される、請求項１〜５のいずれか１項に記載の複合ＩＣ。
【請求項７】
前記チップトゥチップ相互接続構造は、
第１のパターン化金属層と、
前記第１のオンチップ相互接続構造および前記第２のオンチップ相互接続構造と、前記第１のパターン化金属層との間の第１の誘電層と、
第２のパターン化金属層と、
前記第１のパターン化金属層と前記第２のパターン化金属層との間の第２の誘電層とを含む、請求項１〜６のいずれか１項に記載の複合ＩＣ。
【請求項８】
前記第１のパターン化金属層から前記第１の誘電層を通して前記第１のオンチップ相互接続構造へと伸延する第１の導電ビアと、
前記第２のパターン化金属層から前記第２の誘電層を通して前記第１のパターン化金属層へと伸延する第２の導電ビアとをさらに備える、請求項７に記載の複合ＩＣ。
【請求項９】
複合集積回路（ＩＣ）を製造する方法であって、
ＩＣダイを生成するステップを備え、各ＩＣダイはオンチップ相互接続構造を有し、
前記方法は、
前記ＩＣダイの端部を研磨するステップと、
酸化層を堆積して前記ＩＣダイの前記端部をコーティングして、端部酸化層を形成するステップと、
前記端部酸化層を活性化するステップと、
１つまたはより多くの複合ＩＣパターンにおいて端部接合キャリア上に前記ＩＣダイを配列するステップと、
前記ＩＣダイをともに端部接合して、前記複合ＩＣにおける前記ダイ間にギャップフリーマージンを提供するステップと、
前記ＩＣダイ上に再構築ウェハベースを形成して、再構築ウェハを形成するステップと、
前記再構築ウェハ上にチップトゥチップ相互接続構造を製造して、前記オンチップ相互接続構造を電気的に結合するステップと、
前記再構築ウェハから１つまたはより多くの複合ＩＣを単体のＩＣとして分離するステップとを備える、方法。
【請求項１０】
前記端部接合するステップは、互いに接触した状態に前記ＩＣダイを保持するために力を加えるとともに、前記ＩＣダイを、２５０℃を超えない温度まで加熱するステップを含む、請求項９に記載の方法。
【請求項１１】
前記再構築ウェハベースを形成するステップは、前記端部接合キャリア上の端部接合さ
れたダイの背面に、成形コンパウンドを加えるステップを含む、請求項９または１０に記載の方法。
【請求項１２】
前記チップトゥチップ相互接続構造を製造するステップは、前記再構築ウェハ上に中間誘電層を有する少なくとも２つのパターン化金属層を形成するステップを含む、請求項９〜１１のいずれか１項に記載の方法。
【請求項１３】
前記中間誘電層は、堆積された二酸化ケイ素層を含み、
前記少なくとも２つのパターン化金属層のうちの第１のパターン化金属層は、ダマシンパターン化金属層またはデュアルダマシンパターン化金属層を含む、請求項１２に記載の方法。
【請求項１４】
前記チップトゥチップ相互接続構造を製造するステップの後であって、かつ前記分離するステップの前に、
前記再構築ウェハの第１の複合ＩＣ上に第１の接点アレイを形成するステップと、
前記再構築ウェハの第２の複合ＩＣ上に第２の接点アレイを形成するステップとをさらに備える、請求項９〜１３のいずれか１項に記載の方法。
【請求項１５】
前記ＩＣダイを配列するステップは、第１の複合ＩＣパターン内に第１の複数のＩＣダイを配列するとともに、前記第１の複合ＩＣパターンとは異なる第２の複合ＩＣパターン内に第２の複数のＩＣダイを配列するステップを含む、請求項９〜１４のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、概して集積回路に関し、より特定的には、複数のダイからの大規模集積回路の製造に関する。
【背景技術】
【０００２】
背景
所与のノード技術について、集積回路（ＩＣ）のサイズを増加することは、典型的に、チップ上に含まれ得る機能性を増加する。
【０００３】
残念なことに、しばしばチップ領域に欠陥が生じる。大規模なチップは、小さいチップよりも欠陥を含みやすい。欠陥は歩留まりに影響し、歩留まり損失は、チップサイズの増加に伴って増加する。理想的な歩留まりレベルの大規模ＩＣを提供するために、さまざまな技術が開発されてきた。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
大規模ＩＣを提供する１つのアプローチは、シリコンインターポーザ上の複数の小さいＩＣ（ダイ）の外部に大規模ＩＣを構築することである。シリコンインターポーザは、本質的には、金属配線および接点を提供するためにシリコンインターポーザが処理された後にダイがフリップチップ（flip-chip）接合される基板である。たとえば、シリコンウェハが、いくつかのパターン化金属層およびビアに接続された中間絶縁層を伴う１つまたはより多くのシリコンインターポーザを形成するように製造され、これは一般的に「バックエンド処理（back-end processing）」と称される。絶縁層を通過する従来の導電ビアは、パターン化金属層をともに接続し、ダイはマイクロバンプアレイによってインターポーザに物理的にかつ電気的に接続される。
【０００５】
これらのパターン化金属層は、ＩＣダイに高密度相互接続パターンを提供する。シリコンインターポーザは、インターポーザの反対側のザラザラしたバンプアレイに、ファインピッチのダイを接続するとともに、ダイ間の相互接続を提供する。導電性スルーシリコンビア（through-silicon via：ＴＳＶ）は、シリコンインターポーザを通って伸延して、シリコンインターポーザの反対側のバンプアレイにダイを電気的に接続する。このバンプアレイは、パターン化された回路基板または収納基板に、大規模ＩＣを電気的かつ機械的に接続するために用いられる。
【０００６】
残念なことに、導電性ＴＳＶは、製造するのに比較的高価であり、めっきＴＳＶのようないくつかのＴＳＶについての技術は、大幅な処理遅延を導入する。たとえば、スルーメッキＴＳＶ（through-plated TSVs）の使用は、大規模ＩＣの処理フローに２〜３時間を追加し得る。
【０００７】
先行技術の欠点を回避する大規模ＩＣを提供することが望まれる。
【課題を解決するための手段】
【０００８】
要約
複合またはマルチチップ集積回路（ＩＣ）は、再構築ウェハベース上に搭載された第１のオンチップ相互接続構造を有する第１のＩＣダイ（チップ）と、再構築ウェハベース上に搭載された第１のオンチップ相互接続構造を有する第２のＩＣダイとを有する。第２のＩＣダイは、酸化物−酸化物（oxide-to-oxide）端部接合を用いて第１のＩＣダイに端部接合される。第１のＩＣダイ上および第２のＩＣダイ上に配置されたチップトゥチップ相互接続構造は、第１のオンチップ相互接続構造を、第２のオンチップ相互接続構造に電気的に結合する。さらなる実施形態においては、ＩＣは、チップトゥチップ相互接続構造上に、ボールグリッドアレイまたはバンプアレイのような接点アレイを有する。特定の実施形態においては、再構築ウェハベースは、成形コンパウンド（molding compound）を含む。特定の実施形態においては、酸化物−酸化物端部接合は、二酸化ケイ素を含む。
【０００９】
さらなる実施形態においては、複合ＩＣは、再構築ウェハベース上に搭載された第３のオンチップ相互接続構造を有する第３のＩＣダイを含み、第３のオンチップ相互接続構造は、チップトゥチップ相互接続構造を通して、第１のオンチップ接続構造または第２のオンチップ接続構造の少なくとも１つに結合される。
【００１０】
特定の実施形態においては、チップトゥチップ相互接続構造は、第１のパターン化金属層と、第１のオンチップ相互接続構造および第２のオンチップ相互接続構造と第１のパターン化金属層との間の第１の誘電層と、第２のパターン化金属層と、第１のパターン化金属層と第２のパターン化金属層との間の第２の誘電層とを含む。さらなる実施形態においては、第１の導電ビアが、第１のパターン化金属層から第１の誘電層を通して第１のオンチップ相互接続構造へと伸延し、第２の導電ビアが第２のパターン化金属層から第２の誘電層を通して第１のパターン化金属層へと伸延する。
【００１１】
他の実施形態においては、複合ＩＣは、ＩＣダイを製造するステップによって製造され、各ＩＣダイは、オンチップ相互接続構造を有する。ＩＣダイの端部は研磨され、酸化層が堆積されてＩＣダイの端部をコーティングし、端部酸化層を形成する。いくつかの実施形態においては、複合ＩＣの外周端になるダイの端部は研磨されない。
【００１２】
端部酸化層は、アンモニア溶液または酸素プラズマなどを用いて処理することによって活性化され、ＩＣダイは１つまたはより多くの複合ＩＣパターン内の端部接合キャリア上に配置される。ＩＣダイは、たとえば、特定のプロセスにおいては２５０℃を超えない温度までＩＣダイを加熱することを含む低温接合処理を用いて、ともに端部接合される。任意的に、端部接合処理中にＩＣダイの互いの接触を保持するために、力が加えられる。
【００１３】
再構築ウェハベースがＩＣダイ上に形成されて、再構築ウェハを形成する。特定の実施形態においては、再構築ウェハベースは、成形コンパウンドで作られる。再構築ウェハ上のチップトゥチップ相互接続構造は、オンチップ相互接続構造同士を電気的に接続する。再構築ウェハが１つより多くの複合ＩＣを有する場合、複合ＩＣは再構築ウェハから単体のＩＣとして分離される。
【００１４】
特定の実施形態においては、酸化層は堆積された二酸化ケイ素を含み、４５０℃を超えない温度で堆積される。特定の実施形態においては、チップトゥチップ相互接続構造を製造するステップは、中間誘電層を用いて、再構築ウェハ上に少なくとも２つのパターン化金属層を形成するステップを含む。特定の実施形態においては、中間誘電層は、堆積された二酸化ケイ素層を含み、２つのパターン化金属層のうちの第１のパターン化金属層は、ダマシンパターン化金属層またはデュアルダマシンパターン化金属層を含む。
【００１５】
さらなる実施形態においては、チップトゥチップ相互接続構造を製造するステップの後であるが複合ＩＣを分離するステップの前に、第１の接点アレイ（たとえば、ボールグリッドアレイまたはバンプアレイ）が再構築ウェハベースの第１の複合ＩＣ上に形成され、第２の接点アレイが再構築ウェハベースの第２の複合ＩＣ上に形成される。いくつかの実施形態においては、再構築ウェハ上の複合ＩＣは、すべて同じタイプ（パターン）である。代替的には、ＩＣダイは、異なるパターンで配列され、異なるタイプの複合ＩＣを生成する。たとえば、第１の複数のＩＣダイは、第１の複合ＩＣパターンで配列され、第２の複数のＩＣダイは、第１の複合ＩＣパターンとは異なる第２の複合ＩＣパターンで配列される。
【図面の簡単な説明】
【００１６】
【図１】実施形態に従うＩＣの断面図である。
【図２】実施形態に従うＩＣを製造するステップにおける、堆積酸化層を有するダイの側面図である。
【図３】端部接合キャリア上のダイの側面図である。
【図４】再構築ウェハベースを有する図３の端部接続されたダイの側面図である。
【図５】複数の複合ＩＣについてのチップトゥチップ相互接続構造を伴う再構築ウェハの側面図である。
【図６】実施形態に従う複合ＩＣの平面図である。
【図７】実施形態に従う集積回路を製造する方法のフローチャートである。
【図８】実施形態に従う複合ＩＣにおいて用いるためのＩＣチップの平面図である。
【発明を実施するための形態】
【００１７】
詳細な説明
図１は、実施形態に従うＩＣ１００の断面図である。ＩＣは、互いに端部接合されるとともに、シリコンウェハまたは成形コンパウンドのような再構築ウェハベース１０８上に搭載された複数のチップ（ダイ）１０２，１０４，１０６を含む。いくつかの実施形態においては、キャリアは、多結晶または単結晶のシリコンキャリアである。あるいは、キャリアは、成形コンパウンドから形成される。特定の実施形態においては、シリコン粒子または他の粒子が成形コンパウンドに組み入れられて、熱膨張整合性または伝熱性を改善する。
【００１８】
ダイ１０２，１０４，１０６は、フィールドプログラマブルゲートアレイ（field-programmable gate array：ＦＰＧＡ）、プロセッサ、特定用途向けＩＣ（application-specific IC：ＡＳＩＣ）、またはメモリチップ（たとえば、ＲＡＭ）のようなＩＣである。ダイは、同じタイプ（たとえば、すべてＦＰＧＡチップ）であってもよいし、異なるタイプ（たとえば、いくつかがＦＰＧＡでいくつかがＲＡＭチップ）であってもよい。ダイは、ＩＣ１００よりも小さなＩＣであり、以降の説明においては、これらの物理的チップを大規模ＩＣ１００と区別可能とするように、ダイと称する。ダイ１０２，１０４，１０６は、欠陥のあるダイがＩＣ１００において用いられないことを保障するために試験されかつ選別されており、酸化物−酸化物端部接合１１０を用いて、ともに端部接合される。酸化物−酸化物端部接合１１０の厚さは、例示のために誇張されている。
【００１９】
議論の都合上、ダイ１０２，１０４，１０６およびＩＣ１００の上面を、主処理面と称する（すなわち、一般的にバックエンドＩＣ製造シーケンスと称されるパターン化金属相互接続層および中間誘電層が形成される面であり、面とも称される）。ダイおよびＩＣの底面は、ダイ回路が形成されるシリコンウェハの背面を参照する。たとえば、ダイ１０２の底面１１２は、再構築ウェハベース１０８に取りつけられる。ダイ１０２のオンチップ相互接続構造１１４は、ＩＣチップ製造の分野において一般的に知られているように、一連のパターン化金属層、中間誘電層、および導電ビアを用いてダイ１０２の上面に形成される。たとえば、ＦＰＧＡダイは、１１のパターン化金属層を有し、シリコンチップの基板からの連続した順序によって一般的に記述される（たとえば、Ｍ１，Ｍ２，…，Ｍ１１）。オンチップ相互接続構造１１５，１１７も、他のダイ１０４，１０６の上面に形成されている。
【００２０】
チップトゥチップ相互接続構造１１８は、ダイ１０２，１０４，１０６が端部接続され再構築ウェハベース１０８に固定された後に、複合ＩＣ上に形成される。チップトゥチップ相互接続構造１１８は、第２の一連のパターン化金属層１１９，１２１、中間誘電層１２３，１２５、およびビア１３１を含む。パターン化金属層１１９，１２１は、図示の明確性のために、固体層として示される。特定の実施形態においては、パターン化金属層は、ダマシンまたはデュアルダマシン、あるいは他の技術を用いて形成され、これらの多くはバックエンドウェハ処理の分野においては当業者に公知である。特定の実施形態においては、チップトゥチップ相互接続構造は、中間誘電層を伴う４つのパターン化金属層（たとえば、Ｍ１２〜Ｍ１４）を含む。チップトゥチップ相互接続構造１１８は、ＩＣ１００のダイ１０２，１０４，１０６との電気的接続を提供するボールアレイまたはバンプアレイ１２２とインターフェースする。たとえば、ＩＣ１００は、プリント配線基板または収納基板またはキャリア（図示せず）に、フリップチップ（flip-chip）接合され得る。
【００２１】
例示的な実施形態においては、化学蒸着技術のような低温堆積技術（４５０℃未満、および代替的に約４００℃未満）を用いて、ダイの研磨された端部に二酸化シリコンが堆積される。低温堆積技術を用いることによって、チップ内（intra-chip）金属層を損傷することなく、ダイを処理することができる。二酸化ケイ素のコンフォーマル層を形成するいくつかの二酸化ケイ素処理が公知であり、基本的には二酸化ケイ素の層を用いてダイを覆う。実施形態に適した典型的な二酸化ケイ素層の厚さは、数ミクロンのオーダである。上部金属層（たとえば、Ｍ１１からＭ１４のパターン化金属層）における線幅は、典型的には２〜３ミクロンのピッチである。
【００２２】
図２は、実施形態に従うＩＣ製造ステップにおける、堆積酸化層１２６を有するダイ１０２，１０４，１０６の側面図である。酸化層１２６は、典型的に約１ミクロンから３ミクロンの間の厚さの二酸化シリコンの層である。ダイは、堆積処理キャリア１２７上に、ダイ間に十分な間隔を有して上下逆さまに配置され、堆積された酸化物によってダイの端部１２８，１３０がコーティングできるようにする。
【００２３】
ダイ１０２，１０４，１０６は、１つまたはより多くの半導体基板（ウェハ，図示せず）上に製造され、切断または他の技術によって分離される。個々のダイの端部は、分離後に任意的に研磨され、後続する酸化物堆積および端部接合のためにダイ端部の品質が改善される。分離は、切れ端または突き出しを伴うダイ端部を生成し得、研磨はダイ端部の表面粗さおよび垂直度を改善する。ダイ１０２，１０４の背面１３２および端部１２８，１３０上の酸化層１２６の研磨後、酸化層は、アンモニアベースの溶液または、プラズマ活性化またはマイクロ洗浄技術のような他の適当な技術を用いて任意的に活性化されて、低温酸化物−酸化物接合を容易にする。さらなる実施形態においては、堆積された酸化層がダイの背面から除去される。この背面酸化物を除去するための適当な技術は、たとえば、等方性プラズマエッチング技術を含む。背面酸化物の除去は、チップの湾曲を低減し、複合ＩＣにおいてダイの熱結合を改善する。
【００２４】
図３は、端部接合キャリア１３６上のダイ１０２，１０４，１０６，１４２，１４４，１４６の側面図である。ダイ１０２，１０４，１０６，１４２，１４４，１４６は、上側（面）が接合処理面１３８上において互いに接触するように、下向きに配置される。酸化物コーティングされたダイの端部間における低温酸化物−酸化物接合のためにダイが加熱されるときに、ダイをともに保持するために矢印１４０で表わされる力が任意的に加えられる。例示的な実施形態においては、観察者から離れる方向に追加的なダイが伸延し、ダイのタイル状表面アレイを形成する（たとえば、図６参照）。格子状にダイをともに保持するために、任意的に平面直交方向の力（図示せず）も加えられる。一実施形態においては、化学的に活性化された（すなわち、アンモニア溶液処理された）化学蒸着二酸化ケイ素間の酸化物−酸化物接合が１５０℃から２００℃の間の温度で行なわれ、それは約４００℃から約４５０℃の所望の最大温度限界より十分に低い。
【００２５】
図４は、再構築ウェハベース４００を有する図３の端部接合されたダイの側面図である。特定の実施形態においては、接合されたダイ上に形成された成形コンパウンドまたは他の材料が、再構築ウェハベース４００を形成する。ダイの上側は、処理表面１３８上で同一平面である。成形コンパウンドは、キャリア１３６から除去されるとともに複数の複合ＩＣに分離される再構築ウェハを形成する。チップ端部の堆積酸化層は、破線４０２によって表わされるように、ともに接合される。酸化物−酸化物端部接合は、複合ＩＣ内のダイ間のギャップフリーマージン（gap-free margin）を提供し、それによって、チップトゥチップ相互接続構造における金属線のための、ダイ間の滑らかな遷移を提供する。
【００２６】
図５は、マルチ複合ＩＣについての、チップトゥチップ相互接続構造５０１，５０３を有する再構築ウェハ５００の側面図である。チップトゥチップ相互接続構造は、たとえば、再構築ウェハ上に形成された中間誘電層を伴う追加的なパターン化金属層であり、１つのチップ１０２のオンチップ相互接続構造１１４上の接点を、他のチップ１０４のオンチップ相互接続構造１１５に電気的に結合する。ボールまたはバンプ５０５（一般的には、「はんだボール」または「はんだバンプ」と称される。）の接点アレイ５０２，５０４が、チップトゥチップ相互接続構造５０１，５０３上に形成され、それは最終的に複合ＩＣになる。特定の実施形態においては、チップトゥチップ相互接続構造５０１は、オンチップ相互接続構造１１４，１１５上の相対的に微細なピッチの接点を、接点アレイ５０２における相対的に粗いピッチのボールまたはバンプに変換する。再構築ウェハをバンピング後、複合ＩＣは再構築ウェハから単体のＩＣとして分離される。複合ＩＣは、所望の用途に従って、さらに処理されまたは組み立てられる。
【００２７】
図６は、実施形態に従う複合ＩＣ６００の平面図である。複合ＩＣ６００は、例示の目的のために、チップトゥチップ相互接続構造またはボールグリッドアレイを有しない状態で示されている。ダイ１０２，１０４，１０６，６０２，６０４，６０６は、酸化物−酸化物接合６０８を用いて、ともに端部接合される。ダイの数は単に例示に過ぎない。代替的な複合ＩＣは、より多くのまたはより少ないダイを有する。代替的な実施形態においては、複合ＩＣ上のすべてのダイが同じサイズであるわけではない。ダイは、すべて同じタイプのＩＣチップ（たとえば、６つのＦＰＧＡ）であり、または、代替的には異なるタイプのＩＣチップ（たとえば、１つまたはより多くのＦＰＧＡ、デジタル信号プロセッサ、またはメモリチップ）である。
【００２８】
図７は、集積回路を製造する方法７００のフローチャートである。既知の良好な（known-good）ＩＣダイを生産するために、１つまたはより多くのウェハが、製造され、検査され、選別される（ステップ７０２）。いくつかの実施形態においては、ＩＣダイは、すべて同じタイプのＩＣである。たとえば、ダイはすべてＦＰＧＡである。代替的な実施形態においては、異なるタイプのＩＣがダイに含まれる。たとえば、ダイは、ＦＰＧＡおよびメモリＩＣ（たとえば、ＲＡＭ）を含んでもよい。いくつかの実施形態においては、ダイのいくつかは、第１のタイプの製造プロセス（たとえば、シリコンＣＭＯＳ製造プロセス）を用いて作られ、一方他のダイは、異なるタイプの製造プロセス（たとえば、ＳｉＧｅウェハ製造プロセス、アナログまたは混合信号ＩＣ製造プロセス、あるいは、フラッシュメモリＩＣ、ＯＴＰメモリＩＣ、ＮＶメモリＩＣまたはＲＯＭのようなメモリＩＣ製造プロセス）を用いて作られる。実施形態に従う複合ＩＣは、異なるタイプのＩＣダイを利用することができ、さまざまなダイは、さまざまなパラメータについて最適化される。たとえば、あるダイはＳＲＡＭ機能用に最適化され、一方他のダイは論理機能用に最適化される。
【００２９】
ダイの端部は、任意的に研磨される（ステップ７０４）。特定の実施形態においては、従来の分離後（post-singulation）端部研磨技術が用いられる。ダイの端部は、堆積酸化層でコーティングされる（ステップ７０６）。特定の実施形態においては、堆積酸化層は、約４５０℃を超えないコンフォーマル堆積技術を用いて堆積される。特定の実施形態においては、堆積酸化層は、約１ミクロンから約３ミクロンの間の厚さの二酸化ケイ素である。より厚い酸化層が、代替的に用いられる。各ＩＣが同じ端部酸化物厚さを有する必要はない。ダイは、典型的に、堆積キャリア上に上面が下向きに配置され、任意的にダイの背面から堆積酸化が除去される。端部をコーティングする堆積酸化層（端部酸化物）は、酸化物−酸化物端部接合を促進するために活性化される（ステップ７０８）。特定の実施形態においては、端部酸化物を活性化するために、アンモニア溶液技術が用いられる。ダイは、複合ＩＣ設計に従う端部接合キャリア上に、選択的なパターンまたはシーケンスで互いに接触する裏向きの状態に配置される（ステップ７１０）。たとえば、複合ＩＣは、２つのＦＰＧＡダイの間に１つのＲＡＭダイを有するように設計され得る。ダイは、キャリア上に、再構築ウェハが複合ＩＣを形成する所望のパターンのダイを有するように配置される。いくつかの実施形態においては、いくつかの異なるタイプの複合ＩＣが単一の再構築ウェハ上に配列される。端部接合キャリア上のダイは、ともにダイを端部接合するために加熱される（ステップ７１２）。端部接合は、酸化物−酸化物接合を用い、特定の実施形態においては、酸化物−酸化物接合は約２５０℃よりも低い温度で生じる。酸化物−酸化物接合処理の間、ダイの互いの接触を保持するために、任意的に力が加えられる。
【００３０】
成形コンパウンドが、端部接合キャリア上のダイの背面に形成され、再構築ウェハベースが形成される（ステップ７１４）。成形コンパウンドは、半導体製造および半導体収納の分野において公知である。再構築ウェハが端部接合キャリアから除去されるとともに（ステップ７１６）、再構築ウェハの前面が処理されてチップトゥチップ相互接続構造を追加され（ステップ７１８）、特定の実施形態においては、チップトゥチップ相互接続構造は、一連のパターン化金属層、中間絶縁層、およびパターン化金属層とオンチップ接点との間の導電ビアである。特定の実施形態においては、チップトゥチップ相互接続構造は、４つのパターン化金属層を含む。特定の実施形態においては、チップトゥチップ相互接続構造は、約３０ミクロンから約５０ミクロンの接点ピッチを有するチップに結合される。複合ＩＣのトップレベルの相互接続ピッチは、典型的に約１５０ミクロンから約２００ミクロンであるが、これらの寸法は単なる例示に過ぎない。典型的に、ダイレベルにおけるすべてのマイクロバンプ接点が、トップレベルに引き上げられるわけではない。たとえば、チップは、約５千から約１万のトップレベルバンプ（電気接点）とともに、何千から何万ものチップトゥチップ相互接続構造を有する。はんだボールまたははんだバンプが、再構築ウェハ上に任意的に形成され（ステップ７２０）、複合ＩＣは再構築ウェハから単体のＩＣとして分離される（ステップ７２２）。
【００３１】
図８は、実施形態に従う複合ＩＣにおいて使用するためのＩＣチップ８００の平面図である。ＩＣチップは、端部接合された複合ＩＣにおいて１つまたはより多くの他のＩＣとの酸化物−酸化物端部接合を形成するために用いられる端部酸化層８８８を有するＦＰＧＡである。ＦＰＧＡを包含する実施形態は、低価格ＦＰＧＡに結合された高性能ＦＰＧＡのような異なるタイプのＦＰＧＡを有する複合ＩＣを含み、または、異なる機能のために複合ＩＣ内の異なるＦＰＧＡを最適化する。たとえば、複合ＩＣ内のあるＦＰＧＡは、メモリ性能について最適化され、その他は、論理／ＤＲＡＭ設計規則のために最適化される。他の実施形態は、ＲＯＭチップ、ＳＲＡＭチップ、またはマイクロプロセッサチップのような、他のタイプのチップと組み合わされるＦＰＧＡを含む。特定の実施形態においては、複合ＩＣは、本質的にＦＰＧＡとして動作する。
【００３２】
ＦＰＧＡアーキテクチャは、多くの数の異なるプログラマブルタイルを含み、プログラマブルタイルは、マルチギガビット送受信器（ＭＧＴ８０１）、コンフィギュラブルロジックブロック（ＣＬＢ８０２）、ランダムアクセスメモリブロック（ＢＲＡＭ８０３）、入出力ブロック（ＩＯＢ８０４）、設定およびクロッキングロジック（設定／クロック８０５）、デジタル信号処理ブロック（ＤＳＰ８０６）、専用入出力ブロック（Ｉ／Ｏ８０７）（たとえば、設定ポートおよびクロックポート）、および、デジタルクロックマネージャ、アナログ−デジタル変換器、システム監視ロジックなどのような他のプログラマブルロジック８０８を含む。いくつかのＦＰＧＡは、内蔵プロセッサブロック（ＰＲＯＣ８１０）も含む。
【００３３】
いくつかのＦＰＧＡにおいては、各プログラマブルタイルは、各隣接タイルにおける対応する相互接続要素におよび相互接続要素への標準化された接続を有する、プログラマブル相互接続要素（ＩＮＴ８１１）を含む。したがって、プログラマブル相互接続要素は一緒になって、図示されたＦＰＧＡについてのプログラマブル相互接続構造を実現する。プログラマブル相互接続構造（ＩＮＴ８１１）は、図８の上部に含まれる例によって示されるように、同じタイル内のプログラマブルロジック要素へおよびプログラマブルロジック要素からの接続も含む。
【００３４】
たとえば、ＣＬＢ８０２は、ユーザロジックを実現するようにプログラムすることができるコンフィギュラブルロジック要素（ＣＬＥ８１２）に加えて単一のプログラマブル相互接続要素（ＩＮＴ８１１）を含み得る。ＢＲＡＭ８０３は、１つまたはより多くのプログラマブル相互接続要素に加えて、ＢＲＡＭロジック要素（ＢＲＬ８１３）を含み得る。典型的に、１つのタイル内に含まれる相互接続要素の数は、そのタイルの高さに依存する。図示された実施形態においては、ＢＲＡＭタイルは、４つのＣＬＢと同じ高さを有するが、他の数（たとえば、５）を用いることもできる。ＤＳＰタイル８０６は、適当な数のプログラマブル相互接続要素に加えて、ＤＳＰロジック要素（ＤＳＰＬ８１４）を含み得る。ＩＯＢ８０４は、たとえば、１つのインスタンスのプログラマブル相互接続要素（ＩＮＴ８１１）に加えて、２つのインスタンスの入出力ロジック要素（ＩＯＬ８１５）を含み得る。差動Ｉ／Ｏバッファ８１８も、ＩＯＢ８０４の一部である。当業者には明らかなように、たとえば、差動Ｉ／Ｏバッファ８１８に接続される実際のＩ／Ｏパッドは、さまざまな図示されたロジックブロックの上方の金属層を用いて製造され、典型的には、入出力差動Ｉ／Ｏバッファ８１８の領域は制限されない。図示された実施形態においては、ダイの中央付近のコラム状領域は、設定、クロックおよび他の制御ロジックのために用いられる。
【００３５】
図８に図示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を占める通常のコラム状構造を分断する追加ロジックブロックを含む。追加ロジックブロックはプログラマブルロジックおよび／または専用ロジックであり得る。たとえば、図８に示されるプロセッサブロックＰＲＯＣ８１０は、ＣＬＢおよびＢＲＡＭのいくつかのコラムにわたる。
【００３６】
図８は、単に例示的なＦＰＧＡアーキテクチャを示すことを意図したものであることに注意すべきである。コラム内のロジックブロックの数は、コラムの相対幅、コラムの数および順序、コラムに含まれるロジックブロックのタイプ、ロジックブロックの相対的なサイズ、ならびに、図８の上部に含まれる相互接続／ロジック実行例は、単なる例示である。たとえば、実際のＦＰＧＡにおいては、ＣＬＢが現れるところには、１つより多くのＣＬＢの隣接コラムが典型的に含まれ、ユーザロジックの効果的な実行を容易にする。
【００３７】
本発明は、具体的な実施形態に関連して説明されたが、これらの実施形態の変形例が、当業者には明らかであろう。たとえば、成形コンパウンドと組み合わされたシリコンウェハのような、代替的な基材または基材の組合せが、ダイから再構築ウェハを形成するために用いられる。
【００３８】
したがって、添付の特許請求の範囲の精神および範囲は、上述の説明に限定されるべきではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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