(57)【特許請求の範囲】
【請求項１】
入力端子と、
前記入力端子と接続された入力整合回路と、
ゲートが前記入力整合回路と接続された増幅用トランジスタと、
前記増幅用トランジスタのドレインと接続された出力整合回路と、
前記出力整合回路と接続された出力端子と、
前記入力端子の信号を検波し反転してから微分し、又は前記入力端子の信号を検波し微分してから反転する反転微分回路と、を備え、
前記反転微分回路の出力と前記ゲートが接続されたことを特徴とする電力増幅器。
【請求項２】
前記増幅用トランジスタを複数備え、
前記反転微分回路の出力は前記複数の増幅用トランジスタのゲートに接続されたことを特徴とする請求項１に記載の電力増幅器。
【請求項３】
前記増幅用トランジスタを複数備え、
前記増幅用トランジスタ毎に前記反転微分回路を備えたことを特徴とする請求項１に記載の電力増幅器。
【請求項４】
前記反転微分回路に接続されたゲート電圧端子と、
前記増幅用トランジスタのソースに一端が接続された抵抗と、
前記増幅用トランジスタのソースに一端が接続されたキャパシタと、を備え、
前記ゲート電圧端子は接地され、
前記抵抗の他端及び前記キャパシタの他端は接地されたことを特徴とする請求項１に記載の電力増幅器。
【請求項５】
入力端子と、
前記入力端子と接続された入力整合回路と、
ゲートが前記入力整合回路と接続された増幅用トランジスタと、
前記入力端子の信号を反転してから微分し、又は前記入力端子の信号を微分してから反転する検波回路とエッジ検出回路を有する反転微分回路と、
前記入力整合回路、前記増幅用トランジスタ、及び前記検波回路が形成された第１基板と、
前記エッジ検出回路が形成された第２基板と、を備え、
前記反転微分回路の出力と前記ゲートが接続されたことを特徴とするＭＭＩＣ。
【請求項６】
入力端子と、
前記入力端子と接続された入力整合回路と、
ゲートが前記入力整合回路と接続された増幅用トランジスタと、
前記入力端子の信号を反転してから微分し、又は前記入力端子の信号を微分してから反転する検波回路とエッジ検出回路を有する反転微分回路と、
前記入力整合回路、及び前記増幅用トランジスタが形成された第１基板と、
前記検波回路、及び前記エッジ検出回路が形成された第２基板と、を備え、
前記反転微分回路の出力と前記ゲートが接続されたことを特徴とするＭＭＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電力を増幅用トランジスタにより増幅して出力する電力増幅器とそれを用いたＭＭＩＣに関する。
【背景技術】
【０００２】
特許文献１には、増幅用トランジスタのゲート端子と、当該ゲート端子にゲート電圧を供給するゲート電圧端子の間にゲート電圧抑制用抵抗を接続した電力増幅器が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２４５０８１号公報
【特許文献２】特開平１−４９３３４号公報
【特許文献３】特開２００２−２３７７２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電力増幅器を構成する増幅用トランジスタのゲートには、高電力と低電力が交互に印加される。ここで、ゲートに印加される電力が高電力から低電力に遷移した場合、当該遷移に応じて増幅用トランジスタのドレイン電流も減少する。ところが、当該遷移後の一定期間は、ドレイン電流が必要以上に急減することがある（この現象をドレイン電流の急減という）。その結果、電力増幅器の利得の低下、及び雑音指数の増加が起こることがあった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、電力増幅器の性能を維持しつつ、ゲートに印加される電力が高電力から低電力に遷移した直後のドレイン電流の急減を抑制できる電力増幅器とそれを用いたＭＭＩＣを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願の発明にかかる電力増幅器は、入力端子と、該入力端子と接続された入力整合回路と、ゲートが該入力整合回路と接続された増幅用トランジスタと、該増幅用トランジスタのドレインと接続された出力整合回路と、該出力整合回路と接続された出力端子と、該入力端子の信号を検波し反転してから微分し、又は該入力端子の信号を検波し微分してから反転する反転微分回路と、を備える。そして、該反転微分回路の出力と該ゲートが接続されたことを特徴とする。
【０００７】
本願の発明にかかるＭＭＩＣは、入力端子と、該入力端子と接続された入力整合回路と、ゲートが該入力整合回路と接続された増幅用トランジスタと、該入力端子の信号を反転してから微分し、又は該入力端子の信号を微分してから反転する検波回路とエッジ検出回路を有する反転微分回路と、該入力整合回路、該増幅用トランジスタ、及び該検波回路が形成された第１基板と、該エッジ検出回路が形成された第２基板と、を備える。そして、該反転微分回路の出力と該ゲートが接続されたことを特徴とする。
【０００８】
本願の発明にかかるＭＭＩＣは、入力端子と、該入力端子と接続された入力整合回路と、ゲートが該入力整合回路と接続された増幅用トランジスタと、該入力端子の信号を反転してから微分し、又は該入力端子の信号を微分してから反転する検波回路とエッジ検出回路を有する反転微分回路と、該入力整合回路、及び該増幅用トランジスタが形成された第１基板と、該検波回路、及び該エッジ検出回路が形成された第２基板と、を備える。そして、該反転微分回路の出力と該ゲートが接続されたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、増幅用トランジスタのゲートに印加される電力が高電力から低電力に遷移した直後のドレイン電流の急減を抑制できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係る電力増幅器を示す図である。
【図２】本発明の実施の形態１に係る電力増幅器の各部分における波形を示す図である。
【図３】比較例の電力増幅器を示す図である。
【図４】比較例の電力増幅器の各部分における波形を示す図である。
【図５】本発明の実施の形態１に係る電力増幅器の第１の変形例を示す図である。
【図６】本発明の実施の形態１に係る電力増幅器の第２の変形例を示す図である。
【図７】本発明の実施の形態２に係る電力増幅器を示す図である。
【図８】本発明の実施の形態２に係る電力増幅器の変形例を示す図である。
【図９】本発明の実施の形態２に係る電力増幅器の別の変形例を示す図である。
【図１０】本発明の実施の形態３に係るＭＭＩＣを示す図である。
【図１１】本発明の実施の形態３に係るＭＭＩＣの変形例を示す図である。
【図１２】本発明の実施の形態３に係るＭＭＩＣの別の変形例を示す図である。
【図１３】本発明の実施の形態３に係るＭＭＩＣの別の変形例を示す図である。
【図１４】本発明の実施の形態４に係るＭＭＩＣを示す図である。
【図１５】本発明の実施の形態４に係るＭＭＩＣの変形例を示す図である。
【図１６】本発明の実施の形態４に係るＭＭＩＣの変形例を示す図である。
【図１７】本発明の実施の形態４に係るＭＭＩＣの変形例を示す図である。
【発明を実施するための形態】
【００１１】
実施の形態１．
図１は本発明の実施の形態１に係る電力増幅器を示す図である。電力増幅器１０は、入力端子Ｐ１から入力した入力電力を、増幅用トランジスタＴ１にて増幅し、出力端子Ｐ２から出力するものである。以下、電力増幅器１０の詳細を説明する。
【００１２】
電力増幅器１０は、増幅用トランジスタＴ１を備えている。増幅用トランジスタＴ１は、半絶縁基板上の電界効果トランジスタで形成されている。増幅用トランジスタＴ１のゲートには入力整合回路Ｍ１が接続されている。入力整合回路Ｍ１は、入力端子Ｐ１と増幅用トランジスタＴ１のゲートを接続している。
【００１３】
入力整合回路Ｍ１には検波回路Ｋ１が接続されている。検波回路Ｋ１は入力端子Ｐ１からの信号を検波し、その信号を反転させて出力する回路である。検波回路Ｋ１の出力にはエッジ検出回路Ｅ１が接続されている。エッジ検出回路Ｅ１は、検波回路Ｋ１の出力を微分して出力するように構成した微分回路である。このエッジ検出回路Ｅ１は、容量及び抵抗を組み合わせて構成されている。検波回路Ｋ１とエッジ検出回路Ｅ１はまとめて反転微分回路ＫＥ１と称する。
【００１４】
エッジ検出回路Ｅ１の出力（反転微分回路ＫＥ１の出力）はゲートバイアス抵抗Ｒ１及び入力整合回路Ｍ１を介して増幅用トランジスタＴ１のゲートに接続されている。そして、ゲートバイアス抵抗Ｒ１と入力整合回路Ｍ１の間にはＤＣカット容量Ｃ１の一端が接続されている。ＤＣカット容量Ｃ１の他端は接地されている。また、エッジ検出回路Ｅ１にはゲート電圧を供給するゲート電圧端子Ｖ１が接続されている。
【００１５】
増幅用トランジスタＴ１のドレインには出力整合回路Ｍ２が接続されている。出力整合回路Ｍ２は増幅用トランジスタＴ１のドレインと出力端子Ｐ２を接続している。さらに、出力整合回路Ｍ２にはドレイン電圧を供給するドレイン電圧端子Ｖ２が接続されている。ドレイン電圧端子Ｖ２と出力整合回路Ｍ２の間にはＤＣカット容量Ｃ２の一端が接続されている。ＤＣカット容量Ｃ２の他端は接地されている。
【００１６】
増幅用トランジスタＴ１のソースは接地されている。本発明の実施の形態１に係る電力増幅器１０は上述の構成を備える。次に、図２を参照して電力増幅器１０の動作を説明する。図２は本発明の実施の形態１に係る電力増幅器１０の各部分における波形を示す図である。図２の波形は上から、入力端子Ｐ１の入力電力の波形、検波回路Ｋ１の出力電圧の波形、エッジ検出回路Ｅ１の出力電圧の波形、出力端子Ｐ２の出力電力の波形、増幅用トランジスタＴ１のドレイン電流の波形を表している。
【００１７】
まず、入力端子Ｐ１に定常状態の電力（以後、低電力という）を印加し電力増幅器を定常状態とする。次に、入力端子Ｐ１に印加する電力を低電力から所定の高電力まで高める。これにより電力増幅器１０は定常状態から高入力状態へ遷移する（以後、定常状態から高入力状態への遷移を第１遷移という）。第１遷移に伴い、検波回路Ｋ１は入力端子Ｐ１の高電力を反転させ、負電圧として検波し、負電圧を出力するようになる。そして、エッジ検出回路Ｅ１では上述の検波回路Ｋ１の出力の微分波形を出力する。この微分波形は図２の破線の円に示すように下に凸となる。エッジ検出回路Ｅ１の出力はゲートバイアス抵抗Ｒ１及び入力整合回路Ｍ１を介して増幅用トランジスタＴ１のゲートに印加される。
【００１８】
このようにして、第１遷移直後の増幅用トランジスタＴ１のゲートには、入力端子Ｐ１からの高電力に加えて、当該高電力を減ずるようにエッジ検出回路Ｅ１の出力電力が印加される。その結果、第１遷移直後のゲートの電力が抑制され、出力端子Ｐ２の電力は緩やかに上昇する。
【００１９】
続いて、電力増幅器１０は高入力状態から定常状態へ遷移する（以後、高入力状態から定常状態への遷移を第２遷移という）。第２遷移に伴い、検波回路Ｋ１は入力端子Ｐ１の低電力を反転させ正電圧として検波し、正電圧を出力するようになる。そして、エッジ検出回路Ｅ１では上述の検波回路Ｋ１の出力の微分波形を出力する。この微分波形は図２の一点鎖線の円に示すように上に凸となる。エッジ検出回路Ｅ１の出力はゲートバイアス抵抗Ｒ１及び入力整合回路Ｍ１を介して増幅用トランジスタＴ１のゲートに印加される。
【００２０】
このようにして、第２遷移直後の増幅用トランジスタＴ１のゲートには、入力端子Ｐ１からの低電力に加えて、当該低電力を増加させるようにエッジ検出回路Ｅ１の出力電力が印加される。
【００２１】
以下、本発明の実施の形態１に係る電力増幅器１０の理解を容易にするため、比較例について説明する。図３は比較例の電力増幅器を示す図である。比較例の電力増幅器２０は、本発明の実施の形態１に係る電力増幅器１０から検波回路Ｋ１とエッジ検出回路Ｅ１を除去したものである。すなわち、電力増幅器２０は、入力端子Ｐ１の入力電力のみを増幅用トランジスタＴ１のゲートに印加するものである。
【００２２】
図４は比較例の電力増幅器２０の各部分における波形を示す図である。図４の波形は上から、入力端子Ｐ１の入力電力の波形、出力端子Ｐ２の出力電力の波形、増幅用トランジスタＴ１のドレイン電流の波形を表している。比較例の電力増幅器２０では、第２遷移直後の一定期間にドレイン電流の急減が起こる。ドレイン電流の急減は、高入力状態時のドレイン電流増加、及びゲートへの高電圧印加により、増幅用トランジスタＴ１の界面のトラップ準位へキャリアが捕獲されることが原因である。ドレイン電流の急減した期間は一定期間続き、その後安定動作へ復帰する。第２遷移後、ドレイン電流が安定した値に復帰するまでに要する期間を復帰期間（図４に期間Ｔで示す）という。比較例の電力増幅器２０では、この復帰期間が発生するため、電力増幅器２０の利得が低下し、雑音指数が増加する。
【００２３】
ところが、本発明の実施の形態１に係る電力増幅器１０によれば、第２遷移直後に入力端子Ｐ１からの低電力に加えて、エッジ検出回路Ｅ１の出力電力をゲートに印加できる。そのため、第２遷移直後において、比較例の場合と比べて大きなゲート電圧を印加することができる。ゆえに、上述したドレイン電流の急減を抑制し、第２遷移直後に瞬時に安定動作を開始できる。
【００２４】
さらに、本発明の実施の形態１に係る電力増幅器１０によれば、第１遷移の際にゲートに対しエッジ検出回路Ｅ１の出力電力が印加される。第１遷移の際のエッジ検出回路Ｅ１の出力電圧は高電力を減じるものである。そのため、比較例の場合と比べて第１遷移直後におけるゲート電圧を低減でき、高電力に対して増幅用トランジスタＴ１を保護できる。このように本発明の実施の形態１に係る電力増幅器１０は、比較例の構成に対して検波回路Ｋ１とエッジ検出回路Ｅ１を加える簡素な構成でありながら、第１遷移直後の急激なゲート電圧上昇を回避でき、かつ、第２遷移直後のドレイン電流の急減を抑制できる。
【００２５】
ここで、第１遷移において一定以上の入力電力を制限する目的で入力端子Ｐ１の前段にリミッタを設置したり、同目的で入力端子Ｐ１の前段にスイッチを設置したりすることが考えられる。しかしながら、リミッタやスイッチを設けた場合には、電力増幅器を含む受信系の雑音指数の増加を招き、受信感度が低下する。また、リミッタやスイッチでは第２遷移の際のドレイン電流の急減の問題には対応できない。ところが、本発明の実施の形態１に係る電力増幅器１０は、検波回路Ｋ１とエッジ検出回路Ｅ１を有しているため、入力端子の前段にリミッタやスイッチを設ける必要がない。よって、受信系の性能を維持しつつ前述の各効果を得ることができる。
【００２６】
図５は本発明の実施の形態１に係る電力増幅器の第１の変形例を示す図である。電力増幅器３０は、増幅用トランジスタＴ１の後段に増幅用トランジスタＴ２を備えている。そして、エッジ検出回路Ｅ１の出力電力は増幅用トランジスタＴ１のゲートだけでなく、増幅用トランジスタＴ２のゲートにも印加される。これにより、増幅用トランジスタＴ１のみならず増幅用トランジスタＴ２についても、ドレイン電流の急減の回避などの効果を得ることができる。なお、ここでは増幅用トランジスタを２つ設けることとしたが、複数の増幅用トランジスタのゲートに対してエッジ検出回路の出力を接続できるので、これに限定されず３以上の増幅用トランジスタを用いてもよい。
【００２７】
図６は本発明の実施の形態１に係る電力増幅器の第２の変形例を示す図である。電力増幅器４０は、増幅用トランジスタＴ１の後段に増幅用トランジスタＴ２を備えている。この変形例は、増幅用トランジスタを複数備え、増幅用トランジスタ毎に検波回路とエッジ検出回路を設けたことが特徴である。具体的には、増幅用トランジスタＴ１のゲート電力を上述したように増減させるために、検波回路Ｋ１及びエッジ検出回路Ｅ１が設けられている。また、増幅用トランジスタＴ２のゲート電力を上述したように増減させるために、検波回路Ｋ２及びエッジ検出回路Ｅ２が設けられている。検波回路Ｋ１及びＫ２、並びにエッジ検出回路Ｅ１及びＥ２の機能は上述の通りであるため省略する。
【００２８】
増幅用トランジスタを複数有する構成（以後、多段構成という）とした場合、入力電力のレベルによっては、初段（増幅用トランジスタＴ１）は定常状態であっても、初段により増幅された信号が入力される後段（増幅用トランジスタＴ２）は高入力状態になる場合がある。このように動作状態の異なる複数の増幅用トランジスタのゲートに対して、１つのエッジ検出回路の出力電力を共通に印加しても、本発明の効果を得られない場合がある。
【００２９】
そこで、図６に示す変形例のように、初段（増幅用トランジスタＴ１）と後段（増幅用トランジスタＴ２）に対し、別個の検波回路とエッジ検出回路を用いることにより、後段に対しても後段の動作状態に即したゲート電圧の印加が可能となる。なお、本変形例では増幅用トランジスタが２段の場合を説明したが、多段構成である限り特に限定されない。
【００３０】
また、多段構成の場合には、初段が常に定常状態であり高入力状態となることがない場合がある。この場合には、初段に検波回路とエッジ検出回路を設ける必要はない。
【００３１】
本発明の実施の形態１に係る電力増幅器１０の反転微分回路ＫＥ１では入力端子Ｐ１の信号を検波回路Ｋ１で反転してからエッジ検出回路Ｅ１で微分することとした。しかしながら、反転微分回路ＫＥ１の構成はこれに限定されない。すなわち、検波回路Ｋ１とエッジ検出回路Ｅ１を入れ替えることにより、入力端子Ｐ１の信号をエッジ検出回路Ｅ１で微分してから検波回路Ｋ１で反転することとしてもよい。以下の本発明の実施の形態においても同様である。
【００３２】
実施の形態２．
図７は本発明の実施の形態２に係る電力増幅器を示す図である。電力増幅器５０については、本発明の実施の形態１に係る電力増幅器１０との相違点を中心に説明する。
【００３３】
エッジ検出回路Ｅ１に接続されたゲート電圧端子Ｖ１は接地されている。また、増幅用トランジスタＴ１のソースには抵抗Ｒ３及びキャパシタＣ３の一端が接続され、抵抗Ｒ３の他端及びキャパシタＣ３の他端は接地されている。
【００３４】
電力増幅器５０の定常状態では、増幅用トランジスタＴ１のゲート電圧は接地され０Ｖとなり、外部からゲート電圧を印加する必要が無くなる。よって、電力増幅器５０を小型にし、かつ簡略にできる。その他、実施の形態１と同様の効果を有する。
【００３５】
図８は、本発明の実施の形態２に係る電力増幅器５０の変形例を示す図である。図８に示す電力増幅器６０は増幅用トランジスタＴ１及びＴ２を備える。増幅用トランジスタＴ２のソースには抵抗Ｒ４及びキャパシタＣ４の一端が接続され、抵抗Ｒ４の他端及びキャパシタＣ４の他端は接地されている。そして、１つのエッジ検出回路Ｅ１の出力電力を、増幅用トランジスタＴ１及びＴ２のゲートに印加するように構成されている。よって、定常状態でのゲート電圧を０Ｖとすることで電力増幅器を小型にし、かつ簡略にでき、しかも増幅用トランジスタＴ１のみならず増幅用トランジスタＴ２についてもドレイン電流の急減回避などの効果を得ることができる。
【００３６】
図９は、本発明の実施の形態２に係る電力増幅器５０の別の変形例を示す図である。図９に示す電力増幅器７０は、初段の増幅用トランジスタＴ１に対し検波回路Ｋ１及びエッジ検出回路Ｅ１を備え、後段の増幅用トランジスタＴ２に対し検波回路Ｋ２及びエッジ検出回路Ｅ２を備える。このように増幅用トランジスタ毎に別個の検波回路とエッジ検出回路を用いることにより、後段に対しても後段の動作状態に即したゲート電圧の印加が可能となる。
【００３７】
その他、少なくとも本発明の実施の形態１に係る電力増幅器と同等の変形が可能である。
【００３８】
実施の形態３．
図１０は本発明の実施の形態３に係るＭＭＩＣ８０を示す図である。ＭＭＩＣ８０については、本発明の実施の形態１に係る電力増幅器１０との相違点を中心に説明する。
【００３９】
ＭＭＩＣ８０は、入力端子Ｐ１、整合回路Ｍ、増幅用トランジスタＴ１及びＴ２、及び検波回路Ｋ１が形成された第１基板Ｓ１を備えている。第１基板Ｓ１は半絶縁基板で形成されている。さらに、エッジ検出回路Ｅ１が形成された第２基板Ｓ２を備えている。このようにＭＭＩＣを構成すると、エッジ検出回路Ｅ１の容量値、及び抵抗値を外部より調整できるので、時定数の変更ができる。よって、増幅用トランジスタＴ１の性能変動などにより、復帰期間の調整が必要となった場合などに時定数を調整、及び最適化できる。
【００４０】
図１１は本発明の実施の形態３に係るＭＭＩＣの変形例を示す図である。ＭＭＩＣ９０は増幅用トランジスタを多段構成した場合において、本発明の実施の形態１の第１の変形例の特徴を取り入れつつ、エッジ検出回路Ｅ１を個別の基板（第２基板Ｓ２）に形成したものである。
【００４１】
図１２は本発明の実施の形態３に係るＭＭＩＣの別の変形例を示す図である。ＭＭＩＣ１００は増幅用トランジスタを多段構成した場合に関し、本発明の実施の形態１の第２の変形例の特徴を取り入れつつ、エッジ検出回路Ｅ１及びＥ２を個別の基板（第２基板Ｓ２と第３基板Ｓ３）に形成したものである。
【００４２】
図１３は本発明の実施の形態３に係るＭＭＩＣの別の変形例を示す図である。ＭＭＩＣ１１０は  増幅用トランジスタを多段構成した場合に関し、本発明の実施の形態２の特徴を取り入れつつ、エッジ検出回路Ｅ１及びＥ２を個別の基板（第２基板Ｓ２と第３基板Ｓ３）に形成したものである。このように、本発明の実施の形態３にかかるＭＭＩＣに、前述した実施の形態１及び２の特徴を付加してもよい。
【００４３】
実施の形態４．
図１４は本発明の実施の形態４に係るＭＭＩＣを示す図である。ＭＭＩＣ１２０については、本発明の実施の形態３に係るＭＭＩＣ８０との相違点を中心に説明する。
【００４４】
ＭＭＩＣ１２０は、検波回路Ｋ１、及びエッジ検出回路Ｅ１が形成された第２基板Ｓ４を備えている。すなわち、本発明の実施の形態３に係るＭＭＩＣ８０ではエッジ検出回路Ｅ１のみを個別の基板に形成したが、本発明の実施の形態４に係るＭＭＩＣ１２０では、検波回路Ｋ１についても第２基板Ｓ４に形成している。よって、入力電力に対応する検波電圧のレベル調整が可能となる。これにより、入力電力のレベルが異なるシステムに対しても対応できる。
【００４５】
図１５、図１６、及び図１７は、本発明の実施の形態４に係るＭＭＩＣの変形例を示す図である。図１５、図１６、及び図１７は、前述した図１１、図１２、及び１３における検波回路を第１基板の外部の基板に形成したものである。その他、実施の形態３と同程度の変形が可能である。
【符号の説明】
【００４６】
Ｐ１  入力端子、  Ｍ１  入力整合回路、  Ｔ１  増幅用トランジスタ、  Ｍ２  出力整合回路、  Ｐ２  出力端子、  Ｋ１  検波回路、  Ｅ１  エッジ検出回路
【図１】
0005541114.tif 000002
【図２】
0005541114.tif 000003
【図３】
0005541114.tif 000004
【図４】
0005541114.tif 000005
【図５】
0005541114.tif 000006
【図６】
0005541114.tif 000007
【図７】
0005541114.tif 000008
【図８】
0005541114.tif 000009
【図９】
0005541114.tif 000010
【図１０】
0005541114.tif 000011
【図１１】
0005541114.tif 000012
【図１２】
0005541114.tif 000013
【図１３】
0005541114.tif 000014
【図１４】
0005541114.tif 000015
【図１５】
0005541114.tif 000016
【図１６】
0005541114.tif 000017
【図１７】
0005541114.tif 000018