(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の発光画素を有する表示装置であって、
発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、
第１電源線及び第２電源線と、
発光画素行ごとに配置された走査線と、
発光画素行ごとに配置された制御線とを備え、
前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、
前記複数の発光画素のそれぞれは、
一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、
ソース及びドレインの一方が第１電源線に接続され、ソース及びドレインの他方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧を前記信号電流に変換する駆動トランジスタと、
一方の端子が前記駆動トランジスタのゲートに接続された容量素子と、
ゲートが前記走査線に接続され、ソース及びドレインの一方が前記容量素子の一方の端子に接続され、ソース及びドレインの他方が固定電位線に接続された第１スイッチングトランジスタと、
ゲートが前記制御線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第２スイッチングトランジスタとを備え、
ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、
ゲートが前記走査線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第１信号線に接続された第３スイッチングトランジスタを備え、
（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、
ゲートが前記走査線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第２信号線に接続された第４スイッチングトランジスタを備える
表示装置。
【請求項２】
前記制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している
請求項１に記載の表示装置。
【請求項３】
さらに、前記第１信号線、前記第２信号線、前記制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路とを具備し、
前記駆動回路は、
前記第２スイッチングトランジスタがオン状態で、前記走査線からｋ番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタ及び第３スイッチングトランジスタをオン状態とする電圧を同時に印加することにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに、それぞれ、前記固定電位線からの固定電圧及び前記第１信号線からの基準電圧を同時に印加し、
前記第２スイッチングトランジスタがオン状態で、前記走査線からｋ番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタ及び第３スイッチングトランジスタをオフ状態とする電圧を同時に印加することにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートと前記固定電位線とを同時に非導通にし、かつ、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースと前記第１信号線とを同時に非導通にし、
前記第２スイッチングトランジスタがオン状態で、前記走査線から（ｋ＋１）番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタ及び第４スイッチングトランジスタをオン状態とする電圧を同時に印加することにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに、それぞれ、前記固定電位線からの固定電圧及び前記第２信号線からの基準電圧を同時に印加し、
前記第２スイッチングトランジスタがオン状態で、前記走査線から（ｋ＋１）番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタ及び第４スイッチングトランジスタをオフ状態とする電圧を同時に印加することにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートと前記固定電位線とを同時に非導通にし、かつ、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースと前記第２信号線とを同時に非導通にする
請求項１または２に記載の表示装置。
【請求項４】
前記信号電圧は、前記発光素子を発光させるための輝度信号電圧、及び、前記駆動トランジスタをリセットするための基準電圧からなり、
前記表示装置は、さらに、
前記信号電圧を前記第１信号線及び前記第２信号線に出力する信号線駆動回路と、
前記信号線駆動回路が前記信号電圧を出力するタイミングを制御するタイミング制御回路とを備え、
前記タイミング制御回路は、前記信号線駆動回路に前記第１信号線へ前記輝度信号電圧を出力させている間には前記第２信号線へ前記基準電圧を出力させ、前記第２信号線へ前記輝度信号を出力させている間には前記第１信号線へ前記基準電圧を出力させる
請求項１〜３のうちいずれか１項に記載の表示装置。
【請求項５】
全ての前記発光画素を書き換える時間をＴｆとし、前記駆動ブロックの総数をＮとすると、
前記駆動トランジスタをリセットするためのリセット期間は、
最大でＴｆ／Ｎである
請求項１〜４のうちいずれか１項に記載の表示装置。
【請求項６】
複数の信号線のうち一の信号線から供給された輝度信号電圧または基準電圧を当該電圧に対応した信号電流に変換する駆動トランジスタと、前記信号電流が流れることにより発光する発光素子とを備える発光画素がマトリクス状に配置され、複数の前記発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成する表示装置の駆動方法であって、
ｋ（ｋは自然数）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースを同時にリセットする第１リセットステップと、
前記第１リセットステップの後、一方の端子がｋ番目の駆動ブロックの有する前記駆動トランジスタのゲートに接続された容量素子に、前記輝度信号電圧に対応した電圧を発光画素行順に保持させる第１輝度保持ステップと、
前記第１リセットステップの後、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースを同時にリセットする第２リセットステップとを含み、
前記第１リセットステップは、
ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに、それぞれ、固定電位線からの固定電圧及び発光画素列ごとに配置された第１信号線からの基準電圧を同時に印加する第１リセット電圧印加ステップと、
ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートと前記固定電位線とを同時に非導通にし、かつ、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースと前記第１信号線とを同時に非導通にする第１非導通ステップとを含み、
前記第２リセットステップは、
（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに、それぞれ、前記固定電位線からの固定電圧及び発光画素列ごとに配置された第２信号線からの基準電圧を同時に印加する第２リセット電圧印加ステップと、
（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートと前記固定電位線とを同時に非導通にし、かつ、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースと前記第２信号線とを同時に非導通にする第２非導通ステップとを含む
表示装置の駆動方法。
【請求項７】
前記発光素子は、一方の端子が第１電源線に接続され、他方の端子が前記駆動トランジスタのソースに接続され、
前記第１リセット電圧印加ステップでは、
ゲートが発光画素行ごとに配置された制御線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続されソース及びドレインの他方が前記駆動トランジスタのソースに接続された第２スイッチングトランジスタを導通させた状態で、ゲートが発光画素行ごとに配置された走査線に接続されソース及びドレインの一方が前記駆動トランジスタのゲートに接続されソース及びドレインの他方が前記固定電位線に接続された第１スイッチングトランジスタと、ゲートが前記走査線に接続されソース及びドレインの一方が前記容量素子の他方の端子に接続されソース及びドレインの他方が前記第１信号線に接続された第３スイッチングトランジスタとを導通させることにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに、それぞれ、前記固定電位線からの固定電圧及び前記第１信号線からの基準電圧を同時に印加し、
前記第２リセット電圧印加ステップでは、
前記第２スイッチングトランジスタを導通させた状態で、前記第１スイッチングトランジスタと、ゲートが前記走査線に接続されソース及びドレインの一方が前記容量素子の他方の端子に接続されソース及びドレインの他方が前記第２信号線に接続された第４スイッチングトランジスタとを導通させることにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに、それぞれ、前記固定電圧及び前記第２信号線からの前記基準電圧を同時に印加し、
前記第１非導通ステップでは、
前記第２スイッチングトランジスタを導通させた状態で、前記第１スイッチングトランジスタと前記第３スイッチングトランジスタとを非導通にすることにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートと前記固定電位線とを同時に非導通にし、かつ、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースと前記第１信号線とを同時に非導通にし、
前記第２非導通ステップでは、
前記第２スイッチングトランジスタを導通させた状態で、前記第１スイッチングトランジスタと前記第４スイッチングトランジスタとを非導通にすることにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートと前記固定電位線とを同時に非導通にし、かつ、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースと前記第２信号線とを同時に非導通にし、
前記第１輝度保持ステップでは、
前記第２スイッチングトランジスタを非導通にした状態で、前記第３スイッチングトランジスタを導通させることにより、前記第１信号線から前記輝度信号電圧を前記容量素子の他方の端子に印加する
請求項６に記載の表示装置の駆動方法。
【請求項８】
さらに、
前記第１輝度保持ステップの後、前記駆動トランジスタのドレイン電流として、ｋ番目の駆動ブロックの有する全ての前記発光素子に、同時に前記信号電流を流して発光させる第１発光ステップを含む
請求項６または７に記載の表示装置の駆動方法。
【請求項９】
さらに、
前記第２リセットステップの後、一方の端子が（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに接続された容量素子に、前記輝度信号電圧に対応した電圧を発光画素行順に保持させる第２輝度保持ステップと、
前記第２輝度保持ステップの後、前記駆動トランジスタのドレイン電流として、（ｋ＋１）番目の駆動ブロックの有する全ての前記発光素子に、同時に前記信号電流を流して発光させる第２発光ステップとを含む
請求項８に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置およびその駆動方法に関し、特に電流駆動型の発光素子を用いた表示装置およびその駆動方法に関する。
【背景技術】
【０００２】
電流駆動型の発光素子を用いた表示装置として、有機エレクトロルミネッセンス（ＥＬ）素子を用いた表示装置が知られている。この自発光する有機ＥＬ素子を用いた有機ＥＬ表示装置は、液晶表示装置に必要なバックライトが不要で装置の薄型化に最適である。また、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。また、有機ＥＬ表示装置に用いられる有機ＥＬ素子は、各発光素子の輝度がそこに流れる電流値により制御される点で、液晶セルがそこに印加される電圧により制御されるのとは異なる。【０００３】
有機ＥＬ表示装置では、通常、画素を構成する有機ＥＬ素子がマトリクス状に配置される。複数の行電極（走査線）と複数の列電極（データ線）との交点に有機ＥＬ素子を設け、選択した行電極と複数の列電極との間にデータ信号に相当する電圧を印加するようにして有機ＥＬ素子を駆動するものをパッシブマトリクス型の有機ＥＬディスプレイと呼ぶ。【０００４】
一方、複数の走査線と複数のデータ線との交点にスイッチング薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を設け、このスイッチングＴＦＴに駆動素子のゲートを接続し、選択した走査線を通じてこのスイッチングＴＦＴをオンさせて信号線からデータ信号を駆動素子に入力する。この駆動素子によって有機ＥＬ素子を駆動するものをアクティブマトリクス型の有機ＥＬ表示装置と呼ぶ。【０００５】
アクティブマトリクス型の有機ＥＬ表示装置は、各行電極（走査線）を選択している期間のみ、それに接続された有機ＥＬ素子が発光するパッシブマトリクス型の有機ＥＬ表示装置とは異なり、次の走査（選択）まで有機ＥＬ素子を発光させることが可能であるため、デューティ比が上がってもディスプレイの輝度減少を招くようなことはない。従って、アクティブマトリクス型の有機ＥＬ表示装置は、低電圧で駆動でき、低消費電力化が可能となる。しかしながら、アクティブマトリクス型の有機ＥＬディスプレイでは、駆動トランジスタの特性のばらつきに起因して、同じデータ信号を与えても、各画素において有機ＥＬ素子の輝度が異なり、輝度むらが発生するという欠点がある。【０００６】
この問題に対し、例えば、特許文献１では、駆動トランジスタの特性のばらつきによる輝度ムラの補償方法として、簡単な画素回路で、画素ごとの特性バラツキを補償する方法が開示されている。【０００７】
図１１は、特許文献１に記載された従来の画像表示装置の構成を示すブロック図である。同図に記載された画像表示装置５００は、画素アレイ部５０２と、これを駆動する駆動部からなる。画素アレイ部５０２は、行ごとに配置された走査線７０１〜７０ｍと、列ごとに配置された信号線６０１〜６０ｎと、両者が交差する部分に配置された行列状の発光画素５０１と、行ごとに配置された給電線８０１〜８０ｍとを備える。また、駆動部は、信号セレクタ５０３と、走査線駆動部５０４と、給電線駆動部５０５とを備える。【０００８】
走査線駆動部５０４は、各走査線７０１〜７０ｍに水平周期（１Ｈ）で順次制御信号を供給して発光画素５０１を行単位で線順次走査する。給電線駆動部５０５は、この線順次走査に合わせて各給電線８０１〜８０ｍに第１電圧と第２電圧で切り換える電源電圧を供給する。信号セレクタ５０３は、この線順次走査に合わせて映像信号となる輝度信号電圧と基準電圧とを切り換えて列状の信号線６０１〜６０ｎに供給する。【０００９】
ここで、列状の信号線６０１〜６０ｎは、それぞれ、列ごとに２本配置されており、一方の信号線は奇数行の発光画素５０１に基準電圧及び信号電圧を供給し、他方の信号線は偶数行の発光画素５０１に基準電圧及び信号電圧を供給している。【００１０】
図１２は、特許文献１に記載された従来の画像表示装置の有する発光画素の回路構成図である。なお、同図には１行目かつ１列目の発光画素５０１を記載している。この発光画素５０１に対して走査線７０１、給電線８０１及び信号線６０１が配されている。なお、信号線６０１は２本あるうちの１本が、発光画素５０１に接続されている。発光画素５０１は、スイッチングトランジスタ５１１と、駆動トランジスタ５１２と、保持容量５１３と、発光素子５１４とを備える。スイッチングトランジスタ５１１は、ゲートが走査線７０１に、ソース及びドレインの一方が信号線６０１に、その他方が駆動トランジスタ５１２のゲートにそれぞれ接続されている。駆動トランジスタ５１２は、ソースが発光素子５１４のアノードに、ドレインが給電線８０１にそれぞれ接続されている。発光素子５１４は、カソードが接地配線５１５に接続されている。保持容量５１３は、駆動トランジスタ５１２のソース及びゲートに接続されている。【００１１】
上記構成において、給電線駆動部５０５は、信号線６０１が基準電圧である状態で、給電線８０１を第１電圧（高電圧）から第２電圧（低電圧）に切り換える。これにより、１ライン目の発光画素が消光する。走査線駆動部５０４は、同じく信号線６０１が基準電圧である状態で、走査線７０１の電圧を“Ｈ”レベルにしてスイッチングトランジスタ５１１を導通させ、基準電圧を駆動トランジスタ５１２のゲートに印加するとともに、駆動トランジスタ５１２のソースを第２電圧に設定する。以上の動作により、駆動トランジスタ５１２のリセット動作が実行される。ここで、リセット動作とは、前発光期間における駆動トランジスタのゲート電位及びソース電位を消去し、当該ゲート電位及びソース電位を初期状態にリセットする動作のことである。上記リセット動作により、閾値電圧Ｖｔｈの補正のための準備が完了する。続いて、給電線駆動部５０５は、信号線６０１の電圧が基準電圧から信号電圧に切り換わる前の補正期間で、給電線８０１の電圧を第２電圧から第１電圧に切り換えて、駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧を保持容量５１３に保持させる。次に、スイッチングトランジスタ５１１の電圧を“Ｈ”レベルにして信号電圧を保持容量５１３に保持させる。つまり、この信号電圧は、先に保持された駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧に加算されて保持容量５１３に書き込まれる。そして、駆動トランジスタ５１２は、第１電圧にある給電線８０１から電流の供給を受け、上記保持電圧に応じた駆動電流を発光素子５１４に流す。【００１２】
上述した動作では、信号線６０１は列ごとに２本配置されていることにより、各信号線が基準電圧にある時間帯を長くしている。よって、駆動トランジスタ５１２のリセット期間及び閾値電圧Ｖｔｈに相当する電圧を保持容量５１３に保持するための補正期間を確保するようにしている。【００１３】
図１３は、特許文献１に記載された画像表示装置の動作タイミングチャートである。同図には、上から順に、１ライン目の走査線７０１及び給電線８０１、２ライン目の走査線７０２及び給電線８０２、３ライン目の走査線７０３及び給電線８０３、奇数行の発光画素に割り当てられた信号線、偶数行の発光画素に割り当てられた信号線の信号波形が記載されている。走査線に印加される走査信号は、１水平期間（１Ｈ）ずつ順次１ラインごとにシフトしていく。１ライン分の走査線に印加される走査信号は、２個のパルスを含んでいる。１番目のパルスは時間幅が長く１Ｈ以上である。２番目のパルスは時間幅が狭く、１Ｈの一部である。１番目のパルスは上述したリセット期間及び閾値補正期間に対応し、２番目のパルスは信号電圧サンプリング期間及び移動度補正期間に対応している。また、給電線に供給される電源パルスも１Ｈ周期で１ラインごとにシフトしていく。これに対して、各信号線は２Ｈに１回、信号電圧が印加され、基準電圧にある時間帯を１Ｈ以上確保することが可能となる。【００１４】
以上のように、特許文献１に記載された従来の画像表示装置では、発光画素ごとに駆動トランジスタ５１２の閾値電圧Ｖｔｈがばらついても、十分なリセット期間及び閾値補正期間が確保されることにより、発光画素ごとに当該ばらつきはキャンセルされ、画像の輝度ムラ抑止が図られる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００８−１２２６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、特許文献１に記載された従来の画像表示装置は、発光画素行ごとに配置された走査線及び給電線の信号レベルのオンオフが多い。例えば、リセット期間及び閾値補正期間を発光画素行ごとに設定しなければならない。また、信号線からスイッチングトランジスタを介して輝度信号電圧がサンプリングされると、引き続いて発光期間を設けなければならない。よって、画素行ごとのリセット期間及び閾値補正タイミング及び発光タイミングを設定する必要がある。このため、表示パネルが大面積化されるにつれ、行数も増加するので、各駆動回路から出力される信号が多くなり、また、その信号切り換えの周波数が高くなり、走査線駆動回路及び給電線駆動回路の信号出力負荷が大きくなる。【００１７】
また、特許文献１に記載された従来の画像表示装置は、駆動トランジスタのリセット期間及び閾値電圧Ｖｔｈの補正期間は２Ｈ未満であり、高精度の補正が要求される表示装置としては限界がある。特に、駆動トランジスタの電流駆動動作はヒステリシスを有するため、リセット期間を十分に確保してゲート電位及びソース電位を精度よく初期化しておく必要がある。リセット期間が不十分のまま発光動作が実行されると、発光画素ごとの閾値電圧及び移動度の変動履歴が長時間残留することとなり、画像の輝度ムラが十分に抑制されず、残像などの表示劣化を抑制できない。【００１８】
上記課題に鑑み、本発明は、駆動回路の出力負荷が低減され、高精度のリセット動作により表示品質が向上した表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明の一態様に係る表示装置は、マトリクス状に配置された複数の発光画素を有する表示装置であって、発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線と、発光画素行ごとに配置された制御線とを備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、ソース及びドレインの一方が第１電源線に接続され、ソース及びドレインの他方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧を前記信号電流に変換する駆動トランジスタと、一方の端子が前記駆動トランジスタのゲートに接続された容量素子と、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記容量素子の一方の端子に接続され、ソース及びドレインの他方が固定電位線に接続された第１スイッチングトランジスタと、ゲートが前記制御線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第２スイッチングトランジスタとを備え、ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第１信号線に接続された第３スイッチングトランジスタを備え、（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第２信号線に接続された第４スイッチングトランジスタを備えることを特徴とする。
【発明の効果】
【００２０】
本発明の表示装置およびその駆動方法によれば、駆動トランジスタのリセット期間及びタイミングを駆動ブロック内で一致させることが可能となるので信号レベルのオンからオフもしくはオフからオンへの切り換え回数を減らすことができ、発光画素の回路を駆動する駆動回路の負荷が低減する。また、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタのリセット期間を１フレーム期間に対して大きくとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質が向上する。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の実施の形態に係る表示装置の電気的な構成を示すブロック図である。
【図２Ａ】図２Ａは、本発明の実施の形態に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。
【図２Ｂ】図２Ｂは、本発明の実施の形態に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。
【図３】図３は、本発明の実施の形態に係る表示装置の有する表示パネルの一部を示す回路構成図である。
【図４Ａ】図４Ａは、本発明の実施の形態に係る表示装置の駆動方法の動作タイミングチャートである。
【図４Ｂ】図４Ｂは、本発明の実施の形態に係る駆動方法により発光した駆動ブロックの状態遷移図である。
【図５】図５は、本発明の実施の形態に係る表示装置の有する発光画素の状態遷移図である。
【図６】図６は、本発明の実施の形態に係る表示装置の動作フローチャートである。
【図７】図７は、走査線及び信号線の波形特性を説明する図である。
【図８Ａ】図８Ａは、本発明の実施の形態に係る表示装置の変形例を示す奇数駆動ブロックの発光画素の具体的な回路構成図である。
【図８Ｂ】図８Ｂは、本発明の実施の形態に係る表示装置の変形例を示す偶数駆動ブロックの発光画素の具体的な回路構成図である。
【図９】図９は、本発明の実施の形態に係る表示装置の変形例を示す駆動方法の動作タイミングチャートである。
【図１０】図１０は、本発明の表示装置を内蔵した薄型フラットＴＶの外観図である。
【図１１】図１１は、特許文献１に記載された従来の画像表示装置の構成を示すブロック図である。
【図１２】図１２は、特許文献１に記載された従来の画像表示装置の有する発光画素の回路構成図である。
【図１３】図１３は、特許文献１に記載された画像表示装置の動作タイミングチャートである。
【発明を実施するための形態】
【００２２】
上記目的を達成するために、本発明の一態様に係る表示装置は、マトリクス状に配置された複数の発光画素を有する表示装置であって、発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線と、発光画素行ごとに配置された制御線とを備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、ソース及びドレインの一方が第１電源線に接続され、ソース及びドレインの他方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧を前記信号電流に変換する駆動トランジスタと、一方の端子が前記駆動トランジスタのゲートに接続された容量素子と、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記容量素子の一方の端子に接続され、ソース及びドレインの他方が固定電位線に接続された第１スイッチングトランジスタと、ゲートが前記制御線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第２スイッチングトランジスタとを備え、ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第１信号線に接続された第３スイッチングトランジスタを備え、（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第２信号線に接続された第４スイッチングトランジスタを備えるものである。
【００２３】
本態様によれば、駆動トランジスタのゲートと固定電位線とを接続する第１スイッチングトランジスタ、駆動トランジスタの輝度信号電圧に対応する電圧を保持する容量素子と駆動トランジスタのソースとの電流パスを接続する第２スイッチングトランジスタが配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置により、駆動トランジスタのリセット期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力し信号電圧を制御する駆動回路の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタのリセット期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいてリセット期間が設けられることによるものである。よって、リセット期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的なリセット期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
【００２４】
また、本発明の一態様に係る表示装置は、前記制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立していてもよい。
【００２５】
本態様によれば、容量素子と駆動トランジスタのソースとの電流パスを接続するための第２スイッチングトランジスタの導通制御をする制御線を、同一ブロック内で共通化することにより、制御線への信号を出力する駆動回路の負荷が低減する。
【００２６】
また、本発明の一態様に係る表示装置は、さらに、前記第１信号線、前記第２信号線、前記制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路とを具備し、前記駆動回路は、前記第２スイッチングトランジスタがオン状態で、前記走査線からｋ番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタ及び第３スイッチングトランジスタをオン状態とする電圧を同時に印加することにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに、それぞれ、前記固定電位線からの固定電圧及び前記第１信号線からの基準電圧を同時に印加し、前記第２スイッチングトランジスタがオン状態で、前記走査線からｋ番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタ及び第３スイッチングトランジスタをオフ状態とする電圧を同時に印加することにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートと前記固定電位線とを同時に非導通にし、かつ、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースと前記第１信号線とを同時に非導通にし、前記第２スイッチングトランジスタがオン状態で、前記走査線から（ｋ＋１）番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタ及び第４スイッチングトランジスタをオン状態とする電圧を同時に印加することにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに、それぞれ、前記固定電位線からの固定電圧及び前記第２信号線からの基準電圧を同時に印加し、前記第２スイッチングトランジスタがオン状態で、前記走査線から（ｋ＋１）番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタ及び第４スイッチングトランジスタをオフ状態とする電圧を同時に印加することにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートと前記固定電位線とを同時に非導通にし、かつ、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースと前記第２信号線とを同時に非導通にするものである。
【００２７】
本態様によれば、前記第１信号線、前記第２信号線、前記制御線及び前記走査線の電圧を制御する駆動回路が、リセット期間、信号電圧書き込み期間及び発光期間を制御する。
【００２８】
また、本発明の一態様に係る表示装置は、前記信号電圧は、前記発光素子を発光させるための輝度信号電圧、及び、前記駆動トランジスタをリセットするための基準電圧からなり、前記表示装置は、さらに、前記信号電圧を前記第１信号線及び前記第２信号線に出力する信号線駆動回路と、前記信号線駆動回路が前記信号電圧を出力するタイミングを制御するタイミング制御回路とを備え、前記タイミング制御回路は、前記信号線駆動回路に前記第１信号線へ前記輝度信号電圧を出力させている間には前記第２信号線へ前記基準電圧を出力させ、前記第２信号線へ前記輝度信号を出力させている間には前記第１信号線へ前記基準電圧を出力させるものである。
【００２９】
本態様によれば、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいてリセット期間が設けられる。よって、リセット期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、相対的なリセット期間を長く設けることが可能となる。
【００３０】
また、本発明の一態様に係る表示装置は、全ての前記発光画素を書き換える時間をＴｆとし、前記駆動ブロックの総数をＮとすると、前記駆動トランジスタをリセットするためのリセット期間は、最大でＴｆ／Ｎである。
【００３１】
また、本発明は、このような特徴的な手段を備える表示装置として実現することができるだけでなく、表示装置に含まれる特徴的な手段をステップとする表示装置の駆動方法として実現することができる。
【００３２】
（実施の形態）
本実施の形態における表示装置は、マトリクス状に配置された複数の発光画素を有する表示装置であって、発光画素列ごとに配置された第１信号線及び第２信号線と、発光画素行ごとに配置された制御線とを備え、複数の発光画素は、複数の発光画素行を一単位とした２以上の駆動ブロックを構成し、複数の発光画素のそれぞれは、駆動トランジスタと、一端子が駆動トランジスタのゲートに接続された容量素子と、駆動トランジスタのソースに接続された発光素子と、ゲートが走査線に接続され駆動トランジスタのゲートと固定電位線との間に挿入された第１スイッチングトランジスタと、ゲートが制御線に接続され駆動トランジスタのソースと容量素子の他端子との間に挿入された第２スイッチングトランジスタとを備え、奇数番目の駆動ブロックに属する発光画素は、さらに、第１信号線と容量素子の他端子との間に挿入された第３スイッチングトランジスタを備え、偶数番目の駆動ブロックに属する発光画素は、さらに、第２信号線と容量素子の他端子との間に挿入された第４スイッチングトランジスタを備える。これにより、駆動トランジスタのリセット期間を駆動ブロック内で一致させることが可能となる。よって、駆動回路の負担負荷が低減する。また、リセット期間を１フレーム期間に対して大きくとることができるので、画像表示品質が向上する。
【００３３】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３４】
図１は、本発明の実施の形態に係る表示装置の電気的な構成を示すブロック図である。同図における表示装置１は、表示パネル１０と、タイミング制御回路２０と、電圧制御回路３０とを備える。表示パネル１０は、複数の発光画素１１Ａ及び１１Ｂと、信号線群１２と制御線群１３と走査／制御線駆動回路１４と、信号線駆動回路１５とを備える。
【００３５】
発光画素１１Ａ及び１１Ｂは、表示パネル１０上に、マトリクス状に配置されている。ここで、発光画素１１Ａ及び１１Ｂは、複数の発光画素行を一駆動ブロックとする２以上の駆動ブロックを構成している。発光画素１１Ａは、ｋ（ｋは自然数）番目の駆動ブロックを構成し、また、発光画素１１Ｂは（ｋ＋１）番目の駆動ブロックを構成する。但し、表示パネル１０をＮ個の駆動ブロックに分割したとすると、（ｋ＋１）はＮ以下の自然数である。これは、例えば、発光画素１１Ａは奇数番目の駆動ブロックを構成し、発光画素１１Ｂは偶数番目の駆動ブロックを構成するということを意味する。
【００３６】
信号線群１２は、発光画素列ごとに配置された複数の信号線からなる。ここで、各発光画素列につき２本の信号線が配置されており、奇数番目の駆動ブロックの発光画素は第１信号線に接続され、偶数番目の駆動ブロックの発光画素は第１信号線と異なる第２信号線に接続されている。
【００３７】
制御線群１３は、発光画素ごとに配置された走査線及び制御線からなる。
【００３８】
走査／制御線駆動回路１４は、制御線群１３の各走査線へ走査信号を、また、各制御線へ制御信号を出力することにより、発光画素の有する回路素子を駆動する。
【００３９】
信号線駆動回路１５は、信号線群１２の各信号線へ輝度信号または基準信号を出力することにより、発光画素の有する回路素子を駆動する。
【００４０】
タイミング制御回路２０は、走査／制御線駆動回路１４から出力される走査信号及び制御信号の出力タイミングを制御する。また、タイミング制御回路２０は、信号線駆動回路１５から第１信号線及び第２信号線に出力される輝度信号または基準信号を出力するタイミングを制御し、前記信号線駆動回路に前記第１信号線へ前記輝度信号電圧を出力させている間には前記第２信号線へ前記基準電圧を出力させ、前記第２信号線へ前記輝度信号を出力させている間には前記第１信号線へ前記基準電圧を出力させる。
【００４１】
電圧制御回路３０は、走査／制御線駆動回路１４から出力される走査信号及び制御信号の電圧レベルを制御する。
【００４２】
図２Ａは、本発明の実施の形態に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図２Ｂは、本発明の実施の形態に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図２Ａ及び図２Ｂに記載された発光画素１１Ａ及び１１Ｂは、いずれも、有機ＥＬ（エレクトロルミネッセンス）素子１１３と、駆動トランジスタ１１４と、スイッチングトランジスタ１１５、１１６及び１１７と、静電保持容量１１８と、制御線１３１と、走査線１３３と、第１信号線１５１と、第２信号線１５２とを備える。
【００４３】
図２Ａ及び図２Ｂにおいて、有機ＥＬ素子１１３は、カソードが第２電源線である電源線１１２に接続されアノードが駆動トランジスタ１１４のソースに接続された発光素子であり、駆動トランジスタ１１４の駆動電流が流れることにより発光する。
【００４４】
駆動トランジスタ１１４は、ドレインが第１電源線である電源線１１０に接続され、ソースが有機ＥＬ素子１１３のアノードに接続された駆動トランジスタである。駆動トランジスタ１１４は、ゲート−ソース間に印加された信号電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を駆動電流として有機ＥＬ素子１１３に供給する。駆動トランジスタ１１４は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
【００４５】
スイッチングトランジスタ１１５は、ゲートが走査線１３３に接続され、ソース及びドレインの一方が静電保持容量１１８の他方の端子である第２電極に接続されている。また、そのソース及びドレインの他方は、奇数駆動ブロックの発光画素１１Ａにおいては、第１信号線１５１に接続され、第３スイッチングトランジスタとして機能し、偶数駆動ブロックの発光画素１１Ｂにおいては、第２信号線１５２に接続され、第４スイッチングトランジスタとして機能する。
【００４６】
スイッチングトランジスタ１１６は、ゲートが走査線１３３に接続され、ソース及びドレインの一方が駆動トランジスタ１１４のゲート及び静電保持容量１１８の一方の端子である第１電極に接続され、ソース及びドレインの他方が固定電位線１１９に接続された第１スイッチングトランジスタである。スイッチングトランジスタ１１６は、固定電位線１１９の固定電圧ＶＲＥＦを駆動トランジスタ１１４のゲートに印加するタイミングを決定する機能を有する。
【００４７】
スイッチングトランジスタ１１７は、ゲートが制御線１３１に接続され、ソース及びドレインの一方が静電保持容量１１８の他方の端子に接続され、ソース及びドレインの他方が駆動トランジスタ１１４のソースに接続された第２スイッチングトランジスタである。スイッチングトランジスタ１１７は、信号線からの輝度信号電圧書き込み期間においてはオフ状態となることにより、当該期間において静電保持容量１１８から駆動トランジスタ１１４のソースへのリーク電流が発生しないので、静電保持容量１１８に正確な信号電圧に対応した電圧を保持させる機能を有する。一方、リセット期間においてオン状態となることにより、駆動トランジスタ１１４のソースをリセット電位に設定する機能を有し、駆動トランジスタ１１４と有機ＥＬ素子１１３を瞬時にリセット状態とすることができる。スイッチングトランジスタ１１５、１１６及び１１７は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
【００４８】
静電保持容量１１８は、一方の端子である第１電極が駆動トランジスタ１１４のゲートに接続され、他方の端子である第２電極がスイッチングトランジスタ１１５のソース及びドレインの他方に接続された容量素子である。静電保持容量１１８は、第１信号線１５１または第２信号線１５２から供給された輝度信号電圧及びリセット電圧に対応した電荷を保持し、例えば、スイッチングトランジスタ１１５がオフ状態となった後にスイッチングトランジスタ１１７がオン状態となった際に、駆動トランジスタ１１４から有機ＥＬ素子１１３へ供給する信号電流を制御する機能を有する。
【００４９】
制御線１３１は、走査／制御線駆動回路１４に接続され、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素に接続されている。これにより、制御線１３１は、駆動トランジスタ１１４のソースと静電保持容量１１８の第２電極とを導通または非導通とする状態を発生する機能を有する。
【００５０】
走査線１３３は、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素へ輝度信号電圧または基準電圧である信号電圧を書き込むタイミングを供給する機能を有する。
【００５１】
第１信号線１５１及び第２信号線１５２は、信号線駆動回路１５に接続され、それぞれ、発光画素１１Ａ及び１１Ｂを含む画素列に属する各発光画素へ接続され、駆動トランジスタをリセットするための基準電圧と、発光強度を決定する信号電圧とを供給する機能を有する。
【００５２】
なお、図２Ａ及び図２Ｂには記載されていないが、電源線１１０及び電源線１１２は、それぞれ、正電源線及び負電源線であり、他の発光画素にも接続されており、それぞれＶＤＤ及びＶｃａｔの電位の電圧源に接続されている。また、固定電位線１１９は、他の発光画素にも接続されておりＶｒｅｆの電位の電圧源に接続されている。
【００５３】
次に、制御線１３１、走査線１３３、第１信号線１５１及び第２信号線１５２の発光画素間における接続関係について説明する。
【００５４】
図３は、本発明の実施の形態に係る表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”、または、“符号（ブロック番号）”で表している。
【００５５】
前述したように、駆動ブロックとは、複数の発光画素行で構成され、表示パネル１０の中には２以上の駆動ブロックが存在する。例えば、図３に記載された各駆動ブロックは、ｍ行の発光画素行で構成されている。
【００５６】
図３の上段に記載されたｋ番目の駆動ブロックでは、制御線１３１（ｋ）が当該駆動ブロック内の全ての発光画素１１Ａの有するスイッチングトランジスタ１１７のゲートに共通して接続されている。一方、走査線１３３（ｋ、１）〜走査線１３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。
【００５７】
また、図３の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された制御線１３１（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された制御線１３１（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。つまり、制御線１３１は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している。ここで、同一の駆動ブロック内において、制御線が共通化されているとは、走査／制御線駆動回路１４から出力される一の制御信号が、同一の駆動ブロック内の制御線に同時に供給されることをいう。例えば、同一の駆動ブロック内では、走査／制御線駆動回路１４に接続された一本の制御線が、発光画素行ごとに配置された制御線１３１に分岐している。また、制御線が、異なる駆動ブロック間では独立しているとは、走査／制御線駆動回路１４から出力される個別の制御信号が、複数の駆動ブロックに対して供給されることをいう。例えば、制御線１３１が、走査／制御線駆動回路１４に、駆動ブロックごとに、個別に接続されている。
【００５８】
また、ｋ番目の駆動ブロックでは、第１信号線１５１が当該駆動ブロック内の全ての発光画素１１Ａの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線１５２が当該駆動ブロック内の全ての発光画素１１Ｂの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。
【００５９】
上記駆動ブロック化により、駆動トランジスタ１１４のソースと静電保持容量１１８の第２電極との接続を制御する制御線１３１の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の出力本数が低減し、回路規模の削減を可能にする。
【００６０】
次に、本実施の形態に係る表示装置１の駆動方法について図４Ａを用いて説明する。なお、ここでは、図２Ａ及び図２Ｂに記載された具体的回路構成を有する表示装置についての駆動方法を詳細に説明する。
【００６１】
図４Ａは、本発明の実施の形態に係る表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線１３３（ｋ、１）、１３３（ｋ、２）及び１３３（ｋ、ｍ）、第１信号線１５１及び制御線１３１（ｋ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線１３３（ｋ＋１、１）、１３３（ｋ＋１、２）及び１３３（ｋ＋１、ｍ）、第２信号線１５２及び制御線１３１（ｋ＋１）に発生する電圧の波形図が示されている。また、図５は、本発明の実施の形態に係る表示装置の有する発光画素の状態遷移図である。また、図６は、本発明の実施の形態に係る表示装置の動作フローチャートである。
【００６２】
まず、時刻ｔ０１において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、ｋ番目の駆動ブロックに属する発光画素１１Ａの有するスイッチングトランジスタ１１５をオン状態とする。また、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ１１６をオン状態とする（図６のＳ１１）。このとき、既に制御線１３１（ｋ）の電圧レベルはＨＩＧＨでありスイッチングトランジスタ１１７はオン状態となっている。また、信号線駆動回路１５は、第１信号線１５１の信号電圧を、輝度信号電圧から基準電圧ＶＲ１に変化させる。これにより、図５（ｂ）に示すように、駆動トランジスタ１１４のゲート及び静電保持容量１１８の第１電極には、固定電位線１１９の固定電圧ＶＲＥＦが印加され、スイッチングトランジスタ１１７の導通により、駆動トランジスタ１１４のソース及び静電保持容量１１８の第２電極及び有機ＥＬ素子１１３のアノードには、第１信号線１５１の基準電圧ＶＲ１が印加される。つまり、駆動トランジスタ１１４のゲート電位及びソース電位及びドレイン電位が、それぞれ、ＶＲＥＦ及びＶＲ１及びＶＤＤでリセットされ、有機ＥＬ素子１１３のアノード電位及びカソード電位が、それぞれＶＲＥＦ及びＶｃａｔでリセットされる。上述した駆動トランジスタ１１４のゲート及びソースに、それぞれ、固定電圧ＶＲＥＦ及び基準電圧ＶＲ１を印加する動作は、第１リセット電圧印加ステップに相当する。
【００６３】
また、時刻ｔ０１において、有機ＥＬ素子１１３の発光を停止させるため、固定電圧ＶＲＥＦ及び基準電圧ＶＲ１は、それぞれ、式１及び式２で表される関係を満たすように予め設定されている。
【００６４】
ＶＲＥＦ−ＶＣＡＴ＜Ｖｔｈ＋Ｖｔ（ＥＬ）          （式１）
ＶＲ１−ＶＣＡＴ＜Ｖｔ（ＥＬ）          （式２）
上記式１及び式２を満たす数値例として、例えば、ＶＲＥＦ＝ＶＣＡＴ＝ＶＲ１＝０Ｖである。
【００６５】
ここで、Ｖｔｈ及びＶｔ（ＥＬ）は、それぞれ、駆動トランジスタ１１４及び有機ＥＬ素子１１３の閾値電圧であり、ＶＣＡＴは、有機ＥＬ素子１１３のカソード電圧である。上記式１は、時刻ｔ０１において、固定電位線１１９→駆動トランジスタ１１４→有機ＥＬ素子１１３→電源線１１２という電流パスで電流が流れない条件である。一方、上記式２は、第１信号線１５１→スイッチングトランジスタ１１５→スイッチングトランジスタ１１７→有機ＥＬ素子１１３→電源線１１２という電流パスで電流が流れない条件である。
【００６６】
以上、時刻ｔ０１では、ｋ番目の駆動ブロックに属する発光画素１１Ａの有する有機ＥＬ素子１１３の発光を停止し、駆動トランジスタ１１４のリセット動作を開始する。
【００６７】
次に、時刻ｔ０２において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、ｋ番目の駆動ブロックに属する発光画素１１Ａの有するスイッチングトランジスタ１１５をオフ状態とする（図６のＳ１２）。また、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ１１６をオフ状態とする。これにより、時刻ｔ０１から開始された駆動トランジスタ１１４のリセット動作が終了する。時刻ｔ０２におけるスイッチングトランジスタ１１５及び１１６を非導通とする動作は、第１非導通ステップに相当する。
【００６８】
上述した第１リセット電圧印加ステップ及び第１非導通ステップは、第１リセットステップに相当する。
【００６９】
なお、駆動トランジスタ１１４に印加されるゲート−ソース電圧とドレイン電流との特性は、ヒステリシスを有するため、上述したリセット期間を十分に確保して当該ゲート電位及びソース電位を精度よく初期化しておく必要がある。リセット期間が不十分のまま閾値補正または書き込み動作が実行されると、上記ヒステリシス等により発光画素ごとの閾値電圧または移動度の変動履歴が長時間残留することとなり、画像の輝度ムラが十分に抑制されず、残像などの表示劣化を抑制できない。また、このリセット期間を十分長く確保することにより、駆動トランジスタ１１４のゲート電位及びソース電位は安定し、高精度なリセット動作が実現される。
【００７０】
以上、時刻ｔ０１〜時刻ｔ０２の期間では、駆動トランジスタ１１４のリセット動作が、ｋ番目の駆動ブロック内において同時に実行され、ｋ番目の駆動ブロックの全ての発光画素１１Ａの有する駆動トランジスタ１１４のゲート及びソースには、安定したリセット電圧であるＶＲＥＦ及びＶＲ１が設定される。
【００７１】
次に、時刻ｔ０３において、走査／制御線駆動回路１４は、制御線１３１（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させ、ｋ番目の駆動ブロックに属する発光画素１１Ａの有するスイッチングトランジスタ１１７をオフ状態とする。これにより、時刻ｔ０４から開始される輝度信号電圧の書き込み期間において、スイッチングトランジスタ１１７が非導通状態となることにより、当該期間において静電保持容量１１８から駆動トランジスタ１１４のソースへのリーク電流が発生しないので、静電保持容量１１８に正確な信号電圧に対応した電圧を保持させることが可能となる。
【００７２】
次に、時刻ｔ０４〜時刻ｔ０５の間に、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）の電圧レベルを、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、１行目の発光画素の有するスイッチングトランジスタ１１５を、オン状態とする（図６のＳ１３）。また、走査線１３３（ｋ、１）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ１１６をオン状態とする。また、この時、信号線駆動回路１５は、第１信号線１５１の信号電圧を基準電圧から輝度信号電圧Ｖｄａｔａに変化させている。これにより、図５（ｃ）に示すように、静電保持容量１１８の第２電極に輝度信号電圧Ｖｄａｔａが印加され、駆動トランジスタ１１４のゲートには、固定電位線１１９の固定電圧ＶＲＥＦが印加される。Ｖｄａｔａの数値例として、例えば、Ｖｄａｔａ＝−５Ｖ〜０Ｖである。
【００７３】
なお、時刻ｔ０４〜時刻ｔ０５においては、スイッチングトランジスタ１１７が非導通となっており、駆動トランジスタ１１４のソース電位は、リセット期間での電位であるＶＲ１を維持していることから、有機ＥＬ素子１１３の順方向に発光電流は流れない。
【００７４】
よって、静電保持容量１１８には、両電極が高精度にリセットされた後、輝度信号電圧Ｖｄａｔａに応じた電圧が書き込まれる。上記電圧の書き込み動作は、第１輝度保持ステップに相当する。
【００７５】
次に、時刻ｔ０６までの期間において、上述した時刻ｔ０４〜時刻ｔ０５の書き込み動作を、ｋ番目の駆動ブロックに属する２行目からｍ行目の発光画素について、行順次に実行する。
【００７６】
次に、時刻ｔ０７において、走査／制御線駆動回路１４は、制御線１３１（ｋ）の電圧レベルを、ＬＯＷからＨＩＧＨに変化させ、ｋ番目の駆動ブロックに属する発光画素１１Ａの有するスイッチングトランジスタ１１７をオン状態とする（図６のＳ１４）。このとき、既に、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルは同時にＨＩＧＨからＬＯＷに変化しているので、スイッチングトランジスタ１１５及び１１６は非導通状態である。よって、時刻ｔ０４〜時刻ｔ０６の書き込み期間において静電保持容量１１８に保持された電圧が駆動トランジスタ１１４のゲート−ソース間電圧であるＶｇｓとなり、式３で表される。
【００７７】
Ｖｇｓ＝（ＶＲＥＦ−Ｖｄａｔａ）                （式３）
ここで、Ｖｇｓは、例えば、０Ｖ〜５Ｖとなるため、図５（ａ）に示すように、駆動トランジスタ１１４はオン状態となり、ドレイン電流が有機ＥＬ素子１１３へと流れ込み、ｋ番目の駆動ブロックに属する発光画素１１Ａでは、上記式３に規定されたＶｇｓに応じて一斉に発光する。この一斉発光動作は、第１発光ステップに相当する。
【００７８】
このとき、駆動トランジスタ１１４のソース電位は、有機ＥＬ素子１１３のカソード電位ＶＣＡＴからＶｔ（ＥＬ）だけ高い電位となり、式４で表される。
【００７９】
ＶＳ＝Ｖｔ（ＥＬ）＋ＶＣＡＴ          （式４）
また、上記式３で規定されるＶｇｓ及び式４で規定されるソース電位から、駆動トランジスタ１１４のゲート電位は、式５で表される。
【００８０】
ＶＧ＝（ＶＲＥＦ−Ｖｄａｔａ）＋Ｖｔ（ＥＬ）＋ＶＣＡＴ      （式５）
以上、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４のリセット動作が同時に実行される。また、発光画素行を駆動ブロック化することにより、制御線１３１を駆動ブロック内で共通化できる。
【００８１】
また、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、リセット期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
【００８２】
上述した、駆動回路の出力負荷の小さい駆動方法は、特許文献１に記載された従来の画像表示装置５００では実現困難である。図１０に記載された画素回路図では、駆動トランジスタ５１２の閾値電圧Ｖｔｈを補償しているが、当該閾値電圧に相当する電圧が保持容量５１３に保持された後、駆動トランジスタ５１２のソース電位は変動し確定しない。このため、画像表示装置５００では、閾値電圧Ｖｔｈを保持した後、続いて輝度信号電圧が加算された加算電圧の書き込みを即座に実行しなければならない。また、上記加算電圧もソース電位の変動の影響を受けるため、続いて発光動作を即座に実行しなければならない。つまり、従来の画像表示装置５００では、発光画素行ごとに、上述した閾値電圧補償、輝度信号電圧書き込み及び発光を実行しなければならず、図１０に記載された発光画素５０１では駆動ブロック化はできない。
【００８３】
これに対し、本発明の表示装置１の有する発光画素１１Ａ及び１１Ｂは、前述したように、駆動トランジスタ１１４のゲートと固定電位線１１９との間にスイッチングトランジスタ１１６が付加され、駆動トランジスタ１１４のソースと静電保持容量１１８の第２電極との間にスイッチングトランジスタ１１７が付加されている。これにより、駆動トランジスタ１１４のゲート及びソース電位が安定化されるので、リセット完了から輝度信号電圧の書き込みまでの時間、及び、当該書き込みから発光までの時間を、発光画素行ごとに任意に設定することが可能となる。この回路構成により、駆動ブロック化が可能となり、同一駆動ブロック内でのリセット期間及び発光期間を一致させることが可能となる。
【００８４】
ここで、特許文献１に記載された、２本の信号線を用いた従来の画像表示装置と、本発明の駆動ブロック化された表示装置とで、リセット期間により規定される発光デューティの比較を行う。なお、特許文献１に記載された画像表示装置については、閾値電圧検出期間をリセット期間であると仮定して、発光デューティを算出する。
【００８５】
図７は、走査線及び信号線の波形特性を説明する図である。同図において、各画素行の１水平期間ｔ１Ｈにおけるリセット期間は、基準電圧が各画素の有する静電保持容量に印加される期間であり、走査線がＨＩＧＨレベル状態の期間であるＰＷＳに相当する。また、信号線においては、１水平期間ｔ１Ｈは、信号電圧を供給する期間であるＰＷＤと、基準電圧を供給する期間であるｔＤとを含む。また、ＰＷＳの立ち上がり時間及び立ち下がり時間を、それぞれ、ｔＲ（Ｓ）及びｔＦ（Ｓ）とし、ＰＷＤの立ち上がり時間及び立ち下がり時間を、それぞれ、ｔＲ（Ｄ）及びｔＦ（Ｄ）とすると、１水平期間ｔ１Ｈは式６のように表される。
【００８６】
ｔ１Ｈ＝ｔＤ＋ＰＷＤ＋ｔＲ（Ｄ）＋ｔＦ（Ｄ）          （式６）
さらに、ＰＷＤ＝ｔＤと仮定すると、１水平期間ｔ１Ｈは式７のように表される。
【００８７】
ｔＤ＋ＰＷＤ＋ｔＲ（Ｄ）＋ｔＦ（Ｄ）＝２ｔＤ＋ｔＲ（Ｄ）＋ｔＦ（Ｄ）          （式７）
となる。式６及び式７より、ｔＤは式８で表される。
【００８８】
ｔＤ＝（ｔ１Ｈ−ｔＲ（Ｄ）−ｔＦ（Ｄ））／２          （式８）
となる。また、リセット期間は基準電圧発生期間内に開始し終了しなければならないので、リセット期間を最大で確保したとして、ｔＤは式９で表される。
【００８９】
ｔＤ＝ＰＷＳ＋ｔＲ（Ｓ）＋ｔＦ（Ｓ）          （式９）
となり、式８及び式９より、ＰＷＳは式１５のように表される。
【００９０】
ＰＷＳ＝（ｔ１Ｈ−ｔＲ（Ｄ）−ｔＦ（Ｄ）−２ｔＲ（Ｓ）−２ｔＦ（Ｓ））／２      （式１０）
が得られる。
【００９１】
上記式１０に対して、例として、走査線本数が１０８０本（＋ブランキング３０本）の垂直解像度を有し、１２０Ｈｚ駆動するパネルの発光デューティを比較する。
【００９２】
従来の画像表示装置において、２本の信号線を有する場合の１水平期間ｔ１Ｈは、１本の信号線を有する場合の２倍であるから、
ｔ１Ｈ＝｛１秒／（１２０Ｈｚ×１１１０本）｝×２＝７．５μＳ×２＝１５μＳ
となる。ここで、ｔＲ（Ｄ）＝ｔＦ（Ｄ）＝２μＳ、ｔＲ（Ｓ）＝ｔＦ（Ｓ）＝１．５μＳとし、これらを式１０に代入すると、リセット期間であるＰＷＳは、２．５μＳとなる。
【００９３】
ここで、十分な精度を有するためのリセット期間が１０００μＳ必要であるとすると、当該リセット動作に必要な水平期間は、１０００μＳ／２．５μＳ＝４００水平期間、が少なくとも非発光期間として必要となる。よって、２本の信号線を用いた従来の画像表示装置の発光デューティは、（１１１０水平期間−４００水平期間）／１１１０水平期間＝６４％以下となる。
【００９４】
次に、本発明の駆動ブロック化された表示装置の発光デューティを求める。上記条件と同様に、十分な精度を有するためのリセット期間が１０００μＳ必要であるとすると、ブロック駆動の場合には、図４Ａに記載されたリセット期間が上記１０００μＳに相当する。この場合、１フレームの非発光期間は、上記リセット期間と書き込み期間とを含むことから、少なくとも１０００μＳ×２＝２０００μＳとなる。よって、本発明の駆動ブロック化された画像表示装置の発光デューティは、（１フレーム時間−２０００μＳ）／１フレーム時間であり、１フレーム時間として（１秒／１２０Ｈｚ）を代入して、７６％以下となる。
【００９５】
以上の比較結果より、２本の信号線を用いた従来の画像表示装置に対して、本発明のようにブロック駆動を組み合わせることにより、同じリセット期間を設定したとしても発光デューティをより長く確保することができる。よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の表示装置を実現することが可能となる。
【００９６】
逆に言えば、２本の信号線を用いた従来の画像表示装置と、本発明のようにブロック駆動を組み合わせた表示装置とを同じ発光デューティに設定した場合、本発明の表示装置の方が、リセット期間を長く確保できることが解る。
【００９７】
再び、本実施の形態に係る表示装置１の駆動方法について説明する。
【００９８】
一方、ｋ番目の駆動ブロックにおける駆動トランジスタ１１４のリセット期間が完了し、書き込み期間が開始される時刻ｔ０４の直後、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ１１４のリセット動作が開始される。
【００９９】
まず、時刻ｔ１１において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂの有するスイッチングトランジスタ１１５をオン状態とする。また、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ１１６をオン状態とする（図６のＳ２１）。このとき、既に制御線１３１（ｋ＋１）の電圧レベルはＨＩＧＨでありスイッチングトランジスタ１１７はオン状態となっている。また、信号線駆動回路１５は、第２信号線１５２の信号電圧を、輝度信号電圧から基準電圧ＶＲ１に変化させる。これにより、駆動トランジスタ１１４のゲート及び静電保持容量１１８の第１電極には、固定電位線１１９の固定電圧ＶＲＥＦが印加され、スイッチングトランジスタ１１７の導通により、駆動トランジスタ１１４のソース及び静電保持容量１１８の第２電極には、第２信号線１５２の基準電圧ＶＲ１が印加される。つまり、駆動トランジスタ１１４のゲート電位及びソース電位が、それぞれ、ＶＲＥＦ及びＶＲ１でリセットされる。上述した駆動トランジスタ１１４のゲート及びソースに、それぞれ、固定電圧ＶＲＥＦ及び基準電圧ＶＲ１を印加する動作は、第２リセット電圧印加ステップに相当する。
【０１００】
また、時刻ｔ１１において、有機ＥＬ素子１１３の発光を停止させるため、固定電圧ＶＲＥＦ及び基準電圧ＶＲ１は、それぞれ、上記式１及び上記式２で表される関係を満たすように予め設定されている。
【０１０１】
以上、時刻ｔ１１では、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂの有する有機ＥＬ素子１１３の発光を停止し、駆動トランジスタ１１４のリセット動作を開始する。
【０１０２】
次に、時刻ｔ１２において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂの有するスイッチングトランジスタ１１５をオフ状態とする（図６のＳ２２）。また、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ１１６をオフ状態とする。これにより、時刻ｔ１１から開始された駆動トランジスタ１１４のリセット動作が終了する。時刻ｔ１２におけるスイッチングトランジスタ１１５及び１１６を非導通とする動作は、第２非導通ステップに相当する。
【０１０３】
上述した第２リセット電圧印加ステップ及び第２非導通ステップは、第２リセットステップに相当する。
【０１０４】
なお、駆動トランジスタ１１４に印加されるゲート−ソース電圧とドレイン電流との特性は、ヒステリシスを有するため、上述したリセット期間を十分に確保して当該ゲート及びソース電位を精度よく初期化しておく必要がある。リセット期間が不十分のまま閾値補正及び書き込み動作が実行されると、上記ヒステリシス等により発光画素ごとの閾値電圧及び移動度の変動履歴が長時間残留することとなり、画像の輝度ムラが十分に抑制されず、残像などの表示劣化を抑制できない。また、このリセット期間を十分長く確保することにより、駆動トランジスタ１１４のゲート電位及びソース電位は安定し、高精度なリセット動作が実現される。
【０１０５】
以上、時刻ｔ１１〜時刻ｔ１２の期間では、駆動トランジスタ１１４のリセット動作が、（ｋ＋１）番目の駆動ブロック内において同時に実行され、（ｋ＋１）番目の駆動ブロックの全ての発光画素１１Ｂの有する駆動トランジスタ１１４のゲート及びソースには、安定したリセット電圧であるＶＲＥＦ及びＶＲ１が設定される。
【０１０６】
次に、時刻ｔ１３において、走査／制御線駆動回路１４は、制御線１３１（ｋ＋１）の電圧レベルをＨＩＧＨからＬＯＷに変化させ、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂの有するスイッチングトランジスタ１１７をオフ状態とする。これにより、時刻ｔ１４から開始される輝度信号電圧の書き込み期間において、スイッチングトランジスタ１１７が非導通状態となることにより、当該期間において静電保持容量１１８から駆動トランジスタ１１４のソースへのリーク電流が発生しないので、静電保持容量１１８に正確な信号電圧に対応した電圧を保持させることが可能となる。また、スイッチングトランジスタ１１７により、上記期間は上記リーク電流を抑制するための高速書き込みに制約されないので、正確な輝度信号電圧の書き込みに必要な本来の書き込み期間を確保することが可能となる。
【０１０７】
次に、時刻ｔ１４〜時刻ｔ１５の間に、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）の電圧レベルを、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、１行目の発光画素の有するスイッチングトランジスタ１１５を、オン状態とする（図６のＳ２３）。また、走査線１３３（ｋ＋１、１）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ１１６をオン状態とする。また、この時、信号線駆動回路１５は、第２信号線１５２の信号電圧を基準電圧から輝度信号電圧Ｖｄａｔａに変化させている。これにより、静電保持容量１１８の第２電極に輝度信号電圧Ｖｄａｔａが印加され、駆動トランジスタ１１４のゲートには、固定電位線１１９の固定電圧ＶＲＥＦが印加される。Ｖｄａｔａの数値例として、例えば、Ｖｄａｔａ＝−５Ｖ〜０Ｖである。
【０１０８】
なお、時刻ｔ１４〜時刻ｔ１５においては、スイッチングトランジスタ１１７が非導通となっており、駆動トランジスタ１１４のソース電位は、リセット期間での電位であるＶＲ１を維持していることから、有機ＥＬ素子１１３の順方向に発光電流は流れない。
【０１０９】
よって、静電保持容量１１８には、両電極が高精度にリセットされた後、輝度信号電圧Ｖｄａｔａに応じた電圧が書き込まれる。上記電圧の書き込み動作は、第２輝度保持ステップに相当する。
【０１１０】
次に、時刻ｔ１６までの期間において、上述した時刻ｔ１４〜時刻ｔ１５の書き込み動作を、（ｋ＋１）番目の駆動ブロックに属する２行目からｍ行目の発光画素について、行順次に実行する。
【０１１１】
次に、時刻ｔ１７において、走査／制御線駆動回路１４は、制御線１３１（ｋ＋１）の電圧レベルを、ＬＯＷからＨＩＧＨに変化させ、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂの有するスイッチングトランジスタ１１７をオン状態とする（図６のＳ２４）。このとき、既に、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルは同時にＨＩＧＨからＬＯＷに変化しているので、スイッチングトランジスタ１１５及び１１６は非導通状態である。よって、時刻ｔ１４〜時刻ｔ１６の書き込み期間において静電保持容量１１８に保持された電圧が駆動トランジスタ１１４のゲート−ソース間電圧であるＶｇｓとなり、上記式３で表される。
【０１１２】
ここで、Ｖｇｓは、例えば、０Ｖ〜５Ｖとなるため、駆動トランジスタ１１４はオン状態となり、ドレイン電流が有機ＥＬ素子１１３へと流れ込み、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂでは、上記式３に規定されたＶｇｓに応じて一斉に発光する。この一斉発光動作は、第２発光ステップに相当する。
【０１１３】
以上、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４のリセット動作が同時に実行される。また、発光画素行を駆動ブロック化することにより、制御線１３１を駆動ブロック内で共通化できる。
【０１１４】
また、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、リセット期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
【０１１５】
以上、時刻ｔ１７以降の期間では、有機ＥＬ素子１１３の発光が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。
【０１１６】
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
【０１１７】
図４Ｂは、本発明の実施の形態に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述したリセット期間及び輝度信号電圧の書き込み期間を含む。
【０１１８】
本発明の実施の形態に係る表示装置の駆動方法によれば、発光期間は、同一駆動ブロックで一斉に設定される。よって、駆動ブロック間では、行走査方向に対して発光期間が階段状に現れる。
【０１１９】
以上、スイッチングトランジスタ１１６及び１１７が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ１１４のリセット期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ１１４のリセット期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいてリセット期間が設けられることによるものである。よって、リセット期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されても走査／制御線駆動回路１４の出力数をさほど増大させることなく、かつ、発光デューティを減少させることなく、１フレーム期間に対する相対的なリセット期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
【０１２０】
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられるリセット期間は、最大Ｔｆ／Ｎとなる。これに対し、発光画素行ごとに異なるタイミングでリセット期間を設定する場合、発光画素行がＭ行（Ｍ＞＞Ｎ）であるとすると、最大Ｔｆ／Ｍとなる。また、特許文献１に記載されたような信号線を発光画素列ごとに２本配置した場合でも、最大２Ｔｆ／Ｍである。
【０１２１】
また、駆動ブロック化により、駆動トランジスタ１１４のソースと静電保持容量１１８の第２電極との導通を制御する制御線を駆動ブロック内で共通化できる。よって、走査／制御線駆動回路１４から出力される制御線の本数が削減される。よって、駆動回路の負荷が低減する。
【０１２２】
例えば、特許文献１に記載された従来の画像表示装置５００では、発光画素行あたり２本の制御線（給電線及び走査線）が配置されている。画像表示装置５００がＭ行の発光画素行から構成されているとすると、制御線は合計２Ｍ本となる。
【０１２３】
これに対し、本発明の実施の形態に係る表示装置１では、走査／制御線駆動回路１４から、発光画素行あたり１本の走査線、駆動ブロックごとに１本の制御線が出力される。よって、表示装置１がＭ行の発光画素行から構成されているとすると、制御線（走査線を含む）の合計は（Ｍ＋Ｎ）本となる。
【０１２４】
大面積化がなされ、発光画素の行数が大きい場合、Ｍ＞＞Ｎが実現されるので、この場合には、本発明に係る表示装置１の制御線本数は、従来の画像表示装置５００の制御線本数に比べ、約１／２に削減することができる。
【０１２５】
以上、実施の形態について説明したが、本発明に係る表示装置は、上述した実施の形態に限定されるものではない。実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る表示装置を内蔵した各種機器も本発明に含まれる。
【０１２６】
なお、図２Ａ及び図２Ｂに記載された発光画素１１Ａ及び１１Ｂにおいて、静電保持容量１１８の第２電極と固定電位線とが、容量素子を介して接続されてもよい。この場合、輝度信号電圧の書き込み期間において静電保持容量１１８には式３で規定された電圧Ｖｇｓが保持されているが、その後、当該電圧の保持から発光までのタイミングが発光画素行ごとに異なっても、静電保持容量１１８の第２電極の電位が上記容量素子により確定されるので静電保持容量１１８の第１電極の電位も確定され、駆動トランジスタ１１４のゲート電圧が確定される。一方、駆動トランジスタ１１４のソース電位は既に定常状態であるので、上記容量素子は、結果的に駆動トランジスタ１１４のソース電位を保持する機能をも有する。なお、上記容量素子は、任意の固定電位で終端されていればよく、例えば、固定電位線１１９に接続されていてもよい。また、例えば、電源線１１０または１１２に接続されていてもよい。また例えば、前段の走査線１３３に接続されていてもよい。この場合、レイアウトの自由度が向上し、素子間のスペースをより広く確保することが可能になり、歩留まりが向上する。
【０１２７】
なお、以上述べた実施の形態では、スイッチングトランジスタのゲートの電圧レベルがＨＩＧＨの場合にオン状態になるｎ型トランジスタとして記述しているが、これらをｐ型トランジスタで形成した発光画素にも、上記実施の形態で説明した駆動ブロック化が適用できる。
【０１２８】
図８Ａは、本発明の実施の形態に係る表示装置の変形例を示す奇数駆動ブロックの発光画素の具体的な回路構成図であり、図８Ｂは、本発明の実施の形態に係る表示装置の変形例を示す偶数駆動ブロックの発光画素の具体的な回路構成図である。図８Ａ及び図８Ｂに記載された発光画素２１Ａ及び２１Ｂは、いずれも、有機ＥＬ素子２１３と、駆動トランジスタ２１４と、スイッチングトランジスタ２１５、２１６及び２１７と、静電保持容量１１８と、制御線１３１と、走査線１３３と、第１信号線１５１と、第２信号線１５２とを備える。また、図９は、本発明の実施の形態に係る表示装置の変形例を示す駆動方法の動作タイミングチャートである。図８Ａ及び図８Ｂに記載された発光画素２１Ａ及び２１Ｂの各構成要素の機能、また、図９に記載された駆動方法の各動作の機能については、上述した実施の形態に係る各構成要素の機能及び各動作の機能と同様であるため、ここでは説明を省略する。
【０１２９】
図８Ａ及び図８Ｂに示すように、スイッチングトランジスタ及び駆動トランジスタをｐ型トランジスタで形成し、図９に示すように走査線の極性を反転させたタイミングチャートで駆動される表示装置でも、上述した各実施の形態と同様の効果を奏する。
【０１３０】
また、以上に述べた実施の形態では、有機ＥＬ素子はカソード側を他の画素と共通化して接続されているが、アノード側を共通化して、カソード側を画素回路と接続した表示装置でも、上述した各実施の形態と同様の効果を奏する。
【０１３１】
また、例えば、本発明に係る表示装置は、図１０に記載されたような薄型フラットＴＶに内蔵される。本発明に係る表示装置が内蔵されることにより、映像信号を反映した高精度な画像表示が可能な薄型フラットＴＶが実現される。
【産業上の利用可能性】
【０１３２】
本発明は、特に、画素信号電流により画素の発光強度を制御することで輝度を変動させるアクティブ型の有機ＥＬフラットパネルディスプレイに有用である。
【符号の説明】
【０１３３】
１    表示装置
１０    表示パネル
１１Ａ、１１Ｂ、２１Ａ、２１Ｂ、５０１    発光画素
１２    信号線群
１３    制御線群
１４    走査／制御線駆動回路
１５    信号線駆動回路
２０    タイミング制御回路
３０    電圧制御回路
１１０、１１２    電源線
１１３、２１３    有機ＥＬ素子
１１４、２１４、５１２    駆動トランジスタ
１１５、１１６、１１７、２１５、２１６、２１７、５１１    スイッチングトランジスタ
１１８    静電保持容量
１１９    固定電位線
１３１    制御線
１３３、７０１、７０２、７０３    走査線
１５１    第１信号線
１５２    第２信号線
５００    画像表示装置
５０２    画素アレイ部
５０３    信号セレクタ
５０４    走査線駆動部
５０５    給電線駆動部
５１３    保持容量
５１４    発光素子
５１５    接地配線
６０１    信号線
８０１、８０２、８０３    給電線
【図１】
0005414808.tif 000002
【図２Ａ】
0005414808.tif 000003
【図２Ｂ】
0005414808.tif 000004
【図３】
0005414808.tif 000005
【図４Ａ】
0005414808.tif 000006
【図４Ｂ】
0005414808.tif 000007
【図５】
0005414808.tif 000008
【図６】
0005414808.tif 000009
【図７】
0005414808.tif 000010
【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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