(57)【特許請求の範囲】
【請求項１】
柱状の下部電極、該下部電極を容量絶縁膜を介して覆う上部電極を有するキャパシタが層間膜を介して複数積層されており、下層キャパシタの下部電極の上端から上層キャパシタの下部電極の下端を接続する第１のコンタクトプラグと、各層キャパシタの上部電極を接続する第２のコンタクトプラグを有し、
前記第１のコンタクトの各々は、前記容量絶縁膜及び前記上部電極からサイドウォール絶縁膜により隔離されている半導体記憶装置。
【請求項２】
前記第２のコンタクトプラグの一部が、各層キャパシタの下部電極と同じ材料で形成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体記憶装置は、キャパシタの形成されるメモリセル領域と周辺回路領域とを有し、周辺回路領域の少なくとも一つのコンタクトプラグが、前記第２のコンタクトプラグと同じ材料で形成されることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記半導体記憶装置は、キャパシタの形成されるメモリセル領域と周辺回路領域とを有し、周辺回路領域の少なくとも一つの配線が、いずれかの層のキャパシタの上部電極と同じ材料で構成されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記半導体記憶装置は、キャパシタの形成されるメモリセル領域と周辺回路領域とを有し、周辺回路領域の少なくとも一つの配線が、いずれかの層のキャパシタの下部電極と同じ材料で構成されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項６】
（１）セルトランジスタの形成された半導体基板上に層間絶縁膜を形成し、半導体基板に接続するコンタクトプラグを形成する工程、
（２）第一のエッチングストッパ層及び第一のキャパシタ層間絶縁膜を形成する工程、
（３）第一のエッチングストッパ層及び第一のキャパシタ層間絶縁膜に前記コンタクトプラグに接続される第一のキャパシタ下部電極を形成するための第一の開口を形成する工程、
（４）第一の開口に第一のキャパシタ下部電極を形成する工程、
（５）第一のキャパシタ下部電極周囲の第一のキャパシタ層間絶縁膜を除去し、第一の容量絶縁膜及び第一のキャパシタ上部電極を形成する工程、
（６）全面に第一のキャパシタ上部層間絶縁膜を形成する工程
（７）第一のキャパシタ上部層間絶縁膜に第一のキャパシタ下部電極上端を露出する第二の開口を形成する工程、
（８）第二の開口側壁にサイドウォール絶縁膜を形成し、第一のキャパシタ下部電極上端に接続する第１のコンタクトプラグを形成する工程、
により一層のキャパシタを形成し、前記工程（２）乃至（８）を所要回数繰り返し、複数のキャパシタを積層することを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記工程（３）及び（４）において、各層キャパシタの上部電極を接続する第２のコンタクトプラグの一部が、各層キャパシタの下部電極と同じ材料で形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記工程（３）及び（４）において、前記工程（５）の第一のキャパシタ層間絶縁膜除去の際のエッチングストッパとなるガードリングが、各層キャパシタの下部電極周囲に同層に形成されることを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記半導体記憶装置は、キャパシタの形成されるメモリセル領域と周辺回路領域とを有し、周辺回路領域の少なくとも一つのコンタクトプラグの一部が、各層キャパシタの下部電極と同層に形成されることを特徴とする請求項６乃至８のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１０】
前記半導体記憶装置は、キャパシタの形成されるメモリセル領域と周辺回路領域とを有し、周辺回路領域の少なくとも一つの配線が、いずれかの層のキャパシタの上部電極と同層に形成されることを特徴とする請求項６乃至９のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１１】
前記半導体記憶装置は、キャパシタの形成されるメモリセル領域と周辺回路領域とを有し、周辺回路領域の少なくとも一つの配線が、いずれかの層のキャパシタの下部電極と同層に形成されることを特徴とする請求項６乃至１０のいずれか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、詳しくは、微細化されたメモリセル上に所望の容量を有するキャパシタの構造及びその製造方法に関する。
【背景技術】
【０００２】
随時書き込みと読み出しが可能な半導体記憶装置（Dynamic Random Access Memory、以下ＤＲＡＭ）では、一個のトランジスタに一個のキャパシタが接続され、電荷を保持している。近年の技術の発展に伴い、特にＤＲＡＭ等の半導体記憶装置において三次元構造を持つキャパシタを使用した半導体記憶装置が実用化されている。例えば、特許文献１の図１１、１２に記載されている従来の半導体記憶装置では、シリンダ型のキャパシタ構造を採用している。従来の半導体記憶装置では、集積度を向上させるために、このような三次元構造のキャパシタを用いながら、キャパシタの占有面積を縮小しつつ高さを増やし、記憶に必要な容量を得ている。
【０００３】
特許文献２では、柱部と、該柱部の外側に隔離して設けられた筒部と、前記柱部下端と筒部下端を連結する連結部からなる下部電極を形成して、キャパシタ誘電体を介して上部電極を形成したキャパシタ構造が開示されている。この構成により従来より小さいセル面積で、構造が安定したキャパシタを備えた半導体装置が提供されるとしている。
【０００４】
特許文献３では、小型化及び高容量化を達成した多層構造のキャパシタが開示されている。薄膜技術によって成膜された複数の電極層を誘電体膜を介在させて第１電極と第２電極交互に積み上げ、誘電体膜の無い一方の端部で第１電極同士を、他方の端部で第２電極同士を接続しキャパシタを構成している。
【特許文献１】特開２０００−１５６４７９号公報  （第１３頁、図１１、１２）
【特許文献２】特開２００３−１９７７７１号公報
【特許文献３】特開２００３−２３４２４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
素子の微細化に伴い、シリンダ型やクラウン型、ピラー型等の高アスペクト比を持つキャパシタが使われるようになったが、更なる微細化の進展によって、より小さなサイズのメモリセル上に所望する容量のキャパシタを形成するには、これらの構造では機械的な強度が弱くなる上、ドライエッチングなどの微細加工の難易度も上がり、十分な記憶容量を確保することが難しくなってきた。
【０００６】
特許文献２においても、微細化に伴い、クラウン型キャパシタと同様に筒部の強度が問題となる。特許文献３では、高さ方向が有効に活用されておらず、ＤＲＡＭセルトランジスタに接続するにはキャパシタ面積が十分に縮小されないという問題がある。
【０００７】
さらに、ＤＲＡＭではセルトランジスタをアレイ状に形成したメモリセル領域に加え、周辺回路領域も形成する必要があり、メモリセル領域の微細化に伴い、周辺回路領域における工程共有化がますます困難になっている。
【０００８】
そこで、本発明の目的は、素子の微細化によっても、機械的強度に優れ、微細加工が容易であり、かつ十分な記憶容量を確保したキャパシタを有する半導体装置を提供することにある。
【０００９】
又、本発明では、周辺回路領域における各種構成物を、上記の課題を解決するメモリセル領域の構成物形成と工程共有化が図れる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決する本発明は、以下の構成よりなる半導体記憶装置に関する。
【００１１】
［Ｉ］  柱状の下部電極、該下部電極を容量絶縁膜を介して覆う上部電極を有するキャパシタが層間膜を介して複数積層されており、下層キャパシタの下部電極の上端から上層キャパシタの下部電極の下端を接続するコンタクトと、各層キャパシタの上部電極を接続するコンタクトを有する。
【００１２】
［II］各層キャパシタの上部電極を接続するコンタクトプラグとの一部が、各層キャパシタの下部電極と同時に形成されることを特徴とする。
【００１３】
［III］前記半導体記憶装置は、キャパシタの形成されるメモリセル領域と周辺回路領域とを有し、周辺回路領域の少なくとも一つのコンタクトプラグが、各層キャパシタの上部電極を接続するコンタクトプラグと同時に形成されることを特徴とする。
【００１４】
［IV］前記半導体記憶装置は、キャパシタの形成されるメモリセル領域と周辺回路領域とを有し、周辺回路領域の少なくとも一つの配線が、いずれかの層のキャパシタの上部電極材料で構成されることを特徴とする。
【００１５】
［Ｖ］前記半導体記憶装置は、キャパシタの形成されるメモリセル領域と周辺回路領域とを有し、周辺回路領域の少なくとも一つの配線が、いずれかの層のキャパシタの下部電極材料で構成されることを特徴とする。
【００１６】
また、本発明は、以下の構成よりなる半導体記憶装置の製造方法に関する。
［Ａ］  （１）セルトランジスタの形成された半導体基板上に層間絶縁膜を形成し、半導体基板に接続するコンタクトプラグを形成する工程、
（２）第一のエッチングストッパ層及び第一のキャパシタ層間絶縁膜を形成する工程、
（３）第一のエッチングストッパ層及び第一のキャパシタ層間絶縁膜に前記コンタクトプラグに接続される第一のキャパシタ下部電極を形成するための第一の開口を形成する工程、
（４）第一の開口に第一のキャパシタ下部電極を形成する工程、
（５）第一のキャパシタ下部電極周囲の第一のキャパシタ層間絶縁膜を除去し、第一の容量絶縁膜及び第一のキャパシタ上部電極を形成する工程、
（６）全面に第一のキャパシタ上部層間絶縁膜を形成する工程
（７）第一のキャパシタ上部層間絶縁膜に第一のキャパシタ下部電極上端を露出する第二の開口を形成する工程、
（８）第二の開口側壁にサイドウォール絶縁膜を形成し、第一のキャパシタ下部電極上端に接続するコンタクトプラグを形成する工程、
により一層のキャパシタを形成し、前記工程（２）乃至（８）を所要回数繰り返し、複数のキャパシタを積層することを特徴とする。
【００１７】
［Ｂ］  前記工程（３）及び（４）において、各層キャパシタの上部電極を接続するコンタクトプラグの一部が、各層キャパシタの下部電極と同層に形成されることを特徴とする。
【００１８】
［Ｃ］  前記工程（３）及び（４）において、前記工程（５）の第一のキャパシタ層間絶縁膜除去の際のエッチングストッパとなるガードリングが、各層キャパシタの下部電極周囲に同層に形成されることを特徴とする。
【００１９】
［Ｄ］  前記半導体記憶装置は、キャパシタの形成されるメモリセル領域と周辺回路領域とを有し、周辺回路領域の少なくとも一つのコンタクトプラグの一部が、各層キャパシタの下部電極と同層に形成されることを特徴とする。
【００２０】
［Ｅ］  前記半導体記憶装置は、キャパシタの形成されるメモリセル領域と周辺回路領域とを有し、周辺回路領域の少なくとも一つの配線が、いずれかの層のキャパシタの上部電極と同層に形成されることを特徴とする。
【００２１】
［Ｆ］  前記半導体記憶装置は、キャパシタの形成されるメモリセル領域と周辺回路領域とを有し、周辺回路領域の少なくとも一つの配線が、いずれかの層のキャパシタの下部電極と同層に形成されることを特徴とする。
【発明の効果】
【００２２】
第１の効果は、各層キャパシタのアスペクト比を小さく保つことができるため、ドライエッチングなどの微細加工が容易になり、キャパシタ電極の倒壊も抑制できるので、簡便な製造方法で大きな容量のキャパシタを得ることができることである。これにより、従来の微細加工の限界を超えた高い集積度のＤＲＡＭを得ることができる。
【００２３】
第２の効果は、必要な段数だけキャパシタ層を積層することにより、容易に大容量のキャパシタを形成できるので、ＤＲＡＭのリフレッシュ時間が長くなり、消費電力を抑えることができることである。すなわち、キャパシタに保持できる電荷量が増すことにより、一定時間内に行うＤＲＡＭのリフレッシュ動作の回数を減らすことができるので、リフレッシュ動作に必要な周辺回路部のトランジスタ消費電流を削減することが可能となる。
【００２４】
第３の効果は、各層キャパシタの上部電極材料、下部電極材料またはその両方を、周辺回路領域においては個別の配線層材料としても使用することができる。このため周辺回路領域においては配線層の配置の自由度が増すため、従来よりも容易に集積度を上げことが可能となる。これにより、従来よりも小サイズの半導体チップを容易に製造することが可能となる。
【発明を実施するための最良の形態】
【００２５】
次に、本発明の実施例について図面を参照して詳細に説明する。
【００２６】
〔第一の実施例〕
図１を参照すると、本発明の第一の実施例としてＤＲＡＭの断面模式図が示されている。図１で、左側がメモリセル領域（ＭＣ）、右側が周辺回路領域（ＰＡ）であるとする。
【００２７】
従来のＤＲＡＭと同様に、シリコン基板１上に素子分離部２、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタのゲート絶縁膜（薄いため図示を省略）、ゲート電極（ワード線）３、ビット線４、及びこれらを相互に接続するコンタクトプラグ５などが設けられている。ビット線４は、周辺回路領域においては各トランジスタ間を接続する配線層として機能する。
【００２８】
メモリセル領域内には、コンタクトプラグ６を介してシリコン基板１に接続されるように、円柱または角柱型の第一のキャパシタ下部電極１０１が設けられており、下部電極１０１の表面は第一の容量絶縁膜１０２で覆われ、更に、第一の容量絶縁膜１０２の上には第一の上部電極１０３が形成されている。これにより、第一層目のキャパシタが構成される。
【００２９】
更に、第一の下部電極１０１の上端には、コンタクトプラグ１０４を介して、第一の下部電極と同様の構造を有する第二の下部電極２０１が接続されている。
【００３０】
コンタクトプラグ１０４は、絶縁性のサイドウォール１０５によって、第一の容量絶縁膜１０２及び第一の上部電極１０３とは隔離されている。
【００３１】
第二の下部電極２０１の上には、第一の下部電極１０１と同様に、第二の容量絶縁膜２０２及び第二の上部電極２０３が形成され、第一層目のキャパシタと同軸上に配置される第二層目のキャパシタが構成される。
【００３２】
更に、第一の上部電極１０３と第二の上部電極２０３は、コンタクトプラグ２２によって相互に接続され、これによって第一層目のキャパシタと第二層目のキャパシタは、電気的に並列に接続されている。以下同様に、第二層目のキャパシタの上部には第三層目のキャパシタが形成される。
【００３３】
周辺回路領域において、ビット線４と同一の工程で形成した配線層４’と一層目の金属配線５１とは、コンタクトプラグ２３によって相互に接続されている。
【００３４】
このような構成をとることにより、各セルトランジスタに接続されたキャパシタの容量は、各層のキャパシタの容量の総和となるため、個々の層のキャパシタの容量は小さくとも、全体として大きな容量を確保することができる。
【００３５】
図１では同軸上に３層のキャパシタを配置しているが、必要な容量に応じて、２層または４層以上の構成としてもよい。
【００３６】
次に、図２〜１６を参照して第１の実施例の製造方法を説明する。
【００３７】
図１と同様に、左側がメモリセル領域（ＭＣ）、右側が周辺回路領域（ＰＡ）であるとする。
【００３８】
メモリセル領域と周辺回路領域において、同一の工程で形成されるコンタクトプラグや配線層については、同一の参照番号を付記した。
【００３９】
始めに、図２に示すように、従来の製造方法と同様にして、シリコン基板１上に素子分離部２、ＭＯＳトランジスタのゲート絶縁膜（薄いため図示されていない）、ゲート電極（ワード線）３、ビット線４、及びこれらを相互に接続するコンタクトプラグ５などを設ける。メモリセル領域では、ＭＯＳトランジスタのソース・ドレイン領域上に単結晶シリコンまたはポリシリコンから成る下層のコンタクトプラグ５ａが設けられており、上記コンタクトプラグ５及びビット線４は下層のコンタクトプラグ５ａ上に設けられている。また、これらの素子間はシリコン酸化膜またはシリコン窒化膜などの絶縁膜から成る層間絶縁膜７で埋め込まれており、相互に分離されている。
【００４０】
次に、図３に示すように層間絶縁膜７に、フォトリソグラフィとドライエッチングによって開口部を設け、全面に窒化チタン、タングステンの順に導電膜をＰＶＤ（Physical Vapor Deposition）法などにより堆積させた後、ＣＭＰ（Chemical Mechanical Polishing）またはドライエッチングによって余分な窒化チタンとタングステンを除去する。これにより、開口部に導電膜から成るコンタクトプラグ６ａ及び６ｂが形成される。
【００４１】
コンタクトプラグ６ａは、下層のコンタクトプラグ５ａに接続するように設けられたものであり、コンタクトプラグ６ｂは、周辺回路部で（ビット線４と同一の工程で形成した）配線層４に接続するように設けられたものである。
【００４２】
次に、図４に示すように、全面にシリコン窒化膜からなる第一のエッチストッパ層１１１と、シリコン酸化膜から成る第一のキャパシタ層間絶縁膜１１２をＣＶＤ（Chemical Vapor Deposition）法により堆積させる。
【００４３】
次に、図５に示すように、フォトリソグラフィとドライエッチングによって、第一のキャパシタ層間絶縁膜１１２及び第一のエッチストッパ層１１１に開口部を設ける。
【００４４】
開口部には、メモリセル内のコンタクトプラグ６ａに接続するように設けられた、円柱または角柱型の開口部１２１、層間膜絶縁膜７上に設けられた円柱または角柱型の開口部１２２、周辺回路部のコンタクトプラグ６ｂに接続するように設けられた円柱または角柱型の開口部１２３、メモリセル部を囲むように設けられ後続の工程でウェットエッチングのストッパとして機能するガードリングを形成する開口部１２４、がある。
【００４５】
次に、図６に示すように、全面に窒化チタンをＣＶＤ法などにより堆積させ、ＣＭＰまたはドライエッチングによって余分な窒化チタンを除去して、図５の開口部のみに窒化チタンが埋め込まれるようにする。これにより、図５の開口部１２１には第一層目のキャパシタの下部電極１０１が、図５の開口部１２２には積層されるキャパシタの各上部電極と第一層目の金属配線（未だ形成されていないため図示されていない）を相互に接続するコンタクトプラグ２２の一部２２ａが、図５の開口部１２３にはビット線４と第一層目の金属配線（同）を相互に接続するコンタクトプラグ２３の一部２３ａが、図５の開口部１２４には後続の工程のウェットエッチングのストッパとなる第一層目のガードリング１３１が、それぞれ形成される。
【００４６】
次に、図７に示すように、メモリセル部のみを開口したフォトレジストパターン１９１を、フォトリソグラフィによって形成し、これをマスクとして、弗化水素を含む薬液で第一のキャパシタ層間絶縁膜１１２をウェットエッチングして、第一層目のキャパシタ下部電極１０１を露出させる。
【００４７】
メモリセル部はガードリング１３１とエッチストッパ層（シリコン窒化膜）１１１によって囲まれているため、ウェットエッチングは周辺回路部には及ばない。
【００４８】
この後、プラズマアッシングによってフォトレジストパターン１９１を除去する。
【００４９】
次に、図８に示すように、酸化アルミニウムなどから成る第一の容量絶縁膜１０２をＣＶＤ法によって堆積させ、更に、窒化チタン、タングステンの順にＣＶＤ法などによって金属膜を堆積させて第一のキャパシタ上部電極１０３を形成した後、フォトリソグラフィとドライエッチングによって第一のキャパシタ上部電極１０３と第一の容量絶縁膜１０２をパターニングする。
【００５０】
次に、図９に示すように、シリコン酸化膜から成る第一のキャパシタ上部層間絶縁膜１１３をＣＶＤ法によって堆積させ、ＣＭＰによって平坦化した後に、フォトリソグラフィとドライエッチングによって、第一のキャパシタ下部電極１０１上に円柱または角柱型の開口１４１を設ける。
【００５１】
次に、図１０に示すように、全面にシリコン窒化膜をＣＶＤ法によって堆積させた後、ドライエッチングによってエッチバックし、開口１４１の周囲にシリコン窒化膜から成るサイドウォール１０５を形成する。
【００５２】
次に、図１１に示すように、フォトリソグラフィとドライエッチングによって、コンタクトプラグ２２ａ上に円柱または角柱型の開口１４２を、コンタクトプラグ２３ａ上に円柱または角柱型の開口１４３を、それぞれ設ける。
【００５３】
次に、図１２に示すように、全面に窒化チタンをＣＶＤ法などによって堆積させ、ＣＭＰまたはドライエッチングによって余分な窒化チタンを除去して、第一のキャパシタ下部電極上にコンタクトプラグ１０４を、コンタクトプラグの一部２２ａ、２３ａの上部にコンタクトプラグの別の一部２２ｂ、２３ｂを、それぞれ形成する。
【００５４】
次に、図１３に示すように、図４から図１２の工程を繰り返し、同様の構造を上部に積み重ねる。各フォトリソグラフィの工程で使用するフォトマスクは、上記図４から図１２に記載のフォトリソグラフィ工程で使用したフォトマスクと同一のものである。
【００５５】
また、この繰り返しの回数は２回以上でもよく、キャパシタの層が２層の場合には繰り返さなくてもよい。
【００５６】
次に、図１４に示すように、図４から図８の工程を繰り返し、最上層に第三のキャパシタ下部電極３０１、第三の容量絶縁膜３０２、第三のキャパシタ上部電極３０３、ガードリング３３１、コンタクトプラグ２２の一部となるプラグ２２ｅ、コンタクトプラグ２３の一部となるプラグ２３ｅを形成する。このときの各フォトリソグラフィの工程でも、図４から図８に記載の各フォトリソグラフィ工程で使用したものと同一のフォトマスクを使用する。
【００５７】
次に、図１５に示すように、シリコン酸化膜から成る最上層のキャパシタ上部層間絶縁膜３１３をＣＶＤ法によって堆積させ、ＣＭＰによって平坦化した後、フォトリソグラフィとドライエッチングによって、コンタクトプラグ２２の一部２２ｅ上に円柱または角柱型の開口部３４２を、コンタクトプラグ２３の一部２３ｅ上に円柱または角柱型の開口部３４３を、それぞれ設ける。
【００５８】
次に、図１６に示すように、図１２と同様にして、コンタクトプラグの一部２２ｅ、２３ｅ上に、コンタクトプラグの別の一部２２ｆ、２３ｆをそれぞれ形成する。
【００５９】
最後に、従来のＤＲＡＭの製造と同様の方法でアルミニウムや銅等の一層目の金属配線５１、更に上層の金属配線、並びに各層の金属配線を相互に接続するコンタクトプラグを設け、図１の断面模式図を示すような構造を得る。
【００６０】
〔第二の実施例〕
上記第一の実施例において、各キャパシタの層ごとに、固有のフォトマスクを用いて上部電極並びにコンタクトプラグを形成してもよい。これにより、各層のキャパシタ上部電極同士の間に局所配線を形成し、かつコンタクトプラグによってこれら局所配線同士を接続することができるため、局所配線の多層化が実現できる。
【００６１】
図１７に下から２層目の上部電極２０３と同一の層を使用して、周辺回路領域（ＰＡ）に配線層２０３ａを形成した場合の断面図を示す。
【００６２】
配線層２０３ａの下には容量絶縁膜２０２も同様にパターニングされて２０２ａとして残留するが、特に問題は無い。配線層２０３ａとその上層または下層に位置する別の配線層との接続には、必要に応じてコンタクトプラグを設ければ良い。このように、周辺回路領域において、各層キャパシタの上部電極と同一の層を局所配線層として使用することが可能となり、配線配置の自由度が増すことになる。従ってＤＲＡＭチップ内のメモリセルの占有率を上げることができ、更にチップを縮小することができる。
【００６３】
〔第三の実施例〕
上記第一の実施例において、各キャパシタの層ごとに、固有のフォトマスクを用いてコンタクトプラグ部をデュアルダマシン構造としてもよい。上記の第二の実施例では、各キャパシタの上部電極と同一の層を局所配線層として利用したが、この実施例においては、下部電極と同一の層で配線層を形成する。すなわち周辺回路領域において、下部電極埋め込み用の開口を形成する際に同時に配線用の溝パターンを形成し、さらに周辺回路領域においては、デュアルダマシン法を用いて局所配線と下層の配線層とを接続するためのコンタクトホールも形成しておく。この後に、キャパシタの下部電極用の導電体を埋め込むことにより、周辺回路領域用の局所配線層およびコンタクトプラグも同時に形成することが可能となる。
【００６４】
図１８に下から２層目の下部電極２０１と同一の層を使用して、周辺回路領域（ＰＡ）に配線層２０１ａを形成した場合の断面図を示す（コンタクトプラグは図示せず）。このように、下部電極材料を周辺回路領域における局所配線として利用することにより、配線配置の自由度が増すことになり、チップ面積の縮小を容易に行うことが可能となる。
【００６５】
上記各実施例において、キャパシタの下部電極または上部電極は、ポリシリコンやタングステンなど、他の導電性材料で形成してもよい。複数の導電性材料から成る合金や積層膜を用いることもできる。
【００６６】
同様に、キャパシタ絶縁膜も、酸化ハフニウムや酸化ジルコニウムなど、他の絶縁膜で形成してもよい。複数の材料からなる積層膜を用いることもできる。
【産業上の利用可能性】
【００６７】
本発明のキャパシタ構造はＤＲＡＭのメモリセルに限定されるものではなく、大容量のキャパシタを限られた底面積で形成する場合において適用することが可能である。
【図面の簡単な説明】
【００６８】
【図１】本発明の第一の実施例としてＤＲＡＭの断面模式図である。
【図２】本発明の第一の実施例の製造工程を説明する工程断面図である。
【図３】本発明の第一の実施例の製造工程を説明する工程断面図である。
【図４】本発明の第一の実施例の製造工程を説明する工程断面図である。
【図５】本発明の第一の実施例の製造工程を説明する工程断面図である。
【図６】本発明の第一の実施例の製造工程を説明する工程断面図である。
【図７】本発明の第一の実施例の製造工程を説明する工程断面図である。
【図８】本発明の第一の実施例の製造工程を説明する工程断面図である。
【図９】本発明の第一の実施例の製造工程を説明する工程断面図である。
【図１０】本発明の第一の実施例の製造工程を説明する工程断面図である。
【図１１】本発明の第一の実施例の製造工程を説明する工程断面図である。
【図１２】本発明の第一の実施例の製造工程を説明する工程断面図である。
【図１３】本発明の第一の実施例の製造工程を説明する工程断面図である。
【図１４】本発明の第一の実施例の製造工程を説明する工程断面図である。
【図１５】本発明の第一の実施例の製造工程を説明する工程断面図である。
【図１６】本発明の第一の実施例の製造工程を説明する工程断面図である。
【図１７】本発明の第二の実施例としてＤＲＡＭの断面模式図である。
【図１８】本発明の第二の実施例としてＤＲＡＭの断面模式図である。
【符号の説明】
【００６９】
１  シリコン基板
２  素子分離部
３  ゲート電極（ワード線）
４  ビット線
４’  配線
５、６、２２、２３  コンタクトプラグ
７、１１２、１１３  層間絶縁膜
１０１  第一のキャパシタ下部電極
１０２  第一の容量絶縁膜
１０３  第一の上部電極
１０４  コンタクトプラグ
１０５  サイドウォール
１１１  第一のエッチストッパ層
１２１、１２２、１２３、１２４、１４１、１４２、１４３  開口部
１３１  ガードリング
１９１  フォトレジストパターン
２０１  第二の下部電極
２０２  第二の容量絶縁膜
２０３  第二の上部電極
３０１  第三の下部電極
３０２  第三の容量絶縁膜
３０３  第三の上部電極
５１  金属配線
２０１ａ、２０３ａ  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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