(57)【特許請求の範囲】
【請求項１】
クロック信号を受け取り、単一のアドレス/コントロールバスを介して複数のメモリモジュールに結合されるように構成されたメモリコントローラであって、
指定されたメモリ領域に応じて前記複数のメモリモジュールの各メモリモジュールに対して別々のチップセレクト信号を送る構成と前記複数のメモリモジュールの各メモリモジュールに同一のチップセレクト信号を送る構成との間で動的にスイッチングするように構成され、
前記複数のメモリモジュールの各メモリモジュールに対して別々のチップセレクト信号を送るように構成されているとき、前記アドレス/コントロールバスを介して前記複数のメモリモジュールの第1のメモリモジュールに対して第1のコマンドを送出し、かつ、前記第1のコマンドの前記送出に続く期間中に、前記アドレス/コントロールバスを介して前記複数のメモリモジュールの第2のメモリモジュールに対して第2のコマンドを送出するようにさらに構成され、
前記複数のメモリモジュールの各メモリモジュールに対して同一のチップセレクト信号を送るように構成されているとき、前記アドレス/コントロールバスを介して前記複数のメモリモジュールの任意のメモリモジュールに対して第1のコマンドを送出し、かつ、前記アドレス/コントロールバスを介して前記複数のメモリモジュールの任意のメモリモジュールに対して後続の第2のコマンドを送出するようにさらに構成されるメモリコントローラを備えるメモリ構造体。
【請求項２】
前記メモリコントローラが、前記複数のメモリモジュールの各メモリモジュールに対して別々のチップセレクト信号を送るように構成されているとき、少なくとも前記第1のメモリモジュールに対して以前に送出されたコマンドによって決定された期間を待ってから前記第1のメモリモジュールに対して後続のコマンドを送出するようにさらに構成され、前記第1のメモリモジュールに対して以前に送出されたコマンドによって決定された期間中に前記第2のメモリモジュールに対してコマンドを送出するようにさらに構成される請求項1に記載のメモリ構造体。
【請求項３】
携帯用通信デバイスの中に配置される請求項1に記載のメモリ構造体。
【請求項４】
メモリ内の複数のメモリモジュールの各メモリモジュールに対して別々のチップセレクト信号を送る第1のステップと、
前記メモリ内の前記複数のメモリモジュールの各メモリモジュールに同一のチップセレクト信号を送る第2のステップと、
指定されたメモリ領域に応じて、前記第1のステップと、前記第2のステップとを動的にスイッチングするステップを含む方法であって、
前記第1のステップは、
アドレス/コントロールバスを介して前記複数のメモリモジュールの第1のメモリモジュールに対して第1のコマンドを送出するステップと、
前記第1のコマンドの前記送出に続く期間中に、前記アドレス/コントロールバスを介して前記複数のメモリモジュールの第2のメモリモジュールに対して第2のコマンドを送出するステップと
をさらに含み、
前記第2のステップは、
前記アドレス/コントロールバスを介して前記複数のメモリモジュールの任意のメモリモジュールに対して第1のコマンドを送出するステップと、
前記アドレス/コントロールバスを介して前記複数のメモリモジュールの任意のメモリモジュールに対して後続の第2のコマンドを送出するステップと
をさらに含む方法。
【請求項５】
前記第1のステップが、
少なくとも前記第1のメモリモジュールに対して以前に送出されたコマンドによって決定された期間を待ってから前記第1のメモリモジュールに対して後続のコマンドを送出するステップと、
前記第1のメモリモジュールに対して以前に送出されたコマンドによって決定された期間中に前記第2のメモリモジュールに対してコマンドを送出するステップと
をさらに含む、請求項4に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示される発明概念の実施形態は、一般にデータ処理システムの分野に関する。より詳細には、本明細書に開示される発明概念の実施形態は、アドレス/コントロール信号をインターリーブすることにより、単一のアドレス/コントロールバスを利用するデュアルチャネルのダブルデータレートインターフェース方式に関する。
【背景技術】
【０００２】
データ処理システムは、命令を処理するために、相互作用する様々な構成要素を含むことができる。これらの構成要素は、ランダムアクセスメモリ(RAM)と相互作用するコンピュータバスおよびメモリコントローラを含むことができる。ダブルデータレート(DDR)の同期型ダイナミックRAM(SDRAM)は、メモリの動作を外部データバスと同期させるのに外部クロックを用いることによって動作する。この方式では、データ転送が、クロック信号の立ち上がりエッジと立ち下がりエッジの両方で起こり、それによって、シングルデータレート手法に対してデータ転送速度が2倍になる。メモリ操作のためのDDR手法は、本来のDDR規格ならびに後に開発されたDDR2およびDDR3の手法を含む。
【０００３】
データ処理システムのアーキテクチャは、RAMから関連するメモリコントローラへのチャネル処理能力を2倍にするためにデュアルチャネルアーキテクチャを備えることができる。このようなアーキテクチャでは、メモリバンクをマッチングさせるのに2つ以上のSDRAMメモリモジュールが組み込まれ、メモリコントローラによって別々のデータチャネルを介してアクセスされる。
【０００４】
メモリアーキテクチャの実装形態の既知の手法の1つに、2つのXビット(「Xビット」は、8ビット、16ビット、32ビットなどである)のDDRメモリモジュールを制御するのに単一のDDRメモリコントローラを利用するものがある。別々のデータバスを使用しても単一のアドレス/コントロール信号バスおよび単一のチップセレクト信号しか使用せずにこのアーキテクチャを動作させると、単一の2XビットのDDRメモリモジュールとして効果的に動作するアーキテクチャをもたらす。このようなアーキテクチャでは、DDRコントローラは、別々のデータバスを介して2つの別々のXビットのDDRメモリモジュールと相互作用する。両方のメモリモジュールが、同一のクロック信号によってクロッキングされる。また、両方のメモリモジュールが、同一のクロックイネーブル信号および同一のチップセレクト信号によって制御される。クロックイネーブル信号およびチップセレクト信号の第2の組が利用可能であれば、このアーキテクチャは、メモリモジュールの第2の組へと動作を拡張することが可能になる。両方のメモリモジュールは、同一のアドレス/コントロールバスを介してメモリコントローラに結合される。したがって、例えばメモリモジュールのそれぞれが16ビットのメモリであると、このアーキテクチャは１チャネルの32ビットのデバイスとして効果的に動作する。
【０００５】
別の例示的アーキテクチャは、真のデュアルチャネルシステムとして動作するように、2つのXビットDDRメモリモジュール、2つの別々のデータバス、および2つの別々のアドレス/コントロール信号バスを有する単一のメモリコントローラを利用する。この手法では、両方のメモリモジュールが、同一のクロック信号によってクロッキングされるが、別々のクロックイネーブル信号および別々のチップセレクト信号によって制御される。また、各メモリモジュールは、それ自体の個別のアドレス/コントロールバスを介してメモリコントローラに結合する。このアーキテクチャは、真のデュアルチャネル動作をもたらす。
【０００６】
データ処理システムの性能は、データ転送の性質次第であり得る。小さなバーストのデータ転送については、デュアルチャネルアーキテクチャは、同じ合計メモリサイズを有するシングルチャネルアーキテクチャより優れた性能をもたらし得ることが示唆されている。データトラフィックが、混合バースト長、すなわち小さなデータバーストおよび大きなデータバーストであり得るシステムもある。しかし、デュアルチャネル手法では、アドレス/コントロールバスの2重化が、シングルチャネル構成に対してピン数の増加をもたらす。例えば、一般的な32ビットのシングルチャネルDDRインターフェースについては、ピン数は66ピンであり得る。アドレス/コントロールバスの2重化により、対応するデュアル16ビットチャネルDDRインターフェースは86本のピンを有し得る。したがって、デュアルチャネル手法は、同じ合計メモリを有するシングルチャネル手法に対して、ピン数が30%の増加することになる。したがって、デュアルチャネル手法は、一般的なシングルチャネル設計と互換性がなく、したがって、デュアルチャネルアーキテクチャの性能を利用すると、システムレベルの設計の原価が増加する。ピン数の増加が、シングルチャネル手法をデュアルチャネル手法で簡単に置換するのを妨げる。
【０００７】
したがって、シングルチャネル手法に対して性能向上をもたらすにもかかわらず、ピン数の増加を回避し、シングルチャネルアーキテクチャと互換性があり得るデュアルチャネル手法が望まれている。さらに、さらなるピン増加なしでシングルチャネルモードおよびデュアルチャネルモードの両方に対応するハイブリッド手法も、システムの性能を向上させることになる。
【発明の概要】
【課題を解決するための手段】
【０００８】
一実施形態では、メモリ構造体が説明される。メモリ構造体には、クロック信号を受け取り、単一のアドレス/コントロールバスを介して複数のメモリモジュールに結合されるように構成されたメモリコントローラが備わっている。メモリコントローラは、複数のメモリモジュールのそれぞれに別々のチップセレクト信号を送出するようにも構成される。メモリコントローラは、クロック信号によって供給されたタイミングに従って、2つの別々のメモリモジュールへのアドレス/コントロールバス上に、コマンドの送出をインターリーブするように構成される。具体的には、メモリコントローラは、アドレス/コントロールバスを介してメモリモジュールへコマンドを送出し、次いで、このコマンド送出に続く期間中に、アドレス/コントロールバスを介して第2のメモリモジュールへコマンドを送出する。メモリコントローラのこの動作は、ピン数を増加させずに、一般的なシングルチャネル構成の動作に対して性能を向上するのに役立つ。
【０００９】
この例示的実施形態は、本明細書に開示された発明概念を制限するかまたは限定するのではなく、その理解を支援する実例を提供するために述べられるものである。本開示の他の態様、利点、および特徴は、以下の図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む出願全体を検討した後に明らかになるであろう。
【００１０】
本明細書に開示される本発明概念の、これらおよび他の特徴、態様、および利点は、添付図面を参照しながら以下の詳細な説明を読み取れば、一層よく理解される。
【図面の簡単な説明】
【００１１】
【図１】一実施形態における構成要素間の機能の関係を示す図である。
【図２】一実施形態における構成要素間の関係を示す図である。
【図３】デュアルXビットチャネルのDDRメモリインターフェースアーキテクチャの実施形態を示す図である。
【図４】2つのメモリモジュール間のアドレス/コントロール信号をインターリーブする実施形態を示す流れ図である。
【図５】2つのメモリモジュール間のアドレス/コントロール信号を多重化する実施形態を示す流れ図である。
【図６】シングルチャネル動作とデュアルチャネル動作の間のスイッチングの実施形態を示す流れ図である。
【図７】デュアルXビットチャネルのDDRメモリインターフェースアーキテクチャを含み得る携帯用通信デバイスの実例を示す図である。
【図８】デュアルXビットチャネルのDDRメモリインターフェースアーキテクチャを含み得る携帯電話の実例を示す図である。
【図９】デュアルXビットチャネルのDDRメモリインターフェースアーキテクチャを含み得るワイヤレスインターネットプロトコル電話の実例を示す図である。
【図１０】デュアルXビットチャネルのDDRメモリインターフェースアーキテクチャを含み得る携帯用情報端末の実例を示す図である。
【図１１】デュアルXビットチャネルのDDRメモリインターフェースアーキテクチャを含み得る音声ファイルプレーヤの実例を示す図である。
【発明を実施するための形態】
【００１２】
記述の全体にわたって、説明のために、本明細書に開示される発明概念の十分な理解を提供するために、多数の具体的な詳細が明らかにされる。しかし、これらの特定の詳細のいくつかを用いることなく、本明細書に開示される発明概念が実行され得ることが当業者には明らかであろう。他の例では、本明細書に開示された発明概念の根本原理が不明瞭にならないようにするために、周知の構造体およびデバイスはブロック図の形式で示されている。
【００１３】
本明細書に開示される発明概念の実施形態は、デュアルXビットチャネルのDDRメモリインターフェースに関する。本明細書に用いられる「Xビット」は、利用されるメモリモジュールのサイズを指し、8ビット、16ビット、32ビット、64ビット、128ビットなどであり得る。本明細書に用いられる「DDR」は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの両方でデータを転送するためのダブルデータレート規格を指し、DDR、DDR2、およびDDR3の規格ならびに将来の互換性のある規格を包含する。
【００１４】
図1は、バスマスタ110、DDRコントローラ120、およびDDRメモリ130の間の機能関係を示す全体的な図である。バスマスタは、マイクロプロセッサであり得る。この関係で、DDRコントローラ120は、バスマスタ110によるDDRメモリ130へのアクセスを支援する。いくつかの実施形態では、DDRコントローラは、デジタル信号プロセッサの中に含まれ得る。図2は、マイクロプロセッサ210およびDDRコントローラ220を包含する例示的デジタル信号プロセッサ200、ならびにデジタル信号プロセッサ200とDDRメモリ230との関係を示す。
【００１５】
一実施形態では、デュアルXビットチャネルのDDRメモリインターフェースは、別々のデータバスならびに各メモリモジュール向けの別々のクロックイネーブル信号およびチップセレクト信号で動作するが、単一のアドレス/コントロール信号バスおよび単一のクロック(CK、/CK信号)で動作する。単一のアドレス/コントロールバスを用いると、インターフェースは、アドレス/コントロール信号をインターリーブしてメモリモジュール間の動作を切り換えることにより、デュアルチャネル動作を実現することができる。図3は、デュアルXビットチャネルのDDRメモリインターフェース300の一実施形態を示す。DDRメモリコントローラ310は、別々のデータバス340、350を介して、XビットDDRメモリ0・320およびXビットDDRメモリ1・330と相互作用する。両方のメモリモジュール320、330は、同一の信号CKおよび/CKによってクロッキングされる。しかし、各メモリモジュール320、330は、それぞれ別々のクロックイネーブル信号CKE0、CKE1および別々のチップセレクト信号CS0、CS1で制御される。両方のメモリモジュール320、330は、同一のアドレス/コントロールバス360を介してDDRメモリコントローラ310に結合する。
【００１６】
このようなメモリモジュールがある期間にわたって利用されないとき、クロックイネーブル信号CKE0およびCKE1は、DDRメモリコントローラ310が、メモリモジュール320または330のいずれかのクロッキングを無効にすることを可能にすることにより、省電力機能の動作を可能にする。また、チップセレクト信号CS0、CS1により、DDRメモリコントローラ310は、必要に応じてメモリモジュール320と330の間の動作を切り換えることが可能になる。
【００１７】
主要なDDRコマンドは、すべてのクロックサイクルで送出されるとは限らず、特定の実施形態は、データ処理効率を向上するのにこのことをうまく利用することができる。例えば、DDRメモリコントローラ310がメモリモジュール320へPRECHARGEコマンドを送出するとき、DDRメモリコントローラ310は、tRPで示された期間を待ってから、同じメモリモジュール320へ次のコマンドを送出する。この実施形態では、DDRメモリコントローラ310は、上記待機期間中に無活動であるわけはなく、他のメモリモジュール330へコマンドを送出することができる。したがって、DDRメモリコントローラ310がメモリモジュール320へPRECHARGEコマンドを送出すると、DDRメモリコントローラ310は、このコマンドの送出に続くtRPの待機期間中に、メモリモジュール330とともに動作することを可能にするために、CS1を作動させてメモリモジュール330へのコマンドを送出することができる。コマンド次第で、メモリモジュール330へのコマンドの送出に続いて、同じメモリモジュールへ次のコマンドが送出される前に待ち時間があり得る。したがってメモリモジュール320へのPRECHARGEコマンドの送出に続く待機期間tRPが経過すると、次いで、メモリモジュール330へのコマンド送出に続く待機期間中に、DDRメモリコントローラ310は、メモリモジュール320への次のコマンドを送出することができる。このコマンドのインターリーブは継続することができ、それによって、DDRメモリコントローラ310は、単一の2Xビットチャネルアーキテクチャで動作して単一のアドレス/コントロールチャネルも有する同じDDRコントローラに対して性能を向上することが可能になる。したがって、デュアルXビットチャネル動作の性能向上を、対応するピン数の増加なしで実現することができる。
【００１８】
主要なDDRコマンドおよびそれらの送出後の対応する待ち時間は、次の通りである。
【００１９】
【表１】
0005579850.tif 000002
【００２０】
コマンドはキューに入れられてよく、DDRメモリコントローラ310は、それらを順番に送出する。バースト長は、例えば2サイクル、4サイクル、または8サイクルであり得るが、一般に、4サイクルまたは8サイクルに設定される。BL＝2サイクルで、すべてのクロックサイクルでREAD/WRITE動作を起こすことができる。システムの動作は、一般に、このやり方ではない。tRP、tRCD、tRFC、およびtMRDのそれぞれは、一般に、そのときの動作速度における2サイクル以上である。これによって、別々のメモリモジュール320および330へのコマンドをインターリーブする機会がもたらされる。
【００２１】
一実施形態では、一方のメモリモジュール320に偶数サイクルのコマンドを割り当て、他方のメモリモジュール330に奇数サイクルのコマンドを割り当てることにより、インターリーブが起こる。図4は、この手法の実施形態を示す。ブロック410で、DDRメモリコントローラ310は、現在のクロックサイクルを偶数または奇数として識別する。例えば、偶数のクロックサイクルはメモリモジュール320に関連づけられるが、奇数のクロックサイクルはメモリモジュール330に関連づけられる。DDRメモリコントローラ310は、クロックサイクルの偶数または奇数を識別した後に、ブロック420で、対応するメモリモジュール320または330に見合って、(例えばクロックサイクルが偶数であればメモリモジュール320、クロックサイクルが奇数であればメモリモジュール330に)送出されるべき次のコマンドを得る。判断ブロック430で、DDRメモリコントローラ310は、メモリモジュールへの以前のコマンドの送出に続く待ち時間が経過したかどうか判断する。待ち時間がまだ経過していない場合、次いで、ブロック440に示されるように、DDRメモリコントローラ310は、このクロックサイクルではコマンドを送出せず、動作は、次のクロックサイクルに向けてブロック410へ戻る。待ち時間が経過していると、DDRメモリコントローラ310は、適切なメモリモジュールに対して、それがまだ能動でなければブロック450でチップセレクト信号を作動させ、次いでブロック460でコマンドを送出する。次いで、DDRメモリコントローラ310は、ブロック470でのコマンドの送出に続く適切な待ち時間の監視を始め、次いでブロック410へ動作を戻す。
【００２２】
別の実施形態では、DDRメモリコントローラ310は、メモリモジュール320、330へのアドレス/コントロールコマンドを、バスの休止状況に基づいて、アドレス/コントロールバス360上に動的に多重化する。したがって、例えばDDRメモリコントローラ310がメモリモジュール320への次のコマンドを送出可能になる以前の待ち時間で、DDRメモリコントローラ310が、メモリモジュール330に対して複数のコマンドを送出することが可能であれば、DDRメモリコントローラ310にとって、メモリモジュール320と330の間の交番するコマンドを待つのではなく、メモリモジュール330へこれら複数のコマンドを送出する方が、より効率的である。DDRメモリコントローラ310は、キューのコマンドおよびそれらの関連した待ち時間を監視するためのハードウェア論理を備えることができ、その情報に基づいて、帯域幅の使用を最適化するためにコマンドの送出を制御することができる。
【００２３】
図5は、メモリモジュール320および330へのアドレス/コントロールコマンドを動的に多重化する一実施形態を示す。ブロック510で、DDRメモリコントローラ310は、メモリモジュール320にコマンドを送出する。次いで、DDRメモリコントローラ310は、送出されたばかりのコマンドに関連した待ち時間をブロック520で求める。待ち時間中は、同一のメモリモジュール320に対して後続のコマンドを送出することはできないが、この待ち時間中に、他のメモリモジュール330へコマンドを送出することは、そのメモリモジュール330に対して以前に送出されたコマンドに関連した待ち時間が既に経過していれば可能であり得る。したがって、DDRメモリコントローラ310は、ブロック530で、直近に送出されたコマンドに関連した待ち時間を、別々のメモリモジュール320、330のそれぞれと比較して、どちらの待ち時間が最初に経過することになるか判断する。識別された待ち時間が経過した後、DDRメモリコントローラ310は、次いで、ブロック540で、最初にその待ち時間が経過した適切なメモリモジュール320または330に対して次のコマンドを送出する。次いで、動作はブロック520へ戻る。当業者なら、この実施形態は、アドレス/コントロールバスの帯域幅の最適化手法の1つでしかなく、その他の変形形態が可能であることを理解するであろう。
【００２４】
一実施形態では、DDRメモリコントローラ310は、シングルチャネル動作とデュアルチャネル動作の間で動的にスイッチングするように構成される。この実施形態では、DDRメモリコントローラ310は、それぞれのメモリモジュール320、330に対して同一のクロックイネーブル信号および同一のチップセレクト信号を送る能力を有する。デュアルチャネル動作では、DDRメモリコントローラ310は、上記で論じられたように、別々のクロックイネーブル信号および別々のチップセレクト信号が別々のメモリモジュールに送られるように動作する。しかし、シングルチャネル動作では、DDRメモリコントローラ310は、それぞれのメモリモジュール320および330に対して同一のクロックイネーブル信号および同一のチップセレクト信号を送り、アドレス/コントロールバス360を介して、従来の単一の2Xビットメモリ構造体として動作させるコマンドを送出する。図6は、この手法の実施形態を示す。DDRメモリコントローラ310は、ブロック610でメモリアクセス要求を受け取る。DDRメモリコントローラ310は、判断ブロック620で、シングルチャネル動作の要求であるか、またはデュアルチャネル動作の要求であるかを判断する。この判断のための可能な1つのトリガに、アクセスされているメモリの領域がある。例えば、特定のメモリ領域はシングルチャネル動作に関連したものであり得るのに対して、他のメモリ領域はデュアルチャネル動作に関連したものであり得る。シングルチャネル動作の要求であれば、DDRメモリコントローラ310は、ブロック640でシングルチャネル動作を実施し、その後、プロセスは、次のメモリアクセス要求のためにブロック610へ戻る。一方、デュアルチャネル動作の要求であれば、DDRメモリコントローラは、ブロック630でデュアルチャネル動作を実施し、その後、プロセスは、次のメモリアクセス要求のためにブロック610へ戻る。
【００２５】
前述の機能を含む例示的デバイス：
図7は、携帯用通信デバイス700の例示的実施形態を示す図面である。図7の全体的な図面に示されるように、携帯用通信デバイスは、デジタル信号プロセッサ(DSP)704を含んでいるオンチップシステム702を含む。図7の全体的な図面は、デジタル信号プロセッサ(DSP)704に結合されたディスプレイコントローラ706およびディスプレイ708も示す。さらに、DSP 704には入力デバイス710が結合されている。示されるように、DSP 704にはメモリ712が結合されている。さらに、DSP 704に符号器/復号器(CODEC)714が結合されてよい。CODEC 714に、スピーカ716およびマイクロホン718が結合されてよい。
【００２６】
図7の全体的な図は、デジタル信号プロセッサ704に結合されたワイヤレスコントローラ720およびワイヤレスアンテナ722を示す。特定の実施形態では、オンチップシステム702には電源724が結合される。ディスプレイ708、入力デバイス710、スピーカ716、マイクロホン718、ワイヤレスアンテナ722、および電源724は、オンチップシステム702の外部にあってよい。しかし、それぞれが、オンチップシステム702の構成要素に結合され得る。
【００２７】
特定の実施形態では、デジタル信号プロセッサ704は、図1〜図3を参照しながら説明されたものなどのDDRメモリコントローラ762を含み、これは、DSP 704とメモリ712のメモリモジュールの間のデータの流れを管理することができ、また、単一の2Xビットチャネルアーキテクチャに対して、ピン数を増加することなく性能向上をもたらすことができる。
【００２８】
図8は、携帯電話800の例示的実施形態を示す図面である。示されるように、携帯電話800は、一緒に結合されたデジタルベースバンドプロセッサ804およびアナログベースバンドプロセッサ806を含んでいるオンチップシステム802を含む。特定の実施形態では、デジタルベースバンドプロセッサ804はデジタル信号プロセッサである。図8の全体的な図面に示されるように、ディスプレイコントローラ808およびタッチスクリーンコントローラ810が、デジタルベースバンドプロセッサ804に結合される。その結果として、オンチップシステム802の外部のタッチスクリーンディスプレイ812が、ディスプレイコントローラ808およびタッチスクリーンコントローラ810に結合される。
【００２９】
図8の全体的な図面は、例えば位相交代ライン(PAL)エンコーダ、順次式カラーメモリ(SECAM)エンコーダ、または全国テレビジョン方式委員会(NTSC)エンコーダといったビデオエンコーダ814をさらに示し、これがデジタルベースバンドプロセッサ804に結合される。さらに、ビデオ増幅器816が、ビデオエンコーダ814およびタッチスクリーンディスプレイ812に結合される。また、ビデオポート818がビデオ増幅器816に結合される。ユニバーサルシリアルバス(USB)コントローラ820が、デジタルベースバンドプロセッサ804に結合される。また、USBポート822がUSBコントローラ820に結合される。メモリ824および加入者識別モジュール(SIM)カード826も、デジタルベースバンドプロセッサ804に結合されてよい。さらに、図8の全体的な図面に示されるように、デジタルカメラ828がデジタルベースバンドプロセッサ804に結合されてよい。例示的実施形態では、デジタルカメラ828は、電荷結合素子(CCD)カメラまたは相補性金属酸化膜半導体(CMOS)カメラである。
【００３０】
図8の全体的な図面にさらに示されるように、ステレオ音声CODEC 830が、アナログベースバンドプロセッサ806に結合されてよい。さらに、音声増幅器832がステレオ音声CODEC 830に結合されてよい。例示的実施形態では、第1のステレオスピーカ834および第2のステレオスピーカ836が、音声増幅器832に結合される。拡声器838も、ステレオ音声CODEC 830に結合されてよい。さらに、マイクロホン840が拡声器838に結合されてよい。特定の実施形態では、周波数変調(FM)ラジオチューナ842がステレオ音声CODEC 830に結合されてよい。FMアンテナ844が、FMラジオチューナ842に結合され得る。さらに、ステレオヘッドホン846が、ステレオ音声CODEC 830に結合されてよい。
【００３１】
全体的な図面の図8は、アナログベースバンドプロセッサ806に結合され得る無線周波数(RF)トランシーバ848をさらに示す。RFスイッチ850が、RFトランシーバ848およびRFアンテナ852に結合されてよい。キーパッド854が、アナログベースバンドプロセッサ806に結合されてよい。また、マイクロホンを有するモノヘッドホン856が、アナログベースバンドプロセッサ806に結合されてよい。さらに、バイブレータデバイス858が、アナログベースバンドプロセッサ806に結合されてよい。図8の全体的な図面は、オンチップシステム802に結合され得る電源860も示す。特定の実施形態では、電源860は、携帯電話800の様々な構成要素に電力を供給する直流(DC)電源である。さらに、特定の実施形態では、この電源は、交流電源に結合された交流(AC)から直流へのトランス(transformer)に由来する再充電可能な直流電池または直流電源である。
【００３２】
図8の全体的な図面に示されたように、タッチスクリーンディスプレイ812、ビデオポート818、USBポート822、カメラ828、第1のステレオスピーカ834、第2のステレオスピーカ836、マイクロホン840、FMアンテナ844、ステレオヘッドホン846、RFスイッチ850、RFアンテナ852、キーパッド854、モノヘッドホン856、バイブレータ858、および電源860は、オンチップシステム802の外部にあってよい。
【００３３】
特定の実施形態では、デジタルベースバンドプロセッサ804は、図1〜図3を参照しながら説明されたものなどのDDRコントローラ862を含み、これは、DSP 804とメモリ824の間のデータの流れを管理することができ、また、ピン数を増加することなく、単一の2Xビットチャネルアーキテクチャに対して性能向上をもたらすことができる。
【００３４】
図9は、ワイヤレスインターネットプロトコル(IP)電話900の例示的実施形態を示す図面である。示されるように、ワイヤレスIP電話900は、デジタル信号プロセッサ(DSP)904を含んでいるオンチップシステム902を含む。ディスプレイコントローラ906はDSP 904に結合されてよく、ディスプレイ908はディスプレイコントローラ906に結合される。例示的実施形態では、ディスプレイ908は液晶ディスプレイ(LCD)である。図9は、キーパッド910がDSP 904に結合され得ることをさらに示す。
【００３５】
フラッシュメモリ912が、DSP 904に結合されてよい。同期式DRAM(SDRAM)914、静的ランダムアクセスメモリ(SRAM)916、および電気消去可能プログラマブル読出し専用メモリ(EEPROM)918も、DSP 904に結合されてよい。図9の全体的な図面は、発光ダイオード(LED)920がDSP 904に結合され得ることも示す。さらに、特定の実施形態では、音声CODEC 922がDSP 904に結合されてよい。増幅器924が音声CODEC 922に結合されてよく、モノスピーカ926が増幅器924に結合されてよい。図9の全体的な図面は、音声CODEC 922に結合されたモノヘッドホン928をさらに示す。特定の実施形態では、モノヘッドホン928はマイクロホンを含む。
【００３６】
ワイヤレスローカルエリアネットワーク(WLAN)のベースバンドプロセッサ930が、DSP 904に結合されてよい。RFトランシーバ932がWLANのベースバンドプロセッサ930に結合されてよく、RFアンテナ934がRFトランシーバ932に結合されてよい。特定の実施形態では、ブルートゥースコントローラ936もDSP 904に結合されてよく、ブルートゥースアンテナ938がコントローラ936に結合されてよい。図9の全体的な図面は、USBポート940もDSP 904に結合され得ることを示す。さらに、電源942がオンチップシステム902に結合され、ワイヤレスIP電話900の様々な構成要素に電力を供給する。
【００３７】
図9の全体的な図面に示されるように、ディスプレイ908、キーパッド910、LED 920、モノスピーカ926、モノヘッドホン928、RFアンテナ934、ブルートゥースアンテナ938、USBポート940、および電源942は、オンチップシステム902の外部にあって、オンチップシステム902の1つまたは複数の構成要素に結合されてよい。
【００３８】
特定の実施形態では、DSP 904は、図1〜図3を参照しながら説明されたものなどのDDRコントローラ962を含み、これは、DSP 904とメモリ914の間のデータの流れを管理することができ、また、単一の2Xビットチャネルアーキテクチャに対して、ピン数を増加することなく性能向上をもたらすことができる。
【００３９】
図10は、携帯用情報端末(PDA)1000の例示的実施形態を示す図である。示されるように、PDA 1000は、デジタル信号プロセッサ(DSP)1004を含んでいるオンチップシステム1002を含む。フラッシュメモリ1014が、DSP 1004に結合されてよい。読取り専用メモリ(ROM)1016、同期式DRAM(SDRAM)1018、および電気消去可能プログラマブル読出し専用メモリ(EEPROM)1020も、DSP 1004に結合されてよい。タッチスクリーンコントローラ1006およびディスプレイコントローラ1008が、DSP 1004に結合される。さらに、タッチスクリーンディスプレイ1010が、タッチスクリーンコントローラ1006およびディスプレイコントローラ1008に結合される。図10の全体的な図面は、キーパッド1012がDSP 1004に結合されてよいことを示す。
【００４０】
特定の実施形態では、ステレオ音声CODEC 1026が、DSP 1004に結合されてよい。第1のステレオ増幅器1028がステレオ音声CODEC 1026に結合されてよく、第1のステレオスピーカ1030が第1のステレオ増幅器1028に結合されてよい。さらに、拡声器1032がステレオ音声CODEC 1026に結合されてよく、マイクロホン1034が拡声器1032に結合されてよい。図10の全体的な図面は、ステレオ音声CODEC 1026に結合され得る第2のステレオ増幅器1036および第2のステレオ増幅器1036に結合され得る第2のステレオスピーカ1038をさらに示す。特定の実施形態では、ステレオヘッドホン1040もステレオ音声CODEC 1026に結合されてよい。
【００４１】
図10の全体的な図面は、DSP 1004に結合され得る802.11コントローラ1042および802.11コントローラ1042に結合され得る802.11アンテナ1044を示す。さらに、ブルートゥースコントローラ1046がDSP 1004に結合されてよく、ブルートゥースアンテナ1048がブルートゥースコントローラ1046に結合されてよい。USBコントローラ1050がDSP 1004に結合されてよく、USBポート1052がUSBコントローラ1050に結合されてよい。さらに、例えばマルチメディアカード(MMC)またはセキュアデジタルカード(SD)といったスマートカード1054がDSP 1004に結合されてよい。さらに、電源1056がオンチップシステム1002に結合されてよく、PDA 1000の様々な構成要素に電力を供給することができる。
【００４２】
図10の全体的な図面に示されるように、ディスプレイ1010、キーパッド1012、IrDAポート1022、デジタルカメラ1024、第1のステレオスピーカ1030、マイクロホン1034、第2のステレオスピーカ1038、ステレオヘッドホン1040、802.11アンテナ1044、ブルートゥースアンテナ1048、USBポート1052、および電源1056は、オンチップシステム1002の外部にあって、オンチップシステム1002上の1つまたは複数の構成要素に結合されてよい。
【００４３】
特定の実施形態では、DSP 1004は、図1〜図3を参照しながら説明されたようにDDRコントローラ1062を含み、これは、DSP 1004とメモリ1018の間のデータの流れを管理することができ、また、単一の2Xビットチャネルアーキテクチャに対して、ピン数を増加することなく性能向上をもたらすことができる。
【００４４】
図11は、音声ファイルプレーヤ(例えばMP3プレーヤ)1100の例示的実施形態を示す図面である。示されるように、音声ファイルプレーヤ1100は、デジタル信号プロセッサ(DSP)1104を含んでいるオンチップシステム1102を含む。ディスプレイコントローラ1106がDSP 1104に結合されてよく、ディスプレイ1108がディスプレイコントローラ1106に結合される。例示的実施形態では、ディスプレイ1108は液晶ディスプレイ(LCD)である。キーパッド1110が、DSP 1104に結合されてよい。
【００４５】
図11の全体的な図面でさらに示されるように、フラッシュメモリ1112および読取り専用メモリ(ROM)1114がDSP 1104に結合されてよい。さらに、特定の実施形態では、音声CODEC 1116がDSP 1104に結合されてよい。増幅器1118が音声CODEC 1116に結合されてよく、モノスピーカ1120が増幅器1118に結合されてよい。図11の全体的な図面は、マイクロホン入力1122およびステレオ入力1124も音声CODEC 1116に結合され得ることをさらに示す。特定の実施形態では、ステレオヘッドホン1126も音声CODEC 1116に結合されてよい。
【００４６】
USBポート1128およびスマートカード1130が、DSP 1104に結合されてよい。さらに、電源1132がオンチップシステム1102に結合されてよく、音声ファイルプレーヤ1100の様々な構成要素に電力を供給することができる。
【００４７】
図11の全体的な図面に示されるように、ディスプレイ1108、キーパッド1110、モノスピーカ1120、マイクロホン入力1122、ステレオ入力1124、ステレオヘッドホン1126、USBポート1128、および電源1132は、オンチップシステム1102の外部にあって、オンチップシステム1102上の1つまたは複数の構成要素に結合される。
【００４８】
特定の実施形態では、DSP 1104は、図1〜図3を参照しながら説明されたものなどのDDRコントローラ1162を含み、これは、DSP 1104とメモリ1112の間のデータの流れを管理することができ、また、単一の2Xビットチャネルアーキテクチャに対して、ピン数を増加することなく性能向上をもたらすことができる。
【００４９】
概要：
本明細書に開示された発明概念の実施形態の前述の説明は、具体例および説明の目的でのみ示されており、本明細書に開示された発明概念を、網羅する、または開示された正確な形態に限定するようには意図されていない。本明細書に開示された発明概念の趣旨および範囲から逸脱することなく、当業者には、多数の変更および改作が明白である。
【符号の説明】
【００５０】
110  バスマスタ
120  DDRコントローラ
130  DDRメモリ
200  デジタル信号プロセッサ
210  マイクロプロセッサ
220  DDRコントローラ
230  DDRメモリ
300  DDRメモリインターフェース
310  DDRメモリコントローラ
320  DDRメモリ0
330  DDRメモリ1
340  データバス
350  データバス
360  アドレス/コントロールバス
700  携帯用通信デバイス
702  オンチップシステム
704  デジタル信号プロセッサ
706  ディスプレイコントローラ
708  ディスプレイ
710  入力デバイス
712  メモリ
714  CODEC
716  スピーカ
718  マイクロホン
720  ワイヤレスコントローラ
722  ワイヤレスアンテナ
724  電源
762  DDRメモリコントローラ
800  携帯電話
802  オンチップシステム
804  デジタルベースバンドプロセッサ
806  アナログベースバンドプロセッサ
808  ディスプレイコントローラ
810  タッチスクリーンコントローラ
812  タッチスクリーンディスプレイ
814  ビデオエンコーダ
816  ビデオ増幅器
818  ビデオポート
820  USBコントローラ
822  USBポート
824  メモリ
826  SIMカード
828  CCD/CMOSカメラ
830  ステレオ音声CODEC
832  音声増幅器
834  ステレオスピーカ
836  ステレオスピーカ
838  拡声器
840  マイクロホン
842  FMラジオチューナ
844  FMアンテナ
846  ステレオヘッドホン
848  RFトランシーバ
850  RFスイッチ
852  RFアンテナ
854  キーパッド
856  マイクロホンを有するモノヘッドホン
858  バイブレータデバイス
860  電源
862  DDRコントローラ
900  ワイヤレスIP電話
902  オンチップシステム
904  デジタル信号プロセッサ
906  ディスプレイコントローラ
908  ディスプレイ
910  キーパッド
912  フラッシュメモリ
914  SDRAM
916  SRAM
918  EEPROM
920  LED
922  音声CODEC
924  増幅器
926  モノスピーカ
928  モノヘッドホン
930  WLANのベースバンドプロセッサ
932  RFトランシーバ
934  RFアンテナ
936  ブルートゥースコントローラ
938  ブルートゥースアンテナ
940  USBポート
942  電源
962  DDRコントローラ
1000  携帯用情報端末
1002  オンチップシステム
1004  デジタル信号プロセッサ
1006  タッチスクリーンコントローラ
1008  ディスプレイコントローラ
1010  ディスプレイ
1012  キーパッド
1014  フラッシュメモリ
1016  ROM
1018  SDRAM
1020  EEPROM
1022  IrDAポート
1024  カメラ
1026  ステレオ音声CODEC
1028  ステレオ増幅器
1030  ステレオスピーカ
1032  拡声器
1034  マイクロホン
1036  ステレオ増幅器
1038  ステレオスピーカ
1040  ステレオヘッドホン
1042  802.11コントローラ
1044  802.11アンテナ
1046  ブルートゥースコントローラ
1048  ブルートゥースアンテナ
1050  USBコントローラ
1052  USBポート
1054  スマートカード
1056  電源
1062  DDRコントローラ
1100  オーディオファイルプレーヤ
1102  オンチップシステム
1104  デジタル信号プロセッサ
1106  ディスプレイコントローラ
1108  ディスプレイ
1110  キーパッド
1112  フラッシュメモリ
1114  ROM
1116  音声CODEC
1118  増幅器
1120  モノスピーカ
1122  マイクロホン入力
1124  ステレオ入力
1126  ステレオヘッドホン
1128  USBポート
1130  スマートカード
1132  電源
1162  DDRコントローラ
【図１】
0005579850.tif 000003
【図２】
0005579850.tif 000004
【図３】
0005579850.tif 000005
【図４】
0005579850.tif 000006
【図５】
0005579850.tif 000007
【図６】
0005579850.tif 000008
【図７】
0005579850.tif 000009
【図８】
0005579850.tif 000010
【図９】
0005579850.tif 000011
【図１０】
0005579850.tif 000012
【図１１】
0005579850.tif 000013