(57)【特許請求の範囲】
【請求項１】
電圧制御形のスイッチング素子（Ｓ＊＃）の駆動状態をオン状態及びオフ状態のうち一方から他方に切り替えるための電荷を前記スイッチング素子の開閉制御端子に充電する充電手段を備え、
前記スイッチング素子は、その入出力端子間を流れる電流と相関を有する微少電流を出力するセンス端子（Ｓｔ）を備え、
前記スイッチング素子の出力端子又はこの端子と同じ電位を有する部材と、前記センス端子とは、センス抵抗（３２）を介して接続され、
前記充電が開始されてから完了されるまでの期間の途中において、前記センス抵抗の両端の電位差であるセンス電圧又は該センス電圧の変化速度と規定値との比較に基づき、前記充電の速度を変更するアクティブゲート制御手段を備え、
前記規定値は、前記駆動状態が前記オン状態及び前記オフ状態のうち一方から他方に切り替えられる場合の前記センス電圧に影響を及ぼす特性を示す前記スイッチング素子の個体差情報に基づき設定されていることを特徴とするスイッチング素子の駆動装置。
【請求項２】
前記規定値は、前記開閉制御端子に前記電荷の充電を継続した場合に前記入出力端子間の電流の流通が遮断又は開始されるタイミングにおける前記開閉制御端子の印加電圧に基づき設定されていることを特徴とする請求項１記載のスイッチング素子の駆動装置。
【請求項３】
前記アクティブゲート制御手段は、前記オフ状態とするための前記電荷の充電が開始されてから完了されるまでの期間の途中において、前記センス電圧又は該センス電圧の上昇速度が前記規定値を下から上に跨ぐことに基づき、前記充電の速度を高速度から低速度に変更し、
前記規定値は、前記オフ状態とするための前記電荷の充電を継続した場合に前記入出力端子間の電流の流通が遮断されるタイミングにおける前記印加電圧が高いほど大きく設定されていることを特徴とする請求項２記載のスイッチング素子の駆動装置。
【請求項４】
前記規定値を記憶する記憶手段を更に備え、
前記アクティブゲート制御手段は、前記記憶手段に記憶された前記規定値を用いて前記充電の速度を変更することを特徴とする請求項１〜３のいずれか1項に記載のスイッチング素子の駆動装置。
【請求項５】
前記記憶手段には、当該駆動装置の製造工程において、当該駆動装置に備えられる前記スイッチング素子の前記個体差情報に基づき設定された前記規定値が記憶されることを特徴とする請求項４記載のスイッチング素子の駆動装置。
【請求項６】
電源（３６）、及び該電源と前記出力端子又は前記同じ電位を有する部材とを接続する抵抗体（３８，４０）の直列接続体を更に備え、
前記規定値は、前記電源の出力電圧が前記直列接続体によって分圧された電圧であることを特徴とする請求項１〜３のいずれか1項に記載のスイッチング素子の駆動装置。
【請求項７】
前記直列接続された前記抵抗体のうち少なくとも１つは、トリミングによって抵抗値を調節可能なトリミング抵抗体（４０）であり、
前記規定値は、当該駆動装置の製造工程において、当該駆動装置に備えられる前記スイッチング素子の前記個体差情報に基づき前記トリミング抵抗体の抵抗値が調節されることで設定されることを特徴とする請求項６記載のスイッチング素子の駆動装置。
【請求項８】
前記充電手段は、
前記開閉制御端子に接続されてかつ、前記オフ状態とするための前記電荷を充電する複数の充電経路（Ｌｄａ，Ｌｄｂ，Ｌｄｃ，Ｌｄｄ）と、
前記複数の充電経路のそれぞれに設けられてかつ、該充電経路を開閉すべくオンオフ操作される開閉素子（３０ａ，３０ｂ，４６，４８）と、
前記複数の充電経路のそれぞれに設けられた抵抗体（２８ａ，２８ｂ，４４ａ，４４ｂ）とを備え、
前記アクティブゲート制御手段は、前記オフ状態とするための前記電荷の充電が開始されてから完了されるまでの期間の途中において、前記センス電圧又は該センス電圧の上昇速度が前記規定値を下から上に跨ぐことに基づき、前記開閉素子の少なくとも１つの操作状態を変更することで前記充電の速度を高速度から低速度に変更することを特徴とする請求項１〜７のいずれか1項に記載のスイッチング素子の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御形のスイッチング素子を駆動するスイッチング素子の駆動装置に関する。
【背景技術】
【０００２】
従来、下記特許文献１に見られるように、半導体スイッチング素子（ＩＧＢＴ）のコレクタ・エミッタ間を大電流が流れる場合においてスイッチング素子をオフ操作するときに、スイッチング素子のゲート電荷の充電速度を調節する技術が知られている。この技術について詳しく説明すると、スイッチング素子には、自身に流れるコレクタ電流と相関を有する微少電流を出力するセンス端子が備えられ、このセンス端子は、センス抵抗を介してスイッチング素子のエミッタに接続されている。そして、スイッチング素子のゲートは、抵抗体及びＭＯＳＦＥＴを介してエミッタに接続され、ＭＯＳＦＥＴのゲートは、センス端子とセンス抵抗との接続点に接続されている。
【０００３】
こうした構成において、スイッチング素子に大電流が流れる場合、センス抵抗の両端の電位差（センス電圧）が高くなることでＭＯＳＦＥＴがオン状態とされ、スイッチング素子をオフ状態とするための電荷がスイッチング素子のゲートに充電される。スイッチング素子のゲートとエミッタとの間に抵抗体が備えられていることから、ゲート電荷の充電速度を低くすることができ、スイッチング素子のオフ操作に起因してスイッチング素子のオン・オフ操作が交互に繰り返されることを回避できる。これにより、スイッチング素子の信頼性の低下を回避することができる。
【０００４】
ところで、ゲート電荷の充電速度を調節する技術としては、スイッチング素子の駆動状態をオン状態及びオフ状態のうち一方から他方に切り替えるに際し、他方とするための電荷の充電速度を変更する技術（いわゆるアクティブゲートコントロール）もある。この技術は、スイッチング素子の駆動状態が切り替えられる場合に生じるサージ電圧やスイッチング損失の低減を図るためのものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３０６７４４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ここで、本発明者らは、スイッチング素子の駆動状態がオン状態及びオフ状態のうち一方から他方に切り替えられる場合にセンス電圧が大きく上昇する現象に着目し、上記センス電圧又はセンス電圧の変化速度と規定値との比較に基づき、電荷の充電速度を変更する手法を採用することとした。しかしながら、以下の問題に直面した。
【０００７】
量産されたスイッチング素子の個体差に起因して、量産されたスイッチング素子のそれぞれについて、スイッチング素子の駆動状態が切り替えられる場合のセンス電圧の挙動が異なることがある。ここで、量産されたスイッチング素子のそれぞれについて共通の上記規定値を用いる場合、スイッチング素子のそれぞれについてセンス電圧の挙動が異なることに起因して、充電速度の変更タイミングがサージ電圧やスイッチング損失を低減するための適切なタイミングからずれる等の不都合が生じることがある。そして、このとき、サージ電圧やスイッチング損失が増大するといった問題が生じる。
【０００８】
本発明は、上記課題を解決するためになされたものであり、その目的は、アクティブゲートコントロールを実行可能なスイッチング素子の駆動装置において、スイッチング素子の個体差に起因したサージ電圧やスイッチング損失の増大を好適に抑制できるスイッチング素子の駆動装置を提供することにある。
【課題を解決するための手段】
【０００９】
以下、上記課題を解決するための手段、及びその作用効果について記載する。
【００１０】
請求項１記載の発明は、電圧制御形のスイッチング素子（Ｓ＊＃）の駆動状態をオン状態及びオフ状態のうち一方から他方に切り替えるための電荷を前記スイッチング素子の開閉制御端子に充電する充電手段を備え、前記スイッチング素子は、その入出力端子間を流れる電流と相関を有する微少電流を出力するセンス端子（Ｓｔ）を備え、前記スイッチング素子の出力端子又はこの端子と同じ電位を有する部材と、前記センス端子とは、センス抵抗（３２）を介して接続され、前記充電が開始されてから完了されるまでの期間の途中において、前記センス抵抗の両端の電位差であるセンス電圧又は該センス電圧の変化速度と規定値との比較に基づき、前記充電の速度を変更するアクティブゲート制御手段を備え、前記規定値は、前記駆動状態が前記オン状態及び前記オフ状態のうち一方から他方に切り替えられる場合の前記センス電圧に影響を及ぼす特性を示す前記スイッチング素子の個体差情報に基づき設定されていることを特徴とする。
【００１１】
本発明者らは、スイッチング素子の駆動状態が切り替えられる場合におけるセンス電圧の挙動について、アクティブゲートコントロールに影響を与えるレベルでスイッチング素子の個体差があるとの知見を得た。この知見に鑑み、上記発明では、上記個体差情報に基づき規定値を設定する。このため、量産されたスイッチング素子のそれぞれについて、サージ電圧やスイッチング損失を低減可能な適切なタイミングで充電の速度を変更することができる。これにより、スイッチング素子の個体差に起因したサージ電圧やスイッチング損失の増大を好適に抑制することができる。
【００１２】
なお、スイッチング素子の駆動状態をオン状態及びオフ状態のうち一方から他方に切り替えるための電荷とは、正の電荷に限らず、負の電荷のこともある。このため、負の電荷を開閉制御端子に充電するとは、正の電荷を開閉制御端子から放電することを意味する。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態にかかるシステム構成図。
【図２】同実施形態にかかるドライブユニットの構成図。
【図３】同実施形態にかかる放電処理の概要を示す図。
【図４】放電処理におけるセンス電圧の挙動を示す図。
【図５】放電処理におけるセンス電圧の挙動を示す図。
【図６】閾値電圧の違いによる放電速度の変更タイミングのずれを示す図。
【図７】第１の実施形態にかかる規定電圧を設定する製造工程の概要を示す図。
【図８】第２の実施形態にかかるドライブユニットの構成図。
【図９】同実施形態にかかる規定電圧を設定する製造工程の概要を示す図。
【図１０】第３の実施形態にかかるドライブユニットの構成図。
【図１１】第４の実施形態にかかるドライブユニットの構成図。
【発明を実施するための形態】
【００１４】
（第１の実施形態）
以下、本発明にかかるスイッチング素子の駆動装置を車載主機として回転機を備えた車両に適用した第１の実施形態について、図面を参照しつつ説明する。
【００１５】
図１に、本実施形態にかかるシステムの全体構成を示す。
【００１６】
モータジェネレータ１０は、車載主機であり、図示しない駆動輪に機械的に連結された３相回転機である。モータジェネレータ１０は、インバータＩＶ及びコンバータＣＶを介して高電圧バッテリ１２に接続されている。ここで、コンバータＣＶは、コンデンサＣと、コンデンサＣに並列接続された一対のスイッチング素子Ｓｃｐ，Ｓｃｎと、一対のスイッチング素子Ｓｃｐ，Ｓｃｎの接続点と高電圧バッテリ１２の正極とを接続するリアクトルＬとを備えている。詳しくは、コンバータＣＶは、スイッチング素子Ｓｃｐ，Ｓｃｎのオンオフ操作によって、高電圧バッテリ１２の電圧（例えば「２８８Ｖ」）を所定の電圧（例えば「６６６Ｖ」）を上限として昇圧する機能を有する。
【００１７】
一方、インバータＩＶは、スイッチング素子Ｓｕｐ，Ｓｕｎの直列接続体と、スイッチング素子Ｓｖｐ，Ｓｖｎの直列接続体と、スイッチング素子Ｓｗｐ，Ｓｗｎの直列接続体とを備えている。これら各直列接続体の接続点は、モータジェネレータ１０のＵ，Ｖ，Ｗ相にそれぞれ接続されている。
【００１８】
なお、本実施形態では、スイッチング素子Ｓ＊＃（＊＝ｃ，ｕ，ｖ，ｗ；＃＝ｐ，ｎ）として、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が用いられている。また、これらスイッチング素子Ｓ＊＃にはそれぞれ、フリーホイールダイオードＤ＊＃が逆並列に接続されている。さらに、スイッチング素子Ｓ＊＃及びフリーホイールダイオードＤ＊＃等がパッケージ化されてパワーカードが構成され、パワーカードがコンバータＣＶ及びインバータＩＶに備えられている。
【００１９】
制御装置１４は、低電圧バッテリ１６を電源とし、モータジェネレータ１０の制御量（例えばトルク）を所望に制御する通常制御を行うべく、インバータＩＶやコンバータＣＶを操作する。詳しくは、制御装置１４は、操作信号ｇｃｐ、ｇｃｎをドライブユニットＤＵｃｐ，ＤＵｃｎに出力することで、コンバータＣＶのスイッチング素子Ｓｃｐ，Ｓｃｎを操作する。また、制御装置１４は、周知の正弦波ＰＷＭ制御等によって生成された操作信号ｇｕｐ，ｇｕｎ，ｇｖｐ，ｇｖｎ，ｇｗｐ，ｇｗｎをドライブユニットＤＵｕｐ，ＤＵｕｎ，ＤＵｖｐ，ＤＵｖｎ，ＤＵｗｐ，ＤＵｗｎに出力することで、インバータＩＶのスイッチング素子Ｓｕｐ，Ｓｕｎ，Ｓｖｐ，Ｓｖｎ，Ｓｗｐ，Ｓｗｎを操作する。ここで、高電位側の操作信号ｇ＊ｐと、対応する低電位側の操作信号ｇ＊ｎとは、互いに相補的な信号となっている。換言すれば、高電位側のスイッチング素子Ｓ＊ｐと、対応する低電位側のスイッチング素子Ｓ＊ｎとは、交互にオン状態とされる。
【００２０】
ちなみに、上記ドライブユニットＤＵ＊＃は、樹脂等からなる絶縁基材に銅などの導電材料からなる配線パターンを配置して形成された回路基板に実装されてなるものである。また、モータジェネレータ１０の通常制御とは、例えば、モータジェネレータ１０の出力トルクを指示すべくユーザの操作対象とされる操作部材（例えばアクセルペダル）の操作に応じてモータジェネレータ１０の出力トルクを調節可能とする制御のことをいう。
【００２１】
インターフェース１８は、高電圧バッテリ１２を備える高電圧システムと低電圧バッテリ１６を備える低電圧システムとの間を絶縁しつつ、これらの間の信号の授受を行うための機器である。本実施形態では、インターフェース１８として、光絶縁素子（フォトカプラ）が用いられている。
【００２２】
制御装置１４には、記憶手段としてのメモリ１４ａ（不揮発性メモリ）が備えられている。なお、コンバータＣＶ、インバータＩＶ及び制御装置１４は、パワーコントロールユニットを構成している。
【００２３】
次に、図２を用いて本実施形態にかかる上記ドライブユニットＤＵ＊＃の構成を説明する。
【００２４】
図示されるように、ドライブユニットＤＵ＊＃は、１チップ化された半導体集積回路であるドライブＩＣ２０を備えている。ドライブＩＣ２０の端子Ｔ１には、充電用抵抗体２２を介してスイッチング素子Ｓ＊＃の開閉制御端子（ゲート）に電圧を印加するための定電圧電源２４が接続されている。
【００２５】
また、上記端子Ｔ１には、ＰチャネルＭＯＳＦＥＴ（充電用スイッチング素子２６）を介してドライブＩＣ２０の端子Ｔ２に接続されている。端子Ｔ２は、スイッチング素子Ｓ＊＃のゲートに接続されている。
【００２６】
スイッチング素子Ｓ＊＃のゲートは、第１の放電用抵抗体２８ａを介してドライブＩＣ２０の端子Ｔ３に接続されており、端子Ｔ３は、ＮチャネルＭＯＳＦＥＴ（第１の放電用スイッチング素子３０ａ）を介してドライブＩＣ２０の端子Ｔ４に接続されている。また、スイッチング素子Ｓ＊＃のゲートは、第２の放電用抵抗体２８ｂを介してドライブＩＣ２０の端子Ｔ５に接続されており、端子Ｔ５は、ＮチャネルＭＯＳＦＥＴ（第２の放電用スイッチング素子３０ｂ）を介して端子Ｔ４に接続されている。そして、端子Ｔ４は、スイッチング素子Ｓ＊＃のエミッタに接続されている。
【００２７】
ちなみに、第１の放電用抵抗体２８ａ及び第２の放電用抵抗体２８ｂの抵抗値は、互いに同一であってもよいし、相違していてもよい。
【００２８】
上記スイッチング素子Ｓ＊＃は、コレクタ電流と相関を有する微少電流を出力するセンス端子Ｓｔを備えている。具体的には、センス端子Ｓｔは、例えば、コレクタ電流の「１／数千」〜「１／１００００」程度の電流を出力する。センス端子Ｓｔは、センス抵抗３２を介してスイッチング素子Ｓ＊＃のエミッタに接続されている。これにより、センス端子Ｓｔから出力される微少電流によってセンス抵抗３２に電圧降下が生じるため、センス抵抗３２のうちセンス端子Ｓｔ側の電位（以下、センス電圧Ｖｓｅ）を、コレクタ電流と相関を有する電気的な状態量とすることができる。なお、センス電圧Ｖｓｅは、ドライブＩＣ２０の端子Ｔ６を介してドライブＩＣ２０内の駆動制御部３４に入力される。
【００２９】
ちなみに、本実施形態では、センス抵抗３２の両端のうちセンス端子Ｓｔ側の電位がエミッタの電位よりも高い場合のセンス電圧Ｖｓｅを正と定義する。また、エミッタの電位を「０」とする。
【００３０】
駆動制御部３４は、記憶手段としてのメモリ３４ａを備えている。メモリ３４ａには、インターフェース１８及びドライブＩＣ２０の端子Ｔ７を介して低電圧システム（制御装置１４）から出力される規定電圧Ｖα＊＃が記憶される。なお、本実施形態において、メモリ３４ａは、揮発性メモリであってもよいし、不揮発性メモリであってもよい。
【００３１】
次に、駆動制御部３４によって実行される本実施形態にかかるゲート電荷の充放電処理について説明する。なお、本実施形態にかかる駆動制御部３４は、ハードウェアであるため、上記充放電処理は、実際にはロジック回路によって実行される。
【００３２】
まず、ゲートの充電処理について説明する。
【００３３】
本実施形態では、ドライブＩＣ２０の端子Ｔ８を介して入力される操作信号ｇ＊＃がオン操作指令とされることで、充電用スイッチング素子２６をオン状態とさせる。これにより、定電圧電源２４によってゲート電荷（正の電荷）が充電され、スイッチング素子Ｓ＊＃がオフ状態からオン状態に切り替えられる。なお、充電処理が行われる期間においては、第１，第２の放電用スイッチング素子３０ａ，３０ｂがオフ状態とされる。
【００３４】
次に、ゲートの放電処理について説明する。
【００３５】
本実施形態では、ゲート電荷の放電（負の電荷の充電）が開始されてから完了されるまでの期間の途中においてスイッチング素子Ｓ＊＃のゲートに接続される放電経路（負の電荷の充電経路）の抵抗値を低いものから高いものへと変更するアクティブゲートコントロールを行う。この制御は、スイッチング素子Ｓ＊＃がオン状態からオフ状態に切り替えられる場合のサージ電圧やスイッチング損失を低減するための制御である。
【００３６】
詳しくは、操作信号ｇ＊＃がオフ操作指令とされることで、第１の放電用スイッチング素子３０ａ及び第２の放電用スイッチング素子３０ｂの双方をオン状態とさせ、ゲート電荷の放電速度（負の電荷の充電速度）を高速度とする。これにより、第１の放電用抵抗体２８ａ及び第１の放電用スイッチング素子３０ａを介してスイッチング素子Ｓ＊＃のゲート及びエミッタを接続する第１の放電経路Ｌｄａと、第２の放電用抵抗体２８ｂ及び第２の放電用スイッチング素子３０ｂを介してゲート及びエミッタを接続する第２の放電経路Ｌｄｂとの双方によってゲート電荷が放電される。その後、これらスイッチング素子３０ａ，３０ｂのうち第２の放電用スイッチング素子３０ｂをオフ状態に切り替えることで、放電速度を低速度に変更する。これにより、第１の放電経路Ｌｄａによってゲート電荷が放電され、スイッチング素子Ｓ＊＃がオン状態からオフ状態に切り替えられる。なお、放電処理が行われる期間においては、充電用スイッチング素子２６がオフ状態とされる。また、上記第１の放電経路Ｌｄａ及び第２の放電経路Ｌｄｂが、ゲートに接続された複数の放電経路（負の電荷の充電経路）に相当する。
【００３７】
ここで、本実施形態では、図３に示すように、放電速度を高速度から低速度に変更するタイミングを、センス電圧Ｖｓｅと規定電圧Ｖα＊＃との比較に基づき把握する。図３は、ゲート電圧Ｖｇｅ、コレクタ電流Ｉｃ、センス電圧Ｖｓｅ及びコレクタ・エミッタ間電圧Ｖｃｅの推移の計測結果である。
【００３８】
図示されるように、時刻ｔ１において操作信号ｇ＊＃がオフ操作指令に切り替えられてゲート電荷の放電が開始された後、センス電圧Ｖｓｅが規定電圧Ｖα＊＃（＞０）を下から上に跨ぐタイミング（時刻ｔ２）を放電速度の変更タイミングとして把握する。ここで、上記タイミングの把握にセンス電圧Ｖｓｅを用いるのは、スイッチング素子Ｓ＊＃がオン状態からオフ状態に移行される期間内の時刻ｔ２〜ｔ３近傍においてセンス電圧Ｖｓｅが大きく上昇する現象が生じ、この現象を利用したためである。詳しくは、こうした現象が生じる状況下、スイッチング素子Ｓ＊＃がオン状態からオフ状態に切り替えられる場合におけるサージ電圧やスイッチング損失を低減可能な放電速度の変更タイミングと、センス電圧Ｖｓｅが規定電圧Ｖα＊＃を下から上に跨ぐタイミングとを関係付けることが可能であるためである。ここでは、オフ操作指令に切り替えられてから上記変更タイミングまでの時間が短いほど、サージ電圧の低減効果が大きくなってかつ、スイッチング損失の低減効果が小さくなる傾向にある。
【００３９】
なお、その後、センス電圧Ｖｓｅが規定電圧Ｖα＊＃を上から下に跨ぐ時刻ｔ３においてゲート電荷の放電速度が再び高速度とされる。そして、その後、ゲート電圧が０となることでゲート電荷の放電が完了する。また、センス電圧Ｖｓｅが大きく上昇する現象は、スイッチング素子Ｓ＊＃がオフ状態に切り替えられる場合におけるコレクタ・エミッタ間電圧やサージ電圧が、スイッチング素子Ｓ＊＃のコレクタやエミッタとゲートとの間の寄生容量等を介してセンス電圧Ｖｓｅに重畳することで生じると考えられる。
【００４０】
ちなみに、規定電圧Ｖα＊＃は制御装置１４のメモリ１４ａに記憶されている。これに関しては、後に詳述する。また、本実施形態において、放電処理においてのみアクティブゲートコントロールを採用するのは、スイッチング素子Ｓ＊＃がオン状態に切り替えられる場合におけるスイッチング損失Ｅｏｎと比較して、スイッチング素子Ｓ＊＃がオフ状態に切り替えられる場合におけるスイッチング損失Ｅｏｆｆが大きい（例えば、Ｅｏｆｆ：Ｅｏｎ＝８：２）ことが本発明者らによって調べられていることによる。
【００４１】
次に、本実施形態にかかる規定電圧Ｖα＊＃の設定手法について説明する。
【００４２】
本実施形態では、コンバータＣＶ及びインバータＩＶに備えられるスイッチング素子Ｓ＊＃のそれぞれについて、スイッチング素子Ｓ＊＃の個体差情報に基づき規定電圧Ｖα＊＃が設定されている。ここで、個体差情報とは、スイッチング素子がオン状態からオフ状態に切り替えられる場合のセンス電圧に影響を及ぼす特性を示す情報のことである。特に、本実施形態では、上記個体差情報として、オフ操作指令への切り替えによってゲート電荷の放電を継続した場合にコレクタ電流Ｉｃの流通が遮断されるタイミングにおけるゲート電圧Ｖｇｅ（以下、閾値電圧Ｖｔｈ＊＃）が用いられている。そして、閾値電圧Ｖｔｈ＊＃が高いほど、規定電圧Ｖα＊＃が高く設定されている。こうした設定は、量産されたスイッチング素子の閾値電圧の個体差に起因して、放電速度の変更タイミングがサージ電圧やスイッチング損失を低減可能な適切なタイミングからずれることを回避するための設定である。以下、図４〜図６を用いて、閾値電圧Ｖｔｈ＊＃が上記変更タイミングに及ぼす影響を説明する。
【００４３】
図４及び図５は、先の図３と同様に、ゲート電圧Ｖｇｅ等の推移の計測結果である。なお、図４及び図５に示す計測結果のそれぞれについては、スイッチング素子Ｓ＊＃がオン状態とされた場合におけるコレクタ電流Ｉｃに関する条件（例えば３００ｍＡ）と、スイッチング素子Ｓ＊＃の温度に関する条件（例えば２５℃）とを同一としたときにおけるものである。
【００４４】
図４に示す例は、量産されたスイッチング素子の閾値電圧のうち下限値（以下、下限電圧ＶｔｈＬ）を閾値電圧とするスイッチング素子を用いた場合の計測結果である。なお、本実施形態では、下限電圧ＶｔｈＬを「５．７Ｖ」とした。一方、図５に示す例は、量産されたスイッチング素子の閾値電圧のうち上限値（以下、上限電圧ＶｔｈＨ）を閾値電圧とするスイッチング素子を用いた場合の計測結果である。なお、本実施形態では、上限電圧ＶｔｈＨを「６．５Ｖ」とした。
【００４５】
図４及び図５に示すように、時刻ｔ１において操作信号ｇ＊＃がオフ操作指令に切り替えられてゲート電荷の放電が開始された後、時刻ｔ２においてゲート電圧Ｖｇｅがミラー電圧となることでミラー期間が開始される。
【００４６】
その後、時刻ｔ３において、ミラー期間が終了され、ゲート電圧Ｖｇｅが再度低下するとともにコレクタ電流Ｉｃが低下し始める。そしてその後、時刻ｔ４において、ゲート電圧Ｖｇｅが閾値電圧（下限電圧ＶｔｈＬ、上限電圧ＶｔｈＨ）となることでコレクタ電流Ｉｃが遮断される。ちなみに、時刻ｔ４から短い期間において０に向かってコレクタ電流Ｉｃが漸減しているのは、テール電流が流れているためである。
【００４７】
ここで、スイッチング素子がオン状態からオフ状態に切り替えられる場合におけるセンス電圧Ｖｓｅについて、閾値電圧を下限電圧ＶｔｈＬとするスイッチング素子と比較して、閾値電圧を上限電圧ＶｔｈＨとするスイッチング素子の方が高くなることが本発明者らによって実験等により調べられた。詳しくは、スイッチング素子がオフ状態に切り替えられた後、コレクタ・エミッタ間電圧Ｖｃｅが上昇する状況において、この上昇と併せてセンス電圧Ｖｓｅがそのピーク値に向かって上昇する状況でのセンス電圧Ｖｓｅが高くなる。そしてこの結果、センス電圧Ｖｓｅのピーク値が高くなる。
【００４８】
ここで、閾値電圧によって上記センス電圧Ｖｓｅの挙動が変化するにもかかわらず、コンバータＣＶ及びインバータＩＶに備えられたスイッチング素子Ｓ＊＃のそれぞれについて、共通の規定電圧が設定されると、以下に説明する不都合が生じる。
【００４９】
図６は、スイッチング素子Ｓ＊＃がオン状態からオフ状態に切り替えられる場合におけるセンス電圧Ｖｓｅの推移の計測結果である。
【００５０】
図示される例において、閾値電圧を下限電圧ＶｔｈＬとするスイッチング素子を用いた場合に、スイッチング損失やサージ電圧の低減効果を適切なものとする放電速度の変更タイミング（時刻ｔ２）に対応した規定電圧ＶαＬが実験等により適合されているものとする。
【００５１】
ここで、こうして適合される規定電圧ＶαＬを、例えば、閾値電圧を上限電圧ＶｔｈＨとするスイッチング素子に適用すると、センス電圧Ｖｓｅが閾値電圧ＶαＬを下から上に跨ぐタイミング（時刻ｔ１）が、放電速度の変更タイミングとして適切なタイミング（時刻ｔ２）よりも早くなる。放電速度の変更タイミングが速くなると、スイッチング損失の低減効果が低下するといった不都合が生じることとなる。
【００５２】
一方、図示される例において、閾値電圧を上限電圧ＶｔｈＨとするスイッチング素子を用いた場合に、スイッチング損失やサージ電圧の低減効果を適切なものとする放電速度の変更タイミング（時刻ｔ２）に対応した規定電圧ＶαＨが実験等により適合されているものとする。
【００５３】
ここで、こうして適合される規定電圧ＶαＨを、例えば、閾値電圧を下限電圧ＶｔｈＬとするスイッチング素子に適用すると、センス電圧Ｖｓｅが閾値電圧ＶαＨを下から上に跨ぐタイミング（時刻ｔ３）が、放電速度の変更タイミングとして適切なタイミング（時刻ｔ２）よりも遅くなる。放電速度の変更タイミングが遅くなると、サージ電圧の低減効果が低下するといった不都合が生じることとなる。
【００５４】
なお、図示しないが、閾値電圧を下限電圧ＶｔｈＬとするスイッチング素子に上記規定電圧ＶαＨを適用すると、スイッチング素子がオフ状態に切り替えられる場合におけるセンス電圧Ｖｓｅが規定電圧ＶαＨに到達しないことがある。この場合、放電速度を高速度から低速度に変更することができず、サージ電圧の低減効果が得られないといった不都合が生じることとなる。
【００５５】
こうした不都合を回避すべく、上述したように、閾値電圧Ｖｔｈ＊＃が高いほど規定電圧Ｖα＊＃を高く設定する。
【００５６】
続いて、上記規定電圧Ｖα＊＃の設定手法等について更に詳しく説明する。本実施形態では、パワーコントロールユニットの製造工程において、規定電圧Ｖα＊＃を設定し、設定された規定電圧Ｖα＊＃をメモリ１４ａに記憶させる。
【００５７】
図７は、上記製造工程のうち規定電圧Ｖα＊＃の設定及び記憶に関わる工程を示すフローチャートである。
【００５８】
ますステップＳ１００では、パワーコントロールユニットに備えられたスイッチング素子Ｓ＊＃のそれぞれの個体差情報として、閾値電圧Ｖｔｈ＊＃を取得する。なお、閾値電圧Ｖｔｈ＊＃は、例えば、パワーカードに表示された個体差情報を読み取ることで取得すればよい。具体的には例えば、閾値電圧Ｖｔｈ＊＃は、パワーカードに印字されたＱＲコード（登録商標）を読み取ることで取得すればよい。
【００５９】
続くステップＳ１０２では、各スイッチング素子Ｓ＊＃のそれぞれについて、取得された閾値電圧Ｖｔｈ＊＃が高いほど、規定電圧Ｖα＊＃を高く設定する。
【００６０】
続くステップＳ１０４では、各スイッチング素子Ｓ＊＃のそれぞれについて設定された規定電圧Ｖα＊＃をメモリ１４ａに記憶させる。
【００６１】
ちなみに、メモリ１４ａに記憶された規定電圧Ｖα＊＃は、例えば、モータジェネレータ１０の通常制御を開始する際に、インターフェース１８及び端子Ｔ７を介して各スイッチング素子Ｓ＊＃に対応する駆動制御部３４に伝達され、メモリ３４ａに記憶される。駆動制御部３４は、メモリ３４ａに記憶された規定電圧Ｖα＊＃を用いてアクティブゲートコントロールを行う。
【００６２】
このように、本実施形態では、製造工程において、スイッチング素子Ｓ＊＃のそれぞれについて閾値電圧Ｖｔｈ＊＃が高いほど規定電圧Ｖα＊＃を高く設定した。そして、これら規定電圧Ｖα＊＃を制御装置１４のメモリ１４ａに記憶させた。このため、スイッチング素子の閾値電圧の個体差に起因して、放電速度の変更タイミングが適切なタイミングからずれる等の不都合を好適に回避することができる。これにより、上記個体差に起因したサージ電圧やスイッチング損失の増大を好適に回避することができる。
【００６３】
さらに、本実施形態では、制御装置１４のメモリ１４ａに規定電圧Ｖα＊＃を記憶させた。製造工程においては通常、モータジェネレータ１０の制御に要求される制御ロジック等のプログラムをメモリ１４ａに記憶する工程が設けられる。このため、規定電圧Ｖα＊＃をメモリ１４ａに記憶させる手法を採用することで、個体差情報に基づき規定電圧Ｖα＊＃を設定する手法を採用することに伴う製造工程の変更を極力減らすこともできる。
【００６４】
（第２の実施形態）
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００６５】
本実施形態では、放電速度の変更タイミングの把握に用いられる規定電圧Ｖα＊＃をハードウェアによって生成する。
【００６６】
図８に、本実施形態にかかるドライブユニットＤＵ＊＃の構成を示す。なお、図８において、先の図２の部材と同一の部材については、便宜上同一の符号を付している。また、ドライブユニットＤＵ＊＃には、上記第１の実施形態の図２で示したメモリ３４ａ及び端子Ｔ７が備えられていない。
【００６７】
図示されるように、ドライブユニットＤＵ＊＃には、ドライブＩＣ２０に対して外付けされた定電圧電源３６が備えられている。定電圧電源３６は、抵抗体３８，４０の直列接続体を介してスイッチング素子Ｓ＊＃のエミッタに接続されている。そして、これら抵抗体３８，４０の直列接続体の接続点は、ドライブＩＣ２０の端子Ｔ９に接続されている。すなわち、端子Ｔ９には、定電圧電源３６の出力電圧が抵抗体３８，４０によって分圧された電圧（規定電圧Ｖα＊＃）が印加される。なお、本実施形態では、抵抗体４０として、トリミング抵抗体を用いている。本実施形態にかかるトリミング抵抗体は、レーザトリミングが可能な薄膜導体として回路基板上に形成された受動素子である。
【００６８】
端子Ｔ６は、コンパレータ４２の非反転入力端子に接続されている。コンパレータ４２の反転入力端子は、端子Ｔ９に接続されている。そして、コンパレータ４２の出力信号は、駆動制御部３４に入力される。
【００６９】
次に、駆動制御部３４によって実行される本実施形態における放電処理について説明する。本実施形態では、操作信号ｇ＊＃がオフ操作指令とされる状況下、コンパレータ４２の出力信号の論理が「Ｌ」から「Ｈ」に切り替えられたと判断されたタイミングで放電速度を高速度から低速度に変更する。
【００７０】
続いて、本実施形態にかかる規定電圧Ｖα＊＃の設定手法等について説明する。
【００７１】
本実施形態では、パワーコントロールユニットの製造工程のうち、回路基板にパワーカードが実装される工程において、抵抗体４０をレーザトリミングすることにより規定電圧Ｖα＊＃を設定する。
【００７２】
図９は、上記製造工程のうち規定電圧Ｖα＊＃の設定に関わる工程を示すフローチャートである。なお、図９において、先の図７に示したステップの処理と同一の処理については、便宜上同一の符号を付している。
【００７３】
この一連の工程では、ステップＳ１００、Ｓ１０２の工程の完了後、ステップＳ１０６に進み、ステップＳ１０２で設定された規定電圧Ｖα＊＃が高いほど、レーザトリミングによって抵抗体４０の抵抗値を増大させる。具体的には、例えば、規定電圧Ｖα＊＃が高いほど、上記抵抗値を増大させるようにレーザによる切れ込み数を多くする。なお、本実施形態では、抵抗体４０の抵抗値の初期値が、量産されたスイッチング素子の閾値電圧のうち下限電圧ＶｔｈＬに対応する規定電圧を設定可能な値とされている。
【００７４】
このように、本実施形態では、定電圧電源３６と、抵抗体３８，４０の直列接続体とからなるハードウェアによって規定電圧Ｖα＊＃を生成する回路構成を採用した。こうした構成において、上記抵抗体４０をレーザトリミングすることでスイッチング素子の閾値電圧に応じた規定電圧Ｖα＊＃を定めた。この場合であっても、スイッチング素子の閾値電圧の個体差に起因したサージ電圧やスイッチング損失の増大を好適に抑制することができる。
【００７５】
（第３の実施形態）
以下、第３の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００７６】
本実施形態では、放電速度の変更タイミングをセンス電圧Ｖｓｅの上昇速度に基づき把握する。
【００７７】
図１０に、本実施形態にかかるドライブユニットＤＵ＊＃の構成を示す。なお、図１０において、先の図２の部材と同一の部材については、便宜上同一の符号を付している。
【００７８】
図示されるように、センス抵抗３２の両端のうちセンス端子側は、微分回路４４及びドライブＩＣ２０の端子Ｔ１０を介して駆動制御部３４に接続されている。これにより、センス電圧Ｖｓｅの変化速度（以下、電圧変化速度Ｓｓｅ）が駆動制御部３４に入力される。
【００７９】
次に、本実施形態にかかる放電処理におけるアクティブゲートコントロールについて説明する。
【００８０】
本実施形態では、放電速度を高速度から低速度に変更するタイミングを、電圧変化速度Ｓｓｅとしての電圧上昇速度が規定速度を下から上に跨ぐタイミングとして把握する。このタイミングは、具体的には、先の図３の時刻ｔ２近傍のセンス電圧Ｖｓｅの挙動として示されるように、センス電圧Ｖｓｅがそのピーク値に向かって上昇する状況におけるタイミングである。こうした把握手法を採用するのは、センス電圧Ｖｓｅを上記変更タイミングの把握に用いるのと同様に、スイッチング素子Ｓ＊＃がオフ状態に切り替えられる場合におけるサージ電圧やスイッチング損失の低減可能な放電速度の変更タイミングと、電圧上昇速度が規定速度を跨ぐタイミングとを関係付けることが可能であるためである。
【００８１】
続いて、上記規定速度の設定について説明する。本実施形態では、スイッチング素子Ｓ＊＃のそれぞれについて、閾値電圧Ｖｔｈ＊＃が高いほど、規定速度を高く設定する。以下、その理由を説明する。
【００８２】
閾値電圧が高いと、操作信号ｇ＊＃がオフ操作指令に切り替えられた後、コレクタ・エミッタ間電圧Ｖｃｅが上昇する状況下における上記電圧上昇速度が高くなる傾向にある。ここで、例えば、閾値電圧を下限電圧ＶｔｈＬとするスイッチング素子を用いて、サージ電圧やスイッチング損失を低減可能な放電速度の適切な変更タイミングに対応した規定速度が適合されているとする。こうして適合される規定速度を、例えば、閾値電圧を上限電圧ＶｔｈＨとするスイッチング素子に適用すると、電圧上昇速度が高くなることに起因して電圧上昇速度が規定速度を下から上に跨ぐタイミングが、上記適切な変更タイミングよりも早くなり、スイッチング損失の低減効果が低下する。こうした事態を回避すべく、閾値電圧Ｖｔｈ＊＃が高いほど、規定速度を高く設定する。
【００８３】
以上説明したように、上記回路構成を採用する場合であっても、量産されたスイッチング素子の閾値電圧の個体差に起因して、放電速度の変更タイミングがサージ電圧やスイッチング損失を低減可能な適切なタイミングからずれることがある。このため、閾値電圧Ｖｔｈ＊＃が高いほど規定速度を高く設定する手法を採用することで、上記第１の実施形態で得られた効果と同様の効果を得ることができる。
【００８４】
（第４の実施形態）
以下、第４の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００８５】
本実施形態では、ゲート電荷の放電経路の回路構成を変更する。
【００８６】
図１１に、本実施形態にかかるドライブユニットＤＵ＊＃の構成を示す。なお、図１１において、先の図２の部材と同一の部材については、便宜上同一の符号を付している。
【００８７】
図示されるように、スイッチング素子Ｓ＊＃のゲートは、放電用抵抗体４４ａ，４４ｂの直列接続体、ドライブＩＣ２０の端子Ｔ１１及びＮチャネルＭＯＳＦＥＴ（第３の放電用スイッチング素子４６）を介して端子Ｔ４に接続されている。そして、放電用抵抗体４４ａ，４４ｂの直列接続体の接続点は、ドライブＩＣ２０の端子Ｔ１２及びＮチャネルＭＯＳＦＥＴ（放電側短絡素子４８）を介して端子Ｔ１１に接続されている。
【００８８】
次に、本実施形態にかかるゲート電荷の放電処理について説明する。
【００８９】
本実施形態では、操作信号ｇ＊＃がオフ操作指令とされることで、第３の放電用スイッチング素子４６及び放電側短絡素子４８の双方をオン状態とさせ、ゲート電荷の放電速度を高速度とする。これにより、放電用抵抗体４４ａ、放電側短絡素子４８及び第３の放電用スイッチング素子４６を介してゲート及びエミッタを接続する第３の放電経路Ｌｄｃによって、ゲート電荷を放電させる。その後、放電側短絡素子４８をオフ状態に切り替え、ゲート電荷の放電速度を低速度に変更する。これにより、放電用抵抗体４４ａ，４４ｂの直列接続体及び第３の放電用スイッチング素子４６を介してゲート及びエミッタを接続する第４の放電経路Ｌｄｄによってゲートの電荷が放電される。なお、上記第３の放電経路Ｌｄｃ及び第４の放電経路Ｌｄｄが、ゲートに接続された複数の放電経路（負の電荷の充電経路）に相当する。
【００９０】
こうした回路構成において、閾値電圧Ｖｔｈ＊＃が高いほど規定電圧Ｖα＊＃を高く設定する手法を採用することで、上記第１の実施形態で得られた効果と同様の効果を得ることができる。
【００９１】
（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。
【００９２】
・規定電圧Ｖα＊＃の設定に用いるスイッチング素子の個体差情報としては、閾値電圧Ｖｔｈ＊＃に限らない。例えば、ゲート充電電荷量Ｑｇ（Gate charge capacity）を用いてもよい。この場合、ゲート充電電荷量Ｑｇが小さいほど、オフ操作指令に切り替えられた後、コレクタ・エミッタ間電圧Ｖｃｅが上昇する状況におけるセンス電圧Ｖｓｅが高くなる傾向にあることから、規定電圧Ｖα＊＃を高く設定すればよい。
【００９３】
また、例えば、上記個体差情報として、スイッチング素子Ｓ＊＃がオン状態からオフ状態に切り替えられる場合のセンス電圧Ｖｓｅのピーク値や、電圧上昇速度の最大値を用いてもよい。この場合、上記ピーク値や電圧上昇速度の最大値が高いほど、放電速度の変更タイミングが適切な変更タイミングよりも早まる傾向にあることから、規定電圧Ｖα＊＃を高く設定すればよい。なお、この場合、量産されたスイッチング素子のそれぞれについて、上記ピーク値や上記最大値を予め計測し、スイッチング素子（パワーカード）のそれぞれに個体差情報を示すこととなる。
【００９４】
さらに、例えば、上記個体差情報として、ターンオフ時間ｔｏｆｆを用いてもよい。この場合、ターンオフ時間ｔｏｆｆが短いほど、オフ操作指令に切り替えられた後、コレクタ・エミッタ間電圧Ｖｃｅが上昇する状況におけるセンス電圧Ｖｓｅが高くなる傾向にあることから、規定電圧Ｖα＊＃を高く設定すればよい。
【００９５】
なお、上述したスイッチング素子の個体差情報のうち複数の情報を組み合わせて用いることで規定電圧Ｖα＊＃の設定精度を高めることができるなら、複数の情報を用いて規定電圧Ｖα＊＃を設定してもよい。
【００９６】
・上記各実施形態において、放電処理に加えて又は代えて、充電処理においてアクティブゲートコントロールを行ってもよい。詳しくは、上記第１の実施形態において、例えば、定電圧電源２４とスイッチング素子Ｓ＊＃のゲートとを一対の充電経路（正の電荷の充電経路）で接続してかつ、これら充電経路のそれぞれに、開閉素子（例えばＭＯＳＦＥＴ）と抵抗体とを備えた回路構成を採用すればよい。
【００９７】
こうした構成において、これら開閉素子のうち一方のみをオン状態とさせることで、ゲート電荷（正の電荷）の充電速度を低速度とする。その後、双方の開閉素子をオン状態とさせることで、充電速度を高速度に変更する。ここでは、操作信号ｇ＊＃がオン操作指令に切り替えられてから充電速度の変更タイミングまでの時間が長いほど、サージ電圧の低減効果が大きくなってかつ、スイッチング損失の低減効果が小さくなる傾向にある。
【００９８】
ここで、操作信号ｇ＊＃がオン操作指令に切り替えられた後、センス電圧Ｖｓｅが大きく上昇する現象が生じる。この現象は、直列接続された一対の高電位側のスイッチング素子Ｓ＊ｐ及び低電位側のスイッチング素子Ｓ＊ｎのうちオン状態とされていない側に逆並列に接続されたフリーホイールダイオードに生じるリカバリ電流に起因したサージ電圧が原因と考えられる。上記現象を利用して、例えば、操作信号ｇ＊＃がオン操作指令に切り替えられた後、センス電圧Ｖｓｅが規定値（＞０）に到達するタイミングを充電速度の変更タイミングとして把握してもよい。ここで、上記規定値は、スイッチング素子がオン状態に切り替えられる場合のセンス電圧Ｖｓｅのピーク値として設定すればよい。この設定は、センス電圧Ｖｓｅがそのピーク値に到達するタイミング（例えば、スイッチング素子がオン状態に切り替えられる場合においてミラー期間が開始されるタイミング）と、アクティブゲートコントロールによるスイッチング損失の低減効果等を適切なものとするタイミングとの関係付けが可能であることが本発明者らによって調べられていることによる。
【００９９】
こうした変更タイミングの把握手法を採用する場合であっても、スイッチング素子をオン状態とするための閾値電圧が高いほど、スイッチング素子がオン状態に切り替えられる場合のセンス電圧Ｖｓｅが高くなってそのピーク値が高くなることから、上記規定値を高く設定すればよい。ここで、上記オン状態とするための閾値電圧とは、オン操作指令への切り替えによってゲート電荷の充電を継続した場合にコレクタ電流Ｉｃの流通が開始されるタイミングにおけるゲート電圧Ｖｇｅのことである。
【０１００】
また、充電処理において、上記センス電圧Ｖｓｅに代えて、センス電圧Ｖｓｅの変化速度を用いて充電速度の変更タイミングを把握する手法を採用してもよい。詳しくは、上述したように、センス電圧Ｖｓｅがそのピーク値となるタイミングを充電速度の変更タイミングとして把握できることに鑑み、スイッチング素子がオン状態に切り替えられる場合の上記変化速度が０となるタイミングを上記変更タイミングとして把握すればよい。
【０１０１】
なお、センス電圧Ｖｓｅの変化速度を用いる場合、操作信号ｇ＊＃がオン操作指令に切り替えられた後、センス電圧Ｖｓｅがそのピーク値に向かって上昇する状況においてセンス電圧Ｖｓｅにリンギングが生じ、上記変化速度に基づく充電速度の適切な変更タイミングの把握精度が低下するおそれがある。こうした事態を回避すべく、例えば、操作信号ｇ＊＃がオン操作指令とされる期間であってかつ上記オン操作指令に切り替えられてから規定時間経過したタイミング近傍以外の期間における上記変化速度を、上記変更タイミングの把握に際して無効とする処理を行ってもよい。
【０１０２】
・上記充電処理におけるアクティブゲートコントロールにおいて、上記オン状態とするための閾値電圧に代えて、ゲート充電電荷量Ｑｇを用いてもよい。ここでは、放電処理と同様に、ゲート充電電荷量Ｑｇが小さいほど、上記規定値又は規定速度を高く設定すればよい。
【０１０３】
・上記第１の実施形態では、製造工程において、規定電圧Ｖα＊＃を制御装置１４のメモリ１４ａに記憶させたがこれに限らない。例えば、スイッチング素子Ｓ＊＃のそれぞれについての規定電圧Ｖα＊＃を、スイッチング素子Ｓ＊＃のそれぞれに対応する駆動制御部３４のメモリ３４ａに記憶させてもよい。この場合、メモリ３４ａは、不揮発性メモリを用いることとなる。
【０１０４】
・上記第１の実施形態において、製造工程において規定電圧Ｖα＊＃をメモリ１４ａに記憶させる手法に代えて、工場出荷後にメモリ１４ａに規定電圧Ｖα＊＃を記憶させる場所（例えば、車両のディーラ）が確保可能であるなら、その場所でメモリ１４ａに記憶させる手法を採用してもよい。この場合、例えば、制御装置１４によってメモリ１４ａに規定電圧Ｖα＊＃が記憶されたと判断された後、アクティブゲートコントロールを許可すればよい。なお、上記第２の実施形態における抵抗体４０のレーザトリミングについても同様である。
【０１０５】
・上記第２の実施形態では、抵抗体３８，４０の直列接続体のうちこれらの接続点よりもエミッタ側の抵抗体４０をトリミング抵抗体としたがこれに限らない。例えば、上記接続点よりも定電圧電源３６側の抵抗体３８、又はこれら双方の抵抗体３８，４０をトリミング抵抗体としてもよい。ここで、レーザによって抵抗体３８に切れ込みを入れるなら、抵抗体３８の抵抗値の増大によって規定電圧Ｖα＊＃が低下することとなる。
【０１０６】
なお、抵抗体のトリミング手法としては、レーザによるものに限らない。
【０１０７】
・抵抗体４０の抵抗値の調節手法としては、上記第２の実施形態に例示したものに限らない。例えば、抵抗体４０を、駆動制御部３４の通電操作によって抵抗値を可変設定可能な抵抗体としてもよい。
【０１０８】
・上記第３の実施形態の図１０に示した回路構成において、上記第２の実施形態で示したトリミング抵抗体及びコンパレータを備え、コンパレータにて電圧変化速度Ｓｓｅと規定電圧とを比較することで放電速度の変更タイミングを把握してもよい。
【０１０９】
・放電速度の変更手法としては、上記第１の実施形態に例示したものに限らない。例えば、以下の手法を採用してもよい。
【０１１０】
第１の放電用抵抗体２８ａの抵抗値を第２の放電用抵抗体２８ｂの抵抗値よりも低く設定する。こうした構成において、第１の放電用スイッチング素子３０ａをオン状態とさせてかつ、第２の放電用スイッチング素子３０ｂをオフ状態とさせ、放電速度を高速度とする。これにより、第１の放電経路Ｌｄａによってゲート電荷が放電される。その後、第１の放電用スイッチング素子３０ａをオフ状態に切り替えてかつ、第２の放電用スイッチング素子３０ｂをオン状態に切り替えることで、放電速度を低速度に変更する。これにより、第２の放電経路Ｌｄｂによってゲート電荷が放電される。
【０１１１】
また、放電速度の変更手法としては、放電経路の抵抗値を変更するものに限らず、例えば、以下（Ａ），（Ｂ）に説明する手法を採用してもよい。
【０１１２】
（Ａ）エミッタ又はエミッタよりも低電位となる箇所と、ゲートとの接続を切り替え可能な開閉素子（例えばＭＯＳＦＥＴ）をゲートに接続された放電経路に備える。こうした構成において、放電速度を高速度としたい放電処理の初期に限って、ゲートとエミッタとを接続する代わりに、ゲートをエミッタよりも低電位となる箇所に接続すべく開閉素子を操作する。そしてその後、ゲートをエミッタに接続すべく開閉素子の操作状態を変更することによって放電速度が低速度に変更される。
【０１１３】
（Ｂ）ゲートに接続された放電経路に、この経路を開閉すべくオンオフ操作される第１の開閉素子（例えばＭＯＳＦＥＴ）と抵抗体とを備える。そして、所定の電気経路を介してゲートに電源を接続し、上記電気経路を開閉すべくオンオフ操作される第２の開閉素子（例えばＭＯＳＦＥＴ）を上記電気経路に備える。こうした構成において、放電処理の開始とともに第１の開閉素子をオン状態とさせてかつ、放電速度を高速度としたい放電処理の初期に限って第２の開閉素子をオフ状態とさせる。そしてその後、第２の開閉素子をオン状態に切り替える。こうした開閉素子の操作状態の変更によれば、電源から放電経路の抵抗体へと電流が流れ、ゲートから抵抗体へと流れる電流が低下する。これにより、ゲート電荷の放電が妨げられ、放電速度が高速度から低速度に変更される。
【０１１４】
・上記各実施形態では、センス端子Ｓｔがセンス抵抗３２を介してスイッチング素子Ｓ＊＃のエミッタに接続される回路構成を採用したがこれに限らない。例えば、エミッタに代えて、エミッタと同じ電位を有する部材（例えば電源）に接続してもよい。この場合、この電源の電位は、実際のエミッタの電位に応じて可変設定されることとなる。
【０１１５】
・駆動対象スイッチング素子としては、ＩＧＢＴに限らず、例えばＭＯＳＦＥＴであってもよい。
【０１１６】
・本願発明の適用対象としては、車両に搭載される電力変換回路に限らない。また、本願発明の適用対象としては、コンバータやインバータ等の電力変換回路に限らない。
【符号の説明】
【０１１７】
３２…センス抵抗、Ｓｔ…センス端子、Ｓ＊＃…スイッチング素子。
【図１】
0005500191.tif 000002
【図２】
0005500191.tif 000003
【図７】
0005500191.tif 000004
【図８】
0005500191.tif 000005
【図９】
0005500191.tif 000006
【図１０】
0005500191.tif 000007
【図１１】
0005500191.tif 000008
【図３】
0005500191.tif 000009
【図４】
0005500191.tif 000010
【図５】
0005500191.tif 000011
【図６】
0005500191.tif 000012