(57)【特許請求の範囲】
【請求項１】
導体パターンを形成した複数の誘電体層を積層してなる積層基板に高周波信号を処理する高周波信号処理回路を備えた高周波部品であって、前記高周波信号の入力端子、出力端子および前記高周波信号処理回路の複数の電源端子を含む端子群が前記積層基板の一方の主面に形成されており、  前記積層基板を構成する前記誘電体層には、インダクタンス素子用、容量素子用、配線ライン用、及びグランド電極用のパターン電極が構成され、一端がそれぞれ前記電源端子に接続された複数の電源ラインは、誘電体層に形成されたビア電極を介して前記高周波信号処理回路が有する少なくとも一つの半導体素子に接続され、前記複数の電源ラインのうち少なくとも二つの電源ラインは、それぞれ、積層方向から見て前記電源端子から離間した位置で、かつ隣接する二以上の誘電体層にわたって積層方向から見て重なるように形成されたビア電極列を有し、前記少なくとも二つの電源ラインのビア電極列は、前記隣接する誘電体層間において、他の導体パターンを介さずに近接し、前記複数の電源ラインのビア電極が近接した誘電体層において、前記複数の電源ラインのビア電極が、グランドに接続されたビア電極群によって囲まれていることを特徴とする高周波部品。  
【請求項２】
導体パターンを形成した複数の誘電体層を積層してなる積層基板に高周波信号を処理する高周波信号処理回路を備えた高周波部品であって、前記高周波信号の入力端子、出力端子および前記高周波信号処理回路の複数の電源端子を含む端子群が前記積層基板の一方の主面に形成されており、  前記積層基板を構成する前記誘電体層には、インダクタンス素子用、容量素子用、配線ライン用、及びグランド電極用のパターン電極が構成され、一端がそれぞれ前記電源端子に接続された複数の電源ラインは、誘電体層に形成されたビア電極を介して前記高周波信号処理回路が有する少なくとも一つの半導体素子に接続され、  前記複数の電源ラインのビア電極は、前記複数の誘電体層のうちの少なくとも一つの誘電体層において、積層方向から見て前記電源端子から離間した位置で、かつ他の導体パターンを介さずに近接し、前記複数の電源ラインのビア電極が近接した誘電体層において、前記複数の電源ラインのビア電極が、グランドに接続されたビア電極群によって囲まれていることを特徴とする高周波部品。
【請求項３】
導体パターンを形成した複数の誘電体層を積層してなる積層基板に高周波信号を処理する高周波信号処理回路を備えた高周波部品であって、前記高周波信号の入力端子、出力端子および前記高周波信号処理回路の複数の電源端子を含む端子群が前記積層基板の一方の主面に形成されており、  前記積層基板を構成する前記誘電体層には、インダクタンス素子用、容量素子用、配線ライン用、及びグランド電極用のパターン電極が構成され、一端がそれぞれ前記電源端子に接続された複数の電源ラインは、誘電体層に形成されたビア電極を介して前記高周波信号処理回路が有する複数の半導体素子に接続され、前記複数の電源ラインのうち異なる半導体素子に接続される少なくとも二つの電源ラインのビア電極は、前記複数の誘電体層のうちの少なくとも一つの誘電体層において、積層方向から見て前記電源端子から離間した位置で、かつ他の導体パターンを介さずに近接していることを特徴とする高周波部品。
【請求項４】
前記複数の電源ラインのビア電極が近接した誘電体層において、前記複数の電源ラインのビア電極が、グランドに接続されたビア電極群によって囲まれていることを特徴とする請求項３に記載の高周波部品。
【請求項５】
前記ビア電極群のビア電極は、前記ビア電極群が形成された誘電体層表面において互いに帯状の導体パターンで接続されていることを特徴とする請求項１、２、４のいずれか一項に記載の高周波部品。
【請求項６】
前記端子群は前記一方の主面上、該主面の外縁に沿って配列されて形成されていることを特徴とする請求項１〜５のいずれか一項に記載の高周波部品。
【請求項７】
前記電源端子に一端が接続された電源ライン同士を近づけて、前記近接しているビア電極またはビア電極列に接続したことを特徴とする請求項１〜６のいずれか一項に記載の高周波部品。
【請求項８】
前記電源端子に一端が接続された前記複数の電源ラインは一の誘電体層に形成されて第１の電源ライン層をなし、前記第１の電源ライン層を挟んで積層方向前記主面側には平面視前記複数の電源ラインの少なくとも一部と重なる第１のグランド電極が配置され、積層方向前記主面とは反対側には平面視前記複数の電源ラインの少なくとも一部と重なる第２のグランド電極が配置され、前記高周波信号処理回路は前記第２のグランド電極を挟んで前記第１の電源ライン層とは反対側に配置されていることを特徴とする請求項１〜５、７のいずれか一項に記載の高周波部品。
【請求項９】
前記端子群は前記一方の主面上、該主面の外縁に沿って配列されて形成されており、前記第１のグランド電極は、前記一方の主面上、前記端子群の内側に形成されていることを特徴とする請求項８に記載の高周波部品。
【請求項１０】
前記高周波信号処理回路として、アンテナに接続されるアンテナ端子と前記高周波信号の入力端子または出力端子との接続を切り換えるスイッチ回路と、前記高周波信号の入力端子に入力された送信信号を増幅する高周波増幅器回路と、前記アンテナ端子から入力された受信信号を増幅して出力端子に出力する低雑音増幅器回路とを有することを特徴とする請求項１〜９のいずれか一項に記載の高周波部品。
【請求項１１】
請求項１〜１０のいずれか一項に記載の高周波部品を用いたことを特徴とする通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子電気機器間における無線伝送を行う無線通信装置に関し、該無線通信装置に用いられる高周波部品およびこれを用いた通信装置に関する。
【背景技術】
【０００２】
現在、ＩＥＥＥ８０２．１１規格に代表される無線ＬＡＮによるデータ通信が広く一般化している。例えばパーソナルコンピュータ（ＰＣ）、プリンタやハードディスク、ブロードバンドルーターなどのＰＣの周辺機器、ＦＡＸ、冷蔵庫、標準テレビ（ＳＤＴＶ）、高品位テレビ（ＨＤＴＶ）、カメラ、ビデオ、携帯電話等々の電子機器、自動車内や航空機内での有線通信に変わる信号伝達手段として採用され、それぞれの電子機器間において無線データ伝送が行われている。また、一つの通信周波数帯を使用するシングルバンド通信に加えて、通信周波数帯が異なる二つの通信システムを扱うマルチバンド通信が普及している。
【０００３】
このような無線ＬＡＮを用いたマルチバンド通信装置に用いられる高周波回路は、通信周波数帯が異なる二つの通信システム（ＩＥＥＥ８０２．１１ａとＩＥＥＥ８０２．１１ｂおよび／またはＩＥＥＥ８０２．１１ｇ）で送受信が可能な１個のアンテナと、送信側回路、受信側回路との接続を切り換える高周波スイッチを備える。かかる高周波スイッチによって、二つの通信システムの送信側回路、受信側回路の切り換えを行う。無線装置の小型化・高機能化に伴い、前記高周波回路を具現した高周波部品にも、多くの機能部品を一体化しつつ、小型化を図ろうとする要求が強く、機能の集積化がいっそう進んでいる。
【０００４】
例えば、特許文献１には、スイッチ回路、パワーアンプ回路等を有し、二つの通信システムに共用可能な高周波回路を積層基板に一体化して構成した高周波部品が開示されている。該高周波部品は、前記特許文献１の図２６に示された等価回路を有し、その図２９に示すようなパターン構成を用いて、小型化を図っている。
【０００５】
特許文献１に示す例のように、スイッチ回路やパワーアンプ回路など、高周波信号を処理する回路を積層基板に一体化することで、小型化を図ることではできる。しかしながら、機能や素子の高集積化を図ろうとする場合、回路を構成する電極パターン同士が近接し、高周波部品に形成する回路同士が干渉しやすくなるという問題がある。例えば、特許文献１では、裏面の送信、受信ポート、電源ポート等に接続された各電極パターンが各層に渡って形成されているため、小型化に伴い送信ライン、受信ライン、電源ラインが干渉しやすくなってしまう。特に機能の集積が進みスイッチ回路などの高周波信号処理回路が増えると、その制御等に用いる多くの電源ラインが、送信ラインや受信ラインなどの信号ラインの間を煩雑に入り組む構造となってしまうため、干渉が顕著になり、高周波部品の小型化の妨げとなってしまう。
【０００６】
これに対して特許文献２では、制御信号用の線路とフィルタとの電磁気的な結合によるフィルタ特性の劣化を防止するために、制御信号線路を挟むように、誘電体層および導体層の積層方向における異なる位置に配置された２つの接地用導体層を有し、該接地用導体層と制御信号用線路との間には他の導体層は介在していない高周波モジュールが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】ＷＯ２００６／００３９５９号公報（図２９）
【特許文献２】特開２００７−８１７６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、上述のような多機能化や集積化に伴い制御信号用線路が増加した場合、制御信号用線路等の電源系の線路の延設に多くの空間を必要とし、高周波モジュールが大型化するという問題がある。これに対して、２つの接地用導体層に挟まれている部分から制御信号用線路を積層方向に延設している、特許文献２に開示された高周波モジュールは、上記問題を解決する手段を提供するには至らず、前記高周波部品の小型化は十分なものではなかった。
【０００９】
そこで、本発明では、導体パターンを形成した複数の誘電体層を積層してなる積層基板に高周波信号処理回路を備えた高周波部品において、小型化に好適な構成を提供し、ひいては該高周波部品を用いた通信装置の小型化を図ること目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の高周波部品は、導体パターンを形成した複数の誘電体層を積層してなる積層基板に高周波信号を処理する高周波信号処理回路を備えた高周波部品であって、前記高周波信号の入力端子、出力端子および前記高周波信号処理回路の複数の電源端子を含む端子群が前記積層基板の一方の主面に形成されており、前記積層基板を構成する前記誘電体層には、インダクタンス素子用、容量素子用、配線ライン用、及びグランド電極用のパターン電極が構成され、一端がそれぞれ前記電源端子に接続された複数の電源ラインは、誘電体層に形成されたビア電極を介して前記高周波信号処理回路が有する少なくとも一つの半導体素子に接続され、前記複数の電源ラインのうち少なくとも二つの電源ラインは、それぞれ、積層方向から見て前記電源端子から離間した位置で、かつ隣接する二以上の誘電体層にわたって積層方向から見て重なるように形成されたビア電極列を有し、前記少なくとも二つの電源ラインのビア電極列は、前記隣接する誘電体層間において、他の導体パターンを介さずに近接していることを特徴とする。電源ライン同士は近接しても干渉の影響が小さいため、信号ライン等他の導体パターンを介さずこれを近接させることによって、高周波部品の小型化を図ることができる。なお、他の導体パターンを介さずに近接とは、誘電体層の層に沿った面方向において、ビア電極の中心同士を結ぶ線分上に、ビア電極に係る導体パターン以外の他の導体パターンが存在しないことをいう。また、前記複数の電源ラインのビア電極が近接した誘電体層において、前記複数の電源ラインのビア電極が、グランドに接続されたビア電極群によって囲まれていることが好ましい。さらに、前記ビア電極群のビア電極は、前記ビア電極群が形成された誘電体層表面において互いに帯状の導体パターンで接続されていることが好ましい。
【００１１】
本発明の第２の高周波部品は、導体パターンを形成した複数の誘電体層を積層してなる積層基板に高周波信号を処理する高周波信号処理回路を備えた高周波部品であって、前記高周波信号の入力端子、出力端子および前記高周波信号処理回路の複数の電源端子を含む端子群が前記積層基板の一方の主面に形成されており、前記積層基板を構成する前記誘電体層には、インダクタンス素子用、容量素子用、配線ライン用、及びグランド電極用のパターン電極が構成され、一端がそれぞれ前記電源端子に接続された複数の電源ラインは、誘電体層に形成されたビア電極を介して前記高周波信号処理回路が有する少なくとも一つの半導体素子に接続され、前記複数の電源ラインのビア電極は、前記複数の誘電体層のうちの少なくとも一つの誘電体層において、積層方向から見て前記電源端子から離間した位置で、かつ他の導体パターンを介さずに近接し、前記複数の電源ラインのビア電極が近接した誘電体層において、前記複数の電源ラインのビア電極が、グランドに接続されたビア電極群によって囲まれていることを特徴とする。電源ライン同士は近接しても干渉の影響が小さいため、信号ライン等他の導体パターンを介さずこれを近接させることによって、高周波部品の小型化を図ることができる。さらに、近接した電源ラインのビア電極をグランドに接続されたビア電極群によって囲むようにすることによって、小型化に伴う電源ラインと信号ラインとの干渉を防ぐことができる。
【００１２】
また、前記第２の高周波部品において、前記ビア電極群のビア電極は、前記ビア電極群が形成された誘電体層表面において互いに帯状の導体パターンで接続されていることが好ましい。かかる構成によれば、小型化に伴う電源ラインと信号ラインとの干渉をより効果的に防ぐことができる。かかるシールド効果を高めるためには、前記帯状の導体パターンでビア電極群のビア電極を接続することによって、環状の導体パターンを形成することがより好ましい。
【００１３】
本発明の第３の高周波部品は、導体パターンを形成した複数の誘電体層を積層してなる積層基板に高周波信号を処理する高周波信号処理回路を備えた高周波部品であって、前記高周波信号の入力端子、出力端子および前記高周波信号処理回路の複数の電源端子を含む端子群が前記積層基板の一方の主面に形成されており、前記積層基板を構成する前記誘電体層には、インダクタンス素子用、容量素子用、配線ライン用、及びグランド電極用のパターン電極が構成され、一端がそれぞれ前記電源端子に接続された複数の電源ラインは、誘電体層に形成されたビア電極を介して前記高周波信号処理回路が有する複数の半導体素子に接続され、前記複数の電源ラインのうち異なる半導体素子に接続される少なくとも二つの電源ラインのビア電極は、前記複数の誘電体層のうちの少なくとも一つの誘電体層において、積層方向から見て前記電源端子から離間した位置で、かつ他の導体パターンを介さずに近接していることを特徴とする。電源ライン同士は近接しても干渉の影響が小さい。そのため、信号ライン等他の導体パターンを介さずこれを近接させれば、特に複数の半導体素子を有する高周波部品の小型化を図ることができる。また、前記複数の電源ラインのビア電極が近接した誘電体層において、前記複数の電源ラインのビア電極が、グランドに接続されたビア電極群によって囲まれていることが好ましい。さらに、前記ビア電極群のビア電極は、前記ビア電極群が形成された誘電体層表面において互いに帯状の導体パターンで接続されていることが好ましい。
【００１４】
さらに、前記高周波部品において、前記高周波信号処理回路は、スイッチ回路および低雑音増幅器回路を有し、前記複数の電源ラインのうち少なくとも一つは、前記スイッチ回路の半導体素子の制御電源ラインと前記低雑音増幅器回路の半導体素子の電源ラインを兼ねた共通ライン部を有することが好ましい。かかる構成によれば、必要とする電源ラインが減り、高周波部品のいっそうの小型化が図られる。
【００１５】
また、前記高周波信号処理回路は、ＳＰｎＴ型またはＤＰｎＴ型（ｎは３以上の自然数）のスイッチ回路と、前記スイッチ回路の少なくとも二つの切り換え端子にそれぞれ接続された低雑音増幅器回路とを有し、前記各低雑音増幅器回路の電源と、該低雑音増幅器回路が接続された前記切り換え端子への切り換えのための制御電源とが共用され、前記複数の電源ラインのうち少なくとも一つは、前記各低雑音増幅器回路の半導体素子の電源ラインと、該低雑音増幅器回路が接続された前記切り換え端子への切り換えのための制御電源ラインとを兼ねた共通ライン部を有することが好ましい。該構成は低雑音増幅回路が接続される複数の経路への分岐をＳＰｎＴ型（Ｓｉｎｇｌｅ  Ｐｏｌｅ  ｎ  ｔｈｒｏｗ）またはＤＰｎＴ（Ｄｕａｌ  Ｐｏｌｅ  ｎ  ｔｈｒｏｗ）型スイッチ回路で行うものである。かかる構成においても、複数の電源ラインのうち少なくとも一つが、スイッチ回路の電源ラインと低雑音増幅器回路の制御電源ラインとを兼ねた共通ライン部を有することで、必要とする電源ラインが減り、高周波部品のいっそうの小型化が図られる。
【００１６】
さらに、前記高周波部品において、前記高周波信号処理回路は、複数のスイッチ回路、複数の高周波増幅器回路、複数の低雑音増幅器回路のうち少なくとも一種を有し、前記複数の電源ラインのうち少なくとも一つは、前記複数のスイッチ回路の半導体素子同士、前記複数の高周波増幅器回路の半導体素子同士または前記複数の低雑音増幅器回路の半導体素子同士の電源ラインを兼ねた共通ライン部を有することが好ましい。かかる構成によれば、必要とする電源ラインが減り、高周波部品のいっそうの小型化が図られる。
【００１７】
さらに、前記高周波部品において、前記端子群は前記一方の主面上、該主面の外縁に沿って配列されて形成されていることが好ましい。
さらに、前記高周波部品において、前記電源端子に一端が接続された電源ライン同士を近づけて、前記近接しているビア電極またはビア電極列に接続していることが好ましい。
さらに、前記高周波部品において、前記電源端子に一端が接続された前記複数の電源ラインは一の誘電体層に形成されて第１の電源ライン層をなし、前記第１の電源ライン層を挟んで積層方向前記主面側には平面視前記複数の電源ラインの少なくとも一部と重なる第１のグランド電極が配置され、積層方向前記主面とは反対側には平面視前記複数の電源ラインの少なくとも一部と重なる第２のグランド電極が配置され、前記高周波信号処理回路は前記第２のグランド電極を挟んで前記第１の電源ライン層とは反対側に配置されていることが好ましい。該構成によれば、グランド電極に挟まれ、さらにはグランド電極を介して高周波信号処理回路とは離れた第１の電源ライン層において、電源ラインの取り回しをすることができるので、電源ラインと高周波信号処理回路の信号ラインとの干渉をふせぎ、高周波部品の小型化を図ることができる。
【００１８】
さらに、前記高周波部品において、前記積層基板の他方の主面には前記半導体素子が搭載され、前記積層基板内の前記他方の主面側には第３のグランド電極が配置され、前記共通ライン部の一端は前記複数の電源端子のいずれかに接続されるとともに、前記共通ライン部の他端は、前記半導体素子と前記第３のグランド電極との間に形成された第２の電源ライン層で各半導体素子へ接続されるラインに分岐することが好ましい。かかる構成によれば、電源ラインの共通ライン部を長くとることができるので、さらに高周波部品を小型化することができる。
【００１９】
さらに、前記高周波部品において、前記共通ライン部には一端が接地されたキャパシタが接続され、前記キャパシタを構成する電極は前記第１のグランド電極と前記第２のグランド電極に挟まれた前記第１の電源ライン層に形成されていることが好ましい。前記キャパシタは電源ノイズカットキャパシタとして機能する。かかる構成によれば、電源ノイズカットキャパシタも共用することができ、かつキャパシタを空間的に効率よく構成できるため、高周波部品を小型化することができる。
【００２０】
さらに、前記高周波部品において、前記高周波信号処理回路として、アンテナに接続されるアンテナ端子と前記高周波信号の入力端子または出力端子との接続を切り換えるスイッチ回路と、前記高周波信号の入力端子に入力された送信信号を増幅する高周波増幅器回路と、前記アンテナ端子から入力された受信信号を増幅して出力端子に出力する低雑音増幅器回路とを有することが好ましい。スイッチ回路、高周波増幅器および低雑音増幅器回路を有する高周波部品は多くの半導体素子を含むため、半導体素子の電源ラインに係る前記構成は、かかる高周波部品の小型化に特に有効である。
【００２１】
また、前記第１〜第３の高周波部品において、前記電源端子に一端が接続された前記複数の電源ラインは一の誘電体層に形成されて第１の電源ライン層をなし、前記第１の電源ライン層を挟んで積層方向前記主面側には平面視前記複数の電源ラインの少なくとも一部と重なる第１のグランド電極が配置され、積層方向前記主面とは反対側には平面視前記複数の電源ラインの少なくとも一部と重なる第２のグランド電極が配置され、前記高周波信号処理回路は前記第２のグランド電極を挟んで前記第１の電源ライン層とは反対側に配置されていることが好ましい。該構成によれば、グランド電極に挟まれ、さらにはグランド電極を介して高周波信号処理回路とは離れた第１の電源ライン層において、電源ラインの取り回しをすることができるので、電源ラインと高周波信号処理回路の信号ラインとの干渉をふせぎ、高周波部品の小型化を図ることができる。
【００２２】
さらに、前記高周波部品において、前記端子群は前記一方の主面上、該主面の外縁に沿って配列されて形成されており、前記第１のグランド電極は、前記一方の主面上、前記端子群の内側に形成されていることが好ましい。かかる構成によれば、端子群を設ける面と第１のグランド電極を設ける面を共用することができるため、第１のグランド電極を設けるために別途誘電体層を必要としないため、低背化による小型化を図ることができる。
【００２３】
さらに、前記高周波部品において、前記電源端子の少なくとも一部は、前記第２のグランド電極と平面視で重なっていることが好ましい。かかる構成によれば、第１の電源ライン層のうち電源端子に対向する部分にグランド電極が形成されない部分が生じても、前記第２のグランド電極が高周波信号処理回路側と電源端子との干渉を防ぐ作用を発揮する。
【００２４】
さらに、前記高周波部品において、前記複数の電源ラインの少なくとも一部の他端は、前記第１のグランド電極に平面視で重なる領域に形成されたビア電極を介して前記高周波信号処理回路へ接続されていることが好ましい。一端が電源端子に接続された電源ラインの他端を、該領域に位置させることで、高周波信号の入力端子および出力端子との干渉を防ぐことができる。また、電源ラインの高周波信号処理回路へのビア接続位置を、電源端子の位置にかかわらず、第１の電源ライン層の平面方向に自在に配することが可能である。これにより、電源ラインの配置設計の自由度が格段に向上し、小型化設計を可能とする。さらに、前記高周波部品において、前記高周波信号の入力端子および出力端子のうち少なくとも一つに接続された信号ラインが前記第１の電源ライン層に形成されており、前記信号ラインは平面視、前記第１のグランド電極とは重ならない領域に形成されていることが好ましい。
【００２５】
さらに、前記高周波部品において、前記高周波信号の入力端子および出力端子のうち少なくとも一つに接続された信号ラインが前記第１の電源ライン層に形成されており、前記信号ラインは平面視、前記第１のグランド電極とは重ならない領域に形成されていることが好ましい。電源ライン層に信号ラインを形成する場合であっても、電源ラインの他端が集中する前記第１のグランド電極に平面視で重なる領域から外れる領域、すなわち平面視、前記第１のグランド電極とは重ならない領域に信号ラインを形成することで、電源ラインと信号ラインの干渉を防ぐことができる。さらに、前記端子群において、前記高周波信号の入力端子および出力端子と、前記電源端子とは、前記高周波信号の入力端子、出力端子および前記電源端子以外の端子を介して配置されていることが好ましい。該構成によれば電源端子と高周波信号の入力端子、出力端子との干渉を抑制することができる。
【００２６】
さらに、前記高周波部品において、前記高周波信号処理回路は、スイッチ回路、高周波増幅器回路、低雑音増幅器回路のうち少なくとも１種とする場合に好適に用いることができる。
【００２７】
さらに、前記高周波部品において、前記高周波信号処理回路として、アンテナに接続されるアンテナ端子と前記高周波信号の入力端子または出力端子との接続を切り換えるスイッチ回路と、前記高周波信号の入力端子に入力された送信信号を増幅する高周波増幅器回路と、前記アンテナ端子から入力された受信信号を増幅して出力端子に出力する低雑音増幅器回路とを有することが好ましい。前記構成は、高周波信号処理回路として該スイッチ回路、高周波増幅器回路および低雑音増幅器回路を備える場合のように、高機能かつ小型化が求められる用途に好適である。
【００２８】
本発明の通信装置は、上記いずれかの高周波部品を用いたことを特徴とする。前記高周波部品を用いることによって、通信装置の小型化を図ることができ、携帯通信機器に好適な構成を提供できる。
【００２９】
なお、上記構成は適宜組み合わせることができる。
【発明の効果】
【００３０】
本発明によれば、導体パターンを形成した複数の誘電体層を積層してなる積層基板に高周波信号処理回路を備えた高周波部品において、その小型化に好適な構成を提供することができる。さらには、該高周波部品を用いることにより通信装置の小型化を図ることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態に係る高周波部品の一部を示す模式図である。
【図２】本発明の他の実施形態に係る高周波部品の一部を示す模式図である。
【図３】本発明の他の実施形態に係る高周波部品の一部を示す模式図である。
【図４】本発明の他の実施形態に係る高周波部品の一部を示す模式図である。
【図５】本発明の他の実施形態に係る高周波部品の一部を示す模式図である。
【図６】本発明の他の実施形態に係る高周波部品の一部を示す模式図である。
【図７】本発明の一実施形態に係る高周波部品の回路ブロック図である。
【図８】本発明の一実施形態に係る高周波部品のシート展開図である。
【図９】本発明の他の実施形態に係る高周波部品の回路ブロック図である。
【発明を実施するための形態】
【００３２】
本発明の実施形態について、以下図面を参照しつつ詳細に説明するが、本発明がこれらに限定されるものではない。導体パターンを形成した複数の誘電体層を積層してなる積層基板に高周波信号を処理する高周波信号処理回路を備えた高周波部品として、図７に示す回路ブロックを有する、２.４ＧＨｚ帯と５ＧＨｚ帯を用いたデュアルバンド無線ＬＡＮ用のフロントエンドモジュールを例に説明する。図７に示すフロントエンドモジュールは、高周波信号処理回路として、二つのアンテナにそれぞれ接続される第１のアンテナ端子Ａｎｔ１または第２のアンテナ端子Ａｎｔ２との接続を切り換える第１のスイッチ回路ＳＰＤＴ１と、アンテナ端子と高周波信号の入力端子Ｔｘ１、Ｔｘ２または出力端子Ｒｘ１、Ｒｘ２との接続を切り換える第２のスイッチ回路ＳＰＤＴ２と、高周波信号の入力端子Ｔｘ１に入力された送信信号を増幅する第１の高周波増幅器回路ＰＡ１と、入力端子Ｔｘ２に入力された送信信号を増幅する第２の高周波増幅器回路ＰＡ２と、前記アンテナ端子Ａｎｔ１またはＡｎｔ２から入力された受信信号を増幅して出力端子Ｒｘ１、Ｒｘ２に出力する低雑音増幅器回路ＬＮＡとを備えた、一送信一受信型のデュアルバンド無線ＬＡＮフロントエンドモジュールである。
【００３３】
第１のスイッチ回路ＳＰＤＴ１の共通端子が第２のスイッチ回路ＳＰＤＴ２の共通端子に接続されることにより、接続するアンテナを切り換え、ダイバーシティ受信が可能になっている。第２のスイッチ回路ＳＰＤＴ２に第１の分波回路Ｄｉｐ１が接続されている。第１の分波回路は低周波側フィルタと高周波側フィルタにて構成され、第１の分波回路Ｄｉｐ１の低周波側フィルタには第1のローパスフィルタＬＰＦ１が接続され、さらに第１の検波回路ＤＥＴ１を介して第１の高周波増幅器回路ＰＡ１が接続されている。第１の高周波増幅器回路ＰＡ１は第１のバンドパスフィルタＢＰＦ１を介して２.４ＧＨｚ帯の入力端子Ｔｘ１に接続されている。また、第１の分波回路の高周波側フィルタには第２のローパスフィルタＬＰＦ２が接続され、さらに第２の検波回路ＤＥＴ２を介して第２の高周波増幅器回路ＰＡ２が接続されている。第２の高周波増幅器回路ＰＡ２は第２のバンドパスフィルタＢＰＦ２を介して５ＧＨｚ帯の入力端子Ｔｘ２に接続されている。また、第２のスイッチ回路ＳＰＤＴ２に第２の分波回路Ｄｉｐ２が低雑音増幅器回路ＬＮＡを介して接続されている。低雑音増幅器回路ＬＮＡには、広帯域ローノイズアンプを用い、二つの帯域（２.４ＧＨｚ帯と５ＧＨｚ帯）の信号を一つの低雑音増幅器回路で増幅する。第２の分波回路は低周波側フィルタと高周波側フィルタにて構成され、第２の分波回路Ｄｉｐ２の低周波側フィルタには第３のバンドパスフィルタＢＰＦ３が接続され、第３のバンドパスフィルタＢＰＦ３は２.４ＧＨｚ帯の出力端子Ｒｘ１に接続されている。また、第２の分波回路Ｄｉｐ２の高周波側フィルタには第４のバンドパスフィルタＢＰＦ４が接続され、第４のバンドパスフィルタＢＰＦ４は５ＧＨｚ帯の出力端子Ｒｘ２に接続されている。
【００３４】
図７に示す回路ブロックを備えた高周波モジュールの各誘電体層の導体パターンおよび積層基板の一方の主面（裏面）の導体パターンを図８に示した。積層基板は、導体パターンが形成された１５層の誘電体層で構成されており、積層基板の一方の主面である裏面には、無線ＬＡＮの高周波信号の入力端子および出力端子、アンテナに接続されるアンテナ端子、スイッチ回路、高周波増幅器回路および低雑音増幅器回路の半導体素子に接続される複数の電源端子を含む端子群が形成されている。該主面の端子配置は、便宜上、積層基板の上面側から透視した図で示してある。この端子配置についてはさらに後述する。
【００３５】
第１のスイッチ回路ＳＰＤＴ１と第１のスイッチ回路ＳＰＤＴ１は、電界効果型トランジスタ等を用いて構成された単極双投（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｕａｌ  ｔｈｒｏｗ）型のスイッチ回路であり、これらを組み合わせてＤＰＤＴ（Ｄｕａｌ  Ｐｏｌｅ  Ｄｕａｌ  ｔｈｒｏｗ）型スイッチ回路が構成されている。高周波信号処理回路の電源端子Ｖａｎｔ１、Ｖａｎｔ２、Ｖｔｘ１、Ｖｌｎａ、Ｖｃｃ、Ｖａｂ、Ｖｇｂを含む端子群が積層基板の一方の主面の縁に沿うように配置されている。電源端子Ｖａｎｔ１およびＶａｎｔ２は、第１のスイッチ回路ＳＰＤＴ１の経路切り換えを制御する電源端子である。電源端子Ｖｔｘ１およびＶｌｎａは、第２のスイッチ回路ＳＰＤＴ２の経路切り換えを制御する電源端子である。例えば、Ｖａｎｔ１に３.０Ｖ、Ｖａｎｔ２に０Ｖを印加すると、第１のスイッチ回路ＳＰＤＴ１は第1のアンテナ端子Ａｎｔ１と第２のスイッチ回路ＳＰＤＴ２との間を接続するように制御され、Ｖａｎｔ１に０Ｖ、Ｖａｎｔ２に３.０Ｖを印加すると、第１のスイッチ回路ＳＰＤＴ１は第２のアンテナ端子Ａｎｔ２と第２のスイッチ回路ＳＰＤＴ２との間を接続するように制御される。また、Ｖｔｘ１に３.０Ｖ、Ｖｌｎａに０Ｖを印加すると、第２のスイッチ回路ＳＰＤＴ２は第１のスイッチ回路ＳＰＤＴ１と高周波信号の入力端子Ｔｘ１およびＴｘ２との間を接続するように制御され、Ｖｔｘ１に０Ｖ、Ｖｌｎａに３.０Ｖを印加すると、第２のスイッチ回路ＳＰＤＴ２は第1のスイッチ回路ＳＰＤＴ１と高周波信号の出力端子Ｒｘ１およびＲｘ２との間を接続するように制御される。
【００３６】
スイッチ回路の制御電圧と低雑音増幅器回路の制御電圧はともに３.０Ｖと等しく、電源端子Ｖｌｎａは、低雑音増幅器回路ＬＮＡの制御電源も兼ねている。異なる半導体素子に接続される電源端子およびそれに接続される電源ラインを共用することによって、高周波部品の小型化が図られる。上述のようにＶｔｘ１に３.０Ｖ、Ｖｌｎａに０Ｖが印加されると、第２のスイッチ回路ＳＰＤＴ２は第１のスイッチ回路ＳＰＤＴ１と高周波信号の入力端子Ｔｘ１およびＴｘ２との間を接続するように制御される。この場合、低雑音増幅器回路ＬＮＡへの印加電圧は０Ｖであり、低雑音増幅器回路ＬＮＡはオフ状態となる。一方、Ｖｔｘ１に０Ｖ、Ｖｌｎａに３.０Ｖが印加されると、第２のスイッチ回路ＳＰＤＴ２は第1のスイッチ回路ＳＰＤＴ１と高周波信号の出力端子Ｒｘ１およびＲｘ２との間を接続するように制御される。この場合、低雑音増幅器回路ＬＮＡへの印加電圧は３.０Ｖであり、低雑音増幅器回路ＬＮＡはオン状態となる。すなわち、低雑音増幅器回路ＬＮＡと第２のスイッチ回路ＳＰＤＴ２の電源を共用することによって、これらの動作を同期させ、制御の簡略化を図ることができる。
【００３７】
電源端子Ｖｃｃは、第１の高周波増幅器回路ＰＡ１と第２の高周波増幅器回路ＰＡ２の供給電源を共用とした電源端子である。電源端子Ｖｇｂは、第1の高周波増幅器回路ＰＡ１のＯＮ／ＯＦＦを制御する電源端子である。例えば電源端子Ｖｃｃに３．３Ｖの電圧が印加されている状態で、Ｖｇｂに２．８Ｖの電圧が印加されると、第1の高周波増幅器回路ＰＡ１がＯＮ状態となり、第1の高周波増幅器回路ＰＡ１に入力された高周波信号が増幅される。電源端子Ｖａｂは、第２の高周波増幅器回路ＰＡ２のＯＮ／ＯＦＦを制御する電源端子である。例えば電源端子Ｖｃｃに３．３Ｖの電圧が印加されている状態で、Ｖａｂに２．８Ｖの電圧が印加されると、第２の高周波増幅器回路ＰＡ２がＯＮ状態となり、第２の高周波増幅器回路ＰＡ２に入力された高周波信号が増幅される。
【００３８】
端子群の電源端子のうち電源端子Ｖｔｘ、Ｖｌｎａ、Ｖａｂ、Ｖｇｂ，Ｖｃｃ、Ｖａｎｔ２に一端が接続された電源ラインｌｖｔｘ、ｌｖｌｎａ、ｌｖａｂ、ｌｖｇｂ、ｌｖｃｃ、ｌｖａｎｔ２は、一の誘電体層（１５層）に、誘電体層の面方向に延設、形成されて第１の電源ライン層をなしている。なお、第１の検波回路ＤＥＴ１と第２の検波回路ＤＥＴ２は一つの検波出力端子Ｖｐｄを共用しており、該検波出力端子Ｖｐｄに接続されるラインｌｖｐｄも前記一の誘電体層（１５層）に形成されている。第１の電源ライン層を挟んで積層方向主面側には平面視前記電源ラインの少なくとも一部と重なる第１のグランド電極ＧＮＤ１が配置され、積層方向前記主面とは反対側には平面視前記電源ラインの少なくとも一部と重なる第２のグランド電極ＧＮＤ２が配置されている。図８の構成のように、第１のグランド電極ＧＮＤ１を、端子群を形成した一方の主面（裏面）に形成すれば、第１のグランド電極ＧＮＤ１を形成するために別途誘電体層を配置する必要がなく、高周波モジュールの小型化を図ることができる。第２のグランド電極は、積層方向において、他の導体パターンを形成した層を介さずに電源ライン層を挟むように配置されている。かかる第１の電源ライン層から電源端子にかけての部分の構成については後述する。スイッチ回路ＳＰＤＴ１、ＳＰＤＴ２、高周波増幅器回路ＰＡ１、ＰＡ２、および低雑音増幅器回路ＬＮＡの高周波信号の信号ラインに係る導電体パターンは前記第２のグランド電極ＧＮＤ２を挟んで前記第１の電源ライン層とは反対側の第１３層から上の層に配置されている。すなわち、電源ラインに係る部分や端子と接続するための配線部分を除き、高周波信号処理回路は、第２のグランド電極ＧＮＤ２を挟んで、電源ライン層とは反対側に配置されている。
【００３９】
一端がそれぞれ電源端子に接続された、第１および第２のスイッチ回路、第１および第２の高周波増幅器回路並びに低雑音増幅器回路の複数の電源ラインは、誘電体層に形成されたビア電極を介してこれらの高周波信号処理回路が有する半導体素子に接続されている。図８に示す構成では、半導体素子であるトランジスタを含むスイッチ、高周波増幅器および低雑音増幅器のＩＣチップは表層（第１層）に搭載しているが、積層体に凹部を設けて該凹部に搭載してもよいし、積層体内に配置してもよい。電源端子Ｖｔｘ、Ｖｌｎａ、Ｖａｎｔ２に接続された電源ラインは、それぞれ第１４層から第４層にわたって積層方向から見て重なるように形成されたビア電極列を有する。第１５層の電源ライン層に形成された電源ラインのパターンと表層の半導体素子は、該ビア電極列を介して接続されている。また、電源端子Ｖａｎｔ１に接続された電源ラインは、第１２層から第４層にわたって積層方向から見て重なるように形成されたビア電極列を有する。電源端子Ｖｔｘ、Ｖｌｎａ、Ｖａｎｔ２に接続された電源ラインの三本のビア電極列同士は第１４層から第４層において、電源端子Ｖａｎｔ１に接続された電源ラインのビア電極列も含めた四本のビア電極列同士は第１２層から第４層において、他の導体パターンを介さずに近接している。近接するビア電極列に係る電源ラインは、三つまたは四つに限るものではなく、少なくとも二つあればよい。また、図８の構成では連続する１１層または９層の誘電体層にわたって積層方向から見て重なるようにビア電極列が形成されているが、隣接する二以上の誘電体層にわたって積層方向から見て重なるようにビア電極列が形成されていればよい。
【００４０】
前記電源ラインのビア電極列が近接する様子について図１を用いてさらに説明する。図１は積層体のうち電源ラインの二つのビア電極列を含む部分を抜き出した模式図であり、（ａ）は平面図、（ｂ）はビア電極列を含む面における断面図である。図１（ｂ）では、隣接する４層の誘電体層にわたって積層方向から見て重なるようにビア電極が形成されている。二つのビア電極列２は他の導体パターンを介さずに近接している。他の導体パターンとは、ビア電極に係る導体パターン以外の電極であり、例えばグランド電極、高周波信号ラインの電極等である。他の導体パターンには、ビア電極形成のためにビア電極の周囲に形成するパッドパターンのように、ビア電極に係る導体パターンは含まない。図１（ａ）において点線で示した、ビア電極の中心同士を結ぶ線分上には、誘電体層１の層に沿った面方向において、他の導体パターンが配置されていない。他の導体パターンとビア電極列とは、互いの干渉を避けるため、所定の間隔を空ける必要がある。他の導体パターンをビア電極の中心同士を結ぶ線分上から排して、ビア電極列を近接させることによって、ビア電極列形成に必要な空間を低減することができる。また、後述する、シールドのためにビア電極列の周囲に設ける、グランドに接続されたビア電極群や帯状の導体パターンに係る部分の小型化にも寄与する。ビア電極の間隔は、電極間ショートによる不具合の観点からは、０．０８ｍｍ以上がこのましい。但し、間隔が大きすぎると高周波部品が大型化してしまうので、ビア電極の間隔は０．１５ｍｍ以下であることが好ましい。なお、ビア電極列を構成するビア電極同士が積層方向から見て重なるような配置としては、ビア電極部分で電気的導通が確保されている配置であればよいが、製造上の誤差は許容しつつ図１に示すように積層方向から見て実質的に重なっていることがより好ましい。
【００４１】
電源ライン同士は干渉の影響が少ないため、同じ半導体素子に接続される電源ラインだけでなく、異なる半導体素子に接続される電源ライン同士でもビア電極を近接することが可能である。異なる半導体素子に接続される電源ラインのビア同士を近接させる構成は、高周波信号処理回路の高機能化・高集積化に伴い、複数個、複数種類の半導体素子を備える高周波部品の小型化に特に有効である。そのため、ビア電極列として近接させる場合だけでなく、少なくとも一つの誘電体層において、ビア電極同士を近接させる場合でも十分な小型化の効果がある。図８の高周波モジュールでは、ＳＰＤＴ１の半導体素子に接続される、電源端子Ｖａｎｔ１からの電源ラインのビア電極列Ｒａｎｔ１と、電源端子Ｖａｎｔ２からの電源ラインのビア電極列Ｒａｎｔ２が他の導体パターンを介さずに近接している。また、同様にＳＰＤＴ２の半導体素子に接続される、電源端子Ｖｔｘからの電源ラインのビア電極列Ｒｔｘと、電源端子Ｖｌｎａからの電源ラインのビア電極列Ｒｌｎａが他の導体パターンを介さずに近接している。前記ＳＰＤＴ１の半導体素子に接続される電源ラインのビア電極と、ＳＰＤＴ２の半導体素子に接続される電源ラインのビア電極同士も、他の導体パターンを介さずに近接している。図８の構成では、異なる半導体素子に接続されるこれらの電源ラインのビア電極を、ビア電極列として、第１２層から第４層において、他の導体パターンを介さずに近接させている。
【００４２】
四つのビア電極列が近接している状態を、図２を用いて説明する。図２は積層体のうち電源ラインの四つのビア電極列を含む部分を抜き出した模式図であり、（ａ）は平面図、（ｂ）はビア電極列を含む面における断面図である。図２（ｂ）では、隣接する４層の誘電体層にわたって積層方向から見て重なるようにビア電極が形成されている。四つのビア電極列２は積層方向から見て四角形の各頂点に配置されている。図２に点線で示した、隣り合う頂点を結ぶ線上および対角線上には他の導体パターンは配置されておらず、四つのビア電極列は他の導体パターンを介さずに近接している。すなわち、積層方向から見てビア電極列が形成する多角形上には他の導体パターンは形成されていない。このように近接するビア電極またはビア電極列の数は限定するものではないが、電源ラインのビア電極またはビア電極列の数を一定とすれば、近接させるビア電極等の数が多いほど小型化に有利であるため、図８の高周波モジュールのように、四つ以上のビア電極またはビア電極列を近接させた構成を有することが好ましい。
【００４３】
図８に示す構成では、他の導体パターンを介さずにビア電極を近接して配置した第６層から第１１層の誘電体層において、該近接した複数のビア電極がグランドに接続されたビア電極群によって囲まれている。図３は積層体のうち電源ラインの四つのビア電極列を含む部分を抜き出した模式図であり、（ａ）は平面図、（ｂ）はビア電極列を含む面における断面図である。積層方向から見て正方形の各頂点に配置されている四つのビア電極列２の周囲を囲むように、グランド電極４に接続されたビア電極群３が四角形状に形成されている。該ビア電極群３はシールドビアとして機能し、電源ラインと高周波信号ラインとの干渉を防ぐ。図８の構成では、かかるビア電極群は第５層と第１２層に形成された平面状のグランド電極に接続されている。
【００４４】
また、ビア電極群が形成された第６層から第１１層の誘電体層のうち、第６層、第７層、第９層、および第１１層の表面では、グランド電極に接続されたビア電極群のビア電極は互いに帯状の導体パターンで接続されて、図４に示すような環状のシールド電極が形成されている。図４は積層体のうち電源ラインの四つのビア電極列を含む部分を抜き出した模式図であり、（ａ）は平面図、（ｂ）はビア電極列を含む面における断面図である。図４に示す構成では、図３に示したグランド電極４に接続されたビア電極群３の各ビア電極同士が帯状の導体パターンで接続されて外形が四角形の環状のシールド電極が形成されている。環状のシールド電極の外形は四角形に限らず、多角形、円形、楕円形でもよい。空間効率の観点からは、ビア電極群３がなす外形またはシールド電極の外形は、電源ラインのビア電極列が構成する形状の外形と略相似の形状であることが好ましい。なお、ビア電極群３のうち一部のビア電極同士を帯状の導体パターンで接続してシールド電極を構成しても、所定のシールド効果は得られるが、ビア電極群全体を接続して連続した環状に形成することがより好ましい。また、環状のシールド電極を形成する構成は、近接したビア電極を有する構成に対して適用してもよいし、近接したビア電極列を有する構成に適用してもよい。
【００４５】
複数の電源ラインはそれぞれ独立に設けても良いが、電源を共用することによって高周波モジュールの小型化を図ることができる。上述のように、図７に示す高周波回路では、スイッチ回路の制御に係る電源端子Ｖｌｎａは、低雑音増幅器回路ＬＮＡの制御電源の端子も兼ねている。図８に示すように、電源端子Ｖｌｎａに接続された電源ラインは、第１５層の電源ライン層、第１４層から第４層まで延設されたビア電極列Ｒｌｎａを経て、第２層で二つのラインに分岐して、表層に搭載されたスイッチ回路のＩＣチップおよび低雑音増幅器のＩＣチップに接続されている。なお、第４層で導体パターンを介してビア電極の位置を層の面方向にずらしてある。したがって、電源端子Ｖｌｎａから第２層の電源ラインの分岐点までは、スイッチ回路の半導体素子の制御電源ラインと前記低雑音増幅器回路の半導体素子の電源ラインを兼ねた共通ライン部を構成している。かかる電源ラインの共通ライン部の構成について図５および図６も用いつつさらに説明する。電源ラインの共通ライン部を電源端子Ｖｌｎａまたは該電源端子Ｖｌｎａに近接した電源ライン層までのラインで構成し、電源ライン層でスイッチ回路の電源ラインと低雑音増幅器回路の電源ラインとを分岐してもよい。かかる場合は、図５に示すように半導体素子を有するＩＣチップ８の近傍では、複数の半導体素子に対応して電源ラインのビア電極列２が複数配置され、表層の近傍で導体パターン６を用いて所望の位置にずらしたビア電極を介して表層の電極パッド７に接続される。共通ライン部を備えない電源ラインの半導体素子への接続も図５にようにして行えばよい。図５の構成では、電極パッド７とＩＣチップ８の端子電極はワイヤーボンディングによって接続されている。なお、ＩＣチップ８はフリップチップ実装してもよい。また、図５における導体パターン６を省略してビア電極列を表層の電極パッドに直接接続してもよい。
【００４６】
図５の構成に対して図６（ａ）に示す構成は、電源端子Ｖｌｎａからビア電極列の半導体素子側の端部までが電源ラインの共通ライン部である。高周波信号処理回路としてスイッチ回路および低雑音増幅器回路を有する場合に、複数の電源ラインのうち少なくとも一つが、スイッチ回路の半導体素子の制御電源ラインと低雑音増幅器回路の半導体素子の電源ラインを兼ねた共通ライン部を有する構成を採用することで、電源ラインに要する導体パターン、ビア電極を削減し、高周波モジュールをより小型に、低コストにすることができる。図６（ａ）に示すように、共通ライン部の、電源端子とは反対側の端部（ビア電極列９の端部）を、積層体中、半導体素子よりに配置し、該端部を導体パターン１０を用いて分岐することによって、電源ラインに要する導体パターン、ビア電極をよりいっそう削減することができる。図６（ａ）および図８の共通ライン部の分岐点は、半導体素子を有するＩＣチップ８が搭載された表層に隣接する誘電体層（第２層）上に設けてあり、共通ライン部を設ける効果を最大限に引き出している。なお、上述のように図７および図８に示すの高周波モジュールでは、低雑音増幅器回路ＬＮＡに、二つの周波数帯域の信号を増幅できる広帯域ローノイズアンプを用いており、上記共通ライン部を有する構成と相俟って、スイッチ回路と低雑音増幅器回路に係る電源ライン部分が大幅に簡略化、小型化される。
【００４７】
共通ライン部は、複数のスイッチ回路、複数の高周波増幅器回路、複数の低雑音増幅器回路のうち少なくとも一種を有する場合に、複数のスイッチ回路の半導体素子同士、複数の高周波増幅器回路の半導体素子同士または複数の低雑音増幅器回路の半導体素子同士の電源ラインに対して形成してもよい。例えば、図７に示す高周波回路では、第１、第２の高周波増幅器回路は供給電源を共用している。図８の裏面に形成された電源端子Ｖｃｃが共用され、該電源端子Ｖｃｃに接続された電源ラインは、第１５層の電源ライン層、第１４層から第４層まで延設されたビア電極列Ｒｃｃを経て、第２層で分岐して、表層に搭載された高周波増幅器回路のＩＣチップに接続されている。なお、第１、第２の高周波増幅器回路の半導体素子は一つのＩＣチップに収容されている。電源端子Ｖｃｃからビア電極列Ｒｃｃの半導体素子側（第２層）の端部までが電源ラインの共通ライン部である。なお、図８に示すように、高周波増幅器回路は供給電源に係る電源端子Ｖｃｃに接続された電源ラインのビア電極列は、他の電源ラインのビア電極列に近接せず、単独で形成されているが、高周波信号のラインとの干渉を防ぐため、その周囲にはグランドに接続されたビア電極群、さらにはビア電極群のビア電極を互いに接続した帯状のシールド電極が形成されている。
【００４８】
共通ライン部に係る他の実施形態について、図６（ｂ）および図８を参照しつつ説明する。図６（ｂ）に示すように、積層基板の他方の主面（表層）には半導体素子を有するＩＣチップ８が搭載され、積層基板内の他方の主面側には第３のグランド電極１１が配置されている。共通ライン部の一端は上述のように電源端子に接続されるとともに、該共通ライン部の他端であるビア電極列９の端部は、半導体素子を有するＩＣチップ８と第３のグランド電極１１との間に形成された第２の電源ライン層で各半導体素子へ接続されるラインに分岐している。第２の電源ライン層には第２層の誘電体層が割り当てられ、電源ラインを配線するための導体パターンが形成されている。ビア電極列９は第３のグランド電極１１をくり抜くように形成された一つの電極非形成部内を貫通している。分岐して電源ラインの導体パターンが増加する部分をグランド電極よりも上層側に配置することで、グランド電極よりも下層側に形成された高周波信号処理回路の高周波信号のラインとの干渉を抑制することができる。図８に示す構成では、第３層に層全体にわたって平面状の第３のグランド電極が形成され、表層と第３層に挟まれた第２層に電源ラインを層の面内方向に配線するための第２の電源ライン層が構成されている。また、第２の電源ライン層、半導体素子を搭載した表層および第３のグランド電極を形成した第３層との間には、他の誘電体層を配置せずに、小型化を図っている。共用された電源端子Ｖｌｎａに接続されたビア電極列Ｒｌｎａは第４層でビア電極の位置を変え、第３層のグランド電極をくり抜くように形成された電極非形成部内を貫通し、第２層の導体パターンに接続され、該第２層で共通ライン部が分岐する。
【００４９】
また、同様に第１、第２の高周波増幅器回路で共用する電源端子Ｖｃｃに一端が接続された電源ラインの共通ライン部の他端も、第２層で各半導体素子に接続されるラインに分岐している。
【００５０】
共通ライン部に係る他の実施形態について、図６（ｃ）および図８を参照しつつ説明する。半導体素子を有するＩＣチップを搭載した表層側の構成は図６（ｂ）に示した構成と同様であるので説明を省略する。図６（ｃ）の構成では、電源端子１５に一端が接続された複数の電源ラインの導体パターン１４は一の誘電体層に形成されて電源ライン層をなし、電源ライン層を挟んで積層方向前記主面側には平面視前記複数の電源ラインの少なくとも一部と重なる第１のグランド電極１３が配置され、積層方向前記主面とは反対側には平面視前記複数の電源ラインの少なくとも一部と重なる第２のグランド電極１２が配置されている。高周波信号処理回路は第２のグランド電極１２を挟んで電源ライン層とは反対側に配置されている。図６（ｃ）では、電源端子１５に接続された電源ラインの導体パターン１４が、スイッチ回路の半導体素子の制御電源ラインと低雑音増幅器回路の半導体素子の電源ラインを兼ねた共通ライン部である場合を図示しているが、電源ライン層にはそれ以外の電源ラインも形成することができる。
【００５１】
図８に示すように、高周波信号の入力端子、出力端子、および高周波信号処理回路の電源端子を含む端子群は一方の主面上、該主面の外縁に沿って四角い枠状に配列されて形成され、外部端子との接続を容易にしつつ、高密度に並設されている。積層基板の表面に形成される電源端子は側面に形成してもよいが、信号ラインと電源ラインのアイソレーション等の観点からは、一方の主面に形成することが好ましい。図中、高周波信号の入力端子、出力端子およびアンテナ端子はまとめてＲＦと表記してある。また、前記一方の主面上、前記四角い枠状に配列されて形成された端子群の内側を埋めるように、ベタ状の矩形の第１のグランド電極が前記端子群の内側に形成されている。図８の構成では、第１のグランド電極ＧＮＤ１は、端子群の端子間隔と略同一の間隔で、端子群と離間している。第１のグランド電極は積層基板内に形成してもよいが、小型化の観点からは、一方の主面（裏面）上に形成することが好ましい。また、電源端子のうち電源端子Ｖａｎｔ１を除く一部の電源端子は、前記第２のグランド電極ＧＮＤ２と平面視で重なるようにしてある。第２のグランド電極ＧＮＤ２と、積層方向から見た平面視で重なるようにすることで、これらの電源端子と第２のグランド電極ＧＮＤ２よりも上方に形成される高周波信号処理回路との干渉を抑えることができる。
【００５２】
図８に示す構成では、電源ライン層である第１５層には高周波信号処理回路の供給電源の電源ラインと制御電源の電源ラインが形成されており、図８の実施形態では、電源端子Ｖｔｘ、Ｖｌｎａ、Ｖａｂ、Ｖｇｂ，Ｖｃｃ、Ｖａｎｔ２に一端が接続された電源ラインｌｖｔｘ、ｌｖｌｎａ、ｌｖａｂ、ｌｖｇｂ、ｌｖｃｃ、ｌｖａｎｔ２が形成されている。第１６層に設けられたビア電極によって裏面に形成された電極端子に接続された、かかる電源ラインは、電源ライン層で屈曲部または平面電極部を形成しながら、前記電源端子から遠ざかるように形成されている。前記電源ラインの他端は、該電源端子から離間した位置に形成されたスルーホールを介して前記高周波信号処理回路へ接続されている。グランド電極によって高周波信号処理回路の信号ラインと仕切られた電源ライン層を用いることで、信号ラインとの干渉を抑えつつ、電源ラインの配線の自由度が格段に向上する。例えば、電源端子は裏面の外縁に沿って配列されているため、電源端子はその数が多いほど、その間隔が大きくなる。図１〜４に示したビア電極列を近接させる構成を実現するためには、電源端子に接続された電源ラインを大幅に近づける必要があるが、電源ライン層を設ける構成はかかる場合に好適である。かかる第１の電源ライン層に係る構成は、複数の電源ラインのビア電極を近接させる場合に限らず、広く適用できる。例えば、スイッチ回路の半導体素子の制御電源ラインと低雑音増幅器回路の半導体素子の電源ラインを兼ねた共通ライン部を構成する場合や、複数のスイッチ回路の半導体素子同士、複数の高周波増幅器回路の半導体素子同士または複数の低雑音増幅器回路の半導体素子同士の電源ラインを兼ねた共通ライン部を構成する場合にも適用できる。なお、図８に示すように、第２のグランド電極ＧＮＤ２よりも上の高周波信号処理回路を形成した層において、必要に応じて、さらに電源ラインの引き回しを行ってもよい。
【００５３】
電源ラインを第１の電源ライン層で自在に配線できるため、該第１の電源ライン層を利用して、高周波信号処理回路の前段で、チョークコイルを形成して電源ラインの高周波ノイズを除去することができる。また、図８の実施形態では、第１のグランド電極と第２のグランド電極に挟まれた第１の電源ライン層である第１５層において、電源端子Ｖｌｎａ、Ｖａｎｔ２、Ｖｔｘ、Ｖｃｃにそれぞれ接続された電源ラインｌｖｌｎａ、ｌｖａｎｔ２、ｌｖｔｘ、ｌｖｃｃの途中に平面状の容量電極が形成され、該容量電極とグランド電極との間にノイズカット用のキャパシタを構成している。グランド電極に挟まれた電源ライン層を用いることによって、信号ラインとの干渉の制約を受けずに、大きなキャパシタを形成することができる。また、スイッチ回路ＳＰＤＴ２の半導体素子の制御電源ラインと低雑音増幅器回路ＬＮＡの半導体素子の電源ラインを兼ねた共通ライン部には、一端が接地された一のキャパシタが接続されているため、ノイズカット用のキャパシタも共用することができ、高周波モジュールの小型化に寄与する。
【００５４】
ビア電極は、第２のグランド電極の切り欠き部または円状の電極非形成部などを通じて形成し、高周波信号処理回路との接続を行えばよい。また、電源ラインの近接したビア電極も、平面状のグランド電極が設けられた誘電体層では、グランド電極をくり抜くように形成された一つの電極非形成部内に配置されている。ビア電極が形成された部分には、第２のグランド電極は形成されないため、該部分を投影した該位置には外部との干渉を防ぐ観点からは、グランド電極があることが好ましい。すなわち、前記ビア電極は第１のグランド電極ＧＮＤ１に平面視で重なる領域に形成されていることが好ましい。さらに、図８に示す実施形態では、電源ラインのビア電極またはビア電極列の積層方向端部に対向する部分には、グランド電極が配置されている。電源ラインのビア電極またはビア電極列の積層方向端部は、言い換えれば層の面内方向に配線する電源ラインと接続される部分である。隣接する誘電体層の、該部分に対向する部分にグランド電極以外の他の導体パターンを配置せず、グランド電極を設けることによって、信号ライン等との干渉を抑制することができる。電源ラインの両主面の誘電体層に形成する場合を除き、電源ラインの全てのビア電極、ビア電極列に対してかかる構成を適用することがより好ましい。かかる構成は電源ラインを積層体内で配線する場合に広く適用できる。また、電源端子のうち、一部の端子については、電源ライン層上のライン電極によって配線を行わず、水平方向に位置を変えずにそのままスルーホールを接続して、高周波信号処理回路へ接続している。このようにして、電源ラインを高周波信号処理回路へ接続する位置は、自在に設計できるため、電源ラインの配置に関する設計自由度は飛躍的に向上する。
【００５５】
第１の電源ライン層に隣接する第２のグランド電極、および／または第２の電源ライン層に隣接する第３のグランド電極に、図３または図４に示すビア電極群を接続することによって、高周波信号処理回路の信号ラインと電源ラインとのアイソレーションがより確実になる。図８に示す実施形態では、四つのビア電極列を囲むビア電極群の一部は第１の電源ライン層に隣接する第２のグランド電極、または第２の電源ライン層に隣接する第３のグランド電極に接続されている。なお、グランド電極は第５層と第１２層にも設けられている。
【００５６】
次に本願発明に係る高周波部品に適用可能な高周波信号処理回路の他の例として、ＳＰｎＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  ｎ  ｔｈｒｏｗ）型またはＤＰｎＴ型（Ｄｕａｌ  Ｐｏｌｅ  ｎ  ｔｈｒｏｗ）（ｎは３以上の自然数）のスイッチ回路と、該スイッチ回路の少なくとも二つの切り換え端子にそれぞれ接続された低雑音増幅器回路とを有する高周波信号処理回路を図９に示す。図９は２.４ＧＨｚ帯と５ＧＨｚ帯を用いたデュアルバンド無線ＬＡＮ用のフロントエンドモジュールの回路ブロックである。図９に示すフロントエンドモジュールは、高周波信号処理回路として、アンテナに接続されるアンテナ端子Ａｎｔ３と、高周波信号の入力端子Ｔｘ３およびＴｘ４または出力端子Ｒｘ３、出力端子Ｒｘ４との接続を切り換える単極３投型のスイッチ回路ＳＰ３Ｔと、高周波信号の入力端子Ｔｘ３に入力された送信信号を増幅する第３の高周波増幅器回路ＰＡ３と、入力端子Ｔｘ４に入力された送信信号を増幅する第４の高周波増幅器回路ＰＡ４と、前記アンテナ端子Ａｎｔから入力された２.４ＧＨｚ帯の受信信号を増幅して出力端子Ｒｘ３に出力する第１の低雑音増幅器回路ＬＮＡ１、５ＧＨｚ帯の受信信号を増幅してＲｘ４に出力する第２の低雑音増幅器回路ＬＮＡ２とを備えた、一送信一受信型のデュアルバンド無線ＬＡＮフロントエンドモジュールである。但し、送信側の経路の構成やフィルタの配置などは図９に示す構成に限定されるものではない。
【００５７】
スイッチ回路ＳＰ３Ｔの共通端子はアンテナ端子Ａｎｔに接続され、切り換え端子のうちの一つには送信側の第３の分波回路Ｄｉｐ３が接続されている。第３の分波回路は低周波側フィルタと高周波側フィルタにて構成され、第３の分波回路Ｄｉｐ１の低周波側フィルタには第３の高周波増幅器回路ＰＡ３が接続されている。第３の高周波増幅器回路ＰＡ３は第５のバンドパスフィルタＢＰＦ５を介して２.４ＧＨｚ帯の入力端子（送信端子）Ｔｘ３に接続されている。また、第３の分波回路Ｄｉｐ３の高周波側フィルタには第４の高周波増幅器回路ＰＡ４が接続されている。第４の高周波増幅器回路ＰＡ４は第６のバンドパスフィルタＢＰＦ６を介して５ＧＨｚ帯の入力端子（送信端子）Ｔｘ４に接続されている。また、スイッチ回路ＳＰ３Ｔの他の切り換え端子には第７のバンドパスフィルタＢＰＦ７を介して第１の低雑音増幅器回路ＬＮＡ１が接続されている。該第１の低雑音増幅器回路ＬＮＡ１にはさらに出力端子（受信端子）Ｒｘ３が接続されている。さらに、スイッチ回路ＳＰ３Ｔのさらに他の切り換え端子には第８のバンドパスフィルタＢＰＦ８を介して第２の低雑音増幅器回路ＬＮＡ２が接続されている。該第２の低雑音増幅器回路ＬＮＡ２にはさらに出力端子（受信端子）Ｒｘ４が接続されている。
【００５８】
スイッチ回路ＳＰ３Ｔは電界効果型トランジスタ等を用いて構成されている。電源端子Ｖｓｗｔｘ、Ｖｌｎａ２およびＶｌｎａ５は、スイッチ回路ＳＰ３Ｔの経路切り換えを制御する電源端子である。例えば、Ｖｓｗｔｘに３.０Ｖ、Ｖｌｎａ２およびＶｌｎａ５に０Ｖを印加すると、スイッチ回路ＳＰ３Ｔはアンテナ端子Ａｎｔと入力端子Ｔｘ３、４との間を接続するように制御され、Ｖｌｎａ２に３.０Ｖ、ＶｓｗｔｘおよびＶｌｎａ５に０Ｖを印加すると、スイッチ回路ＳＰ３Ｔはアンテナ端子Ａｎｔと出力端子Ｒｘ２との間を接続するように制御され、Ｖｌｎａ５に３.０Ｖ、ＶｓｗｔｘおよびＶｌｎａ２に０Ｖを印加すると、スイッチ回路ＳＰ３Ｔはアンテナ端子Ａｎｔと出力端子Ｒｘ５との間を接続するように制御される。
【００５９】
さらに、電源端子Ｖｌｎａ２は低雑音増幅器回路ＬＮＡ２の制御電源を、電源端子Ｖｌｎａ５は低雑音増幅器回路ＬＮＡ５の制御電源を兼ねている。異なる半導体素子に接続される電源端子およびそれに接続される電源ラインを共用することによって、高周波部品の小型化が図られる。上述のようにＶｌｎａ２に３.０Ｖ、ＶｓｗｔｘおよびＶｌｎａ５に０Ｖが印加されると、スイッチ回路ＳＰ３Ｔはアンテナ端子Ａｎｔと出力端子Ｒｘ２との間を接続するように制御される。この場合、低雑音増幅器回路ＬＮＡ２への印加電圧は０Ｖ、低雑音増幅器回路ＬＮＡ５への印加電圧は３.０Ｖであり、低雑音増幅器回路ＬＮＡ２はオフ状態、低雑音増幅器回路ＬＮＡ５はオン状態となる。一方、Ｖｌｎａ５に３.０Ｖ、ＶｓｗｔｘおよびＶｌｎａ２に０Ｖが印加されると、スイッチ回路ＳＰ３Ｔはアンテナ端子Ａｎｔと出力端子Ｒｘ５との間を接続するように制御される。この場合、低雑音増幅器回路ＬＮＡ２への印加電圧は３.０Ｖ、低雑音増幅器回路ＬＮＡ５への印加電圧は０Ｖであり、低雑音増幅器回路ＬＮＡ２はオン状態、低雑音増幅器回路ＬＮＡ５はオフ状態となる。各低雑音増幅器回路ＬＮＡ１、２の電源と、該低雑音増幅器回路ＬＮＡ１、２が接続された切り換え端子への切り換えのための制御電源とを共用することによって、これらの動作を同期させ、制御の簡略化を図ることができる。かかる共用によって、各低雑音増幅器回路の半導体素子の電源ラインと、該低雑音増幅器回路が接続された前記切り換え端子への切り換えのための制御電源ラインとを兼ねた共通ライン部が形成される。該共通ライン部が、複数の電源ラインの少なくとも一部として、上述の図１〜図６に示す電源ラインの構成を具備していればよい。
【００６０】
なお、図９に示す高周波処理回路は、電源ラインの構成に限らず送受信切り換えのための高周波回路として広く適用できるものである。例えば、第１の周波数帯域と、前記第１の周波数帯域より高い周波数帯域の第２の周波数帯域を選択的に用いて無線通信を行うマルチバンド無線装置に用いられる高周波回路であって、アンテナと接続するアンテナ端子と、前記第１の周波数帯域の送信信号が入力される第１の入力端子と、前記第２の周波数帯域の送信信号が入力される第２の入力端子と、前記第１の周波数帯域の受信信号が出力される第１の出力端子と、前記第２の周波数帯域の受信信号が出力される第２の出力端子と、前記アンテナ端子に接続されて送信信号の経路と受信信号の経路を切り換えるＳＰｎＴ型またはＤＰｎＴ型（ｎは３以上の自然数）のスイッチ回路と、前記スイッチ回路と前記第１の入力端子との間に設けられた第１のパワーアンプ回路と、前記スイッチ回路と前記第２の入力端子との間に設けられた第２のパワーアンプ回路と、前記スイッチ回路と前記第１の出力端子との間に設けられた第１の低雑音増幅器回路と、前記スイッチ回路と前記第２の出力端子との間に設けられた第２の低雑音増幅器回路回路とを有し、前記スイッチ回路の一の制御電源と前記第１の低雑音増幅器回路の制御電源とが共用され、前記スイッチ回路の他の制御電源と前記第２の低雑音増幅器回路の制御電源とが共用されている高周波回路が好適である。かかる高周波回路は、制御電源を共用することにより、制御端子および制御電源ラインを削減して制御の簡略化、回路を構成した部品の小型化に寄与するほか、以下の効果を併せ持つ。従来、第１の周波数帯域の受信経路と第２の周波数帯域の受信経路の分岐には分波回路を用い、該分波回路に第１の周波数帯域用の低雑音増幅器回路および第２の周波数帯域用の低雑音増幅器回路を接続するのが一般的である。しかしながら、この構成では第２の周波数帯域の信号を受信する場合、第１の周波数帯域の妨害信号が第１の周波数帯域用の低雑音増幅器回路で高調波を発生し、その後分波回路を経由して第２の周波数帯域用の低雑音増幅器で増幅され、第２の周波数帯域の受信に影響を与えてしまう場合があった。この問題は第１の周波数帯のｎ倍周波数が第２の周波数帯に一致する場合が特に顕著である。これに対して、第１の周波数帯域の受信経路と第２の周波数帯域の受信経路の分岐をスイッチ回路で行う前記構成では、経路間のアイソレーションを広い帯域で約25dB程度確保できるため、前記高調波の影響を抑制することができる。また、低雑音増幅器回路の入力側の分波回路を削減できるため、受信感度の向上にも寄与する。
【００６１】
スイッチ回路は必要とされる機能に応じてＳＰｎＴまたはＤＰｎＴを採用すればよい。ＤＰｎＴを採用すればダイバーシティ受信に対応可能となる。また、切り換え端子の数に相当するｎも必要とされる機能に応じて選択すればよい。デュアルバンド通信の場合に、受信側の周波数帯域の分岐をスイッチ回路で行い、送信側の周波数帯域の分岐を分波回路で行う場合であれば、ＳＰ３Ｔ型のスイッチ回路を用いればよい。さらに、送信側の周波数帯域の分岐をスイッチ回路で行う場合、トリプルバンド等のように周波数帯域がさらに多い場合などはｎが４以上のＳＰｎＴ型のスイッチ回路を用いればよい。また、高周波処理回路としてＳＰｎＴ型またはＤＰｎＴ型のスイッチ回路を複数備える構成を用いることもできる。さらにＰｏｌｅを３以上にすることも可能である。
【００６２】
次に、本発明に係る高周波部品をセラミック積層基板を用いた部品として構成する例を説明する。各誘電体層に図８のようなパターン・回路を有する高周波部品を構成したセラミック積層基板は、例えば１０００℃以下で低温焼結が可能なセラミック誘電体材料ＬＴＣＣ（Low Temperature Co-fired Ceramics）からなり、厚さが１０μｍ〜２００μｍのグリーンシートに、低抵抗率のＡｇやＣｕ等の導電ペーストを印刷して所定の電極パターンを形成し、複数のグリーンシートを適宜一体的に積層し、焼結することにより製造することが出来る。前記誘電体材料としては、例えばＡｌ、Ｓｉ、Ｓｒを主成分として、Ｔｉ、Ｂｉ、Ｃｕ、Ｍｎ、Ｎａ、Ｋを副成分とする材料や、Ａｌ、Ｓｉ、Ｓｒを主成分としてＣａ、Ｐｂ、Ｎａ、Ｋを複成分とする材料や、Ａｌ、Ｍｇ、Ｓｉ、Ｇｄを含む材料や、Ａｌ、Ｓｉ、Ｚｒ、Ｍｇを含む材料が用いられ、誘電率は５〜１５程度の材料を用いる。なお、セラミック誘電体材料の他に、樹脂積層基板や樹脂とセラミック誘電体粉末を混合してなる複合材料を用いてなる積層基板を用いることも可能である。また、前記セラミック基板をＨＴＣＣ（高温同時焼成セラミック）技術を用いて、誘電体材料をＡｌ２Ｏ３を主体とするものとし、伝送線路等をタングステンやモリブデン等の高温で焼結可能な金属導体として構成しても良い。
【００６３】
このセラミック積層基板でフロントエンドモジュールなどの高周波部品を構成する場合は、各層には、インダクタンス素子用、容量素子用、配線ライン用、及びグランド電極用のパターン電極が適宜構成されて、層間にはビア電極が形成されて、所望の回路が構成される。主に、ＬＣ回路で構成可能な回路部分が構成される。分波回路、バンドパスフィルタ回路、ローパスフィルタ回路、平衡不平衡変換回路を主にセラミック積層基板の内部に構成する。又、各回路の一部の素子は、セラミック多層基板の上面に搭載したチップ素子を用いてもよい。
【００６４】
また、セラミック積層基板には、単極双投型のＳＰＤＴスイッチやダイオードスイッチ、送信側の増幅器回路ＰＡ用、受信側の低雑音増幅器回路ＬＮＡ用の半導体素子などを搭載する。そして、ワイヤボンダ、ＬＧＡ、ＢＧＡ等でセラミック積層基板に接続し、本発明の高周波回路を小型の高周波部品として構成することができる。もちろん、セラミック積層基板の搭載部品及びセラミック積層基板の内蔵素子とは所定回路になるように接続され、高周波回路が構成される。なお、セラミック積層基板上には、上記した半導体素子以外に、チップコンデンサ、チップ抵抗、チップインダクタ等の素子を適宜搭載する。これらの搭載素子は、セラミック積層基板に内蔵する素子との関係から適宜選択することができる。
【００６５】
次に、図８に示すパターン・回路構成を有する高周波部品を作製した。Ａｇ電極をセラミックスシートに形成し、積層一体化し、約９００℃で焼成して積層基板を作製し、その積層基板の上にスイッチ回路用半導体素子、高周波増幅器回路用半導体素子、低雑音増幅器用半導体素子、チップコンデンサ、チップ抵抗およびチップインダクタを搭載、一体化し、高周波部品を得た。得られた高周波部品の寸法は５．４×４．０×１．２ｍｍである。なお、ビア電極の直径は０．１２ｍｍ、近接したビア電極の間隔は０．１５ｍｍとした。電源ラインのビア電極は他の導体パターンと０．０８ｍｍ以上間隔を空ける必要がある。図７に示す高周波回路では、９系統の電源ラインを必要とするが、スイッチ回路の半導体素子の制御電源ラインと低雑音増幅器回路の半導体素子の電源ラインを兼ねた共通ライン部を形成し、第１、第２の高周波増幅器回路の供給電源の電源ラインを兼ねた共通ライン部を形成し、ビア電極を近接することによって、別々に配置した場合に比べて、誘電体層の面内において占有面積を最大６５％低減することができた。また、電源ラインとＲＦ回路の干渉が少なくなり、フロントエンドモジュールの特性も向上した。
【００６６】
また、上述の高周波部品を用いることにより、小型の通信装置を構成することが可能となり、該通信装置の低コスト化、小型化にも寄与する。また、該高周波部品は、広く無線通信機能を備えた携帯機器やパーソナルコンピュータ等に適用することができる。
【符号の説明】
【００６７】
ＲＦ：信号端子
Ｇ：グランド端子
ＧＮＤ１：第１のグランド電極
ＧＮＤ２：第２のグランド電極
ＧＮＤ３：第３のグランド電極
ＧＮＤ：グランド電極
Ｖａｂ、Ｖｇｂ、Ｖｃｃ：電源端子
Ｖｔｘ１、Ｖｌｎａ、Ｖａｎｔ１、Ｖａｎｔ２：電源端子
Ｖｓｗｔｘ、Ｖｌｎａ２、Ｖｌｎａ５：電源端子
ｌｖａｂ、ｌｖｇｂ、ｌｖｃｃ、ｌｖｔｘ１、ｌｖｌｎａ１：電源ライン
ｌｖａｎｔ１、ｌｖａｎｔ２：電源ライン
Ａｎｔ１、Ａｎｔ２、Ａｎｔ：アンテナ端子
Ｔｘ１、Ｔｘ２、Ｔｘ３、Ｔｘ４：入力端子
Ｒｘ１、Ｒｘ２、Ｒｘ３、Ｒｘ４：出力端子
ＤＥＴ１、ＤＥＴ２：検波回路
Ｄｉｐ１、Ｄｉｐ２、Ｄｉｐ３：分波回路
ＢＰＦ１〜８：バンドパスフィルタ回路
ＬＰＦ１、ＬＰＦ２：ローパスフィルタ回路
ＰＡ１〜４：高周波増幅器回路
ＬＮＡ、ＬＮＡ１、ＬＮＡ２：低雑音増幅器回路
ＳＰＤＴ１、ＳＰＤＴ２、ＳＰ３Ｔ：スイッチ回路
１：誘電体層  ２：ビア電極列  ３：ビア電極群
４、１１、１２、１３：グランド電極  ５：導体パターン（シールド電極）
６、１０、１４：導体パターン  ７：電極パッド  ８：ＩＣチップ  ９：ビア電極列
１５：電源端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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