(57)【特許請求の範囲】
【請求項１】
ナノ電子デバイスのための製造プロセスであって、
基板上に第１のポリマー層を堆積させることと、
チャネルを形成するために、前記第１のポリマー層上にグラフェンからなるチャネル材料を堆積させることと、
前記チャネル材料上にソース金属コンタクト及びドレイン金属コンタクトを堆積させることであって、前記ソース金属コンタクトを前記チャネル材料の一端上に堆積させ、前記ドレイン金属コンタクトが前記ソース金属コンタクトに対向するように該ドレイン金属コンタクトを該ソース金属コンタクトから離間した前記チャネル材料の他端上に堆積させる、ことと、
前記チャネル材料上に第２のポリマー層を堆積させることであって、前記第１のポリマー層及び前記第２のポリマー層は前記チャネル材料を間に挟む、ことと、
前記第２のポリマー層上に上部ゲート酸化物を堆積させることであって、前記第１のポリマー層及び前記第２のポリマー層はポリヒドロキシスチレン誘導体である、ことと、
前記上部ゲート酸化物上に上部ゲート金属を堆積させることと、
を含むプロセス。
【請求項２】
前記ソース金属コンタクト、前記ドレイン金属コンタクト、及び前記基板上に、前記第２のポリマー層を堆積させることをさらに含む、請求項１に記載のプロセス。
【請求項３】
前記第１のポリマー層及び前記第２のポリマー層を堆積させる処理は２５℃〜２００℃の温度で行なわれる、請求項１または２に記載のプロセス。
【請求項４】
基板上に堆積された第１のポリマー層と、
チャネルを形成するために、前記第１のポリマー層上に堆積されたグラフェンからなるチャネル材料と、
前記チャネル材料の一端上に堆積されたソース金属コンタクト、及び前記ソース金属コンタクトに対向するように該ソース金属コンタクトから離間した前記チャネル材料の他端上に堆積されたドレイン金属コンタクトと、
前記チャネル材料上に堆積された第２のポリマー層であって、前記第１のポリマー層及び前記第２のポリマー層は前記チャネルを間に挟む、第２のポリマー層と、
前記第２のポリマー層上に堆積された上部ゲート酸化物であって、前記第１のポリマー層及び前記第２のポリマー層はポリヒドロキシスチレン誘導体である、上部ゲート酸化物と、
前記上部ゲート酸化物上に堆積された上部ゲート金属と、
を含む電界効果トランジスタ（ＦＥＴ）デバイス。
【請求項５】
前記ソース金属コンタクト、前記ドレイン金属コンタクト、及び前記基板上に、前記第２のポリマー層を堆積させることをさらに含む、請求項４に記載のデバイス。
【請求項６】
前記第１のポリマー層及び前記第２のポリマー層を堆積させる処理は２５℃〜２００℃の温度で行なわれる、請求項４または５に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノ電子デバイスに関し、より具体的には、ナノ電子デバイスにおいて有機バッファ層を利用することに関する。
【背景技術】
【０００２】
グラフェン（graphene）は、バルク・グラフェン中のキャリア移動度が極めて高いこと、及び、全てが半導体のサブ１０ｎｍ（ナノメートル）グラフェン・ナノリボンが実証されたことから、電子機器のための興味深い材料として近年現れたものである。高いオン電流及び実質的なゲート漏れのない理想的なサブスレショルド・スイングを達成するために、積極的なデバイス・スケーリングには、超薄高ｋ誘電体の統合が必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、グラフェンを扱うことは、ナノデバイスに固有の問題を提示する。
【課題を解決するための手段】
【０００４】
１つの例示的な実施形態によると、ナノ電子デバイスのための製造プロセスが提供される。チャネルを形成するために、基板上にチャネル材料が堆積される。チャネル材料上にソース金属コンタクト及びドレイン金属コンタクトが堆積され、ソース金属コンタクト及びドレイン金属コンタクトがチャネル材料の両端上にあるようにする。ポリヒドロキシスチレンの誘導体であるポリマーの層が、チャネル材料上に堆積される。このポリマー層上に、上部ゲート酸化物が堆積される。上部ゲート酸化物上に、上部ゲート金属が堆積される。
【０００５】
１つの例示的な実施形態によると、ナノ電子デバイスのための製造プロセスが提供される。ポリヒドロキシスチレンの誘導体である第１のポリマー層が、基板上に堆積される。チャネル材料を形成するために、第１のポリマー層上にチャネル材料が堆積される。チャネル材料上にソース金属コンタクト及びドレイン金属コンタクトが堆積され、ソース金属コンタクト及びドレイン金属コンタクトは、チャネル材料の対向する端部上にある。ポリヒドロキシスチレンの誘導体である第２のポリマー層が、チャネル材料上に堆積され、第１のポリマー層と第２のポリマー層が、チャネル材料を間に挟むようにする。第２のポリマー層上に、上部ゲート酸化物が堆積される。上部ゲート酸化物上に、上部ゲート金属が堆積される。
【０００６】
以下の図面及び詳細な説明を検討することにより、当業者には、実施形態に従った他のシステム、方法、装置、及び／又はコンピュータ・プログラムが明らかである又は明らかになるであろう。全てのそうした付加的なシステム、方法、装置、及び／又はコンピュータ・プログラムは、この説明の中に含められ、例示的な実施形態の範囲内にあり、添付の特許請求の範囲によって保護されることが意図される。特徴のさらなる理解のために、説明及び図面を参照されたい。
【０００７】
本発明と考えられる主題は、本明細書の最後の特許請求の範囲において具体的に指し示され、明確に特許請求されている。上記及び他の特徴は、添付の図面と関連して用いられる以下の詳細な説明から明らかである。
【図面の簡単な説明】
【０００８】
【図１】例示的な実施形態によるデバイス製造プロセスを示す。
【図２】例示的な実施形態によるデバイス製造プロセスを示す。
【図３】例示的な実施形態によるデバイス製造プロセスを示す。
【図４】例示的な実施形態によるデバイス製造プロセスを示す。
【図５】例示的な実施形態によるデバイス製造プロセスを示す。
【図６】例示的な実施形態によるデバイス製造プロセスを示す。
【図７】例示的な実施形態によるデバイス製造プロセスを示す。
【図８】例示的な実施形態によるデバイス製造プロセスを示す。
【図９】例示的な実施形態によるデバイス製造プロセスを示す。
【図１０】例示的な実施形態による原子層堆積（ＡＬＤ）の核形成挙動の例を示す。
【図１１】例示的な実施形態によるグラフを示す。
【図１２】例示的な実施形態による、ナノ電子デバイスのための製造プロセスを示す。
【図１３】例示的な実施形態による、ナノ電子デバイスのための製造プロセスを示す。
【図１４】例示的な実施形態による、例えば、半導体ＩＣ論理設計、シミュレーション、試験、レイアウト、及び製造に用いられる例示的な設計フローのブロック図を示す。
【発明を実施するための形態】
【０００９】
例示的な実施形態は、グラフェン用のシード層として、ＮＦＣ−１４００である有機ポリマーを用いる。グラフェンにはダングリング・ボンド及び反応部位がなく、そのため、直接堆積を用いるときに、グラファイト表面上に、むき出しの被覆されていない領域がもたらされることから、グラフェン上に材料を堆積させる困難さが知られている。しかしながら、例示的な実施形態は、よく見られる不均一性のないＮＦＣ−１４００をグラフェン層上に用いる。
【００１０】
ポリマーＮＦＣ−１４００は、９４０８９、カリフォルニア州サニーベール、ノース・マチルダ・アベニュー１２８０所在のＪＳＲ  Ｍｉｃｒｏ  Ｃｏｒｐｏｒａｔｉｏｎ社により製造及び市販されている。従来より、ＮＦＣ−１４００は、反射防止、平坦化用コーティングとして販売され、使用されている。
【００１１】
図１−図９は、例示的な実施形態による、ＮＦＣ−１４００を、グラフェン上にシード層として用いるデバイス製造プロセスを示す。デバイス製造プロセスは電界効果トランジスタ（ＦＥＴ）に関して示されるが、例示的な実施形態に従って他のナノデバイスも製造できることが理解される。
【００１２】
ここで図１を参照すると、図１は、ＦＥＴデバイスであるナノデバイスを構築するためのプロセス２００を示す。プロセス２００は、ナノデバイスの２つの図を示す。図１−図９に示されるようなナノデバイスを構築するための断面図が左に示され、平面図が右に示される。
【００１３】
図１は、基板１００を示す。基板は、炭化シリコン、二酸化シリコン、酸化アルミニウム等のような任意のタイプの絶縁体とするができる。グラフェン１０５が、例えば機械的剥離（mechanical exfoliation）によって、又はグラフェン１０５を絶縁基板１００上にエピタキシャル成長させることによって、絶縁基板１００上に堆積される。
【００１４】
図２は、引き続きナノデバイスを構築するためのプロセス２０２を示す。プロセス２０２において、レジスト・マスク１１０をグラフェン１０５及び基板１００上にパターン形成し、電極領域１０を定める。電極領域１０は、図２に楕円として示される。レジスト・マスク１１０を用いて、電極領域１０内にソース及びドレインのための電極を堆積させる。
【００１５】
プロセス２０４に示されるように、レジスト・マスク１１０を用いて、ソース及びドレイン電極１１５が、グラフェン１０５及び基板１００の対向する端部上に堆積される。ソース及びドレイン電極１１５は、グラフェン１０５及び基板１００上に金属コンタクトとして形成される。
【００１６】
ソース及びドレイン電極１１５が堆積されたので、図３は、引き続きナノデバイスを構築するためのプロセス２０６を示す。プロセス２０６において、保護マスク１２０をパターン形成して、デバイスのチャネル領域の形状を定める。マスク１２０は、ある幅をグラフェン１０５に与え、露出されたグラフェン１０５がエッチングにより除去されるとき、マスクの下のグラフェン１０５を保護する。
【００１７】
図４は、引き続きナノデバイスを構築するためのプロセス２０８を示す。プロセス２０８において、保護されていないグラフェン１０５をエッチングにより除去し、グラフェン・チャネル１２５を定める。図４に見られるように、電極１１５は、グラフェン・チャネル１２５の対向する側部上に位置する。
【００１８】
図５のプロセス２１０において、ナノデバイスの（全）表面の上に、ポリマーの薄膜１３０（この例では、ＮＦＣ−１４００）がスピン塗布される。さらにＮＦＣ−１４００については、ＮＦＣ−１４００は、機能性色素（functional dye）を有する及び有しない、ポリヒドロキシスチレンから成るスピン塗布ポリマー（spin-on polymer）である。このＮＦＣ−１４００ポリマー１３０は、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）中で希釈し、グラフェン表面上にスピン塗布することができる。適切な希釈度、スピン速度、及びスピン時間で、連続的な１０ｎｍ厚のＮＦＣ層を達成することができる。
【００１９】
ＮＦＣ−１４００は、例示的な実施形態において示されたポリマー１３０であるが、ＮＦＣ−１４００のような特徴を示す他のポリマーを利用することもできる。例えば、良好なポリマー１３０シード層（ＮＦＣ−１４００）の特性として、
（１）化学希釈により厚さをスケーリングできること、
（２）グラフェン表面を均一に被覆すること、
（３）グラフェン表面を損傷しないこと、
（４）例えば２５°Ｃ−２００°Ｃのような低温で処理を実施できること、
（５）グラフェン表面と化学反応しないこと、
（６）ＡＬＤ及び／又はＣＶＤ前駆体と化学的に反応すること、
（７）通常用いられる他の製造プロセスと化学的に相溶である（chemically compatible)であること、
（８）グラフェン中のキャリア移動度を、例えば２０％を上回ってなど、劇的に低下させないこと、
が必要とされる。
【００２０】
例示的な実施形態によると、ＮＦＣ−１４００は、これらの要件の全てを満たす特性を有する。しかしながら、試験された他のポリマーは、これらの要件の全てを満たす特性を有してはいない。例えば、ポリヒドロキシスチレン（ＰＨＳ）は要件２を満たしていず、ポリ（メタクリル酸メチル）（ＰＭＭＡ）は要件１又は２を満たしていず、ポリエチレンイミン（ＰＥＩ）は要件２を満たしていない。また、グラフェン１０５は非常に不活性であるため、グラフェン１０５上に絶縁体が直接堆積された場合、その絶縁体はグラフェン１０５を覆わず、グラフェン１０５の電気的性質を保持しない。従来の堆積法では、グラフェン１０５の表面が均一に覆われない。
【００２１】
従って、例示的な実施形態は、ポリマー１３０（ＮＦＣ−１４００）をシード層として利用して、グラフェン１０５の表面を均一に覆うことができる。
【００２２】
図６は、引き続きナノデバイスを構築するためのプロセス２１２を示す。プロセス２１２において、原子層堆積（ＡＬＤ）を用いて、デバイスの全表面上に酸化物１４０を堆積させることができる。言い換えれば、ＮＦＣ−１４００ポリマー１３０上に、酸化物１４０を堆積させる。酸化物１４０は、例えば二酸化シリコン（ＳｉＯ２）のような適切な絶縁体材料とすることができる。
【００２３】
図７は、引き続きナノデバイスを構築するプロセス２１４を示す。プロセス２１４において、ＰＭＭＡ１４５の上部ゲート・パターンを現像し、紫外線（ＵＶ）光又は電子ビーム照射のいずれかに曝す。ＰＭＭＡ１４５は、酸化物層１４０の上に堆積されたマスクであるので、上部ゲート電極をパターン形成することができる。
【００２４】
図８の、引き続きナノデバイスを構築するためのプロセス２１６において、上部ゲート電極１５０が示される。プロセス２１６において、ＰＭＭＡ１４５が適用されなかった酸化物１４０層上に、上部ゲート電極１５０が適用される。プロセス２１６の際、上部ゲート電極１５０のメタライゼーションが存在し、ＰＭＭＡをＵＶに曝した後、イソプロパノール（ＩＰＡ）を適用して、ＰＭＭＡ１４５をリフトオフすることができる。ＵＶに曝さずに、アセトンを用いてＰＭＭＡ１４５をリフトオフすることもできる。完成したナノデバイス８００は、上部ゲート型グラフェン・トランジスタである。
【００２５】
図８に見られるように、ナノデバイス８００は、基板１００を含む。基板１００の上にグラフェン１０５があり、電極１１５が、電気的接続を形成するように、グラフェン１０５の両端上にある。グラフェン１０５、電極１１５、及び基板１００の上に、ＮＦＣ−１４００ポリマー１３０がある。ＮＦＣ−１４００ポリマー１３０の上に、酸化物１４０層がある。酸化物１４０の上に、上部ゲート電極１５０がある。
【００２６】
図９は、例示的な実施形態による、グラフェン１０５を用いる別の例を示す。図９は、例示的な実施形態による、グラフェン１０５がＮＦＣ−１４００の２つの層の間に挿置された状態で製造されたナノデバイス９００を示す。
【００２７】
当業者であれば理解するように、ナノデバイス９００の製造は、グラフェン１０５が適用される前に、基板１００上にＮＦＣ−１４００ポリマー１３０の下部層９０５が堆積される点を除いて、ナノデバイス８００（及び図１−図８に示されるプロセス）と類似している。つまり、図５において、ナノデバイス８００を作製するためにポリマー１３０が適用されるように、ＮＦＣ−１４００ポリマー１３０が、下部層９０５として基板上に堆積される。続いて、グラフェン１０５を堆積させる前に、基板１００が下部層９０５のポリマー１３０で被覆される点を除いて、グラフェン１０５が図１に類似したポリマー１３０の下部層９０５上に堆積される。
【００２８】
グラフェン１０５がポリマー１３０の下部層９０５上に堆積された後、対照として図２を参照すると、製造プロセスは、マスク１１０をパターン形成して、電極領域１０を露出されたままにすることにより、引き続き電極１１５を形成し、その結果、電極１１５がポリマー１３０の下部層９０５上に堆積される。
【００２９】
図３におけるように、マスク１２０を適用し、図４に示されるようにグラフェン・チャネル１２５を形成することができる。グラフェン・チャネル１２５、電極１１５、及び下部層９０５上に、ポリマー１３０の上部層９１０が堆積される（図５と同様に）。
【００３０】
ナノデバイス９００については、図６と同様に、グラフェン・チャネル１２５、電極１１５、及び下部層９０５上に、酸化物１４０が堆積される。プロセスにおける残りの動作は図７及び図８と同一であり、それにより、ナノデバイス９００がもたらされる。
【００３１】
図１−図９における材料は、蒸着、スパッタ堆積、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、エピタキシ、原子層堆積（ＡＬＤ）、電気めっき等のような、当技術分野において周知のいずれかの適切な方法を用いて堆積させることができることが理解される。
【００３２】
図１０は、例示的な実施形態による、原子層堆積（ＡＬＤ）の核形成挙動の例を示す。図表１００５は、シード層としてのＮＦＣ−１４００なしで、グラフェン上に二酸化ハフニウム（ＨｆＯ２）がどのように堆積されるかの例を示す。図表１００５内には、多数の暗点が存在し、この図表１００５は、二酸化ハフニウム（単独で）が、グラフェン表面上に均一に分散されないことを示す。楕円１１１０は、二酸化ハフニウム層の不均一性を示す幾つかのむき出しの場所の例を強調している。
【００３３】
しかしながら、図表１０１５は、二酸化ハフニウムを適用する前に、最初にＮＦＣ−１４００がグラフェン上に堆積された例を示す。図表１０１５に見られるように、ＮＦＣ−１４００が二酸化ハフニウムとグラフェンの間の中間物であるとき、グラフェン上に二酸化ハフニウムが均一に分布される。具体的には、ＮＦＣ−１４００中の−ＯＨ基及び−ＣＨ３基が、均一で連続的なＡＬＤのための核形成部位を提供する。
【００３４】
図表１１００においては、シリコン上に、１０ナノメートル（ｎｍ）の二酸化ハフニウム（ＨｆＯ２）が堆積され、図表１１１５図においては、シリコン上に堆積されたＮＦＣ−１４００上に、１０ナノメートル（ｎｍ）の二酸化ハフニウム（ＨｆＯ２）が堆積される。
【００３５】
図１１は、例示的な実施形態によるグラフ１１００を示す。グラフ１１００は、誘電体の漏れ特性を示す。ライン１１０５は、１０ｎｍのＮＦＣ−１４００の誘電体漏れ特性を表す。ライン１１１０は、１０ｎｍの二酸化ハフニウム（ＨｆＯ２）の誘電体漏れ特性を表す。ライン１１１５は、１０ｎｍのＨｆＯ２と組み合わせた１０ｎｍのＮＦＣ−１４００の誘電体漏れ特性を表す。
【００３６】
グラフ１１００から分かるように、ＮＦＣ−１４００は絶縁力の低い（poor）絶縁体であるが、ＨｆＯ２は絶縁力の高い（robust）絶縁体である。しかしながら、ＮＦＣ−１４００とＨｆＯ２の組み合わせは、１ナノアンペア（ｎＡ）の漏れ電流に達する前に、−５ボルト（Ｖ）まで応力を加えることができる誘電体スタックである。従って、ＮＦＣ−１４００とＨｆＯ２の組み合わせは、ＨｆＯ２単独によく似た良好な特性を示す一方で、同時にＮＦＣ−１４００（中間物として）により、グラフェン表面上でのＨｆＯ２の均一な分布（図１０に示されるような）が可能になる。従って、例示的な実施形態によると、ＮＦＣ−１４００は、ＨｆＯ２の電気的特性を低下させないものと見ることができる。
【００３７】
図１２は、例示的な実施形態による、ナノ電子デバイスのための製造プロセスを示す。１２０５において、基板（例えば、基板１００）上にチャネル材料（例えば、グラフェン１０５）を堆積させて、チャネル（例えば、チャネル１２５）を形成する。
【００３８】
１２１０において、チャネル材料上にソース金属コンタクト及びドレイン金属コンタクト（例えば、電極１１５）を堆積させ、ソース金属コンタクト及びドレイン金属コンタクトが、チャネル材料の対向する端部上にあるようにする。
１２１５において、チャネル材料上に、ポリヒドロキシスチレン誘導体（例えば、ポリマー１３０）を堆積させる。
１２２０において、ポリヒドロキシスチレン誘導体上に、上部ゲート酸化物（例えば、酸化物層１４０）を堆積させる。
１２２５において、上部ゲート酸化物上に、上部ゲート金属（例えば、上部ゲート電極１５０）を堆積させる。
【００３９】
図１３は、例示的な実施形態による、ナノ電子デバイスのための製造プロセスを示す。
【００４０】
１３０５において、基板（例えば、基板１００）上に、第１のポリヒドロキシスチレン誘導体ポリマー（例えば、ポリマー３００の下部層９０５）を堆積させる。
１３１０において、第１のポリヒドロキシスチレン誘導体上に、チャネル材料（例えば、グラフェン１０５）を堆積させて、チャネル（例えば、チャネル１２５）を形成する。
１３１５において、チャネル材料上に、ソース金属コンタクト及びドレイン金属コンタクト（例えば、電極１１５）を堆積させ、ソース金属コンタクト及びドレイン金属コンタクトが、チャネル材料の対向する端部上にあるようにする。
１３２０において、チャネル材料上に、第２のポリヒドロキシスチレン誘導体ポリマー（例えば、ポリマー３００の上部層９１０）を堆積させ、第１のポリマー層と第２のポリマー層が、チャネル材料を間に挟むようにする（図９において上部層９１０と下部層９０５との間に示されるように）。
１３２５において、第２のポリヒドロキシスチレン誘導体ポリマー層上に、上部ゲート酸化物（例えば、酸化物１４０）を堆積させる。
１３３０において、上部ゲート酸化物上に、上部ゲート金属（例えば、上部ゲート金属１５０）を堆積させる。
【００４１】
ここで説明されるように、例示的な実施形態によると、グラフェン上への高ｋ誘電体の均一なＡＬＤのために、スピン塗布されたＮＦＣ−１４００をシード層として用いることができる。結果として得られる誘電体スタックは、良好な漏れ特性を示し、グラフェン電界効果トランジスタ（ＦＥＴ）におけるキャリア移動度を劇的に低下させるものではない。さらに、ここに説明されるようにＮＦＣ−１４００及びグラフェンを用いることにより、７８００ｃｍ２／Ｖｓの上部ゲート固有移動度、及び３９００−４４００ｃｍ２／Ｖｓのデバイス移動度が達成された。
【００４２】
付加的に、ポリマーＮＦＣ１４００（ＪＳＲ  Ｍｉｃｒｏ，Ｉｎｃ．社製）に関して、ここで説明されるように、この市販のポリマーは、リソグラフィ・プロセスにおいて平坦化下地層として通常用いられるポリヒドロキシスチレンの誘導体である。限定ではなく一例として、例示的な実施形態に従って、ポリマーＮＦＣ１４００を、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）中で希釈し、グラフェン表面の上にスピン塗布することができる。希釈度及びスピン速度は、バッファ層の所望の厚さ及び均一性を制御するように調整される。ポリマー構造内に含有されるメチル基及びヒドロキシル基が、誘電体スタックの高ｋ成分であるＨｆＯ２の原子層堆積（ＡＬＤ）のための理想的な反応部位の役割をする。この材料のＡＬＤは、例えば１２５°Ｃの堆積温度で、テトラキス（ジメチルアミド）−ハフニウム及び水を用いて達成される。この低温堆積プロセスにより、誘電率ｋ＝１３を有するＨｆＯ２薄膜が生成される。適切なゲート誘電体であるようには、ＮＦＣ１４００／ＨｆＯ２のスタックは、グラフェン・チャネルのゲート領域全体を被覆しなければならない。自然のままの（pristine）グラフェンはＡＬＤ反応に対して不活性であるため、グラフェン表面上でＮＦＣ層が連続的でなければならないことが留意される。例示的な実施形態によると、２４：１の希釈度（容量で）のＰＧＭＥＡ：ＮＦＣは、これを達成するのに十分であることが留意される。この溶液を６０秒間４，０００ｒｐｍの速度でスピンすることにより、約１０ｎｍ厚のバッファ層がもたらされる。
【００４３】
図１４は、例えば、半導体ＩＣの論理設計、シミュレーション、試験、レイアウト及び製造に用いられる例示的な設計フロー１４００のブロック図を示す。設計フロー１４００は、上述され図１−図９に示された設計構造体及び／又はデバイスと論理的又は他の形で機能的に等価である表現を生成するように、設計構造体又はデバイスを処理するためのプロセス、マシン、及び／又は機構を含む。設計フロー１４００によって処理される及び／又は生成される設計構造体は、データ処理システム上で実行又は他の形で処理されたときに、ハードウェア・コンポーネント、回路、デバイス、又はシステムと論理的、構造的、機械的、又は他の形で機能的に等価である表現を生成するデータ及び／又は命令を含むように、機械可読伝送又は記憶媒体上でコード化することができる。マシンは、これらに限定されるものではないが、回路、コンポーネント、デバイス、又はシステムの設計、製造、又はシミュレーションのようなＩＣ設計プロセスに用いられる任意のマシンを含む。例えば、マシンは、リソグラフィ・マシン、マスク生成のためのマシン及び／又は機器（例えば、電子ビーム・ライタ）、設計構造体のシミュレーションのためのコンピュータ又は機器、製造又は試験プロセスに用いられる任意の装置、或いは設計構造体の機能的に等価である表現を任意の媒体にプログラムするための任意のマシン（例えば、プログラマブル・ゲート・アレイをプログラムするためのマシン）を含むことができる。
【００４４】
設計フロー１４００は、設計される表現の種類に応じて変わることができる。例えば、特定用途向けＩＣ（ＡＳＩＣ）を作るための設計フロー１４００は、標準的なコンポーネントを設計するための設計フロー１４００とは異なることがあり、又は、設計を、例えばＡｌｔｅｒａ（登録商標）Ｉｎｃ．若しくはＸｉｌｉｎｘ（登録商標）Ｉｎｃ．によって提供されるプログラマブル・ゲート・アレイ（ＰＧＡ）又はフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのプログラマブル・アレイとして実体化するための設計フロー１４００とは異なることがある。
【００４５】
図１４は、設計プロセス１４１０によって処理されることが好ましい入力設計構造体１４２０を含む、複数のそうした設計構造体を図示する。設計構造体１４２０は、ハードウェア・デバイスと論理的に等価な機能的表現を作成するように設計プロセス１４１０によって生成及び処理される、論理的シミュレーション設計構造体とすることができる。設計構造体１４２０は、それに加えて又は代替的に、設計プロセス１４１０によって処理されたときにハードウェア・デバイスの物理的構造の機能的表現を生成する、データ及び／又はプログラム命令を含むことができる。設計構造体１４２０は、機能的及び／又は構造的設計特徴を表現するかどうかに関わらず、コア開発者／設計者によって実装されているような電子コンピュータ支援設計（ＥＣＡＤ）を用いて生成することができる。機械可読データ伝送、ゲート・アレイ、又は記憶媒体上にコード化されている場合、設計構造体１４２０は、設計プロセス１４１０内の１つ又は複数のハードウェア及び／又はソフトウェア・モジュールによってアクセス及び処理され、図１−図９に示されているもののような電子コンポーネント、回路、電子若しくは論理モジュール、装置、デバイス、又はシステムをシミュレートする又は他の形で機能的に表現することができる。従って、設計構造体１４２０は、設計又はシミュレーション・データ処理システムによって処理されたときに、回路又はハードウェア論理設計の他のレベルを機能的にシミュレートし又は他の形で表現する、人間及び／又は機械可読ソース・コード、コンパイルされた構造体、及びコンピュータ実行可能コードを含む、ファイル又は他のデータ構造体を含むことができる。このようなデータ構造体は、Ｖｅｒｉｌｏｇ及びＶＨＤＬといった低レベルＨＤＬ設計言語、及び／又はＣ若しくはＣ＋＋といった高レベル設計言語に対して適合する及び／又は互換性のある、ハードウェア記述言語（ＨＤＬ）設計エンティティ又は他のデータ構造体を含むことができる。
【００４６】
設計プロセス１４１０は、図１−図９に示されるコンポーネント、回路、デバイス、又は論理構造体の設計／シミュレーションの機能的等価物を合成、翻訳、又は他の形で処理して、設計構造体１４２０のような設計構造体を含むことができるネットリスト１４８０を生成するための、ハードウェア及び／又はソフトウェア・モジュールを利用し、それを組み込むことが好ましい。ネットリスト１４８０は、例えば、集積回路設計内の他の要素及び回路への接続を記述する、配線のリスト、個別のコンポーネント、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデルなどを表す、コンパイルされた又は他の形で処理されたデータ構造体を含むことができる。ネットリスト１４８０がデバイスの設計仕様及びパラメータに応じて１回又は複数回再合成される反復プロセスを用いて合成することができる。ここで説明される他の設計構造体タイプと同様に、ネットリスト１４８０は、機械可読データ記憶媒体上に記録することができ、又はプログラマブル・ゲート・アレイの中にプログラムすることができる。媒体は、磁気又は光ディスク・ドライブ、プログラマブル・ゲート・アレイ、コンパクト・フラッシュ、又は他のフラッシュ・メモリのような、不揮発性記憶媒体とすることができる。付加的に又は代替的に、媒体は、データ・パケットをインターネット又は他のネットワーク好適手段を介してその上に送信してそこに中間的に格納することができる、システム若しくはキャッシュ・メモリ、バッファ空間、又は電気伝導性若しくは光伝導性デバイス及び材料とすることができる。
【００４７】
設計プロセス１４１０は、ネットリスト１４８０を含む種々の入力データ構造体タイプを処理するためのハードウェア及びソフトウェア・モジュールを含むことができる。このようなデータ構造体タイプは、例えば、ライブラリ要素１４３０の中に存在することができ、所与の製造技術（例えば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）に対して共通して使用される、モデル、レイアウト、及び記号表現を含む、要素、回路、及びデバイスの組を含む。データ構造体のタイプは、設計仕様１４４０、特性データ１４５０、検証データ１４６０、設計規則１４７０、並びに、入力試験パターン、出力試験結果、及び他の試験情報を含むことができる試験データ・ファイル１４８５をさらに含むことができる。設計プロセス１４１０は、例えば、鋳造、成型、及びダイ・プレス形成といった操作についての、応力分析、熱分析、機械的事象シミュレーション、プロセス・シミュレーションなどのような標準的な機械設計プロセスをさらに含むことができる。機械設計の当業者であれば、本発明の範囲及び精神から逸脱することなく、設計プロセス１４１０において用いられる、可能な機械設計ツール及びアプリケーションの範囲を認識することができる。設計プロセス１４１０はまた、タイミング分析、検証、設計規則チェック、配置及びルート操作などのような標準的な回路設計プロセスを行なうためのモジュールをさらに含むことができる。設計プロセス１４１０は、設計構造体１４２０及び図示された付属的なデータ構造体のうちの幾つか又は全てをいずれかの付加的な機械設計又はデータ（該当する場合）と共に処理して、第２の設計構造体１４９０を生成するための、ＨＤＬコンパイラのような論理及び物理設計ツール及びシミュレーション・モデル構築ツールを利用し、かつ、組み込む。設計構造体１４９０は、記憶媒体又はプログラマブル・ゲート・アレイ上に、機械デバイス及び構造体のデータの交換に用いられるデータ形式（例えば、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ  ＸＴ、ＪＴ、ＤＲＧ、又はこのような機械設計構造体を格納又はレンダリングするためのその他のいずれかの適切な形式で格納された情報）で存在する。設計構造体１４２０と同様に、設計構造体１４９０は、好ましくは１つ又は複数のファイル、データ構造体又は他のコンピュータコード化データ若しくは命令を含み、これらは伝送媒体又はデータ記憶媒体上に存在し、かつ、ＥＣＡＤシステムによって処理されたときに、図１−図９に示される本発明の１つ又は複数の実施形態と論理的又は他の形で機能的に等価な形態を生成する。一実施形態において、設計構造体１４９０は、図１−図９に示されるデバイスを機能的にシミュレートする、コンパイルされた、実行可能なＨＤＬシミュレーション・モデルを含むことができる。
【００４８】
設計構造体１４９０はまた、集積回路のレイアウト・データの交換に用いられるデータ形式及び／又は記号データ形式（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル形式、又はそのような設計構造体を格納するためのその他のいずれかの適切な形式で格納された情報）を利用することができる。設計構造体１４９０は、例えば、記号データ、マップ・ファイル、テスト・データ・ファイル、設計内容ファイル、製造データ、レイアウト・パラメータ、配線、金属レベル、ビア、形状、製造ラインを通じた経路選定のためのデータ、及び製造者又はその他の設計者／開発者が、上述された、図１−図９で図示されたデバイス又は構造体を製造するために必要とするいずれかの他のデータなどの情報を含むことができる。次に、設計構造体１４９０は、ステージ１４９５に進み、ここで、例えば設計構造体１４９０がテープアウトされたり、製造に引き渡されたり、マスク会社に引き渡されたり、別の設計会社に送られたり、顧客に送り返されたりされる。
【００４９】
ここで用いられる用語は、特定の実施形態を説明することのみを目的とし、本発明を限定することを意図したものではない。ここで用いられる単数形の「１つの（ａ）」、「１つの（ａｎ）」及び「その（ｔｈｅ）」という用語は、文脈が明確に他の場合を指示していない限り、複数形も含む。「含む」及び／又は「含んでいる」という用語は、本明細書で用いられるとき、記述された特徴、整数、ステップ、操作、要素、及び／又はコンポーネントの存在を指定するが、１つ又は複数の他の特徴、整数、ステップ、操作、要素、コンポーネント、及び／又はその群の存在又は付加を除外するものではないことが、さらに理解されるであろう。
【００５０】
下記の特許請求の範囲におけるすべての機能付き手段（ミーンズ・プラス・ファンクション）又は機能付き工程（ステップ・プラス・ファンクション）の対応する構造、材料、動作、及び均等物は、該当する場合には、具体的に請求される他の請求要素と組み合わせて本機能を実施するためのいずれかの構造、材料、又は動作を含むことを意図している。本発明の記載は、例示及び説明目的で提示されたが、網羅的であることを意図するものでも、開示された形態の発明に限定されることを意図するものでものでもない。当業者であれば、本発明の範囲及び精神から逸脱することなく、多くの修正及び変形が明らかであろう。実施形態は、本発明の原理及び実際の適用を最も良く説明し、その他の当業者が企図される特定の使用に適した種々の修正を伴う種々の実施形態について本発明を理解できるように、選択され、説明された。
【００５１】
ここで示されるフロー図は、単なる例にすぎない。本発明の精神から逸脱することなく、ここに説明されるこれらの図又はステップ（或いは、動作）に対する多数の変形が存在し得る。例えば、ステップを異なる順序で実行することができ、或いはステップを付加し、削除し、又は変更することができる。これらの変形の全てが、本発明の許請求の範囲の一部と考えられる。
【００５２】
本発明の好ましい実施形態が説明されたが、当業者であれば、現在においても将来においても、上記の特許請求の範囲内に含まれる種々の改良及び向上を行ない得ることが理解されるであろう。これらの特許請求の範囲は、冒頭に説明された本発明に関する適切な保護を維持するように解釈すべきである。
【符号の説明】
【００５３】
１０：電極領域
１００：基板
１０５：グラフェン
１１０：レジスト・マスク
１１５：ソース及びドレイン電極
１２０：保護マスク
１２５：グラフェン・チャネル
１３０：ポリマー
１４０：酸化物
１４５：ＰＭＭＡ
１５０：上部ゲート電極
２００、２０２、２０４、２０６、２０８、２１０、２１２、２１４、２１６：プロセス
８００、９００：ナノデバイス
９０５：下部層
９１０：上部層
１４００：設計フロー
１４１０：設計プロセス
１４２０：入力設計構造体
１４３０：ライブラリ要素
１４４０：設計仕様
１４５０：特性データ
１４６０：検証データ
１４７０：設計規則
１４８０：ネットリスト
１４８５：試験データ・ファイル
１４９０：第２の設計構造体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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