(57)【特許請求の範囲】
【請求項１】
高電源電圧回路の高電位側電源線と低電位側電源線に接続されてレベルコンバータ回路として動作する第一のＣＭＯＳインバータと、
入力ノードに低電源電圧回路の論理振幅の第一の論理信号が供給され、出力ノードが前記第一のＣＭＯＳインバータの入力ノードに接続され、前記低電源電圧回路の高電位側電源線と低電位側電源線に接続されて動作する第二のＣＭＯＣインバータと、
入力ノードが前記第一のＣＭＯＳインバータの出力ノードに接続され、前記高電源電圧回路の高電位側電源線と低電位側電源線に接続されて動作し、出力ノードに前記高電源電圧回路の論理振幅の第二の論理信号を出力する第三のＣＭＯＣインバータと
を備え、前記低電源電圧回路の高電位側電源線の電位と低電位側電源線の電位とが、前記高電源電圧回路の高電位側電源線の電位と低電位側電源線の電位との間に挟まれ、かつ、前記第二のＣＭＯＳインバータの出力論理信号の電圧変化範囲内に前記第一のＣＭＯＳインバータの遷移領域が含まれるように前記高電源電圧回路の高電位側電源線の電位と低電位側電源線の電位とが設定され、前記第一のＣＭＯＳインバータを前記第二のＣＭＯＳインバータの出力論理信号で駆動し、前記第三のＣＭＯＳインバータを前記第一のＣＭＯＳインバータの出力論理信号で駆動するように構成したことを特徴とするレベルコンバータ回路を備えたＭＯＳトランジスタ回路。
【請求項２】
前記第一のＣＭＯＳインバータに用いるＮＭＯＳＴのしきい値電圧を、前記低電源電圧回路の低電位側電源線の電位から前記高電源電圧回路の低電位側電源線の電位を差し引いた値より大とし、前記第一のＣＭＯＳインバータに用いるＰＭＯＳＴのしきい値電圧の絶対値を、前記高電源電圧回路の高電位側電源線の電位から前記低電源電圧回路の高電位側電源線の電位を差し引いた値より大としたことを特徴とする請求項１記載のレベルコンバータ回路を備えたＭＯＳトランジスタ回路。
【請求項３】
前記第一のＣＭＯＳインバータに用いるＮＭＯＳＴのしきい値電圧を、前記低電源電圧回路の高電位側電源線の電位から前記高電源電圧回路の低電位側電源線の電位を差し引いた値より小とし、前記第一のＣＭＯＳインバータに用いるＰＭＯＳＴのしきい値電圧の絶対値を、前記高電源電圧回路の高電位側電源線の電位から前記低電源電圧回路の低電位側電源線の電位を差し引いた値より小としたことを特徴とする請求項１又は２記載のレベルコンバータ回路を備えたＭＯＳトランジスタ回路。
【請求項４】
前記第一のＣＭＯＳインバータの論理しきい値電圧が、前記低電源電圧回路の高電位側電源線の電位と低電位側電源線の電位との和の平均値に等しくなるように、前記高電源電圧回路の高電位側電源線の電位と低電位側電源線の電位とが設定されていることを特徴とする請求項１乃至３のうちいずれか一項記載のレベルコンバータ回路を備えたＭＯＳトランジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート電界効果トランジスタを用いたレベルコンバータ回路の改良技術に関する。特に、ＣＭＯＳ回路において低電源電圧回路からの低論理信号振幅が高電源電圧回路の論理しきい値電圧より小さい場合に低論理信号振幅の信号を高電源電圧回路の高論理信号振幅の信号に変換可能な静的動作のレベルコンバータ（Ｌｅｖｅｌ  Ｃｏｎｖｅｒｔｅｒ、  ＬＣ）回路に関する。なお、静的動作とは、ＭＯＳトランジスタを用いた論理回路が、時間的に変化しない入力論理信号が入力ノードに印加されたとき、その出力ノードにはやはり時間的に変化しない論理信号であって、その論理回路の論理作用を入力論理信号に施した結果の論理信号が出力される動作を言う。
【背景技術】
【０００２】
まず、本願明細書で使用する用語、記号の定義をする。図３はＣＭＯＳインバータの回路図とそれを表す記号を示している。
図３のＭＰはＰ形の絶縁ゲート電界効果トランジスタ（ＰＭＯＳＴ）であり、
ＭＮはＮ形の絶縁ゲート電界効果トランジスタ（ＮＭＯＳＴ）である。
ＩＮはその入力ノード、
ＯＵＴはその出力ノードを示す。
ＶＤＤは高電位側電源線の電位であり、
ＶＳＳは低電位側電源線の電位である。
ＶＤＤ−ＶＳＳを電源電圧と称する。
なお、ＶＳＳ＜ＶＤＤである。また電源線については、その電位を表す記号と同じ記号で示す。例えば、電源線ＶＤＤと述べるときは、電位がＶＤＤである電源線を表す。
さらに、ＶＤＤとＶＳＳとの差、すなわち電源電圧の値が大きい回路を高電源電圧回路、小さい場合を低電源電圧回路と称する。
【０００３】
図４は、図３に示すような、一般的なＣＭＯＳインバータの入出力特性曲線（非特許文献１参照）を模式的に示している。図４の横軸は入力電圧ＶＩＮ（ノードＩＮに印加される電圧）、縦軸は出力電圧ＶＯＵＴ（出力ノードＯＵＴで観測される電圧）である。
遷移領域（ＴＲ）とは出力電圧がＶＤＤからＶＳＳに、あるいはこの逆の場合に変化する途中の段階にある入力電圧範囲を言い、通常次のように定義される。すなわち、この入出力特性曲線には接線（直線で表示）の傾きが−１となる入力電圧値が通常２カ所あるが、この入力電圧値のうち、入力電圧値の低い方を遷移領域下限（ＴＲＬ）とし、入力電圧の高い方を遷移領域上限（ＴＲＨ）とし、これらの電圧で挟まれた入力電圧範囲を遷移領域（ＴＲ）とする。
【０００４】
また、出力電圧が（ＶＤＤ＋ＶＳＳ）／２に等しくなる入力電圧をそのインバータの論理しきい値電圧（ＶＴＬ）と称する。ＶＴＬはＴＲ内に位置する。ＶＴＬはＶＤＤとＶＳＳの平均値であることが望ましい。
さらに、ＶＤＤとＶＳＳの差を論理振幅（ＬＳ）と言う。一般に、ＣＭＯＳインバータが確実に動作するためにはこの遷移領域を渡りきるように入力電圧を変化させねばならない。なお、横軸の入力電圧ＶＩＮのＶＤＤは、出力電圧ＶＤＤと同じ電圧値を表す。
【０００５】
さて、絶縁ゲート電界効果トランジスタ（ＭＯＳＴ）を用いた論理集積回路では動作速度を損なうことなく消費電力の低減化を図ることが望まれる。
そのための方法の一つとして、動作速度が遅くてよい部分回路の電源電圧を、他の高速動作しなければならない部分の電源電圧より小さくすることがある。この場合、電源電圧の小さい低電源電圧回路からの低論理信号振幅の論理信号で、高論理信号振幅の信号で動作している電源電圧の大きい高電源電圧回路を論理的に誤ることなく駆動しなければならない。
【０００６】
しかし、図５はそれぞれ低電位側電源電圧をＧＮＤと共通にした従来回路において、低電源電圧で動作するＣＭＯＳインバータを高電源電圧で動作するＣＭＯＳインバータに直接接続した回路図であるが、例えばこの図５のように、共に共通の低電位側電源線ＧＮＤ（接地、電位は０Ｖ）に接続され、低電源電圧（ＶＤＤＬ）で動作しているＣＭＯＳインバータ（ＬＰＳ＿ＩＮＶＥＲＴＥＲ）の出力を高電源電圧（ＶＤＤＨ）で動作しているＣＭＯＳインバータ（ＨＰＳ＿ＩＮＶＥＲＴＥＲ）の入力に直接接続すると具合の悪いことが起る。ここで、０＜ＶＤＤＬ＜ＶＤＤＨである。なお、低電源電圧で動作している論理回路からの出力信号は、一般にはゲート回路とかインバータ以外の論理回路からの論理信号もあり得るが、通常バッファ回路としてインバータを用いることが多いのでＣＭＯＳインバータからの出力信号で説明する。
【０００７】
さて、図５のＨＰＳ＿ＩＮＶＥＲＴＥＲの入出力特性を模式図で示したものが図６である。図６は前記図４の特性に対応する。
原点は、ＧＮＤ（この記号が電位を示す場合は０Ｖを意味する）とする。入力電圧ＶＩＮを０Ｖから増加していくとき、入力電圧ＶＩＮがＨＰＳ＿ＩＮＶＥＲＴＥＲの論理しきい値電圧（ＶＴＬＨ）を越えると、出力電圧は論理信号のハイレベル（ＶＤＤＨ）からローレベル（ＧＮＤ＝０Ｖ）に遷移する。
逆に、入力電圧ＶＩＮをハイレベルから減少していくときは、入力電圧ＶＩＮがＨＰＳ＿ＩＮＶＥＲＴＥＲの論理しきい値電圧ＶＴＬＨより小さくなると、出力電圧は論理信号のローレベルからハイレベルへ遷移する。
【０００８】
ＬＳＨ（高電源電圧回路側の論理振幅）は、ＨＰＳ＿ＩＮＶＥＲＴＥＲの論理信号振幅であり、ＴＲＨはＨＰＳ＿ＩＮＶＥＲＴＥＲの遷移領域を示している。ＴＲＨの下限値はＴＲＨＬ、上限値はＴＲＨＨで示した。ＴＲＨの幅、すなわちＴＲＨＨとＴＲＨＬの差はインバータに用いるＮＭＯＳＴ（ＭＮ）のしきい値電圧ＶｔｈｎとＰＭＯＳＴ（ＭＰ）のしきい値電圧Ｖｔｈｐ（＜０）やそれぞれの電流駆動力（具体的には絶対値の等しいゲート電圧と絶対値の等しいドレイン電圧を印加した時のそれぞれのドレイン電流の絶対値の大きさで評価され、この値が大きいものほど電流駆動力が大きいとする）の大きさに依存する。また、ＴＲＨの幅は、Ｖｔｈｎと｜Ｖｔｈｐ｜が共に大きいとき、小さくなる傾向になる。
【０００９】
なお、図６にはＬＰＳ＿ＩＮＶＥＲＴＥＲの入出力特性曲線も図示している。その特性曲線は、入力電位がＶＤＤＬからＧＮＤに変化するとき、出力ノードＮ１、すなわちＨＰＳ＿ＩＮＶＥＲＴＥＲの入力ノードで見られる電位変化を模式的に示している。ＶＴＬＬはＬＰＳ＿ＩＮＶＥＲＴＥＲの論理しきい値電圧を示す。
なお、図６の横軸の入力電圧ＶＩＮのＶＴＬＬ、ＶＤＤＬおよびＶＤＤＨは、出力電圧ＶＴＬＬ、ＶＤＤＬおよびＶＤＤＨと同じ電圧値を表す。
一般にインバータの確実な動作のためには入力電圧をＴＲＨの下限値ＴＲＨＬより低くするか、上限値ＴＲＨＨより高くすることが必要である。
【００１０】
しかし、図６の場合、ＨＰＳ＿ＩＮＶＥＲＴＥＲの入力はノードＮ１の電位であり、そのハイレベルの値は低論理信号振幅のＬＰＳ＿ＩＮＶＥＲＴＥＲの出力のハイレベル、ＶＤＤＬであるので、もしＶＤＤＬ（この場合は低論理信号振幅、ＬＳＬに等しい）がＴＲＨＬより小さいと図６に示されたように当然ながらＴＲＨを越えることができず、ＨＰＳ＿ＩＮＶＥＲＴＥＲの出力はローレベルに反転しない。すなわち、ＶＤＤＬがＶＤＤＨより著しく小さい場合は、図５の回路では正しく動作しない場合がある。
【００１１】
そこで、この間の信号レベル変換を行う回路として、図７に示されるレベルコンバータ（ＬＣ）回路がＬＰＳ＿ＩＮＶＥＲＴＥＲとＨＰＳ＿ＩＮＶＥＲＴＥＲとの間に必要とされる。
図７は、ＬＰＳ＿ＩＮＶＥＲＴＥＲとＨＰＳ＿ＩＮＶＥＲＴＥＲの間にレベルコンバータ（ＬＣ）回路を介在させた回路構成図である。
すなわち、ＬＣ回路は入力ノードには低い論理信号振幅の信号が印加されるが出力ノードには高い論理信号振幅の論理信号が出力される回路である。もちろん必要な動作速度を満足すること、消費電力が少ないこと、用いる素子数が少ないことなどが要求される。
【００１２】
従来のＬＣ回路は、例えば、下記非特許文献２に示されていて、図８に示す回路構成を有する。
図８において、ＭＰ１およびＭＰ２はＰＭＯＳＴであり、ＭＮ１およびＭＮ２はＮＭＯＳＴである。ＱおよびＱＢは出力ノードであり、互いに相補であって、定常状態においてどちらか一方が確実に高電源電圧回路のハイレベル、すなわちＶＤＤＨとなるように、ＭＰ１およびＭＰ２とで正帰還回路が構成されている。また、これによって定常的な電流を極めて少なくなるようにしてある。また、灰色（△記号内が白地ではない意味）のインバータ記号は低電源電圧回路で用いられるインバータ（ＬＰＳ＿ＩＮＶＥＲＴＥＲ）であり、その出力のハイレベルはＶＤＤＬである。また、このＬＣ回路の入力、ノードＬＣ＿ＩＮのハイレベルはＶＤＤＬで、ローレベルはＧＮＤ（０Ｖ）である。すなわち、低電源電圧回路の論理レベルで駆動され、したがって、ＭＮ１とＭＮ２およびＬＰＳ＿ＩＮＶＥＲＴＥＲも同じ論理レベルで駆動される。
【００１３】
上記従来のＬＣはＶＤＤＬがＭＮ１のしきい値電圧以下のとき動作に支障があることが下記参考文献３などで指摘されている。
すなわち、定常状態において、ＬＣ＿ＩＮがローレベル（０Ｖ）で、ノードＱがローレベル、ノードＱＢがハイレベルであったとする時、ＬＣ＿ＩＮをハイレベル（ＶＤＤＬ）としてＱをローレベルからハイレベルに遷移させようとする場合に、ＭＮ１はサブしきい値で動作するのに対し、ＭＰ１はゲートの電位はＱの電位で０Ｖであって、スーパーしきい値で動作しているため、ＭＮ１の電流駆動力よりもＭＰ１の電流駆動力の方が桁違いに大きくノードＱＢの電位をＭＰ２が導通するようになるまで下げられない。そのためＱはハイレベルのままでＬＣの目的を達成できないことである。
【００１４】
上記の欠点を改良した図９に示すＬＣ回路が参考文献３で提案されている。
図８との違いは、
（１）ＰＭＯＳＴのＭＰ１とＮＭＯＳＴのＭＮ１との間にＰＭＯＳＴのＭＰ３によるＭＯＳダイオードが挿入されており、同様に、ＰＭＯＳＴのＭＰ２とＮＭＯＳＴのＭＮ２との間にＰＭＯＳＴのＭＰ４によるＭＯＳダイオードが挿入されていること、
（２）出力ノードＱはＭＰ２とＭＰ４との接続点に設けられ、その相補出力ノードＱＢはＭＰ１とＭＰ３との接続点に設けられていること、
（３）ＭＰ１のゲートはＭＰ４とＭＮ２との接続点であるノードＮ３に接続され、ＭＰ２のゲートはＭＰ３とＭＮ１との接続点であるノードＮ２に接続されていること、
（４）出力ノードＱＢはＮＭＯＳＴのＭＮ３を通してＧＮＤに接続され、そのゲートはＬＣ＿ＩＮに接続されており、同様に出力ノードＱはＮＭＯＳＴのＭＮ４を通してＧＮＤに接続され、そのゲートはＬＣ＿ＩＮの反転ＬＣ＿ＩＮＢ（ＬＰＳ＿ＩＮＶＥＲＴＥＲの出力）に接続されていることである。
【００１５】
ＭＯＳダイオードＭＰ３およびＭＰ４の働きはそれぞれＭＰ１およびＭＰ２の電流駆動力を弱めることであり、それによってサブしきい値で動作するＭＮ１またはＭＮ２によってもノードＮ２またはＮ３の電位を、ＭＰ２またはＭＰ１が導通する状態まで低下できることにこのＬＣ回路の特徴がある。ＭＮ３およびＭＮ４の働きは、定常状態においてＭＰ３またはＭＰ４からなるダイオードによる電圧降下分だけＧＮＤレベル（０Ｖ）よりＱＢまたはＱのローレベルが上昇し、次段に悪影響を及ぼすことを避けるためＭＮ３またはＭＮ４で放電し確実にＧＮＤレベルとすることである。
【００１６】
しかし、定常状態においてＱがローレベル、ＱＢがハイレベルのとき、ＬＣ＿ＩＮにハイレベル（ＶＤＤＬ）を入力して状態を反転しようとすると、確かにＭＰ２は導通状態となり、Ｑはハイレベル（ＶＤＤＨ）へと上昇を開始し、やがてＭＰ２は非導通状態になるものの、ＱＢの電位はサブしきい値で動作するＭＮ１とＭＮ３で放電されるからＱがハイレベルになる時間よりもＱＢがローレベルになる時間の方が長くなるのが欠点である。
上記各従来例のＬＣ回路は用いるトランジスタ数が多いことも欠点でもある。第８図では、６個（ＬＣ＿ＩＮＢを生成するためのＬＰＳ＿ＩＮＶＥＲＴＥＲも必要なため）、第９図（ＬＣ＿ＩＮＢを生成するためのＬＰＳ＿ＩＮＶＥＲＴＥＲも必要なため）では１０個である。そのため、回路の性能をきめ細かに設計するために、局所的に論理レベルを変化させたい小さな部分回路に用いるのは素子面積の増加が顕著になり不利である。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特許第３５４３１１７号公報
【特許文献２】米国特許第７０６１０５５号公報
【非特許文献】
【００１８】
【非特許文献１】「Modern VLSI Design(A Systems Approach)」、著者Wayne (Hendrix) Wolf、PTR Prentice Hall Englewood Cliffs,New Jersey 07632発行、P.101、fig3-15参照
【非特許文献２】K. Usami and M. Horowitz:”Clustered Voltage Scaling Technique for Low-Power Design”, Proc. of the 1995 International symposium on Low Power Design, pp.3-7.
【非特許文献３】H. Shao and C-Y. Tsui:”A Robust Voltage Adaptive and Low Energy Consumption Level Converter for Sub-threshold Logic”, ESSCIRC’07 pp.312-315.
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明の目的は、上記動作上の欠点を除去し、また、用いるトランジスタ数が少ない静的動作のレベルコンバータ回路を備えたＭＯＳトランジスタ回路を提供することにある。
【課題を解決するための手段】
【００２０】
本発明では上記目的を達成するため以下の発明特定事項からなる構成を採用する。
構成１：レベルコンバータ回路を備えたＭＯＳトランジスタ回路は、高電源電圧回路の高電位側電源線と低電位側電源線に接続されてレベルコンバータ回路として動作する第一のＣＭＯＳインバータと、入力ノードに低電源電圧回路の論理振幅の第一の論理信号が供給され、出力ノードが第一のＣＭＯＳインバータの入力ノードに接続され、低電源電圧回路の高電位側電源線と低電位側電源線に接続されて動作する第二のＣＭＯＣインバータと、入力ノードが第一のＣＭＯＳインバータの出力ノードに接続され、高電源電圧回路の高電位側電源線と低電位側電源線に接続されて動作し、出力ノードに高電源電圧回路の論理振幅の第二の論理信号を出力する第三のＣＭＯＣインバータとを備え、低電源電圧回路の高電位側電源線の電位と低電位側電源線の電位とが、高電源電圧回路の高電位側電源線の電位と低電位側電源線の電位との間に挟まれ、かつ、第二のＣＭＯＳインバータの出力論理信号の電圧変化範囲内に第一のＣＭＯＳインバータの遷移領域が含まれるように高電源電圧回路の高電位側電源線の電位と低電位側電源線の電位とが設定され、第一のＣＭＯＳインバータを第二のＣＭＯＳインバータの出力論理信号で駆動し、第三のＣＭＯＳインバータを第一のＣＭＯＳインバータの出力論理信号で駆動するように構成する。
【００２１】
構成２：構成１において、第一のＣＭＯＳインバータに用いるＮＭＯＳＴのしきい値電圧を、低電源電圧回路の低電位側電源線の電位から高電源電圧回路の低電位側電源線の電位を差し引いた値より大とし、第一のＣＭＯＳインバータに用いるＰＭＯＳＴのしきい値電圧の絶対値を、高電源電圧回路の高電位側電源線の電位から低電源電圧回路の高電位側電源線の電位を差し引いた値より大とした。
構成３：構成１または構成２において、第一のＣＭＯＳインバータに用いるＮＭＯＳＴのしきい値電圧を、低電源電圧回路の高電位側電源線の電位から高電源電圧回路の低電位側電源線の電位を差し引いた値より小とし、第一のＣＭＯＳインバータに用いるＰＭＯＳＴのしきい値電圧の絶対値を、高電源電圧回路の高電位側電源線の電位から低電源電圧回路の低電位側電源線の電位を差し引いた値より小とした。
構成４：構成１乃至構成３のいずれかにおいて、第一のＣＭＯＳインバータの論理しきい値電圧が、低電源電圧回路の高電位側電源線の電位と低電位側電源線の電位との和の平均値に等しくなるように、高電源電圧回路の高電位側電源線の電位と低電位側電源線の電位とを設定した。
【発明の効果】
【００２２】
上記課題を解決するための手段の各構成における、ＬＣ回路は、高電源電圧回路側の第一のＣＭＯＳインバータ一個であるからトランジスタ数は２個と少なく、従来例と比較して素子面積の低減や消費電力の低減ができる。また、局所部分回路に用いても、それによる素子面積増加割合と消費電力の増加割合を従来よりも小さくできる。
【図面の簡単な説明】
【００２３】
【図１】本発明のＬＰＳ＿ＩＮＶＥＲＴＥＲとＨＰＳ＿ＩＮＶＥＲＴＥＲの間にレベルコンバータ（ＬＣ）回路を介在させた回路構成図である。
【図２】図１の本発明の回路構成の動作原理の説明図である。
【図３】ＣＭＯＳインバータの回路図とその回路記号を示す。
【図４】ＣＭＯＳインバータの入出力特性曲線における用語の定義を示す。
【図５】それぞれ低電位側電源電圧をＧＮＤと共通にした従来回路において、低電源電圧で動作するＣＭＯＳインバータを高電源電圧で動作するＣＭＯＳインバータに直接接続した回路図である。
【図６】図５のＨＰＳ＿ＩＮＶＥＲＴＥＲの入出力特性の模式図である。
【図７】ＬＰＳ＿ＩＮＶＥＲＴＥＲとＨＰＳ＿ＩＮＶＥＲＴＥＲの間にレベルコンバータ（ＬＣ）回路を介在させた回路構成図である。
【図８】従来のＬＣ回路の回路構成である。
【図９】図８の例より改良された従来のＬＣ回路の回路構成である。
【発明を実施するための形態】
【００２４】
本発明のレベルコンバータ回路を備えたＭＯＳトランジスタ回路の実施の形態を図に基づいて詳細に説明する。
【実施例】
【００２５】
図１は、本発明のＬＰＳ＿ＩＮＶＥＲＴＥＲとＨＰＳ＿ＩＮＶＥＲＴＥＲの間にレベルコンバータ（ＬＣ）回路を介在させた回路構成図である。
図１において、
・高電位側電源線ＶＤＤＬおよび低電位側電源線ＶＳＳＬに接続して動作させる低電源電圧回路側のＣＭＯＳインバータＬＰＳ＿ＩＮＶＥＲＴＥＲ（灰色（△記号内が白地ではない意味）に塗られた記号で示す）の出力ノードＮ１に、
・高電位側電源線ＶＤＤＨおよび低電位側電源線ＶＳＳＨに接続して動作させる高電源電圧回路側のＣＭＯＳインバータＨＰＳ＿ＩＮＶＥＲＴＥＲ＿１（△記号内が白地の意味）の入力ノードを接続し、これをＬＣ回路として用い、
・さらに必要なら、その出力ノード、ＯＵＴに高電源電圧回路側の他のＣＭＯＳインバータＨＰＳ＿ＩＮＶＥＲＴＥＲ＿２の入力ノードを接続し、その出力ノードＯＵＴＢからノードＯＵＴの反転出力を取り出せるようにする。
【００２６】
ＬＰＳ＿ＩＮＶＥＲＴＥＲの入力ノードＩＮには低電源電圧回路側からの論理信号が入力される。ここで、ＬＣ回路のＨＰＳ＿ＩＮＶＥＲＴＥＲ＿１の動作は、遷移領域下限値をＴＲＨＬ、上限値をＴＲＨＨとするとき以下の条件１を満たすように設定する。
条件１：
【数１】
0005414060.tif 000002
【００２７】
すなわち、低電源電圧回路側および高電源電圧回路側における論理振幅を保ちながら低電源電圧回路側の論理信号、具体的にはＬＰＳ＿ＩＮＶＥＲＴＥＲの出力論理信号の変化範囲内に高電源電圧回路側のＣＭＯＳインバータの遷移領域が含まれるように、各ＭＯＳトランジスタの素子パラメータとともに、ＶＳＳＬ、ＶＤＤＬ、ＶＳＳＨ、ＶＤＤＨを設定してＬＰＳ＿ＩＮＶＥＲＴＥＲとＨＰＳ＿ＩＮＶＥＲＴＥＲ＿１の動作を規定する。実際にはどちらか一方の電源電圧は規定されている場合が多いが、その場合には他方を、条件１を満たすように設定する。
【００２８】
ただし、ＴＲＨ＝ＴＲＨＨ−ＴＲＨＬ＞ＬＳＬであると上記条件１を満足する解はないが、ＨＰＳ＿ＩＮＶＥＲＴＥＲ＿１のＮＭＯＳＴのしきい値電圧ＶｔｈｎとＰＭＯＳＴの負のしきい値電圧Ｖｔｈｐの絶対値｜Ｖｔｈｐ｜をそれぞれ大きくすることによって、ＴＲＨ＜ＬＳＬとすることができる。なお、ＬＰＳ＿ＩＮＶＥＲＴＥＲにおいても遷移領域があるが、これは定常状態での漏洩電流が過剰に大きくならないようにするなど、動作に支障が起らないようにＬＳＬより十分に小さく設計されているものとする。必要であればＴＲＨをＬＰＳ＿ＩＮＶＥＲＴＥＲの遷移領域幅より小さくすることも可能である。
【００２９】
特別な場合としてＬＰＳ＿ＩＮＶＥＲＴＥＲの論理しきい値をＶＴＬＬ、ＨＰＳ＿ＩＮＶＥＲＴＥＲ＿１の論理しきい値をＶＴＬＨとするとき、上記条件１を満たし、かつＶＴＬＨ＝ＶＴＬＬとなるように各ＭＯＳトランジスタの素子パラメータや電源電圧を設定できる。しかし、実際にはＶＴＬＬとＶＴＬＨは素子の製造工程におけるバラツキなどで必ずしも正確に一致しない場合があるが、その差が後述する動作原理を逸脱しない範囲内であれば一致していると見なして差し支えない。
雑音余裕をハイレベル側およびローレベル側に均等に配分するために、ＶＴＬＨ＝（ＶＤＤＨ＋ＶＳＳＨ）／２、ＶＴＬＬ＝（ＶＤＤＬ＋ＶＳＳＬ）／２に設定するのが望ましい。さらに、ＨＰＳ＿ＩＮＶＥＲＴＥＲ＿２の論理しきい値電圧もＬＣ回路に用いたＨＰＳ＿ＩＮＶＥＲＴＥＲ＿１の論理しきい値電圧と一致させるのが望ましい。なお、高電源電圧側の回路の電源電圧はさらにレベル変換しない限りこのＨＰＳ＿ＩＮＶＥＲＴＥＲ＿１やＨＰＳ＿ＩＮＶＥＲＴＥＲ＿２に用いたものと同じにする。
【００３０】
図２で本発明の動作原理を説明する。図２はＨＰＳ＿ＩＮＶＥＲＴＥＲ＿１の入出力特性曲線（実線）とＬＰＳ＿ＩＮＶＥＲＴＥＲの入出力特性曲線（点線）を模式的に示している。横軸はＨＰＳ＿ＩＮＶＥＲＴＥＲ＿１の入力電圧（ＶＩＮ）、縦軸は出力電圧（ＶＯＵＴ）である。なお、図２の横軸の入力電圧ＶＩＮのＶＳＳＬ、ＶＤＤＬおよびＶＤＤＨは、出力電圧ＶＳＳＬ、ＶＤＤＬおよびＶＤＤＨと同じ電圧値を表す。
【００３１】
ＬＰＳ＿ＩＮＶＥＲＴＥＲについてはその出力電圧がＨＰＳ＿ＩＮＶＥＲＴＥＲ＿１の入力電圧になるように入力電圧軸と出力電圧軸とを逆転して描いている。特別な場合としてＶＴＬＨ＝ＶＴＬＬとした場合を示した。ＨＰＳ＿ＩＮＶＥＲＴＥＲ＿１の入力電圧ＶＩＮをＬＰＳ＿ＩＮＶＥＲＴＥＲの出力論理信号電圧の変化範囲で変化させる。すなわち、ＶＳＳＬ≦ＶＩＮ≦ＶＤＤＬとする。また、ＬＰＳ＿ＩＮＶＥＲＴＥＲの出力論理信号電圧の変化範囲はＨＰＳ＿ＩＮＶＥＲＴＥＲ＿１の遷移領域ＴＲＨを含むようにしてある。したがって、ＶＩＮ＝ＶＳＳＬのときＨＰＳ＿ＩＮＶＥＲＴＥＲ＿１の出力電圧ＶＯＵＴはハイレベルＶＤＤＨに厳密には等しくはないが、論理信号としてみたときにハイレベルとみなしてよいＶＤＤＨに近い値となり、ＶＩＮ＝ＶＤＤＬのときＶＯＵＴはローレベルＶＳＳＨに厳密には等しくはないが、論理信号としてみたときローレベルとみなしてよいＶＳＳＨに近い値となる。よって、低論理信号振幅ＬＳＬの入力で高論理信号振幅ＬＳＨと見なしてよい出力を得ることができる。上記記載は下記の場合を想定されるからである。
【００３２】
図２において、Ｖｔｈｎ＜ＶＳＳＬであったり、｜Ｖｔｈｐ｜＜ＶＤＤＨ−ＶＤＤＬであったりすると、例えばＶＩＮ＝ＶＳＳＬのときＰＭＯＳＴは十分にオン状態になるがＮＭＯＳＴはまだオフ状態にならず定常状態での漏洩電流が大きくなるし、また、ＶＩＮ＝ＶＤＤＬのときＮＭＯＳＴは十分にオン状態になるがＰＭＯＳＴはまだオフ状態にならず、やはり定常状態での漏洩電流が大きくなる懸念がある。この場合でも、十分にハイレベルと見なせる電位としたり、十分にローレベルと見なせる電位としたりすることはできるが、確実にこれを解決するためには、Ｖｔｈｎと｜Ｖｔｈｐ｜を以下の条件２を満たすようにすると良い。
【００３３】
条件２：
【数２】
0005414060.tif 000003
このようにすると、ＬＰＳ＿ＩＮＶＥＲＴＥＲからの論理信号で確実にＨＰＳ＿ＩＮＶＥＲＴＥＲ＿１ＮのＭＯＳＴとＰＭＯＳＴのどちらか一方がオン状態のとき、他方はオフ状態にすることができ、漏洩電流の低減が図れる。ＨＰＳ＿ＩＮＶＥＲＴＥＲ＿１の動作速度は遅くなるが、負荷を一個のインバータ程度と小さくすれば良く、またそのようにできるので欠点とはならない。
【００３４】
さらに、
条件３：
【数３】
0005414060.tif 000004
なる条件を付け加えれば、ＮＭＯＳＴもＰＭＯＳＴもオン状態ではスーパーしきい値で動作するので動作速度の低下を抑制することができる。
【００３５】
動作速度を重視し、あえて
条件４：
【数４】
0005414060.tif 000005
とすることもあり得る。なお、ＨＰＳ＿ＩＮＶＥＲＴＥＲ＿１の次段のＨＰＳ＿ＩＮＶＥＲＴＥＲ＿２についてはその入力信号レベルは既に変換されているので上記の限りではなく、高電源電圧で動作する通常のＣＭＯＳインバータの設定でよい
【００３６】
ＶＴＬＨとＶＴＬＬが一致しなくても、
条件５：
【数５】
0005414060.tif 000006
を満たしていればレベル変換は可能である。
実際にはどちらかの電源電圧が定まっている場合が多いであろう。例えば低電源電圧回路側のＶＳＳＬとＶＤＤＬが決められたとする。この場合、ＨＰＳ＿ＩＮＶＥＲＴＥＲ＿１のＶＴＨＬはＶＤＤＨとＶＳＳＨを設定したとき決められるようになっているはずであるから、簡便には条件１と、
【００３７】
条件６：
【数６】
0005414060.tif 000007
とが成り立つようにＶＤＤＨとＶＳＳＨを調整すれば良い。高電源電圧回路側のＶＳＳＨとＶＤＤＨが決められている場合は、ＶＴＬＨは既知であるので、上記数６と
【００３８】
条件７：
【数７】
0005414060.tif 000008
からＶＳＳＬおよびＶＤＤＬを設定できる。
上で説明したＬＣ回路はバルク形ＭＯＳＴだけでなく、例えば、特許文献１、２に開示されているような基板上の絶縁層上の結晶シリコンに構成され、電流が基板に平行に流れる、いわゆる、フィン型の二重絶縁ゲートゲート電界効果トランジスタ（二つのゲート電極がチャネルを挟んで一体となって形成されているものと、それぞれ電気的に分離されているものとがある）においても適用できる。
【符号の説明】
【００３９】
ＭＰ、ＭＰ１、ＭＰ２、ＭＰ３  ：  Ｐ形ＭＯＳトランジスタ
ＭＮ、ＭＮ１、ＭＮ２、  ＭＮ３、ＭＮ４  ：  Ｎ形ＭＯＳトランジスタ
ＶＤＤ、ＶＤＤＬ、ＶＤＤＨ    ：  高電位側の電源電圧
ＶＳＳ、ＶＳＳＬ、ＶＳＳＨ    ：  低電位側の電源電圧
ＧＮＤ                        ：  接地
ＶＴＬ、ＶＴＬＬ、ＶＴＬＨ    ：  ＣＭＯＳインバータの論理しきい値電圧
ＬＳ、ＬＳＬ、ＬＳＨ          ：  ＣＭＯＳインバータの論理信号振幅
ＴＲ、ＴＲＨ                  ：    ＣＭＯＳインバータの遷移領域
ＴＲＨＬ、ＴＲＨＨ            ：  遷移領域の境界値
ＩＮ、ＯＵＴ、ＯＵＴＢ、Ｎ１、Ｎ２、Ｎ３、Ｑ、ＱＢ、ＬＣ＿ＩＮ、ＬＣ＿ＩＮＢ  ：  ノード  
ＶＩＮ    ：  ＣＭＯＳインバータの入力電圧
ＶＯＵＴ  ：  ＣＭＯＳインバータの出力電圧
ＬＰＳ＿ＩＮＶＥＲＴＥＲ    ：  低電源電圧側回路のＣＭＯＳインバータ
ＨＰＳ＿ＩＮＶＥＲＴＥＲ    ：  高電源電圧側回路のＣＭＯＳインバータ
ＬＣ                        ：  レベル変換回路
【図２】
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【図３】
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【図４】
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【図６】
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【図１】
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【図５】
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【図７】
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【図８】
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【図９】
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