(57)【特許請求の範囲】
【請求項１】
（ａ）第１絶縁膜をパターニングして、第１絶縁膜に溝を形成する工程と、
（ｂ）前記第１絶縁膜に電極材料を埋め込む工程と、
（ｃ）前記電極材料の一部を除去することで、第１電極を形成する工程と、
（ｄ）前記第１電極および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、
（ｅ）前記第２絶縁膜上に前記第１電極と重なるように犠牲層を形成する工程と、
（ｆ）前記犠牲層および前記第２絶縁膜を覆う第３絶縁膜を形成する工程と、
（ｇ）前記第３絶縁膜上に前記犠牲層と重なる第２電極を形成する工程と、
（ｈ）前記第２電極に接続する配線を形成する工程と、
（ｉ）前記第２電極と前記配線および前記第３絶縁膜を覆う第４絶縁膜を形成する工程と、
（ｊ）前記第３絶縁膜および前記第４絶縁膜を貫通して前記犠牲層に達する開口部を形成する工程と、
（ｋ）前記開口部を利用して前記犠牲層を除去することにより空洞部を形成する工程と、
（ｌ）第５絶縁膜により前記開口部を埋め込み、前記空洞部を封止する工程とを備えることを特徴とする超音波トランスデューサの製造方法。
【請求項２】
前記第１電極の厚さが５００ｎｍ以上であること特徴とする請求項１記載の超音波トランスデューサの製造方法。
【請求項３】
（ａ）導電膜をパターニングして第１電極を形成する工程と、
（ｂ）前記第１電極を覆う第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜をパターニングして、前記第２絶縁膜に溝を形成する工程と、
（ｅ）前記第２絶縁膜に犠牲層材料を埋め込む工程と、
（ｆ）前記犠牲層材料の一部を除去することで犠牲層を形成する工程と、
（ｇ）前記第２絶縁膜および前記犠牲層を覆う第３絶縁膜を形成する工程と、
（ｈ）前記第３絶縁膜上に前記犠牲層と重なる第２電極を形成する工程と、
（ｉ）前記第２電極に接続する配線を形成する工程と、
（ｊ）前記第２電極と前記配線および前記第３絶縁膜を覆う第４絶縁膜を形成する工程と、
（ｋ）前記第３絶縁膜および前記第４絶縁膜を貫通して前記犠牲層に達する開口部を形成する工程と、
（ｌ）前記開口部を利用して前記犠牲層を除去することにより空洞部を形成する工程と、
（ｍ）第５絶縁膜により前記開口部を埋め込み、前記空洞部を封止する工程とを備えることを特徴とする超音波トランスデューサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超音波トランスデューサおよびその製造方法に関するものである。特に、ＭＥＭＳ（Micro Electro Mechanical System）技術により製造した超音波トランスデューサと、その最適な製造方法に関する。
【背景技術】
【０００２】
超音波トランスデューサは超音波を送信、受信することにより、人体内の腫瘍などの診断装置に用いられている。
【０００３】
これまでは、圧電体の振動を利用した超音波トランスデューサが用いられてきたが、近年のＭＥＭＳ技術の進歩により、電極の間に空洞部を挟みこんだ構造による振動部をシリコン基板上に作製した容量検出型超音波トランスデューサ（ＣＭＵＴ：Capacitive Micromachined Ultrasonic Transducer）が実用化を目指して盛んに開発されている。
【０００４】
例えば、米国特許第６３２０２３９Ｂ１号明細書（特許文献１）には、シリコン基板を下部電極に用いたＣＭＵＴ開示されている。
【０００５】
また、米国特許第６２７１６２０Ｂ１号明細書（特許文献２）および２００３  ＩＥＥＥ  ＵＬＴＲＡＳＯＮＩＣＳ  ＳＹＭＰＯＳＩＵＭ、ｐ５７７−ｐ５８０（非特許文献１）には、パターニングされた下部電極上に形成した構造のＣＭＵＴが開示されている。
【０００６】
また、米国特許第６５７１４４５Ｂ２号明細書（特許文献３）および米国特許第６５６２６５０Ｂ２号明細書（特許文献４）には、シリコン基板上に形成した信号処理回路の上層にＣＭＵＴを形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第６３２０２３９Ｂ１号明細書
【特許文献２】米国特許第６２７１６２０Ｂ１号明細書
【特許文献３】米国特許第６５７１４４５Ｂ２号明細書
【特許文献４】米国特許第６５６２６５０Ｂ２号明細書
【非特許文献】
【０００８】
【非特許文献１】２００３  ＩＥＥＥ  ＵＬＴＲＡＳＯＮＩＣＳ  ＳＹＭＰＯＳＩＵＭ、ｐ５７７−ｐ５８０
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、ＣＭＵＴは、従来の圧電体を用いたトランスデューサと比較して、使用できる超音波の周波数帯域が広い、あるいは高感度であるなどの利点がある。またＬＳＩ加工技術を用いて作製するので微細加工が可能である。特に、素子をアレイ状に配置して、素子の上部電極と下部電極を直交配置し、そのクロスポイントの素子を独立に制御する場合や、素子を完全に独立して制御する場合には、ＣＭＵＴは必須となると考えられる。何故ならば、各素子への配線が必要になり、アレイ内の配線数は膨大な数になることが考えられるが、ＬＳＩ加工技術を用いて作製できるので、微細な配線が可能であり、さらには超音波送受信部からの信号処理回路の１チップへの混載も、ＣＭＵＴでは可能だからである。
【００１０】
図１、図２を用いてＣＭＵＴアレイの基本的な構造および動作を説明する。
【００１１】
図１はＣＭＵＴアレイの上面図である。２０３は下部電極、２０５は空洞部、２０７は上部電極、２０８は上部電極を結ぶ配線、２１０は空洞部２０５を形成するためのウェットエッチング孔である。すなわち、ウェットエッチング孔２１０は、空洞部２０５に接続されている。１０１は、上部電極２０７へ電源供給するために下部電極と同層に設けたパッドへのパッド開口部であり、１０２はパッドと配線２０８を接続するプラグである。すなわち、プラグ１０２を介して上部電極２０７を結ぶ配線２０８とパッドが接続されている。１０３は下部電極２０３に電源供給するためのパッド開口部である。上部電極２０７および配線２０８と、下部電極２０３の間に、下部電極２０３および空洞部２０５を覆うように絶縁膜が形成されているが、空洞部２０５、下部電極２０３を示すために図示していない。
【００１２】
図２（ａ）は、図１のＡ−Ａ’方向の断面を示しており、図２（ｂ）は図１のＢ−Ｂ’方向の断面を示している。図２（ａ）および図２（ｂ）に示すように、半導体基板２０１に形成された絶縁膜２０２上に下部電極２０３が形成されている。下部電極２０３の上層には絶縁膜２０４を介して空洞部２０５が形成されている。空洞部２０５を覆うように絶縁膜２０６が形成され、絶縁膜２０６の上層に上部電極２０７と上部電極を結ぶ配線２０８が形成されている。上部電極２０７および配線２０８の上層には絶縁膜２０９と絶縁膜２１１が形成されている。また、絶縁膜２０６および絶縁膜２０９にはこれらの膜を貫通するウェットエッチング孔２１０が形成されている。このウェットエッチング孔２１０は、空洞部２０５を形成するために形成されたものであり、空洞部２０５の形成後、絶縁膜２１１によって埋め込まれている。
【００１３】
図１および図２から明らかであるが、上部電極と下部電極が直交するために、上部電極を結ぶ配線は下部電極による段差部を乗り越える構造となる。
【００１４】
以下に、超音波を発信する動作について説明する。上部電極２０７へ接続するパッド開口部１０１と、下部電極２０３へのパッド開口部１０３へ直流電圧と交流電圧を重畳すると、上部電極２０７と下部電極２０３の間に静電気力が働き、上部電極と下部電極が交わるクロスポイントのＣＭＵＴセルのメンブレンを構成する空洞部２０５上の上部電極２０７および絶縁膜２０６、２０９、２１１が印加した交流電圧の周波数で振動し、超音波を発信する。
【００１５】
逆に、超音波を受信する場合は、デバイスの表面に到達した超音波の圧力により、空洞部２０５上の絶縁膜２０６、２０９、２１１および上部電極２０７が振動する。この振動により、上部電極２０７と下部電極２０３との間の距離が変化するため、電極間の電気容量の変化として超音波を検出できる。すなわち、電極間の距離が変化することにより、電極間の電気容量が変わり、電流が流れる。この電流を検知することにより超音波を検出することができる。
【００１６】
上記動作原理からも明らかであるが、電極間の電圧印加に起因する静電力によるメンブレンの振動と、振動による電極間の電気容量変化を利用して超音波の発信および受信を行うので、電極間の電圧差の安定性、電極間距離やメンブレンの厚さの安定性が、デバイスの安定した動作や信頼性確保には重要な点となる。
【００１７】
特許文献１では、下部電極としてイオン注入を行ったシリコン基板を用いたＣＭＵＴアレイが開示されている。しかし、この構造ではシリコン基板の抵抗が大きいために、ＣＭＵＴアレイ内部での下部電極の電圧降下を抑制するためには、外部からの駆動電源供給をＣＭＵＴの直近に行う必要があり、アレイ状にＣＭＵＴを多数配置した場合、電源供給箇所も多数必要となる。
【００１８】
特許文献２、３、４および非特許文献１には、ＣＭＵＴアレイの下部電極に金属膜を使用する構造が示されている。特許文献２、３および４では、アルミニウム（Ａｌ）やタングステン（Ｗ）、銅（Ｃｕ）といった材料を用いた厚さ２５０ｎｍから５００ｎｍの下部電極の例が開示され、非特許文献１ではクロムを材料にした厚さ１５０ｎｍの下部電極の例が示されている。しかし、上記に示した金属膜を用いた下部電極であっても、ＣＭＵＴアレイ内部での電圧降下を抑制するためには、５００ｎｍ以上の厚さの下部電極が必須である。
【００１９】
したがって、下部電極を各素子に分割することによる５００ｎｍ以上の下部電極の段差が必然的に生じることになる。この段差を上部電極を結ぶ配線が乗り越える構造になるが、配線となる金属膜を形成する際に、段差部での金属膜のカバレッジが平坦部より低下し、段差部での金属膜の膜厚が薄くなってしまう。その結果、上部電極の抵抗上昇の原因となる。また、上部電極パターンを加工する際には、段差部の余分な金属膜を除去するために過剰なエッチングを行う必要があり、金属膜の下地膜が削れてしまうなどのダメージは入ってしまう。このことは、ＣＭＵＴセルのメンブレンを構成する膜が薄くなることを意味し、ＣＭＵＴセルの周波数特性変動の原因となる。さらに、下部電極と上部電極を絶縁する絶縁膜のカバレッジも、段差部では平坦部よりも低下するので、段差部での絶縁膜の厚さが薄くなることで絶縁耐性も低下し、デバイスの信頼性が低下する。
【００２０】
また、空洞部による段差も上部電極を結ぶ配線が乗り越える構造になるので、下部電極による段差部と同様に、デバイス安定性や信頼性の低下に繋がる。特に、メンブレンを大きく振動させて、強い送信音を出す場合は、メンブレンが可動できる範囲を大きく確保する必要があり、したがって、空洞部の厚さを大きくする必要があるので、空洞部による段差の影響も無視できなくなる。
【００２１】
そこで、本発明の目的は、下部電極を各素子に分割することによる段差や、空洞部による段差が生じても、上部電極の抵抗上昇、メンブレンへのダメージおよび上部電極と下部電極間の絶縁耐性低下を抑制する構造と製造方法を提供することにある。
【００２２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２４】
本発明による超音波トランスデューサは、（ａ）第１電極と、（ｂ）前記第１電極を覆う第１絶縁膜と、（ｃ）前記第１絶縁膜上に前記第１電極と重なるように配置された空洞部と、（ｄ）前記空洞部を覆う第２絶縁膜と、（ｅ）前記第２絶縁膜上に前記空洞部と重なるように配置された第２電極と、（ｆ）前記第２電極に接続する配線を備え、前記第１電極の外周部と上面から見て重なる前記配線の幅が、前記第１電極の外周部と上面から見て重ならない前記配線の幅よりも太いことを特徴とするものである。
【００２５】
また、本発明による超音波トランスデューサは、（ａ）第１電極と、（ｂ）前記第１電極を覆う第１絶縁膜と、（ｃ）前記第１絶縁膜上に前記第１電極と重なるように配置された空洞部と、（ｄ）前記空洞部を覆う第２絶縁膜と、（ｅ）前記第２絶縁膜上に前記空洞部と重なるように配置された第２電極と、（ｆ）前記第２電極に接続する配線を備え、前記第１電極の外周部がテーパ角を持つことにより前記第１電極の段差が緩和されていること特徴とするものである。そして、前記第１電極による段差が５００ｎｍ以上であること特徴とする。さらに、上面から見て、前記第１電極の外周部と重なる前記配線の幅が、上面から見て、前記第１電極の外周部と重ならない前記配線の幅よりも太いことを特徴とするものである。
【００２６】
また、本発明による超音波トランスデューサは、（ａ）第１電極と、（ｂ）前記第１電極を覆う第１絶縁膜と、（ｃ）前記第１絶縁膜上に前記第１電極と重なるように配置された空洞部と、（ｄ）前記空洞部を覆う第２絶縁膜と、（ｅ）前記第２絶縁膜上に前記空洞部と重なるように配置された第２電極と、（ｆ）前記第２電極に接続する配線を備え、前記第１電極の外周部に絶縁膜によるサイドウォールを形成することにより前記第１電極の段差が緩和されていること特徴とするものである。そして、前記第１電極による段差が５００ｎｍ以上であること特徴とする。さらに、上面から見て、前記サイドウォールと重なる前記配線の幅が、上面から見て、前記サイドウォールと重ならない前記配線の幅よりも太いことを特徴とするものである。
【００２７】
また、本発明による超音波トランスデューサは、（ａ）第１電極と、（ｂ）前記第１電極を覆う第１絶縁膜と、（ｃ）前記第１絶縁膜上に前記第１電極と重なるように配置された空洞部と、（ｄ）前記空洞部を覆う第２絶縁膜と、（ｅ）前記第２絶縁膜上に前記空洞部と重なるように配置された第２電極と、（ｆ）前記第２電極に接続する配線を備え、前記第１電極による段差と前記空洞部による段差の一方あるいは両方が緩和されていることを特徴とするものである。
【００２８】
また、本発明による超音波トランスデューサは、（ａ）第１電極と、（ｂ）前記第１電極の間を埋める第１絶縁膜と、（ｃ）前記第１電極および前記第１絶縁膜を覆う第２絶縁膜と、（ｄ）前記第２絶縁膜上に前記第１電極と重なるように配置された空洞部と、（ｅ）前記空洞部を覆う第３絶縁膜と、（ｆ）前記第３絶縁膜上に前記空洞部と重なるように配置された第２電極と、（ｇ）前記第２電極に接続する配線とを備え、前記第１電極と前記第１絶縁膜の表面が同じ高さに平坦化されていることを特徴とするものである。そして、前記第１電極の厚さが５００ｎｍ以上であること特徴とする。
【００２９】
また、本発明による超音波トランスデューサは、（ａ）第１電極と、（ｂ）前記第１電極を覆う第１絶縁膜と、（ｃ）前記第１絶縁膜上に前記第１電極と重なるように配置された空洞部と、（ｄ）前記空洞部の間を埋める第２絶縁膜と、（ｅ）前記空洞部および前記第２絶縁膜を覆う第３絶縁膜と、（ｆ）前記第３絶縁膜上に前記空洞部と重なるように配置された第２電極と、（ｇ）前記第２電極に接続する配線とを備え、前記空洞部と前記第２絶縁膜の表面が同じ高さに平坦化されていることを特徴とするものである。
【００３０】
本発明による超音波トランスデューサの製造方法は、（ａ）導電膜をパターニングして第１電極を形成する工程と、（ｂ）前記第１電極を覆う第１絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜を平坦化し、前記第１電極の表面を露出する工程と、（ｄ）前記第１電極および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、（ｅ）前記第２絶縁膜上に前記第１電極と重なるように犠牲層を形成する工程と、（ｆ）前記犠牲層および前記第２絶縁膜を覆う第３絶縁膜を形成する工程と、（ｇ）前記第３絶縁膜上に前記犠牲層と重なる第２電極を形成する工程と、（ｈ）前記第２電極に接続する配線を形成する工程と、（ｉ）前記第２電極と前記配線および前記第３絶縁膜を覆う第４絶縁膜を形成する工程と、（ｊ）前記第３絶縁膜および前記第４絶縁膜を貫通して前記犠牲層に達する開口部を形成する工程と、（ｋ）前記開口部を利用して前記犠牲層を除去することにより空洞部を形成する工程と、（ｌ）第５絶縁膜により前記開口部を埋め込み、前記空洞部を封止する工程とを備えることを特徴とするものである。そして、前記第１電極の厚さが５００ｎｍ以上であること特徴とする。
【００３１】
また、本発明による超音波トランスデューサの製造方法は、（ａ）導電膜をパターニングして第１電極を形成する工程と、（ｂ）前記第１電極を覆う第１絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜上に前記第１電極と重なるように犠牲層を形成する工程と、（ｄ）前記犠牲層および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、（ｅ）前記第２絶縁膜を平坦化し、前記犠牲層の表面を露出する工程と、（ｆ）前記第２絶縁膜および前記犠牲層を覆う第３絶縁膜を形成する工程と、（ｇ）前記第３絶縁膜上に前記犠牲層と重なる第２電極を形成する工程と、（ｈ）前記第２電極に接続する配線を形成する工程と、（ｉ）前記第２電極と前記配線および前記第３絶縁膜を覆う第４絶縁膜を形成する工程と、（ｊ）前記第３絶縁膜および前記第４絶縁膜を貫通して前記犠牲層に達する開口部を形成する工程と、（ｋ）前記開口部を利用して前記犠牲層を除去することにより空洞部を形成する工程と、（ｌ）第５絶縁膜により前記開口部を埋め込み、前記空洞部を封止する工程とを備えることを特徴とするものである。
【００３２】
さらに、本発明による超音波トランスデューサの製造方法は、（ａ）導電膜をパターニングして第１電極を形成する工程と、（ｂ）前記第１電極を覆う第１絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜上に前記第１電極と重なるように犠牲層を形成する工程と、（ｄ）前記犠牲層を覆う第２絶縁膜を形成する工程と、（ｅ）前記第２絶縁膜上に前記犠牲層と重なる第２電極を形成する工程と、（ｆ）前記第２電極に接続する配線を形成する工程と、（ｇ）前記第２電極と前記配線および前記第２絶縁膜を覆う第３絶縁膜を形成する工程と、（ｈ）前記第２絶縁膜および前記第３絶縁膜を貫通して前記犠牲層に達する開口部を形成する工程と、（ｉ）前記開口部を利用して前記犠牲層を除去することにより空洞部を形成する工程と、（ｊ）第４絶縁膜により前記開口部を埋め込み、空洞部を封止する工程とを備え、前記配線を形成する工程において、上面から見て、前記第１電極の外周部と重なる前記配線の幅を、上面から見て、前記第１電極の外周部と重ならない前記配線の幅よりも太く形成することを特徴とするものである。
【００３３】
また、本発明による超音波トランスデューサの製造方法は、（ａ）導電膜をパターニングして第１電極を形成する工程と、（ｂ）前記第１電極を覆う第１絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜上に前記第１電極と重なるように犠牲層を形成する工程と、（ｄ）前記犠牲層を覆う第２絶縁膜を形成する工程と、（ｅ）前記第２絶縁膜上に前記犠牲層と重なる複数の第２電極を形成する工程と、（ｆ）前記第２電極に接続する配線を形成する工程と、（ｇ）前記第２電極と前記配線および前記第２絶縁膜を覆う第３絶縁膜を形成する工程と、（ｈ）前記第２絶縁膜および前記第３絶縁膜を貫通して前記犠牲層に達する開口部を形成する工程と、（ｉ）前記開口部を利用して前記犠牲層を除去することにより空洞部を形成する工程と、（ｊ）第４絶縁膜により前記開口部を埋め込み、空洞部を封止する工程とを備え、前記第１電極を形成する工程において、前記第１電極の外周部がテーパ角を持つように形成することを特徴とするものである。そして、前記第１電極の厚さが５００ｎｍ以上であること特徴とする。さらに、前記配線を形成する工程において、上面から見て、前記第１電極の外周部と重なる前記配線の幅が、上面から見て、前記第１電極の外周部と重ならない前記配線の幅よりも太く形成することを特徴とするものである。
【００３４】
また、本発明による超音波トランスデューサの製造方法は、（ａ）導電膜をパターニングして第１電極を形成する工程と、（ｂ）前記第１電極を覆う第１絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜をエッチングし、前記第１電極の外周部にサイドウォールを形成する工程と、（ｄ）前記第１電極および前記サイドウォールを覆う第２絶縁膜を形成する工程と、（ｅ）前記第２絶縁膜上に前記第１電極と重なる犠牲層を形成する工程と、（ｆ）前記犠牲層および前記第２絶縁膜を覆う第３絶縁膜を形成する工程と、（ｇ）前記第３絶縁膜上に前記犠牲層と重なる複数の第２電極を形成する工程と、（ｈ）前記第２電極に接続する配線を形成する工程と、（ｉ）前記第２電極と前記配線および前記第３絶縁膜を覆う第４絶縁膜を形成する工程と、（ｊ）前記第３絶縁膜および前記第４絶縁膜を貫通して前記犠牲層に達する開口部を形成する工程と、（ｋ）前記開口部を利用して前記犠牲層を除去することにより空洞部を形成する工程と、（ｌ）第５絶縁膜により前記開口部を埋め込み、空洞部を封止する工程とを備えることを特徴とするものである。そして、前記第１電極の厚さが５００ｎｍ以上であること特徴とする。さらに、前記配線を形成する工程において、上面から見て前記サイドウォールと重なる前記配線の幅を、上面から見て前記サイドウォールと重ならない前記配線の幅よりも太く形成することを特徴とするものである。
【００３５】
また、本発明による超音波トランスデューサの製造方法は、（ａ）第１絶縁膜をパターニングして第１窪みを形成する工程と、（ｂ）前記第１窪みに第１導電膜を埋め込む工程と、（ｃ）前記第１導電膜を、前記第１絶縁膜の表面が露出するまで平坦化し、前記第１絶縁膜に埋め込まれた第１電極を形成する工程と、（ｄ）前記第１電極および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、（ｅ）前記第２絶縁膜上に前記第１電極と重なるように犠牲層を形成する工程と、（ｆ）前記犠牲層および前記第２絶縁膜を覆う第３絶縁膜を形成する工程と、（ｇ）前記第３絶縁膜上に前記犠牲層と重なる第２電極を形成する工程と、（ｈ）前記第２電極に接続する配線を形成する工程と、（ｉ）前記第２電極と前記配線および前記第３絶縁膜を覆う第４絶縁膜を形成する工程と、（ｊ）前記第３絶縁膜および前記第４絶縁膜を貫通して前記犠牲層に達する開口部を形成する工程と、（ｋ）前記開口部を利用して前記犠牲層を除去することにより空洞部を形成する工程と、（ｌ）第５絶縁膜により前記開口部を埋め込み、空洞部を封止する工程とを備えることを特徴とするものである。そして、前記第１窪みの深さが５００ｎｍ以上であること特徴とする。
【００３６】
また、本発明による超音波トランスデューサの製造方法は、（ａ）導電膜をパターニングして第１電極を形成する工程と、（ｂ）前記第１電極を覆う第１絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、（ｄ）前記第２絶縁膜に前記第１絶縁膜に達する複数の第１窪みを形成する工程と、（ｅ）前記第１窪みに犠牲層となる膜を埋め込む工程と、（ｆ）前記犠牲層となる膜を前記第２絶縁膜の表面が露出するまで平坦化し、前記第２絶縁膜に埋め込まれた犠牲層を形成する工程と、（ｇ）前記犠牲層および前記第２絶縁膜を覆う第３絶縁膜を形成する工程と、（ｈ）前記第３絶縁膜上に前記犠牲層と重なる第２電極を形成する工程と、（ｉ）前記第２電極に接続する配線を形成する工程と、（ｊ）前記第２電極と前記配線および前記第３絶縁膜を覆う第４絶縁膜を形成する工程と、（ｋ）前記第３絶縁膜および前記第４絶縁膜を貫通して前記犠牲層に達する開口部を形成する工程と、（ｌ）前記開口部を利用して前記犠牲層を除去することにより空洞部を形成する工程と、（ｍ）第５絶縁膜により前記開口部を埋め込み、空洞部を封止する工程とを備えることを特徴とするものである。
【発明の効果】
【００３７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３８】
下部電極および空洞部の段差を緩和することで、下部電極および空洞部の段差部での上部電極の膜厚低下を低減できるので抵抗の上昇を抑制できる。また、上部電極加工でのメンブレンへのダメージを低減することもできる。さらに、上部電極と下部電極間の絶縁耐性の低下も抑制できる構造と、その製造方法を提供することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明者らが検討した超音波トランスデューサの上面図である。
【図２】（ａ）は図１、図３のＡ−Ａ’線で切断した断面図であり、（ｂ）は図１、図３のＢ−Ｂ’線で切断した断面図である。
【図３】本発明の実施の形態１における超音波トランスデューサを示した上面図である。
【図４】（ａ）は図３のＡ−Ａ’線で切断した断面での超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図３のＢ−Ｂ’線で切断した断面での超音波トランスデューサの製造工程を示した断面図である。
【図５】（ａ）は図４（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図４（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図６】（ａ）は図５（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図５（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図７】（ａ）は図６（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図６（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図８】（ａ）は図７（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図７（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図９】（ａ）は図８（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図８（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図１０】（ａ）は図９（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図９（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図１１】（ａ）は図１０（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図１０（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図１２】本発明の実施の形態１における超音波トランスデューサを示した上面図である。
【図１３】本発明の実施の形態１における超音波トランスデューサを示した上面図である。
【図１４】本発明の実施の形態２における超音波トランスデューサを示した上面図である。
【図１５】（ａ）は図１４のＡ−Ａ’線で切断した断面図であり、（ｂ）は図１４のＢ−Ｂ’線で切断した断面図である。
【図１６】本発明の実施の形態３における超音波トランスデューサを示した上面図である。
【図１７】（ａ）は図１６のＡ−Ａ’線で切断した断面図であり、（ｂ）は図１６のＢ−Ｂ’線で切断した断面図である。
【図１８】（ａ）は図１６のＡ−Ａ’線で切断した断面での超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図１６のＢ−Ｂ’線で切断した断面での超音波トランスデューサの製造工程を示した断面図である。
【図１９】（ａ）は図１８（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図１８（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図２０】（ａ）は図１９（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図１９（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図２１】本発明の実施の形態４における超音波トランスデューサを示した上面図である。
【図２２】（ａ）は図２１のＡ−Ａ’線で切断した断面図であり、（ｂ）は図２１のＢ−Ｂ’線で切断した断面図である。
【図２３】（ａ）は図２１のＡ−Ａ’線で切断した断面での超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図２１のＢ−Ｂ’線で切断した断面での超音波トランスデューサの製造工程を示した断面図である。
【図２４】（ａ）は図２３（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図２３（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図２５】（ａ）は図２１のＡ−Ａ’線で切断した断面での超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図２１のＢ−Ｂ’線で切断した断面での超音波トランスデューサの製造工程を示した断面図である。
【図２６】（ａ）は図２５（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図２５（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図２７】（ａ）は図２６（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図２６（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図２８】（ａ）は図２７（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図２７（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図２９】本発明の実施の形態５における超音波トランスデューサを示した上面図である。
【図３０】（ａ）は図２９のＡ−Ａ’線で切断した断面図であり、（ｂ）は図２９のＢ−Ｂ’線で切断した断面図である。
【図３１】（ａ）は図２９のＡ−Ａ’線で切断した断面での超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図２９のＢ−Ｂ’線で切断した断面での超音波トランスデューサの製造工程を示した断面図である。
【図３２】（ａ）は図３１（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図３１（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図３３】（ａ）は図３２（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図３２（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図３４】本発明の実施の形態６における超音波トランスデューサの断面図である。（ａ）は図１のＡ−Ａ’線で切断した断面図であり、（ｂ）は図１のＢ−Ｂ’線で切断した断面図である。
【図３５】（ａ）は図３４（ａ）で示した超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図３４（ｂ）で示した超音波トランスデューサの製造工程を示した断面図である。
【図３６】（ａ）は図３５（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図３５（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図３７】（ａ）は図３６（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図３６（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図３８】本発明の実施の形態７における超音波トランスデューサを示した上面図である。
【図３９】（ａ）は図３８のＡ−Ａ’線で切断した断面図であり、（ｂ）は図３８のＢ−Ｂ’線で切断した断面図である。
【図４０】本発明の実施の形態８における超音波トランスデューサを示した上面図である。
【図４１】（ａ）は図４０のＡ−Ａ’線で切断した断面図であり、（ｂ）は図４０のＢ−Ｂ’線で切断した断面図である。
【図４２】本発明の実施の形態９における超音波トランスデューサを示した上面図である。
【図４３】（ａ）は図４２のＡ−Ａ’線で切断した断面図であり、（ｂ）は図４２のＢ−Ｂ’線で切断した断面図である。
【発明を実施するための形態】
【００４０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００４１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００４２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００４３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００４４】
なお、平面図であっても理解を容易にするため、ハッチングを付す場合がある。
【００４５】
下記の実施の形態の記載では、超音波トランスデューサの、上部電極の抵抗上昇の抑制、メンブレンへのダメージ低減、上下電極間の絶縁耐性の低下を抑制するという目的を、段差部での上部電極間を結ぶ配線幅を太くすること、段差部を緩和した構造とすることで実現している。
【００４６】
（実施の形態１）
図３は本実施の形態１のＣＭＵＴアレイの上面図である。４０３は下部電極、４１２は空洞部、４０７は上部電極、４０８は上部電極を結ぶ配線、４１１は空洞部を形成するためのウェットエッチング孔である。すなわち、ウェットエッチング孔４１１は、空洞部４１２に接続されている。３０１は、上部電極４０７へ電源供給するために下部電極と同層に設けたパッドへのパッド開口部であり、３０２はパッドと配線４０８を接続するプラグである。すなわち、プラグ３０２を介して上部電極４０７を結ぶ配線４０８とパッドが接続されている。３０３は下部電極４０３に電源供給するためのパッド開口部である。上部電極４０７および配線４０８と、下部電極４０３の間に、下部電極４０３および空洞部４１２を覆うように絶縁膜が形成されているが、空洞部４１２、下部電極４０３を示すために図示していない。図３のＡ−Ａ’断面、Ｂ−Ｂ’断面はそれぞれ図２（ａ）、（ｂ）と同様になる。
【００４７】
本実施の形態１の特徴は、図３中の４０９に示すように、下部電極４０３の段差部での上部電極を結ぶ配線４０８の配線幅を段差部以外の配線幅よりも太くした点にある。このような構成にすることにより、上部電極４０７および配線４０８となる導電膜を堆積する際の段差部で、カバレッジが平坦部より低く、膜厚が薄くなっても、配線の抵抗上昇を抑制できる。すなわち、段差部において、配線４０９の膜厚が薄くなっても、配線４０９の配線幅を太くすることで、段差部における配線４０９の抵抗の上昇を抑制できる。配線４０８の配線幅に比べて配線４０９の配線幅は例えば倍程度に太くなっている。具体的には、例えば配線４０８の配線幅が３μｍ程度であるとすると、配線４０９の配線幅は６μｍ程度になっている。
【００４８】
また、段差部のみの配線幅を太くすることで、下部電極４０３と上部電極を結ぶ配線４０８の重なり部が大幅に増えることはなく、下部電極４０３と配線４０８間の寄生容量の増加も抑制することができる。図３では、配線の太幅化を、対向する下部電極４０３の段差部間の全てで行っているが、段差部のみを太幅化してもよいことは自明である。特に下部電極４０３の抵抗を低くするため、下部電極４０３の厚さを５００ｎｍ以上にすると、、下部電極４０３による段差が５００ｎｍ以上になる。すると、上部電極４０７および配線４０８となる導電膜を堆積する際の段差部で、カバレッジが平坦部より低く、膜厚が薄くなることが顕在化する。したがって、本実施の形態１に示すように、下部電極４０３の段差部に形成される配線４０９の配線幅を段差部以外の領域に形成される配線４０８の配線幅より太くする構成は、下部電極４０３による段差が５００ｎｍ以上である場合に特に有効である。
【００４９】
次に、図面を用いて本実施の形態１に記載されたＣＭＵＴアレイの製造方法を説明する。図４〜図１１中の（ａ）は、図３中のＡ−Ａ’方向の断面を示しており、図４〜図１１中の（ｂ）は、図３中のＢ−Ｂ’方向の断面を示している。
【００５０】
まず、図４（ａ）、（ｂ）に示すように、半導体基板４０１上にプラズマＣＶＤ（Chemical Vapor Deposition）法でシリコン酸化膜による絶縁膜４０２を堆積し、その後、スパッタリング法で窒化チタン膜とアルミニウム合金膜と窒化チタン膜をそれぞれ１００ｎｍ、６００ｎｍ、１００ｎｍ積層する。ここで、半導体基板４０１と絶縁膜４０２の間には、信号処理などを行なう集積回路を形成することも可能である。例えば、半導体基板４０１上にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成され、このＭＩＳＦＥＴ上に多層配線が形成される。そして、多層配線上に絶縁膜４０２が形成される。これらの集積回路は、通常の半導体製造技術を使用して形成される。
【００５１】
その後、フォトリソグラフィ技術とドライエッチング技術によりパターニングすることで、下部電極４０３を形成する。この下部電極４０３上にプラズマＣＶＤ法によりシリコン酸化膜による絶縁膜４０４を１００ｎｍ堆積させる。
【００５２】
次に、絶縁膜４０４の上面に多結晶シリコン膜をプラズマＣＶＤ法により２００ｎｍ堆積する。そして、フォトリソグラフィ技術とドライエッチング技術により、下部電極４０３上に多結晶シリコン膜を残す。この残された部分が犠牲層４０５となり、その後の工程で空洞部となる。（図５（ａ）、（ｂ））。
【００５３】
続いて、犠牲層４０５、絶縁膜４０４を覆うように、プラズマＣＶＤ法によりシリコン酸化膜による絶縁膜４０６を２００ｎｍ堆積する。（図６（ａ）、（ｂ））。
【００５４】
次に、ＣＭＵＴの上部電極４０７および上部電極を結ぶ配線４０８を形成するため、スパッタリング法により窒化チタン膜とアルミニウム合金膜と窒化チタン膜の積層膜をそれぞれ５０ｎｍ、３００ｎｍ、５０ｎｍ堆積する。そして、フォトリソグラフィ技術とドライエッチング技術により、上部電極４０７と配線４０８を形成する（図７（ａ）、（ｂ））。このときに、下部電極４０３の段差部での配線４０９は、フォトリソグラフィのためのマスクで配線幅を太くしておくことで、追加工程なく段差部のみ配線幅を太くすることができる。
【００５５】
次にプラズマＣＶＤ法により、シリコン窒化膜による絶縁膜４１０を絶縁膜４０６、上部電極４０７および配線４０８を覆うように５００ｎｍ堆積する（図８(ａ)、（ｂ））。続いて、絶縁膜４１０および４０６にフォトリソグラフィ技術とドライエッチング技術を使用して犠牲層４０５に到達するウェットエッチング孔４１１を形成する（図９(ａ)、（ｂ））。
【００５６】
その後、ウェットエッチング孔４１１を介して、犠牲層４０５を水酸化カリウムでウェットエッチングすることにより空洞部４１２を形成する（図１０（ａ）、（ｂ））。
【００５７】
次に、ウェットエッチング孔４１１を埋め込むために、プラズマＣＶＤ法によりシリコン窒化膜による絶縁膜４１３を８００ｎｍ堆積する。（図１１(ａ)、（ｂ））。このようにして、本実施の形態１におけるＣＭＵＴアレイを形成することができる。
【００５８】
以上説明したように、本実施の形態１のＣＭＵＴアレイによれば、上部電極４０７および配線４０８となる導電膜を堆積する際の段差部でのステップカバレッジが平坦部より低く、膜厚が薄くなっても、下部電極４０３の段差部での上部電極を結ぶ配線４０８の配線幅を段差部以外の配線幅よりも太くすることで、配線の抵抗上昇を抑制できる。また、段差部のみの配線幅を太くすることで、下部電極４０３と上部電極を結ぶ配線４０８の重なり部が大幅に増えることはなく、下部電極と配線間の寄生容量の増加も抑制することができる。
【００５９】
図３において示したＣＭＵＴアレイは、下部電極４０３と上部電極４０７のクロスポイントに２行１列のＣＭＵＴセルを配置した形態であるが、多数行多数列のＣＭＵＴセルを配置した場合でも同様である。図１２には３行４列のＣＭＵＴセルをクロスポイントに配置した形態の上面図を示してある。この場合も、下部電極４０３の段差部での上部電極４０７を接続する配線４０９の幅を太くすることで同様の効果が得られる。また、図１２では、下部電極４０３の段差部での配線４０９のそれぞれを太くしたが、同じ上部電極を結ぶ配線であれば、図１３に示すように、下部電極４０３の段差部のみ一括して接続することで、下部電極４０３と配線４０９の寄生容量は増加するものの、それぞれの配線を太くする効果と同様の効果が得られる。
【００６０】
なお、図３、図１２、図１３において、ＣＭＵＴセルは六角形の形状をしているが、形状はこれに限らず、例えば、円形形状をしていてもよい。
【００６１】
また、本実施の形態１として示したＣＭＵＴセルを構成する材料は、その組み合わせの一つを示したものである。犠牲層の材料も、犠牲層の周りを囲む材料とのウェットエッチング選択性が確保することができればよい。したがって、多結晶シリコン膜の他に、ＳＯＧ膜（Ｓｐｉｎ−ｏｎ−Ｇｌａｓｓ）あるいは金属膜などであってもよい。
【００６２】
（実施の形態２）
本実施の形態２におけるＣＭＵＴアレイは下部電極による段差を緩和するために、下部電極の外周部をテーパ形状にしたことを特徴とするものである。
【００６３】
図１４は本実施の形態２のＣＭＵＴアレイの上面図である。１５０３は下部電極、１５０５は空洞部、１５０７は上部電極、１５０８は上部電極１５０７を結ぶ配線、１５１０は空洞部１５０５を形成するためのウェットエッチング孔である。すなわち、ウェットエッチング孔１５１０は、空洞部１５０５に接続されている。１４０１は、上部電極１５０７へ電源供給するために下部電極１５０３と同層に設けたパッドへのパッド開口部であり、１４０２はパッドと配線１５０８を接続するプラグである。すなわち、プラグ１４０２を介して上部電極１５０７を結ぶ配線１５０８とパッドが接続されている。１４０３は下部電極１５０３に電源供給するためのパッド開口部である。下部電極１５０３の外周部にはテーパ部１５１２を形成している。上部電極１５０７および配線１５０８と、下部電極１５０３の間に空洞部１５０５、テーパ部１５１２および下部電極１５０３を覆うように絶縁膜が形成されているが、空洞部１５０５、下部電極１５０３、テーパ部１５１２を示すために図示していない。
【００６４】
図１５（ａ）は図１４のＡ−Ａ’方向の断面を示しており、図１５（ｂ）は図１４のＢ−Ｂ’方向の断面を示している。図１５（ａ）および図１５（ｂ）に示すように、半導体基板１５０１に形成された絶縁膜１５０２上に下部電極１５０３が形成されている。下部電極１５０３の側壁はテーパ形状１５１２にされている。下部電極１５０３の上層には絶縁膜１５０４を介して空洞部１５０５が形成されている。
【００６５】
空洞部１５０５を囲むように絶縁膜１５０６が形成され、絶縁膜１５０６の上層に上部電極１５０７と上部電極を結ぶ配線１５０８が形成されている。
【００６６】
上部電極１５０７および配線１５０８の上層には絶縁膜１５０９と絶縁膜１５１１が形成されている。また、絶縁膜１５０６および絶縁膜１５０９にはこれらの膜を貫通するウェットエッチング孔１５１０が形成されている。このウェットエッチング孔１５１０は、空洞部１５０５を形成するために形成されたものであり、空洞部１５０５の形成後、絶縁膜１５１１によって埋め込まれている。
【００６７】
本実施の形態２の特徴は、図１４および図１５（ａ）、（ｂ）に示すように、下部電極１５０３の外周部がテーパ形状になっている点にある。
【００６８】
このような構成にすることにより、下部電極１５０３による段差が緩和され、配線１５０８の段差部でのステップカバレッジが向上し、配線の抵抗上昇および断線を抑制できる。特に、下部電極１５０３による段差が５００ｎｍ以上あると、段差部でのステップカバレッジが一層低下するので、下部電極１５０３による段差が５００ｎｍ以上ある場合に、段差部にテーパ部１５１２を設けることが有効である。
【００６９】
また、上部電極１５０７および配線１５０８をパターニングする際に、下部電極１５０３による局所的な段差が緩和されているので、段差部の配線材料を除去するためのオーバーエッチング量も低減できる。つまり、オーバーエッチング量が多いと、上部電極１５０７の下層にある絶縁膜１５０６が削れることでＣＭＵＴセルのメンブレン膜厚が変化し、動作特性変動の原因となる。しかし、本実施の形態２で示した構造では、下部電極の側壁をテーパ形状に形成することで、局所的な段差を緩和しているので、オーバーエッチング量を減らすことができ、絶縁膜１５０６の削れ量が低減でき、動作安定性を向上させることができる。
【００７０】
さらに、下部電極１５０３と上部電極１５０７を絶縁する絶縁膜１５０４、１５０６も、下部電極の側壁をテーパ形状にすることで下部電極段差部での膜厚低下が少なく、絶縁耐性の低下を抑制し、デバイスの信頼性を向上できる。
【００７１】
また、前記実施の形態１で示したように、下部電極１５０３の側壁のテーパ部１５１２と重なる配線のみ配線幅を太くすれば、配線の抵抗上昇および断線を一層抑制できる。
【００７２】
本実施の形態２におけるＣＭＵＴアレイの製造方法は、前記実施の形態１とほぼ同様であり、下部電極１５０３のパターニングの際に、側壁をテーパ形状にする点が異なる。
【００７３】
下部電極１５０３の側壁にテーパ角を持たせるためには、ドライエッチング技術で下部電極１５０３をパターニングする場合、下部電極１５０３となる金属材料のエッチングガスに炭化水素などの堆積性のガスを混合することで行える。例えば、実施の形態１で示したように下部電極１５０３が窒化チタン膜とアルミニウム合金膜と窒化チタン膜を積層膜である場合、パターニングは塩素を含むエッチングガスが通常用いられるが、そこに、メタンやジフロロメタン等のガスを混合することで、制御よくテーパ形状にパターニングできる。また、下部電極１５０３のパターニングをウェットエッチング技術で行うことでも同様にテーパ形状を得ることができる。
【００７４】
なお、図１４において示したＣＭＵＴアレイは、下部電極１５０３と上部電極１５０７のクロスポイントに２行１列のＣＭＵＴセルを配置した形態であるが、前記実施の形態１で示したように、多数行多数列のＣＭＵＴセルを配置した場合でも、下部電極をテーパ形状にパターニングすることにより同様の効果が得られる。
【００７５】
また、図１４において、ＣＭＵＴセルは六角形の形状をしているが、形状はこれに限らず、例えば、円形形状をしていてもよい。
【００７６】
また、本実施の形態２として示したＣＭＵＴセルを構成する材料は、その組み合わせの一つを示したものである。犠牲層の材料も、犠牲層の周りを囲む材料とのウェットエッチング選択性が確保することができればよい。したがって、多結晶シリコン膜の他に、ＳＯＧ膜あるいは金属膜などであってもよい。
【００７７】
（実施の形態３）
本実施の形態３におけるＣＭＵＴアレイは下部電極による段差を緩和するために、下部電極の外周部にサイドウォールを設けたことを特徴とするものである。
【００７８】
図１６は本実施の形態のＣＭＵＴアレイの上面図である。１７０３は下部電極、１７０５は空洞部、１７０７は上部電極、１７０８は上部電極１７０７を結ぶ配線、１７１０は空洞部１７０５を形成するためのウェットエッチング孔である。すなわち、ウェットエッチング孔１７１０は、空洞部１７０５に接続されている。１６０１は、上部電極１７０７へ電源供給するために下部電極１７０３と同層に設けたパッドへのパッド開口部であり、１６０２はパッドと配線１７０８を接続するプラグである。すなわち、プラグ１６０２を介して上部電極１７０７を結ぶ配線１７０８とパッドが接続されている。１６０３は下部電極１７０３に電源供給するためのパッド開口部である。下部電極１７０３の外周部にはサイドウォール１７１２が形成されている。上部電極１７０７および配線１７０８と、下部電極１７０３の間に空洞部１７０５、サイドウォール１７１２および下部電極１７０３を覆うように絶縁膜が形成されているが、空洞部１７０５、下部電極１７０３、サイドウォール１７１２を示すために図示していない。
【００７９】
図１７（ａ）は図１６のＡ−Ａ’方向の断面を示しており、図１７（ｂ）は図１６のＢ−Ｂ’方向の断面を示している。図１７（ａ）および図１７（ｂ）に示すように、半導体基板１７０１に形成された絶縁膜１７０２上に下部電極１７０３が形成されている。下部電極１７０３の側壁には絶縁膜によるサイドウォール１７１２が形成されている。下部電極１７０３およびサイドウォール１７１２の上層には絶縁膜１７０４を介して空洞部１７０５が形成されている。
【００８０】
空洞部１７０５を囲むように絶縁膜１７０６を形成し、絶縁膜１７０６の上層に上部電極１７０７と上部電極を結ぶ配線１７０８が形成されている。
【００８１】
上部電極１７０７および配線１７０８の上層には絶縁膜１７０９と絶縁膜１７１１が形成されている。また、絶縁膜１７０６および絶縁膜１７０９にはこれらの膜を貫通するウェットエッチング孔１７１０が形成されている。このウェットエッチング孔１７１０は、空洞部１７０５を形成するために形成されたものであり、空洞部１７０５の形成後、絶縁膜１７１１によって埋め込まれている。
【００８２】
本実施の形態３の特徴は、図１６および図１７（ａ）、（ｂ）に示すように、下部電極１７０３の外周部に絶縁膜によるサイドウォール１７１２を設けた点にある。
【００８３】
このような構成にすることにより、下部電極１７０３による段差が緩和され、配線１７０８の段差部でのステップカバレッジが向上し、配線の抵抗上昇および断線を抑制できる。特に、下部電極１７０３による段差が５００ｎｍ以上あると、段差部でのステップカバレッジが一層低下するので、下部電極１７０３による段差が５００ｎｍ以上ある場合に、下部電極１７０３の外周部にサイドウォール１７１２を設けることが有効である。
【００８４】
また、上部電極１７０７および配線１７０８をパターニングする際に、下部電極１７０３による局所的な段差が緩和されているので、段差部の配線材料を除去するためのオーバーエッチング量も低減できる。つまり、オーバーエッチング量が多いと、上部電極１７０７の下層にある絶縁膜１７０６が削れることでＣＭＵＴセルのメンブレン膜厚が変化し、動作特性変動の原因となる。しかし、本実施の形態３で示した構造では、下部電極の外周にサイドウォールを形成することで、局所的な段差を緩和しているので、オーバーエッチング量を減らすことができ、絶縁膜１７０６の削れ量が低減でき、動作安定性を向上させることができる。
【００８５】
さらに、下部電極１７０３と上部電極１７０７を絶縁する絶縁膜１７０４、１７０６も、サイドウォール１７１２を形成することで下部電極１７０３の段差部における膜厚低下を少なくすることができ、絶縁耐性の低下を抑制し、デバイスの信頼性を向上できる。
【００８６】
さらに、前記実施の形態１で示したように、サイドウォール１７１２と重なる配線のみの配線幅を太くすれば、配線の抵抗上昇および断線を一層抑制できる。
【００８７】
本実施の形態３におけるＣＭＵＴアレイの製造方法は、前記実施の形態１とほぼ同様であり、下部電極１７０３の外周部にサイドウォール１７１２を形成する点が異なる。
【００８８】
図１８〜図２０に下部電極形成後からサイドウォール形成までの製造方法を示す。各図の（ａ）は図１６のＡ−Ａ’断面、（ｂ）は図１６のＢ−Ｂ’断面を示している。
【００８９】
まず、図１８（ａ）、（ｂ）に示すように、半導体基板１７０１上にプラズマＣＶＤ法でシリコン酸化膜による絶縁膜１７０２を形成した後に、スパッタリング法により窒化チタン膜とアルミニウム合金膜と窒化チタン膜をそれぞれ１００ｎｍ、６００ｎｍ、１００ｎｍ積層し、フォトリソグラフィ技術とドライエッチング技術によりパターニングすることで、下部電極１７０３を形成する。下部電極１７０３上にプラズマＣＶＤ法によりシリコン酸化膜による絶縁膜１９０１を６００ｎｍ堆積させる。（図１９（ａ）（ｂ））。
【００９０】
次に、シリコン酸化膜による絶縁膜１９０１をドライエッチング技術により下部電極１７０３の表面が露出するまで異方性エッチングすることで、下部電極１７０３の外周部にシリコン酸化膜よりなるサイドウォール１７１２を形成できる。（図２０（ａ）（ｂ））。これ以降の工程は前記実施の形態１と同様である。
【００９１】
なお、図１６において示したＣＭＵＴアレイは、下部電極１７０３と上部電極１７０７のクロスポイントに２行１列のＣＭＵＴセルを配置した形態であるが、前記実施の形態１で示したように、多数行多数列のＣＭＵＴセルを配置した場合でも、下部電極の外周部にサイドウォールを設けることにより同様の効果が得られる。
【００９２】
また、図１６において、ＣＭＵＴセルは六角形の形状をしているが、形状はこれに限らず、例えば、円形形状をしていてもよい。
【００９３】
また、本実施の形態３として示したＣＭＵＴセルを構成する材料は、その組み合わせの一つを示したものである。犠牲層の材料も、犠牲層の周りを囲む材料とのウェットエッチング選択性が確保することができればよい。したがって、多結晶シリコン膜の他に、ＳＯＧ膜あるいは金属膜などであってもよい。
【００９４】
（実施の形態４）
本実施の形態４におけるＣＭＵＴアレイは下部電極による段差を緩和するために、下部電極の上面で平坦化を行ったことを特徴とするものである。
【００９５】
図２１に本実施の形態４におけるＣＭＵＴアレイの上面図を示す。２２０３は下部電極、２２０６は空洞部、２２０８は上部電極、２２０９は上部電極２２０８を結ぶ配線、２２１１は空洞部２２０６を形成するためのウェットエッチング孔である。すなわち、ウェットエッチング孔２２１１は、空洞部２２０６に接続されている。
【００９６】
２１０１は、上部電極２２０８へ電源供給するために下部電極２２０３と同層に設けたパッドへのパッド開口部であり、２１０２はパッドと配線２２０９を接続するプラグである。すなわち、プラグ２１０２を介して上部電極２２０８を結ぶ配線２２０９とパッドが接続されている。
【００９７】
２１０３は、下部電極２２０３に電源供給するためのパッド開口部である。２２０４は絶縁膜であり、下部電極２２０３の隙間に埋め込まれている。上部電極２２０８および配線２２０９と、下部電極２２０３の間に空洞部２２０６および下部電極２２０３を覆うように絶縁膜が形成されているが、空洞部２２０６、下部電極２２０３、および絶縁膜２２０４を示すために図示していない。
【００９８】
図２２（ａ）は図２１のＡ−Ａ’方向の断面を示しており、図２２（ｂ）は図２１のＢ−Ｂ’方向の断面を示している。
【００９９】
図２２（ａ）および図２２（ｂ）に示すように、半導体基板２２０１に形成された絶縁膜２２０２上に下部電極２２０３が形成されている。下部電極２２０３の間には、絶縁膜２２０４が埋め込まれて、下部電極２２０３の上面と絶縁膜２２０４の上面の高さが一致するように平坦化されている。下部電極２２０３と絶縁膜２２０４の上層には絶縁膜２２０５が形成され、下部電極２２０３上には絶縁膜２２０５を介して空洞部２２０６が形成されている。空洞部２２０６を囲むように絶縁膜２２０７が形成され、絶縁膜２２０７の上層に上部電極２２０８および上部電極を結ぶ配線２２０９が形成されている。上部電極２２０８および配線２２０９の上層には絶縁膜２２１０と絶縁膜２２１２が形成されている。また、絶縁膜２２１０および絶縁膜２２０７にはこれらの膜を貫通するウェットエッチング孔２２１１が形成されている。このウェットエッチング孔２２１１は、空洞部２２０６を形成するために形成されたものであり、空洞部２２０６の形成後、絶縁膜２２１２によって埋め込まれている。
【０１００】
本実施の形態４の特徴は、図２１、図２２（ａ）、（ｂ）に示すように下部電極２２０３の間を絶縁膜２２０４で埋め込んで、平坦化を行った点にある。
【０１０１】
このような構成にすることにより、下部電極２２０３による段差がなくなり、上部電極２２０８を結ぶ配線２２０９の段差部でのカバレッジの低下が無く、配線の抵抗上昇および断線を抑制できる。特に、下部電極２２０３による段差が５００ｎｍ以上あると、段差部でのステップカバレッジが一層低下するので、下部電極２２０３による段差が５００ｎｍ以上ある場合に、下部電極２２０３の間に絶縁膜２２０４を埋め込んで平坦化することが有効である。
【０１０２】
また、上部電極２２０８をパターニングする際に、下部電極２２０３による段差部が無いために配線材料をエッチングするためのオーバーエッチング量も低減できる。つまり、オーバーエッチング量が多いと、上部電極２２０８の下層にある絶縁膜２２０７が削れることでＣＭＵＴセルのメンブレン膜厚が変化し、動作特性変動の原因となる。しかし、本実施の形態４で示した構造では、下部電極の隙間を絶縁膜で埋め込み、平坦化しているので、段差が無くなり、オーバーエッチング量を減らすことができる。すなわち、絶縁膜２２０７の削れ量が低減でき、動作安定性を向上させることができる。
【０１０３】
さらに、下部電極２２０３と上部電極２２０８を絶縁する絶縁膜２２０５、２２０７も、下部電極２２０３による段差が無いことから、絶縁耐性が低下せず、デバイスの信頼性を向上できる。
【０１０４】
本実施の形態４におけるＣＭＵＴアレイの製造方法は、前記実施の形態１とほぼ同様であり、下部電極の間に絶縁膜を埋め込んで平坦化する点が異なる。
【０１０５】
図２３、図２４には下部電極の間を埋め込む絶縁膜の形成後から絶縁膜の平坦化までを示してある。各図の（ａ）は図２１のＡ−Ａ’断面、（ｂ）は図２１のＢ−Ｂ’断面を示している。
【０１０６】
まず、図２３（ａ）、（ｂ）に示すように、半導体基板２２０１上にプラズマＣＶＤ法によりシリコン酸化膜による絶縁膜２２０２を形成し、その後、スパッタリング法により窒化チタン膜とアルミニウム合金膜と窒化チタン膜を１００ｎｍ、６００ｎｍ、１００ｎｍ積層した後に、フォトリソグラフィ技術とドライエッチング技術によりパターニングすることで、下部電極２２０３を形成する。下部電極２２０３上にプラズマＣＶＤ法によりシリコン酸化膜による絶縁膜２３０１を１４００ｎｍ堆積させる。
【０１０７】
次に、シリコン酸化膜による絶縁膜２３０１をＣＭＰ（Chemical Mechanical Polishing）技術により、下部電極２２０３の表面が露出するまで平坦化を行うことで、下部電極の間に埋め込まれ平坦化されたシリコン酸化膜による絶縁膜２２０４を形成することができる。（図２４（ａ）（ｂ））。これ以降の工程は前記実施の形態１と同様である。
【０１０８】
本実施の形態４ではシリコン酸化膜による絶縁膜２３０１を下部電極２２０３の表面が露出するまでＣＭＰ技術により平坦化を行ったが、下部電極２２０３の表面が露出する直前までＣＭＰ技術により平坦化を行い、その後、ドライエッチング技術により、下部電極２２０３の表面が露出するまでシリコン酸化膜による絶縁膜２３０１をエッチングしても同様の形状が得られる。
【０１０９】
シリコン酸化膜の平坦化を精度よく行うために、図２５〜図２８に示すように、ＣＭＰ技術による平坦化プロセスの停止膜を挿入してもよい。各図の（ａ）は図２１のＡ−Ａ’断面、（ｂ）は図２１のＢ−Ｂ’断面を示している。図２５（ａ）、（ｂ）に示すように、下部電極２２０３を形成後に、平坦化ＣＭＰプロセスの停止膜として、プラズマＣＶＤ法によりシリコン窒化膜による絶縁膜２５０１を２００ｎｍ形成する。その後、プラズマＣＶＤ法によりシリコン酸化膜による絶縁膜２６０１をシリコン窒化膜による絶縁膜２５０１上に１４００ｎｍ堆積する。（図２６（ａ）、（ｂ））。引き続き、シリコン酸化膜による絶縁膜２６０１をＣＭＰ技術によりシリコン窒化膜による絶縁膜２５０１の上面が露出するまで研磨することにより平坦化を行う。（図２７（ａ）、（ｂ））。このとき、シリコン酸化膜とシリコン窒化膜のＣＭＰでの研磨速度比が２〜３であるので、シリコン窒化膜による絶縁膜２５０１上面で研磨を制御よく停止することが可能である。その後、シリコン酸化膜による絶縁膜２６０１とシリコン窒化膜による絶縁膜２５０１をドライエッチングにより等速エッチングすることにより、下部電極２２０３の表面を露出させ、下部電極の間が平坦化された構造を形成することができる。（図２８（ａ）、（ｂ））。
【０１１０】
さらに、本実施の形態４では、下部電極２２０３の間を埋め込む絶縁膜２２０４をプラズマＣＶＤ法で形成したが、塗布法によりＳＯＧ膜を埋め込んでもよい。その場合、ＳＯＧ膜埋め込み後、ドライエッチングによって、下部電極の表面が露出するまでエッチバックを行うことにより、図２４や図２８と同様の平坦化された構造を得ることができる。
【０１１１】
また、ダマシン法による埋め込み配線で下部電極を形成しても、同様の下部電極の上面で平坦化された構造を得ることができる。その場合は、絶縁膜にエッチングで予め溝形状を形成しておき、下部電極となる材料をこの溝に埋め込み、溝からはみ出した余分な下部電極材料を研磨し、除去することで実現できる。
【０１１２】
なお、図２１において示したＣＭＵＴアレイは、下部電極２２０３と上部電極２２０８のクロスポイントに２行１列のＣＭＵＴセルを配置した形態であるが、前記実施の形態１で示したように、多数行多数列のＣＭＵＴセルを配置した場合でも、下部電極の上面で平坦化を行うことにより同様の効果が得られる。
【０１１３】
また、図２１において、ＣＭＵＴセルは六角形の形状をしているが、形状はこれに限らず、例えば、円形形状をしていてもよい。
【０１１４】
また、本実施の形態４として示したＣＭＵＴセルを構成する材料は、その組み合わせの一つを示したものである。犠牲層の材料も、犠牲層の周りを囲む材料とのウェットエッチング選択性が確保することができればよい。したがって、多結晶シリコン膜の他に、ＳＯＧ膜あるいは金属膜などであってもよい。
【０１１５】
（実施の形態５）
本実施の形態５におけるＣＭＵＴアレイは下部電極による段差を緩和するために、下部電極の上面で平坦化を行い、かつ平坦化のためのダミーパターンを下部電極と同層に形成することを特徴とするものである。
【０１１６】
図２９に本実施の形態５のＣＭＵＴアレイの上面図を示す。３００３は下部電極、３００７は空洞部、３００９は上部電極、３０１０は上部電極３００９を結ぶ配線、３０１２は空洞部３００７を形成するためのウェットエッチング孔である。すなわち、ウェットエッチング孔３０１２は、空洞部３００７に接続されている。
【０１１７】
２９０１は、上部電極３００９へ電源供給するために下部電極３００３と同層に設けたパッドへのパッド開口部であり、２９０２はパッドと配線３０１０を接続するプラグである。すなわち、プラグ２９０２を介して上部電極３００９を結ぶ配線３０１０とパッドが接続されている。２９０３は下部電極３００３に電源供給するためのパッド開口部である。下部電極３００３の間に平坦化のためのダミーパターン３００４が形成されている。３００５はダミーパターン３００４と下部電極３００３の隙間に埋め込んだ絶縁膜である。
【０１１８】
上部電極３００９および配線３０１０と、下部電極３００３の間に空洞部３００７、ダミーパターン３００４、絶縁膜３００５および下部電極３００３を覆うように絶縁膜が形成されているが、空洞部３００７、下部電極３００３、ダミーパターン３００４、絶縁膜３００５を示すために図示していない。
【０１１９】
図３０に本実施の形態５におけるＣＭＵＴアレイの断面を示す。図３０（ａ）は図２９のＡ−Ａ’方向の断面を示しており、図３０（ｂ）は図２９のＢ−Ｂ’方向の断面を示している。
【０１２０】
図３０（ａ）および図３０（ｂ）に示すように、半導体基板３００１に形成された絶縁膜３００２上に下部電極３００３が形成されている。平坦化のためのダミーパターン３００４も下部電極３００３と同時に形成している。つまり、下部電極３００３とダミーパターン３００４は同一の高さで形成されている。
【０１２１】
下部電極３００３とダミーパターン３００４の間には、絶縁膜３００５が埋め込まれ、下部電極３００３およびダミーパターン３００４の上面と絶縁膜３００５の上面の高さが一致するように平坦化されている。絶縁膜３００５は、下部電極３００３とダミーパターン３００４とを電気的に絶縁するために設けられている。
【０１２２】
下部電極３００３、ダミーパターン３００４および絶縁膜３００５の上層には絶縁膜３００６が形成され、下部電極３００３上には絶縁膜３００６を介して空洞部３００７が形成されている。空洞部３００７を囲むように絶縁膜３００８が形成され、絶縁膜３００８の上層に上部電極３００９および上部電極を結ぶ配線３０１０が形成されている。上部電極３００９および配線３０１０の上層には絶縁膜３０１１と絶縁膜３０１３が形成されている。また、絶縁膜３０１１および絶縁膜３００８にはこれらの膜を貫通するウェットエッチング孔３０１２が形成されている。このウェットエッチング孔３０１２は、空洞部３００７を形成するために形成されたものであり、空洞部３００７の形成後、絶縁膜３０１３によって埋め込まれている。
【０１２３】
本実施の形態５の特徴は、図２９、図３０（ａ）、（ｂ）に示すように下部電極３００３の間にダミーパターン３００４を設けて、下部電極３００３とダミーパターン３００４の隙間に絶縁膜３００５で埋め込み、平坦化した点にある。
【０１２４】
このような構成にすることにより、下部電極３００３による段差の平坦化のためのＣＭＰプロセスでの平坦性を一層向上させることができる。つまり、ダミーパターン３００４が無いと、絶縁膜３００５のＣＭＰ研磨時に、ディッシングと呼ばれる現象によって、下地に下部電極３００３が存在しない領域の絶縁膜３００５の落ち込み量が多くなってしまう可能性がある。しかし、本実施の形態５で示した構造では、ダミーパターン３００４によって、絶縁膜３００５のＣＭＰによる平坦性が向上し、下部電極３００３による段差を一層緩和することができるので、配線３０１０の抵抗上昇および断線を抑制できる。すなわち、下部電極３００３の間に、下部電極３００３と同じ材料から構成されているダミーパターン３００４を形成することにより、ダミーパターン３００４を形成しない場合のディッシングを防止することができる。特に、下部電極３００３による段差が５００ｎｍ以上あると、段差部でのステップカバレッジが一層低下するので、下部電極３００３による段差が５００ｎｍ以上ある場合に、下部電極３００３の間にダミーパターン３００４および絶縁膜３００５を埋め込んで平坦化することが有効である。
【０１２５】
また、上部電極３００９をパターニングする際のオーバーエッチング量も低減でき、絶縁膜３００８の削れ量が低減でき、動作安定性を向上させることができる。
【０１２６】
さらに、下部電極３００３と上部電極３００９を絶縁する絶縁膜３００６、３００８も、下部電極３００３による段差が無いことから、絶縁耐性が低下せず、デバイスの信頼性を向上できる。
【０１２７】
本実施の形態５におけるＣＭＵＴアレイの製造方法は、前記実施の形態４とほぼ同様であり、下部電極と同層にダミーパターンを形成する点が異なる。
【０１２８】
図３１〜図３３は下部電極と平坦化のためのダミーパターン形成と、下部電極の間を埋め込む絶縁膜の形成後から絶縁膜の平坦化までの製造方法を示してある。各図の（ａ）は図２９のＡ−Ａ’方向の断面、（ｂ）は図２９のＢ−Ｂ’方向の断面を示している。
【０１２９】
まず、図３１（ａ）、（ｂ）に示すように、半導体基板３００１上にプラズマＣＶＤ法によりシリコン酸化膜による絶縁膜３００２を形成する。その後、スパッタリング法により窒化チタン膜とアルミニウム合金膜と窒化チタン膜をそれぞれ１００ｎｍ、６００ｎｍ、１００ｎｍ積層した後に、フォトリソグラフィ技術とドライエッチング技術によりパターニングすることで、下部電極３００３を形成する。このときに、平坦化のためのダミーパターン３００４も同時に形成する。下部電極３００３とダミーパターン３００４上にプラズマＣＶＤ法によりシリコン酸化膜による絶縁膜３００５を１４００ｎｍ堆積させる。（図３２（ａ）、（ｂ））。
【０１３０】
次に、シリコン酸化膜による絶縁膜３００５をＣＭＰ技術により下部電極３００３およびダミーパターン３００４の表面が露出するまで平坦化を行うことで、下部電極とダミーパターンの間に埋め込まれ、平坦化されたシリコン酸化膜による絶縁膜３００５の構造を形成することができる。（図３３（ａ）（ｂ））。これ以降の工程は前記実施の形態４と同様である。
【０１３１】
本実施の形態５ではシリコン酸化膜を下部電極３００３とダミーパターン３００４の表面が露出するまでＣＭＰ技術により平坦化を行ったが、下部電極３００３とダミーパターン３００４の表面が露出する直前までＣＭＰ技術により平坦化を行い、その後、ドライエッチング技術により、下部電極３００３とダミーパターン３００４の表面が露出するまでシリコン酸化膜をエッチングしても同様の形状が得られる。
【０１３２】
また、シリコン酸化膜の平坦化を精度よく行うために、ＣＭＰによる平坦化プロセスの停止膜を、下部電極３００３とダミーパターン３００４の上層に挿入してもよい。
【０１３３】
さらに、本実施の形態５では、下部電極３００３とダミーパターン３００４の隙間を埋め込む絶縁膜３００５をプラズマＣＶＤ法で形成したが、塗布法によりＳＯＧ膜を埋め込んでもよい。その場合、ＳＯＧ膜を塗布することにより下部電極３００３とダミーパターン３００４の隙間を埋め込んだ後、ドライエッチングによって、下部電極３００３とダミーパターン３００４の表面が露出するまでエッチバックを行うことにより、図３３と同様の平坦化された構造を得ることができる。
【０１３４】
また、ダマシン法による埋め込み配線で下部電極３００３を形成しても、同様の平坦化された構造を得ることができる。その場合は、絶縁膜にエッチングにより予め下部電極用の溝とダミーパターン用の溝を形成しておき、下部電極３００３となる材料をこれらの溝に埋め込み、溝からはみ出した余分な下部電極材料を研磨し、除去することで実現できる。
【０１３５】
なお、図２９において示したＣＭＵＴアレイは、下部電極３００３と上部電極３００９のクロスポイントに２行１列のＣＭＵＴセルを配置した形態であるが、前記実施の形態１で示したように、多数行多数列のＣＭＵＴセルを配置した場合でも、下部電極の上面で平坦化を行い、かつ平坦化のためのダミーパターンを下部電極と同層に形成することにより同様の効果が得られる。
【０１３６】
また、図２９において、ＣＭＵＴセルは六角形の形状をしているが、形状はこれに限らず、例えば、円形形状をしていてもよい。
【０１３７】
また、本実施の形態５として示したＣＭＵＴセルを構成する材料は、その組み合わせの一つを示したものである。犠牲層の材料も、犠牲層の周りを囲む材料とのウェットエッチング選択性が確保することができればよい。したがって、多結晶シリコン膜の他に、ＳＯＧ膜あるいは金属膜などであってもよい。
【０１３８】
（実施の形態６）
本実施の形態６におけるＣＭＵＴアレイは下部電極および空洞部による段差を緩和するために、空洞部上で平坦化を行うことを特徴とするものである。
【０１３９】
本実施の形態６のＣＭＵＴアレイ上面図は、電極や空洞部の配置に関して、図１と同様であるので、図３４に本実施の形態６におけるＣＭＵＴアレイの断面を示し説明する。図３４（ａ）は図１のＡ−Ａ’断面を示しており、図３４（ｂ）は図１のＢ−Ｂ’断面を示している。
【０１４０】
図３４（ａ）および図３４（ｂ）に示すように、半導体基板２０１に形成された絶縁膜２０２上に下部電極２０３が形成されている。下部電極２０３上には絶縁膜２０４を介して空洞部２０５が形成されている。絶縁膜２０４と空洞部２０５を覆うように絶縁膜３４０１を形成し、空洞部の上面と同じ高さになるように絶縁膜３４０１を平坦化している。
【０１４１】
空洞部２０５および絶縁膜３４０１を覆うように絶縁膜２０６を形成し、絶縁膜２０６の上層に上部電極２０７と上部電極を結ぶ配線２０８が形成されている。上部電極２０７および配線２０８の上層には絶縁膜２０９と絶縁膜２１１が形成されている。また、絶縁膜２０９および絶縁膜２０６にはこれらの膜を貫通するウェットエッチング孔２１０が形成されている。このウェットエッチング孔２１０は、空洞部２０５を形成するために形成されたものであり、空洞部２０５の形成後、絶縁膜２１１によって埋め込まれている。
【０１４２】
本実施の形態６の特徴は、図３４（ａ）、（ｂ）に示すように空洞部２０５の上面で絶縁膜３４０１を平坦化した点にある。
【０１４３】
このような構成にすることにより、下部電極２０３による段差とともに、空洞部２０５による段差も一括して緩和することができ、上部電極を結ぶ配線２０８が段差の影響を受けることなく、配線の抵抗上昇および断線を抑制できる。
【０１４４】
また、上部電極２０７をパターニングする際に、段差が無いために、配線材料をエッチングするためのオーバーエッチング量も低減できる。つまり、オーバーエッチング量が多いと、上部電極２０７の下層にある絶縁膜２０６が削れることでＣＭＵＴセルのメンブレン膜厚が変化し、動作特性変動の原因となるが、本実施の形態６で示した構造では、絶縁膜２０６の削れ量が低減できるので、動作安定性を向上させることができる。
【０１４５】
さらに、図３４（ａ）に示すように、配線２０８は平坦化された絶縁膜２０６上に配置されるので、下部電極との絶縁耐性が低下せず、デバイスの信頼性を向上できる。
【０１４６】
本実施の形態６におけるＣＭＵＴアレイの製造方法は、前記実施の形態１とほぼ同様であり、空洞部上面で平坦化を行った点が異なる。
【０１４７】
図３５〜図３７は犠牲層形成と、その後の絶縁膜埋め込み、絶縁膜平坦化までを示している。各図の（ａ）は図１のＡ−Ａ’方向の断面、（ｂ）は図１のＢ−Ｂ’方向の断面に対応している。
【０１４８】
まず、図３５（ａ）、（ｂ）に示すように、半導体基板２０１上にプラズマＣＶＤ法によりシリコン酸化膜による絶縁膜２０２を形成した後、スパッタリング法により窒化チタン膜とアルミニウム合金膜と窒化チタン膜を１００ｎｍ、６００ｎｍ、１００ｎｍ積層した後に、フォトリソグラフィ技術とドライエッチング技術によりパターニングすることで、下部電極２０３を形成する。この下部電極２０３上にプラズマＣＶＤ法によりシリコン酸化膜による絶縁膜２０４を１００ｎｍ堆積させる。次に、シリコン酸化膜による絶縁膜２０４の上面に多結晶シリコン膜をプラズマＣＶＤ法により２００ｎｍ堆積する。そして、フォトリソグラフィ技術とドライエッチング技術により、多結晶シリコン膜を残す。この残された部分が犠牲層３５０１となり、その後の工程で図３４の空洞部２０５となる。
【０１４９】
次に、犠牲層３５０１およびシリコン酸化膜による絶縁膜２０４を覆うようにプラズマＣＶＤ法でシリコン酸化膜による絶縁膜３４０１を１４００ｎｍ堆積させる。（図３６（ａ）、（ｂ））。
【０１５０】
その後、ＣＭＰ技術により、犠牲層３５０１の上面が露出するまで、シリコン酸化膜による絶縁膜３４０１を研磨することで、犠牲層上面で平坦化された構造を得ることができる。（図３７（ａ）、（ｂ））。その後の工程は前記実施の形態１と同様である。
【０１５１】
本実施の形態６では、シリコン酸化膜による絶縁膜３４０１を犠牲層３５０１の上面が露出するまでＣＭＰ技術により平坦化を行ったが、犠牲層３５０１の上面が露出する直前までＣＭＰ技術により平坦化を行い、その後、ドライエッチング技術により、犠牲層３５０１の上面が露出するまでシリコン酸化膜による絶縁膜３４０１をエッチングしても同様の構造が得られる。
【０１５２】
また、シリコン酸化膜による絶縁膜３４０１の平坦化を精度よく行うために、ＣＭＰによる平坦化プロセスの停止膜を、犠牲層３５０１と絶縁膜２０４の上層に挿入してもよい。その場合、絶縁膜３４０１の研磨を平坦化プロセス停止膜で精度よく停止した後に、犠牲層３５０１の上面が露出するまで、ドライエッチングによって停止膜および絶縁膜３４０１を等速エッチングすることで、同様の平坦化された構造を得ることができる。
【０１５３】
さらに、本実施の形態６では、平坦化を行う絶縁膜３４０１をプラズマＣＶＤ法で形成したが、塗布法によりＳＯＧ膜を埋め込んでもよい。その場合、ＳＯＧ膜を塗布した後に、ドライエッチングによって、犠牲層の上面が露出するまでエッチバックを行うことにより、図３７と同様の平坦化された構造を得ることができる。
【０１５４】
なお、図１において示したＣＭＵＴアレイは、下部電極２０３と上部電極２０７のクロスポイントに２行１列のＣＭＵＴセルを配置した形態であるが、前記実施の形態１で示したように、多数行多数列のＣＭＵＴセルを配置した場合でも、空洞部上で平坦化を行うことにより同様の効果が得られる。
【０１５５】
また、図１において、ＣＭＵＴセルは六角形の形状をしているが、形状はこれに限らず、例えば、円形形状をしていてもよい。
【０１５６】
また、本実施の形態６として示したＣＭＵＴセルを構成する材料は、その組み合わせの一つを示したものである。犠牲層の材料も、犠牲層の周りを囲む材料とのウェットエッチング選択性が確保することができればよい。したがって、多結晶シリコン膜の他に、ＳＯＧ膜あるいは金属膜などであってもよい。
【０１５７】
（実施の形態７）
本実施の形態７におけるＣＭＵＴアレイは下部電極および空洞部による段差を緩和するために、下部電極と同層に平坦化のためのダミーパターンを形成する点と、空洞部上で平坦化を行うことを特徴とするものである。
【０１５８】
本実施の形態７のＣＭＵＴアレイの上面図を図３８に示す。
【０１５９】
３９０３は下部電極、３９０６は空洞部、３９０９は上部電極、３９１０は上部電極３９０９を結ぶ配線、３９１２は空洞部３９０６を形成するためのウェットエッチング孔である。すなわち、ウェットエッチング孔３９１２は、空洞部３９０６に接続されている。
【０１６０】
３８０１は、上部電極３９０９へ電源供給するために下部電極３９０３と同層に設けたパッドへのパッド開口部であり、３８０２はパッドと配線３９１０を接続するプラグである。すなわち、プラグ３８０２を介して上部電極３９０９を結ぶ配線３９１０とパッドが接続されている。３８０３は下部電極３９０３に電源供給するためのパッド開口部である。下部電極３９０３の間に平坦化のためのダミーパターン３９０４を形成してある。上部電極３９０９と下部電極３９０３の間に、空洞部３９０６、ダミーパターン３９０４および下部電極３９０３を覆うように絶縁膜が形成されているが、空洞部３９０６、下部電極３９０３、ダミーパターン３９０４を示すために図示していない。
【０１６１】
図３９に本実施の形態７におけるＣＭＵＴアレイの断面を示す。図３９（ａ）は図３８のＡ−Ａ’断面を示しており、図３９（ｂ）は図３８のＢ−Ｂ’断面を示している。
【０１６２】
図３９（ａ）および図３９（ｂ）に示すように、半導体基板３９０１に形成された絶縁膜３９０２上に下部電極３９０３が形成されている。平坦化のためのダミーパターン３９０４も下部電極３９０３と同時に形成している。下部電極３９０３上には絶縁膜３９０５を介して空洞部３９０６が形成されている。絶縁膜３９０５と空洞部３９０６を覆うように絶縁膜３９０７を形成し、空洞部の上面と同じ高さになるように絶縁膜３９０７を平坦化している。空洞部３９０６および絶縁膜３９０７を覆うように絶縁膜３９０８を形成し、絶縁膜３９０８の上層に上部電極３９０９と上部電極３９０９を結ぶ配線３９１０が形成されている。上部電極３９０９の上層には絶縁膜３９１１と絶縁膜３９１３が形成されている。また、絶縁膜３９０８および絶縁膜３９１１にはこれらの膜を貫通するウェットエッチング孔３９１２が形成されている。このウェットエッチング孔３９１２は、空洞部３９０６を形成するために形成されたものであり、空洞部３９０６の形成後、絶縁膜３９１３によって埋め込まれている。
【０１６３】
本実施の形態７の特徴は、図３８および図３９（ａ）、（ｂ）に示すように、下部電極３９０３の間にダミーパターン３９０４を設けて、下部電極３９０３とダミーパターン３９０４の隙間と、空洞部３９０６、絶縁膜３９０５上に絶縁膜３９０７を形成し、空洞部３９０６上面で絶縁膜３９０７を平坦化した点にある。
【０１６４】
このような構成にすることにより、下部電極３９０３による段差の平坦化のためのＣＭＰプロセスでの平坦性を一層向上させることができる。
【０１６５】
つまり、ダミーパターン３９０４が無いと、ディッシングと呼ばれる現象によって、絶縁膜３９０７のＣＭＰ工程時に、下地に下部電極３９０３が存在しない領域の絶縁膜３９０７の落ち込み量が多くなってしまう。しかし、本実施の形態７で示した構造では、ダミーパターン３９０４によって、絶縁膜３９０７のＣＭＰによる平坦性が向上し、下部電極３９０３による段差を一層緩和することができる。
【０１６６】
したがって、ダミーパターン３９０４が無い場合と比較して、上部電極３９０９を結ぶ配線３９１０が段差の影響を一層受けることなく、配線の抵抗上昇および断線を抑制できる。
【０１６７】
また、上部電極３９１０をパターニングする際に、段差が無いために配線材料をエッチングするためのオーバーエッチング量もより低減できる。さらに、図３９（ａ）に示すように、配線３９１０は平坦化された絶縁膜３９０８上に配置されるので、下部電極３９０３との間の絶縁耐性が低下せず、デバイスの信頼性を向上できる。
【０１６８】
本実施の形態７におけるＣＭＵＴアレイの製造方法は、前記実施の形態６とほぼ同様であり、下部電極と同層に平坦化のためのダミーパターンを形成した点が異なるのみである。
【０１６９】
また、平坦化の方法も、前記実施の形態６と同様に、プラズマＣＶＤ法による絶縁膜形成後、ＣＭＰプロセスにより平坦化しても、ＣＭＰプロセスとドライエッチングの組み合わせで平坦化してもよい。さらに、平坦化プロセスの停止膜を、空洞部の上層に挿入し、絶縁膜の研磨を平坦化プロセス停止膜で精度よく停止した後に、犠牲層の上面が露出するまで、ドライエッチングによって停止膜および絶縁膜を等速エッチングすることでも同様の平坦化された構造を得ることができる。
【０１７０】
また、ＣＭＰプロセスを使用せずに、塗布法によりＳＯＧ膜を埋め込み、ドライエッチングによって、犠牲層の上面が露出するまでエッチバックを行うことでも同様の平坦化された構造を得ることができる。
【０１７１】
また、空洞部３９０６の上面で平坦化された構造を得るためには、空洞部３９０６のもととなる犠牲層をダマシン法により形成しても同様の構造を得ることができる。その場合は、絶縁膜にエッチングによって予め犠牲層用の溝を形成しておき、犠牲層となる材料を溝に埋め込み、溝からはみ出した余分な材料を研磨することで実現できる。
【０１７２】
なお、図３８において示したＣＭＵＴアレイは、下部電極３９０３と上部電極３９０９のクロスポイントに２行１列のＣＭＵＴセルを配置した形態であるが、前記実施の形態１で示したように、多数行多数列のＣＭＵＴセルを配置した場合でも、下部電極と同層に平坦化のためのダミーパターンを形成する点と、空洞部上で平坦化を行うことにより同様の効果が得られる。
【０１７３】
また、図３８において、ＣＭＵＴセルは六角形の形状をしているが、形状はこれに限らず、例えば、円形形状をしていてもよい。
【０１７４】
また、本実施の形態７として示したＣＭＵＴセルを構成する材料は、その組み合わせの一つを示したものである。犠牲層の材料も、犠牲層の周りを囲む材料とのウェットエッチング選択性が確保することができればよい。したがって、多結晶シリコン膜の他に、ＳＯＧ膜あるいは金属膜などであってもよい。
【０１７５】
（実施の形態８）
本実施の形態８におけるＣＭＵＴアレイは下部電極および空洞部による段差を緩和するために、下部電極および空洞部と同層に平坦化のためのダミーパターンを形成する点と、空洞部上で平坦化を行うことを特徴とするものである。
【０１７６】
図４０に本実施の形態８のＣＭＵＴアレイの上面図を示す。４１０３は下部電極、４１０６は空洞部、４１１０は上部電極、４１１１は上部電極４１１０を結ぶ配線、４１１３は空洞部４１０６を形成するためのウェットエッチング孔である。すなわち、ウェットエッチング孔４１１３は、空洞部４１０６に接続されている。４００１は、上部電極４１１０へ電源供給するために下部電極４１０３と同層に設けたパッドへのパッド開口部であり、４００２はパッドと配線４１１１を接続するプラグである。すなわち、プラグ４００２を介して上部電極４１１０を結ぶ配線４１１１とパッドが接続されている。４００３は下部電極４１０３に電源供給するためのパッド開口部である。下部電極４１０３の間に平坦化のためのダミーパターン４１０４を下部電極４１０３と同層に形成してある。また、４１０７は空洞部と同層に形成したダミーパターンである。
【０１７７】
上部電極４１１０と下部電極４１０３の間に、空洞部４１０６、ダミーパターン４１０４、４１０７および下部電極４１０３を覆うように絶縁膜が形成されているが、空洞部４１０６、下部電極４１０３、ダミーパターン４１０４、４１０７を示すために図示していない。
【０１７８】
図４１に本実施の形態８におけるＣＭＵＴアレイの断面を示す。図４１（ａ）は図４０のＡ−Ａ’断面を示しており、図４１（ｂ）は図４０のＢ−Ｂ’断面を示している。
【０１７９】
図４１（ａ）および図４１（ｂ）に示すように、半導体基板４１０１に形成された絶縁膜４１０２上に下部電極４１０３が形成されている。
【０１８０】
平坦化のためのダミーパターン４１０４も下部電極４１０３と同時に形成している。下部電極４１０３上には絶縁膜４１０５を介して空洞部４１０６が形成してある。空洞部と同層にも平坦化のためのダミーパターン４１０７を形成してある。絶縁膜４１０５、空洞部４１０６およびダミーパターン４１０７を覆うように絶縁膜４１０８を形成し、空洞部の上面と同じ高さになるように絶縁膜４１０８を平坦化している。空洞部４１０６、ダミーパターン４１０７および絶縁膜４１０８を覆うように絶縁膜４１０９を形成し、絶縁膜４１０９の上層に上部電極４１１０と上部電極を結ぶ配線４１１１が形成されている。上部電極４１１０の上層には絶縁膜４１１２と絶縁膜４１１４が形成されている。また、絶縁膜４１０９および絶縁膜４１１２にはこれらの膜を貫通するウェットエッチング孔４１１３が形成されている。このウェットエッチング孔４１１３は、空洞部４１０６を形成するために形成されたものであり、空洞部４１０６の形成後、絶縁膜４１１４によって埋め込まれている。
【０１８１】
本実施の形態８の特徴は、図４０および図４１（ａ）、（ｂ）に示すように、下部電極４１０３と同じ層と、空洞部と同じ層にダミーパターン４１０４と４１０７を設けて、下部電極４１０３とダミーパターン４１０４、空洞部４１０６とダミーパターン４１０７の隙間を絶縁膜４１０８で埋め込み、空洞部４１０６上面で絶縁膜４１０８を平坦化した点にある。
【０１８２】
このような構成にすることにより、下部電極４１０３および空洞部４１０６による段差の平坦化のためのＣＭＰプロセスで、平坦性を一層向上させることができる。
【０１８３】
つまり、ダミーパターン４１０４、４１０７が無いと、ディッシングと呼ばれる現象によって、絶縁膜４１０８のＣＭＰ研磨時に、下地に下部電極４１０３あるいは空洞部４１０６が存在しない領域の絶縁膜４１０８の落ち込み量が多くなってしまう。しかし、本実施の形態８で示した構造では、ダミーパターン４１０４および４１０７によって、絶縁膜４１０８のＣＭＰによる平坦性が向上し、下部電極４１０３および空洞部４１０６による段差を一層緩和することができる。
【０１８４】
また、上部電極４１１０をパターニングする際に、段差が無いために配線材料をエッチングするためのオーバーエッチング量もより低減できる。さらに、図４１（ａ）に示すように、配線４１１１は平坦化された絶縁膜４１０９上に配置されるので、下部電極４１０３との絶縁耐性が低下せず、デバイスの信頼性を向上できる。
【０１８５】
本実施の形態８におけるＣＭＵＴアレイの製造方法は、空洞部と同層に平坦化のためのダミーパターンを形成した点を除き、前記実施の形態７と同様である。
【０１８６】
本実施の形態８においても前記実施の形態７の場合と同様に、平坦化プロセスをＣＭＰ技術のみで行っても、またＣＭＰ技術とドライエッチング技術の組み合わせで行っても良いことは自明である。また、前記実施の形態７の場合と同様にＣＭＰプロセスの停止膜を犠牲層の上層に挿入してもよい。
【０１８７】
さらに、本実施の形態８でも、平坦化を行う絶縁膜を塗布法によるＳＯＧ膜を埋め込んでもよい。その場合、ＳＯＧ膜を塗布した後に、ドライエッチングによって、犠牲層の上面が露出するまでエッチバックを行うことにより、図４１と同様の平坦化された構造を得ることができる。
【０１８８】
また、空洞部４１０６の上面で平坦化された構造を得るためには、空洞部４１０６のもととなる犠牲層をダマシン法により形成しても同様の構造を得ることができる。その場合は、絶縁膜にエッチングにより予め犠牲層用の溝を形成しておき、犠牲層となる材料を溝に埋め込み、溝からはみ出した余分な材料を研磨することで実現できる。
【０１８９】
なお、図４０において示したＣＭＵＴアレイは、下部電極４１０３と上部電極４１１０のクロスポイントに２行１列のＣＭＵＴセルを配置した形態であるが、前記実施の形態１で示したように、多数行多数列のＣＭＵＴセルを配置した場合でも、下部電極および空洞部と同層に平坦化のためのダミーパターンを形成する点と、空洞部上で平坦化を行うことにより同様の効果が得られる。
【０１９０】
また、図４０において、ＣＭＵＴセルは六角形の形状をしているが、形状はこれに限らず、例えば、円形形状をしていてもよい。
【０１９１】
また、本実施の形態８として示したＣＭＵＴセルを構成する材料は、その組み合わせの一つを示したものである。犠牲層の材料も、犠牲層の周りを囲む材料とのウェットエッチング選択性が確保することができればよい。したがって、多結晶シリコン膜の他に、ＳＯＧ膜あるいは金属膜などであってもよい。
【０１９２】
（実施の形態９）
本実施の形態９におけるＣＭＵＴアレイは下部電極および空洞部による段差を緩和するために、下部電極および空洞部と同層に平坦化のためのダミーパターンを形成する点と、下部電極上および空洞部上で平坦化を行うことを特徴とするものである。
【０１９３】
図４２に本実施の形態９のＣＭＵＴアレイの上面図を示す。４３０３は下部電極、４３０７は空洞部、４３１１は上部電極、４３１２は上部電極４３１１を結ぶ配線、４３１４は空洞部４３０７を形成するためのウェットエッチング孔である。すなわち、ウェットエッチング孔４３１４は、空洞部４３０７に接続されている。４２０１は、上部電極４３１１へ電源供給するために下部電極４３０３と同層に設けたパッドへのパッド開口部であり、４２０２はパッドと配線４３１２を接続するプラグである。すなわち、プラグ４２０２を介して上部電極４３１１を結ぶ配線４３１２とパッドが接続されている。４２０３は下部電極４３０３に電源供給するためのパッド開口部である。４３０８は空洞部と同層に形成したダミーパターンである。下部電極４３０３の間に平坦化のためのダミーパターンを下部電極４３０３と同層に形成してあるが、ダミーパターン４３０８に覆われているので図示していない。上部電極４３１１と下部電極４３０３の間に、空洞部４３０７、下部電極と同層のダミーパターン、空洞部と同層のダミーパターン４３０８および下部電極４３０３を覆うように絶縁膜が形成されているが、空洞部４３０７、下部電極４３０３、ダミーパターン４３０８を示すために図示していない。
【０１９４】
図４３に本実施の形態９におけるＣＭＵＴアレイの断面を示す。図４３（ａ）は図４２のＡ−Ａ’断面を示しており、図４３（ｂ）は図４２のＢ−Ｂ’断面を示している。
【０１９５】
図４３（ａ）および図４３（ｂ）に示すように、半導体基板４３０１に形成された絶縁膜４３０２上にＣＭＵＴの下部電極４３０３が形成されている。
【０１９６】
平坦化のためのダミーパターン４３０４も下部電極４３０３と同時に形成している。下部電極４３０３とダミーパターン４３０４の間には、絶縁膜４３０５が埋め込まれて、下部電極４３０３の上面と絶縁膜４３０５の上面の高さが一致するように平坦化されている。下部電極４３０３、ダミーパターン４３０４および絶縁膜４３０５の上層には絶縁膜４３０６が形成され、下部電極４３０３上には絶縁膜４３０６を介して空洞部４３０７が形成されている。
【０１９７】
空洞部４３０７と同層にも平坦化のためのダミーパターン４３０８を形成している。絶縁膜４３０６、空洞部４３０７およびダミーパターン４３０８を覆うように絶縁膜４３０９を形成し、空洞部の上面と同じ高さになるように絶縁膜４３０９を平坦化している。空洞部４３０７、ダミーパターン４３０８および絶縁膜４３０９を覆うように絶縁膜４３１０を形成し、絶縁膜４３１０の上層に上部電極４３１１と上部電極を結ぶ配線４３１２が形成されている。上部電極４３１１の上層には絶縁膜４３１３と絶縁膜４３１５が形成されている。また、絶縁膜４３１０および絶縁膜４３１３にはこれらの膜を貫通するウェットエッチング孔４３１４が形成されている。このウェットエッチング孔４３１４は、空洞部４３０７を形成するために形成されたものであり、空洞部４３０７の形成後、絶縁膜４３１５によって埋め込まれている。
【０１９８】
本実施の形態９の特徴は、図４２および図４３（ａ）、（ｂ）に示すように、下部電極４３０３と同層にダミーパターン４３０４を設けて、下部電極４３０３とダミーパターン４３０４の隙間に絶縁膜４３０５を埋め込み、下部電極上面で絶縁膜４３０５を平坦化している点にある。そしてさらに、空洞部４３０７と同層にダミーパターン４３０８を設けて、空洞部４３０７とダミーパターン４３０８の隙間に絶縁膜４３０９を埋め込み、空洞部４３０７上面で絶縁膜４３０９を平坦化した点にある。
【０１９９】
このような構成にすることにより、下部電極４３０３上で平坦化を行っているので、空洞部４３０７と同層のダミーパターン４３０８を、下部電極４３０３の配置によらず配置することができ、下部電極４３０３および空洞部４３０７による段差の平坦化のためのプロセスでの平坦性を一層向上させることができる。
【０２００】
つまり、下部電極４３０３上で平坦化を行っていない場合、空洞部４３０７と同層のダミーパターン４３０８は、下部電極４３０３上あるいは下部電極４３０３と同層のダミーパターン４３０４上にしか配置することができない。したがって、空洞部４３０７および空洞部４３０７と同層のダミーパターン４３０８が配置されていない領域がディッシングと呼ばれる現象によって、絶縁膜４３０９のＣＭＰ研磨時に、絶縁膜４３０９の落ち込み量が多くなってしまう。しかし、本実施の形態９で示した構造では、図４２、図４３（ａ）、（ｂ）で示すように、空洞部４３０７と同層のダミーパターン４３０８を下部電極４３０３および下部電極４３０３と同層のダミーパターン４３０４の配置に依存せず配置できるので、空洞部４３０７と、空洞部４３０７と同層のダミーパターン４３０８の隙間に埋め込んだ絶縁膜のＣＭＰによる平坦性が向上し、空洞部４３０７による段差を一層緩和することができる。
【０２０１】
本実施の形態９におけるＣＭＵＴアレイの製造方法は、下部電極と同層にダミーパターンを配置し平坦化する点は前記実施の形態５と同様である。空洞部と同層に平坦化のためのダミーパターンを配置し平坦化する点は、下部電極と下部電極と同層のダミーパターンの配置に依存せずダミーパターンを配置する点を除き、前記実施の形態８と同様である。
【０２０２】
本実施の形態９においても、平坦化プロセスをＣＭＰ技術のみで行っても、またＣＭＰ技術とドライエッチング技術の組み合わせで行っても良いことは自明である。また、ＣＭＰプロセスの停止膜を犠牲層の上層に挿入してもよい。
【０２０３】
さらに、本実施の形態９でも、平坦化を行う絶縁膜を塗布法によるＳＯＧ膜を埋め込んでもよい。その場合、ＳＯＧ膜を塗布した後に、ドライエッチングによって、犠牲層の上面が露出するまでエッチバックを行うことにより、図４３と同様の平坦化された構造を得ることができる。
【０２０４】
なお、図４２において示したＣＭＵＴアレイは、下部電極４３０３と上部電極４３１１のクロスポイントに２行１列のＣＭＵＴセルを配置した形態であるが、前記実施の形態１で示したように、多数行多数列のＣＭＵＴセルを配置した場合でも、下部電極および空洞部と同層に平坦化のためのダミーパターンを形成する点と、下部電極上および空洞部上で平坦化を行うことにより同様の効果が得られる。
【０２０５】
また、図４２において、ＣＭＵＴセルは六角形の形状をしているが、形状はこれに限らず、例えば、円形形状をしていてもよい。
【０２０６】
また、本実施の形態９として示したＣＭＵＴセルを構成する材料は、その組み合わせの一つを示したものである。犠牲層の材料も、犠牲層の周りを囲む材料とのウェットエッチング選択性が確保することができればよい。したがって、多結晶シリコン膜の他に、ＳＯＧ膜あるいは金属膜などであってもよい。
【０２０７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０２０８】
本発明の超音波トランスデューサは、医療用を始めとする超音波を用いた検査を行う機関、および検査装置を製造する製造業に幅広く利用することができる。また、製造方法は超音波トランスデューサを製造する製造業に幅広く利用することができる。
【符号の説明】
【０２０９】
１０１，１０３，３０１，３０３，１４０１，１４０３，１６０１，１６０３，２１０１，２１０３，２９０１，２９０３，３８０１，３８０３，４００１，４００３，４２０１，４２０３  パッド開口部
１０２，３０２，１４０２，１６０２，２２０２，２９０２，３８０２，４００２，４２０２  プラグ
２０１，４０１，１５０１，１７０１，２２０１，３００１，３９０１，４１０１，４３０１  半導体基板
２０２，２０４，２０６，２０９，２１１，４０２，４０４，４０６，４１０，４１３，１５０２，１５０４，１５０６，１５０９，１５１１，１７０２，１７０４，１７０６，１７０９，１７１１，１９０１，２２０２，２２０４，２２０５，２２０７，２２１０，２２１２，２３０１，２５０１，２６０１，３００２，３００５，３００６，３００８，３０１１，３０１３，３４０１，３９０２，３９０５，３９０７，３９０８，３９１１，３９１３，４１０２，４１０５，４１０８，４１０９，４１１２，４１１４，４３０２，４３０５，４３０６，４３０９，４３１０，４３１３，４３１５  絶縁膜
２０３，４０３，１５０３，１７０３，２２０３，３００３，３９０３，４１０３，４３０３  下部電極
２０５，４１２，１５０５，１７０５，２２０６，３００７，３９０６，４１０６，４３０７  空洞部
２０７，４０７，１５０７，１７０７，２２０８，３００９，３９０９，４１１０，４３１１  上部電極
２０８，４０８，４０９，１５０８，１７０８，２２０９，３０１０，３９１０，４１１１，４３１２  配線
２１０，４１１，１５１０，１７１０，２２１１，３０１２，３９１２，４１１３，４３１４  ウェットエッチング孔
４０５，３５０１  犠牲層
１５１２  テーパ部
１７１２  サイドウォール
３００４，３９０４，４１０４，４１０７，４３０４，４３０８  ダミーパターン
【図１】
0005535277.tif 000002
【図２】
0005535277.tif 000003
【図３】
0005535277.tif 000004
【図４】
0005535277.tif 000005
【図５】
0005535277.tif 000006
【図６】
0005535277.tif 000007
【図７】
0005535277.tif 000008
【図８】
0005535277.tif 000009
【図９】
0005535277.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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