(57)【特許請求の範囲】
【請求項１】
導電性半導体基板と、
前記導電性半導体基板表面に形成され、比抵抗が３×１０−４Ωｃｍ以下の導電性酸化膜と、
前記導電性酸化膜上に貼り合せてなる、不純物濃度が５×１０１７ｃｍ−３以上のｎ＋型、又はｐ＋型の窒化物系半導体薄膜と、
前記窒化物系半導体薄膜上にエピタキシャル成長された、窒化物系半導体からなる積層体と、
前記積層体表面に形成されたソース電極、又はエミッタ電極と、
前記導電性半導体基板裏面に形成されたドレイン電極、又はコレクタ電極と、
前記ソース電極と前記ドレイン電極との間、若しくは前記エミッタ電極と前記コレクタ電極との間を流れる電流の大きさを制御する機能を有するゲート電極と
を備える縦型トランジスタ。
【請求項２】
前記導電性酸化膜の融点が、１３００℃以上であることを特徴とする請求項１に記載の縦型トランジスタ。
【請求項３】
前記導電性酸化膜のバンドギャップが、２．８ｅＶ以上、４．０ｅＶ以下であることを特徴とする請求項１又は２に記載の縦型トランジスタ。
【請求項４】
前記導電性酸化膜が、ＩＴＯ、ＺｎＯ、ＴｉＯ２、ＳｎＯ２、ＣｄＯ、若しくは、これらに金属不純物を添加したもののいずれかであることを特徴とする請求項１乃至３のいずれか１項に記載の縦型トランジスタ。
【請求項５】
前記導電性半導体基板が、Ｓｉ、ポリＳｉ、ポリＳｉＣのいずれかよりなることを特徴とする請求項１乃至４のいずれか１項に記載の縦型トランジスタ。
【請求項６】
前記導電性半導体基板の一部に、その裏面から前記導電性酸化膜に達する裏面側トレンチが形成されており、
前記ドレイン電極、又は前記コレクタ電極は、前記導電性半導体基板の裏面と前記裏面側トレンチの内壁とを覆うように形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の縦型トランジスタ。
【請求項７】
前記窒化物系半導体からなる積層体は、前記窒化物系半導体薄膜上に形成されたドリフト層と、前記ドリフト層上に形成された障壁層と、前記障壁層上に形成されたチャネル層と、前記チャネル層上にヘテロ接合する電子供給層とを備えており、
前記ゲート電極は、前記積層体上に前記ソース電極と間隙を持って対向配置されるように形成され、
前記ゲート電極に対して、前記ソース電極が対向配置されていない側に配置され、且つ上面が前記電子供給層の直下、若しくは前記電子供給層の表面と同一の面に位置するように形成され、下面が前記ドリフト層に到達する位置に形成された電子伝導領域を備えていることを特徴とする請求項１乃至６いずれか１項に記載の縦型トランジスタ。
【請求項８】
導電性半導体基板上に、比抵抗が３×１０−４Ωｃｍ以下の導電性酸化膜を形成し、
前記導電性酸化膜上に、不純物濃度が５×１０１７ｃｍ−３以上のｎ＋型、又はｐ＋型の窒化物系半導体薄膜を貼り合せることにより形成し、
前記窒化物系半導体薄膜の上層に、窒化物系半導体からなる積層体をエピタキシャル成長させ、
前記積層体表面にソース電極、又はエミッタ電極を形成し、
前記導電性半導体基板裏面にドレイン電極、又はコレクタ電極を形成する縦型トランジスタの製造方法。
【請求項９】
前記窒化物系半導体薄膜は、前記導電性酸化膜上に、窒化物系半導体バルク結晶を貼り合わせ、
前記窒化物系半導体バルク結晶を厚み方向で分割することにより得ることを特徴とする請求項８に記載の縦型トランジスタの製造方法。
【請求項１０】
縦型トランジスタが搭載された半導体装置であって、前記縦型トランジスタとして請求項１〜７のいずれか１項に記載の縦型トランジスタを備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型トランジスタ、及びその製造方法、並びに半導体装置に関する。より詳細には、窒化物系半導体を用いた縦型トランジスタ、及びその製造方法に関する。また、前記縦型トランジスタを搭載した半導体装置に関する。
【背景技術】
【０００２】
ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮなどの窒化物系半導体は、高い絶縁破壊強度、高い熱伝導率、高い電子飽和速度を有しているという特長を有する。このため、窒化物系半導体は、高周波デバイスやスイッチング素子などの電力制御用パワーデバイスの作製に利用する半導体材料として有望視されている。近年においては、窒化物系半導体材料を用いた電界効果トランジスタの実用化開発が盛んに行われている。【０００３】
窒化物系半導体の高周波デバイス、電力制御用パワーデバイスへの応用においては、サファイア、シリコンカーバイド（ＳｉＣ）、シリコン（Ｓｉ）などの安価な異種基板上に、窒化物半導体をエピタキシャル成長させ、デバイスを作製するのが一般的となっている。製造コストが極めて高いＧａＮ基板を用いる場合に比して、製造コストを抑えることができるというメリットを有する。【０００４】
窒化物系半導体を用いたパワーデバイス開発においては、エピタキシャル成長したＡｌＧａＮ／ＧａＮヘテロ接合界面に、分極により蓄積される２次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）をキャリアとして利用する横型トランジスタの開発が先行している。しかしながら、横型トランジスタでは、（１）ソース電極とドレイン電極の両方をウェハ表面に形成しなければならない点、（２）高耐圧を得るための長いドリフト領域を表面に沿って形成しなければならない点などから、デバイス面積が大きくなりやすい。従って、単位面積当たりのオン抵抗を低減するという観点からは、ドレイン電極を裏面に形成し、ドリフト領域を基板の厚み方向に形成する縦型トランジスタの開発が望まれている。【０００５】
ここで、サファイア、シリコンカーバイド（ＳｉＣ）、シリコン（Ｓｉ）などの基板上に窒化物系半導体をエピタキシャル成長したウェハを用いて縦型トランジスタを製造する場合を考える。これらの基板上に、高品質のエピタキシャル層を得るためには、通常、基板上にＡｌＮ層を含むバッファ層を成長させることが必要であることが知られている。このバッファ層上にＧａＮ、ＡｌＧａＮなどの窒化物系半導体エピタキシャル層を成長させる。そして、このウェハの表面にソース電極を、基板裏面にドレイン電極を形成することにより、縦型トランジスタが製造される。【０００６】
しかしながら、上記構成の縦型トランジスタは、基板と窒化物系半導体エピタキシャル層との間にあるバンドギャップの大きいＡｌＮ層が障壁となる。換言すると、基板と窒化物系半導体エピタキシャル層との間に大きな抵抗が存在することになる。その結果、トランジスタのオン抵抗を低減することが困難であった。【０００７】
この問題を解決する手段として、特許文献１には、異種基板にＧａＮ薄膜を貼り合わせて製造した縦型トランジスタが開示されている。図７に、特許文献１に開示されているＧａＮ系の縦型トランジスタの模式的な断面図を示す。特許文献１に記載のＧａＮ系の縦型トランジスタは、基板として、導電性のＳｉ基板（異種基板）１５０Ａ上に、導電性（キャリア濃度：４×１０１８ｃｍ−３、比抵抗：０．０１Ωｃｍ）の単結晶ＧａＮ薄膜１５０Ｂが貼り合せられたＧａＮ薄膜貼り合わせ基板１５０が用いられている。【０００８】
ＧａＮ薄膜貼り合わせ基板１５０上には、ＧａＮ系半導体層１２０として、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法で形成された厚さ１０μｍのｎ−型ＧａＮ層１１３（電子濃度：１×１０１６ｃｍ−３）が形成され、ｎ−型ＧａＮ層１１３の一部領域には、Ｍｇイオンを注入したｐ型層１１４が形成され、ｐ型層１１４の一部領域には、Ｓｉイオンを注入したｎ＋型層１１５が形成されている。【０００９】
ＧａＮ系半導体層１２０上にはｐ−ＣＶＤ（Chemical Vapor Deposition）（プラズマ化学気相堆積）法で形成された厚さ５０ｎｍのＳｉＯ２からなる絶縁膜１１６が形成され、絶縁膜１１６を一部開口した領域にＴｉ／Ａｌ／Ｔｉ／Ａｕからなるソース電極１５２が形成されている。また、絶縁膜１１６上の一部にはＡｌからなるゲート電極１５１が形成され、ＭＩＳ（金属−絶縁体−半導体）構造を構成している。導電性Ｓｉ基板（異種基板）１５０Ａ裏面には、Ｔｉ／Ａｌ／Ｔｉ／Ａｕからなるドレイン電極１５３が形成されている。【００１０】
特許文献１によれば、Ｓｉ基板（異種基板）１５０ＡとＧａＮ薄膜１５０Ｂとの間には、バンドギャップの大きいＡｌＮ層が無いため、上述のＳｉ基板上に窒化物系半導体層をエピタキシャル成長する手法に比べて、オン抵抗を低減することができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−１０７６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、図７に示す構成の縦型トランジスタでは、導電性のＳｉ基板１５０Ａと、導電性のＧａＮ薄膜１５０Ｂの貼り合わせ界面の抵抗を十分に低くすることが困難であり、縦型トランジスタのオン抵抗の低減効果が十分とは言えなかった。【００１３】
本発明は、上述した課題に鑑みてなされたものであり、その目的とするところは、オン抵抗を効果的に低減可能な縦型トランジスタ及びその製造方法、並びに半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明に係る縦型トランジスタは、導電性半導体基板と、前記導電性半導体基板表面に形成され、比抵抗が３×１０−４Ωｃｍ以下の導電性酸化膜と、前記導電性酸化膜上に貼り合せてなる、不純物濃度が５×１０１７ｃｍ−３以上のｎ＋型、又はｐ＋型の窒化物系半導体薄膜と、前記窒化物系半導体薄膜上にエピタキシャル成長された、窒化物系半導体からなる積層体と、前記積層体表面に形成されたソース電極、又はエミッタ電極と、前記導電性半導体基板裏面に形成されたドレイン電極、又はコレクタ電極と、前記ソース電極と前記ドレイン電極との間、若しくは前記エミッタ電極と前記コレクタ電極との間を流れる電流の大きさを制御する機能を有するゲート電極とを備えるものである。【００１５】
本発明に係る縦型トランジスタの製造方法は、導電性半導体基板上に、導電性酸化膜を形成し、前記導電性酸化膜上に、窒化物系半導体薄膜を形成し、前記窒化物系半導体薄膜の上層に、窒化物系半導体からなる積層体をエピタキシャル成長させ、前記積層体表面にソース電極、又はエミッタ電極を形成し、前記導電性半導体基板裏面にドレイン電極、又はコレクタ電極を形成するものである。
【発明の効果】
【００１６】
本発明によれば、オン抵抗を十分に低減可能な縦型トランジスタ及びその製造方法、並びに半導体装置を提供することができるという優れた効果を有する。
【図面の簡単な説明】
【００１７】
【図１】実施形態１に係る縦型トランジスタの構成の一例を模式的に示す模式的断面図。
【図２Ａ】実施形態１に係る縦型トランジスタの製造工程断面図。
【図２Ｂ】実施形態１に係る縦型トランジスタの製造工程断面図。
【図２Ｃ】実施形態１に係る縦型トランジスタの製造工程断面図。
【図２Ｄ】実施形態１に係る縦型トランジスタの製造工程断面図。
【図２Ｅ】実施形態１に係る縦型トランジスタの製造工程断面図。
【図３】実施形態２に係る縦型トランジスタの構成の一例を模式的に示す模式的断面図。
【図４Ａ】実施形態２に係る縦型トランジスタの製造工程断面図。
【図４Ｂ】実施形態２に係る縦型トランジスタの製造工程断面図。
【図４Ｃ】実施形態２に係る縦型トランジスタの製造工程断面図。
【図５】実施形態３に係る縦型トランジスタの構成の一例を模式的に示す模式的断面図。
【図６Ａ】実施形態２に係る縦型トランジスタの製造工程断面図。
【図６Ｂ】実施形態２に係る縦型トランジスタの製造工程断面図。
【図６Ｃ】実施形態２に係る縦型トランジスタの製造工程断面図。
【図７】特許文献１に記載の縦型トランジスタの模式的断面図。
【発明を実施するための形態】
【００１８】
本発明に係る縦型トランジスタは、導電性半導体基板表面に、比抵抗が３×１０−４Ωｃｍ以下の導電性酸化膜が形成されている。そして、導電性酸化膜上には、貼り合わせることにより形成されるｎ＋型、又はｐ＋型の窒化物系半導体薄膜が配設されている。この窒化物系半導体薄膜の不純物濃度は、５×１０１７ｃｍ−３以上とする。また、窒化物系半導体薄膜上には、エピタキシャル成長させた窒化物系半導体からなる積層体が形成されている。縦型トランジスタのソース電極、又はエミッタ電極は、積層体表面に形成されている。一方、ドレイン電極、又はコレクタ電極は、導電性半導体基板の裏面側に形成されている。ゲート電極は、ソース電極とドレイン電極との間、若しくはエミッタ電極とコレクタ電極との間を流れる電流の大きさを制御する機能を有する。
【００１９】
本発明者らは、オン抵抗を効果的に低減可能な縦型トランジスタ及びその製造方法を得るべく、鋭意検討を重ねた結果、上記構成において、本発明の目的を達成し得ることを突き止め、本発明を完成するに至った。以下、本発明を適用した実施形態の一例について、具体例を示して説明する。なお、下記の具体例は、本発明の最良の実施形態の一例であるが、本発明は、これらの実施形態に限定されるものではない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。
【００２０】
［実施形態１］
図１は、本実施形態１に係る縦型トランジスタの構造を模式的に示す断面図である。本実施形態１に係る縦型トランジスタ１は、導電性半導体基板５０、ゲート電極５１、ソース電極５２、ドレイン電極５３、導電性酸化膜１１、窒化物系半導体薄膜１２、窒化物系半導体からなる積層体２０、絶縁膜１６等を備える。
【００２１】
導電性半導体基板５０は、本発明の趣旨を逸脱しない範囲において、特に限定されずに適用することができる。製造コストを低減する観点からは、６インチ以上の大口径基板を安価に入手できる材料を選択することが好ましい。このような導電性半導体基板材料の好適な例として、Ｓｉ、ポリＳｉ、ポリＳｉＣ等を挙げることができる。これらを適用することにより、低オン抵抗の縦型トランジスタを低コストで製造することができる。本実施形態１においては、比抵抗が０．０２Ωｃｍのｎ型Ｓｉを適用した。
【００２２】
導電性酸化膜１１は、導電性半導体基板５０上に形成されている。導電性酸化膜１１の比抵抗は、少なくとも３×１０−４Ωｃｍ以下とする。３×１０−４Ωｃｍ以下とすることにより、従来のように導電性半導体基板５０に直接窒化物系半導体薄膜１２を貼り合せた場合に比べ、オン抵抗を低くできるという効果が得られる。より好ましい範囲は、２×１０−４Ωｃｍ以下であり、特に好ましい範囲は、１×１０−４Ωｃｍ以下である。導電性酸化膜１１の比抵抗の下限値は、特に限定されないが、長期通電による強度や抵抗の劣化がない良質な膜質を実現するため、２×１０−６Ωｃｍ以上とすることが好ましい。導電性酸化膜１１の材料としては、本発明の趣旨を逸脱しない範囲において、特に限定されずに適用することができる。安定した強固な貼り合わせ基板を得る観点からは、導電性酸化膜１１の融点が１３００℃以上であることが好ましい。このように融点の高い材料を用いることにより、有機金属気相成長法（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）による窒化物系半導体の結晶成長など、１０００℃程度の高温を要する製造工程に対しても、安定した強固な貼り合わせ基板を得ることができる。導電性酸化膜１１の融点の上限は、特に限定されない。本実施形態１においては、導電性酸化膜１１として、比抵抗が２×１０−４ΩｃｍのＡｌ添加ＺｎＯ（ＺＡＯ）を用いた。
【００２３】
導電性酸化膜１１の膜厚は、特に限定されないが、例えば、５ｎｍ以上、１０００ｎｍ以下とすることができる。より好ましい範囲は、１０ｎｍ以上、５００ｎｍ以下であり、特に好ましい範囲は、２０ｎｍ以上、３００ｎｍ以下である。
【００２４】
窒化物系半導体薄膜１２は、窒化物系半導体バルク結晶を導電性酸化膜１１上に貼り合せ、これを厚み方向に分割することにより形成することができる。窒化物系半導体薄膜１２の不純物濃度は、５×１０１７ｃｍ−３以上とする。５×１０１７ｃｍ−３以上とすることにより、窒化物系半導体薄膜１２と導電性酸化膜１１とが十分低い抵抗で接続できるという効果が得られる。より好ましい範囲は、１×１０１８ｃｍ−３以上である。また、窒化物系半導体薄膜１２の不純物濃度の上限値は、５×１０２０ｃｍ−３以下とすることが好ましい。５×１０２０ｃｍ−３を超えると、窒化物系半導体薄膜１２上に形成する積層体２０の結晶性が低下し、デバイスの信頼性を損なう恐れがある。不純物導入により、Ｐ＋型、若しくはｎ＋型となるようにする。本実施形態１においては、不純物濃度が５×１０１８ｃｍ−３で、膜厚が０．１μｍのｎ＋-ＧａＮを形成した。
【００２５】
窒化物系半導体からなる積層体２０は、窒化物系半導体薄膜１２上に形成されている。積層体２０は、エピタキシャル成長により得られる。積層体２０は、ドリフト層１３、チャネル層１４、コンタクト層１５が、窒化物系半導体薄膜１２側からこの順に形成されている。実施形態１においては、ドリフト層１３として、不純物濃度が１×１０１６ｃｍ−３で膜厚が３μｍのｎ−-ＧａＮを、チャネル層１４として、不純物濃度が１×１０１８ｃｍ−３で膜厚が０．６μｍのｐ‐ＧａＮを、コンタクト層１５として、不純物濃度が３×１０１８ｃｍ−３で膜厚が０．５μｍのｎ＋‐ＧａＮを適用した。
【００２６】
ソース電極５２は、コンタクト層１５の表面に、ドレイン電極５３は、導電性半導体基板５０の裏面に形成されている。ソース電極５２及びドレイン電極５３ともに、実施形態１においては、Ｔｉ／Ａｌ（Ｔｉが下層側、Ａｌが上層側（以下、同様とする））からなる電極を適用した。
【００２７】
積層体２０の一部には、その表面から、ドリフト層１３に達する上面側トレンチ２１が形成されており、この上面側トレンチ２１の内壁及び底面、上面側トレンチ２１の内壁から延在されるコンタクト層１５の表面の一部に亘って、ＳｉＯ２からなるゲート絶縁膜１６が被覆されている。さらには、上面側トレンチ２１の内壁及び底面には、Ｎｉ／Ａｕからなるゲート電極５１が形成されている。
【００２８】
本実施形態１は、上面側トレンチ２１の側面に接触するチャネル層１４が反転領域となることによってチャネルが形成される、いわゆるトレンチゲート型の電界効果トランジスタとなっている。
【００２９】
次に、本実施形態１に係る縦型トランジスタの製造方法について説明する。まず、導電性半導体基板５０上に導電性酸化膜１１を形成し、導電性酸化膜１１上に窒化物系半導体薄膜１２を形成する。そして、窒化物系半導体薄膜１２の上層に、窒化物系半導体からなる積層体２０をエピタキシャル成長させ、積層体２０表面にソース電極５２を形成する。そして、導電性半導体基板５０裏面にドレイン電極５３を形成する。以下、本実施形態１に係る縦型トランジスタの製造方法の具体的な一例を、図２Ａ〜図２Ｅを参照して説明する。図２Ａ〜図２Ｅは、本実施形態１に係る縦型トランジスタの製造工程を模式的に示す断面図である。
【００３０】
はじめに、導電性半導体基板５０との貼り合わせ面が鏡面研磨された窒化物系半導体バルク結晶３０を用意する。本実施形態１においては、窒化物系半導体バルク結晶３０として、ＧａＮバルク結晶を用意した。そして、貼り合わせ面（以下、「Ｎ面（窒素原子面）」とも称する）から、例えば０．１μｍの深さに水素イオンを注入する（図２Ａ）。なお、水素イオンに変えて、ヘリウムイオンや窒素イオンなどを用いてもよい。また、窒化物系半導体バルク結晶の鏡面研磨は、必ずしも必須ではない。但し、窒化物系半導体バルク結晶３０と導電性酸化膜１１の貼り合わせに問題が生じないレベルの表面粗さとなっている必要がある。
【００３１】
次に、導電性半導体基板５０上に、スパッタ法により、Ａｌ添加ＺｎＯ（ＺＡＯ）からなる導電性酸化膜１１を形成する（図２Ｂ）。次いで、窒化物系半導体バルク結晶３０のＮ面と、導電性酸化膜１１表面とを、フュージョンボンディング法等により貼り合せる。その後、４５０℃の熱処理を行うことによって、水素イオン注入面で窒化物系半導体バルク結晶３０を厚み方向で分割する。これにより、窒化物系半導体薄膜１２が形成される（図２Ｃ）。窒化物系半導体バルク結晶３０の分割は、導電性半導体基板５０側から、例えば０．１μｍの深さで剥離する。
【００３２】
なお、窒化物系半導体バルク結晶３０と導電性半導体基板５０の貼り合わせは、フュージョンボンディング法に限定されるものではなく、公知の方法を制限なく適用することができる。例えば、Ｎ面をプラズマに曝すことによりその表面を活性化させた後に貼り合わせる、表面活性化法により貼り合わせてもよい。また、窒化物系半導体薄膜１２を得る方法としては、上述した窒化物系半導体バルク結晶を用いる方法に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の方法を採用することができる。例えば、異種基板上に、窒化物系半導体をエピタキシャル成長させ、成長面側を導電性酸化膜上に貼り合わせた後に、異種基板を剥離することにより窒化物系半導体薄膜を得るようにしてもよい。
【００３３】
続いて、窒化物系半導体薄膜１２上に、有機金属気相成長法により、不純物濃度が１×１０１６ｃｍ−３で膜厚が３μｍのｎ−-ＧａＮからなるドリフト層１３と、不純物濃度が１×１０１８ｃｍ−３で膜厚が０．６μｍのｐ‐ＧａＮからなるチャネル層１４と、不純物濃度が３×１０１８ｃｍ−３で膜厚が０．５μｍのｎ＋‐ＧａＮからなるコンタクト層１５とを、この順に成長させる（図２Ｄ）。
【００３４】
その後、ソース電極５２を形成する。具体的には、ソース電極５２が形成される領域に開口パターンを形成したフォトレジスト・マスクを利用し、蒸着・リフトオフ法を用いて、Ｔｉ／Ａｌ（３０ｎｍ／１８０ｎｍ）電極パターンを形成する。そして、７００℃、６０秒のＲＴＡ（Rapid Thermal Anneal）を行うことにより、ソース電極５２を得る。
【００３５】
次に、コンタクト層１５の表面からドリフト層１３に達する上面側トレンチ２１を形成する。具体的には、所定の領域に開口パターンを形成したフォトレジスト・マスクを利用して、ＩＣＰ（Inductively Coupled Plasma）ドライエッチ法により形成する。そして、上面側トレンチ２１内壁のダメージを除去するため、ＮＨ４ＯＨ（アンモニア水）によるウェットエッチング処理を行う。その後、ＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ法を用いて、上面側トレンチ２１の内壁面と縁部を覆うゲート絶縁膜１６を形成する（図２Ｅ）。
【００３６】
次いで、ゲート電極５１を形成する。具体的には、ゲート電極５１が形成される領域に開口パターンを形成したフォトレジスト・マスクを利用し、蒸着・リフトオフ法を用いて、Ｎｉ／Ａｕ（３０ｎｍ／３００ｎｍ）電極パターンを所定位置に形成する。
【００３７】
続いて、ドレイン電極５３を形成する。具体的には、まず、導電性半導体基板５０の裏面を研磨して薄層化する。その後、真空蒸着法を用いて、導電性半導体基板５０裏面にＴｉ／Ａｌからなるドレイン電極５３を形成する。以上の工程等を経て、図１に示す構成の窒化物系半導体からなる縦型トランジスタが製造される。
【００３８】
次に、本実施形態１に係る縦型トランジスタが、オン抵抗を十分に低くすることができる理由について説明する。まず、図７（特許文献１）の縦型トランジスタにおいて、オン抵抗を十分に低くすることが困難であった理由について説明する。
【００３９】
図７の構成において、貼り合わせ界面での抵抗を十分に低くするのが困難な第１の原因は、Ｓｉのバンドギャップ（１．１ｅＶ）とＧａＮのバンドギャップ（３．４ｅＶ）の差が大きいことにある。このようなバンドギャップの差（２．３ｅＶ）のものを直接貼り合せると、貼り合わせ界面の伝導帯、価電子帯にはそれぞれ１ｅＶ程度の非常に大きなバンド不連続が存在することになる。このバンド不連続が大きなポテンシャル障壁となることにより、Ｓｉ／ＧａＮ界面には大きな抵抗が発生する。すなわち、導電性のＳｉ基板１５０Ａと導電性のＧａＮ薄膜１５０Ｂを貼り合せる構成では、縦型トランジスタのオン抵抗を十分に低くすることが困難となる。
【００４０】
この問題を解決する方法として、バンドギャップがＧａＮに近い単結晶ＳｉＣ（バンドギャップ：３．２ｅＶ）を基板として用いる方法が考えられる。しかしながら、単結晶ＳｉＣ基板は、著しく高価である。また、大口径ウェハが存在しない。このため、Ｓｉ基板を用いたデバイス製造に比して、著しくコストが増加してしまう。すなわち、図７に示す構成では、十分にオン抵抗を低減した縦型トランジスタを低コストに製造することは困難である。
【００４１】
貼り合わせ界面での抵抗を十分に低くするのが困難な第２の原因は、Ｓｉ基板１５０Ａ及びＧａＮ薄膜１５０Ｂという半導体材料同士を貼り合わせていることに起因する。貼り合せ基板を用いた半導体素子の場合、貼り合わせの界面には多量の未結合手（ダングリングボンド）が存在する。そして、この未結合手がキャリアトラップとして機能する。このため、貼り合わせ界面には、界面のキャリアトラップに起因する界面抵抗の発生が避けられない。この界面抵抗を十分に低減するには、貼り合せる材料の一方を、比抵抗の低い導体（例えば３×１０−４Ωｃｍ以下）で構成することが有効である。
【００４２】
しかしながら、図７に示した縦型トランジスタでは、貼り合せている材料は、ＳｉとＧａＮであり、いずれも半導体である。半導体材料は、不純物を添加することで導電性が得られるが、良好な結晶性を保った状態で得られる比抵抗はせいぜい１×１０−２Ωｃｍ程度である。すなわち、貼り合わされる層の両方が比抵抗の高い材料で構成されていることになり、界面抵抗を十分に低減することが困難となる。この問題は、Ｓｉ基板の代わりに単結晶ＳｉＣ基板など、他の半導体基板を用いた場合においても解消することはできなかった。結果として、図７に示す構成では、十分にオン抵抗を低減した縦型トランジスタを製造することは困難であった。
【００４３】
一方、本実施形態１においては、導電性半導体基板５０と窒化物系半導体薄膜１２との間に、比抵抗が３×１０−４Ωｃｍ以下（具体例においては、２×１０−４Ωｃｍ）の導電性酸化膜１１を配設している。これにより、導電性酸化膜１１と導電性半導体基板５０との界面に大きな界面抵抗が生じることなく、接合を形成することができる。同様の理由により、導電性酸化膜１１と窒化物系半導体薄膜１２との界面に大きな界面抵抗を生じることなく、接合を形成することができる。
【００４４】
しかも、本実施形態１においては、導電性酸化膜１１として、Ａｌ添加ＺｎＯ（ＺＡＯ）というバンドギャップがＧａＮに近い（ＺｎＯ：３．３ｅＶ、ＧａＮ：３．４ｅＶ）材料を用いているため、導電性酸化膜１１と窒化物系半導体薄膜１２との界面の界面抵抗を特に低くすることができる。また、導電性半導体基板として、Ｓｉ基板を用いているので安価であるというメリットも有する。
【００４５】
以上の効果により、本実施形態１に係る縦型トランジスタ１は、従来の低コスト貼り合わせ技術を用いて作製されたゲート型電界効果トランジスタに比べて、オン抵抗を凡そ数１０％から、半分程度まで低減することができる。
【００４６】
本実施形態１によれば、導電性半導体基板５０と、窒化物系半導体薄膜１２との間に、３×１０−４Ωｃｍ以下の比抵抗の低い導電性酸化膜１１を配設している。これにより、導電性半導体基板５０／導電性酸化膜１１、導電性酸化膜１１／窒化物系半導体薄膜１２いずれの界面においても、界面抵抗を大幅に低減することができる。その結果、低オン抵抗の縦型トランジスタを実現することができる。
［実施形態２］    
【００４７】
次に、上記実施形態とは異なる縦型トランジスタの一例について説明する。本実施形態２に係る縦型トランジスタ２は、Ｎチャネル縦型ＭＯＳＦＥＴのドレイン側にＰコレクタを追加した、いわゆる絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）である。
【００４８】
本実施形態２に係る縦型トランジスタは、以下の点を除く基本的な構造は、上記実施形態１と同様である。すなわち、上記実施形態１においては、積層体２０に上面側トレンチ２１を形成していたのに対し、本実施形態２においては、積層体に上面側トレンチ２１が形成されていない点において相違する。従って、積層体の構造が上記実施形態１とは異なる。これに伴って、積層体の上層に配置される絶縁膜やゲート電極の形状が異なる。また、上記実施形態１においては、積層体２０の上層にソース電極が配設されていたのに対し、本実施形態２においては、積層体２０の上層にソース電極に代えてエミッタ電極が形成されている点が相違する。さらに、上記実施形態１においては、導電性半導体基板５０の裏面側にドレイン電極が形成されていたのに対し、本実施形態２においては、導電性半導体基板の裏面側にドレイン電極に変えてコレクタ電極が形成されている点において相違する。
【００４９】
図３に、実施形態２に係る縦型トランジスタの構造を模式的に示す断面図を示す。本実施形態２に係る縦型トランジスタ２は、導電性半導体基板５０ａ、ゲート電極５１ａ、エミッタ電極５５、コレクタ電極５６、導電性酸化膜１１ａ、窒化物系半導体薄膜１２ａ、窒化物系半導体からなる積層体２０ａ、絶縁膜１６ａ等を備える。
【００５０】
縦型トランジスタ２は、少なくとも以下の構造を備える。すなわち、導電性半導体基板５０ａ上に、比抵抗が３×１０−４Ωｃｍ以下の導電性酸化膜１１ａが形成されている。導電性酸化膜１１ａ上には、これと貼り合せてなる、不純物濃度が５×１０１７ｃｍ−３以上のｐ＋型の窒化物系半導体薄膜１２ａが形成されている。窒化物系半導体薄膜１２ａ上には、エピタキシャル成長させることにより得た窒化物系半導体からなる積層体２０ａが形成されている。積層体２０ａ表面には、エミッタ電極５５が形成され、導電性半導体基板５０ａ裏面にはコレクタ電極５６が形成されている。そして、エミッタ電極５５とコレクタ電極５６との間を流れる電流の大きさを制御する機能を有するゲート電極５１ａが形成されている。
【００５１】
以下、本実施形態２の具体的な一例について説明する。導電性半導体基板５０ａの構成、好ましい材料等については、上記実施形態１で述べたとおりである。本実施形態２においては、比抵抗が０．０４Ωｃｍのｐ型ポリＳｉＣを用いた。
【００５２】
導電性酸化膜１１ａの比抵抗の範囲や、好ましい材料等は、上記実施形態１と同様である。本実施形態２においては、導電性酸化膜１１aとして、比抵抗が１．５×１０−４ΩｃｍのＩＴＯを用いた。また、窒化物系半導体薄膜１２ａとして、不純物濃度が１×１０１８ｃｍ−３で、膜厚が０．３μｍのｐ＋-ＧａＮを用いた。
【００５３】
縦型トランジスタの低オン抵抗をより効果的に実現するためには、導電性酸化膜のバンドギャップが２．８ｅＶ〜４．０ｅＶである材料を選択することが好ましい。この範囲のバンドギャップの導電性材料を用いることにより、その直上層に形成される窒化物系半導体薄膜との界面抵抗をより効果的に低減することができる。これは、窒化物系半導体薄膜とのバンドギャップ差を小さくできるためである（窒化物系半導体薄膜としてＧａＮを適用した場合、そのバンドギャップは３．４ｅＶである）。バンドギャップが２．８ｅＶ〜４．０ｅＶとなる導電性酸化膜の好適な材料としては、ＩＴＯ、ＺｎＯ、ＴｉＯ２、ＳｎＯ２、ＣｄＯ等を挙げることができる。また、比抵抗を効果的に下げるため、前述の材料に金属不純物を添加したものも好適に適用することができる。
【００５４】
積層体２０ａは、ドリフト層１３ａ、チャネル層１４ａ、コンタクト層１５ａを備える。ドリフト層１３ａには、不純物濃度が１×１０１６ｃｍ−３で、膜厚が５μｍのｎ−-ＧａＮを、チャネル層１４ａには、不純物濃度が１×１０１８ｃｍ−３のｐ‐ＧａＮを適用した。さらに、コンタクト層１５ａには、不純物濃度が５×１０１８ｃｍ−３のｎ＋‐ＧａＮを適用した。
【００５５】
ドリフト層１３ａの形状は、図３に示すように、凸部を有する構造となっている。チャネル層１４ａ及びコンタクト層１５ａは、ドリフト層１３ａの突出部の両脇部にこの順に形成されている（図３参照）。
【００５６】
エミッタ電極５５は、コンタクト層１５ａの表面の所定の位置に形成されている。コレクタ電極５６は、前述したように、導電性半導体基板５０ａの裏面側に形成されている。エミッタ電極５５及びコレクタ電極５６は、ともに、Ｔｉ／Ａｌからなる材料を用いた。無論、エミッタ電極５５とコレクタ電極５６の組成比等は、適宜変更可能であり、両者で一致する必要ない。また、異なる材料を用いてもよい。
【００５７】
積層体２０ａの表面には、コンタクト層１５ａの表面の一部と、チャネル層１４ａの表面全体と、ドリフト層１３ａの表面の少なくとも一部を覆うように、ゲート絶縁膜１６ａが形成されている。そして、ゲート電極５１ａが、ゲート絶縁膜１６ａ上に、ゲート絶縁膜１６ａを介してドリフト層１３ａ、その外側に配置されるチャネル層１４ａ、コンタクト層１５ａと対向配置されるように形成されている。本実施形態２においては、ゲート電極５１ａとして、Ｎｉ／Ａｕを適用した。本実施形態２に係る縦型トランジスタ２は、上記のような構成となっている。
【００５８】
次に、本実施形態２に係る縦型トランジスタの製造方法について説明する。まず、導電性半導体基板５０ａ上に導電性酸化膜１１ａを形成し、導電性酸化膜１１ａ上に窒化物系半導体薄膜１２ａを形成する。そして、窒化物系半導体薄膜１２ａの上層に、窒化物系半導体からなる積層体２０ａをエピタキシャル成長させ、積層体２０ａ表面にエミッタ電極５５を形成する。そして、導電性半導体基板５０ａ裏面にコレクタ電極５６を形成する。以下、本実施形態２に係る縦型トランジスタの製造方法の具体的な一例を、図４Ａ〜図４Ｃを参照しつつ説明する。図４Ａ〜図４Ｃは、本実施形態２に係る縦型トランジスタの製造工程を模式的に示す断面図である。
【００５９】
はじめに、実施形態１と同様にして、導電性半導体基板５０ａ上に導電性酸化膜１１ａ、窒化物系半導体薄膜１２ａとが貼り合わされた基板を作製する（図４Ａ）。実施形態１との違いは、上述したように材料が異なる点のみであり、製法としては図２Ａ〜図２Ｃと全く同様に貼り合わせ基板を作製することが可能である。
【００６０】
次に、窒化物系半導体薄膜１２ａ上に、有機金属気相成長法を用い、不純物濃度が１×１０１６ｃｍ−３で、膜厚が５μｍのｎ−-ＧａＮからなるドリフト層１３ａを成長させる。その後、選択イオン注入により、ドリフト層１３ａの一部領域にＭｇイオンを注入してチャネル層１４ａを形成する。次いで、チャネル層１４ａの一部にＳｉイオンを注入してコンタクト層１５ａを形成することで、窒化物系半導体からなる積層体２０ａを得る。積層体２０ａ表面に、保護膜（不図示）として２００ｎｍのＳｉＯ２膜を形成した後、１２５０℃で６０秒間の熱処理を行う。これにより、注入イオンが活性化する。その後、保護膜を緩衝フッ酸で除去する（図４Ｂ）。
【００６１】
積層体２０ａ上に、ＡＬＤ（Atomic Layer Deposition）法を用いて、Ａｌ２Ｏ３からなるゲート絶縁膜１６ａを形成する。エミッタ電極５５が形成される領域に開口パターンを形成したフォトレジスト・マスクを利用し、緩衝フッ酸でゲート絶縁膜１６ａの一部をエッチングした後、蒸着・リフトオフ法を用いて、Ｔｉ／Ａｕ（３０ｎｍ／１８０ｎｍ）電極を所定位置に形成する。次いで、７００℃、６０秒のＲＴＡを行って、エミッタ電極５５を得る（図４Ｃ）。
【００６２】
ゲート電極５１ａが形成される領域に、開口パターンを形成したフォトレジスト・マスクを利用し、蒸着・リフトオフ法を用いて、Ｎｉ／Ａｕ（３０ｎｍ／３００ｎｍ）電極を所定位置に形成する。導電性半導体基板５０ａの裏面を研磨して薄層化した後、真空蒸着法を用いて導電性半導体基板５０ａ裏面にＴｉ／Ａｌからなるドレイン電極５３ａを形成することで、図３の構成になる縦型トランジスタを製造する。
【００６３】
本実施形態２では、比抵抗が３×１０−４Ωｃｍ以下（具体例では、１．５×１０−４Ωｃｍ）の導電性酸化膜１１ａを用いているため、導電性酸化膜１１ａと導電性半導体基板５０ａとの界面に大きな界面抵抗が生じることなく、接合を形成することができる。また、同様の理由により、導電性酸化膜１１ａと窒化物系半導体薄膜１２ａとの界面のいずれにも大きな界面抵抗を生じることなく、接合を形成することができる。
【００６４】
しかも、導電性酸化膜１１ａとして、ＩＴＯというバンドギャップがＧａＮに近い（ＩＴＯ：３ｅＶ、ＧａＮ：３．４ｅＶ）材料を用いているため、導電性酸化膜１１ａと窒化物系半導体薄膜１２ａとの界面の界面抵抗を特に低くすることができる。さらに、ＩＴＯのバンドギャップは、導電性半導体基板５０ａに用いているポリＳｉＣのバンドギャップ（２．３ｅＶ〜３．２ｅＶ）とも近いため、導電性酸化膜１１ａと導電性半導体基板５０ａとの界面の界面抵抗を低くすることができる。以上の効果により、本実施形態２に係る縦型トランジスタ２は、従来の低コスト貼り合わせ技術を用いて作製された窒化物系半導体を用いた絶縁ゲートバイポーラトランジスタに比べて、オン抵抗を凡そ数１０％から、半分程度まで低減することができる。
［実施形態３］
【００６５】
本実施形態３に係る縦型トランジスタは、いわゆる高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）である。
【００６６】
本実施形態３に係る縦型トランジスタは、以下の点を除く基本的な構造は、上記実施形態１と同様である。すなわち、上記実施形態１においては、導電性半導体基板５０にトレンチを形成していなかったのに対し、本実施形態３においては、導電性半導体基板に導電性酸化膜まで到達するトレンチを形成している点において相違する。また、積層体の構成が、上記実施形態１と異なる。
【００６７】
図５に、本実施形態３に係る縦型トランジスタの構造を模式的に示す断面図を示す。本実施形態３に係る縦型トランジスタ３は、導電性半導体基板５０ｂ、ゲート電極５１ｂ、ソース電極５２ｂ、ドレイン電極５３ｂ、導電性酸化膜１１ｂ、窒化物系半導体薄膜１２ｂ、窒化物系半導体からなる積層体２０ｂ等を備える。
【００６８】
縦型トランジスタ３は、少なくとも以下の構造を備える。すなわち、導電性半導体基板５０ｂ上に、比抵抗が３×１０−４Ωｃｍ以下の導電性酸化膜１１ｂが形成されている。導電性酸化膜１１ｂ上には、これと貼り合せてなる、不純物濃度が５×１０１７ｃｍ−３以上のｎ＋型若しくはｐ＋型の窒化物系半導体薄膜１２ｂが形成されている。窒化物系半導体薄膜１２ｂ上には、エピタキシャル成長させることにより得た窒化物系半導体からなる積層体２０ｂが形成されている。積層体２０ｂ表面には、ソース電極５２ｂが形成されている。導電性半導体基板５０ｂの一部には、その裏面から導電性酸化膜１１ｂに達する裏面側トレンチ２３が形成されている。導電性半導体基板５０ｂの裏面と、前記裏面側トレンチ２３内壁とには、これらを覆うドレイン電極５３ｂが形成されている。また、積層体２０ｂ上には、ソース電極５２ｂとドレイン電極５３ｂとの間を流れる電流の大きさを制御する機能を有するゲート電極５１ｂが形成されている。
【００６９】
以下、本実施形態３の具体的な一例について説明する。導電性半導体基板５０ｂの構成、好ましい材料等については、上記実施形態１で述べたとおりである。本実施形態３においては、導電性半導体基板５０ｂとして、比抵抗が０．０２Ωｃｍのｎ型Ｓｉを用いた。
【００７０】
導電性酸化膜１１ｂの比抵抗の範囲や、好ましい材料は、上記実施形態１と同様である。また、窒化物系半導体薄膜１２ｂの好ましい不純物濃度等についても、上記実施形態１で述べたとおりである。本実施形態３においては、導電性酸化膜１１ｂとして、比抵抗が３×１０−４ΩｃｍのＮｂ添加ＴｉＯ２を用いた。また、窒化物系半導体薄膜１２ｂとして、不純物濃度が５×１０１８ｃｍ−３で膜厚が０．１μｍのｎ＋-ＧａＮを用いた。
【００７１】
積層体２０ｂは、ドリフト層１３ｂ、障壁層１７、チャネル層１４ｂ、チャネル層１４ｂにヘテロ接合する電子供給層１８がこの順に積層されている。ドリフト層１３ｂには、不純物濃度が１×１０１６ｃｍ−３で、膜厚が４μｍのｎ−-ＧａＮを、障壁層１７には、不純物濃度が１×１０１８ｃｍ−３で膜厚が０．５μｍのｐ‐ＧａＮを用いた。また、チャネル層１４ｂには、膜厚が５０ｎｍのノンドープＧａＮを、電子供給層１８には、膜厚が３０ｎｍのノンドープＡｌ０．２Ｇａ０．８Ｎを用いた。
【００７２】
電子供給層１８の表面には、Ｔｉ／Ａｌからなるソース電極５２ｂとＮｉ／Ａｕからなるゲート電極５１ｂが形成されている。また、ゲート電極５１ｂに対して、ソース電極５２ｂが対向配置されていない側には、電子伝導領域として機能する不純物濃度が３×１０１８ｃｍ−３のｎ＋型領域１９が形成されている。電子伝導領域として機能するｎ＋型領域１９は、少なくともチャネル層１４ｂの実質的な表面から、障壁層１７よりも窒化物系半導体薄膜１２ｂ側に近い領域までに亘って延在する領域に形成されている。本実施形態３に係るｎ＋型領域１９は、チャネル層１４ｂの表面からドリフト層１３ｂの一部の領域に到達する領域に形成されている。なお、ｎ＋型領域１９は、電子供給層１８の表面から、障壁層１７よりも窒化物系半導体薄膜１２ｂ側に近い領域までに亘って延在する領域に形成するようにしてもよい。導電性半導体基板５０ｂの一部には、その裏面から導電性酸化膜１１ｂに達する裏面側トレンチ２３が形成されており、導電性半導体基板５０ｂの裏面と裏面側トレンチ２３内壁とを覆う、Ｔｉ／Ａｌからなるドレイン電極５３ｂが形成されている。
【００７３】
実施形態３に係る縦型トランジスタは、チャネル層１４ｂと電子供給層１８との界面付近に、分極効果により蓄積される２次元電子ガス２５をチャネルとする、いわゆる高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）となっている。
【００７４】
次に、実施形態３に係る縦型トランジスタの製造方法の一例を、図６Ａ〜図６Ｃを参照しつつ説明する。図６Ａ〜図６Ｃは、本実施形態３に係る縦型トランジスタの製造工程を模式的に示す断面図である。
【００７５】
はじめに、実施形態１と同様にして、導電性半導体基板５０ｂ上に導電性酸化膜１１ｂ、窒化物系半導体薄膜１２ｂとが貼り合わされた基板を作製する（図６Ａ）。実施形態１との違いは、導電性酸化膜１１ｂにＮｂ添加ＴｉＯ２を用いるという材料の違いのみで、製法としては図２Ａ〜図２Ｃと全く同様に貼り合わせ基板を作製することが可能である。
【００７６】
次に、窒化物系半導体薄膜１２ｂ上に、有機金属気相成長法を用い、積層体２０ｂを得る。具体的には、不純物濃度が１×１０１６ｃｍ−３で膜厚が４μｍのｎ−-ＧａＮからなるドリフト層１３ｂと、不純物濃度が１×１０１８ｃｍ−３で膜厚が０．５μｍのｐ‐ＧａＮからなる障壁層１７と、膜厚が５０ｎｍのノンドープＧａＮからなるチャネル層１４ｂと、膜厚が３０ｎｍのノンドープＡｌ０．２Ｇａ０．８Ｎからなる電子供給層１８とを成長させる。次いで、選択イオン注入を用いて、積層体２０ｂの一部にＳｉイオンを注入してｎ＋型領域層１９を形成する。その後、積層体２０ｂ表面に、保護膜（不図示）として３００ｎｍのＳｉＯ２膜を形成した後、１２５０℃で６０秒間の熱処理を行う。これにより、注入イオンが活性化する。その後、保護膜を緩衝フッ酸で除去する（図６Ｂ）。
【００７７】
続いて、電子供給層１８上にソース電極５２ｂを形成する。具体的には、ソース電極５２ｂが形成される領域に開口パターンを形成したフォトレジスト・マスクを利用し、蒸着・リフトオフ法を用いて、Ｔｉ／Ａｌ（３０ｎｍ／１８０ｎｍ）電極パターンを、電子供給層１８表面の所定位置に形成する。その後、７００℃、６０秒のＲＴＡを行って、ソース電極５２ｂを得る。
【００７８】
次いで、同じく電子供給層１８上であって、ソース電極５２ｂと離間した位置にゲート電極５１ｂを形成する。具体的には、ゲート電極５１ｂが形成される領域に開口パターンを形成したフォトレジスト・マスクを利用し、蒸着・リフトオフ法を用いて、Ｎｉ／Ａｌ（３０ｎｍ／３００ｎｍ）電極パターンを、電子供給層１８表面の所定位置に形成する（図６Ｃ）。
【００７９】
次に、導電性半導体基板５０ｂの裏面側にドレイン電極を形成する。具体的には、導電性半導体基板５０ｂの裏面を研磨して薄層化した後、所定の位置に開口パターンを形成したフォトレジスト・マスクを利用し、ＲＩＥ（Reactive Ion Etching）法を用いて、導電性半導体基板５０ｂの裏面から導電性酸化膜１１ｂに達する裏面側トレンチ２３を形成する。次いで、真空蒸着法を用いて導電性半導体基板５０ｂ裏面と前記裏面側トレンチ２３内壁とを覆うように、Ｔｉ／Ａｌからなるドレイン電極５３ｂを形成することで、図５の構成になる縦型トランジスタ３を完成する。
【００８０】
縦型トランジスタ３によれば、チャネル層１４ｂと電子供給層１８との界面に、分極電荷により蓄積される２次元電子ガス２５をチャネルとする、いわゆる高電子移動度トランジスタが製造される。
【００８１】
本実施形態３では、比抵抗が３×１０−４Ωｃｍ以下（具体例では、３×１０−４Ωｃｍ）の導電性酸化膜１１ｂを用いているため、導電性酸化膜１１ｂと導電性半導体基板５０ｂとの界面に大きな界面抵抗を生じることなく、接合することができる。同様の理由により、導電性酸化膜１１ｂと窒化物系半導体薄膜１２ｂとの界面に大きな界面抵抗を生じることなく、接合を形成することができる。
【００８２】
しかも、導電性酸化膜１１ｂとして、Ｎｂ添加ＴｉＯ２というバンドギャップがＧａＮに近い（ＴｉＯ２：３．２ｅＶ、ＧａＮ：３．４ｅＶ）材料を用いているため、導電性酸化膜１１ｂと窒化物系半導体薄膜１２ｂとの界面の界面抵抗を特に低くすることができる。さらに、本実施形態３では、導電性半導体基板５０ｂの一部に、その裏面から導電性酸化膜１１ｂに達する裏面側トレンチ２３を形成し、ドレイン電極５３ｂが導電性酸化膜１１ｂに直接接触するように形成している。これにより、ｎ型Ｓｉからなる導電性半導体基板５０ｂと、Ｎｂ添加ＴｉＯ２からなる導電性酸化膜１１ｂとのバンドギャップ差に起因した界面抵抗をほぼ０にすることができる。以上の効果により、本実施形態３に係る縦型トランジスタは、従来の低コスト貼り合わせ技術を用いて作製された窒化物系半導体を用いた高電子移動度トランジスタに比べて、オン抵抗を凡そ数１０％から、半分程度まで低減することができる。
【００８３】
本実施形態３に係る縦型トランジスタでは、導電性半導体基板５０ｂの一部に、導電性酸化膜１１ｂに達する裏面側トレンチ２３を形成している。この場合、ドレイン電極５３ｂ、又はコレクタ電極は、導電性半導体基板５０ｂの裏面だけでなく、裏面側トレンチ２３の側面及び底面にも接触するように形成することが好ましい。このような構成にすることで、導電性半導体基板５０ｂ／導電性酸化膜１１ｂ界面の界面抵抗を低減することができ、より低いオン抵抗の縦型トランジスタを実現することができる。
【００８４】
以上、本発明の具体例として実施形態１〜３を例として説明したが、上記本実施形態１〜３に示した材料や製造工程は、一例を示したものであってこれに限定されるものではない。窒化物系半導体としてＧａＮ系の例について述べたが、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ系などの窒化物系半導体においても、本発明を適用することができる。ゲート絶縁膜１６、１６ａには、ＳｉＯ２やＡｌ２Ｏ３だけでなく、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＭｇＯ、Ｓｃ２Ｏ３、ＺｒＯ２、ＨｆＯ２、あるいはこれらの積層構造を用いることができる。また、電子供給層１８とゲート電極５１ｂとの間にゲート絶縁膜を設けてＭＩＳゲート構造とすることもできる。
【００８５】
また、上記実施形態１〜３は、各構造を自由に組み合わせることが可能である。例えば、上記実施形態１〜３に示したそれぞれのチャネル構造は、これに限定されるものではなく、各チャネル構造を他の実施形態に適用することも可能である。例えば、実施形態１に示したトレンチゲート型のチャネルを、実施形態２に適用してトレンチゲート型ＩＧＢＴを作製することも可能である。また、実施形態３に示したＨＥＭＴ型のチャネルを実施形態１に適用することも可能である。さらに、実施形態３に示した導電性半導体基板５０ｂの一部に、その裏面から導電性酸化膜１１ｂに達する裏面側トレンチ２３を形成する構成は、実施形態１及び２に適用可能である。
【００８６】
また、窒化物系半導体をエピタキシャル成長した積層体の層数や厚さ、組成などの構造は、実施形態１〜３に挙げた構造に限定されない。例えば、実施形態２では貼り合わせにより得たｐ＋‐ＧａＮよりなる窒化物系半導体薄膜１２ａの上に、ｎ−-ＧａＮからなるドリフト層１３ａを成長させる例を説明した。しかしながら、エピタキシャル成長開始界面とｐｎ接合界面を一致させると良好なｐｎ接合を得るのが難しい場合には、ドリフト層１３ａ成長前にｐ＋‐ＧａＮ層をエピタキシャル成長させ、次いでｎ−-ＧａＮからなるドリフト層１３ａを成長させてもよい。これにより、エピタキシャル成長開始界面とｐｎ接合界面を異なる位置にすることができる。このようにエピタキシャル成長により得る積層体は、窒化物系半導体を積層したものであれば、その層数、厚さ、組成など自由に組み合わせて用いることができる。
【００８７】
以上、実施形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【００８８】
上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下に限定されるものではない。
【００８９】
（付記１）  導電性半導体基板と、前記導電性半導体基板表面に形成され、比抵抗が３×１０−４Ωｃｍ以下の導電性酸化膜と、前記導電性酸化膜上に貼り合せてなる、不純物濃度が５×１０１７ｃｍ−３以上のｎ＋型、又はｐ＋型の窒化物系半導体薄膜と、前記窒化物系半導体薄膜上にエピタキシャル成長された、窒化物系半導体からなる積層体と、前記積層体表面に形成されたソース電極、又はエミッタ電極と、前記導電性半導体基板裏面に形成されたドレイン電極、又はコレクタ電極と、前記ソース電極と前記ドレイン電極との間、若しくは前記エミッタ電極と前記コレクタ電極との間を流れる電流の大きさを制御する機能を有するゲート電極とを備える縦型トランジスタ。
【００９０】
（付記２）  前記導電性酸化膜の融点が、１３００℃以上であることを特徴とする付記１に記載の縦型トランジスタ。
【００９１】
（付記３）  前記導電性酸化膜のバンドギャップが、２．８ｅＶ以上、４．０ｅＶ以下であることを特徴とする付記１又は２に記載の縦型トランジスタ。
【００９２】
（付記４）  前記導電性酸化膜が、ＩＴＯ、ＺｎＯ、ＴｉＯ２、ＳｎＯ２、ＣｄＯ、若しくは、これらに金属不純物を添加したもののいずれかであることを特徴とする付記１乃至３のいずれかに記載の縦型トランジスタ。
【００９３】
（付記５）  前記導電性半導体基板が、Ｓｉ、ポリＳｉ、ポリＳｉＣのいずれかよりなることを特徴とする付記１乃至４のいずれかに記載の縦型トランジスタ。
【００９４】
（付記６）  前記導電性半導体基板の一部に、その裏面から前記導電性酸化膜に達する裏面側トレンチが形成されており、前記ドレイン電極、又は前記コレクタ電極は、前記導電性半導体基板の裏面と前記裏面側トレンチの内壁とを覆うように形成されていることを特徴とする付記１乃至５のいずれかに記載の縦型トランジスタ。
【００９５】
（付記７）  前記窒化物系半導体からなる積層体は、前記窒化物系半導体薄膜上に形成されたドリフト層と、前記ドリフト層上に形成された障壁層と、前記障壁層上に形成されたチャネル層と、前記チャネル層上にヘテロ接合する電子供給層とを備えており、前記ゲート電極は、前記積層体上に前記ソース電極と間隙を持って対向配置されるように形成され、前記ゲート電極に対して、前記ソース電極が対向配置されていない側に、少なくとも前記チャネル層の実質的な表面から、前記障壁層よりも前記窒化物系半導体薄膜側に近い領域までに亘って延在する電子伝導領域を備えていることを特徴とする付記１乃至６いずれかに記載の縦型トランジスタ。
【００９６】
（付記８）  前記導電性酸化膜の膜厚は、５ｎｍ以上、１０００ｎｍ以下であることを特徴とする付記１乃至７のいずれかに記載の縦型トランジスタ。
【００９７】
（付記９）  前記導電性酸化膜の膜厚は、１０ｎｍ以上、５００ｎｍ以下であることを特徴とする付記１乃至８のいずれかに記載の縦型トランジスタ。
【００９８】
（付記１０）  前記導電性酸化膜の膜厚は、２０ｎｍ以上、３００ｎｍ以下であることを特徴とする付記１乃至９のいずれかに記載の縦型トランジスタ。
【００９９】
（付記１１）  前記窒化物系半導体薄膜は、前記不純物濃度が１×１０１８ｃｍ−３以上、５×１０２０ｃｍ−３以下であることを特徴とする付記１乃至１０のいずれかに記載の縦型トランジスタ。
【０１００】
（付記１２）  導電性半導体基板上に、導電性酸化膜を形成し、前記導電性酸化膜上に、窒化物系半導体薄膜を形成し、前記窒化物系半導体薄膜の上層に、窒化物系半導体からなる積層体をエピタキシャル成長させ、前記積層体表面にソース電極、又はエミッタ電極を形成し、前記導電性半導体基板裏面にドレイン電極、又はコレクタ電極を形成する縦型トランジスタの製造方法。
【０１０１】
（付記１３）  前記窒化物系半導体薄膜は、前記導電性酸化膜上に、窒化物系半導体バルク結晶を貼り合わせ、前記窒化物系半導体バルク結晶を厚み方向で分割することにより得ることを特徴とする付記１２に記載の縦型トランジスタの製造方法。
【０１０２】
（付記１４）  縦型トランジスタが搭載された半導体装置であって、前記縦型トランジスタとして付記１乃至１１のいずれかに記載の縦型トランジスタを備える半導体装置。
【０１０３】
この出願は、２００９年７月１４日に出願された日本出願特願２００９−１６５３５８を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【０１０４】
本発明に係る窒化物系半導体を用いた縦型トランジスタは、低いオン抵抗を低コストに実現することができ、消費電力を小さくできる構造を有する。これらの利点を活用して、ＰＣの電源や自動車のパワーステアリングなどの電力制御装置に使用されるトランジスタへの応用が可能である。
【符号の説明】
【０１０５】
１〜３    縦型トランジスタ
１１    導電性酸化膜
１２    窒化物系半導体薄膜
１３    ドリフト層
１４    チャネル層
１５    コンタクト層
１６    絶縁膜
１７    障壁層
１８    電子供給層
１９    ｎ＋型領域
２０    積層体
２１    上面側トレンチ
２３    裏面側トレンチ
２５    ２次元電子ガス
３０    窒化物系半導体バルク結晶
５０    導電性半導体基板
５１    ゲート電極
５２    ソース電極
５３    ドレイン電極
５５    エミッタ電極
５６    コレクタ電極
【図１】
0005468609.tif 000002
【図２Ａ】
0005468609.tif 000003
【図２Ｂ】
0005468609.tif 000004
【図２Ｃ】
0005468609.tif 000005
【図２Ｄ】
0005468609.tif 000006
【図２Ｅ】
0005468609.tif 000007
【図３】
0005468609.tif 000008
【図４Ａ】
0005468609.tif 000009
【図４Ｂ】
0005468609.tif 000010
【図４Ｃ】
0005468609.tif 000011
【図５】
0005468609.tif 000012
【図６Ａ】
0005468609.tif 000013
【図６Ｂ】
0005468609.tif 000014
【図６Ｃ】
0005468609.tif 000015
【図７】
0005468609.tif 000016