(57)【特許請求の範囲】
【請求項１】
単結晶インゴットをスライスして半導体ウェーハを得るスライス工程と、
該スライス工程によって得られた半導体ウェーハの外周部を面取りし、面取り部を形成する面取り工程と、
該面取りした半導体ウェーハを平坦化する平坦化工程と、
該平坦化した半導体ウェーハの主面のうち少なくとも一方を研磨する研磨工程とを含む、半導体ウェーハの製造方法であって、
前記研磨工程では、ＲＯＡ及びＥＳＦＱＲの規格に応じて、所望の直径よりも０．３ｍｍ以下大きい直径の範囲、前記面取り部の面取り幅が５０μｍ以上２５０μｍ以下の範囲で調節した前記平坦化した半導体ウェーハの主面のうち、少なくとも一方を研磨することを特徴とする半導体ウェーハの製造方法。
【請求項２】
前記研磨工程では、ＲＯＡ及びＥＳＦＱＲの規格に応じて、所望の直径よりも０．０５ｍｍ以上０．２ｍｍ以下大きい直径の範囲で調節した前記平坦化した半導体ウェーハの主面のうち少なくとも一方を研磨することを特徴とする請求項１に記載の半導体ウェーハの製造方法。
【請求項３】
前記研磨工程では、ＲＯＡ及びＥＳＦＱＲの規格に応じて、前記面取り部の面取り幅が５０μｍ以上２００μｍ以下の範囲で調節した前記平坦化した半導体ウェーハの主面のうち少なくとも一方を研磨することを特徴とする請求項１又は請求項２に記載の半導体ウェーハの製造方法。
【請求項４】
前記ＲＯＡの規格は、研磨後の半導体ウェーハのＲＯＡが、外周除外領域を０．５ｍｍとして測定した場合に２００ｎｍ以下であり、又は、外周除外領域を１．０ｍｍとして測定した場合に５０ｎｍ以下であることを特徴とする請求項１乃至請求項３いずれか１項に記載の半導体ウェーハの製造方法。
【請求項５】
前記ＥＳＦＱＲの規格は、研磨後の半導体ウェーハの外周１ｍｍから３５ｍｍ、角度は５°の矩形領域のＥＳＦＱＲａｖｅが６５ｎｍ以下であることを特徴とする請求項１乃至請求項４いずれか１項に記載の半導体ウェーハの製造方法。
【請求項６】
外周部に面取り部が形成され、少なくとも一方の主面が研磨された半導体ウェーハであって、
前記半導体ウェーハの直径は所望の直径よりも０．３ｍｍ以下大きく、前記半導体ウェーハの外周端から前記面取り部と前記主面の境界位置までの面取り幅が５０μｍ以上２５０μｍ以下であり、前記半導体ウェーハの外周部のＲＯＡは、外周除外領域を０．５ｍｍとして測定した場合に２００ｎｍ以下であり、又は、外周除外領域を１．０ｍｍとして測定した場合に５０ｎｍ以下であり、前記半導体ウェーハの外周１ｍｍから３５ｍｍ、角度は５°の矩形領域のＥＳＦＱＲａｖｅは６５ｎｍ以下であることを特徴とする半導体ウェーハ。
【請求項７】
前記半導体ウェーハの直径は所望の直径よりも０．０５ｍｍ以上０．２ｍｍ以下大きいことを特徴とする請求項６に記載の半導体ウェーハ。
【請求項８】
前記面取り幅が５０μｍ以上２００μｍ以下であることを特徴とする請求項６又は請求項７に記載の半導体ウェーハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エッジ近傍の平坦度が高い半導体ウェーハ及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭやフラッシュメモリ等のデバイスの集積度が上がるとともに、材料基板である半導体ウェーハに求められる平坦度規格はますます厳しくなっている。特に、半導体ウェーハ外周部の平坦度が半導体素子の歩留まりに大きく影響している。
【０００３】
近年、微細化が進むにつれ、半導体ウェーハの外周まで平らな形状が求められるようになり、エッジ近傍の平坦度を評価するため、ＲＯＡ（Ｒｏｌｌ  Ｏｆｆ  Ａｍｏｕｎｔ、ロールオフ量、エッジロールオフ量ともいう）やＥＳＦＱＲ（Ｅｄｇｅ  Ｓｉｔｅ  Ｆｌｏｎｔ  ｌｅａｓｔ  ｓＱｕａｒｅ  Ｒａｎｇｅ）といった指標が使用されている。ＲＯＡやＥＳＦＱＲは、いずれも半導体ウェーハの外周ダレ量（エッジロールオフ）を示すパラメータである。
【０００４】
一般的なＲＯＡの定義を図１６を参照して説明する。図１６中の横軸は半導体ウェーハの外周端からの距離を示し、縦軸はウェーハ表面の形状の変位量を示す。一般的に、ＲＯＡとは、半導体ウェーハ裏面を平面に矯正した状態で半導体ウェーハ表面の傾きを補正した上で、半導体ウェーハ外周から３〜６ｍｍの平坦な領域（図１６中ｒ１からｒ２の間）を基準とし、外周端から０．５ｍｍや１ｍｍ（図１６中、半導体ウェーハ外周端からの距離をｒ０で示している）の箇所の、上記基準からの形状変位量の変化ｄをダレ量として示すものである。ｒ０よりも外周端側を外周除外領域（周辺部除外領域ともいい、平坦度規格の適用範囲外とする部位のウェーハ外周端からの距離をいう）ともいう。
【０００５】
また、一般的なＥＳＦＱＲの定義を図１７を参照して説明する。図１７（ａ）は半導体ウェーハの上面図を示し、その外周部が７２個の矩形領域に分割されているところが示されている。図１７（ｂ）はその矩形領域の一個を拡大した図であり、図１７（ｂ）中に示されるように、矩形領域は外周端から直径方向に伸びる３５ｍｍの直線Ｌ２と、半導体ウェーハ外周部の周方向５°に相当する弧Ｌ１により囲まれており、外周端から直径方向に１ｍｍＬ３の領域は含まれない。ここでＥＳＦＱＲとは、この矩形領域のＳＦＱＲ値（領域内最小二乗面からの最大変位量）である。ＲＯＡ及びＥＳＦＱＲの両者とも数値絶対値が小さい方がダレ量の少ないことを示す。Ｌ３に示される外周端側を外周除外領域（周辺部除外領域ともいい、平坦度規格の適用範囲外とする部位のウェーハ外周端からの距離をいう）ともいう。
【０００６】
半導体基板材料として用いられるシリコンウェーハの製造方法は、一般にチョクラルスキー（Ｃｚｏｃｈｒａｌｓｋｉ；ＣＺ）法等を使用して単結晶インゴットを製造する結晶成長工程と、この単結晶インゴットをスライスし、ウェーハを加工するウェーハ加工工程とを経る。このウェーハ加工工程は、より細分化すると、単結晶インゴットをスライスして薄円板状のウェーハを得るスライス工程と、該スライス工程によって得られたウェーハの割れ、欠けを防止するためにその外周部を面取りする面取り工程と、このウェーハを平坦化するラッピング工程又は研削工程と（平坦化工程）、そのウェーハ表面及び裏面のうち少なくとも一方を鏡面化する研磨工程と、研磨されたウェーハを洗浄して、これに付着した研磨剤や異物を除去する洗浄工程とからなるのが通常である。また、上記表裏面の研磨工程に前後して、面取り部研磨工程が付加されることもある。
【０００７】
これらの工程のうち、研磨工程ではいろいろな形態の研磨方式があるが、直径３００ｍｍ以上のような大直径のシリコンウェーハの鏡面研磨方法は、ラッピング加工のように両面を同時に鏡面化する両面研磨方式と片面を研磨するＣＭＰ（化学的機械研磨）方式とが採用されている。これらの研磨においては、ウェーハ外周部に加わる仕事量が中心部と比較して大きくなるため、外周ダレが生じ、さらにウェーハの直径が大きくなると外周ダレが発生しやすくなる。外周ダレはウェーハ表面と面取り部の境界付近の変化が特に大きく、具体的にはエッジから０．５〜１ｍｍの間で大きく変化しており、外周から１ｍｍの点を測定エリアとして含むＲＯＡやＥＳＦＱＲの値を悪くしている。このような外周ダレは、研磨布の変形による研磨圧力の増加が原因であり、クロス変形による影響を低減する為、リテーナー機構を持つ研磨ヘッドを使用したり（特許文献１）、クロス物性を変化させたり等の改善が行われている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平８−２５７８９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来のように、リテーナー機構を持つ研磨ヘッドを使用した場合、ウェーハの外周ダレを抑制する効果が期待できるが、研磨布にリテーナーリングを押し当て、クロスを圧縮変形させながら研磨を行うため、スラリー供給不足やクロス表面のダメージにより、研磨後のウェーハに表面欠陥が発生したり、クロスライフが短くなったりという問題があった。また、表面欠陥が発生しないようなやわらかい研磨布を使用した場合は、リテーナー機構を持つ研磨ヘッドでも、原理上改善には限界があった。更に、リテーナー機構を持つ研磨ヘッドは、機構が複雑なため、コスト上昇の要因となっていた。また、クロス変形が少ない硬質の研磨布を用いて外周ダレを改善する場合、スラリーの保持力低下によるクロス目詰まりや表面スクラッチ，微小欠陥の発生など、外周ダレ以外のウェーハ品質との両立が難しく、製品歩留まり低下の要因となっていた。
【００１０】
本発明は、上記従来技術の問題点に鑑みてなされたもので、半導体ウェーハ外周部の面取り幅及びウェーハの直径を調節することで、半導体ウェーハの主面と面取り部の境界位置を外周端側へ移動させる事ができ、これにより生産上のコスト増加要因をともなわず、チップやカケなどの不良の発生を抑制して、半導体ウェーハの外周ダレ（ＲＯＡ及びＥＳＦＱＲ）が所望値内に改善された半導体ウェーハ及びそのような半導体ウェーハを製造する方法を提供することを目的とする。
【００１１】
また、今後、半導体ウェーハのエッジの除外領域を現状の１ｍｍよりも更に小さくする要求があったとしても、研磨条件、研磨装置等を変更することなく現状の面品質を維持したまま外周ダレのみを改善可能とする半導体ウェーハ及びそのような半導体ウェーハを製造する方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、上記課題を解決するためになされたもので、単結晶インゴットをスライスして半導体ウェーハを得るスライス工程と、
該スライス工程によって得られた半導体ウェーハの外周部を面取りし、面取り部を形成する面取り工程と、
該面取りした半導体ウェーハを平坦化する平坦化工程と、
該平坦化した半導体ウェーハの主面のうち少なくとも一方を研磨する研磨工程とを含む、半導体ウェーハの製造方法であって、
前記研磨工程では、ＲＯＡ及びＥＳＦＱＲの規格に応じて、所望の直径よりも０．３ｍｍ以下大きい直径の範囲、前記面取り部の面取り幅が５０μｍ以上２５０μｍ以下の範囲で調節した前記平坦化した半導体ウェーハの主面のうち、少なくとも一方を研磨することを特徴とする半導体ウェーハの製造方法を提供する。
【００１３】
このように、求められるＲＯＡ及びＥＳＦＱＲの規格に応じて、研磨工程前の半導体ウェーハを所望の直径よりも０．３ｍｍ以下大きい直径の範囲、前記面取り部の面取り幅が５０μｍ以上２５０μｍ以下の範囲で調節することにより、半導体ウェーハの主面と面取り部の境界位置を外周端側へ移動させる事ができ、これにより、従来の半導体ウェーハ製造工程を大きく変えることなく、生産コストの増加を伴わずに、かつチップやカケ等の不良の発生を抑制して、面取り形状の変更のみにより、外周部の平坦性が優れた半導体ウェーハを製造することができる。
【００１４】
すなわち、本発明ではスライス工程、面取り工程、平坦化工程を経て、上記範囲で半導体ウェーハの直径を増大させ、かつ面取り幅を短くすることで、半導体ウェーハの主面と面取り部の境界位置を外側に移動させることが可能となり、境界位置が外側に移動した分に応じてＲＯＡ及びＥＳＦＱＲを改善させることが可能となる。
【００１５】
また、前記研磨工程では、ＲＯＡ及びＥＳＦＱＲの規格に応じて、所望の直径よりも０．０５ｍｍ以上０．２ｍｍ以下大きい直径の範囲で調節した平坦化した半導体ウェーハの主面のうち少なくとも一方を研磨することが好ましい。
【００１６】
このように、より小さい範囲で直径を大きくすることで厳しいＲＯＡ及びＥＳＦＱＲの規格を満たしながら、エッジハンドリング装置の調整など、製造装置調整に伴うコストの上昇を抑えることができる半導体ウェーハの製造方法となり好ましい。
【００１７】
さらに、前記研磨工程では、ＲＯＡ及びＥＳＦＱＲの規格に応じて、面取り部の面取り幅が５０μｍ以上２００μｍ以下の範囲で調節した平坦化した半導体ウェーハの主面のうち少なくとも一方を研磨することが好ましい。
【００１８】
このように、半導体ウェーハの外周端から主面と面取り部の傾斜面との境界までの幅（本明細書中では、この幅を単に「面取り幅」とも呼ぶ。また、一般に「面幅」と呼ばれることがある。）を５０μｍ以上２００μｍ以下の範囲で調節するだけで、より厳しいＲＯＡ及びＥＳＦＱＲの規格を満たすこともでき好ましい。
【００１９】
この方法によれば、前記ＲＯＡの規格は、外周除外領域が０．５ｍｍの場合で２００ｎｍ以下、又は、外周除外領域が１．０ｍｍの場合で５０ｎｍ以下の規格に対応することができる。
【００２０】
このように、より厳しいＲＯＡの規格に対しても、半導体ウェーハの直径の範囲及び面取り幅の範囲を調節するだけで、従来の半導体ウェーハ製造工程を大きく変えることなく、かつチップやカケ等の不良の発生を抑制して、面取り形状の変更のみにより、外周部の平坦性が優れた半導体ウェーハを製造することができる。
【００２１】
さらに、前記ＥＳＦＱＲの規格は、研磨後の半導体ウェーハの外周１ｍｍから３５ｍｍ、角度は５°の矩形領域のＥＳＦＱＲａｖｅが６５ｎｍ以下の規格に対応することができる。
【００２２】
このように、より厳しいＥＳＦＱＲの規格に対しても、半導体ウェーハの直径の範囲及び面取り幅の範囲を調節するだけで、従来の半導体ウェーハ製造工程を大きく変えることなく、かつチップやカケ等の不良の発生を抑制して、面取り形状の変更のみにより、外周部の平坦性が優れた半導体ウェーハを製造することができる。
【００２３】
また、本発明では、外周部に面取り部が形成され、少なくとも一方の主面が研磨された半導体ウェーハであって、
前記半導体ウェーハの直径は所望の直径よりも０．３ｍｍ以下大きく、前記半導体ウェーハの外周端から前記面取り部と前記主面の境界位置までの面取り幅が５０μｍ以上２５０μｍ以下であり、前記半導体ウェーハの外周部のＲＯＡは、外周除外領域を０．５ｍｍとして測定した場合に２００ｎｍ以下であり、又は、外周除外領域を１．０ｍｍとして測定した場合に５０ｎｍ以下であり、前記半導体ウェーハの外周１ｍｍから３５ｍｍ、角度は５°の矩形領域のＥＳＦＱＲａｖｅは６５ｎｍ以下であることを特徴とする半導体ウェーハを提供する。
【００２４】
このような半導体ウェーハであれば、外周部の平坦性が優れた所望値内に調節されているとともに、低コストで、チップやカケ等の不良の発生が抑制された半導体ウェーハとすることができる。
【００２５】
また、前記半導体ウェーハの直径は所望の直径よりも０．０５ｍｍ以上０．２ｍｍ以下大きいことが好ましい。
【００２６】
このように、より小さい範囲で直径を大きくすることで厳しいＲＯＡ及びＥＳＦＱＲの規格を満たしながらも、より低コストな半導体ウェーハとなり好ましい。
【００２７】
さらに、前記面取り幅が５０μｍ以上２００μｍ以下であることが好ましい。
【００２８】
このような面取り幅の範囲であれば、より厳しいＲＯＡ、ＥＳＦＱＲの規格を満たすことができる半導体ウェーハとなり好ましい。
【発明の効果】
【００２９】
本発明による半導体ウェーハの製造方法であれば、半導体ウェーハ外周部の面取り幅及びウェーハの直径を調節することで、半導体ウェーハの主面と面取り部の境界位置を外周端側へ移動させることができ、これにより生産上のコスト増加要因をともなわず、チップやカケなどの不良の発生を抑制して、半導体ウェーハの外周ダレ（ＲＯＡ及びＥＳＦＱＲ）が所望値内に改善された半導体ウェーハを製造することができる。また、本発明によれば、外周部のＲＯＡは、外周除外領域を０．５ｍｍとして測定した場合に２００ｎｍ以下であり、又は、外周除外領域を１．０ｍｍとして測定した場合に５０ｎｍ以下であり、半導体ウェーハの外周１ｍｍから３５ｍｍ、角度は５°の矩形領域のＥＳＦＱＲａｖｅは６５ｎｍ以下である優れた平坦性を有する半導体ウェーハを提供することができる。
【００３０】
また、今後、半導体ウェーハのエッジの除外領域を現状の１ｍｍよりも更に小さくする要求があったとしても、本発明による半導体ウェーハの製造方法であれば、デバイス加工装置の直径許容値（０．３ｍｍ以下）まで直径を拡大し、デバイス製造に影響がない面取り幅（５０μｍ以上２５０μｍ以下）まで短面取り化することにより、研磨条件、研磨装置等を変更することなく現状の面品質を維持したまま外周ダレのみを改善することが可能となる。さらに、本方法によれば、研磨条件、研磨装置等の変更をせずに改善が出来るため、現状の面品質を維持したまま外周ダレのみを改善することが可能であり、歩留まり低下やコスト上昇も発生しない。また、面取り幅及び直径を狙った値の範囲で調節するのみであるため、工程の変更に伴う条件設定の時間やコストを抑えることが可能である。
【図面の簡単な説明】
【００３１】
【図１】本発明に係る半導体ウェーハの面取り形状を示す概略断面図である。
【図２】面取り幅を３５０μｍとしたの場合の半導体ウェーハの研磨面にかかる応力分布を示すグラフである。
【図３】半導体ウェーハの中心から１４８ｍｍ（外周端から２ｍｍの位置）と１４９ｍｍ（外周端から１ｍｍの位置）の応力の差圧をそれぞれ計算し、面取り幅別にプロットしたグラフである。
【図４】５０μｍ、１５０μｍ、２５０μｍ、３５０μｍ、及び４５０μｍの面取り幅を有する半導体ウェーハを研磨し、研磨後のＥＳＦＱＲを測定した結果を示すグラフである。
【図５】５０μｍ、１５０μｍ、２５０μｍ、３５０μｍ、及び４５０μｍの面取り幅を有する半導体ウェーハを研磨し、レビュー走査電子顕微鏡ＪＷＳ−３０００を用いて、面取り部の微小欠陥を調査した結果を示すグラフである。
【図６】２５０μｍ、３５０μｍの面取り幅を有する半導体ウェーハを研磨し、研磨後のＲＯＡを測定した結果を示すグラフである。
【図７】図６の３５０μｍの面取り幅を有する半導体ウェーハのグラフを、外周端側へ１００μｍ平行移動させて、２５０μｍの面取り幅を有する半導体ウェーハのグラフと比較した図である。
【図８】面取り、平坦化、及び研磨をした後の、２５０μｍ、３５０μｍの面取り幅を有する半導体ウェーハ外周部の形状の変位量を示すグラフである。
【図９】図８の３５０μｍの面取り幅を有する半導体ウェーハのグラフを、外周端側へ１００μｍ平行移動させて、２５０μｍの面取り幅を有する半導体ウェーハのグラフと比較した図である。
【図１０】所望の直径より大きい半導体ウェーハを面取り、平坦化、及び研磨をした場合の半導体ウェーハ外周部の変位量を示すグラフである。
【図１１】半導体ウェーハの直径の変化とＥＳＦＱＲの変化の関係を示すグラフである。
【図１２】半導体ウェーハの直径の変化とＥＳＦＱＲ改善率の関係を示すグラフである。
【図１３】実施例１と比較例の半導体ウェーハのＥＳＦＱＲを比較したグラフである。
【図１４】実施例２と比較例の半導体ウェーハのＥＳＦＱＲを比較したグラフである。
【図１５】実施例３と比較例の半導体ウェーハのＥＳＦＱＲを比較したグラフである。
【図１６】半導体ウェーハにおけるＲＯＡを説明するための断面図である。
【図１７】半導体ウェーハにおけるＥＳＦＱＲを説明するための断面図である。
【発明を実施するための形態】
【００３２】
以下、本発明をより詳細に説明するが、本発明はこれに限定されるものではない。本発明は、半導体ウェーハがシリコンウェーハである場合に好適であり、また、直径３００ｍｍ以上のシリコンウェーハについて特に好適であり、以下では半導体ウェーハがシリコンウェーハである場合について中心に説明する。ただし、本発明はこれらに限定されず、シリコンウェーハ以外の半導体ウェーハについても適用することができる。
【００３３】
（半導体ウェーハ研磨面の応力分布のシミュレーション）
半導体ウェーハ研磨面の応力分布を調べるために、直径３００ｍｍの半導体ウェーハを想定し、面取り幅を０μｍ、１００μｍ、２００μｍ、２５０μｍ、３５０μｍ、及び５００μｍに設定して、研磨工程において半導体ウェーハの研磨面、特に外周部にかかる応力分布のシミュレーションをＡＮＳＹＳの構造解析を用いて行った。図２に面取り幅を３５０μｍとした場合の半導体ウェーハの研磨面にかかる応力分布を示す。このプロファイルから、半導体ウェーハの中心から１４８ｍｍの位置（外周端から２ｍｍの位置）の応力より、１４９ｍｍの位置（外周端から１ｍｍの位置）の応力が大きく、半導体ウェーハの同一研磨面上で応力分布が不均一であることが分かる。
【００３４】
次に、面取り幅を０μｍ、１００μｍ、２００μｍ、２５０μｍ、３５０μｍ、及び５００μｍの場合の応力分布のプロファイルから、半導体ウェーハの中心から１４８ｍｍ（外周端から２ｍｍの位置）と１４９ｍｍ（外周端から１ｍｍの位置）の応力の差圧をそれぞれ計算し、面取り幅別にプロットした結果を図３に示す。図３より、面取り幅が短くなるに従って、半導体ウェーハの中心から１４８ｍｍの位置と１４９ｍｍの位置の応力差が小さくなっていることが分かる。
【００３５】
（半導体ウェーハの研磨速度）
半導体ウェーハの研磨速度は、下記式（１）のＰｒｅｓｔｏｎの式に示されるように、半導体ウェーハの研磨面にかかる圧力と、研磨面と研磨布の相対速度に依存することが知られている。前述した応力分布が半導体ウェーハの外周部には存在するため、外周部の研磨速度は場所によって異なる。前述の通り、面取り幅が短いほど半導体ウェーハの研磨面の外周部に対して均一な応力分布が得られるため、研磨速度も均一になり、外周ダレが改善すると考えられる。
［式（１）：Ｐｒｅｓｔｏｎの式］
ＲＲ＝Ｑ／ｔ＝ｋ・ｐ・ｖ
ＲＲ：研磨速度
Ｑ  ：研磨量
ｔ  ：研磨時間
ｋ  ：比例定数
ｐ  ：半導体ウェーハの研磨面にかかる圧力
ｖ  ：半導体ウェーハの研磨面と研磨布の相対速度
【００３６】
（半導体ウェーハの面取り幅とＥＳＦＱＲの関係）
実際に、５０μｍ、１５０μｍ、２５０μｍ、３５０μｍ、４５０μｍの面取り幅を有する半導体ウェーハをそれぞれ１０枚ずつ研磨し、研磨後のＥＳＦＱＲを測定した結果を図４に示す。図４中◆は平均値を示し、面取り幅３５０μｍの半導体ウェーハを標準として、このＥＳＦＱＲの平均値（ＥＳＦＱＲａｖｅ）を１００％とし、相対比（％）を示した。なお、ＥＳＦＱＲはＫＬＡ  Ｔｅｎｃｏｒ社のＷａｆｅｒｓｉｇｈｔを用いて評価を行った。具体的には、前記半導体ウェーハの外周１ｍｍから３５ｍｍ、角度は５°の矩形領域のＥＳＦＱＲａｖｅを評価した（図１７参照）。
【００３７】
（研磨後の半導体ウェーハの面取り部の品質確認）
図４の結果から、面取り幅を短くする事で、ＥＳＦＱＲａｖｅの値が小さくなり、外周ダレが改善していることがわかる。ＥＳＦＱＲは面取り幅が短いほど良くなるが、面取り幅が短くなることで外周部にカケ・クラックが発生することが懸念される。そこで、同じウェーハを用いて面取り部の品質確認を行った。全てのウェーハにカケ・クラックの発生が見られなかった。
【００３８】
さらに詳細に調べるために、５０μｍ、１５０μｍ、２５０μｍ、３５０μｍ、４５０μｍの面取り幅を有する同じ半導体ウェーハをそれぞれ１０枚ずつ、日本電子株式会社の欠陥レビュー走査電子顕微鏡ＪＷＳ−３０００を用いて、面取り部の微小欠陥（微小エッジ欠陥数）の調査を行った。その結果を図５に示す。図５中●は平均値を示し、面取り幅３５０μｍの半導体ウェーハを標準として、電子顕微鏡で観察できるエッジ部の欠陥数の平均値を１００％とし、相対比を示した。面取り幅５０μｍに比べ、面取り幅２５０μｍは微小欠陥数が少ないため、面取り部の微小欠陥の品質が求められる場合には、面取り幅は５０μｍ以上２５０μｍ以下の範囲で広く調節されることが好ましい。
【００３９】
（半導体ウェーハの面取り幅とＲＯＡの関係）
また、研磨後の半導体ウェーハのＲＯＡを評価するため、（株）コベルコ科研製ＬＥＲ−３１０Ｍを用いて、２５０μｍと３５０μｍの面取り部を有する半導体ウェーハの研磨後のＲＯＡの測定を行った。表１に外周端から０．５ｍｍ、０．７ｍｍ、１．０ｍｍの距離にあるＲＯＡをそれぞれ示す。また、図６に２５０μｍ、３５０μｍの面取り幅を有する半導体ウェーハを研磨し、研磨後のＲＯＡを測定した結果を示す。３５０μｍの面取り部を有する半導体ウェーハと２５０μｍを比べると、ＲＯＡは外周から１ｍｍの地点では１１ｎｍの違い（改善率２０％）であるが、外周から０．７ｍｍの位置では４７ｎｍ（改善率３４％）、外周から０．５ｍｍの位置では２２９ｎｍ（改善率５４％）と、外周に近いほど差が大きくなり、ＲＯＡの改善率も大きくなった。また、図７には図６の３５０μｍの面取り幅を有する半導体ウェーハのグラフを、外周端側へ１００μｍ平行移動させて、２５０μｍの面取り幅を有する半導体ウェーハのグラフと比較したものを示す。２５０μｍのＲＯＡの値を１００μｍシフトさせて３５０μｍのデータと合わせてプロットすると、ほぼ同じ線上になっていることが分かる。なお、図６、７中の◆印と■印は、それぞれ面取り幅が３５０μｍの半導体ウェーハと２５０μｍのときの半導体ウェーハを示す。
【００４０】
【表１】
0005505334.tif 000002
【００４１】
面取り、平坦化、及び研磨をした後の、２５０μｍ、３５０μｍの面取り幅を有する半導体ウェーハ外周部の形状を図８に示す。縦軸は面取り、平坦化、及び研磨後の変位量を示す。また、図９には図８の３５０μｍの面取り幅を有する半導体ウェーハのグラフを、外周端側へ１００μｍ平行移動させて、２５０μｍの面取り幅を有する半導体ウェーハのグラフと比較したものを示す。図６と図７の関係と同様に、図８中の２５０μｍと３５０μｍのプロファイルは類似する形状となっており、面取り幅３５０μｍのときのグラフを１００μｍシフトさせると、面取り幅２５０μｍのときのグラフと同じ線上になることが分かる。なお、図８、９中の◆印と■印は、それぞれ面取り幅が３５０μｍの半導体ウェーハと２５０μｍのときの半導体ウェーハを示す。
【００４２】
以上の結果から、単純に半導体ウェーハの主面と面取り部の境界位置に依存して、ウェーハのダレ量が決まっていると言える。このように、半導体ウェーハの主面と面取り部の境界位置を移動させることで周辺ダレを改善することができるため、どのような研磨条件との組み合わせであっても、半導体ウェーハの面取り幅を短くする事でＲＯＡ、ＥＳＦＱＲを改善することが可能であることが分かる。
【００４３】
（半導体ウェーハの直径とＥＳＦＱＲの関係）
次に、半導体ウェーハの直径がＥＳＦＱＲの改善にどのような効果を示すかを調べるために、直径を大きくした場合のシミュレーションを行った。結果を図１０に示す。図１０中の◆印は直径３００ｍｍ、■印は３００＋０．２ｍｍ、△印は３００＋０．４ｍｍ、○印は３００＋０．６ｍｍの半導体ウェーハをそれぞれ示す。半導体ウェーハの中心から１４０ｍｍの平坦な地点を基準として、１４０ｍｍから外周端までの変位量を直径を変化させて計算した結果、直径を大きくすると中心から１４９ｍｍ（外周から１ｍｍ）の点の変位量が改善することが分かった。ここで、本発明において「所望の直径」とは、半導体ウェーハの規格で、決定される直径のことで、例えば、４インチ（１００ｍｍ）、５インチ（１２５ｍｍ）、６インチ（１５０ｍｍ）、８インチ（２００ｍｍ）、１２インチ（３００ｍｍ）のことである。
【００４４】
そこで、ＥＳＦＱＲが６８ｎｍ、７８ｎｍ、９９ｎｍ、１３６ｎｍ、１６２ｎｍ、３１４ｎｍの半導体ウェーハを想定し、これらの直径をそれぞれ０．０１〜０．６ｍｍ増加させた場合のＥＳＦＱＲの改善率のシミュレーションを行った。半導体ウェーハの直径とＥＳＦＱＲの変化の関係を図１１に示し、半導体ウェーハの直径とＥＳＦＱＲの改善率の関係を図１２に示す。図１１、１２中の◆印はＥＳＦＱＲが６８ｎｍ、◇印は７８ｎｍ、▲印は９９ｎｍ、△印は１３６ｎｍ、●印は１６２ｎｍ、○印は３１４ｎｍの半導体ウェーハをそれぞれ示す。図１２に示されるようにＥＳＦＱＲは、半導体ウェーハの直径を０．２ｍｍ大きくすると、２３〜３９％改善する（平均で約３０％）。この改善率は、面取り幅を３５０μｍから２５０μｍとした場合のシミュレーション結果（図４）とほぼ一致している。したがって、直径変更の効果は、面取り幅変更の効果と同じく、主面と面取り部の境界位置が半導体ウェーハの外側へ移動することによる効果であり、面取り幅の変更と組み合わせることによりＲＯＡ、ＥＳＦＱＲの改善が可能である。
【００４５】
本発明者らは、鋭意検討を行った結果、以上の結果から、ＲＯＡ及びＥＳＦＱＲの規格に応じて、面取り幅を小さく（５０μｍ以上２５０μｍ以下の範囲）、直径を大きく（所望の直径よりも０．３ｍｍ以下大きい直径の範囲）調節するのみで、境界位置を外側に移動させることが可能となり、境界位置が外側に移動した分に応じて、研磨後に外周ダレ（ＲＯＡ、ＥＳＦＱＲ）が小さい半導体ウェーハを製造できることを見出し、従来の半導体ウェーハ製造工程を大きく変えることなく、低コストで、かつチップやカケ等の不良の発生を抑制して半導体ウェーハを製造できることを見出して、本発明に想到した。以下、本発明について更に詳細に説明する。
【００４６】
［半導体ウェーハ］
本発明では、外周部に面取り部が形成され、少なくとも一方の主面が研磨された半導体ウェーハであって、
前記半導体ウェーハの直径は所望の直径よりも０．３ｍｍ以下大きく、前記半導体ウェーハの外周端から前記面取り部と前記主面の境界位置までの面取り幅が５０μｍ以上２５０μｍ以下であり、前記半導体ウェーハの外周部のＲＯＡは、外周除外領域を０．５ｍｍとして測定した場合に２００ｎｍ以下であり、又は、外周除外領域を１．０ｍｍとして測定した場合に５０ｎｍ以下であり、前記半導体ウェーハの外周１ｍｍから３５ｍｍ、角度は５°の矩形領域のＥＳＦＱＲａｖｅは６５ｎｍ以下であることを特徴とする半導体ウェーハを提供する。
【００４７】
まず、半導体ウェーハの外周部の面取り形状を、図１を参照して説明する。半導体ウェーハ１１の外周断面は、直線と略一定の曲率を有する曲線で構成される。具体的には、半導体ウェーハ１１は、主面１２ａ、１２ｂ、面取り部の傾斜面（面取り斜面）１３ａ、１３ｂ、及びウェーハ外周端となる先端直線部１５からなる。また、半導体ウェーハ１１の外周端すなわち先端直線部１５から、主面１２ａ、１２ｂと面取り斜面１３ａ、１３ｂとの境界１４ａ、１４ｂまでの幅Ａ１、Ａ２を面取り幅と定義する。
【００４８】
本発明の半導体ウェーハは、所望の直径よりも０．３ｍｍ以下大きい。例えば直径３００ｍｍの半導体ウェーハを製造する場合には３００ｍｍより大きく３００．３ｍｍ以下の直径となる。特に、所望の直径よりも０．０５ｍｍ以上０．２ｍｍ以下大きいことが好ましい。０．０５ｍｍ以上０．２ｍｍ以下大きいものであれば、より小さい範囲で直径を大きくすることで厳しいＲＯＡ及びＥＳＦＱＲの規格を満たしながらも、コストの上昇を一層抑えることができる半導体ウェーハとなり好ましい。特に、所望の直径よりも０．２ｍｍ以下大きい場合には、ＳＥＭＩ規格を満たすため好ましい。尚、所望の直径よりも０．３ｍｍより大きい場合には、ハンドリング装置に対応させることが困難となるため本発明の目的を達成できない。
【００４９】
また、本発明の半導体ウェーハは、半導体ウェーハの外周端から面取り部と主面の境界位置までの面取り幅が５０μｍ以上２５０μｍ以下である。特に、面取り幅は５０μｍ以上２００μｍ以下であることが好ましい。面取り幅が５０μｍ以上２００μｍ以下であればより厳しいＲＯＡ、ＥＳＦＱＲの規格を満たすことができるため好ましい。尚、面取り幅が５０μｍ未満である場合には、ウエーハエッジ部の欠陥が増大するため本発明の目的を達成できない。
【００５０】
さらに、本発明の半導体ウェーハでは、外周部のＲＯＡが、外周除外領域を０．５ｍｍとして測定した場合に２００ｎｍ以下であり、外周除外領域を１．０ｍｍとして測定した場合に５０ｎｍ以下である。このように本発明の半導体ウェーハはより厳しいＲＯＡの規格を満たすものである。
【００５１】
また、本発明の半導体ウェーハでは、半導体ウェーハの外周１ｍｍから３５ｍｍ、角度は５°の矩形領域のＥＳＦＱＲａｖｅは６５ｎｍ以下である。このように本発明の半導体ウェーハはより厳しいＥＳＦＱＲの規格を満たすものである。これらＲＯＡ、ＥＳＦＱＲの値は、所望の直径よりも０．３ｍｍ以下大きい範囲で調節し、面取り幅を５０μｍ以上２５０μｍ以下の範囲で調節することにより、調節することができる。すなわち、直径を範囲内で大きくし、面取り幅を範囲内で小さくすることで、ＲＯＡ、ＥＳＦＱＲが小さい半導体ウェーハとなる。
【００５２】
なお、本発明の半導体ウェーハは上記面取り幅、直径、ＲＯＡ、ＥＳＦＱＲを満たすものであれば特に限定されず、シリコン半導体ウェーハでも、化合物半導体ウェーハであってもよい。
【００５３】
［半導体ウェーハの製造方法］
上記のような半導体ウェーハを製造するために本発明では、単結晶インゴットをスライスして半導体ウェーハを得るスライス工程と、
該スライス工程によって得られた半導体ウェーハの外周部を面取りし、面取り部を形成する面取り工程と、
該面取りした半導体ウェーハを平坦化する平坦化工程と、
該平坦化した半導体ウェーハの主面のうち少なくとも一方を研磨する研磨工程とを含む、半導体ウェーハの製造方法であって、
前記研磨工程では、ＲＯＡ及びＥＳＦＱＲの規格に応じて、所望の直径よりも０．３ｍｍ以下大きい直径の範囲、前記面取り部の面取り幅が５０μｍ以上２５０μｍ以下の範囲で調節した前記平坦化した半導体ウェーハの主面のうち、少なくとも一方を研磨することを特徴とする半導体ウェーハの製造方法を提供する。
【００５４】
［スライス工程］
まず、単結晶インゴットをスライスして半導体ウェーハを得るスライス工程を行う。半導体インゴットの製造方法は特に限定されず、チョクラルスキー法（ＣＺ法）や浮遊帯域溶融法（ＦＺ法）等、公知の方法を用いることができる。スライス方法も特に限定されず、内周刃やマルチワイヤーソー等を用いてスライスすることができる。このとき、少なくとも、後述する面取り工程、平坦化工程を経て、研磨工程において研磨される半導体ウェーハの直径が所望の直径よりも０．３ｍｍ以下大きい直径の範囲で調節されるように考慮する。
【００５５】
［面取り工程］
次に、このスライス工程によって得られた半導体ウェーハの外周部を面取りし、面取り部を形成する面取り工程を行う。このとき、少なくとも、後述する平坦化工程を経て、研磨工程において研磨される半導体ウェーハの直径が所望の直径よりも０．３ｍｍ以下大きい直径の範囲で調節されるように考慮し、また、後述する平坦化工程を経て、研磨工程において研磨される半導体ウェーハの面取り幅が５０μｍ以上２５０μｍ以下の範囲で調節されるように考慮する。
【００５６】
［平坦化工程］
次に、面取り工程により面取りした半導体ウェーハを平坦化する平坦化工程を行う。平坦化工程には、ラッピング工程、研削工程及びエッチング工程等を含むことができる。本発明では、平坦化工程においても、後述する研磨工程において研磨される半導体ウェーハの直径、面取り幅を、ＲＯＡ及びＥＳＦＱＲの規格に応じて、所望の直径よりも０．３ｍｍ以下大きい直径の範囲、面取り幅が５０μｍ以上２５０μｍ以下の範囲で調節されるように考慮して平坦化を行う。
【００５７】
［研磨工程］
次に、ＲＯＡ及びＥＳＦＱＲの規格に応じて、所望の直径よりも０．３ｍｍ以下大きい直径の範囲、前記面取り部の面取り幅が５０μｍ以上２５０μｍ以下の範囲で調節した前記平坦化した半導体ウェーハの主面のうち、少なくとも一方を研磨する研磨工程を行う。上記のように、研磨工程前において、ＲＯＡ及びＥＳＦＱＲの規格に応じて、所望の直径よりも０．３ｍｍ以下大きい直径の範囲、前記面取り部の面取り幅が５０μｍ以上２５０μｍ以下の範囲に調節した半導体ウェーハは、境界位置が外周端側へ移動しており、境界位置が移動した分に応じて所望のＲＯＡ及びＥＳＦＱＲを有する半導体ウェーハを製造することができる。
【００５８】
本発明の半導体ウェーハの製造方法では、半導体ウェーハのＲＯＡ及びＥＳＦＱＲの規格に応じて、このように研磨工程において研磨される半導体ウェーハの直径を所望の直径よりも０．３ｍｍ以下大きい直径の範囲内で調節し、また、面取り幅を５０μｍ以上２５０μｍ以下の範囲内で調節する。すなわち、ＲＯＡ及びＥＳＦＱＲの規格がより厳しいものに対しては、上述したスライス工程から平坦化工程にかけて作製される半導体ウェーハの所望の直径よりも０．３ｍｍ以下の範囲内でより大きく調節し、面取り幅を５０μｍ以上２５０μｍ以下の範囲内でより小さく調節して面取り部を形成することができる。これにより、チップやカケを発生させることなく、よりエッジロールオフの改善されたウェーハを製造することができる。そして、上記範囲内で、直径及び面取り幅を調整することで、要求される規格を満たすＲＯＡ、ＥＳＦＱＲ値を有するウェーハに仕上げることができる。
【００５９】
また、前記研磨工程では、ＲＯＡ及びＥＳＦＱＲの規格に応じて、所望の直径よりも０．０５ｍｍ以上０．２ｍｍ以下大きい直径の範囲で調節した半導体ウェーハの主面の内少なくとも一方を研磨することが好ましい。このように、より小さい範囲で直径を大きくすることで厳しいＲＯＡ及びＥＳＦＱＲの規格を満たしながら、エッジハンドリング装置の調整など、製造装置調整に伴うコストの上昇を抑えることができる半導体ウェーハの製造方法となり好ましい。
【００６０】
また、前記研磨工程では、ＲＯＡ及びＥＳＦＱＲの規格に応じて、前記面取り部の面取り幅が５０μｍ以上２００μｍ以下の範囲で調節した半導体ウェーハの主面の内少なくとも一方を研磨することが好ましい。このような範囲で面取り幅を調節するだけで、より厳しいＲＯＡ及びＥＳＦＱＲの規格を満たすこともできるため好ましい。
【００６１】
前記ＲＯＡの規格は、研磨後の半導体ウェーハのＲＯＡが、外周除外領域を０．５ｍｍとして測定した場合に２００ｎｍ以下であり、又は、外周除外領域を１．０ｍｍとして測定した場合に５０ｎｍ以下であることが好ましい。このような、より厳しいＲＯＡの規格に対しても、半導体ウェーハの直径の範囲及び面取り幅の範囲を前述したように調節するだけで、従来の半導体ウェーハ製造工程を大きく変えることなく、低コストでかつチップやカケ等の不良の発生を抑制して、直径及び面取り形状の変更のみにより、外周部の平坦性が優れた半導体ウェーハを製造することができるため好ましい。
【００６２】
前記ＥＳＦＱＲの規格は、研磨後の半導体ウェーハの外周１ｍｍから３５ｍｍ、角度は５°の矩形領域のＥＳＦＱＲａｖｅが６５ｎｍ以下であることが好ましい。このような、より厳しいＥＳＦＱＲの規格に対しても、半導体ウェーハの直径の範囲及び面取り幅の範囲を前述したように調節するだけで、従来の半導体ウェーハ製造工程を大きく変えることなく、低コストでかつチップやカケ等の不良の発生を抑制して、面取り形状の変更のみにより、外周部の平坦性が優れた半導体ウェーハを製造することができるため好ましい。
【実施例】
【００６３】
以下、実施例、比較例を示し、本発明をより具体的に説明するが、本発明は下記の実施例に限定されるものではない。
【００６４】
（実施例１）
シリコン単結晶インゴットをスライスして直径約３００ｍｍのシリコンウェーハを得て、得られたシリコンウェーハの外周部を面取りし、面取り部を形成し、該面取りしたシリコンウェーハを平坦化した。この際に、研磨後にＲＯＡの規格が、研磨後のシリコンウェーハのＲＯＡが、外周除外領域を０．５ｍｍとして測定した場合に２００ｎｍ以下であり、及び、外周除外領域を１．０ｍｍとして測定した場合に５０ｎｍ以下であり、ＥＳＦＱＲの規格が、研磨後のシリコンウェーハの外周１ｍｍから３５ｍｍ、角度は５°の矩形領域のＥＳＦＱＲａｖｅが６５ｎｍ以下であるように調節して、面取り幅２５０μｍであって、所望の直径（３００ｍｍ）よりも０．０５ｍｍ大きいシリコンウェーハを作製した。その後、該シリコンウェーハを研磨して本発明のシリコンウェーハとし、ＲＯＡとＥＳＦＱＲを測定、計算した。ＥＳＦＱＲの結果を図１３に示す。図１３中、○のプロットと斜線の棒グラフが実施例１である。尚、ＲＯＡは外周除外領域を０．５ｍｍの場合と、１．０ｍｍの場合で計算し、ＥＳＦＱＲｍａｘは、ノッチやレーザーマークの影響を受けやすいため、条件変更の効果を確認する目的でＥＳＦＱＲａｖｅで比較を行った。ＥＳＦＱＲは外周１ｍｍから３５ｍｍ、角度は５°の測定条件で行った。
【００６５】
（実施例２）
次に、実施例１と同様にして、面取り幅２５０μｍであって、所望の直径よりも０．２ｍｍ大きいシリコンウェーハを作製した。その後、該シリコンウェーハを研磨して本発明のシリコンウェーハとし、ＲＯＡとＥＳＦＱＲを実施例１と同様に測定、計算した。ＥＳＦＱＲの結果を図１４に示す。図１４中、○のプロットと斜線の棒グラフが実施例２である。
【００６６】
（実施例３）
実施例１と同様にして、面取り幅５０μｍであって、所望の直径よりも０．３ｍｍ大きいシリコンウェーハを作製した。その後、該シリコンウェーハを研磨して本発明のシリコンウェーハとし、ＲＯＡとＥＳＦＱＲを実施例１と同様に測定、計算した。ＥＳＦＱＲの結果を図１５に示す。図１５中、○のプロットと斜線の棒グラフが実施例３である。
【００６７】
（比較例）
ＲＯＡ及びＥＳＦＱＲの規格を考慮せずに従来の製造方法によって、シリコン単結晶インゴットをスライスして直径約３００ｍｍのシリコンウェーハを得て、得られたシリコンウェーハの外周部を面取りし、面取り部を形成し、該面取りしたシリコンウェーハを平坦化し、面取り幅３５０μｍであって、所望の直径と同じ大きさのシリコンウェーハを作製した。その後、該シリコンウェーハを研磨して比較例のシリコンウェーハとし、ＲＯＡとＥＳＦＱＲを実施例１と同様に測定、計算した。ＥＳＦＱＲの結果を図１３、１４、１５に示す。図１３、１４、１５中、●のプロットと塗りつぶしのない棒グラフが比較例である。
【００６８】
以上、従来の製造方法に従って製造した比較例と本発明の実施例１〜３のＥＳＦＱＲ及びＲＯＡの改善結果について表２にまとめる。これにより、ＲＯＡ及びＥＳＦＱＲの規格に応じて、所望の直径よりも０．３ｍｍ以下大きい直径の範囲、前記面取り部の面取り幅が５０μｍ以上２５０μｍ以下の範囲で調節していないシリコンウェーハを研磨した比較例よりも、本発明の実施例１〜３はＥＳＦＱＲ及びＲＯＡにおいて顕著な改善結果があることが示された。
【００６９】
【表２】
0005505334.tif 000003
【００７０】
以上説明したように、本発明によれば、生産上のコスト増加要因をともなわずに、半導体ウェーハの外周ダレ（ＲＯＡ及びＥＳＦＱＲ）が所望値内に改善された半導体ウェーハを製造する方法を提供することができる。また、本発明によれば、研磨後のＲＯＡは外周除外領域０．５ｍｍの場合に２００ｎｍ以下であり、又は外周除外領域１ｍｍの場合に５０ｎｍ以下であり、前記半導体ウェーハの外周１ｍｍから３５ｍｍ、角度は５°の矩形領域のＥＳＦＱＲａｖｅは６５ｎｍ以下である優れた平坦性を有する半導体ウェーハを提供することができる。
【００７１】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【符号の説明】
【００７２】
１１…半導体ウェーハ、  １２ａ、１２ｂ…主面、  １３ａ、１３ｂ…傾斜面、
１４ａ、１４ｂ…主面と傾斜面との境界、  １５…先端直線部、  Ａ１、Ａ２…面取り幅
【図１】
0005505334.tif 000004
【図２】
0005505334.tif 000005
【図３】
0005505334.tif 000006
【図４】
0005505334.tif 000007
【図５】
0005505334.tif 000008
【図６】
0005505334.tif 000009
【図７】
0005505334.tif 000010
【図８】
0005505334.tif 000011
【図９】
0005505334.tif 000012
【図１０】
0005505334.tif 000013
【図１１】
0005505334.tif 000014
【図１２】
0005505334.tif 000015
【図１３】
0005505334.tif 000016
【図１４】
0005505334.tif 000017
【図１５】
0005505334.tif 000018
【図１６】
0005505334.tif 000019
【図１７】
0005505334.tif 000020