(57)【特許請求の範囲】
【請求項１】
静電放電（ＥＳＤ）保護回路であって、
Ｉ／Ｏ信号パッドに結合された信号パッドＥＳＤデバイスと、
ＶＤＤに結合された電源ＥＳＤデバイスとを備え、
前記信号パッドＥＳＤデバイスと前記電源ＥＳＤデバイスは単一のＥＳＤ構造体に統合され、前記単一のＥＳＤ構造体は、
接地に結合されたエミッタと、前記ＶＤＤに結合された第２のエミッタと、抵抗を介して接地に結合されたベースと、前記Ｉ／Ｏ信号パッドに結合されたコレクタとを有するバイポーラ・トランジスタと、
前記Ｉ／Ｏ信号パッドと前記バイポーラ・トランジスタのコレクタとに結合されたソースと、接地に結合されたゲート及びドレインとを有するＦＥＴと、を備えるＥＳＤ保護回路。
【請求項２】
前記単一のＥＳＤ構造体はアナログ・コアのために構築され、配置される、請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記単一のＥＳＤ構造体は、複数のＥＳＤストレスの組合せをカバーするように配置され、前記複数のＥＳＤストレスの組合せは、
ピンから接地へのポジティブ・モードと、
ピンからＶＤＤへのポジティブ・モードと、
ピンから接地へのネガティブ・モードと、
ピンからＶＤＤへのネガティブ・モードと、
ＶＤＤから接地へのポジティブ・モードと、
ＶＤＤから接地へのネガティブ・モードとを含む、請求項１に記載のＥＳＤ保護回路。
【請求項４】
前記単一のＥＳＤ構造体は、前記複数のＥＳＤストレスの組合せの各々をカバーするように配置される、請求項３に記載のＥＳＤ保護回路。
【請求項５】
前記単一のＥＳＤ構造体は少なくとも１つのポリ・ゲートを含んで少なくとも１つの自己整合型トランジスタを形成する、請求項１に記載のＥＳＤ保護回路。
【請求項６】
前記単一のＥＳＤ構造体は少なくとも１つのシリサイド・ブロッキング層を含んで少なくとも１つの非自己整合型トランジスタを形成する、請求項１に記載のＥＳＤ保護回路。
【請求項７】
前記単一のＥＳＤ構造体はＥＳＤ埋め込み領域を含んで降伏ツェナー・ダイオードを形成する、請求項１に記載のＥＳＤ保護回路。
【請求項８】
信号パッド及びＶＤＤに接続可能な単一の静電放電（ＥＳＤ）構造体を備える集積回路であって、前記単一の静電放電（ＥＳＤ）構造体は、
接地に結合されたエミッタと、前記ＶＤＤに結合された第２のエミッタと、抵抗を介して接地に結合されたベースと、前記信号パッドに結合されたコレクタとを有するバイポーラ・トランジスタと、
前記信号パッドと前記バイポーラ・トランジスタのコレクタとに結合されたソースと、接地に結合されたゲート及びドレインとを有するＦＥＴと、を備える集積回路。
【請求項９】
ｐ型基板の上に形成された少なくとも１つのｐ型ウェル及び少なくとも１つのｎ型ウェルをさらに備える、請求項８に記載の集積回路。
【請求項１０】
前記少なくとも１つのｐ型ウェル内の複数のｎ型領域及び複数のｐ型領域、並びに前記少なくとも１つのｎ型ウェル内の少なくとも１つのｎ型領域をさらに備える、請求項９に記載の集積回路。
【請求項１１】
前記ｐ型ウェル内の少なくとも３つのｎ型領域、並びに前記３つのｎ型領域のうちの少なくとも１つに隣接して配置されたポリ・ゲートをさらに備えて少なくとも１つの自己整合型トランジスタを形成する、請求項９に記載の集積回路。
【請求項１２】
静電放電（ＥＳＤ）保護デバイスを形成する方法であって、
信号パッドＥＳＤと電源ＥＳＤを単一のＥＳＤ構造体に統合することと、
前記信号パッドＥＳＤをＩ／Ｏ信号パッドに結合することと、
前記電源ＥＳＤをＶＤＤに結合することとを含み、
前記単一のＥＳＤ構造体は、
接地に結合されたエミッタと、前記ＶＤＤに結合された第２のエミッタと、抵抗を介して接地に結合されたベースと、前記Ｉ／Ｏ信号パッドに結合されたコレクタとを有するバイポーラ・トランジスタと、
前記Ｉ／Ｏ信号パッドと前記バイポーラ・トランジスタのコレクタとに結合されたソースと、接地に結合されたゲート及びドレインとを有するＦＥＴと、を備える方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路に関し、より具体的には、入力／出力（Ｉ／Ｏ）信号パッド静電放電（ＥＳＤ）保護及び電源ＥＳＤ保護に関する。
【背景技術】
【０００２】
ダイオード及び電源クランプは静電放電（ＥＳＤ）保護のための主要なワークハウス（workhouse）として用いられる。しかし技術の劇的なスケール縮小及び酸化物厚の減少により、既知の方法はＩ／Ｏパッドに比較的高いクランピング電圧を生じるゆえに不十分となる。
【０００３】
電子部品が集積回路内の内部構造体と共に益々小さくなるにつれて、電子部品が完全に破壊するか又は他の仕方で損傷することがより起りやすくなる。特に、多くの集積回路は、見たり感じたりできないレベルであっても、静電気の放電による損傷を非常に受けやすい。これは通常、ＥＳＤと呼ばれ、静電荷の移動が異なる静電位（電圧）にあるボディの間で、直接接触により引き起こされ又は静電場によって誘起されて生じる。
【０００４】
静電気の放電、即ちＥＳＤは電子産業において重大な問題になっている。デバイスの故障は必ずしも直ちに壊滅的にはならないが、デバイスが弱くなって通常の作用ストレスに耐えにくくなり、それゆえに信頼性の問題を生じ得る。従って、ＥＳＤ保護回路に対する必要性を様々に考慮しながら、種々のＥＳＤ保護回路をデバイス内に組み込んで種々の構成要素を保護する必要がある。
【０００５】
ＥＳＤ保護は外界に向かう全てのピンについて必要となる。Ｉ／Ｏ信号パッドＥＳＤ保護及びデジタル給電に対する電源ＥＳＤ保護を有することは通常の方策であるが、幾つかの小さな分離した電源はＩＣの小区画にのみしか有効となり得ないので、これらの電源ＥＳＤデバイスのオーバーヘッドにより、これらの分離した論理ブロックのサイズが著しく増加する可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、当技術分野において、上記の欠陥及び制約を克服する必要性が存在する。
【課題を解決するための手段】
【０００７】
本発明の一態様によると、集積回路を設計し、製造し、又は試験するための設計構造体が機械可読媒体内に具体化される。設計構造体は、Ｉ／Ｏ信号パッドに結合された信号パッドＥＳＤ、及びソースＶＤＤに結合された電源ＥＳＤを含む。信号パッドＥＳＤと電源ＥＳＤは単一のＥＳＤ構造体に統合される。
【０００８】
本発明の一態様によると、集積回路を設計し、し製造、又は試験するための設計構造体が機械可読媒体内に具体化される。設計構造体は、信号パッドＥＳＤ及び電源ＥＳＤを含んだ統合ＥＳＤ構造体を含む。
【０００９】
本発明の一態様によると、集積回路を設計し、製造し、又は試験するための設計構造体が機械可読媒体内に具体化される。設計構造体は、ピンから接地へのポジティブ・モード、ピンからＶＤＤへのポジティブ・モード、ピンから接地へのネガティブ・モード、ピンからＶＤＤへのネガティブ・モード、ＶＤＤから接地へのポジティブ・モード、及びＶＤＤから接地へのネガティブ・モードを含むＥＳＤストレスの組合せを補償するように配置される。
【００１０】
本発明の一態様によると、集積回路を設計し、製造し、又は試験するための設計構造体が機械可読媒体内に具体化される。設計構造体は、信号パッド及びソースＶＤＤに結合された単一の静電放電（ＥＳＤ）構造体を含む。
【００１１】
本発明の一態様によると、集積回路は、信号パッド及びソースＶＤＤに接続可能な単一の静電放電（ＥＳＤ）構造体を備える。
【００１２】
本発明の一態様によると、静電放電（ＥＳＤ）保護デバイスを形成する方法が提供される。この方法は、信号パッドＥＳＤ及び電源ＥＳＤを単一のＥＳＤ構造体に統合することと、信号パッドＥＳＤをＩ／Ｏ信号パッドに結合することと、電源ＥＳＤをソースＶＤＤに結合することとを含む。
【００１３】
本発明の一態様によると、集積回路を静電放電（ＥＳＤ）から保護する方法は、ピンから接地へのポジティブ・モード、ピンからＶＤＤへのポジティブ・モード、ピンから接地へのネガティブ・モード、ピンからＶＤＤへのネガティブ・モード、ＶＤＤから接地へのポジティブ・モード、及びＶＤＤから接地へのネガティブ・モードのうちの少なくとも１つを含むＥＳＤストレスの組合せを補償するＥＳＤ保護デバイスを単一の構造体に統合することを含む。
【００１４】
本発明の一態様によると、回路を静電放電（ＥＳＤ）から保護する方法は、回路をＩ／Ｏ信号パッド及びソースＶＤＤに結合することと、統合ＥＳＤ構造体をＩ／Ｏ信号パッド及びソースＶＤＤに結合することとを含む。統合ＥＳＤ構造体は、ピンから接地へのポジティブ・モード、ピンからＶＤＤへのポジティブ・モード、ピンから接地へのネガティブ・モード、ピンからＶＤＤへのネガティブ・モード、ＶＤＤから接地へのポジティブ・モード、及びＶＤＤから接地へのネガティブ・モードのＥＳＤストレスの組合せを補償する。
【００１５】
本発明の一態様によると、単一のＥＳＤ構造体を用いて回路を静電放電（ＥＳＤ）から保護する方法は、単一のＥＳＤ構造体をＩ／Ｏ信号パッドに結合することと、単一のＥＳＤ構造体をソースＶＤＤに結合することとを含む。
【００１６】
本発明は、本発明の例示的な実施形態の非限定的な例として、言及される複数の図面を参照して、以下の詳細な説明において記載される。
【図面の簡単な説明】
【００１７】
【図１】ゲート接地のｎ型金属酸化膜半導体（ＧＧＮＭＯＳ）及びパワー・クランプ保護機構を示す。
【図２】本発明の実施形態によるＥＳＤ構造体を示す。
【図３】本発明の実施形態によるＥＳＤ構造体の断面図を示す。
【図４】本発明の実施形態による別のＥＳＤ構造体の断面図を示す。
【図５】本発明の実施形態によるさらに別のＥＳＤ構造体の断面図を示す。
【図６】本発明の実施形態によるさらに別のＥＳＤ構造体の断面図を示す。
【図７】半導体の設計、製造、及び／又は試験に用いられる設計プロセスのフロー図である。
【発明を実施するための形態】
【００１８】
本発明は集積回路に関し、より具体的には、入力／出力（Ｉ／Ｏ）信号パッド静電放電（ＥＳＤ）保護及びアナログ電源用の電源ＥＳＤ保護に関する。
【００１９】
本発明の実施形態よると、信号パッドＥＳＤ保護と電源ＥＳＤ保護が１つのＥＳＤ構造体に統合され、これによりアナログ・コアに対するＥＳＤデバイス面積の著しい節約がもたらされる。さらに、電源は任意の小さな分離した電源とすることができる。さらに、統合ＥＳＤ構造体は集積チップ上の各信号ピンに対して設けられる。
【００２０】
ゲート接地のｎ型金属酸化膜半導体（ＧＧＮＭＯＳ）及びパワー・クランプ保護機構１０を図１に示す。入力／出力（Ｉ／Ｏ）パッド１１はＧＧＮＭＯＳ１２により静電放電から保護される。ＧＧＮＭＯＳ１２は、バイポーラ・トランジスタ１４に並列に結合されたｎ型ＭＯＳ電界効果トランジスタ（ＦＥＴ）１３を含む。バイポーラ・トランジスタ１４のコレクタ及びｎ型ＭＯＳＦＥＴ１３のソースはＩ／Ｏパッドに結合され、バイポーラ・トランジスタ１４のエミッタ及びｎ型ＭＯＳＦＥＴ１３のドレインは接地に結合される。さらにｎ型ＭＯＳＦＥＴ１３のゲートは接地に結合され、一方トランジスタ１４のベースは抵抗１５を介して接地に結合される。さらに、Ｉ／Ｏパッドはレシーバ回路１６及びプレドライブ回路１７に、それぞれ抵抗１８及び１９並びにそれぞれ静止インバータ２０及び２１を介して結合される。さらに、インバータ２０は、電圧（ＶＤＤ）に結合した上部ＦＥＴ２２及び接地に結合した下部ＦＥＴ２３によって形成することができる。ＦＥＴ２２の反転ベース及びＦＥＴ２３のベースは抵抗１８に結合される。さらに放電デバイスモデル（ＣＤＭ）クランプをＦＥＴ２２、２３のベースと接地との間に結合して、放電が保護回路を通して放散できるまでＥＳＤからの高電圧をクランプできるようにすることができる。ＦＥＴ２２のドレインとＦＥＴ２３のソースとの間の接続部は、レシーバ回路１６に結合される。インバータ２１は、電圧（ＶＤＤ）に結合した上部ＦＥＴ２４及び接地に結合した下部ＦＥＴ２５によって形成することができる。ＦＥＴ２４の反転ベース及びＦＥＴ２５のベースはプレドライブ回路１７に結合され、ＦＥＴ２４のドレインとＦＥＴ２５のソースとの間の接続部は抵抗１９に結合される。
【００２１】
図示したように、パワー・クランプ２６はＶＤＤと接地の間に接続されて、レシーバ回路１６及びプレドライバ回路１７に対するＥＳＤ保護をもたらす、従って、集積回路は、ＥＳＤに対する保護のための分離した回路、即ち、Ｉ／Ｏパッドを保護するための１つの回路、及び電源保護用の１つの回路を必要とする。
【００２２】
しかしながら、ポシティブなピンからＶＤＤへのＥＳＤストレスに関して、接地抵抗を伴う長い放電経路が重要な役割を演ずることが見出されている。さらに、信号パッドＥＳＤ保護及び電源ＥＳＤ保護の両方が分離した回路ブロックの回路に設けられるとき、ＥＳＤクランプ・パワーの面積は分離した回路ブロック全体のサイズを大きくする。従って、本発明者は信号パッドＥＳＤ及び電源ＥＳＤの合計面積を減らすことが有利になることを見出した。
【００２３】
信号パッドＥＳＤと電源ＥＳＤを単一の回路に統合した本発明の一実施形態を図２に示す。しかし、図２に示した配置は図１に示した配置に概ね対応し、共通の要素には同じ参照番号が与えられることに留意されたい。ＧＧＮＭＯＳ１２から分離したパワー・クランプ２６を示す図１とは対照的に、図２は、統合ＥＳＤ構造体１２’を作成するための図１に示したＧＧＮＭＯＳ構造体に対する修正物１０’を示す。統合ＥＳＤ構造体１２’はバイポーラ・トランジスタ１４’に並列に結合されたｎ型ＭＯＳＦＥＴ１３を含む。バイポーラ・トランジスタ１４’のコレクタ及びｎ型ＭＯＳＦＥＴ１３のソースはＩ／Ｏ信号パッドに結合され、トランジスタ１４’のエミッタ及びｎ型ＭＯＳＦＥＴ１３のドレインは接地に結合される。さらに、ｎ型ＭＯＳＦＥＴ１３のゲートは接地に結合され、一方バイポーラ・トランジスタ１４’のベースは抵抗１５を通して接地に結合される。バイポーラ・トランジスタ１４’の第２のエミッタはＶＤＤに結合される。
【００２４】
上記の統合ＥＳＤ１２’の例示的な設計、及びピンからピンへのＥＳＤ経路を可能にすることは、６つのＥＳＤストレス・モード、即ち、
（１）ピンから接地へのポジティブ・モード、
（２）ピンからＶＤＤへのポジティブ・モード、
（３）ピンから接地へのネガティブ・モード、
（４）ピンからＶＤＤへのネガティブ・モード、
（５）ＶＤＤから接地へのポジティブ・モード、及び、
（６）ＶＤＤから接地へのネガティブ・モード、
又はそれらの組合せを補償又はカバーする。
【００２５】
本発明の実施形態では、集積回路の既存のデバイス、例えば、ＧＧＮＭＯＳ、横方向ＮＰＮ、ダイオード、横方向拡散ｎ型ＭＯＳ（ＬＤＮＭＯＳ）を利用し、これらはＥＳＤ保護設計を実施するように結合される。さらに図２に示した実例から明らかなように、本発明の実施形態によるＥＳＤ構造体設計の配置は、図１の従来の配置に用いられる、面積を使うパワー・クランプを必要としない。例えば、本発明の実施形態により、ＥＳＤ電源保護及びＩ／Ｏ信号パッド保護を統合することによって、アナログ・コア内で図１の従来の設計よりも３０％のＥＳＤ面積削減が達成できる。その結果、図２に示した例示的なＥＳＤ構造体は、図１の従来の配置に比べて、種々異なるＥＳＤストレス・モード下のある特定の放電経路を改善し、そのためＥＳＤの見地からの電力バスの制約が緩和及び／又は除去される。
【００２６】
図３は、集積回路３０の上に形成された例示的なＥＳＤ構造体設計の断面図を示す。集積回路３０はＮ＋領域３１−３６及びＰ＋領域３７、３８を含む。Ｎ＋領域３１、３６はそれぞれＮウェル３９、４０の内部に形成することができ、一方残りのＮ＋領域及びＰ＋領域はＰウェル４１の内部に形成する。Ｐウェル４１及びＮウェル３９、４０は、ｐ型基板４２上に形成される。Ｐ＋領域３７、３８は、トレンチ４３−４６により隣のＮ＋領域から分離され、付加的なトレンチ４７は、Ｎ＋領域３２をＮウェル３９から分離するように配置される。シリサイド・ブロッキング層４８は、Ｎ＋領域３３からＮ＋領域３４まで延びるように配置され、別のシリサイド・ブロッキング層４９は、Ｎ＋領域３５の上に配置することができる。ポリ・ゲート５０は、シリサイド・ブロッキング層４８と４９の間、従って、Ｎ＋領域３４と３５の間に配置することができる。図示した実施形態において、ポリ・ゲート５０は、Ｎ＋領域３４、３５の上には延びない。
【００２７】
例示的な説明図に示したように、Ｎ＋領域３１、３３、３６はＶＤＤに接続され、一方Ｐ＋領域３７、３８、Ｎ＋領域３５、及びポリ・ゲート５０は接地に接続される。ポリ・ゲート５０の接地への接続は、ポリ・ゲート５０に自己整合するソース及びドレインを生成する。Ｎ＋領域３２、３４はＩ／Ｏパッド１１’に接続される。図３はさらに、上記のＥＳＤ構造体の半導体の内部に形成される内在デバイスを図式的に示す。この実施形態において、トランジスタ５１−５４は、Ｎ＋領域３１と３２の間、Ｎ＋領域３３と３４の間、Ｎ＋領域３４と３５の間、及びＮ＋領域３３と３５の間に形成することができ、そしてダイオード５５−５８は、Ｎ＋領域３１とＰ＋領域３７の間、Ｎ＋領域３２とＰ＋領域３７の間、Ｎ＋領域３３とＰ＋領域３７の間、及びＮ＋領域３６とＰ＋領域３８の間に形成することができる。さらに、図式的に示した回路要素の各々の隣には数値が存在するが、これは、上記の６つのＥＳＤストレス・モードのどれが内在要素によって補償又はカバーされるかに対応する。従って、例えばトランジスタ５１、５２は、ピンからＶＤＤへのポジティブ・モード及びピンからＶＤＤへのネガティブ・モートをもたらし、一方トランジスタ５３はピンから接地へのポジティブ・モード及びピンから接地へのネガティブ・モードをもたらし、トランジスタ５４はＶＤＤから接地へのポジティブ・モードをもたらす。さらに、ダイオード５５、５７、５８はＶＤＤから接地へのネガティブ・モードをもたらし、一方ダイオード５６はピンから接地へのネガティブ・モードをもたらす。
【００２８】
本発明の他の実施形態によると、図４は、図３に示した集積回路３０に類似の集積回路３０’の上に形成された例示的なＥＳＤ構造体設計の断面図を示す。従って、類似の要素は同じ参照番号で識別される。図４に示すように、集積回路３０’はＮ＋領域３２及び３４の下に形成されたＥＳＤ埋め込み領域６０、６１を含む。ＥＳＤ埋め込み領域６０、６１は高濃度でドープして低い降伏電圧を有するＰ＋接合とすることができ、従って降伏ツェナー・ダイオードを形成することができる。この例示的な実施形態によれば、ＥＳＤ条件下において、図示したＥＳＤ構造体は低い電圧でクランプして改善されたＥＳＤ保護をもたらす。
【００２９】
本発明のさらに他の実施形態によると、図５は、図４に示した集積回路３０’に類似の集積回路３０’’の上に形成される例示的なＥＳＤ構造体設計の断面図を示す。従って、類似の要素は同じ参照番号で識別される。図５に示すように、シリサイド・ブロッキング層６３、例えば窒化物層はＮ＋領域３４と３５の上及び間を延びる。シリサイド・ブロッキング層６３は図４に示したポリ・ゲート５０に取って代わり、非自己整合型バイポーラ・トランジスタ５３’及び５４’を形成する。
【００３０】
本発明のさらに別の実施形態によると、図６は、図５に示した集積回路３０’’に類似の集積回路３０’’’の上に形成された例示的なＥＳＤ構造体設計の断面図を示す。従って、類似の要素は、同じ参照番号で識別される。図６に示すように、Ｐ＋領域３８並びに従ってトレンチ４５及び４６は、この例示的な設計においては用いられない。さらに、ポリ・ゲート６５はＮ＋領域３５とＮウェル４０の間に配置される。図示した実施形態においては、ポリ・ゲート６５はＮ＋領域３５又はＮウェル４０の上には延びない。ポリ・ゲート６５は接地に接続されるので、ポリ・ゲートに自己整合したソース及びドレインを有するトランジスタが形成される。
【００３１】
従って、図６に示した例示的な実施形態により、トランジスタ６６がＮ＋領域３５と３６の間に形成され、このトランジスタ６６が、図５に示した実施形態におけるダイオードに取って代わる。さらに、トランジスタ６６は、トランジスタ５４と同様に、ＶＤＤから接地へのポジティブ・モードをもたらすことに留意されたい。このように、トランジスタ６６は放電経路を改善する。
【００３２】
上述の回路は、集積回路チップの設計の一部分となる。チップ設計は、コンピュータ支援電子設計システム内で作成され、コンピュータ記憶媒体（例えばディスク、テープ、物理的ハード・ドライブ、又はストレージ・アクセス・ネットワークにおけるような仮想ハード・ドライブなど）内部に格納される。設計者がチップ、又はチップの製造に用いられるフォトリソグラフィック・マスクを製造しない場合には、設計者は、結果として得られた設計を、物理的な手段によって（例えば、設計を格納する記憶媒体のコピーを供給することによって）、或いは電子的に（例えば、インターネットを通じて）製造事業体（such entities）に直接又は間接に伝達する。次に、格納された設計は、フォトリソグラフィック・マスクの製造に適した形式（例えば、ＧＤＳＩＩ）に変換され、これらのマスクは、典型的には、ウェハ上に形成される当該チップ設計の複数のコピーを含む。フォトリソグラフィック・マスクを用いて、エッチングされるか又は他の方法で処理される、ウェハの（及び／又はその上の層）の領域を画定する。
【００３３】
図７は、例えば、半導体の設計、製造、及び／又は試験に用いられる例示的な設計フロー９００のブロック図を示す。設計フロー９００は、設計されるＩＣの種類に応じて変更することができる。例えば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー９００は、標準的なコンポーネントを設計するための設計フロー９００、又はプログム可能アレイ、例えば、Ａｌｔｅｒａ（登録商標）社又はＸｉｌｉｎｘ（登録商標）社から提供されているプログラム可能ゲート・アレイ（ＰＧＡ）又はフィールド・プログラム可能ゲート・アレイ（ＦＰＧＡ）に設計をインスタンス化するための設計フロー９００とは異なっていてもよい。設計構造体９２０は、好ましくは、設計プロセス９１０への入力であり、ＩＰプロバイダ、コア開発者、又は他の設計会社からのものでもよく、又は設計フローのオペレータによって生成されてもよく、又は他のソースからのものでもよい。設計構造体９２０は、例えば図２乃至図６に示したような本発明の実施形態を図式的に又はＨＤＬ即ちハードウェア記述言語（例えば、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、Ｃなど）の形態で含む。設計構造体９２０は、１つ又は複数の機械可読媒体上に含めることができる。例えば、設計構造体９２０はテキスト・ファイル、又は例えば図２乃至図６に示したような本発明の実施形態の図形表示とすることができる。設計プロセス９１０は、好ましくは、例えば図２乃至図６に示したような本発明の実施形態をネットリスト９８０に合成（又は変換）し、ここでネットリスト９８０は、例えば、集積回路設計内の他の素子及び回路への接続を記述する、ワイヤ、トランジスタ、論理ゲート、制御回路、Ｉ／Ｏ、モデル等のリストであり、機械可読媒体の少なくとも１つに記録される。例えば、媒体は、ＣＤ、コンパクト・フラッシュ、他のフラッシュ・メモリ、インターネット又は他のネットワーキングに適した手段を介して送られるデータのパケットとすることができる。合成は、繰り返しプロセスとすることができ、このプロセスにおいて、ネットリスト９８０は、設計仕様及び回路のパラメータに応じて１回又は複数回再合成される。
【００３４】
設計プロセス９１０は、様々な入力、例えば、所与の製造技術（例えば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍ等）についてのモデル、レイアウト、及び記号表示を含めた、一般的に用いられる素子、回路及びデバイスのセットを収容することができるライブラリ要素９３０、設計仕様９４０、特徴データ９５０、検証データ９６０、設計ルール９７０、及び試験データ・ファイル９８５（これは、試験パターン及びその他の試験情報を含むことができる）からの入力を使用することを含むことができる。設計プロセス９１０は、例えば、タイミング分析、検証、設計ルールチェック、場所及びルートの操作等のような標準的な回路設計プロセスをさらに含むことができる。集積回路設計の当業者であれば、本発明の範囲及び思想から逸脱することなく、設計プロセス９１０で用いられる、可能な電子設計自動化ツール及びアプリケーションの範囲を認識することができる。本発明の設計構造体は、いずれかの設計フローに限定されるものではない。
【００３５】
設計プロセス９１０は、好ましくは、例えば図２乃至図６に示されるような本発明の実施形態を、何らかの付加的な集積回路設計又はデータと共に（該当する場合）、第２の設計構造体９９０に変換する。設計構造体９９０は、集積回路のレイアウト・データの交換のために用いられるデータ形式及び／又は記号データ形式（例えば、ＧＳＤＩＩ（ＧＳＤ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、又は、このような設計構造体を格納するためのいずれかの他の適切な形式で格納された情報）でストレージ媒体上に存在する。設計構造体９９０は、例えば、記号データ、マップ・ファイル、試験データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属レベル、ビア、形状、製造ラインを通じてのルーティング・データ、並びに、例えば図２乃至図６に示されるような本発明の実施形態を生成するために半導体製造者によって必要とされるその他のあらゆるデータのような情報を含むことができる。設計構造体９９０は。次に段階９９５に進むことができ、そこで、設計構造体９９０は、例えば、テープアウトに進み、製造のためにリリースされ、マスク会社にリリースされ、別の設計会社に送られ、顧客に返送される。
【００３６】
上述の方法は、製造者により、集積回路チップの製造に用いられる。結果として得られる集積回路チップは、未加工のウェハの形態で（即ち、多数のパッケージ化されていないチップを有する単一のウェハとして）、裸のダイとして、又はパッケージ化された形態で、流通させることができる。後者の場合には、チップは、（リード線でマザーボード又は他の高位レベルの支持体に取り付けられたプラスチック支持体などの）シングル・チップ・パッケージ、又は、（片面又は両面に相互接続体又は埋め込み相互接続体を有するセラミック支持体などの）マルチチップ・パッケージに取り付けられる。いずれの場合においても、次に、チップは、（ａ）マザーボードなどの中間製品の一部として又は（ｂ）最終製品の一部として、他のチップ、個別の回路要素、及び／又は他の信号処理デバイスと一体化される。最終製品は、集積回路チップを含むいかなる製品であってもよい。
【００３７】
本明細書において用いられる用語は、特定の実施形態を説明する目的のためのものにすぎず、本発明を限定することを意図するものではない。本明細書において用いられる場合、文脈から明らかにそうでないことが示されていない限り、単数で示されたものは、複数でもよいことが意図されている。さらに、「含む」及び／又は「含んでいる」という用語は、本明細書において用いられる場合、言明された特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を特定するものではあるが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらの群の存在又は追加を排除するものではないこともさらに理解されるであろう。
【００３８】
以下の特許請求の範囲における全ての「手段又はステップと機能との組合せ」要素の対応する構造、材料、行為及び均等物は、その機能を、明確に特許請求されているように他の特許請求された要素と組み合わせて実行するための、いかなる構造、材料又は行為をも含むことが意図される。本発明の説明は、例示及び説明の目的で提示されたものであるが、網羅的であることを意図するものではなく、本発明を開示された形態に限定することを意図するものでもない。本発明の範囲及び思想から逸脱することのない多くの変更及び変形が、当業者には明らかである。実施形態は、本発明の原理及び実際の用途を最も良く説明するため、及び、当業者が本発明を種々の変更を有する種々の実施形態について企図される特定の使用に好適なものとして理解することを可能にするために、選択及び記載された。
【符号の説明】
【００３９】
１０：ゲート接地ｎ型金属酸化膜半導体（ＧＧＮＭＯＳ）及びパワー・クランプ保護機構
１０’：ＧＧＮＭＯＳ構造体
１１、１１’：入力／出力（Ｉ／Ｏ）パッド
１２：ＧＧＮＭＯＳ
１２’：統合ＥＳＤ構造体
１３：ｎ型ＭＯＳ電界効果トランジスタ（ｎ型ＭＯＳＦＥＴ）
１４、１４’：バイポーラ・トランジスタ
１５、１８、１９：抵抗
１６：レシーバ回路
１７：プレドライブ回路
２０、２１：静止型インバータ
２２、２３、２４、２５：ＦＥＴ
２６：パワー・クランプ
３０、３０’、３０’’、３０’’’：集積回路
３１、３２、３３、３４、３５、３６：Ｎ＋領域
３７、３８：Ｐ＋領域
３９、４０：Ｎウェル
４１：Ｐウェル
４２：ｐ型基板
４３、４４、４５、４６、４７：トレンチ
４８、４９、６３：シリサイド・ブロッキング層
５０、６５：ポリ・ゲート
５１、５２、５３、５４、６６：トランジスタ
５３’、５４’：非自己整合型バイポーラ・トランジスタ
５５、５６、５７、５８：ダイオード
６０、６１：ＥＳＤ埋め込み領域
９００：設計フロー
９１０：設計プロセス
９２０：設計構造体
９３０：ライブラリ要素
９４０：設計仕様
９５０：特性データ
９６０：検証データ
９７０：設計ルール
９８０：ネットリスト
９８５：試験データ・ファイル
９９０：第２の設計構造体
９９５：段階
【図１】
0005579746.tif 000002
【図２】
0005579746.tif 000003
【図３】
0005579746.tif 000004
【図４】
0005579746.tif 000005
【図５】
0005579746.tif 000006
【図６】
0005579746.tif 000007
【図７】
0005579746.tif 000008