(57)【特許請求の範囲】
【請求項１】
半導体からなるドレイン領域と、チャネル領域と、インパクトイオン化領域と、ソース領域と、前記チャネル領域に付設されたゲート部とを備え、
前記ソース領域の前記チャネル領域に最も近い部分は、前記半導体の内部に、前記チャネル領域に向かって突出するように形成され、
前記インパクトイオン化領域では、前記チャネル領域にチャネルが生じると、前記ソース領域の前記部分から注入されたキャリアによるアバランシェ増倍が生じ、かつ、前記キャリアの流路が前記半導体の内部にあり、
前記ゲート部はゲート絶縁膜及びゲート電極からなり、
前記ゲート絶縁膜は、一方の面が前記半導体の表面に接し、他方の面が前記ゲート電極に接し、
前記ドレイン領域、チャネル領域、インパクトイオン化領域及びソース領域は、前記半導体に一方向に形成され、
前記チャネル領域は、前記ゲート絶縁膜が接する前記半導体の表面にあって、前記ゲート電極に一定の電圧が印加されると前記チャネルが生じ、
前記チャネル領域と前記ゲート絶縁膜との界面に対する法線を座標軸とし、当該界面の座標を原点とし、前記ゲート絶縁膜の方向の座標を正としたとき、前記ソース領域の少なくとも前記インパクトイオン化領域と接する部分の座標が負になる、
ことを特徴とする半導体装置。
【請求項２】
半導体からなるドレイン領域と、チャネル領域と、インパクトイオン化領域と、ソース領域と、前記チャネル領域に付設されたゲート部とを備え、
前記ソース領域の前記チャネル領域に最も近い部分は、前記半導体の内部に、前記チャネル領域に向かって突出するように形成され、
前記インパクトイオン化領域では、前記チャネル領域にチャネルが生じると、前記ソース領域の前記部分から注入されたキャリアによるアバランシェ増倍が生じ、かつ、前記キャリアの流路が前記半導体の内部にあり、
前記ゲート部はゲート絶縁膜及びゲート電極からなり、
前記ゲート絶縁膜は、一方の面が前記半導体の表面に接し、他方の面が前記ゲート電極に接し、
前記ドレイン領域、チャネル領域、インパクトイオン化領域及びソース領域は、前記半導体に一方向に形成され、
前記チャネル領域は、前記ゲート絶縁膜が接する前記半導体の表面にあって、前記ゲート電極に一定の電圧が印加されると前記チャネルが生じ、
前記チャネル領域と前記ゲート絶縁膜との界面に対する法線を座標軸とし、当該界面の座標を原点とし、前記ゲート絶縁膜の方向の座標を正としたとき、前記インパクトイオン化領域の少なくとも前記ソース領域と接する領域の表面の座標が正になる、
ことを特徴とする半導体装置。
【請求項３】
前記チャネル領域及び前記インパクトイオン化領域は第一導電型又は真性であり、
前記ドレイン領域は、第二導電型であり、かつ前記ゲート絶縁膜を挟んで前記ゲート電極と一部が重なるように前記半導体に形成され、
前記ソース領域は、前記第一導電型であり、かつ前記ゲート絶縁膜を挟んで前記ゲート電極に重ならないように前記半導体に形成された、
ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記ソース領域の前記チャネル領域に最も近い部分が前記半導体の内部に形成された、
ことを特徴とする請求項１乃至３のいずれか一項記載の半導体装置。
【請求項５】
前記半導体は半導体基板の上に形成された半導体層であり、
前記チャネルは前記半導体層において前記半導体基板に垂直に生じる、
ことを特徴とする請求項１乃至４のいずれか一項記載の半導体装置。
【請求項６】
少なくとも前記インパクトイオン化領域が、Ｓｉ、ＳｉＧｅ又はＧｅからなる、
ことを特徴とする請求項１乃至５のいずれか一項記載の半導体装置。
【請求項７】
前記半導体はＳＯＩ基板、ＳＧＯＩ基板又はＧＯＩ基板である、
ことを特徴とする請求項１乃至６のいずれか一項記載の半導体装置。
【請求項８】
半導体からなるドレイン領域、チャネル領域、インパクトイオン化領域及びソース領域と、前記チャネル領域に付設されたゲート絶縁膜及びゲート電極とを備え、前記インパクトイオン化領域は、前記チャネル領域にチャネルが生じると、前記ソース領域から注入されたキャリアによるアバランシェ増倍が生じる、半導体装置を製造する方法であって、
前記半導体の表面の前記チャネル領域となる位置に前記ゲート絶縁膜及びゲート電極を形成する第一工程と、
前記半導体の表面をエッチングして凹部を形成する第二工程と、
前記凹部に前記ソース領域を形成する第三工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記第二工程では、前記半導体の表面に半導体エピタキシャル層を積層し、この半導体エピタキシャル層の表面をエッチングして前記凹部を形成する、
ことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記半導体は、半導体基板の上に凸状に形成された半導体エピタキシャル層であり、
前記第一工程では、前記半導体エピタキシャル層の側方の表面の前記チャネル領域となる位置に、前記ゲート絶縁膜及びゲート電極を形成し、
前記第二工程では、前記半導体エピタキシャル層の上端中央の表面をエッチングして凹部を形成し
前記第三工程では、前記凹部に半導体エピタキシャル層からなる前記ソース領域を形成する、
ことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
前記半導体は、半導体基板の上に凸状に形成された半導体エピタキシャル層であり、
前記第一工程では、前記半導体エピタキシャル層の側方の表面の前記チャネル領域となる位置に、前記ゲート絶縁膜及びゲート電極を形成し、
前記第二工程及び前記第三工程に代えて、前記半導体エピタキシャル層の上端中央の表面に、イオン注入により前記ソース領域を形成する工程を含む、
ことを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アバランシェ増倍を動作原理とするインパクトイオン化ＭＩＳ（Metal-Insulator-Semiconductor）型電界効果トランジスタなどの半導体装置、及びその製造方法に関する。以下、「ＭＩＳ型電界効果トランジスタ」を「ＭＩＳＦＥＴ（MIS Field Effect Transistor）」と略称する。なお、ＭＯＳ（Metal-Oxide-Semiconductor）も当然にＭＩＳに含まれる。また、元素名は元素記号を用いることとする。
【背景技術】
【０００２】
アバランシェ増倍とは、高電界の半導体中でキャリア（電子及び正孔）が電離衝突（インパクトイオン化）を繰り返すことにより、キャリアの数が雪崩のように増倍することをいう。このアバランシェ増倍の原理を用いた半導体素子として、インパクトイオン化ＭＩＳＦＥＴが提案されている（非特許文献１）。インパクトイオン化ＭＩＳＦＥＴは、アバランシェ増倍に起因してソース・ドレイン間を流れる電流が急激に増加する特性を、オン‐オフ特性の急峻化に応用した半導体素子であり、今までのＭＩＳＦＥＴに代わる新たな半導体スイッチとしての応用が期待されている。【０００３】
以下、図１４を参照して、インパクトイオン化ＭＩＳＦＥＴの構造及び動作を説明する。なお、図１４ではバルクＳｉ基板を用いているが、非特許文献１ではバルクＳｉ基板の代わりにＳＯＩ基板を用いている。しかし、インパクトイオン化ＭＩＳＦＥＴの動作原理に、両者の違いはない。【０００４】
図１４は、プレーナ型のインパクトイオン化ＭＩＳＦＥＴの概略断面図である。図１４（ａ）はオフ状態の様子を、図１４（ｂ）はオン状態の様子をそれぞれ示している。【０００５】
インパクトイオン化ＭＩＳＦＥＴ１００は、半導体基板１０１、ゲート絶縁膜１０２、ゲート電極１０３と、ドレイン領域１０４、チャネル領域１０５、インパクトイオン化領域１０６、ソース領域１０７等を備えている。【０００６】
チャネル領域１０５は、ゲート電極１０３に一定の電圧が印加されるとチャネル１０５ａが生じる。ドレイン領域１０４とソース領域１０７との間に一定の電圧が印加され、かつチャネル領域１０５にチャネル１０５ａが生じると、インパクトイオン化領域１０６には、ソース領域１０７から注入されたキャリア１０８によるアバランシェ増倍が生じる。そして、チャネル１０５ａとソース領域１０７との間のインパクトイオン化領域１０６において、キャリア１０８の流路１０９は、半導体基板１０１の表面にある。なお、キャリア１０８の流路１０９は、図示の都合上、半導体基板１０１の表面から少し離して描いてある。【０００７】
半導体基板１０１は不純物濃度の低いｐ型Ｓｉ基板であり、ドレイン領域１０４は不純物濃度の高いｎ型であり、ソース領域１０７は不純物濃度の高いｐ型である。ゲート電極１０３の表面及び半導体基板１０１の表面は、絶縁膜１１０で覆われている。【０００８】
図１４（ａ）に示すように、オフ状態では、ゲート絶縁膜１０２の下のチャネル領域１０５に、チャネル１０５ａが形成されていない。ドレイン電圧Ｖｄがソース電圧Ｖｓよりも高い条件すなわち逆バイアスで、ドレイン‐ソース間の電位差（Ｖｄｓ）を増加させていくと、ほとんどの電圧がドレイン領域１０４とソース領域１０７との間のチャネル領域１０５及びインパクトイオン化領域１０６に加わる。そのため、Ｖｄｓが十分に大きくなると、チャネル領域１０５及びインパクトイオン化領域１０６は完全に空乏化する。このときのドレイン電流は、Ｐ‐Ｉ‐Ｎ接合の逆バイアス状態における逆方向飽和電流となるため、ほとんど流れない。【０００９】
一方、Ｖｄｓをある程度高い電圧にした状態で、ゲート電圧Ｖｇを大きくしていくと、図１４（ｂ）に示すように、ゲート絶縁膜１０２の下のチャネル領域１０５が反転状態となって、チャネル１０５ａが形成される。これによって、チャネル領域１０５及びインパクトイオン化領域１０６に形成された空乏層の横方向の実効的な幅がチャネル１０５ａの長さの分だけ狭くなるため、空乏層内の電界強度が強くなる。その結果、ソース領域１０７から狭くなった空乏層（すなわちインパクトイオン化領域１０６）へ注入されたキャリア１０８である電子が、インパクトイオン化を発生させる。インパクトイオン化が空乏層の中で連鎖的に発生（アバランシェ増倍）することにより、ドレイン電流は急激に増加する。【００１０】
したがって、ドレイン‐ソース間電圧Ｖｄｓは、チャネル１０５ａが形成されていないときはインパクトイオン化が発生せず、チャネル１０５ａが形成されたときはインパクトイオン化が発生するような範囲に設定する。【００１１】
以降、チャネル１０５ａを形成するために必要なゲート電圧を「ゲートしきい値電圧」と呼び、チャネル１０５ａが形成された状態で、インパクトイオン化を発生させるために必要なドレイン‐ソース間電圧Ｖｄｓを「ドレインしきい値電圧」と呼ぶ。また、以上のように、ドレイン領域１０４とソース領域１０７との間の半導体基板１０１のうち、ゲート電圧の増加によってチャネル１０５ａが形成される領域をチャネル領域１０５と呼び、チャネル１０５ａが形成されない方の領域をインパクトイオン化領域１０６と呼ぶ。【００１２】
ドレインしきい値電圧は、インパクトイオン化領域１０６の材料と長さに依存する。例えば、ＳｉよりもＳｉＧｅやＧｅのようなバンドギャップの狭いものの方が、インパクトイオン化率が大きいので、ドレインしきい値電圧が小さい。また、インパクトイオン化領域１０６の長さが短いほど、電界が高まるので、ドレインしきい値電圧が小さい。ドレインしきい値電圧を１Ｖ以下とするには、例えば材料としてＧｅを用いて、インパクトイオン化領域１０６を５０ｎｍ以下にする必要がある。【００１３】
【非特許文献１】K. Gopalakrishnan et al., “I-MOS: A Novel Semiconductor Device with a Subthreshold Slope lower than kT/q”, IEDM Technical Digest, pp. 289-292, December 2002.（特にp.290, Device Structure and Physicsの章, Fig. 2）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、チャネル１０５ａは、通常のＭＯＳＦＥＴと同様に、半導体基板１０１の表面にのみ形成される。そして、チャネル１０５ａとソース領域１０７との間では、キャリア１０８の大部分が絶縁膜１１０と半導体基板１０１との界面を伝導する。したがって、キャリア１０８の流路１０９が半導体基板１０１の表面となることにより、表面ラフネス散乱等の影響がキャリア１０８のインパクトイオン化を妨げるように働くので、ドレインしきい値電圧が高くなるという問題があった。ドレインしきい値電圧が高いと、エネルギの高いキャリア１０８がゲート絶縁膜１０２に入ることにより、ゲートしきい値電圧のシフト等が発生して信頼性が悪くなる、オフ時のリーク電流が高くなる等の問題を引き起こす。【００１５】
本発明の目的は、ドレインしきい値電圧を低減し得るインパクトイオン化ＭＩＳＦＥＴなどの半導体装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明に係る第一の半導体装置は、半導体からなるドレイン領域、チャネル領域、インパクトイオン化領域及びソース領域と、前記チャネル領域に付設されたゲート部とを備えている。前記ソース領域の前記チャネル領域に最も近い部分は、前記半導体の内部に、前記チャネル領域に向かって突出するように形成されている。前記インパクトイオン化領域では、前記チャネル領域にチャネルが生じると、前記ソース領域の前記部分から注入されたキャリアによるアバランシェ増倍が生じ、かつ、前記キャリアの流路が前記半導体の内部にあり、前記ゲート部はゲート絶縁膜及びゲート電極からなり、前記ゲート絶縁膜は、一方の面が前記半導体の表面に接し、他方の面が前記ゲート電極に接し、前記ドレイン領域、チャネル領域、インパクトイオン化領域及びソース領域は、前記半導体に一方向に形成され、前記チャネル領域は、前記ゲート絶縁膜が接する前記半導体の表面にあって、前記ゲート電極に一定の電圧が印加されると前記チャネルが生じ、前記チャネル領域と前記ゲート絶縁膜との界面に対する法線を座標軸とし、当該界面の座標を原点とし、前記ゲート絶縁膜の方向の座標を正としたとき、前記ソース領域の少なくとも前記インパクトイオン化領域と接する部分の座標が負になる、ことを特徴とする。本発明に係る第二の半導体装置は、半導体からなるドレイン領域と、チャネル領域と、インパクトイオン化領域と、ソース領域と、前記チャネル領域に付設されたゲート部とを備え、前記ソース領域の前記チャネル領域に最も近い部分は、前記半導体の内部に、前記チャネル領域に向かって突出するように形成され、前記インパクトイオン化領域では、前記チャネル領域にチャネルが生じると、前記ソース領域の前記部分から注入されたキャリアによるアバランシェ増倍が生じ、かつ、前記キャリアの流路が前記半導体の内部にあり、前記ゲート部はゲート絶縁膜及びゲート電極からなり、前記ゲート絶縁膜は、一方の面が前記半導体の表面に接し、他方の面が前記ゲート電極に接し、前記ドレイン領域、チャネル領域、インパクトイオン化領域及びソース領域は、前記半導体に一方向に形成され、前記チャネル領域は、前記ゲート絶縁膜が接する前記半導体の表面にあって、前記ゲート電極に一定の電圧が印加されると前記チャネルが生じ、前記チャネル領域と前記ゲート絶縁膜との界面に対する法線を座標軸とし、当該界面の座標を原点とし、前記ゲート絶縁膜の方向の座標を正としたとき、前記インパクトイオン化領域の少なくとも前記ソース領域と接する領域の表面の座標が正になる、ことを特徴とする。
【００１７】
本発明に係る半導体装置の製造方法は、次のような半導体装置を製造する方法である。その半導体装置とは、半導体からなるドレイン領域、チャネル領域、インパクトイオン化領域及びソース領域と、前記チャネル領域に付設されたゲート絶縁膜及びゲート電極とを備え、前記インパクトイオン化領域は、前記チャネル領域にチャネルが生じると、前記ソース領域から注入されたキャリアによるアバランシェ増倍が生じるものである。そして、本発明に係る半導体装置の製造方法は、前記半導体の表面の前記チャネル領域となる位置に前記ゲート絶縁膜及びゲート電極を形成する第一工程と、前記半導体の表面をエッチングして凹部を形成する第二工程と、前記凹部に前記ソース領域を形成する第三工程と、を実行することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、チャネルとソース領域との間のインパクトイオン化領域において、キャリアの流路を半導体の内部としたことにより、半導体の表面ラフネス散乱等の影響をキャリアが受けなくなるので、ドレインしきい値電圧を低減できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明に係る半導体装置の最良の実施形態として、インパクトイオン化ＭＩＳＦＥＴについて説明する。
（第一実施形態）
図１は、本発明の第一実施形態に係るインパクトイオン化ＭＩＳＦＥＴを示す概略断面図である。以下、この図面に基づき説明する。【００２０】
インパクトイオン化ＭＩＳＦＥＴ１０は、半導体からなるドレイン領域１４、チャネル領域１５、インパクトイオン化領域１６及びソース領域１７と、チャネル領域１５に付設されたゲート部としてのゲート絶縁膜１２及びゲート電極１３とを備えている。インパクトイオン化領域１６では、チャネル領域１５にチャネル１５ａが生じると、ソース領域１７から注入されたキャリア１８によるアバランシェ増倍が生じ、かつ、インパクトイオン化領域１６では、キャリア１８の流路１９が半導体の内部にある。【００２１】
本実施形態では、半導体として半導体基板１１を使用している。したがって、ゲート絶縁膜１２は、一方の面が半導体基板１１の表面に接し、他方の面がゲート電極１３に接している。ドレイン領域１４、チャネル領域１５、インパクトイオン化領域１６及びソース領域１７は、半導体基板１１に一方向（左から右へ）に形成されている。チャネル領域１５は、ゲート絶縁膜１２が接する半導体基板１１の表面にあって、ゲート電極１３に一定の電圧が印加されるとチャネル１５ａを生じる。キャリア１８の流路１９は、半導体基板１１の内部にある。【００２２】
インパクトイオン化ＭＩＳＦＥＴ１０によれば、チャネル１５ａとソース領域１７との間のインパクトイオン化領域１６において、キャリア１８の流路１９を半導体基板１１の内部としたことにより、半導体基板１１の表面ラフネス散乱等の影響をキャリア１８が受けなくなるので、ドレインしきい値電圧を低減できる。【００２３】
チャネル領域１５及びインパクトイオン化領域１６は、第一導電型又は真性である。ドレイン領域１４は、第二導電型であり、かつゲート絶縁膜１２を挟んでゲート電極１３と一部が重なるように半導体基板１１に形成されている。ソース領域１７は、第一導電型であり、かつゲート絶縁膜１２を挟んでゲート電極１３に重ならないように半導体基板１１に形成されている。本実施形態では、第一導電型をｐ型とし、第二導電型をｐ型の逆導電型であるｎ型としている。もちろん、第一導電型をｎ型とし、第二導電型をｐ型としてもよい。半導体基板１１は、第一導電型Ｓｉ基板である。【００２４】
チャネル領域１５とゲート絶縁膜１２との界面に対する法線を座標軸Ｚとし、当該界面の座標を原点Ｏとし、ゲート絶縁膜１２の方向の座標を正とする。このとき、ソース領域１７におけるチャネル１５ａと平行でチャネル１５ａに最も近い面の座標Ｚｓは負になる。つまり、ソース領域１７における半導体基板１１の表面は、半導体基板１１の他の表面から掘り下げられた構造になっている。なお、図１４（ｂ）に示すインパクトイオン化ＭＩＳＦＥＴ１００では、Ｚｓ＝０である。【００２５】
ソース領域１７のチャネル１５ａに最も近い部分１７ａは、半導体基板１１の内部に形成されている。すなわち、部分１７ａは、チャネル１５ａへ向かって凸状に突出している。したがって、部分１７ａが最も高電界になるので、部分１７ａからインパクトイオン化領域１６へキャリア１８が注入される。これにより、キャリア１８の流路１９が半導体基板１１の内部に形成される。【００２６】
以下、インパクトイオン化ＭＩＳＦＥＴ１０について、更に詳しく説明する。【００２７】
不純物濃度の低いｐ型の半導体基板１１中に、それぞれ不純物濃度が１×１０２０ｃｍ−３以上のｎ型のドレイン領域１４及びｐ型のソース領域１７が形成されている。ドレイン領域１４とソース領域１７との間の半導体基板１１上の一部に、ゲート絶縁膜１２及びゲート電極１３、並びにその開口をソース領域１７の形成に利用する絶縁膜２０が形成されている。すなわち、ゲート電極１３の表面及び半導体基板１１の表面は、絶縁膜２０で覆われている。【００２８】
なお、インパクトイオン化ＭＩＳＦＥＴ１０には、素子分離領域や全体を覆う層間絶縁膜、ゲート電極１３、ドレイン領域１４及びソース領域１７の各表面のシリサイド層、それにゲート電極１３、ドレイン領域１４及びソース領域１７に対する配線等が設けられる。しかし、これらについては、本発明に直接関係しないので、図示を省略する。【００２９】
図示するように、ソース領域１７は、元々の半導体基板１１の表面を掘り下げた位置にある。つまり、ソース領域１７全体が、絶縁膜２０と半導体基板１１との界面よりも下にある。ここで、ソース領域１７を接地電位とし、ドレイン領域１４にドレインしきい値電圧以上の正電圧を印加し、ゲート電極１３にゲートしきい値電圧以上の正電圧を印加する。すると、ゲート電極１３下のチャネル領域１５にチャネル１５ａが形成され、インパクトイオン化領域１６をキャリア１８が伝導する。これにより、インパクトイオン化ＭＩＳＦＥＴ１０はオン状態となる。ただし、キャリア１８は、半導体基板１１の内部を流れる。【００３０】
図１４（ｂ）に示すインパクトイオン化ＭＩＳＦＥＴ１００では、キャリア１０８が絶縁膜１１０と半導体基板１０１との界面を流れることにより、キャリア１０８が表面散乱等の影響を受けるので、ドレインしきい値電圧が高くなるという問題があった。これに対し、本実施形態では、キャリア１８が半導体基板１１の内部を流れることにより、キャリア１８が表面散乱等の影響を受けないので、ドレインしきい値電圧を低減できる。また、ソース領域１７のチャネル領域１５と対向する部分１７ａは、曲率が大きいすなわち曲率半径が小さいので、電界が集中しやすくなる。これにより、更にドレインしきい値電圧を低減できる。ドレインしきい値電圧を低減できることは、駆動電圧を低減できることであるので、信頼性の向上及びリーク電流の低減を図ることができる。【００３１】
なお、インパクトイオン化領域１６は、Ｓｉで形成したが、Ｓｉよりもバンドギャップの小さいＳｉＧｅやＧｅで形成してもよい。この場合は、ＳｉＧｅやＧｅの方がＳｉより、インパクトイオン化率が高いので、ドレインしきい値電圧をより低減できる。半導体基板１１は、Ｓｉ基板を用いたが、Ｓｉの下にＳｉ酸化膜等の絶縁膜が形成されたＳＯＩ（Silicon on Insulator）基板、ＳｉＧｅやＧｅの下にＳｉ酸化膜等の絶縁膜が形成されたＳＧＯＩ（Silicon germanium on Insulator）基板、ＧＯＩ（Germanium on Insulator）基板などを用いてもよい。インパクトイオン化ＭＩＳＦＥＴ１０は、ｎチャネル型としたが、各導電型を逆にすることによりｐチャネル型にすることもできる。以上の説明で明らかな様に、本発明の効果を得るためには、インパクトイオン化領域と接しているソース領域の座標（ほぼＺｓ）が負であればよい。従って、それよりソース領域側（図１では右側）のソース領域の表面の座標は必ずしも負である必要はないし、図１に示す様な平坦である必要はない。【００３２】
図２及び図３は、第一実施形態に係るインパクトイオン化ＭＩＳＦＥＴの製造方法を示す概略断面図である。以下、これらの図面に基づき説明する。【００３３】
まず、図２（ａ）に示すように、不純物濃度が１×１０１５ｃｍ−３以下のｐ型半導体基板１１の表面に、Ｓｉ酸化膜等の絶縁膜、及びポリＳｉ膜を成膜した後、一般的なフォトリソグラフィ技術及びエッチング技術を用いて、ゲート絶縁膜１２及びゲート電極１３を形成する。【００３４】
続いて、図２（ｂ）に示すように、レジストマスク２１を形成し、加速エネルギ３０ｋｅＶ程度かつドーズ量１×１０１４ｃｍ−２以上でＡｓをイオン注入することにより、ドレイン領域１４を形成する。その後、レジストマスク２１を除去する。【００３５】
続いて、図３（ｃ）に示すように、Ｓｉ酸化膜を成膜し、レジストマスク２２を形成し、エッチング技術を用いて絶縁膜２０を形成するとともに半導体基板１１を５０ｎｍ程度掘り下げて凹部１１ａを形成する。【００３６】
続いて、図３（ｄ）に示すように、レジストマスク２２を介して、加速エネルギ１５ｋｅＶ程度かつドーズ量１×１０１４ｃｍ−２以上でＢＦ２をイオン注入することにより、凹部１１ａに高濃度ｐ領域１７ｂを形成する。【００３７】
最後に、図１に示すように、１０００℃かつ１０秒程度の熱処理を施して、高濃度ｐ領域１７ｂから半導体基板１１中へＢを拡散させることにより、ソース領域１７を形成する。これにより、図１に示すインパクトイオン化ＭＩＳＦＥＴ１０が完成する。【００３８】
以上のように、インパクトイオン化ＭＩＳＦＥＴ１０の製造方法は、次の三つの工程を含んでいる。第一工程：半導体基板１１の表面のチャネル領域１５となる位置に、ゲート絶縁膜１２及びゲート電極１３を形成する（図２（ａ））。第二工程：半導体基板１１の表面をエッチングして凹部１１ａを形成する（図３（ｃ））。第三工程：凹部１１ａにソース領域１７を形成する（図３（ｄ））。これらの工程を含むことにより、キャリア１８の流路１９が半導体基板１１の内部に形成される。なお、第一工程乃至第三工程の順番は、最終的にインパクトイオン化ＭＩＳＦＥＴ１０を製造できれば、どのように入れ替えてもよい。【００３９】
（第二実施形態）
図４は、本発明の第二実施形態に係るインパクトイオン化ＭＩＳＦＥＴを示す概略断面図である。以下、この図面に基づき説明する。【００４０】
インパクトイオン化ＭＩＳＦＥＴ３０は、半導体からなるドレイン領域３４、チャネル領域３５、インパクトイオン化領域３６及びソース領域３７と、チャネル領域３５に付設されたゲート絶縁膜３２及びゲート電極３３とを備えている。インパクトイオン化領域３６では、チャネル領域３５にチャネル３５ａが生じると、ソース領域３７から注入されたキャリア３８によるアバランシェ増倍が生じ、かつ、インパクトイオン化領域３６では、キャリア３８の流路３９が半導体の内部にある。【００４１】
本実施形態では、半導体として半導体基板３１を使用している。したがって、ゲート絶縁膜３２は、一方の面が半導体基板３１の表面に接し、他方の面がゲート電極３３に接している。ドレイン領域３４、チャネル領域３５、インパクトイオン化領域３６及びソース領域３７は、半導体基板３１に一方向（左から右へ）に形成されている。チャネル領域３５は、ゲート絶縁膜３２が接する半導体基板３１の表面にあって、ゲート電極３３に一定の電圧が印加されるとチャネル３５ａを生じる。キャリア３８の流路３９は、半導体基板３１の内部にある。【００４２】
インパクトイオン化ＭＩＳＦＥＴ３０によれば、チャネル３５ａとソース領域３７との間のインパクトイオン化領域３６において、キャリア３８の流路３９を半導体基板３１の内部としたことにより、半導体基板３１の表面ラフネス散乱等の影響をキャリア３８が受けなくなるので、ドレインしきい値電圧を低減できる。【００４３】
チャネル領域３５及びインパクトイオン化領域３６は、第一導電型又は真性である。ドレイン領域３４は、第二導電型であり、かつゲート絶縁膜３２を挟んでゲート電極３３と一部が重なるように半導体基板３１に形成されている。ソース領域３７は、第一導電型であり、かつゲート絶縁膜３２を挟んでゲート電極３３と重ならないように半導体基板３１に形成されている。本実施形態では、第一導電型をｐ型とし、第二導電型をｐ型の逆導電型であるｎ型としている。もちろん、第一導電型をｎ型とし、第二導電型をｐ型としてもよい。半導体基板３１は、第一導電型Ｓｉ基板である。【００４４】
チャネル領域３５とゲート絶縁膜３２との界面に対する法線を座標軸Ｚとし、当該界面の座標を原点Ｏとし、ゲート絶縁膜３２の方向の座標を正とする。このとき、インパクトイオン化領域３６の半導体基板３１と絶縁膜４０の界面の座標Ｙｓは正になる。つまり、インパクトイオン化領域３６における半導体基板３１の表面は、チャネル領域３５における半導体基板３１の表面から持ち上がった構造になっている。なお、図１４（ｂ）に示すインパクトイオン化ＭＩＳＦＥＴ１００では、Ｙｓ＝０である。ここで図４で示したソース領域３７の表面の座標Ｚｓ’は、前記Ｙｓよりも小さいが、同じでもよい。また、ソース領域３７と基板３１の界面の座標Ｚｓは、表面の座標Ｚｓ’よりも小さければ何れでもよい。【００４５】
インパクトイオン化領域３６の半導体基板３１と絶縁膜４０の界面は、チャネル領域３５とゲート絶縁膜３２との界面よりも上方に形成されている。従って、ソース領域３７とチャネル３５ａ間の最短距離は半導体基板３１の内部となる。更に、ソース領域３７の角の部分３７aは、曲率が大きいすなわち曲率半径が小さく、Ｚｓがゼロ以上では部分３７ａが最も高電界になるので、部分３７ａからインパクトイオン化領域３６へキャリア３８が注入される。これにより、キャリア３８の流路３９が半導体基板３１の内部に形成される。【００４６】
以下、インパクトイオン化ＭＩＳＦＥＴ３０について、更に詳しく説明する。【００４７】
不純物濃度の低いｐ型の半導体基板３１中に、それぞれ不純物濃度が１×１０２０ｃｍ−３以上のｎ型のドレイン領域３４及びｐ型のソース領域３７が形成されている。ドレイン領域３４とソース領域３７との間の半導体基板３１上の一部に、ゲート絶縁膜３２及びゲート電極３３、並びにその開口をソース領域３７の形成に利用する絶縁膜４０が形成されている。すなわち、ゲート電極３３上の絶縁膜４９の表面及び半導体基板３１の表面は、絶縁膜４０で覆われている。【００４８】
インパクトイオン化領域３６の表面の一部が、ゲート絶縁膜３２とチャネル領域３５との界面よりも、当該界面に対する法線方向を基準としてゲート電極３３方向、つまり上方に形成されている。ソース領域３７の表面の位置は、第一実施形態と同様に、絶縁膜４０と半導体基板３１との界面より下にある。ゲート電極３３の側面には、Ｓｉ酸化膜等からなる側壁４１が形成されている。【００４９】
なお、インパクトイオン化ＭＩＳＦＥＴ３０には、素子分離領域や全体を覆う層間絶縁膜、ゲート電極３３、ドレイン領域３４及びソース領域３７の各表面のシリサイド層、それにゲート電極３３、ドレイン領域３４及びソース領域３７に対する配線等が設けられる。しかし、これらについては、本発明に直接関係しないので、図示を省略する。【００５０】
図示するように、ソース領域３７全体及びチャネル領域３５全体が、絶縁膜４０と半導体基板３１との界面以下の位置にある。ここで、ソース領域３７を接地電位とし、ドレイン領域３４にドレインしきい値電圧以上の正電圧を印加し、ゲート電極３３にゲートしきい値電圧以上の正電圧を印加する。すると、ゲート電極３３下のチャネル領域３５にチャネル３５ａが形成され、インパクトイオン化領域３６をキャリア３８が伝導する。これにより、インパクトイオン化ＭＩＳＦＥＴ３０はオン状態となる。ただし、キャリア３８は、半導体基板３１の内部を流れる。【００５１】
図１４（ｂ）に示すインパクトイオン化ＭＩＳＦＥＴ１００では、キャリア１０８が絶縁膜１１０と半導体基板１０１との界面を流れことにより、キャリア１０８が表面散乱等の影響を受けるので、ドレインしきい値電圧が高くなるという問題があった。これに対し、本実施形態では、キャリア３８が半導体基板３１の内部を流れることにより、キャリア３８が表面散乱等の影響を受けないので、ドレインしきい値電圧を低減できる。また、ソース領域３７のチャネル領域３５と対向する部分３７ａは、曲率が大きいすなわち曲率半径が小さいので、電界が集中しやすくなる。これにより、Ｚｓがゼロ以上では更にドレインしきい値電圧を低減できる。ドレインしきい値電圧を低減できることは、駆動電圧を低減できることであるので、信頼性の向上及びリーク電流の低減を図ることができる。図４では、ソース領域３７がチャネル３５ａよりも上にあるが、ソース領域３７と基板３１の界面の座標は、どこでもよく、チャネル３５ａよりも下にあってもよい。【００５２】
なお、インパクトイオン化領域３６は、Ｓｉで形成したが、Ｓｉよりもバンドギャップの小さいＳｉＧｅやＧｅで形成してもよい。この場合は、ＳｉＧｅやＧｅの方がＳｉより、インパクトイオン化率が高いので、ドレインしきい値電圧をより低減できる。後述するように、インパクトイオン化領域３６の内、チャネル領域３５よりも上方に形成されている領域は、エピタキシャル成長で形成する。この領域を、Ｓｉに代えて、ＳｉＧｅやＧｅのエピタキシャル層としてもよい。このとき、半導体基板３１もエピタキシャル層と同じＳｉＧｅやＧｅとしてもよい。半導体基板３１と同じ材料を用いたエピタキシャル成長は、転位等の欠陥形成を抑えることができる。半導体基板３１は、Ｓｉ基板を用いたが、ＳＯＩ基板、ＳＧＯＩ基板、ＧＯＩ基板などを用いてもよい。インパクトイオン化ＭＩＳＦＥＴ３０は、ｎチャネル型としたが、各電導型を逆にすることによりｐチャネル型にすることもできる。【００５３】
図５乃至図７は、第二実施形態に係るインパクトイオン化ＭＩＳＦＥＴの製造方法を示す概略断面図である。以下、これらの図面に基づき説明する。【００５４】
まず、図５（ａ）に示すように、不純物濃度が１×１０１５ｃｍ−３以下のｐ型Ｓｉからなる半導体基板３１の表面に、Ｓｉ酸化膜等の絶縁膜、ポリＳｉ膜、及びＳｉ窒化膜等の絶縁膜を形成した後、一般的なフォトリソグラフィ技術及びエッチング技術を用いて、ゲート絶縁膜３２、ゲート電極３３、及び絶縁膜４９を形成する。そして、半導体基板３１の表面に、高濃度ｎ型領域３４ａを形成する。【００５５】
続いて、図５（ｂ）に示すように、ゲート電極３３を含む半導体基板３１全面にＳｉ酸化膜等の絶縁膜を形成し、この絶縁膜をエッチバックすることにより、側壁４１を形成する。【００５６】
続いて、図６（ｃ）に示すように、絶縁膜４９及び側壁４１以外の、表面に半導体基板３１が露出しているところに、厚さ５０〜１００ｎｍのノンドープＳｉ層４２を選択エピタキシャル成長で形成する。【００５７】
続いて、図６（ｄ）に示すように、レジストマスク４３を形成した後、Ａｓをイオン注入することにより、高濃度ｎ型領域３４ａの上に更に高濃度ｎ型領域３４ｂを形成する。その後、レジストマスク４３を除去する。なお、高濃度ｎ型領域３４ａ，３４ｂは、最終的には熱処理によって一体化され、ドレイン領域３４として働く。【００５８】
続いて、図７（ｅ）に示すように、Ｓｉ酸化膜を成膜した後にレジストマスク４４を形成し、エッチング技術を用いて絶縁膜４０を形成するとともにノンドープＳｉ層４２を掘り下げて凹部４２ａを形成する。但し、ノンドープＳｉ層４２を掘下げない構造にすることも適宜選択できる。このとき、ノンドープＳｉ層４２を全てエッチングし、更に半導体基板３１を掘り下げることにより、第一実施形態と同様に半導体基板３１に凹部を形成してもよい。【００５９】
続いて、図７（ｆ）に示すように、レジストマスク４４を介して、加速エネルギ１５ｋｅＶ程度かつドーズ量１×１０１４ｃｍ−２以上でＢＦ２をイオン注入することにより、高濃度ｐ型領域３７ｂを形成する。その後、レジストマスク４４を除去する。【００６０】
最後に、イオン注入した不純物を活性化するために、１０００℃かつ１０秒程度の熱処理を施す。その結果、図４に示すように、高濃度ｐ領域３７ｂからノンドープＳｉ層４２中及び半導体基板３１中にＢが拡散することにより、ソース領域３７が形成される。こうして、インパクトイオン化ＭＩＳＦＥＴ３０が完成する。なお、図６（ｃ）で形成されたノンドープＳｉ層４２の領域は、図４では半導体基板３１に含まれるものとする。【００６１】
以上のように、インパクトイオン化ＭＩＳＦＥＴ３０の製造方法は、次の二つの工程を含んでいる。第一工程：半導体基板３１の表面のチャネル領域３５となる位置に、ゲート絶縁膜３２及びゲート電極３３を形成する（図５（ａ））。第二工程：半導体基板３１の表面に半導体エピタキシャル層としてのノンドープＳｉ層４２を積層し、半導体基板３１とゲート絶縁膜３２の界面より上に、インパクトイオン化領域３６を形成する（図６（ｃ）〜図７（ｆ））。これらの工程を含むことにより、キャリア３８の流路３９が半導体基板３１の内部に形成される。なお、第一工程乃至第二工程の順番は、最終的にインパクトイオン化ＭＩＳＦＥＴ３０を製造できれば、どのように入れ替えてもよい。【００６２】
（第三実施形態）
図８は、本発明の第三実施形態に係るインパクトイオン化ＭＩＳＦＥＴを示す概略断面図である。以下、この図面に基づき説明する。【００６３】
インパクトイオン化ＭＩＳＦＥＴ５０は、半導体からなるドレイン領域５４、チャネル領域５５、インパクトイオン化領域５６及びソース領域５７と、チャネル領域５５に付設されたゲート絶縁膜５２及びゲート電極５３とを備えている。インパクトイオン化領域５６では、チャネル領域５５にチャネル５５ａが生じると、ソース領域５７から注入されたキャリア５８によるアバランシェ増倍が生じ、かつ、キャリア５８の流路５９が半導体の内部にある。【００６４】
本実施形態では、半導体としてＳｉエピタキシャル層５１を使用している。したがって、ゲート絶縁膜５２は、一方の面がＳｉエピタキシャル層５１の側方の表面に接し、他方の面がゲート電極５３に接している。ドレイン領域５４、チャネル領域５５、インパクトイオン化領域５６及びソース領域５７は、Ｓｉエピタキシャル層５１に一方向（下から上へ）に形成されている。チャネル領域５５は、ゲート絶縁膜５２が接するＳｉエピタキシャル層５１の表面にあって、ゲート電極５３に一定の電圧が印加されるとチャネル５５ａを生じる。キャリア５８の流路５９は、Ｓｉエピタキシャル層５１の内部にある。なお、「表面」とは、物の外側をなす面のことである。【００６５】
インパクトイオン化ＭＩＳＦＥＴ５０によれば、インパクトイオン化領域５６とソース領域５７との間のキャリア５８の流路５９をＳｉエピタキシャル層５１の内部としたことにより、Ｓｉエピタキシャル層５１の表面ラフネス散乱等の影響をキャリア５８が受けなくなるので、ドレインしきい値電圧を低減できる。【００６６】
チャネル領域５５及びインパクトイオン化領域５６は、第一導電型又は真性である。ドレイン領域５４は、第二導電型であり、かつゲート絶縁膜５２を挟んでゲート電極５３と一部が重なるようにＳｉエピタキシャル層５１に形成されている。ソース領域５７は、第一導電型であり、かつゲート電極５３から離れてＳｉエピタキシャル層５１に形成されている。本実施形態では、第一導電型をｐ型とし、第二導電型をｐ型の逆導電型であるｎ型としている。もちろん、第一導電型をｎ型とし、第二導電型をｐ型としてもよい。【００６７】
チャネル領域５５とゲート絶縁膜５２との界面に対する法線を座標軸Ｘとし、当該界面の座標を原点Ｏとし、ゲート絶縁膜５２の方向の座標を正とする。このとき、ソース領域５７におけるチャネル５５ａに平行でチャネル５５ａに最も近い面の座標Ｘｓは負になる。【００６８】
ソース領域５７のチャネル５５ａに最も近い部分５７ａは、Ｓｉエピタキシャル層５１の内部に形成されている。すなわち、部分５７ａは、チャネル５５ａへ向かって凸状に突出している。したがって、部分５７ａが最も高電界になるので、部分５７ａからインパクトイオン化領域５６へキャリア１８が注入される。これにより、キャリア５８の流路５９がＳｉエピタキシャル層５１の内部に形成される。【００６９】
以下、インパクトイオン化ＭＩＳＦＥＴ５０について、更に詳しく説明する。【００７０】
第一及び第二実施形態のインパクトイオン化ＭＩＳＦＥＴは、半導体基板に平行な方向にチャネルが形成される「横型」である。これに対し、本実施形態のインパクトイオン化ＭＩＳＦＥＴ５０は、半導体基板６１に垂直な方向にチャネル５５ａが形成される「縦型」となっている。詳しくは、チャネル５５ａは、半導体基板６１の上に形成されたＳｉエピタキシャル層５１において、半導体基板６１に垂直に生じる。【００７１】
具体的には、不純物濃度の低いｐ型Ｓｉからなる半導体基板６１中に、Ａｓ濃度１×１０１９ｃｍ−３以上の高濃度ｎ型領域６２が形成されている。そして、高濃度ｎ型領域６２の上に、Ｓｉエピタキシャル層５１が形成されている。Ｓｉエピタキシャル層５１は、下から順にＰ濃度１×１０２０ｃｍ−３以上のｎ型のドレイン領域５４、ノンドープ層６３、Ｂ濃度１×１０２０ｃｍ−３以上のｐ型のソース領域５７となっている。ノンドープ層６３は、チャネル領域５５及びインパクトイオン化領域５６となっている。【００７２】
ドレイン領域５４の側方の表面及びノンドープ層６３の側方の表面には、ゲート絶縁膜５２及びゲート電極５３が形成されている。また、半導体基板６１、ゲート電極５３、ソース領域５７等を電気的に絶縁するための絶縁膜６４，６５，６６が形成されている。【００７３】
なお、インパクトイオン化ＭＩＳＦＥＴ５０には、素子分離領域や全体を覆う層間絶縁膜、ゲート電極５３、ドレイン領域５４及びソース領域５７の各表面のシリサイド層、それにゲート電極５３、ドレイン領域５４及びソース領域５７に対する配線等が設けられる。しかし、これらについては、本発明に直接関係しないので、図示を省略する。【００７４】
第一及び第二実施形態の「横型」のインパクトイオン化ＭＩＳＦＥＴでは、インパクトイオン化領域における電流の流れる方向の寸法が、フォトリソグラフィの位置合わせ精度に依存する。背景技術の欄で述べたように、インパクトイオン化領域が短いほど、ドレインしきい値電圧が低下するので好ましい。しかし、微細化に伴い、露光装置を始めとするフォトリソグラフィ装置に高額な設備投資が必要となる。【００７５】
これに対し、本実施形態の「縦型」のインパクトイオン化ＭＩＳＦＥＴ５０では、インパクトイオン化領域５６における電流の流れる方向の寸法が、絶縁膜６５の膜厚とソース領域５７の底面の位置とで制御できる。そのため、インパクトイオン化領域５６の形成には、高価なフォトリソグラフィ装置や露光マスクは必要ない。また、膜厚の精度は、フォトリソグラフィによる位置の精度よりも、高く、かつばらつきも小さい。したがって、本実施形態によれば、第一及び第二実施形態に比べて、インパクトイオン化領域の形成に要するコストを削減できるとともに、インパクトイオン化領域を高精度に製造できる。【００７６】
図示するように、ソース領域５７は、ノンドープ層６３の上の中央に形成されている。ここで、ソース領域５７を接地電位とし、ドレイン領域５４にドレインしきい値電圧以上の正電圧を印加し、ゲート電極５３にゲートしきい値電圧以上の正電圧を印加する。すると、ゲート電極５３側方のチャネル領域５５にチャネル５５ａが形成され、インパクトイオン化領域５６をキャリア５８が伝導する。これにより、インパクトイオン化ＭＩＳＦＥＴ５０はオン状態となる。ただし、キャリア５８は、インパクトイオン化領域５６において、Ｓｉエピタキシャル層５１の内部を流れる。【００７７】
図１４（ｂ）に示すインパクトイオン化ＭＩＳＦＥＴ１００では、インパクトイオン化領域１０６においてキャリア１０８が絶縁膜１１０と半導体基板１０１との界面を流れことにより、キャリア１０８が表面散乱等の影響を受けるので、ドレインしきい値電圧が高くなるという問題があった。これに対し、本実施形態では、インパクトイオン化領域５６においてキャリア５８がＳｉエピタキシャル層５１の内部を流れることにより、キャリア５８が表面散乱等の影響を受けないので、ドレインしきい値電圧を低減できる。また、ソース領域５７の底面はノンドープ層６３に食い込んでいることから、底面の角の部分５７ａに電界が集中するので、更にドレインしきい値電圧を低減できる。ドレインしきい値電圧を低減できることは、駆動電圧を低減できることであるので、信頼性の向上及びリーク電流の低減を図ることができる。【００７８】
なお、インパクトイオン化領域５６は、Ｓｉで形成したが、Ｓｉよりもバンドギャップの小さいＳｉＧｅやＧｅで形成してもよい。この場合は、ＳｉＧｅやＧｅの方がＳｉより、インパクトイオン化率が高いので、ドレインしきい値電圧をより低減できる。このとき、ドレイン領域５４、チャネル領域５５及びソース領域５７もＳｉＧｅやＧｅで形成してもよいし、半導体基板６１もＳｉＧｅやＧｅを用いてもよい。半導体基板６１と同じ材料を用いたエピタキシャル成長は、転位等の欠陥形成が抑えられる。半導体基板６１は、Ｓｉ基板を用いたが、ＳＯＩ基板、ＳＧＯＩ基板、ＧＯＩ基板などを用いてもよい。インパクトイオン化ＭＩＳＦＥＴ５０は、ｎチャネル型としたが、各電導型を逆にすることによりｐチャネル型にすることもできる。【００７９】
図９及び図１０は、第三実施形態に係るインパクトイオン化ＭＩＳＦＥＴの製造方法を示す概略断面図である。以下、これらの図面に基づき説明する。【００８０】
まず、図９（ａ）に示すように、１×１０１５ｃｍ−３以下のｐ型Ｓｉからなる半導体基板６１の表面に、一般的なフォトリソグラフィ技術及びイオン注入技術を用いて、１×１０１９ｃｍ−３以上の高濃度ｎ型領域６２を形成する。続いて、半導体基板６１の上に、Ｓｉ酸化膜等の絶縁膜６４を形成する。続いて、絶縁膜６４の上に、Ｐが１×１０２０ｃｍ−３以上ドープされたポリＳｉ膜を成膜する。続いて、フォトリソグラフィ技術及びエッチング技術を用いて、ポリＳｉ膜を所定の形状にパターニングすることにより、ゲート電極５３を形成する。【００８１】
続いて、図９（ｂ）に示すように、ゲート電極５３の上及び露出している絶縁膜６４の上に、Ｓｉ酸化膜からなる絶縁膜６５を形成する。続いて、フォトリソグラフィ技術及びエッチング技術を用いて、選択エピタキシャル成長を適用する領域６７を、高濃度ｎ型領域６２が露出するまで開口する。【００８２】
続いて、図１０（ｃ）に示すように、ゲート電極５３を酸化することにより、ゲート絶縁膜５２を形成する。続いて、選択エピタキシャル成長により、Ｐが１×１０２０ｃｍ−３以上ドープされたＳｉエピタキシャル層からなるドレイン領域５４を形成し、続いてノンドープのＳｉエピタキシャル層からなるノンドープ層６３を形成する。この際ＣＭＰ技術を用いて、ノンドープ層６３の表面を絶縁膜６５の表面に揃えることも、適宜選択可能である。【００８３】
続いて、図１０（ｄ）に示すように、ノンドープ層６３の上及び絶縁膜６５の上に、Ｓｉ酸化膜からなる絶縁膜６６を形成する。続いて、フォトリソグラフィ技術及びエッチング技術を用いて、選択エピタキシャル成長を適用する領域６８を絶縁膜６６に開口する。このとき、ノンドープ層６３の一部を２０ｎｍ程度掘り下げことにより、凹部６３ａを形成する。続いて、選択エピタキシャル成長により、Ｂが１×１０２０ｃｍ−３以上ドープされたＳｉエピタキシャル層からなるソース領域５７を形成する。【００８４】
これにより、図８に示すインパクトイオン化ＭＩＳＦＥＴ５０が完成する。なお、イオン注入した不純物を活性化する熱処理は、最後のイオン注入後の適切な箇所で適宜行う。【００８５】
また、図１０（ｄ）の工程において、ノンドープ層６３の掘り下げは必ずしも必要ではない。ノンドープ層６３を掘り下げなくても、熱処理を用いてソース領域５７からＢを拡散させれば、同様な構造が得られる。しかし、この場合の熱処理は、ＧｅやＳｉＧｅを用いるときや、下地基板とエピタキシャル層との材料が異なるヘテロ構造を用いるときに、温度が制約される。ＧｅやＳｉＧｅは耐熱性が低く、ヘテロ構造は高温で転位が導入されやすいからである。【００８６】
また、ソース領域５７は、Ｂがドープされたエピタキシャル層の代わりにノンドープのＳｉエピタキシャル層を形成し、フォトリソグラフィ技術及びイオン注入技術を用いてＢをイオン注入することにより形成してもよい。この場合、イオン注入した不純物を活性化するために熱処理を行った際に不純物がＳｉエピタキシャル層８１に拡散し、ソース領域５７の角５７aがＳｉエピタキシャル層８１内部に形成されるので、前述したようにＳｉエピタキシャル層８１の掘り下げは必ずしも必要ではない。【００８７】
以上のように、インパクトイオン化ＭＩＳＦＥＴ５０の製造方法は、次の三つの工程を含んでいる。第一工程：半導体エピタキシャル層としてのノンドープ層６３の側方の表面のチャネル領域５５となる位置に、ゲート絶縁膜５２及びゲート電極５３を形成する（図９（ａ）〜図１０（ｃ））。第二工程：ノンドープ層６３の上端中央の表面をエッチングして凹部６３ａを形成する（図１０（ｄ））。第三工程：凹部６３ａに半導体エピタキシャル層としてのＳｉエピタキシャル層からなるソース領域４７を形成する（図１０（ｄ））。これらの工程を含むことにより、キャリア５８の流路５９がＳｉエピタキシャル層５１の内部に形成される。なお、第一工程乃至第三工程の順番は、最終的にインパクトイオン化ＭＩＳＦＥＴ５０を製造できれば、どのように入れ替えてもよい。【００８８】
（第四実施形態）
図１１は、本発明の第四実施形態に係るインパクトイオン化ＭＩＳＦＥＴを示す概略断面図である。以下、この図面に基づき説明する。【００８９】
インパクトイオン化ＭＩＳＦＥＴ７０は、半導体からなるドレイン領域７４、チャネル領域７５、インパクトイオン化領域７６及びソース領域７７と、チャネル領域７５に付設されたゲート絶縁膜７２及びゲート電極７３とを備えている。インパクトイオン化領域７６では、チャネル領域７５にチャネル７５ａが生じると、ソース領域７７から注入されたキャリア７８によるアバランシェ増倍が生じ、かつ、キャリア７８の流路７９が半導体の内部にある。【００９０】
本実施形態では、半導体としてＳｉエピタキシャル層７１を使用している。したがって、ゲート絶縁膜７２は、一方の面がＳｉエピタキシャル層７１の側方の表面に接し、他方の面がゲート電極７３に接している。ドレイン領域７４、チャネル領域７５、インパクトイオン化領域７６及びソース領域７７は、Ｓｉエピタキシャル層７１に一方向（下から上へ）に形成されている。チャネル領域７５は、ゲート絶縁膜７２が接するＳｉエピタキシャル層７１の表面にあって、ゲート電極７３に一定の電圧が印加されるとチャネル７５ａを生じる。キャリア７８の流路７９は、Ｓｉエピタキシャル層７１の内部にある。なお、「表面」とは、物の外側をなす面のことである。【００９１】
インパクトイオン化ＭＩＳＦＥＴ７０によれば、インパクトイオン化領域７６とソース領域７７との間のキャリア７８の流路７９をＳｉエピタキシャル層７１の内部としたことにより、Ｓｉエピタキシャル層７１の表面ラフネス散乱等の影響をキャリア７８が受けなくなるので、ドレインしきい値電圧を低減できる。【００９２】
チャネル領域７５及びインパクトイオン化領域７６は、第一導電型又は真性である。ドレイン領域７４は、第二導電型であり、かつゲート絶縁膜７２を挟んでゲート電極７３と一部が重なるようにＳｉエピタキシャル層７１に形成されている。ソース領域７７は、第一導電型であり、かつゲート電極７３から離れてＳｉエピタキシャル層７１に形成されている。本実施形態では、第一導電型をｐ型とし、第二導電型をｐ型の逆導電型であるｎ型としている。もちろん、第一導電型をｎ型とし、第二導電型をｐ型としてもよい。【００９３】
チャネル領域７５とゲート絶縁膜７２との界面に対する法線を座標軸Ｘとし、当該界面の座標を原点Ｏとし、ゲート絶縁膜７２の方向の座標を正とする。このとき、ソース領域７７におけるチャネル７５ａに平行でチャネル７５ａに最も近い面の座標Ｘｓは負になる。【００９４】
ソース領域７７のチャネル７５ａに最も近い部分７７ａは、Ｓｉエピタキシャル層７１の内部に形成されている。すなわち、部分７７ａは、チャネル７５ａへ向かって凸状に突出している。したがって、部分７７ａが最も高電界になるので、部分７７ａからインパクトイオン化領域７６へキャリア７８が注入される。これにより、キャリア７８の流路７９がＳｉエピタキシャル層７１の内部に形成される。【００９５】
以下、インパクトイオン化ＭＩＳＦＥＴ７０について、更に詳しく説明する。【００９６】
第一及び第二実施形態のインパクトイオン化ＭＩＳＦＥＴは、半導体基板に平行な方向にチャネルが形成される「横型」である。これに対し、本実施形態のインパクトイオン化ＭＩＳＦＥＴ７０は、半導体基板８１に垂直な方向にチャネル７５ａが形成される「縦型」となっている。詳しくは、チャネル７５ａは、半導体基板８１の上に形成されたＳｉエピタキシャル層７１において、半導体基板８１に垂直に生じる。【００９７】
具体的には、不純物濃度の低いｐ型Ｓｉからなる半導体基板８１中に、Ａｓ濃度１×１０１９ｃｍ−３以上の高濃度ｎ型領域８２が形成されている。そして、高濃度ｎ型領域８２の上に、Ｓｉエピタキシャル層７１が形成されている。Ｓｉエピタキシャル層７１は、下から順にＰ濃度１×１０２０ｃｍ−３以上のｎ型のドレイン領域７４、ノンドープ層８３、Ｂ濃度１×１０２０ｃｍ−３以上のｐ型のソース領域７７となっている。ノンドープ層８３は、チャネル領域７５及びインパクトイオン化領域７６となっている。【００９８】
ドレイン領域７４の側方の表面及びノンドープ層８３の側方の表面には、ゲート絶縁膜７２及びゲート電極７３が形成されている。また、半導体基板８１、ゲート電極７３、ソース領域７７等を電気的に絶縁するための絶縁膜８４，８５が形成されている。【００９９】
なお、インパクトイオン化ＭＩＳＦＥＴ７０には、素子分離領域や全体を覆う層間絶縁膜、ゲート電極７３、ドレイン領域７４及びソース領域７７の各表面のシリサイド層、それにゲート電極７３、ドレイン領域７４及びソース領域７７に対する配線等が設けられる。しかし、これらについては、本発明に直接関係しないので、図示を省略する。【０１００】
第一及び第二実施形態の「横型」のインパクトイオン化ＭＩＳＦＥＴでは、インパクトイオン化領域における電流の流れる方向の寸法が、フォトリソグラフィの位置合わせ精度に依存する。背景技術の欄で述べたように、インパクトイオン化領域が短いほど、ドレインしきい値電圧が低下するので好ましい。しかし、微細化に伴い、露光装置を始めとするフォトリソグラフィ装置に高額な設備投資が必要となる。【０１０１】
これに対し、本実施形態の「縦型」のインパクトイオン化ＭＩＳＦＥＴ７０では、インパクトイオン化領域７６における電流の流れる方向の寸法が、絶縁膜８５の膜厚とソース領域７７の底面の位置とで制御できる。そのため、インパクトイオン化領域７６の形成には、高価なフォトリソグラフィ装置や露光マスクは必要ない。また、膜厚の精度は、フォトリソグラフィによる位置の精度よりも、高く、かつばらつきも小さい。したがって、本実施形態によれば、第一及び第二実施形態に比べて、インパクトイオン化領域の形成に要するコストを削減できるとともに、インパクトイオン化領域を高精度に製造できる。【０１０２】
図示するように、ソース領域７７は、ノンドープ層８３の上部中央に形成されている。ここで、ソース領域７７を接地電位とし、ドレイン領域７４にドレインしきい値電圧以上の正電圧を印加し、ゲート電極７３にゲートしきい値電圧以上の正電圧を印加する。すると、ゲート電極７３側方のチャネル領域７５にチャネル７５ａが形成され、インパクトイオン化領域７６をキャリア７８が伝導する。これにより、インパクトイオン化ＭＩＳＦＥＴ７０はオン状態となる。ただし、キャリア７８は、インパクトイオン化領域７６において、Ｓｉエピタキシャル層７１の内部を流れる。【０１０３】
図１４（ｂ）に示すインパクトイオン化ＭＩＳＦＥＴ１００では、インパクトイオン化領域１０６においてキャリア１０８が絶縁膜１１０と半導体基板１０１との界面を流れことにより、キャリア１０８が表面散乱等の影響を受けるので、ドレインしきい値電圧が高くなるという問題があった。これに対し、本実施形態では、インパクトイオン化領域７６においてキャリア７８がＳｉエピタキシャル層７１の内部を流れることにより、キャリア７８が表面散乱等の影響を受けないので、ドレインしきい値電圧を低減できる。また、ソース領域７７の底面はノンドープ層７３に食い込んでいることから、底面の角の部分７７ａに電界が集中するので、更にドレインしきい値電圧を低減できる。ドレインしきい値電圧を低減できることは、駆動電圧を低減できることであるので、信頼性の向上及びリーク電流の低減を図ることができる。【０１０４】
なお、インパクトイオン化領域７６は、Ｓｉで形成したが、Ｓｉよりもバンドギャップの小さいＳｉＧｅやＧｅで形成してもよい。この場合は、ＳｉＧｅやＧｅの方がＳｉより、インパクトイオン化率が高いので、ドレインしきい値電圧をより低減できる。このとき、ドレイン領域７４、チャネル領域７５及びソース領域７７もＳｉＧｅやＧｅで形成してもよいし、半導体基板８１もＳｉＧｅやＧｅを用いてもよい。半導体基板８１と同じ材料を用いたエピタキシャル成長は、転位等の欠陥形成が抑えられる。半導体基板８１は、Ｓｉ基板を用いたが、ＳＯＩ基板、ＳＧＯＩ基板、ＧＯＩ基板などを用いてもよい。インパクトイオン化ＭＩＳＦＥＴ７０は、ｎチャネル型としたが、各電導型を逆にすることによりｐチャネル型にすることもできる。【０１０５】
図１２及び図１３は、第四実施形態に係るインパクトイオン化ＭＩＳＦＥＴの製造方法を示す概略断面図である。以下、これらの図面に基づき説明する。【０１０６】
まず、図１２（ａ）に示すように、１×１０１５ｃｍ−３以下のｐ型Ｓｉからなる半導体基板８１の表面に、一般的なフォトリソグラフィ技術及びイオン注入技術を用いて、１×１０１９ｃｍ−３以上の高濃度ｎ型領域８２を形成する。続いて、半導体基板８１の上に、Ｓｉ酸化膜等の絶縁膜８４を形成する。続いて、絶縁膜８４の上に、Ｐが１×１０２０ｃｍ−３以上ドープされたポリＳｉ膜を成膜する。続いて、フォトリソグラフィ技術及びエッチング技術を用いて、ポリＳｉ膜を所定の形状にパターニングすることにより、ゲート電極７３を形成する。【０１０７】
続いて、図１２（ｂ）に示すように、ゲート電極７３の上及び露出している絶縁膜８４の上に、Ｓｉ酸化膜からなる絶縁膜８５を形成する。続いて、フォトリソグラフィ技術及びエッチング技術を用いて、選択エピタキシャル成長を適用する領域８７を、高濃度ｎ型領域８２が露出するまで開口する。【０１０８】
続いて、図１３（ｃ）に示すように、ゲート電極７３を酸化することにより、ゲート絶縁膜７２を形成する。続いて、選択エピタキシャル成長により、Ｐが１×１０２０ｃｍ−３以上ドープされたＳｉエピタキシャル層からなるドレイン領域７４を形成し、続いてノンドープのＳｉエピタキシャル層からなるノンドープ層８３を形成する。この際ＣＭＰ技術を用いて、ノンドープ層８３の表面を絶縁膜８５の表面に揃えることも、適宜選択可能である。【０１０９】
続いて、図１３（ｄ）に示すように、フォトリソグラフィ技術を用いて、ノンドープ層８３の上及び絶縁膜８５の上に、開口部８８を有するレジストマスク８６を形成する。続いて、加速エネルギ１５ｋｅＶ程度かつドーズ量１×１０１４ｃｍ−２以上でＢＦ２をイオン注入することにより、高濃度ｐ領域からなるソース領域７７を形成する。【０１１０】
その後、１０００℃かつ１０秒程度の熱処理を施して、イオン注入したドーパントを活性化させることにより、図１１に示すインパクトイオン化ＭＩＳＦＥＴ７０が完成する。【０１１１】
以上のように、インパクトイオン化ＭＩＳＦＥＴ７０の製造方法は、次の二つの工程を含んでいる。第一工程：半導体エピタキシャル層としてのノンドープ層８３の側方の表面のチャネル領域７５となる位置に、ゲート絶縁膜７２及びゲート電極７３を形成する（図１２（ａ）〜図１２（ｃ））。第二工程：半導体エピタキシャル層としてのノンドープ層８３の上端中央の表面に、イオン注入によりソース領域７７を形成する。（図１２（ｄ））。これらの工程を含むことにより、キャリア７８の流路７９がＳｉエピタキシャル層７１の内部に形成される。なお、第一工程及び第二工程の順番は、最終的にインパクトイオン化ＭＩＳＦＥＴ７０を製造できれば、どのように入れ替えてもよい。【０１１２】
（その他）
以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。本発明に係る半導体装置は、インパクトイオン化ＭＩＳＦＥＴに限定されず、例えばゲート部をゲート電極のみにしたインパクトイオン化ＭＥＳ（Metal Semiconductor）ＦＥＴ、ゲート部を受光部としたインパクトイオン化光ゲートトランジスタ、ゲート部をセンサ部としたインパクトイオン化センサなど、請求項に記載の構成を有する半導体装置の全てを含む。【０１１３】
本発明の目的は、次のように表現することもできる。本発明の目的は、電離衝突によるキャリアのアバランシェ増倍を動作原理とするインパクトイオン化ＭＩＳＦＥＴにおいて、ソースを掘り下げ型として駆動電圧を低減することにより、信頼性を高めた半導体装置を提供することにある。【０１１４】
本発明の構成は、次のように表現することもできる。本発明に係る半導体装置は、第一導電帯又は真性である半導体領域の表面上に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極と、このゲート電極と一部がオーバーラップするように形成された第二導電型高濃度不純物領域と、前記ゲート電極とオフセットして形成された第一導電型高濃度不純物領域と、を有し、この第一導電型高濃度不純物領域の表面が、前記ゲート電極と当該第一導電型不純物領域との間にある前記半導体領域の表面よりも、前記ゲート絶縁膜と前記半導体領域との界面に対する法線方向を基準として前記半導体領域の方向にあることを特徴とする。【０１１５】
また、前記ゲート電極と前記第一導電型高濃度不純物領域との間にある前記半導体領域の表面の一部が、前記ゲート絶縁膜と前記半導体領域の界面よりも、当該界面に対する法線方向を基準として前記ゲート電極の方向にあるように形成してもよい。前記第一導電型高濃度不純物領域の角は、前記半導体領域の内部に形成してもよい。前記第一導電型高濃度不純物領域は、選択エピタキシャル成長で形成してもよい。前記ゲート電極と前記第一導電型高濃度不純物領域との間にある前記半導体領域の一部は、選択エピタキシャル成長で形成してもよい。前記半導体領域の内、少なくとも前記ゲート電極と前記第一導電型高濃度不純物領域間を、Ｓｉ、ＳｉＧｅ、Ｇｅのいずれかで形成してもよい。前記半導体領域の下方に、絶縁膜が形成されていてもよい。【０１１６】
本発明の効果は、次のように表現してもよい。本発明によれば、電離衝突によるキャリアのアバランシェ増倍を動作原理とするインパクトイオン化ＭＩＳＦＥＴにおいて、駆動電圧を低減することにより信頼性を高めた半導体装置を提供することができる。【０１１７】
以上、実施形態（及び実施例）を参照して本願発明を説明したが、本願発明は上記実施形態（及び実施例）に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。【０１１８】
この出願は２００８年３月１４日に出願された日本出願特願２００８−０６５９２７を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【０１１９】
本発明は、ドレインしきい値電圧を低減し得るインパクトイオン化ＭＩＳＦＥＴなどの半導体装置を提供することに貢献できるものである。
【図面の簡単な説明】
【０１２０】
【図１】本発明の第一実施形態に係るインパクトイオン化ＭＩＳＦＥＴを示す概略断面図である。
【図２】第一実施形態のインパクトイオン化ＭＩＳＦＥＴの製造方法を示す概略断面図（その１）である。
【図３】第一実施形態のインパクトイオン化ＭＩＳＦＥＴの製造方法を示す概略断面図（その２）である。
【図４】本発明の第二実施形態に係るインパクトイオン化ＭＩＳＦＥＴを示す概略断面図である。
【図５】第二実施形態のインパクトイオン化ＭＩＳＦＥＴの製造方法を示す概略断面図（その１）である。
【図６】第二実施形態のインパクトイオン化ＭＩＳＦＥＴの製造方法を示す概略断面図（その２）である。
【図７】第二実施形態のインパクトイオン化ＭＩＳＦＥＴの製造方法を示す概略断面図（その３）である。
【図８】本発明の第三実施形態に係るインパクトイオン化ＭＩＳＦＥＴを示す概略断面図である。
【図９】第三実施形態のインパクトイオン化ＭＩＳＦＥＴの製造方法を示す概略断面図（その１）である。
【図１０】第三実施形態のインパクトイオン化ＭＩＳＦＥＴの製造方法を示す概略断面図（その２）である。
【図１１】本発明の第四実施形態に係るインパクトイオン化ＭＩＳＦＥＴを示す概略断面図である。
【図１２】第四実施形態のインパクトイオン化ＭＩＳＦＥＴの製造方法を示す概略断面図（その１）である。
【図１３】第四実施形態のインパクトイオン化ＭＩＳＦＥＴの製造方法を示す概略断面図（その２）である。
【図１４】本発明に関連するインパクトイオン化ＭＩＳＦＥＴを示す概略断面図である。
【符号の説明】
【０１２１】
１０，３０，５０，７０  インパクトイオン化ＭＩＳＦＥＴ（半導体装置）
１１，３１  半導体基板（半導体）
１２，３２，５２，７２  ゲート絶縁膜（ゲート部）
１３，３３，５３，７３  ゲート電極（ゲート部）
１４，３４，５４，７４  ドレイン領域
１５，３５，５５，７５  チャネル領域
１５ａ，３５ａ，５５ａ，７５ａ  チャネル、
１６，３６，５６，７６  インパクトイオン化領域
１７，３７，５７，７７  ソース領域
１８，３８，５８，７８  キャリア
１９，３９，５９，７９  キャリアの流路
５１，７１  Ｓｉエピタキシャル層（半導体）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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