(57)【特許請求の範囲】
【請求項１】
複数の誘電体層が積層されたセラミック本体と、
前記誘電体層を挟んで前記セラミック本体の両端面を介して交互に露出するように形成され、前記セラミック本体の下面に水平方向に積層された複数の第１及び第２内部電極を含む容量が形成される活性層と、
前記活性層の上部に形成された上部カバー層と、
前記活性層の下部に形成され、前記上部カバー層より厚い厚さを有する下部カバー層と、
前記セラミック本体の両端面を覆うように形成された第１及び第２外部電極と、を含み、
前記セラミック本体の長さ‐厚さ方向（Ｌ‐Ｔ）の断面において、前記活性層及び前記上部カバー層の総面積Ｘに対する前記第１及び第２内部電極が重なる領域の面積Ｙの比率が０．５〜０．９の範囲を満たし、
前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記活性層の全体厚さの１／２をＣと規定したとき、
前記活性層の中心部が前記セラミック本体の中心部から外れた比率、（Ｂ＋Ｃ）／Ａは１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たし、
前記上部カバー層の厚さをＤと規定したとき、
前記上部カバー層の厚さＤと前記下部カバー層の厚さＢとの比率、Ｄ／Ｂは０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たす、積層セラミックキャパシタ。
【請求項２】
前記セラミック本体の全体厚さの１／２Ａに対する前記下部カバー層の厚さＢの比率、Ｂ／Ａは０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことを特徴とする請求項１に記載の積層セラミックキャパシタ。
【請求項３】
前記下部カバー層の厚さＢに対する前記活性層の全体厚さの１／２Ｃの比率、Ｃ／Ｂは０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことを特徴とする請求項１に記載の積層セラミックキャパシタ。
【請求項４】
電圧印加時に前記活性層の中心部で発生する変形率と前記下部カバー層で発生する変形率との差により、
前記セラミック本体の両端面に形成された変曲点が前記セラミック本体の厚さの中心部以下に形成されることを特徴とする請求項１に記載の積層セラミックキャパシタ。
【請求項５】
上部に第１及び第２電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設けられた積層セラミックキャパシタと、を含み、
前記積層セラミックキャパシタは、複数の誘電体層が積層されたセラミック本体と、前記誘電体層を挟んで前記セラミック本体の両端面を介して交互に露出するように形成され、前記セラミック本体の下面に水平方向に積層された複数の第１及び第２内部電極を含む容量が形成される活性層と、前記活性層の上部に形成された上部カバー層と、前記活性層の下部に前記上部カバー層より厚く形成された下部カバー層と、前記セラミック本体の両端面に形成され、前記第１及び第２電極パッドと半田付けにより連結された第１及び第２外部電極と、を含み、
前記セラミック本体の長さ‐厚さ方向（Ｌ‐Ｔ）の断面において、前記活性層及び前記上部カバー層の総面積Ｘに対する前記第１及び第２内部電極が重なる領域の面積Ｙの比率が０．５〜０．９の範囲を満たし、
前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記活性層の全体厚さの１／２をＣと規定したとき、
前記活性層の中心部が前記セラミック本体の中心部から外れた比率、（Ｂ＋Ｃ）／Ａは１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たし、
前記上部カバー層の厚さをＤと規定したとき、
前記上部カバー層の厚さＤと前記下部カバー層の厚さＢの比率、Ｄ／Ｂは０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たす、積層セラミックキャパシタの実装基板。
【請求項６】
前記セラミック本体の全体厚さの１／２Ａに対する前記下部カバー層の厚さＢの比率、Ｂ／Ａは０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことを特徴とする請求項５に記載の積層セラミックキャパシタの実装基板。
【請求項７】
前記下部カバー層の厚さＢに対する前記活性層の全体厚さの１／２Ｃの比率、Ｃ／Ｂは０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことを特徴とする請求項５に記載の積層セラミックキャパシタの実装基板。
【請求項８】
電圧印加時に前記活性層の中心部で発生する変形率と前記下部カバー層で発生する変形率との差により、前記セラミック本体の両端面に形成された変曲点が前記半田付けの高さ以下に形成されることを特徴とする請求項５に記載の積層セラミックキャパシタの実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックキャパシタ及びその実装基板に関する。
【背景技術】
【０００２】
積層チップ電子部品の一つである積層セラミックキャパシタは、液晶ディスプレイ（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）及びプラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）などの映像機器、コンピュータ、スマートフォン及び携帯電話などの様々な電子製品の印刷回路基板に装着され、電気を充電または放電させる役割をするチップ形態のコンデンサである。
【０００３】
このような積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ‐Ｌａｙｅｒｅｄ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）は、小型でありながらも高容量が保障され、実装が容易であるという長所により、様々な電子装置の部品として用いることができる。
【０００４】
上記積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層の間に互いに異なる極性の内部電極が交互に積層された構造を有する。
【０００５】
このような誘電体層は圧電性及び電歪性を有するため、積層セラミックキャパシタに直流または交流電圧が印加されると、上記内部電極の間で圧電現象が発生して振動が生じる。
【０００６】
このような振動は、積層セラミックキャパシタの半田を介して上記積層セラミックキャパシタが実装された印刷回路基板に伝達され、上記印刷回路基板全体が音響放射面となり、雑音となる振動音を発生させる。
【０００７】
上記振動音は、人に不快感を与える２０〜２００００Ｈｚ領域の可聴周波数に該当し、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）という。
【０００８】
上記アコースティックノイズを減少させるために、積層セラミックキャパシタの下部カバー層を増加させた形態の製品に関する研究が行われている。
【０００９】
また、このような下部カバー層が増加した積層セラミックキャパシタは、印刷回路基板に実装される際、アコースティックノイズの減少に有利であるように厚い下部カバー層が下側に位置し、水平実装タイプに実装されることができる。
【００１０】
一方、上記アコースティックノイズを減少させるために積層セラミックキャパシタの下部カバー層を増加させた形態の製品の場合、内部電極が存在する領域と内部電極が存在しない領域との密度差により、焼成過程でクラックまたはデラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）不良が発生するという問題がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６‐２０３１６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタの実装基板に関する。
【課題を解決するための手段】
【００１３】
本発明の一側面によると、複数の誘電体層が積層されたセラミック本体と、上記誘電体層を挟んで上記セラミック本体の両端面を介して交互に露出するように形成された複数の第１及び第２内部電極を含む容量が形成される活性層と、上記活性層の上部に形成された上部カバー層と、上記活性層の下部に形成され、上記上部カバー層より厚い厚さを有する下部カバー層と、上記セラミック本体の両端面を覆うように形成された第１及び第２外部電極と、を含み、上記セラミック本体の長さ‐厚さ方向（Ｌ‐Ｔ）の断面において、上記活性層及び上記上部カバー層の総面積Ｘに対する上記第１及び第２内部電極が重なる領域の面積Ｙの比率が０．５〜０．９の範囲を満たす積層セラミックキャパシタが提供される。
【００１４】
本発明において、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定したとき、上記活性層の中心部が上記セラミック本体の中心部から外れた比率、（Ｂ＋Ｃ）／Ａは１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことができる。
【００１５】
本発明において、上記下部カバー層の厚さをＢ、上記上部カバー層の厚さをＤと規定したとき、上記上部カバー層の厚さＤと上記下部カバー層の厚さＢとの比率、Ｄ／Ｂは０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。
【００１６】
本発明において、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢと規定したとき、上記セラミック本体の全体厚さの１／２Ａに対する上記下部カバー層の厚さＢの比率、Ｂ／Ａは０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。
【００１７】
本発明において、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣと規定したとき、上記下部カバー層の厚さＢに対する上記活性層の全体厚さの１／２Ｃの比率、Ｃ／Ｂは０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことができる。
【００１８】
本発明において、電圧印加時に上記活性層の中心部で発生する変形率と上記下部カバー層で発生する変形率との差により、上記セラミック本体の両端面に形成された変曲点が上記セラミック本体の厚さの中心部以下に形成されることができる。
【００１９】
本発明の他の側面は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられた積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、複数の誘電体層が積層されたセラミック本体と、上記誘電体層を挟んで上記セラミック本体の両端面を介して交互に露出するように形成された複数の第１及び第２内部電極を含む容量が形成される活性層と、上記活性層の上部に形成された上部カバー層と、上記活性層の下部に上記上部カバー層より厚く形成された下部カバー層と、上記セラミック本体の両端面に形成され、上記第１及び第２電極パッドと半田付けにより連結された第１及び第２外部電極と、を含み、上記セラミック本体の長さ‐厚さ方向（Ｌ‐Ｔ）の断面において、上記活性層及び上記上部カバー層の総面積Ｘに対する上記第１及び第２内部電極が重なる領域の面積Ｙの比率が０．５〜０．９の範囲を満たす積層セラミックキャパシタの実装基板が提供される。
【００２０】
本発明において、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定したとき、上記活性層の中心部が上記セラミック本体の中心部から外れた比率、（Ｂ＋Ｃ）／Ａは１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことができる。
【００２１】
本発明において、上記下部カバー層の厚さをＢ、上記上部カバー層の厚さをＤと規定したとき、上記上部カバー層の厚さＤと上記下部カバー層の厚さＢとの比率、Ｄ／Ｂは０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。
【００２２】
本発明において、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢと規定したとき、上記セラミック本体の全体厚さの１／２Ａに対する上記下部カバー層の厚さＢの比率、Ｂ／Ａは０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。
【００２３】
本発明において、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣと規定したとき、上記下部カバー層の厚さＢに対する上記活性層の全体厚さの１／２Ｃの比率、Ｃ／Ｂは０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことができる。
【００２４】
本発明において、電圧印加時に上記活性層の中心部で発生する変形率と上記下部カバー層で発生する変形率との差により、上記セラミック本体の両端面に形成された変曲点が上記セラミック本体の厚さの中心部以下に形成されることができる。
【発明の効果】
【００２５】
本発明によると、積層セラミックキャパシタで発生する振動を減少させることにより、印刷回路基板の実装時のアコースティックノイズを減少させる効果がある。
【００２６】
また、本発明によると、積層セラミックキャパシタにおいて内部電極が存在する領域と内部電極が存在しない領域との密度差を減少させることにより、信頼性に優れた積層セラミックキャパシタを実現することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に図示した斜視図である。
【図２】図１の積層セラミックキャパシタを長さ方向に切断して図示した断面図である。
【図３】積層セラミックキャパシタに含まれる構成要素の寸法関係を説明するために、図１の積層セラミックキャパシタを長さ方向に切断して概略的に図示した断面図である。
【図４】図１の積層セラミックキャパシタが印刷回路基板に実装されたことを図示した斜視図である。
【図５】図４の積層セラミックキャパシタ及び印刷回路基板を長さ方向に切断して図示した断面図である。
【図６】図４の積層セラミックキャパシタが印刷回路基板に実装された状態で、電圧が印加されて積層セラミックキャパシタが変形されることを概略的に図示した断面図である。
【発明を実施するための形態】
【００２８】
以下、添付の図面を参照して本発明の好ましい実施形態を説明する。
【００２９】
但し、本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲は以下で説明する実施形態に限定されるものではない。
【００３０】
また、本発明の実施形態は当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。
【００３１】
図面における要素の形状及び大きさ等はより明確な説明のために誇張されることがある。
【００３２】
また、各実施形態の図面に示す同一の思想の範囲内において機能が同一の構成要素は、同一の参照符号を用いて説明する。
【００３３】
本発明の実施形態を明確に説明するために六面体の方向を定義すると、図面上に表示されたＬ、Ｗ及びＴはそれぞれ、長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は誘電体層が積層された積層方向と同一の概念で用いることができる。
【００３４】
また、本実施形態では、説明の便宜のために、セラミック本体の長さ方向に第１及び第２外部電極が形成される面を左右の両端面と設定し、これと垂直に交差する面を左右側面と設定して説明する。
【００３５】
また、セラミック本体の上部カバー層が形成された上面をＳＴ、下部カバー層が形成された下面をＳＢで示す。
【００３６】
以下、添付図面を参照して本発明の好ましい実施形態について説明する。
【００３７】
図１は本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に図示した斜視図である。
【００３８】
図２は図１の積層セラミックキャパシタを長さ方向に切断して図示した断面図である。
【００３９】
図３は積層セラミックキャパシタに含まれる構成要素の寸法関係を説明するために、図１の積層セラミックキャパシタを長さ方向に切断して概略的に図示した断面図である。
【００４０】
図１及び図２を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、第１及び第２内部電極１２１、１２２を有する活性層１１５と、上部及び下部カバー層１１２、１１３と、セラミック本体１１０の両端面を覆うように形成された第１及び第２外部電極１３１、１３２と、を含むことができる。
【００４１】
上記セラミック本体１１０は、複数の誘電体層１１１を積層し焼成することにより形成され、このようなセラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は本実施形態に図示されたものに限定されない。
【００４２】
また、上記セラミック本体１１０を形成する複数の誘電体層１１１は、焼結された状態であって、隣接する誘電体層１１１同士の境界が走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いずには確認できないほど一体化されていることができる。
【００４３】
このようなセラミック本体１１０は、キャパシタの容量形成に寄与する部分としての活性層１１５と、上下マージン部として活性層１１５の上下部にそれぞれ形成された上部及び下部カバー層１１２、１１３と、で構成されることができる。
【００４４】
上記活性層１１５は、誘電体層１１１を挟んで複数の第１及び第２内部電極１２１、１２２を繰り返して積層することにより形成することができる。
【００４５】
この際、誘電体層１１１の厚さは、積層セラミックキャパシタ１００の容量設計に合わせて任意に変更することができ、１層の厚さは焼成後０．１〜１０．０μｍとなるように構成することが好ましいが、本発明はこれに限定されない。
【００４６】
また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含むことができるが、本発明はこれに限定されない。
【００４７】
上記上部及び下部カバー層１１２、１１３は、内部電極を含んでいないことを除き、誘電体層１１１と同一の材質及び構成を有することができる。
【００４８】
上記上部及び下部カバー層１１２、１１３は、単一誘電体層または二つ以上の誘電体層を活性層１１５の上下面にそれぞれ上下方向に積層することにより形成されることができる。上記上部及び下部カバー層１１２、１１３は、基本的に物理的または化学的ストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する役割をすることができる。
【００４９】
また、上記下部カバー層１１３は、上記上部カバー層１１２より誘電体層の積層数を増やして上記上部カバー層より厚く形成することができる。
【００５０】
一方、上記第１及び第２内部電極１２１、１２２は、互いに異なる極性を有する一対の電極であって、導電性金属を含む導電性ペーストを誘電体層１１１上に所定の厚さに印刷することにより形成されることができる。
【００５１】
また、上記第１及び第２内部電極１２１、１２２は、誘電体層１１１の積層方向に沿って両端面を介して交互に露出するように形成されることができ、その中に配置された誘電体層１１１によって互いに電気的に絶縁されることができる。
【００５２】
即ち、第１及び第２内部電極１２１、１２２は、セラミック本体１１０の両端面を介して交互に露出する部分を通じて、第１及び第２外部電極１３１、１３２とそれぞれ電気的に連結されることができる。
【００５３】
従って、第１及び第２外部電極１３１、１３２に電圧を印加すると、互いに対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積され、この際の積層セラミックキャパシタ１００の静電容量は、第１及び第２内部電極１２１、１２２が互いに重なる領域の面積と比例する。
【００５４】
このような第１及び第２内部電極１２１、１２２の厚さは、用途に応じて決めることができ、例えば、セラミック本体１１０のサイズを考慮して、０．２〜１．０μｍの範囲内になるようにすることができるが、本発明はこれに限定されない。
【００５５】
また、上記第１及び第２内部電極１２１、１２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であることができるが、本発明はこれに限定されない。
【００５６】
また、上記導電性ペーストの印刷方法としては、スクリーン印刷法またはグラビア印刷法などを用いることができるが、本発明はこれに限定されない。
【００５７】
一方、上記第１及び第２外部電極１３１、１３２は、導電性金属を含む導電性ペーストで形成されることができ、上記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａu）またはこれらの合金であることができるが、本発明はこれに限定されない。
【００５８】
本発明の一実施形態によると、上記積層セラミックキャパシタ１００は、上記セラミック本体１１０の長さ‐厚さ方向（Ｌ‐Ｔ）の断面において、上記活性層１１５及び上記上部カバー層１１２の総面積Ｘに対する上記第１及び第２内部電極が重なる領域の面積Ｙの比率が０．５〜０．９の範囲を満たすことができる。
【００５９】
通常、アコースティックノイズを減少させるために積層セラミックキャパシタの下部カバー層を増加させた形態の製品の場合、内部電極が存在する領域と内部電極が存在しない領域との密度差により、焼成過程でクラックまたはデラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）不良が発生するという問題があった。
【００６０】
しかし、本発明の一実施形態によると、上記セラミック本体１１０の長さ‐厚さ方向（Ｌ‐Ｔ）の断面において、上記活性層１１５及び上記上部カバー層１１２の総面積Ｘに対する上記第１及び第２内部電極が重なる領域の面積Ｙの比率が０．５〜０．９の範囲を満たすように調節することで、信頼性に優れた積層セラミックキャパシタを実現することができる。
【００６１】
上記活性層１１５及び上記上部カバー層１１２の総面積Ｘは、図２を参照すると、上記セラミック本体１１０の長さ‐厚さ方向（Ｌ‐Ｔ）の断面でＸに該当する領域の総面積を意味する。
【００６２】
上記活性層及び上記上部カバー層１１２の総面積Ｘは、図２のように、セラミック本体１１０の長さ方向の断面を走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから測定することができる。
【００６３】
例えば、図２のように、セラミック本体１１０の幅方向（Ｗ）の中央部で切断した長さ及び厚さ方向（Ｌ‐Ｔ）の断面を走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから上記Ｘ領域の総面積を測定することにより得ることができる。
【００６４】
次に、上記第１及び第２内部電極が重なる領域の面積Ｙは、図２を参照すると、上記セラミック本体１１０の長さ‐厚さ方向（Ｌ‐Ｔ）の断面でＹに該当する領域の面積を意味する。
【００６５】
上記第１及び第２内部電極が重なる領域の面積Ｙは、図２のように、セラミック本体１１０の長さ方向の断面を走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから測定することができる。
【００６６】
例えば、図２のように、セラミック本体１１０の幅方向（Ｗ）の中央部で切断した長さ及び厚さ方向（Ｌ‐Ｔ）の断面を走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから上記Ｙ領域の面積を測定することにより得ることができる。
【００６７】
上記セラミック本体１１０の長さ‐厚さ方向（Ｌ‐Ｔ）の断面において、上記活性層１１５及び上記上部カバー層１１２の総面積Ｘに対する上記第１及び第２内部電極が重なる領域の面積Ｙの比率が０．５未満である場合には、内部電極が存在する領域と内部電極が存在しない領域との密度差が大きいため、クラックまたはデラミネーション不良が発生する恐れがある。
【００６８】
一方、上記セラミック本体１１０の長さ‐厚さ方向（Ｌ‐Ｔ）の断面において、上記活性層１１５及び上記上部カバー層１１２の総面積Ｘに対する上記第１及び第２内部電極が重なる領域の面積Ｙの比率が０．９を超過する場合には、耐湿特性に問題が発生する恐れがある。
【００６９】
以下、本実施形態による積層セラミックキャパシタに含まれる構成要素の寸法とアコースティクスノイズの関係について説明する。
【００７０】
図３を参照して、セラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、活性層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定する。
【００７１】
ここで、セラミック本体１１０の全体厚さは、セラミック本体１１０の上面ＳＴから下面ＳＢまでの距離を意味し、活性層１１５の全体厚さは、活性層１１５の最上部に形成された第１内部電極１２１の上面から活性層１１５の最下部に形成された第２内部電極１２２の下面までの距離を意味する。
【００７２】
また、下部カバー層１１３の厚さＢは、活性層１１５の厚さ方向の最下部に形成された第２内部電極１２２の下面からセラミック本体１１０の下面ＳＢまでの距離を意味し、上部カバー層１１２の厚さＤは、活性層１１５の厚さ方向の最上部に形成された第１内部電極１２１の上面からセラミック本体１１０の上面ＳＴまでの距離を意味する。
【００７３】
積層セラミックキャパシタ１００の両端部に形成された第１及び第２外部電極１３１、１３２に異なる極性の電圧が印加されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ  ｐｉｅｚｏｅｌｅｃｔｒｉｃ  ｅｆｆｅｃｔ）によってセラミック本体１１０が厚さ方向に膨張及び収縮し、第１及び第２外部電極１３１、１３２の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ  ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向への膨張及び収縮とは反対方向に収縮及び膨張する。
【００７４】
ここで、活性層１１５の中心部は、第１及び第２外部電極１３１、１３２の長さ方向の両端部で最大に膨張及び収縮する部分であり、アコースティックノイズを発生させる原因となる。
【００７５】
即ち、本実施形態では、アコースティックノイズを減少させるために、電圧が印加されて、活性層１１５の中心部ＣＬＡで発生する変形率と、下部カバー層１１３で発生する変形率との差により、セラミック本体１１０の両端面に形成された変曲点（ＰＩ：ｐｏｉｎｔ  ｏｆ  ｉｎｆｌｅｃｔｉｏｎ）がセラミック本体１１０の厚さの中心部ＣＬＣ以下に形成されることができる。
【００７６】
この際、アコースティックノイズをさらに減少させるために、活性層１１５の中心部ＣＬＡがセラミック本体１１０の中心部ＣＬＣから外れた比率、（Ｂ＋Ｃ）／Ａは１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことが好ましい。
【００７７】
また、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率、Ｄ／Ｂは０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。
【００７８】
また、セラミック本体１１０の全体厚さの１／２Ａに対する下部カバー層１１３の厚さＢの比率、Ｂ／Ａは０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。
【００７９】
また、下部カバー層１１３の厚さＢに対する活性層１１５の全体厚さの１／２Ｃの比率、Ｃ／Ｂは０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことができる。
【００８０】
実験例
本発明の実施例と比較例による積層セラミックキャパシタは、下記のように製作された。
【００８１】
まず、チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥して、１．８μｍの厚さに製造された複数個のセラミックグリーンシートを準備する。
【００８２】
次に、上記セラミックグリーンシート上に、スクリーン法を利用してニッケル内部電極用の導電性ペーストを塗布することにより、内部電極を形成する。
【００８３】
上記セラミックグリーンシートを約３７０層に積層する。この際、内部電極が形成されていないセラミックグリーンシートを、内部電極が形成されているセラミックグリーンシートの下部に、上部より多く積層した。この積層体を８５℃で、１０００ｋｇｆ／ｃｍ２の圧力条件で等圧圧縮（ｉｓｏｓｔａｔｉｃ  ｐｒｅｓｓｉｎｇ）成形した。
【００８４】
圧着が完了したセラミック積層体を個別のチップ形態に切断し、切断されたチップは大気雰囲気で２３０℃、６０時間維持して脱バインダを行った。
【００８５】
その後、１２００℃で内部電極が酸化されないようにＮｉ／ＮｉＯ平衡酸素分圧より低い１０−１１ａｔｍ〜１０−１０ａｔｍの酸素分圧下の還元雰囲気で焼成した。焼成後の積層チップキャパシタのチップサイズは、長さ×幅（Ｌ×Ｗ）が約１．６４ｍｍ×０．８８ｍｍ（Ｌ×Ｗ、１６０８サイズ）であった。ここで、製作公差は長さ×幅（Ｌ×Ｗ）が±０．１ｍｍ内になるようにし、これを満たすと実験を行ってアコースティックノイズを測定した。
【００８６】
次に、外部電極の形成及びメッキなどの工程を経て、積層セラミックキャパシタを製作した。
【００８７】
【表１】
0005579886.tif 000002
*：比較例、ＡＮ：アコースティクスノイズ（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）
【００８８】
上記表１のデータは、図３のように、積層セラミックキャパシタ１００のセラミック本体１１０の幅方向（Ｗ）の中心部で長さ方向（Ｌ）及び厚さ方向（Ｔ）に切開した断面を走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）で撮った写真を基準として、それぞれの寸法を測定した。
【００８９】
ここで、Ａ、Ｂ、Ｃ及びＤは、上記で説明したように、セラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、活性層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定した。
【００９０】
アコースティックノイズを測定するために、アコースティックノイズ測定用基板当り１個の試料（積層チップキャパシタ）を印刷回路基板に実装した後、その基板を測定用治具（Ｊｉｇ）に装着した。
【００９１】
また、ＤＣパワーサプライ（Ｐｏｗｅｒ  ｓｕｐｐｌｙ）及び信号発生器（Ｆｕｎｃｔｉｏｎ  ｇｅｎｅｒａｔｏｒ）を用いて、測定治具に装着された試料の両端子にＤＣ電圧及び電圧変動を印加した。上記印刷回路基板の真上に設けられたマイクを用いて、アコースティックノイズを測定した。
【００９２】
上記表１において、試料１〜３は、下部カバー層１１３の厚さＢと上部カバー層１１２の厚さＤがほぼ類似するカバー対称構造を有する比較例であり、試料４〜１３は、上部カバー層１１２の厚さＤが下部カバー層の厚さＢより厚い構造を有する比較例である。
【００９３】
また、試料１４、１５及び３５〜３７は、下部カバー層１１３の厚さＢが上部カバー層１１２の厚さＤより厚い構造を有する比較例であり、試料１６〜３４は本発明の実施形態による実施例である。
【００９４】
ここで、（Ｂ＋Ｃ）／Ａ値がほぼ１である場合は、活性層１１５の中心部がセラミック本体１１０の中心部から大きく外れていないことを意味する。下部カバー層１１３の厚さＢと上部カバー層１１２の厚さＤがほぼ類似するカバー対称構造を有する試料１〜３の（Ｂ＋Ｃ）／Ａ値は、ほぼ１である。
【００９５】
（Ｂ＋Ｃ）／Ａ値が１より大きい場合は、活性層１１５の中心部がセラミック本体１１０の中心部から上部方向に外れていることを意味し、（Ｂ＋Ｃ）／Ａ値が１より小さい場合は、活性層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れていることを意味する。
【００９６】
上記表１を参照すると、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率、（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす実施例である試料１６〜３４は、アコースティックノイズが２０ｄＢ未満に著しく減少することを確認することができる。
【００９７】
また、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率、（Ｂ＋Ｃ）／Ａが１．０６３未満である試料１〜１５は、活性層１１５の中心部がセラミック本体１１０の中心部から殆ど外れていないか、または活性層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れている構造を有する。
【００９８】
上記（Ｂ＋Ｃ）／Ａが１．０６３未満である試料１〜１５は、アコースティックノイズが２３．１〜３２．５ｄＢであって、本発明による実施例よりアコースティックノイズの減少効果がないことが分かる。
【００９９】
また、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率、（Ｂ＋Ｃ）／Ａが１．７４５を超過する試料３５〜３７の場合は、目標容量に対する静電容量が低いため容量不良が発生した。
【０１００】
上記表１において、容量具現率（即ち、目標容量に対する静電容量の比率）が「ＮＧ」と表示されたものは、目標容量値を１００％としたとき、目標容量に対する静電容量値が８０％未満である場合を意味する。
【０１０１】
また、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢの比率（Ｄ／Ｂ）が０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たす実施例は、アコースティックノイズが著しく減少することが分かる。
【０１０２】
その反面、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢの比率（Ｄ／Ｂ）が０．４２２を超過する比較例は、アコースティックノイズの減少効果がないことが分かる。
【０１０３】
上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢの比率（Ｄ／Ｂ）が０．０２１未満である場合には、上部カバー層１１２の厚さＤに比べて下部カバー層１１３の厚さＢが大きすぎるためクラックまたはデラミネーションが発生する恐れがあり、目標容量に対する静電容量が低いため容量不良が発生する恐れがある。
【０１０４】
実施例のうち、セラミック本体１１０の全体厚さの１／２Ａに対する下部カバー層１１３の厚さＢの比率（Ｂ／Ａ）及び下部カバー層１１３の厚さＢに対する活性層１１５の全体厚さの１／２Ｃの比率（Ｃ／Ｂ）それぞれが０．３２９≦Ｂ／Ａ≦１．５２２及び０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たす実施例である試料１９〜３４は、アコースティックノイズが１８ｄＢ未満にさらに減少することが分かる。
【０１０５】
その反面、セラミック本体１１０の全体厚さ１／２Ａに対する下部カバー層１１３の厚さＢの比率（Ｂ／Ａ）が１．５２２を超過したり、下部カバー層１１３の厚さＢに対する活性層１１５の全体厚さ１／２Ｃの比率（Ｃ／Ｂ）が０．１４６未満である試料３５〜３７の場合は、目標容量に対する静電容量が低いため容量不良が発生するという問題点があった。
【０１０６】
下記表２は、上記セラミック本体１１０の長さ‐厚さ方向（Ｌ‐Ｔ）の断面において、上記活性層１１５及び上記上部カバー層１１２の総面積Ｘに対する上記第１及び第２内部電極が重なる領域の面積Ｙの比率による積層セラミックキャパシタの信頼性を比較したものである。
【０１０７】
上記信頼性のテストは、下記表２のように８５８５試験及び半田耐熱試験により測定した。
【０１０８】
８５８５試験は、８５℃の温度及び８５％の湿度条件で積層セラミックキャパシタ試料の信頼性を測定することにより行われ、２００個の試料のうち不良が発生した個数を数値で示した。
【０１０９】
半田耐熱試験は、２７０℃の溶融半田液が入っている半田槽に上記積層セラミックキャパシタ試料を１０秒間浸漬した後、試料の容量変化を測定することにより行われ、２００個の試料のうち容量変化が大きくて不良である個数を数値で示した。
【０１１０】
【表２】
0005579886.tif 000003
*：比較例
【０１１１】
上記表２を参照すると、試料１、２及び８は、本発明の数値範囲から外れるもので、上記信頼性テストで不良が発生し、信頼性において問題があることが分かる。
【０１１２】
一方、試料３〜７は、本発明の数値範囲を満たすもので、上記活性層１１５及び上記上部カバー層１１２の総面積Ｘに対する上記第１及び第２内部電極が重なる領域の面積Ｙの比率が０．５〜０．９の範囲を満たして、信頼性に優れていることが分かる。
【０１１３】
積層セラミックキャパシタの実装基板
図４及び図５を参照すると、本発明の実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が水平に実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔して形成された第１及び第２電極パッド２２１、２２２と、を含む。
【０１１４】
この際、積層セラミックキャパシタ１００は、下部カバー層１１３が下側に配置され、第１及び第２外部電極１３１、１３２はそれぞれ第１及び第２電極パッド２２１、２２２上に接触するように位置した状態で、半田付け２３０により印刷回路基板２１０と電気的に連結されることができる。
【０１１５】
上記のように積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態で電圧を印加すると、アコースティックノイズが発生する恐れがある。
【０１１６】
この際、第１及び第２電極パッド２２１、２２２のサイズは、積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２と第１及び第２電極パッド２２１、２２２を連結する半田付け２３０の量を決める指標となる。このような半田付け２３０の量によってアコースティックノイズの大きさが調節されることができる。
【０１１７】
図６を参照すると、積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態で、積層セラミックキャパシタ１００の両端部に形成された第１及び第２外部電極１３１、１３２に異なる極性の電圧が印加されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ  ｐｉｅｚｏｅｌｅｃｔｒｉｃ  ｅｆｆｅｃｔ）によってセラミック本体１１０が厚さ方向に膨張及び収縮し、第１及び第２外部電極１３１、１３２の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ  ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向の膨張及び収縮とは反対方向に収縮及び膨張する。
【０１１８】
ここで、活性層１１５の中心部は、第１及び第２外部電極１３１、１３２の長さ方向の両端部で最大に膨張及び収縮する部分であって、アコースティックノイズを発生させる原因となる。
【０１１９】
積層セラミックキャパシタ１００の長さ方向の両端面が最大に膨張すると、半田付け２３０の上部は膨張によって外部に押し出される力が生じ、半田付け２３０の下部は外部電極の方に押す収縮される力が生じる。
【０１２０】
従って、本実施形態のように、電圧が印加されて、活性層１１５の中心部ＣＬＡで発生する変形率と下部カバー層１１３で発生する変形率との差により、セラミック本体１１０の両端面に形成された変曲点が半田付け２３０の高さ以下に形成されると、アコースティックノイズがさらに減少される。
【０１２１】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されるものではなく、特許請求の範囲に記載の本発明の技術的事項から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には自明である。
【符号の説明】
【０１２２】
１００  積層セラミックキャパシタ
１１０  セラミック本体
１１１  誘電体層
１１２  上部カバー層
１１３  下部カバー層
１１５  活性層
１２１、１２２  第１及び第２内部電極
１３１、１３２  第１及び第２外部電極
２００  実装基板
２１０  印刷回路基板
２２１、２２２  第１及び第２電極パッド
２３０  半田付け
【図１】
0005579886.tif 000004
【図２】
0005579886.tif 000005
【図３】
0005579886.tif 000006
【図４】
0005579886.tif 000007
【図５】
0005579886.tif 000008
【図６】
0005579886.tif 000009