(57)【特許請求の範囲】
【請求項１】
半導体構造を形成する方法であって、
第一のウェハを、複数の半導体チップを含んだ第二のウェハに結合するステップであって、前記複数の半導体チップはフリップチップ方向に載せられる、該ステップと、
さらなるチップ相互接続のための回路を露出させるために前記第二のウェハの背面を薄化して前記第二のウェハから前記半導体チップを分離するステップと、
前記第一のウェハの表面から、選択した一個以上の前記半導体チップを除去するステップと、
除去した前記半導体チップを、一個以上の置換半導体チップで置き換えるステップと
を含む、方法。
【請求項２】
さらに
前記第一のウェハを、再分配回路だけを含むように形成するステップ
を含む、請求項１記載の方法。
【請求項３】
さらに
前記複数の半導体チップを、メモリチップを含むように選択するステップ
を含む、請求項１記載の方法。
【請求項４】
さらに
前記メモリチップを、DRAMチップを含むように選択するステップ
を含む、請求項３記載の方法。
【請求項５】
さらに
前記複数の半導体チップを、論理チップを含むように選択するステップ
を含む、請求項１記載の方法。
【請求項６】
さらに
前記論理チップを、スタティックランダムアクセスメモリを含むように選択するステップ
を含む、請求項５記載の方法。
【請求項７】
前記第一のウェハを第二のウェハに結合するステップが、
前記第一のウェハと前記第二のウェハに含まれる前記半導体チップ同士が有する導通チャネルを、C4構造を用いて結合するステップ
を含む
ことを特徴とする、請求項１記載の方法。
【請求項８】
前記第一のウェハを第二のウェハに結合するステップが、
前記第一のウェハと前記第二のウェハに含まれる前記半導体チップ同士が有する導通チャネルを、金-金結合接続構造を用いて結合するステップ
を含む
ことを特徴とする、請求項１記載の方法。
【請求項９】
前記第一のウェハを第二のウェハに結合するステップが、
前記第一のウェハと前記第二のウェハに含まれる前記半導体チップ同士が有する導通チャネルを、金属パッドに限定されるリフトオフ接続構造を用いて結合するステップ
を含む
ことを特徴とする、請求項１記載の方法。
【請求項１０】
前記第一のウェハを第二のウェハに結合するステップが、
前記第一のウェハと前記第二のウェハに含まれる前記半導体チップ同士が有する導通チャネルを、TiNiCuAu接続構造を用いて結合するステップ
を含む
ことを特徴とする、請求項９記載の方法。
【請求項１１】
さらに
第二の複数の半導体チップを含んだ第三のウェハを、前記第二のウェハに結合するステップと、
前記第二のウェハの表面から、前記第二の複数の半導体チップのうちから選択した一個以上の半導体チップを除去するステップと、
除去した前記半導体チップを、一個以上の置換半導体チップで置き換えるステップと
を含む、請求項１〜１０のうちいずれか一項に記載の方法。
【請求項１２】
前記第一のウェハが、再分配回路のみを含み、
前記第二のウェハが、メモリチップのみを含み、
前記第三のウェハが、論理チップのみを含む
ことを特徴とする、請求項１１記載の方法。
【請求項１３】
さらに
積みかさねられた半導体ウェハから、個別のチップ積層を分離するステップ
を含む、請求項１〜１２のうちいずれか一項に記載の方法。
【請求項１４】
個別のチップ積層が、積みかさねられた九個のメモリチップを含む、請求項１３記載の方法。
【請求項１５】
さらに
後続のウェハを結合するのに先立って、該後続のウェハを結合するウェハを薄化するステップ
を含む、請求項１１記載の方法。
【請求項１６】
さらに
積みかさねられた半導体ウェハから、個別のチップ積層を分離するステップ
を含み、
該個別のチップ積層を分離するステップが、
前記第三のウェハに、一時的支持ウェハを結合するステップ
を含む
ことを特徴とする、請求項１１または１２に記載の方法。
【請求項１７】
複数の半導体ウェハを積みかさねて相互接続するステップであって、始点となるウェハの上に、複数の半導体チップを含むメモリウェハをフリップチップ方向に積みかさね、さらなるチップ相互接続のための回路を露出させるために、前記メモリウェハの背面を薄化して、前記メモリウェハから前記半導体チップを分離し、前記始点となるウェハの表面から、選択した前記半導体チップを除去して置換し、一枚以上の論理ウェハを、前記メモリウェハに結合する、処理を含む該相互接続するステップ、ならびに、
前記複数の半導体ウェハから、個別のチップの積層を分離するステップ
を含む半導体構造を形成するステップと、
前記半導体構造を、表示装置および入力装置を含んだシステム回路に結合するステップと、
前記半導体構造を冷却する冷却系を前記半導体構造に結合するステップと、
を含む、電子機器の形成方法。
【請求項１８】
前記冷却系を前記半導体構造に結合するステップが、
冷却流体を、チップと、前記チップのあいだを隔てる相互接続構造とのあいだの空隙に流すステップ
を含む
ことを特徴とする、請求項１７記載の方法。
【請求項１９】
前記冷却流体を空隙に流すステップが、
液化ガスを前記空隙に流すステップ
を含む
ことを特徴とする、請求項１８記載の方法。
【請求項２０】
前記液化ガスが水素を含む、請求項１９記載の方法。
【請求項２１】
前記液化ガスがヘリウムを含む、請求項２０記載の方法。
【請求項２２】
前記冷却流体を空隙に流すステップが、
超臨界流体を前記空隙に流すステップ
を含む
ことを特徴とする、請求項１８記載の方法。
【請求項２３】
前記冷却流体を空隙に流すステップが、
液体を前記空隙に流すステップ
を含む
ことを特徴とする、請求項１８記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
〔優先権の主張〕
ここに請求するはU.S. Patent Application Serial Number 11/583,411（2006年10月19日出願、この参照により本出願に含まれる）の優先権の利益である。
【０００２】
〔技術分野〕
本出願は概して、半導体装置および装置の組立法に関し、より具体的には、複チップパッケージの実施形態に関する。
【背景技術】
【０００３】
装置のサイズを縮めること、そして装置の性能を高めることは、半導体産業における終わりなき目標といえる。だが、これらの目標には技術的な困難が大きくたちはだかることになり、ときには目標同士が競合してしまうこともある。
【０００４】
半導体の製造において実現可能な、特徴的構造（フィーチャ）の最小サイズが縮んでゆくにつれ、隣接する金属線間の容量性カップリングが、より高性能を得ようとするうえでの重篤な障害と化してくる。さらに言えば、特徴的構造の最小サイズが縮むにつれて、所与の面積内で実現可能と考えられる装置の数が二次関数的に増すことになる。すると配線接続の数の増えかたは、急速どころではなくなる。増えた配線を収容するため、チップの設計者は、隣接する線同士の間隔を、実現可能な最小の寸法にまでつづめたくなってくる。だがこういうことをすると、容量性負荷が増加するという残念な影響が顕れてしまうのである。
【０００５】
増加した配線を収容しつつ容量性負荷を減らすやりかたとしては、絶縁性材料の代わりに低誘電率材料を用いるというものがある。これまでの一般的な絶縁性材料はSiO2であり、その誘電率は4程度である。SiO2は、超大規模集積回路（VLSI）チップにて現在使われている。増加した配線を収容しつつ容量性負荷を減らす別のやりかたとしては、密なパッケージングをすることにより装置間の距離を詰めるというものがある。
【０００６】
複チップ積載は既に提案された手法である。が、チップ（メモリチップ、論理チップ、プロセッサチップなど）の積載にあたっては、部材の製造歩留りという重大な懸念がある。現行のいかなるウェハを用いたとしても、欠陥のあるチップがいくらかはウェハ表面にできてしまうと考えられる。つまり、複数枚（例えば十枚以上）のウェハを積載するとすれば、どんな積層（スタック）であっても、欠陥があるチップがひとつは在る可能性が高まってしまうことになる。別の手法として、試験にかけて良品であることを確認した個別のチップを積みかさねていくというやりかたもある。しかし、こうした手法に求められる作業精度は、切り分ける前にウェハを積みかさねる手法に較べ非常に高くなってしまう。いずれの計画を採ったにせよ、製造歩留りに因む損失の高さがついてきてしまう。
【０００７】
必要とされているのは、複チップ部材中の、積載された多数のチップの製造歩留りを向上するための方法および装置である。そして、複チップ部材の性能を増進し、サイズを縮め、かつ他の特性および特徴を向上させられるような、改良された方法と装置もまた、求められているところである。
【図面の簡単な説明】
【０００８】
【図１】本発明の或る実施形態にかかる、電子系である。
【図２Ａ】本発明の或る実施形態にかかる、チップ部材の種々の工程における、二枚のウェハを示している。
【図２Ｂ】本発明の或る実施形態にかかる、チップ部材の種々の工程における、二枚のウェハを示している。
【図２Ｃ】本発明の或る実施形態にかかる、チップ部材の種々の工程における、二枚のウェハを示している。
【図３Ａ】本発明の或る実施形態にかかる、チップ部材の種々の工程における、ウェハの断面図である。
【図３Ｂ】本発明の或る実施形態にかかる、チップ部材の種々の工程における、ウェハの断面図である。
【図３Ｃ】本発明の或る実施形態にかかる、チップ部材の種々の工程における、ウェハの断面図である。
【図４】本発明の或る実施形態にかかる、複チップ部材を示している。
【図５】本発明の或る実施形態にかかる、別の複チップ部材を示している。
【発明を実施するための形態】
【０００９】
本発明にかかる以降の詳細な説明においては、付随する図面を参照している。この図面は、本願の一部を形成し、本発明を実施可能な特定の実施形態をあくまで例示として表すものである。図面では、いくつかの図を通して類似する番号は、実質的に類似する部品を示している。これらの実施形態は、当業者が本発明を実施できるよう充分に詳細に記載されている。本発明の範囲から逸脱することなく、他の実施形態も使用でき、また構造的・論理的・電気的な変更を施すこともできる。
【００１０】
以降の記載で用いる「ウェハ」（"wafer"）および「基板」（"substrate"）という語は、露出した表面を有する任意の構造を含み、この露出した表面とともになって本発明の集積回路（IC）構造を形成するものである。基板という語は、半導体ウェハのことも含んでいると理解されたい。「基板」という語はまた、工程にかけられているさなかの半導体構造のことも指すし、あるいは、SOI（silicon-on-insulator）などの他の層をその上に形成して含むものであってもかまわない。ウェハと基板はどちらも、添加済の半導体および未添加の半導体、基材となる半導体もしくは絶縁体により支持されたエピタキシャル半導体層、ひいては、当業者にとって周知である他の半導体構造、を含む。導電体（conductor）という語は、半導体を含むものとして理解されたい。また、絶縁体（insulator）もしくは誘電体（dielectric）という語は、導電体と称される材料よりも導電率が低い任意の材料のことを含むものとして定義される。
【００１１】
本出願で使用する「水平（方向の）」（"horizontal"）という語は、ウェハもしくは基板の向きにはかかわらず、ウェハまたは基板の通常の意味での平面もしくは表面に平行な面のことと定義される。「垂直（方向の）」（"vertical"）という語は、上に定義した水平方向に対して直交する方向のことを指す。"on"（「…の上に」「…に付いた」など）、"side"（「側部に」など； 「側壁」 "sidewall" などとして使うもの）、"higher"（「…よりも上に」など）、"lower"（「…よりも下に」など）、"over"（「…の上に」「…に被さった」など）、および"under"（「…の下に」など）といった前置詞は、ウェハもしくは基板の向きにかかわらず、ウェハもしくは基板の上面に載った通常の意味での面もしくは表面に関して定義される。
【００１２】
「メモリチップ」（"memory chip"）および「論理チップ」（"logic chip"）という語を以降の記載にて使ってはいるが、或る実施形態においてチップと言ったときにそれが、メモリ回路と論理回路の双方を同一チップ上に有するようなチップであってもよいということを、当業者は理解できるだろう。以降の説明では、メモリ回路と論理回路の双方を同一チップ上に具えたようなチップのことを、「メモリチップ」であるとも「論理チップ」であるとも定めている。したがって以降の詳細な記載を、限定的な意味にとらないでいただきたい。付随する請求項と、その請求項の体現する均等な特徴の全範囲と併せたものによってのみ、本発明の範囲は定まる。
【００１３】
情報操作系（パーソナルコンピュータなど）についての実施形態も包摂されており、本発明の高レベル装置用途の実施形態を表わしている。図１は、本発明の或る実施形態に応じた方法によって、一個以上の複チップ部材 4 を組み込んだ情報操作系 1 のブロック図である。情報操作系 1 は単に、そのなかで本発明を使用できるような電子系の一実施形態である。他の例としては、パーソナル・データ・アシスタント（PDA）、携帯電話、MP3プレーヤー、飛行機、衛星、軍用車輌などがあるが、これらに限定はされない。
【００１４】
この実施例では、情報操作系 1 が、データ処理系を含んでいる。このデータ処理系は、情報操作系 1 の種々の部品に結合するためのシステムバス 2 を有している。システムバス 2 は、情報操作系 1 の種々の部品間を結ぶ通信リンクを与える。システムバス 2 は、単独のバスとして実施しても、複数のバスの組み合わせとして実施しても、もしくは任意の他の適切なやりかたで実施してもかまわない。
【００１５】
複チップ部材 4 は、システムバス 2 に結合する。複チップ部材 4 には、任意の回路、もしくは回路群の動作可能かつ適合可能な組み合わせを含めることができる。或る実施形態では、複チップ部材 4 が、任意の種類とすることができるプロセッサ 6 を含んでいる。本明細書では、「プロセッサ」（"processor"）とは、任意の種類の演算回路のことを意味しており、例えば、マイクロプロセッサ、マイクロコントローラー、グラフィックプロセッサ、デジタル信号プロセッサ（DSP）、または、任意の他の種類のプロセッサもしくは処理回路などであるが、これらに限定はされない。
【００１６】
或る実施形態では、メモリチップ 7 が、複チップ部材 4 に含まれる。広汎な種類のメモリチップを、こうした複チップ部材 4 を使用できるということが、当業者にはわかるだろう。認容できる種類のメモリチップとしては、ダイナミックランダムアクセスメモリ（DRAM）が含まれるがこれには限定はされず、そうしたDRAMとしては、SDRAM、SLDRAM、RDRAM、および他のDRAMなどがある。メモリチップ 7 にはまた、フラッシュメモリなどの不揮発性メモリを含めてもよい。
【００１７】
或る実施形態では、プロセッサチップ以外の付加的な論理チップ 8 が、複チップ部材 4 に包含されている。プロセッサチップ以外の論理チップ 8 の例としては、アナログ-デジタル変換器などがある。論理チップ 8 上の他の回路（カスタム回路、ASIC（application-specific integrated circuit）など）もまた、本発明の或る実施形態に包摂される。
【００１８】
また、情報操作系 1 には、外部メモリ 11 を含めてもよい。そうした外部メモリ 11 は、同様に特定の用途に適するひとつ以上のメモリ素子を有してもよく、例えば、ひとつ以上のハードドライブ 12 、および／もしくは、着脱自在媒体（リムーバブルメディア） 13 を扱うひとつ以上のドライブを有してもよい。そうした着脱自在媒体 13 としては、フロッピーディスケット、コンパクトディスク（CD）、デジタルビデオディスク（DVD）、などといったものがある。
【００１９】
また、情報操作系 1 には、表示装置 9 （モニターなど）、付加的な周辺機器 10 （スピーカーなど）、ならびに、キーボードおよび／もしくはコントローラー 14 を含めてもよい。そうしたキーボードおよび／もしくはコントローラー 14 には、マウス、トラックボール、ゲームコントローラー、音声認識装置、もしくは、システムユーザーが情報操作系 1 に情報を入力したり情報操作系 1 から情報を受けたりできるような他の任意の装置、といったものが含まれうる。
【００２０】
図２Ａから図２Ｃには、本発明の或る実施形態にかかる、複チップパッケージを形成する工程における特定の所為を示してある。図２Ａでは、第一のウェハ 210 および第二のウェハ 220 を示している。第一のウェハ 210 は、複数の個別のチップ 212 を有する。また、第二のウェハは、複数の個別のチップ 222 を有している。
【００２１】
図２Ｂでは、第二のウェハ 220 が、第一のウェハ 210 に電気的に結合することで、ウェハ部材 200 をつくりだしているさまを描いている。この作業では、複数の個別のチップ 212 の各々が、複数の個別のチップ 222 に沿って整列して結合している。ウェハ形態にする効果として、チップ 212 とチップ 222 とのあいだでの繋合工程が簡単になるので、製造歩留りが向上する、ということがある。とりわけ、大型であるがゆえに、取扱が簡単で、第一のウェハ 210 および第二のウェハ 220 上のチップ間の接続が簡単になるという特徴が得られる。さらには、相互接続工程により、複数のチップ 212, 222 を単独の作業で結合できる。
【００２２】
図２Ｂでは、第二のウェハ 220 が、或る厚み 224 を有していることがわかる。或る製造方法では、第一のウェハ 210 に接続する前に、ウェハ 220 にて個別のチップ群 222 を部分的に分割しておく。或る方法では、図２Ｂに示したように結合した後の第一のウェハ 210 と第二のウェハ 220 とのあいだの界面に、第二のウェハ 220 の分割した側を配置する。
【００２３】
図２Ｃは、或る製造方法における或る段階を示しており、ここでは、第二のウェハ 220 が、図２Ｂに示した厚さ 224 を削られて、図２Ｃに示した厚さ 226 になっている様子を描いてある。或る製造方法では、第二のウェハ 220 の部分的な分割が、図２Ｃの厚み削り（薄化）工程によって完遂されて、個別のチップ 222 を分離できるようになる。部分的な分割と薄化により、個別のチップ 222 を第二のウェハ 220 から分離することをひとつの方法として述べてはいるけれども、本発明はそれには限定はされない。本開示から利益を享ける当業者にとっては、本発明が、個別のチップ 222 を分離する他の方法をも包摂することを認識できる。例えばそうした他の方法としては、ウェハの接続を行った後に、全厚みを鋸引く、といったものなどがある。
【００２４】
或る実施形態では、第二のウェハ 220 が、個別のチップ 222 に対してフリップチップ方向に位置することで、第一のウェハ 210 上の個別のチップ 212 に接続するようになっている。或る実施形態では、第一のウェハが、実質的にすべてが歩留りの良い回路群を含むので、第一のウェハ 210 上の個別のチップ群 212 のうちのすべてもしくはほとんどが欠陥を持たないという可能性が高まる。或る実施形態群にかかる高歩留り回路（high-yield circuit）の例は、個別のチップ 212 上に再分配面回路（re-distribution plane circuitry）のみを含んでいる。
【００２５】
或る実施形態では、第二のウェハが、メモリチップ（ダイナミックランダムアクセスメモリなど）を含むが、本発明はそれには限定はされない。或る方法には、第二のウェハ 220 を第一のウェハ 210 へ接続する前に、すべての個別チップ 222 を検査すること、が含まれる。その検査過程で、欠陥のあるチップが識別される。図２Ｃに示したように、個別のチップ 222 を第一のウェハ 210 に結合して分割した後には、他のチップ 222 を第一のウェハ 210 に接続させたまま崩さずに、ウェハ部材 200 から欠陥のあるチップを除去できる。欠陥のあるチップを除去すると、チップ 222 に空隙が生じる（第一の空隙 234 および第二の空隙 236 など）。その後に、良品であるチップ 230, 232 を、空隙 234 および空隙 236 に挿入して、欠陥のあるチップが存在しないチップ 222 の完全なアレイをつくりだせる。欠陥のあるチップを除去する前にチップ 222 を薄化していた場合には、複数の予め薄化しておいた良品のチップを使って、空隙234 および空隙 236 などの空隙を埋めることができる。
【００２６】
上述した、図２Ａから図２Ｃでの工程をくりかえして、複ウェハ積層を作成できる。積載を進めてゆきながら、欠陥のあるチップを除去して置換するため、最終的なウェハ積層が、欠陥のあるチップがまったくない複チップ積層を有することになる。積載チップの組み上げ工程がウェハの積載により簡単になり、しかも、ウェハを追加して積み上げてゆくその各々の組み立て工程において、欠陥のある個別のチップを良品のチップと置換するので、所与のウェハ積層の製造歩留りが大きく増加することになる。
【００２７】
或る実施形態では、最後の機能ウェハ（functional wafer）が積層（スタック）に足された後に、ウェハの積層に支持ウェハを取付ける。そうしてから、第一のウェハ（再分配回路ウェハなど）を切り分けるかもしくは薄化などにより分割することができる。その後、支持ウェハを取り除くかもしくは切り分けるかなどして、個別の複チップ積層を安全に分離できる。或る実施形態では、支持ウェハの接続は一時的なものとされ、個別の複チップ積層群を後から支持ウェハより取り外す。或る実施形態では、支持ウェハの前に来る積層中の最後のウェハを、以前に積載したウェハよりも深く切れ込みを入れて分割することによって、チップ薄化をあまりせずとも簡単に分離ができるようにしている。
【００２８】
本発明の実施形態では、チップの数多のさまざまな積層が、本明細書に記載した技術を用いるものとして想定されている。想定されているチップ積層についての或る実施形態では、底に高歩留り再分配回路チップを有し、天には積みかさなった複数のメモリチップと論理チップ（プロセッサチップなど）を有している。或る実施形態では、積層中の論理チップが、論理回路とスタティックランダムアクセスメモリの双方を含んでいる。想定される他の構成には、再分配回路チップに隣接して配された論理チップが含まれる。複数プロセッサである実施形態などのこういった構成をとる具体的な理由については後述する。ここでは、再分配回路チップと、一個以上のメモリチップと、論理チップとを含んだチップ積層について述べているが、本発明はこれには限定はされない。上述した技術は、複数のチップがなす任意の積層を製造するうえでも有用である。
【００２９】
図３Ａから図３Ｃには、本発明の或る実施形態にかかる、チップ製造作業を側面から眺めたものである。第一のチップ 310 は、図３Ａではフリップチップ方向を向いているように示してある。第一のチップ310 には、多数の装置 332 （トランジスタやメモリセルなど）が含まれている。装置群 332 は、厚み 316 を持つ基板330 内につくられている。水平再分配回路 340 （金属導線など）と、ビア穴もしくは接点 338 とが、第一のチップ 310 内に示した装置群 332 を相互接続している。絶縁体 334 （二酸化珪素など）のうちのひとつ以上の領域を使って、再分配回路 340 を電気的に分離できる。
【００３０】
或る実施形態では、第一のチップ 310 が、第一の垂直導通チャネル 344 および第二の垂直導通チャネル 346 を含んでいる。第一の垂直導通チャネル 344 には、ビア穴かそれに類似するものが含まれる。さまざまな種類の導通チャネル 344 が本発明の範囲に包摂されており、例えば、金属導体や光導体などが含まれる。第二の垂直導通チャネル 346 は、同軸導体についての実施形態を例示するものである。なお図３Ａに示したように、別のウェハへ接続する前には、これらの垂直導通チャネルは第一のチップ 310 の全厚を貫通していない。
【００３１】
図３Ｂには、接続構造 312 を使って、第一のチップ 310 を第二のチップ 320 にフリップチップ方向で結合したようすを示してある。或る実施形態では、第二のチップ 320 が高歩留りチップ（再分配回路チップなど）を含み、また、第一のチップ 310 がメモリチップを含む。とはいえ、図３Ａから図３Ｃでの記載は、チップ積層中の任意の二個のチップのあいだでの接続作業にも応用可能である。
【００３２】
或る実施形態では、接続構造 312 には、ハンダ構造が含まれる。こうしたハンダ構造としては例えば、C4（controlled chip collapse connections）がある。数多の金属パッドのうちのいずれでも、接続構造 312 の支持が可能である。或る金属パッドには、TiNiCuAuパッドが含まれる。或る実施形態では、TiNiCuAuパッドを、リフトオフ工程を使って形成できる。リフトオフ工程を使って形成したTiNiCuAuパッドの効果としては、小さめの接点を形成できるので、より密な相互接続構造が可能となる、ということがある。ハンダ接続構造 312 について述べたが、本発明はこれには限定はされない。可能な他の接続構造 312 としては、金-金結合接続構造（gold to gold bonding connection structures）、導電性エポキシ、導電体を満たしたエポキシ、導電性フィルムなどがある。
【００３３】
図３Ｂに示したのは、第一のチップ 310 と第二のチップ 320 とのあいだに空隙 314 が残るような接続構造 312 を用いる場合の実施形態である。或る実施形態では、空隙 314 を固体で埋める。他の実施形態では、空隙 314 をあけたままにする。埋めるほうの実施形態では、接着剤（エポキシなど）もしくは他の充填材を使って、最終的な複チップ部材の力学的強度を高めるようにできる。
【００３４】
空隙 314 をあけたままにするような実施形態群では、冷却用流体（ガスもしくは液体など）を、チップ積層中の個別のチップ間に流して、作業中の冷却を促進できる。電子系の或る実施形態では、空隙 314 を利用した冷却系をこの電子系に接続することで、ここに記載した方法に応じて作成されたチップ積層を冷却できる。或る実施形態では、冷却系にて気体または圧縮（液化）ガスを用い、空隙 314 を通じて流すことで個別のチップを冷やしている。圧縮ガスの一例としては、液化水素が含まれる。圧縮ガスの一例としては、液化ヘリウムが含まれる。特定の実施形態では、冷却用に水素とヘリウムの複合ガスを使う。本発明の実施形態での実施を想定されている液体の冷却用流体としては、揮発性液体および超臨界流体（液体二酸化炭素など）が含まれる。
【００３５】
図３Ｃでは、第一のチップ 310 の厚さを、図３Ｂに示した厚さ 316 から厚さ 318 まで削ってある。ウェハ中のチップの薄化は、上述したようにチップ分離のための分割線（scoreline）を完結させるだけにはとどまらず、ウェハの背面からのさらなるチップ相互接続のための回路を露出させるためにも使えるのである。図３Ｃには、上述した第一の垂直導通チャネル 344 および第二の垂直導通チャネル 346 を示してある。或る実施形態では、薄化工程によって、垂直導通チャネルがウェハを貫通するようにして、チップ貫通相互接続（through chip interconnectivity）を可能とする。
【００３６】
チップ貫通相互接続は、チップ端相互接続（chip edge interconnectivity）に較べて、相互接続の密度を高めることが可能であるなどの利点を有している。複チップ積層中のチップ同士を結んだ、チップ端相互接続は、チップ端部の有効面積により制限が課されてしまう。それとは対照的に、チップ貫通相互接続では、各チップの面内で利用可能な任意の位置を通るように設定できる。或る実施形態では、チップ端相互接続とチップ貫通相互接続の双方を使用して、複チップ積層中のチップ同士を連絡させる。なお、チップ貫通相互接続について述べてきたが、チップ端相互接続のみを用いた実施形態についても本発明の範囲に包摂されている。
【００３７】
図４には、上述した方法を使って作成したチップ積層 400 についての或る実施形態を示してある。或る実施形態では、底部チップ 410 が、高歩留りチップ（再分配回路チップなど）を含む。多数のメモリチップ 420 を、再分配回路チップ 410 の上に載せるようにして示してある。論理チップ 430 （プロセッサチップなど）は、チップ積層 400 の天に載っている。或る実施形態では、九個のメモリチップ 420 を底部チップ 410 の上に載せて、一個の論理チップ 430 をメモリチップ群 420 の天に載せる。他の実施形態には、単独の積層 400 に、複数個の再分配回路チップと、複数個の論理チップ 430 とが含まれ、その積層 400 の積みかさね順は任意である。再分配回路チップを最初に設置することで、高歩留りな基部ウェハが得られることになるため、上述したように製造歩留りを向上できるのである。また、一個以上の論理チップ 430 を、積層 400 の外表面上に置くことで、積層中の動作温度が高いチップのひとつを効率よく冷却できるようになる。
【００３８】
図５には、複数の論理チップ（複数のプロセッサなど）を有するチップ積層 500 を示してある。ここでも二個以上の再分配回路チップ 512 を基部として使っており、そして二個以上の論理チップ 510 を、その再分配回路チップ 512 の上に載せてある。その後、複数のメモリチップ 520 を、二個以上の論理チップ 510 の上に積みかさねる。
【００３９】
本発明の実施形態が持つ多数の効果について述べてきたが、上に列挙したもので挙げ尽くしたというわけではない。本明細書では特定の実施形態を例示しているが、ここに示した特定の実施形態に代えて、同じ目的を実現できるよう計算された任意の配置を使用できるということが、当業者にはわかるだろう。本出願では、本発明の任意の応用例・変形例をも包摂することを意図している。上述した記載は、あくまで例示のためのものであり、限定を企図したものではないことを理解されたい。上述した実施形態群を組み合わせたものおよび他の実施形態についても、当業者には、上述の記載を通読すれば自明のものとなるであろう。上述した構造および方法を使用できるような任意の他の用途も、本発明の範囲には含まれる。付随する請求項を、その請求項が体現する均等な特徴の全範囲と併せて参照することによって、本発明の範囲は決定されるべきである。
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図１】
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