(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成され、底部でのみ前記半導体基板と接し、側面は全て絶縁膜と接し、上面は第２導電型の高濃度不純物領域と接する第２導電型のエピタキシャル層からなる、その外形が立体的なＵの字を有する複数の抵抗体と、
前記複数の抵抗体の前記Ｕの字の内側に設けられた第１のトレンチと、
隣接する前記複数の抵抗体の間に設けられ、前記半導体基板に達する深さを有する第２のトレンチと、
前記第１のトレンチに充填された第１の絶縁膜と、
前記第２のトレンチに充填された第２の絶縁膜と、
前記複数の抵抗体の各々の抵抗体の両端に配置された金属配線とコンタクトを取るために不純物の濃度を高めた第２導電型の高濃度領域と、
からなることを特徴とする半導体装置。
【請求項２】
前記エピタキシャル層の厚みを０．１μｍ〜１０μｍとしたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記エピタキシャル層の比抵抗を０．０１〜１５０［Ωｃｍ］としたことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第２導電型の高濃度領域に導入する不純物がＢＦ2であることを特徴とする請求項
１記載の半導体装置。
【請求項５】
前記第２導電型の高濃度領域に導入する不純物がＢとしたことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第２導電型の高濃度領域に導入する不純物の濃度が１Ｅ１５［ａｔｍ／ｃｍ3］以上であることを特徴とする請求項１記載の半導体装置。
【請求項７】
第１導電型の半導体基板上に、底部でのみ前記半導体基板と接し、側面は全て絶縁膜と接し、上面は第２導電型の高濃度不純物領域と接する第２導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層からなる立体的なＵの字を有する複数の抵抗体の前記Ｕの字の内側に第１のトレンチを形成する工程と、
隣接する前記複数の抵抗体の間の前記エピタキシャル層を除去して、前記半導体基板に達する深さを有する第２のトレンチを形成する工程と、
前記第１のトレンチおよび前記第２のトレンチに絶縁膜を充填する工程と、
前記複数の抵抗体の各々の抵抗体が金属配線とコンタクトする部分に第２導電型の高濃度領域を形成する工程と、
からなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特に高集積化を図ることが可能な抵抗およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の小型化、集積化が進み、半導体チップの小さな面積に多くの半導体素子を形成する様々な試みがなされている。また、これらの半導体素子が形成された半導体装置には、電圧を分割するラダー回路を備えたものがある。
【０００３】
そして、前記ラダー回路を小面積で形成することが、半導体チップの小型、集積化に於いて、極めて重要な位置を占めている。
【０００４】
従来は、前記ラダー回路を小型化するために、フィールド領域上に形成された第１の抵抗体上に絶縁膜を形成し、その絶縁膜上に第２の抵抗体を形成して抵抗体を２層構造にし、ラダー回路の小型化、集積化を図ったものがある。これは、図２に示したように半導体基板７５のフィールド領域に第１層抵抗７７と第２層抵抗６６が半導体基板７５の厚さ方向に層間絶縁膜７８を介して２層構造となっているものである（例えば、特許文献1乃至３参照）。
【特許文献１】特開平９−５１０７２号公報
【特許文献２】特開平４-３０８２９５号公報
【特許文献３】特開２００２−１２７８３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、２層構造の抵抗体を採用した場合、製造工程が複雑で製造コストも高くなる上、従来のフィールド領域上に形成した抵抗体で形成されたラダー回路と同等またはそれ以上の比精度にするのが困難であるという問題があった。また、従来はフィールド領域上にのみに抵抗体を形成し、平面的に配置されていた。そのため、半導体装置に抵抗体を形成する場合、半導体基板上に半導体素子が形成された面積と抵抗体が形成された面積が加算された面積が必要であった。よって、前記抵抗体を三次元的に配置することができれば、半導体装置全体の面積を小さくすることができるため、半導体チップの小型化、集積化を更に進めることができる。
【０００６】
そこで、本発明の第１の目的は、ブリーダー回路の小型化、集積化が図れる半導体装置を提供することである。また、本発明の第２の目的は、小型化、集積化が図れる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明が上記目的を達成するために採用した手段は、次のようである。
（１）第１導電型の半導体基板と、前記半導体基板上に形成された前記半導体基板とは逆の第2導電型のエピタキシャル層をその外形が概ね立体的なUの字を有する抵抗体となるように配置された２種類の深さの異なるトレンチと、前記トレンチにより形成された抵抗体と抵抗体を電気的に絶縁する絶縁膜と、前記抵抗体の両端に配置された金属配線とコンタクトを取るために不純物の濃度を高めた第２導電型の高濃度領域と、からなることを特徴とする半導体装置とした。
（２）前記N型半導体基板上に形成されたP型エピタキシャル層の厚みを0.1um〜10umとしたことを特徴とする半導体装置とした。
（３）前記N型半導体基板上に形成されたP型エピタキシャル層の比抵抗を０．０１〜１５０[Ωcm]としたことを特徴とする半導体装置とした。
（４）前記P型高濃度領域に導入する不純物がBF2としたことを特徴とする半導体装置とした。
（５）前記P型高濃度領域に導入する不純物がBとしたことを特徴とする半導体装置とした。
（６）前記P型高濃度領域に導入する不純物の濃度が１E１５[atm/cm3]以上であることを特徴とする半導体装置とした。
（７）第１導電型の半導体基板上に前記半導体基板とは逆の第2導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層の抵抗体とならない部分に深さの異なる２種類のトレンチを設ける工程と、前記トレンチにより形成された抵抗体と抵抗体を電気的に絶縁する絶縁膜を配置する工程と、前記抵抗となる部分の前記エピタキシャル層と金属配線と十分なコンクトを取れるような不純物の濃度を高めた第２導電型の高濃度領域を形成する工程と、からなることを特徴とする半導体装置の製造方法とした。
【発明の効果】
【０００８】
本発明により、ブリーダー回路等を構成する抵抗体の三次元的配置が可能となる。これにより、半導体装置の集積化が図られ、ブリーダー抵抗回路を従来方法による占有面積よりも小さな面積で形成することができるという効果がある。
【０００９】
本発明によるボルテージディテクタやボルテージレギュレーターにおいては、従来のチップ面積よりも小さい面積で高精度の分圧が可能となるためＩＣとしての製品歩留まりが向上し、より高精度で安価な製品を製造する事が可能となる。また、ＩＣの消費電流を抑えるために、ブリーダー抵抗回路全体の抵抗値はメガオームオーダ以上の高抵抗とする場合が多く、このとき、一定の精度を保つために非常に細長い形状の抵抗体を組み合わせて構成するため広い面積を必要とするので、ボルテージディテクタではＩＣチップ面積全体の半分以上もの面積をブリーダー抵抗回路が占めることも珍しくない。本発明によるブリーダー抵抗回路は三次元的配置ができるため、小さい面積で一定の精度を得ることができる。従って、ブリーダー抵抗回路の占有面積を小さくでき、ＩＣチップ全体の面積縮小に大きく貢献する。
【００１０】
本発明による半導体装置の製造方法をとることにより、特殊な工程や大幅な工程増加を必要とせずに上述の半導体装置を形成することができるという効果がある。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の好適な実施例を説明する。
【００１２】
図１は本発明の半導体装置である抵抗体の第１実施例を示す模式的断面図である。
【００１３】
図１（ｂ）は図１（a）に係る半導体装置を上から見たところを表した図である。図１（a）は図１（ｂ）のA-A'線に沿った断面図である。
【００１４】
N型シリコン半導体基板２０１上にP型エピタキシャル層２０２を形成し、抵抗とならない部分のP型エピタキシャル層に深さの異なる2種類のトレンチ２０５、２０６を形成する。さらに、前記トレンチには抵抗と抵抗を電気的に絶縁するための絶縁膜２０３を充填し、抵抗となる部分のエピタキシャル層２０７にはアルミニウム配線と十分なコンタクトを取れるような不純物の濃度を高めたP型の高濃度領域２０４を設ける。抵抗となるP型エピタキシャル層２０２は立体的なカタカナのコの字を横に倒した形、あるいは、立体的なアルファベットのUの字のような形態を有している。尚、必ずしもN型シリコン半導体基板を用いる必要はなく、P型シリコン半導体基板を用いて、N型エピタキシャル層を形成し、抵抗を作ってもよい。前記P型の高濃度領域はBF２で形成し、不純物の濃度は１E１５[atm/cm3]で形成した。
【００１５】
尚、必ずしもBF2を用いる必要はなく、Bを使用してもよい。不純物の濃度も必ずしも１E１５[atm/cm3]で形成する必要はなく、１E15[atm/cm3]以上で形成すれば十分なコントクトを取ることができる。
【００１６】
前記トレンチは、第１トレンチ２０５と第２トレンチ２０６が存在する。第２トレンチは隣接する抵抗体と抵抗体を電気的に絶縁させる目的で形成する。また、第１トレンチは抵抗体を三次元的に配置するために形成する。第1トレンチの深さにより、抵抗体の厚みおよび抵抗体の長さを容易に変化させることができ、任意の抵抗値に簡単に設定することができる。
【００１７】
また、P型エピタキシャル層の厚さの範囲が、0.1um〜10um、好ましくは0.5um〜5.0umであることにより比精度の高い抵抗体が形成でき、これによって、前記第1の目的を達成する。
【００１８】
P型エピタキシャル層の厚みが薄いと抵抗値の大きい抵抗を小面積で作成できなくなるため、0.1um以上好ましくは0.5um以上にするのがよい。また、厚みが厚いとトレンチの加工精度が低下し、抵抗値が安定しない。特に、ブリーダー回路のような高い比精度が必要となる回路では十分な特性を得ることができなくなるため、厚みを10um以下好ましくは5.0um以下であるとよい。
【００１９】
さらに、P型エピタキシャル層の比抵抗を０．０１〜１５０[Ωcm] 好ましくは１〜５０[Ωcm]としたことによって、前記第1の目的を達成する。
【００２０】
エピタキシャル層の比抵抗が低すぎると抵抗値の大きい抵抗を小面積で作成できなくなるため、０．０１[Ωcm]以上、好ましくは１[Ωcm]以上にするのがよい。また、比抵抗が高すぎるとバラツキが大きくなるため抵抗値が安定しない。特に、ブリーダー回路のような高い比精度が必要となる回路では十分な特性を得ることができなくなるため、比抵抗を１５０[Ωcm]以下好ましくは５０[Ωcm]以下とするとよい。
【図面の簡単な説明】
【００２１】
【図１】本発明の半導体装置の第一実施例を示すトレンチ形抵抗体の模式的断面図である。
【図２】従来のフィールド領域に抵抗体を２層に形成した部分の断面図である。
【符号の説明】
【００２２】
６６    第２層抵抗
７５    半導体基板
７６    フィールド領域
７７    第１層抵抗
７８    層間絶縁膜
７９    保護膜
２０１  N型半導体シリコン基板
２０２  P型であるエピタキシャル層
２０３  層間絶縁膜
２０４  P型である高不純物濃度領域
２０５  第１トレンチ部
２０６  第２トレンチ部
２０７  抵抗体
【図１】
0005468730.tif 000002
【図２】
0005468730.tif 000003