(57)【特許請求の範囲】
【請求項１】
同一の基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、
前記基板上に絶縁層を形成し、前記絶縁層に開口部を形成するとともに、前記開口部内に、下部電極、容量絶縁膜および、上部電極を形成する工程と、
前記開口部が設けられている前記絶縁層に、配線溝を形成する工程と、
前記開口部および前記配線溝を埋め込むように、金属膜を形成する工程と、
前記金属膜を平坦化する工程と、を含み、
前記平坦化する工程において、前記開口部内に下部電極、容量絶縁膜、上部電極、埋設電極および、上部接続配線で構成される容量素子を形成しつつ、前記配線溝内に前記論理回路を構成する配線を形成し、
前記開口部を形成する前記工程において、前記容量素子を構成する前記上部電極をマスクとして、前記論理回路を構成する前記配線を埋め込むための前記配線溝を形成する半導体装置の製造方法。
【請求項２】
前記開口部を形成する前記工程において、前記容量素子を構成する前記容量絶縁膜および前記上部電極をマスクとして、前記論理回路を構成する前記配線を埋め込むための前記配線溝を形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記上部接続配線と前記論理回路を構成する前記配線とは同時に形成される、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
同一の基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、
前記基板上に絶縁層を形成し、前記絶縁層に開口部を形成するとともに、前記開口部内に、下部電極、容量絶縁膜、上部電極、埋設電極、および上部接続配線を形成する工程と、
前記上部接続配線を平坦化する工程と、
前記開口部が設けられている前記絶縁層に、配線溝を形成する工程と、
前記配線溝を埋め込むように、金属膜を形成する工程と、
前記金属膜を平坦化すると同時に、前記上部接続配線を更に平坦化する工程と、を含み、
前記平坦化する工程において、前記開口部内に下部電極、容量絶縁膜、上部電極、埋設電極および、上部接続配線で構成される容量素子を形成しつつ、前記配線溝内に前記論理回路を構成する配線を形成する、半導体装置の製造方法。
【請求項５】
前記開口部を形成した後に、前記開口部の側壁上に前記絶縁層よりも膜密度の高い側壁保護膜を形成した後、前記下部電極を形成する、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の性能向上は、主に素子の微細化によりなされてきた。微細化による効果としては、一つは、ゲート長縮小により、能動素子の動作速度を向上することができる。もう一つは、ゲート長及び配線ピッチを縮小させて集積度を向上させることにより、半導体装置の面積を縮小できる。半導体装置の集積度向上を利用した例として、従来別個の半導体基板上に形成していた記憶回路と論理回路とを、同一の半導体基板上に混載した半導体装置が、既に実用化されている。
【０００３】
情報を格納する記憶回路と、該情報を処理する論理回路とを、同一の半導体基板上に集積する性能面での効果としては、従来別個に形成していた記憶回路と論理回路とを、半導体装置内で、極近距離間に接続可能となることである。これにより、従来半導体装置が実装された実装基板上で行っていた、記憶回路と論理回路との間の接続を、半導体装置内で行うことが可能となる。そして、記憶装置と論理演算装置を有する情報処理システムとしての動作速度の向上を図ることができる。更には、従来別個の半導体基板上に形成していた記憶回路と論理回路とを、同一の半導体基板上から得られるため、記憶回路と論理回路が混載された半導体装置を、低コストで歩留まり良く製造することが可能となる。
【０００４】
しかしながら、記憶回路と論理回路とを混載した半導体装置を形成するためには、論理回路を構成する能動素子及び配線を形成することに加えて、記憶回路を構成するために必要な記憶素子を形成する必要がある。この記憶素子を形成するためには、論理回路を構成する場合と比較して、特殊な構造を適用する必要があった。
【０００５】
例えば、一般に、トレンチ型と呼称される容量素子を半導体基板上に形成する場合には、半導体基板に数ミクロン以上の深い溝を形成し、容量素子を形成する。このような方法によれば、半導体素子の微細化が進むにつれ、半導体基板に形成するトレンチ径を小さくする必要が生じ、同時に十分な容量を確保しようとすると、トレンチの深さを深くする必要がある。このため、半導体基板内に形成されるトレンチのアスペクト比は、微細化と共に高くなる。したがって、このような高アスペクト比のトレンチに容量素子を構成する電極を埋設することは、非常に困難であった。
【０００６】
このような高アスペクト比のトレンチ埋設に関わる課題を解決するために、スタック型と呼称される容量素子構造が提案されている。スタック型の容量素子構造としては、半導体基板上にフィン型やシリンダー型の容量素子を形成し、記憶素子とする構造である。
【０００７】
例えば、特許文献１乃至４によれば、半導体基板上に形成された能動素子と多層配線との間に、シリンダー型の容量素子を形成する構造が開示されている。更には、特許文献５によれば、半導体基板上に形成された能動素子上に、平行平板型の容量素子を形成する構造が開示されている。更には、特許文献６乃至９によれば、半導体基板上に形成された能動素子上に形成された多層配線構造を構成する絶縁膜積層構造体内に、シリンダー型の容量素子を構成した構造が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−００５３３７号公報
【特許文献２】特開２００５−０８６１５０号公報
【特許文献３】特開２００２−２６１２５６号公報
【特許文献４】特開平１１−０２６７１６号公報
【特許文献５】特開２００３−３３２４６３号公報
【特許文献６】特開２００７−２０１１０１号公報
【特許文献７】特開２０００−３３２２１６号公報
【特許文献８】特開２００４−３４２７８７号公報
【特許文献９】特開２００５−１０１６４７号公報
【特許文献１０】国際公開第２００４／１０７４３４号パンフレット
【特許文献１１】国際公開第２００７／１３２８７９号パンフレット
【特許文献１２】特開２００９−１２３８８６号公報
【特許文献１３】国際公開第０３／０８３９３５号パンフレット
【非特許文献】
【０００９】
【非特許文献１】Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ＩＥＥＥ  ６１９頁−６２２頁  ２００８
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献６乃至９に示した半導体装置においては、容量素子を、論理回路配線を構成する層間絶縁膜内に埋設して形成している。例えば、特許文献６に記載の半導体装置の断面図を図１９に示す。図１９に示すように、特許文献６に記載の半導体装置においては、半導体基板上に記憶回路及び論理回路を構成する能動素子３００が形成されており、能動素子３００の上に形成される多層配線層内に、容量素子３０１が形成されている。
【００１１】
特許文献６においては、容量素子３０１内に埋設された埋設電極３０２と、埋設電極３０２ａ、３０２ｂ上に裏打ち接続された上部接続配線３０４ａ、３０４ｂとを構成するそれぞれの金属材料を別個に形成される。このため、上部接続配線３０４ａ、３０４ｂおよび論理回路配線３０３を同時に形成する際に、上部接続配線３０４ａ、３０４ｂを形成するためのスペースを確保するために、埋設電極３０２をエッチバックする必要がある。しかしながら、このエッチバックにより、容量素子３０１の上面が過剰にエッチングされることがあった。結果として、容量素子３０１の歩留まりが低下することがあった。
【００１２】
また、特許文献７〜９に記載の技術においては、容量素子の上部接続配線と、論理回路を構成する配線の上面とが異なる平面上に位置しているため、上部接続配線の上面と配線の上面とにおけるエッチング量にバラツキが生じることがあった。例えば、上部接続配線に対する接続部を形成する際に、過剰なエッチングが施されてしまうということがあったり、逆に、容量素子の上部接続配線に接続されるべき接続部のエッチングが十分に行われないことがあった。結果として、特許文献７〜９に記載の技術においては、半導体装置の歩留まりが低下することがあった。
【課題を解決するための手段】
【００１３】
本発明によれば、
基板と、
前記基板上に形成されており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、
平面視において、前記基板内の記憶回路領域に形成されており、前記多層配線層内に埋め込まれた少なくとも１以上の容量素子および周辺回路を有する記憶回路と、
平面視において、前記基板内の前記記憶回路領域とは異なる領域である論理回路領域に形成された論理回路と、を備え、
前記容量素子は、下部電極、容量絶縁膜、上部電極、埋設電極および、上部接続配線で構成されており、
前記上部接続配線と前記埋設電極とは、同一の材料かつ一体に構成されており、
前記上部接続配線と前記下部電極との間には、前記論理回路を構成する前記配線が少なくとも１以上設けられており、
前記上部接続配線の上面と、前記上部接続配線と同じ前記配線層に形成された前記論理回路を構成する前記配線の上面とが、同一面を構成する、半導体装置が提供される。
【００１４】
本発明においては、上部接続配線の上面と、論理回路を構成する配線の上面とが、同一面を構成する。このため、上部接続配線の上面においては、過剰なエッチングやエッチング不足が抑制されている。そして、上部接続配線と埋設電極とは同一の材料かつ一体に構成されている。このため、上部接続配線を形成する際、上部接続配線形成用のスペースを確保するために埋設電極をエッチバックする必要がない。したがって、埋設電極が過剰にエッチングされることが抑制されている。このように、本発明は、歩留まりに優れた構造を有する。
【００１５】
また、本発明によれば、
基板と、
前記基板上に形成されており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、
平面視において、前記基板内の記憶回路領域に形成されており、前記多層配線層内に埋め込まれた少なくとも１以上の容量素子および周辺回路を有する記憶回路と、
平面視において、前記基板内の前記記憶回路領域とは異なる領域である論理回路領域に形成された論理回路と、を備え、
前記容量素子は、下部電極、容量絶縁膜、上部電極、埋設電極および、上部接続配線で構成されており、
前記上部接続配線と前記埋設電極とは、同一の材料かつ一体に構成されており、
前記上部接続配線と前記下部電極との間には、前記論理回路を構成する前記配線が少なくとも１以上設けられており、
前記上部接続配線の上面と、前記上部接続配線と同じ前記配線層に形成された前記論理回路を構成する前記配線の上面との高さの差が、３０ｎｍ以下である、半導体装置が提供される。
【００１６】
本発明においては、上部接続配線の上面と、上部接続配線と同じ配線層に形成された論理回路を構成する配線の上面との高さの差が、３０ｎｍ以下となる。このため、上記発明と同様に、上部接続配線の上面において、エッチング量の過不足が抑制されている。これにより、歩留まりに優れた構造が実現される。
【００１７】
また、本発明によれば、
同一の基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、
前記基板上に絶縁層を形成し、前記絶縁層に開口部を形成するとともに、前記開口部内に、下部電極、容量絶縁膜および、上部電極を形成する工程と、
前記開口部が設けられている前記絶縁層に、配線溝を形成する工程と、
前記開口部および前記配線溝を埋め込むように、金属膜を形成する工程と、
前記金属膜を平坦化する工程と、を含み、
前記平坦化する工程において、前記開口部内に下部電極、容量絶縁膜、上部電極、埋設電極および、上部接続配線で構成される容量素子を形成しつつ、前記配線溝内に前記論理回路を構成する配線を形成する、半導体装置の製造方法が提供される。
【００１８】
また、本発明によれば、
同一の基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、
前記基板上に絶縁層を形成し、前記絶縁層に開口部を形成するとともに、前記開口部内に、下部電極、容量絶縁膜、上部電極、埋設電極、および上部接続配線を形成する工程と、
前記上部接続配線を平坦化する工程と、
前記開口部が設けられている前記絶縁層に、配線溝を形成する工程と、
前記配線溝を埋め込むように、金属膜を形成する工程と、
前記金属膜を平坦化すると同時に、前記上部電極配線を更に平坦化する工程と、を含み、
前記平坦化する工程において、前記開口部内に下部電極、容量絶縁膜、上部電極、埋設電極および、上部接続配線で構成される容量素子を形成しつつ、前記配線溝内に前記論理回路を構成する配線を形成する、半導体装置の製造方法が提供される。
【００１９】
こうした本発明においては、上部接続配線の上面と、論理回路を構成する配線の上面とが、同一面を構成する。このため、上部接続配線の上面においては、過剰なエッチングやエッチング不足を抑制することができる。このとき、上部接続配線と埋設電極とは、同一の材料の金属膜を開口部に埋設して、一体となるように構成されている。結果として、上部接続配線を形成する際、上部接続配線形成用のスペースを確保するために埋設電極をエッチバックする必要がない。このため、埋設電極を過剰にエッチングすることが抑制できる。このように、本発明においては、歩留まりに優れた構造が得られる。
【発明の効果】
【００２０】
本発明によれば、歩留まりに優れた構造を有する半導体装置およびその製造方法が提供される。
【図面の簡単な説明】
【００２１】
【図１】第１の実施の形態における半導体装置を模式的に示す断面図である。
【図２】第１の実施の形態における半導体装置を模式的に示す断面図である。
【図３（ａ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｂ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｃ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｄ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｅ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｆ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｇ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｈ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｉ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｊ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｋ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｌ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｍ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｎ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｏ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｐ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｑ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｒ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｓ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｔ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｕ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｖ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３（ｗ）】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】第２の実施の形態における半導体装置を模式的に示す断面図である。
【図５（ａ）】第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５（ｂ）】第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５（ｃ）】第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５（ｄ）】第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５（ｅ）】第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５（ｆ）】第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５（ｇ）】第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】第３の実施の形態における半導体装置を模式的に示す断面図である。
【図７（ａ）】第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７（ｂ）】第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７（ｃ）】第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７（ｄ）】第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７（ｅ）】第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７（ｆ）】第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８（ａ）】第５の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８（ｂ）】第５の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８（ｃ）】第５の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８（ｄ）】第５の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８（ｅ）】第５の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８（ｆ）】第５の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図９】第１の実施の形態における半導体装置を模式的に示す上面図である。
【図１０】第６の実施の形態における半導体装置を模式的に示す断面図である。
【図１１（ａ）】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１１（ｂ）】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１１（ｃ）】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１１（ｄ）】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１１（ｅ）】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１１（ｆ）】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１２】第７の実施の形態における半導体装置を模式的に示す断面図である。
【図１３】第８の実施の形態における半導体装置を模式的に示す断面図である。
【図１４（ａ）】第９の実施の形態における半導体装置を模式的に示す断面図である。
【図１４（ｂ）】第９の実施の形態における半導体装置を模式的に示す断面図である。
【図１５（ａ）】第９の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１５（ｂ）】第９の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１５（ｃ）】第９の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１６（ａ）】第１０の実施の形態における半導体装置を模式的に示す断面図である。
【図１６（ｂ）】第１０の実施の形態における半導体装置を模式的に示す断面図である。
【図１７（ａ）】第１０の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１７（ｂ）】第１０の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１８（ａ）】第１１の実施の形態における半導体装置を模式的に示す断面図である。
【図１８（ｂ）】第１１の実施の形態における半導体装置を模式的に示す断面図である。
【図１８（ｃ）】第１１の実施の形態における半導体装置を模式的に示す断面図である。
【図１８（ｄ）】第１１の実施の形態における半導体装置を模式的に示す断面図である。
【図１８（ｅ）】第１１の実施の形態における半導体装置を模式的に示す断面図である。
【図１８（ｆ）】第１１の実施の形態における半導体装置を模式的に示す断面図である。
【図１８（ｇ）】第１１の実施の形態における半導体装置を模式的に示す断面図である。
【図１８（ｈ）】第１１の実施の形態における半導体装置を模式的に示す断面図である。
【図１８（ｉ）】第１１の実施の形態における半導体装置を模式的に示す断面図である。
【図１８（ｊ）】第１１の実施の形態における半導体装置を模式的に示す断面図である。
【図１９】特許文献６に記載の半導体装置を模式的に示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。また、以下の構造図は全て本発明の実施の形態を模式的に示すものであり、構成要素の図面上の比率により、本発明による構造の寸法を規定するものではない。
【００２３】
（第１の実施の形態）
第１の実施の形態の半導体装置について説明する。
図１および図２は、第１の実施の形態における半導体装置を模式的に示す断面図である。図１は、図面の簡略化のために、図２に示す破線Ａ−Ａ'から、紙面に対して右方向の構造図を抜粋して示したものである。図９は、第１の実施の形態における半導体装置を模式的に示す上面図である。
【００２４】
本実施の形態の半導体装置は、基板（半導体基板１）と、半導体基板１上に形成されており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、平面視において、半導体基板１内の記憶回路領域に形成されており、多層配線層内に埋め込まれた少なくとも１以上の容量素子１９および周辺回路を有する記憶回路２００と、平面視において、半導体基板１内の記憶回路領域とは異なる領域である論理回路領域に形成された論理回路１００と、を備える。この半導体装置においては、容量素子１９は、下部電極１４、容量絶縁膜１５、上部電極１６、埋設電極および上部接続配線（上部接続配線１８）で構成されている。この上部接続配線１８と埋設電極とは、同一の材料かつ一体に構成されている。さらに、上部接続配線１８と下部電極１４との間には、論理回路１００を構成する配線（配線８ｃ）が少なくとも１以上設けられている。このような本実施の形態の半導体装置においては、上部接続配線１８の上面と、上部接続配線１８と同じ配線層（層間絶縁膜７ｃ）に形成された論理回路１００を構成する配線（配線８ｃ）の上面とが、同一面を構成している。本書において、同一面とは、下記の測定方法で測定したとき、表面の平均高さに対する凹凸の高さのバラツキの最大値が好ましくは３０ｎｍ以下であり、より好ましくは２０ｎｍ以下であり、更に好ましくは１０ｎｍ以下である平面をいう。こうした測定方法としては、例えば、ＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）やＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いて上部接続配線１８の上面および配線８ｃの上面を含む断面画像を取得し、この断面画像から段差の高さのバラツキを測定する方法や、半導体装置の製造工程における検査工程に広く用いられている段差計により、平面方向の高さのプロファイルを測定する方法、等が挙げられる。
【００２５】
図１を参照すると、半導体基板１上に、論理回路１００と、記憶回路２００が、各々形成されている。なお、論理回路１００及び記憶回路２００の図面における構成要素は、あくまでも各々の回路を構成する素子の一部を選択的に示したものであり、本実施の形態に係る実施の形態と直接関係しない能動素子及び多層配線の接続方法等により、本発明の権利範囲が限定されるものではない。
【００２６】
また、図１に示すように、半導体基板１の表面には、論理回路１００を構成する能動素子３ａと、記憶回路２００の記憶セルを構成する能動素子３ｂが、各々形成されている。これらの能動素子３ａと能動素子３ｂとの離間部には、素子分離膜２が半導体基板１の表面に形成されている。素子分離膜２（シリコン酸化膜等）や能動素子３ａ、３ｂ（トランジスタ等）は、通常用いられる半導体装置の製造方法によるものを用いれば良く、これらの構造あるいは材料により、本発明の権利範囲が限定されるものではない。
【００２７】
なお、実際の記憶回路２００において、ビット線１２と、記憶セルを構成する能動素子３ｂのゲートの長手方向は、互いに略直交する位置関係に配置されるものであるが、図面の簡略化のために、能動素子３ｂのゲート長手方向は、ビット線１２と同じく、紙面に対して垂直方向に延在するものとして図示されている。ビット線１２と、論理回路１００を構成する能動素子３ａのゲート長手方向との位置関係について、以下本明細書の断面図に関しては特に断りのない限りは同様の表記方法を用いる。
【００２８】
また、図９に示すように、本実施の形態の半導体装置は、容量素子２１０を含む記憶回路２００と半導体素子が形成される論理回路１００とが半導体基板１１０上に混載された構成を有する。論理回路１００は、記憶回路２００中の容量素子２１０の周辺回路２２０ではなく、記憶回路２００とは異なる領域に形成されたものである。たとえば、論理回路領域は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等の高速ロジック回路が形成された領域とすることができる。
【００２９】
次に、第１の実施の形態の半導体装置を構成する部材の構造や材料について詳細に説明する。
図１に示すように、半導体基板１上に形成されて素子分離膜２および能動素子３ａ、３ｂの上に、コンタクト層間絶縁膜４、５ａ、５ｂが形成されている。コンタクト層間絶縁膜４内には、セルコンタクト１０、１０ａ、１０ｂが形成されている。一方、コンタクト層間絶縁膜５ａ、５ｂ内には、ビットコンタクト１１ａ、ビット線１２、容量コンタクト１３、１３ｂがそれぞれ形成されている。コンタクトの名称は、本発明の明細書においてそれぞれの呼称を明確にするために定義されたものであり、以下本明細書における各コンタクトの名称は、前述した名称に準ずるものとする。
【００３０】
なお、前記コンタクト層間絶縁膜４、５ａ、５ｂのうち少なくとも１層は、シリコン酸化膜よりも低い比誘電率を有する絶縁膜であることが、より好ましい。こうした絶縁膜としては、例えば、シリコン酸化膜の酸素原子を弗素や炭素原子、及び炭化水素基に置換した、一般に低誘電率膜と呼称される絶縁膜か、あるいは、少なくともシリコン、酸素及び炭素を有し、更に絶縁膜中に直径数ナノメートル以下の微細な空孔を有する、いわゆる多孔質膜を用いても良い。これら絶縁膜の比誘電率としては、膜中に微細空孔を有さない絶縁膜の場合、３．１以下であることが好ましく、更に好ましくは、膜中に微細空孔を有する絶縁膜の場合であって、絶縁膜の比誘電率が２．６以下であることが好ましい。かかる構造により、前記コンタクトの寄生容量を低減することができ、結果として、記憶回路及び論理回路の遅延を低減し、半導体素子の動作速度を向上させることができる。
【００３１】
記憶回路２００において、能動素子３ｂの一方の拡散層とビット線１２とは、セルコンタクト１０ａ及びビットコンタクト１１ａにより電気的に接続されている。また、能動素子３ｂの他方の拡散層と容量素子１９とは、セルコンタクト１０ｂ及び容量コンタクト１３ｂにより、電気的に接続されている。このような構造により、能動素子３ｂ、ビット線１２、容量素子１９とは、互いに接続され、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）回路の一般的な記憶セルである、１トランジスタ・１キャパシタ型の記憶セルが構成されている。
【００３２】
コンタクト層間絶縁膜５ｂの上には、層間絶縁膜６ａ、７ａ、６ｂ、７ｂ、６ｃ、７ｃおよび、６ｄが、順次積層されている。これらの層間絶縁膜６ａ〜６ｄは、キャップ膜である。論理回路領域においては、それぞれの層間膜中に、配線８ａ、８ｂ、８ｃが、各々形成されている。このように、本実施の形態においては、多層配線層が形成されている。配線８ａ、８ｂは、半導体装置の多層配線の形成方法として通常用いられる、デュアルダマシン法により形成されることがより好ましい。これにより、配線の製造コストを低減し、配線と、異層に存在する配線との間を接続するビア抵抗を低減することができる。なお図１に示す配線８ｂ、８ｃにおいては、各々の下層の配線８ａ、８ｂに対して接続するためのビアも含めて、配線として符号付けを行っている。すなわち、本実施の形態においては、特に明示しない限りは、ダマシン方法で形成された配線にはビアを含む。そして、各配線８ａ〜８ｃの周囲には、バリアメタル膜が形成されている。
【００３３】
層間絶縁膜の材料は、シリコン酸化膜や、シリコン酸化膜に弗素や炭素等を含有させた、一般に低誘電率の絶縁膜であっても良いし、絶縁膜内に微細な空孔を形成した、いわゆる多孔質膜であっても良い。論理回路１００、記憶回路２００に限らず、配線間の寄生容量を低減するためには、層間絶縁膜の比誘電率は、シリコン酸化膜よりも低いことがより好ましい。これにより、配線間の寄生容量を低減し、回路動作の遅延を低減することができる。更には、多層配線を構成する金属材料上に位置する層間絶縁膜６ａ〜６ｄに相当する複数の絶縁膜は、シリコン、炭素、窒素、からなる絶縁膜か、或いはそれらを有する膜の積層構造からなる、金属に対して拡散耐性を有する膜（金属拡散防止膜）であることがより好ましい。
【００３４】
論理回路１００においては、能動素子３ａと、多層配線を構成する配線のうち最下層の配線８ａとは、セルコンタクト１０および容量コンタクト１３の２つのコンタクトの直列接続により、電気的に接続される。このような構造により、同一の半導体基板１上に、論理回路１００と記憶回路２００とを混載して形成することができ、かつ、両者の設計パラメータを同一のものとすることが可能となる。
【００３５】
続いて、本実施の形態に係る容量素子１９の構造を説明する。
本実施の形態に係る容量素子１９は、記憶回路２００を構成するメモリ素子として形成されている。この容量素子１９は、層間絶縁膜６ａから層間絶縁膜７ｃおよび配線８ａ〜８ｃで構成される３層の多層配層中に、埋設されている。容量素子１９は、下部電極１４、容量絶縁膜１５、上部電極１６、埋込電極を有する上部接続配線１８により、構成されている。容量素子１９においては、下部電極１４、容量絶縁膜１５および上部電極１６により凹部が形成されており、この凹部を埋め込むようにして埋設電極が形成されている。そして、この埋設電極の上部に上部接続配線１８が形成されている。本実施の形態においては、上部接続配線１８と埋設電極とは同一の材料で構成されているため、シームレスに形成されている。すなわち、上部接続配線１８は、容量素子１９を構成する下部電極１４、容量絶縁膜１５、上部電極１６により形成されている凹部に埋設されており、埋設電極としても機能している。これらの上部接続配線１８と埋設電極とは同一工程で形成され得る。
【００３６】
また、上部接続配線１８には、上層配線と接続する引出配線部１８ａが設けられている。本実施の形態に係る容量素子１９においては、平面視において、容量素子として機能する第１の領域と、第１の領域と異なる境域に配線と接続する機能する第２の領域とを、有する。すなわち、図１においては、第１の領域には下部電極１４が形成されており、一方、第２の領域には、下部電極１４の側壁の外側に、引出配線部１８ａが形成されている。この引出配線部１８ａの底部および側壁は、上部電極１６で覆われている。とくに、引出配線部１８ａの直下には、上部電極１６および容量絶縁膜１５が形成されている。なお、図１に示すように、上部電極１６と上部接続配線１８との間に、バリアメタル膜１７が形成されていてもよい。
【００３７】
下部電極１４および上部電極１６は、容量絶縁膜１５を挟み込んで平行平板容量素子とするための電極として機能する。下部電極１４および上部電極１６の材料としては、例えば、チタン、タンタル等の高融点金属や、或いはそれらの窒化物等により形成することがより好ましく、容量絶縁膜１５の結晶性を向上させることができる材料を用いることが好ましい。
【００３８】
容量絶縁膜１５の材料としては、例えば、二酸化ジルコニウム（ＺｒＯ２）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）、更には、前記二酸化ジルコニウムにＴｂ、Ｅｒ、Ｙｂ等のランタノイドを添加した膜等の、シリコン窒化膜よりも高い比誘電率を有することがより好ましい。容量絶縁膜１５の比誘電率を高くすることにより、容量素子１９の静電容量を増加させることができる。
【００３９】
本実施の形態に係る容量素子１９においては、上部接続配線１８の最上面が、論理回路１００を構成する配線８ｃの最上面と同一面上に位置している。これらの上部接続配線１８と上部接続配線１８と同じ配線層に形成された配線８ｃとは同一工程で形成されている。このため、上部接続配線１８は、論理回路１００を構成する配線８ｃと同一の材料により構成されている。
【００４０】
また、上部接続配線１８の上面と、上部接続配線１８と同じ配線層に形成された論理回路１００を構成する配線８ｃの上面とには、共通の金属拡散防止膜（層間絶縁膜６ｄ）が形成されている。
【００４１】
容量素子１９の多層配線層の層厚方向（以下、単に層厚方向と称することもある）における高さの下限値は、１層以上であり、より好ましくは２層以上である。容量素子１９の層厚方向における高さの上限値は、特に限定されない。ここで、１層は、多層配線層中の１つの配線層（層間絶縁膜７ａ、７ｂ、７ｃ等）と配線層間に形成される１つのキャップ膜（層間絶縁膜６ａ、６ｂ、６ｃ）とで構成される。
【００４２】
また、本実施の形態に係る容量素子１９を構成する上部接続配線１８においては、外部接続用に引き出された引出配線部１８ａの層厚方向における高さは、論理回路１００配線８ｃの層厚方向における高さと同等以下が好ましく、配線８ｃの高さより低くすることがより好ましい。これにより、既定の配線層厚さに占める下部電極１４の高さを大きくすることができ、このため容量素子１９の静電容量を向上させることができる。一般に、半導体装置の層構造は、設計パラメータを満足するべく決定されるものであるため、容量素子を形成するために、例えば配線層の厚さを変更することはできない。従って、配線層内に容量素子を形成する場合、電磁気学的な静電容量として機能する、下部電極１４、容量絶縁膜１５、および上部電極１６の接触面積を大きくすること、すなわち本願発明においては、下部電極１４の高さを高くすることが必要となる。
本実施の形態においては、上部接続配線１８が埋込電極と同一材料かつ一体に構成されているので、下部電極１４の高さを高くするために、上部接続配線１８の高さを低く形成することができる。
また、本実施の形態においては、上面視において、上部接続配線１８は、下部電極１４が設けられている領域より外側に延在している引出配線部１８ａを有しており、容量素子１９を記憶回路２００のメモリセルとして機能させるための固定電位への接続は、引出配線部１８ａに固定電位を有する配線２０１ａを接続すればよい。このため、半導体装置の設計者は、容量素子１９の上層の配線層のうち、下部電極１４が存在している領域の配線層を用いて、自由な配線レイアウトを実現することができ、例えば、信号配線２０２ａ、２０２ｂ、２０２ｚを記憶回路２００のワード線やビット線の裏打ち配線等に利用することができる。
【００４３】
また、容量素子１９の同層の配線層には、論理回路１００を構成する配線が少なくとも１以上形成されている。より好ましくは、容量素子１９の同層の配線層（層間絶縁膜６ａ〜層間絶縁膜７ｃ）には、論理回路１００を構成する配線（配線８ａ〜８ｃ）が必ず形成されている。言い換えると、容量素子１９の層厚方向の高さは、容量素子１９と同層に形成される複数の配線の層厚方向の高さの合計値と同一となるように構成することができる。また、容量素子１９の同層の配線層には、コンタクトのみが形成されている層が存在しないような構成としてもよい。
【００４４】
また、容量素子１９の形状は、特に限定されないが、例えば、シリンダ形状、Ｔ字形状等とすることができる。また、容量素子１９は、論理回路１００を構成する層間絶縁膜材料と同一の材料である層間絶縁膜内に形成されている。
【００４５】
図２に示すように、半導体装置の記憶回路２００においては、図１に示した容量素子１９が、基板水平方向に並列して複数配置されている。これらの複数の容量素子１９は一括形成されている。そして、複数の容量素子１９の上部接続配線１８のいずれの上面においても、配線８ｃの上面と同一平面上になるように構成されている。本実施の形態の半導体装置は、その規模に応じた論理回路１００の規模を具備する。このため、記憶回路２００は、半導体装置を構成するために必要な数の容量素子１９を具備する必要がある。図２において、図１で示した容量素子１９の引出配線部１８ａには、固定電位を有する配線２０１ａ、２０１ｂ、２０１ｃが接続されている。この固定電位配線２０１ａ、２０１ｂ、２０１ｃが有する電位は、記憶回路の設計者により任意に設定されることができる。更に、第１の実施の形態によれば、容量素子１９の上部に、信号配線２０２ａ、２０２ｂ、２０２ｚが複数配置されている。
【００４６】
本実施の形態においては、上部接続配線１８の上面と配線８ｃとの上面とが同一平面を構成している。そして、上部接続配線１８の上面および配線８ｃの上面上には、共通の金属拡散防止膜（層間絶縁膜６ｄ）が形成されている。このため、上部接続配線１８に接続する記憶回路２００を構成する固定電位を有する配線２０１ａ〜２０１ｃの層厚方向における高さと、この配線と同じ配線層に形成された論理回路１００を構成する配線８ｄの層厚方向における高さとが同一となる。
【００４７】
なお、図２に示した記憶回路２００を構成する固定電位を有する配線２０１ａ〜２０１ｃ、信号配線２０２ａ、２０２ｂ、２０２ｚ及び、論理回路１００を構成する配線８ｄの上部に、更に配線と層間絶縁層とで構成される配線層を形成してもよい。これにより、通常用いられる半導体装置の多層配線構造を形成して、半導体装置を構成することができる。このような半導体装置の構成が可能であることは当該事業者には自明であるため、本発明においては固定電位を有する配線２０１ａ〜２０１ｃ、信号配線２０２ａ、２０２ｂ、２０２ｚ及び、配線８ｄが形成される配線層より更に上層に位置する配線の構造図は、特に図示しない。
【００４８】
次に、第１の実施の形態の製造方法を、図面を用いて詳細に説明する。
図３（ａ）〜図３（ｗ）は、第１の実施の形態の製造方法を示す工程図であるが、構造図面の簡略化のために、図２に示した破線Ａ−Ａ'から、紙面に対して右方向の構造図を抜粋して示したものである。
【００４９】
本実施の形態の半導体装置の製造方法は、同一の基板（半導体基板１）上に記憶回路２００と論理回路１００とを有する半導体装置の製造方法であって、半導体基板１上に絶縁層（層間絶縁膜７ａ〜７ｃ）を形成し、層間絶縁膜７ａ〜７ｃに開口部（容量素子の開口部２３）を形成するとともに、開口部内に、下部電極１４、容量絶縁膜１５および、上部電極１６を形成する工程と、開口部が設けられている絶縁層に、配線溝（論理回路１００を構成する配線８ｃの開口部３７）を形成する工程と、開口部および配線溝を埋め込むように、金属膜（導電膜３８）を形成する工程と、導電膜３８を平坦化する工程と、を含み、平坦化する工程において、開口部内に下部電極１４、容量絶縁膜１５、上部電極１６、埋設電極および、上部接続配線１８で構成される容量素子１９を形成しつつ、配線溝内に論理回路１００を構成する配線８ｃを形成する。
また、本実施の形態においては、配線溝を形成する工程において、容量素子１９を構成する上部電極１６をマスクとして、論理回路１００を構成する配線８ｃを埋め込むための配線溝（開口部３７）を形成する。
【００５０】
まず、図３（ａ）に示すように、半導体基板１上に、通常用いられる方法により、素子分離膜２、能動素子３ａ、３ｂを形成する。更にこれらの上部にコンタクト層間絶縁膜４、セルコンタクト１０、コンタクト層間絶縁膜５ａ、ビットコンタクト１１ａ、ビット線１２、コンタクト層間絶縁膜５ｂ、容量コンタクト１３、１３ｂを、各々形成する。本発明による半導体装置の製造方法においては、容量コンタクト形成までの工程は、通常用いられる半導体装置の製造方法によって行えば良い。例えば、図示しないが、能動素子３ａ、３ｂの形成後にコンタクト層間絶縁膜４を堆積した後、フォトリソグラフィ法によりセルコンタクトとなる開口部を開口した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりコンタクト材料を埋込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により余剰コンタクト材料を除去することにより、セルコンタクト１０を形成する。その後、ビットコンタクト用のコンタクト層間絶縁膜５ａを堆積した後、フォトリソグラフィ法及び反応性イオンエッチング法により、ビットコンタクト１１ａの開口部を形成する。その後、金属材料をＣＶＤ法により堆積した後、フォトリソグラフィ法、反応性イオンエッチング法により、ビットコンタクト１１ａ及びビット線１２を形成する。更に後、コンタクト層間絶縁膜５ｂを堆積し、ＣＭＰ法による平坦化を行った後、セルコンタクト１０の形成方法と同様の方法により、容量コンタクト１３、１３ｂを形成する。以上の工程を経ることにより、図３（ａ）に図示する構造を実現することができる。
【００５１】
図３（ａ）において、拡散層領域の表面には、一般にシリサイド２０と呼称される、コバルト、ニッケル、プラチナなどの金属とシリコンとの合金が形成されている。能動素子３ａ、３ｂのゲート電極は、通常用いられるポリシリコン電極や部分的に金属シリサイド化されたポリシリコン電極を用いても良いし、近年開発の進んでいるメタルゲート電極を用いても良い。更には、メタルゲート電極の形成方法として、ゲートファースト方式やゲートラスト方式等が公知のものであるが、本発明による記憶回路、論理回路の双方に対しては、そのどちらも適用することが可能である。このため、図３（ａ）においては、より一般的なポリシリコンゲートを想定して図面に記載している。また、通常用いられる半導体装置の製造方法によれば、セルコンタクト１０、ビットコンタクト１１ａ及びビット線１２、容量コンタクト１３は、多くの場合タングステンにより形成される場合が多いが、コンタクト及びビット線の材料により、本発明の権利範囲が損なわれるものではなく、例えば、銅或いは銅を主成分とする合金によって、コンタクトやビット線を構成しても良い。更には、コンタクトを形成する際には、コンタクト材料を開口部に埋設する際に、底面にチタン、及びその窒化物等によるバリアメタルが形成されることが一般的であるが、これも本発明の構成及び効果に影響を与えるものではないため、特に図示しない。即ち、本発明による構造及び製造方法においては、容量素子と、容量素子と略同層に位置する論理回路配線の構造及び形成方法に特徴を有するものであるため、論理回路及び記憶回路を構成する他の部分については、これらにより本発明の構造及び効果が損なわれるものではなく、従って、通常用いられる半導体装置の構造及び製造方法を用いれば良い。
【００５２】
次いで、図３（ｂ）において、容量コンタクト１３、１３ｂ上に、層間絶縁膜６ａ及び７ａを堆積する。層間絶縁膜６ａは、層間絶縁膜７ａを反応性イオンエッチングする際、層間絶縁膜７ａに対する高い選択比を有するエッチングストッパとして機能する絶縁膜であることがより好ましいが、本発明の構造上においては、必ずしも必要なものではない。
【００５３】
次いで、図３（ｃ）において、層間絶縁膜６ａ及び７ａ内に、通常用いられるダマシン法により、論理回路１００の構成要素である配線８ａを形成する。
【００５４】
次いで、図３（ｄ）に示すように、上記図３（ｂ）及び（ｃ）にて図示した方法と同じく、層間絶縁膜６ｂ、７ｂを堆積し、ダマシン法により論理回路の配線８ｂを形成する。
【００５５】
次に、図３（ｅ）に示すように、層間絶縁膜６ｃ及び７ｃを堆積し、層間絶縁膜７ｃ上に、シリンダー型容量素子及び論理回路配線加工用のハードマスク２１となる絶縁膜を堆積する。ハードマスク２１は、層間絶縁膜７ｃを加工する際、層間絶縁膜７ｃに対して高い選択比を有する絶縁膜が好ましく、例えば、シリコン酸化膜が好ましい。ハードマスク２１上に、フォトレジスト２２を堆積する。そして、フォトレジスト２２に、フォトリソグラフィ法等の方法により、所望のシリンダー型容量素子のパターンを形成する。なお図３（ｅ）には、フォトレジスト２２は単一層のフォトレジストとして図示されているが、例えば、近年利用されている平坦化有機膜、シリコン酸化膜、反射防止膜、感光性レジスト等の、多層フォトレジスト構造を用いても良い。
【００５６】
続いて、図３（ｆ）に示すように、シリンダー型の容量素子を形成すべく、フォトレジスト２２及びハードマスク２１をマスクとして、反応性イオンエッチング等の微細加工方法により、開口部２３を形成する。フォトレジスト２２は、開口部２３の加工中にアッシングを行って除去する。そして、開口部２３は、ハードマスク２１を用いて加工を行っても良い。なお、図３（ｆ）には、フォトレジスト２２を完全に除去した状態の断面図が示してある。
【００５７】
次いで、図３（ｇ）に示すように、複数層からなるレジスト構造を用いて、容量素子の上部接続配線のパターニングを行う。多層レジストの構造としては、開口部２３に平坦化膜２４を堆積し、平坦化膜２４の上にシリコン酸化膜２５、反射防止膜２６、フォトレジスト２７を、順次堆積した構造であることが好ましい。
【００５８】
次いで、図３（ｈ）に示すように、フォトレジスト２７及びハードマスク２１をマスクとして、層間絶縁膜７ｃ内に、容量素子の上部接続配線を構成するべく、上部接続配線の配線溝（開口部２８）を形成する。加工の方法としては、前述のシリンダー加工と同様に、例えば、反応性イオンエッチング等の微細加工方法を用いれば良い。反応性イオンエッチング工程中か、或いは、反応性イオンエッチングにより層間絶縁膜７ｃを加工した後、シリンダー形状の開口部２３内に堆積された平坦化膜２４を除去する。次いで、層間絶縁膜６ａを、反応性イオンエッチングにより加工し、開口部２３の更に下に位置する容量コンタクト１３ｂと接続するための開口部を形成する。平坦化膜２４を除去する方法として、例えば、ＣＯ２やＯ２プラズマによるアッシングプロセスを用いる場合は、層間絶縁膜７ａ、７ｂ、７ｃとして、加工ダメージ耐性に優れた低誘電率膜を用いることがより好ましく、例えば、非特許文献１に記載されているような、反応性イオンエッチングによるプロセスダメージに対して、高い耐性を有する膜であることが、より好ましい。
【００５９】
例えば、低誘電率層間絶縁膜の好ましい例として、炭素組成の高い有機シリカ膜について、以下に簡単に記載する。例えば、有機シリカ膜の原料として、６員環の環状シロキサンを主骨格とし、有機基を官能基に持った有機シロキサンを用いて成膜する。シリコン原子に結合する有機官能基は不飽和炭化水素基とアルキル基であることが望ましい。不飽和炭化水素基としては、ビニル基、プロペニル基、イソプロペニル基、１−メチル−プロペニル基、２−メチル−プロペニル基、１，２−ジメチル−プロペニル基などが挙げられる。特に好ましい不飽和炭化水素基は、ビニル基である。アルキル基としては、イソプロピル基、イソブチル基、ｔｅｒｔ−ブチル基など、空間的に嵩高く、立体障害基として機能する官能基が好ましい。これらの原料を用いることで、有機シリカ膜中に、非常に微細な（主に０．５ｎｍ以下の）独立空孔構造を導入することができる。またＳＣＣ膜は、ＳｉＯＣＨ膜の一種でありながら、銅拡散耐性を有し、一般的に知られているＳｉＯＣＨ膜に比べて炭素組成が高いことを特徴とする。すなわち、炭素／シリコン比で比較すると、一般的なＳｉＯＣＨ膜の約４倍程度の炭素が含まれている。一方で、相対的に酸素の元素比が一般的なＳｉＯＣＨ膜に比較して少なく、１／２程度である。これは、ＳＣＣ膜の成膜方法として、原料をプラズマ中で解離・活性化させるプラズマＣＶＤではなく、プラズマ重合により成膜することでシリカ骨格を保持したまま不飽和炭化水素を優先的に活性化させ、絶縁膜の化学構造を制御することが容易となることから実現される。このように、炭素組成の高い有機シリカ膜を得ることにより、プロセスダメージに対しても高い耐性を有する膜を得ることができる。
なお、本実施の形態においては、先に容量素子を形成する開口部２３を形成し、後に上部接続配線の配線溝（開口部２８）を形成する製造方法を示しているが、先に上部接続配線の配線溝（開口部２８）を形成し、後に容量素子を形成する開口部２３を形成する方法により行っても良い。
【００６０】
次に、図３（ｉ）に示すように、図３（ｈ）までに示した製造方法により形成した開口部２３及び開口部２８に、下部電極１４を堆積する。下部電極１４を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等、通常半導体装置の形成に用いられる手法を用いれば良い。なお、下部電極１４を堆積する前に、例えば、容量コンタクト１３ｂとの接触性を向上させるために、ＲＦスパッタリング等により表面をエッチングすることがあるが、これら前処理の有無により本発明の効果が損なわれるものではないため、詳細は記載しない。下部電極１４を構成する材料としては、例えば、チタン及びチタンの窒化物、タンタル及びタンタルの窒化物、ルテニウム等の、高融点金属及びそれらの窒化物、或いはそれらの積層構造体を用いても良い。なお、本実施の形態の製造方法によれば、下部電極１４としてＴｉＮ膜を用いて形成している。
【００６１】
次に、図３（ｊ）に示すように、例えば塗布法により、フォトレジスト２９を、下部電極１４が堆積されたシリンダー型容量の開口部２３内に埋設する。フォトレジスト２９は、開口部２３内部にのみ残存し、かつ、開口部２３の上端に達していない高さで形成されていることが好ましく、必要であれば、フォトレジスト２９に対して露光・現像処理を行うことで、不要なフォトレジストを除去しておいても良い。
【００６２】
次に、図３（ｋ）に示すように、下部電極１４を、例えば反応性イオンエッチング法等の方法により、エッチバックする。上記図３（ｊ）に示したように、開口部２３にのみフォトレジス２９トを残存させた状態でエッチバックを行うことで、図３（ｋ）のように、開口部２３の最上層に達しない高さの下部電極１４を形成することができる。
【００６３】
次に、図３（ｌ）に示すように、下部電極１４の上に、容量絶縁膜１５を堆積する。すなわち、少なくとも開口部２３上および開口部２８上を覆うように容量絶縁膜１５を形成する。容量絶縁膜１５を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ法等、通常半導体装置の形成に用いられる手法を用いれば良いが、容量素子の静電容量を向上させるために、数ｎｍの薄膜を均一性良く堆積することができるＡＬＤ法を用いて行うことが、より好ましい。容量絶縁膜１５としては、例えば、二酸化ジルコニウム（ＺｒＯ２）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）、更には、前記二酸化ジルコニウムにＴｂ、Ｅｒ、Ｙｂ等のランタノイドを添加した膜等を用いても良い。なお本実施の形態の製造方法によれば、前記容量絶縁膜１５としてＺｒＯ２を用いて形成している。なお図示しないが、容量絶縁膜１５を堆積した後、結晶性を向上させるための焼結を行っても良い。
【００６４】
次に、図３（ｍ）に示すように、容量絶縁膜１５の上に、上部電極１６を堆積する。すなわち、少なくとも開口部２３上、開口部２８上および、ハードマスク２１上を覆うように、上部電極１６を形成する。このとき、半導体基板１の上部全面を上部電極１６で覆ってもよい。上部電極１６を構成する材料としては、例えば、チタン及びチタンの窒化物、タンタル及びタンタルの窒化物、ルテニウム等の、高融点金属及びそれらの窒化物、或いはそれらの積層構造体を用いても良い。上部電極１６を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ法等、通常半導体装置の形成に用いられる手法を用いれば良い。なお、本実施の形態の製造方法によれば、上部電極１６として、ＴｉＮ膜を用いて形成している。
【００６５】
次に、図３（ｎ）に示すように、例えば塗布法により、フォトレジスト３０を、シリンダー型容量の開口部２３内に埋設し、更に上部接続配線の開口部２８を覆うように形成する。フォトレジスト３０は、シリンダー型容量の開口部２３及び前記上部接続配線の開口部２８内にのみ残存する。言い換えると、レジスト３０は、開口部の最上層に達していない高さで形成され、更に、論理回路１００領域に残存したハードマスク２１上部に残存しないように、形成する。また、必要であれば、フォトレジスト３０に対して露光・現像処理を行うか、あるいは、全面エッチバックを行うことで、論理回路１００領域に形成された不要なフォトレジストを除去しておく。
【００６６】
次に、図３（ｏ）に示すように、上部電極１６及び容量絶縁膜１５を、反応性イオンエッチング等の方法により、エッチバックし、ハードマスク２１上の上部電極１６及び容量絶縁膜１５を除去する。続いて、開口部２３及び２８中に埋設されたフォトレジスト３０を、アッシングにより除去する。
【００６７】
次に、図３（ｐ）に示すように、論理回路の配線加工に用いる導電性を有するハードマスク３１を堆積する。ハードマスク３１を構成する材料としては、例えば、チタン及びチタンの窒化物、タンタル及びタンタルの窒化物、ルテニウム等の、高融点金属及びそれらの窒化物、或いはそれらの積層構造体を用いても良い。ハードマスク３１を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ法等、通常半導体装置の形成に用いられる手法を用いれば良い。ハードマスク３１の厚さとしては、後に行う論理回路配線加工を行うのに十分な厚さを有していることが好ましいが、本発明の実施の形態によれば、ハードマスク３１は、容量素子１９の上部電極１６として残存することがあるため、低い電気抵抗を有することが好ましい。すなわち、開口部２３内に残存したハードマスク３１は上部電極１６として機能する。従って、ハードマスク３１の厚さとしては、後述する論理回路配線加工後に消失する程度の厚さに設定しても良い。すなわち、ハードマスク３１の材料は、上部電極１６と同種の材料を用いることができる。ハードマスク３１と上部電極１６とは、同種の材料で形成されてもよいが、異なる材料で形成されてもよいが、同一の材料であることがより好ましい。本発明の実施の形態においては、ハードマスク３１の材料として、ＴｉＮを用いて形成している。
【００６８】
次に、フォトレジスト３２を、例えば塗布法等の方法により形成し、所望の論理回路配線のパターンをフォトリソグラフィ法により転写する（図３（ｑ））。この後、ハードマスク３１を、例えば反応性イオンエッチング法等の方法により加工し、所望の論理回路配線パターンの開口部３３を形成する。なお図示しないが、フォトレジスト３２は、平坦化膜、シリコン酸化膜、反射防止膜及びフォトレジスト等からなる、いわゆる多層レジスト構造を用いても良い。
【００６９】
次いで、フォトレジスト３２を一度アッシングして除去した後、図３（ｒ）に示すように、再度フォトレジスト３４を形成し、フォトリソグラフィ法により、所望のビアパターンの開口部３５を形成する。なお図示しないが、前記フォトレジスト３４は、平坦化膜、シリコン酸化膜、反射防止膜及びフォトレジスト等からなる、いわゆる多層レジスト構造を用いても良い。
【００７０】
次に、図３（ｓ）に示すように、フォトレジスト３４及びハードマスク２１をマスクとして、反応性イオンエッチング等の方法により、ビアの開口部３６を形成する。次いで、図示しないが、ビアの開口部３６を形成した後、フォトレジスト３４を除去する。
【００７１】
次に、図３（ｔ）に示すように、ハードマスク３１及びハードマスク２１をマスクとして、反応性イオンエッチング等の方法により、配線の開口部３７を形成する。配線の開口部３７を形成した後、層間絶縁膜７ｃに対するエッチングレートよりも層間絶縁膜６ｃに対するエッチングレートが高いエッチング条件を用いて、層間絶縁膜６ｃをエッチングし、論理回路の配線８ｂとの接続開口部を形成する。なお図示しないが、配線の開口部３７を形成した後、反応性イオンエッチングによりハードマスク３１を除去しても良い。この方法を用いることにより、容量素子１９内に残存するハードマスク３１の厚さを薄くして、容量素子の上部電極の抵抗値を低くすることができる。
【００７２】
次に、図３（ｕ）に示すように、容量素子の開口部２３、上部接続配線の開口部２８及び論理回路配線の開口部３７に対して、バリアメタル膜１７及び導電膜３８を一度に埋設する。バリアメタル膜１７を構成する材料は、チタン、タンタル、ルテニウムや、或いはそれらの窒化物、更にはそれらの積層膜を用いても良い。バリアメタル膜１７は、導電膜３８が拡散しない構成であることが好ましい。導電膜３８は、銅、或いは銅を主成分とする合金等の、通常用いられる半導体装置の配線を形成する材料を用いればよい。
【００７３】
次に、図３（ｖ）に示すように、ＣＭＰ法などの方法により、導電膜３８、バリアメタル膜１７、ハードマスク３１及び２１を除去し、互いに絶縁された容量素子１９及び論理回路を構成する配線８ｃを形成する。このとき、上部接続配線１８の上面と配線８ｃの上面とが同一面上に形成される。本実施の形態における同一面は、２つの凹部に埋め込まれた同一の配線材料がＣＭＰ等の同一プロセスにより研削されることにより形成れる。こうして形成された同一面は、２つの凹部に埋め込まれた配線材料が異種材料で形成された場合における同一面と比較して平坦性が高い。
【００７４】
更に、容量素子１９の上部接続配線１８、配線８ｃを覆うべく、層間絶縁膜６ｄを堆積する。層間絶縁膜６ｄは、前記層間絶縁膜６ａ、６ｂと同様に、容量素子１９の上部接続配線１８及び配線８ｃを構成する材料が拡散しないような絶縁膜であることが好ましく、例えば、シリコン、炭素、窒素等の元素を含む絶縁膜か、或いはそれらの積層構造体であっても良い。
【００７５】
次に、図３（ｗ）に示すように、記憶回路を構成する容量素子１９及び容量素子１９の上部接続配線１８と同層に位置する配線８ｃの更に上層に、通常用いられる半導体装置の製造方法により、固定電位を有する配線２０１、信号配線２０２、及び配線８ｄを形成する。
【００７６】
次に、第１の実施の形態の作用効果について説明する。
【００７７】
本実施の形態においては、上部接続配線１８の上面と、論理回路１００を構成する配線８ｃの上面とが、同一面を構成する。このため、上部接続配線１８の上面と配線８ｃの上面とのエッチング量のバラツキが抑制されている。例えば、上部接続配線１８に接続する固定電位を有する配線２０１と、配線８ｃに接続する配線８ｄとを同時に形成する際に、上部接続配線１８の上面と配線８ｃの上面とのそれぞれのエッチング量が同程度となる。このため、信頼性が向上し、歩留まりに優れる。
【００７８】
また、上部接続配線１８と埋設電極とは同一の材料で構成されているので、同一工程で形成される。すなわち、上部接続配線１８を形成する際、特許文献６に示すように上部接続配線形成用のスペースを確保するために埋設電極をエッチバックする必要がない。このため、埋設電極が過剰にエッチングされることが抑制されている。このため、信頼性が向上して、歩留まりに優れる。また、同一材料を用いることにより、製造コストが低減する。上部接続配線１８と埋設電極とは同じ材料で同時に形成されるので、シームレスに構成されている。このため界面が存在しないので、半導体装置のコンタクト抵抗を低減させることができる。
【００７９】
また、本実施の形態においては、同一の半導体基板上に論理回路１００と記憶回路２００とが形成された半導体装置において、記憶回路２００を構成する容量素子１９と、論理回路１００の配線層の１層分の配線８ｃとを、同一の材料で構成し、更に、容量素子１９の上部接続配線１８の最上面と、配線８ｃのある１層の最上面とが、互いに同一の平面上に位置する構成とする。これにより、容量素子１９及び論理回路１００を構成する配線８ｃを同時に形成することにより、平坦化工程の回数を削減することが可能となる。したがって、論理回路１００と記憶回路２００とを同一の半導体基板上に有する半導体装置においては、半導体装置の製造コストを低減し、歩留まりを向上させることができる。
【００８０】
また、上部接続配線１８の上面と配線８ｃの上面とが同一面を構成するので、これらの上部の多層配線層の平坦性が向上する。すなわち、上部接続配線１８の上面上および配線８ｃの上面上には、共通の金属拡散防止膜（層間絶縁膜６ｄ）が形成できる。ここで共通しているということは、上部接続配線１８の上面と配線８ｃの上面とは同一プロセスで形成された層間絶縁膜６ｄに接していることを意味する。これより、本実施の形態の半導体装置の平坦性が維持される。そして、上部接続配線１８に接続する記憶回路２００を構成する配線（固定電位を有する配線２０１ａ〜２０１ｃ）の層厚方向における高さと、この配線と同じ配線層に形成された論理回路１００を構成する配線８ｄの層厚方向における高さとが、同一となる。これにより、さらに上層の多層配線層の平坦性も向上する。このように本実施の形態の半導体装置においては、容量素子１９の高さと配線８ｃの高さのズレが生じない構造となっているので、全体としてみたとき、平坦性に優れている。また、このズレを解消するデッドスペース（層間絶縁膜）も生じないため、微細化に優れた半導体装置が得られる。
【００８１】
また、容量素子１９に埋設された金属材料（上部接続配線１８）と、論理回路１００の配線８ｃに埋設された金属材料とを、同時に平坦化することにより、平坦化の精度を向上させることが可能となる。これにより、同一の半導体基板上に論理回路１００と記憶回路２００とが形成された半導体装置を、歩留まり良く形成することが可能となる。
【００８２】
また、容量素子１９の上部接続配線１８と、論理回路１００の配線８ｃとを同一工程で形成しているため、上部接続配線と配線とを別個に形成する場合と比較して、半導体装置の製造工程における熱履歴を低減することができる。このため、半導体装置の長期信頼性を向上させることが可能となる。
【００８３】
また、金属材料埋設後の焼結工程の回数を削減し、半導体装置にかかる熱負荷を低減することができるため、半導体装置の信頼性劣化を抑制することが可能となる。
【００８４】
また、容量素子１９を構成する上部接続配線１８において、外部接続用に引き出された引出配線部１８ａの高さは、論理回路１００の配線８ｃの配線高さよりも低くすることができる。これにより、容量素子１９を構成する容量絶縁膜１５の高さを高くすることができる。したがって、容量素子１９の実効的静電容量値を向上させ、記憶回路２００の動作マージンを広くすることが可能となる。
【００８５】
また、容量素子１９は、論理回路１００を構成する層間絶縁膜材料と同一の材料である層間絶縁膜内に形成されてなる。すなわち、容量素子１９が埋設されている多層配線層の層間絶縁層７ｃは、容量素子１９と同層に形成された論理回路領域の配線８ｃが設けられている層間絶縁膜７ｃと共通している。くわえて、層間絶縁膜７ｃが、シリコン酸化膜より低い比誘電率を有しているため、容量素子１９の寄生容量を低減することが可能となる。
【００８６】
更には、論理回路を設計するための設計パラメータと、記憶回路と論理回路とを同一の半導体基板上に混載した半導体装置を設計するための設計パラメータとを共通化することが可能となるため、半導体装置の設計コストを低減することが可能となる。
【００８７】
このように、本実施の形態においては、トランジスタと多層配線を有する半導体装置に適用できる。本実施の形態を好適に適用することにより、同一の半導体基板上に、記憶回路と論理回路とを、低コストに、歩留まり良く混載することが可能となる。
【００８８】
また、本実施の形態の製造方法においては、容量素子１９の上部電極配線１８と、上部接続配線１８と略同層に位置する配線８ｃの最上面が、それぞれ同一面上に位置するように構成されつつ、上部接続配線１８と埋設電極とは、同一の材料かつ一体に構成されている。このため、上部接続配線１８の上面においては、過剰なエッチングやエッチング不足が抑制されている。そして上部接続配線１８を形成する際、上部接続配線形成用のスペースを確保するために埋設電極をエッチバックする必要がない。このため、埋設電極を過剰にエッチングすることが抑制できる。このように、本実施の形態においては、歩留まりに優れた構造が得られる。
【００８９】
また、本実施の形態の製造方法においては、容量素子用の凹部（開口部２３）を形成したのち、配線溝（開口部３７）を形成している。先に配線溝を形成すると、配線溝に埋設された金属（例えば銅など）の上面のキャップ膜を形成しない、または除去することで、この金属が酸化して、信頼性が低下する恐れや、銅が拡散して素子特性が低下する可能性もある。しかし、本実施の形態のような順番で処理することにより、こうした恐れや可能性を回避することができるので、信頼性に優れた半導体装置が得られる。
【００９０】
また、本実施の形態の製造方法においては、容量素子１９の上部電極配線１８と、上部接続配線１８と略同層に位置する配線８ｃの最上面が、それぞれ同一面上に位置するように構成されつつ、上部接続配線１８と、配線８ｃを構成する材料が、互いに同一となるように構成できる。これにより、上部電極配線１８と配線８ｃとを、同一の材料で形成し、かつ同時に平坦化工程を行うことができる。このため、製造コストを削減することができる。更には、容量素子１９の上部接続配線１８と配線８ｃの結晶性を向上させるための焼結工程も同時に行うことができるため、半導体装置の熱履歴による信頼性劣化をも、抑制することが可能となる。
【００９１】
次に、本実施の形態の効果について、上記特許文献に記載の半導体装置と比較してさらに説明する。
【００９２】
特許文献１乃至４に開示されている構造によれば、容量素子の容量値を大きくするためには、容量素子の高さを高く形成する必要がある。容量素子の高さを高くすることにより、容量素子の専有面積を大きくすることなく、容量素子の容量値を増加させることが可能となるが、容量素子の高さを高くすることにより、半導体基板表面に形成された能動素子と、論理回路及び記憶回路を構成する多層配線との間の距離が大きくなるため、能動素子と多層配線との接続部（一般に、コンタクトプラグ、或いは単にプラグ、コンタクトと呼称される）の高さが容量素子分だけ高くなってしまうという課題がある。コンタクト高さが高くなることにより、高アスペクト比のコンタクトを金属材料で埋設する必要性が生じ、微細化によるコンタクト径の縮小も相まって、製造上の難易度が高くなってしまうという課題がある。更には、前記コンタクトの高さが高くなることにより、論理回路における能動素子の寄生抵抗及び寄生容量が増加し、論理回路の動作速度の低下要因となる。
【００９３】
一方、特許文献５に記載の技術によれば、半導体基板上に形成された能動素子上に、平行平板型の容量素子を形成しているが、かかる構造によれば、容量素子の静電容量値を大きくする場合、容量素子の専有面積が大きくなってしまい、記憶回路が占有する面積が大きくなってしまうため、記憶回路を有する半導体装置を低コストで形成することが困難である。一方、容量素子の専有面積を小さくしてしまうと、容量素子の電荷保持性能が劣化し、記憶回路の保持特性が劣化してしまう。
【００９４】
更には、これらのスタック型容量を有する記憶回路と論理回路とを同一の半導体基板上に形成する場合、設計面での課題がある。すなわち、通常の半導体装置の設計方法によれば、半導体装置の構造に応じたＳｐｉｃｅパラメータを用いて回路シミュレーションを行い、所望の回路を設計するが、前記したスタック型容量素子を用いた記憶回路と論理回路を同一の半導体基板上に形成する場合、前記したようなコンタクト抵抗及び寄生容量の増加を織り込んだＳｐｉｃｅパラメータを用いて回路設計を行う必要がある。一方で、記憶回路と混載されない論理回路を設計する場合には、前記した高いコンタクト抵抗及び寄生容量の値を用いる必要はなく、論理回路を構成するに必要十分なコンタクト高さのコンタクト抵抗及び寄生容量を含めたＳｐｉｃｅパラメータで設計を行う。
【００９５】
このような理由により、同一世代の半導体製造プロセスを用いて半導体装置の設計を行う場合でも、論理回路のみを形成する場合と、記憶回路と論理回路を同一の半導体基板上に混載して形成する場合とで、異なる設計パラメータを準備する必要が生ずるため、半導体装置の設計を含めた製造コストが増大してしまう。更には、論理回路向けに設計された回路を、記憶回路と論理回路とが混載された半導体装置に移植する場合、回路の再設計が必要になるため、同じく半導体装置の製造コストの増大を招いてしまう。
【００９６】
これに対して、本実施の形態においては、半導体基板上に記憶回路及び論理回路を構成する能動素子を形成し、能動素子の更に上に形成される多層配線層を構成する絶縁膜積層構造体内に、記憶回路を構成する容量素子を形成し、更に、コンタクト層間絶縁膜４、５ａ、５ｂの少なくとも一つを、通常用いられるシリコン酸化膜よりも低い比誘電率を有する低誘電率層間絶縁膜を用いることにより、記憶回路部と論理回路部の設計パラメータを、同一のものとして用いることが可能となる。コンタクト層間絶縁膜４、５ａ、５ｂのうちいずれに低誘電率膜を用いるかは、記憶回路を混載した半導体装置の論理回路の回路性能と、記憶回路を混載しない半導体装置の論理回路が有する回路性能とを比較し、記憶回路を混載したことによる性能劣化の範囲が許容可能な範囲に収まるべく、半導体装置の製造事業者や、設計者により、決定すればよい。また、本実施の形態においては、容量素子を、論理回路配線を構成する層間絶縁膜内に埋設して形成している。これにより、コンタクトの高さが高くなることにより、論理回路における能動素子の寄生抵抗及び寄生容量が増加し、論理回路の動作速度の低下要因となること等を抑制でき、上記特許文献１〜５の課題を解決することができる。
【００９７】
また、特許文献６に記載の技術によれば、容量素子３０１に埋設された埋設電極３０２と、埋設電極上に裏打ちされた上部接続配線３０４と同層に位置する論理回路配線３０３との高さが互いに異なっているため、該構造の製造が困難であった。
また、特許文献６の技術によれば、容量素子３０１の上面よりも下層に位置する論理回路配線３０５を形成した後に前記容量素子３０１、埋設電極３０２及び上部接続配線３０４を形成するため、これらを形成する度にかかる熱履歴により、論理回路を構成する論理回路配線３０５の信頼性が劣化してしまうことがあった。
さらには、特許文献６においては、容量素子３０１内に埋設された埋設電極３０２と、埋設電極３０２上に裏打ち接続された上部接続配線３０４とを構成するそれぞれの金属材料を別個に形成している。このため、製造コストが上昇することがあった。
【００９８】
これに対して、本実施の形態においては、上部接続配線１８と埋設電極とを同一材料かつ同一工程で形成できる。このため、製造工程が簡略化され、熱履歴が少なくなり、下層配線の信頼性の低下を抑制でき、さらには、製造コストも削減できる。
【００９９】
また、特許文献７〜９においては、容量素子の上部接続配線の上面と、論理回路を構成する配線の上面とが異なる平面上に位置している。すなわち、特許文献７の図５、特許文献８の図７、特許文献９の図２７に示すように、上部接続配線に接続するビアと配線に接続するビアとの高さは、これらのビアが層間絶縁膜または平坦化絶縁膜等の積層膜を貫通する膜数が少なくとも一種以上異なる点で、バラツキがある。こうしたビアのバラツキが存在すると、容量素子の上部接続配線の上面におけるエッチング量に過不足が生じることになる。その結果、特許文献７〜９に記載の技術においては、半導体装置の歩留まりが低下することがあった。
【０１００】
これに対して、本実施の形態においては、容量素子１９の上部接続配線１８の上面と論理回路を構成する配線８ｃの上面とが同一面上に形成される。このため、こられの上面上には、同数かつ同種の積層膜が形成されることになる。こうした上部接続配線１８に接続するビアと配線８ｃに接続するビアの高さには、これらのビアが貫通する積層膜の膜数（かつ、膜種）が同じになるので、バラツキが生じにくくなる。このため、容量素子１９の上部接続配線１８の上面におけるエッチング量に過不足が生じることが抑制されて、半導体装置の歩留まりが向上する。
【０１０１】
（第２の実施の形態）
次に、第２の実施の形態の半導体装置について、図面を用いて詳細に説明する。
図４は、第２の実施の形態を示す断面図である。第２の実施の形態においては、図４に示すように、図１に示した本発明の第１の実施の形態と異なり、容量素子１９の上部電極配線１８の引出配線部１８ａの下部に、上部電極１６及び容量絶縁膜１５を貫通して基板方向に延在した接続配線部２０３が形成されている。この接続配線部２０３により、容量素子１９の引出配線部１８ａと、引出配線部１８ａの下部に位置する固定電位を有する配線２０１とが接続される。この接続配線部２０３は、複数の容量素子１９のそれぞれに形成してもよいし、一部に形成してもよい。また、上部接続配線１８ａと接続配線部２０３とが同一の材料により構成されている。すなわち、上部接続配線１８、引出配線部１８ａ、接続配線部２０３は同一工程で形成される。固定電位を有する配線２０１は、論理回路の配線８ｂを形成する際に、配線８ｂの同層の記憶回路領域に位置する配線として、同時に形成しておけば良い。
【０１０２】
第２の実施の形態により、上部電極配線１８上に固定電位配線を配置する必要がなくなるため、上部電極配線１８上に位置する信号配線２０２の本数を多くしたり、信号配線２０２の配線幅を広げたりすることができる。このため、半導体装置の配線抵抗を低減することが可能となる。
また、第２の実施の形態は、第１の実施の形態と同様の効果が得られる。
【０１０３】
次に、第２の実施の形態の半導体装置の製造方法を説明する。図５（ａ）〜図５（ｇ）は、第２の実施の形態の製造方法を示す工程断面図である。
【０１０４】
本発明による第２の実施の形態の製造方法は、前記した本発明の第１の実施の形態の製造方法を説明した図３（ｐ）まで、前記した本発明の第１の実施の形態の製造方法と同様の方法により実施することができるため、特に記載しない。図５（ａ）は、本発明の第１の実施の形態の製造方法を説明した図面である図３（ｐ）までの工程を実施した後に、フォトレジスト３２を塗布した状態図を示している。なお、図５（ａ）において、フォトレジスト３２は単一層からなるフォトレジストとして図示しているが、例えば、平坦化膜、シリコン酸化膜、反射防止膜、及びフォトレジストからなる、いわゆる多層レジスト構造を用いても良い。
【０１０５】
続いて、図５（ｂ）に示すように、フォトレジスト３２、ハードマスク３１、上部電極１６及び容量絶縁膜１５に対して、通常用いられるフォトリソグラフィ法、及び反応性イオンエッチング法等の方法により、論理回路配線の開口部３３及び接続配線部の開口部４０を形成する。
【０１０６】
続いて、図５（ｃ）に示すように、図３（ｒ）と同様にして、フォトレジスト３４を形成し、論理回路配線部のビアの開口部３５を形成する。図５（ｃ）においても、フォトレジスト３４は、単一層からなるフォトレジストとして図示しているが、例えば、平坦化膜、シリコン酸化膜、反射防止膜、及びフォトレジストからなる、いわゆる多層レジスト構造を用いても良い。
【０１０７】
続いて、図５（ｄ）に示すように、図３（ｓ）と同様にして、層間絶縁膜７ｃ内に、ビアの開口部３６を、例えば反応性イオンエッチング等の方法により、形成する。
【０１０８】
続いて、図５（ｅ）に示すように、フォトレジスト３４をアッシング等の方法により除去した後、ハードマスク３１をマスクとして、反応性イオンエッチング等の方法により、論理回路配線の開口部３７、及び、上部電極配線の接続配線部の開口部４１を形成する。続いて、層間絶縁膜６ｃを加工する。上記加工により、半導体装置には容量素子の開口部２３と、上部接続配線の開口部２３、接続配線部の開口部４１、及び論理回路配線の開口部３７とが、同時に開口された状態となる。
【０１０９】
続いて、図５（ｆ）に示すように、開口部２３、２８、４１及び３７に、バリアメタル及び金属材料を埋設し、ＣＭＰ法等の平坦化加工を施す。この後、層間絶縁膜６ｄを堆積することにより、論理回路を構成する配線８ｃ、容量素子１９の上部接続配線１８、及び上部接続配線１８の引出配線部１８ａの直下に位置する固定電位配線２０１と電気的に接続する接続配線部２０３とを、同一工程で形成することができる。
【０１１０】
この後、図５（ｇ）に示すように、容量素子１９及び論理回路配線８ｃの更に上層に、信号配線２０２ａ、２０２ｂ、２０２ｚ、論理回路の配線８ｄを、それぞれ形成する。信号配線２０２ａ〜２０２ｚ及び論理回路の配線８ｄの形成方法としては、通常用いられる半導体装置の製造方法であるダマシン法等の方法により行えば良い。
【０１１１】
第２の実施の形態の製造方法により、容量素子１９の上部接続配線上に固定電位配線を形成する必要がなくなり、信号配線２０２ａ〜２０２ｚを、設計者が自由に配置したり、信号配線２０２ａ〜２０２ｚの配線幅を広く形成したりすることにより、信号配線２０２ａ〜２０２ｚの配線抵抗を低減することが可能となる。これにより、配線抵抗が低減された半導体装置を得ることができる。
【０１１２】
（第３の実施の形態）
次に第３の実施の形態の半導体装置について、図面を用いて説明する。
図６は、第３の実施の形態の半導体装置を示す断面図である。第３の実施の形態においては、第１の実施の形態や第２の実施の形態と異なり、容量素子１９の上部接続配線１８の最上面が、論理回路の配線８ｂの最上面と同一面上に位置するように形成されている。すなわち、容量素子１９の層厚方向における高さが、第１及び第２の実施の形態と比較して低く、多層配線層の２層となるように構成されている。このような構造により、記憶回路において、容量素子以外の用途に利用できる配線層数が増加するため、回路設計がより容易になる効果が得られる。容量素子１９の高さが低くなってしまうことにより、容量素子の静電容量が低くなってしまうが、容量素子１９の容量と記憶回路に利用する配線層の層数は、記憶回路の回路設計手法や、要求される電荷保持時間によりその必要な容量値及び層数が異なるものであり、本発明によれば、容量値と配線層数の優先度を、設計者が決定することができる。また、言うまでもなく、本実施の形態においては、第１及び第２の実施の形態に示した容量素子１９の高さを、更に配線層数を増加させた高さ分だけ高くすることにより（４層以上とすることにより）、容量素子１９の静電容量を向上させてもよい。
また、第３の実施の形態は、第１の実施の形態と同様の効果が得られる。
【０１１３】
なお、第３の実施の形態による半導体装置の製造方法は、容量素子の高さが異なる点を除き、第１の実施の形態の製造方法と同様に行うことができる。更には、第２の実施の形態に示した構造を、本発明の第３の実施の形態に対して適用可能であることは自明であるため、特に詳細については記載しない。
【０１１４】
（第４の実施の形態）
次に、第４の実施の形態の半導体装置の製造方法について、図面を用いて説明する。
図７（ａ）〜図７（ｆ）は、第４の実施の形態による半導体装置の製造方法の工程図を示している。
第４の実施の形態の製造方法においては、容量素子の最上面と同一面上の最上面を有する論理回路配線に用いる開口部の加工方法として、ハードマスク３１を用いずに、ハードマスク２１を用いて行う点が、第１の実施の形態と異なる。すなわち、第１の実施の形態の製造方法では、金属材料からなるハードマスク３１で論理回路配線の加工を行っていたのに対して、第４の実施の形態の製造方法では、論理回路配線の加工を、レジスト及びシリコン酸化膜等の絶縁膜（ハードマスク２１）をマスクとして配線加工方法により行うものである。
【０１１５】
まず、図３（ｏ）において、上部電極１６、容量絶縁膜１５をエッチバックした後、図７（ａ）に示すように、フォトレジスト３４を、上部電極１６、及びハードマスク２１上に形成する。
【０１１６】
続いて、図７（ｂ）に示すように、フォトレジスト３４をマスクとして、層間絶縁膜７ｃ内にビアの開口部３６を形成する。この後、図示しないが、アッシングを行ってフォトレジスト３４を除去する。次いで、図７（ｃ）に示すように、配線開口部形成用のフォトレジスト３２を形成し、前記フォトレジスト３２及びハードマスク２１をマスクとして、層間絶縁膜７ｃ内に、配線の開口部３３を形成する。なお、フォトレジスト３２及びフォトレジスト３４は、図７において単一の膜として図示しているが、平坦化膜、シリコン酸化膜、反射防止膜、フォトレジストからなる多層レジスト構造を用いても良い。更には、図７（ｃ）においては、層間絶縁膜７ｃの加工終了時まで、フォトレジスト３２が残存している状態を示しているが、フォトレジスト３２を、反応性イオンエッチングの工程中に全て除去し、ハードマスク２１のみを用いて、前記配線開口部３３を開口する工程を施しても良い。
【０１１７】
続いて、図７（ｄ）に示すように、フォトレジスト３２をアッシングにより完全に除去した後、下層配線と接続するべく層間絶縁膜６ｃを加工する。その後、図７（ｅ）に示すように、バリアメタル膜１７、及び導電膜３８を、スパッタ法、ＡＬＤ法、ＣＶＤ法、メッキ法等の方法により、容量素子の開口部、上部接続配線の開口部および配線の開口部３３内に埋設する。
【０１１８】
続いて、図７（ｆ）に示すように、バリアメタル膜１７および導電膜３８の不要部分、及びハードマスク２１を、ＣＭＰ法等の方法により除去し、平坦化を行って容量素子の上部電極配線１８、及び論理回路の配線８ｃの最上面が、互いに同一面上に位置するように形成する。その後、層間絶縁膜６ｄを、ＣＶＤ法等の方法により、上部接続配線１８上および配線８ｃ上に堆積する。
【０１１９】
第４の実施の形態の製造方法によって、第１の実施の形態に示した半導体装置を形成することができる。第４の実施の形態による製造方法によれば、本発明の第１の実施の形態による製造方法と比較して、金属製のハードマスク３１を形成しないことにより、アッシング工程の回数が増えるものの、ハードマスク３１が容量素子１９の内部に残存しないため、上部電極１６の電気抵抗値を低減することができる。
また、第４の実施の形態は、第１の実施の形態と同様の効果が得られる。
【０１２０】
なお、第４の実施の形態は、前述の通り本発明の第１の実施の形態による製造方法と比較して層間絶縁膜の加工方法のみが異なるため、第２、第３の実施の形態についても、同様に適用可能であることは明らかである。
【０１２１】
（第５の実施の形態）
次に、本発明の第５の実施の形態の製造方法について、図面を用いて説明する。
図８（ａ）〜図８（ｆ）は、第５の実施の形態による半導体装置の製造方法の工程図を示している。
第５の実施の形態の製造方法は、上部電極配線の最上面と同一面上に最上面を有する論理回路配線の形成方法として、金属材料及び容量絶縁膜からなるハードマスクを用いる点が、第１の実施の形態と異なる。すなわち、第１の実施の形態の製造方法では、金属材料からなるハードマスク３１を用いて論理回路配線の加工を行うのに対して、第５の実施の形態の製造方法では、論理回路配線の加工を、金属材料及び容量絶縁膜からなるハードマスクを用いて行う。
【０１２２】
第５の実施の形態においては、配線溝を形成する工程において、容量素子１９を構成する上部電極１６および容量絶縁膜１５をマスクとして、論理回路１００を構成する配線８ｃを埋め込むための開口部３７を形成する。
【０１２３】
まず、図３（ｍ）において、容量絶縁膜１５、上部電極１６を堆積した後、図８（ａ）に示すように、容量絶縁膜１５および上部電極１６上の全面に、フォトレジスト３２を形成する。フォトレジスト３２は単一の膜として図示しているが、平坦化膜、シリコン酸化膜、反射防止膜、フォトレジストからなる多層レジスト構造を用いても良い。
【０１２４】
続いて、図８（ｂ）に示すように、フォトレジスト３２に、フォトリソグラフィ法等の方法により論理回路配線のパターンを形成し、次いで反応性イオンエッチング等の方法により、上部電極１６及び容量絶縁膜１５を加工し、論理回路配線の開口部３３を形成する。論理回路配線の開口部３３を形成した後、図示しないが、フォトレジスト３２をアッシングにより除去する。
【０１２５】
続いて、図８（ｃ）に示すように、フォトレジスト３４を形成した後、フォトリソグラフィ法等の方法により、ビアパターンをパターニングする。フォトレジスト３４は単一の膜として図示しているが、平坦化膜、シリコン酸化膜、反射防止膜、フォトレジストからなる多層レジスト構造を用いても良い。次いで、フォトレジスト３４をマスクとして、反応性イオンエッチング等の方法により、層間絶縁膜７ｃ内に、ビアの開口部３６を形成する。
【０１２６】
続いて、フォトレジスト３４をアッシングにより除去した後、図８（ｄ）に示すように、上部電極１６及び容量絶縁膜１５をマスクとして、反応性イオンエッチング等の方法により、層間絶縁膜７ｃ及び６ｃ内に、論理回路配線の開口部３７を形成する。
【０１２７】
続いて、図８（ｅ）に示すように、バリアメタル膜１７、及び導電膜３８を、スパッタ法、ＡＬＤ法、ＣＶＤ法、メッキ法等の方法により、容量素子の開口部、上部接続配線の開口部および配線の開口部に埋設する。
【０１２８】
続いて、図８（ｆ）に示すように、バリアメタル膜１７と導電膜３８、上部電極１６、容量絶縁膜１５、ハードマスク２１を、ＣＭＰ法等の方法により除去し、平坦化を行う。これにより、容量素子１９の上部電極配線１８の上面と、及び論理回路の配線８ｃの上面とが、互いに同一面上に位置するように形成される。その後、層間絶縁膜６ｄを、ＣＶＤ法等の方法により、上部接続配線１８上および配線８ｃ上に堆積する。
【０１２９】
第５の実施の形態の製造方法によって、第１の実施の形態に示した半導体装置を形成することができる。第５の実施の形態の製造方法によれば、上部電極１６及び容量絶縁膜１５をマスクとして論理回路配線開口部の加工を行うため、導電膜３８の平坦化工程の際に、容量絶縁膜１５をＣＭＰ法により除去する必要がある。このため、該ＣＭＰ工程において、第１の実施の形態による製造方法と比較して、終点検出等のＣＭＰ工程の複雑化や、より長時間のＣＭＰ時間が要求されるものの、第５の実施の形態による製造方法を用いることにより、従来の工程数と比較して、半導体装置の製造にかかる工程数を削減することができる。
また、第５の実施の形態は、第１の実施の形態と同様の効果が得られる。
【０１３０】
なお、第５の実施の形態は、前述したように第１の実施の形態による製造方法と比較して層間絶縁膜７ｃ、上部電極１６、容量絶縁膜１５の加工方法のみが異なるため、第２、第３の実施の形態についても、同様に適用可能であることは明らかである。
【０１３１】
本実施の形態は、更に以下の態様を含む。
（１）同一の半導体基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、前記容量素子を構成する上部電極膜をマスクとして、前記論理回路配線溝を加工することを特徴とする半導体装置の製造方法。
（２）  同一の半導体基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、前記容量素子を構成する上部電極材料と容量絶縁膜をマスクとして、前記論理回路配線溝を加工することを特徴とする半導体装置の製造方法。
（３）  同一の半導体基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、前記容量素子を構成する上部接続配線と、前記上部接続配線と略同層に位置する論理回路配線とを、同時に形成することを特徴とする、半導体装置の製造方法。
（４）  同一の半導体基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、半導体基板上に素子分離膜及び能動素子を形成する工程と、前記半導体基板上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜内に第１のコンタクト及びビット線を形成する工程と、前記ビット線上に第２の層間絶縁膜を堆積する工程と、前記第２の層間絶縁膜内に、前記第１のコンタクトに接続される第２のコンタクトを形成する工程と、前記第２のコンタクト上に第３の層間絶縁膜を形成する工程と、前記第３の層間絶縁膜内に論理回路配線を形成する工程と、前記第３の層間絶縁膜内に更に開口部を形成し、容量素子を構成する下部電極、容量絶縁膜、上部電極を堆積する工程と、前記容量素子を構成する上部電極の最上面と略同層に位置する論理回路配線の開口部を前記第３の層間絶縁膜内に形成する工程と、前記容量素子開口部と、前記上部電極の最上面と略同層に位置する論理回路配線の開口部内に金属材料を埋設する工程と、前記金属材料を平坦化する工程と、を含む、（１）乃至（３）に記載の半導体装置の製造方法。
【０１３２】
（第６の実施の形態）
次に、第６の実施の形態について、図面を用いて説明する。
図１０は、第６の実施の形態を示す断面図である。第６の実施の形態においては、図１０に示すように、図１に示した本発明の第１の実施の形態と異なり、容量素子１９の上部電極配線１８と、論理回路の配線８ｃが、各々異なる材料により形成されている。互いに異なる材料により形成された、容量素子１９の上部電極配線１８及び引出配線部１８ａの上面と、論理回路の配線８ｃの上面とは、第１の実施の形態と同様に、互いに同一面上に位置している。容量素子１９の上部電極配線１８及び引出配線部１８ａは同一の材料で一体に形成されており、例えば、埋設性に優れた方法により埋め込まれた、タングステンなどの金属により形成することが好ましい。
【０１３３】
第６の実施の形態によれば、容量素子１９の上部電極配線１８及び引出配線部１８ａと、論理回路の配線８ｃとを、互いに異なる材料により形成する。これにより、各々に好適な金属材料を、好適な方法により、埋設することができる。例えば、容量素子１９の信頼性保障上の観点からは、容量素子１９の上部電極配線１８及び引出配線部１８ａは、例えばタングステンなどの、エレクトロマイグレーション耐性に優れた金属材料を埋め込むことが好適な場合がある。また、製造工程における金属材料の埋設容易性の観点からは、容量素子１９の上部電極配線１８を形成する際には、論理回路の配線８ｃを形成するよりも深い深さを埋設する必要があるが、本発明の第１の実施の形態に示したように、容量素子１９の上部電極配線１８と、論理回路の配線８ｃとを同一の方法、例えば、めっき法などの方法により埋設する場合、埋設する溝深さが互いに異なることにより、埋設自体が困難であったり、より厚いめっき膜を形成する必要が生ずる結果、製造コストが上昇してしまう場合がある。第６の実施の形態により、これらの課題を解決することが可能となる。
なお、第６の実施の形態においては、ＣＭＰの各種の条件を適切に選択することにより、容量素子１９の上部電極配線１８及び引出配線部１８ａの上面と、論理回路の配線８ｃの上面とを同一面に形成することができる。これにより、第１の実施の形態と同様の効果を得ることができる。
【０１３４】
次に、第６の実施の形態の製造方法を、図面を用いて詳細に説明する。図１１（ａ）〜図１１（ｆ）は、第６の実施の形態の製造工程を説明する断面図である。
第６の実施の形態の製造工程は、同一の基板（半導体基板１）上に記憶回路２００と論理回路１００とを有する半導体装置の製造方法であって、半導体基板１上に絶縁層（層間絶縁膜７ａ〜７ｃ）を形成し、層間絶縁膜７ａ〜７ｃに開口部２３を形成するとともに、開口部２３の内部に、下部電極１４、容量絶縁膜１５、上部電極１６、埋設電極、および上部接続配線１８を形成する工程と、上部接続配線１８を平坦化する工程と、開口部２３が設けられている層間絶縁膜７ｃに、配線溝（開口部３７）を形成する工程と、開口部３７を埋め込むように、金属膜（導電膜３８）を形成する工程と、導電膜３８を平坦化すると同時に、上部接続配線１８を更に平坦化する工程と、を含み、平坦化する上記工程において、開口部２３の内に下部電極１４、容量絶縁膜１５、上部電極１６、埋設電極および、上部接続配線１８で構成される容量素子１９を形成しつつ、配線溝（開口部３７）内に前記論理回路を構成する配線８ｃを形成する、半導体装置の製造方法。
【０１３５】
第６の実施の形態による製造方法は、第１の実施の形態にて示した製造方法と比較して、容量素子１９を形成する工程以降が異なる。すなわち、本発明の第６の実施の形態の製造方法は、本発明の第１の実施の形態の製造方法に示した図３（ｍ）の工程以降を、異なる製造方法により形成する。
第６の実施の形態による製造方法によれば、本発明の第１の実施の形態による製造工程の図３（ｍ）に示したように、上部電極膜１６を形成した後、図１１（ａ）に示すように、上部電極配線１８となる金属膜を堆積する。上部電極配線１８は、例えば、銅などの比較的抵抗の低い金属材料と比較して、比抵抗は高いものの、熱安定性に優れた、タングステン等の金属材料を用いれば良い。上部電極配線１８の埋設方法としては、例えば、通常の半導体装置の製造方法に用いられる、ＣＶＤ法等を用いれば良い。
【０１３６】
次いで、図１１（ｂ）に示すように、例えばＣＭＰ法等の方法により、上部電極配線１８、上部電極１６、容量絶縁膜１５の余剰部分を除去し、平坦化を行う。図１１（ｂ）においては、平坦化をハードマスク２１の途中で止め、ハードマスク２１を残存させているが、ハードマスク２１を完全に除去しても良い。また、図示しないが、平坦化を容量絶縁膜１５の表面で止め、次いでエッチバック等の反応性イオンエッチングを用いた方法により、容量絶縁膜１５を除去しても良い。
【０１３７】
次いで、図１１（ｃ）に示すように、再度ハードマスク２１ｂを成長する。ハードマスク２１ｂは、後に行われる論理回路配線の配線溝形成時のハードマスクとして機能させる。
次いで、図１１（ｄ）に示すように、例えばフォトレジスト法及び反応性イオンエッチング等の方法により、後に論理回路配線とするべく、配線溝３７を形成する。
【０１３８】
次いで、図１１（ｅ）に示すように、バリアメタル１７及び金属膜３８を、順次堆積する。バリアメタル１７は、例えば、チタンやタンタル、及びそれらの窒化物からなる合金か、或いはそれらの積層構造を有する金属膜を用いてもよいし、或いは、マンガン、ルテニウム等の金属元素を含有する金属膜を用いても良い。金属膜の堆積方法としては、スパッタリング法、ＡＬＤ法、等を用いればよい。また、金属膜３８は、論理回路配線を形成するべく、抵抗率の低い金属材料が好ましく、例えば、銅、或いは銅を主成分とする合金により形成してもよい。金属膜３８の堆積方法としては、めっき法や、ＣＶＤ法を用いればよい。
【０１３９】
次いで、図１１（ｆ）に示すように、ＣＭＰ法等の方法により、金属膜３８、バリアメタル１７、及びハードマスク２１ｂの余剰部分を除去する。このとき同時に、容量素子の溝を加工するために堆積したハードマスク２１を除去することが好ましい。更には同時に、容量素子１９の上部電極配線１８を平坦化し、上部電極配線１８と、前記論理回路配線８ｃの上面を、同一面上に位置させるべく平坦化を行うことが、より好ましい。上記に示した工程を経た後、互いに同一面上に上面を有する上部電極配線１８、引出配線部１８ａ、及び論理回路の配線８ｃ上に、第１の実施の形態と同様に、共通の金属拡散防止膜（層間絶縁膜６ｄ）を堆積し、図１０に示す構造を得る。
【０１４０】
第６の実施の形態によれば、容量素子１９の上部電極配線１８及び引出配線部１８ａを一定量研磨するための平坦化工程と、論理回路の配線８ｃ及び前記の上面を同一面状に形成するための平坦化工程を含むことになり、平坦化工程の回数は本発明の第１の実施の形態よりも多くなる。しかしながら、第６の実施の形態によれば、容量素子１９のエレクトロマイグレーション耐性の向上や、埋設容易性の向上、更には埋設にかかる製造コストの低減が可能となる等の効果が得られる。すなわち、本発明の第１の実施の形態と第６の実施の形態のいずれかを実施するかは、半導体装置の信頼性、製造の容易性、製造コストなどを勘案し、当該事業者が選択することができる。
【０１４１】
また、第６の実施の形態においては、容量素子の金属電極として埋設性に優れた金属材料を用い、化学的により安定な金属材料を電極材料として用いることにより、容量素子の信頼性を向上させることができる。また、埋設電極とロジック配線の同時形成時に必要であったアッシング工程を行わずに容量素子を形成することができるため、上部電極と埋設電極間の界面抵抗を低減することができる。
【０１４２】
（第７の実施の形態）
次に、本発明の第７の実施の形態の製造方法について、図面を用いて説明する。
図１２は、第７の実施の形態を示す断面図である。第７の実施の形態においては、図１２に示すように、前記した第６の実施の形態と異なり、容量素子１９の上部接続配線１８の最上面が、論理回路の配線８ｂの最上面と同一面上に位置するように形成されている。すなわち、容量素子１９の層厚方向における高さが、図１０の第６の実施の形態と比較して低く、多層配線層の２層となるように構成されている。このような構造により、記憶回路において、容量素子以外の用途に利用できる配線層数が増加するため、回路設計がより容易になる効果が得られる。容量素子１９の高さが低くなってしまうことにより、容量素子の静電容量が低くなってしまうが、容量素子１９の容量と記憶回路に利用する配線層の層数は、記憶回路の回路設計手法や、要求される電荷保持時間によりその必要な容量値及び層数が異なるものであり、本実施の形態によれば、容量値と配線層数の優先度を、設計者が決定することができる。また、言うまでもなく、本実施の形態においては、第６の実施の形態に示した容量素子１９の高さを、更に配線層数を増加させた高さ分だけ高くすることにより（４層以上とすることにより）、容量素子１９の静電容量を向上させてもよい。
また、第７の実施の形態は、第６の実施の形態と同様の効果が得られる。
【０１４３】
（第８の実施の形態）
次に、第８の実施の形態の製造方法について、図面を用いて説明する。
図１３は、第８の実施の形態を示す断面図である。第８の実施の形態においては、図１３に示すように、前記した第１乃至第７の実施の形態と異なり、容量素子１９の下部電極１４が、容量コンタクト１３ｂを覆うべく形成され、容量素子１９の電極面積が大きくなっている。このような構造により、記憶回路において、容量素子の電極面積を増加させることにより、容量素子の静電容量値を大きくし、記憶回路のデータ保持時間を大きくするという効果が得られる。本実施の形態は、製造工程の説明において前記した図３（ｆ）乃至図３（ｈ）の工程、すなわち、製造工程において容量素子を形成する工程において、例えば反応性イオンエッチング等の方法により開口部２３を加工する際、容量コンタクト１３ｂの周囲を掘り込むことにより、構造及び効果を得られるものである。従って、第８の実施の形態は、本願発明の他の実施の形態に対して、同時に実施することができる。また、第８の実施の形態は、第１の実施の形態または第６の実施の形態と同様の効果を得ることができる。
【０１４４】
（第９の実施の形態）
次に、本発明の第９の実施の形態について、図面を用いて説明する。
図１４（ａ）および（ｂ）は、第９の実施の形態を示す断面図である。第９の実施の形態においては、図１４（ａ）に示すように、容量素子１９を構成する下部電極１４および容量絶縁膜１５と、層間絶縁膜７との間に、側壁保護膜５０が形成されている。すなわち、下部電極１４が、隣接する容量素子１９の間の領域における層間絶縁膜７ａ〜７ｃと接しないように、側壁保護膜５０が形成されている。言い換えると、下部電極１４が設けられている全ての層間絶縁膜７ａ〜７ｃに亘って、下部電極１４の側壁上がシームレスの側壁保護膜５０に覆われている（図１４（ｂ）についても同様である）。近年の微細化された半導体装置においては、配線間の比誘電率を低くするために、層間絶縁膜７の内部に、微細な空孔を形成する、いわゆる多孔質膜を用いることがあるが、本実施の形態に示すように、隣接した容量素子１９の間に、側壁保護膜５０を形成することにより、これらの間の領域における層間絶縁膜７内部への下部電極１４の侵入を防ぐことができる。これにより、下部電極１４を安定に形成し、かつ、互いに隣接した容量素子１９との下部電極１４間のリーク電流の低減や、長期絶縁信頼性の向上という効果が得られる。こうした側壁保護膜５０は、例えば、国際公開ＷＯ２００４／１０７４３４において、バリア絶縁膜として示されているような、ジビニルシロキサンベンゾシクロブテン等の有機シリカ物を含むバリア絶縁膜を用いてもよい。あるいは、シリコン窒化膜（ＳｉＮ）、シリコン炭化物（ＳｉＣ）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸炭化物（ＳｉＯＣ）を側壁保護膜５０として用いても良い。
本実施の形態においては、側壁保護膜５０（堆積層）は、隣接する絶縁層（層間絶縁膜７ａ〜７ｃ）よりも密度が高くすることができる。
なお、図１４（ａ）及び（ｂ）には、本実施の形態を、それぞれ本願発明の第６、第７の実施の形態に対して適用した図面を示したが、言うまでも無く、本実施の形態は、本発明の他の実施の形態に対しても適用することができるものである。
【０１４５】
次に、第９の実施の形態の製造方法を、図面を用いて詳細に説明する。図１５（ａ）〜図１５（ｃ）は、本発明の第９の実施の形態の半導体装置の製造工程を説明する断面図である。
第９の実施の形態による製造方法は、第１の実施の形態にて示した製造方法における図３（ｈ）から図３（ｉ）の工程に、側壁保護膜を形成する工程を行うものである。
第９の実施の形態による製造方法によれば、第１の実施の形態による製造工程の図３（ｈ）に示したように、開口部２３（第１の開口部）を形成した後、第９の実施の形態による製造方法の図１５（ａ）に示すように、たとえば、開口部２３の側壁上に層間絶縁膜７ａ〜７ｃよりも膜密度の高い側壁保護膜５０となる絶縁膜を堆積する。こうした堆積層（側壁保護膜５０）は、少なくともシリコン原子を含む絶縁膜であることが好ましく、例えば、シリコン酸化膜（ＳｉＯ２）、シリコン炭化物（ＳｉＣ）、シリコン窒化膜（ＳｉＮ）、シリコン炭窒化物（ＳｉＣＮ）のような、化学気相成長法による絶縁膜や、或いは一般に低誘電率膜と呼ばれる、シリコン、酸素、炭素を含む絶縁膜や、或いは、ベンゾシクロブテンのような、プラズマ重合法により形成される膜を用いても良い。すなわち、本実施の形態による効果を得るためには、層間絶縁膜７の側壁に形成された空孔部分を閉塞させることができる絶縁膜を用いればよい。
【０１４６】
次いで、図１５（ｂ）に示すように、例えば、反応性イオンエッチングや、ＲＦスパッタリング等の方法により、少なくとも開口部２３の底面における側壁保護膜５０をエッチバックする。これにより、コンタクト１３ｂと、後に形成される下部電極１４とが電気的に接続されるようにする。この側壁保護膜５０は、特に連続した空孔から構成される多孔質絶縁膜を層間絶縁膜に用いた場合に対して特に有効である。一般に、連続した空孔から構成される多孔質絶縁膜は、膜中に存在する低温熱分解性の有機物を、基板加熱しながら紫外線照射等を行って該有機物を分解させて空隙を形成させる。低温熱分解性の有機物の混入は、低温熱分解性の有機物ガスと層間絶縁膜の原料ガスとの混合ガスを用いて層間絶縁膜を成長させてもよいし、層間絶縁膜原料の分子に低温熱分解性の有機物を化学結合させたものを用いてもよい。少なくとも、層間絶縁膜の成長工程後に、基板加熱しながら紫外線照射等を行って該有機物を分解させる工程により形成される多孔質絶縁膜を用いることができる。
【０１４７】
次いで、図１５（ｃ）に示すように、少なくとも開口部２３の底面および側壁上に下部電極１４を形成する。側壁保護膜５０が形成されていることにより、例えば、層間絶縁膜７に形成された微細空孔が、側壁から絶縁膜の内部まで貫通したような形状を有している場合でも、下部電極１４が、層間絶縁膜７の内部に侵入することを防ぐことができる。
【０１４８】
上述の工程により下部電極１４を形成した後は、図３（ｊ）以降の工程と同様に、容量素子を形成する工程を施せばよい。以上の製造方法により、層間絶縁膜７ａ〜７ｃと、下部電極１４との間に、側壁保護膜５０を形成することができる。なお、図示しないが、図３（ｆ）の工程の後に、同様の方法により側壁保護膜５０を形成してもよい。
【０１４９】
（第１０の実施の形態）
次に、本発明の第１０の実施の形態について、図面を用いて説明する。
図１６（ａ）および（ｂ）は、第１０の実施の形態を示す断面図である。第１０の実施の形態においては、図１６（ａ）に示すように、容量素子１９を構成する下部電極１４および容量絶縁膜１５と、配線層間絶縁膜７ａ〜７ｃとの間に、側壁保護膜５０ａ〜５０ｃが形成されている。更に、これらの側壁保護膜５０ａ〜５０ｃは、層間絶縁膜７ａ〜７ｃの領域にのみ形成されており、すなわち、下部電極１４が隣接する容量素子１９の間の領域における層間絶縁膜７ａ〜７ｃと接しないように、下部電極１４の側壁上には側壁保護膜５０および層間絶縁膜６ｂ、ｃが形成されている。言い換えると、下部電極１４が設けられている全ての層間絶縁膜７ａ〜７ｃに亘って、下部電極１４の側壁上が側壁保護膜５０ａ〜５０ｃおよび層間絶縁膜６ｂ、ｃに覆われている（図１６（ｂ）についても同様である）。また、これらの側壁保護膜５０ａ〜５０ｃは、層間絶縁膜７ａ〜７ｃに含有される元素のうち、少なくともひとつを含み、かつ、前記層間絶縁膜７よりも、高い密度を有している。
【０１５０】
近年の微細化された半導体装置においては、配線間の比誘電率を低くするために、層間絶縁膜７の内部に、微細な空孔を形成する、いわゆる多孔質膜を用いることがあるが、本実施の形態に示すように、隣接した容量素子１９の間に側壁保護膜５０ａ〜５０ｃを形成することにより、これらの間の領域における層間絶縁膜７内部への下部電極１４の侵入を防ぐことができる。これにより、下部電極１４を安定に形成し、かつ、互いに隣接した容量素子１９の下部電極１４間のリーク電流の低減や、長期絶縁信頼性の向上という効果が得られる。
【０１５１】
第１０の実施の形態における側壁保護膜５０ａ〜５０ｃは、前記した第９の実施の形態と異なり、少なくとも下部電極１４と接する層間絶縁膜７ａ〜７ｃの表層に形成されている。こうした側壁保護膜５０ａ〜５０ｃとしては、例えば、国際公開２００７／１３２８７９に開示されているように、層間絶縁膜７ａ〜７ｃの表層を改質し、層間絶縁膜７ａ〜７ｃの内部よりも単位堆積あたりの炭素量を少なくし、酸素原子数を多くした改質層を形成しても良いし、特開２００９−１２３８８６号公報に開示されているように、水素プラズマによる改質層を形成しても良い。更には、国際公開０３／０８３９３５に開示されているような、窒素原子と弗素原子を含むような改質層を形成してもよい。側壁保護膜５０ａ〜５０ｃが弗素原子を含むことにより、後に形成される下部電極１４と化合物を形成してしまうと、下部電極１４の導電性が損なわれてしまうが、本実施の形態によれば、側壁保護膜５０ａ〜５０ｃが有する弗素原子は、窒素原子との強固な結合を有しているため、下部電極１４と側壁保護膜５０ａ〜５０ｃが化合物を形成し、下部電極１４の導電性が失われてしまうといった問題はおこらない。
なお、図１６（ａ）及び（ｂ）には、本実施の形態を、それぞれ本願発明の第６、第７の実施の形態に対して適用した図面を示したが、言うまでも無く、本実施の形態は、本発明の他の実施の形態に対しても適用することができるものである。
【０１５２】
次に、第１０の実施の形態の製造方法を、図面を用いて詳細に説明する。図１７（ａ）および（ｂ）は、本発明の第１０の実施の形態の製造工程を説明する断面図である。
第１０の実施の形態による製造方法は、第１の実施の形態にて示した製造方法における図３（ｈ）から図３（ｉ）の工程に、側壁保護膜を形成する工程を行うものである。
第１０の実施の形態による製造方法によれば、本発明の第１の実施の形態による製造工程の図３（ｈ）に示したように、開口部２３を形成した後、第１０の実施の形態による製造方法の図１７（ａ）に示すように、側壁保護膜５０ａ〜５０ｃとなる改質層を形成する。こうした改質層は、層間絶縁膜７ａ〜７ｃの表層を改質することにより、形成される。すなわち、水素、窒素、炭素、弗素、またはそれらにヘリウムやアルゴンなどの不活性ガスを添加した雰囲気においてプラズマを励起し、層間絶縁膜７ａ〜７ｃの表層を改質させることにより、側壁保護膜５０ａ〜５０ｃを形成する。あるいは、少なくとも酸素を含む雰囲気中で紫外線照射処理を施すことにより、層間絶縁膜７ａ〜７ｃの表層を改質し、側壁保護膜５０ａ〜５０ｃを形成する。
【０１５３】
次いで、図１７（ｂ）に示すように、下部電極１４を形成する。側壁保護膜５０ａ〜５０ｃが形成されていることにより、例えば、層間絶縁膜７ａ〜７ｃに形成された微細空孔が、側壁から絶縁膜の内部まで貫通したような形状を有している場合でも、下部電極１４が、層間絶縁膜７ａ〜７ｃの内部に侵入することを防ぐことができる。
上述の工程により下部電極１４を形成した後は、図３（ｊ）以降の工程と同様に、容量素子を形成する工程を施せばよい。以上の製造方法により、層間絶縁膜７とａ〜ｃ、前記下部電極１４との間に、側壁保護膜５０ａ〜５０ｃを形成することができる。なお、図示しないが、図３（ｆ）の工程の後に、同様の方法により側壁保護膜５０ａ〜５０ｃを形成してもよい。
【０１５４】
（第１１の実施の形態）
次に、第１１の実施の形態について、図面を用いて説明する。第１０の実施の形態は、すでに示した第６及び第７の実施の形態の製造方法を提供するものである。以下、本発明の第１１の実施の形態による製造方法を、図面を用いて詳細に説明する。
【０１５５】
第１１の実施の形態によれば、まず、図１８（ａ）に示すように、本発明の第６の実施の形態に示した製造方法と異なり、容量素子を形成する前に、論理回路配線８ｃを形成する。論理回路配線８ｃの形成方法は、通常用いられる半導体装置の製造方法を用いればよい。
【０１５６】
次いで、図１８（ｂ）に示すように、後の平坦化工程におけるストッパー膜として機能する犠牲層５１、ハードマスク層２１を、順次堆積する。ハードマスク層２１は、前記した第６の実施の形態の製造方法に示したものと同一のものを用いればよい。犠牲層５１は、たとえば、シリコン窒素化膜（ＳｉＮ）や、シリコン炭窒化物（ＳｉＣＮ）や、シリコン炭化物（ＳｉＣ）、及びそれらの積層構造を有していても良い。
【０１５７】
次に、図１８（ｃ）に示すように、容量素子を形成する開口部２３と、上部接続配線の配線溝（開口部２８）を、形成する。これらの形成方法は、前記した第１の実施の形態の製造方法と同一の方法により行えばよい。
【０１５８】
次に、図１８（ｄ）に示すように、開口部２３、２８及びハードマスク２１上に、下部電極１４となる金属膜を堆積し、保護レジストを堆積した後にエッチバックし、下部電極１４を開口部２３内部にのみ残存させるべく加工を行う（エッチバック工程は図示しない）。
【０１５９】
次いで、図１８（ｅ）に示すように、容量素子を形成するべく、容量絶縁膜１５、上部電極１６、上部接続配線１８となる金属膜を、順次堆積する。
【０１６０】
次いで、図１８（ｆ）に示すように、ＣＭＰ法などの方法により、余剰な金属膜及び絶縁膜の平坦化を行う。なお、ハードマスク層２１も、ＣＭＰにより除去することが好ましい。犠牲層５１は、余剰な金属膜及びハードマスク層の研磨レートよりも低い研磨レートを有する。
【０１６１】
次いで、図１８（ｇ）に示すように、犠牲層５１をエッチバックした後、図１８（ｈ）に示すように、拡散防止膜（層間絶縁膜６ｄ）を堆積する。図１８（ｈ）の模式図において、論理回路の配線８ｃの上面は、容量素子の上部接続配線１８の上面よりも、犠牲層５１の厚さ分だけ、低くなっている。しかしながら、犠牲層５１は前記平坦化工程においてＣＭＰのストッパーとして機能すればよく、最大でも３０ｎｍ程度の厚さであるため、半導体装置の歩留まりを低下させるほど大きなものではない。
【０１６２】
次いで、図１８（ｉ）に示すように、容量素子の上部電極配線１８上に、接続配線２０１や、信号配線２０２、論理回路の配線８ｄを、形成する。以上に示した製造方法により、容量素子１９の上面と、論理回路の配線８ｃの上面との高さの差が、３０ｎｍ以内に位置した半導体装置が、形成される。こうした上面の高さは、前述のとおり、ＳＥＭ等を用いた断面画像及び表面プロファイルから測定することができる。
【０１６３】
なお、図１８（ｊ）に図示したように、本実施の形態において、犠牲層５１として、拡散防止膜（層間絶縁膜６ｄ）を用いても良い。この場合、図１８（ｆ）で上部電極配線１８の平坦化を行った後、図１８（ｇ）のようにエッチバックする必要は無く、層間絶縁膜７ｄを堆積し、順次配線（信号配線２０２、固定電位を有する配線２０１、配線８ｄ）を形成すればよい。次いで、これらの配線上に、層間絶縁膜６ｅが形成される。ただしこの場合は、拡散防止膜（層間絶縁膜６ｄ）の厚さは、論理回路の配線８ｃの金属膜の拡散防止層となる必要があるため、同じく拡散防止膜として形成されている層間絶縁膜６ｃと同等の厚さを有していることが好ましいが、本実施の形態の構造及び効果を得るためには、上部接続配線１８の上面と、論理回路の配線８ｃの上面との高さの差とみなせる厚さである、３０ｎｍ以下であることが、より好ましい。
【０１６４】
なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【０１６５】
１  半導体基板
２  素子分離膜
３ａ、３ｂ  能動素子
４  コンタクト層間絶縁膜
５ａ、５ｂ  コンタクト層間絶縁膜
６ａ、６ｂ、６ｃ、６ｄ、６ｅ  層間絶縁膜
７ａ、７ｂ、７ｃ、７ｄ  層間絶縁膜
８ａ、８ｂ、８ｃ、８ｄ  配線
１０  セルコンタクト
１０ａ、１０ｂ  セルコンタクト
１１  ビットコンタクト
１２  ビット線
１３、１３ｂ  容量コンタクト
１４  下部電極
１５  容量絶縁膜
１６  上部電極
１７  バリアメタル膜
１８  上部接続配線
１８ａ  引出配線部
１９  容量素子
２０  シリサイド
２１、２１ｂ  ハードマスク
２２  フォトレジスト
２３  開口部
２４  平坦化膜
２５  シリコン酸化膜
２６  反射防止膜
２７  フォトレジスト
２８  開口部
２９  フォトレジスト
３０  フォトレジスト
３１  ハードマスク
３２  フォトレジスト
３３  開口部
３４  フォトレジスト
３５  開口部
３６  開口部
３７  開口部
３８  導電膜
４０  開口部
４１  開口部
５０、５０ａ、５０ｂ、５０ｃ  側壁保護膜
５１  犠牲層
１００  論理回路
１１０  半導体基板
２００  記憶回路
２０１、２０１ａ、２０１ｂ、２０１ｃ  固定電位を有する配線
２０２、２０２ａ、２０２ｂ、２０２ｚ  信号配線
２０３  接続配線部
２１０  容量素子
２２０  周辺回路
３００  能動素子
３０１  容量素子
３０２  埋設電極
３０３  論理回路配線
３０４  上部接続配線
３０５  論理回路配線
【図１】
0005613033.tif 000002
【図２】
0005613033.tif 000003
【図３（ａ）】
0005613033.tif 000004
【図３（ｂ）】
0005613033.tif 000005
【図３（ｃ）】
0005613033.tif 000006
【図３（ｄ）】
0005613033.tif 000007
【図３（ｅ）】
0005613033.tif 000008
【図３（ｆ）】
0005613033.tif 000009
【図３（ｇ）】
0005613033.tif 000010
【図３（ｈ）】
0005613033.tif 000011
【図３（ｉ）】
0005613033.tif 000012
【図３（ｊ）】
0005613033.tif 000013
【図３（ｋ）】
0005613033.tif 000014
【図３（ｌ）】
0005613033.tif 000015
【図３（ｍ）】
0005613033.tif 000016
【図３（ｎ）】
0005613033.tif 000017
【図３（ｏ）】
0005613033.tif 000018
【図３（ｐ）】
0005613033.tif 000019
【図３（ｑ）】
0005613033.tif 000020
【図３（ｒ）】
0005613033.tif 000021
【図３（ｓ）】
0005613033.tif 000022
【図３（ｔ）】
0005613033.tif 000023
【図３（ｕ）】
0005613033.tif 000024
【図３（ｖ）】
0005613033.tif 000025
【図３（ｗ）】
0005613033.tif 000026
【図４】
0005613033.tif 000027
【図５（ａ）】
0005613033.tif 000028
【図５（ｂ）】
0005613033.tif 000029
【図５（ｃ）】
0005613033.tif 000030
【図５（ｄ）】
0005613033.tif 000031
【図５（ｅ）】
0005613033.tif 000032
【図５（ｆ）】
0005613033.tif 000033
【図５（ｇ）】
0005613033.tif 000034
【図６】
0005613033.tif 000035
【図７（ａ）】
0005613033.tif 000036
【図７（ｂ）】
0005613033.tif 000037
【図７（ｃ）】
0005613033.tif 000038
【図７（ｄ）】
0005613033.tif 000039
【図７（ｅ）】
0005613033.tif 000040
【図７（ｆ）】
0005613033.tif 000041
【図８（ａ）】
0005613033.tif 000042
【図８（ｂ）】
0005613033.tif 000043
【図８（ｃ）】
0005613033.tif 000044
【図８（ｄ）】
0005613033.tif 000045
【図８（ｅ）】
0005613033.tif 000046
【図８（ｆ）】
0005613033.tif 000047
【図９】
0005613033.tif 000048
【図１０】
0005613033.tif 000049
【図１１（ａ）】
0005613033.tif 000050
【図１１（ｂ）】
0005613033.tif 000051
【図１１（ｃ）】
0005613033.tif 000052
【図１１（ｄ）】
0005613033.tif 000053
【図１１（ｅ）】
0005613033.tif 000054
【図１１（ｆ）】
0005613033.tif 000055
【図１２】
0005613033.tif 000056
【図１３】
0005613033.tif 000057
【図１４（ａ）】
0005613033.tif 000058
【図１４（ｂ）】
0005613033.tif 000059
【図１５（ａ）】
0005613033.tif 000060
【図１５（ｂ）】
0005613033.tif 000061
【図１５（ｃ）】
0005613033.tif 000062
【図１６（ａ）】
0005613033.tif 000063
【図１６（ｂ）】
0005613033.tif 000064
【図１７（ａ）】
0005613033.tif 000065
【図１７（ｂ）】
0005613033.tif 000066
【図１８（ａ）】
0005613033.tif 000067
【図１８（ｂ）】
0005613033.tif 000068
【図１８（ｃ）】
0005613033.tif 000069
【図１８（ｄ）】
0005613033.tif 000070
【図１８（ｅ）】
0005613033.tif 000071
【図１８（ｆ）】
0005613033.tif 000072
【図１８（ｇ）】
0005613033.tif 000073
【図１８（ｈ）】
0005613033.tif 000074
【図１８（ｉ）】
0005613033.tif 000075
【図１８（ｊ）】
0005613033.tif 000076
【図１９】
0005613033.tif 000077