(57)【特許請求の範囲】
【請求項１】
複数のスイッチング素子、及び該スイッチング素子にそれぞれ電気的に接続された複数の電極部が形成された第１基板と、該第１基板に対向配置された第２基板とを備え、上記電極部が、第１導電膜と、該第１導電膜に積層され且つ第１導電膜よりも電気抵抗が低い低抵抗金属膜からなる第２導電膜とを有する表示装置を製造する方法であって、
上記第１基板を構成する基板に、上記第１導電膜及び上記第２導電膜を順に積層した積層体を形成する工程と、
上記積層体を覆う保護膜を形成し、該保護膜に当該保護膜から上記積層体における上記第２導電膜の一部が露出するように開口部を形成する工程と、
上記第２導電膜の一部を除去して上記第１導電膜が上記第２導電膜に重なっていないコンタクト領域を形成することにより、上記積層体から電極部を形成する工程と、
上記電極部が形成された上記基板上に感光性材料からなる平坦化膜を上記電極部を覆うように形成し、上記コンタクト領域の内側位置で上記平坦化膜を貫通するコンタクトホールを形成する工程と、
上記コンタクトホールの内側で上記平坦化膜から露出している上記第１導電膜を覆うように、上記平坦化膜の表面に画素電極を形成する工程とを有し、
上記電極部を形成する工程では、上記保護膜の開口部において露出している上記第２導電膜を除去することにより、上記コンタクト領域を形成する
ことを特徴とする表示装置の製造方法。
【請求項２】
請求項１に記載された表示装置の製造方法において、
上記保護膜に開口部を形成する工程では、上記保護膜の表面にレジストからなるマスクパターンを形成し、当該マスクパターンから露出している上記保護膜をエッチングする
ことを特徴とする表示装置の製造方法。
【請求項３】
請求項１又は２に記載された表示装置の製造方法において、
上記第２導電膜を構成する低抵抗金属膜は、アルミニウム膜又はアルミニウムを主体としたアルミニウム合金膜である
ことを特徴とする表示装置の製造方法。
【請求項４】
請求項１乃至３の何れか１つに記載された表示装置の製造方法において、
上記第１導電膜はチタニウム膜である
ことを特徴とする表示装置の製造方法。
【請求項５】
請求項１乃至４の何れか１つに記載された表示装置の製造方法において、
上記表示装置は、上記第１基板と上記第２基板との間に液晶層が設けられた液晶表示装置である
ことを特徴とする表示装置の製造方法。
【請求項６】
複数のスイッチング素子、及び該スイッチング素子にそれぞれ電気的に接続された複数の電極部が形成された第１基板と、
上記第１基板に対向配置された第２基板とを備え、
上記電極部が、第１導電膜と、該第１導電膜に積層され且つ第１導電膜よりも電気抵抗が低い低抵抗金属膜からなる第２導電膜とを有する表示装置であって、
上記電極部は、上記第１導電膜が上記第２導電膜に重なっていないコンタクト領域を有すると共に、保護膜によって直接に覆われ、
上記保護膜は、上記コンタクト領域と同じ領域に形成された開口部を有し、
上記第１基板上には、上記電極部を覆うと共に感光性材料からなる平坦化膜が形成され、
上記コンタクト領域及び上記保護膜の開口部における内側位置には、上記平坦化膜を貫通するコンタクトホールが形成され、
上記平坦化膜の表面には、上記コンタクトホールの内側で上記平坦化膜から露出している上記第１導電膜を覆うように、画素電極が形成され、
上記コンタクトホールの内周面は、段差なくなだらかに形成されている
ことを特徴とする表示装置。
【請求項７】
請求項６に記載された表示装置において、
上記第２導電膜を構成する低抵抗金属膜は、アルミニウム膜又はアルミニウムを主体としたアルミニウム合金膜である
ことを特徴とする表示装置。
【請求項８】
請求項６又は７に記載された表示装置において、
上記第１導電膜はチタニウム膜である
ことを特徴とする表示装置。
【請求項９】
請求項６乃至８の何れか１つに記載された表示装置において、
上記表示装置は、上記第１基板と上記第２基板との間に液晶層が設けられた液晶表示装置である
ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば液晶表示装置等の表示装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、例えば液晶表示装置等のアクティブマトリクス型表示装置は、その需要が極めて高くなっており、いわゆる液晶テレビや携帯電話機等の広い分野で用いられている。また、これに伴って、表示の高品位化が市場において強く求められている。
【０００３】
液晶表示装置を例に挙げて、従来の表示装置について説明する。液晶表示装置は、一般に、複数のＴＦＴ（薄膜トランジスタ）が複数の画素毎に設けられたＴＦＴ基板と、これに対向する対向基板と、ＴＦＴ基板及び対向基板の間に封入された液晶層とを有している。
【０００４】
ＴＦＴ基板は、例えばガラス基板上に複数のＴＦＴが形成され、各ＴＦＴは保護膜としてのパッシベーション膜（以下、ＰＡＳ膜と称する）により覆われている。さらに、このＰＡＳ膜の表面には平坦化膜が形成されている。そして、平坦化膜の表面にＩＴＯ（Indium Tin Oxide）等からなる画素電極が形成されている。ＰＡＳ膜には、上記ＴＦＴと画素電極とを導通させるためのコンタクトホールが形成されている。
【０００５】
従来より、フォトリソグラフィによって上記ＰＡＳ膜にコンタクトホールを形成するために、上記平坦化膜を感光性有機絶縁膜によって構成し、当該有機絶縁膜をレジストとして用いることが知られている（例えば、特許文献１等参照）。これによれば、上記コンタクトホールを形成するためのレジストが平坦化膜として機能するために、レジストの除去工程を不要にして、工程数を低減することが可能になる。
【０００６】
ところで、近年、液晶表示装置の大型化及び表示の高精細化に伴って、低抵抗金属材料により配線を形成することが求められている。アルミニウム膜又はアルミニウムを主体としたアルミニウム合金膜は、比較的安価で成膜性に優れることから低抵抗金属配線材料として注目されている。一方、液晶表示装置の製造コストを低減することも求められている。
【０００７】
特許文献２には、ドレイン引き出し電極の構成材料としてアルミニウム合金膜を用いると共に、このドレイン引き出し電極を覆うシリコン窒化膜からなる層間絶縁膜にコンタクトホールを形成した構造が開示されている。そして、上記コンタクトホールは、ドレイン引き出し電極が存在する領域と存在しない領域とに亘って形成されている。そのことにより、層間絶縁膜上からコンタクトホール内のドレイン引き出し電極に亘って画素電極を形成した場合に、ドレイン引き出し電極が形成されていない領域では画素電極の断線が生じないことから、画素電極とドレイン引き出し電極とを確実に接続させることが可能になる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−２７２６９８号公報
【特許文献２】特開２０００−１９９９１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ここで、図２５〜図３７を参照して、本発明の関連技術について説明する。図３２は、本発明の関連技術におけるＴＦＴ基板を一部拡大して示す断面図である。図２５〜図３１は、図３２のＴＦＴ基板の製造工程を示す断面図である。図３７は、ＴＦＴ基板の製造工程を説明するための表である。
【００１０】
上記特許文献２では、コンタクトホールが形成される層間絶縁膜が１層のシリコン窒化膜であったのに対し、この関連技術では当該層間絶縁膜をＰＡＳ膜及び有機絶縁膜の２層によって構成したものである。
【００１１】
図３２に示すように、ＴＦＴ基板１００は、ガラス基板１０１上に形成されたＴＦＴ部１０２と、コンタクトホール部１０３と、端子部１０４とを有している。ＴＦＴ部１０２は、ガラス基板１０１上に形成されたゲート電極１０５と、ゲート電極１０５を覆うゲート絶縁膜１０６と、ゲート絶縁膜１０６に形成された半導体層１０７と、半導体層１０７の表面に形成されたドレイン引き出し電極１０８及びソース引き出し電極１０９とを有している。
【００１２】
ドレイン引き出し電極１０８及びソース引き出し電極１０９は、それぞれ下層側のチタニウム膜１１１と、上層側のアルミニウム膜１１２とにより構成されている。半導体層１０７、ドレイン引き出し電極１０８及びソース引き出し電極１０９は、ＰＡＳ膜１１３により覆われている。さらに、ＰＡＳ膜１１３の表面には、感光性有機絶縁膜１１４が積層されている。有機絶縁膜１１４の表面は平坦化されており、その表面にＩＴＯからなる画素電極１１５が形成されている。
【００１３】
また、コンタクトホール部１０３は、ガラス基板１０１上に形成された補助容量配線１１６と、補助容量配線１１６を覆う上記ゲート絶縁膜１０６と、ゲート絶縁膜１０６の表面に形成された半導体層１１７と、この半導体層１１７の一部を覆うドレイン引き出し電極１０８とを有している。ドレイン引き出し電極１０８は、上記ＴＦＴ部１０２のドレイン引き出し電極１０８と繋がっている。
【００１４】
補助容量配線１１６上には、ドレイン引き出し電極１０８及びソース引き出し電極１０９を覆うＰＡＳ膜１１３及び有機絶縁膜１１４が形成されると共に、これらのＰＡＳ膜１１３及び有機絶縁膜１１４を貫通するコンタクトホール１１８が形成されている。コンタクトホール１１８の内側表面には、ドレイン引き出し電極１０８に電気的に接続された画素電極１１５が形成されている。
【００１５】
また、端子部１０４は、ガラス基板１０１上に形成された下部端子層１２０と、下部端子層１２０を覆う上記ゲート絶縁膜１０６と、ゲート絶縁膜１０６の表面に形成された半導体層１２１と、半導体層１２１を覆うように形成されたチタニウム膜１１１とを有している。下部端子層１２０上には、これらのチタニウム膜１１１、半導体層１２１及びゲート絶縁膜１０６を貫通するコンタクトホール１２２が形成されている。チタニウム膜１１１の表面には、コンタクトホール１２２を介して下部端子層１２０に接続された上部端子層１２３が形成されている。上部端子層１２３はＩＴＯによって形成されている。
【００１６】
次に、上記ＴＦＴ基板１００の製造方法について説明する。
【００１７】
まず、図２５に示すように、ガラス基板１０１の表面に成膜した金属膜に対し、フォトリソグラフィ及びエッチングを行うことにより、ゲート電極１０５、補助容量配線１１６及び下部端子層１２０を形成する。次に、図２６に示すように、上記ゲート電極１０５、補助容量配線１１６及び下部端子層１２０を覆うゲート絶縁膜１０６を形成した後に、このゲート絶縁膜１０６の表面に半導体材料層を成膜する。続いて、この半導体材料層にフォトリソグラフィ及びエッチングを行うことにより、半導体層１０７，１１７，１２１を島状に形成する。
【００１８】
次に、図２７に示すように、下部端子層１２０の上方に半導体層１２１及びゲート絶縁膜１０６を貫通するコンタクトホール１２２を、フォトリソグラフィ及びエッチングによって形成する。次に、図２８に示すように、チタニウム材料層及びアルミニウム合金材料層をこの順に成膜した後に、これをフォトリソグラフィ及びエッチングすることにより、ＴＦＴ部１０２の形成領域にドレイン引き出し電極１０８及びソース引き出し電極１０９を形成する一方、コンタクトホール部１０３の形成領域と端子部１０４の形成領域とに、それぞれチタニウム膜１１１及びアルミニウム膜１１２からなる積層体を島状に形成する。このとき、コンタクトホール部１０３の形成領域では、半導体層１１７の一部を上記積層体から露出させておく。
【００１９】
次に、図２９に示すように、窒化シリコンからなるＰＡＳ膜１１３を、上記ドレイン引き出し電極１０８等を覆うように成膜する。さらに、このＰＡＳ膜１１３の表面に有機絶縁膜１１４を塗布して形成する。その後、有機絶縁膜１１４をフォトリソグラフィにより、コンタクトホール部１０３の形成領域における半導体層１１７上方にコンタクトホール１１８を形成すると共に、端子部１０４の形成領域から有機絶縁膜１１４を除去する。
【００２０】
次に、図３０に示すように、有機絶縁膜１１４から露出しているＰＡＳ膜１１３をエッチングして除去する。次に、図３１に示すように、有機絶縁膜１１４から露出しているアルミニウム膜１１２をエッチングして除去する。その後、図３２に示すように、有機絶縁膜１１４の表面と、端子部１０４の形成領域とに成膜したＩＴＯ膜をフォトリソグラフィ及びエッチングすることにより、画素電極１１５及び上部端子層１２３を形成する。こうして、ＴＦＴ基板１００を製造する。
【００２１】
ここで、図３１におけるエッチング工程について、図３３〜図３６を参照して説明する。図３３は、図３１におけるコンタクトホール部１０３を模式的に示す平面図である。図３４は、図３３におけるXXXIV−XXXIV線断面図である。図３５は、図３３におけるXXXV−XXXV線断面図である。図３６は、図３３におけるXXXVI−XXXVI線断面図である。
【００２２】
低抵抗金属材料であるアルミニウム膜又はアルミニウムを主体としたアルミニウム合金膜は、画素電極１１５である透明導電膜（ＩＴＯ）と確実にコンタクトできないため、この図３１のエッチング工程において、コンタクトホール１１８内に臨むドレイン引き出し電極１０８の低抵抗金属膜（アルミニウム膜１１２）をウェットエッチングによって除去する必要がある。
【００２３】
しかし、ウェットエッチングは等方性エッチングであるため、図３４及び図３６に示すように、アルミニウム膜１１２が層間絶縁膜（ＰＡＳ膜１１３）の下側に潜り込むようにサイドエッチング（オーバエッチング）されて段差１３０が形成されてしまう。そして、このような段差１３０では、画素電極１１５に断線部１３１が生じ易いという問題がある。
【００２４】
これに対して、上記ＴＦＴ基板１００では、上記コンタクトホール１１８が、ドレイン引き出し電極１０８が存在する領域と存在しない領域とに亘って形成されているため、図３４の左側部分及び図３５に示すように、ドレイン引き出し電極１０８が形成されていない領域では画素電極１１５に断線が生じない。その結果、画素電極１１５とドレイン引き出し電極１０８とを確実に接続させることが可能になる。
【００２５】
このようにして、上記製造方法によれば、図３７に示すように、６回のフォトリソグラフィと、５回の成膜工程と、７回のエッチング工程と、５回の剥離工程が行われることとなる。
【００２６】
ところが、上記ＴＦＴ基板１００では、画素電極１１５とドレイン引き出し電極１０８とを接続するために、コンタクトホール１１８内に、ドレイン引き出し電極１０８の形成領域だけでなく、ドレイン引き出し電極１０８が形成されていない領域をも配置しなければならず、コンタクトホール１１８の内径が比較的大きくならざるを得ない。
【００２７】
コンタクトホール１１８が形成される領域は、表示特性が低下することから補助容量配線１１６によって遮光する必要があるところ、上述のようにコンタクトホールが大きくなると、画素の開口率の低下を招いてしまうという問題がある。
【００２８】
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、低抵抗金属膜を有する電極部と画素電極とを確実に接続しながらも、開口率の向上を図ることにある。
【課題を解決するための手段】
【００２９】
上記の目的を達成するために、本発明に係る表示装置の製造方法は、複数のスイッチング素子、及び該スイッチング素子にそれぞれ電気的に接続された複数の電極部が形成された第１基板と、該第１基板に対向配置された第２基板とを備え、上記電極部が、第１導電膜と、該第１導電膜に積層され且つ第１導電膜よりも電気抵抗が低い低抵抗金属膜からなる第２導電膜とを有する表示装置を製造する方法を対象としている。
【００３０】
そして、上記第１基板を構成する基板に、上記第１導電膜及び上記第２導電膜を順に積層した積層体を形成する工程と、上記積層体を覆う保護膜を形成し、該保護膜に当該保護膜から上記積層体における上記第２導電膜の一部が露出するように開口部を形成する工程と、上記第２導電膜の一部を除去して上記第１導電膜が上記第２導電膜に重なっていないコンタクト領域を形成することにより、上記積層体から電極部を形成する工程と、上記電極部が形成された上記基板上に感光性材料からなる平坦化膜を上記電極部を覆うように形成し、上記コンタクト領域の内側位置で上記平坦化膜を貫通するコンタクトホールを形成する工程と、上記コンタクトホールの内側で上記平坦化膜から露出している上記第１導電膜を覆うように、上記平坦化膜の表面に画素電極を形成する工程とを有し、上記電極部を形成する工程では、上記保護膜の開口部において露出している上記第２導電膜を除去することにより、上記コンタクト領域を形成する。
【００３１】
また、本発明に係る表示装置は、複数のスイッチング素子、及び該スイッチング素子にそれぞれ電気的に接続された複数の電極部が形成された第１基板と、上記第１基板に対向配置された第２基板とを備え、上記電極部が、第１導電膜と、該第１導電膜に積層され且つ第１導電膜よりも電気抵抗が低い低抵抗金属膜からなる第２導電膜とを有する表示装置を対象としている。
【００３２】
そして、上記電極部は、上記第１導電膜が上記第２導電膜に重なっていないコンタクト領域を有すると共に、保護膜によって直接に覆われ、上記保護膜は、上記コンタクト領域と同じ領域に形成された開口部を有し、上記第１基板上には、上記電極部を覆うと共に感光性材料からなる平坦化膜が形成され、上記コンタクト領域及び上記保護膜の開口部における内側位置には、上記平坦化膜を貫通するコンタクトホールが形成され、上記平坦化膜の表面には、上記コンタクトホールの内側で上記平坦化膜から露出している上記第１導電膜を覆うように、画素電極が形成され、上記コンタクトホールの内周面は、段差なくなだらかに形成されている。
【００３３】
−作用−
本発明による製造方法によって製造する表示装置は、第１基板と、第１基板に対向配置された第２基板とを備えている。第１基板には、複数のスイッチング素子と、このスイッチング素子にそれぞれ接続された複数の電極部が形成されている。電極部は、第１導電膜と、この第１導電膜に積層され且つ第１導電膜よりも電気抵抗が低い低抵抗金属膜からなる第２導電膜とを有している。第１導電膜としては例えばチタニウムを適用でき、第２導電膜としては例えばアルミニウム膜又はアルミニウムを主体としたアルミニウム合金膜を適用できる。
【００３４】
上記表示装置を製造する場合には、まず、第１基板を構成する基板に、第１導電膜及び第２導電膜を順に積層した積層体を形成する。次に、積層体を覆う保護膜を形成し、その保護膜に当該保護膜から積層体における第２導電膜の一部が露出するように開口部を形成する。次に、第２導電膜の一部を除去して第１導電膜が第２導電膜に重なっていないコンタクト領域を形成することにより、積層体から電極部を形成する。このとき、保護膜の開口部において露出している第２導電膜を除去することによって、コンタクト領域を形成する。
【００３５】
次に、電極部が形成された基板上に感光性材料からなる平坦化膜を電極部を覆うように形成し、コンタクト領域の内側位置で平坦化膜を貫通するコンタクトホールを形成する。次に、コンタクトホールの内側で平坦化膜から露出している第１導電膜を覆うように、平坦化膜の表面に画素電極を形成する。
【００３６】
そのことによって、画素電極は、コンタクト領域の内側において電極部の第１導電膜に直接に電気的接続されることとなる。したがって、画素電極と電極部とを電気的に接続する目的で、従来のように電極部の形成領域から電極部が形成されていない領域に亘る広い面積でコンタクトホールを形成する必要がないため、コンタクトホールの形成領域を縮小して、開口率を向上させることが可能になる。
【発明の効果】
【００３７】
本発明によれば、電極部が低抵抗金属膜からなる第２導電膜を有するため、その電極部の配線抵抗を低下させることができ、しかも、画素電極をコンタクト領域の内側において電極部の第１導電膜に直接に電気的接続できるために、その電極部と画素電極とを確実に接続しながらも開口率の向上を図ることができる。
【図面の簡単な説明】
【００３８】
【図１】図１は、本実施形態１の液晶表示装置の一部を拡大してを示す平面図である。
【図２】図２は、図１におけるII−II線断面を含む断面図である。
【図３】図３は、本実施形態１の製造工程において、絶縁性基板に形成されたゲート電極等を示す断面図である。
【図４】図４は、本実施形態１の製造工程において、ゲート絶縁膜に形成された半導体層を示す断面図である。
【図５】図５は、本実施形態１の製造工程において、ゲート絶縁膜上に形成された第１積層体及び第２積層体を示す断面図である。
【図６】図６は、本実施形態１の製造工程において、開口部が形成されたレジストのマスクパターンを示す断面図である。
【図７】図７は、本実施形態１の製造工程において、開口部が形成されたＰＡＳ膜１２を示す断面図である。
【図８】図８は、本実施形態１の製造工程において、アルミニウム合金膜が一部除去されて形成されたドレイン電極を示す断面図である。
【図９】図９は、本実施形態１の製造工程において、レジストのマスクパターンが除去された基板を示す断面図である。
【図１０】図１０は、本実施形態１の製造工程において、コンタクトホールが形成された平坦化膜を示す断面図である。
【図１１】図１１は、液晶表示装置の概略構造を示す断面図である。
【図１２】図１２は、本実施形態１におけるＴＦＴ基板の製造工程を説明するための表である。
【図１３】図１３は、本参考例におけるＴＦＴ基板の構造を示す断面図である。
【図１４】図１４は、本参考例の製造工程において、ハーフエッチングのために形成されたレジストを示す断面図である。
【図１５】図１５は、本参考例の製造工程において、厚みが薄くなったレジストを示す断面図である。
【図１６】図１６は、本参考例の製造工程において、ハーフエッチングされた第１積層体等を示す断面図である。
【図１７】図１７は、本参考例の製造工程において、開口部が形成されたレジストのマスクパターンを示す断面図である。
【図１８】図１８は、本参考例の製造工程において、コンタクトホールが形成された平坦化膜を示す断面図である。
【図１９】図１９は、本参考例の製造工程において、開口部が形成されたＰＡＳ膜を示す断面図である。
【図２０】図２０は、本参考例におけるＴＦＴ基板の製造工程を説明するための表である。
【図２１】図２１は、本実施形態２の製造工程において、ハーフエッチングのために形成されたレジストを示す断面図である。
【図２２】図２２は、本実施形態２の製造工程において、厚みが薄くなったレジストを示す断面図である。
【図２３】図２３は、本実施形態２の製造工程において、ハーフエッチングされた第１積層体等を示す断面図である。
【図２４】図２４は、本実施形態２におけるＴＦＴ基板の製造工程を説明するための表である。
【図２５】図２５は、本発明の関連技術の製造工程において、絶縁性基板に形成されたゲート電極等を示す断面図である。
【図２６】図２６は、本発明の関連技術の製造工程において、ゲート絶縁膜に形成された半導体層を示す断面図である。
【図２７】図２７は、本発明の関連技術の製造工程において、ゲート絶縁膜に形成されたコンタクトホールを示す断面図である。
【図２８】図２８は、本発明の関連技術の製造工程において、ゲート絶縁膜上に形成されたドレイン引き出し電極及びソース引き出し電極を示す断面図である。
【図２９】図２９は、本発明の関連技術の製造工程において、コンタクトホールが形成された有機絶縁膜を示す断面図である。
【図３０】図３０は、本発明の関連技術の製造工程において、有機絶縁膜から露出していたＰＡＳ膜が除去された状態を示す断面図である。
【図３１】図３１は、本発明の関連技術の製造工程において、有機絶縁膜から露出していたアルミニウム合金膜が除去された状態を示す断面図である。
【図３２】図３２は、本発明の関連技術におけるＴＦＴ基板を一部拡大して示す断面図である。
【図３３】図３３は、図３１におけるコンタクトホール部を模式的に示す平面図である。
【図３４】図３４は、図３３におけるXXXIV−XXXIV線断面図である。
【図３５】図３５は、図３３におけるXXXV−XXXV線断面図である。
【図３６】図３６は、図３３におけるXXXVI−XXXVI線断面図である。
【図３７】図３７は、本発明の関連技術におけるＴＦＴ基板の製造工程を説明するための表である。
【発明を実施するための形態】
【００３９】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
【００４０】
《発明の実施形態１》
図１〜図１２は、本発明の実施形態１を示している。
【００４１】
図１は、本実施形態１の液晶表示装置Ｓの一部を拡大してを示す平面図である。図２は、図１におけるII−II線断面を含む断面図である。図３〜図１０は、液晶表示装置Ｓの製造工程を示す断面図である。図１１は、本実施形態１の液晶表示装置Ｓの概略構成を示す断面図である。図１２は、本実施形態１におけるＴＦＴ基板の製造工程を説明するための表である。
【００４２】
本実施形態１では、液晶表示装置Ｓを表示装置の例に挙げて説明する。
【００４３】
液晶表示装置Ｓは、図１１に示すように、第１基板であるアクティブマトリクス基板としてのＴＦＴ基板３１と、ＴＦＴ基板３１に対向して配置された第２基板としての対向基板３２と、ＴＦＴ基板３１及び対向基板３２の間に設けられた液晶層３３とを有する。
【００４４】
また、液晶表示装置Ｓは、表示領域（不図示）と、その周囲に設けられた額縁状の非表示領域（不図示）とを有している。表示領域には、マトリクス状に配置された複数の画素（不図示）が形成されている。
【００４５】
対向基板３２には、それぞれ図示省略のカラーフィルタ及び共通電極等が形成されている。また、液晶層３３は、上記ＴＦＴ基板３１と対向基板３２との間に設けられたシール部材３４によって封止されている。
【００４６】
ＴＦＴ基板３１は、当該ＴＦＴ基板３１を構成するガラス基板等の透明な絶縁性基板１を有している。絶縁性基板１上には、図１に示すように、互いに並行して延びる複数のソース配線９と、これらに直交して延びる複数のゲート配線２とが形成されている。すなわち、ゲート配線２及びソース配線９からなる配線群は、全体として格子状に形成されている。例えば、その格子状の領域に上記画素が形成されている。各画素には、スイッチング素子としてのＴＦＴ（Thin-Film Transistor：薄膜トランジスタ）１１と、これに接続された画素電極１４とが形成されている。また、ＴＦＴ１１は、上記ゲート配線２及びソース配線９に接続されている。また、ゲート配線２は、ＴＦＴ１１が形成される領域にゲート電極２ｂを有している。さらに、隣り合うゲート配線２同士の間には、補助容量配線４が形成されている。補助容量配線４の端部には、補助容量信号入力端子４ａが形成されている。
【００４７】
また、ＴＦＴ基板３１は、図２に示すように、上記ＴＦＴ１１が形成されたＴＦＴ部５１と、コンタクトホール１５が形成されたコンタクトホール部５２と、ゲート信号等が入力される端子部５３とを有している。
【００４８】
（ＴＦＴ部５１）
ＴＦＴ部５１は、絶縁性基板１上に形成されたゲート電極２ｂと、ゲート電極２ｂを覆うゲート絶縁膜７と、ゲート絶縁膜７に形成されたＴＦＴ部島状半導体層８と、ＴＦＴ部島状半導体層８の表面に形成されたドレイン電極１０及びソース電極９ｂとを有している。
【００４９】
ゲート絶縁膜７は、例えばＳｉＮｘ（窒化シリコン）により構成されている。ＴＦＴ部島状半導体層８は、詳細な図示を省略するが、真性アモルファスシリコンからなるｉａ−Ｓｉ膜とこれに積層されたオーミックコンタクト層であるｎ＋ａ−Ｓｉ膜とを有し、全体として例えば１３０ｎｍ程度の厚みに形成されている。
【００５０】
ドレイン電極１０及びソース電極９ｂは、それぞれ、ＴＦＴ１１に電気的に接続された電極部を構成すると共に、第１導電膜としてのチタニウム膜１７と、このチタニウム膜１７の表面に積層され且つチタニウム膜１７よりも電気抵抗が低い低抵抗金属膜からなる第２導電膜としてのアルミニウム膜１８とによって構成されている。チタニウム膜１７の厚みは例えば３０ｎｍ程度であり、アルミニウム膜１８の厚みは例えば１００ｎｍ程度である。
【００５１】
なお、第２導電膜１８はアルミニウム膜以外にもアルミニウムを主体とした上記アルミニウム合金膜によって構成することが可能である。また、第２導電膜１８は、第１導電膜１７を構成する金属材料よりもよりも電気抵抗が小さい金属材料として、例えば、Ｃｕ、Ａｌ、Ｔｉ、Ｗ、Ｔａ、Ｈｆ、Ａｕ、Ａｇ、Ｐｔ、Ｉｒ、Ｒｕ、ＴｉＮ、ＷＮ、ＩｒＯ２、およびＲｕＯ２等を適用することも可能である。
【００５２】
ソース電極９ｂは、図１に示すように、ゲート絶縁膜７上に形成されたソース配線９の一部として形成されている。ソース配線９の端部には、ソース信号入力端子９ｃが形成されている。ドレイン電極１０は、ＴＦＴ部５１からコンタクトホール部５２に亘って形成されている。
【００５３】
ＴＦＴ部島状半導体層８、ドレイン電極１０及びソース電極９ｂは、保護膜としてのパッシベーション膜（以下、ＰＡＳ膜と称する。）１２により覆われている。ＰＡＳ膜１２は、例えばＳｉＮｘ等の無機膜によって構成されている。ＰＡＳ膜１２の表面は、上記ソース電極９ｂ及びドレイン電極１０等の形状を反映して、凹凸状に形成されている。
【００５４】
さらに、ＰＡＳ膜１２の表面には、感光性材料からなる有機絶縁膜としての平坦化膜２１が積層されている。平坦化膜２１は、例えば感光剤を含むアクリル樹脂によって構成されている。平坦化膜２１の表面は平坦化されており、その表面に例えばＩＴＯ等の透明導電膜からなる画素電極１４が形成されている。
【００５５】
（コンタクトホール部５２）
コンタクトホール部５２は、絶縁性基板１上に形成された補助容量電極４ｂと、補助容量電極４ｂを覆う上記ゲート絶縁膜７と、ゲート絶縁膜７の表面に形成されたホール部島状半導体層２０と、このホール部島状半導体層２０を覆う上記ドレイン電極１０とを有している。
【００５６】
ホール部島状半導体層２０は、上記ＴＦＴ部島状半導体層８と同じ材料で同じ厚みに形成されている。ドレイン電極１０は、上記ＴＦＴ部１０２のドレイン電極１０と一体に形成されている。また、ドレイン電極１０は、補助容量電極４ｂに対向している領域において、チタニウム膜１７がアルミニウム膜１８に重なっていないコンタクト領域２８を有している。言い換えれば、コンタクト領域２８は、アルミニウム膜１８に覆われていないチタニウム膜１７上の領域として形成されている。
【００５７】
補助容量電極４ｂ上には、ドレイン電極１０の一部を直接に覆う上記ＰＡＳ膜１２が形成されている。ＰＡＳ膜１２は、コンタクト領域２８と同じ領域に形成された開口部２９を有している。すなわち、本実施形態における開口部２９は、平面視でコンタクト領域２８と同じ形状を有している。
【００５８】
ＴＦＴ基板３１上には、ＰＡＳ膜１２に積層されてドレイン電極１０を覆う上記平坦化膜２１が形成されている。上記コンタクト領域２８の内側位置には、平坦化膜２１を貫通するコンタクトホール１５が形成されている。コンタクトホール１５は、コンタクト領域２８及びＰＡＳ膜１２の開口部２９の内側位置に形成されている。そして、コンタクトホール１５の内周面は、段差なくなだらかに形成されている。
【００５９】
そして、平坦化膜２１の表面には、コンタクトホール１５の内側で当該平坦化膜２１から露出しているチタニウム膜１７を覆うように、画素電極１４が形成されている。すなわち、ドレイン電極１０は、そのコンタクト領域２８のチタニウム膜１７において画素電極１４に直接に接続されている。
【００６０】
こうして、互いに対向する補助容量電極４ｂ及びドレイン電極１０によって、画素電極１４への印加電圧を略一定に維持するための補助容量３０が構成されている。また、補助容量電極４ｂは、コンタクトホール１５が形成された領域を遮光する遮光膜にもなっている。
【００６１】
（端子部５３）
端子部５３は、絶縁性基板１上に形成された下部端子層２ａと、下部端子層２ａを覆う上記ゲート絶縁膜７と、ゲート絶縁膜７の表面に形成された端子部島状半導体層４０と、端子部島状半導体層４０を覆うように形成されたチタニウム膜１７とを有している。
【００６２】
下部端子層２ａは、上記ゲート配線２の端部に形成されている。端子部島状半導体層４０は、上記ＴＦＴ部島状半導体層８と同じ材料で同じ厚みに形成されている。また、チタニウム膜１７は、上記ドレイン電極１０を構成するチタニウム膜１７と同じ工程で形成される。下部端子層２ａ上には、これらのチタニウム膜１７、端子部島状半導体層４０及びゲート絶縁膜７を貫通するコンタクトホール４１が形成されている。
【００６３】
チタニウム膜１７の表面には、コンタクトホール４１を介して下部端子層２ａに接続された上部端子層４２が形成されている。すなわち、上部端子層４２は、コンタクトホール４１の内部で下部端子層２ａに接続されている。上部端子層４２は、上記画素電極１４と同じＩＴＯによって形成されている。
【００６４】
−製造方法−
次に、図２〜図１０及び図１２を参照して上記液晶表示装置Ｓの製造方法について説明する。
【００６５】
（ゲート配線等の形成工程）
まず、図３に示すように、洗浄したガラス基板等の絶縁性基板１上にチタニウム膜及びアルミニウム合金膜等の金属薄膜をスパッタリング法等により成膜する。次に、この金属薄膜上に、例えばフォトリソグラフィ法によりレジスト塗布工程、露光工程、及び現像工程を経てレジストパターンを形成した後、ドライエッチング又はウエットエッチングする。このことにより、ゲート電極２ｂ、ゲート配線２、下部端子層２ａ、補助容量電極４ｂ、補助容量配線４、補助容量信号入力端子４ａを絶縁性基板１上に形成する。
【００６６】
次に、図４に示すように、Ｐ−ＣＶＤ法によりＳｉＨ４、ＮＨ３、Ｎ２ガスを使用し、ＳｉＮｘからなるゲート絶縁膜７を絶縁性基板１上の全面に形成する。次に、ゲート絶縁膜７の表面にＰ−ＣＶＤ法により真性アモルファスシリコンであるｉａ−Ｓｉ膜と、オーミツクコンタクト層であるリン（Ｐ）をドーピングしたｎ＋ａ−Ｓｉ膜とを成膜する。このとき、原料ガスとしてｉａ−Ｓｉ膜にはＳｉＨ４又はＨ２を使用する。一方、ｎ＋ａ−Ｓｉ膜には、ＰＨ３ガスが０．５％混在しているＳｉＨ４、Ｈ２ガスを使用する。
【００６７】
上記のように成膜したｉａ−Ｓｉ膜及びｎ＋ａ−Ｓｉ膜を、フォトリソグラフィ法及びエッチングにより、ゲート絶縁膜７を介してゲート電極２ｂと重なるようにＴＦＴ部島状半導体層８を形成する。これと同時に、補助容量電極４ｂ上にホール部島状半導体層２０を形成すると共に、下部端子層２ａ上に端子部島状半導体層４０を形成する。このとき、端子部島状半導体層４０は、後工程でコンタクトホール４１を形成する領域において形成されず、ゲート絶縁膜７が露出している。
【００６８】
（積層体形成工程）
次に、スパッタリング法等によりチタニウム膜１７及びアルミニウム膜１８を、この順で基板全面に成膜する。その後、図５に示すように、当該チタニウム膜１７及びアルミニウム膜１８の積層膜から、フォトリソグラフィ法及びエッチングにより、ソース電極９ｂ、ソース配線９、及びソース信号入力端子９ｃと、後にドレイン電極１０となる第１積層体５０と、後に端子部５３を構成する第２積層体５４とを形成する。
【００６９】
第１積層体５０は、その一端側がＴＦＴ部島状半導体層８に重なる一方、その他端側がホール部島状半導体層２０に重なっている。また、第２積層体５４は、端子部島状半導体層４０に重なっており、端子部島状半導体層４０と同様に、後工程でコンタクトホール４１を形成する領域において形成されず、ゲート絶縁膜７が露出している。
【００７０】
（開口部形成工程）
次に、図６に示すように、上記ソース電極９ｂ、第１積層体５０及び第２積層体５４を覆う保護膜であるＰＡＳ膜１２を形成する。すなわち、Ｐ−ＣＶＤ法によりＳｉＨ４、ＮＨ３、Ｎ２ガスを使用し、ＳｉＮｘからなるＰＡＳ膜１２を基板上の全面に成膜する。ＰＡＳ膜１２の表面は、上記ソース電極９ｂ及び第１積層体５０等の段差状表面を反映して、凹凸状に形成される。なお、ＰＡＳ膜１２は、ＳｉＮｘ以外にも例えばＳｉＯ２等の他の無機膜を適用することができる。
【００７１】
続いて、ＰＡＳ膜１２の表面にレジストからなるマスクパターン５６をフォトリソグラフィ法によって形成する。マスクパターン５６は、第１積層体５０の上方位置に形成された開口部５７を有する。また、端子部５３が形成される領域は、マスクパターン５６から露出している。そうして、開口部５７においてマスクパターン５６から露出しているＰＡＳ膜１２をドライエッチングすることにより、図７に示すように、ＰＡＳ膜１２に当該ＰＡＳ膜１２から第１積層体５０におけるアルミニウム膜１８の一部が露出するように開口部２９を形成する。このときのドライエッチングは、ＲＩＥ（反応性イオンエッチング）モードでＣＦ４及びＯ２の混合ガスを使用して行う。
【００７２】
また、上記開口部２９の形成と同時に、下部端子層２ａの上方でアルミニウム膜１８及びゲート絶縁膜７を覆っていたＰＡＳ膜１２を除去する。さらに、エッチングを行うことにより、下部端子層２ａの上方においてアルミニウム膜１８から露出しているゲート絶縁膜７を除去し、当該ゲート絶縁膜７にコンタクトホール４１を形成する。
【００７３】
このとき、第１積層体５０及び第２積層体５４の各アルミニウム膜１８がエッチストッパとして機能するため、１つのマスクによって上記ＰＡＳ膜１２の開口部２９と、上記コンタクトホール４１との双方を同時に形成することができる。
【００７４】
（電極部形成工程）
次に、図８に示すように、ＰＡＳ膜１２の開口部２９においてマスクパターン５６から露出しているアルミニウム膜１８の一部をウェットエッチングにより除去し、このアルミニウム膜１８からチタニウム膜１７を露出させる。こうして、チタニウム膜１７がアルミニウム膜１８に重なっていないコンタクト領域２８を形成して、第１積層体５０から電極部であるドレイン電極１０を形成する。また、マスクパターン５６から露出している第２積層体５４のアルミニウム膜１８も同時にエッチングして、このアルミニウム膜１８を除去し、図８に示すようにチタニウム膜１７を露出させる。
【００７５】
このとき、コンタクト領域２８の側方のアルミニウム膜１８は、ＰＡＳ膜１２の下側に潜り込むようにサイドエッチング（オーバエッチング）されて段差（図示省略）が形成され得る。
【００７６】
（コンタクトホール形成工程）
次に、図９に示すように、上記マスクパターン５６のレジストを剥離して絶縁性基板１上から除去する。その後、絶縁性基板１上に感光性材料である有機絶縁膜（アクリル系樹脂）からなる平坦化膜２１をドレイン電極１０等を覆うように形成する。平坦化膜２１は、上記開口部２９が形成されたＰＡＳ膜１２を覆うようにスピンコート法等により塗布して形成する。
【００７７】
その後、図１０に示すように、ＰＡＳ膜１２の開口部２９における内側位置で（つまり、コンタクト領域２８の内側位置で）、平坦化膜２１を貫通するコンタクトホール１５をフォトリソグラフィ法によって形成する。このことにより、コンタクト領域２８におけるチタニウム膜１７がコンタクトホール１５内で露出する一方、ドレイン電極１０におけるアルミニウム膜１８の内側側面は、平坦化膜２１によって覆われる。すなわち、アルミニウム膜１８がオーバエッチングされて形成された段差は、平坦化膜２１によって覆われることとなる。
【００７８】
（画素電極形成工程）
次に、図２に示すように、コンタクトホール１５の内側で平坦化膜２１から露出しているチタニウム膜１７を覆うように、平坦化膜２１の表面に画素電極１４を形成する。
【００７９】
すなわち、ＩＴＯ等からなる透明導電膜をスパッタリング法等によって基板全体に成膜する。続いて、これをフォトリソグラフィ法及びエッチングにより所定形状にパターニングすることによって、ドレイン電極１０のチタニウム膜１７に直接に接続された画素電極１４を形成する。
【００８０】
なお、画素電極１４を構成する導電膜は、必ずしもＩＴＯに限らず、例えば、Ａｌ、Ａｇ等の非光透過性の導電性膜を用いることにより、反射型の表示電極としてもよい。
【００８１】
こうして、図１２に示すように、本実施形態１では、６回のフォトリソグラフィと、５回の成膜工程と、６回のエッチング工程と、５回の剥離工程とが行われることとなる。
【００８２】
その後、図示しないが、上記画素電極１４を覆うように配向膜を成膜して、ＴＦＴ基板３１を製造する。一方、他の絶縁性基板に対向電極やカラーフィルタ等を形成して対向基板３２を製造する。そして、上記ＴＦＴ基板３１と対向基板３２とを、液晶層３３及びシール部材３４を介して貼り合わせることにより、液晶表示装置Ｓを製造する。
【００８３】
−実施形態１の効果−
したがって、この実施形態１によると、ドレイン電極１０が低抵抗金属膜からなるアルミニウム膜１８を有するため、そのドレイン電極１０等の配線抵抗を低下させることができる。しかも、コンタクト領域２８を有するドレイン電極１０を形成した後に、平坦化膜２１を形成するようにしたので、平坦化膜２１を貫通するコンタクトホール１５の内周面を段差なくなだらかに形成することができる。したがって、コンタクトホール１５をコンタクト領域２８の内側位置に形成しながらも、コンタクトホール１５の内周面における画素電極１４の断線を防止して画素電極１４とドレイン電極１０とを確実に電気的接続することができる。
【００８４】
さらに、画素電極１４とドレイン電極１０とを電気的に接続する目的で、従来のようにドレイン電極１０の形成領域からドレイン電極１０が形成されていない領域に亘る広い面積でコンタクトホールを形成する必要がないため、表示特性が低下するコンタクトホール１５の形成領域を従来の１／２程度に大幅に縮小することができる。その結果、コンタクトホール１５を遮光する遮光膜の面積も縮小することが可能になり、液晶表示装置Ｓの開口率を大幅に向上させることができる。
【００８５】
《発明の参考例》
図１３〜図２０は、本発明の参考例を示している。
【００８６】
図１３は、本参考例におけるＴＦＴ基板３１の構造を示す断面図である。図１４〜図１９は、液晶表示装置Ｓの製造工程を示す断面図である。図２０は、本参考例におけるＴＦＴ基板の製造工程を説明するための表である。尚、以降の参考例及び実施形態では、図１〜図１１と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００８７】
本参考例における液晶表示装置Ｓは、上記実施形態１におけるＴＦＴ基板３１に対し、コンタクトホール部５２の構造が相違している。すなわち、上記実施形態１におけるＴＦＴ基板３１では、ＰＡＳ膜１２の開口部２９がコンタクトホール１５の内周面よりも外側に配置されていたのに対し、本参考例では、上記開口部２９がコンタクトホール１５の内周面の一部を構成している。
【００８８】
また、本参考例では、ＰＡＳ膜１２の開口部２９が平面視でコンタクト領域２８よりも小さく形成されている。そして、本参考例におけるＰＡＳ膜１２の開口部２９は、上記実施形態１のようにアルミニウム膜１８上で形成されるのではなく、チタニウム膜１７上で形成されている。
【００８９】
−製造方法−
次に、図１３〜図２０を参照して上記液晶表示装置Ｓの製造方法について説明する。
【００９０】
（ゲート配線等の形成工程）
まず、上記実施形態１と同様に、ゲート電極２ｂ、ゲート配線２、下部端子層２ａ、補助容量電極４ｂ、補助容量配線４、補助容量信号入力端子４ａを絶縁性基板１上に形成する。続いて、ＳｉＮｘからなるゲート絶縁膜７を絶縁性基板１上の全面に形成する。次に、ゲート絶縁膜７の表面に、ＴＦＴ部島状半導体層８、ホール部島状半導体層２０及び端子部島状半導体層４０を形成する。
【００９１】
（積層体形成工程）
次に、スパッタリング法等によりチタニウム膜１７及びアルミニウム膜１８を、この順で基板全面に成膜した後、図１４に示すように、当該チタニウム膜１７及びアルミニウム膜１８の積層膜から、フォトリソグラフィ法及びエッチングにより、ソース電極９ｂ、ソース配線９、及びソース信号入力端子９ｃと、後にドレイン電極１０となる第１積層体５０と、後に端子部５３を構成する第２積層体５４とを形成する。第２積層体５４は、端子部島状半導体層４０と同様に、後工程でコンタクトホール４１を形成する領域において形成されず、ゲート絶縁膜７が露出している。
【００９２】
（電極部形成工程）
次に、基板全体に塗布したレジストをハーフエッチングすることによって、図１４に示すように、厚みが異なるレジストパターン６１を上記第１積層体５０及び第２積層体５４上に形成する。ゲート電極２ｂ上のレジストパターン６１は、その厚みが比較的厚くなっている。また、補助容量電極４ｂ上のレジストパターン６１は、図１４で左側部分が右側部分よりも厚くなっている。また、下部端子層４ａ上のレジストパターン６１は、上記ゲート電極２ｂ上のレジストパターン６１と同程度に厚く形成されている。
【００９３】
続いて、図１５及び図１６に示すように、上記レジストパターン６１に対するアッシング処理と、第１積層体５０及び第２積層体５４に対するエッチングとを繰り返すことにより、補助容量電極４ｂ上の第１積層体５０におけるアルミニウム膜１８の一部（レジストパターン６１から露出している部分）をエッチングして除去する。その後、レジストパターン６１を剥離除去する。そして、補助容量電極４ｂ上のドレイン電極１０には、チタニウム膜１７がアルミニウム膜１８に重なっていないコンタクト領域２８が形成される。
【００９４】
次に、図１７に示すように、ゲート絶縁膜７の表面にレジストからなるマスクパターン５６を上記ドレイン部１０を覆うようにフォトリソグラフィ法によって形成する。マスクパターン５６は、ゲート電極２ｂの上方位置に形成された開口部５７を有している。次に、このマスクパターン５６から露出しているゲート電極２ｂ上の第１積層体５０をエッチングして、そのアルミニウム膜１８及びチタニウム膜１７を除去する。こうして、ソース電極９ｂ及びドレイン電極１０を形成する。
【００９５】
（コンタクトホール形成工程）
次に、上記ソース電極９ｂ、ドレイン電極１０及び下部端子層２ａを覆う保護膜であるＰＡＳ膜１２を、上記実施形態１と同様にＰ−ＣＶＤ法により形成する。続いて、ＰＡＳ膜１２上に感光性材料である有機絶縁膜からなる平坦化膜２１を、スピンコート法等により塗布して形成する。その後、図１８に示すように、フォトリソグラフィ法により、平坦化膜２１を貫通するコンタクトホール１５をコンタクト領域２８の内側位置に形成する。このことにより、ＰＡＳ膜１２がコンタクトホール１５内で露出する。また、端子部５３が形成される領域は、平坦化膜２１から露出している。
【００９６】
（開口部形成工程）
続いて、コンタクトホール１５内で露出しているＰＡＳ膜１２をドライエッチングする。そのことにより、図１９に示すように、ＰＡＳ膜１２に当該ＰＡＳ膜１２からドレイン電極１０のチタニウム膜１７の一部が露出するように開口部２９を形成する。このときのドライエッチングは、ＲＩＥ（反応性イオンエッチング）モードでＣＦ４及びＯ２の混合ガスを使用して行う。
【００９７】
また、上記開口部２９の形成と同時に、下部端子層２ａの上方でアルミニウム膜１８及びゲート絶縁膜７を覆っていたＰＡＳ膜１２を除去する。さらに、エッチングを行うことにより、下部端子層２ａの上方においてアルミニウム膜１８から露出しているゲート絶縁膜７を除去し、当該ゲート絶縁膜７にコンタクトホール４１を形成する。
【００９８】
このとき、ドレイン電極１０のチタニウム膜１７及び下部端子層２ａ上のチタニウム膜１７がエッチストッパとして機能するため、１つのマスクによって上記ＰＡＳ膜１２の開口部２９と、上記コンタクトホール４１との双方を同時に形成することができる。
【００９９】
（画素電極形成工程）
次に、図１３に示すように、コンタクトホール１５の内側で平坦化膜２１から露出しているチタニウム膜１７を覆うように、平坦化膜２１の表面に画素電極１４を形成する。
【０１００】
すなわち、ＩＴＯ等からなる透明導電膜をスパッタリング法等によって基板全体に成膜する。続いて、これをフォトリソグラフィ法及びエッチングにより所定形状にパターニングすることによって、ドレイン電極１０のチタニウム膜１７に直接に接続された画素電極１４を形成する。
【０１０１】
こうして、図２０に示すように、本参考例では、５回のフォトリソグラフィと、５回の成膜工程と、６回のエッチング工程と、４回の剥離工程とが行われることとなる。
【０１０２】
その後、配向膜をさらに成膜して製造したＴＦＴ基板３１と、他の絶縁性基板に対向電極やカラーフィルタ等を形成して製造された対向基板３２とを、液晶層３３及びシール部材３４を介して貼り合わせることにより、液晶表示装置Ｓを製造する。
【０１０３】
−参考例の効果−
したがって、この参考例によると、上記実施形態１と同様に、ドレイン電極１０等の配線抵抗を低下させることができ、コンタクト領域２８を有するドレイン電極１０を形成した後に、平坦化膜２１を形成するようにしたので、平坦化膜２１の内周面とＰＡＳ膜１２の開口部２９の内周面とが連続するなだらかな表面を構成するように、コンタクトホール１５を形成することができる。また、補助容量電極４ｂ上のドレイン電極１０におけるアルミニウム膜１８の内側側面はＰＡＳ膜１２によって覆われているため、コンタクトホール１５の内周面に段差が生じないようにすることができる。したがって、コンタクトホール１５をコンタクト領域２８の内側位置に形成しながらも、コンタクトホール１５の内周面における画素電極１４の断線を防止して画素電極１４とドレイン電極１０とを確実に電気的接続することができる。
【０１０４】
さらに、表示特性が低下するコンタクトホール１５の形成領域を大幅に縮小できるため、コンタクトホール１５を遮光する遮光膜の面積も縮小することが可能になり、液晶表示装置Ｓの開口率を大幅に向上させることができる。
【０１０５】
その上、ハーフエッチングによってドレイン電極１０を予め形成した後に、ＰＡＳ膜１２の開口部２９を形成するようにしたので、マスク枚数を低減して製造コストを低下させることができる。
【０１０６】
《発明の実施形態２》
図２１〜図２４は、本発明の実施形態２を示している。
【０１０７】
図２１〜図２３は、液晶表示装置Ｓの製造工程を示す断面図である。図２４は、本実施形態２におけるＴＦＴ基板の製造工程を説明するための表である。
【０１０８】
本実施形態２は、上記実施形態１の製造方法において、第１積層体５０等をハーフエッチングするようにしたものである。
【０１０９】
すなわち、積層体形成工程において、まず、スパッタリング法等によりチタニウム膜１７及びアルミニウム膜１８を、この順で基板全面に成膜した後、図２１に示すように、当該チタニウム膜１７及びアルミニウム膜１８の積層膜から、フォトリソグラフィ法及びエッチングにより、ソース電極９ｂ、ソース配線９、及びソース信号入力端子９ｃと、後にドレイン電極１０となる第１積層体５０と、後に端子部５３を構成する第２積層体５４とを形成する。第２積層体５４は、端子部島状半導体層４０と同様に、後工程でコンタクトホール４１を形成する領域において形成されず、ゲート絶縁膜７が露出している。
【０１１０】
次に、基板全体に塗布したレジストをハーフエッチングすることによって、図２１に示すように、厚みが異なるレジストパターン６１を上記第１積層体５０及び第２積層体５４上に形成する。ゲート電極２ｂ上のレジストパターン６１は、その中央部分が比較的薄くなっている。また、補助容量電極４ｂ上のレジストパターン６１は、その全体が比較的厚くなっている。また、下部端子層４ａ上のレジストパターン６１は、上記ゲート電極２ｂ上のレジストパターン６１と同程度に厚く形成されている。
【０１１１】
続いて、図２２及び図２３に示すように、上記レジストパターン６１に対するアッシング処理と、第１積層体５０及び第２積層体５４に対するエッチングとを繰り返すことにより、ゲート電極２ｂ上の第１積層体５０におけるアルミニウム膜１８及びチタニウム膜１７の一部（レジストパターン６１から露出している部分）をエッチングして除去する。その後、レジストパターン６１を剥離除去する。
【０１１２】
その後は、上記実施形態１と同様に、図６以降の開口部形成工程、電極部形成工程、コンタクトホール形成工程、画素電極形成工程が順次行われる。
【０１１３】
こうして、図２４に示すように、本実施形態２では、上記参考例と同じく、５回のフォトリソグラフィと、５回の成膜工程と、６回のエッチング工程と、４回の剥離工程とが行われることとなる。
【０１１４】
したがって、本実施形態２によると、上記実施形態１と同様の効果を得ながらも、マスク枚数を低減することができる。
【０１１５】
《その他の実施形態》
上記実施形態では、液晶表示装置を例に挙げて説明したが、本発明はこれに限らず、ＴＦＴや、その他のスイッチング素子を有する有機ＥＬ表示装置等の他の表示装置について、広く適用することができる。
【産業上の利用可能性】
【０１１６】
以上説明したように、本発明は、例えば液晶表示装置等の表示装置及びその製造方法について有用である。
【符号の説明】
【０１１７】
Ｓ      液晶表示装置
１      絶縁性基板 
７      ゲート絶縁膜 
８      ＴＦＴ部島状半導体層 
９ｂ    ソース電極 
１０      ドレイン電極（電極部） 
１１      ＴＦＴ（スイッチング素子） 
１２      ＰＡＳ膜（保護膜） 
１４      画素電極 
１５      コンタクトホール 
１７      チタニウム膜（第１導電膜） 
１８      アルミニウム合金膜（第２導電膜） 
２１      平坦化膜 
２８      コンタクト領域 
２９      開口部 
３１      ＴＦＴ基板（第１基板） 
３２      対向基板（第２基板） 
３３      液晶層 
５０      第１積層体 
５１      ＴＦＴ部 
５２      コンタクトホール部 
５３      端子部 
５４      第２積層体 
５６      マスクパターン     
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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