(57)【特許請求の範囲】
【請求項１】
基板上に形成された下部配線と、
前記下部配線上に形成された第１の電極と、
前記第１の電極上に形成され、前記第１の電極の一部分に至るメモリセルホールが設けられた層間絶縁層と、
前記メモリセルホール内の側壁の少なくとも一部と前記メモリセルホールの底部とに形成され、前記メモリセルホールの外に形成された前記第１の電極に接続される半導体層または絶縁体層からなる障壁層と、
前記メモリセルホール内に形成され、前記側壁に形成された前記障壁層の内面および前記底部に形成された前記障壁層の上面のいずれにも接する第２の電極と、
前記第２の電極上に形成され、第１の酸化物層と当該第１の酸化物層よりも酸素含有率が高い第２の酸化物層との積層構造を有する抵抗変化層と、
前記層間絶縁層上に形成され、かつ前記抵抗変化層と接続される第３の電極とを備え、
前記第２の電極と前記第３の電極との間に与えられる電気的信号に基づいて前記抵抗変化層は異なる抵抗状態へ変化し、
前記障壁層は、前記第１の電極とショットキー接合し、
前記第１の電極は、前記メモリセルホールの下面より下側で、かつ前記下部配線の全上面上に形成されている、
不揮発性記憶素子。
【請求項２】
前記抵抗変化層は、タンタルまたはハフニウムの酸化物を有する、
請求項１に記載の不揮発性記憶素子。
【請求項３】
前記抵抗変化層の少なくとも一部は、前記メモリセルホール内に形成されている、
請求項１又は２に記載の不揮発性記憶素子。
【請求項４】
前記第１の酸化物層は、前記メモリセルホール内に形成されている、
請求項３に記載の不揮発性記憶素子。
【請求項５】
前記第２の酸化物層は、前記メモリセルホール外に形成されている、
請求項４に記載の不揮発性記憶素子。
【請求項６】
前記第１の酸化物層は、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、
前記第２の酸化物層は、ＴａＯｙ（但し、２．１≦ｙ）で表される組成を有するタンタル酸化物で構成される、
請求項１乃至５の何れか１項に記載の不揮発性記憶素子。
【請求項７】
前記半導体層は、窒化シリコン層である、
請求項１乃至６の何れか１項に記載の不揮発性記憶素子。
【請求項８】
前記第２の電極は、窒化タンタルまたはタングステンで構成されている、
請求項１乃至７の何れか１項に記載の不揮発性記憶素子。
【請求項９】
前記メモリセルホールは前記層間絶縁層を貫通して前記第１の電極内にまで形成されている、
請求項１乃至８の何れか１項に記載の不揮発性記憶素子。
【請求項１０】
前記第３の電極は、前記メモリセルホール外に形成されている
請求項１乃至９の何れか１項に記載の不揮発性記憶素子。
【請求項１１】
請求項１乃至１０の何れか１項に記載の不揮発性記憶素子を具備する不揮発性記憶装置であって、
前記基板上に互いに平行に形成された複数の第１の電極配線と、
前記複数の第１の電極配線の上方に前記基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線と立体交差するように形成された複数の第２の電極配線と、
前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた複数の前記不揮発性記憶素子とを具備する、
不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、与えられる電気的信号に応じて抵抗値が変化する抵抗変化素子を有する抵抗変化型の不揮発性記憶素子及びその製造方法並びに不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴って、携帯情報機器や情報家電等の電子機器がより一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化及び高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性メモリの用途が急速に拡大している。更に、このフラッシュメモリに置き換わる次世代の新型不揮発性メモリとして、いわゆる抵抗変化素子を用いた抵抗変化型の不揮発性記憶装置の研究開発が進んでいる。ここで、抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、この抵抗値に対応した情報を不揮発的に記憶することが可能な素子のことをいう。【０００３】
このような抵抗変化素子を搭載した大容量の不揮発性メモリの一例として、クロスポイント型の不揮発性記憶装置が提案されている。例えば、特許文献１には、記憶部として抵抗変化膜を、スイッチング素子としてダイオード素子をそれぞれ用いた構成の不揮発性記憶装置が開示されている。【０００４】
図１１Ａ及び図１１Ｂに、特許文献１に開示されている従来の抵抗変化素子が搭載された不揮発性記憶装置の構成を示す。図１１Ａは、従来の不揮発性記憶装置の構成を示す斜視図であり、ビット線２１０及びワード線２２０と、これらの各交点に形成されるメモリセル２８０とからなるクロスポイント型のメモリセルアレイ２００の構成を示している。また、図１１Ｂは、従来の不揮発性記憶装置が備えるメモリセルの構成を示す断面図であり、ビット線方向に沿ったメモリセル２８０、ビット線２１０及びワード線２２０の構成を示している。【０００５】
図１１Ａ及び図１１Ｂに示すように、電気的ストレスによる電気抵抗の変化により情報を記憶する抵抗変化層２３０が上部電極２４０と下部電極２５０とに挟まれて、抵抗変化素子２６０が形成されている。抵抗変化素子２６０の上部には、双方向に電流を流せる非線形の電流・電圧特性を有する２端子の非線形素子２７０が形成されており、抵抗変化素子２６０と非線形素子２７０との直列回路によりメモリセル２８０が構成されている。非線形素子２７０は、ダイオード等のように電圧変化に対する電流変化が一定でない非線形の電流・電圧特性を有する２端子素子である。また、上部配線となるビット線２１０は非線形素子２７０と電気的に接続されており、下部配線となるワード線２２０は抵抗変化素子２６０の下部電極２５０と電気的に接続されている。非線形素子２７０には、メモリセル２８０の書き換え時に双方向に電流が流れるため、例えば、双方向に対称で非線形な電流・電圧特性を有するバリスタ（ＺｎＯやＳｒＴｉＯ３など）が用いられる。以上の構成により、抵抗変化素子２６０の書き換えに必要な３０ｋＡ／ｃｍ２以上の電流密度の電流を流すことができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２０３０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、上述した従来の不揮発性記憶装置を製造するためには、上部電極２４０、抵抗変化層２３０、下部電極２５０及び非線形素子２７０を、ビット線２１０の加工時にはビット線２１０に沿う方向に同時にパターニングし、ワード線２２０の加工時にはワード線２２０に沿う方向に同時にパターニングする必要があり、その交点にのみメモリセル２８０を形成する必要がある。【０００８】
しかしながら、このような製造方法では、パターニングする対象膜の膜厚が厚くなること、及び異なった材料からなる複数の積層された素子膜の素子パターンを同時に形成しなければならないことなどから、エッチングによるパターニングが困難となる。そのため、この従来の不揮発性記憶装置では微細化に限界があるという問題がある。【０００９】
本発明は斯かる問題に鑑みてなされたものであり、その主たる目的は、安定した抵抗変化動作を実現することができ且つ微細化に適した不揮発性記憶素子及び不揮発性記憶装置並びに不揮発性記憶素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上述した課題を解決するために、本発明に係る不揮発性記憶素子の一態様は、基板上に形成された第１の電極と、前記第１の電極を含む前記基板上に形成され、前記第１の電極に至るメモリセルホールが設けられた層間絶縁層と、前記メモリセルホール内に形成され、前記第１の電極に接続される半導体層または絶縁体層からなる障壁層と、前記メモリセルホール内に形成され、前記障壁層に接続される第２の電極と、前記第２の電極上に形成され、第１の酸化物層と当該第１の酸化物層よりも酸素含有率が高い第２の酸化物層との積層構造を有する抵抗変化層と、前記層間絶縁層上に形成され、かつ前記抵抗変化層と接続される第３の電極とを備え、前記第２の電極と前記第３の電極との間に与えられる電気的信号に基づいて前記抵抗変化層は異なる抵抗状態へ変化し、前記障壁層は、前記第１の電極及び前記第２の電極の少なくとも一方とショットキー接合する。【００１１】
この態様において、前記障壁層が、前記メモリセルホールの少なくとも底部全面に形成されていてもよく、さらに前記メモリセルホールの側壁の少なくとも一部にも形成されていてもよい。【００１２】
また、前記態様において、前記抵抗変化層が、タンタルまたはハフニウムの酸化物を有していることが好ましい。【００１３】
また、前記態様において、前記抵抗変化層の少なくとも一部が、前記メモリセルホール内に形成されていてもよい。【００１４】
また、前記態様において、前記第１の酸化物層が、前記メモリセルホール内に形成されていてもよい。【００１５】
また、前記態様において、前記第２の酸化物層が、前記メモリセルホール外に形成されていてもよい。【００１６】
また、前記態様において、前記第１の酸化物層が、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、前記第２の酸化物層が、ＴａＯｙ（但し、２．１≦ｙ）で表される組成を有するタンタル酸化物で構成されていてもよい。【００１７】
また、前記態様において、前記半導体層は窒化シリコン層であってもよい。【００１８】
また、前記態様において、前記第２の電極が、窒化タンタルまたはタングステンで構成されていてもよい。【００１９】
また、前記態様において、前記メモリセルホールが前記層間絶縁層を貫通して前記第１の電極内にまで形成されていてもよい。【００２０】
また、前記態様において、前記第３の電極は、前記メモリセルホール外に形成されていてもよい。【００２１】
また、本発明に係る不揮発性記憶装置の一態様は、上記態様の不揮発性記憶素子を具備する不揮発性記憶装置であって、前記基板上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線と立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた複数の前記不揮発性記憶素子とを具備する。【００２２】
また、本発明に係る不揮発性記憶素子の製造方法は、抵抗変化層の上下に配置された第２の電極と第３の電極との間に与えられる電気的信号に基づいて抵抗変化層が異なる抵抗状態へ変化する不揮発性記憶素子の製造方法であって、基板上に第１の電極を形成する工程と、前記第１の電極を含む前記基板上に層間絶縁層を形成する工程と、前記層間絶縁層における前記第１の電極に至るメモリセルホールを形成する工程と、前記メモリセルホール内に、前記第１の電極に接続される半導体層または絶縁体層からなる障壁層を形成する工程と、前記メモリセルホール内に、前記障壁層に接続される前記第２の電極を埋め込み形成する工程と、前記第２の電極上に、第１の酸化物層と当該第１の酸化物層よりも酸素含有率が高い第２の酸化物層との積層構造を有する前記抵抗変化層を形成する工程と、前記抵抗変化層と接続される前記第３の電極を、前記メモリセルホールを覆うようにして前記層間絶縁層上に形成する工程とを有する。【００２３】
この態様における前記障壁層を形成する工程において、前記メモリセルホールの底部及び側壁の少なくとも一部に前記障壁層を形成するようにしてもよい。【００２４】
また、前記態様における前記抵抗変化層を形成する工程において、前記メモリセルホール内に前記抵抗変化層を埋め込み形成するようにしてもよい。
【発明の効果】
【００２５】
本発明によれば、安定した抵抗変化を実現することができ、しかも微細化を図ることができる不揮発性記憶素子及び不揮発性記憶装置並びに不揮発性記憶素子の製造方法を実現することができる。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の実施の形態に係る不揮発性記憶装置の構成を示すブロック図である。
【図２】図２は、図１のＡ部における構成（４ビット分の構成）を示す斜視図である。
【図３】図３は、本発明の実施の形態１に係る不揮発性記憶装置が備えるメモリセルの構成を示す断面図である。
【図４Ａ】図４Ａは、本発明の実施の形態１に係る不揮発性記憶装置の要部の製造工程（層間絶縁層形成工程及びメモリセルホール形成工程）を示す断面図である。
【図４Ｂ】図４Ｂは、本発明の実施の形態１に係る不揮発性記憶装置の要部の製造工程（障壁層形成工程及び第２の電極形成工程）を示す断面図である。
【図４Ｃ】図４Ｃは、本発明の実施の形態１に係る不揮発性記憶装置の要部の製造工程（第２の電極平坦化処理工程）を示す断面図である。
【図４Ｄ】図４Ｄは、本発明の実施の形態１に係る不揮発性記憶装置の要部の製造工程（障壁層及び第２の電極エッチバック工程）を示す断面図である。
【図４Ｅ】図４Ｅは、本発明の実施の形態１に係る不揮発性記憶装置の要部の製造工程（第１の抵抗変化層形成工程）を示す断面図である。
【図４Ｆ】図４Ｆは、本発明の実施の形態１に係る不揮発性記憶装置の要部の製造工程（第１の抵抗変化層平坦化処理工程）を示す断面図である。
【図４Ｇ】図４Ｇは、本発明の実施の形態１に係る不揮発性記憶装置の要部の製造工程（第２の抵抗変化層形成工程）を示す断面図である。
【図４Ｈ】図４Ｈは、本発明の実施の形態１に係る不揮発性記憶装置の要部の製造工程（第３電極形成工程、バリア層形成工程及び上部配線形成工程）を示す断面図である。
【図５】図５は、本発明の実施の形態１の変形例に係るメモリセルの断面図である。
【図６】図６は、本発明の実施の形態２に係る不揮発性記憶装置が備えるメモリセルの構成を示す断面図である。
【図７】図７は、本発明の実施の形態３に係る不揮発性記憶装置が備えるメモリセルの構成を示す断面図である。
【図８】図８は、本発明の実施の形態４に係る不揮発性記憶装置が備えるメモリセルの構成を示す断面図である。
【図９】図９は、本発明の実施の形態５に係る不揮発性記憶装置が備えるメモリセルの構成を示す断面図である。
【図１０】図１０は、本発明の実施の形態６に係る不揮発性記憶装置が備えるメモリセルの構成を示す断面図である。
【図１１Ａ】図１１Ａは、従来の不揮発性記憶装置の構成を示す斜視図である。
【図１１Ｂ】図１１Ｂは、従来の不揮発性記憶装置が備えるメモリセルの構成を示す断面図である。
【発明を実施するための形態】
【００２７】
以下、本発明の好ましい実施の形態について、図面を参照しながら説明する。なお、各図面において同じ構成要素には同じ符号を付しており、説明を省略する場合がある。また、各図面では、理解しやすくするために、それぞれの構成要素は模式的に示されており、その形状及び寸法等については正確ではない場合がある。
【００２８】
（実施の形態１）
本発明の実施の形態１に係る不揮発性記憶装置は、ワード線とビット線との交点（立体交差点）に抵抗変化層を備え、ワード線とビット線との間、もしくは抵抗変化層の上下に配された上部電極と下部電極との間に印加された電気信号に基づいて複数の異なる抵抗値に変化する不揮発性記憶素子と、前記不揮発性記憶素子に直列に接続され、選択された不揮発性記憶素子にのみ所定の書き込み電気信号または読み出し電気信号を印加するための非線形素子を介在させた、いわゆるクロスポイント型の不揮発性記憶装置である。不揮発性記憶素子は、印加される電気信号の振幅、パルス幅、あるいは極性（正または負）によりその抵抗値を変化させ、電気信号の印加を停止した後も、その抵抗値を維持する。そのような不揮発性記憶素子としては、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、ＰＣＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、あるいはＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ  Ｂｒｉｄｇｅ  ＲＡＭ）等を用いることができる。抵抗変化を起こさせる電気信号の極性が１つの場合をユニポーラ（あるいはモノポーラ）型、正／負両方の極性を用いる場合をバイポーラ型という。ユニポーラ型の不揮発性記憶素子としては、ＲｅＲＡＭあるいはＰＣＲＡＭ等があり、バイポーラ型不揮発性記憶素子としては、ＲｅＲＡＭ、ＭＲＡＭ、あるいはＣＢＲＡＭ等がある。不揮発性記憶素子がＲｅＲＡＭの場合、ユニポーラ型の抵抗変化層としては、ニッケル酸化物、チタン酸化物、ニオブ酸化物等を用いることができる。バイポーラ型の抵抗変化層としては、タンタル酸化物、ハフニウム酸化物、ジルコニウム酸化物等を用いることができる。
【００２９】
不揮発性記憶素子が、高抵抗状態と低抵抗状態の２つの抵抗状態を有する場合、不揮発性記憶素子は第１の閾値電圧Ｖｔｈ１と第２の閾値電圧Ｖｔｈ２を有し、絶対値で、前記２つの閾値電圧より大きい電圧を印加した時に、異なる抵抗状態、すなわち、高抵抗状態から低抵抗状態に、または低抵抗状態から高抵抗状態に変化する。
【００３０】
また、非線形素子は、単方向（ｓｉｎｇｌｅ  ｄｉｒｅｃｔｉｏｎ）または双方向（ｄｕａｌ  ｄｉｒｅｃｔｉｏｎ）のダイオード特性を有する。単方向の非線形素子は、通常のダイオード特性のように、非線形素子の閾値電圧をＶＦとすると、ＶＦが正の場合、ＶＦより大きい電圧の印加でオン状態となり、ＶＦより小さい電圧の印加でオフ状態となる。ＶＦが負の場合は、逆の関係となる。双方向の非線形素子は、印加電圧の正側と負側にそれぞれ閾値電圧ＶＦ１及びＶＦ２を有し、非線形素子に印加される電圧の絶対値がＶＦ１とＶＦ２の間にある場合、非整形素子はオフ状態となり電流は流れない。一方、印加される電圧の絶対値がＶＦ１あるいはＶＦ２より大きくなると、非整形素子はオン状態となり、書き込みあるいは読み出しに必要な電流を不揮発性記憶素子に印加することができる。通常、ユニポーラ型不揮発性記憶素子には、単方向型の非線形素子を、バイポーラ型不揮発性記憶素子には、双方向型の非線形素子を用いる。
【００３１】
［不揮発性記憶装置の構成］
次に、本発明の実施の形態１に係る不揮発性記憶装置について、図１及び図２を用いて説明する。図１は、本発明の実施の形態１に係る不揮発性記憶装置の構成を示すブロック図である。また、図２は、図１に示す不揮発性記憶装置のＡ部における構成（４ビット分の構成）を示す斜視図である。
【００３２】
図１に示すように、本発明の実施の形態１に係る不揮発性記憶装置１００は、半導体基板上に設けられたメモリ本体部１０１を備えており、このメモリ本体部１０１は、メモリセルアレイ１０２と、行選択回路／ドライバ１０３と、列選択回路／ドライバ１０４と、情報の書き込みを行うための書き込み回路１０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行うセンスアンプ１０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路１０７とを具備している。
【００３３】
また、不揮発性記憶装置１００は、外部から入力されるアドレス信号を受け取るアドレス入力回路１０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部１０１の動作を制御する制御回路１０９とをさらに備えている。
【００３４】
メモリセルアレイ１０２は、図１及び図２に示すように、半導体基板上に互いに平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方の、その半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。
【００３５】
また、メモリセルアレイ１０２は、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してマトリクス状に設けられた複数のメモリセル（不揮発性記憶素子）Ｍ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）を備えている。
【００３６】
なお、図１における複数のメモリセルＭ１１１，Ｍ１１２，…のうちのメモリセルＭ１１２については、図２において符号１１０で示されている。このメモリセル１１０の構成の詳細については後述する。
【００３７】
アドレス入力回路１０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ１０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ１０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号はアドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は同じく列のアドレスを示す信号である。
【００３８】
制御回路１０９は、情報の書き込みサイクルにおいて、データ入出力回路１０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路１０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路１０９は、読み出し動作を指示する読み出し信号を列選択回路／ドライバ１０４へ出力する。
【００３９】
行選択回路／ドライバ１０３は、アドレス入力回路１０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
【００４０】
また、列選択回路／ドライバ１０４は、アドレス入力回路１０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。このとき、非選択のビット線には、書き込み用電圧または読み出し用電圧の半分の電圧（またはそれに近い電圧）が印加されるか、あるいはフローティングの状態にする。
【００４１】
書き込み回路１０５は、制御回路１０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ１０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ１０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
【００４２】
また、センスアンプ１０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行う。その結果得られた出力データＤＯは、データ入出力回路１０７を介して、外部回路へ出力される。
【００４３】
なお、図１及び図２に示す本実施の形態に係る不揮発性記憶装置１００におけるメモリセルアレイ１０２を、３次元的に積み重ねることによって、複数のメモリアレイ層で構成される多層化構造の不揮発性記憶装置を実現することも可能である。このように構成された多層化メモリセルアレイを設けることによって、超大容量不揮発性記憶装置を実現することが可能となる。
【００４４】
また、図１において、非線形素子としては、双方向型の非線形素子を用いているが、不揮発性記憶素子がユニポーラ型の場合は、単方向型の非線形素子を用いてもよい。
【００４５】
［メモリセルの構成］
次に、本発明の実施の形態１に係る不揮発性記憶素子（メモリセル）について、図３を用いて説明する。図３は、本発明の実施の形態１に係る不揮発性記憶装置が備えるメモリセルの構成を示す断面図である。なお、図３には、図２の不揮発性記憶装置のＢ部における構成が示されている。
【００４６】
図３に示すように、本発明の実施の形態１に係る不揮発性記憶装置１００が備えるメモリセル（不揮発性記憶素子）１１０は、銅配線で構成された下部配線１１２（図１におけるワード線ＷＬ１に相当する）と、同じく銅配線で構成された上部配線１１１（図１におけるビット線ＢＬ１に相当する）との間に形成される。上部配線１１１と下部配線１１２とは、基板１３０の表面に対して垂直な方向において、互いに直交するように配置されている。
【００４７】
メモリセル１１０は、メモリセルホール型の不揮発性記憶素子であって、半導体基板（不図示）上に形成された第１の電極１１３と、第１の電極１１３を覆うようにして形成され、第１の電極１１３に至るメモリセルホール１４０が形成されたシリコン酸化膜（ＳｉＯ２）で構成される層間絶縁層１１４と、当該メモリセルホール１４０内に形成された障壁層１１５、第２の電極１１６及び抵抗変化層１１７と、第２の電極１１６の上方に形成されるとともに抵抗変化層１１７に接続される第３の電極１１８とを備える。なお、層間絶縁層１１４は、半導体基板上の第１の電極１１３上に形成されている。
【００４８】
第１の電極１１３は、下部配線１１２に接続するように下部配線１１２上に形成されている。また、障壁層１１５は、第１の電極１１３及び第２の電極１１６に接続するように、メモリセルホール１４０内で、第１の電極１１３と第２の電極１１６の間に形成されており、第１の電極１１３及び第２の電極１１６の少なくとも一方とショットキー接合するように構成される。抵抗変化層１１７は、第１の抵抗変化層１１７ａと第２の抵抗変化層１１７ｂの積層構造を有し、メモリセルホール１４０内で第２の電極１１６上に形成される。
【００４９】
第３の電極１１８は、メモリセルホール１４０外に形成されており、第３の電極１１８上に形成されたバリア層１１９とともに上部電極を構成し、当該上部電極は上部配線１１１に接続される。この上部電極は、層間絶縁層１１４に形成されたメモリセルホール１４０を覆うようにして層間絶縁層１１４上に形成される。本実施の形態では、第３の電極１１８がメモリセルホール１４０外に形成されているので、上部電極を配線形成時に一体的に形成することができるので、工程を簡略化することができる。
【００５０】
ここで、障壁層１１５は、メモリセルホール１４０の底面及び側壁に形成されているが、非線形素子を形成するためには、少なくともメモリセルホール１４０の底面全面に形成されていればよい。すなわち、本実施の形態では、障壁層１１５は、メモリセルホール１４０の底面を構成する、メモリセルホール１４０内における第１の電極１１３の表面の全面に形成されていればよい。
【００５１】
本実施の形態において、第１の電極１１３、第２の電極１１６及び上部電極を構成するバリア層１１９は、窒化タンタル（ＴａＮ）で構成されている。また、上部電極を構成する第３の電極１１８は、白金（Ｐｔ）で構成されている。ただし、第１の電極１１３、第２の電極１１６、第３の電極１１８及びバリア層１１９の材料として用いられるものはこれらに限定されるわけではなく、例えば、第３の電極１１８の材料としては、イリジウム（Ｉｒ）やパラジウム（Ｐｄ）、或いはそれらの合金などであってもよい。第２の電極１１６の材料としては、タングステン（Ｗ）であってもよい。また、バリア層１１９の材料としては、タンタル（Ｔａ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）あるいはルテニウム（Ｒｕ）等であってもよい。なお、図３等ではバリア層１１９は、Ｃｕ配線層で構成される上部配線１１１の底部にしか形成されていないが、ダマシン構造の場合は、上部配線１１１の側壁部にも形成される。
【００５２】
また、本実施の形態において、障壁層１１５は、窒化シリコン（ＳｉＮｚ）からなる半導体層で構成されている。第１の電極１１３及び第２の電極１１６にいずれもＴａＮを用いた場合、第１の電極１１３及び第２の電極１１６との界面がいずれもショットキー障壁として機能するため、双方向型の非線形素子として機能する。つまり、第１の電極１１３及び第２の電極１１６間に電圧を印加した場合、正の閾値電圧ＶＦ＋と負の閾値電圧ＶＦ−との間の電圧の場合は第１の電極１１３及び第２の電極１１６間には電流が流れず、絶対値で各閾値電圧以上の電圧の場合に第１の電極１１３及び第２の電極１１６間には電流が流れる。
【００５３】
また、この窒化シリコン（ＳｉＮｚ）は、窒素組成ｚに応じて特性が変化し、窒素組成ｚの値が小さい場合は半導体的な振る舞いをし、窒素組成ｚの値が大きい場合は絶縁体的な振る舞いをする。半導体的な特性を有する場合は、絶縁体的な特性を有する場合と比較してより大きな電流が得られる。ＳｉＮｚの窒素組成ｚの範囲が、０＜ｚ≦０．８５のとき、１００００Ａ／ｃｍ２以上の電流密度を得ることができる。ＳｉＮｚは、その組成に窒素を含むことにより、大電流が流れた時の破壊耐性が高まると考えられる。
【００５４】
第１の電極１１３及び第２の電極１１６は、窒化シリコン（ＳｉＮｚ）に対し、界面がショットキー障壁として機能する材料であればよい。さらに、第１の電極１１３及び第２の電極１１６に異なる仕事関数（ｗｏｒｋ  ｆｕｎｃｔｉｏｎ）を有する電極材料を用いれば、正のバイアス領域と負のバイアス領域で非対称の特性を有する双方向型の非線形素子を構成することができる。また、単方向型の非線形素子でよい場合（不揮発性記憶素子がユニポーラ型の場合）は、第１の電極１１３及び第２の電極１１６のいずれか一方のみ、界面にショットキー障壁が形成されるように構成してもよい。このような第１の電極１１３あるいは第２の電極１１６の材料としては、抵抗変化素子が抵抗変化する際に流れる電流が発生する熱に対しても安定なＴａＮを用いることができる。なお、第１の電極１１３あるいは第２の電極１１６の材料としては、ＴａＮ以外にも、体心立法格子（ｂｃｃ）構造を有するα−タングステン（Ｗ）あるいは窒化チタン（ＴｉＮ）も用いることができる。非線形素子の電極材料として高融点金属や金属窒化物を用いることにより、大電流が流れた時の破壊耐性が高まると考えられる。
【００５５】
上記のような非線形素子をクロスポイント型のメモリセルに用いる場合、重要な点は、書き込み時に流れる電流に耐えられる材料及び構造と、閾値電圧ＶＦの調整である。大電流に耐えられる材料は、上記のように、電極としてＴａＮ、Ｗ、あるいはＴｉＮを用い、半導体層としてＳｉＮｚを用いることで達成できる。閾値電圧ＶＦは、メモリセルに印加される書き込み電圧をＶＰ、読み出し電圧をＶＲとしたとき、
ＶＰ＞ＶＲ＞ＶＦ＞ＶＰ／２
の関係を満たすようにＶＦを調整する必要がある。ここで、ＶＰ／２は、非選択のビット線またはワード線に印加される電圧である。
【００５６】
ＶＦの値は用いる抵抗変化層の材料や膜厚、構成によって異なるが、電極材料、ＳｉＮｚの窒素含有量、膜厚等により調整することが可能である。
【００５７】
本実施の形態において、障壁層１１５は、層間絶縁層１１４に形成されたメモリセルホール１４０（直径５０〜５００ｎｍ程度）の底部及び側壁に形成されており、当該底部に形成された部分が第１の電極１１３と接している。このようにして障壁層１１５が形成されたメモリセルホール１４０の内部に、第２の電極１１６及び抵抗変化層１１７がこの順に積層されて設けられている。
【００５８】
また、上述したとおり障壁層１１５が半導体層で構成されているため、第１の電極１１３における障壁層１１５と接している領域と、障壁層１１５と、第２の電極１１６との積層構造がＭＳＭ（金属／半導体／金属）ダイオードとして機能する。なお、本発明はこれに限定されるわけではない。例えば、障壁層１１５を絶縁体層で構成し、第１の電極１１３における障壁層１１５と接している領域と、障壁層１１５と、第２の電極１１６との積層構造がＭＩＭ（金属／絶縁体／金属）ダイオードとして機能するように構成してもよい。この場合、障壁層１１５の絶縁体としては、ＳｉＯ２、Ｓｉ３Ｎ４、Ｔａ２Ｏ５等を用いることができる。
【００５９】
抵抗変化層１１７は、第１の抵抗変化層１１７ａと、第１の抵抗変化層１１７ａよりも酸素含有率が高い第２の抵抗変化層１１７ｂとの積層構造で構成されている。本実施形態においては、第１の抵抗変化層及び第２の抵抗変化層を、酸素不足型の遷移金属酸化物で構成した場合について説明する。なお、酸素不足型の遷移金属酸化物とは、化学量論的な組成を有する酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。通常、化学量論的な組成を有する酸化物は、絶縁体、あるいは非常に高い抵抗値を有する。例えば遷移金属がＴａの場合、化学量論的な酸化物の組成はＴａ２Ｏ５であって、ＴａとＯの原子数の比率（Ｏ／Ｔａ）は２．５である。したがって、酸素不足型のＴａ酸化物において、ＴａとＯの原子比は０より大きく、２．５より小さいことになる。
【００６０】
本実施の形態において、酸素不足型の遷移金属酸化物は、酸素不足型のタンタル酸化物であることが好ましい。より好適には、抵抗変化層１１７は、ＴａＯｘ（但し、０＜ｘ＜２.５）で表される組成を有する第１の抵抗変化層（第１のタンタル酸化物層）１１７ａと、ＴａＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２の抵抗変化層（第２のタンタル酸化物層）１１７ｂとの積層構造を少なくとも有している。ここで、抵抗変化素子として安定した動作を実現するためには、ＴａＯｘは０．８≦ｘ≦１．９を満足するように、且つ、ＴａＯｙは、２．１≦ｙ＜２．５を満足するように調整することが好ましい。
【００６１】
このように、第２の抵抗変化層１１７ｂの酸素含有率を第１の抵抗変化層１１７ａよりも高くすることにより、上部電極（ここでは第３の電極１１８）と第２の抵抗変化層１１７ｂとの界面において酸化又は還元による抵抗変化現象が発現しやくなる。したがって、抵抗変化現象が発現しやすくなるため、上下電極間に印加する電圧は１．５〜２Ｖ程度でよく、これにより、低電圧駆動が可能なメモリセルを実現することができる。
【００６２】
また、第２の抵抗変化層１１７ｂの膜厚を第１の抵抗変化層１１７ａの膜厚より薄く形成することにより、高速で可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性も実現可能となる。かかる知見をもたらした実験結果の詳細な説明は、国際公開２００８／１４９４８４号に記載されているので、ここでは省略する。
【００６３】
なお、上述したとおり、本実施の形態において、第２の電極１１６は窒化タンタル（ＴａＮ）で構成され、上部電極を構成する第３の電極１１８は白金（Ｐｔ）で構成されている。ここで、白金の標準電極電位（standard electrode potential）をＶ２とするとＶ２は１．１８８ｅＶであり、窒化タンタルの標準電極電位をＶ１とするとＶ１は０．４８ｅＶである。一般に標準電極電位は酸化されやすさの一つの指標として用いられ、この値が大きければ酸化されにくく、小さければ酸化されやすいことを意味する。電極と抵抗変化層との標準電極電位の差が大きいほど抵抗変化が起こりやすく、その差が小さくなるにつれて抵抗変化が起こりにくいことから、酸化のされやすさが抵抗変化現象のメカニズムに大きな役割を果たしていると推測される。タンタル（Ｔａ）の標準電極電位をＶｔとするとＶｔは−０．６ｅＶであり、Ｖｔ＜Ｖ２の関係を満たすことから、白金で構成された第３の電極１１８（上部電極）と第２の抵抗変化層１１７ｂとの界面付近の第２の抵抗変化層１１７ｂで酸化タンタルの酸化還元反応が起こり、酸素の授受が行われて、抵抗変化現象が発現する。また、Ｖ２＞Ｖ１の関係を満たすことから、この酸化還元反応は、窒化タンタルで構成された第２の電極１１６と第１の抵抗変化層１１７ａとの界面よりも、白金で構成された第３の電極１１８と第２の抵抗変化層１１７ｂとの界面に優先的に発現する。そのため、抵抗変化現象が発現する電極−抵抗変化層の界面を一方の界面に固定することができ、他方の界面で抵抗変化現象が起こることに伴う誤動作を防止することができる。かかる知見をもたらした実験結果の詳細な説明は、国際公開２００９／０５０８３３号に記載されているので、ここでは省略する。
以上のように、本発明の実施の形態１に係る不揮発性記憶素子では、層間絶縁層１１４に形成されたメモリセルホール１４０内に、障壁層１１５、第２の電極１１６及び抵抗変化層１１７が形成されているので、メモリセルの微細化を図ることができる。そのため、大容量で高集積化に適した抵抗変化型の不揮発性記憶装置を実現することができる。
【００６４】
［不揮発性記憶素子の製造方法］
次に、上述した本発明の実施の形態１に係る不揮発性記憶素子の製造方法について図４Ａ〜図４Ｈを用いて説明する。
【００６５】
図４Ａ〜図４Ｈは、本発明の実施の形態１に係る不揮発性記憶素子の要部の製造工程を示す断面図である。
【００６６】
まず、図４Ａに示すように、シリコン基板等の半導体基板である基板１３０上に所望のマスクを用いて銅配線である下部配線１１２を形成し、さらにその上に所望のマスクを用いて窒化タンタル層である第１の電極１１３を形成する。その後に、第１の電極１１３を含む基板１３０の全面に１５０〜５００ｎｍ程度の厚みでシリコン酸化膜で構成された層間絶縁層１１４を形成し、その層間絶縁層１１４を貫通して第１の電極１１３と接続する直径が５０〜３００ｎｍ程度のメモリセルホール（開口）１４０を形成する。
【００６７】
次に、図４Ｂに示すように、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により窒化シリコンを堆積し、メモリセルホール１４０内の底面全面（第１の電極１１３の表面）及び側面全面と層間絶縁層１１４上とに５〜２５ｎｍ程度の厚みの窒化シリコン層で構成された障壁層１１５（ＳｉＮｚと表した場合にｚ＝０．３）を形成する。さらに、ＡＬＤ法により窒化タンタルを堆積し、メモリセルホール１４０内に窒化タンタル層を埋め込み形成して、障壁層１１５上に窒化タンタルで構成された第２の電極１１６を形成する。これにより、層間絶縁層１１４のメモリセルホール１４０内に、障壁層（窒化シリコン層）１１５及び第２の電極（窒化タンタル層）１１６が埋め込み形成される。
【００６８】
次に、図４Ｃに示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって、層間絶縁層１１４が露出するまで障壁層（窒化シリコン層）１１５及び第２の電極（窒化タンタル層）１１６を除去することにより平坦化処理を行う。
【００６９】
次に、図４Ｄに示すように、エッチバックによりメモリセルホール１４０内の第２の電極（窒化タンタル層）１１６の上層部部分を除去する。本実施の形態では、第２の電極１１６の厚みが５０ｎｍ程度になるまで除去する。また、第２の電極１１６をエッチバックするとき、層間絶縁層１１４のメモリセルホール１４０の側壁に形成された障壁層（窒化シリコン層）１１５も一部除去される。
【００７０】
次に、図４Ｅに示すように、タンタルターゲットをアルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング（Ｒｅａｃｔｉｖｅ  Ｓｐｕｔｔｅｒｉｎｇ）法によって、層間絶縁層１１４のメモリセルホール１４０を埋めるようにしてタンタル酸化物層を堆積して、第２の電極１１６及び層間絶縁層１１４の上に抵抗変化層１１７を形成する。なお、本実施の形態では、抵抗変化層（タンタル酸化物層）１１７における酸素含有率は、４５ａｔｍ％以上、６５ａｔｍ％以下としている。
【００７１】
その後、図４Ｆに示すように、ＣＭＰによって、層間絶縁層１１４が露出するまで抵抗変化層（タンタル酸化物層）１１７を除去することにより平坦化処理を行う。
【００７２】
次に、上記のようにして形成されたタンタル酸化物層の最表面をプラズマ酸化法等で酸化することによりその表面を改質する。これにより、図４Ｇに示すように、タンタル酸化物層の表面に、当該タンタル酸化物層の酸化されなかった領域（第１領域）よりも酸素含有率の高い領域（第２領域）が形成される。これらの第１領域及び第２領域が第１の抵抗変化層１１７ａ及び第２の抵抗変化層１１７ｂにそれぞれ相当し、このようにして形成された第１の抵抗変化層１１７ａ及び第２の抵抗変化層１１７ｂによって抵抗変化層１１７が構成されることになる。
【００７３】
なお、本実施の形態では、第２の抵抗変化層１１７ｂの厚みが５ｎｍ程度となるように抵抗変化層の表面を改質した。抵抗変化層がタンタル酸化物の場合は、第２の抵抗変化層１１７ｂの厚みが１〜８ｎｍのときに良好な抵抗変化特性が得られる。また、後述するように抵抗変化層はハフニウム酸化物またはジルコニウム酸化物等で構成されていてもよいが、抵抗変化層がハフニウム酸化物の場合は、第２の抵抗変化層１１７ｂの厚みが３〜４ｎｍのときに良好な抵抗変化特性が得られ、抵抗変化層がジルコニウム酸化物の場合は、第２の抵抗変化層１１７ｂの厚みが１〜５ｎｍのときに良好な抵抗変化特性が得られる。
【００７４】
そして、図４Ｈに示すように、層間絶縁層１１４のメモリセルホール１４０を覆うようにして、スパッタリング法により、抵抗変化層１１７及び層間絶縁層１１４の上に、白金で構成された第３の電極１１８、窒化タンタルで構成されたバリア層１１９、及び銅配線である上部配線１１１を所望のマスクを用いて形成する。
【００７５】
本実施の形態の場合、上述したように障壁層１１５をメモリセルホール１４０内に成膜し、その上部に第２の電極１１６を直接埋め込み形成するので、障壁層（ＳｉＮｚ層）１１５がエッチング工程にさらされることなく形成することができ、また、その膜厚を容易に制御することができる。しかもＭＳＭダイオードで特に重要な金属と半導体との界面がエッチングによるダメージを受けないため、良好な界面状態を実現することができる。また、障壁層１１５及び第１の電極１１３が酸素バリア層として機能することによって、下部配線１１２の酸化を抑制することができる。さらに、窒化シリコンはシリコン酸化膜に対して良好な密着性を有しているため、シリコン酸化膜で構成された層間絶縁層１１４のメモリセルホール１４０の底部のみならず側壁にも窒化シリコンで構成される障壁層１１５が形成されることによって、障壁層１１５は密着層としても有効に機能し得る。
【００７６】
また、同様にして、抵抗変化層１１７をメモリセルホール１４０の上部領域に埋め込み形成することになるので、埋めこみが容易で、安定した動作を実現できる。なお、抵抗変化層の上にダイオードを設る構成と比べると、本実施の形態のようにダイオードの上に抵抗変化層を設ける構成の方が、抵抗変化層の上面を酸化することにより高抵抗層を実現できるなど、抵抗変化層の組成を制御しやすいという利点もある。
【００７７】
なお、本実施の形態では、酸素含有率が低いタンタル酸化物層の最表面を酸化するという簡易なプロセスによって、酸素含有率が低い層及び酸素含有率が高い層の積層構造を形成しているが、本発明はこれに限定されない。例えば、酸素含有率が低い層の上に酸素含有率が高い層を堆積させることによって当該積層構造を実現するようにしてもよい。
【００７８】
以上のように、本実施の形態によれば、微細化に適したメモリセル構造を簡易なプロセスで実現するとともに、安定な抵抗変化を可能とする不揮発性記憶素子及び不揮発性記憶装置を実現することができる。
【００７９】
（実施の形態１の変形例）
次に、本発明の実施の形態１の変形例１について、図５を用いて説明する。図５は、本発明の実施の形態１の変形例に係る不揮発性記憶装置が備えるメモリセル（不揮発性記憶素子）の構成を示す断面図である。この図５も図３と同様に、図２のＢ部における構成が示されている。
【００８０】
図３に示す本発明の実施の形態１に係る不揮発性記憶素子では、障壁層１１５は、メモリセルホール１４０の底面と側面の一部とに形成されているが、図５に示すように、本発明の実施の形態１の変形例に係るメモリセル１１０Ａでは、障壁層１１５Ａは、メモリセルホール１４０の底面全面と側面全面とに形成されている。すなわち、本変形例では、障壁層１１５Ａが、メモリセルホール１４０の内面全面を被覆するように形成されている。また、抵抗変化層１１７Ａを構成する第１の抵抗変化層１１７ａＡ及び第２の抵抗変化層１１７ｂＡは、層間絶縁層１１４に接することなくメモリセルホール１４０内に埋め込み形成されている。
【００８１】
なお、本変形例の不揮発性記憶素子及び不揮発性記憶装置におけるその他の構成については、本発明の実施の形態１の場合と同様であるので、説明を省略する。また、本変形例に係る不揮発性記憶素子は、実施の形態１と同様の方法にして製造することができる。        
【００８２】
（実施の形態２）
次に、本発明の実施の形態２について、図６を用いて説明する。図６は、本発明の実施の形態２に係る不揮発性記憶装置が備えるメモリセルの構成を示す断面図である。この図６も図３と同様に、図２のＢ部における構成が示されている。  上述したように、本発明の実施の形態１に係る不揮発性記憶素子では、第２の電極１１６は窒化タンタルで構成したが、第２の電極１１６の材料は実施の形態１の場合の窒化タンタルに限定されるわけではなく、他のものでもよい。
【００８３】
本実施の形態２では、第２の電極の材料として、αタングステン（α―Ｗ）を用いた場合のメモリセル（不揮発性記憶素子）について説明する。
【００８４】
図６に示すように、本実施の形態の不揮発性記憶装置が備えるメモリセル３００では、層間絶縁層１１４に形成されたメモリセルホール１４０内に、障壁層１１５と、第２の電極３０１と、抵抗変化層１１７とが埋め込まれている。ここで、第２の電極３０１は、αタングステンで構成されている。
【００８５】
本実施の形態で用いられるαタングステンは、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で形成できるため、埋め込み性に優れているという特性を有する。したがって、本実施の形態に係るメモリセル３００では、第２の電極１１６を窒化タンタルで構成した第１の実施形態と比較して、第２の電極３０１をメモリセルホール１４０内に容易に埋め込み形成することができるという利点がある。また、現行の半導体製造プロセスとの整合性も良いとの利点もある。
【００８６】
なお、本実施の形態に係る不揮発性記憶素子及び不揮発性記憶装置におけるその他の構成、及び製造方法については、実施の形態１の場合と同様であるので、説明を省略する。
【００８７】
（実施の形態３）
次に、本発明の実施の形態３について、図７を用いて説明する。図７は、本発明の実施の形態３に係る不揮発性記憶装置が備えるメモリセルの構成を示す断面図である。
【００８８】
図３に示す本発明の実施の形態１に係る不揮発性記憶素子では、抵抗変化層１１７を構成する第１の抵抗変化層１１７ａ及び第２の抵抗変化層１１７ｂが層間絶縁層１１４のメモリセルホール１４０内に埋め込まれている。これに対し、本発明の実施の形態３に係る不揮発性記憶装置が備えるメモリセル４００では、第２の抵抗変化層１１７ｂがメモリセルホール外に形成されていることが、第１の実施形態の構造と異なっている。
【００８９】
図７に示すように、本実施の形態に係る不揮発性記憶装置が備えるメモリセル４００では、抵抗変化層１１７を構成する第２の抵抗変化層１１７ｂが、層間絶縁層１１４のメモリセルホール１４０を覆うようにして層間絶縁層１１４上に形成されている。なお、第１の抵抗変化層１１７ａは、メモリセルホール１４０内に埋め込み形成されている。このように、本実施の形態において、第２の抵抗変化層１１７ｂは、メモリセルホール１４０内に埋め込まれた第１の抵抗変化層１１７ａ上と層間絶縁層１１４上とに跨るようにして形成されている。
【００９０】
そして、その第２の抵抗変化層１１７ｂの上には、白金で構成された第３の電極１１８、バリア層１１９及び上部配線１１１が設けられている。第３の電極１１８及びバリア層１１９は上部電極を構成している。
【００９１】
なお、本実施の形態に係る不揮発性記憶素子及び不揮発性記憶装置におけるその他の構成、及び製造方法については、実施の形態１の場合と同様であるので、説明を省略する。
【００９２】
本実施の形態において、第２の抵抗変化層１１７ｂは、スパッタリング法により層間絶縁層１１４上に所望のマスクを用いて堆積させることによって形成される。これにより、第２の抵抗変化層１１７ｂの膜厚均一性を向上させることができる。
【００９３】
また、本実施の形態のように、第２の抵抗変化層１１７ｂの少なくとも一部を層間絶縁層１１４と第３の電極１１８との間に設けることによって、密着性が良くないシリコン酸化膜（層間絶縁層１１４）と白金（第３の電極１１８）とが直接接触することを避けることができるため、密着性を向上させることができる。すなわち、本実施の形態では、第２の抵抗変化層１１７ｂを密着層として用いることが可能になる。
【００９４】
なお、本実施の形態に係る不揮発性記憶素子及び不揮発性記憶装置におけるその他の構成、及び製造方法については、実施の形態１の場合と同様であるので、説明を省略する。
【００９５】
（実施の形態４）
次に、本発明の実施の形態４について、図８を用いて説明する。図８は、本発明の実施の形態４に係る不揮発性記憶装置が備えるメモリセルの構成を示す断面図である。
【００９６】
本発明の実施の形態４に係るメモリセル５００においても、図７に示す本発明の実施の形態３に係るメモリセル４００と同様に、第２の抵抗変化層１１７ｂは層間絶縁層１１４のメモリセルホール１４０外に形成されている。しかし、実施の形態３では、図７に示すように、第２の抵抗変化層１１７ｂは層間絶縁層１１４の一部の上にしか形成されていないが、本実施の形態では、実施の形態３の場合と異なり、図８に示すように、層間絶縁層１１４上の全面に第２の抵抗変化層１１７ｂが形成されている。すなわち、本実施の形態において、第２の抵抗変化層１１７ｂは、メモリセルホール１４０内に埋め込み形成された第１の抵抗変化層１１７ａを覆うようにして層間絶縁層１１４上の全面にスパッタリング法により形成されている。
【００９７】
そして、第２の抵抗変化層１１７ｂの上には、さらに層間絶縁層１１４ｂが形成され、当該層間絶縁層１１４ｂに形成したライン状の溝１２０の内部において、第２の抵抗変化層１１７ｂ上に、第３の電極１１８、バリア層１１９及び上部配線１１１が形成されている。第３の電極１１８及びバリア層１１９は上部電極を構成している。このように、本実施形態では、第２の抵抗変化層１１７ｂが、下層の層間絶縁層１１４と上層の層間絶縁層１１４ｂとで挟まれるようにして構成される。
【００９８】
なお、本実施の形態に係る不揮発性記憶素子及び不揮発性記憶装置におけるその他の構成、及び製造方法については、実施の形態３の場合と同様であるので、説明を省略する。
【００９９】
本実施の形態でも、実施の形態３の場合と同様に、第２の抵抗変化層１１７ｂの膜厚均一性を向上させることができ、しかも、この第２の抵抗変化層１１７ｂを密着層として機能させることができるという効果が奏される。
【０１００】
（実施の形態５）
次に、本発明の実施の形態５について、図９を用いて説明する。図９は、本発明の実施の形態５に係る不揮発性記憶装置が備えるメモリセルの構成を示す断面図である。
【０１０１】
図９に示すように、本発明の実施の形態５に係る不揮発性記憶装置が備えるメモリセル６００では、メモリセルホール１４０が層間絶縁層１１４を貫通して第１の電極１１３内にまで形成されている。
【０１０２】
具体的には、本実施の形態において、第１の電極１１３は、第１の窒化タンタル層１１３ａと第２の窒化タンタル層１１３ｂとの積層構造となっており、さらに、第１の窒化タンタル層１１３ａと第２の窒化タンタル層１１３ｂとの間には、白金（Ｐｔ）で構成されたエッチストップ層６０１が形成されている。エッチストップ層６０１が、エッチングによりメモリセルホール１４０を形成する際のエッチングのストップ層となる。
【０１０３】
すなわち、本実施の形態では、層間絶縁層１１４内にメモリセルホール１４０を形成する場合に、層間絶縁層１１４を、フッ素系エッチングガスを用いたドライエッチでエッチングした後、塩素系エッチングガスを用いたドライエッチでエッチストップ層６０１に達するまで第２の窒化タンタル層１１３ｂをエッチングする。次に、Ａｒガスによるスパッタエッチング法によりメモリセルホール１４０の底部のエッチストップ層６０１を完全に除去し、第１の窒化タンタル層１１３ａを露出させる。これにより、メモリセルホール１４０の底面だけではなく側面にも窒化タンタルで構成された第１の電極１１３が露出することになる。
【０１０４】
そして、このようにして形成されたメモリセルホール１４０内に、障壁層１１５、第２の電極１１６及び抵抗変化層１１７が順次形成され、メモリセルホール１４０にこれらの層が埋め込み形成される。
【０１０５】
なお、本実施の形態に係る不揮発性記憶素子及び不揮発性記憶装置におけるその他の構成、及び製造方法については、実施の形態１の場合と同様であるので、説明を省略する。
【０１０６】
上述したような構成とすることにより、障壁層１１５は、メモリセルホール１４０の底面において第１の窒化タンタル層１１３ａとコンタクトし、その側面の一部において第２の窒化タンタル層１１３ｂとコンタクトする。これにより、障壁層１１５と第１の電極１１３（第１の窒化タンタル層１１３ａ＋エッチストップ層６０１＋第２の窒化タンタル層１１３ｂ）との接触領域を増やすことができるため、実効的なダイオード面積を拡大することができ、大電流化を実現することができる。
【０１０７】
（実施の形態６）
次に、本発明の実施の形態６について、図１０を用いて説明する。図１０は、本発明の実施の形態６に係る不揮発性記憶装置が備えるメモリセルの構成を示す断面図である。
【０１０８】
図１０に示すように、本発明の実施の形態６に係る不揮発性記憶装置が備えるメモリセル７００では、実施の形態３及び４の場合と同様に、第２の抵抗変化層１１７ｂがメモリセルホール１４０外に形成されている。本実施の形態が実施の形態３及び４と異なる点は、第２の抵抗変化層１１７ｂの形成領域及び形成方法である。
【０１０９】
より詳細に説明すると、本実施の形態では、第２の抵抗変化層１１７ｂは、層間絶縁層１１４ａのメモリセルホール１４０を覆うようにして形成された層間絶縁層１１４ｂ内に形成されたライン状の溝１２０の底部及び側壁に形成されている。つまり、この溝１２０は、図１０の下部配線１１２に垂直方向、すなわち上部配線１１１の配置方向に連続的に形成されている。なお、層間絶縁層１１４ｂに形成された溝１２０の幅は、メモリセルホール１４０の直径よりも大きくなるように構成されており、溝１２０の底部における第２の抵抗変化層１１７ｂの少なくとも一部が層間絶縁層１１４ａと第３の電極１１８とで挟まれるように構成されている。また、層間絶縁層１１４ｂの溝１２０の底部における第２の抵抗変化層１１７ｂの上には白金（Ｐｔ）からなる第３の電極１１８が形成され、第３の電極１１８上には銅配線である上部配線１１１が形成されている。
【０１１０】
本実施の形態に係るメモリセル７００は、以下のようにして製造することができる。
【０１１１】
まず、図４Ｆに示されるようにして、メモリセルホール１４０内に所定の材料（障壁層１１５、第２の電極１１６、第１の抵抗変化層１１７ａ）を埋め込み形成した後、ＣＭＰによって層間絶縁層１１４が露出するまで第１の抵抗変化層１１７ａを除去する。なお、図４Ｆにおいて、障壁層１１５は、メモリセルホール１４０内の底面と側壁の一部のみに形成されているが、底面と側壁全面に堆積したのちに、上述した所定の材料を埋め込み形成すればよい。
【０１１２】
次に、メモリセルホール１４０を覆うようにして、層間絶縁層１１４ａ上に層間絶縁層１１４ｂを形成する。その後、層間絶縁層１１４ｂを貫通して第１の抵抗変化層１１７ａと接続する溝１２０を形成する。
【０１１３】
次に、層間絶縁層１１４ｂ内の溝１２０の底部及び側壁に第２の抵抗変化層１１７ｂを形成する。その後、溝１２０の底部における第２の抵抗変化層１１７ｂの上に、白金で構成された第３の電極１１８を形成し、銅配線である上部配線１１１をダマシンプロセスにより形成する。
【０１１４】
なお、本実施の形態に係る不揮発性記憶素子及び不揮発性記憶装置におけるその他の構成、及び製造方法については、実施の形態１の場合と同様であるので、説明を省略する。
【０１１５】
上述したように、本実施の形態の場合、Ｃｕダマシンプロセスとの整合を図ることができるという利点がある。また、第２の抵抗変化層１１７ｂを、Ｃｕの拡散を防止するための拡散防止層として用いることが可能になるという利点もある。
【０１１６】
（その他の実施の形態）
以上、本発明に係る不揮発性記憶素子及び不揮発性記憶装置並びに不揮発性記憶素子の製造方法について、各実施の形態に基づいて説明したが、本発明は、これらの実施形態に限定されるものではない。
【０１１７】
例えば、上記の各実施の形態において、抵抗変化層はタンタル酸化物で構成されていたが、本発明はこれに限定されるわけではない。抵抗変化層は、例えば、ハフニウム（Ｈｆ）酸化物またはジルコニウム（Ｚｒ）酸化物などで構成されていてもよい。
【０１１８】
この場合、抵抗変化素子としてハフニウム酸化物の積層構造を採用する場合は、第１のハフニウム酸化物の組成をＨｆＯｘとし、第２のハフニウム酸化物の組成をＨｆＯｙとすると、０．９≦ｘ≦１．６程度であって、１．８＜ｙ＜２．０程度であることが好ましい。第２ハフニウム酸化物の膜厚は３ｎｍ以上、４ｎｍ以下であることが好ましい。
【０１１９】
同じくジルコニウム酸化物の積層構造を採用する場合は、第１のジルコニウム酸化物の組成をＺｒＯｘとし、第２のジルコニウム酸化物の組成をＺｒＯｙとすると、０．９≦ｘ≦１．４程度であって、１．９＜ｙ＜２．０程度であることが好ましい。第２のジルコニウム酸化物の膜厚は１ｎｍ以上、５ｎｍ以下であることが好ましい。
【０１２０】
また、第２の電極１１６及び第３の電極１１８は、上記実施の形態においては、それぞれ窒化タンタル（ＴａＮ）及び白金（Ｐｔ）を用いて説明したが、それらに限定されるものではなく、第２の電極の標準電極電位をＶ１、第３の電極の標準電極電位をＶ２、抵抗変化層を構成する遷移金属の標準電極電位をＶｔとした時、Ｖ２＞Ｖｔ、Ｖ２＞Ｖ１の関係を満足する材料であればよい。
【０１２１】
具体的には、抵抗変化膜がタンタル酸化物の場合であって、第２の電極が、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）からなる群から選択されたときには、第３の電極は、タンタル酸化物の標準電極電位よりも標準電極電位が高い材料として、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、銀（Ａｇ）、銅（Ｃｕ）等からなる群から１つ又は複数選択されてもよい。また、第２の電極が、Ｔａ、Ｔｉ、Ａｌからなる群から選択されたときには、第３の電極は、Ｐｔ、Ｉｒ、Ｐｄ、Ａｇ、Ｃｕ、Ｗ、Ｎｉ、ＴａＮからなる群から１つ又は複数選択されてもよい。一方、抵抗変化膜がハフニウム酸化物の場合であって、第２の電極が、Ａｌ、Ｔｉ、ハフニウム（Ｈｆ）からなる群から選択されたときには、第３の電極は、ハフニウム酸化物の標準電極電位よりも標準電極電位が高い材料として、Ｐｔ、Ｉｒ、Ｐｄ、Ａｇ、Ｃｕ等からなる群から１つ又は複数選択されてもよい。より好適には、第２の電極にＴａＮあるいはＷを用い、第３の電極にＰｔ、Ｉｒ、Ｐｄを用いることにより、抵抗変化幅を１桁以上確保することができ、かつ信頼性的にも良好な抵抗変化素子を形成することができる。
【０１２２】
また、本実施の形態では、抵抗変化層１１７は、第１の抵抗変化層１１７ａと第２の抵抗変化層１１７ｂとの２層構造としたが、これに限らない。例えば、抵抗変化層１１７を３層以上の複数層の構造としても構わない。例えば、第３の抵抗変化層としてタンタル酸化物層や他の遷移金属酸化物の層などを適宜形成することができる。
【０１２３】
その他、本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施形態における各構成要素を任意に組み合わせてもよい。
【産業上の利用可能性】
【０１２４】
本発明は、パーソナルコンピュータまたは携帯型電話機などの種々の電子機器に用いられる不揮発性記憶素子及び不揮発性記憶装置並びに不揮発性記憶素子の製造方法などとして有用である。
【符号の説明】
【０１２５】
１００    不揮発性記憶装置
１０１    メモリ本体部
１０２，２００    メモリセルアレイ
１０３    行選択回路／ドライバ
１０４    列選択回路／ドライバ
１０５    書き込み回路
１０６    センスアンプ
１０７    データ入出力回路
１０８    アドレス入力回路
１０９    制御回路
１１０，１１０Ａ，２８０，３００，４００，５００，６００，７００    メモリセル
１１１    上部配線
１１２    下部配線
１１３    第１の電極
１１３ａ  第１の窒化タンタル層
１１３ｂ  第２の窒化タンタル層
１１４，１１４ａ，１１４ｂ    層間絶縁層
１１５，１１５Ａ    障壁層
１１６，３０１    第２の電極
１１７，１１７Ａ，２３０    抵抗変化層
１１７ａ，１１７ａＡ    第１の抵抗変化層
１１７ｂ，１１７ｂＡ    第２の抵抗変化層
１１８    第３の電極
１１９    バリア層
１２０    溝
１３０    基板
１４０    メモリセルホール
２１０，ＢＬ０，ＢＬ１，ＢＬ２    ビット線
２２０，ＷＬ０，ＷＬ１，ＷＬ２    ワード線
２４０  上部電極
２５０  下部電極
２６０  抵抗変化素子
２７０  非線形素子
６０１  エッチストップ層
Ｍ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，ＭＣ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３    メモリセル
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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