(57)【特許請求の範囲】
【請求項１】
高周波信号が入出力される複数の端子間に接続されたｎ段の半導体トランジスタを備えた高周波スイッチであって、
前記半導体トランジスタは、基板と、前記基板に設けられた絶縁層と、前記絶縁層における前記基板とは反対側に設けられたシリコン層とを有し、
前記半導体トランジスタは、前記シリコン層に形成されたｎ型のソース領域とｎ型のドレイン領域とｐ型のボディ領域とを有するｎチャネル型であり、
前記半導体トランジスタをオフ状態にするべくゲートに与える電圧をＶｏｆｆ、前記半導体トランジスタのしきい電圧をＶｔｈ、前記半導体トランジスタのフラットバンド電圧をＶｆ、前記端子に入力する高周波信号の最大振幅をＶｐｉｎとした場合、
前記Ｖｏｆｆが負側へシフトすると、オフ状態の前記半導体トランジスタで発生する高調波歪が増大する特性を有し、Ｖｆ＜Ｖｏｆｆ＜［Ｖｆと（Ｖｔｈ−Ｖｐｉｎ／ｎ）との間の中間値］であることを特徴とする高周波スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体トランジスタを用いた高周波スイッチに関する。
【背景技術】
【０００２】
現在、移動体通信に使われるギガヘルツ帯の高周波スイッチに用いられるＦＥＴ（Field Effect Transistor）としては、高周波スイッチの特性として求められる低損失、大きな遮断特性を得るため、ＰＩＮダイオードを実装して組み合わせた構造や、化合物半導体を用いたものが主流である。しかしこれらはコストがかかり、また、今後、いくつかの通信形式・周波数が複合し高度化したシステムでは対応が困難になる。
【０００３】
そこで、安価で素子の集積度も高いシリコンデバイスで高周波スイッチを実現するための開発が進められており、例えば特許文献１には、ＳＯＩ（Silicon On Insulator）構造のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を高周波スイッチとして用いることが開示されている。
【０００４】
しかし、移動体通信に用いられる高周波スィッチには低損失、大きな遮断特性といった基本特性の他に線形性も求められる。特に高調波歪に関して厳しい規格がある。ＳＯＩ構造においても、シリコン自体が持つ容量の非線形性により、バルクシリコン（ＳＯＩ構造ではない通常の単結晶シリコンウェーハ）ほどではないにしても高調波歪が生じ、その高調波歪を抑えることが求められている。
【特許文献１】特開２０００−２９４７８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、高調波歪を抑えた高周波スイッチを提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、高周波信号が入出力される複数の端子間に接続されたｎ段の半導体トランジスタを備えた高周波スイッチであって、前記半導体トランジスタは、基板と、前記基板に設けられた絶縁層と、前記絶縁層における前記基板とは反対側に設けられたシリコン層とを有し、前記半導体トランジスタは、前記シリコン層に形成されたｎ型のソース領域とｎ型のドレイン領域とｐ型のボディ領域とを有するｎチャネル型であり、前記半導体トランジスタをオフ状態にするべくゲートに与える電圧をＶｏｆｆ、前記半導体トランジスタのしきい電圧をＶｔｈ、前記半導体トランジスタのフラットバンド電圧をＶｆ、前記端子に入力する高周波信号の最大振幅をＶｐｉｎとした場合、前記Ｖｏｆｆが負側へシフトすると、オフ状態の前記半導体トランジスタで発生する高調波歪が増大する特性を有し、Ｖｆ＜Ｖｏｆｆ＜［Ｖｆと（Ｖｔｈ−Ｖｐｉｎ／ｎ）との間の中間値］であることを特徴とする高周波スイッチが提供される。
【発明の効果】
【０００７】
本発明によれば、高調波歪を抑えた高周波スイッチが提供される。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照し、本発明の実施形態について説明する。
【０００９】
図１に、本発明の実施形態に係る高周波スイッチを用いた回路を模式的に示す。
【００１０】
この回路は、例えば３つの端子１１、１２、１３を有し、これら端子１１、１２、１３を介して高周波信号が入出力される。各端子１１、１２、１３は、抵抗Ｒを介して接地されており、直流的には電位０（Ｖ）となっている。
【００１１】
端子１１と端子１２との間には、ｎ段（ｎは自然数）の半導体トランジスタＴｒが直列に接続されている。各半導体トランジスタＴｒは、そのソース−ドレイン間が端子１１、１２間に接続され、ゲートに与える電圧を制御することで、端子１１、１２間の高周波信号の導通／遮断を切り替える。
【００１２】
同様に、端子１１と端子１３との間にも、ｎ段の半導体トランジスタＴｒが直列に接続されている。各半導体トランジスタＴｒのソース−ドレイン間は端子１１、１３間に接続され、ゲートに与える電圧を制御することで、端子１１、１３間の高周波信号の導通／遮断を切り替える。
【００１３】
半導体トランジスタＴｒは、ＳＯＩ（Silicon On Insulator）構造のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）であり、その断面図を図２に例示する。
【００１４】
半導体トランジスタＴｒは、基板１と、基板１の主面上に設けられた絶縁層２と、絶縁層２における基板１の主面とは反対側の面上に設けられたシリコン層３とを有する。
【００１５】
基板１としては、例えば高抵抗シリコン基板が用いられる。その他、基板１としては、サファイア、ＳｉＣ、ダイヤモンド等を用いてもよい。絶縁層２としては、例えばＢＯＸ（Buried Oxide）構造の酸化シリコンを用いることができる。
【００１６】
シリコン層３にトランジスタ素子が形成されている。具体的には、シリコン層３にはｎ＋型のソース領域７とｎ＋型のドレイン領域８が形成され、さらにこれらソース領域７とドレイン領域８との間にはｐ型のボディ領域６が形成されている。ボディ領域６上には、ゲート絶縁膜４を介してゲート電極５が設けられている。また、ソース領域７、ドレイン領域８は、それぞれ図示しないソース電極、ドレイン電極と接続されている。
【００１７】
この半導体トランジスタＴｒはｎチャネル型である。すなわち、ゲート電極５に所定のゲート電圧を印加することで、ボディ領域６の表層部に反転層（ｎチャネル）が形成され、ソース−ドレイン間が導通するオン状態になる。
【００１８】
図３は、半導体トランジスタＴｒにおけるドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示すＩｄ−Ｖｇ特性図である。
【００１９】
ゲート電極５に与えるゲート電圧Ｖｇがしきい電圧Ｖｔｈ以上になるとソース−ドレイン間にドレイン電流Ｉｄが流れ、オン状態となる。
【００２０】
再び図１を参照すると、この回路は、例えば携帯電話機等の移動体通信機器における送受信に用いられるＳＰＤＴ（Single-Pole Double-Throw）スイッチ回路であり、端子１１、１２、１３には３００（ＭＨｚ）以上の周波数、２０（ｄＢｍ）以上のパワーの高周波信号が入出力する。
【００２１】
端子１１をアンテナ端子、端子１２を送信端子、端子１３を受信端子とした場合、端子１１、１２間の半導体トランジスタＴｒがオン、端子１１、１３間の半導体トランジスタＴｒがオフになることにより端子１１、１２間が導通し、端子１１、１３間が遮断される送信モードとなり、端子１１、１３間の半導体トランジスタＴｒがオン、端子１１、１２間の半導体トランジスタＴｒがオフになることにより端子１１、１３間が導通し、端子１１、１２間が遮断される受信モードとなる。端子１１、１２間の半導体トランジスタＴｒと、端子１１、１３間の半導体トランジスタＴｒのオン／オフを制御することで、送信モードと受信モードが交互に繰り返される。
【００２２】
端子１１、１２間もしくは端子１１、１３間の半導体トランジスタＴｒは、通常、複数段設けられ、その場合、各半導体トランジスタＴｒのソース−ドレイン間には図示しない抵抗が接続され、半導体トランジスタＴｒの段数をｎ、各端子１１、１２、１３に入力される高周波信号の振幅をＶｐｉｎとすると、各半導体トランジスタＴｒのソース−ドレイン間には、ほぼ同じ振幅（Ｖｐｉｎ／ｎ）の高周波信号がかかるようになっている。
【００２３】
高周波スイッチで問題となる高調波歪の原因としては、オン状態の半導体トランジスタＴｒで発生する歪によるものと、オフ状態の半導体トランジスタＴｒで発生する歪によるものとがある。これらオン／オフ時の歪は半導体トランジスタＴｒのゲート幅に対してトレードオフの関係にあるが、スイッチとしての損失を規格内に抑えるために最低限必要なゲート幅を考えると、オン状態で発生する歪よりもオフ状態で発生する歪のほうが支配的になっている。そのため、半導体トランジスタＴｒがオフ状態で発生する歪を低く抑えることが高調波歪の低減に有効となる。
【００２４】
再び図３のＩｄ−Ｖｇ特性図を参照すると、半導体トランジスタＴｒをオフ状態にするべくゲートに与える電圧Ｖｏｆｆは、入力信号の最大振幅Ｖｐｉｎが大きくても、ゲート電圧がしきい電圧Ｖｔｈを超えて正側に振れて歪に直結するオン状態になるのを回避するため、Ｖｏｆｆ＜（Ｖｔｈ−Ｖｐｉｎ／ｎ）と設定される。
【００２５】
このＶｏｆｆの設定に際しては、半導体トランジスタＴｒがオン状態にならないようなある一定値以上という条件があるだけで、下限については特にこれまで条件はなく、通常、Ｖｏｆｆは（Ｖｔｈ−Ｖｐｉｎ／ｎ）よりもかなり低い電圧に設定されていた。
【００２６】
しかし、特に移動体通信に用いられる高周波スイッチでは線形性に対する要求が厳しく、また、シリコンはＧａＡｓに比べ高調波歪が大きく、したがって、オフ状態のトランジスタの高調波歪を抑えるという観点において、Ｖｏｆｆの設定に曖昧さが許されず、最適な条件が求められることになる。
【００２７】
本発明者は高調波歪にＶｏｆｆ依存性があるとの知見を得て、それに基づき、最適なＶｏｆｆの設定範囲を検討した。
【００２８】
前述したＳＯＩ構造の半導体トランジスタＴｒを１段だけとした場合における、高調波歪（２次高調波、３次高調波）のＶｏｆｆ依存性の測定結果を図４に示す。
【００２９】
半導体トランジスタＴｒのゲート幅は１（ｍｍ）、しきい電圧Ｖｔｈは０．４６（Ｖ）に設計した。また、その半導体トランジスタＴｒのＭＯＳ構造部において、ゲート電圧が０（Ｖ）のときに曲がっている半導体表面のエネルギーバンドをフラットにするために必要なフラットバンド電圧Ｖｆは−１．２（Ｖ）である。高周波信号の入力電力Ｐｉｎは９．１（ｄＢｍ）であり、半導体トランジスタＴｒは１段なのでその半導体トランジスタＴｒにかかる入力信号の振幅Ｖｐｉｎは０．９０（Ｖ）であり、（Ｖｔｈ−Ｖｐｉｎ）は−０．４４（Ｖ）となる。
【００３０】
Ｖｏｆｆが正側にずれ、Ｖｏｆｆ＞（Ｖｔｈ−Ｖｐｉｎ／ｎ）＝−０．４４（Ｖ）になってしまう領域は、入力信号のピーク付近で半導体トランジスタＴｒがオン状態になり、オフ状態での遮断特性を低下させるので絶対に設定してはいけない領域である。また、この領域では高調波歪も増大し、システム仕様を簡単に超えてしまう値になりやすい。
【００３１】
高調波歪の最小値は、Ｖｏｆｆが−０．８（Ｖ）付近のときであり、そこから負になると歪は増大している。高調波歪を最小にする値から、Ｖｏｆｆが負側にシフトすればするほど高調波歪は増大している。この原因として、以下に説明することが挙げられる。
【００３２】
図２に例示されるようなＭＯＳＦＥＴにおいて、ゲート電圧がフラットバンド電圧より低くなればなるほどチャネル下部のキャリア密度が増え、ソース−ドレイン間の容量だけでなく、チャネル下部のｐ型領域にも容量が生じる。この部分の容量が電圧に対して非線形性を持ち、高調波歪の主原因となることがわかった。ゲート電圧が低くなると、前述したようにチャネル下部のキャリア密度が増えて容量が増加し、電圧変化に対する容量変化分も増える。この電圧変化に対する容量依存性が高調波歪の非線形性、結果として高調波歪の増加にもつながる。この容量による歪を抑えるためには、チャネル下部のキャリアを減らすべく、Ｖｏｆｆ＞Ｖｆとすればよい。
【００３３】
また、ｎ段の半導体トランジスタＴｒが直列接続された場合において、各半導体トランジスタＴｒには、入力信号の振幅Ｖｐｉｎを段数ｎで割ったＶｐｉｎ／ｎの電圧がかかるが、Ｖｐｉｎが大きく、そのピーク時にゲートに対してＶｔｈを正側に超える電圧がかかってしまうと（Ｖｏｆｆ＞Ｖｔｈ−Ｖｐｉｎ／ｎになると）、半導体トランジスタＴｒがオン状態になり、非線形性が崩れ高調波歪みが増加してしまう。
【００３４】
以上のことから、Ｖｆ＜Ｖｏｆｆ＜（Ｖｔｈ−Ｖｐｉｎ／ｎ）という関係を満足するようにＶｏｆｆを設定すれば高調波歪を低く抑えることができる。Ｖｆはデバイス固有の値であり、Ｖｐｉｎはシステム（例えば移動体通信システム）の仕様で決まる。したがって、それらＶｆ、Ｖｐｉｎに応じて、上記関係を満足するように、プロセス条件でＶｔｈを設定し、Ｖｏｆｆを与える負電圧発生回路の出力電圧を設定すれば、高調波歪を抑えた高周波スィッチを実現することができる。
【００３５】
なお、Ｖｆ＞（Ｖｔｈ−Ｖｐｉｎ／ｎ）の場合は、Ｖｏｆｆ＝（Ｖｔｈ−Ｖｐｉｎ／ｎ）のときに歪は最小になるが、Ｖｏｆｆのばらつきに対してマージンがなくなる。そのため、Ｖｆ＜（Ｖｔｈ−Ｖｐｉｎ／ｎ）となるようにＶｔｈを設定すれば、Ｖｏｆｆのばらつきに対してのマージンを確保し、歪に対しての歩留まりを向上させることができる。
【００３６】
また、Ｖｆと（Ｖｔｈ−Ｖｐｉｎ／ｎ）との間の中間値をＶｉｎｔとすると、図４より明らかなように、Ｖｏｆｆの変化に対する高調波歪の変化率は、Ｖｉｎｔより負側（ＶｉｎｔとＶｆとの間）の方が、Ｖｉｎｔより正側（ＶｉｎｔとＶｔｈ−Ｖｐｉｎ／ｎとの間）よりも小さくなっている。特に、Ｖｏｆｆを（Ｖｔｈ−Ｖｐｉｎ／ｎ）付近に設定する場合においてＶｏｆｆが正側にずれてしまうと、高調波歪が大きく増大してしまう。
【００３７】
したがって、Ｖｏｆｆを、Ｖｆ＜Ｖｏｆｆ＜Ｖｉｎｔの範囲内で設定すれば、Ｖｏｆｆのばらつきに対する高調波歪の変化率が小さく、Ｖｏｆｆがばらついても高調波歪が大きく増大してしまうことがない。
【００３８】
また、ＳＯＩ構造を有するＭＯＳＦＥＴは、通常のＭＯＳＦＥＴよりも低寄生容量であるので、高周波動作における信号伝達損失の低減が可能である。さらに、ＳＯＩ構造を有するＭＯＳＦＥＴは、動作素子領域（シリコン層３）が絶縁層２によって基板１に対して完全に分離された構造であるので、高い抵抗を有するシリコン基板等を基板１として用いることで、優れた高周波特性（挿入損失及び遮断特性）を実現可能である。
【００３９】
前述したように、高周波スイッチにおけるオフ時の高調波歪の発生には容量の非線形性が影響している。その歪の原因となる容量とは、ゲートソース間・ゲートドレイン間の容量（ゲート容量）のほかに、ボディ領域とソース間の容量Ｃｂｓや、ボディ領域とドレイン間の容量Ｃｂｄが主になる。
【００４０】
例えば、図５に示すように、２段のトランジスタ（ＳＯＩ構造のＭＯＳＦＥＴ）Ｔｒ１、Ｔｒ２を、Ｔｒ１が高周波端子側になるように高周波端子とグランドとの間に直列接続させた場合を例に挙げ、トランジスタＴｒ１動作時の各電位を図６に示す。
【００４１】
各トランジスタがオフの場合、端子に入力してきた高周波信号は、２つのトランジスタに等分に電位が分配され、各トランジスタのドレイン電位Ｖｄは、入力された高周波信号信号の振幅Ａで、ソース電位Ｖｓはその半分の振幅１／２Ａで変化する。
【００４２】
また、各トランジスタにおけるゲート容量にかかる振幅は、ボディ領域の電位（ボディ電位）が固定の場合とフローティングの場合とで変わらないが、ボディ領域とソース間の容量Ｃｂｓにかかる振幅、およびボディ領域とドレイン間の容量Ｃｂｄにかかる振幅は、ボディ電位が固定の場合とフローティングの場合とで異なる。
【００４３】
ボディ電位が固定の場合は、Ｃｂｓに振幅１／２Ａの電圧が、Ｃｂｄに振幅Ａの電圧がかかるが、ボディ電位がフローティングの場合は、ボディ電位Ｖｂ＝（Ｖｄ＋Ｖｓ）／２となるので、Ｃｂｓ及びＣｂｄ共に振幅１／４Ａの電圧がかかる。
【００４４】
これらＣｂｓ、Ｃｂｄにかかる電圧振幅の違いが、容量の非線形性から生じる歪に大きな違いとなって現れる。すなわち、ボディ電位固定の場合はＣｂｓ、Ｃｂｄの方がゲート容量よりも歪要因として大きく影響し、ボディ電位がフローティングの場合はＣｂｓ、Ｃｂｄによる影響は小さくなり、ゲート容量による影響が歪要因として支配的になると思われ、その場合に本実施形態におけるゲート電圧の最適化が歪低減に有効となる。
【００４５】
ここで、図７に、高周波信号の入力電力Ｐｉｎの変化に対する高調波歪の変化を、ボディ領域をグランド（ＧＮＤ）電位に固定した場合と、フローティングにした場合の両ケースで測定した結果を示す。この測定においては、高周波信号入力端子とグランドとの間に、４段のトランジスタ（ＳＯＩ構造のＭＯＳＦＥＴ）を直列接続させて高周波スイッチを構成した。
【００４６】
図７の結果より、ボディ電位を、固定する（グランド電位にする）よりも、フローティングにした方が高調波歪を低く抑えられていることがわかる。
【００４７】
なお、前述した実施形態では、半導体トランジスタＴｒがｎチャネル型ＭＯＳとして説明したが、本発明はｐチャネル型ＭＯＳにも適用可能である。そのｐＭＯＳの場合、ｎＭＯＳの場合とは前述した関係式の不等号が逆になり、Ｖｆ＞Ｖｏｆｆ＞（Ｖｔｈ−Ｖｐｉｎ／ｎ）という関係を満足するようにＶｏｆｆを設定すれば高調波歪を低く抑えることができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態に係る高周波スイッチを用いた回路を模式的に示す回路図。
【図２】図１の回路に用いられる半導体トランジスタの断面構造を例示する模式図。
【図３】同半導体トランジスタのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性図。
【図４】半導体トランジスタをオフ状態にするべくゲートに与える電圧Ｖｏｆｆと、高調波歪（２次高調波、３次高調波）との関係を示すグラフ図。
【図５】高周波端子とグランドとの間にスイッチングトランジスタを２段直列接続させた高周波スイッチの構成を示す模式図。
【図６】図５のトランジスタにおける、ドレイン電位Ｖｄ、ソース電位Ｖｓ、フローティングにしたボディ電位Ｖｂを示す波形図。
【図７】ボディ電位をグランドに固定した場合と、フローティングにした場合とで、高調波歪の入力パワーＰｉｎ依存性を比較したグラフ。
【符号の説明】
【００４９】
１…基板、２…絶縁層、３…シリコン層、４…ゲート絶縁膜、５…ゲート電極、６…ボディ領域、７…ソース領域、８…ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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