(57)【特許請求の範囲】
【請求項１】
複数の相または端子に対応する巻線（１１、１２、１３）から構成される巻線組（１４）を有する回転電機（２）の駆動を制御する回転電機制御装置（１）であって、
前記巻線の各相または各端子に対応し電源（３）の高電位側に配置された第１スイッチング素子（２１、２２、２３）および低電位側に配置された第２スイッチング素子（２４、２５、２６）によりスイッチング素子対（２７、２８、２９）をなす複数のスイッチング素子（２１、２２、２３、２４、２５、２６）を有し、前記第１スイッチング素子および前記第２スイッチング素子がオンオフ作動することにより、前記電源から前記回転電機へ供給する電力を変換する電力変換器（２０）と、
前記第１スイッチング素子のオン作動またはオフ作動を指令するための第１オン信号または第１オフ信号を含む第１指令信号、および、前記第２スイッチング素子のオン作動またはオフ作動を指令するための第２オン信号または第２オフ信号を含む第２指令信号を生成する指令信号生成部（３１）、
前記巻線の各相または各端子に対応するよう複数設けられ前記指令信号生成部により生成された前記第１指令信号および前記第２指令信号を合成して合成信号を生成する合成信号生成部（４１、４２、４３）、ならびに、
前記合成信号生成部に対応するよう複数設けられ前記合成信号生成部により生成された前記合成信号を出力するＣＰＵ出力端子（３２、３３、３４）を有するＣＰＵ（３０）と、
一端が前記ＣＰＵ出力端子のそれぞれに電気的に接続されるよう前記ＣＰＵ出力端子に対応して複数設けられる配線（５１、５２、５３）と、
前記ＣＰＵ出力端子に対応して複数設けられ、複数の前記配線の他端のそれぞれが電気的に接続され、前記合成信号が入力されるＩＣ入力端子（６１、６２、６３）、
前記ＩＣ入力端子に入力された前記合成信号を分離して前記第１スイッチング素子のゲート信号である第１ゲート信号、および、前記第２スイッチング素子のゲート信号である第２ゲート信号を生成するゲート信号生成部（７１、７２、７３）、
前記ゲート信号生成部により生成された前記第１ゲート信号を出力する第１ＩＣ出力端子（９１、９３、９５）、ならびに、
前記ゲート信号生成部により生成された前記第２ゲート信号を出力する第２ＩＣ出力端子（９２、９４、９６）を有し、
前記第１ＩＣ出力端子から前記第１スイッチング素子に前記第１ゲート信号を出力することで前記第１スイッチング素子をオンオフ作動させ、前記第２ＩＣ出力端子から前記第２スイッチング素子に前記第２ゲート信号を出力することで前記第２スイッチング素子をオンオフ作動させるドライバＩＣ（６０）と、
を備え、
前記指令信号生成部は、前記第１オン信号または前記第１オフ信号と前記第２オン信号または前記第２オフ信号との組み合わせのパターンが、「前記第１オン信号と前記第２オフ信号」、「前記第１オフ信号と前記第２オン信号」、および、「前記第１オフ信号と前記第２オフ信号」の３パターンとなるよう前記第１指令信号および前記第２指令信号を生成することを特徴とする回転電機制御装置。
【請求項２】
前記指令信号生成部は、前記第１オン信号または前記第１オフ信号と前記第２オン信号または前記第２オフ信号との組み合わせのパターンのうち、「前記第１オフ信号と前記第２オフ信号」の組み合わせのパターンが所定期間中に含まれるよう前記第１指令信号および前記第２指令信号を生成することを特徴とする請求項１に記載の回転電機制御装置。
【請求項３】
請求項１または２に記載の回転電機制御装置と、
操舵に関するアシストトルクを出力する前記回転電機と、
を備える電動パワーステアリング装置（１０９）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回転電機制御装置、および、これを用いた電動パワーステアリング装置に関する。
【背景技術】
【０００２】
従来、電力変換器のスイッチング素子のオンオフ作動を制御することにより、回転電機の駆動を制御する回転電機制御装置が知られている。例えば特許文献１の回転電機制御装置では、スイッチング素子のオンオフ作動を指令するための指令信号をＣＰＵで生成し、当該指令信号に基づき、スイッチング素子のゲート信号をドライバＩＣで生成している。ドライバＩＣで生成されたゲート信号がスイッチング素子のゲートに出力されると、ゲート信号に従いスイッチング素子がオンオフ作動し、回転電機が回転駆動する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２４８４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の回転電機制御装置では、回転電機の巻線の１つの相あたり１組のスイッチング素子対、すなわち上下２つのスイッチング素子を設けている。そのため、ＣＰＵは、上下２つのスイッチング素子のそれぞれに対し指令信号を生成する必要がある。ここで、ＣＰＵは、１つの相あたり２つの指令信号を生成し、生成した２つの指令信号をそれぞれ別の出力端子、配線および入力端子を経由してドライバＩＣに伝達する構成である。よって、ＣＰＵとドライバＩＣとの間の出力端子、配線および入力端子は、巻線の相の倍の数必要となる。例えば巻線が３相の場合、出力端子、配線および入力端子は、それぞれ６つ必要である。
【０００５】
ところで、回転電機制御装置を特許文献１のように電動パワーステアリング装置に適用する場合、設置スペースの関係上、回転電機制御装置の小型化が求められる。回転電機制御装置を小型にするには、ＣＰＵおよびドライバＩＣの体格、ならびに、ＣＰＵおよびドライバＩＣを実装する基板の面積を小さくすることが考えられる。しかしながら、特許文献１の回転電機制御装置のようにＣＰＵとドライバＩＣとの間の出力端子、配線および入力端子の数が多い場合、ＣＰＵおよびドライバＩＣの体格、ならびに、ＣＰＵおよびドライバＩＣを実装する基板の面積を小さくするのにも限界がある。よって、特許文献１の回転電機制御装置では、回転電機制御装置の小型化の要請を十分に満足できないおそれがある。
【０００６】
本発明は、上述の問題に鑑みてなされたものであり、その目的は、ＣＰＵとドライバＩＣとの間の端子数および配線数が少ない小型の回転電機制御装置、および、これを用いた電動パワーステアリング装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、複数の相または端子に対応する巻線から構成される巻線組を有する回転電機の駆動を制御する回転電機制御装置であって、電力変換器とＣＰＵと配線とドライバＩＣとを備えている。電力変換器は、巻線の各相または各端子に対応し電源の高電位側に配置された第１スイッチング素子、および、低電位側に配置された第２スイッチング素子によりスイッチング素子対をなす複数のスイッチング素子を有している。電力変換器は、第１スイッチング素子および第２スイッチング素子がオンオフ作動することにより、電源から回転電機へ供給する電力を変換する。
【０００８】
ＣＰＵは、指令信号生成部、合成信号生成部およびＣＰＵ出力端子を有している。指令信号生成部は、第１スイッチング素子のオン作動またはオフ作動を指令するための第１オン信号または第１オフ信号を含む第１指令信号、および、第２スイッチング素子のオン作動またはオフ作動を指令するための第２オン信号または第２オフ信号を含む第２指令信号を生成する。合成信号生成部は、巻線の各相または各端子に対応するよう複数設けられ、指令信号生成部により生成された第１指令信号および第２指令信号を合成して合成信号を生成する。ＣＰＵ出力端子は、合成信号生成部に対応するよう複数設けられ、合成信号生成部により生成された合成信号を出力する。
【０００９】
配線は、ＣＰＵ出力端子に対応して複数設けられ、一端がＣＰＵ出力端子のそれぞれに電気的に接続される。ドライバＩＣは、ＩＣ入力端子、ゲート信号生成部、第１ＩＣ出力端子および第２ＩＣ出力端子を有している。ＩＣ入力端子は、ＣＰＵ出力端子に対応して複数設けられ、複数の配線の他端のそれぞれが電気的に接続される。これにより、ＩＣ入力端子には、配線を経由して合成信号が入力される。ゲート信号生成部は、ＩＣ入力端子に入力された合成信号を分離して第１スイッチング素子のゲート信号である第１ゲート信号、および、第２スイッチング素子のゲート信号である第２ゲート信号を生成する。第１ＩＣ出力端子は、ゲート信号生成部により生成された第１ゲート信号を出力する。第２ＩＣ出力端子は、ゲート信号生成部により生成された第２ゲート信号を出力する。ドライバＩＣは、第１ＩＣ出力端子から第１スイッチング素子に第１ゲート信号を出力することで第１スイッチング素子をオンオフ作動させ、第２ＩＣ出力端子から第２スイッチング素子に第２ゲート信号を出力することで第２スイッチング素子をオンオフ作動させる。
【００１０】
上述のように、本発明では、ＣＰＵの合成信号生成部で第１指令信号および第２指令信号を合成して合成信号を生成し、ドライバＩＣのゲート信号生成部で前記合成信号を分離して第１ゲート信号および第２ゲート信号を生成し第１スイッチング素子および第２スイッチング素子をオンオフ作動させる。よって、第１スイッチング素子および第２スイッチング素子のオンオフ作動に関する信号をＣＰＵからドライバＩＣに伝達するにあたり、ＣＰＵとドライバＩＣとの間のＣＰＵ出力端子、配線およびＩＣ入力端子の数を、巻線の相または端子の数と同じにすることができる。これにより、巻線の１つの相あたり２つの出力端子、配線および入力端子を必要とする従来の回転電機制御装置と比べ、出力端子、配線および入力端子それぞれの数を削減することができる。したがって、ＣＰＵおよびドライバＩＣの体格、ならびに、ＣＰＵおよびドライバＩＣを実装する基板の面積を小さくすることができる。よって、回転電機制御装置の体格を小さくすることができる。
【００１１】
ところで、指令信号生成部が生成する第１指令信号および第２指令信号に関し、第１オン信号または第１オフ信号と第２オン信号または第２オフ信号との組み合わせのパターンとしては、「第１オン信号と第２オン信号」、「第１オン信号と第２オフ信号」、「第１オフ信号と第２オン信号」、および、「第１オフ信号と第２オフ信号」の４つのパターンがある。本発明では、これらのパターンのうち、「第１オン信号と第２オフ信号」、「第１オフ信号と第２オン信号」、および、「第１オフ信号と第２オフ信号」の３パターンとなるよう第１指令信号および第２指令信号を生成しており、これにより、回転電機を高精度に制御することができる。ここで、指令信号生成部が、「第１オフ信号と第２オフ信号」の組み合わせのパターンの第１指令信号および第２指令信号を生成した場合、この期間中、第１スイッチング素子および第２スイッチング素子は共にオフ作動する（オフ状態となる）。このような第１スイッチング素子および第２スイッチング素子が共にオフとなる期間（デッドタイム）は、例えば電動パワーステアリング装置等の回転電機を制御する回転電機制御装置においては、回転電機のトルクリップルを抑制する観点で必要な期間である。よって、本発明の回転電機制御装置は、指令信号生成部が、「第１オフ信号と第２オフ信号」の組み合わせのパターンが所定期間中に含まれるよう第１指令信号および第２指令信号を生成する場合、電動パワーステアリング装置等の回転電機制御装置として好適に用いることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態による回転電機制御装置を示す模式図。
【図２】本発明の第１実施形態による回転電機制御装置を電動パワーステアリング装置に適用した状態を示す模式図。
【図３】本発明の第１実施形態による回転電機制御装置の作動を説明するための図であって、（Ａ）は第１指令信号および第２指令信号と合成信号との関係を示す図、（Ｂ）は合成信号の時間の経過に伴う変化を示す図、（Ｃ）は第１ゲート信号の時間の経過に伴う変化を示す図、（Ｄ）は第２ゲート信号の時間の経過に伴う変化を示す図、（Ｅ）はデッドタイムを示す図。
【図４】本発明の比較例による回転電機制御装置を示す模式図。
【図５】本発明の比較例による回転電機制御装置の作動を説明するための図であって、（Ａ）は第１指令信号と第１信号との関係および第２指令信号と第２信号との関係を示す図、（Ｂ）は第１信号の時間の経過に伴う変化を示す図、（Ｃ）は第１ゲート信号の時間の経過に伴う変化を示す図、（Ｄ）は第２信号の時間の経過に伴う変化を示す図、（Ｅ）は第２ゲート信号の時間の経過に伴う変化を示す図、（Ｆ）はデッドタイムを示す図。
【図６】（Ａ）は本発明の第２実施形態による回転電機制御装置の一部を示す模式図、（Ｂ）は第１指令信号および第２指令信号と合成信号との関係を示す図。
【発明を実施するための形態】
【００１３】
以下、本発明の複数の実施形態による回転電機制御装置を図面に基づき説明する。なお、複数の実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。
（第１実施形態）
【００１４】
本発明の第１実施形態による回転電機制御装置を図１に示す。回転電機制御装置１は、回転電機としてのモータ２に供給する電力を制御し、モータ２を駆動制御するものである。回転電機制御装置１は、モータ２とともに、例えば車両のステアリング操作をアシストするための電動パワーステアリング装置に採用される。
【００１５】
図２は、電動パワーステアリング装置１０９を備えたステアリングシステム１００の全体構成を示すものである。電動パワーステアリング装置１０９には、ハンドル１０１に接続されたステアリングシャフト１０２にトルクセンサ１０４が設けられている。トルクセンサ１０４は、運転者からハンドル１０１を経由してステアリングシャフト１０２に入力される操舵トルクを検出する。
【００１６】
ステアリングシャフト１０２の先端にはピニオンギア１０６が設けられており、ピニオンギア１０６はラック軸１０７に噛み合っている。ラック軸１０７の両端には、タイロッド等を介して一対の車輪１０８が回転可能に連結されている。
これにより、運転者がハンドル１０１を回転させると、ハンドル１０１に接続されたステアリングシャフト１０２が回転し、ステアリングシャフト１０２の回転運動は、ピニオンギア１０６によってラック軸１０７の直線運動に変換され、ラック軸１０７の直線運動変位に応じた角度について一対の車輪１０８が操舵される。
【００１７】
電動パワーステアリング装置１０９は、操舵アシストトルクを発生するモータ２、当該モータ２を駆動制御する回転電機制御装置１、モータ２の回転を減速してステアリングシャフト１０２に伝える減速ギア１０３等を備える。モータ２は、例えば３相ブラシレスモータであり、図示しないロータおよびステータを有している。ロータは、円板状の部材であり、その表面に永久磁石が貼り付けられ、磁極を有している。ステータは、ロータを内部に収容するとともに、回転可能に支持している。ステータは、径方向内側へ所定角度毎に突出する突出部を有し、この突出部に図１に示すＵコイル１１、Ｖコイル１２、および、Ｗコイル１３が巻回されている。Ｕコイル１１、Ｖコイル１２、および、Ｗコイル１３は、それぞれＵ相、Ｖ相、および、Ｗ相に対応する巻線であり、全体で巻線組１４を構成している。
【００１８】
モータ２は、電源としてのバッテリ３から電力を供給されることにより駆動する。モータ２は、減速ギア１０３を正逆回転させる。電動パワーステアリング装置１０９は、上述のトルクセンサ１０４、および、車速を検出する車速センサ１０５を含む。
この構成により、電動パワーステアリング装置１０９は、トルクセンサ１０４および車速センサ１０５等からの信号に基づき、ハンドル１０１の操舵を補助するための操舵アシストトルクをモータ２から発生し、ステアリングシャフト１０２に伝達する。
【００１９】
次に、回転電機制御装置１について図１に基づき説明する。回転電機制御装置１は、電力変換器としてのインバータ部２０、ＣＰＵ３０、配線５１、５２、５３、ドライバＩＣ６０等を備えている。
インバータ部２０は、スイッチング素子２１〜２６を有している。インバータ部２０は、３相インバータであり、巻線組１４のＵコイル１１、Ｖコイル１２、Ｗコイル１３のそれぞれへの通電を切り替えるべく、６つのスイッチング素子２１〜２６がブリッジ接続されている。スイッチング素子２１〜２６は、本実施形態においては、電界効果トランジスタの一種であるＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である。以下、スイッチング素子２１〜２６を、適宜、ＭＯＳ２１〜２６という。
【００２０】
３つのＭＯＳ２１〜２３は、ドレインが、電源としてのバッテリ３の正極側に接続されている。また、ＭＯＳ２１〜２３のソースが、それぞれＭＯＳ２４〜２６のドレインに接続されている。ＭＯＳ２４〜２６のソースは、バッテリ３の負極側すなわちグランドに接続されている。
図１に示すように、対になっているＭＯＳ２１とＭＯＳ２４との接続点は、Ｕコイル１１の一端に接続している。また対になっているＭＯＳ２２とＭＯＳ２５との接続点は、Ｖコイル１２の一端に接続している。さらにまた、対になっているＭＯＳ２３とＭＯＳ２６との接続点は、Ｗコイル１３の一端に接続している。
【００２１】
ここで、ＭＯＳ２１〜２３がインバータ部２０における「第１スイッチング素子」に対応している。また、ＭＯＳ２４〜２６がインバータ部２０における「第２スイッチング素子」に対応している。以下、適宜、「第１スイッチング素子」を「上ＭＯＳ」といい、「第２スイッチング素子」を「下ＭＯＳ」という。また、必要に応じて「Ｕ下ＭＯＳ２４」といった具合に、対応する相を併せて記載する。さらに、以下では、適宜、ＭＯＳ２１とＭＯＳ２４との組み合わせを「スイッチング素子対２７」、ＭＯＳ２２とＭＯＳ２５との組み合わせを「スイッチング素子対２８」、ＭＯＳ２３とＭＯＳ２６との組み合わせを「スイッチング素子対２９」という。
【００２２】
このように、本実施形態では、回転電機制御装置１は、１つの系統のインバータ（インバータ部２０）を有している。インバータ部２０は、後述するＣＰＵ３０により、その作動が制御され、バッテリ３からモータ２へ供給する電力を、モータ２が回転可能なよう変換する。インバータ部２０は、ＭＯＳ２１〜２６がオンオフ作動することにより、バッテリ３からモータ２へ供給する電力を変換する。
【００２３】
ＣＰＵ３０は、演算手段、記憶手段、入出力手段等を有する半導体パッケージである。ＣＰＵ３０は、指令信号生成部３１、合成信号生成部４１、４２、４３、および、ＣＰＵ出力端子３２、３３、３４等を有している。
指令信号生成部３１は、トルクセンサ１０４および車速センサ１０５等からの信号に基づき、モータ２を駆動するための指令電流を相毎に算出する。そして、当該指令電流に対応する電流がモータ２のＵコイル１１、Ｖコイル１２、Ｗコイル１３に流れるようＭＯＳ２１〜２６を駆動するために、第１スイッチング素子（ＭＯＳ２１〜２３）のオン作動またはオフ作動を指令するための第１オン信号（ＯＮ）または第１オフ信号（ＯＦＦ）を含む第１指令信号、および、第２スイッチング素子（ＭＯＳ２４〜２６）のオン作動またはオフ作動を指令するための第２オン信号（ＯＮ）または第２オフ信号（ＯＦＦ）を含む第２指令信号を相毎に生成する。
【００２４】
本実施形態では、指令信号生成部３１は、第１オン信号または第１オフ信号と第２オン信号または第２オフ信号との組み合わせのパターンが、「第１オン信号（ＯＮ）と第２オフ信号（ＯＦＦ）」、「第１オフ信号（ＯＦＦ）と第２オン信号（ＯＮ）」、および、「第１オフ信号（ＯＦＦ）と第２オフ信号（ＯＦＦ）」の３パターンとなるよう第１指令信号および第２指令信号を生成する。つまり、本実施形態では、指令信号生成部３１は、「第１オン信号（ＯＮ）と第２オン信号（ＯＮ）」の組み合わせパターンとなる第１指令信号および第２指令信号は生成しない。これは、各スイッチング素子対２７、２８、２９において、上下のＭＯＳ（ＭＯＳ２１とＭＯＳ２４、ＭＯＳ２２とＭＯＳ２５、ＭＯＳ２３とＭＯＳ２６）を同時にオン作動させることは無いためである。
【００２５】
以下、適宜、ＭＯＳ２１のオン作動またはオフ作動を指令するための第１指令信号を「Ｕ相上ＭＯＳ指令信号」、ＭＯＳ２４のオン作動またはオフ作動を指令するための第２指令信号を「Ｕ相下ＭＯＳ指令信号」、ＭＯＳ２２のオン作動またはオフ作動を指令するための第１指令信号を「Ｖ相上ＭＯＳ指令信号」、ＭＯＳ２５のオン作動またはオフ作動を指令するための第２指令信号を「Ｖ相下ＭＯＳ指令信号」、ＭＯＳ２３のオン作動またはオフ作動を指令するための第１指令信号を「Ｗ相上ＭＯＳ指令信号」、ＭＯＳ２６のオン作動またはオフ作動を指令するための第２指令信号を「Ｗ相下ＭＯＳ指令信号」という。
【００２６】
合成信号生成部４１、４２、４３は、それぞれ、Ｕコイル１１、Ｖコイル１２、Ｗコイル１３に対応するよう設けられ、指令信号生成部３１により相毎に生成された第１指令信号および第２指令信号を合成して合成信号を相毎に生成する。
以下、合成信号生成部４１、４２、４３について詳細に説明する。
合成信号生成部４１は、フリップフロップ４４、アナログスイッチ４５およびＯＲ回路４６等を有している。
【００２７】
フリップフロップ４４の入力Ｓには、指令信号生成部３１で生成されたＵ相上ＭＯＳ指令信号が入力される。フリップフロップ４４の入力Ｒには、指令信号生成部３１で生成されたＵ相下ＭＯＳ指令信号が入力される。これにより、フリップフロップ４４の出力Ｑから、図３（Ａ）に示すとおりの信号（Ｈｉ、Ｌｏ、ＨｉＺ）が出力される。つまり、Ｕ相上ＭＯＳ指令信号（第１指令信号）が第１オン信号（ＯＮ）、Ｕ相下ＭＯＳ指令信号（第２指令信号）が第２オフ信号（ＯＦＦ）のとき、出力ＱからＨｉが出力される。Ｕ相上ＭＯＳ指令信号（第１指令信号）が第１オフ信号（ＯＦＦ）、Ｕ相下ＭＯＳ指令信号（第２指令信号）が第２オン信号（ＯＮ）のときは、出力ＱからＬｏが出力される。Ｕ相上ＭＯＳ指令信号（第１指令信号）が第１オフ信号（ＯＦＦ）、Ｕ相下ＭＯＳ指令信号（第２指令信号）が第２オフ信号（ＯＦＦ）のときは、出力ＱからＨｉＺが出力される。ここで、Ｈｉは例えば５Ｖ、Ｌｏは０Ｖ、ＨｉＺはオープン（接続先の電圧に依存）に対応している。
【００２８】
アナログスイッチ４５は、フリップフロップ４４の出力ＱとＣＰＵ出力端子３２とを接続する信号線上に設けられている。アナログスイッチ４５は、オン作動またはオフ作動することにより、フリップフロップ４４の出力ＱとＣＰＵ出力端子３２との電気的な接続を許容または遮断する。
ＯＲ回路４６は、論理和回路であり、２つの入力がそれぞれ第１指令信号の信号線、第２指令信号の信号線に接続し、出力がアナログスイッチ４５に接続している。そのため、ＯＲ回路４６は、２つの入力（第１指令信号、第２指令信号）のうち少なくとも一方がオン信号（ＯＮ）のとき、オン信号（ＯＮ）を出力し、２つの入力のいずれもオフ信号（ＯＦＦ）のとき、オフ信号（ＯＦＦ）を出力する。
【００２９】
アナログスイッチ４５は、ＯＲ回路４６から出力される信号（オン信号またはオフ信号）により、オン作動またはオフ作動する。すなわち、ＯＲ回路４６の出力がオン信号の場合、アナログスイッチ４５はオン作動し、フリップフロップ４４の出力ＱとＣＰＵ出力端子３２との電気的な接続が許容される。一方、ＯＲ回路４６の出力がオフ信号の場合、アナログスイッチ４５はオフ作動し、フリップフロップ４４の出力ＱとＣＰＵ出力端子３２との電気的な接続が遮断される。
上記構成により、第１指令信号および第２指令信号に基づき、合成信号生成部４１（アナログスイッチ４５）から合成信号（Ｈｉ、Ｌｏ、ＨｉＺ）が出力される。すなわち、合成信号生成部４１は、指令信号生成部３１により生成された第１指令信号および第２指令信号を合成して合成信号を生成する。
【００３０】
合成信号生成部４２、４３は、合成信号生成部４１と同様の構成のため、内部構成の図示および詳細な説明を省略する。合成信号生成部４２、４３は、それぞれ、合成信号生成部４１と同様、フリップフロップ４４、アナログスイッチ４５およびＯＲ回路４６等を有している。合成信号生成部４２には、指令信号生成部３１で生成されたＶ相上ＭＯＳ指令信号およびＶ相下ＭＯＳ指令信号が入力され、合成信号（Ｈｉ、Ｌｏ、ＨｉＺ）が出力される。合成信号生成部４３には、指令信号生成部３１で生成されたＷ相上ＭＯＳ指令信号およびＷ相下ＭＯＳ指令信号が入力され、合成信号（Ｈｉ、Ｌｏ、ＨｉＺ）が出力される。
【００３１】
ＣＰＵ出力端子３２、３３、３４は、それぞれ、合成信号生成部４１、４２、４３に対応するよう設けられている。ＣＰＵ出力端子３２、３３、３４は、それぞれ、合成信号生成部４１、４２、４３により生成された合成信号（Ｈｉ、Ｌｏ、ＨｉＺ）を出力する。
配線５１、５２、５３は、例えば銅等の金属導線であり、それぞれ、ＣＰＵ出力端子３２、３３、３４に対応するよう設けられている。配線５１、５２、５３は、それぞれ、一端がＣＰＵ出力端子３２、３３、３４のそれぞれに電気的に接続される。
【００３２】
ドライバＩＣ６０は、ＩＣ入力端子６１、６２、６３、ゲート信号生成部７１、７２、７３、第１ＩＣ出力端子９１、９３、９５および第２ＩＣ出力端子９２、９４、９６等を有している。
ＩＣ入力端子６１、６２、６３は、ＣＰＵ出力端子３２、３３、３４に対応して設けられている。ＩＣ入力端子６１、６２、６３には、配線５１、５２、５３の他端のそれぞれが電気的に接続される。ＩＣ入力端子６１、６２、６３には、それぞれ、配線５１、５２、５３を経由してＣＰＵ出力端子３２、３３、３４から合成信号（Ｈｉ、Ｌｏ、ＨｉＺ）が入力される。
【００３３】
ゲート信号生成部７１、７２、７３は、それぞれ、ＩＣ入力端子６１、６２、６３に入力された合成信号を分離して第１スイッチング素子（ＭＯＳ２１、２２、２３）のゲート信号である第１ゲート信号、および、第２スイッチング素子（ＭＯＳ２４、２５、２６）のゲート信号である第２ゲート信号を生成する。
以下、ゲート信号生成部７１、７２、７３について詳細に説明する。
ゲート信号生成部７１は、抵抗７４〜７８、コンパレータ８１、８２、レベルシフト回路８３、８４等を有している。
【００３４】
抵抗７４と抵抗７５とは、直列に接続され、抵抗７４の抵抗７５とは反対側には例えば５Ｖの電圧が印加されている。抵抗７５の抵抗７４とは反対側は、グランドに接続されている。
抵抗７６、７７、７８は、この順番で直列に接続され、抵抗７６の抵抗７７とは反対側には例えば５Ｖの電圧が印加されている。抵抗７８の抵抗７７とは反対側は、グランドに接続されている。
【００３５】
コンパレータ８１、８２は、非反転入力（＋）の電圧が反転入力（−）の電圧より高い場合、信号Ｈｉを出力する。一方、非反転入力（＋）の電圧が反転入力（−）の電圧より低い場合、信号Ｌｏを出力する。
コンパレータ８１の非反転入力（＋）とＩＣ入力端子６１とは、入力線８５により電気的に接続されている。ここで、抵抗７４と抵抗７５との接続点は、入力線８５に電気的に接続されている。また、抵抗７６と抵抗７７との接続点とコンパレータ８１の反転入力（−）とは、入力線８６により電気的に接続されている。また、抵抗７７と抵抗７８との接続点とコンパレータ８２の非反転入力（＋）とは、入力線８７により電気的に接続されている。さらに、入力線８５とコンパレータ８２の反転入力（−）とは、入力線８８により電気的に接続されている。
【００３６】
本実施形態では、抵抗７４の抵抗値と抵抗７５の抵抗値とは、同一に設定されている。そのため、抵抗７４と抵抗７５との接続点の電圧は、２．５Ｖとなる。
また、抵抗７６、７７、７８それぞれの抵抗値は、抵抗７６と抵抗７７との接続点の電圧が例えば４．５Ｖ、抵抗７７と抵抗７８との接続点の電圧が例えば１．５Ｖとなるよう設定されている。
【００３７】
レベルシフト回路８３、８４は、それぞれ、コンパレータ８１、８２の出力に接続するよう設けられている。レベルシフト回路８３は、コンパレータ８１から入力された信号（Ｈｉ、Ｌｏ）に基づき、第１スイッチング素子（Ｕ上ＭＯＳ２１）のゲート信号である第１ゲート信号（ＯＮ、ＯＦＦ）を出力する。例えば、レベルシフト回路８３は、コンパレータ８１から信号Ｈｉが入力されると第１ゲート信号ＯＮを出力し、信号Ｌｏが入力されると第１ゲート信号ＯＦＦを出力する。一方、レベルシフト回路８４は、コンパレータ８２から入力された信号（Ｈｉ、Ｌｏ）に基づき、第２スイッチング素子（Ｕ下ＭＯＳ２４）のゲート信号である第２ゲート信号（ＯＮ、ＯＦＦ）を出力する。例えば、レベルシフト回路８４は、コンパレータ８２から信号Ｈｉが入力されると第２ゲート信号ＯＮを出力し、信号Ｌｏが入力されると第２ゲート信号ＯＦＦを出力する。
【００３８】
上記構成により、ＣＰＵ出力端子３２から配線５１を経由してＩＣ入力端子６１に合成信号（Ｈｉ：５Ｖ）が入力されると、ゲート信号生成部７１のコンパレータ８１の出力から信号Ｈｉが出力されてレベルシフト回路８３から第１ゲート信号ＯＮが出力され、コンパレータ８２の出力から信号Ｌｏが出力されてレベルシフト回路８４から第２ゲート信号ＯＦＦが出力される。
また、ＣＰＵ出力端子３２から配線５１を経由してＩＣ入力端子６１に合成信号（Ｌｏ：０Ｖ）が入力されると、ゲート信号生成部７１のコンパレータ８１の出力から信号Ｌｏが出力されてレベルシフト回路８３から第１ゲート信号ＯＦＦが出力され、コンパレータ８２の出力から信号Ｈｉが出力されてレベルシフト回路８４から第２ゲート信号ＯＮが出力される。
また、ＣＰＵ出力端子３２から配線５１を経由してＩＣ入力端子６１に合成信号（ＨｉＺ：２．５Ｖ）が入力されると、ゲート信号生成部７１のコンパレータ８１の出力から信号Ｌｏが出力されてレベルシフト回路８３から第１ゲート信号ＯＦＦが出力され、コンパレータ８２の出力から信号Ｌｏが出力されてレベルシフト回路８４から第２ゲート信号ＯＦＦが出力される。
【００３９】
ゲート信号生成部７２、７３は、ゲート信号生成部７１と同様の構成のため、内部構成の図示および詳細な説明を省略する。ゲート信号生成部７２、７３は、それぞれ、ゲート信号生成部７１と同様、抵抗７４〜７８、コンパレータ８１、８２、レベルシフト回路８３、８４等を有している。ゲート信号生成部７２には、ＩＣ入力端子６２から合成信号（Ｈｉ、Ｌｏ、ＨｉＺ）が入力され、第１スイッチング素子（Ｖ上ＭＯＳ２２）の第１ゲート信号（ＯＮ、ＯＦＦ）、および、第２スイッチング素子（Ｖ下ＭＯＳ２５）の第２ゲート信号（ＯＮ、ＯＦＦ）が出力される。ゲート信号生成部７３には、ＩＣ入力端子６３から合成信号（Ｈｉ、Ｌｏ、ＨｉＺ）が入力され、第１スイッチング素子（Ｗ上ＭＯＳ２３）の第１ゲート信号（ＯＮ、ＯＦＦ）、および、第２スイッチング素子（Ｗ下ＭＯＳ２６）の第２ゲート信号（ＯＮ、ＯＦＦ）が出力される。
【００４０】
第１ＩＣ出力端子９１、９３、９５は、それぞれ、ゲート信号生成部７１、７２、７３のレベルシフト回路８３に電気的に接続されるようにして設けられている。これにより、第１ＩＣ出力端子９１、９３、９５は、それぞれ、ゲート信号生成部７１、７２、７３により生成された第１ゲート信号（ＯＮ、ＯＦＦ）を出力する。
第２ＩＣ出力端子９２、９４、９６は、それぞれ、ゲート信号生成部７１、７２、７３のレベルシフト回路８４に電気的に接続されるようにして設けられている。これにより、第２ＩＣ出力端子９２、９４、９６は、それぞれ、ゲート信号生成部７１、７２、７３により生成された第２ゲート信号（ＯＮ、ＯＦＦ）を出力する。
【００４１】
ドライバＩＣ６０は、第１ＩＣ出力端子９１、９３、９５のそれぞれから第１スイッチング素子（Ｕ上ＭＯＳ２１、Ｖ上ＭＯＳ２２、Ｗ上ＭＯＳ２３）のゲートに対し第１ゲート信号（ＯＮ、ＯＦＦ）を出力することで第１スイッチング素子（Ｕ上ＭＯＳ２１、Ｖ上ＭＯＳ２２、Ｗ上ＭＯＳ２３）をオンオフ作動させる。また、ドライバＩＣ６０は、第２ＩＣ出力端子９２、９４、９６から第２スイッチング素子（Ｕ下ＭＯＳ２４、Ｖ下ＭＯＳ２５、Ｗ下ＭＯＳ２６）のゲートに対し第２ゲート信号（ＯＮ、ＯＦＦ）を出力することで第２スイッチング素子（Ｕ下ＭＯＳ２４、Ｖ下ＭＯＳ２５、Ｗ下ＭＯＳ２６）をオンオフ作動させる。
【００４２】
次に、回転電機制御装置１の一作動例について図３に基づき説明する。
図３（Ｂ）は、ドライバＩＣ６０のＩＣ入力端子６１に印加される電圧すなわち合成信号の時間の経過に伴う変化を示したものである。図３（Ｃ）は、ドライバＩＣ６０のＩＣ出力端子９１から出力されＵ上ＭＯＳ２１のゲートに入力される第１ゲート信号の時間の経過に伴う変化を示したものである。図３（Ｄ）は、ドライバＩＣ６０のＩＣ出力端子９２から出力されＵ下ＭＯＳ２４のゲートに入力される第２ゲート信号の時間の経過に伴う変化を示したものである。
【００４３】
時刻ｔ１まで、時刻ｔ４〜ｔ５の期間、時刻ｔ８以降は、合成信号がＬｏ（０Ｖ）のため、第１ゲート信号はＯＦＦ、第２ゲート信号はＯＮとなる。そのため、Ｕ上ＭＯＳ２１はオフ作動し（オフ状態となり）、Ｕ下ＭＯＳ２４はオン作動する（オン状態となる）。
時刻ｔ１〜ｔ２、ｔ３〜ｔ４、ｔ５〜ｔ６、ｔ７〜ｔ８の期間は、合成信号がＨｉＺ（２．５Ｖ）のため、第１ゲート信号および第２ゲート信号は共にＯＦＦとなる。そのため、Ｕ上ＭＯＳ２１およびＵ下ＭＯＳ２４は共にオフ作動する（オフ状態となる）。なお、この期間を「デッドタイム」という（図３（Ｅ）参照）。
【００４４】
時刻ｔ２〜ｔ３、ｔ６〜ｔ７の期間は、合成信号がＨｉ（５Ｖ）のため、第１ゲート信号はＯＮ、第２ゲート信号はＯＦＦとなる。そのため、Ｕ上ＭＯＳ２１はオン作動し（オン状態となり）、Ｕ下ＭＯＳ２４はオフ作動する（オフ状態となる）。
以上、Ｕ相のスイッチング素子（Ｕ上ＭＯＳ２１、Ｕ下ＭＯＳ２４）の作動について説明したが、他の相のスイッチング素子（Ｖ上ＭＯＳ２２、Ｖ下ＭＯＳ２５、Ｗ上ＭＯＳ２３、Ｗ下ＭＯＳ２６）の作動についても同様である。
上述のように、本実施形態では、スイッチング素子（ＭＯＳ２１〜２６）の作動に関し、スイッチング素子対２７、２８、２９毎にデッドタイムを設定している。これにより、モータ２のトルクリップルを抑制しつつ、モータ２を高精度に制御することができる。
【００４５】
次に、本発明に関する比較例を示すことで、比較例に対する第１実施形態の有利な点を明らかにする。当該比較例による回転電機制御装置を図４に示す。
比較例による回転電機制御装置は、上述の第１実施形態と同様、インバータ部２０、ＣＰＵ３０、ドライバＩＣ６０等を備えている。しかしながら、比較例では、第１実施形態と異なり、ＣＰＵ３０は、合成信号生成部４１、４２、４３を有していない。また、ドライバＩＣ６０はゲート信号生成部７１、７２、７３を有するものの、ゲート信号生成部７１、７２、７３は、抵抗７４〜７８、コンパレータ８１、８２を有していない。
【００４６】
一方、比較例のＣＰＵ３０は、第１実施形態と異なり、６つのＣＰＵ出力端子（３２〜３７）を有している。また、比較例のドライバＩＣ６０は、第１実施形態と異なり、６つのＩＣ入力端子（６１〜６６）を有している。また、ＣＰＵ出力端子３２〜３７のそれぞれとＩＣ入力端子６１〜６６のそれぞれとは、６つの配線（５１〜５６）により電気的に接続されている。
【００４７】
比較例では、指令信号生成部３１で生成されたＵ相上ＭＯＳ指令信号（第１指令信号：ＯＮ、ＯＦＦ）、Ｕ相下ＭＯＳ指令信号（第２指令信号：ＯＮ、ＯＦＦ）は、それぞれ、そのままＣＰＵ出力端子３２、３３から出力される。ＣＰＵ出力端子３２、３３から出力されたＵ相上ＭＯＳ指令信号（第１指令信号）、Ｕ相下ＭＯＳ指令信号（第２指令信号）は、それぞれ、配線５１、５２を経由してＩＣ入力端子６１、６２に入力される。ここで、ＩＣ入力端子６１、６２に入力される信号をそれぞれ第１信号、第２信号とすると、図５（Ａ）に示すように、第１信号、第２信号は、それぞれ、第１指令信号（ＯＮ、ＯＦＦ）、第２指令信号（ＯＮ、ＯＦＦ）に応じてＨｉ（例えば５Ｖ）またはＬｏ（例えば０Ｖ）となる。
【００４８】
ゲート信号生成部７１のレベルシフト回路８３は、ＩＣ入力端子６１から第１信号（Ｈｉ、Ｌｏ）が入力されるとＩＣ出力端子９１に第１ゲート信号（ＯＮ、ＯＦＦ）を出力する。当該第１ゲート信号（ＯＮ、ＯＦＦ）がＩＣ出力端子９１からＵ上ＭＯＳ２１のゲートに出力されると、Ｕ上ＭＯＳ２１がオンオフ作動する。また、ゲート信号生成部７１のレベルシフト回路８４は、ＩＣ入力端子６２から第２信号（Ｈｉ、Ｌｏ）が入力されるとＩＣ出力端子９２に第２ゲート信号（ＯＮ、ＯＦＦ）を出力する。当該第２ゲート信号（ＯＮ、ＯＦＦ）がＩＣ出力端子９２からＵ下ＭＯＳ２４のゲートに出力されると、Ｕ下ＭＯＳ２４がオンオフ作動する。
【００４９】
同様に、指令信号生成部３１でＶ相上ＭＯＳ指令信号（ＯＮ、ＯＦＦ）、Ｖ相下ＭＯＳ指令信号（ＯＮ、ＯＦＦ）が生成されると、Ｖ上ＭＯＳ２２のゲートに第１ゲート信号（ＯＮ、ＯＦＦ）が出力されてＶ上ＭＯＳ２２がオンオフ作動し、Ｖ下ＭＯＳ２５のゲートに第２ゲート信号（ＯＮ、ＯＦＦ）が出力されてＶ下ＭＯＳ２５がオンオフ作動する。また、指令信号生成部３１でＷ相上ＭＯＳ指令信号（ＯＮ、ＯＦＦ）、Ｗ相下ＭＯＳ指令信号（ＯＮ、ＯＦＦ）が生成されると、Ｗ上ＭＯＳ２３のゲートに第１ゲート信号（ＯＮ、ＯＦＦ）が出力されてＷ上ＭＯＳ２３がオンオフ作動し、Ｗ下ＭＯＳ２６のゲートに第２ゲート信号（ＯＮ、ＯＦＦ）が出力されてＷ下ＭＯＳ２６がオンオフ作動する。
【００５０】
次に、比較例による回転電機制御装置の一作動例について図５に基づき説明する。
図５（Ｂ）は、ドライバＩＣ６０のＩＣ入力端子６１に印加される電圧すなわち第１信号の時間の経過に伴う変化を示したものである。図５（Ｃ）は、ドライバＩＣ６０のＩＣ出力端子９１から出力されＵ上ＭＯＳ２１のゲートに入力される第１ゲート信号の時間の経過に伴う変化を示したものである。図５（Ｄ）は、ドライバＩＣ６０のＩＣ入力端子６２に印加される電圧すなわち第２信号の時間の経過に伴う変化を示したものである。図５（Ｅ）は、ドライバＩＣ６０のＩＣ出力端子９２から出力されＵ下ＭＯＳ２４のゲートに入力される第２ゲート信号の時間の経過に伴う変化を示したものである。
【００５１】
時刻ｔ１まで、時刻ｔ４〜ｔ５の期間、時刻ｔ８以降は、第１信号がＬｏ（０Ｖ）、第２信号がＨｉ（５Ｖ）のため、第１ゲート信号はＯＦＦ、第２ゲート信号はＯＮとなる。そのため、Ｕ上ＭＯＳ２１はオフ作動し（オフ状態となり）、Ｕ下ＭＯＳ２４はオン作動する（オン状態となる）。
時刻ｔ１〜ｔ２、ｔ３〜ｔ４、ｔ５〜ｔ６、ｔ７〜ｔ８の期間は、第１信号および第２信号が共にＬｏ（０Ｖ）のため、第１ゲート信号および第２ゲート信号は共にＯＦＦとなる。そのため、Ｕ上ＭＯＳ２１およびＵ下ＭＯＳ２４は共にオフ作動する（オフ状態となる）。つまり、この期間は「デッドタイム」である（図５（Ｆ）参照）。
【００５２】
時刻ｔ２〜ｔ３、ｔ６〜ｔ７の期間は、第１信号がＨｉ（５Ｖ）、第２信号がＬｏ（０Ｖ）のため、第１ゲート信号はＯＮ、第２ゲート信号はＯＦＦとなる。そのため、Ｕ上ＭＯＳ２１はオン作動し（オン状態となり）、Ｕ下ＭＯＳ２４はオフ作動する（オフ状態となる）。
以上、比較例におけるＵ相のスイッチング素子（Ｕ上ＭＯＳ２１、Ｕ下ＭＯＳ２４）の作動について説明したが、他の相のスイッチング素子（Ｖ上ＭＯＳ２２、Ｖ下ＭＯＳ２５、Ｗ上ＭＯＳ２３、Ｗ下ＭＯＳ２６）の作動についても同様である。
【００５３】
このように、比較例では、第１スイッチング素子（ＭＯＳ２１〜２３）および第２スイッチング素子（ＭＯＳ２４〜２６）のオンオフ作動に関する信号をＣＰＵ３０からドライバＩＣ６０に伝達するにあたり、ＣＰＵ３０とドライバＩＣ６０との間のＣＰＵ出力端子（３２〜３７）、配線（５１〜５６）およびＩＣ入力端子（６１〜６６）はそれぞれ６つ、すなわち１相あたり２つ必要となる。一方、上述した第１実施形態では、ＣＰＵ３０とドライバＩＣ６０との間のＣＰＵ出力端子（３２〜３４）、配線（５１〜５３）およびＩＣ入力端子（６１〜６３）はそれぞれ３つ、すなわち１相あたり１つで足りる。よって、第１実施形態は、比較例に対し、ＣＰＵ３０およびドライバＩＣ６０の体格、ならびに、ＣＰＵ３０およびドライバＩＣ６０を実装する基板の面積を小さくできる点で有利である。
【００５４】
以上説明したように、本実施形態では、ＣＰＵ３０の合成信号生成部４１、４２、４３で第１指令信号（ＯＮ、ＯＦＦ）および第２指令信号（ＯＮ、ＯＦＦ）を合成して合成信号（Ｈｉ、Ｌｏ、ＨｉＺ）を生成し、ドライバＩＣ６０のゲート信号生成部７１、７２、７３で前記合成信号を分離して第１ゲート信号（ＯＮ、ＯＦＦ）および第２ゲート信号（ＯＮ、ＯＦＦ）を生成し第１スイッチング素子（ＭＯＳ２１〜２３）および第２スイッチング素子（ＭＯＳ２４〜２６）をオンオフ作動させる。よって、第１スイッチング素子および第２スイッチング素子のオンオフ作動に関する信号をＣＰＵ３０からドライバＩＣ６０に伝達するにあたり、ＣＰＵ３０とドライバＩＣ６０との間のＣＰＵ出力端子（３２、３３、３４）、配線（５１、５２、５３）およびＩＣ入力端子（６１、６２、６３）の数を、それぞれ巻線の相の数と同じにすることができる。これにより、巻線の１つの相あたり２つの入力端子、配線および出力端子を必要とする従来の回転電機制御装置や比較例の回転電機制御装置と比べ、出力端子、配線および入力端子の数を削減することができる。したがって、ＣＰＵ３０およびドライバＩＣ６０の体格、ならびに、ＣＰＵ３０およびドライバＩＣ６０を実装する基板の面積を小さくすることができる。よって、回転電機制御装置１の体格を小さくすることができる。
【００５５】
また、（２）本実施形態では、指令信号生成部３１は、第１オン信号（ＯＮ）または第１オフ信号（ＯＦＦ）と第２オン信号（ＯＮ）または第２オフ信号（ＯＦＦ）との組み合わせのパターンのうち、「第１オフ信号（ＯＦＦ）と第２オフ信号（ＯＦＦ）」の組み合わせのパターンが所定期間中に含まれるよう第１指令信号および第２指令信号を生成する。つまり、本実施形態では、スイッチング素子（ＭＯＳ２１〜２６）の作動に関し、スイッチング素子対２７、２８、２９毎にデッドタイムを設定している。これにより、モータ２のトルクリップルを抑制しつつ、モータ２を高精度に制御することができる。
【００５６】
また、（３）本実施形態では、指令信号生成部３１は、第１オン信号または第１オフ信号と第２オン信号または第２オフ信号との組み合わせのパターンが、「第１オン信号（ＯＮ）と第２オフ信号（ＯＦＦ）」、「第１オフ信号（ＯＦＦ）と第２オン信号（ＯＮ）」、および、「第１オフ信号（ＯＦＦ）と第２オフ信号（ＯＦＦ）」の３パターンとなるよう第１指令信号および第２指令信号を生成する。つまり、指令信号生成部３１は、「第１オン信号（ＯＮ）と第２オン信号（ＯＮ）」の組み合わせパターンとなる第１指令信号および第２指令信号は生成しない。これは、各スイッチング素子対２７、２８、２９において、上下のＭＯＳ（ＭＯＳ２１とＭＯＳ２４、ＭＯＳ２２とＭＯＳ２５、ＭＯＳ２３とＭＯＳ２６）を同時にオン作動させることは無いためである。
【００５７】
また、（４）本実施形態では、指令信号生成部３１が、「第１オフ信号（ＯＦＦ）と第２オフ信号（ＯＦＦ）」の組み合わせのパターンの第１指令信号および第２指令信号を生成することで、第１スイッチング素子（ＭＯＳ２１〜２３）および第２スイッチング素子（ＭＯＳ２４〜２６）の作動に関し「デッドタイム」を設定することができる。当該「デッドタイム」は、電動パワーステアリング装置１０９のモータ２を制御する回転電機制御装置１においては、モータ２のトルクリップルを抑制する観点で必要な期間である。よって、本実施形態の回転電機制御装置１は、指令信号生成部３１が、「第１オフ信号（ＯＦＦ）と第２オフ信号（ＯＦＦ）」の組み合わせのパターンが所定期間中に含まれるよう第１指令信号および第２指令信号を生成するため、電動パワーステアリング装置１０９の回転電機制御装置１として好適に用いることができる。
【００５８】
（第２実施形態）
本発明の第２実施形態による回転電機制御装置について、図６に基づき説明する。第２実施形態は、ＣＰＵ３０の内部構成が第１実施形態と異なる。
【００５９】
図６（Ａ）に示すように、第２実施形態では、ＣＰＵ３０の合成信号生成部４１は、フリップフロップ４４、アナログスイッチ４５およびＸＯＲ回路４７を有している。すなわち、第２実施形態は、第１実施形態における合成信号生成部４１のＯＲ回路４６をＸＯＲ回路４７に置き換えた構成である。合成信号生成部４２、４３も、同様に、フリップフロップ４４、アナログスイッチ４５およびＸＯＲ回路４７を有している。
ＸＯＲ回路４７は、排他的論理和回路であり、２つの入力（第１指令信号、第２指令信号）のうちいずれか一方がオン信号（ＯＮ）のとき、オン信号（ＯＮ）を出力し、２つの入力のいずれもオン信号（ＯＮ）またはオフ信号（ＯＦＦ）のとき、オフ信号（ＯＦＦ）を出力する。
【００６０】
本実施形態では、指令信号生成部３１は、第１オン信号または第１オフ信号と第２オン信号または第２オフ信号との組み合わせのパターンが、「第１オン信号（ＯＮ）と第２オン信号（ＯＮ）」、「第１オン信号（ＯＮ）と第２オフ信号（ＯＦＦ）」、「第１オフ信号（ＯＦＦ）と第２オン信号（ＯＮ）」、および、「第１オフ信号（ＯＦＦ）と第２オフ信号（ＯＦＦ）」の４パターンとなるよう第１指令信号および第２指令信号を生成する。つまり、指令信号生成部３１は、第１実施形態とは異なり、「第１オン信号（ＯＮ）と第２オン信号（ＯＮ）」の組み合わせパターンとなる第１指令信号および第２指令信号についても生成する。
【００６１】
しかしながら、本実施形態では合成信号生成部４１、４２、４３がＸＯＲ回路４７を有しているため、指令信号生成部３１が「第１オン信号（ＯＮ）と第２オン信号（ＯＮ）」の組み合わせパターンとなる第１指令信号および第２指令信号を生成した場合、合成信号生成部４１、４２、４３から合成信号ＨｉＺ（オープン）が出力される（図６（Ｂ）参照）。そのため、指令信号生成部３１が、「第１オン信号（ＯＮ）と第２オン信号（ＯＮ）」の組み合わせパターンとなる第１指令信号および第２指令信号を生成した場合、第１スイッチング素子（ＭＯＳ２１〜２３）と第２スイッチング素子（ＭＯＳ２４〜２６）とは、共にオフ作動する（オフ状態となる）。つまり、この期間は「デッドタイム」となる。
【００６２】
以上説明したように、指令信号生成部３１が、第１オン信号または第１オフ信号と第２オン信号または第２オフ信号との組み合わせのパターンが「第１オン信号（ＯＮ）と第２オン信号（ＯＮ）」、「第１オン信号（ＯＮ）と第２オフ信号（ＯＦＦ）」、「第１オフ信号（ＯＦＦ）と第２オン信号（ＯＮ）」、および、「第１オフ信号（ＯＦＦ）と第２オフ信号（ＯＦＦ）」の４パターンとなるよう第１指令信号および第２指令信号を生成する場合であっても、合成信号生成部４１、４２、４３がＸＯＲ回路４７を有することにより、第１実施形態と同様の機能（スイッチング素子を高精度に制御する機能）を有する回転電機制御装置を実現できるとともに、第１実施形態と同様の効果（出力端子、配線および入力端子の数の削減、ＣＰＵ３０およびドライバＩＣ６０の小型化等）を奏することができる。
【００６３】
（他の実施形態）
上述の実施形態では、３相ブラシレスモータに回転電機制御装置を適用する例を示した。これに対し、本発明の他の実施形態では、２つの相、または、４つ以上の相に対応する巻線を有するブラシレスモータに回転電機制御装置を適用してもよい。この場合、ＣＰＵとドライバＩＣとの間のＣＰＵ出力端子、配線およびＩＣ入力端子の数を、それぞれ巻線の相の数と同じにすることができる。
【００６４】
また、本発明の他の実施形態では、複数の端子に対応する巻線を有するブラシ付きモータに回転電機制御装置を適用してもよい。この場合も、ＣＰＵとドライバＩＣとの間のＣＰＵ出力端子、配線およびＩＣ入力端子の数を、それぞれ巻線の端子の数と同じにすることができる。
また、本発明は、電動パワーステアリング装置用の回転電機以外の回転電機（電動機および発電機）を制御する回転電機制御装置として適用することもできる。
このように、本発明は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の形態に適用可能である。
【符号の説明】
【００６５】
１  ・・・・回転電機制御装置
２０  ・・・インバータ部（電力変換器）
２１、２２、２３  ・・・ＭＯＳ（第１スイッチング素子）
２４、２５、２６  ・・・ＭＯＳ（第２スイッチング素子）
２７、２８、２９  ・・・スイッチング素子対
３０  ・・・ＣＰＵ
３１  ・・・指令信号生成部
３２、３３、３４  ・・・ＣＰＵ出力端子
４１、４２、４３  ・・・合成信号生成部
５１、５２、５３  ・・・配線
６０  ・・・ドライバＩＣ
６１、６２、６３  ・・・ＩＣ入力端子
７１、７２、７３  ・・・ゲート信号生成部
９１、９３、９５  ・・・第１ＩＣ出力端子
９２、９４、９６  ・・・第２ＩＣ出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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