(57)【特許請求の範囲】
【請求項１】
第１の位相差を有する第１および第２のトリガクロックを合成し，前記第１および第２のトリガクロックのパルスエッジに対応するパルスエッジを有する第３のクロックを生成するクロック生成回路と，
前記第３のクロックを１／２周波数に分周して前記第１の位相差に対応するデューティ比を有する差動の第１および第２の出力クロックを生成する出力分周回路と，
前記第１または第２のトリガクロックの前記パルスエッジのタイミングで前記第１または第２の出力クロックの位相を検出し，当該検出した位相が正常位相でない場合に前記出力分周回路をリセットする位相修正信号を生成する位相修正回路とを有する分周器。
【請求項２】
第１の位相差を有する第１および第２のトリガクロックを合成し，前記第１および第２のトリガクロックのパルスエッジに対応するパルスエッジを有する第３のクロックを生成するクロック生成回路と，
前記第３のクロックを１／２周波数に分周して前記第１の位相差に対応するデューティ比を有する差動の第１および第２の出力クロックを生成する出力分周回路と，
前記第１または第２のトリガクロックの前記パルスエッジのタイミングで前記第１または第２の出力クロックの位相を検出し，当該検出した位相が正常位相でない場合に前記クロック生成回路に入力される前記第１または第２のクロックを遮断する位相修正信号を生成する位相修正回路と，
前記位相修正信号に応答して前記第１または第２のクロックを遮断するクロック遮断回路とを有する分周器。
【請求項３】
請求項１または２において，
前記クロック生成回路は，第１および第２のトリガクロックを合成して前記第３のクロックを生成するクロック合成回路を有する分周器。
【請求項４】
請求項１または２において，
前記位相修正回路は，前記第１または第２のトリガクロックのパルスエッジに応答して，前記第１または第２の出力クロックのＨレベルまたはＬレベルをラッチし，当該ラッチしたＨまたはＬレベルに対応する前記位相修正信号を生成するフリップフロップ回路を有する分周器。
【請求項５】
請求項１または２において，
前記位相修正回路は，
前記第３のクロック（Ｎ６０９）を１／２分周するサブ分周回路と，
前記第１または第２のトリガクロックのパルスエッジに応答して前記サブ分周回路のサブ分周クロックの位相を検出する第１の位相検出回路と，
前記第３のクロックに応答して前記サブ分周クロックと前記第１または第２の出力クロックの位相が同相か逆相かを検出する第２の位相検出回路と，
前記第１の位相検出回路の第１の検出クロックを前記第２の位相検出回路の第２の検出クロックに応じて反転または非反転して前記位相修正信号を出力する位相修正信号生成回路とを有する分周器。
【請求項６】
請求項５において，
前記位相修正回路は，さらに，
前記サブ分周クロックを，前記サブ分周クロックと前記第１または第２の出力クロックとの正相および逆相タイミングが一致するように遅延させる遅延回路を有し，
前記第２の位相検出回路は前記遅延回路を介して前記サブ分周クロックを入力する分周器。
【請求項７】
請求項１または２において，さらに，
リセット解除後の所定時間経過後に，前記位相修正信号を停止する位相修正停止回路を有する分周器。
【請求項８】
請求項２において，さらに，
前記位相修正信号を前記第１または第２のトリガクロックのタイミングに修正する位相修正信号タイミング修正回路を有し，
前記クロック遮断回路は，前記タイミング修正された位相修正信号に応答して前記第２または第１のトリガクロックを遮断する分周器。
【請求項９】
請求項１または２に記載された分周器と，
前記分周器の第１および第２の出力クロックを分周して第２の位相差を有する第１および第２のローカルクロックを生成するローカルクロック生成分周器と，
被乗算信号に前記第１のローカルクロックを乗算する第１のミキサ回路と，
前記被乗算信号に前記第２のローカルクロックを乗算する第２のミキサ回路とを有するミキサ回路。
【請求項１０】
請求項１５において，さらに，
前記第１または第２のミキサ回路は，前記第１および第２のローカルクロックの前記第２の位相差を９０°に一致させるように前記第１または第２のローカルクロックの位相を調整するローカルクロック位相調整回路を有するミキサ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，分周器およびそれを有するミキサ回路に関する。
【背景技術】
【０００２】
分周器は，第１の周波数を有する入力クロックを分周して分周比に応じた第２の周波数を有する出力クロックを生成する。分周器に関して，例えば，以下の技術が知られている。
【０００３】
１／２分周器の場合は，例えば発振器が生成する差動クロックを入力し，その１／２の周波数を有する出力クロックを生成する。これにより，１／２分周された出力クロックは，差動クロックの位相差１８０°に対応した位相ずれを有し，その位相差は１／２分周された出力クロックの９０°である。  このように，９０°の位相差を有する出力クロックは，例えば，デジタルテレビ放送や携帯電話などの無線通信における送信装置のミキサ回路や受信装置のミキサ回路のローカルクロックとして利用される。このミキサ回路は，例えば，直交変調回路，イメージ除去回路，直交復調回路などである。
【０００４】
送信装置，受信装置のミキサ回路に利用されるローカルクロックの位相精度は，送信信号や受信信号の品質に大きな影響を与える。したがって，分周器には，その出力であるローカルクロックの９０°の位相差を高精度にすることが求められる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭５３−７６３１号公報
【特許文献２】特開２００５−３３３５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述のとおり，分周器は，差動の入力クロックを入力し，それら入力クロックの位相差１８０°を利用して，９０°位相がずれた出力クロックを生成する。したがって，入力クロックの位相差が１８０°からずれている場合は，出力クロックの位相差が９０°からずれる。しかも，分周器は差動の入力クロックの立ち上がりエッジ（または立ち下がりエッジ）のタイミングで，出力クロックを反転する。そのため，差動の入力クロックの位相差が１８０°からずれている場合は，差動の入力クロックのうちどちらの入力クロックが先に分周器に入力されるかにより，出力クロックのデューティ比は２つの状態をとる。このようなデューティ比のばらつきは，予想困難であり，位相調整によりディーティ比を調整することが困難になる。
【０００７】
そこで，本発明の目的は，出力クロックのデューティ比のばらつきを抑制した分周器およびそれを有するミキサ回路を提供することにある。
【課題を解決するための手段】
【０００８】
分周器の第１の側面は，第１の位相差を有する第１および第２のトリガクロックを合成し，前記第１および第２のトリガクロックのパルスエッジに対応するパルスエッジを有する第３のクロックを生成するクロック生成回路と，
前記第３のクロックを１／２周波数に分周して前記第１の位相差に対応するデューティ比を有する差動の第１および第２の出力クロックを生成する出力分周回路と，
前記第１または第２のトリガクロックの前記パルスエッジのタイミングで前記第１または第２の出力クロックの位相を検出し，当該検出した位相が正常位相でない場合に前記出力分周回路をリセットする位相修正信号を生成する位相修正回路とを有する。
【発明の効果】
【０００９】
第１の側面によれば，分周器の出力クロックのデューティ比のばらつきを抑えることができる。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態に関連するミキサの一例を示す図である。
【図２】周波数を１／２分周した信号の関係を示す図である。
【図３】位相差が９０°のローカル信号を生成するローカル信号生成回路の図である。
【図４】位相差が９０°からずれたローカル信号を生成するローカル信号生成回路の図である。
【図５】位相調整回路を示す図である。
【図６】図３，４の前段分周器の構成を示す図である。
【図７】図６の分周器３２の動作を示す波形図である。
【図８】分周器３２の出力分周回路６４の回路例を示す図である。
【図９】出力分周回路６４の波形図である。
【図１０】第１の実施の形態における分周器の構成図である。
【図１１】第１の実施の形態における分周器の回路図である。
【図１２】第１の実施の形態における分周器の波形図である。
【図１３】第１の実施の形態における分周器の変型例１の構成図である。
【図１４】第１の実施の形態における分周器の変型例１の回路図である。
【図１５】第１の実施の形態における分周器の変型例１の波形図である。
【図１６】第１の実施の形態における分周器の変型例２の構成図である。
【図１７】第１の実施の形態における分周器の変型例２の回路図である。
【図１８】第１の実施の形態における分周器の変型例２の波形図である。
【図１９】分周器３２内の遅延パスを示す図である。
【図２０】分周器３２の遅延パスの遅延時間の問題を示す波形図である。
【図２１】第２の実施の形態における分周器の構成図である。
【図２２】第２の実施の形態における分周器の回路図である。
【図２３】第２の実施の形態における分周器の動作波形図である。
【図２４】第２の実施の形態における分周器の動作波形図である。
【図２５】図２３，図２４に示した４つの動作をまとめた図表である。
【図２６】図２２の第２の実施の形態における分周器内の遅延パスを示す図である。
【図２７】第２の実施の形態における分周器の変型例１の回路図である。
【図２８】第２の実施の形態における分周器の変型例１の波形図である。
【図２９】第２の実施の形態における分周器の変型例２の構成図である。
【図３０】第２の実施の形態における分周器の変型例２の回路図である。
【図３１】第２の実施の形態における分周器の変型例３の構成図である。
【図３２】第２の実施の形態における分周器の変型例３の回路図である。
【図３３】第２の実施の形態における分周器の変型例３の波形図である。
【図３４】本実施の形態の分周器を有するミキサ回路の例を示す図である。
【発明を実施するための形態】
【００１１】
図１は，本実施の形態に関連するミキサの一例を示す図である。図１（Ａ）は，信号源１０からの信号にローカルクロック生成回路ＬＯの出力信号を乗算するミキサＭＩＸ１である。信号源１０の信号には周波数Ｆ３の希望する信号波と周波数Ｆ４の妨害波が含まれ，妨害波の周波数Ｆ４は，ローカル周波数Ｆ２に対して信号波の周波数Ｆ３の反対側に位置している。
【００１２】
このような場合，ミキサＭＩＸ１の周波数Ｆ１の出力信号には，周波数（Ｆ３−Ｆ２）の信号と周波数（Ｆ２−Ｆ４）の信号とが含まれ，ミキサの出力信号Ｆ１には信号成分（Ｆ３−Ｆ２）に加えて雑音成分（Ｆ２−Ｆ４）が含まれる。  図１（Ｂ）は，イメージ除去ミキサである。このイメージ除去ミキサは，信号源１０の信号Ａとローカルクロック生成回路ＬＯが生成する周波数Ｆ２の信号Ｂとを乗算する第１のミキサＭＩＸ２と，信号源１０の信号Ａとローカルクロック生成回路ＬＯが生成する周波数Ｆ２の信号Ｂを９０°位相シフトした信号Ｃとを乗算する第２のミキサＭＩＸ３とを有する。さらに，イメージ除去ミキサは，信号Ａ，Ｂを乗算した乗算信号Ｄを９０°位相シフトする位相シフタ１２と，その出力Ｅと第２のミキサＭＩＸ３の出力Ｆとを減算する減算器１４とを有する。
【００１３】
減算器１４は，乗算信号Ｄ＝Ａ＊ＢとＦ＝Ａ＊Ｃそれぞれに含まれている周波数Ｆ２−Ｆ４の信号成分が除去し，出力信号Ｆ１からイメージ信号Ｆ４の成分が除去される。
【００１４】
また，送信装置は，ベースバンドの送信信号に位相が９０°異なるローカルクロック信号を乗算する１対のミキサを持つ直交変調回路を有する。同様に，受信装置は，高周波受信信号に位相が９０°異なるローカルクロック信号を乗算する１対のミキサを持つ直交復調回路を有する。
【００１５】
このようなイメージ除去ミキサや直交変調回路，直交復調回路では，ローカルクロックの位相精度が通信品質に大きな影響を与えるので，ローカルクロックの位相差が高精度に９０°に整合していることが要求される。
【００１６】
図２は，周波数を１／２分周した信号の関係を示す図である。位相が９０°異なるローカルクロックは，分周回路により生成される。分周回路は，例えば，所定の周波数Ｆ５のクロックを１／２分周して周波数Ｆ２のクロックを生成する。周波数Ｆ２は周波数Ｆ５の１／２の周波数であり，２倍の周期を有する。そのため，周波数Ｆ５の３６０°，１８０°の位相は，周波数Ｆ２の１８０°，９０°の位相に対応する。
【００１７】
したがって，周波数F5で位相０°のクロックF5(0)を１／２分周したクロックF2(0)は，周波数がF2=F5/2で位相０°のクロックであり，周波数F5で位相１８０°のクロックF5(180)を１／２分周したクロックF2(90)は，周波数がF2=F5/2で位相９０°のクロックである。このように，差動のクロックF5(0),F5(180)を１／２周波数に分周することにより，位相が９０°ずれたクロックF2(0),F2(90)を生成することができる。このクロックF2(0),F2(90)が，図１の２組のローカルクロックB,Cとして利用できる。
【００１８】
図３は，位相差が９０°のローカルクロックを生成するローカル信号生成回路の図である。このローカル信号生成回路は，局発振器などの信号源３０が周波数F7のクロックを生成し，前段分周器３２がそれを分周して周波数F5のクロックを生成する。このクロックF5は位相が１８０°ずれた差動クロックであり，その差動クロックCK,CKBが分周器３４に入力される。図中に，差動クロックCK,CKBの信号波形が示されている。
【００１９】
分周器３４は，これらの差動クロックCK,CKBに応答して入力D,DBを取り込み，取り込んだ入力D,DBを出力Q,QBに出力する２段のラッチ３８，３９を有する。より正確には，CKがHレベルになると入力D,DBを取り込み，同時に取り込んだ入力D,DBを出力Q,QBに出力し，CKがLレベルになると入力D,DBの値に関わらず，直前のCKがHレベル時の出力Q,QBを保持する。２段のラッチ３８，３９は１つのDフリップフロップを構成し，更にラッチ３９のQ出力，QB出力が，それぞれラッチ３８のDB入力，D入力に接続されリングカウンタを構成している。したがって，２段のラッチ３８，３９は，クロックF5の立ち下がりエッジと立ち上がりエッジに応答して出力が変化する。それにより後段のラッチ３９から位相０°，１８０°の出力クロックN0,N180が出力され，前段のラッチ３８から位相９０°，２７０°の出力クロックN90,N270が出力され，これらの出力クロックは入力クロックF5の１／２周波数である。つまり，差動出力クロックN0,N180とN90,N270とは，９０°の位相差を有し，ミキサに入力されるローカルクロックとして使用される。
【００２０】
このように，分周器３４の出力クロックN0,N180とN90,N270の位相差は，入力クロックCK,CKBの立ち上がりエッジと立ち下がりエッジ間の時間に対応する。そのため，入力クロックCK,CKBのクロック周期に対するHレベルの期間であるデューティ比が０．５の場合に，つまり，HレベルとLレベルの期間が等しい場合に，出力クロックN0,N180とN90,N270の位相差を正確に９０°にすることができる。この入力クロックCK,CKBのデューティ比が０．５からずれると，出力クロックN0,N180とN90,N270の位相差が９０°からずれることになる。
【００２１】
図４は，位相差が９０°からずれたローカル信号を生成するローカル信号生成回路の図である。ローカル信号生成回路の構成は，図３と同じである。図３と異なるのは，前段分周器３２が生成する差動の入力クロックCK,CKBのデューティ比が０．５６であり，入力クロックCKのHレベルの期間がLレベルの期間より長いことである。これに伴い，出力クロックN0,N180とN90,N270の位相差は，９０°からずれた１００．８°と長くなっている。このように入力クロックCK,CKBのデューティ比が０．５からわずか０．０６ずれただけで，出力クロックの位相差は９０°から１０．８°ずれている。
【００２２】
分周器３４に入力される周波数F5の入力クロックCK,CKBは，信号源３０や前段分周器３２の回路素子の特性ばらつきや，それらの回路内の遅延特性などに起因して，完全にデューティ比が０．５になることはまれである。
【００２３】
しかしながら，分周器３４の出力クロックN0,N180とN90,N270に理想的な９０°より大きいまたは小さい位相差が発生した場合は，それらの出力クロックの位相を調整する位相調整回路をミキサ３６内に設けることで，理想的な９０°の位相差にすることができる。
【００２４】
図５は，位相調整回路を示す図である。位相調整回路は，トランジスタQ1,Q2,Q3と抵抗R1,R2とバイアス電圧BV_0からなる第１の位相調整回路と，トランジスタQ4,Q5,Q6と抵抗R4,R5とバイアス電圧BV_90からなる第２の位相調整回路とを有し，バイアス電圧発生部５０は，メモリ５２に外部から書き込まれたオフセット調整信号に対応したバイアス電圧を，第１，第２の位相調整回路の入力端子に供給する。
【００２５】
図５に示されるとおり，第１の位相調整回路のQ1,Q2,Q3からなる差動回路の閾値電圧Vthに対して，バイアス電圧Aの場合の入力クロックN0と，バイアス電圧Aより低いバイアス電圧Bの場合の入力クロックNOの信号波形は，バイアス電圧Aの信号波形のほうが高くなっている。それに伴い，トランジスタQ1の導通から非導通に変化することによる出力クロックN0Xの立ち上がりエッジは，バイアス電圧Aの時のほうが遅れている。つまり，バイアス電圧の大きさに応じて，出力クロックの位相が異なっている。このことは，バイアス電圧を調整することで，出力クロックNOX,N180XとN90X,N270Xの位相差を微調整することができることを意味する。
【００２６】
このように，図５に示した位相調整回路は，バイアス電圧BV_0, VB_90をメモリ設定値によって調整することで，位相調整回路の出力クロックNOX,N180XとN90X,N270Xとの位相差を微調整することができる。よって，このような位相調整回路を，図３，４のミキサ３６の入力段に設けることで，ローカルクロックの位相差を高精度に９０°に調整することができる。
【００２７】
しかしながら，図３，４の前段分周器３２の出力信号F5(0),F5(180)，つまりクロックCK,CKBのデューティ比がランダムに変化する場合は，上記の位相調整回路であってもデューティ比のずれによる出力クロックNO,N180とN90,N270間の位相を理想的な９０°に維持することは困難である。たとえば，クロックCK,CKBのHレベルの期間がLレベルの期間より長い場合と短い場合がアトランダムに発生することがある。このようなデューティ比がランダムに変化する現象は，図５のように外部からメモリにバイアス電圧を設定して固定的に位相調整する方法には，好ましくない。
【００２８】
図６は，図３，４の前段分周器３２の構成を示す図である。分周器３２は，周波数F7の差動クロックN601,N602から，周波数F5の差動クロックN613,N614を生成する。入力クロックN601は正相（0°）のクロック，クロックN602は逆相（180°）のクロックである。同様に，出力クロックN613は正相（0°）のクロック，クロックN614は逆相（180°）のクロックである。
【００２９】
分周器３２は，入力クロックN601の周波数を1/Nにする分周回路B601と，入力クロックN602周波数を1/Mにする分周回路B602とを有する。これらの分周回路B601,B602は，例えばカウンタである。好ましい例では，両カウンタの分周比N,Mは等しい。ただし，両カウンタの分周比N,Mが等しくない場合でもよい。その場合は，前述の特許文献２に記載されているような制御を応用して，一方のカウンタがカウント終了した時に他方のカウンタのリセットを解除してカウント動作を開始させる構成にする。それにより，一方のカウンタB601による1/N分周したクロックパルスN605の生成と，他方のカウンタB602による1/M分周したクロックパルスN606の生成とが交互に行われる。
【００３０】
さらに，分周器３２は，分周回路B601,B602が出力するクロックN605,N606を合成するクロック合成回路６３を有する。クロック合成回路６３は，クロックN605,N606の論理和をとる論理和回路，クロックN605,N606を反転して論理積をとるNAND回路，またはクロックN605,N606のパルスを交互に選択する選択回路である。そして，出力段の分周回路６４は，クロック合成されたクロックN609の周波数を１／２に分周する出力分周回路であり，差動の出力クロックN613，N614を出力する。分周回路B601,B602,６４には，リセット信号N615が供給可能であり，リセット信号N615がHレベルになると，各分周回路の動作はリセットされる。
【００３１】
図７は，図６の分周器３２の動作を示す波形図である。図７では，分周器３２の分周回路B601,B602の分周比N,MがN=M=3の場合について考える。図７Ａは，周波数F7の入力差動クロックN601,N602の位相差が理想的な180°であり，分周器内の回路素子にアンバランスなどがない場合の波形図である。分周回路N601,N602は，入力クロックN601,N602の立ち上がりエッジに同期した立ち上がりエッジを有し，入力クロックの３周期のクロック周期を有するクロックN605,N606を生成する。そして，クロック合成回路６３は，これらのクロックN605,N606を合成し，両クロックN605,N606の立ち上がりエッジと立ちさがりエッジの両パルスエッジを有するクロックN609を生成する。
【００３２】
そして，出力分周回路６４は，クロックN609の立ち上がりエッジに同期して立ち上がりと立ち下がりを交互に繰り返す1/2分周された出力クロックN613,N614を生成する。つまり，図７Ａに示されるとおり，出力クロックN613の立ち上がりエッジは，クロックN605の立ち上がりエッジに応答して生成され，出力クロックN613の立ち下がりエッジは，クロックN605の立ち上がりエッジに応答して生成される。逆に言えば，クロックN605,N606は，出力クロックN613のパルスエッジのトリガとなるクロックである。よって，クロックN605,N606は，以下トリガクロックとも称される。
【００３３】
図７Ａの例では，入力クロックN601,N602の位相差が理想的な180°であるので，それらの立ち上がりエッジに対応したパルスエッジを有する出力パルスN613のデューティ比は，理想的な０．５である。
【００３４】
図７Ｂは，周波数F7の入力差動クロックN601,N602の位相差が180°からずれている場合であって，リセット解除後に最初に正相のトリガパルスN605が入力された場合の波形図である。入力クロックN602の位相がN601の位相より180°を超えて遅れている。そのため，トリガクロックN605とN606との位相差は，N605-N606間のほうがN606-N605間よりも長時間になっている。そして，クロックN615が解除された後に最初に正相側のトリガパルスN605が入力されると，出力クロックN613のHレベルの期間（N605-N606の期間）がLレベルの期間（N606-N605の期間）より長くなる。図７Bの例では，ディーティ比が０．５６になっている。
【００３５】
一方，図７Cは，周波数F7の入力差動クロックN601,N602の位相差が180°からずれている場合であって，リセット解除後に最初に逆相のトリガパルスN606が入力された場合の波形図である。図７Bと同様に入力クロックN602の位相がN601の位相より180°を超えて遅れている。そのため，トリガクロックN605とN606との位相差は，N605-N606間のほうがN606-N605間よりも長時間になっている。そして，クロックN615が解除された後に最初に逆相側のトリガパルスN606が入力されると，出力クロックN613のHレベルの期間（N606-N605の期間）がLレベルの期間（N605-N606の期間）より短くなる。図７Cの例では，ディーティ比が０．４４になっている。
【００３６】
図７B,図７Cから明らかなとおり，図６の分周器３２は，入力差動クロックN601,N602の位相差が180°からずれている場合は，リセット信号N615の解除のタイミングによって，起動後の出力クロックN613,N614のディーティ比が０．５６になったり０．４４になったりする。しかも，このリセット信号の解除のタイミングは，例えばパワーオンリセット回路から信号線を経由して供給されるリセット解除信号であり，そのタイミングは不確定である。
【００３７】
図８は，分周器３２の出力分周回路６４の回路例を示す図である。出力分周回路６４は，差動のクロックN609,XN609を１／２の周波数に分周する回路であり，差動の出力クロックQ,QBがN613,N614に対応する。出力分周回路６４は，入力回路８１と保持回路８２からなる前段ラッチと，入力回路８３と保持回路８４からなる後段ラッチとを有する。この２段のラッチ構成からなるDフリップフロップは，図４に示した分周器３４と同じである。
【００３８】
そして，図８中に破線の楕円で囲った回路は，それぞれインバータであり，それらのインバータをイネーブル状態またはディセーブル状態にする１対の制御トランジスタ，例えばM3301,M3305が，インバータの電源側とグランド側にそれぞれ設けられている。入力回路８１，８３の制御トランジスタM3301,M3305等は，入力クロックN609,xN609により制御され，保持回路８２，８４のリセット時出力制御トランジスタM3317,M3318等は，リセットクロックN615により制御され，保持回路８２，８４の保持部の制御トランジスタM3307,M3303等は，入力クロックN609,xN609により制御される。
【００３９】
図９は，出力分周回路６４の波形図である。リセット状態ではリセット信号N615=Hレベルにあり，トランジスタM3337，M3338は共にオンしているので，それらのトランジスタのドレイン端子に接続されている出力クロックN613,N614はL,Hレベルである。また，前段の保持回路８２の出力N3301,N3302はH,Lレベルである。  そして，リセット状態が解除されるとリセット信号N615=Lレベルになり，入力回路８１，８３と保持回路８２，８４は入力クロックN609,xN609により交互に制御され，１／２分周回路として動作する。リセット解除後の最初の入力クロックN609の立ち上がりエッジで，後段の入力回路８３が前段の保持回路８２の出力N3301,N3302はH,Lレベルを入力し，それにより出力クロックN613,N614はLからHレベルへ,HからLレベルへそれぞれ変化する。このように，最初の入力クロックN609の立ち上がりエッジに応答して，出力クロックN613はLからHレベルに立ち上がることが理解された。
【００４０】
図８，図９の説明により，図７B, ７Cのリセット解除後の最初のトリガクロックがN605かN606かによって，出力クロックN613のデューティ比が２つの状態になることがより明白になった。
【００４１】
なお，図４の分周器３４も図８，図９と同様の回路構成および動作波形である。
【００４２】
前述したとおり，図３，４の前段分周器３２の出力クロックF5のデューティ比が偶然に２つの状態をとることは，位相調整回路に好ましくない。そこで，以下に示す本実施の形態の分周器３２は，出力クロックのデューティ比がいずれか一方の状態に修正可能になっている。
【００４３】
［第１の実施の形態］
図１０は，第１の実施の形態における分周器の構成図である。図６の分周器３２と同様に，この分周器は，1/N，1/M分周するサブカウンタB601,B602と，サブカウンタが出力する正相トリガクロックN605と逆相トリガクロックN606を合成するクロック合成回路63，合成されたクロックN609を１／２周波数に分周する出力分周回路64とを有する。つまり，正相側の出力クロックN613は，正相トリガクロックN605の立ち上がりエッジに応答してLからHに立ち上がる場合と，逆相トリガクロックN606の立ち上がりエッジに応答してLからHに立ち上がる場合の２つの状態になりうる。逆相側の出力クロックN614は，上記と逆の動作である。そして，この２つの状態は，リセット信号N615が解除された後に，最初に正相トリガクロックN605が発生するか，逆相トリガクロックN606が発生するかに依存して発生する。
【００４４】
そこで，図１０の分周器は，正相トリガクロックN605のパルスエッジのタイミング後に正相出力クロックN613がLからHに変化するか（位相０°），HからLに変化するか（位相180°）を検出し，正常でない位相の場合に位相修正信号N629を出力する位相修正回路６５を有する。この位相修正信号N629は論理和ゲート６６からなる位相修正部に入力され，出力分周回路６４をリセットする。なお，出力クロックN613の変化は，正相トリガクロックN605のパルスエッジのタイミング後に発生するので，位相修正回路６５は，正相トリガクロックN605のパルスエッジのタイミングで出力路N613がLレベルかHレベルかを，位相０°か１８０°かとして検出している。そして，この検出結果に応じて位相修正信号N629を出力する。
【００４５】
図１１は，第１の実施の形態における分周器の回路図である。クロック合成回路６３は，トリガクロックN605,N606をそれぞれ入力するバッファB607,B608と，バッファ出力N607,N608の論理和ゲートB609とを有する。論理和ゲートB609が合成されたクロックN609を出力する。また，出力分周回路６４は，クロックN609の正相クロックN611と逆相クロックN612を生成するバッファB610,B611,B613とインバータB612と，分周回路B614を有する。この分周回路B614は例えば図８の回路を有する。
【００４６】
そして，位相修正回路６５は，正相トリガクロックN605の立ち上がりエッジに応答して，正相出力クロックN613をラッチするDフリップフロップB620を有する。そして，このDフリップフロップB620のデータ出力端子Qから出力される信号が位相修正信号N629であり，位相修正部６６を介して分周器B614をリセットする。
【００４７】
図１２は，第１の実施の形態における分周器の波形図である。図１２Ａは正常な動作の場合を，図１２Ｂは異常な動作を検出して位相修正を行った場合をそれぞれ示している。
【００４８】
この分周器では，正相トリガクロックN605の立ち上がりエッジに起因して正相出力クロックN613がLからHレベルに立ち上がる動作が正常な動作とみなしている。したがって，図１２Ａに示すとおり，DフリップフロップB620は，正相トリガクロックN605の立ち上がりエッジに応答して検出する正相出力クロックN613がLレベルであれば，正常位相（OK）とみなして，位相修正信号N629はLレベルのままとする。
【００４９】
逆に，図１２Ｂに示すとおり，正相トリガクロックN605の立ち上がりエッジに応答して検出する正相出力クロックN613がHレベルであれば，異常位相(NG)とみなして，位相修正信号N629をHレベルにして，出力分周器B614をリセットする。位相修正信号N629=Hレベルにより出力分周器B614はリセット状態に維持され，正相出力クロックN613はLレベルに維持される。図８，図９で説明した通りである。そして，出力分周器B614がリセット状態に維持されている間も，サブカウンタB601,B602はリセットされていないので，次々に正相トリガパルスN605,逆相トリガパルスN606が生成される。それにより，次の正相トリガパルスN605の立ち上がりエッジに応答して検出する正相出力クロックN613は，Lレベルになり，正常位相（OK）とみなされ，位相修正信号N629はLレベルに変更される。それ以降は，分周器３２は所望の正常な状態で分周動作を継続する。
【００５０】
正常な分周動作中にノイズ等により仮に異常な分周動作になったとしても，上記のとおり，位相修正回路６５のDフリップフロップB620がその異常状態を検出し，出力分周器B614をリセットして正常状態に復帰させることができる。
【００５１】
図１１において，位相修正回路のDフリップフロップB620は，逆相トリガクロックN606に応答して逆相出力クロックB614のレベルを検出し，検出信号を位相修正信号B620に利用してもよい。または，位相修正回路のDフリップフロップB620は，正相トリガクロックN605に応答して逆相出力クロックB614のレベルを検出し，出力端子Qを反転して位相修正信号B620に利用してもよい。逆に，位相修正回路のDフリップフロップB620は，逆相トリガクロックN606に応答して正相出力クロックB613のレベルを検出し，出力端子Qを反転して位相修正信号B620に利用してもよい。
【００５２】
また，正常な分周動作と異常な分周動作とを逆にしてもよい。分周器３２が２つの分周動作状態をランダムにとらないようにすればよい。
【００５３】
［第１の実施の形態の変型例１］
図１３は，第１の実施の形態における分周器の変型例１の構成図である。図１０の分周器３２と同様に，この分周器は，サブカウンタB601,B602，クロック合成回路63，出力分周回路64とを有する。さらに，分周器は，逆相トリガクロックN606のパルスエッジのタイミング後に逆相出力クロックN614がLからHに変化するか（位相０°），HからLに変化するか（位相180°）を検出し，正常でない位相180°の場合に位相修正信号N629を出力する位相修正回路６５を有する。
【００５４】
そして，図１０の分周器とは異なり，この分周器では，位相修正信号N629は正相トリガクロックN605の通過を遮断するクロック遮断回路６７に供給される。クロック遮断回路６７は，位相修正信号N629がHレベルの間，正相トリガクロックN605の通過を禁止する。この正相トリガクロックの遮断により，逆相トリガクロックN606により出力分周器が動作し，出力クロックの位相が反転される。つまり位相が修正されるのである。
【００５５】
図１４は，第１の実施の形態における分周器の変型例１の回路図である。図１１の回路図と異なるところは，位相修正回路６５を構成するDフリップフロップB620が，逆相トリガクロックN606の立ち上がりエッジに応答して逆相出力クロックN614の位相（LまたはHレベル）を検出し，Lレベルの場合は正常状態とみなして位相修正信号N629をLレベルにし，Hレベルの場合は異常状態とみなして位相修正信号N629をHレベルにする。さらに，クロック遮断回路６７として，制御信号に応答して正相トリガクロックN605の通過を遮断するか遮断しないかの動作をするバッファB603を有する。また，遅延バランスを保つために，逆相トリガクロックN606側にも常時クロックを通過する，つまりクロックを遮断しないバッファB604を設けている。このバッファB603,B604は，制御信号がLであればクロックを通過させ，Hであればクロックの通過を遮断し出力を強制的にLレベルにする。
【００５６】
図１５は，第１の実施の形態における分周器の変型例１の波形図である。図１５Ａは正常な動作の場合を，図１５Ｂは異常な動作を検出して位相修正を行った場合をそれぞれ示している。
【００５７】
この分周器でも，逆相トリガクロックN606の立ち上がりエッジに起因して逆相出力クロックN6143がLからHレベルに立ち上がる動作が正常な動作とみなしている。したがって，図１５Ａに示すとおり，DフリップフロップB620は，逆相トリガクロックN606の立ち上がりエッジに応答して検出する逆相出力クロックN614がLレベルであれば，正常位相（OK）とみなして，位相修正信号N629はLレベルのままとする。
【００５８】
逆に，図１５Ｂに示すとおり，逆相トリガクロックN606の立ち上がりエッジに応答して検出する逆相出力クロックN614がHレベルであれば，異常位相(NG)とみなして，位相修正信号N629をHレベルにして，クロック遮断回路６７を遮断状態にする。これにより，位相修正信号N629=Hレベルにより正相トリガクロックN605のパルスは一時的に遮断される。つまり，クロック遮断回路６７は，逆相トリガクロックN606に応答して検出した逆相出力クロックN614の位相に応じて，その後に到来する正相トリガクロックN605のパルスを遮断する。
【００５９】
そして，次の逆相トリガクロックN606に応答して位相修正回路６５のDフリップフロップB620が逆相出力クロックN614のLレベルを検出すると，位相修正信号N629はLレベルに戻される。その後は，分周器３２は所望の正常な状態で分周動作を継続する。
【００６０】
その後，正常な分周動作中にノイズ等により仮に異常な分周動作になったとしても，上記のとおり，位相修正回路６５のDフリップフロップB620がその異常状態を検出し，出力分周器B614をリセットして正常状態に復帰させることができる。
【００６１】
図１４において，位相修正回路のDフリップフロップB620は，正相トリガクロックN605に応答して正相出力クロックB613のレベルを検出し，その検出信号を位相修正信号B620に利用してもよい。その場合は，逆相トリガクロックN606側にクロック遮断回路を設ける。または，位相修正回路のDフリップフロップB620は，正相トリガクロックN605に応答して逆相出力クロックB614のレベルを検出し，出力端子Qを反転して位相修正信号B620に利用してもよい。その場合もクロック遮断回路は逆相トリガクロックN606側に設ける。逆に，位相修正回路のDフリップフロップB620は，逆相トリガクロックN606に応答して正相出力クロックB613のレベルを検出し，出力端子Qを反転して位相修正信号B620に利用してもよい。その場合は，クロック遮断回路は正相トリガクロックN605側に設ける。
【００６２】
また，正常な分周動作と異常な分周動作とを逆にしてもよい。分周器３２が２つの分周動作状態をランダムにとらないようにすればよい。
【００６３】
［第１の実施の形態の変型例２］
図１６は，第１の実施の形態における分周器の変型例２の構成図である。図１３の変型例１と異なる構成は，クロック遮断回路６７がサブカウンタB601の前段に設けられていることである。動作は，変型例１と同じである。
【００６４】
図１７は，第１の実施の形態における分周器の変型例２の回路図である。図１４の変型例１と異なる構成は，クロック遮断回路６７の遮断機能付きバッファB603がサブカウンタB601の前段に設けられていることである。
【００６５】
図１８は，第１の実施の形態における分周器の変型例２の波形図である。この例では，クロック遮断回路６７が正相入力クロックN603を遮断しており，それに伴って，位相修正信号N629がHレベルの間は，逆相クロックN614がLレベルを維持し，次の逆相トリガクロックN606で位相修正回路６５のDフリップフロップB620が逆相出力クロックN614のLレベルを検出し，位相修正信号N629をLレベルにする。その後は，正常な状態で分周動作が行われる。
【００６６】
この変型例２においても，変型例１と同様に位相修正回路６５のクロック端子に入力されるトリガクロックと，入力データ端子Dに入力される出力クロックと，クロック遮断回路を設ける場所についての変更が可能である。
【００６７】
上記の第１の実施の形態における分周器３２は，回路が動作する周波数が遅い場合は，回路内の遅延の問題が存在しない。しかし，動作周波数が例えば10GHzのように高い周波数になると，位相修正回路による位相検出での遅延時間と位相修正での遅延時間とが，無視できないほど大きくなり，誤動作を招く場合がある。
【００６８】
図１９は，分周器３２内の遅延パスを示す図である。この分周器は図１４の回路図の例である。まず，逆相トリガクロックN606から出力分周器B614を通過して位相検出するDフリップフロップB620に到達する遅延Aと，逆相トリガクロックN606からDフリップフロップB620に到達する遅延Bと，DフリップフロップB620からクロック遮断回路のバッファB603に到達する遅延Cについて考える。
【００６９】
第１に，遅延Aと遅延Bの差が周波数F5の出力クロックの半周期近くになると，位相検出するDフリップフロップB620は，逆相トリガクロックN606により生じた出力分周器の出力クロックN614の論理を誤って逆に判定する。
【００７０】
図２０は，分周器３２の遅延パスの遅延時間の問題を示す波形図である。この図は，図１５の波形図に遅延時間の問題を示すものである。図２０Bの異常動作状態において，上記の遅延Bが大きくなると，逆相出力クロックN614が破線のようになる。つまり，逆相出力クロックN614は，逆相トリガクロックN606の１つ前の正相トリガクロックN605に起因する変化が未だ完了していない。そのため，DフリップフロップB620は，この変化が遅れている逆相出力クロックN614のLレベルを検出し，誤って正常状態を検出する場合がある。
【００７１】
第２に，遅延Bと遅延Cの和が周波数F５の出力クロックの１周期近くになると，クロックを遮断制御する位相修正信号N629のクロック遮断バッファB603への到達が，正相トリガクロックN605の通過中に発生することが起こる。すなわち，図２０中に位相修正信号N629が破線のように遅くなってしまうと，正相トリガクロックN605が通過中に位相修正信号N629が到達して，遮断失敗になる。この通過した正相トリガクロックN605の立ち上がりエッジで出力分周器B614は分周動作の一時停止を行わず，位相修正が行われないことになる。
【００７２】
上記の遅延AとBの差，遅延BとCの和は，集積回路の使用環境（温度や電源電圧）によって変化するので，位相修正ができない場合が生じる。以下に説明する第２の実施の形態の分周器は，このような遅延による誤検出，誤位相修正を抑制する。
【００７３】
［第２の実施の形態］
図２１は，第２の実施の形態における分周器の構成図である。また，図２２は，第２の実施の形態における分周器の回路図である。
【００７４】
第２の実施の形態の分周器は，位相修正回路６５が，第１の位相検出部６５Ａと第２の位相検出部６５Ｂと位相修正信号生成部６５Ｃとを有する。位相検出では，第１の実施の形態のように，出力分周回路B614の逆相出力クロックN614の位相を逆相トリガクロックN606で直接検出するのではない。
【００７５】
第２の実施の形態では，第１の位相検出部６５Ａ内に，サブの2分周器B618を有する。そして，第１の位相検出部６５Ａは，合成クロックN609に応答して分周動作をするサブ分周器B618の出力クロックN618と出力分周器N614の逆相出力クロックN614との位相が同相か逆相かを検出するEORゲートB619と，そのEORゲートの出力をラッチするDフリップフロップB621とを有する。つまり，第１の位相検出部65Aは，サブ分周器B618の出力クロックN618と出力分周器B614の出力クロックN614との位相関係を検出する。
【００７６】
第２の位相検出部６５Bは，逆相トリガクロックN606に応答してサブ分周器B618の出力クロックN618の位相を検出するDフリップフロップB620を有する。
【００７７】
そして，位相修正信号生成部65Cは，第１の位相検出部のDフリップフロップB621による検出出力N622，第２の位相検出部のDフリップフロップB620による検出出力N621に応じて位相修正信号N629を出力する。その位相修正信号N629は，EORゲートB619により，第１の位相検出部のDフリップフロップN621の検出出力N622(つまり，サブ分周器B618の出力クロックN618と出力分周器B614の出力クロックN614とが同相か逆相か)に応じて，位相修正信号N629を，クロック遮断で位相修正を行うN629=Hレベル，クロック遮断せず位相修正を行わないN629=Lレベルにする。
【００７８】
つまり，遅延Aの問題がないサブ分周器B618の出力クロックN618が，出力分周器B614の逆相出力クロックN614の位相と同相か逆相かをEORゲートB619で確認する。さらに，DフリップフロップB620が，第１の実施の形態のように，サブ分周器の出力クロックN618を逆相トリガクロックN606で位相検査し，その位相検査結果を，EORゲートB619による同相（N619,N622=L）か逆相（N619,N622=H）に応じて，正しい検査結果に変更している。正しい位相検出結果はそのまま位相修正信号N629となる。
【００７９】
上記のように，第２の実施の形態では，第１の位相検出部内のサブ分周器B618は，外部の大きな負荷を駆動しなくてもよいのでその前段のバッファ回路を削減することができ，第２の位相検出部のDフリップフロップB620において，前述の遅延Aと遅延Bとの差が大きくなる問題を緩和している。そして，サブ分周器B618の検出位相N618と出力分周器B614の出力クロックN614との位相が同相か逆相かに応じて，第２の位相検出部のDフリップフロップB620による検出信号N621をEORゲートB622により適切な位相修正信号に変換している。
【００８０】
図２３，図２４は，第２の実施の形態における分周器の動作波形図である。図２３は，正常状態に起動した場合について，サブ分周器B618の出力クロックN618が出力分周器B614の逆相出力クロックN614の位相と逆相（N613とN618が同相，またはN614とN618が逆相）の場合A1と，同相（N613とN618が逆相，またはN614とN618が同相）の場合A2とを示している。図２４は，異常な状態で起動した場合について，サブ分周器B618の出力クロックN618が出力分周器B614の逆相出力クロックN614の位相と逆相（N613とN618が同相，またはN614とN618が逆相）の場合B1と，同相（N613とN618が逆相，またはN614とN618が同相）の場合B2とを示している。
【００８１】
図２５は，図２３，図２４に示した４つの動作をまとめた図表である。この図表も参照しながら，４つの動作について説明する。
【００８２】
図２３のA1では，出力クロックN613とN618が同相の場合であり，N614とN618は逆相の場合（同相・逆相検出信号N622＝Hレベル）である。その場合に，第２の位相検出部のB620がN618=Hを検出して検出信号N621をLからHにしている。つまり正常状態である。そして，同相・逆相検出信号N622はHレベルであるので，修正信号生成回路のB622は，修正信号N629をLレベルにして，クロック遮断していない。
【００８３】
なお，図２３のA1では，起動直後に最初に同相トリガクロックN605が一時遮断されているが，次の逆相トリガクロックN606で上記の正常状態が検出されて遮断が解除されている。
【００８４】
図２３のA2では，A1と逆に，出力クロックN613とN618が逆相の場合であり，N614とN618は同相の場合（同相・逆相検出信号N622＝Lレベル）である。その場合に，第２の位相検出部のB620がN618=Lを検出して検出信号N621はLになっている。つまり正常状態である。そして，同相・逆相検出信号N622はLレベルであるので，修正信号生成回路のB622は，修正信号N629をLレベルにして，クロック遮断していない。
【００８５】
図２４のB1では，出力クロックN613とN618が同相の場合であり，N614とN618は逆相の場合（同相・逆相検出信号N622＝Hレベル）である。その場合に，第２の位相検出部のB620がN618=Lを検出して検出信号N621をLにしている。つまり異常起動状態である。そして，同相・逆相検出信号N622はHレベルであるので，修正信号生成回路のB622は位相修正信号N629をHレベルにして，クロック遮断している。このクロックN605の一時遮断により，次のタイミングでは正常状態が検出されて，位相修正信号N629をLレベルにしてクロック遮断を解除している。
【００８６】
図２３のB2では，B1と逆に，出力クロックN613とN618が逆相の場合であり，N614とN618は同相の場合（同相・逆相検出信号N622＝Lレベル）である。その場合に，第２の位相検出部のB620がN618=Hを検出して検出信号N621はHになっている。つまり異常状態である。そして，同相・逆相検出信号N622はLレベルであるので，修正信号生成回路のB622は位相修正信号N629をHレベルにして，クロック遮断している。このクロックN605の一時遮断により，次のタイミングでは正常状態が検出されて，位相修正信号N629をLレベルにしてクロック遮断を解除している。
【００８７】
なお，図２３，図２４中，EORゲートB619の入力N618,N614のタイミングがずれることで，その出力N619には，短いパルス（グリッジ）が発生している。このグリッジの影響をなくすために，DフリップフロップB621が設けられ，その出力N622が同相か逆相かの検出結果として使用されている。
【００８８】
第２の実施の形態における分周器が位相検出回路を２つの位相検出部に分割した利点を，遅延時間の観点で以下説明する。
【００８９】
図２６は，図２２の第２の実施の形態における分周器内の遅延パスを示す図である。遅延Dは，逆相トリガパルスN606のノードからサブ分周器B618を通過して第２の位相検出部のDフリップフロップB620のデータ入力端子までの遅延パスである。遅延Eは，逆相トリガパルスN606から第２の位相検出部のDフリップフロップB620のクロック入力端子までの遅延パスである。遅延Fは，第１の位相検出部のDフリップフロップB621の出力端子Qからクロック遮断バッファB603に達する遅延パスである。
【００９０】
また，第１の位相検出部内のグリッジ除去を行うDフリップフロップB621については，遅延Gは，クロックN609のノードから出力分周回路B614を経由してDフリップフロップB621のデータ入力端子に達する遅延パスである。遅延HはクロックN609のノードからDフリップフロップB621のクロック入力端子に達する遅延パスである。
【００９１】
まず，遅延Dと遅延Eの差が周波数F5のクロックの半周期近くになると，前述したとおりDフリップフロップB620が誤った論理判定をする。さらに，遅延Gと遅延Hの差が周波数F5のクロックの半周期近くになると，図２３，２４に示したグリッジをサンプリングして検出結果が逆の位相になる。
【００９２】
しかし，位相検出部を２つに分割することで，遅延D,Eの差と，遅延G,Hの差は，図１９に示した遅延A,Bの差よりも小さくすることができる。これは遅延パスG,D内の回路ブロックの数が少ないからである。その結果，上記のような誤った動作になる可能性を小さくすることができる。
【００９３】
この第２の実施の形態における位相修正回路群65A,65B,65Cは，第１の実施の形態の分周器にも適用可能である。その場合は，位相修正信号N629は，出力分周回路B614のリセット端子にORゲートを介して入力されればよい。
【００９４】
［第２の実施の形態の変型例１］
図２７は，第２の実施の形態における分周器の変型例１の回路図である。また，図２８は，その波形図である。図２７の分周器は，図２２の分周器とは，遅延バッファB623を有する点で異なっている。それ以外の構成は同じである。
【００９５】
図２３，２４において，EORゲートB619の２つの入力N618,N614のタイミングがずれたことにより，出力N619にグリッジが発生したことを説明した。図２７の分周器は遅延バッファB623を設けたことで，EORゲートB619の２つの入力N618,N614のタイミングのずれを小さくし，出力N619のグリッジを小さくしている。図２８のN619と図２３，２４のN619のグリッジサイズを比較すると明らかである。この遅延バッファN623は，出力分周回路６４の前段の回路群B610〜B613の遅延に相当する遅延時間を有することが望ましい。
【００９６】
［第２の実施の形態の変型例２］
図２９は，第２の実施の形態における分周器の変形例２の構成図である。また，図３０は，その回路図である。この分周器は，消費電力を節約するために，位相修正停止制御部６８を有する。位相修正停止制御部６８は，リセット解除後の起動動作時において，位相修正が完了した後は，位相修正のための回路６５Ａ，６５Ｂ，６５Ｃの動作を停止する。それにより，無駄に電力を消費することが回避される。
【００９７】
図３０の回路図によれば，位相修正停止制御部６８は，リセット解除後に出力クロックＮ６１４をカウントするタイマB623と，そのタイムアップ出力N625によりクロック遮断のための位相修正信号N623を止めるANDゲートB624と，タイムアップ出力N625によりパルス通過を遮断するバッファ群B605,B615,B616,B617などを有する。バッファB606はノード容量を均一にするためのダミーバッファである。タイマN623のタイムアップのタイミングを適宜決定することで，位相修正後に位相修正のための回路群の動作を停止して，消費電力を節約することができる。
【００９８】
この変型例２は，第１の実施の形態の分周器にも適用可能である。
【００９９】
［第２の実施の形態の変型例３］
図３１は，第２の実施の形態における分周器の変型例３の構成図である。図３２は，その回路図である。図２６の遅延H,Fの和が周波数F5のクロックの１周期程度になる場合には，クロック遮断バッファB603がタイミング良く正相トリガクロックを遮断できない場合がある。これは，図１９において遅延B，Cの和が周波数F5のクロックの１周期程度になる場合に発生する遮断失敗と同じである。
【０１００】
そこで，図３１，３２の分周器は，位相修正信号タイミング調整部７０を有する。位相修正信号タイミング調整部７０は，位相修正信号生成部６５C，位相修正停止制御部６８が生成したクロック遮断のための位相修正信号N626を，逆相トリガパルスN606のタイミングで取り込み，そのタイミングに合わせて逆相トリガパルスの１周期分のパルス幅のワンショットパルスを生成し，それをタイミング調整した位相修正信号N629としてクロック遮断部６７に出力する。
【０１０１】
図３２の回路図に示されるとおり，位相修正信号タイミング調整部７０は，位相修正信号N626を逆相トリガパルスN606の立ち上がりエッジでラッチするDフリップフロップB625と，その出力N627から逆相トリガパルスN606の１周期分のパルス幅を有するワンショットパルスN629を生成するDフリップフロップB626およびANDゲートB627を有する。
【０１０２】
図３３は，この分周器の動作を示す波形図である。図３３は，図２４のB2に対応する波形図である。図３３によれば，時間ｔ１にて逆相トリガパルスN606の立ち上がりエッジで逆相出力パルスN614がHレベルであることが検出された望ましくない起動動作であることが検出され，位相修正信号生成部６５Cが位相修正信号N623,N626を発生している。そして，時間ｔ２にて，位相修正信号タイミング調整部７０がこの位相修正信号N626＝Hレベルを，次の逆相トリガパルスN606,N616の立ち上がりエッジで取り込み，次の時間ｔ３までのパルス幅を有する位相修正信号N629を出力している。このタイミング調整された位相修正信号N629は，通過遮断すべき正相トリガパルスN605のパルスのタイミングに合わせてHレベルになっている。これにより，クロック遮断部６７のクロック遮断バッファB603が正相トリガパルスN605を完全に全て遮断することができる。
【０１０３】
この変型例３の位相修正信号タイミング修正部は，第１の実施の形態における分周器の変型例１，２のクロック遮断部を有する分周器にも適用可能である。
【０１０４】
［ミキサ回路の例］
上記の第１，第２の実施の形態における分周器は，ミキサ回路のローカルクロック生成回路に用いられることで，ローカルクロックの９０°の位相ずれを高精度に生成することができる。
【０１０５】
図３４は，本実施の形態の分周器を有するミキサ回路の例を示す図である。図３４（Ａ）はイメージ除去ミキサに分周器３２を適用したミキサ回路である。図１（Ｂ）と同様に，ミキサMIX2,MIX3が信号源１０からの信号に位相が９０°ずれたローカルクロックを乗算し，位相シフタ１２が一方のミキサMIX2の乗算出力を９０°位相シフトし，減算器１４が位相シフトした信号と他方のミキサMIX3の出力信号とを減算する。これにより，周波数F1の出力信号から妨害はF4の成分が除去される。
【０１０６】
ローカルクロックＦ２（０°），Ｆ２（９０°）を生成するローカルクロック生成回路は，信号源３０と，本実施の形態の分周器３２と，その出力クロックＦ５からローカルクロックＦ２（０°），Ｆ２（９０°）を生成する分周器３４とを有する。そして，ミキサMIX2,MIX3内の入力段には，図５に示したような位相調整回路が設けられ，その位相調整回路のバイアス電圧を設定する設定値がメモリ５２に設定される。
【０１０７】
分周器３２の出力クロックのデューティ比は予め決められた方向のずれしか有しないので，位相調整回路への設定値も固定的に設定することができる。その結果，出力クロックのデューティ比は理想的な０．５にすることがで，後段の分周器３４は高精度に９０°の位相差を有するローカルクロックを生成することができる。
【０１０８】
図３４（Ｂ）は，受信装置の直交復調回路に分周器３２を適用したミキサ回路である。ミキサMIX4,MIX5は，受信アンテナなどの信号源１０からの信号Ｆ３に位相が９０°ずれたローカルクロックを乗算し，ミキサ出力がローパスフィルタLPFで高周波成分が除去され，可変ゲインアンプVGAにてそのゲインが一定になるように制御され，ADコンバータによりデジタル信号に変換される。I,Qチャネルのデジタル信号は，図示しないデジタル処理回路内にて復調，復号化される。
【０１０９】
この場合も，ローカルクロックＦ２（０°），Ｆ２（９０°）を生成するローカルクロック生成回路は，信号源３０と，本実施の形態の分周器３２と，その出力クロックＦ５からローカルクロックＦ２（０°），Ｆ２（９０°）を生成する分周器３４とを有する。そして，ミキサMIX4,MIX5内の入力段には，図５に示したような位相調整回路が設けられ，その位相調整回路のバイアス電圧を設定する設定値がメモリ５２に設定される。
【０１１０】
同様のミキサ回路は，送信装置の直交変調回路としても知られている。送信装置では，直交変調回路で２つのミキサが符号化されたI,Qチャネルの送信信号にローカルクロックを乗算し，その乗算された信号がパワーアンプを介してアンテナから送出される。このミキサ回路のローカルクロック生成回路内にも本実施の形態の分周器３２を適用することができる。
【０１１１】
以上の通り，本実施の形態の分周器は，出力クロックのデューティ比がランダムに２つの状態になることを防止し，予め決められた一方の状態に制御することができるので，高精度の位相差が要求されるローカルクロック生成回路の入力クロックを生成する分周器として有益である。
【０１１２】
以上の実施の形態をまとめると，次の付記のとおりである。
【０１１３】
（付記１）
第１の位相差を有する第１および第２のトリガクロックを合成し，前記第１および第２のトリガクロックのパルスエッジに対応するパルスエッジを有する第３のクロックを生成するクロック生成回路と，
前記第３のクロックを１／２周波数に分周して前記第１の位相差に対応するデューティ比を有する差動の第１および第２の出力クロックを生成する出力分周回路と，
前記第１または第２のトリガクロックの前記パルスエッジのタイミングで前記第１または第２の出力クロックの位相を検出し，当該検出した位相が正常位相でない場合に前記出力分周回路をリセットする位相修正信号を生成する位相修正回路とを有する分周器。
【０１１４】
（付記２）
第１の位相差を有する第１および第２のトリガクロックを合成し，前記第１および第２のトリガクロックのパルスエッジに対応するパルスエッジを有する第３のクロックを生成するクロック生成回路と，
前記第３のクロックを１／２周波数に分周して前記第１の位相差に対応するデューティ比を有する差動の第１および第２の出力クロックを生成する出力分周回路と，
前記第１または第２のトリガクロックの前記パルスエッジのタイミングで前記第１または第２の出力クロックの位相を検出し，当該検出した位相が正常位相でない場合に前記クロック生成回路に入力される前記第１または第２のクロックを遮断する位相修正信号を生成する位相修正回路と，
前記位相修正信号に応答して前記第１または第２のクロックを遮断するクロック遮断回路とを有する分周器。
【０１１５】
（付記３）
付記１または２において，
前記クロック生成回路は，第１および第２のトリガクロックを合成して前記第３のクロックを生成するクロック合成回路を有する分周器。
【０１１６】
（付記４）
付記１または２において，
前記位相修正回路は，前記第１または第２のトリガクロックのパルスエッジに応答して，前記第１または第２の出力クロックのＨレベルまたはＬレベルをラッチし，当該ラッチしたＨまたはＬレベルに対応する前記位相修正信号を生成するフリップフロップ回路を有する分周器。
【０１１７】
（付記５）
付記１または２において，
前記位相修正回路は，
前記第３のクロック（Ｎ６０９）を１／２分周するサブ分周回路と，
前記第１または第２のトリガクロックのパルスエッジに応答して前記サブ分周回路のサブ分周クロックの位相を検出する第１の位相検出回路と，
前記第３のクロックに応答して前記サブ分周クロックと前記第１または第２の出力クロックの位相が同相か逆相かを検出する第２の位相検出回路と，
前記第１の位相検出回路の第１の検出クロックを前記第２の位相検出回路の第２の検出クロックに応じて反転または非反転して前記位相修正信号を出力する位相修正信号生成回路とを有する分周器。
【０１１８】
（付記６）
付記５において，
前記位相修正回路は，さらに，
前記サブ分周クロックを，前記サブ分周クロックと前記第１または第２の出力クロックとの正相および逆相タイミングが一致するように遅延させる遅延回路を有し，
前記第２の位相検出回路は前記遅延回路を介して前記サブ分周クロックを入力する分周器。
【０１１９】
（付記７）
付記１または２において，さらに，
リセット解除後の所定時間経過後に，前記位相修正信号を停止する位相修正停止回路を有する分周器。
【０１２０】
（付記８）
付記２において，さらに，
前記位相修正信号を前記第１または第２のトリガクロックのタイミングに修正する位相修正信号タイミング修正回路を有し，
前記クロック遮断回路は，前記タイミング修正された位相修正信号に応答して前記第２または第１のトリガクロックを遮断する分周器。
【０１２１】
（付記９）
付記８において，
前記位相修正信号タイミング修正回路は，前記位相修正信号を前記第２のトリガクロックに応答したタイミングのワンショットパルスを前記タイミング修正された位相修正信号として出力する分周器。
【０１２２】
（付記１０）
付記３において，
前記クロック合成回路は，前記第１および第２のトリガクロックのＯＲ信号，または前記第１，第２のトリガクロックの反転クロックのＮＡＮＤ信号を生成する分周器。
【０１２３】
（付記１１）
付記３において，
前記クロック合成回路は，前記第１および第２のトリガクロックのパルスを交互に選択する選択回路を有する分周器。
【０１２４】
（付記１２）
付記２において，
前記前記クロック生成回路は，
逆相の第１および第２の入力クロックをそれぞれ分周して前記第１および第２のトリガクロックを生成する第１，第２のサブカウンタと，
前記第１および第２のトリガクロックを合成して前記第３のクロックを生成するクロック合成回路とを有し，
前記クロック遮断回路は，前記第１または第２のサブカウンタと前記クロック合成回路との間に設けられた分周器。
【０１２５】
（付記１３）
付記２において，
前記前記クロック生成回路は，
逆相の第１および第２の入力クロックをそれぞれ分周して前記第１および第２のトリガクロックを生成する第１および第２のサブカウンタと，
前記第１および第２のトリガクロックを合成して前記第３のクロックを生成するクロック合成回路とを有し，
前記クロック遮断回路は，前記第１または第２のサブカウンタの前段に設けられた分周器。
【０１２６】
（付記１４）
付記１または２において，
前記出力分周回路は，前記第３のクロックのパルスエッジのうち第１の変化エッジに応答して入力をラッチする第１のラッチ回路と，前記第３のクロックのパルスエッジのうち第２の変化エッジに応答して，前記第１のラッチ回路の出力をラッチして分周クロックを出力する第２のラッチ回路とを有し，前記第１のラッチ回路の入力には前記第２のラッチ回路の反転出力が入力される分周器。
【０１２７】
（付記１５）
付記１または２に記載された分周器と，
前記分周器の第１および第２の出力クロックを分周して第２の位相差を有する第１および第２のローカルクロックを生成するローカルクロック生成分周器と，
被乗算信号に前記第１のローカルクロックを乗算する第１のミキサ回路と，
前記被乗算信号に前記第２のローカルクロックを乗算する第２のミキサ回路とを有するミキサ回路。
【０１２８】
（付記１６）
付記１５において，さらに，
前記第１または第２のミキサ回路は，前記第１および第２のローカルクロックの前記第２の位相差を９０°に一致させるように前記第１または第２のローカルクロックの位相を調整するローカルクロック位相調整回路を有するミキサ回路。
【符号の説明】
【０１２９】
N601,N602:入力クロック                  N605,N606:トリガクロック
６３：クロック合成回路                  ６４：出力分周回路
N613,N614:出力クロック                  ６５：位相修正回路
N629:位相修正信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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