(57)【特許請求の範囲】
【請求項１】
受信される高周波数のディジタルデータ信号を同期化するためのディジタルデータ信号捕獲回路であって、該ディジタルデータ信号捕獲回路は、
ａ）（１）受信ディジタルデータ信号を第１時刻、第２時刻及び第３時刻でサンプルホールドし得るディジタルデータ信号サンプラ、及び
（２）前記ディジタルデータ信号サンプラと通信して前記受信ディジタルデータ信号の前記第１時刻、前記第２時刻及び前記第３時刻におけるサンプルを受信し、受信したサンプルから、前記第１時刻と前記第２時刻の間で状態遷移が発生したかどうか及び前記第１時刻と前記第３時刻の間で状態遷移が発生したかどうかを決定し、前記第１時刻と前記第２時刻の間で前記状態遷移が発生したかどうか及び前記第１時刻と前記第３時刻の間で前記状態遷移が発生したかどうかに基づいてインクリメント及びデクリメント遷移信号を発生するように構成されたアーリー／レイト遷移検出器
を備える遷移検出器と、
ｂ）前記ディジタルデータ信号捕獲回路内に結合され、前記アーリー／レイト遷移検出器からのインクリメント及びデクリメント遷移信号に基づいてストローブ信号を発生するように構成されたストローブ調整回路と、
ｃ）前記ストローブ信号を用いて前記受信ディジタルデータ信号を捕獲するように構成された捕獲回路と、
ｄ）前記アーリー／レイト遷移検出器と前記ストローブ調整回路との間に結合されたＯＲツリーと
を備え、
前記ディジタルデータ信号サンプラは、
ａ）前記受信ディジタルデータ信号を前記第１時刻及び前記第３時刻で捕獲し保持するべく構成された第１追跡フリップフロップ、
ｂ）前記受信ディジタルデータ信号を前記第２時刻で捕獲し保持するべく構成された第２追跡フリップフロップ、及び
ｃ）前記第１追跡フリップフロップと通信して前記第１時刻で捕獲された受信ディジタルデータ信号を受信し前記第３時刻まで保持するべく構成された第３追跡フリップフロップ
を備え、
前記ディジタルデータ信号サンプラは、第１タイミング信号及び第２タイミング信号を発生するクロック発生器を更に備え、前記第１タイミング信号は前記第２タイミング信号と９０°の位相差を有し、
前記クロック発生器は、前記第１タイミング信号を前記第１時刻及び前記第３時刻に前記第１追跡フリップフロップに供給して前記受信ディジタルデータ信号を捕獲し保持するように接続され、
前記クロック発生器は、前記第１タイミング信号を前記第３追跡フリップフロップに供給して前記第１時刻に捕獲された前記受信ディジタルデータ信号を受信し前記第３時刻まで保持するように接続され、
前記クロック発生器は、前記第２タイミング信号を前記第２追跡フリップフロップに前記第２時刻に供給して前記受信ディジタルデータ信号を前記第２時刻に捕獲し保持するように接続され、
前記ストローブ調整回路は前記ＯＲツリーからのインクリメント及びデクリメントストローブ信号に基づいて前記ストローブ信号を発生するように構成されるディジタルデータ信号捕獲回路。
【請求項２】
前記アーリー／レイト遷移検出器は、前記第２及び第３追跡フリップフロップと通信して前記第１時刻と前記第２時刻の間で前記状態遷移が発生したことを示す遷移発生信号を発生して前記デクリメント遷移信号を発生する第１比較回路を備える、請求項１記載のディジタルデータ信号捕獲回路。
【請求項３】
前記アーリー／レイト遷移検出器は、更に、
ａ）前記第２及び第３追跡フリップフロップと通信して前記第１時刻と前記第３時刻の間で前記状態遷移が発生したことを示す第２比較回路、及び
ｂ）前記第１及び第２比較器と通信してインクリメント遷移信号を発生する論理回路
を備える請求項２記載のディジタルデータ信号捕獲回路。
【請求項４】
前記捕獲回路は可変遅延素子と通信して前記ストローブ信号を前記可変遅延素子から受信する、請求項１記載のディジタルデータ信号捕獲回路。
【請求項５】
前記ストローブ調整回路は、
ａ）前記インクリメント及びデクリメントストローブ信号を受信するように結合されたパーシステンスアップ／ダウンカウンタ、
ｂ）前記パーシステンスアップ／ダウンカウンタと通信するディジタル−アナログ変換器、及び
ｃ）前記ディジタル−アナログ変換器と通信してマスタ発振器ストローブ信号を調整し、前記ディジタル−アナログ変換器の出力に基づくストローブ信号を発生する可変遅延素子
を備える、請求項１記載のディジタルデータ信号捕獲回路。
【請求項６】
前記ＯＲツリーは、前記遷移検出器と前記パーシステンスアップ／ダウンカウンタとの間に結合され、当該ディジタルデータ信号捕獲回路内での発振を禁止するために、受信ディジタルデータ信号の１サイクルにつき設定数のクロックサイクルの間前記アーリー／レイト遷移検出器からインクリメント及びデクリメント遷移信号を受信する、請求項５記載のディジタルデータ信号捕獲回路。
【請求項７】
前記ＯＲツリーは、
ａ）前記アーリー／レイト遷移検出器からのインクリメント遷移信号を受信するように接続されたインクリメントブランチを備え、該インクリメントブランチは、
（１）インクリメントＯＲ回路と通信する出力を有する複数の直列接続フリップフロップ、及び
（２）前記インクリメントＯＲ回路の出力と通信する入力、分周されたクロック信号と通信するクロック入力及び前記パーシステンスアップ／ダウンカウンタのインクリメント入力と通信する出力を有するインクリメントフリップフロップを備え、更に
ｂ）前記アーリー／レイト遷移検出器からのデクリメント遷移信号を受信するように接続されたデクリメントブランチを備え、該デクリメントブランチは、
（１）デクリメントＯＲ回路と通信する出力を有する複数の直列接続フリップフロップ、及び
（２）前記デクリメントＯＲ回路の出力と通信する入力、分周されたクロック信号と通信するクロック入力及び前記パーシステンスアップ／ダウンカウンタのデクリメント入力と通信する出力を有するデクリメントフリップフロップを備える、請求項５記載のディジタルデータ信号捕獲回路。
【請求項８】
前記インクリメントフリップフロップの非反転出力及び前記デクリメントフリップフロップの反転出力がインクリメントブランチＡＮＤゲートに接続され、前記デクリメントフリップフロップの非反転出力及び前記インクリメントフリップフロップの反転出力がデクリメントブランチＡＮＤゲートに接続され、前記インクリメントブランチＡＮＤゲート及びデクリメントブランチＡＮＤゲートが前記パーシステンスアップ／ダウンカウンタに結合される、請求項７記載のディジタルデータ信号捕獲回路。
【請求項９】
前記パーシステンスアップ／ダウンカウンタは受信ディジタルデータ信号の繰り返しレートを限定するように調整されるプログラマブルマルチビットカウンタである、請求項５記載のディジタルデータ信号捕獲回路。
【請求項１０】
パターン発生器と通信してトラッカ制御信号を受信し、前記遷移検出器及び前記ストローブ調整回路と通信して前記ストローブ信号の位置をトラッカ制御信号の関数として移動させるトラッカコントローラを更に備える、請求項１記載のディジタルデータ信号捕獲回路。
【請求項１１】
ａ）被試験デバイスと通信して複数のチャネルからの受信ディジタルデータ信号を同期させるための複数のディジタルデータ信号捕獲回路を備え、前記ディジタルデータ信号捕獲回路の各々は、
（１）（ｉ）受信ディジタルデータ信号を第１時刻、第２時刻及び第３時刻でサンプルホールドし得るディジタルデータ信号サンプラ、及び
（ｉｉ）前記ディジタルデータ信号サンプラと通信して前記受信ディジタルデータ信号の前記第１時刻、前記第２時刻及び前記第３時刻におけるサンプルを受信し、受信したサンプルから、前記第１時刻と前記第２時刻の間で状態遷移が発生したかどうか及び前記第１時刻と前記第３時刻の間で状態遷移が発生したかどうかを決定し、前記第１時刻と前記第２時刻の間で前記状態遷移が発生したかどうか及び前記第１時刻と前記第３時刻の間で前記状態遷移が発生したかどうかに基づいてインクリメント及びデクリメント遷移信号を発生するように構成されたアーリー／レイト遷移検出器と、
を備える遷移検出器と、
（２）前記アーリー／レイト遷移検出器に結合されたＯＲツリーと、
（３）前記ＯＲツリーに結合され、前記ＯＲツリーからのインクリメント及びデクリメントストローブ信号に基づいてストローブ信号を発生するように構成されたストローブ調整回路と、
（４）前記ストローブ信号を用いて受信ディジタルデータ信号を捕獲するように構成された捕獲回路と
を備え、
前記ディジタルデータ信号サンプラは、
ａ）前記受信ディジタルデータ信号を前記第１時刻及び前記第３時刻で捕獲し保持する第１追跡フリップフロップ、
ｂ）前記受信ディジタルデータ信号を前記第２時刻で捕獲し保持する第２追跡フリップフロップ、及び
ｃ）前記第１追跡フリップフロップと通信して前記第１時刻で捕獲された受信ディジタルデータ信号を受信し前記第３時刻まで保持する第３追跡フリップフロップ
を備え、
前記ディジタルデータ信号サンプラは、第１タイミング信号及び第２タイミング信号を発生するクロック発生器を更に備え、前記第１タイミング信号は第２タイミング信号と９０°の位相差を有し、
前記クロック発生器は、前記第１タイミング信号を前記第１時刻及び前記第３時刻に前記第１追跡フリップフロップに供給して受信ディジタルデータ信号を捕獲し保持するように接続され、
前記クロック発生器は、前記第１タイミング信号を前記第３追跡フリップフロップに供給して前記第１時刻に捕獲された受信ディジタルデータ信号を受信し前記第３時刻まで保持するように接続され、且つ
前記クロック発生器は、前記第２タイミング信号を前記第２追跡フリップフロップに前記第２時刻に供給して前記受信ディジタルデータ信号を前記第２時刻に捕獲し保持するように接続される自動試験装置システム。
【請求項１２】
前記アーリー／レイト遷移検出器は、前記第２及び第３追跡フリップフロップと通信して前記第１時刻と前記第２時刻の間で遷移が発生したことを示す遷移発生信号を発生して前記デクリメント遷移信号を発生する第１比較回路を備える、請求項１１記載の自動試験装置システム。
【請求項１３】
前記アーリー／レイト遷移検出器は、更に、
ａ）前記第２及び第３追跡フリップフロップと通信して前記第１時刻と前記第３時刻の間で遷移が発生したことを示す第２比較回路、及び
ｂ）前記第１及び第２比較器と通信して前記インクリメント遷移信号を発生する論理回路
を備える請求項１２記載の自動試験装置システム。
【請求項１４】
前記ストローブ調整回路は、
ａ）前記インクリメント及びデクリメントストローブ信号を受信するように結合されたパーシステンスアップ／ダウンカウンタ、
ｂ）前記パーシステンスアップ／ダウンカウンタと通信するディジタル−アナログ変換器、及び
ｃ）前記ディジタル−アナログ変換器と通信してマスタ発振器ストローブ信号を調整し、前記ディジタル−アナログ変換器の出力に基づくストローブ信号を発生する可変遅延素子
を備える、請求項１３記載の自動試験装置システム。
【請求項１５】
前記捕獲回路は前記可変遅延素子と通信して前記可変遅延素子から前記ストローブ信号を受信する、請求項１４記載の自動試験装置システム。
【請求項１６】
前記ＯＲツリーは前記遷移検出器と前記パーシステンスアップ／ダウンカウンタとの間に結合され、当該ディジタルデータ信号捕獲回路内での発振を禁止するために、受信ディジタルデータ信号の１サイクルにつき設定数のクロックサイクル中前記アーリー／レイト遷移検出器からインクリメント及びデクリメント遷移信号を受信する、請求項１４記載の自動試験装置システム。
【請求項１７】
前記パーシステンスアップ／ダウンカウンタは受信ディジタルデータ信号の繰り返しレートを限定するように調整されるプログラマブルマルチビットカウンタである、請求項１４記載の自動試験装置システム。
【請求項１８】
前記ディジタルデータ信号捕獲回路の各々は、パターン発生器と通信してトラッカ制御信号を受信し、前記遷移検出器及び前記ストローブ調整回路と通信してストローブ信号の位置をトラッカ制御信号の関数として移動させるトラッカコントローラを更に備える、請求項１１記載の自動試験装置システム。
【請求項１９】
前記ディジタルデータ信号捕獲回路の各々は、前記複数のディジタルデータ信号捕獲回路の全てと通信してパーシステンスカウンタを選択信号の状態に基づいてインクリメント又はデクリメントするインクリメント／デクリメント選択回路を更に備える、請求項１１記載の自動試験装置システム。
【請求項２０】
前記インクリメント／デクリメント選択回路はインクリメント又はデクリメントのためのテスタ制御ユニット内のシュムー発生器と通信して前記ストローブ信号を調整する、請求項１９記載の自動試験装置システム。
【請求項２１】
受信ディジタルデータ信号同期化用のディジタルデータ信号捕獲方法であって、該方法は、
ａ）受信ディジタルデータ信号の遷移を検出するために、
（１）受信ディジタルデータ信号を第１時刻、第２時刻及び第３時刻でサンプルホールドするステップ、
（２）状態遷移が前記第１時刻と前記第２時刻の間及び前記第１時刻と前記第３時刻の間で発生したかどうか決定するステップ、及び
（３）前記第１時刻と前記第２時刻の間又は前記第２時刻と前記第３時刻の間の状態遷移の位置を表すインクリメント遷移信号又はデクリメント遷移信号の一つを発生するステップ
を含む遷移検出ステップと、
ｂ）ストローブ信号をインクリメント遷移信号及びデクリメント遷移信号に基づいて調整するステップと、
ｃ）受信ディジタルデータ信号のディジタルデータ信号状態値をストローブ信号を用いて捕獲するステップと、
前記インクリメント遷移信号又はデクリメント遷移信号の一つをＯＲツリーに供給し、前記ストローブ信号を前記ＯＲツリーからのインクリメント又はデクリメントストローブ信号に基づいて調整するステップと
を備え、
受信ディジタルデータ信号を前記第１時刻、前記第２時刻及び前記第３時刻でサンプリングする前記ステップは、
ａ）互いに９０°の位相差を有する第１タイミング信号及び第２タイミング信号を発生するステップ、
ｂ）前記第１タイミング信号を前記第１時刻及び前記第３時刻にサンプル回路に供給して前記受信ディジタルデータ信号を捕獲し保持し且つ前記第１時刻で捕獲された前記受信ディジタルデータ信号を受信し前記第３時刻まで保持するステップ、及び
ｃ）前記第２タイミング信号を前記第２時刻にサンプル回路に供給して前記受信ディジタルデータ信号を前記第２時刻で捕獲し保持するステップ
を備える方法。
【請求項２２】
前記ストローブ信号を前記ＯＲツリーからの前記インクリメント及びデクリメントストローブ信号に基づいて調整する前記ステップは、前記ＯＲツリーの前記インクリメント又はデクリメントストローブ信号をパーシステンスカウンタに供給し、前記パーシステンスカウンタの出力を遅延回路に供給して前記ストローブ信号を調整することを備える、請求項２１記載の方法。
【請求項２３】
前記ＯＲツリーは、前記ディジタルデータ信号捕獲方法を行うディジタルデータ信号捕獲回路内での発振を禁止するために、前記受信ディジタルデータ信号の１サイクルにつき設定数のクロックサイクル中、前記インクリメント遷移信号又はデクリメント遷移信号の一つを受信する、請求項２２記載の方法。
【請求項２４】
前記ストローブ信号を調整するステップは、ディジタルデータ信号状態値が前記受信ディジタルデータ信号のジッタ帯域間の中間で検出されるように前記ストローブ信号を前記受信ディジタルデータ信号と同期させるステップを含む、請求項２１記載の方法。
【請求項２５】
電子回路を自動的に試験する方法であって、該方法は、
ａ）被試験デバイスと通信して複数のチャネルからの受信ディジタルデータ信号を捕獲し同期させるステップを備え、該ステップは、
（１）受信ディジタルデータ信号の遷移を検出するために、
（ｉ）受信ディジタルデータ信号を第１時刻、第２時刻及び第３時刻でサンプルホールドするステップ、
（ｉｉ）状態遷移が前記第１時刻と前記第２時刻の間及び前記第１時刻と前記第３時刻の間で発生したかどうかを決定するステップ、及び
（ｉｉｉ）前記第１時刻と前記第２時刻の間又は前記第２時刻と前記第３時刻の間の状態遷移の位置を表すインクリメント信号又はデクリメント信号の一つを発生するステップを含む、
遷移検出ストリップと、
（２）前記インクリメント遷移信号又はデクリメント遷移信号の一つをＯＲツリーに供給するステップ、
（３）ストローブ信号を前記ＯＲツリーからのインクリメントストローブ信号及びデクリメントストローブ信号の少なくとも一つに基づいて調整するステップ、及び
（４）前記ストローブ信号を用いて前記受信ディジタルデータ信号のディジタルデータ信号状態値を捕獲するステップ
を備え、
受信ディジタルデータ信号を第１時刻、第２時刻及び第３時刻でサンプリングする前記ステップは、
ａ）互いに９０°の位相差を有する第１タイミング信号及び第２タイミング信号を発生するステップ、
ｂ）前記第１タイミング信号を前記第１時刻及び前記第３時刻にサンプル回路に供給して前記受信ディジタルデータ信号を捕獲し保持し且つ前記第１時刻で捕獲された前記受信ディジタルデータ信号を受信し前記第３時刻まで保持するステップ、及び
ｃ）前記第２タイミング信号を前記第２時刻にサンプル回路に供給して前記受信ディジタルデータ信号を前記第２時刻で捕獲し保持するステップ
を備える方法。
【請求項２６】
ａ）前記ストローブ信号を所定の量だけ調整することにより前記ストローブ信号をシュムーし、前記受信ディジタルデータ信号のパターン感度を決定するステップ、及び
ｂ）選択信号に基づいて前記受信ディジタルデータ信号の遷移の検出と前記ストローブ信号のシュムーとの間の選択を行うステップ
を更に備える、請求項２５記載の方法。
【請求項２７】
前記ストローブ信号を前記ＯＲツリーからのインクリメントストローブ信号及びデクリメントストローブ信号の少なくとも一つに基づいて調整する前記ステップは、前記ＯＲツリーからのインクリメントストローブ信号及びデクリメントストローブ信号をパーシステンスカウンタに供給し、前記パーシステンスカウンタの出力を遅延回路に供給して前記ストローブ信号を調整することを備える、請求項２５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
集積回路デバイス又はＩＣを試験するために自動試験装置システムが使用されている。この試験には時間依存データを含む機能試験が含まれる。自動試験装置システム（ＡＴＥテスタとも言う）は、典型的には制御コンピュータに接続された試験回路を含む。接続コンピュータは、試験回路を活性化して被試験デバイス又はＤＵＴ（ｄｅｖｉｃｅ−ｕｎｄｅｒ−ｔｅｓｔ）に刺激信号を供給するために、機能試験パターン及びタイミングデータ（テストベクトルという）を受け取り、格納するユーザインタフェースを提供する。ユーザインタフェースはＤＵＴ出力信号を受信し評価も行う。ＤＵＴ出力信号はＤＵＴのパラメトリック及び動作特性を決定するために評価される。格納されたパターン機能試験はデバイスのパラメトリック及び動作特性を決定するために集積回路デバイスの製造における臨界的な工程を与える。
【背景技術】
【０００２】
本発明者は、このような試験の実行はテスタ及びＤＵＴの正確な同期に依存することを確かめた。これは、クロック速度がギガヘルツ以上に増大すると、試験の実行が正確なクロック同期により強く依存するためである。高い周波数では、許容誤差が被試験デバイスの動作速度の増大につれて小さくなるため、クロック及びデータ同期の不正確により誤った試験結果が容易に生じる。以下で論ずるように、これは、データ遷移時間又は「ジッタ帯域」がデータ信号の大きな割合になり、誤った試験結果の大きな発生源になるために起こり得る。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
必要とされるのは応答データ信号を正しく検出する装置及び／又は方法である。従って、本発明者は、必要とされるのはジッタ帯域から離れた位置で応答データ信号を検出できるようにテスタクロック信号を入来応答信号と同期させる手段であることを見出した。
【課題を解決するための手段】
【０００４】
一実施例においては、受信ディジタルデータ信号を同期化するディジタルデータ信号捕獲回路は遷移検出器を含む。遷移検出器はディジタル信号サンプラ及びアーリー／レイト遷移検出器を有する。ディジタル信号サンプラは受信ディジタルデータ信号を第１時刻、第２時刻及び第３時刻でサンプルホールドする。アーリー／レイト遷移検出器はディジタルデータ信号サンプラと通信して受信ディジタルデータ信号の第１時刻、第２時刻及び第３時刻におけるサンプルを受信し、受信したサンプルから、第１時刻と第２時刻の間で状態遷移が生じたかどうか及び第１時刻と第３時刻の間で状態遷移が生じたかどうかを決定し、状態遷移の時間位置から遷移の位置を示すインクリメント／デクリメント信号を発生する。ストローブ調整回路が遷移検出器と通信してインクリメント／デクリメント信号を受信する。インクリメント／デクリメント信号から、ストローブ調整回路は遷移の位置の指示に基づいてストローブ信号を発生する。ディジタルデータ信号捕獲回路は、受信ディジタルデータ信号を受信するように結合され且つストローブ信号を受信するようにストローブ調整回路に結合され、受信ディジタルデータ信号をストローブ信号のタイミングで捕獲する捕獲フリップフロップ回路含む。
【０００５】
ディジタルデータ信号サンプラは、第１追跡フリップフロップ、第２追跡フリップフロップ及び第３追跡フリップフロップを含む。第１追跡フリップフロップは受信ディジタルデータ信号を第１時刻及び第３時刻で捕獲し維持する。第２追跡フリップフロップは受信ディジタルデータ信号を第２時刻で捕獲し維持する。第３追跡フリップフロップは第１追跡フリップフロップと通信して第１時刻で捕獲された受信ディジタルデータ信号を受信し第３時刻まで保持する。
【０００６】
ディジタルデータ信号捕獲回路は第１タイミング信号及び第２タイミング信号を発生するクロック発生器を有する。第１タイミング信号は第２タイミング信号から約９０°の位相差を有する。クロック発生器は、第１タイミング信号を第１時刻及び第２時刻に第１追跡フリップフロップに供給して受信ディジタルデータ信号を捕獲し保持するように接続される。クロック発生器は、第１タイミング信号を第３フリップフロップに供給して第１時刻に捕獲された受信ディジタルデータ信号を受信して第３時刻まで保持するように接続される。クロック発生器は、第２タイミング信号を第２フリップフロップに第２の時刻に供給して受信ディジタルデータ信号を第２時刻に捕獲し保持するように接続される。
【０００７】
アーリー／レイト遷移検出器は、第１及び第３フリップフロップと通信して第１時刻及び第３時刻の間で遷移が発生したことを示す遷移発生信号を発生する第１比較回路を有する。アーリー／レイト遷移検出器は、更に、第２及び第３フリップフロップと通信して第１時刻及び第２時刻の間で遷移が発生したことを示す第２比較回路を有する。
【０００８】
ストローブ調整回路は、パーシステンスアップ／ダウンカウンタ、ディジタル−アナログ変換器及び可変遅延素子を備える。パーシステンスアップ／ダウンカウンタはＯＲツリー回路を経て遷移検出器と通信してインクリメント／デクリメント信号を受信し、パーシステンスアップ／ダウンカウンタをインクリメントしてストローブディジタル値信号を調整するように構成される。ディジタル−アナログ変換器はパーシステンスアップ／ダウンカウンタと通信する。パーシステンスアップ／ダウンカウンタは受信ディジタルデータ信号の繰り返しレートを限定するように調整されるプログラマブルマルチビットカウンタとすることができる。可変遅延素子はディジタル−アナログ変換器と通信してマスタ発振器ストローブ信号を調整し、ディジタル−アナログ変換器の出力に基づくストローブ信号を発生する。可変遅延素子はストローブ信号を受信ディジタルデータ信号を捕獲する捕獲回路に供給する。
【０００９】
ディジタルデータ信号捕獲回路は遷移検出回路と通信するＯＲツリー回路を更に含む。ＯＲツリー回路は、ディジタルデータ信号捕獲回路が不安定にならないように、また発振しないようにするために、受信ディジタルデータ信号の１サイクルにつき設定数のクロックサイクル中インクリメント／デクリメント信号を受信する。
【００１０】
種々の実施例では、ディジタルデータ信号捕獲回路はトラッカコントローラも備える。トラッカコントローラはパターン発生器と通信してトラッカ制御信号を受信し、遷移検出器およびストローブ調整回路と通信してストローブ信号をトラッカ制御信号の関数として位置させる。
【００１１】
種々の実施例では、受信ディジタルデータ信号を同期化するためにディジタルデータ信号捕獲方法を実行する。この方法は受信ディジタルデータ信号の遷移を検出するステップを含む。遷移検出ステップは、受信ディジタルデータ信号を第１時刻、第２時刻及び第３時刻でサンプルホールドするステップを含む。次に、第１時刻と第２時刻の間で状態遷移が発生したかどうか及び第１時刻と第３時刻の間で状態遷移が発生したかどうか決定される。第１時刻と第２時刻の間又は第２時刻と第３時刻の間の状態遷移の位置を表すインクリメント信号又はデクリメント信号の一つが発生される。ストローブ信号がインクリメント信号及びデクリメント信号に基づいて調整される。受信ディジタルデータ信号のディジタルデータ信号状態値がストローブ信号を用いて捕獲される。
【００１２】
受信ディジタルデータ信号を第１時刻、第２時刻及び第３時刻でサンプリングするステップは、第１タイミング信号及び第２タイミング信号を発生するステップを含むことができる。第１タイミング信号は第２タイミング信号と約９０°の位相差を有する。第１タイミング信号は受信ディジタルデータ信号を捕獲し保持するために第１時刻及び第３時刻に供給される。第１タイミング信号は、第１時刻で捕獲された受信ディジタルデータ信号を受信し第３時刻まで保持するために供給される。第２タイミング信号は受信ディジタルデータ信号を第２時刻で捕獲し保持するために第２時刻に供給される。ストローブ信号を発生するステップは、ディジタルデータ信号状態値が受信ディジタルデータ信号のジッタ帯域間の中間で検出されるようにストローブを受信ディジタルデータ信号と同期させるステップを含む。
【図面の簡単な説明】
【００１３】
【図１】自動試験装置システムの簡略ブロック図である。
【図２】被試験デバイスに至る自動試験装置システムチャネルの簡略ブロック図である。
【図３】種々の実施例のＤＵＴディジタル出力信号を捕獲し同期化するために使用されるＤＵＴディジタル出力信号及び自動試験装置タイミングクロックの一例のプロットである。
【図４】ディジタルデータ信号捕獲用遷移検出回路のいくつかの実施例のブロック図である。
【図５】ＤＵＴディジタル出力捕獲用データ捕獲回路の一実施例の簡略ブロック図である。
【図６】ＯＲツリー回路及びパーシステンスアップ／ダウンカウンタの一実施例の論理回路である。
【図７】ＤＵＴディジタル出力捕獲用データ捕獲回路の別の実施例の簡略ブロック図である。
【図８】ディジタルデータ信号のジッタ帯域の一例を示す。
【発明を実施するための形態】
【００１４】
２つの集積回路間で伝送される高速データの通信に対する主な制限因子は、受信フリップフロップ又はラッチのデータセットアップ及びホールド時間に対するクロックである。２つの集積回路間の境界を横切るデータの捕獲を処理するためにいくつかの異なる方法が使用されている。一つの同期化方法はデータと同時にクロックを２つの別々の伝送路で送る方法である。この方法は一般にソース同期化と呼ばれている。
【００１５】
別の方法は、データからクロックの抽出を可能とするプロトコルに従ってデータをクロックで符号化することによってクロックをデータに埋め込む方法である。更に別の方法は、双方向通信プロトコル用いて「ハンドシェーク」帰還ディジタルデータ信号を供給し、送信集積回路と受信集積回路との間の同期ずれを補償するためにデータ遷移を相対的に早くする又は遅くする必要があることを送信機に知らせる方法である。
【００１６】
上記の技術は、被試験デバイスと自動試験装置システムとの間のデータ転送を可能にするために単独で又は組み合わせて使用することができる。
【００１７】
図１は自動試験装置システム５の一例の簡略ブロックである。自動試験装置システム５は、典型的にはテスタのメインフレーム１０内に制御コンピュータ（図示せず）を含み、その制御コンピュータは試験ヘッド１５と通信する。試験ヘッド１５はデバイスインタフェースボード又はＤＩＢ２０に接続される。ＤＩＢ２０は被試験デバイスを試験するためにＤＵＴ２５と電気的に接触する。被試験デバイス２５はパッケージ化されたシリコンダイ又はプローブ試験用の多数のチップを含む半導体ウェハとすることができる。
【００１８】
自動試験装置システム５は、刺激信号を発生し、ＤＵＴ２５からの応答信号を評価する試験回路（図示せず）を含む。この回路（図示せず）は、電力発生器、信号パターン発生器、フォーマット発生器及びタイミング発生器；ピンエレクトロニクス；入力／出力ドライバを含むことができ、実施例に応じて、それらのいくつかは試験ヘッド１５内に、他のいくつかはメインフレーム１０内に設置することができる。更に、この回路（図示せず）は信号捕獲及び評価回路を含むことができる。
【００１９】
図２は、被試験デバイスに至る自動試験装置システムチャネルの可能な一実施例の簡略ブロック図である。自動試験装置１００は、被試験デバイス１３０のパラメトリック及び動作試験のための全機能制御を提供するテスタ制御ユニット１０５を有する。パラメトリック及び動作試験の定義はテストベクトル１０７に記述され、これらのテストベクトル１０７は個々のチャネルに送出され、個々のチャネルは被試験デバイス１３０に刺激入力試験信号を供給し、その応答出力信号をモニタする。テストベクトル１０７は試験パターン発生器１１０に転送される。試験パターン発生器１１０はテストベクトル１０７を復号して、各チャネルに対する、従って被試験デバイス１３０の各入力又は出力ピンに対する特定のパターンの刺激試験信号を決定する。試験パターン発生器１１０の出力は刺激試験信号フォーマッタ１１５への入力である。刺激試験信号フォーマッタ１１５は発生された試験刺激信号を受信し、それらの信号を順序付けされたテストベクトルに対して正しい電圧振幅及び順序につきフォーマット化する。刺激試験信号フォーマッタ１１５の出力は試験刺激信号タイミング発生器１２０への入力である。試験刺激信号タイミング発生器１２０は刺激試験信号のタイミングをそれらが被試験デバイス１３０のタイミング仕様を満たすように正しく位置するように調整される。試験刺激タイミング発生器１２０の出力は試験刺激信号ドライバ１２５への入力である。試験刺激信号ドライバ１２５は被試験デバイス１３０の入力要件を満たす適切なソースインピーダンス及び駆動電流及び電圧を提供する。試験刺激信号ドライバ１２５からの試験刺激信号１２７は被試験デバイス１３０に供給される。
【００２０】
試験刺激信号ドライバ１２５の入力に応答して試験応答信号１３２が被試験デバイス１３０により発生され、試験応答比較器／負荷回路１３５に入力される。試験応答比較器／負荷回路１３５は、試験応答信号１３２を搬送する伝送ライン（プリント回路ランド、コネクタ及びケーブル）に対して適切な終端負荷装置を提供する。試験応答比較器／負荷回路１３５は更に試験応答信号１３２の電圧状態を決定する比較器回路を有する。試験応答信号１３２がディジタルデータ信号である場合には、これは論理１又は論理０もしくは論理状態である。また、試験応答信号１３２がアナログ信号である場合には、比較器は実際には更に評価するためにアナログ試験応答信号１３２をサンプリングするアナログ−ディジタル変換器にすることができる。
【００２１】
再生された試験応答信号１３２は試験比較器／負荷回路１３５から応答ディジタルデータ信号捕獲回路１４０へ転送される。応答ディジタルデータ信号捕獲回路１４０は、再生された試験応答信号１３２が自動試験装置システム１００のタイミングに対して正しく受信されるように試験応答信号１３２のタイミングを設定する。試験応答信号１３２は次に試験応答信号フォーマット再生回路１４５に転送される。試験応答信号フォーマット再生回路１４５は、試験応答信号１３２のフォーマットが正しく解釈されるように、試験応答信号１３２のフォーマットを解釈する。試験応答信号１３２は次に試験応答信号誤差比較及び記録回路１５０に送られる。試験応答信号誤差比較及び記録回路１５０は、再生され、タイミング調整及びフォーマット化された試験応答信号１４７との比較のために、試験パターン発生器１１０から予測応答信号１１２を受信する。比較の出力はコンパイルされて試験結果報告１５２になり、更なる処理及び評価のためにテスタ制御ユニット１０５に送られる。テスタ制御ユニット１０５は、機能ブロック１１０，１１５，１２０，１２５，１３５，１４０，１４５及び１５０に制御信号を供給して試験刺激信号１２７のタイミングを変更し、試験応答信号１３２を捕獲するためにシュムープロット（ｓｈｍｏｏ  ｐｌｏｔ）発生器などの制御機能回路（図示せず）を含むことができる。
【００２２】
自動試験装置システム１００において、試験応答信号１３２は、前述したように、ソース同期化ディジタルデータ、即ち埋め込みクロックを有するディジタルデータもしくは「ハンドシェーク」帰還データを提供する双方向通信プロトコルによるディジタルデータを有するように構成することができる。更に、新たに設計されたデータ転送プロトコルも認められつつあり、いずれも試験応答信号１３２の受信に同期化を要求する。各アプリケーションに対するデータスキュー管理のためのクロックの各フォームに対して特定の解決方法を実行するよりも、被試験デバイス１３０からのディジタルデータ信号（即ちデータ及び／又はクロック）の任意の転送を自動試験装置１００の集積回路と同期化させることができる一般的な解決方法を実現する必要がある。更に、入来するディジタルデータ信号の遷移を追跡し、使用するデータプロトコルのタイプ及びクロック方式が何であろうと、その遷移追跡に基づいて、ストローブをディジタルデータ信号アイの中心に調整する回路を提供する必要がある。ディジタルデータ信号アイは連続するディジタルデータ信号のジッタ帯域間の境界である。
【００２３】
図８はディジタルデータ信号におけるジッタ帯域の一例を示す。ジッタ帯域８０１ａ及び８０１ｂは、ディジタルデータ信号８００の公称サイクル時間に対するディジタルデータ信号８００の連続する遷移の遷移位置の変動である。ディジタル信号アイ８０３内又はジッタ帯域間において信頼できるデータを得ることは、高い周波数、即ち約１ＧＨｚ（１Ｇｂｐｓ）以上の周波数においてはジッタ帯域がディジタルデータ信号８００の大きな割合を占めるために、大きな問題になり得る。
【００２４】
種々の実施例において、ディジタルデータ信号捕獲回路はディジタルデータ信号の遷移の発生を決定する。ディジタルデータ信号という語はディジタルデータ信号捕獲回路のすべての実施例により捕獲され同期化される任意のデータ又はクロック信号をいう。ディジタルデータ信号捕獲回路は、遷移が受信回路のクロックに対して予測よりも早いか遅いかを検出する。次いでクロックのストローブ信号タイミング位置を同じ方向に移動させる。
【００２５】
図３は種々の実施例においてＤＵＴディジタル出力信号を捕獲し同期化するために使用される被試験デバイスの応答ディジタルデータ信号出力及び自動試験装置のタイミングクロックのプロットである。ＤＵＴディジタル応答信号出力２０５は図２の刺激試験信号１２７に対するＤＵＴからの応答である。図２のテスタ制御ユニット１０５は、約９０°位相がずれた追跡クロック、アーリー追跡クロック（Ｔｒａｃｋ＿Ｃｌｋ＿ｅａｒｌｙ）２１０及びレイト追跡クロック（Ｔｒａｃｋ＿Ｃｌｋ＿ｌａｔｅ）２１２を発生する。Ｔｒａｃｋ＿Ｃｌｋ＿ｅａｒｌｙ２１０の立下り縁はＴｒａｃｋ＿Ｃｌｋ＿ｌａｔｅ２１２より約クォータ（１／４）サイクル早く到来する。追跡クロックＴｒａｃｋ＿Ｃｌｋ＿ｅａｒｌｙ２１０及びＴｒａｃｋ＿Ｃｌｋ＿ｌａｔｅ２１２の各々はディジタル応答信号出力２０５をサンプリングするために使用される。ディジタル応答信号出力２０５は時刻Ａ２１５でＴｒａｃｋ＿Ｃｌｋ＿ｌａｔｅ２１２の立下り縁によりサンプリングされる。ディジタル応答信号出力２０５は時刻Ｂ２２０でＴｒａｃｋ＿Ｃｌｋ＿ｅａｒｌｙ２１０の立上り縁によりサンプリングされる。ディジタル応答信号出力２０５は時刻Ｃ２２５でＴｒａｃｋ＿Ｃｌｋ＿ｌａｔｅ２１２の立上り縁によりサンプリングされる。
【００２６】
時刻Ａ２１５及び時刻Ｃ２２５におけるサンプリングの間の期間内に遷移が起こるかどうかを決定するために時刻Ａ２１５及び時刻Ｃ２２５におけるディジタル論理状態が論理的に比較される。時刻Ａ２１５及び時刻Ｂ２２０におけるサンプリングの間の期間内に遷移が起こるかどうかを決定するために時刻Ａ２１５及び時刻Ｂ２２０におけるディジタル論理状態が論理的に比較される。時刻Ａ２１５及び時刻Ｃ２２５におけるディジタル論理状態が異なる場合（遷移が生じた場合）であって、時刻Ａ２１５及び時刻Ｂ２２０におけるディジタル論理状態が同じ場合（遷移が遅かった場合）、ストローブクロック遷移位置はもっと遅い時刻に位置させなければならない。また、時刻Ａ２１５及び時刻Ｃ２２５におけるディジタル論理状態が異なる場合（遷移が生じた場合）であって、時刻Ａ２１５及び時刻Ｂ２２０におけるディジタル論理状態が異なる場合（遷移が早かった場合）、ストローブクロック遷移位置はもっと早い時刻に位置させなければならない。ストローブクロック遷移位置の移動は、ストローブクロックとディジタル応答信号出力２０５を、ディジタル応答信号出力２０５のディジタルデータ信号状態値がディジタル応答信号出力２０５のジッタ帯域の間の中間で検出されるように同期化する。
【００２７】
図４はディジタルデータ信号遷移検出回路２００の論理回路である。本例では、遷移検出器２００が受信ディジタルデータ信号の状態遷移を検出する。ディジタル応答信号出力２０５は図２の試験応答比較器／負荷回路１３５の出力からディジタルデータ信号サンプラ２３０により受信される。ディジタルデータ信号サンプラ回路２３０はディジタル応答信号出力２０５をサンプルホールドし、ダブルデータレート（ＤＤＲ）フリップフロップ２５０，２５５及び２６０を含む。ダブルデータレート（ＤＤＲ）フリップフロップ２５０及び２５５はディジタル応答信号出力２０５を受信する。ＤＤＲフリップフロップ２５０はＴｒａｃｋ＿Ｃｌｋ＿ｅａｒｌｙ２１０によりクロックされ、ＤＤＲフリップフロップ２５５はＴｒａｃｋ＿Ｃｌｋ＿ｌａｔｅ２１２によりクロックされる。Ｔｒａｃｋ＿Ｃｌｋ＿ｅａｒｌｙ２１０の立上り縁がＤＤＲフリップフロップ２５０をトリガしてディジタル応答信号出力２０５を時刻Ｂ２２０でサンプルホールドする。Ｔｒａｃｋ＿Ｃｌｋ＿ｌａｔｅ２１２の立下り縁がＤＤＲフリップフロップ２５５をトリガしてディジタル応答信号出力２０５を時刻Ａ２１５でサンプルホールドする。
【００２８】
ＤＤＲフリップフロップ２５５の出力がＤＤＲフリップフロップ２６０のデータ入力に接続される。Ｔｒａｃｋ＿Ｃｌｋ＿ｌａｔｅ２１２がＤＤＲフリップフロップ２６０のクロック端子に入力される。
【００２９】
Ｔｒａｃｋ＿Ｃｌｋ＿ｌａｔｅ２１２の立上り縁がＤＤＲフリップフロップ２６０をトリガしてＤＤＲフリップフロップ２５５の出力のディジタル応答信号出力を時刻Ｃ２２５でサンプルホールドする。同時にＴｒａｃｋ＿Ｃｌｋ＿ｌａｔｅ２１２の立上り縁がＤＤＲフリップフロップ２５５をトリガしてディジタル応答信号出力２０５を時刻Ｃ２２５でサンプルホールドする。
【００３０】
アーリー／レイト遷移検出器２８０が受信ディジタルデータ信号のサンプル（出力Ａ，Ｂ及びＣ）を受信するためにディジタルデータ信号サンプラ２３０に接続される。アーリー／レイト遷移検出器２８０は排他的ＯＲ回路２６５及び２７０とＡＮＤゲート２７５を含む。排他的ＯＲ回路２６５は、ＤＤＲフリップフロップ２５０の出力のサンプルホールドディジタル応答信号ＢをＤＤＲフリップフロップ２６０の出力のサンプルホールド応答信号Ａと論理的に比較して、遷移が時刻Ａ２１５と時刻Ｂ２２０との間で生じたかどうかを決定する。排他的ＯＲ回路２７０は、ＤＤＲフリップフロップ２５５の出力のサンプルホールドディジタル応答信号ＣをＤＤＲフリップフロップ２６０の出力のサンプルホールド応答信号Ａと論理的に比較して、遷移が時刻Ａ２１５と時刻Ｃ２２５との間で生じたかどうかを決定する。ＡＮＤゲート２７５は、時刻Ａ２１５におけるディジタル応答信号出力２０５の論理状態が時刻Ｂ２２０におけるディジタル応答信号出力２０５の論理状態に等しいこと（Ａ＝Ｂ）を示す信号２６７と、時刻Ａ２１５と時刻Ｃ２２５との間に遷移が生じたこと（Ａ≠Ｃ）を示す信号２７２とを論理的に結合して、ディジタル応答信号出力２０５の捕獲のためにストローブをもっと遅い時刻に移動させるべきであることを示すインクリメント信号２７７を出力する。時刻Ａ２１５のディジタル応答信号出力２０５の論理状態が時刻Ｂ２２０のディジタル応答論理信号出力２０５の論理状態に等しくないこと（Ａ≠Ｂ）を示す排他的ＯＲ回路２６５の逆相出力は、ディジタル応答信号出力２０５を捕獲するためにストローブをもっと遅い時刻に移動させるべきであることを示すデクリメント信号２８２を供給する。
【００３１】
図５は、応答ディジタルデータ信号捕獲回路１４０の一実施例のブロック図である。試験応答信号１３２が図２に示すような比較器／負荷回路１３５に供給される。比較器／負荷回路１３５は試験応答信号１３２の論理レベルを決定するレベルを示す比較レベル信号１３４を受信する。比較器回路１３３は試験応答信号１３２の論理状態を決定し、ディジタル応答信号出力２０５を発生し、この出力が応答ディジタルデータ信号捕獲回路１４０に入力する。
【００３２】
応答ディジタルデータ信号捕獲回路１４０は、図５ではＭＯＳＣとして示されているマスタ発振器３０５を有し、この発振器はディジタル応答信号２０５を捕獲するために使用するマスタストローブクロック３０７を発生する。マスタストローブクロック３０７はストローブ調整回路３５０に入力する。ストローブ調整回路３５０は、ストローブクロック３０７を進める又は遅らせる遅延素子を含み、調整されたストローブクロック３３７を発生する。調整されたストローブクロック３３７はフリップフロップ３４０のようなデータ捕獲回路に入力する。これはチャネル単位で行うこと、即ちテスタの各チャネルのストローブクロック３３７は独立に調整することができ、またテスタのすべてのチャネルにより使用されるストローブクロック３３７を単一のチャネルを用いて調整することもできる。
【００３３】
調整されたストローブクロック３３７はＴｒａｃｋ＿Ｃｌｋ＿ｅａｒｌｙ２１０及びＴｒａｃｋ＿Ｃｌｋ＿ｌａｔｅ２１２を発生する位相発生器３１０に供給される。Ｔｒａｃｋ＿Ｃｌｋ＿ｅａｒｌｙ２１０及びＴｒａｃｋ＿Ｃｌｋ＿ｌａｔｅ２１２は遷移検出器３１５へのタイミング入力である。遷移検出器３１５は図４につき述べたように構成され動作する。図４につき述べたように、ディジタル応答信号２０５がＴｒａｃｋ＿Ｃｌｋ＿ｅａｒｌｙ２１０及びＴｒａｃｋ＿Ｃｌｋ＿ｌａｔｅ２１２と一緒に遷移検出器３１５に供給される。遷移検出器３１５は、信号応答信号出力２０５の遷移が早すぎるか遅すぎるかを示し、ひいては、ディジタルデータ信号２０５を捕獲してディジタル応答信号３４５を発生させるためにストローブクロック３０７を進める必要があるのか遅らせる必要があるのかを示す。ディジタル応答信号３４５は試験応答信号フォーマット再生回路１４５を経て図２の試験応答信号誤差比較及び記録回路１５０に転送される。
【００３４】
ストローブ調整回路３５０はパーシステンスアップ／ダウンカウンタ３２５及びディジタル−アナログ変換器３３０を更に含む。遅延素子３３５の調整電圧はディジタル−アナログ変換器３３０のアナログ出力電圧である。アナログ−ディジタル変換器３３０の入力に供給されるインクリメントコマンドＩＮＣ＿ＤＡＣ３２６及びデクリメントコマンドＤＥＣ＿ＤＡＣ３２８はパーシステンスアップ／ダウンカウンタ３２５の出力である。パーシステンスアップ／ダウンカウンタ３２５の出力のインクリメントコマンドＩＮＣ＿ＤＡＣ３２６及びデクリメントコマンドＤＥＣ＿ＤＡＣ３２８は遷移検出器３１５により決定されたディジタル応答信号２０５の遷移のタイミングに基づいている。ストローブ位置はディジタル−アナログ変換器３３０で設定され、より大きな値は遅延素子３３５により大きな遅延を与えてストローブをより大きく遅らせ、より小さい値は遅延素子３３５により小さな遅延を与えてストローブをより早くする。
【００３５】
まさに遷移検出器３１５の使用からいくつかの問題が生じる。第１に、現在及び将来のアプリケーションにおいては、ストローブは８ＧＨｚ以上の極めて高い周波数でランする。この高い動作周波数のランダムインクリメント及びデクリメント信号で動作し得るパーシステンスアップ／ダウンカウンタ３２５を実現することは極めて困難である。第２に、回路がストローブの位置の変化に応答するのにループ時間が存在する。ディジタルデータ信号の捕獲は補正時に不安定になり、発振する可能性がある。この問題に対処するために、インクリメント出力２７７及びデクリメント出力２８２はＯＲツリー回路３２０に供給される。極めて高いクロック周波数と潜在的な不安定性及び／又は発振性の問題はＯＲツリー回路３２０により対処される。ＯＲツリー回路３２０のインクリメント出力３２２及びデクリメント出力３２４はディジタル−アナログ変換器３３０を駆動するパーシステンスアップ／ダウンカウンタ３２５を制御する。
【００３６】
第３に、多くの場合、ディジタルデータ信号捕獲回路は、交互に入力及び出力になるＩ／Ｏバウンダリ、例えばデータの送信も受信もするメモリのデータピンで使用される。ディジタルデータ信号捕獲回路１４０は、自動試験装置１００が被試験デバイスに刺激信号を供給するとき、ディセーブルされなければならない。ディジタルデータ信号捕獲回路１４０を適切にイネーブル又はディセーブルするためにＤＣイネーブル機能がドライブＩ／Ｏ信号で実行される。
【００３７】
図６は、一実施例のＯＲツリー回路３２０及びパーシステンスアップ／ダウンカウンタ３２５の論理回路である。ＯＲツリー回路３２０はＤＤＲフリップフロップ４００ａ，４００ｂ，４００ｃ及び４００ｄとＤＤＲフリップフロップ４０５ａ，４０５ｂ，４０５ｃ及び４０５ｄの２つのストリングからなる。ＤＤＲフリップフロップ４００ａ及び４００ｂの出力はＯＲゲート４１０に接続され、ＤＤＲフリップフロップ４００ｃ及び４００ｄの出力及びＯＲゲート４１０の出力はＯＲゲート４１１に接続される。ＤＤＲフリップフロップ４０５ａ及び４０５ｂの出力はＯＲゲート４１２に接続され、ＤＤＲフリップフロップ４０５ｃ及び４０５ｄの出力及びＯＲゲート４１２の出力はＯＲゲート４１３に接続される。クロックＣｌｏｃｋ＿ｈｓ４１５がＤＤＲフリップフロップ４００ａ，４００ｂ，４００ｃ及び４００ｄ、及び４０５ａ，４０５ｂ，４０５ｃ及び４０５ｄの各々のクロック入力に供給される。図５の遷移検出器３１５からのインクリメント信号２７７がＤＤＲフリップフロップ４００ａのデータ入力に供給され、ＤＤＲフリップフロップ４００ａ，４００ｂ，４００ｃの各々の出力がＤＤＲフリップフロップ４００ｂ，４００ｃ，４００ｄのデータ入力にそれぞれ供給される。図５の遷移検出器３１５からのＤＥＣ２８２がＤＤＲフリップフロップ４０５ａのデータ入力に供給され、ＤＤＲフリップフロップ４０５ａ，４０５ｂ，４０５ｃの各々の出力がＤＤＲフリップフロップ４０５ｂ，４０５ｃ，４０５ｄのデータ入力にそれぞれ供給される。
【００３８】
ＤＤＲフリップフロップ４００ａの出力及びＯＲゲート４１０及び４１１の出力はマルチプレクサ４２０の入力に供給される。ＤＤＲフリップフロップ４０５ａの出力及びＯＲゲート４１２及び４１３の出力はマルチプレクサ４２５の入力に供給される。
【００３９】
クロックＣｌｏｃｋ＿ｈｓ４１５がデータフリップフロップ４３０及び４３４に供給される。データフリップフロップ４３０の逆相出力はそのデータ入力に接続される。更に、データフリップフロップ４３０の逆相出力は排他的ＯＲ回路４３２の入力に接続される。データフリップフロップ４３４の逆相出力は排他的ＯＲ回路４３２の第２入力に接続され、排他的ＯＲ回路４３２の出力はデータフリップフロップ４３４のデータ入力に接続される。この構成はクロックＣｌｏｃｋ＿ｈｓ４１５を２分の１及び４分の１に分周する回路を提供する。クロックＣｌｏｃｋ＿ｈｓ４１５、データフリップフロップ４３０の同相出力及びデータフリップフロップ４３４の同相出力はマルチプレクサ４３５の入力に接続される。マルチプレクサ４２０，４２５及び４３５の選択ゲートラインは、ＤＵＴクロックサイクルの各々に対して供給されるサンプリングサイクル数を選択するために供給されるマスタ発振器サイクル／ベクトルの選択信号ＭＰＶ４４０を有する。この実施例では、各ＤＵＴクロックサイクルにつき４より大、４、２又は１サンプリングサイクルの何れかとすることができる。
【００４０】
マルチプレクサ４２０の出力はデータフリップフロップ４４５へのデータ入力であり、マルチプレクサ４２５の出力はデータフリップフロップ４５０へのデータ入力である。従って、ＯＲツリー回路３２０のインクリメントブランチのＯＲゲート４１０及び４１１の出力はマルチプレクサ４２０を介してＤＤＲフリップフロップ４４５に結合され、ＯＲツリー回路３２０のデクリメントブランチのＯＲゲート４１２及び４１３の出力はマルチプレクサ４２５を介してＤＤＲフリップフロップ４５０に結合される。データフリップフロップ４４５及び４５０のクロック入力はマルチプレクサ４３５の出力からの分周されたクロック４３７でクロックされる。ＤＤＲフリップフロップ４４５及び４５０の出力はＡＮＤゲート４５５及び４６０への入力である。ＤＤＲフリップフロップ４４５及び４５０の非反転出力はそれぞれＡＮＤゲート４５５及び４６０への入力であり、ＤＤＲフリップフロップ４４５及び４５０の反転出力はそれぞれＡＮＤゲート４６０及び４５５への入力である。データフリップフロップ４４５及び４５０の出力の論理結合はＡＮＤゲート４５５及び４６０の出力にインクリメント信号３２２及びデクリメント信号３２４を発生する。インクリメント信号３２２及びデクリメント信号３２４はパーシステンスカウンタ３２５のカウントのインクリメント又はデクリメントを活性化するコマンド信号である。
【００４１】
最速繰り返しレート（ｄｉｖ４）では、インクリメント信号２７７の４サイクルがＯＲゲート４１０及び４１１及びＯＲゲート４１２及び４１３と論理的に結合され、４分の１に分周されたクロックＣｌｏｃｋ＿ｈｓ４１５により中心でそれぞれデータフリップフロップ４４５及び４５０にクロックされる。４サイクルの各グループにおいてインクリメントコマンド及びデクリメントコマンドの両方がある場合には、それらは互いに打ち消し合い、パーシステンスアップ／ダウンカウンタ３２５において何の作用も生じない。これは、情報が失われる、即ち３つのインクリメント信号２７７が１つのデクリメント信号により相殺される可能性があり、理想的でないこと勿論である。しかし、この状態をシミュレーションしたところ、ディジタルデータ信号捕獲は正確であることが確かめられた。インクリメント信号３２２を発生するためにインクリメント信号２７７がＯＲツリー回路３２０を通過し、処理された後では、繰り返しレートは更に低速になる（いくつかの実施例では最大で毎秒約２ＧＨｚ（２Ｇｂｐｓ）になる）。更なる繰り返しレート低減のために更に低速のインクリメント及びデクリメント信号３２２及び３２４がパーシステンスアップ／ダウンカウンタ３２５の入力信号として使用される。パーシステンスアップ／ダウンカウンタ３２５の出力は、Ｉｎｃ＿ＤＡＣ３２６及びＤＥＣ＿ＤＡＣ３２８信号を生成するために、分周回路３２７及び３２９により更に分周される。本実施例では、これにより図５のディジタルデータ信号ストローブクロック３３７によってＤＵＴからのディジタルデータ信号を約５００Ｍｂｐｓのレート又はチップ間のディジタルデータ信号転送よりも低いレートで捕獲することが可能になる。
【００４２】
図５に戻り説明すると、パーシステンスアップ／ダウンカウンタ３２５の実例はプログラマブル３又は４ビットアップ／ダウンカウンタである。パーシステンスアップ／ダウンカウンタ３２５はインクリメント信号３２２及びデクリメント信号３２４の相対数を維持する。パーシステンスアップ／ダウンカウンタ３２５が最大カウントに到達し、更にインクリメント信号３２２が到来する場合、パーシステンスアップ／ダウンカウンタ３２５は中間値にリセットされ、インクリメントコマンドＩＮＣ＿ＤＡＣ３２６をストローブディジタル−アナログ変換器３３０に発行する。パーシステンスアップ／ダウンカウンタ３２５が１にデクリメントし、更にデクリメントコマンド３２４が到来する場合、パーシステンスアップ／ダウンカウンタ３２５は中間値にリセットされ、デクリメントコマンドＤＥＣ＿ＤＡＣ３２８を発行する。パーシステンスアップ／ダウンカウンタ３２５を３ビットカウンタにプログラムすると、このカウンタは最大繰り返しレートを８で分周する。これによりチップの最大繰り返しレートを２５０Ｍｂｐｓに制限することができる。将来の実施においては１２ＧＨｚのクロックレートでディジタルデータ信号を捕獲することが必要とされ得る。この場合には、４ビットカウンタで３７５Ｍｂｐｓの最大繰り返しレートがもたらされる。外部繰り返しレートの低減に加えて、パーシステンスアップ／ダウンカウンタ３２５はループ帯域制御の一部分として働く。パーシステンスアップ／ダウンカウンタ３２５の大きいカウント値はスルーレートを半分に低減する。通常はディジタルデータ信号レートをレンジ内に維持する最小カウント値が使用されるが、安定性の問題がある場合には、パーシステンスアップ／ダウンカウンタ３２５の大きいカウント値を使用することができる。
【００４３】
テスタＩ／Ｏチャネルで使用されるいくつかの実施例においては、テスタがＤＵＴへの信号を駆動又は送信している間、ストローブ信号を追跡又は調整することは望ましくない。このような場合には、Ｉ／Ｏチャネルドライバがオンされるとき、捕獲イネーブル信号３２３を用いてパーシステンスカウンタ３２５をディセーブルすることができる。
【００４４】
図５の応答ディジタルデータ信号捕獲回路１４０の実施例はディジタルデータ信号を捕獲する単一パスである。しかし、自動試験装置の実施例においては、ディジタルデータ信号捕獲回路１４０は、ＤＵＴに接続された自動試験装置システムの複数の入力チャネルにおいてディジタルデータ信号を捕獲するために、位相発生器３１０、遷移検出回路３１５及びＯＲツリー回路３２０を使用することができる。単一チャネルのインクリメント信号出力ＩＮＣ３２２及びデクリメント信号出力ＤＥＣ３２４は他のディジタルデータ信号捕獲回路１４０上の複数のディジタル−アナログ変換機３３０に転送することができる。
【００４５】
図７は別の実施例の応答ディジタルデータ信号捕獲回路１４０のブロック図であり、本例ではインクリメント信号出力ＩＮＣ５２２及びデクリメント信号出力ＤＥＣ５２４を自動試験装置システムの複数のディジタルデータ信号捕獲回路１４０ｎを供給するために、ディジタルデータ信号捕獲回路１４０の位相発生器３１０、遷移検出回路３１５及びＯＲツリー回路３２０を使用する。ディジタルデータ信号捕獲回路１４０の位相発生器３１０、遷移検出回路３１５及びＯＲツリー回路３２０は、説明の便宜上まとめてトラッカ論理回路５００という。位相発生器３１０、遷移検出回路３１５及びＯＲツリー回路３２０は図５について述べたように動作する。
【００４６】
トラッカ５００のＯＲツリー回路３２０のインクリメント出力５２２及びデクリメント出力５２４は、自動試験装置の他のチャネルの他の応答ディジタルデータ信号捕獲回路５４０ｎ（図示せず）への転送のために、応答ディジタルデータ信号捕獲回路５４０の境界に供給することができる。インクリメント出力５２２はマルチプレクサ５０５の一つの入力に供給され、デクリメント出力５２４はマルチプレクサ５１０の一つの入力に供給される。インクリメント入力５１２及びデクリメント入力５１４は自動試験装置の他の入力チャネルの他の応答ディジタルデータ信号捕獲回路５４０ｎから応答ディジタルデータ信号捕獲回路５４０に供給される。インクリメント入力５１２はマルチプレクサ５０５の第２入力に供給され、デクリメント入力５１４はマルチプレクサ５１０の第２入力に供給される。
【００４７】
マルチプレクサ５０５の出力及びマルチプレクサ５１０の出力はパーシステンスアップ／ダウンカウンタ３２５のインクリメント入力及びデクリメント入力に接続される。マルチプレクサ５０５及び５１０は、マスタストローブクロック３０７の進み又は遅れが自動試験装置システム内の他のチャネルから応答ディジタルデータ信号捕獲回路５４０に供給される外部インクリメント入力５１２及びデクリメント入力５１４によって決定されるか、図示のチャネルのトラッカ５００からのインクリメント出力５２２及びデクリメント出力５２４によって決定されるかを選択する。
【００４８】
パーシステンスアップ／ダウンカウンタ３２５、ストローブディジタル−アナログ変換器３３０、遅延素子３３５及び捕獲フリップフロップ３４０は、外部インクリメント入力５１２及びデクリメント入力５１４がＤＵＴ応答出力ディジタルデータ信号２０５の捕獲のために選択される場合には、マスタストローブクロック３０７を自動試験装置の他のチャネルのＤＵＴディジタル応答出力信号２０５ｎの遷移に従って変化させることができる点を除いて、図５について記載したとおりに機能する。
【００４９】
いくつかの実施例では、外部インクリメント入力５１２及びデクリメント入力５１４は図２のテスタ制御ユニット１０５内の前述のシュムー（ｓｈｍｏｏｉｎｇ）発生器から得ることができる。シュムー発生器は、ＤＵＴディジタル応答信号出力２０５の正しい捕獲のためのタイミング境界を検出するためにストローブ信号を移動させるインクリメント入力信号５１２及びデクリメント入力信号５１４を供給する。
【００５０】
選択信号５１５はトラッカ制御回路５２０により発生される。図７にＴｒａｃｋｅｒ  ＣＴＲＬとして示されるトラッカ制御信号５２５は図２のパターン発生器１１０から供給される。トラッカ制御信号５２５は、イネーブル、リセット、他チャネル選択及びトレインモード選択の機能を制御するために４ビットを有するものとし得る。イネーブル信号は、ＤＵＴの全ての出力信号のＤＵＴディジタル応答出力信号２０５を追跡するために、全てのチャネル上の全ての遷移検出トラッカ論理回路５００をイネーブルしてインクリメント出力５２２へのインクリメントコマンド及びデクリメント出力５２４へのデクリメントコマンドの発行を開始させる。リセットコマンドは、全てのチャネルの全てのパーシステンスアップ／ダウンカウンタ３２５をリセット値に復帰させる。リセット値は各カウンタのＤＣプログラマブル値である。他チャネル選択コマンドは、全てのイネーブルされたインクリメントマルチプレクサ５０５及びデクリメントマルチプレクサ５１０に、ローカルインクリメント出力信号５２２及びローカルデクリメント出力信号５２４から外部インクリメント入力信号５１２及びデクリメント入力信号５１４への切り替えを行わせる。他チャネル選択機能は主として応答データバスをＤＵＴから伝送される別の基準クロックで追跡するために使用される。この別のクロックが受信される入力チャネルのみがローカル信号を使用し続け、他のチャネルの他の全てのパーシステンスアップ／ダウンカウンタ３２５はインクリメント及びデクリメントコマンドをこの別のクロックを受信するチャネルからインクリメント入力５１２及びデクリメント入力５１４として受信する。自動試験装置に対するこれらの制御機能は、任意の受信応答チャネルをインクリメント入力５１２及びデクリメント入力５１４としてのインクリメント及びデクリメントコマンドのソースとすることを可能にする論理回路を含み、自動試験装置の全ての他の関連するチャネルが追従する。
【００５１】
トレインモードは、インクリメント出力５２２がデクリメント出力５２４によりパーシステンスアップ／ダウンカウンタ３２５をマスタ発振器３０５の周波数の四分の一の周波数を有するクロック（Ｍ４）の周期だけスリップさせることを可能にするものである。トラッカ制御信号５２５の一つとしてのトレインモードコマンドはトラッカ制御回路によりトレイン信号５３０を活性化させる。トレイン信号５３０はＡＮＤゲート５３５の一つの入力である。ＡＮＤゲート５３５の第２入力はインクリメント入力５１２である。トレイン信号５３０とインクリメント信号５１２の論理結合はパーシステンスアップ／ダウンカウンタ３２５をスリップさせるために必要なデクリメント出力信号５２４を発生させる。
【００５２】
トレインモードは、初期デバイスアライメント時にマスタストローブクロック３０７をマスタストローブクロック３０７の遅延範囲の中心に位置させるために使用される。トレイン信号５３０とインクリメント入力５１２の論理結合はディジタル−アナログ変換器３３０を中心に戻すリセットも発行する。トレインモードは、図６のマスタ発振器サイクル／ベクトルの選択信号ＭＰＶ４４０が２，４又は８の係数に設定される場合にのみ適用される。１の係数に設定されたマスタ発振器サイクル／ベクトル選択信号ＭＰＶ４４０は以下で述べるように常に中心に位置する。
【００５３】
ストローブ位置の変化に対するテスタの応答のシュムープロットはトレインモードの変化として実行することができる。シュムーは、比較器が失敗から合格へ移行するまでストローブを移動させることによってエッジを見つけ出すのに使用される。図２のテスタ制御ユニット１０５内にあるシュムー発生器は、ストローブ位置が所望の量だけ移動するように連続的なインクリメント又はデクリメントコマンドを発行する。シュムーコマンドはトラッカ制御回路５２０により実行される。トラッカ制御信号５２５のイネーブル及びトレインモードビットは、シュムー時には使用されないため、それらのビットはシュムーのためのインクリメント及びデクリメントビットとして使用することができる。代案として、インクリメント及びデクリメントシュムーコマンドをマルチプレクサ５０５及び５１０に送ることもできる。
【００５４】
種々の実施例では、ディジタル−アナログ変換器３３０を制御するパーシステンスアップ／ダウンカウンタ３２５は１，２，４又は８の最小有効ビットのプログラマブルインクリメント及びデクリメント値を有する必要がある。現在のところ、５００ｐｓの遅延範囲を有する９ビットカウンタが設計されている。このカウンタはループ安定性に影響を及ぼすループ利得を制御するのに使用されている。
【００５５】
自動試験装置システムの全てのチャネルにおけるディジタル−アナログ変換器３３０の各々に対する利得調整は示されていない。利得調整は、遅延素子３３５の遅延範囲が自動試験装置システムの全ての入力チャネルに亘って５％に又はそれより良好に適合するように、ディジタル−アナログ変換器３３０の出力信号を変更する。これは、例えば別の基準クロックがＤＵＴから伝送され、いくつかの入力チャネルが別の基準クロック基準チャネルに追従しなければならない場合に望ましい。追跡ポイントを別の基準クロックを受信する基準チャネルと同じ量（５％以内）だけ移動させるためにはインクリメント入力５１２及びデクリメント入力５１４を別の基準クロックの遷移に追従するスレーブチャネルに送る必要がある。
【００５６】
捕獲されたディジタル応答信号３４５の帯域幅要件を低減するために、インクリメント出力信号５２２及びデクリメント出力信号５２４は、そのレベルでなくその遷移の位置が作用を示すように符号化される。これにより帯域幅要件は半分に削減される。更に、応答ディジタルデータ信号捕獲回路５４０はインクリメント出力５２２とデクリメント出力５２４を同時に発生しない。本発明の技術のいくつかの実施例では、最も近いインクリメント出力５２２及びデクリメント出力５２４はパーシステンスアップ／ダウンカウンタ３２５のサイズに依存して２−４ｎｓとすることができる。
【００５７】
本発明をいくつかの実施例について特に図に示し説明したが、当業者であれば、本発明の精神及び範囲から離れることなく形式及び細部において種々の変更を加えることができることに留意されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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