(57)【特許請求の範囲】
【請求項１】
半導体基板に溝を形成する工程と、
前記溝の内部にゲート絶縁膜を形成した後、前記溝にゲート電極を形成する工程と、
前記半導体基板および前記ゲート電極を覆うように絶縁膜を形成するとともに、前記ゲート電極の幅方向両側に位置する前記絶縁膜にセルコンタクト孔を形成する工程と、
前記セルコンタクト孔を介して、第１の不純物を前記半導体基板に注入し、前記ゲート電極の両側に前記第１の不純物を拡散させることによりソース・ドレイン拡散層を形成する工程と、
前記セルコンタクト孔を介して、第２の不純物を前記半導体基板に注入し、前記溝の底部および該底部近傍の側面に前記第２の不純物を拡散させてチャネルドープ層を形成する工程と、を備え、
前記セルコンタクト孔を形成する前記工程は、
前記半導体基板および前記ゲート電極を覆うように第１の絶縁膜を形成した後、該第１の絶縁膜を前記ゲート電極の上表面までエッチバックして、前記ゲート電極の側壁にゲート側壁絶縁膜を形成する工程と、
前記ゲート電極および前記ゲート側壁絶縁膜を覆うように、層間絶縁膜となる第２の絶縁膜を形成し、前記ソース・ドレイン拡散層を形成する領域の上方の前記第２の絶縁膜にコンタクトを開口する工程と、を含み、
前記ソース・ドレイン拡散層および前記チャネルドープ層を形成する前記工程における前記第１および第２の不純物の注入は、前記側壁絶縁膜および前記第２の絶縁膜をマスクとして行なわれる、
半導体装置の製造方法。
【請求項２】
前記チャネルドープ層の形成工程において、前記チャネルドープ層を少なくとも溝の底部と同じ深さに配置するとともに、前記セルコンタクト孔の開孔領域よりも、前記溝に向けて前記第２の不純物を拡散させて形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜が窒化膜である、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２の絶縁膜がＢＰＳＧ膜である、請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記ソース・ドレイン拡散層を形成する工程において、前記第１の不純物として、リンをエネルギー量２０ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２の範囲でイオン注入することを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記チャネルドープ層を形成する工程において、前記第２の不純物として、ボロンをエネルギー量４０ＫｅＶ〜７０ＫｅＶ、ドーズ量１×１０１２ｃｍ−２〜５×１０１３ｃｍ−２の範囲でイオン注入することを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
請求項１〜６の何れか１項に記載の半導体装置の製造方法によって製造されたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルの微細化に伴い、セルアレイのアクセストランジスタ(以下、セルトランジスタ)の短チャネル効果を抑制するために溝ゲートトランジスタ(リセスチャンネルトランジスタ)が考案されている(例えば、非特許文献１参照)。
【０００３】
溝ゲートトランジスタ構造は、図５に示す半導体装置Ｈ１のように、一対の溝型素子分離領域１０２の間にトランジスタ構造が形成されている。
具体的には、Ｐ型のチャネルドープ層１０９を有する半導体基板１０１の表面に、ソース、ドレイン（ＳＤ）となるＮ型拡散層１１３が形成されている。また、半導体基板１０１及びＮ型拡散層１１３には溝１０６が形成されており、この溝１０６によってＮ型拡散層１１３のソース領域とドレイン領域とが分断されている。更に、溝１０６の内面には、ゲート絶縁膜１０７が形成されている。また、溝１０６にはゲート電極１１２が埋め込まれており、溝１０６の底部および底部近傍の側面にはチャネルドープ層１０９が形成されている。
【０００４】
ゲート電極１１２は、ＤＯＰＯＳ膜１０８、タングステン膜１１０、ゲート窒化膜１１１で形成され、ゲート絶縁膜１０７を介して、ＤＯＰＯＳ膜１０８の一部が溝１０６に埋め込まれている。このようにして、Ｎ型拡散層１１３のソース領域とドレイン領域との間に、ゲート絶縁膜１０７を介してゲート電極１１２が形成されている。
更に、ゲート電極１１２上には、層間絶縁膜１１５が形成され、Ｎ型拡散層１１３上には、ゲート側壁窒化膜１１４を介してゲート電極１１２，１１２間にセルコンタクトポリプラグ１１７が形成されている。
【０００５】
このように、溝１０６にゲート電極１１２が埋め込まれた構造とすることで、実効的なチャネル長を溝の深さによって制御することが可能になり、従来のプレナー型の半導体装置と比べて、より高い閾値電圧Ｖｔｈを得ることが可能になっている。
【０００６】
また、このような溝ゲートトランジスタ構造を有する半導体装置の製造方法は、例えば特許文献１〜３に記載されている。
代表的なプロセスについて説明すると、図６（ａ）に示すように、Ｐ型の半導体基板１０１上にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術により素子分離領域１０２を形成する。その後、半導体基板１０１上にパッド酸化膜と窒化膜とフォトレジスト膜を形成し（図示せず）、ゲート電極１１２とほぼ同じ位置に開口するように、リソグラフィー法によりフォトレジストをパターニングした後、ドライエッチングを用いて窒化膜マスクを成形する。
そして、フォトレジストを除去した後、この窒化膜マスクをマスクにして半導体基板１０１をエッチングすることにより、溝１０６を形成する。その後、窒化膜マスク、及びパッド酸化膜を除去し、半導体基板１０１上および溝１０６の内面にゲート絶縁膜１０７を形成する。
【０００７】
続いて、半導体基板１０１の上および溝１０６の内部に、ゲート電極材としてＤＯＰＯＳ膜１０８を形成する。続いて、リソグラフィー法によりメモリセル領域のみを開口したフォトレジストのパターン（図示せず）を形成する。この状態で、ＤＯＰＯＳ膜１０８越しでボロン（Ｂ）などの不純物をイオン注入し、溝１０６の底部付近にＰ型のチャネルドープ層１０９を形成する。
【０００８】
更に、図６（ｂ）に示すように、タングステン膜１１０を通常のＣＶＤ法またはスパッタリング法により成膜する。続いて、低圧ＣＶＤ法によりゲート窒化膜(ＳｉＮ膜)１１１を成膜する。その後、リソグラフィー法により溝１０６と整合するようにフォトレジストを形成する（図示せず）。
【０００９】
次に、図６（ｃ）に示すように、ドライエッチングによりゲート窒化膜１１１、タングステン膜１１０、ＤＯＰＯＳ膜１０８を順次エッチングして、ゲート電極１１２を形成する。この状態で、メモリセル領域のみを開口したフォトレジストのパターンを形成し、セル部のみにドープされる様にリン(Ｐ)などの不純物を注入して、Ｎ型拡散層１１３を形成する。
【００１０】
次に、ゲート側壁窒化膜１１４を形成した後、層間絶縁膜１１５を形成する。続いて、リソグラフィー法とドライエッチングにより、ソース・ドレイン領域（Ｎ型拡散層１１３）を露出させるように層間絶縁膜１１５にコンタクト孔１１６を開口した後、ＤＯＰＯＳ成膜とＰｏｌｙＳｉＣＭＰ技術によりセルコンタクトポリプラグ１１７を形成することにより、図５に示すような半導体装置Ｈ１が完成する。
【特許文献１】特開平６−５７９８号公報
【特許文献２】特開平８−７８６８２号公報
【特許文献３】特開平１０−５０９９２号公報
【非特許文献１】Ｊ．Ｙ．ＫＩＭ ｅｔ ａｌ．，Ｓｙｍｐ．ｏｎ ＶＬＳＩ Ｔｅｃｈ．，ｐ１１‐１２，２００３
【発明の開示】
【発明が解決しようとする課題】
【００１１】
以上説明したこの従来のプロセスでは、チャネルドープに不純物を注入する工程と、ＳＤ領域に不純物を注入する工程とにおいて、リソグラフィー工程を要する。この２つのリソグラフィー工程の製造コストは全体の約４％である。製造設備が非常に高価な半導体製造業界において、工程の削減はコスト低減のみならず製造工期の短縮にもなることから、これらリソグラフィー工程の削減は重要な課題となっている。
【００１２】
本発明は、上記事情に鑑みてなされたものであり、溝ゲート(リセスチャンネル)のセルトランジスタを有するＤＲＡＭにおいて、工程数を削減しながらも、トランジスタその他のデバイス特性を悪化することなく、所望の不純物プロファイルおよび所望のデバイス特性を得ることが可能な半導体装置の製造方法、及び該製造方法によって製造された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明者らは、上記の目的を達成するために鋭意検討した結果、ソース、ドレインとなる拡散層と閾値電圧制御のためのチャネルドープ層を、特別な目合わせ工程を追加することなく、セルフアライン（自己整合的）にドープすることにより、リソグラフィー工程を削減しながらも、所望の不純物プロファイルおよび所望のデバイス特性を得ることを見出し、本発明を完成させた。すなわち、本発明は以下の構成からなる。
【００１４】
［１］本発明の半導体装置の製造方法は、半導体基板に溝を形成する工程と、
前記溝の内部にゲート絶縁膜を形成した後、前記溝にゲート電極を形成する工程と、
前記半導体基板および前記ゲート電極を覆うように絶縁膜を形成するとともに、前記ゲート電極の幅方向両側に位置する前記絶縁膜にセルコンタクト孔を形成する工程と、
前記セルコンタクト孔を介して、第１の不純物を前記半導体基板に注入し、前記ゲート電極の両側に前記第１の不純物を拡散させることによりソース・ドレイン拡散層を形成する工程と、
前記セルコンタクト孔を介して、第２の不純物を前記半導体基板に注入し、前記溝の底部および底部近傍の側面に前記第２の不純物を拡散させてチャネルドープ層を形成する工程と、を順に具備してなることを特徴とする。
［２］また、本発明の半導体装置の製造方法は、前記チャネルドープ層の形成工程において、前記チャネルドープ層を少なくとも溝の底部と同じ深さに配置するとともに、前記セルコンタクト孔の開孔領域よりも、前記溝に向けて前記第２の不純物を拡散させて形成することが好ましい。
[３］また、本発明の半導体装置の製造方法は、前記ソース・ドレイン拡散層の形成工程に先立って、前記ゲート電極の側壁に窒化膜を形成することが好ましい。
[４]また、本発明の半導体装置の製造方法は、前記ソース・ドレイン拡散層の形成工程に先立って、前記ゲート電極の側壁に窒化膜を形成することが好ましい。
［５］また、本発明の半導体装置の製造方法は、前記ソース・ドレイン拡散層を形成する工程において、前記第１の不純物として、リンをエネルギー量２０ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０１３ｃｍ‐２〜１×１０１４ｃｍ‐２の範囲でイオン注入することが好ましい。
［６］また、本発明の半導体装置の製造方法は、前記チャネルドープ層を形成する工程において、前記第２の不純物として、ボロンをエネルギー量４０ＫｅＶ〜７０ＫｅＶ、ドーズ量１×１０１２ｃｍ‐２〜５×１０１３ｃｍ‐２の範囲でイオン注入することが好ましい。
［７］本発明の半導体装置は、前記［１］〜［６］の何れか１項に記載の半導体装置の製造方法によって製造されたことを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置の製造方法によれば、半導体基板に溝を形成する工程と、前記溝の内部にゲート絶縁膜を形成した後、前記溝にゲート電極を形成する工程と、前記半導体基板および前記ゲート電極を覆うように絶縁膜を形成するとともに、前記ゲート電極の幅方向両側に位置する前記絶縁膜にセルコンタクト孔を形成する工程と、前記セルコンタクト孔を介して、第１の不純物を前記半導体基板に注入し、前記ゲート電極の両側に前記第１の不純物を拡散させることによりソース・ドレイン拡散層を形成する工程と、前記セルコンタクト孔を介して、第２の不純物を前記半導体基板に注入し、前記溝の底部および底部近傍の側面に前記第２の不純物を拡散させてチャネルドープ層を形成する工程と、を順に具備してなることにより、チャネルドープ層およびソース・ドレイン拡散層形成時の不純物注入に際し、特別なリソグラフィー工程を用いずにセルコンタクト孔開口後にこれら不純物を注入しながらも、所望の不純物プロファイルおよび所望のデバイス特性が得られる。そのため、トランジスタその他のデバイス特性を悪化することなく、リソグラフィー工程を２工程削減でき、トータルとして製造コストを約４％削減可能となる。
【００１６】
また、本発明の半導体装置の製造方法によれば、前記チャネルドープ層の形成工程において、前記チャネルドープ層を少なくとも溝の底部と同じ深さに配置するとともに、前記セルコンタクト孔の開孔領域よりも、前記溝に向けて前記第２の不純物を拡散させて形成することにより、セルコンタクト孔の下方にのみ第２の不純物を注入しながらも、溝の底部および側壁近傍を覆うように横方向に広がりのあるチャネルドープ層を形成することができるため、得られるトランジスタの閾値電圧を調整することができる。
【００１７】
また、本発明の半導体装置の製造方法によれば、本発明の半導体装置の製造方法は、前記ソース・ドレイン拡散層の形成工程に先立って、前記ゲート電極の側壁に窒化膜を形成することで、窒化膜によりゲート電極の側壁を保護しながら第１および第２の不純物を半導体基板に注入することができる。
【００１８】
また、本発明の半導体装置の製造方法によれば、前記ソース・ドレイン拡散層の形成工程に先立って、前記ゲート電極の側壁に窒化膜を形成することで、層間絶縁膜によりゲート電極上方を保護しながら、第１および第２の不純物を半導体基板に注入することができる。
【００１９】
また、本発明の半導体装置の製造方法は、前記ソース・ドレイン拡散層を形成する工程において、前記不純物として、リンをエネルギー量２０ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０１３ｃｍ‐２〜１×１０１４ｃｍ‐２の範囲でイオン注入することで、好適な領域に不純物を拡散させることができ、所望するソース・ドレイン拡散層を形成することができる。
【００２０】
また、本発明の半導体装置の製造方法によれば、前記チャネルドープ層を形成する工程において、前記不純物として、ボロンをエネルギー量４０ＫｅＶ〜７０ＫｅＶ、ドーズ量１×１０１２ｃｍ‐２〜５×１０１３ｃｍ‐２の範囲でイオン注入することで、好適な領域に不純物を拡散させることができ、所望するチャネルドープ層を形成することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態である半導体装置の製造方法及び半導体装置について、図面を参照して説明する。尚、以下の説明において参照する図は、本実施形態の半導体装置の製造方法及び半導体装置を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置における各部の寸法関係とは異なる場合がある。
【００２２】
＜半導体装置の製造方法＞
図１〜図３に、本実施形態の半導体装置の製造方法を説明するための工程図を示す。図４は、本発明の実施形態である半導体装置の模式図であり、（ａ）は平面模式図、（ｂ）は断面模式図を示す。
本実施形態の半導体装置の製造方法は、半導体基板に溝を形成する工程（溝形成工程）と、溝の内部にゲート絶縁膜を形成した後、溝にゲート電極を形成する工程（ゲート電極形成工程）と、半導体基板およびゲート電極を覆うように絶縁膜を形成するとともに、絶縁膜にセルコンタクト孔を形成する工程（コンタクト孔形成工程）と、溝の両側にソース・ドレイン（ＳＤ）拡散層を形成する工程（ＳＤ拡散層形成工程）と、溝の底部近傍にチャネルドープ層を形成する工程（チャネルドープ層形成工程）と、から概略構成されている。以下、各工程について順次説明する。
【００２３】
［溝形成工程］
図１（ａ）に示すように、Ｐ型の半導体基板１上にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術により、例えば深さ約３００ｎｍの素子分離領域２を形成する。その後、熱酸化により例えば約２０ｎｍのパッド酸化膜３を形成し、更にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、Ｓｉ窒化膜を約１００ｎｍ堆積した後、フォトレジスト５を堆積させる。
【００２４】
この後、図４（ａ）に示すゲート電極１２とほぼ同じ位置に開口するように、リソグラフィー法によりフォトレジスト５をパターニングした後、Ｓｉ窒化膜にドライエッチングにより窒化膜マスク４を形成する。
【００２５】
続いて、図１（ｂ）に示すように、フォトレジスト５を除去した後、窒化膜マスク４をマスクにして半導体基板１をエッチングし、例えば幅約９０ｎｍ、深さ約１５０ｎｍの溝（Ｓｉリセス部）６を形成する。
【００２６】
［ゲート電極形成工程］
次に、図１（ｃ）に示すように、高温の燐酸を用いて窒化膜マスク４を除去した後、フッ酸(ＨＦ)を含む溶液で平面部に存在するパッド酸化膜３を除去する。この状態で、半導体基板１上にゲート絶縁膜７として、熱酸化法によりＳｉ酸化膜を例えば約６ｎｍ形成する。
【００２７】
その後、図２（ａ）に示すように、ゲート電極材としてＤＯＰＯＳ膜(例えば、リン濃度：２ｅ２０ｃｍ‐３)を例えば約１００ｎｍ成長し、ゲートＤＯＰＯＳ膜８を形成する。
【００２８】
続いて、図２（ｂ）に示すように、タングステン膜１０を通常のＣＶＤ法またはスパッタリング法により、例えば約５０ｎｍ成膜する。その後、低圧ＣＶＤ法によりゲート窒化シリコン膜(ＳｉＮ膜)１１を例えば約１５０ｎｍ成膜する。
【００２９】
更に、図２（ｃ）に示すように、リソグラフィー法により溝６と整合するようにフォトレジスト（図示せず）を形成した後、ドライエッチングによりゲート窒化シリコン膜１１、ゲートタングステン膜１０、ゲートＤＯＰＯＳ膜８を順次エッチングすることにより、ゲート電極１２を形成する。 
【００３０】
次に、図３（ａ）に示すように、ＣＶＤ法により例えば約４０ｎｍのシリコン窒化膜を成膜した後、ドライエッチングによりウェハ全面をエッチバックすることによりゲート側壁窒化膜１４を形成する。
【００３１】
[コンタクト孔形成工程]
続いて、層間絶縁膜１５（絶縁膜）として、例えばＢＰＳＧ膜を約５００ｎｍ成膜した後、例えば７５０℃〜９００℃の窒素雰囲気中でアニールすることによってリフローした後、ＣＭＰプロセスにより平坦化する。
更に、リソグラフィー法とドライエッチングにより、図４（ａ）に示したセルアクティブ部Ｋにコンタクトを開口し、セルコンタクト孔１６を形成する。セルコンタクト孔１６は、ゲート電極１２の幅方向両側に位置する層間絶縁膜１５に形成する。
【００３２】
［ＳＤ拡散層形成工程］
次に、図３（ｂ）に示すように、ウェハ全面に第１の不純物を注入して、ソース・ドレイン（ＳＤ）拡散層１３を形成する。第１の不純物として、例えば、リンをエネルギー量２０ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０１３ｃｍ‐２〜１×１０１４ｃｍ‐２の範囲でイオン注入することが好ましい。
これにより、メモリセル内ではセルコンタクト孔１６を通って第１の不純物がアクティブ部Ｋに注入され、セルコンタクト孔１６の下方にＳＤ拡散層１３を形成することができる。
【００３３】
このとき、セルコンタクト孔１６と溝ゲートとはゲート側壁窒化膜１４により隔てられているが、イオン注入時の横方向への広がりがあるためオフセット構造とはならず、トランジスタ特性に遜色がないことは実デバイスで確認した。
また、セルコンタクト孔１６はメモリセル内の所望の箇所にのみ開口されており、それ以外の領域は層間絶縁膜１５にマスクされているため、リソグラフィー工程を追加することなく、セルフアラインで第１の不純物を注入することができる。
【００３４】
［チャネルドープ層形成工程］
次に、図３（ｃ）に示すように、ウェハ全面に第２の不純物を注入して、チャネルドープ層９を形成する。第２の不純物としては、例えば、ボロンをエネルギー量４０ＫｅＶ〜７０ＫｅＶ、ドーズ量１×１０１２ｃｍ‐２〜５×１０１３ｃｍ‐２の範囲でイオン注入することが好ましい。
チャネルドープ層９は、溝６の底部６ａおよび底部近傍の側面６ｂに形成する必要があるため、チャネルドープ層９を少なくとも溝６の底部６ａと同じ深さに配置するとともに、セルコンタクト孔１６の開孔領域よりも、溝６に向けて第２の不純物を拡散させて形成することが好ましい。
このとき第２の不純物が注入される箇所はセルコンタクト孔１６の下方であるが、第２の不純物を高エネルギーで注入することにより、溝６の底部６ａおよび底部近傍の側面６ｂを覆うように横方向に広がりのあるチャネルドープ層９を形成することができ、得られるトランジスタの閾値電圧を調整することができる。このことは、実デバイスにおいて所望の閾値電圧特性が得られることを確認した。
【００３５】
この後、セルコンタクトポリプラグ１７を形成し、一般的な方法を用いてビット線やワード線などの各種配線や、セルキャパシタ、層間絶縁膜などを形成すればよい。このようにして、溝ゲートトランジスタをメモリセルのトランスファゲートトランジスタとして使用したＤＲＡＭ（半導体装置）が完成する。
【００３６】
なお、ストレージノード部に不純物が注入される懸念点として、Ｐ型基板濃度増大による接合リーク増大が挙げられるが、こちらも上記の注入エネルギーの範囲において、ＰＮ接合から離れた(＞５０ｎｍ)領域、すなわち半導体基板１の表面よりも深い領域に、チャネルドープ層を構成する第２の不純物がドープされるため、ＤＲＡＭ特性に重要なリフレッシュ時間の悪化も生じないことを実デバイスで確認した。
【００３７】
以上説明したように、本実施形態である半導体装置の製造方法は、チャネルドープ層９およびソース・ドレイン拡散層１３形成時の不純物注入に際し、特別なリソグラフィー工程を用いずにセルコンタクト孔１６開口後にこれら不純物を注入しながらも、所望の不純物プロファイルおよび所望のデバイス特性が得られる。そのため、トランジスタその他のデバイス特性を悪化することなく、リソグラフィー工程を２工程削減でき、トータルとして製造コストを約４％削減可能となる。
【００３８】
＜半導体装置＞
図４には、上記の製造方法によって製造された半導体装置Ｈを示す。
図４（ａ）に示すように、本実施形態の溝ゲートトランジスタ（半導体装置）Ｈは、半導体基板１の表面近傍に素子分離領域２が設けられており、半導体基板１上を複数のアクティブ部Ｋに分割している。
【００３９】
図４（ａ）に示すように、半導体基板１に設けられてなる溝６と、ゲート絶縁膜７を介して溝６に形成されたゲート電極１２と、溝６の近傍に形成されたＮ型のＳＤ拡散層１３とから概略構成されている。
素子分離領域２よりも深い部分にはＰ型ウェル層が設けられ（図示せず）、このＰ型ウェル層よりも浅い部分にはＰ型のチャネルドープ層９が設けられている。ＳＤ拡散層１３は、チャネルドープ層９よりも更に浅い部分で、且つ、一対の素子分離領域２に挟まれた部分に設けられている。
【００４０】
溝６は、半導体基板１の表面からＳＤ拡散層１３を間に挟んで形成され、溝６の底部６ａおよび側壁６ｂは、ゲート絶縁膜７を介してチャネルドープ層９に接している。
ゲート絶縁膜７は、半導体基板１の表面に設けられ、溝６にも追従するように形成されている。
【００４１】
ゲート電極１２は、ＤＯＰＯＳ膜８、タングステン膜１０、ゲート窒化膜１１で形成され、ＤＯＰＯＳ膜８の一部が溝６に埋め込まれるように形成されている。溝６に埋めこまれた部分では、ゲート絶縁膜７を介してゲート電極１２が配置されている。尚、ゲート電極１２の上部は、半導体基板１上に突き出している。更にＳＤ拡散層１３は、溝６を挟むようにしてソース領域とドレイン領域とを有している。
【００４２】
このようにして、ＳＤ拡散層１３のソース領域とドレイン領域との間に、ゲート絶縁膜７を介してゲート電極１２が形成されている。更に、ゲート電極１２上には、層間絶縁膜１５が形成され、ＳＤ拡散層１３上には、ゲート側壁窒化膜１４を介してゲート電極１２，１２間にセルコンタクトポリプラグ１７が形成されている。
【００４３】
このような溝ゲートトランジスタ構造の半導体装置Ｈに、ビット線やワード線などの各種配線や、セルキャパシタ、層間絶縁膜などを形成されることで、溝ゲートトランジスタをメモリセルのトランスファゲートトランジスタとして使用したＤＲＡＭ（半導体装置）が完成する。
【産業上の利用可能性】
【００４４】
本発明は、混載メモリなども含めＤＲＡＭセルを用いる製品全般に広く利用することができる。
【図面の簡単な説明】
【００４５】
【図１】図１は、本発明の実施形態である半導体装置の製造方法の一例を示す工程概略図である。
【図２】図２は、本発明の実施形態である半導体装置の製造方法の一例を示す工程概略図である。
【図３】図３は、本発明の実施形態である半導体装置の製造方法の一例を示す工程概略図である。
【図４】図４は、本発明の実施形態である半導体装置の一例を示す模式図であって、（ａ）は平面模式図であり、（ｂ）は図１（ａ）のＡ−Ａ´線における断面模式図である。
【図５】図５は、従来例の半導体装置の断面模式図である。
【図６】図６は、従来例の半導体装置の製造方法を示す工程概略図である。
【符号の説明】
【００４６】
１・・・半導体基板、２・・・素子分離領域、３・・・パッド酸化膜、４・・・窒化膜マスク、５・・・フォトレジスト、６・・・溝、６ａ・・・底部、６ｂ・・・底部近傍の側面、７・・・ゲート絶縁膜、８・・・ゲートＤＯＰＯＳ膜、９・・・チャネルドープ層、１０・・・ゲートタングステン層、１１・・・ゲート窒化シリコン膜、１２・・・ゲート電極、１３・・・ＳＤ拡散層、１４・・・ゲート側壁窒化膜、１５・・・層間絶縁膜、１６・・・セルコンタクト孔、１７・・・セルコンタクトポリプラグ、Ｈ・・・半導体装置。
【図１】
0005628471.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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