(57)【特許請求の範囲】
【請求項１】
差動増幅回路とインバータ回路とを有してなるコンパレータ回路において、
前記差動増幅回路における差動対を構成する２つのＭＯＳトランジスタのソース同士の接続点における電位に基づいて閾値電圧を生成する閾値電圧生成回路が設けられる一方、
前記インバータ回路は、インバータ動作における閾値電圧を、前記閾値電圧生成回路により生成された閾値電圧に設定可能に構成された閾値電圧可変インバータ回路であって、
前記閾値電圧生成回路は、正電源電圧と負電源電圧との間に、出力用ＭＯＳトランジスタと入力用ＭＯＳトランジスタが直列接続されて設けられ、前記入力用ＭＯＳトランジスタのゲートには、前記差動増幅回路における差動対を構成する２つのＭＯＳトランジスタのソース同士の接続点が接続される一方、前記出力用ＭＯＳトランジスタは、ゲートとドレインが相互に接続されて前記閾値電圧可変インバータ回路に対して閾値電圧の出力を可能に構成されてなり、
前記閾値電圧可変インバータ回路は、２つのカレントミラー用ＭＯＳトランジスタを用いてなるカレントミラー回路を有すると共に、トーテムポール接続されて、インバータをなす２つの極性の異なるインバータ用ＭＯＳトランジスタを有し、前記２つのインバータ用ＭＯＳトランジスタと前記カレントミラー回路の出力側のカレントミラー用ＭＯＳトランジスタが、正電源電圧と負電源電圧との間に直接接続される一方、
前記カレントミラー回路の入力側のカレントミラー用ＭＯＳトランジスタが、正電源電圧と負電源電圧との間に、閾値入力用ＭＯＳトランジスタと直列接続されて設けられ、前記閾値入力用ＭＯＳトランジスタのゲートには、前記閾値生成回路で生成された閾値電圧が印加可能に構成されてなることを特徴とするデューティ比自動調整コンパレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータ回路に係り、特に、信号出力特性の向上等を図ったものに関する。
【背景技術】
【０００２】
この種の従来回路としては、図４に示されたような構成のものが従来から良く知られている。
以下、この従来回路について、図４を参照すると共に、図５に示された回路主要部のタイミングチャートを参照しつつ説明する。
まず、この従来のコンパレータ回路は、差動増幅回路１Ａと、その出力段に接続され、差動増幅回路１Ａの出力信号に応じて、論理値Ｈｉｇｈに相当する正電源電圧近傍の電圧又は論理値Ｌｏｗに相当する負電源電圧近傍の電圧を出力するインバータ回路１７Ａとに大別されて構成されたものとなっている。
【０００３】
かかる従来回路において、インバータ回路１７Ａの出力がＨｉｇｈレベルからＬｏｗレベルとなる境界の入力電圧（以下「インバータ閾値電圧ＶINV-th」と称する）は、インバータ回路１７Ａを構成するｎチャンネルＭＯＳトランジスタＭ１０とＭ１１の素子サイズと、電源電圧によって定まる一定値となり、例えば、図５において符号ＶINV-thが付された如くの一定の電圧レベルとなる。
【０００４】
そして、差動増幅回路１Ａから、例えば、図５において符号Ｖｄｉｆが付された信号波形の出力信号がインバータ回路１７Ａに入力された場合には、インバータ回路１７Ａの出力端子１８に得られる出力信号は、図５において符号Ｖｏｕｔが付された如くとなる。
このような従来回路としては、例えば、特許文献１等に開示されたものなどがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−６２６２７号公報（第５−７頁、図１−図４）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の従来回路にあっては、インバータ閾値電圧が電源電圧の変動と共に変化するため、電源電圧の変動が生じた際には、インバータ回路１７Ａに入力された信号と出力信号のデューティ比が異なることとなり、入出力信号間におけるデューティ比の保持ができないという問題がある。
このような問題に対して、例えば、仮に、インバータ回路１７Ａのインバータ閾値電圧ＶINV-thを、差動増幅回路１Ａの出力振幅の中心になるように設定し、インバータ回路１７Ａの入出力信号間のデューティ比を保持する方法が考えられるが、かかる場合にあっても、電圧ＶINV-th設定の際に固定と仮定した電源電圧が実際には変動することもあり、また、差動増幅回路１Ａの入力コモン電圧などによって差動増幅回路１Ａの出力振幅の変動は避けられないため、確実に入出力信号間におけるデューティ比を確保できるものではない。
【０００７】
本発明は、上記実状に鑑みてなされたもので、電源電圧などの回路の動作条件の変動に関わらず、デューティ比の変動を抑圧、低減することができるコンパレータ回路を提供するものである。
【課題を解決するための手段】
【０００８】
上記本発明の目的を達成するため、本発明に係るデューティ比自動調整コンパレータ回路は、
差動増幅回路とインバータ回路とを有してなるコンパレータ回路において、
前記差動増幅回路における差動対を構成する２つのＭＯＳトランジスタのソース同士の接続点における電位に基づいて閾値電圧を生成する閾値電圧生成回路が設けられる一方、
前記インバータ回路は、インバータ動作における閾値電圧を、前記閾値電圧生成回路により生成された閾値電圧に設定可能に構成された閾値電圧可変インバータ回路であって、
前記閾値電圧生成回路は、正電源電圧と負電源電圧との間に、出力用ＭＯＳトランジスタと入力用ＭＯＳトランジスタが直列接続されて設けられ、前記入力用ＭＯＳトランジスタのゲートには、前記差動増幅回路における差動対を構成する２つのＭＯＳトランジスタのソース同士の接続点が接続される一方、前記出力用ＭＯＳトランジスタは、ゲートとドレインが相互に接続されて前記閾値電圧可変インバータ回路に対して閾値電圧の出力を可能に構成されてなり、
前記閾値電圧可変インバータ回路は、２つのカレントミラー用ＭＯＳトランジスタを用いてなるカレントミラー回路を有すると共に、トーテムポール接続されて、インバータをなす２つの極性の異なるインバータ用ＭＯＳトランジスタを有し、前記２つのインバータ用ＭＯＳトランジスタと前記カレントミラー回路の出力側のカレントミラー用ＭＯＳトランジスタが、正電源電圧と負電源電圧との間に直接接続される一方、
前記カレントミラー回路の入力側のカレントミラー用ＭＯＳトランジスタが、正電源電圧と負電源電圧との間に、閾値入力用ＭＯＳトランジスタと直列接続されて設けられ、前記閾値入力用ＭＯＳトランジスタのゲートには、前記閾値生成回路で生成された閾値電圧が印加可能に構成されてなるものである。
【発明の効果】
【０００９】
本発明によれば、インバータ動作における閾値電圧が、差動増幅回路の出力振幅の中心電圧に設定可能に構成されたので、電源電圧の変動などが生じてもインバータの入力と出力におけるデューティ比の変動が抑圧、低減され、より信頼性の高いコンパレータ回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態におけるデューティ比自動調整コンパレータ回路の第１の構成例を示す回路図である。
【図２】図１に示されたデューティ比自動調整コンパレータ回路の主要部における信号を示すタイミングチャートである。
【図３】本発明の実施の形態におけるデューティ比自動調整コンパレータ回路の第２の構成例を示す回路図である。
【図４】従来のコンパレータの回路構成例を示す回路図である。
【図５】図４に示された従来回路の主要部における信号を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるデューティ比自動調整コンパレータ回路の第１の構成例について、図１を参照しつつ説明する。
この第１の構成例におけるデューティ比自動調整コンパレータ回路は、差動増幅回路１と、閾値電圧生成回路２と、閾値電圧可変インバータ回路３に大別されて構成されたものとなっている。
【００１２】
差動増幅回路１は、差動対を構成する第１及び第２のＭＯＳトランジスタ（図１においては、それぞれ「Ｍ１」、「Ｍ２」と表記）２１，２２と、カレントミラー回路を構成する第３及び第４のＭＯＳトランジスタ（図１においては、それぞれ「Ｍ３」、「Ｍ４」と表記）２３，２４と、定電流源１０とを主たる構成要素として構成されてなるもので、従来回路と基本的に同一構成を有してなるものである。
すなわち、まず、本発明の実施の形態において、第１及び第２のＭＯＳトランジスタ２１，２２には、ｎチャンネルＭＯＳトランジスタが、第３及び第４のＭＯＳトランジスタ２３，２４には、ｐチャンネルＭＯＳトランジスタが、それぞれ用いられている。
【００１３】
そして、第１及び第２のＭＯＳトランジスタ２１，２２のソースは、相互に接続されると共に、その接続点と負電源電圧ＶＳＳとの間には、定電流源１０が直列接続されて設けられている。
また、第１のＭＯＳトランジスタ２１のドレインは、第３のＭＯＳトランジスタ２３のドレインに、第２のＭＯＳトランジスタ２２のドレインは、第４のＭＯＳトランジスタ２４のドレインに、それぞれ接続されている。
そして、第１のＭＯＳトランジスタ２１のゲートは、非反転入力端子とされる一方、第２のＭＯＳトランジスタ２２のゲートは、反転入力端子とされ、第１及び第２のＭＯＳトランジスタ２１，２２は、第１のＭＯＳトランジスタ２１のゲートに印加される電圧Ｖｉｎ１と、第２のＭＯＳトランジスタ２１のゲートに印加される電圧Ｖｉｎ２との差動増幅を行う回路となっている。
【００１４】
また、第３及び第４のＭＯＳトランジスタ２３，２４の各々のゲートと、第３のＭＯＳトランジスタ２３ドレインは、相互に接続される一方、第３及び第４のＭＯＳトランジスタ２３，２４のソースには、正電源電圧ＶＤＤが印加されるようになっており、第３及び第４のＭＯＳトランジスタ２３，２４は、カレントミラー回路を構成し、第１及び第２のＭＯＳトランジスタ２１，２２の差動対に対して能動負荷として機能するものとなっている。
【００１５】
閾値電圧生成回路２は、第５及び第６のＭＯＳトランジスタ（図１においては、それぞれ「Ｍ５」、「Ｍ６」と表記）２５，２６を用いてなるもので、本発明の実施の形態においては、第５及び第６のＭＯＳトランジスタ２５，２６としてｐチャンネルＭＯＳトランジスタが用いられている。
入力用ＭＯＳトランジスタとしての第５のＭＯＳトランジスタ２５と出力用ＭＯＳトランジスタとしての第６のＭＯＳトランジスタ２６は、正電源電圧ＶＤＤと負電源電圧ＶＳＳとの間に直列接続されて設けられたものとなっている。
【００１６】
すなわち、第６のＭＯＳトランジスタ２６のソースに正電源電圧ＶＤＤが印加される一方、第６のＭＯＳトランジスタ２６のドレインと第５のＭＯＳトランジスタ２５のソースが相互に接続され、第５のＭＯＳトランジスタ２５のドレインには、負電源電圧ＶＳＳが印加されるようになっている。
そして、第５のＭＯＳトランジスタ２５のゲートは、第１及び第２のＭＯＳトランジスタ２１，２２のソースに接続される一方、第６のＭＯＳトランジスタ２６は、ゲートとドレインが相互に接続されると共に、次述する閾値電圧可変インバータ回路３の第７のＭＯＳトランジスタ（図１においては「Ｍ７」と表記）２７のゲートに接続されたものとなっている。
【００１７】
閾値電圧可変インバータ回路３は、従来同様のインバータを構成する第１０及び第１１のＭＯＳトランジスタ（図１においては、それぞれ「Ｍ１０」、「Ｍ１１」と表記）３０，３１と、インバータの閾値電圧の設定を行う第７乃至第９のＭＯＳトランジスタ（図１においては、それぞれ「Ｍ７」、「Ｍ８」、「Ｍ９」と表記）２７〜２９を有して構成されたものとなっている。
本発明の実施の形態において、第７のＭＯＳトランジスタ２７には、ｐチャンネルＭＯＳトランジスタが、第８乃至第１０のＭＯＳトランジスタ２８〜３０には、ｎチャンネルＭＯＳトランジスタが、第１１のＭＯＳトランジスタ３１には、ｐチャンネルＭＯＳトランジスタが、それぞれ用いられている。
【００１８】
インバータ用ＭＯＳトランジスタとしての第１０及び第１１のＭＯＳトランジスタ３０，３１は、いわゆるトーテムポール接続されたものとなっている。
すなわち、第１０及び第１１のＭＯＳトランジスタ３０，３１は、ドレインが相互に接続されて出力端として回路出力端子９に接続される一方、第１０のＭＯＳトランジスタ３０のソースは、次述する第９のＭＯＳトランジスタ２９のドレインに接続されたものとなっている。また、第１１のＭＯＳトランジスタ３１のソースは、正電源電圧ＶＤＤが印加されるようになっている。
そして、第１０及び第１１のＭＯＳトランジスタ３０，３１のゲートには、先の差動増幅回路１の第２のＭＯＳトランジスタ２２のドレインが接続されて、差動増幅回路１の出力が入力されるようになっている。
【００１９】
一方、第８及び第９のＭＯＳトランジスタ２８，２９は、カレントミラー回路を構成するものとなっている。すなわち、第８及び第９のＭＯＳトランジスタ２８，２９は、各々のゲートと、第８のＭＯＳトランジスタ２８のドレインが相互に接続され、第７のＭＯＳトランジスタ２７のドレインに接続される一方、第８及び第９のＭＯＳトランジスタ２８，２９のソースは、負電源電圧ＶＳＳが印加されるようになっている。
閾値電圧入力用ＭＯＳトランジスタとしての第７のＭＯＳトランジスタ２７は、そのソースに正電源電圧ＶＤＤが印加されるようになっている一方、ゲートには、先の閾値電圧生成回路２の第６のＭＯＳトランジスタ２６のゲート及びドレインが接続されており、閾値電圧生成回路２からの閾値電圧が、この第７のＭＯＳトランジスタ７のゲートへ入力されるようになっている。
【００２０】
次に、かかる構成における動作について図１及び図２を参照しつつ説明する。
まず、差動増幅回路１は、非反転入力端子と反転入力端子の電位差（Ｖｉｎ１−Ｖｉｎ２）に応じた差動出力Ｖｄｉｆが、第２のＭＯＳトランジスタ２２のドレインに出力される点は、従来同様である（図２参照）。かかる差動出力Ｖｄｉｆの最大値は、おおよそ正電源電圧ＶＤＤ近傍の値となり、最小値は、第１及び第２のＭＯＳトランジスタ２１，２２のソースと閾値電圧生成回路２の第５のＭＯＳトランジスタ２５のゲートとの接続点（以下、便宜的に「ソース結合点」と称する）の電圧近傍の値となる。
【００２１】
なお、上述のソース結合点の電圧Ｖｓは、Ｉｓｓ１／２／（−２×Ｋ１／２）＋（Ｖｉｎ１−Ｖｉｎ２）／２−Ｖｔｈと表される（図２参照）。
ここで、Ｉｓｓは、テール電流、Ｋは、差動対を構成する第１及び第２のＭＯＳトランジスタ２１，２２のトランスコンダクタンスパラメータ、Ｖｉｎ１及びＶｉｎ２は、差動増幅回路１の入力電圧（図１参照）、Ｖｔｈは、第１及び第２のＭＯＳトランジスタ２１，２２の閾電圧である。
このことから、差動出力Ｖｄｉｆの振幅は、電源電圧や差動増幅回路１の入力コモン電圧などによって変化するものであることが理解できる。
【００２２】
かかる差動出力Ｖｄｉｆの振幅変化に対して、後段の閾値電圧可変インバータ回路３における閾値電圧が、常に正電源電圧とソース結合点の電圧Ｖｓとの中間電位とすることで、入出力間におけるデューティ比の変動を軽減することができる。
そのため、本発明の実施の形態においては、素子サイズの等しい第５及び第６のＭＯＳトランジスタ２５，２６によっ構成された閾値電圧生成回路２を設け、正電源電圧ＶＤＤとソース結合点の電圧Ｖｓとの中間電位を、閾値電圧可変インバータ回路３における閾値電圧ＶINV-thとして生成している（図２参照）。
【００２３】
すなわち、まず、閾値電圧可変インバータ回路３の出力電位は、差動増幅回路１の出力電位の変動に対して、第１１のＭＯＳトランジスタ３１を、第９のＭＯＳトランジスタ２９の駆動能力の大きさによって決定される。つまり、第９のＭＯＳトランジスタ２９の駆動能力が第１１のＭＯＳトランジスタ３１よりも大きければ、回路出力端子９における出力Ｖｏｕｔは、論理値Ｌｏｗに相当するレベルとなる一方、逆に、第１１のＭＯＳトランジスタ３１の駆動能力が第９のＭＯＳトランジスタ２９よりも大きければ、回路出力端子９における出力は、論理値Ｈｉｇｈに相当するレベルとなる。
【００２４】
ここで、第７のＭＯＳトランジスタ２７と第１１のＭＯＳトランジスタ３１の半導体サイズの比、及び、第８のＭＯＳトランジスタ２８と第９のＭＯＳトランジスタ２９の半導体サイズの比を、いずれも１：ｎとすると、回路出力端子９における出力Ｖｏｕｔは、第９のＭＯＳトランジスタ２９と第１１のＭＯＳトランジスタ３１の駆動能力で決定されるので、第７のＭＯＳトランジスタ２７のゲート電位よりも第１１のＭＯＳトランジスタ３１のゲート電位が高ければ、論理値Ｌｏｗに相当するレベルとなり、逆に、第７のＭＯＳトランジスタ２７のゲート電位よりも第１１のＭＯＳトランジスタ３１のゲート電位が低ければ、論理値Ｈｉｇｈに相当するレベルとなる（図２参照）。
このように、閾値電圧可変インバータ回路３の閾値電圧ＶINV-thが、常に正電源電圧ＶＤＤとソース結合点の電圧Ｖｓとの中間電位に設定されることで、閾値電圧可変インバータ回路３の入出力間でデューティ比が保持されるものとなっている（図２参照）。
【００２５】
次に、第２の構成例について、図３を参照しつつ説明する。
なお、図１に示された第１の構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例は、トランジスタの種類を変えたもので、基本的な構成は、図１に示された構成例と同様である。
すなわち、第２の構成例は、第１及び第２のＭＯＳトランジスタ２１，２２、第８及び第９のＭＯＳトランジスタ２８，２９、及び、第１０のＭＯＳトランジスタ３０に、ｐチャンネルＭＯＳトランジスタが用いられる一方、第３乃至７のＭＯＳトランジスタ２３〜２７、及び、第１１のＭＯＳトランジスタ３１に、ｎチャンネルＭＯＳトランジスタが用いられたものとなっている。
【００２６】
かかる第２の構成例においては、トランジスタの種類を変えたことにより、正電源電圧ＶＤＤと負電源電圧ＶＳＳの間の接続は、当然のことながら、図１に示された第１の構成例と逆となる（図１及び図３参照）。なお、具体的な回路接続については、その詳細を省略することとする。
また、回路動作についても、図１に示された第１の構成例と基本的に同様であるので、ここでの再度の詳細な説明は、省略することとする。
【産業上の利用可能性】
【００２７】
入出力信号間におけるデューティ比の保持が強く所望されるコンパレータ回路に適用できる。
【符号の説明】
【００２８】
１…差動増幅回路
２…閾値電圧生成回路
３…閾値電圧可変インバータ回路
【図１】
0005450226.tif 000002
【図２】
0005450226.tif 000003
【図３】
0005450226.tif 000004
【図４】
0005450226.tif 000005
【図５】
0005450226.tif 000006