(57)【特許請求の範囲】
【請求項１】
サンプリングクロックに同期して動作し、デジタル信号をアナログ信号に変換するＤＡＣと、
サンプリングクロックに同期して動作し、アナログ信号をデジタル信号に変換するＡＤＣと、
基準クロックに基づいて、位相ノイズ特性の異なる第１および第２のサンプリングクロックを発生するサンプリングクロック発生回路と、
前記ＤＡＣから出力されるアナログ信号を前記ＡＤＣに入力、または前記ＡＤＣから出力されるデジタル信号を前記ＤＡＣに入力するループバック方式のテスト時に、前記ＤＡＣおよび前記ＡＤＣの一方に前記第１のサンプリングクロックを供給し、他方に前記第２のサンプリングクロックを供給するサンプリングクロック切替回路とを備え、
前記サンプリングクロック発生回路は、前記基準クロックから前記第２のサンプリングクロックを発生するＰＬＬ回路を有し、さらに、前記第１のサンプリングクロックとして前記基準クロックを出力するものであることを特徴とする半導体集積回路。
【請求項２】
前記サンプリングクロック切替回路は、さらに、前記ＤＡＣと前記ＡＤＣの特性評価時
に、前記ＤＡＣおよび前記ＡＤＣの両方に、前記第１および第２のサンプリングクロック
の一方を共通に供給するものである請求項１に記載の半導体集積回路。
【請求項３】
サンプリングクロックに同期して動作し、デジタル信号をアナログ信号に変換するＤＡＣと、サンプリングクロックに同期して動作し、アナログ信号をデジタル信号に変換するＡＤＣとを備える半導体集積回路において、前記ＤＡＣから出力されるアナログ信号を前記ＡＤＣに入力、または前記ＡＤＣから出力されるデジタル信号を前記ＤＡＣに入力するループバック方式のテスト方法であって、
サンプリングクロック発生回路が、基準クロックに基づいて、位相ノイズ特性の異なる第１および第２のサンプリングクロックを発生し、
サンプリングクロック切替回路が、前記ＤＡＣおよび前記ＡＤＣの一方に前記第１のサンプリングクロックを供給し、他方に前記第２のサンプリングクロックを供給してテストを行い、
前記サンプリングクロック発生回路は、ＰＬＬ回路により、前記基準クロックから前記第２のサンプリングクロックを発生し、前記第１のサンプリングクロック信号として前記基準クロックを出力することを特徴とする半導体集積回路のテスト方法。
【請求項４】
前記サンプリングクロック切替回路が、さらに、前記ＤＡＣと前記ＡＤＣの特性評価時
に、前記ＤＡＣおよび前記ＡＤＣの両方に、前記第１および第２のサンプリングクロック
の一方を共通に供給する請求項３に記載の半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＡＣ（Digital to Analog Converter：デジタル／アナログ変換器）およびＡＤＣ（Analog to Digital Converter：アナログ／デジタル変換器）の両方を搭載した半導体集積回路およびそのテスト方法に関するものである。
【背景技術】
【０００２】
ＤＡＣおよびＡＤＣの両方を搭載した半導体集積回路において、例えば、ＤＡＣのテストは、半導体集積回路の外部からデジタル信号（テスト用のデジタルデータ）を入力し、ＤＡＣから半導体集積回路の外部に出力されたアナログ信号をＬＳＩテスタでサンプリングすることによって行われる。一方、ＡＤＣのテストは、半導体集積回路の外部からアナログ信号（テスト用のアナログデータ）を入力し、ＡＤＣから半導体集積回路の外部に出力されたデジタル信号をＬＳＩテスタで測定することによって行われる。
【０００３】
近年のＤＡＣおよびＡＤＣは、高ビット化、高速化され、高性能化が進んでいる。特に、通信系のデバイスには、例えば、デジタル信号の分解能が１０ビット以上、サンプリングクロックの動作速度が１００ＭＨｚ以上のものが搭載される傾向がある。このような高性能化されたＤＡＣおよびＡＤＣのテストを行うためには、高ビットで、高速なデジタルデータと高い周波数のアナログデータとを半導体集積回路に入力し、なおかつ、半導体集積回路から出力される高ビットで、高速なデジタルデータおよび高い周波数のアナログデータのテストを行うことができる高性能な測定器やＬＳＩテスタ等が必要となる。
【０００４】
しかしながら、ＤＡＣおよびＡＤＣの両方を搭載した半導体集積回路のテストを行う際に課題となるのが、ＬＳＩテスタ等に要求される機能や精度の高さであり、この問題を解決することを目的として従来から様々な方法が提案されている。
【０００５】
従来のテスト方法として、例えば、試験対象のＤＡＣおよびＡＤＣにテスト信号を供給したり、出力された信号を処理する回路が組み込まれた外部試験装置（ＢＯＳＴ）を用いる方法（特許文献１参照）や、外部試験装置に複数の機能を持たせて安価なテスタでの処理を可能とする方法（特許文献２参照）、さらに、ＤＵＴ（Device Under Test：試験対象デバイス）内部にテスト信号生成および信号補正機能を持つ集積回路を組み込んでＤＡＣおよびＡＤＣの機能試験を行う方法（特許文献３，４参照）などがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−２３６１５１号公報
【特許文献２】米国特許第７３２７１５３号明細書
【特許文献３】特開２００８−２５２２３５号公報
【特許文献４】特開２００９−１７３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
テスタメーカからは、ＤＡＣおよびＡＤＣを搭載した半導体集積回路の試験のための専用の試験装置であるミックスドシグナルテスタが提供されているが、この半導体集積回路の試験装置は価格が極めて高いという問題点がある。
【０００８】
一方、ＤＡＣから半導体集積回路の外部に出力されたアナログ信号を半導体集積回路の内部のＡＤＣへループバックして入力する、あるいはＡＤＣから出力されるデジタル信号をＤＡＣに入力するループバック方式のテスト方法（ループバックテスト）が知られている。このテスト方法では、高性能で高価なミックスドシグナルテスタは不要となり、テストコストの削減には効果的な手法である。
【０００９】
以下、従来のＤＡＣおよびＡＤＣを搭載する半導体集積回路、および、そのループバック方式のテスト方法について説明する。
【００１０】
図４は、従来の半導体集積回路の構成を表す一例のブロック概念図である。同図に示す半導体集積回路５０は、ＤＡＣ５４と、出力アンプ（ＰＧＡ）５６と、入力アンプ（ＰＧＡ）５８と、ＡＤＣ６０と、サンプリングクロック発生回路６４とによって構成されている。また、サンプリングクロック発生回路６４は、ＰＬＬ回路（ＰＬＬ  ２ｘ）６８によって構成されている。
【００１１】
テスト動作時には、半導体自動テスト装置（ＡＴＥ）７２から、６２．５ＭＨｚの基準クロックおよびこの基準クロックに同期した１２ビットのデジタル信号（テスト用のデジタルデータ）が半導体集積回路５０に入力される。
【００１２】
半導体集積回路５０では、半導体自動テスト装置７２から入力される６２．５ＭＨｚの基準クロックが、サンプリングクロック発生回路６４のＰＬＬ回路６８によって２逓倍されて１２５ＭＨｚの内部クロックが発生され、ＤＡＣ５４およびＡＤＣ６０の両方に共通に入力される。
【００１３】
一方、半導体自動テスト装置７２から入力される１２ビット（１２ｂ）のデジタル信号は、ＤＡＣ５４によって、サンプリングクロック発生回路６４から入力される１２５ＭＨｚのサンプリングクロックに同期してアナログ信号（差動）に変換され、出力アンプ５６によってゲイン調整が行われた後、半導体集積回路５０の外部へ出力される。
【００１４】
半導体集積回路５０の外部へ出力されたアナログ信号（差動）は半導体集積回路５０の内部へループバックされ、入力アンプ５８によってゲイン調整が行われた後、ＡＤＣ６０に入力される。そして、ＡＤＣ６０によって、サンプリングクロック発生回路６４から入力される１２５ＭＨｚのサンプリングクロックに同期して１２ビット（１２ｂ）のデジタル信号に変換され、半導体集積回路５０の外部へ出力される。
【００１５】
半導体自動テスト装置７２では、半導体集積回路５０に入力した１２ビットのデジタル信号と、半導体集積回路５０から出力される１２ビットのデジタル信号とを比較して、両者の一致、不一致を検出するテストが行われる。サンプリングクロックは、チップ面積の増加を避けるため、通常テストチップに対して１系統を配置し、ＤＡＣ，ＡＤＣに共通のクロックを供給している。また、ＤＡＣとＡＤＣの動作周波数が異なる場合にも、ＰＬＬの出力に分周器を追加して、両者に必要な周波数を１つのサンプリングクロックで実現することが可能である。
【００１６】
上記のように、従来のループバックテストでは、同一のサンプリングクロックをＤＡＣ５４およびＡＤＣ６０の両方に入力している。しかしながら、このテスト方法では、ＤＡＣ５４とＡＤＣ６０を同一のサンプリングクロックで同時に動作させるために、個々の機能ブロックの検証については、個々別々に試験した場合と比して不十分なものとなり、テスト品質が低下するという問題点があることが明らかになった。
【００１７】
すなわち、このＰＬＬ回路６８が持つ位相ノイズ特性（ジッタ特性）がＤＡＣ５４およびＡＤＣ６０の変換特性に影響を与える。例えば、ＰＬＬ回路６８の位相ノイズ特性に応じて、ＡＤＣ６０から出力されるデジタル信号のＳ／Ｎ比が低下することは周知の事実であり、半導体集積回路５０の機能テストでは、変換特性を評価、判定することが求められる。
【００１８】
ところが、半導体集積回路５０のように、ループバックテスト時に、ＤＡＣ５４およびＡＤＣ６０の両方に同一のサンプリングクロックが入力される場合には、ＰＬＬ回路６８の位相ノイズ特性がＤＡＣ５４およびＡＤＣ６０の変換特性に与える影響が互いに相殺されてしまうため、ＰＬＬ回路６８の位相ノイズ特性がＤＡＣ５４およびＡＤＣ６０それぞれの変換特性に及ぼす影響を検出することが困難になる。
【００１９】
図５に示すように、ループバックテスト時に、入力信号ｃｏｓ（ωｔ）がＤＡＣに入力され、ＤＡＣから出力信号ｙ（ｔ）が出力され、これがループバックされて入力信号ｙ（ｔ）がＡＤＣに入力され、ＡＤＣから出力信号ｙｌｂ‘（ｔ）が出力されるものとする。
【００２０】
ＤＡＣでは、サンプリングクロックの位相ノイズ成分φｃｊ（ｄａｃ）が入力信号ｃｏｓ（ωｔ）の位相ノイズ成分φｉｊ（ｄａｃ）に合成される。つまり、ＤＡＣからの出力信号ｙ（ｔ）には、ＤＡＣに入力されるサンプリングクロックの位相ノイズ成分φｃｊ（ｄａｃ）が含まれる。
【００２１】
ＡＤＣにおいても、サンプリングクロックの位相ノイズ成分φｃｊ（ａｄｃ）が入力信号ｙ（ｔ）の位相ノイズ成分φｉｊ（ａｄｃ）に合成され、ＡＤＣからの出力信号ｙｌｂ‘（ｔ）には、ＡＤＣに入力されるサンプリングクロックの位相ノイズ成分φｃｊ（ａｄｃ）が含まれる。しかしながら、ＤＡＣおよびＡＤＣの両方に同一のサンプリングクロックを入力すると、ＡＤＣへの入力信号φｉｊ（ａｄｃ）に含まれる、ＤＡＣに入力されるサンプリングクロックの位相ノイズ成分φｃｊ（ｄａｃ）と、ＡＤＣに入力されるサンプリングクロックの位相ノイズ成分φｃｊ（ａｄｃ）とが互いに相殺され、ＡＤＣの出力信号ｙｌｂ’（ｔ）からは、サンプリングクロックの位相ノイズ成分が除去される。
【００２２】
図６は、図４に示す半導体集積回路から出力されるデジタル信号を高速フーリエ変換（ＦＦＴ）して得られたグラフである。グラフの縦軸は、デジタル信号の振幅スペクトル（ｄＢｍ）、横軸は周波数（Ｈｚ）である。このグラフに示すように、ＤＡＣ５４およびＡＤＣ６０の両方に同一のサンプリングクロックが入力されている場合には、全ての周波数にわたってデジタル信号の振幅スペクトルはほぼ均一となり、サンプリングクロックの位相ノイズ特性を検出することができないことが分かる。
【００２３】
また、図６には、ＳＮＲ，ＳＩＮＡＤおよびＳＦＤＲの値が示されている。ＳＮＲは、ループバックテスト時に、半導体集積回路５０から出力されるデジタル信号に含まれるサンプリングクロックの基本成分のみのＳ／Ｎ比、ＳＩＮＡＤは、基本成分および高周波成分を含めた場合のＳ／Ｎ比、ＳＦＤＲは、基本成分およびその次に高い信号成分のみを含めた場合のＳ／Ｎ比を表す。ＳＮＲ＝５５．３７ｄＢ，ＳＩＮＡＤ＝５５．３７ｄＢ，ＳＦＤＲ＝６７．８４ｄＢとなっている。
【００２４】
本発明の目的は、サンプリングクロックの位相ノイズがＤＡＣおよびＡＤＣの変換特性に与える影響を検出することができ、ループバックテストのテスト品質を向上させることができる半導体集積回路およびそのテスト方法を提供することにある。
【課題を解決するための手段】
【００２５】
上記目的を達成するために、本発明は、サンプリングクロックに同期して動作し、デジ
タル信号をアナログ信号に変換するＤＡＣと、
サンプリングクロックに同期して動作し、アナログ信号をデジタル信号に変換するＡＤ
Ｃと、
基準クロックに基づいて、位相ノイズ特性の異なる第１および第２のサンプリングクロ
ックを発生するサンプリングクロック発生回路と、
前記ＤＡＣから出力されるアナログ信号を前記ＡＤＣに入力、または前記ＡＤＣから出
力されるデジタル信号を前記ＤＡＣに入力するループバック方式のテスト時に、前記ＤＡ
Ｃおよび前記ＡＤＣの一方に前記第１のサンプリングクロックを供給し、他方に前記第２
のサンプリングクロックを供給するサンプリングクロック切替回路とを備え、
前記サンプリングクロック発生回路は、前記基準クロックから前記第２のサンプリングクロックを発生するＰＬＬ回路を有し、さらに、前記第１のサンプリングクロックとして前記基準クロックを出力する半導体集積回路を提供するものである。
【００２８】
また、前記サンプリングクロック切替回路は、さらに、前記ＤＡＣと前記ＡＤＣの特性評価時に、前記ＤＡＣおよび前記ＡＤＣの両方に、前記第１および第２のサンプリングクロックの一方を共通に供給するものであることが好ましい。
【００２９】
また、本発明は、サンプリングクロックに同期して動作し、デジタル信号をアナログ信
号に変換するＤＡＣと、サンプリングクロックに同期して動作し、アナログ信号をデジタ
ル信号に変換するＡＤＣとを備える半導体集積回路において、前記ＤＡＣから出力される
アナログ信号を前記ＡＤＣに入力、または前記ＡＤＣから出力されるデジタル信号を前記
ＤＡＣに入力するループバック方式のテスト方法であって、
サンプリングクロック発生回路が、基準クロックに基づいて、位相ノイズ特性の異なる
第１および第２のサンプリングクロックを発生し、
サンプリングクロック切替回路が、前記ＤＡＣおよび前記ＡＤＣの一方に前記第１のサ
ンプリングクロックを供給し、他方に前記第２のサンプリングクロックを供給してテスト
を行い、
前記サンプリングクロック発生回路は、ＰＬＬ回路により、前記基準クロックから前記第２のサンプリングクロックを発生し、前記第１のサンプリングクロック信号として前記基準クロックを出力することを特徴とする半導体集積回路のテスト方法を提供する。
【００３２】
また、前記サンプリングクロック切替回路が、さらに、前記ＤＡＣと前記ＡＤＣの特性評価時に、前記ＤＡＣおよび前記ＡＤＣの両方に、前記第１および第２のサンプリングクロックの一方を共通に供給することが好ましい。
【発明の効果】
【００３３】
本発明によれば、テスト容易化に優れるループバックテストにおいて、位相ノイズ特性を検出することができるため、テストコストを増大させることなく、ループバックテストのテスト品質を向上させることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の半導体集積回路の構成を表す第１の実施形態のブロック概念図である。
【図２】図１に示す半導体集積回路から出力されるデジタル信号を高速フーリエ変換（ＦＦＴ）して得られたグラフである。
【図３】本発明の半導体集積回路の構成を表す第２の実施形態のブロック概念図である。
【図４】従来の半導体集積回路の構成を表す一例のブロック概念図である。
【図５】ループバックテスト時に、ＤＡＣおよびＡＤＣに同一のサンプリングクロックを入力した場合の位相ノイズの影響を表す概念図である。
【図６】図４に示す半導体集積回路から出力されるデジタル信号を高速フーリエ変換（ＦＦＴ）して得られたグラフである。
【発明を実施するための形態】
【００３５】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路およびそのテスト方法を詳細に説明する。
【００３６】
図１は、本発明の半導体集積回路の構成を表す第１の実施形態のブロック概念図である。同図に示す半導体集積回路１０は、ＤＡＣ１４と、出力アンプ（ＰＧＡ）１６と、入力アンプ（ＰＧＡ）１８と、ＡＤＣ２０と、サンプリングクロック発生回路２４と、サンプリングクロック切替回路２６とによって構成されている。なお、同図には、半導体集積回路１０のテストを自動で行う半導体自動テスト装置（ＡＴＥ）３２も示されている。
【００３７】
サンプリングクロック発生回路２４は、半導体自動テスト装置３２から入力される１２５ＭＨｚの基準クロックに基づいて、第１および第２のサンプリングクロックを発生するものであり、ＰＬＬ回路（ＰＬＬ  １ｘ）２８によって構成されている。サンプリングクロック発生回路２４は、１２５ＭＨｚの基準クロックをそのまま第１のサンプリングクロックＳＣ１として出力するとともに、ＰＬＬ回路２８によって基準クロックを１逓倍し、この内部クロックを第２のサンプリングクロックＳＣ２として出力する。
【００３８】
ここで、第１および第２のサンプリングクロックＳＣ１およびＳＣ２は、ＤＡＣ１４およびＡＤＣ２０のいずれかに供給される同一周波数のサンプリングクロックである。第１および第２のサンプリングクロックＳＣ１およびＳＣ２はクロックの発生源が異なるため、その位相ノイズ特性（ジッタ特性）も異なるものである。基準クロックがもつジッタを解消する反面、ＰＬＬがもつジッタ特性が付加される。テスト時にはジッタを抑制したクロックを供給することでＰＬＬの特性を確認することができる。
【００３９】
サンプリングクロック切替回路２６には、サンプリングクロック発生回路２４から、第１および第２のサンプリングクロックＳＣ１およびＳＣ２が入力される。サンプリングクロック切替回路２６は、ＤＡＣ１４から半導体集積回路１０の外部へ出力されるアナログ信号（差動）を半導体集積回路１０の内部のＡＤＣ２０にループバックして入力するループバックテスト時に、ＤＡＣ１４およびＡＤＣ２０の一方に第１のサンプリングクロックＳＣ１を供給し、他方に第２のサンプリングクロックＳＣ２を供給する。
【００４０】
図示を省略しているが、サンプリングクロック切替回路２６には、通常動作とテスト動作を切り替えるテスト信号が入力される。このテスト信号に応じて、通常動作とテスト動作の切替、および、サンプリングクロックの供給状態の切替を行うことができる。図１の例では、テスト信号に応じて、通常動作時には、サンプリングクロックがもつジッタを解消して、ＤＡＣ，ＡＤＣの特性を確認するために、第２のサンプリングクロックＳＣ２が共通のクロックとしてＤＡＣ１４およびＡＤＣ２０に入力され、テスト動作時には、第１のサンプリングクロックＳＣ１がＡＤＣ２０、第２のサンプリングクロックＳＣ２がＤＡＣ１４に入力される。
【００４１】
また、テスト信号に応じて、テスト動作時に、第１のサンプリングクロックＳＣ１がＤＡＣ１４に入力され、第２のサンプリングクロックＳＣ２がＡＤＣ２０に入力されるようにしてもよい。さらに、テスト信号に応じて、テスト動作時に、図１に示す第１および第２のサンプリングクロックＳＣ１およびＳＣ２の供給状態と、上記の第１および第２のサンプリングクロックＳＣ１およびＳＣ２の供給状態とを切り替えることができるようにしてもよい。
【００４２】
ＤＡＣ１４は、テスト動作時に、サンプリングクロック切替回路２６から入力される１２５ＭＨｚの第２のサンプリングクロックＳＣ２に同期して動作し、１２ビットのデジタル信号をアナログ信号（差動）に変換する。
【００４３】
ここで、ＤＡＣ１４から出力されるアナログ信号（差動）は、出力アンプ１６によってゲイン調整が行われた後、半導体集積回路１０の外部へ出力される。テスト動作時には、ＤＡＣ１４から半導体集積回路１０の外部へ出力されたアナログ信号（差動）が半導体集積回路１０の内部へループバックされ、入力アンプ１８によってゲイン調整が行われた後、ＡＤＣ２０に入力される。
【００４４】
ＡＤＣ２０は、テスト動作時に、サンプリングクロック切替回路２６から入力される１２５ＭＨｚの第１のサンプリングクロックＳＣ１に同期して動作し、入力アンプ１８から入力されるアナログ信号（差動）を１２ビット（１２ｂ）のデジタル信号に変換して出力する。
【００４５】
半導体自動テスト装置３２は、テスト動作時に、１２５ＭＨｚの基準クロックおよび１２ビットのデジタル信号を半導体集積回路１０に入力し、半導体集積回路１０から出力される１２５ＨＭｚのサンプリングクロックと、１２ビットのデジタル信号を受け取る。そして、半導体集積回路１０に入力した１２ビットのデジタル信号と、半導体集積回路１０から出力される１２ビットのデジタル信号とを比較して、両者の一致、不一致を検出するテストを行う。
【００４６】
サンプリングクロック発生回路２４およびサンプリングクロック切替回路２６の具体的な回路構成は何ら制限されない。これらの構成要素は、半導体自動テスト装置３２から入力される基準クロックの周波数に応じて、ＤＡＣ１４およびＡＤＣ２０で使用される所定周波数を有する、互いに位相ノイズ特性が異なる第１および第２のサンプリングクロックを発生し、ＤＡＣ１４およびＡＤＣ２０に供給できるものであれば、その回路構成は何ら限定されない。
【００４７】
半導体自動テスト装置３２では、半導体集積回路１０に入力した１２ビットのデジタル信号と、半導体集積回路１０から出力された１２ビットのデジタル信号とを比較して、両者の一致、不一致を検出するテストが行われる。
【００４８】
図２は、図１に示す半導体集積回路から出力されるデジタル信号を高速フーリエ変換（ＦＦＴ）して得られたグラフである。グラフの縦軸は、デジタル信号の振幅スペクトル（ｄＢｍ）、横軸は周波数（Ｈｚ）である。このグラフに楕円で囲んで示すように、半導体集積回路１０のサンプリングクロック発生回路２４には、周波数が２．００Ｅ＋０７（Ｈｚ）付近において、デジタル信号の振幅スペクトルが変動するという、第２のサンプリングクロックＳＣ２の位相ノイズ特性による影響を表していると考えられる。
【００４９】
また、図２には、ＳＮＲ，ＳＩＮＡＤおよびＳＦＤＲの値が示されている。図２に示すように、半導体集積回路１０では、ＳＮＲ＝５２．２２ｄＢ，ＳＩＮＡＤ＝５２．２１ｄＢ，ＳＦＤＲ＝５９．５６ｄＢであり、図６に示す従来の半導体集積回路５０のＳＮＲ＝５５．３７ｄＢ，ＳＩＮＡＤ＝５５．３７ｄＢ，ＳＦＤＲ＝６７．８４ｄＢと比べて、ＳＮＲ，ＳＩＮＡＤおよびＳＦＤＲの全てについてＳ／Ｎ比が小さくなっている、つまり、ＰＬＬ回路２８の位相ノイズ特性による影響が現れていると考えられる。
【００５０】
前述のように、ＤＡＣ１４に入力される第２のサンプリングクロックＳＣ２と、ＡＤＣ２０に入力される第１のサンプリングクロックＳＣ１は、クロックの発生源が異なるため、その位相ノイズ特性も異なる。そのため、ループバックテストにおいて、第１および第２のサンプリングクロックＳＣ１およびＳＣ２の位相ノイズ特性が、ＤＡＣ５４およびＡＤＣ６０の変換特性に与える影響が互いに相殺されることはなく、ＤＡＣ５４およびＡＤＣ６０それぞれの変換特性に及ぼす影響を検出することができる。
【００５１】
以上のように、本発明のテスト方法を適用してループバックテストを行う半導体集積回路１０では、テスト容易化に優れるループバックテストにおいて、位相ノイズ特性を検出することができるため、テストコストを増大させることなく、ループバックテストの品質を向上させることができる。また、低機能のＬＳＩテスタでもテストを行うことができ、試験コストの低減を図ることができる。さらに、ＤＡＣ，ＡＤＣの機能試験を短時間で行うことができ、不良を効率的に検出することができる。
【００５２】
次に、本発明の第２の実施形態の半導体集積回路について説明する。
【００５３】
図３は、本発明の半導体集積回路の構成を表す第２の実施形態のブロック概念図である。同図に示す半導体集積回路４０と図１に示す半導体集積回路１０との違いは、サンプリングクロック発生回路４２およびサンプリングクロック切替回路４６の構成だけであるから、以下、両者の間で同一の構成要素には同一の符号を付して、その詳細な説明を省略し、主にサンプリングクロック発生回路４２およびサンプリングクロック切替回路４６について説明する。
【００５４】
サンプリングクロック発生回路４２は、半導体自動テスト装置３２から入力される６２．５ＭＨｚの基準クロックに基づいて、第１および第２のサンプリングクロックＳＣ１およびＳＣ２を発生するものであり、２つのＰＬＬ回路（ＰＬＬ  ２ｘ）４４ａ、４４ｂとによって構成されている。サンプリングクロック発生回路４２は、ＰＬＬ回路４４ａによって６２．５ＭＨｚの基準クロックを２逓倍し、この第１の内部クロックを第１のサンプリングクロックＳＣ１として出力する。同様に、サンプリングクロック発生回路４２は、ＰＬＬ回路４４ｂによって６２．５ＭＨｚの基準クロックを２逓倍し、この第２の内部クロックを第２のサンプリングクロックＳＣ２として出力する。また、サンプリングクロックの周波数は、従来の半導体集積回路５０の場合と同様に、ＰＬＬ回路２８における逓倍数によって、適宜変更することができる。
【００５５】
ここで、半導体集積回路１０の場合と同様に、第１および第２のサンプリングクロックＳＣ１およびＳＣ２はクロックの発生源が異なるため、その位相ノイズ特性（ジッタ特性）も異なるものである。
【００５６】
なお、半導体集積回路４０のサンプリングクロック切替回路４６にも、テスト信号が入力され、テスト信号に応じて、通常動作とテスト動作の切替、および、サンプリングクロックの供給状態の切替が行われる。図３の例では、テスト動作時に、第１のサンプリングクロックＳＣ１がＡＤＣ２０、第２のサンプリングクロックＳＣ２がＤＡＣ１４に入力されるが、第１および第２のサンプリングクロックの供給状態を逆にしてもよいし、これら２つの供給状態を切り替えることができるようにしてもよい。通常動作時（特性評価時）には、第１および第２のサンプリングクロックのうちの１つのサンプリングクロックをＤＡＣ１４，ＡＤＣ２０に供給する。
【００５７】
半導体集積回路４０では、テスト動作時に、サンプリングクロック発生回路４２から、半導体自動テスト装置３２から入力される６２．５ＭＨｚの基準クロックがＰＬＬ回路４２ａによって２逓倍され、１２５ＭＨｚの第１の内部クロックが、第１のサンプリングクロックＳＣ１として出力される。また、基準クロックがＰＬＬ回路４２ｂによって２逓倍され、１２５ＭＨｚの第２の内部クロックが、第２のサンプリングクロックＳＣ２として出力される。
【００５８】
そして、半導体集積回路１０の場合と同様に、サンプリングクロック切替回路４６によって、サンプリングクロック発生回路２４から出力される第１のサンプリングクロックＳＣ１がＡＤＣ２０に入力され、第２のサンプリングクロックＳＣ２がＤＡＣ１４に入力される。これ以後の動作は、半導体集積回路１０の場合と同じである。
【００５９】
半導体集積回路４０においても、ＤＡＣ１４に入力される第２のサンプリングクロックＳＣ２と、ＡＤＣ２０に入力される第１のサンプリングクロックＳＣ１は、クロックの発生源が異なるため、その位相ノイズ特性も異なる。そのため、第１および第２のサンプリングクロックの位相ノイズ特性が、ＤＡＣ５４およびＡＤＣ６０の変換特性に与える影響が互いに相殺されることはなく、ＤＡＣ５４およびＡＤＣ６０それぞれの変換特性に及ぼす影響を検出することができる。
【００６０】
また、本発明は、基準クロックをはじめサンプリングクロック発生回路などにより周波数を可変とすることで、サンプリングクロックの位相ノイズ特性だけでなく、ＤＡＣ，ＡＤＣの特性（ビット幅、可変レートなど）に応じた様々なテスト条件の設定が可能となり、第１の実施形態、第２の実施形態ともテスト容易化が可能となる。これは本発明において、サンプリングクロック切替回路を設けることによって、供給するクロックの周波数のバリエーションを従来技術よりも容易に増やすことができるためである。
【００６１】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【００６２】
１０，４０，５０  半導体集積回路
１４，５４  ＤＡＣ
１６，５６  出力アンプ（ＩＡＭＰ）
１８，５８  入力アンプ（ＰＧＡ）
２０，６０  ＡＤＣ
２４，４２，６４  サンプリングクロック発生回路
２６，４６  サンプリングクロック切替回路
２８，４４ａ、４４ｂ、６８  ＰＬＬ回路
３２，７２  半導体自動テスト装置（ＡＴＥ）
【図１】
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【図３】
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【図４】
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【図５】
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【図２】
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【図６】
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