(57)【特許請求の範囲】
【請求項１】
固定基板上に複数の第１の単結晶半導体基板を格子状の第１の境界を有するように平面状に配置し、
前記複数の第１の単結晶半導体基板を第１のシード基板とし、
前記第１のシード基板を前記固定基板に接合させ、
前記第１のシード基板上に、表面から所定の深さの領域にイオンが注入されてなる第１の分離層を有する複数の第２の単結晶半導体基板を、格子状の第２の境界を有するように平面状に配置し、且つ前記格子状の第１の境界の格子点が前記格子状の第２の境界と重ならず、前記格子状の第２の境界の格子点が前記格子状の第１の境界と重ならないように配置し、
前記複数の第２の単結晶半導体基板を第２のシード基板とし、
前記第２のシード基板を前記第１のシード基板に接合させ、
前記第１のシード基板と前記第２のシード基板とを重ね合わせた状態で熱処理を行うことにより、前記第２のシード基板の前記第１の分離層に亀裂を生じさせ、
前記第１のシード基板上に前記第２のシード基板の一部である第１の単結晶半導体膜を複数残存させたまま前記第２のシード基板を剥離し、
前記複数の第１の単結晶半導体膜上および前記複数の第１の単結晶半導体膜間で前記格子状の第２の境界の位置に対応する位置に存在する格子状の間を覆うようにエピタキシャル成長により結晶化した第２の単結晶半導体膜を形成し、
前記複数の第１の単結晶半導体膜および前記第２の単結晶半導体膜を含んでなる第３の単結晶半導体膜の表面から所定の深さの領域にイオンを注入して第２の分離層を形成し、
前記第３の単結晶半導体膜と絶縁表面を有する基板とを重ね合わせて接合し、
前記第３の単結晶半導体膜と前記絶縁表面を有する基板とを重ね合わせた状態で熱処理を行うことにより、前記第２の分離層に亀裂を生じさせ、
前記絶縁表面を有する基板上に前記第３の単結晶半導体膜の一部を残存させたまま前記固定基板および前記第１のシード基板を剥離することにより、前記絶縁表面を有する基板上に第４の単結晶半導体膜を形成する、
ことを特徴とするＳＯＩ基板の作製方法。
【請求項２】
請求項１において、
前記固定基板は、複数の第３の単結晶半導体基板を、格子状の第３の境界を有するように平面状に配置されてなり、
前記第１の境界の格子点が前記格子状の第３の境界と重ならず、前記格子状の第３の境界の格子点が前記格子状の第１の境界と重ならないように配置されていることを特徴とするＳＯＩ基板の作製方法。
【請求項３】
固定基板を構成する複数の第３の単結晶半導体基板のそれぞれ表面に接合膜を形成し、
前記接合膜で構成された接合層を挟んで固定基板上に複数の第１の単結晶半導体基板を格子状の第１の境界を有するように平面状に配置し、
前記複数の第１の単結晶半導体基板を第１のシード基板とし、
前記第１のシード基板を前記固定基板に接合させ、
前記第１のシード基板上に、表面から所定の深さの領域にイオンが注入されてなる第１の分離層を有する複数の第２の単結晶半導体基板を、格子状の第２の境界を有するように平面状に配置し、且つ前記格子状の第１の境界の格子点が前記格子状の第２の境界と重ならず、前記格子状の第２の境界の格子点が前記格子状の第１の境界と重ならないように配置し、
前記複数の第２の単結晶半導体基板を第２のシード基板とし、
前記第２のシード基板を前記第１のシード基板に接合させ、
前記第１のシード基板と前記第２のシード基板とを重ね合わせた状態で熱処理を行うことにより、前記第２のシード基板の前記第１の分離層に亀裂を生じさせ、
前記第１のシード基板上に前記第２のシード基板の一部である第１の単結晶半導体膜を複数残存させたまま前記第２のシード基板を剥離し、
前記複数の第１の単結晶半導体膜上および前記複数の第１の単結晶半導体膜間で前記格子状の第２の境界の位置に対応する位置に存在する格子状の間を覆うようにエピタキシャル成長により結晶化した第２の単結晶半導体膜を形成し、
前記複数の第１の単結晶半導体膜および前記第２の単結晶半導体膜を含んでなる第３の単結晶半導体膜の表面から所定の深さの領域にイオンを注入して第２の分離層を形成し、
前記第３の単結晶半導体膜と絶縁表面を有する基板とを重ね合わせて接合し、
前記第３の単結晶半導体膜と前記絶縁表面を有する基板とを重ね合わせた状態で熱処理を行うことにより、前記第２の分離層に亀裂を生じさせ、
前記絶縁表面を有する基板上に前記第３の単結晶半導体膜の一部を残存させたまま前記固定基板、前記接合層、および前記第１のシード基板を剥離することにより、前記絶縁表面を有する基板上に第４の単結晶半導体膜を形成する、
ことを特徴とするＳＯＩ基板の作製方法。
【請求項４】
請求項３において、
前記接合膜は、前記固定基板を構成する前記複数の第３の単結晶半導体基板上に有機シランガスを用いて化学気相成長法により形成された酸化シリコン膜であることを特徴とするＳＯＩ基板の作製方法。
【請求項５】
請求項４において、
前記有機シランガスが、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２  Ｈ５  ）４  ）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３  ）４  ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２  Ｈ５  ）３  ）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３  ）２  ）３  ）から選ばれた一であることを特徴とするＳＯＩ基板の作製方法。
【請求項６】
請求項２乃至請求項５のいずれか一において、
前記第１の単結晶半導体基板と前記第３の単結晶半導体基板は同一サイズであることを特徴とするＳＯＩ基板の作製方法。
【請求項７】
請求項２乃至請求項６のいずれか一において、
前記第１の単結晶半導体基板と前記第２の単結晶半導体基板は同一サイズであることを特徴とするＳＯＩ基板の作製方法。
【請求項８】
請求項２乃至請求項７のいずれか一において、
前記第１の単結晶半導体基板と前記第２の単結晶半導体基板は四角形であることを特徴とするＳＯＩ基板の作製方法。
【請求項９】
請求項１乃至８のいずれか一に記載された方法で作製されたＳＯＩ基板を用いた半導体装置の作製方法であり、
前記第４の単結晶半導体膜をエッチングにより素子分離し、
前記素子分離された第４の単結晶半導体膜を含むトランジスタを作製することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、及びそれにより製造される半導体装置の作製方法に関する。特に貼り合わせＳＯＩ技術を用いることによって、ガラス等の絶縁表面を有する基板上に大面積の単結晶半導体膜を形成する技術に関する。
【背景技術】
【０００２】
近年、ガラス等の絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）等の半導体装置を作製する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子としての開発が急がれている。
【０００３】
そんな中、これまで半導体装置の作製に多く用いられてきた単結晶半導体のインゴットを薄くスライスして作製されるシリコンウエハーに代わり、絶縁表面に薄い単結晶半導体層を設けたシリコン・オン・インシュレータと呼ばれる半導体基板（ＳＯＩ基板）が開発されており、ＳＯＩ基板を使った集積回路は、トランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させるものとして注目を集めている。
【０００４】
なお、上記ＳＯＩ基板の作製方法としては、イオン注入剥離法が知られている。例えば表面に酸化シリコン膜が形成されたシリコンウエハーに水素等のイオンを注入することによって表面から所定の深さに劈開面となる微小気泡層を形成し、別のシリコンウエハーに接合する。その後、熱処理を施すことにより薄い単結晶半導体膜（ＳＯＩ膜）を劈開面から剥離させ、ＳＯＩ基板を形成するという技術である。
【０００５】
その他にもガラス基板などの絶縁表面を有する基板上にＳＯＩ膜を形成する試みがなされている。なお、ＳＯＩ基板を用いた半導体装置の一例として、本出願人によるものが知られている。（特許文献１参照。）。
【特許文献１】特開２０００−１２８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したようにＳＯＩ技術の開発により、シリコンウエハーよりも大きいサイズの絶縁基板上に単結晶半導体膜を形成することが可能になったが、液晶ディスプレイに代表される半導体装置の画面の大型化に伴い、ガラス基板の大型化が進行しているにもかかわらず、シリコンウエハーのサイズは、その作製方法に依存してしまうため、大型化に限界があるのが現状である。
【０００７】
したがって、ＳＯＩ技術において、大型化されたガラス基板を用いる場合、１枚のガラス基板に対してシリコンウエハーから剥離された単結晶半導体膜を複数枚貼り合わせることになる。その結果、貼り合わされた単結晶半導体膜と隣り合う単結晶半導体膜との間に単結晶半導体膜が存在しない隙間が生じてしまうという問題を有している。
【０００８】
そこで、本発明では大型化されたガラス基板等の絶縁表面を有する基板上にＳＯＩ技術を用いて大面積の単結晶半導体膜を形成する際に、複数のシリコンウエハーを用いた場合でも複数の単結晶半導体膜に隙間を生じることなく大面積の単結晶半導体膜を形成するＳＯＩ基板の作製方法及び半導体装置の作製方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、固定基板上に第１のシード基板を配置し、第１のシード基板上に複数の単結晶半導体基板を敷き詰めて並べることにより構成された第２のシード基板を配置し、イオン注入剥離法とエピタキシャル成長法を用いて、連続した大面積の単結晶半導体膜を形成した後、再びイオン注入剥離法により、大型のガラス基板上に大面積の単結晶半導体膜を形成するＳＯＩ基板の作製方法である。さらに、作製されたＳＯＩ基板上の単結晶半導体膜を素子分離し、素子分離された単結晶半導体膜を含むトランジスタを作製することを特徴とする半導体装置の作製方法である。
【００１０】
また、第１のシード基板を構成する複数の単結晶半導体基板間の隙間は、第２のシード基板を構成する複数の単結晶半導体基板間の隙間と重ならないようにする必要がある。好ましくは、第２のシード基板を構成する単結晶半導体基板の中心が、第１のシード基板を構成する単結晶半導体基板の角（いわゆる格子点）上になるよう配置する。また、固定基板が単結晶半導体基板も同様に、固定基板を構成する複数の単結晶半導体基板間の隙間は、第１のシード基板を構成する複数の単結晶半導体基板間の隙間と重ならないようにする必要がある。好ましくは、第１のシード基板を構成する単結晶半導体基板の中心が固定基板を構成する単結晶半導体基板の角（いわゆる格子点）上になるよう配置する。
【００１１】
なお、本発明ではイオン注入剥離法において、予め所定の深さにイオン注入がなされた第１の分離層を有する第２のシード基板を第１のシード基板上に接合した後、第１の分離層を劈開面として剥離することにより不連続な部分を含む単結晶半導体膜が形成される。さらに、エピタキシャル成長法により不連続な部分を含む単結晶半導体膜と第１のシード基板をシードとする新たな単結晶半導体膜が形成され、連続した大面積の単結晶半導体膜を形成することができる。そして、再度イオン注入剥離法により、大面積の単結晶半導体膜の所定の深さにイオン注入して第２の分離層を形成し、大面積のガラス基板に貼り合わせた後、第２の分離層を劈開面として剥離することにより、ガラス基板上に大面積の単結晶半導体膜を形成することができる。
【００１２】
本発明の具体的な構成は、固定基板上に複数の単結晶半導体基板で構成された第１のシード基板を配置して接合し、第１のシード基板上にそれぞれが表面から所定の深さの領域にイオンが注入されてなる第１の分離層を有する複数の単結晶半導体基板で構成された第２のシード基板を配置して接合し、第１のシード基板と第２のシード基板とを重ね合わせた状態で熱処理を行い、第２のシード基板の第１の分離層に亀裂を生じさせ、第１のシード基板上に第２のシード基板の一部である第１の単結晶半導体膜を複数残存させたまま第２のシード基板を剥離し、第１の単結晶半導体膜上およびその隙間を覆うようにエピタキシャル成長により結晶化した第２の単結晶半導体膜を形成し、第１の単結晶半導体膜および第２の単結晶半導体膜を含んでなる第３の単結晶半導体膜の表面から所定の深さの領域にイオンを注入して第２の分離層を形成し、第３の単結晶半導体膜と絶縁表面を有する基板とを重ね合わせて接合し、第３の単結晶半導体膜と絶縁表面を有する基板とを重ね合わせた状態で熱処理を行い、第２の分離層に亀裂を生じさせ、絶縁表面を有する基板上に前記第３の単結晶半導体膜の一部を残存させたまま固定基板および第１のシード基板を剥離することにより、絶縁表面を有する基板上に第４の単結晶半導体膜を形成することを特徴とするＳＯＩ基板の作製方法である。
【００１３】
なお、上記構成において、第１のシード基板、第２のシード基板のいずれも単結晶半導体基板（シリコンウエハー）を複数枚敷き詰めて並べることにより構成されるが、固定基板は、必ずも単結晶半導体基板である必要はない。
【００１４】
固定基板に単結晶半導体基板を用いる場合には、その形状は円形でも四角形（正方形、長方形など）でも良いが、第１のシード基板や第２のシード基板は、四角形（正方形、長方形など）のものを用いることができる。
【００１５】
また、固定基板および第１のシード基板が同一サイズの単結晶半導体基板を複数敷き詰めて構成されており、かつ固定基板を構成する単結晶半導体基板間の隙間に重ねて第１のシード基板を構成する単結晶半導体基板が配置されていてもよい。
【００１６】
さらに、第１のシード基板および第２のシード基板が同一サイズの単結晶半導体基板を複数敷き詰めて構成されており、かつ第１のシード基板を構成する単結晶半導体基板間の隙間に重ねて第２のシード基板を構成する単結晶半導体基板が配置されていてもよい。
【００１７】
なお、上記構成に加えて、固定基板を構成する複数の単結晶半導体基板のそれぞれ表面に接合膜を形成し、固定基板上に複数の単結晶半導体基板で構成された第１のシード基板を接合膜で構成された接合層を挟んで重ね合わせて接合する構成も本発明に含めることとする。
【００１８】
また、接合膜には、固定基板を構成する複数の単結晶半導体基板上に有機シランガスを用いて化学気相成長法により形成された酸化シリコン膜を用いることができる。有機シランガスを用いる場合には、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）から選ばれた一を用いることができる。
【発明の効果】
【００１９】
本発明により、ＳＯＩ技術を用いて単結晶半導体膜を形成する際、大面積の単結晶半導体膜を隙間なく形成することが可能となるため、絶縁表面を有する基板が大型化された場合でも、それに応じて連続的な大面積の単結晶半導体膜を形成することができる。従って、大面積の単結晶半導体膜を有するＳＯＩ基板を形成することができる。また、本発明のＳＯＩ基板を用いることで、高速駆動、低消費電力であり、大型の表示部を有する半導体装置等の形成が可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の態様について図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることが可能である。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２１】
（実施の形態１）
本実施の形態１では、本発明に係るＳＯＩ基板の作製方法を図１〜図４を用いて説明する。
【００２２】
図１（Ａ）に示すように単結晶半導体のインゴットから同一の膜厚で切断して作製された複数枚のシリコンウエハー１０１を平面上に隙間無く敷き詰める。本実施の形態１では、一辺が５インチの正方形状のシリコンウエハー１０１を９枚並べ、固定基板１０２とする。なお、固定基板１０２を形成する際のシリコンウエハーの枚数は９枚に限られることはなく、適宜増やしても、減らしても良い。また、固定基板１０２を形成する際のシリコンウエハーの形状は、正方形に限られることはなく、円形であっても長方形であっても良い。さらに、固定基板１０２に用いる材料としては、シリコンウエハーに限られることはなく、次に形成される第１のシード基板を固定する事ができて、かつ後の工程における熱処理温度に耐えうる材料であれば用いることができる。
【００２３】
次に、図１（Ｂ）に示すように固定基板１０２上に、シリコンウエハー１０３を貼り合わせる。ここでは、シリコンウエハー１０３の中心が固定基板１０２を構成するシリコンウエハー１０１の角（いわゆる格子点）上になるよう配置する。なお、本実施の形態１においては、シリコンウエハー１０３は、シリコンウエハー１０１と同様のサイズのものを用いることとする。
【００２４】
ここでは、固定基板１０２上に１６枚のシリコンウエハー１０３を隙間なく敷き詰めることにより、第１のシード基板１０４が形成される（図１（Ｃ）。）。一般にシリコンウエハーは、その表面が非常に平坦に研磨されているため、シリコンウエハー同士を重ね合わせると容易に接合させることが可能である。したがって、本実施の形態においても固定基板１０２と第１のシード基板１０４とが接合され、あたかも一枚の大型シリコンウエハーとして扱うことができるようになる。
【００２５】
なお、固定基板１０２と第１のシード基板１０４との接合をより強化するために、熱処理や加圧処理を施してもよく、また、シリコンウエハー表面に酸化膜等の不純物が付着している場合は、接合前に除去しておくことが望ましい。
【００２６】
ここで、図１（Ｃ）における線Ａ−Ａ’における断面図を図１（Ｄ）に示す。
【００２７】
次に、図２（Ａ）に示すように新たに用意したシリコンウエハーに、電界で加速されたイオン１２０を所定の深さ（〜数μｍ）に注入して第１の分離層１０７を形成する。第１の分離層１０７は、水素、ヘリウム若しくはフッ素に代表されるハロゲンのイオンを注入することで形成する。この場合、一又は複数の同一の原子から成る質量数の異なるイオンを注入することが好ましい。本実施の形態１においては、水素イオンを注入することで、水素を含有する第１の分離層１０７を形成することとする。
【００２８】
なお、水素イオンを注入する場合には、Ｈ＋、Ｈ２＋、Ｈ３＋イオンを含ませると共に、Ｈ３＋イオンの割合を高めておくことが好ましい。水素イオンを注入する場合には、Ｈ＋、Ｈ２＋、Ｈ３＋イオンを含ませると共に、Ｈ３＋イオンの割合を高めておくと注入効率を高めることができ、注入時間を短縮することができる。このような構成とすることで、後に行われる第１の分離層１０７での剥離を容易に行うことができる。
【００２９】
また、イオンを高ドーズ条件で注入する必要がある場合、シリコンウエハーの表面がダメージを受けて粗くなってしまう場合がある。そのためイオンが注入される表面に、イオン注入に対する保護層を設けておくことで、イオンドーピングによって表面の平坦性が損なわれるのを防ぐことができる。保護層としては、例えば酸化窒化シリコン膜や窒化酸化シリコン膜などを用いればよい。
【００３０】
本実施の形態１では、上述した第１の分離層１０７を有するシリコンウエハー１０５を９枚用意し、図２（Ｂ）に示すように、図１（Ｃ）で示した第１のシード基板１０４上に、シリコンウエハー１０５を貼り合わせる。ここでは、シリコンウエハー１０５の中心が第１のシード基板１０４を構成するシリコンウエハー１０３の角（いわゆる格子点）上になるように配置する。なお、本実施の形態１においては、シリコンウエハー１０５は、シリコンウエハー１０１、シリコンウエハー１０３と同様のサイズのものを用いることとする。
【００３１】
第１のシード基板１０４上に９枚の第１の分離層１０７を有するシリコンウエハー１０５をイオン１２０が注入された面と接するように隙間なく敷き詰め、第２のシード基板１０６とする（図２（Ｃ））。このとき、第１のシード基板１０４と第２のシード基板１０６は、強固に接合される。この接合はファン・デル・ワールス力が作用しており、第１のシード基板１０４と第２のシード基板１０６とを圧接させることで水素結合により強固な接合を行うことが可能である。圧接させる際の加圧は、第１のシード基板１０４と第２のシード基板１０６の耐圧性を考慮して接合面に垂直な方向に圧力が加わるように行う。なお、シリコンウエハー１０５の表面に酸化膜等の不純物が付着している場合には、接合強度の低下を招く可能性があるため、接合前に除去しておくことが望ましい。
【００３２】
ここで、図２（Ｃ）の線Ｂ−Ｂ’における断面図を図２（Ｄ）に示す。固定基板１０２上に第１のシード基板１０４、第２のシード基板１０６が順次積層されている様子がわかる。さらに、図２（Ｄ）における１０８で示す領域の拡大図を図３（Ａ）に示す。
【００３３】
図３（Ａ）に示すように、複数のシリコンウエハーを敷き詰めて形成される固定基板１０２、第１のシード基板１０４（ここでは図示せず）、第２のシード基板１０６は、シリコンウエハー間には、多少なりとも隙間（１０９、１１０）が存在している。
【００３４】
次に、図２（Ｄ）に示す基板を固定基板１０２、第１のシード基板１０４、および第２のシード基板１０６が積層された状態のまま熱処理を行う。これにより、第２のシード基板１０６内に形成されている第１の分離層１０７を劈開面として第２のシード基板１０６が剥離され、第１のシード基板１０４上に第２のシード基板１０６の一部であり、数μｍ以下の膜厚を有する第１の単結晶シリコン膜１１１が形成される（図３（Ｂ））。なお、第１の単結晶シリコン膜１１１の表面には、部分的にボイドと呼ばれる第１の分離層１０７の一部が存在しているので、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により研磨し、平坦化させておくのが好ましい。
【００３５】
しかし、図３（Ａ）の拡大図で示したように第２のシード基板１０６は、これを構成する複数のシリコンウエハーを隙間なく敷き詰めた場合でも、多少なりとも隙間１０９が存在するため、第１のシード基板１０４上に形成される第１の単結晶シリコン膜１１１も隣り合う第１の単結晶シリコン膜と同様の隙間１０９を有して形成される。
【００３６】
次に、エピタキシャル成長法により、第１のシード基板１０４上の第１の単結晶シリコン膜間の隙間１０９、および第１の単結晶シリコン膜１１１上に第２の単結晶シリコン膜１１２を形成する（図３（Ｃ））。
【００３７】
なお、エピタキシャル成長法とは、単結晶の基板上に、基板の結晶軸と結晶軸の揃った単結晶薄膜を成長させる技術であり、特に、本実施の形態１で示すように基板とエピタキシャル成長によって形成される膜とが同一元素からなる場合、ホモエピタキシャル成長という。また、エピタキシャル成長法は、その成長相により固相、液相、気相に分類される。気相成長は、分子線エピタキシャル成長（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）などの物理的気相成長法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）と、化学的気相成長法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）がある。本実施の形態１においては、気相エピタキシャル成長法のうちの化学的気相成長法によって、第２の単結晶シリコン膜１１２を形成する例を示す。
【００３８】
化学的気相成長法は、原料を気相状態で結晶成長させる所望の領域まで運び、そこで結晶を成長させる方法である。つまり、原料がキャリヤガスによってシードとなる単結晶上に運ばれ、シード上に単結晶薄膜として形成される。本実施の形態１では、ＳｉＨ４を原料としたＣＶＤ法により、シードとなる第１の単結晶シリコン膜１１１および第１のシード基板１０４上に第２の単結晶シリコン膜１１２を形成する。すなわち、第２の単結晶シリコン膜１１２のうちの第１の単結晶シリコン膜１１１上に形成される部分は、第１の単結晶シリコン膜１１１をシードとして形成され、第２の単結晶シリコン膜１１２のうちの第１の単結晶シリコン膜間の隙間１０９を埋めるように形成される部分は、第１のシード基板１０４の第１の単結晶シリコン膜間の隙間１０９と重なる部分をシードとして形成される。
【００３９】
なお、シードとなる第１の単結晶シリコン膜１１１および第１のシード基板１０４上に酸化膜（例えば酸化シリコン膜）等の不純物が形成されていると、良質な第２の単結晶シリコン膜１１２の形成が阻害される可能性があるため、予め除去しておくことが望ましい。
【００４０】
ここで、第１の単結晶シリコン膜１１１および第２の単結晶シリコン膜１１２を含む膜を第３の単結晶シリコン膜１１３とよぶこととする。第３の単結晶シリコン膜１１３において、第２の単結晶シリコン膜１１２は、第１の単結晶シリコン膜１１１と重なる位置だけでなく、重ならない位置にも形成されるため、全体として第３の単結晶シリコン膜１１３の表面に凹凸を有している。そこで、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、表面を研磨し、第３の単結晶シリコン膜１１３の表面を平坦化する（図３（Ｄ）。）。
【００４１】
なお、第３の単結晶シリコン膜１１３の表面を平坦化する際、第１の単結晶シリコン膜１１１上の第２の単結晶シリコン膜１１２が完全になくなるまで表面の研磨を行っても良いが、表面の平坦性が確保できれば第２の単結晶シリコン膜１１２が残っていても良い。また、場合によっては、第１の単結晶シリコン膜１１１の一部まで研磨しても良い。
【００４２】
以上により、１枚のシリコンウエハーサイズを遙かに超える大面積の単結晶半導体膜である第３の単結晶シリコン膜１１３を得ることができる。
【００４３】
次に、図４（Ａ）に示すように第３の単結晶シリコン膜１１３に、電界で加速されたイオン１１４を所定の深さ（〜数μｍ）に注入して第２の分離層１１５を形成する。第２の分離層１１５は、先に説明した第１の分離層１０７と同様の方法により形成することができるので説明は省略する。
【００４４】
次に、第３の単結晶シリコン膜１１３のイオン１１４が注入された面を絶縁表面を有する基板としてガラス基板１１６上に重ねて接合させる（図４（Ｂ）。）。この接合はファン・デル・ワールス力が作用しており、第３の単結晶シリコン膜１１３とガラス基板１１６とを圧接させることで水素結合により強固な接合を行うことが可能である。圧接させる際の加圧は、第３の単結晶シリコン膜１１３とガラス基板１１６の耐圧性を考慮して接合面に垂直な方向に圧力が加わるように行う。また、ここで用いる絶縁表面を有する基板としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板や石英ガラスの他、プラスチック基板等を適用することができる。
【００４５】
なお、本実施の形態１においては、単結晶半導体膜である第３の単結晶シリコン膜１１３とガラス基板とを直接接合する例を示したが、第３の単結晶シリコン膜１１３上に、ガラス基板との接合を強化するための新たな層や、後に薄膜トランジスタの活性層の下地膜となる絶縁膜（例えば、酸化シリコン膜や窒化シリコン膜など）を形成してもよい。
【００４６】
次に、第３の単結晶シリコン膜１１３とガラス基板１１６とを接合させた状態で熱処理を行い、第３の単結晶シリコン膜１１３中に形成された第２の分離層１１５を劈開面として固定基板１０２および第１のシード基板１０４を剥離する（図４（Ｃ）。）。熱処理としては、例えば、２００℃で２時間熱処理した後、６５０℃で２時間熱処理を行う。
【００４７】
これにより、ガラス基板１１６上に第３の単結晶シリコン膜１１３の一部であり、数μｍ以下の膜厚を有する第４の単結晶シリコン膜１１７を形成することができる。なお、第４の単結晶シリコン膜１１７の表面には、部分的にボイドと呼ばれる第２の分離層１１５の一部が存在しているので、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により研磨し、平坦化させておくのが好ましい。また、ここで形成された第４の単結晶シリコン膜１１７は、一枚のシリコンウエハーを用いて形成されるＳＯＩ膜よりも大面積化を図ることができ、なおかつ複数のシリコンウエハーを用いて形成されるＳＯＩ膜に存在する隙間を有することなく形成することができる。
【００４８】
なお、剥離した第３の単結晶シリコン膜１１３の表面を平坦化した後、上述した工程を繰り返すことにより、別の絶縁表面を有する基板上に再度単結晶シリコン膜を形成することができる。従って、第３の単結晶シリコン膜１１３を有する基板を再利用することができる。
【００４９】
（実施の形態２）
本実施の形態２では、本発明に係るＳＯＩ基板の作製方法を図５〜図６を用いて説明する。
【００５０】
実施の形態１と同様に単結晶半導体のインゴットから同一の膜厚で切断して作製されたシリコンウエハー２０１を複数枚用意し、それぞれのシリコンウエハー２０１上に接合膜２０２を形成する。なお、接合膜２０２としては、平坦性に優れた酸化シリコン膜が適している。特に有機シランガスを用いて化学的気相成長法により作製される酸化シリコン膜が好ましい。また、有機シランガスとしては、珪酸エチル、テトラメチルシラン、テトラメチルシクロテトラシロキサン、オクタメチルシクロテトラシロキサン、ヘキサメチルジシラザン、トリエトキシシラン、トリスジメチルアミノシラン等のシリコン含有化合物ガスを用いることができる。
【００５１】
次に、接合膜２０２が形成された複数のシリコンウエハー２０１を平面上に隙間無く敷き詰め、固定基板２０３とする（図５（Ａ）。）。本実施の形態２においても、一辺が５インチの正方形状のシリコンウエハー２０１を９枚並べ、固定基板２０３とする。なお、固定基板２０３を形成する際のシリコンウエハーの枚数は９枚に限られることはなく、適宜増やしても、減らしても良い。また、固定基板２０３を形成する際のシリコンウエハーの形状は、正方形に限られることはなく、円形であっても長方形であっても良い。さらに、固定基板２０３に用いる材料としては、シリコンウエハーに限られることはなく、次に形成される第１のシード基板を固定する事ができて、かつ後の工程における熱処理温度に耐えうる材料であれば公知の材料を用いることができる。
【００５２】
また、シリコンウエハー２０１を隙間なく敷き詰めて得られる固定基板２０３上には、各シリコンウエハー２０１上に形成されている接合膜２０２で構成される接合層２０４を有している。
【００５３】
次に、実施の形態１と同様に、固定基板２０３上に１６枚のシリコンウエハー２０５を隙間なく敷き詰め、第１のシード基板２０６とする。このとき、第１のシード基板２０６を構成するシリコンウエハー２０５の中心が、固定基板２０３を構成するシリコンウエハー２０１の角（いわゆる格子点）上になるように配置する。なお、本実施の形態２では、固定基板２０３と第１のシード基板２０６との間に接合層２０４が形成されているため、固定基板２０３と第１のシード基板２０６は、より強固に接合される。また、固定基板２０３と第１のシード基板２０６との接合強度をより強化するために、熱処理や加圧処理を施してもよい。以上により、固定基板２０３と第１のシード基板２０６とが接合され、あたかも一枚の大型シリコンウエハーとして扱うことができるようになる。
【００５４】
次に、実施の形態１と同様に電界で加速されたイオンを所定の深さ（〜数μｍ）に注入して第１の分離層２０７が形成された新たなシリコンウエハー２０８を９枚用意し、図５（Ｂ）に示すように第１のシード基板２０６上に９枚の第１の分離層２０７を有するシリコンウエハー２０８をイオンが注入された面と接するように隙間なく敷き詰め、第２のシード基板２０９とする（図５（Ｂ））。このとき、第１のシード基板２０６と第２のシード基板２０９は、強固に接合される。この接合はファン・デル・ワールス力が作用しており、第１のシード基板２０６と第２のシード基板２０９とを圧接させることで水素結合により強固な接合を行うことが可能である。圧接させる際の加圧は、第１のシード基板２０６と第２のシード基板２０９の耐圧性を考慮して接合面に垂直な方向に圧力が加わるように行う。なお、シリコンウエハー２０８の表面に酸化膜等の不純物が付着している場合には、接合強度の低下を招く可能性があるため、接合前に除去しておくことが望ましい。
【００５５】
次に、固定基板２０３、第１のシード基板２０６、および第２のシード基板２０９が積層された状態のまま熱処理を行う。これにより、第２のシード基板２０９内に形成されている第１の分離層２０７を劈開面として第２のシード基板２０９が剥離され、第１のシード基板２０６上に第２のシード基板２０９の一部であり、数μｍ以下の膜厚を有する第１の単結晶シリコン膜２１０が形成される（図５（Ｃ））。なお、第１の単結晶シリコン膜２１０の表面には、部分的にボイドと呼ばれる第１の分離層２０７の一部が存在しているので、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により研磨し、平坦化させておくのが好ましい。
【００５６】
本実施の形態２の場合も実施の形態１で示したのと同様に、シリコンウエハーを敷き詰めて形成される第２のシード基板２０９において、隣り合うシリコンウエハー間は多少なりとも隙間が存在してしまうため、第１のシード基板２０６上に形成される第１の単結晶シリコン膜２１０も隣り合う第１の単結晶シリコン膜と同様の隙間を有して形成される。従って、本実施の形態２においてもエピタキシャル成長法により、第１のシード基板２０６上の第１の単結晶シリコン膜間の隙間、および第１の単結晶シリコン膜２１０上に膜を形成する。
【００５７】
実施の形態１においては、気相エピタキシャル成長法によって、第２の単結晶シリコン膜を形成する例を示したが、本実施の形態２においては、固相エピタキシャル成長法により、非晶質シリコン膜を形成する例を示す。
【００５８】
固相エピタキシャル成長法とは、単結晶基板の上に非晶質膜を形成した後、熱処理を行うことにより、非晶質から単結晶に転換する方法である。これは、非晶質膜が単結晶基板をシードとして、固相反応によって結晶化が進行するためである。
【００５９】
本実施の形態２では、ＣＶＤ法により、シードとなる第１の単結晶シリコン膜２１０および第１のシード基板２０６上に非晶質シリコン膜２１２を形成する。なお、非晶質シリコン膜２１２と第１の単結晶シリコン膜２１０および第１のシード基板２０６との界面に、酸化膜（例えば酸化シリコン膜）等の不純物が形成されていると、良質なエピタキシャル成長膜の形成を阻害する可能性があるため、予め除去しておくことが望ましい。図５（Ｄ）には、図５（Ｃ）の領域２１１において、第１の単結晶シリコン膜２１０の表面をＣＭＰにより研磨した後、非晶質シリコン膜２１２を形成した場合の拡大図を示す。
【００６０】
次に、第１の単結晶シリコン膜２１０および第１のシード基板２０６に接して形成される非晶質シリコン膜２１２に熱処理を施す。熱処理により、シードとなる第１の単結晶シリコン膜２１０および第１のシード基板２０６と非晶質シリコン膜２１２とが固相反応を起こし、非晶質シリコン膜２１２が非晶質状態から単結晶に転換され、第２の単結晶シリコン膜２１３となる。
【００６１】
ここで、第１の単結晶シリコン膜２１０および第２の単結晶シリコン膜２１３を含む膜を第３の単結晶シリコン膜２１４とよぶこととする。第３の単結晶シリコン膜２１４において、第２の単結晶シリコン膜２１３は、第１の単結晶シリコン膜２１０と重なる位置だけでなく、重ならない位置にも形成されるため、全体として第３の単結晶シリコン膜２１４の表面に凹凸を有している。そこで、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、表面を研磨し、第３の単結晶シリコン膜２１４の表面を平坦化する（図６（Ａ）。）。
【００６２】
なお、第３の単結晶シリコン膜２１４の表面を平坦化する際、第１の単結晶シリコン膜２１０上の第２の単結晶シリコン膜２１３が完全になくなるまで表面の研磨を行っても良いが、表面の平坦性が確保できれば第２の単結晶シリコン膜２１３が残っていても良い。また、場合によっては、第１の単結晶シリコン膜２１０の一部まで研磨しても良い。
【００６３】
以上により、１枚のシリコンウエハーサイズを遙かに超える大面積の単結晶半導体膜である第３の単結晶シリコン膜２１４を得ることができる。
【００６４】
また、上記第３の単結晶シリコン膜２１４上に、後に接合するガラス基板との接合強度を強化するための接合層や、後に薄膜トランジスタの活性層の下地膜となる酸化シリコン膜や窒化シリコン膜等の絶縁膜を形成してもよい。なお、接合層を形成する場合には、本実施の形態２において説明した接合膜２０２を形成する方法を用いることができる。
【００６５】
次に、図６（Ｂ）に示すように第３の単結晶シリコン膜２１４に、電界で加速されたイオン２１５を所定の深さ（〜数μｍ）に注入して第２の分離層２１６を形成する。第２の分離層２１６は、実施の形態１で説明した第１の分離層１０７と同様の方法により形成することができるので説明は省略する。
【００６６】
次に、第３の単結晶シリコン膜２１４のイオン２１５が注入された面に絶縁表面を有する基板としてガラス基板２１７を重ねて接合させる（図６（Ｃ）。）。この接合はファン・デル・ワールス力が作用しており、第３の単結晶シリコン膜２１４とガラス基板２１７とを圧接させることで水素結合により強固な接合を行うことが可能である。圧接させる際の加圧は、第３の単結晶シリコン膜２１４とガラス基板２１７の耐圧性を考慮して接合面に垂直な方向に圧力が加わるように行う。また、ここで用いる絶縁表面を有する基板としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板や石英ガラスの他、プラスチック基板等を適用することができる。
【００６７】
なお、本実施の形態２においては、単結晶半導体膜である第３の単結晶シリコン膜２１４とガラス基板とを直接接合する例を示したが、第３の単結晶シリコン膜２１４上に、ガラス基板との接合を強化するための新たな層や、後に薄膜トランジスタの活性層の下地膜となる絶縁膜（例えば、酸化シリコン膜や窒化シリコン膜等）を形成してもよい。
【００６８】
次に、第３の単結晶シリコン膜２１４とガラス基板２１７とを接合させた状態で熱処理を行い、第３の単結晶シリコン膜２１４中に形成された第２の分離層２１６を劈開面として固定基板２０３および第１のシード基板２０６を剥離する（図６（Ｄ）。）。熱処理としては、例えば、２００℃で２時間熱処理した後、６５０℃で２時間熱処理を行う。
【００６９】
これにより、ガラス基板２１７上に第３の単結晶シリコン膜２１４の一部であり、数μｍ以下の膜厚を有する第４の単結晶シリコン膜２１８を形成することができる。なお、第４の単結晶シリコン膜２１８の表面には、部分的にボイドと呼ばれる第２の分離層２１６の一部が存在しているので、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により研磨し、平坦化させておくのが好ましい。また、ここで形成された第４の単結晶シリコン膜２１８は、一枚のシリコンウエハーを用いて形成されるＳＯＩ膜よりも大面積化を図ることができ、なおかつ複数のシリコンウエハーを用いて形成されるＳＯＩ膜に存在する隙間を有することなく形成することができる。
【００７０】
なお、剥離した第３の単結晶シリコン膜２１４の表面を平坦化した後、上述した工程を繰り返すことにより、別の絶縁表面を有する基板上に再度単結晶シリコン膜を形成することができる。従って、第３の単結晶シリコン膜２１４を有する基板を再利用することができる。
【００７１】
（実施の形態３）
本実施の形態３では、実施の形態１や実施の形態２において説明したＳＯＩ基板を用いて作製される本発明の半導体装置の作製方法について図７〜図９を用いて説明する。
【００７２】
まず、実施の形態１や実施の形態２に示す方法により基板７０１上に形成された単結晶半導体膜をエッチングして半導体素子の配置に合わせて素子分離し、半導体膜７０２を形成する。なお、基板７０１は、絶縁表面を有する基板若しくは絶縁基板であり、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板や石英ガラスの他、プラスチック基板等を適用することができる。
【００７３】
また、ここでは図示しないが、基板７０１上には、下地膜として機能する絶縁膜を形成しても良い。この絶縁膜は、後の工程で基板７０１上に形成される半導体膜７０２へ基板７０１からアルカリ金属などの不純物が拡散して汚染することを防ぐ上で有効である。
【００７４】
絶縁膜を形成する場合には、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸素と窒素を含有したシリコン（酸窒化シリコン）等の絶縁材料を用いて形成する。例えば、絶縁膜を２構造とする場合、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。
【００７５】
次に、半導体膜７０２上にゲート絶縁膜７０３を形成する。ゲート絶縁膜７０３は５ｎｍ以上５０ｎｍ以下の厚さに形成する。なお、ゲート絶縁膜７０３は、酸化シリコン膜若しくは酸化窒化シリコン膜で形成することが好ましい。
【００７６】
ここでは、気相成長法によりゲート絶縁膜７０３を形成する。なお、４５０℃以下の温度で良質なゲート絶縁膜７０３を形成する場合にはプラズマＣＶＤ法を適用することが好ましい。特にマイクロ波プラズマＣＶＤ法によるものであって、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下であり、電子温度が０．２ｅＶ以上２．０ｅＶ以下（より好ましくは０．５ｅＶ以上１．５ｅＶ以下）程度であるものを用いることが好ましい。電子密度が高く、電子温度が低く、かつ活性種の運動エネルギーが低いプラズマを利用するとプラズマダメージが少なく欠陥が少ない膜を形成することができる。
【００７７】
ゲート絶縁膜７０３を形成した後、ゲート電極７０４、７０５を形成する。ゲート電極７０４、７０５の形成に用いる材料としては、例えば、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｓｉ、Ｇｅ、Ｚｒ、Ｂａ、Ｎｄ等の金属元素、または前記金属元素を主成分とする合金材料、前記金属元素を含む金属窒化物等の化合物材料または、これらを複数用いた材料を用いることができる。
【００７８】
次に、レジスト７０６を形成してｎ型不純物７０７を注入することにより、第１の不純物領域７０８を形成する（図７（Ｂ）。）。さらに、レジスト７０６を除去した後、レジスト７０９を形成してｐ型不純物７１０を注入することにより、第２の不純物領域７１１を形成する（図７（Ｃ）。）。
【００７９】
ここで、形成される第１の不純物領域７０８は、ｎ型トランジスタのソース領域およびドレイン領域として機能する。ｎ型不純物７０７としては、リン若しくはヒ素を用いることができ、ピーク濃度で１×１０１８〜１×１０２０ａｔｏｍｓ／ｃｍ３で添加することにより形成される。また、第２の不純物領域７１１は、ｐ型トランジスタのソース領域およびドレイン領域として機能する。ｐ型不純物７１０としては、ホウ素、アルミニウム、ガリウムなどを用いることができ、ピーク濃度で１×１０１８〜１×１０２０ａｔｏｍｓ／ｃｍ３で添加することにより形成される。
【００８０】
次に、レジスト７０９を除去した後、サイドウオール絶縁層７１２を形成する（図７（Ｄ）。）。次に、レジスト７１３を形成してｎ型不純物７１４を注入することにより、第３の不純物領域７１５を形成する（図８（Ａ）。）。ｎ型不純物７１４としては、リン若しくはヒ素を用いることができ、ピーク濃度で１×１０１９〜１×１０２０ａｔｏｍｓ／ｃｍ３で添加することにより形成される。さらに、レジスト７１３を除去した後、レジスト７１６を形成してｐ型不純物７１７を注入することにより、第４の不純物領域７１８を形成する（図８（Ｂ）。）。ｐ型不純物７１７としては、ホウ素、アルミニウム、ガリウムなどを用いることができ、ピーク濃度で１×１０１９〜５×１０２１ａｔｏｍｓ／ｃｍ３で添加することにより形成される。
【００８１】
レジスト７１６を除去した後、保護膜７１９を形成する。保護膜７１９には、窒化シリコン膜又は窒化酸化シリコン膜を用いることができる。保護膜７１９上には、層間絶縁膜７２０を形成する。層間絶縁膜７２０には、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの無機絶縁膜の他、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜やポリイミドに代表される有機樹脂膜を用いることができる。さらに、層間絶縁膜７２０および保護膜７１９にはコンタクトホール７２１を形成する（図８（Ｃ）。）。
【００８２】
次に、配線の形成について説明する。図８（Ｄ）に示すようにコンタクトホール７２１にはコンタクトプラグ７２２を形成する。コンタクトプラグ７２２は、ＷＦ６ガスとＳｉＨ４ガスから化学気相成長法でタングステンシリサイドを形成し、コンタクトホール７２１に埋め込むことで形成される。また、ＷＦ６を水素還元してタングステンを形成しコンタクトホール７２１に埋め込んでも良い。その後、コンタクトプラグ７２２に合わせて配線７２３を形成する。配線７２３はアルミニウム若しくはアルミニウム合金で形成し、上層と下層にはバリアメタルとしてモリブデン、クロム、チタンなどの金属膜で形成する。さらにその上層に層間絶縁膜７２４を形成する。配線は適宜設ければ良く、この上層にさらに配線層を形成して多層配線化しても良い。その場合にはダマシンプロセスを適用しても良い。
【００８３】
また、図９には層間絶縁膜７２４上に上層配線を形成し、多層配線化する態様を示す。配線７２３の上に窒化シリコン膜でパッシベーション膜７２５を形成し、層間絶縁膜７２４を設ける。さらにパッシベーション膜７２６及び配線間絶縁膜７２７を層間絶縁膜７２４の上に形成する。上層配線は、例えば、ダマシン若しくはデュアルダマシンにより形成することができる。バリアメタル７２８はタンタル若しくは窒化タンタルで形成する。銅配線７２９はメッキ法で形成し、化学的機械研磨（ＣＭＰ）法により配線間絶縁膜７２７に埋め込む。その上層には窒化シリコンでパッシベーション膜７３０を形成する。配線の積層数は任意であり、適宜選択すれば良い。
【００８４】
以上により、大面積化された単結晶半導体膜を有するＳＯＩ基板を用いて薄膜トランジスタを作製することができる。
【００８５】
なお、本実施の形態３においては、実施の形態１、２に示した構成を適宜組み合わせて用いることができることとする。
【００８６】
本実施の形態３に係る薄膜トランジスタは、実施の形態１や実施の形態２に示した方法により形成される大面積の単結晶半導体膜を用いて形成されており、結晶方位が一定の単結晶半導体膜（第３の単結晶半導体膜）によって形成されているため、均一で高性能な薄膜トランジスタを得ることができる。すなわち、閾値電圧や移動度などトランジスタ特性として重要な特性値の不均一性を抑制し、高移動化などの高性能化を達成することができる。
【００８７】
（実施の形態４）
本実施の形態４では、実施の形態１や２で示した本発明のＳＯＩ基板を用いて形成される半導体装置の一例として、マイクロプロセッサについて図１０を用いて説明する。
【００８８】
マイクロプロセッサ１０００は、演算回路１００１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ；ＡＬＵともいう。）、演算回路制御部１００２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部１００３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部１００４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部１００５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ１００６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部１００７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース１００８（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ１００９、及びメモリインターフェース１０１０（ＲＯＭ  Ｉ／Ｆ）を有している。
【００８９】
バスインターフェース１００８を介してマイクロプロセッサ１０００に入力された命令は命令解析部１００３に入力され、デコードされた後に演算回路制御部１００２、割り込み制御部１００４、レジスタ制御部１００７、タイミング制御部１００５に入力される。演算回路制御部１００２、割り込み制御部１００４、レジスタ制御部１００７、タイミング制御部１００５は、デコードされた命令に基づき各種制御を行う。
【００９０】
具体的に演算回路制御部１００２は、演算回路１００１の動作を制御するための信号を生成する。また、割り込み制御部１００４は、マイクロプロセッサ１０００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部１００７は、レジスタ１００６のアドレスを生成し、マイクロプロセッサ１０００の状態に応じてレジスタ１００６の読み出しや書き込みを行う。タイミング制御部１００５は、演算回路１００１、演算回路制御部１００２、命令解析部１００３、割り込み制御部１００４、レジスタ制御部１００７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部１００５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図１０に示すマイクロプロセッサ１０００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
【００９１】
なお、本実施の形態４においては、実施の形態１〜３に示した構成を適宜組み合わせて用いることができることとする。
【００９２】
本実施の形態４に係るマイクロプロセッサ１０００は、実施の形態１や実施の形態２に示した方法により形成される大面積の単結晶半導体膜を用いて形成されており、結晶方位が一定の単結晶半導体膜（第３の単結晶半導体膜）によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。
【００９３】
（実施の形態５）
本実施の形態５では、実施の形態１や２で示した本発明のＳＯＩ基板を用いて形成される半導体装置の一例として、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置について説明する。
【００９４】
図１１は無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ１１１１は、アナログ回路部１１１２とデジタル回路部１１１３を有している。アナログ回路部１１１２として、共振容量を有する共振回路１１１４、整流回路１１１５、定電圧回路１１１６、リセット回路１１１７、発振回路１１１８、復調回路１１１９、変調回路１１２０と、電源管理回路１１３０を有している。デジタル回路部１１１３は、ＲＦインターフェース１１２１、制御レジスタ１１２２、クロックコントローラ１１２３、ＣＰＵインターフェース１１２４、中央処理ユニット（ＣＰＵ）１１２５、ランダムアクセスメモリ（ＲＡＭ）１１２６、読み出し専用メモリ（ＲＯＭ）１１２７を有している。
【００９５】
このような構成のＲＦＣＰＵ１１１１の動作は以下の通りである。アンテナ１１２８が受信した信号は共振回路１１１４により誘導起電力を生じる。誘導起電力は整流回路１１１５を経て容量部１１２９に充電される。この容量部１１２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部１１２９はＲＦＣＰＵ１１１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ１１１１を構成する絶縁表面を有する基板に取り付けられていれば良い。
【００９６】
リセット回路１１１７は、デジタル回路部１１１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路１１１８は定電圧回路１１１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路１１１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路１１２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路１１２０は、共振回路１１１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ１１２３は、電源電圧又は中央処理ユニット１１２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路１１３０が行っている。
【００９７】
アンテナ１１２８からＲＦＣＰＵ１１１１に入力された信号は復調回路１１１９で復調された後、ＲＦインターフェース１１２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ１１２２に格納される。制御コマンドには、読み出し専用メモリ１１２７に記憶されているデータの読み出し、ランダムアクセスメモリ１１２６へのデータの書き込み、中央処理ユニット１１２５への演算命令などが含まれている。中央処理ユニット１１２５は、ＣＰＵインターフェース１１２４を介して読み出し専用メモリ１１２７、ランダムアクセスメモリ１１２６、制御レジスタ１１２２にアクセスする。ＣＰＵインターフェース１１２４は、中央処理ユニット１１２５が要求するアドレスより、読み出し専用メモリ１１２７、ランダムアクセスメモリ１１２６、制御レジスタ１１２２のいずれかに対するアクセス信号を生成する機能を有している。
【００９８】
中央処理ユニット１１２５の演算方式は、読み出し専用メモリ１１２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユニット１１２５が実行する方式を適用することができる。
【００９９】
なお、本実施の形態５においては、実施の形態１〜４に示した構成を適宜組み合わせて用いることができることとする。
【０１００】
本実施の形態５に係るＲＦＣＰＵは、実施の形態１や実施の形態２に示した方法により形成される大面積の単結晶半導体膜を用いて形成されており、結晶方位が一定の単結晶半導体膜（第３の単結晶半導体膜）によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。それにより、電力を供給する容量部１１２９を小型化しても長時間の動作を保証することができる。図１１ではＲＦＣＰＵの形態について示しているが、通信機能、演算処理機能、メモリ機能を備えたものであれば、ＩＣタグのようなものであっても良い。
【０１０１】
（実施の形態６）
本実施の形態６では、本発明のＳＯＩ基板に用いる絶縁表面を有する基板として、大型のガラス基板を用いる場合の構成、およびＳＯＩ基板を用いて作製される表示装置の一例として液晶表示装置および発光装置について説明する。
【０１０２】
図１２に示す基板１２０１は、表示パネルを製造する際にマザーガラスと呼ばれる大型のガラス基板であり、基板１２０１上に複数の表示パネル１２０２が形成される。すなわち、本発明により形成される大面積の単結晶半導体膜は、大型の表示部を有する半導体装置を形成する場合だけに限られることなく、これらの表示パネルを複数量産する場合にも用いることができる。なお、マザーガラス上に形成された複数の表示パネル１２０２は、各表示パネル１２０２毎に切り出される。これらの表示パネル１２０２には、走査線駆動回路領域１２０５、信号線駆動回路領域１２０６、画素形成領域１２０７が形成されている。
【０１０３】
次に、液晶表示装置について図１３を用いて説明する。図１３（Ａ）は液晶表示装置の画素の平面図であり、大面積の単結晶半導体膜を素子分離してなる半導体膜１３０９に走査線１３１０が交差し、信号線１３１２、画素電極１３１３が接続する画素を示す。なお、図１３（Ｂ）は、Ｊ−Ｋ切断線による図１３（Ａ）の断面図である。
【０１０４】
図１３（Ｂ）において、基板１３０１上に半導体膜１３０９、ゲート絶縁膜１３１４、ゲート電極１３１５が積層して形成された部分があり、画素トランジスタ１３１６はそのような領域を含んで構成されている。
【０１０５】
また、層間絶縁膜１３１７上には、信号線１３１２、画素電極１３１３および電極１３１８が設けられている。層間絶縁膜１３１７上には、柱状スペーサ１３１９が形成され、信号線１３１２、画素電極１３１３、電極１３１８および柱状スペーサ１３１９を覆って配向膜１３２０が形成されている。対向基板１３２１には、対向電極１３２２、対向電極を覆う配向膜１３２３が形成されている。柱状スペーサ１３１９は、基板１３０１と対向基板１３２１との隙間を維持するために形成される。柱状スペーサ１３１９によって形成される空隙に液晶層１３２４が形成されている。なお、半導体膜１３０９と信号線１３１２および電極１３１８との接続部は、コンタクトホールの形成によって層間絶縁膜１３１７に段差が生じるので、そこを埋めるように柱状スペーサ１３１９が設けられている。これにより、段差による液晶層１３２４の液晶の配向の乱れを防ぐことができる。
【０１０６】
次に、発光装置について、図１４を用いて説明する。図１４（Ａ）は発光装置の画素の平面図であり、信号線１４３２に接続する選択用トランジスタ１４０１と、電流供給線１４０２に接続する表示制御用トランジスタ１４０３を有している。発光装置は、一対の電極間にエレクトロルミネセンス材料を含んで形成される層（ＥＬ層）を挟んでなる発光素子が各画素に設けられる構成となっている。発光素子を構成する一方の電極が画素電極１４３３であり、画素電極１４３３は表示制御用トランジスタ１４０３に接続されている。図１４（Ｂ）はこのような画素の要部を示す断面図である。
【０１０７】
図１４（Ｂ）において、基板１４２１上に半導体膜１４２９、ゲート絶縁膜１４３４、ゲート電極１４３５が積層して形成された部分があり、選択用トランジスタ１４０１及び表示制御用トランジスタ１４０３はそのような領域を含んで構成されている。
【０１０８】
また、表示制御用トランジスタ１４０３のゲート電極１４３５を覆って、層間絶縁膜１４３７が形成されている。層間絶縁膜１４３７上に、信号線１４３２、電流供給線１４０２、電極１４０９、１４１０などが形成されている。また、層間絶縁膜１４３７上には、電極１４１０に電気的に接続されている画素電極１４３３が形成されている。画素電極１４３３は周辺部が絶縁性の隔壁層１４０４で囲まれている。画素電極１４３３上にはＥＬ層１４０５が形成されている。ＥＬ層１４０５上には対向電極１４０６が形成されている。画素部は封止樹脂１４０７が充填され、補強板として対向基板１４０８が設けられている。
【０１０９】
本実施の形態６に係る表示装置（液晶表示装置、発光装置）は、図１３や図１４に示した画素をマトリクス状に配列させて表示画面を構成する。この場合、画素のトランジスタのチャネル部が実施の形態１や実施の形態２に示した方法により形成される大面積の単結晶半導体膜を用いて形成されており、結晶方位が一定の単結晶半導体膜（第３の単結晶半導体膜）によって形成されているため、各トランジスタ間での特性バラツキを抑えることができる。なお、単結晶半導体膜で形成されるトランジスタは、アモルファスシリコントランジスタよりも電流駆動能力など全ての動作特性が優れているので、トランジスタのサイズを小型化することができるため、表示パネルにおける画素部の開口率を向上させることができる。従って、高画質な表示を行うことができる。
【０１１０】
なお、本実施の形態６においては、実施の形態１〜５に示した構成を適宜組み合わせて用いることができることとする。
（実施の形態７）
本実施の形態７では、本発明を用いて構成される様々な電子機器について、図１５を用いて説明する。電子機器としては、テレビジョン装置（単にテレビ、又はテレビジョン受信機ともよぶ）、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうる表示装置を備えた装置）などが挙げられる。その好ましい形態について、図１５を参照して説明する。
【０１１１】
図１５（Ａ）は表示装置であり、筐体８００１、支持台８００２、表示部８００３、スピーカー部８００４、ビデオ入力端子８００５等を含む。表示部８００３には、図１３で説明した液晶表示装置や図１４で説明した発光装置を適用することができ、高画質な表示を行うことができる。なお、表示装置は、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用装置が含まれる。
【０１１２】
図１５（Ｂ）はノート型パーソナルコンピュータであり、本体８１０１、筐体８１０２、表示部８１０３、キーボード８１０４、外部接続ポート８１０５、マウス８１０６等を含む。表示部８１０３には、図１３で説明した液晶表示装置や図１４で説明した発光装置を適用することができ、高画質な表示を行うことができる。
【０１１３】
図１５（Ｃ）はビデオカメラであり、本体８２０１、表示部８２０２、筐体８２０３、外部接続ポート８２０４、リモコン受信部８２０５、受像部８２０６、バッテリー８２０７、音声入力部８２０８、操作キー８２０９、接眼部８２１０等を含む。表示部８２０２には、図１３で説明した液晶表示装置や図１４で説明した発光装置を適用することができ、高画質な表示を行うことができる。
【０１１４】
図１５（Ｄ）は、電子ブックであり、本体８３０１、表示部８３０２、筐体８３０３、操作スイッチ８３０４等を含む。またモデムが内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。なお、電子ブックのメモリ部は、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＯＲ型不揮発性メモリを用い、映像や音声（音楽）を記録、再生することができる。電子ブックの情報を記憶するメモリ部や、電子ブックを機能させるマイクロプロセッサに、図１０で説明したマイクロプロセッサや、図１１で説明したＲＦＣＰＵ等を適用することができる。また、表示部８３０２には、図１３で説明した液晶表示装置や図１４で説明した発光装置を適用することができ、高画質な表示を行うことができる。
【０１１５】
図１５（Ｅ）は携帯電話であり、本体８４０１、筐体８４０２、表示部８４０３、音声入力部８４０４、音声出力部８４０５、操作キー８４０６、外部接続ポート８４０７、アンテナ８４０８等を含む。表示部８４０３には、図１３で説明した液晶表示装置や図１４で説明した発光装置を適用することができ、高画質な表示を行うことができる。
【０１１６】
図１５（Ｆ）は、デジタルプレーヤーであり、オーディオ装置の１つの代表例である。本体８５０１、表示部８５０２、筐体８５０３、操作スイッチ８５０４、イヤホン８５０５などを含んでいる。イヤホン８５０５の代わりにヘッドホンや無線式イヤホンを用いることができる。デジタルプレーヤーの音楽情報を記憶するメモリ部や、デジタルプレーヤーを機能させるマイクロプロセッサに、図１０で説明したマイクロプロセッサや、図１１で説明したＲＦＣＰＵ等を適用することができる。デジタルプレーヤーは小型軽量化が可能であるが、表示部８５０２において、図１３で説明した液晶表示装置や図１４で説明した発光装置を適用することで、画面サイズが０．３インチから２インチ程度の場合であっても高精細な画像若しくは文字情報を表示することができる。
【０１１７】
なお、本実施の形態７に示す電子機器は、実施の形態１〜６に示した構成を適宜組み合わせて実施することが可能である。
【図面の簡単な説明】
【０１１８】
【図１】本発明のＳＯＩ基板の作製方法を示す断面図。
【図２】本発明のＳＯＩ基板の作製方法を示す断面図。
【図３】本発明のＳＯＩ基板の作製方法を示す断面図。
【図４】本発明のＳＯＩ基板の作製方法を示す断面図。
【図５】本発明のＳＯＩ基板の作製方法を示す断面図。
【図６】本発明のＳＯＩ基板の作製方法を示す断面図。
【図７】本発明の半導体装置の作製方法を示す断面図。
【図８】本発明の半導体装置の作製方法を示す断面図。
【図９】本発明の半導体装置の作製方法を示す断面図。
【図１０】本発明におけるマイクロプロセッサの構成を示すブロック図。
【図１１】本発明におけるＲＦＣＰＵの構成を示すブロック図。
【図１２】本発明において、大型基板に単結晶半導体膜を接合する場合を示す図。
【図１３】本発明における液晶表示装置の一例を示す図。
【図１４】本発明における発光装置の一例を示す図。
【図１５】本発明における電気器具の一例を示す図。
【符号の説明】
【０１１９】
１０１    シリコンウエハー
１０２    固定基板
１０３    シリコンウエハー
１０４    シード基板
１０５    シリコンウエハー
１０６    シード基板
１０７    分離層
１０９    隙間
１１１    単結晶シリコン膜
１１２    単結晶シリコン膜
１１３    単結晶シリコン膜
１１４    イオン
１１５    分離層
１１６    ガラス基板
１１７    単結晶シリコン膜
１２０    イオン
２０１    シリコンウエハー
２０２    接合膜
２０３    固定基板
２０４    接合層
２０５    シリコンウエハー
２０６    シード基板
２０７    分離層
２０８    シリコンウエハー
２０９    シード基板
２１０    単結晶シリコン膜
２１１    領域
２１２    非晶質シリコン膜
２１３    単結晶シリコン膜
２１４    単結晶シリコン膜
２１５    イオン
２１６    分離層
２１７    ガラス基板
２１８    単結晶シリコン膜
７０１    基板
７０２    半導体膜
７０３    ゲート絶縁膜
７０４    ゲート電極
７０６    レジスト
７０７    ｎ型不純物
７０８    不純物領域
７０９    レジスト
７１０    ｐ型不純物
７１１    不純物領域
７１２    サイドウオール絶縁層
７１３    レジスト
７１４    ｎ型不純物
７１５    不純物領域
７１６    レジスト
７１７    ｐ型不純物
７１８    不純物領域
７１９    保護膜
７２０    層間絶縁膜
７２１    コンタクトホール
７２２    コンタクトプラグ
７２３    配線
７２４    層間絶縁膜
７２５    パッシベーション膜
７２６    パッシベーション膜
７２７    配線間絶縁膜
７２８    バリアメタル
７２９    銅配線
７３０    パッシベーション膜
１０００    マイクロプロセッサ
１００１    演算回路
１００２    演算回路制御部
１００３    命令解析部
１００４    制御部
１００５    タイミング制御部
１００６    レジスタ
１００７    レジスタ制御部
１００８    バスインターフェース
１００８      バスインターフェース
１００９    専用メモリ
１０１０    メモリインターフェース
１１１１    ＲＦＣＰＵ
１１１２    アナログ回路部
１１１３    デジタル回路部
１１１４    共振回路
１１１５    整流回路
１１１６    定電圧回路
１１１７    リセット回路
１１１８    発振回路
１１１９    復調回路
１１２０    変調回路
１１２１    ＲＦインターフェース
１１２２    制御レジスタ
１１２３    クロックコントローラ
１１２４    ＣＰＵインターフェース
１１２５    中央処理ユニット（ＣＰＵ）
１１２６    ランダムアクセスメモリ（ＲＡＭ）
１１２７    専用メモリ（ＲＯＭ）
１１２８    アンテナ
１１２９    容量部
１１３０    電源管理回路
１２０１    基板
１２０２    表示パネル
１２０５    走査線駆動回路領域
１２０６    信号線駆動回路領域
１２０７    画素形成領域
１３０１    基板
１３０９    半導体膜
１３１０    走査線
１３１２    信号線
１３１３    画素電極
１３１４    ゲート絶縁膜
１３１５    ゲート電極
１３１６    画素トランジスタ
１３１７    層間絶縁膜
１３１８    電極
１３１９    柱状スペーサ
１３２０    配向膜
１３２１    対向基板
１３２２    対向電極
１３２３    配向膜
１３２４    液晶層
１４０１    選択用トランジスタ
１４０２    電流供給線
１４０３    表示制御用トランジスタ
１４０４    隔壁層
１４０５    ＥＬ層
１４０６    対向電極
１４０７    封止樹脂
１４０８    対向基板
１４０９    電極
１４１０    電極
１４２１    基板
１４２９    半導体膜
１４３２    信号線
１４３３    画素電極
１４３４    ゲート絶縁膜
１４３５    ゲート電極
１４３７    層間絶縁膜
８００１    筐体
８００２    支持台
８００３    表示部
８００４    スピーカー部
８００５    ビデオ入力端子
８１０１    本体
８１０２    筐体
８１０３    表示部
８１０４    キーボード
８１０５    外部接続ポート
８１０６    マウス
８２０１    本体
８２０２    表示部
８２０３    筐体
８２０４    外部接続ポート
８２０５    リモコン受信部
８２０６    受像部
８２０７    バッテリー
８２０８    音声入力部
８２０９    操作キー
８２１０    接眼部
８３０１    本体
８３０２    表示部
８３０３    筐体
８３０４    操作スイッチ
８４０１    本体
８４０２    筐体
８４０３    表示部
８４０４    音声入力部
８４０５    音声出力部
８４０６    操作キー
８４０７    外部接続ポート
８４０８    アンテナ
８５０１    本体
８５０２    表示部
８５０３    筐体
８５０４    操作スイッチ
８５０５    イヤホン
【図１】
0005500798.tif 000002
【図２】
0005500798.tif 000003
【図３】
0005500798.tif 000004
【図４】
0005500798.tif 000005
【図５】
0005500798.tif 000006
【図６】
0005500798.tif 000007
【図７】
0005500798.tif 000008
【図８】
0005500798.tif 000009
【図９】
0005500798.tif 000010
【図１０】
0005500798.tif 000011
【図１１】
0005500798.tif 000012
【図１２】
0005500798.tif 000013
【図１３】
0005500798.tif 000014
【図１４】
0005500798.tif 000015
【図１５】
0005500798.tif 000016