(57)【特許請求の範囲】
【請求項１】
基板上に形成されたＭＥＭＳ構造体部、キャパシタ部およびＣＭＯＳ回路部を含む半導体装置の製造方法であって、
前記ＭＥＭＳ構造体部は、下部構造体および上部構造体を含み、
前記ＣＭＯＳ回路部は、ゲート電極を含み、
前記キャパシタ部は、上部電極および下部電極を含み、
前記上部構造体および前記ゲート電極は、同一工程で形成され、
前記下部構造体上に、第１サリサイド領域が設けられ、
前記上部電極上に、第２サリサイド領域が設けられ、
前記ゲート電極上に、第３サリサイド領域が設けられ、
前記第１サリサイド領域、前記第２サリサイド領域および前記第３サリサイド領域は、同一工程で形成されることを特徴とする半導体装置の製造方法。
【請求項２】
前記上部構造体および前記ゲート電極は、Ｐｏｌｙ−Ｓｉであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記上部構造体および前記ゲート電極は、アモルファスＳｉであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記下部構造体と前記上部構造体との間には間隙が設けられていることを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記ＭＥＭＳ構造体部は、スイッチ、加速度センサまたはアクチュエータであることを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記ＭＥＭＳ構造体部は、センサであることを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＥＭＳレゾネータ及びＭＥＭＳレゾネータの製造方法に関するものである
。
【背景技術】
【０００２】
近年ＭＥＭＳは加速度センサ、映像デバイスなどで順調にその成長を見せている。ＭＥ
ＭＳは、Micro Electro Mechanical Systemの略称であり、その包含する概念範囲には種
々の解釈があって、マイクロマシン、ＭＳＴ（Micro System Technology）と呼ばれる場
合もあるが、通常、「半導体製造技術を用いて作製された微小な機能素子」を意味するも
のとされる。それらは従来の半導体で培われた微細加工技術をベースとして製造されてい
る。ただ、現在ではＭＥＭＳ単体での製造であるか又は、ＩＣを製造後に後から作りこむ
などのプロセスにより製造されている。それらは電化製品・自動車などに採用され、新た
な市場を開拓している。ＭＥＭＳ製造のプロセスは、従来の半導体微細加工技術をベース
に、アレンジされている。例えば、同一の半導体基板上で能動素子のゲートを形成するの
と同時に形成されたダイアフラムを使用する容量型圧力センサが知られている（例えば、
特許文献１参照）。また、圧力センサの圧力検知部を電子回路の導電層を用いて形成する
ことにより圧力センサ混載半導体装置の小型化、高機能化、高信頼化を図ることが知られ
ている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００４−５２６２９９号公報
【特許文献２】特開２００６−１２６１８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１は、静電容量型のＭＥＭＳ構造体部とＣＭＯＳ（Complement
ary Metal Oxide Semiconductor）回路部のみの同時形成である。特許文献２は、ＭＥＭ
Ｓ構造体部、ＣＭＯＳ回路部、及びＯＮＯ（酸化膜・窒化膜・酸化膜）キャパシタ部を１
チップに同時形成しているが、ＭＥＭＳ構造体部は配線層で作成されている。ＯＮＯキャ
パシタ部は下部電極がシリコン基板の拡散層を使用している。つまり、これまではＣＭＯ
Ｓ回路部とＯＮＯキャパシタ部やＭＥＭＳ構造体部とＣＭＯＳ回路部の同時形成は可能で
あったが、３つのデバイスの同時形成はなかった。その為、以下の不具合があった。ＯＮ
Ｏキャパシタ部がない場合は、ＯＮＯキャパシタ部が使えないので、ＣＭＯＳ回路部構成
に制限が掛かる（バリエーションが狭い）（例えば、ＡＤ変換回路、他の基板電極でない
容量が必要な他の回路など）。また、ＯＮＯキャパシタ部が別ｃｈｉｐのＳＩＰ（System
in Package）構成となり、プロセスが増える、コストが掛かる、及びワイヤボンディン
グなどの配線からのノイズがのる。ＭＥＭＳ構造体部がない場合は、ノイズ増などの上記
不具合がでる。また、Ｐｒｅ−／Ｐｏｓｔ−ＰｒｏｃｅｓｓなどでＭＥＭＳを付加的に加
工する。これは加工工程を兼用することができないので、プロセス数増、コスト増の問題
が発生する。
【０００５】
本発明は、このような従来の問題点に着目してなされたもので、その目的は、プロセス
を簡素化し低コスト化を実現するとともに、さらに、システムを簡素化しノイズ対策を可
能にするＭＥＭＳレゾネータ及びＭＥＭＳレゾネータの製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
（１）本発明に係るＭＥＭＳレゾネータの製造方法は、基板上に形成された半導体デバ
イスとＭＥＭＳ構造体部とを有するＭＥＭＳレゾネータの製造方法であって、前記半導体
デバイスは、上部電極と下部電極とを有するＯＮＯキャパシタ部と、ＣＭＯＳ回路部と、
を含み、前記ＯＮＯキャパシタ部の前記下部電極を、第１シリコン層を用いて、形成する
こと、前記ＭＥＭＳ構造体部の下部構造体と前記ＯＮＯキャパシタ部の上部電極とを、第
２シリコン層を用いて、形成すること、及び、前記ＭＥＭＳ構造体部の上部構造体と前記
ＣＭＯＳ回路部のゲート電極とを、第３シリコン層を用いて、形成すること、を含む。
【０００７】
本発明によれば、ＭＥＭＳ構造体部とＣＭＯＳ回路部とＯＮＯキャパシタ部とを１チッ
プ化できる。これにより、プロセスを簡素化し低コスト化を実現するとともに、さらに、
システムを簡素化しノイズ対策を可能にする。
【０００８】
（２）本発明に係るＭＥＭＳレゾネータは、基板上に形成された半導体デバイスとＭＥ
ＭＳ構造体部とを有するＭＥＭＳレゾネータであって、前記半導体デバイスは、ＯＮＯキ
ャパシタ部とＣＭＯＳ回路部とを含む。
【０００９】
本発明によれば、ＭＥＭＳ構造体部とＣＭＯＳ回路部とＯＮＯキャパシタ部とを１チッ
プ化できる。これにより、プロセスを簡素化し低コスト化を実現するとともに、さらに、
システムを簡素化しノイズ対策を可能にする。
【００１０】
（３）このＭＥＭＳレゾネータにおいて、前記ＭＥＭＳ構造体部は、下部構造体と上部
構造体とを含み、前記ＯＮＯキャパシタ部は、下部電極と上部電極とを含み、前記ＣＭＯ
Ｓ回路部は、ゲート電極を含み、前記ＯＮＯキャパシタ部の前記下部電極は、第１シリコ
ン層を用いて、形成され、前記ＭＥＭＳ構造体部の前記下部構造体と前記ＯＮＯキャパシ
タ部の前記上部電極とは、第２シリコン層を用いて、形成され、前記ＭＥＭＳ構造体部の
前記上部構造体と前記ＣＭＯＳ回路部の前記ゲート電極とは、第３シリコン層を用いて、
形成されていてもよい。
【図面の簡単な説明】
【００１１】
【図１】本発明を適用した実施の形態に係るＭＥＭＳレゾネータを示す概略平面図である。
【図２】本発明を適用した実施の形態に係るＭＥＭＳレゾネータの断面図である。
【図３】本発明を適用した実施の形態に係るＭＥＭＳレゾネータの製造方法ついて説明するための図である。
【図４】本発明を適用した実施の形態に係るＭＥＭＳレゾネータの製造方法ついて説明するための図である。
【図５】本発明を適用した実施の形態に係るＭＥＭＳレゾネータの製造方法ついて説明するための図である。
【発明を実施するための形態】
【００１２】
以下、本発明を適用した実施の形態について図面を参照して説明する。
【００１３】
図１は、本発明を適用した実施の形態に係るＭＥＭＳレゾネータを示す概略平面図であ
る。図２は、本発明を適用した実施の形態に係るＭＥＭＳレゾネータの断面図である。本
実施の形態に係るＭＥＭＳレゾネータ２は、図１に示すように、基板１０と、基板１０上
に形成されたＭＥＭＳ構造体部４と、半導体デバイスとしてのＯＮＯキャパシタ部６及び
ＣＭＯＳ回路部８と、によって構成されている。
【００１４】
基板１０は、単結晶半導体基板、例えば、シリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ
）などの基板を用いることができる。特に、単結晶シリコン基板であることが望ましい。
基板１０の厚さは、１００〜１０００μｍである。
【００１５】
基板１０の表面上には、図２に示すように、素子分離酸化膜１２が形成されている。素
子分離酸化膜１２は、熱酸化膜である。素子分離酸化膜１２は、ＬＯＣＯＳ（Local oxid
ation of silicon）法で形成したフィールド絶縁膜である。素子分離酸化膜１２の膜厚は
、０．１〜２μｍである。素子分離酸化膜１２の上には、ＭＥＭＳ構造体部４及びＯＮＯ
キャパシタ部６が配置されている。
【００１６】
素子分離酸化膜１２の表面上には、ベース窒化膜１４が形成されている。ベース窒化膜
１４は、ＳｉＮ膜である。ベース窒化膜１４の膜厚は、０．１〜２μｍである。ベース窒
化膜１４は、ＭＥＭＳ構造体部４の下に必要である。ベース窒化膜１４は、ＯＮＯキャパ
シタ部６の下にあってもよい。
【００１７】
ベース窒化膜１４の表面上のＭＥＭＳ構造体部４の領域には、ＭＥＭＳ構造体部４の下
部構造体１６とＭＥＭＳ構造体部４の上部構造体１８とが形成されている。ＭＥＭＳ構造
体部４の下部構造体１６は、第２シリコン層５２（図４（Ａ）参照）を用いて、形成され
ている。ＭＥＭＳ構造体部４の下部構造体１６とＯＮＯキャパシタ部６の上部電極３０と
は、第２シリコン層５２を用いて、同時に形成されている。ＭＥＭＳ構造体部４の上部構
造体１８は、第３シリコン層５４（図４（Ｃ）参照）を用いて、形成されている。ＭＥＭ
Ｓ構造体部４の上部構造体１８とＣＭＯＳ回路部８のゲート電極３４とは、第３シリコン
層５４を用いて、同時に形成されている。ＭＥＭＳ構造体部４の下部構造体１６の材質は
、Ｐｏｌｙ−Ｓｉ及びアモルファスＳｉなどである。ＭＥＭＳ構造体部４の下部構造体１
６の厚さは、０．０５〜１００μｍである。ＭＥＭＳ構造体部４の上部構造体１８の材質
は、Ｐｏｌｙ−Ｓｉ及びアモルファスＳｉなどである。ＭＥＭＳ構造体部４の上部構造体
１８の厚さは、０．０５〜１００μｍである。
【００１８】
ＭＥＭＳ構造体部４の下部構造体１６の上部には、第２フィールド層間膜２２が形成さ
れている。ＭＥＭＳ構造体部４の下部構造体１６の上部には、コンタクトホール２４が形
成されている。
【００１９】
ベース窒化膜１４の表面上のＯＮＯキャパシタ部６の領域には、ＯＮＯキャパシタ部６
の下部電極２６が形成されている。ＯＮＯキャパシタ部６の下部電極２６は、第１シリコ
ン層２６（図３（Ａ）参照）を用いて、形成されている。ＯＮＯキャパシタ部６の下部電
極２６の材質は、Ｐｏｌｙ−Ｓｉ及びアモルファスＳｉなどである。ＯＮＯキャパシタ部
６の下部電極２６の厚さは、０．０５〜１００μｍである。
【００２０】
ＯＮＯキャパシタ部６の下部電極２６の上部には、ＯＮＯキャパシタ層間絶縁膜２８が
形成されている。ＯＮＯキャパシタ層間絶縁膜２８は、下部層間絶縁膜２８Ａと中間層間
絶縁膜２８Ｂと上部層間絶縁膜２８Ｃとの３層で構成されている（図３（Ｄ）参照）。Ｏ
ＮＯキャパシタ層間絶縁膜２８の材質は、下部層間絶縁膜２８Ａの箇所がＳｉＯ2／中間
層間絶縁膜２８Ｂの箇所がＳｉ3Ｎ4／上部層間絶縁膜２８Ｃの箇所がＳｉＯ2である。Ｏ
ＮＯキャパシタ層間絶縁膜２８の膜厚は、下部層間絶縁膜２８Ａの箇所が１〜５０ｎｍ／
中間層間絶縁膜２８Ｂの箇所が１〜５０ｎｍ／上部層間絶縁膜２８Ｃの箇所が１〜５０ｎ
ｍである。
【００２１】
ＯＮＯキャパシタ層間絶縁膜２８の上部には、ＯＮＯキャパシタ部６の上部電極３０が
形成されている。ＯＮＯキャパシタ部６の上部電極３０は、第２シリコン層５２（図４（
Ａ）参照）を用いて、形成されている。ＯＮＯキャパシタ部６の上部電極３０とＭＥＭＳ
構造体部４の下部構造体１６とは、第２シリコン層５２を用いて、同時に形成されている
。ＯＮＯキャパシタ部６の上部電極３０の材質は、Ｐｏｌｙ−Ｓｉ及びアモルファスＳｉ
などである。ＯＮＯキャパシタ部６の上部電極３０の厚さは、０．０５〜１００μｍであ
る。
【００２２】
ＯＮＯキャパシタ部６の上部電極３０の上部には第２フィールド層間膜２２が形成され
ている。ＯＮＯキャパシタ部６の上部電極３０の上部には、コンタクトホール２４が形成
されている。
【００２３】
基板１０の表面上のＣＭＯＳ回路部８の領域には、ゲート酸化膜３２、ゲート電極３４
等を有するトランジスタが形成されている。ＣＭＯＳ回路部８のゲート電極３４は、第３
シリコン層５４（図４（Ｃ）参照）を用いて、形成されている。ＣＭＯＳ回路部８のゲー
ト電極３４とＭＥＭＳ構造体部４の上部構造体１８とは、第３シリコン層５４を用いて、
同時に形成されている。ＣＭＯＳ回路部８のゲート電極３４の材質は、Ｐｏｌｙ−Ｓｉ及
びアモルファスＳｉなどである。ＣＭＯＳ回路部８のゲート電極３４の厚さは、０．０５
〜１００μｍである。
【００２４】
ＣＭＯＳ回路部８の上部には第２フィールド層間膜２２が形成されている。ＣＭＯＳ回
路部８の拡散層（ソース、ドレイン）３６の上部には、コンタクトホール２４が形成され
ている。
【００２５】
各領域４，６，８のコンタクトホール２４の内部には、窒化チタン膜とタングステン膜
とからなるプラグ３８が形成されている。
【００２６】
第２フィールド層間膜２２の表面上には、プラグ３８に接続される第１金属配線層４０
が形成されている。第１金属配線層４０の材質は、ＡＬ、Ｃｕ、Ｔｉ、ＴｉＮ、及びＷな
どである。第１金属配線層４０の層間は、０．１〜３μｍである。
【００２７】
第１金属配線層４０の上部には、ヴィアホール４２を介して第１金属配線層４０に接続
される第２金属配線層４４が形成されている。第２金属配線層４４の材質は、ＡＬ、Ｃｕ
、Ｔｉ、ＴｉＮ、及びＷなどである。第２金属配線層４４の層間は、０．１〜３μｍであ
る。第１金属配線層４０と第２金属配線層４４とは、酸化シリコン系の配線層層間膜４６
によって互いに絶縁されている。配線層層間膜４６は、ＣＶＤ酸化膜などである。配線層
層間膜４６の膜厚は、０．２〜１μｍである。本実施の形態の半導体装置の製造に当たっ
ては、要所でＣＭＰ（Chemical Mechanical Polishing）を用いている。このため、第１
金属配線層４０と第２金属配線層４４とは、概ね平坦に形成されている。
【００２８】
第２金属配線層４４の表面上には、パッシベーション膜４８が形成されている。パッシ
ベーション膜４８は、ＣＶＤ酸化膜、ＣＶＤ−ＳｉＮ膜、及びポリイミド膜などである。
パッシベーション膜４８の膜厚は、酸化膜＝０．１〜２μｍ、窒化膜＝０．１〜５μｍ、
及びポリイミド膜＝０．５〜２０μｍである。
【００２９】
ＭＥＭＳ構造体部４の開口部２０は、下部構造体１６の一部及び上部構造体１８の可動
部分にほぼ対応する領域で、下部構造体１６と上部構造体１８との間に所定の間隙が確保
されるように開口されている。
【００３０】
本実施の形態によれば、ＭＥＭＳ構造体部とＣＭＯＳ回路部とＯＮＯキャパシタ部とを
１チップ化できる。これにより、プロセスを簡素化し低コスト化を実現するとともに、さ
らに、システムを簡素化しノイズ対策を可能にする。
【００３１】
なお、ＭＥＭＳ構造体部４は、スイッチ、加速度センサ、およびアクチュエータなどで
あってもよい。ＣＭＯＳ回路部８は、温度補償のための温度センサ、アナログ・デジタル
変換回路、論理回路、クロック、および電源制御回路等のアナログ・デジタル混載回路で
あってもよい。
【００３２】
次に、本発明を適用した実施の形態に係るＭＥＭＳレゾネータの製造方法について図面
を参照して説明する。
【００３３】
図３から図５は、本発明を適用した実施の形態に係るＭＥＭＳレゾネータの製造方法つ
いて説明するための図である。本実施の形態に係るＭＥＭＳレゾネータの製造方法は、先
ず、図３（Ａ）に示すように、第１シリコン層２６を形成する。具体的には、基板１０に
素子分離酸化膜（Ｌｏｃｏｓ、トレンチなど）１２を形成後、リリース時のアンカーとな
る第１窒化シリコン膜１４を形成する。第１窒化シリコン膜１４は、ベース窒化膜１４（
図２参照）である。その後、第１窒化シリコン膜１４に第１シリコン層２６を形成する。
第１シリコン層２６の材質は、Ｐｏｌｙ−Ｓｉ及びアモルファスＳｉなどである。第１シ
リコン層２６の層間は、０．０５〜１００μｍである。第１シリコン層２６は、ＯＮＯキ
ャパシタ部６（図２参照）の下部電極２６である。第１シリコン層２６を用いることによ
り、ＯＮＯキャパシタ部６の下部電極２６は、形成される。
【００３４】
次に、図３（Ｂ）に示すように、下部層間絶縁膜２８Ａを形成する。具体的には、第１
シリコン層２６の表面を酸化することにより、ＯＮＯキャパシタ部６のＯＮＯキャパシタ
層間絶縁膜２８（図２参照）の下部層間絶縁膜２８Ａを形成する。
【００３５】
次に、図３（Ｃ）に示すように、第２窒化シリコン膜２８Ｂを形成する。具体的には、
下部層間絶縁膜２８Ａ及びベース窒化膜１４の一部に第２窒化シリコン膜２８Ｂを形成す
る。第２窒化シリコン膜２８Ｂは、中間層間絶縁膜２８Ｂになる。中間層間絶縁膜２８Ｂ
は、ＯＮＯキャパシタ層間絶縁膜２８の一層である。
【００３６】
次に、図３（Ｄ）に示すように、上部層間絶縁膜２８Ｃを形成する。具体的には、中間
層間絶縁膜２８Ｂの表面を酸化し、上部層間絶縁膜２８Ｃを形成する。上部層間絶縁膜２
８Ｃは、ＯＮＯキャパシタ層間絶縁膜２８の一層である。
【００３７】
次に、図４（Ａ）に示すように、第２シリコン層５２を形成する。具体的には、ベース
窒化膜１４及び上部層間絶縁膜２８Ｃに第２シリコン層５２を形成する。第２シリコン層
５２の材質は、Ｐｏｌｙ−Ｓｉ及びアモルファスＳｉなどである。第２シリコン層５２の
層間は、０．０５〜１００μｍである。第２シリコン層５２は、不純物を導入してもよい
。例えば、イオン注入、熱拡散などである。第２シリコン層５２は、ＭＥＭＳ構造体部４
（図２参照）の下部構造体１６及びＯＮＯキャパシタ部６の上部電極３０である。第２シ
リコン層５２を用いることにより、ＭＥＭＳ構造体部４の下部構造体１６及びＯＮＯキャ
パシタ部６の上部電極３０は、同時に形成される。
【００３８】
本実施の形態によれば、上記のように、兼用することで工程数増加を防ぎ、同時形成を
実現している。
【００３９】
次に、図４（Ｂ）に示すように、ゲート酸化膜３２を形成する。具体的には、今まで形
成されていた酸化膜は一度剥いで新しく酸化しなおす。ゲート酸化膜３２を形成すること
により、第２シリコン層５２の表面も同時に酸化される。第２シリコン層５２の表面を酸
化することは、ＭＥＭＳ構造体部４の下部構造体１６とＯＮＯキャパシタ部６の上部電極
３０との表面を酸化することになる。ＭＥＭＳ構造体部４の下部構造体１６の表面の酸化
は、ＭＥＭＳ構造体部４のギャップ厚みとなる。酸化工程は、Ｌｖ、Ｈｖ用などとゲート
酸化膜を作り分ける場合、必要に応じて、複数回行ってもよい。その場合、ＣＭＯＳ回路
部８の２ｎｄ−ゲート酸化とＭＥＭＳ構造体部４のギャップ酸化、また、ＣＭＯＳ回路部
８の２ｎｄ以降のゲート酸化とＭＥＭＳ構造体部４のギャップ酸化が兼用される工程にな
る。また、ＥＥＰＲＯＭなどのトンネル酸化膜形成も兼用が可能である。上記シリコン膜
のデポだけでなく、リソグラフィー工程も当然兼用である。
【００４０】
本実施の形態によれば、上記のように、兼用することで工程数増加を防ぎ、同時形成を
実現している。
【００４１】
次に、図４（Ｃ）に示すように、第３シリコン層５４を形成する。具体的には、ＣＭＯ
Ｓ回路部８（図２参照）のゲート酸化膜３２、ＯＮＯキャパシタ部６の上部電極３０、及
びＭＥＭＳ構造体部４の下部構造体１６に第３シリコン層５４を形成する。第３シリコン
層５４の材質は、Ｐｏｌｙ−Ｓｉ及びアモルファスＳｉなどである。第３シリコン層５４
の層間は、０．０５〜１００μｍである。第３シリコン層５４は、ＭＥＭＳ構造体部４の
上部構造体１８及びＣＭＯＳ回路部８のゲート電極３４である。第３シリコン層５４を用
いることにより、ＭＥＭＳ構造体部４の上部構造体１８及びＣＭＯＳ回路部８のゲート電
極３４は、同時に形成される。
【００４２】
本実施の形態によれば、上記のように、兼用することで工程数増加を防ぎ、同時形成を
実現している。
【００４３】
次に、図４（Ｄ）に示すように、サリサイド領域５６を形成する。具体的には、サリサ
イドする領域（配線箇所）を分けて、酸化膜を除去する。その後、全体にＴｉを堆積させ
、熱処理を行うと、酸化膜が除去された部分がサリサイド化される。この工程は、リリー
スエッチングに体制のあるシリサイドの場合、第３シリコン層５４をデポした後に全面シ
リサイドしてもよい。サリサイドされていないＴｉの領域は、ＲＣＡ洗浄などで除去する
。サリサイド領域５６の材質は、Ｔｉ、Ｗ、Ｍｏ、Ｃｏ、Ｎｉ、Ｔａ、Ｐｔ、及びＰｄな
どである。サリサイド領域５６の厚さは、０．０１〜１μｍである。
【００４４】
本実施の形態のＭＥＭＳレゾネータの製造方法は、それぞれのシリコン層は不純物注入
（または熱拡散）を行ったり、シリサイド化したりして、抵抗を下げてもよい。ただし、
ＭＥＭＳ構造体部４はシリサイドの選択が可能（リリースで溶けるなどの場合により選択
する）である。
【００４５】
次に、図５（Ａ）に示すように、第２フィールド層間膜２２を形成する。具体的には、
ＭＥＭＳ構造体部４の下部構造体１６の上部、ＯＮＯキャパシタ部６の上部電極３０の上
部、及びＣＭＯＳ回路部８の上部に第２フィールド層間膜２２を形成する。薄膜成膜加工
法は、ＬＴＯ、ＨＴＯ、ＰＳＧ、ＢＰＳＧ、及びＳＯＧなどを用いる。このため、第２フ
ィールド層間膜２２は、概ね平坦に形成される。
【００４６】
次に、図５（Ｂ）に示すように、第１金属配線層４０、配線層層間膜４６、第２金属配
線層４４、及びパッシベーション膜４８を形成する。具体的には、第２フィールド層間膜
２２のＭＥＭＳ構造体部４の下部構造体１６の上部、ＯＮＯキャパシタ部６の上部電極３
０の上部、及びＣＭＯＳ回路部８の拡散層（ソース、ドレイン）３６の上部にコンタクト
ホール２４を形成する。コンタクトホール２４の内部にプラグ３８を形成する。サリサイ
ド領域の表面上には、プラグ３８が形成される。第２フィールド層間膜２２の表面上にプ
ラグ３８に接続される第１金属配線層４０を形成する。第１金属配線層４０の上部にヴィ
アホール４２を介して第１金属配線層４０に接続される第２金属配線層４４を形成する。
第１金属配線層４０と第２金属配線層４４とは、配線層層間膜４６によって互いに絶縁さ
れるように形成する。本実施の形態の半導体装置の製造に当たっては、要所でＣＭＰ（Ch
emical Mechanical Polishing）を用いている。このため、第１金属配線層４０と第２金
属配線層４４とは、概ね平坦に形成される。配線層は、複数層形成してもよい。第２金属
配線層４４の表面上にパッシベーション膜４８を形成する。
【００４７】
次に、図２に示すように、リリースエッチングを行う。具体的には、ＭＥＭＳ構造体部
以外は、レジスト、ポリイミドなどの耐性有機膜で保護し、リリースエッチングを行う。
【００４８】
本実施の形態によれば、ＭＥＭＳ構造体をシリコン基板表面にトランジスタ等の半導体
デバイスと同時に作成するプロセスにおいて、ＭＥＭＳ構造体部４とＯＮＯキャパシタ部
６とＣＭＯＳ回路部８とを同時形成的に作成することができる。また、ＭＥＭＳ構造体部
４やＣＭＯＳ回路部８のゲート電極３４、ＯＮＯキャパシタ部６の電極２６，３０は全て
シリコンの堆積層で構成されている。さらに、ＭＥＭＳ構造体部４とＯＮＯキャパシタ部
６とＣＭＯＳ回路部８との電極形成や層間絶縁膜の形成をそれぞれの工程で兼用しながら
、工程数を大幅に増やすことなく、効率的に作成するフローが実現できる。これにより、
３つのデバイスが、それぞれ不具合が出ることなく、１チップ上に作成できる。また、Ｍ
ＥＭＳ構造体部４−ＣＭＯＳ回路部８のチップ上にＯＮＯキャパシタ部６が搭載できるこ
とにより、ＣＭＯＳ回路部８の設計バリエーションが広がり（検出、増幅、演算、ＡＤ変
換など様々）、製品の利便性が向上する。
【００４９】
本実施の形態によれば、ＭＥＭＳ構造体部とＣＭＯＳ回路部とＯＮＯキャパシタ部とを
１チップ化できる。これにより、プロセスを簡素化し低コスト化を実現するとともに、さ
らに、システムを簡素化しノイズ対策を可能にする。
【００５０】
本実施の形態は、シリコン材料を使ったＭＥＭＳ構造体でＭＥＭＳ構造体部と半導体デ
バイス（ＣＭＯＳ、ＯＮＯキャパシタ）を１チップ化したい製品に活用できる。ＭＥＭＳ
構造体部の適用分野は、センサ類、ＲＦ関係、スイッチ、映像関係などに活用できる。
【符号の説明】
【００５１】
２…ＭＥＭＳレゾネータ、４…ＭＥＭＳ構造体部、６…ＯＮＯキャパシタ部、８…ＣＭ
ＯＳ回路部、１０…基板、１２…素子分離酸化膜、１４…ベース窒化膜（第１窒化シリコ
ン膜）、１６…下部構造体、１８…上部構造体、２０…開口部、２２…第２フィールド層
間膜、２４…コンタクトホール、２６…下部電極（第１シリコン層）、２８…ＯＮＯキャ
パシタ層間絶縁膜、２８Ａ…下部層間絶縁膜、２８Ｂ…第２窒化シリコン膜（中間層間絶
縁膜）、２８Ｃ…上部層間絶縁膜、３０…上部電極、３２…ゲート酸化膜、３４…ゲート
電極、３６…拡散層（ソース、ドレイン）、３８…プラグ、４０…第１金属配線層、４２
…ヴィアホール、４４…第２金属配線層、４６…配線層層間膜、４８…パッシベーション
膜、５２…第２シリコン層、５４…第３シリコン層、５６…サリサイド領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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