(57)【特許請求の範囲】
【請求項１】
パルス幅変調（ＰＷＭ）信号を入力する入力端子と、ソースが第１の電源端子に接続された第１のＰＭＯＳトランジスタと、ソースが接地端子に接続され、ドレインが当該第１のＰＭＯＳトランジスタのドレインに接続された第１のＮＭＯＳトランジスタと、前記入力端子に接続され、前記第１のＰＭＯＳトランジスタにゲート信号を供給する第１のゲート電圧生成回路と、前記入力端子に接続され、前記第１のＮＭＯＳトランジスタにゲート信号を供給する第２のゲート電圧生成回路と、前記第１のＰＭＯＳトランジスタのドレイン及び前記第１のＮＭＯＳトランジスタのドレインの接続点に設けられ、誘導素子を駆動する信号を出力する出力端子と、前記出力端子の電位変化を検出して前記第１のＮＭＯＳトランジスタのオンオフを制御するように構成された電圧検出回路とを備え、前記電圧検出回路は、第２のＮＭＯＳトランジスタ及び第１の抵抗から構成されたソースフォロワ回路と、容量と、前記第２のＮＭＯＳトランジスタとは耐圧の異なる第２のＰＭＯＳトランジスタ及び第２の抵抗から構成されたソース接地増幅回路と、前記第１のゲート電圧生成回路の生成するゲート信号に基づいて前記容量の一端と第２の電源端子とを接離するスイッチとからなり、前記ソースフォロワ回路の第２のＮＭＯＳトランジスタのドレインは前記出力端子に接続され、ソースは前記第１の抵抗の一端に接続され、前記第１の抵抗の他端は接地され、前記容量の他端は前記第２のＮＭＯＳトランジスタのソースに接続され、前記ソース接地増幅回路の第２のＰＭＯＳトランジスタのゲートは前記容量の一端に接続され、ソースは前記第２の電源端子に接続され、ドレインは前記第２のゲート電圧生成回路に接続され、前記第２の抵抗は一端が前記第２のＰＭＯＳトランジスタのドレインに接続され、他端が接地され、前記第１のゲート電圧生成回路は、前記入力端子と前記第１のＰＭＯＳトランジスタのゲート間にＯＲ回路および該ＯＲ回路の出力電圧を前記第１の電源端子の電圧に変換するレベルシフト回路を有し、前記ＯＲ回路の第１の入力端には前記入力端子からＰＷＭ信号が入力され、前記ＯＲ回路の第２の入力端は第１の遅延回路を介して前記第１のＮＭＯＳトランジスタのゲートに接続され、前記ＯＲ回路の出力端は前記第１のＰＭＯＳトランジスタのゲートに接続され、前記第２のゲート電圧生成回路は、前記入力端子と前記第１のＮＭＯＳトランジスタのゲート間にＡＮＤ回路を有し、当該ＡＮＤ回路の第１の入力端は第２の遅延回路を介して前記電圧検出回路の出力に接続され、前記ＡＮＤ回路の第２の入力端には前記入力端子からＰＷＭ信号が入力され、前記ＡＮＤ回路の出力端は前記第１のＮＭＯＳトランジスタのゲートに接続されていることを特徴とする誘導素子駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘導素子を駆動する高電圧ＤＣ−ＤＣコンバータもしくは高電圧スイッチングレギュレータ等に有効な駆動回路に関するものである。
【背景技術】
【０００２】
図３は、従来の誘導素子（インダクタ）Ｌ１を駆動する高電圧向けの誘導素子駆動回路を含む電源回路である。この電源回路は、パルス幅変調（ＰＷＭ）信号を入力する入力端子１１０と、ソースが第１の電源端子（この例では１５Ｖ）に接続されたＰＭＯＳ高耐圧トランジスタＭ０と、ソースが接地端子に接続され、ドレインが当該ＰＭＯＳ高耐圧トランジスタＭ０のドレインに接続された第１のＮＭＯＳ高耐圧トランジスタＭ１と、ＰＭＯＳ高耐圧トランジスタＭ０のドレイン及び第１のＮＭＯＳ高耐圧トランジスタＭ１のドレインの接続点に設けられ、誘導素子（インダクタ）Ｌ１を駆動する信号を出力する出力端子（ＬＸ）１１１と、出力端子（ＬＸ）１１１の電位変化を検出しＰＭＯＳ高耐圧トランジスタＭ０をオフしてから第１のＮＭＯＳ高耐圧トランジスタＭ１がオンするように構成された電圧検出回路１０９とを備えている。
【０００３】
電圧検出回路１０９は、第２のＮＭＯＳ高耐圧トランジスタＭ２及び第１の抵抗Ｒ１から構成されたソースフォロワ回路と、低耐圧のＮＭＯＳトランジスタＭ３と、第２の抵抗Ｒ２とからなり、ソースフォロワ回路の第２のＮＭＯＳ高耐圧トランジスタＭ２のドレインは出力端子（ＬＸ）１１１に接続され、ソースは第１の抵抗Ｒ１の一端に接続され、第１の抵抗Ｒ１の他端は接地され、低耐圧のＮＭＯＳトランジスタＭ３のゲートは第２のＮＭＯＳ高耐圧トランジスタＭ２のソースに接続され、ソースは接地され、ドレインは第２の抵抗Ｒ２の一端に接続され、第２の抵抗Ｒ２の他端は第２の電源端子（この例では５Ｖ）に接続されている。また、ＮＭＯＳトランジスタＭ３のドレインは、ＮＯＴ回路１１２、ラッチ回路１０８を介して第２の遅延回路１０５に接続されている。
ＰＭＯＳ高耐圧トランジスタＭ０のゲート電圧生成回路は、入力端子１１０とＰＭＯＳ高耐圧トランジスタＭ０のゲート間に形成されたオア（ＯＲ）回路１０２を有し、ＯＲ回路１０２の第１の入力端には入力端子１１０からＰＷＭ信号が入力され、第２の入力端は第１の遅延回路１０１を介して第１のＮＭＯＳ高耐圧トランジスタＭ１のゲートに接続され、ＯＲ回路１０２の出力端は、レベルシフト回路１０３、バッファ回路１０４を介してＰＭＯＳ高耐圧トランジスタＭ０のゲートに接続されている。
【０００４】
第１のＮＭＯＳ高耐圧トランジスタＭ１のゲート電圧生成回路は、入力端子１１０と第１のＮＭＯＳ高耐圧トランジスタＭ１のゲート間に形成されたアンド（ＡＮＤ）回路１０６を有し、ＡＮＤ回路１０６の第１の入力端には第２の遅延回路１０５が接続され、第２の入力端には入力端子１１０からのＰＷＭ信号が入力され、出力端は、バッファ回路１０７を介して第１のＮＭＯＳ高耐圧トランジスタＭ１のゲートに接続されている。
従来の誘導素子駆動回路は、第２のＮＭＯＳ高耐圧トランジスタＭ２でＬＸ端子電圧をクランプし、ＮＭＯＳトランジスタＭ３と抵抗Ｒ２とにより出力高耐圧トランジスタＭ０及びＭ１の接続点の電位低下を検出し、出力高耐圧トランジスタを構成するＰＭＯＳ高耐圧トランジスタＭ０がオフしてから、第１のＮＭＯＳ高耐圧トランジスタＭ１がオンするように制御し、ＰＭＯＳ高耐圧トランジスタＭ０及び第１のＮＭＯＳ高耐圧トランジスタＭ１の導通期間が重ならないように制御することを特徴としている。
【０００５】
従来の誘導素子駆動回路に形成された電圧検出回路の動作を具体的に説明する。
（１）  まず、ＰＭＯＳ高耐圧トランジスタＭ０のゲート（ＰＧＡＴＥ）にハイレベルの信号が入力されて、ＰＭＯＳ高耐圧トランジスタＭ０がオフ状態になる。
（２）  （１）の動作により、出力端子（ＬＸ）１１１の端子電圧は、１５Ｖから−０．６Ｖに下がり、第２のＮＭＯＳ高耐圧トランジスタＭ２のソースの端子電圧（ＶＳ）（５−ＶＴＨ（しきい値電圧））も−０．６Ｖに低下する。
（３）  第２のＮＭＯＳ高耐圧トランジスタＭ２のソースの端子電圧（ＶＳ）が−０．６Ｖに低下すると、この電圧はＮＭＯＳトランジスタＭ３のゲートに印加されてＮＭＯＳトランジスタＭ３をオフ状態にする。
（４）  第２の抵抗Ｒ２及びＮＭＯＳトランジスタＭ３のドレインノードにある寄生容量により、それらの時定数によりドレインが０Ｖから５Ｖ（Ｈｉｇｈ）になる。
（５）  ＮＭＯＳトランジスタＭ３のドレインとラッチ回路１０８との間にはＮＯＴ回路１１２が挿入されているので、ＮＭＯＳトランジスタＭ３のドレインからの出力が反転してラッチ回路１０８の入力は、０Ｖ（Ｌｏｗ）になる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３６３７９０４号公報  特許文献１には、同期整流型電源回路などにおいて、貫通電流の低減を図った電源回路が開示されている。開示された電源回路は、電源電圧と基準電位間に直列に接続された上位トランジスタと下位トランジスタを有し、前記各トランジスタを各ＰＷＭ信号にてオン、オフさせ、出力としてＰＷＭ制御された直流出力電圧を得るＤＣ−ＤＣ変換回路と、前記上位トランジスタと前記下位トランジスタの接続点の中間ノードに接続されたレベルシフタを含むロジック回路を有し、前記上位トランジスタがオフした後に、前記中間ノード電位が所定の電位以下になったことを検出したときに前記下位トランジスタをオンさせる信号を出力する検出手段を有するＰＷＭ手段とを具備している。上位トランジスタがオフしたときに、中間ノード電位は下降していき、この中間ノード電位が所定の電位以下になったときに下位トランジスタをオンさせることになるので、上位トランジスタが確実にオフした後に下位トランジスタをオンさせることができ、上位トランジスタのオフ時に、上位トランジスタと下位トランジスタ間に貫通電流が流れることはない。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図３に示された誘導素子駆動回路において、発生する遅延時間が遅延回路１０１、１０５よりも大きくなってしまうことが問題である。出力回路高耐圧トランジスタ接続点の電位が低下するとＮＭＯＳトランジスタＭ３がオフするが、第２の抵抗Ｒ２とＮＭＯＳトランジスタＭ３のドレインノードの寄生容量による時定数によって、動作速度が遅くなってしまう。また、第２の抵抗Ｒ２を小さくすれば、遅延時間が小さくなるが、消費電流が大きくなるために抵抗を小さくするには限度がある。
本発明は、このような事情によりなされたものであり、低消費電流化と高速動作化のトレードオフを克服し、貫通電流防止と駆動効率向上を可能にする誘導素子駆動回路を提供する。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の誘導素子駆動回路では容量を挿入した電圧検出回路を用いることを特徴としている。
【０００９】
すなわち、本発明の誘導素子駆動回路は、パルス幅変調（ＰＷＭ）信号を入力する入力端子と、ソースが第１の電源端子に接続された第１のＰＭＯＳトランジスタと、ソースが接地端子に接続され、ドレインが当該第１のＰＭＯＳトランジスタのドレインに接続された第１のＮＭＯＳトランジスタと、前記入力端子に接続され、前記第１のＰＭＯＳトランジスタにゲート信号を供給する第１のゲート電圧生成回路と、前記入力端子に接続され、前記第１のＮＭＯＳトランジスタにゲート信号を供給する第２のゲート電圧生成回路と、前記第１のＰＭＯＳトランジスタのドレイン及び前記第１のＮＭＯＳトランジスタのドレインの接続点に設けられ、誘導素子を駆動する信号を出力する出力端子と、前記出力端子の電位変化を検出して前記第１のＮＭＯＳトランジスタのオンオフを制御するように構成された電圧検出回路とを備え、前記電圧検出回路は、第２のＮＭＯＳトランジスタ及び第１の抵抗から構成されたソースフォロワ回路と、容量と、前記第２のＮＭＯＳトランジスタとは耐圧の異なる第２のＰＭＯＳトランジスタ及び第２の抵抗から構成されたソース接地増幅回路と、前記第１のゲート電圧生成回路の生成するゲート信号に基づいて前記容量の一端と第２の電源端子とを接離するスイッチとからなり、前記ソースフォロワ回路の第２のＮＭＯＳトランジスタのドレインは前記出力端子に接続され、ソースは前記第１の抵抗の一端に接続され、前記第１の抵抗の他端は接地され、前記容量の他端は前記第２のＮＭＯＳトランジスタのソースに接続され、ソースは前記第２の電源端子に接続され、ドレインは前記第２のゲート電圧生成回路に接続され、前記第２の抵抗は一端が前記第２のＰＭＯＳトランジスタのドレインに接続され、他端が接地され、前記第１のゲート電圧生成回路は、前記入力端子と前記第１のＰＭＯＳトランジスタのゲート間にＯＲ回路および該ＯＲ回路の出力電圧を前記第１の電源端子の電圧に変換するレベルシフト回路を有し、前記ＯＲ回路の第１の入力端には前記入力端子からＰＷＭ信号が入力され、前記ＯＲ回路の第２の入力端は第１の遅延回路を介して前記第１のＮＭＯＳトランジスタのゲートに接続され、前記ＯＲ回路の出力端は前記第１のＰＭＯＳトランジスタのゲートに接続され、前記第２のゲート電圧生成回路は、前記入力端子と前記第１のＮＭＯＳトランジスタのゲート間にＡＮＤ回路を有し、当該ＡＮＤ回路の第１の入力端は第２の遅延回路を介して前記電圧検出回路の出力に接続され、前記ＡＮＤ回路の第２の入力端には前記入力端子からＰＷＭ信号が入力され、前記ＡＮＤ回路の出力端は前記第１のＮＭＯＳトランジスタのゲートに接続されていることを特徴としている。
【発明の効果】
【００１０】
本発明によれば、低消費電力化が可能で、高速動作により駆動効率が向上し、貫通電流を防止する誘導素子駆動回路が得られる。
【図面の簡単な説明】
【００１１】
【図１】実施例１に係る誘導素子駆動回路を含む電源回路図。
【図２】図１に示す誘導素子駆動回路を流れる信号の流れを説明するタイミングチャート。
【図３】従来の誘導素子駆動回路を含む電源回路図。
【発明を実施するための形態】
【００１２】
本発明の誘導素子駆動回路は、高電圧を高耐圧素子である第２のＮＭＯＳトランジスタＭ２でクランプして、低耐圧素子であるＰＭＯＳトランジスタＭ３と抵抗Ｒ２と容量Ｃ１により出力回路の一対の高耐圧トランジスタ接続点の電位低下を検出し、出力回路のＰＭＯＳ高耐圧トランジスタＭ０がオフしてから、ＮＭＯＳ高耐圧トランジスタＭ１がオンするように制御して低消費電流化と高速動作化のトレードオフを克服し、貫通電流を防止することを特徴としている。
以下、本発明の好適な実施の形態を図面を参照して説明する。
【実施例１】
【００１３】
図１及び図２を参照して実施例１を説明する。
図１は、実施例１に係る誘導素子駆動回路を含む電源回路図であり、図２は、図１に示す誘導素子駆動回路を流れる信号の流れを説明するタイミングチャートである。
図１に示すように、誘導素子駆動回路は、パルス幅変調（ＰＷＭ）信号を入力する入力端子１１と、ソースが第１の電源端子（この実施例では１５Ｖ）に接続されたＰＭＯＳ高耐圧トランジスタＭ０と、ソースが接地端子ＧＮＤに接続され、ドレインが当該ＰＭＯＳ高耐圧トランジスタＭ０のドレインに接続された第１のＮＭＯＳ高耐圧トランジスタＭ１と、ＰＭＯＳ高耐圧トランジスタＭ０のドレイン及び第１のＮＭＯＳ高耐圧トランジスタＭ１のドレインの接続点に設けられ、誘導素子（インダクタ）Ｌ１を駆動する信号を出力する出力端子（ＬＸ）１２と、前記接続点の電位変化を検出してＰＭＯＳ高耐圧トランジスタＭ０をオフした後に第１のＮＭＯＳ高耐圧トランジスタＭ１がオンするように構成された電圧検出回路９とを備えている。
【００１４】
電圧検出回路９は、第２のＮＭＯＳ高耐圧トランジスタＭ２及び第１の抵抗Ｒ１から構成されたソースフォロワ回路と、容量Ｃ１と、ＰＭＯＳトランジスタＭ３及び第２の抵抗Ｒ２から構成されたソース接地増幅回路と、容量Ｃ１の一端と第２の電源端子（この実施例では５Ｖ）とを接離するスイッチＳ１とからなり、ソースフォロワ回路の第２のＮＭＯＳ高耐圧トランジスタＭ２のドレインは出力端子１２に接続され、ソースは第１の抵抗Ｒ１の一端に接続され、第１の抵抗Ｒ１の他端は接地され、容量Ｃ１の他端は第２のＮＭＯＳ高耐圧トランジスタＭ２のソースに接続され、スイッチＳ１の接離によって、容量Ｃ１の一端は第２の電源端子に接続されたり切り離されたりし、ソース接地増幅回路のＰＭＯＳトランジスタＭ３のゲートは容量Ｃ１の一端に接続され、ソースは第２の電源端子に接続され、ドレインはラッチ回路８を介して第２の遅延回路５に接続され、第２の抵抗Ｒ２は一端がＰＭＯＳトランジスタＭ３のドレインに接続され、他端が接地されている。
【００１５】
ＰＭＯＳ高耐圧トランジスタＭ０のゲート電圧生成回路は、入力端子１１とＰＭＯＳ高耐圧トランジスタＭ０のゲート間に形成されたＯＲ回路２を有し、ＯＲ回路２の第１の入力端には入力端子１１からＰＷＭ信号が入力され、第２の入力端は第１の遅延回路１を介して第１のＮＭＯＳ高耐圧トランジスタＭ１のゲートに接続され、出力端はレベルシフト回路（ＬＳ）３およびバッファ回路４を介してＰＭＯＳ高耐圧トランジスタＭ０のゲートに接続されている。
第１のＮＭＯＳ高耐圧トランジスタＭ１のゲート電圧生成回路は、入力端子１１と第１のＮＭＯＳ高耐圧トランジスタＭ１のゲート間に形成されたＡＮＤ回路６を有し、ＡＮＤ回路６の第１の入力端には第２の遅延回路５が接続され、ＡＮＤ回路６の第２の入力端には入力端子１１からＰＷＭ信号が入力され、ＡＮＤ回路６の出力端はバッファ回路７を介して第１のＮＭＯＳ高耐圧トランジスタＭ１のゲートに接続されている。
ＰＭＯＳ高耐圧トランジスタＭ０がオフとなって電位の変化した出力端子１２の電圧を電圧検出回路９により検出し、この電圧検出回路９からＨｉｇｈの信号を出力することにより第１のＮＭＯＳ高耐圧トランジスタＭ１をオンする。すなわち、ＰＭＯＳ高耐圧トランジスタＭ０をオフしてから第１のＮＭＯＳ高耐圧トランジスタＭ１をオンすることにより、これらのトランジスタの導通期間が重ならないようにする。
【００１６】
図１に示すように、ＯＲ回路２とレベルシフト回路３との間には否定回路（ＮＯＴ回路）１０の入力端が接続され、出力端はスイッチＳ１に接続されている。レベルシフト回路３は入力するＰＷＭ信号の電圧と出力回路の電源電圧が異なるために設けられている。バッファ回路４、７は高耐圧トランジスタＭ０、Ｍ１の大きなゲート容量を駆動するために設けられている。
誘導素子駆動回路の基本動作は、入力されたＰＷＭ信号に基づいて、電位の異なる電源間に直列接続されたＰＭＯＳ高耐圧トランジスタＭ０およびＮＭＯＳ高耐圧トランジスタＭ１が相補的にオンオフすることによって所定のパルス信号を出力端子（ＬＸ）１２から出力する。このパルス信号は誘導素子Ｌ１を駆動し、この誘導素子Ｌ１に一端が接続され他端が接地された容量Ｃ２によって安定した出力電圧を生成する。
【００１７】
本発明では、ＬＸ端子電圧とＮＭＯＳ高耐圧トランジスタＭ１のゲート電圧（ＮＧＡＴＥ電圧）をフィードバックして遅延時間を設けることにより、ＰＭＯＳ高耐圧トランジスタＭ０とＮＭＯＳ高耐圧トランジスタＭ１が同時にオンしないようにデッドタイムを生成し、貫通電流を防止する。
遅延回路１は、第１のＮＭＯＳ高耐圧トランジスタＭ１のゲート信号ＮＧＡＴＥを遅延させてデッドタイムを決定する回路である。ＯＲ回路２は、第１及び第２の入力端にいずれか一方もしくは双方に１（ハイ：以下「Ｈｉｇｈ」で表す）が入力した場合にＨｉｇｈレベルを出力し、双方に０（ロウ：以下「Ｌｏｗ」で表す）が入力した場合にＬｏｗレベルを出力する。ＰＷＭ信号がＨｉｇｈとなると、ＯＲ回路２は、レベルシフト回路３及びバッファ回路４を介して即座にＰＭＯＳ高耐圧トランジスタＭ０をオフさせる。
続いて、ＰＭＯＳ高耐圧トランジスタＭ０がオンするためにはＯＲ回路２に入力するＰＷＭ信号及び遅延回路１の出力が共にＬｏｗでなければならない。第１のＮＭＯＳ高耐圧トランジスタＭ１のゲートがＬｏｗになり、このＬｏｗ信号が遅延回路１を通してから後にＰＭＯＳ高耐圧トランジスタＭ０がオンすることになるので、出力回路高耐圧トランジスタＭ０、Ｍ１の貫通電流を防止することができる。
【００１８】
一方、第１のＮＭＯＳ高耐圧トランジスタＭ１がオンするためにはＰＷＭ信号と遅延回路５の出力がＨｉｇｈレベルであることが必要である。ＨｉｇｈレベルのＰＷＭ信号と遅延回路５のＨｉｇｈレベル出力がＡＮＤ回路６に入力してＡＮＤ回路６はＨｉｇｈ信号を出力する。ＡＮＤ回路は、２入力がＨｉｇｈの場合にＨｉｇｈ信号を出力し、２入力のいずれか一方もしくは双方がＬｏｗの場合にＬｏｗ信号を出力する。
電圧検出回路９は、出力端子（ＬＸ）１２におけるＬＸ端子電圧ＶＬＸがＬｏｗレベルになったことを検知し、Ｈｉｇｈ信号を出力する。すなわち、ＰＭＯＳ高耐圧トランジスタＭ０がオフした事を検知した後に第１のＮＭＯＳ高耐圧トランジスタＭ１をオンするので、貫通電流を防止することができる。
【００１９】
電圧検出回路９をさらに詳しく説明する。
ＰＭＯＳ高耐圧トランジスタＭ０がオン、第１のＮＭＯＳ高耐圧トランジスタＭ１がオフであって、入力端子１１から入力したＰＷＭ信号がＬｏｗレベルのときにスイッチＳ１は閉じており、ＰＭＯＳトランジスタＭ３のゲートに加わるＶＸ端子電圧は５Ｖとなる（図２参照）。また、ＰＭＯＳ高耐圧トランジスタＭ０はオンしているので、出力端子（ＬＸ）１２からは高電圧（１５Ｖ）が出力されている。高耐圧の第２のＮＭＯＳ高耐圧トランジスタＭ２のゲート電圧は５Ｖであり、ソース電圧（ＶＳ端子電圧）は５Ｖ−ＶＴＨＮ（ＶＴＨＮは第２のＮＭＯＳ高耐圧トランジスタＭ２のしきい値＝ほぼ４Ｖ）となる。第２のＮＭＯＳ高耐圧トランジスタＭ２のソースに接続された容量Ｃ１にはＶＸ−ＶＳ＝ＶＴＨＮ（＝ほぼ１Ｖ）が充電される。ＰＭＯＳトランジスタＭ３はオフしてラッチ回路８の入力電圧がＬｏｗレベルになる。
【００２０】
次に、入力端子１１に入力したＰＷＭ信号がＨｉｇｈレベルになるとスイッチＳ１はオフし、ＶＸ端子の電荷が保存される。ＰＭＯＳ高耐圧トランジスタＭ０はゲート容量が大きいのでスイッチＳ１よりも遅くオフする。ＰＭＯＳ高耐圧トランジスタＭ０がオフすると、出力端子１２のＬＸ端子電圧がコイル電流により−０．６Ｖとなる（図２参照）。このとき第２のＮＭＯＳ高耐圧トランジスタＭ２のソース電圧（ＶＳ端子電圧）はＬＸ端子電圧に追従して−０．６Ｖとなり、容量Ｃ１の電荷は保存されて電位差を維持するので、ＶＸ端子電圧が０．４Ｖまで低下する（図２参照）。これによりＰＭＯＳトランジスタＭ３がオンしてラッチ回路８に立ち上がりエッジが入力され、Ｈｉｇｈレベルの信号を出力する。
従来技術における第２の抵抗Ｒ２に比べて本発明のＰＭＯＳトランジスタＭ３のオン抵抗が十分に低いので、ＰＭＯＳトランジスタＭ３のドレインに寄生容量が存在しても高速に電荷をチャージできる。
なお、実施例では、電圧検出回路に抵抗を用いたが抵抗に代えて電流源を用いることもできる。
【符号の説明】
【００２１】
１、５・・・遅延回路
２・・・ＯＲ回路
３・・・レベルシフト回路
４、７・・・バッファ回路
６・・・ＡＮＤ回路
８・・・ラッチ回路
９・・・電圧検出回路
１０・・・ＮＯＴ回路
１１・・・入力端子
１２・・・出力端子（ＬＸ）
【図１】
0005500356.tif 000002
【図２】
0005500356.tif 000003
【図３】
0005500356.tif 000004