(57)【特許請求の範囲】
【請求項１】
複数の高速外部端子と、複数の低速外部端子と、複数の高速アナログスイッチと、複数の低速アナログスイッチと、Ａ／Ｄ変換器とを具備する半導体集積回路であって、
前記複数の高速外部端子の各端子は、前記複数の高速アナログスイッチの各スイッチを介して前記Ａ／Ｄ変換器の入力端子と接続可能とされ、
前記複数の低速外部端子の各端子は、前記複数の低速アナログスイッチの各スイッチを介して前記Ａ／Ｄ変換器の前記入力端子と接続可能とされ、
前記複数の低速外部端子に、複数の低速デジタル入力バッファ回路の複数の入力端子と複数の低速デジタル出力バッファ回路の複数の出力端子とがそれぞれ接続され、
前記複数の高速外部端子に、如何なるデジタル出力バッファ回路の複数の出力端子も接続されることなく、複数の高速デジタル入力バッファ回路の複数の入力端子が接続され、
前記複数の低速外部端子の前記各端子と前記複数の低速アナログスイッチの前記各スイッチとの間には、前記複数の高速外部端子の前記各端子と前記複数の高速アナログスイッチの前記各スイッチとの間の抵抗値よりも高い抵抗値に設定された低速分離抵抗が接続されたことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
コモン信号線と、幹線接続スイッチと、サブコモン信号線とを更に具備して、
前記コモン信号線は、前記Ａ／Ｄ変換器の前記入力端子に接続されており、
前記サブコモン信号線は、前記幹線接続スイッチを介して、前記コモン信号線と前記Ａ／Ｄ変換器の前記入力端子とに接続可能とされ、
前記複数の高速外部端子の前記各端子は、前記複数の高速アナログスイッチの前記各スイッチを介して、前記コモン信号線に接続されおり、
前記複数の低速外部端子の前記各端子は、前記複数の低速アナログスイッチの前記各スイッチを介して、前記サブコモン信号線に接続されていることを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記複数の低速アナログスイッチの前記各スイッチは、所定のオン抵抗と所定の素子サイズの低速ＣＭＯＳアナログスイッチによって構成され、
前記複数の高速アナログスイッチの前記各スイッチは、前記低速ＣＭＯＳアナログスイッチの前記所定のオン抵抗より小さなオン抵抗を持ち前記低速ＣＭＯＳアナログスイッチの前記所定の素子サイズより大きな素子サイズを持つ高速ＣＭＯＳアナログスイッチによって構成されたことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記複数の高速外部端子の前記各端子と前記複数の高速アナログスイッチの前記各スイッチとの間には、前記低速分離抵抗の抵抗値よりも低い抵抗値に設定された高速分離抵抗が接続されたことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記幹線接続スイッチは、予め設定されたオン抵抗と予め設定された素子サイズの幹線接続ＣＭＯＳアナログスイッチによって構成されたことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記複数の低速外部端子には複数の低速静電保護回路が接続され、前記複数の高速外部端子には複数の高速静電保護回路が接続されたことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
デジタル電源電圧とデジタル接地電圧とが供給されるデジタル回路を更に具備して、
前記Ａ／Ｄ変換器と前記低速ＣＭＯＳアナログスイッチと前記高速ＣＭＯＳアナログスイッチと前記幹線接続ＣＭＯＳアナログスイッチには、アナログ電源電圧とアナログ接地電圧とが供給されることを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記複数の低速デジタル入力バッファ回路と前記複数の低速デジタル出力バッファ回路と前記複数の高速デジタル入力バッファ回路とに、前記デジタル電源電圧と前記デジタル接地電圧とが供給されることを特徴とする半導体集積回路。
【請求項９】
請求項７において、
前記複数の低速デジタル入力バッファ回路と前記複数の低速デジタル出力バッファ回路とに前記デジタル電源電圧と前記デジタル接地電圧とが供給され、前記複数の高速デジタル入力バッファ回路に前記アナログ電源電圧と前記アナログ接地電圧とが供給されることを特徴とする半導体集積回路。
【請求項１０】
請求項８において、
前記Ａ／Ｄ変換器と前記低速ＣＭＯＳアナログスイッチと前記高速ＣＭＯＳアナログスイッチと前記幹線接続ＣＭＯＳアナログスイッチとは前記半導体集積回路のアナログ素子形成領域に形成され、前記デジタル回路と前記複数の低速デジタル入力バッファ回路と前記複数の低速デジタル出力バッファ回路と前記複数の高速デジタル入力バッファ回路とは前記半導体集積回路のデジタル素子形成領域に形成されたことを特徴とする半導体集積回路。
【請求項１１】
請求項９において、
前記Ａ／Ｄ変換器と前記低速ＣＭＯＳアナログスイッチと前記高速ＣＭＯＳアナログスイッチと前記幹線接続ＣＭＯＳアナログスイッチと前記複数の高速デジタル入力バッファ回路とは前記半導体集積回路のアナログ素子形成領域に形成され、前記デジタル回路と前記複数の低速デジタル入力バッファ回路と前記複数の低速デジタル出力バッファ回路とは前記半導体集積回路のデジタル素子形成領域に形成されたことを特徴とする半導体集積回路。
【請求項１２】
請求項１０において、
前記デジタル素子形成領域と前記アナログ素子形成領域とは前記半導体集積回路の内部で電気的に絶縁されたことを特徴とする半導体集積回路。
【請求項１３】
請求項１１において、
前記デジタル素子形成領域と前記アナログ素子形成領域とは前記半導体集積回路の内部で電気的に絶縁されたことを特徴とする半導体集積回路。
【請求項１４】
請求項１２において、
前記デジタル素子形成領域はトリプルウェル構造の前記半導体集積回路のＰ型シリコン基板によって形成され、前記アナログ素子形成領域は前記Ｐ型シリコン基板の内部に形成された深いＮ型ウェルよって形成されたことを特徴とする半導体集積回路。
【請求項１５】
請求項１２において、
ＳＯＩ構造の前記半導体集積回路において前記ＳＯＩ構造の中間絶縁層としての二酸化シリコン層の上部に形成された上層シリコン層に相互に電気的に絶縁されたアナログ領域とデジタル領域とが形成され、前記アナログ領域と前記デジタル領域とが前記アナログ素子形成領域と前記デジタル素子形成領域としてそれぞれ使用されることを特徴とする半導体集積回路。
【請求項１６】
請求項１３において、
前記デジタル素子形成領域はトリプルウェル構造の前記半導体集積回路のＰ型シリコン基板によって形成され、前記アナログ素子形成領域は前記Ｐ型シリコン基板の内部に形成された深いＮ型ウェルよって形成されたことを特徴とする半導体集積回路。
【請求項１７】
請求項１３において、
ＳＯＩ構造の前記半導体集積回路において前記ＳＯＩ構造の中間絶縁層としての二酸化シリコン層の上部に形成された上層シリコン層に相互に電気的に絶縁されたアナログ領域とデジタル領域とが形成され、前記アナログ領域と前記デジタル領域とが前記アナログ素子形成領域と前記デジタル素子形成領域としてそれぞれ使用されることを特徴とする半導体集積回路。
【請求項１８】
請求項７において、
前記Ａ／Ｄ変換器は、比較器と逐次比較レジスタと局部Ｄ／Ａ変換器とを含む逐次比較型アナログ／デジタル変換器によって構成されたことを特徴とする半導体集積回路。
【請求項１９】
請求項１８において、
前記デジタル回路は中央処理ユニットを含むことを特徴とする半導体集積回路。
【請求項２０】
請求項１８において、
前記複数の高速デジタル入力バッファ回路の複数の出力端子からの複数の高速デジタル入力信号は前記デジタル回路に供給され、前記複数の低速デジタル入力バッファ回路の複数の出力端子からの複数の複数デジタル入力信号は前記デジタル回路に供給され、前記複数の低速デジタル出力バッファ回路の複数の入力端子に前記デジタル回路から生成される複数のデジタル出力信号が供給されることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器を内蔵する半導体集積回路に関し、特にＡ／Ｄ変換器のアナログ端子をデジタル端子と兼用とする際に、デジタル端子からのノイズの影響を軽減するのに有効な技術に関するものである。
【背景技術】
【０００２】
Ａ／Ｄ変換器を内蔵するマイクロコンピュータやマイクロコントローラ等の半導体集積回路においては、外部から供給されるアナログ信号がＡ／Ｄ変換器によってデジタル信号に変換されて、デジタル信号は中央処理ユニット(ＣＰＵ：Central Processing Unit)に供給される。
【０００３】
下記特許文献１には、複数の外部端子から供給される複数のアナログ信号を選択するアナログマルチプレクサが入力端子に接続されたＡ／Ｄ変換器を内蔵するマイクロコンピュータが記載されている。内蔵されたＡ／Ｄ変換器は、サンプルホールド回路の形式のコンパレータ回路とデジタル部と逐次比較レジスタと局部ＤＡ変換器を含む逐次比較型Ａ／Ｄとして構成されている。
【０００４】
一方、良く知られているように、半導体集積回路では、外部端子数を削減するためにアナログ端子とデジタル端子とが兼用とされる。例えば、下記非特許文献１の７ページには、１チッププロセッサに内蔵されたＡ／Ｄ変換器の４つの入力端子(アナログ端子)がＬＣＤドライバのＩ／Ｏポート端子(デジタル端子)と兼用であることが記載されている。更に、下記特許文献２には、Ａ／Ｄ変換器の入力端子に接続されたアナログマルチプレクサの複数のアナログ入力端子とＡ／Ｄ変換器の出力端子に接続されたデジタルマルチプレクサの多ビットのデジタル入力端子とを兼用することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２６８０５号  公報
【特許文献２】特開平１１−１５４８６４号  公報
【非特許文献】
【０００６】
【非特許文献１】製品名ＴＣ９４Ａ５８ＦＧ  データ・シート  “コントローラ内蔵１チップＣＤプロセッサ”  東芝  ＣＭＯＳ  デジタル集積回路  シリコン  モノリシック  ｐｐ．１〜２０，２００５−１２−７ｈｔｔｐ：／／ｗｗｗ．ｓｅｍｉｃｏｎ．ｔｏｓｈｉｂａ．ｃｏ．ｊｐ／ｄｏｃｓ／ｄａｔａｓｈｅｅｔ／ｊｐ／ＡＳＳＰ／ＴＣ９４Ａ５８ＦＧ＿ｊａ＿ｄａｔａｓｈｅｅｔ＿０５１２０７．ｐｄｆ＃ｓｅａｃｈ＝‘東芝  ＣＭＯＳ  デジタル集積回路  シリコン  モノリシック  ＴＣ９４Ａ５８ＦＧ’[平成２２年０７月０５日検索]
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者等は本発明に先立って、複数のアナログ信号のＡ／Ｄ変換の可能な汎用マイクロコントローラの開発に従事した。この汎用マイクロコントローラでは、Ａ／Ｄ変換器によりＡ／Ｄ変換されるアナログ信号のチャンネル数が極めて多いだけではなく、相当数のチャンネルのアナログ信号が高速でＡ／Ｄ変換されることが要求された。
【０００８】
このような開発経緯によって、本発明に先立って本発明者等はＡ／Ｄ変換器の入力端子に接続されるアナログマルチプレクサにおいて階層信号線構造の採用を検討した。階層信号線構造は、幹線信号線と支線信号線とを含んでいる。高速チャンネルの複数のアナログ信号が供給される半導体集積回路の複数の高速外部アナログ端子は複数の高速アナログスイッチを介して幹線信号線に接続され、幹線信号線はＡ／Ｄ変換器の入力端子のサンプリング容量に接続される。一方、低速チャンネルの複数のアナログ信号が供給される半導体集積回路の複数の低速外部アナログ端子は複数の低速アナログスイッチを介して支線信号線に接続され、支線信号線は階層接続スイッチを介して幹線信号線とＡ／Ｄ変換器の入力端子とサンプリング容量に接続されている。
【０００９】
この階層信号線構造のアナログマルチプレクサにおいて、高速チャンネルのアナログ信号がサンプリング容量にサンプリングされる期間に階層接続スイッチがオフ状態に制御される。従って、支線信号線の寄生容量は幹線信号線と電気的に絶縁されるので、幹線信号線のサンプリング容量は高速チャンネルのアナログ信号によって高速サンプリングされることが可能となる。それに対して、低速チャンネルのアナログ信号がサンプリング容量にサンプリングされる期間には階層接続スイッチがオン状態に制御される。従って、支線信号線は幹線信号線と電気的に接続されるので、幹線信号線のサンプリング容量は支線信号線を介して低速チャンネルのアナログ信号によってサンプリングされる。サンプリング期間が終了するとホールド期間に移行して、ホールド期間でサンプリング容量にサンプリングされたアナログ電圧はＡ／Ｄ変換器によってデジタル信号にＡ／Ｄ変換されることができる。
【００１０】
一方、この階層信号線構造のアナログマルチプレクサでも、半導体集積回路の外部端子数を削減するためにアナログ端子とデジタル端子との兼用が必要とされた。従って、高速アナログ信号が供給される複数の高速外部アナログ端子と低速アナログ信号が供給される複数の低速外部アナログ端子が、デジタル端子と兼用とされることが必要とされた。
【００１１】
しかしながら、このアナログ・デジタル兼用端子によって、デジタル端子のデジタル信号が、階層信号線構造の幹線信号線のＡ／Ｄ変換器のサンプリング容量にノイズとしてクロストークすると言う問題が本発明に先立った本発明者等による検討の結果によって明らかとされた。このノイズクロストークの問題のメカニズムを本発明者等が検討したところ、下記のような検討結果が得られた。
【００１２】
まず、高速外部アナログ端子では、高速アナログスイッチを構成するＣＭＯＳアナログスイッチのＰチャンネルＭＯＳ転送トランジスタとＮチャンネルＭＯＳ転送トランジスタは、オン抵抗を小とするため比較的大きな素子サイズに設定される。その結果、高速アナログスイッチを構成するＣＭＯＳアナログスイッチは比較的大きな寄生容量を持つので、デジタル端子と兼用とされた高速外部アナログ端子でのデジタル信号のノイズが大きな比較的寄生容量の高速アナログスイッチを介して階層信号線構造の幹線信号線のＡ／Ｄ変換器のサンプリング容量にクロストークされるものである。
【００１３】
一方、低速外部アナログ端子では、低速アナログスイッチを構成するＣＭＯＳアナログスイッチのＰチャンネルＭＯＳ転送トランジスタとＮチャンネルＭＯＳ転送トランジスタは、オン抵抗を極端に小とする必要が無いため比較的小さな素子サイズに設定される。更に、低速外部アナログ端子がデジタル端子として使用される場合には、支線信号線と幹線信号線との間の階層接続スイッチがオフ状態に制御される。しかし、デジタル端子と兼用とされた低速外部アナログ端子のデジタル信号の信号振幅が大きい場合には、デジタル信号がオフ状態の階層接続スイッチの寄生容量とオフ状態の低速アナログスイッチのＣＭＯＳアナログスイッチの寄生容量とを介して階層信号線構造の幹線信号線のＡ／Ｄ変換器のサンプリング容量にノイズとしてクロストークされるものである。
【００１４】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００１５】
従って、本発明の目的とするところは、Ａ／Ｄ変換器を内蔵する半導体集積回路において、Ａ／Ｄ変換器のアナログ端子をデジタル端子と兼用とする際に、デジタル端子からのノイズの影響を軽減することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００１８】
すなわち、本発明の代表的な実施の形態による半導体集積回路(ＭＰＵ)は、複数の高速外部端子(ＴH1、ＴH２…ＴHN)と、複数の低速外部端子(ＴS1、ＴS2)と、複数の高速アナログスイッチ(ＳＷH1、ＳＷH２…ＳＷHN)と、複数の低速アナログスイッチ(ＳＷS1、ＳＷS2)と、Ａ／Ｄ変換器(ＡＤＣ)とを具備する。
【００１９】
前記複数の高速外部端子の各端子は、前記複数の高速アナログスイッチの各スイッチを介して前記Ａ／Ｄ変換器の入力端子と接続される。
【００２０】
前記複数の低速外部端子の各端子は、前記複数の低速アナログスイッチの各スイッチを介して前記Ａ／Ｄ変換器の前記入力端子と接続される。
【００２１】
前記複数の低速外部端子に、複数の低速デジタル入力バッファ回路(ＩｎS1、ＩｎS2)の複数の入力端子と複数の低速デジタル出力バッファ回路(ＯｕｔS1、ＯｕｔS2)の複数の出力端子とがそれぞれ接続される。
【００２２】
前記複数の高速外部端子に、如何なるデジタル出力バッファ回路の複数の出力端子も接続されることなく、複数の高速デジタル入力バッファ回路(ＩｎH1、ＩｎH2、ＩｎHN)の複数の入力端子が接続される。
【００２３】
前記複数の低速外部端子の前記各端子と前記Ａ／Ｄ変換器の前記入力端子の間には、前記複数の高速外部端子の前記各端子と前記Ａ／Ｄ変換器の前記入力端子の間の抵抗値よりも高い抵抗値に設定された低速分離抵抗(ｒS1、ｒS2)が接続されたことを特徴とする(図１、図５参照)。
【発明の効果】
【００２４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２５】
すなわち、本発明によれば、Ａ／Ｄ変換器のアナログ端子をデジタル端子と兼用とする際に、デジタル端子からのノイズの影響を軽減することができる。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の実施の形態１によるマイクロコントーラユニットＭＰＵの全体構成を示す図である。
【図２】図２は、図１に示す本発明の実施の形態１によるマイクロコントーラユニットＭＰＵに内蔵されたＡ／Ｄ変換器ＡＤＣの構成を示す図である。
【図３】図３は、図１に示した本発明の実施の形態１によるマイクロコントーラユニットＭＰＵに内蔵されるアナログ回路素子とデジタル回路素子とを集積化したトリプルウェル構造のモノリシックシリコン半導体チップの構造を示す図である。
【図４】図４は、図３に示したトリプルウェル構造を利用して形成される図１に示すマイクロコントーラユニットＭＰＵの内部のデジタル回路素子とデジタル回路素子の平面構造を示す図である。
【図５】図５は、図１に示したマイクロコントーラユニットＭＰＵが、具体的には、多数の高速外部アナログ端子ＴH1、ＴH２…ＴHNと多数の低速外部アナログ端子ＴS1、ＴS2とを含むことを示す図である。
【図６】図６は、図１に示したマイクロコントーラユニットＭＰＵの本発明の実施の形態２による他の具体的な構成を示す図である。
【図７】図７は、図１に示した本発明の実施の形態１によるマイクロコントーラユニットＭＰＵに内蔵されるアナログ回路素子とデジタル回路素子を集積化する本発明の実施の形態３によるＳＯＩ構造のモノリシックシリコン半導体チップの構造を示す図である。
【図８】図８は、本発明の実施の形態４によるマイクロコントーラユニットＭＰＵとしての半導体集積回路の構成を示す図である。
【発明を実施するための形態】
【００２７】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２８】
〔１〕本発明の代表的な実施の形態による半導体集積回路(ＭＰＵ)は、複数の高速外部端子(ＴH1、ＴH２…ＴHN)と、複数の低速外部端子(ＴS1、ＴS2)と、複数の高速アナログスイッチ(ＳＷH1、ＳＷH２…ＳＷHN)と、複数の低速アナログスイッチ(ＳＷS1、ＳＷS2)と、Ａ／Ｄ変換器(ＡＤＣ)とを具備する。
【００２９】
前記複数の高速外部端子の各端子は、前記複数の高速アナログスイッチの各スイッチを介して前記Ａ／Ｄ変換器の入力端子と接続可能とされる。
【００３０】
前記複数の低速外部端子の各端子は、前記複数の低速アナログスイッチの各スイッチを介して前記Ａ／Ｄ変換器の前記入力端子と接続可能とされる。
【００３１】
前記複数の低速外部端子に、複数の低速デジタル入力バッファ回路(ＩｎS1、ＩｎS2)の複数の入力端子と複数の低速デジタル出力バッファ回路(ＯｕｔS1、ＯｕｔS2)の複数の出力端子とがそれぞれ接続される。
【００３２】
前記複数の高速外部端子に、如何なるデジタル出力バッファ回路の複数の出力端子も接続されることなく、複数の高速デジタル入力バッファ回路(ＩｎH1、ＩｎH2、ＩｎHN)の複数の入力端子が接続される。
【００３３】
前記複数の低速外部端子の前記各端子と前記複数の低速アナログスイッチの前記各スイッチとの間には、前記複数の高速外部端子の前記各端子と前記複数の高速アナログスイッチの前記各スイッチとの間の抵抗値よりも高い抵抗値に設定された低速分離抵抗(ｒS1、ｒS2)が接続されたことを特徴とする(図１、図５参照)。
【００３４】
前記実施の形態によれば、Ａ／Ｄ変換器のアナログ端子をデジタル端子と兼用とする際に、デジタル端子からのノイズの影響を軽減することができる。
【００３５】
好適な実施の形態による半導体集積回路(ＭＰＵ)は、コモン信号線(ＣＯＭＭＯＮ)と、幹線接続スイッチ(ＳＷCOM)と、サブコモン信号線(ＳＵＢ＿ＣＯＭＭＯＮ)とを更に具備する。
【００３６】
前記コモン信号線は、前記Ａ／Ｄ変換器の前記入力端子に接続されている。
【００３７】
前記サブコモン信号線は、前記幹線接続スイッチを介して、前記コモン信号線と前記Ａ／Ｄ変換器の前記入力端子とに接続可能とされる。
【００３８】
前記複数の高速外部端子の前記各端子は、前記複数の高速アナログスイッチの前記各スイッチを介して、前記コモン信号線に接続されている。
【００３９】
前記複数の低速外部端子の前記各端子は、前記複数の低速アナログスイッチの前記各スイッチを介して、前記サブコモン信号線に接続されていることを特徴とするものである(図１、図５参照)。
【００４０】
他の好適な実施の形態では、前記複数の低速アナログスイッチの前記各スイッチは、所定のオン抵抗と所定の素子サイズの低速ＣＭＯＳアナログスイッチによって構成されている。
【００４１】
前記複数の高速アナログスイッチの前記各スイッチは、前記低速ＣＭＯＳアナログスイッチの前記所定のオン抵抗より小さなオン抵抗を持ち前記低速ＣＭＯＳアナログスイッチの前記所定の素子サイズより大きな素子サイズを持つ高速ＣＭＯＳアナログスイッチによって構成されたことを特徴とする図４参照)。
【００４２】
更に他の好適な実施の形態で、前記複数の高速外部端子の前記各端子と前記複数の高速アナログスイッチの前記各スイッチとの間には、前記低速分離抵抗(ｒS1、ｒS2)の抵抗値よりも低い抵抗値に設定された高速分離抵抗(ｒH1、ｒH2…ｒHN)が接続されたことを特徴とする(図１、図５参照)。
【００４３】
より好適な実施の形態で、前記幹線接続スイッチは、予め設定されたオン抵抗と予め設定された素子サイズの幹線接続ＣＭＯＳアナログスイッチによって構成されたことを特徴とする(図１、図５参照)。
【００４４】
他のより好適な実施の形態は、前記複数の低速外部端子には複数の低速静電保護回路(ＥＳＤS1、ＥＳＤS2)が接続され、前記複数の高速外部端子には複数の高速静電保護回路(ＥＳＤH1…)が接続されたことを特徴とする。
【００４５】
更に他のより好適な実施の形態による半導体集積回路(ＭＰＵ)は、デジタル電源電圧(Ｖcc)とデジタル接地電圧(Ｖss)とが供給されるデジタル回路(Ｄｉｇ＿Ｃｋｔ)を更に具備する。
【００４６】
前記Ａ／Ｄ変換器と前記低速ＣＭＯＳアナログスイッチと前記高速ＣＭＯＳアナログスイッチと前記幹線接続ＣＭＯＳアナログスイッチには、アナログ電源電圧(ＡＶcc)とアナログ接地電圧(ＡＶss)とが供給されることを特徴とする(図１、図５参照)。
【００４７】
具体的な実施の形態で、前記複数の低速デジタル入力バッファ回路と前記複数の低速デジタル出力バッファ回路と前記複数の高速デジタル入力バッファ回路とに、前記デジタル電源電圧と前記デジタル接地電圧とが供給されることを特徴とする(図１、図５参照)。
【００４８】
他の具体的な実施の形態で、前記複数の低速デジタル入力バッファ回路と前記複数の低速デジタル出力バッファ回路とに前記デジタル電源電圧と前記デジタル接地電圧とが供給され、前記複数の高速デジタル入力バッファ回路に前記アナログ電源電圧と前記アナログ接地電圧とが供給されることを特徴とする(図６参照)。
【００４９】
より具体的な実施の形態では、前記Ａ／Ｄ変換器と前記低速ＣＭＯＳアナログスイッチと前記高速ＣＭＯＳアナログスイッチと前記幹線接続ＣＭＯＳアナログスイッチとは前記半導体集積回路のアナログ素子形成領域(Ｄｅｅｐ−Ｎ−ｗｅｌｌ)に形成され、前記デジタル回路と前記複数の低速デジタル入力バッファ回路と前記複数の低速デジタル出力バッファ回路と前記複数の高速デジタル入力バッファ回路とは前記半導体集積回路のデジタル素子形成領域(Ｐ−Ｓｕｂ)に形成されたことを特徴とする(図５参照)。
【００５０】
他のより具体的な実施の形態では、前記Ａ／Ｄ変換器と前記低速ＣＭＯＳアナログスイッチと前記高速ＣＭＯＳアナログスイッチと前記幹線接続ＣＭＯＳアナログスイッチと前記複数の高速デジタル入力バッファ回路とは前記半導体集積回路のアナログ素子形成領域(Ｄｅｅｐ−Ｎ−ｗｅｌｌ)に形成され、前記デジタル回路と前記複数の低速デジタル入力バッファ回路と前記複数の低速デジタル出力バッファ回路とは前記半導体集積回路のデジタル素子形成領域(Ｐ−Ｓｕｂ)に形成されたことを特徴とする(図６参照)。
【００５１】
好適で具体的な実施の形態では、前記デジタル素子形成領域と前記アナログ素子形成領域とは前記半導体集積回路の内部で電気的に絶縁されたことを特徴とする(図５参照)。
【００５２】
他の好適で具体的な実施の形態では、前記デジタル素子形成領域と前記アナログ素子形成領域とは前記半導体集積回路の内部で電気的に絶縁されたことを特徴とする(図５参照)。
【００５３】
別の好適で具体的な実施の形態では、前記デジタル素子形成領域はトリプルウェル構造の前記半導体集積回路のＰ型シリコン基板によって形成され、前記アナログ素子形成領域は前記Ｐ型シリコン基板の内部に形成された深いＮ型ウェルよって形成されたことを特徴とする(図３参照)。
【００５４】
更に別の好適で具体的な実施の形態では、ＳＯＩ構造の前記半導体集積回路において前記ＳＯＩ構造の中間絶縁層としての二酸化シリコン層の上部に形成された上層シリコン層に相互に電気的に絶縁されたアナログ領域とデジタル領域とが形成され、前記アナログ領域と前記デジタル領域とが前記アナログ素子形成領域と前記デジタル素子形成領域としてそれぞれ使用されることを特徴とする(図７参照)。
【００５５】
より好適で具体的な実施の形態では、前記Ａ／Ｄ変換器は、比較器(Ｃｏｍｐ)と逐次比較レジスタ(ＳＡＲ＿Ｒｅｇ)と局部Ｄ／Ａ変換器(ＬＯＣ＿ＤＡＣ)とを含む逐次比較型アナログ／デジタル変換器によって構成されたことを特徴とする(図２参照)。
【００５６】
他のより好適で具体的な実施の形態では、前記デジタル回路は中央処理ユニットを含むことを特徴とする(図１参照)。
【００５７】
最も具体的な実施の形態では、前記複数の高速デジタル入力バッファ回路の複数の出力端子からの複数の高速デジタル入力信号は前記デジタル回路(２０)に供給され、前記複数の低速デジタル入力バッファ回路の複数の出力端子からの複数の複数デジタル入力信号は前記デジタル回路(２０)に供給され、前記複数の低速デジタル出力バッファ回路の複数の入力端子に前記デジタル回路(２０)から生成される複数のデジタル出力信号が供給されることを特徴とする(図８参照)。
【００５８】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００５９】
［実施の形態１］
《マイクロコントーラユニットの全体構成》
図１は、本発明の実施の形態１によるマイクロコントーラユニットＭＰＵの全体構成を示す図である。
【００６０】
図１に示したマイクロコントーラユニットＭＰＵは、モノリシックシリコン半導体チップの形態の半導体集積回路に集積化されている。
【００６１】
図１に示したマイクロコントーラユニットＭＰＵは、デジタル回路Ｄｉｇ＿ＣｋｔとＡ／Ｄ変換器ＡＤＣと他のアナログ回路ＡＮＬとを具備している。図１で図示されてはいないが、デジタル回路Ｄｉｇ＿Ｃｋｔには、中央処理ユニットＣＰＵとデジタルロジック回路とメモリ回路とが含まれている。
【００６２】
《Ａ／Ｄ変換器と階層信号線構造》
Ａ／Ｄ変換器ＡＤＣは、サンプルホールドスイッチＳ＆Ｈ＿ＳＷとサンプリング容量Ｃｓとを含んでいる。Ａ／Ｄ変換器ＡＤＣの入力端子は、まず階層信号線構造のコモン信号線ＣＯＭＭＯＮと呼ばれる幹線信号線に接続されている。コモン信号線ＣＯＭＭＯＮは、幹線接続スイッチＳＷCOMを介して、サブコモン信号線ＳＵＢ＿ＣＯＭＭＯＮと呼ばれる支線信号線に接続されている。またＡ／Ｄ変換器ＡＤＣは、アナログ回路のためのアナログ電源電圧ＡＶccとアナログ接地電圧ＡＶssとによって動作するものである。
【００６３】
《高速外部アナログ端子》
高速外部アナログ端子ＴH1は、マイクロコントーラユニットＭＰＵの外部の高速アナログセンサーを構成する抵抗ＲH1を介して外部電源電圧ＶEXTが接続されている。
【００６４】
幹線信号線としてのコモン信号線ＣＯＭＭＯＮには、高速アナログスイッチＳＷH1を介して高速外部アナログ端子ＴH1が接続されている。高速外部アナログ端子ＴH1とコモン信号線ＣＯＭＭＯＮとに接続される高速アナログスイッチＳＷH1を構成するＣＭＯＳアナログスイッチのＰチャンネルＭＯＳ転送トランジスタとＮチャンネルＭＯＳ転送トランジスタは、オン抵抗を小とするため比較的大きな素子サイズに設定される。従って、高速アナログスイッチＳＷH1を構成するＣＭＯＳアナログスイッチは比較的大きな寄生容量を持つので、高速外部アナログ端子ＴH1がデジタル端子と兼用とされる際にデジタル信号のノイズが比較的大きな寄生容量の高速アナログスイッチＳＷH1を介してコモン信号線ＣＯＭＭＯＮに接続されたＡ／Ｄ変換器ＡＤＣのサンプリング容量Ｃｓにクロストークされる危険性が存在するものである。
【００６５】
従って、このクロストークの危険性を考慮して、高速外部アナログ端子ＴH1をデジタル端子と兼用とする際に、高速外部アナログ端子ＴH1には、高速デジタル入力バッファ回路ＩｎH1のみが接続されている。なぜなら、高速デジタル入力バッファ回路ＩｎH1は、高速外部アナログ端子ＴH1に高レベルノイズを生成しないためである。もし、高速外部アナログ端子ＴH1に高速デジタル出力バッファ回路を接続した場合には、高速デジタル出力バッファ回路は高速外部アナログ端子ＴH1に高レベルのノイズを生成するものである。
【００６６】
《高速静電保護回路》
また、高速外部アナログ端子ＴH1と高速デジタル入力バッファ回路ＩｎH1と高速アナログスイッチＳＷH1とに、高速静電保護回路ＥＳＤH1が接続されている。高速静電保護回路ＥＳＤH1は、高速外部アナログ端子ＴH1に供給される外部サージ電圧から高速デジタル入力バッファ回路ＩｎH1と高速アナログスイッチＳＷH1が静電破壊されることを防止する機能を有するものである。また、高速静電保護回路ＥＳＤH1は、デジタル電源電圧Ｖccと高速外部アナログ端子ＴH1との間に接続されたハイレベルクランプダイオードと、デジタル接地電圧Ｖssと高速外部アナログ端子ＴH1との間に接続されたローレベルクランプダイオードとを含んでいる。
【００６７】
《高速スイッチ制御回路》
また、高速アナログスイッチＳＷH1を構成するＣＭＯＳアナログスイッチのＰチャンネルＭＯＳ転送トランジスタのゲート電極とＮチャンネルＭＯＳ転送トランジスタのゲート電極とを逆位相の制御信号によって駆動するために、高速アナログスイッチＳＷH1に高速スイッチ制御回路ＣswH1が接続されている。高速スイッチ制御回路ＣswH1はＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとを含むＣＭＯＳインバータによって構成され、このＣＭＯＳインバータの入力端子と出力端子は高速アナログスイッチＳＷH1を構成するＣＭＯＳアナログスイッチのＮチャンネルＭＯＳ転送トランジスタのゲート電極とＰチャンネルＭＯＳ転送トランジスタのゲート電極とにそれぞれ接続されている。
【００６８】
また、高速スイッチ制御回路ＣswH1と高速静電保護回路ＥＳＤH1とデジタル入力バッファ回路ＩｎH1とに、デジタル回路のためのデジタル電源電圧Ｖccとデジタル接地電圧Ｖssとが供給されている。
【００６９】
《高速分離抵抗》
図１では図示されていないが、デジタル端子と兼用とされた高速外部アナログ端子ＴH1には、図示されていない他のデジタル回路から生成されるデジタル入力信号が供給される。一方、高速外部アナログ端子ＴH1に接続された高速アナログセンサーを構成する外部抵抗ＲH1の抵抗値は、略５００Ω〜１．５ｋΩと比較的低い抵抗値に設定されている。従って、この低抵抗値の外部抵抗ＲH1によって高速外部アナログ端子ＴH1に印加されるデジタル入力信号の入力電圧振幅は、低電圧振幅となる。
【００７０】
高速外部アナログ端子ＴH1に印加される低電圧振幅のデジタル入力信号のノイズ成分による高速アナログスイッチＳＷH1を介してコモン信号線ＣＯＭＭＯＮへのクロストーク量を低減すために、比較的低抵抗値に設定された高速分離抵抗ｒH1が高速外部アナログ端子ＴH1とコモン信号線ＣＯＭＭＯＮとの間に接続されている。実際には、高速分離抵抗ｒH1は、高速静電保護回路ＥＳＤH1の内部抵抗と高速アナログスイッチＳＷH1のアナログ入力端子との間に接続されている。
【００７１】
また、高速分離抵抗ｒH1の抵抗値は、高速アナログスイッチＳＷH1のアナログ信号高速転送の妨害とならないように略５Ωの低抵抗値に設定されている。従って、例えば高速分離抵抗ｒH1は、マイクロコントーラユニットＭＰＵの内蔵フラッシュメモリの不揮発性トランジスタの２層ポリシリコンの上層ポリシリコンを利用したドープドポリシリコン抵抗によって構成される。従って、高速アナログスイッチＳＷH1のアナログ信号高速転送によって、高速外部アナログ端子ＴH1を使用して１．０μＳｅｃのＡ／Ｄ変換器ＡＤＣの変換速度を実現することが可能となった。
【００７２】
《他のアナログ回路》
またコモン信号線ＣＯＭＭＯＮにはＡ／Ｄ変換器ＡＤＣのサンプルホールドスイッチＳ＆Ｈ＿ＳＷが接続されただけではなく、他のアナログ回路ＡＮＬの入力端子が接続されている。他のアナログ回路ＡＮＬにも、アナログ回路のためのアナログ電源電圧ＡＶccとアナログ接地電圧ＡＶssが供給されている。例えば、他のアナログ回路ＡＮＬには、汎用コンパレータ、異常検出ウィンドウコンパレータ、オペアンプ、プログラマブルゲインアンプ等が含まれることが可能である。
【００７３】
《低速外部アナログ端子》
低速外部アナログ端子ＴS1、ＴS2は、マイクロコントーラユニットＭＰＵの外部の低速アナログセンサーを構成する抵抗ＲS1、ＲS2を介して外部電源電圧ＶEXTが接続されている。
【００７４】
支線信号線としてのサブコモン信号線ＳＵＢ＿ＣＯＭＭＯＮには、低速アナログスイッチＳＷS1、ＳＷS2を介して低速外部アナログ端子ＴS1、ＴS2が接続されている。低速外部アナログ端子ＴS1、ＴS2とサブコモン信号線ＳＵＢ＿ＣＯＭＭＯＮとに接続される低速アナログスイッチＳＷS1、ＳＷS2を構成するＣＭＯＳアナログスイッチのＰチャンネルＭＯＳ転送トランジスタとＮチャンネルＭＯＳ転送トランジスタとは、オン抵抗を極端に小とする必要が無いために比較的小さな素子サイズに設定される。従って、低速アナログスイッチＳＷS1、ＳＷS2を構成するＣＭＯＳアナログスイッチは比較的に小さな寄生容量を持つので、低速外部アナログ端子ＴS1、ＴS2がデジタル端子と兼用とされる際にデジタル信号のノイズが比較的小さな寄生容量の低速アナログスイッチＳＷS1、ＳＷS2と幹線接続スイッチＳＷCOMとサブコモン信号線ＳＵＢ＿ＣＯＭＭＯＮとを介してコモン信号線ＣＯＭＭＯＮに接続されたＡ／Ｄ変換器ＡＤＣのサンプリング容量Ｃｓにクロストークされるクロストーク量が小さいものである。
【００７５】
その結果、小さいクロストーク量を考慮して、低速外部アナログ端子ＴS1、ＴS2をデジタル端子と兼用とする際に、低速外部アナログ端子ＴS1、ＴS2には低速デジタル入力バッファ回路ＩｎS1、ＩｎS2が接続されるだけではなく、低速デジタル出力バッファ回路ＯｕｔS1、ＯｕｔS2も接続されている。
【００７６】
《低速分離抵抗》
従って、低速外部アナログ端子ＴS1、ＴS2に印加される低速デジタル出力バッファ回路ＯｕｔS1、ＯｕｔS2からのデジタル出力信号のノイズ成分によるコモン信号線ＣＯＭＭＯＮのクロストーク量を低減すために、比較的高抵抗値に設定された低速分離抵抗ｒS1、ｒS2が低速外部アナログ端子ＴS1、ＴS2とコモン信号線ＣＯＭＭＯＮとの間に接続されている。実際には、低速分離抵抗ｒS1、ｒS2は、低速静電保護回路ＥＳＤS1、ＥＳＤS2の内部抵抗と低速アナログスイッチＳＷS1、ＳＷS2のアナログ入力端子との間に接続されている。
【００７７】
また、低速分離抵抗ｒS1、ｒS2の抵抗値は、低速デジタル出力バッファ回路ＯｕｔS1、ＯｕｔS2からのデジタル出力信号のノイズ成分によるコモン信号線ＣＯＭＭＯＮのクロストーク量を低減すために、略１ｋΩの比較的高い抵抗値に設定されている。従って、例えば低速分離抵抗ｒS1、ｒS2は、マイクロコントーラユニットＭＰＵの内蔵フラッシュメモリの不揮発性トランジスタの２層ポリシリコンの下層ポリシリコンを利用したロードープドポリシリコン抵抗によって構成される。従って、低速アナログスイッチＳＷS1、ＳＷS2のアナログ信号転送によって、低速外部アナログ端子ＴS1、ＴS2を使用して２．０μＳｅｃのＡ／Ｄ変換器ＡＤＣの変換速度を実現することが可能となった。
【００７８】
《低速静電保護回路》
また低速外部アナログ端子ＴS1、ＴS2と低速デジタル入力バッファ回路ＩｎS1、ＩｎS2と低速デジタル出力バッファ回路ＯｕｔS1、ＯｕｔS2と低速分離抵抗ｒS1、ｒS2とには、低速静電保護回路ＥＳＤS1、ＥＳＤS2が接続されている。すなわち低速静電保護回路ＥＳＤS1、ＥＳＤS2は、低速外部アナログ端子ＴS1、ＴS2に供給される外部サージ電圧から低速デジタル入力バッファ回路ＩｎS1、ＩｎS2と低速デジタル出力バッファ回路ＯｕｔS1、ＯｕｔS2と低速分離抵抗ｒS1、ｒS2とが静電破壊されることを防止する機能を有するものである。また低速静電保護回路ＥＳＤS1、ＥＳＤS2は、デジタル電源電圧Ｖccと低速外部アナログ端子ＴS1、ＴS2との間に接続されたハイレベルクランプダイオードと、デジタル接地電圧Ｖssと低速外部アナログ端子ＴS1、ＴS2との間に接続されたローレベルクランプダイオードとを含んでいる。
【００７９】
《低速スイッチ制御回路》
また、低速アナログスイッチＳＷS1、ＳＷS2を構成するＣＭＯＳアナログスイッチのＰチャンネルＭＯＳ転送トランジスタのゲート電極とＮチャンネルＭＯＳ転送トランジスタのゲート電極とを逆位相の制御信号によって駆動するために、低速アナログスイッチＳＷS1、ＳＷS2に低速スイッチ制御回路ＣswS1、ＣswS2が接続されている。低速スイッチ制御回路ＣswS1、ＣswS2はＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとを含むＣＭＯＳインバータによって構成され、このＣＭＯＳインバータの入力端子と出力端子とは低速アナログスイッチＳＷS1、ＳＷS2を構成するＣＭＯＳアナログスイッチのＮチャンネルＭＯＳ転送トランジスタのゲート電極とＰチャンネルＭＯＳ転送トランジスタのゲート電極とにそれぞれ接続されている。
【００８０】
また、低速スイッチ制御回路ＣswS1、ＣswS2と低速静電保護回路ＥＳＤS1、ＥＳＤS2と低速デジタル入力バッファ回路ＩｎS1、ＩｎS2と低速デジタル出力バッファ回路ＯｕｔS1、ＯｕｔS2に、デジタル回路のためのデジタル電源電圧Ｖccとデジタル接地電圧Ｖssとが供給されている。
【００８１】
図１では図示されていないが、デジタル端子と兼用とされた低速外部アナログ端子ＴS1、ＴS2にも、図示されていない他のデジタル回路から生成されるデジタル入力信号が供給される。一方、低速外部アナログ端子ＴS1、ＴS2に接続された低速アナログセンサーを構成する外部抵抗ＲS1、ＲS2の抵抗値は、略５００Ω〜１．５ｋΩと比較的低い抵抗値に設定されている。
【００８２】
《幹線接続スイッチ》
コモン信号線ＣＯＭＭＯＮとサブコモン信号線ＳＵＢ＿ＣＯＭＭＯＮとは、幹線接続スイッチＳＷCOMによって接続可能とされる。幹線接続スイッチＳＷCOMを構成するＣＭＯＳアナログスイッチのＰチャンネルＭＯＳ転送トランジスタのゲート電極とＮチャンネルＭＯＳ転送トランジスタのゲート電極を逆位相の制御信号によって駆動するために、幹線接続スイッチＳＷCOMに幹線接続スイッチ制御回路ＣswCOMが接続されている。幹線接続スイッチ制御回路ＣswCOMはＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとを含むＣＭＯＳインバータによって構成され、このＣＭＯＳインバータの入力端子と出力端子は幹線接続スイッチＳＷCOMを構成するＣＭＯＳアナログスイッチのＮチャンネルＭＯＳ転送トランジスタのゲート電極とＰチャンネルＭＯＳ転送トランジスタのゲート電極とにそれぞれ接続されている。
【００８３】
《逐次比較型Ａ／Ｄ変換器の構成》
図２は、図１に示す本発明の実施の形態１によるマイクロコントーラユニットＭＰＵに内蔵されたＡ／Ｄ変換器ＡＤＣの構成を示す図である。
【００８４】
図２に示すように、Ａ／Ｄ変換器ＡＤＣは、サンプルホールドスイッチＳ＆Ｈ＿ＳＷとサンプリング容量Ｃｓと比較器Ｃｏｍｐと逐次比較レジスタＳＡＲ＿Ｒｅｇと局部Ｄ／Ａ変換器ＬＯＣ＿ＤＡＣと基準電圧生成器Ｒｅｆ＿Ｇｅｎとを含む逐次比較型アナログ／デジタル変換器によって構成されている。
【００８５】
他のＡ／Ｄ変換器ＡＤＣとしては、超高速のフラッシュ型Ａ／Ｄ変換器は極めて消費電力が大きいと言う欠点があり、高速のパイプライン型Ａ／Ｄ変換器は比較的消費電力が大きいと言う欠点があり、高分解能のΣΔＡ／Ｄ変換器は出力部のデシメーションフィルタが必要で量子化雑音を低減するためにはＭＡＳＨ(Multistage Noise Shaping)と呼ばれる複雑な多段量子化雑音抑圧方式の回路が必要であり回路設計が困難であると言う欠点がある。それに対して、図２に示した逐次比較型アナログ／デジタル変換器によって構成されたＡ／Ｄ変換器ＡＤＣは、低消費電力であり、１６ビットの比較的高い分解能が得られ、回路設計等も容易であると言う利点を有している。
【００８６】
図２に示すＡ／Ｄ変換器ＡＤＣでは、逐次比較レジスタＳＡＲ＿Ｒｅｇからの１６ビットデジタル信号Ｄ0、Ｄ1、Ｄ2、Ｄ3…Ｄ15と基準電圧生成器Ｒｅｆ＿Ｇｅｎから生成される基準電圧Ｖrefとに応答して局部Ｄ／Ａ変換器ＬＯＣ＿ＤＡＣから生成されるアナログフィードバック電圧ＶfbとサンプルホールドスイッチＳ＆Ｈ＿ＳＷのホールド期間のサンプリング容量Ｃｓのアナログ入力電圧Ｖanとが、比較器Ｃｏｍｐで比較される。比較器Ｃｏｍｐはアナログ比較結果に応答して、例えばバイナリーサーチ等の所定のサーチアルゴリズムに従って逐次比較レジスタＳＡＲ＿Ｒｅｇの１６ビットデジタル信号Ｄ0、Ｄ1、Ｄ2、Ｄ3…Ｄ15のデジタル値を更新する。従って、アナログ入力電圧Ｖanの電圧レベルにアナログフィードバック電圧Ｖfbの電圧レベルが逐次近似(Successive Approximation)するようになり、アナログ入力電圧Ｖanが１６ビットデジタル信号Ｄ0、Ｄ1、Ｄ2、Ｄ3…Ｄ15にＡ／Ｄ変換されるものとなる。尚、図２に示したＡ／Ｄ変換器ＡＤＣでは、サンプルホールドスイッチＳ＆Ｈ＿ＳＷとサンプリング容量Ｃｓと比較器Ｃｏｍｐと局部Ｄ／Ａ変換器ＬＯＣ＿ＤＡＣと基準電圧生成器Ｒｅｆ＿Ｇｅｎとのアナログ回路には、アナログ回路のためのアナログ電源電圧ＡＶccとアナログ接地電圧ＡＶssとが供給されている。一方、Ａ／Ｄ変換器ＡＤＣの１６ビットのデジタル信号を生成する逐次比較レジスタＳＡＲ＿Ｒｅｇには、デジタル回路のためのデジタル電源電圧Ｖccとデジタル接地電圧Ｖssとが供給されている。
【００８７】
《アナログ回路素子とデジタル回路素子とを集積化した半導体チップ》
図３は、図１に示した本発明の実施の形態１によるマイクロコントーラユニットＭＰＵに内蔵されるアナログ回路素子とデジタル回路素子とを集積化したトリプルウェル構造のモノリシックシリコン半導体チップの構造を示す図である。
【００８８】
図３に示したモノリシックシリコン半導体チップの構造は、トリプルウェル構造と呼ばれ、Ｐ型シリコン基板Ｐ−ｓｕｂには深いＮ型ウェルＤｅｅｐ−Ｎ−ｗｅｌｌが形成される。深いＮ型ウェルＤｅｅｐ−Ｎ−ｗｅｌｌには、Ｎ型ウェルＮ−ｗｅｌｌとＰ型ウェルＰ−ｗｅｌｌとが形成されて、Ｎ型ウェルＮ−ｗｅｌｌとＰ型ウェルＰ−ｗｅｌｌにはアナログ回路素子のＰチャンネルＭＯＳトランジスタＰＭＯＳとＮチャンネルＭＯＳトランジスタＮＭＯＳとがそれぞれ形成される。深いＮ型ウェルＤｅｅｐ−Ｎ−ｗｅｌｌとＮ型ウェルＮ−ｗｅｌｌとアナログ回路素子のＰチャンネルＭＯＳトランジスタＰＭＯＳの高不純物濃度のＰ+型ソース領域には、アナログ回路のためのアナログ電源電圧ＡＶccが印加されている。Ｐ型ウェルＰ−ｗｅｌｌとアナログ回路素子のＮチャンネルＭＯＳトランジスタＮＭＯＳの高不純物濃度のＮ+型ソース領域に、アナログ回路のためのアナログ接地電圧ＡＶssが印加されている。
【００８９】
Ｐ型シリコン基板Ｐ−ｓｕｂの他の表面には、Ｎ型ウェルＮ−ｗｅｌｌとＰ型ウェルＰ−ｗｅｌｌが形成されて、Ｎ型ウェルＮ−ｗｅｌｌとＰ型ウェルＰ−ｗｅｌｌにはデジタル回路素子のＰチャンネルＭＯＳトランジスタＰＭＯＳとＮチャンネルＭＯＳトランジスタＮＭＯＳとがそれぞれ形成される。Ｎ型ウェルＮ−ｗｅｌｌとデジタル回路素子のＰチャンネルＭＯＳトランジスタＰＭＯＳの高不純物濃度のＰ+型ソース領域には、デジタル回路のためのデジタル電源電圧Ｖccが印加されている。また、Ｐ型ウェルＰ−ｗｅｌｌとデジタル回路素子のＮチャンネルＭＯＳトランジスタＮＭＯＳの高不純物濃度のＮ+型ソース領域には、デジタル回路のためのデジタル接地電圧Ｖssが印加されている。更に、Ｐ型シリコン基板Ｐ−ｓｕｂの他の表面で、アナログ回路素子Ａｎａｌｏｇとデジタル回路素子Ｄｉｇｉｔａｌとの間には、素子分離のためのシャロートレンチアイソレーション(ＳＴＩ：Shallow Trench Isolation)によって形成された二酸化シリコン絶縁層が形成されている。
【００９０】
《デジタル回路素子とデジタル回路素子の平面構造》
図４は、図３に示したトリプルウェル構造を利用して形成される図１に示すマイクロコントーラユニットＭＰＵの内部のデジタル回路素子とデジタル回路素子の平面構造を示す図である。
【００９１】
図４では、図１に示した高速静電保護回路ＥＳＤH1と低速静電保護回路ＥＳＤS1、ＥＳＤS2とは省略されている。
【００９２】
図４に示すように、低速外部アナログ端子ＴS1、ＴS2の付近の低速デジタル入力バッファ回路ＩｎS1、ＩｎS2と低速デジタル出力バッファ回路ＯｕｔS1、ＯｕｔS2と低速スイッチ制御回路ＣswS1と幹線接続スイッチ制御回路ＣswCOMと高速外部アナログ端子ＴH1の付近の高速デジタル入力バッファ回路ＩｎH1と高速スイッチ制御回路ＣswH1の各デジタル回路は、モノリシックシリコン半導体チップのトリプルウェル構造のＰ型シリコン基板Ｐ−ｓｕｂの表面に形成されている。これらの各デジタル回路には、図４に示すようにデジタル回路のためのデジタル接地電圧Ｖssとデジタル電源電圧Ｖccとが印加されている。すなわち、デジタル接地電圧Ｖssは各デジタル回路のＰ型ウェルＰ−ｗｅｌｌとＮチャンネルＭＯＳトランジスタＮＭＯＳの高不純物濃度のＮ+型ソース領域とに印加され、デジタル電源電圧Ｖccは各デジタル回路のＮ型ウェルＮ−ｗｅｌｌとＰチャンネルＭＯＳトランジスタＰＭＯＳの高不純物濃度のＰ+型ソース領域とに印加されている。
【００９３】
更に図４に示すように、低速アナログスイッチＳＷS1、幹線接続スイッチＳＷCOM、高速アナログスイッチＳＷH1の各アナログ回路は、Ｐ型シリコン基板Ｐ−ｓｕｂの表面に形成された深いＮ型ウェルＤｅｅｐ−Ｎ−ｗｅｌｌの内部に形成される。深いＮ型ウェルＤｅｅｐ−Ｎ−ｗｅｌｌには、Ｎ型ウェルＮ−ｗｅｌｌを介してアナログ回路のためのアナログ電源電圧ＡＶccが印加されている。従って、深いＮ型ウェルＤｅｅｐ−Ｎ−ｗｅｌｌの内部に形成された各アナログ回路は、Ｐ型シリコン基板Ｐ−ｓｕｂの表面に形成された各デジタル回路のデジタルノイズからシールドされることが可能となる。
【００９４】
これらの各アナログ回路には、図４に示すように、アナログ回路のためのアナログ接地電圧ＡＶssとアナログ電源電圧ＡＶccが印加されている。すなわち、アナログ接地電圧ＡＶssは各アナログ回路のＰ型ウェルＰ−ｗｅｌｌに印加され、アナログ電源電圧ＡＶccは各アナログ回路のＮ型ウェルＮ−ｗｅｌｌに印加されている。
【００９５】
また図４に示すように、図４の右側のデジタル回路Ｄｉｇ＿Ｃｋｔから、低速アナログスイッチＳＷS1のオン・オフ制御、幹線接続スイッチＳＷCOMのオン・オフ制御、高速アナログスイッチＳＷH1のオン・オフ制御のためのデジタル制御信号から生成される。更に図４の右側のデジタル回路Ｄｉｇ＿Ｃｋｔから、図４の左側の低速デジタル出力バッファ回路ＯｕｔS1、ＯｕｔS2のデジタル入力信号が供給される。また、図４の左側の低速デジタル入力バッファ回路ＩｎS1、ＩｎS2と高速デジタル入力バッファ回路ＩｎH1とから生成されるデジタル出力信号が、図４の右側のデジタル回路Ｄｉｇ＿Ｃｋｔに供給される。また右側のデジタル回路Ｄｉｇ＿Ｃｋｔに、デジタル回路のためのデジタル電源電圧Ｖccとデジタル接地電圧Ｖssとが印加されている。
【００９６】
更に、図４に示すように、幹線接続スイッチＳＷCOMと高速アナログスイッチＳＷH1が接続されたコモン信号線ＣＯＭＭＯＮには、アナログ回路のためのアナログ接地電圧ＡＶssとアナログ電源電圧ＡＶccが印加されたＡ／Ｄ変換器ＡＤＣのアナログ入力端子が接続されている。
【００９７】
《マイクロコントーラユニットの具体的な構成》
図５は、図１に示したマイクロコントーラユニットＭＰＵが、具体的には、多数の高速外部アナログ端子ＴH1、ＴH２…ＴHNと多数の低速外部アナログ端子ＴS1、ＴS2とを含むことを示す図である。
【００９８】
図５に示すように、最初の高速外部アナログ端子ＴH1には高速デジタル入力バッファ回路ＩｎH1と高速アナログスイッチＳＷH1の一端に接続され、高速アナログスイッチＳＷH1の他端はコモン信号線ＣＯＭＭＯＮに接続されている。２番目の高速外部アナログ端子ＴH2に高速デジタル入力バッファ回路ＩｎH2と高速アナログスイッチＳＷH2の一端が接続されて、高速アナログスイッチＳＷH2の他端はコモン信号線ＣＯＭＭＯＮに接続されている。Ｎ番目の高速外部アナログ端子ＴHNに高速デジタル入力バッファ回路ＩｎHNと高速アナログスイッチＳＷHNの一端とが接続されて、高速アナログスイッチＳＷHNの他端はコモン信号線ＣＯＭＭＯＮに接続されている。特に、最初の高速外部アナログ端子ＴH1と高速アナログスイッチＳＷH1との間には、略５Ωの低抵抗値に設定された高速分離抵抗ｒH1が接続されている。同様に２番目の高速外部アナログ端子ＴH2と高速アナログスイッチＳＷH2との間に、略５Ωの低抵抗値に設定された高速分離抵抗ｒH2が接続され、Ｎ番目の高速外部アナログ端子ＴHNと高速アナログスイッチＳＷHNの間に、略５Ωの低抵抗値に設定された高速分離抵抗ｒHNが接続されている。
【００９９】
図５に示すように、最初の低速外部アナログ端子ＴS1に低速デジタル入力バッファ回路ＩｎS1と低速デジタル出力バッファ回路ＯｕｔS1と低速アナログスイッチＳＷS1の一端とが接続され、低速アナログスイッチＳＷS1の他端はサブコモン信号線ＳＵＢ＿ＣＯＭＭＯＮに接続されている。２番目の低速外部アナログ端子ＴS2に低速デジタル入力バッファ回路ＩｎS2と低速デジタル出力バッファ回路ＯｕｔS2と低速アナログスイッチＳＷS2の一端とが接続され、低速アナログスイッチＳＷS2の他端はサブコモン信号線ＳＵＢ＿ＣＯＭＭＯＮに接続されている。特に、最初の低速外部アナログ端子ＴS1と低速アナログスイッチＳＷS1との間には、略１ｋΩの高抵抗値に設定された低速分離抵抗ｒS1が接続されている。同様に、２番目の低速外部アナログ端子ＴS 2と低速アナログスイッチＳＷS 2との間に、略１ｋΩの高抵抗値に設定された低速分離抵抗ｒS2が接続されている。
【０１００】
また図５に示すように、低速デジタル入力バッファ回路ＩｎS1と低速デジタル出力バッファ回路ＯｕｔS1と低速デジタル入力バッファ回路ＩｎS2と低速デジタル出力バッファ回路ＯｕｔS2にデジタル電源電圧Ｖccとデジタル接地電圧Ｖssとを供給するめのデジタル電源線とデジタル接地線と、高速デジタル入力バッファ回路ＩｎH1、ＩｎH2、ＩｎHNにデジタル電源電圧Ｖccとデジタル接地電圧Ｖssとを供給するめのデジタル電源線とデジタル接地線との間には電源線間静電保護回路ＥＳＤ_Ｖcc、接地線間静電保護回路ＥＳＤ_Ｖssが接続されている。電源線間静電保護回路ＥＳＤ_Ｖccと接地線間静電保護回路ＥＳＤ_Ｖssの各保護回路は、互いに逆方向に並列接続された２個のクランプダイオードによって構成されている。
【０１０１】
更に、サブコモン信号線ＳＵＢ＿ＣＯＭＭＯＮに接続された低速アナログスイッチＳＷS1、ＳＷS2と幹線接続スイッチＳＷCOMと、コモン信号線ＣＯＭＭＯＮに接続された高速アナログスイッチＳＷH1、ＳＷH2と、Ａ／Ｄ変換器ＡＤＣとは、Ｐ型シリコン基板Ｐ−ｓｕｂの表面に形成されたデジタル回路のデジタルノイズからのシールド機能を有する深いＮ型ウェルＤｅｅｐ−Ｎ−ｗｅｌｌの内部に形成されている。しかし、実際には、図２で説明したように、Ａ／Ｄ変換器ＡＤＣの内部でデジタル回路のためのデジタル電源電圧Ｖccとデジタル接地電圧Ｖssが供給され１６ビットのデジタル信号を生成する逐次比較レジスタＳＡＲ＿Ｒｅｇは、深いＮ型ウェルＤｅｅｐ−Ｎ−ｗｅｌｌの内部に形成されるのではなく、Ｐ型シリコン基板Ｐ−ｓｕｂの表面に形成されている。
【０１０２】
［実施の形態２］
《マイクロコントーラユニットの他の具体的な構成》
図６は、図１に示したマイクロコントーラユニットＭＰＵの本発明の実施の形態２による他の具体的な構成を示す図である。
【０１０３】
図６に示す本発明の実施の形態２によるマイクロコントーラユニットＭＰＵが、図５に示した本発明の実施の形態１によるマイクロコントーラユニットＭＰＵと相違するのは、下記の点である。
【０１０４】
すなわち、図６に示した本発明の実施の形態２によるマイクロコントーラユニットＭＰＵでは、高速外部アナログ端子ＴH1、ＴH2、ＴHNに接続された高速デジタル入力バッファ回路ＩｎH1、ＩｎH2、ＩｎHNには、デジタル回路のためのデジタル電源電圧Ｖccとデジタル接地電圧Ｖssとが印加されるのではなく、アナログ回路のためのアナログ接地電圧ＡＶssとアナログ電源電圧ＡＶccとが印加されている。
【０１０５】
従って、アナログ回路であるＡ／Ｄ変換器ＡＤＣの近傍の高速デジタル入力バッファ回路ＩｎH1、ＩｎH2、ＩｎHNのデバイスを、深いＮ型ウェルＤｅｅｐ−Ｎ−ｗｅｌｌの内部に形成することが可能となる。これは、Ａ／Ｄ変換器ＡＤＣの近傍のデバイスが、高レベルノイズを発生する高速デジタル出力バッファ回路を含んでいないことによって可能となったものである。それにより、高速分離抵抗ｒH1、ｒH2…ｒHNが接続されたＡ／Ｄ変換器ＡＤＣのアナログ入力信号配線(高速アナログスイッチＳＷH1、ＳＷH2…ＳＷHNの信号配線)に誘起されるＰ型シリコン基板Ｐ−ｓｕｂからのデジタルクロストークノイズレベルの低減が可能となる。
【０１０６】
このようにマイクロコントーラユニットＭＰＵの高速外部アナログ端子ＴH1、ＴH2、ＴHNからＡ／Ｄ変換器ＡＤＣのアナログ入力端子に供給されるアナログ入力信号の低ノイズ化は、極めて重要である。それに対して、低速外部アナログ端子ＴS1、ＴS2にはノイズ低減効果を有する高抵抗の低速分離抵抗ｒS1、ｒS2が接続されているので、低速外部アナログ端子ＴS1、ＴS2からＡ／Ｄ変換器ＡＤＣのアナログ入力端子に供給されるアナログ入力信号の低ノイズ化は比較的重要ではない。
【０１０７】
［実施の形態３］
《アナログ回路素子とデジタル回路素子とを集積化する他の半導体チップ》
図７は、図１に示した本発明の実施の形態１によるマイクロコントーラユニットＭＰＵに内蔵されるアナログ回路素子とデジタル回路素子を集積化する本発明の実施の形態３によるＳＯＩ構造のモノリシックシリコン半導体チップの構造を示す図である。
【０１０８】
尚、ＳＯＩは、Silicon On Insulatorの略称である。図７に示す本発明の実施の形態３によるＳＯＩ構造のモノリシックシリコン半導体チップが、図３に示した本発明の実施の形態１によるトリプルウェル構造のモノリシックシリコン半導体チップと相違するのは、下記の点である。
【０１０９】
すなわち、図７に示した本発明の実施の形態２による本発明の実施の形態３によるＳＯＩ構造のモノリシックシリコン半導体チップでは、まずアナログ回路素子のＰチャンネルＭＯＳトランジスタＰＭＯＳのＮ型ウェルＮ−ｗｅｌｌとＮチャンネルＭＯＳトランジスタＮＭＯＳのＰ型ウェルＰ−ｗｅｌｌは、中間絶縁層としての二酸化シリコン層によって下層のＰ型シリコン基板Ｐ−ｓｕｂと電気的に分離されている。更に、中間絶縁層としての二酸化シリコン層と下層のＰ型シリコン基板Ｐ−ｓｕｂとの間には、深いＮ型ウェルＤｅｅｐ−Ｎ−ｗｅｌｌが形成されている。
【０１１０】
更に、図７に示したＳＯＩ構造のモノリシックシリコン半導体チップでは、デジタル回路素子のＰチャンネルＭＯＳトランジスタＰＭＯＳのＮ型ウェルＮ−ｗｅｌｌとＮチャンネルＭＯＳトランジスタＮＭＯＳのＰ型ウェルＰ−ｗｅｌｌも、中間絶縁層の二酸化シリコン層によって下層のＰ型シリコン基板Ｐ−ｓｕｂと電気的に分離されている。更に中間絶縁層としての二酸化シリコン層と下層のＰ型シリコン基板Ｐ−ｓｕｂとの間には、深いＮ型ウェルＤｅｅｐ−Ｎ−ｗｅｌｌと深いＰ型ウェルＤｅｅｐ−Ｐ−ｗｅｌｌとが形成されている。
【０１１１】
その結果、図７に示すＳＯＩ構造のモノリシックシリコン半導体チップによれば、デジタル回路素子のＰチャンネルＭＯＳトランジスタＰＭＯＳとＮチャンネルＭＯＳトランジスタＮＭＯＳから生成されるノイズが、Ｐ型シリコン基板Ｐ−ｓｕｂを介してアナログ回路素子のＰチャンネルＭＯＳトランジスタＰＭＯＳとＮチャンネルＭＯＳトランジスタＮＭＯＳとＡ／Ｄ変換器とその他のアナログ回路に略伝達しなくなると言う効果が得られるものである。
【０１１２】
［実施の形態４］
図８は、本発明の実施の形態４によるマイクロコントーラユニットＭＰＵとしての半導体集積回路の構成を示す図である。
【０１１３】
図８に示すように、半導体集積回路の半導体チップＩＣ＿Ｃｈｉｐのアナログ回路コア１０は、アナログマルチプレクサー(ＭＰＸ)１１と逐次比較型Ａ／Ｄ変換器(ＳＡＲ＿ＡＤＣ)１２とを含んでいる。
【０１１４】
《アナログ回路コア》
図８に示すアナログマルチプレクサー(ＭＰＸ)１１は、図５に示した本発明の実施の形態１または図６に示した本発明の実施の形態２によるマイクロコントーラユニットＭＰＵに含まれた高速アナログスイッチＳＷH1、ＳＷH2…ＳＷHN2、低速アナログスイッチＳＷS1、ＳＷS2…によって構成されている。尚、図８に示すアナログマルチプレクサー(ＭＰＸ)１１は、図５に示した本発明の実施の形態１または図６に示した本発明の実施の形態２によるマイクロコントーラユニットＭＰＵに含まれたコモン信号線ＣＯＭＭＯＮ、幹線接続スイッチＳＷCOM、サブコモン信号線ＳＵＢ＿ＣＯＭＭＯＮを含んでいる。
【０１１５】
図８に示すアナログマルチプレクサー(ＭＰＸ)１１の８チャンネルのアナログ入力端子ＡＮ０、ＡＮ１…ＡＮ７は、図５の本発明の実施の形態１または図６の本発明の実施の形態２によるマイクロコントーラユニットＭＰＵに含まれた高速外部アナログ端子ＴH1、ＴH2…ＴHNと、低速外部アナログ端子ＴS1、ＴS2とによって構成されている。
【０１１６】
図８に示す逐次比較型Ａ／Ｄ変換器(ＳＡＲ＿ＡＤＣ)１２としては、図２に示した本発明の実施の形態１による逐次比較型アナログ／デジタル変換器によって構成されることが可能である。尚、アナログ回路コア１０には例えば、５ボルトと比較的高い電圧に設定されたアナログ電源電圧ＡＶccが供給される一方、アナログ回路コア１０にはアナログ接地電位ＡＶssが供給される。
【０１１７】
《デジタル回路コア》
図８に示すように、半導体集積回路の半導体チップＩＣ＿Ｃｈｉｐのデジタル回路コア２０は、中央処理ユニット(ＣＰＵ)２１とランダムアクセスメモリ(ＲＡＭ)２２とフラッシュ不揮発性メモリデバイス(ＮＶ＿Ｆｌａｓｈ)２３とリードオンリーメモリ(ＲＯＭ)２４とバススイッチコントローラ(ＢＳＣ)２５とを含んでいる。尚、デジタル回路コア２０には、例えば略１ボルトと比較的低い電圧に設定されたデジタル電源電圧Ｖccが供給される一方、デジタル回路コア２０にはデジタル接地電位Ｖssが供給される。
【０１１８】
すなわち、中央処理ユニット(ＣＰＵ)２１にはＣＰＵバスＣＰＵ＿Ｂｕｓと制御線Ｃｎｔｒ＿Ｌｉｎｅｓとを介して、ランダムアクセスメモリ(ＲＡＭ)２２とフラッシュ不揮発性メモリデバイス(ＮＶ＿Ｆｌａｓｈ)２３とリードオンリーメモリ(ＲＯＭ)２４とバススイッチコントローラ(ＢＳＣ)２５とが接続されている。尚、中央処理ユニット(ＣＰＵ)２１には、ＣＰＵバスＣＰＵ＿Ｂｕｓと制御線Ｃｎｔｒ＿Ｌｉｎｅｓと周辺バスＰｅｒｉｐｈ＿Ｂｕｓとバススイッチコントローラ(ＢＳＣ)２５とを介して、複数の周辺回路Ｐｅｒｉｐｈ＿Ｃｉｒｔ１、Ｐｅｒｉｐｈ  Ｃｉｒ２が接続されている。
【０１１９】
従って、アナログ回路コア１０の逐次比較型Ａ／Ｄ変換器(ＳＡＲ＿ＡＤＣ)１２によりアナログマルチプレクサー(ＭＰＸ)１１で選択されサンプルされた入力アナログ信号がデジタル信号に変換され、変換されたデジタル信号は周辺バスＰｅｒｉｐｈ＿Ｂｕｓ、バススイッチコントローラ(ＢＳＣ)２５、ＣＰＵバスＣＰＵ＿Ｂｕｓを介して中央処理ユニット(ＣＰＵ)２１によって処理されることができる。
【０１２０】
尚、図８には図示されていないが、デジタル端子と兼用とされた高速外部アナログ端子ＴH1、ＴH2…ＴHNと接続された高速デジタル入力バッファ回路ＩｎH1、ＩｎH2、ＩｎHNの出力端子からのデジタル入力信号は、ＣＰＵバスＣＰＵ＿Ｂｕｓを介して中央処理ユニット(ＣＰＵ)２１に供給される。更にデジタル端子と兼用とされた低速外部アナログ端子ＴS1、ＴS2と接続された低速デジタル入力バッファ回路ＩｎS1、ＩｎS2の出力端子からのデジタル入力信号は、ＣＰＵバスＣＰＵ＿Ｂｕｓを介して中央処理ユニット(ＣＰＵ)２１に供給される。また更にデジタル端子と兼用とされた低速外部アナログ端子ＴS1、ＴS2と接続された低速デジタル出力バッファ回路ＯｕｔS1、ＯｕｔS2の入力端子には、ＣＰＵバスＣＰＵ＿Ｂｕｓを経由して中央処理ユニット(ＣＰＵ)２１から生成されるデジタル出力信号が供給される。
【０１２１】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１２２】
例えば、本発明はＡ／Ｄ変換器を内蔵する汎用用途のマイクロコンピュータやマイクロコントローラ等の半導体集積回路に限定されるものではなく、特定用途のシステムオンチップ(ＳＯＣ：System On Chip)にも適応可能であることは言うまでもない。
【符号の説明】
【０１２３】
ＭＰＵ…マイクロコントーラユニット
Ｄｉｇ＿Ｃｋｔ…デジタル回路
ＡＤＣ…Ａ／Ｄ変換器
ＡＮＬ…他のアナログ回路
ＴH1、ＴH２…ＴHN…高速外部アナログ端子
ＴS1、ＴS2…低速外部アナログ端子
ＶEXT…外部電源電圧
ＲH1、ＲH２…ＲHN…高速アナログセンサー
ＴS1、ＴS2…低速外部アナログ端子
ＲS1、ＲS2…低速アナログセンサー
ＥＳＤH1…高速静電保護回路
ＥＳＤS1、ＥＳＤS2…低速静電保護回路
ＩｎH1、ＩｎH2、ＩｎHN…高速デジタル入力バッファ回路
ＩｎS1、ＩｎS2…低速デジタル入力バッファ回路
ＯｕｔS1、ＯｕｔS2…低速デジタル出力バッファ回路
ＳＷH1、ＳＷH２…ＳＷHN…高速アナログスイッチ
ＳＷS1、ＳＷS2…低速アナログスイッチ
ｒH1、ｒH2、ｒHN…高速分離抵抗
ｒS1、ｒS2…低速分離抵抗
Ｖcc…デジタル電源電圧
Ｖss…デジタル接地電圧
ＡＶcc…アナログ電源電圧
ＡＶss…アナログ接地電圧
ＳＵＢ＿ＣＯＭＭＯＮ…サブコモン信号線
ＳＷCOM…幹線接続スイッチ
ＣＯＭＭＯＮ…コモン信号線
Ｓ＆Ｈ＿ＳＷ…サンプルホールドスイッチ
Ｃｓ…サンプリング容量
Ｃｏｍｐ…比較器
ＳＡＲ＿Ｒｅｇ…逐次比較レジスタ
ＬＯＣ＿ＤＡＣ…局部Ｄ／Ａ変換器
Ｒｅｆ＿Ｇｅｎ…基準電圧生成器
Ｐ−ｓｕｂ…Ｐ型シリコン基板
Ｄｅｅｐ−Ｎ−ｗｅｌｌ…深いＮ型ウェル
Ｎ−ｗｅｌｌ…Ｎ型ウェル
Ｐ−ｗｅｌｌ…Ｐ型ウェル
ＰＭＯＳ…ＰチャンネルＭＯＳトランジスタ
ＮＭＯＳ…ＮチャンネルＭＯＳトランジスタ
Ａｎａｌｏｇ…アナログ回路素子
Ｄｉｇｉｔａｌ…デジタル回路素子
ＩＣ＿Ｃｈｉｐ…半導体チップ
１０…アナログ回路コア
１１…アナログマルチプレクサー
１２…逐次比較型Ａ／Ｄ変換器(ＳＡＲ＿ＡＤＣ)
２０…デジタル回路コア
２１…中央処理ユニット(ＣＰＵ)
２２…ランダムアクセスメモリ(ＲＡＭ)
２３…フラッシュ不揮発性メモリデバイス(ＮＶ＿Ｆｌａｓｈ)
２４…リードオンリーメモリ(ＲＯＭ)
２５…バススイッチコントローラ(ＢＳＣ)
２６、２７…周辺回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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