(57)【特許請求の範囲】
【請求項１】
一端に第１電圧の電源電圧が供給され、他端が出力端子として機能する出力用Ｎチャネルトランジスタと、
前記第１電圧を昇圧して、前記第１電圧よりも高い第２電圧を生成する昇圧回路と、
前記第２電圧を降圧して、前記第１電圧よりも高く、かつ、前記第２電圧よりも低い、第３電圧を生成する降圧回路と、
前記第３電圧を電源電圧として用いて、基準電圧と前記出力端子に生じる電圧との差を増幅して第４電圧を生成し、前記第４電圧を前記出力用Ｎチャネルトランジスタのゲートに供給するアンプと、
を含む電源電圧降圧回路。
【請求項２】
請求項１に記載の電源電圧降圧回路であって、
前記降圧回路は、
一端に前記第２電圧が供給され、他端から第３電圧を出力する降圧用Ｐチャネルトランジスタと、
前記第３電圧を分圧して第５電圧を生成する生成回路と、
前記第２電圧を電源電圧として用いて、前記基準電圧と前記第５電圧との差を増幅して第６電圧を生成し、前記第６電圧を、前記降圧用Ｐチャネルトランジスタのゲートに供給する降圧用増幅回路と、
を含む電源電圧降圧回路。
【請求項３】
請求項１または２に記載の電源電圧降圧回路であって、
前記アンプは、カレントミラー回路を構成する一対のＰチャネルトランジスタと、一対のＮチャネルトランジスタと、定電流回路と、を含み、
前記一対のＰチャネルトランジスタのそれぞれの一端に前記第３電圧が供給され、
前記一対のＰチャネルトランジスタのそれぞれの他端と前記一対のＮチャネルトランジスタのそれぞれの一端とが接続され、
前記一対のＰチャネルトランジスタの一方の他端が、前記出力用Ｎチャネルトランジスタのゲートと接続され、
前記一対のＮチャネルトランジスタの一方のゲートが前記出力端子に接続され、他方のゲートが前記基準電圧に接続され、
前記一対のＮチャネルトランジスタのそれぞれの他端が、前記定電流回路と接続される、電源電圧降圧回路。
【請求項４】
請求項３に記載の電源電圧降圧回路であって、
前記一対のＰチャネルトランジスタのそれぞれには、バックバイアスとして、前記第２電圧が供給される、電源電圧降圧回路。
【請求項５】
請求項３に記載の電源電圧降圧回路であって、
前記第２電圧を分圧して、前記第２電圧よりも低く、かつ、前記第３電圧よりも高い、第７電圧を生成する分圧回路を含み、
前記一対のＰチャネルトランジスタのそれぞれには、バックバイアスとして、前記第７電圧が供給される、電源電圧降圧回路。
【請求項６】
請求項１から５のいずれか１項に記載の電源電圧降圧回路を備える半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記Ｎチャネルトランジスタの出力端子からＤＬＬ回路に電源電圧が供給される、半導体装置。
【請求項８】
請求項６または７に記載の半導体装置であって、
前記第２電圧をワード線の昇圧電源電圧として用いる、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧降圧回路、半導体装置および電源電圧回路に関し、特には、出力段としてＮｃｈ（Ｎチャネル）トランジスタが用いられる電源電圧降圧回路、半導体装置および電源電圧回路に関する。
【背景技術】
【０００２】
半導体装置において、外部から供給される外部電源電圧を降圧して内部電源電圧を生成する降圧回路が知られている。内部電源電圧は、外部電源電圧よりも低い電圧によって駆動する半導体素子に供給される。
【０００３】
特許文献１には、出力段がＰｃｈ（Ｐチャネル）トランジスタである降圧回路が記載されている。
【０００４】
図１１は、出力段がＰｃｈトランジスタである降圧回路を示した回路図である。図１１において、降圧回路１００は、Ｐｃｈトランジスタ１０１と、アンプ１０２と、を含む。
【０００５】
Ｐｃｈトランジスタ１０１のソースには、外部電源電圧ＶＤＤが供給される。Ｐｃｈトランジスタ１０１のゲートには、アンプ１０２の出力が供給される。Ｐｃｈトランジスタ１０１のドレインは、アンプ１０２の出力に応じて外部電源電圧ＶＤＤから降圧された電圧ＶＯＵＴを出力する。
【０００６】
アンプ１０２は、外部電源電圧ＶＤＤを電源電圧として用いて、基準電圧ＶＲＥＦとＰｃｈトランジスタ１０１のドレインに生じる電圧との差を増幅して制御電圧を生成する。アンプ１０２は、その制御電圧を、Ｐｃｈトランジスタ１０１のゲートに供給する。
【０００７】
このため、降圧回路１００では、Ｐｃｈトランジスタ１０１のドレインに生じる電圧が基準電圧ＶＲＥＦに維持されるような制御が行われる。
【０００８】
また、近年、半導体装置の低電圧化により、外部電源電圧ＶＤＤが１．８Ｖ→１．４Ｖ→１．２Ｖ→１．０Ｖと低下してきている。
【０００９】
外部電源電圧ＶＤＤが下がると、出力段がＰｃｈトランジスタである降圧回路では、ＰｃｈトランジスタのＶｇｓ（ソースとゲート間の電圧）およびＶｄｓ（ソースとドレイン間の電圧）が共に下がる。よって、出力段であるＰｃｈトランジスタの駆動能力が落ちてしまう。
【００１０】
駆動能力の低下を小さくするために、出力段としてＮｃｈトランジスタが使用された降圧回路がある（特許文献１および２参照）。
【００１１】
この降圧回路では、出力段としてＮｃｈトランジスタが使用されているので、アンプの電源として、外部電源電圧ＶＤＤを昇圧した昇圧電源電圧ＶＰＰを用いる必要がある。
【００１２】
図１２は、出力段がＮｃｈトランジスタである降圧回路を示した回路図である。図１２において、降圧回路２００は、Ｎｃｈトランジスタ２０１と、アンプ２０２と、昇圧回路２０３と、を含む。
【００１３】
Ｎｃｈトランジスタ２０１のドレインには、外部電源電圧ＶＤＤが供給される。Ｎｃｈトランジスタ２０１のゲートには、アンプ２０２の出力が供給される。Ｎｃｈトランジスタ２０１のソースは、アンプ２０２の出力に応じて外部電源電圧ＶＤＤから降圧された電圧ＶＯＵＴを出力する。
【００１４】
昇圧回路２０３は、外部電源電圧ＶＤＤを昇圧して電圧ＶＰＰを生成する。例えば、昇圧回路２０３は、チャージポンプ等を含む。
【００１５】
アンプ２０２は、電圧ＶＰＰを電源電圧として用いて、基準電圧ＶＲＥＦとＮｃｈトランジスタ２０１のソースに生じる電圧との差を増幅して制御電圧を生成する。アンプ２０２は、その制御電圧を、Ｎｃｈトランジスタ２０１のゲートに供給する。
【００１６】
このため、降圧回路２００では、Ｎｃｈトランジスタ２０１のソースに生じる電圧が基準電圧ＶＲＥＦに維持されるような制御が行われる。
【特許文献１】特開２０００−１４８２６３号公報
【特許文献２】特開２００６−３１１５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
出力段がＮｃｈトランジスタである降圧回路は、外部電源電圧ＶＤＤを昇圧するため、昇圧回路を必要とする。
【００１８】
昇圧回路は、段階的に昇圧していくため、その特性上、昇圧時にノイズを発生しやすい。よって、昇圧回路から出力される昇圧電源電圧には、昇圧時に発生するノイズが含まれる可能性が高い。
【００１９】
このため、出力段がＮｃｈトランジスタである降圧回路内のアンプは、昇圧電源電圧に含まれるノイズの影響を受けやすくなる。よって、出力段がＮｃｈトランジスタである降圧回路は、昇圧電源電圧に含まれるノイズの影響を受けてしまうという課題があった。
【００２０】
本発明の目的は、上述した課題を解決可能な、電源電圧降圧回路、半導体装置および電源電圧回路を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の電源電圧降圧回路は、一端に第１電圧の電源電圧が供給され、他端が出力端子として機能する出力用Ｎチャネルトランジスタと、前記第１電圧を昇圧して、前記第１電圧よりも高い第２電圧を生成する昇圧回路と、前記第２電圧を降圧して、前記第１電圧よりも高く、かつ、前記第２電圧よりも低い、第３電圧を生成する降圧回路と、前記第３電圧を電源電圧として用いて、基準電圧と前記出力端子に生じる電圧との差を増幅して第４電圧を生成し、前記第４電圧を前記出力用Ｎチャネルトランジスタのゲートに供給するアンプと、を含む。
【００２２】
本発明の半導体装置は、前記電源電圧降圧回路を備える。
【００２３】
本発明の電源電圧回路は、第１電圧を昇圧して、前記第１電圧よりも高い第２電圧を生成する昇圧回路と、前記第２電圧を降圧して、前記第１電圧よりも高く、かつ、前記第２電圧よりも低い、第３電圧を生成する降圧回路と、を含む。
【発明の効果】
【００２４】
本発明によれば、出力段としてＮｃｈトランジスタが用いられる電源電圧降圧回路において、昇圧回路にて生じたノイズの影響を低減することが可能になる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態を図面を参照して説明する。
【００２６】
（第１の実施形態）
図１は、本発明の第１の実施形態の電源電圧降圧回路を示した回路図である。
【００２７】
図１において、電源電圧降圧回路１は、Ｎｃｈトランジスタ２と、昇圧回路３と、降圧回路４と、アンプ（増幅回路）５と、を含む。なお、昇圧回路３と降圧回路４とは、電源電圧回路に含まれる。
【００２８】
電源電圧降圧回路１は、外部から供給される外部電源電圧ＶＤＤを降圧して内部電源電圧ＶＰＥＲＤを生成し出力する。なお、外部電源電圧ＶＤＤは、一般的に第１電圧の電源電圧と呼ぶことができる。内部電源電圧ＶＰＥＲＤは、例えば、ＤＲＡＭ（Dynamic Random Access Memory）のＤＬＬ（Delay Locked Loop）回路用の内部降圧電源電圧として使用される。
【００２９】
Ｎｃｈトランジスタ２は、一般的に出力用Ｎｃｈトランジスタと呼ぶことができる。
【００３０】
Ｎｃｈトランジスタ２のドレインには、外部電源電圧ＶＤＤが供給される。Ｎｃｈトランジスタ２のソースは、出力端子として機能する。Ｎｃｈトランジスタ２のドレインは、一般的にＮｃｈトランジスタ２の一端と呼ぶことができる。Ｎｃｈトランジスタ２のソースは、一般的にＮｃｈトランジスタ２の他端と呼ぶことができる。
【００３１】
昇圧回路３は、外部電源電圧ＶＤＤを昇圧して、外部電源電圧ＶＤＤよりも高い昇圧電源電圧ＶＰＰを生成する。なお、昇圧電源電圧ＶＰＰは、一般的に第２電圧と呼ぶことができる。昇圧回路３は、段階的に昇圧していくため、その特性上、昇圧時にノイズを発生しやすい。
【００３２】
昇圧回路３は、特に、その構成について限定されない。
【００３３】
例えば、昇圧回路３は、基準電圧ＶＲＥＦが入力されると共に帰還ループを構成するコンパレータと、リングオシレータと、チャージポンプと、直列に接続された２つの抵抗と、を含む。
【００３４】
この場合、コンパレータは、チャージポンプにて生成された昇圧電源電圧ＶＰＰを２つの抵抗で分圧した電圧ＶＰＰ２と、基準電圧ＶＲＥＦと、を比較する。コンパレータは、ＶＰＰ２＞ＶＲＥＦであればイネーブル信号としてＨレベルを出力し、ＶＰＰ２＜ＶＲＥＦであればＬレベルを出力する。
【００３５】
リングオシレータは、クロック発振回路を備え、イネーブル信号がＨレベルのときにクロック信号をチャージポンプに供給し、Ｌレベルのときは発振を停止してクロック信号の供給をストップする。
【００３６】
チャージポンプは、クロック信号をもとに倍圧整流を行い、昇圧電源電圧ＶＰＰを出力する。
【００３７】
この昇圧回路では、昇圧電源電圧ＶＰＰが所定の電圧より高くなるとリングオシレータの発振が停止するため、徐々に昇圧電源電圧ＶＰＰが低下する。また、昇圧電源電圧ＶＰＰが所定の電圧より低くなるとリングオシレータの発振が再開するため、徐々に昇圧電源電圧ＶＰＰが上昇する。このようにして昇圧電源電圧ＶＰＰは、所定の電圧に維持される。
【００３８】
なお、この昇圧回路では、リングオシレータの発振の開始と停止、または、チャージポンプの動作の開始と停止に伴い、ノイズが発生する可能性がある。
【００３９】
降圧回路４は、昇圧電源電圧ＶＰＰを降圧して、昇圧電源電圧ＶＰＰよりも低く、かつ、外部電源電圧ＶＤＤよりも高い、降圧電源電圧ＶＰＰＤを生成する。なお、降圧電源電圧ＶＰＰＤは、一般的に第３電圧と呼ぶことができる。
【００４０】
アンプ５は、例えば、差動増幅回路である。アンプ５では、非反転入力端子に基準電圧ＶＲＥＦが供給され、反転入力端子にＮｃｈトランジスタ２のソースに生じる電圧が供給される。
【００４１】
アンプ５は、降圧電源電圧ＶＰＰＤを電源電圧として用いて、基準電圧ＶＲＥＦとＮｃｈトランジスタ２のソースに生じる電圧との差を増幅して制御電圧を生成する。アンプ５は、制御電圧をＮｃｈトランジスタ２のゲートに供給する。なお、制御電圧は、一般的に第４電圧と呼ぶことができる。
【００４２】
次に、動作を説明する。
【００４３】
昇圧回路３は、例えば１．５Ｖの外部電源電圧ＶＤＤを昇圧して、例えば２．７Ｖの昇圧電源電圧ＶＰＰを生成する。なお、昇圧電源電圧ＶＰＰには、昇圧動作に起因するノイズが含まれている可能性がある。
【００４４】
降圧回路４は、２．７Ｖの昇圧電源電圧ＶＰＰを降圧して、例えば２．４Ｖの降圧電源電圧ＶＰＰＤを生成する。降圧回路４が、昇圧電源電圧ＶＰＰを降圧電源電圧ＶＰＰＤに降圧することによって、昇圧電源電圧ＶＰＰに含まれているノイズが小さくなる。
【００４５】
なお、降圧回路４が昇圧電源電圧ＶＰＰを降圧しすぎると、出力段のＮｃｈトランジスタ２の駆動力が落ちることになる。このため、本実施形態では、昇圧電源電圧ＶＰＰから降圧電源電圧ＶＰＰＤへの降圧は、０．３Ｖとしている。
【００４６】
アンプ５は、降圧電源電圧ＶＰＰＤを電源電圧として用いる。
【００４７】
このため、出力段がＮｃｈトランジスタ２である電源電圧降圧回路１は、例えば１．０Ｖの基準電圧ＶＲＥＦを基準電位として、１．５Ｖの外部電源電圧ＶＤＤを降圧し、Ｎｃｈトランジスタ２のソースから１．０Ｖの内部電源電圧ＶＰＥＲＤを出力する。
【００４８】
本実施形態によれば、出力段がＮｃｈトランジスタの電源電圧降圧回路において、外部電源電圧を昇圧回路３で昇圧した後に降圧回路４で降圧した電圧が、アンプ５の電源電圧として用いられる。
【００４９】
このため、昇圧回路３で生じたノイズが、降圧回路４によって降圧回路の特性を利用して低減される。よって、昇圧回路３で生じたノイズがアンプ５の動作に影響を与えることを少なくできる。したがって、昇圧回路３で生じたノイズの影響を受けにくい内部電源電圧ＶＰＥＲＤを供給することが可能になる。
【００５０】
また、アンプ５の電源電圧として、外部電源電圧ＶＤＤが使用されないため、外部電源電圧ＶＤＤに生じたノイズの影響を受けにくい内部電源電圧ＶＰＥＲＤを供給することが可能になる。
【００５１】
本実施形態では、外部電源電圧ＶＤＤを昇圧回路３で昇圧した昇圧電源電圧ＶＰＰを降圧回路４によって降圧した降圧電源電圧ＶＰＰＤをアンプ５に供給して、Ｎｃｈトランジスタ２の制御電圧を生成している。しかし、降圧電源電圧ＶＰＰＤは、降圧電源を生成するための制御電圧を生成するためのアンプの電源に限られず、様々な用途の電源として利用できる。
【００５２】
（第２の実施形態）
図２は、本発明の第２の実施形態の電源電圧降圧回路を有する半導体装置を示した回路図である。図２において、図１に示したものと同一のものには同一符号を付してある。以下、図２に示した半導体装置について、図１に示した第１の実施形態と異なる点を中心に説明する。
【００５３】
図２において、半導体装置１０は、電源電圧降圧回路１と、ＤＬＬ回路６と、メモリアレイ７と、を含む。降圧回路４は、Ｐｃｈトランジスタ４ａと、生成回路４ｂと、アンプ４ｃと、を含む。アンプ５は、一対のＰｃｈトランジスタ５ａおよび５ｂと、一対のＮｃｈトランジスタ５ｃおよび５ｄと、定電流回路５ｅと、を含む。
【００５４】
Ｐｃｈトランジスタ４ａは、一般的に降圧用Ｐｃｈトランジスタと呼ぶことができる。
【００５５】
Ｐｃｈトランジスタ４ａのソースには、昇圧電源電圧ＶＰＰが供給される。Ｐｃｈトランジスタ４ａのドレインは、降圧電源電圧ＶＰＰＤを出力する。Ｐｃｈトランジスタ４ａのソースは、一般的にＰｃｈトランジスタ４ａの一端と呼ぶことができる。Ｐｃｈトランジスタ４ａのドレインは、一般的にＰｃｈトランジスタ４ａの他端と呼ぶことができる。
【００５６】
生成回路４ｂは、降圧電源電圧ＶＰＰＤを分圧して電圧ＶＰＰａを生成する。生成回路４ｂは、直列に接続された抵抗４ｂ１および４ｂ２を含む。降圧電源電圧ＶＰＰＤが、抵抗４ｂ１および４ｂ２によって分圧されて、電圧ＶＰＰａが生成される。なお、電圧ＶＰＰａは、一般的に第５電圧と呼ぶことができる。
【００５７】
アンプ４ｃは、一般的に降圧用増幅回路と呼ぶことができる。
【００５８】
アンプ４ｃは、昇圧電源電圧ＶＰＰを電源電圧として用いて、基準電圧ＶＲＥＦと電圧ＶＰＰａとの差を増幅して調整電圧を生成する。アンプ４ｃは、調整電圧をＰｃｈトランジスタ４ａのゲートに供給する。なお、調整電圧は、一般的に第６電圧と呼ぶことができる。
【００５９】
Ｐｃｈトランジスタ５ａおよび５ｂは、カレントミラー回路を構成する。
【００６０】
Ｐｃｈトランジスタ５ａおよび５ｂのそれぞれのソースには、降圧電源電圧ＶＰＰＤが供給される。Ｐｃｈトランジスタ５ａおよび５ｂのそれぞれのソースは、一般的にＰｃｈトランジスタ５ａおよび５ｂのそれぞれの一端と呼ぶことができる。
【００６１】
Ｐｃｈトランジスタ５ａおよび５ｂのそれぞれのドレインは、Ｎｃｈトランジスタ５ｃおよび５ｄのそれぞれのドレインと個別に接続されている。Ｐｃｈトランジスタ５ａおよび５ｂのそれぞれのドレインは、一般的にＰｃｈトランジスタ５ａおよび５ｂのそれぞれの他端と呼ぶことができる。Ｎｃｈトランジスタ５ｃおよび５ｄのそれぞれのドレインは、一般的にＮｃｈトランジスタ５ｃおよび５ｄのそれぞれの一端と呼ぶことができる。
【００６２】
Ｐｃｈトランジスタ５ａのドレインは、Ｎｃｈトランジスタ２のゲートと接続されている。
【００６３】
Ｎｃｈトランジスタ５ｃのゲートは、Ｎｃｈトランジスタ２のソースと接続されている。Ｎｃｈトランジスタ５ｄのゲートには、基準電圧ＶＲＥＦが供給される。
【００６４】
Ｎｃｈトランジスタ５ｃおよび５ｄのそれぞれのソースは、定電流回路５ｅと接続されている。Ｎｃｈトランジスタ５ｃおよび５ｄのそれぞれのソースは、一般的にＮｃｈトランジスタ５ｃおよび５ｄのそれぞれの他端と呼ぶことができる。
【００６５】
Ｐｃｈトランジスタ５ａおよび５ｂのそれぞれのゲートは、Ｐｃｈトランジスタ５ｂのドレインと接続されている。
【００６６】
ＤＬＬ回路６は、一般に負荷回路と呼ぶことができる。
【００６７】
ＤＬＬ回路６は、Ｎｃｈトランジスタ２の出力端子から供給される内部電源電圧ＶＰＥＲＤを電源電圧として用いて、ＤＲＡＭにおいて外部クロックと内部クロックとの間の時間差を制御する。ＤＬＬ回路６で用いられる電源電圧は、ＤＬＬクロックの微小な調整に用いられる。このため、ＤＬＬ回路６は、特に安定した電源電圧を必要とする。
【００６８】
メモリアレイ７は、昇圧電源電圧ＶＰＰをワード（ＷＯＲＤ）線７ａの昇圧電源電圧として用いる。
【００６９】
本実施形態によれば、降圧回路４が、昇圧電源電圧ＶＰＰを降圧電源電圧ＶＰＰＤに降圧する。このため、降圧回路４の特性により昇圧電源電圧ＶＰＰのノイズを低減することができる。よって、アンプ５の電源電圧が安定し、内部電源電圧ＶＰＥＲＤが安定する。したがって、安定した内部電源電圧ＶＰＥＲＤを、ＤＬＬ回路６に供給することが可能になる。
【００７０】
なお、昇圧電源電圧ＶＰＰが、メモリアレイ７のワード線７ａに供給されるため、メモリアレイ７の動作に起因するノイズが、昇圧電源電圧ＶＰＰに含まれる可能性がある。しかしながら、降圧回路４が、このノイズを小さくするため、このノイズの影響を受けにくい内部電源電圧ＶＰＥＲＤを生成することが可能になる。
【００７１】
本実施形態では、アンプ４ｃとアンプ５とは、共通の基準電圧ＶＲＥＦを用いる。このため、異なる基準電圧を生成する必要がなくなる。
【００７２】
本実施形態では、降圧回路４の出力段をＰｃｈトランジスタとしているが、Ｐｃｈトランジスタ４ａの電源電圧として外部電源電圧ＶＤＤを昇圧した昇圧電源電圧ＶＰＰを使用している。このため、Ｐｃｈトランジスタ４ａの駆動力が問題になることはない。
【００７３】
また、降圧回路４の出力段をＰｃｈトランジスタからＮｃｈトランジスタに変更することも可能である。この場合には、昇圧電源電圧ＶＰＰとは別に、昇圧電源電圧ＶＰＰよりもＮｃｈトランジスタの閾値分昇圧した昇圧電源電圧が必要となる。
【００７４】
また、本実施形態では、内部電源電圧ＶＰＥＲＤが、ＤＲＡＭ用ＤＬＬ回路の電源電圧として使用されるが、内部電源電圧ＶＰＥＲＤが供給される負荷回路は、ＤＲＡＭ用ＤＬＬ回路に限らず適宜変更可能である。
【００７５】
また、電源電圧降圧回路１が搭載される半導体装置１０として、ＤＲＡＭが考えられるが、電源電圧降圧回路１は、ＤＲＡＭ以外の半導体装置に搭載されてもよい。
【００７６】
（第３の実施形態）
図３は、本発明の第３の実施形態の電源電圧降圧回路を有する半導体装置を示した回路図である。図３において、図２に示したものと同一のものには同一符号を付してある。
【００７７】
以下、図３に示した半導体装置について、図２に示した第２の実施形態と異なる点を中心に説明する。
【００７８】
第３の実施形態の電源電圧降圧回路１Ａは、アンプ５のＰｃｈトランジスタ５ａおよび５ｂに、バックバイアスとして、昇圧電源電圧ＶＰＰが供給される点で、第２の実施形態の電源電圧降圧回路１と異なる。
【００７９】
図４は、外部電源電圧ＶＰＰと内部電源電圧ＶＰＥＲＤの関係をシミュレーションした結果を示す説明図である。
【００８０】
このシミュレーションは、目的とする内部電源電圧ＶＰＥＲＤの値を１．０Ｖとし、外部電源電圧ＶＰＰが２．７Ｖであるとき、内部電源電圧ＶＰＥＲＤが飽和するという条件で行われている。
【００８１】
バックバイアスを用いていない場合には、昇圧電源電圧ＶＰＰが２．７Ｖを超えても、内部電源電圧ＶＰＥＲＤが増加している。これに対して、バックバイアスを用いた場合には、昇圧電源電圧ＶＰＰが２．７Ｖであるとき、内部電源電圧ＶＰＥＲＤが飽和し、昇圧電源電圧ＶＰＰが２．７Ｖよりも高くなるほど、内部電源電圧ＶＰＥＲＤが減少する。すなわち、昇圧電源電圧ＶＰＰが２．７Ｖである付近では、内部電源電圧ＶＰＥＲＤの変化の微分係数が０となる。
【００８２】
このため、目的の条件にしたがって内部電源電圧ＶＰＥＲＤが飽和するように各電圧を調整することで、内部電源電圧ＶＰＥＲＤの変動を抑えることが可能となり、安定した内部電源電圧ＶＰＥＲＤを出力することが可能となる。
【００８３】
本実施形態では、昇圧電源電圧ＶＰＰをバックバイアス電源電圧として用い、かつ、降圧電源電圧ＶＰＰＤをアンプ５の電源電圧として用いた。しかしながら、バックバイアスが昇圧電源電圧のノイズの影響を受けないようにするために、別途に昇圧電源電圧ＶＰＰを降圧した電源ＶＰＰＳを、バックバイアス電源電圧として用いてもよい。このとき、アンプ５の電源電圧である降圧電源電圧ＶＰＰＤよりもバックバイアス電源電圧ＶＰＰＳの電圧を高くする必要がある。
【００８４】
次に、バックバイアスの効果について説明する。
【００８５】
図５は、電源電圧降圧回路１Ａ内のＮｃｈトランジスタ２とアンプ５を示した回路図である。図５では、アンプ５のＰｃｈトランジスタ５ａおよび５ｂに、バックバイアスとして、アンプ５の電源電圧である降圧電源電圧ＶＰＰＤが供給されている。この場合、Ｐｃｈトランジスタ５ａおよび５ｂにおいて、ソースとバックバイアスの電位差Ｖｂｉａｓは、常に０Ｖである。
【００８６】
図６は、降圧電源電圧ＶＰＰＤとＮｃｈトランジスタ２のソースに生じる電圧ＶＯＵＴの関係をシミュレーションした結果を示した説明図である。
【００８７】
図６に示したとおり、電位差Ｖｂｉａｓが０Ｖであるため、降圧電源電圧ＶＰＰＤが上昇すると、Ｐｃｈトランジスタ５ａおよび５ｂのＶｄｓ（ソース−ドレイン間の電圧）が高くなり、降圧電源電圧ＶＰＰＤの上昇に伴い電圧ＶＯＵＴも高くなる。
【００８８】
図７は、電源電圧降圧回路１Ａ内のＮｃｈトランジスタ２とアンプ５を示した回路図である。図７では、アンプ５の電源電圧（Ｐｃｈトランジスタ５ａおよび５ｂの各ソースに供給される電圧）を電圧ＶＵＰ（降圧電源電圧ＶＰＰＤを一定にしたもの）とし、Ｐｃｈトランジスタ５ａおよび５ｂのバックバイアスを変化させている。
【００８９】
図８は、電位差Ｖｂｉａｓと電圧ＶＯＵＴの関係をシミュレーションした結果を示した説明図である。
【００９０】
図８に示したとおり、電位差Ｖｂｉａｓが大きくなると、Ｐｃｈトランジスタ５ａおよび５ｂの閾値電圧Ｖｔが高くなり、電圧ＶＯＵＴは低くなる。
【００９１】
これらの結果より、アンプ５の電源電圧が上昇すると出力電圧ＶＯＵＴは高くなり、バックバイアスが高くなると、出力電圧ＶＯＵＴが低くなることがわかる。
【００９２】
アンプ５の電源電圧とバックバイアスの電圧を調整することで、電圧ＶＯＵＴに飽和特性が得られ、目的の電圧ＶＯＵＴで飽和するような条件を設定することできる。これにより、電圧ＶＯＵＴの変動をより抑えた電源電圧降圧回路１Ａを実現することができる。
【００９３】
（第４の実施形態）
図９は、本発明の第４の実施形態の電源電圧降圧回路を有する半導体装置を示した回路図である。図９において、図３に示したものと同一のものには同一符号を付してある。なお、図９でも、ＤＬＬ回路６とメモリアレイ７は図示していない。
【００９４】
以下、図９に示した半導体装置について、図３に示した第３の実施形態と異なる点を中心に説明する。
【００９５】
第４の実施形態の電源電圧降圧回路１Ｂは、まず、降圧回路４と並列に接続された分圧回路８を有する点で、第３の実施形態の電源電圧降圧回路１Ａと異なる。
【００９６】
分圧回路８は、昇圧電源電圧ＶＰＰを分圧して、昇圧電源電圧ＶＰＰよりも低く降圧電源電圧ＶＰＰＤよりも高いバックバイアス電圧ＶＢを生成する。分圧回路８は、直列に接続された抵抗８ａおよび８ｂを含む。昇圧電源電圧ＶＰＰが抵抗８ａおよび８ｂによって分圧されて、バックバイアス電圧ＶＢが生成される。バックバイアス電圧ＶＢは、一般的に第７電圧と呼ぶことができる。
【００９７】
ここで、昇圧電源電圧ＶＰＰが抵抗８ａおよび８ｂを介して、降圧電源電圧ＶＰＰＤおよびアンプ５に接続されることになる。分圧回路８は、バックバイアス電圧ＶＢを生成するためのみに使用されるので、抵抗８ａおよび８ｂには高抵抗が使用される。このため、昇圧電源電圧ＶＰＰのノイズは、抵抗８ａおよび８ｂにより低減されるので問題とならない。また、僅かなノイズが昇圧電源電圧ＶＰＰＤに伝播したとしても、降圧回路４の特性によりノイズが低減されるので問題とならない。
【００９８】
本実施形態では、昇圧電源電圧ＶＰＰが抵抗を抵抗８ａおよび８ｂを介して、アンプ５に接続されているが、降圧電源電圧ＶＰＰＤおよびアンプ５に接続せずに、アースに接続する構成としてもよい。
【００９９】
さらに、第４の実施形態の電源電圧降圧回路１Ｂは、アンプ５のＰｃｈトランジスタ５ａおよび５ｂに、バックバイアスとして、バックバイアス電圧ＶＢが供給される点で、第３の実施形態の電源電圧降圧回路１Ａと異なる。
【０１００】
図１０は、外部電源電圧ＶＰＰと内部電源電圧ＶＰＥＲＤの関係をシミュレーションした結果を示す説明図である。
【０１０１】
本実施形態で使用されるバックバイアス電圧ＶＢは、第３の実施形態でバックバイアス電圧として使用された昇圧電源電圧ＶＰＰよりも低い。
【０１０２】
第３の実施形態においては、昇圧電源電圧ＶＰＰがバックバイアス電圧ＶＢよりも高いため、バックバイアスの効果が強かった。このため、内部電源電圧ＶＰＥＲＤは、飽和した後に低下していた。
【０１０３】
これに対して、本実施形態では、バックバイアス電圧ＶＢを昇圧電源電圧ＶＰＰよりも低くし、バックバイアスの効果を弱めている。
【０１０４】
このため、バックバイアス電圧ＶＢの増加に伴う内部電源電圧ＶＰＥＲＤの減少と、アンプ５の電源電圧である降圧電源電圧ＶＰＰＤの増加に伴う内部電源電圧ＶＰＥＲＤの増加が等しくなる。よって、内部電源電圧ＶＰＥＲＤが目的電圧に達すると、その後、昇圧電源電圧ＶＰＰが増加しても、内部電源電圧ＶＰＥＲＤの変化が殆どなくなっている。したがって、内部電源電圧ＶＰＥＲＤは、より安定する。
【０１０５】
以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【図面の簡単な説明】
【０１０６】
【図１】本発明の第１の実施形態の電源電圧降圧回路を示した回路図である。
【図２】本発明の第２の実施形態の電源電圧降圧回路を有する半導体装置を示した回路図である。
【図３】本発明の第３の実施形態の電源電圧降圧回路を有する半導体装置を示した回路図である。
【図４】外部電源電圧ＶＰＰと内部電源電圧ＶＰＥＲＤの関係をシミュレーションした結果を示す説明図である。
【図５】電源電圧降圧回路１内のＮｃｈトランジスタ２とアンプ５を示した回路図である。
【図６】降圧電源電圧ＶＰＰＤとＮｃｈトランジスタ２のソースに生じる電圧ＶＯＵＴの関係をシミュレーションした結果を示した説明図である。
【図７】電源電圧降圧回路１内のＮｃｈトランジスタ２とアンプ５を示した回路図である。
【図８】電位差Ｖｂｉａｓと電圧ＶＯＵＴの関係をシミュレーションした結果を示した説明図である。
【図９】本発明の第４の実施形態の電源電圧降圧回路を有する半導体装置を示した回路図である。
【図１０】外部電源電圧ＶＰＰと内部電源電圧ＶＰＥＲＤの関係をシミュレーションした結果を示す説明図である。
【図１１】出力段がＰｃｈトランジスタである降圧回路を示した回路図である。
【図１２】出力段がＮｃｈトランジスタである降圧回路を示した回路図である。
【符号の説明】
【０１０７】
１、１Ａ、１Ｂ  電源電圧降圧回路
２      Ｎｃｈトランジスタ
３      昇圧回路
４      降圧回路
４ａ    Ｐｃｈトランジスタ
４ｂ    生成回路
４ｂ１、４ｂ２  抵抗
４ｃ    アンプ
５      アンプ
５ａ、５ｂ  Ｐｃｈトランジスタ
５ｃ、５ｄ  Ｎｃｈトランジスタ
５ｅ    定電流回路
６      ＤＬＬ回路
７      メモリアレイ
７ａ    ワード線
８      分圧回路
８ａ、８ｂ  抵抗
１０、１０Ａ、１０Ｂ  半導体装置
【図１】
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【図２】
0005535447.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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