(57)【特許請求の範囲】
【請求項１】
セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板（１２０）のバルク半導体領域（１１６）とコンタクトする導電素子を形成する方法であって、前記バルク半導体領域（１１６）は、埋め込み誘電体層（１１８）によって前記基板（１２０）のＳＯＩ層（１０８）から分離され、前記方法は、
ａ）前記ＳＯＩ層（１０８）と端部が隣接するトレンチ分離領域（１２４）の上を覆う共形層（１２６）内に、第１の開口部（２２８）を形成するステップと、
ｂ）前記共形層（１２６）および前記トレンチ分離領域（１２４）の上面を覆う誘電体層（１１４）を付着するステップと、
ｃ）前記誘電体層（１１４）および前記第１の開口部（２２８）を通って延びる第２の開口部（４１６）を、前記共形層（１２６）を通して形成し、前記第２の開口部（４１６）の内側に前記バルク半導体領域の一部（１１６）および前記共形層（１２６）の前記上面（１２８、３２８、４１４ｂ、４１４ａ、５１４）の露出部を形成するステップと、
ｄ）金属または半導体のうちの少なくとも１つで前記第２の開口部（４１６）を充填して、前記バルク半導体領域（１１６）および前記共形層の上面（１２８、３２８、４１４ｂ、４１４ａ、５１４）の前記露出部とコンタクトする導電素子（１１０、３１０、４１０ａ、４１０ｂ、５１０）を形成するステップと、
を含む方法。
【請求項２】
前記第１の開口部（２２８）が第１の幅を有し、前記第２の開口部（４１６）が前記第１の幅より広い第２の幅を有し、前記共形層（１２６）の前記上面の前記露出部が、前記第１の開口部の左側端部に隣接する左側部（１２８、３２８、４１４ｂ）と、前記左側端部と対向する前記第１の開口部の右側端部に隣接する右側部（１２８、４１４ａ、５１４）とを含む、請求項１に記載の方法。
【請求項３】
前記第２の開口部（４１６）を形成する前に、前記共形層（１２６）の前記第１の開口部（２２８）の側壁上にスペーサを形成するステップをさらに含む、請求項１に記載の方法。
【請求項４】
前記誘電体層（１１４）を付着させる前に、前記第１の開口部（２２８）を前記埋め込み誘電体層（１１８）を通して延長し、前記バルク半導体領域（１１６）の表面を露出させるステップをさらに含む、請求項１に記載の方法。
【請求項５】
ステップ（ｂ）で付着される前記誘電体層（１１４）が、前記第１の開口部（２２８）の内側の前記バルク半導体領域（１１６）の前記表面を覆い、ステップ（ｃ）が、前記第１の開口部（２２８）の内側の前記バルク半導体領域の前記表面の一部のみを露出させるステップを含む、請求項４に記載の方法。
【請求項６】
ステップ（ｂ）で付着される前記誘電体層（１１４）が、前記第１の開口部（２２８）の内側の前記バルク半導体領域（１１６）の前記露出部を覆い、ステップ（ｃ）が、前記誘電体層（１１４）の一部によって互いに横方向に分離される２つの隣接する第２の開口部（４１０ａ、４１０ｂ）を形成するステップを含む、請求項４に記載の方法。
【請求項７】
前記隣接する第２の開口部（４１０ａ、４１０ｂ）のうちの一方が、前記第１の開口部の左側端部に隣接する前記共形層（１２６）の前記上面の左側部（４１４ｂ）を露出させ、前記隣接する第２の開口部のうちの他方が、前記第１の開口部（２２８）の右側端部に隣接する前記共形層（１２６）の前記上面の右側部（４１４ａ）を露出させる、請求項６に記載の方法。
【請求項８】
前記導電素子（１１０、３１０、４１０ａ、５１０）が、デバイス領域（７２）により近い前記第２の開口部（１１０、３１０、４１６、５１０）の端部に沿って前記共形層（１２６）の前記上面の前記一部（１２８、３２８、４１４ａ、５１４）とコンタクトする、請求項１に記載の方法。
【請求項９】
セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板（１２０）のバルク半導体領域（１１６）とコンタクトするマイクロ電子構造体であって、前記バルク半導体領域（１１６）は、埋め込み誘電体層（１１８）によって前記基板（１２０）のＳＯＩ層（１０８）から分離され、前記マイクロ電子構造体は、
前記埋め込み誘電体層（１１８）の上を覆い、前記ＳＯＩ層（１０８）と端部が隣接するトレンチ分離領域（１２４）と、
前記トレンチ分離領域（１２４）の上を覆い、上面および開口部（２２８）を有する共形層（１２６）であって、前記開口部は前記上面から前記トレンチ分離領域（１２４）に向かって延びる側壁を画定し、前記上面が前記側壁に隣接するリップ部（１２８、３２８、４１４ｂ、４１４ａ、５１４）を含む、前記共形層（１２６）と、
前記共形層の前記上面の上を覆う誘電体層（１１４）と、
前記バルク半導体領域（１１６）と導電連通し、半導体、金属または金属の導電性化合物のうちの少なくとも１つから構成される導電素子（１１０、３１０、４１０ｂ、４１０ａ、５１０）であって、前記誘電体層（１１４）、前記共形層（１２６）の前記開口部（２２８）、前記トレンチ分離領域（１２４）および前記埋め込み誘電体層（１１８）を通って延在し、前記リップ部（１２８、３２８、４１４ｂ、４１４ａ、５１４）とコンタクトする、前記導電素子と、
を含むマイクロ電子構造体。
【請求項１０】
前記開口部（２２８）が、第１の幅を有し、前記導電素子（１１０、３１０、４１０ｂ、４１０ａ、５１０）が、前記第１の幅より広い第２の幅を有し、前記導電素子が、前記開口部（２２８）の左側端部および右側端部に隣接する場所で、前記リップ部（１２８、３２８、４１４ｂ、４１４ａ、５１４）とコンタクトし、前記右側端部が前記開口部を間にして前記左側端部と対向している、請求項９に記載のマイクロ電子構造体。
【請求項１１】
前記共形層を形成する応力窒化物層が、前記開口部に隣接する前記リップ部で、前記導電素子とコンタクトする、請求項９に記載のマイクロ電子構造体。
【請求項１２】
前記導電素子（１１０、３１０、４１０ｂ、４１０ａ）が、前記開口部（２２８）の左側端部および前記左側端部から離れた前記開口部（２２８）の右側端部のうちの１つに隣接する前記リップ部にコンタクトする、請求項１１に記載のマイクロ電子構造体。
【請求項１３】
前記誘電体層（１１４）および前記導電素子（４１０ｂ、４１０ａ、５１０）が、前記導電素子（４１０ｂ、４１０ａ、５１０）に隣接する前記開口部（２２８）内の前記バルク半導体領域（１１６）とコンタクトする、請求項１２に記載のマイクロ電子構造体。
【請求項１４】
前記導電素子が、前記誘電体層（１１４）の一部によって互いに横方向に分離される２つの隣接する導電素子（４１０ａ、４１０ｂ）を含む、請求項１１に記載のマイクロ電子構造体。
【請求項１５】
前記開口部（２２８）によって画定される前記共形層（１２６）の前記側壁上に付着されるスペーサをさらに含む、請求項９に記載のマイクロ電子構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ電子デバイスおよびその製造方法に関する。
【背景技術】
【０００２】
通常の半導体基板では、トランジスタの活性半導体領域は、反対極性にドープされたバルク半導体領域のウェル領域に配置される。このような構造では、ウェル領域とバルク半導体領域との間の接合（ジャンクション）容量が、性能に影響を及ぼす可能性がある。性能を向上させるため、マイクロ電子デバイスの中には、ＳＯＩ基板のシリコン・オン・インシュレータ（「ＳＯＩ：ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ」）層に活性半導体領域を有するものがある。ＳＯＩ層は、埋め込み酸化物（「ＢＯＸ：ｂｕｒｉｅｄ  ｏｘｉｄｅ」）層または他の誘電体層などの絶縁層によって、基板の主半導体領域または「バルク」半導体領域から分離されている。絶縁層は、ＳＯＩ層とバルク半導体領域との間のジャンクション容量をなくすことによって性能を向上させる。
【０００３】
しかしながら、ＳＯＩ基板は、通常の半導体基板よりも複雑である。デバイスを形成し、デバイスが使用時に確実に機能するようにするためには、さらに複雑な処理が必要となる。特に、ＳＯＩ基板には、ＢＯＸ層を貫通してバルク半導体領域とコンタクトするための導電性ビアが必要となる。このようにして、ＳＯＩ基板は、デバイスの共通ノードまたはグランド・ノードとして機能する。図１は、従来技術によるコンタクト構造を示し、ここでは、導電素子１０が応力シリコン窒化物層１２を通って延在し、シリサイド層４４で覆われるポリシリコン・プラグ１４を介してＳＯＩ基板２０のバルク半導体領域１６と電気的に接続されている。
【０００４】
従来技術によるコンタクト構造の１つの欠点は、コンタクト構造を形成するためだけに多くの処理ステップが必要なことである。コンタクト構造を形成するためには、ＳＯＩ基板２０（図２）は、その中に配置されるトレンチ分離領域２４およびその上の窒化物層２２を有するが、この基板は光露光可能な（ｐｈｏｔｏｉｍａｇｅａｂｌｅ）層２６、例えば、フォトレジスト層によって覆われ、この層は、その後パターニングされて図２に示されるようにトレンチ分離領域２４の境界内に開口部２８を形成する。図３に示されるように、基板のトレンチ分離領域２４およびＢＯＸ層１８の開口部３０は、フォトレジスト層２６に従ってパターニングされ、バルク半導体領域１６が開口部の内側で露出するようにする。図４に示されるように、フォトレジストが除去された後、トレンチ分離領域２４およびＢＯＸ層１８の開口部は、ポリシリコン層３２で充填されて、バルク半導体領域１６とコンタクト（接触）する。その後、バルク半導体領域１６とコンタクトするポリシリコン・フィル３２は高さが低減されて、トレンチ分離領域２４およびパッド窒化物層２２の主面に合わせて平坦化される（図５）。図６に示されるように、その後、パッド窒化物層は除去されるが、その場合、ポリシリコン・プラグ３２は、基板の活性半導体領域４２の上方に突出してもよい。活性半導体領域４２の内側に配置されるチャネル領域４１を有する、電界効果トランジスタ（ＦＥＴ）４０などのデバイスが形成される。再び図１を参照して、その後、シリサイド領域４４、４５が、ポリシリコン・プラグ１４上およびＦＥＴ４０のゲート導体上に形成され、その後で層間誘電体層４６が形成される。次いで、層間誘電体層４６および応力窒化物層１２を通って延び、シリサイド層４４、４５とコンタクトする導電素子１０およびビア５０が形成される。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような従来技術方法では、図３、図４、および図５に関して説明される処理（プロセス）の唯一の目的は、バルク基板領域１６とコンタクトする導電性構造の一部を形成するポリシリコン・プラグ１４を形成することである。導電性コンタクト構造を形成するのに必要な処理の量を低減することが望まれるであろう。
【課題を解決するための手段】
【０００６】
本発明の実施形態によれば、セミコンダクタ・オン・インシュレータ（「ＳＯＩ：ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ」）基板のバルク半導体領域とコンタクトする導電素子を形成する方法が提供される。第１の開口部は、トレンチ分離領域を覆う共形層に形成される。トレンチ分離領域は、基板のＳＯＩ層と端部を共有してもよい。誘電体層は、共形層およびトレンチ分離領域の上面を覆って付着されるのが望ましい。その後、誘電体層および共形層の第１の開口部を通って延在する第２の開口部を形成することができる。バルク半導体領域の一部および共形層の上面は、第２の開口部の内側で露出されるのが望ましい。その後、第２の開口部は、金属または半導体のうちの少なくとも１つで充填されて、バルク半導体領域および共形層の上面の露出部分とコンタクトする導電素子を形成することができる。
【０００７】
導電素子の幅および長さは、それぞれＳＯＩ基板の主面と位置を合わせて、長さは、幅の１０倍より長くするのが好ましい。
【０００８】
本発明の別の実施形態によれば、セミコンダクタ・オン・インシュレータ（「ＳＯＩ」）基板のバルク半導体領域とコンタクトする導電素子を含むことができるマイクロ電子構造が提供される。トレンチ分離領域が、埋め込み誘電体層の上を覆ってもよい。トレンチ分離領域は、ＳＯＩ層と端部を共有してもよい。共形層は、トレンチ分離領域の上を覆うのが望ましい。共形層は、上面からトレンチ分離領域方向へ延びる壁を画定する上面および開口部を有してもよい。共形層の上面は、壁に隣接するリップ部を含んでもよい。誘電体層は、共形層の上面を覆うのが望ましい。バルク半導体領域と導電連通状態にある導電素子が提供されるのが望ましい。導電素子は、例えば、半導体、金属または金属の導電性化合物のうちの少なくとも１つから本質的に構成されてもよい。導電素子は、誘電体層、共形層の開口部、トレンチ分離領域および埋め込み誘電体層を通って延在してもよい。導電素子は、共形層のリップ部とコンタクトするのが望ましい。
【図面の簡単な説明】
【０００９】
【図１】導電性ビアを含む従来技術構造を示す断面図である。
【図２】図１に示される従来技術構造の製造方法を示す断面図である。
【図３】図１に示される従来技術構造の製造方法を示す断面図である。
【図４】図１に示される従来技術構造の製造方法を示す断面図である。
【図５】図１に示される従来技術構造の製造方法を示す断面図である。
【図６】図１に示される従来技術構造の製造方法を示す断面図である。
【図７】本発明の実施形態による、複数のマイクロ電子素子であって、それぞれがガード・リングを有するマイクロ電子素子を有する基板を示す平面図（Ａ）、ガード・リングおよび導電性ビアを有するマイクロ電子素子の一部を示す部分平面図（Ｂ）、導電性ビアを有するマイクロ電子素子の一部を示す部分平面図（Ｃ）である。
【図８】本発明の実施形態による、図７の（Ａ）または（Ｂ）に示されるマイクロ電子素子を示す断面図である。
【図９】本発明の実施形態による、図８に示されるマイクロ電子素子の製造の段階を示す断面図である。
【図１０】本発明の実施形態による、図８に示されるマイクロ電子素子の製造の段階を示す断面図である。
【図１１】本発明の実施形態による、図８に示されるマイクロ電子素子の製造の段階を示す断面図である。
【図１２】本発明の実施形態による、図８に示されるマイクロ電子素子の製造の段階を示す断面図である。
【図１３】本発明の実施形態による、図８に示されるマイクロ電子素子の製造の段階を示す断面図である。
【図１４】本発明の実施形態による、図８に示されるマイクロ電子素子の製造の段階を示す断面図である。
【図１５】図８に示される実施形態の変形によるマイクロ電子素子を示す断面図である。
【図１６】図８に示されるマイクロ電子素子の製造の段階を示す断面図である。
【図１７】図８に示されるマイクロ電子素子の製造の段階を示す断面図である。
【図１８】本発明の実施形態によるマイクロ電子素子の別の変形を示す断面図である。
【図１９】本発明の実施形態によるマイクロ電子素子の別の変形を示す断面図である。
【発明を実施するための形態】
【００１０】
マイクロ電子構造、例えば、ＳＯＩ基板のバルク半導体領域とコンタクトするガード・リングまたは導電性ビアを含む半導体チップ、およびこのような構造を製造する方法が、本明細書に記載される。図７（Ａ）は、基板７０、例えば、複数の個別領域７４を含むウェハまたはウェハの一部を示す平面図である。一般に、各領域７４は、集積回路をその上に有する半導体チップまたはこのようなチップの一部のようなマイクロ電子構造を示す。ライン７６は、これらの領域の境界を示す。一実施例では、ライン７６は、領域７４が個別チップに分離されることになるダイシング・レーンの位置を示す。導電性ガード・リング８０は、領域７４のエリア７２、例えば、個別チップのエリア７２または個別チップのエリアより小さいエリアの周囲を囲むまたは少なくとも実質的に取り囲む。ガード・リングは、イオンおよび水分の輸送に対するバリアとして機能し、これが取り囲むマイクロ電子デバイスの信頼性に良い効果を及ぼすことができる。ガード・リングによって囲まれるエリア７２は、一般に、チップのデバイス領域、すなわち、マイクロ電子デバイスを含む領域を示す。完成したマイクロ電子チップのガード・リングは、通常、図８に示されるガード・リング１１０を覆い、マイクロ電子チップ上に設けられる配線レベルの大部分またはすべての厚さ方向に延びる金属ビアおよび配線の上を覆うさらなるリングによって補完される。
【００１１】
１つの領域７４の断片７８が、図７（Ｂ）に提供される平面図でさらに詳細に示される。ここで図示されるように、ダイシング・レーン７６に隣接するガード・リング８０は、方向８６、８８に延びている。ガード・リング８０は、以下でさらに詳細に説明されるように、ＳＯＩ基板のバルク半導体領域にコンタクトするように製造される。導電性ビア８２、８４は、基板のＳＯＩ層のデバイス領域７２におけるマイクロ電子デバイスの１つ以上の活性半導体領域とコンタクトする。
【００１２】
あるいは、図７（Ｃ）に示されるように、ガード・リングの代わりに、ＳＯＩ基板のバルク半導体領域とコンタクトする導電性ビア８１の形態で導電素子を設けることができる。図７（Ｃ）に示されるように、導電性ビア８１は、図７（Ｃ）に示されるダイシング・レーン７６に隣接してもよい。あるいは、導電性ビア８１は、デバイス領域７２内またはガード・リング８０（図７（Ｂ））によって囲まれるエリア内に埋め込まれるなど、どこか別の場所に位置することができる。
【００１３】
図８は、導電素子１１０、例えば、本発明の実施形態によるガード・リングまたは導電性基板コンタクト・ビアを有するマイクロ電子構造を示す詳細断面図である。参照しやすいように、導電素子は、ガード・リングとして説明される。ただし、導電素子およびその製造についての以下の説明は、導電性基板コンタクト・ビア８１（図７（Ｃ））にも適用することができる。
【００１４】
ガード・リング１１０は、ＳＯＩ基板１２０のバルク半導体領域１１６と導電連通状態にある。ＳＯＩ基板は、一般に、埋め込み酸化物（「ＢＯＸ」）層１１８によってバルク・シリコン領域１１６から分離される単結晶シリコンのデバイス層１０８を有するシリコン・オン・インシュレータ構造を含む。デバイス層１０８は、本質的にシリコンから構成されてもよく、あるいは、シリコンの合金、特に、例えば、シリコン・ゲルマニウム、シリコン炭素などを含んでもよく、あるいは、デバイス層は、本質的にシリコンから構成される部分と、本質的にシリコンの合金から構成される別の部分とを含んでもよい。第１のトレンチ分離領域１２４は、マイクロ電子デバイス、例えば、ｎ型電界効果トランジスタ（ＮＦＥＴ：ｎ−ｔｙｐｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）１４０、およびｐ型電界効果トランジスタ（ＰＦＥＴ：ｐ−ｔｙｐｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）１５０を含むデバイス領域から、ダイシング・レーン７６に隣接するチップの端部領域を分離する。少なくとも第１の共形層１２６と、望ましくは、第２の共形層１３２とは、基板の活性半導体層１０８（ＳＯＩ層）およびトレンチ分離領域１２４、２２４を覆っている。
【００１５】
共形層の上面１２９は、層間誘電体層１１４に隣接している。上から下に順に、ガード・リング１１０は、共形層１２６のリップ部１２８にかぶさって、望ましくは、上面１２９でこれとコンタクトする。ガード・リング１１０は、層間誘電体（「ＩＬＤ：ｉｎｔｅｒｌｅｖｅｌ  ｄｉｅｌｅｃｔｒｉｃ」）層１１４、トレンチ分離領域１２４およびＳＯＩ基板のＢＯＸ層１１８を通って延在する。図８にさらに示されるように、第１の共形層１２６は、ＮＦＥＴ１４０の上を覆っている。一般に、共形層１２６は、内部応力誘電体材料を含む。例えば、共形層１２６は、内部応力を有するシリコン窒化物を含むことができる。内部応力の大きさは、通常、０．５ギガパスカル（「ＧＰａ：ｇｉｇａｐａｓｃａｌｓ」）よりも大きい。共形層１２６は、引っ張りまたは圧縮の内部応力を有することができる。共形層１２６は、有利な引っ張り応力をＮＦＥＴのチャネル領域に加えるため、約１．０ＧＰａを超える大きさを有する引っ張り応力を有するのが望ましい。
【００１６】
図８にさらに示されるように、第１の共形層１２６の壁１３０に沿って、スペーサ１２７が配置されてもよい。一般に、スペーサ１２７は、ＰＦＥＴ１５０上を覆う第２の共形層１３２をパターニングするプロセスによって形成される。共形層１３２は、内部応力シリコン窒化物をさらに含んでもよい。共形層１３２は、有利な圧縮応力をＰＦＥＴのチャネル領域に加えるため、約１．０ＧＰａを超える大きさを有する圧縮応力を有するのが望ましい。
【００１７】
ＮＦＥＴ１４０およびＰＦＥＴ１５０は、それぞれ基板１２０のＳＯＩ層１０８に配置される活性半導体領域１４２および１５２を有する。活性半導体領域は、第２のトレンチ分離領域２２４によって分離されている。第１のコンタクト・ビア２１０は、第１の共形層１２６を通って延び、ＮＦＥＴの活性半導体領域１４２と導電連通状態のシリサイド層１４４とコンタクトする。第２のコンタクト・ビア２１２は、第２の共形層１３２を通って延び、ＰＦＥＴ１５０のゲート導体のシリサイド層１５６とコンタクトする。一般には、ＩＬＤ層１１４および第１の共形層１２６を通って延び、ＮＦＥＴのゲート導体のシリサイド層１４６とコンタクトする他の導電性ビア（図示されず）、およびＩＬＤ層１１４および第２の共形層１３２を通って延び、ＰＦＥＴの活性半導体領域１５２上を覆うシリサイド層１５４とコンタクトする他の導電性ビア（図示されず）も存在する。
【００１８】
ここで、図７（Ａ）、図７（Ｂ）および図８（あるいは、図７（Ｃ）および図８）に示されるマイクロ電子構造を製造する方法が説明される。図９に示される製造の予備段階では、第１のトレンチ分離領域２２４は、基板のＳＯＩ層１０８の活性半導体領域１４２、１５２を互いに分離する。第２のトレンチ分離領域１２４は、半導体領域の端部領域またはダイシング・レーン７６付近のチップなどのＳＯＩ層の別の半導体領域１６２から活性半導体領域１４２を分離する。
【００１９】
図１０に示されるように、各活性半導体領域にマイクロ電子デバイスが形成される。例えば、活性半導体領域１４２のチャネル領域を有するＮＦＥＴ１４０を形成することができ、活性半導体領域１５２のチャネル領域を有するＰＦＥＴ１５０を形成することができる。各トランジスタのゲート導体に低コンタクト抵抗接続を提供するシリサイド領域１４６、１５６が形成され、シリサイド領域１４４、１５４は、それぞれ活性半導体領域１４２、１５２に低コンタクト抵抗接続を提供する。
【００２０】
次に、図１１に示されるように、第１の共形層１２６、例えば、引っ張り応力シリコン窒化物層が付着されて、ＰＦＥＴおよびＮＦＥＴ，トレンチ分離領域１２４、２２４ならびに半導体領域１６２の上を覆う。次いで、シリコン酸化層などのハード・マスク層１６４が付着されて、第１の共形層１２６を覆う。図１２に示されるように、レジスト・マスク層１７０がフォトリソグラフィ・パターニングによって形成され、次に、この層に従ってハード・マスク層１６４および第１の共形層１２６がパターニングされて、トレンチ分離領域１２４の上にある開口部２２８およびＰＦＥＴ１５０の上にある開口部を形成する。
【００２１】
その後、図１３に示されるように、レジスト・マスク層が除去され、第２の共形層１３２が付着されて、ＰＦＥＴ１５０、ＮＦＥＴ１４０、第１の共形層１２６、ハード・マスク層１６４および開口部２２８の内側を含む構造の上を覆う。次に、図１４に示されるように、追加のレジスト・マスク層１８０が形成され、その後、第２の共形層１３２の露出部分が選択的に除去される。例えば、シリコン窒化物を選択的に腐食するエッチング・プロセスを使用して、酸化物ハード・マスク層１６４と関連させて第２の共形シリコン窒化物層１３２を除去することができる。このプロセスの結果、第２の共形層１３２のエッチングからそのまま残った材料を含むスペーサ１２７が、第１の共形層１２６の壁１３０に沿って形成される。
【００２２】
その後、酸化物層１６４の一部が、トレンチ分離領域２２４の上方にある第１の共形窒化物層１２６の一部を覆う部分にだけ残るように、酸化物層１６４を除去することができる。ここで、図１４に示されるように、酸化物層１６４は、第１の共形層１２６と部分的に重なる第２の共形層１３２との間に挟まれてもよい。
【００２３】
図８を再び参照して、本構造を完成させるため、ＩＬＤ層１１４が本構造上に付着され、次いで、導電性ビア１１０、２１０および２１２に対応する場所のＩＬＤ層に、コンタクト・ホールがパターニングされる。一般に、ＩＬＤ層１１４は、例えば、ドープ・ケイ酸塩ガラスなどの、ドープされてもされなくてもよいシリコン酸化物を含むか、あるいは本質的にこれから構成される。フォトレジスト・マスク開口部を形成し、これに従ってエッチングすることによって、ＩＬＤ層、トレンチ分離領域１２４およびＢＯＸ層を通って延在するガード・リング１１０に対応する開口部が形成される。一実施例では、ＩＬＤ層、トレンチ分離領域およびＢＯＸ層は、それぞれシリコンの酸化物から本質的に構成される。エッチング・プロセスの間、条件は、ビア２１０、２１２が形成されるコンタクト・ホールを形成する要件に従って制御されるのが好ましい。例えば、エッチング・プロセスの条件は、開口部がウェハ上のどこに見られようとも、第１および第２の共形層１２６、１３２を通って延びる開口部を形成するのに充分な時間を与えるように制御される。このような条件下では、エッチング・プロセスは、このときビア１１０に対応するコンタクト・ホールを形成するのに充分なものとなる。
【００２４】
ガード・リング１１０に対応する開口部は、ビア２１０、２１２用のコンタクト・ホールが形成される条件とは異なる条件下で形成することができる。例えば、ガード・リング１１０に対応する開口部は、共形層１２６、１３２に存在するシリコン窒化物材料を選択的に保存するプロセスによって形成することができる。このような方法で、スペーサ１２７およびトレンチ分離領域１２４の開口部に隣接する共形層１２６の上面のリップ部１２８は保存される。次いで、共形窒化物層のリップ部１２８にコンタクトするか、あるいはその真上に位置するようにガード・リングを形成することができる。ビア２１０、２１２の場所に対応するＩＬＤ層の開口部も同時に形成されてもよく、これらの開口部は、シリコン窒化物層１２６、１３２の上面をそれぞれ露出させる。
【００２５】
導電性ビア２１０、２１２が堆積されることになるホールを形成するため、別のプロセスを使用してシリコン窒化物層１２６、１３２を通してエッチングし、それぞれシリサイド層１４４、１５６を露出させることができる。次に、半導体、金属、金属の導電性化合物、またはこれらの材料の組み合わせが堆積されてコンタクト・ホールを充填し、図８に示されるガード・リング１１０ならびに導電性ビア２１０および２１２を形成する。半導体は、ポリシリコンなどの多結晶半導体、あるいは他の多結晶半導体または非晶質半導体材料を含んでもよい。導電性金属化合物は、例えば、シリサイド、導電性金属窒化物など、またはこれらの組み合わせを含んでもよい。
【００２６】
図１５は、前述の実施形態（図８）の変形を示しており、ここでは、導電素子３１０、すなわち、前述の導電性ビアまたはガード・リング（図７（Ｂ）、図７（Ｃ））が、引っ張り応力窒化物層ではなく、圧縮応力窒化物層３３２のリップ部３２８とコンタクトする。
【００２７】
導電素子３１０を製造するため、１つのフォトマスク上のパターンが変更され、得られたレジスト・パターン３７０（図１６）では、ＳＴＩ（トレンチ分離）領域１２４の大部分が露出されるようになる一方、ＮＦＥＴの上を覆う引っ張り応力窒化物層３２６および酸化物ハード・マスク層３６４がレジストによって保護される。続いて、圧縮応力窒化物層３３２（図１７）が、ＳＴＩ領域１２４およびシリサイド層３８２またはＳＴＩ領域に隣接する活性半導体領域３８４を覆う他の低抵抗材料とコンタクトして付着される。その後、フォトマスクを使用して、圧縮応力窒化物層３３２および酸化物ハード・マスク層３６４がＮＦＥＴ３４０の上から除去される開口部を有するレジスト・パターン３８０を画定する。次いで、誘電体層１１４（図１５）、例えば、酸化物から本質的に構成される層間誘電体層が形成され、その後、応力窒化物層３３２に含まれる窒化物材料より速い速度で誘電体層１１４を腐食するまたはエッチングするプロセスによって誘電体層１１４を通して選択的にエッチングすることによって、バルク半導体領域１１６を露出させる開口部が形成される。次いで、得られた開口部に、導電素子３１０（図１５）が形成される。
【００２８】
図１８は、前述のプロセスの別の変形を示し、ここでは、１対の導電素子４１０ａ，４１０ｂ、例えば、ガード・リング、導電性ビア、またはガード・リングと導電性ビアとの組み合わせ（図７（Ａ）、図７（Ｂ））が、ＳＴＩ領域４２４および埋め込み誘電体層１１８を通って延びるように形成され、バルク半導体領域１１６との導電連通を提供する。例えば、図１８に示されるように、ガード・リング４１０ａは、開口部４１６の右側端部に隣接する引っ張り応力窒化物層１２６の上面のリップ部４１４ａの上にかぶさる。さらに、ガード・リング４１０ａは、マイクロ電子デバイス、例えば、ＮＦＥＴ１４０およびＰＦＥＴ１５０にも隣接している。ガード・リング４１０ｂは、開口部４１６の左側端部に隣接する引っ張り応力窒化物層１２６の上面のリップ部４１４ｂの上にかぶさる。ガード・リング４１０ｂは、チップのダイシング・レーン４１８に隣接している。
【００２９】
図１９は、別の変形を示し、ここでは、ガード・リング５１０は、チップのマイクロ電子デバイス１４０、１５０に隣接する引っ張り応力窒化物層１２６の上面の右側端部のリップ部５１４の上にかぶさる。一方、導電素子５１０は、引っ張り応力窒化物層１２６の左側端部（ダイシング・レーン５１８に隣接する端部）のリップ部５１６の上にかぶさっていない。同様にして、別の変形（図示せず）では、ガード・リングは、窒化物層の右側端部（マイクロ電子デバイスに隣接する端部）のリップ部の上にはかぶさらず、その左側端部（ダイシング・レーン５１８に隣接する端部）のリップ部の上にかぶさるように製造されてもよい。
【００３０】
本発明は、本発明の特定の好適な実施形態に従って説明されたが、本発明の真の範囲および趣旨から逸脱することなしに多くの改変および強化を行うことが可能であり、本発明は添付の特許請求の範囲のみに限定されるものである。
【産業上の利用可能性】
【００３１】
この発明の構造および構造の形成方法は、マイクロ電子デバイスの製造において有用であり、特に集積回路の製造において有用であり、より詳細には、絶縁層によって基板のバルク半導体領域から分離される活性半導体領域（ＳＯＩ層）を有するマイクロ電子デバイスの製造において有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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