(57)【特許請求の範囲】
【請求項１】
低電流論理ゲート回路において、
・該低電流論理ゲート回路は、入力トランジスタ（Ｅ３）及びフィードバックトランジスタ（Ｄ）であって、その各々はソースと、ドレインと、ソース及びドレインの間のチャネルを制御するために設けられたゲートとを含み、また各々はゲート・ソース接合を有する入力トランジスタ（Ｅ３）及びフィードバックトランジスタ（Ｄ）を備え、
・前記入力トランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が正の閾値電圧よりも大きな正である場合には前記ソースと前記ドレインとの間を導通し、そうでなければ前記ソースと前記ドレインとの間を導通せず、
・前記フィードバックトランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が負の閾値電圧よりも大きな負である場合には、前記ソースと前記ドレインとの間を導通せず、そうでなければ前記ソースと前記ドレインとの間を導通し、
・前記低電流論理ゲート回路は、前記フィードバックトランジスタのソース（４）と前記入力トランジスタのドレイン（２）との間に電圧降下を生じさせる構成要素（Ｅ１，Ｅ２；１４)を備え、
・前記低電流論理ゲート回路は、前記入力トランジスタのドレイン（２）と前記フィードバックトランジスタのゲート（６）との間の接続ライン（７）を備え、
・前記低電流論理ゲート回路は、さらなる入力トランジスタ（Ｅ４，Ｅ５）であって、ソース（２２，２５）と、ドレイン（２３，２６）と、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲート（２４，２７）と、ゲート・ソース接合とを含むさらなる入力トランジスタ（Ｅ４，Ｅ５）を備え、
・前記さらなる入力トランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が正の閾値電圧よりも大きな正の場合には前記ソースと前記ドレインとの間を導通し、そうでなければ前記ソースと前記ドレインとの間を導通せず、
・前記さらなる入力トランジスタ（Ｅ４）のドレイン（２３）は前記第１入力トランジスタ（Ｅ３）のソース（１）に接続され、又は、前記さらなる入力トランジスタ（Ｅ５）のソース（２５）及びドレイン（２６）は前記第１入力トランジスタ（Ｅ３）のソース（１）及びドレイン（２）にそれぞれ接続され、
・前記さらなる入力トランジスタのソース（２２，２５）は前記供給電圧の第１電圧レベル(ＶＳＳ)に接続されるために設けられ、
・前記フィードバックトランジスタのドレイン（５）は供給電圧の第２電圧レベル(ＶＤＤ)に接続されるために設けられ、
・前記第１入力トランジスタ及び前記さらなる入力トランジスタのゲート（３，２４，２７）は入力信号（ＩＮ（Ａ），ＩＮ（Ｂ），ＩＮ（Ｃ））用に設けられ、
・前記第１入力トランジスタの前記ドレイン（２）は出力信号（ＯＵＴ）用に設けられ、
・ソース（８）と、ドレイン（９）と、該ソースと該ドレインとの間のチャネルを制御するために設けられたゲート（１０）と、ゲート・ソース接合とを含む少なくともひとつのさらなるトランジスタ（Ｅ１）をさらに備え、
・前記電圧降下を生じさせる構成要素は、前記さらなるトランジスタ（Ｅ１）の前記ゲート・ソース接合を含む
低電流論理ゲート回路。
【請求項２】
請求項１に記載の低電流論理ゲート回路において、さらに
・前記さらなる入力トランジスタ（Ｅ４）のドレイン（２３）は前記第１入力トランジスタ（Ｅ３）のソース（１）に接続され、
・前記低電流論理ゲート回路は、第２のさらなる入力トランジスタ（Ｅ５）であって、ソース（２５）と、ドレイン（２６）と、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲート（２７）と、ゲート・ソース接合とを有する第２のさらなる入力トランジスタ（Ｅ５）を備え、
・前記第２のさらなる入力トランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が正の閾値電圧よりも大きな正である場合には前記ソースと前記ドレインとの間を導通し、そうでなければ前記ソースと前記ドレインとの間を導通せず、
・前記第２のさらなる入力トランジスタ（Ｅ５）のソース（２５）は、前記第１のさらなる入力トランジスタ（Ｅ５）のソース（２２）に接続され、
・前記第２のさらなる入力トランジスタ（Ｅ５）のドレイン（２６）は、前記第１の入力トランジスタ（Ｅ３）のドレイン（２）に接続される
低電流論理ゲート回路。
【請求項３】
請求項１又は２に記載の低電流論理ゲート回路において、さらに
・少なくとも２つのさらなるトランジスタ（Ｅ１，Ｅ２）であって、その各々はソース（８，１１）と、ドレイン（９，１２）と、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲート（１０，１３）と、ゲート・ソース接合とを有する少なくとも２つのさらなるトランジスタ（Ｅ１，Ｅ２）と、
・直列に接続された前記さらなるトランジスタの前記ゲート・ソース接合を有する、電圧降下を生じさせる構成要素と
を備える低電流論理ゲート回路。
【請求項４】
請求項１又は２に記載の低電流論理ゲート回路において、前記電圧降下を生じさせる構成要素は、バイポーラトランジスタ又はヘテロバイポーラトランジスタによって形成されるさらなるダイオード（１４）である低電流論理ゲート回路。
【請求項５】
請求項１乃至４の何れか一項に記載の低電流論理ゲート回路において、該低電流論理ゲート回路は、さらにバッファ回路を備え、
・当該バッファ回路は、入力トランジスタ（Ｅ）及びフィードバックトランジスタ（Ｄ１）であって、各々はソースと、ドレインと、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲートと、ゲート・ソース接合とを有する入力トランジスタ（Ｅ）及びフィードバックトランジスタ（Ｄ１）を備え、
・前記入力トランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が正の閾値電圧よりも大きな正の場合には前記ソースと前記ドレインとの間を導通し、そうでなければ前記ソースと前記ドレインとの間を導通せず、
・前記フィードバックトランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が負の閾値電圧よりも大きな負の場合には、前記ソースと前記ドレインとの間を導通せず、そうでなければ前記ソースと前記ドレインとの間を導通し、
・前記バッファ回路は、前記フィードバックトランジスタのソース（１８）と前記入力トランジスタのドレイン（１６）との間に電圧降下（１４)を生じさせる構成要素を備え、
・前記バッファ回路は、前記入力トランジスタのドレイン（１６）と前記フィードバックトランジスタのゲート（２０）との間に接続ライン（２１）を備え、
・前記入力トランジスタのソース（１５）は、前記供給電圧の第１電圧レベル(ＶＳＳ)に接続されるために設けられ、
・前記フィードバクトランジスタのドレイン（１９）は、供給電圧の第２電圧レベル(ＶＤＤ)に接続されるために設けられ、
・前記論理ゲート回路の前記入力トランジスタ（Ｅ３）のドレイン（２）は、前記バッファ回路の前記入力トランジスタ（Ｅ）のゲート（１７）に接続され、
・前記バッファ回路の前記入力トランジスタ（Ｅ）のドレイン（１６）は、出力信号（ＯＵＴ）用に設けられている
低電流論理ゲート回路。
【請求項６】
請求項１乃至５の何れか一項に記載の低電流論理ゲート回路において、前記トランジスタはＧａＡｓのＢｉＦＥＴテクノロジーのデバイスである低電流論理ゲート回路。
【請求項７】
請求項１乃至６の何れか一項に記載の低電流論理ゲート回路において、前記出力信号（ＯＵＴ）は高インピーダンス負荷を駆動するために生じる低電流論理ゲート回路。
【請求項８】
請求項７に記載の低電流論理ゲート回路において、前記高インピーダンス負荷は、ＦＥＴ又はＰ−ＨＥＭＴである低電流論理ゲート回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＡｓテクノロジーにおいて使用される低電流論理ゲート回路に関するものである。
【背景技術】
【０００２】
ＧａＡｓテクノロジーにおける従来の論理回路は、大型抵抗器と共にトランジスタを使用する。これらの回路は、抵抗器での所望の電圧降下のため、オン状態では、高入力駆動電流及び高電流の両方を必要とする。抵抗器は所望の大きな抵抗を実現するために、大きなチップ面積を占有する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、ＧａＡｓテクノロジーで実現させることのできる低電流論理ゲート回路を提供することである。
【課題を解決するための手段】
【０００４】
この目的は、請求項１による低電流論理ゲート回路によって達成される。さらなる実施形態と変形例は従属請求項から得ることができる。
【０００５】
本発明による回路はＧａＡｓテクノロジーにおいて実現させることができ、大きな電流を必要としない。このテクノロジー、特にＦＥＴ・ＨＢＴ融合型又は積層型集積化技術において利用可能な種々の構成要素であり、ＢｉＦＥＴ又はＢｉＨＥＭＴと称され，１枚のＧａＡｓ基板にＨＢＴデバイスと、ＦＥＴデバイス又はＰ−ＨＥＭＴデバイスとの両方を含む種々の構成要素が、低電流回路を実現するために使用されうる。ゲート・ソース接合及び／又はゲート・ドレイン接合を備えるＥモード（エンハンスメント）及びＤモード（デプレッション）のＦＥＴを使用する低電流インバータ回路は、常にその電流を最小限に制限しながら所望の電圧を供給する。
【０００６】
入力トランジスタ及びフィードバックトランジスタであって、各々がソースと、ドレインと、ソース・ドレイン間のチャネルを制御するゲートとを備え、また各々がゲート・ソース接合を有する入力トランジスタ及びフィードバックトランジスタが回路で使用される。入力トランジスタはＥモードトランジスタであり、このＥモードトランジスタは、ゲート・ソース電圧が正の閾値電圧よりも大きな正であれば、ソースとドレインとの間を導通し、ゲート・ソース電圧が正の閾値電圧よりも小さい場合には、ソースとドレインとの間を導通しない。フィードバックトランジスタはＤモードトランジスタであり、このＤモードトランジスタは、ゲート・ソース電圧が負の閾値電圧よりも大きな負の場合にはソースとドレインとの間を導通せず、ゲート・ソース電圧が閾値電圧を超える場合（より小さな負、ゼロ、又は正）には、ソースとドレインとの間を導通する。これらのトランジスタはソース及びドレインに関して対称とし、ゲート・ソース接合及び同様のゲート・ドレイン接合を利用できる。
【０００７】
フィードバックトランジスタのソースは、電圧降下を生じさせる構成要素を介して入力トランジスタのドレインに接続される。入力トランジスタのドレインはフィードバックトランジスタのゲートに接続される。このようにして、フィードバックトランジスタのソースをフィードバックトランジスタのゲートに接続するフィードバックループが形成される。入力トランジスタのソースは供給電圧の第１レベルに接続され、フィードバックトランジスタのドレインは供給電圧の第２レベルに接続される。入力トランジスタのドレインは出力信号用に設けられ、入力トランジスタの各々のゲートは入力信号用に設けられる。フィードバックトランジスタのソースと入力トランジスタのドレインとの間に電圧降下を生じさせる構成要素は特に、さらなるトランジスタのゲート・ソース接合又はゲート・ドレイン接合によって設けられうる。さらなるトランジスタの接合は、ソースとドレインとを接続することによって並列に切り替わることができる。さらなるトランジスタのゲート・ソース接合又はゲート・ドレイン接合を直列に接続して電圧降下の適切な値を得ることができる。代わりに、電圧降下を生じさせる構成要素をダイオード、特にバイポーラ又はヘテロバイポーラトランジスタのベースと、エミッタ又はコレクタとによって形成されるダイオードによって実現させることができる。この後者の設計による回路は、例えばデプレッションモードＦＥＴ又はデプレッションモードＰ−ＨＥＭＴのような高インピーダンス負荷を駆動する低電流論理ゲート回路の出力バッファに特に適している。
【０００８】
入力論理回路を形成するためにさらなるＥモード入力トランジスタが設けられる。この目的のために、さらなる入力トランジスタのドレインは第１入力トランジスタのソースに接続され、又はさらなる入力トランジスタのソース及びドレインは第１入力トランジスタのソース及びドレインにそれぞれ接続されうる。さらなる入力トランジスタのソースは供給電圧の第１電圧レベルに接続されるために設けられる。第１入力トランジスタのゲート及びさらなる入力トランジスタは入力信号用に設けられ、第１入力トランジスタのドレインは出力信号用に設けられる。追加の入力トランジスタは、種々の論理演算のために設けられうる。
【０００９】
添付の図面を参照して、実施例に関する以下の詳細な説明から、低電流論理ゲート回路のこれらの目的及びその他の目的、特徴ならびに利点を明らかにする。
【図面の簡単な説明】
【００１０】
【図１】ＮＡＮＤ論理回路を備える低電流論理ゲート回路の実施形態の回路図である。
【図２】ＮＯＲ論理回路を備えるさらなる実施形態の回路図である。
【図３】組み合わされたＮＡＮＤ論理回路及びＮＯＲ論理回路を備えるさらなる実施形態の回路図である。
【図４】低電流バッファ回路の回路図である。
【発明を実施するための形態】
【００１１】
図１は、低電流論理ゲート回路の第１の実施形態を示す。回路内に存在するトランジスタは、ソースと、ドレインと、ゲートと、ゲート・ソース間又はゲート・ドレイン間の接合によって形成されるダイオードとを備える一種の電界効果トランジスタである。よって、これらのトランジスタは本回路図内ではＮチャネル型ＪＦＥＴに使用する記号で表されているが、類似の構造を有する他のタイプのトランジスタを使用することもできる。図に示す例では、トランジスタのゲート・ソース接合が使用されている。
【００１２】
Ｄ（Ｄモード、デプレッションモード）で示すトランジスタは、負の閾値電圧により特徴付けられるものである。負の閾値電圧よりも大きな負（つまり絶対値がより大きな負を意味する）のゲート・ソース電圧を印加した場合、トランジスタのチャネルを通るソース・ドレインパスは導通しない。トランジスタをスイッチとして考える場合、ゲート・ソース電圧が閾値電圧よりも大きな負である場合にスイッチは開く。従って、このタイプのトランジスタは「常時オン」と特徴付けることができる。ゲート・ソース電圧が閾値電圧よりも負でない、又はゼロもしくは正の場合には、ソース・ドレインパスは導通する、つまりスイッチは閉じる。
【００１３】
Ｅモード（エンハンスメントモード）のＥで示すトランジスタは、正の閾値電圧により特徴付けられるものである。Ｅモードトランジスタは、ゲート・ソース電圧が正の閾値電圧よりも大きい場合、ソース・ドレイン間を導通する、つまりスイッチは閉じる。ゲート・ソース電圧が正の閾値電圧よりも小さい、又はゼロもしくは負である場合、トランジスタは導通しない、つまりスイッチは開く。よって、Ｅモードトランジスタは「常時オフ」と特徴付けることができる。
【００１４】
以下、図１の回路内のＤモードトランジスタＤをフィードバックトランジスタと称し、 ＥモードトランジスタＥ３、Ｅ４を入力トランジスタと称する。入力トランジスタＥ３のソース１は、さらなる入力トランジスタＥ４のドレイン２３に接続される。さらなる入力トランジスタＥ４のソース２２は、接地又は供給電圧の低電位ＶＳＳに接続される。第１入力トランジスタＥ３のドレイン２は、出力信号ＯＵＴ用に設けられる。入力トランジスタＥ３、Ｅ４のゲート３、２４は、入力信号ＩＮ（Ａ）、ＩＮ（Ｂ）用に設けられる。これらは論理信号となりうる。第１入力トランジスタＥ３のドレイン２は、接続ライン７を介してフィードバックトランジスタＤのゲート６に接続される。フィードバックトランジスタＤのドレイン５は、供給電圧の高電位ＶＤＤに接続される。
【００１５】
第１入力トランジスタＥ３のドレイン２は、電圧降下を生じさせる構成要素を介してフィードバックトランジスタＤのソース４に接続され、本実施形態においてこの構成要素は２つのさらなるＥモードトランジスタＥ１及びＥ２によって形成される。フィードバックトランジスタＤのソース４は、第１のさらなるトランジスタＥ１のゲート１０に接続される。第１のさらなるトランジスタＥ１のソース８は、第２のさらなるトランジスタＥ２のゲート１３に接続される。第２のさらなるトランジスタＥ２のソース１１は、第１入力トランジスタＥ３のドレイン２に接続される。第１のさらなるトランジスタＥ１のドレイン９及び第２のさらなるトランジスタＥ２のドレイン１２は、例えば図１に示す様に、開いたままとすることができる。第１のさらなるトランジスタＥ１のドレイン９は第１のさらなるトランジスタＥ１のソース８に接続され、及び／又は第２のさらなるトランジスタＥ２のドレイン１２は第２のさらなるトランジスタＥ２のソース１１に接続されて、トランジスタのゲート・ソース接合とゲート・ドレイン接合とを並列に切り替えることができる。トランジスタの特性によって接続を個々の要求に適合させることができる。図１の例において、さらなるトランジスタＥ１及びＥ２のゲート・ソース接合は、フィードバックトランジスタＤのソース４と第１入力トランジスタＥ３のドレイン２との間で直列に接続されている。電圧降下を生じさせる構成要素は、一般に任意の適切な数のデバイスによって設けることができるが、ＧａＡｓ  ＢｉＦＥＴ工程のトランジスタは典型的には、直列に接続された２つのゲート・ソース接合が、対象とする電圧降下の適切な値を与えるように形成される。本回路は、環境条件又は動作条件の変化に関係なく、信頼できる低電流動作を確保する。本回路の動作は以下の通りである。
【００１６】
高論理入力信号ＩＮに相当する高電圧レベルが第１入力トランジスタＥ３のゲート３とさらなる入力トランジスタＥ４のゲート２４との双方に印加されると、これらの電圧は入力トランジスタＥ３、Ｅ４を導通モードにする。よってソースとドレインとの間の対応するスイッチは閉じ、接地電位ＶＳＳはフィードバックトランジスタＤのゲート６に接続される。入力信号ＩＮ（Ａ）、ＩＮ（Ｂ）の電圧は、入力トランジスタＥ３、Ｅ４のゲート・ソース電圧は、これらの閾値電圧よりも大きくなるくらい十分に高い必要がある。フィードバックループ内で電圧降下を生じさせ、さらなるトランジスタＥ１及びＥ２によって形成される構成要素の電圧は、一連のトランジスタＤ、Ｅ１、Ｅ２、Ｅ３及びＥ４の回路ブランチを通る電流の流れを作る。さらなるトランジスタＥ１及びＥ２を通る電流によって電圧降下が生じ、フィードバックトランジスタＤのゲート６の電圧レベルはフィードバックトランジスタＤのソース４の電圧レベルよりも低くなる。さらなるトランジスタＥ１、Ｅ２のゲート・ソース接合のダイオードは、電圧降下がフィードバックトランジスタＤを閾値（閾値電圧に相当するフィードバックトランジスタＤのゲート・ソース電圧）周辺の領域に切り替えられるように形成される。その結果、トランジスタＤ、Ｅ１、Ｅ２、Ｅ３及びＥ４を通って流れる電流は非常に低くなり、第１入力トランジスタＥ３のドレイン２の電圧レベルは本質的に接地レベル(ＶＳＳ)となる。このようにして高入力信号ＩＮ（Ａ），ＩＮ（Ｂ）は低出力信号ＯＵＴに変換される。
【００１７】
第１入力トランジスタＥ３のゲート３又はさらなる入力トランジスタＥ４のゲート２４に低電圧レベルが印加されると、対応するゲート・ソース電圧はその閾値電圧よりも低くなり、入力トランジスタは導通せず、入力トランジスタのソース・ドレインパスを通って流れる電流はほとんどない。一連のトランジスタＤ、Ｅ１及びＥ２の回路ブランチで生じる唯一の電流は、出力信号ＯＵＴ用に設けられた出力を通る非常に小さな電流である。さらなるトランジスタＥ１及びＥ２は、それらのゲート・ソース接合の電圧降下が、フィードバックトランジスタＤの負のゲート・ソース電圧がより大きな負の閾値電圧を超えるくらい十分に低くなるように形成される。従ってフィードバックトランジスタＤはソースとドレインとの間を導通し、対応するスイッチは閉じる。結果として少なくとも１つの低入力信号ＩＮ（Ａ）又はＩＮ（Ｂ）は高出力信号ＯＵＴを与え、よってこの回路はＮＡＮＤ論理回路を形成する。
【００１８】
図２は低電流論理ゲート回路のさらなる実施形態を示す。第１入力トランジスタＥ３のソース１とさらなる入力トランジスタＥ５のソース２５は、接地又は供給電圧の低電位ＶＳＳに接続される。第１入力トランジスタＥ３のドレイン２は、さらなる入力トランジスタＥ５のドレイン２６に接続され、出力信号ＯＵＴ用に設けられる。入力トランジスタＥ３、Ｅ５のゲート３、２７は入力信号ＩＮ（Ａ）、ＩＮ（Ｃ）用に設けられ、これらは論理信号とされうる。第１入力トランジスタＥ３のドレイン２は接続７を介してフィードバックトランジスタＤのゲート６に接続される。本実施形態のその他の構成要素は図１の回路と同様である。入力トランジスタＥ３、Ｅ５のゲート３、２７のうちの少なくとも１つに高電圧レベルが存在する場合、出力信号は低くなる。ＩＮ（Ａ）、ＩＮ（Ｃ）の両方が低い場合に限り、出力信号ＯＵＴは高くなる。よって少なくとも１つの高入力信号ＩＮ（Ａ）又はＩＮ（Ｃ）は低出力信号ＯＵＴを与え、この回路はＮＯＲ論理回路を形成する。
【００１９】
図３は、図１のＮＡＮＤ論理回路及び図２のＮＯＲ論理回路の両方を備える低電流論理ゲート回路のさらなる実施形態を示す。１つのさらなる入力トランジスタＥ４は、第１入力トランジスタＥ３に関して図１の実施形態と同じ方法で配置され、入力トランジスタＥ３、Ｅ４が図１の回路に対応するＮＡＮＤ論理回路を形成するようにする。別のさらなる入力トランジスタＥ５は第１入力トランジスタＥ３に関して図２の実施形態と同じ方法で配置され、入力トランジスタＥ３、Ｅ５が図２の回路に対応するＮＯＲ論理回路を形成するようにする。図３の実施形態は、先に説明した実施形態と比較して、いくつかのＥモード入力トランジスタを如何に組み合わせて、より複雑なＮＡＮＤ及びＮＯＲ論理回路を形成できるかを示している。ＮＡＮＤ論理回路はＡＮＤ論理回路へと、そしてＮＯＲ論理回路はＯＲ論理回路へと、インバータ手段によって変換でき、これは出力信号を高から低へと、又は低から高へと変化させる。この実現には図４の低電流インバータ回路が特に適切である。
【００２０】
図４は低電流回路を示すものであり、入力トランジスタＥが１つのみ存在することと、入力トランジスタＥのドレイン１６とフィードバックトランジスタＤ１のソース１８との間に接続される電圧降下を生じさせる構成要素の具現化が異なることとを除けば、図１の回路と類似している。図４の回路において、電圧降下を生じさせる構成要素はさらなるダイオード１４によって実現されている。このダイオード１４は、バイポーラ又はヘテロバイポーラトランジスタのベースと、エミッタ又はコレクタとによって形成されたダイオードとなりうる。バイポーラ又はヘテロバイポーラトランジスタもＧａＡｓ  ＢｉＦＥＴ工程内で生成されうる。
【００２１】
図４による回路は、図１、図２又は図３のうちの１つによる回路の出力に接続される、バッファとして適用されることに特に適している。この場合、第１入力トランジスタＥ３のドレイン２は、図４によるバッファ回路の入力トランジスタＥのゲート１７に接続することができる。これらの回路の間を直接、つまりじかに接続する必要はなく、代わりに、回路のさらなる段を、図１、図２又は図３のうちの１つによる回路と図４による回路との間に接続させることができる。さらに、図１、図２又は図３のうちの１つによる２つ以上の論理段は、図４によるバッファ回路によって形成された出力段に先立って設けることができる。論理回路が出力信号を与えて、その信号が図４のバッファ回路に印加されて、入力トランジスタＥのゲート１７を接地レベルに設定するように、電圧レベルが入力トランジスタのゲートに印加されると、バッファ回路の入力トランジスタＥはソース１５とドレイン１６との間を導通せず、対応するスイッチは開く。この回路の典型的な用途では、出力信号ＯＵＴ（バッファ回路の入力トランジスタＥのドレイン１６）用に設けられたバッファ回路の出力において高インピーダンス負荷が存在する。高インピーダンスのために、さらなるダイオード１４には低電流のみが流れる。従ってさらなるダイオード１４の電圧降下は非常に低く、バッファ回路のフィードバックトランジスタＤ１のゲート・ソース電圧は、その閾値電圧よりもより小さな負になる。つまりフィードバックトランジスタＤ１はソース１８とドレイン１９との間を導通し、対応するスイッチは閉じ、バッファ回路の入力トランジスタＥのドレイン１６における電圧レベルは高いということを意味する。
【００２２】
論理回路が出力信号を与え、その信号が図４のバッファ回路に印加され、入力トランジスタＥのゲート１７を高電圧レベルに設定するように、電圧レベルが入力トランジスタのゲートに印加されると、論理回路のフィードバックトランジスタＤ及びさらなるトランジスタＥ１、Ｅ２を通る電流は、本質的に図４のバッファ回路の入力トランジスタＥの低ゲート電流となる。バッファ回路の入力トランジスタＥはソース１５とドレイン１６との間を導通している。さらなるダイオード１４を流れるのは低電流のみである。バッファ回路のフィードバックトランジスタＤ１及びさらなるダイオード１４を流れる電流は、バッファ回路の入力トランジスタＥのドレイン電圧を低電圧レベルに引き下げる。さらなるダイオード１４の電圧降下は十分に大きく、よってバッファ回路のフィードバックトランジスタＤ１のゲート・ソース電圧は、低電流のみをフィードバックトランジスタＤ１に流す。
【００２３】
さらなる論理ゲートは低電流論理ゲート回路の並列及び／又は直列配置によって実現することができる。
【００２４】
図１、図２又は図３の１つ又は複数の低電流回路によって形成される回路の入力段は、さらなるトランジスタＥ１及びＥ２の代わりに、図４の対応する回路ループに示すものと同様のさらなるダイオードを備えることができる。このさらなるダイオードもバイポーラ又はヘテロバイポーラトランジスタのダイオードとすることができる。図４の低電流バッファ回路によって形成される回路の出力段は、さらなるダイオード１４の代わりに、フィードバックループ内にトランジスタの１つ又は複数のさらなるゲート・ソース接合及び／又はゲート・ドレイン接合を備えることができる。しかし、バッファ回路にさらなるダイオード１４を有することは有利である。その理由は、この場合、電流はバッファによって駆動される回路構成要素の要求に、より良く適合されるからである。バッファ回路のさらなるダイオード１４は好適には、動作点においてフィードバックトランジスタにより多くの電流を与え、より低い電圧降下をもたらすデバイス・パラメータを有するダイオードである。これによって回路は可能な限り負荷を駆動することができるので、負荷の電圧損失を最小限に抑えることができる。高インピーダンス負荷は、例えば、ＦＥＴ又はＰ−ＨＥＭＴとすることができる。図１、図２及び図３のさらなるトランジスタＥ１及びＥ２によるフィードバックループ内のトランジスタのゲート・ソース及び／又はゲート・ドレイン接合の使用によって最小の電流消費となり、一方で、図４のさらなるダイオード１４によるフィードバックループ内でのダイオードの使用は、低電流回路の駆動能力を向上させる。  
【符号の説明】
【００２５】
１     入力トランジスタのソース
２     入力トランジスタのドレイン  
３     入力トランジスタのゲート
４     フィードバックトランジスタのソース
５     フィードバックトランジスタのドレイン
６     フィードバックトランジスタのゲート
７     接続ライン  
８     さらなるトランジスタのソース  
９     さらなるトランジスタのドレイン
１０   さらなるトランジスタのゲート
１１   さらなるトランジスタのソース
１２   さらなるトランジスタのドレイン
１３   さらなるトランジスタのゲート
１４   さらなるダイオード
１５   入力トランジスタのソース
１６   入力トランジスタのドレイン
１７   入力トランジスタのゲート
１８   フィードバックトランジスタのソース
１９   フィードバックトランジスタのドレイン
２０   フィードバックトランジスタのゲート
２１   接続ライン
２２   さらなる入力トランジスタのソース
２３   さらなる入力トランジスタのドレイン
２4    さらなる入力トランジスタのゲート
２５   さらなる入力トランジスタのソース
２６   さらなる入力トランジスタのドレイン
２７   さらなる入力トランジスタのゲート
Ｄ     フィードバックトランジスタ
Ｄ１   フィードバックトランジスタ
Ｅ     入力トランジスタ
Ｅ１   さらなるトランジスタ
Ｅ２   さらなるトランジスタ
Ｅ３   入力トランジスタ
Ｅ４   さらなる入力トランジスタ
Ｅ５   さらなる入力トランジスタ
ＩＮ   入力
ＯＵＴ 出力  
ＶＤＤ   供給電圧の高電位レベル  
ＶＳＳ   供給電圧の低電位レベル 
【図１】
0005579264.tif 000002
【図２】
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【図３】
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【図４】
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