(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる基板（１、３１、６１）を用意する工程と、
前記基板（１、３１、６１）上に、（０００−１）Ｃ面をチャネル面とする炭化珪素からなるチャネル領域（２、３４、６４）を形成する工程と、
前記チャネル領域（２、３４、６４）を電流経路として、該電流経路の上下流に配置される第１不純物領域（４、３６、６６、６７）および第２不純物領域（５、３７、７３）を形成する工程と、
前記チャネル領域（２、３４、６４）の表面にゲート絶縁膜（６、３８、６８）を形成する工程と、
前記ゲート絶縁膜（６、３８、６８）の上にゲート（７、３５、６５）を形成する工程とを行うことでＭＯＳ構造を構成し、
前記ゲート（７、３５、６５）への印加電圧を制御することで前記チャネル領域（２、３４、６４）に形成されるチャネルを制御し、前記第１不純物領域（４、３６、６６、６７）および前記第２不純物領域（５、３７、７３）の間に流れる電流を制御する炭化珪素半導体装置を製造する炭化珪素半導体装置の製造方法において、
熱処理工程を含み、該熱処理工程における降温時に、６５０〜８５０℃の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けるようにし、
前記熱処理工程として、少なくとも、前記ゲート絶縁膜形成工程後に行われる６５０℃以上の工程となるゲート表面を丸める丸め酸化工程、層間絶縁膜のリフロー工程、電極アニール工程のいずれか一つを含み、前記ゲート絶縁膜形成工程後に行われる６５０℃以上の工程を行うに際し、６５０℃以上の温度域ではウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記熱処理工程を前記ゲート絶縁膜形成工程の熱処理として行い、該ゲート絶縁膜形成工程の降温時の６５０〜８５０℃の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記ゲート絶縁膜形成工程の降温時に、６５０℃以下に降温するまでウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記ゲート絶縁膜形成工程の降温時に、６００℃以下に降温するまでウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記ゲート絶縁膜形成工程では、ウェット雰囲気中で８５０℃以上に昇温させるウェット酸化を行うことで、前記ゲート絶縁膜（６、３８、６８）としてゲート酸化膜を形成することを特徴とする請求項２ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記ゲート絶縁膜形成工程では、前記ウェット酸化を行うための前記ウェット雰囲気を降温時にも維持することを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜形成工程では、ウェット雰囲気を用いたウェット酸化とは異なる手法で前記ゲート絶縁膜を形成することを特徴とする請求項２ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記ゲート絶縁膜形成工程では、Ｎ2Ｏ雰囲気もしくはＮＯ雰囲気中での酸化を行うことで、前記ゲート絶縁膜（６、３８、６８）としてゲート酸化膜を形成することを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記ゲート絶縁膜形成工程では、前記ゲート絶縁膜の少なくとも一部をデポジションによるＬＴＯ、ＴＥＯＳ、ＨＴＯにより形成することを特徴とする請求項２ないし８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記熱処理工程を、前記ゲート絶縁膜形成工程の後に前記ゲート絶縁膜（６、３８、６８）と前記チャネル領域（２、３４、６４）との界面の特性改善のためのアニール処理として行うことを特徴とする請求項２ないし９のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記熱処理工程を前記アニール処理として行い、該アニール処理の降温時の６５０〜８５０℃の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする請求項１０に記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記アニール処理の降温時に、６００℃以下に降温するまでウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする請求項１０に記載の炭化珪素半導体装置の製造方法。
【請求項１３】
前記アニール処理の昇温時から降温時にかけて、６５０℃以上の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする請求項１０ないし１２のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１４】
前記アニール処理の降温時に、６５０〜８５０℃の温度範囲内の所定温度を所定時間保持することを特徴とする請求項１０ないし１３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１５】
前記基板（１、３１、６１）として主表面が（０００−１）Ｃ面のものを用いることを特徴とする請求項１ないし１４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１６】
前記基板（１、３１、６１）として主表面が（０００−１）Ｃ面と垂直なものを用い、該基板（１、３１、６１）に対してトレンチを形成して、該トレンチの側面を（０００−１）Ｃ面とすることで前記チャネル面を（０００−１）Ｃ面とすることを特徴とする請求項１ないし１４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１７】
前記熱処理工程では、前記ゲート絶縁膜（６、３８、６８）と前記チャネル領域（２、３４、６４）との界面のダングリングボンドをＨもしくはＯＨの元素によって終端することを特徴とする請求項１ないし１６のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ構造において界面準位密度の低減を図ることができる炭化珪素（以下、ＳｉＣという）半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、特許文献１において、結晶面の面方位が（１１−２０）面となるａ面をチャネルに用いたＳｉＣ半導体装置において、水素アニールもしくはウェット雰囲気で処理することでＭＯＳ構造における界面準位密度を低減し、チャネル移動度を向上する方法が開示されている。具体的には、水素アニールやウェット雰囲気の濃度もしくは温度を選択することで、界面準位密度の低減を図っている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−６９０１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図２２（ａ）、（ｂ）は、六方晶のＳｉＣの結晶構造と結晶面の面方位、つまり（１１−２０）面と（０００１）Ｓｉ面および（０００−１）Ｃ面の関係を示した結晶面概略図であり、図２２（ｂ）に示されるように六方晶の上面および下面が（０００１）Ｓｉ面、（０００−１）Ｃ面に相当し、それらに対して（１１−２０）面が垂直の関係となっている。
【０００５】
（１１−２０）面などのように（０００１）Ｓｉ面に垂直な面は、結晶成長技術の問題から（０００１）Ｓｉ面に比べてウェハ径が小さいため、（０００１）Ｓｉ面、もしくは、（０００−１）Ｃ面のウェハを用いることが望まれている。しかし、（０００１）Ｓｉ面ウェハは、１０８０℃の高温で５時間のウェット酸化を行っても約４０ｎｍの酸化膜しか形成されないため、熱酸化による厚膜化ができないという問題と酸化反応を利用して基板の表面加工を行うＣＭＰ研磨に時間がかかるという問題がある。一方、（０００−１）Ｃ面は、（０００１）Ｓｉ面に比べ、約２０倍、酸化レートが速いため、容易に厚い熱酸化膜が形成でき、ＣＭＰ研磨も速い。このため、（０００−１）Ｃ面は、（０００１）Ｓｉ面に比べて量産性に優れている。したがって、（０００−１）Ｃ面ウェハを用いたＭＯＳＦＥＴが期待されている。しかしながら、（０００−１）Ｃ面の界面準位密度を低減するＭＯＳ界面形成方法は開示されていない。上記特許文献１においても、（１１−２０）面での界面準位密度低減方法しか開示がなく、（０００−１）Ｃ面においては界面準位密度を低減する手法が開示されていない。
【０００６】
本発明は上記点に鑑みて、（０００−１）Ｃ面において界面準位密度を低減して、チャネル移動度の向上を図ることができるＳｉＣ半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明者らは、（０００−１）Ｃ面を主表面とするＳｉＣ基板を用いてＭＯＳ構造の半導体素子を製造するに際し、特許文献１に示される従来手法、つまりウェットアニール、または、水素アニールを実施した場合に界面準位密度の低減が図れるかについて検討を行ったところ、単にゲート酸化膜をウェット雰囲気で所定濃度もしくは所定温度で形成するだけ、もしくは、単に水素アニールを所定濃度もしくは所定温度で行っただけでは界面準位密度を低減できないことが確認された。
【０００８】
界面準位密度を低減させるには、ＳｉＣとゲート酸化膜との界面のダングリングボンドがＨもしくはＯＨの元素で終端されるようにすることが考えられる。具体的には、ゲート酸化膜のうちＳｉＣと接する下層部の欠陥箇所にＨもしくはＯＨが入り込んだ状態が保たれると、界面準位密度を低減させることが可能となる。
【０００９】
このような構造を実現すべく、本発明者が鋭意検討を行ったところ、ＳｉＣとゲート酸化膜との界面のダングリングボンドをＨもしくはＯＨにより終端する温度、言い換えると脱離する温度（以下、終端・脱離温度という）が決まっており、その終端・脱離温度において、ＨもしくはＯＨが脱離してしまわない雰囲気となっているか否かが、上記構造を実現する上で重要であることが確認された。
【００１０】
すなわち、終端・脱離温度では、ＨもしくはＯＨの終端、脱離が行われるため、この温度で終端よりも脱離が優位な状況下であれば脱離が生じることになり、脱離よりも終端が優位な状況下であれば脱離を防ぐことが可能となる。
【００１１】
このため、ウェット雰囲気でゲート酸化を行ったとしても、終端・脱離温度となるときにウェット雰囲気でなくなっていれば、ダングリングボンドからＨもしくはＯＨが脱離してしまい、上記構造を実現できない。また、水素アニールを行ったとしても、終端・脱離温度を超えるような温度下で常に水素雰囲気となっていなければＨもしくはＯＨが脱離していき、結局上記構造を実現できなくなる。
【００１２】
そこで、本発明者は、ゲート絶縁膜形成工程の降温時に終端・脱離温度以下までウェット雰囲気で降温すれば、上記構造を実現し、界面準位密度が低減できることを次の方法により調べた。具体的には、ウェット酸化によりゲート酸化膜を形成し、ウェット雰囲気を維持した状態のまま降温し、その降温時のウェット雰囲気から窒素雰囲気の切り替え温度と界面準位密度との関係を調べた。
【００１３】
図２３（ａ）は、実験に用いたサンプルとなるＭＯＳキャパシタの断面図であり、図２３（ｂ）は、雰囲気の切り替え温度と界面準位密度との関係を示したものである。
【００１４】
図２３（ａ）に示すように、ｎ+型層１００の上に１×１０16ｃｍ-3の不純物濃度とされたｎ型エピ層１０１が形成され、その表面が（０００−１）Ｃ面とされた基板にゲート酸化を行ってゲート酸化膜１０２を形成した。このときのゲート酸化は、窒素雰囲気で１０８０℃まで昇温したのち、ウェット雰囲気に切り替えて２５分間ウェット酸化を行い、ウェット雰囲気のまま１０℃／ｍｉｎで降温することにより行った。このとき、ウェット雰囲気から窒素雰囲気への切り替え温度を１０８０℃、９５０℃、８００℃、６００℃と変化させた。そして、表面および裏面に厚さ５００ｎｍのＮｉ１０３、１０４を蒸着したのち、Ｎｉをφ５００μｍにパターニングすることでＭＯＳキャパシタを構成した。
【００１５】
そして、切り替え温度を変えた各ＭＯＳキャパシタの界面準位密度（Ｄｉｔ）を評価した結果、図２３（ｂ）に示すように降温時のウェット雰囲気から窒素雰囲気への切り替え温度を低くすることによって、界面準位密度が低減していることが確認できた。界面準位密度の高いエネルギー帯である伝導帯近くの界面準位密度は、ウェット雰囲気から窒素雰囲気への切り替え温度が９５０〜６００℃にかけて大きく低減している。この結果から、主に９５０℃より低い温度域でＨあるいはＯＨによるダングリングボンド終端効果が得られていることが分かる。
【００１６】
この実験結果から、（０００−１）Ｃ面においても、ゲート酸化膜形成工程の降温時にウェット雰囲気を低温（例えば６００℃）まで維持することで、ダングリングボンド終端効果を得ることが可能であると言える。
【００１７】
また、上記実験によるＨもしくはＯＨによるダングリングボンドの終端効果を検証するため、ＳＩＭＳ分析により、（０００−１）Ｃ面を用いた場合の界面の水素濃度を比較した。図２４（ａ）、（ｂ）は、ゲート酸化の降温時のウェット雰囲気から窒素雰囲気への切り替え温度が、それぞれ、１０８０℃と６００℃で作製したＭＯＳキャパシタにおけるＳｉＣとゲート酸化膜（ＳｉＯ2）の界面近傍での水素濃度を示した図である。
【００１８】
この図に示されるように、ＳｉＣとゲート酸化膜の界面での水素濃度を比較すると、降温時のウェット雰囲気から窒素雰囲気への切り替え温度が１０８０℃の場合、１．７×１０20ｃｍ-3程度となっているのに対し、６００℃の場合、４．７×１０20ｃｍ-3程度となっており、約３倍の水素濃度となっていることが判る。つまり、降温時にウェット雰囲気を維持することにより、ダングリングボンドをＨもしくはＯＨの元素で終端させることが可能となっている。このことからも、界面での水素濃度が高く、すなわちダングリングボンドをＨもしくはＯＨの元素で終端させることが、界面準位密度低減に繋がると言える。
【００１９】
このようにゲート酸化膜を形成する際に、降温時に少なくとも終端・脱離温度以下までウェット雰囲気を継続することでＳｉＣとゲート酸化膜の界面におけるダングリングボンドをＨもしくはＯＨで終端させることが可能となる。
【００２０】
一方、このような知見と同様の考え方から、ゲート酸化膜をウェット雰囲気を用いたウェット酸化とは異なる手法によって形成しておき、降温時だけウェット雰囲気に切り替え、降温時にＳｉＣとゲート酸化膜の界面のダングリングボンドをＨもしくはＯＨにより終端させることも可能と言える。
【００２１】
例えば、ドライ雰囲気、Ｎ2Ｏ雰囲気、ＮＯ雰囲気、オゾン雰囲気、Ｈ2Ｏラジカル雰囲気などで酸化するか、もしくは、ＣＶＤなどでＬＴＯ、ＴＥＯＳ、ＨＴＯ等をデポジションすることによってゲート酸化膜を形成する。このとき、ゲート酸化膜形成用のチャンバー内が高温状態になっているため、その状態からチャンバー内にＨ2Ｏを導入することでウェット雰囲気に切り替え、終端・脱離温度以下まで降温させれば良い。
【００２２】
なお、ここではゲート絶縁膜を酸化膜で構成する場合について説明したが、この手法を用いる場合、ゲート絶縁膜を他の種類の絶縁膜で構成することも可能である。例えば、ＨｆＯ2、ＨｆＳｉＯＮ、ＨｆＡｌＯ、Ａｌ2Ｏ3、Ｔａ2Ｏ5、Ｓｉ3Ｎ4などが挙げられる。
【００２３】
また、同様に、ゲート酸化膜（ゲート絶縁膜）を形成する際の降温時にＳｉＣとゲート酸化膜の界面のダングリングボンドをＨもしくはＯＨで終端させるのではなく、ゲート酸化膜形成工程後のアニール工程により、別途、同様の事を行っても良い。勿論、これらを両方とも行えば、より多くＳｉＣとゲート酸化膜の界面のダングリングボンドをＨもしくはＯＨで終端させることができ、より界面準位密度の低減を図ることも可能である。
【００２４】
次に、終端・脱離温度を詳細に特定するため昇温脱離分析を行った。具体的には、真空チャンバー内でゲート酸化膜が形成された基板をレーザー加熱により昇温し、脱離した元素を質量分析計で調べるものであり、これにより、脱離ガスと脱離温度を詳細に特定することが可能となる。
【００２５】
ただし、水素は大気中にも多量に存在するため、ＭＯＳ界面の微量の水素との区別が困難となる。そこで、ダングリングボンドの終端元素に大気中にほとんど存在しない水素の同位体である重水素（Ｄ）を使い、その重水素を分析する手法を用いた。なお、水素と重水素とは同位体のため、終端、脱離に関する性質は、ほぼ同じと考えられる。
【００２６】
具体的な分析サンプルの作製方法を次に述べる。まず、基板として、主表面が（０００−１）Ｃ面でｎ型の４Ｈ−ＳｉＣ基板を用い、その基板に対してバブリング酸化法により、重水（Ｄ2Ｏ）をバブリングさせてウェット酸化を行うことで、ゲート酸化膜を形成した。ゲート酸化膜の形成レシピは、後述する図４におけるＨ2ＯをＤ2Ｏに変更した。そして、そのサンプルで昇温脱離分析を行った。分析元素は、Ｄ2とＤ2Ｏとした。Ｄ2は、脱離したＤが結合してＤ2となり、Ｄ2Ｏは、脱離したＯＤがＤと結合して、Ｄ2Ｏとなることと絶縁膜中の水分のＤ2Ｏを想定して分析している。
【００２７】
図２５（ａ）は、Ｄ2に関する分析結果を示したグラフであり、図２５（ｂ）は、Ｄ2Ｏに関する分析結果を示したグラフである。これらの図における縦軸は、質量分析計の電流強度である。なお、図中バックグランドとして記載したグラフは、サンプル無しの状態での分析結果であり、Ｄ2とＤ2Ｏの分析結果のグラフからバックグランド分を差し引いた分がＤ2とＤ2Ｏの純粋な質量分析量を示している。
【００２８】
図２５（ａ）に示すように、Ｄ2の脱離は６５０〜８５０℃で発生し、特に７５０〜８５０℃で脱離のピークを示しており、界面準位密度の低減する温度と一致している。このことからＨもしくはＯＨのダングリングボンドの終端・脱離温度は、６５０〜８５０℃、特に７５０〜８５０℃であることが特定できる。一方、図２５（ｂ）に示すように、Ｄ2Ｏの脱離は、６００℃近傍で発生している。これらのことから界面準位密度低減に寄与しているダングリングボンドの終端元素は、主に水素であると考えられる。また、６５０℃でアニールすることでゲート絶縁膜中の水分を除去するアニール処理を行うことができ、ゲート酸化膜の信頼性を向上することができる。
【００２９】
続いて、図２４（ｂ）で分析したサンプルに対し、アニール温度を１０００℃として１０分間のＡｒアニール工程を行った場合の水素濃度を調べた結果を図２６に示す。この図に示されるように、ＳｉＣとゲート酸化膜の界面の水素濃度が図２４（ｂ）に示した場合と比べて減少しており、ＳｉＣとゲート酸化膜の界面のダングリングボンドからＨもしくはＯＨが脱離していることが確認できる。
【００３０】
また、この結果から、ＨもしくはＯＨの脱離よりも終端優位のアニール工程を行うためには、アニール温度を終端・脱離温度以上とし、かつ、終端・脱離温度以上のときにＨもしくはＯＨによりダングリングボンドを終端させられる雰囲気としつつ、アニール工程の降温時に、終端・脱離温度以下となるまでその雰囲気を維持し続ければ良いと言える。
【００３１】
したがって、アニール温度を６５０℃以上とするときに常にＨもしくはＯＨによりダングリングボンドを終端させられる雰囲気とし続けるようなアニール工程を行うと良い。
【００３２】
なお、ここで説明した終端・脱離温度は、ゲート酸化膜形成工程における降温時に関しても同様のことが言える。すなわち、降温時に６５０〜８５０℃の間はウェット雰囲気を維持し続ければ、ケート酸化膜形成工程後にもＳｉＣとゲート酸化膜の界面のダングリングボンドをＨもしくはＯＨで終端させた状態を維持することが可能となる。
【００３３】
以上の検証に基づき、請求項１に記載の発明では、（０００−１）Ｃ面をチャネル面とするチャネル領域（２、３４、６４）とし、熱処理工程を行う際に、ゲート絶縁膜（６、３８、６８）とチャネル領域（２、３４、６４）との界面のダングリングボンドをＨもしくはＯＨの元素によって終端すべく、該熱処理工程における降温時に、６５０〜８５０℃の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴としている。
【００３４】
このように、熱処理工程における降温時に、終端・脱離温度となる６５０〜８５０℃の温度域でウェット雰囲気もしくは水素雰囲気を維持し続け、終端・脱離温度以下まで降温させるようにしている。このため、ゲート絶縁膜（６、３８、６８）とチャネル領域（２、３４、６４）の界面の水素濃度を高くすることが可能となる。これにより、高いチャネル移動度のＳｉＣ半導体装置とすることが可能となる。このような熱処理工程を行うことにより、チャネル領域（２、３４、６４）とゲート絶縁膜（６、３８、６８）の界面のダングリングボンドがＨもしくはＯＨの元素によって終端することが可能となり、上記のように水素濃度を高い値にできる。
【００３５】
また、請求項１に記載の発明では、ゲート絶縁膜形成工程後に６５０℃以上の工程を行うに際し、６５０℃以上の温度域ではウェット雰囲気もしくは水素雰囲気を維持し続けるようにし、熱処理工程として、少なくとも、ゲート絶縁膜形成工程後に行われる６５０℃以上の工程となるゲート表面を丸める丸め酸化工程、層間絶縁膜のリフロー工程、電極アニール工程のいずれか一つを含み、ゲート絶縁膜形成工程後に行われる６５０℃以上の工程を行うに際し、６５０℃以上の温度域ではウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴としている。
【００３６】
デバイスプロセス設計をする上では、ゲート表面の丸め酸化、層間絶縁膜リフロー、電極アニールなどのように、例えば６５０℃を超えるような高温の熱処理工程が行われる場合もある。このような場合には、６５０℃以上の温度域ではウェット雰囲気もしくは水素雰囲気を維持し続けることで、チャネル領域（２、３４、６４）とゲート絶縁膜（６、３８、６８）の界面のダングリングボンドからＨもしくはＯＨが離脱することを防止することができる。
【００３７】
請求項２に記載の発明では、熱処理工程をゲート絶縁膜形成工程の熱処理として行い、該ゲート絶縁膜形成工程の降温時の６５０〜８５０℃の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴としている。
【００３８】
このように、例えば、ゲート絶縁膜形成工程の熱処理の降温時に、ウェット雰囲気もしくは水素雰囲気を維持し続けることで、請求項１に示す効果を得ることができる。
【００３９】
この場合、６５０〜８５０℃の温度域だけでなく、請求項３に示すように、ゲート絶縁膜形成工程の降温時に、６５０℃以下に降温するまでウェット雰囲気もしくは水素雰囲気を維持し続けるのが好ましい。さらに、請求項４に示すように、ゲート絶縁膜形成工程の降温時に、６００℃以下に降温するまでウェット雰囲気もしくは水素雰囲気を維持し続けると、より好ましい。
【００４０】
請求項５に記載の発明においては、ゲート絶縁膜形成工程では、ウェット雰囲気中で８５０℃以上に昇温させるウェット酸化を行うことで、ゲート絶縁膜（６、３８、６８）としてゲート酸化膜を形成することを特徴としている。
【００４１】
このように、ウェット雰囲気中で８５０℃以上に昇温させるウェット酸化を行うことで、ゲート絶縁膜（６、３８、６８）をゲート酸化膜で構成することができる。
【００４２】
この場合、請求項６に示すように、ウェット酸化を行うためのウェット雰囲気を降温時にも維持することで、請求項１に示す効果を得ることができる。
【００４３】
請求項７に記載の発明では、ゲート絶縁膜形成工程では、ウェット雰囲気を用いたウェット酸化とは異なる手法でゲート絶縁膜を形成することを特徴としている。
【００４４】
このように、ウェット雰囲気を用いたウェット酸化とは異なる手法でゲート絶縁膜を形成することも可能である。例えば、ドライ雰囲気、Ｎ2Ｏ雰囲気、ＮＯ雰囲気、オゾン雰囲気、Ｈ2Ｏラジカル、ＣＶＤなどでＬＴＯ、ＴＥＯＳ、ＨＴＯ等をデポジションすることによってゲート酸化膜を形成することが挙げられる。また、ＨｆＯ2、ＨｆＳｉＯＮ、ＨｆＡｌＯ、Ａｌ2Ｏ3、Ｔａ2Ｏ5、Ｓｉ3Ｎ4などの酸化膜以外の絶縁膜であっても良い。
【００４５】
この場合において、請求項８に示すように、Ｎ2Ｏ雰囲気もしくはＮＯ雰囲気中での酸化を行うことで、ゲート絶縁膜（６、３８、６８）をゲート酸化膜で構成すれば、チャネル領域（２、３４、６４）とゲート絶縁膜（６、３８、６８）の界面のダングリングボンドがＨもしくはＯＨの元素に加えて窒素元素によって終端させることも可能となる。これにより、より界面準位を低減することが可能となり、チャネル移動度の向上を図ることが可能となる。
【００４６】
また、請求項９に示すように、ゲート絶縁膜形成工程でゲート絶縁膜の少なくとも一部をデポジションによるＬＴＯ、ＴＥＯＳ、ＨＴＯにより形成すれば、デポジションとの組み合わせによってゲート酸化膜を形成できるため、酸化レートの低い低温のウェットアニールと組み合わせてもゲート酸化膜の厚膜化が可能となる。さらに、熱酸化される膜厚が薄くなる分、界面の歪が小さくなり、界面準位密度を低減することも可能となる。
【００４９】
請求項１０に記載の発明では、熱処理工程を、ゲート絶縁膜形成工程の後にゲート絶縁膜（６、３８、６８）とチャネル領域（２、３４、６４）との界面の特性改善のためのアニール処理として行うことを特徴としている。
【００５０】
このように、ゲート絶縁膜形成工程の後に、ゲート絶縁膜（６、３８、６８）とチャネル領域（２、３４、６４）との界面の特性改善のためのアニール処理として熱処理工程を行うことも可能である。このようなアニール処理は、ゲート絶縁膜形成工程中の熱処理と共に行うことも可能であるし、ゲート絶縁膜形成工程中の熱処理の代わりに行うことも可能である。
【００５１】
この場合、請求項１１に示すように、少なくともアニール処理の降温時の６５０〜８５０℃の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けることになるが、請求項１２に示すように、６００℃以下に降温するまでウェット雰囲気もしくは水素雰囲気を維持し続けるのが好ましい。
【００５２】
さらに、アニール処理の降温時だけでなく、請求項１３に示すように、アニール処理の昇温時から降温時にかけて、６５０℃以上の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けるようにすると、脱離の影響がより抑制されて良い。
【００５３】
請求項１４に記載の発明では、アニール処理の降温時に、６５０〜８５０℃の温度範囲内の所定温度を所定時間保持することを特徴としている。
【００５４】
このように、６５０〜８５０℃の温度域の所定温度を所定時間維持、つまり終端・脱離温度を長時間とすれば、Ｈ、ＯＨによるダングリングボンドの終端効果を向上させることが可能となる。
【００５９】
請求項１５に記載の発明では、主表面が（０００−１）Ｃ面とされている基板（１、３１、６１）を用いることを特徴としている。このように、主表面が（０００−１）Ｃ面とされている基板（１、３１、６１）を用いることで、主表面をチャネル面とすることができ、ＳｉＣ半導体装置の製造を容易に行うことが可能となる。
【００６０】
請求項１６に記載の発明では、基板（１、３１、６１）として主表面が（０００−１）Ｃ面と垂直なものを用い、該基板（１、３１、６１）に対してトレンチを形成して、該トレンチの側面を（０００−１）Ｃ面とすることでチャネル面を（０００−１）Ｃ面とすることを特徴としている。
【００６１】
このように、基板（１、３１、６１）として主表面が（０００−１）Ｃ面と垂直なものを用い、主表面から垂直にトレンチを形成すれば、そのトレンチ側面をチャネル面とすることで、チャネル面を（０００−１）Ｃ面とすることが可能となる。
【００６２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１実施形態が適用された反転型ラテラルＭＯＳＦＥＴの断面構成を示す図である。
【図２】図１に示す反転型ラテラルＭＯＳＦＥＴの製造工程を示した図である。
【図３】図２に続く反転型ラテラルＭＯＳＦＥＴの製造工程を示した図である。
【図４】ゲート酸化膜形成工程の雰囲気および温度コントロールの概要を示したグラフである。
【図５】ゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面のダングリングボンドがＨもしくはＯＨの元素で終端された様子を示す模式図である。
【図６】本発明の第２実施形態に示す反転型ラテラルＭＯＳＦＥＴの製造工程を示した図である。
【図７】ゲート表面の丸め酸化工程の雰囲気および温度コントロールの概要を示したグラフである。
【図８】本発明の第３実施形態に示す反転型ラテラルＭＯＳＦＥＴの製造工程を示した図である。
【図９】層間絶縁膜リフロー工程の雰囲気および温度コントロールの概要を示したグラフである。
【図１０】本発明の第４実施形態が適用された蓄積型ラテラルＭＯＳＦＥＴの断面構成を示す図である。
【図１１】図１０に示す蓄積型ラテラルＭＯＳＦＥＴの製造工程を示した図である。
【図１２】図１１に続く蓄積型ラテラルＭＯＳＦＥＴの製造工程を示した図である。
【図１３】図１２に続く蓄積型ラテラルＭＯＳＦＥＴの製造工程を示した図である。
【図１４】本発明の第５実施形態が適用されたプレーナ型ＭＯＳＦＥＴの断面構成を示す図である。
【図１５】図１４に示すプレーナ型ＭＯＳＦＥＴの製造工程を示した図である。
【図１６】図１５に続くプレーナ型ＭＯＳＦＥＴの製造工程を示した図である。
【図１７】図１６に続くプレーナ型ＭＯＳＦＥＴの製造工程を示した図である。
【図１８】図１７に続くプレーナ型ＭＯＳＦＥＴの製造工程を示した図である。
【図１９】図１８に続くプレーナ型ＭＯＳＦＥＴの製造工程を示した図である。
【図２０】他の実施形態で示すゲート酸化膜形成工程の雰囲気および温度コントロールの概要を示したグラフである。
【図２１】他の実施形態で示すゲート酸化膜形成工程の雰囲気および温度コントロールの概要を示したグラフである。
【図２２】（ａ）、（ｂ）は、六方晶のＳｉＣの結晶構造と結晶面の面方位、つまり（１１−２０）面と（０００１）Ｓｉ面および（０００−１）Ｃ面の関係を示した結晶面概略図である。
【図２３】（ａ）は、実験に用いたサンプルとなるＭＯＳキャパシタの断面図であり、（ｂ）は、雰囲気の切り替え温度と界面準位密度との関係を示したグラフである。
【図２４】（ａ）、（ｂ）は、ゲート酸化の降温時のウェット雰囲気から窒素雰囲気への切り替え温度が、それぞれ、１０８０℃と６００℃で作製したＭＯＳキャパシタにおけるＳｉＣとゲート酸化膜（ＳｉＯ2）の界面近傍での水素濃度を示した図である。
【図２５】（ａ）は、昇温脱離分析により重水素の脱離温度を分析した結果を示す図であり、（ｂ）は、昇温脱離分析により重水の脱離温度を分析した結果を示す図である。
【図２６】図２４（ｂ）で分析したサンプルに対し、１０００℃で１０分のＡｒアニール工程行ったＭＯＳキャパシタにおけるＳｉＣとゲート酸化膜（ＳｉＯ2）の界面近傍での水素濃度を示した図である。
【発明を実施するための形態】
【００６４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００６５】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、反転型ラテラルＭＯＳＦＥＴに本発明の一実施形態を適用したものである。図１に、反転型ラテラルＭＯＳＦＥＴの断面構成を示すと共に、図２、図３に、図１に示す反転型ラテラルＭＯＳＦＥＴの製造工程を示し、これらを参照して、本実施形態の反転型ラテラルＭＯＳＦＥＴの構造および製造方法について説明する。
【００６６】
図１に示すように、ＳｉＣからなるｐ+型の基板１の一面側を主表面として、主表面上にエピタキシャル成長されたＳｉＣからなるｐ型ベース層２が形成されたｐ／ｐ+基板を半導体基板として用いている。ｐ+型の基板１には、例えば、４Ｈ−ＳｉＣで主表面が（０００−１）Ｃ面で、不純物濃度が５×１０18ｃｍ-3程度のものが用いられている。ｐ型ベース層２は、例えば、不純物濃度が５×１０15ｃｍ-3程度とされている。このようなｐ／ｐ+基板を半導体基板を用いて、反転型ラテラルＭＯＳＦＥＴが形成されている。
【００６７】
ｐ型ベース層２の表層部には、ｐ+型ベースコンタクト領域（以下、単にコンタクト領域という）３が形成されている。このコンタクト領域３は、ｐ型ベース層２よりも不純物濃度が高くされており、例えば、３×１０20ｃｍ-3以上の高濃度とされ、深さは０．４μｍとされている。このコンタクト領域３は、ｐ型ベース層２の電位固定のために用いられる。
【００６８】
また、ｐ型ベース層２の表層部には、コンタクト領域３から離間するようにｎ+型ソース領域４およびｎ+型ドレイン領域５が形成されている。これらは互いに離間するように形成されている。これらｎ+型ソース領域４およびｎ+型ドレイン領域５は、例えば、３×１０20ｃｍ-3以上の高濃度とされ、深さは０．３μｍとされている。
【００６９】
ｐ型ベース層２の表層部のうちｎ+型ソース領域４とドレイン領域５とに挟まれる部分をチャネル領域として、少なくともチャネル領域の表面を覆うように、例えば１１０ｎｍの膜厚のゲート酸化膜６が形成されている。このゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面では、ダングリングボンドがＨもしくはＯＨの元素で終端された構造となっている。
【００７０】
ゲート酸化膜６の表面には、例えば、ｎ型不純物（例えばＰ（リン））をドーピングしたポリシリコンからなるゲート７がパターニングされている。
【００７１】
また、ゲート７およびゲート酸化膜６の残部を覆うように、例えばＬＴＯからなる層間絶縁膜８が形成されている。この層間絶縁膜８およびゲート酸化膜６には、コンタクト領域３やｎ+型ソース領域４およびｎ+型ドレイン領域５に繋がるコンタクトホール９ａ〜９ｃが形成されており、層間絶縁膜８にはゲート７に繋がるコンタクトホール９ｄが形成されている。
【００７２】
そして、各コンタクトホール９ａ〜９ｄを通じて、コンタクト領域３に電気的に接続された電位固定用のベース電極１０、ｎ+型ソース領域４に電気的に接続されたソース電極１１、ｎ+型ドレイン領域５に電気的に接続されたドレイン電極１２、および、ゲート７に電気的に接続されたゲート電極１３が備えられることで、反転型ラテラルＭＯＳＦＥＴが構成されている。
【００７３】
このように構成される反転型ラテラルＭＯＳＦＥＴは、ｐ型ベース層２の表層部に形成されるチャネル領域を電流経路として、電流経路の上下流に配置されたｎ+型ソース領域４とｎ+型ドレイン領域５との間に電流を流す。そして、ゲート７への印加電圧を制御することで、チャネル領域に流れる電流を制御することで、ｎ+型ソース領域４とｎ+型ドレイン領域５との間に流す電流を制御できるようになっている。
【００７４】
次に、図２、図３を用いて、図１に示す反転型ラテラルＭＯＳＦＥＴの製造方法について説明する。
【００７５】
まず、図２（ａ）に示されるように、ｐ+型の基板１とｐ型ベース層２からなるｐ／ｐ+基板で構成された半導体基板を用意する。そして、図２（ｂ）に示すように、この半導体基板、具体的にはｐ型ベース層２の表面に、例えばＬＴＯ２０を成膜し、フォトリソグラフィ工程を経て、コンタクト領域３の形成予定領域上においてＬＴＯ２０を開口させる。その後、ｐ型不純物として例えばＡｌ（アルミニウム）をイオン注入する。
【００７６】
次に、ＬＴＯ２０を除去した後、図２（ｃ）に示すように、再度、例えばＬＴＯ２１を成膜し、フォトリソグラフィ工程を経て、ｎ+型ソース領域４およびｎ+型ドレイン領域５の形成予定領域上においてＬＴＯ２１を開口させる。その後、ｎ型不純物として例えばＰ（リン）をイオン注入する。
【００７７】
この後、ＬＴＯ２１を除去したのち、例えば、１６００℃、３０分間の活性化アニールを行うことで、注入されたｐ型不純物およびｎ型不純物を活性化させる。これにより、コンタクト領域３やｎ+型ソース領域４およびｎ+型ドレイン領域５が形成される。
【００７８】
続いて、ゲート酸化膜形成工程を行い、図３（ａ）に示すようにゲート酸化膜６を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化によりゲート酸化膜６を形成している。このとき、ゲート酸化膜形成工程の雰囲気および温度コントロールを図４のようにして行っている。
【００７９】
すなわち、室温から１０８０℃までの間は、窒素（Ｎ2）雰囲気として１０℃／ｍｉｎの温度勾配で昇温させる。そして、１０８０℃に至ったらウェット（Ｈ2Ｏ）雰囲気にして２５分間温度を保持することで例えば１１０ｎｍの膜厚のゲート酸化膜６を形成する。
【００８０】
その後、ウェット雰囲気を維持したまま、１０℃／ｍｉｎで降温させる。このとき、６００℃以下に降温するまでウェット雰囲気を維持する。この温度は６００℃に限定されるものでなく、終端・脱離温度以下となる６５０℃以下なら良い。
【００８１】
このように、ゲート酸化膜形成工程の降温時にウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面では、ダングリングボンドがＨもしくはＯＨの元素で終端された構造となる。図５は、その様子を模式的に示したものであり、この図に示されるように、例えば、ｐ型ベース層２の表面に形成されたゲート酸化膜６にＨもしくはＯＨが入り込んだ状態となる。
【００８２】
この後、図３（ｂ）に示すように、ゲート酸化膜６の表面にｎ型不純物をドーピングしたポリシリコン層を６００℃の温度下で成膜したのち、図示しないレジストを用いてパターニングすることで、ゲート７を形成する。
【００８３】
さらに、図３（ｃ）に示すように、例えばＬＴＯからなる層間絶縁膜８を４２０℃で成膜したのち、パターニングする。これにより、層間絶縁膜８およびゲート酸化膜６に、コンタクト領域３やｎ+型ソース領域４およびｎ+型ドレイン領域５に繋がるコンタクトホール９ａ〜９ｃが形成されると共に、層間絶縁膜８にゲート７に繋がるコンタクトホール９ｄが形成される。
【００８４】
そして、コンタクトホール９ａ〜９ｄ内を埋め込むようにＮｉ（ニッケル）膜を成膜したのち、Ｎｉ膜をパターニングすることで、各種電極１０〜１３を形成する。このとき、コンタクト領域３、ｎ+型ソース領域４およびｎ+型ドレイン領域５が上記のように高濃度とされているため、熱処理工程などを行わなくても、各種電極１０〜１３とオーミック接触となる。このようにして、図１に示す反転型ラテラルＭＯＳＦＥＴが完成する。
【００８５】
以上説明した反転型ラテラルＭＯＳＦＥＴの製造方法においては、上述したように、ゲート酸化膜形成工程の降温時に、ウェット雰囲気を維持したまま、終端・脱離温度以下まで降温させるようにしている。このため、ゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面のダングリングボンドをＨもしくはＯＨの元素で終端させることが可能となる。このため、界面準位密度が低減され、高いチャネル移動度の反転型ラテラルＭＯＳＦＥＴとすることが可能となる。
【００８６】
また、ゲート酸化膜形成工程後に、層間絶縁膜８の形成工程や各種電極１０〜１３の形成工程を行っているが、すべての工程の温度をＨもしくはＯＨの終端・脱離温度未満としている。このため、これらの工程により、ゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止でき、界面準位密度の増加によるチャネル移動度の低下を防止することが可能となる。
【００８７】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態も反転型ラテラルＭＯＳＦＥＴに対して本発明の一実施形態を適用したものであるが、第１実施形態に対して、反転型ラテラルＭＯＳＦＥＴの製造方法を一部変更した点が異なり、反転型ラテラルＭＯＳＦＥＴの構造などについては同様である。以下、本実施形態の反転型ラテラルＭＯＳＦＥＴについて説明するが、第１実施形態と異なる点についてのみ説明し、同様の部分については説明を省略する。
【００８８】
本実施形態の反転型ラテラルＭＯＳＦＥＴは、第１実施形態において図２〜図３で示した反転型ラテラルＭＯＳＦＥＴの製造方法に対して、図６に示す製造工程を追加することによって製造される。
【００８９】
すなわち、図２（ａ）〜図２（ｃ）および図３（ａ）、（ｂ）に示す各工程を行った後、図６に示す処理を行い、その後、図３（ｃ）に示す処理などを行うことで、第１実施形態と同様の構造の反転型ラテラルＭＯＳＦＥＴを製造する。
【００９０】
具体的には、図６に示す工程では、図３（ｂ）に示す工程において形成したゲート７の表面の丸め酸化を行う。例えば、８５０℃、１２０分間、ウェット雰囲気中での酸化（ウェット酸化）を行い、ゲート７の表面に酸化膜７ａを形成し、ゲート７の表面に丸みを帯びさせる。
【００９１】
このとき、ウェット酸化の雰囲気および温度コントロールを図７のようにして行っている。
【００９２】
すなわち、室温から６００℃（終端・脱離温度未満）までの間は、窒素（Ｎ2）雰囲気として１０℃／ｍｉｎの温度勾配で昇温させる。そして、６００℃に至ったらウェット（Ｈ2Ｏ）雰囲気にして８５０℃まで同じ温度勾配で昇温させ、８５０℃に至ったら、１２０分間その温度を保持することでゲート７の表面に酸化膜７ａを形成する。その後、ウェット雰囲気を維持したまま、１０℃／ｍｉｎで降温させる。このとき、６００℃に降温するまでウェット雰囲気を維持し、６００℃に至ったらウェット雰囲気から再び窒素雰囲気に戻して、室温まで降温させる。このウェット雰囲気の開始と停止の温度は６００℃に限定されるものでなく、終端・脱離温度以下となる６５０℃以下なら良い。
【００９３】
このように、ゲート７の丸め酸化において終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面のダングリングボンドからＨもしくはＯＨの元素が脱離することを防止することができる。
【００９４】
したがって、本実施形態のように、ゲート酸化膜形成工程の後に高温で熱処理を行うような場合にも、終端・脱離温度以上となるときにウェット雰囲気とすることにより、界面準位密度の増加を防ぐことが可能となる。
【００９５】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も反転型ラテラルＭＯＳＦＥＴに対して本発明の一実施形態を適用したものであるが、第１または第２実施形態に対して、反転型ラテラルＭＯＳＦＥＴの製造方法を一部変更した点が異なり、反転型ラテラルＭＯＳＦＥＴの構造などについては同様である。以下、本実施形態の反転型ラテラルＭＯＳＦＥＴについて説明するが、第１または第２実施形態と異なる点についてのみ説明し、同様の部分については説明を省略する。
【００９６】
本実施形態の反転型ラテラルＭＯＳＦＥＴは、上述した図２〜図３（および図６）に示した反転型ラテラルＭＯＳＦＥＴの製造方法のうち、図３（ｃ）に示す層間絶縁膜８の形成工程を図８に示す工程に変更することによって製造される。
【００９７】
すなわち、図２（ａ）〜図２（ｃ）および図３（ａ）、（ｂ）に示す各工程を行った後（もしくは、さらに図６に示す処理を行った後）、図３（ｃ）に示す処理に変えて図８（ａ）、（ｂ）に示す処理を行うことで、第１、第２実施形態と同様の構造の反転型ラテラルＭＯＳＦＥＴを製造する。
【００９８】
具体的には、図８（ａ）に示す工程では、図３（ｂ）に示す工程において形成したゲート７およびゲート酸化膜６の表面（もしくは、図６に示す工程において形成した酸化膜７ａおよびゲート酸化膜６の表面）に、層間絶縁膜８を成膜したのち、図８（ｂ）に示すように、層間絶縁膜８およびゲート酸化膜６にコンタクトホール９ａ〜９ｄを形成する。
【００９９】
このとき、図８（ａ）に示す工程では、例えば、プラズマＣＶＤにより、４２０℃でＢＰＳＧを成膜し、その後、例えば、９５０℃、１０分間、ウェット雰囲気中でのリフローを行うことで、層間絶縁膜８を形成する。そして、このときのウェット酸化の雰囲気および温度コントロールを図９のようにして行っている。
【０１００】
すなわち、室温から６００℃（終端・脱離温度未満）までの間は、窒素（Ｎ2）雰囲気として１０℃／ｍｉｎの温度勾配で昇温させる。そして、６００℃に至ったらウェット（Ｈ2Ｏ）雰囲気にして９５０℃まで同じ温度勾配で昇温させ、９５０℃に至ったら、１０分間その温度を保持することでリフロープロセスを行う。その後、ウェット雰囲気を維持したまま、１０℃／ｍｉｎで降温させる。このとき、６００℃に降温するまでウェット雰囲気を維持し、６００℃に至ったらウェット雰囲気から再び窒素雰囲気に戻して、室温まで降温させる。このウェット雰囲気の開始と停止温度は６００℃に限定されるものでなく、終端・脱離温度以下となる終端・脱離温度以下となる６５０℃以下なら良い。また、その他の方法として、ウェット雰囲気でなく、水素雰囲気でも良い。その場合も室温から６００℃（終端・脱離温度未満）までの間は、窒素（Ｎ2）雰囲気として１０℃／ｍｉｎの温度勾配で昇温させる。そして、６００℃に至ったら、水素雰囲気にして、９５０℃まで同じ温度勾配で昇温させ、９５０℃に至ったら、１０分間その温度を保持することでリフロープロセスを行う。その後、水素雰囲気を維持したまま、１０℃／ｍｉｎで降温させる。このとき、６００℃に降温するまで水素雰囲気を維持し、６００℃に至ったら水素雰囲気から再び窒素雰囲気に戻して、室温まで降温させる。この水素アニールの開始と停止温度も６００℃に限定されるものではなく、終端・脱離温度以下となる６５０℃以下なら良い。
【０１０１】
このように、層間絶縁膜８のリフロープロセスにおいて終端・脱離温度以上となる場合に、ウェット雰囲気、または、水素雰囲気を維持するようにしている。これにより、ゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。
【０１０２】
したがって、本実施形態のように、ゲート酸化膜形成工程の後に高温で熱処理を行うような場合にも、終端・脱離温度以上となるときにウェット雰囲気、または、水素雰囲気とすることにより、界面準位密度の増加を防ぐことが可能となる。
【０１０３】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、蓄積型ラテラルＭＯＳＦＥＴに対して本発明の一実施形態を適用したものである。図１０に、蓄積型ラテラルＭＯＳＦＥＴの断面構成を示すと共に、図１１〜図１３に、図１０に示す蓄積型ラテラルＭＯＳＦＥＴの製造工程を示し、これらを参照して、本実施形態の蓄積型ラテラルＭＯＳＦＥＴの構造および製造方法について説明する。
【０１０４】
図１０に示すように、一面側を主表面とするＳｉＣからなるｎ+型の基板３１に蓄積型ラテラルＭＯＳＦＥＴが形成されている。ｎ+型の基板３１には、例えば、４Ｈ−ＳｉＣで主表面が（０００−１）Ｃ面で、不純物濃度が５×１０18ｃｍ-3程度のものが用いられている。
【０１０５】
この基板３１の主表面上にエピタキシャル成長されたＳｉＣからなるｎ型ドリフト層３２が形成されている。ｎ型ドリフト層３２は、例えば、不純物濃度が１×１０16ｃｍ-3程度とされ、厚さが１０μｍとされている。
【０１０６】
ｎ型ドリフト層３２の表層部には、ｐ型ベース層３３が形成されている。このｐ型ベース層３３は、例えば、１×１０19ｃｍ-3程度、深さは０．７μｍとされている。
【０１０７】
また、ｐ型ベース層３３の上には、エピタキシャル成長されたチャネル領域を構成するためのｎ型チャネル層（以下、チャネルエピ層という）３４が形成されている。このチャネルエピ層３４は、例えば、１×１０16ｃｍ-3程度の濃度とされ、膜厚（深さ）は０．３μｍとされている。
【０１０８】
このチャネルエピ層３４を貫通してｐ型ベース層３３に達するように、ｐ+型のコンタクト領域３５が形成されている。このコンタクト領域３５は、例えば、３×１０20ｃｍ-3以上の高濃度とされ、深さは０．４μｍとされている。
【０１０９】
そして、このコンタクト領域３５から離間するように、チャネルエピ層３４を挟んだ両側にｎ+型ソース領域３６およびｎ+型ドレイン領域３７が形成されている。これらは互いに離間するように形成されている。これらｎ+型ソース領域３６およびｎ+型ドレイン領域３７は、例えば、３×１０20ｃｍ-3以上の高濃度とされ、深さは０．３μｍとされている。
【０１１０】
また、チャネルエピ層３４の表層部のうちｎ+型ソース領域３６とｎ+型ドレイン領域３７とに挟まれる部分をチャネル領域として、少なくともチャネル領域の表面を覆うように、例えば３８ｎｍの膜厚のゲート酸化膜３８が形成されている。このゲート酸化膜３８とチャネル領域を構成するチャネルエピ層３４の界面では、ダングリングボンドがＨもしくはＯＨの元素で終端された構造となっている。
【０１１１】
ゲート酸化膜３８の表面には、例えば、ｎ型不純物（例えばＰ（リン））をドーピングしたポリシリコンからなるゲート３９がパターニングされている。
【０１１２】
また、ゲート３９およびゲート酸化膜３８の残部を覆うように、例えばＬＴＯからなる層間絶縁膜４０が形成されている。この層間絶縁膜４０およびゲート酸化膜３８には、コンタクト領域３５やｎ+型ソース領域３６およびｎ+型ドレイン領域３７に繋がるコンタクトホール４１ａ〜４１ｃが形成されており、層間絶縁膜４０にはゲート３９に繋がるコンタクトホール４１ｄが形成されている。
【０１１３】
そして、各コンタクトホール４１ａ〜４１ｄを通じて、コンタクト領域３５に電気的に接続された電位固定用のベース電極４２、ｎ+型ソース領域３６に電気的に接続されたソース電極４３、ｎ+型ドレイン領域３７に電気的に接続されたドレイン電極４４、および、ゲート３９に電気的に接続されたゲート電極４５が備えられることで、蓄積型ラテラルＭＯＳＦＥＴが構成されている。
【０１１４】
このように構成される蓄積型ラテラルＭＯＳＦＥＴは、チャネルエピ層３４つまりチャネル領域を電流経路として、電流経路の上下流に配置されたｎ+型ソース領域３６とｎ+型ドレイン領域３７との間に電流を流す。そして、ゲート３９への印加電圧を制御し、チャネル領域に形成される空乏層の幅を制御してそこに流す電流を制御することで、ｎ+型ソース領域３６とｎ+型ドレイン領域３７との間に流す電流を制御できるようになっている。
【０１１５】
次に、図１１〜図１３を用いて、図１０に示す蓄積型ラテラルＭＯＳＦＥＴの製造方法について説明する。
【０１１６】
まず、図１１（ａ）に示されるように、ｎ+型の基板３１を用意し、図１１（ｂ）に示されるように、基板３１の主表面にｎ型ドリフト層３２を不純物濃度が１×１０16ｃｍ-3程度、厚さが１０μｍとなるようにエピタキシャル成長させる。
【０１１７】
その後、図１１（ｃ）に示されるように、ｎ型ドリフト層３２の表層部にｐ型不純物となるＡｌをイオン注入したのち、１６００℃、３０分間の活性化アニールを行うことで、例えば、不純物濃度が１×１０19ｃｍ-3程度、深さが０．７μｍとなるｐ型ベース層３３を形成する。そして、このｐ型ベース層３３の上に、図１１（ｄ）に示されるように、例えば、１×１０16ｃｍ-3程度の濃度、膜厚（深さ）を０．３μｍとしたチャネルエピ層３４をエピタキシャル成長させる。
【０１１８】
次いで、図１２（ａ）に示されるように、例えばＬＴＯ５０を成膜したのち、フォトリソグラフィ工程を経て、コンタクト領域３５の形成予定領域においてＬＴＯ５０を開口させる。そして、ＬＴＯ５０をマスクとしてＡｌをイオン注入する。
【０１１９】
さらに、ＬＴＯ５０を除去した後、図１２（ｂ）に示すように、再度、例えばＬＴＯ５１を成膜し、フォトリソグラフィ工程を経て、ｎ+型ソース領域３６およびｎ+型ドレイン領域３７の形成予定領域上においてＬＴＯ５１を開口させる。その後、ｎ型不純物として例えばＰをイオン注入する。
【０１２０】
この後、ＬＴＯ５１を除去したのち、例えば、１６００℃、３０分間の活性化アニールを行うことで、注入されたｐ型不純物およびｎ型不純物を活性化させる。これにより、コンタクト領域３５やｎ+型ソース領域３６およびｎ+型ドレイン領域３７が形成される。
【０１２１】
続いて、ゲート酸化膜形成工程を行い、図１２（ｃ）に示すようにゲート酸化膜３８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化によりゲート酸化膜３８を形成している。このとき、ゲート酸化膜形成工程の雰囲気および温度コントロールを第１実施形態で示した図４のようにして行っている。
【０１２２】
すなわち、室温から１０８０℃までの間は、窒素（Ｎ2）雰囲気として１０℃／ｍｉｎの温度勾配で昇温させる。そして、１０８０℃に至ったらウェット（Ｈ2Ｏ）雰囲気にして６０分間温度を保持することで例えば１１０ｎｍの膜厚のゲート酸化膜３８を形成する。その後、ウェット雰囲気を維持したまま、１０℃／ｍｉｎで降温させる。このとき、６００℃以下に降温するまでウェット雰囲気を維持する。
【０１２３】
このように、ゲート酸化膜形成工程の降温時にウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜３８とチャネル領域を構成するチャネルエピ層３４の界面では、ダングリングボンドがＨもしくはＯＨの元素で終端された構造となる。
【０１２４】
この後、図１３（ａ）に示すように、ゲート酸化膜３８の表面にｎ型不純物をドーピングしたポリシリコン層を６００℃の温度下で成膜したのち、図示しないレジストを用いてパターニングすることで、ゲート３９を形成する。
【０１２５】
さらに、図１３（ｂ）に示すように、ゲート３９の表面の丸め酸化を行う。例えば、８５０℃、１２０分間、ウェット雰囲気中での酸化（ウェット酸化）を行い、ゲート３９の表面に酸化膜３９ａを形成し、ゲート３９の表面に丸みを帯びさせる。
【０１２６】
このとき、ウェット酸化の雰囲気および温度コントロールを、第２実施形態で示した図７のようにして行い、終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜３８とチャネルエピ層３４の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。
【０１２７】
続いて、図１３（ｃ）に示すように、層間絶縁膜４０を成膜する。例えば、プラズマＣＶＤにより、４２０℃でＢＰＳＧを成膜し、その後、例えば、９５０℃、１０分間、ウェット雰囲気中でのリフローを行うことで、層間絶縁膜４０を形成する。そして、このときのウェット酸化の雰囲気および温度コントロールを、第３実施形態で示した図９のようにして行い、層間絶縁膜４０のリフロープロセスにおいて終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜３８とチャネルエピ層３４の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。
【０１２８】
この後、層間絶縁膜４０をパターニングする。これにより、層間絶縁膜４０およびゲート酸化膜３８に、コンタクト領域３５やｎ+型ソース領域３６およびｎ+型ドレイン領域３７に繋がるコンタクトホール４１ａ〜４１ｃが形成されると共に、層間絶縁膜４０にゲート３９に繋がるコンタクトホール４１ｄが形成される。
【０１２９】
そして、コンタクトホール４１ａ〜４１ｄ内を埋め込むようにＮｉ膜を成膜したのち、Ｎｉ膜をパターニングすることで、各種電極４２〜４５を形成する。このとき、コンタクト領域３５、ｎ+型ソース領域３６およびｎ+型ドレイン領域３７が上記のように高濃度とされているため、熱処理工程などを行わなくても、各種電極４２〜４５とオーミック接触となる。このようにして、図１０に示す蓄積型ラテラルＭＯＳＦＥＴが完成する。
【０１３０】
以上説明した蓄積型ラテラルＭＯＳＦＥＴの製造方法においては、上述したように、ゲート酸化膜形成工程の降温時に、ウェット雰囲気を維持したまま、終端・脱離温度以下まで降温させるようにしている。このため、ゲート酸化膜３８とチャネルエピ層３４の界面のダングリングボンドをＨもしくはＯＨの元素で終端させることが可能となる。これにより、界面準位密度が低減され、高いチャネル移動度の蓄積型ラテラルＭＯＳＦＥＴとすることが可能となる。
【０１３１】
また、ゲート３９の丸め酸化において終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜３８とチャネルエピ層３４の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。
【０１３２】
さらに、層間絶縁膜４０のリフロープロセスにおいて終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜３８とチャネルエピ層３４の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。
【０１３３】
したがって、本実施形態のように、ゲート酸化膜形成工程の後に高温で熱処理を行うような場合にも、終端・脱離温度以上となるときにウェット雰囲気とすることにより、界面準位密度の増加を防ぐことができる。
【０１３４】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、プレーナ型ＭＯＳＦＥＴに対して本発明の一実施形態を適用したものである。図１４に、プレーナ型ＭＯＳＦＥＴの断面構成を示すと共に、図１５〜図１９に、図１４に示すプレーナ型ＭＯＳＦＥＴの製造工程を示し、これらを参照して、本実施形態のプレーナ型ＭＯＳＦＥＴの構造および製造方法について説明する。
【０１３５】
図１４に示すように、一面側を主表面とするＳｉＣからなるｎ+型の基板６１にプレーナ型ＭＯＳＦＥＴが形成されている。ｎ+型の基板６１には、例えば、４Ｈ−ＳｉＣで主表面が（０００−１）Ｃ面で、不純物濃度が５×１０18ｃｍ-3程度のものが用いられている。
【０１３６】
この基板６１の主表面上にエピタキシャル成長されたＳｉＣからなるｎ型ドリフト層６２が形成されている。ｎ型ドリフト層６２は、例えば、不純物濃度が１×１０16ｃｍ-3程度とされ、厚さが１０μｍとされている。
【０１３７】
ｎ型ドリフト層６２の表層部には、ｐ型ベース領域６３が複数個、互いに所定間隔空けて配置されるように形成されている。このｐ型ベース領域６３は、例えば、１×１０19ｃｍ-3とされ、深さは０．７μｍとされている。
【０１３８】
また、ｐ型ベース領域６３の上には、エピタキシャル成長されたチャネル領域を構成するためのｎ型チャネル層（以下、チャネルエピ層という）６４が形成されている。このチャネルエピ層６４は、例えば、１×１０16ｃｍ-3程度の濃度、膜厚（深さ）は０．３μｍとされている。
【０１３９】
このチャネルエピ層３４を貫通してｐ型ベース領域６３に達するように、ｐ+型のコンタクト領域６５が形成されている。このコンタクト領域６５は、例えば、３×１０20ｃｍ-3以上の高濃度とされ、深さは０．４μｍとされている。
【０１４０】
そして、このコンタクト領域６５よりも内側において、チャネルエピ層６４を挟んだ両側にｎ+型ソース領域６６、６７が形成されている。これらは互いに離間するように形成されている。これらｎ+型ソース領域６６、６７は、例えば、３×１０20ｃｍ-3以上の高濃度とされ、深さは０．３μｍとされている。
【０１４１】
また、チャネルエピ層６４の表層部のうちｐ型ベース領域６３の上に位置する部分をチャネル領域として、少なくともチャネル領域の表面を覆うように、例えば１１０ｎｍの膜厚のゲート酸化膜６８が形成されている。このゲート酸化膜６８とチャネル領域を構成するチャネルエピ層６４の界面では、ダングリングボンドがＨもしくはＯＨの元素で終端された構造となっている。
【０１４２】
ゲート酸化膜６８の表面には、例えば、ｎ型不純物（例えばＰ（リン））をドーピングしたポリシリコンからなるゲート６９がパターニングされている。
【０１４３】
また、ゲート６９およびゲート酸化膜６８の残部を覆うように、例えばＢＰＳＧからなる層間絶縁膜７０が形成されている。この層間絶縁膜７０およびゲート酸化膜６８には、コンタクト領域６５やｎ+型ソース領域６６、６７に繋がるコンタクトホール７１や図示しないがゲート６９に繋がるコンタクトホールなどが形成されている。そして、コンタクトホール７１を通じて、コンタクト領域６５およびｎ+型ソース領域６６、６７に電気的に接続されたコンタクト部７２ａとＡｌによって構成された配線電極７２ｂとによって構成されたソース電極７２が備えられている。
【０１４４】
一方、基板６１の裏面側には、基板６１よりも高濃度となるｎ+型のドレインコンタクト領域７３が形成されている。そして、このドレインコンタクト領域７３には、例えばＮｉで構成された裏面電極となるドレイン電極７４が形成されている。このような構造により、プレーナ型ＭＯＳＦＥＴが構成されている。
【０１４５】
このように構成されるプレーナ型ＭＯＳＦＥＴは、チャネルエピ層６４つまりチャネル領域を電流経路として、電流経路の上下流に配置されたｎ+型ソース領域６６、６７とドレインコンタクト領域７３との間に電流を流す。そして、ゲート６９への印加電圧を制御し、チャネル領域に形成される空乏層の幅を制御してそこに流す電流を制御することで、ｎ+型ソース領域６６、６７とドレインコンタクト領域７３との間に流す電流を制御できるようになっている。
【０１４６】
次に、図１５〜図１９を用いて、図１４に示すプレーナ型ＭＯＳＦＥＴの製造方法について説明する。
【０１４７】
まず、図１５（ａ）に示されるように、ｎ+型の基板６１を用意したのち、図１５（ｂ）に示されるように、基板６１の主表面にｎ型ドリフト層６２を不純物濃度が１×１０16ｃｍ-3程度、厚さが１０μｍとなるようにエピタキシャル成長させる。
【０１４８】
その後、図１５（ｃ）に示されるように、例えばＬＴＯ８０を成膜したのち、フォトリソグラフィ工程を経て、ｐ型ベース領域６３の形成予定領域上においてＬＴＯ８０を開口させる。そして、ＬＴＯ８０をマスクとして、ｎ型ドリフト層６２の表層部にｐ型不純物となるＡｌをイオン注入する。その後、図１５（ｄ）に示されるように、ＬＴＯ８０を除去し、１６００℃、３０分間の活性化アニールを行うことで、例えば、不純物濃度が１×１０19ｃｍ-3程度の濃度、深さが０．７μｍとなるｐ型ベース領域６３を形成する。
【０１４９】
続いて、このｐ型ベース領域６３の上に、図１６（ａ）に示されるように、例えば、１×１０16ｃｍ-3程度の濃度、膜厚（深さ）を０．３μｍとしたチャネルエピ層６４をエピタキシャル成長させる。
【０１５０】
次いで、図１６（ｂ）に示されるように、例えばＬＴＯ８１を成膜したのち、フォトリソグラフィ工程を経て、コンタクト領域６５の形成予定領域においてＬＴＯ８１を開口させる。そして、ＬＴＯ８１をマスクとしてＡｌをイオン注入する。
【０１５１】
また、ＬＴＯ８１を除去した後、図１６（ｃ）に示すように、例えばＬＴＯ８２を成膜し、基板表面を保護した後、基板６１の裏面からＰをイオン注入する。
【０１５２】
さらに、ＬＴＯ８２を除去後、図１７（ａ）に示すように、例えばＬＴＯ８３を成膜し、フォトリソグラフィ工程を経て、ｎ+型ソース領域６６、６７の形成予定領域上においてＬＴＯ８３を開口させる。その後、ｎ型不純物として例えばＰをイオン注入する。
【０１５３】
この後、図１７（ｂ）に示されるように、ＬＴＯ８３を除去したのち、例えば、１６００℃、３０分間の活性化アニールを行うことで、注入されたｐ型不純物およびｎ型不純物を活性化させる。これにより、コンタクト領域６５やｎ+型ソース領域６６、６７が形成される。
【０１５４】
続いて、ゲート酸化膜形成工程を行い、図１７（ｃ）に示すようにゲート酸化膜６８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化によりゲート酸化膜６８を形成している。このとき、ゲート酸化膜形成工程の雰囲気および温度コントロールを第１実施形態で示した図４のようにして行っている。
【０１５５】
すなわち、室温から１０８０℃までの間は、窒素（Ｎ2）雰囲気として１０℃／ｍｉｎの温度勾配で昇温させる。そして、１０８０℃に至ったらウェット（Ｈ2Ｏ）雰囲気にして２５分間温度を保持することで例えば１１０ｎｍの膜厚のゲート酸化膜６８を形成する。その後、ウェット雰囲気を維持したまま、１０℃／ｍｉｎで降温させる。このとき、６００℃以下に降温するまでウェット雰囲気を維持する。
【０１５６】
このように、ゲート酸化膜形成工程の降温時にウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜６８とチャネル領域を構成するチャネルエピ層６４の界面では、ダングリングボンドがＨもしくはＯＨの元素で終端された構造となる。
【０１５７】
この後、図１８（ａ）に示すように、ゲート酸化膜６８の表面にｎ型不純物をドーピングしたポリシリコン層を６００℃の温度下で成膜したのち、図示しないレジストを用いてパターニングすることで、ゲート６９を形成する。
【０１５８】
さらに、図１８（ｂ）に示すように、ゲート６９の表面の丸め酸化を行う。例えば、８５０℃、１２０分間、ウェット雰囲気中での酸化（ウェット酸化）を行い、ゲート６９の表面に酸化膜６９ａを形成し、ゲート６９の表面に丸みを帯びさせる。
【０１５９】
このとき、ウェット酸化の雰囲気および温度コントロールを、第２実施形態で示した図７のようにして行い、終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。ただし、昇温時の窒素雰囲気からウェット雰囲気への切り換え温度と降温時のウェット雰囲気から窒素雰囲気への切り換え温度は６００℃としている。これにより、ゲート酸化膜６８とチャネルエピ層６４の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。
【０１６０】
続いて、図１８（ｃ）に示すように、層間絶縁膜７０を成膜する。例えば、プラズマＣＶＤにより、４２０℃でＢＰＳＧを成膜し、その後、例えば、９５０℃、１０分間、ウェット雰囲気中でのリフローを行うことで、層間絶縁膜７０を形成する。そして、このときのウェット酸化の雰囲気および温度コントロールを、第３実施形態で示した図９のようにして行い、層間絶縁膜７０のリフロープロセスにおいて終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜６８とチャネルエピ層６４の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。
【０１６１】
この後、図１９（ａ）に示すように、層間絶縁膜７０をパターニングする。これにより、層間絶縁膜７０およびゲート酸化膜６８に、コンタクト領域６５やｎ+型ソース領域６６、６７に繋がるコンタクトホール７１が形成される。
【０１６２】
そして、図１９（ｂ）に示すように、コンタクトホール７１内を埋め込むようにＮｉ膜を成膜したのち、Ｎｉ膜をパターニングすることで、各種ソース電極７２のコンタクト部７２ａを形成する。さらに、図１９（ｃ）に示すように、ドレインコンタクト領域７３と接するように、基板６１の裏面側にＮｉによるドレイン電極７４を形成する。
【０１６３】
この後、コンタクト部７２ａおよびドレイン電極７４をオーミック接触とするために、Ａｒ雰囲気中で６５０℃以下のアニール処理を行う。このとき、コンタクト領域６５、ｎ+型ソース領域６６、６７が上記のように高濃度とされているため、高温の熱処理工程などを行わなくても、十分に各種電極７２ａとオーミック接触となる。
【０１６４】
ただし、水素雰囲気中でアニール処理を行うようにすれば、６５０℃以上の熱処理を行うことも可能となる。このように水素雰囲気を用いれば、例えば１０００℃のアニール処理を行うことも可能となり、ゲート酸化膜６８とチャネルエピ層６４の界面のダングリングボンドからＨもしくはＯＨの脱離を抑制し、コンタクト抵抗の低減を図ることが可能となる。
【０１６５】
最後に、図示しないレジストを用いて層間絶縁膜７０に対してゲート６９に繋がるコンタクトホール（図示せず）を形成したのち、Ａｌにて配線電極７２ｂを形成することで、ソース電極７２が形成され、図１４に示すプレーナ型ＭＯＳＦＥＴが完成する。
【０１６６】
以上説明したプレーナ型ＭＯＳＦＥＴの製造方法においては、上述したように、ゲート酸化膜形成工程の降温時に、ウェット雰囲気を維持したまま、終端・脱離温度以下まで降温させるようにしている。このため、ゲート酸化膜６８とチャネルエピ層６４の界面のダングリングボンドをＨもしくはＯＨの元素で終端させることが可能となる。これにより、界面準位密度が低減され、高いチャネル移動度のプレーナ型ＭＯＳＦＥＴとすることが可能となる。
【０１６７】
また、ゲート６９の丸め酸化において終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜６８とチャネルエピ層６４の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。
【０１６８】
さらに、層間絶縁膜７０のリフロープロセスにおいて終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜６８とチャネルエピ層６４の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。
【０１６９】
したがって、本実施形態のように、ゲート酸化膜形成工程の後に高温で熱処理を行うような場合にも、終端・脱離温度以上となるときにウェット雰囲気とすることにより、界面準位密度の増加を防ぐことができる。
【０１７０】
（他の実施形態）
（１）上記実施形態では、ゲート酸化膜６、３８、６８をウェット酸化によって形成する場合について説明したが、ゲート酸化膜形成工程中にゲート酸化膜６、３８、６８とｐ型ベース層２やチャネルエピ層３４、６４との界面のダングリングボンドをＨもしくはＯＨの元素で終端させたいのであれば、少なくともゲート酸化膜形成工程の降温時にウェット雰囲気もしくは水素雰囲気が維持されるようにすればよい。
【０１７１】
したがって、ゲート酸化膜６、３８、６８をウェット酸化以外の他の手法によって形成しておき、降温時だけウェット雰囲気に切り替え、降温時にＳｉＣとゲート酸化膜６、３８、６８の界面のダングリングボンドをＨもしくはＯＨにより終端させることも可能である。
【０１７２】
例えば、ドライ雰囲気、Ｎ2Ｏ雰囲気、ＮＯ雰囲気、オゾン雰囲気、Ｈ2Ｏラジカル雰囲気などで酸化するか、もしくは、ＣＶＤなどでＬＴＯ、ＴＥＯＳ、ＨＴＯ等のデポジションによってゲート酸化膜を形成し、その後の降温時にゲート酸化膜形成用のチャンバー内にＨ2Ｏを導入することでウェット雰囲気に切り替え、終端・脱離温度以下まで降温させれば良い。このように、デポジションとの組み合わせによってゲート酸化膜を形成できれば、酸化レートの低い低温のウェットアニールと組み合わせてもゲート酸化膜の厚膜化が可能となる。さらに、熱酸化される膜厚が薄くなる分、界面の歪が小さくなり、界面準位密度を低減することも可能となる。
【０１７３】
なお、ここではゲート絶縁膜を酸化膜で構成する場合について説明したが、この手法を用いる場合、ゲート絶縁膜を他の種類の絶縁膜で構成することも可能である。例えば、ＨｆＯ2、ＨｆＳｉＯＮ、ＨｆＡｌＯ、Ａｌ2Ｏ3、Ｔａ2Ｏ5、Ｓｉ3Ｎ4などが挙げられる。
【０１７４】
（２）上記各実施形態では、ゲート酸化膜形成工程の降温時にウェット雰囲気とする場合を示したが、ゲート酸化膜形成工程の後に、ウェット雰囲気もしくは水素雰囲気を用いて特性改善のためのアニール処理を行うようにしても良い。
【０１７５】
例えば、第１実施形態の図３（ａ）に示す工程を以下のように行った後、続けて、ウェット雰囲気を用いたアニール処理を行う。図２０は、ウェット雰囲気を用いたアニールプロセスの雰囲気および温度コントロールの概略を示したものである。
【０１７６】
まず、例えばＣＶＤ装置などを用い、８００℃にてＮ2ＯおよびＳｉＨ4ガスを導入することでＨＴＯを成膜し、ゲート酸化膜６を形成する。この後、ウェット雰囲気を用いたアニールプロセスを行う。
【０１７７】
すなわち、室温から１０８０℃までの間は、窒素（Ｎ2）雰囲気として１０℃／ｍｉｎの温度勾配で昇温させる。そして、１０８０℃に至ったらウェット（Ｈ2Ｏ）雰囲気にして１０分間温度を保持することでアニール処理を行う。その後、ウェット雰囲気を維持したまま、１０℃／ｍｉｎで降温させる。このとき、６００℃以下に降温するまでウェット雰囲気を維持する。
【０１７８】
このように、ゲート酸化膜形成工程後にアニール処理を行い、アニール処理の降温時にウェット雰囲気を維持する。これにより、ゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面のダングリングボンドをＨもしくはＯＨの元素で終端させることができる。
【０１７９】
このようにしても、上記各実施形態と同様の効果を得ることができる。なお、このようにゲート酸化膜形成工程後にアニール処理を行うのであれば、上記のように、ゲート酸化膜をウェット酸化以外の手法で形成しても良いし、酸化膜ではなく他の種類の絶縁膜によってゲート絶縁膜を形成しても良い。
【０１８０】
勿論、ゲート酸化膜６、３８、６８をウェット雰囲気によって形成した後に、更なる特性改善を目的として、このようなアニール処理を行っても有効である。
【０１８１】
（３）同様に、ゲート酸化膜形成工程の降温時に、６００℃に降温するまでの期間中、常にウェット雰囲気となるようにしているが、少なくとも終端・脱離温度の範囲を含む温度域においてウェット雰囲気が維持され続ければよい。
【０１８２】
例えば、第１実施形態の図３（ａ）に示す工程において、図２１に示すような雰囲気および温度コントロールを行うことができる。
【０１８３】
すなわち、室温から１３００℃までの間は、窒素雰囲気として１０℃／ｍｉｎの温度勾配で昇温させる。次に、１３００℃に至ったらＮ2Ｏ雰囲気（Ｎ2希釈）で２５分間酸化させ、ゲート酸化膜６を形成する。続いて、窒素雰囲気に戻し、１０℃／ｍｉｎの温度勾配で降温させる。そして、１０００℃に達すると、ウェット雰囲気に切り替え、６００℃以下に降温するまでウェット雰囲気を維持したまま、１０℃／ｍｉｎで降温させる。この後、６００℃になると、再び窒素雰囲気に戻して室温まで降温させる。
【０１８４】
このように、ゲート酸化膜形成工程の降温時の少なくとも終端・脱離温度を含む温度域において、ウェット雰囲気が維持されるようにすれば、ゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面のダングリングボンドをＨもしくはＯＨの元素で終端させることができる。
【０１８５】
なお、このようにＮ2Ｏ雰囲気を用いる場合には、ゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面のダングリングボンドをＨもしくはＯＨに加えてＮでも終端させられる。これにより、より界面準位密度を減らすことが可能となり、よりチャネル移動度を向上させることが可能となる。また、Ｎ2Ｏ雰囲気に限らず、ＮＯ雰囲気を用いてゲート酸化を行っても、同様のことが言え、より界面準位密度の低減が可能となる
（４）上記各実施形態では、ウェット雰囲気をパイロジェニック法によって形成しているが、Ｈ2Ｏを沸騰させたバブリング法によってウェット雰囲気を形成しても良い。
【０１８６】
（５）上記第２〜第５実施形態では、ゲート酸化膜形成工程の降温時にウェット雰囲気とする手法と、アニール処理やリフロー処理などをウェット雰囲気もしくは水素雰囲気で行う手法とを組み合わせたものについて説明している。しかしながら、これらを組み合わせることは必須ではなく、各手法それぞれ単独で用いても、上記効果を得ることが可能となる。
【０１８７】
（６）上記実施形態では、ＭＯＳ構造の半導体装置として、反転型ラテラルＭＯＳＦＥＴや蓄積型ラテラルＭＯＳＦＥＴおよびプレーナ型ＭＯＳＦＥＴを例に挙げて説明したが、これらはＭＯＳ構造の半導体装置の一例を示したものに過ぎない。例えば、ＭＯＳ構造のＩＧＢＴに対しても本発明を適用することが可能であるし、溝ゲート型のＭＯＳＦＥＴに対しても本発明を適用することができる。すなわち、基板として主表面が（０００−１）Ｃ面と垂直なものを用い、該基板に対して垂直なトレンチを形成し、このトレンチの側面をチャネル面とする場合にも、チャネル面を（０００−１）Ｃ面とすることができるため、チャネル移動度が高くすることができる。そして、このようにチャネル面を（０００−１）Ｃ面とすることにより、酸化レートを速くすることが可能となるため、量産性を向上させることが可能となる。このような溝ゲート構造の場合、基板の主表面が（０００−１）面ではないため、ＣＭＰ研磨に時間が掛かることになるが、少なくともトレンチ側面にゲート酸化膜を形成する際の酸化レートを速くすることが可能であるため、その意味で量産性に寄与することができる。要するに、どのようなＭＯＳ構造のＳｉＣ半導体装置に関しても、チャネル面を（０００−１）Ｃ面とするものであれば、本発明を適用することが可能である。
【０１８８】
（７）上記各実施形態において、ウェット雰囲気、または、水素雰囲気は必ずしも１００％である必要はなく、他のガスで希釈されていても良い。
【０１８９】
（８）なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【符号の説明】
【０１９０】
１、３１、６１…基板、２、３３…ｐ型ベース層、３…コンタクト領域、４、３６、６６、６７…ｎ+型ソース領域（第１不純物層）、５、３７…ｎ+型ドレイン領域（第２不純物層）、６、３８、６８…ゲート酸化膜、７、３９、６９…ゲート、７a、６９a…酸化膜、８、４０、７０…層間絶縁膜、９ａ〜９ｄ、４１ａ〜４１ｄ、７１…コンタクトホール、１０、４２…ベース電極、１１、４３、７２…ソース電極、１２、４４、７４…ドレイン電極、１３、４５…ゲート電極、２０、２１、５０、５１、８０〜８３…ＬＴＯ、３２、６２…ｎ型ドリフト層、３４、６４…チャネルエピ層、３５、６５…コンタクト領域、６３…ｐ型ベース領域、７２…ソース電極、７２ａ…コンタクト部、７２ｂ…配線電極、７３…ドレインコンタクト領域（第２不純物層）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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