(57)【特許請求の範囲】
【請求項１】
電源側には電源電位及び当該電源電位より低いサブ電源電位が供給されるとともに、接地側には接地電位及び当該接地電位より高いサブ接地電位が供給される複数のＭＯＳトランジスタを含む論理回路を有する半導体装置であって、
前記電源電位を供給するメイン電源線と、前記接地電位を供給するメイン接地線とを備え、
前記論理回路を構成する単位回路は、
第１のＰＭＯＳトランジスタと、
第２のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのソースと前記第２のＰＭＯＳトランジスタのソースとの間に接続され、いずれか一方の側の接続ノードに前記メイン電源線が接続されるとともに他方の側の接続ノードに前記サブ電源電位を発生する第３のＰＭＯＳトランジスタと、
第１のＮＭＯＳトランジスタと、
第２のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのソースと前記第２のＮＭＯＳトランジスタのソースとの間に接続され、いずれか一方の側の接続ノードに前記メイン接地線が接続されるとともに他方の側の接続ノードに前記サブ接地電位を発生する第３のＮＭＯＳトランジスタと、
を備え、
前記第３のＰＭＯＳトランジスタと、当該第３のＰＭＯＳトランジスタの両側の前記第１及び第２のＰＭＯＳトランジスタとが配置された第１の拡散層と、
前記第３のＮＭＯＳトランジスタと、当該第３のＮＭＯＳトランジスタの両側の前記第１及び第２のＮＭＯＳトランジスタとが配置された第２の拡散層と、
前記各ＭＯＳトランジスタの各ゲートの配線を含む第１の配線層と、
前記各ＭＯＳトランジスタの各ドレイン・ソースの配線を含む第２の配線層と、
前記メイン電源線及び前記メイン接地線を含む第３の配線層と、
が半導体基板上に積層形成されたことを特徴とする半導体装置。
【請求項２】
前記第３のＰＭＯＳトランジスタは前記第１の拡散層の中央に配置され、前記第３のＮＭＯＳトランジスタは前記第２の拡散層の中央に配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の拡散層の上部の前記第２の配線層には、前記第１及び第３のＰＭＯＳトランジスタにより共有される配線部と、前記第２及び第３のＰＭＯＳトランジスタにより共有される配線部と、が配置されるとともに、
前記第２の拡散層の上部の前記第２の配線層には、前記第１及び第３のＮＭＯＳトランジスタにより共有される配線部と、前記第２及び第３のＮＭＯＳトランジスタにより共有される配線部と、が配置されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記論理回路は、２段のインバータ及び当該各インバータを駆動するドライバを含む前記単位回路から構成される所定段数のインバータ回路であり、前記第３のＰＭＯＳトランジスタがＰチャネル側の前記ドライバとして機能し、前記第３のＮＭＯＳトランジスタがＮチャネル側の前記ドライバとして機能することを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第３のＰＭＯＳトランジスタ及び前記第３のＮＭＯＳトランジスタは、それぞれゲートに印加される制御電圧に応じて動作を制御されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタの共通接続されたゲートに入力信号が印加され、前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタの共通接続されたドレインが前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタの共通接続されたゲートに接続され、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタの共通接続されたドレインから出力信号が出力されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第３のＰＭＯＳトランジスタは、前記第１のＰＭＯＳトランジスタの側の接続ノードが前記メイン電源線と接続され、前記第３のＮＭＯＳトランジスタは、前記第２のＮＭＯＳトランジスタの側の接続ノードが前記メイン接地線と接続されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記インバータ回路は、スタンバイ動作時に前記出力信号がローとなるように制御されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第３のＰＭＯＳトランジスタは、前記第２のＰＭＯＳトランジスタの側の接続ノードが前記メイン電源線と接続され、前記第３のＮＭＯＳトランジスタは、前記第１のＮＭＯＳトランジスタの側の接続ノードが前記メイン接地線と接続されることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記インバータ回路は、スタンバイ動作時に前記出力信号がハイとなるように制御されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
第１の電位と、当該第１の電位より低い第１のサブ電位と、第２の電位と、当該第２の電位より高くかつ前記第１のサブ電位より低い第２のサブ電位とが供給される複数のＭＯＳトランジスタを含む論理回路を有する半導体装置であって、
前記第１の電位を供給する第１の配線と、前記第２の電位を供給する第２の配線を備え、
前記論理回路を構成する単位回路は、
第１のＰＭＯＳトランジスタと、
第２のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのソースと前記第２のＰＭＯＳトランジスタのソースとの間に接続され、いずれか一方の側の接続ノードに前記第１の配線が接続されるとともに他方の側の接続ノードに前記第１のサブ電位を発生する第３のＰＭＯＳトランジスタと、
第１のＮＭＯＳトランジスタと、
第２のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのソースと前記第２のＮＭＯＳトランジスタのソースとの間に接続され、いずれか一方の側の接続ノードに前記第２の配線が接続されるとともに他方の側の接続ノードに前記第２のサブ電位を発生する第３のＮＭＯＳトランジスタと、
を備え、
前記第３のＰＭＯＳトランジスタと、当該第３のＰＭＯＳトランジスタの両側の前記第１及び第２のＰＭＯＳトランジスタとが配置された第１の拡散層と、
前記第３のＮＭＯＳトランジスタと、当該第３のＮＭＯＳトランジスタの両側の前記第１及び第２のＮＭＯＳトランジスタとが配置された第２の拡散層と、
前記各ＭＯＳトランジスタの各ゲートの配線を含む第１の配線層と、
前記各ＭＯＳトランジスタの各ドレイン・ソースの配線を含む第２の配線層と、
前記第１の配線及び前記第２の配線を含む第３の配線層と、
が半導体基板上に積層形成されたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを用いて構成される論理回路を含む半導体装置に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置におけるスタンバイ動作時の電流低減を目的とするＳＣＲＣ方式を採用した半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭ等の半導体記憶装置がモバイル機器に搭載されることが多く、スタンバイ動作時の消費電流を低減させることが重要な課題となっている。このような消費電流低減のための技術として、電源電位ＶＣＣより低いサブ電源電位ＶＣＴ及び接地電位ＶＳＳより高いサブ接地電位ＶＳＴを用いてＭＯＳトランジスタのサブスレッショルド電流を抑制可能としたスタンバイ電流低減方式（ＳＣＲＣ方式）が注目されている。ＤＲＡＭにおける多段のインバータ回路等にＳＣＲＣ方式を採用することにより、スタンバイ動作時の消費電流低減を期待することができる（例えば、特許文献１参照）。
【０００３】
ＳＣＲＣ方式を採用した半導体装置の具体的な構成例を図８及び図９に示す。図８は、ＳＣＲＣ方式を採用した半導体装置に多段のインバータ回路を構成する場合、２段のインバータ部分に対応するＭＯＳトランジスタを用いた回路構成を示している。図８においては、入力信号ＩＮが２段のインバータを通過して出力信号ＯＵＴとして出力され、スタンバイ動作時に出力信号ＯＵＴがローとなる場合の構成を示している。ＳＣＲＣ方式では、オンとなる側のＭＯＳトランジスタに対して電源電位ＶＣＣ／接地電位ＶＳＳを供給し、オフとなる側のＭＯＳトランジスタに対してサブ電源電位ＶＣＴ／サブ接地電位ＶＳＴを供給し、これにより不要なサブスレッショルド電流を抑制することができる。
【０００４】
図８に示すように、初段のインバータは、ゲートとドレインが共通接続された一対のＰＭＯＳトランジスタＰ１／ＮＭＯＳトランジスタＮ１からなる。同様に、２段目のインバータは、ゲートとドレインが共通接続された一対のＰＭＯＳトランジスタＰ２／ＮＭＯＳトランジスタＮ２からなる。初段のゲートには入力信号ＩＮが印加され、初段のドレインと２段目のゲートが接続され、２段目のドレインから出力信号ＯＵＴが取り出される。
【０００５】
また、ＰＭＯＳトランジスタＰ３はＰチャネル側のドライバとして用いられ、ソースに印加された電源電位ＶＣＣを、ゲートに印加された制御電圧Ｖｇｐにより制御し、ドレインに電源電位ＶＣＣより低いサブ電源電位ＶＣＴを発生する。一方、ＮＭＯＳトランジスタＮ３はＮチャネル側のドライバとして用いられ、ソースに印加された接地電位ＶＳＳを、ゲートに印加された制御電圧Ｖｇｎにより制御し、ドレインに接地電位ＶＳＳより高いサブ接地電位ＶＳＴを発生する。
【０００６】
図８においては、電源電位ＶＣＣを供給するメイン電源線Ｌ１と、接地電位ＶＳＳを供給するメイン接地線Ｌ２と、サブ電源電位ＶＣＴを供給するサブ電源線Ｌ３と、サブ接地電位ＶＳＴを供給するサブ接地線Ｌ４が設けられている。スタンバイ動作時には入力信号ＩＮがローとなり、初段においてオンとなるＰＭＯＳトランジスタＰ１のソースはメイン電源線Ｌ１に接続される一方、オフとなるＮＭＯＳトランジスタＮ１のソースはサブ接地線Ｌ４に接続される。また、２段目においてオフとなるＰＭＯＳトランジスタＰ２のソースはサブ電源線Ｌ３に接続される一方、オンとなるＮＭＯＳトランジスタＮ２のソースはメイン接地線Ｌ２に接続される。
【０００７】
図８の回路構成に対応するレイアウトを図９に示している。図９に示すレイアウトには、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３が形成される拡散層１０１、１０２、１０３と、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３が形成される拡散層１０４、１０５、１０６と、各トランジスタのゲート電極に接続されるゲート配線層１１１と、各トランジスタのソース・ドレイン用の配線が形成されるソース・ドレイン配線層１１２と、メイン電源線Ｌ１、メイン接地線Ｌ２、サブ電源線Ｌ３、サブ接地線Ｌ４を含む多数の配線が形成される配線層１１３が設けられている。また、拡散層１０１〜１０６とソース・ドレイン配線層１１２の間は多数のコンタクト１２１により接続され、異なる配線層の間はビア１２２により接続されている。
【０００８】
なお、図９においては、ドライバを構成するＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ３は、図８の回路構成とは異なりそれぞれ２個ずつ並列配置されている。実際には、各ドライバの能力に応じて配置すべきＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３の個数が適切に定められる。
【０００９】
【特許文献１】特開平１１−３１３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図９の左側においては、２段のインバータを構成するために必要な４つの拡散層１０１、１０２、１０４、１０５がＰＭＯＳトランジスタＰ１、Ｐ２及びＮＭＯＳトランジスタＮ１、Ｎ２の動作特性に応じたサイズで形成されるとともに、隣接する拡散層１０１、１０２、１０４、１０５同士を設計基準に従った所定距離だけ離して配置する必要がある。これにより、図９のレイアウト平面内でインバータ部分が占める面積が制約される。
【００１１】
また、図９の右側においては、ドライバを構成する２つの拡散層１０３、１０６が駆動能力に応じたサイズで形成され、図９のレイアウト平面内の横方向に余分なサイズが付加されることになる。このようにＳＣＲＣ方式を採用した構成では、インバータ部分に対するドライバ部分のレイアウト面積は、無視できない規模になる。
【００１２】
また、ＳＣＲＣ方式を採用しない場合は、図９の配線層１１３においてメイン電源線Ｌ１とメイン接地線Ｌ２のみを設ければよいのに対し、ＳＣＲＣ方式を採用した場合は、メイン電源線Ｌ１とメイン接地線Ｌ２に加えて、サブ電源線Ｌ３とサブ接地線Ｌ４を設けなければならない。よって、４つの電源系の配線が占める面積が増加し、レイアウトの利用効率の面で不利になる。
【００１３】
このように、ＳＣＲＣ方式を採用した従来の構成によれば、半導体装置のレイアウトにおいてドライバや配線を配置するためのレイアウト面積の増加が避けられず、全体のチップサイズが大きくなることが問題となる。
【００１４】
そこで、本発明はこのような問題を解決するためになされたものであり、ＳＣＲＣ方式を採用して半導体装置の論理回路を構成する場合であっても、ドライバや配線を配置するためのレイアウト面積の増加を回避し、良好なスペース利用効率を実現可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の半導体装置は、電源側には電源電位及び当該電源電位より低いサブ電源電位が供給されるとともに、接地側には接地電位及び当該接地電位より高いサブ接地電位が供給される複数のＭＯＳトランジスタを含む論理回路を有する半導体装置であって、前記電源電位を供給するメイン電源線と、前記接地電位を供給するメイン接地線を備え、前記論理回路を構成する単位回路は、第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのソースと前記第２のＰＭＯＳトランジスタのソースとの間に接続され、いずれか一方の側の接続ノードに前記メイン電源線が接続されるとともに他方の側の接続ノードに前記サブ電源電位を発生する第３のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのソースと前記第２のＮＭＯＳトランジスタのソースとの間に接続され、いずれか一方の側の接続ノードに前記メイン接地線が接続されるとともに他方の側の接続ノードに前記サブ接地電位を発生する第３のＮＭＯＳトランジスタとを備え、前記第３のＰＭＯＳトランジスタと、当該第３のＰＭＯＳトランジスタの両側の前記第１及び第２のＰＭＯＳトランジスタとが配置された第１の拡散層と、前記第３のＮＭＯＳトランジスタと、当該第３のＮＭＯＳトランジスタの両側の前記第１及び第２のＮＭＯＳトランジスタとが配置された第２の拡散層と、前記各ＭＯＳトランジスタの各ゲートの配線を含む第１の配線層と、前記各ＭＯＳトランジスタの各ドレイン・ソースの配線を含む第２の配線層と、前記メイン電源線及び前記メイン接地線を含む第３の配線層とを半導体基板上に積層形成されている。
【００１６】
以上の構成により、単位回路において、Ｐチャネル側のドライバとして機能する第３のＰＭＯＳトランジスタは電源電位に基づいてサブ電源電位を発生し、第１及び第２のＰＭＯＳトランジスタの一方には電源電位が供給され、他方にはサブ電源電位が供給される。また、Ｎチャネル側のドライバとして機能する第３のＮＭＯＳトランジスタは接地電位に基づいてサブ接地電位を発生し、第１及び第２のＮＭＯＳトランジスタの一方には接地電位が供給され、他方にはサブ接地電位が供給される。このように、論理回路の動作に必要なＭＯＳトランジスタはドライバ用のＭＯＳトランジスタと一体的に構成できるので、ドライバ用の配置スペースを別途設ける必要がなく、さらにサブ電源電位／サブ接地電位を供給する個別の配線パターンを設ける必要がなくなる。従って、半導体装置のスペースの利用効率を向上させ、チップサイズを縮小することができる。
【００１８】
これにより、論理回路の動作に必要なＭＯＳトランジスタとドライバ用のＭＯＳトランジスタに対し、別々の拡散層を設ける必要がなく、両者を一体配置された拡散層を形成することができるので、ドライバ用の拡散層によるレイアウト面積の増加を回避することができる。
【００１９】
本発明の半導体装置において、前記第３のＰＭＯＳトランジスタを前記第１の拡散層の中央に配置し、前記第３のＮＭＯＳトランジスタは前記第２の拡散層の中央に配置してもよい。
【００２０】
本発明の半導体装置において、前記第１の拡散層の上部の前記第２の配線層に、前記第１及び第３のＰＭＯＳトランジスタにより共有される配線部と、前記第２及び第３のＰＭＯＳトランジスタにより共有される配線部を配置し、前記第２の拡散層の上部の前記第２の配線層に、前記第１及び第３のＮＭＯＳトランジスタにより共有される配線部と、前記第２及び第３のＮＭＯＳトランジスタにより共有される配線部を配置してもよい。
【００２１】
本発明の半導体装置において、前記論理回路を、２段のインバータ及び当該各インバータを駆動するドライバを含む前記単位回路から構成される所定段数のインバータ回路とし、前記第３のＰＭＯＳトランジスタをＰチャネル側の前記ドライバとして機能させ、前記第３のＮＭＯＳトランジスタがＮチャネル側の前記ドライバとして機能させてもよい。
【００２２】
これにより、ＳＣＲＣ方式に基づくインバータ回路が構成される半導体装置において、スペースの利用効率を犠牲にすることなく、ＭＯＳトランジスタのサブスレッショルド電流を確実に低減可能となる。
【００２３】
本発明の半導体装置において、前記第３のＰＭＯＳトランジスタ及び前記第３のＮＭＯＳトランジスタは、それぞれゲートに印加される制御電圧に応じて動作を制御してもよい。
【００２４】
本発明の半導体装置において、前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタの共通接続されたゲートに入力信号が印加され、前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタの共通接続されたドレインが前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタの共通接続されたゲートに接続され、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタの共通接続されたドレインから出力信号が出力されるように構成してもよい。
【００２５】
本発明の半導体装置において、前記第３のＰＭＯＳトランジスタは、前記第１のＰＭＯＳトランジスタの側の接続ノードが前記メイン電源線と接続され、前記第３のＮＭＯＳトランジスタは、前記第２のＮＭＯＳトランジスタの側の接続ノードが前記メイン接地線と接続されるようにしてもよい。
【００２６】
本発明の半導体装置において、前記インバータ回路は、スタンバイ動作時に前記出力信号がローとなるように制御してもよい。
【００２７】
本発明の半導体装置において、前記第３のＰＭＯＳトランジスタは、前記第２のＰＭＯＳトランジスタの側の接続ノードが前記メイン電源線と接続され、前記第３のＮＭＯＳトランジスタは、前記第１のＮＭＯＳトランジスタの側の接続ノードが前記メイン接地線と接続されるようにしてもよい。
【００２８】
本発明の半導体装置において、前記インバータ回路は、スタンバイ動作時に前記出力信号がハイとなるように制御してもよい。
【００２９】
また、本発明の半導体装置は、第１の電位と、当該第１の電位より低い第１のサブ電位と、第２の電位と、当該第２の電位より高くかつ前記第１のサブ電位より低い第２のサブ電位とが供給される複数のＭＯＳトランジスタを含む論理回路を有する半導体装置であって、前記第１の電位を供給する第１の配線と、前記第２の電位を供給する第２の配線を備え、前記論理回路を構成する単位回路は、第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのソースと前記第２のＰＭＯＳトランジスタのソースとの間に接続され、いずれか一方の側の接続ノードに前記第１の配線が接続されるとともに他方の側の接続ノードに前記第１のサブ電位を発生する第３のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのソースと前記第２のＮＭＯＳトランジスタのソースとの間に接続され、いずれか一方の側の接続ノードに前記第２の配線が接続されるとともに他方の側の接続ノードに前記第２のサブ電位を発生する第３のＮＭＯＳトランジスタとを備え、前記第３のＰＭＯＳトランジスタと、当該第３のＰＭＯＳトランジスタの両側の前記第１及び第２のＰＭＯＳトランジスタとが配置された第１の拡散層と、前記第３のＮＭＯＳトランジスタと、当該第３のＮＭＯＳトランジスタの両側の前記第１及び第２のＮＭＯＳトランジスタとが配置された第２の拡散層と、前記各ＭＯＳトランジスタの各ゲートの配線を含む第１の配線層と、前記各ＭＯＳトランジスタの各ドレイン・ソースの配線を含む第２の配線層と、前記第１の配線及び前記第２の配線を含む第３の配線層と、が半導体基板上に積層形成されている。
【発明の効果】
【００３０】
本発明によれば、半導体装置においてＳＣＲＣ方式を採用する場合、論理回路の動作に必要なＭＯＳトランジスタは、ドライバとして機能するＭＯＳトランジスタと一体的に配置され、共有される配線部を介してサブ電源電位／サブ接地電位を供給できるような構成を実現した。よって、ドライバ用の配置スペースやサブ電源電位／サブ接地電位の配線のためのスペースを縮小することができる。これにより、ＳＣＲＣ方式のメリットを享受しつつ、半導体装置におけるスペースの利用効率を高め、小さいチップサイズで構成可能な半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の最良の実施形態について図面を参照しながら説明する。ここでは、ＤＲＡＭなどの半導体装置に構成されるインバータ回路に対して本発明を適用する場合を説明する。
本実施形態において、既に述べたＳＣＲＣ方式を適用した多段のインバータ回路の例として、図１に示す２通りの構成を想定することができる。ここでは、４段のインバータＩ１〜Ｉ４を用いて、入力信号ＩＮを入力して出力信号ＯＵＴを出力する４段のインバータ回路を構成し、電源電位ＶＣＣ、接地電位ＶＳＳ、サブ電源電位ＶＣＴ、サブ接地電位ＶＳＴの２系統の電源系を付加する場合を例にとって説明する。
【００３２】
まず、図１（Ａ）は、スタンバイ動作時に出力信号ＯＵＴがハイとなるインバータ回路の構成を示している。この構成では、初段及び３段目のインバータＩ１、Ｉ３にサブ電源電位ＶＣＴ及び接地電位ＶＳＳが供給され、２段目及び４段目のインバータＩ２、Ｉ４に電源電位ＶＣＣ及びサブ接地電位ＶＳＴが供給される。一方、図１（Ｂ）は、スタンバイ動作時に出力信号ＯＵＴがローとなるインバータ回路の構成を示している。この構成では、初段及び３段目のインバータＩ１、Ｉ３に電源電位ＶＣＣ及びサブ接地電位ＶＳＴが供給され、２段目及び４段目のインバータＩ２、Ｉ４にサブ電源電位ＶＣＴ及び接地電位ＶＳＳが供給され、電源系の接続が図１（Ａ）とは逆になっている。
【００３３】
本実施形態では、主に、インバータ回路の２通りの構成のうち、図１（Ｂ）に示すようにスタンバイ動作時に出力信号ＯＵＴがローになるインバータ回路の場合を例にとって説明する。図１（Ｂ）には、２段のインバータＩ１、Ｉ２を含む単位回路Ｕが示されている。本実施形態の半導体装置においては、単位回路Ｕを一単位として繰り返し配置することにより多段のインバータ回路が構成されるので、以下では図１（Ｂ）の単位回路Ｕの回路構成及びレイアウトについて具体的に説明する。
【００３４】
図２は、図１（Ｂ）のインバータ回路のうち、初段及び２段目のインバータＩ１、Ｉ２を含む単位回路Ｕに対応するＭＯＳトランジスタを用いた回路構成を示している。図２の回路構成には、３個のＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３と３個のＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３が含まれる。また、電源電位ＶＣＣを供給するメイン電源線Ｌ１と、接地電位ＶＳＳを供給するメイン接地線Ｌ２が設けられている。
【００３５】
以上の回路構成において、ＰＭＯＳトランジスタＰ１（本発明の第１のＰＭＯＳトランジスタ）及びＮＭＯＳトランジスタＮ１（本発明の第１のＮＭＯＳトランジスタ）がペアとなって初段のインバータＩ１を構成するとともに、ＰＭＯＳトランジスタＰ２（本発明の第２のＰＭＯＳトランジスタ）及びＮＭＯＳトランジスタＮ２（本発明の第２のＮＭＯＳトランジスタ）がペアとなって２段目のインバータＩ２を構成する。また、ＰＭＯＳトランジスタＰ３（本発明の第３のＰＭＯＳトランジスタ）は、電源電位ＶＣＣに基づきサブ電源電位ＶＣＴを発生するＰチャネル側のドライバとして機能するとともに、ＮＭＯＳトランジスタＮ３（本発明の第３のＮＭＯＳトランジスタ）は、接地電位ＶＳＳに基づきサブ接地電位ＶＳＴを発生するＮチャネル側のドライバとして機能する。
【００３６】
初段のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１は、共通接続されたゲートに入力信号ＩＮが印加され、共通接続されたドレインから入力信号ＩＮと逆極性の信号Ｓ１を出力する。一方、２段目のＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２は、共通接続されたゲートに信号Ｓ１が印加され、共通接続されたドレインから入力信号ＩＮと同相の出力信号ＯＵＴを出力する。
【００３７】
本実施形態においては、Ｐチャネル側のドライバであるＰＭＯＳトランジスタＰ３と、Ｎチャネル側のドライバであるＮＭＯＳトランジスタＮ３が、図８と異なり、２段のインバータＩ１、Ｉ２の間に接続され、インバータ回路と一体配置されている点が特徴的である。すなわち、ＰＭＯＳトランジスタＰ３は、ソースがノードＮＰ１を介してＰＭＯＳトランジスタＰ１のソースに接続され、ドレインがノードＮＰ２を介してＰＭＯＳトランジスタＰ２のソースに接続される。また、ＮＭＯＳトランジスタＮ３は、ソースがノードＮＮ２を介してＮＭＯＳトランジスタＮ２のソースに接続され、ドレインがノードＮＮ１を介してＮＭＯＳトランジスタＮ１のソースに接続される。さらに、ノードＮＰ１はメイン電源線Ｌ１に接続されるとともに、ノードＮＮ２はメイン接地線Ｌ２に接続される。
【００３８】
Ｐチャネル側及びＮチャネル側のドライバは、それぞれの制御電圧Ｖｇｐ、Ｖｇｎに応じて外部から制御される。通常動作時（非スタンバイ時）において、Ｐチャネル側のドライバ動作時は、ＰＭＯＳトランジスタＰ３のドレインにサブ電源電位ＶＣＴ（ＶＣＣに相当）を発生させるためゲートに印加される制御電圧Ｖｇｐをローにすればよい。一方、Ｎチャネル側のドライバ動作時は、ＮＭＯＳトランジスタＮ３のドレインにサブ接地電位ＶＳＴ（ＶＳＳに相当）を発生させるため、ゲートに印加される制御電圧Ｖｇｎをハイにすればよい。なお、スタンバイ時には制御電圧Ｖｇｐをハイ、制御電圧Ｖｇｎをローにすることで、それぞれのドライバを停止させることができ、サブ電源電圧ＶＣＴ（＜ＶＣＣ）、サブ接地電位ＶＳＴ（＞ＶＳＳ）を発生することができる。
【００３９】
図２の構成において、Ｐチャネル側、Ｎチャネル側双方のドライバは、制御電圧Ｖｇｐをハイ、かつ制御電圧Ｖｇｎをローに制御したとき、図１に示す２系統の電源系を実現することができる。この場合、Ｐチャネル側ではノードＮＰ２に電源電位ＶＣＣより低いサブ電源電位ＶＣＴが発生するとともに、Ｎチャネル側ではノードＮＮ１に接地電位ＶＳＳより高いサブ接地電位ＶＳＴが発生する。
【００４０】
次に、図２の回路構成に対応するレイアウトについて図３を用いて説明する。図３に示すレイアウトには、半導体基板上に形成されたＰチャネル側の拡散層１１（本発明の第１の拡散層）及びＮチャネル側の拡散層１２（本発明の第２の拡散層）と、各ＭＯＳトランジスタのゲート電極に接続されるゲート配線層２１（本発明の第１の配線層）と、各ＭＯＳトランジスタのソース・ドレインに接続されるソース・ドレイン配線層２２（本発明の第２の配線層）と、メイン電源線Ｌ１、メイン接地線Ｌ２、ドライバ用の制御電圧Ｖｇｐ、Ｖｇｎの各配線Ｌｐ、Ｌｎが形成される配線層２３（本発明の第３の配線層）が積層されている。
【００４１】
Ｐチャネル側の拡散層１１には、中央に配置されたＰＭＯＳトランジスタＰ３と、その両側に配置されたＰＭＯＳトランジスタＰ１、Ｐ２が形成される。拡散層１１上には、ソース・ドレイン配線層２２とゲート配線層２１が交互に並列配置され、図３の左側から、ＰＭＯＳトランジスタＰ１上部の配線部Ｗｐ１と配線部Ｗｐ２、ノードＮＰ１に対応する配線部Ｗｐ３、ＰＭＯＳトランジスタＰ３の配線部Ｗｐ４、ノードＮＰ２に対応する配線部Ｗｐ５、ＰＭＯＳトランジスタＰ２の配線部Ｗｐ６と配線部Ｗｐ７の順に配置されている。
【００４２】
ここで、図３のレイアウトに対応する断面構造を図４に示している。図４は、図３のＡ−Ａ’断面における断面構造であり、下側の半導体基板上の拡散層１１上部に絶縁膜３１を挟んで設けられたゲート電極として、ゲート配線層２１に含まれる３つの配線部Ｗｐ２、Ｗｐ４、Ｗｐ６が形成されている。これらの各配線部Ｗｐ２、Ｗｐ４、Ｗｐ６のサイズと拡散層１１のサイズに応じて、それぞれのゲート幅及びゲート長が定まる。
【００４３】
拡散層１１及びゲート配線層２１の上部には、ソース・ドレイン配線層２２に含まれる４つの配線部Ｗｐ１、Ｗｐ３、Ｗｐ５、Ｗｐ７が配置され、所定のサイズとピッチで開口された多数のコンタクト３２を介して拡散層１１と接続される。さらに、ソース・ドレイン配線層２２の上部に配線層２３が設けられ、図３のＡ−Ａ’断面の位置では電源電位ＶＣＣに対するメイン電源線Ｌ１のパターンが形成されている。
【００４４】
図３に示すように、異なる配線層の間はコンタクト３３とビア３５を介して縦方向に接続される。すなわち、ゲート配線層２１とソース・ドレイン配線層２２の間を接続するためのコンタクト３３と、ソース・ドレイン配線層２２と配線層２３の間を接続するためのビア３５がそれぞれ設けられている。また、ゲート配線層２１と配線層２３の間は接続するために、コンタクト３３とビア３５が直上に重ねて配置された箇所を接続部３４として示している。なお、一般に、ゲート配線層２１にはポリシリコン配線が用いられ、ソース・ドレイン配線層２２及び配線層２３にはメタル配線が用いられる。
【００４５】
次に、Ｎチャネル側の拡散層１２には、中央に配置されたＮＭＯＳトランジスタＮ３と、その両側に配置されたＮＭＯＳトランジスタＮ１、Ｎ２が形成される。拡散層１２上には、拡散層１１と同様にソース・ドレイン配線層２２とゲート配線層２１が交互に並列配置され、図４の左側から、ＮＭＯＳトランジスタＮ１の配線部Ｗｎ１と配線部Ｗｎ２、ノードＮＮ１に対応する配線部Ｗｎ３、ＮＭＯＳトランジスタＮ３の配線部Ｗｎ４、ノードＮＮ２に対応する配線部Ｗｎ５、ＮＭＯＳトランジスタＮ２の配線部Ｗｎ６と配線部Ｗｎ７の順に配置されている。
【００４６】
Ｎチャネル側の拡散層１２上での各配線の配置は、Ｐチャネル側の拡散層１１と概ね共通している。ただし、Ｎチャネル側の拡散層１２の幅はＰチャネル側の拡散層１１に比べて小さくなっているが、これはＮＭＯＳトランジスタが同サイズのＰＭＯＳトランジスタよりも電流供給能力が大きいためである。なお、Ｐチャネル側、Ｎチャネル側とも、拡散層１１、１２の中央付近の両側が凹形状となって幅が狭くなっているが、この点については後述する。
【００４７】
図３に示すように、ゲート配線層２１においては、Ｐチャネル側の配線部Ｗｐ２とＮチャネル側の配線部Ｗｎ２が共通接続されるとともに、そこに入力信号ＩＮの配線パターンが接続される。また、Ｐチャネル側の配線部Ｗｐ６とＮチャネル側の配線部Ｗｎ６も共通接続される。
【００４８】
一方、ソース・ドレイン配線層２２においては、Ｐチャネル側の配線部Ｗｐ１とＮチャネル側の配線部Ｗｎ１が共通接続される。また、Ｐチャネル側の配線部Ｗｐ７とＮチャネル側の配線Ｗｎ７も共通接続され、そこにコンタクト３３を介して出力信号ＯＵＴの配線パターンが接続される。この出力信号ＯＵＴの配線パターンは、後段の回路への入力信号の配線パターンに接続される。
【００４９】
なお、Ｐチャネル側の配線部Ｗｐ１と配線部Ｗｐ６の間、及び、Ｎチャネル側の配線部Ｗｎ１と配線部Ｗｎ６の間は、いずれも上記のコンタクト３３を介して接続される。
【００５０】
配線層２３における中央寄りの位置には、制御電圧Ｖｇｐが供給される配線Ｌｐと制御電圧Ｖｇｎが供給される配線Ｌｎが形成されている。そして、Ｐチャネル側の配線部Ｗｐ４と配線Ｌｐの間、及び、Ｎチャネル側の配線部Ｗｎ４と配線Ｌｎの間は、いずれも上記のコンタクト３３とビア３５を介して接続される。
【００５１】
さらに、配線層２３における図３の上下の位置には、電源電位ＶＣＣ、接地電位ＶＳＳを供給するために十分なサイズを有するメイン電源線Ｌ１、メイン接地線Ｌ２に対応する各配線パターンが並列して形成されている。そして、Ｐチャネル側の配線部Ｗｐ３とメイン電源線Ｌ１の間、及び、Ｎチャネル側の配線部Ｗｎ５とメイン接地線Ｌ２の間は、いずれも上記のビア３５を介して接続される。
【００５２】
このように、図２の回路構成に対応する図３のレイアウトが構成され、図８と比べて十分狭い領域に２段のインバータ回路を配置することができる。Ｐチャネル側の拡散層１１を用いて３個のＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３を一体的に構成できるとともに、Ｎチャネル側の拡散層１２を用いて３個のＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３を一体的に構成できる。この場合、Ｐチャネル側では、配線部Ｗｐ３が２個のＰＭＯＳトランジスタＰ１、Ｐ３の各ソースの配線として共有され、配線部Ｗｐ５がＰＭＯＳトランジスタＰ３のドレイン及びＰＭＯＳトランジスタＰ２のソースの配線として共有される。また、Ｎチャネル側では、配線部Ｗｎ３がＮＭＯＳトランジスタＮ１のソース及びＮＭＯＳトランジスタＮ３のドレインの配線として共有され、配線部Ｗｎ５が２個のＮＭＯＳトランジスタＮ２、Ｎ３の各ソースの配線として共有される。
【００５３】
図３のレイアウトを採用することにより、スペースの利用効率を高めることができる。第１に、インバータＩ１、Ｉ２とドライバが一体的に構成されるので、３個のＭＯＳトランジスタを各々の拡散層１１、１２に配置でき、拡散層の数が少なくて済む。第２に、拡散層１１、１２の各々において隣接するトランジスタ同士が配線部（Ｗｐ３、Ｗｐ５、Ｗｎ３、Ｗｎ５）を共有できるので、その分だけサイズが小さくなる。これらが相まって、全体的にインバータ回路を構成するためのレイアウト面積を縮小することができる。
【００５４】
また、図３のレイアウトでは、サブ電源電位ＶＣＴ及びサブ接地電位ＶＳＴの配線は、拡散層１１、１２上部の配線部Ｗｐ５、Ｗｎ３を利用して構成できる。よって、配線層２３においてサブ電源電位ＶＣＴ及びサブ接地電位ＶＳＴの配線パターンを設ける必要がなくなり、他の配線等に利用可能なスペースが増大する。
【００５５】
なお、インバータ回路の段数を増加する場合は、図３のレイアウトを繰り返し配置すればよい。図３のレイアウトは２段のインバータ回路に対応することから、２Ｎ段のインバータ回路を構成する場合、おおよそ図３のレイアウトのＮ倍の面積が必要となる。
【００５６】
ここで、本実施形態のインバータ回路のサイズに着目し、従来の場合と比較しつつ図５を用いて説明する。図５では、Ｐチャネル側又はＮチャネル側のインバータ部分に対応するレイアウトを構成する場合、本実施形態の構成と従来の構成で同一の製造プロセスを用いることを想定して比較している。図５（Ａ）に従来のレイアウトに含まれる２個の拡散層Ｄ１ａ、Ｄ１ｂ付近の平面構造を示すとともに、図５（Ｂ）に本実施形態のレイアウトに含まれる１個の拡散層Ｄ２付近の平面構造を示す。以下では、図５（Ｂ）の拡散層Ｄ２について、Ｐチャネル側とＮチャネル側のいずれの拡散層１１、１２に対しても共通に説明を行うものとする。
【００５７】
図５（Ａ）においては、２つの拡散層Ｄ１ａ、Ｄ１ｂと、ゲート配線層２１の２つの配線部Ｗ１ａ、Ｗ１ｂと、ダミーゲートＤＧと、ソース・ドレイン領域上の４列のコンタクト列Ｃ１ａ、Ｃ１ｂ、Ｃ１ｃ、Ｃ１ｄを示している。このうち、両側の２つの配線部Ｗ１ａ、Ｗ１ｂはそれぞれインバータ用のＭＯＳトランジスタのゲート電極となるが、中央のダミーゲートＤＧは、拡散層Ｄ１ａ、Ｄ１ｂの間のＭＯＳトランジスタが形成されない領域に配置され、製造プロセスにおいてゲート配線Ｗ１ａ、Ｗ１ｂの寸法精度の確保のため必要となるものである。
【００５８】
よって、両側の配線部Ｗ１ａ、Ｗ１ｂの間の距離Ｄは、ダミーゲートＤＧの線幅ｄ１と、ダミーゲートＤＧと拡散層Ｄ１ａ、Ｄ１ｂの間隔ｄ２と、配線部Ｗ１ａ、Ｗ１ｂの内側から拡散層Ｄ１ａ、Ｄ１ｂの端部までの距離ｄ３を用いて、
Ｄ＝ｄ１＋２・ｄ２＋２・ｄ３
で与えられる。基本的には、製造プロセスの条件とＭＯＳトランジスタの性能により、確保すべき距離Ｄの大きさが制約される。
【００５９】
一方、図５（Ｂ）においては、拡散層Ｄ２と、ゲート配線層２１の３つの配線部Ｗ２ａ、Ｗ２ｂ、Ｗ２ｃと、ソース・ドレイン領域上の４列のコンタクト列Ｃ２ａ、Ｃ２ｂ、Ｃ２ｃ、Ｃ２ｄを示している。図５（Ｂ）に示すように、図５（Ａ）のダミーゲートＤＧに対応する位置には、拡散層Ｄ２とその上部のドライバ用の配線部Ｗ２ｃが配置されている。
【００６０】
よって、両側のインバータ用の配線部Ｗ２ａ、Ｗ２ｂの間の距離Ｄ’は、ドライバ用の配線部Ｗ２ｃの線幅ｄ１’と、この配線部Ｗ２ｃと拡散層Ｄ２の凹形状の両端ｃ１、ｃ２までの間隔ｄ２’と、配線部Ｗ２ａ、Ｗ２ｂの内側から拡散層Ｄ２の凹形状の両端ｃ１、ｃ２までの距離ｄ３’を用いて、
Ｄ’＝ｄ１’＋２・ｄ２’＋２・ｄ３’
で与えられる。この場合、間隔ｄ２’は、図５（Ａ）の間隔ｄ２と等しくなるが、距離ｄ３’は、コンタクト列Ｃ２ｂ、Ｃ２ｃの配置により、図５（Ａ）の距離ｄ３より小さくなる。すなわち、図５（Ａ）に示す従来のレイアウトの場合、拡散層Ｄ１ａとＤ１ｂとの間が素子分離領域であるため、コンタクトＣ１ｂと拡散層Ｄ１ａの端、およびコンタクトＣ１ｃと拡散層Ｄ１ｂの端の間隔ｄ４を、設計基準で定められた分だけ確保する必要がある。これに対し、図５（Ｂ）のレイアウトによれば、素子分離領域がなくコンタクトと拡散層端との間隔を考慮する必要がない。このため、距離ｄ３’を距離ｄ３よりも小さくすることができる。また、線幅ｄ１’は、製造プロセスの際のＮチャネル又はＰチャネルの成膜条件等に応じて変化するが、全体の距離Ｄ’は図５（Ａ）の距離Ｄと概ね等しいか、若干小さくなる。
【００６１】
以上のように、従来のインバータのみを含む回路部分の面積には、本実施形態ではインバータ及びドライバの双方を含む回路部分を構成することができる。つまり、従来の構成においてドライバ回路をチップ上に配置する場合は、その分の面積のオーバーヘッドを考慮する必要があるが、本実施形態では、このような面積のオーバーヘッドは生じず、インバータ及びドライバを一体配置することができる。よって、ＳＣＲＣ方式を採用したインバータ回路を構成する場合、そのスペース利用効率を格段に向上させることができる。
【００６２】
以上説明した本実施形態の構成には、多様な変形例がある。上述の実施形態では、図１（Ｂ）の構成に対応して、出力信号ＯＵＴがローになるインバータ回路の回路構成及びレイアウトを説明したが、図１（Ａ）の構成に対応して出力信号ＯＵＴがハイになるインバータ回路に適用される変形例について図６及び図７を用いて説明する。図６には、本変形例において図２に対応する回路構成を示している。図６の構成において、図２の構成との相違は、メイン電源線Ｌ１がノードＮＰ２に接続され、サブ電源電位ＶＣＴがノードＮＰ１に発生する点と、メイン接地線Ｌ２がノードＮＮ１に接続され、サブ接地電位ＶＳＴがノードＮＮ２に発生する点である。
【００６３】
図７には、図３のレイアウトに対応する本変形例のレイアウトを示している。図７のレイアウトにおいて、図３のレイアウトとの相違は、Ｐチャネル側のビア３５が配線部Ｗｐ３ではなく配線部Ｗｐ５に設けられている点と、Ｎチャネル側のビア３５が配線部Ｗｎ５ではなく配線部Ｗｎ３に設けられている点である。このように製造プロセスにおいてビア３５の位置変更を行うのみで、図１（Ｂ）の構成に対応するインバータ回路から、図１（Ａ）の構成に対応するインバータ回路への変更を容易に行うことができる。
【００６４】
なお、本実施形態においては、ＳＣＲＣ方式に対応する回路構成を有するインバータ回路について説明したが、レイアウト変更によりＳＣＲＣ方式以外の回路構成に転用することも可能である。例えば、図３又は図６の回路構成においてＰチャネル側、あるいはＮチャネル側のドライバのＭＯＳトランジスタＰ３あるいはＮ３のソースとドレインとを短絡させることによって補償容量を形成してもよい。もちろん、Ｎチャネル側とＰチャネル側との両方に補償容量を形成してもよい。この場合も、製造プロセスにおいてビア３５の位置変更を行うのみで転用可能であるので、半導体装置の使用形態に応じた変更を容易に行うことができる。
【００６５】
以上、本実施形態に基づいて本発明について具体的に説明したが、本発明は上述の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、本実施形態においては、半導体装置におけるインバータ回路に対して本発明を適用する場合を説明したが、インバータ回路に限られることなく、電源電位ＶＣＣ、接地電位ＶＳＳ、サブ電源電位ＶＣＴ、サブ接地電位ＶＳＴを供給される多様な論理回路を有する半導体装置に対して広く本発明を適用することができる。
【００６６】
また、本実施形態においては、論理回路に電源電位ＶＣＣ、サブ電源電位ＶＣＴ、接地電位ＶＳＳ、サブ接地電位ＶＳＴが供給される構成を説明したが、一般的な電源系として、第１の電位Ｖ１、第１のサブ電位Ｖｓ１、第２の電位Ｖ２、第２のサブ電位Ｖｓ２が供給される構成に対しても本発明を適用可能である。この場合、
Ｖ１＞Ｖｓ１＞Ｖｓ２＞Ｖ２
の関係を満たすように電源系を構成する必要がある。
【図面の簡単な説明】
【００６７】
【図１】本実施形態においてＳＣＲＣ方式を適用した多段のインバータ回路の構成例を示す図である。
【図２】本実施形態のインバータ回路の単位回路に対応するＭＯＳトランジスタを用いた回路構成を示す図である。
【図３】図２の回路構成に対応するレイアウトを示す図である。
【図４】図３のレイアウトに対応する断面構造図である。
【図５】本実施形態のインバータ回路のサイズを従来の場合と比較して説明する図である。
【図６】本実施形態のインバータ回路に適用される変形例において、図２に対応する回路構成を示す図である。
【図７】本実施形態のインバータ回路に適用される変形例において、図３のレイアウトに対応するレイアウトを示す図である。
【図８】従来のインバータ回路の単位回路に対応するＭＯＳトランジスタを用いた回路構成を示す図である。
【図９】図８の回路構成に対応するレイアウトを示す図である。
【符号の説明】
【００６８】
１１、１２…拡散層
２１…ゲート配線層
２２…ソース・ドレイン配線層
２３…配線層
３１…絶縁膜
３２、３３…コンタクト
３４…接続部（コンタクト３３とビア３５が重ねて配置された箇所）
３５…ビア
Ｉ１、Ｉ２、Ｉ３、Ｉ４…インバータ
Ｕ…単位回路
Ｐ１、Ｐ２、Ｐ３…ＰＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３…ＮＭＯＳトランジスタ
ＮＰ１、ＮＰ２、ＮＮ１、ＮＮ２…ノード
Ｌ１…メイン電源線
Ｌ２…メイン接地線
Ｗｐ１〜Ｗｐ７、Ｗｎ１〜Ｗｎ７…配線部
ＶＣＣ…電源電位
ＶＣＴ…サブ電源電位
ＶＳＳ…接地電位
ＶＳＴ…サブ接地電位
Ｖｇｐ、Ｖｇｎ…制御電圧
ＩＮ…入力信号
ＯＵＴ…出力信号
Ｓ１…信号
【図１】
0005579959.tif 000002
【図２】
0005579959.tif 000003
【図３】
0005579959.tif 000004
【図４】
0005579959.tif 000005
【図５】
0005579959.tif 000006
【図６】
0005579959.tif 000007
【図７】
0005579959.tif 000008
【図８】
0005579959.tif 000009
【図９】
0005579959.tif 000010