(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
前記ドリフト層（２）の上もしくは表層部に第２導電型の炭化珪素からなるベース層（３）を形成する工程と、
前記ベース層（３）を貫通して前記ドリフト層（２）に達するトレンチ（６）を形成する工程と、
前記トレンチ（６）の入口となる肩部および底部のコーナー部の丸め処理を行う工程と、
前記トレンチ（６）内を有機膜（２１）で覆う工程と、
前記トレンチ（６）を前記有機膜（２１）で覆った状態で、前記ベース層（３）内における該ベース層（３）の表層部に第１導電型不純物をイオン注入する工程と、
前記トレンチ（６）を前記有機膜（２１）で覆った状態で、前記イオン注入された第１導電型不純物を活性化させることにより、前記ドリフト層（２）よりも高不純物濃度となる第１導電型の炭化珪素にて構成されたソース領域（４）を形成する工程と、
前記ソース領域（４）を形成したのち、前記有機膜（２１）を除去する工程と、
前記トレンチ（６）の表面にゲート絶縁膜（７）を形成する工程と、
前記トレンチ（６）内において、前記ゲート絶縁膜（７）の上にゲート電極（８）を形成する工程と、
前記ソース領域（４）および前記ベース層（３）に電気的に接続されるソース電極（９）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１１）を形成する工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記丸め処理を行う工程では、水素エッチングと犠牲酸化およびドライエッチングのうちのいずれか１つの工程によって前記丸め処理を行うことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記トレンチ（６）内を前記有機膜で覆う工程では、前記有機膜としてレジスト（２１）を用いることを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記レジスト（２１）の粘度を２０ｃｐ以下とすることを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記イオン注入する工程の前に、熱処理を行うことで前記レジスト（２１）を炭化する工程を含んでいることを特徴とする請求項３または４に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記有機膜（２１）を除去する工程では、ウェット酸化、ドライ酸化もしくはＯ2アッシングを行うことを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記有機膜（２１）を除去する工程での酸化温度を、前記基板（１）の表面がＳｉ面でれば１０００℃以下、Ｃ面であれば９００℃以下とすることを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲートを有する炭化珪素（以下、ＳｉＣという）半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、トレンチゲート構造の縦型ＭＯＳＦＥＴとして、特許文献１、２に示されるものがある。このようなトレンチゲート構造の縦型ＭＯＳＦＥＴをＳｉＣ半導体にて形成する場合、ゲート絶縁膜の信頼性の確保が問題となる。ＳｉＣは、破壊電界強度がシリコンの１０倍あるため、ＳｉＣ半導体装置にはシリコンデバイスの１０倍近い電圧をかけた状態で使用される。そのため、ＳｉＣの中に入り込んだトレンチ内に形成されたゲート絶縁膜にもシリコンデバイスの１０倍強度の電界がかかり、トレンチのコーナー部においてゲート絶縁膜が容易に破壊してしまうという問題がある。
【０００３】
このため、ゲート絶縁膜の信頼性を確保すべく、特許文献３において、トレンチコーナー部を丸めることで、電界集中を緩和する手法が提案されている。具体的には、トレンチを形成した後、水素エッチングなどを行うことにより、トレンチコーナー部を丸めるようにしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭５９−８３７４号公報
【特許文献２】特開平０７−３２６７５５号公報
【特許文献３】特開２０１０−２１１７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献３に示されるような水素エッチングによって削られたｎ+型高濃度層がトレンチの肩部（入口側の角部）からトレンチの底部に移動するという問題が発生する。これについて、図４に従来のＳｉＣ半導体装置の製造方法のうちのトレンチ形成工程までを示した断面図を参照して説明する。
【０００６】
縦型ＭＯＳＦＥＴを製造する際には、トレンチ形成工程までの各工程として、次の工程を行う。まず、図４（ａ）に示すように、ＳｉＣからなるｎ+型基板Ｊ１を用意し、このｎ+型基板Ｊ１の表面にｎ-型ドリフト層Ｊ２およびｐ型ベース層Ｊ３をエピタキシャル成長させる。その後、図４（ｂ）に示すように、ｎ型不純物を高濃度にイオン注入すると共に活性化することでｎ+型ソース領域Ｊ４を形成する。
【０００７】
さらに、図示しないトレンチ形成用マスクを配置したのち、図４（ｃ）に示すように、ＲＩＥ（Reactive Ion Etching）などによってトレンチＪ５を形成する。そして、図４（ｄ）に示すように、水素エッチングを行うと、トレンチＪ５の肩部のｎ+型ソース領域Ｊ４の一部がトレンチＪ５の底部に移動し、トレンチＪ５の底部のコーナー部においてｎ+型高濃度層Ｊ６が形成される。
【０００８】
このようなｎ+型高濃度層Ｊ６が存在していると、縦型ＭＯＳＦＥＴを使用する際に、ゲート絶縁膜に電界集中が起こり、ゲート絶縁膜が破壊されてしまう。また、ｎ+型高濃度層Ｊ６がトレンチＪ５の側面に形成されると、ソース−ドレイン間のリーク電流の増加も引き起こす。
【０００９】
本発明は上記点に鑑みて、トレンチゲート構造を構成するためのトレンチを丸め処理する際に、トレンチの底部に高濃度層が形成されることを防止することができるＳｉＣ半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明では、ベース層（３）を貫通してドリフト層（２）に達するトレンチ（６）を形成したのち、トレンチ（６）の入口となる肩部および底部のコーナー部の丸め処理を行い、その後、トレンチ（６）内を有機膜（２１）で覆ってから、トレンチ（６）を有機膜（２１）で覆った状態で、ベース層（３）内における該ベース層（３）の表層部に第１導電型不純物をイオン注入している。そして、トレンチ（６）を有機膜（２１）で覆った状態で、イオン注入された第１導電型不純物を活性化させることにより、ドリフト層（２）よりも高不純物濃度となる第１導電型の炭化珪素にて構成されたソース領域（４）を形成したのち、有機膜（２１）を除去し、その後、トレンチ（６）の表面にゲート絶縁膜（７）を形成することを特徴としている。
【００１１】
このような製造方法によれば、ソース領域（４）を形成する前にトレンチ（６）を形成すると共に、トレンチ（６）の丸め処理を行ったのち、トレンチ（６）内を有機膜（２１）で覆った状態でソース領域（４）を形成するためのイオン注入工程および活性化アニール工程を行うようにしている。このため、トレンチ（６）の丸め処理時に加えて、活性化アニール工程の際にソース領域（４）が移動することでトレンチ（６）の底部に高濃度層が形成されることを防止できる。したがって、トレンチゲート構造を構成するためのトレンチ（６）を丸め処理する際などにおいて、トレンチ（６）の底部に高濃度層が形成されることを防止することが可能なＳｉＣ半導体装置の製造方法とすることができる。
【００１２】
例えば、請求項２に記載したように、丸め処理を行う工程では、水素エッチングと犠牲酸化およびドライエッチングのうちのいずれか１つの工程によって丸め処理を行うことができる。
【００１３】
請求項３に記載の発明では、トレンチ（６）内を有機膜で覆う工程では、有機膜としてレジスト（２１）を用いることを特徴としている。
【００１４】
このように、レジスト（２１）を用いることにより、トレンチ（６）内を用意に埋め込むことができる。また、炭化すれば安定的な材料であるし、酸化、Ｏ2アッシングによって容易に除去することができる材料でもある。
【００１５】
請求項４に記載の発明では、レジスト（２１）の粘度を２０ｃｐ以下とすることを特徴としている。
【００１６】
このように、レジスト（２１）の粘度を２０ｃｐ以下にすれば、トレンチ（６）内への埋込み性をより良好にすることができるし、表面の平坦性を良好にすることができる。
【００１７】
請求項５に記載の発明では、イオン注入する工程の前に、熱処理を行うことで有機膜（２１）を炭化する工程を含んでいることを特徴としている。
【００１８】
このように、レジスト（２１）を炭化することで、イオン注入時に発生するレジスト（２１）の熱変化などを抑制でき、熱変化に起因する注入バラツキの影響を低減することが可能となる。
【００１９】
なお、請求項６に記載したように、有機膜（２１）を除去する工程は、ウェット酸化、ドライ酸化もしくはＯ2アッシングを行うことによって炭化された有機膜（２１）を除去することができる。このときの酸化された有機膜（２１）の除去は、請求項５に示すように積極的に有機膜（２１）を炭化した場合に限らず、活性化のためのアニールなどの熱処理の際に炭化する場合も含まれる。つまり、炭化処理を行わずにイオン注入するような場合であっても、その後の活性化のためのアニールなどの熱処理によって有機膜（２１）も炭化する場合がある。このときの炭化珪素した有機膜（２１）についても、ウェット酸化、ドライ酸化もしくはＯ2アッシングを行うことによって除去することができる。
【００２０】
請求項７に記載の発明では、有機膜（２１）を除去する工程での酸化温度を、基板（１）の表面がＳｉ面でれば１０００℃以下、Ｃ面であれば９００℃以下とすることを特徴としている。
【００２１】
このように、酸化温度については、基板表面がＳｉ面かＣ面かに応じて上限温度を設定すると好ましい。すなわち、酸化温度を基板表面がＳｉ面の場合には１０００℃以下、Ｃ面では９００℃以下にすると良い。このように、酸化温度に上限値を設定することで、イオン注入が行われたイオン注入層が酸化しない温度とすることができ、イオン注入層の喪失量を低減できる。
【００２２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴの断面図である。
【図２】図１に示すトレンチゲート型の縦型ＭＯＳＦＥＴの製造工程を示した断面図である。
【図３】図２に続くトレンチゲート型の縦型ＭＯＳＦＥＴの製造工程を示した断面図である。
【図４】従来のＳｉＣ半導体装置の製造方法のうちのトレンチ形成までの断面図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２５】
（第１実施形態）
本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる素子として反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴについて説明する。
【００２６】
図１は、本実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴの断面図である。この図は、縦型ＭＯＳＦＥＴの１セル分を抽出したものに相当する。本図ではＭＯＳＦＥＴの１セル分しか記載していないが、図１に示す縦型ＭＯＳＦＥＴと同様の構造の縦型ＭＯＳＦＥＴが複数列隣り合うように配置されている。
【００２７】
図１に示す縦型ＭＯＳＦＥＴは、半導体基板としてＳｉＣからなるｎ+型基板１を用いて形成されている。ｎ+型基板１は、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3とされ、厚さが３００μｍ程度とされている。このｎ+型基板１の表面には、リン等のｎ型不純物濃度が例えば５．０×１０15／ｃｍ3〜２．０×１０16／ｃｍ3で厚さ８〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されている。このｎ-型ドリフト層２の表層部にはｐ型ベース層３が形成されており、さらに、ｐ型ベース層３の上層部分にはｎ+型ソース領域４およびｐ+型コンタクト層５が形成されている。
【００２８】
ｐ型ベース層３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。
【００２９】
また、ｐ型ベース層３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が１．４〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）のトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース層３およびｎ+型ソース領域４が配置されている。
【００３０】
さらに、トレンチ６の内壁面はゲート絶縁膜７にて覆われており、ゲート絶縁膜７の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されるゲート電極８により、トレンチ６内が埋め尽くされている。ゲート絶縁膜７は、例えば、トレンチ６の内壁面を熱酸化することで形成されており、ゲート絶縁膜７の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。
【００３１】
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１の紙面垂直方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図１の紙面左右方向において平行に並べられることで複数セルが構成されている。
【００３２】
また、ｎ+型ソース領域４およびｐ+型コンタクト層５の表面やゲート電極８の表面には、ソース電極９やゲート配線（図示せず）が形成されている。ソース電極９およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極８）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層５やｐドープの場合のゲート電極８）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極９およびゲート配線は、層間絶縁膜１０上に形成されることで電気的に絶縁されており、層間絶縁膜１０に形成されたコンタクトホールを通じてソース電極９はｎ+型ソース領域４およびｐ+型コンタクト層５と電気的に接触させられ、ゲート配線はゲート電極８と電気的に接触させられている。
【００３３】
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１１が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。
【００３４】
次に、図１に示すトレンチゲート型の縦型ＭＯＳＦＥＴの製造方法について説明する。図２〜図３は、図１に示すトレンチゲート型の縦型ＭＯＳＦＥＴの製造工程を示した断面図である。以下、これらの図を参照して説明する。
【００３５】
〔図２（ａ）に示す工程〕
まず、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１を用意する。このｎ+型基板１の表面にリン等のｎ型不純物濃度が例えば５．０×１０15／ｃｍ3〜２．０×１０16／ｃｍ3で厚さ１０μｍ程度のＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させる。
【００３６】
〔図２（ｂ）に示す工程〕
ｎ-型ドリフト層２の表面に、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度となるｐ型不純物層をエピタキシャル成長させることにより、ｐ型ベース層３を形成する。なお、ここではｐ型ベース層３をエピタキシャル成長によって形成しているが、ｎ-型ドリフト層２の表層部にｐ型不純物をイオン注入することでｐ型ベース層３を形成しても良い。
【００３７】
〔図２（ｃ）に示す工程〕
ｐ型ベース層３の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｐ+型コンタクト層５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えばボロンもしくはアルミニウム等）をイオン注入する。そして、注入されたイオンを活性化することで、ボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｐ+型コンタクト層５を形成する。その後、マスクを除去する。
【００３８】
〔図２（ｄ）に示す工程〕
ｐ型ベース層３の上に、図示しないエッチングマスクを成膜したのち、トレンチ６の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクで覆った状態で、例えばＣＦ4＋Ｏ2やＣｌ2などのエッチングガスを用いた異方性エッチングを行うことによりトレンチ６を形成する。この後、エッチングマスクを除去する。
【００３９】
〔図３（ａ）に示す工程〕
水素エッチングや犠牲酸化もしくはドライエッチングなどにより、トレンチ６の丸め処理を行う。水素エッチングによる丸め処理を行う場合には、エッチング装置内の雰囲気温度を例えば１５００〜１７００℃の温度範囲として水素を導入するという処理を行う。また、犠牲酸化による丸め処理を行う場合には、ウェット雰囲気で１１００℃、１００分間程度の熱酸化処理を行ったのち、形成された酸化膜をフッ酸で除去するという処理を行う。また、ドライエッチングによる丸め処理を行う場合には、ＳＦ6、ＣＦ4、ＣＨＦ3、Ｃｌ2などを用いたドライエッチング処理を行う。
【００４０】
これらの丸め処理により、トレンチ６の肩部および底部のコーナー部を丸めることができる。そして、このような丸め処理をトレンチ６の肩部にまだｎ+型ソース領域４が形成されていない状態で行っているため、トレンチ６の肩部からの流動によってトレンチ６の底部や側面にｎ+型高濃度層が形成されないようにすることができる。
【００４１】
〔図３（ｂ）に示す工程〕
基板表面にレジスト２０を塗布したのち、ｐ+型コンタクト層５のみが開口するマスクを用いて露光したのち、現像処理を行うことにより、ｐ+型コンタクト層５の表面にのみレジスト２０を残す。
【００４２】
〔図３（ｃ）に示す工程〕
基板表面に有機系材料で構成される有機膜として、レジスト２１を塗布することにより、トレンチ６の内部をレジスト２１で埋め込む。レジスト２１には、粘度が２０ｃｐ以下のものを用いている。レジスト２１を用いることでトレンチ６内を容易に埋め込むことができるが、粘度を２０ｃｐ以下のものとすることで、よりトレンチ６内へのレジスト２１の埋込み性を良好にできるし、レジスト２１の表面の平坦性をより良好にできる。レジスト２１の膜厚に特に制限は無いが、この後のイオン注入工程において注入されるイオンの飛程を考慮して、ｐ型ベース層３の表面上においてレジスト２０の膜厚が１．０μｍ程度となるようにしている。
【００４３】
〔図３（ｄ）に示す工程〕
レジスト２０、２１の上方からｎ型不純物（例えば窒素）のイオン注入を行うことにより、ｎ+型ソース領域４を形成する。このとき、ｐ+型コンタクト層５の上方にはレジスト２０が残されているため、ｎ型不純物はｎ+型ソース領域４の形成予定領域やレジスト２０、２１にのみ注入され、他のＳｉＣには注入されないようにできる。なお、ここではレジスト２０、２１をマスクとして用いたイオン注入を行うようにしたが、８００〜１０００℃の真空中での熱処理による炭化処理により、予めレジスト２０、２１を炭化しておいても良い。このようにレジスト２０、２１を炭化しておくことにより、イオン注入時におけるレジスト２０、２１の熱変化を抑制でき、イオン注入工程を安定化させることが可能となる。つまり、レジスト２０、２１の熱変化に起因する注入バラツキの影響を低減することが可能となる。このため、ＳｉＣ特有の５００℃程度の基板加熱を行ったイオン注入を実施しても、安定的にイオン注入を行うことができる。
【００４４】
そして、レジスト２１によってトレンチ６内を覆ったまま１４００〜２０００℃での活性化アニール処理を行い、注入されたｎ型不純物を活性化させる。これにより、リン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｎ+型ソース領域４が形成される。このとき、レジスト２１によってトレンチ６内を覆った状態としているため、活性化アニール処理時の高温によってｎ+型ソース領域４が移動しないようにでき、トレンチ６の底部にｎ型高濃度層が形成されることを防止できる。
【００４５】
続いて、アッシング装置を用いて酸素プラズマによって炭化したレジスト２０、２１を除去する。または、酸化炉にて、６００℃以上に昇温し、Ｏ2雰囲気でのドライ酸化処理もしくはウェット酸化処理を行うことで、炭化したレジスト２０、２１を除去しても良い。このように、酸化されたレジスト２０、２１については、ウェット酸化、ドライ酸化もしくはＯ2アッシングによって容易に除去することができる。
【００４６】
この後の工程に関しては、従来と同様であるため図示しないが、ゲート酸化膜形成工程を行うことでゲート絶縁膜７を形成したり、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を成膜したのち、エッチバック工程等を行うことにより、トレンチ６内にゲート絶縁膜７およびゲート電極８の形成工程を行う。また、層間絶縁膜１０を成膜したのち、層間絶縁膜１０をパターニングしてｎ+型ソース領域４やｐ+型コンタクト層５に繋がるコンタクトホールを形成すると共に、ゲート電極８に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極９やゲート配線を形成する。さらに、ｎ+型基板１の裏面側にドレイン電極１１を形成する。これらソース電極９等やドレイン電極１１の形成順序は逆であっても良い。これにより、図１に示した縦型ＭＯＳＦＥＴが完成する。
【００４７】
このように、本実施形態のＳｉＣ半導体装置の製造方法では、ｎ+型ソース領域４を形成する前にトレンチ６を形成すると共に、トレンチ６の丸め処理を行ったのち、トレンチ６内をレジスト２１で覆った状態でｎ+型ソース領域４を形成するためのイオン注入工程および活性化アニール工程を行うようにしている。このため、トレンチ６の丸め処理時に加えて、活性化アニール工程の際にｎ+型ソース領域４が移動することでトレンチ６の底部にｎ型高濃度層が形成されることを防止できる。したがって、トレンチゲート構造を構成するためのトレンチ６を丸め処理する際などに、トレンチ６の底部にｎ型高濃度層が形成されることを防止することが可能なＳｉＣ半導体装置の製造方法とすることができる。
【００４８】
（他の実施形態）
上記実施形態では、炭化したレジスト２０、２１をウェット酸化、ドライ酸化もしくはＯ2アッシングを行うことによって除去する場合について説明した。ここでいう炭化したレジスト２０、２１とは、炭化処理によって積極的に炭化した場合に限らず、活性化のためのアニールなどの熱処理の際に炭化する場合も含まれる。つまり、炭化処理を行わずにイオン注入するような場合であっても、その後の活性化のためのアニールなどの熱処理によってレジスト２１も炭化する場合がある。このときの炭化珪素したレジスト２１についても、ウェット酸化、ドライ酸化もしくはＯ2アッシングを行うことによって除去することができる。なお、このときの酸化温度については、基板表面がＳｉ面かＣ面かに応じて上限温度を設定すると好ましい。具体的には、酸化温度を基板表面がＳｉ面の場合には１０００℃以下、Ｃ面では９００℃以下にすると良い。このように、酸化温度に上限値を設定することで、イオン注入が行われたイオン注入層が酸化しない温度とすることができ、イオン注入層の喪失量を低減できる。
【００４９】
上記実施形態では、反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置を例に挙げて説明したが、蓄積型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置についても本発明を適用することができる。具体的には、上記各実施形態で説明した構造のＳｉＣ半導体装置において、トレンチ６内の丸め処理やｎ+型ソース領域４の形成工程を行った後で、内壁面にリン等のｎ型不純物濃度が例えば１．０×１０16／ｃｍ3とされたｎ型チャネル層を形成すれば良い。ｎ型チャネル層はチャネル領域を構成するためのものであり、ノーマリオフ型となる厚さに設定され、例えばトレンチ６の底面上で０．３〜１．０μｍ、トレンチ６の側面上で０．１〜０．３μｍの厚みとすることができる。
【００５０】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造の縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造の縦型ＩＧＢＴに対しても本発明を適用することができる。縦型ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【００５１】
上記各実施形態で説明した種々の事項について、適宜設計変更可能である。例えば、ｐ+型コンタクト領域５の形成工程をトレンチ６の形成工程の前に行ったが、トレンチ６の形成工程および丸め処理を行った後に行うようにしても良い。また、ゲート絶縁膜として熱酸化による酸化膜を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。
【符号の説明】
【００５２】
１            ｎ+型基板
２            ｎ-型ドリフト層
３            ｐ型ベース層
４            ｎ+型ソース領域
５            ｐ+型コンタクト層
６            トレンチ
７            ゲート絶縁膜
８            ゲート電極
９            ソース電極
１０          層間絶縁膜
１１          ドレイン電極
２０、２１    レジスト
【図１】
0005500002.tif 000002
【図２】
0005500002.tif 000003
【図３】
0005500002.tif 000004
【図４】
0005500002.tif 000005