(57)【特許請求の範囲】
【請求項１】
入力ＦＥＴがエンハンスメント型ＦＥＴである論理回路の前段に接続されるレベル変換回路であって、
前記入力ＦＥＴのゲートにドレインおよびゲートが接続される第１エンハンスメント型ＦＥＴと、
前記第１エンハンスメント型ＦＥＴのソースとグランドとの間に接続される電圧保持用の第１抵抗器と、
前記第１エンハンスメント型ＦＥＴのドレインおよびゲートと、制御用の電圧入力端子との間に直列接続された電圧シフト手段および電流制限手段と、
を備えたレベル変換回路。
【請求項２】
前記電圧シフト手段はダイオードである、請求項１に記載のレベル変換回路。
【請求項３】
前記電流制限手段は第２抵抗器を備える、請求項１または請求項２に記載のレベル変換回路。
【請求項４】
前記電流制限手段はデプレッション型ＦＥＴを備える、請求項１乃至請求項３のいずれかに記載のレベル変換回路。
【請求項５】
請求項１乃至請求項４のいずれかに記載のレベル変換回路と、
ドレインに駆動電圧が印加される論理回路側デプレッション型ＦＥＴと、
該論理回路側デプレッション型ＦＥＴのソースに接続された論理回路側電圧保持手段と、を備え、
前記入力ＦＥＴであるエンハンスメント型ＦＥＴはソース接地され、
前記入力ＦＥＴであるエンハンスメント型ＦＥＴのドレインは、前記論理回路側電圧保持手段を介して前記論理回路側デプレッション型ＦＥＴのソースに接続されており、
前記入力ＦＥＴであるエンハンスメント型ＦＥＴのドレインと前記論理回路側電圧保持手段との接続点が出力端子となっており、前記デプレッション型ＦＥＴのゲートと接続されている、レベル変換機能付き論理回路。
【請求項６】
前記論理回路の入力ＦＥＴと、前記レベル変換回路の第１エンハンスメントＦＥＴとは同一半導体基板に形成されている請求項５記載のレベル変換機能付き論理回路。
【請求項７】
前記論理回路側電圧保持手段はダイオードからなる請求項５または請求項６に記載のレベル変換機能付き論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電圧レベルを変換するレベル変換回路、およびレベル変換機能付き論理回路に関する。
【背景技術】
【０００２】
インバータ等の論理回路を半導体で形成する場合、一般的に、ＤＣＦＬ（Ｄｉｒｅｃｔ  Ｃｏｕｐｌｅｄ  ＦＥＴ  Ｌｏｇｉｃ）のようなソース接地増幅回路が使用されている。このソース接地するＦＥＴとして、ゲートがダイオードになっているＭＥＳＦＥＴやＪＦＥＴでは、ゲート電圧が上昇していくと、ＦＥＴに急激に電流が流れてしまい、故障してしまう可能性がある。【０００３】
このため、従来、論理回路の前段にレベル変換回路を挿入し、過度な電圧が論理回路のＦＥＴに印加しないようにする技術が、例えば特許文献１のレベル変換回路のように、各種考案されている。【０００４】
図６は、特許文献１に示すレベル変換回路を備えるレベル変換機能付き論理回路１Ｐの回路図である。レベル変換機能付き論理回路１Ｐは、レベル変換回路１０Ｐと論理回路１００とを備える。【０００５】
論理回路１００は、ＥＦＥＴ１０１、ＤＦＥＴ１０２、抵抗器１０３を備える。ＥＦＥＴ１０１は、エンハンスメント型ＦＥＴであり、ソース接地されている。ＥＦＥＴ１０１のゲートが、論理回路１００の入力端子となっている。ＥＦＥＴ１０１のドレインは、出力端子（出力電圧Ｖｏ）に接続されるとともに、抵抗器１０３を介して、ＤＦＥＴ１０２のソースに接続されている。ＤＦＥＴ１０２は、デプレッション型ＦＥＴであり、ドレインは駆動電圧印加端子（駆動電圧Ｖｄｄ）に接続されている。ＤＦＥＴ１０２のゲートはＥＦＥＴ１０１のドレインおよび出力端子に接続されている。【０００６】
レベル変換回路１０Ｐは、ＥＦＥＴ１１Ｐ、ダイオード１２Ｐ、抵抗器１３Ｐ、ＤＦＥＴ１５Ｐを備える。ＥＦＥＴ１１Ｐは、エンハンスメント型ＦＥＴであり、ドレインが駆動電圧印加端子（駆動電圧Ｖｄｄ）に接続されている。ＥＦＥＴ１１Ｐのソースには、ダイオード１２Ｐのアノードが接続されている。ダイオード１２Ｐのカソードは抵抗器１３Ｐを介してグランドに接続されている。ダイオード１２Ｐと抵抗器１３Ｐとの接続点が、レベル変換回路１０Ｐの出力端子であり、論理回路１００の入力端子に接続されている。【０００７】
ＤＦＥＴ１５Ｐは、デプレッション型ＦＥＴであり、ドレインが入力端子（入力電圧Ｖｉ）に接続されている。ＤＦＥＴ１５Ｐのソースは、ＥＦＴＥ１１Ｐのゲートに接続されている。ＤＦＥＴ１５Ｐのゲートは、接地されている。なお、ＤＦＥＴ１５Ｐを省略しても、例えば、ダイオード１２Ｐと出力端子との間に抵抗器を直列接続する回路構成等を用いれば、同様の機能のレベル変換回路を実現できる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−３３６３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、図６に示すレベル変換回路１０Ｐを備えたレベル変換機能付き論理回路１Ｐでは、次のような問題が生じる。なお、ＤＦＥＴ１５ＰはＥＦＥＴ１１Ｐのゲートに過度の電流が流れ、その電流でＥＦＥＴ１１Ｐが故障することを防ぐためにあるので、まずはＤＦＥＴ１５Ｐを省略し、上述のように抵抗器１５Ｐ’を接続した回路構成からなる従来のレベル変換回路の問題について説明する。【００１０】
図７は、ＤＦＥＴ１５Ｐを抵抗器１５Ｐ’に置き換えて同じ機能を有するレベル変換回路１０Ｐ’の等価回路図である。図７において、ＶＡＰはレベル変換回路１０Ｐの出力電圧（論理回路１００）の入力電圧を示す。Ｖｉはレベル変換回路１０Ｐの入力電圧を示す。ＶＢＰはダイオードのカソード側の電圧であり、Ｖｄｉｏはダイオードの順方向電圧である。【００１１】
このような回路構成では、ＥＦＥＴ１１Ｐのピンチオフ電圧をＶｐｅ（ＬＳ）とすると、ダイオード１２Ｐのカソード側の電圧ＶＢＰは次のように表すことができる。【００１２】
【数１】
0005590257.tif 000002
【００１３】
出力電圧ＶＡＰは次式で表すことができる。【００１４】
【数２】
0005590257.tif 000003
【００１５】
ここで、ＶＡＰ＝Ｖｐｅ（ＩＮ）＋αで論理回路１００の論理が反転すると設定すると、式（１），（２）より、次式が得られる。なお、Ｖｐｅ（ＩＮ）＋αとは、（Ｖｄｄ−Ｖｏ間のインピーダンス）＞（ＥＦＥＴ１０１のドレイン・ソース間インピーダンス）となる電圧である。【００１６】
【数３】
0005590257.tif 000004
【００１７】
ここで、ＥＦＥＴ１１ＰとＥＦＥＴ１００は、同じ半導体基板上の近接する位置に形成されている場合、ピンチオフ電圧は同じ値であり、同様の特性を有すると設定できる。したがって、Ｖｐｅ（ＬＳ）＝Ｖｐｅ（ＩＮ）＝Ｖｐｅと設定でき、式（３）から、入力電圧Ｖｉは次式で表すことができる。【００１８】
【数４】
0005590257.tif 000005
【００１９】
ここで、（Ｒａ／Ｒｂ）は正値である。【００２０】
したがって、式（４）から分かるように、入力電圧Ｖｉは、ピンチオフ電圧Ｖｐｅ（ＬＳ）の電圧ばらつきの２倍以上のばらつきを有することにある。【００２１】
これにより、図７に示すように、ＥＦＥＴ１１Ｐ，ＥＦＥＴ１００のピンチオフ電圧Ｖｐｅのばらつきの影響を受けて、論理回路１００の切替動作を決定する入力電圧Ｖｉが大きくばらついてしまい、所定の仕様を満たせなくなる。【００２２】
図８は、ＥＦＥＴ１１Ｐのピンチオフ電圧Ｖｐｅ（ＬＳ）のばらつきが論理回路１００の出力電圧Ｖｏに与える影響を示すＶｉ−Ｖｏ特性のシミュレーション結果を示す図である。図８において、実線は、ピンチオフ電圧Ｖｐｅ（ＬＳ）が高電圧ＶＨの場合を示す。破線は、ピンチオフ電圧Ｖｐｅ（ＬＳ）が低電圧ＶＬの場合を示す。【００２３】
図８に示すように、ピンチオフ電圧Ｖｐｅ（ＬＳ）が低電圧ＶＬ（例えば０．１Ｖ）の場合と、ピンチオフ電圧Ｖｐｅ（ＬＳ）が高電圧ＶＨ（例えば０．４Ｖ）の場合とでは、切替電圧Ｖｃｈが大幅に異なる。例えば、図８の例であれば、０．８Ｖ程度の差がある。【００２４】
さらに、ＤＦＥＴ１５Ｐを含むレベル変換回路１０Ｐでは、さらに次の問題も生じてしまう。【００２５】
図９は、ＥＦＥＴ１１Ｐのピンチオフ電圧Ｖｐｅ（ＬＳ）のばらつきとＤＦＥＴ１５Ｐのピンチオフ電圧Ｖｐｄ（ＬＳ）のばらつきとが論理回路１００の出力電圧Ｖｏに与える影響を示すＶｉ−Ｖｏ特性のシミュレーション結果を示す図である。図９において、実線は、ピンチオフ電圧Ｖｐｅ（ＬＳ）が高電圧ＶＨであり、ピンチオフ電圧Ｖｐｄ（ＬＳ）の絶対値が低電圧ＶＬ’の場合を示す。破線は、ピンチオフ電圧Ｖｐｅ（ＬＳ）が低電圧ＶＬ（例えば、０．１Ｖ）であり、ピンチオフ電圧Ｖｐｄ（ＬＳ）の絶対値が高電圧ＶＨ’（例えば、−１．０Ｖ）の場合を示す。【００２６】
図９に示すように、ピンチオフ電圧Ｖｐｅ（ＬＳ）が低電圧ＶＬ（例えば、０．１Ｖ）であり、ピンチオフ電圧Ｖｐｄ（ＬＳ）の絶対値が高電圧ＶＨ’（例えば、−１．０Ｖ）の場合には、論理回路１００が正常に動作する。しかしながら、ピンチオフ電圧Ｖｐｅ（ＬＳ）が高電圧ＶＨ（例えば、０．４Ｖ）であり、ピンチオフ電圧Ｖｐｄ（ＬＳ）の絶対値が低電圧ＶＬ’（例えば、−０．７Ｖ）の場合には、論理回路１００が動作しない。これは、ＤＦＥＴ１５Ｐからの出力電圧がＥＦＥＴ１１Ｐのピンチオフ電圧Ｖｐｅ（ＬＳ）に達しないので、レベル変換回路１０Ｐの出力電圧ＶＡがＥＦＥＴ１０１のピンチオフ電圧に達しないからである。【００２７】
このように、従来のレベル変換回路機能付き論理回路１Ｐでは、構成するＦＥＴのピンチオフ電圧によって、論理回路１００の切替電圧Ｖｃｈが大きくばらついてしまったり、切替動作自体が行われなくなってしまうことがある。【００２８】
したがって、本発明の目的は、構成するＦＥＴのピンチオフ電圧のばらつきの影響を抑制し、切替電圧Ｖｃｈのばらつきを低減させたレベル変換回路およびレベル変換回路付き論理回路を提供することにある。
【課題を解決するための手段】
【００２９】
この発明は、入力ＦＥＴがエンハンスメント型ＦＥＴである論理回路の前段に接続されるレベル変換回路に関するものであり、次の特徴を有する。レベル変換回路は、入力ＦＥＴのゲートにドレインおよびゲートが接続される第１エンハンスメント型ＦＥＴと、第１エンハンスメント型ＦＥＴのソースとグランドとの間に接続される電圧保持用の第１抵抗器と、第１エンハンスメント型ＦＥＴのドレインおよびゲートと、制御用の電圧入力端子との間に直列接続された電圧シフト手段および電流制限手段と、を備える。【００３０】
この構成では、第１エンハンスメント型ＦＥＴのピンチオフ電圧のばらつきに、レベル変換回路のばらつきが依存しない。したがって、制御用の入力電圧に対して安定した特性の出力電圧（レベル変換回路出力電圧）を、論理回路の入力ＦＥＴに供給することができる。【００３１】
また、この発明のレベル変換回路の電圧シフト手段はダイオードであることが好ましい。この構成では、電圧シフト手段の具体例を示している。【００３２】
また、この発明のレベル変換回路の電流制限手段は第２抵抗器を備えていてもよい。
また、この発明のレベル変換回路の電流制限手段はデプレッション型ＦＥＴを備えていてもよい。
これらの構成では、電流制限手段の具体的な構成例を示している。特に、デプレッション型ＦＥＴを用いれば、電流制限手段の形状を小さくすることができる。【００３３】
また、この発明の論理回路は、上述のレベル変換回路と、ドレインに駆動電圧が印加される論理回路側デプレッション型ＦＥＴと、該論理回路側デプレッション型ＦＥＴのソースに接続された論理回路側電圧保持手段と、を備え、入力ＦＥＴであるエンハンスメント型ＦＥＴはソース接地され、入力ＦＥＴであるエンハンスメント型ＦＥＴのドレインは、論理回路側電圧保持手段を介して論理回路側デプレッション型ＦＥＴのソースに接続され、入力ＦＥＴであるエンハンスメント型ＦＥＴのドレインと論理回路側電圧保持手段との接続点が出力端子となっており、デプレッション型ＦＥＴのゲートと接続されている。【００３４】
この構成では、上述のようにレベル変換回路から、制御用の入力電圧に対して安定した特性のレベル変換回路出力電圧が、入力ＦＥＴに供給されるので、制御用の入力電圧に対する論理回路の切替電圧のばらつきが抑制される。これにより、制御用の入力電圧に対して、個体差が少なく安定して動作するレベル変換機能付き論理回路を実現することができる。【００３５】
また、この発明の論理回路の入力ＦＥＴと、レベル変換回路の第１エンハンスメントＦＥＴとは同一半導体基板に形成されていることが好ましい。【００３６】
この構成では、論理回路の入力ＦＥＴと、レベル変換回路の第１エンハンスメントＦＥＴのより好適な態様を示している。この構成により、さらに確実に論理回路の切替電圧Ｖｃｈのばらつきを低減させることができる。【００３７】
また、この発明の論理回路の論理回路側電圧保持手段はダイオードで構成することもできる。
この構成では、論理回路側の電圧保持手段の形状を小さくすることができる。
【発明の効果】
【００３８】
この発明によれば、構成要素のＦＥＴのピンチオフ電圧の影響を抑制し、論理回路の切替電圧Ｖｃｈのばらつきを低減させることができる。
【図面の簡単な説明】
【００３９】
【図１】第１の実施形態に係るレベル変換機能付き論理回路１の回路図である。
【図２】第１の実施形態に係るレベル変換回路１０の等価回路図である。
【図３】第１の実施形態に係るレベル変換機能付き論理回路１のＶｉ−Ｖｏ特性のシミュレーション結果を示す図である。
【図４】第２の実施形態に係るレベル変換機能付き論理回路１Ａの回路図である。
【図５】第３の実施形態に係るレベル変換機能付き論理回路１Ｂの回路図である。
【図６】特許文献１に示すレベル変換回路を備えるレベル変換機能付き論理回路１Ｐの回路図である。
【図７】ＤＦＥＴ１５Ｐを抵抗器１５Ｐ’に置き換えて同じ機能を有するレベル変換回路１０Ｐ’の等価回路図である。
【図８】ＥＦＥＴ１１Ｐのピンチオフ電圧Ｖｐｅ（ＬＳ）のばらつきが論理回路１００の出力電圧Ｖｏに与える影響を示すＶｉ−Ｖｏ特性のシミュレーション結果を示す図である。
【図９】ＥＦＥＴ１１Ｐのピンチオフ電圧Ｖｐｅ（ＬＳ）のばらつきとＤＦＥＴ１５Ｐのピンチオフ電圧Ｖｐｄ（ＬＳ）のばらつきとが論理回路１００の出力電圧Ｖｏに与える影響を示すＶｉ−Ｖｏ特性のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００４０】
本発明の第１の実施形態に係るレベル変換回路およびレベル変換機能付き論理回路について、図を参照して説明する。図１は、第１の実施形態に係るレベル変換機能付き論理回路１の回路図である。
【００４１】
レベル変換機能付き論理回路１は、ＧａＡｓ等の半導体基板によって形成されており、レベル変換回路１０および論理回路１００を備える。
【００４２】
論理回路１００は、ＥＦＥＴ１０１、ＤＦＥＴ１０２、および抵抗器１０３を備える。
【００４３】
ＥＦＥＴ１０１は、エンハンスメント型ＦＥＴであり、本発明の「入力ＦＥＴ」に相当する。ＥＦＥＴ１０１はソース接地されている。ＥＦＥＴ１００のゲートが、論理回路１００の入力端子となっている。ＥＦＥＴ１０１は、ゲートがダイオードになっているＭＥＳＦＥＴやＪＦＥＴによって形成されている。
【００４４】
ＥＦＥＴ１０１のドレインは、出力端子（出力電圧Ｖｏ）に接続されるとともに、抵抗器１０３の一方端に接続されている。抵抗器１０３は、本発明の「論理回路側電圧保持手段」に相当する。抵抗器１０３の抵抗値は、所望とする出力電圧Ｖｏに応じて適宜設定されている。
【００４５】
ＤＦＥＴ１０２は、デプレッション型ＦＥＴであり、本発明の「論理回路側デプレッション型ＦＥＴ」に相当する。ＤＦＥＴ１０２もＭＥＳＦＥＴやＪＦＥＴによって形成されている。ＤＦＥＴ１０２のドレインは駆動電圧印加端子（駆動電圧Ｖｄｄ）に接続されている。この駆動電圧印加端子から、論理回路１００の駆動電圧Ｖｄｄ（例えば、２．７Ｖ）が供給されている。
【００４６】
ＤＦＥＴ１０２のゲートはＥＦＥＴ１０１のドレインおよび論理回路１００の出力端子に接続されている。ＤＦＥＴ１０２のソースは、抵抗器１０３の他方端に接続されている。
【００４７】
このような回路構成からなる論理回路１００においては、論理回路入力電圧（レベル変換回路出力電圧ＶＡ）の電圧によって、次のように動作する。
【００４８】
論理回路１００のＨｉ／Ｌｏｗ切替動作は、論理回路入力電圧（レベル変換回路出力電圧ＶＡ）とＥＦＥＴ１０１のピンチオフ電圧とによって決定される。すなわち、論理回路入力電圧（レベル変換回路出力電圧ＶＡ）がＥＦＥＴ１０１にピンチオフ電圧Ｖｐｅ（ＩＮ）＋αよりも低い状態では、論理回路１００の出力電圧ＶｏはＨｉ状態となり、論理回路入力電圧（レベル変換回路出力電圧ＶＡ）がＥＦＥＴ１０１にピンチオフ電圧Ｖｐｅ（ＩＮ）＋α以上の状態では、論理回路１００の出力電圧ＶｏはＬｏｗ状態となる。なお、Ｖｐｅ（ＩＮ）＋αとは、（Ｖｄｄ−Ｖｏ間のインピーダンス）＞（ＥＦＥＴ１０１のドレイン・ソース間インピーダンス）となる電圧である。
【００４９】
レベル変換回路１０は、論理回路１００の前段に接続されている。より具体的には、次の構成からなる。
【００５０】
レベル変換回路１０は、ＥＦＥＴ１１、ダイオード１２、抵抗器１３，１４を備える。
【００５１】
ＥＦＥＴ１１は、エンハンスメント型ＦＥＴであり、本発明の「第１エンハンスメント型ＦＥＴ」に相当する。ＥＦＥＴ１１も、ゲートがダイオードになっているＭＥＳＦＥＴやＪＦＥＴによって形成されている。さらには、ＥＦＥＴ１１は、論理回路１００のＥＦＥＴ１０１と同じ半導体基板に形成されている。なお、ＥＦＥＴ１１と論理回路１００のＥＦＥＴ１０１とは、同じ半導体基板に形成されていれば、ピンチオフ電圧は同じ値であり、同様の特性を有する。さらに、ＥＦＥＴ１１と論理回路１００のＥＦＥＴ１０１とが隣接もしくは近接して形成されていれば、より一層、ピンチオフ電圧は同じ値であり、同様の特性を有する。
【００５２】
ＥＦＥＴ１１のドレインは、レベル変換回路１０の出力端子に接続されている。言い換えれば、ＥＦＥＴ１１のドレインは、論理回路１００のＥＦＥＴ１０１のゲートに接続されている。ＥＦＥＴ１１のドレインとゲートは直接接続（導通）されている。
【００５３】
ＥＦＴＥ１１のソースは、抵抗器１３を介して接地されている。
【００５４】
抵抗器１３は、本発明の「第１抵抗器」に相当する。抵抗器１３は、ＥＦＥＴ１１がオン状態になった時に、レベル変換回路１０の出力端子の電圧を所定電圧に保持するための抵抗器である。
【００５５】
ＥＦＥＴ１１のドレインおよびゲートには、抵抗器１４の一方端が接続されている。抵抗器１４は、本発明の「電流制限手段」に相当する。抵抗器１４を備えることで、論理回路１００のＥＦＥＴ１０１がオン状態になり、さらに入力電圧Ｖｉが上昇した時に、ＥＦＥＴ１０１のゲートに流れる電流を制限することができる。この抵抗器１４が本発明の「第２抵抗器」に相当する。
【００５６】
抵抗器１４の他方端には、ダイオード１２のカソードが接続されている。ダイオード１２は、本発明の「電圧シフト手段」に相当する。ダイオード１２のアノードは、制御用の電圧入力端子（入力電圧Ｖｉ）に接続されている。
【００５７】
このような構成からなるレベル変換回路１０は、次のように動作する。図２は第１の実施形態に係るレベル変換回路１０の等価回路図である。
【００５８】
図２において、ＶＡはレベル変換回路１０の出力電圧（論理回路１００）の入力電圧を示す。Ｖｉはレベル変換回路１０の入力電圧を示す。ＶＢはダイオードのカソード側の電圧であり、Ｖｄｉｏはダイオードの順方向電圧である。
【００５９】
このような回路構成では、ＥＦＥＴ１１のピンチオフ電圧をＶｐｅ（ＬＳ）とすると、ダイオード１２のカソード側の電圧ＶＢは次のように表すことができる。
【００６０】
【数５】
0005590257.tif 000006
【００６１】
出力電圧ＶＡは次式で表すことができる。
【００６２】
【数６】
0005590257.tif 000007
【００６３】
ここで、ＶＡ＝Ｖｐｅ（ＩＮ）＋αで論理回路１００の論理が反転すると設定すると、式（５），（６）より、次式が得られる。
【００６４】
【数７】
0005590257.tif 000008
【００６５】
そして、上述のように、ＥＦＥＴ１１とＥＦＥＴ１００は、ピンチオフ電圧を含む特性が略等しいので、Ｖｐｅ（ＩＮ）＝Ｖｐｅ（ＬＳ）＝Ｖｐｅとすることができ、式（７）から、入力電圧Ｖｉは次式で表すことができる。
【００６６】
【数８】
0005590257.tif 000009
【００６７】
したがって、式（８）から分かるように、入力電圧Ｖｉは、ピンチオフ電圧Ｖｐｅの電圧ばらつき程度でしかばらつかない。
【００６８】
このように、本実施形態の構成を用いれば、入力電圧Ｖｉに応じて、半導体基板やＥＦＥＴ１１の構造による個体差の影響を軽減させ、より安定したレベル変換回路出力電圧ＶＡを得ることができる。これにより、従来構成と比較して半導体基板やＥＦＥＴの個体差の影響を抑圧し、論理回路１００の切替動作を、より安定させることができる。
【００６９】
図３は、第１の実施形態に係るレベル変換機能付き論理回路１のＶｉ−Ｖｏ特性のシミュレーション結果を示す図である。図３において、実線は論理回路１００のＥＦＥＴ１０１のピンチオフ電圧Ｖｐｅ（ＬＳ）が高い（例えば、０．４Ｖ）場合を示し、破線は論理回路１００のＥＦＥＴ１０１のピンチオフ電圧Ｖｐｅ（ＬＳ）が低い（例えば、０．１Ｖ）場合を示す。
【００７０】
図３からも分かるように、ピンチオフ電圧Ｖｐｅ（ＬＳ）が低電圧ＶＬ（例えば、０．１Ｖ）の場合と、ピンチオフ電圧Ｖｐｅ（ＬＳ）が高電圧ＶＨ（例えば、０．４Ｖ）の場合とでは、切替電圧Ｖｃｈの差が小さくなる。例えば、図３の例であれば、従来０．８Ｖ程度の差があったものが、０．３Ｖ程度まで小さくなっている。
【００７１】
次に、本発明の第２の実施形態に係るレベル変換機能付き論理回路について、図を参照して説明する。図４は第２の実施形態に係るレベル変換機能付き論理回路１Ａの回路図である。本実施形態のレベル変換機能付き論理回路１Ａは、レベル変換回路１０Ａの構成が第１の実施形態と異なるものであり、論理回路１００の構成は同じである。したがって、異なる箇所のみを説明する。
【００７２】
レベル変換回路１０Ａは、第１の実施形態に示したレベル変換回路１０におけるダイオード１２と抵抗器１４との間にＤＦＥＴ１５が接続されたものである。ＤＦＥＴ１５は、ソースが抵抗器１４に接続され、ドレインがダイオード１２のカソードに接続されている。ＤＦＥＴ１５のゲートは接地されている。なお、ＤＦＥＴ１５のピンチオフ電圧の絶対値は、ＥＦＥＴ１１のピンチオフ電圧の絶対値よりも高い。
【００７３】
このような構成では、ＤＦＥＴ１５のソース電圧がピンチオフ電圧の絶対値以上になると、レベル変換回路１０Ａで電流が流れなくなる。これにより、ＤＦＥＴ１５は、電流制限手段として機能する。このような構成とすることで、電流値を所定値内に制限しながら、抵抗器１４の大きさを小さくすることができる。また、ＤＦＥＴ１５を用いれば、同じ抵抗値を実現するのに、抵抗器よりも小さな面積で実現できる。このため、電流制限可能なレベル変換回路およびレベル変換機能付き論理回路を、より小型に形成することができる。
【００７４】
次に、本発明の第３の実施形態に係るレベル変換機能付き論理回路について、図を参照して説明する。図５は第３の実施形態に係るレベル変換機能付き論理回路１Ｂの回路図である。
【００７５】
本実施形態のレベル変換機能付き論理回路１Ｂは、レベル変換回路１０Ｂと論理回路１００Ｂとを備える。
【００７６】
論理回路１００Ｂは、第１の実施形態に示した論理回路１００に対して、抵抗器１０３が、ダイオード１０４，１０５の直列回路に置き換わったものである。より具体的に回路構成を示せば、ダイオード１０４のアノードはＤＦＥＴ１０２のソースに接続されており、ダイオード１０４のカソードはダイオード１０５のアノードに接続されている。ダイオード１０５のカソードは、ＥＦＥＴ１０１のドレイン、ＥＦＥＴ１０２のゲート、および論理回路１００Ｂの出力端子（出力電圧Ｖｏ）に接続されている。この構成では、ダイオード１０４，１０５は「電圧保持手段」として機能する。
【００７７】
レベル変換回路１０Ｂは、第１の実施形態に示したレベル変換回路１０に対して、ＥＦＥＴ１１および抵抗器１３の構成は同じである。ＥＦＥＴ１１のドレイン、ゲート、およびレベル変換回路１０Ｂの出力端子は、ダイオード１６のカソードに接続されている。ダイオード１６のアノードは、ダイオード１２のカソードに接続されている。ダイオード１２のアノードは、ＤＦＥＴ１５のソースに接続されている。
【００７８】
ＤＦＥＴ１５のドレインは、制御用の電圧入力端子（入力電圧Ｖｉ）に接続されている。ＤＦＥＴ１５のゲートは、ＥＦＥＴ１１のドレイン、ゲート、ダイオード１６のカソードおよびレベル変換回路１０Ｂの出力端子に接続されている。なお、ＤＦＥＴ１５のピンチオフ電圧の絶対値は、ＥＦＥＴ１１のピンチオフ電圧の絶対値よりも高い。
【００７９】
このような構成では、ダイオード１２，１６の二段によって、「電圧シフト手段」が構成される。また、ＤＦＥＴ１５のみによって、「電流制限手段」が構成される。
【００８０】
このような構成とすることで、論理回路１００Ｂの電圧保持手段およびレベル変換回路１０Ｂの電流制限手段を半導体素子で形成できるので、レベル変換機能付き論理回路１Ｂを、より小型に形成することができる。
【符号の説明】
【００８１】
１，１Ａ，１Ｂ，１Ｐ：レベル変換機能付き論理回路、
１００，１００Ｂ：論理回路、
１０，１０Ａ，１０Ｂ，１０Ｐ：レベル変換回路、
１１，１１Ｐ，１０１：ＥＦＥＴ、
１２，１２Ｐ，１６，１０４，１０５：ダイオード、
１３，１３Ｐ，１４，１０３：抵抗器、
１５Ｐ，１５，１０２：ＤＦＥＴ、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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