(57)【特許請求の範囲】
【請求項１】
所定のシンボル長の周期で変調された入力信号をサンプルホールドする第１のサンプルホールド手段と、
この第１のサンプルホールド手段の出力信号に第１の係数を乗算する第１の乗算手段と、
前記第１のサンプルホールド手段のサンプルホールドタイミングよりも前記入力信号の１シンボル長だけ遅れたタイミングで前記入力信号をサンプルホールドする第２のサンプルホールド手段と、
この第２のサンプルホールド手段の出力信号に第２の係数を乗算する第２の乗算手段と、
前記第１の乗算手段の出力信号と前記第２の乗算手段の出力信号とを加算し、加算信号を出力する加算手段と、
前記加算信号を入力とし、この加算信号の第２ポストカーソル以降を除去する判定帰還型等化手段とを備え、
前記第１、第２の係数は、前記第１の乗算手段の出力信号と前記第２の乗算手段の出力信号とが前記加算手段によって加算されたときに第１ポストカーソルが除去されるように定められることを特徴とする等化装置。
【請求項２】
所定のシンボル長の周期で変調された入力信号をサンプルホールドする第１のサンプルホールド手段と、
この第１のサンプルホールド手段の出力信号に第１の係数を乗算する第１の乗算手段と、
前記第１のサンプルホールド手段のサンプルホールドタイミングよりも前記入力信号の１シンボル長だけ遅れたタイミングで前記入力信号をサンプルホールドする第２のサンプルホールド手段と、
この第２のサンプルホールド手段の出力信号に第２の係数を乗算する第２の乗算手段と、
前記第１の乗算手段の出力信号と前記第２の乗算手段の出力信号とを加算し、第１の加算信号を出力する第１の加算手段と、
前記入力信号を前記第１のサンプルホールド手段のサンプルホールドタイミングと同じタイミングでサンプルホールドする第３のサンプルホールド手段と、
この第３のサンプルホールド手段の出力信号に第３の係数を乗算する第３の乗算手段と、
前記第３のサンプルホールド手段のサンプルホールドタイミングよりも前記入力信号の０．５シンボル長だけ遅れたタイミングで前記入力信号をサンプルホールドする第４のサンプルホールド手段と、
この第４のサンプルホールド手段の出力信号に第４の係数を乗算する第４の乗算手段と、
前記第３の乗算手段の出力信号と前記第４の乗算手段の出力信号とを加算し、第２の加算信号を出力する第２の加算手段とを備え、
前記第１のサンプルホールド手段と前記第１の乗算手段と前記第２のサンプルホールド手段と前記第２の乗算手段と前記第１の加算手段とは、前記入力信号と１ビット前の信号との切り替わりのタイミングと、前記入力信号と１ビット後の信号との切り替わりタイミング間の信号を等化し、
前記第３のサンプルホールド手段と前記第３の乗算手段と前記第４のサンプルホールド手段と前記第４の乗算手段と前記第２の加算手段とは、前記入力信号と１ビット前の信号との切り替わりタイミングにおける信号を等化することを特徴とする等化装置。
【請求項３】
請求項２記載の等化装置において、
さらに、前記第１の加算信号及び前記第２の加算信号を入力とし、前記第１の加算信号及び前記第２の加算信号の第１．５ポストカーソル以降を除去する判定帰還型等化手段を備えることを特徴とする等化装置。
【請求項４】
入力信号を遅延させる第１の遅延手段と、
この第１の遅延手段から出力された信号に第１の係数を乗算した信号を出力する第１の乗算手段と、
前記入力信号と前記第１の乗算手段から出力された信号とビット値の判定結果信号とを加算した加算信号を生成する加算手段と、
前記加算信号が示すビット値をビット毎に判定して判定結果信号を出力する判定手段と、
この判定手段から出力された判定結果信号を保持し、この判定結果信号の２タップ目以降の信号を出力する信号保持手段と、
この信号保持手段から出力された信号に第２の係数を乗算した信号を前記ビット値の判定結果信号として前記加算手段へ出力する第２の乗算手段とを備え、
前記第１の遅延手段は、前記入力信号を１ビット分遅延させ、
前記第１の係数は、前記入力信号の第１ポストカーソルの成分を等化できるように設定され、
前記第２の係数は、前記入力信号の第２ポストカーソル以降の成分を等化できるように設定されることを特徴とする等化装置。
【請求項５】
請求項４記載の等化装置において、
さらに、前記加算手段の前段に設けられ、前記入力信号を遅延させて前記加算手段へ出力する第２の遅延手段を備えることを特徴とする等化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の波形の劣化を等化する等化装置、等化方法及び記録媒体に関するものである。
【背景技術】
【０００２】
近年、通信速度の高速化に伴って伝送線路の帯域不足が顕在化してきている。この伝送線路の帯域不足によって引き起こされる問題として符号間干渉がある。符号間干渉とは、「０」または「１」のビット値を示す隣接する信号同士が伝送中に干渉し合うことである。この符号間干渉によって信号の波形が劣化するので、受信機側で入力信号からビット値を判定することが難しくなる。
この入力信号の波形の劣化を解決する方法として、波形等化が挙げられる。波形等化とは、符号間干渉による信号の波形の劣化に応じて信号の波形の一部を意図的に変える技術である。【０００３】
この波形等化技術の一つとして、受信機側だけで処理を行う判定帰還型等化がある。判定帰還型等化は、例えば非特許文献１に開示されている。判定帰還型等化では、入力信号の波形からその入力信号が示すビット値を判定し、判定の結果に基づき、次に受信機へ入力される入力信号から、既に受信した入力信号の波形の劣化の影響を除去する。【０００４】
図１５に符号間干渉によって劣化した入力信号の一例を示す。図１５において、Ｃ0は判定するビットであるメインタップ、Ｃ−1はメインタップＣ0よりひとつ前のビットでの波形歪であるプリカーソル、Ｃ1はメインタップＣ0よりひとつ後のビットへの波形歪である第１ポストカーソル、Ｃ2は第２ポストカーソル、Ｃ3は第３ポストカーソルである。判定帰還型等化では、第１ポストカーソルＣ1以降の符号間干渉を除去可能である。【０００５】
判定帰還型等化では、判定結果を帰還するため、判定した次のビット、つまり、第１ポストカーソルへの帰還が一番高速となる。この帰還の遅延時間が伝送速度を律速している。このような伝送速度の律速を回避するために、投機実行判定帰還型等化が提案されている。投機実行判定帰還型等化は、例えば非特許文献２に開示されている。投機実行判定帰還型等化は、前のビットが「０」の時と「１」の時の両方の場合の等化を事前に実行しておき、ビット値を判定したあとに正しい方の実行結果を選択し出力する。このため、一番高速な第１ポストカーソルへの帰還が不要になる。その結果、帰還の時間制約が増加し、伝送速度の高速化が達成できる。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Robert Payne et al.，“A 6.25Gb/s binary adaptive DFE with first post-cursor tap cancellation for serial backplane communications”，IEEE International Solid-State Circuits Conference，pp.68-69，February，2005
【非特許文献２】Vladimir Stojanovic et al.，“Adaptive Equalization and Data Recovery in a Dual-Mode (PAM2/4)Serial Link Transceiver”，Symposium on VLSI Circuits，pp.348-351，June，2004
【発明の開示】
【発明が解決しようとする課題】
【０００７】
非特許文献１に開示されている判定帰還型等化のようにビット値を判定してから判定結果を帰還する場合、帰還の時間制約が短くなってしまうという問題点があった。その理由は、判定帰還型等化では１ビット分の時間以内に判定結果を帰還しなければならず、ビット値を判定するために必要な時間が帰還の時間制約を圧迫するためである。
非特許文献２に開示されているように、この判定帰還型等化の問題を解決するために投機実行判定帰還型等化が提案されている。しかしながら、投機実行判定帰還型等化では、事前に等化を投機実行しているために後段で正しい方の実行結果を選択する必要があり、この選択回路による遅延が問題となる。【０００８】
本発明は、上記課題を解決するためになされたもので、符号間干渉を除去する等化処理を高速化することができる等化装置、等化方法及び記録媒体を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の等化装置は、所定のシンボル長の周期で変調された入力信号をサンプルホールドする第１のサンプルホールド手段と、この第１のサンプルホールド手段の出力信号に第１の係数を乗算する第１の乗算手段と、前記第１のサンプルホールド手段のサンプルホールドタイミングよりも前記入力信号の１シンボル長だけ遅れたタイミングで前記入力信号をサンプルホールドする第２のサンプルホールド手段と、この第２のサンプルホールド手段の出力信号に第２の係数を乗算する第２の乗算手段と、前記第１の乗算手段の出力信号と前記第２の乗算手段の出力信号とを加算し、加算信号を出力する加算手段と、前記加算信号を入力とし、この加算信号の第２ポストカーソル以降を除去する判定帰還型等化手段とを備え、前記第１、第２の係数は、前記第１の乗算手段の出力信号と前記第２の乗算手段の出力信号とが前記加算手段によって加算されたときに第１ポストカーソルが除去されるように定められることを特徴とするものである。
【００１０】
また、本発明の等化装置は、所定のシンボル長の周期で変調された入力信号をサンプルホールドする第１のサンプルホールド手段と、この第１のサンプルホールド手段の出力信号に第１の係数を乗算する第１の乗算手段と、前記第１のサンプルホールド手段のサンプルホールドタイミングよりも前記入力信号の１シンボル長だけ遅れたタイミングで前記入力信号をサンプルホールドする第２のサンプルホールド手段と、この第２のサンプルホールド手段の出力信号に第２の係数を乗算する第２の乗算手段と、前記第１の乗算手段の出力信号と前記第２の乗算手段の出力信号とを加算し、第１の加算信号を出力する第１の加算手段と、前記入力信号を前記第１のサンプルホールド手段のサンプルホールドタイミングと同じタイミングでサンプルホールドする第３のサンプルホールド手段と、この第３のサンプルホールド手段の出力信号に第３の係数を乗算する第３の乗算手段と、前記第３のサンプルホールド手段のサンプルホールドタイミングよりも前記入力信号の０．５シンボル長だけ遅れたタイミングで前記入力信号をサンプルホールドする第４のサンプルホールド手段と、この第４のサンプルホールド手段の出力信号に第４の係数を乗算する第４の乗算手段と、前記第３の乗算手段の出力信号と前記第４の乗算手段の出力信号とを加算し、第２の加算信号を出力する第２の加算手段とを備え、前記第１のサンプルホールド手段と前記第１の乗算手段と前記第２のサンプルホールド手段と前記第２の乗算手段と前記第１の加算手段とは、前記入力信号と１ビット前の信号との切り替わりのタイミングと、前記入力信号と１ビット後の信号との切り替わりタイミング間の信号を等化し、前記第３のサンプルホールド手段と前記第３の乗算手段と前記第４のサンプルホールド手段と前記第４の乗算手段と前記第２の加算手段とは、前記入力信号と１ビット前の信号との切り替わりタイミングにおける信号を等化することを特徴とするものである。
【００１１】
また、本発明の等化装置は、入力信号を遅延させる第１の遅延手段と、この第１の遅延手段から出力された信号に第１の係数を乗算した信号を出力する第１の乗算手段と、前記入力信号と前記第１の乗算手段から出力された信号とビット値の判定結果信号とを加算した加算信号を生成する加算手段と、前記加算信号が示すビット値をビット毎に判定して判定結果信号を出力する判定手段と、この判定手段から出力された判定結果信号を保持し、この判定結果信号の２タップ目以降の信号を出力する信号保持手段と、この信号保持手段から出力された信号に第２の係数を乗算した信号を前記ビット値の判定結果信号として前記加算手段へ出力する第２の乗算手段とを備え、前記第１の遅延手段は、前記入力信号を１ビット分遅延させ、前記第１の係数は、前記入力信号の第１ポストカーソルの成分を等化できるように設定され、前記第２の係数は、前記入力信号の第２ポストカーソル以降の成分を等化できるように設定されることを特徴とするものである。
【発明の効果】
【００１６】
本発明によれば、入力信号を遅延させ、この遅延させた信号と入力信号とビット値の判定結果信号とを加算手段で加算し、加算信号が示すビット値をビット毎に判定して判定結果信号を加算手段へ帰還させることにより、入力信号から符号間干渉の影響を除去しつつ、回路の高速動作が可能となる。本発明では、フィードフォワードを用いる事で、一番高速な第１ポストカーソルを等化することが可能となる。【００１７】
また、本発明では、入力信号を第１のサンプルホールド手段で保持した信号と、入力信号を第２のサンプルホールド手段で保持した信号とを加算する。そのため、入力信号から符号間干渉の影響を除去することができる。本発明では、判定帰還型等化を用いずに一番高速な第１ポストカーソルを等化することで、回路の高速化を達成することができる。【００１８】
また、本発明では、入力信号を第１のサンプルホールド手段で保持した信号と、入力信号を第２のサンプルホールド手段で保持した信号とを加算し、入力信号を第３のサンプルホールド手段で保持した信号と、入力信号を第４のサンプルホールド手段で保持した信号とを加算する。そのため、入力信号から符号間干渉の影響を除去することができる。本発明では、判定帰還型等化を用いずに一番高速な第１ポストカーソルを等化することで、回路の高速化を達成することができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の第１実施例に係る等化装置の構成の一例を示すブロック図である。
【図２】図２は、本発明の第１実施例に係る等化装置の動作を示すフローチャートである。
【図３】図３は、本発明の第２実施例に係る等化装置の構成の一例を示すブロック図である。
【図４】図４は、本発明の第２実施例に係る等化装置の動作を示すフローチャートである。
【図５】図５は、本発明の第３実施例に係る等化装置の構成の一例を示すブロック図である。
【図６】図６は、本発明の第３実施例に係る等化装置の動作を示すフローチャートである。
【図７】図７は、本発明の第４実施例に係る等化装置の構成の一例を示すブロック図である。
【図８】図８は、本発明の第４実施例に係る等化装置の動作を示すフローチャートである。
【図９】図９は、本発明の第４実施例に係る等化装置の動作の一例を示すタイミングチャートである。
【図１０】図１０は、本発明の第５実施例に係る等化装置の構成の一例を示すブロック図である。
【図１１】図１１は、本発明の第５実施例に係る等化装置の動作を示すフローチャートである。
【図１２】図１２は、本発明の第５実施例に係る等化装置の動作の一例を示すタイミングチャートである。
【図１３】図１３は、本発明の第６実施例に係る等化装置の構成の一例を示すブロック図である。
【図１４】図１４は、本発明の第７実施例に係る等化装置の構成の一例を示すブロック図である。
【図１５】図１５は、符号間干渉によって劣化した入力信号の一例を示す図である。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明の実施例について図面を参照して説明する。
［第１実施例］
本実施例の等化装置１は、図１に示すように、遅延部２と、加算部３と、判定部４とを備えている。【００２１】
図２は本実施例の等化装置１の動作を示すフローチャートである。遅延部２は、送信側から送信された信号を入力信号として受信する。そして、遅延部２は、受信した入力信号を遅延させ、遅延させた信号を加算部３へ出力する（ステップＳ１００）。この遅延部２の遅延時間は、例えば入力信号の１ビット分の時間である。
加算部３は、送信側から送信された信号と遅延部２から出力された信号と後述する判定結果信号とを入力信号として、それぞれの信号を加算した加算信号を生成する。加算部３は、生成した加算信号を判定部４へ出力する（ステップＳ１０１）。【００２２】
判定部４は、加算部３から出力された加算信号の波形から、この加算信号が示すビット値（「０」または「１」）をビット毎に判定する。このとき、判定部４は、外部から入力されるクロックに従って判定を行う。そして、判定部４は、加算部３と後段へ判定結果信号を出力する（ステップＳ１０２）。この判定結果信号は、ビット毎の判定結果が連なる複数ビットの信号である。【００２３】
以上のように、本実施例において等化装置１は、入力信号を遅延させ、この遅延させた信号と入力信号とを足し合わせ、さらに入力信号が示すビット値をクロックに従って判定し、判定結果信号を帰還し、帰還させた信号と入力信号とを足し合わせることにより、符号間干渉の影響を除去することができる。本実施例では、判定帰還型等化を用いずに一番高速な第１ポストカーソルを等化することで、回路の高速化を達成することができる。【００２４】
なお、本実施例において、等化装置１は、単相の信号を等化するものであるが、図１に示した構成を複数備え、ｎ相（ｎは自然数）の信号を等化するものであってもよい。【００２５】
［第２実施例］
次に、本発明の第２実施例について説明する。本実施例は、第１実施例をより具体的に説明するものである。本実施例の等化装置１０は、図３に示すように、遅延部１１と、乗算部１２，１３と、加算部１４と、判定部１５と、信号保持部１６とを備えている。【００２６】
図４は本実施例の等化装置１０の動作を示すフローチャートである。遅延部１１は、送信側から送信された信号を入力信号として受信する。そして、遅延部１１は、受信した入力信号を遅延させ、遅延させた信号を乗算部１２へ出力する（ステップＳ２００）。この遅延部１１の遅延時間は、例えば入力信号の１ビット分の時間である。
乗算部１２は、遅延部１１から出力された信号に所定の係数を乗算した信号を生成し、生成した信号を加算部１４へ出力する（ステップＳ２０１）。【００２７】
加算部１４は、送信側から送信された信号と乗算部１２から出力された信号と乗算部１３から出力された信号とを入力信号として、それぞれの信号を加算した加算信号を生成する。加算部１４は、生成した加算信号を判定部１５へ出力する（ステップＳ２０２）。
判定部１５は、加算部１４から出力された加算信号の波形から、この加算信号が示すビット値（「０」または「１」）をビット毎に判定する。このとき、判定部１５は、外部から入力されるクロックに従って判定を行う。そして、判定部１５は、信号保持部１６と後段へ判定結果信号を出力する（ステップＳ２０３）。この判定結果信号は、ビット毎の判定結果が連なる複数ビットの信号である。【００２８】
なお、等化装置１０で使用されるクロックは、送信側から送信された信号と位相同期が確立したクロックである。このようなクロックは、送信側から送信された信号のエッジを検出し、クロックの位相を調整するＣＤＲ（Clock Data Recovery）回路（不図示）から出力される。【００２９】
信号保持部１６は、判定部１５から出力された判定結果信号を保持し、この判定結果信号の２タップ目以降の信号を乗算部１３へ出力する（ステップＳ２０４）。判定結果信号の２タップ目以降の信号を出力することは、判定部１５で判定しようとしているビット（メインタップ）に対して、第２ポストカーソル以降の位置関係にある信号を出力することを意味する。信号保持部１６は、このような判定結果信号の保持と出力とをクロック毎に行う。したがって、信号保持部１６が保持する判定結果信号はクロック毎に更新される。
乗算部１３は、信号保持部１６から出力された信号に所定の係数を乗算した信号を生成し、生成した信号を加算部１４へ出力する（ステップＳ２０５）。【００３０】
こうして、本実施例では、遅延部１１で遅延させた信号の加算部１４へのフィードフォワードにより、送信側から送信された入力信号の第１ポストカーソルの成分を等化することができ、判定部１５で判定した第２ポストカーソル以降の信号の加算部１４へのフィードバックにより、入力信号の第２ポストカーソル以降の成分を等化することができるので、符号間干渉の影響を除去することができる。【００３１】
以上のように、本実施例において等化装置１０は、入力信号を遅延させ、この遅延させた信号に係数を乗算した信号と入力信号とを足し合わせ、さらに入力信号が示すビット値をクロックに従って判定し、判定結果信号を帰還し、帰還させた信号に係数を乗算した信号と入力信号とを足し合わせる。したがって、本実施例では、判定帰還型等化を用いずに一番高速な第１ポストカーソルを等化することで、回路の高速化を達成することができる。【００３２】
なお、本実施例において、等化装置１０は、単相の信号を等化するものであるが、図３に示した構成を複数備え、ｎ相（ｎは自然数）の信号を等化するものであってもよい。【００３３】
本実施例において、乗算部１２は、送信側から送信された入力信号の第１ポストカーソルの成分を適切に等化できるようにするために、遅延部１１から加算部１４へ出力する信号波形の大きさを調整するためのものである。同様に、乗算部１３は、入力信号の第２ポストカーソル以降の成分を適切に等化できるようにするために、信号保持部１６から加算部１４へ出力する信号波形の大きさを調整するためのものである。したがって、乗算部１２が乗算する係数と乗算部１３が乗算する係数とは、それぞれ別個に事前に設定される。【００３４】
［第３実施例］
次に、本発明の第３実施例について説明する。本実施例の等化装置２０は、図５に示すように、遅延部２１，２７と、乗算部２２，２３，２８と、加算部２４と、判定部２５と、信号保持部２６とを備えている。【００３５】
図６は本実施例の等化装置２０の動作を示すフローチャートである。遅延部２１は、送信側から送信された信号を入力信号として受信する。そして、遅延部２１は、受信した入力信号を遅延させ、遅延させた信号を乗算部２２へ出力する（ステップＳ３００）。この遅延部２１の遅延時間は、遅延部２７の遅延時間に例えば入力信号の１ビット分の時間を加えた値であり、本実施例では例えば２ビット分の時間となる。
乗算部２２は、遅延部２１から出力された信号に所定の係数を乗算した信号を生成し、生成した信号を加算部２４へ出力する（ステップＳ３０１）。【００３６】
遅延部２７は、送信側から送信された信号を入力信号として受信する。そして、遅延部２７は、受信した入力信号を遅延させ、遅延させた信号を乗算部２８へ出力する（ステップＳ３０２）。この遅延部２７の遅延時間は、例えば入力信号の１ビット分の時間である。
乗算部２８は、遅延部２７から出力された信号に所定の係数を乗算した信号を生成し、生成した信号を加算部２４へ出力する（ステップＳ３０３）。【００３７】
加算部２４は、乗算部２８から出力された信号と乗算部２２から出力された信号と乗算部２３から出力された信号とを入力信号として、それぞれの信号を加算した加算信号を生成する。加算部２４は、生成した加算信号を判定部２５へ出力する（ステップＳ３０４）。
判定部２５は、加算部２４から出力された加算信号の波形から、この加算信号が示すビット値をビット毎に判定する。このとき、判定部２５は、第２実施例の判定部１５と同様に、外部から入力されるクロックに従って判定を行う。そして、判定部２５は、信号保持部２６と後段へ判定結果信号を出力する（ステップＳ３０５）。【００３８】
信号保持部２６は、判定部２５から出力された判定結果信号を保持し、この判定結果信号の２タップ目以降の信号を乗算部２３へ出力する（ステップＳ３０６）。
乗算部２３は、信号保持部２６から出力された信号に所定の係数を乗算した信号を生成し、生成した信号を加算部２４へ出力する（ステップＳ３０７）。【００３９】
こうして、本実施例では、遅延部２１で遅延させた信号の加算部２４へのフィードフォワードにより、送信側から送信された入力信号の第１ポストカーソルの成分を等化することができ、判定部２５で判定した第２ポストカーソル以降の信号の加算部２４へのフィードバックにより、入力信号の第２ポストカーソル以降の成分を等化することができるので、符号間干渉の影響を除去することができる。【００４０】
本実施例は、第２実施例と同様の構成に加えて、遅延部２７と乗算部２８とを有するものである。これにより、本実施例では、送信側から送信された入力信号を遅延部２７で波形整形することができるので、判定部２５における判定を容易にすることができる。【００４１】
なお、本実施例において、等化装置２０は、単相の信号を等化するものであるが、図５に示した構成を複数備え、ｎ相（ｎは自然数）の信号を等化するものであってもよい。【００４２】
［第４実施例］
次に、本発明の第４実施例について説明する。本実施例の等化装置５００は、図７に示すように、サンプルホールド部５０１，５０２と、乗算部５０３，５０４と、加算部５０５とを備える。本実施例は、第３実施例において、遅延部２１としてサンプルホールド部５０２を使用し、遅延部２７としてサンプルホールド部５０１を使用したものに相当する。【００４３】
図８は本実施例の等化装置５００の動作を示すフローチャートである。サンプルホールド部５０１は、送信側から送信された信号Ｄｉｎを入力信号として受信する。サンプルホールド部５０１は、受信した入力信号Ｄｉｎをクロックｃｋｆの立ち上がりのタイミングで保持し、保持した信号を乗算部５０３へ出力する（ステップＳ４００）。
乗算部５０３は、サンプルホールド部５０１から出力された信号に係数Ｗｌを乗算して加算部５０５へ出力する（ステップＳ４０１）。係数Ｗｌについては後述する。【００４４】
サンプルホールド部５０２は、送信側から送信された信号Ｄｉｎを入力信号として受信する。そして、サンプルホールド部５０２は、受信した入力信号Ｄｉｎをクロックｃｋｄの立ち上がりのタイミングで保持し、保持した信号を乗算部５０４へ出力する（ステップＳ４０２）。
乗算部５０４は、サンプルホールド部５０２から出力された信号に係数Ｗｍを乗算して加算部５０５へ出力する（ステップＳ４０３）。【００４５】
ここで、係数Ｗｍ，Ｗｌについて説明する。係数Ｗｍ，Ｗｌは、乗算部５０３，５０４からの出力信号が加算部５０５によって加算されたときに第１ポストカーソルが除去されるように定められる。図１５は単一ビットを送信した際の本等化装置への入力信号例を示している。Ｃ0をサンプリングするタイミングから１シンボル長の時間後のサンプリングタイミングでは、信号強度がゼロであるべきところがＣ1の強度となっており、この量が第１ポストカーソルタップの符号間干渉の量である。この符号間干渉の強度をゼロとするように係数Ｗｍ，Ｗｌの値を決定する。【００４６】
加算部５０５は、乗算部５０３から出力された信号と乗算部５０４から出力された信号とを入力信号として、それぞれの信号を加算した加算信号を生成する。加算部５０５は、生成した加算信号を後段の回路へ出力する（ステップＳ４０４）。【００４７】
乗算部５０３は、乗算部５０４の出力と比べちょうど１シンボル長だけ前の入力信号を出力することが望ましい。しかし、クロックレートによっては一回のサンプルホールドで１シンボル長の期間、データを保持し続けることができないことがある。そのため、複数個のサンプルホールド部５０１を直列に設けて、入力信号のサンプリングとホールドとを繰り返すことにより、１シンボル長の期間またはそれ以上の期間、データを保持するようにしてもよい。ここで、１シンボル長とは、１シンボルあたりの時間を表す。【００４８】
以上のように、本実施例において等化装置５００は、入力信号をクロックｃｋｆのタイミングで保持し、保持した信号と、入力信号をクロックｃｋｄのタイミングで保持した信号とを加算する。そのため、符号間干渉の電圧と同じ電圧が加わるので、符号間干渉の影響を除去することができる。本実施例では、判定帰還型等化を用いずに一番高速な第１ポストカーソルを等化することで、回路の高速化を達成することができる。【００４９】
図９は、４相の信号を等化する場合の１相分だけを示すタイミングチャートである。この図９を用いて本実施例の動作を説明する。図９中に記載されたＵＩ（unit interval）は、シンボル長を意味する。また、図９におけるｔは等化期間である。【００５０】
始めに、クロックｃｋｆはサンプルホールド部５０１に入力され、クロックｃｋｄはサンプルホールド部５０２に入力される。サンプルホールド回路５０１，５０２は、それぞれクロックｃｋｆ，ｃｋｄの立ち上がりのタイミングで入力信号Ｄｉｎを２シンボル長の期間中、保持する。ｃｋｆとｃｋｄは１シンボル長ずれたクロックである。このため、サンプルホールド部５０２から乗算部５０４へ信号が出力されると同時に、正確に１シンボル長だけずれた信号がサンプルホールド部５０１から乗算部５０３へ出力される。【００５１】
４相クロックは２シンボル長の期間中、データを保持できるため、１シンボル長重なった等化期間ｔにおいて、乗算部５０３の出力信号と乗算部５０４の出力信号とを加算部５０５で加算することによって、入力信号の第１ポストカーソルを等化することができる。【００５２】
なお、本実施例において、等化装置５００は、単相の信号を等化するものであるが、図７に示した構成をｎ組備え、ｎ相の信号を等化するものであってもよい。【００５３】
［第５実施例］
次に、本発明の第５実施例について説明する。本実施例の等化装置７００は、図１０に示すように、センタータイミング等化部７１１と、エッジタイミング等化部７１２とを備える。センタータイミング等化部７１１は、サンプルホールド部７０３，７０４と、乗算部７０７，７０８と、加算部７１０とから構成される。エッジタイミング等化部７１２は、サンプルホールド部７０１，７０２と、乗算部７０５，７０６と、加算部７０９とから構成される。【００５４】
センタータイミング等化部７１１とエッジタイミング等化部７１２とは、それぞれ第４実施例の等化装置５００と同様の構成を有する。センタータイミング等化部７１１は、入力信号と１ビット前の信号との切り替わりのタイミングと、入力信号と１ビット後の信号との切り替わりタイミングの間の信号を等化する。エッジタイミング等化部７１２は、入力信号と１ビット前の信号との切り替わりタイミングにおける信号を等化する。【００５５】
図１１は本実施例の等化装置７００の動作を示すフローチャートである。サンプルホールド部７０１，７０４は、送信側から送信された信号Ｄｉｎを入力信号として受信する。そして、サンプルホールド部７０１，７０４は、受信した入力信号Ｄｉｎをクロックｃｋｆの立ち上がりのタイミングで保持し、保持した信号を乗算部７０６，７０８へ出力する（ステップＳ５００）。
乗算部７０６，７０８は、それぞれサンプルホールド部７０１，７０４から出力された信号に係数Ｗｅｌ，Ｗｌを乗算した信号を生成し、生成した信号を加算部７０９，７１０へ出力する（ステップＳ５０１）。【００５６】
サンプルホールド部７０２は、送信側から送信された信号Ｄｉｎを入力信号として受信する。そして、サンプルホールド部７０２は、受信した入力信号Ｄｉｎをクロックｃｋｅの立ち上がりのタイミングで保持し、保持した信号を乗算部７０５へ出力する（ステップＳ５０２）。  乗算部７０５は、サンプルホールド部７０２から出力された信号に係数Ｗｅｍを乗算した信号を生成し、生成した信号を加算部７０９へ出力する（ステップＳ５０３）。【００５７】
サンプルホールド部７０３は、送信側から送信された信号Ｄｉｎを入力信号として受信する。そして、サンプルホールド部７０３は、受信した入力信号Ｄｉｎをクロックｃｋｄの立ち上がりのタイミングで保持し、保持した信号を乗算部７０７へ出力する（ステップＳ５０４）。  乗算部７０７は、サンプルホールド部７０３から出力された信号に係数Ｗｍを乗算した信号を生成し、生成した信号を加算部７１０へ出力する（ステップＳ５０５）。【００５８】
加算部７０９は、乗算部７０５から出力された信号と乗算部７０６から出力された信号とを入力信号として、それぞれの信号を加算した加算信号を生成する。加算部７０９は、生成した加算信号を後段の回路へ出力する（ステップＳ５０６）。同様に、加算部７１０は、乗算部７０７から出力された信号と乗算部７０８から出力された信号とを入力信号として、それぞれの信号を加算した加算信号を生成する。加算部７１０は、生成した加算信号を後段の回路へ出力する（ステップＳ５０６）。【００５９】
第４実施例と同様に、係数Ｗｍ，Ｗｌは、乗算部７０７，７０８からの出力信号が加算部７１０によって加算されたときに第１ポストカーソルがゼロとなるように定められる。また、係数Ｗｅｍ，Ｗｅｌは、乗算部７０５，７０６からの出力信号が加算部７０９によって加算されたときにＣ0のタイミングより０．５シンボル長後ろのタイミングの第０．５ポストカーソルタップの符号間干渉の量がゼロとなるように定められる。【００６０】
乗算部７０６，７０８は、乗算部７０７の出力と比べちょうど１シンボル長だけ前の入力信号を出力することが望ましい。また、乗算部７０５は、乗算部７０７の出力と比べちょうど０．５シンボル長だけ前の入力信号を出力することが望ましい。しかし、クロックレートによっては一回のサンプルホールドで１シンボル長や０．５シンボル長の期間、データを保持し続けることができないことがある。そのため、複数個のサンプルホールド部７０１を直列に設けて、入力信号のサンプリングとホールドとを繰り返すことにより、１シンボル長の期間またはそれ以上の期間、データを保持するようにしてもよい。【００６１】
同様に、複数個のサンプルホールド部７０４を直列に設けて、入力信号のサンプリングとホールドとを繰り返すことにより、１シンボル長の期間またはそれ以上の期間、データを保持するようにしてもよい。また、複数個のサンプルホールド部７０２を直列に設けて、入力信号のサンプリングとホールドとを繰り返すことにより、０．５シンボル長の期間またはそれ以上の期間、データを保持するようにしてもよい。【００６２】
図１２を用いて本実施例の動作を説明する。クロックｃｋｅはクロックｃｋｆと０．５シンボル長ずれており、クロックｃｋｄはクロックｃｋｆと１シンボル長ずれている。このため、サンプルホールド部７０３から乗算部７０７へ信号が出力されると同時に、０．５シンボル長だけずれた信号がサンプルホールド部７０２から乗算部７０５へ出力され、１シンボル長だけずれた信号がサンプルホールド部７０１，７０４から乗算部７０６、７０８へ出力される。【００６３】
センタータイミング等化部７１１においては、等化期間ｔ１において、乗算部７０７の出力信号と乗算部７０８の出力信号とを加算部７１０で加算することによって、入力信号の第１ポストカーソルを等化することができる。また、エッジタイミング等化部７１２においては、等化期間ｔ２において、乗算部７０５の出力信号と乗算部７０６の出力信号とを加算部７０９で加算することによって、入力信号の第１ポストカーソルを等化することができる。【００６４】
なお、本実施例において、等化装置７００は、単相の信号を等化するものであるが、図１０に示した構成をｎ組備え、ｎ相の信号を等化するものであってもよい。【００６５】
［第６実施例］
次に、本発明の第６実施例について説明する。本実施例は、図１３に示すように、第４実施例の等化装置５００の後段に判定帰還型等化部８００を組み合わせたものである。前段の等化装置５００で第１ポストカーソルが除去されているので、判定帰還型等化部８００は、第２ポストカーソル以降を等化する。【００６６】
判定帰還型等化部８００は、乗算部２３０と、加算部２４０と、判定部２５０と、信号保持部２６０とから構成される。加算部２４０は、等化装置５００から出力された信号と乗算部２３０から出力された信号とを入力信号として、それぞれの信号を加算した加算信号を生成する。判定部２５０は、加算部２４０から出力された加算信号の波形から、この加算信号が示すビット値をビット毎に判定する。信号保持部２６０は、判定部２５０から出力された判定結果信号を保持する。乗算部２３０は、信号保持部２６０から出力された信号に所定の係数を乗算した信号を生成し、生成した信号を加算部２４０へ出力する。【００６７】
判定帰還型等化部８００は一般的な回路構成でよい。この判定帰還型等化部８００については例えば非特許文献１に開示されているので、詳細な説明は省略する。
本実施例では、第４実施例と同様に、入力信号Ｄｉｎを保持し、保持した信号を加算部５０５へフィードフォワードすることによって、第１ポストカーソルを等化することができる。そして、第２ポストカーソル以降を判定帰還型等化部８００によって等化することができる。したがって、符号間干渉の影響を除去することができる。これにより、本実施例では、回路の高速化を達成することができる。【００６８】
なお、本実施例の等化装置は、単相の信号を等化するものであるが、図１３に示した構成をｎ組備え、ｎ相の信号を等化するものであってもよい。
図１３に示した判定帰還型等化部８００は１相構成であるが、多相構成でも良い。２相構成の場合の回路構成の例が、例えば非特許文献１に開示されている。４相構成以上の場合も非特許文献１に開示された回路構成と同様に実現できる。【００６９】
［第７実施例］
次に、本発明の第７実施例について説明する。本実施例は、図１４に示すように、第５実施例の等化装置７００の後段に判定帰還型等化部９００を組み合わせたものである。前段の等化装置７００で第１ポストカーソル及び第０．５ポストカーソルの符号間干渉の量が除去されているので、判定帰還型等化部９００は、第１．５ポストカーソル以降を等化する。【００７０】
判定帰還型等化部９００は、乗算部２３０，９０１と、加算部２４０，９０２と、判定部２５０，９０３と、信号保持部２６０とから構成される。乗算部９０１は、信号保持部２６０から出力された信号に所定の係数を乗算した信号を生成し、生成した信号を加算部９０２へ出力する。加算部９０２は、等化装置７００のエッジタイミング等化部７１２から出力された信号と乗算部９０１から出力された信号とを入力信号として、それぞれの信号を加算した加算信号を生成する。判定部９０３は、加算部９０２から出力された加算信号の波形から、この加算信号が示すビット値をビット毎に判定する。【００７１】
本実施例では、第５実施例と同様に、入力信号Ｄｉｎを保持し、保持した信号を加算部７０９，７１０へフィードフォワードすることによって、第０．５ポストカーソルと第１ポストカーソルを等化することができる。そして、第１．５ポストカーソル以降を判定帰還型等化部９００によって等化することができる。したがって、同じタイミングでデータとエッジの両方の符号間干渉の影響を除去することができる。これにより、本実施例では、回路の高速化を達成することができる。【００７２】
なお、本実施例の等化装置は、単相の信号を等化するものであるが、図１４に示した構成をｎ組備え、ｎ相の信号を等化するものであってもよい。【００７３】
第１実施例〜第７実施例において、等化装置内の処理は専用のハードウェアによって実現されるもの以外に、コンピュータによって実行されるものであってもよい。この場合、等化装置は、ＣＰＵ、記憶装置およびインタフェースを備えたコンピュータと、これらのハードウェア資源を制御するプログラムによって実現することができる。このようなコンピュータにおいて、本発明の等化方法を実現させるための等化プログラムは、フレキシブルディスク、光磁気ディスク、ＤＶＤ、ＣＤなどの記録媒体に記録された状態で提供される。ＣＰＵは、記録媒体から読み込んだプログラムを記憶装置に書き込み、プログラムに従って第１実施例〜第７実施例で説明した処理を実行する。【００７４】
上記の実施例の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。【００７５】
（付記１）所定のシンボル長の周期で変調された入力信号をサンプルホールドする第１のサンプルホールド手段と、この第１のサンプルホールド手段の出力信号に第１の係数を乗算する第１の乗算手段と、前記第１のサンプルホールド手段のサンプルホールドタイミングよりも前記入力信号の１シンボル長だけ遅れたタイミングで前記入力信号をサンプルホールドする第２のサンプルホールド手段と、この第２のサンプルホールド手段の出力信号に第２の係数を乗算する第２の乗算手段と、前記第１の乗算手段の出力信号と前記第２の乗算手段の出力信号とを加算し、加算信号を出力する加算手段とを備えることを特徴とする等化装置。【００７６】
（付記２）付記１記載の等化装置において、さらに、前記加算信号を入力とし、この加算信号の第２ポストカーソル以降を除去する判定帰還型等化手段を備えることを特徴とする等化装置。【００７７】
（付記３）所定のシンボル長の周期で変調された入力信号をサンプルホールドする第１のサンプルホールド手段と、この第１のサンプルホールド手段の出力信号に第１の係数を乗算する第１の乗算手段と、前記第１のサンプルホールド手段のサンプルホールドタイミングよりも前記入力信号の１シンボル長だけ遅れたタイミングで前記入力信号をサンプルホールドする第２のサンプルホールド手段と、この第２のサンプルホールド手段の出力信号に第２の係数を乗算する第２の乗算手段と、前記第１の乗算手段の出力信号と前記第２の乗算手段の出力信号とを加算し、第１の加算信号を出力する第１の加算手段と、前記入力信号を前記第１のサンプルホールド手段のサンプルホールドタイミングと同じタイミングでサンプルホールドする第３のサンプルホールド手段と、この第３のサンプルホールド手段の出力信号に第３の係数を乗算する第３の乗算手段と、前記第３のサンプルホールド手段のサンプルホールドタイミングよりも前記入力信号の０．５シンボル長だけ遅れたタイミングで前記入力信号をサンプルホールドする第４のサンプルホールド手段と、この第４のサンプルホールド手段の出力信号に第４の係数を乗算する第４の乗算手段と、前記第３の乗算手段の出力信号と前記第４の乗算手段の出力信号とを加算し、第２の加算信号を出力する第２の加算手段とを備え、前記第１のサンプルホールド手段と前記第１の乗算手段と前記第２のサンプルホールド手段と前記第２の乗算手段と前記第１の加算手段とは、前記入力信号と１ビット前の信号との切り替わりのタイミングと、前記入力信号と１ビット後の信号との切り替わりタイミング間の信号を等化し、前記第３のサンプルホールド手段と前記第３の乗算手段と前記第４のサンプルホールド手段と前記第４の乗算手段と前記第２の加算手段とは、前記入力信号と１ビット前の信号との切り替わりタイミングにおける信号を等化することを特徴とする等化装置。【００７８】
（付記４）付記３記載の等化装置において、さらに、前記第１の加算信号及び前記第２の加算信号を入力とし、前記第１の加算信号及び前記第２の加算信号の第１．５ポストカーソル以降を除去する判定帰還型等化手段を備えることを特徴とする等化装置。【００７９】
（付記５）入力信号を遅延させる第１の遅延手段と、前記入力信号と前記第１の遅延手段から出力された信号とビット値の判定結果信号とを加算した加算信号を生成する加算手段と、前記加算信号が示すビット値をビット毎に判定して前記判定結果信号を前記加算手段へ帰還させる判定手段とを備えることを特徴とする等化装置。【００８０】
（付記６）付記５記載の等化装置において、さらに、前記判定手段と前記加算手段との間に設けられ、前記判定手段から出力された判定結果信号を保持し、この判定結果信号の２タップ目以降の信号を前記加算手段へ出力する信号保持手段を備え、前記第１の遅延手段は、前記入力信号を１ビット分遅延させることを特徴とする等化装置。【００８１】
（付記７）付記６記載の等化装置において、さらに、前記第１の遅延手段と前記加算手段との間に設けられ、前記第１の遅延手段から出力された信号に第１の係数を乗算した信号を前記加算手段へ出力する第１の乗算手段と、前記信号保持手段と前記加算手段との間に設けられ、前記信号保持手段から出力された信号に第２の係数を乗算した信号を前記加算手段へ出力する第２の乗算手段とを備えることを特徴とする等化装置。【００８２】
（付記８）付記５乃至付記７のいずれかに記載の等化装置において、さらに、前記加算手段の前段に設けられ、前記入力信号を遅延させて前記加算手段へ出力する第２の遅延手段を備えることを特徴とする等化装置。【００８３】
（付記９）所定のシンボル長の周期で変調された入力信号をサンプルホールドする第１のサンプルホールドステップと、この第１のサンプルホールドステップで得られた出力信号に第１の係数を乗算する第１の乗算ステップと、前記第１のサンプルホールドステップのサンプルホールドタイミングよりも前記入力信号の１シンボル長だけ遅れたタイミングで前記入力信号をサンプルホールドする第２のサンプルホールドステップと、この第２のサンプルホールドステップで得られた出力信号に第２の係数を乗算する第２の乗算ステップと、前記第１の乗算ステップで得られた出力信号と前記第２の乗算ステップで得られた出力信号とを加算し、加算信号を出力する加算ステップとを備えることを特徴とする等化方法。【００８４】
（付記１０）付記９記載の等化方法において、さらに、前記加算信号を入力とし、この加算信号の第２ポストカーソル以降を除去する判定帰還型等化ステップを備えることを特徴とする等化方法。【００８５】
（付記１１）所定のシンボル長の周期で変調された入力信号をサンプルホールドする第１のサンプルホールドステップと、この第１のサンプルホールドステップで得られた出力信号に第１の係数を乗算する第１の乗算ステップと、前記第１のサンプルホールドステップのサンプルホールドタイミングよりも前記入力信号の１シンボル長だけ遅れたタイミングで前記入力信号をサンプルホールドする第２のサンプルホールドステップと、この第２のサンプルホールドステップで得られた出力信号に第２の係数を乗算する第２の乗算ステップと、前記第１の乗算ステップで得られた出力信号と前記第２の乗算ステップで得られた出力信号とを加算し、第１の加算信号を出力する第１の加算ステップと、前記入力信号を前記第１のサンプルホールドステップのサンプルホールドタイミングと同じタイミングでサンプルホールドする第３のサンプルホールドステップと、この第３のサンプルホールドステップで得られた出力信号に第３の係数を乗算する第３の乗算ステップと、前記第３のサンプルホールドステップのサンプルホールドタイミングよりも前記入力信号の０．５シンボル長だけ遅れたタイミングで前記入力信号をサンプルホールドする第４のサンプルホールドステップと、この第４のサンプルホールドステップで得られた出力信号に第４の係数を乗算する第４の乗算ステップと、前記第３の乗算ステップで得られた出力信号と前記第４の乗算ステップで得られた出力信号とを加算し、第２の加算信号を出力する第２の加算ステップとを備え、前記第１のサンプルホールドステップと前記第１の乗算ステップと前記第２のサンプルホールドステップと前記第２の乗算ステップと前記第１の加算ステップとは、前記入力信号と１ビット前の信号との切り替わりのタイミングと、前記入力信号と１ビット後の信号との切り替わりタイミング間の信号を等化し、前記第３のサンプルホールドステップと前記第３の乗算ステップと前記第４のサンプルホールドステップと前記第４の乗算ステップと前記第２の加算ステップとは、前記入力信号と１ビット前の信号との切り替わりタイミングにおける信号を等化することを特徴とする等化方法。【００８６】
（付記１２）付記１１記載の等化方法において、さらに、前記第１の加算信号及び前記第２の加算信号を入力とし、前記第１の加算信号及び前記第２の加算信号の第２ポストカーソル以降を除去する判定帰還型等化ステップを備えることを特徴とする等化方法。【００８７】
（付記１３）入力信号を遅延させる第１の遅延ステップと、前記入力信号と前記第１の遅延ステップで遅延させた信号とビット値の判定結果信号とを加算した加算信号を生成する加算ステップと、前記加算信号が示すビット値をビット毎に判定して前記判定結果信号を前記加算ステップへ帰還させる判定ステップとを備えることを特徴とする等化方法。【００８８】
（付記１４）付記１３記載の等化方法において、さらに、前記判定ステップで得られた判定結果信号を保持し、この判定結果信号の２タップ目以降の信号を前記加算ステップへ帰還させる信号保持ステップを備え、前記第１の遅延ステップは、前記入力信号を１ビット分遅延させることを特徴とする等化方法。【００８９】
（付記１５）付記１４記載の等化方法において、さらに、前記第１の遅延ステップと前記加算ステップとの間に、前記第１の遅延ステップで遅延させた信号に第１の係数を乗算する第１の乗算ステップを備え、前記信号保持ステップと前記加算ステップとの間に、前記２タップ目以降の信号に第２の係数を乗算する第２の乗算ステップを備えることを特徴とする等化方法。【００９０】
（付記１６）付記１３乃至付記１５のいずれかに記載の等化方法において、さらに、前記加算ステップの前に、前記入力信号を遅延させる第２の遅延ステップを備えることを特徴とする等化方法。
（付記１７）付記９乃至付記１６のいずれかに記載の各ステップをコンピュータに実行させる等化プログラムを記録したことを特徴とするコンピュータ読み取り可能な記録媒体。【００９１】
以上、上記実施例を参照して本発明を説明したが、本発明は、上記実施例だけに限定されるものではない。本発明の構成や詳細は、上記実施例を適宜組み合わせて用いてもよく、さらに本発明の請求の範囲内において、適宜変更することもできる。
この出願は、２００９年９月１１日に出願された日本出願特願２００９−２１０９９８号を基礎とする優先権を主張し、その開示の内容を全てここに取り込む。
【産業上の利用可能性】
【００９２】
本発明は、入力信号の波形の劣化を等化する技術に適用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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