(57)【特許請求の範囲】
【請求項１】
基板上に、メモリトランジスタを有するメモリ部と、第１のトランジスタを有する駆動回路部と、を有し、
前記メモリトランジスタは、ボトムゲート型トランジスタであり、
ゲート電極と、
第１の半導体層と、
前記ゲート電極と前記第１の半導体層との間の電荷蓄積層と、
前記第１の半導体層と前記電荷蓄積層との間の第１の絶縁膜と、を有し、
前記第１の絶縁膜の厚さは、前記第１のトランジスタのゲート絶縁膜の厚さより小さく、
前記第１の半導体層のチャネル長方向の幅及び前記電荷蓄積層のチャネル長方向の幅は、前記ゲート電極のチャネル長方向の幅より大きく、前記第１の半導体層及び前記電荷蓄積層は、前記ゲート電極の両端部と重なることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の半導体層は、前記電荷蓄積層上に設けられており、
前記メモリトランジスタは、前記第１の半導体層上に第２の絶縁膜と、前記第２の絶縁膜上に第１の上部電極と、をさらに有することを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記第１のトランジスタは、
前記ゲート絶縁膜上の第２の半導体層と、
前記第２の半導体層上の第３の絶縁膜と、
前記第３の絶縁膜上の第２の上部電極と、を有することを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記第１の絶縁膜は、前記電荷蓄積層の表面を酸化したものであることを特徴とする半導体装置。
【請求項５】
基板上に、メモリトランジスタを有するメモリ部と、第１のトランジスタを有する駆動回路部と、を有し、
前記メモリトランジスタは、ボトムゲート型トランジスタであり、第１のゲート電極と、第１の半導体層と、前記第１のゲート電極と前記第１の半導体層との間の電荷蓄積層と、を有し、
前記第１のトランジスタは、第２のゲート電極と、第２の半導体層と、前記第２のゲート電極と前記第２の半導体層との間のゲート絶縁膜と、を有し、
前記ゲート絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜上の第２の絶縁膜とを有し、
前記第２の絶縁膜は、前記メモリトランジスタと共有されており、前記電荷蓄積層と前記第１の半導体層との間に設けられ、
前記第１の半導体層のチャネル長方向の幅及び前記電荷蓄積層のチャネル長方向の幅は、前記第１のゲート電極のチャネル長方向の幅より大きく、前記第１の半導体層及び前記電荷蓄積層は、前記第１のゲート電極の両端部と重なることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第２の絶縁膜は、前記電荷蓄積層の表面を酸化したものであることを特徴とする半導体装置。
【請求項７】
請求項５又は６において、
前記第２の絶縁膜の厚さは、前記第１の絶縁膜の厚さより小さいことを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか一において、
前記第１のトランジスタは、ボトムゲート型トランジスタであることを特徴とする半導体装置。
【請求項９】
請求項１乃至８のいずれか一において、
前記電荷蓄積層は、フローティング電極であることを特徴とする半導体装置。
【請求項１０】
請求項１乃至９のいずれか一に記載の半導体装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその作製方法に関し、特に半導体記憶素子を有する半導体装置
及びその作製方法に関する。
【背景技術】
【０００２】
近年、携帯型コンピュータ、携帯電話といった携帯機器に代表される多機能かつ高機能
な小型の半導体装置が急速に普及している。そしてこれに伴い、半導体装置を構成するメ
モリとして、トランジスタ型の半導体記憶素子（以下、「メモリトランジスタ」とも記す
）が注目されている。
【０００３】
半導体記憶素子の一つとして、データを電気的に書き換え可能であり、電源を切っても
データを記憶しておくことのできる不揮発性メモリの市場が拡大している。不揮発性メモ
リは、ＭＯＳトランジスタと類似の構造を有し、電荷を長期間蓄積することのできる領域
がチャネル形成領域上に設けられているところに特徴がある。フローティングゲート型の
不揮発性メモリは、チャネル形成領域上のトンネル絶縁膜を通して電荷蓄積層（フローテ
ィングゲート）に電荷を注入して保持させるものである。また、ＭＯＮＯＳ（Ｍｅｔａｌ
−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発
性メモリでは、電荷蓄積層での電荷のトラップ若しくはシリコンクラスタを電荷保持担体
として利用している。
【０００４】
これらの不揮発性メモリを構成するメモリトランジスタにおいては、半導体層と電荷蓄
積層との間に形成されるトンネル絶縁膜をできるだけ薄くする必要がある。トンネル絶縁
膜はトンネル電流が流れる程度の膜厚にしなければならないためである。
【０００５】
また、メモリトランジスタと同一基板上に形成されるトランジスタは、設けられる回路
毎によって構成が異なる。例えば、ロジック回路に設けられるトランジスタは高速動作が
必要とされるためゲート絶縁膜を薄く形成する必要がある。一方で、メモリトランジスタ
の制御（書き込み、消去、読み出し等）を行う回路に設けられているトランジスタは、メ
モリトランジスタに加わる電圧と同程度の高電圧が加わるため、トランジスタの破壊を防
止するためにゲート絶縁膜を厚く形成する必要がある。
【０００６】
引用文献１では、同一基板上に画素部、駆動回路部、メモリ部を一体形成し、メモリト
ランジスタのゲート絶縁膜を画素部や駆動回路部のゲート絶縁膜よりも薄く形成している
。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−３５６７８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
メモリトランジスタと周辺回路のトランジスタを同一基板上に形成する場合、メモリト
ランジスタのトンネル絶縁膜と周辺回路のトランジスタのゲート絶縁膜の構造や膜厚が異
なるため、トンネル絶縁膜やゲート絶縁膜の作り分けを行う必要がある。絶縁膜の作り分
けにより、半導体膜上に形成された不要な絶縁膜をエッチングして除去する場合、半導体
膜の表面がエッチングにより損傷し、特性不良が生じるおそれがある。また、不要な絶縁
膜の除去に伴い工程が増加する問題がある。
【０００９】
本発明は、上記問題に鑑み、同一基板上にメモリトランジスタとトランジスタを設ける
場合であっても、工程の簡略化を図ることを課題の一とする。又は、同一基板上にメモリ
トランジスタとトランジスタを設ける場合であっても、特性不良を抑制することを課題の
一とする。又は、同一基板上にメモリトランジスタとトランジスタを設ける場合であって
も、特性不良を抑制すると共に、書き込み、消去電圧の低減を図ることを課題の一とする
。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の作製方法の一は、基板上に第１の導電膜と第２の導電膜を形成し
、第１の導電膜上と第２の導電膜上に第１の絶縁膜を形成し、第１の導電膜上に第１の絶
縁膜を介して電荷蓄積層を選択的に形成し、第１の絶縁膜上と電荷蓄積層上に第２の絶縁
膜を形成し、第２の絶縁膜上に、第１の導電膜と重なる第１の半導体膜と、第２の導電膜
と重なる第２の半導体膜と、第１の導電膜及び第２の導電膜と重ならない第３の半導体膜
を形成し、第１の半導体膜、第２の半導体膜及び第３の半導体膜上に第３の絶縁膜を形成
し、第３の半導体膜の上方に第３の絶縁膜を介して第３の導電膜を形成する。また、第３
の導電膜を形成後、第１の半導体膜及び第２の半導体膜上にレジストを形成し、レジスト
及び第３の導電膜をマスクとして、第１の半導体膜、第２の半導体膜及び第３の半導体膜
に不純物元素を導入することができる。また、第２の絶縁膜及び第３の絶縁膜を、第１の
絶縁膜より薄く形成する。
【００１１】
また、本発明の半導体装置の作製方法の一は、基板上に第１の導電膜と第２の導電膜を
形成し、第１の導電膜上と第２の導電膜上に第１の絶縁膜を形成し、第１の導電膜上に第
１の絶縁膜を介して電荷蓄積層を選択的に形成し、第１の絶縁膜上と電荷蓄積層上に第２
の絶縁膜を形成し、第２の絶縁膜上に、第１の導電膜と重なる第１の半導体膜と、第２の
導電膜と重なる第２の半導体膜と、第１の導電膜及び第２の導電膜と重ならない第３の半
導体膜を形成し、第１の半導体膜、第２の半導体膜及び第３の半導体膜上に第３の絶縁膜
を形成し、第３の絶縁膜上に、第３の半導体膜と重なる第３の導電膜と、第１の半導体膜
と重なる第４の導電膜と、第２の半導体膜と重なる第５の導電膜を形成する。また、第３
の導電膜〜第５の導電膜を形成後、第３の導電膜、第４の導電膜及び第５の導電膜をマス
クとして、第１の半導体膜、第２の半導体膜及び第３の半導体膜に不純物元素を導入する
ことができる。また、第２の絶縁膜及び第３の絶縁膜を、第１の絶縁膜より薄く形成する
。
【００１２】
また、本発明の半導体装置の作製方法の一は、基板上に第１の導電膜と第２の導電膜を
形成し、第１の導電膜上と第２の導電膜上に第１の絶縁膜を形成し、第１の導電膜上に形
成された第１の絶縁膜を除去し、第１の導電膜上と第１の絶縁膜上に第２の絶縁膜を形成
し、第１の導電膜上に第２の絶縁膜を介して電荷蓄積層を選択的に形成し、電荷蓄積層上
にトンネル絶縁膜を選択的に形成し、トンネル絶縁膜上に第１の導電膜と重なる第１の半
導体膜を形成し、第２の絶縁膜上に、第２の導電膜と重なる第２の半導体膜と、第１の導
電膜及び第２の導電膜と重ならない第３の半導体膜を形成し、第１の半導体膜、第２の半
導体膜及び第３の半導体膜上に第３の絶縁膜を形成し、第３の半導体膜の上方に第３の絶
縁膜を介して第３の導電膜を形成する。また、第３の導電膜を形成後、第１の半導体膜及
び第２の半導体膜上にレジストを形成し、レジスト及び第３の導電膜をマスクとして、第
１の半導体膜、第２の半導体膜及び第３の半導体膜に不純物元素を導入することができる
。また、第２の絶縁膜及び第３の絶縁膜を、第１の絶縁膜より薄く形成する。
【００１３】
また、本発明の半導体装置の作製方法の一は、基板上に第１の導電膜と第２の導電膜を
形成し、第１の導電膜上と第２の導電膜上に第１の絶縁膜を形成し、第１の導電膜上に形
成された第１の絶縁膜を除去し、第１の導電膜上と第１の絶縁膜上に第２の絶縁膜を形成
し、第１の導電膜上に第２の絶縁膜を介して電荷蓄積層を選択的に形成し、電荷蓄積層上
にトンネル絶縁膜を選択的に形成し、トンネル絶縁膜上に第１の導電膜と重なる第１の半
導体膜を形成し、第２の絶縁膜上に、第２の導電膜と重なる第２の半導体膜と、第１の導
電膜及び第２の導電膜と重ならない第３の半導体膜を形成し、第１の半導体膜、第２の半
導体膜及び第３の半導体膜上に第３の絶縁膜を形成し、第３の絶縁膜上に、第３の半導体
膜と重なる第３の導電膜と、第１の半導体膜と重なる第４の導電膜と、第２の半導体膜と
重なる第５の導電膜を形成する。また、第３の導電膜〜第５の導電膜を形成後、第３の導
電膜、第４の導電膜及び第５の導電膜をマスクとして、第１の半導体膜、第２の半導体膜
及び第３の半導体膜に不純物元素を導入することができる。また、第２の絶縁膜及び第３
の絶縁膜を、第１の絶縁膜より薄く形成する。
【００１４】
本発明の半導体装置の一は、基板上に設けられたメモリトランジスタ、第１のトランジ
スタ及び第２のトランジスタを有し、メモリトランジスタは、基板上に設けられた第１の
導電膜と、第１の導電膜上に設けられた第１の絶縁膜と、第１の絶縁膜上に設けられた電
荷蓄積層と、電荷蓄積層上に設けられ第１の絶縁膜より膜厚が小さい第２の絶縁膜と、第
２の絶縁膜上に設けられた第１の半導体膜とを有し、第１のトランジスタは、基板上に設
けられた第２の導電膜と、第２の導電膜上に設けられた第１の絶縁膜と、第１の絶縁膜上
に設けられた第２の絶縁膜と、第２の絶縁膜上に設けられた第２の半導体膜とを有し、第
２のトランジスタは、基板上に第１の絶縁膜及び第２の絶縁膜を介して設けられた第３の
半導体膜と、第３の半導体膜上に設けられ、第１の絶縁膜より膜厚が小さい第３の絶縁膜
と、第３の絶縁膜上に設けられた第３の導電膜とを有する。
【００１５】
また、本発明の半導体装置の一は、基板上に設けられたメモリトランジスタ、第１のト
ランジスタ及び第２のトランジスタを有し、メモリトランジスタは、基板上に設けられた
第１の導電膜と、第１の導電膜上に設けられた第２の絶縁膜と、第２の絶縁膜上に設けら
れた電荷蓄積層と、電荷蓄積層上に設けられたトンネル絶縁膜と、トンネル絶縁膜上に設
けられた第１の半導体膜とを有し、第１のトランジスタは、基板上に設けられた第２の導
電膜と、第２の導電膜上に設けられ第２の絶縁膜より膜厚が大きい第１の絶縁膜と、第１
の絶縁膜上に設けられた第２の絶縁膜と、第２の絶縁膜上に設けられた第２の半導体膜と
を有し、第２のトランジスタは、基板上に第１の絶縁膜及び第２の絶縁膜を介して設けら
れた第３の半導体膜と、第３の半導体膜上に設けられ、第１の絶縁膜より膜厚が小さい第
３の絶縁膜と、第３の絶縁膜上に設けられた第３の導電膜とを有する。
【発明の効果】
【００１６】
メモリトランジスタと、ゲート絶縁膜の膜厚が異なる複数の薄膜トランジスタとを同一
の基板上に設ける場合において、メモリトランジスタと一部の薄膜トランジスタをボトム
ゲート型の構造で設け、他の薄膜トランジスタをトップゲート型の構造で設けることによ
り、作製プロセスの簡略化を図ることができる。
【００１７】
また、メモリトランジスタと、ゲート絶縁膜の膜厚が異なる複数の薄膜トランジスタとを
同一の基板上に設ける場合において、ゲート絶縁膜の膜厚に応じて薄膜トランジスタをト
ップゲート型とボトムゲート型の構造とすることにより、半導体膜上に接して形成された
絶縁膜をエッチングにより除去する工程を省略し、トランジスタの特性不良を低減するこ
とができる。
【００１８】
また、メモリトランジスタをボトムゲート型の構造で設け、電荷蓄積層への電子の注入や
放出をゲート電極の端部を利用することによって、書き込み、消去電圧を低減することが
可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の半導体装置の作製方法の一例を示す図。
【図２】本発明の半導体装置の作製方法の一例を示す図。
【図３】本発明の半導体装置の作製方法の一例を示す図。
【図４】本発明の半導体装置の作製方法の一例を示す図。
【図５】本発明の半導体装置の作製方法の一例を示す図。
【図６】本発明の半導体装置の一例を示す図。
【図７】本発明の半導体装置の作製方法の一例を示す図。
【図８】本発明の半導体装置の一例を示す図。
【図９】本発明の半導体装置の動作の一例を示す図。
【図１０】本発明の半導体装置の動作の一例を示す図。
【図１１】本発明の半導体装置の使用形態の一例を示す図。
【図１２】本発明の半導体装置の使用形態の一例を示す図。
【図１３】本発明の半導体装置の使用形態の一例を示す図。
【図１４】本発明の半導体装置の作製方法の一例を示す図。
【図１５】本発明の半導体装置の作製方法の一例を示す図。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について図面を参照しながら説明する。ただし、本発明は多
くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱するこ
となくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。し
たがって、本実施の形態の記載内容に限定して解釈されるものではない。なお、本明細書
中の図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その
説明は省略する場合がある。
【００２１】
（実施の形態１）
本実施の形態では、メモリトランジスタを具備する半導体装置及びその作製方法の一例
に関し図１〜図３を参照して説明する。
【００２２】
以下の説明では、メモリトランジスタと、耐圧を要する（高耐圧用）薄膜トランジスタ
と、高速動作を要する（高速動作用）薄膜トランジスタとを同一基板上に形成する場合に
関して説明する。高耐圧用の薄膜トランジスタのゲート絶縁膜は、高速動作用の薄膜トラ
ンジスタのゲート絶縁膜より厚く形成する。
【００２３】
まず、基板１００上に絶縁膜１０１を介して導電膜１０２ａ、１０２ｂを形成する（図
１（Ａ）参照）。
【００２４】
基板１００は、ガラス基板、金属基板やステンレス基板、本工程の処理温度に耐えうる
耐熱性があるプラスチック基板等を用いるとよい。このような基板であれば、その面積や
形状に大きな制限はないため、例えば、１辺が１メートル以上であって、矩形状のものを
用いれば、生産性を格段に向上させることができる。このような利点は、円形のシリコン
基板を用いる場合と比較すると、大きな優位点である。従って、集積回路部を大きく形成
した場合であっても、シリコン基板を用いる場合と比較して低コスト化を実現することが
できる。
【００２５】
絶縁膜１０１は、ＣＶＤ法やスパッタリング法等により、珪素の酸化物または珪素の窒
化物を含む膜（例えば、酸化珪素（ＳｉＯｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞
ｙ）膜、窒化珪素（ＳｉＮｘ）膜、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）膜等）を単
層又は積層で形成する。
【００２６】
導電膜１０２ａ、１０２ｂは、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ
）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、シリ
コン（Ｓｉ）等から選択された元素でなる膜、またはこれらの元素の窒化物でなる膜（代
表的には、窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組
み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、または前記元素のシリ
サイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜、ニッケルシリサ
イド膜）を用いることができる。また、導電膜１０２ａ、１０２ｂは、複数の導電膜を積
層させた構造で設けてもよく、例えば、膜厚が２０ｎｍ〜１００ｎｍの窒化タンタル膜と
、膜厚が１００ｎｍ〜４００ｎｍのタングステン膜を順に積層させた構造で設けることが
できる。タングステンや窒化タンタルは、耐熱性が高いため、導電膜を形成した後に、熱
活性化を目的とした加熱処理を行うことができる。また、導電膜１０２ａ、１０２ｂは、
絶縁膜１０１を介さずに基板１００上に直接設けてもよい。
【００２７】
なお、導電膜１０２ａはメモリトランジスタのゲート電極として機能し、導電膜１０２
ｂは高耐圧用の薄膜トランジスタのゲート電極として機能する。
【００２８】
次に、基板１００、導電膜１０２ａ、１０２ｂ上に第１の絶縁膜１０３を形成し、当該
第１の絶縁膜１０３上に電荷蓄積層１０４を形成する（図１（Ｂ）参照）。
【００２９】
第１の絶縁膜１０３は、ＣＶＤ法、スパッタリング法等により、珪素の酸化物または珪
素の窒化物を含む膜（例えば、酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化珪素
膜等）を単層又は積層で形成する。
【００３０】
第１の絶縁膜１０３は、高耐圧用の薄膜トランジスタにおけるゲート絶縁膜の一部、メ
モリトランジスタにおける電荷蓄積層とゲート電極間に設けられる絶縁膜となる。ここで
は、第１の絶縁膜１０３として酸化珪素膜又は酸化窒化珪素膜を用い、膜厚を２０ｎｍ〜
６０ｎｍ、好ましくは３０ｎｍ〜５５ｎｍで設ける。このように、メモリトランジスタと
高耐圧用の薄膜トランジスタにおいて、絶縁膜を共有して設けることにより、工程の簡略
化を図ることができる。
【００３１】
電荷蓄積層１０４は、ＣＶＤ法、スパッタリング法等により、膜中に電荷をトラップす
る欠陥を有している絶縁膜、又は導電性粒子又はシリコン等の半導体粒子を含む絶縁膜で
形成することができる。例えば、電荷蓄積層１０４として、窒素を含む絶縁膜、例えば、
窒化珪素膜、窒化酸化珪素膜、酸化窒化珪素膜又はこれらの絶縁膜中に導電性粒子や半導
体粒子が含まれた膜を利用することができる。このように、電荷蓄積層１０４として窒素
を含む絶縁膜で設けることによって、ＭＯＮＯＳ型のメモリトランジスタとすることがで
きる。
【００３２】
なお、メモリトランジスタはＭＯＮＯＳ型に限られず、電荷蓄積層１０４として導電性
を有する膜で設けてもよい。例えば、電荷蓄積層１０４として、タングステン（Ｗ）、タ
ンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、シリコン（Ｓ
ｉ）から選ばれた元素でなる膜、または前記元素の窒化物でなる膜（代表的には、窒化タ
ングステン膜、窒化タンタル膜、窒化チタン膜）、または前記元素のシリサイド膜（代表
的にはタングステンシリサイド膜、チタンシリサイド膜）を用いることができる。シリコ
ン膜に対しては、リンやボロンなどの不純物を添加してもよい。このように、電荷蓄積層
１０４として導電性を有する膜で設けることによって、フローティングゲート型のメモリ
トランジスタとすることができる。
【００３３】
本実施の形態では、電荷蓄積層１０４としてタングステン（Ｗ）を用い、膜厚を５ｎｍ
〜１００ｎｍ、好ましくは１０ｎｍ〜５０ｎｍで設ける。つまり、メモリトランジスタと
してフローティングゲート型で設ける場合を示す。
【００３４】
次に、電荷蓄積層１０４を選択的に除去して一部を残存させる（図１（Ｃ）参照）。こ
こでは、メモリトランジスタを構成する導電膜１０２ａ上に設けられた電荷蓄積層を少な
くとも残存させるようにエッチングを行う。電荷蓄積層１０４は、導電膜１０２ａの幅よ
り小さくなるように設けてもよいし、図１（Ｃ）に示すように導電膜１０２ａの幅より大
きくなるように設けてもよい。
【００３５】
次に、残存した電荷蓄積層１０４及び露出した第１の絶縁膜１０３上に第２の絶縁膜１
０５を形成し、当該第２の絶縁膜１０５上に半導体膜１０６を形成する（図１（Ｄ）参照
）。
【００３６】
第２の絶縁膜１０５は、ＣＶＤ法、スパッタリング法等を用いて、珪素の酸化物または
珪素の窒化物を含む膜（例えば、酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化珪
素膜等）を単層又は積層で形成する。
【００３７】
第２の絶縁膜１０５は、メモリトランジスタのトンネル絶縁膜として機能する。ここで
は、第２の絶縁膜１０５として酸化珪素又は酸化窒化珪素を用い、膜厚を５ｎｍ〜２０ｎ
ｍ、好ましくは５ｎｍ〜１５ｎｍで設ける。また、第２の絶縁膜１０５は、高耐圧用の薄
膜トランジスタのゲート絶縁膜の一部となる。本実施の形態では、高耐圧の薄膜トランジ
スタのゲート絶縁膜は第１の絶縁膜１０３及び第２の絶縁膜１０５の積層構造となる。こ
のように、メモリトランジスタを構成する絶縁膜と薄膜トランジスタのゲート絶縁膜を共
有して設けることにより工程の簡略化を図ることができる。
【００３８】
半導体膜１０６は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５〜２
００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。半導体膜１０６としては、
例えば、非晶質珪素膜を形成すればよい。
【００３９】
また非晶質の半導体膜１０６にレーザー光を照射して結晶化を行ってもよい。なお、レ
ーザー光の照射と、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長
する金属元素を用いる熱結晶化法とを組み合わせた方法等により非晶質の半導体膜１０６
の結晶化を行ってもよい。
【００４０】
本実施の形態では、半導体膜１０６の結晶化を行った後に半導体膜１０６を所望の形状
にエッチングして、結晶質の半導体膜１０６ａ、１０６ｂ、１０６ｃを形成する（図２（
Ａ）参照）。半導体膜１０６ａは導電膜１０２ａと重なるように形成し、半導体膜１０６
ｂは導電膜１０２ｂと重なるように形成し、半導体膜１０６ｃは導電膜１０２ａ、１０２
ｂとは重ならないように形成する。
【００４１】
形成された半導体膜１０６ａはメモリトランジスタのチャネル形成領域を形成し、半導
体膜１０６ｂは高耐圧用の薄膜トランジスタのチャネル形成領域を形成し、半導体膜１０
６ｃは高速動作用の薄膜トランジスタのチャネル形成領域を形成する。
【００４２】
次に、半導体膜１０６ａ〜１０６ｃ上に第３の絶縁膜１０７を形成する（図２（Ｂ）参
照）。
【００４３】
第３の絶縁膜１０７は、ＣＶＤ法、スパッタリング法等を用いて、珪素の酸化物または
珪素の窒化物を含む膜（例えば、酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化珪
素膜等）を単層又は積層で形成する。又は、プラズマ処理を行い、半導体膜の表面を酸化
又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、
酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成
する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密
度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（
ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によ
って、半導体膜の表面を酸化又は窒化することができる。また、ＣＶＤ法、スパッタリン
グ法等を用いて、珪素の酸化物または珪素の窒化物を含む膜を形成した後、当該形成した
絶縁膜にプラズマ処理を行ってもよい。
【００４４】
また、第３の絶縁膜１０７は、高速動作用の薄膜トランジスタのゲート絶縁膜となる。
ここでは、第３の絶縁膜１０７として酸化珪素膜又は酸化窒化珪素膜を用い、膜厚を３ｎ
ｍ〜２５ｎｍ、好ましくは５ｎｍ〜２０ｎｍで設ける。つまり、高耐圧用の薄膜トランジ
スタのゲート絶縁膜より薄く設ける。
【００４５】
次に、第３の絶縁膜１０７上に導電膜１０８を形成する（図２（Ｃ）参照）。
【００４６】
導電膜１０８は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデ
ン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、シリコン（Ｓｉ）
等から選択された元素でなる膜、またはこれらの元素の窒化物でなる膜（代表的には、窒
化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合
金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）、または前記元素のシリサイド膜
（代表的にはタングステンシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜）
を単層又は積層して設ける。
【００４７】
次に、導電膜１０８をエッチングして、半導体膜１０６ｃの上方に一部を残存させる（
図２（Ｄ）参照）。残存した導電膜１０８は、高速動作を要する薄膜トランジスタのゲー
ト電極として機能する。
【００４８】
次に、半導体膜１０６ａ、半導体膜１０６ｂの一部と重なるようにレジスト１０９を設
け、当該レジスト１０９及び導電膜１０８をマスクとして半導体膜１０６ａ〜半導体膜１
０６ｃに不純物元素を導入してソース領域又はドレイン領域として機能する不純物領域１
１０ａ〜不純物領域１１０ｃを形成する（図３（Ａ）参照）。
【００４９】
その結果、ボトムゲート型のメモリトランジスタ１２０ａ、ボトムゲート型の高耐圧用
の薄膜トランジスタ１２０ｂ、トップゲート型の高速動作用の薄膜トランジスタ１２０ｃ
を形成することができる。
【００５０】
導入する不純物元素は、ｎ型の不純物元素又はｐ型の不純物元素を用いる。ｎ型の不純
物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型の不純物元素
としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることがで
きる。ここでは、半導体膜１０６ａ〜１０６ｃに高濃度のリン（Ｐ）を導入し、ｎ型の不
純物領域１１０ａ〜１１０ｃを形成する。もちろんボロン（Ｂ）を導入して、ｐ型の不純
物領域を形成してもよい。
【００５１】
半導体膜１０６ｃに形成される不純物領域１１０ｃは、導電膜１０８をマスクとして用
いることができるため、自己整合的に形成することができる。
【００５２】
このように、同一基板上に形成されるメモリトランジスタ及び薄膜トランジスタの一部
をボトムゲート型とし、その他の薄膜トランジスタをトップゲート型で設けることによっ
て、メモリトランジスタのトンネル絶縁膜やトランジスタのゲート絶縁膜の膜厚が異なる
場合であっても、不要なゲート絶縁膜のエッチング工程を減らし、エッチングによる半導
体膜へのダメージを抑制することが可能となる。
【００５３】
次に、導電膜１０８及び第３の絶縁膜１０７上に層間絶縁膜となる絶縁膜１１１を形成
する（図３（Ｂ）参照）。
【００５４】
絶縁膜１１１は、ＣＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法、スクリーン印
刷法等により、シリコンの酸化物やシリコンの窒化物等の無機材料、ポリイミド、ポリア
ミド、ベンゾシクロブテン系樹脂、、アクリルポリマー、エポキシ樹脂等の有機材料やシ
ロキサン材料等により、単層または積層で形成する。例えば、絶縁膜１１１を、窒化酸化
シリコン膜と酸化窒化シリコン膜の２層の積層構造で設けることができる。なお、シロキ
サン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓ
ｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含
む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。有機基はフルオロ基含ん
でも良い。
【００５５】
次に絶縁膜１１１に上にメモリトランジスタ１２０ａ、高耐圧用の薄膜トランジスタ１
２０ｂ、高速動作用の薄膜トランジスタ１２０ｃのソース電極又はドレイン電極として機
能しうる導電膜１１２を形成する（図３（Ｃ）参照）。
【００５６】
導電膜１１２は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タン
グステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（
Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオ
ジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を
主成分とする合金若しくは化合物で、単層又は積層で形成する。アルミニウムを主成分と
する合金とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニ
ウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む材料に相当する
。
【００５７】
以上の工程によりメモリトランジスタを具備する半導体装置を得ることができる。
【００５８】
なお、本実施の形態において、薄膜トランジスタは、様々な形態のトランジスタを適用
させることが出来る。例えば、ゲート電極が２個以上になっているマルチゲート構造を用
いてもよい。マルチゲート構造にすると、形式上チャネル領域が直列に接続されるような
構成となるため、複数のトランジスタが直列に接続されたような構成となる。マルチゲー
ト構造にすることにより、オフ電流の低減や、トランジスタの耐圧を向上させることによ
る信頼性の向上や、飽和領域で動作する時に、ドレインとソース間電圧が変化しても、ド
レインとソース間電流があまり変化せず、フラットな特性にすることなどができる。
【００５９】
また、半導体膜において、チャネル形成領域とソース領域又はドレイン領域となる不純
物領域との間にＬＤＤ領域を設けた構成としてもよい。ＬＤＤ領域を設けることにより、
オフ電流の低減や、トランジスタの耐圧を向上させることによる信頼性の向上や、飽和領
域で動作する時に、ドレインとソース間電圧が変化しても、ドレインとソース間電流があ
まり変化せず、フラットな特性にすることができる。
【００６０】
なお、本実施の形態は、本明細書の他の実施の形態で示した半導体装置の構成と適宜組
み合わせることができる。
【００６１】
（実施の形態２）
本実施の形態では、上記実施の形態と異なる半導体装置及びその作製方法について図面
を参照して説明する。具体的には、メモリトランジスタの絶縁膜（ゲート電極と電荷蓄積
層との間に設けられた絶縁膜）を高耐圧用の薄膜トランジスタのゲート絶縁膜より薄く設
けるＭＯＮＯＳ型のメモリトランジスタに関して説明する。
【００６２】
まず、基板１００上に絶縁膜１０１を介して導電膜１０２ａ、１０２ｂを形成する（図
４（Ａ）参照）。導電膜１０２ａはメモリトランジスタのゲート電極となり、導電膜１０
２ｂは高耐圧用の薄膜トランジスタのゲート電極となる。
【００６３】
次に、基板１００、導電膜１０２ａ、１０２ｂ上に第１の絶縁膜１０３を形成する（図
４（Ｂ）参照）。本実施の形態において、第１の絶縁膜１０３は、高耐圧用の薄膜トラン
ジスタのゲート絶縁膜の一部となる。ここでは、第１の絶縁膜１０３として酸化窒化珪素
を用い、膜厚を１０ｎｍ〜６０ｎｍ、好ましくは２０ｎｍ〜４０ｎｍで設ける。
【００６４】
次に、導電膜１０２ａ上に形成された第１の絶縁膜１０３を除去する（図４（Ｃ）参照
）。
【００６５】
次に、導電膜１０２ａ上及び第１の絶縁膜１０３上に第２の絶縁膜２０３を形成し、当
該第２の絶縁膜２０３上に電荷蓄積層２０４を形成する（図４（Ｄ）参照）。電荷蓄積層
２０４は、ＣＶＤ法、スパッタリング法等により、窒素を含む絶縁膜、例えば、窒化シリ
コン膜、窒化酸化シリコン膜、酸化窒化シリコン膜又はこれらの絶縁膜中に導電性粒子や
半導体粒子が含まれた膜で形成する。本実施の形態では、電荷蓄積層２０４として窒化シ
リコンを用い、膜厚を３ｎｍ〜４０ｎｍ、好ましくは５ｎｍ〜２０ｎｍで設ける。第２の
絶縁膜２０３は、ＣＶＤ法、スパッタリング法等により、酸化珪素膜、酸化窒化珪素膜等
を用いて単層又は積層で形成する。なお、ここでは、第２の絶縁膜２０３として酸化窒化
シリコンを用い、膜厚を３ｎｍ〜１５ｎｍ、好ましくは５ｎｍ〜１０ｎｍで設ける。なお
、第２の絶縁膜２０３は必ずしも設けなくてもよい。第２の絶縁膜２０３を設けない場合
には、ＭＮＯＳ型となる。
【００６６】
次に、電荷蓄積層２０４を選択的に除去して一部を残存させる（図５（Ａ）参照）。こ
こでは、メモリトランジスタを構成する導電膜１０２ａ上に設けられた電荷蓄積層を少な
くとも残存させるようにエッチングを行う。なお、本実施の形態において、電荷蓄積層２
０４は絶縁膜であるため、電荷蓄積層２０４を除去しない構成としてもよいし、メモリト
ランジスタ間の電荷蓄積層２０４を除去してメモリトランジスタ毎に分離してもよい。
【００６７】
次に、少なくとも導電膜１０２ａの上方に絶縁膜２０５を形成する（図５（Ｂ）参照）
。絶縁膜２０５はＭＯＮＯＳ型のメモリトランジスタのトンネル絶縁膜となるため、膜厚
を小さく形成することが好ましい。ここでは、プラズマ処理を行い、電荷蓄積層２０４の
表面を酸化することで絶縁膜２０５を形成する。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの
希ガスと、酸素、酸化窒素、水素などの混合ガスを導入したプラズマ処理で形成する。こ
の場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラ
ズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジ
カルを含む場合もある）によって、電荷蓄積層２０４の表面を酸化することができる。こ
こでは、プラズマ処理により、絶縁膜２０５として酸化珪素膜又は酸化窒化珪素膜を１ｎ
ｍ〜５ｎｍ、好ましくは２ｎｍ〜４ｎｍで形成する。
【００６８】
また、プラズマ処理を行うことによって、第２の絶縁膜２０３の表面を改質することも
できる。
【００６９】
ここでは、プラズマ処理により絶縁膜２０５を形成する場合を示したが、もちろん、Ｃ
ＶＤ法やスパッタリング法等により、酸化珪素膜又は窒化珪素膜を形成してもよいし、形
成した絶縁膜にプラズマ処理を行ってもよい。
【００７０】
次に、絶縁膜２０５及び第２の絶縁膜２０３上に半導体膜１０６を形成する（図５（Ｃ
）参照）。
【００７１】
その後、上記図２（Ａ）〜図３（Ｃ）まで同様の工程を経ることによって、ＭＯＮＯＳ
型のメモリトランジスタを有する半導体装置を得ることができる（図５（Ｄ）参照）。な
お、本実施の形態の半導体装置において、メモリトランジスタ１２０ａ及び高耐圧用の薄
膜トランジスタ１２０ｂはボトムゲート型の構造となり、高速動作用の薄膜トランジスタ
１２０ｃはトップゲート型の構造となる。
【００７２】
本実施の形態では、メモリトランジスタ１２０ａの絶縁膜（導電膜１０２ａと電荷蓄積
層２０４との間に設けられた第２の絶縁膜２０３）と高耐圧用の薄膜トランジスタ１２０
ｂのゲート絶縁膜（第１の絶縁膜１０３と第２の絶縁膜２０３）の膜厚が異なるため、上
記図４（Ｃ）において不要なゲート絶縁膜（すなわち、導電膜１０２ａ上に形成された第
１の絶縁膜１０３）のエッチングを行っているが、メモリトランジスタ１２０ａをボトム
ゲート構造とすることにより不要なゲート絶縁膜の除去に伴い半導体膜１０６へダメージ
が加わる問題を解消することができる。
【００７３】
なお、本実施の形態では、メモリトランジスタと高耐圧用の薄膜トランジスタをボトム
ゲート構造で設け、高速動作用の薄膜トランジスタをトップゲート構造で設けた例を示し
たがこれに限られない。例えば、メモリトランジスタの絶縁膜（ゲート電極と電荷蓄積層
との間に設けられた絶縁膜）と高速動作用の薄膜トランジスタのゲート絶縁膜を共有して
設けることができる場合には、メモリトランジスタと高速動作用の薄膜トランジスタをボ
トムゲート構造で設け、高耐圧用の薄膜トランジスタをトップゲート構造で設けてもよい
。この場合の作製方法について、以下に図１４、図１５を参照して説明する。
【００７４】
まず、基板１００上に絶縁膜１０１を介して導電膜１０２ａ、１０２ｃを形成する（図
１４（Ａ）参照）。導電膜１０２ａはメモリトランジスタのゲート電極となり、導電膜１
０２ｃは高耐圧用の薄膜トランジスタのゲート電極となる。
【００７５】
次に、基板１００、導電膜１０２ａ、１０２ｃ上に第１の絶縁膜１０３を形成し、当該
第１の絶縁膜１０３上に電荷蓄積層２０４を形成する（図１４（Ｂ）参照）。図１４、図
１５において、第１の絶縁膜１０３は、高速動作用の薄膜トランジスタのゲート絶縁膜、
メモリトランジスタの電荷蓄積層とゲート電極間に設けられる絶縁膜となる。
【００７６】
次に、電荷蓄積層２０４を導電膜１０２ａ上に少なくとも残存させるようにエッチング
を行い、残存した電荷蓄積層２０４上に絶縁膜２０５を形成する（図１４（Ｃ）参照）。
絶縁膜２０５は、プラズマ処理により電荷蓄積層２０４を酸化して形成することができる
。なお、電荷蓄積層２０４のエッチングは必ずしも行う必要はない。
【００７７】
次に、導電膜１０２ａと重なるように絶縁膜２０５上に半導体膜１０６ａを形成し、導
電膜１０２ｃと重なるように第１の絶縁膜１０３上に半導体膜１０６ｃを形成し、導電膜
１０２ａ、１０２ｃと重ならないように第１の絶縁膜１０３上に半導体膜１０６ｂを形成
する（図１４（Ｄ）参照）。
【００７８】
次に、半導体膜１０６ａ〜１０６ｃ上に第３の絶縁膜１０７を形成する（図１５（Ａ）
参照）。ここでは、第３の絶縁膜１０７は高耐圧用の薄膜トランジスタのゲート絶縁膜と
なる。
【００７９】
次に、第３の絶縁膜１０７上に導電膜１０８を選択的に形成する（図１５（Ｂ）参照）
。導電膜１０８は高耐圧用の薄膜トランジスタのゲート電極となる。
【００８０】
その後、図３（Ａ）〜（Ｃ）まで同様の工程を経ることによって、ボトムゲート型のメ
モリトランジスタ１２０ａ及び高速動作用の薄膜トランジスタ１２０ｃと、トップゲート
型の高耐圧用の薄膜トランジスタ１２０ｂを得ることができる（図１５（Ｃ）参照）。
【００８１】
このように、ゲート絶縁膜の膜厚が異なる薄膜トランジスタを設ける場合であっても、
メモリトランジスタ１２０ａの第１の絶縁膜１０３（ゲート電極１０２ａと電荷蓄積層２
０４との間に設けられた第１の絶縁膜１０３）と薄膜トランジスタ（ここでは高速動作用
の薄膜トランジスタ１２０ｃ）のゲート絶縁膜１０３を共有して設けることにより、プロ
セスの簡略化を図ることができる。また、半導体膜に接して形成される不要な絶縁膜のエ
ッチング工程をなくすことによって、半導体膜へのダメージを抑制することができる。
【００８２】
なお、本実施の形態は、本明細書の他の実施の形態で示した半導体装置の構成と適宜組
み合わせることができる。
【００８３】
（実施の形態３）
本実施の形態では、上記実施の形態と異なる半導体装置の構成に関して図面を参照して
説明する。具体的には、メモリトランジスタ、高耐圧用の薄膜トランジスタに上部ゲート
電極を設けた構成に関して説明する。
【００８４】
本実施の形態で示す半導体装置は、上記図３に示した半導体装置において、ボトムゲー
ト型のメモリトランジスタ１２０ａ及び高耐圧用の薄膜トランジスタ１２０ｂに上部電極
となる導電膜２０８を設けた構成となっている（図６（Ａ）参照）。
【００８５】
導電膜２０８を設けることによって、しきい値の制御が可能となり、高速動作と低消費
電力化を任意に可変できる。
【００８６】
もちろん、上記実施の形態２で示した構成において、メモリトランジスタ１２０ａや高
耐圧用の薄膜トランジスタ１２０ｂに上部電極となる導電膜２０８を設けた構成としても
よい（図６（Ｂ）参照）。
【００８７】
次に、ボトムゲート型のメモリトランジスタ１２０ａ及び高耐圧用の薄膜トランジスタ
１２０ｂに上部ゲート電極を形成する方法に関して図７を参照して説明する。
【００８８】
まず、上記実施の形態１で示したように図１（Ａ）〜図２（Ｃ）まで同様に形成した後
、導電膜１０８を選択的にエッチングして半導体膜１０６ａ、１０６ｂ、１０６ｃの上方
にゲート電極となる導電膜２０８、１０８を形成する（図７（Ａ）参照）。
【００８９】
次に、導電膜１０８、導電膜２０８をマスクとして、半導体膜１０６ａ〜１０６ｃに不
純物元素を導入することにより、不純物領域１１０ａ〜１１０ｃを形成し、メモリトラン
ジスタ１２０ａ、高耐圧用の薄膜トランジスタ１２０ｂ、高速動作用の薄膜トランジスタ
１２０ｃを形成する（図７（Ｂ）参照）。
【００９０】
次に、導電膜１０８、２０８を覆うように層間絶縁膜となる絶縁膜１１１を形成し、絶
縁膜１１１に上にメモリトランジスタ１２０ａ、高耐圧用の薄膜トランジスタ１２０ｂ、
高速動作用の薄膜トランジスタ１２０ｃのソース電極又はドレイン電極として機能しうる
導電膜１１２を形成する（図７（Ｃ）参照）。
【００９１】
なお、本実施の形態では、メモリトランジスタ及び高耐圧用の薄膜トランジスタの双方
に上部電極を設けた構成を示したが、メモリトランジスタ及び高耐圧用の薄膜トランジス
タのいずれか一方に上部電極を設けた構成としてもよい。
【００９２】
なお、本実施の形態は、本明細書の他の実施の形態で示した半導体装置の構成と適宜組
み合わせることができる。
【００９３】
（実施の形態４）
本実施の形態では、上記実施の形態で示したメモリトランジスタの構成に関して説明す
る。具体的には、ボトムゲート構造で設けられたＭＯＮＯＳ型のメモリトランジスタの多
値化に関して説明する。
【００９４】
本実施の形態で示すメモリトランジスタは、半導体膜３０６の下方に設けられたゲート
電極３０２の端部に電界が集中することを利用して、電荷蓄積層３０４において半導体膜
３０６とゲート電極３０２の端部との間に設けられた領域に選択的に電荷を注入する（図
８（Ａ）参照）。ゲート電極３０２の両端部への電界の集中を利用することによって、書
き込み電圧及び消去電圧を低減することができる。
【００９５】
以下に、メモリトランジスタの動作に関して図面を参照して説明する。なお、以下の説
明において示す動作電圧の値は、一例であって、その値に限られるわけではない。
【００９６】
一般的に、電荷蓄積層３０４に電子を注入するには、熱電子を利用する方法と、Ｆ−Ｎ
型トンネル電流を利用する方法がある。熱電子を利用する場合には、正の電圧をゲート電
極３０２に印加して、ドレインに高電圧を印加して熱電子を発生させる。それにより、熱
電子を電荷蓄積層３０４に注入することができる。Ｆ−Ｎ型トンネル電流を利用する場合
には、正の電圧をゲート電極３０２に印加して半導体膜３０６のチャネル形成領域からＦ
−Ｎ型トンネル電流により電荷蓄積層３０４に電子を注入する。
【００９７】
本実施の形態では、ゲート電極３０２の両端部をそれぞれ利用し、電荷蓄積層３０４に
おいて半導体膜３０６とゲート電極３０２の両端部との間に設けられた領域にそれぞれ電
子を蓄積させる場合について示す。
【００９８】
図９（Ａ）は、熱電子により電荷蓄積層３０４の第１の領域３０４ａに電子を注入する
ときの印加電圧を示している。例えば、ゲート電極３０２に正の電圧（８Ｖ〜１４Ｖ（こ
こでは１２Ｖ））を印加するとともに、半導体膜３０６の第１の不純物領域３０６ａ（ソ
ース領域）は８Ｖ、第２の不純物領域３０６ｂ（ドレイン領域）は０Ｖとする。その結果
、第１の不純物領域３０６ａ側に位置するゲート電極３０２の端部に電界が集中し、半導
体膜３０６のチャネル形成領域を流れる電子は絶縁膜３０５を介して電荷蓄積層３０４の
第１の領域３０４ａに注入されトラップされる。このように、ゲート電極３０２の端部へ
の電界の集中を利用することによって、書き込み電圧を低減することができる。
【００９９】
電荷蓄積層３０４の第１の領域３０４ａに電子が保持されている間は、メモリトランジ
スタのしきい値電圧は正の方向にシフトする。この状態を、第１の状態とすることができ
る。
【０１００】
この第１の状態の検出は、電荷蓄積層３０４に電荷が保持されていない状態でメモリト
ランジスタがオンとなるゲート電圧を印加したとき、メモリトランジスタがオンしないこ
とをセンス回路によって検出することで可能である。
【０１０１】
図９（Ｂ）は、熱電子により電荷蓄積層３０４の第２の領域３０４ｂに電子を注入する
ときの印加電圧を示している。例えば、ゲート電極３０２に正の電圧（８Ｖ〜１４Ｖ（こ
こでは１２Ｖ））を印加するとともに、第１の不純物領域３０６ａ（ドレイン領域）は０
Ｖ、第２の不純物領域３０６ｂ（ソース領域）は８Ｖとする。その結果、第２の不純物領
域３０６ｂ側に位置するゲート電極３０２の端部に電界が集中し、半導体膜３０６のチャ
ネル形成領域を流れる電子は絶縁膜３０５を介して電荷蓄積層３０４の第２の領域３０４
ｂに注入されトラップされる。このように、ゲート電極３０２の端部への電界の集中を利
用することによって、書き込み電圧を低減することができる。
【０１０２】
電荷蓄積層３０４の第１の領域３０４ａ及び第２の領域３０４ｂに電子が保持されてい
る間は、メモリトランジスタのしきい値電圧は図９（Ａ）の状態より正の方向にシフトす
る。この状態を、第２の状態とすることができる。
【０１０３】
この第２の状態の検出は、電荷蓄積層３０４の第１の領域３０４ａ、第２の領域３０４
ｂのいずれか一方に電荷が保持されている状態でメモリトランジスタがオンとなるゲート
電圧を印加したとき、メモリトランジスタがオン状態とならないことをセンス回路によっ
て検出することで可能である。
【０１０４】
図１０（Ａ）は、電荷蓄積層３０４の第１の領域３０４ａから電荷を放出させ、メモリ
トランジスタからデータを消去する状態を示している。この場合、ゲート電極３０２に０
Ｖを印加するとともに、半導体膜３０６の第１の不純物領域３０６ａは正の電圧（８〜１
４Ｖ）、第２の不純物領域３０６ｂは０Ｖとする。その結果、第１の不純物領域３０６ａ
側に位置するゲート電極３０２の端部に電界が集中し、電荷蓄積層３０４の第１の領域３
０４ａに蓄積された電子を第１の不純物領域３０６ａ側に引き抜くことができる。このよ
うに、ゲート電極３０２の端部への電界の集中を利用することによって、消去電圧を低減
することができる。なお、データを消去する場合には、電荷蓄積層３０４の電子を引き抜
くだけでなく、電荷蓄積層３０４へホールを注入することによる電荷の中和も寄与する。
【０１０５】
また、ゲート電極３０２に０Ｖを印加するとともに、半導体膜３０６の第１の不純物領
域３０６ａは０Ｖ、第２の不純物領域３０６ｂは正の電圧（８〜１４Ｖ）とすることによ
って、電荷蓄積層３０４の第２の領域３０４ｂから電荷を放出することができる。
【０１０６】
図１０（Ｂ）は、電荷蓄積層３０４の第１の領域３０４ａ及び第２の領域３０４ｂから
同時に電荷を放出させ、メモリトランジスタからデータを消去する状態を示している。こ
の場合、ゲート電極３０２に０Ｖを印加するとともに、半導体膜３０６の第１の不純物領
域３０６ａは正の電圧（８〜１４Ｖ）、第２の不純物領域３０６ｂは正の電圧（８〜１４
Ｖ）とする。その結果、第１の不純物領域３０６ａ側に位置するゲート電極３０２の端部
及び第２の不純物領域３０６ｂ側に位置するゲート電極３０２の端部に電界が集中し、電
荷蓄積層３０４の第１の領域３０４ａと第２の領域３０４ｂに蓄積された電子を第１の不
純物領域３０６ａ側、第２の不純物領域３０６ｂ側に引き抜くことができる。このように
、ゲート電極３０２の端部への電界の集中を利用することによって、消去電圧を低減する
ことができる。
【０１０７】
上述したように、ボトムゲート構造のＭＯＮＯＳ型のメモリトランジスタにおいて、ゲ
ート電極の端部に集中する電界を利用して電荷蓄積層への電荷の注入、放出を行うことに
よって、低消費電力化が可能となる。
【０１０８】
本実施の形態では、メモリトランジスタにおいて２値化する場合を示したが、これに限
られない。例えば、図８（Ｂ）に示すようにゲート電極を複数設け、当該ゲート電極の端
部の電界集中を利用することにより多値化することが可能となる。
【０１０９】
なお、本実施の形態は、本明細書の他の実施の形態で示した半導体装置の構成と適宜組
み合わせることができる。
【０１１０】
（実施の形態５）
本実施の形態では、上記実施の形態で示したメモリトランジスタを備えた非接触でデー
タの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非
接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、
ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも
よばれる。
【０１１１】
まず、本実施の形態で示す半導体装置の上面構造の一例について、図１１（Ａ）を参照
して説明する。図１１に示す半導体装置８０は、上記実施の形態で示したメモリトランジ
スタや薄膜トランジスタが設けられた薄膜集積回路１３１と、アンテナとして機能する導
電膜１３２を含んでいる。アンテナとして機能する導電膜１３２は、薄膜集積回路１３１
に電気的に接続されている。
【０１１２】
また、図１１（Ｂ）に図１１（Ａ）の断面の模式図を示す。アンテナとして機能する導
電膜１３２は、メモリ部を構成するメモリトランジスタやロジック部を構成する薄膜トラ
ンジスタ等の上方に設ければよい。例えば、上記実施の形態で示した構造において、絶縁
膜１１１上に絶縁膜１３３を介してアンテナとして機能する導電膜１３２を設けることが
できる。
【０１１３】
また、アンテナとして機能する導電膜１３２は、薄膜集積回路１３１に対して、重なっ
て設けてもよいし、重ならずに周囲に設ける構造でもよい。また、本実施の形態では、ア
ンテナとして機能する導電膜１３２をコイル状に設け、電磁誘導方式または電磁結合方式
を適用する例を示すが、これに限られずマイクロ波方式を適用することも可能である。マ
イクロ波方式の場合は、用いる電磁波の波長によりアンテナとして機能する導電膜１３２
の形状を適宜決めればよい。
【０１１４】
半導体装置における信号の伝送方式として、電磁結合方式または電磁誘導方式（例えば
１３．５６ＭＨｚ帯）を適用する場合には、磁界密度の変化による電磁誘導を利用するた
め、アンテナとして機能する導電膜を輪状（例えば、ループアンテナ）、らせん状（例え
ば、スパイラルアンテナ）に形成する。
【０１１５】
また、半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯
（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に
用いる電磁波の波長を考慮してアンテナとして機能する導電膜の長さ等の形状を適宜設定
すればよく、例えば、アンテナとして機能する導電膜を線状（例えば、ダイポールアンテ
ナ）、平坦な形状（例えば、パッチアンテナ）またはリボン型の形状等に形成することが
できる。また、アンテナとして機能する導電膜の形状は線状に限られず、電磁波の波長を
考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０１１６】
アンテナとして機能する導電膜１３２は、ＣＶＤ法、スパッタ法、スクリーン印刷やグ
ラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料
により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、
銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタ
ル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする
合金若しくは化合物で、単層構造又は積層構造で形成する。
【０１１７】
また、アンテナを設ける場合には、１枚の基板上に薄膜集積回路１３１とアンテナとし
て機能する導電膜１３２を直接作り込んで設けてもよいし、薄膜集積回路１３１とアンテ
ナとして機能する導電膜１３２を別々の基板上に設けた後に、電気的に接続するように貼
り合わせることによって設けてもよい。
【０１１８】
次に、本実施の形態で示す半導体装置の動作の一例について説明する。
【０１１９】
半導体装置８０は、非接触でデータを交信する機能を有し、高周波回路８１、電源回路
８２、リセット回路８３、クロック発生回路８４、データ復調回路８５、データ変調回路
８６、他の回路の制御を行う制御回路８７、記憶回路８８およびアンテナ８９を有してい
る（図１２（Ａ））。記憶回路８８には、上記実施の形態で示したメモリトランジスタを
設けた構成とすることができる。
【０１２０】
高周波回路８１はアンテナ８９より信号を受信して、データ変調回路８６より受信した
信号をアンテナ８９から出力する回路であり、電源回路８２は受信信号から電源電位を生
成する回路であり、リセット回路８３はリセット信号を生成する回路であり、クロック発
生回路８４はアンテナ８９から入力された受信信号を基に各種クロック信号を生成する回
路であり、データ復調回路８５は受信信号を復調して制御回路８７に出力する回路であり
、データ変調回路８６は制御回路８７から受信した信号を変調する回路である。また、制
御回路８７としては、例えばコード抽出回路９１、コード判定回路９２、ＣＲＣ判定回路
９３および出力ユニット回路９４が設けられている。なお、コード抽出回路９１は制御回
路８７に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コー
ド判定回路９２は抽出されたコードとリファレンスに相当するコードとを比較して命令の
内容を判定する回路であり、ＣＲＣ判定回路９３は判定されたコードに基づいて送信エラ
ー等の有無を検出する回路である。
【０１２１】
次に、上述した半導体装置８０の動作の一例について説明する。まず、アンテナ８９に
より無線信号が受信される。無線信号は高周波回路８１を介して電源回路８２に送られ、
高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８０が有する各回
路に供給される。また、高周波回路８１を介してデータ復調回路８５に送られた信号は復
調される（以下、復調信号）。さらに、高周波回路８１を介してリセット回路８３および
クロック発生回路８４を通った信号及び復調信号は制御回路８７に送られる。制御回路８
７に送られた信号は、コード抽出回路９１、コード判定回路９２およびＣＲＣ判定回路９
３等によって解析される。そして、解析された信号にしたがって、記憶回路８８内に記憶
されている半導体装置８０の情報が出力される。出力された半導体装置８０の情報は出力
ユニット回路９４を通って符号化される。さらに、符号化された半導体装置８０の情報は
データ変調回路８６を通って、アンテナ８９を介して送信される。なお、半導体装置８０
を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳは
ＧＮＤとすることができる。
【０１２２】
このように、リーダ／ライタから半導体装置８０に信号を送り、当該半導体装置８０か
ら送られてきた信号をリーダ／ライタで受信することによって、半導体装置８０のデータ
を読み取ることが可能となる。
【０１２３】
また、半導体装置８０は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず
電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（
バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
【０１２４】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する
。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物
３２２０の側面には半導体装置３２３０が設けられる（図１２（Ｂ））。品物３２２０が
含む半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の
原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品
に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、
リーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該
商品３２６０の検品を行うことができる（図１２（Ｃ））。このように、システムに半導
体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化
を実現する。
【０１２５】
また、上記実施の形態で示したメモリトランジスタを具備する半導体装置は、メモリを
具備したあらゆる分野の電子機器に用いることが可能である。例えば、上記実施の形態で
示したメモリトランジスタを適用した電子機器として、ビデオカメラ、デジタルカメラ、
ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音
響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯
情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録
媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  
ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）な
どが挙げられる。それら電子機器の具体例を図１３に示す。
【０１２６】
図１３（Ａ）、（Ｂ）は、デジタルカメラを示している。図１３（Ｂ）は、図１３（Ａ
）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レン
ズ２１１３、操作キー２１１４、シャッターボタン２１１５などを有する。また、取り出
し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータ
をメモリ２１１６に記憶させておく構成となっている。上記実施の形態で示したメモリト
ランジスタをメモリ２１１６に適用することができる。
【０１２７】
また、図１３（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この
携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電
話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号
等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。上
記実施の形態で示したメモリトランジスタをメモリ２１２５に適用することができる。
【０１２８】
また、図１３（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代
表例である。図１３（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１
、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホ
ン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１
３２は、上記実施の形態で示したメモリトランジスタを用いることができる。例えば、記
録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作部２
１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお
、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。こ
れは携帯型のオーディオ装置において特に有効である。
【０１２９】
また、図１３（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子
ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含ん
でいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信でき
る構成としてもよい。メモリ部２１４４は、上記実施の形態で示したメモリトランジスタ
を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ
型不揮発性メモリを用い、操作キー２１４３を操作することにより、映像や音声（音楽）
を記録、再生することができる。
【０１３０】
以上の様に、上記実施の形態で示したメモリトランジスタの適用範囲は極めて広く、メ
モリを有するものであればあらゆる分野の電子機器に用いることが可能である。
【０１３１】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことがで
きる。
【符号の説明】
【０１３２】
８０    半導体装置
８１    高周波回路
８２    電源回路
８３    リセット回路
８４    クロック発生回路
８５    データ復調回路
８６    データ変調回路
８７    制御回路
８８    記憶回路
８９    アンテナ
９１    コード抽出回路
９２    コード判定回路
９３    ＣＲＣ判定回路
９４    出力ユニット回路
１００    基板
１０１    絶縁膜
１０３    絶縁膜
１０４    電荷蓄積層
１０５    絶縁膜
１０６    半導体膜
１０７    絶縁膜
１０８    導電膜
１０９    レジスト
１１１    絶縁膜
１１２    導電膜
１３１    薄膜集積回路
１３２    導電膜
１３３    絶縁膜
２０３    絶縁膜
２０４    電荷蓄積層
２０５    絶縁膜
２０８    導電膜
３０１    ゲート電極
３０２    ゲート電極
３０４    電荷蓄積層
３０５    絶縁膜
３０６    半導体膜
１０２ａ    導電膜
１０２ｂ    導電膜
１０２ｃ    導電膜
１０６ａ    半導体膜
１０６ｂ    半導体膜
１０６ｃ    半導体膜
１１０ａ    不純物領域
１１０ｃ    不純物領域
１２０ａ    メモリトランジスタ
１２０ｂ    薄膜トランジスタ
１２０ｃ    薄膜トランジスタ
２１１１    筐体
２１１２    表示部
２１１３    レンズ
２１１４    操作キー
２１１５    シャッターボタン
２１１６    メモリ
２１２１    筐体
２１２２    表示部
２１２３    操作キー
２１２５    メモリ
２１３０    本体
２１３１    表示部
２１３２    メモリ部
２１３３    操作部
２１３４    イヤホン
２１４１    本体
２１４２    表示部
２１４３    操作キー
２１４４    メモリ部
３０４ａ    領域
３０４ｂ    領域
３０６ａ    不純物領域
３０６ｂ    不純物領域
３２００    リーダ／ライタ
３２１０    表示部
３２２０    品物
３２３０    半導体装置
３２４０    リーダ／ライタ
３２５０    半導体装置
３２６０    商品
【図１】
0005606602.tif 000002
【図２】
0005606602.tif 000003
【図３】
0005606602.tif 000004
【図４】
0005606602.tif 000005
【図５】
0005606602.tif 000006
【図６】
0005606602.tif 000007
【図７】
0005606602.tif 000008
【図８】
0005606602.tif 000009
【図９】
0005606602.tif 000010
【図１０】
0005606602.tif 000011
【図１１】
0005606602.tif 000012
【図１２】
0005606602.tif 000013
【図１３】
0005606602.tif 000014
【図１４】
0005606602.tif 000015
【図１５】
0005606602.tif 000016