(57)【特許請求の範囲】
【請求項１】
電流発光素子及び駆動トランジスタを備える複数の画素が設けられ、
該電流発光素子は、該駆動トランジスタに電気的に接続された画素電極を有し、
順に、半導体層、第１の層間絶縁膜、第一配線層、第２の層間絶縁膜、第二配線層、第３の層間絶縁膜、及び該画素電極が形成され、
該第一配線層に走査線が設けられ、該第二配線層に信号線が設けられており、
該駆動トランジスタは、該画素電極を介して該電流発光素子に電流を供給するアナログ階調駆動のアクティブマトリクス基板であって、
該複数の画素は、隣接して配置された第一画素及び第二画素を含み、
該第一画素が備える駆動トランジスタのゲート電極は、基板主面を平面視したときに、該第一画素が備える電流発光素子の画素電極と、該第二画素が備える電流発光素子の画素電極との間に配置され、
該第一画素のゲート電極は、該第一配線層の該走査線と重なる部分で、コンタクトホールを介して該第一配線層から該第二配線層に乗り換えられ、該第一画素の画素電極の直下の第二配線層に設けられ、
該半導体層と該第一配線層に設けられた電源線とが該第１の層間絶縁膜を挟んで重畳する部分、及び該電源線と該ゲート電極の該第二配線層の部分とが該第２の層間絶縁膜を挟んで重畳する部分において、コンデンサが形成されていることを特徴とするアクティブマトリクス基板。
【請求項２】
前記第一画素のゲート電極は、前記第二画素の画素電極と重ならないことを特徴とする請求項１記載のアクティブマトリクス基板。
【請求項３】
前記第一画素は、前記第二画素の後に走査される画素であり、
前記第一画素のゲート電極は、前記第二画素の画素電極と重なることを特徴とする請求項１記載のアクティブマトリクス基板。
【請求項４】
前記第一画素の画素電極は、前記第一画素のゲート電極と重なる位置に開口が形成されていることを特徴とする請求項１〜３のいずれかに記載のアクティブマトリクス基板。
【請求項５】
前記ゲート電極は、先端が細く、中央部が太い形状を有し、当該太い形状の一部は、前記第一画素が備える電流発光素子の画素電極と、前記第二画素が備える電流発光素子の画素電極との間に配置されていることを特徴とする請求項１〜４のいずれかに記載のアクティブマトリクス基板。
【請求項６】
前記複数の画素の各々には、各画素が備える駆動トランジスタの閾値電圧のバラツキを補償するための補償回路が更に設けられていることを特徴とする請求項１〜５のいずれかに記載のアクティブマトリクス基板。
【請求項７】
電流発光素子及び駆動トランジスタを備える複数の画素が設けられ、
該電流発光素子は、該駆動トランジスタに電気的に接続された画素電極を有し、
順に、半導体層、第１の層間絶縁膜、第一配線層、第２の層間絶縁膜、第二配線層、第３の層間絶縁膜、及び該画素電極が形成され、
該第一配線層に走査線が設けられ、該第二配線層に信号線が設けられており、
該駆動トランジスタは、該画素電極を介して該電流発光素子に電流を供給するアナログ階調駆動のアクティブマトリクス基板であって、
該複数の画素は、第一画素を含み、
該第一画素が備える電流発光素子の画素電極は、該第一画素が備える駆動トランジスタのゲート電極と重なる位置に開口が形成され、
該第一画素のゲート電極は、該第一配線層の該走査線と重なる部分で、コンタクトホールを介して該第一配線層から該第二配線層に乗り換えられ、該第一画素の画素電極の直下の第二配線層に設けられ、
該半導体層と該第一配線層に設けられた電源線とが該第１の層間絶縁膜を挟んで重畳する部分、及び該電源線と該ゲート電極の該第二配線層の部分とが該第２の層間絶縁膜を挟んで重畳する部分において、コンデンサが形成されていることを特徴とするアクティブマトリクス基板。
【請求項８】
請求項１〜７のいずれかに記載のアクティブマトリクス基板を備える有機ＥＬ表示装置であって、
前記複数の画素が備える電流発光素子は、有機ＥＬ素子であり、
前記複数の画素が備える電流発光素子の画素電極は、該有機ＥＬ素子の陽極又は陰極であることを特徴とする有機ＥＬ表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板及び有機ＥＬ表示装置に関する。より詳しくは、有機ＥＬ素子等の電流発光素子を備える表示装置に好適なアクティブマトリクス基板と、それを用いた有機ＥＬ表示装置とに関するものである。
【背景技術】
【０００２】
有機ＥＬ表示装置の駆動方式には、パッシブマトリクス方式、アクティブマトリクス方式の２種類が存在する。アクティブマトリクス方式は、駆動方式の主流となりつつあり、特に、大型の表示装置の場合でその傾向が顕著である。【０００３】
アクティブマトリクス方式の有機ＥＬ表示装置の画素には、通常、１つの有機ＥＬ素子に対して、データ信号を伝達するためのスイッチングトランジスタと、スイッチングトランジスタによって伝達されたデータ信号によって有機ＥＬ素子を駆動させる駆動トランジスタとが設けられている（例えば、特許文献１参照）。画素に設けられたこれらの部材と、走査線、信号線等の配線層との間には寄生容量が発生する。この寄生容量に起因するクロストークと呼ばれる表示不良を抑制する方法として、走査線及び信号線に対して電界シールドとなる電界パターンを配置する方法が開示されている（例えば、特許文献２参照）。【０００４】
画素毎で駆動トランジスタの閾値電圧にバラツキがある場合、各画素の駆動トランジスタを同一のゲート電圧で駆動させると、駆動トランジスタから有機ＥＬ素子に供給される電流値にバラツキが発生し、表示ムラの原因となる。この問題を解決する方法として、デジタル階調駆動により、面積階調表現や時分割階調表現を行う方法が知られている。また、アナログ階調駆動の場合には、画素毎に、駆動トランジスタの閾値電圧の変動を検出し、かつ、その変動を補償するいわゆる補償回路を形成する方法が開示されている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−４７９９９号公報
【特許文献２】特開２００６−３０６３５号公報
【特許文献３】特開２００５−３１６３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図８は、補償回路を備える従来の有機ＥＬ表示装置の画素を示す回路図である。この画素には、６つのトランジスタ（Ｔ１〜Ｔ６）と、２つのコンデンサ（Ｃ１及びＣ２）と、１つの有機ＥＬ素子ＯＬＥＤとが設けられている。図８において、ｓｃａｎ［ｎ−１］、ｓｃａｎ［ｎ］は、それぞれ［ｎ−１］番目、［ｎ］番目の走査線であることを示し、Ｖｉｎｉ［ｎ］は、［ｎ］番目の初期化電圧線であることを示し、ｅｍ［ｎ］は、［ｎ］番目の発光制御線であることを示している。トランジスタＴ１は、走査線ｓｃａｎ［ｎ−１］から入力される走査信号に応答して、コンデンサＣ１、Ｃ２に格納されたデータ信号を初期化電圧線Ｖｉｎｉ［ｎ］を介して放電させることにより、トランジスタＴ４のゲート電圧を初期化する。トランジスタＴ２は、トランジスタＴ４の閾値電圧のバラツキを補償する。トランジスタＴ３は、走査線ｓｃａｎ［ｎ］から入力される走査信号に応答して、信号線ｄａｔａから入力されるデータ信号のスイッチングを行う。トランジスタＴ４は、トランジスタＴ３を介して入力されるデータ信号に応答して、有機ＥＬ素子ＯＬＥＤに電流を供給するための電流量を決定する。トランジスタＴ５は、発光制御線ｅｍ［ｎ］から入力される発光信号に応答して、電源線ＥＬＶＤＤからトランジスタＴ４に供給される電流のスイッチングを行う。トランジスタＴ６は、発光制御線ｅｍ［ｎ］から入力される発光信号に応答して、トランジスタＴ４から有機ＥＬ素子ＯＬＥＤに供給される電流のスイッチングを行う。コンデンサＣ１は、トランジスタＴ４に入力されたゲート電圧を格納する。コンデンサＣ２は、コンデンサＣ１を補助するためのものである。有機ＥＬ素子ＯＬＥＤは、トランジスタＴ４から供給された電流に対応して発光する。有機ＥＬ素子ＯＬＥＤの陽極は、トランジスタＴ６のドレインに接続され、有機ＥＬ素子ＯＬＥＤの陰極は、電源線ＥＬＶＳＳに接続されている。【０００７】
次に、図８の回路図で示した画素における各部材の配置関係を図９、１０を参照して説明する。図９は補償回路を備える従来の有機ＥＬ表示装置の画素を示す平面模式図であり、図１０は、図９中のＸ１−Ｘ２線に沿った断面模式図である。【０００８】
走査線ｓｃａｎ［ｎ−１］、ｓｃａｎ［ｎ］、ｓｃａｎ［ｎ＋１］と、発光制御線ｅｍ［ｎ］と、初期化電圧線Ｖｉｎｉとは、同一の階層（第一配線層）に形成され、図９の横方向に延伸している。なお、本明細書において、層Ａと層Ｂとが同一階層にあるとは、層Ａに接する下層と層Ｂに接する下層とが共通するか、層Ａに接する上層と層Ｂに接する上層とが共通するかの少なくともいずれかを満たす状態を言う。また、信号線ｄａｔａは、第二配線層に形成され、図９の縦方向に延伸している。また、トランジスタＴ４のゲート電極１０２と、電源線ＥＬＶＤＤは、コンタクトホールを介して、第一配線層及び第二配線層に形成されており、第一配線層に配置された走査線等と重なる部分で、第一配線層から第二配線層に乗り換えられている。なお、図１０においては、ゲート電極１０２の第二配線層に形成された部分のみが示されている。第一配線層は、第二配線層よりも基板１００に近い階層に配置されている。【０００９】
走査線ｓｃａｎ［ｎ−１］、走査線ｓｃａｎ［ｎ＋１］、電源線ＥＬＶＤＤ、信号線ｄａｔａで区画される領域には、有機ＥＬ素子ＯＬＥＤの陽極として機能する画素電極１０３が一つずつ配置される。この領域が、一つの画素として機能する。画素には、トランジスタＴ１〜Ｔ６の半導体層１０１と、トランジスタＴ４のゲート電極１０２とが配置される。Ａを付した領域は、有機ＥＬ表示装置の表示領域として機能する画素領域の開口部分を示している。【００１０】
図１０に示すように、層間絶縁膜１１０、第一電極（電源線ＥＬＶＤＤの第一配線層に形成された部分）、層間絶縁膜１１１及び層間絶縁膜１１２が、基板１００側からこの順に積層されている。半導体層１０１は、基板１００と層間絶縁膜１１０との間に配置されている。第一電極は、層間絶縁膜１１０と層間絶縁膜１１１との間に配置されている。第二電極（ゲート電極１０２及び電源線ＥＬＶＤＤの第二配線層に形成された部分）及び信号線ｄａｔａは、層間絶縁膜１１１と層間絶縁膜１１２との間に配置されている。画素電極１０３は、層間絶縁膜１１２上に配置されている。画素電極１０３の端部は、エッジカバー１１３で覆われている。エッジカバー１１３は、画素電極１０３の端部周辺を覆うことにより、画素電極１０３と、有機ＥＬ層を挟んで画素電極１０３に対向して配置される陰極（電源線ＥＬＶＳＳ）とが短絡することを防止することができる。エッジカバー１１３と重ならない部分の画素電極１０３が、表示領域Ａとして機能する。【００１１】
図１１は、図９に示した画素の配置形態を示す平面模式図である。なお、図１１では、画素電極１０３及びＴ４のゲート電極１０２のみを記載している。図１１に示すように、有機ＥＬ表示装置は、複数の画素が並置された構成を有する。【００１２】
図８〜１１を用いて説明してきた有機ＥＬ表示装置において、階調間の応答を観測すると、階調を切り替えた直後のフレーム（１フレームは、１６．７ｍｓの表示期間）では本来の輝度に達することができず、それ以降のフレームでようやく本来の輝度に達するというステップ状の応答を示す現象が観測された。【００１３】
図１２は、補償回路を備える従来の有機ＥＬ表示装置の応答特性の測定結果を示すグラフである。図１２は、黒表示から白表示に変更した場合の結果を示している。図１２に示すように、黒表示から白表示に変更した直後のフレームでは、それ以降のフレームと比較して、輝度が非常に低い。この結果は、１フレームの時間よりも応答時間（本来到達する輝度の９０％以上に達するまでの時間）が長いことを示している。応答時間が１フレームの時間よりも長くなると、画面をスクロールさせた（動画表示を行った）際に、「尾引き」と呼ばれる不要な線状のパターンが視認され、表示性能を落とす原因となる。このように、補償回路を有する従来の有機ＥＬ表示装置においては、有機ＥＬ素子が本来有する高速応答特性が発揮されていないという点で、改善の余地があった。【００１４】
本発明は、上記現状に鑑みてなされたものであり、電流発光素子の応答速度の低下が抑制されたアナログ階調駆動のアクティブマトリクス基板及び有機ＥＬ表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１５】
本発明者は、電流発光素子の応答速度の低下が抑制されたアナログ階調駆動のアクティブマトリクス基板について種々検討したところ、電流発光素子の画素電極と、電流発光素子を駆動するためのトランジスタ（駆動トランジスタ）のゲート電極とが重なる領域に着目した。駆動トランジスタから電流発光素子に供給される電流の経路は出来るだけ短いことが好ましいため、電流発光素子と駆動トランジスタとは、互いに近接して配置されることが多い。また、発光領域を出来るだけ広く確保するという観点から、通常、画素電極の面積比率は高く設定されている。このような理由から、電流発光素子の画素電極と駆動トランジスタのゲート電極とは重なって配置されることが多く、寄生容量が発生しやすい。特に、補償回路を備える画素においては、画素に配置される部材が多く、各部材のレイアウトが複雑になるため、電流発光素子の画素電極と駆動トランジスタのゲート電極とが重なる領域が大きくなりやすい。また、図８〜１１に示した有機ＥＬ表示装置のように、補償回路が複数のトランジスタで構成されている場合には、電流発光素子の画素電極が、駆動トランジスタのゲート電極の全体と重なることもある。図８〜１１に示した有機ＥＬ表示装置においては、トランジスタＴ４（駆動トランジスタ）のゲート電極１０２と有機ＥＬ素子ＯＬＥＤの画素電極１０３（陽極）との間に、寄生容量（以下、Ｃａｄと記載する。）が発生する。本発明者は、このＣａｄが、図１２に示した測定結果において、ステップ状の応答が発生した原因ではないかと考えた。【００１６】
上記検討結果を検証するため、図８〜１１に示した有機ＥＬ表示装置に対して、Ｃａｄを変化させた場合の応答波形のシミュレーションを行った。図１３、１４、１５は、それぞれＣａｄが０、２０、６０ｆＦの場合のシミュレーションで得られた電流の応答波形を示すグラフである。【００１７】
図１３〜１５に示すように、Ｃａｄが０ｆＦの場合には、ステップ状の応答は見られないものの、Ｃａｄが２０、６０ｆＦの場合には、ステップ状の応答が発生している。図１４、１５の破線で囲まれた領域は、ステップ状の応答が発生している箇所を示している。また、Ｃａｄが２０ｆＦから６０ｆＦへと大きくなるにつれて、１フレーム目の電流と２フレーム目の電流との差が大きくなることが分かる。【００１８】
上記応答波形のシミュレーションの結果に基づき、有機ＥＬ素子に供給される電流とＣａｄとの関係を評価した。図１６は、有機ＥＬ素子に供給される電流とＣａｄとの関係を示したグラフである。なお、図１６には、Ｃａｄが０、２０、６０ｆＦ以外の場合に行ったシミュレーションの結果も反映させている。図１６において、縦軸の「電流比」は、黒表示から白表示又は中間調表示に切り替えた後の１フレーム目と３フレーム目の電流比を意味しており、１フレーム目の電流の平均値を３フレーム目の電流の平均値で割った値である。【００１９】
図１６に示された結果から、Ｃａｄが大きくなるにつれて、電流比が小さくなる傾向があることが分かる。すなわち、Ｃａｄが大きくなると、１フレーム目の電流と３フレーム目の電流との差が大きくなる傾向がある。【００２０】
有機ＥＬ素子の輝度は、駆動トランジスタから供給される電流に比例する。すなわち、図１６における電流比は、１フレーム目と３フレーム目の輝度比に等しい。したがって、応答時間を１フレームの時間よりも短くして、ステップ状の応答特性の発生を防止するためには、図１６における電流比が０．９を超える必要がある。図１６に示された結果から、電流比が０．９を超えているのは、黒表示から白表示に切り替えた場合においては、Ｃａｄが略２０ｆＦ未満の場合であり、黒表示から中間調表示に切り替えた場合においては、Ｃａｄが略１６ｆＦ未満の場合であると考えられる。しかしながら、図８〜図１１に示した有機ＥＬ表示装置では、図１２に示した通り、電流比が０．９以下であり、応答時間は１フレームの時間よりも長かった。【００２１】
ここからは、図８に示した画素の駆動方法とともに、Ｃａｄによってステップ状の応答が発生する理由について説明する。図１７は、図８に示した画素の１フレーム目のタイミングチャートである。図１７では、縦方向の変位が各配線の電圧変化を示し、左から右へ時間の経過を示している。図１７では、同時刻での各配線の電圧を比較しやすいように、上下に並べた各配線の時間が揃うように記載している。また、図１７において、Ｖｇｓは、トランジスタＴ４のゲート電圧を示している。【００２２】
１フレームでは、初期化期間ａ、プログラム期間ｂ及び発光期間ｃの三つのステップがこの順に行われる。以下、それぞれのステップについて説明する。【００２３】
まず、初期化期間ａでは、走査線ｓｃａｎ［ｎ−１］をオンにし、コンデンサＣ１、Ｃ２に格納された電荷（データ信号）を初期化電圧線Ｖｉｎｉ［ｎ］を介して放電する。これにより、トランジスタＴ４のゲート電圧が初期化される。【００２４】
次に、プログラム期間ｂでは、走査線ｓｃａｎ［ｎ］をオンにし、信号線ｄａｔａから入力される各階調のデータをトランジスタＴ４に書き込むことにより、トランジスタＴ４の閾値電圧の補償を行う。このとき、トランジスタＴ４のゲート電圧は、信号線ｄａｔａから入力される電圧（Ｖｄａｔａ）よりも、トランジスタＴ４の閾値電圧（Ｖｔｈ）分低い値となる。また、コンデンサＣ１、Ｃ２にも、トランジスタＴ４のゲート電圧に相当する電荷が格納される。【００２５】
そして、発光期間ｃでは、発光制御線ｅｍ［ｎ］をオンにし、トランジスタＴ４のゲート電圧、すなわち、Ｖｄａｔａ−Ｖｔｈに応じた電流が有機ＥＬ素子ＯＬＥＤに供給されることで、有機ＥＬ素子ＯＬＥＤが発光する。【００２６】
次に、トランジスタＴ４のゲート電圧と、トランジスタＴ４から有機ＥＬ素子ＯＬＥＤに供給される電流との関係について説明する。図１８は、トランジスタＴ４（駆動トランジスタ）のＴＦＴ特性を示す模式図である。図１８において、Ｖ８（Ｖ）、Ｖ２５５（Ｖ）は、それぞれ、階調値が８、２５５の場合のトランジスタＴ４のゲート電圧（Ｖｇｓ）を示している。【００２７】
プログラム期間ｂでは、トランジスタＴ４の閾値電圧が補償され、トランジスタＴ４のゲート電圧にＶｄａｔａ−Ｖｔｈがセットされる。発光期間ｃでは、トランジスタＴ４のゲート電圧に応じた電流が流れる。Ｖｄａｔａ＿１＜Ｖｄａｔａ＿２の関係の時、発光時のトランジスタＴ４のゲート電圧（Ｖｇｓ）は、Ｖｇｓ＿１＜Ｖｇｓ＿２となる。すなわち、信号線ｄａｔａから入力される電圧（Ｖｄａｔａ）が大きくなると、トランジスタＴ４のゲート電圧（Ｖｇｓ）は大きくなる。これにより、電流値（Ｉｄｓ）は小さくなる。図１８に示したＴＦＴ特性においては、Ｖｇｓ＿１がＶ２５５（Ｖ）に、Ｖｇｓ＿２がＶ８（Ｖ）に相当する。【００２８】
次に、Ｃａｄによってステップ状の応答が発生する理由について説明する。図１７の発光期間ｃにおいて、発光制御線ｅｍ［ｎ］がオンになるときに注目すると、トランジスタＴ４のゲート電圧（Ｖｇｓ）は、αで示した幅だけ電圧が高くなっている。これは、有機ＥＬ素子ＯＬＥＤ自身が持つ容量成分が原因であると考えられる。非表示期間（発光制御線ｅｍ［ｎ］がオフである期間）に有機ＥＬ素子ＯＬＥＤの画素電極の電荷が抜けきらないため、発光制御線ｅｍ［ｎ］をオンにした時に、Ｃａｄを介してトランジスタＴ４のＶｇｓが前フレームの電圧方向に突き上げられ、本来の電圧とは異なる電圧になる。【００２９】
但し、次フレーム以降では、有機ＥＬ素子ＯＬＥＤの画素電極の電位は、本来の電位に突き上げ（又は突き下げ）分が加わった電位となるため、階調を切り替えた時の最初のフレームと比較して、前フレームの影響は受け難く、より本来のゲート電圧に近付く。このようにして、階調を切り替えた時、最初のフレームと次フレームでは、ステップ状の応答特性を示すことになる。【００３０】
したがって、ステップ状の応答特性を解消するためには、Ｃａｄを低減する必要があると言える。そこで、本発明者が更に検討した結果、電流発光素子の画素電極を最適な位置に配置して、駆動トランジスタのゲート電極と重なる領域を少なくしたり、電流発光素子の画素電極に開口を形成することにより、Ｃａｄが低減され、ステップ状の応答特性の発生が抑制されることを見出し、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。【００３１】
すなわち、本発明は、電流発光素子及び駆動トランジスタを備える複数の画素が設けられ、上記電流発光素子は、上記駆動トランジスタに電気的に接続された画素電極を有し、上記駆動トランジスタは、上記画素電極を介して上記電流発光素子に電流を供給するアナログ階調駆動のアクティブマトリクス基板であって、上記複数の画素は、隣接して配置された第一画素及び第二画素を含み、上記第一画素が備える駆動トランジスタのゲート電極（以下、第一ゲート電極とも言う。）は、基板主面を平面視したときに、上記第一画素が備える電流発光素子の画素電極（以下、第一画素電極とも言う。）と、上記第二画素が備える電流発光素子の画素電極（以下、第二画素電極とも言う。）との間に配置されるアクティブマトリクス基板（以下、本発明の第一のアクティブマトリクス基板とも言う。）である。このように、本発明の第一のアクティブマトリクス基板は、第一画素電極の配置を最適化しており、第一ゲート電極と重なる領域が少なくなる位置に第一画素電極を配置している。なお、第一ゲート電極は、基板主面を平面視したときに、少なくとも一部が第一画素電極と第二画素電極との間に配置されていればよい。【００３２】
また、本発明は、電流発光素子及び駆動トランジスタを備える複数の画素が設けられ、上記電流発光素子は、上記駆動トランジスタに電気的に接続された画素電極を有し、上記駆動トランジスタは、上記画素電極を介して上記電流発光素子に電流を供給するアナログ階調駆動のアクティブマトリクス基板であって、上記複数の画素は、第一画素を含み、上記第一画素が備える電流発光素子の画素電極（以下、第一画素電極とも言う。）は、上記第一画素が備える駆動トランジスタのゲート電極（以下、第一ゲート電極とも言う。）と重なる位置に開口が形成されているアクティブマトリクス基板でもある（以下、本発明の第二のアクティブマトリクス基板とも言う。）。このように、本発明の第二のアクティブマトリクス基板は、第一画素電極に開口が形成されたアクティブマトリクス基板である。【００３３】
本発明の第一及び第二のアクティブマトリクス基板の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素により特に限定されるものではない。また、本発明の第一のアクティブマトリクス基板と本発明の第二のアクティブマトリクス基板とは、組み合わせて用いてもよい。すなわち、本発明の第一のアクティブマトリクス基板において、上記第一画素の画素電極（第一画素電極）は、上記第一画素のゲート電極（第一ゲート電極）と重なる位置に開口が形成されていてもよい。これにより、Ｃａｄをより低減することができる。
本発明の第一及び第二のアクティブマトリクス基板における好ましい形態について以下に詳しく説明する。【００３４】
本発明の第一のアクティブマトリクス基板の好ましい形態の一つとして、上記第一画素のゲート電極は、上記第二画素の画素電極（第二画素電極）と重ならない形態が挙げられる。これにより、Ｃａｄを低減するとともに、第一ゲート電極が第二画素電極の影響を受けて、信号ノイズ等が発生することを防止することができる。【００３５】
表示性能を高めるために画素電極の面積を大きくすると、設計上の制約により、第一ゲート電極は、第一画素電極と重なることになる。一方で、Ｃａｄをより低減するという観点からは、本発明の第一のアクティブマトリクス基板において、上記第一ゲート電極は、基板主面を平面視したとき、上記第一画素電極と、上記第二画素電極との間に配置される部分の面積が、最大となる位置に配置されることが好ましい。【００３６】
本発明の第一のアクティブマトリクス基板の好ましい形態の一つとして、上記第一画素は、上記第二画素の後に走査される画素であり、上記第一画素のゲート電極は、上記第二画素の画素電極と重なる形態が挙げられる。この場合、第一ゲート電極と第一画素電極とが重なる領域が少なくなり、Ｃａｄは低減できるものの、第一ゲート電極が第二画素電極の影響を受けることが懸念される。しかしながら、第二画素電極には、第一画素電極に入力される信号と表示画像上ほぼ同じ信号が既に入力されており、更に、次の走査で第一画素の走査を行うため、第一ゲート電極への第二画素電極の影響は無視できる程小さいと考えられる。したがって、第二画素電極によって、第一画素電極の電圧が突き上げ（又は突き下げ）られることはない。なお、この形態において、第一ゲート電極は、基板主面を平面視したときに、第一画素と隣接する画素のうち、第二画素以外の画素（例えば、第一画素よりも後に走査される画素）が備える電流発光素子の画素電極（第ｎ画素電極）と重なってもよい。しかしながら、第ｎ画素電極は第二画素と比較して第一ゲート電極に与える影響が大きいので、第一ゲート電極は、基板主面を平面視したとき、第ｎ画素電極と重ならないことが好ましい。【００３７】
第一ゲート電極と第一画素電極とが近付くにつれて、Ｃａｄは大きくなる。したがって、第一ゲート電極が第一画素電極の直下の配線層に設けられている場合に、特にＣａｄが大きくなりやすい。このように、上記第一画素のゲート電極が、上記第一画素の画素電極の直下の配線層に設けられている場合に、本発明は特に有効である。【００３８】
駆動トランジスタの閾値電圧のバラツキを補償するための補償回路が画素に設けられている場合、画素毎に設ける構成要素の数が多くなり、画素内のレイアウト調整の自由度が小さくなる。このように、画素のレイアウトが複雑になると、第一画素電極と、第一ゲート電極とが重なる領域が大きくなりやすいという傾向がある。このように、上記複数の画素の各々に、各画素が備える駆動トランジスタの閾値電圧のバラツキを補償するための補償回路が更に設けられている場合に、本発明は特に有効である。【００３９】
図９及び１０を用いて説明したように、通常、駆動トランジスタのゲート電極（ゲート電極１０２）は、コンタクトホールを介して、第一配線層及び第二配線層に形成されており、第一配線層に配置された走査線等と重なる部分で、第一配線層から第二配線層に乗り換えられている。図８〜１１に示した有機ＥＬ表示装置のように、補償回路が複数のトランジスタを含んで構成されている場合、画素のレイアウトが複雑になるため、ゲート電極１０２と、第一配線層に形成された走査線等との重なりが発生しやすい。したがって、この場合には、ゲート電極１０２の第二配線層（画素電極１０３の直下の配線層）に形成される部分の面積が大きくなり、Ｃａｄが大きくなるという傾向がある。本発明によれば、Ｃａｄを低減することが可能であるため、上記形態における課題を効果的に解決することができる。すなわち、本発明は、上記補償回路が、複数のトランジスタを含んで構成される場合に特に有効である。【００４０】
本発明はまた、本発明の第一又は第二のアクティブマトリクス基板を備える有機ＥＬ表示装置であって、上記複数の画素が備える電流発光素子は、有機ＥＬ素子であり、上記複数の画素が備える電流発光素子が有する画素電極は、上記有機ＥＬ素子の陽極又は陰極である有機ＥＬ表示装置でもある。本発明の第一又は第二のアクティブマトリクス基板によれば、Ｃａｄが低減され、ステップ状の応答特性の発生が抑制されるため、表示性能に優れた有機ＥＬ表示装置を実現することができる。【００４１】
上述した各形態は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
【発明の効果】
【００４２】
本発明のアクティブマトリクス基板及び有機ＥＬ表示装置によれば、電流発光素子の応答速度の低下が抑制されたアクティブマトリクス基板及び有機ＥＬ表示装置を提供することができる。
【図面の簡単な説明】
【００４３】
【図１】実施形態１の有機ＥＬ表示装置の画素を示す平面模式図である。
【図２】実施形態２の有機ＥＬ表示装置の画素を示す平面模式図である。
【図３】実施形態２の別の有機ＥＬ表示装置の画素を示す平面模式図である。
【図４】実施形態３の有機ＥＬ表示装置の画素を示す平面模式図である。
【図５】図１にエッジカバーを追加した図である。
【図６】図２にエッジカバーを追加した図である。
【図７】図４にエッジカバーを追加した図である。
【図８】補償回路を備える従来の有機ＥＬ表示装置の画素を示す回路図である。
【図９】補償回路を備える従来の有機ＥＬ表示装置の画素を示す平面模式図である。
【図１０】図９中のＸ１−Ｘ２線に沿った断面模式図である。
【図１１】図９に示した画素の配置形態を示す平面模式図である。
【図１２】補償回路を備える従来の有機ＥＬ表示装置の応答特性の測定結果を示すグラフである。
【図１３】Ｃａｄが０ｆＦの場合の応答波形のシミュレーションで得られた電流の応答波形を示すグラフである。
【図１４】Ｃａｄが２０ｆＦの場合の応答波形のシミュレーションで得られた電流の応答波形を示すグラフである。
【図１５】Ｃａｄが６０ｆＦの場合の応答波形のシミュレーションで得られた電流の応答波形を示すグラフである。
【図１６】有機ＥＬ素子に供給される電流とＣａｄとの関係を示したグラフである。
【図１７】図８に示した画素の１フレーム目のタイミングチャートである。
【図１８】トランジスタＴ４（駆動トランジスタ）のＴＦＴ特性を示す模式図である。
【発明を実施するための形態】
【００４４】
本明細書において、「画素電極」とは、電流発光素子に含まれる電極の中で、駆動トランジスタのドレイン電極に電気的に接続された電極を言う。有機ＥＬ素子の場合、画素電極は、陽極であってもよいし、陰極であってもよい。
【００４５】
本明細書において、「電流発光素子」とは、供給された電流によって自ら発光する素子であればよく、特に限定されない。本発明が特に有効なものとしては、有機ＥＬ素子、無機ＥＬ素子等の面状の電流発光素子が挙げられる。
【００４６】
本明細書において、「画素電極の直下の配線層」とは、画素電極よりも基板側に配置された配線層のうち、画素電極から数えて一つ目の配線層を言う。通常、画素電極と配線層との間には、層間絶縁膜が配置されている。したがって、「画素電極の直下の配線層」は、「層間絶縁膜を介して画素電極に隣接する配線層」であるとも言える。
【００４７】
以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。なお、以下の実施形態では、説明を簡略化するため、図８〜１１に示した有機ＥＬ表示装置に対して本発明を適用した場合について説明する。
【００４８】
（実施形態１）
図１は、実施形態１の有機ＥＬ表示装置の画素を示す平面模式図である。実施形態１の有機ＥＬ表示装置は、図８〜１１に示した有機ＥＬ表示装置において、画素電極１０３に開口を形成したものである。
【００４９】
図１に示すように、実施形態１の有機ＥＬ表示装置において、画素電極１０３は、ゲート電極１０２と重なる位置に開口が形成されている。また、その開口の平面形状は、ゲート電極１０２の平面形状と同一である。これにより、画素電極１０３とゲート電極１０２とが重なることはないため、Ｃａｄを限りなくゼロに近づけることができる。これにより、ステップ状の応答の発生が抑制され、表示性能に優れた有機ＥＬ表示装置を実現することができる。
【００５０】
（実施形態２）
図２は、実施形態２の有機ＥＬ表示装置の画素を示す平面模式図である。実施形態２の有機ＥＬ表示装置は、図８〜１１に示した有機ＥＬ表示装置において、画素電極１０３を配置する位置を変更したものである。図２において、画素電極１０３ａ、１０３ｂ、１０３ｃは、図１等で説明した画素電極１０３と同一の機能を有する部材であり、それぞれが配置されている画素を区別するために、異なる符号を付したものである。画素電極１０３ａが配置されているのは、ゲート電極１０２が設けられた画素である。画素電極１０３ｂが配置されているのは、図２において、画素電極１０３ａが配置された画素と縦方向に隣接する画素である。画素電極１０３ｃが配置されているのは、図２において、画素電極１０３ａが配置された画素と横方向に隣接する画素である。
【００５１】
図２に示すように、ゲート電極１０２は、基板主面を平面視したとき、画素電極１０３ａ、１０３ｂ、１０３ｃの間に配置されている。これにより、Ｃａｄを低減することができ、ステップ状の応答特性の発生を抑制することができる。また、ゲート電極１０２は、画素電極１０３ｂ、１０３ｃとは重ならない。これにより、ゲート電極１０２が、画素電極１０３ｂ、１０３ｃの影響を受けて、信号ノイズ等が発生することを防止することができる。
【００５２】
なお、ゲート電極１０２の形状は、図２に示した平面形状と異なっていてもよい。図３は、実施形態２の別の有機ＥＬ表示装置の画素を示す平面模式図である。図３に示すように、ゲート電極１０２が図３に示した平面形状を有する場合は、基板主面を平面視したとき、ゲート電極１０２の端部が、画素電極１０３ｂ、１０３ｃの端部に一致するように、ゲート電極１０２を配置することが好ましい。これにより、Ｃａｄの低減効果を大きくすることができる。
【００５３】
（実施形態３）
図４は、実施形態３の有機ＥＬ表示装置を示す平面模式図である。実施形態３の有機ＥＬ表示装置は、図８〜１１に示した有機ＥＬ表示装置において、画素電極１０３を配置する位置を変更したものである。図４において、画素電極１０３ａ、１０３ｂ、１０３ｃは、図２で説明した実施形態２と同様の関係を有している。また、実施形態３の有機ＥＬ表示装置において、画素電極１０３ｂが配置された画素は、画素電極１０３ａが配置された画素の前に走査される。
【００５４】
図４に示すように、ゲート電極１０２は、基板主面を平面視したとき、画素電極１０３ａ、１０３ｂ、１０３ｃの間に配置されている。これにより、Ｃａｄを低減することができ、ステップ状の応答特性の発生を抑制することができる。
【００５５】
なお、実施形態３においては、ゲート電極１０２が画素電極１０３ｂと重なることで、画素電極１０３ｂの影響を受けることが懸念される。しかしながら、画素電極１０３ｂが配置された画素（第二画素）は、画素電極１０３ａが配置された画素（第一画素）の直前に走査されていることから、画素電極１０３ｂには、画素電極１０３ａに入力される信号と表示画像上ほぼ同じ信号が既に入力されており、更に、次の走査で第一画素の走査を行うため、ゲート電極１０２への画素電極１０３ｂの影響は無視できる程小さいと考えられる。したがって、画素電極１０３ｂによって画素電極１０３ａの電圧が突き上げ（又は突き下げ）られることはない。
【００５６】
ここまでは、各実施形態の特徴を理解しやすくするため、ゲート電極１０２及び画素電極１０３（画素電極１０３ａ、１０３ｂ、１０３ｃ）のみを記載した図１〜４を用いて説明したが、各実施形態の有機ＥＬ表示装置は、図９及び図１０に示した有機ＥＬ表示装置と同様に、エッジカバーを備えている。図５は、図１にエッジカバーを追加した図であり、図６は、図２にエッジカバーを追加した図であり、図７は、図４にエッジカバーを追加した図である。図５〜７において、エッジカバーが形成されていない領域が、表示領域Ａとして機能する。
【００５７】
図５に示すように、実施形態１の有機ＥＬ表示装置においては、画素電極１０３に開口が形成されており、表示領域Ａ内に画素電極１０３が配置されていない領域が存在する。これにより、表示領域Ａの実質的な面積（開口率）は低下する。但し、図５に示した形態は、Ｃａｄを低減する効果が最も大きくなるように開口を設計した場合であり、画素電極１０３の開口は、ゲート電極１０２より小さくしてもよい。これにより、Ｃａｄを低減する効果は小さくなるものの、開口率の低下を抑制することができる。このように、実施形態１の有機ＥＬ表示装置において、Ｃａｄを低減する効果と開口率とは、トレードオフの関係にある。
【００５８】
一方、図６及び７に示すように、実施形態２及び３の有機ＥＬ表示装置においては、画素電極１０３（画素電極１０３ａ、１０３ｂ、１０３ｃ）に開口が形成されていないため、開口率が低下することはない。Ｃａｄを低減する効果をより高めるという観点からは、実施形態２及び３の有機ＥＬ表示装置においても、実施形態１の有機ＥＬ表示装置と同様に、画素電極１０３（画素電極１０３ａ、１０３ｂ、１０３ｃ）のゲート電極１０２と重なる部分に開口を形成してもよい。
【００５９】
上述した実施形態における各形態は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
【００６０】
なお、本願は、２００９年７月１日に出願された日本国特許出願２００９−１５６９７０号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
【符号の説明】
【００６１】
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６：トランジスタ
Ｃ１、Ｃ２：コンデンサ
ＯＬＥＤ：有機ＥＬ素子
ｓｃａｎ［ｎ−１］、ｓｃａｎ［ｎ］、ｓｃａｎ［ｎ＋１］：走査線
Ｖｉｎｉ［ｎ］：初期化電圧線
ｅｍ［ｎ］：発光制御線
ＥＬＶＤＤ、ＥＬＶＳＳ：電源線
ｄａｔａ：信号線
１００：基板
１０１：半導体層
１０２：ゲート電極
１０３、１０３ａ、１０３ｂ、１０３ｃ：画素電極（陽極）
１１０、１１１、１１２：層間絶縁膜
１１３：エッジカバー
【図１】
0005502864.tif 000002
【図２】
0005502864.tif 000003
【図３】
0005502864.tif 000004
【図４】
0005502864.tif 000005
【図５】
0005502864.tif 000006
【図６】
0005502864.tif 000007
【図７】
0005502864.tif 000008
【図８】
0005502864.tif 000009
【図９】
0005502864.tif 000010
【図１０】
0005502864.tif 000011
【図１１】
0005502864.tif 000012
【図１２】
0005502864.tif 000013
【図１３】
0005502864.tif 000014
【図１４】
0005502864.tif 000015
【図１５】
0005502864.tif 000016
【図１６】
0005502864.tif 000017
【図１７】
0005502864.tif 000018
【図１８】
0005502864.tif 000019