(57)【特許請求の範囲】
【請求項１】
第１導電層と、
前記第１導電層上に設けられた可変抵抗層と、
前記可変抵抗層の上面に接する電極層と、
前記電極層の上面に接する第１ライナ層と、
前記第１ライナ層の上面に接するストッパ層と、
前記可変抵抗層の側面、前記電極層の側面、前記第１ライナ層の側面、及び前記ストッパ層の側面に接する層間絶縁層と、
前記ストッパ層の上面及び前記層間絶縁層の上面に接する第２ライナ層と、
前記第２ライナ層上に設けられた第２導電層とを備え、
前記第１ライナ層は、前記ストッパ層と比較して、その下層の配向性の影響をキャンセルする特性が高いタングステンナイトライド、タングステンシリコン、及びアモルファスシリコンのいずれかにて構成され、
前記第２ライナ層は、前記ストッパ層と比較して、その下層の配向性の影響をキャンセルする特性が高いタングステンナイトライド、タングステンシリコン、及びアモルファスシリコンのいずれかにて構成され、
前記電極層は、チタンナイトライドにて構成される
ことを特徴とする半導体記憶装置。
【請求項２】
第１導電層と、
前記第１導電層上に設けられた可変抵抗層と、
前記可変抵抗層の上面に接する電極層と、
前記電極層の上面に接する第１ライナ層と、
前記第１ライナ層の上面に接するストッパ層と、
前記可変抵抗層の側面、前記電極層の側面、前記第１ライナ層の側面、及び前記ストッパ層の側面に接する層間絶縁層と、
前記ストッパ層の上面及び前記層間絶縁層の上面に接する第２ライナ層と、
前記第２ライナ層上に設けられた第２導電層と
を備え、
前記第１ライナ層は、前記ストッパ層と比較して、その下層の配向性の影響をキャンセルする特性が高いタングステンナイトライド、タングステンシリコン、及びアモルファスシリコンのいずれかにより構成され、
前記第２ライナ層は、前記ストッパ層と比較して、その下層の配向性の影響をキャンセルする特性が高いタングステンナイトライド、タングステンシリコン、及びアモルファスシリコンのいずれかにて構成される
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置として、電気的に書き換え可能なＲｅＲＡＭ、ＰＲＡＭ等の抵抗変化型メモリが注目されている。抵抗変化型メモリのメモリセルは抵抗値を変化可能に構成され、その抵抗値の変化によりデータを記憶する。このような抵抗変化型メモリは、ワード線とビット線の間に設けられる。
【０００３】
しかしながら、ワード線又はビット線の配線抵抗により抵抗変化型メモリは十分に動作しない場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００５−５２２０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に記載する実施の形態に係る半導体記憶装置は配線抵抗を低減させる。
【課題を解決するための手段】
【０００６】
以下に記載の実施の形態に係る半導体記憶装置は、第１導電層、可変抵抗層、電極層、第１ライナ層、ストッパ層、及び第２導電層を有する。可変抵抗層は、第１導電層上に設けられる。電極層は、可変抵抗層の上面に接する。第１ライナ層は、電極層の上面に接する。ストッパ層は、第１ライナ層の上面に接する。第２導電層は、ストッパ層上に設けられる。第１ライナ層は、ストッパ層と比較して、その下層の配向性の影響をキャンセルする特性が高い材料により構成される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る半導体記憶装置の回路図である。
【図２】第１の実施の形態に係るメモリセルアレイ１０の概略斜視図である。
【図３】第１の実施の形態に係るメモリ層６０を示す断面図である。
【図４】第１の実施の形態と比較例とを比較する図である。
【図５】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図６】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図７】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図８】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図９】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１０】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１１】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１２】第２の実施の形態に係るメモリ層６０を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、半導体記憶装置の実施の形態について説明する。
【０００９】
［第１の実施の形態］
［構成］
先ず、図１を参照して、第１の実施の形態に係る半導体記憶装置の回路構成について説明する。第１の実施の形態に係る半導体記憶装置は、図１に示すように、メモリセルアレイ１０、ワード線選択回路２０ａ、ワード線駆動回路２０ｂ、ビット線選択回路３０ａ、及びビット線駆動回路３０ｂを有する。
【００１０】
メモリセルアレイ１０は、図１に示すように、互いに交差するワード線ＷＬ及びビット線ＢＬ、並びにワード線ＷＬ及びビット線ＢＬの交差部に配置されたメモリセルＭＣを有する。ワード線ＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びる。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びる。すなわち、メモリセルＭＣは、Ｘ方向及びＹ方向にて形成される面上にマトリクス状に配置される。
【００１１】
メモリセルＭＣは、図１に示すように、ダイオードＤＩ、及び可変抵抗素子Ｒを有する。ダイオードＤＩのアノードはワード線ＷＬに接続され、そのカソードは可変抵抗素子Ｒの一端に接続される。可変抵抗素子Ｒは電気的に書き換え可能であり、抵抗値に基づいてデータを不揮発に記憶する。可変抵抗素子Ｒの他端はビット線ＢＬに接続される。
【００１２】
ワード線選択回路２０ａは、図１に示すように、複数の選択トランジスタＴｒａを有する。選択トランジスタＴｒａの一端はワード線ＷＬの一端に接続され、その他端はワード線駆動回路２０ｂに接続される。選択トランジスタＴｒａのゲートには信号Ｓａが供給される。すなわち、ワード線選択回路２０ａは信号Ｓａを制御することにより、ワード線ＷＬを選択的にワード線駆動回路２０ｂに接続する。
【００１３】
ワード線駆動回路２０ｂは、図１に示すように、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をワード線ＷＬへと印加する。
【００１４】
ビット線選択回路３０ａは、図１に示すように、複数の選択トランジスタＴｒｂを有する。選択トランジスタＴｒｂの一端はビット線ＢＬの一端に接続され、その他端はビット線駆動回路３０ｂに接続される。選択トランジスタＴｒｂのゲートには信号Ｓｂが供給される。すなわち、ビット線選択回路３０ａは信号Ｓｂを制御することにより、ビット線ＢＬを選択的にビット線駆動回路３０ｂに接続する。
【００１５】
ビット線駆動回路３０ｂは、図１に示すように、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をビット線ＢＬへと印加する。また、ビット線駆動回路３０ｂはビット線ＢＬから読み出したデータを外部に出力する。
【００１６】
次に、図２を参照して、第１の実施の形態に係るメモリセルアレイ１０の積層構造について説明する。メモリセルアレイ１０は、図２に示すように、基板４０の上層に形成される。メモリセルアレイ１０は、下層から上層へと、第１導電層５０、メモリ層６０、第２導電層７０、メモリ層６０、及び第１導電層５０を有する。すなわち、１本の第２導電層７０は上下に位置する２つのメモリ層６０により共有される。第１導電層５０はワード線ＷＬとして機能する。メモリ層６０はメモリセルＭＣとして機能する。第２導電層７０はビット線ＢＬとして機能する。
【００１７】
第１導電層５０は、図２に示すように、Ｙ方向に所定ピッチをもってＸ方向に延びるストライプ状に形成される。第１導電層５０は、熱に強く且つ抵抗値の低い材料が望ましく、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成される。
【００１８】
メモリ層６０は、図２に示すように、第１導電層５０と第２導電層７０の間に設けられ、Ｘ方向及びＹ方向にマトリクス状に配列される。
【００１９】
第２導電層７０は、図２に示すように、Ｘ方向に所定ピッチをもってＹ方向に延びるストライプ状に形成され、メモリ層６０の上面に接する。第２導電層７０は、熱に強く且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成される。
【００２０】
次に、図３を参照して、メモリ層６０の詳細な積層構造について説明する。図３はメモリ層６０を示す断面図である。メモリ層６０は、図３に示すように、バリアメタル層６１、ダイオード層６２、下部電極層６３、可変抵抗層６４、上部電極層６５、ライナ層６６、ストッパ層６７、及び層間絶縁層６８を有する。
【００２１】
バリアメタル層６１は第１導電層５０の上面に接する。バリアメタル層６１はチタンナイトライド（ＴｉＮ）により構成される。
【００２２】
ダイオード層６２はバリアメタル層６１の上面に接する。ダイオード層６２はダイオードＤＩとして機能する。ダイオード層６２はポリシリコンにより構成され、ｐ型半導体層６２ａ、真性半導体層６２ｂ、及びｎ型半導体層６２ｃを有する。なお、第２配線層７０の上層と下層において、ｐ型半導体層６２ａ、真性半導体層６２ｂ、及びｎ型半導体層６２ｃの積層順は逆になる。
【００２３】
下部電極層６３はダイオード層６２の上面に接する。下部電極層６３はチタンナイトライド（ＴｉＮ）により構成される。また、下部電極層６３は、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、ＩＲ、Ｃｏ、Ｔｉ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮのいずれかにより構成されてもよい。
【００２４】
可変抵抗層６４は下部電極層６３の上面に接する。可変抵抗層６４は可変抵抗素子Ｒとして機能する。可変抵抗層６４は、印加される電圧、通電される電流、もしくは注入される電荷の少なくともいずれかによって抵抗値を変化させる。例えば、可変抵抗層６４は金属酸化物により構成される。
【００２５】
上部電極層６５は可変抵抗層６４の上面に接する。上部電極層６５は下部電極層６３と同様の材料により構成される。
【００２６】
ライナ層６６は上部電極層６５の上面に接する。ライナ層６６は、ストッパ層６７と比較して、その下層の配向性の影響をその上層の配向性に与えないように構成される。換言すれば、ライナ層６６は、ストッパ層６７と比較して、その下層の配向性の影響をキャンセルする特性が高い材料により構成される。例えば、ライナ層６６は、アモルファスシリコン（amorphous-Ｓｉ）、タングステンシリサイド（ＷＳｉ）、タングステンナイトライド（ＷＮ）のいずれかにて構成される。
【００２７】
ストッパ層６７はライナ層６６の上面に接する。化学機械研磨（ＣＭＰ、Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によるストッパ層６７の エッチングレートは、化学機械研磨による層間絶縁層６８のエッチングレートよりも小さい。ストッパ層６７は、例えば、タングステン（Ｗ）にて構成される。
【００２８】
層間絶縁層６８は、第１配線層５０、メモリ層６０の側面、及び第２配配線層７０に接する。層間絶縁層６８は、例えば、酸化シリコン（ＳｉＯ２）にて構成される。
【００２９】
［効果］
次に、図４を参照して第１の実施の形態と比較例とを比較して、第１の実施の形態の効果を説明する。比較例は、図４に示すように、第１の実施の形態のライナ層６６を省略した構成を有する。すなわち、比較例において、ストッパ層６７は、上部電極層６５と一方の面で接し、第２配線層７０と他方の面で接する。このような比較例では、図４に示すように、第２配線層７０はストッパ層６７を介して上部電極層６５の配向性の影響を受けて形成されるため、第２配線層７０は小さいグレインサイズを持ち、高い抵抗を持つこととなる。
【００３０】
これに対して、第１の実施の形態においては、上述したライナ層６６によって、第２配線層７０は上部電極層６５の配向性の影響を低減して形成されるため、第２配線層７０は比較例よりも大きいグレインサイズを持ち、比較例よりも低い抵抗を持つ。これにより、第１の実施の形態は比較例よりも第２配線層７０の配線抵抗を低減できる。
【００３１】
［製造方法］
次に、図５〜図１１を参照して、第１の実施の形態に係る半導体記憶装置の製造方法について説明する。先ず、図５に示すように、基板４０上に絶縁層９１を介して第１配線層５０、バリアメタル層６１、ダイオード層６２、下部電極層６３、可変抵抗層６４、上部電極層６５、ライナ層６６、及びストッパ層６７が積層される。
【００３２】
具体的に、第１配線層５０は、タングステン（Ｗ）をスパッタ法により５０ｎｍ成膜することによって形成される。第１配線層５０は、タングステン（Ｗ）と窒化タングステン（ＷＮ）との積層構造であってもよい。バリアメタル層６１は、窒化チタン（ＴｉＮ）をスパッタ法により５ｎｍ成膜することによって形成される。ダイオード層６２は、非結晶シリコンをＬＰＣＶＤ法により８５ｎｍ成膜することによって形成される。ダイオード層６２は、リンをドープしたｐ型半導体層、不純物をドープしていない真性半導体層、及びボロンをドープしたｎ型半導体層を順次積層して形成される。また、ダイオード層６２の表面に形成された自然酸化膜はウェット処理を用いて除去される。下部電極層６３は、チタンナイトライド（ＴｉＮ）をスパッタ法により成膜することによって形成される。可変抵抗層６４は、ＬＰＣＶＤ法またはスパッタ法により形成される。ライナ層６６は、スパッタ法により形成される。
【００３３】
次に、図６に示すように、ストッパ層６７の上面にハードマスク９２が形成される。ハードマスク９２は、ｄ−ＴＥＯＳをＣＶＤ法により２００ｎｍ成膜し、リソグラフィ法を用いてパターニングすることにより形成される。ハードマスク９２は、メモリセルアレイ１０を形成するメモリ領域ＡＲ１において、Ｙ方向に所定ピッチをもってＸ方向に延びるストライプ状に形成される。一方、ハードマスク９２は、メモリ領域ＡＲ１の周辺に位置する周辺領域ＡＲ２において、その周辺領域ＡＲ２の全体を覆うように形成される。
【００３４】
続いて、図７に示すように、ハードマスク９２を介して第１配線層５０までＲＩＥ法によるエッチングが行なわれる。これにより、第１配線層５０、バリアメタル層６１、ダイオード層６２、下部電極層６３、可変抵抗層６４、上部電極層６５、ライナ層６６、及びストッパ層６７は、Ｙ方向に所定ピッチをもってＸ方向に延びるストライプ状に加工される。
【００３５】
次に、図８に示すように、層間絶縁層６８ａは、ハードマスク９２、ストッパ層６７の上面を覆うように形成される。その後、ハードマスク９２、層間絶縁層６８ａは化学機械研磨（ＣＭＰ）によってストッパ層６７の上面まで平坦化される。
【００３６】
続いて、図９に示すように、最上層のストッパ層６７の上に第２配線層７０、バリアメタル層６１、ダイオード層６２、下部電極層６３、可変抵抗層６４、上部電極層６５、ライナ層６６、及びストッパ層６７が積層される。ここで、ダイオード層６２は、ｎ型半導体層、真性半導体層、及びｐ型半導体層を順次積層して形成される。
【００３７】
そして、図９に示すように、ストッパ層６７の上面にハードマスク９３が形成される。ハードマスク９３は、ｄ−ＴＥＯＳをＣＶＤ法により２００ｎｍ成膜して、リソグラフィ法を用いてパターニングすることによってされる。ハードマスク９３は、メモリ領域ＡＲ１において、Ｘ方向に所定ピッチをもってＹ方向に延びるストライプ状に形成される。一方、ハードマスク９３は、周辺領域ＡＲ２において、その周辺領域ＡＲ２の全体を覆うように形成される。
【００３８】
次に、図１０に示すように、ハードマスク９３を介して第１導電層５０の上面に接するバリアメタル層６１までエッチングが行なわれる。これにより、第２配線層７０の下層において、バリアメタル層６１、ダイオード層６２、下部電極層６３、可変抵抗層６４、上部電極層６５、ライナ層６６、及びストッパ層６７は、Ｙ方向及びＸ方向に所定ピッチをもってマトリクス状に配列するように加工される。また、第２配線層７０は、Ｘ方向に所定ピッチをもってＹ方向に延びるストライプ状に加工される。また、第２配線層７０の上層において、バリアメタル層６１、ダイオード層６２、下部電極層６３、可変抵抗層６４、上部電極層６５、ライナ層６６、及びストッパ層６７は、Ｘ方向に所定ピッチをもってＹ方向に延びるストライプ状に加工される。
【００３９】
次に、図１１に示すように、層間絶縁層６８ｂは、ハードマスク９３、最上層のストッパ層６７の上面を覆うように形成される。その後、ハードマスク９３、層間絶縁層６８ｂは、化学機械研磨（ＣＭＰ）によってストッパ層６７の上面まで平坦化される。そして、この後に図５〜図１１と同様の工程が繰り返し実行される。
【００４０】
［第２の実施の形態］
次に、図１２を参照して、第２の実施の形態について説明する。第２の実施の形態は、図１２に示すように、第１の実施の形態の構成に加えて、ストッパ層６７の上面に接するライナ層６９を有する。ライナ層６９は、ストッパ層６７と比較して、その下層の配向性の影響をその上層の配向性に与えないように構成される。換言すれば、ライナ層６９は、ストッパ層６７と比較して、その下層の配向性の影響をキャンセルする特性が高い材料により構成される。例えば、ライナ層６９は、アモルファスシリコン（amorphous-Ｓｉ）、タングステンシリサイド（ＷＳｉ）、タングステンナイトライド（ＷＮ）のいずれかにて構成される。
【００４１】
上記ライナ層６９により、第２配線層７０は、ストッパ層６７の配向性の影響を低減して形成され、第１の実施の形態よりも大きいグレインサイズを有する。よって、第２の実施の形態は、第１の実施の形態よりも第２配線層７０の配線抵抗を低減できる。
【００４２】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４３】
１０…メモリセルアレイ、  ２０ａ…ワード線選択回路、  ２０ｂ…ワード線駆動回路、  ３０ａ…ビット線選択回路、  ３０ｂ…ビット線駆動回路、  ４０…基板、  ５０…第１導電層、  ６０…メモリ層、  ７０…第２導電層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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