(57)【特許請求の範囲】
【請求項１】
第一導電型の半導体基板の主面上に、該主面に垂直方向に形成される複数の薄層状の第一導電型層および第二導電型層が、前記主面に平行な面方向では、交互に繰り返し並列配置される超接合構造と、該超接合構造の前記第二導電型層の表層に長手方向に沿ってオーバーラップするように形成される高濃度第二導電型ベース領域と、該高濃度第二導電型ベース領域の表層に長手方向に沿って選択的に形成される高濃度第一導電型ソース領域と、前記薄板状の第一導電型層と前記高濃度第一導電型ソース領域とに挟まれる高濃度第二導電型ベース領域の表面上に絶縁膜を介して長手方向に沿って形成されるゲート電極とを備える超接合半導体装置において、
前記ゲート電極の下層に絶縁膜を介して長手方向に沿って前記超接合構造の前記第二導電型層を備えるとともに、前記超接合構造の前記第二導電型層は活性領域内の端部で全てが導電接続されていることを特徴とする超接合半導体装置。
【請求項２】
前記導電接続が、端部で相互に連結される前記超接合構造の前記第二導電型層によりなされる構造を備えることを特徴とする請求項１に記載の超接合半導体装置。
【請求項３】
前記導電接続が、前記超接合構造の前記第二導電型層の端部で連結される前記高濃度第二導電型ベース領域によりなされる構造を備えることを特徴とする請求項１または２に記載の超接合半導体装置。
【請求項４】
前記導電接続が、前記超接合構造の前記第二導電型層の端部表面を連結するように形成される導電層または金属膜によりなされることを特徴とする請求項１に記載の超接合半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は超接合半導体装置に関し、詳しくは超接合（以下、ＳＪと略記することもある）型ＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
複数のｐ型領域およびｎ型領域を、半導体基板の主面に平行な面方向では交互に繰り返し並列配置される超接合構造を利用して従来の特性限界を破るようなＭＯＳＦＥＴが開発されている。この超接合構造を形成する一方法の多段エピ方式は、マスクを用いたイオン注入によって、半導体基板の主面に垂直な方向に延びる複数の薄層状、短冊状またはカラム（柱）などと称される複数のｐ型領域およびｎ型領域を、半導体基板の主面に平行な面方向では交互に繰り返し並列配置される構造（この構造を以降、ｐｎカラム構造または単にカラム構造とも称する）となるように、エピ層を何回かに分けて成長させる構造である。エピとはエピタキシャルの略であり、以降も同様に略記することもある。
【０００３】
また、トレンチ埋め込みエピ方式は、ｎ型エピ基板に高アスペクト比のトレンチを複数形成し、このトレンチを、エピタキシャル成長法によりｐ型シリコンで埋め込むことで、前述と同様なｐｎカラム構造を形成する方法である。いずれの方式で形成したｐｎカラム構造においても、通常の接合構造のＭＯＳＦＥＴに比べると、低比抵抗のｐおよびｎカラムを用いても高耐圧を得ることができるので、オン抵抗と耐圧特性間のトレードオフ関係が改善されるという点で非常に優れている。
【０００４】
図３の従来の超接合（ＳＪ−）ＭＯＳＦＥＴの部分断面斜視図に示すように、ウエハの上方から見て超接合構造を成すｐおよびｎカラムの表面パターンの長手方向がストライプ状である場合、ＭＯＳセルストライプパターンの長手方向は前記超接合構造のストライプパターンと平行であることが素子特性上好ましい。両方のストライプが直交していると、図４の部分断面斜視図に示すように、表面近傍の電流経路にねじれが生じ、オン抵抗が増大するからである。両方のストライプが平行であればこのような電流経路のねじれの問題は起きず、低オン抵抗が保たれる。
【０００５】
ＭＯＳＦＥＴのスイッチング動作時において、寄生容量成分すなわちゲート−ソース間容量Ｃｇｓ、ドレイン−ソース間容量Ｃｄｓ、ゲート−ドレイン間容量Ｃｇｄは、それぞれスイッチング波形に対して大きな影響を及ぼす。特に、ゲート−ドレイン間容量Ｃｇｄが大きすぎるとミラー容量が増大してスイッチングが遅くなり、スイッチング損失が増大する。一方、ゲート−ドレイン間容量Ｃｇｄが小さすぎると、スイッチング損失は小さくなるもののターンオフ時のドレイン−ソース間電圧Ｖｄｓの上昇率が大きくなりすぎ、放射ノイズの原因となり外部機器へ悪影響を与える。従って、ゲート−ドレイン間容量Ｃｇｄを適切な値にする構造設計がスイッチング特性にとって非常に重要である。
【０００６】
また、ｐカラム層をｐ型中継領域で接続する構造を有するスーパージャンクション構造の半導体装置の記述が公開されている（例えば、下記特許文献１、２参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−３５１７１３号公報（００２４段落、図２）
【特許文献２】特開２００８−１０８９６号公報（００２８段落、図６）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前記ゲート−ドレイン間容量Ｃｇｄを調整するにはゲート幅（Ｌｇ）による調整が必要である。しかし、前記超接合ストライプパターンとＭＯＳセルストライプパターンが平行である超接合半導体装置では、従来のＳＪ−ＭＯＳＦＥＴのＭＯＳ構造近傍の拡大断面図である図５に両方向矢印で示すように、ゲート幅（Ｌｇ）がもともと狭いので、ゲート幅（Ｌｇ）の調整可能な大きさも小さく更なる微細化が実質的に困難である。しかも超接合構造を成すｐカラムＹ１とＭＯＳセルストライプＺの位置が上下に正確に合うように配置される必要がある。従って、ＭＯＳセルストライプＺのセルピッチはｐカラムのセルピッチと同じである。仮に、ｐカラムＹ１とＭＯＳセルストライプＺとの相互の位置関係がずれ、ＭＯＳチャネルの出口ＸがｐカラムＹ１と上下で重なってしまうと、電子電流の抜け口が無くなり、オンすることができなくなってしまう。このような位置関係のずれ問題を防ぐ対策として、図５を改良した図６の拡大断面図に示すように、ＭＯＳセルストライプＺを超接合ｐカラムＹ１に対して一つおきもしくは複数個おきの上部に配置すれば、ゲート幅（Ｌｇ）を大きくすることができる。この図６のようなｐカラムの配置にすれば、超接合ストライプとＭＯＳセルストライプが平行である構造においてもゲート幅（Ｌｇ）を調整することができることになり、ゲート−ドレイン間容量Ｃｇｄを適切な値に調整することができる。
【０００９】
しかしながら、前述した図５の拡大断面図に示すＳＪ−ＭＯＳＦＥＴの問題点に対する対策として考え出された図６の拡大断面図でも、以下に説明する問題が新たに生じる。図６に示すＭＯＳセルストライプＺが配置されないｐカラムＹ２は電気的に浮遊状態になるという問題である。
【００１０】
少し詳述すると、高速の繰り返しスイッチング動作時には、オフ状態時にドレイン−ソース間容量Ｃｄｓが空乏化により充電されて浮遊ｐカラムＹ２は帯電する。再度オン状態になったときに、前記浮遊ｐカラムＹ２に溜まった電荷は逃げ道が無く、ｐカラムＹ２は帯電したまま電気的に浮遊状態となる。このためｐカラム−ｎカラム接合から空乏層が伸びたままの状態が維持され、電子電流経路であるｎカラム中性領域幅が狭くなり、オン抵抗が増大する。この結果、スイッチング動作時の発生損失が増大するという問題が生じるのである。
【００１１】
本発明は、以上述べた点に鑑みてなされたものである。本発明の目的は、超接合ストライプとＭＯＳセルストライプを平行に配置したストライプ状の超接合構造を有し、ゲート−ドレイン間容量を増やすためにＭＯＳセルストライプが上部に配置されない浮遊電位のｐカラムを有する超接合半導体装置であっても、繰り返しスイッチング動作時に過渡オン抵抗の上昇を低減することのできる超接合半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明は、第一導電型の半導体基板の主面上に、該主面に垂直方向に形成される薄層状の第一導電型層および第二導電型層が、前記主面に平行な面方向では、交互に繰り返し並列配置される超接合構造と、該超接合構造の前記第二導電型層の表層に長手方向に沿ってオーバーラップするように形成される高濃度第二導電型ベース領域と、該高濃度第二導電型ベース領域の表層に長手方向に沿って選択的に形成される高濃度第一導電型ソース領域と、前記薄層状の第一導電型層と前記高濃度第一導電型ソース領域とに挟まれる高濃度第二導電型ベース領域の表面に絶縁膜を介して長手方向に沿って形成されるゲート電極とを備える超接合半導体装置において、前記ゲート電極の下層に絶縁膜を介して長手方向に沿って前記超接合構造の前記第二導電型層を備えるとともに、前記超接合構造の前記第二導電型層は端部で相互に導電接続されている超接合半導体装置とすることにより、前記本発明の目的は達成される。
【００１３】
また、前記導電接続が、端部で相互に連結される前記超接合構造の前記第二導電型層によりなされている構造とすることが好ましい。
さらに、また、前記導電接続が、前記超接合構造の前記第二導電型層の端部で連結される前記高濃度第二導電型ベース領域によりなされている構造とすることがより好ましい。
【００１４】
さらに前記導電接続が、前記超接合構造の前記第二導電型層の端部表面を連結するように形成される導電層または金属膜によりなされる超接合半導体装置とすることもできる。すなわち本発明は、ＭＯＳセルストライプが上部に配置されないｐカラムのストライプ端部と、ＭＯＳセルストライプが上部に配置されたｐカラムのストライプ端部とを連結する構造とする。この構造によりＭＯＳセルストライプが上部に配置されないｐカラムの電位が浮遊電位となることを防ぐことができる。ドレイン−ソース間バイアスがゼロもしくは低く、ｐカラムが完全空乏化していない状態においては、ソース電極、ＭＯＳセルストライプが上部に配置されたｐカラム、およびＭＯＳセルストライプが上部に配置されないｐカラムは互いにストライプ端部で電気的に接続されて同電位になる。オフ状態においては、ＭＯＳセルストライプが上部に配置されないｐカラムに充電された電荷は、ドレイン−ソース間バイアスがゼロに近くなるオン状態において、前述したように端部で電気的に接続された経路を通って速やかに放電され、空乏層が伸びたままの状態を保持することが無い。従って、ｎカラム中性領域幅を狭めて電子電流の経路となる幅を狭めることも無いので、連続スイッチング時の過渡オン抵抗の上昇が低減される。
【発明の効果】
【００１５】
超接合ストライプとＭＯＳセルストライプを平行に配置したストライプ状の超接合半導体装置であって、ゲート−ドレイン間容量を増やすためにＭＯＳセルストライプが上部に配置されない浮遊電位のｐカラムを設けた構造を有する超接合半導体装置において、浮遊電位のｐカラムの帯電による繰り返しスイッチング動作時に、過渡オン抵抗上昇を低減することのできる超接合半導体装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明にかかる６００Ｖ耐圧のＳＪ−ＭＯＳＦＥＴの部分断面斜視図である。
【図２】本発明にかかる６００Ｖ耐圧のＳＪ−ＭＯＳＦＥＴの部分断面斜視図である。
【図３】従来のＳＪ−ＭＯＳＦＥＴの部分断面斜視図である。
【図４】従来の異なるＳＪ−ＭＯＳＦＥＴの部分断面斜視図である。
【図５】従来のＳＪ−ＭＯＳＦＥＴのＭＯＳ構造近傍の拡大断面図である。
【図６】図５のＳＪ−ＭＯＳＦＥＴを改良したＳＪ−ＭＯＳＦＥＴのＭＯＳ構造近傍の拡大断面図である。
【図７】本発明のＳＪ−ＭＯＳＦＥＴにかかるｐｎカラム構造の要部平面図である。
【図８】ＳＪ−ＭＯＳＦＥＴを用いる誘導負荷チョッパー回路図である。
【図９】従来のＳＪ−ＭＯＳＦＥＴのターンオフ波形図である。
【図１０】本発明のＳＪ−ＭＯＳＦＥＴのターンオフ波形図である。
【図１１】本発明の超接合半導体装置の複数の並列ｐカラムが相互にｐベース層によって導電接続されていることを示す平面図である。
【図１２】本発明の超接合半導体装置の複数の並列ｐカラムが相互にｐカラムの端部で連結されていることを示す平面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の超接合半導体装置の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例】
【００１８】
本発明の超接合半導体装置を多段エピ方式６００Ｖ耐圧ＳＪ−ＭＯＳＦＥＴ１０１に適用した例を図１、図２に示す。厚さ６２５μｍのｎ型半導体基板１に５５μｍ厚のエピタキシャル成長層２が形成されており、表面から４５μｍの深さまで薄層状のｐカラムＹ１が平行に形成されている。深さ４５μｍ〜５５μｍまではｎ型バッファ層４である。超接合構造を成すｐｎカラム５のピッチは図２の両矢印に示すように１２μｍであり、ｐカラム幅およびｎカラム幅ともに６μｍである。ｐおよびｎカラムは基板表面から見ると平行ストライプ状パターンを示す。ｐおよびｎカラムの平均濃度は４×１０15ｃｍ-3である。ＭＯＳセル６（図１）は基板表面から見ると、前記ｐｎカラム５のストライプと平行なストライプ状パターンであり、ｐカラムＹ１上に正確に位置合わせされている。２本のｐカラムストライプに対して１本のＭＯＳセルストライプの比率で配置されているので、ＭＯＳセルストライプのピッチは、前述のｐｎカラムのピッチ１２μｍの２倍の２４μｍである。基板表面には図１に示すように、０．１μｍ厚のゲート酸化膜７が形成され、その上には０．５μｍ厚のポリシリコンゲート電極８が形成される。ｐカラムＹ１の２本毎の上部にオーバーラップするように形成される高濃度ｐベース層９内に、ストライプパターンの長手方向に沿ってｎ型ソース領域が形成される（図１、図２では示されない）。図２、図７に示すように複数の並列のｐカラムＹ１は高濃度ｐベース層９と同時に形成される高濃度ｐ+層９−１によって相互に連結され、導電接続される。高濃度ｐベース層９の位置の一例を半導体装置チップの全体平面図である図１１に示す。さらに前記ポリシリコンゲート電極８の上に層間絶縁膜１０が形成され、Ａｌ電極（図示せず）がその上に、さらにその上に保護膜（図示せず）が形成される。
【００１９】
いずれも、図示しないソース領域を除いて各層は図１のようにパターニングされ、ＳＪ−ＭＯＳＦＥＴ１０１を形成する。図１ではドレイン電極とソース電極、保護膜、およびｎ型ソース領域は省略してある。ＭＯＳセルが配置されないｐカラムＹ２が１つおきのカラムとして存在するので、すべてのｐカラム上にＭＯＳセルが配置される従来構造に対して、ポリシリコンゲート電極８とドレインのオーバーラップ面積が増大し、ゲート−ドレイン間寄生容量Ｃｇｄが増大する。
【００２０】
本実施例におけるポリシリコンゲート幅は１８μｍであり、従来構造におけるポリシリコンゲート幅６μｍの３倍である。ｐベース層９の、ポリシリコンゲート電極８下の横方向拡散を考慮すると、本実施例におけるゲート−ドレイン間寄生容量Ｃｇｄは従来例の約７倍になる。活性領域から周辺領域へ移行する領域であるＭＯＳセルストライプの端部において、ＭＯＳ構造のｐベース層９と同時に端部に形成される高濃度ｐ層によって、各ｐカラムストライプが互いに電気的に接続されている。
【００２１】
ドレイン−ソース間バイアスが印加されていないか、または低い場合、ｐカラムは完全空乏化されておらず、従ってすべてのｐカラムは同電位になる。なお、図１２のチップ平面図に示すように周辺領域のさらに外側であるｐカラムストライプの端部において、各ｐカラムストライプを連結して導電接続としてもよい。連結するものはｐカラムと同時形成のｐ層や端部表面に形成する金属膜または導電層であってもよい。
【００２２】
次に、ｐカラムＹ１とＹ２が導電接続されていることの効果について以下説明する。図８のような誘導負荷のチョッパー回路に用いるＳＪ−ＭＯＳＦＥＴの繰り返しスイッチング動作時において、ＳＪ−ＭＯＳＦＥＴはゲートがオフするとターンオフ動作が開始される。負荷インダクタンスは電流を維持しようとするために、ドレイン−ソース間に高バイアスが印加されるようになる。ドレイン電位の上昇に従い、ゲート−ドレイン間容量Ｃｇｄを通して変位電流が流れ、変位電流がゲート抵抗を流れることによる電圧降下によりゲート電位が上昇する。ゲート電位の上昇はドレイン電流（ＩＤ）を維持する方向に作用する。ゲート−ドレイン間容量Ｃｇｄが大きいほど、小さいドレイン電位上昇率で大きな変位電流を流すことができ、ゲート電位を高く保つことができるので、負荷インダクタンスを流れる電流を維持することができる。
【００２３】
つまり、図９に示す、ゲート−ドレイン間容量Ｃｇｄが小さい従来のＳＪ−ＭＯＳＦＥＴ１００の、ターンオフ時のドレイン−ソース間電圧（Ｖｄｓ）の上昇率（ｄＶ／ｄｔ）に比べて、本発明のＳＪ−ＭＯＳＦＥＴ１０１では、ゲート−ドレイン間容量Ｃｇｄが大きいので、図１０に示すようにターンオフ時のドレイン−ソース間電圧（Ｖｄｓ）のｄＶ／ｄｔを小さく抑えることができる。この結果、放射ノイズを低減することができる。ドレイン電位が上昇し続け、ｐおよびｎカラムは完全空乏化する。ドレイン−ソース間電圧が回路のバス電圧に等しくなるとドレイン電流は徐々にゼロに向かって減少する。以上のようにしてターンオフ動作が完了する。
【００２４】
次に、一定期間後に再びゲートがオンすると、ターンオン動作が始まる。ターンオンはターンオフと逆の過程で進行し、やがて完全なオン状態に移行する。オフ状態においてｐおよびｎカラムに発生した空乏層中には空間電荷（実体はイオン化したドーパント）が蓄えられており、空間電荷がすべて消滅することでオン状態に移行する。ｎカラム中の空間電荷はドレイン側のｎ型低比抵抗基板を通してドレイン電極から電子が供給されることで消滅する。一方、ｐカラム中の空間電荷はＭＯＳセルｐベース層９を通してソース電極からホールが供給されることで消滅する。オン状態において、ドレイン−ソース間電圧は０．数Ｖ〜数Ｖ程度であり、ｐおよびｎカラムはキャリアが残存した中性状態にある。本発明のＳＪ−ＭＯＳＦＥＴ１０１では、ｐカラムはセルストライプ端部でお互いに連結されており、かつ中性状態にあるために同電位である。このためＭＯＳセルｐベース層が上部に配置されていないｐカラムＹ２においても、ＭＯＳセルｐベース層が上部に配置されたｐカラムＹ１を経由してホールが速やかに供給され、空間電荷が消滅する。ＭＯＳセルｐベース層の配置されていないｐカラムＹ２においても空乏層が残存することがなく、従って、ｎカラム中性領域幅が圧迫されないために電流経路の狭窄が起こらず、オン抵抗の上昇が抑えられる効果が得られる。
【００２５】
本発明により、ストライプ状の平行表面パターンを有する超接合構造を備え、超接合ストライプとＭＯＳセルストライプが平行であって、ＭＯＳセルストライプが上部に配置されないｐカラムと、ＭＯＳセルストライプが上部に配置されたｐカラムとを端部で連結して同電位としたので、ターンオフ時のｄＶ／ｄｔ値の低減により放射ノイズが抑えられ、繰り返しスイッチング動作時の過渡オン抵抗の上昇が低減される。この結果、低ノイズ特性と低損失を兼ね備えた超接合ＭＯＳＦＥＴを実現することができる。
【符号の説明】
【００２６】
１      半導体基板
２      エピタキシャル成長層
４      ｎ型バッファ層
５      ｐｎカラム
６      ＭＯＳセル
７      ゲート絶縁膜
８      ゲート電極
９      ｐベース層
９−１  高濃度ｐ+層
１０    層間絶縁膜
Ｙ１、Ｙ２    ｐカラム
Ｌｇ    ゲート幅
１００    従来のＳＪ−ＭＯＳＦＥＴ
１０１    本発明のＳＪ−ＭＯＳＦＥＴ
【図１】
0005423882.tif 000002
【図２】
0005423882.tif 000003
【図３】
0005423882.tif 000004
【図４】
0005423882.tif 000005
【図５】
0005423882.tif 000006
【図６】
0005423882.tif 000007
【図７】
0005423882.tif 000008
【図８】
0005423882.tif 000009
【図９】
0005423882.tif 000010
【図１０】
0005423882.tif 000011
【図１１】
0005423882.tif 000012
【図１２】
0005423882.tif 000013