(57)【特許請求の範囲】
【請求項１】
光を信号電圧に変換する画素回路を有する画素が行列状に配置された撮像部と、
前記画素の列ごとに設けられ、対応する列に配置された前記画素から読み出された前記信号電圧をｎビット（ｎは正の整数）のデジタル値に変換するＡＤ変換部とを備え、
前記ＡＤ変換部は、
前記信号電圧と参照信号とを比較して比較結果信号を出力する比較器と、
前記比較結果信号の信号レベルにより動作が制御されるｎビット分の第１のＤＦＦで構成されたカウンタ回路と、前記カウンタ回路のカウント値を一旦保持してから出力するｎビット分の第２のＤＦＦで構成された転送回路とを有するカウンタ部とを有し、
複数列に設けられた前記第２のＤＦＦ同士が直列に接続されることで転送部が形成され、前記転送部は前記ｎビットのデジタル値に変換された前記信号電圧を出力し、
前記転送部は、各列に配置され、互いに同じビットを転送する前記第２のＤＦＦ同士が直列に接続されてなる回路がｎビット分（ｎは２以上の整数）並列に配置されることで構成されており、
前記転送部を構成する前記第２のＤＦＦのうち、最終列の前記第２のＤＦＦの出力部のそれぞれに接続され、互いに同じパルスによって出力タイミングが揃えられたｎビット分のラッチ回路をさらに備えている固体撮像装置。
【請求項２】
光を信号電圧に変換する画素回路を有する画素が行列状に配置された撮像部と、
前記画素の列ごとに設けられ、対応する列に配置された前記画素から読み出された前記信号電圧をｎビット（ｎは正の整数）のデジタル値に変換するＡＤ変換部とを備え、
前記ＡＤ変換部は、
前記信号電圧と参照信号とを比較して比較結果信号を出力する比較器と、
前記比較結果信号の信号レベルにより動作が制御されるｎビット分の第１のＤＦＦで構成されたカウンタ回路と、前記カウンタ回路のカウント値を一旦保持してから出力するｎビット分の第２のＤＦＦで構成された転送回路とを有するカウンタ部とを有し、
複数列に設けられた前記第２のＤＦＦ同士が直列に接続されることで転送部が形成され、前記転送部は前記ｎビットのデジタル値に変換された前記信号電圧を出力し、
前記ＡＤ変換部は複数の異なる領域に分けて配置され、
前記画素から読み出された前記信号電圧は前記画素の列ごとに複数領域に配置された前記ＡＤ変換部に振り分けられ、
複数領域に配置された前記転送部は、互いに同じビットを転送する複数列の前記第２のＤＦＦが直列に接続されてなる回路がｎビット分（ｎは２以上の整数）並列に配置されることで構成されており、
前記各転送部を構成する前記第２のＤＦＦのうち、最終列の前記第２のＤＦＦの出力部のそれぞれに接続され、出力タイミングが揃えられたｎビット分のラッチ回路を有するビット間スキュー抑止ラッチ部と、
複数の前記ビット間スキュー抑止ラッチ部の出力をそれぞれ受け、出力タイミングが互いに揃えられた複数のチャネル間スキュー抑止ラッチ部とをさらに備えている固体撮像装置。
【請求項３】
請求項１または２に記載の固体撮像装置において、
前記カウンタ回路はアップカウント動作とダウンカウント動作とを行うことができ、
前記カウンタ回路は、前記画素から読み出された信号電圧を表す前記比較結果信号をアップカウントした後に、リセット状態の前記画素から読み出されたリセットレベルを表す前記比較結果信号をダウンカウントすることにより、ノイズ成分が除去された前記信号電圧を表すカウント値を出力する固体撮像装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の固体撮像装置において、
前記カウンタ回路は、リセット回路を介さずにリセット信号を受けることで全ビットのリセット動作を行うことができる固体撮像装置。
【請求項５】
画素が行列状に配置された撮像部と、前記画素の列ごとに設けられ、比較器と、第１のＤＦＦで構成されたカウンタ回路、及び前記カウンタ回路の出力を受ける第２のＤＦＦで構成された転送回路とを含むカウンタ部とを有するカラムＡＤ変換部とを備え、複数列に設けられた前記第２のＤＦＦ同士が互いに直列に接続された転送部を構成する固体撮像装置におけるＡＤ変換方法であって、
前記比較器が、前記画素から読み出された信号電圧と、参照信号とを比較するステップ（ａ）と、
前記カウンタ回路がクロック信号をカウントし、前記ステップ（ａ）で前記信号電圧が前記参照信号のレベルと等しくなった時点でカウントを停止するステップ（ｂ）と、
前記ステップ（ｂ）の後に、前記転送回路が前記カウンタ回路から出力されたカウント値を受け、デジタル変換された前記信号電圧として前記カウント値を保持するステップ（ｃ）と、
前記転送回路に保持された前記信号電圧を前記転送部を介して水平方向に転送するステップ（ｄ）とを備え、
前記カラムＡＤ変換部ではｎビット（ｎは２以上の整数）のＡＤ変換が行われ、
前記固体撮像装置は、最終列のｎビット分の前記第２のＤＦＦの出力部のそれぞれに接続され、出力タイミングが互いに揃えられたｎビット分のラッチ回路をさらに備えており、
前記ステップ（ｄ）で前記転送部から転送された信号電圧を前記ラッチ回路が受け、同一パルスによって前記ラッチ回路からｎビットの信号電圧が同時に出力されるステップ（ｅ）をさらに備えているＡＤ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の技術は、固体撮像装置に関し、光電変換により得られる受光信号をデジタル信号に変換してチップ外部に出力する技術に関する。
【背景技術】
【０００２】
近年、固体撮像装置における画素数の飛躍的な増加に伴い、固体撮像装置から信号を高速に読み出す要求が高まっている。
【０００３】
初期のＭＯＳ型固体撮像装置では、画素回路において光電変換の結果得られるアナログ信号が固体撮像装置からその外部へと読み出され、当該アナログ信号を外部のＡＤ（アナログデジタル）変換器により変換することで、デジタル信号を得ていた。しかし、このような構成では、固体撮像装置の内部に存在する浮遊容量などが原因となって読み出し速度の向上に限界があった。
【０００４】
そこで、画素回路で生成されたアナログ信号を固体撮像装置内でデジタル信号に変換し、浮遊容量などの影響を抑えることで、信号出力の高速化を図る技術が提案されている（例えば、特許文献１を参照）。
【０００５】
図７は、特許文献１に開示される固体撮像装置の主要部分の構成を模式的に示すブロック回路図である。この固体撮像装置は、単位画素１０１から得られる信号電圧を、シングルスロープ型のＡＤ変換によってデジタル信号に変換する。この固体撮像装置の大まかな動作について以下に説明する。
【０００６】
撮像部１０３における単位画素１０１は、光電変換によって得られた信号電圧を比較器１０５の一方の入力端子に印加する。参照信号生成部１０７は、タイミング制御部１０９から与えられるクロック信号ＣＫに同期して単調に電圧が上昇するランプ信号を、例えばＤＡ（デジタルアナログ）変換器を用いて生成し、比較器１０５の他方の入力端子に印加する。
【０００７】
カウンタ用フリップフロップ（図７中ではＴ−ＦＦと表記）１０９は、ランプ信号電圧の上昇開始と同期してクロック信号ＣＫをカウントし始める。そして、比較器１０５からランプ信号のレベルと単位画素１０１からの信号電圧とが一致したことを示す信号（図７に示す比較結果信号）のレベルが変化した時点で、そのときのカウント値を、単位画素１０１からの信号電圧を表すデジタル信号として出力する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−３２３３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の技術によれば、一列ごとに設けられるＡＤ変換部（ＡＤＣ）の各々を、一つの比較器１０５と各ビットごとに設けられるラッチ１１１とインピーダンス変換アンプ１１３（図７中では「ＢＵＦＡＭＰ」と表記）と水平データバスへの転送スイッチとで構成する。水平データバスにはセンスアンプを設置する必要があるため、回路素子数が多くなる。
【００１０】
また、水平データバス配線の設計やレイアウトにはアナログ回路の要素が残るので、信号干渉の影響を避けるために一定間隔で配線を入れ替える必要が生じ、さらに配線抵抗と容量によるビット間のスキューも考慮しなければならない。このように、従来の技術では、高速転送を行うには限界がある。
【００１１】
この様子を図８から図１０で説明する。
【００１２】
図８は、図７のＡＤＣにおいて、最下位ビットを表現するための回路である。動作シーケンスを図９で説明する。時刻Ｔ０からＴ２０までが一水平期間になる。時刻Ｔ１からＴ９までが画素から光電変換信号を読み出す画素駆動期間である。時刻Ｔ１からＴ２までの期間に画素回路をリセットして、時刻Ｔ３からＴ４までの期間に画素のリセット信号（以降、リセットレベルと称す）をサンプリングし、リセット信号メモリ４０１に一時記憶する。時刻Ｔ５からＴ６までの期間に画素の光電変換信号（以降、データレベルと称す）を読み出して、時刻Ｔ７からＴ８までの期間で画素信号メモリ４０２に一時記憶させる。時刻Ｔ１０からＴ１１までの期間にカウンタリセットイネーブルをＯＮ（ここではハイレベル）にして、全ビットのカウンタをリセットした後、時刻Ｔ１２から時刻Ｔ１３までの期間にカウンタクロックイネーブルと画素データ信号イネーブルを共にＯＮ（ここではハイレベル）にして画素データレベルを比較器１０５の一方の入力端子に入力し、同じく時刻Ｔ１２からＴ１４にかけてランプ信号を比較器１０５の他方の入力端子に入力する。このときカウンタはアップカウントしているものとする。また、時刻Ｔ１２からＴ１４までの期間のうち、画素データレベルとランプ信号レベルとが一致する時刻Ｔ１３で比較器１０５からの比較結果信号（以降、カウント制御信号と称す）のレベルが反転し、カウンタ用ＤＦＦを停止してカウント動作を止める。
【００１３】
次に、時刻Ｔ１４からＴ１５までの期間にランプ信号をリセットし、アップダウン切り替え信号を反転させると、時刻Ｔ１５からカウンタ用ＤＦＦはダウンカウントを始める。
【００１４】
時刻Ｔ１５から時刻Ｔ１７までの期間にカウンタクロックイネーブルと画素リセット信号イネーブルを共にＯＮ（ここではハイレベル）にして、リセット信号メモリ４０１からリセットレベルを比較器１０５の一方の入力端子に入力し、同じく時刻Ｔ１５からＴ１７にかけてランプ信号を比較器１０５の他方の入力端子に入力する。
【００１５】
すると、時刻Ｔ１５からＴ１７までの期間で、画素リセットレベルとランプ信号レベルが一致する時刻Ｔ１６で比較器１０５からの比較結果信号（以降、「カウント制御信号」と称す）のレベルが反転し、カウンタ用ＤＦＦを停止してカウント動作を止める。このときのカウント値は、アップカウントした値からダウンカウントした値を引いた値になるので、結果的には画素のデータレベルからリセットレベルを差分した値、すなわち画素のノイズ信号を除去したデータ信号を示している。この動作により、いわゆるデジタル相関二重サンプリング動作が行われる。時刻Ｔ１８でこのカウント値をカウントデータ取り込み信号でラッチ１１１に転送した後、時刻Ｔ１９以降で列走査回路からの列選択信号にて水平データバスに順次カウント値が転送されていく。
【００１６】
なお、従来の固体撮像装置では、ＡＤＣから水平データバスへとデジタル値を転送する際に、寄生容量によりデータが減衰する。そのため、水平データバスの終端では、データの劣化を回復するためにセンスアンプが設けられることが多く、回路面積を縮小することが難しい。また、複数のデータバスを並行に配置する場合には、データバスの配線を一定間隔でクロスするなどして干渉を抑止する方法がとられることが多い。しかし、回路が微細になるに従ってデータバス間の干渉の影響は大きくなる。
【００１７】
本発明はこのような事情に鑑みてなされたものであり、回路規模の増大を抑えつつ、動作の高速化と外部に出力する信号の劣化の抑制とが図られた固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明の一例に係る固体撮像装置は、光を信号電圧に変換する画素回路を有する画素が行列状に配置された撮像部と、前記画素の列ごとに設けられ、対応する列に配置された前記画素から読み出された前記信号電圧をｎビット（ｎは正の整数）のデジタル値に変換するＡＤ変換部とを備えている。そして、前記ＡＤ変換部は、前記信号電圧と参照信号とを比較して比較結果信号を出力する比較器と、前記比較結果信号の信号レベルにより動作が制御されるｎビット分の第１のＤＦＦで構成されたカウンタ回路と、前記カウンタ回路のカウント値を一旦保持してから出力するｎビット分の第２のＤＦＦで構成された転送回路とを有するカウンタ部とを有している。また、複数列に設けられた前記第２のＤＦＦ同士が直列に接続されることで転送部が形成され、前記転送部は前記ｎビットのデジタル値に変換された前記信号電圧を出力する。
【００１９】
この構成では、ＡＤ変換部において、第１のＤＦＦでカウンタ回路を構成し、信号電圧を表すカウンタ回路のカウント値を保持（ラッチ）・転送する転送回路を第２のＤＦＦで構成しているので、従来の固体撮像装置に比べてＡＤ変換部の回路構成を簡素化することができる。また、ＡＤ変換部の全体がデジタル回路で構成されているので、データの取り扱いが容易になる。また、信号データを第２のＤＦＦで構成された転送部で水平方向に転送できるので、従来の固体撮像装置に比べて信号データの減衰が抑えられ、安定して高速にデジタル変換を行うことができる。
【００２０】
なお、カウンタ回路がアップカウントとダウンカウントの両方が可能である場合、これを用いてノイズ除去を容易に行うことができるので、好ましい。
【００２１】
本発明の一例に係るＡＤ変換方法は、画素が行列状に配置された撮像部と、前記画素の列ごとに設けられ、比較器と、第１のＤＦＦで構成されたカウンタ回路、及び前記カウンタ回路の出力を受ける第２のＤＦＦで構成された転送回路とを含むカウンタ部とを有するカラムＡＤ変換部とを備え、複数列に設けられた前記第２のＤＦＦ同士が互いに直列に接続された転送部を構成する固体撮像装置におけるＡＤ変換方法であって、前記比較部が、前記画素から読み出された信号電圧と、参照信号とを比較するステップ（ａ）と、前記カウンタ回路がクロック信号をカウントし、前記ステップ（ａ）で前記信号電圧が前記参照信号のレベルと等しくなった時点でカウントを停止するステップ（ｂ）と、前記ステップ（ｂ）の後に、前記転送回路が前記カウンタ回路から出力されたカウント値を受け、デジタル変換された前記信号電圧として前記カウント値を保持するステップ（ｃ）と、前記転送回路に保持された前記信号電圧を前記転送部を介して水平方向に転送するステップ（ｄ）とを備えている。
【００２２】
このようなＡＤ変換方法を用いることで、回路面積を従来よりも小さくしつつ、第２のＤＦＦで構成された転送部を用いてデジタル変換された信号電圧を転送できるので、信号電圧を高速に転送でき、且つ信号電圧の減衰も抑えられる。
【発明の効果】
【００２３】
本発明の一例に係る固体撮像装置によれば、列ごとに設けられたＡＤ変換部の各々が第１のＤＦＦで構成されるカウンタ回路と、第２のＤＦＦで構成された転送回路とを有しているので、カウンタ回路によって得られたデジタル値を信号電圧として、各列の転送回路を介して固体撮像装置の外部に出力することができる。従来の固体撮像装置に比べてＡＤ変換部の構成を簡単にできる上、デジタル回路で構成された転送回路を介して信号電圧を転送できるので、信号電圧の劣化が抑えられ、別途センスアンプを設けなくてもデジタル化された信号電圧を外部に出力することができる。このため、従来に比べて回路面積を大幅に縮小することが可能となり、回路の微細化が進んだ場合でも信号電圧の高速転送を実現することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態に係る固体撮像装置の一例を示すブロック回路図である。
【図２】図１に示す最下位ビット用のカウンタ２０の詳細構成の一例を示す回路図である。
【図３】第１の実施形態に係る固体撮像装置の動作を示すタイミングチャートである。
【図４】（ａ）は、図１及び図２に示すカウンタ用ＤＦＦ１２の具体的な構成例を示す図であり、（ｂ）は、転送用ＤＦＦ８の具体的な構成例を示す図である。
【図５】本発明の第２の実施形態に係る固体撮像装置の一例を示すブロック回路図である。
【図６】本発明の第２の実施形態に係る固体撮像装置の変形例を模式的に示すブロック回路図である。
【図７】従来の固体撮像装置の主要部分の構成を模式的に示すブロック回路図である。
【図８】図７に示す従来の固体撮像装置における最下位ビット用カウンタの回路構成を示す図である。
【図９】従来の固体撮像装置の動作を示すタイミングチャートである。
【図１０】従来の固体撮像装置におけるデジタルデータ配線レイアウト例を示す図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置の一例を示すブロック回路図である。
【００２７】
図１に示される固体撮像装置は、受光素子が光電変換によって生成したアナログ信号をＡＤ変換し、ＡＤ変換によって得られたデジタル信号をチップ（固体撮像装置）外部へ出力する固体撮像装置である。本実施形態の固体撮像装置は、複数の単位画素１が配置された撮像部１０と、撮像部１０上に配置され、単位画素１に接続された垂直信号線２と、撮像部１０に隣接して配置された行走査回路１１と、垂直信号線２に接続された比較器１３と、ランプ信号を比較器１３に出力する参照信号生成部９と、比較器１３が出力する比較結果信号の信号レベルにより動作が制御されるカウンタ用Ｄ型フリップフロップ（第１のＤＦＦ；以後Ｄ型フリップフロップを「ＤＦＦ」と表記する））１２と、転送用ＤＦＦ（第２のＤＦＦ）８と、カウンタクロックなどのクロック信号を出力するタイミング制御部１８とを備えている。
【００２８】
単位画素１は、例えばｌ（エル）行ｍ列の行列状（ｌは正の整数、ｍは２以上の整数）に配置され、単位画素１の各々は、受光した光の強度に応じた光電変換信号（以下、「データ信号」と称する）を発生する受光素子を少なくとも１つ含む画素回路を有している。
【００２９】
図１に示す例では、垂直信号線２が単位画素１の列ごとに設けられており、各垂直信号線２には同じ列を形成する複数の単位画素１が接続されている。また、単位画素１と比較器１３との間の垂直信号線２上には画素データメモリ４が設けられている。
【００３０】
１つの比較器１３と、ｎビット分のカウンタ用ＤＦＦ１２で構成されたカウンタ回路と、ｎビット分の転送用ＤＦＦ８で構成された転送回路とが１つのＡＤ変換部（カラムＡＤＣ）を構成している。ｎビット分のカウンタ回路とｎビット分の転送回路とは１つのカウンタ部を構成する。カウンタ回路は、後述のようにアップカウント動作とダウンカウント動作とを行うことができる。
【００３１】
ＡＤ変換部のうち各ビットに対応する１または複数のカウンタ用ＤＦＦ１２と、このカウンタ用ＤＦＦ１２に対応する１または複数の転送用ＤＦＦ８とは１ビット分のカウンタ２０を構成している。各ビット分のカウンタ２０が上述のｎビット分のカウンタ部を構成している。また、転送用ＤＦＦ８の出力部とこれに隣接する列に配置された転送用ＤＦＦ８の入力部とはデジタルデータ線により互いに接続されており、各列の転送用ＤＦＦ８が直列に接続されることにより、ｎビットの信号データを水平方向に転送する転送部が構成される。この転送部は、各列で同じビットに対応する転送用ＤＦＦ８同士が直列に接続された回路がｎビット分並列に設けられた構成を有している。
【００３２】
本実施形態の固体撮像装置では、図７に示す従来の固体撮像装置と比べ、ＡＤ変換を行うための構成が異なっている。ＡＤ変換のビット数には特に制限はなく、ビット数を増やすとより高精細な画像を得ることができるが、回路面積は大きくなる。
【００３３】
このＡＤ変換部は画素の列ごとに設けられている。１ビット分のデータはタイミング制御部１８によって制御されたカウンタ用ＤＦＦ１２と、カウンタ用ＤＦＦ１２の出力を受ける転送用ＤＦＦ８とで構成される上述の１ビット分のカウンタ２０により保持、転送される。転送用ＤＦＦ８の出力は、互いに隣接する列の転送用ＤＦＦ８に入力される。
【００３４】
また、タイミング制御部１８は例えば固体撮像装置の外部から供給されるマスタークロックにより制御され、後述のアップダウン切り替え信号、カウンタクロック、カウンタデータ取り込み信号、転送用ＤＦＦ駆動信号などの制御信号を出力する他、参照信号生成部９及び行走査回路１１の動作を制御する。
【００３５】
図２は、図１に示す最下位ビット用のカウンタ２０の詳細構成の一例を示す回路図である。
【００３６】
図２に示す例において、カウンタ２０内のカウンタ用ＤＦＦ１２は、カウンタクロックを受けるためのクロック端子ＣＰと、カウンタリセット信号を受けるためのリセット端子Ｒと、出力端子Ｑ、−Ｑ（Ｑバーを表す）とを有している。カウンタ用ＤＦＦ１２の出力は、所定の場合にＣＭＯＳ等で構成されるデータ選択スイッチ部１７を介して転送用ＤＦＦ８へと出力される。転送用ＤＦＦ８は、例えばＭＯＳトランジスタとインバータとで構成される。
【００３７】
次に、本実施形態の固体撮像装置の動作の概要を説明する。
【００３８】
まず、単位画素１からは、画素の初期化時に発生するリセット信号が、垂直信号線２を介して、リセット信号メモリ４−１に保持される。次に、光の強度に応じて発生するデータ信号が垂直信号線２を介して画素信号メモリ４−２に送られ、この画素信号メモリ４−２に保持される。この２つのメモリから比較器１３の一方の端子にそれぞれの信号を入力する際に、同時に参照信号生成部９からのランプ信号（参照信号）を比較器１３の他方の端子に入力し、両端子に入力された信号のレベルが一致した時点で、比較器１３からの比較結果信号のレベルが反転して、タイミング制御部１８で生成されたカウンタクロック信号をカウントしていたカウンタ用ＤＦＦ１２のカウント動作を停止する。
【００３９】
このときのカウンタ値は転送用ＤＦＦ８にデジタル値として転送され、タイミング制御部１８から供給された転送用ＤＦＦ駆動信号により、順番に（例えば左列から右列へ、又は右列から左列へと順に）外部端子に向けて読み出されていく。なお、この動作では同じ単位画素から出力されたリセット信号の電圧とデータ信号の電圧とを用いることで相関二重サンプリングが可能となり、個々の単位画素が持つノイズデータが削除された信号が得られることになる。
【００４０】
図２及び図３を用いて、ＡＤ変換動作をさらに詳しく説明する。
【００４１】
図３は、本実施形態に係る固体撮像装置の動作を示すタイミングチャートである。
【００４２】
図３に示す時刻Ｔ０からＴ２０までの期間が一水平期間になる。この一水平期間の間に１行分の単位画素１のリセット、当該１行分の単位画素１からのデータ信号の読み出し、及びデータ信号のＡＤ変換及び外部への出力が行われる。
【００４３】
一水平期間のうち、時刻Ｔ１からＴ９までの期間は、画素からデータ信号を読み出す画素駆動期間である。具体的には、時刻Ｔ１からＴ２までの間（リセット期間）に画素回路をリセットして、時刻Ｔ３からＴ４までの期間（リセット成分サンプリング期間）に画素のリセットレベルをサンプリングし、リセット信号メモリ４−１にリセットレベルを一時的に記憶させる。次に、時刻Ｔ５からＴ６までの期間（画素データ転送期間）に画素のデータ信号を読み出して、時刻Ｔ７からＴ８までの期間（データ成分サンプリング期間）に画素信号メモリ４−２にデータ信号を一時的に記憶させる。
【００４４】
次いで、時刻Ｔ１０からＴ１１までの期間にカウンタリセットイネーブルをＯＮ（図３の例ではハイレベルに）して、全ビットのカウンタ２０をリセットする。
【００４５】
その後、時刻Ｔ１２からＴ１４までの期間（アップカウント期間）にカウンタクロックイネーブルと画素データ信号イネーブルをＯＮして画素信号メモリ４−２に記憶されたデータ信号を比較器１３の入力端子の一方に入力するとともに、ランプ信号を比較器１３の入力端子の他方に入力する。このとき全ビット分のカウンタ２０はアップカウントするものとする。また、時刻Ｔ１２からＴ１４までの期間内で、画素データレベル（データ信号の電圧）とランプ信号レベルとが一致する時刻Ｔ１３に比較器１３からの比較結果信号のレベルが反転し、全ビット分のカウンタ用ＤＦＦ１２の動作を停止してカウント動作を止める。
【００４６】
次に、時刻Ｔ１４からＴ１５までの期間（切り換え期間）でランプ信号をリセットし、アップダウン切り替え信号のレベルを反転させると、ランプ信号の電圧が単調に変化し始める時刻Ｔ１５から全ビット用のカウンタ用ＤＦＦ１２はダウンカウントを始める。時刻Ｔ１５からＴ１７までの期間がダウンカウント期間となる。
【００４７】
時刻Ｔ１５からＴ１７までの期間内であって、リセット信号メモリ４−１に記憶されたリセットレベルを比較器１３の入力端子の一方に入力するとともに、ランプ信号を比較器１３の入力端子の他方に入力する。また、時刻Ｔ１５からＴ１７までの期間で、画素リセットレベルとランプ信号レベルとが一致する時刻Ｔ１６に比較器１３からの比較結果信号のレベルが反転し、カウンタ用ＤＦＦ１２の動作を停止してカウント動作を止める。このときのカウント値は、アップカウントした値からダウンカウントした値を引いた値になるので、画素のデータレベルからリセットレベルを差分した値となっている。このカウント値は、単位画素１におけるノイズ信号が除去されたデータ信号を示している。以上のようにして、いわゆるデジタル相関二重サンプリング動作が行われ、アナログ相関二重サンプリングと同等以上のノイズ除去効果を得ることができ、画質の向上を図ることができる。
【００４８】
次に、時刻Ｔ１８で、カウントデータ取り込み信号によってＯＮ状態となったデータ選択スイッチ部１７を介して転送用ＤＦＦ８にこのカウント値をデジタル値として転送した後、時刻Ｔ１９以降で転送用ＤＦＦ駆動信号により、転送用ＤＦＦ８に保持されたカウント値が外部端子に向けて順番に出力される。この際には、各列に設けられたカラムＡＤＣのそれぞれからカウント値が順次外部端子に向けて出力されてゆく。
【００４９】
本実施形態の固体撮像装置によれば、カウンタ用ＤＦＦ１２と転送用ＤＦＦ８とで構成されたカウンタを用いてＡＤ変換を行うため、従来の固体撮像装置に比べてカラムＡＤＣの構成を簡素化することができる。また、ｎビットのデータを転送用ＤＦＦ８を用いて水平方向に転送するので、従来の駆動方法に比べて転送時に生じる信号データの減衰が基本的に無くなり、水平データバス、列走査回路、及びセンスアンプを設置する必要もなくなる。
【００５０】
また、信号メモリと比較器１３の全体をデジタル回路で構成することができるので、信号データの処理が容易となり、且つ微細プロセスを用いた回路面積の縮小が可能となる。
このため、本実施形態の固体撮像装置によれば、チップ面積を縮小できる上、信号データの高速転送を実現でき、外部へ出力する信号データの劣化も低減することができる。
【００５１】
なお、図４（ａ）は、図１及び図２に示すカウンタ用ＤＦＦ１２の具体的な構成例を示す図であり、（ｂ）は、転送用ＤＦＦ８の具体的な構成例を示す図である。
【００５２】
図４（ａ）に示すように、カウンタ用ＤＦＦ１２は、例えば第１のラッチ回路４１と、第１のラッチ回路４１の出力を受ける第２のラッチ回路４３と、インバータ４５とを有している。また、図４（ｂ）に示すように、転送用ＤＦＦ８は、例えば第１のインバータ４７と、第２のインバータ５１と、第１のインバータ４７及び第２のインバータ５１の出力部に接続された入力端子を有するＮＯＲ回路４９とを有している。
【００５３】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る固体撮像装置の一例を示すブロック回路図である。
【００５４】
図１に示す固体撮像装置と同様に、本実施形態の固体撮像装置においても、各列のカラムＡＤＣ内で同じビットを保持・転送する転送用ＤＦＦ８同士はデジタルデータ線によって直列に接続され、転送部を構成している。この複数の転送用ＤＦＦ８で構成された転送部は、画素データ転送期間内にｎビット分の信号データを順次外部へと出力する。本実施形態においてＡＤ変換のビット数ｎは２以上とする。
【００５５】
本実施形態の固体撮像装置では、ｎビット分の転送部を構成する転送用ＤＦＦ８のうち、最終列の転送用ＤＦＦ８の出力部のそれぞれに同一のパルスを受けるラッチ回路３１が接続されている。この構成によれば、出力タイミングが同じに揃えられたｎビット分のラッチ回路３１が設けられているので、ｎビットの出力間で同期を取ることができ、ｎビット間に生じたスキューの削除を図ることができる。このため、より確実に信号データを高速転送することができる。
【００５６】
図５の例で、各ラッチ回路３１には転送用ＤＦＦ８の駆動信号と同期した同一周波数のカウンタクロックが入力されている。なお、カウンタクロックは、カラムＡＤＣや撮像部１０と同一チップ上に設けられ、マスタークロックを受けるタイミング制御部１８から出力される。
【００５７】
−第２の実施形態の変形例−
図６は、本発明の第２の実施形態に係る固体撮像装置の変形例を模式的に示すブロック回路図である。
【００５８】
多くの画素を有する固体撮像装置から複数チャネルで信号データを高速に読み出す場合、チャネル間スキューを抑止すると、より確実な高速転送が可能となる。本変形例は、図５に示すｎビットのラッチ回路３１で構成されたビット間スキュー抑止ラッチ部を、複数チャネルの転送部に適用した固体撮像装置である。
【００５９】
本実施形態の固体撮像装置は、例えば撮像部１０と、撮像部１０の両側に設けられた垂直走査部（行走査回路１１）と、撮像部１０の上下両側にそれぞれカウンタ用ＤＦＦ及び転送用ＤＦＦで構成されたカウンタ（図６に示すラッチ及び転送部３５ａ、３５ｂ）を有し、互いに異なる領域に設けられたＡＤＣ３３ａ、３３ｂと、タイミング制御部１８と、ラッチ及び転送部３５ａにより転送された信号データを受けるビット間スキュー抑止ラッチ部３９ａと、ラッチ及び転送部３５ｂにより転送された信号データを受けるビット間スキュー抑止ラッチ部３９ｂと、ビット間スキュー抑止ラッチ部３９ａから出力された信号データを受けるチャネル間スキュー抑止ラッチ部４２ａと、ビット間スキュー抑止ラッチ部３９ｂから出力された信号データを受けるチャネル間スキュー抑止ラッチ部４２ｂとを備えている。
【００６０】
単位画素から読み出された信号データは、列ごとにＡＤＣ３３ａ、３３ｂ内のラッチ及び転送部３５ａ、３５ｂに振り分けられてＡＤ変換され、転送される。なお、ＡＤＣ３３ａ、３３ｂのそれぞれは複数のカラムＡＤＣで構成されている。
【００６１】
ビット間スキュー抑止ラッチ部３９ａ、３９ｂのそれぞれは、タイミング制御部１８によって制御されるｎビット分のラッチ回路３１（図５参照）で構成され、共に同一パルスを受けることによって出力タイミングが同一になるよう揃えられている。また、チャネル間スキュー抑止ラッチ部４２ａ、４２ｂのそれぞれはｎビット分のラッチ回路３１の出力を受けるｎビット分のラッチ回路で構成されており、共にタイミング制御部１８から出力される同一パルスを受けることによって出力タイミングが同一になるよう揃えられている。
【００６２】
このように、複数の経路によってｎビットの信号データを出力することで、画素数が多い場合でも高速且つ確実に信号データの転送を行うことができる。さらに、ビット間スキュー抑止ラッチ部３９ａ、３９ｂを備えていることにより、信号データのビット間にスキューが生じた場合でも、当該スキューを抑制することができる。また、チャネル間スキュー抑止ラッチ部４２ａ、４２ｂを備えていることにより、異なるチャネル間でも信号データのスキューの発生が抑えられているので、安定した高速デジタル出力を実現できる。また、従来の固体撮像装置において複数の経路で信号データを出力する場合に比べて回路面積を縮小することができる。
【００６３】
なお、上述した各回路の具体構成や動作方法などは実施形態の一例であり、本発明の趣旨を逸脱しない範囲で適宜変更可能である。また、上述の実施形態及びその変形例に係る固体撮像装置間同士を適宜組み合わせることも可能である。
【産業上の利用可能性】
【００６４】
本発明の一例に係る固体撮像装置は、光電変換によって得た信号電圧をデジタル信号で出力する固体撮像装置に広く適用でき、製品としては、例えばデジタルスチルカメラ、デジタルビデオカメラ、携帯端末用カメラ、車載用カメラ、街頭カメラ、防犯用カメラ、医療用カメラなど、多岐にわたる応用が可能である。
【符号の説明】
【００６５】
１      単位画素
２      垂直信号線
４−１  リセット信号メモリ
４−２  画素信号メモリ
５      比較器
８      転送用ＤＦＦ
９      参照信号生成部
１０      撮像部
１１      行走査回路
１２      カウンタ用ＤＦＦ
１３      比較器
１７      データ選択スイッチ部
１８      タイミング制御部
２０      カウンタ
３１      ラッチ回路
３３ａ、３３ｂ  ＡＤＣ
３５ａ、３５ｂ  転送部
３９ａ、３９ｂ    ビット間スキュー抑止ラッチ部
４１      第１のラッチ回路
４２ａ、４２ｂ    チャネル間スキュー抑止ラッチ部
４３      第２のラッチ回路
４５      インバータ
４７      第１のインバータ
４９      ＮＯＲ回路
５１      第２のインバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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