(57)【特許請求の範囲】
【請求項１】
横方向の広がりを有する第一の電極層と、
前記第一の電極層の上に在って前記第一の電極層に接触し、かつ、横方向の広がりを有する、誘電体材料層と、
前記誘電体材料層の上に在って前記誘電体材料層に接触し、かつ、横方向の広がりを有する、第二の電極層と、
前記第一の電極層の上面から上方への広がりを有する、プログラマブルな抵抗材料層であって、前記プログラマブルな抵抗材料層の下方端面が前記第一の電極層の上面に接触し、かつ、前記プログラマブルな抵抗材料層のその他の面は前記第一の電極層に接触せず、また、前記第二の電極層の横方向端面および前記誘電体材料層の横方向端面が前記プログラマブルな抵抗材料層の側面に接触し、かつ、前記第二の電極層および前記誘電体材料層のその他の面は前記プログラマブルな抵抗材料層に接触しない、プログラマブルな抵抗材料層と、
を含み、
前記プログラマブルな抵抗材料層は相変化材料層であり、前記相変化材料層は、前記相変化材料層の全体が完全に相変化し得るように調整された体積又は厚さを有する、メモリ素子。
【請求項２】
前記誘電体材料層の前記横方向端面および前記第二の電極層の前記横方向端面が、連続した傾斜面であり、かつ、前記プログラマブルな抵抗材料層の前記側面が、前記連続した傾斜面に接触する傾斜面である、請求項１記載のメモリ素子。
【請求項３】
前記誘電体材料層および前記第二の電極層が、前記第一の電極層から横方向にずれて配置されている、請求項１記載のメモリ素子。
【請求項４】
複数の第一の電極層であって、該複数の第一の電極層の各々が横方向の広がりを有する、複数の第一の電極層と、
前記複数の第一の電極層のうちの少なくとも一つの電極層の上方に在って、かつ、誘電体材料層によって前記複数の第一の電極層のうちの前記少なくとも一つの電極層から離間されている、第二の電極層であって、前記誘電体材料層は、前記複数の第一の電極層のうちの前記少なくとも一つの電極層の上に在って前記複数の第一の電極層のうちの前記少なくとも一つの電極層に接触し、かつ、横方向の広がりを有しており、また、前記第二の電極層は、前記誘電体材料層の上に在って前記誘電体材料層に接触し、かつ、横方向の広がりを有している、第二の電極層と、
複数のメモリ素子を規定する、プログラマブルな抵抗材料層であって、前記プログラマブルな抵抗材料層は前記複数の第一の電極層のうちの前記少なくとも一つの電極層の上面から上方への広がりを有しており、前記プログラマブルな抵抗材料層の下方端面が前記複数の第一の電極層のうちの前記少なくとも一つの電極層の前記上面に接触し、かつ、前記プログラマブルな抵抗材料層のその他の面は前記複数の第一の電極層のうちの前記少なくとも一つの電極層に接触せず、また、前記第二の電極層の横方向端面および前記誘電体材料層の横方向端面が前記プログラマブルな抵抗材料層の側面に接触し、かつ、前記第二の電極層および前記誘電体材料層のその他の面は前記プログラマブルな抵抗材料層に接触しない、プログラマブルな抵抗材料層と、
を含み、
前記プログラマブルな抵抗材料層は相変化材料層であり、前記相変化材料層は、前記相変化材料層の全体が完全に相変化し得るように調整された体積又は厚さを有する、メモリ装置。
【請求項５】
前記第二の電極層が、前記複数の第一の電極層の上に線として構成され、また、
前記メモリ装置は、前記プログラマブルな抵抗材料層からなる複数の部分をさらに含み、前記プログラマブルな抵抗材料層からなる複数の部分の各々が、前記第一の電極層の各々と接触し、かつ、一つのメモリ素子を規定する、請求項４記載のメモリ装置。
【請求項６】
前記第二の電極層を複数含み、前記複数の第一の電極層が、複数の列に配置され、前記複数の第二の電極層の各々が、それぞれの列中の少なくとも一つの第一の電極層の一部分の真上に在る、請求項４記載のメモリ装置。
【請求項７】
複数の選択線を更に含み、該選択線の各々が、前記第二の電極層の各々に電気的に接続されている、請求項６記載のメモリ装置。
【請求項８】
前記複数の第二の電極層が、選択線となるように構成され、前記第二の電極層の各々が、それぞれの列中の第一の電極層の各々の一部分の真上に配置されている、請求項６記載のメモリ装置。
【請求項９】
前記第二の電極層を複数含み、前記複数の第一の電極層が、複数の列に配置され、前記第二の電極層の第一の横方向縁が、第一の列中の少なくとも一つの第一の電極層の一部分の真上に在り、前記第二の電極層の第二の横方向縁が、第二の列中の少なくとも一つの第一の電極層の一部分の真上に在る、請求項４記載のメモリ装置。
【請求項１０】
前記第二の電極層に電気的に接続された選択線を更に含む、請求項９記載のメモリ装置。
【請求項１１】
前記第一の列中の前記第一の電極層の各々に切換可能に接続される第一のビット線と、
前記第二の列中の前記第一の電極層の各々に切換可能に接続される第二のビット線と
を更に含む、請求項１０記載のメモリ装置。
【請求項１２】
前記第一のビット線および前記第二のビット線のうちの一方を電圧源に選択的に接続するためのビット線選択回路を更に含む、請求項１１記載のメモリ装置。
【請求項１３】
前記ビット線選択回路が、前記第一のビット線に接続された第一の導電型のトランジスタと、前記第二のビット線に接続された第二の導電型のトランジスタと、前記第一の導電型のトランジスタおよび前記第二の導電型のトランジスタの各々のゲートに接続されたビット線選択線と、を含む、請求項１２記載のメモリ装置。
【請求項１４】
プロセッサと、
前記プロセッサに結合されたメモリ回路と、
を含むプロセッサシステムであって、
前記メモリ回路が、請求項４から１３のいずれか一項に記載のメモリ装置を含む、プロセッサシステム。
【請求項１５】
メモリ素子を形成する方法であって、
横方向の広がりを有する第一の電極層を形成するステップと、
前記第一の電極層の上に、前記第一の電極層に接触し且つ横方向の広がりを有する第一の誘電体材料層を形成するステップと、
前記第一の誘電体材料層の上に、前記第一の誘電体材料層に接触し且つ横方向の広がりを有する第二の電極層を形成するステップと、
前記第一の電極層の上面から上方への広がりを有する、プログラマブルな抵抗材料層を形成するステップであって、前記プログラマブルな抵抗材料層の下方端面が前記第一の電極層の上面に接触し、かつ、前記プログラマブルな抵抗材料層のその他の面は前記第一の電極層に接触せず、また、前記第二の電極層の横方向端面および前記第一の誘電体材料層の横方向端面が前記プログラマブルな抵抗材料層の側面に接触し、かつ、前記第二の電極層および前記第一の誘電体材料層のその他の面は前記プログラマブルな抵抗材料層に接触しない、ステップと、
を含み、
前記プログラマブルな抵抗材料層は相変化材料層であり、前記相変化材料層は、前記相変化材料層の全体が完全に相変化し得るように調整された体積又は厚さを有する、方法。
【請求項１６】
前記第二の電極層が、線として形成される、請求項１５記載の方法。
【請求項１７】
前記第二の電極層を形成するステップが、前記第一の誘電体材料層の上に導電性材料層を形成するステップと、前記第一の誘電体材料層および前記導電性材料層をエッチングして、前記線を形成するステップと、を含む、請求項１６記載の方法。
【請求項１８】
前記エッチングするステップが、前記第一の誘電体材料層および前記導電性材料層をエッチングして、前記第一の誘電体材料層の横方向端面および前記第二の電極層の横方向端面に傾斜をつけるステップ、を含む、請求項１７記載の方法。
【請求項１９】
前記第二の電極層が、前記第一の電極層から横方向にずれるように形成される、請求項１５記載の方法。
【請求項２０】
第二の誘電体材料層を形成するステップを更に含み、前記第一の電極層が前記第二の誘電体材料層の内部に形成される、請求項１５記載の方法。
【請求項２１】
メモリ装置を形成するための方法であって、
複数の第一の電極層を形成するステップであって、前記複数の第一の電極層の各々が横方向の広がりを有する、ステップと、
前記複数の第一の電極層の上に、前記複数の第一の電極層に接触する誘電体材料層を形成するステップであって、前記誘電体材料層は横方向の広がりを有する、ステップと、
前記誘電体材料層の上に、前記誘電体材料層と接触する第二の電極層を形成するステップであって、前記第二の電極層は横方向の広がりを有する、ステップと、
前記複数の第一の電極層のうちの一つの電極層の上面から上方への広がりを有するプログラマブルな抵抗材料層を形成して、メモリ素子を形成するステップであって、前記プログラマブルな抵抗材料層の下方端面が前記複数の第一の電極層のうちの前記一つの電極層の前記上面に接触し、かつ、前記プログラマブルな抵抗材料層のその他の面は前記複数の第一の電極層のうちの前記一つの電極層に接触せず、また、前記第二の電極層の横方向端面および前記誘電体材料層の横方向端面が前記プログラマブルな抵抗材料層の側面に接触し、かつ、前記第二の電極層および前記誘電体材料層のその他の面は前記プログラマブルな抵抗材料層に接触しない、ステップと、
を含み、
前記プログラマブルな抵抗材料層は相変化材料層であり、前記相変化材料層は、前記相変化材料層の全体が完全に相変化し得るように調整された体積又は厚さを有する、方法。
【請求項２２】
前記プログラマブルな抵抗材料層からなる複数の部分を形成するステップを更に含み、前記プログラマブルな抵抗材料層からなる複数の部分の各々が、それぞれの第一の電極層と接触するように形成されて、メモリ素子を形成する、請求項２１記載の方法。
【請求項２３】
複数の第二の電極層を形成するステップと、
前記複数の第一の電極層を複数の列に配置するステップと、
複数の第二の電極層と、複数の誘電体材料層からなる部分とを形成するステップと、
を更に含み、
前記第二の電極層および前記誘電体材料層からなる部分の各々が、線として、かつ、それぞれの列中の各第一の電極層の一部分の真上に、形成される、請求項２１記載の方法。
【請求項２４】
複数の第二の電極層を形成するステップと、
前記複数の第一の電極層を複数の列に配置するステップと、
を更に含み、
前記第二の電極層の第一の横方向縁が、第一の列中の第一の電極層の一部分の真上に形成され、
前記第二の電極層の第二の横方向縁が、第二の列中の第一の電極層の一部分の真上に形成される、請求項２１記載の方法。
【請求項２５】
前記誘電体材料層、前記第二の電極層、および前記プログラマブルな抵抗材料層を形成するステップが、
前記誘電体材料層の上面に接触する導電性材料層を形成するステップと、
前記誘電体材料層および前記導電性材料層をエッチングして、複数の第二の電極層および複数の誘電体線を形成し、かつ、前記第一の電極層の各々の表面を露出させるステップであって、前記第二の電極層の各々が、前記第二の電極層の線として形成され、かつ、前記第二の電極層の線の各々が、前記誘電体線のそれぞれの上面の上に形成される、ステップと、
プログラマブルな抵抗材料層を、前記第二の電極層の線の上に、および、前記複数の誘電体線の横方向端面および前記第一の電極層の各々の上面と接触するように、形成するステップと、
前記プログラマブルな抵抗材料層の一部を除去することで、前記第二の電極層の線の各々の横方向端面および前記誘電体線の各々の横方向端面の上に、前記プログラマブルな抵抗材料層を残すステップと、
を含む、請求項２１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態群は、半導体装置に関し、特にプログラマブルな抵抗メモリ素子、ならびに、プログラマブルな抵抗メモリ素子を形成する方法および用いる方法に関する。
【背景技術】
【０００２】
不揮発性メモリは、電力供給抜きでデータを維持できるため、有用な記憶装置である。不揮発性メモリセルに使うための材料の研究開発がこれまで続けられてきている。プログラマブルな抵抗材料の一種が、カルコゲニド合金などの相変化材料であり、これは非晶質相と結晶質相のあいだを安定して遷移できる物質である。各相は特定の抵抗状態を呈するので、その抵抗状態を用いて、こうした材料からつくられたメモリ素子の論理値に違いを持たせられる。具体的に言うと非晶質状態なら高めの抵抗値が得られ、結晶質状態なら低めの抵抗値になるのである。
【０００３】
図１Ａおよび図１Ｂに示したような従来技術にかかる相変化メモリ素子 1 では、第一の電極 2 と第二の電極 4 とのあいだに、相変化材料の層 8 を持つような構成をとることがある。この第一の電極は、誘電体材料 6 の内部に在る。第一の電極 2 と第二の電極
4 とのあいだに印加される電流の量に応じた特定の抵抗状態をとるように、相変化材料 8 を設定する。非晶質状態（図１Ｂ）を得るには、比較的高い書き込み電流パルス（リセットパルス）を相変化メモリ素子 1 を介して第一の期間にわたり印加して、相変化材料 8 の少なくとも一部分 9 を融かし、その一部分 9 で第一の電極 2 を蔽わせるようにする。それから電流をかけるのを止め、相変化材料 8 を急速に冷やして結晶化温度を下回らせると、第一の電極 2 を蔽うように、相変化材料 8 の非晶質状態である部分 9 が得られる。結晶質状態（図１Ａ）を得るには、低めの書き込み電流パルス（設定パルス）を相変化メモリ素子 1 に第二の期間（普通は、第一の期間と非晶質の相変化材料の結晶化時間よりも長い）にわたり印加することで、相変化材料 8 の非晶質部分 9 を加熱して、結晶化温度よりも高く融点よりも低い温度になるようにする。こうすることで、相変化材料 8 の非晶質部分 9 を再結晶化して結晶質状態へと遷移させる。電流の印加を止めて相変化メモリ素子 1 を冷却した後にも、結晶化状態は維持される。相変化メモリ素子 1 の読み取りにあたっては、読取電圧を印加するわけだが、この読取電圧では相変化材料 8 の相状態は変化しない。
【０００４】
従来技術にかかる相変化メモリの欠点としては、相変化を起こすにあたって、大きなプログラミング電流を要してしまうということがある。このため、適切に電流を駆動するうえで、大きなアクセストランジスタを置くように設計する必要が出てきてしまう。また、メモリ素子 1 に関する別の問題として、プログラマブルボリューム（部分 9 のこと）の端のほうでは、非晶質状態と多結晶状態が入り混じってしまうことが避けられず、その結果としてメモリ素子 1 の信頼性が損なわれてしまう、ということもある。ゆえに、必要
なプログラミング電流を減らしつつも信頼性を高めたような相変化メモリ装置が、求められているのである。
【発明の概要】
【０００５】
（原文に記載なし）
【図面の簡単な説明】
【０００６】
【図１Ａ】従来技術にかかる相変化メモリ素子である。
【図１Ｂ】従来技術にかかる相変化メモリ素子である。
【図２Ａ】本発明の或る実施形態にかかる、相変化メモリ装置の部分断面図である。
【図２Ｂ】図２Ａの相変化メモリ装置の見下ろし図である。
【図２Ｃ】本発明の他の実施形態にかかる、相変化メモリ装置の見下ろし図である。
【図２Ｄ】本発明の他の実施形態にかかる、相変化メモリ装置の見下ろし図である。
【図２Ｅ】本発明の他の実施形態にかかる、相変化メモリ装置の見下ろし図である。
【図３Ａ】図２Ａおよび図２Ｂの相変化メモリ装置の製造方法を描写した、部分断面図である。
【図３Ｂ】図２Ａおよび図２Ｂの相変化メモリ装置の製造方法を描写した、部分断面図である。
【図３Ｃ】図２Ａおよび図２Ｂの相変化メモリ装置の製造方法を描写した、部分断面図である。
【図３Ｄ】図２Ａおよび図２Ｂの相変化メモリ装置の製造方法を描写した、部分断面図である。
【図３Ｅ】図２Ａおよび図２Ｂの相変化メモリ装置の製造方法を描写した、部分断面図である。
【図３Ｆ】図２Ａおよび図２Ｂの相変化メモリ装置の製造方法を描写した、部分断面図である。
【図４】図２Ａおよび図２Ｂのメモリ装置のための、相変化メモリ装置回路の模式図である。
【図５】図２Ｃのメモリ装置のための、相変化メモリ装置回路の模式図である。
【図６】本発明の或る実施形態に応じて構築された相変化メモリ素子を組み込んだメモリ装置を有する、プロセッサ系のブロック図である。
【発明を実施するための形態】
【０００７】
以降では、本発明の種々の実施形態を参照してゆく。これらの実施形態は、当業者が実施可能な程度に詳細に記載してある。他の実施形態を用いてもよく、そして種々の構造的・論理的・電気的変更を施してもよい、ということを理解されたい。
【０００８】
以降の記載において「基板」（"substrate"）という用語は、任意の支持構造を含むことができるのものであって、例えば露出した基板表面を有する半導体基板であるがこれに限定はされない。なお半導体基板とは、珪素、シリコン・オン・インシュレータ（silicon-on-insulator; SOI）、シリコン・オン・サファイア（silicon-on-sapphire; SOS）、添加済および未添加の半導体、基礎半導体構造に支持された珪素のエピタキシャル層、ならびに、他の半導体構造（珪素以外の半導体からできたものを含む）、を含んだものであるとして理解されたい。以降の記載において半導体基板もしくはウェハを参照する場合には、（その半導体基板もしくはウェハに対して）あらかじめ工程を経ていて、基礎となる半導体または基材の内部もしくは上に、領域もしくは接合部が作成されていることもある。また、こうした基板は、半導体を用いたものには限られず、集積回路を支持するうえで適切な任意の支持構造であってもよくて、例えば、金属、合金、硝子、ポリマー、セラミック、および、支持ができるような当該技術分野にて公知な任意の材料、などを含めてもよいが、これらに限定はされない。
【０００９】
本発明の実施形態群を、図面を参照しつつ説明してゆく。なお図面中では、類似した参照番号は類似した特徴を示している。図２Ａおよび図２Ｂには、本発明の第一の実施形態に応じて構築した、相変化メモリ装置 200A の一部を描いてある。図２Ｂは、相変化メモリ装置 200A の一部の見下ろし図である。図２Ａは、図２Ｂに示した線 2A-2A' に沿って切った装置 200A の断面図である。
【００１０】
メモリ装置 200A には複数のメモリ素子 201 が含まれ、このメモリ素子 201 の各々が、ひとつ以上のビット（論理1もしくは論理0のこと）を格納する。メモリ素子 201 は、
基板 10 に支持されている。第一の誘電体層 12 は基板 10 の上に形成されており、そして導電性プラグ 44 が第一の誘電体層 12 の内部に形成されている。複数の第一の電極 14 が、第二の誘電体層 20 の内部に形成されている。第一の電極 14 の各々は、導電性プラグ 44 の上に形成され、かつ導電性プラグ 44 と接続している。
【００１１】
第三の誘電体層 21 は、第一の電極 14 および第二の誘電体層 20 の上に載る。第二の電極 22 は、第三の誘電体層 21 の上に載る。第三の誘電体層 21 および第二の電極 22 は、Y方向（図２Ｂ）に沿った線群をなすように形成される。
【００１２】
プログラマブルな抵抗材料の層（相変化材料層 16 として描かれている）は、第二の電極 22 のなす線の側壁と第三の誘電体層21 のなす線の側壁とに接していて、さらに対応
する第一の電極 14 に接続している。この相変化材料層16 には、任意の適切な材料を用
いてかまわない。適切な相変化材料の例については、図３Ｄの説明とあわせて後述する。見下ろし視点では、第三の誘電体層 21 および第二の電極 22 が、第一の電極 14 から基板面方向（laterally）にずれているので、相変化材料層16 が、第一の電極 14 と接続するような位置に来られるようになっている。メモリ素子 201 は、第一の電極 14 および
第二の電極 22 ならびに相変化材料層 16 の一部分が電気的に交わっている箇所に相当する。図２Ａおよび図２Ｂでは、相変化材料層 16 が、第二の電極 22 のなす線の側壁の一部および第三の誘電体層 21 のなす線の側壁の一部にだけ付くようにして描いており、相変化材料層 16 は第一の電極 14 の真上（直接触れる上）に在る。このような場合、メモリ素子 201 内の各相変化層 16 の全体が、そのメモリ素子 201 のプラグラマブルボリュームとなり、装置 200A の動作中に完全な相変化が可能である。あるいは別の手法として、第二の電極 22 がなす線の側壁と第三の誘電体層21 がなす線の側壁とを、相変化材料
層 16 が完全に蔽うようにしてもよい。
【００１３】
図２Ｂに示してあるように、見下ろし視点では、複数の第一の電極 14 が、Y方向に沿った列をなすように配置されている。第二の電極 22 のなす線が、隣りあう第一の電極 14 同士の上に形成されるようにすることで、第二の電極 22 の基板面方向の縁 223 が、第一の電極 14 の一部の真上に来るようにしてある。第二の電極 22 のなす線の各々は、第一の電極14 の単独の列に関連している。つまり図２Ｂに示してあるように、相変化材料層 16 は、第二の電極 22 の基板面方向の縁 223 の一方のみの一部に沿っていることになる。
【００１４】
各メモリ素子 201 に関する相変化材料層 16 は、第二の電極 22 の側壁上にのみ形成されているので、相変化材料層 16 が、各メモリ素子 201 の持つ電極 14, 22 に接触している面積は最小限となる。また、メモリ素子 201 のプログラマブルボリューム、および、メモリ素子 201 を相変化させるのに要る電圧についても、従来技術にかかる相変化メモリ素子 1 （図１Ａ）に必要なものにくらべて低減できる。さらには、プログラマブルボリュームを、各プログラミング動作のあいだに完全に相変化される一定のボリューム（体積）までに制限することで、信頼性を高めることもできる。
【００１５】
また、追加の誘電体層、接点、および金属線も装置 200A に含められる。例えば、第一の電極14 および第二の電極 22 への接点、ならびに金属線を含めることが可能である。
【００１６】
図２Ｃには、別の実施形態にかかる、メモリ装置 200C の見下ろし図を描いてある。図２Ｃのメモリ装置 200C は、図２Ａおよび図２Ｂに描いたメモリ装置と同様ではあるが、第二の電極 22 のなす線の各々が、第一の電極14 の二つの列と関連しているところが異なっている。要するに、第二の電極 22 の各々が、二列の第一の電極14の一部に被さっているということである。つまり図２Ｃに示してあるように、第二の電極 22 の基板面方向の両方の縁の一部に、相変化材料層 16 が沿っている、ということである。
【００１７】
図２Ｄには、別の実施形態にかかる、メモリ装置 200D の見下ろし図を描いてある。図２Ｄのメモリ装置 200D は、図２Ａおよび図２Ｂに描いたメモリ装置と同様ではあるが、第二の電極 22 のなす線に代えて、第二の電極 22' と、第三の誘電体層 21 と、相変化材料層 16 とが、個別のメサ（台地）構造 23 として構成されているというところが異なっている。このため、第二の電極 22' の各々は、ひとつの第一の電極14 と関連している。
【００１８】
図２Ｅには、別の実施形態にかかる、メモリ装置 200E の見下ろし図を描いてある。図２Ｅのメモリ装置 200E は、図２Ｃに描いたメモリ装置と同様ではあるが、第二の電極 22 のなす線に代えて、第二の電極 22' と、第三の誘電体層 21 と、相変化材料層 16 とが、個別のメサ構造 23 として構成されているというところが異なっている。このため、第二の電極 22' の各々は、二つの隣りあう第一の電極 14 と関連している。
【００１９】
図３Ａから図３Ｆには、図２Ａおよび図２Ｂに描いた相変化メモリ装置 200A の製造方法に関する或る実施形態を示してある。ここに説明した作業のいずれについても、前の作業の結果を論理的に必要とする場合を除き、特定の順序は要しない。つまり、以降では具体的な順番で作業を行う旨を説明してはいるが、その順番は望むままに変更可能なのである。
【００２０】
図３Ａに示してあるように、第一の誘電体層 12 は、基板 10 の上に形成されている。第一の誘電体層 12 にエッチングを施して、導電性プラグ 44 をその中につくることになるビア穴24を作成する。導電性プラグ 44 は任意の適切な導電性材料からつくり、例えば特に、窒化チタン（TiN）、窒化チタンアルミニウム（TiAlN）、チタン-タングステン（TiW）、白金（Pt）、もしくはタングステン（W）からつくる。
【００２１】
図３Ｂに示してあるように、第二の絶縁層 20 は、導電性プラグ 44 および第一の絶縁層 12 の上に被せるように形成される。任意の適切な手法を用い、開口部 15 を、各導電性プラグ 44 の上に各導電性プラグ 44 に位置整合させて形成する。示した実施形態では、開口部 15 を、見下ろし視点でほぼ正方形となるようにしてつくっているが、開口部 15 は任意の形状にでき、例えば、円形、長方形などにできる。第一の電極 14 を、開口部
15 の中に、任意の適切な導電性材料（特に窒化チタン（TiN）、窒化チタンアルミニウ
ム（TiAlN）、チタン-タングステン（TiW）、白金（Pt）、もしくはタングステン（W）など）を使って形成する。
【００２２】
図３Ｃには、第三の誘電体層21 と、第二の電極 22 をつくるための導電性材料の層と
を、堆積した様子を描いてある。第二の電極 22 は任意の適切な導電性材料でつくり、導電性プラグ 44 および／もしくは第一の電極 14 と同じ材料にしてもかまわない。フォトリソグラフィーとトレンチ・エッチングを用い、第三の誘電体層 21 および導電性材料層が線群をなすようにパターン化することで、第三の誘電体層 21 および第二の電極 22 を形成する。エッチングの深さは、電極 14 の上面を露出させるのに充分な程度とする。第三の誘電体層 21 の基板面方向の縁 223 （図示せず）は、第一の電極 14 と接触するよ
うに形成する。このようにすると、第二の電極 22 の基板面方向の縁 223 （図２Ｂ）を
、第一の電極 14 の一部の真上に置けるようになる。第三の誘電体層 21 および第二の電極 22 を形成して、第二の電極 22 の各々の基板面方向の一方の縁 223 が、第一の電極 14 がなす単独の列のうちの第一の電極 14 の一部に被さるようにする。こうしたエッチ
ングにより、第三の誘電体層 21 のなす線および第二の電極 22 のなす線が、ほぼまっすぐな側壁を得ることになる。
【００２３】
図３Ｄは、メモリ装置 200 の一部の、図３Ｃの線3D-3D' で切った断面図である。図３Ｄに描いてあるように、第三の誘電体層 21 のなす線の側壁と第二の電極 22 のなす線の側壁とが、まっすぐにはなっておらず、傾斜角がついている。こうした傾いた側壁により
、相変化材料層 16 による側壁の被覆率を高められる。
【００２４】
図３Ｅに描いてあるように、コンフォーマルな又は部分的にコンフォーマルな相変化材料層 16 を、第三の誘電体層 21 の側壁上および第二の電極 22 の側壁上に形成する。相変化材料層 16 は薄いのが好ましく、例えば約100Åの厚さとする。任意の適切な手法を
使って、相変化材料層 16 を形成可能である。例えば、コンフォーマルな又は部分的にコンフォーマルな相変化材料層16を、第二の電極 22 のなす線に被せるように、かつ、第三の誘電体層 21 の各々の側壁と第一の電極 14 の各々の表面とに接触するように、堆積する。相変化材料 16 の一部を取り除いて、第二の電極 22 のなす線の各々の側壁上と、第三の誘電体層 21 の各々の側壁上とに、相変化材料 16 を残す。
【００２５】
示した実施形態では、堆積した相変化材料 16 がカルコゲニド材料であって、例えばテルル化ゲルマニウム-アンチモンである。またこうした相変化材料は、以下に挙げる他の相変化材料であってもよいし、あるいは以下に挙げる他の相変化材料を含んでもよい。すなわち、In-Se、Sb2Te3、GaSb、InSb、As-Te、Al-Te、GeTe、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、およびGe-Te-Sn-Ptなどである。
【００２６】
図３Ｆは、図３Ｅのメモリ装置200 を、線 3F-3F' で切った断面図であり、第二の電極22 の側壁上と第三の誘電体層 21 の側壁上の相変化材料層 16 を示している。相変化材
料層 16 の厚さを調整することで、メモリ素子 201 のプログラマブルボリュームを調節
する。必要に応じて、相変化材料層16 を、各第二の電極 22 の各々の側壁の全長に沿っ
て残してもかまわない。
【００２７】
あるいは別の手法として、相変化材料層 16 の一部を取り除くことで、図２Ａおよび図２Ｂに示した構造を実現してもよい。こうするためには、フォトレジスト（図示せず）を形成して、第一の電極 14 と接触した相変化材料層 16 の一部を保護してやるとよい。湿式エッチング、もしくは相変化材料に関して等方性な乾式エッチングを施すことで、相変化材料層 16 のうちの保護されていない部分を取り除いて、図２Ａおよび図２Ｂに示した構造を実現できる。第四の誘電体層（図示せず）を、相変化材料層 16 の上に形成することで、個々の相変化材料層 16 同士を互いから分離できる。第一の電極 14 の各々に関連した相変化材料層16 を分離すると、メモリ素子 201 同士のクロストークを低減できる。所望であれば、メモリ装置 200D （図２Ｄ）を形成するために、相変化材料層 16 の一部と、第三の誘電体層 21 の一部と、第二の電極 22 の一部とを取り除いて、図２Ｄに示したような個別のメサ構造 23 をつくることができる。
【００２８】
誘電体層 21 の側壁上および第二の電極 22 の側壁上に相変化材料層 16 を形成した後に、後続の工程にて、残ったトレンチを誘電体材料で埋める。さらに追加の工程を行って、付加的な誘電体層、接点、および金属線をつくる。例えば、第一の電極 14 および第二の電極 22 への接点、ならびに金属線を形成する。
【００２９】
メモリ装置 200C は、図３Ａから図３Ｆに関連して述べた手法と同様のものを使って形成する。しかしながらメモリ装置 200C を形成するにあたっては、フォトリソグラフィー法とエッチング法を用い、第三の誘電体層 21 および導電性材料層が線群をなすようにしてパターン化することで、第二の電極 22 の各々の持つ基板面方向の縁 223 のそれぞれが、第一の電極 14 の単独の列のうちの第一の電極の一部に被さるようにしつつ、第三の誘電体層 21 と第二の電極 22 を形成する。つまり図２Ｃに示したように、第二の電極 22 の各々が、二つの隣接する列に在る第一の電極 14 と関連することになるのである。このことを除けば、あとは図３Ａから図３Ｆに関連して説明したものと同様に処理を進める。メモリ装置 200E （図２Ｅ）は、メモリ装置 200C と同様にしてつくるが、相変化材料層 16 の一部と、第三の誘電体層 21 の一部と、第二の電極 22 の一部とを除去することで、図２Ｅに示す個別のメサ構造 23 を形成するというところが異なっている。
【００３０】
図４は、図２Ａおよび図２Ｂのメモリ装置 200A のための、メモリ装置回路 400 の模式図である。複数のメモリ素子 201 を、列と行をなすように配置する。各メモリ素子 201 を、それぞれの列の選択線 450 に接続する。具体的に言えば、各選択線 450 を各メモリ素子 201 の第二の電極 22 に接続するか、あるいは、各選択線 450 を各列をなすメモリ素子 201 のための第二の電極線 22 とする、ということである。各選択線 450 は、列デコーダー回路 460 に接続する。
【００３１】
さらに各メモリ素子 201 は、ビット線 470 に切換可能に接続している。図４に示した実施形態では、各メモリ素子 201 が、関連するアクセストランジスタ433 の第一のソース／ドレイン領域 433a に接続している。各アクセストランジスタ 433 の第二のソース／ドレイン領域は、それぞれのビット線 470 に接続している。ビット線 470 の各々は、電圧源もしくはビット線デコーダー回路 462 に接続している。各アクセストランジスタ 433 の持つゲート 433c の各々は、それぞれの行のワード線 440 に接続している。ワード線 440 の各々は、行デコーダー回路 461 に接続している。
【００３２】
特定の素子 201 を選ぶために、対応する選択線 450 が列デコーダー 460 によって選択され、対応するワード線 440 が行デコーダー 461 によって選択される。例えば、特定のワード線 444 および選択線 455 を選ぶことで、特定のメモリ素子 430 が選択される。
【００３３】
図５は、図２Ｃのメモリ装置200C のための、メモリ装置回路 500 の模式図である。メモリ装置回路 500 は、図４に示したものと同様ではあるが、メモリ素子 201 の二つの列ごとに、ひとつの選択線 450 が用意されているところが異なっている。
【００３４】
さらに、ビット線 570a, 570b の各々は、ビット線選択回路 585 を用いて、電圧源 462 もしくはビット線デコーダー回路（図示せず）に切換可能に接続している。図５に示した実施形態では、ビット線選択回路 585 には、いくつかのビット線選択トランジスタ 581a, 581b が含まれている。ビット線選択トランジスタ 581a はn型トランジスタとして、ビット線選択トランジスタ 581b はp型トランジスタとして、それぞれ示してある。単独の選択線 450 と関連した二つの列について述べると、第一の列 590 が、n型ビット線選択トランジスタ 581a に接続したビット線 570a に関連しており、そして第二の列 591 は、p型ビット線選択トランジスタ 581b に接続したビット線 570b に関連している。また、ビット線選択トランジスタ 581a, 581b の各々が持つゲートに接続して、ビット線選択トランジスタ 581a, 581b を選択的に活性化するビット線選択線 580 も、ビット線選択回路 585 に含まれる。
【００３５】
メモリ装置回路 400 （図４）での場合と同様に、特定のメモリ素子 201 を選択するようにしてメモリ装置回路 500 を動作させるには、対応する選択線 450 が列デコーダー回路 460 によって選択されて、対応するワード線 440 が行デコーダー回路 461 によって選択されるようにする。さらには、ビット線選択線 580 がhigh（高）かlow（低）で駆動されて、ビット線選択トランジスタ 581a, 581b のうちの一方の型を選択的に動作させるようになっている。例えば、特定のメモリ素子 530 を選ぶためには、特定のワード線 544 と選択線 555 を選ぶ。さらに、ビット線選択線 580 がhighに駆動されると、n型ビット線選択トランジスタ581a が選択的に動作して、特定のビット線 570a （ 577 とも称する）を電圧源 462 に選択的に接続する。
【００３６】
図４および図５には、本明細書に記載したメモリ装置 200A, 200C およびメモリ素子 201 を有する、メモリ装置回路 400, 500 のあくまで一例を描いてある。メモリ装置 200A, 200C およびメモリ素子 201 を取り入れた他の回路設計もまた可能である。なお記載した実施形態群では、相変化材料 16 をプログラマブルな抵抗材料として使っている。とはいえ、相変化材料層 16 に代えて、他のプログラマブルな抵抗材料のひとつ以上の層を使う実施形態もまた想定されている。他のプログラマブルな抵抗材料の例としては、金属を添加したカルコゲニド硝子、ならびに、Micron Technology, Inc.に譲渡された数々の特許および特許出願にて述べられたプログラマブルな抵抗材料、などがある。そうした特許および特許出願としては、U.S. Patent Application No. 10/765,393; U.S. Patent Application No. 09/853,233; U.S. Patent Application No. 10/022,722; U.S. Patent Application No. 10/663,741; U.S. Patent Application No. 09/988,984; U.S. Patent Application No. 10/121,790; U.S. Patent Application No. 09/941,544; U.S. Patent Application No. 10/193,529; U.S. Patent Application No. 10/100,450; U.S. Patent Application No. 10/231,779; U.S. Patent Application No. 10/893,299; U.S. Patent No. 10/077,872; U.S. Patent Application No. 10/865,903; U.S. Patent Application No. 10/230,327; U.S. Patent Application No. 09/943,190; U.S. Patent Application No. 10/622,482; U.S. Patent Application No. 10/081,594; U.S. Patent Application No. 10/819,315; U.S. Patent Application No. 11/062,436; U.S. Patent Application No. 10/899,010; U.S. Patent Application No. 10/796,000が含まれるが、これらに限定はされない。なおこれらの文献の各々が教示するところは、この参照により本開示に含まれる。
【００３７】
図６には、メモリユニット626 を含んだ簡略化したプロセッサシステム 600 を描いて
ある。このメモリユニット 626 はメモリ回路 400 を含む。そしてこのメモリ回路 400 
は、本発明の実施形態群に応じて構築された、相変化メモリ装置 200A およびメモリ素子
201 を有している。あるいは別の手法として系 600 が、相変化メモリ装置 200C を有するメモリ回路 500 を含んでいてもよい。
【００３８】
図６のプロセッサシステム 600 （コンピュータや他の制御系などの一個以上のプロセ
ッサを有する任意のシステムであればよい）は一般に、一個以上の入出力（I/O）装置 625 とバス 621を介して通信する中央処理装置（CPU） 622 （マイクロプロセッサ、デジタル信号プロセッサ、もしくは他のプログラマブルなデジタル論理装置、など）を含んでいる。メモリユニット 626 は、バス 621 を介し、典型的にはメモリコントローラーを通じて、CPU 622 との通信を行っている。
【００３９】
コンピュータシステムである場合、プロセッサシステム 600 には、CPU 622 とバス 621 を介して通信する周辺機器を含めてもよく、そうした周辺機器としては、コンパクトディスク（CD）ROMドライブ 623 およびハードドライブ 624 がある。所望であれば、メモ
リ回路 626 を、こうしたプロセッサ（CPU 622 など）と組み合わせて、単独の集積回路
としてもよい。
【００４０】
上述した説明および図面は、本明細書に記載された特徴および効果を実現できるような特定の実施形態群を例示するものに過ぎないと見做すべきである。特定の工程条件および構造に、変更と置換を施してもよい。つまり本発明の実施形態群は、上述した記載と図面によって限定されると見做されるべきものではなく、付随の請求項の範囲にのみ限定されるのである。
【図１Ａ】
0005435424.tif 000002
【図１Ｂ】
0005435424.tif 000003
【図２Ａ】
0005435424.tif 000004
【図２Ｂ】
0005435424.tif 000005
【図２Ｃ】
0005435424.tif 000006
【図２Ｄ】
0005435424.tif 000007
【図２Ｅ】
0005435424.tif 000008
【図３Ａ】
0005435424.tif 000009
【図３Ｂ】
0005435424.tif 000010
【図３Ｃ】
0005435424.tif 000011
【図３Ｄ】
0005435424.tif 000012
【図３Ｅ】
0005435424.tif 000013
【図３Ｆ】
0005435424.tif 000014
【図４】
0005435424.tif 000015
【図５】
0005435424.tif 000016
【図６】
0005435424.tif 000017