(57)【特許請求の範囲】
【請求項１】
半導体基板の所定部位が酸化された第１絶縁膜パターン、及び少なくとも前記第１絶縁膜パターンの側部と接するように第２絶縁膜パターンを形成する段階と、
前記基板上に導電性物質を蒸着して、第１端部は前記第１絶縁膜パターン上に位置し、
第２端部は前記第２絶縁膜パターン上に位置するゲート電極を形成する段階と、
前記基板表面の所定部位に第１導電型のソース／ドレイン領域を形成する段階と、
を含み、
前記第１絶縁膜パターンは、前記ソース領域と前記ドレイン領域との間に形成されており、且つ前記ソース領域及び前記ドレイン領域のそれぞれと離隔しており、
前記第１絶縁膜パターンが熱酸化膜であり、
前記第２絶縁膜パターンがＣＶＤ酸化膜であり、
前記第１絶縁膜パターンの厚さが約６０００Åないし約８０００Åの範囲内であり、前記第２絶縁パターンの厚さが約８０００Åないし約１２０００Åの範囲内でおり、
前記ドレイン領域が前記第１端部側に形成されていることを特徴とする高耐圧トランジスタの製造方法。
【請求項２】
前記第２絶縁膜パターンは、前記第１絶縁膜パターンを完全に覆うように形成されることを特徴とする請求項１記載の高耐圧トランジスタの製造方法。
【請求項３】
前記第１及び第２絶縁膜パターンを形成する段階は、
化学気相蒸着工程を用いてＣＶＤ酸化膜からなる第２絶縁膜パターンを形成する段階と、前記第２絶縁膜パターン上部に窒化膜パターンを形成する段階と、
前記第２絶縁膜パターンの間の露出された基板の所定部位を熱酸化させて熱酸化膜からなる第１絶縁膜パターンを形成する段階と、
前記窒化膜パターンを前記基板から除去する段階と、を含むことを特徴とする請求項１記載の高耐圧トランジスタの製造方法。
【請求項４】
前記第１及び第２絶縁膜パターンを形成する段階は、
前記基板の所定部位を熱酸化させて熱酸化膜からなる第１絶縁膜を形成する段階と、
化学気相蒸着工程を用いて前記第１絶縁膜パターンを覆うＣＶＤ酸化膜からなる第２絶縁膜パターンを形成する段階と、
前記第２絶縁パターンの所定部位を前記基板から除去する段階と、を含むことを特徴と
する請求項１記載の高耐圧トランジスタの製造方法。
【請求項５】
前記第１絶縁膜パターンを形成する段階は、
前記基板上に緩衝酸化膜及び窒化膜を順次に形成する段階と、
前記窒化膜を選択的にエッチングして前記緩衝酸化膜を部分的に露出させる段階と、
前記露出された緩衝酸化膜に熱酸化工程を実施して熱酸化物からなる第１絶縁膜パターンを成長させる段階と、
前記緩衝酸化膜及び前記窒化膜を前記基板から除去する段階と、を含むことを特徴とする請求項１記載の高耐圧トランジスタの製造方法。
【請求項６】
前記熱酸化工程は、７００℃ないし１４００℃の温度下で実施されることを特徴とする
請求項５記載の高耐圧トランジスタの製造方法。
【請求項７】
前記第２絶縁膜パターンを形成する段階は、
化学気相蒸着工程を用いて前記基板上にＣＶＤ酸化膜からなる絶縁膜を形成する段階と、
前記絶縁膜を選択的にエッチングして第２絶縁膜パターンを形成する段階と、を含むことを特徴とする請求項１記載の高耐圧トランジスタの製造方法。
【請求項８】
前記絶縁膜は、湿式エッチング方法を用いて選択的にエッチングされることを特徴とす
る請求項７記載の高耐圧トランジスタの製造方法。
【請求項９】
半導体基板の所定部位を酸化させて熱酸化膜パターンを形成する段階と、
少なくとも前記熱酸化膜パターンの側部と接するようにＣＶＤ酸化膜パターンを形成す
る段階と、
前記基板上に導電性物質を蒸着して、第１端部は下部に前記熱酸化膜パターンを含む前
記ＣＶＤ酸化膜パターン上に位置し、第２端部は前記ＣＶＤ酸化膜パターン上に位置するゲート電極を形成する段階と、
前記基板表面の所定部位に第１導電型のソース／ドレイン領域を形成する段階と、
を含み、
前記熱酸化膜パターンは、前記ソース領域と前記ドレイン領域との間に形成されており、前記ソース領域及び前記ドレイン領域のそれぞれと離隔しており、
前記熱酸化膜パターンの厚さが約６０００Åないし約８０００Åの範囲内であり、前記ＣＶＤ酸化膜パターンの厚さが約８０００Åないし約１２０００Åの範囲内でおり、
前記ドレイン領域が前記第１端部側に形成されていることを特徴とする高耐圧トランジスタの製造方法。
【請求項１０】
前記熱酸化膜パターンを形成する前に前記基板上部の所定部位に前記ソース／ドレイン領域のうち一つを含む第１導電型のウェル領域を形成する段階をさらに含み、
前記ウェル領域と、前記ウェル領域に含まれる前記ソース／ドレイン領域のうち一つとが、第１導電型であり、前記ウェル領域が該ウェル領域に含まれる前記ソース／ドレイン領域のうち一つより低い第１導電型不純物の濃度を有することを特徴とする請求項９記載の高耐圧トランジスタの製造方法。
【請求項１１】
前記ウェル領域は、前記ＣＶＤ酸化膜パターンの所定部分とオーバーラップされるように形成されることを特徴とする請求項１０記載の高耐圧トランジスタの製造方法。
【請求項１２】
前記ウェル領域は、前記熱酸化膜パターンの所定部分とオーバーラップされるように形
成されることを特徴とする請求項１１記載の高耐圧トランジスタの製造方法。
【請求項１３】
半導体基板上部の所定部位に第１導電型の第１ウェル領域、及び前記第１ウェル領域に隣接した半導体基板上部の所定部位に第１導電型とは逆導電型である第２導電型の第２ウェル領域を形成する段階と、
前記第１ウェル領域側の前記第２ウェル領域上の所定部分を含む半導体基板表面部位を酸化させて熱酸化膜パターンを形成する段階と、
少なくとも前記熱酸化膜パターンの側部と接するようにＣＶＤ酸化膜パターンを形成す
る段階と、
前記基板上に導電性物質を蒸着して、第１端部は下部に前記熱酸化膜パターンを含む前
記ＣＶＤ酸化膜パターン上に位置し、前記第１端部と対向する第２端部は前記ＣＶＤ
酸化膜パターン上に位置するゲート電極を形成する段階と、
前記基板表面の所定部位に前記第１ウェル領域内に第２導電型のソース領域を形成し、前記第２ウェル領域内に第２導電型のドレイン領域であって前記第２ウェル領域より高い第２導電型不純物の濃度を有するドレイン領域を形成する段階と、
を含み、
前記熱酸化膜パターンは、前記ソース領域と前記ドレイン領域との間に形成されており、前記ソース領域及び前記ドレイン領域のそれぞれと離隔しており、
前記熱酸化膜パターンの厚さが約６０００Åないし約８０００Åの範囲内であり、前記ＣＶＤ酸化膜パターンの厚さが約８０００Åないし約１２０００Åの範囲内でおり、
前記ドレイン領域が前記第１端部側に形成されていることを特徴とする高耐圧トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトランジスタ及びその製造方法に関し、さらに詳細には高い降伏電圧を有する高耐圧トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
一般的に、ＭＯＳトランジスタは３種類の動作領域を有する。
【０００３】
図１は従来のｎＭＯＳエンハンスメント形トランジスタの動作を説明するための特性グラフである。
図１に示すように、しきい電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ：Ｖｔ）が正の値を有し、ゲート−ソース間の電圧Ｖｇｓがしきい電圧Ｖｔ以上のとき、チャンネル領域に反転層が形成され、トランジスタは導通される。
【０００４】
トランジスタにおいて、ゲート-ソース間の電圧Ｖｇｓがしきい電圧Ｖｔ以下である場合には導電性チャンネルである反転層が形成されなく、従って、トランジスタは動作しない。このような領域をカットオフ領域と称する。
【０００５】
ゲート−ソース間の電圧Ｖｇｓがしきい電圧Ｖｔ以上の場合、チャンネル領域では反転層が形成され、ソースとドレインとの間には電流が流れるようになる。流れる電流の量は、ソースとドレインとの間の電圧差Ｖｄｓによって決定される。前記ソース／ドレイン間の電圧差Ｖｄｓが低い場合、チャンネルを通じて流れる電流は線形的な特性を有する。即ち、ソースとドレインとの間の電圧差Ｖｄｓが増加することに比例して電流の強度が増加する。このような線形動作領域をトライオード領域という。
【０００６】
ソースとドレインとの間の電圧差Ｖｄｓが漸次に増加すると、ドレイン領域付近のチャンネルの深さは浅くなり、ソースとドレインとの間の電圧差ＶｄｓがＶｓ以上になると、ドレイン領域付近のチャンネルはピンチオフされる。このときのＶｓはＶｇｓ−Ｖｔである。チャンネルがピンチオフされた領域には反転層が形成されなく、欠乏領域が形成される。このような欠乏領域の間の電圧差によって電子が欠乏領域を横切って移動するようになる。チャンネルがピンチオフされた状態でトランジスタの動作はソースとドレインとの間の電圧差Ｖｄｓの増加に鈍感な定電流源の特性を有する。このときのトランジスタの動作を飽和領域での動作という。
【０００７】
飽和領域でソースとドレインとの間の電圧差Ｖｄｓが続けて増加すると、ピンチオフされる領域は漸次拡張されチャンネルの長さは短くなる。これをチャンネル長変調と称する。チャンネルの長さが短くなることによりチャンネルとドレインとの間の欠乏領域の長さは拡張され、ソースとドレインとの間の電圧差Ｖｄｓの増加によりチャンネルを流れる電流Ｉｄｓも少量増加する。
【０００８】
ソースとドレインとの間の電圧差Ｖｄｓが所定の電圧Ｖｂ以上になると、反転層はなくなり、ソースとドレインとの間には欠乏領域のみが存在するようになる。このとき、ドレインでは漏洩電流が発生して飽和領域でチャンネルを流れる電流Ｉｄｓよりさらに大きい電流が流れるようになる。これはチャンネルの長さが２μｍ以下の場合に発生する現象で、ソースとドレインとの欠乏領域が電子の移動を妨害するエネルギー障壁を低くするので発生する。ソースとドレインとの間の電圧差Ｖｄｓが増加するとエネルギー障壁もさらに低くなり漏洩電流はさらに増加するようになる。しかし、漏洩電流がソースとドレインとの間の電圧差Ｖｄｓの増加によって急激に増加しないのでこのような現象をパンチスルーまたはソフトブレイクダウンという。
【０００９】
続けて、ソースとドレインとの間の電圧差Ｖｄｓを増加させると電子雪崩によるチャンネル破壊現象（ブレイクダウン）が発生する。特に、ＭＯＳトランジスタにおいて、ゲート下段に位置したドレインのコーナ部分にはチャンネルの中央部に比べて高い電界が形成される。このような電界によって電荷キャリアは常温で有する運動エネルギーよりずっと大きい運動エネルギーを有するようになり、それをホットキャリアという。高い運動エネルギーを有したホットキャリアは基板に流入され、基板を成す原子と衝突することにより、電子ホール対を生成する。これを電子雪崩と称する。
【００１０】
ｎＭＯＳトランジスタの場合、ｐ型の基板に蓄積されたホールはソースと基板との間の正方向電圧を形成する。万一、このような正方向電圧が約０．６Ｖになると、電子はソースから基板に流入されることができる。これはＭＯＳトランジスタと平行なバイポーラｎｐｎトランジスタの動作を実施するのと同一の効果を齎す。従って、ベースとなる基板に若干のホールが流入されてもエミッターとコレクタとの間に多くの電流が流れる通常のＢＪＴ（ｂｉｐｏｌａｒ  ｊｕｎｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）の動作が起こる。このようなメカニズムによってソースとドレインとの間には少量の電圧上昇にも急激な電流の増加が発生する。これをチャンネルブレイクダウンという。
【００１１】
ブレイクダウンが発生する電圧を上昇させるためにはチャンネルの長さを長くしなければならない。しかし、チャンネルの長さを増加させる方法はトランジスタが占める面積が広くなることを意味するので高集積化される半導体製造傾向には適合していない。また、ＭＯＳトランジスタにおいてゲート下段に位置したドレインのコーナ部分にはチャンネルの中央部に比べて高い電界が形成されるので、このような電界によるホットキャリアの発生を抑制しなければならない。このようなホットキャリアの発生を抑制するためにはドレインのコーナ部分で形成される電界の強度を低くするトランジスタの構造が具備されなければならない。
【００１２】
例えば、特許文献１には絶縁膜傾斜エッチングを用いた電力素子製造方法が開示されている。前記発明によると、ｎチャンネルＬＤＭＯＳトランジスタのゲート拡張領域において、薄いゲート酸化膜上に低温酸化膜を蒸着して湿式エッチングで絶縁膜を傾斜するようにすることで、高電界によるゲート拡張領域の絶縁破壊特性を改善することができる。しかし、前記発明により製造された電力素子はフィールド酸化膜をｐドリフト領域全体にかけて使用することで、半導体基板内部に形成されたｐドリフト領域に含まれた不純物が外部に漏れるという問題点が発生して、十分に高い降伏電圧を有する高耐圧トランジスタを提供することができなかった。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】韓国特許第１９９９−５１０７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
前記のような問題点を解決するための本発明の目的は、十分に高い降伏電圧を有する高耐圧トランジスタを提供することにある。
本発明の他の目的は、前記高耐圧トランジスタを製造するに特に適合したトランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
前述した本発明の目的を達成するために、本発明の一実施例による高耐圧トランジスタは、半導体基板、前記基板上に形成された第１絶縁膜パターン、前記第１絶縁膜パターンを少なくとも部分的に取り囲む第２絶縁膜パターン、前記第１絶縁膜パターン上に位置する第１端部と、前記第１端部と対向して前記第２絶縁膜パターン上に位置する第２端部と、を有するゲート電極、及び前記基板の表面部位に形成されたソース／ドレイン領域を含む。
【００１６】
前述した本発明の目的を達成するために、本発明の他の実施例による高耐圧トランジスタは、半導体基板、前記基板上に形成された熱酸化膜パターン、前記熱酸化膜パターンを覆うＣＶＤ酸化膜パターン、前記熱酸化膜パターン上に位置する第１端部と前記第１端部と対向して前記ＣＶＤ酸化膜パターン上に位置する第２端部とを有するゲート電極、及び前記基板の表面部位に形成されたソース／ドレイン領域を含む。
【００１７】
前述した本発明の目的を達成するために、本発明のさらに他の実施例による高耐圧トランジスタは、半導体基板、前記基板上部に位置し、第１不純物を含む第１ウェル領域、前記第１ウェル領域に隣接して位置し、第２不純物を含む第２ウェル領域、前記第１ウェル領域と前記第２ウェル領域との間の所定部分を含む前記基板上に形成された熱酸化膜パターン、前記第１ウェル領域及び前記第２ウェル領域の所定部位とオーバーラップされ、前記熱酸化膜パターンを覆うＣＶＤ酸化膜パターン、前記熱酸化膜パターン上に位置する第１端部と、前記第１端部と対向して前記ＣＶＤ酸化膜パターン上に位置する第２端部とを有するゲート電極、及び前記第１ウェル領域及び前記第２ウェル領域内にそれぞれ含まれ、前記基板の表面部位に形成されたソース／ドレイン領域を含む。
【００１８】
前述した本発明の他の目的を達成するための本発明の一実施例による高耐圧トランジスタの製造方法において、半導体基板の所定部位が酸化された第１絶縁膜パターン及び前記第１絶縁膜パターンを少なくとも部分的に取り囲む第２絶縁膜パターンを形成する。続いて、前記基板上に導電性物質を蒸着して、第１端部は前記第１絶縁膜パターン上に位置し、第２端部は前記第１端部と対向して前記第２絶縁膜パターン上に位置するゲート電極を形成する。前記基板表面の所定部位に不純物を注入してソース／ドレイン領域を形成する。
【００１９】
前述した本発明の他の目的を達成するための本発明の他の実施例による高耐圧トランジスタ製造方法において、半導体基板の所定部位を酸化させて熱酸化膜パターンを形成した後、前記熱酸化膜パターンを覆うＣＶＤ酸化膜パターンを形成する。前記基板上に導電性物質を蒸着して、第１端部は下部に前記熱酸化膜パターンを含む前記ＣＶＤ酸化膜上に位置し、第２端部は前記ＣＶＤ酸化膜上に位置するゲート電極を形成する。前記基板表面の所定部位に不純物を注入してソース／ドレイン領域を形成する。
【００２０】
前述した本発明の他の目的を達成するための本発明のさらに他の実施例による高耐圧トランジスタの製造方法において、半導体基板上部の所定部位に第１不純物を注入して第１ウェル領域及び前記第１ウェル領域に隣接した半導体基板上部の所定部位に第２不純物を注入した第２ウェル領域を形成する。前記第１ウェル領域と前記第２ウェルとの間の所定部分を含む半導体基板表面部位を酸化させて熱酸化膜パターンを形成した後、前記熱酸化膜パターンを覆うＣＶＤ酸化膜パターンを形成する。前記基板上に導電性物質を蒸着して、第１端部は下部に前記熱酸化膜パターンを含む前記ＣＶＤ酸化膜パターン上に位置し、前記第１端部と対向する前記第２端部は前記ＣＶＤ酸化膜パターン上に位置するゲート電極を形成する。続いて、前記基板表面の所定部位に第３不純物を注入して第１ウェル領域
及び第２ウェル領域内にそれぞれ含まれるソース／ドレイン領域を形成する。
【発明の効果】
【００２１】
本発明によると、熱酸化法によって形成された第１絶縁膜パターンをゲート酸化膜として使用してゲート電極のエッジ部分に集中される電界を緩和することができる。これにより、電界の集中によるホットキャリアの発生を抑制して高い降伏電圧を有するトランジスタを製造することができる。また、前記熱酸化法による第１絶縁膜パターンと共に化学気相蒸着工程によって形成された第２絶縁膜パターンをゲート酸化膜として使用することで、特に、ＬＤＭＯＳトランジスタにおいて電流及びＯＮ抵抗の特性を改善することができる。
【図面の簡単な説明】
【００２２】
【図１】従来のｎＭＯＳエンハンスメント形トランジスタの動作を説明するための特性グラフである。
【図２】本発明の実施例１による高耐圧トランジスタを説明するための断面図である。
【図３】図２に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図４】図２に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図５】図２に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図６】図２に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図７】図２に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図８】本発明の実施例２による高耐圧トランジスタを説明するための断面図である。
【図９】図８に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図１０】図８に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図１１】図８に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図１２】図８に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図１３】図８に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図１４】図８に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図１５】本発明の実施例３による高耐圧トランジスタを説明するための断面図である。
【図１６】図１５に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図１７】図１５に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図１８】図１５に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図１９】図１５に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図２０】図１５に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図２１】本発明の実施例４による高耐圧トランジスタを説明するための断面図である。
【図２２】図２１に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図２３】図２１に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図２４】図２１に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図２５】図２１に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図２６】図２１に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図２７】図２１に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図２８】実施例２に従って製造されたｐＭＯＳトランジスタの断面図である。
【図２９】比較例１に従って製造されたｐＭＯＳトランジスタの断面図である。
【図３０】比較例２に従って製造されたｐＭＯＳトランジスタの断面図である。
【図３１】本発明の実施例２及び比較例１により製造されたｐＭＯＳトランジスタの電界の強度を測定した結果を示すグラフである。
【図３２】実施例２によって製造されたトランジスタの電圧分布をそれぞれシミュレーションした結果を示す電圧分布図である。
【図３３】比較例１によって製造されたトランジスタの電圧分布をそれぞれシミュレーションした結果を示す電圧分布図である。
【図３４】比較例２によって製造されたトランジスタの電圧分布をそれぞれシミュレーションした結果を示す電圧分布図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
（実施例１）
図２は本発明の第１実施例による高耐圧トランジスタを説明するための断面図である。
【００２４】
図２に示すように、本実施例による高耐圧トランジスタは、半導体基板１００、前記基板１００上に形成された第１絶縁膜パターン１０２、前記第１絶縁膜パターン１０２を部分的に取り囲む第２絶縁膜パターン１０４、前記第１絶縁膜パターン１０２及び前記第２絶縁膜パターン１０４上に位置するゲート電極１０６、そして、前記基板１００の表面部位に形成されたソース／ドレイン領域１０８を含む。ここで、前記ゲート電極１０６の第１端部は第１絶縁膜パターン１０２上に位置し、前記第１端部と対向する第２端部は第２絶縁膜パターン１０４上に位置する。
【００２５】
前記第１絶縁膜パターン１０２及び第２絶縁膜パターン１０４は酸化物を含み、望ましくは、酸化シリコンＳｉＯ２のようなシリコン酸化物を含む。この場合、前記第１絶縁膜パターン１０２は熱酸化工程によって形成された熱酸化物を含み、前記第２絶縁膜パターン１０４は化学気相蒸着（ＣＶＤ）工程によって形成されたＣＶＤ酸化物を含む。従って、熱酸化膜パターンである前記第１絶縁膜パターン１０２及びＣＶＤ酸化膜パターンである前記第２絶縁膜パターン１０４は互いに異なる物性を有することができる。例えば、熱酸化膜パターンはＣＶＤ酸化膜パターンに比べてより緻密な構造を有するので、ＣＶＤ酸化膜パターンに比べてより高い電場が印加されても絶縁破壊現象が容易に起こらない。
【００２６】
前記第２絶縁膜パターン１０４は少なくとも前記第１絶縁膜パターン１０２の一部を取り囲みながら形成される。具体的に、前記第２絶縁膜パターン１０４が前記第１絶縁膜パターン１０２を完全に覆うように形成されることもでき、第１絶縁膜パターン１０２の一側部のみを覆うように形成されることもできる。また、前記第１絶縁膜パターン１０２の側部に接するように前記第２絶縁膜パターン１０４が形成されることもできる。このような第１絶縁膜パターン１０２及び第２絶縁膜パターン１０４の構造は第１絶縁膜パターン１０２及び第２絶縁膜パターン１０４を形成する工程によって変化されることができる。
【００２７】
本実施例において、前記第１絶縁膜パターン１０２は約４０００Åないし約１００００Åの厚さを有することが望ましく、より望ましくは、約６０００Åないし約８０００Åの厚さを有する。前記第１絶縁膜パターン１０２の厚さが４０００Å未満であると、ゲート電極１０６のエッジ部分に集中される電界の緩和効果が十分でなく、前記第１絶縁膜パターン１０２の厚さが１００００Åを超過すると工程時間及び費用が増加して経済的に望ましくないからである。また、前記第２絶縁膜パターン１０４は約５０００Åないし約１５０００Åの厚さを有することが望ましく、より望ましくは約８０００Å乃至１２０００Åの厚さを有する。前記第２絶縁膜パターン１０４の厚さが５０００Å未満であると、ゲート電極１０６及びソース／ドレイン領域１０８との絶縁効果が十分でなくてゲート電極１
０６がソース／ドレイン領域１０８と短絡されることができ、前記第２絶縁膜パターン１０４の厚さが１５０００Åを超過するとゲート酸化膜の段差が高くなり後続工程を容易に実施することができないからである。しかし、前記第１絶縁膜パターン１０２及び前記第２絶縁膜パターン１０４の厚さはこれに限定されず、トランジスタに印加される電圧の強度によって適切に調節することができる。
【００２８】
本実施例において、前記ゲート電極１０６の第１端部は熱酸化膜である前記第１絶縁膜パターン１０２上に位置し、第２端部は前記第１端部と対向してＣＶＤ酸化膜である前記第２絶縁膜パターン１０４上に位置する。より具体的に、前記第２絶縁膜パターン１０４が前記第１絶縁膜パターン１０２を完全に覆うように形成された場合、前記ゲート電極１０６の第１端部は下部に前記第１絶縁膜パターン１０２が形成されている前記第２絶縁膜パターン１０４上部に位置し、第２端部は前記第１端部と対向して前記第２絶縁膜パターン１０４上に位置する。また、前記第２絶縁膜パターン１０４が前記第１絶縁膜パターン１０２の側部に接して形成された場合、前記ゲート電極１０６の第１端部は前記第１絶縁膜パターン１０２の上部表面に位置し、第２端部は前記第１端部と対向して前記第２絶縁
膜パターン１０４上に位置する。前記ゲート電極１０６はポリシリコンなどのような導電性物質を含む。また、前記ゲート電極１０６の下部の前記基板１００には電荷キャリア（ｃｈａｒｇｅ  ｃａｒｒｉｅｒ）として電子または正孔を有するチャンネル領域（図示せず）が存在する。前記電荷キャリアの種類は高耐圧トランジスタの種類によって異なってくる。即ち、前記高耐圧トランジスタがｎＭＯＳトランジスタである場合、前記チャンネル領域は電荷キャリアとして電子を有し、前記高耐圧トランジスタがｐＭＯＳトランジスタである場合、前記チャンネル領域は電荷キャリアとして正孔を有する。
【００２９】
本実施例において、ゲート電極１０６の第１端部が熱酸化工程によって形成された第１絶縁膜パターン１０２上に位置するので、ゲート電極１０６のエッジ部に集中される電界を緩和することができる。従って、ゲート電極１０６のエッジ部に電界が集中されることによるホットキャリアの発生を抑制して高い降伏電圧を有するトランジスタを製造することができる。
【００３０】
本実施例による高耐圧トランジスタは前記基板１００表面部位に形成されたソース／ドレイン領域１０８を含む。このとき、前記高耐圧トランジスタがｎＭＯＳトランジスタである場合、前記ソース／ドレイン領域１０８はｎ型不純物を含む。前記ｎ型不純物の例としては砒素（Ａｓ）、燐（Ｐ）、アンチモン（Ｓｂ）などを挙げることができる。また、本実施例による高耐圧トランジスタがｐＭＯＳトランジスタである場合、前記ソース／ドレイン領域１０８はｐ型不純物を含む。前記ｐ型不純物の例としてはホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）などを挙げることができる。
【００３１】
本実施例において、前記ソース／ドレイン領域１０８は前記第１絶縁膜パターン１０２と所定距離分だけ離隔され位置する。具体的に、前記ソース／ドレイン領域１０８は前記第１絶縁膜パターン１０２と約２μｍ乃至８μｍ程度の間隔で離隔されて位置することが望ましく、より望ましくは、約３μｍないし６μｍ程度の間隔で離隔されて位置する。この場合、前記第１絶縁膜パターン１０２は約１μｍ乃至５μｍ程度の長さを有することが望ましい。しかし、前記第１絶縁膜パターン１０２と前記ソース／ドレイン領域１０８との間の間隔及び前記第１絶縁膜パターン１０２の長さは前記範囲に限定されなく、製造しようとするトランジスタのデザインルールによって多様に変化されることができる。
【００３２】
本実施例による高耐圧トランジスタは前記ソース／ドレイン領域１０８のうち一つを含み、前記基板１００上部に形成されたウェル領域（図示せず）をさらに含むことができる。この場合、前記ウェル領域はＣＶＤ酸化膜である第２絶縁膜パターン１０４の所定部分とオーバーラップされるか、または、ＣＶＤ酸化膜である前記第２絶縁膜パターン１０４及び熱酸化膜である前記第１絶縁膜パターン１０２の所定部分とオーバーラップされることができる。前記ウェル領域は本実施例による高耐圧トランジスタのソース／ドレイン領域１０８に約１００Ｖ以上の高い電圧が印加されることによるホットキャリアの発生を抑制して前記ゲート電極１０６と前記ソース／ドレイン領域１０８との間の短絡を防止する役割をする。大体、ＭＯＳトランジスタにおいて、電圧はドレイン領域に印加されるので
、前記ウェル領域はドレイン領域を含むことが望ましい。本実施例による高耐圧トランジスタがｎＭＯＳトランジスタである場合、前記ウェル領域は燐（Ｐ）、砒素（Ａｓ）などのようなｎ型不純物を含み、前記高耐圧トランジスタがｐＭＯＳトランジスタである場合、前記ウェル領域はホウ素（Ｂ）のようなｐ型不純物を含む。また、前記ウェル領域の不純物濃度は前記ソース／ドレイン領域１０８に含まれた不純物の濃度より低いことが望ましい。
【００３３】
以下、添付された図面を参照して本実施例による高耐圧トランジスタの製造方法を詳細に説明する。
【００３４】
図３乃至図７は図２に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【００３５】
図３及び図４に示すように、半導体基板１００の表面の所定部位を酸化させ第１絶縁膜パターン１０２を形成する。
【００３６】
図３に示すように、前記基板１００上に緩衝酸化膜１１０及び窒化膜１１２を順次に形成する。前記緩衝酸化膜１１０は半導体基板１００と窒化膜１１２との間の熱膨張係数の差異によって半導体基板１００が引張力を受けることを防止するためのストレスバッファーの役割をする。続いて、前記窒化膜１１２の上面にフォトレジストを塗布し、それをパターニングした後、露出された窒化膜１１２に対してエッチング工程を実施して前記緩衝酸化膜１１０を部分的に露出させる。
【００３７】
図４に示すように、前記露出された緩衝酸化膜１１０に熱酸化工程を実施して第１絶縁膜パターン１０２を成長させる。この場合、前記熱酸化工程は約７００℃ないし１４００℃程度の温度及び酸化雰囲気下で実施することが望ましい。前記熱酸化工程が約７００℃未満の温度で実施される場合、酸化反応が十分に起こることができなく、前記熱酸化工程が約１４００℃超過の温度で実施される場合、高温工程による装置の劣化が発生することがあるからである。続いて、前記緩衝酸化膜１１０及び窒化膜１１２を前記基板１００から除去して第１絶縁膜パターン１０２を形成する。
【００３８】
図５に示すように、化学気相蒸着工程を使用して第２絶縁膜パターン１０４を形成する。即ち、化学気相蒸着工程を使用して前記第１絶縁膜パターン１０２及び前記基板１００上に第２絶縁膜（図示せず）を形成する。続いて、前記第２絶縁膜の上部にフォトレジストパターン（図示せず）を形成した後、湿式エッチング工程または乾式エッチング工程を使用して前記露出された第２絶縁膜を選択的に除去する。エッチング工程の間、シリコン基板を保護するために、望ましくは、前記第２絶縁膜はフッ化水素ＨＦを含むエッチング液を使用して湿式エッチングする。これにより、前記第１絶縁膜パターン１０２を覆う第２絶縁膜パターン１０４を形成することができる。
【００３９】
図６に示すように、前記第２絶縁膜パターン１０４の所定部位に導電性物質を蒸着してゲート導電膜（図示せず）を形成する。前記導電性物質としてはポリシリコンのような導電性物質を使用することができる。続いて、前記ゲート導電膜上にフォトレジスト膜（図示せず）を形成し、それをパターニングして前記導電膜の所定部位を露出させる。前記露出された導電膜にエッチング工程を実施して前記導電膜を選択的に除去する。これにより、第１端部は、下部に前記第１絶縁膜パターン１０２を含む前記第２絶縁膜パターン１０４上に位置し、第１端部と対向する第２端部は、前記第２絶縁膜パターン１０４上に位置するゲート電極１０６が形成される。本発明による高耐圧トランジスタのゲート電極１０６の一側端部が熱酸化工程によって形成された前記第１絶縁膜パターン１０２上に位置することで、ゲート電極１０６のエッジ部に発生する電界の集中が緩和される。従って、ゲート電極１０６のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有したトランジスタを製造することができる。
【００４０】
図７に示すように、前記基板１００表面の所定部位に不純物を注入して前記ソース／ドレイン領域１０８を形成する。本実施例の高耐圧トランジスタがｎＭＯＳトランジスタである場合、前記不純物は砒素（Ａｓ）、燐（Ｐ）、アンチモン（Ｓｂ）などのようなｎ型不純物を含み、前記高耐圧トランジスタがｐＭＯＳトランジスタの場合、前記不純物はホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）などのようなｐ型不純物を含む。その後、一般的なトランジスタ製造方法を使用して、本実施例による高い降伏電圧を有するトランジスタを製造することができる。
【００４１】
（実施例２）
図８は本発明の第２実施例による高耐圧トランジスタを説明するための断面図である。
【００４２】
図８に示すように、本実施例による高耐圧トランジスタは半導体基板２００、前記基板２００の上部に形成され、第１不純物を含む第１ウェル領域２１０、前記第１ウェル領域２１０に隣接して形成され、第２不純物を含む第２ウェル領域２１２、前記第１ウェル領域２１０と前記第２ウェル領域２１２との間の所定部分を含む前記基板上に形成された熱酸化膜パターン２０２、前記第１ウェル領域２１０及び前記第２ウェル領域２１２の所定部位とオーバーラップされ、前記熱酸化膜パターン２０２を覆うＣＶＤ酸化膜パターン２０４、前記熱酸化膜パターン２０２及び前記ＣＶＤ酸化膜パターン２０４上に形成されたゲート電極２０６、及び前記基板２００表面部位に形成されたソース／ドレイン領域２０８を含む。
【００４３】
本実施例による高耐圧トランジスタは前記ソース／ドレイン領域２０８を含み、前記基板２００上部に形成された第１ウェル領域２１０を含む。この場合、前記第１ウェル領域２１０は前記ＣＶＤ酸化膜パターン２０４の所定部分とオーバーラップされるか、または前記ＣＶＤ酸化膜パターン２０４及び前記熱酸化膜パターン２０２の所定部分とオーバーラップされることができる。前記第１ウェル領域２１０は前記高耐圧トランジスタのしきい電圧を調節する役割をする。従って、一般的にＭＯＳトランジスタにおいて、ソース／ドレイン領域２０８間の電圧はドレイン領域に印加されるので、前記第１ウェル領域２１０はドレイン領域と対向するソース領域を含むことが望ましく、前記ソース領域の不純物濃度を調節することで前記トランジスタのしきい電圧を調節することができる。本実施例
による高耐圧トランジスタがｎＭＯＳトランジスタである場合、前記第１ウェル領域２１０はホウ素（Ｂ）のようなｐ型不純物を含み、前記高耐圧トランジスタがｐＭＯＳトランジスタの場合、前記第１ウェル領域２１０は燐（Ｐ）、砒素（Ａｓ）などのようなｎ型不純物を含む。
【００４４】
本実施例による高耐圧トランジスタは、前記第１ウェル領域２１０に隣接した基板２００の上部に形成され、ソース／ドレイン領域２０８を含む第２ウェル領域２１２を含む。具体的に、前記第２ウェル領域２１２はゲート電極２０６を基準にして前記第１ウェル領域２１０に対向する部分に位置する。この場合、前記第２ウェル領域２１２は、前記ＣＶＤ酸化膜パターン２０４の所定部分とオーバーラップされるか、または前記ＣＶＤ酸化膜パターン２０４及び前記熱酸化膜パターン２０２の所定部分とオーバーラップされることができる。前記第２ウェル領域２１２は、本実施例による高耐圧トランジスタのソース／ドレイン領域２０８に約１００Ｖ以上の高い電圧が印加されることによるホットキャリアの発生を抑制してゲート電極２０６とソース／ドレイン領域２０８との間の短絡を防止す
る役割をする。一般的に、ＭＯＳトランジスタにおいて、ソース／ドレイン領域２０８間の電圧はドレイン領域に印加されるので、前記ソース／ドレイン領域２０８はドレイン領域であることが望ましい。本発明の高耐圧トランジスタがｎＭＯＳトランジスタである場合、前記第２ウェル領域２１２は砒素（Ａｓ）、燐（Ｐ）、アンチモン（Ｓｂ）などのようなｎ型不純物を含み、前記高耐圧トランジスタがｐＭＯＳトランジスタである場合、前記第２ウェル領域２１２はホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）などのようなｐ型不純物を含む。この場合、前記第２ウェル領域２１２の不純物濃度はソース／ドレイン領域２０８に含まれた不純物の濃度より低いことが望ましい。
【００４５】
本実施例による高耐圧トランジスタにおいて、前記ＣＶＤ酸化膜パターン２０４は前記熱酸化膜パターン２０２を完全に覆う。具体的に、前記第１ウェル領域２１０と前記第２ウェル領域２１２との間の所定部分を含む前記基板２００上に熱酸化工程を実施して前記熱酸化膜パターン２０２を形成した後、化学気相蒸着工程を実施して前記ＣＶＤ酸化膜パターン２０４を形成する。これにより、前記ＣＶＤ酸化膜パターン２０４は前記熱酸化膜パターン２０２を完全に覆うように形成されることができる。前記ＣＶＤ酸化膜パターン２０４及び熱酸化膜パターン２０２はそれぞれ実施例１の第１絶縁膜パターン及び第２絶縁膜パターンと同一であるので、それについての具体的な説明は省略する。
【００４６】
本実施例による高耐圧トランジスタにおいて、前記ゲート電極２０６は、下部に前記熱酸化膜パターン２０２を含む前記ＣＶＤ酸化膜パターン２０４上に位置する第１端部、及び前記第１端部と対向して前記ＣＶＤ酸化膜パターン２０４の上に位置する第２端部を有する。より具体的に、前記ゲート電極２０６の第１端部は下部に前記熱酸化膜パターン２０２が形成されている前記ＣＶＤ酸化膜パターン２０４上部に位置し、前記第２端部は前記ＣＶＤ酸化膜パターン２０４上部に位置する。この場合、前記ゲート電極２０６の下部の前記基板２００には電荷キャリアとして電子または正孔を有するチャンネル領域（図示せず）が存在する。前記電荷キャリアの種類は前記高耐圧トランジスタの種類によって異なることができる。本発明による高耐圧トランジスタにおいて、ゲート電極２０６の第１
端部が前記熱酸化膜パターン２０２上に位置することでゲート電極２０６のエッジ部に位置する電界の集中が緩和される。従って、本実施例によるトランジスタはゲート電極２０６のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有することができる。
【００４７】
本実施例による高耐圧トランジスタにおいて、前記ソース／ドレイン領域２０８は前記第１ウェル領域２１０及び前記第２ウェル領域２１２にそれぞれ含まれ、前記基板２００の表面部位に位置する。この場合、前記第１ウェル領域２１０はソース領域を含むことが望ましく、前記第２ウェル領域２１２はドレイン領域を含むことが望ましい。
【００４８】
以下、添付した図面を参照して本実施例による高耐圧トランジスタの製造方法を詳細に説明する。
【００４９】
図９乃至図１４は図８に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【００５０】
図９に示すように、前記基板２００の上部の所定部位に第１不純物を注入して第１ウェル領域２１０を形成する。より具体的に、フォトリソグラフィ工程、第１不純物の注入及び高温熱処理工程を順次に実施して第１ウェル領域２１０を形成する。前記第１ウェル領域２１０は後続工程で形成されるソース／ドレインを含む。この場合、前記第１ウェル領域２１０は本発明による高耐圧トランジスタのしきい電圧を調節する役割をする。従って、一般的にＭＯＳトランジスタにおいて、ソース／ドレイン領域間の電圧はドレイン領域に印加されるので、前記第１ウェル領域２１０はソース領域を含むことが望ましい。これにより、前記ソース領域の不純物濃度を調節することで前記トランジスタのしきい電圧を調節することができる。本実施例の高耐圧トランジスタがｎＭＯＳトランジスタである場
合、前記第１不純物はホウ素（Ｂ）のようなｐ型不純物を含み、前記高耐圧トランジスタがｐＭＯＳトランジスタである場合、前記第１不純物は燐（Ｐ）、砒素（Ａｓ）などのようなｎ型不純物を含む。また、前記第１ウェル領域２１０は後続工程で形成されるＣＶＤ酸化膜パターンと部分的にオーバーラップされるか、前記ＣＶＤ酸化膜パターン２０４及び後続工程で形成される熱酸化膜パターンと部分的にオーバーラップされることができる。
【００５１】
続いて、前記第１ウェル領域２１０に隣接した半導体基板２００上部の所定部位に第２不純物を注入して第２ウェル領域２１２を形成する。より具体的に、フォトリソグラフィ工程、第２不純物の注入及び高温熱処理工程を順次に実施して第２ウェル領域２１２を形成する。前記第２ウェル領域２１２は後続工程で形成されるソース／ドレイン領域を含む。ＭＯＳトランジスタにおいて、ソース／ドレイン領域２０８間の電圧はドレイン領域に印加されるので、前記第２ウェル領域２１２はドレイン領域を含むことが望ましい。前記第２ウェル領域２１２は本実施例による高耐圧トランジスタのソース／ドレイン領域に約１００Ｖ以上の高い電圧が印加されることによりホットキャリアの発生を抑制してゲート電極とソース／ドレイン領域との間の短絡を防止する役割をする。また、前記第２ウェル
領域２１２は後続工程で形成されるＣＶＤ酸化膜パターン２０４と部分的にオーバーラップされるか、前記ＣＶＤ酸化膜パターン２０４及び後続工程で形成される熱酸化膜パターン２０２と部分的にオーバーラップされることができる。本実施例の高耐圧トランジスタがｎＭＯＳトランジスタの場合、前記第２不純物は燐（Ｐ）、砒素（Ａｓ）などのようなｎ型不純物を含み、前記高耐圧トランジスタがｐＭＯＳトランジスタの場合、前記第２不純物はホウ素（Ｂ）のようなｐ型不純物を含む。また、前記第２ウェル領域２１２に含まれた不純物の濃度は前記ソース／ドレイン領域に含まれた不純物の濃度より低く設定されることが望ましい。
【００５２】
本実施例の高耐圧トランジスタ製造方法において、前記第１ウェル領域２１０を形成した後、前記第２ウェル領域２１２を形成することもでき、前記第２ウェル領域２１２を形成した後、前記第１ウェル領域２１０を形成することもできる。
【００５３】
図１０及び図１１に示すように、前記第１ウェル領域２１０と前記第２ウェル領域２１２との間の所定部分を含む半導体基板２００の表面部位を酸化させ熱酸化膜パターン２０２を形成する。
【００５４】
図１０に示すように、前記基板２００上に緩衝酸化膜２１４及び窒化膜２１６を順次に形成する。図１１に示すように、前記露出された緩衝酸化膜２１４に熱酸化工程を実施して熱酸化膜２０２を成長させる。続いて、前記緩衝酸化膜２１４及び窒化膜２１６を前記基板２００から除去して熱酸化膜パターン２０２を形成する。前記熱酸化膜パターン２０２を形成する方法は前述したので具体的な説明は省略する。
【００５５】
図１２に示すように、化学気相蒸着工程を使用してＣＶＤ酸化膜パターン２０４を形成する。即ち、化学気相蒸着工程を使用して前記熱酸化膜パターン２０２及び前記基板２００上にＣＶＤ酸化膜（図示せず）を形成した後、これをエッチングしてＣＶＤ酸化膜パターン２０４を形成する。前記ＣＶＤ酸化膜パターン２０４を形成する方法は前述したので具体的な説明は省略する。
【００５６】
図１３に示すように、前記ＣＶＤ酸化膜パターン２０４の所定部位に導電性物質を蒸着してゲート導電膜（図示せず）を形成する。これにより、第１端部は下部に前記熱酸化膜パターン２０２を含む前記ＣＶＤ酸化膜パターン２０４上に位置し、第１端部と対向する第２端部は前記ＣＶＤ酸化膜パターン２０４上に位置するゲート電極２０６が形成される。本実施例による高耐圧トランジスタのゲート電極２０６の一側端部が熱酸化工程によって形成された前記熱酸化膜パターン２０２上に位置することで、ゲート電極２０６のエッジ部に発生する電界の集中が緩和される。従って、ゲート電極２０６のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有したトランジスタを製造することができる。
【００５７】
図１４に示すように、前記基板２００表面の所定部位に第３不純物を注入して前記第１ウェル領域２１０及び前記第２ウェル領域２１２内にそれぞれ含まれるソース／ドレイン領域２０８を形成する。以後、一般的なトランジスタ製造方法を使用して、本発明の高い降伏電圧を有するトランジスタを製造することができる。
【００５８】
（実施例３）
図１５は本発明の実施例３による高耐圧電界効果トランジスタを説明するための断面図である。
【００５９】
図１５に示すように、本実施例による高耐圧電界効果トランジスタは、半導体基板３００、前記基板３００上部に位置し、第１不純物を含む第１ウェル領域３１０、前記第１ウェル領域３１０に隣接して位置し、第２不純物を含む第２ウェル領域３１２、前記第１ウェル領域３１０と前記第２ウェル領域３１２との間の所定部分を含む前記基板３００上に形成された熱酸化膜パターン３０２、前記熱酸化膜パターン３０２の側部に接するＣＶＤ酸化膜パターン３０４、前記熱酸化膜パターン３０２及び前記ＣＶＤ酸化膜パターン３０４上に位置するゲート電極３０６、及び前記基板３００の表面部位に形成されたソース／ドレイン領域３０８を含む。
【００６０】
本実施例による高耐圧トランジスタにおいて、前記熱酸化膜パターン３０２は熱酸化工程によって形成され、前記ＣＶＤ酸化膜パターン３０４は化学気相蒸着工程によって形成される。より具体的に、化学気相蒸着工程を実施してＣＶＤ酸化膜（図示せず）及び窒化膜を順次に形成した後、前記窒化膜上部にフォトリソグラフィ工程によってフォトレジストパターン（図示せず）を形成する。続いて、前記フォトレジストパターンをエッチングマスクとして使用してエッチング工程を実施することにより前記ＣＶＤ酸化膜及び窒化膜の所定部分を除去して前記ＣＶＤ酸化膜パターン３０４を形成する。続いて、前記ＣＶＤ酸化膜が除去された前記基板３００上に熱酸化工程を実施して前記熱酸化膜パターン３０２を成長させる。以後、前記窒化膜を前記基板から除去する。これにより、前記ＣＶＤ酸
化膜パターン３０４は前記熱酸化膜パターン３０２の側部に接するようになる。
【００６１】
本実施例による高耐圧トランジスタにおいて、前記ゲート電極３０６の第１端部は前記熱酸化膜パターン３０２上に位置し、第２端部は前記第１端部と対向して前記ＣＶＤ酸化膜パターン３０４上に位置する。従って、ゲート電極３０６の第１端部が熱酸化膜パターン３０２上に位置することでゲート電極３０６のエッジ部に発生する電界の集中が緩和される。従って、本実施例による高耐圧トランジスタはゲート電極３０６のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有する。
【００６２】
以下、添付した図面を参照して本実施例による高耐圧トランジスタの製造方法を詳細に説明する。
【００６３】
図１６ないし図２０は、図１５に示された高耐圧電界効果トランジスタの製造方法を説明するための断面図である。
【００６４】
図１６に示すように、基板３００上部の所定部位に第１ウェル領域３１０及び第２ウェル領域３１２を形成する。即ち、前記基板３００の所定部位に第１不純物を注入して第１ウェル領域３１０を形成し、前記第１ウェル領域３１０に隣接した半導体基板３００上部の所定部位に第２不純物を注入して第２ウェル領域３１２を形成する。前記第１ウェル領域３１０及び第２ウェル領域３１２を形成する方法は前述したので具体的な説明は省略する。
【００６５】
図１７に示すように、化学気相蒸着工程を使用してＣＶＤ酸化膜パターン３０４を形成する。具体的に、化学気相蒸着工程を使用して半導体基板上にＣＶＤ酸化膜（図示せず）及び窒化膜（図示せず）を形成した後、前記窒化膜の上部にフォトレジストパターン（図示せず）を形成する。続いて、湿式エッチング工程または乾式エッチング工程を使用して露出された窒化膜及びＣＶＤ酸化膜を順次に除去する。これにより、ＣＶＤ酸化膜パターン３０４及び窒化膜パターン３０５が形成される。
【００６６】
図１８に示すように、前記ＣＶＤ酸化膜がエッチングされて露出された半導体基板３００の所定部位を酸化させて熱酸化膜パターン３０２を形成する。この場合、前記熱酸化工程は約７００℃乃至１４００℃程度の温度及び酸化雰囲気下で実施することが望ましい。続いて、前記窒化膜パターンを前記基板から除去する。前記熱酸化工程を実施して前記熱酸化膜パターン３０２を形成する方法は前述したので具体的な説明は省略する。
【００６７】
図１９に示すように、前記熱酸化膜パターン３０２及び前記ＣＶＤ酸化膜パターン３０４の所定部位を含む基板３００上に導電性物質を蒸着してゲート導電膜（図示せず）を形成する。前記導電性物質としてはポリシリコンのような導電性物質を使用することができる。続いて、前記ゲート導電膜上にフォトレジスト膜（図示せず）を形成し、それをパターニングして前記ゲート導電膜の所定部位を露出させる。前記露出されたゲート導電膜にエッチング工程を実施して前記ゲート導電膜を選択的に除去することにより、第１端部は前記熱酸化膜パターン３０２上に位置し、第２端部は前記ＣＶＤ酸化膜パターン３０４上に位置するゲート電極３０６を形成する。本実施例の高耐圧トランジスタのゲート電極３０６の一側端部が熱酸化法によって形成された前記熱酸化膜パターン３０２上に位置する
ことで、ゲート電極３０６のエッジ部に発生する電界の集中が緩和される。従って、ゲート電極３０６のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有したトランジスタを製造することができる。
【００６８】
図２０に示すように、前記基板３００表面の所定部位に第３不純物を注入して前記第１ウェル領域３１０及び前記第２ウェル領域３１２内にそれぞれ含まれるソース／ドレイン領域３０８を形成する。続いて、一般的なトランジスタの形成方法を使用して、本発明の高い降伏電圧を有するトランジスタを製造することができる。
【００６９】
（実施例４）
図２１は本発明の実施例４による高耐圧トランジスタ電界効果トランジスタを説明するための断面図である。
【００７０】
図２１に示すように、本実施例による高耐圧電界効果トランジスタは半導体基板４００、前記基板４００上部に位置して第１不純物を含む第１ウェル領域４１０、前記第１ウェル領域４１０に隣接して第２不純物を含む第２ウェル領域４１２、前記第１ウェル領域４１０と前記第２ウェル領域４１２との間の所定部分を含む前記基板４００上に形成された熱酸化膜パターン４０２、前記熱酸化膜パターン４０２の側部に接するＣＶＤ酸化膜パターン４０４、前記熱酸化膜パターン４０２及び前記ＣＶＤ酸化膜パターン４０４上に位置するゲート電極４０６、及び前記基板４００表面部位に形成されたソース／ドレイン領域４０８を含む。
【００７１】
本実施例による高耐圧トランジスタにおいて、前記熱酸化膜パターン４０２は熱酸化工程によって形成され、前記ＣＶＤ酸化膜パターン４０４は化学気相蒸着工程によって形成される。具体的に、前記第１ウェル領域４１０と前記第２ウェル領域４１２との間の所定部分を含む前記基板４００上に熱酸化工程を実施して前記熱酸化膜パターン４０２を形成した後、化学気相蒸着工程を実施して前記ＣＶＤ酸化膜（図示せず）を形成する。以後、前記ＣＶＤ酸化膜の所定部分を除去することにより形成された前記ＣＶＤ酸化膜パターン４０４は前記熱酸化膜パターン４０２の側部に接するようになる。
【００７２】
本実施例による高耐圧トランジスタにおいて、前記ゲート電極４０６の第１端部は前記熱酸化膜パターン４０２上に位置し、第２端部は前記第１端部と対向して前記ＣＶＤ酸化膜パターン４０４上に位置する。従って、ゲート電極４０６の第１端部が熱酸化膜パターン４０２上に位置することでゲート電極４０６のエッジ部に発生する電界の集中が緩和される。従って、本実施例による高耐圧トランジスタはゲート電極４０６のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有する。
【００７３】
以下、添付した図面を参照して本実施例による高耐圧トランジスタの製造方法を詳細に説明する。
【００７４】
図２２乃至図２７は、図２１に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【００７５】
図２２に示すように、前記基板４００上部の所定部位に第１ウェル領域４１０及び第２ウェル領域４１２を形成する。即ち、前記基板４００の所定部位に第１不純物を注入して第１ウェル領域４１０を形成し、前記第１ウェル領域４１０に隣接した半導体基板４００上部の所定部位に第２不純物を注入して第２ウェル領域４１２を形成する。前記第１ウェル領域４１０及び第２ウェル領域４１２を形成する方法は前述したので具体的な説明は省略する。
【００７６】
図２３及び図２４に示すように、前記第１ウェル領域４１０と第２ウェル領域４１２との間の所定部分を含む半導体基板４００の表面部位を酸化させ熱酸化膜パターン４０２を形成する。
【００７７】
図２３に示すように、前記基板４００上に緩衝酸化膜４１４及び窒化膜４１６を順次に形成する。図２４に示すように、前記露出された緩衝酸化膜４１４に熱酸化工程を実施して熱酸化膜（図示せず）を成長させる。続いて、前記緩衝酸化膜４１４及び窒化膜４１６を前記基板４００から除去して熱酸化膜パターン４０２を形成する。前記熱酸化膜パターン４０２を形成する方法は前述したので具体的な説明は省略する。
【００７８】
図２５に示すように、化学気相蒸着工程を使用して前記熱酸化膜パターン４０２及び前記基板４００上にＣＶＤ酸化膜４０３を形成する。
【００７９】
図２６に示すように、前記ＣＶＤ酸化膜４０３上にフォトレジストパターン（図示せず）を形成し、それをエッチングマスクとして使用して湿式エッチング工程または乾式エッチング工程を実施することにより前記熱酸化膜パターン４０２上に形成されたＣＶＤ酸化膜４０３が選択的に除去される。それにより、ＣＶＤ酸化膜パターン４０４が形成される。
【００８０】
図２７に示すように、前記熱酸化膜パターン４０２及び前記ＣＶＤ酸化膜パターン４０４の所定部位を含む基板４００上に導電性物質を蒸着してゲート導電膜（図示せず）を形成する。続いて、前記ゲート導電膜上にフォトレジスト膜（図示せず）を形成し、これをパターニングして前記ゲート導電膜の所定部位を露出させる。前記露出されたゲート導電膜にエッチング工程を実施して前記ゲート導電膜を選択的に除去することにより、第１端部は前記熱酸化膜パターン４０２上に位置し、第２端部は前記ＣＶＤ酸化膜パターン４０４上に位置するゲート電極４０６を形成する。本実施例の高耐圧トランジスタのゲート電極４０６の一側端部が熱酸化法によって形成された前記熱酸化膜パターン４０２上に位置することで、ゲート電極４０６のエッジ部に発生する電界の集中が緩和される。従って、ゲート電極４０６のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有したトランジスタを製造することができる。
【００８１】
前記基板４００表面の所定部位に第３不純物を注入して前記第１ウェル領域４１０及び前記第２ウェル領域４１２内にそれぞれ含まれるソース／ドレイン領域４０８を形成する。続いて、一般的なトランジスタの形成方法を使用して、本発明の高い降伏電圧を有するトランジスタを製造することができる。
【００８２】
<高耐圧電界トランジスタの製造>
（実施例２に記載された方法によるトランジスタの製造）
本発明の実施例２に記載された方法に従ってｐＭＯＳトランジスタを製造した。図２８は実施例２により製造されたｐＭＯＳトランジスタの断面図である。具体的に、半導体基板５００の所定部位に熱酸化工程を実施して７０００Åの厚さを有する熱酸化膜パターンを形成した後、前記熱酸化膜パターン及び前記基板上に１００００Åの厚さを有するＣＶＤ酸化膜パターンを形成してゲート酸化膜パターン５０２を完成した。続いて、実施例２のようにゲート電極５０４を形成した後、前記ゲート電極５０４を覆う保護膜５０６を形成した。その後、前記基板５００表面の所定部位にホウ素（Ｂ）を注入してソース／ドレイン領域５０８を形成し、前記ソース領域上にソース電極５１４を、前記ドレイン領域上にドレイン電極５１６をそれぞれ形成した。本実施例による具体的な工程条件は下記表１
に示された。
【００８３】
（比較例１によるトランジスタの製造）
熱酸化工程のみでゲート酸化膜パターンを形成してｐＭＯＳトランジスタを製造した。図２９は比較例１により製造されたｐＭＯＳトランジスタの断面図である。具体的に、半導体基板６００の所定部位に熱酸化工程を実施して７０００Åの厚さを有するゲート酸化膜パターン６０２を形成することを除いては前記実施例２と同一の方法でｐＭＯＳトランジスタを製造した。比較例１による具体的な工程条件は下記表１に示された。
【００８４】
（比較例２によるトランジスタの製造）
化学気相蒸着工程のみでゲート酸化膜パターンを形成してｐＭＯＳトランジスタを製造した。図３０は比較例２により製造されたｐＭＯＳトランジスタの断面図である。具体的に、半導体基板７００の所定部位に化学気相蒸着工程を実施して１００００Åの厚さを有するゲート酸化膜パターン７０２を形成したのを除いては前記実施例２と同一の方法でｐＭＯＳトランジスタを製造した。比較例２による具体的な工程条件は下記表１に示された。
【００８５】
【表１】
0005540026.tif 000002
【００８６】
<電界強度の評価>
実施例２及び比較例１によって製造されたｐＭＯＳトランジスタの電界の強度をそれぞれ測定した。図３１は実施例２及び比較例１によって製造されたｐＭＯＳトランジスタの電界の強度を測定した結果を示すグラフである。
【００８７】
図３１に示すように、実施例２により製造されたトランジスタのように熱酸化膜パターンと共にＣＶＤ酸化膜をゲート酸化膜として使用した場合、比較例１のようにトランジスタのゲート酸化膜が熱酸化膜パターンのみからなった場合に比べて約５００００Ｖ／ｃｍ程度の電界の強度が減少したことを確認することができた。従って、本発明のように熱酸化膜パターン及びＣＶＤ酸化膜パターンをゲート酸化膜として使用したトランジスタは電界強度の減少により、さらに高い降伏電圧を有することができる。
【００８８】
<電界分布の評価>
実施例２、比較例１及び比較例２によって製造されたｐＭＯＳトランジスタにおいて、ソース／ドレイン間の電圧差Ｖｄｓを−１８０Ｖにした後、前記トランジスタの電圧分布をシミュレーションした。図３２乃至図３４は実施例２、比較例１及び比較例２によって製造されたトランジスタの電圧分布をそれぞれシミュレーションした結果を示す電圧分布図である。具体的に、図３２は実施例２によって製造されたｐＭＯＳトランジスタの電圧分布をシミュレーションした結果を示す電圧分布図であり、図３３は比較例１によって製造されたｐＭＯＳトランジスタの電圧分布をシミュレーションした結果を示す電圧分布図であり、図３４は比較例２によって製造されたｐＭＯＳトランジスタの電圧分布をシミュレーションした結果を示す電圧分布図である。このような電圧分布図を通じてチャンネル
電流と電圧との関係、降伏電圧などトランジスタの電気的特性をわかる。
【００８９】
図３２乃至図３４に示すように、比較例１及び比較例２によって製造されたｐＭＯＳトランジスタにおいて、ドレイン領域に隣接したゲート電極６０４、７０４のエッジ部分に電界が集中されていることを確認することができる。反面、実施例２によって製造されたｐＭＯＳトランジスタは比較例１及び比較例２によって製造されたｐＭＯＳトランジスタに比べてゲート電極５０４エッジ部分の電界集中が緩和されることをわかる。ゲート電極のエッジ部分に電界が集中される場合ホットキャリアが発生してゲート酸化膜パターンの絶縁破壊を惹起する。従って、本発明による高耐圧トランジスタはゲート電極のエッジ部分に集中される電界を緩和して高い電圧下でもゲート酸化膜の絶縁破壊現象なしで駆動が可能であることをわかる。
【００９０】
<降伏電圧の評価>
実施例２、比較例１及び比較例２によって製造されたｐＭＯＳトランジスタの降伏電圧をそれぞれ測定し、その結果を下記表２に示す。
【００９１】
【表２】
0005540026.tif 000003
【００９２】
表２に示すように、熱酸化膜パターンをゲート酸化膜として使用した比較例１のトランジスタがＣＶＤ酸化膜パターンをゲート酸化膜で使用した比較例２のトランジスタに比べて高い降伏電圧を有することを確認することができた。これは熱酸化工程によって形成された熱酸化物が化学気相蒸着工程によって形成されたＣＶＤ酸化物より優れた絶縁特性を有するからである。また、熱酸化膜パターンとＣＶＤ酸化膜パターンをゲート酸化膜として使用した実施例２のトランジスタの場合、比較例１のトランジスタ及び比較例２のトランジスタに比べて顕著に高い降伏電圧を有することがわかる。これは電界が集中されるゲート電極のエッジ部分に熱酸化膜パターンを形成し、その他のゲート酸化膜はＣＶＤ酸化膜パターンで形成することで、ゲート電極のエッジ部分に電界が集中されることで発生す
るホットキャリアを抑制してゲート電極とソース／ドレイン領域との短絡を防止することができるからである。従って、本発明による高耐圧トランジスタは１９０Ｖ以上の高い電圧下でも電圧破壊現象なしに駆動が可能であることがわかる。
【００９３】
<ＯＮ抵抗特性評価>
実施例２、比較例１及び比較例２によって製造されたｐＭＯＳトランジスタにおいて、ゲート−ソース間の電圧Ｖｇｓの大きさが−１３０Ｖである場合においてチャンネルに流れる飽和電流の強度をそれぞれ測定し、その結果を下記表３に示す。この場合、前記チャンネルに流れる電流の強度が大きいほどＯＮ抵抗値が小さいことを意味し、前記チャンネルに流れる電流の強度が小さいほどＯＮ抵抗値は大きくなる。
【００９４】
【表３】
0005540026.tif 000004
【００９５】
表３を参照すると、比較例１により熱酸化膜パターンをゲート酸化膜として使用したトランジスタに比べて比較例２によりＣＶＤ酸化膜パターンをゲート酸化膜として使用したトランジスタ及び実施例２により熱酸化膜パターンとＣＶＤ酸化膜パターンをゲート酸化膜として使用したトランジスタがさらに高いチャンネル電流値を有することを確認することができる。これは化学気相蒸着工程によって形成されたＣＶＤ酸化膜パターンをゲート酸化膜として使用する場合、半導体基板上に形成されたウェル領域に含まれた不純物が外部に抜け出る現象をより効果的に防止することができるからである。従って、本発明による高耐圧トランジスタは高い降伏電圧を有すると同時により小さいＯＮ抵抗値を有することがわかる。
【００９６】
本発明によると、熱酸化工程によって形成された第１絶縁膜パターンをゲート酸化膜として使用してゲート電極のエッジ部分に集中される電界を緩和することができる。それにより、電界の集中によるホットキャリアの発生を抑制した高い降伏電圧を有した電界効果トランジスタを製造することができる。また、前記熱酸化工程による第１絶縁膜パターンと共に化学気相蒸着工程によって形成された第２絶縁膜パターンをゲート酸化膜として使用することで、特にＬＤＭＯＳトランジスタにおいて、電流及びＯＮ抵抗特性を改善することができる。
【産業上の利用可能性】
【００９７】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【符号の説明】
【００９８】
１００、２００、３００、４００、５００、６００、７００  半導体基板
１０２  第１絶縁膜パターン
１０４  第２絶縁膜パターン
１０６、２０６、３０６、４０６、５０４、６０４、７０４  ゲート電極
１０８、２０８、３０８、４０８、５０８、６０８、７０８  ソース／ドレイン領域
２０２、３０２、４０２  熱酸化膜パターン
２０４、３０４、４０４  ＣＶＤ酸化膜パターン
２１０、３１０、４１０、５１０、６１０、７１０  第１ウェル領域
２１２、３１２、４１２、５１２、６１２、７１２  第２ウェル領域
１１０、２１４、４１４  緩衝酸化膜
１１２、２１６、４１６  窒化膜
５０２、６０２、７０２  ゲート酸化膜
５０６、６０６、７０６  保護膜
５１４、６１４、７１４  ソース電極
５１６、６１６、７１６  ドレイン電極
【図１】
0005540026.tif 000005
【図２】
0005540026.tif 000006
【図３】
0005540026.tif 000007
【図４】
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【図５】
0005540026.tif 000009
【図６】
0005540026.tif 000010
【図７】
0005540026.tif 000011
【図８】
0005540026.tif 000012
【図９】
0005540026.tif 000013
【図１０】
0005540026.tif 000014
【図１１】
0005540026.tif 000015
【図１２】
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【図１３】
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【図１４】
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【図１５】
0005540026.tif 000019
【図１６】
0005540026.tif 000020
【図１７】
0005540026.tif 000021
【図１８】
0005540026.tif 000022
【図１９】
0005540026.tif 000023
【図２０】
0005540026.tif 000024
【図２１】
0005540026.tif 000025
【図２２】
0005540026.tif 000026
【図２３】
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【図２４】
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【図２５】
0005540026.tif 000029
【図２６】
0005540026.tif 000030
【図２７】
0005540026.tif 000031
【図２８】
0005540026.tif 000032
【図２９】
0005540026.tif 000033
【図３０】
0005540026.tif 000034
【図３１】
0005540026.tif 000035
【図３２】
0005540026.tif 000036
【図３３】
0005540026.tif 000037
【図３４】
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