(57)【特許請求の範囲】
【請求項１】
制御端子と、第１端子と、第２端子とを有するＮサイドの第１のパワー素子と、
前記第１のパワー素子にトーテムポール接続されたＰサイドの第２のパワー素子と、
電源に接続された高圧端子と、低圧端子とを有し、第１の入力信号に応じて前記第１のパワー素子を駆動する第１の駆動回路と、
第２の入力信号に応じて前記第２のパワー素子を駆動する第２の駆動回路と、
一端が前記第１のパワー素子の前記第２端子に接続され、他端が前記第１の駆動回路の前記低圧端子に接続された抵抗と、
前記第１の駆動回路の前記高圧端子と前記抵抗の前記一端との間に接続され、前記第１の入力信号又は前記第２の入力信号に応じてオン・オフするスイッチング素子とを備え、
前記第１の入力信号がオフ信号の場合に、前記第１の駆動回路は前記低圧端子の電圧を前記第１のパワー素子の前記制御端子に供給して前記第１のパワー素子はオフし、
前記第１の入力信号がオフ信号又は前記第２の入力信号がオン信号の場合に、前記スイッチング素子はオンすることを特徴とする半導体装置。
【請求項２】
前記スイッチング素子は、前記第２のパワー素子のターンオンが完了するまでの所定期間だけオンすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の入力信号がオフ信号又は前記第２の入力信号がオン信号であり、かつ前記第１のパワー素子の前記制御端子の電圧が前記低圧端子の電圧より高くなった場合にだけ、前記スイッチング素子をオンさせる制御回路を更に備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記抵抗に並列に接続されたダイオード又はツェナーダイオードを更に備えることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、簡単な回路構成により誤動作を防止できる半導体装置に関する。
【背景技術】
【０００２】
モータなどの負荷の電力制御にはブリッジ回路や３相交流インバータ回路などの半導体装置が用いられる。これらの半導体装置は、電源電位と接地電位の間にトーテムポール接続された２つのパワー素子と、それらを駆動する駆動回路とを有する。２つのパワー素子の中点は負荷と接続され、２つのパワー素子のオン・オフの制御により負荷を制御する（例えば、特許文献１参照）。
【０００３】
図１２は、従来の半導体装置を示す回路図である。パワー素子Ｑ１のターンオン時に、パワー素子Ｑ２のコレクタ・エミッタ間にｄＶ／ｄｔが印加される。この場合にパワー素子Ｑ２のゲート・コレクタ間の寄生容量Ｃｒｅｓを充電する電流が流れるため、パワー素子Ｑ２のゲート電圧が上昇する（ゲート浮き）。このゲート浮きによりパワー素子Ｑ２のゲート電圧が閾値電圧を越えると、パワー素子Ｑ２が誤オンし、短絡電流が流れてしまう。
【０００４】
そこで、パワー素子Ｑ２がオフ時に、負電圧用電源を用いてパワー素子Ｑ２のゲートに負電圧Ｖ‐を印加する。これにより、パワー素子Ｑ２のゲート電圧がエミッタ電圧（ＧＮＤ）より低くなるため、ゲート浮きが発生してもパワー素子Ｑ２のゲート電圧が閾値電圧まで上昇し難くなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１７８５７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の半導体装置は、複数の電源が必要であり、回路構成が複雑になるという問題があった。
【０００７】
本発明は、上述のような課題を解決するためになされたもので、その目的は簡単な回路構成により誤動作を防止できる半導体装置を得るものである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、制御端子と、第１端子と、第２端子とを有するＮサイドの第１のパワー素子と、前記第１のパワー素子にトーテムポール接続されたＰサイドの第２のパワー素子と、電源に接続された高圧端子と、低圧端子とを有し、第１の入力信号に応じて前記第１のパワー素子を駆動する第１の駆動回路と、第２の入力信号に応じて前記第２のパワー素子を駆動する第２の駆動回路と、一端が前記第１のパワー素子の前記第２端子に接続され、他端が前記第１の駆動回路の前記低圧端子に接続された抵抗と、前記第１の駆動回路の前記高圧端子と前記抵抗の前記一端との間に接続され、前記第１の入力信号又は前記第２の入力信号に応じてオン・オフするスイッチング素子とを備え、前記第１の入力信号がオフ信号の場合に、前記第１の駆動回路は前記低圧端子の電圧を前記第１のパワー素子の前記制御端子に供給して前記第１のパワー素子はオフし、前記第１の入力信号がオフ信号又は前記第２の入力信号がオン信号の場合に、前記スイッチング素子はオンすることを特徴とする。
【発明の効果】
【０００９】
本発明により、簡単な回路構成により誤動作を防止できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係る半導体装置を示す回路図である。
【図２】図１の半導体装置の動作を示すタイミングチャートである。
【図３】本発明の実施の形態２に係る半導体装置を示す回路図である。
【図４】図３の半導体装置の動作を示すタイミングチャートである。
【図５】本発明の実施の形態３に係る半導体装置を示す回路図である。
【図６】図５の半導体装置の動作を示すタイミングチャートである。
【図７】本発明の実施の形態４に係る半導体装置を示す回路図である。
【図８】本発明の実施の形態５に係る半導体装置を示す回路図である。
【図９】本発明の実施の形態６に係る半導体装置を示す回路図である。
【図１０】本発明の実施の形態７に係る半導体装置を示す回路図である。
【図１１】本発明の実施の形態８に係る半導体装置を示す回路図である。
【図１２】従来の半導体装置を示す回路図である。
【発明を実施するための形態】
【００１１】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１２】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す回路図である。電源電位と接地電位の間にパワー素子Ｑ１とパワー素子Ｑ２がトーテムポール接続されている。駆動回路１が入力信号ＩＮに応じてパワー素子Ｑ２を駆動し、駆動回路２が入力信号／ＩＮに応じてパワー素子Ｑ１を駆動する。
【００１３】
駆動回路１は、電源に接続された高圧端子と、接地された低圧端子とを有する。インバータＩＮＶが入力信号ＩＮを反転して出力し、その出力信号を駆動回路１が反転増幅してパワー素子Ｑ２のゲートに供給する。
【００１４】
抵抗Ｒ１の一端がパワー素子Ｑ２のエミッタに接続され、抵抗Ｒ１の他端が駆動回路１の低圧端子に接続されている。スイッチング素子Ｑ３が駆動回路１の高圧端子と抵抗Ｒ１の一端との間に接続されている。このスイッチング素子Ｑ３のゲートにはインバータＩＮＶの出力信号が供給され、スイッチング素子Ｑ３は入力信号ＩＮに応じてオン・オフする。
【００１５】
図２は、図１の半導体装置の動作を示すタイミングチャートである。このタイミングチャートを参照して図１の半導体装置の動作を説明する。入力信号／ＩＮは入力信号ＩＮを反転したものであるが、両者の間にはデッドタイムが存在する。
【００１６】
入力信号ＩＮがオフ信号の場合に、駆動回路１は低圧端子の電圧ＶＧＮＤをパワー素子Ｑ２のゲートに供給してパワー素子Ｑ２はオフする。この場合に入力信号／ＩＮはオン信号となるため、駆動回路２は高電圧をパワー素子Ｑ１のゲートに供給してパワー素子Ｑ１はオンする。
【００１７】
一方、入力信号ＩＮがオン信号の場合に、駆動回路１は高圧端子の電圧をパワー素子Ｑ２のゲートに供給してパワー素子Ｑ２はオンする。この場合に入力信号／ＩＮはオフ信号となるため、駆動回路２は低電圧をパワー素子Ｑ１のゲートに供給してパワー素子Ｑ１はオフする。
【００１８】
入力信号ＩＮがオフ信号の場合に、スイッチング素子Ｑ３はオンし、抵抗Ｒ１に電流が流れる。これにより、駆動回路１の低圧端子の電圧ＶＧＮＤが、パワー素子Ｑ２のエミッタ電圧ＶＥよりも抵抗Ｒ１の電圧降下分だけ低くなる。従って、パワー素子Ｑ２のオフ時のゲート電圧ＶＧがエミッタ電圧ＶＥに対して負電圧になるため、ゲート浮きが発生してもパワー素子Ｑ２のゲート電圧が閾値電圧まで上昇し難くなる。よって、負電圧用電源を必要としない簡単な回路構成により誤動作を防止できる。
【００１９】
実施の形態２．
図３は、本発明の実施の形態２に係る半導体装置を示す回路図である。ワンショット回路３は、入力信号ＩＮのターンオフ時にスイッチング素子Ｑ３のゲートにパルス信号を供給する。
【００２０】
図４は、図３の半導体装置の動作を示すタイミングチャートである。ワンショット回路３からのパルス信号により、スイッチング素子Ｑ３は、パワー素子Ｑ１のターンオンが完了するまでの所定期間だけオンする。従って、実施の形態１に比べてスイッチング素子Ｑ３のオン期間が短くなるため、電源の消費電力を削減することができる。
【００２１】
実施の形態３．
図５は、本発明の実施の形態３に係る半導体装置を示す回路図である。遅延回路４がインバータＩＮＶの出力信号を遅延させる。ＡＮＤ回路５のａ端子にパワー素子Ｑ２のゲートの電圧が入力され、ｂ端子に遅延回路４の出力電圧が入力される。スイッチング素子Ｑ３はＡＮＤ回路５の出力信号に応じてオン・オフする。
【００２２】
図６は、図５の半導体装置の動作を示すタイミングチャートである。ＡＮＤ回路５は、入力信号ＩＮがオフ信号であり、かつパワー素子Ｑ２のゲートの電圧が低圧端子の電圧ＶＧＮＤより高くなった場合（ゲート浮き期間）にだけ、スイッチング素子Ｑ３をオンさせる。これにより、スイッチング素子Ｑ３のオン期間が更に短くなるため、電源の消費電力を大幅に削減することができる。また、保護期間が広くなる。
【００２３】
また、パワー素子Ｑ２のターンオフ期間にはパワー素子Ｑ２のゲートの電圧が高電圧となる。そこで、パワー素子Ｑ２のターンオフ期間に保護動作を行わないように、遅延回路４を設けている。
【００２４】
実施の形態４．
図７は、本発明の実施の形態４に係る半導体装置を示す回路図である。実施の形態１とは異なり、スイッチング素子Ｑ３のゲートには入力信号／ＩＮが供給され、スイッチング素子Ｑ３は入力信号／ＩＮに応じてオン・オフする。入力信号／ＩＮがオン信号の場合にスイッチング素子Ｑ３はオンする。これにより、デッドタイムにスイッチング素子Ｑ３がオンしないため、実施の形態１に比べて電源の消費電力を削減することができる。その他、実施の形態１と同様の効果を得ることができる。
【００２５】
実施の形態５．
図８は、本発明の実施の形態５に係る半導体装置を示す回路図である。この半導体装置は、実施の形態４の半導体装置にワンショット回路３を追加したものである。ワンショット回路３は、入力信号／ＩＮのターンオン時にスイッチング素子Ｑ３のゲートにパルス信号を供給する。これにより、スイッチング素子Ｑ３はパワー素子Ｑ１のターンオンが完了するまでの所定期間だけオンする。さらに、スイッチング素子Ｑ３のオン期間は実施の形態２に比べて短くなる。この結果、電源の消費電力を大幅に削減することができる。
【００２６】
実施の形態６．
図９は、本発明の実施の形態６に係る半導体装置を示す回路図である。ＡＮＤ回路５のａ端子にパワー素子Ｑ２のゲートの電圧が入力され、ｂ端子に入力信号／ＩＮが入力される。ＡＮＤ回路５は、入力信号／ＩＮがオン信号であり、かつパワー素子Ｑ２のゲートの電圧ＶＧが低圧端子の電圧ＶＧＮＤより高くなった場合（ゲート浮き期間）にだけ、スイッチング素子Ｑ３をオンさせる。これにより、実施の形態３と同様の効果を得ることができる。
【００２７】
また、ＡＮＤ回路５のｂ端子に入力する入力信号／ＩＮは入力信号ＩＮのターンオフからデッドタイムだけ遅れてターンオンするため、実施の形態３の遅延回路４は不要となる。
【００２８】
実施の形態７．
図１０は、本発明の実施の形態７に係る半導体装置を示す回路図である。ダイオードＺ１が抵抗Ｒ１に並列に接続されている。その他の構成は実施の形態１と同様である。
【００２９】
実施の形態１ではパワー素子Ｑ２のゲートの放電電流が抵抗Ｒ１を流れるため、放電スピードが遅くなる。これに対して、本実施の形態では、パワー素子Ｑ２のゲートの放電電流がダイオードＺ１を流れるため、放電スピードが速くなる。なお、実施の形態２〜６の構成にダイオードＺ１を追加しても同様の効果を得ることができる。
【００３０】
実施の形態８．
図１１は、本発明の実施の形態８に係る半導体装置を示す回路図である。ツェナーダイオードＺ２が抵抗Ｒ１に並列に接続されている。その他の構成は実施の形態１と同様である。ツェナーダイオードＺ２が負電圧をクランプするため、過度な負電圧を防止することができる。なお、実施の形態２〜６の構成にツェナーダイオードＺ２を追加しても同様の効果を得ることができる。
【００３２】
なお、上記の実施の形態１〜５において、パワー素子Ｑ１，Ｑ２及びスイッチング素子Ｑ３はＩＧＢＴ（Insulated Gate Bipolar Transistor）であるが、これに限らずパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等のパワースイッチング素子でもよい。
【００３３】
また、パワー素子Ｑ１，Ｑ２及びスイッチング素子Ｑ３は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成されたパワー半導体素子は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された素子を用いることで、この素子を組み込んだ半導体モジュールも小型化できる。また、素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
【符号の説明】
【００３４】
１  駆動回路（第１の駆動回路）
２  駆動回路（第２の駆動回路）
５  ＡＮＤ回路（制御回路）
ＩＮ  入力信号（第１の入力信号）
／ＩＮ  入力信号（第２の入力信号）
Ｑ１  パワー素子（第２のパワー素子）
Ｑ２  パワー素子（第１のパワー素子）
Ｑ３  スイッチング素子
Ｒ１  抵抗
Ｚ１  ダイオード
Ｚ２  ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0005582123.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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