(57)【特許請求の範囲】
【請求項１】
第一の格子構造と第一の格子間隔とを持つ第一の結晶格子を持つ半導体材料を含む基板と、
一の上面と、幅分だけ離れかつ長さ分だけ延びる２つの側壁とを有する、前記基板の本体領域と、
前記本体領域の前記上面の少なくとも一部および前記本体領域の前記２つの側壁のそれぞれの少なくとも一部に隣接したゲート電極と、
前記本体領域内の、前記ゲート電極の下の複数のチャネル領域と、
前記本体領域の前記上面、および前記ゲート電極の両側にある前記本体領域の前記２つの側壁に形成されたソースリセスおよびドレインリセスと、
を含み、
前記ソースリセスおよび前記ドレインリセス内に前記第一の格子構造と同じ第二の格子構造と、前記第一の格子間隔と異なる第二の格子間隔とを持つ第二の結晶格子を持つ第二の材料を含み、
前記ソースリセスおよび前記ドレインリセスのそれぞれは、前記ゲート電極に隣接する複数のスペーサの下側を横方向に延びる、
半導体デバイス。
【請求項２】
第一の格子構造と第一の格子間隔とを持つ第一の結晶格子を持つ半導体材料を含む基板と、
一の上面と、幅分だけ離れかつ長さ分だけ延びる２つの側壁とを有する、前記基板の本体領域と、
前記本体領域の前記上面の少なくとも一部および前記本体領域の前記２つの側壁のそれぞれの少なくとも一部に隣接したゲート電極と、
前記本体領域内の、前記ゲート電極の下の複数のチャネル領域と、
前記本体領域の前記上面、および前記ゲート電極の両側にある前記本体領域の前記２つの側壁に形成されたソースリセスおよびドレインリセスと、
を含み、
前記ソースリセスおよび前記ドレインリセス内に前記第一の格子構造と同じ第二の格子構造と、前記第一の格子間隔と異なる第二の格子間隔とを持つ第二の結晶格子を持つ第二の材料を含み、
前記ソースリセスおよび前記ドレインリセスのそれぞれは、前記ゲート電極の下側を横方向に延びる、
半導体デバイス。
【請求項３】
前記ゲート電極の下の前記複数のチャネル領域は、前記基板内において前記本体領域の前記上面および前記２つの側壁に隣接し、かつ前記デバイスのソースおよび前記ドレイン間に位置する、請求項１または２に記載の半導体デバイス。
【請求項４】
前記基板は絶縁膜上半導体（ＳＯＩ）基板ではない、請求項１から３のいずれか１項に記載の半導体デバイス。
【請求項５】
前記本体領域の前記長さが前面浅溝分離領域と背面浅溝分離領域との間である、前記前面浅溝分離領域および前記背面浅溝分離領域と、
前記基板内の、前記本体領域の前記側壁の両側にある複数の側面浅溝分離領域と、をさらに含み、
前記前面浅溝分離領域、前記背面浅溝分離領域、および前記複数の側面浅溝分離領域は一つの深さを持つ、請求項１から４のいずれか１項に記載の半導体デバイス。
【請求項６】
前記ゲート電極下の前記本体領域は、前記複数の側面浅溝分離領域の上面から前記本体領域の前記上面までの高さを有する、請求項５に記載の半導体デバイス。
【請求項７】
前記本体領域の前記高さは、前記本体領域の前記幅の少なくとも二倍である、請求項６に記載の半導体デバイス。
【請求項８】
前記前面浅溝分離領域、前記背面浅溝分離領域、および前記複数の側面浅溝分離領域の前記深さは、前記本体領域の前記高さの少なくとも二倍である、請求項６に記載の半導体デバイス。
【請求項９】
前記本体領域の前記高さは、前記本体領域の前記幅の少なくとも二倍である、請求項８に記載の半導体デバイス。
【請求項１０】
前記デバイスのソースおよびドレインは前記第二の材料を含み、前記第二の材料は、前記ソースおよび前記ドレインにおいて、前記本体領域の前記上面を越えて垂直に延び、前記本体領域の前記２つの側壁上に水平に延びる、請求項１から９のいずれか１項に記載の半導体デバイス。
【請求項１１】
前記第二の格子間隔は前記第一の格子間隔より大きい、請求項１から１０のいずれか１項に記載の半導体デバイス。
【請求項１２】
第一の格子構造と第一の格子間隔とを持つ第一の格子を持つ半導体材料を含むバルク基板と、
前記基板内の、所定の深さを持つ前面浅溝分離領域、背面浅溝分離領域、および側面浅溝分離領域と、
前記基板の本体領域であって、前記本体領域の少なくとも一部が前記前面浅溝分離領域、前記背面浅溝分離領域、および前記側面浅溝分離領域を超える高さを持ち、且つ前記本体領域は前記前面浅溝分離領域と前記背面浅溝分離領域との間の長さを持ち、前記側面浅溝分離領域間の幅を持つ、本体領域と、
前記本体領域の、一の上面に少なくとも隣接し、かつ２つの側壁のそれぞれの少なくとも一部に隣接するゲート電極と、
前記本体領域内の、前記ゲート電極の下の複数のチャネル領域と、
前記本体領域の前記上面および前記２つの側壁のそれぞれに設けられる複数のリセスを含む、前記ゲート電極の両側にあるソースリセスおよびドレインリセスと、
前記第一の格子構造と略同じ第二の格子構造と、前記第一の格子間隔と異なる第二の格子間隔とを持つ第二の格子を持つ、前記ソースリセスおよび前記ドレインリセス内の第二の材料と、を含み、
前記ソースリセスおよび前記ドレインリセスのそれぞれは、前記ゲート電極に隣接する複数のスペーサの下側を横方向に延びる、半導体デバイス。
【請求項１３】
第一の格子構造と第一の格子間隔とを持つ第一の格子を持つ半導体材料を含むバルク基板と、
前記基板内の、所定の深さを持つ前面浅溝分離領域、背面浅溝分離領域、および側面浅溝分離領域と、
前記基板の本体領域であって、前記本体領域の少なくとも一部が前記前面浅溝分離領域、前記背面浅溝分離領域、および前記側面浅溝分離領域を超える高さを持ち、且つ前記本体領域は前記前面浅溝分離領域と前記背面浅溝分離領域との間の長さを持ち、前記側面浅溝分離領域間の幅を持つ、本体領域と、
前記本体領域の、一の上面に少なくとも隣接し、かつ２つの側壁のそれぞれの少なくとも一部に隣接するゲート電極と、
前記本体領域内の、前記ゲート電極の下の複数のチャネル領域と、
前記本体領域の前記上面および前記２つの側壁のそれぞれに設けられる複数のリセスを含む、前記ゲート電極の両側にあるソースリセスおよびドレインリセスと、
前記第一の格子構造と略同じ第二の格子構造と、前記第一の格子間隔と異なる第二の格子間隔とを持つ第二の格子を持つ、前記ソースリセスおよび前記ドレインリセス内の第二の材料と、を含み、
前記ソースリセスおよび前記ドレインリセスのそれぞれは、前記ゲート電極の下側を横方向に延びる、半導体デバイス。
【請求項１４】
前記幅は２０ナノメートルから４０ナノメートルの間であり、前記高さは前記幅の１．８倍から前記幅の２．２倍の間である、請求項１２または１３に記載の半導体デバイス。
【請求項１５】
前記高さは４００オングストロームから６００オングストロームの間であり、前記深さは９００オングストロームから１１００オングストロームの間である、請求項１４に記載の半導体デバイス。
【請求項１６】
前記第二の材料は、前記デバイスのソースおよびドレインにおいて前記本体領域の前記上面および前記側壁を超えて延びる、請求項１２から１５のいずれか１項に記載の半導体デバイス。
【請求項１７】
一の上面および２つの側壁を持つフィンであって、当該２つの側壁間の幅を持つフィンを形成すべく、第一の格子構造と第一の格子間隔とを持つ第一の格子を持つ半導体材料を含む基板の複数の箇所を除去することと、
前記フィンの前記上面の少なくとも一部および前記２つの側壁の少なくとも一部に隣接するゲート電極を、前記ゲート電極の下に前記上面および前記２つの側壁に隣接する複数のチャネル領域が存在するように形成することと、
前記フィンの、前記ゲート電極の両側の複数の箇所を除去して、前記フィンの前記上面および前記２つの側壁内へ延びるソースリセスおよびドレインリセスを生じることと、
前記ソースリセスおよび前記ドレインリセスの前記第一の格子構造と略同じ第二の格子構造と、前記第一の格子間隔と異なる第二の格子間隔を持つ第二の格子を持つ第二の材料を形成することと、を含み、
前記ソースリセスおよび前記ドレインリセスのそれぞれは、前記ゲート電極に隣接する複数のスペーサの下側を横方向に延びる、半導体デイバスの製造方法。
【請求項１８】
一の上面および２つの側壁を持つフィンであって、当該２つの側壁間の幅を持つフィンを形成すべく、第一の格子構造と第一の格子間隔とを持つ第一の格子を持つ半導体材料を含む基板の複数の箇所を除去することと、
前記フィンの前記上面の少なくとも一部および前記２つの側壁の少なくとも一部に隣接するゲート電極を、前記ゲート電極の下に前記上面および前記２つの側壁に隣接する複数のチャネル領域が存在するように形成することと、
前記フィンの、前記ゲート電極の両側の複数の箇所を除去して、前記フィンの前記上面および前記２つの側壁内へ延びるソースリセスおよびドレインリセスを生じることと、
前記ソースリセスおよび前記ドレインリセスの前記第一の格子構造と略同じ第二の格子構造と、前記第一の格子間隔と異なる第二の格子間隔を持つ第二の格子を持つ第二の材料を形成することと、を含み、
前記ソースリセスおよび前記ドレインリセスのそれぞれは、前記ゲート電極の下側を横方向に延びる、半導体デイバスの製造方法。
【請求項１９】
前記基板はＳＯＩ基板ではない、請求項１７または１８に記載の半導体デイバスの製造方法。
【請求項２０】
前記フィンの前記２つの側壁の両側であって前記基板内に、側面浅溝分離領域を形成することをさらに含み、前記フィンは前記側面浅溝分離領域の上面から前記フィンの前記上面までの高さを持ち、前記浅溝分離領域は深さを持つ、請求項１７から１９のいずれか１項に記載の半導体デイバスの製造方法。
【請求項２１】
前記浅溝分離領域の前記深さは、前記フィンの前記高さの少なくとも二倍である、請求項２０に記載の半導体デイバスの製造方法。
【請求項２２】
前記フィンの前記高さは、前記フィンの前記幅の少なくとも二倍である、請求項２１に記載の半導体デイバスの製造方法。
【請求項２３】
前記ソースリセスおよび前記ドレインリセスは、前記前面浅溝分離領域および前記背面浅溝分離領域のそれぞれの上面よりも下側に、底部を有する、請求項５から９のいずれか１項に記載の半導体デバイス。
【請求項２４】
前記本体領域の一部分のみが前記複数の側面浅溝分離領域よりも上側に位置し、かつ前記本体領域の前記一部分が、前記本体領域の前記上面及び前記２つの側面に応力材料を有する、請求項５から９のいずれか１項に記載の半導体デバイス。
【請求項２５】
前記ソースリセスおよび前記ドレインリセスのそれぞれは、前記前面浅溝分離領域および前記背面浅溝分離領域のそれぞれの上面よりも下側に、底部を有する、請求項１２から１６のいずれか１項に記載の半導体デバイス。
【請求項２６】
前記本体領域の一部分のみが前記側面浅溝分離領域よりも上側に位置し、かつ前記本体領域の前記一部分が、前記本体領域の前記上面及び前記２つの側面に応力材料を有する、請求項１２から１６のいずれか１項に記載の半導体デバイス。
【発明の詳細な説明】
【背景技術】
【０００１】
基板上の回路デバイス（例えば、半導体基板上の集積回路（ＩＣ）トランジスタ、抵抗器、コンデンサなど）の性能が向上したことは、典型的にこれらデバイスの設計、製造、動作において考慮される主たる要素である。例えば、相補型金属酸化膜半導体（ＣＭＯＳ）で利用されるようなものなどの金属酸化物半導体（ＭＯＳ）トランジスタ半導体デバイスの設計、製造、あるいは形成においては、Ｎ−型ＭＯＳデバイス（ＮＭＯＳ）チャネル中の負電荷の電子の移動度が増し、Ｐ−型ＭＯＳデバイス（ＰＭＯＳ）チャネル中の正電荷の正孔の運動が増すことがしばしば望ましい。
【図面の簡単な説明】
【０００２】
【図１ａ−１ｅ】図１ａ−１ｅは、本発明の一実施形態の半導体デバイスを示す断面側面図である。
【０００３】
【図２】デバイスを形成しうる基板を示す断面側面図である。
【０００４】
【図３】ＳＴＩ領域が形成された後の基板を示す断面側面図である。
【０００５】
【図４】ＳＴＩ領域の幾らかの部分が除去されてフィンが形成された後のデバイスを示す断面側面図である。
【０００６】
【図５】形成後のフィンを示す斜視図である。
【０００７】
【図６】ＳＴＩ領域本体表面に形成されるゲート誘電体材料層を示す断面側面図である。
【０００８】
【図７】ゲート誘電体材料層上に堆積されるゲート電極を形成する材料層を示す断面側面図である。
【０００９】
【図８】ゲート電極材料上に形成されたハードマスク層を示す断面側面図である。
【００１０】
【図９】ハードマスクをパターニングして、ゲート電極材料およびゲート誘電体材料の領域を除去した後のデバイスを示す斜視図である。
【００１１】
【図１０】スペーサ形成後のデバイスを示す断面側面図である。
【００１２】
【図１１】本体にリセス形成後のデバイスを示す断面側面図である。
【００１３】
【図１２】リセス内にソースおよびドレイン材料が形成された後のデバイスの断面側面図である。
【００１４】
【図１３】本発明の一実施形態によるシステムを示すブロック図である。
【発明を実施するための最良の形態】
【００１５】
様々な実施形態において、リセス内に応力材料を含んだ半導体デバイス及びその製造方法を記載する。以下の記載において、様々な実施形態を記載する。しかし当業者であればこの様々な実施形態が一以上の特定の詳細なしに実施されうること、あるいは他の置き換えおよび／または追加的方法、材料、あるいは部材とともに実施されうることを理解するであろう。他の場合においては、本発明の様々な実施形態の色々な局面を曖昧にしない目的から、公知の構造、材料、あるいは動作が示されておらず、あるいは詳細には記載されていない。同様に、説明の目的上、特定の数、材料、および構成を述べて、本発明の完全な理解を提供するようにしている。しかし本発明は特定の詳細なしにも実施可能である。さらに図面に示した様々な実施形態は例示的表現であって、必ずしも原寸に比例していない。
【００１６】
本明細書の随所に利用される「一実施形態」あるいは「実施形態」という言及は、該実施形態との関連で記載される特定のフィーチャ、構造、材料、あるいは特徴が本発明の少なくとも一実施形態に含まれることを示すが、それらが全ての実施形態に存在することを意味しない。故に、「一実施形態において（"in one embodiment" "in an embodiment"）」というフレーズは本明細書の随所に出てくるが、これらは必ずしも発明の同じ実施形態のことを言っているわけではない。さらに、特定のフィーチャ、構造、材料、あるいは特徴は一以上の実施形態において適切な方法で組み合わせることができる。様々な追加的層および／または構造が含まれてよく、および／または記載されるフィーチャは他の実施形態では省かれてもよい。
【００１７】
最大限本発明の理解の助けとなるよう、様々な動作を多数の別個の動作として記載する。しかし、記載に順序があるからといって、これら動作が必ずしも順序に依存していることを示唆しているとみなされるべきではない。特に、これら動作は提示される順序で行われる必要はない。記載された動作は記載された実施形態とは異なる順序で行われてもよい。様々な追加的動作を行うことができ、および／または記載された動作はさらなる実施形態では省かれてもよい。
【００１８】
応力を加えられたチャネルを持つ非平面マルチゲート（トライゲートなど）のトランジスタおよびその製造方法を開示する。トランジスタは半導体本体のリセス内に応力材料を含み、チャネル領域に応力を与えてキャリア移動度を向上させてよい。さらにキャリア移動度が高まるとトランジスタドライブ電流が増加する。本発明の一実施形態においては、チャネル領域に隣接する半導体本体の全ての側面のリセス内に応力材料が形成されてよい。これによりチャネルの全ての側面に応力がかかることになり、広域において応力がかけられデバイス性能が向上する。半導体本体は、絶縁膜上半導体（ＳＯＩ）基板ではない半導体基板から形成されてもよい。
【００１９】
図１ａは本発明の一実施形態の半導体デバイス１００を示す断面側面図である。図１ａの断面側面図はＺ−Ｙ平面が画定する平面で切断されている。他の図面はＺ―Ｙ平面に垂直なＺ−Ｘ平面における断面側面図であってよい。またその他の図面はＸ、Ｙ、Ｚ全ての三次元を示す斜視図であってよい。ここでは、デバイス１００の「長さ」はＹ方向で測定され、「幅」はＸ方向で測定され、「高さ」はＺ方向で測定される。
【００２０】
幾らかの実施形態においてデバイス１００は、基板１０２上に形成されるマルチゲートトランジスタであってよい。ここに示す実施形態において、デバイス１００はトライゲートトランジスタとして示されるが、他の実施形態においては、デバイス１００は他の種類のトランジスタあるいは他のデバイスであってもよい。基板１０２は、半導体デバイスを構築しうる基礎としての役目を果たす任意の材料を含んでよい。基板１０２は、シリコンを含む基板１０２であってよい。一実施形態においては、シリコン基板１０２は単結晶シリコン、ガリウム砒化物、あるいは別の適切な材料などの半導体材料を含んでよい。幾らかの実施形態においては、基板１０２はバルク半導体基板１０２であってＳＯＩ基板ではなくてよい。つまり基板１０２は、ＳＯＩ基板には存在する埋め込み酸化層を含まなくてよい。一実施形態においては、基板１０２は格子構造および格子間隔を持つ結晶格子を持つ半導体材料を含んでよい。
【００２１】
デバイス１００は本体１１８（幾らかの実施形態においては「フィン」と称されることもある）を含んでよい。本体１１８は、図１の実施形態に示されるように、基板１０２の領域であってよい。他の実施形態においては、本体１１８は基板１０２とは異なる層であってよい。一実施形態においては、本体１１８は上面と複数の側壁とを持ち、デバイス１００の幾らかの他の部分上に突出してフィンの形をしていてよい。一実施形態においては、本体１１８は格子構造および格子間隔を持つ結晶格子を持つ半導体材料を含んでよい。本体１１８は単に基板１０２の一領域であってよいので、本体１１８は本体１０２と同じ格子構造および格子間隔を持つ同じ結晶構造を持ってよい。本体１１８はフィンの形をしていてよく、長さ１５０を持ってよい。
【００２２】
本体１０８上にはゲート誘電体層１０４があってよい。ゲート誘電体層１０４は任意の適切な種類の誘電体材料を含んでよい。本発明の一実施形態においては、ゲート誘電体層１０４は、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＸＮｙ）あるいは窒化ケイ素（Ｓｉ３Ｎ４）誘電体層１０４であってよい。本発明の別の実施形態においては、ゲート誘電体層１０４は、金属酸化誘電体などの高Ｋゲート誘電体層（high-K gate dielectric layer）であってよく、これらに限られないが五酸化タンタル（Ｔａ２Ｏ５）ＨｆＯ２、ＺｒＯ２、および酸化チタン（ＴｉＯ２）などの材料を含んでよい。
【００２３】
ゲート電極１０６およびゲート誘電体層１０４があってよい。ゲート電極１０６は任意の適切なゲート電極材料で形成されてよい。一実施形態においては、ゲート電極１０６はポリシリコンを含んでよく、ドープされてよい。ゲート電極１０６は他の実施形態においては金属ゲート電極であってよく、タングステン、タンタル、チタニウム、あるいはそれらの窒化物などの材料、合金あるいは別の材料を含んでよい。ゲート電極１０６の下には、本体１１８のチャネル領域１１４があってよい。
【００２４】
ゲート電極１０６上にはハードマスク層１０８があってよい。ハードマスク層１０８は、ゲート電極１０８のパターニングに適した任意の材料を含んでよい。
【００２５】
スペーサ１１０が、ゲート誘電体層１０４、ゲート電極１０６、およびハードマスク層１０８に隣接していてよい。スペーサ１１０は、窒化ケイ素、窒化アルミニウム、あるいは別の材料などの任意の適切な材料を含んでよい。幾らかの実施形態においては、スペーサ１１０の上面はハードマスク層１０８の上面ほど高くなくてよい。
【００２６】
本体１１８のゲート電極１０６の両側面のリセスには、ソースおよびドレイン材料１１２があってよい。ソースおよびドレイン材料１１２は、本体１１８の格子構造と略同じ格子構造を持ってよく、本体の格子間隔とは異なる格子間隔を持ってよい。ソースおよびドレイン材料１１２はこうしてチャネル領域１１４内にストレインを生じ、デバイス１００の性能を向上させてよい。例えば、ソースおよびドレイン材料１１２は本体１１８の材料より大きい格子間隔を持ってよく、これによりチャネル領域１１４には圧縮応力が生じる。この圧縮応力はＰ−型ＭＯＳデバイス（ＰＭＯＳ）チャネルの正電荷の正孔の運動を増加させることで性能を向上させてよい。別の実施形態においては、ソースおよびドレイン材料１１２は本体１１８の材料よりも格子間隔が小さくてよく、こうするとチャネル領域１１４に引張応力を生じる。この引張応力は、Ｎ−型ＭＯＳデバイス（ＮＭＯＳ）チャネルの負電荷の電子の運動を増加させることで性能を向上させてよい。ソースおよびドレイン材料１１２は、シリコンゲルマニウム（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、ニッケルシリサイド（ＮｉＳｉ）、チタニウムシリサイド（ＴｉＳｉ２）、コバルトシリサイド（ＣｏＳｉ２）、あるいはチャネル領域１１４に応力を加える他の適切な材料を含んでよい。デバイス１００がソース１３０およびドレイン１３２を含む実施形態においては、ソースおよびドレイン材料１１２はソース１３０およびドレイン１３２の全てあるいは一部を含んでよい。
【００２７】
またデバイス１００を同一の基板１０２上の他のデバイスから隔離する、正面および背面浅溝分離（ＳＴＩ）領域１１６があってもよい。ＳＴＩ領域１１６は任意の適切な材料を含んでよい。
【００２８】
図１ｂは本発明の一実施形態の半導体デバイス１００を図示する図１ａの線Ａ−Ａにおける断面側面図である。図１ｂの断面側面図は、図１ａのＺ−Ｙ平面に垂直なＺ−Ｘ平面で画定される平面における断面側面図である。図１ｂはデバイス１００のマルチゲート側面をより明確に示す。
【００２９】
デバイス１００は、デバイス１００を同じ基板１０２上の他のデバイスからデバイス１００を隔離する側面ＳＴＩ領域１１７を含んでよい。ＳＴＩ領域１１７は任意の適切な材料を含んでよい。
【００３０】
デバイス１００の三次元マルチゲート特性が図１ｂからより明確に分かる。誘電体層１０４は本体１１８の上面１２２および側壁１２０に隣接してよい。同様に、ゲート電極１０６は図１ｂに示す実施形態の本体１１８の三つの側面全てに隣接してよい。これにより、単なる単一チャネル領域１１４ではなくて、上面および側面において三つのチャネル領域１１４が生じる。本体１１８の側壁１２０のチャネル領域１１４を含むチャネル領域１１４は、ここでゲート電極１０６の「下」にあるとして言及される。ゲート電極１０６が本体１１８の側壁１２０にあるチャネル領域１１４に水平方向に隣接する際にも、依然ゲート電極１０６の「下」にあるとみなされ、そのように記載および請求される。本体１１８の三側面にゲート電極１０６を持つこのようなデバイス１００は、三つのチャネル領域１１４を生じ、トライゲートデバイス１００と称されてよい。図１ｂに示すように、ゲート電極１０６はさらに本体１１８に合致してＳＴＩ領域１１７に隣接してよく、ハードマスク層１０８はゲート電極１０６に合致してよい。
【００３１】
本体１１８は、ゲート電極１０６の中央部の下に、ＳＴＩ領域１１７の上面から本体１１８の上面までを測定した高さ１５２を持ってよい。また本体１１８は本体１１８の非リセス部で測定した幅１５６を持ってよい（線Ａ−Ａが通る本体１１８の部分で測ったときのもの、線Ｂ−ＢあるいはＣ−Ｃを通る本体１１８の部分の上面においては、本体１１８がへこんでいるので、これら箇所においてではない）。ゲート電極１０６は本体１１８の上面からゲート電極１０６の上面までを測定された高さ１５４を持ってよい。ＳＴＩ領域１１７は、ＳＴＩ領域１１７の上面からそのより低い境界までを測定された深さ１５８を持ってよい。ＳＴＩ領域１１６の深さはＳＴＩ領域１１７の深さ１５８と略同じであってよい。
【００３２】
一実施形態においては、ＳＴＩ領域の深さ１５８は本体１１８の高さ１５２の約二倍であってよい。別の実施形態においては、ＳＴＩ領域の深さ１５８は本体１１８の高さ１５２の約二倍以上であってよい。別の実施形態においては、ＳＴＩ領域の深さ１５８は、本体１１８の高さ１５２の約１．８倍から本体１１８の高さ１５２の約２．２倍であってよい。
【００３３】
一実施形態においては、ゲート電極１０６の高さ１５４は、本体１１８の高さ１５２の約二倍であってよい。一実施形態においては、ゲート電極１０６の高さ１５４は、本体１１８の高さ１５２の約二倍より高くてよい。一実施形態においては、ゲート電極１０６の高さ１５４は本体１１８の高さ１５２の約２／３より高くてよい。また別の実施形態においては、ゲート電極１０６の高さ１５４は、本体１１８の高さ１５２の約１．８倍から本体１１８の高さ１５２の約２．２倍の間であってよい。また別の実施形態においては、ゲート電極１０６の高さ１５４は、本体１１８の高さ１５２の約１．５倍から本体１１８の高さ１５２の約２倍の間であってよい。また別の実施形態においては、ゲート電極１０６の高さ１５４は本体１１８の高さ１５２の約１．５倍から本体１１８の高さ１５２に略等しい間であってよい。他の実施形態においては、電極１０６の高さ１５４はこれより小さくても大きくてもよい。
【００３４】
本体１１８の高さ１５２は一実施形態においては本体１１８の幅１５６の約二倍であってよい。別の実施形態においては、本体１１８の高さ１５２は本体１１８の幅１５６の約二倍より大きくてよい。別の実施形態においては、本体１１８の高さ１５２は本体１１８の幅１５６の約１．８倍から本体１１８の幅１５６の約２．２倍であってよい。本体１１８の高さ１５２の他の寸法および本体１１８の幅１５６が他の実施形態で利用されてもよい。幾らかの実施形態においては、本体１１８の幅１５６を、チャネル領域１１４が動作中に略完全に枯渇するように選択してもよい。故に、幾らかの実施形態においては、基板１０２が高ドープされている場合、幅１５６は、略完全な枯渇を生じるよう、より小さくてよい。
【００３５】
一実施形態においては、本体１１８は、約２０ナノメートルの幅１５６と約４０ナノメートルの高さ１５２とを持ってよく、ゲート電極１０６の高さ１５４は少なくとも４０ナノメートルであり、ＳＴＩ領域１１６、１１７の深さ１５８は少なくとも４０ナノメートルであってよい。一実施形態においては、ＳＴＩ領域１１６、１１７の深さ１５８は本体１１８の高さ１５２の約二倍から本体１１８の高さ１５２の約三倍の間であってよいが、他の実施形態においてＳＴＩ領域１１６、１１７は異なる深さを持ってよい。別の実施形態においては、ゲート電極１０６の高さ１５４は約３０ナノメートル、本体１１８幅１５６は約２０ナノメートルから約４０ナノメートルの間であってよい。幾らかの実施形態においては、本体１１８高さ１５２は約２０ナノメートルから約１００ナノメートルの間であってよい。幾らかの実施形態においては、本体１１８幅１５６は約１０ナノメートルから約５０ナノメートルの間であってよい。また別の実施形態においては、デバイス１００の構造は異なる寸法を持ってよい。
【００３６】
図１ｃは、本発明の一実施形態の半導体デバイス１００を示す図１ａの線Ｂ−Ｂの断面側面図である。図１ｃから分かるように、フィン１１８は三側面全てでリセス、エッチングされており（上面および二側壁）、エッチングはスペーサ１１０の下でアンダーカットされている。ソースおよびドレイン材料１１２はフィン１１８の三側面全てに存在して、これによりフィン１１８の三側面全てに対して応力をかけてよい。図１ｃにおいては、ハードマスク１０８がスペーサ１１０の後ろに見えるが、線Ｂ−Ｂの断面はハードマスク１０８を通らない。
【００３７】
図１ｄは、本発明の一実施形態の半導体デバイス１００を示す図１ａの線Ｃ−Ｃにおける断面側面図である。図１ｄから分かるように、図１ｃと比べると、フィン１１８のより多くの部分がスペーサ１１０からさらにエッチングにより除去されており、スペーサ１１０の下をエッチングされた、より少ないフィン１１８を示す。点線１２４は、エッチングされて本体１１８のリセスを形成する前の、フィン１１８の元の境界を示す。図１ｄに示す実施形態においては、ソースおよびドレイン材料１１２がフィン１１８のリセスに形成され、さらにフィン１１８の前の境界１２４を越えて広がる。さらに、一実施形態においては、フィン１１８の全ての三側面のリセスおよび全ての三側面のソースおよびドレイン材料１１２上にリセスがあってよく、これにより三チャネル領域１１４全てに応力がかけられてよい。（図１ｄにおいては、ハードマスク１０８およびスペーサ１１０がソースおよびドレイン材料１１２の背後に見えるが、線Ｃ−Ｃの断面はハードマスク１０８もスペーサ１１０も横切らない）。ゲート電極１０６の高さ１５４が本体１１８の高さ１５２より低い幾らかの実施形態においては、ゲート電極１０６をソース領域１３０およびドレイン領域１３２から隔てるスペーサ１１０を形成することで、フィン１１８の側面のリセスが制限される。このような実施形態においては、ソースおよびドレイン材料１１２の殆どが本体１１８の上部にあってよい。
【００３８】
図１ｅは、本発明の別の実施形態の半導体デバイス１００を示す図１ａの線Ｃ−Ｃにおける断面側面図である。図１ｅの実施形態においては、図１ｄの実施形態よりも多くのフィン１１８の部分がエッチングで除去され、より深いリセスが生じている。本実施形態においては、ソースおよびドレイン材料１１２がリセス内で成長しているが、フィン１１８の元の境界を越えてはいない。（他の実施形態においては、ソースおよびドレイン材料１１２は図１ｅに示す限界を超えてもよい。）三側面１１８全てのソースおよびドレイン材料１１２は三チャネル領域１１４全てに応力をかけてもよい。（図１ｅにおいては、ソースおよびドレイン材料１１２の背後のハードマスク１０８およびスペーサ１１０が省かれている）。
【００３９】
図２から図１２は、一実施形態による図１のデバイス１００の形成段階を示す。
【００４０】
図２は、一実施形態によるデバイス１００が形成されうる基板１０２の断面側面図を示す。基板１０２は、デバイス１００が形成されうる任意の適切な材料を含んでよい。一実施形態においては、基板１０２はバルク単結晶シリコン材料（ＳＯＩ基板ではないので、埋め込み酸化層を持たない）。このような実施形態においては、埋め込み酸化層が位置する深さにより制限されるのではなく、ソースおよびドレイン材料１１２のリセスは望ましい程度に深く形成される。これにより、チャネル領域１１４にはより深いリセス、およびより大きな応力が加えられ得、性能を向上させうる。他の実施形態においては、ガリウム砒化物あるいは他の材料などの他の半導体材料を利用してよい。
【００４１】
図３はＳＴＩ領域１１６、１１７が形成された後の基板１０２を示す断面側面図である。一実施形態においては、基板１０２の幾らかの部分が保護されてよく、保護されない部分は除去されて溝を形成してよく、ＳＴＩの利用目的に適した材料を溝内に堆積してよい。幾らかの実施形態においては、前面および背面のＳＴＩ領域１１６および側面ＳＴＩ領域１１７が同時に形成されてよい。前面および背面のＳＴＩ領域１１６が形成される溝間の距離により、フィン１１８の長さ１５０が画定されてよく、側面ＳＴＩ領域１１７が形成される溝間の距離により、フィン１１８の幅１５６が画定されてよい。ＳＴＩ領域１１６、１１７の深さは、本体１１８の望ましい高さ１５２および望ましいＳＴＩの深さ１５８に基づき選択されてよい。
【００４２】
図４は、一実施形態による、ＳＴＩ領域１１６、１１７の幾らかの部分が除去されてフィン１１８を形成した後のデバイス１００を示す断面側面図である。一実施形態においては、ＳＴＩ領域１１６、１１７の幾らかの部分は、フッ化水素酸で除去されてよい。他の実施形態においては、ＲＩＥドライエッチングなどの他の方法を利用してよい。幾らかの実施形態においては、除去される元のＳＴＩ領域１１６、１１７の量によって本体１１８の高さ１５２が決定されてよい。故に、除去される元々存在するＳＴＩ領域１１６、１１７は、本体１１８の望ましい高さ１５２を基に決定されてよい。残りのＳＴＩ領域１１６、１１７の量により、ＳＴＩ領域１１６、１１７の深さ１５８が決定される。故に、ＳＴＩ領域１１６、１１７の一部を除去した後、残りの基板１０２およびＳＴＩ領域１１６、１１７の上に広がる本体あるいはフィン１１８が画定される。
【００４３】
図３に関して述べたように、図３に示すＳＴＩ領域１１６、１１７の元の深さは、本体１１８の望ましい高さ１５２および望ましいＳＴＩ領域１１６、１１７の深さ１５８に基づき選択されてよい。ＳＴＩ領域１１６、１１７の元の深さは、フィン１１８形成後の本体の高さ１５２およびＳＴＩ領域１１６、１１７の深さ１５８両方を含むので、ＳＴＩ領域１１６、１１７の元の深さは、本体１１８の組み合わせた高さ１５２およびＳＴＩ領域１１６、１１７の深さに少なくとも等しいよう選択される。一実施形態においては、ＳＴＩ領域１１６、１１７は、本体１１８の高さ１５２の約少なくとも二倍の深さ１５８を持ってよい。一実施形態においては、ＳＴＩ領域１１６、１１７の元の深さは、図３に示すように、約１５００オングストロームであってよい。フィン１１８の形成後、図４が示すように、フィン１１８は約５００オングストロームの高さ１５２を持ってよく、ＳＴＩ領域１１６、１１７は約１０００オングストロームの深さ１５８を持ってよい。別の実施形態においては、ＳＴＩ領域１１６、１１７の元の深さは、図３に示すように、約１０００オングストロームと約３０００オングストロームの間にあってよい。また別の実施形態においては、ＳＴＩ領域１１６、１１７の元の深さは異なっていてよい。フィン１１８の形成後に、図４に示すように、フィン１１８は元の深さの約１／３以下の高さ１５２を持ってよく、ＳＴＩ領域１１６、１１７は元の深さの約２／３以上の深さ１５８を持ってよい。他の実施形態においては、ＳＴＩ領域１１６、１１７の深さ１５８の比較で表されるフィン１１８の高さ１５２の大きさは異なっていてよい。
【００４４】
図５は、一実施形態による、ＳＴＩ領域１１６、１１７の幾らかの箇所を除去することで形成された後のフィン１１８を示す斜視図である。正面および背面ＳＴＩ領域１１６および側面ＳＴＩ領域１１７は、ＳＴＩ領域１１６、１１７上に突出するフィン１１８を囲んでよい。本体１１８はＳＴＩ領域１１６、１１７を通り、基板１０２の残りの方へ下に延びる。点線１２５は、基板１０２の他の領域に合致するよう延びる、ＳＴＩ領域１１６、１１７の上面より下の本体１１８の境界を示す。さらに図５に示されているのは、フィン１１８の長さ１５０、フィンの幅１５６、フィン１１８の高さ１５２、およびＳＴＩ領域１１６、１１７の幅１５８である。フィン１１８は上部においては、ＳＴＩ領域１１６、１１７と接する点においてよりも僅かに短く、僅かに幅が狭くてもよいが、図面は理想的な表現を示す。幾らかの実施形態において、このテーパ形状は実際的な限り避けられ、側壁は真っ直ぐに保たれている。
【００４５】
図６は、一実施形態による、本体１１８およびＳＴＩ領域１１６、１１７の表面に形成されるゲート誘電体１０４材料層を示す断面側面図である。ゲート誘電体層１０４の材料は任意の適切な種類の誘電体材料を含んでよい。
【００４６】
図７は、ゲート誘電体層１０４材料に堆積されるゲート電極１０６を形成する材料層を示す断面側面図である。幾らかの実施形態において、ゲート電極１０６を形成する材料層は、単一材料の単一層を持ってよい。他の実施形態においては、多数の異なる材料を利用してよく、多材料層があってよい。故に、幾らかの実施形態においては、ゲート電極１０６は、単一層として示されるが、異なる材料からなる多層を含んでもよく、ここでは単一材料層として称されていても実際には多層を含んでもよい。ゲート電極１０６は任意の適切なゲート電極材料により形成されてもよい。一実施形態においては、ゲート電極１０６は、ポリシリコンを含んでよく、これはドープされてもよい。別の実施形態のいては、ゲート電極１０６は金属層上にポリシリコン層を含んでよい。また別の実施形態においては、ゲート電極１０６は、異なる材料の層を含んでよく、二を超える数の層を含んでよい。ゲート電極１０６を形成する材料層は、一実施形態においては本体１１８の高さ１５２の少なくとも約二倍の厚みを持ってよいが、他の実施形態では異なる厚みであってよい。ゲート電極１０６を形成する材料層は適合的に（conformally）堆積されてよい。
【００４７】
図８は、本発明の一実施形態による、ゲート電極１０６材料上に形成されるハードマスク層１０８を示す断面側面図である。ハードマスク１０８は、除去されるのが望ましい領域を露出しながら、その場に残すのが望ましいゲート電極１０６材料およびゲート誘電体１０４材料の領域を保護するようにパターニングされてよい。ゲート電極１０６材料およびゲート誘電体１０４材料の露出領域は、任意の適切な方法により除去されてよい。
【００４８】
図９は、一実施形態による、ハードマスク１０８のパターニング、および除去が望ましいゲート電極１０６材料およびゲート誘電体１０４材料の領域の除去後のデバイス１００を示す。ゲート誘電体層１０４、ゲート電極１０６、およびハードマスク層１０８は、本体１１８の三側面（上面および両側壁）全てに隣接しているのが分かる。簡潔化目的から、ゲート誘電体層１０４、ゲート電極１０６、およびハードマスク層１０８は別個に示されてはいない。三側面全てにゲート電極を隣接させることで、効果的なデバイス１００のゲート幅を本体１１８の幅１５６プラス本体１１８の高さ１５２の二倍とすることができる。距離１６０はデバイス１００のゲート長である。一実施形態においては、距離１６０は約１０ナノメートルから約５０ナノメートルの間であってよい。他の実施形態においては、距離は、例えば２ミクロンまでなど、これより長くても短くてもよい。
【００４９】
図１０は、本発明の一実施形態による、スペーサ１１０の形成後のデバイス１００を示す断面側面図である。幾らかの実施形態においては、スペーサ１１０形成の前に先端ジャンクションの形成などの追加的な工程を行ってもよい。スペーサ１１０の形成は任意の適切な方法で行うことができる。一実施形態においては、スペーサ１１０材料層がデバイス１００上に堆積されてよい。この材料は、窒化ケイ素、二酸化ケイ素あるいは別の材料などの任意の適切な材料を含んでよい。その後、ゲート誘電体層１０４、ゲート電極１０６、およびハードマスク１０８に隣接するスペーサ１１０は残して、本体１１８がＳＴＩ領域１１６、１１７に接する場所に隣接するスペーサ１１０材料層の部分、およびその他の領域について実質的に除去するよう、スペーサ１１０材料層の部分を除去してよい。この結果、スペーサ１１０の上部はハードマスク１０８の上部より下になる。
【００５０】
図１１は、本発明の一実施形態による、本体１１８にリセス１２６が形成された後のデバイス１００を示す断面側面図である。リセス１２６はソースおよびドレインリセスと称されてよい。リセス１２６は、ウェットエッチングなど、任意の適切な方法により形成されてよい。リセス１２６は、幾らかの実施形態においては、ゲート誘電体１０４に隣接する本体１１８の上面下に、約５０オングストロームから約１０００オングストロームの間の深さ１６２を持つが、他の実施形態においては異なる深さ１６２が可能である。一実施形態においては、リセス１２６は側壁１１０およびおそらくゲート誘電体１０４の下に横方向に、５ナノメートルから約５０ナノメートルの距離１６４に亘り延びてよいが、他の実施形態において距離１６４は異なっていてよい。基板１０２が非ＳＯＩ基板である幾らかの実施形態においては、リセス１２６はＳＯＩ基板で可能な深さよりも深くしてもよい、というのもＳＯＩ基板においては埋め込み酸化層の深さは、リセス１２６の最大可能深さを表すからである。リセス１２６をより深くすることにより、チャネル領域１１４にはより大きな応力がかけられることになり、これにより、ＳＯＩに基づくデバイスのより低い応力により可能となる性能よりも高い性能が生じる。
【００５１】
フィン１１８の上面の部分を除去するのに利用される工程により、さらにフィン１１８の側壁の箇所が除去されてもよい、というのも幾らかの実施形態においては利用する工程が部分的にあるいは完全に等方性だからである。このような除去工程の結果は、上述した図１ｃから図１ｅに見ることができるが、これら図面においては、ゲート電極１０６から様々な距離で除去されたフィン１１８の側壁の部分が示されている。
【００５２】
図１２は、一実施形態による、ソースおよびドレイン材料１１２がリセス１２６内に形成された後のデバイス１００を示す断面側面図である。ソースおよびドレイン材料１１２はデバイス１００のソースおよびドレインとして機能してよい、あるいは、デバイス１００のソースおよびドレインの一部として機能してよい。一実施形態においては、ソースおよびドレイン材料１１２は、シリコンゲルマニウム（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、ニッケルシリサイド（ＮｉＳｉ）、チタニウムシリサイド（ＴｉＳｉ２）、コバルトシリサイド（ＣｏＳｉ２）、その他の材料を含んでよい。
【００５３】
一実施形態においては、基板１０２は、格子構造（たとえば、ベースセンター立方（base centered cubic）その他の格子構造）および格子間隔を有す材料を含む。ソースおよびドレイン材料１１２は、基板１０２の材料と同じ格子構造を有し、異なる格子間隔を有してよい。このように異なる格子間隔を有す結果、デバイス１００のチャネル領域１１４に応力が生じることがある。ソースおよびドレイン材料１１２が、基板１１２材料のものより大きな格子間隔を有すと、チャネル領域１１４には圧縮応力１７０が生じることがある。ソースおよびドレイン材料１１２が、基板１１２材料のものより小さな格子間隔を持つと、チャネル領域１１４には引張応力（不図示）が生じることがある。故に、ソースおよびドレイン材料１１２は、デバイス１００のチャネル１１４領域内に応力を生じるので、応力材料（stress material）１１２と称されることもある。
【００５４】
一実施形態においては、基板１０２は単結晶シリコンを含んでよく、リセス１２６内のソースおよびドレイン材料１１２は、シリコンよりも大きな格子間隔を持つシリコンゲルマニウムを含んでよい。この実施形態においては、ＳｉＧｅ応力材料は、圧縮応力１７０をチャネル領域１１４内に生じさせ得、これによりＰＭＯＳデバイス１００の性能を向上させうる。他の実施形態においては、応力材料１１２は、チャネル領域１１４内に引張応力を生じさせ得、これによりＮＭＯＳデバイス１００の性能を向上させうる。リセス１２６をフィン１１８の両側面およびフィン１１８の上面、リセス１２６内のフィン１１８の両側面および上面に形成することができるので、三チャネル領域１１４全てに応力をかけることができる。
【００５５】
一実施形態においては、応力材料１１２はエピタキシャル形成されてよいが、他の工程を利用することもできる。図１２に示すように、エピタキシャル形成されるソースおよびドレイン材料１１２はフィン１１８を含んでいたボリュームを越えてよい。他の実施形態においては、応力材料１１２はフィン１１８の上面に対して略共平面性を有してよい。
【００５６】
幾らかの実施形態においては、ソースおよびドレイン材料１１２は、形成時にドープされる。例えば、応力材料１１２がエピタキシャル形成されるＳｉＧｅを含む実施形態においては、成長中にドーパントがＳｉＧｅ中に組み込まれてよい。このような実施形態においては、イオン注入あるいはアニーリングステップは必要とされなくてよい。他の実施形態においては、ソースおよびドレイン材料をデバイス１００のソースおよびドレインに変えるべく、ソースおよびドレイン材料１１２が形成された後にソースおよびドレイン材料１１２にイオンが注入されてよい。
【００５７】
当業者であれば理解するように、さらなる工程ステップを行い、デバイス１００を完成させてよい。
【００５８】
図１３は、本発明の一実施形態によるシステム１３００を示すブロック図である。上述のようにチャネル領域１１４内に応力を生じさせる応力材料１１２を含む一以上のマルチゲートデバイス１００が図１３のシステム１３００に含まれてよい。示されているように、本実施形態においては、システム１３００が、データ処理用に計算デバイス１３０２を含む。計算デバイス１３０２はマザーボード１３０４を含んでよい。特にプロセッサ１３０６、およびバス１３１０に連結されるネットワークインタフェース１３０８がマザーボード１３０４に連結されていてよい、あるいはマザーボード１３０４の一部であってよい。チップセットがバス１３１０の一部あるいは全体を形成してもよい。プロセッサ１３０６、チップセット、および／または他のシステム１３０６の部分が上述のように一以上のデバイス１００を含んでもよい。
【００５９】
用途に応じて、システム１３００は、揮発性および不揮発性メモリ１３１２、（マザーボード４０４に集積される、またはＡＧＰあるいはＰＣＩ−Ｅグラフィックプロセッサのような別個の取り外し可能な部材としてマザーボードに接続されている）グラフィックプロセッサ、デジタル信号プロセッサ、暗号化プロセッサ、大容量記憶装置１３１４（ハードディスク、コンパクトディスク（ＣＤ）、デジタルビデオディスク（ＤＶＤ）など）、入力および出力デバイス１３１６などを含むがそれに限られない他の部材を含んでよい。
【００６０】
様々な実施形態においては、システム１３００は携帯情報端末（ＰＤＡ）、携帯電話、タブレット計算デバイス、ラップトップ計算デバイス、デスクトップ計算デバイス、セットトップボックス、娯楽制御部、デジタルカメラ、デジタルビデオレコーダ、ＣＤプレーヤ、ＤＶＤプレーヤ、その他同様のデジタルデバイスであってよい。
【００６１】
図１３の一以上の部材１３０６、１３１４などの任意のものは、ここに記載するデバイス１００を一以上含んでよい。例えば、ＳｉＧｅ応力材料１１２を含むトライゲートトランジスタ１００がＣＰＵ１３０６、マザーボード１３０４、グラフィックプロセッサ、デジタル信号プロセッサ、その他のデバイスの一部であってよい。
【００６２】
前述の本発明の実施形態は、例示および記載目的で提示された。網羅的であるとする、あるいは開示されたままの状態に本発明を限定しようとする意図はない。本開示および以下の請求項は、例えば左、右、上（top）、下（bottom）、上方（over）、下方(under)、上方（upper）、下方（lower）、第一（first）、第二（second）などの用語を含むが、これらは記載目的からのみ利用されており、限定として解釈されるべきではない。例えば、相対的に垂直の位置を示す用語は、基板のデバイス側（あるいは能動面）あるいは集積回路が基板の「上」面（top surface）であることを示しており、基板は実際にはどの方向にも配向できるので、基板の「上」面は、参照基準地球枠組みにおいては「下」面の下方になる場合もあるが、これも用語「上面」の意味の範囲内である。また、ここで利用する「上に（on）」という用語については（請求項を含み）、第二層上にある第一層が、そうと明記していない限りにおいて、第一層が直接第二層の上にあること、あるいは直接接触していることを示すものではない。つまり、第三層あるいはその他の構造が、第一層と、第一層上にある第二層との間に存在してもよい。ここに記載したデバイスあるいは製品の実施形態は、幾らかの位置および方向で製造、利用、あるいは出荷されてよい。当業者であれば理解するように、上述の教示に照らして幾多もの変形例、変更例が可能である。当業者であれば図面に示す様々な部材について様々な均等的組み合わせ、および置き換えが可能であることを理解するであろう。故に、本発明の範囲は本詳細な説明により限定されるのではなく、付属する請求項によって限定されることが意図されている。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図１ｅ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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