(57)【特許請求の範囲】
【請求項１】
所定周期でサンプリングされた１ビットオーディオ信号列であるビットストリームに対してイコライジングを施す装置であって、
与えられたビットストリームを順次受け取ってデジタル値「１」の場合には正の特定値を出力する一方、デジタル値「０」の場合には負の前記特定値を出力する１ビットオーディオ信号処理手段と、
複数のフィルタを縦列接続して成り、最前段のフィルタが前記１ビットオーディオ信号処理手段からの出力を受け付けて、各フィルタに対してフィルタリングのための演算であるフィルタリング演算を並列的に行うようにして、全フィルタによるフィルタリング結果を出力するフィルタ処理手段と、
前記フィルタ処理手段からの出力信号を受け付けて、これを１ビットオーディオ信号に変換するデルタシグマ変換器と、を備え、
前記複数のフィルタにおけるフィルタ間に遅延器を設けたことを特徴とする１ビットオーディオ信号用イコライズ装置。
【請求項２】
請求項１に記載の１ビットオーディオ信号用イコライズ装置において、
前記遅延器は、前記所定周期分の遅延を有する遅延器であることを特徴とする１ビットオーディオ信号用イコライズ装置。
【請求項３】
請求項１および２の内のいずれか一項に記載の１ビットオーディオ信号用イコライズ装置において、
前記複数のフィルタの夫々は、Ｚ変換領域での伝達関数Ｈ（ｚ）の分母及び分子が２次のフィルタであるバイクワッドフィルタであることを特徴とする１ビットオーディオ信号用イコライズ装置。
【請求項４】
請求項３に記載の１ビットオーディオ信号用イコライズ装置において、
前記複数のフィルタの夫々は、
直列に接続した第１の遅延器（５３０）及び第２の遅延器（５２５）と、前記第１の遅延器（５３０）の出力を与えられた係数倍する第１及び第２の乗算器（５１０、５１５）と、前記第２の遅延器（５２５）の出力を与えられた係数倍する第３及び第４の乗算器（５００、５０５）と、前記第１の乗算器（５１０）の出力と第３の乗算器（５００）の出力とを加算する第１の加算器（５４０）と、前記第２の乗算器（５１５）の出力と第３の乗算器（５０５）の出力と第５の乗算器（５２０）の出力とを加算する第２の加算器（５４５）と、を含み、前記第５の乗算器（５２０）は前記第１の加算器（５４０）の加算結果を与えられた係数倍するように接続されると共に、前記第１から前記第５までの乗算器（５１０、５１５、５００、５０５、５２０）の係数を独立に設定可能に構成されていることを特徴とする１ビットオーディオ信号用イコライズ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１ビットオーディオ信号に対するイコライジングを行う機能を有する装置の改良に関する。
【背景技術】
【０００２】
１ビットオーディオ信号に対するイコライジング処理を行う方法が提案されており、例えば、１ビットオーディオ信号を、高域ノイズを抑制するＦＩＲフィルタによってマルチビット化した後、ノイズシェーパーとディザ発生器とを内蔵する複数のＩＩＲフィルタを介してイコライジング処理（ＥＱ処理）を行い、そして、最終段に設けたデルタシグマ変調器（ΔΣ変調器）によって１ビットオーディオ信号に戻して出力する装置が提案されていた（例えば、非特許文献１参照。）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】ピーエスティ（P.Eastty）他著、「DSD−Wide  a  Practical  Implementation  for  Professional  Audio」、Convention  Paper  ５３７７、英国、「オーディオエンジニアソサイティ（Audio  Engineering  Society）」、２００１年５月１２〜１５日オランダ・アムステルダム開催、ｐ７〜ｐ１１
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した従来装置によれば、演算量が膨大となっており、演算コストが高額となっていた。また、処理系を同一チャンネル内で並列化するには不向きな構成となっていたため、リアルタイム処理の実現が極めて困難であった。
【０００５】
本発明は、かかる従来の課題を解決するためになされたもので、１ビットオーディオ信号に対するイコライジングを高品質なままリアルタイムに実行可能な装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明者は、鋭意研究の結果、縦列接続した各バイクワッドフィルタ（Ｂｉｑｕａｄ  Ｆｉｌｔｅｒ）間に、例えば、１サンプル分の遅延器を挿入することで、ＳＩＭＤ演算（Ｓｉｎｇｌｅ  Ｉｎｓｔｒｕｃｔｉｏｎ／Ｍｕｌｔｉｐｌｅ  Ｄａｔａ演算）に適した構成を構築した上で、最終段のバイクワッドフィルタ（Ｂｉｑｕａｄ  Ｆｉｌｔｅｒ）を帯域外ノイズを抑制するＤＳＤフィルタ（Ｄｉｒｅｃｔ  Ｓｔｒｅａｍ  Ｄｉｇｉｔａｌ  Ｆｉｌｔｅｒ）として利用することを考えついた。
【０００７】
つまり、上記目的を達成するために、本発明は、所定周期でサンプリングされた１ビットオーディオ信号列であるビットストリームに対してイコライジングを施す装置であって、
与えられたビットストリームを順次受け取ってデジタル値「１」の場合には正の特定値を出力する一方、デジタル値「０」の場合には負の前記特定値を出力する１ビットオーディオ信号処理手段と、
複数のフィルタを縦列接続して成り、最前段のフィルタが前記１ビットオーディオ信号処理手段からの出力を受け付けて、各フィルタに対してフィルタリングのための演算であるフィルタリング演算を並列的に行うようにして、全フィルタによるフィルタリング結果を出力するフィルタ処理手段と、
前記フィルタ処理手段からの出力信号を受け付けて、これを１ビットオーディオ信号に変換するデルタシグマ変換器と、を備え、
前記複数のフィルタにおけるフィルタ間に遅延器を設けたことを特徴とするようにした。
【０００８】
本発明によれば、フィルタ処理手段が、１ビットオーディオ信号処理手段からの出力をフィルタ処理手段の最前段のフィルタで受け付け、各フィルタに対してフィルタリング演算を並列的に行うようにして全フィルタによるフィルタリング結果を出力し、デルタシグマ変調器によって最終的にイコライジングされた１ビットオーディオ信号が出力される。そして、この複数のフィルタ間には遅延器が設けられているので、前段のフィルタリング演算の終了を待たずに、後段のフィルタでのフィルタリング演算を行うことが可能になる。その結果、全フィルタによるフィルタリング結果、換言すればイコライジングを極めて迅速に行うことができ、もって、１ビットオーディオ信号に対するイコライジングを音質を劣化させずリアルタイムに実行可能となる。
【０００９】
より具体的には、前記遅延器を、前記所定周期分の遅延を有する遅延器とすることが処理速度や構成の簡素化等の点で好ましい。また、前記複数のフィルタの夫々は、Ｚ変換領域での伝達関数Ｈ（ｚ）の分母及び分子が２次のフィルタであるバイクワッドフィルタとすれば構成が簡素でイコライズ機能を実現できる。より具体的には、直列に接続した第１の遅延器（５３０）及び第２の遅延器（５２５）と、前記第１の遅延器（５３０）の出力を与えられた係数倍する第１及び第２の乗算器（５１０、５１５）と、前記第２の遅延器（５２５）の出力を与えられた係数倍する第３及び第４の乗算器（５００、５０５）と、前記第１の乗算器（５１０）の出力と第３の乗算器（５００）の出力とを加算する第１の加算器（５４０）と、前記第２の乗算器（５１５）の出力と第３の乗算器（５０５）の出力と第５の乗算器（５２０）の出力とを加算する第２の加算器（５４５）と、を含み、前記第５の乗算器（５２０）は前記第１の加算器（５４０）の加算結果を与えられた係数倍するように接続されると共に、前記第１から前記第５までの乗算器（５１０、５１５、５００、５０５、５２０）の係数を独立に設定可能に構成することができる。
【発明の効果】
【００１０】
本発明によれば、１ビットオーディオ信号に対するイコライジング処理を高品質なままリアルタイムで実行可能になるという効果が得られる。
【図面の簡単な説明】
【００１１】
【図１】１ビットオーディオ信号用イコライズ装置１の構成図である。
【図２】本発明の実施形態のフィルタ処理部２００の構成図である。
【図３】従来のフィルタ処理部の構成図である。
【図４】デルタシグマ変調器３００の構成図である。
【図５】バイクワッドフィルタの構成図である。
【図６】バイクワッドフィルタの特性例の説明図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施の形態について図面を参照しつつ説明する。まず、本発明の実施形態の構成を説明し、その後、従来技術との動作の違いを説明することによって理解の容易化に努める。
【００１３】
（構成）
図１は、本発明の実施形態である１ビットオーディオ信号用イコライズ装置１のブロック構成図である。この装置１は、１ビットオーディオ信号処理部１００と、イコライジング機能を有するフィルタ処理部２００と、与えられた信号を１ビットのオーディオ信号列として出力するデルタシグマ変調器３００（ΔΣ変調器３００）とを有して構成されている。
【００１４】
（１ビット信号処理部１００）
１ビット信号処理部１００は、順次与えられる１ビットオーディオ信号列（ビットストリーム）を受け付けて、この受け付けた信号がデジタル値「０」の場合には値「−１．０」を出力する一方、受け付けた信号がデジタル値「１」の場合には値「＋１．０」を出力する。つまり、与えられるビットストリームが「−１．０」と「＋１．０」の信号列に変換され、この信号列は次段のフィルタ処理部２００へ入力される。なお、この例では、デジタル値「０」と「１」の夫々に対して値「−１．０」と「＋１．０」を出力するようにしているが、出力値はこれに限られない。例えば、「−２．０」と「＋２．０」を出力しても良い。より一般的には、「Ｘ」を正の実数とすると、デジタル値「０」と「１」の夫々に対して「−Ｘ」と「＋Ｘ」を出力する構成としても良い。
【００１５】
（デルタシグマ変調器３００）
図４は、図１におけるデルタシグマ変調器（ΔΣ変調器）３００の一例の構成図である。図４に示すように、デルタシグマ変調器３００は、加算器３４０と、この加算器３４０の加算結果を入力する積分器３１０と、この積分器３１０の積分結果を１ビットで量子化する量子化器３２０と、を備え、この量子化器３２０の出力を、遅延器３３０を経由して加算器３４０の一方の端子に戻すように構成されている。また、積分器３１０は、加算器３１２と、この加算器３１２の加算結果を、遅延器３１４を経由して加算器３１２の一方の端子に戻すように構成されている。そして、加算器３４０は、フィルタ処理部２００から出力される信号から、遅延器３３０を経由してきた１ビットオーディオ出力信号を減じる構成となっていると共に、加算器３１２は、加算器３４０からの出力と遅延器３１４を経由してきた信号とを加算する構成となっている。このような構成のデルタシグマ変調器３００を最終段に設けることによって、装置１からはフィルタ処理部２００でイコライジングが施された１ビットオーディオ信号が出力される。なお、このデルタシグマ変調器３００自体は公知であり、図４に示す１次デルタシグマ変調はもちろんのこと、図示しない２次以上のデルタシグマ変調器を採用しても良い。
【００１６】
（フィルタ処理部２００）
図２はフィルタ処理部２００の構成例の説明図である。このフィルタ処理部２００は、４個のバイクワッドフィルタ（biquad  filter）２１０、２３０、２５０、２７０を縦列に接続した構成を有している。フィルタ処理部２００の構成を説明するため、先ず、図５を参照してバイクワッドフィルタ（biquad  filter）の構成や機能について説明する。
【００１７】
図５は本実施形態で採用するバイクワッドフィルタ（biquad  filter）の一例の構成図である。バイクワッドフィルタとは、Ｚ変換領域においてその伝達関数の分母、分子ともに２次のフィルタのことを称する。図５のバイクワドフィルタは、係数ｂ２を有する乗算器５００と、係数ａ２を有する乗算器５０５と、係数ｂ１を有する乗算器５１０と、係数ａ１を有する乗算器５１５と、係数ａ０を有する乗算器５２０とを有している。また、乗算器５００及び乗算器５０５の出力を加算する加算器５４０と、乗算器５０５及び乗算器５１５の出力を加算する加算器５４５とが設けられている。そして、加算器５４０には入力信号も加算されるようになっていると共に、加算器５４５には、加算器５４０での加算結果が乗算器５２０によって乗算されたその乗算結果も入力加算される構成となっている。さらに、加算器５４０での加算結果が遅延器５３０で遅延されて、乗算器５１０及び乗算器５１５の入力として供給され、更に、この遅延器５３０で遅延された信号を更に、遅延器５２５で遅延して、乗算器５００及び乗算器５０５の入力として供給される構成となっている。
【００１８】
即ち、図５に示すバイクワッドフィルタは、直列に接続した第１の遅延器５３０及び第２の遅延器５２５と、第１の遅延器５３０の出力を与えられた係数（ｂ１、ａ１）倍する第１及び第２の乗算器５１０、５１５と、第２の遅延器５２５の出力を与えられた係数（ｂ２、ａ２）倍する第３及び第４の乗算器５００、５０５と、第１の乗算器５１０の出力と第３の乗算器５００の出力とを加算する第１の加算器５４０と、第２の乗算器５１５の出力と第３の乗算器５０５の出力と第５の乗算器５２０の出力とを加算する第２の加算器５４５と、を含み、この第５の乗算器５２０は第１の加算器５４０の加算結果を与えられた係数（ａ０）倍するように接続されると共に、第１から前記第５までの乗算器５１０、５１５、５００、５０５、５２０の係数を独立に設定可能に構成されている。
【００１９】
そして、図５の構成のバイクワッドフィルタにおいては、Ｚ変換領域での伝達関数Ｈ（ｚ）は「Ｈ（ｚ）＝（ａ０＋ａ１・ｚ∧−１＋ａ２・ｚ∧−２）／（１−ｂ１・ｚ∧−１−ｂ２・ｚ∧−２）」（∧は累乗を表現する。この場合のｚ∧−１はｚのマイナス１乗を意味し、また、∧−２はｚのマイナス２乗を意味する）となっている。つまり、伝達関数Ｈ（ｚ）の分母は、係数ａ０と、係数ａ１にｚのマイナス１乗を乗じたものと、係数ａ２にｚのマイナス２乗を乗じたものとを加算したものとなり、一方、伝達関数Ｈ（ｚ）の分母は、定数１から、係数ｂ１にｚのマイナス１乗を乗じたもの及び係数ｂ２にｚの−２乗を乗じたものとを減じたものとなっている。因みに、係数ａ０、ａ１、ａ２、ｂ１、ｂ２を「ａ０＝1.0011066、ａ１＝−1.9976525、ａ２＝0.99666971、ｂ１＝1.9976525、ｂ２＝−0.99777627（但し、１ビットオーディオ信号のサンプリング周波数：2.844200（Ｈｚ））」とすると、図６の様な周波数振幅特性が得られる。図６において、横軸は周波数（Ｈｚ）、縦軸は利得（ｄＢ）を示している。この図６の周波数振幅特性では５０００（Ｈｚ）付近で振幅利得がピークを示すピーキングフィルタ特性となっている。そして、係数の設定の仕方によって、周波数振幅特性におけるピーク位置を所望のものに設定したり、周波数特性をローパス、ハイパス等にして所望のイコライジング機能を実現することが可能となる。
【００２０】
さて、図２に示すフィルタ処理部２００は、上述したように４個のバイクワッドフィルタ２１０、２３０、２５０、２７０を縦列に接続している。より具体的には、バイクワッドフィルタ２１０は、５個の乗算器２１１、２１２、２１３、２１４、２１５と、２個の遅延器２１６、２１７と、２個の加算器２１８、２１９から構成されている。同様に、バイクワッドフィルタ２３０は、５個の乗算器２３１、２３２、２３３、２３４、２３５と、２個の遅延器２３６、２３７と、２個の加算器２３８、２３９から構成されおり、また、バイクワッドフィルタ２５０は、５個の乗算器２５１、２５２、２５３、２５４、２５５と、２個の遅延器２５６、２５７と、２個の加算器２５８、２５９から構成されおり、更に、バイクワッドフィルタ２７０は、５個の乗算器２７１、２７２、２７３、２７４、２７５と、２個の遅延器２７６、２７７と、２個の加算器２７８、２７９から構成されている。
【００２１】
そして、各バイクワッドフィルタ間には遅延器が設けられている。図２の構成例では、バイクワッドフィルタ２１０とバイクワッドフィルタ２３０との間に遅延器２９０が設けられており、同様に、バイクワッドフィルタ２３０とバイクワッドフィルタ２５０との間に遅延器２９１が設けられていて、更に、バイクワッドフィルタ２５０とバイクワッドフィルタ２７０との間に遅延器２９２が設けられている。より具体的には、バイクワッドフィルタ２１０を構成する加算器２１８に１ビット信号処理部１００からの信号が入力される一方、加算器２１９から当該バイクワッドフィルタ２１０でのフィリタリング結果が出力されるが、この１段目のバイクワッドフィルタ２１０の出力を遅延器２９０で遅延させて２段目のバイクワッドフィルタ２３０の加算器２３８に入力される。同様に、バイクワッドフィルタ２３０を構成する加算器２３９から当該バイクワッドフィルタ２３０でのフィリタリング結果が出力されるが、この２段目のバイクワッドフィルタ２３０の出力を遅延器２９１で遅延させて３段目のバイクワッドフィルタ２５０の加算器２５８に入力される構成となっている。そして、バイクワッドフィルタ２５０を構成する加算器２５９から当該バイクワッドフィルタ２５０でのフィリタリング結果が出力されるが、この３段目のバイクワッドフィルタ２５０の出力を遅延器２９２で遅延させて４段目のバイクワッドフィルタ２７０の加算器２７８に入力される構成となっている。なお、３個の遅延器２９０、２９１、２９２の遅延量は１ビットオーディオ信号を所定周期でサンプリングした際の１サンプル分に相当する時間である。
【００２２】
このように、本実施形態においては、各フィルタ間に遅延器２９０、２９１、２９２を設けた点に特徴がある。なお、図２において点線で示す部分は、後に説明するように、並列演算制御部２８０によって、フィルタリングのための演算であるフィルタリング演算を並列で演算可能な範囲を示している。図２の場合には、各バイクワッドフィルタ２１０、２３０、２５０、２７０全体が点線で囲まれているため、後述するように各バイクワッドフィルタ２１０、２３０、２５０、２７０におけるフィルタリング演算全部に対する並列演算が可能となっており、これは各バイクワッドフィルタ間に遅延器２９０、２９１，２９２を設けた構成にしたからである。
【００２３】
（動作）
次に動作を説明する。１ビットオーディオ信号列であるビットストリームが順次、１ビット信号処理部１００に供給されると、１ビット信号処理部１００は、この順次供給されるビットストリームを受け付ける。そして、この受け付けた信号がデジタル値「０」の場合には値「−１．０」を出力する一方、受け付けた信号が「１」の場合には値「＋１．０」を出力する。そして、これら「−１．０」と「＋１．０」とで成る信号列がフィルタ処理部２００に供給される。
【００２４】
フィルタ処理部２００は、この供給された信号列を受け付けて縦列接続された４個のバイクワッドフィルタ２１０、２３０、２５０、２７０にてフィルタリング演算によるフィルタリングを実行して所望のイコライジング処理を施してデルタシグマ変調器３００に供給する。すると、デルタシグマ変調器３００では、フィルタ処理部２００から供給された信号を１ビットオーディオ信号に変換して出力する。
【００２５】
ところで、４個のバイクワッドフィルタ２１０、２３０、２５０、２７０で行うフィルタリング演算（フィルタリング演算の並列演算処理）に本実施形態における特徴がある。これを図３に示す従来例との対比において説明する。なお、図３においても、点線で示す部分は、並列演算制御部２８１によって、並列演算可能な範囲を示している。図３において、先ず、並列演算制御部２８１は、「（１）」で示すように各バイクワッドフィルタにおいて、遅延器２１６、２３６、２５６、２７６の夫々の出力を、夫々に対して設定された係数を有する乗算器２１１、２３１、２５１、２７１でその係数倍して出力する。次に、「（２）」で示すように、各バイクワッドフィルタにおいて、遅延器２１６、２３６、２５６、２７６の夫々の出力を、夫々に対して設定された係数を有する乗算器２１２、２３２、２５２、２７２でその係数倍して出力する。次に、「（３）」で示すように各バイクワッドフィルタにおいて、遅延器２１７、２３７、２５７、２７７の夫々の出力を、夫々に対して設定された係数を有する乗算器２１３、２３３、２５３、２７３でその係数倍して出力する。そして、「（４）」で示すように、各バイクワッドフィルタにおいて、遅延器２１７、２３７、２５７、２７７の夫々の出力を、夫々に対して設定された係数を有する乗算器２１４、２３４、２５４、２７４でその係数倍して出力する。かくして、「（１）」から「（４）」で示したフィルタリング演算については、各バイクワッドフィルタに対して並列的に行われることになる。
【００２６】
ところが、「（５）」で示すように最前段のバイクワッドフィルタ２１０の加算器２１８に乗算器２１１の出力と乗算器２１３の出力とを加算させるが、この加算結果が乗算器２１５に対して設定された係数倍され、これが乗算器２１２の出力と乗算器２１４の出力と共に加算器２１９で加算されることになる「（６）参照」。しかし、次の「（７）」で示す加算器２３８による加算については、２段目のフィルタの加算器２３８が、前段の加算器２１９の加算結果を用いて加算処理を行わなければないないため、この時点でフィルタリング演算は順次行わなければならなくなる。同様に「（９）」で示す、３段目のフィルタの加算器２５８での加算処理は、「（８）」で示す、前段のフィルタの加算器２３９の加算結果を用いて加算処理を行わなければないないため、フィルタリング演算が迅速に行えなくなる。以降「（１０）」、「（１１）」、「（１２）」で示すフィルタリング演算は全て順次行うことになる。このように、図３に示す従来例では、各フィルタのフィルタリング演算処理の一部分（点線で囲まれている（１）から（４）までの部分）しか並列的に行うことができない。
【００２７】
これに対して、図２に示す本発明の実施形態のフィルタ処理部２００では、並列演算制御部２８０が、「（１）」から「（６）」で示したフィルタリング演算を各フィルタに対して並列的に実行する。先ず、「（１）」から「（４）」までのフィルタリング演算は、図３におけるものと変わる点がないので重複説明を省略する。次に「（５）」で示す演算処理は、各フィルタにおける前側（図面左側）の加算器２１８、２３８、２５８、２７８の加算処理が並列的に行われる。２段目のフィルタの前側の加算器２３８が、前段フィルタの加算器２１９の加算結果が出力されるのを待たなくても、遅延器２９０が１サンプル前のデータを保持しているので、これを利用して加算器２３８での加算が行えるようになる分けである。同様に、遅延器２９１の保持する１サンプル前のデータを用いれば、３段目のフィルタ前側の加算器２５８が、前段フィルタの加算器２３９の加算結果が出力されるのを待たなく済むし、更に、遅延器２９２の保持する１サンプル前のデータを用いれば、４段目（最後段）のフィルタ前側の加算器２７８が、前段フィルタの加算器２５９の加算結果が出力されるのを待たなく済むことになる。
【００２８】
以上説明してきたように、本実施形態によれば、フィルタ処理部２００が、１ビットオーディオ信号処理部１００からの出力をフィルタ処理部２００の最前段のフィルタで受け付け、各フィルタに対してフィルタリング演算を並列的に行うようにして全フィルタによるフィルタリング結果を出力し、デルタシグマ変調器３００によって最終的にイコライジングされた１ビットオーディオ信号が出力される。そして、この複数のフィルタ間には遅延器２９０、２９１、２９２が設けられているので、前段のフィルタリング演算の終了を待たずに、後段のフィルタでのフィルタリング演算を行うことが可能になる。その結果、全フィルタによるフィルタリング結果、換言すればイコライジングを極めて迅速に行うことができ、もって、１ビットオーディオ信号に対するイコライジングを音質を劣化させずリアルタイムに実行可能となる。
【００２９】
なお、図２においては１サンプル分の遅延を行う同じ遅延器２９０、２９１、２９２を各バイクワッドフィルタ間に設けた構成としたが、必ずしも３個の遅延器の遅延量は同一である必要は無く、また、遅延器での遅延量も２サンプル分以上としても良い。但し、構成の簡素化や遅延時間の長すぎを防止するため、１サンプル分の遅延量が同一の遅延器を設けた図２の構成とするのが好ましい。
【００３０】
なお、図２はフィルタ処理部２００をハードウエア的に構成した例について説明したが、フィルタ処理部２００をソフトウエアで実現することも可能である。例えば、ＣＰＵやＤＳＰがＲＯＭ等の記録媒体に記録されたプログラムを実行することによって、各バイクワッドフィルタ２１０、２３０、２５０、２７０を構成する乗算器、遅延器、加算器や、バイクワッドフィルタ間に設けた遅延器２９０，２９１、２９２を実現することが可能である。そして、並列演算制御部２８０が行うフィルタ演算の並列処理はＳＩＭＤ演算（Ｓｉｎｇｌｅ  Ｉｎｓｔｒｕｃｔｉｏｎ／Ｍｕｌｔｉｐｌｅ  Ｄａｔａ演算）の演算プログラムで実現することが可能である。例えば、高級言語におけるベクトル型加算、ベクトル型乗算等を用いてフィルタリング演算の並列化を実現することが可能となる。
【産業上の利用可能性】
【００３１】
以上説明してきたように、本発明は１ビットオーディオ入力信号に対するイコライジング処理を実行する音楽装置等に利用することができる。
【符号の説明】
【００３２】
１  １ビットオーディオ信号用イコライズ装置
１００  １ビットオーディオ信号処理部  
２００  フィルタ処理部
２１０  バイクワッドフィルタ
２３０  バイクワッドフィルタ
２５０  バイクワッドフィルタ
２７０  バイクワッドフィルタ
２９０  遅延器
２９１  遅延器
２９２  遅延器
３００  デルタシグマ変調器
３１０  積分器
３２０  量子化器
３３０  遅延器
３４０  加算器
５００  乗算器
５０５  乗算器
５１０  乗算器
５１５  乗算器
５２０  乗算器
５２５  遅延器
５３０  遅延器
５４０  加算器
５４５  加算器
【図１】
0005540211.tif 000002
【図２】
0005540211.tif 000003
【図３】
0005540211.tif 000004
【図４】
0005540211.tif 000005
【図５】
0005540211.tif 000006
【図６】
0005540211.tif 000007