(57)【特許請求の範囲】
【請求項１】
電荷格納層を有する不揮発性メモリ装置をプログラムする方法であって、
少なくとも一つの単位プログラムループを含むプログラムループを行うステップを含み、
前記プログラムループは、
プログラムパルスをワードラインに印加するステップと、時間遅延を前記ワードラインに印加するステップと、ベリファイパルスを前記ワードラインに印加するステップと、を含む一つの単位プログラムループと、
もう一つのプログラムパルスを前記ワードラインに印加するステップと、ソフト消去パルスを前記不揮発性メモリ装置に印加するステップと、もう一つのベリファイパルスを前記ワードラインに印加するステップと、を含むもう一つの単位プログラムループと、を含むことを特徴とする方法。
【請求項２】
電荷格納層を有する不揮発性メモリ装置をプログラムする方法であって、
少なくとも一つの単位プログラムループを含むプログラムループを行うステップを含み、
前記少なくとも一つの単位プログラムループは、
プログラムパルスをワードラインに印加するステップと、ベリファイパルスを前記ワードラインに印加するステップと、時間遅延を前記ワードラインに印加するステップと、を含む一つの単位プログラムループと、
もう一つのプログラムパルスを前記ワードラインに印加するステップと、もう一つのベリファイパルスを前記ワードラインに印加するステップと、ソフト消去パルスを前記不揮発性メモリ装置に印加するステップと、を含むもう一つの単位プログラムループと、を含むことを特徴とする方法。
【請求項３】
電荷格納層を有する不揮発性メモリ装置を消去する方法であって、
少なくとも一つの単位消去ループを含む消去ループを行うステップを含み、
前記消去ループは、
前記不揮発性メモリ装置の基板に消去パルスを印加するステップと、前記不揮発性メモリ装置の前記基板に時間遅延を印加するステップと、ワードラインにベリファイパルスを印加するステップと、を含む一つの単位消去ループと、
前記不揮発性メモリ装置の前記基板にもう一つの消去パルスを印加するステップと、前記不揮発性メモリ装置にソフトプログラムパルスを印加するステップと、前記ワードラインにもう一つのベリファイパルスを印加するステップと、を含むもう一つの単位消去ループと、を含むことを特徴とする方法。
【請求項４】
電荷格納層を有する不揮発性メモリ装置を消去する方法であって、
少なくとも一つの単位消去ループを含む消去ループを行うステップを含み、
前記少なくとも一つの単位消去ループは、
前記不揮発性メモリ装置の基板に消去パルスを印加するステップと、ワードラインにベリファイパルスを印加するステップと、前記不揮発性メモリ装置の前記基板に時間遅延を印加するステップと、を含む一つの単位消去ループと、
前記不揮発性メモリ装置の前記基板にもう一つの消去パルスを印加するステップと、前記ワードラインにもう一つのベリファイパルスを印加するステップと、前記不揮発性メモリ装置にソフトプログラムパルスを印加するステップと、を含むもう一つの単位消去ループと、を含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ装置とそのプログラム及び消去方法に関する。
【背景技術】
【０００２】
電荷格納層を有する不揮発性メモリ装置をプログラムするか、又は消去する方法は、例えば、少なくとも一つの単位プログラム又は消去ループを行うステップを含み、各単位プログラム又は消去ループは、不揮発性メモリ装置の一部（例えば、ワードライン又は基板）にプログラムパルス、消去パルス、時間遅延、ソフト消去パルス、ソフトプログラムパルス及び／又はベリファイパルスを正の電圧又は負の電圧で印加するステップを含む。
【０００３】
不揮発性メモリ装置は、電源が供給されない時にもそのメモリセルに格納された情報を維持する。その例には、マスクＲＯＭ（ｍａｓｋ  ＲＯＭ）、ＥＰＲＯＭ、及びＥＥＰＲＯＭがある。
不揮発性メモリは、多様な種類の電子製品、例えば、パーソナルコンピュータ、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、セルラーフォン、デジタルスチルカメラ、デジタルビデオカメラ、ビデオゲームプレーヤ、メモリカード、及び他の電子装置において幅広く使用される。
【０００４】
メモリカードタイプは、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ  ｃａｒｄ）、ＳＤ（Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ）カード、コンパックフラッシュカード、メモリスティック、スマートメディアカード、及びｘＤ（ｅｘｔｒｅｍｅ  ｄｉｇｉｔａｌ）ピクチャカードを含むことができる。
【０００５】
不揮発性メモリ装置のうち、フラッシュメモリは、幅広く使用される。フラッシュメモリは、セル及びビットラインの接続構造に応じて、ＮＯＲタイプ及びＮＡＮＤタイプに分けることができる。ＮＯＲタイプフラッシュメモリは、読み出し速度がより速く書き込み動作がより遅いから、コードメモリとして使用することができる。ＮＡＮＤタイプフラッシュメモリは、書き込み速度がより速く、かつ単位面積当たりの価格がより低いので、大容量格納装置として使用することができる。
【０００６】
ＮＯＲタイプフラッシュメモリは、ＰＣ、ルーター、又はハブでのＢＩＯＳ／ネットワーキングで、又はテレコミュニケーションスイッチャ（ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ  ｓｗｉｔｃｈｅｒ）で使用される。ＮＯＲタイプフラッシュメモリは、セルラーフォン、ＰＤＡ、ＰＯＳ、又はＰＣＡのためのコードやデータを格納するために使用することもできる。
【０００７】
ＮＡＮＤタイプフラッシュメモリは、モバイルコンピュータ、デジタルカメラ、スチール及び動画、ＣＤ音質に近いボイス及びオーディオレコーダ、丈夫で信じることができる記憶装置、例えば、ソリッドステートディスク（ｓｏｌｉｄ−ｓｔａｔｅ  ｄｉｓｋ）のためのメモリカードで使用することができる。
【０００８】
図１は、ＩＳＰＰ方式を利用した複数の単位プログラムループを含む従来のプログラムループを示す。図１に示すように、一つの単位プログラムループは、プログラム動作及びベリファイ読み出し動作を含むことができる。プログラム動作において、プログラム電圧Ｖｐｇｍは、選択されたワードラインに印加することができ、パス電圧Ｖｐａｓｓは、非選択されたワードラインに印加される。ベリファイ読み出し動作において、ベリファイ電圧Ｖｖｆｙは、選択されたワードラインに印加することができ、読み出し電圧Ｖｒｅａｄは、非選択されたワードラインに印加される。従来のＩＳＰＰ方式において、プログラム電圧Ｖｐｇｍは、各単位プログラムループに対してデルタ電圧ΔＶ分だけ増加できる。
【０００９】
同様に、図２は、ＩＳＰＰ方式を利用した複数の単位消去ループを含む従来の消去ループを示す。消去ループは、消去動作及びベリファイ読み出し動作を含むことができる。消去動作は、選択されたブロックの基板に消去電圧Ｖｅｒｓを印加することを含むことができる。ベリファイ読み出し動作は、選択されたワードラインにベリファイ電圧Ｖｖｆｙを、そして非選択されたワードラインに読み出し電圧Ｖｒｅａｄを印加することを含むことができる。従来のＩＳＰＰ方式において、消去電圧Ｖｅｒｓは、各単位消去ループに対してデルタ電圧ΔＶ分だけ増加できる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、向上された動作特性を有する不揮発性メモリのプログラム及び消去方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
実施の形態として、電荷格納層を有する不揮発性メモリ装置をプログラムするか、又は消去する方法は、少なくとも一つの単位プログラム又は消去ループを行うステップを含む。各単位プログラム又は消去ループは、不揮発性メモリ装置の一部（例えば、ワードライン又は基板）にプログラムパルス、消去パルス、時間遅延、ソフト消去パルス、ソフトプログラムパルス及び／又はベリファイパルスを正の電圧又は負の電圧で印加するステップを含む。
【００１２】
実施の形態として、電荷格納層を有する不揮発性メモリ装置をプログラムする方法は、少なくとも一つの単位プログラムループを行うステップを含み、各単位プログラムループは、ワードラインにプログラムパルスを印加するステップと、前記ワードラインに時間遅延と前記不揮発性メモリ装置にソフト消去パルスのうち、少なくとも一つを印加するステップと、前記ワードラインにベリファイパルスを印加するステップと、を含む。
【００１３】
実施の形態として、電荷格納層を有する不揮発性メモリ装置を消去する方法は、少なくとも一つの単位消去ループを行うステップを含み、各単位消去ループは、前記不揮発性メモリ装置の基板に消去パルスを印加するステップと、前記不揮発性メモリ装置の前記基板に時間遅延と前記不揮発性メモリ装置にソフトプログラムパルスのうち、少なくとも一つを印加するステップと、ワードラインにベリファイパルスを印加するステップと、を含む。
【発明の効果】
【００１４】
本発明によると、向上された動作特性を有する不揮発性メモリのプログラム及び消去方法を提供される。
【発明を実施するための最良の形態】
【００１５】
添付された図面を参照して詳細に説明することによって、実施の形態の上記及び他の特徴及び利点がより明確になるはずである。
ここに詳細な実施の形態が開示される。しかしながら、ここに開示された特定の構造のそして／又は機能の説明は、実施の形態を説明するための代表的なものにすぎない。しかし、請求項は、多くの他の形態で実施することができ、単にここに開示された実施の形態に限定されるものと解釈されてはならない。
【００１６】
一つの構成要素がもう一つの構成要素に「〜上に（ｏｎ）」、「〜に接続した（ｃｏｎｎｅｃｔｅｄ  ｔｏ）」又は「〜に連結した（ｃｏｕｐｌｅｄ  ｔｏ）」と言及されるとき、それは、直接他の構成要素又は仲介構成要素上（ｏｎ）に、〜に接続した（ｃｏｎｎｅｃｔｅｄ  ｔｏ）又は〜に連結した（ｃｏｕｐｌｅｄ  ｔｏ）と理解されうる。反対に、構成要素が他の構成要素に「直接〜上に（ｄｉｒｅｃｔｌｙ  ｏｎ）」、「直接〜に接続した（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ  ｔｏ）」又は「直接〜に連結した（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ  ｔｏ）」と言及されるとき、仲介要素は存在しない。ここに使用された通り、「及び／又は」という単語は、関連した目録のアイテムの一つあるいはそれ以上の如何なる結合、そしてすべての結合を含む。
【００１７】
多様なエレメント、構成要素、領域、層及び／又はセクションを説明するために、ここでは第１、第２、第３などが使用されうるが、このエレメント、構成要素、領域、層及び／又はセクションは、この単語により限定されてはならないということが理解されるであろう。この単語は、単に一つのエレメント、構成要素、領域、層又はセクションをさらに他のエレメント、構成要素、領域、層又はセクションと区別するために使用される。したがって、下記の第１エレメント、構成要素、領域、層又はセクションは、実施の形態の教示から外れずに第２エレメント、構成要素、領域、層又はセクションと呼ばれうるであろう。
【００１８】
「〜の真下に（ｂｅｎｅａｔｈ）」、「〜より下に（ｂｅｌｏｗ）」、「下部の（ｌｏｗｅｒ）」、「〜より上に（ａｂｏｖｅ）」、「上部の（ｕｐｐｅｒ）」のような空間的に相対的な単語及びその他同じ種類のものは、図面に示すように一つの構成要素又は特徴とさらに他の構成要素又は特徴の関係を説明する便宜のためにここで使用することができる。空間的に相対的な単語は、図面に示された方向に加えて使用又は動作する装置の異なる方向を含むように意図されるということが理解されるであろう。
【００１９】
ここに使用された用語は、単に特別な実施の形態を説明するためのものであり、限定されるものではない。ここに使用された通りに、文脈が明確に異なったものを表さない限り、単数の形態「ａ」、「ａｎ」及び「ｔｈｅ」は、また複数の形態を含むように意図される。「含む（ｃｏｍｐｒｉｓｅｓ）」及び／又は「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」という単語は、この明細書に使用されるとき、記述した特徴、整数（ｉｎｔｅｇｅｒｓ）、ステップ、動作、エレメント、及び／又は構成要素を具体化するが、一つあるいはそれ以上の他の特徴、整数、ステップ、動作、エレメント、及び／又は構成要素の存在又は追加を排除しないということがより理解できるであろう。
【００２０】
別に定義されていない場合には、ここに使用されたすべての単語（記述のそして／又は科学的な単語を含む）は、実施の形態が属する技術分野における通常の知識を有した者により通常理解されるものと同じ意味を有する。通常、辞書に定義されている単語は、関連した技術分野の文脈においてそれらの意味と一致する意味を有するものと解釈されるべきであり、ここに明白に定義されていない場合には、理想化された又は過度に形式的な意味で解釈されないということがより理解できるであろう。
【００２１】
添付された図面に示す実施の形態が参照されるはずである。ここで、同一の参照番号は、同一構成要素を参照する。実施の形態は、この図面に示された領域の特定形状に限定されるものと解釈されてはならず、例えば、製造の結果として生じた形状の離脱（ｄｅｖｉａｔｉｏｎｓ）を含むはずである。例えば、長方形で示された挿入された領域は、典型的に丸くなった又は曲がった特徴、そして／又は挿入された領域から挿入されない領域までの二つの変化よりそのエッジに挿入濃度の勾配を有するはずである。同様に、注入により形成された、埋め込まれた領域は、埋め込まれた領域と表面との間の領域で少量の注入を引き起こすことができる。前記表面を介して注入が発生する。したがって、図面に示された領域は、特徴とそれらの形状において概略的であり、装置の領域の実際の形状を示すものと意図されず、請求項の範囲を限定するものと意図されない。
【００２２】
図３は、実施の形態によるＮＡＮＤフラッシュメモリブロック図を示す。図３に示すように、ＮＡＮＤフラッシュメモリは、ＮＡＮＤフラッシュアレイを含むことができ、このＮＡＮＤフラッシュアレイは、複数のワードラインを介してＸ−バッファ、ラッチ、及びデコーダによりアクセスされ、複数のビットラインを介してページレジスタ及びセンスアンプ、そしてＹ−ゲイティングによりアクセスされる。ＮＡＮＤフラッシュメモリは、また信号を外部に送受信するための出力ドライバ、ＮＡＮＤフラッシュアレイをアクセスするためのコマンドを送受信するコマンドレジスタ、及び制御ロジック及び高電圧発生器を含むことができる。ＮＡＮＤフラッシュメモリは、またＮＡＮＤフラッシュアレイにそしてＮＡＮＤフラッシュアレイからデータのアクセスを制御するグローバルバッファ、及びＩ／Ｏバッファ及びラッチを含むことができる。図３のＮＡＮＤフラッシュメモリの特定の構造は、一例であり、他の構造又は変形物を使用することもできる。ＮＡＤＮフラッシュアレイは、また所望のサイズ及び配列でもありうる。
【００２３】
図４は、実施の形態によるＮＡＤＮフラッシュメモリ装置１００のブロックの一部をさらに詳細に示す。図４に示すように、Ｘ−デコーダ１３０は、ワードラインＷＬ、ＳＳＬライン、及びＧＳＬラインを含む多様なラインの電圧を制御するのに対し、ページバッファ回路１５０は、ビットライン１１０＿１、…、１１０＿Ｍ、例えば、偶数及び奇数ビットラインの電圧を制御する。図４に示すように、ＳＳＬライン及びビットラインの交差点にストリング選択トランジスタＳＳＴがある。ＧＳＬラインとビットラインとの交差点にグラウンド選択トランジスタＧＳＴがある。ワードラインＷＬとビットラインとの交差点にＮＡＮＤフラッシュアレイ１１０を構成するメモリセルトランジスタＭＣＴ＜０＞，．．．，ＭＣＴ＜Ｎ−１＞がある。
【００２４】
図５Ａ〜図５Ｂは、実施の形態によるプログラムループを示す。図５Ａ〜図５Ｂに示すように、プログラムループは、一つあるいはそれ以上のプログラム単位ループＬｏｏｐｉ（ｉは、１以上の整数）を含むことができる。図５Ａ〜図５Ｂに示すように、各単位プログラムループＬｏｏｐｉは、プログラム動作Ｐ４１、時間遅延動作Ｐ４２、及び／又はベリファイ読み出し動作Ｐ４３を含むことができる。実施の形態において、時間遅延動作Ｐ４２は、プログラム動作Ｐ４１とベリファイ読み出し動作Ｐ４３との間にある。実施の形態において、時間遅延動作Ｐ４２は、電荷トラップ層（ｔｒａｐ  ｌａｙｅｒ）で電荷が再分配そして／又は再結合するように時間マージン（ｍａｒｇｉｎ）を許容する。実施の形態において、時間遅延動作Ｐ４２の間にプログラムセルのしきい電圧（Ｖｔｈ）は変更されうる。
【００２５】
図５Ｂに示すように、プログラム動作Ｐ４１は、メモリセルトランジスタのワードラインに正（ｐｏｓｉｔｉｖｅ）のプログラム電圧Ｖｐｇｍのパルスを印加することにより、ベリファイ読み出し動作Ｐ４３は、メモリセルトランジスタのワードラインに正のベリファイ読み出し電圧Ｖｖｆｙのパルスを印加することにより実行される。他の実施の形態において、プログラム動作Ｐ４１は、メモリセルトランジスタの基板に負のプログラム電圧Ｖｐｇｍのパルスを印加することにより、ベリファイ読み出し動作Ｐ４３は、メモリセルトランジスタの基板に負のベリファイ読み出し電圧Ｖｖｆｙのパルスを印加することにより実行される。
【００２６】
図６に示すように、時間遅延動作Ｐ４２のデューレーション（ｄｕｒａｔｉｏｎ）は、１μｓ〜９００ｍｓと類似するか、又はその間のあるデューレーションでありうる。
【００２７】
図７は、実施の形態によるプログラムループを示す。図７に示すように、プログラムループは、一つあるいはそれ以上の単位プログラムループＬｏｏｐｉ（ｉは、１以上の整数）を含むことができる。図７に示す実施の形態において、各単位プログラムループＬｏｏｐｉは、プログラム動作Ｐ５１、時間遅延動作Ｐ５２、及び／又はベリファイ読み出し動作Ｐ５３を含むことができる。実施の形態において、時間遅延Ｐ５２は、プログラム動作Ｐ５１後、そしてベリファイ読み出し動作Ｐ５３後でありうる。実施の形態において、時間遅延動作Ｐ５２は、電荷トラップ層で電荷が再分配そして／又は再結合するように時間マージンを許容する。実施の形態において、時間遅延動作Ｐ５２の間にプログラムセルのしきい電圧（Ｖｔｈ）は変更されうる。
【００２８】
図５Ｂと同様に、プログラム動作Ｐ５１は、メモリセルトランジスタのワードラインに正のプログラム電圧Ｖｐｇｍのパルスを印加することにより、ベリファイ読み出し動作Ｐ５３は、メモリセルトランジスタのワードラインに正のベリファイ読み出し電圧Ｖｖｆｙのパルスを印加することにより実行される。図５Ｂと同様に、プログラム動作Ｐ５１は、メモリセルトランジスタの基板に負のプログラム電圧Ｖｐｇｍのパルスを印加することにより、ベリファイ読み出し動作Ｐ５３は、メモリセルトランジスタの基板に負のベリファイ読み出し電圧Ｖｖｆｙのパルスを印加することにより実行される。
【００２９】
図８に示すように、時間遅延動作Ｐ５２のデューレーションは、１μｓ〜９００ｍｓと類似するか、又はその間のあるデューレーションでありうる。
【００３０】
図９Ａ〜図９Ｂは、実施の形態によるプログラムループを示す。図９Ａ〜図９Ｂに示すように、プログラムループは、一つあるいはそれ以上の単位プログラムループＬｏｏｐｉ（ｉは、１以上の整数）を含むことができる。図９Ａ〜図９Ｂに示す実施の形態において、各単位プログラムループＬｏｏｐｉは、プログラム動作Ｐ６１、ソフト消去動作Ｐ６２、及び／又はベリファイ読み出し動作Ｐ６３を含むことができる。実施の形態において、ソフト消去動作Ｐ６２は、プログラム動作Ｐ６１とベリファイ読み出し動作Ｐ６３との間でありうる。実施の形態において、ソフト消去動作Ｐ６２は、電荷トラップ層で電荷が再分配そして／又は再結合することを加速する。実施の形態において、ソフト消去動作Ｐ６２から提供された電圧（又は電界）は、プログラム動作Ｐ６１から提供された電圧（又は電界）より小さくてもよい。
【００３１】
図９Ｂに示すように、プログラム動作Ｐ６１は、メモリセルトランジスタのワードラインに正のプログラム電圧Ｖｐｇｍのパルスを印加することにより、ベリファイ読み出し動作Ｐ４３は、メモリセルトランジスタのワードラインに正のベリファイ読み出し電圧Ｖｖｆｙのパルスを印加することにより、ソフト消去動作Ｐ６２は、メモリセルトランジスタの基板に正のプログラム電圧Ｖｓｅのパルスを印加することでありうる。
【００３２】
実施の形態において、プログラム動作Ｐ６１は、ワードラインに負のプログラム電圧Ｖｐｇｍのパルスを印加することでありえ、ソフト消去動作Ｐ６２は、メモリセルトランジスタの基板に負のプログラム電圧Ｖｓｅのパルスを印加することにより実行される。
【００３３】
実施の形態において、プログラム動作Ｐ６１は、基板に負のプログラム電圧Ｖｐｇｍのパルスを印加することにより、ソフト消去動作Ｐ６２は、メモリセルトランジスタの基板に正のプログラム電圧Ｖｓｅのパルスを印加することにより実行される。
【００３４】
実施の形態において、プログラム動作Ｐ６１は、ワードラインに正のプログラム電圧Ｖｐｇｍのパルスを印加することにより、ソフト消去動作Ｐ６２は、メモリセルトランジスタのワードラインに負のプログラム電圧Ｖｓｅのパルスを印加することにより実行される。
実施の形態において、図３の制御ロジック及び高電圧発生器は、ＮＡＮＤフラッシュアレイのメモリセルトランジスタにパルスＶｓｅを供給することができる。
【００３５】
図１０は、図９Ａ〜図９Ｂのプログラム動作Ｐ６１の間に電界方向の一例を示す。図１０に示すように、正のプログラム電圧Ｖｐｇｍが制御ゲートに印加されるとき、電界は、制御ゲートから基板方向に向う。
【００３６】
図１１は、図９Ａ〜図９Ｂのソフト消去動作Ｐ６２に対する電界の方向を示す。図１１に示すように、正のソフト消去電圧が基板に印加されるとき、電界は、基板から制御ゲート方向に向う。
【００３７】
図１２は、単位プログラムループＬｏｏｐｉの実施の形態をさらに詳細に示す。図１２に示すように、Ｌｏｏｐ０は、プログラム動作Ｐ６１、ソフト消去動作Ｐ６２及び／又はベリファイ読み出し動作Ｐ６３を含むことができる。図１２に示すように、プログラム電圧Ｖｐｇｍ及びベリファイ電圧Ｖｖｅｒｉｆｙは、選択されたワードラインに印加されうるのに対し、パス電圧Ｖｐａｓｓ及びベリファイ読み出し電圧Ｖｒｅａｄは、すべての非選択されたワードラインに印加することができる。図１２に示す実施の形態において、電圧Ｖｓｅは、ソフト消去電圧として基板に印加することができる。
【００３８】
図１２に示すように、電圧Ｖｐｇｍ、Ｖｖｅｒｉｆｙ、Ｖｐａｓｓ、Ｖｒｅａｄ、及びＶｓｅの振幅は、単位プログラムループＬｏｏｐｉ内で変わることができる。また、電圧Ｖｐｇｍ、Ｖｖｅｒｉｆｙ、Ｖｐａｓｓ、Ｖｒｅａｄ、及びＶｓｅの振幅は、一つの単位プログラムループＬｏｏｐｉからさらに他の単位プログラムループＬｏｏｐｉ＋１まで、そして／又はページ０の一つの単位プログラムループＬｏｏｐ０からページ１のもう一つの単位プログラムループＬｏｏｐ０まで変わることができる。
【００３９】
また、電圧Ｖｐｇｍ、Ｖｖｅｒｉｆｙ、Ｖｐａｓｓ、Ｖｒｅａｄ、及びＶｓｅのデューレーションは、単位プログラムループＬｏｏｐｉ内で変わることができる。また、図１２に示すように、電圧Ｖｐｇｍ、Ｖｖｅｒｉｆｙ、Ｖｐａｓｓ、Ｖｒｅａｄ、及びＶｓｅのデューレーションは、一つの単位プログラムループＬｏｏｐｉからさらに他の単位プログラムループＬｏｏｐｉ＋１まで、そして／又はページ０の一つの単位プログラムループＬｏｏｐ０からページ１のもう一つ単位プログラムループＬｏｏｐ０まで変わることができる。例えば、ページ０のＬｏｏｐ０でＶｓｅのデューレーションがｔ３と示されるのに対し、ページ１のＬｏｏｐ０でＶｓｅのデューレーションは、ｔ４と示される。ここで、ｔ３＞ｔ４である。
【００４０】
実施の形態において、ページ０及びページ１（そして他のページ）は、異なるワードラインに印加される単一レベルでありうる。他の実施の形態において、ページ０及びページ１（そして他のページ）は、同じワードラインのマルチレベルでありうる。
【００４１】
図５Ａ〜図１１と関連して、上述した変形物及び／又は代替物は、図１２に示す実施の形態に適用することもできる。
【００４２】
図１３Ａ〜図１３Ｂは、実施の形態による消去ループを示す。図１３Ａ〜図１３Ｂに示すように、消去ループは、一つあるいはそれ以上の消去単位ループＬｏｏｐｉ（ｉは、１以上の整数）を含むことができる。図１３Ａ〜図１３Ｂに示すように、各単位消去ループＬｏｏｐｉは、消去動作Ｐ１、時間遅延動作Ｐ２、及び／又はベリファイ読み出し動作Ｐ３を含むことができる。実施の形態において、時間遅延動作Ｐ２は、消去動作Ｐ１とベリファイ読み出し動作Ｐ３との間である。実施の形態において、時間遅延動作Ｐ２は、電荷トラップ層で電荷が再分配そして／又は再結合するように時間マージンを許容する。実施の形態において、時間遅延動作Ｐ２の間にプログラムセルのしきい電圧（Ｖｔｈ）は変更することができる。
【００４３】
図１３Ｂに示すように、消去動作Ｐ１は、基板に正の電圧Ｖｅｒａｓｅのパルスを印加することにより、ベリファイ読み出し動作Ｐ３は、メモリセルトランジスタのワードラインに正のベリファイ読み出し電圧Ｖｖｆｙのパルスを印加することにより実行される。
他の実施の形態において、消去動作Ｐ１は、基板に負のプログラム電圧Ｖｐｇｍのパルスを印加することにより、ベリファイ読み出し動作Ｐ３は、メモリセルトランジスタのワードラインに負のベリファイ読み出し電圧Ｖｖｆｙのパルスを印加することにより実行される。
【００４４】
図１４に示すように、時間遅延動作Ｐ２のデューレーションは、１μｓ〜９００ｍｓと類似するか、又はその間のあるデューレーションでありうる。
【００４５】
図１５は、実施の形態による消去ループを示す。図１５に示すように、消去ループは、一つあるいはそれ以上の単位消去ループＬｏｏｐｉ（ｉは、１以上の整数）を含むことができる。図１５に示す実施の形態において、各単位消去ループＬｏｏｐｉは、消去動作Ｐ１１、時間遅延動作Ｐ１２、及び／又はベリファイ読み出し動作Ｐ１３を含むことができる。実施の形態において、時間遅延Ｐ１２は、消去動作Ｐ１１後、そしてベリファイ読み出し動作Ｐ１３後であってもよい。実施の形態において、時間遅延動作Ｐ１２は、電荷トラップ層で電荷が再分配そして／又は再結合するように時間マージンを許容する。実施の形態において、時間遅延動作Ｐ１２の間にプログラムセルのしきい電圧（Ｖｔｈ）は変更することができる。
【００４６】
図１３Ｂと同様に、消去動作Ｐ１１は、基板に正の電圧Ｖｅｒａｓｅのパルスを印加することにより、ベリファイ読み出し動作Ｐ１３は、メモリセルトランジスタのワードラインに正のベリファイ読み出し電圧Ｖｖｆｙのパルスを印加することにより実行される。
【００４７】
図１６に示すように、時間遅延動作Ｐ５２のデューレーションは、１μｓ〜９００ｍｓと類似するか、又はその間のあるデューレーションでありうる。
【００４８】
図１７Ａ〜図１７Ｂは、実施の形態による消去ループを示す。図１７Ａ〜図１７Ｂに示すように、消去ループは、一つあるいはそれ以上の単位消去ループＬｏｏｐｉ（ｉは、１以上の整数）を含むことができる。図１７Ａ〜図１７Ｂに示す実施の形態において、各単位消去ループＬｏｏｐｉは、消去動作Ｐ２１、ソフトプログラム動作Ｐ２２、及び／又はベリファイ読み出し動作Ｐ２３を含むことができる。実施の形態において、ソフトプログラム動作Ｐ２２は、消去動作Ｐ２１とベリファイ読み出し動作Ｐ２３との間であってもよい。実施の形態において、ソフトプログラム動作Ｐ２２は、電荷トラップ層で電荷が再分配そして／又は再結合することを加速する。実施の形態において、ソフトプログラム動作Ｐ２２に提供された電圧（又は電界）は、消去動作Ｐ１１に提供された電圧（又は電界）より小さくてもよい。
【００４９】
図１７Ｂに示すように、消去動作Ｐ２１は、基板に正のプログラム電圧Ｖｅｒａｓｅのパルスを印加することにより、ベリファイ読み出し動作Ｐ２３は、メモリセルトランジスタのワードラインに正のベリファイ読み出し電圧Ｖｖｆｙのパルスを印加することにより、ソフトプログラム動作Ｐ２２は、メモリセルトランジスタのワードラインに正のプログラム電圧Ｖｓｐのパルスを印加することにより実行される。
【００５０】
実施の形態において、消去動作Ｐ２１は、基板に正の消去電圧Ｖｅｒａｓｅのパルスを印加することにより、ソフトプログラム動作Ｐ２２は、メモリセルトランジスタの基板に負のソフトプログラム電圧Ｖｓｐのパルスを印加することにより実行される。
【００５１】
実施の形態において、消去動作Ｐ２１は、基板に負の消去電圧Ｖｅｒａｓｅのパルスを印加することにより、ソフトプログラム動作Ｐ２２は、メモリセルトランジスタのワードラインに負のソフトプログラム電圧Ｖｓｐのパルスを印加することにより実行される。
【００５２】
実施の形態において、消去動作Ｐ２１は、ワードラインに負の消去電圧Ｖｅｒａｓｅのパルスを印加することにより、ソフトプログラム動作Ｐ２２は、メモリセルトランジスタのワードラインに正のソフトプログラム電圧Ｖｓｐのパルスを印加することにより実行される。
実施の形態において、図３の制御ロジック及び高電圧発生器は、ＮＡＮＤフラッシュアレイのメモリセルトランジスタにパルスＶｓｐを供給することができる。
【００５３】
図１８は、図１７の消去動作Ｐ２１の間に電界の方向の一例を示す。図１８に示すように、正の消去電圧Ｖｅｒａｓｅが基板に印加されるとき、電界は、基板から制御ゲート方向に向う。
【００５４】
図１９は、図１７のソフトプログラム動作Ｐ２２に対した電界の方向を示す。図１９に示すように、正のソフトプログラム電圧Ｖｓｐが制御ゲートに印加されるとき、電界は、制御ゲートから基板方向に向う。
【００５５】
図２０は、単位消去ループＬｏｏｐｉの実施の形態をさらに詳細に示す。図２０に示すように、Ｌｏｏｐ０は、消去動作、ソフトプログラム動作及び／又はベリファイ読み出し動作を含むことができる。図９に示すように、消去電圧Ｖｅｒａｓｅは、基板に印加されうるのに対し、ソフトプログラムＶｓｐ及びベリファイ電圧Ｖｖｅｒｉｆｙは、すべてのワードラインに印加される。
【００５６】
図２０に示すように、電圧Ｖｅｒａｓｅ、Ｖｖｅｒｉｆｙ、及びＶｓｐの振幅は、単位プログラムループＬｏｏｐｉ内で変わることができる。また、電圧Ｖｅｒａｓｅ、Ｖｖｅｒｉｆｙ、及びＶｓｐの振幅は、一つの単位プログラムループＬｏｏｐｉからもう一つの単位プログラムループＬｏｏｐｉ＋１まで、そして／又はページ０の一つの単位消去ループＬｏｏｐ０からページ１のもう一つの単位消去ループＬｏｏｐ０まで変わることができる。
【００５７】
また、電圧Ｖｅｒａｓｅ、Ｖｖｅｒｉｆｙ、及びＶｓｐのデューレーションは、単位消去ループＬｏｏｐｉ内で変わることができる。また、図２０に示すように、電圧Ｖｅｒａｓｅ、Ｖｖｅｒｉｆｙ、及びＶｓｐのデューレーションは、一つの単位消去ループＬｏｏｐｉからもう一つの単位プログラムループＬｏｏｐｉ＋１まで、そして／又はページ０の一つの単位消去ループＬｏｏｐ０からページ１のもう一つの単位消去ループＬｏｏｐ０まで変わることができる。例えば、ページ０のＬｏｏｐ０でＶｓｐのデューレーションは、ｔ１と示されるのに対し、ページ１のＬｏｏｐ０でＶｓｐのデューレーションは、ｔ２と示される。ここで、ｔ１＞ｔ２である。
【００５８】
実施の形態において、ページ０及びページ１（そして他のページ）は、互いに異なるワードラインに印加される単一レベルでありうる。他の実施の形態において、ページ０及びページ１（そして他のページ）は、同じワードラインのマルチレベルでありうる。
【００５９】
図１３Ａ〜図１９と関連して、上述した変形物及び／又は代替物は、図２０に示す実施の形態に適用することもできる。
【００６０】
図２１は、実施の形態によるプログラム又は消去ループＬｏｏｐ０〜Ｌｏｏｐｉを示す。図２１に示すように、一つの単位プログラムループＬｏｏｐ０は、時間遅延動作ＴＤを含むことができ、もう一つの単位プログラムループＬｏｏｐ１は、ソフト消去動作ＳＥを含むことができる。同様に、一つの単位消去ループＬｏｏｐ０は、時間遅延動作ＴＤを含むことができ、もう一つの単位消去ループＬｏｏｐ１は、ソフトプログラム動作ＳＰを含むことができる。プログラム又は消去ループにおいて、時間遅延動作ＴＤ及びソフト消去動作ＳＥ／ソフトプログラム動作ＳＰを交互に適用することができる。実施の形態において、第１動作は、時間遅延動作ＴＤ又はソフト消去動作ＳＥ／ソフトプログラム動作ＳＰのうちの何れか一つでありうる。
【００６１】
図２２は、実施の形態によるプログラム又は消去ループＬｏｏｐ０〜Ｌｏｏｐｉを示す。図２２において、時間遅延動作又はソフトプログラム／消去動作は、ベリファイ読み出し動作後である。図２２に示すように、一つの単位プログラムループＬｏｏｐ０は、時間遅延動作ＴＤを含むことができ、もう一つの単位プログラムループＬｏｏｐ１は、ソフト消去動作ＳＥを含むことができる。同様に、一つの単位消去ループＬｏｏｐ０は、時間遅延動作ＴＤを含むことができ、もう一つの単位消去ループＬｏｏｐ１は、ソフトプログラム動作ＳＰを含むことができる。プログラム又は消去ループのすべてにおいて、時間遅延動作ＴＤとソフト消去動作ＳＥ／ソフトプログラム動作ＳＰとが交互に適用可能である。実施の形態において、第１動作は、時間遅延動作ＴＤ又はソフト消去動作ＳＥ／ソフトプログラム動作ＳＰのうち、何れか一つでありうる。
【００６２】
図２３は、実施の形態によるプログラム又は消去ループＬｏｏｐ０〜Ｌｏｏｐｉを示す。図２３において、一つの単位プログラムループは、時間遅延動作及びソフト消去動作を含むことができる。同様に、一つの単位消去ループは、時間遅延動作及びソフトプログラム動作のすべてを含むことができる。
【００６３】
図２３に示すように、一つの単位プログラムループＬｏｏｐ０は、時間遅延動作ＴＤとソフト消去動作ＳＥを含むことができる。同様に、一つの単位消去ループＬｏｏｐ０は、時間遅延動作ＴＤとソフトプログラム動作ＳＰとを含むことができる。
【００６４】
図２４は、実施の形態によるプログラム又は消去ループＬｏｏｐ０〜Ｌｏｏｐｉを示す。図２４において、一つの単位プログラムループは、時間遅延動作及びソフト消去動作を含むことができる。同様に、一つの単位消去ループは、時間遅延動作とソフトプログラム動作をすべて含むことができる。図２４において、時間遅延動作又はソフトプログラム／消去動作は、ベリファイ読み出し動作以後である。
【００６５】
実施の形態において、時間遅延を印加することは、待機すること、例えば、もう一つの電圧が印加される前にワードライン上に与えられた遅延時間の間に意図的に待機することを意味する。実施の形態において、時間遅延を印加することは、パルスや電圧が不揮発性メモリの状態及び／又は動作を変更させる意図的に印加されたパルスではないということを意味する。
【００６６】
実施の形態において、電荷格納層は、何れか一つの電荷格納層、例えばフローティングゲートや電荷トラップ層でありうる。
図５Ａ〜図２０と関連して、上述した変形物及び／又は代替物は、図２１〜図２４に示す実施の形態に適用されることができる。
【００６７】
図２５は、実施の形態によるＮＯＲフラッシュメモリを示す。図２５に示すように、ＮＯＲフラッシュメモリは、メモリアレイ１１００、Ｘ−選択器１２００、Ｙ−選択器１３００、ＳＡ＆ＷＤ１４００、Ｉ／Ｏインタフェース１５００、そのようなものあるいは制御ロジック１６００を備えることができる。
【００６８】
図２６は、実施の形態によるスタックフラッシュメモリを示す。実施の形態によるフラッシュメモリ装置は、３次元的に配列されたメモリセルを含むことができる。メモリセルは、ＭＯＳトランジスタの形成のために半導体基板として使用される複数の積層された半導体層を含むことができる。説明の便宜のために、単に２個の半導体層（例えば、第１半導体層１００′及び第２半導体層２００′）が図２６に示されるが、２個以上の半導体層であってもよい。
【００６９】
実施の形態によると、第１半導体層１００′は、単一結晶のシリコンウエハとし、第２半導体層２００′は、第１半導体層１００′（例えば、ウエハ）をシード層として使用するエピタキシャルプロセスにより形成された単一結晶のシリコンエピタキシャル層としてもよい。エピタキシャルプロセスを利用して半導体ウエハ上にエピタキシャル半導体層を形成する従来のいかなる方法も、実施の形態のために利用することができる。
【００７０】
実施の形態によると、半導体層１００′、２００′は、大概同じ構造を有するセルアレイを有することができる。したがって、メモリセルは、マルチ層からなるセルアレイを構成することができる。マルチ層からなる配列による説明の複雑さを避けるために、ゲート構造、共通ソースラインＣＳＬ、ビットラインプラグ、及び不純物領域のようなセルアレイの各構成要素を説明するための表示法がまず定義されるであろう。各構成要素の垂直位置を説明するために、構成要素が配列された半導体層１００′、２００′の順序が構成要素名称後の括弧内に付されている。例えば、ＧＳＬ１及びＳＳＬ２は、それぞれ第１半導体層１００′上に形成されたグラウンド選択ライン、そして第２半導体層２００′上に形成されたストリング選択ラインを示す。
【００７１】
半導体層１００′、２００′のそれぞれは、周知の装置絶縁層パターン１０５、２０５により定義された活性領域を含むことができる。活性領域は、一方向に互いに並列に形成することができる。装置絶縁層パターン１０５、２０５は、シリコンオキサイド（ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）を含む絶縁物質、及び電気的に絶縁された活性領域で形成することができる。
【００７２】
１対の選択ラインＧＳＬ及びＳＳＬ及びＭワードラインＷＬを含むゲート構造は、各半導体層１００′、２００′上に配置することができる。ソースプラグ５００′は、ゲート構造の一側に配置することができ、ビットラインプラグ４００′は、ゲート構造の他側に配置することができる。ビットラインプラグ４００′は、ワードラインＷＬを横切るＮビットラインＢＬにそれぞれ接続することができる。実施の形態において、ビットラインＢＬは、ワードラインＷＬを横切って最上の半導体層（例えば、図２６において第２半導体層２００′）上に形成される。ビットラインＢＬの数Ｎは、１より大きい定数でありえ、８の倍数でありうる。
【００７３】
ワードラインＷＬは、選択ラインＧＳＬ及びＳＳＬの間に配置することができる。一つのゲート構造を構成するワードラインＷＬの数Ｍは、１より大きい定数でありえ、８の倍数でありうる。選択ラインＧＳＬ及びＳＳＬのうちの何れか一つは、共通ソースラインＣＳＬとメモリセルとの間の電気接続を制御するグラウンド選択ラインＧＳＬとして使用することができ、残りの選択ラインは、ビットラインとメモリセルとの間の電気接続を制御するストリング選択ラインＳＳＬとして使用することができる。
【００７４】
不純物領域は、選択ラインとワードラインとの間、そしてワードライン間の活性領域に形成することができる。実施の形態において、それぞれのグラウンド選択ラインＧＳＬ１及びＧＳＬ２の両側に形成された不純物領域１１０Ｓ、２１０Ｓは、ソースプラグ５００′を介して共通ソースラインＣＳＬに接続したソース電極として使用することができる。ストリング選択ラインＳＳＬ１、ＳＳＬ２の両側に形成された不純物領域１１０Ｄ、２１０Ｄは、ビットラインプラグ４００を介してビットラインＢＬに接続したドレイン電極として使用することができる。また、ワードラインＷＬの両側に形成された不純物領域１１０Ｉ、２１０Ｉは、メモリセルを直列に接続する内部不純物領域として使用することができる。
【００７５】
実施の形態によると、ソースプラグ５００′は、第１及び第２半導体層１００′、２００′に形成することができ、ソース電極として使用することができる不純物領域１１０Ｓ、２１０Ｓ（以下、第１及び第２ソース領域とする）を第１及び第２半導体層１００′、２００′に電気的に接続することができる。したがって、第１及び第２領域１１０Ｓ、２１０Ｓは、半導体層１００′、２００′と等電位を形成する。
【００７６】
実施の形態によると、図２６に示すように、ソースプラグ５００′は、第２半導体層２００′及び第２ソース領域２１０Ｓを貫通し、電気的な接続のために第１ソース領域１１０Ｓに接続される。実施の形態において、ソースプラグ５００′のそれぞれは、第２半導体層２００及び第２ソース領域２１０Ｓの内壁と直接接触する。
上述した消去及びプログラム方法（又は書き込み方法）の実施の形態は、図２６のスタックフラッシュ構造に適用することができる。
【００７７】
図２７は、実施の形態によるフィン−フラッシュメモリ（ｆｉｎ−ｆｌａｓｈ  ｍｅｍｏｒｙ）を示す。図２７に示すように、フィン−タイプ構造、半導体基板は、複数の領域を有するように定義することができる。例えば、半導体基板は、セル領域Ａ、周辺領域Ｃ、及びセル領域Ａと周辺領域Ｃとの間の境界領域Ｂに分離することができる。セル領域Ａは、メモリトランジスタが形成される部分であってもよく、周辺領域Ｃは、メモリトランジスタの動作を制御するために周辺回路装置が形成される部分であってもよい。境界領域Ｂは、領域Ａ及びＣを区別するために使用することができる。例えば、境界領域Ｂは、セル及び周辺領域Ａ、Ｃのエッジを含む部分と定義することができる。
【００７８】
第１装置絶縁フィルム１１０ａは、半導体基板の第１領域、例えば、セル領域Ａに提供することができ、第２装置絶縁フィルム１１０ｂ、１１０ｃは、第２領域、例えば、境界領域Ｂ及び／又は周辺領域Ｃに提供することができる。第１装置絶縁フィルム１１０ａは、半導体基板の表面から与えられた深さ分だけ凹んだ形状に形成することができ、その結果、フィン−タイプの第１活性領域１１５ａが定義される。第２装置絶縁フィルム１１０ｂ、１１０ｃは、半導体基板の表面上にあるように提供しても、又はその表面から突出するようにしてもよく、その結果、プレーン−タイプ（ｐｌａｎｅ−ｔｙｐｅ）の第２活性領域１１５ｂ、１１５ｃが定義される。第１装置絶縁フィルム１１０ａ及び第２装置絶縁フィルム１１０ｂ、１１０ｃは同じ底深さを有するように示されているが、互いに異なる底深さを有するようにすることができる。
【００７９】
第１活性領域１１５ａは、それの上部及び側面が第１装置絶縁フィルム１１０ａから露出しているから、３次元形状を有することができる。これに対し、第２活性領域１１５ｂ、１１５ｃは、それらの上部面が第２装置絶縁フィルム１１０ｂ、１１０ｃから露出しているから１次元形状を有することができる。第１装置絶縁フィルム１１０ａの凹んでいる部分の深さは、第１活性領域１１５ａの露出した側面の深さを判断するのに利用される要素としてもよく、装置の要求された特性に応じて制御することができる。
【００８０】
トンネルオキサイドフィルム（ｔｕｎｎｅｌ  ｏｘｉｄｅ  ｆｉｌｍ）１３０、格納ノードフィルム１３５、ブロッキングオキサイドフィルム（ｂｌｏｃｋｉｎｇ  ｏｘｉｄｅ  ｆｉｌｍ）１４０、及び／又は制御電極１４５は、メモリトランジスタを形成するためにセル領域Ａに形成されるか、又は領域Ａ、Ｂに提供することができる。格納ノードフィルム１３５は、トンネルオキサイドフィルム１３０上に提供することができ、装置絶縁フィルム１１５ａ、１１５ｂ上に延びることができる。ブロッキングオキサイドフィルム１４０は、格納ノードフィルム１３５上にそしてブロッキングオキサイドフィルム１４０上に活性領域１１５ａ、１１５ｂを横切って提供することができる。
【００８１】
セル領域Ａにおいてメモリトランジスタは、フィン−タイプ構造を有することができ、第１活性領域１１５ａを各ビットラインの一部として、そして制御ゲート電極１４５を各ワードラインの一部として使用することができる。これは、第１活性領域１１５ａの上部面及び側面をチャネル領域として使用されうるようにする。プレーン−タイプトランジスタは、周辺領域Ｃに提供することができる。例えば、プレーン−タイプトランジスタは、周辺領域Ｃ上にあるゲートオキサイドフィルム１３０ｃとゲートオキサイドフィルム１３０ｃ上にあるゲート電極１４５ｃとを含むことができる。
【００８２】
上述した消去及びプログラム方法（又は書き込み方法）の実施の形態は、図２７のフィン−タイプ構造に適用することができる。
【００８３】
図２８は、実施の形態によるソース及びドレインのないフラッシュメモリを示す。図２８に示すように、図２８は、ソース／ドレインのないフラッシュ構造、グラウンド選択トランジスタ、ストリング選択トランジスタ、及び半導体基板５０で定義された活性系に形成されたセルトランジスタを示す。ストリング選択ラインＳＳＬ、グラウンド選択ラインＧＳＬ、及びワードラインＷＬ０〜ＷＬ３１は、活性系を横切って配列することができる。ビットラインＢＬは、ビットライン接触ＤＣを介してストリング選択ラインＳＳＬ側に置かれたソース／ドレイン領域に接続することができる。各ワードラインは、ゲート電極と活性系との間に挿入された電荷格納層６４を含むことができる。ＳＯＮＯＳ構造において電荷格納層６４は、フローティングゲート、又は電荷格納絶縁層で形成することができる。または、電荷格納層６４は、半導体又は金属ナノ−結晶体層で構成することができる。
【００８４】
グラウンド選択ラインＧＳＬの両側にソース／ドレイン領域６２ｇ及びストリング選択ラインＳＳＬの両側に形成されたソース／ドレイン領域６２ｇは、基板の反対の導電性がある拡散層で形成されたＰＮ−接合ソース／ドレイン領域の種類であってもよい。ワードラインＷＬ０〜ＷＬ３１間のソース／ドレイン領域は、典型的なＰＮ接合タイプで形成することができず、反転層、又は系効果ソース／ドレイン領域の形態で形成することができる。反転層は、隣接ワードラインに印加された電圧から誘導された系を取り囲むことによって発生する。実施の形態において、トランジスタのチャネル及びソース／ドレイン領域に対応する活性系は、強化された電荷移動性を有するように形成されることができ、それによってそれらは系効果ソース／ドレイン領域の構造を採択することによって、オン−電流（ｏｎ−ｃｕｒｒｅｎｔ）の不足を補償することができる。
【００８５】
図２９は、実施の形態によるＮＯＲフラッシュメモリを示す。図２９に示すように、ＮＯＲフラッシュメモリ装置４０００は、セルアレイ４１０、行選択器４４０、及び／又は列選択器４５０を含むことができる。
【００８６】
セルアレイ４１０は、複数のバンクＢＫ１〜ＢＫｎで構成することができる。各バンクは、複数のセクタＳＣ１〜ＳＣｍを含むことができ、それぞれは、消去単位として使用される。各セクタは、複数のワードライン及びビットラインに接続した複数のメモリセル（図示せず）で構成されることができる。全体ＮＯＲフラッシュメモリ装置４０００が簡単にかつ明確に示されるように、出力ライン及び出力回路は、図２９に示されていない。
【００８７】
行選択器４４０は、行アドレスＸＡに応答して一つのワードラインを選択することができる。列選択器４５０は、列アドレスＹＡに応答してすべてのバンクに対して１６ビットラインを選択することができる。セルアレイ４１０、行選択器４４０、及び列選択器４５０と関連した構造及び動作は、図３０を参照してさらに詳細に説明される。
【００８８】
ＮＯＲフラッシュメモリ装置４０００は、またデータ入力バッファ４２０、プログラムドライバ４３０、及び／又は制御部４７０を含むことができる。データ入力バッファ４２０は、バンクの個数と同じ１６ビットのプログラムデータを並列に受信することができる。プログラムデータは、入力バッファ４２０の単位バッファＩＢ１〜ＩＢｎに１６ビット単位で格納されることができる。単位バッファＩＢ１〜ＩＢｎは、データラッチ信号ＤＬｊ（ｎに対してｊ＝１）の制御により交互に動作される。例えば、ＤＬ１がハイレベルであると、第１単位バッファＩＢ１は、１６データビットを並列に受信する。受信されたデータは、第１単位バッファＩＢ１に一時的に維持することができる。プログラム選択信号ＰＳＥＬがハイレベルであるとき、データ入力バッファ４２０は、単位バッファＩＢ１〜ＩＢｎに維持されたデータを同時にプログラムドライバ４３０にダンプ（ｄｕｍｐ）することができる。
【００８９】
制御部４７０は、プログラム選択信号Ｐｓｅｌ及びデータラッチ信号ＤＬｊをデータ入力バッファ４２０に印加することができる。データ入力バッファ４２０は、制御部４７０の制御によりバンクの個数又はそれより少なくプログラムデータを１６ビット単位で交互に又は順次受信することができる。
【００９０】
プログラムドライバ３０は、データ入力バッファ４２０に格納されたプログラムデータパケットＤＢ１ｉ〜ＤＢｎｉ（例えば、ｉ＝１〜１６）に応答して、プログラム電圧をビットラインパケットＢＬ１ｉ〜ＢＬｎｉ（例えば、ｉ＝１〜１６）の中から選択されたビットラインに同時に印加することができる。プログラムドライバは、単位バッファＩＢ１〜ＩＢｎに対応する単位ドライバＰＤ１〜ＰＤｎを含むことができる。プログラムドライバ４３０は、（内部）電源ソース電圧より大きい外部電源ソースから高電圧ＶＰＰが供給されることができる。外部ソースからの高電圧ＶＰＰは、プログラム動作でドレイン電圧及び選択されたセルトランジスタのセル電流を供給するために使用することができる。他の方法として、ＮＯＲフラッシュメモリ装置に埋め込まれたチャージポンプ回路（図示せず）を使用することによって、内部的に高電圧ＶＰＰを供給することが可能である。
【００９１】
ＮＯＲフラッシュメモリ装置４０００は、またフェイル感知器４６０を備えることができる。フェイル感知器は、セルアレイ４１０に格納されたデータを感知し、該感知データをデータ入力バッファ４２０に格納されたプログラムデータと比較することによって、プログラムの失敗を検出する。フェイル感知器４６０は、セルアレイ４１０のすべてのバンクにより共有される。
【００９２】
図２９に示すように、ＮＯＲフラッシュメモリ装置４０００は、コマンド信号ＣＭＤ、アドレス信号ＡＤＤ、データＤＱｉ、及び高電圧ＶＰＰを受信することができる。例えば、この信号は、ホスト装置又はメモリコントローラから供給することができる。
【００９３】
図３０は、図２９に示す、行及び列選択器、そして周辺装置と関連した一例として、第１バンクＢＫ１の回路パターンを示す。行選択器４４０は、複数の行デコーダＲＤ１〜ＲＤｍを含むことができ、列選択器４５０は、複数の列デコーダＣＤ１〜ＣＤｍを含むことができる。行及び列デコーダの対は、セクターＳＣ１〜ＳＣｍのそれぞれに対応する。列選択器４５０は、第１バンクＢＫ１に対応するように配列されたグローバル列デコーダＧＣＤ１で構成することができる。
【００９４】
図３０に示すように、複数のセクターＳＣ１〜ＳＣｍで構成された第１バンクＢＫ１において、各セクタは、消去単位を形成し、第１セクターＳＣ１は、選択されたメモリセルＭＣに割り当てられたワードラインを駆動するための行デコーダＲＤ１及びグローバルビットライン（例えば、ＧＢＬ１に割り当てられたビットラインＢＬ１〜ＢＬｋを選択するための列デコーダに接続される。メモリセルＭＣは、実施の形態によって形成することができる。グローバルビットラインは、１６個で代表的に配列され、したがってグローバルビットラインＧＢＬ１〜ＧＢＬ１６のそれぞれは、すべてのセクタにあるそれらの対応する列ゲートトランジスタを介してビットラインＢＬ１〜ＢＬｋ（グローバルビットラインと比較してローカルビットラインと呼ばれる）と接続される。列ゲートトランジスタは、それに対応する列デコーダにより制御される。他のセクタは、第１セクタＳＣ１と同じ接続構造で配列することができる。
【００９５】
グローバルビットラインＧＢＬ１〜ＧＢＬ１６は、プログラムドライバ３０により提供されたビットラインパケットＢＬ１ｉ〜ＢＬｎｉのうちの何れか一つ（例えば、ＢＬ１ｉ）から導くことができ、それぞれは、グローバル列デコーダＧＣＤ１により制御される選択トランジスタＧ１〜Ｇ１６を経由する。その結果、メモリセルアレイは、列に沿ってメモリセルのそれぞれに接続したローカルビットライン及び一つのグループのローカルビットラインにそれぞれ接続したグローバルビットラインを有する階層構造で構成することができる。
【００９６】
図２９〜図３０に示されたＮＯＲフラッシュメモリの動作及びさらに具体的な構造は、周知であるから、さらに具体的な説明は省略する。その代りに、ＮＯＲフラッシュメモリの一例を示している米国特許７，０７２，２１４は、実施の形態に使用することができ、これによってレファレンスとして完全に統合される。
また、本出願において実施の形態が図２９〜図３０と関連した上述した構造を有するＮＯＲフラッシュメモリに限定されないことが理解されるであろう。その代りに、実施の形態は、多様なＮＯＲフラッシュメモリ構造のセルアレイに適用することができる。
【００９７】
図３１は、もう一つの実施の形態を示す。図３１に示すように、図３１は、メモリコントローラ５２０に接続したメモリ５１０を含む。メモリ５１０は、上述したＮＡＮＤフラッシュメモリ又はＮＯＲフラッシュメモリであってもよい。しかしながら、メモリ５１０は、このメモリ構造に限定されず、実施の形態によって形成されたメモリセルを有するいかなるメモリ構造であっても良い。
【００９８】
メモリコントローラ５２０は、メモリ５１０の動作を制御するために、入力信号を供給することができる。例えば、ＮＡＮＤフラッシュメモリの場合に、メモリコントローラ５２０は、コマンドＣＭＤ及びアドレス信号を供給することができる。図２９〜図３０のＮＯＲフラッシュメモリの例において、メモリコントローラ５２０は、ＣＭＤ、ＡＤＤ、ＤＱ及びＶＰＰ信号を供給することができる。メモリコントローラ５２０が受信された制御信号（図示せず）に応じてメモリ５１０を制御することができるということが理解されるであろう。
【００９９】
図３２は、もう一つの実施の形態を示す。図３２に示すように、図３２は、インタフェース５１５に接続したメモリ５１０を含む。メモリ５１０は、上述したＮＡＮＤフラッシュメモリであるか、又はＮＯＲフラッシュメモリでありうる。しかしながら、メモリ５１０は、このメモリ構造に限定されず、実施の形態によって形成されたメモリセルを有する如何なるメモリ構造でもありうる。
【０１００】
インタフェース５１５は、メモリ５１０の動作を制御するために、入力信号（例えば、外部的に発生した）を提供することができる。例えば、ＮＡＮＤフラッシュメモリの場合に、インタフェース５１５は、コマンドＣＭＤ及びアドレス信号を提供することができる。図２９〜図３０のＮＯＲフラッシュメモリの例において、インタフェース５１５は、ＣＭＤ、ＡＤＤ、ＤＱ及びＶＰＰ信号を提供することができる。インタフェース５１５が受信された制御信号（例えば、外部的に発生した、しかしながら図示せず）に基づいてメモリ５１０を制御できるということが理解されるであろう。
【０１０１】
図３３は、もう一つの実施の形態を示す。図３３は、メモリ５１０とメモリコントローラ５２０とがカード５３０として例示されたことを除き、図３１と同様である。例えば、カード５３０は、フラッシュメモリカードのようなメモリカードであってもよい。すなわち、カード５３０は、デジタル、カメラ、パーソナルコンピュータなどのような電子装置を使用するためのある産業標準を満足するカードであってもよい。メモリコントローラ５２０がカード５３０により、もう一つの（例えば、外部）装置から受信された制御信号に基づいてメモリ５１０を制御することができるということが理解されるであろう。
【０１０２】
図３４は、もう一つの実施の形態を示す。図３４は、携帯用装置６０００を示す。携帯用装置６０００は、ＭＰ３プレーヤ、ビデオプレーヤ、コンビネーションビデオ及びオーディオプレーヤなどでもよい。図３４に示すように、携帯用装置６０００は、メモリ５１０及びメモリコントローラ５２０を含む。また、携帯用装置６０００は、エンコーダ及びデコーダ６１０、プレゼンテーション構成要素６２０及びインタフェース６３０を含むことができる。
【０１０３】
エンコーダ及びデコーダ（以下、ＥＤＣとする）６１０によりデータ（ビデオ、オーディオなど）は、メモリコントローラ５２０を介してメモリ５１０に入力され、メモリ５１０から出力されることができる。図３４において破線（ｄａｓｈｅｄ  ｌｉｎｅｓ）により示されているように、データは、ＥＤＣ６１０からメモリ５１０に直接入力され、そして／又はメモリ５１０からＥＤＣ６１０に直接出力されることができる。
【０１０４】
ＥＤＣ６１０は、メモリ５１０に格納するためにデータをエンコードすることができる。例えば、ＥＤＣ６１０は、メモリ５１０に格納するために、オーディオデータ上にＭＰ３エンコードを行うことができる。他の方法で、ＥＤＣ６１０は、メモリ５１０に格納するために、ビデオデータ上にＭＰＥＧエンコード（例えば、ＭＰＥＧ２、ＭＰＥＧ４等）を行うことができる。また、ＥＤＣ６１０は、他のデータフォーマットによって他のタイプのデータをエンコードするための複数のエンコーダを含むことができる。例えば、ＥＤＣ６１０は、オーディオデータのためのＭＰ３エンコーダ及びビデオデータのためのＭＰＥＧエンコーダを含むことができる。
【０１０５】
ＥＤＣ６１０は、メモリ５１０からの出力をデコードすることができる。例えば、ＥＤＣ６１０は、メモリ５１０から出力されたオーディオデータ上にＭＰ３デコードを行うことができる。他の方法で、ＥＤＣ６１０は、メモリ５１０から出力されたビデオデータ上にＭＰＥＧデコード（例えば、ＭＰＥＧ２、ＭＰＥＧ４等）を行うことができる。また、ＥＤＣ６１０は、他のデータフォーマットに応じて他のタイプのデータをデコードするための複数のデコーダを含むことができる。例えば、ＥＤＣ６１０は、オーディオデータのためのＭＰ３デコーダ及びビデオデータのためのＭＰＥＧデコーダを含むことができる。
【０１０６】
ＥＤＣ６１０がデコーダのみを含むことができるということも理解されるであろう。例えば、既にエンコードされたデータは、ＥＤＣ６１０により受信することができ、メモリコントローラ５２０及び／又はメモリ５１０にパスすることもできる。
【０１０７】
ＥＤＣ６１０は、インタフェース６３０を介してエンコードするためのデータを受信するか、又は既にエンコードされたデータを受信することができる。インタフェース６３０は、知られた標準（例えば、ファームウェア、ＵＳＢ等）に従うことができる。インタフェース６３０は、もう一つ以上のインタフェースを含むことができる。例えば、インタフェース６３０は、ファームウェアインタフェース、ＵＳＢインタフェースなどを含むことができる。メモリ５１０からのデータは、インタフェース６３０を介して出力することもできる。
【０１０８】
プレゼンテーション構成要素６２０は、メモリから出力され、そして／又はＥＤＣ６１０によりデコードされたデータをユーザに表示することができる。例えば、プレゼンテーション構成要素６２０は、オーディオデータを出力するためのスピーカージャツク、ビデオデータを出力するためのディスプレイスクリーンなどを含むことができる。
【０１０９】
図３５は、ホストシステム７０００が図３３のカード５３０に接続される実施の形態を示す。実施の形態において、メモリコントローラ５２０がメモリ５１０の動作を制御する  
【０１１０】
図３６は、他の実施の形態を示す。図３６に示すように、システム２０００は、マイクロプロセッサ２１００、ユーザインタフェース２２００、例えば、キーパッド、キーボード、及び／又はディスプレイ、モデム２３００、コントローラ２４００、メモリ２５００及び／又はバッテリ２６００を含むことができる。実施の形態において、システム構成要素のそれぞれは、バス２００１を介して互いに結合することができる。
【０１１１】
コントローラ２４００は、また一つあるいはそれ以上のマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、又は前記と類似した如何なるプロセッサを含むことができる。メモリ２５００は、コントローラ２４００により実行されるデータ及び／又はコマンドを格納するのに使用することができる。メモリ２５００は、上記の実施の形態で説明した如何なるメモリであってもよい。
【０１１２】
モデム２３００は、データをもう一つのシステム、例えば、通信ネットワークにそして／又は通信ネットワークから伝送するのに使用することができる。システム２０００は、ＰＤＡ、携帯用コンピュータ、ウェブタブレット、無線フォン、モバイルフォン、デジタルミュージックプレーヤ、メモリカード、又は情報を送信及び／又は受信する他のシステムのようなモバイルシステムの部分であってもよい。
【０１１３】
図５Ａ〜図２４と関連して上述した変形物及び／又は代替物は、図２５〜図３６に示された実施の形態に適用することもできる。
実施の形態が説明されており、したがって多くの方法により実施の形態が変形されうるということは明らかである。そういう変形物は、実施の形態から逸脱しないものであり、すべてのそういう変形は、付加された請求項の範囲内に含まれるように意図される。
【図面の簡単な説明】
【０１１４】
【図１】ＩＳＰＰ方式を利用した従来のプログラムループを示す図である。
【図２】ＩＳＰＰ方式を利用した従来の消去ループを示す図である。
【図３】実施の形態によるＮＡＮＤフラッシュメモリブロック図である。
【図４】実施の形態によるＮＡＮＤフラッシュメモリ装置のブロックをさらに詳細に示す図である。
【図５Ａ】実施の形態によるプログラムループを示す図である。
【図５Ｂ】実施の形態によるプログラムループを示す図である。
【図６】実施の形態による時間遅延動作のデューレーション（ｄｕｒａｔｉｏｎ）を示す図である。
【図７】実施の形態によるプログラムループを示す図である。
【図８】実施の形態による時間遅延動作のデューレーションを示すである。
【図９Ａ】実施の形態によるプログラムループを示す図である。
【図９Ｂ】実施の形態によるプログラムループを示す図である。
【図１０】実施の形態によるプログラム動作の間に電界の方向の一例を示す図である。
【図１１】実施の形態によるソフト消去動作に対する電界の方向を示す図である。
【図１２】単位プログラムループの実施の形態をさらに詳細に示す図である。
【図１３Ａ】実施の形態による消去ループを示す図である。
【図１３Ｂ】実施の形態による消去ループを示す図である。
【図１４】実施の形態による時間遅延動作のデューレーションを示す図である。
【図１５】実施の形態による消去ループを示す図である。
【図１６】実施の形態による時間遅延動作のデューレーションを示す図である。
【図１７Ａ】実施の形態による消去ループを示す図である。
【図１７Ｂ】実施の形態による消去ループを示す図である。
【図１８】実施の形態による消去動作の間の電界の方向の一例を示す図である。
【図１９】実施の形態によるソフトプログラム動作に対する電界の方向を示す図である。
【図２０】単位消去ループの実施の形態をさらに詳細に示す図である。
【図２１】実施の形態によるプログラム又は消去ループを示す図である。
【図２２】実施の形態によるプログラム又は消去ループを示す図である。
【図２３】実施の形態によるプログラム又は消去ループを示す図である。
【図２４】実施の形態によるプログラム又は消去ループを示す図である。
【図２５】実施の形態によるＮＯＲフラッシュメモリを示す図である。
【図２６】実施の形態によるスタックフラッシュメモリを示す図である。
【図２７】実施の形態によるフィン−フラッシュメモリを示す図である。
【図２８】実施の形態によるソース及びドレインのないフラッシュメモリを示す図である。
【図２９】実施の形態によるＮＯＲフラッシュメモリを示す図である。
【図３０】図３０に示す第１バンクの回路パターンの一例を示す図である。
【図３１】実施の形態によるメモリコントローラを含むもう一つの実施の形態を示す図である。
【図３２】実施の形態によるインタフェースを含むもう一つの実施の形態を示す図である。
【図３３】実施の形態によるメモリカードの一例を示す図である。
【図３４】実施の形態による携帯用装置の一例を示す図である。
【図３５】実施の形態によるメモリカード及びホストシステムの一例を示す図である。
【図３６】実施の形態によるシステムの一例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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