(57)【特許請求の範囲】
【請求項１】
クロック信号のそれぞれの周期内での立ち上がりタイミングを指定する立ち上がりタイミング信号および立ち下がりタイミングを指定する立ち下がりタイミング信号の入力を受け、前記クロック信号の１周期内をｎ（ｎは２以上の整数）分割した０からｎ−１までのそれぞれの単位時間の期間の論理値を有する無調整パルスデータを生成する無調整パルスデータ生成回路と、
前記単位時間を単位とした遅延時間を指定する０からｎ−１までの範囲の遅延時間信号ＤＥＬＡＹの入力を受け、クロック信号のそれぞれの周期内で、０からＤＥＬＡＹ−１までの期間は直前の周期内の前記無調整パルスデータのｎ−ＤＥＬＡＹからｎ−１までの期間の論理値を、ＤＥＬＡＹからｎ−１までの期間は現在の周期内の前記無調整パルスデータの０から（ｎ−１）−ＤＥＬＡＹまでの論理値を有する遅延パルスデータを生成する遅延パルスデータ生成回路とを備えたことを特徴とするパルス生成回路。
【請求項２】
前記遅延パルスデータ生成回路が、前記０からｎ−１までの単位時間の期間ごとに、マルチプレクサをツリー状に接続して構成され、
初段のマルチプレクサのそれぞれでは、前記直前の周期内の無調整パルスデータの１つの期間の論理値と前記現在の周期内の無調整パルスデータの対応する期間の論理値との一方が、前記遅延時間ＤＥＬＡＹの最上位ビットの論理値に応じて選択され、
次段以降の各段のマルチプレクサのそれぞれでは、前段のマルチプレクサの２つが選択した論理値の一方が、前記遅延時間ＤＥＬＡＹの第２以降のビットの論理値に応じて選択されることを特徴とする請求項１記載のパルス生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス生成回路に関し、特に、出力位置遅延機能を有するＰＷＭ（Pulse Width Modulation）パルス生成回路に関する。
【背景技術】
【０００２】
ディジタル方式のＰＷＭパルス生成回路では、クロック信号に同期して入力される、パルスの立ち上がり位置（タイミング）を示す信号ＳＴとパルスの立ち下がり位置を示す信号ＥＮの値を参照して、クロック信号の１周期内における立ち上がり位置および立ち下がり位置が決定されＰＷＭパルスが生成される。例えば、図６に示すようにクロック信号の１周期内を６４分割し、参照した信号ＳＴおよびＥＮの値から６４箇所それぞれの期間でＨ（ハイレベル）とすべきか、Ｌ（ローレベル）とすべきかの判定を行って、クロック信号の１周期に対応するＰＷＭパルスを生成する。
【０００３】
また、同じくクロック信号に同期して入力される、信号ＤＥＬＡＹに応じて遅延された信号ＳＴ，ＥＮの値を参照することで、出力位置が遅延されたＰＷＭパルスを生成する出力位置遅延機能を有するパルス生成回路が知られている。
【０００４】
ところが、信号ＤＥＬＡＹの値によっては、最大１周期分ＰＷＭパルスが遅延される場合がある。この場合、正しいＰＷＭパルスを生成するために、信号ＳＴおよびＥＮの位置がクロック信号の１周期内の６４箇所のうち、どこに位置するかを求めるため場合分けが必要となる。
【０００５】
図７（ａ）〜（ｄ）に、信号ＤＥＬＡＹに応じて、信号ＳＴおよびＥＮについての場合分けを行ったそれぞれのパターン（ｔｙｐｅ０〜３）を示す。
【０００６】
まず、図７（ａ）はｔｙｐｅ０であり、信号ＳＴおよびＥＮの値に信号ＤＥＬＡＹの値が加算された値である、信号ＡＤＤ＿ＳＴおよびＡＤＤ＿ＥＮがともに、現在周期内にある場合を示す。この場合、現在周期において信号ＡＤＤ＿ＳＴおよびＡＤＤ＿ＥＮの双方の値を参照して、ＨのＰＷＭパルスが生成される。
一方、図７（ｂ）はｔｙｐｅ１であり、信号ＡＤＤ＿ＳＴは現在周期内にあるが、信号ＡＤＤ＿ＥＮは次周期にずれている場合を示す。この場合、現在周期においては信号ＡＤＤ＿ＳＴの値を参照して、ＰＷＭパルスの立ち上がりだけが生成される。つまり、現在周期の終了時点においてＰＷＭパルスはＨのままである。
【０００７】
また、前周期の信号ＳＴおよびＥＮ（以下、信号Ｐｒｅ＿ＳＴおよびＰｒｅ＿ＥＮという）に信号ＤＥＬＡＹの値が加算された値である、信号ＡＤＤ＿Ｐｒｅ＿ＳＴおよびＡＤＤ＿Ｐｒｅ＿ＥＮの値を、現在周期において参照する必要が発生する場合もある。
【０００８】
図７（ｃ）はｔｙｐｅ２であり、前周期の信号ＡＤＤ＿Ｐｒｅ＿ＳＴは前周期にあるが、前周期の信号ＡＤＤ＿Ｐｒｅ＿ＥＮの値が現在周期にずれている場合である。この場合、現在周期においては信号ＡＤＤ＿Ｐｒｅ＿ＥＮの値を参照して、ＰＷＭパルスの立ち下がりだけが生成される。つまり、現在周期の開始時点においてＰＷＭパルスはＨのままである。
図７（ｄ）はｔｙｐｅ３であり、前周期の信号ＤＥＬＡＹの値が大きく、前周期の信号ＡＤＤ＿Ｐｒｅ＿ＳＴおよびＡＤＤ＿Ｐｒｅ＿ＥＮの双方が、現在周期にずれている場合である。この場合、現在周期においては信号ＡＤＤ＿Ｐｒｅ＿ＳＴおよびＡＤＤ＿Ｐｒｅ＿ＥＮの値を参照して、ＰＷＭパルスの立ち上がりおよび立ち下がりが生成される。
【０００９】
このように、信号ＳＴおよびＥＮについて、ｔｙｐｅ０〜３の４つの場合分けが必要となる場合の、ＰＷＭパルス生成回路１００のブロック図を図８に示す。ＰＷＭパルス生成回路１００は、ＤＥＬＡＹ加算部１０２、場合分け・６４ビット分生成部１０４、および現在周期・前周期合成部１０６で構成される。
【００１０】
ここで、信号Ｐｒｅ＿ＳＴ［５：０］、Ｐｒｅ＿ＥＮ［５：０］は、前周期の信号ＳＴ［５：０］、ＥＮ［５：０］である。また、信号ＤＥＬＡＹ［５：０］は、信号ＰＷＭｏｕｔ［６３：０］の出力位置を遅延させる信号であり、クロック信号の１周期を６４分割した０から６３までの、１周期の６４分の１の期間を、単位時間として遅延量を指定することができる。
【００１１】
ＤＥＬＡＹ加算部１０２には、クロック信号に同期して、６ビットの信号ＳＴ［５：０］、ＥＮ［５：０］、およびＤＥＬＡＹ［５：０］が入力される。信号ＳＴ［５：０］、ＥＮ［５：０］は、クロック信号に同期して動作するフリップフロップによりクロック信号の１周期分遅延され、信号Ｐｒｅ＿ＳＴおよびＰｒｅ＿ＥＮとして出力される。
また、信号Ｐｒｅ＿ＳＴ［５：０］、Ｐｒｅ＿ＥＮ［５：０］、および、信号ＳＴ［５：０］、ＥＮ［５：０］には、それぞれ、加算器により信号ＤＥＬＡＹ［５：０］が加算され、７ビットの信号ＡＤＤ＿Ｐｒｅ＿ＳＴ［６：０］、ＡＤＤ＿Ｐｒｅ＿ＥＮ［６：０］、および信号ＡＤＤ＿ＳＴ［６：０］、ＡＤＤ＿ＥＮ［６：０］として出力される。つまり、ＤＥＬＡＹ加算部１０２からは、各信号に信号ＤＥＬＡＹの値が加算され、出力位置が遅延された信号が出力される。
【００１２】
続いて、場合分け・６４ビット分生成部１０４には、ＤＥＬＡＹ加算部１０２より出力された７ビットの各信号が入力される。信号ＡＤＤ＿ＳＴ［６：０］およびＡＤＤ＿ＥＮ［６：０］は、ｔｙｐｅ０，１の場合分けを行う場合分け・６４ビット分生成回路１０４ａに入力される。
場合分け・６４ビット分生成回路１０４ａでは、これらの信号ＡＤＤ＿ＳＴ［６：０］およびＡＤＤ＿ＥＮ［６：０］の値に基づいて、前述のｔｙｐｅ０，１の場合について、現在周期のＰＷＭパルスに対応する６４ビットの信号ＰＷＭｃ［６３：０］が出力される。つまり、ＰＷＭｃ［６３：０］は、ｔｙｐｅ０の場合のＰＷＭパルスに対応する信号ＰＷＭ＿ｔｙｐｅ０［Ｎ］と、ｔｙｐｅ１の場合のＰＷＭパルスに対応する信号ＰＷＭ＿ｔｙｐｅ１［Ｎ］（Ｎは０〜６３）との論理和を取ったデータに相当する（後述する、条件式（１）と（２）との論理和に相当）。
【００１３】
同様に、信号ＡＤＤ＿Ｐｒｅ＿ＳＴ［６：０］およびＡＤＤ＿Ｐｒｅ＿ＥＮ［６：０］は、ｔｙｐｅ２，３の場合分けを行う場合分け・６４ビット分生成回路１０４ｂに入力される。
場合分け・６４ビット分生成回路１０４ｂでは、これらの信号ＡＤＤ＿Ｐｒｅ＿ＳＴ［６：０］およびＡＤＤ＿Ｐｒｅ＿ＥＮ［６：０］の値に基づいて、前述のｔｙｐｅ２，３の場合について、前周期のＰＷＭパルスに対応する６４ビットの信号ＰＷＭｐ［６３：０］が出力される。つまり、ＰＷＭｐ［６３：０］は、ｔｙｐｅ２の場合のＰＷＭパルスに対応する信号ＰＷＭ＿ｔｙｐｅ２［Ｎ］と、ｔｙｐｅ３の場合のＰＷＭパルスに対応する信号ＰＷＭ＿ｔｙｐｅ３［Ｎ］（Ｎは０〜６３）との論理和を取ったデータに相当する（後述する、条件式（３）と（４）との論理和に相当）。
【００１４】
現在周期・前周期合成部１０６には、現在周期のデータＰＷＭｃ［６３：０］および前周期のデータＰＷＭｐ［６３：０］が入力される。現在周期のデータＰＷＭｃ［６３：０］および前周期のデータＰＷＭｐ［６３：０］は、現在周期・前周期合成部１０６で合成（例えば、論理和）されることで、遅延パルスデータＰＷＭｏｕｔ［６３：０］が得られる（後述する、条件式（５）に相当）。
【００１５】
ここで、このＰＷＭパルス生成回路１００を条件式で表すと以下の［１］〜［４］のようになる。
［１］ＤＥＬＡＹ加算
ADD_ST＝ST＋DELAY
ADD_EN＝EN＋DELAY
ADD_Pre_ST＝Pre_ST＋DELAY
ADD_Pre_EN＝Pre_EN＋DELAY
【００１６】
［２］場合分け
（ａ）現在周期（２通り）
type0＝（ADD_ST＜＝63）＆（ADD_EN＜＝63）
type1＝（ADD_ST＜＝63）＆（ADD_EN＞＝63）
（ｂ）前周期（２通り）
type2＝（ADD_Pre_ST＜＝63）＆（ADD_Pre_EN＞＝63）
type3＝（ADD_Pre_ST＞＝63）＆（ADD_Pre_EN＞＝63）
【００１７】
［３］６４ビット分生成（Ｎは０〜６３の６４通り）
（ａ）現在周期
PWM_type0[N]＝（type0）＆（ADD_ST＜＝N＆ADD_EN＞＝N）                  …（１）
PWM_type1[N]＝（type1）＆（ADD_ST＜＝N）                               …（２）
（ｂ）前周期
PWM_type2[N]＝（type2）＆（ADD_Pre_EN＞＝64＋N）                       …（３）
PWM_type3[N]＝（type3）＆（ADD_Pre_ST＜＝64＋N＆ADD_Pre_EN＞＝64＋N）  …（４）
【００１８】
［４］現在周期、前周期６４ビットデータ合成（Ｎは０〜６３の６４通り）
PWMout[N]＝PWM_type0[N]｜PWM_type1[N]｜PWM_type2[N]｜PWM_type3[N]      …（５）
（‘｜’は論理和を表す）
式（５）は、式（１）〜（４）のいずれかが成立したときにＨとなる。
【００１９】
上述のように、６４ビット分生成およびデータ合成の条件式は、場合分けの数とデータ合成を合わせて５つであり、１周期を６４分割しているため、３２０（５×６４）の条件式が必要となる。
このように、場合分けが多ければ多い程、ゲート数および回路面積は増大し複雑な回路構成となってしまい、さらにタイミング的にも厳しくなることから、回路の動作速度の向上も望めないという問題があった。
【００２０】
ここで、本発明に関連性のある先行技術文献として、特許文献１がある。
特許文献１には、カウンタを用いてレジスタのビットを、下位および上位から、ならびに中央および中抜きで、順次ＨレベルとすることによりＰＷＭ信号を生成する、ディジタル方式のＰＷＭ信号生成回路が開示されている。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００４−３４５２８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
本発明の目的は、ゲート数を削減し、回路面積を縮小することで動作速度を向上させたパルス生成回路を提供することにある。
【課題を解決するための手段】
【００２３】
上記課題を解決するために、本発明は、クロック信号のそれぞれの周期内での立ち上がりタイミングを指定する立ち上がりタイミング信号および立ち下がりタイミングを指定する立ち下がりタイミング信号の入力を受け、前記クロック信号の１周期内をｎ（ｎは２以上の整数）分割した０からｎ−１までのそれぞれの単位時間の期間の論理値を有する無調整パルスデータを生成する無調整パルスデータ生成回路と、前記単位時間を単位とした遅延時間を指定する０からｎ−１までの範囲の遅延時間信号ＤＥＬＡＹの入力を受け、クロック信号のそれぞれの周期内で、０からＤＥＬＡＹ−１までの期間は直前の周期内の前記無調整パルスデータのｎ−ＤＥＬＡＹからｎ−１までの期間の論理値を、ＤＥＬＡＹからｎ−１までの期間は現在の周期内の前記無調整パルスデータの０から（ｎ−１）−ＤＥＬＡＹまでの論理値を有する遅延パルスデータを生成する遅延パルスデータ生成回路とを備えたことを特徴とするパルス生成回路を提供する。
ここで、前記遅延パルスデータ生成回路が、前記０からｎ−１までの単位時間の期間ごとに、マルチプレクサをツリー状に接続して構成され、
初段のマルチプレクサのそれぞれでは、前記直前の周期内の無調整パルスデータの１つの期間の論理値と前記現在の周期内の無調整パルスデータの対応する期間の論理値との一方が、前記遅延時間ＤＥＬＡＹの最上位ビットの論理値に応じて選択され、
次段以降の各段のマルチプレクサのそれぞれでは、前段のマルチプレクサの２つが選択した論理値の一方が、前記遅延時間ＤＥＬＡＹの第２以降のビットの論理値に応じて選択されることが好ましい。
【発明の効果】
【００２４】
本発明によれば、無調整パルスデータと直前の周期内の無調整パルスデータ（以下、直前無調整パルスデータという）とを組み合わせることにより、より少ないゲート数の回路でＰＷＭパルスを生成することができる。これにより、回路面積を縮小することができ、その結果、高速にＰＷＭパルスを生成することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明に係るパルス生成回路の一例を示すブロック図である。
【図２】本発明に係るＤＥＬＡＹを考慮しない１周期分の無調整パルスを示す説明図である。
【図３】遅延パルスデータ生成回路の１ビット分の一例を示す回路図である。
【図４】遅延パルスデータ生成回路の１ビット分の他の一例を示す回路図である。
【図５】本発明に係る各パルスデータの関係の一例を示すタイミングチャートによる説明図である。
【図６】ＰＷＭパルスの分割例を表す説明図である。
【図７】（ａ）〜（ｄ）は、従来のＰＷＭパルス生成回路の場合分けを示す説明図である。
【図８】従来のＰＷＭパルス生成回路の一例を示すブロック図である。
【発明を実施するための形態】
【００２６】
本発明に係るパルス生成回路を、添付の図面に示す好適実施形態に基づいて以下に詳細に説明する。
【００２７】
図１は、本発明のパルス生成回路の一実施形態を示すブロック図である。
図１に示すパルス生成回路１０は、無調整パルスデータ生成回路１２、直前無調整パルスデータ生成回路１４、および遅延パルスデータ生成回路１６によって構成される。
パルス生成回路１０は、クロック信号に同期して外部から入力される、それぞれ６ビットの、立ち上がりタイミング信号ＳＴ［５：０］、立ち下がりタイミング信号ＥＮ［５：０］、遅延時間信号ＤＥＬＡＹ［５：０］に基づいて、信号ＳＴ［５：０］で指定される立ち上がり位置から信号ＥＮ［５：０］で指定される立ち下がり位置までのハイレベルのＰＷＭパルスに対応するデータを生成し、これを信号ＤＥＬＡＹ［５：０］で指定される所定の時間遅延して遅延パルスデータＰＷＭｏｕｔ［６３：０］を出力する。
【００２８】
ここで、信号ＳＴ［５：０］および信号ＥＮ［５：０］は、それぞれ、生成されるＰＷＭパルスにおいて、クロック信号のそれぞれの周期内での立ち上がりタイミングおよび立ち下がりタイミングを指定する０〜６３までの範囲の信号である。また、遅延時間信号ＤＥＬＡＹ［５：０］は、クロック信号の１周期内を６４分割した、クロック信号の１周期の６４分の１の単位時間を単位とした遅延時間を指定する０〜６３までの範囲の信号である。
【００２９】
つまり、パルス生成回路１０では、６ビットの信号ＳＴ［５：０］，ＥＮ［５：０］，ＤＥＬＡＹに基づいて、１周期が６４ビットのビットデータで表されたＰＷＭパルスの遅延パルスデータＰＷＭｏｕｔ［６３：０］が生成される。
【００３０】
無調整パルスデータ生成回路１２は、信号ＳＴ［５：０］，ＥＮ［５：０］の入力を受け、これらの信号ＳＴ［５：０］，ＥＮ［５：０］の値に基づいて（例えば、値をデコードして）、クロック信号の１周期内、すなわち、生成されるＰＷＭパルスの１周期内を６４分割した０から６３までの、それぞれの単位時間の期間に対応する６４ビットのビットデータの、それぞれの論理値（ＨまたはＬ）を有する６４ビットの無調整パルスデータ［６３：０］を生成する。
【００３１】
無調整パルスデータ生成回路１２では、信号ＳＴ［５：０］，ＥＮ［５：０］だけに基づいて、信号ＤＥＬＡＹ［５：０］により指定された遅延時間が考慮されていない無調整パルスデータ［６３：０］が生成される。これにより、図２に示すように、信号ＳＴ［５：０］，ＥＮ［５：０］はともに現在周期に含まれるため、前周期および次周期を考慮する必要が無くなり、現在周期のみを考慮すればよくなる。その結果、従来技術で問題であった条件式の数を大幅に削減することができる。
【００３２】
直前無調整パルスデータ生成回路１４は、フリップフロップで構成されている。直前無調整パルスデータ生成回路１４には、無調整パルスデータ生成回路１２から出力された無調整パルスデータ［６３：０］が入力される。直前無調整パルスデータ生成回路１４は、クロック信号に同期して、無調整パルスデータ生成回路１２から出力された無調整パルスデータ［６３：０］をフリップフロップにラッチし、これを直前無調整パルスデータ［６３：０］として出力する。
【００３３】
遅延パルスデータ生成回路１６には、無調整パルスデータ生成回路１２から出力された無調整パルスデータ［６３：０］と、直前無調整パルスデータ生成回路１４から出力された直前無調整パルスデータ［６３：０］と、信号ＤＥＬＡＹ［５：０］とが入力される。
遅延パルスデータ生成回路１６は、信号ＤＥＬＡＹ［５：０］の値をＤＥＬＡＹとすると、クロック信号のそれぞれの周期内で、０からＤＥＬＡＹ−１までの期間は、直前無調整パルスデータ［６３：０］の６４−ＤＥＬＡＹから６３までの期間の論理値を、ＤＥＬＡＹから６３までの期間は、現在の周期内の無調整パルスデータ［６３：０］の０から６３−ＤＥＬＡＹまでの論理値を有する遅延パルスデータＰＷＭｏｕｔ［６３：０］を生成する。
【００３４】
ここで、図３に、遅延パルスデータＰＷＭｏｕｔ［６３：０］を生成する遅延パルスデータ生成回路１６のうち、遅延パルスデータＰＷＭｏｕｔ［３１］の生成回路を示す。
ＰＷＭｏｕｔ［３１］の生成回路は、６段のマルチプレクサをツリー状に接続して構成されている。１段目のマルチプレクサには、ＤＥＬＡＹに従って決定される、ＰＷＭｏｕｔ［３１］の論理値に対応する直前無調整パルスデータ［６３：０］および無調整パルスデータ［６３：０］のそれぞれのビットが入力される。また、１〜６段目のマルチプレクサの選択信号として、信号ＤＥＬＡＹ［５：０］のそれぞれのビットが入力される。
【００３５】
例えば、ＤＥＬＡＹ＝３の場合、信号ＤＥＬＡＹ［５：０］＝‘００００１１’（２進数）であるから、ＰＷＭｏｕｔ［３１］として無調整パルスデータ［２８］が出力される。また、ＤＥＬＡＹ＝６０の場合、信号ＤＥＬＡＹ［５：０］＝‘１１１１００’（２進数）であるから、ＰＷＭｏｕｔ［３１］として直前無調整パルスデータ［３５］が出力される。
【００３６】
また、図４に、他の例として遅延パルスデータＰＷＭｏｕｔ［６３］を求める回路を示す。当該回路の動作は、遅延パルスデータＰＷＭｏｕｔ［３１］を求める場合と同じであるが、無調整パルスデータ［６３：０］が、１段目のそれぞれの各マルチプレクサに入力される。
【００３７】
次に、本実施形態に係るパルス生成回路の動作を説明する。
まず、パルスの立ち上がり位置を示す信号ＳＴ［５：０］と、パルスの立ち下がり位置を示す信号ＥＮ［５：０］とが、無調整パルスデータ生成回路１２に入力される。
無調整パルスデータ生成回路１２では、これらの信号ＳＴ［５：０］，ＥＮ［５：０］の値に基づいて（例えば、値がデコードされ）、クロック信号の１周期内、すなわち、生成されるＰＷＭパルスの１周期内を６４分割した０から６３までの、それぞれの単位時間の期間に対応する６４ビットのビットデータの、それぞれの論理値（ＨまたはＬ）を有する無調整パルスデータ［６３：０］が生成され、出力される。
【００３８】
無調整パルスデータ生成回路１２から出力された無調整パルスデータ［６３：０］は、直前無調整パルスデータ生成回路１４に入力される。直前無調整パルスデータ生成回路１４では、クロック信号に同期して、無調整パルスデータ生成回路１２から出力された無調整パルスデータ［６３：０］が、フリップフロップでラッチされ、１周期の後に直前無調整パルスデータ［６３：０］として出力される。つまり、直前無調整パルスデータ［６３：０］は、無調整パルスデータ［６３：０］から１周期分遅れて出力される。
【００３９】
遅延パルスデータ生成回路１６には、無調整パルスデータ生成回路１２から出力された無調整パルスデータ［６３：０］と、直前無調整パルスデータ生成回路１４から出力された直前無調整パルスデータ［６３：０］と、信号ＤＥＬＡＹ［５：０］とが入力される。
【００４０】
遅延パルスデータ生成回路１６では、信号ＤＥＬＡＹの値をＤＥＬＡＹとすると、クロック信号のそれぞれの周期内で、ＤＥＬＡＹ＞＝１のときは、０からＤＥＬＡＹ−１までの期間は、直前無調整パルスデータ［６３：０］の６４−ＤＥＬＡＹから６３までの期間の論理値が、ＤＥＬＡＹから６３までの期間は、現在の周期内の無調整パルスデータ［６３：０］の０から６３−ＤＥＬＡＹまでの論理値を有する遅延パルスデータＰＷＭｏｕｔ［６３：０］が、下記の式（６）によって生成され出力される。ＤＥＬＡＹ＝０のときは、下記の式（７）によって生成され出力される。
【００４１】
ＰＷＭｏｕｔ［DELAY−１：０］＝直前無調整パルスデータ［６３：６４−DELAY］
ＰＷＭｏｕｔ［６３：DELAY］＝無調整パルスデータ［６３−DELAY：０］
すなわち、
ＰＷＭｏｕｔ［６３：０］＝｛無調整パルスデータ［６３−DELAY：０］，
直前無調整パルスデータ［６３：６４−DELAY］｝  （DELAY＞＝１）…（６）
ＰＷＭｏｕｔ［６３：０］＝無調整パルスデータ［６３：０］  （DELAY＝０） …（７）
【００４２】
つまり、パルス生成回路１０では、現在周期の信号ＳＴ，ＥＮに基づいて生成された無調整パルスデータ［６３：０］と、これをクロック信号の１周期分だけ遅延して得られた直前無調整パルスデータ［６３：０］、言い換えると、前周期の信号Ｐｒｅ＿ＳＴ，Ｐｒｅ＿ＥＮに基づいて生成された直前無調整パルスデータ［６３：０］とを、信号ＤＥＬＡＹ［５：０］の値に応じて適宜組み合わせることによって、遅延パルスデータＰＷＭｏｕｔ［６３：０］が生成される。
【００４３】
信号ＤＥＬＡＹの値は、本実施形態の場合、単位時間を単位とする０から６３までの値であるから、ＰＷＭパルスが信号ＤＥＬＡＹ［５：０］に応じて遅延される時間は、クロック信号の１周期分の時間よりも短い。そのため、前述のように、無調整パルスデータ［６３：０］と直前無調整パルスデータ［６３：０］とを、信号ＤＥＬＡＹ［５：０］の値に応じて適宜組み合わせることによって、図８に示す従来のパルス生成回路と同じ遅延パルスデータＰＷＭｏｕｔ［６３：０］を生成することができる。
【００４４】
パルス生成回路１０では、従来のパルス生成回路のように、信号ＤＥＬＡＹ［５：０］の値に応じて、現在周期の信号ＳＴ［５：０］，ＥＮ［５：０］のタイミングが遅延された信号ＡＤＤ＿ＳＴ［６：０］，ＡＤＤ＿ＥＮ［６：０］や、前周期の信号Ｐｒｅ＿ＳＴ［５：０］，Ｐｒｅ＿ＥＮ［５：０］のタイミングが遅延された信号ＡＤＤ＿Ｐｒｅ＿ＳＴ［６：０］，ＡＤＤ＿Ｐｒｅ＿ＥＮ［６：０］を求め、これらの信号に基づいてＰＷＭｏｕｔ［６３：０］を生成するのではない。そのため、回路規模を大幅に削減するとともに、ＰＷＭｏｕｔ［６３：０］の生成を大幅に高速化することができる。
【００４５】
ここで、図５に、無調整パルスデータ、直前無調整パルスデータ、および遅延パルスデータＰＷＭｏｕｔの関係をタイミングチャートにより示す。
図５のタイミングチャートは、無調整パルスデータ［６３：０］、直前無調整パルスデータ［６３：０］および遅延パルスデータＰＷＭｏｕｔ［６３：０］のそれぞれに対応する、無調整パルス、直前無調整パルスおよび遅延パルスの波形を表示したものである。同図の縦軸は、それぞれのパルスの論理値（ＨまたはＬ）、横軸は、それぞれのパルスの時間の流れを表す。
【００４６】
このタイミングチャートには、それぞれのパルスの波形が複数の周期にわたって示されている。それぞれのパルスの１周期内を時間軸方向に沿って６４分割すると、左端が０、右端が６３のデータに相当する論理値となる。また、同図には、ＤＥＬＡＹによって指定される遅延時間に対応する期間が縦線の範囲で示され、これ以外の１周期内の期間が横線の範囲で示されている。
【００４７】
図５に示すように、ＤＥＬＡＹの値が１以上である場合には、ＤＥＬＡＹによって指定される遅延時間に対応する直前無調整パルスデータの縦線範囲と、これ以外の１周期内の期間に対応する無調整パルスデータの横線範囲とを組み合わせることで、遅延パルスデータＰＷＭｏｕｔ［６３：０］を生成することができる。なお、ＤＥＬＡＹの値が０である場合には、無調整パルスデータ［６３：０］をそのまま遅延パルスデータＰＷＭｏｕｔ［６３：０］とすればよい。
【００４８】
ここで、式（６）および（７）を図５のビットの並びと合わせると、下記の式（８）および（９）となる。
【００４９】
ＰＷＭｏｕｔ［０：６３］＝｛直前無調整パルスデータ［６４−DELAY：６３］，
無調整パルスデータ［０：６３−DELAY］｝  （DELAY＞＝１）…（８）
ＰＷＭｏｕｔ［０：６３］＝無調整パルスデータ［０：６３］  （DELAY＝０） …（９）
【００５０】
つまり、遅延パルスデータＰＷＭｏｕｔ［０：６３］は、ＤＥＬＡＹの値が１以上である場合には、直前無調整パルスデータ［６４−DELAY：６３］のビット（論理値：ＤＥＬＡＹの値に相当）が、遅延パルスデータＰＷＭｏｕｔ［０：DELAY−１］のビットとされ、無調整パルスデータ［０：６３−DELAY］のビットが、遅延パルスデータＰＷＭｏｕｔ［DELAY：６３］のビットとされて組み合わされ、出力される。
【００５１】
本発明に係る、パルス生成回路１０を条件式で表すと、以下の［５］〜［７］のようになる。
［５］場合分け
なし
［６］６４ビット分生成（Ｎは０〜６３の６４通り）
無調整パルスデータ［Ｎ］＝（ＳＴ＜＝Ｎ ＆ ＥＮ＞＝Ｎ）              …（１０）
［７］ＤＥＬＡＹ値反映
ＰＷＭｏｕｔ［６３：０］＝｛無調整パルスデータ［６３−DELAY：０］，
直前無調整パルスデータ［６３：６４−DELAY］｝  （DELAY＞＝１）…（６）
ＰＷＭｏｕｔ［６３：０］＝無調整パルスデータ［６３：０］  （DELAY＝０） …（７）
【００５２】
上記の実施形態に示したように、本発明に係るパルス生成回路１０では、場合分けを行う必要がなく、各場合のデータ合成の必要もない。このため、６４ビット分のパルスデータを生成するための条件式は、上記の式（１０）となり、６４の条件式でよく、また、これにＤＥＬＡＹ値を反映させる式（６）および（７）を加えても、従来に比べ少ない条件式で遅延パルスデータＰＷＭｏｕｔを生成することができる。
また、条件式を大幅に減らすことによって回路の複雑化を抑え、ゲート数を削減させること、および回路面積を縮小させることができ、回路の動作速度を向上させることができる。
【００５３】
なお、信号ＳＴ，ＥＮ，ＤＥＬＡＹのビット数ｍ（ｍは１以上の整数）、すなわちクロック信号の１周期内での分割数ｎ（＝２ｍ）（ｎは２以上の整数）は何ら限定されず、必要に応じて適宜変更することができる。
また、無調整パルスデータ生成回路、直前無調整パルスデータ生成回路、および、遅延パルスデータ生成回路の具体的な構成は何ら限定されず、同様の機能を実現する各種構成の回路を採用することができる。
【００５４】
以上、本発明のパルス生成回路について詳細に説明したが、本発明は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよい。
【符号の説明】
【００５５】
１０  パルス生成回路
１２  無調整パルスデータ生成回路
１４  直前の周期内の無調整パルスデータ（直前無調整パルスデータ）生成回路
１６  遅延パルスデータ生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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