(57)【特許請求の範囲】
【請求項１】
絶縁ゲートバイポーラトランジスタと、ドリフト層を有する他の半導体素子とを備えた半導体装置であって、
前記他の半導体素子は、前記他の半導体素子の前記ドリフト層にドリフト電界を発生させる電圧が印加される極性層を前記他の半導体素子の前記ドリフト層の両端側に備えており、
前記絶縁ゲートバイポーラトランジスタのドリフト層と、前記他の半導体素子のドリフト層とが互いに接しており、
前記絶縁ゲートバイポーラトランジスタのエミッタ層と、前記他の半導体素子の一方の前記極性層とが互いに導電的に接続されており、
前記絶縁ゲートバイポーラトランジスタのコレクタ層と、前記他の半導体素子の他方の前記極性層とが互いに導電的に接続されており、
前記絶縁ゲートバイポーラトランジスタのドリフト層の前記他の半導体素子のドリフト層との境界から離れた領域に絶縁層を介して対向する領域上をドリフト方向に沿って延伸する配線部であって、前記絶縁ゲートバイポーラトランジスタがＮチャネル型である場合にはコレクタ側からエミッタ側に向けて電流が流され、前記絶縁ゲートバイポーラトランジスタがＰチャネル型である場合にはエミッタ側からコレクタ側に向けて電流が流される配線部が設けられていることを特徴とする半導体装置。
【請求項２】
前記絶縁ゲートバイポーラトランジスタは横型絶縁ゲートバイポーラトランジスタであり、
前記配線部は、前記絶縁ゲートバイポーラトランジスタのドリフト層上に形成されたフィールド酸化膜上に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記他の半導体素子は横型ダイオードであり、
前記絶縁ゲートバイポーラトランジスタがＮチャネル型である場合には、前記一方の前記極性層はアノード層であるとともに、前記他方の前記極性層はカソード層であり、
前記絶縁ゲートバイポーラトランジスタがＰチャネル型である場合には、前記一方の前記極性層はカソード層であるとともに、前記他方の前記極性層はアノード層であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記配線部は、ゲートポリシリコンの一部が前記フィールド酸化膜上で延伸されてなり、前記絶縁ゲートバイポーラトランジスタのコレクタ電極と短絡されていることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記配線部の長さは、前記絶縁ゲートバイポーラトランジスタのドリフト層のドリフト方向に沿った長さよりも短いことを特徴とする請求項２または３に記載の半導体装置。
【請求項６】
前記絶縁ゲートバイポーラトランジスタが形成された領域と、前記他の半導体素子が形成された領域とが交互に配置されてなる環状領域を備えていることを特徴とする請求項１から５までのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタを備える半導体装置に係り、特に当該絶縁ゲートバイポーラトランジスタのＯＮ特性の向上に関する。
【背景技術】
【０００２】
高圧のインダクタンス負荷を駆動するインバータ回路などには、スイッチング素子としてのＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）と、当該ＩＧＢＴのＯＦＦ時に電流を還流させるためのＦＷＤ（Free Wheeling Diode：還流ダイオード）とが逆並列の関係に接続された半導体素子がよく用いられている。当該半導体素子はＲＣ−ＩＧＢＴ（Reverse Conducting-IGBT：逆導通ＩＧＢＴ）とも呼ばれる。
【０００３】
そして、素子分離された異種デバイスの同時作り込みおよび作製コスト低減などを目的として、係る半導体装置をＳＯＩ（Silicon On Insulator）基板上に作り込み、各デバイスを横型構造とすることが行われている。
【０００４】
図６に、ＳＯＩ基板にＬＩＧＢＴ（Lateral IGBT：横型ＩＧＢＴ）と横型の構造を有するＦＷＤとが一体化して作製された半導体装置の平面レイアウト例を示す（例えば特許文献１参照）。様々なレイアウトパターンのうち、主なパターンのみを概略的に示してある。
【０００５】
ＬＩＧＢＴの素子領域とＦＷＤの素子領域とは互いに隣接している。ＬＩＧＢＴがＮチャネル型である場合に、ＬＩＧＢＴのドリフト層Ｄ１とＦＷＤのドリフト層Ｄ２とは互いに接している。ドリフト層Ｄ１とドリフト層Ｄ２とは同じＮ-層で構成されている。また、ＬＩＧＢＴのＮ+エミッタ層ＥとＦＷＤのアノード層Ａとは互いに導電的に接続されており、ＬＩＧＢＴのＰ+コレクタ層ＣとＦＷＤのカソード層Ｋとは互いに導電的に接続されている。
【０００６】
一般的に知られているように、Ｎチャネル型ＬＩＧＢＴのＯＮ動作において、ゲート・エミッタ間に閾値を超える電圧が印加されると、ゲート絶縁膜直下のＰ層にＮチャネルが形成され、ドリフト層に電子が供給される。コレクタ近傍にはＰコレクタ層とＮバッファ層との接合が存在しており、この接合に生じた空乏層のビルトイン・ポテンシャルが低減されるとコレクタからドリフト層へ正孔が注入されて伝導度変調が起り、ＬＩＧＢＴがＯＮ状態となる。
【０００７】
しかし、図６に示すように、このＯＮ状態への遷移において、Ｎチャネルが形成されてから空乏層へ向って供給される電子ｅのうちドリフト層Ｄ１内のＦＷＤ領域に近い領域を輸送される電子ｅは、低コレクタ電圧時（低コレクタ・エミッタ間電圧時）に、より抵抗の小さな経路を有するＦＷＤのカソード側へ引き寄せられる。これはＬＩＧＢＴとＦＷＤとが隣接する構成における寄生ＭＯＳトランジスタの動作である。従って、その分だけ空乏層のビルトイン・ポテンシャルが低減されにくくなり、コレクタからの正孔の注入開始が遅れる。これにより、図７の特性曲線ｘに示すようにコレクタ電圧Ｖｃがしばらくの間増加し続けても、破線で示す本来の動作に移行せずにＬＤＭＯＳ（Lateral diffused MOS）トランジスタの特性曲線ｚ（横軸をドレイン・ソース間電圧、縦軸をドレイン電流と読み替える）と同様の動作を行うこととなり、コレクタ電流Ｉｃはあまり増加しない。コレクタ電圧Ｖｃがかなり大きくなって始めて、Ｐ+コレクタ層Ｃからの正孔注入が開始され、ＬＩＧＢＴがＯＮ状態へ移行する。このとき、ＬＩＧＢＴは単体で作製されるＩＧＢＴの特性曲線ｙと同様の動作に移るため、コレクタ電圧Ｖｃが減少しながらコレクタ電流Ｉｃが急増する、いわゆるスナップバック現象が生じる。
【０００８】
そこで、図８に示すように、ＬＩＧＢＴ領域とＦＷＤ領域との間に分離トレンチＴを設けて、ドリフト領域を輸送される電子ｅがＦＷＤ領域に入らないようにするなどの対策が考えられている。また、ＬＩＧＢＴ領域とＦＷＤ領域との間が離れるようにレイアウトを行うことにより、ＬＩＧＢＴのドリフト電子がＦＷＤ領域に入りにくいようにすることなども考えられている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−０６１０５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、ＬＩＧＢＴ領域とＦＷＤ領域との間に分離トレンチを設ける場合およびＬＩＧＢＴ領域とＦＷＤ領域との間に離隔距離を設ける場合には、スナップバック現象は抑制されるが、分離トレンチを形成するためのスペースあるいは離隔スペースが別途必要となる。従って、余分なスペースを確保した分だけチップ面積が増大してしまうという問題があった。
【００１１】
本発明は、上記課題を解決するものであり、チップ面積を増大させずにスナップバック現象を抑制することのできる、ＩＧＢＴと他の半導体素子とが一体化して配置された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の局面は、絶縁ゲートバイポーラトランジスタと、ドリフト層を有する他の半導体素子とを備えた半導体装置であって、前記他の半導体素子は、前記他の半導体素子の前記ドリフト層にドリフト電界を発生させる電圧が印加される極性層を前記他の半導体素子の前記ドリフト層の両端側に備えており、前記絶縁ゲートバイポーラトランジスタのドリフト層と、前記他の半導体素子のドリフト層とが互いに接しており、前記絶縁ゲートバイポーラトランジスタのエミッタ層と、前記他の半導体素子の一方の前記極性層とが互いに導電的に接続されており、前記絶縁ゲートバイポーラトランジスタのコレクタ層と、前記他の半導体素子の他方の前記極性層とが互いに導電的に接続されており、前記絶縁ゲートバイポーラトランジスタのドリフト層の前記他の半導体素子のドリフト層との境界から離れた領域に絶縁層を介して対向する領域上をドリフト方向に沿って延伸する配線部であって、前記絶縁ゲートバイポーラトランジスタがＮチャネル型である場合にはコレクタ側からエミッタ側に向けて電流が流され、前記絶縁ゲートバイポーラトランジスタがＰチャネル型である場合にはエミッタ側からコレクタ側に向けて電流が流される配線部が設けられている。
【００１３】
本発明の第２の局面は、上記第１の局面において、前記絶縁ゲートバイポーラトランジスタは横型絶縁ゲートバイポーラトランジスタであり、前記配線部は、前記絶縁ゲートバイポーラトランジスタのドリフト層上に形成されたフィールド酸化膜上に設けられている。
【００１４】
本発明の第３の局面は、上記第２の局面において、前記他の半導体素子は横型ダイオードであり、前記絶縁ゲートバイポーラトランジスタがＮチャネル型である場合には、前記一方の極性層はアノード層であるとともに、前記他方の極性層はカソード層であり、前記絶縁ゲートバイポーラトランジスタがＰチャネル型である場合には、前記一方の極性層はカソード層であるとともに、前記他方の極性層はアノード層である。
【００１５】
本発明の第４の局面は、上記第２の局面または上記第３の局面において、前記配線部は、ゲートポリシリコンの一部が前記フィールド酸化膜上で延伸されてなり、前記絶縁ゲートバイポーラトランジスタのコレクタ電極と短絡されている。
【００１６】
本発明の第５の局面は、上記第２の局面または上記第３の局面において、前記配線部の長さは、前記絶縁ゲートバイポーラトランジスタのドリフト層のドリフト方向に沿った長さよりも短い。
【００１７】
本発明の第６の局面は、上記第１の局面から上記第５の局面までのいずれか１つにおいて、前記絶縁ゲートバイポーラトランジスタが形成された領域と、前記他の半導体素子が形成された領域とが交互に配置されてなる環状領域を備えている。
【発明の効果】
【００１８】
上記第１の局面によれば、絶縁ゲートバイポーラトランジスタがＮチャネル型である場合にはドリフト層中をエミッタ側からコレクタ側に輸送される電子が、絶縁ゲートバイポーラトランジスタがＰチャネル型である場合にはドリフト層中をエミッタ側からコレクタ側に輸送される正孔が、それぞれ配線部に流れる電流が発生する磁場からローレンツ力を受ける。
【００１９】
配線部は、絶縁ゲートバイポーラトランジスタのドリフト層の他の半導体素子のドリフト層との境界から離れた領域に絶縁層を介して対向する領域をドリフト方向に沿って延伸している。Ｎチャネル型絶縁ゲートバイポーラトランジスタにあってはコレクタ側からエミッタ側へ電流が流れ、Ｐチャネル型絶縁ゲートバイポーラトランジスタにあってはエミッタ側からコレクタ側へ電流が流れるので、発生する磁束は、電流が流れる向きに向って右側にあるキャリアの領域にはおよそ上側から下側に向って鎖交し、電流が流れる向きに向って左側にあるキャリアの領域にはおよそ下側から上側に向って鎖交する。
【００２０】
従って、絶縁ゲートバイポーラトランジスタのドリフト層をエミッタ側からコレクタ側へ輸送されるキャリアに働くローレンツ力は、電子の場合も正孔の場合も配線部のほうへ引き寄せられる向きとなる。これにより、ドリフト輸送されるキャリアが隣接する他の半導体素子のドリフト層へと反れることが抑制されるので、絶縁ゲートバイポーラトランジスタのＯＮ動作への遷移中に寄生ＭＯＳトランジスタの動作が支配的になることを回避することができる。以上により、チップ面積を増大させることなくスナップバック現象の発生を抑制することができる。
【００２１】
上記第２の局面によれば、配線部が横型絶縁ゲートバイポーラトランジスタのドリフト層上に形成されたフィールド酸化膜上に設けられているので、既存のトランジスタ構成を利用してドリフト電子に有効にローレンツ力を働かせることができる。
【００２２】
上記第３の局面によれば、横型絶縁ゲートバイポーラトランジスタと横型ダイオードとが逆並列に接続された、いわゆる逆導通絶縁ゲートバイポーラトランジスタにおいて、典型的に発生するスナップバック現象を抑制することができる。
【００２３】
上記第４の局面によれば、ＯＮ動作時の電圧の高低関係により、Ｎチャネル型の横型絶縁ゲートバイポーラトランジスタではコレクタ電極からゲート電極へ電流を流すことで配線部にコレクタ側からエミッタ側に電流を流すことができ、Ｐチャネル型の横型絶縁ゲートバイポーラトランジスタではゲート電極からコレクタ電極へ電流を流すことで配線部にエミッタ側からコレクタ側に電流を流すことができる。
【００２４】
上記第５の局面によれば、絶縁ゲートバイポーラトランジスタのドリフト層において配線部の近傍を輸送されるキャリアに、配線部が発生する磁場から配線部側に引き寄せられるようなローレンツ力が働く。従って、絶縁ゲートバイポーラトランジスタのドリフト層のうちの一部の領域でのみキャリアにローレンツ力を働かせることができ、キャリアが隣接する他の半導体素子のドリフト層へ入り込むような箇所においてのみ、キャリアをドリフト領域側へ引き戻すような力を及ぼすことができる。これにより、キャリアにローレンツ力が働き続けることによってキャリアの走行軌道が曲がり続けてしまうことを抑制することができる。
【００２５】
上記第６の局面によれば、絶縁ゲートバイポーラトランジスタの領域と他の半導体素子の領域とが交互に配置されて環状領域を形成しているので、絶縁ゲートバイポーラトランジスタと他の半導体素子とが同時にはＯＮ動作しない半導体装置において、動作による発熱が、隣接するＯＦＦ動作中の領域を挟んで分散して生じ、放熱効果が高まる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態に係る半導体装置の構成を示す図であり、（ａ）は半導体装置全体の構成を示す平面図、（ｂ）は隣接するＬＩＧＢＴ領域とＦＷＤ領域との詳細な構成を示す平面図
【図２】図１（ｂ）の半導体装置をＭ−Ｍ’線で切断した断面の構成を示す断面図
【図３】図１（ｂ）の半導体装置をＮ−Ｎ’ 線で切断した断面の構成を示す断面図
【図４】配線部に流れる電流によって発生した磁場により電子にローレンツ力が働く状態を説明する断面図
【図５】本発明の実施形態の変形例に係る半導体装置の構成を示す平面図
【図６】従来技術を示すものであり、半導体装置においてスナップバック現象が発生する状態を説明する平面図
【図７】従来技術を示すものであり、トランジスタの構造の違いによるコレクタ電圧とコレクタ電流との関係を示すグラフ
【図８】従来技術を示すものであり、半導体装置においてトレンチを設けることによりスナップバック現象の発生が抑制される状態を説明する平面図
【発明を実施するための形態】
【００２７】
本発明の実施形態について図１ないし図５を用いて説明すれば以下の通りである。
【００２８】
図１（ａ）に、本実施形態に係る半導体装置１の平面レイアウトを示す。
【００２９】
半導体装置１は、ＬＩＧＢＴ領域３とＦＷＤ領域４とが交互に配置されてなる環状領域２を備えたワンチップのインバータ素子である。ＬＩＧＢＴ領域３はＮチャネル型のＬＩＧＢＴ（Lateral IGBT：横型ＩＧＢＴ、横型絶縁ゲートバイポーラトランジスタ）が形成された領域であり、ＦＷＤ領域４は横型の構造のＦＷＤ（Free Wheeling Diode：還流ダイオード）が形成された領域である。環状領域２の全体で１つのＬＩＧＢＴと１つのＦＷＤとが逆並列の関係に接続された構成の素子をなす。以下では半導体装置１が１つのインバータを備える素子として説明されるが、これに限らず、複数のインバータを備えていてもよい。
【００３０】
ＲＣ−ＩＧＢＴ（Reverse Conducting-IGBT：逆導通ＩＧＢＴ）ではＬＩＧＢＴとＦＷＤとが同時にはＯＮ動作しない。従って、ＬＩＧＢＴ領域３とＦＷＤ領域４とが交互に配置されて環状領域２を形成していると、ＯＮ動作中の領域がＯＦＦ動作中の領域を挟むように分散配置された状態となる。従って、ＯＮ動作による発熱が、隣接するＯＦＦ動作中の領域を挟むように分散して生じるため、周囲への放熱効果が高まる。しかし、２種類の領域が交互に配置される結果、領域間の境界数が増加するため、ＬＩＧＢＴのスナップバック現象を抑制することが重要となる。
【００３１】
環状領域２の内側の領域には、ＬＩＧＢＴのコレクタ電極およびＦＷＤのカソード電極に接続された第１の電極パッド５が、環状領域２から引き出されるようにして形成されている。環状領域２の外側の領域には、ＬＩＧＢＴのエミッタ電極およびＦＷＤのアノード電極に接続された第２の電極パッド６と、ＬＩＧＢＴのゲート電極に接続された第３の電極パッド７とが、環状領域２から引き出されるようにして形成されている。環状領域２の内周縁に沿って分離トレンチが設けられていたり、環状領域２の外周縁に沿って分離トレンチが設けられていたりしてもよい。
【００３２】
図１（ｂ）に、ＬＩＧＢＴ領域３と、当該ＬＩＧＢＴ領域３に隣接する２つのＦＷＤ領域４とを含む領域Ｒの詳細な構成を示す。
【００３３】
ＬＩＧＢＴ領域３のエミッタ側およびＦＷＤ領域４のアノード側は環状領域２の内周側に位置しており、ＬＩＧＢＴ領域３のコレクタ側およびＦＷＤ領域４のカソード側は環状領域の外周側に位置している。
【００３４】
ＬＩＧＢＴ領域３において、Ｎ+エミッタ層（エミッタ層）Ｅは環状領域２の最内周からやや外側に配置されており、Ｎ+エミッタ層Ｅから環状領域２の外周側へ向って、ゲート領域Ｇ、ドリフト層Ｄ１、および、Ｐ+コレクタ層（コレクタ層）Ｃがこの順に配置されている。Ｐ+コレクタ層Ｃは最外周よりもやや内側に配置されている。ＦＷＤ領域４において、ドリフト層Ｄ２にドリフト電界を発生させる電圧が印加される極性層が、ドリフト層Ｄ２の両端側に設けられている。一方の極性層（Ｐ層）であるアノード層Ａは環状領域２の最内周側に配置されており、アノード層Ａから環状領域２の外側へ向って、ドリフト層Ｄ２およびカソード層Ｋがこの順に配置されている。他方の極性層（Ｎ層）であるカソード層Ｋは環状領域２の最外周側に配置されている。
【００３５】
ドリフト層Ｄ１とドリフト層Ｄ２とは互いに接している。ここでは一続きの同じＮ-層でドリフト層Ｄ１とドリフト層Ｄ２とが構成されている。Ｎ+エミッタ層Ｅとアノード層Ａとは、図１（ａ）、（ｂ）では図示を省略しているが、環状領域２上において互いに共通の電極が設けられたり、互いの電極が環状領域２上あるいは環状領域２の外側で接続されたりすることにより、互いに導電的に接続されている。Ｐ+コレクタ層Ｃとカソード層Ｋとは、図１（ａ）、（ｂ）では図示を省略しているが、環状領域２上において互いに共通の電極が設けられたり、互いの電極が環状領域２上あるいは環状領域２の内側で接続されたりすることにより、互いに導電的に接続されている。図１（ｂ）では、エミッタ電極はＮ+エミッタ層Ｅおよびボディーコンタクト用Ｐ+層１５にコンタクトしており、アノード電極はアノードコンタクト用Ｐ+層３１にコンタクトしている。また、コレクタ電極はＰ+コレクタ層Ｃにコンタクトしており、カソード電極はカソードコンタクト用Ｎ+層３２にコンタクトしている。係るエミッタ電極とアノード電極との配置・接続、および、コレクタ電極とカソード電極との配置・接続の態様は、任意に設計可能である。
【００３６】
アノード層Ａを構成している層は、ＬＩＧＢＴ領域３の内部を含む環状領域２の最内周全体に亘って形成されている。カソード層ＫおよびＰ+コレクタ層ＣのＮバッファ層１４は同じ層で構成されている。ボディーコンタクト用Ｐ+層１５およびアノードコンタクト用Ｐ+層３１は同じ層で構成されている。
【００３７】
ゲート領域Ｇのゲート電極１７ａと、コレクタ電極と短絡されたフィールドプレート１７ｂと、ゲート電極１７ａとフィールドプレート１７ｂとを短絡する配線部１７ｃとが、ゲートポリシコン層１７によって形成されている。ゲート電極１７ａおよびフィールドプレート１７ｂは、ＦＷＤ領域４を環状領域２の周方向に横切って他のＬＩＧＢＴ領域３に延伸している。配線部１７ｃには、後述のようにコレクタ側からエミッタ側に向って電流Ｉが流される。
【００３８】
図２に、図１（ｂ）のＬＩＧＢＴ領域３を配線部１７ｃを環状領域２の周方向に直交する方向に縦断するように切断したＭ−Ｍ’線断面図を示す。
【００３９】
ＬＩＧＢＴは、支持基板１０、埋込み酸化膜１１、Ｎ+埋込み層１２、Ｎ-ドリフト層Ｄ１、Ｐ-ボディー層１３、Ｎバッファ層１４、ボディーコンタクト用Ｐ+層１５、Ｎ+エミッタ層Ｅ、Ｐ+コレクタ層Ｃ、酸化膜１６、ゲートポリシリコン１７、層間絶縁膜１８、エミッタ・ボディーコンタクトホール１９、コレクタコンタクトホール２０、保護膜２１、エミッタ・ボディー電極２２、および、コレクタ電極２３を備えている。
【００４０】
埋込み酸化膜１１は支持基板１０上に設けられており、Ｎ-ドリフト層Ｄ１は埋込み酸化膜１１上に形成されている。このように、ＬＩＧＢＴは、支持基板１０の上に埋込み酸化膜１１とシリコン層とを備えたＳＯＩ（Silicon On Insulator）基板上に作り込まれている。ＦＷＤも同様にＳＯＩ基板上に作り込まれている。
【００４１】
Ｎ+埋込み層１２は、埋込み酸化膜１１上のコレクタ領域直下からゲート領域Ｇ近傍にかけて形成されている。これにより、耐圧が向上する。
【００４２】
Ｐ-ボディー層１３はＮ-ドリフト層Ｄ１中に形成されている。ボディーコンタクト用Ｐ+層１５およびＮ+エミッタ層Ｅは、Ｐ-ボディー層１３の上部にＮ+エミッタ層Ｅがコレクタ側となるように形成されている。また、Ｐ-ボディー層１３の上部であって、Ｎ+エミッタ層Ｅのコレクタ側に隣接する領域には、Ｎチャネルが形成される。当該Ｎチャネルが形成される領域と、当該Ｎチャネルが形成される領域の上方にある部分の酸化膜１６およびゲートポリシリコン１７とでゲート領域Ｇが形成されている。
【００４３】
Ｎバッファ層１４はＮ-ドリフト層Ｄ１中に形成されている。Ｐ+コレクタ層ＣはＮバッファ層１４の上部に形成されている。
【００４４】
酸化膜１６はＮ-ドリフト層Ｄ１上に形成されている。酸化膜１６のうち、ゲート領域Ｇおよびゲート領域Ｇに隣接する近傍のＮ-ドリフト層Ｄ１を覆う部分はゲート絶縁膜１６ａを構成している。酸化膜１６のうち、ゲート絶縁膜１６ａに隣接してコレクタ領域手前まで延伸する部分は、フィールド酸化膜１６ｃを構成している。酸化膜１６のうち、フィールド酸化膜１６ｃのコレクタ側に隣接する部分は、後述のフィールドプレート１７ｂとコレクタ領域との間の絶縁膜１６ｂを構成している。フィールド酸化膜１６ｃはゲート絶縁膜１６ａおよび絶縁膜１６ｂよりも膜厚が大きい。
【００４５】
ゲートポリシリコン１７は酸化膜１６上に形成されている。ゲートポリシリコン１７のうち、ゲート絶縁膜１６ａ上からフィールド酸化膜１６ｃのエミッタ側の端部上にかけて存在している部分はゲート電極１７ａを構成している。ゲートポリシリコン１７のうち、絶縁膜１６ｂ上からフィールド酸化膜１６ｃのコレクタ側の端部上にかけて存在している部分はフィールドプレート１７ｂを構成している。フィールドプレート１７ｂは後述のコレクタ電極２３と短絡されており、コレクタ領域の電界の集中を緩和する。ゲートポリシリコン１７のうちの残りのフィールド酸化膜１６ｃ上の部分は配線部１７ｃを構成しており、ゲート電極１７ａとフィールドプレート１７ｂとを接続している。
【００４６】
配線部１７ｃは、図１（ｂ）から分かるように、ドリフト層Ｄ１のドリフト層Ｄ２との境界から離れた領域にフィールド酸化膜１６ｃという絶縁層を介して対向する領域を、ドリフト方向に沿って延伸している。
【００４７】
層間絶縁膜１８は、Ｎ-ドリフト層Ｄ１、Ｐ-ボディー層１３、Ｎバッファ層１４、ボディーコンタクト用Ｐ+層１５、Ｎ+エミッタ層Ｅ、Ｐ+コレクタ層Ｃ、酸化膜１６、および、ゲートポリシリコン１７のパターン上に設けられている。
【００４８】
エミッタ・ボディーコンタクトホール１９およびコレクタコンタクトホール２０は、層間絶縁膜１８中に形成され、導電材料で埋め込まれている。保護膜２１は、エミッタ・ボディーコンタクトホール１９およびコレクタコンタクトホール２０を埋める上記導電材料のパターンが形成された基板上に形成されている。
【００４９】
エミッタ・ボディー電極２２は保護膜２１中に形成されており、エミッタ・ボディーコンタクトホール１９を介してボディーコンタクト用Ｐ+層１５およびＮ+エミッタ層Ｅにコンタクトしている。コレクタ電極２３は保護膜２１中に形成されており、コレクタコンタクトホール２０を介してＰ+コレクタ層Ｃにコンタクトしている。また、コレクタ電極２３は、上記導電材料によってコレクタコンタクトホール２０と導通している層間絶縁膜１８中の他のコンタクトホール２０’を介してフィールドプレート１７ｂにコンタクトしている。
【００５０】
また、図３に示すように、図１（ｂ）のＬＩＧＢＴ領域３を配線部１７ｃを通らないように配線部１７ｃに平行に切断したＮ−Ｎ’線断面図の構成は、図２の断面構成から配線部１７ｃを取り除いたものとなる。
【００５１】
上記の図３および図４の構成を含めて、ＬＩＧＢＴとＦＷＤとは公知の方法で製造することができる。配線部１７ｃは、ゲート電極１７ａおよびフィールドプレート１７ｂを形成する工程において、ゲートポリシリコン層を配線部１７ｃの箇所にも残すことで形成することが可能である。
【００５２】
次に、図４を用いて、ＬＩＧＢＴ領域３の動作について説明する。
【００５３】
ＬＩＧＢＴ領域３がＯＮ動作するときは、図１（ａ）に示す第１の電極パッド５を通してコレクタ電極２３およびカソード電極に印加される電圧が、第２の電極パッド６を通してエミッタ電極２２およびアノード電極に印加される電圧よりも高いため、ＦＷＤ領域４はＯＦＦ状態となる。エミッタ電極２２およびアノード電極は、例えばＧＮＤ電位に固定されている。
【００５４】
コレクタ電極２３の電圧がエミッタ電極２２の電圧よりも高い状態で、第３の電極パッド７を通してＬＩＧＢＴのゲート電極１７ａに閾値を超える電圧が印加されると、Ｐ-ボディー層１３のゲート領域ＧにＮチャネルが形成される。このとき、コレクタ電極２３に印加される電圧をゲート電極１７ａに印加される電圧よりも高くしておく。コレクタ電極２３の電位とゲート電極１７ａの電位との差が配線部１７ｃでの電圧降下となり、配線部１７ｃには配線部１７ｃの寸法で決まる抵抗値に応じた電流Ｉがコレクタ側からエミッタ側へと流れる。図４は、配線部１７ｃを電流Ｉが流れる方向に直交する面で切断し、電流Ｉの下流側となるエミッタ側から上流側となるコレクタ側を見た断面構成を示している。
【００５５】
ゲート領域ＧのＮチャネルを介して、Ｎ+エミッタ層Ｅからドリフト層Ｄ１へ電子が輸送される。図４に示すように、配線部１７ｃを流れる電流Ｉは、電流Ｉの経路を中心とするほぼ同心円状の磁場Ｂを発生する。配線部１７ｃはドリフト層Ｄ１からフィールド酸化膜１６ｃのみを隔てて存在していることから、ドリフト層Ｄ１の電子ｅが輸送される領域には、電流Ｉが流れる向きに向って右側で（図４の配線部１７ｃの左側で）磁束がおよそ上側から下側に向って鎖交し、電流Ｉが流れる向きに向って左側で（図４の配線部１７ｃの右側で）磁束がおよそ下側から上側に向って鎖交する。従って、ドリフト層Ｄ１をエミッタ側からコレクタ側へ輸送される電子ｅには、配線部１７ｃに引き寄せられる向きにローレンツ力が働く。
【００５６】
このように、配線部１７ｃは、ドリフト層Ｄ１上に形成されたフィールド酸化膜１６ｃ上に設けられているので、既存のトランジスタ構成を利用してドリフト電子に有効にローレンツ力を働かせることができる。
【００５７】
これにより、ドリフト輸送される電子ｅが隣接するＦＷＤのドリフト層Ｄ２へと反れることが抑制されるので、ＬＩＧＢＴのＯＮ状態への遷移中に寄生ＭＯＳトランジスタの動作が支配的になることを回避することができる。Ｐ+コレクタ層ＣとＮバッファ層１４との間の空乏層へと電子ｅが不足なく供給されるため、スナップバック現象の発生が抑制された状態でビルトイン・ポテンシャルが低減され、Ｐ+コレクタ層Ｃからドリフト層Ｄ１へ正孔が注入される。こうして伝導度変調が起り、ＬＩＧＢＴはＯＮ状態へ移行する。
【００５８】
以上のように、半導体装置１によれば、チップ面積を増大させることなくスナップバック現象を抑制することができる。
【００５９】
次に、図５に、本実施形態の変形例に係る半導体装置の構成を示す。
【００６０】
この構成においては、図１（ａ）、（ｂ）の半導体装置１において配線部１７ｃが、配線部４１ａを含む配線４１で置き換えられ、トレンチ４０が追加されている。
【００６１】
トレンチ４０は環状領域２の外周に沿って設けられており、酸化膜を用いた絶縁側壁４０ａの中に、Ｎ+エミッタ層Ｅと同じ層を用いた導電層４０ｂが埋め込まれた構成である。導電層４０ｂにはＮ+エミッタ層Ｅと同じ電圧が印加され、例えばＧＮＤ電位に固定されている。
【００６２】
配線４１はゲートポリシリコンで形成されており、フィールドプレート１７ｂとトレンチ４０の導電層４０ｂとを接続している。配線部４１ａは、ドリフト層Ｄ１のドリフト層Ｄ２との境界から離れた領域にフィールド酸化膜１６ｃを介して対向する領域を、ドリフト方向に沿って延伸している。そしてその長さは、配線４１のフィールドプレート１７ｂとの接続箇所からドリフト層Ｄ１のドリフト方向に沿った長さよりも短い距離に亘る長さである。配線４１の配線部４１ａ以外の部分は、配線部４１ａのエミッタ側の端部に続くように、膜厚方向に沿ってドリフト層Ｄ１から離れる方向に折れ曲がり、コレクタ領域の上方を越えてトレンチ４０の導電層４０ｂに至るように引き回されている。
【００６３】
図５の構成によれば、ＬＩＧＢＴがＯＮ状態に遷移するときに、電位が上昇したコレクタ電極２３からフィールドプレート１７ｂを介して配線４１に電流が流れる。このとき、配線部４１ａにはコレクタ側からエミッタ側へ電流が流れるので、ドリフト層Ｄ１において配線部４１ａの近傍をエミッタ側からコレクタ側へ輸送される電子に、配線部４１ａが発生する磁場から配線部４１ａ側に引き寄せられるようなローレンツ力が働く。従って、ドリフト層Ｄ１のうちの一部の領域でのみ電子にローレンツ力を働かせることができ、電子が隣接するドリフト層Ｄ２へ入り込むような箇所においてのみ、電子をドリフト領域Ｄ１側へ引き戻すような力を及ぼすことができる。これには、電子にローレンツ力が働き続けることによって電子の走行軌道が曲がり続けてしまうことを抑制する効果がある。
【００６４】
図５の例では、配線部４１ａをドリフト層Ｄ１のコレクタ側の端部付近に設けたが、これに限ることはなく、ドリフト層Ｄ１のドリフト方向に沿った任意の他の位置に配線部４１ａを設けてもよい。この場合には、配線４１の配線部４１ａ以外の部分をドリフト層Ｄ１に近い位置でドリフト層Ｄ１の面に平行となるような配置を避けて引き回し、配線部４１ａ以外の部分からドリフト電子に不所望なローレンツ力が働かないようにするとよい。
【００６５】
なお、以上の例では、ＬＩＧＢＴがＮチャネルである場合について説明を行ったが、ＰチャネルＬＩＧＢＴを用いてもよい。この場合にはＬＩＧＢＴ領域３およびＦＷＤ領域４の各極性が逆になり、ＬＩＧＢＴのＯＮ状態への遷移時において配線部にはエミッタ側からコレクタ側へ向けて電流が流される。ＦＷＤ領域４のアノードの位置とカソードの位置とは入れ替わる。
【００６６】
また、ＬＩＢＧＴと一体化される他の半導体素子が、ＬＤＭＯＳトランジスタなどの、ドリフト層を有するダイオード以外の素子であってもよい。
【００６７】
さらに、ＬＩＧＢＴ領域の片側のみに他の半導体素子の領域が隣接していてもよい。
【００６８】
さらに、ＩＧＢＴは縦型であってもよいし、ダイオードなどの他の半導体素子が縦型であってもよい。
【産業上の利用可能性】
【００６９】
本発明は、パワー素子が用いられる車載回路や電力用回路などに有効に適用可能である。
【符号の説明】
【００７０】
１              半導体装置
２              環状領域
３              ＬＩＧＢＴ領域（絶縁ゲートバイポーラトランジスタが形成された領域）
４              ＦＷＤ領域（他の半導体素子が形成された領域）
１６ｃ          フィールド酸化膜（絶縁層）
１７ｃ、４１ａ  配線部
２２            エミッタ電極
２３            コレクタ電極
Ｃ              Ｐ+コレクタ層（コレクタ層）
Ｅ              Ｎ+エミッタ層（エミッタ層）
Ａ              アノード層（一方の極性層）
Ｋ              カソード層（他方の極性層）
Ｄ１            ドリフト層（絶縁ゲートバイポーラトランジスタのドリフト層）
Ｄ２            ドリフト層（他の半導体素子のドリフト層）
Ｉ              電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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