(57)【特許請求の範囲】
【請求項１】
入力アナログ信号とディジタル−アナログ変換器の出力信号との差分を積分する積分器を１つ以上有するループフィルタと、前記のループフィルタの出力を１クロック周期に２回ディジタル化する量子化器と、前記の量子化器の出力をディジタル信号として出力するともに、前記のディジタル信号をアナログ信号に変換して積分器に帰還する前記のディジタル−アナログ変換器を有し、前記のディジタル−アナログ変換器は１クロック周期に２回の変換を行うスイッチトキャパシタ回路であり、また、前記の積分器のうち少なくとも１つは全差動回路で、入力アナログ信号をサンプルするための入力回路と、オペアンプと、積分容量を有し、前記のオペアンプへの入力信号を変調するチョッパ回路と前記のオペアンプの出力信号を復調するチョッパ回路を有し、前記のチョッパ回路は前記のディジタル−アナログ変換器に入力する信号によって生成する信号で切り替え動作する事を特徴とするデルタシグマＡＤ変換器
【請求項２】
請求項１記載のデルタシグマＡＤ変換器であって、
前記のディジタル−アナログ変換器に入力する信号が１ビットのデータ幅を持ち、前記の信号により前記のチョッパ回路を切り替え動作する事を特徴とするデルタシグマＡＤ変換器
【請求項３】
請求項１記載のデルタシグマＡＤ変換器であって、
前記のディジタル−アナログ変換器に入力する信号が１ビットのデータ幅を持ち、前記の信号の信号処理を行って前記のチョッパ回路を切り替える信号を生成するディジタル信号処理ブロックを有する事を特徴とするデルタシグマＡＤ変換器
【請求項４】
請求項１記載のデルタシグマＡＤ変換器であって、
前記のディジタル−アナログ変換器に入力する信号が１ビットより大きいデータ幅を持ち、前記の信号を３値以上のアナログ値に変換するために、複数個の１クロック周期に２回のディジタル−アナログ変換を行うスイッチトキャパシタ回路から構成されるディジタル−アナログ変換器を有し、且つ前記のディジタル−アナログ変換器に入力する信号の信号処理を行って前記のチョッパ回路を切り替える信号を生成するディジタル信号処理ブロックを有する事を特徴とするデルタシグマＡＤ変換器
【請求項５】
請求項１、２、３または４記載のデルタシグマＡＤ変換器であって、
前記のディジタル−アナログ変換器として、Ｆｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路を有する事を特徴とするデルタシグマＡＤ変換器
【請求項６】
請求項１、２、３または４記載のデルタシグマＡＤ変換器であって、
前記のディジタル−アナログ変換器として、Ｆｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路と、シングルサンプル型のスイッチトキャパシタ回路を併用した回路を有する事を特徴とするデルタシグマＡＤ変換器
【請求項７】
請求項１、２、３、４、５または６記載のデルタシグマＡＤ変換器であって、
前記の入力アナログ信号をサンプルするための入力回路として、Ｆｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路と、シングルサンプル型のスイッチトキャパシタ回路を併用した回路を有し、前記の入力アナログ信号をサンプルするための入力回路は積分器の入力信号のサンプル動作および積分動作を１クロック周期に２回、または２回未満の回数行う事を特徴とするデルタシグマＡＤ変換器
【請求項８】
請求項１、２、３、４、５または６記載のデルタシグマＡＤ変換器であって、
前記の入力アナログ信号をサンプルするための入力回路として、Ｆｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路を有し、前記の入力アナログ信号をサンプルするための入力回路は積分器の入力信号のサンプル動作および積分動作を１クロック周期に２回、または２回未満の回数行う事を特徴とするデルタシグマＡＤ変換器
【請求項９】
請求項１、２、３、４、５または６記載のデルタシグマＡＤ変換器であって、
前記の入力アナログ信号をサンプルするための入力回路として、シングルサンプル型のスイッチトキャパシタ回路を有し、前記の入力アナログ信号をサンプルするための入力回路は積分器の入力信号のサンプル動作および積分動作を１クロック周期に２回、または２回未満の回数行う事を特徴とするデルタシグマＡＤ変換器
【請求項１０】
請求項１、２、３、４、５または６記載のデルタシグマＡＤ変換器であって、
前記の入力アナログ信号をサンプルするための入力回路に代えて、入力アナログ信号を伝達するための入力回路を有し、前記の入力アナログ信号を伝達するための入力回路の入力端子と出力端子間は抵抗素子で結合している事を特徴とするデルタシグマＡＤ変換器
【請求項１１】
請求項１、２、３、４、５または６記載のデルタシグマＡＤ変換器であって、
前記の入力アナログ信号をサンプルするための入力回路に代えて、入力アナログ信号を伝達するための入力回路を有し、前記の入力アナログ信号を伝達するための入力回路の入力端子と出力端子間は短絡している事を特徴とするデルタシグマＡＤ変換器
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマＡＤ変換器、特にスイッチトキャパシタ回路を用いたデルタシグマＡＤ変換器に関するものである。
【背景技術】
【０００２】
無線通信分野やオーディオ分野では、広い信号帯域で且つ高い信号対雑音比をもつアナログ−ディジタル変換器（以降ＡＤ変換器）が要求される。特に、携帯機器に用いられるＡＤ変換器には電力供給源のバッテリーの制約があるために低消費電力である事が求められるが、この用途としてデルタシグマ技術を用いたデルタシグマＡＤ変換器が多く用いられる。
【０００３】
デルタシグマＡＤ変換器は、１つ以上の積分器で構成されたループフィルタと、前記のループフィルタの出力をディジタル化して出力する量子化器と、前記の量子化器の出力信号をフィードバックするためのディジタル−アナログ変換器（以降はＤＡ変換器と記す）からなる。
【０００４】
デルタシグマＡＤ変換器の次数はループフィルタを構成する積分器の数で決まり、量子化器のビット数で量子化ビット数が決まる。
【０００５】
ループフィルタで用いられる積分器を実現する方法として、時連続型の回路を用いる方法、離散時間型の回路、特にスイッチトキャパシタ回路を用いる方法、またはこれら２つを併用して用いる方法がある。
【０００６】
デルタシグマＡＤ変換器の量子化雑音の電力Ｐｅの理論式は、フルスケール電圧をＶＦＳ、１ＬＳＢに相当する電圧値をΔ、量子化ビット数をＭ、ループフィルタの次数をＮ、サンプリング周波数をｆｓ、信号帯域をｆｂとすると（数１）で表せる。信号帯域を広げつつ量子化雑音を低下させるには、量子化ビット数を増加させる、ループフィルタの次数を増加させる、サンプリング周波数を上昇させる必要がある。
【数１】
0005565859.tif 000002
【０００７】
量子化ビット数とループフィルタの次数を増やすと量子化雑音は低下するが、回路が複雑になり、且つ回路規模が大きくなるので、現実的には量子化ビット数は高々４ビット、ループフィルタの次数は５次程度におさえてサンプリング周波数を上昇させて量子化雑音を低下させる。
【０００８】
スイッチトキャパシタ回路で構成された積分器を用いたデルタシグマＡＤ変換器の場合、サンプリング周波数を上昇させた状態でもセトリング精度を確保する必要があるため、高速にセトリング動作する積分器が必要になる。高速なセトリング動作が可能な積分器を実現するためには、積分器を構成するオペアンプの消費電力が増加するため、低消費電力が求められる用途での使用が困難になる。
【０００９】
（０００８）で示した問題を解決するために、（特許文献１）、（特許文献２）、（特許文献３）および（非特許文献１）に示されるような、１クロック周期に２回のサンプリングと積分動作を行うダブルサンプリング技術が用いられる。
【００１０】
（特許文献１）では、シングルサンプル型のスイッチトキャパシタ回路を２つ設けて、前記の２つの回路の動作タイミングを１クロック周期の半分ずらして動かすことで実現している。
【００１１】
（特許文献２）、（特許文献３）および（非特許文献１）では、入力信号を積分するための入力回路はシングルサンプル型のスイッチトキャパシタ回路を２つ設けた構成で、ＤＡ変換器にＦｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路を用いることで実現している。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−６７１８１号公報
【特許文献２】米国特許６１８４８１１
【特許文献３】米国特許７２８００６６
【特許文献４】米国特許４９９４８０５
【特許文献５】米国特許４９３９５１６
【特許文献６】米国特許５０３９９８９
【特許文献７】米国特許６２０１８３５
【非特許文献】
【００１３】
【非特許文献１】Ｄａｎｉｅｌ  Ｓｅｎｄｅｒｏｗｉｃｚ，  ｅｔ  ａｌ．  ，  “Ｌｏｗ−Ｖｏｌｔａｇｅ  Ｄｏｕｂｌｅ−Ｓａｍｐｌｅｄ  ｄｅｌｔａ−ｓｉｇｍａ  Ｃｏｎｖｅｒｔｅｒｓ，”  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  ｖｏｌ．  ３２，  ｐｐ．  １９０７−１９１９，  Ｄｅｃ．  １９９７．
【発明の概要】
【発明が解決しようとする課題】
【００１４】
（特許文献１）、（特許文献２）、（特許文献３）および（非特許文献１）のダブルサンプル技術を用いたデルタシグマＡＤ変換器では、積分器のＤＡ変換器に用いる素子の製造偏差、もしくは積分器に用いるオペアンプの製造偏差により生じる入力オフセット電圧により、量子化雑音が増加する問題がある。前記の問題により、量子化雑音の小さい高精度なデルタシグマＡＤ変換器を設計する際にはダブルサンプル技術を用いることができず、サンプリング周波数ｆｓを増加させる事が必要になり、消費電力の増加を招いていた。
【００１５】
（特許文献１）のように、ＤＡ変換器としてシングルサンプル型のスイッチトキャパシタ回路を２つ設ける場合、前記の２つの回路の利得の誤差が問題になる。図表を用いて説明する。
【００１６】
（図１）に量子化ビット数が１のデルタシグマＡＤ変換器の積分器を示す。入力端子ＶＩＰとＶＩＭ、出力端子ＶＯＰ、ＶＯＭをもち、ＯＰＡＭＰの記号で示したオペアンプ（以降はオペアンプと記す）と、積分容量ＣＨａとＣＨｂ、入力回路３−１と、入力部がクロスカップルド構成のシングルサンプル型のスイッチトキャパシタ回路であるＤＡ変換器３−２ａと３−２ｂおよび前記のＤＡ変換器の入力端子のＤＡ＿ＩＮＰＵＴ（以降はＤＡ＿ＩＮＰＵＴと記す）からなる。
入力端子ＶＩＰとＶＩＭはそれぞれ入力回路３−１の入力端子Ｉ＿ＩＰとＩ＿ＩＭに接続する。前記の２つのＤＡ変換器には、リファレンス電圧ＶＲＥＦＰとＶＲＥＦＭを供給する。ＤＡ変換器３−２ａと３−２ｂの出力端子ＤＡ＿ＯＰとＤＡ＿ＯＭ、および入力回路３−１の出力端子Ｉ＿ＯＰとＩ＿ＯＭは、それぞれノードＶＩＰＸとＶＩＭＸに接続し、ノードＶＩＰＸと出力端子ＶＯＭの間に積分容量ＣＨａ、ノードＶＩＭＸと出力端子ＶＯＰの間に積分容量ＣＨｂを設ける。オペアンプの入力端子（ＩＮ＋）と（ＩＮ−）はそれぞれノードＶＩＰＸとＶＩＭＸに接続し、オペアンプの出力端子（ＯＵＴ＋）と（ＯＵＴ−）はそれぞれ出力端子ＶＯＰとＶＯＭに接続する。前記のオペアンプと前記の積分容量で構成された回路により、前記の入力回路の出力と、前記のＤＡ変換器の出力の差分を積分する。
ノードＶＩＰＸとＶＩＭＸの電圧は、理想的な状態ではオペアンプにより仮想短絡されるためほぼ等しい電圧になるが、オペアンプには入力オフセット電圧ＶＯＦＦＳＥＴが存在するので、ノードＶＩＰＸの電圧はノードＶＩＭＸの電圧よりもＶＯＦＦＳＥＴだけ高くなる。
【００１７】
（図２）（ｂ）に（図１）の積分器のタイミングチャートを示す。また、比較のためにシングルサンプル技術でのタイミングチャートを（図２）（ａ）に示す。（図２）のクロックＣＬＫ１およびクロックＣＬＫ２は、スイッチの導通と遮断を制御するバイナリ信号で、“ＨＩ”の状態を示す“１”と、“ＬＯＷ”の状態を示す“０”の２値をとる。前記のクロックＣＬＫ１およびクロックＣＬＫ２は、周期が（図２）の１クロック周期である矩形波で、“１”と“０”の状態を繰り返し、また前記のクロックＣＬＫ１およびクロックＣＬＫ２は同時に“１”の状態にならない。（図２）では、例としてクロックＣＬＫ１とクロックＣＬＫ２のデューティ比は５０対５０で、それぞれ１クロック周期の半分の期間“１”の状態になる場合を示すが、デューティ比は５０対５０でなくてもよい。
【００１８】
（図２）（ａ）で示したシングルサンプル技術では、ＤＡ変換器に１クロック周期に１回だけデータを入力し、１回のサンプリング動作と積分動作を行うため、ＤＡ変換器３−２ｂが無い状態である。（図２）（ｂ）のダブルサンプル技術では、ＤＡ変換器に１クロック周期に２回のデータを入力する。前記のデータに対応するためにＤＡ変換器３−２ｂを追加して、１クロック周期の半分だけ動作タイミングをずらして動かすことで１クロック周期に２回サンプリング動作と積分動作を実現している。すなわち、ダブルサンプル技術でのサンプリング周波数ｆｓは１／クロック周期の２倍になる。
【００１９】
また、（図２）では、シングルサンプル技術とダブルサンプル技術とでサンプル動作と積分動作に割り当てられている時間には差がない。すなわち、シングルサンプル技術に比べてダブルサンプル技術では、回路に要求される動作速度が変化しないで、サンプリング周波数が２倍になる事を示している。
【００２０】
ＤＡ変換器３−２ａは、クロックＣＬＫ１が“１”の時（以降は、ＣＬＫ１＝１の時、と記す）に、スイッチＳ１Ｄａ、Ｓ１Ｄｂ、Ｓ１ａ、Ｓ１ｂが導通してサンプル容量ＣＳ１ａ、ＣＳ１ｂにバイアス電圧ＶＩＣＭとリファレンス電圧ＶＲＥＦＰ、ＶＲＥＦＭに応じた電荷を蓄え、クロックＣＬＫ２が“１”の時（以降は、ＣＬＫ２＝１の時、と記す）にスイッチＳ２Ｄａ、Ｓ２Ｄｂと、スイッチＤ２ａ（−）、Ｄ２ｂ（−）またはスイッチＤ２ａ（＋）、Ｄ２ｂ（＋）が導通して積分容量ＣＨａ、ＣＨｂに電荷を転送する。スイッチＤ２ａ（−）、Ｄ２ｂ（−）とスイッチＤ２ａ（＋）、Ｄ２ｂ（＋）のどちらが導通するかは、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号により決定する。
【００２１】
ＤＡ変換器３−２ｂは、前記のＤＡ変換器３−２ａとは１クロック周期の半周期ずれた動作を行う。すなわちクロックＣＬＫ２＝１の時に、スイッチＳ２Ｄａ、Ｓ２Ｄｂ、Ｓ２ａ、Ｓ２ｂが導通してサンプル容量ＣＳ２ａ、ＣＳ２ｂにバイアス電圧ＶＩＣＭとリファレンス電圧ＶＲＥＦＰ、ＶＲＥＦＭに応じた電荷を蓄え、クロックＣＬＫ１＝１の時にスイッチＳ１Ｄａ、Ｓ１Ｄｂが導通し、スイッチＤ１ａ（−）、Ｄ１ｂ（−）またはスイッチＤ１ａ（＋）、Ｄ１ｂ（＋）が導通して積分容量ＣＨａ、ＣＨｂに電荷を転送する。ここで、スイッチＤ１ａ（−）、Ｄ１ｂ（−）とスイッチＤ１ａ（＋）、Ｄ１ｂ（＋）のどちらが導通するかは、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号により決定する。
【００２２】
スイッチを制御するバイナリ信号が“１”の状態でスイッチが導通し、“０”の状態でスイッチが遮断すると定義すると、スイッチＤ１ａ（＋）、Ｄ１ｂ（＋）を制御するバイナリ信号は（数２）、スイッチＤ１ａ（−）、Ｄ１ｂ（−）を制御するバイナリ信号は（数３）で表せる。
【数２】
0005565859.tif 000003
【数３】
0005565859.tif 000004
【００２３】
スイッチＤ２ａ（＋）、Ｄ２ｂ（＋）と、スイッチＤ２ａ（−）、Ｄ２ｂ（−）を制御する信号はそれぞれ（数４）（数５）で表せる。
【数４】
0005565859.tif 000005
【数５】
0005565859.tif 000006
【００２４】
サンプル容量ＣＳ１ａ、ＣＳ１ｂおよびサンプル容量ＣＳ２ａ、ＣＳ２ｂは等しい値に設計するが、製造偏差により誤差が生じる。前記の誤差をΔＣ１、ΔＣ２とおき、容量値をＣＳ１ａ＝ＣＳ＋ΔＣ１、ＣＳ１ｂ＝ＣＳ＋ΔＣ１およびＣＳ２ａ＝ＣＳ＋ΔＣ２、ＣＳ２ｂ＝ＣＳ＋ΔＣ２とおくと、ＣＳ１ａ、ＣＳ１ｂおよびＣＳ２ａ、ＣＳ２ｂに蓄えられる電荷は、それぞれ（ＣＳ＋ΔＣ１）（ＶＲＥＦＰ−ＶＩＣＭ）、（ＣＳ＋ΔＣ１）（ＶＲＥＦＭ−ＶＩＣＭ）、および（ＣＳ＋ΔＣ２）（ＶＲＥＦＰ−ＶＩＣＭ）、（ＣＳ＋ΔＣ２）（ＶＲＥＦＭ−ＶＩＣＭ）になる。クロックＣＬＫ１＝１の時、およびＣＬＫ２＝１の時に、前記のサンプル容量に蓄えられる電荷を差動信号として表記すると、それぞれ（数６）（数７）になる。
【数６】
0005565859.tif 000007
【数７】
0005565859.tif 000008
【００２５】
（数６）（数７）は、電荷量ＣＳ（ＶＲＥＦＰ−ＶＲＥＦＭ）に加えて、クロック周期に対して半周期毎に（ΔＣ１−ΔＣ２）（ＶＲＥＦＰ−ＶＲＥＦＭ）だけ変動する誤差の電荷が生じる事を示している。前記の誤差の電荷は、積分容量ＣＨａ、ＣＨｂの値ＣＨで割る事で、電圧の次元を持つ値になる。ここでは、前記の値をＤＡ変換器の利得の誤差と記す。ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号  “１”と“０”に対応するアナログ値がそれぞれ“１”と“−１”とすると、前記の利得の誤差とＤＡ＿ＩＮＰＵＴのバイナリ値に対応する前記のアナログ値を乗算することで、ＤＡ変換器の出力にあらわれる誤差の電圧になる。積分器は、前記のＤＡ変換器の出力を１クロック周期に２回積分する。前記の利得の誤差の時間変動はフーリエ級数で表す事ができ、前記の級数の１次項は（数８）で表せる。
【数８】
0005565859.tif 000009
【００２６】
ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号は、デルタシグマＡＤ変換器の出力なので、（図３）（ａ）に示した周波数スペクトラムのようにサンプリング周波数ｆｓの２分の１の周波数に大きな電力を持つ。（数８）の前記の利得の誤差の周波数スペクトラムは（図３）（ｂ）で示せる。（図３）（ａ）と（図３）（ｂ）を掛けあわせた結果がＤＡ変換器の出力にあらわれる誤差の電力（図３）（ｃ）になる。
【００２７】
すなわち（図３）（ａ）の電力が、（図３）（ｂ）の前記の利得の誤差によって、三角関数の積和の公式に従いｆｓ／２（Ｈｚ）−  ｆｓ／２（Ｈｚ）＝０（Ｈｚ）と、ｆｓ／２（Ｈｚ）＋  ｆｓ／２（Ｈｚ）＝ｆｓ（Ｈｚ）に変調されたスペクトラムが前記の誤差の電力（図３）（ｃ）になる。ｆｓ（Ｈｚ）近傍の電力は折り返し雑音として低周波に現れて、０（Ｈｚ）近傍の電力と加算されて信号帯域の量子化雑音が増加する。
【００２８】
（特許文献２）、（特許文献３）および（非特許文献１）のように、ＤＡ変換器としてＦｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路を用いる方法がある。前記の方法により、容量の製造偏差により発生する利得の誤差の影響は無くなるが、トランジスタの製造偏差に起因するオペアンプの入力オフセット電圧がＤＡ変換器の利得の誤差を発生させて、量子化雑音が増加する。図表を用いて説明する。
【００２９】
（図４）は（図１）のＤＡ変換器３−２ａと３−２ｂを、１クロック周期内に２回のサンプリングおよび電荷転送を行う、Ｆｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路のＤＡ変換器４−１に変更したものである。ＤＡ変換器４−１はＦｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成なので、ノードＶＩＰＸおよびＶＩＭＸの動作点が定まらないため、ここではノードＶＩＰＸおよびＶＩＭＸの電圧は別の方法でそれぞれＶＩＣＭ＋ＶＯＦＦＳＥＴ、ＶＩＣＭの値になることを想定する。
【００３０】
ＤＡ変換器４−１は、クロックＣＬＫ１＝１の時に、スイッチＳ１Ｄａ、Ｓ１ＤｂおよびスイッチＤＤａ（＋）、ＤＤｂ（＋）またはスイッチＤＤａ（−）、ＤＤｂ（−）が導通して、リファレンス電圧ＶＲＥＦＰ、ＶＲＥＦＭとノードＶＩＰＸ、ＶＩＭＸ間の電圧に応じた電荷を蓄え、ＣＬＫ２＝１の時にスイッチＳ２Ｄａ、Ｓ２Ｄｂと、スイッチＤＤａ（＋）、ＤＤｂ（＋）またはスイッチＤＤａ（−）、ＤＤｂ（−）が導通して積分容量Ｃｈａ、ＣＨｂに電荷を転送する。スイッチＤＤａ（＋）、ＤＤｂ（＋）とスイッチＤＤａ（−）、ＤＤｂ（−）のどちらが導通するかは、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号により決定する。
【００３１】
スイッチＤＤａ（＋）、ＤＤｂ（＋）およびスイッチＤＤａ（−）、ＤＤｂ（−）を制御する信号はそれぞれ（数９）（数１０）で表せる。前記のスイッチはＤＡ＿ＩＮＰＵＴに入力するバイナリ信号で制御されるスイッチＤＡａ（＋）、ＤＡｂ（＋）およびスイッチＤＡａ（−）、ＤＡｂ（−）と、クロックＣＬＫ１＝１で導通するスイッチＳ１ａ、Ｓ１ｂ、およびクロックＣＬＫ２＝１で導通するスイッチＳ２ａ、Ｓ２ｂを用いて（図５）のように構成できる。また、前記のスイッチはサンプル容量ＣＳ３ａ、ＣＳ３ｂのオペアンプ側に配置するのみではなく、（図６）のようにＤＡ変換器のリファレンス電圧のＶＲＥＦＰ、ＶＲＥＦＭ側に配置してもよい。
【数９】
0005565859.tif 000010
【数１０】
0005565859.tif 000011
【００３２】
ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号に“０”が連続する場合、（図７）に示すようにクロックＣＬＫ１＝１の時にスイッチＤＤａ（−）、ＤＤｂ（−）が導通し、クロックＣＬＫ２＝１の時にスイッチＤＤａ（＋）、ＤＤｂ（＋）が導通する。クロックＣＬＫ１＝１の時、およびクロックＣＬＫ２＝１の時にＣＳ３ａとＣＳ３ｂに蓄えられる差の電荷は、前記の容量の製造偏差により生じる誤差をΔＣ３としてＣＳ３ａ＝ＣＳ＋ΔＣ３、ＣＳ３ｂ＝ＣＳ−ΔＣ３とおくと、それぞれ（数１１）（数１２）で表せる。
【数１１】
0005565859.tif 000012
【数１２】
0005565859.tif 000013
【００３３】
（数１１）（数１２）より、クロックＣＬＫ１＝１の状態からクロックＣＬＫ２＝１に状態が遷移する場合、およびクロックＣＬＫ２＝１の状態からクロックＣＬＫ１＝１に状態が遷移する場合の電荷変動量は（数１３）（数１４）のように得られる。クロックＣＬＫ２＝１の場合はＣＳ３ａ、ＣＳ３ｂのオペアンプ側の端子がそれぞれノードＶＩＭＸとＶＩＰＸに接続され、クロックＣＬＫ１＝１の場合はＣＳ３ａ、ＣＳ３ｂのオペアンプ側の端子がそれぞれノードＶＩＰＸとＶＩＭＸに接続されるので、（図４）の積分器は、クロックＣＬＫ１＝１の状態からクロックＣＬＫ２＝１に状態が遷移する場合、およびクロックＣＬＫ２＝１の状態からクロックＣＬＫ１＝１に状態が遷移する場合について、それぞれ（数１４）の正の電荷を積分する。
【数１３】
0005565859.tif 000014
【数１４】
0005565859.tif 000015
【００３４】
ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号に“１”と“０”が交互に現れる場合、（図８）に示すようにクロックＣＬＫ１＝１、クロックＣＬＫ２＝１の時にかかわらず、スイッチＤＤａ（＋）、ＤＤｂ（＋）およびＤＤａ（−）、ＤＤｂ（−）の導通状態に変化はない。クロックＣＬＫ１＝１の時、およびクロックＣＬＫ２＝１の時にＣＳ３ａとＣＳ３ｂに蓄えられる差の電荷はそれぞれ（数１５）（数１６）で表せる。
【数１５】
0005565859.tif 000016
【数１６】
0005565859.tif 000017
【００３５】
（数１５）（数１６）より、クロックＣＬＫ１＝１の状態からクロックＣＬＫ２＝１に状態が遷移する場合、およびクロックＣＬＫ２＝１の状態からクロックＣＬＫ１＝１に状態が遷移する場合の電荷変動量は（数１７）（数１８）のように得られる。クロックＣＬＫ２＝１の場合、およびクロックＣＬＫ１＝１の場合、ＣＳ３ａ、ＣＳ３ｂのオペアンプ側の端子は常にノードＶＩＰＸとＶＩＭＸに接続されるので、（図４）の積分器は、クロックＣＬＫ１＝１の状態からクロックＣＬＫ２＝１に状態が遷移する場合、およびクロックＣＬＫ２＝１の状態からクロックＣＬＫ１＝１に状態が遷移する場合について、それぞれ（数１７）と（数１８）の電荷を交互に積分する。
【数１７】
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【数１８】
0005565859.tif 000019
【００３６】
ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号に“１”が連続する場合、（図９）に示すようにクロックＣＬＫ１＝１の時にスイッチＤＤａ（＋）、ＤＤｂ（＋）が導通し、クロックＣＬＫ２＝１の時にスイッチＤＤａ（−）、ＤＤｂ（−）が導通する。クロックＣＬＫ１＝１の時、およびクロックＣＬＫ２＝１の時にＣＳ３ａとＣＳ３ｂに蓄えられる差の電荷はそれぞれ（数１９）（数２０）で表せる。
【数１９】
0005565859.tif 000020
【数２０】
0005565859.tif 000021
【００３７】
（数１９）（数２０）より、クロックＣＬＫ１＝１の状態からクロックＣＬＫ２＝１に状態が遷移する場合、およびクロックＣＬＫ２＝１の状態からクロックＣＬＫ１＝１に状態が遷移する場合の電荷変動量は（数２１）（数２２）のように得られる。クロックＣＬＫ２＝１の場合はＣＳ３ａ、ＣＳ３ｂのオペアンプ側の端子がそれぞれノードＶＩＰＸとＶＩＭＸに接続され、クロックＣＬＫ１＝１の場合はＣＳ３ａ、ＣＳ３ｂのオペアンプ側の端子がそれぞれノードＶＩＭＸとＶＩＰＸに接続されるので、（図４）の積分器は、クロックＣＬＫ１＝１の状態からクロックＣＬＫ２＝１に状態が遷移する場合、およびクロックＣＬＫ２＝１の状態からクロックＣＬＫ１＝１に状態が遷移する場合について、それぞれ（数２１）の負の電荷を積分する。
【数２１】
0005565859.tif 000022
【数２２】
0005565859.tif 000023
【００３８】
（数１１）から（数２２）の数式より、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号  “１”と“０”に対応するアナログ値がそれぞれ“１”と“−１”とすると、ＤＡ変換器のブロック図は（図１０）になる。（図１０）より０．５周期前と０周期前のＤＡ＿ＩＮＰＵＴに入力するバイナリ信号によって変動する誤差の電荷ＤＡ＿Ｑ＿ＥＲＲが発生することがわかり、誤差の電荷ＤＡ＿Ｑ＿ＥＲＲを積分容量のＣＨで割ることで、（図１１）の表で示せるＤＡ変換器の利得の誤差になる。（図１０）と（図１１）より利得の誤差は（数２３）で表せる。前記の利得の誤差とＤＡ＿ＩＮＰＵＴのバイナリ値に対応する前記のアナログ値を乗算することで、ＤＡ変換器の出力（電圧）ＤＡ＿ＯＵＴにあらわれる誤差の電圧になる。積分器は、前記のＤＡ変換器の出力を１クロック周期に２回積分する。
【数２３】
0005565859.tif 000024
【００３９】
ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号の周波数スペクトラムは（図１２）（ａ）で示すように、ｆｓ／２の周波数に大きな電力を持つ。また、（数２３）で表せる前記の利得の誤差の周波数スペクトラムも、（図１２）（ｂ）で示すようにｆｓ／２の周波数に大きな電力を持つ。（図１２）（ａ）と（図１２）（ｂ）を乗算した結果が誤差の電力（図１２）（ｃ）になる。
【００４０】
すなわち（図１２）（ａ）の電力が、（図１２）（ｂ）の前記の利得の誤差によって、三角関数の積和の公式（２倍角の公式）に従いＤＣ信号成分と２倍の周波数に変調されたスペクトラムが誤差の電力（図１２）（ｃ）になる。ｆｓ（Ｈｚ）近傍の電力は折り返し雑音として低周波に現れて、信号帯域の量子化雑音が増加する。
【００４１】
一方、デルタシグマＡＤ変換器内の積分器に用いられるオペアンプの入力オフセット電圧の対策として、当該オペアンプの入力にチョッパ回路および出力にチョッパ回路を設け、前記のチョッパ回路をサンプリング周波数ｆｓ以下の周波数を持ったクロックで切り替えて前記入力オフセット電圧の変調を行う技術が、（特許文献４）、（特許文献５）および（特許文献６）で示されている。また、前記のチョッパ回路を切り替える信号として、擬似ランダム信号を用いる方法が（特許文献７）で示されている。
【００４２】
前記の特許文献には、ダブルサンプル技術とともに使用する場合の優位性は示されていない。仮に、前記の特許文献の技術を前記のダブルサンプル技術を用いた積分器に用いた場合、前記の利得の誤差（数２３）の入力オフセット電圧ＶＯＦＦＳＥＴがサンプリング周波数ｆｓ以下の周波数または擬似ランダム信号の周波数特性を持つスペクトラムになる。すなわち、（数２３）で示した式の中の、ＶＯＦＦＳＥＴの項が前記の周波数特性を持つスペクトラムになるので、（図１２）（ｂ）で示した前記の利得の誤差のスペクトラムは、０（Ｈｚ）からｆｓ（Ｈｚ）の周波数に拡散される。前記のスペクトラムと、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号のスペクトラムを乗算した結果が誤差の電力になるため、結果的に信号帯域の雑音の電力は低下せず量子化雑音は改善しない。
【課題を解決するための手段】
【００４３】
デルタシグマＡＤ変換器を構成する積分器に、１クロック周期に２回のディジタル−アナログ変換を行うスイッチトキャパシタ回路のＤＡ変換器を設け、且つ前記の積分器を構成するオペアンプに、オペアンプへの入力信号を変調するチョッパ回路とオペアンプの出力信号を復調するチョッパ回路を設け、前記のチョッパ回路を前記のＤＡ変換器に入力する信号によって生成する信号で切り替える。
【発明の効果】
【００４４】
ダブルサンプル技術を用いたデルタシグマＡＤ変換器において、ＤＡ変換器に用いる素子の製造偏差、および積分器のオペアンプの入力オフセット電圧に起因する量子化雑音の増加を抑えられる。
【発明を実施するための形態】
【実施例１】
【００４５】
（図１３）に実施例１を示す。（図４）の積分器との違いは、オペアンプへの入力を変調するチョッパ回路（以降は変調チョッパ回路と記す）５−１とオペアンプの出力を復調するチョッパ回路（以降は復調チョッパ回路と記す）５−２が追加されていることと、前記の回路がＤＡ＿ＩＮＰＵＴに入力するバイナリ信号によって切り替えられ動作することである。
【００４６】
変調チョッパ回路５−１と復調チョッパ回路５−２の切り替え動作を（図１４）に示す。ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号が“１”の場合は、変調チョッパ回路５−１によりノードＶＩＰＸ、ＶＩＭＸにそれぞれＯＰＡＭＰの入力端子（ＩＮ＋）、（ＩＮ−）が接続され、復調チョッパ回路５−２によりＯＰＡＭＰの出力端子（ＯＵＴ＋）、（ＯＵＴ−）がそれぞれ積分器の出力端子ＶＯＰとＶＯＭに接続される。以降は、前記のノードＶＩＰＸ、ＶＩＭＸとＯＰＡＭＰの入力端子（ＩＮ＋）、（ＩＮ−）およびＯＰＡＭＰの出力端子（ＯＵＴ＋）、（ＯＵＴ−）と出力端子ＶＯＰとＶＯＭの接続状態を、“ストレート接続状態”と記す。
ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号が“０”の場合は、変調チョッパ回路５−１によりノードＶＩＰＸ、ＶＩＭＸにそれぞれＯＰＡＭＰの入力端子（ＩＮ−）、（ＩＮ＋）が接続され、復調チョッパ回路５−２によりＯＰＡＭＰの出力端子（ＯＵＴ−）、（ＯＵＴ＋）がそれぞれ積分器の出力端子ＶＯＰとＶＯＭに接続される。以降は、前記のノードＶＩＰＸ、ＶＩＭＸとＯＰＡＭＰの入力端子（ＩＮ＋）、（ＩＮ−）およびＯＰＡＭＰの出力端子（ＯＵＴ＋）、（ＯＵＴ−）と出力端子ＶＯＰとＶＯＭの接続状態を、“クロス接続状態”と記す。
なお、前記のＤＡ＿ＩＮＰＵＴに入力するバイナリ信号に対する前記の接続状態を反転して設計してもよい。すなわち、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号 “１”、“０”に対し、それぞれクロス接続状態、ストレート接続状態になるよう設計してもよい。
【００４７】
（００４５）と（００４６）で示した動作により生じる効果で、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号に“０”が連続する場合の電荷変動量の式は（数１４）から変化しないが、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号に“１”が連続する場合は、入力オフセット電圧ＶＯＦＦＳＥＴの極性が反転するので（数２１）中のＶＯＦＦＳＥＴの符号が反転してマイナスになる。
【００４８】
また、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号に“１”と“０”が交互に現れる場合は、クロックＣＬＫ１＝１の状態と、クロックＣＬＫ２＝１の状態で入力オフセット電圧ＶＯＦＦＳＥＴの極性が交互に反転し、且つクロックＣＬＫ１＝１の状態ではノードＶＩＰＸに入力オフセット電圧ＶＯＦＦＳＥＴが生じる結線になるので、（数１７）（数１８）の電荷変動量の式はそれぞれ（数２４）（数２５）になる。
【数２４】
0005565859.tif 000025
【数２５】
0005565859.tif 000026
【００４９】
以上より、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号  “１”と“０”に対応するアナログ値がそれぞれ“１”と“−１”とすると、ＤＡ変換器４−１の利得の誤差は（図１５）の表に示すようにＤＡ＿ＩＮＰＵＴに入力するバイナリ信号によらず一定になる。すなわち、従来のダブルサンプル技術で発生していた、前記のオペアンプの入力オフセット電圧ＶＯＦＦＳＥＴに起因する量子化雑音の増加を抑えられる。
【００５０】
オペアンプへの入力信号は、変調チョッパ回路５−１と復調チョッパ回路５−２によりＤＡ＿ＩＮＰＵＴに入力するバイナリ信号の周波数スペクトラムに変調されてオペアンプで増幅されるので、典型的なチョッパアンプと同様にオペアンプの入力オフセット電圧ＶＯＦＦＳＥＴや低周波のフリッカ雑音の影響を軽減できる。
【００５１】
（図１３）のオペアンプに代えて、単相入力−単相出力の増幅回路を２回路用いてもよい。また、（図１３）に示した復調チョッパ回路５−２は、オペアンプの中に組み込んでもよい。（図１６）にテレスコピックカスコード型のオペアンプに復調チョッパ回路６−１と６−２を組み込んだ例を、（図１７）にフォールデットカスコード型のオペアンプに復調チョッパ回路６−１と６−２を組み込んだ例を示す。
【００５２】
入力回路３−１はデルタシグマＡＤ変換器の構成によって、スイッチトキャパシタ回路、または入力端子ＶＩＰとノードＶＩＰＸ間および入力端子ＶＩＭとノードＶＩＭＸ間にそれぞれ積分用の抵抗を設けた回路を使用できる。入力信号源の出力インピーダンスが高く、入力信号が電流や電荷として取り扱える場合には、入力回路を設けず入力端子ＶＩＰとノードＶＩＰＸ間および入力端子ＶＩＭとノードＶＩＭＸ間をそれぞれ短絡もしくは前記の入力信号源の出力インピーダンスよりも低い抵抗値で接続して使用してもよい。
【００５３】
（図１３）中のＤＡ変換器４−１にはノードＶＩＰＸとＶＩＭＸの動作点を設定する手段がないので、入力回路３−１としてスイッチトキャパシタ回路を用いる場合は前記の動作点を設定する回路が必要になる。入力回路３−１の回路例を（図１８）（図１９）（図２１）（図２２）（図２０）に示す。
【００５４】
（図１８）は標準的なシングルサンプル型のスイッチトキャパシタ回路を２回路用いて構成したダブルサンプル型のスイッチトキャパシタ回路である。
【００５５】
（図１９）は入力部がクロスカップルド構成のシングルサンプル型のスイッチトキャパシタ回路を２回路用いて構成したダブルサンプル型のスイッチトキャパシタ回路である。
【００５６】
（図１８）（図１９）で示した回路を用いることで、ノードＶＩＰＸとＶＩＭＸの動作点をバイアス電圧ＶＩＣＭに設定できる。
【００５７】
（図２０）はＦｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路である。前記の回路を用いる場合は、別途ノードＶＩＰＸとＶＩＭＸの動作点を設定する手段が必要である。
【００５８】
（図２１）は、標準的なシングルサンプル型のスイッチトキャパシタ回路を２回路と、Ｆｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路を用いて構成したダブルサンプル型のスイッチトキャパシタ回路である。
【００５９】
（図２２）は、入力部がクロスカップルド構成のシングルサンプル型のスイッチトキャパシタ回路を２回路と、Ｆｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路を用いて構成したダブルサンプル型のスイッチトキャパシタ回路である。
【００６０】
（図２１）（図２２）の回路のように、シングルサンプル型のスイッチトキャパシタ回路を２回路と、Ｆｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路を併用して用いることで、（数８）で示したサンプル容量の製造偏差による利得の変動が抑えられる。たとえば、（図２２）のサンプル容量ＣＳＳ１ａ、ＣＳＳ１ｂ、ＣＳＳ２ａ、ＣＳＳ２ｂとサンプル容量ＣＳＳ３ａ、ＣＳＳ３ｂの比を１：９にすると、前記のシングルサンプル型のスイッチトキャパシタ回路が（図２２）の回路の利得への寄与する率が１／１０となるので、（数８）で示した利得の変動も１／１０に抑えられる。サンプル容量の総面積も減らせるので回路の大きさを縮小できる。且つノードＶＩＰＸとＶＩＭＸの動作点をバイアス電圧ＶＩＣＭに設定できる。
【００６１】
また、（図１３）の回路で、入力回路３−１として（図１８）（図１９）（図２１）（図２２）に示したシングルサンプル型のスイッチトキャパシタ回路を２回路用いる場合、オペアンプの入力オフセット電圧ＶＯＦＦＳＥＴと、サンプル容量の製造偏差に起因する雑音が発生する。（図１９）の回路において、製造偏差により生じる誤差をΔＣ１、ΔＣ２とおき、サンプル容量ＣＳＳ１ａ、ＣＳＳ１ｂおよびサンプル容量ＣＳＳ２ａ、ＣＳＳ２ｂの容量値ついてＣＳＳ１ａ＝ＣＳＳ＋ΔＣ１、ＣＳＳ１ｂ＝ＣＳＳ＋ΔＣ１およびＣＳＳ２ａ＝ＣＳＳ＋ΔＣ２、ＣＳＳ２ｂ＝ＣＳＳ＋ΔＣ２とおき、クロックＣＬＫ１＝１の時、およびＣＬＫ２＝１の時に、前記のサンプル容量に蓄えられる電荷を差動信号として表記すると、それぞれ（数２６）（数２７）になる。
【数２６】
0005565859.tif 000027
【数２７】
0005565859.tif 000028
【００６２】
（数２６）（数２７）の電荷が積分容量ＣＨａ、ＣＨｂに転送される際には、ノードＶＩＰＸの電圧はノードＶＩＭＸの電圧よりもＶＯＦＦＳＥＴ×（ＤＡＴＡ＿ＩＮＰＵＴに入力するバイナリ値に対応するアナログ値）だけ高い状態になる。前記のＤＡ＿ＩＮＰＵＴに入力するバイナリ信号  の“１”と“０”に対応するアナログ値はそれぞれ“１”と“−１”であり、計算式を簡単にするためにΔＣ２＝−ΔＣ１として、ＣＬＫ２＝１の状態に遷移した時、およびクロックＣＬＫ１＝１の状態に遷移した時に、積分容量ＣＨａ、ＣＨｂに転送する電荷を差動信号として表記すると、それぞれ（数２８）（数２９）になる。入力端子ＶＩＰおよびＶＩＭの電圧値はそれぞれＶＩＰ、ＶＩＭとした。
【数２８】
0005565859.tif 000029
【数２９】
0005565859.tif 000030
【００６３】
（数２８）（数２９）をまとめると（数３０）が得られる。ここで、式の中の“矩形波  ｆｓ／２（Ｈｚ）”は、  “１”または“−１”のアナログ値をとる。（数３０）をブロック図で表すと（図２３）のＳ＿Ｑになり、積分容量ＣＨａ、ＣＨｂの値をＣＨとすると、前記のＳ＿ＱをＣＨで割ることで前記の入力回路３−１の出力（電圧）Ｓ＿ＯＵＴになる。（図１３）の積分器は、前記の入力回路３−１の出力を１クロック周期に２回積分する。前記の入力回路３−１の利得の変動は（数３０）と（図２３）より（数３１）で表せる。
【数３０】
0005565859.tif 000031
【数３１】
0005565859.tif 000032
【００６４】
ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号は（図２４）（ａ）のスペクトラムで示せるので、入力回路３−１として（図１８）（図１９）の回路を用いると、（数３１）および（図２４）（ｂ）のスペクトラムで示せる利得の変動を持つので、（図２４）（ｃ）に示す通り信号帯域に雑音が変調されてしまう。一方、入力回路３−１として（図２１）（図２２）の回路を用いると、（数３１）に示したサンプリング容量の製造偏差により生じる誤差ΔＣ１が相対的に小さくなり利得の変動を抑えられるので、（図２４）（ｃ）で示した信号帯域に変調される雑音も抑えられる。
【００６５】
（図１８）（図１９）（図２１）（図２２）（図２０）に示した入力回路は、ＤＡ変換器４−１と同じサンプリング周波数ｆｓ（ｆｓ＝２×１／クロック周期）またはそれ以下のサンプリング周波数で動作させることができる。また、（図１８）（図１９）に示した入力回路では２つのシングルサンプル型のスイッチトキャパシタ回路のうち、１つを削除して動作させることもできる。
【実施例２】
【００６６】
（図２５）に実施例２を示す。（図１３）で示した実施例１との違いは、ＤＡ変換器を、３−２ａと３−２ｂで示す入力部がクロスカップルド構成のシングルサンプル型のスイッチトキャパシタ回路と、４−１で示すＦｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路を用いて構成したダブルサンプル型のスイッチトキャパシタ回路からなる事である。
【００６７】
ＤＡ変換器３−２ａと３−２ｂと４−１に入力するバイナリ信号はＤＡ＿ＩＮＰＵＴの１ビットのみで、前記の３つのＤＡ変換器が一つのＤＡ変換器として動作する。前記の構成により、実施例１の（００６０）で示した効果が得られる。
【００６８】
入力回路３−１としては、実施例１で示した回路を使用できる。（図２０）のＦｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路を用いる場合は、別途ノードＶＩＰＸとＶＩＭＸの動作点を設定する手段は用いなくても良い。オペアンプと復調チョッパ５−２として、（００５１）で示した回路を用いても良い。
【実施例３】
【００６９】
（図２６）に実施例３を示す。（図１３）で示した実施例１との違いは、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号をディジタル信号処理ブロック７−１に入力して、前記のディジタル信号処理ブロックが変調チョッパ回路５−１および復調チョッパ回路５−２を制御する信号を生成する事である。
【００７０】
ディジタル信号処理ブロック７−１では、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号の周波数変調、または特定の周波数の信号を減衰させる等のフィルタリング処理を行う。
【００７１】
ディジタル信号処理ブロック７−１では、変調チョッパ回路５−１および復調チョッパ回路５−２を制御する信号と、クロックＣＬＫ１およびクロックＣＬＫ２間のタイミング調整などを行ってもよい。
【００７２】
ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号の周波数変調を行った場合の変調チョッパ回路５−１および復調チョッパ回路５−２の動作例を（図２７）に示す。
【００７３】
ディジタル信号処理ブロック７−１では前記チョッパ回路を制御する信号が（数３２）になるように処理を行っている。これはＤＡ＿ＩＮＰＵＴに入力するバイナリ信号を、周波数＝１／クロック周期＝ｆｓ／２の矩形波で変調していることに相当する。
【数３２】
0005565859.tif 000033
【００７４】
変調チョッパ回路５−１と復調チョッパ回路５−２の切り替え動作を（図２７）に示す。クロックＣＬＫ１＝１の時の動作は（００４６）で示した動作と同じである。クロックＣＬＫ２＝１の時は、クロックＣＬＫ１＝１の時に対して接続状態が反転する。すなわち、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号が“１”、“０”に対し、それぞれクロス接続状態、ストレート接続状態になる。
【００７５】
なお、クロックＣＬＫ１＝１の時に、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号 “１”、“０”に対し、それぞれクロス接続状態、ストレート接続状態になるよう設計した場合は、クロックＣＬＫ２＝１の時の接続状態をクロックＣＬＫ１＝１の時に対して反転させる。すなわち、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号 “１”、“０” に対し、それぞれストレート接続状態、クロス接続状態になるよう設計する。
【００７６】
（００７２）（００７３）（００７４）で示した動作により生じる効果で、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号に“０”が連続する場合、および“１”が連続する場合は、クロックＣＬＫ１＝１の状態と、クロックＣＬＫ２＝１の状態で入力オフセット電圧の極性が交互に反転するので電荷変動量の式（数１４）（数２１）のＶＯＦＦＳＥＴの値が０になる。
【００７７】
また、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号に“１”と“０”が交互に現れる場合は、変調チョッパ回路５−１および復調チョッパ回路５−２のスイッチは切り替わらないので電荷変動量の式（数１７）（数１８）は変化しない。
【００７８】
以上より、ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号  “１”と“０”に対応するアナログ値がそれぞれ“１”と“−１”とすると、ＤＡ変換器４−１の利得の誤差は（図２８）の表に示すようにＤＡ＿ＩＮＰＵＴに入力するバイナリ信号によらず一定になる。すなわち、前記のオペアンプの入力オフセット電圧ＶＯＦＦＳＥＴに起因する量子化雑音の増加を抑えられる。
【００７９】
なお、入力回路３−１としては、実施例１で示した回路を使用できる。オペアンプと復調チョッパ５−２として、（００５１）で示した回路を用いても良い。
【実施例４】
【００８０】
ＤＡ変換器がＮ個（ただしＮは２以上の自然数）の場合の例を（図２９）に示す。
【００８１】
ＤＡ変換器を４−１、４−２から４−ＮまでＮ個用意し、それぞれのＤＡ変換器の入力端子もＤＡ＿ＩＮＰＵＴ、ＤＡ＿ＩＮＰＵＴ２からＤＡ＿ＩＮＰＵＴＮまでＮ個用意する。ＤＡ＿ＩＮＰＵＴ、ＤＡ＿ＩＮＰＵＴ２からＤＡ＿ＩＮＰＵＴＮへの入力は全て“１”または“０”のバイナリ値であり、前記のバイナリ値を全て加算すると値は“Ｎ”になる。
【００８２】
ディジタル信号処理ブロック７−１では、変調チョッパ回路５−１および復調チョッパ回路５−２を制御する信号を生成する。例えば、ＤＡ変換器４−１、４−２から４−Ｎへの入力信号を加算してＮ／２を超えるか否かで、変調チョッパ回路５−１および復調チョッパ回路５−２を切り替えるか否かを決める処理を行う。前記の処理により、前記のオペアンプの入力オフセット電圧ＶＯＦＦＳＥＴに起因する量子化雑音の増加を抑えられる。前記の処理に加えて周波数変調、または特定の周波数の信号を減衰させる等のフィルタリング処理を加えても良い。
【００８３】
ＤＡ変換器が２個以上になる場合は、ＤＡ変換器間の利得の誤差が問題になるので、ダイナミックエレメントマッチング回路を用いて対策を施してもよい。
【００８４】
なお、入力回路３−１としては、実施例１で示した回路を使用できる。オペアンプと復調チョッパ５−２として、（００５１）で示した回路を用いても良い。
【実施例５】
【００８５】
（図３０）に標準的な２次１ビットのデルタシグマＡＤ変換器に適用した例を示す。
【００８６】
デルタシグマＡＤ変換器の入力ＡＤ＿ＶＩＰとＡＤ＿ＶＩＭが１段目積分器９−１の入力に接続され、１段目積分器９−１の出力ＶＯＰ１とＶＯＭ１が２段目積分器９−２の入力に接続される。２段目積分器９−２の出力ＶＯＰ２とＶＯＭ２は量子化器８−１に接続されて、ディジタル化が行われデルタシグマＡＤ変換器の出力ＡＤ＿ＯＵＴＰＵＴとして出力される。
【００８７】
量子化器８−１は、１クロック周期に２回のディジタル化を行う機能を持つ。前記の機能は、１クロックに１回のディジタル化を行う量子化器を２回路設けて実現してもよい。
【００８８】
デルタシグマＡＤ変換器の出力ＡＤ＿ＯＵＴＰＵＴはディジタルブロック８−２でクロックＣＬＫ１やクロックＣＬＫ２とのタイミング調整などをおこなわれて、１段目積分器９−１と２段目積分器９−２のＤＡ＿ＩＮＰＵＴへ入力される。なお、前記のタイミングに問題がなければ、ディジタルブロック８−２は用いなくても良い。
【００８９】
（図３０）では１段目積分器９−１と２段目積分器９−２ともに変調チョッパ回路５−１と復調チョッパ回路５−２を持つが、必要な量子化雑音の大きさによっては２段目積分器９−２に変調チョッパ回路５−１と復調チョッパ回路５−２を設けなくてもよい。
【００９０】
（図３０）の１段目積分器９−１と２段目積分器９−２に用いている入力回路３−１、ＤＡ変換器４−１の回路構成、および積分容量ＣＨａ、ＣＨｂの値やサンプル容量の値は、共通である必要はない。例えば、入力回路３−１およびＤＡ変換器４−１は（実施例１）（実施例２）（実施例３）および（実施例４）で示した回路のいずれかを使用できる。オペアンプと復調チョッパ５−２として、（００５１）で示した回路を用いても良い。
【実施例６】
【００９１】
（図３１）にダイレクトフィードフォワード型の２次１ビットのデルタシグマＡＤ変換器に適用した例を示す。
【００９２】
デルタシグマＡＤ変換器の入力ＡＤ＿ＶＩＰとＡＤ＿ＶＩＭが１段目積分器９−３の入力に接続され、１段目積分器９−３の出力ＶＯＰ１とＶＯＭ１が２段目積分器９−４の入力に接続される。
【００９３】
加算器８−３により、デルタシグマＡＤ変換器の入力ＡＤ＿ＶＩＰとＡＤ＿ＶＩＭ、１段目積分器９−３の出力ＶＯＰ１とＶＯＭ１および２段目積分器９−４の出力ＶＯＰ２とＶＯＭ２が加算されて、前記の加算器の出力が量子化器８−１に入力されて、ディジタル化が行われデルタシグマＡＤ変換器の出力ＡＤ＿ＯＵＴＰＵＴとして出力される。加算器８−３では入力する前記の信号にそれぞれ異なる利得を設けて、前記の信号に重み付けを行って加算してもよい。
【００９４】
デルタシグマＡＤ変換器の出力ＡＤ＿ＯＵＴＰＵＴはディジタルブロック８−２でクロックＣＬＫ１やクロックＣＬＫ２とのタイミング調整などをおこなわれて、１段目積分器９−３のＤＡ変換器のＤＡ＿ＩＮＰＵＴへ入力される。なお、前記のタイミングに問題がなければ、ディジタルブロック８−２は用いなくても良い。
【００９５】
ダイレクトフィードフォワード型のデルタシグマＡＤ変換器なので、ＤＡ変換器を持つのは１段目積分器９−３のみであり、ＤＡ変換器を持たない２段目積分器９−４には変調チョッパ回路および復調チョッパ回路を設けなくてもよい。
【００９６】
（図３１）の１段目積分器９−３と２段目積分器９−４に用いている入力回路３−１、ＤＡ変換器４−１の回路構成、および積分容量ＣＨａ、ＣＨｂの値やサンプル容量の値は、共通である必要はない。例えば、入力回路３−１およびＤＡ変換器は（実施例１）（実施例２）（実施例３）および（実施例４）で示した回路のいずれかを使用できる。オペアンプと復調チョッパ５−２として、（００５１）で示した回路を用いても良い。
【実施例７】
【００９７】
（図３２）にダイレクトフィードフォワード型の４次１ビットのデルタシグマＡＤ変換器に適用した例を示す。
【００９８】
デルタシグマＡＤ変換器の入力ＡＤ＿ＶＩＰとＡＤ＿ＶＩＭが１段目積分器９−５の入力に接続されて、１段目積分器９−５の出力ＶＯＰ１とＶＯＭ１が２段目積分器９−６の入力に接続され、２段目積分器９−６の出力ＶＯＰ２とＶＯＭ２が３段目積分器９−７の入力に接続され、３段目積分器９−７の出力ＶＯＰ３とＶＯＭ３が４段目積分器９−８の入力に接続される。
【００９９】
加算器８−３により、デルタシグマＡＤ変換器の入力ＡＤ＿ＶＩＰとＡＤ＿ＶＩＭ、１段目積分器の出力ＶＯＰ１とＶＯＭ１、２段目積分器の出力ＶＯＰ２とＶＯＭ２、３段目積分器の出力ＶＯＰ３とＶＯＭ３および４段目積分器の出力ＶＯＰ４とＶＯＭ４が加算されて、前記の加算器の出力が量子化器８−１に入力されて、ディジタル化が行われデルタシグマＡＤ変換器の出力ＡＤ＿ＯＵＴＰＵＴとして出力される。加算器８−３では入力する前記の信号にそれぞれ異なる利得を設けて、前記の信号に重み付けを行って加算してもよい。
【０１００】
デルタシグマＡＤ変換器の出力ＡＤ＿ＯＵＴＰＵＴはディジタルブロック８−２でクロックＣＬＫ１やクロックＣＬＫ２とのタイミング調整などをおこなわれて、１段目積分器９−５のＤＡ変換器のＤＡ＿ＩＮＰＵＴへ入力される。なお、前記のタイミングに問題がなければ、ディジタルブロック８−２は用いなくても良い。
【０１０１】
（実施例６）と同様に、ダイレクトフィードフォワード型のデルタシグマＡＤ変換器なので、ＤＡ変換器を持つのは１段目積分器９−５のみであり、ＤＡ変換器を持たない２段目積分器９−６、３段目積分器９−７、４段目積分器９−８には変調チョッパ回路および復調チョッパ回路を設けなくてもよい。
【０１０２】
（図３２）の１段目積分器９−５、２段目積分器９−６、３段目積分器９−７および４段目積分器９−８に用いている入力回路３−１、ＤＡ変換器４−１の回路構成、および積分容量ＣＨａ、ＣＨｂの値やサンプル容量の値は、共通である必要はない。例えば、入力回路３−１およびＤＡ変換器４−１は（実施例１）（実施例２）（実施例３）および（実施例４）で示した回路のいずれかを使用できる。オペアンプと復調チョッパ５−２として、（００５１）で示した回路を用いても良い。
【図面の簡単な説明】
【０１０３】
【図１】（ａ）従来のダブルサンプル技術を用いたデルタシグマＡＤ変換器に用いられる積分器の例１  （ｂ）（図１）符号：ＯＰＡＭＰの端子名の説明
【図２】シングルサンプル技術およびダブルサンプル技術での積分器のタイミングチャート
【図３】（図１）のＤＡ変換器の容量の製造偏差により生じる量子化雑音増加を、周波数スペクトラムで示した図
【図４】従来のダブルサンプル技術を用いたデルタシグマＡＤ変換器に用いられる積分器の例２
【図５】（図４）のＤＡ変換器のスイッチの構成例１
【図６】（図４）のＤＡ変換器のスイッチの構成例２
【図７】（図４）のＤＡ変換器の動作を示した図１
【図８】（図４）のＤＡ変換器の動作を示した図２
【図９】（図４）のＤＡ変換器の動作を示した図３
【図１０】（図４）のＤＡ変換器のブロック図
【図１１】（図４）のＤＡ変換器の利得の誤差を示した表
【図１２】（図４）の例の積分器に用いられるオペアンプの入力オフセット電圧により生じる量子化雑音の増加を、周波数スペクトラムで示した図
【図１３】実施例１
【図１４】実施例１での変調チョッパ回路と復調チョッパ回路の動作
【図１５】実施例１でのＤＡ変換器の利得の誤差を示した表
【図１６】テレスコピックカスコード型のオペアンプに復調チョッパ回路を組み込んだ例
【図１７】フォールデットカスコード型のオペアンプに復調チョッパ回路を組み込んだ例
【図１８】入力回路の例１  標準的なシングルサンプル型のスイッチトキャパシタ回路を２回路用いて構成したダブルサンプル型のスイッチトキャパシタ回路
【図１９】入力回路の例２  入力部がクロスカップルド構成のシングルサンプル型のスイッチトキャパシタ回路を２回路用いて構成したダブルサンプル型のスイッチトキャパシタ回路
【図２０】入力回路の例３  Ｆｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路
【図２１】入力回路の例４  入力回路の例１（図１８）と、入力回路の例３（図２０）を組合せた回路
【図２２】入力回路の例５  入力回路の例２（図１９）と、入力回路の例３（図２０）を組合せた回路
【図２３】実施例１で、入力回路の例２（図１９）を採用した場合のブロック図
【図２４】実施例１で、入力回路の例２（図１９）を採用した場合の、入力回路の利得の変動により生じる量子化雑音増加を、周波数スペクトラムで示した図
【図２５】実施例２
【図２６】実施例３
【図２７】実施例３での変調チョッパ回路と復調チョッパ回路の動作例
【図２８】実施例３でのＤＡ変換器の利得の誤差を示した表
【図２９】実施例４
【図３０】実施例５  標準的な２次１ビットのデルタシグマＡＤ変換器に適用した例
【図３１】実施例６  ダイレクトフィードフォワード型の２次１ビットのデルタシグマＡＤ変換器に適用した例
【図３２】実施例７  ダイレクトフィードフォワード型の４次１ビットのデルタシグマＡＤ変換器に適用した例
【符号の説明】
【０１０４】
ＣＬＫ１  基本クロック（正相）
ＣＬＫ２  基本クロック（逆相）
ＶＩＰ  積分器の入力端子（正相）
ＶＩＭ  積分器の入力端子（逆相）
ＶＩＰＸ  積分器内のノード（正相）
ＶＩＭＸ  積分器内のノード（逆相）
ＶＯＰ  積分器の出力端子（正相）
ＶＯＭ  積分器の出力端子（逆相）
ＶＲＥＦＰ  積分器のＤＡ変換器のリファレンス電圧
ＶＲＥＦＭ  積分器のＤＡ変換器のリファレンス電圧
ＤＡ＿ＩＮＰＵＴ  ＤＡ変換器の入力端子
ＶＩＣＭ  バイアス電圧
ＯＰＡＭＰ  積分器のオペアンプ
ＶＯＦＦＳＥＴ  オペアンプの入力オフセット電圧
Ｉ＿ＩＰ  入力回路の入力端子（＋）
Ｉ＿ＩＭ  入力回路の入力端子（−）
Ｉ＿ＯＰ  入力回路の出力端子（＋）
Ｉ＿ＯＭ  入力回路の出力端子（−）
ＤＡ＿ＯＰ  ＤＡ変換器の出力端子（＋）
ＤＡ＿ＯＭ  ＤＡ変換器の出力端子（−）
ＩＮ＋  オペアンプの入力端子（＋）
ＩＮ−  オペアンプの入力端子（−）
ＯＵＴ＋  オペアンプの出力端子（＋）
ＯＵＴ−  オペアンプの出力端子（−）
ＣＨａ  積分器の積分容量
ＣＨｂ  積分器の積分容量
３−２ａ  入力部がクロスカップルド構成のスイッチトキャパシタ回路のＤＡ変換器１
３−２ｂ  入力部がクロスカップルド構成のスイッチトキャパシタ回路のＤＡ変換器２
ＣＳ１ａ  スイッチトキャパシタ回路のＤＡ変換器１のサンプル容量（正相）
ＣＳ１ｂ  スイッチトキャパシタ回路のＤＡ変換器１のサンプル容量（逆相）
Ｄ２ａ（＋）  ［ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号］×ＣＬＫ２  で導通するスイッチ
Ｄ２ｂ（＋）  ［ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号］×ＣＬＫ２  で導通するスイッチ
Ｄ２ａ（−）  ｎｏｔ（［ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号］）×ＣＬＫ２  で導通するスイッチ
Ｄ２ｂ（−）  ｎｏｔ（［ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号］）×ＣＬＫ２  で導通するスイッチ
ＣＳ２ａ  スイッチトキャパシタ回路のＤＡ変換器２のサンプル容量（正相）
ＣＳ２ｂ  スイッチトキャパシタ回路のＤＡ変換器２のサンプル容量（逆相）
Ｄ１ａ（＋）  ［ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号］×ＣＬＫ１  で導通するスイッチ
Ｄ１ｂ（＋）  ［ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号］×ＣＬＫ１  で導通するスイッチ
Ｄ１ａ（−）  ｎｏｔ（［ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号］）×ＣＬＫ１  で導通するスイッチ
Ｄ１ｂ（−）  ｎｏｔ（［ＤＡ＿ＩＮＰＵＴに入力するバイナリ信号］）×ＣＬＫ１  で導通するスイッチ
Ｓ１ａ  ＣＬＫ１＝１で導通するスイッチ
Ｓ１ｂ  ＣＬＫ１＝１で導通するスイッチ
Ｓ２ａ  ＣＬＫ２＝１で導通するスイッチ
Ｓ２ｂ  ＣＬＫ２＝１で導通するスイッチ
Ｓ１Ｄａ  ＣＬＫ１＝１で導通するスイッチ
Ｓ１Ｄｂ  ＣＬＫ１＝１で導通するスイッチ
Ｓ２Ｄａ  ＣＬＫ２＝１で導通するスイッチ
Ｓ２Ｄｂ  ＣＬＫ２＝１で導通するスイッチ
４−１  Ｆｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路のＤＡ変換器１
４−２  Ｆｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路のＤＡ変換器２
４−Ｎ  Ｆｕｌｌｙ−Ｆｌｏａｔｉｎｇ構成のダブルサンプル型のスイッチトキャパシタ回路のＤＡ変換器Ｎ
ＤＤａ（＋）  ＤＡ変換器のスイッチ
ＤＤｂ（＋）  ＤＡ変換器のスイッチ
ＤＤａ（−）  ＤＡ変換器のスイッチ
ＤＤｂ（−）  ＤＡ変換器のスイッチ
ＤＡａ（＋）  ＤＡ変換器のスイッチ
ＤＡｂ（＋）  ＤＡ変換器のスイッチ
ＤＡａ（−）  ＤＡ変換器のスイッチ
ＤＡｂ（−）  ＤＡ変換器のスイッチ
ＤＡ＿Ｑ  ＤＡ変換器の出力の電荷
ＤＡ＿Ｑ＿ＥＲＲ  ＤＡ変換器の出力の誤差の電荷
ＤＡ＿ＯＵＴ  ＤＡ変換器の出力（電圧）
５−１  変調チョッパ回路
５−２  復調チョッパ回路
６−１  オペアンプに組み込んだ復調チョッパ回路
６−２  オペアンプに組み込んだ復調チョッパ回路
ＢＩＡＳ１〜５  オペアンプのバイアス電圧
ＣＳＳ１ａ  シングルサンプル型のスイッチトキャパシタ回路のサンプル容量（正相）
ＣＳＳ１ｂ  シングルサンプル型のスイッチトキャパシタ回路のサンプル容量（逆相）
ＣＳＳ２ａ  シングルサンプル型のスイッチトキャパシタ回路のサンプル容量（正相）
ＣＳＳ２ｂ  シングルサンプル型のスイッチトキャパシタ回路のサンプル容量（逆相）
ＣＳＳ３ａ  ダブルサンプル型のスイッチトキャパシタ回路のサンプル容量（正相）
ＣＳＳ３ｂ  ダブルサンプル型のスイッチトキャパシタ回路のサンプル容量（逆相）
Ｓ＿Ｑ  入力回路の出力の電荷
Ｓ＿ＯＵＴ  入力回路の出力（電圧）
ＶＩＣＭ０  バイアス電圧
７−１  ディジタル信号処理ブロック
ＤＡ＿ＩＮＰＵＴ２  ２番目のＤＡ変換器の入力端子
ＤＡ＿ＩＮＰＵＴＮ  Ｎ番目のＤＡ変換器の入力端子
ＡＤ＿ＶＩＰ  デルタシグマＡＤ変換器の入力（正相）
ＡＤ＿ＶＩＭ  デルタシグマＡＤ変換器の入力（逆相）
ＡＤ＿ＯＵＴＰＵＴ  デルタシグマＡＤ変換器の出力
ＶＯＰ１  １段目積分器の出力（正相）
ＶＯＭ１  １段目積分器の出力（逆相）
ＶＯＰ２  ２段目積分器の出力（正相）
ＶＯＭ２  ２段目積分器の出力（逆相）
ＶＯＰ３  ３段目積分器の出力（正相）
ＶＯＭ３  ３段目積分器の出力（逆相）
ＶＯＰ４  ４段目積分器の出力（正相）
ＶＯＭ４  ４段目積分器の出力（逆相）
８−１  量子化器
８−２  ディジタルブロック
８−３  加算器
９−１  ２次１ビットのデルタシグマＡＤ変換器の１段目積分器
９−２  ２次１ビットのデルタシグマＡＤ変換器の２段目積分器
９−３  ダイレクトフィードフォワード型の２次１ビットのデルタシグマＡＤ変換器の１段目積分器
９−４  ダイレクトフィードフォワード型の２次１ビットのデルタシグマＡＤ変換器の２段目積分器
９−５  ダイレクトフィードフォワード型の４次１ビットのデルタシグマＡＤ変換器の１段目積分器
９−６  ダイレクトフィードフォワード型の４次１ビットのデルタシグマＡＤ変換器の２段目積分器
９−７  ダイレクトフィードフォワード型の４次１ビットのデルタシグマＡＤ変換器の３段目積分器
９−８  ダイレクトフィードフォワード型の４次１ビットのデルタシグマＡＤ変換器の４段目積分器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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