(57)【特許請求の範囲】
【請求項１】
第１入力信号と、前記第１入力信号とは異なる第２入力信号とをデコードするデコーダであって、
前記第１入力信号は、第１チャネル及び第２チャネルを有し、
前記第２入力信号は、第１チャネル及び第２チャネルを有し、
前記デコーダは、
前記第１入力信号及び前記第２入力信号を受信し、前記第１入力信号の前記第１チャネルと前記第２入力信号の前記第１チャネルとを時分割多重化して、多重化された信号を提供し、前記第１入力信号及び前記第２入力信号に含まれる複数のチャネルの中から、前記第１入力信号の前記第２チャネル及び前記第２入力信号の前記第２チャネルを選択して、２つの選択されたチャネルを提供する選択ステージと、
前記多重化された信号をデジタル化し、デジタル化された前記多重化された信号を非多重化して、デジタル化された前記第１入力信号の前記第１チャネルと、デジタル化された前記第２入力信号の前記第１チャネルを提供し、前記２つの選択されたチャネルをデジタル化して、デジタル化された前記第１入力信号の前記第２チャネルと、デジタル化された前記第２入力信号の前記第２チャネルとを提供するアナログ／デジタル変換ステージと、
前記デジタル化された前記第１入力信号の前記第１チャネル及び前記第２チャネルと、前記デジタル化された前記第２入力信号の前記第１チャネル及び前記第２チャネルとをデコードして、少なくとも一つのデコードされた信号を出力するデコーダステージと、
を備えるデコーダ。
【請求項２】
ＤＣ復元ステージをさらに含み、前記多重化された信号及び前記２つの選択されたチャネルの少なくとも一つは、前記アナログ／デジタル変換ステージにより処理される前に、前記ＤＣ復元ステージに渡される、
請求項１に記載のデコーダ。
【請求項３】
前記時分割多重化は、
第１クロックの第１クロック期間中に前記第１入力信号の前記第１チャネルを選択し、
前記第１クロックの第２クロック期間中に前記第２入力信号の前記第１チャネルを選択することをさらに含み、
前記アナログ／デジタル変換ステージは、
前記第１クロックに応じて前記２つの選択されたチャネルの一方をデジタル化し、
第２クロックに応じて前記２つの選択されたチャネルの他方をデジタル化し、
前記第２クロック及び第３クロックに応じて、前記多重化された信号をデジタル化し、
前記第１クロックの位相は、前記第２クロックの位相のほぼ逆位相であり、
前記第３クロックの周波数は、前記第１クロックおよび前記第２クロックの周波数の約２倍である、
請求項１又は請求項２に記載のデコーダ。
【請求項４】
前記アナログ／デジタル変換ステージは、
前記多重化された信号をアナログ／デジタル変換する第１アナログ／デジタル変換器と、
前記２つの選択されたチャネルの一方をアナログ／デジタル変換する第２アナログ／デジタル変換器と、
前記２つの選択されたチャネルの他方をアナログ／デジタル変換する第３のアナログ／デジタル変換器と、
変換された前記多重化された信号を非多重化するデマルチプレクサと、
を含む請求項１から３の何れか１項に記載のデコーダ。
【請求項５】
前記デコーダステージは、
前記デジタル化された前記第１入力信号の前記第１チャネル及び前記第２チャネルを受信して、前記少なくとも一つのデコードされた信号を出力する第１デコーダを含む、
請求項１から４の何れか１項に記載のデコーダ。
【請求項６】
前記デコーダステージは、
前記デジタル化された前記第２入力信号の前記第１チャネル及び前記第２チャネルを受信して、別のデコードされた信号を出力する第２デコーダをさらに含む、
請求項５に記載のデコーダ。
【請求項７】
前記第１デコーダは第１クロックに応じて動作し、前記第２デコーダは第２クロックに応じて動作し、前記第１クロックは前記第２クロックと略逆である、
請求項６に記載のデコーダ。
【請求項８】
第１入力信号と、前記第１入力信号とは異なる第２入力信号とをデコードする方法であって、
前記第１入力信号は、第１チャネル及び第２チャネルを有し、
前記第２入力信号は、第１チャネル及び第２チャネルを有し、
前記方法は、
前記第１入力信号及び前記第２入力信号を受信する段階と、
前記第１入力信号の前記第１チャネルと前記第２入力信号の前記第１チャネルとを時分割多重化して、多重化された信号を提供する段階と、
前記第１入力信号及び前記第２入力信号に含まれる複数のチャネルの中から、前記第１入力信号の前記第２チャネル及び前記第２入力信号の前記第２チャネルを選択して、２つの選択されたチャネルを提供する段階と、
前記多重化された信号をデジタル化し、デジタル化された前記多重化された信号を非多重化して、デジタル化された前記第１入力信号の前記第１チャネルと、デジタル化された前記第２入力信号の前記第１チャネルを提供し、前記２つの選択されたチャネルをデジタル化して、デジタル化された前記第１入力信号の前記第２チャネルと、デジタル化された前記第２入力信号の前記第２チャネルとを提供するアナログ／デジタル変換を行う段階と、
少なくとも一つのデコードされた信号を生成する、前記デジタル化された前記第１入力信号の前記第１チャネル及び前記第２チャネルと、前記デジタル化された前記第２入力信号の前記第１チャネル及び前記第２チャネルとをデコードする段階と、
を備える方法。
【請求項９】
前記アナログ／デジタル変換を行う前に、前記多重化された信号及び前記２つの選択されたチャネルの少なくとも一つのＤＣ成分を復元する段階をさらに含む、
請求項８に記載の方法。
【請求項１０】
前記時分割多重化する段階は、
第１クロックの第１クロック期間中に前記第１入力信号の前記第１チャネルを選択し、
前記第１クロックの第２クロック期間中に前記第２入力信号の前記第１チャネルを選択する段階をさらに含み、
前記アナログ／デジタル変換を行う段階は、
前記第１クロックに応じて前記２つの選択されたチャネルの一方をデジタル化し、
第２クロックに応じて前記２つの選択されたチャネルの他方をデジタル化して、
前記第２クロック及び第３クロックに応じて、前記多重化された信号をデジタル化する段階をさらに含み、
前記第１クロックの位相は、前記第２クロックの位相のほぼ逆位相であり、
前記第３クロックの周波数は、前記第１クロックおよび前記第２クロックの周波数の約２倍である、
請求項８又は請求項９に記載の方法。
【請求項１１】
前記第３のクロックの第１クロック期間の始まりは、前記第１クロックの第１クロック期間の中程に略位置合わせされる、
請求項１０に記載の方法。
【請求項１２】
前記デコードする段階は、
前記デジタル化された前記第１入力信号の前記第１チャネル及び前記第２チャネルをデコードして、前記少なくとも一つのデコードされた信号を生成する段階をさらに含む、
請求項８から１１の何れか１項に記載の方法。
【請求項１３】
前記デコードする段階は、
前記デジタル化された前記第２入力信号の前記第１チャネル及び前記第２チャネルをデコードして、別のデコードされた信号を生成する段階をさらに含む、
請求項１２に記載の方法。
【請求項１４】
前記デコードして前記少なくとも一つのデコードされた信号を生成する段階は第１クロックに応じて動作し、
前記デコードして前記別のデコードされた信号を生成する段階は第２クロックに応じて動作し、
前記第１クロックは前記第２クロックと略逆である、
請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２００６年４月１８日出願の米国仮出願番号第６０／７９３，２８８、２００６年４月１８日提出の米国仮出願番号第６０／７９３，２７６、２００６年４月１８日出願の米国仮出願番号第６０／７９３，２７７、２００６年４月１８日出願の米国仮出願番号第６０／７９３，２７５の恩恵を享受しており、各々の開示の全体をここに参照として組み込む。
【背景技術】
【０００２】
伝統的に、マルチビデオチャネルテレビディスプレイスクリーンは、一以上のチャネルを同時にディスプレイスクリーンの随所で観られるようデュアルチャネルビデオ処理チップが備わっている。画像の中に画像を表示するこの形式は、通常ピクチャインピクチャあるいはＰＩＰとして称される。図１Ａはアスペクト比４：３のディスプレイスクリーンの随所に二つのチャネルを表示する一例である。スクリーン１００Ａはスクリーンの主要部に第１のチャネル１１２を、スクリーンの実質的により小さな部分に第２のチャネル１２２を、それぞれ同時に表示する。図１Ｂは第１のチャネルおよび第２のチャネルを、スクリーンの異なる部分に、実質的に同じアスペクト比で表示する一例である。これらについて以下で詳述する。
【０００３】
ＰＩＰスクリーン１００Ａを生成する典型的なテレビシステムを図２に示す。テレビディスプレイシステム２００は、テレビ放送信号２０２、ハイブリッドＴＶチューナ２１０、ベースバンド入力２８０、復調器２２０、ＭＰＥＧコーデック２３０、オフチップ記憶装置２４０、オフチップメモリ３００、ビデオプロセッサ２５０、および外部部材２７０（例えばディスプレイ）を含む。ハイブリッドＴＶチューナ２１０は、テレビ放送信号２０２が提供する一以上のテレビチャネルにチューニングすることができる。ハイブリッドＴＶチューナ２１０は、復調器２２０に対してデジタルテレビ信号を、およびビデオプロセッサ２５０に対してアナログビデオ信号成分（例えば、コンポジットビデオベースバンド信号（ＣＶＢＳ））を提供しうる。さらに、ベースバンド入力２８０は、様々なテレビ信号（例えば、ＣＶＢＳ、Ｓ−Ｖｉｄｅｏ、Ｃｏｍｐｏｎｅｎｔ）を受信して、それらをビデオプロセッサ２５０に提供しうる。他の外部デジタルあるいはアナログ信号（例えば、ＤＶＩあるいはＨｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ（ＨＤ））がビデオプロセッサ２５０に提供されてもよい。
【０００４】
ビデオは復調器２２０により復調され、その後ＭＰＥＧコーデック２３０により圧縮解除されてよい。ＭＰＥＧコーデック２３０が要する動作の中には、データ記憶すべくオフチップ記憶装置２４０を利用しうるものがある。デジタル信号はその後ビデオプロセッサ２５０により処理されうるが、ビデオプロセッサ２５０は、外部部材２７０に表示するのに適切な信号２６０を生成するデュアルチャネル処理チップであってよい。ビデオプロセッサ２５０は、オフチップメモリ３００を利用して、ノイズ低減およびデインタレース、３Ｄ  ＹＣ分離およびフレームレート変換（ＥＲＣ）などのメモリ集中ビデオ処理動作を行いうる。
【０００５】
このようなＰＩＰへの適用の際に第１のチャネル１１２は第２のチャネル１２２よりも重要であると一般的に認識されている。ＰＩＰ生成に利用される典型的なデュアルチャネル処理チップは、第１のチャネル１１２の大きなディスプレイを生成する第１のチャネルビデオパイプの方に品質的に重きを置いている。第２のチャネル１２２の、より小さなディスプレイを生成する第２のチャネルビデオパイプは、コスト削減目的から品質的に劣る。例えば、デインタレース、ノイズ低減、およびビデオデコードなどの３−Ｄビデオ処理動作は第１のチャネルビデオパイプに実装され得、一方で第２のチャネルビデオパイプには２−Ｄビデオ処理動作しか実装されない。３−Ｄビデオ処理動作は、空間・時間ドメインでビデオを処理する動作のことであり、しばしば処理動作で利用される一以上のビデオフレームをバッファリングする。対照的に、２−Ｄビデオ処理動作は、空間ドメインのビデオ処理のみを行い、現在のビデオフレームに対してのみ行われる。
【０００６】
アスペクト比１６：９のワイドディスプレイスクリーンの到来により、同じサイズの二つのチャネル、あるいはアスペクト比４：３の二つのチャネルを同じスクリーンに表示する需要が益々高まっている。この用途形態は、通常ピクチャアンドピクチャ（ＰＡＰ）と称される。図１Ｂにおいて、スクリーン１００Ｂは第１のチャネル１１０と、スクリーンの第二部分に実質的に同じアスペクト比が表示される第２のチャネル１２０とを表示している。これら用途において、第１のチャネルは第２のチャネルと類似した品質を有すよう生成されるべきである。
【０００７】
従って二つの高品質なビデオ画像を生成する目的上、第１のビデオチャネルパイプおよび第２のビデオチャネルパイプ両方への３‐Ｄビデオ処理の実装が必要となる。望ましいディスプレイを生成する３−Ｄビデオ処理は、品質ロスあるいは統一性ロスのない画像表示に適した時間フレーム内で行われる必要があるメモリ集中操作を要する。メモリ動作は、３−Ｄビデオ処理を要するチャネル数に比例して増加する。典型的なデュアルビデオ処理チップは、高品質の二つのビデオ信号を処理する能力に欠け、それゆえに、高いビデオ品質を有する二つのチャネルを表示する需要が増える中、使用されなくなる傾向にある。
【０００８】
典型的なデュアルビデオ処理チップが多数の高品質ビデオ信号を処理する能力に欠ける理由の一つは、ビデオプロセッサとオフチップメモリとの間で必要となるデータ帯域幅が大量であることにある。伝統的にビデオ処理チップパイプラインの一部分には、ノイズ低減器およびデインタレーサが含まれ、これらのいずれもオフチップメモリに大量のデータ帯域幅が必要となる。
【０００９】
特に、ノイズ低減器は、そもそも、あるフィールドを次のフィールドと比較して、各フィールドで同じでないフィールドの部分を削除する働きをする。この理由から、ノイズ低減器は、現在のフィールドと比較する目的から少なくとも二つのフィールドの記憶を必要とする。デインタレーサは、二つの記憶されているフィールドを読み出して結合し、これによりインタレーサの動作を逆転する。
【００１０】
図３は、典型的なビデオプロセッサのノイズ低減器およびデインタレーサのオフチップメモリアクセス動作を図示する。ビデオ処理パイプラインの一部分は、ノイズ低減器３３０、デインタレーサ３４０、およびオフチップメモリ３００を含み、オフチップメモリ３００は少なくとも四つのフィールドバッファセクション３１０、３１１、３１２、および３１３を含む。
【００１１】
第１のフィールドインターバル中に、ノイズ低減器３３０は、フィールドバッファセクション３１０を読み出し、それをビデオ信号３２０と比較し、低減したノイズを持つ新たなフィールドを生成してこのフィールド出力３２２を二つのフィールドバッファセクション３１１および３１２に書き込む。フィールドバッファセクション３１１および３１２に前に記憶されていた内容は、フィールドバッファセクション３１０および３１３にそれぞれコピーされる。故に、該フィールドインターバルの終わりには、ノイズ低減器３３０のフィールド出力３２２がフィールドバッファセクション３１１および３１２に記憶され、フィールドバッファセクション３１１および３１２に前に記憶されていた内容は、今はそれぞれフィールドバッファセクション３１０および３１３にある。
【００１２】
後続のフィールドインターバル中に、前のフィールドインターバルからのノイズ低減器３３０から出力されたフィールドを含むフィールドバッファセクション３１２がデインタレーサ３４０から読み出され、このフィールドインターバルの前のフィールドインターバルからのノイズ低減器３３０から出力されたフィールドを含み、フィールドバッファセクション３１２に記憶されていたフィールドバッファセクション３１３が、デインタレーサ３４０により読み出される。現在のフィールドインターバルのノイズ低減器３３０のフィールド出力３２２もデインタレーサ３４０により読み出される。デインタレーサ３４０はこれらフィールドセグメントを処理して複合して、デインタレースされた出力３４２をビデオパイプラインの次のモジュールへ提供する。
【００１３】
一例である上述したビデオパイプライン部分は、単一のチャネルについてこれら操作を行い、操作は各追加的チャネルごとに増倍する。従って、メモリアクセス帯域幅は同じインターバルに書き込む／読み込むべきデータ量に比例して増えるので、ノイズ低減およびデインタレースを多数のチャネルに行うことによって、同様にデータ帯域幅が増える。上述のビデオ処理操作が驚くほどの帯域幅を必要とすることによって、これら操作を同時に行う能力は制限を受ける。
【００１４】
故に、多数の高品質ビデオチャネルストリームを有するディスプレイを生成すべく、一以上のチャネルの一以上のビデオパイプラインステージの様々なセクションにおけるメモリアクセス帯域幅を減らすシステムおよび方法が望まれている。
【発明の開示】
【００１５】
本発明の原理において、多数の高品質ビデオチャネルストリームを有するディスプレイを生成すべく一以上のチャネルの一以上のビデオパイプラインステージの様々なセクションでメモリアクセス帯域幅を減らすシステムおよび方法が提供される。
【００１６】
複数のビデオ入力信号をデコードし得、ここで複数のビデオ入力信号の少なくとも一つは二以上のビデオ入力信号部分を含む。複数のビデオ入力信号は受信されうる。少なくとも三つのビデオ入力信号部分は、二つの選択されたビデオ信号を提供すべく選択的に組み合わせられうる。選択されたビデオ信号を処理すべくアナログ／デジタル変換を行いうる。少なくとも一つのデコードされた信号を生成すべく、処理済ビデオ信号をデコードされうる。
【００１７】
本発明の原理において、多数の高品質ビデオチャネルストリームを有するディスプレイを生成すべく、一以上のチャネルの一以上のビデオパイプラインステージの様々なセクションにおいてメモリアクセス帯域幅を減らす方法および装置が提供される。デュアルビデオプロセッサは、異なる形式でありうる一以上のアナログ／デジタル信号を受信しうる。一以上のビデオモードの二つの同期ビデオ信号をデコードすることのできるデュアルビデオデコーダ（たとえばＮＴＳＣ／ＰＡＬ／ＳＥＣＡＭビデオデコーダ）が提供されてよい。ビデオモードの一つにおいて、デュアルビデオデコーダは、ビデオ信号のデコードに使用されるアナログ／デジタル変換器などの少なくとも一つの部材を共有すべく時分割多重化を行ってよい。
【００１８】
ビデオデコーダの出力、あるいはシステムの別の部材が提供する別の群のビデオ信号が、信号処理回路（例えばノイズ低減器および／またはデインタレーサ）に提供されてよい。信号処理回路は、様々なフィールドラインを記憶すべくメモリデバイスにアクセスしてよい。記憶されているフィールドラインの幾らかは、信号処理回路が必要としうるが、共有されてよい。記憶されているフィールドラインの幾らかを共有することで、全メモリ帯域幅および容量要件が減らされる。信号処理回路は、多数のフィールドライン処理を行うことができてよい。多数のフィールドセグメントのフィールドラインを記憶すべく一群のフィールドラインバッファを提供してよく、信号処理回路の対応する入力にデータを供給イしてよい。さらに記憶量を減らすべく、フィールドラインバッファの幾らかを、さらに信号処理回路内で共有してよい。
【００１９】
ビデオデコーダの出力、あるいはシステムの別の部材が提供する別の群のビデオ信号が、異なる様式にスケールされたビデオ信号を生成する一以上のスケーラに提供されてよい。スケーラは、メモリの前、メモリの後の、様々なスロット内に配置されうる、あるいは、メモリアクセスが必要とされない場合、メモリの前後いずれか（つまりメモリ間）に配置されうる。ビデオ信号がアップスケールを必要とする場合、メモリに記憶するデータ量を減らすべく、スケーラはメモリの後に配置される。ビデオ信号がダウンスケールを必要とする場合、メモリに記憶するデータ量を減らすべく、スケーラはメモリの前に配置されうる。または、一つのスケーラをメモリの前に配置して、別のスケーラをメモリの後に配置しておくことで、異なる様式でスケールされる二つのビデオ信号を提供しつつ（つまり、一方がアップスケールされつつ他方はダウンスケールされる、というように）、同時にメモリ記憶量および帯域幅を減らしてもよい。
【００２０】
ビデオデコーダの出力、あるいはシステムの別の部材が提供する別の群のビデオ信号が、一以上のフレームレート変換部に提供されてよい。ブランクタイムオプティマイザ（ＢＴＯ）が、第１のクロックレートにおけるビデオ信号のフレームのフィールドラインに関するデータを受信してよい。ＢＴＯは、フレームの次のフィールドラインが受信される前に入手可能な最大時間量を決定してよい。この決定に基づきＢＴＯは、第２のクロックレートにおけるフレームからメモリへのフィールドラインの送受信を行ってよい。メモリアクセスに利用される第２のクロックレートは、第１のクロックレートより実質的に遅くして、これによりメモリ帯域幅を減らし、フィールドライン間で入手可能な時間量が短い別のビデオ信号のメモリアクセスを速めてもよい。今度は、ＢＴＯは本質的に、メモリ帯域幅の効率利用を促進するように幾らかのメモリクライアント（つまり、メモリアクセスを要する単位）からメモリアクセスを配信する。
【００２１】
ＢＴＯのビデオ信号出力あるいはシステムの別の部材が提供する別の群のビデオ信号は、さらなる処理を受けるべくオーバレイエンジンに提供されてよい。オーバレイエンジンにおいては、二以上のビデオ信号をオーバレイして色管理部（ＣＭＵ）に提供してよい。ＣＭＵはオーバレイされたビデオ信号を受信して、各部分でオーバレイされたビデオ信号を処理してよい。オーバレイされたビデオ信号の一部分が第１のビデオ信号に対応する旨を受信すると、ＣＭＵは、第１のビデオ信号部分に対応するパラメタを利用してビデオ信号部分を処理して出力を提供しうる。または、オーバレイされたビデオ信号の一部分が第２のビデオ信号に対応する旨を受信すると、ＣＭＵは、第２のビデオ信号部分に対応するパラメタを利用してビデオ信号部分を処理して出力を提供しうる。オーバレイエンジン内のマルチプレーン（Ｍ−プレーン）オーバレイ回路は、二以上のビデオ信号を受信し得、これら信号の一つはＣＭＵにより提供され、オーバレイされた信号を提供してよい。ビデオ信号は優先度指示子を含みえ、そしてオーバレイ回路は優先度指示子に基づいて信号をオーバレイしてよい。
【００２２】
オーバレイエンジンの出力あるいはシステムの別の部材が提供する別の群のビデオ信号は、プログレッシブであってよく、主要および／または補助出力ステージに提供されてよい。または、ビデオ信号は、オーバレイエンジンをバイパスして、主要および／または補助出力ステージに提供されてよい。主要および／または補助出力ステージにおいて、ビデオ信号は形式変換あるいは処理を経て、例えばディスプレイデバイスおよび記録デバイスなどの主要および／または補助デバイスの要件を充たしてよい。
【図面の簡単な説明】
【００２３】
本発明の上述の、およびその他の目的および利点は、以下の詳細な説明を、添付図面とともに考慮することで明らかになる。添付図面にわたり、同様の参照番号は同様の部材を表す。
【００２４】
【図１Ａ−１Ｂ】同じスクリーンの随所に表示される二つのチャネルを例示する。
【００２５】
【図２】ＰＩＰディスプレイ生成を例示する。
【００２６】
【図３】典型的なビデオプロセッサのノイズ低減器およびデインタレーサのオフチップメモリアクセス動作を例示する。
【００２７】
【図４】本発明の原理によるテレビディスプレイシステムを例示する。
【００２８】
【図５】本発明の原理によるデュアルビデオプロセッサのオンボードビデオ処理セクションの機能を詳細に示す。
【００２９】
【図６】本発明の原理によるクロック生成システムを例示する。
【００３０】
【図７−９】本発明の原理によるビデオ信号生成の三つのモードである。
【００３１】
【図１０】本発明の原理による三つのビデオ信号を生成すべく二つのデコーダを使用する実装例を例示する。
【００３２】
【図１１】本発明の原理による二つのビデオ信号の二つの部分を時分割多重化するタイミング図例である。
【００３３】
【図１２】本発明の原理によるデュアルビデオプロセッサのフロントエンドのビデオパイプライン機能を詳細に例示する。
【００３４】
【図１３】本発明の原理によるノイズ低減器およびデインタレーサのオフチップメモリアクセス動作を例示する。
【００３５】
【図１４】本発明の原理によるノイズ低減器およびデインタレーサのオフチップメモリアクセス動作のタイミング図を例示する。
【００３６】
【図１５】本発明の原理による多数フィールドライン処理を例示する。
【００３７】
【図１６】本発明の原理によるフレームレート変換およびスケーリングを行う詳細を示す。
【００３８】
【図１７】本発明の原理によるスケーラ配置モジュールを例示する。
【００３９】
【図１８】本発明の原理によるＢＴＯマルチプレクサの動作を例示する。
【００４０】
【図１９】本発明の原理によるデュアルビデオプロセッサの色処理およびチャネルブレンド（ＣＰＣＢ）ビデオパイプラインを詳細に示す。
【００４１】
【図２０】本発明の原理によるオーバレイエンジンを詳細に示す。
【００４２】
【図２１】本発明の原理による色管理部を詳細に示す。
【００４３】
【図２２】本発明の原理によるデュアルビデオプロセッサのバックエンドビデオパイプラインを詳細に示す。
【発明を実施するための最良の形態】
【００４４】
本発明は、一以上の高品質出力信号を生成すべく、一以上のチャネルの多数ビデオパイプラインステージの随所でメモリアクセス帯域幅を減らし、メモリおよびその他の処理資源を共有する方法および装置に関する。
【００４５】
図４は、本発明の原理によるテレビディスプレイシステムを示す。図４に図示されるテレビディスプレイシステムは、テレビ放送信号２０２、デュアルチューナ４１０、ＭＰＥＧコーデック２３０、オフチップ記憶装置２４０、オフチップメモリ３００、デュアルビデオプロセッサ４００、メモリインターフェース５３０、および少なくとも一つの外部部材２７０を含みうる。デュアルチューナ４１０はテレビ放送信号２０２を受信して、第１のビデオ信号４１２および第２のビデオ信号４１４を生成してよい。ビデオ信号４１２および４１４はその後デュアルデコーダ４２０に提供されうる。デュアルデコーダ４２０は、デュアルビデオプロセッサ４００の内部にあるものとして示されているが、ビデオプロセッサ４００の外部にあってもよい。デュアルデコーダ４２０は、第１のビデオ信号４１２および第２のビデオ信号４１４に対してデコーダ２２０（図２）と同様の機能を果たしてよい。デュアルデコーダ４２０は少なくともマルチプレクサ４２４と二つのデコーダ４２２とを含んでよい。代替例においては、マルチプレクサ４２４および１または２のデコーダ４２２はデュアルデコーダ４２０の外部にあってよい。デコーダ４２２はデコードされたビデオ信号出力４２６および４２８を提供する。デコーダ４２２は、ＭＰＥＧデコーダと異なる任意のＮＴＳＣ／ＰＡＬ／ＳＥＣＡＭデコーダであってよい。デコーダ４２２の入力は、デジタルＣＶＢＳ、Ｓ−Ｖｉｄｅｏ、あるいはコンポーネントビデオ信号であってよく、デコーダ４２２の出力は、Ｙ−Ｃｂ−Ｃｒデータ信号のようなデジタル標準の定義であってよい。デュアルデコーダ４２０の動作に関しては、図７、８、９、１０を参照しながら詳述する。
【００４６】
マルチプレクサ４２４を利用して二つのビデオ信号４１２よび４１４のうちの少なくともいずれか、あるいは任意の数の入力ビデオ信号を選択してよい。この選択された少なくともいずれかのビデオ信号４２５はその後デコーダ４２２に提供される。この選択された少なくともいずれかのビデオ信号４２５は図面では、単一のビデオ信号として示して図面の煩雑さを避けているが、ビデオ信号４２５は任意の数のデコーダ４２２に提供できる任意の数のビデオ信号を表してよいことは理解されるべきである。例えば、マルチプレクサ４２４は５つの入力ビデオ信号を受信してよく、５つの入力ビデオ信号のうち二つを二つの異なるデコーダ４２２へ提供してよい。
【００４７】
図４に示す特定のビデオ信号処理により、デュアルビデオプロセッサ４００上の内部デュアルデコーダ４２０が利用され、これにより時間的推移用途において必要とされうる外部デコーダを利用する費用を省くことができる。例えば、デュアルデコーダ４２０の出力４２６および４２８のいずれかが６５６エンコーダ４４０へ提供されることで、ビデオ信号をインタレース前に標準形式に適切にエンコードしてよい。６５６エンコーダ４４０は、より早いクロック周波数で処理すべくデータサイズを減らすのに利用されてよい。例えば、幾らかの実施形態においては、６５６エンコーダ４４０は、二倍の周波数で処理すべく１６ビットのデータ、ｈ−ｓｙｎｃおよびｖ−ｓｙｎｃ信号を、８ビットに減らしてよい。これは、ＳＤビデオおよび任意のＮＴＳＣ／ＰＡＬ／ＳＥＣＡＭデコーダおよびＭＰＥＧエンコーダの間でインタフェースする標準であってよい。エンコードされたビデオ信号４１３はその後、例えばビデオプロセッサのポートを介して外部ＭＰＥＧコーデック２３０に提供され、時間推移ビデオ信号を生成しうる。別のポート、つまりデュアルビデオプロセッサ４００のｆｌｅｘｉｐｏｒｔ４５０を利用して時間推移ビデオ信号をＭＰＥＧコーデック２３０から受信しうる。これは、ビデオプロセッサの外にあるデジタルビデオ信号の幾らかの部分を処理するビデオプロセッサの複雑性を低減するのに望ましい場合がある。さらに、ＭＰＥＧコーデック２３０が行う時間推移は、圧縮、圧縮解除、および不揮発性大容量記憶デバイスとのインタフェースを含みうる動作を必要とするが、これら全てがビデオプロセッサの範囲を超える場合がある。
【００４８】
カーソル、オンスクリーン表示、あるいは、少なくとも一つの外部部材２７０で利用されうる、さもなくば外部部材に備えられうる放送ビデオ信号２０２以外の様々な他の形態のディスプレイも、デュアルビデオプロセッサ４００を利用して生成されうる。例えば、デュアルビデオプロセッサ４００はグラフィックポート４６０あるいはパターン生成器４７０をこの目的から含んでよい。
【００４９】
デコードされたビデオ信号、および様々な他のビデオ信号、グラフィック生成器４６０、あるいはパターン生成器４７０は、セレクタ４８０に提供されうる。セレクタ４８０はこれらビデオ信号の少なくとも一つを選択して、選択された信号をオンボードビデオ処理セクション４９０に提供する。ビデオ信号４８２および４８４は、セレクタ４８０からオンボードビデオ処理セクション４９０に提供されうる二つの例示的信号である。
【００５０】
オンボードビデオ処理セクション４９０は、デインタレース、スケーリング、フレームレート変換、およびチャネルブレンドおよび色管理などの、任意の適切なビデオ処理機能を行ってよい。デュアルビデオプロセッサ４００の任意の処理資源は、メモリインタフェース５３０を介して、オフチップメモリ３００へデータを送っても、オフチップメモリ３００からデータを受け取ってもよく、オフチップメモリ３００はＳＤＲＡＭ，ＲＡＭＢＵＳ、あるいは任意の他の種類の揮発性記憶装置であってよい。これら機能の各々は、図５を参照しながら詳述する。
【００５１】
最後に、デュアルビデオプロセッサ４００は一以上のビデオ出力信号４９２を出力する。ビデオ出力信号４９２は、表示用、記憶用、さらなる処理用、あるいは任意の他の適切な用途用に、一以上の外部部材２７０に提供されてよい。例えば、一つのビデオ出力信号４９２は、高精細テレビ（ＨＤＴＶ）解像度を支援する主要出力信号であり、第２のビデオ出力信号４９２は、標準精細テレビ（ＳＤＴＶ）解像度を支援する補助出力であってよい。
標準精細（ＤＶＤ）ビデオレコーダ、標準精細ＴＶ（ＳＤＴＶ）、標準精細プレビューディスプレイ、あるいは任意の他の適切なビデオアプリケーションに補助出力を利用しながら、同時にデジタルＴＶあるいはプロジェクタのようなハイエンドの外部部材２７０を駆動するのに主要出力信号を利用することができる。ユーザにＨＤＴＶディスプレイで番組を視聴させながら、同時に、補助出力信号はユーザにＨＤＴＶプログラムを任意の適切なＳＤＴＶ媒体（例えばＤＶＤ）に記録させてよい。
【００５２】
図５は、本発明の原理によるデュアルビデオプロセッサ４００のオンボードビデオ処理セクション４９０の機能をより詳細に示す。オンボードビデオ処理セクション４９０は、入力信号構成５１０、メモリインタフェース５３０、構成インタフェース５２０、フロントエンドパイプラインセクション５４０、フレームレート変換（ＦＲＣ）およびスケーリングパイプラインセクション５５０、色処理およびチャネルブレンドパイプラインセクション５６０、およびバックエンドパイプラインセクション５７０を含みうる。
【００５３】
構成インタフェース５２０は、プロセッサなどの外部部材から、例えばＩ２Ｃインタフェースを介して制御情報５２２を受信しうる。構成インタフェース５２２は、入力信号構成５１０、フロントエンド５４０、フレームレート変換５５０、カラープロセッサ５６０、バックエンド５７０、およびメモリインタフェース５３０を構成するのに利用されうる。入力信号構成５１０はデュアルビデオプロセッサ４００上の外部入力と連結されえ、これにより入力５０２上のビデオ信号（ＨＤＴＶ信号、ＳＤＴＶ信号、あるいは任意の他の適切なデジタルビデオ信号）、および選択されたビデオ信号４８２および４８４を受信しうる（図４）。入力信号構成５１０は、その後受信されたビデオ信号のうち少なくとも一つ（例えば信号４８２、４８４、および５０２）をビデオ源ストリーム５１２としてフロントエンド５４０へ提供するべく構成されうる。
【００５４】
この構成に基づいて、オンボードビデオ処理セクション４９０に提供されたこれら入力のうち様々なものが、オンボードビデオ処理パイプラインを利用して異なるときに処理されうる。例えば、一実施形態において、デュアルビデオプロセッサ４００は、八つの入力ポートを含みうる。例示的ポートは、二つの１６ビットＨＤＴＶ信号ポート、一つの２０ビットＨＤＴＶ信号ポート、ＣＣＩＲ６５６形式であってよい三つの８ビットＳＤＴＶビデオ信号ポート、一つの２４ビットグラフィックポートおよび一つの１６ビット外部オンスクリーンディスプレイポートを含みうる。
【００５５】
フロントエンド５４０は、入手可能な入力の少なくとも一つのビデオ信号ストリーム５１２（つまり、チャネル）から選択を行い、選択されたビデオ信号ストリームを一以上のビデオ処理パイプラインステージに沿って処理するよう構成されうる。フロントエンド５４０は、一以上のパイプラインステージから処理済みのビデオ信号ストリームをフレームレート変換およびスケーリングパイプラインステージ５５０に提供しうる。幾らかの実施形態においては、フロントエンド５４０は三つのビデオ処理パイプラインステージを含み、三つの別個の出力をＦＲＣおよびスケーリングパイプラインステージ５５０へ提供しうる。ＦＲＣおよびスケーリングパイプラインステージ５５０においては、一以上の処理チャネルがありえる。例えば、第１のチャネルは主要スケーラおよびフレームレート変換部を含みえ、第２のチャネルは別のスケーラおよびフレームレート変換部を含みえ、第３のチャネルは、これらより低いコストのスケーラを含みうる。これらスケーラは互いに独立していてよい。例えば、一つのスケーラが入力画像を拡大している間に、別のスケーラが画像を縮小していてよい。スケーラは両方とも４４４ピクセル（ＲＧＢ／ＹＵＢ２４ビット）あるいは４２２ピクセル（ＹＣ１６ビット）で動作可能である。
【００５６】
色処理およびチャネルブレンドパイプラインステージ５６０は、色管理機能を提供するよう構成されうる。これら機能は、色リマップ、輝度（brightness）、コントラスト、色相および彩度向上、ガンマ補正およびピクセルバリデーションを含みうる。さらに、色処理およびチャネルブレンドパイプラインステージ５６０は、ビデオブレンド機能、異なるチャネルのオーバレイ、あるいは二つのブレンドされたビデオチャネルの、第三のチャネルへのブレンドあるいはオーバレイを提供しうる。
【００５７】
バックエンドパイプラインステージ５７０は、データフォーマット、符号付／符号なし数変換、彩度論理、クロック遅延、あるいはデュアルビデオプロセッサ４００から一以上のチャネルが出力されるまでに必要となりうる任意の適切な最終信号動作を行うよう構成されうる。
【００５８】
様々なパイプラインステージセグメントの各々は、メモリインタフェース５３０を利用してオフチップメモリ３００に対するデータ送受信を行うよう構成されうる。メモリインタフェース５３０は少なくともメモリコントローラとメモリインタフェースとを含みうる。メモリコントローラは、メモリにより支援される最大スピードで動作するよう構成されうる。一実施形態においては、データバスは３２ビットであってよく、２００ＭＨｚの周波数で動作してよい。このバスは、１秒当たり１２．８ギガビットに略近いスループットを提供しうる。メモリインタフェース５３０（つまりメモリクライアント）を利用する各機能ブロックは、メモリを動作のバーストモードにアドレスしうる。様々なメモリクライアント間のアービトレーションは、ラウンドロビン方式で、あるいは任意の他の適切なアービトレーション方式でなされうる。様々なパイプラインセグメントのより詳細な説明については、図１２、１９、２０、２１、および２２に関連して提供される。
【００５９】
デュアルビデオプロセッサ４００の様々な部材およびパイプラインステージが、異なるクロック機構あるいはクロック周波数を必要としうる。図６は、これを目的として様々なクロック信号を生成するクロック生成システム６００を図示する。クロック生成システム６００は、少なくとも、水晶発振器６１０、汎用アナログフェーズロックドループ回路６２０、デジタルフェーズロックドループ回路６４０ａ‐ｎおよびメモリアナログフェーズロックドループ回路６３０を含む。水晶発振器６１０の出力６１２は、汎用フェーズロックドループ６２０、メモリフェーズロックドループ６３０、デュアルビデオプロセッサ４００の別の部材、あるいはプロセッサ外部の任意の適切な部材に必要に応じて連結されうる。
【００６０】
メモリアナログフェーズロックドループ６３０は、メモリクロック信号６３２および、メモリデバイス（例えば２００ＭＨｚＤＤＲメモリ）あるいは別のシステム部材を動かすクロック信号６５２として利用すべくセレクタ６５０により選択されうる異なる周波数６３６の他のクロック信号を生成する。
【００６１】
汎用アナログフェーズロックドループ６２０は、一以上のデジタルフェーズロックドループ（ＰＬＬ）回路６４０ａ‐ｎ用のベースクロックとして利用されうる２００ＭＨｚクロックを生成しうる。デジタルＰＬＬ回路６４０ａ‐ｎは、周波数合成器（つまり、回転数でベースクロック周波数を乗算すること）として振舞うオープンループモードで利用されうる。これに替えて、デジタルＰＬＬ回路６４０ａ−ｎを、各入力クロック信号６４２ａ−ｎ（例えばビデオ同期入力）上にロックをかける周波数ロックを達成しうるクローズドループモードで利用しうる。デジタルＰＬＬはクローズドループモードで、非常に遅いクロック信号に正確な周波数ロックを達成する能力を持つ。例えば、ビデオ処理分野においては、垂直ビデオクロック信号（ｖ−ｓｙｎｃ）は５０〜６０Ｈｚの範囲にあってよい。様々なシステム部材が、様々なオープンループあるいはクローズドループ信号を要しうるデジタルＰＬＬ回路６４０ａ−ｎの出力６４４ａ−ｎを利用しうる。各出力６４０ａ−ｎは、異なる周波数あるいは同じ周波数のクロック信号を提供する能力があるとして理解されるべきである。
【００６２】
例えば、デジタルＰＬＬ回路６４０ａ−ｎが生成するクロック信号を利用しうる一部材はデュアルデコーダ４２０（図４）であり、その動作は図７、８、９、および１０との関連において詳述する。デュアルデコーダ４２０はデコーダ４２２（図４）を含みうる。デコーダ４２２は、図７、８、および９との関連で詳述するように、様々な動作モードで利用されうる。
【００６３】
図７、８、および９は、デコーダ４２２を利用してビデオ信号４２６または４２８（図４）を生成する動作の三つの例示的モードを図示する。これら三つの動作モードは、例えば、コンポジットビデオ信号、ｓ−ｖｉｄｅｏ、およびコンポーネントビデオ信号を提供しうる。
【００６４】
これら三つのモードの第１のものを（コンポジットビデオ信号生成に利用されうる）、図７との関連で示す。第１のデコーダモードはＤＣ復元部７２０、アナログ／デジタル変換器７３０、およびデコーダ４２２を含みえ、これらの各々は、デュアルデコーダ４２０（図４）に含まれうる。ビデオ信号４２５（図４）は、デュアルチューナ４１０によりあるいはマルチプレクサ４２４の他の配置に提供されうるが、ＤＣ復元部７２０に提供される。ＤＣ復元部７２０は、ＡＣ連結信号でありうるビデオ信号４２５が自身のＤＣ参照をなくし、輝度などのビデオ特徴情報を維持すべくそれを定期的にリセットする必要があるときに、利用されうる。ＤＣ復元部７２０からのビデオ信号は、アナログ／デジタル変換器７３０によりデジタル化されデコーダ４２２に提供されうる。
【００６５】
第１のモードにおいて、デコーダ４２２は、単一のアナログ／デジタル変換器からのデジタルビデオ信号７３２を利用してコンポジットビデオ信号を生成しうる。アナログ／デジタル変換器７３０およびデコーダ４２２は、デジタルクロック信号６４４ａ−ｎ（図６）を利用して動作しうるが、これは例えば、２０、２１、２２、２３、２４、２５、２６、２７、２８、２９、あるいは３０ＭＨｚであってよい。さらに、デコーダ４２２は、出力フィードバック信号４２７を利用してＤＣ復元部７２０の動作を制御しうる。出力フィードバック信号４２７は、例えば、ＤＣ復元部７２０に対して、アナログ／デジタル変換器７３０に提供されるビデオ信号上のＤＣ出力を増減させるよう指示する２ビットの制御信号でありえる。
【００６６】
ｓ-ｖｉｄｅｏを生成するのに利用されうる三つのモードの第２のものを、図８との関連で説明する。第２のデコーダモードは、第２のアナログ／デジタル変換器８２０に加えて、第１のモードで記載された全ての部材を含みうる。ビデオ信号４２５（図４）は、第１の部分８１２および第２の部分８１０に分割されうる。ビデオ信号４２５の信号の第１の部分８１２（図４）は、マルチプレクサ４２４により提供されうるが、ＤＣ復元部７２０に提供されえ、ビデオ信号４２５の信号の第２の部分８１０（図４）は第２のデジタル／アナログ変換器８２０に入力されうる。ＤＣ復元部７２０からのビデオ信号４２５の第１の部分８１２は、第２のアナログ／デジタル変換器７３０によりデジタル化されてデコーダ４２２に提供される。さらに、ビデオ信号４２５の第２の部分８１０も、アナログ／デジタル変換器８２０によりデコーダ４２２に提供される。Ｓ-ＶＩＤＥＯは、様々なデバイス（例えば、ＶＣＲ、ＤＶＤプレーヤなど）に接続するのに二つの有線アナログポートを必要とする。
【００６７】
この第２のモードにおいて、デコーダ４２２は、二つのアナログ／デジタル変換器７３０および８２０からのデジタル化されたビデオ信号７３２および８３２を利用してｓ-ｖｉｄｅｏを生成してよい。アナログ／デジタル変換器７３０および８２０およびデコーダ４２２は、デジタルクロック信号６４４ａ−ｎ（図６）を受信することで動作しうるが、これは例えば２０、２１、２２、２３、２４、２５、２６、２７、２８、２９、あるいは３０ＭＨｚであってよい。幾らかの実施形態においては、ビデオ信号の第１の部分８１２は、ビデオ信号４２５のＹ−チャネルであってよく、ビデオ信号４２５の第２の部分８１０は、ビデオ信号の彩度チャネル（chroma channel）であってよい。
【００６８】
コンポーネントビデオ信号を生成するのに利用されうる三つのモードの第３のものを、図９との関連で示す。第３のデコーダモードは、第２および第３のＤＣ復元部９３０および９２０、およびマルチプレクサ９４０に加えて、第２のモードで記載された全ての部材を含みうる。ビデオ信号４２５は、第１の部分９１４、第２の部分９１０、および第３の部分９１２に分割されうる。ビデオ信号４２５の第１の部分９１４（図４）は、マルチプレクサ４２４により提供されえ、ＤＣ復元部７２０へ提供されえ、ビデオ信号４２５の信号の第２の部分９１０は（図４）ＤＣ復元部９３０へ提供されえ、ビデオ信号４２５の信号の第３の部分９１２は（図４）ＤＣ復元部９２０へ提供されうる。コンポーネントビデオ信号は、様々なデバイス（例えば、ＶＣＲ、ＤＶＤプレーヤなど）に接続するのに三つの有線アナログポートを必要とする。
【００６９】
ＤＣ復元部７２０からのビデオ信号４２５の第１の部分９１４は、アナログ／デジタル変換器７３０によりデジタル化されてデコーダ４２２に提供される。ＤＣ復元部９３０および９２０からのビデオ信号４２５の第２および第３の部分９１０および９１２は、アナログ／デジタル変換器８２０により選択的にデジタル化されて（例えば、マルチプレクサ９４０を利用して選択されて）デコーダ４２２に提供される。マルチプレクサ９４０は、デコーダ４２２から制御信号４２９を受信して、アナログ／デジタル変換器８２０によりビデオ信号４２５の第２および第３の部分９１０および９１２を時分割多重化しうる。
【００７０】
第３のモードにおいて、幾らかの実施形態においては、デコーダ４２２が二つのアナログ／デジタル変換器７３０、８２０からのデジタル化されたビデオ信号７３２および８３２を利用してコンポーネントビデオ信号を生成しうる。アナログ／デジタル変換器７３０および８２０およびデコーダ４２２は、デジタルクロック信号６４４ａ−ｎ（図６）を受信することで動作しうるが、これは例えば２０、２１、２２、２３、２４、２５、２６、２７、２８、２９、あるいは３０ＭＨｚであってよい。さらに、デコーダ４２２は、出力フィードバック信号４２７を利用してＤＣ復元部７２０、９３０、および９２０の動作を制御しうる。幾らかの実施形態においては、ビデオ信号４２５の第１、第２、第３の部分９１４、９１０、および９１２は、それぞれビデオ信号４２５のＹ−チャネル、Ｕ−チャネル、およびＶ−チャネルであってよい。
【００７１】
様々な共通に入手可能な種類のＤＣ復元部、デジタル／アナログ変換器およびビデオデコーダを利用して上述の機能を簡略に行うこともできるが、詳細な動作が本開示から省かれていることを理解されたい。
【００７２】
図１０に示す一実施形態において、三つ全てのデコーダモードは二つのデコーダ４２２および三つのアナログ／デジタル変換器７３０あるいは８２０を利用して実装できる。図１０に記載の配置により、デュアルデコーダ４２０（図４）は、少なくとも二つのビデオ信号（つまり各デコーダから一つのビデオ信号）４２６および４２８を、該三つのモードのうち任意の二つに対応するよう略同時に、提供することができる。
【００７３】
図１０は、二つのデコーダを利用して、二つのコンポジットビデオ信号、一つのコンポジットおよび一つのｓ-ｖｉｄｅｏ、一つのコンポジットおよび一つのコンポジットビデオ信号、あるいは二つのｓ-ｖｉｄｅｏのいずれかを生成する例示的実装例を示す。図１０に示す例示的実装は、一式のマルチプレクサ１０２０、１０２２、１０２３、１０２５、１０２１、１０２４、１０２６、１０２７、および１０２８、三つのアナログ／デジタル変換器７３０、８２０、および１０１０、四つのＤＣ復元部７２０、７２１、９３０、９２０、デマルチプレクサ１０４０、および二つのデコーダ４２２ａおよび４２２ｂを含む。
【００７４】
図１０の例示的実装は、二つのコンポジットビデオ信号を生成する際に利用されると、以下のように動作しうる。第１のビデオ信号４２５ａがマルチプレクサ１０２０の第１の入力に連結されえ、第２のビデオ信号９１４がマルチプレクサ１０２４の第２の入力に連結されうる。マルチプレクサ１０２０の第１の入力はマルチプレクサ１０２１の第４の入力に選択・出力されえ、ＤＣ復元部７２０に入力されうる。マルチプレクサ１０２４の第２の入力はＤＣ復元部７２１に選択・出力されうる。実装の残りの部分の動作は、コンポジットビデオ信号が生成される図７との関連で記載されたものと類似している。例えば、ＤＣ復元部７２０および７２１、アナログ／デジタル変換器７３０および１０１０、およびデコーダ４２２ａおよび４２２ｂは、図７に記載されているようにコンポジットビデオ信号を生成するのと類似した様式で動作する。
【００７５】
図１０に示す例示的実装を利用した一つのコンポジットおよび一つのｓ-ｖｉｄｅｏあるいは一つのコンポジットおよび一つのコンポーネントビデオ信号の生成は、上述の二つのコンポジットビデオ信号の生成と類似した様式で行われる。例えば、ｓ-ｖｉｄｅｏを生成するのに利用される、ビデオ信号４２５の第１および第２のビデオ信号部分８１２および８１０がマルチプレクサ１０２２および１０２６に提供される。マルチプレクサ１０２２および１０２６の出力は、アナログ／デジタル変換器７３０および８２０で処理されるべきビデオ信号を選択するマルチプレクサ１０２１および１０２７に提供される。同様に、マルチプレクサ１０２４は、アナログ／デジタル変換器１０１０が処理すべきビデオ信号を選択する。様々な動作モードについてのマルチプレクサ入力選択は、以下に示す表１において詳述されている。
【００７６】
図１０に示す例示的実装により、さらに、二つのｓ-ｖｉｄｅｏ４２６および４２８が生成される。この機能を提供すべく、第１の周波数および第１の位相（例えば２０ＭＨｚ）で動作している第１のクロック信号６４４ａがアナログ／デジタル変換器７３０およびデコーダ４２２ａへ提供される。第１のクロック信号から１８０度ずれた位相の（例えば位相が１８０度ずれた２０ＭＨｚ）第２の周波数で動作していてよい第２のクロック信号６４４ｂがアナログ／デジタル変換器１０１０およびデコーダ４２２ｂへ提供されうる。第１のクロック信号の周波数の略二倍である第３の周波数であり第１のクロック信号と同じ位相である（４０ＭＨｚ）第三のクロック信号６４４ｃがアナログ／デジタル変換器８２０へ提供されうる。クロック信号６４４ｂはマルチプレクサ１０３０に提供されてクロック信号６４４ｂをマルチプレクサ１０２６および１０２７に選択的に連結する。マルチプレクサ１０２６および１０２７の選択された入力にクロック信号を連結することで、アナログ／デジタル変換器８２０上のビデオ信号入力８１０ａ−ｃに時分割多重化を行うことができる。クロック信号６４４ａは、時分割されたビデオ信号を非多重化すべくデマルチプレクサ１０４０に連結される。時分割多重化動作のより明瞭な説明を図１１との関連で行う。
【００７７】
図１１は、二つのビデオ信号４２５の二つの第２の部分８１０を時分割多重化する例示的タイミング図を示す。動作を時分割多重化することで、第４のアナログ／デジタル変換器の必要性がなくなってデュアルビデオプロセッサ４００の全コストが削減されうる。図１１のタイミング図は、第１、第２、および第３のクロック信号６４４ａ、６４４ｂ、および６４４ｃそれぞれに対応する三つのクロック信号、および三つのアナログ／デジタル変換器７３０、１０１０、および８２０の出力を含む。図に示すように、クロック１およびクロック２はクロック３の半分の周波数で動作し、クロック３の立下りエッジで変化する。
【００７８】
示されているように、Ｔ１とＴ４との間の期間において、クロック６４４ａ（クロック１）が完了し、第１のビデオ信号（Ｓ０）の第１の部分８１２ａ−ｃに対応するアナログ／デジタル変換器７３０（ＡＤＣ１）の出力はデコーダ４２２ａによる処理用に入手可能である。期間Ｔ２の始まりのクロック３の立上がりエッジにおいて、アナログ／デジタル変換器８２０（ＡＤＣ３）は第２のビデオ信号（Ｓ１）の第２の部分８１０ａ−ｃの処理を開始し、期間Ｔ３の終わりに処理を完了する。
【００７９】
期間Ｔ３の始まりに、アナログ／デジタル変換器８２０（ＡＤＣ２）は、ビデオ信号Ｓ１の第１の部分８１２ａ‐ｃの処理を開始して、期間Ｔ６の終わりに完了する。ビデオ信号Ｓ１の第１の部分８１２ａ‐ｃに対応するＡＤＣ２の出力は、期間Ｔ６の終わりにデコーダ４２２ｂによる処理用に入手可能となる。期間Ｔ４の始まりのクロック３の立上がりエッジにおいて、アナログ／デジタル変換器８２０（ＡＤＣ３）はビデオ信号Ｓ０の第２の部分８１０ａ−ｃの処理を開始し、期間Ｔ５の終わりに処理を完了する。
【００８０】
故に、期間Ｔ６の終わりには、二つのビデオ信号Ｓ０およびＳ１の二つの部分が、三つのアナログ／デジタル変換器のみを利用することで処理完了となる。
【００８１】
期間Ｔ５とＴ６の間のクロック３の立上がりエッジにおいて、デマルチプレクサ１０４０は、ビデオ信号Ｓ０の第２の部分８１０ａ−ｃの出力をＡＤＣ３からデコーダ４２２ａに提供することで、処理済ビデオ信号４２６を生成する。同時に、ビデオ信号Ｓ１の第２の部分８１０ａ−ｃがアナログ／デジタル変換器８２０（ＡＤＣ３）における処理用に選択され、期間Ｔ７の終わりに入手可能となる。
【００８２】
上述は、三つのアナログ／デジタル変換器７３０、１０１０、および８２０を利用して二つのｓ-ｖｉｄｅｏ４２６および４２８を生成する一実施形態を開示している。以下の表１は、コンポジット（ｃｓｔ）、コンポーネント（ｃｍｐ）およびｓ-ｖｉｄｅｏ（ｓｖｉｄ）の様々な組み合わせを生成すべく対応するマルチプレクサに提供されうる様々な例示的選択信号のまとめである。
【表１】
0005582429.tif 000002
【００８３】
デュアルデコーダ４２０はさらに、ビデオカセットレコーダ（ＶＣＲ）から受信できる不安定なアナログあるいはデジタル信号を扱うよう構成できる。不安定な信号はＶＣＲにより、早送り（fast forwarding）モード、巻き戻し（fast rewinding）モード、あるいは休止（pausing）モードなどの様々な動作モードにより生成されうる。デュアルデコーダ４２０はこのような状況にあっても良好な品質の出力信号を提供すべくこれら種類の信号の処理をできてよい。
【００８４】
不安定なビデオ信号は、ＶＣＲが生成する不安定なｓｙｎｃ信号により生じうる。不安定なｓｙｎｃ信号を処理するのに適切な技術の一つは、不安定なビデオ信号をバッファすることである。例えば先入れ先出し（ＦＩＦＯ）バッファをデコーダの出力付近に配置することができる。第一に、不安定なｓｙｎｃ信号を参照として利用してデコーダ出力データをＦＩＦＯバッファに書き込んでよい。ｓｙｎｃ信号およびクロックは、デコーダ内の論理ブロックから生成あるいは再生成されて、その後そのような動作モードになった場合に、ＦＩＦＯバッファからデータを読み出すのに利用されうる。故に、不安定なビデオ信号は安定したｓｙｎｃ信号とともに出力されうる。全ての他の動作シナリオあるいは動作モードにおいて、ＦＩＦＯバッファはバイパスされえ、出力はＦＩＦＯの入力と同じになりうる。
【００８５】
または、ＦＩＦＯバッファをオフチップメモリに実装すると、不安定なｓｙｎｃ信号が適切に処理されうる。例えば、不安定なｓｙｎｃ信号が削除されると、デコーダは２-Ｄモードに配置されることでオフチップメモリ利用が減少しうる。通常３‐Ｄ動作に利用されるオフチップメモリ３００の大半の部分がフリーになることになり、これを上述のＦＩＦＯバッファの実装に利用することもできる（つまり、少なくとも一つのフルデータベクタに等しいものが、フリーのメモリスペースとして利用可能となる）。さらに、オフチップメモリ内のＦＩＦＯバッファは、フルフレーム用にピクセルを記憶しうるので、たとえ読み出しレートと書き込みレートとが整合しなくても、出力においてフレームは繰り返されるか間引かれる（drop）かされる。特定のフレームあるいはフレーム内のフィールドの繰り返しあるいは間引きにより、依然としてシステムは程々に良好な画像を表示させることが可能となる。
【００８６】
図１２は、ビデオパイプラインのフロントエンド５４０の例示的機能を詳述する。特に、チャネルセレクタ１２１２は、多数のビデオ源ストリーム５１２から四つのチャネルを選択するよう構成されうる。四つのチャネルはフロントエンド５４０の４つのパイプラインステージに沿って処理されうる。幾らかの実施形態において、四つのチャネルは、主要ビデオチャネル、ＰＩＰチャネル、オンスクリーンディスプレイ（ＯＳＤ）チャネル、およびデータ計測（data instrumentation）あるいはテストチャネルを含みうる。
【００８７】
フロントエンド５４０は任意のチャネルの様々なビデオ処理ステージ１２２０ａ、１２２０ｂ、１２３０、および１２４０を実装しうる。幾らかの実施形態において、様々なチャネルは、該様々なチャネルの処理能力を増加させるべく任意のほかのステージからの一以上の資源を共有しうる。ビデオ処理ステージ１２２０ａおよび１２２０ｂが提供しうる幾らかの機能例は、最大画質を生成するのに利用可能なノイズ低減およびデインタレースを含みうる。ノイズ低減およびデインタレース機能は、さらにオフチップメモリ３００を共有しえ、このような次第で、メモリは共有メモリステージ１２６０と称され、これについては図１３および１５との関連において詳述する。図面を混ませない目的から、図１２において共有メモリステージ１２６０はチャネル１に対応する処理ステージの一部として記載されている。しかし、一以上の共有メモリステージ１２６０はフロントエンド５４０のチャネルパイプラインの任意のものの一部であってよいことは理解されるべきである。
【００８８】
ノイズ低減により、インパルスノイズ、ガウスノイズ（空間および時間両方）、ブロックノイズおよびモスキートノイズなどのＭＰＥＧアーチファクトが削除されうる。デインタレースは、動きが存在するときエッジ適応補間を利用することで失われたラインを補間することで、インタレースされたビデオからプログレッシブビデオを生成することを含みうる。その代わりに、デインタレース機能は、動きに基づき適応可能なように時間的および空間的補間の組み合わせを利用しうる。ノイズ低減器およびデインタレーサ双方は、３−Ｄドメインで動作でき、オフチップメモリのフレームフィールドの記憶を要しうる。故に、デインタレーサおよびノイズ低減器は、オフチップメモリへのアクセスに利用しうるメモリインタフェース５３０に対してクライアントとして振舞いうる。幾らかの実施形態においては、ノイズ低減器およびデインタレーサは、メモリ空間を最大化し最大に効率的な方法でデータ処理を行うべくオフチップメモリを共有しうるが、これは共有メモリステージ１２６０に示されている通りである。このプロセスを図１３および１５との関連で詳述する。
【００８９】
三つのビデオ処理ステージ１２２０ａ、１２２０ｂ、および１２３０は、ビデオ信号を望ましいドメインに変換する形式変換を実行してよい。例えば、この種類の変換を利用して入力ビデオ信号ストリームを６０１あるいは７０９色空間においてＹＣ４：２：２形式に変更してよい。
【００９０】
フロントエンド５４０はさらに、データ計測機能を実行すべく計測パイプライン（instrumentation pipeline）１２４０を提供してよい。計測パイプライン１２４０は、例えば、アクティブビデオの開始および終了ピクセルおよびライン位置を見つけるべく、あるいは制御可能な位相サンプラ（phase sampler）（ＡＤＣ）アップストリームがある際に好ましいサンプルクロック位相を見つけるべく、利用されうる。これら動作を行うことで、解像度、レターボクシング（letter-boxing）、ピラーボクシング（pillar-boxing）などの入力チャネルパラメタの自動検知が手助けされうる。さらには、このようなチャネルパラメタの検知は、それらをマイクロコントローラあるいは任意の他の適切な処理部材によりスケーリングあるいはアスペクト比変換などのフィーチャ制御に利用する支援をしうる。フロントエンド５４０は、さらに、ｓｙｎｃビデオ信号装置機能を四つ全てのチャネルで実行して、ｓｙｎｃ信号の損失、クロック信号の損失、あるいは範囲外のｓｙｎｃあるいはクロック信号を検知することができる。これら機能を利用して、マイクロコントローラあるいは任意の他の適切な処理部材を利用して電源管理制御を行うこともできる。
【００９１】
フロントエンド５４０の終わりに、一式のＦＩＦＯバッファ１２５０ａ−ｃがビデオストリームをサンプルして、サンプルされたビデオ信号１２５２、１２５４、および１２５６を提供することができ、これは、フロントエンド５４０とフレームレート変換およびスケーリング５５０（図５）とのパイプラインステージ間で、選択されたチャネルのリタイミングに利用されてもよい。
【００９２】
共有メモリステージ１２６０のさらなる詳細を図１３および１５の関連において記載する。特に、図１３に示すように、共有メモリステージ１２６０は、ノイズ低減器３３０およびデインタレーサ３４０の機能を少なくとも含みうる。これら機能両方は、高品質画像を生成するのにフレーム記憶が必要となる時間的機能（temporal function）である。様々なメモリアクセスブロック（メモリクライアント）にオフチップメモリ３００を共有させることで、オフチップメモリ３００のサイズおよびオフチップメモリ３００とインタフェースするのに必要な帯域幅を低減することができる。
【００９３】
ノイズ低減器３３０は、３-Ｄモードにインタフェースされた入力の二つのフィールド上で動作しうる。ノイズ低減器３３０が動作しうるこれら二つのフィールドは、生存フィールド（live field）１２６２および、生存フィールド１２６２の前二つのフィールドを含みうる。デインタレーサ３４０は、３−Ｄモードの三つのインタレースされたフィールド上で動作しうる。三つのフィールドは、生存フィールド１２６２、直前のフィールド１３３０、および直前のフィールドの前のフィールド３３２（つまり、前の前のフィールド３３２）を含みうる。
【００９４】
図１３および図１４に示すように、フィールドバッファ１３１０および１３１２は、ノイズ低減器３３０およびデインタレーサ３４０により共有されうる。ノイズ低減器３３０は、オフチップメモリ３００から、フィールドバッファ１３１０から前の前のフィールド３３２を読み出して、ノイズ低減された出力３２２を提供すべく生存フィールド１２６２とともに処理してよい。ノイズ低減出力３２２は、オフチップメモリ３００内、フィールドバッファ１３１２へと書き込まれうる。デインタレーサ３４０は、直前のフィールド１３３０をオフチップメモリ３００のフィールドバッファ１３１２から、および直前のフィールドの前のフィールド３３２をオフチップメモリ３００のフィールドバッファ１３１０から読み出して、読み出したフィールドを生存フィールド１２６２あるいはノイズ低減出力３２２とともに処理して、デインタレースされたビデオ１３２０を出力として提供してよい。
【００９５】
例えば図１４に示すように、生存フィールド１２６２（ＦＩＥＬＤ１）は、ノイズ低減器３３０に提供されて、第１期間（Ｔ１）中にノイズ処理済出力３２２を出力しうる。ノイズ低減器３３０がＦＩＥＬＤ１の処理を完了した後あるいは前に（つまり、期間Ｔ２中に）、ノイズ低減出力３２２（ＦＩＥＬＤ１）がノイズ低減器３３０によりデインタレーサ３４０に提供されえ、あるいは（例えばノイズ低減が不要な場合）、ノイズ低減器３３０をバイパスして１２６２を介して直接デインタレーサ３４０に提供されうる。いずれにしても、第２期間（期間Ｔ２）中、ノイズ低減出力３２２（ＦＩＥＬＤ１）が、ノイズ低減器３３０によりオフチップメモリ３００のフィールドバッファ１３１２に書き込まれうる。
【００９６】
フィールドバッファ１３１２（ＦＩＥＬＤ１）の出力１３３０は、フレームの次の生存フィールド（ＦＩＥＬＤ２）処理中に、期間Ｔ２中にデインタレーサ３４０によりオフチップメモリ３００から読み出されうる。続いてフィールドバッファ１３１２は、ノイズ処理済出力３２２（ＦＩＥＬＤ２）の前（生存フィールドの前）に処理済ノイズ低減出力（ＦＩＥＬＤ１）を提供しうる。
【００９７】
第３期間（つまりＴ３）中、ノイズ低減器３３０が生存フィールド１２６２（ＦＩＥＬＤ２）の次のフィールドの処理を完了した後あるいは前に、フィールドバッファ１３１２の生存フィールド１３３０の前のフィールドがフィールドバッファ１３１０に書き込まれてよい。次のノイズ低減出力３２２（ＦＩＥＬＤ２）が、ノイズ低減出力（ＦＩＥＬＤ１）の代わりにフィールドバッファ１３１２に書き込まれてよい。期間Ｔ３中、フィールドバッファ１３１２の内容はノイズ低減出力（ＦＩＥＬＤ２）（つまり、前の生存フィールド）であり、フィールドバッファ１３１０の内容はノイズ低減出力（ＦＩＥＬＤ１）（つまり、生存フィールドの前の前のフィールド）である。
【００９８】
期間Ｔ３中、ノイズ低減器３３０は生存フィールド１２６２（ＦＩＥＬＤ３）上および生存フィールドの前の前のフィールド３３２（ＦＩＥＬＤ１）上で動作してよい。同じ期間Ｔ３中、デインタレーサ３４０は生存フィールド１２６２（ＦＩＥＬＤ３）あるいはノイズ低減出力（ＦＩＥＬＤ３）、生存フィールド１３３０の前の生存フィールド（ＦＩＥＬＤ２）、および前の生存フィールドの前の生存フィールド３３２（ＦＩＥＬＤ２）上で動作してよい。オフチップメモリ３００をノイズ低減器３３０およびデインタレーサ３４０間で共有すると、２フィールドバッファ位置のみを利用することとなるが、図３に示すように同様の機能を提供しようと思うと典型的にはオフチップメモリ３００で四つのフィールドバッファ位置が必要となる。
【００９９】
メモリ内のフィールドバッファ位置の数を減らすことで、等しい処理能力およびより多いメモリ記憶および帯域幅を有するさらなるビデオ処理パイプラインが提供されえ、これにより少なくとも二つのチャネルの高品質ビデオ処理が可能となる。さらには、一つの書き込みポートおよび二つの読み出しポートを利用して上述の機能を提供するので、デュアルビデオプロセッサ４００およびオフチップメモリ３００間のデータ転送帯域幅は減少しうる。
【０１００】
幾らかの他の実施形態においては、ノイズ低減器３３０およびデインタレーサ３４０は、各フレームの多数のフィールドライン上で動作しうる。図１５に示すように、これらフィールドラインの各々は、生存フィールドラインバッファ１５２０、前の生存フィールドラインバッファ１５３０、前の前の生存フィールドラインバッファ１５１０に記憶されうる。ラインバッファ１５１０、１５２０、および１５３０は、データ記憶およびデータアクセスに高い効率性および速度を提供しうるデュアルビデオプロセッサ４００の記憶位置でありうる。さらに記憶空間量を減らすべく、ノイズ低減器３３０およびデインタレーサ３４０が利用するラインバッファ１５１０がノイズ低減器およびデインタレーサモジュール間で共有されうる。
【０１０１】
図１５に図示されるように、図１３および１４との関連で記載された生存フィールドをフィールドバッファ１３１２に記憶する動作に加えて、生存フィールド１２６２がノイズ低減器３３０およびデインタレーサ３４０により受信されるので、生存フィールド１２６２も生存フィールドラインバッファ１５２０に記憶されうる。これにより、ノイズ低減器３３０およびデインタレーサ３４０は、異なる時間間隔で同時に受信される多数の生存フィールドラインにアクセスすることができる。同様に、フィールドバッファ位置１３１０および１３１２に記憶される内容は対応するラインバッファ１５１０および１５３０に移動されえ、これらが今度は各々前の生存フィールド（生存フィールドの前のノイズ低減出力）用のバッファ、および前の前の生存フィールドライン（前の生存フィールドの前のノイズ低減出力）を提供する。これにより、ノイズ低減器３３０およびデインタレーサ３４０は、多数の前の生存フィールドラインおよび前の前の生存フィールドラインに同時にアクセスすることができる。フィールドラインバッファを含んだ結果、ノイズ低減器３３０およびデインタレーサ３４０は多数のフィールドライン上で同時に動作しうる。その結果、ノイズ低減器３３０およびデインタレーサ３４０は、フィールドバッファ位置１３１０に記憶されている前の前の生存フィールドへのアクセスを共有するので、さらに対応するフィールドラインバッファ１５１０へのアクセスを共有しうる。これにより、今度は、デュアルビデオプロセッサ４００に必要な、あるいはそれに略近い記憶量を低減することができる。
【０１０２】
図１５は三つのラインバッファのみを示すが、任意の数のフィールドラインバッファを提供することができることは理解されたい。特に、提供されるフィールドラインバッファの数は、デュアルビデオプロセッサ４００で入手可能なフィールドラインバッファの数および／またはノイズ低減器３３０およびデインタレーサ３４０が必要としうる同期フィールドラインの数に依存する。しかし、任意の数のノイズ低減部およびデインタレース部を
追加して、多数のフィールドライン処理を支援してよいことを理解されたい。
【０１０３】
例えば、各々三つの生存フィールドラインを同時に処理することのできる二つのノイズ低減器３３０および二つのデインタレーサ３４０が提供されるとすると、八個の生存フィールドラインバッファ１５２０、六つの前の生存フィールドラインバッファ１５３０、および六つの前の前の生存フィールドラインバッファ１５１０を利用して多数のフィールドライン処理が行われえ、ここで各フィールドラインバッファの出力は、ノイズ低減器およびデインタレーサ部の対応する入力に連結されうる。実際のところ、必要となるノイズ低減器、デインタレーサ、およびオンチップ空間の数が入手可能となる場合一以上のフレームの内容はフィールドバッファに記憶できると考えられてきた。
【０１０４】
図１６は、フレームレート変換およびスケーリングパイプライン５５０（図５）（ＦＲＣパイプライン）をより詳細に示す。ＦＲＣパイプライン５５０は、少なくともスケーリングおよびフレームレート変換機能を含みうる。特に、ＦＲＣパイプライン５５０は、スケーラスロット１６３０、１６３２、１６３４、および１６３６のうち二つに代わりうるスケーリングに利用される少なくとも二つのモジュールを含みうるが、そのうち一方のスケーラは第１のチャネルへスケーリングを提供し、他方は第２のチャネルへスケーリングを提供する。この配置の利点を、図１７を参照しながら明らかにする。スケーラスロット１６３０、１６３２、１６３４、および１６３６のこれらスケーリングモジュールの各々は、任意のスケーリング率でアップスケールおよびダウンスケールを行う能力を持ちうる。これらスケーラはさらに、アスペクト比変換、水平非線形３ゾーンスケーリング、インタレース、およびデインタレースを行う回路を含みうる。幾らかの実施形態におけるスケーリングは、同期モードで行われうる（つまり、出力が入力と同期されている）、あるいは、オフチップメモリ３００を介して行われうる（つまり、出力は入力に対してどこにでも配置されうる）。
【０１０５】
ＦＲＣパイプライン５５０は、さらに、フレームレート変換（ＦＲＣ）の機能を含みうる。チャネルのうち少なくとも二つは、フレームレート変換回路を含みうる。ＦＲＣを実行するには、ビデオデータをメモリバッファに書き込み望ましい出力レートでバッファから読み出すべきである。例えば、フレームレートの増加は、特定のフレームが経時的に繰り返されるよう入力フレームより速く出力バッファを読み出すことにより生じる。フレームレートの減少は、特定のフレームが書き込まれるのよりも遅いレートでバッファから出力されるフレームを読み出すことで生じる（つまり、入力レートより遅くフレームを読み出す）。フレームの裂けあるいはビデオアーチファクトは、ビデオデータが入手可能な（つまり、アクティブなビデオ）期間中に特定のフレームを読み出すことで生じうる。
【０１０６】
特に、アクティブなビデオ中のフレームの裂けビデオアーチファクトを避けるべく、一フレーム中のフィールドの途中を避けて、全入力フレームにわたりフレームの繰り返しあるいは間引きをすべきである。つまり、ビデオの不連続性は、フレームの境界においてのみ起こるべきであり（つまり、画像データが提供されない垂直あるいは水平ｓｙｎｃ中）、アクティブなビデオの領域内では起こるべきでない。例えばメモリインタフェース５３０がメモリにある一フレームの部分を読み出すときを制御することで、裂け目のない（tearless）制御機構１６１０を動作させてフレーム間の不連続性を低減しうる。ＦＲＣは通常モードあるいは裂け目のないモード（つまり、裂け目のない制御機構１６１０を利用する）で行うことができる。
【０１０７】
各第１および第２のチャネルのスケーラスロット１６３０、１６３２、１６３４、および１６３６のうち二つに配置される二つのスケーラに加えて、さらに下端スケーラ１６４０が第３のチャネルにあってよい。下端スケーラ１６４０はより基本的なスケーラであり、例えば、１：１あるいは１：２のアップスケールあるいは任意の必要なスケーリング率のみを行うスケーラであってよい。その代わりに、第１および第２のチャネルのスケーラのうちいずれかは、第３のチャネルにスケーリングを行ってよい。マルチプレクサ１６２０および１６２２は、少なくとも三つのチャネルのうちいずれが、入手可能なスケーラのいずれに向けられるかを制御してよい。例えば、マルチプレクサ１６２０は、スロット１６３０あるいは１６３２のスケーラの第１の種類のスケーリング動作を行うチャネル３を選択してよく、マルチプレクサ１６２２は、スロット１６３４あるいは１６３６のスケーラの第２の種類のスケーリング動作を行うチャネル１を選択してよい。一つのチャネルはさらに任意の数の入手可能なスケーラを利用することができる。
【０１０８】
ＦＲＣパイプライン５５０はさらに、モーションジッタを低減すべくスムーズムービーモードを含みうる。例えば、デインタレーサが、入力ビデオ信号のモードを検知するフィルムモード検知ブロックを含んでよい。ビデオ入力信号が第一の周波数で動く際（例えば６０Ｈｚ）、より高い周波数（例えば７２Ｈｚ）あるいはより低い周波数（例えば４８Ｈｚ）に変換されてよい。より高い周波数に変換する場合、フレーム繰り返し指示信号がフィルムモード検知ブロックからＦＲＣブロックへ提供されうる。フレーム繰り返し指示信号は、第１群のフレーム中（例えばフレームのなかの一つ）に高く、デインタレーサが生成しうる第２群のデータフレーム中（例えば４フレーム）に低くてよい。フレーム繰り返し指示信号が高い間、ＦＲＣはフレームを繰り返すことでより高い周波数で正しいデータ列を生成してよい。同様に、より低い周波数に変換する場合、フレーム間引き指示信号がフィルムモード検知ブロックからＦＲＣブロックへ提供されうる。フレーム間引き指示信号が高い間、特定のフレーム群がデータ列から間引かれることで、より低い周波数で正しいデータ列が生成される。
【０１０９】
スケーラ配置モジュール１６６０が示すように、望ましいスケーリングの種類に応じて、スケーラは様々なスケーラスロット１６３０、１６３２、１６３４、および１６３６に配置される構成をとってよい。スケーラスロット１６３２および１６３６は、両方ともメモリインタフェースの後に配置されるが、スケーラスロット１６３２は、第１のチャネルに行われるスケーリング動作に対応し、スケーラスロット１６３６は、第２のチャネルに行われるスケーリング動作に対応する。図示されるように、一つのスケーラ配置モジュール１６６０は特定のスケーラ構成に対応する出力を選択するマルチプレクサ１６２４を含みえ、一方、別のスケーラ配置モジュール１６６０はマルチプレクサを含まなくてよいが、代わりに別のビデオパイプライン部材に直接連結されるスケーラの出力を持ちうる。マルチプレクサ１６２４は、二つのスケーラスロットのみを利用して三つの動作モードを実装する柔軟性を提供する（図１７により詳細に示す）。例えば、マルチプレクサ１６２４が提供される場合、スロット１６３０に配置されるスケーラは、ダウンスケールあるいはアップスケールを提供するメモリに連結されえ、さらにはマルチプレクサ１６２４に連結されうる。メモリ動作をしなくてよい場合、マルチプレクサ１６２４はスケーラスロット１６３０の出力を選択してよい。または、メモリ動作をする必要がある場合、スケーラスロット１６３０のスケーラはデータをスケールしてよく、マルチプレクサ１６２４は、データをアップスケールあるいはダウンスケールし、スケーラスロット１６３２に配置される別のスケーラからデータを選択する。そしてマルチプレクサ１６２４の出力は、ブランクタイムオプティマイザ１６５０などの別のビデオパイプライン部材に提供されうるが、これを図１８との関連で詳述する。
【０１１０】
図１７に示すように、スケーラ配置モジュール１６６０は、少なくとも入力ＦＩＦＯバッファ１７６０、メモリインタフェース５３０への接続、三つのスケーラ配置スロット１７３０、１７３４、および１７３６のうちの少なくともいずれか、書き込みＦＩＦＯバッファ１７４０、読み出しＦＩＦＯバッファ１７５０、および出力ＦＩＦＯバッファ１７７０を含みうる。スケーラ配置スロットは、図１６に示すスロットに対応していてよい。例えば、スケーラ配置スロット１７３４はスロット１６３０あるいは１６３４に対応していてよく、同様にスケーラ配置スロット１７３０はスロット１６３０に対応していてよいが、これは上述のようにマルチプレクサ１６２４を利用することでスロット１６３０がスケーラ配置スロット１７３０および１７３４の機能を行うことができるようになる。一つまたは二つのスケーラが、三つのうち任意の一つまたは二つのスケーラ配置スロット１７３０、１７３４、あるいは１７３６に、メモリインタフェース５３０に対して配置されてよい。スケーラ配置モジュール１６６０はＦＲＣパイプライン５５０の任意のチャネルパイプラインのうちの一部であってよい。
【０１１１】
同期モードを行う場合、スケーラがスケーラ配置スロット１７３０に配置されうる。このモードにおいて、ＦＲＣはシステムに存在せず、特定のＦＲＣチャネルパイプラインによるメモリアクセスの必要がなくなる。このモードにおいては、出力ｖ−ｓｙｎｃ信号は入力ｖ−ｓｙｎｃ信号にロックされうる。
【０１１２】
スケーラは代わりにスケーラ配置スロット１７３４内に配置されうる。ＦＲＣが必要であり入力データがダウンスケールされるべき場合には、スケーラはスロット１７３４に配置されるのが望ましい。メモリに書き込む前に入力データをダウンスケールすると（つまりより小さいフレームサイズが望ましいであろう場合）、結果として、必要とされるメモリ記憶量が減らされる。より少ないデータがメモリに記憶されうるので、出力データ読み取りレートが減少し、これによりさらに、必要とされる全メモリ帯域幅が減らされ（またコストも減らされ）、より効率的なシステムが提供される。
【０１１３】
別のシナリオにおいては、スケーラはスケーラ配置スロット１７３６に配置されうる。ＦＲＣが必要であり入力データがアップスケールされるべき場合には、スケーラはスロット１７３６に配置されるのが望ましい。データは読み出される出力データよりも低いレートでメモリに提供されうる（つまり、フレームサイズが出力よりも入力で小さい）。また、より小さいフレームを記憶してその後にスケーラを出力で利用してフレームサイズを増加させることで、より少ないデータをメモリに書き込みうる。例えば一方でスケーラがスロット１７３４のメモリの前に配置され、入力データをアップスケールするのに利用する場合、より大きなフレームがメモリに記憶され、より広い帯域幅が必要となろう。しかしながら、この場合、スケーラをメモリの後に配置することで、より小さなフレームが初めにメモリに記憶されることになり（より狭い帯域幅を消費する）、これは後に読み出されアップスケールされうる。
【０１１４】
二つの別個のスケーラ配置モジュール１６６０において二つの独立したスケーラがありうるので、第１および第２のチャネルについては、これらのスケーラ配置モジュール１６６０の両方にメモリアクセス要件がある場合、それらのいずれかが高い帯域幅を要求し、他方は低い帯域幅メモリアクセスを要求しうる。ブランクタイムオプティマイザ（ＢＴＯ）マルチプレクサ１６５０は、メモリ大気幅を減らし、任意の数のチャネルに記憶フィールドラインを共有させるべく、一以上の記憶バッファ（一以上のフィールドラインを記憶するのに十分な大きさを持つ）を提供して、これによりメモリ記憶要件を減らしうる。
【０１１５】
図１８は、ＢＴＯマルチプレクサ１６５０（図１６）の動作の例示である。図１８に示すように、第１のチャネル（主要チャネル）は、スクリーン１８１０の大部分を占め、第２のチャネル（ＰＩＰ）はスクリーン１８１０のより小さな部分を示す。その結果、ＰＩＰチャネルはより小さいアクティブデータを持ちえ、同じ時間間隔において主要チャネルよりも少ないメモリアクセスを要するので、より狭い帯域幅を要する。
【０１１６】
例えば、１フレーム内の一つのフィールドラインが１６ピクセルを含む場合、ＰＩＰチャネルは、そのフレームの全フィールドの４ピクセルを占めうるが、主要チャネルは残りの１２ピクセルを占めうる。故にＰＩＰチャネルが４ピクセルを処理するのにメモリアクセスする際に要する時間量は、主要チャネルのものより長いので、メモリアクセスタイムライン１８４０（つまりＰＩＰがより大きなブランク時間間隔を有する）が示すようにより狭い帯域幅を要する。故に、必要とされるメモリ帯域幅を減らすべく、ＰＩＰチャネルは実質的により遅いレートでメモリアクセスして主要チャネルに残りの帯域幅を使わせうる。
【０１１７】
ＢＴＯマルチプレクサ１６５０は、異なるチャネルのメモリアクセスの際に、様々なクロックレートを利用するよう構成されうる。例えば、より遅いクロックレートを特定のチャネルに適用したい場合、ＢＴＯマルチプレクサ１６５０は、一つのクロックレート１８４４を利用してメモリアクセスブロック（クライアント）１８２０（つまりＰＩＰチャネル）から要求されたデータを受信して、データをフィールドライン記憶バッファに記憶し、（より遅くてよい）第２のクロックレート１８４６を利用してメモリアクセスしうる。より遅いクロックレートを利用してメモリアクセスすべくフィールドラインバッファを利用するのではなく、クライアントが高いクロックレートを利用して直接メモリアクセスするのを防ぐことで、帯域幅要件を減らすことができる。
【０１１８】
ＢＴＯマルチプレクサ１６５０は、異なるチャネルフィールドラインバッファの共有を実現することで、さらにオフチップメモリ３００が必要とする記憶量を減らしうる。こうすることでＢＴＯマルチプレクサ１６５０は、共有されたフィールドラインバッファを利用して、ディスプレイの一部を共有する異なるチャネルをブレンドあるいはオーバレイを行うことができる。
【０１１９】
ＢＴＯマルチプレクサ１６５０の出力は、色処理およびチャネルブレンドビデオパイプライン５６０（図５）へ提供されてよい。図１９は、色処理およびチャネルブレンド（ＣＰＣＢ）ビデオパイプライン５６０をさらに詳細に示す。ＣＰＣＢビデオパイプライン５６０は、少なくとも、サンプラ１９１０、視覚処理およびサンプルモジュール１９２０、オーバレイエンジン２０００、補助チャネルオーバレイ１９６２、さらなる主要および補助チャネルスケーリングおよび処理モジュール１９７０および１９７２、署名アキュムレータ１９９０、およびダウンスケーラ１９８０を含む。
【０１２０】
ＣＰＣＢビデオパイプライン５６０の機能は、ルマ（luma）およびクロマ（chroma）エッジ強調、ブルーノイズ形成マスクによるフィルムグレイン生成および追加による画像の強調などのビデオ信号特徴の向上を少なくとも含みうる。さらに、ＣＰＣＢビデオパイプライン５６０は、少なくとも二つのチャネルをブレンドすることができる。ブレンドされたチャネルの出力は選択的に第３のチャネルとブレンドされて、三つのチャネルがブレンドされた出力および二つのチャネルがブレンドされた出力を提供しうる。
【０１２１】
図２１に示すように、ＣＭＵ１９３０は、ＣＰＣＢビデオパイプライン５６０のオーバレイエンジン２０００部分に含まれえ、少なくとも一つのビデオ信号特徴を向上させうる。ビデオ信号特徴は、画像の適応コントラスト強調２１２０、輝度、コントラスト、色相および彩度調節を含みえ、局所的な色のインテリジェントリマップ（intelligent remapping of color locally）２１３０、色相および輝度を変えないインテリジェント彩度制御(intelligent saturation control)、ルックアップテーブル２１５０および２１６０によるガンマ制御、および望ましい色空間への色空間変換（ＣＳＣ）２１１０を含みうる。
【０１２２】
ＣＭＵ１９３０のアーキテクチャは、ＣＭＵに任意の形式でビデオチャネル信号１９４２を受信させ、出力１９３２を任意の他の形式に変換させる。ＣＭＵパイプラインの前にあるＣＳＣ２１１０はビデオチャネル信号１９４２を受信して、任意の可能性のある３色空間をビデオ色処理空間に変換しうる（例えば、ＲＧＢをＹＣｂＣｒへ変換）。さらに、ＣＭＵパイプラインの終わりのＣＳＣは、色処理空間から出力３色空間に変換しうる。包括処理機能２１４０を利用して、輝度、コントラスト、色相および／または彩度を調節しうるし、出力ＣＳＣと共有されうる。ＣＳＣおよび包括処理機能２１４０はマトリクス乗算演算を行うので、二つのマトリクス乗算器を一つに組み合わせてもよい。この種類の共有は、二つのマトリクス乗算演算を組み合わせた後の最後の係数を予め算出することで行われうる。
【０１２３】
ＣＰＣＢビデオパイプライン５６０はさらに、特定の数のビットに、ディスプレイデバイスが必要としうるディザ処理を施してよい。少なくとも一つのチャネル出力のインタレーサも提供されてよい。ＣＰＣＢビデオパイプライン５６０はさらに、デバイスに表示されうるチャネル出力の少なくとも一つに対して制御出力（Ｈｓｙｎｃ、Ｖｓｙｎｃ、Ｆｉｅｌｄ）を生成しうる。さらに、ＣＰＣＢビデオパイプライン５６０は、輝度、コントラスト、色相および彩度調節を包括的に、出力チャネルの少なくとも一つに対して行いえ、出力チャネルの少なくとも一つに対して、さらなるスケーリングおよびＦＲＣを提供しうる。
【０１２４】
図１６および１９に戻ると、ＦＲＣパイプライン５５０からのチャネル出力１６５６、１６５２、および１６５４がＣＰＣＢビデオパイプライン５６０に提供される。第１のチャネル１６５６は、第１のチャネル１６５６上のアップサンプリングビデオ信号のサンプラ１９１０を利用しうる第１の経路に沿って処理されえ、サンプラ１９１０の出力１９１２は、主要なチャネルオーバレイ１９６０および補助チャネルオーバ１９６２の両方に提供されて、出力の少なくとも一つのブレンド画像を生成しうる。第２のチャネル１６５２は、モジュール１９２０に対して視覚処理およびサンプリングを行う第２の経路に沿って処理されうる。視覚処理およびサンプリングモジュール１９２０の出力は（ビデオ信号をアップサンプルしうるが）、ビデオオーバレイ１９４０（あるいはオーバレイエンジン２０００）に入力されて第３のチャネル１６５４（サンプラ１９１０によっても実行されうる）を出力とともにブレンドあるいは配置しうる。オーバレイエンジン２０００の機能は図２０を参照しながら詳述する。
【０１２５】
ビデオオーバレイの出力１９４２（第２のビデオチャネル信号１６２５とオーバレイされた第１のビデオチャネル信号１６２３であってよい）は、ＣＭＵ１９３０を介して主要なチャネルオーバレイ１９６０に提供されてよく、さらにマルチプレクサ１９５０に提供されてよい。ビデオオーバレイの出力１９４２を受信することに加えて、マルチプレクサ１９５０はさらに視覚処理およびサンプリングモジュール１９２０およびサンプラ１９１０を受信してよい。マルチプレクサ１９５０は、どのビデオ信号入力を補助チャネルオーバレイ１９６２に提供するか選択するよう動作してよい。または、マルチプレクサ１９５１は、マルチプレクサ１９５０の出力あるいはＣＰＵ１９３０の出力１９３２のいずれかを選択して、補助チャネルオーバレイ１９６２へビデオ信号出力１９３４として提供してよい。処理部を主要なチャネルオーバレイおよび補助チャネルオーバレイの前に配置することで、同じビデオ信号が主要チャネルオーバレイおよび補助チャネルオーバレイに提供させる。１９７０および１９７２によるさらなる処理の後、同じビデオ信号（ＶＩ）は同時に１）主要出力１９７４への主要な出力信号としての表示用に出力、および２）補助出力１９７６への補助出力信号としての表示用あるいは記憶用に出力される前にさらにダウンスケールされうる。
【０１２６】
主要な出力１９７４および補助出力１９７６両方についてデータ選択を独立して制御するべく、第１のビデオチャネル信号１９３２および第２のビデオチャネル信号１９３４を独立して第１および第２のビデオチャネルオーバレイモジュール１９４０から選択することで、主要チャネルおよび補助チャネルを形成しうる。補助チャネルオーバレイモジュール１９６２は、第１のビデオチャネル信号１６５２、第２のビデオチャネル信号１６５４、あるいはオーバレイされた第１および第２のビデオチャネル信号１９４２を選択しうる。ＣＭＵ１９３０は第１のビデオチャネル信号１６５２に適用され、第２のビデオチャネル信号１６５４は、第１および第２のビデオチャネル信号が同じあるいは異なる色空間を有するか否かに応じてマルチプレクサ１９５１によりＣＭＵ１９３０の前あるいは後に選択されうる。さらに、第１および第２のビデオチャネル信号１９３２および１９３４は、独立して第３のビデオチャネル信号１６５６とブレンドされうる。
【０１２７】
ＣＰＣＢビデオパイプライン５６０はさらに、ダウンスケーラ１９８０が表す補助出力１９７６にスケーリングおよびＦＲＣを施しうる。このフィーチャは、主要な出力１９７４から別個の補助出力１９７６を提供するのに必要となる場合がある。より高い周波数クロックがスケーリングクロックとして選択されるべきなので、ＣＰＣＢビデオパイプライン５６０は主要な出力クロックをランオフしてよい、というのも補助クロック周波数は主要クロックのもの以下だからである。ダウンスケーラ１９８０はさらに、インタレースされたデータを生成する能力を有してよく、これはＦＲＣおよび出力データフォーマットを経て補助出力として利用されうる。
【０１２８】
第１のチャネルがＳＤＴＶビデオ信号であり、主要な出力１９７４がＨＤＴＶ信号であり補助出力１９７６がＳＤＴＶビデオ信号であるべきである幾らかのシナリオにおいては、ＣＭＵ１９３０は第１のチャネルＳＤビデオ信号をＨＤビデオに変換しえ、その後ＨＤ色処理を施しうる。この場合、マルチプレクサ１９５０は、自身の出力ビデオ信号１９４２として（ＣＭＵ１９３０に渡されなくてもよい信号を）選択してよく、これによりＨＤ信号を主要なチャネルオーバレイモジュール１９６０に提供して、処理済ＳＤＴＶ信号を補助チャネルオーバレイ１９６２に提供してよい。さらに、補助チャネルスケーリングおよび処理モジュール１９７２は、補助出力１９７６に色制御を行ってよい。
【０１２９】
第１のチャネルがＨＤＴＶビデオ信号であり、主要な出力１９７４がＨＤＴＶ信号であり補助出力１９７６がＳＤＴＶビデオ信号であるべきである幾らかの他のシナリオにおいては、ＣＭＵ１９３０はＨＤ処理を行い、マルチプレクサ１９５１はＣＭＵ１９３２の出力を選択してＨＤＴＶ処理済信号を補助チャネルオーバレイモジュール１９６２に提供してよい。さらなる補助チャネルスケーリングおよび処理モジュール１９７２は、補助出力１９７６用に色空間をＳＤＴＶに変換する色制御を行ってよい。
【０１３０】
補助出力１９７４および１９７６両方がＳＤビデオ信号である、幾らかの他のシナリオにおいては、さらなるチャネルスケーリングおよび処理モジュール１９７０および１９７２は同様の色制御機能を行って信号を対応する主要出力１９７４および補助出力１９７６に出力する準備を整えてよい。
【０１３１】
ビデオチャネルがパイプラインセグメント５４０、５５０、５６０、および５７０のいずれにおいてもパイプラインの特定の部分を利用しない場合（図５）、その部分を別のビデオチャネルで利用されるよう構成してビデオ品質を向上させてよい。例えば、第２のビデオチャネル１２６４がＦＲＣパイプライン５５０でデインタレーサ３４０を利用しない場合、第１のビデオチャネル１２６２を第２のビデオチャネルパイプラインのデインタレーサ３４０を利用するよう構成してビデオ品質を向上させてよい。図１５との関連で記載したように、さらなるノイズ低減器３３０およびさらなるデインタレーサ３４０が、共有メモリパイプラインセグメント１２６０にさらなるフィールドラインを同時に処理させることで（例えば同時に６つのフィールドライン処理）特定のビデオ信号の品質を向上させてよい。
【０１３２】
ＣＰＣＢビデオパイプライン５６０を利用して提供されうる例示的出力形式の幾らかは、Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍｓ  Ｃｏｍｍｉｔｔｅ（ＮＴＳＣ）およびＰｈａｓｅ  Ａｌｔｅｒｎａｔｉｎｇ  Ｌｉｎｅ（ＰＡＬ）の同じ入力画像の主要出力および二次的出力、ＨＤおよびＳＤ（ＮＴＳＣあるいはＰＡＬ）主要および二次的出力を含み、第１のチャネル画像が主要出力に提供され第２のチャネル画像が補助出力に提供される二つの異なる出力を含み、オーバレイされる第１および第２のチャネルビデオ信号を主要出力に含み、および一つのチャネルビデオ信号（第１のチャネルあるいは第２のチャネル）を補助出力に含み、異なるＯＳＤブレンド要素（アルファ値）を主要出力および補助出力に含み、独立した輝度、コントラスト、色相、および彩度調節を主要出力および補助出力に含み、主要出力および補助出力に異なる色空間（例えば主要出力にＲｅｃ．７０９、補助出力にＲｅｃ．６０１）を含み、および／または、異なる群のスケーリング係数を第１のチャネルスケーラおよび第２のチャネルスケーラに利用することでよりシャープな／スムーズな画像を補助出力に含む。
【０１３３】
図２０は、オーバレイエンジン２０００（図１９）を詳細に示す。オーバレイエンジン２０００は、少なくともビデオオーバレイモジュール１９４０、ＣＭＵ１９３０、第１および第２のチャネルパラメタ２０２０および２０３０、セレクタ２０１０、および主要Ｍ−プレーンオーバレイモジュール２０６０を含む。主要Ｍ−プレーンオーバレイ２０６０は、主要チャネルオーバレイ１９６０（図１９）に類似しているが、さらなるチャネルビデオ信号２０４０を第三のチャネル入力１９１２（図１９）とブレンドあるいはオーバレイするのに利用されうる追加的機能を含みうる。
【０１３４】
オーバレイエンジン２０００は、最後のディプレイキャンバス上にＭ個の入手可能な独立したビデオ／グラフィックプレーンを配置することで、単一のビデオチャネルストリームを生成しうる。一つの特定の実施形態においては、オーバレイエンジン２０００は、６つのプレーンを最終ディスプレイキャンバス上に配置することで単一のチャネルストリームを生成しうる。各プレーンのディスプレイスクリーン上の位置は構成可能である。各プレーンの優先度もまた構成できてよい。例えば、プレーンのディスプレイキャンバス上の位置を重ねあわせる場合、優先度のランクは、どのプレーンを最上部に配置してどのプレーンを隠すか、という問題を解決するのに利用されうる。オーバレイはさらにオプションで各プレーンを縁取るのに利用されてもよい。
【０１３５】
さらなるビデオチャネル信号２０４０の例、およびその源は、第１のチャネルビデオ信号１６５２であってよい主要プレーン、第２のチャネルビデオ信号１６５４であってよいＰＩＰプレーン、オンチップ特徴ＯＳＤ生成器を利用して生成されるｃｈａｒＯＳＤプレーン、ビットマップＯＳＤエンジンを利用して生成されうるビットマップＯＳＤプレーンを含んでよい。ＯＳＤ画像はメモリに記憶されえ、メモリインタフェースを利用してメモリ内の様々なビットマップされ予め記憶されたオブジェクトをフェッチして、それらをメモリにさらに記憶できるキャンバス上に配置するのに利用されてよい。メモリインタフェースはさらに、要求されたオブジェクトをフェッチする間に形式変換を行ってよい。ビットマップＯＳＤエンジンは、記憶されたキャンバスをラスタ走査により読み出し、オーバレイに送ってよい。さらなるビデオチャネル信号２０４０は、カーソルＯＳＤエンジンにより生成されえ、小さなオンチップメモリを利用してカーソルなどの小さなオブジェクトのビットマップ、外部源から受信した外部ＯＳＤを記憶するカーソルＯＳＤプレーンを含みうる。外部ＯＳＤエンジンはラスタ制御信号およびディスプレイクロックを送出しうる。外部ＯＳＤ源は、これら制御信号を参照として利用して、データをスキャン順に送信する。このデータはオーバレイにルーティングされうる。外部ＯＳＤプレーンがイネーブルな際に、Ｆｌｅｘｉｐｏｒｔを利用して外部ＯＳＤデータを受信しうる。
【０１３６】
ＣＭＵ１９３０の前のオーバレイ１９４０は、第１のビデオチャネルストリーム１６５３および第２のビデオチャネルストリーム１６５５をオーバレイしうる。オーバレイ１９４０は、ＣＭＵ１９３０に単一のビデオストリームで動作させ、多数のビデオチャネルストリーム用にＣＭＵ１９３０内でモジュールを複写する必要をなくすことで、ＣＭＵ１９３０をより効率的に振舞わせてよい。単一のビデオチャネル信号１９４２をＣＭＵ１９３０に提供することに加えてオーバレイ１９４０は、さらに、ビデオ部分が第１のビデオチャネルストリームに属すか第２のビデオチャネルストリームに属すかを識別する部分（ピクセル毎の）インジケータ１９４４をＣＭＵ１９３０に提供してよい。
【０１３７】
第１のビデオチャネルストリーム１６５３および第２のビデオチャネルストリーム１６５５に対応する二群のプログラム可能なパラメタ２０２０および２０３０を提供してもよい。セレクタ２０１０は、どのプログラム可能なパラメタをＣＭＵ１９３０に提供するか選択すべく部分インジケータ１９４４を利用してよい。例えば、部分インジケータ１９４４が、ＣＭＵ１９３０が処理する部分が第１のビデオチャネルストリーム１６５３に属すことを示している場合、セレクタ２０１０はＣＭＵ１９３０に、第１のビデオチャネルストリーム１６５３に対応するプログラム可能なパラメタ２０２０を提供してよい。
【０１３８】
ビデオプレーンと同じ数の層があってよい。層０は最下層であってよく、それに続く層が増加する層インデックスを持ってよい。層は、次元的特徴あるいは位置的特徴を持つのではなく、それらが積層されるべき順序を提供していてよい。オーバレイエンジン２０００は、層０から始まりそこから上昇する層を混合してよい。層１は第一に、層１に置かれるビデオプレーンに関連付けられるブレンド係数（blend factor）を利用して層０にブレンドされてよい。層０および層１の出力のブレンドは、その後層２とブレンドされてよい。利用されうるブレンド係数は、層２に置かれるプレーンに関連付けられるものであってよい。層０、層１、および層２の出力のブレンドは層３とブレンドされ、この動作をその後、最終層が混合されるまで続けてよい。当業者であれば、層のブレンドを、本発明の教示から逸脱しない範囲で任意の組み合わせで行う選択をしてよいことを理解しよう。例えば、層１が層３とブレンドされ、その後層２とブレンドされてもよい。
【０１３９】
さらに、オーバレイエンジン２０００は主要出力チャネルとの関連で記載されたが、オーバレイエンジン２０００を補助出力チャネルに適用してＭ−プレーンオーバレイを提供するよう色処理およびチャネルブレンドパイプライン５６０を修正してもよい。
【０１４０】
図２２は、ビデオパイプラインの後端パイプラインステージ５７０をより詳細に示す。後端パイプラインステージ５７０は、少なくとも主要出力フォーマッタ２２８０、署名アキュムレータ１９９０、補助出力フォーマッタ２２２０およびセレクタ２２３０を含みうる。
【０１４１】
後端パイプラインステージ５７０は、主要出力および補助出力の両方の出力フォーマットを行いえ、補助出力として制御出力（Ｈｓｙｎｃ、Ｖｓｙｎｃ、Ｆｉｅｌｄ）を生成しうる。後端パイプラインステージ５７０は、デジタルインタフェースおよびアナログインタフェース両方を助ける。主要出力フォーマッタ２２８０は、処理済主要ビデオチャネル信号１９７４を受信して、対応する主要出力信号４９２ａを生成しうる。補助出力フォーマッタ２２２０は、処理済補助ビデオチャネル信号１９７６を受信して対応する補助出力信号４９２ｂを生成しうる。署名アキュムレータ１９９０は、補助ビデオチャネル信号１９７６を受信して、蓄積されている信号間の差異を蓄積および比較して、出力されたビデオ信号のビデオ信号品質を決定してよく、必要であればこの情報をプロセッサに提供してシステムパラメータを変更してよい。
【０１４２】
補助ビデオチャネル信号１９７６はさらに、出力４９２ｂ用にフォーマットされる前にＣＣＩＲ６５６エンコーダ（不図示）に提供されてよい。ＣＣＩＲ６５６エンコーダは、信号を外部記憶装置あるいは他の適切な手段に対して準備するべく配置するよう任意の必要なエンコードを行ってよい。または、補助ビデオチャネル信号１９７６を、セレクタ２２３０を利用してエンコードもフォーマットもせずに出力信号４９２ｂとして提供して、バイパス補助ビデオチャネル信号２２４０を選択してよい。
【０１４３】
後端パイプラインステージ５７０のインタレースモジュール（不図示）も提供されてよい。入力信号がインタレースされる場合、第一にデインタレーサ３４０によりプログレッシブに変換されてよい（図１３）。デインタレーサは、ビデオパイプラインステージの全ての後続のモジュールがプログレッシブドメインで動作しうるので、必要となりうる。後端パイプラインステージ５７０のインタレーサは、インタレースされた出力が所望される場合に選択的にＯＮになってよい。
【０１４４】
インタレーサモジュールは少なくとも二つのピクセルラインを記憶するのに十分な大きさのメモリを少なくとも含みうるが、必要であれば全フレームを記憶するよう修正することができる。プログレッシブな入力は、プログレッシブなタイミングでメモリに書き込まれてよい。プログレッシブなタイミングでロックされた、インタレースされたタイミングは、ピクセルレートの半分で生成されてよい。データはインタレースされたタイミングで、メモリから読み出されてよい。偶数のフィールドラインは奇数のフィールドから間引かれてよく、奇数のフィールドラインは偶数のフィールドから間引かれてよい。これにより、今度は、任意のデバイスでの利用に適したインタレースされた出力が生成されうる。
【０１４５】
故に、共有記憶容量を利用して多数の高品質なビデオチャネルストリームを提供する装置および方法が提供される。当業者であれば、本発明が記載された実施形態以外の方法で実施することができることを理解するであろう、というのも実施形態は限定目的からではなく、例示目的で提示されており、本発明は以下の請求項のみにより限定されるからである。
なお、本願明細書には、以下の項目１から項目５１が記載されている。
（項目１）
複数のビデオ入力信号を受信するマルチモードのデュアルビデオデコーダであって、上記複数のビデオ入力信号の少なくとも一つは、二以上のビデオ入力信号部分を含み、
上記デュアルビデオデコーダは、
上記複数のビデオ入力信号を受信して、少なくとも三つのビデオ入力信号部分を選択的に組み合わせて二つの選択されたビデオ信号を提供するビデオ信号選択ステージと、
上記少なくとも二つの選択されたビデオ信号を処理するアナログ／デジタル変換ステージと、
上記少なくとも二つの処理済ビデオ信号を受信して少なくとも一つのデコードされたビデオ信号を出力するデコーダステージと、を備える、デュアルビデオデコーダ。
（項目２）
上記少なくとも一つのデコードされたビデオ信号の一つはコンポジットビデオ信号を含み、上記少なくとも一つのデコードされたビデオ信号の別の一つはｓ−ｖｉｄｅｏビデオ信号を含む、項目１に記載のデュアルビデオデコーダ。
（項目３）
上記少なくとも一つのデコードされたビデオ信号の一つはコンポジットビデオ入力信号を含み、上記少なくとも一つのデコードされたビデオ信号の別の一つはコンポーネントビデオ信号を含む、項目１に記載のデュアルビデオデコーダ。
（項目４）
上記少なくとも一つのデコードされたビデオ信号の一つはｓ−ｖｉｄｅｏビデオ信号を含み、上記少なくとも一つのデコードされたビデオ信号の別の一つはｓ−ｖｉｄｅｏビデオ信号を含む、項目１に記載のデュアルビデオデコーダ。
（項目５）
第１のビデオ信号部分、第２のビデオ信号部分、および第３のビデオ信号部分は、Ｙ−チャネル、Ｕ−チャネル、Ｖ−チャネル、およびクロマからなる群から選択される、項目１に記載のデュアルビデオデコーダ。
（項目６）
ＤＣ復元ステージをさらに含み、上記少なくとも二つの選択されたビデオ信号の少なくとも一つは、上記アナログ／デジタル変換ステージで受信される前に、上記ＤＣ復元ステージに渡される、項目１に記載のデュアルビデオデコーダ。
（項目７）
上記選択ステージは、
上記少なくとも二つの選択されたビデオ信号の一つとして、上記三つのビデオ入力信号部分の第１の部分および上記三つのビデオ入力信号部分の第２の部分を時分割多重化し、
上記少なくとも二つの選択されたビデオ信号の別の一つとして、上記三つのビデオ入力信号部分の第３の部分を選択する、項目１に記載のデュアルビデオデコーダ。
（項目８）
上記時分割多重化は、第１のクロックの第１のクロック期間中に上記第１の部分を選択し、上記第１のクロックの第２のクロック期間中に上記第２の部分を選択することをさらに含み、
上記第３の部分を選択することは、第２のクロックの第１のクロック期間中に上記第２の部分を選択することをさらに含み、
上記処理することは、上記第１のクロックに応じて上記少なくとも二つの選択されたビデオ信号の一方を処理し、上記少なくとも二つの選択されたビデオ信号の他方を上記第２のクロックに応じて処理することをさらに含む、項目７に記載のデュアルビデオデコーダ。
（項目９）
上記第２のクロックの上記第１のクロック期間は、上記第１のクロックの上記第１のクロック期間の中間に実質的に位置合わせされる、項目８に記載のデュアルビデオデコーダ。
（項目１０）
上記第２のクロックは、上記第１のクロックの周波数の略半分で動作する、項目８に記載のデュアルビデオデコーダ。
（項目１１）
上記アナログ／デジタル変換ステージは、第１のアナログ／デジタル変換器および第２のアナログ／デジタル変換器を含む、項目８に記載のデュアルビデオデコーダ。
（項目１２）
上記少なくとも三つのビデオ入力信号部分は、上記第１のアナログ／デジタル変換器および上記第２のアナログ／デジタル変換器により処理される、項目１１に記載のデュアルビデオデコーダ。
（項目１３）
上記デコーダステージは、
第１の処理済部分および第２の処理済部分を受信して、上記少なくとも二つのデコードされたビデオ信号のうちの一つを出力する第１のデコーダを含む、項目８に記載のデュアルビデオデコーダ。
（項目１４）
上記第１のデコーダは、ＮＴＳＣビデオデコーダ、ＰＡＬビデオデコーダ、およびＳＥＣＡＭビデオデコーダからなる群から選択される、項目１３に記載のデュアルビデオデコーダ。
（項目１５）
上記ビデオ信号選択ステージは、第３の選択されたビデオ信号を提供し、上記第３の選択されたビデオ信号として、１ビデオ入力信号の第４の部分をさらに選択する、項目８に記載のデュアルビデオデコーダ。
（項目１６）
上記第４の部分は、上記第２のクロックの略逆である第３のクロックの第１のクロック期間中に選択される、項目１５に記載のデュアルビデオデコーダ。
（項目１７）
上記アナログ／デジタル変換は、上記第３の選択されたビデオ信号を受信し、上記第３の選択されたビデオ信号を上記第３のクロックに応じて処理する、項目１６に記載のデュアルビデオデコーダ。
（項目１８）
上記デコーダステージは、
第１の処理済部分および第２の処理済部分を受信して、上記少なくとも一つのデコードされたビデオ信号の一つを出力する第１のデコーダと、
第３の処理済部分および第４の処理済部分を受信して、上記少なくとも一つのデコードされたビデオ信号の第２のものを出力する第２のデコーダと、を含む、項目１７に記載のデュアルビデオデコーダ。
（項目１９）
上記第１のデコーダは上記第２のクロックに応じて動作し、上記第２のデコーダは上記第３のクロックに応じて動作する、項目１８に記載のデュアルビデオデコーダ。
（項目２０）
複数のビデオ入力信号をデコードする方法であって、上記複数のビデオ入力信号の少なくとも一つは二以上のビデオ入力信号部分を含み、上記方法は、
上記複数のビデオ入力信号を受信することと、
二つの選択されたビデオ信号を提供すべく少なくとも三つのビデオ入力信号を選択的に組み合わせることと、
上記選択されたビデオ信号を処理すべくアナログ／デジタル変換を行うことと、
少なくとも一つのデコードされたビデオ信号を生成すべく処理済の上記ビデオ信号をデコードすることと、を含む、方法。
（項目２１）
上記少なくとも一つのデコードされたビデオ信号の一つはコンポジットビデオ信号を含み、上記少なくとも一つのデコードされたビデオ信号の別の一つはｓ−ｖｉｄｅｏビデオ信号を含む、項目２０に記載の方法。
（項目２２）
上記少なくとも一つのデコードされたビデオ信号の一つはコンポジットビデオ信号を含み、上記少なくとも一つのデコードされたビデオ信号の別の一つはコンポーネントビデオ信号を含む、項目２０に記載の方法。
（項目２３）
上記少なくとも一つのデコードされたビデオ信号の一つはｓ−ｖｉｄｅｏビデオ信号を含み、上記少なくとも一つのデコードされたビデオ信号の別の一つはｓ−ｖｉｄｅｏビデオ信号を含む、項目２０に記載の方法。
（項目２４）
第１のビデオ信号部分、第２のビデオ信号部分、および第３のビデオ信号部分は、Ｙ−チャネル、Ｕ−チャネル、Ｖ−チャネル、およびクロマからなる群から選択される、項目２０に記載の方法。
（項目２５）
上記アナログ／デジタル変換を行う前に、上記少なくとも二つの選択されたビデオ信号の少なくとも一つが持つＤＣ成分を復元することをさらに含む、項目２０に記載の方法。
（項目２６）
上記組み合わせることは、
上記少なくとも三つのビデオ入力信号部分の第１の部分および第２の部分を時分割多重化することと、
上記少なくとも三つのビデオ入力信号部分の第３の部分を選択することと、を含む、項目２０に記載の方法。
（項目２７）
上記時分割多重化することは、第１のクロックの第１のクロック期間中に上記第１の部分を選択し、上記第１のクロックの第２のクロック期間中に上記第２の部分を選択することをさらに含み、
上記第２の部分の選択は、第２のクロックの第１のクロック期間中に上記第２の部分を選択することをさらに含み、
上記アナログ／デジタル変換を行うことは、上記第１のクロックに応じて上記選択されたビデオ信号の一方を処理することと、上記第２のクロックに応じて上記選択されたビデオ信号の他方を処理することと、をさらに含む、項目２６に記載の方法。
（項目２８）
上記第２のクロックの上記第１のクロック期間は、上記第１のクロックの上記第１のクロック期間の中間に実質的に位置合わせされる、項目２６に記載の方法。
（項目２９）
上記第２のクロックは、上記第１のクロックの周波数の略半分で動作する、項目２６に記載の方法。
（項目３０）
上記デコードすることは、上記少なくとも一つのデコードされたビデオ信号を生成すべく、第１の処理済部分と第２の処理済部分とをデコードすることをさらに含む、項目２６に記載の方法。
（項目３１）
上記少なくとも三つのビデオ入力信号部分の上記第３の部分として第４のビデオ入力信号部分を選択することをさらに含む、項目２６に記載の方法。
（項目３２）
上記第４の部分は、上記第２のクロックの略逆である第３のクロックの第１のクロック期間中に選択される、項目３１に記載の方法。
（項目３３）
上記第３のクロックに応じて上記第４の部分を処理すべくアナログ／デジタル変換を行うことをさらに含む、項目３２に記載の方法。
（項目３４）
第１のデコードされたビデオ信号を生成すべく第１の処理済部分と第２の処理済部分とをデコードすることと、
第２のデコードされたビデオ信号を生成すべく第３の処理済部分と第４の処理済部分とをデコードすることと、をさらに含む、項目３３に記載の方法。
（項目３５）
上記第１のデコードされたビデオ信号を生成すべくデコードすることは上記第２のクロックに応じて動作し、上記第２のデコードされたビデオ信号を生成すべくデコードすることは上記第３のクロックに応じて動作する、項目３４に記載の方法。
（項目３６）
複数のビデオ入力信号をデコードする装置であって、上記複数のビデオ入力信号の少なくとも一つは二つ以上のビデオ入力信号部分を含み、
上記複数のビデオ入力信号を受信する手段と、
二つの選択されたビデオ信号を提供すべく少なくとも三つのビデオ入力信号部分を選択的に組み合わせる手段と、
上記選択されたビデオ信号を処理すべくアナログ／デジタル変換を行う手段と、
少なくとも一つのデコードされたビデオ信号を生成すべく処理済の上記ビデオ信号をデコードする手段と、を備える、装置。
（項目３７）
上記少なくとも一つのデコードされたビデオ信号の一つはコンポジットビデオ信号を含み、上記少なくとも一つが持つデコードされたビデオ信号の別の一つはｓ−ｖｉｄｅｏビデオ信号を含む、項目３６に記載の装置。
（項目３８）
上記少なくとも一つのデコードされたビデオ信号の一つはコンポジットビデオ信号を含み、上記少なくとも一つのデコードされたビデオ信号の別の一つはコンポーネントビデオ信号を含む、項目３６に記載の装置。
（項目３９）
上記少なくとも一つのデコードされたビデオ信号の一つはｓ−ｖｉｄｅｏビデオ信号を含み、上記少なくとも一つのデコードされたビデオ信号の別の一つはｓ−ｖｉｄｅｏビデオ信号を含む、項目３６に記載の装置。
（項目４０）
第１のビデオ信号部分、第２のビデオ信号部分、第３のビデオ信号部分は、Ｙ−チャネル、Ｕ−チャネル、Ｖ−チャネル、およびクロマからなる群から選択される、項目３６に記載の装置。
（項目４１）
上記アナログ／デジタル変換を行う前に、上記少なくとも二つの選択されたビデオ信号の少なくとも一つが持つＤＣ成分を復元する手段をさらに含む、項目３６に記載の装置。
（項目４２）
上記組み合わせることは、
上記少なくとも三つのビデオ入力信号部分の第１の部分および第２の部分を時分割多重化する手段と、
上記少なくとも三つのビデオ入力信号部分の第３の部分を選択する手段と、を含む、項目３６に記載の装置。
（項目４３）
上記時分割多重化する手段は、第１のクロック手段の第１のクロック期間中に上記第１の部分を選択し、上記第１のクロック手段の第２のクロック期間中に上記第２の部分を選択する手段をさらに含み、
上記第２の部分を選択する手段は、第２のクロック手段の第１のクロック期間中に上記第２の部分を選択することをさらに含み、
上記アナログ／デジタル変換を行う手段は、上記第１のクロック手段に応じて上記選択されたビデオ信号の一方を処理する手段と、上記第２のクロック手段に応じて上記選択されたビデオ信号の他方を処理する手段と、をさらに含む、項目４２に記載の装置。
（項目４４）
上記第２のクロック手段の上記第１のクロック期間は、上記第１のクロック手段の上記第１のクロック期間の中間に実質的に位置合わせされる、項目４２に記載の装置。
（項目４５）
上記第２のクロック手段は上記第１のクロック手段の周波数の略半分で動作する、項目４２に記載の装置。
（項目４６）
上記デコードする手段は、上記少なくとも一つのデコードされたビデオ信号を生成すべく、第１の処理済部分と第２の処理済部分とをデコードすることをさらに含む、項目４２に記載の装置。
（項目４７）
上記少なくとも三つのビデオ入力信号部分の上記第３の部分として第４のビデオ入力信号部分を選択する手段をさらに含む、項目４２に記載の装置。
（項目４８）
上記第４の部分は、上記第２のクロック手段の略逆である第３のクロック手段の第１のクロック期間中に選択される、項目４７に記載の装置。
（項目４９）
上記第３のクロック手段に応じて上記第４の部分を処理すべくアナログ／デジタル変換を行う手段をさらに含む、項目４８に記載の装置。
（項目５０）
第１のデコードされたビデオ信号を生成すべく第１の処理済部分と第２の処理済部分とをデコードする手段と、
第２のデコードされたビデオ信号を生成すべく第３の処理済部分と第４の処理済部分とをデコードする手段と、をさらに含む、項目４９に記載の装置。
（項目５１）
上記第１のデコードされたビデオ信号を生成すべくデコードする手段は上記第２のクロック手段に応じて動作し、上記第２のデコードされたビデオ信号を生成すべくデコードする手段は上記第３のクロック手段に応じて動作する、項目５０に記載の装置。
【図１Ａ】
0005582429.tif 000003
【図１Ｂ】
0005582429.tif 000004
【図２】
0005582429.tif 000005
【図３】
0005582429.tif 000006
【図４】
0005582429.tif 000007
【図５】
0005582429.tif 000008
【図６】
0005582429.tif 000009
【図７】
0005582429.tif 000010
【図８】
0005582429.tif 000011
【図９】
0005582429.tif 000012
【図１０】
0005582429.tif 000013
【図１１】
0005582429.tif 000014
【図１２】
0005582429.tif 000015
【図１３】
0005582429.tif 000016
【図１４】
0005582429.tif 000017
【図１５】
0005582429.tif 000018
【図１６】
0005582429.tif 000019
【図１７】
0005582429.tif 000020
【図１８】
0005582429.tif 000021
【図１９】
0005582429.tif 000022
【図２０】
0005582429.tif 000023
【図２１】
0005582429.tif 000024
【図２２】
0005582429.tif 000025