(57)【特許請求の範囲】
【請求項１】
複数の第１のテスト回路と、
第２のテスト回路とを備え、
前記複数の第１のテスト回路のそれぞれは、それぞれメモリセルアレイに含まれる複数のメモリセルの記憶内容の比較結果を示す複数の比較結果信号をパラレルに受けてシリアル信号に変換することにより第１の出力信号を生成する第１のテストモードと、前記複数の比較結果信号のデータ量を圧縮することにより第２の出力信号を生成する第２のテストモードとのいずれかにより動作し、前記第１の出力信号と前記第２の出力信号とを共通のバスに出力し、
前記第２のテスト回路は、前記第１のテストモードでは、前記複数の第１のテスト回路からパラレルに出力される前記第１の出力信号をシリアル信号に変換して出力し、前記第２のテストモードでは、前記複数の第１のテスト回路からパラレルに出力される前記第２の出力信号のデータ量を圧縮して出力する
ことを特徴とする半導体記憶装置。
【請求項２】
データ入出力端子をさらに備え、
前記第２のテスト回路は、前記第１のテストモードでは、前記複数の第１のテスト回路からパラレルに出力される前記第１の出力信号をシリアル信号に変換して前記データ入出力端子に出力し、前記第２のテストモードでは、前記複数の第１のテスト回路からパラレルに出力される前記第２の出力信号のデータ量を圧縮して前記データ入出力端子に出力する
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
データ入出力端子と、
前記第１のテストモードでは、前記複数の第１のテスト回路の一部である複数の前記第１のテスト回路からパラレルに出力される前記第１の出力信号をシリアル信号に変換することにより第３の出力信号を生成し、前記第２のテストモードでは、前記一部である複数の前記第１のテスト回路からパラレルに出力される前記第２の出力信号のデータ量を圧縮することにより第４の出力信号を生成する第３のテスト回路とをさらに備え、
前記第２のテスト回路は、前記複数の第１のテスト回路の残りの一部である１又は複数の前記第１のテスト回路から出力される前記第１の出力信号と前記第３のテスト回路から出力される前記第３の出力信号とをシリアル信号に変換して前記データ入出力端子に出力し、前記第２のテストモードでは、前記残りの一部である１又は複数の前記第１のテスト回路から出力される前記第２の出力信号と前記第３のテスト回路から出力される前記第４の出力信号とのデータ量を圧縮して前記データ入出力端子に出力する
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
少なくとも複数のテスト領域に分割されたメモリセルアレイと、
それぞれ前記複数のテスト領域のうちの互いに異なる複数を割り当てられ、割り当てられた前記テスト領域ごとに複数のメモリセルの記憶内容の比較結果を示す比較結果信号を受け取り、割り当てられた前記テスト領域の数より少ない本数のバスに転送する複数の第１のテスト回路と、
データ入出力端子と、
前記複数の第１のテスト回路がそれぞれ転送した前記比較結果信号を前記データ入出力端子に出力する第２のテスト回路とを備え、
前記第１のテスト回路は、前記第２のテスト回路に比べ、割り当てられた前記複数のテスト領域の近くに配置され、
前記第２のテスト回路は、前記複数の第１のテスト回路に比べ、前記データ入出力端子の近くに配置され、
前記第１のテスト回路は、パラレルに入力される複数の前記比較結果信号をシリアル信号に変換することにより、割り当てられた前記テスト領域の数より少ない本数のバスを介して、前記比較結果信号を転送する
ことを特徴とする半導体記憶装置。
【請求項５】
前記複数の第１のテスト回路のうちの複数を割り当てられ、割り当てられた前記第１のテスト回路がそれぞれ転送する前記比較結果信号を受け取り、受け取った前記比較結果信号の転送のために前記複数の第１のテスト回路により用いられた前記バスの合計本数より少ない本数のバスを介して、前記第２のテスト回路に転送する第３のテスト回路を備える
ことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記第３のテスト回路は、パラレルに入力される複数の前記比較結果信号をシリアル信号に変換することにより、受け取った前記比較結果信号の転送のために前記複数の第１のテスト回路により用いられた前記バスの合計本数より少ない本数のバスを介して、前記比較結果信号を転送する
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記第１のテスト回路は、受け取った前記複数の比較結果信号のデータ量を圧縮してなる縮退信号を生成し、
前期第２のテスト回路は、前記複数の第１のテスト回路がそれぞれ生成した前記縮退信号のデータ量をさらに圧縮して前記データ入出力端子に出力する
ことを特徴とする請求項４に記載の半導体記憶装置。
【請求項８】
前記複数の第１のテスト回路のうちの複数を割り当てられ、割り当てられた前記第１のテスト回路がそれぞれ生成する前記縮退信号を受け取り、受け取った前記縮退信号のデータ量をさらに圧縮することにより縮退信号を再生成して、前記第２のテスト回路に転送する第３のテスト回路を備える
ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
第１及び第２の配線と、
複数の第１の信号を受け取り当該複数の第１の信号を時系列で出力する第１の回路部と、当該複数の第１の信号について第１の論理演算を実行し当該第１の論理演算の結果を第２の信号として出力する第２の回路部と、前記第１の回路部から時系列に出力される前記複数の第１の信号と前記第２の回路部から出力される前記第２の信号とを受け取り、第１の動作モード時には前記複数の第１の信号を時系列に前記第１の配線に出力し、第２の動作モード時には前記第２の信号を前記第１の配線に出力する第１の選択回路と、を含む第１のテスト回路とを備え、
前記第１のテスト回路は、複数の第３の信号を受け取り当該複数の第３の信号を時系列で第２の配線に出力する第３の回路部をさらに含み、前記第２の回路部は前記複数の第１の信号と前記複数の第３の信号とについて前記論理演算を実行し前記第２の信号を発生する
ことを特徴とする半導体記憶装置。
【請求項１０】
複数の第３の配線と、
各々が、複数の第４の信号を受け取り当該複数の第４の信号を時系列で出力する第４の回路部と、当該複数の第４の信号について第２の論理演算を実行し当該第２の論理演算の結果を第５の信号として出力する第５の回路部と、前記第４の回路部から時系列に出力される前記複数の第４の信号と前記第５の回路部から出力される前記第５の信号とを受け取り、前記第１の動作モード時には前記複数の第４の信号を時系列に前記第３の配線のうちの対応する１つの第３の配線に出力し、前記第２の動作モード時には前記第５の信号を前記第３の配線のうちの前記対応する１つの第３の配線に出力する第２の選択回路と、を含む複数の第３のテスト回路と、
前記第２の動作モード時に前記第１のテスト回路から出力される第２の信号と前記複数の第３のテスト回路から出力される複数の第５の信号を受け取り、当該第２の信号と当該複数の第５の信号とについて第３の論理演算を実行し第６の信号を発生する第６の回路部を含む第２のテスト回路と、をさらに備えることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
出力端子をさらに備え、
前記第２のテスト回路は、前記第６の信号を前記出力端子に供給することを特徴とする請求項１０に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にパラレルテストを行う半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体記憶装置では、メモリセルに正しくデータを記憶できるかどうかをテストするために、製造段階で読み書きテストが行われる。この読み書きテストには、テスト時間を短縮するため、複数のメモリセルの読み書きテストを並列で行ない、これら複数のメモリセルの読み書きテストのテスト結果を比較処理により縮退してテスト対象のメモリセルの数よりも少ない数のテスト結果とするパラレルテストが用いられる。このようなパラレルテストには２つのモードがあり、１つはウェハ段階で行われる２ＤＱ出力モード、もう１つは組み立て後の選別テストで使用される１ＤＱ出力モードである。
【０００３】
パラレルテストでは、テストの実施に先立って、試験対象の各メモリセルに予め所定のデータ（ハイ又はロウのいずれか）が書き込まれる。テストを実施する段階では所定個ずつメモリセルの記憶内容が比較され、記憶内容が一致していればパス、いなければフェイルの判定がなされる。
【０００４】
２ＤＱ出力モードでは、上記所定個のメモリセルの比較処理の都度、その比較処理に基づく判定結果がテスト結果信号として出力される。２ＤＱ出力モードのテスト結果信号は、冗長構成を利用して不良メモリセルを救済するために用いられる。
【０００５】
１ＤＱ出力モードは、比較処理の都度テスト結果信号が出力される点では２ＤＱ出力モードと同様であるが、一連の比較処理において一度でもフェイル判定がなされた場合、それ以降のテスト結果信号がすべてフェイル判定となる点で、２ＤＱ出力モードと異なっている。つまり、１ＤＱ出力モードでは、メモリセルアレイ内にひとつでも不良メモリセルがあれば、フェイル判定がなされることになる。
【０００６】
パラレルテストでは、メモリセルエリアが複数のテスト領域に分割され、このテスト領域単位で上記比較処理が行われる。その結果、２ＤＱ出力モードでは、比較処理の都度、テスト領域数分のテスト結果信号が出力される。出力に際しては、各テスト領域からパラレルに出力されるテスト結果信号をシリアル信号に変換するパラレル／シリアル変換処理が行われる。一方、１ＤＱ出力モードでは、テスト領域数分のテスト結果信号に縮退処理（データ量を圧縮する処理）が施される。これにより、１ＤＱ出力モードで出力されるテスト結果信号は、テスト領域の数によらず、フェイル又はパスのいずれかを示す１ビットのデータとなる。
【０００７】
特許文献１には、１ＤＱ出力モードに類似したテストの例が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−３３２０８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、背景技術による半導体記憶装置では、上記複数のテスト領域が２列に並べて配置される。列間のエリアは配線エリアとして割り当てられ、その中に、上述したパラレル／シリアル変換処理及び縮退処理を行うテスト回路が配置される。各テスト領域とテスト回路とは、バスを介して接続される。
【００１０】
しかしながら、このような構成では、半導体記憶装置の記憶容量が大きくなってテスト領域の数が増大するに従い、パラレルテスト用のバスの必要本数が増えてしまう。特に、配線エリア内を並走するバスの本数が増えることは配線エリアのフロアプラン上好ましくないことから、並走するパラレルテスト用のバスの本数削減が求められている。
【課題を解決するための手段】
【００１１】
本発明の第一の側面による半導体記憶装置は、それぞれメモリセルアレイに含まれる複数のメモリセルの記憶内容の比較結果を示す複数の比較結果信号をパラレルに受けてシリアル信号に変換することにより第１の出力信号を生成する第１のテストモードと、前記複数の比較結果信号のデータ量を圧縮することにより第２の出力信号を生成する第２のテストモードとのいずれかにより動作する第１のテスト回路を備え、前記第１のテスト回路は、前記第１の出力信号と前記第２の出力信号とを共通のバスに出力することを特徴とする。
【００１２】
本発明の第二の側面による半導体記憶装置は、少なくとも複数のテスト領域に分割されたメモリセルアレイと、それぞれ前記複数のテスト領域のうちの互いに異なる複数を割り当てられ、割り当てられた前記テスト領域ごとに複数のメモリセルの記憶内容の比較結果を示す比較結果信号を受け取り、割り当てられた前記テスト領域の数より少ない本数のバスに転送する複数の第１のテスト回路と、データ入出力端子と、前記複数の第１のテスト回路がそれぞれ転送した前記比較結果信号を前記データ入出力端子に出力する第２のテスト回路とを備え、前記第１のテスト回路は、前記第２のテスト回路に比べ、割り当てられた前記複数のテスト領域の近くに配置され、前記第２のテスト回路は、前記複数の第１のテスト回路に比べ、前記データ入出力端子の近くに配置されることを特徴とする。
【００１３】
本発明の第三の側面による半導体記憶装置は、第１の配線と、複数の第１の信号を受け取り当該複数の第１の信号を時系列で出力する第１の回路部と、当該複数の第１の信号について第１の論理演算を実行し当該第１の論理演算の結果を第２の信号として出力する第２の回路部と、前記第１の回路部から時系列に出力される前記複数の第１の信号と前記第２の回路部から出力される前記第２の信号とを受け取り、第１の動作モード時には前記複数の第１の信号を時系列に前記第１の配線に出力し、第２の動作モード時には前記第２の信号を前記第１の配線に出力する第１の選択回路と、を含む第１のテスト回路と、を備えることを特徴とする。
【発明の効果】
【００１４】
本発明による半導体記憶装置によれば、第１及び第２の出力信号を共通のバスに出力するので、そのようにしない場合に比べ、配線エリア内を並走するパラレルテスト用のバスの本数を削減できる。
【００１５】
また、本発明による半導体記憶装置によれば、第１のテスト回路と第２のテスト回路の間に設置すべきバスの合計本数が、背景技術において各テスト領域とテスト回路とを接続するために設置されるバスの本数に比べて、小さくなる。したがって、配線エリア内を並走するパラレルテスト用のバスの本数を削減できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の好ましい第１の実施の形態による半導体記憶装置の構成を示すブロック図である。
【図２】本発明の好ましい第１の実施の形態によるパラレルテストにおける各種信号のタイムチャートである。（ａ）は２ＤＱ出力モードの場合、（ｂ）は１ＤＱ出力モードの場合をそれぞれ示している。
【図３】本発明の好ましい第１の実施の形態による比較回路の内部回路構成を示す回路図である。
【図４】本発明の好ましい第１の実施の形態による半導体記憶装置の平面図である。
【図５】本発明の好ましい第１の実施の形態によるテスト回路の内部回路構成を示す回路図である。
【図６】本発明の好ましい第２の実施の形態による半導体記憶装置の平面図である。
【図７】本発明の好ましい第２の実施の形態によるテスト回路の内部回路構成を示す回路図である。
【図８】本発明の背景技術による半導体記憶装置の平面図である。
【図９】本発明の背景技術によるテスト回路の内部回路構成を示す回路図である。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１８】
図１は、本発明の好ましい第１の実施の形態による半導体記憶装置１の構成を示すブロック図である。
【００１９】
本実施形態による半導体記憶装置１はＤＤＲ３(Double-Data-Rate3)タイプのＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)であり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
【００２０】
ロウデコーダ１２及びカラムデコーダ１３の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０は、アドレス端子２１及びコマンド端子２２を介してそれぞれ外部から供給されるアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを受け、これらアドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づいてロウデコーダ１２及びカラムデコーダ１３を制御する。また、アクセス制御回路２０は、アンプ回路１５の動作も制御する。
【００２１】
具体的には、コマンド信号ＣＭＤがアクティブ動作を示している場合には、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより、対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。また、コマンド信号ＣＭＤがリード動作又はライト動作を示している場合には、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。したがって、コマンド信号ＣＭＤがリード動作を示している場合には、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱが、アンプ回路１５及び入出力回路１６を介してデータ入出力端子２４から外部に出力される。一方、コマンド信号ＣＭＤがライト動作を示している場合には、データ入出力端子２４を介して外部から供給されたライトデータＤＱが、入出力回路１６、アンプ回路１５、及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００２２】
アンプ回路１５と入出力回路１６の間には、メモリセルアレイ１１のパラレルテストにおいて複数個のメモリセルＭＣの記憶内容を比較する比較回路４５と、比較結果を集約して出力するテスト回路４０とが設けられる。パラレルテストは、予め所定のデータを書き込んでおいたメモリセルからデータを読み出すことで、各メモリセルＭＣに正しくデータを読み書きできるかを確認する読み書きテストであり、ウェハ段階で行われる２ＤＱ出力モード（第１のテストモード。第１の動作モード）、組み立て後の選別テストで使用される１ＤＱ出力モード（第２のテストモード。第２の動作モード）のいずれかのモードで行われる。比較回路４５及びテスト回路４０、並びにパラレルテストについては、後に再度より詳しく説明する。
【００２３】
また、アンプ回路１５と入出力回路１６との間には、さらに、通常動作時にアンプ回路１５と入出力回路１６とを接続する入出力配線４６が設けられている。アンプ回路１５は、アクセス制御回路２０から供給されるテストモードの実行を示す信号が非活性レベルの時には、入出力配線４６を介して入出力回路１６と接続され、テストモードの実行を示す信号が活性レベルの時には、比較回路４５及びテスト回路４０とを介して入出力回路１６に接続される。尚、入出力回路４６と比較回路４５及びテスト回路４０を含む経路とを共通の配線とする構成としてもよい。
【００２４】
以上の各回路ブロックはそれぞれ、電源回路３０によって生成される所定の内部電圧を動作電源として使用する。電源回路３０は、電源端子３１，３２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。通常、ＶＰＰ＞ＶＤＤ＞ＶＰＥＲＩ≒ＶＡＲＹである。
【００２５】
内部電圧ＶＰＰは、ロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタをオンさせる。内部電圧ＶＡＲＹは、センス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。周辺回路の動作電圧としてＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、低消費電力化が図られている。
【００２６】
ここから、本実施の形態によるテスト回路４０の詳細について説明するが、その前に背景技術によるテスト回路及びパラレルテストについて説明し、本実施の形態によるテスト回路４０の説明はその後に行うこととする。
【００２７】
図８は、背景技術による半導体記憶装置１００の平面図である。半導体記憶装置１００もＤＤＲ３タイプのＳＤＲＡＭであり、同図に示すように、８バンク構成（バンクＢＡ０〜ＢＡ７）のメモリセルアレイ１１を有している。各バンクＢＡ０〜ＢＡ７はそれぞれＬとＲの２つに分割されており、パラレルテストはこうして分割された１／２バンク単位で行われる。つまり、これら１／２バンクは、それぞれが冗長構成を備え、フェイル判定を受けたメモリセルの救済がその内部で完結するテスト領域である。
【００２８】
メモリセルアレイ１１は、図８に示すように、図示したｙ方向に向かい合って配置された２箇所のメモリセルエリア１１Ａ，１１Ｂに分けて設置されている。メモリセルエリア１１Ａには、一方端から順にテスト領域ＢＡ０Ｌ，ＢＡ０Ｒ，ＢＡ１Ｌ，ＢＡ１Ｒ，ＢＡ４Ｌ，ＢＡ４Ｒ，ＢＡ５Ｌ，ＢＡ５Ｒが設置される。メモリセルエリア１１Ｂには、一方端から順にテスト領域ＢＡ２Ｌ，ＢＡ２Ｒ，ＢＡ３Ｌ，ＢＡ３Ｒ，ＢＡ６Ｌ，ＢＡ６Ｒ，ＢＡ７Ｌ，ＢＡ７Ｒが配置される。
【００２９】
メモリセルエリア１１Ａ，１１Ｂの間には、配線エリア５０が配置される。配線エリア５０には、テスト回路１４０、バス５２、及びデータ入出力端子２４が設置される。また、メモリセルエリア１１Ａ，１１Ｂと配線エリア５０の間にはそれぞれ読み出しエリア５１Ａ，５１Ｂが配置される。読み出しエリア５１Ａ，５１Ｂには、テスト領域ごとに比較回路４５が配置されるとともに、バス５２も配線エリア５０から延伸して配置される。尚、図８には特に図示していないが、入出力配線４６についても配線エリア５０に配置される。
【００３０】
テスト回路１４０は、テスト領域ＢＡ４Ｒとテスト領域ＢＡ６Ｒの間付近に設けられ、テスト領域ごとに設けられるバス５２によって、各テスト領域に対応する比較回路４５と接続される。
【００３１】
各バス５２は、具体的には次のように配線される。すなわち、テスト回路１４０から対応するバンクのＬとＲの間に対応する位置まで、ｘ方向に延設される。そして、この位置で曲がって読み出しエリア５１Ａ，５１Ｂまでｙ方向に延設され、バンクのＬとＲの間の領域で再度曲がって、対応する比較回路４５と接続される。各バス５２がこのように延設されていることから、最も多いところ（図示したＡ部分）では１４本のパラレルテスト用のバスが並走することになる。詳しくは後述するが、本実施の形態では、こうして並走するパラレルテスト用のバスの本数が８本まで削減される。
【００３２】
バス５２は、テスト回路１４０とデータ入出力端子２４の間にも設けられる。テスト回路１４０は、バス５２及び不図示の入出力回路１６を介して、２ＤＱ出力モードでは２つのデータ入出力端子２４を用いてテスト結果信号を出力し、１ＤＱ出力モードでは２つのうちの一方のデータ入出力端子２４のみを用いてテスト結果信号を出力する。以下、２ＤＱ出力モードで用いる２つのデータ入出力端子２４をそれぞれデータ入出力端子ＤＱ２，ＤＱ３と称することとし、１ＤＱ出力モードでは、このうちデータ入出力端子ＤＱ３を用いてテスト結果信号を出力するものとして説明する。
【００３３】
次に、以上説明したテスト回路１４０を参照しながら、パラレルテストについて説明する。以下に説明するパラレルテストの実施手順は、本実施の形態によるテスト回路４０でも同様である。
【００３４】
図２は、パラレルテストにおける各種信号のタイムチャートである。図２（ａ）は２ＤＱ出力モードの場合、図２（ｂ）は１ＤＱ出力モードの場合をそれぞれ示している。パラレルテストを行う前提として、テスト対象の各メモリセルには、予め所定のデータ（ハイ又はロウのいずれか）が書き込まれる。図２には、こうして書き込まれたデータを読み出すときの各種信号のタイムチャートを示している。
【００３５】
以下、読み出し時に着目して説明する。まず、外部のテスタからパラレルテスト実行を指示するコマンド（パラレルテスト実行指示コマンド）が入力され、図１のアクセス制御回路２０がパラレルテスト実行を指示する内部信号を発生する。次に、図２（ａ）（ｂ）に示すように外部のテスタからアクトコマンドＡＣＴが入力され、同時に、ロウアドレスを指定するアドレス信号ＡＤＤが入力される。続いて、外部のテスタからリードコマンドＲＥＡＤが入力され、同時にカラムアドレスを指定するアドレス信号ＡＤＤが入力される。こうして指定されるロウアドレス、カラムアドレスによって、テスト領域ごとに、試験対象のメモリセルが複数個特定される。尚、本実施の形態によるパラレルテストにおいては、バンクアドレスの判定を行なわない構成を採用しているため、アクトコマンドＡＣＴ及びリードコマンドＲＥＡＤの入力時にバンクアドレスを供給する必要はない。
【００３６】
試験対象の複数個のメモリセルが特定されると、各比較回路４５は、それぞれ対応するテスト領域内において、これら試験対象の複数個のメモリセルの記憶内容を比較する。そして、比較の結果に基づいてパス又はフェイルのいずれかを示す比較結果信号を生成し、対応するバス５２を介して、テスト回路１４０に出力する。ここまでの処理は、２ＤＱ出力モードと１ＤＱ出力モードに共通である。
【００３７】
図３は、比較回路４５の内部回路構成を示す回路図である。なお、同図に示す信号ＴＰＡＲＡＴは、パラレルテストの活性化を示すパラテストイネーブル信号であり、上述したパラレルテスト実行指示コマンドの入力に応じてアクセス制御回路２０によって活性化される。
【００３８】
図３に示すように、比較回路４５の動作は、Ｙ２，／Ｙ２比較、Ｙ１，Ｙ０比較、Ｙ１１，／Ｙ１１比較の３段階で行われる。１段階目の比較動作（Ｙ２，／Ｙ２比較）では、カラムアドレスＹ２で特定される試験対象メモリセルに記憶されるデータＤａｔａ１と、カラムアドレス／Ｙ２で特定される試験対象メモリセルに記憶されるデータＤａｔａ２とが比較される。１段階目の比較動作の出力は、パラテストイネーブル信号が活性化され、かつデータＤａｔａ１とデータＤａｔａ２とが一致していない場合に限りロウとなり、それ以外の場合にハイとなる。
【００３９】
２段階目の比較動作（Ｙ１，Ｙ０比較）では１段階目での比較結果どうしが比較され、３段階目の比較動作（Ｙ１１，／Ｙ１１比較）では、２段階目での比較結果どうしが比較される。そして、３段階目の比較動作の出力が、比較結果信号として比較回路４５から出力される。
【００４０】
以上の構成により、比較結果信号は、テスト領域内の複数個の試験対象メモリセルがすべて同一のデータを記憶していた場合、つまり、いずれのメモリセルにも欠陥が認められない場合にハイとなり、それ以外の場合にロウとなる。したがって、比較結果信号は、ハイによってパスを示し、ロウによってフェイルを示す２値信号である。
【００４１】
パラレルテストでは、メモリセルアレイ１１内のすべてのメモリセルＭＣが試験の対象となる。したがって、以上のような試験対象のメモリセルの特定及び比較処理は、全メモリセルのテストが完了するまで、繰り返し実行される。
【００４２】
テスト回路１４０は、各比較回路４５から比較結果信号を受け、２ＤＱ出力モード及び１ＤＱ出力モードのいずれかにより、パラレルテストの結果を示すテスト結果信号を生成する。テスト回路１４０の動作モードは、外部のテスタから入力されるテストコードに応じて、アクセス制御回路２０により指定される。
【００４３】
次に、テスト回路１４０の詳細な内部構成について、説明する。図９は、背景技術によるテスト回路１４０の内部回路構成を示す回路図である。同図に示すように、背景技術によるテスト回路１４０は、マルチプレクサ９００〜９０７，９１ａ〜９１ｄ，９２ａ，９２ｂと、セレクタ９３と、バッファ９４ａ，９４ｂと、アンド回路９５と、ラッチ回路９６とを有している。
【００４４】
マルチプレクサ９０ｎ（ｎは０〜７の整数）は、それぞれ図８に示したバンクＢＡｎに対応して設けられる。各マルチプレクサ９０ｎには、対応するバンクＢＡｎ内の２つのテスト領域ＢＡｎＬ，ＢＡｎＲにそれぞれ対応する２つの比較回路４５から、比較結果信号ＢｎＬ，ＢｎＲがパラレルに入力される。また、各マルチプレクサ９０ｎには、セレクト信号ＳＥＬ＜０＞も入力される。なお、セレクト信号ＳＥＬ＜ｍ＞（ｍは０〜２の整数）は、アクセス制御回路２０が、上述したリードコマンドＲＥＡＤに応じて活性化するワンショット信号であり、１クロックずつずらして活性化される。各マルチプレクサ９０ｎは、入力された比較結果信号ＢｎＬ，ＢｎＲをシリアル信号に変換し、セレクト信号ＳＥＬ＜０＞により示されるタイミングで出力する。なお、パラレルな複数の信号をシリアル信号に変換するとは、該複数の信号を時分割多重することと同義である。
【００４５】
同様に、マルチプレクサ９１ａ〜９１ｄは、それぞれマルチプレクサ９００，９０２、マルチプレクサ９０１，９０３、マルチプレクサ９０４，９０９、マルチプレクサ９０５，９０７の出力をパラレルに受けてシリアル信号に変換し、セレクト信号ＳＥＬ＜１＞により示されるタイミングで出力する。また、マルチプレクサ９２ａ，９２ｂは、それぞれマルチプレクサ９１ａ，９１ｂ、マルチプレクサ９１ｃ，９１ｄの出力をパラレルに受けてシリアル信号に変換し、セレクト信号ＳＥＬ＜２＞により示されるタイミングで出力する。
【００４６】
マルチプレクサ９２ａの出力は、バッファ９４ａにより整形された後、データ入出力端子ＤＱ２から外部に出力される。一方、マルチプレクサ９２ｂの出力は、セレクタ９３に入力される。
【００４７】
アンド回路９５には、すべての比較結果信号ＢｎＬ，ＢｎＲが入力される。アンド回路９５は、これらがすべてハイ（パス判定）である場合にハイを出力し、そうでない場合にロウを出力する。
【００４８】
ラッチ回路９６には、アンド回路９５の出力及びリセット信号ＲＥＳＥＴＢが入力される。リセット信号ＲＥＳＥＴＢは、パラレルテストの開始時に外部のテスタから入力されるローアクティブなワンショット信号であり、リセット信号ＲＥＳＥＴＢが活性化されることによって、ラッチ回路９６の出力がロウにリセットされる。ラッチ回路９６は、リセットの後、アンド回路９５からハイが入力されている間ロウ出力を維持し、アンド回路９５から一度でもロウが入力されると、その後はハイ出力を維持する。したがって、ラッチ回路９６の出力がハイであることは１ＤＱ出力モードのフェイル判定に相当し、ローであることは１ＤＱ出力モードのパス判定に相当する。
【００４９】
セレクタ９３は、マルチプレクサ９２ｂの出力及びラッチ回路９６の出力を受け、２ＤＱ出力モードではマルチプレクサ９２ｂの出力を、１ＤＱ出力モードではラッチ回路９６の出力を、バッファ９４ｂに出力する。図示した信号ＤＱＳＥＬは外部のテスタから入力されるテストコードに応じて、アクセス制御回路２０により指定されるモード指定信号であり、セレクタ９３の動作モードは、このモード指定信号ＤＱＳＥＬによって指定される。バッファ９４ｂは、セレクタ９３の出力信号を整形し、データ入出力端子ＤＱ２から外部に出力する。
【００５０】
以上の構成により、データ入出力端子ＤＱ２，ＤＱ３には、図２（ａ）（ｂ）に示すテスト結果信号ＤＯＵＴが出力される。同図に示すように、２ＤＱ出力モードにおけるテスト結果信号ＤＯＵＴは、比較結果信号ＢｎＬ，ＢｎＲを時分割多重したデータとなる。具体的には、データ入出力端子ＤＱ２，ＤＱ３のそれぞれから、８個ずつ半クロック間隔で比較結果信号ＢｎＬ，ＢｎＲがバースト出力される。一方、１ＤＱ出力モードにおけるテスト結果信号ＤＯＵＴは、１ビットのデータである。これは、進行中のパラレルテスト（開始から全メモリセルのテストが完了するまでの間）において１つでも他と異なるデータを記憶するメモリセルが発見された場合にフェイル判定、そうでない場合にパス判定を示すデータとなっている。出力されたテスト結果信号ＤＯＵＴは、図２に示すデータストローブ信号ＳＴＲＢの活性化タイミングに合わせて、外部のテスタに取り込まれる。
【００５１】
さて、ここから本実施の形態によるテスト回路４０について、詳しく説明する。
【００５２】
図４は、本実施の形態による半導体記憶装置１の平面図である。半導体記憶装置１も、同図に示すように、８バンク構成（バンクＢＡ０〜ＢＡ７）のメモリセルアレイ１１を有している。各バンクＢＡ０〜ＢＡ７がそれぞれＬとＲの２つに分割されている点、こうして分割された１／２バンクがパラレルテストのテスト領域である点、各テスト領域、各比較回路４５、及びデータ入出力端子ＤＱ２，ＤＱ３の配置などは、背景技術による半導体記憶装置１００と同様である。
【００５３】
本実施の形態による半導体記憶装置１のテスト回路４０は、テスト回路４１ａ〜４１ｄ（第１のテスト回路）及びテスト回路４２（第２のテスト回路）によって構成される。これらはいずれも配線エリア５０内に設置される。テスト回路４２の位置は、背景技術によるテスト回路１４０と同じである。
【００５４】
各テスト回路４１ａ〜４１ｄには、それぞれ互いに異なる複数のテスト領域が割り当てられる。具体的には、テスト回路４１ａにはテスト領域ＢＡ０Ｌ，ＢＡ０Ｒ，ＢＡ２Ｌ，ＢＡ２Ｒが、テスト回路４１ｂにはテスト領域ＢＡ１Ｌ，ＢＡ１Ｒ，ＢＡ３Ｌ，ＢＡ３Ｒが、テスト回路４１ｃにはテスト領域ＢＡ４Ｌ，ＢＡ４Ｒ，ＢＡ６Ｌ，ＢＡ６Ｒが、テスト回路４１ｄにはテスト領域ＢＡ５Ｌ，ＢＡ５Ｒ，ＢＡ７Ｌ，ＢＡ７Ｒが、それぞれ割り当てられる。
【００５５】
各テスト回路４１ａ〜４１ｄは、テスト回路４２に比べ、割り当てられた複数のテスト領域の近くに配置される。具体的には、テスト回路４１ａは、ｘ方向に見てテスト領域ＢＡ０Ｌとテスト領域ＢＡ０Ｒの間（テスト領域ＢＡ２Ｌとテスト領域ＢＡ２Ｒの間）の位置に設けられる。同様に、テスト回路４１ｂは、ｘ方向に見てテスト領域ＢＡ１Ｌとテスト領域ＢＡ１Ｒの間（テスト領域ＢＡ３Ｌとテスト領域ＢＡ３Ｒの間）の位置に設けられる。テスト回路４１ｃは、ｘ方向に見てテスト領域ＢＡ４Ｌとテスト領域ＢＡ４Ｒの間（テスト領域ＢＡ６Ｌとテスト領域ＢＡ６Ｒの間）の位置に設けられる。テスト回路４１ｄは、ｘ方向に見てテスト領域ＢＡ５Ｌとテスト領域ＢＡ５Ｒの間（テスト領域ＢＡ７Ｌとテスト領域ＢＡ７Ｒの間）の位置に設けられる。テスト回路４２は、各テスト回路４１ａ〜４１ｄに比べ、データ入出力端子２４の近くに配置される。
【００５６】
テスト回路４１ａは、割り当てられたテスト領域ＢＡ０Ｌ，ＢＡ０Ｒ，ＢＡ２Ｌ，ＢＡ２Ｒそれぞれに対応する４つの比較回路４５と、各１本ずつのバス５２を介して接続される。同様に、テスト回路４１ｂは、割り当てられたテスト領域ＢＡ１Ｌ，ＢＡ１Ｒ，ＢＡ３Ｌ，ＢＡ３Ｒそれぞれに対応する４つの比較回路４５と各１本ずつのバス５２を介して接続され、テスト回路４１ｃは、割り当てられたテスト領域ＢＡ４Ｌ，ＢＡ４Ｒ，ＢＡ６Ｌ，ＢＡ６Ｒそれぞれに対応する４つの比較回路４５と各１本ずつのバス５２を介して接続され、テスト回路４１ｄは、割り当てられたテスト領域ＢＡ５Ｌ，ＢＡ５Ｒ，ＢＡ７Ｌ，ＢＡ７Ｒそれぞれに対応する４つの比較回路４５と各１本ずつのバス５２を介して接続される。テスト回路４１ａ〜４１ｄには、それぞれ接続先の４つの比較回路４５から、バス５２を介して、上述した比較結果信号が入力される。
【００５７】
テスト回路４１ａ〜４１ｄと比較回路４５とを接続するバス５２は、対応するテスト回路４１ａ〜４１ｄから読み出しエリア５１Ａ，５１Ｂまでｙ方向に延設され、バンクのＬとＲの間の領域で曲がって、対応する比較回路４５と接続される。
【００５８】
また、テスト回路４１ａ〜４１ｄはそれぞれ、割り当てられたテスト領域の数より少ない本数のバス５２を介して、テスト回路４２と接続される。具体的には、それぞれ２本ずつのバス５２を介して、テスト回路４２と接続される。各テスト回路４１ａ〜４１ｄとテスト回路４２とを接続するバス５２は、ｘ方向に沿って直線状に延設される。テスト回路４２は、ｘ方向に延設された２本のバス５２によって、不図示の入出力回路１６を介してデータ入出力端子２４（データ入出力端子ＤＱ２，ＤＱ３）と接続される。
【００５９】
図５は、本実施の形態によるテスト回路４０の内部回路構成を示す回路図である。同図に示すように、テスト回路４１ｋ（ｋはａ〜ｄのいずれか）はそれぞれ、マルチプレクサ６０ｋ（第１の回路部）、マルチプレクサ６１ｋ（第３の回路部）、アンド回路６２ｋ（第２の回路部）、及びセレクタ６３ｋ（第１の選択回路）を有している。また、テスト回路４２は、マルチプレクサ６４ａ〜６４ｄ、マルチプレクサ６５、マルチプレクサ６６、アンド回路６７、セレクタ６８、ラッチ回路６９、及び出力バッファ７０ａ，７０ｂを有している。図５では、テスト回路４１ｋとテスト回路４２とを接続する２本のバス５２を、バスＢ１（第１の配線）及びバスＢ２（第２の配線）として示している。
【００６０】
まず、テスト回路４１ｋ内の構成について説明する。マルチプレクサ６０ｋ及びマルチプレクサ６１ｋは、パラレルに入力される複数の比較結果信号をシリアル信号に変換することにより、第１の出力信号Ｄ１を生成して出力する。別の言葉で言えば、マルチプレクサ６０ｋ及びマルチプレクサ６１ｋはそれぞれ、パラレルに入力される複数の比較結果信号を時系列で出力する。具体的には、マルチプレクサ６０ｋが、パラレルに入力される複数の比較結果信号のうちの一部（第１の信号）をシリアル信号に変換することによって第１の部分出力信号Ｐ１を生成し、マルチプレクサ６１ｋが他の一部（第３の信号）をシリアル信号に変換することによって第２の部分出力信号Ｐ２を生成する。第１の出力信号Ｄ１は、こうして生成される第１及び第２の部分出力信号Ｐ１，Ｐ２によって構成される。
【００６１】
具体的な例を挙げると、マルチプレクサ６０ａは、パラレルに入力される比較結果信号Ｂ０Ｌ，Ｂ０Ｒ，Ｂ２Ｌ，Ｂ２Ｒのうち、比較結果信号Ｂ０Ｌ，Ｂ０Ｒをシリアル信号に変換することにより、第１の部分出力信号Ｐ１を生成する。一方、マルチプレクサ６１ａは、パラレルに入力される比較結果信号Ｂ０Ｌ，Ｂ０Ｒ，Ｂ２Ｌ，Ｂ２Ｒのうち、比較結果信号Ｂ２Ｌ，Ｂ２Ｒをシリアル信号に変換することにより、第２の部分出力信号Ｐ２を生成する。他のマルチプレクサ６０ｋ及びマルチプレクサ６１ｋについても同様である。
【００６２】
マルチプレクサ６０ｋ及びマルチプレクサ６１ｋは、上述したセレクト信号ＳＥＬ＜０＞により示されるタイミングで、生成した各信号を後段の回路に出力する。具体的には、マルチプレクサ６０ｋは、生成した第１の部分出力信号Ｐ１をセレクタ６３ｋに出力し、マルチプレクサ６１ｋは、生成した第２の部分出力信号Ｐ２をバスＢ２に出力する。
【００６３】
アンド回路６２ｋは、パラレルに入力される複数の比較結果信号のデータ量を圧縮することにより、第２の出力信号Ｄ２（縮退信号。第２の信号）を生成する回路である。データ量の圧縮は、各比較結果信号の論理積（第１の論理演算）を算出することにより行われる。つまり、第２の出力信号Ｄ２は、対応する各比較結果信号の論理積信号である。
【００６４】
具体的な例を挙げると、アンド回路６２ａは、パラレルに入力される比較結果信号Ｂ０Ｌ，Ｂ０Ｒ，Ｂ２Ｌ，Ｂ２Ｒの論理積を算出することにより、これらの比較結果信号の論理積信号である第２の出力信号Ｄ２を生成する。他のアンド回路６２ｋについても同様である。
【００６５】
各アンド回路６２ｋから出力される第２の出力信号Ｄ２は、セレクト信号ＳＥＬ＜０＞により示されるタイミングで、対応するセレクタ６３ｋに入力される。
【００６６】
セレクタ６３ｋは、２ＤＱ出力モードでは、マルチプレクサ６０ｋから入力される第１の部分出力信号Ｐ１を、１ＤＱ出力モードでは、アンド回路６２ｋから入力される第２の出力信号Ｄ２を、対応するバスＢ１に出力する。セレクタ６３ｋの動作モードは、上述したモード指定信号ＤＱＳＥＬによって外部のテスタから指定される。
【００６７】
次に、テスト回路４２内の構成について説明する。マルチプレクサ６４ａ〜６４ｄはそれぞれテスト回路４１ａ〜４１ｄに対応して設けられ、対応するテスト回路からパラレルに出力される第１の出力信号Ｄ１（第１及び第２の部分出力信号Ｐ１，Ｐ２）をバスＢ１，Ｂ２を通じて受け取り、シリアル信号に変換する。そして、変換後のデータを、上述したセレクト信号ＳＥＬ＜１＞により示されるタイミングで、後段の回路に出力する。
【００６８】
なお、マルチプレクサ６４ａ〜６４ｄは、２ＤＱ出力モードに対応して設けられているものである。テスト回路４０が１ＤＱ出力モードとなっている場合、マルチプレクサ６４ａ〜６４ｄには第２の出力信号Ｄ２が入力されるが、この場合のマルチプレクサ６４ａ〜６４ｄの出力は意味のあるものとはならない。
【００６９】
マルチプレクサ６５は、マルチプレクサ６４ａ，６４ｂからパラレルに出力される信号をシリアル信号に変換し、上述したセレクト信号ＳＥＬ＜２＞により示されるタイミングで、後段の回路に出力する。同様に、マルチプレクサ６６は、マルチプレクサ６４ｃ，６４ｄからパラレルに出力される信号をシリアル信号に変換し、上述したセレクト信号ＳＥＬ＜２＞により示されるタイミングで、後段の回路に出力する。
【００７０】
マルチプレクサ６５の出力信号は、バッファ７０ａによって整形された後、データ入出力端子ＤＱ２から外部に出力される。一方、マルチプレクサ６６の出力信号は、セレクタ６８に入力される。
【００７１】
アンド回路６７は、各テスト回路４１ａ〜４１ｄからパラレルに入力される第２の出力信号Ｄ２のデータ量を圧縮する。このデータ量の圧縮も、アンド回路６２ｋと同様、各第２の出力信号Ｄ２の論理積（第３の論理演算）を算出することにより行われる。つまり、アンド回路６７の出力は、各第２の出力信号Ｄ２の論理積信号である。アンド回路６７の出力信号は、セレクト信号ＳＥＬ＜１＞により示されるタイミングで、ラッチ回路６９に入力される。
【００７２】
なお、アンド回路６７は、１ＤＱ出力モードに対応して設けられているものである。テスト回路４０が２ＤＱ出力モードとなっている場合、アンド回路６７には第１の部分出力信号Ｐ１が入力されるが、この場合のアンド回路６７の出力は意味のあるものとはならない。
【００７３】
ラッチ回路６９には、アンド回路６７の出力信号と上述したリセット信号ＲＥＳＥＴＢとが入力される。ラッチ回路６９は、リセット信号ＲＥＳＥＴＢによるリセットの後、アンド回路６７からハイが入力されている間ロウ出力を維持し、アンド回路６７から一度でもロウが入力されると、その後はハイ出力を維持する。したがって、ラッチ回路６７の出力信号がハイであることは１ＤＱ出力モードのフェイル判定に相当し、ローであることは１ＤＱ出力モードのパス判定に相当する。ラッチ回路６９の出力信号は、セレクト信号ＳＥＬ＜２＞により示されるタイミングで、セレクタ６８に入力される。
【００７４】
セレクタ６８は、２ＤＱ出力モードではマルチプレクサ６６の出力信号を、１ＤＱ出力モードではラッチ回路６７の出力信号を、バッファ７０ｂに出力する。セレクタ６８の動作モードは、上述したモード指定信号ＤＱＳＥＬによって外部のテスタから指定される。バッファ７０ｂは、セレクタ６８の出力信号を整形し、データ入出力端子ＤＱ３に出力する。
【００７５】
以上の構成によれば、２ＤＱ出力モードでは、マルチプレクサ６０ａ〜６０ｄ，６１ａ〜６１ｄ，６４ａ〜６４ｄ，６５，６６によって、テスト領域ごとに出力された比較結果信号ＢｎＬ，ＢｎＲが、パラレルな複数の信号から２系統のシリアル信号に変換される。シリアル信号に変換された比較結果信号ＢｎＬ，ＢｎＲは、図２（ａ）に示すように、テスト結果信号ＤＯＵＴとして、データ入出力端子ＤＱ２，ＤＱ３からバースト出力される。
【００７６】
一方、１ＤＱ出力モードでは、アンド回路６２ａ〜６２ｄ，６７によって、比較結果信号のデータ量が１ビットに圧縮される。そして、圧縮後の信号は、図２（ｂ）に示すように、テスト結果信号ＤＯＵＴとして、データ入出力端子ＤＱ３から出力される。なお、実際に出力されるテスト結果信号ＤＯＵＴは、パラレルテストの開始以降、フェイル判定となった比較結果信号がひとつでもあった場合には、フェイル判定を示す信号となる。これは、ラッチ回路６９を設けていることによるものである。
【００７７】
以上説明したように、本実施の形態による半導体記憶装置１によれば、第１及び第２の出力信号Ｄ１と第２の出力信号Ｄ２とが共通のバスＢ１に出力される。したがって、そのようにしない場合に比べ、配線エリア内を並走するバスの本数を削減できる。
【００７８】
また、テスト回路４１ａ〜４１ｄとテスト回路４２の間に設置すべきパラレルテスト用のバス５２の合計本数は８本で足り、背景技術において各テスト領域とテスト回路１４０とを接続するために設置されるパラレルテスト用のバスの本数１６本の半分で済んでいる。その結果、半導体記憶装置１では、配線エリア内を並走するパラレルテスト用のバス５２の本数が、最も多いところ（図４に示したＢ部分）でも８本となっており、配線エリア５０内を並走するパラレルテスト用のバス５２の本数の削減が実現されている。
【００７９】
図６は、本発明の第２の実施の形態による半導体記憶装置１の平面図である。また、図７は、本発明の第２の実施の形態によるテスト回路４０の内部回路構成を示す回路図である。以下、これらの図を参照しながら、本発明の第２の実施の形態について説明する。
【００８０】
図６及び図７に示すように、本実施の形態による半導体記憶装置１は、テスト回路４３（第３のテスト回路）を有する点、及びテスト回路４２の回路要素の一部がテスト回路４３に移されている点で、第１の実施の形態による半導体記憶装置１と相違する。以下、これらの相違点を中心に説明する。
【００８１】
テスト回路４３には、テスト回路４１ａ〜４１ｄのうちの複数が割り当てられる。図６及び図７の例では、テスト回路４３にテスト回路４１ａ，４１ｂが割り当てられた例を示している。以下、この例を前提に説明する。
【００８２】
テスト回路４３は、割り当てられたテスト回路４１ａ，４１ｂとテスト回路４２の間に設けられる。テスト回路４３とテスト回路４１ａ，４１ｂのそれぞれとは、２本のバス５２（バスＢ１，Ｂ２）によって相互に接続される。また、テスト回路４３とテスト回路４２とは、割り当てられたテスト回路４１ａ，４１ｂが第１の出力信号の出力に用いたパラレルテスト用のバス５２の合計本数（４本）より少ない本数（２本）のパラレルテスト用のバス５２（バスＢ３，Ｂ４。第３の配線）によって相互に接続される。バスＢ３，Ｂ４は、いずれもｘ方向に沿って直線状に延設される。
【００８３】
テスト回路４３は、図７に示すように、テスト回路４２から移されたマルチプレクサ６４ａ，６４ｂ（第４の回路部）と、アンド回路７１（第５の回路部）及びセレクタ７２（第２の選択回路）とを有している。
【００８４】
マルチプレクサ６４ａ，６４ｂの役割は、第１の実施の形態によるものと同一である。すなわち、マルチプレクサ６４ａ，６４ｂは、それぞれテスト回路４１ａ，４１ｂに対応して設けられ、対応するテスト回路からパラレルに出力される第１及び第２の部分出力信号Ｐ１，Ｐ２（第４の信号）をバスＢ１，Ｂ２を通じて受け取る。そして、これらをシリアル信号に変換することによって第３の出力信号Ｄ３を生成し、上述したセレクト信号ＳＥＬ＜１＞により示されるタイミングで、後段の回路に出力する。
【００８５】
第３の出力信号Ｄ３のうちマルチプレクサ６４ａの出力信号は、セレクタ７２に入力される。一方、マルチプレクサ６４ｂの出力信号は、バスＢ３を介して、テスト回路４２内のマルチプレクサ６５に入力される。
【００８６】
アンド回路７１は、対応するテスト回路４１ａ，４１ｂからパラレルに入力される第２の出力信号Ｄ２（第４の信号）のデータ量をさらに圧縮することにより、第４の出力信号Ｄ４（縮退信号。第５の信号）を生成する。言い換えれば、アンド回路７１は、比較結果信号のデータ量を圧縮してなる縮退信号を再生成する。このデータ量の圧縮は、アンド回路６７と同様、各第２の出力信号Ｄ２の論理積（第２の論理演算）を算出することにより行われる。つまり、アンド回路７１の出力は、各第２の出力信号Ｄ２の論理積信号である。アンド回路７１から出力される第４の出力信号Ｄ４は、セレクト信号ＳＥＬ＜１＞により示されるタイミングで、セレクタ７２に入力される。
【００８７】
セレクタ７２は、２ＤＱ出力モードではマルチプレクサ６４ａの出力信号を、１ＤＱ出力モードではアンド回路７１の出力信号を、バスＢ３を介して、テスト回路４２内のマルチプレクサ６５に出力する。セレクタ７２の動作モードは、上述したモード指定信号ＤＱＳＥＬによって外部のテスタから指定される。
【００８８】
テスト回路４２内の各回路の処理は第１の実施の形態とほぼ同様であるが、アンド回路６７（第６の回路部）に入力される信号が、テスト回路４１ｃ，４１ｄからの第２の出力信号Ｄ２（第２の信号）と、テスト回路４３からの第４の出力信号（第５の信号）とに変更されている点で第１の実施の形態と異なる。ただし、結果としてアンド回路６７から出力される信号（第６の信号）は、第１の実施の形態と同一のものとなる。
【００８９】
以上の構成によれば、本実施の形態による半導体記憶装置１でも、第１の実施の形態による半導体記憶装置１と同一のテスト結果を得ることが可能になる。一方で、本実施の形態による半導体記憶装置１によれば、第１の実施の形態による半導体記憶装置１に比べて、配線エリア５０内を並走するパラレルテスト用のバス５２の本数をさらに削減することが可能になっている。
【００９０】
すなわち、図６に示したように、本実施の形態では、テスト回路４１ａ，４１ｂにかかる各２本計４本のバスＢ１，Ｂ２が、２本のバスＢ３，Ｂ４に集約される。これにより、配線エリア内を並走するパラレルテスト用のバス５２の本数が、最も多いところ（図６に示したＣ部分）でも６本となっており、配線エリア５０内を並走するパラレルテスト用のバス５２の本数のさらなる削減が実現されている。
【００９１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００９２】
１              半導体記憶装置
１１            メモリセルアレイ
１１Ａ，１１Ｂ  メモリセルエリア
１２            ロウデコーダ
１３            カラムデコーダ
１４            センス回路
１５            アンプ回路
１６            入出力回路
２０            アクセス制御回路
２１            アドレス端子
２２            コマンド端子
２４，ＤＱ２，ＤＱ３  データ入出力端子
３０            電源回路
３１，３２      電源端子
４０            テスト回路
４１ａ〜４１ｄ  第１のテスト回路
４２            第２のテスト回路
４３            第３のテスト回路
４５            比較回路
４６            入出力配線
５０            配線エリア
５１Ａ，５１Ｂ  読み出しエリア
５２            バス
６０ａ〜６０ｄ，６１ａ〜６１ｄ，６４ａ〜６４ｄ，６５，６６  マルチプレクサ
６２ａ〜６２ｄ，６７，７１  アンド回路
６３ａ〜６３ｄ，６８，７２  セレクタ
６９            ラッチ回路
７０ａ，７０ｂ  出力バッファ
Ｂ１〜Ｂ４      バス
Ｂ０Ｌ〜Ｂ７Ｌ，Ｂ０Ｒ〜Ｂ７Ｒ  比較結果信号
ＢＡ０Ｌ〜ＢＡ７Ｌ，ＢＡ０Ｒ〜ＢＡ７Ｒ  テスト領域
ＢＡ０〜ＢＡ７  バンク
Ｄ１            第１の出力信号
Ｄ２            第２の出力信号（縮退信号）
ＤＯＵＴ        テスト結果信号
ＭＣ            メモリセル
【図１】
0005606880.tif 000002
【図２】
0005606880.tif 000003
【図３】
0005606880.tif 000004
【図４】
0005606880.tif 000005
【図５】
0005606880.tif 000006
【図６】
0005606880.tif 000007
【図７】
0005606880.tif 000008
【図８】
0005606880.tif 000009
【図９】
0005606880.tif 000010