(57)【特許請求の範囲】
【請求項１】
光電変換部と前記光電変換部で生成された信号電荷に基づく信号を増幅して出力する増幅トランジスタとを含む画素が複数配された画素領域が第１導電型の半導体基板に配され、
バーティカルオーバーフロードレイン動作により電子シャッタを行なう固体撮像装置であって、
前記光電変換部の一部を構成する第１導電型の第１の半導体領域と、
前記光電変換部とは別に設けられ、前記第１の半導体領域で生成した電荷を蓄積する第１導電型の第２の半導体領域と、
前記第２の半導体領域の下部に配され、該第２の半導体領域の蓄積電荷に対するポテンシャル障壁として機能する第２導電型の第３の半導体領域と、
前記第１の半導体領域と前記半導体基板との間から、前記第３の半導体領域と前記半導体基板との間まで延在して配された第２導電型の第４の半導体領域と、
前記第３の半導体領域へ所定の電圧を供給するための電圧供給部を有することを特徴とする固体撮像装置。
【請求項２】
前記電圧供給部は前記画素領域に複数配されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記増幅トランジスタのソース、ドレイン領域は第２導電型のウェルに配されており、
前記ウェルと前記第３の半導体領域とが電気的に接続されていることを特徴とする請求項１または２のいずれかに記載の固体撮像装置。
【請求項４】
更に、前記増幅トランジスタのゲートと接続された第１導電型のフローティングディフュージョン領域を有し、
前記第３の半導体領域は、前記増幅トランジスタのソース、ドレイン領域の下部まで延在して配されていることを特徴とする請求項１または２のいずれかに記載の固体撮像装置。
【請求項５】
前記第３の半導体領域の前記第１の半導体領域側の端部が、前記第２の半導体領域の前記第１の半導体領域側の端部よりも、前記第１の半導体領域へ近いことを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記第３の半導体領域の不純物濃度は、前記第４の半導体領域の不純物濃度よりも高いことを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。
【請求項７】
前記第３の半導体領域と前記第４の半導体領域との間の領域の不純物濃度は、前記第４の半導体領域の不純物濃度よりも低いことを特徴とする請求項１〜６のいずれか１項に記載の固体撮像装置。
【請求項８】
前記電圧供給部とは別に、前記画素領域に配された前記第４の半導体領域へ基準電圧を供給するための第２の電圧供給部を有することを特徴とする請求項１〜７のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子シャッタ機能を有する固体撮像装置に関するものであり、特に、基板方向へ電荷を排出する固体撮像装置に関する。
【背景技術】
【０００２】
従来、固体撮像装置において、電子シャッタ機能を実現するために、半導体基板に電圧を印加し、光電変換素子の電荷を基板に排出することで蓄積時間の制御を行ういわゆるバーティカルオーバーフロードレイン（ＶＯＦＤ）が用いられる。特にこの機能はＣＣＤ型固体撮像装置においてよく用いられている。
【０００３】
特許文献１には、ＭＯＳ型固体撮像装置においてＶＯＦＤ機能を動作させ、電子シャッタ機能を実現する固体撮像装置が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１６６７３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に示す構造においては、以下の点において改善の余地があった。
【０００６】
ＶＯＦＤ機能を実現するためにＮ型の半導体基板に高い電圧を印加すると、基板とポテンシャル障壁として機能するＰ型の埋め込み層との容量結合により埋め込み層の電位が大きく変動する。これにより、埋め込み層に電気的に接続されているＰ型の半導体領域の電位が大きく変動する場合がある。特に光電変換部からの信号電荷を一旦保持するための電荷蓄積領域を有する場合には、電荷を効率良く蓄積するために、電荷蓄積領域の近傍にポテンシャル障壁を構成するＰ型の半導体領域が設けられており、このＰ型半導体領域の電位が大きく変動する。その結果、電荷蓄積部に蓄積されている電荷が基板方向へ漏れ出し蓄積電荷量が変化し、場合によっては画質の劣化を引き起こす。
【０００７】
また、ポテンシャル障壁を構成するＰ型の半導体領域の電位変化は、各ＭＯＳトランジスタの動作時にソースもしくはドレインの電位が変化することにも起因して生じ得る。これは、ソースまたはドレインと容量結合しているＭＯＳトランジスタのバックゲートであるＰ型のウェルの電位が変動し、ウェルと電気的に接続しているポテンシャル障壁を構成するＰ型の半導体領域の電位が変動するためである。
【０００８】
本発明は、上記課題に鑑みで成されたものであり、その目的は例えば、電子シャッタ機能を実現するためにＶＯＦＤ機能を使用した際にも、蓄積電荷量の変化を抑制し、高画質な撮像を行うことを可能とすることである。
【課題を解決するための手段】
【０００９】
本発明の固体撮像装置は、光電変換部と該光電変換部で生成された信号電荷に基づく信号を増幅して出力する増幅トランジスタとを含む画素が複数配された画素領域が第１導電型の半導体基板に配され、前記半導体基板方向に電荷を排出することにより電子シャッタ動作を行なう固体撮像装置であって、前記光電変換部の一部を構成する第１導電型の第１の半導体領域と、前記光電変換部とは別に設けられ、前記第１の半導体領域で生成した電荷を蓄積する第１導電型の第２の半導体領域と、前記第２の半導体領域の下部に配され、該第２の半導体領域の蓄積電荷に対するポテンシャル障壁として機能する第２導電型の第３の半導体領域と、前記第１の半導体領域と前記半導体基板との間及び前記第３の半導体領域と前記半導体基板との間に延在して配された第２導電型の第４の半導体領域と、
前記第３の半導体領域へ所定の電圧を供給するための電圧供給部を有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ＶＯＦＤ機能を使用した際でも、蓄積電荷量が変化することを抑制し、高画質な撮像を行うことが可能となる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態を説明するための図面であり、図２のＣ−Ｃ´での断面図である。
【図２】第１の実施形態を説明するための平面図である。
【図３】第１の実施形態を説明するための等価回路図である。
【図４】第１の実施形態を説明するための図面であり、図２のＤ−Ｄ´での断面図である。
【図５】図１のＹ−Ｙ´断面でのポテンシャルをあらわす図面である。
【図６】第２の実施形態を説明するための図面であり、図２のＣ−Ｃ´での断面図である。
【図７】第３の実施形態を説明するための断面図である。
【図８】第４の実施形態を説明するための断面図である。
【図９】第４の実施形態の固体撮像装置を形成するための製造工程を示す図面である。
【図１０】第４の実施形態の固体撮像装置を形成するための製造工程を示す図面である。
【図１１】第４の実施形態の固体撮像装置を形成するための製造工程を示す図面である。
【図１２】第５の実施形態を説明するための図面であり、図１３のＧ−Ｇ´での断面図である。
【図１３】第５の実施形態を説明するための平面図である。
【図１４】第５の実施形態を説明するための図面であり、図１３のＨ−Ｈ´での断面図である。
【図１５】第６の実施形態を説明するための平面図である。
【図１６】第７の実施形態を説明するための平面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態を図面を参照して説明する。各実施形態では信号電荷として電子を用いる場合に関して説明する。ホールを用いる場合には基本的に各半導体領域の導電型を逆導電型にし、供給電圧値なども適宜変更すればよい。Ｎ型を第１導電型としＰ型をこれとは逆導電型の第２導電型とする。また実施形態においてポテンシャル障壁としているのは全て信号電荷である電子に対してである。また説明において各半導体領域の位置関係においては受光表面から基板深さ方向を下方向とする。
【００１３】
（第１の実施形態）
第１の実施形態を図１から図５を用いて説明する。
【００１４】
図１は本実施形態の固体撮像装置の模式的断面図である。１はＮ型の半導体基板、２はＰ型の半導体領域（第４の半導体領域）である。基板表面から深い位置に埋め込んで形成するため埋め込み層とよぶ。埋め込み層２は、半導体基板１と、光電変換部、電荷蓄積部などが配された素子配置表面領域との間に延在して配され、信号電荷に対するポテンシャル障壁として機能する。
【００１５】
３はＮ型の半導体領域（第１の半導体領域）、４はＰ型の半導体領域であり、それぞれ光電変換部の一部を構成している。Ｎ型半導体領域３は光電変換により生成された信号電荷を蓄積可能な領域（信号電荷と同導電型）であり、Ｐ型半導体領域４は光電変換部表面の暗電流を抑制するための表面不活性化層として機能する。５は光電変換部とは別に設けられたＮ型の半導体領域（第２の半導体領域、電荷蓄積領域）であり、光電変換部で生じた信号電荷の少なくとも一部を蓄積する電荷蓄積部の一部を構成する。６はＰ型の半導体領域（第３の半導体領域）であり、電荷蓄積領域５からＮ型半導体基板１方向へのポテンシャル障壁として機能する。ポテンシャル障壁６の不純物濃度は埋め込み層２の不純物濃度よりも高い。これは電荷蓄積領域５に効率よく電荷を蓄積することを可能とし且つ、ＶＯＦＤを行なう際の基板電位の制御振幅幅を広げないためである。
【００１６】
埋め込み層２は、Ｎ型半導体領域３と半導体基板１との間及びポテンシャル障壁６と半導体基板との間に延在して配されている。ここでは１画素の模式的断面図を示しているが、埋め込み層２は複数の画素にわたって延在して配されており、好ましくは全画素にわたって延在して配されている。
【００１７】
７はＮ型の半導体領域でありフローティングディフュージョン領域（ＦＤ領域）である。電荷蓄積領域５で蓄積された電荷が転送される。８は活性領域を画定する素子分離領域（フィールド領域）である。ＬＯＣＯＳ、ＳＴＩ、メサ構造などを用いることができる。各素子（光電変換部、電荷蓄積部、ＭＯＳトランジスタ）を構成する半導体領域は素子分離領域により確定される活性領域に配される。図２において、各半導体領域、ゲート電極が配されていない領域が素子分離領域となる。
【００１８】
９はＮ型半導体領域３の電荷を電荷蓄積領域５へ転送するための第１の転送ゲートである。１０は電荷蓄積領域５の電位を制御するための電荷蓄積部制御ゲートである。１１は電荷蓄積領域５の電荷をＦＤ領域へ転送するための第２の転送ゲートである。これらゲートはポリシリコンなどの導電体で構成することができる。
【００１９】
１２はＰ型の半導体領域（第５の半導体領域）であり、主にポテンシャル障壁６に基準電圧を供給するための領域である。１３は第１の電極であり、Ｐ型半導体領域１２と直接接続され基準電圧を供給する。ここでは接地電位（ＧＮＤ）を供給している。Ｐ型半導体領域１２と電極１３により電圧供給部を構成している。ここで、電圧供給部は画素領域内に設けられている。これは、光電変換部とは別に電荷蓄積部を有しＶＯＦＤにより電子シャッタを行なう場合に、画素領域外に電圧供給部を設けた構成においては、全ての画素のポテンシャル障壁６に対して基準電圧を供給することが困難なためである。ＶＯＦＤ動作を行なう際には基板垂直方向のポテンシャルを電子が光電変換部から基板側へ排出されるようにしなくてはならず、Ｎ型の半導体基板と光電変換部との間に存在するポテンシャル障壁をあまり高くできない。つまり光電変換部下は、Ｐ型半導体領域の濃度を相対的に低くする必要がある。つまり画素領域外から基準電圧を供給した場合に、この部分の抵抗が高くなり、画素領域外からの電圧供給だけでは画素領域全体にわたって充分に基準電圧を供給できない場合がある。したがって、電圧供給部は画素領域内に配するのがよく、更に好ましくは画素領域内に複数配するのが好ましい。
【００２０】
１４はＰ型の半導体領域（第３の半導体領域）であり、後述の増幅ＭＯＳトランジスタのソース、ドレイン領域などが配されるウェルである。またＮ型半導体領域５、ＦＤ領域７が配されてもよい。Ｐ型半導体領域１４はＭＯＳトランジスタのバックゲートとして機能する。更に、ウェル１４内にポテンシャル障壁６を配してもよい。またウェル１４とポテンシャル障壁６とは電気的に接続されている。つまりウェル１４とポテンシャル障壁６との間にはＮ型の半導体領域が配されない、もしくは配されたとしても空乏化している。
【００２１】
１５、１６はＮ型の半導体領域であり、増幅ＭＯＳトランジスタのソース、ドレイン領域である。１５が出力ノードとして機能するソース領域、１６がドレイン領域である。１７は増幅ＭＯＳトランジスタのゲートである。不図示の導電体によりＦＤ領域７と電気的に接続される。
【００２２】
２８はＮ型の半導体領域である。Ｎ型半導体領域２８のうち、主にＮ型半導体領域３の下部に対応する領域は光電変換部の一部として機能し得る。Ｎ型半導体領域２８の不純物濃度はＮ型半導体領域３よりも低く設定されており、更に、逆導電型ではあるが、埋め込み層２の不純物濃度よりも低く設定されている。この不純物濃度関係は、ＶＯＦＤを効率良く動作させるためである。半導体領域２８はＰ型で不純物濃度の低い領域とすることもできるが、特に光電変換部下の領域は光電変換部の体積を増やすことができるためＮ型の半導体領域とするのがよい。またＶＯＦＤ動作を行なうために、半導体領域２８の不純物濃度を低くするのが好ましく、不純物濃度を低くすることにより埋め込み層２とポテンシャル障壁６とが容量結合しやすくなる。この場合ＶＯＦＤ動作時の埋め込み層２の電位変化の影響をポテンシャル障壁６が受けやすくなる。グローバル電子シャッタ動作を行なう場合にはＶＯＦＤ動作中は電荷蓄積領域５において電荷を蓄積している状態であるため、ＶＯＦＤによりグローバル電子シャッタを行なう場合には本実施形態の構成は特に有効となる。
【００２３】
図２は固体撮像装置の上面図である。本実施形態に関係する部材のみを示している。図１と同様の機能を有する構成には同様の符号を付し詳細な説明を省略する。図１は図２のＣ−Ｃ´における断面を示している。１９は後述するリセット部を構成するＭＯＳトランジスタのゲート電極である。２０は後述する選択部を構成するＭＯＳトランジスタのゲート電極である。１８はリセットＭＯＳトランジスタのドレイン領域である。
【００２４】
破線２１で区切られている領域が各画素である。このような画素が複数配されることにより画素領域を構成している。
【００２５】
図示するようにＰ型半導体領域１２及び電極１３は素子分離領域を介して電荷保持部が配される活性領域に近接する活性領域に配するのが好ましい。これはポテンシャル障壁６とＰ型半導体領域１２の間のインピーダンス（抵抗）を小さくすることが可能となり、ポテンシャル障壁６の電位変動幅を小さく抑えることが可能になるためである。これにより電荷蓄積部からの電荷の漏れ量を更に低減することが可能となる。
【００２６】
図３は本実施形態の固体撮像装置の等価回路図である。
【００２７】
３０１は例えばフォトダイオードなどで構成される光電変換部、３０２は光電変換部で生じた電荷を蓄積する電荷蓄積部である。３０３は光電変換素子で生じた電荷を電荷蓄積部へ転送する第１の転送部である。３０４はＦＤ部である。ＦＤ部は後述する増幅部の入力部と接続され、垂直信号線へ信号を読み出す際にフローティング状態となる。３０５は電荷蓄積部の電荷をＦＤ部へ転送する第２の転送部である。各転送部は例えばＭＯＳトランジスタにより構成できる。第１、第２の転送部を同様の転送特性のものを用いることもできるし、転送特性が異なるものを用いることもできる。例えば第１の転送部を埋め込みチャネル型のＭＯＳトランジスタを用いて、オフ状態で光電変換部の電荷の少なくとも一部を電荷蓄積部へ転送することもできる。この場合には、光が入射している最中に、電荷蓄積部へ電荷を転送することが可能となり、全画素の蓄積時間を等しくできるいわゆるグローバル電子シャッタを実現できる。このような構成においては、電荷蓄積部で電荷が蓄積されている時間が長くなるため、蓄積電荷がポテンシャル障壁６の電位変動の影響を受けやすい。このような場合に本実施形態の構成は特に有効である。
【００２８】
また第１の転送部として通常のＭＯＳトランジスタを用いてグローバル電子シャッタを行う場合には、各光電変換部３０１で生じた電荷を第１の転送部を一括でオンすることにより電荷蓄積部３０２へ転送する。そしてその後第２の転送部３０５により順次ＦＤ部へ転送する。蓄積時間の開始は、半導体基板の電位を制御して光電変換部から半導体基板へ向けてのポテンシャル障壁を制御することにより、電荷排出状態とポテンシャル障壁を形成して電荷を蓄積可能な蓄積状態とを切り替える。詳細は上述の特許文献１に詳しく記載されている。
【００２９】
３０６は増幅部の一部を構成する増幅トランジスタである。増幅部の入力部として機能するゲートがＦＤ部３０４と接続されている。したがって、増幅トランジスタのゲートとＦＤ部とが増幅部の入力部として機能する。増幅トランジスタは、例えばＭＯＳトランジスタ、接合型トランジスタ等により構成され得るが、ここではＭＯＳトランジスタを例に説明している。不図示の定電流源とともにソースフォロワ回路を構成し、ＦＤ部３０４の電圧に基づく信号を垂直信号線へ読み出す。
【００３０】
３０７はＦＤ部３０４の電位を基準電位（リセット電位）に設定するための電圧を供給するリセット部である。例えばＭＯＳトランジスタと、該ＭＯＳトランジスタのドレインにリセット電圧を供給する電圧供給部（不図示）により構成される。３０８は各画素の信号を選択的に垂直信号線へ出力するための選択部である。これも例えばＭＯＳトランジスタにより構成される。
【００３１】
Ｔｘは各転送部を制御するための配線、ＲＥＳはリセット部を制御するための配線、ＳＥＬは選択部を制御するための配線、ＯＵＴは複数の画素からの信号がそれぞれ出力される信号線（垂直信号線）である。
【００３２】
図４は図２のＤ−Ｄ´断面図である。図１等と同様の機能を有する構成には同様の符号を付し詳細な説明は省略する。上述したようにポテンシャル障壁６の電位変動幅を小さくするために、Ｐ型半導体領域１２はポテンシャル障壁６と近接させる。より好ましくは図４で示すように、電気的に接続されているのが好ましい。更に、Ｐ型半導体領域１２は、ＦＤ領域７及び増幅ＭＯＳトランジスタの出力ノードとなるソース領域１５などが配される活性領域と、素子分離領域８を介して隣接する活性領域に配するのが好ましい。これは、ＦＤ領域７、ソース領域１５の電位が信号読み出し時に変動し、この電位変動がＰ型のウェル１４を介してポテンシャル障壁６の電位を変動させるためである。Ｐ型半導体領域１２をポテンシャル障壁６に近接させることでこの電位変動幅を小さくすることが可能となる。Ｐ型半導体領域１２は、電荷蓄積領域５が配された活性領域もしくはＦＤ領域７が配された活性領域もしくは増幅トランジスタが配される活性領域のいずれかに素子分離領域を介して隣接する活性領域に配されるのが好ましい。これらのうち二つに隣接する活性領域に配されるのが好ましく、より好ましくはこれら全てに隣接する活性領域に配されるのがよい。
【００３３】
図５に図１のＹ−Ｙ´断面でのポテンシャル図を示す。図において、電荷蓄積部は電荷蓄積領域５、障壁層はポテンシャル障壁６、埋め込み層は埋め込み層２の基板内での深さ位置を指す。ＶＯＦＤ動作時は理想的にはＶＯＦＤ動作点線で示すように電荷蓄積領域５のポテンシャルは変動しない方が好ましい。しかし、ＶＯＦＤ機能の動作中に、各ＭＯＳトランジスタのソース、ドレイン領域の電位が変動すると、動作時＋ウェル電位変動で示す点線のようにポテンシャル障壁６の電位に大きな影響を与える。これは、ソース、ドレイン領域の電位変動によりＰウェル１４の電位が変動し、この電位変動がポテンシャル障壁６へ伝播するからである。このような場合においても、Ｐ型半導体領域１２を介してポテンシャル障壁６へ基準電圧が供給されることにより、ポテンシャル障壁６の電位変動を抑制することが可能となる。
【００３４】
また、図示のようにポテンシャル障壁６が電荷蓄積領域５よりも、Ｎ型半導体領域３へ向かって延在している方がよい。電荷蓄積領域５の光電変換部側端部においても、ポテンシャル障壁を高い状態にしておくことが可能となるためである。
【００３５】
以上述べたように本実施形態によれば、ＶＯＦＤ機能の動作中における各ＭＯＳトランジスタの電極領域の電位変動によって生じる電荷蓄積領域５において蓄積された電荷の流出を抑えることが可能となる。
【００３６】
（第２の実施形態）
第２の実施形態を図１、図２および図６を用いて説明する。
【００３７】
図６は図２のＣ−Ｃ´での断面模式図である。第１の実施形態との違いは、ポテンシャル障壁６が第１の実施形態よりも広範囲に配され、Ｐウェル１４が配置されていない点である。具体的にはポテンシャル障壁６が、ＦＤ領域７の下部及び増幅トランジスタのソース領域１５、ドレイン領域１６の下部に延在して配されている。その他のＭＯＳトランジスタのソース、ドレイン領域の下部まで延在して配されていてもよい。このような構成においてＶＯＦＤ機能の動作中に、各ＭＯＳトランジスタのソース、ドレイン領域の電位が変動した場合には、ポテンシャル障壁６の電位が変動する。しかしＰ型半導体領域１２を介して基準電圧がポテンシャル障壁６に供給されることにより、電位変動を抑制することが可能となる。
【００３８】
また、第１の実施形態と同様に、図示のようにポテンシャル障壁６が電荷蓄積領域５よりも、Ｎ型半導体領域３へ向かって延在している方がよい。
【００３９】
またＰ型ウェル１４を部分的に配する構成とすることもできる。例えば、電荷蓄積領域５が配されている領域では、ポテンシャル障壁６のみとし、各ＭＯＳトランジスタが配される領域においては、ポテンシャル障壁６、Ｐウェル１４の両者を配するということも可能である。
【００４０】
（第３の実施形態）
第３の実施形態を図１、図２および図７を用いて説明する。
【００４１】
図７は図２のＣ−Ｃ´の断面模式図である。第１、第２の実施形態に対して、Ｐ型半導体領域６の下部に更にＰ型半導体領域２２が配されている。図７では第１の実施形態の構成を例に説明する。Ｐ型半導体領域２２はポテンシャル障壁６よりも不純物濃度が低い。埋め込み層２の電位は画素領域外の外周で固定されているとする。
【００４２】
図１のように、埋め込み層２とポテンシャル障壁６との間にＮ型半導体領域２８が配される構成でＶＯＦＤ動作をする場合には、埋め込み層２、ポテンシャル障壁６の容量結合により埋め込み層２の電位変動がポテンシャル障壁６へ伝播することが抑制される。
【００４３】
しかし、ＶＯＦＤ機能の非動作時において、埋め込み層２に何らかの電位変動が起こった場合、画素領域の中心部と画素領域外周に近い部分とでは埋め込み層２の電位固定点（電圧供給部）までの抵抗値の差から、電位変動が減衰する時定数が異なる。この結果、シェーディングと呼ばれる現象を引き起こしてしまう場合がある。この時定数の差は、画素の数が増大し、撮像面積（画素領域の面積）が大きな現状のイメージセンサにおいて特に顕著である。
【００４４】
そこで、図７に示すようにポテンシャル障壁６の下部にＰ型半導体領域２２を設けることにより、Ｐ型半導体領域２とＰ型半導体領域２との間のインピーダンスをＰ型半導体領域２２の濃度や深さによって調節する。
【００４５】
埋め込み層２とポテンシャル障壁６との間のインピーダンスを調節することで、ＶＯＦＤ機能の動作時にポテンシャル障壁６の電位を変動させない範囲で、埋め込み層２の画素領域の中心部と画素領域外周との抵抗値の差を小さくすることが可能となる。すなわち、ＶＯＦＤ機能の動作時、非動作時の上述した課題に対しての改善を両立させることが可能となる。
【００４６】
ここで、図７において、Ｐ型半導体領域２２は１層のみとなっているが、埋め込み層２、ポテンシャル障壁６の位置関係や、濃度関係によっては、複数の領域を配することも可能である。
【００４７】
また、Ｐ型半導体領域２２の不純物濃度が埋め込み層２の不純物濃度よりも高いと、ＶＯＦＤ機能の動作時にポテンシャル障壁６の電位変動を生じる場合があるため、Ｐ型半導体領域２２の不純物濃度は埋め込み層２の不純物濃度よりも低くする。
【００４８】
（第４の実施形態）
第４の実施形態を図１、図２および図８から図１１を用いて説明する。
【００４９】
図８は図２のＣ−Ｃ´の断面模式図の一部である。第１〜３の実施形態と異なるのはポテンシャル障壁６とＦＤ領域７との間にＰ型半導体領域２４を配した点と、Ｐ型半導体領域１２が複数のＰ型半導体領域２３、２５とにより形成されている点である。Ｐ型半導体領域２４は第２の転送部のチャネルドープとして機能する。
【００５０】
このような構成によれば、第１〜３の実施形態におけるＰ型半導体領域１２のように１度の不純物注入でポテンシャル障壁６と電極１３とを電気的に導通させるよりも、電気的導通の度合い（電気抵抗）を容易に制御できる。これにより、ポテンシャル障壁６の電位変動をより強く抑制することが可能となる。
【００５１】
また、Ｐ型半導体領域２３をＰ型半導体領域４と同時に形成し、さらに、Ｐ型半導体領域２５をＭＯＳトランジスタのチャネルドープ層２４と同時に形成することで、Ｐ型半導体領域１２の形成工程を削減することも可能となる。
【００５２】
次に本実施形態の固体撮像装置の製造方法を説明する。
【００５３】
まず、半導体基板１上に従来の手法を用いて、Ｐ型半導体領域２、６、８、１４及びＮ型半導体領域３、５を形成する（図９）。
【００５４】
次に、マスクパターンを用いて、第２の転送ゲート１１が形成される領域の下部へチャネルドープとしてＰ型半導体領域２４を、ポテンシャル障壁６の電位変動を抑制するためのＰ型半導体領域２５を同時に形成する（図１０）。
【００５５】
さらに、異なるマスクパターンを用いてＰ型半導体領域４、２３を同時に形成する（図１１）。
【００５６】
以降、従来の手法により、ゲート電極９、１０、１１、ＦＤ領域７、電極１３などを形成する。以上の製造方法により、図８の固体撮像装置を製造可能である。なお、製造工程の順序は上記の例に限らず、例えばゲート電極を形成した後に、Ｐ型半導体領域４、２３を形成してもよい。また、ＦＤ領域７を先に形成し、その後にＰ型半導体領域４および２３を形成してもよい。また半導体基板中に各半導体領域をイオン注入で形成することもできるし、半導体基板上にエピタキシャル方により各半導体領域を形成する、もしくはエピタキシャル層中にイオン注入で半導体領域を形成してもよい。
【００５７】
（第５の実施形態）
第５の実施形態を図１２〜図１４を用いて説明する。図１３は本実施形態を説明するためにＭＯＳトランジスタを省略した平面図である。図１２は図１３のＧ−Ｇ´での断面模式図である。また、図１４は図１３のＨ−Ｈ´での断面模式図である。
【００５８】
本実施形態は、第１〜４の実施形態に対して、Ｐウェル１４がＰ型半導体領域１２の下部で分離されている点が異なる。更に、電位変動を抑制するためのＰ型半導体領域１２及び電極から構成される電圧供給部が、異なるＰ型半導体領域に対して電圧を供給する複数の電圧供給部から構成されている。具体的にはポテンシャル障壁６に対して基準電圧を供給する第１の電圧供給部と、埋め込み層２に対して基準電圧を供給する第２の電圧供給部である。
【００５９】
図１２において、Ｐ型半導体領域１２ａ（第５の半導体領域）はポテンシャル障壁６及び第１の電極１３と電気的に接続されている。つまり、ポテンシャル障壁６に対して基準電圧を供給する第１の電圧供給部として機能している。
【００６０】
図１４において、Ｐ型半導体領域１２ｂ（第６の半導体領域）はＰ型半導体領域２７を介して埋め込み層２と接続されている。そしてＰ型半導体領域１２ｂに第２の電極２６が接続されている。つまり、埋め込み層２に対して基準電圧を供給する第２の電圧供給部として機能している。ここでは、Ｐ型半導体領域２７とポテンシャル障壁６とは電気的に導通していないものとする。
【００６１】
図１３に示すように、第１の電極１３が配置されている領域と、第２の電極２６が配置されている領域とは、画素領域中での位置が行単位で周期的に配置されている。電極１３，２６はそれぞれ別電源に接続されており、各々を独立に制御することが可能である。
【００６２】
本実施形態によれば、画素領域内でポテンシャル障壁６と埋め込み層２の両方の電位を独立して制御することが可能となる。これにより、ＶＯＦＤ機能の非動作時において、埋め込み層２に何らかの電位変動が起こった場合、画素領域の中心部と画素領域外周に近い部分とでは埋め込み層２の電位固定点までの抵抗値の差から、変動が収まるまでの時定数が異なる。結果、シェーディング現象を引き起こしてしまうことが考えられる。この時定数の差は、画素の数が増大している現状のイメージセンサにおいて特に顕著である。これに対して本実施形態によれば、時定数の差を抑制することが可能となる。図ではＰウェルを設けた構成で説明したが、第２の実施形態のようにＰウェルを設けずにポテンシャル障壁６を設ける構成にも適用可能である。
【００６３】
（第６の実施形態）
本実施形態を図１５を用いて説明する。図１５では、第５の実施形態に対して、Ｐ型半導体領域１２が間引かれていることが異なる。つまりすべての画素ごとに設けるのではなく、複数の画素毎に設けている。
【００６４】
このような構成によればレイアウト面積の縮小化を図ることが可能となる。
【００６５】
（第７の実施形態）
本実施形態を図１６を用いて説明する。図１６では、第５の実施形態に対して、第１の電極１３が配置されている領域と、第２の電極２６が配置されている領域とが、行単位ではなく市松模様状に配置されている点が異なる。
【００６６】
このような構成によれば、第５の実施形態と比較しても、埋め込み層２、ポテンシャル障壁６の電位の固定状態を弱めることがない。更に、画素領域にベイヤー配列でカラーフィルターを配置した際に、２つのグリーン色画素同士の形状が等しくなるため、同色画素間での感度比などの問題が生じることも防ぐことができる。
【００６７】
以上説明したように、本発明の固体撮像装置によれば、電子シャッタ機能を実現するために、ＶＯＦＤ機能を使用した際でも、電荷蓄積部における蓄積電荷量が変動してしまうことを抑制し、高画質な撮像を行うことが可能となる。
【００６８】
上記実施の形態では、電子をキャリアとして説明を行ったが、これに限るものではなく、正孔をキャリアとしても上述した効果および動作を実現可能である。その場合はポテンシャルの関係を適宜逆転させればよい。
【００６９】
また、上記実施の形態では、電荷蓄積部制御ゲートが２層のポリシリコンにより形成されている例を示したが、本発明の主旨は電荷蓄積部を持つことにあり、例えば、２層以上の複数層のポリシリコンや単層のポリシリコンで形成されていてもよい。
【００７０】
本発明は上述の実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更、組み合わせが可能である。
【符号の説明】
【００７１】
１  半導体基板
２、４、６、１２、１４、２２〜２５、２７  Ｐ型半導体領域
３、５、７  Ｎ型半導体領域
８  素子分離領域
９  第１の転送ゲート
１０  電荷蓄積部制御ゲート
１１  第２の転送ゲート
１３  第１の電極
１５、１６、１８  トランジスタの電極領域
１７、１９、２０  ＭＯＳトランジスタのゲート電極
２１  単位画素
２６  第２の電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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