(57)【特許請求の範囲】
【請求項１】
解析対象回路における電源回路の解析対象領域を複数の分割領域に分割する分割部と、
前記分割部によって分割された各分割領域での消費電流値と、前記各分割領域で上下層の電源配線を接続すべく各層間に形成されたビアのホール数とに基づき、前記電源回路を前記分割領域毎に解析する解析部とを有し、
前記解析部は、
前記解析対象回路の各層間における、単位消費電流値あたりのビアのホール数の期待値を、各層間期待値として算出する第１期待値算出部と、
前記分割領域毎に、前記解析対象回路の各層間における、単位消費電流値あたりのビアのホール数を、各層間実値として算出する第１実値算出部とを有する、電源回路解析装置。
【請求項２】
前記解析部は、
前記分割領域毎に、前記第１期待値算出部によって算出された前記各層間期待値と前記第１実値算出部によって算出された前記各層間実値とをそれぞれ比較し、前記比較の結果を解析結果として出力する第１判定部を有している、請求項１記載の電源回路解析装置。
【請求項３】
前記解析部は、
前記解析対象回路の全層間における、単位消費電流値あたりのビアのホール数の期待値を、全層間期待値として算出する第２期待値算出部と、
前記分割領域毎に、前記解析対象回路の全層間における、単位消費電流値あたりのビアのホール数を、全層間実値として算出する第２実値算出部とを有する、請求項１または請求項２に記載の電源回路解析装置。
【請求項４】
解析対象回路における電源回路の解析対象領域を複数の分割領域に分割する分割部と、
前記分割部によって分割された各分割領域での消費電流値と、前記各分割領域で上下層の電源配線を接続すべく各層間に形成されたビアのホール数とに基づき、前記電源回路を前記分割領域毎に解析する解析部とを有し、
前記解析部は、
前記解析対象回路の全層間における、単位消費電流値あたりのビアのホール数の期待値を、全層間期待値として算出する第２期待値算出部と、
前記分割領域毎に、前記解析対象回路の全層間における、単位消費電流値あたりのビアのホール数を、全層間実値として算出する第２実値算出部とを有する、電源回路解析装置。
【請求項５】
前記解析部は、
前記分割領域毎に、前記第２期待値算出部によって算出された前記全層間期待値と前記第２実値算出部によって算出された前記全層間実値とを比較し、前記比較の結果を解析結果として出力する第２判定部を有している、請求項３または請求項４記載の電源回路解析装置。
【請求項６】
解析対象回路における電源回路の解析対象領域を複数の分割領域に分割する分割部、および、
前記分割部によって分割された各分割領域での消費電流値と、前記各分割領域で上下層の電源配線を接続すべく各層間に形成されたビアのホール数とに基づき、前記電源回路を前記分割領域毎に解析する解析部、
として、コンピュータを機能させるとともに、
前記コンピュータを前記解析部として機能させる際、
前記解析対象回路の各層間における、単位消費電流値あたりのビアのホール数の期待値を、各層間期待値として算出する第１期待値算出部、および、
前記分割領域毎に、前記解析対象回路の各層間における、単位消費電流値あたりのビアのホール数を、各層間実値として算出する第１実値算出部、
として、前記コンピュータを機能させる、電源回路解析プログラム。
【請求項７】
解析対象回路における電源回路の解析対象領域を複数の分割領域に分割する分割部、および、
前記分割部によって分割された各分割領域での消費電流値と、前記各分割領域で上下層の電源配線を接続すべく各層間に形成されたビアのホール数とに基づき、前記電源回路を前記分割領域毎に解析する解析部、
として、コンピュータを機能させるとともに、
前記コンピュータを前記解析部として機能させる際、
前記解析対象回路の全層間における、単位消費電流値あたりのビアのホール数の期待値を、全層間期待値として算出する第２期待値算出部、および、
前記分割領域毎に、前記解析対象回路の全層間における、単位消費電流値あたりのビアのホール数を、全層間実値として算出する第２実値算出部、
として、前記コンピュータを機能させる、電源回路解析プログラム。
【請求項８】
電源回路解析装置が有する分割部が、解析対象回路における電源回路の解析対象領域を複数の分割領域に分割する分割ステップと、
前記電源回路解析装置が有する解析部が、前記分割ステップにおいて分割された各分割領域での消費電流値と、前記各分割領域で上下層の電源配線を接続すべく各層間に形成されたビアのホール数とに基づき、前記電源回路を前記分割領域毎に解析する解析ステップとを含み、
前記解析ステップにおいて、前記電源回路解析装置が有する前記解析部が、前記解析対象回路の各層間における、単位消費電流値あたりのビアのホール数の期待値を、各層間期待値として算出し、前記分割領域毎に、前記解析対象回路の各層間における、単位消費電流値あたりのビアのホール数を、各層間実値として算出する、電源回路解析方法。
【請求項９】
電源回路解析装置が有する分割部が、解析対象回路における電源回路の解析対象領域を複数の分割領域に分割する分割ステップと、
前記電源回路解析装置が有する解析部が、前記分割ステップにおいて分割された各分割領域での消費電流値と、前記各分割領域で上下層の電源配線を接続すべく各層間に形成されたビアのホール数とに基づき、前記電源回路を前記分割領域毎に解析する解析ステップとを含み、
前記解析ステップにおいて、前記電源回路解析装置が有する前記解析部が、前記解析対象回路の全層間における、単位消費電流値あたりのビアのホール数の期待値を、全層間期待値として算出し、前記分割領域毎に、前記解析対象回路の全層間における、単位消費電流値あたりのビアのホール数を、全層間実値として算出する、電源回路解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、解析対象回路の電源回路解析を行なう、電源回路解析装置，電源回路解析プログラムおよび電源回路解析方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integration）等の集積回路の大規模化，配線の微細化，電源配線量の増加および低電圧化に伴い、集積回路の設計段階において、電源回路解析が重要になっている。電源回路解析では、集積回路内において、電源から負荷素子へ至る網状の電源配線が電気抵抗と見なされ、電気抵抗によって発生する電源の電圧降下が検出され、十分な電源を供給するための電圧が各負荷素子に印加されるか否かが解析される。このとき、解析対象回路全体の電源配線から抵抗モデルが作成され、電圧・電流値計算が行なわれる。
【０００３】
例えば図１０に示す一般的な電源回路解析装置１００は、ＣＡＤ（Computer Aided Design）システム２００で生成された、解析対象回路の回路情報に基づき解析対象回路の電源回路解析を行なうもので、モデル生成部１０１および解析部１０２を有する。モデル生成部１０１は、電源回路全体の電源配線をそのままモデル化した非圧縮回路モデルを生成する。つまり、モデル生成部１０１は、電源回路全体の電源配線から、非圧縮回路モデルである非合成の抵抗モデルを生成する。解析部１０２は、モデル生成部１０１によって生成された非圧縮／非合成の抵抗モデルに基づき、電源回路解析を行なう。解析部１０２の解析結果は、ＣＡＤシステム２００によって解析対象回路の回路情報に反映される。上述のように非圧縮／非合成の抵抗モデルに基づき解析を行なう場合、解析対象の素子数が多くなるため、大量の計算機資源（特にメモリ容量）と処理時間とが必要になり、現実的な時間かつ現実的なメモリ容量で電源回路の解析を行なうことができない。
【０００４】
そこで、例えば図１１に示す電源回路解析装置１１０も提案されている。電源回路解析装置１１０も、ＣＡＤシステム２００で生成された、解析対象回路の回路情報に基づき解析対象回路の電源回路解析を行なうもので、モデル生成部１１１および解析部１１２を有する。モデル生成部１１１は、電源回路の電源配線の抵抗を合成した合成抵抗モデルを生成する。解析部１１２は、モデル生成部１１１によって生成された合成抵抗モデルに基づき、電源回路解析を行なう。解析部１１２の解析結果は、ＣＡＤシステム２００によって解析対象回路の回路情報に反映される。この電源回路解析装置１１０では、合成抵抗モデルを用いることで、非合成の抵抗モデルを用いる場合に比べ、電源回路解析に要するメモリ容量を大幅に削減し且つ電源回路解析に要する時間を大幅に短縮することができる。
【０００５】
また、電源回路の解析対象領域を複数の分割領域に分割した上で、分割領域について、分割領域の回路情報に基づき上述した抵抗モデルを生成し、生成された抵抗モデルに基づき電源解析を行なう技術も提案されている。この技術によれば、解析対象領域が分割されるので、電源回路解析が並列実行可能となり、短時間での解析が可能になるほか、所望の領域のみの電源回路解析を短時間で実行することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２８９０６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように集積回路の大規模化，配線の微細化，電源配線量の増加および低電圧化に伴い電源回路解析の重要性が増すとともに、解析対象の電源配線量も、テクノロジの進展に伴い大幅に増大している。このような状況にも係わらず電源回路解析は回路全体の電源配線を解析対象としているので、解析時の消費メモリや解析に要する処理時間は膨大になっている。このため、エラー箇所の特定や修正に要する工数も莫大となり、計算機資源の不足によって解析を行なえなくなるおそれもある。
【０００８】
特に、図１０に示すように回路形状そのままを抵抗モデル化した非圧縮回路モデルを用いる場合、上述したように、現実的な時間かつ現実的なメモリ容量で電源回路の解析を行なうことができない。
また、図１１に示すように合成抵抗モデルを用いる場合、メモリ使用量を削減し且つ処理時間を短縮できるが、実際の回路形状と合成後の回路形状とが異なるため、解析によってエラーが検出されても、エラー箇所を正確に特定することが不可能である。
【０００９】
さらに、解析対象領域の全体を複数の分割領域に分割する場合、メモリ使用量や処理時間を抑えた解析処理が実現されるが、その解析処理では、従来の抵抗モデルが生成され電圧・電流値計算が行なわれる。このため、電圧・電流値計算に際して実行される行列演算には、依然、大量の計算機資源と処理時間とが必要とされる。
【００１０】
一つの側面で、本件は、電源回路解析を、高速かつ少ないメモリ使用量で、高精度に行なえるようにすることを目的とする。
なお、前記目的に限らず、後述する発明を実施するための最良の形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本件の他の目的の一つとして位置付けることができる。
【課題を解決するための手段】
【００１１】
本件の電源回路解析装置は、解析対象回路における電源回路の解析対象領域を複数の分割領域に分割する分割部と、前記分割部によって分割された各分割領域での消費電流値と、前記各分割領域で上下層の電源配線を接続すべく各層間に形成されたビアのホール数とに基づき、前記電源回路を前記分割領域毎に解析する解析部とを有し、前記解析部は、前記解析対象回路の各層間における、単位消費電流値あたりのビアのホール数の期待値を、各層間期待値として算出する第１期待値算出部と、前記分割領域毎に、前記解析対象回路の各層間における、単位消費電流値あたりのビアのホール数を、各層間実値として算出する第１実値算出部とを有することを要件としている。
また、本件の電源回路解析装置は、解析対象回路における電源回路の解析対象領域を複数の分割領域に分割する分割部と、前記分割部によって分割された各分割領域での消費電流値と、前記各分割領域で上下層の電源配線を接続すべく各層間に形成されたビアのホール数とに基づき、前記電源回路を前記分割領域毎に解析する解析部とを有し、前記解析部は、前記解析対象回路の全層間における、単位消費電流値あたりのビアのホール数の期待値を、全層間期待値として算出する第２期待値算出部と、前記分割領域毎に、前記解析対象回路の全層間における、単位消費電流値あたりのビアのホール数を、全層間実値として算出する第２実値算出部とを有することを要件としている。
【００１２】
また、本件の電源回路解析プログラムは、解析対象回路における電源回路の解析対象領域を複数の分割領域に分割する分割部、および、前記分割部によって分割された各分割領域での消費電流値と、前記各分割領域で上下層の電源配線を接続すべく各層間に形成されたビアのホール数とに基づき、前記電源回路を前記分割領域毎に解析する解析部として、コンピュータを機能させるとともに、前記コンピュータを前記解析部として機能させる際、前記解析対象回路の各層間における、単位消費電流値あたりのビアのホール数の期待値を、各層間期待値として算出する第１期待値算出部、および、前記分割領域毎に、前記解析対象回路の各層間における、単位消費電流値あたりのビアのホール数を、各層間実値として算出する第１実値算出部、として、前記コンピュータを機能させることを要件としている。
また、本件の電源回路解析プログラムは、解析対象回路における電源回路の解析対象領域を複数の分割領域に分割する分割部、および、前記分割部によって分割された各分割領域での消費電流値と、前記各分割領域で上下層の電源配線を接続すべく各層間に形成されたビアのホール数とに基づき、前記電源回路を前記分割領域毎に解析する解析部、として、コンピュータを機能させるとともに、前記コンピュータを前記解析部として機能させる際、前記解析対象回路の全層間における、単位消費電流値あたりのビアのホール数の期待値を、全層間期待値として算出する第２期待値算出部、および、前記分割領域毎に、前記解析対象回路の全層間における、単位消費電流値あたりのビアのホール数を、全層間実値として算出する第２実値算出部、として、前記コンピュータを機能させることを要件としている。
さらに、本件の電源回路解析方法は、電源回路解析装置が有する分割部が、解析対象回路における電源回路の解析対象領域を複数の分割領域に分割する分割ステップと、前記電源回路解析装置が有する解析部が、前記分割ステップにおいて分割された各分割領域での消費電流値と、前記各分割領域で上下層の電源配線を接続すべく各層間に形成されたビアのホール数とに基づき、前記電源回路を前記分割領域毎に解析する解析ステップとを含み、前記解析ステップにおいて、前記電源回路解析装置が有する前記解析部が、前記解析対象回路の各層間における、単位消費電流値あたりのビアのホール数の期待値を、各層間期待値として算出し、前記分割領域毎に、前記解析対象回路の各層間における、単位消費電流値あたりのビアのホール数を、各層間実値として算出することを要件としている。
また、本件の電源回路解析方法は、電源回路解析装置が有する分割部が、解析対象回路における電源回路の解析対象領域を複数の分割領域に分割する分割ステップと、前記電源回路解析装置が有する解析部が、前記分割ステップにおいて分割された各分割領域での消費電流値と、前記各分割領域で上下層の電源配線を接続すべく各層間に形成されたビアのホール数とに基づき、前記電源回路を前記分割領域毎に解析する解析ステップとを含み、前記解析ステップにおいて、前記電源回路解析装置が有する前記解析部が、前記解析対象回路の全層間における、単位消費電流値あたりのビアのホール数の期待値を、全層間期待値として算出し、前記分割領域毎に、前記解析対象回路の全層間における、単位消費電流値あたりのビアのホール数を、全層間実値として算出することを要件としている。
【発明の効果】
【００１３】
開示の技術では、電源回路解析を、高速かつ少ないメモリ使用量で、高精度に行なうことができる。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態の電源回路解析装置のハードウエア構成および機能構成を示すブロック図である。
【図２】（Ａ）〜（Ｄ）は第１実施形態の解析対象領域の分割手法を説明するための図である。
【図３】第１実施形態の対象エリアの消費電流値の算出手法を説明するための図である。
【図４】第１実施形態の対象エリア内のビアのホール数の計数について説明するための図である。
【図５】（Ａ），（Ｂ）は第１実施形態の解析結果の出力について説明するための図である。
【図６】第１実施形態の電源回路解析装置の動作を説明するためのフローチャートである。
【図７】第２実施形態の電源回路解析装置のハードウエア構成および機能構成を示すブロック図である。
【図８】第２実施形態のモデル生成手法を説明するための図である。
【図９】第２実施形態の電源回路解析装置の動作を説明するためのフローチャートである。
【図１０】一般的な電源回路解析装置の構成の一例を示すブロック図である。
【図１１】一般的な電源回路解析装置の構成の他例を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して実施の形態を説明する。
なお、以下の実施形態において、解析対象回路は、例えば、ＣＡＤシステムを使用して設計されるＬＳＩ等の集積回路であるとする。
また、以下の実施形態において、電源回路解析装置は、ＣＡＤシステムと別体の装置であるとする。もしくは、電源回路解析装置とＣＡＤシステムとは、同一のコンピュータ上で稼働する、異なるプログラムであるとする。しかし、本件は、これに限定されず、電源回路解析装置は、ＣＡＤシステムの付加機能を提供する装置として、ＣＡＤシステムと一体の装置であってもよい。また、電源回路解析プログラムは、ＣＡＤプログラムの付加機能を提供する組み込みプログラムとして、ＣＡＤプログラムと協働して動作するものであってもよい。
【００１６】
一般に、ＬＳＩの電源回路は、複雑化しているため、複数層に分けて配線されている。配線に際し上下層の電源配線を接続すべく各層間に形成されたホールは、「ビア」（ＶＩＡ）と呼ばれる。なお、解析対象回路の最上層には、電源から電圧を印加される電源供給部が存在し、この電源供給部は電源回路の一部を成している。また、最上層の電源供給部から印加される電圧によって、各層の電源配線と各層の上下を接続するビアとを経由して流れる電流を、負荷素子へと供給するビアが、解析対象回路の最下層に接続されている。すなわち、電源回路つまり電源網は、電源供給部，電源配線およびビアによって形成されている。
【００１７】
以下の実施形態で説明する通り、本件の電源回路解析装置は、各層間に形成されるビアのホール数が抵抗に関連することに着目し、ビアのホール数と消費電流値とに基づき、エラー箇所を含み得る領域を容易かつ確実に特定する。特定された領域についてのみ詳細抵抗モデルを生成して電源回路解析を行なうことにより、解析対象回路の電源回路解析が、高速かつ少ないメモリ使用量で、高精度に実行される。ここで、ある層間のビアのホール数が多い場合、その層間の抵抗は小さくなり、ある層間のビアのホール数が少ない場合、その層間の抵抗は大きくなる。つまり、ある層間の抵抗はビアのホール数に反比例しており、その抵抗をＲ、ビアのホール数をVIAとすると、ＲとVIAとの間の関係は下記(1)式で表される。
Ｒ∝１／VIA        (1)
【００１８】
〔１〕第１実施形態の説明
〔１−１〕第１実施形態の電源回路解析装置の構成
図１は、第１実施形態の電源回路解析装置１Ａのハードウエア構成および機能構成を示すブロック図である。
この図１に示す電源回路解析装置１Ａは、解析対象回路、例えばＬＳＩ等の集積回路の電源回路解析を行なうもので、一般的なパーソナルコンピュータ等の計算機から構成される。そして、電源回路解析装置１Ａは、処理部１０および記憶部２０を有するほか、ユーザによって操作され各種情報を本装置１Ａに入力する入力機器や、後述する解析結果をユーザに対し出力する出力機器を有している。入力機器は、例えばキーボード，マウスであり、出力機器は、例えば、ディスプレイ，プリンタ、あるいは、各種記憶媒体とのインタフェイスである。なお、処理部１０は、ＣＰＵ（Central Processing Unit）等である。また、記憶部２０は、ＲＡＭ（Random Access Memory），ＨＤＤ（Hard Disk Drive），ＳＳＤ（Solid State Drive）等の内部記憶装置であってもよいし、外部記憶装置であってもよい。
【００１９】
処理部１０は、電源回路解析プログラムを実行することにより、後述する分割部１１および解析部１２Ａ（期待値算出部１２ａ，実値算出部１２ｂ，出力部１２ｃ）としての機能を果たす。
また、記憶部２０は、後述する回路情報記憶部２１，評価回路ライブラリ値記憶部２２および解析結果記憶部２３として機能するほか、ユーザによって設定される各種情報や、上記電源回路解析プログラムなどを適宜格納する。
【００２０】
ここで、回路情報記憶部２１は、ＣＡＤシステム２００で生成された、解析対象回路の回路情報を記憶するもので、層間配線情報記憶部２１ａおよびセル消費電流値情報記憶部２１ｂを有している。
層間配線情報記憶部２１ａは、解析対象回路の回路情報に含まれる電源回路の層間の情報つまりビアに関する情報を記憶する。ビアに関する情報としては、例えば、解析対象回路の各層間におけるビアの配置位置などが含まれる。
【００２１】
セル消費電流値情報記憶部２１ｂは、解析対象回路の回路情報に含まれるセルの消費電流値情報を記憶する。解析対象回路のセルは、解析対象回路の最下層に配置されて、電流を消費するもので、例えばトランジスタを成す。解析対象回路のセルの消費電流値情報としては、解析対象回路の各分割領域の消費電流値および解析対象回路のセル毎の消費電流値を下記(7), (8)式によって算出する際に必要な各種情報が含まれる。
【００２２】
また、評価回路ライブラリ値記憶部２２は、後述する期待値を算出するための情報、具体的には、ＣＡＤシステム２００で生成された、評価回路の回路情報を記憶するもので、層間配線情報記憶部２２ａおよびセル消費電流値情報記憶部２２ｂを有している。評価回路は、解析対象回路の設計に先立って事前評価を行なうべく製造されるもので、解析対象回路の試作機である。解析対象回路は、上記評価回路に対し追加・変更・改良等を施したものである。
層間配線情報記憶部２２ａは、評価回路の回路情報に含まれる電源回路の層間の情報つまりビアに関する情報を記憶する。ビアに関する情報としては、例えば、評価回路の各層間におけるビアの配置位置などが含まれる。
【００２３】
セル消費電流値情報記憶部２２ｂは、評価回路の回路情報に含まれるセルの消費電流値情報を記憶する。評価回路のセルは、評価回路の最下層に配置されて、電流を消費するもので、例えばトランジスタを成す。評価回路のセルの消費電流値情報としては、評価回路の消費電流値および評価回路のセル毎の消費電流値を下記(2), (3)式によって算出する際に必要な各種情報が含まれる。
解析結果記憶部２３は、処理部１０の解析部１２Ａによって後述するごとく得られた解析結果を記憶する。
【００２４】
次に、第１実施形態の処理部１０が果たす分割部１１および解析部１２Ａ（期待値算出部１２ａ，実値算出部１２ｂ，出力部１２ｃ）としての機能について、詳細に説明する。
分割部１１は、図２（Ａ）〜図２（Ｄ）に示すように、解析対象回路における電源回路の解析対象領域を複数の分割領域に分割する。このとき、分割部１１は、図２（Ａ）および図２（Ｂ）に示すように、セルの電流値を基準にして、解析対象領域の電源配線データを複数の分割領域に分割する。以下「分割領域」のことを「エリア」という場合がある。より具体的に、分割部１１は、例えば解析対象回路において電源供給を行なう単位領域を基準にして、エリア分割を行なう。上記電源供給を行なう単位領域は、バンプエリアと呼ばれる電源供給用の小矩形領域である。バンプエリアは、ＬＳＩにおいて電源供給を行なう単位であり、バンプエリア毎に消費電流値が大きく変動することになるため、電源回路解析に際し、解析対象領域をバンプエリア毎に分割することが好ましい。
【００２５】
また、分割部１１は、各分割領域に、各分割領域の境界に隣接し電気的に影響を与える影響範囲を含める。つまり、図２（Ｃ）および図２（Ｄ）に示すように、各エリアの境界部分の影響範囲を余分に抽出することで、分割部１１によって分割された各エリアは、隣接するエリアの境界部分と重複するように抽出される。これにより、境界部分の解析精度の向上が期待される。
【００２６】
なお、図２（Ａ）〜図２（Ｄ）は第１実施形態の解析対象領域の分割手法を説明するための図である。図２（Ａ）〜図２（Ｄ）に示す解析対象回路は、５つの層を有し、最下層がセル層となっているが、本件は、これに限定されるものではない。また、図２（Ａ）〜図２（Ｄ）に示す例では、解析対象領域がバンプエリアを基準にして４×４＝１６個のエリアに分割されているが、本件は、これに限定されるものではない。
【００２７】
解析部１２Ａは、分割部１１によって分割された各分割領域での消費電流値と、各分割領域で上下層の電源配線を接続すべく各層間に形成されたビアのホール数とに基づき、解析対象回路の電源回路を分割領域毎に解析する。解析部１２Ａは、期待値算出部１２ａ，実値算出部１２ｂおよび出力部１２ｃとしての機能を有している。
【００２８】
期待値算出部１２ａは、第１期待値算出部としての機能と、第２期待値算出部としての機能を有している。
第１期待値算出部１２ａは、解析対象回路の各層間における、単位消費電流値あたりのビアのホール数の期待値を、各層間期待値として算出する。特に、第１期待値算出部１２ａは、上述した評価回路の各層間における、単位消費電流値あたりのビアのホール数を、各層間期待値として算出する。
第２期待値算出部１２ａは、解析対象回路の全層間における、単位消費電流値あたりのビアのホール数の期待値を、全層間期待値として算出する。特に、第２期待値算出部１２ａは、上述した評価回路の全層間における、単位消費電流値あたりのビアのホール数を、全層間期待値として算出する。
【００２９】
実値算出部１２ｂは、第１実値算出部としての機能と第２実値算出部としての機能を有している。第１実値算出部１２ｂは、分割領域毎に、解析対象回路の各層間における、単位消費電流値あたりのビアのホール数を、各層間実値として算出する。第２実値算出部１２ｂは、分割領域毎に、解析対象回路の全層間における、単位消費電流値あたりのビアのホール数を、全層間実値として算出する。
なお、期待値算出部１２ａによる各層間期待値および全層間期待値の算出手法や、実値算出部１２ｂによる各層間実値および全層間実値の算出手法については、図３，図４および図６を参照しながら後述する。
【００３０】
出力部１２ｃは、第１出力部としての機能と、第２出力部としての機能を有している。第１出力部１２ｃは、第１期待値算出部１２ａによって算出された各層間期待値と分割領域毎に第１実値算出部１２ｂによって算出された各層間実値とを、解析結果として設計者に対し出力する。第２出力部１２ｃは、第２期待値算出部１２ａによって算出された全層間期待値と分割領域毎に第２実値算出部１２ｂによって算出された全層間実値とを、解析結果として設計者に対し出力する。出力部１２ｃは、各エリアでの各層間実値を算出する際に計数された、各層における各エリアでのビアのホール数を、解析結果の一つとして設計者に対し出力してもよい。さらに、出力部１２ｃは、各エリアでの各層間実値を算出する際に算出された、各エリアでの消費電流値を、解析結果の一つとして設計者に対し出力してもよい。
【００３１】
なお、出力部１２ｃは、前記出力機器によって構成され、エリア毎に得られた各層間期待値，各層間実値，全層間期待値，全層間実値，ビアのホール数の計数値や消費電流値を、数値として表示出力，印字出力またはデータ出力することができる。また、出力部１２ｃは、エリア毎に得られた各層間期待値，各層間実値，全層間期待値，全層間実値，ビアのホール数の計数値や消費電流値を、例えば図５（Ａ）や図５（Ｂ）に示すようなグラフ形式で表示出力，印字出力またはデータ出力することもできる。
【００３２】
ここで、図５（Ａ）および図５（Ｂ）は第１実施形態の解析結果の出力について説明するための図である。図５（Ａ）は、各エリアでの各層間実値または全層間実値を３次元的グラフ形式で表示出力した場合の一例である。図５（Ｂ）は、各エリアでの各層間実値を算出する際に計数された、ある層における各エリアでのビアのホール数を３次元的グラフ形式で表示出力した場合の一例である。
【００３３】
〔１−２〕第１実施形態の電源回路解析装置の動作
次に、上述のごとく構成された第１実施形態の電源回路解析装置１Ａの機能や動作について、図２〜図５を参照しながら図６に示すフローチャート（ステップＳ１１〜Ｓ２０）に従って説明する。
【００３４】
〔１−２−１〕各層間期待値の算出（ステップＳ１１）
まず、期待値算出部１２ａは、回路情報記憶部２１から解析対象回路の電源電圧値を取得し、その電源電圧値に基づき、上述した評価回路の各層間における、単位消費電流値あたりのビアのホール数を、各層間期待値として算出する。前述したように、ＬＳＩ等の集積回路を正式に開発する前には、その集積回路の試作機である評価回路の製造が行なわれ、新テクノロジの事前評価が行なわれる。この評価回路に関する情報が、ライブラリとして提供され評価回路ライブラリ値記憶部２２に予め記憶されている。そして、期待値算出部１２ａは、評価回路ライブラリ値記憶部２２に記憶された情報に基づき、各層間期待値を以下のように算出する。
【００３５】
ここで、解析対象回路も評価回路も層の数はn+1であるとする。第i層と第i+1層との間の層間部分を、「i-(i+1)層間」と表記する(i=1, 2, ..., n)。また、1-2層間のビアのホール数をVIA1、2-3層間のビアのホール数をVIA2、…、i-(i+1)層間のビアのホール数をVIAi、…、n-(n+1)層間のビアのホール数をVIAnとする。
【００３６】
期待値算出部１２ａは、これらのホール数VIA1, VIA2, …, VIAnを取得する。このとき、ビアのホール数VIA1, VIA2, …, VIAnが評価回路ライブラリ値記憶部２２の層間配線情報記憶部２２ａに層間配線情報として予め記憶されている場合、期待値算出部１２ａはビアのホール数VIA1, VIA2, …, VIAnを記憶部２２ａから読み出して取得する。なお、ビアのホール数VIA1, VIA2, …, VIAnが記憶部２２ａに記憶されていない場合、期待値算出部１２ａは、層間配線情報記憶部２２ａの層間配線情報を参照し、この層間配線情報に含まれるビアのホール数を層毎に計数することにより、ビアのホール数VIA1, VIA2, …, VIAnを取得してもよい（図４参照）。
【００３７】
また、期待値算出部１２ａは、評価回路の消費電流値を取得する。このとき、評価回路の消費電流値が評価回路ライブラリ値記憶部２２のセル消費電流値情報記憶部２２ｂに予め記憶されている場合、期待値算出部１２ａは評価回路の消費電流値を記憶部２２ｂから読み出して取得する。
【００３８】
なお、評価回路の消費電流値が記憶部２２ｂに記憶されていない場合、期待値算出部１２ａは、セル消費電流値情報記憶部２２ｂのセル消費電流値情報を参照し、このセル消費電流値情報や、解析対象回路の電源電圧値に基づき、評価回路の消費電流値を算出する。このとき、評価回路の消費電流値は、下記(2)式に示すように、評価回路内の各セルの消費電流値の総和として算出され、評価回路内の各セルの消費電流値は、下記(3)式によって算出される。したがって、評価回路の消費電流値は、下記(2), (3)式によって算出され取得される。
【００３９】
[評価回路の消費電流値]＝Σ[評価回路内の各セルの消費電流値]      (2)
[各セルの消費電流値]＝IDC＋(1/2*V*CI*SW*f＋1/2*V*CO*SW*f)       (3)
ただし、Vは解析対象回路の電源電圧値、fは解析対象回路の動作周波数、CIは入力容量値、COは出力容量値、SWは動作率、IDCはリーク電流値で、CI, CO, SW, IDCはセル消費電流値情報記憶部２２ｂから取得される。
【００４０】
期待値算出部１２ａは、各層間期待値つまり[1-2層間の期待値]，[2-3層間の期待値]，…，[i-(i+1)層間の期待値]，…，[n-(n+1)層間の期待値]を、それぞれ、下記(4-1)〜(4-n)によって算出する。これらの(4-1)〜(4-n)で与えられる期待値は、評価回路の各層間における、単位消費電流値あたりのビアのホール数になっている。
【００４１】
[1-2層間の期待値]＝VIA1／[評価回路の消費電流値]          (4-1)
[2-3層間の期待値]＝VIA2／[評価回路の消費電流値]          (4-2)
：
[i-(i+1)層間の期待値]＝VIAi／[評価回路の消費電流値]      (4-i)
：
[n-(n+1)層間の期待値]＝VIAn／[評価回路の消費電流値]      (4-n)
【００４２】
〔１−２−２〕全層間期待値の算出（ステップＳ１２）
期待値算出部１２ａは、解析対象回路の電源電圧値Vに基づき上記(2), (3)式によって算出された[評価回路の消費電流値]を用い、上述した評価回路の全層間における、単位消費電流値あたりのビアのホール数を、全層間期待値として算出する。
ここで、i-(i+1)層間の抵抗をRiとすると、上記(1)式よりRi∝1/VIAiとなり、第１層〜第ｎ層の全層間の抵抗はR1+R2+…+Rn∝1/VIA1+1/VIA2+…+1/VIAnと表すことができる。したがって、上記(1)式によれば、第１層〜第ｎ層の全層間のビアのホール数に相当する値は、下記(5)式で算出される。
【００４３】
[全層間のビアのホール数]
＝1/(1/VIA1+1/VIA2+…+1/VIAn)
＝(VIA1*VIA2*VIA3*…*VIAn)
/{(VIA2*VIA3*…*VIAn)+(VIA1*VIA3*…*VIAn)+…+(VIA1*VIA2*…*VIAn-1)}  (5)
【００４４】
期待値算出部１２ａは、上記(5)式で算出される[全層間のビアのホール数]と、上記(2), (3)式で算出された[評価回路の消費電流値]とに基づき、下記(6)式によって全層間期待値を算出する。
[全層間期待値]＝[全層間のビアのホール数]／[評価回路の消費電流値]      (6)
【００４５】
〔１−２−３〕エリア分割（ステップＳ１３；分割ステップ）
次に、分割部１１は、図２（Ａ）〜図２（Ｄ）を参照しながら前述したように、解析対象回路における電源回路の解析対象領域を複数のエリアに分割する。その際、分割部１１は、バンプエリアを基準にして、解析対象領域を複数のエリアに分割する。さらに、分割部１１は、各エリアの境界部分の影響範囲を余分に抽出することで、境界部分の解析精度を向上させている。
【００４６】
〔１−２−４〕全てのエリアに対する処理済み判定（ステップＳ１４）
以下のステップＳ１４〜Ｓ１９の処理は、処理部１０の実値算出部１２ｂによって実行される。
まず、実値算出部１２ｂは、ステップＳ１４において、以下のステップＳ１５〜Ｓ１９を、分割部１１で分割された全てのエリアに対して実行したか否かを判定する。全てのエリアに対する処理が実行されていない場合（ステップＳ１４のＮＯルート）、実値算出部１２ｂは、未処理のエリアから一つを選択し、選択したエリアに対し、以下のステップＳ１５〜Ｓ１９の処理を実行する。一方、全てのエリアに対する処理が実行されている場合（ステップＳ１４のＹＥＳルート）、出力部１２ｃが、後述するステップＳ２０の処理を実行する。なお、実値算出部１２ｂが選択した一つのエリアを、以下「対象エリア」という。
【００４７】
〔１−２−５〕対象エリア内の消費電流値の算出（ステップＳ１５）
実値算出部１２ｂは、セル消費電流値情報記憶部２１ｂのセル消費電流値情報を参照し、このセル消費電流値情報や、解析対象回路の電源電圧値に基づき、対象エリアの消費電流値を算出する。このとき、対象エリアの消費電流値は、図３および下記(7)式に示すように、対象エリア内に存在する各セルの消費電流値の総和として算出され、各セルの消費電流値は、上記(3)式と同様の下記(8)式によって算出される。したがって、対象エリア内の消費電流値は、下記(7), (8)式によって算出され取得される。なお、図３は第１実施形態の対象エリアの消費電流値の算出手法を説明するための図である。
【００４８】
[対象エリアの消費電流値]＝Σ[対象エリア内の各セルの消費電流値]      (7)
[各セルの消費電流値]＝IDC＋(1/2*V*CI*SW*f＋1/2*V*CO*SW*f)           (8)
ただし、Vは解析対象回路の電源電圧値、fは解析対象回路の動作周波数、CIは入力容量値、COは出力容量値、SWは動作率、IDCはリーク電流値で、CI, CO, SW, IDCはセル消費電流値情報記憶部２１ｂから取得される。
【００４９】
〔１−２−６〕全ての層間に対する処理済み判定（ステップＳ１６）
実値算出部１２ｂは、ステップＳ１６において、以下のステップＳ１７，Ｓ１８を、対象エリアの全ての層間（第１〜第n層間）に対して実行したか否かを判定する。全ての層間に対する処理が実行されていない場合（ステップＳ１６のＮＯルート）、実値算出部１２ｂは、未処理の層間から一つを選択し、選択した層間に対し、以下のステップＳ１７，１８の処理を実行する。一方、全ての層間に対する処理が実行されている場合（ステップＳ１６のＹＥＳルート）、実値算出部１２ｂは、後述するステップＳ１９の処理に移行する。なお、実値算出部１２ｂが選択した一つの層間を、以下「対象層間」という。
【００５０】
〔１−２−７〕対象エリア内の対象層間のビアのホール数の計数（ステップＳ１７）
実値算出部１２ｂは、図４に示すように、対象エリア内で選択された対象層間に存在するビアのホール数を計数する。その際、実値算出部１２ｂは、層間配線情報記憶部２１ａの層間配線（ビア）情報を参照することにより、対象エリア内の対象層間のビアのホール数を計数して取得することができる。ここで、対象エリアm内の対象層間であるi-(i+1)層間で計数されたビアのホール数をVIAmiと表記する。なお、図４は第１実施形態の対象エリア内のビアのホール数の計数について説明するための図である。図４では、各層間に２つのビアが設けられ、各ビアに２つのホールが形成され、各層間におけるビアのホール数が４である場合が示されているが、本件は、これに限定されるものではない。
【００５１】
〔１−２−８〕対象エリア内の対象層間実値の算出（ステップＳ１８）
実値算出部１２ｂは、対象エリアmの対象層間における、単位消費電流値あたりのビアのホール数を、各層間実値として算出する。つまり、実値算出部１２ｂは、ステップＳ１７で計数された、対象エリアm内の対象層間のビアのホール数をVIAmiを、ステップＳ１５で上記(7), (8)式により算出された[対象エリアの消費電流値]で除算した値を、対象エリアm内の対象層間の実値として算出する。
【００５２】
実値算出部１２ｂは、上述したステップＳ１６〜Ｓ１８を繰り返すことにより、対象エリアm内における全ての層間について実値を算出する。ここで、ステップＳ１７で計数された、対象エリアmにおける1-2層間のビアのホール数, 2-3層間のビアのホール数, i-(i+1)層間のビアのホール数, n-(n+1)層間のビアのホール数をそれぞれVIAm1, VIAme, VIAmi, VIAmnとする。このとき、実値算出部１２ｂは、各層間実値つまり[1-2層間の実値]，[2-3層間の実値]，…，[i-(i+1)層間の実値]，…，[n-(n+1)層間の実値]を、それぞれ、下記(9-1)〜(9-n)によって算出する。これらの(9-1)〜(9-n)で与えられる実値は、解析対象回路の対象エリアmの各層間における、単位消費電流値あたりのビアのホール数になっている。
【００５３】
[1-2層間の実値]＝VIAm1／[対象エリアmの消費電流値]          (9-1)
[2-3層間の実値]＝VIAm2／[対象エリアmの消費電流値]          (9-2)
：
[i-(i+1)層間の実値]＝VIAmi／[対象エリアmの消費電流値]      (9-i)
：
[n-(n+1)層間の実値]＝VIAm2／[対象エリアmの消費電流値]      (9-n)
【００５４】
〔１−２−９〕対象エリア内の全層間実値の算出（ステップＳ１９）
上述したステップＳ１７，１８の処理が全ての層間に対して実行されると（ステップＳ１６のＹＥＳルート）、実値算出部１２ｂは、対象エリアmの全層間における、単位消費電流値あたりのビアのホール数を、全層間実値として算出する。
ここで、対象エリアmにおける第１層〜第ｎ層の全層間のビアのホール数に相当する値は、上記(5)式と同様の下記(10)式で算出される。
【００５５】
[対象エリアmの全層間のビアのホール数]
＝(VIAm1*VIAm2*VIAm3*…*VIAmn)
/{(VIAm2*VIAm3*…*VIAmn(VIAm1*VIAm3*…*VIAmn)+…+(VIAm1*VIAm2*…*VIAmn-1)}
(10)
【００５６】
実値算出部１２ｂは、上記(10)式で算出される[対象エリアmの全層間のビアのホール数]と、ステップＳ１５で上記(7), (8)式により算出された[対象エリアの消費電流値]とに基づき、下記(11)式によって対象エリアの全層間実値を算出する。
[対象エリアmの全層間実値]
＝[対象エリアmの全層間のビアのホール数]／[対象エリアmの消費電流値]    (11)
【００５７】
〔１−２−１０〕解析結果の出力（ステップＳ２０）
上述したステップＳ１５〜Ｓ１９の処理が全てのエリアに対して実行されると（ステップＳ１４のＹＥＳルート）、解析部１２による解析結果が、出力部１２ｃによって設計者に対し出力され、解析結果として解析結果記憶部２３に記憶される。ここで出力される解析結果は、例えば、解析部１２で上述のごとく算出・取得された、各層間期待値，各層間実値，全層間期待値，全層間実値，各エリアでのビアのホール数の計数値や各エリアでの消費電流値である。
【００５８】
このとき、出力部１２ｃは、各層間期待値，各層間実値，全層間期待値，全層間実値，各エリアでのビアのホール数の計数値や各エリアでの消費電流値を、数値として表示出力，印字出力またはデータ出力する。また、出力部１２ｃは、各層間期待値，各層間実値，全層間期待値，全層間実値，各エリアでのビアのホール数の計数値や各エリアでの消費電流値を、例えば図５（Ａ）や図５（Ｂ）に示すようなグラフ形式で表示出力，印字出力またはデータ出力する。このような解析結果の出力形式は、設計者が入力機器を操作することにより、選択され設定することが可能になっている。
【００５９】
第１実施形態の電源回路解析装置１Ａでは、各層間に形成されるビアのホール数が抵抗に関連することに着目し、ビアのホール数と消費電流値とに基づき各層間期待値，各層間実値，全層間期待値，全層間実値が算出され出力される。これらの値に基づき、設計者は、電源電圧のエラー箇所を含み得る領域を容易かつ確実に特定することができる。
【００６０】
ここで、各層間期待値，各層間実値，全層間期待値，全層間実値は、単位消費電流値あたりのビアのホール数として算出される値で、上記(1)式によれば、１／{[抵抗(R)]*[電流(I)]}＝１／[電圧(V)]に比例する値である。つまり、各層間期待値，各層間実値，全層間期待値，全層間実値は、[電圧(V)]に反比例する値である。このような関係から、設計者は、電源回路解析装置１Ａから出力される各層間期待値，各層間実値，全層間期待値，全層間実値に基づき、解析対象回路の電源回路について、以下のような判断(a1)〜(a4)を行なうことができる。
【００６１】
(a1) エリアmのi-(i+1)層間実値がi-(i+1)層間期待値を下回る場合、エリアmのi-(i+1)層間でビア（ビアのホール数）が不足しており、供給電流量が減少するため、回路上で電力不足が発生する。したがって、設計者は、エリアmのi-(i+1)層間で異常（ビア不足）が発生していると判断することができる。
(a2) エリアmのi-(i+1)層間実値がi-(i+1)層間期待値を上回る場合、エリアmのi-(i+1)層間でビア（ビアのホール数）が過多で、製造歩留まりの劣化と回路の消費電力量の増大とを招く。したがって、設計者は、エリアmのi-(i+1)層間で異常（ビア過多）が発生していると判断することができる。
【００６２】
(a3) エリアmの全層間実値が全層間期待値を下回る場合、エリアmでビア（ビアのホール数）が不足しており、供給電流量が減少するため、回路上で電力不足が発生する。したがって、設計者は、エリアmで異常（ビア不足）が発生していると判断することができる。
(a4) エリアmの全層間実値が全層間期待値を上回る場合、エリアmでビア（ビアのホール数）が過多で、製造歩留まりの劣化と回路の消費電力量の増大とを招く。したがって、設計者は、エリアmで異常（ビア過多）が発生していると判断することができる。
【００６３】
〔１−３〕第１実施形態の電源回路解析装置の効果
このように、第１実施形態の電源回路解析装置１Ａによれば、解析対象領域が複数のエリアに分割され、ビアのホール数と消費電流値とに基づきエリア毎に電源回路の解析が行なわれる。これにより、解析対象回路の電源回路解析が、高速かつ少ないメモリ使用量で、高精度に実行される。設計者は、電源回路解析装置１Ａからの出力情報に基づき、異常発生エリアを容易かつ確実に特定することができる。そして、設計者は、特定したエリアについてのみ詳細抵抗モデルを生成して電源回路解析を行なうことにより、解析対象回路の電源回路解析が、高速かつ少ないメモリ使用量で、高精度に実行される。
【００６４】
特に、第１実施形態の電源回路解析装置１Ａでは、解析結果としてエリア毎に得られた各層間期待値，各層間実値，全層間期待値，全層間実値，ビアのホール数の計数値や消費電流値が、例えば図５（Ａ）や図５（Ｂ）に示すようなグラフ形式で出力される。これにより、設計者は、解析結果の表示出力／印字出力とを目視するだけで、どのエリアで異常が発生しているか、あるいは、どのエリアのどの層間で異常が発生しているかを、極めて容易かつ確実に判断し特定することができる。
【００６５】
〔２〕第２実施形態の説明
〔２−１〕第２実施形態の電源回路解析装置の構成
図７は、第２実施形態の電源回路解析装置１Ｂのハードウエア構成および機能構成を示すブロック図である。この図７に示す電源回路解析装置１Ｂも、第１実施形態の電源回路解析装置１Ａと同様、解析対象回路、例えばＬＳＩ等の集積回路の電源回路解析を行なうもので、一般的なパーソナルコンピュータ等の計算機から構成される。そして、電源回路解析装置１Ｂも、処理部１０および記憶部２０のほか、上述と同様の入力機器や出力機器を有している。なお、図７において、既述の符号と同一の符号は同一もしくはほぼ同一の部分を示しているので、その説明は省略する。
【００６６】
処理部１０は、電源回路解析プログラムを実行することにより、第１実施形態と同様の分割部１１としての機能を果たすとともに、解析部１２Ｂとしての機能を果たす。解析部１２Ｂは、第１実施形態の解析部１２Ａと同様の期待値算出部１２ａ，実値算出部１２ｂおよび出力部１２ｃとしての機能のほか、判定部１２ｄ，モデル生成部１２ｅおよび電源回路解析部１２ｆとしての機能を有している。
【００６７】
判定部１２ｄは、第１判定部としての機能と第２判定部としての機能とを有している。
第１判定部１２ｄは、分割領域（エリア）毎に、第１期待値算出部１２ａによって算出された各層間期待値〔上記(4-i)式参照；i=1〜n〕と、第１実値算出部１２ｂによって算出された各層間実値〔上記(9-i)式参照；i=1〜n〕とをそれぞれ比較し、その比較の結果を解析結果として出力する。特に、第１判定部１２ｄは、各層間実値が各層間期待値を含む第１所定範囲内の値である分割領域を正常と判定する（下記(12-1)式参照）。一方、第１判定部１２ｄは、各層間実値が第１所定範囲外の値である分割領域を異常と判定する（下記(12-2), (12-3)式参照）。この第１判定部１２ｄによる判定は、以下のような判定式(12-1)〜(12-3)に基づいて行なわれる。判定式(12-1)〜(12-3)による判定基準は、上述した判断(a1), (a2)の基準に準じている。
【００６８】
[i-(i+1)層間の期待値]−α≦[i-(i+1)層間の実値]≦[i-(i+1)層間の期待値]＋α
：正常              (12-1)
[i-(i+1)層間の実値]＜[i-(i+1)層間の期待値]−α  ：異常（ビア不足）  (12-2)
[i-(i+1)層間の期待値]＋α＜[i-(i+1)層間の実値]  ：異常（ビア過多）  (12-3)
ここで、αは、各層間期待値からのマージンであり、解析対象回路に適用されるテクノロジ毎に決まる正の値である。このαは、前記入力機器などから判定条件として第１判定部１２ｄに入力される。
【００６９】
第２判定部１２ｄは、分割領域（エリア）毎に、第２期待値算出部１２ａによって算出された全層間期待値〔上記(5), (6)式参照〕と第２実値算出部１２ｂによって算出された全層間実値〔上記(10), (11)式参照〕とを比較し、その比較の結果を解析結果として出力する。特に、第２判定部１２ｄは、全層間実値が全層間期待値を含む第２所定範囲内の値である分割領域を正常と判定する（下記(13-1)式参照）。一方、第２判定部１２ｄは、全層間実値が第２所定範囲外の値である分割領域を異常と判定する（下記(13-2), (13-3)式参照）。この第２判定部１２ｄによる判定は、以下のような判定式(13-1)〜(13-3)に基づいて行なわれる。判定式(13-1)〜(13-3)による判定基準は、上述した判断(a3), (a4)の基準に準じている。
【００７０】
[全層間期待値]−β≦[対象エリアmの全層間実値]≦[全層間期待値]＋β
：正常              (13-1)
[対象エリアmの全層間実値]＜[全層間期待値]−β   ：異常（ビア不足）  (13-2)
[全層間期待値]＋β＜[対象エリアmの全層間実値]   ：異常（ビア過多）  (13-3)
ここで、βは、全層間期待値からのマージンであり、解析対象回路に適用されるテクノロジ毎に決まる正の値である。このβは、前記入力機器などから判定条件として第２判定部１２ｄに入力される。
【００７１】
なお、出力部１２ｃは、第１判定部／第２判定部１２ｄによる判定結果も、解析結果として、エリア毎に得られた各層間期待値，各層間実値，全層間期待値，全層間実値，ビア計数値や消費電流値とともに、設計者に対し出力する。ここで出力される判定結果は、例えば、各エリアの各層間実値が(12-1)〜(12-3)式のうちのいずれの判定式に当てはまるか、あるいは、各エリアの全層間実値が(13-1)〜(13-3)式のうちのいずれの判定式に当てはまるかを示す情報である。
【００７２】
モデル生成部１２ｅは、第１モデル生成部としての機能と第２モデル生成部としての機能とを有している。第１モデル生成部１２ｅは、第１判定部１２ｄによって異常と判定された異常分割領域の詳細抵抗モデルと、第１判定部１２ｄによって正常と判定された正常分割領域の簡易抵抗モデルとを生成する。第２モデル生成部１２ｅは、第２判定部１２ｄによって異常と判定された異常分割領域の詳細抵抗モデルと、第２判定部１２ｄによって正常と判定された正常分割領域の簡易抵抗モデルとを生成する。
【００７３】
つまり、第２実施形態において、モデル生成部１２ｅは、第１判定部および第２判定部のうちの少なくとも一方で異常と判定されたエリア（異常分割領域）の詳細抵抗モデルを生成する。また、モデル生成部１２ｅは、第１判定部および第２判定部の両方で正常と判定されたエリア（正常分割領域）の簡易抵抗モデルを生成する。
【００７４】
このとき、モデル生成部１２ｅは、詳細抵抗モデルにおいて、異常分割領域のセル層の抵抗モデルを生成するとともに、異常分割領域の各セルに消費電流値を設定し、異常分割領域のセル層以外の配線層の抵抗モデルを生成する。
【００７５】
また、モデル生成部１２ｅは、簡易抵抗モデルにおいて、正常分割領域のセル層における各接続点（端点）に、正常分割領域の総消費電流値を接続点の数で除算した等分消費電圧値を設定し、正常分割領域のセル層以外の配線層の抵抗モデルを生成する。なお、異常分割領域の各セルに設定される消費電流値としては、外部から指示されたライブラリ値、あるいは、回路情報記憶部２１のセル消費電流値情報記憶部２１ｂに予め記憶された値が用いられる。また、正常分割領域の総消費電流値としては、(7), (8)式で算出された[対象エリアの消費電流値]が用いられる。
【００７６】
より詳細に説明すると、図８に示すように、モデル生成部１２ｅは、解析対象領域のうちの異常分割領域においては詳細抵抗モデルを生成する一方、解析対象領域のうちの正常分割領域においては簡易抵抗モデルを生成する。なお、図８は第２実施形態のモデル生成手法を説明するための図である。また、図８では、対象エリアmが、第１判定部および第２判定部のうちの少なくとも一方で異常と判定された異常分割領域であるとする。
【００７７】
モデル生成部１２ｅは、異常分割領域（対象エリアm）を詳細に解析すべく、上述した詳細抵抗モデルと簡易抵抗モデルとを含む以下のような抵抗モデルを作成する。
つまり、モデル生成部１２ｅは、セル層以外の配線層における電源配線を抵抗モデルＭ１に変換する。
また、モデル生成部１２ｅは、対象エリアmのセル層については、このセル層の電源配線をセルの内側も含めて抵抗モデルＭ２に変換し、抵抗モデルＭ２と抵抗モデルＭ１とを接続するとともに、各セルに消費電流値を設定する。
【００７８】
さらに、モデル生成部１２ｅは、対象エリアm以外のエリア、つまり正常分割領域におけるセルに対し、そのセルの内側の抵抗モデルを作成することなく、正常分割領域における、抵抗モデルＭ１との接続点に対し、直接、消費電流値を設定するだけのモデル化処理を行なう。その電流値としては、上述したように、(7), (8)式で算出された当該エリアの消費電流値を、当該エリアの接続点の数で除算した等分消費電圧値が設定される。
【００７９】
電源回路解析部（第１電源回路解析部／第２電源回路解析部）１２ｆは、モデル生成部１２ｅによって生成された抵抗モデルに対し電源回路解析を行なう。このとき、電源回路解析部１２ｆは、異常分割領域を詳細にモデル化した抵抗モデルを解析することにより、その異常分割領域の実回路上の問題箇所、つまり異常発生箇所／エラー箇所を特定する。電源回路解析部１２ｆによる解析結果は、記憶部２０の解析結果記憶部２３に記憶されるとともに、ＣＡＤシステム２００によって解析対象回路の回路情報に反映される。
【００８０】
〔２−２〕第２実施形態の電源回路解析装置の動作
次に、上述のごとく構成された第２実施形態の電源回路解析装置１Ｂの機能や動作について、図９に示すフローチャート（ステップＳ１１〜Ｓ２５，Ｓ１８１，Ｓ１９１）に従って説明する。なお、図９において、既述のステップ番号と同一のステップ番号は同一もしくはほぼ同一の処理を示しているので、その説明は省略する。
【００８１】
〔２−２−１〕各層間期待値と対象エリア内の各層間実値との比較および判定（ステップＳ１８１）
第１実施形態と同様にステップＳ１１〜Ｓ１８が実行され、ステップＳ１８で、対象エリアm内の対象層間の実値として、(9-i)式により[i-(i+1)層間の実値]が算出されると、第１判定部１２ｄは、[i-(i+1)層間の実値]を、ステップＳ１１で算出された[i-(i+1)層間の期待値]と比較する。そして、第１判定部１２ｄは、上記判定式(12-1)〜(12-3)に基づく異常／正常判定を行なう。つまり、第１判定部１２ｄは、各層間実値が各層間期待値を含む第１所定範囲内の値である分割領域を正常と判定する（(12-1)式参照）。一方、第１判定部１２ｄは、各層間実値が第１所定範囲外の値である分割領域を異常と判定する（(12-2), (12-3)式参照）。
【００８２】
実値算出部１２ｂおよび判定部１２ｄは、上述したステップＳ１６〜Ｓ１８およびＳ１８１を繰り返すことにより、対象エリアm内における全ての層間について実値が算出される。算出された実値が、算出される都度、対応する層間期待値と比較され、判定式(12-1)〜(12-3)に基づく異常／正常判定が行なわれる。
【００８３】
〔２−２−２〕対象エリア内の全層間実値の算出（ステップＳ１９）
上述したステップＳ１７，Ｓ１８，Ｓ１８１の処理が全ての層間に対して実行されると（ステップＳ１６のＹＥＳルート）、実値算出部１２ｂは、第１実施形態と同様にして、上記(10), (11)により、対象エリアmの全層間における、単位消費電流値あたりのビアのホール数を、全層間実値として算出する。
【００８４】
〔２−２−３〕全層間期待値と対象エリア内の全層間実値との比較および判定（ステップＳ１９１）
ステップＳ１９で[対象エリアmの全層間実値]が算出されると、第２判定部１２ｄは、[対象エリアmの全層間実値]を、ステップＳ１２で算出された[全層間期待値]と比較する。そして、第２判定部１２ｄは、全層間実値が全層間期待値を含む第２所定範囲内の値である分割領域を正常と判定する（(13-1)式参照）。一方、第２判定部１２ｄは、全層間実値が第２所定範囲外の値である分割領域を異常と判定する（(13-2), (13-3)式参照）。
【００８５】
〔２−２−４〕解析結果の出力（ステップＳ２０）
上述したステップＳ１５〜Ｓ１９，Ｓ１８１，Ｓ１９１の処理が全てのエリアに対して実行されると（ステップＳ１４のＹＥＳルート）、解析部１２による解析結果が、出力部１２ｃによって設計者に対し出力され、解析結果として解析結果記憶部２３に記憶される。ここで出力される解析結果は、例えば、解析部１２で上述のごとく算出・取得された、各層間期待値，各層間実値，全層間期待値，全層間実値，各エリアでのビアのホール数の計数値，各エリアでの消費電流値のほか、ステップＳ１８１，Ｓ１９１での判定結果、つまり、各エリアでの、判定部１２ｄによる異常／正常判定の結果である。
【００８６】
〔２−２−５〕全てのエリアに対する処理済み判定（ステップＳ２１）
ステップＳ２０で解析結果を出力した後、第２実施形態では、以下のステップＳ２１〜Ｓ２５の処理が、処理部１０のモデル生成部１２ｅや電源回路解析部１２ｆによって実行される。
【００８７】
まず、モデル生成部１２ｅは、ステップＳ２１において、以下のステップＳ２２〜Ｓ２５を、分割部１１で分割された全てのエリアに対して実行したか否かを判定する。全てのエリアに対する処理が実行されていない場合（ステップＳ２１のＮＯルート）、モデル生成部１２ｅは、未処理のエリアから一つを対象エリアとして選択し、対象エリアに対し、以下のステップＳ２２〜Ｓ２５の処理が実行される。一方、全てのエリアに対する処理が実行されている場合（ステップＳ２１のＹＥＳルート）、処理部１０は処理を終了する。
【００８８】
〔２−２−６〕対象エリアの異常チェック（ステップＳ２２，Ｓ２３）
モデル生成部１２ｅは、解析結果記憶部２３における対象エリアmの解析結果を参照することで、対象エリアmが、ステップＳ１８１，Ｓ１９１で判定部１２ｄにより異常と判定されているか否かを判定する。対象エリアmが正常である場合（ステップＳ２３のＮＯルート）、モデル生成部１２ｅは、ステップＳ２１の処理に戻る。一方、対象エリアmが判定部１２ｄにより異常である場合（ステップＳ２３のＹＥＳルート）、モデル生成部１２ｅは、ステップＳ２４の処理に移行する。
【００８９】
〔２−２−７〕抵抗モデルの生成（ステップＳ２４）
モデル生成部１２ｅは、図８を参照しながら上述したように、電源回路解析用の抵抗モデルを生成する。
このとき、セル層以外の配線層における電源配線のデータ量は、セル層におけるデータ量に比べれば極めて少ないので、モデル生成部１２ｅは、エリアの正常／異常に係わらず、セル層以外の配線層における電源配線を全て抵抗モデルに変換する。
【００９０】
一方、最下層のセル層は複雑な構造を有しているので、そのセル層を全て抵抗モデルに変換すると処理量が膨大になる。そこで、モデル生成部１２ｅは、必要な部分、即ち、詳細に解析すべき異常分割領域（対象エリアm）のみを取り出し、そのエリアだけを、詳細な抵抗モデルに変換する。そして、モデル生成部１２ｅは、異常分割領域以外の領域（つまり対象エリアm以外のエリア）のセル層については、各分割領域における、外部との接続点に対し、上述した等分消費電圧値を設定する簡易抵抗モデル化を行なう。
【００９１】
〔２−２−８〕電源回路解析によるエラー箇所の特定（ステップＳ２５）
電源回路解析部１２ｆは、異常分割領域をモデル生成部１２ｅによって詳細にモデル化した抵抗モデルを解析することで、その異常分割領域の実回路上の問題箇所、つまり異常発生箇所／エラー箇所を特定する。そして、電源回路解析部１２ｆによる解析結果は、記憶部２０の解析結果記憶部２３に記憶されるとともに、ＣＡＤシステム２００によって解析対象回路の回路情報に反映される。このようにエラー箇所の特定を行なった後、処理部１０は、ステップＳ２１の処理に戻る。
【００９２】
〔２−３〕第２実施形態の電源回路解析装置の効果
第２実施形態の電源回路解析装置１Ｂによれば、第１実施形態と同様の作用効果が得られるほか、以下のような作用効果も得られる。
第２実施形態では、問題箇所／エラー箇所を含むエリアが異常分割領域として判定部１２ｄにより抽出され、異常分割領域についてのみ詳細な抵抗モデルがモデル生成部１２ｅにより生成され、生成された抵抗モデルに基づき電源回路解析が行なわれる。つまり、異常分割領域（問題箇所）にフォーカスした抵抗モデルを生成して電源回路解析を行なうことにより、解析対象回路の電源回路解析が、高速かつ少ないメモリ使用量で、高精度に実行される。
【００９３】
〔３〕その他
以上、本発明の好ましい実施形態について詳述したが、本発明は、係る特定の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々の変形、変更して実施することができる。
なお、上述した実施形態では、各層間の期待値や実値を用いる機能（「第１」を付した構成要素参照）と、全層間の期待値や実値を用いる機能（「第２」を付した構成要素）との両方がそなえられる場合について説明した。しかし、本発明は、これに限定されるものではなく、各層間の期待値や実値に係る機能だけをそなえてもよいし、全層間の期待値や実値に係る機能だけをそなえてもよく、いずれの場合も上述した実施形態と同様の作用効果が得られる。
【００９４】
また、上述した分割部１１，解析部１２Ａ（期待値算出部１２ａ，実値算出部１２ｂ，出力部１２ｃ）および解析部１２Ｂ（期待値算出部１２ａ，実値算出部１２ｂ，出力部１２ｃ，判定部１２ｄ，モデル生成部１２ｅ，電源回路解析部１２ｆ）としての機能の全部または一部は、コンピュータ（ＣＰＵ，情報処理装置，各種端末を含む）が所定のアプリケーションプログラム（電源回路解析プログラム）を実行することによって実現される。
【００９５】
そのプログラムは、例えばフレキシブルディスク，ＣＤ（ＣＤ−ＲＯＭ，ＣＤ−Ｒ，ＣＤ−ＲＷなど），ＤＶＤ（ＤＶＤ−ＲＯＭ，ＤＶＤ−ＲＡＭ，ＤＶＤ−Ｒ，ＤＶＤ−ＲＷ，ＤＶＤ＋Ｒ，ＤＶＤ＋ＲＷ，ブルーレイディスクなど）等のコンピュータ読取可能な記録媒体に記録された形態で提供される。この場合、コンピュータはその記録媒体からプログラムを読み取って内部記憶装置または外部記憶装置に転送し格納して用いる。
【００９６】
ここで、コンピュータとは、ハードウエアとＯＳ（Operating System）とを含む概念であり、ＯＳの制御の下で動作するハードウエアを意味している。また、ＯＳが不要でアプリケーションプログラム単独でハードウェアを動作させるような場合には、そのハードウェア自体がコンピュータに相当する。ハードウエアは、少なくとも、ＣＰＵ等のマイクロプロセッサと、記録媒体に記録されたコンピュータプログラムを読み取る手段とをそなえている。上記電源回路解析プログラムは、上述のようなコンピュータに、分割部１１および解析部１２Ａ，１２Ｂの機能を実現させるプログラムコードを含んでいる。また、その機能の一部は、アプリケーションプログラムではなくＯＳによって実現されてもよい。
【００９７】
〔４〕付記
以上の本実施形態を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
解析対象回路における電源回路の解析対象領域を複数の分割領域に分割する分割部と、
前記分割部によって分割された各分割領域での消費電流値と、前記各分割領域で上下層の電源配線を接続すべく各層間に形成されたビアのホール数とに基づき、前記電源回路を前記分割領域毎に解析する解析部とを有する、電源回路解析装置。
【００９８】
（付記２）
前記分割部は、前記解析対象回路において電源供給を行なう単位領域（バンプエリア）を基準にして、前記解析対象領域を前記複数の分割領域に分割する、付記１記載の電源回路解析装置。
（付記３）
前記分割部は、前記各分割領域に、前記各分割領域の境界に隣接し電気的に影響を与える影響範囲を含める、付記１または付記２に記載の電源回路解析装置。
【００９９】
（付記４）
前記解析部は、
前記解析対象回路の各層間における、単位消費電流値あたりのビアのホール数の期待値を、各層間期待値として算出する第１期待値算出部と、
前記分割領域毎に、前記解析対象回路の各層間における、単位消費電流値あたりのビアのホール数を、各層間実値として算出する第１実値算出部とを有する、付記１〜付記３のいずれか一項に記載の電源回路解析装置。
【０１００】
（付記５）
前記第１期待値算出部は、前記解析対象回路の設計に先立って事前評価を行なうべく製造された評価回路の各層間における、単位消費電流値あたりのビアのホール数を、前記各層間期待値として算出する、付記４記載の電源回路解析装置。
【０１０１】
（付記６）
前記解析部は、
前記第１期待値算出部によって算出された前記各層間期待値と前記分割領域毎に前記第１実値算出部によって算出された前記各層間実値とを、解析結果として設計者に対し出力する第１出力部を有している、付記４または付記５に記載の電源回路解析装置。
【０１０２】
（付記７）
前記解析部は、
前記分割領域毎に、前記第１期待値算出部によって算出された前記各層間期待値と前記第１実値算出部によって算出された前記各層間実値とをそれぞれ比較し、前記比較の結果を解析結果として出力する第１判定部を有している、付記４〜付記６のいずれか一項に記載の電源回路解析装置。
【０１０３】
（付記８）
前記第１判定部は、前記各層間実値が前記各層間期待値を含む第１所定範囲内の値である分割領域を正常と判定する一方、前記各層間実値が前記第１所定範囲外の値である分割領域を異常と判定し、前記判定の結果を解析結果として出力する、付記７記載の電源回路解析装置。
【０１０４】
（付記９）
前記解析部は、
前記第１判定部によって異常と判定された異常分割領域の詳細抵抗モデルと、前記第１判定部によって正常と判定された正常分割領域の簡易抵抗モデルとを生成する第１モデル生成部と、
前記第１モデル生成部によって生成された抵抗モデルに対し電源回路解析を行なう第１電源回路解析部とを有する、付記８記載の電源回路解析装置。
【０１０５】
（付記１０）
前記第１モデル生成部は、
前記詳細抵抗モデルにおいて、前記異常分割領域のセル層の抵抗モデルを生成するとともに前記異常分割領域の各セルに消費電流値を設定し、前記異常分割領域のセル層以外の配線層の抵抗モデルを生成し、
前記簡易抵抗モデルにおいて、前記正常分割領域のセル層における各接続点（端点）に、前記正常分割領域の総消費電流値を前記接続点の数で除算した等分消費電圧値を設定し、前記正常分割領域のセル層以外の配線層の抵抗モデルを生成する、付記９記載の電源回路解析装置。
【０１０６】
（付記１１）
前記解析部は、
前記解析対象回路の全層間における、単位消費電流値あたりのビアのホール数の期待値を、全層間期待値として算出する第２期待値算出部と、
前記分割領域毎に、前記解析対象回路の全層間における、単位消費電流値あたりのビアのホール数を、全層間実値として算出する第２実値算出部とを有する、付記１〜付記１０のいずれか一項に記載の電源回路解析装置。
【０１０７】
（付記１２）
前記第２期待値算出部は、前記解析対象回路の設計に先立って事前評価を行なうべく製造された評価回路の全層間における、単位消費電流値あたりのビアのホール数を、前記全層間期待値として算出する、付記１１記載の電源回路解析装置。
【０１０８】
（付記１３）
前記解析部は、
前記第２期待値算出部によって算出された前記全層間期待値と前記分割領域毎に前記第２実値算出部によって算出された前記全層間実値とを、解析結果として設計者に対し出力する第２出力部を有している、付記１１または付記１２に記載の電源回路解析装置。
【０１０９】
（付記１４）
前記解析部は、
前記分割領域毎に、前記第２期待値算出部によって算出された前記全層間期待値と前記第２実値算出部によって算出された前記全層間実値とを比較し、前記比較の結果を解析結果として出力する第２判定部を有している、付記１１〜付記１３のいずれか一項に記載の電源回路解析装置。
【０１１０】
（付記１５）
前記第２判定部は、前記全層間実値が前記全層間期待値を含む第２所定範囲内の値である分割領域を正常と判定する一方、前記全層間実値が前記第２所定範囲外の値である分割領域を異常と判定し、前記判定の結果を解析結果として出力する、付記１４記載の電源回路解析装置。
【０１１１】
（付記１６）
前記解析部は、
前記第２判定部によって異常と判定された異常分割領域の詳細抵抗モデルと、前記第２判定部によって正常と判定された正常分割領域の簡易抵抗モデルとを生成する第２モデル生成部と、
前記第２モデル生成部によって生成された抵抗モデルに対し電源回路解析を行なう第２電源回路解析部とを有する、付記１５記載の電源回路解析装置。
【０１１２】
（付記１７）
前記第２モデル生成部は、
前記詳細抵抗モデルにおいて、前記異常分割領域のセル層の抵抗モデルを生成するとともに前記異常分割領域の各セルに消費電流値を設定し、前記異常分割領域のセル層以外の配線層の抵抗モデルを生成し、
前記簡易抵抗モデルにおいて、前記正常分割領域のセル層における各接続点（端点）に、前記正常分割領域の総消費電流値を前記接続点の数で除算した等分消費電圧値を設定し、前記正常分割領域のセル層以外の配線層の抵抗モデルを生成する、付記１６記載の電源回路解析装置。
【０１１３】
（付記１８）
解析対象回路における電源回路の解析対象領域を複数の分割領域に分割する分割部、および、
前記分割部によって分割された各分割領域での消費電流値と、前記各分割領域で上下層の電源配線を接続すべく各層間に形成されたビアのホール数とに基づき、前記電源回路を前記分割領域毎に解析する解析部、
として、コンピュータを機能させる、電源回路解析プログラム。
【０１１４】
（付記１９）
前記コンピュータを前記解析部として機能させる際、
前記解析対象回路の各層間における、単位消費電流値あたりのビアのホール数の期待値を、各層間期待値として算出する第１期待値算出部、および、
前記分割領域毎に、前記解析対象回路の各層間における、単位消費電流値あたりのビアのホール数を、各層間実値として算出する第１実値算出部、
として、前記コンピュータを機能させる、付記１８記載の電源回路解析プログラム。
【０１１５】
（付記２０）
解析対象回路における電源回路の解析対象領域を複数の分割領域に分割する分割ステップと、
前記分割ステップにおいて分割された各分割領域での消費電流値と、前記各分割領域で上下層の電源配線を接続すべく各層間に形成されたビアのホール数とに基づき、前記電源回路を前記分割領域毎に解析する解析ステップとを含む、電源回路解析方法。
【符号の説明】
【０１１６】
１Ａ，１Ｂ    電源回路解析装置
１０    処理部
１１    分割部
１２Ａ，１２Ｂ    解析部
１２ａ    期待値算出部（第１期待値算出部／第２期待値算出部）
１２ｂ    実値算出部（第１実値算出部／第２実値算出部）
１２ｃ    出力部（第１出力部／第２出力部）
１２ｄ    判定部（第１判定部／第２判定部）
１２ｅ    モデル生成部（第１モデル生成部／第２モデル生成部）
１２ｆ    電源回路解析部（第１電源回路解析部／第２電源回路解析部）
２０    記憶部
２１    回路情報記憶部
２１ａ    層間配線（ビア）情報記憶部
２１ｂ    セル消費電流値情報記憶部
２２    評価回路ライブラリ値記憶部
２２ａ    層間配線（ビア）情報記憶部
２２ｂ    セル消費電流値情報記憶部
２３    解析結果記憶部
１００，１１０    電源回路解析装置
１０１，１１１    モデル生成部
１０２，１１２    解析部
２００    ＣＡＤシステム
【図１】
0005471872.tif 000002
【図２】
0005471872.tif 000003
【図３】
0005471872.tif 000004
【図４】
0005471872.tif 000005
【図５】
0005471872.tif 000006
【図６】
0005471872.tif 000007
【図７】
0005471872.tif 000008
【図８】
0005471872.tif 000009
【図９】
0005471872.tif 000010
【図１０】
0005471872.tif 000011
【図１１】
0005471872.tif 000012