(57)【特許請求の範囲】
【請求項１】
第１の導電性不純物が拡散された第１のウェル拡散層と、
前記第１のウェル拡散層の上に設けられた絶縁膜と、
前記絶縁膜を貫通する第１のコンタクトを介して前記第１のウェル拡散層と接続され、該第１のウェル拡散層に所定の電位を印加するための第１の配線と、
前記絶縁膜上に設けられた第１のダミーパターンと、
前記第１のダミーパターンに前記所定の電位とは異なる電位を印加するための第２の配線と、
前記第１のウェル拡散層内に設けられ、前記第１の導電性不純物とは反対の導電性である第２の導電性不純物の拡散層からなるソース電極およびドレイン電極、ならびに前記第１のダミーパターンと同一層に設けられたゲート電極を含む第１のトランジスタ素子と、を有し、
前記第１のダミーパターン、前記絶縁膜および前記第１のウェル拡散層からなる第１の容量素子を有し、
基本セルの外形が長方形であり、
前記第１のウェル拡散層の上面の一部に前記絶縁膜が形成されたアクティブパターンが前記長方形の２つの長辺と１つの短辺のそれぞれの内縁に辺に沿って設けられ、
前記アクティブパターンの上に前記絶縁膜を介して前記第１のダミーパターンが設けられている、基本セル。
【請求項２】
前記アクティブパターンのうち前記第１のウェル拡散層に前記第１のコンタクトが接続される部位と前記第１のダミーパターンとが、前記長辺と前記短辺のそれぞれの辺に沿って交互に設けられている、請求項１記載の基本セル。
【請求項３】
前記第２の導電性不純物が拡散された第２のウェル拡散層と、
前記絶縁膜を貫通する第２のコンタクトを介して前記第２のウェル拡散層と接続され、該第２のウェル拡散層に前記第２の配線と同電位を印加するための第３の配線と、
前記第２のウェル拡散層内に設けられ、前記第１の導電性不純物の拡散層からなるソース電極およびドレイン電極、ならびに前記第１のダミーパターンと同一層に設けられたゲート電極を有する第２のトランジスタ素子と、
前記絶縁膜上に設けられた第２のダミーパターンと、をさらに含み、
前記第２のダミーパターン、前記絶縁膜および前記第２のウェル拡散層からなる第２の容量素子を有する請求項２記載の基本セル。
【請求項４】
前記第１のダミーパターンが前記第３の配線と接続され、
前記第２のダミーパターンが前記第１の配線と接続されている、請求項３記載の基本セル。
【請求項５】
前記第１のウェル拡散層に前記第１のコンタクトが接続される部位は、前記第１の導電性不純物の濃度が該第１のウェル拡散層よりも高く、
前記第２のウェル拡散層に前記第２のコンタクトが接続される部位は、前記第２の導電性不純物の濃度が該第２のウェル拡散層よりも高い、請求項３または４記載の基本セル。
【請求項６】
前記第１および第２のダミーパターンのそれぞれは、
対応するトランジスタ素子の前記ゲート電極と平行で、該ゲート電極と同一層に設けられた第３のダミーパターンと、
前記ゲート電極と同一層に設けられ、単位面積あたりのパターン密度を所定の範囲にするための第４のダミーパターンと、
を有する請求項３から５のいずれか１項記載の基本セル。
【請求項７】
前記第１のトランジスタ素子と前記長辺に沿って設けられた前記アクティブパターンとの間に、前記第３のダミーパターンが設けられた請求項６記載の基本セル。
【請求項８】
前記第１のトランジスタ素子と前記短辺に沿って設けられた前記アクティブパターンとの間に、前記第４のダミーパターンが設けられた請求項７記載の基本セル。
【請求項９】
前記短辺に沿って設けられた前記アクティブパターンの上に前記絶縁膜を介して前記第４のダミーパターンが設けられた請求項７記載の基本セル。
【請求項１０】
請求項３から９のいずれか１項記載の基本セルが複数設けられた半導体装置であって、
複数の前記基本セルは、隣り合う基本セルの前記第１または第２の容量素子が重なって配置された、半導体装置。
【請求項１１】
第１の導電性不純物が拡散された第１のウェル拡散層と、
前記第１のウェル拡散層の上に設けられた絶縁膜と、
前記絶縁膜を貫通する第１のコンタクトを介して前記第１のウェル拡散層と接続され、該第１のウェル拡散層に所定の電位を印加するための第１の配線と、
前記絶縁膜上に設けられた第１のダミーパターンと、
前記第１のダミーパターンに前記所定の電位とは異なる電位を印加するための第２の配線と、を含み、
前記第１のダミーパターン、前記絶縁膜および前記第１のウェル拡散層からなる第１の容量素子を有し、
側面および底面が前記第１のウェル拡散層に覆われ、前記第１の導電性不純物とは反対の導電性である第２の導電性不純物が拡散された第２のウェル拡散層が前記第１のウェル拡散層内に設けられ、
前記第１の導電性不純物の拡散層からなる抵抗素子が前記第２のウェル拡散層内に設けられ、
基本セルの外形が長方形であり、
前記第１のウェル拡散層の上面の一部に前記絶縁膜が形成された開口パターンが前記長方形の２つの長辺と２つの短辺のそれぞれの内側に辺に沿って設けられ、
前記開口パターンの一部に前記第１のダミーパターンが設けられている、基本セル。
【請求項１２】
前記第１のダミーパターンはトランジスタ素子のゲート電極が形成される層と同一層に設けられている、請求項１１記載の基本セル。
【請求項１３】
前記第１のウェル拡散層に前記第１のコンタクトが接続される部位は、前記第１の導電性不純物の濃度が該第１のウェル拡散層よりも高い、請求項１１または１２記載の基本セル。
【請求項１４】
前記開口パターンのうち前記第１のウェル拡散層に前記第１のコンタクトが接続される部位と前記第１のダミーパターンとが、前記長辺と前記短辺のそれぞれの辺に沿って交互に設けられている、請求項１１から１３のいずれか１項記載の基本セル。
【請求項１５】
前記開口パターンのうち少なくとも前記長方形の角部に前記第１のコンタクトが設けられ、該開口パターンのうち該第１のコンタクトが設けられた部位を除く領域に前記第１のダミーパターンが設けられた、請求項１１から１３のいずれか１項記載の基本セル。
【請求項１６】
請求項１１から１５のいずれか１項記載の基本セルが複数設けられた半導体装置であって、
複数の前記基本セルは、隣り合う基本セルの前記第１の容量素子が重なって配置された、半導体装置。
【請求項１７】
請求項１〜９および１１〜１５のいずれか１項記載の基本セルを有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基本セルおよび半導体装置に関する。
【背景技術】
【０００２】
半導体装置に用いられる基本セルの一例を説明する。図１９は関連する基本セルの一構成例を示す平面透視図である。図１９に示す基本セルはインバータ回路であるが、一部の配線について図に示すことを省略している。
【０００３】
図１９に示すように、基本セルの外形は長方形である。基本セルは、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下では、単にＰｃｈ−Ｔｒと表記する）素子領域と、ＮチャネルＭＯＳトランジスタ（以下では、単にＮｃｈ−Ｔｒと表記する）素子領域とを有する。Ｐｃｈ−Ｔｒ素子領域となる、Ｎウェル拡散層１０の領域内に２つのＰｃｈ−Ｔｒ素子２１，２２が設けられている。Ｎｃｈ−Ｔｒ素子領域には、２つのＮｃｈ−Ｔｒ素子３１，３２が設けられている。
【０００４】
Ｐｃｈ−Ｔｒ素子２１は、ゲート電極２１１、ドレイン電極２１２およびソース電極２１５を有する。Ｐｃｈ−Ｔｒ素子２２は、ゲート電極２２１、ドレイン電極２２２およびソース電極２１５を有する。Ｐｃｈ−Ｔｒ素子２１，２２はソース電極２１５を共用している。
【０００５】
Ｎｃｈ−Ｔｒ素子３１は、ゲート電極３１１、ソース電極３１２およびドレイン電極３１５を有する。Ｎｃｈ−Ｔｒ素子３２は、ゲート電極３２１、ソース電極３２２およびドレイン電極３１５を有する。Ｎｃｈ−Ｔｒ素子３１，３２はドレイン電極３１５を共用している。
【０００６】
図２０は図１９に示した基本セルのアクティブ、ゲートおよび配線の各レイヤのパターンを示す平面図である。図２０（ａ）はアクティブパターンであり、図２０（ｂ）はゲートパターンであり、図２０（ｃ）は配線パターンである。
【０００７】
なお、図２０（ａ）および図２０（ｃ）では、パターンを、レイアウト設計の際と同様に矩形パターンを組み合わせてアクティブパターンおよび配線を描いている。そのためパターンに区切り線が引かれている。リソグラフィ工程で使用するマスクにはこれらの区切り線を設けずに描画するので、形成される半導体装置にはこれらの区切り線は現れない。
【０００８】
図２０（ａ）に示すアクティブパターン４１はＰｃｈ−Ｔｒ素子２１，２２のソース電極、ドレイン電極およびチャネル発生領域となる。アクティブパターン４２は、２つの長辺と１つの短辺のそれぞれの辺に沿って、その内縁に設けられている。アクティブパターン４２はＮウェル拡散層１０に所定の電位を印加するための開口部となる。
【０００９】
アクティブパターン４３はＮｃｈ−Ｔｒ素子３１，３２のソース電極、ドレイン電極およびチャネル発生領域となる。アクティブパターン４４は、２つの長辺と１つの短辺のそれぞれの辺に沿って、その内縁に設けられている。アクティブパターン４４は、Ｐウェル拡散層に、Ｎウェル拡散層１０よりも低い電位を印加するための開口部となる。
【００１０】
図２０（ｂ）に示すように、ゲートパターンには、トランジスタ素子のゲート電極の他に、２種類のダミーパターンが設けられている。１つ目の種類は、ゲートエッチングの際にゲート電極のパターンを均一に形成することを目的とするダミーパターンである。ダミーパターン２５ａ、２５ｂ、２７ａ、２７ｂがそのパターンに相当する。ゲート電極のパターンを均一化することでゲート長の均一化を図り、トランジスタの特性ばらつきを抑制する。
【００１１】
図２０（ｂ）に示すように、ダミーパターン２５ａ、２５ｂのそれぞれはゲート電極２１１，２２１のそれぞれと同等の長さでその横に平行に設けられている。ダミーパターン２７ａ、２７ｂのそれぞれはゲート電極３１１，３２１のそれぞれと同等の長さでその横に平行に設けられている。これらのダミーパターン２５ａ，２５ｂ，２７ａ，２７ｂの電位は、フローティング、または、配線と接続して所定の電位に固定される。ここでは、ダミーパターン２５ａ，２５ｂ，２７ａ，２７ｂの電位をフローティングとしている。
【００１２】
２つ目の種類は、ゲートパターン上に形成される層間絶縁膜の平坦化を向上させることを目的とするダミーパターンである。ダミーパターン２６，２８がそのパターンに相当する。ゲートパターン上に形成される層間絶縁膜をＣＭＰ（Chemical and Mechanical Polishing）処理によって平坦化する際、ゲート電極形成レイヤにおいてパターンの占める割合であるデータ率がどの部分でも均一である方が望ましい。単位面積あたりのパターン密度が比較的大きいゲート電極形成付近に比べて、パターン密度の小さい部分のデータ率を増やす必要がある。具体的には、パターン密度が所定の範囲になるようにダミーパターン２６，２８のサイズを決め、図１９および図２０（ｂ）に示すように、ダミーパターン２６，２８を設けている。
【００１３】
ダミーパターン２６，２８の電位は、フローティング、または、配線と接続して所定の電位に固定される。ここでは、ダミーパターン２６，２８の電位を所定の電位に固定している。
【００１４】
図２０（ｃ）に示すように、配線パターンは配線５１，５２，５３を有する。配線５１は複数のパターンから成るように見えるが、上述したように、実際は１つのパターンで形成される。配線５３についても同様である。
【００１５】
配線５１は、図１９、図２０（ａ）および図２０（ｃ）に示すように、Ｐｃｈ−Ｔｒ素子のドレイン電極２１２，２２２およびソース電極２１５ならびにアクティブパターン４２のそれぞれとウェルコンタクト６１を介して接続されている。ウェルコンタクト６１は、アクティブパターンと配線パターンとの間に形成された層間絶縁膜（不図示）およびゲート酸化膜（不図示）を貫通して設けられたプラグである。ウェルコンタクト６１によりＮウェル拡散層１０とドレイン電極２１２，２２２が同電位となる。
【００１６】
配線５３は、図１９、図２０（ａ）および図２０（ｃ）に示すように、Ｎｃｈ−Ｔｒ素子のソース電極３１２，３２２およびドレイン電極３１５ならびにアクティブパターン４３のそれぞれとサブコンタクト６３を介して接続されている。サブコンタクト６３は、アクティブパターンと配線パターンとの間に形成された層間絶縁膜（不図示）およびゲート酸化膜（不図示）を貫通して設けられている。サブコンタクト６３によりＰウェル拡散層（不図示）とソース電極３１２，３２２が同電位となる。
【００１７】
なお、図１９に示す基本セルが形成される基板（サブストレート）がＰ型基板であれば、Ｐウェル拡散層（不図示）と基板が同電位になる。そのため、ここではＰウェル拡散層と配線パターンとを接続するコンタクトプラグをサブコンタクト６３と称している。
【００１８】
図１９、図２０（ｂ）および図２０（ｃ）に示すように、コンタクト６２は、ダミーパターン２６と配線５１との間に形成された層間絶縁膜（不図示）を貫通して設けられたプラグである。ダミーパターン２６はＮウェル拡散層１０と同電位になる。また、コンタクト６４は、ダミーパターン２８と配線５３との間に形成された層間絶縁膜（不図示）を貫通して設けられたプラグである。ダミーパターン２８はＰウェル拡散層（不図示）と同電位になる。
【００１９】
配線５２は、図１９、図２０（ａ）および図２０（ｃ）に示すように、ウェルコンタクト６１およびサブコンタクト６３を介して、Ｐｃｈ−Ｔｒ素子のソース電極２１５とＮｃｈ−Ｔｒ素子のドレイン電極３１５とを接続している。
【００２０】
ウェルコンタクト６１、コンタクト６２，６４およびサブコンタクト６３は同じ工程で形成される。ウェルコンタクト６１、コンタクト６２，６４およびサブコンタクト６３の材料は、タングステンおよび銅などの金属、または導電性不純物をドープしたポリシリコンなどの導電性物質である。
【００２１】
次に、抵抗素子を含む基本セルについて説明する。
【００２２】
ＤＲＡＭ（Dynamic Random Access Memory）には、抵抗分圧によって各種の基準電圧を生成するリファレンス回路が設けられている。リファレンス回路では、基板またはウェルの表面から所定の深さまでの部位に導電性不純物を拡散して形成した抵抗素子が多く使用されている。
【００２３】
拡散層で形成された抵抗素子を含む基本セルの構成について説明する。ここでは、基板上にＭＯＳトランジスタも形成されている場合とする。
【００２４】
図２１Ａは、抵抗素子を含む基本セルの一構成例を示す平面透視図であり、図２１Ｂは図２１Ａに示す基本セルの等価回路である。図２２は図２１Ａに示す線分ＡＢにおける断面図である。
【００２５】
図２２に示すように、Ｐ型導電性の基板（単に「Ｐ基板」と称する）７００の表面から所定の深さまで、抵抗素子およびＭＯＳトランジスタのそれぞれの素子形成領域にＰウェル拡散層が設けられ、Ｐ基板７００の表面には絶縁膜としてゲート酸化膜７１０が設けられている。
【００２６】
図２１Ａおよび図２２に示すように、抵抗素子５００は、Ｎ型導電性不純物の拡散層で形成され、Ｐウェル拡散層６００の表面から所定の深さまでの領域に形成されている。Ｐウェル拡散層６００の周囲にはＮウェル拡散層６０２が形成され、Ｐウェル拡散層６００の側面がＮウェル拡散層６０２で覆われている。図２１Ａに、Ｎウェル拡散層６０２のパターンの外縁６２２ａと内縁６２２ｂを示す。また、図２２に示すように、Ｐウェル拡散層６００の下には、ディープＮウェル拡散層６０４が形成され、Ｐウェル拡散層６００の底面がディープＮウェル拡散層６０４で覆われている。
【００２７】
抵抗素子５００の周囲にはトレンチ酸化膜５５１が形成され、抵抗素子５００の側面がトレンチ酸化膜５５１で覆われている。トレンチ酸化膜５５１の上には、トレンチ酸化膜５５１の平面パターンに沿って、抵抗素子５００の形成領域を囲むように、ダミーパターン５０２が設けられている。このダミーパターン５０２は、上述した２種類のダミーパターンのうちの２つ目に相当し、ＣＭＰ処理による平坦化のためのものである。ダミーパターン５０２は、ＭＯＳトランジスタのゲート電極（不図示）と同一層である。
【００２８】
抵抗素子５００の周辺にダミーパターン５０２を設けているのは、ゲート電極の上に形成した絶縁膜をＣＭＰ処理で研磨する際、他の部位に比べて研磨速度が速くなって膜がえぐれてしまうことを防ぐためである。後述するダミーパターン５０４もダミーパターン５０２と役割は同じである。ダミーパターン５０２、５０４の材料は、ゲート電極（不図示）と同質であるが、ここでは、ポリシリコン層に導電性不純物を拡散したものとする。また、以下では、導電性不純物を拡散したポリシリコン層を単に「ポリシリコン層」と称する。
【００２９】
トレンチ酸化膜５５１の外側には、Ｐ型導電性不純物が拡散されたサブコン拡散層５１２が形成されている。このサブコン拡散層５１２は、Ｐウェル拡散層６００よりも導電性不純物の濃度が高いため、図２２では、「Ｐ＋」と表記している。サブコン拡散層５１２の導電性不純物の濃度を高くしているのは、上層に設けられるプラグとＰウェル拡散層６００との接触抵抗を下げるためである。導電性の種類がＰ基板７００と同じＰウェル拡散層６００にコンタクトを取るための拡散層を、サブコン拡散層と称する。
【００３０】
サブコン拡散層５１２には、その上にゲート酸化膜７１０が形成され、ゲート酸化膜７１０は、両隣に形成されているトレンチ酸化膜よりも膜厚が薄い。ゲート酸化膜７１０を開口すれば、サブコン拡散層５１２を介してＰウェル拡散層６００とコンタクトをとることが可能になることから、サブコン拡散層５１２の形成部位は、本発明の開口パターンに相当する。
【００３１】
サブコン拡散層５１２の周囲にはトレンチ酸化膜５５３が形成され、サブコン拡散層５１２の側面がトレンチ酸化膜５５３で覆われている。トレンチ酸化膜５５３の上には、トレンチ酸化膜５５３の平面パターンに沿って、ダミーパターン５０４が設けられている。トレンチ酸化膜５５３の底面はＮウェル拡散層６０２の途中までの深さなので、Ｐウェル拡散層６００の側面はトレンチ酸化膜５５３とＮウェル拡散層６０２で覆われている。
【００３２】
トレンチ酸化膜５５３の周囲には、Ｎ型導電性不純物が拡散されたウェルコン拡散層５１４が形成されている。このウェルコン拡散層５１４は、Ｎウェル拡散層６０２よりも導電性不純物の濃度が高いため、図２２では、「Ｎ＋」と表記している。ウェルコン拡散層５１４の導電性不純物の濃度を高くしているのは、上層に設けられるプラグとＮウェル拡散層６０２との接触抵抗を下げるためである。Ｎウェル拡散層６０２にコンタクトをとるための拡散層を、ウェルコン拡散層と称する。
【００３３】
ウェルコン拡散層５１４には、その上にゲート酸化膜７１０が形成され、ゲート酸化膜７１０は、両隣に形成されているトレンチ酸化膜よりも膜厚が薄い。ゲート酸化膜７１０を開口すれば、ウェルコン拡散層５１４を介してＮウェル拡散層６０２とコンタクトをとることが可能になることから、ウェルコン拡散層５１４の形成部位は、本発明の開口パターンに相当する。
【００３４】
なお、抵抗素子５００とウェルコン拡散層５１４とについて、Ｎ型導電性不純物の濃度を比較すると、抵抗素子５００の方が低いことから、図２２では、抵抗素子５００を「Ｎ−」と表記し、ウェルコン拡散層５１４を「Ｎ＋」と表記している。
【００３５】
図２１Ａに示すように、長方形パターンの抵抗素子５００の２つの端部のうち一方の端部はコンタクトを介してタングステン配線５３３と接続され、他方の端部はコンタクトを介してタングステン配線５３７と接続されている。また、タングステン配線５３７は、サブコンタクト５２２を介してサブコン拡散層５１２と接続されている。タングステン配線５３１およびタングステン配線５３５のそれぞれはウェルコンタクト５２４を介してウェルコン拡散層５１４と接続されている。サブコンタクト５２２は配線をサブコン拡散層５１２に接続するためのプラグであり、ウェルコンタクト５２４は配線をウェル拡散層５１４に接続するためのプラグである。
【００３６】
タングステン配線５３３の平面パターンは長方形状である。タングステン配線５３７の平面パターンは、長方形状のパターンとサブコン拡散層５１２の平面パターンとが重ね合わされた形状である。ただし、同一層のタングステン配線５３３とタングステン配線５３７が接触しないようにするために、図２１Ａに示すように、サブコン拡散層５１２の平面パターンに対応する配線パターンのうち一部が取り除かれている。
【００３７】
タングステン配線５３１およびタングステン配線５３５は、図２１Ａに示すように、ウェルコン拡散層５１４の平面パターンに対応する配線パターンから、タングステン配線５３７およびタングステン配線５３３のそれぞれと交差する部分が取り除かれた形状である。
【００３８】
図２２に示すように、ゲート酸化膜７１０の上には絶縁膜７１２および絶縁膜７１４が順に積層されている。ダミーパターン５０２およびダミーパターン５０４は、絶縁膜７１２内であって、ゲート酸化膜７１０の上に設けられている。サブコンタクト５２２はゲート酸化膜７１０および絶縁膜７１２を貫通してサブコン拡散層５１２に達している。ウェルコンタクト５２４はゲート酸化膜７１０および絶縁膜７１２を貫通してウェルコン拡散層５１４に達している。絶縁膜７１４内であって、絶縁膜７１２の上に同一層のタングステン配線５３１、５３３、５３５、５３７が設けられている。
【００３９】
抵抗素子５００が基板からのノイズを受けないようにする目的で、抵抗素子５００が形成されたＰウェル拡散層６００と他の素子（例えば、近傍のトランジスタ素子など）が形成されたＰウェル拡散層（不図示）との間にディープＮウェル拡散層６０４を挟み、抵抗素子５００と他の素子のそれぞれのＰウェル拡散層を分離している。このようにして、抵抗素子５００を自素子専用のＰウェル拡散層６００上に配置している。
【００４０】
上記目的のために、必ずＰウェル拡散層６００とはＰＮ逆方向バイアスになるようにディープＮウェル拡散層６０４を高電圧電位に保つ必要がある。ディープＮウェル拡散層６０４に高電圧電位を供給するためにＮウェル拡散層６０２が設けられ、Ｎウェル拡散層６０２に高電圧電位を供給するためにウェルコン拡散層５１４が設けられている。高電圧は、例えば、電源電圧（ＶＤＤ）である。以下では、ＶＤＤ電位を印加する場合で説明する。図２１Ａおよび図２１Ｂに、ＶＤＤ電位が印加される配線を示している。タングステン配線５３１、５３３、５３５のそれぞれにＶＤＤ電位が印加される。
【００４１】
図２１Ａおよび図２２を参照して説明したように、抵抗素子５００の形成領域の中心に抵抗素子５００が配置され、抵抗素子５００の周りにはＰウェル拡散層６００に電位を供給するためのサブコン拡散層５１２が配置され、サブコン拡散層５１２の周りにはＮウェル拡散層６０２およびディープＮウェル拡散層６０４に電位を供給するためのウェルコン拡散層５１４が配置されている。そして、抵抗素子５００とサブコン拡散層５１２の間にはダミーパターン５０２が配置され、サブコン拡散層５１２とウェルコン拡散層５１４の間にはダミーパターン５０４が配置されている。
【００４２】
もし、ダミーパターン５０２、５０４のような、ポリシリコン層によるパターンを抵抗素子５００の周辺に全く配置していなければ、抵抗素子５００の形成領域は、ＭＯＳトランジスタなどのように、ポリシリコン層のパターンが配置された領域と比較して、ポリシリコン層のデータ率が著しく低くなってしまう。この場合、ＣＭＰ処理による平坦化に対して悪い影響を与えてしまうことになる。その問題の発生を防ぐために、抵抗素子５００の周囲にダミーパターン５０２、５０４を配置して、抵抗素子５００の形成領域におけるポリシリコン層のデータ率をＭＯＳトランジスタの形成領域に近づけている。ダミーパターン５０２、５０４の電位はフローティングまたはＶＤＤに保たれている。
【００４３】
近年、半導体装置の集積度の向上に伴って、メモリＬＳＩは記憶容量が増え、システムＬＳＩは搭載機能が増えることで、半導体装置が大規模化している。また、信号処理速度が向上することで、半導体装置が高速化している。大規模化、高速化する半導体装置にとって電源線のノイズが問題になっている。その対策として、異なる電位の電源間に補償容量を設けて電源電圧の変動を抑える方法が、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００４４】
【特許文献１】特開２００６−２５３３９３号公報
【発明の概要】
【発明が解決しようとする課題】
【００４５】
大規模化、高速化により半導体装置で使用される電源電圧は、外部から供給される電源電圧だけでなく、外部から供給される電源電圧を内部回路にて降圧または昇圧して生成された、各種の内部電源電圧が使用されている。そのため、外部から供給される電源電圧以外にも、これらの内部電源電圧のそれぞれについても補償容量が必要となる。補償容量はチップの空きスペースに設けることが望ましいが、補償容量の総量は膨大になり、チップ内の空きスペースだけでは配置スペースを確保できない。
【００４６】
上述のリファレンス回路の例で説明する。リファレンス回路は、アナログ回路で構成されているので、特にノイズの影響を受けやすいという特徴がある。リファレンス回路に供給される電源電圧はチップ内の基準電圧を生成するための元になる電圧であるという点と、リファレンス回路はノイズの影響を受けやすいという点の２つの点を考慮すると、リファレンス回路は、特に、電源ノイズ対策用補償容量の配置が重要であり、そのための配置スペースの確保が必要となっている。
【００４７】
チップ内に補償容量を配置するスペースを確保しようとすると、チップサイズが大きくなってしまう。チップサイズを拡大させないで、チップの空きスペースに可能な範囲で補償容量を配置した場合には、電源線のノイズ対策が不十分で、ノイズが回路特性に悪影響を及ぼす可能性がある。
【００４８】
補償容量を優先してチップサイズを拡大して必要な量の補償容量をチップに設けるか、チップサイズを優先してチップの空きスペースに配置可能な量の補償容量を設けて電源ノイズのリスクを負うか、いずれかを選択する必要に迫られているが、いずれか一方を選択すると他方の問題が顕在化する。
【００４９】
特許文献１には、補償容量の配置スペースを確保できないという問題の対策として、回路セル内に補償容量を配置するための発明が開示されている。しかし、この発明は、補償容量のためのゲートダミーパターンおよびウェルコンタクトまたはサブコンタクトのうち、その回路セルの目的に応じて一番重要だと思われるもの１つを選択して回路セル内に配置するものである。そのため、１つのセル内に補償容量のためのゲートダミーパターンおよびウェルコンタクトまたはサブコンタクトの全てを配置するものではない。
【課題を解決するための手段】
【００５０】
本発明の基本セルは、第１の導電性不純物が拡散された第１のウェル拡散層と、第１のウェル拡散層の上に設けられた絶縁膜と、絶縁膜を貫通する第１のコンタクトを介して第１のウェル拡散層と接続され、第１のウェル拡散層に所定の電位を印加するための第１の配線と、絶縁膜上に設けられた第１のダミーパターンと、第１のダミーパターンに前記所定の電位とは異なる電位を印加するための第２の配線と、第１のウェル拡散層内に設けられ、第１の導電性不純物とは反対の導電性である第２の導電性不純物の拡散層からなるソース電極およびドレイン電極、ならびに第１のダミーパターンと同一層に設けられたゲート電極を含む第１のトランジスタ素子と、を有し、第１のダミーパターン、絶縁膜および第１のウェル拡散層からなる第１の容量素子を有し、基本セルの外形が長方形であり、第１のウェル拡散層の上面の一部に絶縁膜が形成されたアクティブパターンが長方形の２つの長辺と１つの短辺のそれぞれの内縁に辺に沿って設けられ、アクティブパターンの上に絶縁膜を介して第１のダミーパターンが設けられている構成である。
【００５１】
本発明では、ダミーパターンを電極とし、第１のウェル拡散層をもう１つの電極とし、その間の絶縁膜を誘電体とすると、誘電体を２つの電極で挟んだコンデンサが構成される。基本セル内に設けられたダミーパターンを利用したコンデンサにより、ノイズ対策用の補償容量が得られる。
【発明の効果】
【００５２】
本発明によれば、チップサイズが大きくなるのを防ぐとともに、電源ノイズに対する耐性を向上させることができる。
【図面の簡単な説明】
【００５３】
【図１】第１の実施形態の基本セルの一構成例を示す平面透視図である。
【図２】図１に示した基本セルのゲートおよび配線の各レイヤのパターンを示す平面図である。
【図３】図１に示す線分ＡＢにおける断面図である。
【図４】図１に示す線分ＣＤにおける断面図である。
【図５】複数種の基本セルを並べた回路の一構成例を示す平面透視図である。
【図６】基本セル内の各種寸法を説明するための平面透視図である。
【図７】第２の実施形態における基本セルの一構成例を示す平面透視図である。
【図８】図７に示した基本セルの他の構成例を示す平面透視図である。
【図９】第２の実施形態における基本セルの他の構成例を示す平面透視図である。
【図１０】図９に示した基本セルの他の構成例を示す平面透視図である。
【図１１Ａ】第３の実施形態における基本セルの一構成例を示す平面透視図である。
【図１１Ｂ】図１１Ａに示す基本セルの等価回路である。
【図１２Ａ】図１１Ａに示す線分ＣＤにおける断面図である。
【図１２Ｂ】第１アルミ配線の部位における断面構造を示す図である。
【図１３Ａ】図１１Ａに示した基本セルを複数個並べて配置した場合の一構成例を示す平面透視図である。
【図１３Ｂ】図１３Ａに示す構成の等価回路である。
【図１４】実施例２の基本セルのレイアウトを示す平面図である。
【図１５】第４の実施形態の基本セルの一構成例を示す平面透視図である。
【図１６】第４の実施形態の基本セルの他の構成例を示す平面透視図である。
【図１７Ａ】第５の実施形態の基本セルの一構成例を示す平面透視図である。
【図１７Ｂ】図１７Ａに示す基本セルの等価回路である。
【図１８】図１７Ａに示す線分ＣＤにおける断面図である。
【図１９】関連する基本セルの一構成例を示す平面透視図である。
【図２０】図１９に示した基本セルのアクティブ、ゲートおよび配線の各レイヤのパターンを示す平面図である。
【図２１Ａ】抵抗素子を含む基本セルの一構成例を示す平面透視図であり、
【図２１Ｂ】図２１Ａに示す基本セルの等価回路である。
【図２２】図２１Ａに示す線分ＡＢにおける断面図である。
【発明を実施するための形態】
【００５４】
（第１の実施形態）
本実施形態の半導体装置の基本セルの構成を説明する。本実施形態の基本セルはＭＯＳトランジスタを含む構成である。
【００５５】
図１は本実施形態の基本セルの一構成例を示す平面透視図である。図１に示す基本セルはインバータ回路であるが、一部の配線について図に示すことを省略している。図２は図１に示した基本セルのゲートおよび配線の各レイヤのパターンを示す平面図である。図２（ａ）はゲートパターンであり、図２（ｂ）は配線パターンである。アクティブパターンは図２０（ａ）と同様であるため、その説明を省略する。図１９と同様な構成については同一の符号を付し、その詳細な説明を省略する。
【００５６】
なお、図２（ａ）のダミーパターンについては、レイアウト設計の際と同様に矩形パターンを組み合わせて描いている。そのため、パターンに区切り線が引かれている。リソグラフィ工程で使用するマスクにはこれらの区切り線を設けずに描画するので、形成される半導体装置にはこれらの区切り線は現れない。このことは、図２（ｂ）に示す配線パターンについても同様である。
【００５７】
図１に示すように、本実施形態の基本セルの外形は長方形である。本実施形態の基本セルでは、Ｐｃｈ−Ｔｒ素子２１，２２の周りに補償容量素子７１が設けられ、Ｎｃｈ−Ｔｒ素子３１，３２の周りに補償容量素子７３が設けられている。以下に、補償容量素子７１，７３の構成を詳しく説明する。
【００５８】
Ｐｃｈ−Ｔｒ素子領域では、図２（ａ）に示すように、ダミーパターン１２６は、図２０（ｂ）に示したダミーパターン２５ａ、２５ｂ、２６を含む構成である。ダミーパターン１２６のうちダミーパターン２５ａ，２５ｂに相当する部分は、Ｐｃｈ-Ｔｒ素子２１，２２のゲート電極と平行に設けられている。ダミーパターン２６に相当する部分は、短辺側のアクティブパターンとＰｃｈ−Ｔｒ素子２１，２２との間に設けられている。
【００５９】
さらに、本実施形態では、ダミーパターン１２６の一部が図２０（ａ）に示したアクティブパターン４２の上に設けられ、この部分が補償容量素子７１の構成の一部となる。ダミーパターン１２６は、図１に示すコンタクト６６を介して、図２（ｂ）に示す配線５７と接続されている。
【００６０】
Ｎｃｈ−Ｔｒ素子領域では、図２（ａ）に示すように、ダミーパターン１２８は、図２０（ｂ）に示したダミーパターン２７ａ、２７ｂ、２８を含む構成である。ダミーパターン１２８のうちダミーパターン２７ａ，２７ｂに相当する部分は、Ｎｃｈ-Ｔｒ素子３１，３２のゲート電極と平行に設けられている。ダミーパターン２８に相当する部分は、短辺側のアクティブパターンとＮｃｈ−Ｔｒ素子３１，３２との間に設けられている。
【００６１】
さらに、本実施形態では、ダミーパターン１２８の一部が図２０（ａ）に示したアクティブパターン４４の上に設けられ、この部分が補償容量素子７３の構成の一部となる。ダミーパターン１２８は、図１に示すコンタクト６８を介して、図２（ｂ）に示す配線５５と接続されている。
【００６２】
コンタクト６６，６８は、ウェルコンタクト６１およびサブコンタクト６３と同時に形成される。本実施形態では、ゲート電極２１１，２２１，３１１，３２１およびダミーパターン１２６，１２８は、導電性不純物をドープしたポリシリコンで形成されている。
【００６３】
図２（ｂ）に示す配線５５は、図２０（ｃ）に示した配線５１のパターンと比べると、図の右端部分がコンタクト６８を形成する分長くなっている。これに対して、図２（ｂ）に示す配線５７は、図２０（ｃ）に示した配線５３のパターンと比べると、図の左端部分がコンタクト６６を形成する分長くなっている。
【００６４】
図３は図１に示す線分ＡＢにおける断面図であり、図４は図１に示す線分ＣＤにおける断面図である。図３はＰｃｈ−Ｔｒ素子領域における補償容量素子７１の断面を示す。図４はＮｃｈ−Ｔｒ素子領域における補償容量素子７３の断面を示す。
【００６５】
図３に示すように、基板１００の表面から所定の深さまでＮウェル拡散層１０が設けられ、Ｎウェル拡散層１０内のアクティブパターンの外周にトレンチ酸化膜８１が設けられている。Ｎウェル拡散層１０の上にはゲート酸化膜８３が形成され、ゲート酸化膜８３の表面の一部にダミーパターン１２６が設けられている。ダミーパターン１２６の側面および上面を覆う層間絶縁膜８５がゲート酸化膜８３の上に形成され、層間絶縁膜８５の上に配線５５が設けられている。配線５５はその側面および上面が絶縁膜８７で覆われている。
【００６６】
ゲート酸化膜８３のうちダミーパターン１２６で覆われていない部位の下方のＮウェル拡散層１０には、ウェルコンタクト拡散層９１が形成されている。ウェルコンタクト拡散層９１は、Ｎウェル拡散層１０よりもＮ型導電性不純物の濃度が高い。そして、ウェルコンタクト拡散層９１は、層間絶縁膜８５およびゲート酸化膜８３を貫通して設けられたウェルコンタクト６１を介して配線５５と接続されている。
【００６７】
図３に示すように、基本セルの長手方向にアクティブパターン上にダミーパターン１２６とウェルコンタクト６１とが交互に設けられている。なお、ウェルコンタクト拡散層９１は、Ｎｃｈ−Ｔｒ素子３１，３２のソース／ドレイン電極形成工程で同時に形成される。
【００６８】
図４に示すように、基板１００の表面から所定の深さまでＰウェル拡散層８２が設けられ、Ｐウェル拡散層８２内のアクティブパターンの外周にトレンチ酸化膜８１が設けられている。Ｐウェル拡散層８２の上にはゲート酸化膜８３が形成され、ゲート酸化膜８３の表面の一部にダミーパターン１２８が設けられている。ダミーパターン１２８の側面および上面を覆う層間絶縁膜８５がゲート酸化膜８３の上に形成され、層間絶縁膜８５の上に配線５７が設けられている。配線５７はその側面および上面が絶縁膜８７で覆われている。
【００６９】
ゲート酸化膜８３のうちダミーパターン１２８で覆われていない部位の下方のＰウェル拡散層８２には、サブコンタクト拡散層９３が形成されている。サブコンタクト拡散層９３は、Ｐウェル拡散層８２よりもＰ型導電性不純物の濃度が高い。そして、サブコンタクト拡散層９３は、層間絶縁膜８５およびゲート酸化膜８３を貫通して設けられたサブコンタクト６３を介して配線５７と接続されている。
【００７０】
ウェルコンタクト拡散層９１およびサブコンタクト拡散層９３の不純物濃度をウェル拡散層の濃度よりも高くすることで、ウェル拡散層との接触抵抗が低減し、配線から供給される電圧をより供給しやすくなる。
【００７１】
図４に示すように、基本セルの長手方向にアクティブパターン上にダミーパターン１２８とサブコンタクト６３とが交互に設けられている。なお、サブコンタクト拡散層９３は、Ｐｃｈ−Ｔｒ素子２１，２２のソース／ドレイン電極形成工程で同時に形成される。
【００７２】
補償容量素子７１は、ダミーパターン１２６と、ゲート酸化膜８３と、Ｎウェル拡散層１０とを有する構成である。図２０（ａ）に示したアクティブパターン４２の領域に、これら３つの構成からなる容量素子が形成されている。そして、図１を用いて説明したように、ダミーパターン１２６はコンタクト６６を介して配線５７と接続されている。また、図４を用いて説明したように、配線５７はサブコンタクト６３を介してＰウェル拡散層８２と接続されている。そのため、ダミーパターン１２６はＰウェル拡散層８２と同電位になる。
【００７３】
補償容量素子７３は、ダミーパターン１２８と、ゲート酸化膜８３と、Ｐウェル拡散層８２とを有する構成である。図２０（ａ）に示したアクティブパターン４４の領域に、これら３つの構成からなる容量素子が形成されている。そして、図１を用いて説明したように、ダミーパターン１２８はコンタクト６８を介して配線５５と接続されている。また、図３を用いて説明したように、配線５５はウェルコンタクト６１を介してＮウェル拡散層１０と接続されている。そのため、ダミーパターン１２８はＮウェル拡散層１０と同電位になる。
【００７４】
なお、本実施形態の基本セルは、パターンレイアウトとそれに伴って形成される構造に特徴があり、通常の半導体装置の製造技術を用いることで作製可能であるため、本実施形態の基本セルの製造方法についての詳細な説明を省略する。
【００７５】
次に、上述した構成の基本セルによる作用を説明する。
【００７６】
図１に示す基本セルのＮウェル拡散層１０に配線５５を介して所定の電位を印加し、配線５７を介してＰウェル拡散層８２にその電位よりも低い電位を印加する。以下では、２種類の電位のうち高い方の電位を高電位と称し、低い方の電位を低電位と称する。
【００７７】
補償容量素子７１では、ダミーパターン１２６は低電位が印加された電極となり、Ｎウェル拡散層１０は高電位が印加された電極となり、ゲート酸化膜８３は誘電体として機能する。これにより、誘電体を挟む２つの電極からなる平行平板容量素子が複数並列に接続されたものが形成される。補償容量素子７１による容量が、電源電圧の変動を抑えるための、高電位−低電位電源間の補償容量となる。
【００７８】
補償容量素子７３では、ダミーパターン１２８は高電位が印加された電極となり、Ｐウェル拡散層８２は低電位が印加された電極となり、ゲート酸化膜８３は誘電体として機能する。これにより、誘電体を挟む２つの電極からなる平行平板容量素子が複数並列に接続されたものが形成される。この補償容量素子７３による容量が、電源電圧の変動を抑えるための、高電位−低電位電源間の補償容量となる。以下では、平行平板容量素子が形成される部位を、容量素子形成部位と称する。
【００７９】
上述したように、本実施形態では、基本セル内に配置されるゲート酸化膜およびゲートダミーパターンを利用して容量素子をアクティブパターンに設けることで、セルサイズを大きくすることなく、電源ノイズ対策用の補償容量が基本セル内に形成される。ウェル拡散層に電圧を供給するためのコンタクトをアクティブパターンに設けることで、コンタクトおよびゲートダミーパターンのいずれも犠牲にすることなく、これらの構成を全て基本セル内に配置し、かつ、それぞれの機能を発揮させることができる。
【００８０】
基本セルのサイズを増大することなく１つの基本セル内に、ウェル拡散層に電圧を供給するためのコンタクトおよび電源ノイズ対策用の容量素子の構成の一部となるゲートダミーパターンの全てを配置することが可能なので、チップサイズの増大を招くことなく、各種電源に必要な量のノイズ対策用の補償容量を設けることができる。
【００８１】
また、ゲートダミーパターンには、ゲート電極形成時においてゲート長のばらつき低減を目的とするダミーパターンと、層間絶縁膜に対するＣＭＰ処理の際の平坦化を目的とするダミーパターンとを含んでいるため、これらの目的も果たすことが可能である。
【実施例１】
【００８２】
本実施形態の基本セルの応用例を説明する。ここでは、本実施形態の基本セルを含む複数種の基本セルをＸ方向とＹ方向に沿って並べて配置する。
【００８３】
図５は複数種の基本セルを並べた回路の一構成例を示す平面透視図である。図５の横方向をＸ方向とし、縦方向をＹ方向とする。図１に示した基本セルを含めて２種類の基本セルを用いている。図１に示した基本セルは図５に示す基本セル２ａ〜２ｄであり、別の種類のセルは基本セル４ａ、４ｂである。
【００８４】
図５の矢印４０１が示す部位では、基本セル２ａと基本セル２ｃのそれぞれの容量素子形成部位のうち隣り合う部分が重なっている。これと同様に、基本セル４ａ、２ｂと基本セル２ｄ、４ｂの隣り合う部分の容量素子形成部位が重なっている。それに伴って、Ｎウェル拡散層１０ａとＮウェル拡散層１０ｂの一部も重なっている。このように配置することで、Ｘ方向について、矢印４０１の示す重なり分だけ回路面積が縮小される。
【００８５】
また、図５の矢印４０３が示す部位では、基本セル２ｃと基本セル２ｄの隣り合う部分の容量素子形成部位が重なっている。これと同様に、基本セル２ｄと基本セル４ｂ、基本セル２ａと基本セル４ａ、基本セル４ａと基本セル２ｂのそれぞれについても隣り合う部分の容量素子形成部位が重なっている。このように配置することで、Ｙ方向についても、回路面積が縮小される。
【００８６】
複数の基本セルを並べて配置する場合、隣接する基本セルの容量素子形成部位を重ねて、隣接する基本セルに容量素子を共用させることで、回路の占める面積を縮小することが可能となる。
【００８７】
次に、図５に示したように基本セルをＸ方向とＹ方向に沿って並べる場合において、基本セル内の各種寸法について説明する。図６は基本セル内の各種寸法を説明するための平面透視図である。ここでは図１に示した基本セルを用いる。また、図６の座標軸は図５に対応している。
【００８８】
図５では、隣接する基本セルの容量素子形成部位を重ねて配置した。この場合、図６に示す、基本セルの長手方向の長さＥ、その長手方向におけるＰｃｈ−Ｔｒ素子領域の長さＧ、およびその長手方向におけるＮｃｈ−Ｔｒ素子領域の長さＨを、配置する基本セルの全ての種類について統一させておくことが望ましい。そして、基本セルのＹ方向の長さＦを、所定の基本長の整数倍にしている。基本長は、例えば、１．２μｍである。
【００８９】
また、隣接する基本セルが容量素子形成部位を共用できるようにするには、隣接する基本セルで重なり部分におけるウェルコンタクトまたはサブコンタクトおよびダミーパターンを一致させておく必要がある。このことを、セル上側の内縁について図６で説明すると、ダミーパターン１２６のうち容量素子の一部である容量電極部１２６ａのピッチを同一にし、ウェルコンタクト６１のピッチも同一にする。そして、それらのピッチを同じ値のＪにしている。このＪの値が上記所定の基本長に相当する。
【００９０】
ここでは、Ｐｃｈ−Ｔｒ素子領域側のセル内縁について説明したが、Ｎｃｈ−Ｔｒ領域側のセル内縁の容量電極部１２８ａおよびサブコンタクト６３のそれぞれのピッチについても同様である。
【００９１】
また、図６のセル左右のそれぞれの内縁にＸ方向に沿って配置するウェルコンタクト６１のピッチを一定にし、サブコンタクト６３のピッチも一定にしている。Ｘ方向に沿って配置する容量電極部１２６ｂ、１２８ｂについても、それぞれピッチを一定にしている。そして、ウェルコンタクト６１ａおよびコンタクト６８の距離と、サブコンタクト６３ａおよびコンタクト６６の距離を同等にしている。
【００９２】
本実施例では、ウェルコンタクト、サブコンタクトおよびゲートダミーパターンを基本セル内に配置しても、基本セルのサイズを増大することなく、異なる電圧の電源間に容量を形成することができる。
【００９３】
１つのチップに搭載される基本セルの数は、チップの規模やマスクレイアウト設計仕様によって異なるが、ここでは、数百〜数千個の場合を考えてみる。１つの基本セル内に形成できる容量は小さいものであるが、基本セルが数百〜数千個も搭載されれば、総容量は大きなものとなり、各種電源に必要な量の電源ノイズ対策用の補償容量を、チップサイズの増大を招くことなくチップ内に設けることができる。
【００９４】
特許文献１においては、回路セル内に補償容量、ウェルコンタクトおよびサブコンタクトを含むコンタクト、またはゲートダミーパターンのうち、その基本セルの回路目的から一番重要だと思われるもの１つを選択して配置するものであった。本実施形態では、基本セル内に、補償容量、ウェルコンタクト、サブコンタクト、およびゲートダミーパターンの全てを設けることが可能である。よって、これらの構成のうちいずれかのパターンを設けることで他のパターンを設けることができなくなるということを防ぎ、製品の信頼性向上を図ることができる。
【００９５】
（第２の実施形態）
本実施形態は、第１の実施形態で説明した基本セルをベースにした他の構成例である。なお、本実施形態では、図１に示した基本セルと異なる点について説明し、同様な構成についての説明を省略する。また、第１の実施形態と同様な構成については同一の符号を付す。
【００９６】
補償容量素子のパターンは、図１に示した基本セルの場合に限られない。基本セル内に配置されたアクティブパターンとゲート電極のダミーパターンとをゲート酸化膜を介して重ねることで、ゲート酸化膜を誘電体とする平行平板容量素子を構成可能なパターンであれば、補償容量素子のパターンはどのような形状でもよい。以下に、いくつかの例を説明する。
【００９７】
図７は本実施形態における基本セルの一構成例を示す平面透視図である。図７に示す基本セルは、図１に示した基本セルと比べて、セルの内縁のアクティブパターンに接続されるウェルコンタクトおよびサブコンタクトの数を減らし、その分ダミーパターンとウェル拡散層の重なり面積を大きくしたものである。
【００９８】
図７に示す構成例では、アクティブパターン４２に接続するウェルコンタクト６１の数を、図１に示した場合の１０個よりも６個減らして４個にしている。そして、コンタクトを取り除いた分の空きスペースにダミーパターン２６１を拡大させている。これと同様に、アクティブパターン４４に接続するサブコンタクト６３の数を図１の場合の１０個から４個に減らし、コンタクトを取り除いた分の空きスペースにダミーパターン２８１を拡大させている。このようにして、ダミーパターンとウェル拡散層との対向面積を大きくすることで、図１に示した場合よりも補償容量の容量値が大きくなる。
【００９９】
しかし、図７に示すようなパターンを用いた場合、ゲートパターンのデータ率が大きくなり過ぎて、ＣＭＰ処理による平坦化を悪化させてしまうことが考えられる。この問題を回避するために、図７に示した基本セルの構成を次のようにしてもよい。
【０１００】
図８は図７に示した基本セルの他の構成例を示す平面透視図である。図７に示したダミーパターン２６１にスリット３６１を設け、図８に示すようなダミーパターン２６３のようにすることでゲートパターンのデータ率が小さくなる。Ｎｃｈ−Ｔｒ素子領域側も同様に、スリット３８１が形成されたダミーパターン２８３を設けることで、ゲートパターンのデータ率が小さくなる。さらに、スリット３６１，３８１の面積を調整することで、ゲートパターンのデータ率を調整することも可能である。
【０１０１】
ＣＭＰに適した、ゲートパターンのデータ率は、拡散プロセスによって異なるが、チップ全体を２０μｍ程度のスクエアに分割したとき、各スクエア内で２５〜９５％の範囲が望ましい。
【０１０２】
次に、図１に示した基本セルよりも補償容量の値を大きくした別の基本セルを説明する。
【０１０３】
図９は本実施形態における基本セルの他の構成例を示す平面透視図である。図９に示す基本セルは、図１に示した基本セルの場合よりも、Ｐｃｈ−Ｔｒ素子のゲート幅を短くし、Ｎｃｈ−Ｔｒ素子と同等にしている。ゲート幅を短くすることで、図２０示したダミーパターン２６の領域の面積が広くなる。
【０１０４】
また、Ｐｃｈ−Ｔｒ素子領域におけるアクティブパターンを矢印４１２から矢印４１１まで広げて、アクティブパターン４６とする。図９では、図２０に示したダミーパターン２６がアクティブパターン４６とゲート酸化膜８３を介して重なり、ダミーパターン２６５とＮウェル拡散層１０との対向面積が図１に示した基本セルよりも拡大する。同様にして、Ｎｃｈ−Ｔｒ素子領域におけるアクティブパターンを矢印４１４から矢印４１３まで広げてアクティブパターン４８とする。ダミーパターン２８５とＰウェル拡散層との対向面積が図１に示した基本セルよりも拡大する。
【０１０５】
このようにして、図１に示した場合よりも、基本セルの補償容量の値が大きくなる。なお、図９ではＰｃｈ−Ｔｒ素子のゲート幅を図１に示す場合よりも小さくしたが、ゲート幅は図１に示す場合と同じであってもよい。
【０１０６】
図９に示すようにアクティブパターンの面積を広げる場合、広げた面積の全てを補償容量素子に割り当てるのではなく、広げた面積の一部にコンタクトを設けてもよい。以下にその場合の例を説明する。
【０１０７】
図１０は図９に示した基本セルの他の構成例を示す平面透視図である。
【０１０８】
図９に示したダミーパターン２６５に対してＰｃｈ-Ｔｒ素子に近い領域の一部を取り除き、図１０に示すようなダミーパターン２６７とする。そして、ダミーパターンの一部を取り除いた部位にウェルコンタクト６１ａ，６１ｂを設けている。同様にして、図９に示したダミーパターン２８５に対してＮｃｈ-Ｔｒ素子に近い領域の一部を取り除き、図１０に示すようなダミーパターン２８７とする。そして、ダミーパターンの一部を取り除いた部位にウェルコンタクト６３ａ，６３ｂを設けている。
【０１０９】
このようにして、Ｎウェル拡散層１０およびＰウェル拡散層に電位を供給するためのコンタクトを増やすことにより、Ｎウェル拡散層１０およびＰウェル拡散層の電位がより安定し、ラッチアップ耐性が向上する。
【０１１０】
なお、上述した第１および第２の実施形態では、基本セルはＮｃｈ−Ｔｒ素子とＰｃｈ-Ｔｒ素子が２つずつ設けられていたが、それぞれ１つずつであってもよい。基本セルをＰｃｈ−Ｔｒ素子領域およびＮｃｈ−Ｔｒ素子領域を含む構成として説明したが、少なくともいずれか一方の素子領域を含むセルであってもよい。
【０１１１】
また、補償容量素子の誘電体にゲート酸化膜を用いたが、その他の絶縁膜であってもよい。また、基本セルがインバータ回路（ＩＮＶ）の場合で説明したが、基本セルはＮＡＮＤおよびＮＯＲなどの他の論理回路であってもよい。
【０１１２】
（第３の実施形態）
本実施形態の半導体装置の基本セルの構成を説明する。本実施形態の基本セルは抵抗素子を含む構成である。図２１Ａおよび図２２に示した構成と同様な構成については同一の符号を付し、その詳細な説明を省略する。本実施形態では、抵抗素子がＮ型拡散層の場合で説明する。
【０１１３】
図１１Ａは本実施形態における基本セルの一構成例を示す平面透視図であり、図１１Ｂは図１１Ａに示す構成の等価回路である。図１２Ａは図１１Ａに示す線分ＣＤにおける断面図である。
【０１１４】
本実施形態の基本セルには、図１１Ａに示すように、図２１Ａに示したダミーパターン５０４の外周に複数の拡大部５０５を追加したパターンであるダミーパターン５０６が設けられている。ダミーパターン５０６は、例えば、図に示さないトランジスタ素子のゲート電極と同一層に形成され、ＣＭＰ処理の際の平坦化のためのダミーパターンに相当する。ダミーパターン５０６の拡大部５０５は、図１２Ａに示すように、Ｎウェル拡散層６０２の上にゲート酸化膜７１０を介して形成されている。ダミーパターン５０６の拡大部５０５およびＮウェル拡散層６０２を電極とし、ゲート酸化膜７１０を絶縁膜とすると、絶縁膜が２つの電極で挟まれた構成が形成されていることになる。
【０１１５】
ウェルコン拡散層５１４およびＮウェル拡散層６０２にＶＤＤ電位を印加し、ＶＤＤ電位に比べて低い電位である低電圧電位（以下では、低電圧電位を接地電位ＶＳＳとする）をダミーパターン５０６に印加すると、ダミーパターン５０６の拡大部５０５、Ｎウェル拡散層６０２およびゲート酸化膜７１０により、ゲート酸化膜７１０を誘電体とする平行平板コンデンサが構成される。この平行平板コンデンサの容量が電源電圧の変動を抑える目的のＶＤＤ−ＶＳＳ電源間の補償容量となる。つまり、この平行平板コンデンサが電源ノイズ対策用の補償容量素子となる。
【０１１６】
図２２に示した絶縁膜７１４の上には第１アルミ配線５４０が設けられている。第１アルミ配線５４０と称するのは、絶縁膜７１４よりも上層に設けられる配線のうち第１層目の配線であることと、導電性材料がアルミニウムであることの２つの特徴を有しているからである。ここでは、導電性材料をアルミニウムとしているが、銅やタングステンなど他の金属でもよい。ダミーパターン５０６へのＶＳＳ電位の供給は、図１１Ａに示すように、第１アルミ配線５４０、コンタクト５２６、タングステン配線５３９およびコンタクト５２８を介して行われる。以下に、これらの構成の接続関係を、断面構造図を参照して説明する。
【０１１７】
図１２Ｂは第１アルミ配線５４０の部位における断面構造を示す図である。図１２Ｂに示すように、導電性プラグからなるコンタクト５２６が絶縁膜７１２に設けられ、タングステン配線５３９およびコンタクト５２８が絶縁膜７１４に設けられている。ダミーパターン５０６はコンタクト５２６を介してタングステン配線５３９と接続されている。第１アルミ配線５４０はコンタクト５２８を介してタングステン配線５３９と接続されている。タングステン配線５３９は、ダミーパターン５０６と第１アルミ配線５４０との電気的接続を中継するパッドの役割を果たしている。
【０１１８】
上述の構成により、図１１Ｂの等価回路に示すように、ＶＤＤ電位が供給されるタングステン配線５３１、５３５と、ＶＳＳ電位が供給される第１アルミ配線５４０との間に補償容量素子７５０が設けられている。
【０１１９】
なお、図１１Ａでは、拡大したパターンを説明するためにダミーパターン５０４および拡大部５０５を区別するための境界線をダミーパターン５０６に引いているが、実際に作製されるパターンに境界線は設けられていない。また、拡大部５０５の外縁がディープＮウェル拡散層６０４と一致しているが、必ずしも一致させる必要はない。
【０１２０】
また、ダミーパターン５０４の外周を一様に拡大せず、ウェルコン拡散層５１４の上にダミーパターンのない部位を設けているのは、図１２Ａに示すように、タングステン配線５３５とウェルコン拡散層５１４とを接続するためのウェルコンタクト５２４を設けるためである。これにより、ウェルコンタクト５２４とダミーパターン５０６とが電気的に絶縁され、補償容量素子の２つの電極の絶縁性が保たれる。
【０１２１】
本実施形態の基本セルでは、抵抗素子を含むセルの領域内に配置されたダミーパターンのうち、サブコン拡散層５１２とウェルコン拡散層５１４の間に配置したダミーパターンの一部を外側に拡大してウェルコン拡散層５１４上にゲート酸化膜７１０を介して重ねている。この構成により、ＶＤＤ電位が供給されるウェルコン拡散層５１４、およびＶＳＳ電位が供給されるダミーパターン５０６のそれぞれを電極とし、ゲート酸化膜７１０を誘電体とする平行平板コンデンサが形成され、このコンデンサの容量が電源電圧の変動を抑える目的のＶＤＤ−ＶＳＳ電源間の補償容量となる。
【０１２２】
また、ダミーパターン５０６にＶＳＳ電位を与えるためには、基本セルの領域のどこかにＶＳＳ電位の配線を設ける必要があるが、通常、抵抗素子はノイズに弱い。そのため、基本セルの上層に設けられる、第２アルミ配線および第３アルミ配線等の信号配線から抵抗素子へのノイズを遮断する必要がある。そのノイズを遮断するための、ＶＳＳ電位に固定された第１アルミ配線によるシールドで抵抗素子が覆われているか、または、抵抗素子上に信号線を配置することを避ける場合が多い。このような配線レイアウトを考慮すると、ＶＳＳ電位に固定された第１アルミ配線をダミーパターン５０６に接続するための接続構成を設けることは容易であり、この接続構成を設けることはチップにとってデメリットにはならない。
【０１２３】
背景技術の欄で述べたように、ＤＲＡＭにおいて抵抗素子は、抵抗分圧により各種の基準電圧を生成するリファレンス回路に多く使用されている。リファレンス回路はアナログ回路で構成されているので、特にノイズの影響を受けやすい特徴を持っており、リファレンス回路に使用される電源には特に電源ノイズ対策用補償容量の配置が重要となる。また、補償容量を配置する場所は、抵抗素子などの回路素子から離れた空きスペースに配置するよりは、回路素子近傍に配置する方がよりノイズ対策としての効果を発揮できる。
【０１２４】
本実施形態は、抵抗素子の領域内に配置されているウェルコン拡散層と、ＣＭＰ処理のためのダミーパターンとを利用して、抵抗素子を含む基本セルのサイズの増大を招くことなく、電源ノイズ対策用の補償容量を形成できる。
【０１２５】
基本セルの全体の大きさを変えずに形成可能な容量素子の容量値には限度があるが、通常、ＤＲＡＭにおいて、拡散層による抵抗素子は、ある程度の数（５０個程度）並べて配置され、かつ、ある程度の数並べて配置された構成がチップ内に数箇所存在する。そのため、チップ全体における容量の総量としては大きな値となり、補償容量としての効果が十分に得られる。また、補償容量素子を回路素子の近傍に配置することが可能であり、ノイズ対策としての効果をより発揮できる。
【実施例２】
【０１２６】
本実施例は、図１１Ａに示した基本セルを複数並べて配置したものである。第３の実施形態で説明した、抵抗素子を含む基本セルを図１１Ａに示したように単独で配置して使用することも可能であるが、通常、ＤＲＡＭの回路において抵抗素子は複数個並べて使用されることが多い。
【０１２７】
図１３Ａは図１１Ａに示した基本セルを複数個並べて配置した場合の一構成例を示す平面透視図である。図１３Ａに示す２軸を基準にして、４つ（２行×２列）の基本セル１００１ａ〜１００１ｄが並べて配置されている。抵抗素子５００ａ、５００ｂ、５００ｃ、５００ｄが順に直列に接続されている。基本セル１００１ａ〜１００１ｄを並べて配置する際、隣接するウェルコン拡散層の部位を重ねて配置している。このことを、図を参照して説明する。
【０１２８】
基本セル１００１ａおよび基本セル１００１ｂは、図１３Ａの矢印Ｐで示される、ウェルコン拡散層、ゲート酸化膜およびダミーパターンからなる補償容量素子を供用している。基本セル１００１ｃおよび基本セル１００１ｄは、図１３Ａの矢印Ｑで示される、ウェルコン拡散層、ゲート酸化膜およびダミーパターンからなる補償容量素子を供用している。また、基本セル１００１ａおよび基本セル１００１ｄは、図１３Ａの矢印Ｒで示される、ウェルコン拡散層、ゲート酸化膜およびダミーパターンからなる補償容量素子を供用している。基本セル１００１ｂおよび基本セル１００１ｃは、図１３Ａの矢印Ｓで示される、ウェルコン拡散層、ゲート酸化膜およびダミーパターンからなる補償容量素子を供用している。
【０１２９】
基本セル１００１ａ〜１００１ｄのそれぞれのダミーパターン５０６が電気的に接続されている。４つのダミーパターン５０６が１つに接続された集合ダミーパターンは、コンタクト、タングステン配線およびコンタクトを介して第１アルミ配線５４１と接続されている。図１３Ａに示す例では、基本セル１００１ｃと基本セル１００１ｄのそれぞれに設けられたコンタクト５２６、タングステン配線５３９およびコンタクト５２８を介して、集合ダミーパターンは第１アルミ配線５４１と接続されている。図１３Ｂに示すように、各基本セルの補償容量素子が第１アルミ配線５４１で接続されている。
【０１３０】
図１３Ａに示したように、複数の基本セル１００１ａ〜１００１ｄを配置可能にするために、本実施例では、基本セルの周辺でＸ軸およびＹ軸のそれぞれに対して基本セルをミラー配置しても、隣接する基本セル同士の重なり部分の形状が同じになるようにしている。
【０１３１】
図１４は本実施例の基本セルのレイアウトを示す平面図である。図１４に示すように、基本セル１００１のＸ軸方向の長さ（短辺長）ＧとＹ軸方向の長さ（長辺長）Ｈのそれぞれのサイズを２で割り切れる値にしている。長さＧを２で割った長さを「Ｉ」と示し、長さＨを２で割った長さを「Ｊ」と示している。
【０１３２】
また、隣接する基本セル同士の一部をミラー配置で重ねても、ウェルコン拡散層に所定の電位を供給するためのコンタクトと補償容量素子のそれぞれを形成可能にするために、ウェルコン拡散層にゲート酸化膜を介して重なるダミーパターン５０６について、Ｘ軸方向の長さＧの２分の１中心線を軸として左右の形状（図１４に示す長さＩの２つの形状）を対称にしている。同様の理由で、ダミーパターン５０６について、基本セルのＹ軸方向の長さＨの２分の１中心線を軸として上下の形状（図１４に示す長さＪの２つの形状）を対称にしている。
【０１３３】
本実施例では、第３の実施形態で説明した基本セルを複数設け、基本セルの領域内に配置されているウェルコン拡散層とダミーパターンを隣接する基本セル同士で重ねて配置している。そして、そのダミーパターンにウェルコン拡散層とは逆の低電圧電位（例えば、ＶＳＳ）を与えてことにより、ＶＤＤ−ＶＳＳ電源電圧間にノイズ対策用の補償容量が形成される。図２１Ａに示した基本セルのサイズを増大することなく、また、基本セルに設けられたウェルコン拡散層およびダミーパターンのそれぞれの機能を損なうことなく、それらを利用して、電源ノイズ対策用の補償容量を形成できる。
【０１３４】
（第４の実施形態）
本実施形態の基本セルは、第３の実施形態で説明した基本セルに比べて、補償容量素子の容量を大きくした構成である。なお、本実施形態を説明するための図面において、第３の実施形態で説明した基本セルと同様な構成については同一の符号を付し、その詳細な説明を省略する。
【０１３５】
第３の実施形態で説明した基本セル以外であっても、ウェルコン拡散層とダミーパターンとをゲート酸化膜を介して重ねることにより、ゲート酸化膜を誘電体とする平行平板コンデンサを形成できれば、ダミーパターンはどのような形状でもよい。
【０１３６】
図１５は本実施形態の基本セルの一構成例を示す平面透視図である。図１５に示すように、図１１Ａに示したタングステン配線５３１に比べて配線長の短いタングステン配線５３２を、タングステン配線５３１の代わりに配置している。また、タングステン配線５３２とウェルコン拡散層５１４とを接続するウェルコンタクト５２４の数を９から４に減らしている。タングステン配線長を短くし、かつ、ウェルコンタクトの数を減らすことで、その分ウェルコン拡散層５１４とダミーパターン５０７との重なり面積を大きくしている。
【０１３７】
また、図１１Ａに示したタングステン配線５３５に比べて配線長の短いタングステン配線５３４を、タングステン配線５３５の代わりに配置している。タングステン配線５３４とウェルコン拡散層５１４とを接続するウェルコンタクト５２４の数を９から４に減らしている。タングステン配線長を短くし、かつ、ウェルコンタクトの数を減らすことで、その分ウェルコン拡散層５１４とダミーパターン５０７との重なり面積を大きくしている。
このようにして、補償容量を大きくしている。
【０１３８】
図１６は本実施形態の基本セルの他の構成例を示す平面透視図である。図１６は、図１５に示した構成に比べて、補償容量をさらに大きくしたものである。
【０１３９】
図１６に示すように、図１５に示したタングステン配線５３２の代わりに、基本セルの短辺長に相当するタングステン配線５３６を配置している。また、タングステン配線５３６とウェルコン拡散層５１４とを接続するウェルコンタクト５２４の数を図１５の場合の４から２に減らし、ウェルコンタクト５２４を基本セルの角部の２箇所のみに設けている。タングステン配線長を短くし、かつ、ウェルコンタクトの数を減らすことで、その分ウェルコン拡散層５１４とダミーパターン５０８との重なり面積をさらに大きくしている。
【０１４０】
また、図１６に示すように、図１５に示したタングステン配線５３４の代わりに、基本セルの短辺長に相当するタングステン配線５３８を配置している。また、タングステン配線５３８とウェルコン拡散層５１４とを接続するウェルコンタクト５２４の数を図１５の場合の４から２に減らし、ウェルコンタクト５２４を基本セルの角部の２箇所のみに設けている。タングステン配線長を短くし、かつ、ウェルコンタクトの数を減らすことで、その分ウェルコン拡散層５１４とダミーパターン５０８との重なり面積をさらに大きくしている。
【０１４１】
本実施形態では、電源ノイズ対策用の補償容量の値をより大きくすることができ、ノイズに対する耐性が向上する。
【０１４２】
（第５の実施形態）
第３から第４の実施形態では、基本セルに含まれる抵抗素子がＮ型導電性の拡散層の場合について説明したが、本実施形態は、抵抗素子がＰ型導電性の拡散層の場合である。
【０１４３】
本実施形態の基本セルの構成を説明する。図１７Ａは本実施形態における基本セルの一構成例を示す平面透視図であり、図１７Ｂは図１７Ａに示す構成の等価回路である。図１８は図１７Ａに示す線分ＣＤにおける断面図である。なお、図２１Ａ、図２２、図１１Ａに示した構成と同様な構成については同一の符号を付し、その詳細な説明を省略する。
【０１４４】
Ｎ型導電性の基板（単に「Ｎ基板」と称する）９００の表面から所定の深さまで、抵抗素子およびＭＯＳトランジスタのそれぞれの素子形成領域にＮウェル拡散層（不図示）が設けられ、Ｎ基板７００の表面には絶縁膜としてゲート酸化膜７１０が設けられている。
【０１４５】
図１７Ａに示すように、抵抗素子８００は、Ｐ型導電性不純物の拡散層で形成され、Ｎウェル拡散層（不図示）の表面から所定の深さまでの領域に形成されている。Ｎウェル拡散層の周囲にはＰウェル拡散層９０２が形成され、Ｎウェル拡散層の側面がＰウェル拡散層９０２で覆われている。図１７Ａに、Ｐウェル拡散層９０２のパターンの外縁９２２ａと内縁９２２ｂを示す。また、Ｎウェル拡散層の下には、ディープＰウェル拡散層９０４が形成され、Ｎウェル拡散層の底面がディープＰウェル拡散層９０４で覆われている。さらに、図１８に示すように、ディープＰウェル拡散層９０４はＰウェル拡散層９０２の底面と接触している。
【０１４６】
抵抗素子８００の周囲には図２２に示したトレンチ酸化膜５５１が形成され、抵抗素子８００の側面がトレンチ酸化膜５５１で覆われている。トレンチ酸化膜５５１の上には、トレンチ酸化膜５５１の平面パターンに沿って、抵抗素子８００の形成領域を囲むように、ダミーパターン５０２が設けられている。
【０１４７】
図２２に示したトレンチ酸化膜５５１の外側には、Ｎ型導電性不純物が拡散されたサブコン拡散層８１２が形成されている。このサブコン拡散層８１２は、Ｎウェル拡散層（不図示）よりも導電性不純物の濃度が高い。サブコン拡散層８１２の導電性不純物の濃度を高くしているのは、上層に設けられたサブコンタクト８２２と下層に設けられたＮウェル拡散層との接触抵抗を下げるためである。サブコン拡散層８１２の周囲には図２２に示したトレンチ酸化膜５５３が形成され、サブコン拡散層８１２の側面がトレンチ酸化膜５５３で覆われている。
【０１４８】
トレンチ酸化膜５５３の周囲には、Ｐ型導電性不純物が拡散されたウェルコン拡散層８１４が形成されている。このウェルコン拡散層８１４は、Ｐウェル拡散層９０２よりも導電性不純物の濃度が高いため、図１８では、「Ｐ＋」と表記している。ウェルコン拡散層８１４の導電性不純物の濃度を高くしているのは、上層に設けられたウェルコンタクト８２４と下層に設けられたＰウェル拡散層９０２との接触抵抗を下げるためである。
【０１４９】
本実施形態の基本セルには、図１７Ａに示すように、図２１Ａに示したダミーパターン５０４の外周に複数の拡大部を追加したダミーパターン５０６が設けられている。ダミーパターン５０６の拡大部は、図１７Ａに示すように、Ｐウェル拡散層９０２の上にゲート酸化膜７１０を介して形成されている。図１８に示すように、ダミーパターン５０６の拡大部およびＰウェル拡散層９０２を電極とし、ゲート酸化膜７１０を絶縁膜とすると、絶縁膜が２つの電極で挟まれた構成が形成されていることになる。
【０１５０】
ウェルコン拡散層８１４およびＰウェル拡散層９０２にＶＳＳ電位を印加し、ダミーパターン５０６にＶＤＤ電位を印加すると、ダミーパターン５０６、Ｐウェル拡散層９０２およびゲート酸化膜７１０により、ゲート酸化膜７１０を誘電体とする平行平板コンデンサが構成される。この平行平板コンデンサの容量が電源電圧の変動を抑える目的のＶＤＤ−ＶＳＳ電源間の補償容量となる。つまり、この平行平板コンデンサが電源ノイズ対策用の補償容量素子となる。
【０１５１】
上述の構成により、図１７Ｂの等価回路に示すように、ＶＳＳ電位が供給されるタングステン配線５３１、５３５と、ＶＤＤ電位が供給される第１アルミ配線５４０との間に補償容量素子８５０が設けられている。
【０１５２】
なお、図１７Ａでは、拡大部を識別しやすくするためにダミーパターン５０６に境界線を引いているが、実際に作製されるパターンに境界線は設けられていない。また、拡大部の外縁がディープＰウェル拡散層９０４と一致しているが、必ずしも一致させる必要はない。
【０１５３】
また、図１１Ａに示したダミーパターン５０４の外周を一様に拡大せず、ウェルコン拡散層８１４の上にダミーパターンのない部位を設けているのは、図１８に示すように、タングステン配線５３５とウェルコン拡散層８１４とを接続するためのウェルコンタクト８２４を設けるためである。これにより、ウェルコンタクト８２４とダミーパターン５０６とが電気的に絶縁され、補償容量素子の２つの電極の絶縁性が保たれる。
【０１５４】
本実施形態の基本セルは、抵抗素子がＰ型導電性の拡散層であっても、第３の実施形態と同様な効果が得られる。なお、本実施形態で説明した基本セルに対して、実施例２および第４の実施形態のそれぞれを適用してもよい。
【符号の説明】
【０１５５】
１０、６０２    Ｎウェル拡散層
２１、２２    Ｐｃｈ−Ｔｒ素子
３１、３２    Ｎｃｈ−Ｔｒ素子
５２、５５、５７    配線
６１、５２４    ウェルコンタクト
６３、５２２    サブコンタクト
７１、７３、７５０、８５０    補償容量素子
１２６、１２８、５０４、５０６    ダミーパターン
５００、８００    抵抗素子
５１２    サブコン拡散層
５１４    ウェルコン拡散層
５３１、５３３、５３５、５３７、５３９    タングステン配線
５４０    第１アルミ配線
６０４    ディープＮウェル拡散層
７１０    ゲート酸化膜
【図１】
0005590802.tif 000002
【図２】
0005590802.tif 000003
【図３】
0005590802.tif 000004
【図４】
0005590802.tif 000005
【図５】
0005590802.tif 000006
【図６】
0005590802.tif 000007
【図７】
0005590802.tif 000008
【図８】
0005590802.tif 000009
【図９】
0005590802.tif 000010
【図１０】
0005590802.tif 000011
【図１１Ａ】
0005590802.tif 000012
【図１１Ｂ】
0005590802.tif 000013
【図１２Ａ】
0005590802.tif 000014
【図１２Ｂ】
0005590802.tif 000015
【図１３Ａ】
0005590802.tif 000016
【図１３Ｂ】
0005590802.tif 000017
【図１４】
0005590802.tif 000018
【図１５】
0005590802.tif 000019
【図１６】
0005590802.tif 000020
【図１７Ａ】
0005590802.tif 000021
【図１７Ｂ】
0005590802.tif 000022
【図１８】
0005590802.tif 000023
【図１９】
0005590802.tif 000024
【図２０】
0005590802.tif 000025
【図２１Ａ】
0005590802.tif 000026
【図２１Ｂ】
0005590802.tif 000027
【図２２】
0005590802.tif 000028