(57)【特許請求の範囲】
【請求項１】
光源から光が照射されるゲート電極膜と、
前記ゲート電極膜の、前記光源側との反対側に、絶縁膜を介して形成される半導体膜と、
前記半導体膜に電気的に接続して形成される第１及び第２の電極膜と、
前記ゲート電極膜と同一層に形成されるとともに、前記ゲート電極膜と電気的に遮断される第１の遮光膜と、
を備える薄膜トランジスタであって、
前記第１の遮光膜は、前記半導体膜の一部と前記光の照射方向から見て重なり合うとともに、前記第１の電極膜の少なくとも一部と、前記光の照射方向から見て重なり合い、
前記第１の遮光膜と前記ゲート電極膜との間にある第１隙間領域は、前記第１の電極膜と、前記光の照射方向から見て重なり合わない、
ことを特徴とする薄膜トランジスタ。
【請求項２】
前記第１の電極膜は、前記光の照射方向から見て、前記ゲート電極膜と離間して配置される、
ことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記第１の電極膜と前記ゲート電極膜との間にある第２隙間領域は、前記第１隙間領域より、広い、
ことを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項４】
前記第１の電極膜の少なくとも一部は、前記半導体膜と電気的接続をなすコンタクト表面を、含んでいる、
ことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項５】
前記第１の電極膜と、前記第１の遮光膜とは、電気的に接続されている、
ことを特徴とする請求項１乃至請求項４のいずれかに記載の薄膜トランジスタ。
【請求項６】
前記第１の電極膜は、前記第１の遮光膜とは、直接接している、
ことを特徴とする請求項５に記載の薄膜トランジスタ。
【請求項７】
前記ゲート電極膜と同一層に形成されるとともに、前記ゲート電極膜と電気的に遮断される第２の遮光膜を、さらに備え、
前記第２の遮光膜は、前記半導体膜の一部と前記光の照射方向から見て重なり合うとともに、前記第２の電極膜の少なくとも一部と、前記光の照射方向から見て重なり合う、
ことを特徴とする請求項１乃至請求項６のいずれかに記載の薄膜トランジスタ。
【請求項８】
前記半導体膜は、非晶質シリコンからなる、
ことを特徴とする請求項１乃至請求項７のいずれかに記載の薄膜トランジスタ。
【請求項９】
前記半導体膜は、微結晶シリコンからなる、
ことを特徴とする請求項１乃至請求項７のいずれかに記載の薄膜トランジスタ。
【請求項１０】
請求項１乃至請求項９のいずれかに記載の薄膜トランジスタを備える表示装置。
【請求項１１】
請求項７に記載の薄膜トランジスタと、
前記第１の電極膜と電気的に接続される、画素電極と、
前記画素電極と対向して配置される、共通電極と、
を備える表示装置であって、
前記第１の遮光膜の一部は、前記共通電極と、前記光の照射方向から見て重なり合い、
前記第２の遮光膜は、前記共通電極と、前記光の照射方向から見て重なり合う、
ことを特徴とする、表示装置。
【請求項１２】
液晶パネルと、バックライトと、前記液晶パネルに形成される薄膜トランジスタと、
を備える液晶表示装置であって、
前記薄膜トランジスタは、
前記バックライトからの光が照射されるゲート電極膜と、
前記ゲート電極膜の、前記バックライト側との反対側に、絶縁膜を介して形成される半導体膜と、
前記半導体膜に電気的に接続して形成される第１及び第２の電極膜と、
前記ゲート電極膜と同一層に形成されるとともに、前記ゲート電極膜と電気的に遮断される第１の遮光膜と、
を備え、
前記第１の遮光膜は、前記半導体膜の一部と前記光の照射方向から見て重なり合うとともに、前記第１の電極膜の少なくとも一部と、前記光の照射方向から見て重なり合い、
前記第１の遮光膜と前記ゲート電極膜との間にある第１隙間領域は、前記第１の電極膜と、前記光の照射方向から見て重なり合わない、
ことを特徴とする液晶表示装置。
【請求項１３】
前記第１の電極膜は、前記光の照射方向から見て、前記ゲート電極膜と離間して配置される、
ことを特徴とする請求項１２に記載の液晶表示装置。
【請求項１４】
前記第１の電極膜の少なくとも一部は、前記半導体膜と電気的接続をなすコンタクト表面を、含んでいる、
ことを特徴とする請求項１２に記載の液晶表示装置。
【請求項１５】
前記第１の電極膜と、前記第１の遮光膜とは、電気的に接続されている、
ことを特徴とする請求項１２乃至請求項１４のいずれかに記載の液晶表示装置。
【請求項１６】
前記ゲート電極膜と同一層に形成されるとともに、前記ゲート電極膜と電気的に遮断される第２の遮光膜を、さらに備え、
前記第２の遮光膜は、前記半導体膜の一部と前記光の照射方向から見て重なり合うとともに、前記第２の電極膜の少なくとも一部と、前記光の照射方向から見て重なり合う、
ことを特徴とする請求項１２乃至請求項１５のいずれかに記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（Thin Film Transistor）及びそれを備える表示装置又は液晶表示装置に関する。特に、リーク電流を抑制することによる薄膜トランジスタの特性向上と、表示装置の表示品質向上に関する。
【背景技術】
【０００２】
液晶表示装置など表示装置では、薄膜トランジスタを用いて、各画素の表示制御が行われている。一般に、薄膜トランジスタにおいて、半導体膜に対向して、ゲート電極が配置され、半導体膜のうち、ゲート電極に対向している領域がチャネル領域となる。チャネル領域の両端に、ソース電極とドレイン電極が配置されている。ゲート電極が半導体膜よりも光源側に位置している逆スタガ構造（チャネルエッチ構造）を有する薄膜トランジスタが、製造コストの観点から望ましい。この構造を有する薄膜トランジスタに、バックライト等光源から光を照射する際、ゲート電極そのものが、対向する半導体膜に対する遮光マスクとして機能するからである。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
半導体膜に光が照射されると、正孔電子対が発生しうる。そして、正孔電子対に起因して、リーク電流が流れうる。それゆえ、正孔電子対の発生の観点から、遮光マスクとして機能するゲート電極膜の面積が大きく、より半導体膜と対向しているのが望ましい。
【０００４】
ゲート電極とソース電極（ドレイン電極）の間に、電圧が印加されている場合、ソース電極（ドレイン電極）と半導体膜の境界付近に、強電界が発生する。この強電界により、リーク電流が増大される。それゆえ、強電界の発生の観点から、ゲート電極が、積層方向に対して、ソース電極（ドレイン電極）と対向している場合は、対向している面積が小さい方が望ましく、ゲート電極が、ソース電極（ドレイン電極）と対向していないのが、さらに望ましい。
【０００５】
図９Ａは、従来技術に係る薄膜トランジスタの構造を示す概念図である。ゲート電極膜ＧＦの上方に、半導体膜ＳＣＦが配置され、半導体膜ＳＣＦの両端の上方に、不純物半導体膜ＩＤＳを介して、それぞれ、ソース電極膜ＳＦとドレイン電極膜ＤＦとが配置される。ここで、ゲート電極膜ＧＦ，ソース電極膜ＳＦ及びドレイン電極膜ＤＦのそれぞれ一部が、それぞれ、ゲート電極，ソース電極，ドレイン電極として機能する。また、光源からの光が、図の下側から上向きに照射される。光源からの光は、図に矢印として示されている。
【０００６】
図９Ａに示す薄膜トランジスタにおいて、ゲート電極膜ＧＦは、積層方向（図の上下方向）から見て、ソース電極膜ＳＦ及びドレイン電極膜ＤＦと重なり合う領域を有していない。すなわち、ゲート電極膜ＧＦは、ソース電極膜ＳＦ及びドレイン電極膜ＤＦと、オフセットしている。その結果、ゲート電極膜ＧＦとソース電極膜ＳＦ（ドレイン電極膜ＤＦ）との間に、電圧が印加されている場合であっても、ソース電極膜ＳＦ（ドレイン電極膜ＤＦ）と半導体膜ＳＣＦの境界付近に、ゲート電極膜ＧＦがソース電極膜ＳＦ（ドレイン電極膜ＤＦ）と重なり合っている場合と比較して、強電界は発生していない。
【０００７】
しかし、ゲート電極膜ＧＦは、光源からの光の照射方向（図の上下方向）から見て、半導体膜ＳＣＦの一部とのみ重なり合っている。すなわち、ゲート電極膜ＧＦは、半導体膜ＳＣＦの一部とのみ対向している。よって、ゲート電極膜ＧＦは、半導体膜ＳＣＦに対する遮光マスクとして十分に機能していない。すなわち、図９Ａに示す薄膜トランジスタは、半導体膜ＳＣＦに、光源からの光が照射され、正孔電子対が発生しやすい構造となっている。その結果、リーク電流が生じることとなる。図には、発生する正孔電子対が模式的に示されており、ゲート電極膜ＧＦとソース電極膜ＳＦとの間に電圧が印加されている場合、発生する正孔電子対のうち、正孔又は電子がソース電極膜ＳＦに到達することにより、リーク電流が生じる。
【０００８】
図９Ｂは、従来技術に係る薄膜トランジスタの構造を示す概念図である。図９Ａに示す薄膜トランジスタと同様に、ゲート電極膜ＧＦは、光の照射方向から見て、半導体膜ＳＣＦと重なり合っている。すなわち、ゲート電極膜ＧＦは、半導体膜ＳＣＦと対向している。しかし、図９Ａに示す薄膜トランジスタと比較して、ゲート電極膜ＧＦが図の左右に広がっており、ゲート電極膜ＧＦと半導体膜ＳＣＦが重なり合う領域はより大きくなっている。それにより、ゲート電極膜ＧＦは、半導体膜ＳＣＦに対する遮光マスクとして、より機能している。すなわち、図９Ｂに示す薄膜トランジスタは、光源からの光が半導体膜ＳＣＦに照射されるのを、ゲート電極膜ＧＦが遮光マスクとして防いでおり、正孔電子対が発生しにくい構造となっている。
【０００９】
しかし、ゲート電極膜ＧＦは、積層方向から見て、ソース電極膜ＳＦ及びドレイン電極膜ＤＦとも、重なり合っている。すなわち、ゲート電極膜ＧＦは、ソース電極膜ＳＦ及びドレイン電極膜ＤＦとも対向している。その結果、ゲート電極膜ＧＦとソース電極膜ＳＦ（ドレイン電極膜ＤＦ）との間に、電圧が印加されている場合、ソース電極膜ＳＦ（ドレイン電極膜ＤＦ）と半導体膜ＳＣＦの境界付近に、強電界が発生してしまう。この強電界により、リーク電流が増大されてしまう。図には、強電界が発生しやすい領域が、破線で囲われて示されている。
【００１０】
図９Ｃは、従来技術に係る薄膜トランジスタの構造を示す概念図である。図９Ａ及び図９Ｂに示す薄膜トランジスタと同様に、ゲート電極膜ＧＦは、半導体膜ＳＣＦと対向しているが、ゲート電極膜ＧＦの広がり具合は、図９Ａに示す薄膜トランジスタと図９Ｂに示す薄膜トランジスタとの間である。すなわち、ゲート電極膜ＧＦは、図９Ａに示すゲート電極膜ＧＦと比較して、より遮光マスクとして機能しているが、図９Ｂに示すゲート電極膜ＧＦと比較して、遮光マスクの機能はより小さい。また、ゲート電極膜ＧＦは、積層方向から見て、ソース電極膜ＳＦ及びドレイン電極膜ＤＦのそれぞれ一部と、対向している。
【００１１】
図９Ｃに示す薄膜トランジスタにおいて、半導体膜ＳＣＦに、光源からの光が照射され、正孔電子対が発生し、リーク電流となりうる。さらに、ゲート電極膜ＧＦは、ソース電極膜ＳＦ（ドレイン電極膜ＤＦ）の一部とも対向しているので、ソース電極膜ＳＦ（ドレイン電極膜ＤＦ）の当該一部と半導体膜ＳＣＦの境界付近に発生する強電界により、発生する正孔電子対によるリーク電流をさらに強めることとなる。図には、強電界が発生しやすい領域が破線で囲われて示されており、また、発生する正孔電子対が模式的に示されている。
【００１２】
従来技術に係る薄膜トランジスタにおいて、ゲート電極膜ＧＦの広がり具合を調整しても、正孔電子対の発生と、強電界の発生とを、共に抑制することは困難となっている。
【００１３】
本発明の目的は、上記課題を鑑みて、正孔電子対と、ソース電極（ドレイン電極）付近に発生する強電界とがともに抑制されることにより、リーク電流が抑制される薄膜トランジスタ、及びそれを備える表示装置又は液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１４】
（１）上記課題を解決するために、本発明に係る薄膜トランジスタは、光源から光が照射されるゲート電極膜と、前記ゲート電極膜の、前記光源側との反対側に、絶縁膜を介して形成される半導体膜と、前記半導体膜に電気的に接続して形成される第１及び第２の電極膜と、前記ゲート電極膜と同一層に形成されるとともに、前記ゲート電極膜と電気的に遮断される第１の遮光膜と、を備える薄膜トランジスタであって、前記第１の遮光膜は、前記半導体膜の一部と前記光の照射方向から見て重なり合うとともに、前記第１の電極膜の少なくとも一部と、前記光の照射方向から見て重なり合う、ことを特徴とする。
【００１５】
（２）上記（１）に記載の薄膜トランジスタであって、前記第１の電極膜は、前記光の照射方向から見て、前記ゲート電極膜と離間して配置されてもよい。
【００１６】
（３）上記（１）に記載の薄膜トランジスタであって、前記第１の電極膜の少なくとも一部は、前記半導体膜と電気的接続をなすコンタクト表面を、含んでいてもよい。
【００１７】
（４）上記（１）乃至（３）のいずれかに記載の薄膜トランジスタであって、前記第１の電極膜と、前記第１の遮光膜とは、電気的に接続されていてもよい。
【００１８】
（５）上記（１）乃至（４）のいずれかに記載の薄膜トランジスタであって、前記ゲート電極膜と同一層に形成されるとともに、前記ゲート電極膜と電気的に遮断される第２の遮光膜を、さらに備え、前記第２の遮光膜は、前記半導体膜の一部と前記光の照射方向から見て重なり合うとともに、前記第２の電極膜の少なくとも一部と、前記光の照射方向から見て重なり合ってもよい。
【００１９】
（６）本発明に係る表示装置は、上記（１）乃至（５）のいずれかに記載の薄膜トランジスタを備える表示装置又は液晶表示装置であってもよい。
【発明の効果】
【００２０】
本発明により、正孔電子対と、ソース電極（ドレイン電極）付近に発生する強電界とがともに抑制されることにより、リーク電流が抑制される薄膜トランジスタ、及びそれを備える表示装置が提供される。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態に係る液晶表示装置の全体斜視図である。
【図２】本発明の実施形態に係る液晶表示装置のＴＦＴ基板主要部の等価回路を示す図である。
【図３】本発明の実施形態に係る液晶表示装置のＴＦＴ基板における２個の画素領域の拡大平面図である。
【図４】本発明の実施形態に係る液晶表示装置のＴＦＴ基板に設けられる薄膜トランジスタの断面図である。
【図５】本発明の第１の実施形態に係る薄膜トランジスタの構造を示す概念図である。
【図６Ａ】本発明の実施形態に係る薄膜トランジスタを製造する工程を示す図である。
【図６Ｂ】本発明の実施形態に係る薄膜トランジスタを製造する工程を示し、図６Ａに続く図である。
【図６Ｃ】本発明の実施形態に係る薄膜トランジスタを製造する工程を示し、図６Ｂに続く図である。
【図６Ｄ】本発明の実施形態に係る薄膜トランジスタを製造する工程を示し、図６Ｃに続く図である。
【図６Ｅ】本発明の実施形態に係る薄膜トランジスタを製造する工程を示し、図６Ｄに続く図である。
【図６Ｆ】本発明の実施形態に係る薄膜トランジスタを製造する工程を示し、図６Ｅに続く図である。
【図６Ｇ】本発明の実施形態に係る薄膜トランジスタを製造する工程を示し、図６Ｆに続く図である。
【図６Ｈ】本発明の実施形態に係る薄膜トランジスタを製造する工程を示し、図６Ｇに続く図である。
【図６Ｉ】本発明の実施形態に係る薄膜トランジスタを製造する工程を示し、図６Ｈに続く図である。
【図７】本発明の第２の実施形態に係る薄膜トランジスタの構造を示す概念図である。
【図８】本発明の実施形態に係る他の一例となる液晶表示装置のＴＦＴ基板主要部の等価回路を示す図である。
【図９Ａ】従来技術に係る薄膜トランジスタの構造を示す概念図である。
【図９Ｂ】従来技術に係る薄膜トランジスタの構造を示す概念図である。
【図９Ｃ】従来技術に係る薄膜トランジスタの構造を示す概念図である。
【発明を実施するための形態】
【００２２】
本発明の実施形態に係る薄膜トランジスタ及びそれを備える表示装置について、図面に基づいて、以下に説明する。
【００２３】
［第１の実施形態］
本発明の第１の実施形態に係る表示装置は、ＩＰＳ（In-Plane Switching）方式のうちの一つの方式による液晶表示装置である。図１は、当該実施形態に係る液晶表示装置の全体斜視図である。図１に示すように、当該液晶表示装置に、ゲート信号線、ドレイン信号線、薄膜トランジスタ、画素電極、及びコモン電極などが配置されているＴＦＴ基板ＳＵＢと、ＴＦＴ基板ＳＵＢに対向し、カラーフィルタが設けられているフィルタ基板ＣＦと、両基板に挟まれる領域に封入されている液晶材料と、ＴＦＴ基板ＳＵＢのフィルタ基板ＣＦ側の反対側に位置するバックライトＢＬとが、備えられている。ＴＦＴ基板ＳＵＢとフィルタ基板ＣＦと、液晶材料で、液晶パネルを構成している。ＴＦＴ基板ＳＵＢには、ガラス基板などの透明基板の上に薄膜トランジスタなどが配置されている。
【００２４】
図２は、上記の液晶表示装置のＴＦＴ基板ＳＵＢ主要部の等価回路を示す図である。
【００２５】
図２において、ＴＦＴ基板ＳＵＢでは、多数のゲート信号線ＧＬが互いに等間隔をおいて図中横方向に延びており、また、多数のドレイン信号線ＤＬが互いに等間隔をおいて図中縦方向に延びている。そして、これらゲート信号線ＧＬ及びドレイン信号線ＤＬにより碁盤状に並ぶ画素領域がそれぞれ区画されている。また、各ゲート信号線ＧＬと平行にコモン信号線ＣＬが図中横方向に延びている。
【００２６】
ゲート信号線ＧＬ及びドレイン信号線ＤＬにより区画される各画素領域の隅には、薄膜トランジスタＴＦＴが形成されており、薄膜トランジスタＴＦＴのゲート電極はゲート信号線ＧＬに接続され、ドレイン電極はドレイン信号線ＤＬに接続されている。また、各画素領域には、１対の画素電極ＰＸ及びコモン電極ＣＴが形成されており、画素電極ＰＸは薄膜トランジスタＴＦＴのソース電極に接続され、コモン電極ＣＴはコモン信号線ＣＬに接続されている。
【００２７】
以上の回路構成において、各画素領域のコモン電極ＣＴにコモン信号線ＣＬを介して基準電圧が印加され、ゲート信号線ＧＬにゲート電圧が選択的に印加されることにより、薄膜トランジスタＴＦＴに流れる電流が制御される。また、選択的に印加されたゲート電圧により、ドレイン信号線ＤＬに供給されたドレイン信号の電圧が選択的に、画素電極ＰＸに印加される。これにより、液晶分子の配向などを制御され、画像が表示される。
【００２８】
なお、図２において、薄膜トランジスタＴＦＴのゲート電極がゲート信号線ＧＬに接続されていると説明したが、実際には、ゲート電極とゲート信号線ＧＬは、同一膜上に形成されており、これをゲート電極膜ＧＦとする。同様に、ドレイン電極とドレイン信号線ＤＬは、同一膜上に形成されており、これをドレイン電極膜ＤＦとする。ソース電極が形成される膜を、ソース電極膜ＳＦとする。
【００２９】
図３は、ＴＦＴ基板ＳＵＢの２個の画素領域の拡大平面図である。図３に示すように、ゲート電極膜ＧＦのうち、薄膜トランジスタＴＦＴのゲート電極となる領域の上方に、ゲート絶縁膜ＧＩ（図示せず）を介して、半導体膜ＳＣＦが形成されており、さらに、ドレイン電極膜ＤＦ及びソース電極膜ＳＦとが、不純物半導体膜ＩＤＳ（図示せず）を介して、半導体膜ＳＣＦに電気的に接続されるように形成されている。
【００３０】
ゲート電極膜ＧＦのうち、薄膜トランジスタＴＦＴのゲート電極となる領域の両側に、それぞれ、遮光膜ＭＡＳＫＤ，ＭＡＳＫＳが形成されている。遮光膜ＭＡＳＫＤは、積層方向から見て、ゲート絶縁膜ＧＩ、半導体膜ＳＣＦ及び不純物半導体膜ＩＤＳを介して、ドレイン電極膜ＤＦのうち、ドレイン電極となる領域と対向している。同様に、遮光膜ＭＡＳＫＳは、積層方向から見て、ソース電極膜ＳＦのうち、ソース電極となる領域と対向している。なお、遮光膜ＭＡＳＫＳは、コンタクト穴ＣＨ２を介して、ソース電極膜ＳＦと電気的に接続されている。
【００３１】
さらに、ドレイン電極膜ＤＦ及びソース電極膜ＳＦの上方に、画素電極ＰＸが形成されており、画素電極ＰＸは、コンタクト穴ＣＨ１を介して、ソース電極膜ＳＦと電気的に接続されている。
【００３２】
図４は、ＴＦＴ基板ＳＵＢに設けられる薄膜トランジスタＴＦＴの断面図である。図４は、図３に示すＩＶ―ＩＶの断面を示す概略図であり、その断面とは、ドレイン電極膜ＤＦのうちドレイン信号線ＤＬとなる領域が延伸する方向に対して垂直な断面である。
【００３３】
図４に示すように、ＴＦＴ基板ＳＵＢにおいて、透明基板ＧＡ上に、汚染防止膜ＣＣＦが形成され、汚染防止膜ＣＣＦ上に、所定の形状のゲート電極膜ＧＦと、所定の形状の遮光膜ＭＡＳＫＤ，ＭＡＳＫＳが形成されている。ここで、透明基板ＧＡは、例えば、ガラス基板である。また、ゲート電極膜ＧＦと、遮光膜ＭＡＳＫＤ，ＭＡＳＫＳは、同一層上に形成されており、ＭｏＷの金属膜である。遮光膜ＭＡＳＫＤ，ＭＡＳＫＳは、ともに、ゲート電極膜ＧＦと、電気的に遮断されている。すなわち、電気的に絶縁されている。
【００３４】
ゲート電極膜ＧＦ及び遮光膜ＭＡＳＫＤ，ＭＡＳＫＳの上方に、ゲート絶縁膜ＧＩを介して、半導体膜ＳＣＦが形成されている。半導体膜ＳＣＦは、微結晶シリコンから成る。半導体膜ＳＣＦの結晶粒径は、典型的には、１０ｎｍ以上１００ｎｍ以下程度の範囲にある。
【００３５】
なお、ここでは、半導体膜ＳＣＦは、微結晶シリコン単層から成るとしているが、これに限定されることはない。例えば、微結晶シリコンと非晶質（アモルファス）シリコンの２層から成っていてよいし、非晶質シリコン単層から成るとしてもよい。また、半導体膜ＳＣＦは、他の半導体を材料としても形成されてもよい。
【００３６】
半導体膜ＳＣＦの上方の両側に不純物半導体膜ＩＤＳを介して、ドレイン電極膜ＤＦとソース電極膜ＳＦとがそれぞれ形成されている。不純物半導体膜ＩＤＳは、リン（Ｐ）などの不純物がドープされた非晶質シリコンから成っている。不純物半導体膜ＩＤＳは、ドレイン電極膜ＤＦ及びソース電極膜ＳＦに対して、オーミックコンタクトとして機能している。また、ドレイン電極膜ＤＦとソース電極膜ＳＦは、アルミニウム（Ａｌ）などの金属によって形成されている。ドレイン電極膜ＤＦ及びソース電極膜ＳＦは、電気的に遮断されている。なお、オーミックコンタクトとは、配線層と半導体層などとの電気的接触部において、電圧と電流の特性が直線性を示していることをいう。
【００３７】
遮光膜ＭＡＳＫＤ，ＭＡＳＫＳは、ゲート絶縁膜ＧＩ、半導体膜ＳＣＦ、及び不純物半導体膜ＩＤＳを介して、それぞれ、ドレイン電極膜ＤＦ、ソース電極膜ＳＦと、対向している。すなわち、遮光膜ＭＡＳＫＤ，ＭＡＳＫＳは、積層方向（図の上下方向）から見て、それぞれ、ドレイン電極膜ＤＦ、ソース電極膜ＳＦと、重なり合っている。ドレイン電極膜ＤＦとソース電極膜ＳＦは、不純物半導体膜ＩＤＳを介して、半導体膜ＳＣＦと接しているが、ドレイン電極膜ＤＦ及びソース電極膜ＳＦが有する表面のうち、半導体膜ＳＣＦと接しているコンタクト表面は、積層方向から見て、それぞれ、遮光膜ＭＡＳＫＤ，ＭＡＳＫＳと、重なり合っている。ここで、コンタクト表面とは、ドレイン電極膜ＤＦ及びソース電極膜ＳＦが有する表面のうち、不純物半導体膜ＩＤＳを介して半導体膜ＳＣＦと電気的接続をなす部分を指す。
【００３８】
さらに、不純物半導体膜ＩＤＳ及びゲート絶縁膜ＧＩに、図４に示すように、コンタクト穴ＣＨ２が設けられており、ソース電極膜ＳＦはコンタクト穴ＣＨ２の内側にも形成されている。それゆえ、遮光膜ＭＡＳＫＳは、ソース電極膜ＳＦと電気的に接続されている。これに対して、ドレイン電極膜ＤＦ側に、コンタクト穴は設けられておらず、遮光膜ＭＡＳＫＤは、ドレイン電極膜ＤＦと電気的に遮断されている。
【００３９】
ドレイン電極膜ＤＦ及びソース電極膜ＳＦの上側に、絶縁膜ＩＦ１が形成されており、さらに、絶縁膜ＩＦ１の上側に、平坦化のために、絶縁膜ＩＦ２が形成されている。絶縁膜ＩＦ２の上側に、所定の形状のコモン電極ＣＴが形成されている。なお、コモン電極ＣＴは、図３には図示されていない。コモン電極ＣＴの上側に、絶縁膜ＩＦ３が形成されている。絶縁膜ＩＦ１，ＩＦ２，ＩＦ３に、図４に示すように、コンタクト穴ＣＨ１が設けられている。画素電極ＰＸが、コンタクト穴ＣＨ１の内側を含み、絶縁膜ＩＦ３の上側に、所定の形状に形成されている。
【００４０】
画素電極ＰＸは、コンタクト穴ＣＨ１を介して、ソース電極膜ＳＦと電気的に接続されている。また、コンタクト穴ＣＨ１は、コモン電極ＣＴが形成されない領域に設けられているので、画素電極ＰＸは、コモン電極ＣＴと電気的に絶縁されている。
【００４１】
図５は、当該実施形態に係る薄膜トランジスタの構造を示す概念図であり、図４に示す薄膜トランジスタＴＦＴの断面図の一部を模式的に表している。前述の通り、ゲート電極膜ＧＦの両側に、それぞれ、遮光膜ＭＡＳＫＤ，ＭＡＳＫＳが配置されている。すなわち、ゲート電極膜ＧＦと、遮光膜ＭＡＳＫＤ，ＭＡＳＫＳは、同一層上に形成されている。ゲート電極膜ＧＦの上方に、半導体膜ＳＣＦが配置されており、半導体膜ＳＣＦの両端の上方に、不純物半導体膜ＩＤＳを介して、それぞれ、ソース電極膜ＳＦとドレイン電極膜ＤＦとが配置されている。光源からの光が、図の下側から上向きに照射される。光源からの光は、図に矢印として示されている。
【００４２】
図５に示す薄膜トランジスタにおいて、ゲート電極膜ＧＦは、積層方向（図の上下方向）から見て、ソース電極膜ＳＦ及びドレイン電極膜ＤＦと重なり合う領域を有しておらず、ゲート電極膜ＧＦは、ソース電極膜ＳＦ及びドレイン電極膜ＤＦと、オフセットしている。すなわち、ソース電極膜ＳＦ及びドレイン電極膜ＤＦは、それぞれ、積層方向から見て、ゲート電極膜ＧＦと離間して配置されている。その結果、ゲート電極膜ＧＦとソース電極膜ＳＦ（ドレイン電極膜ＤＦ）との間に、電圧が印加されている場合であっても、ソース電極膜ＳＦ（ドレイン電極膜ＤＦ）と半導体膜ＳＣＦの境界付近に、例えば図９Ｂや図９Ｃに示す薄膜トランジスタと比較して、強電界は発生していない。それゆえ、強電界に起因するリーク電流の増大が抑制されている。
【００４３】
以上、当該実施形態に係る薄膜トランジスタＴＦＴの構造について説明した。本発明の特徴は、図３に示すように、遮光膜ＭＡＳＫＳ（第１の遮光膜）が、半導体膜ＳＣＦの一部と、光の照射方向から見て重なり合い、さらに、ソース電極膜ＳＦの少なくとも一部と、積層方向（光の照射方向）から見て重なり合っていることにある。さらに、遮光膜ＭＡＳＫＳは、ゲート電極膜ＧＦと電気的に遮断されている。
【００４４】
これにより、遮光膜ＭＡＳＫＳは、半導体膜ＳＣＦの一部に対して、遮光マスクとして機能している。もしもゲート電極膜ＧＦが遮光膜ＭＡＳＫＳと電気的に接続されている場合、又は、もしもゲート電極膜ＧＦが遮光膜ＭＡＳＫＳが配置されている領域まで延伸している場合、ゲート電極膜ＧＦとソース電極膜ＳＦに電圧が印加されると、ソース電極膜ＳＦと半導体膜ＳＣＦの境界付近の領域に強電界が発生する。これに対して、遮光膜ＭＡＳＫＳが配置されることにより、ゲート電極膜ＧＦとソース電極膜ＳＦに電圧が印加される場合であっても、発生する電界が抑制される。よって、従来技術に係る薄膜トランジスタにおいて困難である、正孔電子対の発生と、強電界の発生とを、共に抑制することが出来ている。
【００４５】
なお、遮光膜ＭＡＳＫＳは、ゲート電極膜ＧＦは同一層上に形成されており、後述する通り、同一工程において、ゲート電極膜ＧＦと遮光膜ＭＡＳＫＳを形成することが可能であり、省コスト化が可能である。
【００４６】
図３に示す通り、ソース電極膜ＳＦは、積層方向（光の照射方向）から見て、ゲート電極膜ＧＦと重なり合う領域を有していないのが望ましい。すなわち、ソース電極膜ＳＦは、積層方向（光の照射方向）から見て、ゲート電極膜ＧＦと離間して配置されているのが望ましい。これにより、さらに強電界の発生が抑制されている。
【００４７】
さらに、図３に示す通り、半導体膜ＳＣＦが延伸する方向である図中横方向に対して、遮光膜ＭＡＳＫＳのゲート電極膜ＧＦ側の端が、ソース電極膜ＳＦのゲート電極膜ＧＦ側の端より、よりゲート電極膜ＧＦ側に位置しているのが望ましい。半導体膜ＳＣＦのうち、不純物半導体膜ＩＤＳを介してソース電極膜ＳＦと接する領域で、さらに、ゲート電極膜ＧＦ側の付近に領域は、光照射がされ、ソース電極膜ＳＦとドレイン電極膜ＤＦ間に電圧が印加されると、多くの正孔電子対よりリーク電流が増強されてしまう。しかし、遮光膜ＭＡＳＫＳにより、半導体膜ＳＣＦのこの領域を遮光することが出来るので、リーク電流が大きく抑制される。
【００４８】
また、図３に示す通り、ソース電極膜ＳＦの表面のうち、不純物半導体膜ＩＤＳを介して半導体膜ＳＣＦと接している表面、すなわち、不純物半導体膜ＩＤＳを介して半導体膜ＳＣＦと電気的接続をなすコンタクト表面が遮光膜ＭＡＳＫＳと積層方向（光の照射方向）から見て重なり合う領域に含まれているのが望ましい。これにより、半導体膜ＳＣＦのうち、不純物半導体膜ＩＤＳを介してソース電極膜ＳＦと接する領域で、発生する正孔電子対を抑制でき、リーク電流を抑制できる。
【００４９】
さらに、図４に示す通り、ソース電極膜ＳＦと、遮光膜ＭＡＳＫＳとは、電気的に接続されているのが望ましい。これにより、遮光膜ＭＡＳＫＳが、ソース電極膜ＳＦとも電気的に遮断されている場合には、遮光膜ＭＡＳＫＳの電圧がフロートしており、ソース電極膜ＳＦと遮光膜ＭＡＳＫＳの間、及び、半導体膜ＳＣＦと遮光膜ＭＡＳＫＳの間に、容量が形成される。形成される容量によって、画素電極ＰＸとコモン電極ＣＴ間の容量の電圧が低下し、画質が低下する。しかし、ソース電極膜ＳＦと、遮光膜ＭＡＳＫＳとが電気的に接続されていることにより、発生し得る画質低下が抑制される。
【００５０】
ここでは、ソース電極膜ＳＦに対向して配置されている遮光膜ＭＡＳＫＳについて説明しているが、さらに、ドレイン電極膜ＤＦ（第２の電極）に対向して遮光膜ＭＡＳＫＤ（第２の遮光膜）が配置されるのが望ましい。ゲート電極膜ＧＦとドレイン電極膜ＤＦに電圧が印加される場合には、同様に、半導体膜ＳＣＦに発生する正孔電子対や、ドレイン電極膜ＤＦと半導体膜ＳＣＦの境界付近に発生する強電界に起因して、リーク電流が発生し、正孔電子対の発生と、強電界の発生とを、共に抑制することにより、リーク電流が抑制される。
【００５１】
なお、ソース電極膜ＳＦと同様に、積層方向（光の照射方向）から見て、ゲート電極膜ＧＦと重なり合う領域を有していないのが望ましい。さらに、図中横方向に対して、遮光膜ＭＡＳＫＤのゲート電極膜ＧＦ側の端が、ドレイン電極膜ＤＦのゲート電極膜ＧＦ側の端より、よりゲート電極膜ＧＦ側に位置しているのが望ましい。また、ドレイン電極膜ＤＦのコンタクト表面が、ドレイン電極膜ＤＦのうち、遮光膜ＭＡＳＫＤと積層方向（光の照射方向）から見て重なり合う領域に含まれているのが望ましい。
【００５２】
また、図３及び図４には、ソース電極膜ＳＦと遮光膜ＭＡＳＫＳとは電気的に接続されているのに対して、ドレイン電極膜ＤＦと遮光膜ＭＡＳＫＤとは電気的に遮断されている。すなわち、遮光膜ＭＡＳＫＤの電圧はフロートしている。これは、図３及び図４に示す薄膜トランジスタＴＦＴは、画素電極ＰＸに、表示データに応じる表示電圧を供給するためのスイッチング素子であり、画像表示時に、ソース電極膜ＳＦとゲート電極膜ＧＦとの間に、表示電圧が印加されるのに対して、画像表示時に、ドレイン電極膜ＤＦとゲート電極膜ＧＦとの間に高い電圧が印加されていないからである。しかし、ドレイン電極膜ＤＦとゲート電極膜ＧＦとの間にも高い電圧が印加される場合など、必要に応じて、ドレイン電極膜ＤＦと遮光膜ＭＡＳＫＤとが電気的に接続されていてよいのは言うまでもない。
【００５３】
なお、遮光膜ＭＡＳＫＳとゲート電極膜ＧＦは、電気的に遮断されており、図３乃至図５に示す通り、遮光膜ＭＡＳＫＳとゲート電極膜ＧＦとの間には、隙間が存在している。この隙間を通して、光源からの光が、半導体膜ＳＣＦに照射し、正孔電子対が発生し得る。この正孔電子対のうち、正孔又は電子がソース電極膜ＳＦに到達することにより、リーク電流が生じるが、正孔電子対が発生する領域から、ソース電極膜ＳＦまでには、相当の距離が存在するので、正孔（電子）が移動している間に、半導体膜ＳＣＦに存在する電子（正孔）と衝突し消滅してしまうと考えられ、リーク電流の増大にはさほど寄与しないと考えられる。図５には、発生する正孔電子対のうち、電子が移動している間に消滅する様子が模式的に示されている。遮光膜ＭＡＳＫＤについても同様であるのは言うまでもない。
【００５４】
以下、本実施形態に係る薄膜トランジスタＴＦＴを製造する方法について、図６Ａから図６Ｉを用いて説明する。
【００５５】
まず、ガラス基板である透明基板ＧＡ上に汚染防止膜ＣＣＦを形成し、さらに、スパッタリング法を用いて、ＭｏＷの金属膜を形成する（図６Ａ）。ここで、金属膜の材料は、ＭｏＷとしたが、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｎｄ，Ｍｏ，Ｗ，ＭｏＷ，Ｔａなどの金属の中から、後の工程における温度を考慮して選定すればよい。
【００５６】
その後、フォトリソグラフィ技術による選択エッチング法を用いて、例えば図３に示す形状となるゲート電極膜ＧＦ及び遮光膜ＭＡＳＫＤ，ＭＡＳＫＳを形成する（図６Ｂ）。すなわち、ゲート電極膜ＧＦと、遮光膜ＭＡＳＫＤ，ＭＡＳＫＳは、同一層上に形成される。
【００５７】
次に、ゲート電極膜ＧＦ及び遮光膜ＭＡＳＫＤ，ＭＡＳＫＳを被覆するように、ゲート絶縁膜ＧＩを形成し、さらに、半導体膜ＳＣＦを形成する（図６Ｃ）。ゲート絶縁膜ＧＩ及び半導体膜ＳＣＦは、ＣＶＤ法により、連続して成膜される。ゲート絶縁膜ＧＩは、例えば、二酸化シリコン（ＳｉＯ２）から成る。ここで、半導体膜ＳＣＦは、微結晶シリコンから成る。このように、同じＣＶＤ法により、同一の装置を用いて連続して成膜することにより、各膜が形成される際に生じうる各膜の界面、各膜内への異物の侵入あるいは汚染を大幅に軽減することが出来る。
【００５８】
ここで、ＣＶＤ法により直接、微結晶シリコンからなる半導体膜ＳＣＦを成膜するとしているが、これに限られることはない。ＣＶＤ法により、非晶質シリコンからなる半導体膜ＳＣＦを成膜する。そして、半導体膜ＳＣＦに対して脱水素処理を行った後に、ＥＬＡ（Exicimer Laser Annealing）やＲＴＡ（Rapid Thermal Annealing）により、非晶質シリコンを微結晶化してもよい。
【００５９】
この基板の上層全域に、フォトレジスト（図示せず）を形成し、フォトリソグラフィ技術により、半導体膜ＳＣＦのうち薄膜トランジスタＴＦＴの半導体層の形成領域に相当する領域の上層に位置するフォトレジストのみを残存し、半導体膜ＳＣＦのうちそれ以外の領域の上層に位置するフォトレジストを除去する。
【００６０】
残存するフォトレジストをマスクとして、半導体膜ＳＣＦのうち、薄膜トランジスタＴＦＴの半導体層の形成領域に相当する領域以外を、エッチングにより除去する。その後、例えば、酸素プラズマによるアッシング、若しくは、剥離剤によって、残存するフォトレジストを除去する（図６Ｄ）。
【００６１】
半導体膜ＳＣＦに対して、プラズマ水素処理を行う。さらに、この基板の上層全域に、不純物半導体膜ＩＤＳを形成する（図６Ｅ）。不純物半導体膜ＩＤＳは、例えば、ＣＶＤ法によって連続して成膜される。不純物半導体膜ＩＤＳは、リン（Ｐ）などの不純物がドープされた非晶質シリコンから成る。
【００６２】
図６Ｄに示す工程と同様に、フォトレジストを用いて、不純物半導体膜ＩＤＳ及びゲート絶縁膜ＧＩのそれぞれ所定の領域を、エッチングにより除去することにより、コンタクト穴ＣＨ２を形成する。
【００６３】
この基板の上層全域に、Ａｌの金属膜を形成し、フォトリソグラフ技術による選択エッチングにより、ドレイン電極膜ＤＦ及びソース電極膜ＳＦを形成する（図６Ｇ）。ここで、金属膜の材料は、Ａｌとしたが、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｎｄ，Ｍｏ，Ｗ，ＭｏＷ，Ｔａなどの金属の中から、後の工程における温度を考慮して選定すればよい。また、コンタクト穴ＣＨ２の内側にもソース電極膜ＳＦが形成される。
【００６４】
さらに、薄膜トランジスタＴＦＴのドレイン電極とソース電極の間の領域に位置する不純物半導体膜ＩＤＳをオーバーエッチングし、この領域において、その下層に位置する半導体膜ＳＣＦが十分に露出される（図６Ｈ）。これにより、不純物半導体膜ＩＤＳは、ドレイン電極及びソース電極に対して、オーミックコンタクトとして機能するとともに、ドレイン電極及びソース電極は、電気的に遮断される。
【００６５】
そして、この基板の上層全域に、例えばＣＶＤ法により、絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えばシリコン窒化（ＳｉＮ）膜から成る（図６Ｉ）。さらに、絶縁膜ＩＦ１の上側に、平坦化のために絶縁膜ＩＦ２を形成し、さらに、所定の形状のコモン電極ＣＴ及び絶縁膜ＩＦ３を形成する。そして、絶縁膜ＩＦ１，ＩＦ２，ＩＦ３それぞれ所定の領域を、エッチングにより除去することにより、コンタクト穴ＣＨ１を形成する。
【００６６】
コンタクト穴ＣＨ１の内側を含み、絶縁膜ＩＦ３の上側に、所定の形状の画素電極ＰＸを形成することにより、図４に示す薄膜トランジスタＴＦＴが製造される。
【００６７】
［第２の実施形態］
本発明の第２の実施形態に係る表示装置の基本的な構成は、第１の実施形態に係る表示装置と同じである。第１の実施形態との違いは、当該実施形態に係る薄膜トランジスタＴＦＴの構造にある。
【００６８】
図７は、当該実施形態に係る薄膜トランジスタＴＦＴの構造を示す概念図である。図７に示すように、当該実施形態に係る薄膜トランジスタＴＦＴは、半導体膜ＳＣＦの上側に、保護膜ＰＦが形成されている。ここで、保護膜ＰＦは、例えば、ＳｉＮやＳｉＯ２から成る絶縁膜である。ドレイン電極とソース電極の間の領域に位置する不純物半導体膜ＩＤＳをエッチングする際に、保護膜ＰＦ上面にて、エッチングが留まる。それゆえ、当該実施形態に係る薄膜トランジスタＴＦＴの構造は、チャネルエッチストッパ構造と呼ばれている。
【００６９】
ソース電極膜ＳＦが、ゲート電極膜ＧＦと、積層方向から見て重なり合っている薄膜トランジスタＴＦＴについて考える。ゲート電極膜ＧＦとソース電極膜ＳＦとの間に電圧が印加される場合、ソース電極膜ＳＦと半導体膜ＳＣＦの境界付近において強電界が発生する。半導体膜ＳＣＦの上側に保護膜ＰＦが配置される場合、保護膜ＰＦの膜厚により、一般に、ソース電極膜ＳＦが保護膜ＰＦと、不純物半導体膜ＩＤＳを介して接している領域に発生する電界は、ソース電極膜ＳＦが半導体膜ＳＣＦと、不純物半導体膜ＩＤＳを介して接している領域に発生する電界より、強度が小さくなる。
【００７０】
図７に示す薄膜トランジスタＴＦＴの場合、ソース電極膜ＳＦがゲート電極膜ＧＦと対向することにより、より強い電界が発生し得るのは、ソース電極膜ＳＦのうち、不純物半導体膜ＩＤＳを介して、半導体膜ＳＣＦと接している領域付近である。
【００７１】
それゆえ、当該実施形態に係る薄膜トランジスタＴＦＴにおいても、図７に示すように、遮光膜ＭＡＳＫＳ（第１の遮光膜）が、半導体膜ＳＣＦの一部と、光の照射方向から見て重なり合い、さらに、ソース電極膜ＳＦの少なくとも一部と、積層方向（光の照射方向）から見て重なり合っている。さらに、遮光膜ＭＡＳＫＳは、ゲート電極膜ＧＦと同一層上に形成されているとともに、ゲート電極膜ＧＦと電気的に遮断されている。これにより、正孔電子対の発生と、強電界の発生とを、共に抑制することが出来ている。
【００７２】
図７に示す通り、半導体膜ＳＣＦのうち、不純物半導体膜ＩＤＳを介してソース電極膜ＳＦと接している領域は、積層方向（光の照射方向）から見て、ゲート電極膜ＧＦと離間して配置されているのが望ましい。これにより、さらに、強電界の発生が抑制されている。
【００７３】
さらに、半導体膜ＳＣＦが延伸する方向である図中横方向に対して、遮光膜ＭＡＳＫＳのゲート電極膜ＧＦ側の端が、ソース電極膜ＳＦのうち半導体膜ＳＣＦと電気的に接続している領域の、ゲート電極膜ＧＦ側の端より、よりゲート電極膜ＧＦ側に位置しているのが望ましい。これにより、ゲート電極膜ＧＦとソース電極膜ＳＦとの間に電圧が印加される場合に、ソース電極膜ＳＦのうち半導体膜ＳＣＦと電気的に接続している領域付近に多く発生する正孔電子対の発生が抑制され、リーク電流を抑制できる。
【００７４】
また、ソース電極膜ＳＦの表面のうち、不純物半導体膜ＩＤＳを介して半導体膜ＳＣＦと電気的接続をなすコンタクト表面が、ソース電極膜ＳＦが遮光膜ＭＡＳＫＳと積層方向（光の照射方向）から見て重なり合う領域に含まれているのが望ましい。これにより、半導体膜ＳＣＦのうち、不純物半導体膜ＩＤＳを介してソース電極膜ＳＦと接している領域で発生する正孔電子対を抑制でき、リーク電流を抑制できる。
【００７５】
また、第１の実施形態に係る薄膜トランジスタＴＦＴと同様に、ソース電極膜ＳＦと、遮光膜ＭＡＳＫＳとは、電気的に接続されているのが望ましい。これにより、ソース電極膜ＳＦと遮光膜ＭＡＳＫＳの間、及び、半導体膜ＳＣＦと遮光膜ＭＡＳＫＳの間に、容量が形成される。形成される容量によって、生じる画素電極ＰＸとコモン電極ＣＴ間の容量の電圧が低下、画質が低下する。しかし、ソース電極膜ＳＦと、遮光膜ＭＡＳＫＳとが電気的に接続されていることにより、発生し得る画質低下が抑制される。また、ドレイン電極膜ＤＦ（第２の電極膜）に対向して配置される遮光膜ＭＡＳＫＤ（第２の遮光膜）についても同様である。
【００７６】
以上、本発明の実施形態に係る薄膜トランジスタＴＦＴについて、液晶表示装置の画素領域に設けられる薄膜トランジスタＴＦＴを例に説明しているが、画素領域に設けられる薄膜トランジスタＴＦＴに限定されることはない。例えば、額縁領域に設けられる薄膜トランジスタＴＦＴであってもよい。リーク電流とは、スイッチング素子のスイッチがオフとなる間、すなわち、ゲート電極にオフ電圧が印加されている間に生じる電流であり、この間に、ゲート電極と、ソース電極（ドレイン電極）との間に電圧が印加される場合に、本発明を適用することが出来る。すなわち、第１の電極とは、ソース電極であってもよいし、ドレイン電極であってもよい。
【００７７】
本発明の実施形態に係る液晶表示装置において、上記では液晶の駆動方式をＩＰＳ方式のうち一つの方法として説明しているが、本発明は、ＩＰＳ方式のうち他の方式であってもよいし、例えば、ＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等のその他の駆動方式であってもよい。図８は、本発明の実施形態に係る他の一例となる液晶表示装置のＴＦＴ基板ＳＵＢ主要部の等価回路を示す図であり、図８は、ＶＡ方式及びＴＮ方式の液晶表示装置を構成するＴＦＴ基板ＳＵＢの等価回路を示している。ＶＡ方式及びＴＮ方式の場合には、ＴＦＴ基板ＳＵＢにコモン電極ＣＴ及びコモン信号線ＣＬが設けられる代わりに、ＴＦＴ基板ＳＵＢと対向してカラーフィルタが設けられるフィルタ基板ＣＦに、コモン電極ＣＴ（図示せず）が設けられている。
【００７８】
また、本発明の実施形態を上記では液晶表示装置として説明しているが、これに限定されることはなく、たとえば有機ＥＬ（Electro Luminescence）素子等の他の表示装置にも適用できることはいうまでもない。さらに、本発明の実施形態に係る薄膜トランジスタは、表示装置に備えられる場合に限定されることはなく、他の装置に備えられる場合に適用できることはいうまでもない。
【符号の説明】
【００７９】
ＢＬ  バックライト、ＣＣＦ  汚染防止膜、ＣＦ  フィルタ基板、ＣＨ１，ＣＨ２  コンタクト穴、ＣＬ  コモン信号線、ＣＴ  コモン電極、ＤＦ  ドレイン電極膜、ＤＬ  ドレイン信号線、ＧＡ  透明基板、ＧＦ  ゲート電極膜、ＧＩ  ゲート絶縁膜、ＧＬ  ゲート信号線、ＩＤＳ  不純物半導体膜、ＩＦ１，ＩＦ２，ＩＦ３  絶縁膜、ＭＡＳＫＤ，ＭＡＳＫＳ  遮光膜、ＰＦ  保護膜、ＰＸ  画素電極、ＳＣＦ  半導体膜、ＳＦ  ソース電極膜、ＳＵＢ  ＴＦＴ基板、ＴＦＴ  薄膜トランジスタ。
【図１】
0005626726.tif 000002
【図２】
0005626726.tif 000003
【図３】
0005626726.tif 000004
【図４】
0005626726.tif 000005
【図５】
0005626726.tif 000006
【図６Ａ】
0005626726.tif 000007
【図６Ｂ】
0005626726.tif 000008
【図６Ｃ】
0005626726.tif 000009
【図６Ｄ】
0005626726.tif 000010
【図６Ｅ】
0005626726.tif 000011
【図６Ｆ】
0005626726.tif 000012
【図６Ｇ】
0005626726.tif 000013
【図６Ｈ】
0005626726.tif 000014
【図６Ｉ】
0005626726.tif 000015
【図７】
0005626726.tif 000016
【図８】
0005626726.tif 000017
【図９Ａ】
0005626726.tif 000018
【図９Ｂ】
0005626726.tif 000019
【図９Ｃ】
0005626726.tif 000020