(57)【特許請求の範囲】
【請求項１】
ＤＣ／ＤＣコンバータのハイサイドトランジスタおよびロウサイドトランジスタをそれぞれ構成する第１トランジスタ及び第２トランジスタと、
第１周波数ならびに第１位相を持つ第１制御信号が入力され、前記第１制御信号の電圧状態を判別し、その判別結果に応じて第１内部制御信号と第１イネーブル信号を生成する第１検出回路と、
前記第１イネーブル信号が活性状態の際には前記第１内部制御信号に応じて前記第１及び第２トランジスタをＰＷＭ制御で駆動し、前記第１イネーブル信号が非活性状態の際には前記第１及び第２トランジスタを共にオフに固定するＰＷＭ制御回路とを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ＤＣ／ＤＣコンバータの出力端子に、前記半導体装置の外部に配置されたインダクタが電気的に接続されることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１検出回路は、
前記第１制御信号がハイインピーダンス状態の場合の電圧レベルを、ハイレベルとロウレベルの間となる中間レベルに設定する第１レベル設定回路と、
前記中間レベルを検出する第１コンパレータ回路と、
前記第１コンパレータ回路の出力に応じて前記第１内部制御信号を出力する第１バッファ回路とを有し、
前記第１イネーブル信号は、前記第１コンパレータ回路によって前記中間レベルが検出された際に非活性化され、
前記第１バッファ回路は、前記第１イネーブル信号が非活性状態の際には前記第１内部制御信号をハイレベルまたはロウレベルに固定し、前記第１イネーブル信号が活性状態の際には前記第１制御信号を再駆動することで前記第１内部制御信号を出力することを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１レベル設定回路は、
第２電源電圧と接地電源電圧との抵抗分圧によって前記中間レベルを設定する第１抵抗分圧回路と、
前記第１抵抗分圧回路に直列に挿入された第１スイッチを備え、
前記第１スイッチは、前記第１イネーブル信号が非活性化された場合にオフに制御されることを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記半導体装置は、更に、前記ＰＷＭ制御回路を含む各内部回路で必要なバイアス電流を生成する第１バイアス電流生成回路を備え、
前記第１バイアス電流生成回路は、前記第１イネーブル信号が非活性化された際には前記バイアス電流の一部または全部の生成を停止することを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記半導体装置は、１個の半導体パッケージによって実現されることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記半導体装置は、外部よりエラーアンプ信号が入力される第１外部端子を備え、
前記第１制御信号は、クロック信号であり、
前記ＰＷＭ制御回路は、前記第１トランジスタに流れる電流を第１電流検出信号として検出し、前記第１電流検出信号と前記エラーアンプ信号とを比較することで前記ＰＷＭ制御のデューティを定めることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記半導体装置は、更に、
外部から入力された第１電源電圧が所定の電圧よりも高い場合に第１電圧検出信号を活性化する第１電圧検出回路と、
前記第１電圧検出信号が非活性化されている場合にオンに制御されることで前記第１外部端子を固定電圧に接続し、前記第１電圧検出信号が活性化された際にはオフに制御されることで前記第１外部端子と前記固定電圧との接続を切り離す第１スイッチとを備え、
前記ＰＷＭ制御回路は、更に、前記第１電圧検出信号が活性化されている場合に前記第１制御信号に応じて前記第１トランジスタのオン・オフをＰＷＭ制御で駆動することを特徴とする半導体装置。
【請求項９】
第１周波数ならびに第１位相を持つ第１制御信号と、前記第１周波数ならびに前記第１位相と異なる第２位相を持つ第２制御信号とを出力する共通制御ユニットと、
前記第１制御信号を受けて動作する第１駆動ユニットと、
前記第２制御信号を受けて動作する第２駆動ユニットとを備え、
前記共通制御ユニットは、前記第１および第２制御信号の電圧状態を、それぞれ個別に所定の状態に固定する機能を備え、
前記第１駆動ユニットは、
オンに制御された際に、外部において一端が出力電源ノードに接続された第１インダクタにエネルギーを供給する第１ハイサイドトランジスタと、
オンに制御された際に前記第１インダクタからの出力電流の電流経路を形成する第１ロウサイドトランジスタと、
前記第１制御信号が入力され、前記第１制御信号の電圧状態を判別し、その判別結果に応じて第１内部制御信号と第１イネーブル信号を生成する第１検出回路と、
前記第１イネーブル信号が活性状態の際には前記第１内部制御信号に応じて前記第１ハイサイドトランジスタ及び第１ロウサイドトランジスタをＰＷＭ制御で駆動し、前記第１イネーブル信号が非活性状態の際には前記第１ハイサイドトランジスタ及び第１ロウサイドトランジスタを共にオフに固定する第１ＰＷＭ制御回路とを有し、
前記第２駆動ユニットは、
オンに制御された際に、外部において一端が前記出力電源ノードに接続された第２インダクタにエネルギーを供給する第２ハイサイドトランジスタと、
オンに制御された際に前記第２インダクタからの出力電流の電流経路を形成する第２ロウサイドトランジスタと、
前記第２制御信号が入力され、前記第２制御信号の電圧状態を判別し、その判別結果に応じて第２内部制御信号と第２イネーブル信号を生成する第２検出回路と、
前記第２イネーブル信号が活性状態の際には前記第２内部制御信号に応じて前記第２ハイサイドトランジスタ及び第２ロウサイドトランジスタをＰＷＭ制御で駆動し、前記第２イネーブル信号が非活性状態の際には前記第２ハイサイドトランジスタ及び第２ロウサイドトランジスタを共にオフに固定する第２ＰＷＭ制御回路とを有することを特徴とする電源装置。
【請求項１０】
請求項９記載の電源装置において、
前記共通制御ユニットは、前記第１および第２制御信号の電圧状態を、それぞれ個別にハイインピーダンス状態に固定する機能を備え、
前記第１検出回路は、
前記第１制御信号が前記ハイインピーダンス状態の場合の電圧レベルを、ハイレベルとロウレベルの間となる中間レベルに設定する第１レベル設定回路と、
前記中間レベルを検出する第１コンパレータ回路と、
前記第１コンパレータ回路の出力に応じて前記第１内部制御信号を出力する第１バッファ回路とを含み、
前記第２検出回路は、
前記第２制御信号が前記ハイインピーダンス状態の場合の電圧レベルを、前記中間レベルに設定する第２レベル設定回路と、
前記中間レベルを検出する第２コンパレータ回路と、
前記第２コンパレータ回路の出力に応じて前記第２内部制御信号を出力する第２バッファ回路とを含み、
前記第１イネーブル信号は、前記第１コンパレータ回路によって前記中間レベルが検出された際に非活性化され、
前記第１バッファ回路は、前記第１イネーブル信号が非活性状態の際には前記第１内部制御信号をハイレベルまたはロウレベルに固定し、前記第１イネーブル信号が活性状態の際には前記第１制御信号を再駆動することで前記第１内部制御信号を出力し、
前記第２イネーブル信号は、前記第２コンパレータ回路によって前記中間レベルが検出された際に非活性化され、
前記第２バッファ回路は、前記第２イネーブル信号が非活性状態の際には前記第２内部制御信号をハイレベルまたはロウレベルに固定し、前記第２イネーブル信号が活性状態の際には前記第２制御信号を再駆動することで前記第２内部制御信号を出力することを特徴とする電源装置。
【請求項１１】
請求項１０記載の電源装置において、
前記第１レベル設定回路は、
電源電圧と接地電源電圧の抵抗分圧によって前記中間レベルを設定する第１抵抗分圧回路と、
前記第１抵抗分圧回路に直列に挿入された第１スイッチを備え、
前記第２レベル設定回路は、
前記電源電圧と前記接地電源電圧の抵抗分圧によって前記中間レベルを設定する第２抵抗分圧回路と、
前記第２抵抗分圧回路に直列に挿入された第２スイッチを備え、
前記第１スイッチは、前記第１イネーブル信号が非活性化された場合にオフに制御され、
前記第２スイッチは、前記第２イネーブル信号が非活性化された場合にオフに制御されることを特徴とする電源装置。
【請求項１２】
請求項９記載の電源装置において、
前記共通制御ユニットと前記第１駆動ユニットと前記第２駆動ユニットは、それぞれ、異なる半導体パッケージによって実現され、同一の配線基板上に実装されていることを特徴とする電源装置。
【請求項１３】
請求項１２記載の電源装置において、
前記第１および第２制御信号は、それぞれ第１および第２クロック信号であり、
前記共通制御ユニットは、更に、前記出力電源ノードの電圧を予め定められた設定電圧を基準として増幅し、その増幅結果をエラーアンプ信号として前記第１および第２駆動ユニットに共通で出力するエラーアンプ回路を備え、
前記第１ＰＷＭ制御回路は、前記第１ハイサイドトランジスタに流れる電流を第１電流検出信号として検出し、前記第１電流検出信号と前記エラーアンプ信号とを比較することで前記ＰＷＭ制御のデューティを定め、
前記第２ＰＷＭ制御回路は、前記第２ハイサイドトランジスタに流れる電流を第２電流検出信号として検出し、前記第２電流検出信号と前記エラーアンプ信号とを比較することで前記ＰＷＭ制御のデューティを定めることを特徴とする電源装置。
【請求項１４】
請求項９記載の電源装置において、
前記第１駆動ユニットは、更に、前記第１ＰＷＭ制御回路を含む各内部回路で必要なバイアス電流を生成する第１バイアス電流生成回路を備え、
前記第１バイアス電流生成回路は、前記第１イネーブル信号が非活性化された際には前記バイアス電流の一部または全部の生成を停止し、
前記第２駆動ユニットは、更に、前記第２ＰＷＭ制御回路を含む各内部回路で必要なバイアス電流を生成する第２バイアス電流生成回路を備え、
前記第２バイアス電流生成回路は、前記第２イネーブル信号が非活性化された際には前記バイアス電流の一部または全部の生成を停止することを特徴とする電源装置。
【請求項１５】
第１周波数ならびに第１位相を持つ第１制御信号が入力される第１駆動ユニットと、
前記第１周波数ならびに前記第１位相と異なる第２位相を持つ第２制御信号が入力される第２駆動ユニットと、
前記第１及び第２駆動ユニットを制御する共通制御ユニットと、
前記第１駆動ユニットと前記第２駆動ユニットと前記共通制御ユニットとを共通接続するバスとを備え、
前記第１駆動ユニットは、
オンに制御された際に、外部から入力された第１電源電圧と、外部において一端が出力電源ノードに接続された第１インダクタとの間に電流経路を形成する第１トランジスタと、
前記第１電源電圧が所定の電圧よりも高い場合に第１電圧検出信号を活性化する第１電圧検出回路と、
前記第１電圧検出信号が活性化されている場合に前記第１制御信号に応じて前記第１トランジスタのオン・オフをＰＷＭ制御する第１ＰＷＭ制御回路と、
前記第１電圧検出信号が非活性化されている場合にオンに制御されることで前記バスを固定電圧に接続し、前記第１電圧検出信号が活性化された際にはオフに制御されることで前記バスと前記固定電圧との接続を切り離す第１スイッチとを備え、
前記第２駆動ユニットは、
オンに制御された際に、外部から入力された前記第１電源電圧と、外部において一端が前記出力電源ノードに接続された第２インダクタとの間に電流経路を形成する第２トランジスタと、
前記第１電源電圧が所定の電圧よりも高い場合に第２電圧検出信号を活性化する第２電圧検出回路と、
前記第２電圧検出信号が活性化されている場合に前記第２制御信号に応じて前記第２トランジスタのオン・オフをＰＷＭ制御する第２ＰＷＭ制御回路と、
前記第２電圧検出信号が非活性化されている場合にオンに制御されることで前記バスを前記固定電圧に接続し、前記第２電圧検出信号が活性化された際にはオフに制御されることで前記バスと前記固定電圧との接続を切り離す第２スイッチとを備え、
前記共通制御ユニットは、
前記第１および第２スイッチがオフであった場合の前記バスの電圧レベルを前記固定電圧と異なるバス設定電圧に定めるレベル設定回路と、
前記固定電圧と前記バス設定電圧の間の電圧値を基準電圧として前記バスの電圧レベルが前記固定電圧側か前記バス設定電圧側かを判定し、前記バス設定電圧側であった場合に共通電圧検出信号を活性化するバス判定回路とを有することを特徴とする電源装置。
【請求項１６】
請求項１５記載の電源装置において、
前記共通制御ユニットは、第２電源電圧によって動作し、さらに、
前記出力電源ノードの電圧を予め定められた設定電圧を基準として増幅し、その増幅結果をエラーアンプ信号として前記バスに出力するエラーアンプ回路と、
前記エラーアンプ信号の電圧レベルを緩やかに上昇させるソフトスタート制御を行うソフトスタート制御回路とを備え、
前記ソフトスタート制御回路は、前記共通電圧検出信号の非活性化から活性化への遷移を受けて前記ソフトスタート制御を開始し、
前記固定電圧は、接地電源電圧であり、
前記レベル設定回路は、前記エラーアンプ回路の最小出力電圧を前記接地電源電圧よりも高くすることで実現されることを特徴とする電源装置。
【請求項１７】
請求項１６記載の電源装置において、
前記エラーアンプ回路は、
前記バスに接続される第１ノードと前記第２電源電圧との経路上に設けられたバイアス電流源と、
前記第１ノードと前記接地電源電圧との経路上に設けられ、前記バス設定電圧に応じた抵抗値を持つ第１抵抗とを有することを特徴とする電源装置。
【請求項１８】
請求項１６記載の電源装置において、
前記共通制御ユニットは、更に、前記第２電源電圧が所定の電圧よりも高い場合に第３電圧検出信号を活性化する第３電圧検出回路を備え、
前記ソフトスタート制御回路は、前記第３電圧検出信号の非活性化から活性化への遷移タイミングと前記共通電圧検出信号の非活性化から活性化への遷移タイミングのうち、いずれか遅い遷移タイミングに応じて前記ソフトスタート制御を開始することを特徴とする電源装置。
【請求項１９】
請求項１６記載の電源装置において、
前記共通制御ユニットと前記第１駆動ユニットと前記第２駆動ユニットは、それぞれ、異なる半導体パッケージによって実現され、同一の配線基板上に実装されていることを特徴とする電源装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびそれを用いた電源装置に関し、例えば高電圧を低電圧に変換するスイッチング電源装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、パワーＭＯＳＦＥＴと、それを駆動する駆動回路と、駆動回路にスイッチング制御信号を伝達する制御回路とが１つのパッケージ内に搭載された半導体装置が記載されている（図１、図２）。この半導体装置は、マルチフェーズ動作が可能となっている（図１５）。
【０００３】
また、特許文献２には、複数のコンバータ制御ＩＣを用い、それぞれ異なる位相で負荷に対して電源を供給するマルチフェーズ型ＤＣ／ＤＣコンバータ装置が記載されている（図１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１７６２０号公報
【特許文献２】特開２００６−５０８９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、パーソナルコンピュータ（以下、ＰＣ）等を代表とする各種電子機器ならびに電気機器では、商用電源となる交流電圧（例えば１００Ｖ等）から所望の直流電圧（例えば１２Ｖ、５Ｖ、３．３Ｖ等）を生成するＡＣ／ＤＣコンバータ（例えばＡＴＸ電源）が備わっている。また、ノート型のＰＣ等では、バッテリによって特定値の直流電圧が供給される。ＰＣ等に使用される各種半導体部品では、安定した電源電圧が必要とされ、場合によっては複数の電源電圧値が必要とされる。このため、このＡＣ／ＤＣコンバータやバッテリによって生成された電圧は、降圧型の非絶縁型ＤＣ／ＤＣコンバータ（バックコンバータ）によって所定の電圧（例えば１．０Ｖ等）および安定した電圧に変換された上で各種半導体部品に供給される。これらは、一般的にＰＯＬ（point of load）コンバータ等と呼ばれ、例えば、ＰＣの場合には、マザーボードや各種拡張ボード（グラフィックボード等）といったＰＣＢ（Printed Circuit Board）上で各種回路ユニット（ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）、メモリ等）の近傍に実装される。
【０００６】
近年、このようなバックコンバータには、各種半導体部品の低電圧化ならびに高速化に伴い、大電流化、高速応答化、ならびに安定化への要求が高まっている。このような要求を満たすため、特許文献１，２等に示されるように、共通コンデンサに対して複数のインダクタからそれぞれ異なるフェーズで電荷を供給するマルチフェーズ技術を用いられている。マルチフェーズ技術を用いると、原理的に、フェーズ数を増やすほどリップル電圧が低減され、また、負荷電流量を各インダクタから分散して供給すればよいため、大電流化への対応も容易となる。また、インダクタの値を小さくできるため高速応答化も図れる。
【０００７】
しかしながら、マルチフェーズ技術を用いると、バックコンバータを構成する部品数が増加し、これに伴い各部品間の配線数が増大するという問題が生じる。図２２は、本発明の前提として検討した電源装置を示すものであり、（ａ）はその構成例を示す概略図、（ｂ）は（ａ）における駆動ユニットＤＲＩＣ’の内部構成例を示す概略図である。図２２（ａ）に示す電源装置は、ＰＷＭ（Pulse Width Modulation）制御ユニットＰＷＭＣＴＬＵと、複数（ここでは６個）の駆動ユニットＤＲＩＣ’［１］〜ＤＲＩＣ’［６］と、複数のインダクタＬ［１］〜Ｌ［６］、抵抗Ｒ［１］〜Ｒ［６］、ならびに容量Ｃ［１］〜Ｃ［６］を含んで構成される。
【０００８】
ＰＷＭ制御ユニットＰＷＭＣＴＬＵは、各駆動ユニットＤＲＩＣ’［ｎ］（ｎ＝１〜６）に対して、ＰＷＭ信号ＰＷＭ［ｎ］とイネーブル信号ＥＮ［ｎ］を出力する。ここでは、ＰＷＭ［ｎ］とＰＷＭ［ｎ＋１］は、フェーズが６０°が異なっている。ＤＲＩＣ’［ｎ］は、図２２（ｂ）に示すように、制御論理回路ＬＧＣａと、ドライバ回路ＤＲＶｈ，ＤＲＶｌと、パワートランジスタＱＨ，ＱＬを備える。ＱＨ，ＱＬは、ここではＮ型のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いている。ＱＨは、ドレインが入力電源電圧ＶＩＮ（例えば１２Ｖ等）に、ゲートがＤＲＶｈに、ソースが外部端子（出力端子）ＰＮ２（ＳＷ［ｎ］）にそれぞれ接続され、ＱＬは、ドレインがＰＮ２（ＳＷ［ｎ］）に、ゲートがＤＲＶｌに、ソースが接地電源電圧ＧＮＤにそれぞれ電気的に接続される。ＬＧＣａは、ＰＷＭ［ｎ］を受け、ＤＲＶｈを介してＱＨを駆動し、このＰＷＭ［ｎ］の相補信号によりＤＲＶｌを介してＱＬを駆動する。
【０００９】
各インダクタＬ［ｎ］は、一端が出力電源ノードＶＯに共通接続され、他端がスイッチ信号ＳＷ［ｎ］の生成端子となる外部端子（出力端子）ＰＮ２に接続される。したがって、各駆動ユニットＤＲＩＣ’［ｎ］は、ＰＷＭ［ｎ］に応じて、それぞれ異なるフェーズで自身に対応するインダクタＬ［ｎ］にエネルギーを供給し、これに伴う６フェーズのＰＷＭ動作によってＶＯに所定の電源（例えば１Ｖの電圧）を生成する。そして、前述した各種回路ユニットに対応する負荷ＬＯＤは、このＶＯの電源によって駆動される。一方、各インダクタＬ［ｎ］に流れる電流は、その両端の間に直列接続された抵抗Ｒ［ｎ］および容量Ｃ［ｎ］によって検出され、一対の電流検出信号ＣＳ［ｎ］（＋／−）としてＰＷＭ制御ユニットＰＷＭＣＴＬＵに帰還される。ＰＷＭＣＴＬＵは、このＣＳ［ｎ］（＋／−）と、ＶＯから帰還した出力電圧検出信号ＦＢを受け、ＶＯの電圧や、各インダクタＬ［ｎ］における電流のバランス等を加味して各ＰＷＭ信号ＰＷＭ［ｎ］のデューティを制御する。
【００１０】
また、このようなマルチフェーズ機能を備えた電源装置は、電力変換効率等の観点から、負荷ＬＯＤの消費電力に応じてフェーズ数を変更可能なように構成されることが望ましい。そこで、ＰＷＭ制御ユニットＰＷＭＣＴＬＵは、各駆動ユニットＤＲＩＣ’［ｎ］に対してイネーブル信号ＥＮ［ｎ］を出力することでフェーズ数を設定可能となっている。例えば、ＥＮ［１］、ＥＮ［３］、およびＥＮ［５］を活性化した場合、ＤＲＩＣ’［１］、ＤＲＩＣ’［３］、およびＤＲＩＣ’［５］によって、３相（０°、１２０°、２４０°）のＰＷＭ動作が行われる。
【００１１】
ここで、図２２に示すような電源装置を用いた場合、図２２（ａ）から判るように、１個のフェーズ当たりに４本（ＰＷＭ［ｎ］、ＥＮ［ｎ］、ＣＳ［ｎ］（＋／−））の配線が必要となり、例えば６フェーズ（ｎ＝６）の場合には２４本、８フェーズ（ｎ＝８）の場合には３２本の配線が必要となる。そこで、配線本数を低減するため、例えば、図２５に示すような電源装置を用いることが考えられる。図２５は、本発明の前提として検討した他の電源装置を示すものであり、（ａ）はその構成例を示す概略図、（ｂ）は（ａ）におけるＰＷＭ搭載型駆動ユニットＰＳＩＰ’の内部構成例を示す概略図である。
【００１２】
図２５（ａ）に示す電源装置は、マイクロコントローラユニットＭＣＵと、アナログコンパニオンユニットＡＣＵと、複数（ここでは６個）のＰＷＭ搭載型駆動ユニットＰＳＩＰ’［１］〜ＰＳＩＰ’［６］と、複数のインダクタＬ［１］〜Ｌ［６］を含んで構成される。ＭＣＵは、ＰＳＩＰ’［ｎ］（ｎ＝１〜６）に対して、クロック信号ＣＬＫ［ｎ］とイネーブル信号ＥＮ［ｎ］を出力する。ここでは、ＣＬＫ［ｎ］とＣＬＫ［ｎ＋１］は、フェーズが６０°が異なっている。ＡＣＵは、エラーアンプ回路ＥＡを備え、エラーバスＥＢを介して各ＰＳＩＰ’［ｎ］に共通のエラーアンプ信号ＥＯを出力する。
【００１３】
各ＰＷＭ搭載型駆動ユニットＰＳＩＰ’［ｎ］は、図２５（ｂ）に示すように、ＰＷＭ制御回路ＰＷＭ＿ＣＴＬと、制御論理回路ＬＧＣｂと、ドライバ回路ＤＲＶｈ，ＤＲＶｌと、パワートランジスタＱＨ，ＱＬを備える。ＰＷＭ＿ＣＴＬは、クロック信号ＣＬＫ［ｎ］とエラーアンプ信号ＥＯと自身の内部で検出した電流信号とを用いたピーク電流制御方式によりＰＷＭ信号ＰＷＭ［ｎ］を生成する。ＬＧＣｂは、このＰＷＭ［ｎ］を用いて、図２２の制御論理回路ＬＧＣａと同様に、ＤＲＶｈ，ＤＲＶｌを介してＱＨ，ＱＬを制御し、外部端子（出力端子）ＰＮ２（ＳＷ［ｎ］）を駆動する。これによって、図２２の場合と同様に、各ＰＳＩＰ’［ｎ］は、ＰＷＭ［ｎ］に応じて、それぞれ異なるフェーズで自身に対応するインダクタＬ［ｎ］にエネルギーを供給し、これに伴う６フェーズのＰＷＭ動作によって出力電源ノードＶＯに所定の電源を生成する。また、ＶＯの電圧は、出力電圧検出信号ＦＢとしてアナログコンパニオンユニットＡＣＵに帰還され、それがエラーアンプ回路ＥＡを介してエラーアンプ信号ＥＯに反映される。
【００１４】
図２５に示すような電源装置を用いると、図２２の電源装置と比較して、各ＰＷＭ搭載型駆動ユニットＰＳＩＰ’［ｎ］が、自身の内部において電流信号を検出してＰＷＭ信号ＰＷＭ［ｎ］を生成するため、図２２における抵抗Ｒ［ｎ］、容量Ｃ［ｎ］ならびに電流検出信号ＣＳ［ｎ］（＋／−）が不要となる。しかしながら、図２２の場合と同様に、依然として各フェーズ毎のイネーブル信号ＥＮ［ｎ］は必要である。したがって、図２５（ａ）の構成では、１個のフェーズ当たりに２本（ＣＬＫ［ｎ］、ＥＮ［ｎ］）の配線と、加えて各フェーズ共通で１本の配線（エラーバスＥＢ）が必要となり、例えば６フェーズ（ｎ＝６）の場合には１３本、８フェーズ（ｎ＝８）の場合には１７本の配線が必要となる。
【００１５】
このように図２５のような電源装置を用いると、図２２と比較して配線本数をある程度まで削減することが可能となる。ただし、負荷となる回路ユニットの消費電力は、高速化に伴い益々増加傾向にあり、その一方で、配線基板（ＰＣＢ）等の実装面積は、電化製品（特にノートＰＣや各種モバイル機器等）の小型化に伴い益々減少傾向にある。そうすると、消費電力の増加は、フェーズ数を増やすことで対応することができるが、これにより、ＰＣＢ上のレイアウトが益々困難になってしまうため、図２５のような電源装置でも配線本数の要求を十分に満たせなくなる。
【００１６】
具体的には、配線基板（ＰＣＢ）上で電源装置に割り当てられる実装面積が限られているとすると、例えば次のような問題が生じ得る。第１に、配線本数の増加に伴い、その配線パターンのレイアウト自体が困難となる。第２に、配線本数の増加に伴い、ＰＣＢ上のパワープレーン（例えば接地電源電圧ＧＮＤ、出力電源ノードＶＯ）の面積が制約される。そうすると、パワープレーン（代表的にはＣｕ配線）の抵抗値が増大するため、電力変換効率の低下を招き、また、放熱パターンが小面積化するため、発熱の増大を招く。第３に、ＰＣＢ上で複数の配線パターンが長く並走するために、配線相互クロストークなどのノイズが発生する。
【００１７】
したがって、特に、マルチフェーズ方式の電源装置では、１個のフェーズ当たりの配線本数を可能な限り削減することが非常に重要となる。また、このような実装問題の観点に加えて、デバイスコスト的な観点からも、特に、フェーズ数に応じた数が必要となる駆動ユニットＤＲＩＣ’［ｎ］やＰＷＭ搭載型駆動ユニットＰＳＩＰ’［ｎ］におけるパッケージのピン数を削減することが望まれる。
【００１８】
そこで、本発明の目的の一つは、マルチフェーズ方式を用いた電源装置の小型化を実現することにある。なお、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００２０】
本実施の形態による電源装置は、各インダクタにマルチフェーズでエネルギーを供給する複数の駆動ユニットと、共通制御ユニットとを有するものとなっている。共通制御ユニットは、各駆動ユニットに対してそれぞれ異なる位相で遷移する制御信号を出力する。駆動ユニットは、対応するインダクタにエネルギーを供給するパワートランジスタと、このパワートランジスタをＰＷＭ制御するＰＷＭ制御回路と、検出回路を備える。この検出回路は、前述した共通制御ユニットからの制御信号を受け、その電圧状態を判別して内部制御信号とイネーブル信号を生成する。この電圧状態とは、例えば、ハイインピーダンス状態であることが望ましく、場合によっては、ハイレベル固定やロウレベル固定であってもよい。この検出回路は、例えばハイインピーダンス状態を検出すると、イネーブル信号を非活性化し、内部制御信号をハイレベルまたはロウレベルに固定する。ＰＷＭ制御回路は、このイネーブル信号が非活性化している場合にはパワートランジスタをオフに固定し、イネーブル信号が活性化している場合において、内部制御信号に応じてパワートランジスタをＰＷＭ制御する。
【００２１】
このような構成を用いると、１本の制御信号によってＰＷＭ制御の基となる信号（例えばクロック信号や場合によってはＰＷＭ信号）に加えてイネーブル信号を伝送することが可能となる。すなわち、このイネーブル信号が非活性化された駆動ユニットは、ＰＷＭ制御動作を停止するため、マルチフェーズのフェーズ数を任意に変更可能となるが、共通制御ユニットと各駆動ユニットとの間で行われるこの機能を、少ない配線本数で実現できることになる。これによって、電源装置の小型化が実現可能となる。
【００２２】
また、本実施の形態による電源装置は、前述した共通制御ユニットにエラーアンプ回路が備わり、このエラーアンプ回路からのエラーアンプ信号が共通バスによって各駆動ユニットに供給される構成となっている。各駆動ユニットは、このエラーアンプ信号に基づいてＰＷＭ制御のデューティを定める。また、各駆動ユニットには、パワートランジスタに供給される電源電圧が所定の電圧に達したことを検出する電圧検出回路が搭載される。ここで、電源装置の動作開始時に、仮に、各駆動ユニットに供給される電源電圧よりも先に共通制御ユニットの電源電圧が立ち上がった場合、共通制御ユニットは、エラーアンプ回路を介して各駆動ユニットが所謂ソフトスタート動作を行えるように制御を行う。しかしながら、この段階で、各駆動ユニットに供給される電源電圧が立ち上がっていない場合、このソフトスタート動作が機能しない。そこで、この共通バスを利用して、各駆動ユニット内の電圧検出回路からの電圧検出信号を入力とするワイヤード論理回路を構築する。
【００２３】
これによって、各共通制御ユニットは、各駆動ユニット全ての電源電圧が立ち上がった時点でソストスタート動作を開始することができる。なお、このようなワイヤード論理回路を利用しない場合には、例えば、前述した各電圧検出信号を配線によって引き出す必要性が生じ、配線本数の増大を招くが、ワイヤード論理回路を利用することでこれを防止できる。これによって、電源装置の小型化が実現可能となる。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、半導体装置およびマルチフェーズ方式を用いた電源装置の特性を向上することができ、特に小型化が実現可能になる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１による電源装置を示すものであり、（ａ）はその構成例を示す概略図、（ｂ）は（ａ）におけるＰＷＭ搭載型駆動ユニットの内部構成例を示す概略図である。
【図２】（ａ）、（ｂ）は、図１におけるイネーブル検出回路のそれぞれ異なる構成例を示す概念図である。
【図３】図１におけるイネーブル検出回路の詳細な構成例を示す回路図である。
【図４】図３のハイインピーダンス検出回路の動作例を示す波形図である。
【図５】本発明の実施の形態２による電源装置において、それに含まれるイネーブル検出回路（ハイインピーダンス検出回路）の構成例を示す回路図である。
【図６】図５のハイインピーダンス検出回路の動作例を示す波形図である。
【図７】本発明の実施の形態３による電源装置において、その構成の一例を示す概略図である。
【図８】図７の動作例を示した波形図である。
【図９】（ａ），（ｂ）は、図７の前提として検討したそれぞれ異なる構成例を示す概略図である。
【図１０】図９（ａ）の構成例を用いた場合の第１の問題点について説明する図である。
【図１１】図９（ａ）の構成例を用いた場合の第２の問題点について説明する図である。
【図１２】本発明の実施の形態４による電源装置において、その構成の一例を示す概略図である。
【図１３】本発明の実施の形態５による電源装置において、その構成の一例を示す概略図である。
【図１４】図１３におけるＰＷＭ搭載型駆動ユニットの詳細な構成例を示すブロック図である。
【図１５】図１３および図１４の構成例を用いた場合の通常時の概略動作例を示す波形図である。
【図１６】図１４に示すＰＷＭ搭載型駆動ユニットの外形例を示す平面図である。
【図１７】（ａ）は、図１６におけるＹ１−Ｙ１’間の構造例を示す断面図であり、（ｂ）は、図１６におけるＸ１−Ｘ１’間の構造例を示す断面図である。
【図１８】図１４において、ハイサイドのパワートランジスタが形成された半導体チップのデバイス構造例を示す断面図である。
【図１９】図１３の電源装置を配線基板に実装した場合の構成例を示すものであり、（ａ）は配線基板における配線層の一部を示した断面図、（ｂ）は（ａ）における各配線層のレイアウト例を示す平面図である。
【図２０】図１３の電源装置を配線基板に実装した場合の構成例を示すものであり、（ａ）は配線基板における配線層の一部を示した断面図、（ｂ）は（ａ）における各配線層のレイアウト例を示す平面図である。
【図２１】（ａ）、（ｂ）は図７および図１２を補足する回路図である。
【図２２】本発明の前提として検討した電源装置を示すものであり、（ａ）はその構成例を示す概略図、（ｂ）は（ａ）における駆動ユニットの内部構成例を示す概略図である。
【図２３】図１９の比較例として、図２２の構成例を用いた場合の配線基板の構成例を示すものである。
【図２４】図２０の比較例として、図２２の構成例を用いた場合の配線基板の構成例を示すものである。
【図２５】本発明の前提として検討した他の電源装置を示すものであり、（ａ）はその構成例を示す概略図、（ｂ）は（ａ）におけるＰＷＭ搭載型駆動ユニットの内部構成例を示す概略図である。
【図２６】図１９の比較例として、図２５の構成例を用いた場合の配線基板の構成例を示すものである。
【図２７】図２０の比較例として、図２５の構成例を用いた場合の配線基板の構成例を示すものである。
【発明を実施するための形態】
【００２６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２８】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、ＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態で、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（又はＭＯＳトランジスタと略す）と記載した場合、ゲート絶縁膜として非酸化膜を除外するものではない。
【００２９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３０】
（実施の形態１）
図１は、本発明の実施の形態１による電源装置を示すものであり、（ａ）はその構成例を示す概略図、（ｂ）は（ａ）におけるＰＷＭ搭載型駆動ユニットＰＳＩＰ［ｎ］の内部構成例を示す概略図である。図１（ａ）に示す電源装置は、マイクロコントローラユニットＭＣＵと、アナログコンパニオンユニットＡＣＵと、半導体装置である複数（ここでは６個）のＰＷＭ搭載型駆動ユニットＰＳＩＰ［１］〜ＰＳＩＰ［６］と、複数のインダクタＬ［１］〜Ｌ［６］を含んで構成される。
【００３１】
ＰＳＩＰ［１］〜ＰＳＩＰ［６］は、例えば、それぞれ別の半導体パッケージによって実現される。ＭＣＵとＡＣＵは、それぞれ別の半導体パッケージで実現したり、共通制御ユニットＣＣＴＬＵとして一つの半導体パッケージで実現することも可能である。一つの半導体パッケージで実現する場合、ＭＣＵとＡＣＵは、それぞれ別の半導体チップで形成した後、所謂ＳｉＰ（System in Package）技術によって一つの半導体パッケージに搭載したり、あるいは一つの半導体チップで形成してパッケージ化することも可能である。これらの半導体パッケージは、マザーボードや各種拡張ボード（グラフィックボード等）といった配線基板（ＰＣＢ）上で、負荷ＬＯＤとなる各種回路ユニット（例えばＣＰＵ、ＧＰＵ、メモリ等）の近傍に実装される。
【００３２】
マイクロコントローラユニットＭＣＵは、各ＰＷＭ搭載型駆動ユニットＰＳＩＰ［ｎ］（ｎ＝１〜６）に対して、クロック信号ＣＬＫ［ｎ］を出力する。ここでは、ＣＬＫ［ｎ］とＣＬＫ［ｎ＋１］は、フェーズ（位相）が６０°が異なっている。アナログコンパニオンユニットＡＣＵは、エラーアンプ回路ＥＡを備え、エラーバスＥＢを介して各ＰＳＩＰ［ｎ］に共通のエラーアンプ信号ＥＯを出力する。各ＰＳＩＰ［ｎ］は、図１（ｂ）に示すように、イネーブル検出回路ＥＮＤＥＴと、ＰＷＭ制御回路ＰＷＭ＿ＣＴＬと、制御論理回路ＬＧＣと、ドライバ回路ＤＲＶｈ，ＤＲＶｌと、トランジスタ（パワートランジスタ）ＱＨ，ＱＬを備える。
【００３３】
トランジスタＱＨ，ＱＬは、それぞれＤＣ／ＤＣコンバータのハイサイドトランジスタ(High side Transistor)およびロウサイドトランジスタ（Low side transistor）であり、ここではＮチャネル型のＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）を用いている。ＱＨは、ドレインが入力電源電圧ＶＩＮ（例えば１２Ｖ等）に、ゲートがＤＲＶｈに、ソースがスイッチ信号ＳＷ［ｎ］の生成端子となる外部端子（出力端子）ＰＮ２にそれぞれ接続される。ＱＬは、ドレインがＰＮ２（ＳＷ［ｎ］）に、ゲートがＤＲＶｌに、ソースが接地電源電圧ＧＮＤにそれぞれ接続される。ここで、高電圧電源側に接続されるトランジスタをハイサイドトランジスタ、低電圧電源側に接続されるトランジスタをロウサイドトランジスタと定義している。イネーブル検出回路ＥＮＤＥＴは、詳細は後述するが、ＭＣＵからのＣＬＫ［ｎ］を受け、ＣＬＫ［ｎ］の状態に応じてイネーブル信号ＥＮ［ｎ］を生成すると共に、内部クロック信号ＣＬＫ＿Ｓ［ｎ］を生成する。ＰＷＭ制御回路ＰＷＭ＿ＣＴＬは、ＣＬＫ＿Ｓ［ｎ］とエラーアンプ信号ＥＯと自身の内部で検出した電流信号とを用いたピーク電流制御方式によりＰＷＭ信号ＰＷＭ［ｎ］を生成する。制御論理回路ＬＧＣは、このＰＷＭ［ｎ］を用いて、ＤＲＶｈを介してＱＨを駆動し、このＰＷＭ［ｎ］の相補信号によりＤＲＶｌを介してＱＬを駆動する。
【００３４】
ここで、ＰＷＭ制御回路ＰＷＭ＿ＣＴＬは、イネーブル信号ＥＮ［ｎ］が活性状態の場合に制御論理回路ＬＧＣに対してＰＷＭ信号ＰＷＭ［ｎ］の供給を行い、非活性状態の場合にはＰＷＭ［ｎ］の供給を停止する。また、制御論理回路ＬＧＣは、ＥＮ［ｎ］が活性状態の場合にはＱＨおよびＱＬに対してＰＷＭ［ｎ］に応じたスイッチング信号を供給し、非活性状態の場合にはＱＨおよびＱＬを共にオフに制御する。さらに、ＰＷＭ＿ＣＴＬおよびＬＧＣは、より望ましくは、ＥＮ［ｎ］が非活性状態の場合に、自身を省電力モードに遷移する機能を備える。具体的には、例えば、自身の内部回路に供給されるバイアス電流の一部または全部を停止することにより、必要最小限の回路のみを動作させる機能等が挙げられる。
【００３５】
各インダクタＬ［ｎ］は、一端が出力電源ノードＶＯに共通接続され、他端が外部端子（出力端子）ＰＮ２（ＳＷ［ｎ］）に接続される。これにより、各ＰＷＭ搭載型駆動ユニットＰＳＩＰ［ｎ］は、ＰＷＭ［ｎ］に応じて、それぞれ異なるフェーズで自身に対応するインダクタＬ［ｎ］にエネルギーを供給し、これに伴う最大６フェーズのＰＷＭ動作によってＶＯに所定の電源（例えば１Ｖの電圧）を生成する。ＶＯには、各種回路ユニット（例えば、ＣＰＵ、ＧＰＵ、メモリ等）となる負荷ＬＯＤが接続され、ＬＯＤは、このＶＯを電源として動作する。また、ＶＯの電圧は、出力電圧検出信号ＦＢとしてアナログコンパニオンユニットＡＣＵに帰還され、それがエラーアンプ回路ＥＡを介してエラーアンプ信号ＥＯに反映される。
【００３６】
図２（ａ）、（ｂ）は、図１におけるイネーブル検出回路ＥＮＤＥＴのそれぞれ異なる構成例を示す概念図である。図２（ａ）に示すイネーブル検出回路ＥＮＤＥＴ１は、中間レベル（ハイインピーダンス）検出回路ＭＪＧＥと、制御バッファ回路ＣＴＢＵＦ１を備えている。ＭＪＧＥは、クロック信号ＣＬＫ［ｎ］の電圧レベルがロウ（‘Ｌ’）レベル判定電圧ＶＴＨｌとハイ（‘Ｈ’）レベル判定電圧ＶＴＨｈの間にある場合にはイネーブル信号ＥＮ［ｎ］を‘Ｌ’レベル（非活性状態）とし、それ以外の場合にはＥＮ［ｎ］を‘Ｈ’レベル（活性状態）とする。ＭＪＧＥは、例えば、２個のコンパレータ回路等を用いて実現することができる。ＣＴＢＵＦ１は、ＥＮ［ｎ］が‘Ｈ’レベルの場合には内部クロック信号ＣＬＫ＿Ｓ［ｎ］としてＣＬＫ［ｎ］を出力し、ＥＮ［ｎ］が‘Ｌ’レベルの場合にはＣＬＫ＿Ｓ［ｎ］を‘Ｌ’レベル（または‘Ｈ’レベル）に固定する。
【００３７】
一方、図２（ｂ）に示すイネーブル検出回路ＥＮＤＥＴ２は、タイマ回路ＴＭＲ１と、制御バッファ回路ＣＴＢＵＦ１を備えている。ＴＭＲ１は、例えば、クロック信号ＣＬＫ［ｎ］が所定の期間（＞ＣＬＫ［ｎ］の周期）で継続的に‘Ｈ’レベルまたは‘Ｌ’レベルであった場合にイネーブル信号ＥＮ［ｎ］を‘Ｌ’レベル（非活性状態）とし、それ以外の場合にはＥＮ［ｎ］を‘Ｈ’レベル（活性状態）とする。ＴＭＲ１は、例えば、アナログ的な積分回路およびその出力電圧を判定するコンパレータ回路や、あるいは、ディジタル的に‘Ｈ’レベル又は‘Ｌ’レベル期間をカウントするカウンタ回路等によって実現することができる。ＣＴＢＵＦ１は、ＥＮ［ｎ］が‘Ｈ’レベルの場合には内部クロック信号ＣＬＫ＿Ｓ［ｎ］としてＣＬＫ［ｎ］を出力し、ＥＮ［ｎ］が‘Ｌ’レベルの場合にはＣＬＫ＿Ｓ［ｎ］を‘Ｌ’レベル（または‘Ｈ’レベル）に固定する。なお、図２（ａ）の構成例は、図２（ｂ）の構成例と比較して、比較的長周期の積分回路や、あるいはカウンタ回路用の発振回路等が必要無いため、この点からは有位となる。
【００３８】
このようなイネーブル検出回路ＥＮＤＥＴを設けることで、図１において、各フェーズ毎のクロック信号の供給とイネーブル信号の供給を１本のクロック信号ＣＬＫ［ｎ］によって兼用させることが可能となる。例えば、図２（ａ）のイネーブル検出回路ＥＮＤＥＴ１を用いた場合を例として、図１のマイクロコントローラユニットＭＣＵがある期間においてＣＬＫ［２］、ＣＬＫ［４］、およびＣＬＫ［６］に中間レベルを出力した場合、その期間ではＥＮＤＥＴ１によってＥＮ［２］、ＥＮ［４］、およびＥＮ［６］が非活性状態となる。そうすると、ＰＳＩＰ［２］、ＰＳＩＰ［４］、およびＰＳＩＰ［６］はＰＷＭスイッチング動作を停止し、ＰＳＩＰ［１］、ＰＳＩＰ［３］、およびＰＳＩＰ［５］によって、３相（０°、１２０°、２４０°）のＰＷＭスイッチング動作が行われることになる。そして、この３相の動作期間においては、ＰＳＩＰ［２］、ＰＳＩＰ［４］、およびＰＳＩＰ［６］を省電力モードとすることで、電源装置全体の消費電力を低減することができる。
【００３９】
以上のように、図１の電源装置を用いることで、前述した図２５の構成例と比較して、配線本数を更に低減することが可能となる。すなわち、図１の電源装置では、１個のフェーズ当たりに１本（ＣＬＫ［ｎ］）の配線と、加えて各フェーズ共通で１本の配線（エラーバスＥＢ）を設ければよく、例えば６フェーズ（ｎ＝６）の場合には７本、８フェーズ（ｎ＝８）の場合には９本の配線で足りる。したがって、例えば次のような観点で配線基板（ＰＣＢ）上のレイアウトが容易となる。
【００４０】
第１に、配線本数の減少に伴い、その配線パターンのレイアウトが容易となる。第２に、ＰＣＢ上のパワープレーン（例えば接地電源電圧ＧＮＤ、出力電源ノードＶＯであり代表的にはＣｕ配線）の面積を十分に確保できるため、その抵抗値を低減でき、電力変換効率を向上させることが可能となる。また、放熱パターンの面積も十分に確保できるため、発熱の増大を抑制できる。第３に、ＰＣＢ上の配線相互クロストークなどのノイズ発生を低減できる。また、このような効果によって、フェーズ数の増大を容易に図ることができ、負荷ＬＯＤの大電流化や電化製品の小型化等に容易に対応することが可能となる。さらに、このような実装問題の観点に加えて、デバイスコスト的な観点からも、パッケージのピン数を削減することができるため、低コスト化が図れる。
【００４１】
図３は、図１におけるイネーブル検出回路ＥＮＤＥＴの詳細な構成例を示す回路図である。図３には、マイクロコントローラユニットＭＣＵに含まれるクロックバッファ回路ＣＫＢＵＦ１の回路例と、各ＰＷＭ搭載型駆動ユニットＰＳＩＰ［ｎ］に含まれ、図２（ａ）のイネーブル検出回路ＥＮＤＥＴ１をより具体化したハイインピーダンス検出回路ＨＺＤＥＴ１の回路例が示されている。ＭＣＵにおけるＣＫＢＵＦ１は、ＰＭＯＳトランジスタＭＰ１，ＭＰ２と、ＮＭＯＳトランジスタＭＮ１，ＭＮ２と、インバータ回路ＩＶ１，ＩＶ２からなる所謂クロックドインバータ回路となっている。ＭＰ１，ＭＰ２は、電源電圧ＶＣＣ（例えば５Ｖ）とクロック信号ＣＬＫ［ｎ］の出力ノードの間にソース・ドレイン経路が直列接続され、ＭＮ１，ＭＮ２は、接地電源電圧ＧＮＤとＣＬＫ［ｎ］の出力ノードの間にソース・ドレイン経路が直列接続される。
【００４２】
また、クロックバッファ回路ＣＫＢＵＦ１には、マスタクロック信号ＣＬＫ＿Ｍ［ｎ］とマスタクロック制御信号ＯＦＦ＿Ｍ［ｎ］が入力される。ＣＬＫ＿Ｍ［ｎ］は、ＩＶ１を介してＭＰ２とＭＮ２のゲートに印加され、ＯＦＦ＿Ｍ［ｎ］は、ＭＰ１のゲートに印加されると共に、ＩＶ２を介してＭＮ１のゲートに印加される。したがって、出力ノードから得られるクロック信号ＣＬＫ［ｎ］は、ＯＦＦ＿Ｍ［ｎ］が‘Ｌ’レベルの場合にはＣＬＫ＿Ｍ［ｎ］に応じた信号となり、ＯＦＦ＿Ｍ［ｎ］が‘Ｈ’レベルの場合にはハイインピーダンスレベルとなる。ＣＬＫ［ｎ］の周波数は、例えば、１００ｋＨｚ〜１ＭＨｚ程度である。
【００４３】
一方、ＰＷＭ搭載型駆動ユニットＰＳＩＰ［ｎ］におけるハイインピーダンス検出回路ＨＺＤＥＴ１は、抵抗Ｒ１，Ｒ２と、コンパレータ回路ＣＭＰｈ，ＣＭＰｌと、アンド回路ＡＤ１と、タイマ回路ＴＭＲ２と、セットリセットラッチ回路ＬＴｅ１，ＬＴｃ１を備えている。Ｒ１は、ＭＣＵからのクロック信号ＣＬＫ［ｎ］の入力ノードと電源電圧ＶＤＤ（例えば５Ｖ）の間に設けられ、Ｒ２は、このＣＬＫ［ｎ］の入力ノードと接地電源電圧ＧＮＤの間に設けられる。Ｒ１とＲ２は、前述したＣＬＫ［ｎ］がハイインピーダンス時の電圧レベルを決めるものであり、特に限定はされないが、Ｒ１＝Ｒ２＝１００ｋΩ等である。Ｒ１，Ｒ２の抵抗値は、消費電力を低減するため高い方が望ましく、また、入力マージンの点からハイインピーダンスレベルを１／２・ＶＤＤに近い値に設定するためＲ１＝Ｒ２とすることが望ましい。Ｒ１，Ｒ２は、特に限定はされないが、例えば半導体チップ内に形成したポリシリコン等で実現することができる。
【００４４】
コンパレータ回路ＣＭＰｈは、（＋）入力ノードに‘Ｈ’レベル判定電圧ＶＴＨｈ（例えば４Ｖ）が印加され、（−）入力ノードにＣＬＫ［ｎ］の入力ノードが接続される。コンパレータ回路ＣＭＰｌは、（−）入力ノードに‘Ｌ’レベル判定電圧ＶＴＨｌ（例えば１Ｖ）が印加され、（＋）入力ノードにＣＬＫ［ｎ］の入力ノードが接続される。アンド回路ＡＤ１は、ＣＭＰｈの出力とＣＭＰｌの出力を受けてアンド演算を行い、タイマ回路ＴＭＲ２は、ＡＤ１からの‘Ｈ’レベル出力が期間Ｔｗの間継続した場合に、‘Ｈ’レベルを出力する。Ｔｗは、例えば５０ｎｓ等であり、確実にハイインピーダンスレベル（例えば２．５Ｖ）であることを判別する期間である。すなわち、通常動作時におけるＣＬＫ［ｎ］のスイッチング期間（‘Ｈ’レベルから‘Ｌ’レベルまたは‘Ｌ’レベルから‘Ｈ’レベルへの遷移期間）を排除する期間である。
【００４５】
セットリセットラッチ回路ＬＴｅ１は、ＴＭＲ２からの‘Ｈ’レベル出力を受けてセット動作を行い、ＣＭＰｈからの‘Ｌ’レベル出力を受けてリセット動作を行う。ＬＴｅ１は、セット動作を行った場合はイネーブル信号ＥＮ［ｎ］に‘Ｌ’レベルを出力し、リセット動作を行った場合はＥＮ［ｎ］に‘Ｈ’レベルを出力する。一方、セットリセットラッチ回路ＬＴｃ１は、ＣＭＰｈからの‘Ｌ’レベル出力を受けてセット動作を行い、ＣＭＰｌからの‘Ｌ’レベル出力を受けてリセット動作を行う。ＬＴｃ１は、セット動作を行った場合は内部クロック信号ＣＬＫ＿Ｓ［ｎ］に‘Ｈ’レベルを出力し、リセット動作を行った場合はＣＬＫ＿Ｓ［ｎ］に‘Ｌ’レベルを出力する。
【００４６】
図４は、図３のハイインピーダンス検出回路ＨＺＤＥＴ１の動作例を示す波形図である。まず、図３および図４において、ＬＴｃ１のセット入力（Ｓ）が‘Ｈ’レベル（／Ｓが‘Ｌ’レベル）となる期間は、ＣＬＫ［ｎ］の電圧レベルがＶＴＨｈを上回った期間であり、リセット入力（Ｒ）が‘Ｈ’レベル（／Ｒが‘Ｌ’レベル）となる期間は、ＣＬＫ［ｎ］の電圧レベルがＶＴＨｌを下回った期間である。また、ＬＴｅ１のセット入力（Ｓ）が‘Ｈ’レベルとなるのは、ＣＬＫ［ｎ］の電圧レベルが中間レベルであり、かつそれが一定期間（Ｔｗ）継続した期間であり、リセット入力（Ｒ）が‘Ｈ’レベル（／Ｒが‘Ｌ’レベル）となる期間は、ＣＬＫ［ｎ］の電圧レベルがＶＴＨｈを上回った期間である。
【００４７】
したがって、図４のＳ４０１に示すように、ＯＦＦ＿Ｍ［ｎ］が‘Ｌ’レベルの期間で、ＣＬＫ＿Ｍ［ｎ］に応じたＣＬＫ［ｎ］が入力されると、ＣＬＫ［ｎ］の‘Ｈ’レベル遷移に伴いその電圧レベルがＶＴＨｌを上回った場合にＣＭＰｌから‘Ｈ’レベルが出力され、これを受けてＬＴｃ１のリセット入力が‘Ｌ’レベルに戻される。そして、更にＣＬＫ［ｎ］の電圧レベルがＶＴＨｈを上回った場合にＣＭＰｈから‘Ｌ’レベルが出力され、これを受けてＬＴｃ１はセット動作を行い、ＬＴｅ１はリセット動作を行う。その後、ＣＬＫ［ｎ］の‘Ｌ’レベル遷移に伴いその電圧レベルがＶＴＨｈを下回った場合にＣＭＰｈから‘Ｈ’レベルが出力され、これを受けて、ＬＴｃ１のセット入力が‘Ｌ’レベルに戻される。そして、更にＣＬＫ［ｎ］の電圧レベルがＶＴＨｌを下回った場合に、ＣＭＰｌから‘Ｌ’レベルが出力され、これを受けてＬＴｃ１がリセット動作を行う。これによって、ＣＬＫ＿Ｓ［ｎ］にクロックパルスが出力されると共に、ＥＮ［ｎ］に‘Ｈ’レベルが出力される（‘Ｈ’レベルが維持される）。
【００４８】
次いで、図４のＳ４０２に示すように、ＯＦＦ＿Ｍ［ｎ］が‘Ｈ’レベルに遷移し、ＣＬＫ［ｎ］にハイインピーダンスレベル（中間レベルＶｍ）が入力されると、ＣＬＫ［ｎ］のＶｍへの遷移に伴いその電圧レベルがＶＴＨｌを上回った場合にＣＭＰｌから‘Ｈ’レベルが出力され、ＬＴｃ１のリセット入力が‘Ｌ’レベルに戻される。また、ＣＬＫ［ｎ］の電圧レベルがＶＴＨｈを上回らない限りＣＭＰｈは‘Ｈ’レベルを出力するため、ＡＤ１およびＴＭＲ２を介してＣＭＰｌの‘Ｈ’レベルへの遷移から期間Ｔｗ経過した時点で、ＬＴｅ１はセット動作を行う。これによって、ＥＮ［ｎ］は‘Ｌ’レベルに遷移する。また、ＬＴｃ１は、ＣＭＰｈの‘Ｈ’レベル出力に伴い、クロックパルスの出力は行わない。
【００４９】
続いて、図４のＳ４０３に示すように、ＯＦＦ＿Ｍ［ｎ］が‘Ｌ’レベルに遷移すると、ＣＬＫ［ｎ］の‘Ｌ’レベル遷移に伴いその電圧レベルがＶＴＨｌを下回った場合にＣＭＰｌから‘Ｌ’レベルが出力される。これを受けて、ＬＴｃ１がリセット動作を行い（リセット状態を維持し）、ＡＤ１およびＴＭＲ２を介してＬＴｅ１のセット入力が‘Ｌ’レベルに戻される。
【００５０】
その後、図４のＳ４０４に示すように、ＯＦＦ＿Ｍ［ｎ］が‘Ｌ’レベルの期間で、ＣＬＫ＿Ｍ［ｎ］に応じたＣＬＫ［ｎ］が入力されると、ＣＬＫ［ｎ］の‘Ｈ’レベル遷移に伴いその電圧レベルがＶＴＨｌを上回った場合にＣＭＰｌから‘Ｈ’レベルが出力され、これを受けてＬＴｃ１のリセット入力が‘Ｌ’レベルに戻される。そして、更にＣＬＫ［ｎ］の電圧レベルがＶＴＨｈを上回った場合にＣＭＰｈから‘Ｌ’レベルが出力され、これを受けてＬＴｃ１はセット動作を行い、ＬＴｅ１はリセット動作を行う。その後は、ＣＬＫ［ｎ］の‘Ｌ’レベル遷移に伴い前述したＳ４０１と同様の動作を行う。これによって、ＣＬＫ＿Ｓ［ｎ］にクロックパルスが出力されると共に、ＬＴｅ１のリセット動作に伴いＥＮ［ｎ］が‘Ｈ’レベルに遷移する。
【００５１】
このように、図３のハイインピーダンス検出回路ＨＺＤＥＴ１を用いることで、クロック信号ＣＬＫ［ｎ］のハイインピーダンス状態を利用してイネーブル信号ＥＮ［ｎ］を生成することが可能となる。また、図４に示すように、ＥＮ［ｎ］が‘Ｌ’レベルの間はＣＬＫ＿Ｓ［ｎ］を‘Ｌ’レベル固定（あるいは‘Ｈ’レベル固定）とすることで、図１（ｂ）に示すＰＷＭ制御回路ＰＷＭ＿ＣＴＬは、内部回路において信号の遷移が生じず、省電力となる。なお、図３に示す回路例は、勿論これに限定されるものではなく、各種変更が可能である。例えば、コンパレータ回路ＣＭＰｈ，ＣＭＰｌは、しきい値電圧を適宜調整したインバータ回路等に置き換えることも可能である。また、セットリセットラッチ回路ＬＴｅ１，ＬＴｃ１も、その入出力極性やラッチ回路の種類を含めて適宜変更可能である。
【００５２】
以上、本実施の形態１の電源装置を用いることで、代表的には、配線本数の低減に伴い、マルチフェーズ方式を用いた電源装置の小型化が実現可能になる。
【００５３】
（実施の形態２）
本実施の形態２では、前述した図３のハイインピーダンス検出回路ＨＺＤＥＴ１の変形例について説明する。図５は、本発明の実施の形態２による電源装置において、それに含まれるイネーブル検出回路（ハイインピーダンス検出回路）の構成例を示す回路図である。図５に示すハイインピーダンス検出回路ＨＺＤＥＴ２は、抵抗Ｒ１，Ｒ２と、しきい値設定型インバータ回路ＩＶ＿ＶＴｈ，ＩＶ＿ＶＴｌと、インバータ回路ＩＶ１１〜ＩＶ１３と、アンド回路ＡＤ１１と、オア回路ＯＲ１１と、ナンド回路ＮＤ１１と、タイマ回路ＴＭＲ３と、セットリセットラッチ回路ＬＴｅ２，ＬＴｃ２と、ＮＭＯＳトランジスタＭＮ１２を備えている。
【００５４】
抵抗Ｒ１は、マイクロコントローラユニットＭＣＵからのクロック信号ＣＬＫ［ｎ］の入力ノードと電源電圧ＶＤＤ（例えば５Ｖ）の間に設けられる。抵抗Ｒ２は、一端がこのＣＬＫ［ｎ］の入力ノードに接続され、他端がＮＭＯＳトランジスタＭＮ１２のドレインに接続される。ＭＮ１２は、ソースが接地電源電圧ＧＮＤに接続され、ゲートがイネーブル信号ＥＮ［ｎ］によって制御される。しきい値設定型インバータ回路ＩＶ＿ＶＴｈは、前述した図３における‘Ｈ’レベル判定電圧ＶＴＨｈのしきい値を備え、ＣＬＫ［ｎ］を受けて反転動作を行う。しきい値設定型インバータ回路ＩＶ＿ＶＴｌは、前述した図３における‘Ｌ’レベル判定電圧ＶＴＨｌのしきい値を備え、ＣＬＫ［ｎ］を受けて反転動作を行う。
【００５５】
アンド回路ＡＤ１１およびオア回路ＯＲ１１は、共に、２入力の一方にＩＶ＿ＶＴｈの出力がインバータ回路ＩＶ１１を介して入力され、２入力の他方に、ＩＶ＿ＶＴｌの出力がインバータ回路ＩＶ１２を介して入力される。ナンド回路ＮＤ１１は、２入力の一方にＩＶ＿ＶＴｈの出力がＩＶ１１とインバータ回路ＩＶ１３を介して入力され、２入力の他方に、ＩＶ＿ＶＴｌの出力がインバータ回路ＩＶ１２を介して入力される。
【００５６】
タイマ回路ＴＭＲ３は、ＰＭＯＳトランジスタＭＰ１１と、ＮＭＯＳトランジスタＭＮ１１と、抵抗Ｒ３と、インバータ回路ＩＶ１４，ＩＶ１５と、容量Ｃ１と、ワンショットパルス回路（１ＰＬＳ）によって構成される。ＭＰ１１は、ソースがＶＤＤに、ゲートがＮＤ１１の出力に、ドレインがＲ３の一端にそれぞれ接続される。ＭＮ１１は、ソースがＧＮＤに、ゲートがＮＤ１１の出力に、ドレインがＲ３の他端にそれぞれ接続される。Ｃ１は、このＲ３の他端とＧＮＤの間に接続される。また、このＲ３の他端から得られた信号は、ＩＶ１４およびＩＶ１５を介して１ＰＬＳに入力される。１ＰＬＳは、ＩＶ１５の出力において立ち上がりエッジを検出した際に所定（例えば２０ｎｓ）のパルス幅を備えた‘Ｈ’パルスを１回出力する。
【００５７】
ここで、特に限定はされないが、例えば、抵抗Ｒ３は７５ｋΩであり、容量Ｃ１は２ｐＦである。この場合、ＮＤ１１の出力が‘Ｌ’レベルを維持している間、ＩＶ１４の入力ノードの電圧がＲ３×Ｃ１（ここでは１５０ｎｓ）の時定数によりＶＤＤに向けて徐々に上昇する。そして、この電圧がＩＶ１４のしきい値電圧に達した際に、ＩＶ１５の出力ノードに立ち上がりエッジが生じることになる。なお、ＮＤ１１の出力が‘Ｌ’レベルとなるのは、ＣＬＫ［ｎ］の電圧レベルがＶＴＨｌより大きくＶＴＨｈより小さい中間レベルとなる場合であるため、ＴＭＲ３は、この中間レベルがある程度の期間で継続した場合にのみワンショットの‘Ｈ’パルスを出力することになる。
【００５８】
セットリセットラッチ回路ＬＴｃ２は、ＡＤ１１からの‘Ｈ’レベル出力を受けてセット動作を行い、ＯＲ１１からの‘Ｌ’レベル出力を受けてリセット動作を行う。ＬＴｃ２は、セット動作を行った場合は内部クロック信号ＣＬＫ＿Ｓ［ｎ］に‘Ｈ’レベルを出力し、リセット動作を行った場合はＣＬＫ＿Ｓ［ｎ］に‘Ｌ’レベルを出力する。一方、セットリセットラッチ回路ＬＴｅ２は、ＴＭＲ３からの‘Ｈ’レベル出力を受けてセット動作を行い、ＯＲ１１からの‘Ｌ’レベル出力を受けてリセット動作を行う。ＬＴｅ２は、セット動作を行った場合はイネーブル信号ＥＮ［ｎ］に‘Ｌ’レベルを出力し、リセット動作を行った場合はＥＮ［ｎ］に‘Ｈ’レベルを出力する。
【００５９】
図６は、図５のハイインピーダンス検出回路ＨＺＤＥＴ２の動作例を示す波形図である。まず、図５において、ＬＴｃ２のセット入力（Ｓ）が‘Ｈ’レベルとなる期間は、ＣＬＫ［ｎ］の電圧レベルがＶＴＨｈを上回った期間であり、リセット入力（Ｒ）が‘Ｈ’レベル（／Ｒが‘Ｌ’レベル）となる期間は、ＣＬＫ［ｎ］の電圧レベルがＶＴＨｌを下回った期間である。また、ＬＴｅ２のセット入力（Ｓ）が‘Ｈ’レベルとなる期間は、ＣＬＫ［ｎ］の電圧レベルが中間レベルであり、かつそれが一定期間継続した後のワンショットパルス期間であり、リセット入力（Ｒ）が‘Ｈ’レベル（／Ｒが‘Ｌ’レベル）となる期間は、ＣＬＫ［ｎ］の電圧レベルがＶＴＨｌを下回った期間である。
【００６０】
したがって、図６のＳ６０１に示すように、マスタクロック制御信号ＯＦＦ＿Ｍ［ｎ］が‘Ｌ’レベルの期間で、マスタクロック信号ＣＬＫ＿Ｍ［ｎ］に応じたクロック信号ＣＬＫ［ｎ］が入力されると、ＣＬＫ［ｎ］の‘Ｈ’レベル遷移に伴いその電圧レベルがＶＴＨｌを上回った場合にＬＴｃ２およびＬＴｅ２のリセット入力が‘Ｌ’レベルに戻される。そして、更にＣＬＫ［ｎ］の電圧レベルがＶＴＨｈを上回った場合にＬＴｃ２がセット動作を行う。その後、ＣＬＫ［ｎ］の‘Ｌ’レベル遷移に伴いその電圧レベルがＶＴＨｈを下回った場合にＬＴｃ２のセット入力が‘Ｌ’レベルに戻され、更にＣＬＫ［ｎ］の電圧レベルがＶＴＨｌを下回った場合に、ＬＴｃ２とＬＴｅ２がリセット動作を行う。これによって、ＣＬＫ＿Ｓ［ｎ］にクロックパルスが出力されると共に、ＥＮ［ｎ］に‘Ｈ’レベルが出力される（‘Ｈ’レベルが維持される）。
【００６１】
次いで、図６のＳ６０２に示すように、ＯＦＦ＿Ｍ［ｎ］が‘Ｈ’レベルに遷移し、ＣＬＫ［ｎ］にハイインピーダンスレベル（中間レベルＶｍ）が入力されると、ＣＬＫ［ｎ］のＶｍへの遷移に伴いその電圧レベルがＶＴＨｌを上回った場合にＬＴｃ２とＬＴｅ２のリセット入力が‘Ｌ’レベルに戻される。また、ＣＬＫ［ｎ］の電圧レベルがＶＴＨｈを上回らない中間レベルにある限りＮＤ１１は‘Ｌ’レベルを出力するため、この中間レベルが前述したＣ１×Ｒ３に応じた所定の期間（Ｔｗ）継続すると、ＴＭＲ３からワンショットパルスが出力され、これを受けてＬＴｅ２はセット動作を行う。このセット動作が行われると、ＥＮ［ｎ］が‘Ｌ’レベルに遷移し、これを受けて、ＭＮ１２がオフに駆動される。これによりＲ１およびＲ２を介した貫通電流が遮断される。
【００６２】
一方、ＭＮ１２がオフに駆動されると、ＣＬＫ［ｎ］の入力ノードが‘Ｈ’レベルに向けて上昇することになる。この上昇に伴いＣＬＫ［ｎ］の電圧がＶＴＨｈを上回るとＬＴｃ２はセット動作を行い、ＣＬＫ＿Ｓ［ｎ］が‘Ｈ’レベルに遷移する。以降、ＣＬＫ［ｎ］が‘Ｌ’レベルに遷移しない限り、ＣＬＫ＿Ｓ［ｎ］は、‘Ｈ’レベルに固定される。その後、図６のＳ６０３に示すように、ＣＬＫ＿Ｍ［ｎ］が‘Ｌ’レベルの状態でＯＦＦ＿Ｍ［ｎ］が‘Ｌ’レベルに遷移すると、これに応じてＣＬＫ［ｎ］の電圧レベルも‘Ｌ’レベルに向けて低下する。このＣＬＫ［ｎ］の‘Ｌ’レベル遷移に伴いその電圧レベルがＶＴＨｈを下回った場合にＬＴｃ２のセット入力が‘Ｌ’レベルに戻され、更にＶＴＨｌを下回った場合に、ＬＴｃ２とＬＴｅ２がリセット動作を行う。これによって、ＣＬＫ＿Ｓ［ｎ］は‘Ｌ’レベルに遷移し、ＥＮ［ｎ］は‘Ｈ’レベルに遷移する。ＥＮ［ｎ］が‘Ｈ’レベルに遷移すると、再びＭＮ１２がオンとなる。その後は、図６のＳ６０４において、Ｓ６０１と同様の動作が行われる。
【００６３】
このように、図５に示すハイインピーダンス検出回路ＨＺＤＥＴ２は、図３のＨＺＤＥＴ１と比較して、次の点が主要な相違点となっている。第１の主要な相違点は、図３のコンパレータ回路ＣＭＰｈ，ＣＭＰｌがしきい値設定型インバータ回路ＩＶ＿ＶＴｈ，ＩＶ＿ＶＴｌに変更された点にある。これによって、回路面積を低減することが可能となる。第２の主要な相違点は、定常電流遮断用のＮＭＯＳトランジスタＭＮ１２が追加された点にある。これによって、イネーブル信号ＥＮ［ｎ］が非活性状態（‘Ｌ’レベル）の場合の消費電流を低減することが可能となる。
【００６４】
以上、本実施の形態２の電源装置を用いることで、代表的には、実施の形態１の場合と同様に、配線本数の低減に伴い、マルチフェーズ方式を用いた電源装置の小型化が実現可能になる。さらに、実施の形態１の場合と比較して、電源装置における更なる消費電力の低減が実現可能となる。なお、図５の構成例は、勿論、これに限定されるものではなく、適宜変更することが可能である。例えば、図５のようにＧＮＤ側に電流遮断スイッチとなるＮＭＯＳトランジスタＭＮ１２を設ける代わりに、ＶＤＤ側に電流遮断スイッチとなるＰＭＯＳトランジスタを設ける構成としてもよい。
【００６５】
（実施の形態３）
図７は、本発明の実施の形態３による電源装置において、その構成の一例を示す概略図である。図７には、前述した図１におけるエラーバスＥＢ関連の構成例が示されている。図７に示す電源装置は、アナログコンパニオンユニットＡＣＵと複数（ここでは２個）のＰＷＭ搭載型駆動ユニットＰＳＩＰ［１］，ＰＳＩＰ［２］と、インダクタＬ［１］，Ｌ［２］を含んで構成される。
【００６６】
アナログコンパニオンユニットＡＣＵは、エラーアンプ回路ＥＡと、ロウパスフィルタＬＰＦと、コンパレータ回路ＣＭＰ２１と、アンド回路ＡＤ２１と、入力電圧検出回路ＵＶＬＯＣ＿Ｍを備えている。ＥＡは、その等価回路として、電源電圧ＶＣＣに一端が接続されたバイアス電流源ＩＢ１と、ソースが接地電源電圧ＧＮＤに接続された入力トランジスタＱｅに加えて、ＩＢ１の他端とＱｅのドレインとの間に、電圧値調整用の抵抗Ｒｏ１を備えている。ＥＡは、ＩＢ１とＲｏ１の接続ノードからエラーアンプ信号ＥＯを生成し、それをエラーバスＥＢに出力する。なお、ここでは等価回路を示したが、実際の回路は、差動対トランジスタを備えた差動増幅回路である。
【００６７】
また、ロウパスフィルタＬＰＦは、エラーバスＥＢ上の電圧レベルを平滑化し、コンパレータ回路ＣＭＰ２１は、このＬＰＦからの電圧レベルを（＋）入力とし、比較電圧ＶＴＨを（−）入力としてＥＢ上の電圧レベルを判定する。入力電圧検出回路ＵＶＬＯＣ＿Ｍは、電源電圧ＶＣＣ（例えば５Ｖ等）が所定の電圧（例えば４Ｖ等）よりも高い場合に、入力電圧検出信号ＵＶＬＯｍに‘Ｈ’レベルを出力する。アンド回路ＡＤ２１は、ＣＭＰ２１からの比較結果とＵＶＬＯｍとを入力としてアンド演算を行い、その結果に応じてＡＣＵ用イネーブル信号ＥＮ＿ＡＣＵならびにＭＣＵ用イネーブル信号ＥＮ＿ＭＣＵの‘Ｈ’レベル（活性状態）および‘Ｌ’レベル（非活性状態）を制御する。アナログコンパニオンユニットＡＣＵにおけるその他の内部回路（図示せず）は、このＥＮ＿ＡＣＵの‘Ｈ’レベルを受けて動作が有効とされる。なお、ＥＮ＿ＭＣＵは、マイクロコントローラユニットＭＣＵに向けて出力される。
【００６８】
一方、各ＰＷＭ搭載型駆動ユニットＰＳＩＰ［ｎ］（ｎ＝１，２）は、ＰＷＭ制御回路ＰＷＭ＿ＣＴＬ［ｎ］と、制御論理回路ＬＧＣ［ｎ］およびドライバ回路ＤＲＶ［ｎ］と、トランジスタ（パワートランジスタ）ＱＨ［ｎ］，ＱＬ［ｎ］と、入力電圧検出回路ＵＶＬＯＣ＿Ｓ［ｎ］と、インバータ回路ＩＶ２０［ｎ］と、トランジスタＱ１［ｎ］を備える。パワートランジスタＱＨ［ｎ］，ＱＬ［ｎ］は、ここではＮチャネル型のＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）を用いている。ＱＨ［ｎ］は、ドレインが入力電源電圧ＶＩＮ（例えば１２Ｖ等）に、ソースがスイッチ信号ＳＷ［ｎ］の生成端子となる外部端子（出力端子）ＰＮ２［ｎ］にそれぞれ接続され、ＱＬ［ｎ］は、ドレインがＰＮ２［ｎ］（ＳＷ［ｎ］）に、ソースが接地電源電圧ＧＮＤにそれぞれ接続される。ＱＨ［ｎ］およびＱＬ［ｎ］のゲートは、ドライバ回路ＤＲＶ［ｎ］によって制御される。
【００６９】
ＰＷＭ制御回路ＰＷＭ＿ＣＴＬ［ｎ］は、マイクロコントローラユニットＭＣＵから入力されたクロック信号ＣＬＫ［ｎ］と、ＡＣＵから入力されたエラーアンプ信号ＥＯと、自身の内部で検出した電流信号とを用いたピーク電流制御方式によりＰＷＭ信号ＰＷＭ［ｎ］を生成する。制御論理回路ＬＧＣ［ｎ］は、このＰＷＭ［ｎ］を用いて、ドライバ回路ＤＲＶ［ｎ］を介してＱＨ［ｎ］を駆動し、このＰＷＭ［ｎ］の相補信号によりＤＲＶ［ｎ］を介してＱＬ［ｎ］を駆動する。
【００７０】
入力電圧検出回路ＵＶＬＯＣ＿Ｓ［ｎ］は、入力電源電圧ＶＩＮ（例えば１２Ｖ等）が所定の電圧（例えば８Ｖ等）よりも高い場合に、入力電圧検出信号ＵＶＬＯ［ｎ］に‘Ｈ’レベルを出力する。トランジスタＱ１［ｎ］は、例えばＮＭＯＳトランジスタであり、エラーアンプ信号ＥＯが入力される外部端子ＰＮ８［ｎ］にドレインが接続され、接地電源電圧ＧＮＤにソースが接続される。インバータ回路ＩＶ２０［ｎ］は、ＵＶＬＯ［ｎ］を入力として、その反転信号によりＱ１［ｎ］のゲートを駆動する。また、制御論理回路ＬＧＣ［ｎ］は、ＵＶＬＯ［ｎ］が‘Ｌ’レベルの場合にはドライバ回路ＤＲＶ［ｎ］を介してＱＨ［ｎ］，ＱＬ［ｎ］を共にオフに駆動する。
【００７１】
インダクタ［ｎ］は、一端が出力電源ノードＶＯに共通接続され、他端が外部端子（出力端子）ＰＮ２［ｎ］（ＳＷ［ｎ］）に接続される。これにより、各ＰＷＭ搭載型駆動ユニットＰＳＩＰ［ｎ］は、ＰＷＭ［ｎ］に応じて、それぞれ異なるフェーズで自身に対応するインダクタＬ［ｎ］にエネルギーを供給し、これに伴うマルチフェーズのＰＷＭ動作によってＶＯに所定の電源（例えば１Ｖの電圧）を生成する。また、ＶＯの電圧は、出力電圧検出信号ＦＢとしてアナログコンパニオンユニットＡＣＵに帰還され、それがエラーアンプ回路ＥＡを介してエラーアンプ信号ＥＯに反映される。ＥＡは、ＶＯの電圧を設定する設定電圧ＶＲと、この出力電圧検出信号ＦＢとを比較し、ＶＲに対してＦＢが低い場合にはＥＯの電圧レベルを上げ、ＶＲに対してＦＢが高い場合にはＥＯの電圧レベルを下げる。
【００７２】
ここで、図７の構成例における詳細な動作の説明に先立ち、その前提となる本発明者等が見出した問題点について説明する。図９（ａ），（ｂ）は、図７の前提として検討したそれぞれ異なる構成例を示す概略図である。図１０は、図９（ａ）の構成例を用いた場合の第１の問題点について説明する図であり、図１１（ａ）、（ｂ）は、第２の問題点について説明する図である。
【００７３】
まず、図９（ａ）に示すように、図７で述べたような入力電圧検出回路ＵＶＬＯＣ＿Ｓ［ｎ］を含んだ複数のＰＷＭ搭載型駆動ユニットＰＳＩＰ’［ｎ］と、入力電圧検出回路ＵＶＬＯＣ＿Ｍを含んだアナログコンパニオンユニットＡＣＵとをエラーバスＥＢで接続した構成を考える。ここで、電源装置の動作開始時点において、図１０に示すように、ＡＣＵの電源電圧ＶＣＣ（例えば５Ｖ）が、ＰＳＩＰ’［ｎ］の入力電源電圧ＶＩＮ（例えば１２Ｖ）よりも先に立ち上がったとする。そうすると、まず、ＡＣＵ内のＵＶＬＯＣ＿Ｍが、ＶＣＣが立ち上がったことを検出し、入力電圧検出信号ＵＶＬＯｍを介してソフトスタート制御回路ＳＳＣＴＬにその旨を通知する。これを受けて、ＳＳＣＴＬは、エラーアンプ回路ＥＡに対して徐々に上昇するような電圧を印加し、これに応じてＥＡからのエラーアンプ信号ＥＯも例えば２ｍｓ等の期間をかけて徐々に上昇する。
【００７４】
その後、ＰＷＭ搭載型駆動ユニットＰＳＩＰ’［ｎ］の入力電源電圧ＶＩＮが立ち上がると、ＰＳＩＰ’［ｎ］内のＵＶＬＯＣ＿Ｓ［ｎ］が、ＶＩＮが立ち上がった（例えば８Ｖに達した）ことを検出し、入力電圧検出信号ＵＶＬＯ［ｎ］を介して自身の内部回路を有効にする。しかしながら、この瞬間には、前述したソフトスタート期間が既に終了し、エラーアンプ信号ＥＯの電圧レベルが十分に高くなっているため、ＰＳＩＰ’［ｎ］は、出力電源ノードＶＯの電圧を急速に上げるべく、最大のオンデューティで内部のトランジスタ（パワートランジスタ）を駆動する。そうすると、ＶＯに接続される負荷に対して急激に大きな電流が供給されるため、負荷の破壊等を招いたり、あるいはＶＯの電圧にオーバーシュートが生じ、不安定な動作（例えば発振等）を引き起こす。なお、ソフトスタートが正常に機能した場合では、エラーアンプ信号ＥＯの電圧レベルの緩やかな上昇に伴い、例えば、最大のオンデューティとならない範囲でトランジスタ（パワートランジスタ）が制御される。
【００７５】
また、その他の問題として、例えば、図１１（ａ）に示すように、ＰＳＩＰ’［ｎ］の入力電源電圧ＶＩＮが高速に立ち上がった（立ち下がった）場合でなく、図１１（ｂ）に示すように低速に立ち上がった（立ち下がった）場合を考える。この場合、各ＰＳＩＰ’［ｎ］に含まれる入力電圧検出回路ＵＶＬＯＣ＿Ｓ［ｎ］の判定電圧レベルにばらつきが存在すると、各ＰＳＩＰ’［ｎ］毎に自身を有効とするタイミングが異なることになる。図１１（ｂ）の例では、まず、入力電圧検出信号ＵＶＬＯ［３］に伴いＰＳＩＰ’［３］が有効となり、次いで、ＵＶＬＯ［１］に伴いＰＳＩＰ’［１］が有効となり、続いてＵＶＬＯ［２］に伴いＰＳＩＰ’［２］が有効となっている。
【００７６】
そうすると、例えば、ＰＳＩＰ’［３］のみが有効となっている間は１フェーズ（例えば０°）でのＰＷＭ動作が行われ、ＰＳＩＰ’［３］とＰＳＩＰ’［１］が有効となっている間は２フェーズ（例えば０°，２４０°）でのＰＷＭ動作が行われる。しかしながら、１フェーズでのＰＷＭ動作が行われている間は、ＰＳＩＰ’［３］におけるトランジスタに過剰な電流負荷が加わる恐れがあり、当該トランジスタの破壊が懸念される。また、２フェーズでのＰＷＭ動作が行われている間は、前述したトランジスタの破壊に加えて、不均等なマルチフェーズ動作に伴い、不安定な動作（例えば発振や大きな出力リップル等）が生じる恐れがある。すなわち、安定した２フェーズ動作では、０°と１８０°の位相が必要となるが、この場合０°と２４０°となる。
【００７７】
そこで、このような問題を解決するため、図９（ｂ）に示すような構成例を用いることが考えられる。図９（ｂ）では、各ＰＷＭ搭載型駆動ユニットＰＳＩＰ’［ｎ］に含まれる入力電圧検出回路ＵＶＬＯＣ＿Ｓ［ｎ］からの入力電圧検出信号ＵＶＬＯ［ｎ］をアナログコンパニオンユニットＡＣＵに帰還した構成例が示されている。ＡＣＵは、このＵＶＬＯ［ｎ］と、自身の入力電圧検出回路ＵＶＬＯＣ＿Ｍからの入力電圧検出信号ＵＶＬＯｍとをアンド回路ＡＤ６１によって演算し、全てが‘Ｈ’レベルであった場合に、ソフトスタート制御回路ＳＳＣＴＬの動作を開始する。
【００７８】
これによって、ＡＣＵおよびＰＳＩＰ’［ｎ］の中から最も遅く出力された入力電圧検出信号ＵＶＬＯｍ，ＵＶＬＯ［ｎ］のタイミングによってソフトスタートを開始できるため、図１０で述べたような問題を解決できる。更に、仮に、各ＰＳＩＰ’［ｎ］におけるＵＶＬＯ［ｎ］のタイミングに差違が生じても、ＡＣＵおよびＰＳＩＰ’［ｎ］からの入力電圧検出信号ＵＶＬＯｍ，ＵＶＬＯ［ｎ］が全て活性化しない限り、エラーアンプ信号ＥＯの電圧は約０Ｖを保つため、図１１（ｂ）のような問題も解決できる。すなわち、各ＰＳＩＰ’［ｎ］は、実際上、仮に自身が有効であっても、エラーアンプ信号ＥＯの電圧が約０Ｖである限りＰＷＭ動作を行わないため、前述した１フェーズ動作や２フェーズ動作の期間は生じない。
【００７９】
しかしながら、図９（ｂ）のような構成例を用いると、各ＰＳＩＰ’［ｎ］からＡＣＵに向けた入力電圧検出信号ＵＶＬＯ［ｎ］の配線が必要となるため、実施の形態１等で同様に、配線本数が増大する問題が生じる。そこで、図７に示すような構成例を用いることが有益となる。
【００８０】
図７では、エラーバスＥＢを利用して、各ＰＷＭ搭載型駆動ユニットＰＳＩＰ［ｎ］における入力電圧検出信号ＵＶＬＯ［ｎ］のワイヤードロジック演算を行っている。すなわち、各ＵＬＶＯ［ｎ］が全て‘Ｈ’レベル（活性状態）とならない限り、ＥＢの電圧レベルは、いずれかのトランジスタＱ１［ｎ］を介して接地電圧ＧＮＤ（０Ｖ）となる。一方、各ＵＬＶＯ［ｎ］が全て‘Ｈ’レベルとなった場合、ＥＢの電圧レベルは、各ＵＬＶＯ［ｎ］との関係でハイインピーダンスとなる。したがって、このハイインピーダンス時におけるＥＢの電圧レベルは、アナログコンパニオンユニットＡＣＵ内のエラーアンプ回路ＥＡによって定めることができる。
【００８１】
そこで、エラーアンプ回路ＥＡは、このハイインピーダンスを検出できるようにするため、少なくとも０Ｖでない電圧を生成できる構成とすればよい。そこで、図７に示すＥＡでは、抵抗Ｒｏ１が設けられている。例えば、バイアス電流源ＩＢ１の電流値が２００μＡであった場合、Ｒｏ１の抵抗値を５００Ω等に設定する。この場合、ＥＡによる最低出力電圧値は、０．１Ｖ（＝２００μＡ×５００Ω）となり、前述したハイインピーダンス時におけるＥＢの電圧レベルも０．１Ｖとなる。したがって、ＥＢの電圧レベルをロウパスフィルタＬＰＦによって平滑化し、その電圧を、０Ｖから０．１Ｖの間となる比較電圧ＶＴＨ（例えば５０ｍＶ）を基準にコンパレータ回路ＣＭＰ２１で判定すれば、ＥＢがＵＶＬＯ［ｎ］との関係でハイインピーダンスか否か（ＵＶＬＯ［ｎ］が全て‘Ｈ’レベルか否か）が判別できる。
【００８２】
また、このコンパレータ回路ＣＭＰ２１による比較結果は、更に、アンド回路ＡＤ２１によって、入力電圧検出信号ＵＶＬＯｍとの間でアンド演算される。これによって、入力電圧検出信号ＵＶＬＯｍ，ＵＶＬＯ［ｎ］が全て活性化したタイミングで、ＡＣＵ用のイネーブル信号ＥＮ＿ＡＣＵやＭＣＵ用のイネーブル信号ＥＮ＿ＭＣＵが活性化される。ＡＣＵは、このＥＮ＿ＡＣＵの活性化を受けて、前述したようなソフトスタートを開始する（図７では省略）。なお、前述したようにＵＶＬＯ［ｎ］が全て活性化した後は、ＥＢはＵＶＬＯ［ｎ］との関係でハイインピーダンスとなるため、その後のエラーアンプ信号ＥＯを用いた通常動作において特に不具合は生じない。また、エラーアンプ信号ＥＯの最低出力電圧値が０．１Ｖ等となるが、この程度の最低電圧レベルでは、エラーアンプ信号ＥＯを用いた通常動作において特に不具合は生じない。なお、前述した抵抗Ｒｏ１は、特に限定はされないが、例えば、拡散層やポリシリコン層等によって実現可能である。
【００８３】
図８は、図７の動作例を示した波形図である。前述した説明から判るように、図７の構成例を用いると、入力電圧検出信号ＵＶＬＯｍ，ＵＶＬＯ［ｎ］の内、最も遅く活性化した信号のタイミングを起点として、エラーバスＥＢの電圧レベルが例えば０．１Ｖに向けて上昇し、比較電圧ＶＴＨを超えた段階で、ＡＣＵ用のイネーブル信号ＥＮ＿ＡＣＵが活性化される。そして、このＥＮ＿ＡＣＵの活性化を受けて、ソフトスタート動作が開始され、これによって出力電源ノードＶＯの電圧が緩やかに上昇する。
【００８４】
以上、本実施の形態３の電源装置を用いることで、代表的には、配線本数を増加させることなく、電源装置の動作開始時（または動作終了時）において安定した（安全な）動作が実現可能になる。これによって、電源装置における信頼性の向上と共に、実施の形態１と同様に、マルチフェーズ方式を用いた電源装置の小型化が可能になる。なお、図７の構成例は、勿論これに限定されるものではなく、適宜変更可能である。例えば、図７のエラーアンプ回路ＥＡは、元々の最低出力電圧値が０Ｖの差動増幅回路に対して抵抗Ｒｏ１を付加し、その電圧値を上げた構成となっているが、例えば元々の最低出力電圧値が０Ｖより大きい差動増幅回路を用いる場合には、特に抵抗を付加する必要はない。
【００８５】
（実施の形態４）
本実施の形態４では、前述した実施の形態３の変形例について説明する。図１２は、本発明の実施の形態４による電源装置において、その構成の一例を示す概略図である。前述した図７の電源装置は、図１および図２５のように、エラーアンプ信号ＥＯがエラーバスＥＢによって供給される構成を前提としたものであったが、実施の形態３で述べたような方式は、例えば、図２２のようなエラーバスを備えない構成に対しても適用可能である。
【００８６】
図１２に示す電源装置は、図２２と同様に、ＰＷＭ制御ユニットＰＷＭＣＴＬＵと、複数（ここでは２個）の駆動ユニットＤＲＩＣ［１］，ＤＲＩＣ［２］と、複数のインダクタＬ［１］，Ｌ［２］を含んだ構成となっている。ＤＲＩＣ［１］，ＤＲＩＣ［２］は、それぞれ、ＰＷＭＣＴＬＵからＰＷＭ信号ＰＷＭ［１］，ＰＷＭ［２］を受けてマルチフェーズ動作を行う。ここで、ＤＲＩＣ［ｎ］（ｎ＝１，２）は、図７と同様に、入力電圧検出回路ＵＶＬＯＣ＿Ｓ［ｎ］と、インバータ回路ＩＶ２０［ｎ］と、トランジスタＱ１［ｎ］を備えている。ただし、トランジスタＱ１［ｎ］は、図７で述べたエラーバスＥＢの代わりに専用で設けたＵＶＬＯバスＵＶＬＯＢに接続される。
【００８７】
一方、ＰＷＭ制御ユニットＰＷＭＣＴＬＵは、バイアス電流源ＩＢ１１と、トランジスタ（ＮＭＯＳトランジスタ）Ｑｓと、インバータ回路ＩＶ３１〜ＩＶ３３と、入力電圧検出回路ＵＶＬＯＣ＿Ｍを備えている。ＩＢ１１は、一端が電源電圧ＶＣＣに接続され、他端が前述したＵＶＬＯバスＵＶＬＯＢに接続される。Ｑｓは、ソースが接地電源電圧ＧＮＤに接続され、ドレインがＵＶＬＯＢに接続される。ＵＶＬＯＣ＿Ｍは、図７と同様に、電源電圧ＶＣＣが所定の電圧を超えた場合に入力電圧検出信号ＵＶＬＯｍに‘Ｈ’レベルを出力する。Ｑｓのゲートは、ＩＶ３１を介したＵＶＬＯｍの反転信号によって制御される。また、ＵＶＬＯＢは、ＩＶ３２の入力に接続され、ＩＶ３２の後段に設けられたＩＶ３３を介してシステムイネーブル信号ＥＮ＿ＳＹＳが出力される。
【００８８】
このように、図１２に示す電源装置は、図７におけるＵＶＬＯ［ｎ］間でのワイヤードロジック演算に加え、ＵＶＬＯｍも含めてＵＶＬＯＢ上でワイヤードロジック演算を行う構成となっている。すなわち、ＵＶＬＯｍ，ＵＶＬＯ［ｎ］が全て‘Ｈ’レベルとなった場合にＵＶＬＯＢの電圧レベルが電源電圧ＶＣＣに向けて上昇し、これによってシステムイネーブル信号ＥＮ＿ＳＹＳが活性化される。一方、ＵＶＬＯｍ，ＵＶＬＯ［ｎ］のいずれかが‘Ｌ’レベルの場合には、ＵＶＬＯＢの電圧レベルが接地電源電圧ＧＮＤに固定され、これによってＥＮ＿ＳＹＳが非活性化される。
【００８９】
以上、本実施の形態４の電源装置を用いることで、代表的には、実施の形態３の場合と同様に、配線本数を増加させることなく、電源装置の動作開始時（または動作終了時）において安定した（安全な）動作が実現可能になる。
【００９０】
なお、図１２に示す構成例は、勿論これに限定されるものではなく、適宜変更可能である。例えば、図１２ならびに前述した図７の構成例は、図２１（ａ）に示すようなワイヤード論理回路を原理としたものである。すなわち、図２１（ａ）において、バスＢＳの電圧は、スイッチＴＳＷ１〜ＴＳＷｎが全てオフとなった場合に高い抵抗Ｒｚを介して‘Ｈ’レベルとなり、それ以外の場合にはＴＳＷ１〜ＴＳＷｎのいずれかを介して‘Ｌ’レベルとなる。図７の構成例のように、エラーバスＥＢを用いる場合には、通常、バスの電圧の制約上、図２１（ａ）のような方式が必要とされるが、図１２の構成例のように、特にバスの電圧に制約が無い場合には、図２１（ｂ）のように、論理を変えた原理を用いることも可能である。すなわち、図２１（ｂ）において、バスＢＳの電圧は、スイッチＴＳＷ１〜ＴＳＷｎが全てオフとなった場合に高い抵抗Ｒｚを介して‘Ｌ’レベルとなり、それ以外の場合にはＴＳＷ１〜ＴＳＷｎのいずれかを介して‘Ｈ’レベルとなる。
【００９１】
（実施の形態５）
本実施の形態５では、実施の形態１〜実施の形態３で述べた構成を兼ね備えた電源装置について説明する。図１３は、本発明の実施の形態５による電源装置において、その構成の一例を示す概略図である。図１３に示す電源装置は、共通制御ユニットＣＣＴＬＵと、複数（ｎ個）のＰＷＭ搭載型駆動ユニットＰＳＩＰ［１］〜ＰＳＩＰ［ｎ］と、複数（ｎ個）のインダクタＬ［１］〜Ｌ［ｎ］を含んで構成される。Ｌ［１］〜Ｌ［ｎ］は、それぞれ一端が出力電源ノードＶＯに接続される。
【００９２】
ＣＣＴＬＵは、マイクロコントローラユニットＭＣＵと、アナログコンパニオンユニットＡＣＵを備えている。ＭＣＵは、ｎ個の外部端子ＰＮｃ［１］〜ＰＮｃ［ｎ］と、２個の外部端子ＰＮｖ１，ＰＮｖｏを含んでいる。ＰＮｖ１には、電源電圧ＶＣＣが供給され、ＰＮｃ［１］〜ＰＮｃ［ｎ］からは、同一周波数で、それぞれ位相が異なるクロック信号ＣＬＫ［１］〜ＣＬＫ［ｎ］が出力される。また、ＭＣＵは、ディジタル・アナログ変換回路ＤＡＣを備え、ＤＡＣは、出力電源ノードＶＯの設定電圧を示す複数ビットのディジタルコード（ＶＩＤコードと称す）が入力され、それに応じたアナログ電圧を外部端子ＰＮｖｏから出力する。特に限定はされないが、ＶＩＤコードによって、例えば、０．８Ｖ〜１．８Ｖ等といった電圧範囲の中から数十ｍＶステップ等で設定電圧を選択することができる。
【００９３】
アナログコンパニオンユニットＡＣＵは、５個の外部端子ＰＮｖ２，ＰＮｆｂ，ＰＮｖｉ，ＰＮｓｓ，ＰＮｅｏを含んでいる。ＰＮｖ２には電源電圧ＶＣＣが供給され、ＰＮｖｉには、ＭＣＵに含まれるＤＡＣからのアナログ電圧が入力される。ＰＮｆｂには、出力電源ノードＶＯにおける出力電圧検出信号ＦＢが、抵抗Ｒ４１，Ｒ４２によって分圧されて入力される。ＰＮｓｓは、ソフトスタート用の端子であり、接地電圧ＧＮＤとの間に外付けの容量Ｃ４１が接続され、ＶＣＣとの間に外付けの抵抗Ｒ４３が接続される。
【００９４】
また、ＡＣＵは、エラーアンプ回路ＥＡと、可変電圧源ＶＲと、入力電圧検出回路ＵＶＬＯＣ＿Ｍと、コンパレータ回路ＣＭＰ４１と、ナンド回路ＮＤ４１と、トランジスタ（ＮＭＯＳトランジスタ）Ｑ１ｍと、ロウパスフィルタＬＰＦを備えている。ＥＡは、１個の（−）入力と２個の（＋）入力を備え、外部端子ＰＮｅｏを介してエラーアンプ信号ＥＯを出力する。この（−）入力の電圧は、２個の（＋）入力の内のいずれか低い方の電圧を基準に増幅される。ＥＡの（−）入力は、外部端子ＰＮｆｂに接続され、（＋）入力の一方は、可変電圧源ＶＲに接続され、（＋）入力の他方は、外部端子ＰＮｓｓに接続される。ＶＲは、前述した外部端子ＰＮｖｉからのアナログ電圧に応じた電圧を生成する。
【００９５】
入力電圧検出回路ＵＶＬＯＣ＿Ｍは、電源電圧ＶＣＣの電圧が所定の電圧を超えた場合に入力電圧検出信号ＵＶＬＯｍに‘Ｈ’レベルを出力する。コンパレータ回路ＣＭＰ４１は、外部端子ＰＮｅｏの電圧レベルをロウパスフィルタＬＰＦを介して取り込み、比較電圧ＶＴＨを基準に判定する。ナンド回路ＮＤ４１は、ＵＶＬＯｍとＣＭＰ４１の出力をナンド演算し、トランジスタＱ１ｍのゲートを制御する。Ｑ１ｍは、ソースが接地電源電圧ＧＮＤに、ドレインがＰＮｓｓに接続される。
【００９６】
このＵＶＬＯＣ＿Ｍ，ＬＰＦ，ＣＭＰ４１，ＮＤ４１ならびにＱ１ｍは、図７で述べたＡＣＵと同様の機能を実現する。すなわち、外部端子ＰＮｅｏの電圧レベルが、ＰＳＩＰ［１］〜ＰＳＩＰ［ｎ］内の入力電圧検出信号ＵＶＬＯ［１］〜ＵＶＬＯ［ｎ］との関係でハイインピーダンスとなった場合、ＣＭＰ４１を介して‘Ｈ’レベルが出力される。そして、この状態に加えて、ＵＶＬＯｍも‘Ｈ’レベルであった場合にＮＤ４１が‘Ｌ’レベルを出力し、これによってＱ１ｍがオフに駆動される。そうすると、外部端子ＰＮｓｓにおいて、容量Ｃ４１に対する充電が開始し、この充電電圧がＥＡに入力されることでソフトスタートが開始する。
【００９７】
また、ＰＷＭ搭載型駆動ユニットＰＳＩＰ［１］〜ＰＳＩＰ［ｎ］は、それぞれ同様の構成を備え、その内部構成も図１や図７等と同様となっているため、以下、図１や図７等と同様な部分に関しては、重複する説明は避け、簡単に説明を行う。ＰＳＩＰ［ｎ］（ｎ＝１，２，…）は、５個の外部端子ＰＮ１［ｎ］，ＰＮ２［ｎ］，ＰＮ３［ｎ］，ＰＮ８［ｎ］，ＰＮ９［ｎ］を備えている。ＰＮ１［ｎ］には入力電源電圧ＶＩＮが供給され、ＰＮ３［ｎ］には接地電源電圧ＧＮＤが供給される。ＰＮ８［ｎ］には、ＡＣＵからのエラーアンプ信号ＥＯが入力され、ＰＮ９［ｎ］には、ＭＣＵからのクロック信号ＣＬＫ［ｎ］が入力される。また、ＰＮ２［ｎ］にはスイッチ信号ＳＷ［ｎ］が生成されると共に前述したインダクタＬ［ｎ］の他端が接続される。
【００９８】
ＰＳＩＰ［ｎ］は、さらに、トランジスタ（パワートランジスタ）ＱＨ［ｎ］，ＱＬ［ｎ］と、ドライバ回路ＤＲＶｈ［ｎ］，ＤＲＶｌ［ｎ］と、制御論理回路ＬＧＣ［ｎ］と、ＰＷＭ制御回路ＰＷＭ＿ＣＴＬ［ｎ］と、ハイインピーダンス検出回路ＨＺＤＥＴ［ｎ］を含んでいる。これらの構成は、図１と同様であり、ＨＺＤＥＴ［ｎ］は、図１のイネーブル検出回路ＥＮＤＥＴに該当する。その具体的な構成例は、図３や図５である。このＨＺＤＥＴ［ｎ］によって、ＰＮ９［ｎ］から入力されたクロック信号ＣＬＫ［ｎ］からイネーブル信号ＥＮ［ｎ］と内部クロック信号ＣＬＫ＿Ｓ［ｎ］が生成される。ＰＷＭ＿ＣＴＬ［ｎ］は、ＣＬＫ＿Ｓ［ｎ］のエッジを起点にＰＷＭ動作を行い、エラーアンプ信号ＥＯとＱＨ［ｎ］に流れる電流から検出された検出電流Ｉｄｈ’［ｎ］との比較結果に応じてオンデューティを定め、そのオンデューティを持つＰＷＭ信号ＰＷＭ［ｎ］を生成する。
【００９９】
ＰＳＩＰ［ｎ］は、さらに、入力電圧検出回路ＵＶＬＯＣ＿Ｓ［ｎ］と、インバータ回路ＩＶ２０［ｎ］と、トランジスタＱ１［ｎ］を含んでいる。これらの構成は、図７と同様である。これらによって、各ＰＳＩＰ［１］〜ＰＳＩＰ［ｎ］の入力電圧検出回路から生成された各入力電圧検出信号ＵＶＬＯ［１］〜ＵＶＬＯ［ｎ］が全て活性状態（‘Ｈ’レベル）となった場合に、外部端子ＰＮ８［１］〜ＰＮ８［ｎ］に共通接続されるエラーバスＥＢが、この各入力電圧検出信号との関係でハイインピーダンスとなる。
【０１００】
更に、ここでは、ＰＳＩＰ［ｎ］が、レギュレータ回路ＶＲＥＧ［ｎ］と、基準電流生成回路ＩＲＥＦＧ［ｎ］を備えている。ＶＲＥＧ［ｎ］は、入力電源電圧ＶＩＮ（例えば１２Ｖ等）を受け、内部電源電圧ＶＤＤ［ｎ］（例えば５Ｖ等）を生成する。このＶＤＤ［ｎ］を受けて、制御論理回路ＬＧＣ［ｎ］、ＰＷＭ制御回路ＰＷＭ＿ＣＴＬ［ｎ］、ハイインピーダンス検出回路ＨＺＤＥＴ［ｎ］等が動作する。ＩＲＥＦＧ［ｎ］は、ＶＤＤ［ｎ］を受けて、所定の複数の基準電流ＩＲＥＦ［ｎ］を生成する。このＩＲＥＦ［ｎ］は、ＰＷＭ＿ＣＴＬ［ｎ］、あるいはこれに加えてＬＧＣ［ｎ］にも供給され、これらの内部回路で必要とされるバイアス電流となる。ＩＲＥＦＧ［ｎ］は、前述したハイインピーダンス検出回路ＨＺＤＥＴ［ｎ］からのイネーブル信号ＥＮ［ｎ］の非活性化を受けて、複数の基準電流ＩＲＥＦ［ｎ］の一部または全部を停止する。これによって、ＰＳＩＰ［ｎ］が省電力モードとなる。
【０１０１】
図１４は、図１３におけるＰＷＭ搭載型駆動ユニット（ＰＳＩＰ）の詳細な構成例を示すブロック図である。図１４に示すように、半導体装置となるＰＷＭ搭載型駆動ユニット（ＰＳＩＰ）は、大別すると、ハイサイドのトランジスタ（パワートランジスタ）ＱＨ，ＱＨ’と、ロウサイドのトランジスタ（パワートランジスタ）ＱＬと、これら以外の回路群となり、各トランジスタを制御する各種制御回路から構成される。ＱＨ，ＱＨ’，ＱＬは、例えばｎチャネル型ＭＯＳＦＥＴである。ＱＨ，ＱＨ’は、ハイサイド用の半導体チップＨＳＣＰ内に形成され、ＱＬは、ロウサイド用の半導体チップＬＳＣＰ内に形成され、それ以外の各種制御回路は、制御用の半導体チップＣＴＬＣＰ内に形成される。これらの各半導体チップは、後述するように、例えば１個の半導体パッケージに搭載される。ＱＨのソース・ドレイン間にはダイオードＤ１が形成され、ＱＬのソース・ドレイン間にはショットキーダイオードＳＢＤ１が形成される。このＳＢＤ１によって、特にＱＨをオフした後にＱＬをオンするまでのデットタイムの間、ＱＬ側の電流経路に伴う電圧降下を低減することができる。
【０１０２】
トランジスタＱＨは、ゲートがドライバ回路ＤＲＶｈによって駆動され、ドレインが、入力電源電圧ＶＩＮが供給される外部端子ＰＮ１に接続され、ソースが、スイッチ信号ＳＷの生成端子となる外部端子（出力端子）ＰＮ２に接続される。ＱＬは、ゲートがドライバ回路ＤＲＶｌによって駆動され、ドレインがＰＮ２（ＳＷ）に接続され、ソースが、接地電源電圧ＰＧＮＤが供給される外部端子ＰＮ３に接続される。このＰＮ３（ＰＧＮＤ）は、ＱＨ，ＱＬ専用の端子となっており、その他の各種制御回路等にスイッチングノイズを与えないように、各種制御回路等の接地電源電圧ＳＧＮＤとは分離して設けられる。また、トランジスタＱＨ’は、ゲートがＤＲＶｈによって駆動され、ドレインがＰＮ１（ＶＩＮ）に接続され、ソースがトランジスタ（ＰＭＯＳトランジスタ）Ｑ２のソースに接続される。ＱＨ’は、ＨＳＣＰ内でＱＨとカレントミラー回路を構成するように形成され、例えば、ＱＨの１／１８５００のサイズを備えている。
【０１０３】
ここで、トランジスタＱＨのソース（ＳＷ）とトランジスタＱＨ’のソースは、アンプ回路ＡＭＰ２の２個の入力ノードにそれぞれ接続される。そして、ＡＭＰ２の出力ノードによってトランジスタＱ２のゲートが駆動される。ＱＨ’は、ＱＨに流れる電流ＩＬを検出するための素子である。ＱＨ’には、ＱＨ’とＱＨのソース電圧が等しい場合に、前述したカレントミラー構成によって、ＩＬ／１８５００の電流が流れる。そこで、このＱＨ’とＱＨのソース電圧を等しくし、ＱＨの電流を高精度に検出するため、ＡＭＰ２ならびにＱ２が設けられている。また、Ｑ２のソースにはバイアス電流源ＩＢが接続されている。このＩＢは、ＱＨの電流ＩＬが殆どゼロの場合にもＱＨとＱＨ’のソース電圧を等しく制御できるように設けられる。
【０１０４】
トランジスタＱＨ’によって検出された電流は、トランジスタＱ２を介してブランキング回路ＢＫに入力される。ＢＫは、ＱＨおよびＱＬのスイッチング期間をマスク期間（例えば数十ｎｓ）とし、この期間を除いて、ＱＨ’による電流検出信号ＣＳを外部端子ＰＮ１１に供給する。ＰＮ１１（ＣＳ）には、電流・電圧変換用の外部抵抗Ｒｃｓが接続され、これによってＣＳが電圧に変換される。なお、ＰＮ１１（ＣＳ）にはオフセット電圧を調整して安定化を図るためのバイアス電流源ＩＢ２が接続されている。
【０１０５】
ドライバ回路ＤＲＶｈは、制御論理回路ＬＧＣからの制御に基づいてトランジスタＱＨ，ＱＨ’を駆動し、ドライバ回路ＤＲＶｌは、ＬＧＣからの制御に基づいてトランジスタＱＬを駆動する。外部端子ＰＮ１からの入力電源電圧ＶＩＮ（例えば１２Ｖ等）は、入力電圧検出回路ＵＶＬＯＣ＿Ｓならびにレギュレータ回路ＶＲＥＧ１，ＶＲＥＧ２に供給される。ＵＶＬＯＣ＿Ｓは、入力電源電圧ＶＩＮが所定電圧（例えば８Ｖ等）以上であることを検出し、その場合に入力電圧検出信号ＵＶＬＯを介してＶＲＥＧ１，ＶＲＥＧ２の動作を有効とする。ＶＲＥＧ１，ＶＲＥＧ２は、ＶＩＮを受けて約５Ｖのような内部電源電圧を生成する。ＶＲＥＧ１は、生成した内部電源電圧ＶＤＤ１を各種制御回路に供給すると共に外部端子ＰＮ６に出力する。ＶＲＥＧ２は、生成した内部電源電圧ＶＤＤ２をドライバ回路ＤＲＶｈ，ＤＲＶｌなどに供給すると共に外部端子ＰＮ５に出力する。ＰＮ６（ＶＤＤ１），ＰＮ５（ＶＤＤ２）には、電圧安定化用のコンデンサＣ５４，Ｃ５５がそれぞれ接続される。
【０１０６】
ここで、ドライバ回路ＤＲＶｈ，ＤＲＶｌは、トランジスタＱＨ，ＱＨ’，ＱＬを駆動するため、比較的大きな電流を必要とし、多くのノイズを発生する。一方、その他の各種制御回路は、内部にアンプ回路等のアナログ回路が多く含まれるため、電源ノイズを低減する必要がある。そこで、これらの電源を２個のレギュレータ回路ＶＲＥＧ１，ＶＲＥＧ２によって個別に生成している。また、レギュレータ電圧監視回路ＳＶは、ＶＲＥＧ１，ＶＲＥＧ２が生成した内部電源電圧を監視し、それが所定の範囲であった場合に内部電源イネーブル信号ＲＥＧＧＤを出力する。
【０１０７】
外部端子ＰＮ４には、昇圧電圧ＢＯＯＴが生成され、これがドライバ回路ＤＲＶｈの電源電圧として供給される。ＰＮ４（ＢＯＯＴ）は、外部端子ＰＮ５（ＶＤＤ２）との間でショットキーダイオードＳＢＤ２を介して接続されると共に、外部端子（出力端子）ＰＮ２（ＳＷ）との間で昇圧用外部コンデンサＣｂおよび外部抵抗Ｒｂを介して接続される。トランジスタＱＨがオフの際、このＣｂには、内部電源電圧ＶＤＤ１がＳＢＤ２およびＰＮ４（ＢＯＯＴ）を介して印加される。その後、ＱＨがオンとなった際には、ＳＷに伝達された入力電源電圧ＶＩＮをこのＣｂによって昇圧してＤＲＶｈに供給する。これによって、ＤＲＶｈはＱＨのしきい値以上の電圧を発生することができる。
【０１０８】
制御論理回路ＬＧＣは、内部電源イネーブル信号ＲＥＧＧＤ、入力電圧検出信号ＵＶＬＯ、ＰＷＭ信号（ＰＷＭ）、イネーブル信号ＥＮ、過剰電流検出信号ＯＣＰを受けて動作を行う。ＲＥＧＧＤはレギュレータ電圧監視回路ＳＶから生成され、ＵＶＬＯは入力電圧検出回路ＵＶＬＯＣ＿Ｓから生成され、ＰＷＭ信号（ＰＷＭ）はＰＷＭ制御回路ＰＷＭ＿ＣＴＬから生成され、ＥＮはハイインピーダンス検出回路ＨＺＤＥＴから生成され、ＯＣＰは過剰電流検出回路ＯＣＰＣから生成される。ＯＣＰＣは、アンプ回路ＡＭＰ３の出力を受けて動作を行う。ＡＭＰ３は、外部端子ＰＮ１１（ＣＳ）の電圧を比較電圧ＶＲ２と比較し、その比較結果をＯＣＰＣに出力する。ＯＣＰＣは、この比較結果によって、ＣＳの電圧が過剰な場合（すなわちトランジスタＱＨに過剰な電流が流れている場合）に、ＯＣＰを非活性化する。
【０１０９】
制御論理回路ＬＧＣは、ＲＥＧＧＤ、ＵＶＬＯ、ＥＮ、およびＯＣＰ共に活性化されている場合にＰＷＭ信号（ＰＷＭ）を用いてドライバ回路ＤＲＶｈ，ＤＲＶｌを制御する。一方、これらのいずれかが非活性化されている場合は、ＤＲＶｈ，ＤＲＶｌを共にオフに制御する。ここで、ＲＥＧＧＤが活性化の場合とは、内部電源電圧が十分に生成されていることを意味し、ＵＶＬＯが活性化の場合とは、入力電源電圧ＶＩＮが十分な電圧であることを意味する。また、ＥＮが活性化の場合とは、外部からデバイスを有効にする命令が入力されていることを意味し、ＯＣＰが活性化の場合とは、トランジスタＱＨに過剰な電流が流れていないことを意味する。外部端子ＰＮ９には、クロック信号ＣＬＫが入力される。ＣＬＫは、前述したようにハイインピーダンス検出回路ＨＺＤＥＴに入力され、ＨＺＤＥＴが、イネーブル信号ＥＮと、内部クロック信号ＣＬＫ＿Ｓを生成する。
【０１１０】
ＰＷＭ制御回路ＰＷＭ＿ＣＴＬは、抵抗Ｒ５１，Ｒ５２と、アンプ回路ＡＭＰ１と、フリップフロップ回路ＦＦｐと、ソフトスタート制御回路ＳＳＣＴＬ＿Ｓによって構成される。Ｒ５１，Ｒ５２は、外部端子ＰＮ８から入力されたエラーアンプ信号ＥＯを分圧し、その電圧をＡＭＰ１の（−）入力ノードに印加する。ＡＭＰ１の一方の（＋）入力ノードには、ＰＮ１１から得られた電流検出信号ＣＳにオフセット電圧（ここでは０．１Ｖ）を付加した信号が印加される。ＡＭＰ１の他方の（＋）入力ノードには、ＳＳＣＴＬ＿Ｓからの出力信号が印加される。ＡＭＰ１は、（−）入力ノードの電圧を、２個の（＋）入力ノードの内のいずれか低い方の電圧を基準に増幅する。
【０１１１】
ソフトスタート制御回路ＳＳＣＴＬ＿Ｓは、イネーブル信号ＥＮの立ち上がりエッジを検出する立ち上がりエッジ検出回路ＴＲＤＥＴを含み、この検出が行われた際に、徐々に上昇していく電圧を生成する。このＳＳＣＴＬ＿Ｓは、マルチフェーズ動作の過程で、負荷ＬＯＤの消費電流の状態に応じて、ＥＮによって一部のフェーズが無効とされ、その後、再び有効とされた場合に用いられる。すなわち、ＥＮが有効とされた際には、外部端子ＰＮ８からのエラーアンプ信号ＥＯの電圧が高くなっているため、ＳＳＣＴＬ＿Ｓを用いたソフトスタートによって復帰動作を行う。フリップフロップ回路ＦＦｐは、ＡＭＰ１の出力に応じてセット動作を行い、ＣＬＫ＿Ｓに応じてリセット動作を行う。そして、ＦＦｐからの反転出力信号（／Ｑ）がＰＷＭ信号（ＰＷＭ）として制御論理回路ＬＧＣに出力される。
【０１１２】
基準電流生成回路ＩＲＥＦＧは、内部電源電圧ＶＤＤ１で動作し、外部端子ＰＮ７に接続された基準電流設定用の抵抗Ｒｉｒに応じて複数の基準電流ＩＲＥＦを生成する。この基準電流ＩＲＥＦは、例えば、アンプ回路ＡＭＰ１〜ＡＭＰ３の動作電流を含めて各種制御回路に供給される。ＩＲＥＦＧは、イネーブル信号ＥＮが非活性化された場合には、この複数の基準電流ＩＲＥＦにおける一部または全部の電流生成を停止し、これによって省電力モードに移行する。
【０１１３】
また、外部端子ＰＮ８（ＥＯ）には、前述したように、接地電源電圧ＳＧＮＤとの間にトランジスタ（ＮＭＯＳトランジスタ）Ｑ１が接続される。このＱ１のゲートは、入力電圧検出回路ＵＶＬＯＣ＿Ｓから生成された入力電圧検出信号ＵＶＬＯ（ここでは、インバータ回路ＩＶ２０を介したその反転信号）によって制御される。なお、接地電源電圧ＳＧＮＤは、外部端子ＰＮ１０から供給される。
【０１１４】
図１５は、図１３および図１４の構成例を用いた場合の通常時の概略動作例を示す波形図である。ここでは、図１３におけるＰＷＭ搭載型駆動ユニットＰＳＩＰ［１］〜ＰＳＩＰ［ｎ］の中から、イネーブル信号ＥＮ［１］，ＥＮ［ｍ］（ｍ≦ｎ）によってＰＳＩＰ［１］とＰＳＩＰ［ｍ］を有効とし、２フェーズ動作を行う場合を例に説明を行う。まず、ＰＳＩＰ［１］は、クロック信号ＣＬＫ［１］の立ち上がりを受け、所定の遅延時間を経てトランジスタＱＨを‘Ｈ’レベル（すなわちオン）に駆動し、トランジスタＱＬを‘Ｌ’レベル（すなわちオフ）に駆動する。なお、実際には、ＱＨとＱＬの切り替わりタイミングにデットタイムを設ける必要があるが、ここでは省略する。ＱＨがオンに駆動されると、スイッチ信号ＳＷ［１］の電圧が入力電源電圧ＶＩＮとなる。
【０１１５】
このＳＷ［１］の電圧は、インダクタＬ［１］に印加されるため、ＱＨには所定の傾きで上昇するランプ波形状の電流が流れる。この電流は、図１４におけるトランジスタＱＨ’によって検出され、それが外部端子ＰＮ１１により電圧に変換されて電流検出信号ＣＳ［１］となる。ここで、図１４のブランキング回路ＢＫにより、ＱＨのオンからＣＳ［１］に電圧が生じるまで一定のマスク時間を設けているが、これは、スイッチングに伴うスパイク電流を検出することによる誤動作を防止するためである。このスパイク電流は、図示はしないが、ＱＬに接続されるボディダイオードのリカバリ電流に伴うものである。
【０１１６】
ＰＳＩＰ［１］は、このＣＳ［１］の電圧が、外部端子ＰＮ８より入力されたエラーアンプ信号ＥＯ（図１４の例では、抵抗Ｒ５１，Ｒ５２に伴う定数ｋが反映される）に達した際に、ＱＨを‘Ｌ’レベル（すなわちオフ）に駆動し、ＱＬを‘Ｈ’レベル（すなわちオン）に駆動する。ＱＬがオン（ＱＨがオフ）となった場合は、Ｌ［１］に蓄積されたエネルギーによりこのＱＬを介する経路でＬ［１］に電流が流れ続ける。その結果、インダクタＬ［１］に流れる電流ＩＬ［１］は、ＱＨがオン（ＱＬがオフ）の間は所定の傾きで上昇し、ＱＬがオン（ＱＨがオフ）の間は、所定の傾きで減少する。
【０１１７】
また、クロック信号ＣＬＫ［１］から１８０°の位相差を経てＣＬＫ［ｍ］が入力されると、ＰＳＩＰ［ｍ］は、このＣＬＫ［ｍ］の立ち上がりエッジを受けて、ＰＳＩＰ［１］と同様な動作を行う。その結果、前述したインダクタＬ［１］の電流ＩＬ［１］から半周期遅れる形でインダクタＬ［２］の電流ＩＬ［２］が生成される。出力電源ノードＶＯには、このＩＬ［１］およびＩＬ［２］に伴う電荷が容量Ｃｌｄに供給されることで所定の出力電源電圧が生成され、負荷ＬＯＤは、この出力電源電圧によって所望の動作を行う。特に限定はされないが、入力電源電圧ＶＩＮは１２Ｖ、出力電源電圧は１．０Ｖ、ＩＬ［１］およびＩＬ［２］のそれぞれは数十Ａ等である。
【０１１８】
図１６は、図１４に示すＰＷＭ搭載型駆動ユニット（ＰＳＩＰ）の外形例を示す平面図である。図１７（ａ）は、図１６におけるＹ１−Ｙ１’間の構造例を示す断面図であり、図１７（ｂ）は、図１６におけるＸ１−Ｘ１’間の構造例を示す断面図である。
【０１１９】
図１６に示すＰＷＭ搭載型駆動ユニット（ＰＳＩＰ）は、例えばＱＦＮ（Quad Flat Non-leaded package）型の面実装型の半導体パッケージ（封止体）ＰＡを有している。ＰＡの材料は、例えばエポキシ系の樹脂等である。ＰＡは、それぞれ半導体チップが搭載される３つのダイパッドＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴと、リード配線ＬＤＢと、外部端子となる複数のリードＬＤを備えている。ＤＰ＿ＨＳとＤＰ＿ＣＴは、ＰＡ内の平面領域を半分にした一方の領域に配置され、ＤＰ＿ＬＳとＬＤＢは、他方の領域に配置される。ＤＰ＿ＨＳとＤＰ＿ＣＴは、共に略矩形の平面形状を持ち、互いに隣接して配置される。ＤＰ＿ＬＳは、略矩形の平面形状を持ち、ＬＤＢは、Ｌ字型の平面形状を持つ。ＬＤＢは、ＤＰ＿ＬＳにおける直交する２辺と、ＰＡにおける直交する２辺との間に配置される。
【０１２０】
ダイパッドＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴの上面には、それぞれ、メッキ層９ａ，９ｂ，９ｄが形成され、このメッキ層９ａ，９ｂ，９ｄを介して半導体チップＨＳＣＰ，ＬＳＣＰ，ＣＴＬＣＰが搭載される。図１４で述べたように、半導体チップＨＳＣＰには、ハイサイドのトランジスタ（パワートランジスタ）ＱＨ，ＱＨ’が形成され、半導体チップＬＳＣＰには、ロウサイドのトランジスタ（パワートランジスタ）ＱＬが形成され、半導体チップＣＴＬＣＰには、それ以外の各種制御回路が形成される。ここでは、ＬＳＣＰの面積が、ＨＳＣＰの面積よりも２倍程度大きく設計されている。例えば、１２Ｖの入力電源電圧ＶＩＮを１．０Ｖの出力電源電圧に変換するような場合には、ＱＨをオンする時間よりもＱＬをオンする時間の方が１０倍程度長くなる。したがって、ＬＳＣＰの面積を大きくすることで、オン抵抗を下げ、電源装置の電力効率を高めることができる。また、各ダイパッドＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴは、その下面がＰＡの裏面から露出している。このうち、ＤＰ＿ＬＳの露出面積が最も大きく、次にＤＰ＿ＨＳの露出面積が大きい。これによって、特に、ＱＬのオン抵抗を下げると共に、その放熱性を高めることも可能となる。
【０１２１】
また、ＤＰ＿ＬＳの上面には、メッキ層９ｃも形成される。さらに、リード配線ＬＤＢの上面には、メッキ層９ｅ１，９ｅ２が形成され、リードＬＤの上面にはメッキ層９ｆが形成される。各ダイパッドＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴ、リード配線ＬＤＢ、およびリードＬＤは、例えば、銅（Ｃｕ）等の金属を主材料として形成される。各メッキ層９ａ，９ｂ，９ｃ，９ｄ，９ｅ１，９ｅ２，９ｆは、例えば、銀（Ａｇ）メッキ層または金（Ａｕ）メッキ層等である。
【０１２２】
半導体チップＨＳＣＰは、裏面にドレイン電極を備え、表面に複数のソース電極Ｓ１ｈ〜Ｓ４ｈとゲート電極Ｇｈを備えている。これによって、ドレイン電極は、ＤＰ＿ＨＳと電気的に接続される。複数のソース電極Ｓ１ｈ〜Ｓ４ｈは、それぞれ、ＨＳＣＰの内部配線によって接続されている。また、半導体チップＬＳＣＰは、裏面にドレイン電極を備え、表面に複数のソース電極Ｓ１ｌ〜Ｓ４ｌとゲート電極Ｇｌを備えている。このドレイン電極は、ＤＰ＿ＬＳと電気的に接続される。複数のソース電極Ｓ１ｌ〜Ｓ４ｌは、それぞれ、ＬＳＣＰの内部配線によって接続されている。また、半導体チップＣＴＬＣＰは、表面に電極ＰＤ１ｈ，ＰＤ２ｈ，ＰＤ２ｌ，ＰＤ１ｌを含む複数の電極を備えている。ＣＴＬＣＰの裏面は、ＤＰ＿ＣＴと電気的に接続されている。
【０１２３】
ダイパッドＤＰ＿ＨＳの周辺には、入力電源電圧ＶＩＮ用となる複数（ここでは７本）のリード（外部端子）ＬＤと、スイッチ信号ＳＷ用となるリードＬＤが配置される。この内、入力電源電圧ＶＩＮ用となる複数のリードＬＤは、ＤＰ＿ＨＳと一体化して形成される。したがって、ＨＳＣＰのドレイン電極は、ＤＰ＿ＨＳを介してＶＩＮ用のリードＬＤと電気的に接続される。ダイパッドＤＰ＿ＬＳの周辺には、ＳＷ用となる複数（ここでは８本）のリードＬＤが配置される。このＳＷ用となる複数のリードＬＤは、ＤＰ＿ＬＳと一体化して形成される。したがって、ＬＳＣＰのドレイン電極は、ＤＰ＿ＬＳを介してＳＷ用のリードＬＤと電気的に接続される。リード配線ＬＤＢの周辺には、接地電源電圧ＰＧＮＤ用となる複数（ここでは１３本）のリードＬＤが配置される。このＰＧＮＤ用となる複数のリードＬＤは、ＬＤＢと一体化して形成される。
【０１２４】
ダイパッドＤＰ＿ＣＴの周辺には、接地電源電圧ＳＧＮＤ用となる複数（ここでは２本）のリードＬＤが配置される。このＳＧＮＤ用となる複数のリードＬＤは、ＤＰ＿ＣＴと一体化して形成される。したがって、ＣＴＬＣＰの裏面は、ＤＰ＿ＣＴを介してＳＧＮＤ用のリードＬＤと電気的に接続される。更に、ＤＰ＿ＣＴの周辺には、クロック信号ＣＬＫ用、電流検出信号ＣＳ用、内部電源電圧ＶＤＤ２用、エラーアンプ信号ＥＯ用、基準電流ＩＲＥＦ用、内部電源電圧ＶＤＤ１用、昇圧電圧ＢＯＯＴ用のリードＬＤがそれぞれ配置される。これらのリードＬＤは、それぞれ、メッキ層９ｆおよびボンディングワイヤＢＷを介して前述したＣＴＬＣＰの表面に備わった電極に接続される。
【０１２５】
図１６に示すパッケージＰＡは、更に、２個の金属板（導体板）ＭＢ１，ＭＢ２を有している。ＭＢ１，ＭＮ２は、例えば銅（Ｃｕ）を代表に、導電性および熱伝導性の高い金属で形成される。ＭＢ１は、半導体チップＨＳＣＰ上に備わったソース電極Ｓ１ｈ，Ｓ２ｈと、ダイパッドＤＰ＿ＬＳ上に形成されたメッキ層９ｃとを接続する。これによって、ＨＳＣＰにおけるトランジスタＱＨのソースが、スイッチ信号ＳＷ用のリードＬＤに接続される。ＭＢ２は、半導体チップＬＳＣＰ上に備わったソース電極Ｓ１ｌ〜Ｓ３ｌと、リード配線ＬＤＢ上の２箇所に形成されたメッキ層９ｅ１，９ｅ２とをそれぞれ接続する。これによって、ＬＳＣＰにおけるトランジスタＱＬのソースが、接地電源電圧ＰＧＮＤ用のリードＬＤに接続される。
【０１２６】
半導体チップＨＳＣＰ上に備わったソース電極Ｓ４ｈは、ボンディングワイヤＢＷを介して前述したＤＰ＿ＨＳ周辺に配置されたＳＷ用のリードＬＤにメッキ層９ｆを介して接続される。ＨＳＣＰ上に備わったゲート電極Ｇｈおよびソース電極Ｓ３ｈは、それぞれＢＷを介して、半導体チップＣＴＬＣＰ上に備わった電極ＰＤ１ｈおよびＰＤ２ｈに接続される。ＬＳＣＰ上に備わったゲート電極Ｇｌおよびソース電極Ｓ４ｌは、それぞれＢＷを介して、ＣＴＬＣＰ上に備わった電極ＰＤ１ｌおよびＰＤ２ｌと接続される。ＰＤ１ｈおよびＰＤ２ｈは、図１４におけるドライバ回路ＤＲＶｈの出力ノードおよび基準電圧ノードに該当し、ＰＤ１ｌおよびＰＤ２ｌは、図１４におけるドライバ回路ＤＲＶｌの出力ノードおよび基準電圧ノードに該当する。
【０１２７】
また、図１７（ａ），（ｂ）に示すように、パッケージＰＡの裏面で露出するリードＬＤの下面およびダイパッドＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴの下面上には、メッキ層１０が形成される。このメッキ層１０は、半田めっき層であり、パッケージＰＡ形成後に形成されたメッキ層である。メッキ層１０は、ＰＳＩＰを配線基板（ＰＣＢ）上に実装する際に、このＰＣＢとの半田接続を容易にするために設けられている。半導体チップＨＳＣＰ，ＬＳＣＰ，ＣＴＬＣＰは、接着層１１ａを介してメッキ層９ａ，９ｂ，９ｄにそれぞれ接続され、ＨＳＣＰ，ＬＳＣＰは、接着層１１ｂを介して、金属板ＭＢ１，ＭＢ２にそれぞれ接続される。ＭＢ１は、接着層１１ｃを介してメッキ層９ｃに接続され、ＭＢ２は、接着層１１ｃを介してメッキ層９ｅ２（９ｅ１）に接続される。接着層１１ａ〜１１ｃは、半田により形成される。また、ＣＴＬＣＰからのボンディングワイヤＢＷは、メッキ層９ｆに接続される。
【０１２８】
このように複数の半導体チップを１つの半導体パッケージに集約（パッケージング）することで、電源装置の小型化が実現できることに加えて、配線寄生インダクタンスが小さくできることから高周波化、高効率化も実現することができる。また、各ダイパッドＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴの下面をパッケージＰＡの裏面から電極として露出させることで、電極の低抵抗化や放熱性の向上が図れる。さらに、２個の金属板（導体板）ＭＢ１，ＭＢ２を用いた接続を行うことで、ボンディングワイヤＢＷを用いる場合と比較して当該接続部分における低抵抗化や放熱性の向上が図れる。
【０１２９】
図１８は、図１４において、ハイサイドのトランジスタ（パワートランジスタ）が形成された半導体チップＨＳＣＰのデバイス構造例を示す断面図である。ここでは、ハイサイドのトランジスタＱＨ，ＱＨ’を例とするが、ロウサイドのトランジスタＱＬも同様の構造となる。トランジスタＱＨ，ＱＨ’は、ｎ＋型の単結晶シリコンなどからなる基板本体２１ａとｎ−型のシリコン単結晶からなるエピタキシャル層２１ｂとを有した半導体基板２１の主面に形成される。このエピタキシャル層２１ｂの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜（素子分離領域）２２が形成されている。
【０１３０】
このフィールド絶縁膜２２とその下層のｐ型ウエルＰＷＬ１とに囲まれた活性領域に、ＱＨ，ＱＨ’を構成する複数の単位トランジスタセルが形成されている。ＱＨは、これら複数の単位トランジスタセルが並列に接続されることで形成される。一方、ＱＨ’は、例えば、この並列に接続される単位トランジスタセルの個数をＱＨの１／１８５００等とすることで形成される。各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のパワーＭＯＳトランジスタで形成されている。
【０１３１】
基板本体２１ａおよびエピタキシャル層２１ｂは、前述した単位トランジスタセルのドレイン領域としての機能を有している。半導体基板２１の裏面には、ドレイン電極用の裏面電極ＢＥが形成されている。この裏面電極ＢＥは、例えば半導体基板２１の裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねて形成されている。図１７（ａ），（ｂ）に示したＰＳＩＰにおいては、この裏面電極ＢＥは、接着層１１ａを介してダイパッドＤＰ＿ＨＳ（メッキ層９ａ）に接合されて電気的に接続される。
【０１３２】
また、エピタキシャル層２１ｂ中に形成されたｐ型の半導体領域２３は、前述した単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域２３の上部に形成されたｎ＋型の半導体領域２４は、単位トランジスタセルのソース領域としての機能を有している。また、半導体基板２１には、その主面から半導体基板２１の厚さ方向に延びる溝２５が形成されている。溝２５は、ｎ＋型の半導体領域２４の上面からｎ＋型の半導体領域２４およびｐ型の半導体領域２３を貫通し、その下層のエピタキシャル層２１ｂ中で終端するように形成されている。この溝２５の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜２６が形成されている。
【０１３３】
溝２５内には、ゲート絶縁膜２６を介してゲート電極２７が埋め込まれている。ゲート電極２７は、例えばｎ型不純物が添加された多結晶シリコン膜からなる。ゲート電極２７は、前述した単位トランジスタセルのゲート電極としての機能を有している。また、フィールド絶縁膜２２上の一部にも、ゲート電極２７と同一層の導電性膜からなるゲート引き出し用の配線部２７ａが形成されており、ゲート電極２７とゲート引き出し用の配線部２７ａとは、一体的に形成されて互いに電気的に接続されている。なお、図１８の断面図には示されない領域において、ゲート電極２７とゲート引き出し用の配線部２７ａとは一体的に接続されている。ゲート引き出し用の配線部２７ａは、それを覆う絶縁膜２８に形成されたコンタクトホール２９ａを通じてゲート配線３０Ｇと電気的に接続されている。
【０１３４】
一方、ソース配線３０Ｓは、絶縁膜２８に形成されたコンタクトホール２９ｂを通じてソース用のｎ＋型の半導体領域２４と電気的に接続されている。また、ソース配線３０Ｓは、ｐ型の半導体領域２３の上部であってｎ＋型の半導体領域２４の隣接間に形成されたｐ＋型の半導体領域３１に電気的に接続され、これを通じてチャネル形成用のｐ型の半導体領域２３と電気的に接続されている。ゲート配線３０Ｇおよびソース配線３０Ｓは、コンタクトホール２９ａ，２９ｂが形成された絶縁膜２８上にコンタクトホール２９ａ，２９ｂを埋めるように金属膜（例えばアルミニウム膜）を形成し、この金属膜をパターニングすることにより形成することができる。
【０１３５】
ゲート配線３０Ｇおよびソース配線３０Ｓはポリイミド樹脂などからなる保護膜（絶縁膜）３２により覆われている。この保護膜３２は、半導体チップＨＳＣＰの最上層の膜（絶縁膜）である。保護膜３２の一部には、その下層のゲート配線３０Ｇやソース配線３０Ｓの一部が露出されるような開口部３３が形成されており、この開口部３３から露出するゲート配線３０Ｇ部分が前述したゲート電極Ｇｈであり、開口部３３から露出するソース配線３０Ｓ部分が前述したソース電極Ｓ１ｈ〜Ｓ４ｈである。このようにソース電極Ｓ１ｈ〜Ｓ４ｈは、最上層では保護膜３２によって分離されているが、ソース配線３０Ｓを通じて互いに電気的に接続されている。
【０１３６】
電極Ｇｈ，Ｓ１ｈ〜Ｓ４ｈの表面には（すなわち開口部３３の底部で露出するゲート配線３０Ｇ部分およびソース配線３０Ｓ部分上には）、メッキ法などで金属層３４が形成されている。金属層３４は、ゲート配線３０Ｇやソース配線３０Ｓ上に形成された金属層３４ａと、その上に形成された金属層３４ｂとの積層膜によって形成されている。下層の金属層３４ａは、例えばニッケル（Ｎｉ）からなり、主として下地のゲート配線３０Ｇやソース配線３０Ｓのアルミニウムの酸化を抑制または防止する機能を有している。また、その上層の金属層３４ｂは、例えば金（Ａｕ）からなり、主として下地の金属層３４ａのニッケルの酸化を抑制または防止する機能を有している。
【０１３７】
このようなハイサイド側のパワーＭＯＳトランジスタＱＨ，ＱＨ’における単位トランジスタセルの動作電流は、ドレイン用のエピタキシャル層２１ｂとソース用のｎ＋型の半導体領域２４との間をゲート電極２７の側面（すなわち、溝２５の側面）に沿って基板２１の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップＨＳＣＰの厚さ方向に沿って形成される。このように、半導体チップＨＳＣＰは、トレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）が形成された半導体チップである。ここで、縦型のＭＯＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板（基板２１）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＯＳＦＥＴに対応する。
【０１３８】
図１９および図２０は、図１３の電源装置を配線基板（ＰＣＢ）に実装した場合の構成例を示すものであり、（ａ）は配線基板における配線層の一部を示した断面図、（ｂ）は（ａ）における各配線層のレイアウト例を示す平面図である。図１９（ａ）では、例えば、複数の配線層を備えた配線基板（ＰＣＢ）における３層分が示されている。図１９（ａ）では、下層に向けて第１配線層ＬＹ１、第２配線層ＬＹ２、第３配線層ＬＹ３が備わり、ＬＹ１とＬＹ２の間と、ＬＹ２とＬＹ３の間と、ＬＹ３の下層に、それぞれ、絶縁層ＩＳ１、ＩＳ２、ＩＳ３を備えている。また、ここでは、ＬＹ２は、接地電圧ＧＮＤ層であるものとする。各配線層は、特に限定はされないが、例えば銅（Ｃｕ）を材料とする。
【０１３９】
第１配線層ＬＹ１には、図１９（ｂ）に示すように、複数（ここでは６個）のＰＷＭ搭載型駆動ユニットＰＳＩＰ［１］〜ＰＳＩＰ［６］と、ＣＰＵ等の負荷ＬＯＤと、共通制御ユニットＣＣＴＬＵと、複数（ここでは６個）のインダクタＬ［１］〜Ｌ［６］が実装される。ここでは、ＰＳＩＰ［１］〜ＰＳＩＰ［６］のそれぞれとＣＣＴＬＵは、別々の半導体パッケージを備えるものとする。Ｘ方向において、ＬＯＤの隣には大きな面積を持つ略矩形状の電源配線（パワープレーン）ＭＳ＿ＶＯ１が形成され、このＭＳ＿ＶＯ１における略矩形状の一辺側が、ＬＯＤの電源端子に接続されている。また、ＭＳ＿ＶＯ１には、ＬＯＤ側と対向する略矩形状の一辺において、Ｙ方向に向けて順に６個の接続ノードが形成される。この各接続ノードには、６個のインダクタＬ［１］〜Ｌ［６］の一端がそれぞれ接続される。
【０１４０】
一方、Ｘ方向において電源配線ＭＳ＿ＶＯ１を挟んで負荷ＬＯＤと対向する領域では、ＰＳＩＰ［１］〜ＰＳＩＰ［６］が、Ｙ方向に向けて順に実装されている。各ＰＳＩＰ［ｎ］は、図１６等で述べたように、裏面にスイッチ信号ＳＷ［ｎ］を出力する外部端子が設けられている。これによって、各外部端子（ＳＷ［１］〜ＳＷ［ｎ］）は、Ｙ方向に向けて順に配置され、この各外部端子のそれぞれからＭＳ＿ＶＯ１が存在するＸ方向に向けて延伸するようにスイッチ信号配線ＭＳ＿ＳＷ［１］〜ＭＳ＿ＳＷ［６］が形成される。ＭＳ＿ＳＷ［１］〜ＭＳ＿ＳＷ［６］の各終端には、前述した６個のインダクタＬ［１］〜Ｌ［６］の他端がそれぞれ接続される。なお、共通制御ユニットＣＣＴＬＵは、Ｙ方向において、負荷ＬＯＤと異なる位置に実装されている。
【０１４１】
一方、図２０（ｂ）に示すように、第３配線層ＬＹ３には、各ＰＳＩＰ［ｎ］におけるエラーアンプ信号ＥＯ用の外部端子を共通で接続し、Ｙ方向に向けて延伸するエラーバス配線ＭＳ＿ＥＢが形成されている。また、ＬＹ３には、各ＰＳＩＰ［ｎ］におけるクロック信号ＣＬＫ［ｎ］用の外部端子に接続され、それぞれＹ方向に向けて延伸する６本のクロック信号配線ＭＳ＿ＣＬＫ［１］〜ＭＳ＿ＣＬＫ［６］が形成されている。これらの７本の配線（ＭＳ＿ＥＢ，ＭＳ＿ＣＬＫ［１］〜ＭＳ＿ＣＬＫ［６］）は、共通制御ユニットＣＣＴＬＵに向けて延伸する。ＬＹ３には、更に、ＬＹ１と同様に大きな面積を持つ略矩形状の電源配線（パワープレーン）ＭＳ＿ＶＯ２が形成されている。
【０１４２】
このように、電源配線（パワープレーン）ＭＳ＿ＶＯ１，ＭＳ＿ＶＯ２の面積を十分に確保することで、負荷における電源電圧の安定化や放熱性の向上等が図れる。また、各ＰＳＩＰ［ｎ］からインダクタＬ［ｎ］を介してＭＳ＿ＶＯ１に到る配線経路（ＭＳ＿ＳＷ［ｎ］の面積を十分に確保することで、大電流が流れる当該配線経路の低抵抗化や放熱性の向上等が図れる。なお、このような十分な面積の確保は、図２０（ｂ）に示したように、各信号配線の本数が少ないことから実現可能となっている。また、各信号配線の本数が少ないことから、配線相互クロストークなどのノイズも低減できる。
【０１４３】
図２３は、図１９の比較例として、図２２の構成例を用いた場合の配線基板の構成例を示すものであり、図２４は、図２０の比較例として、図２２の構成例を用いた場合の配線基板の構成例を示すものである。図２２の構成例を用いると、図２３（ｂ）に示すように、各インダクタＬ［ｎ］の両端からＰＷＭ制御ユニットＰＷＭＣＴＬＵに向けた１２本の電流検出信号配線ＭＳ＿ＣＳ［ｎ］（＋／−）が必要となる。これによって、電源配線ＭＳ＿ＶＯ１と各インダクタＬ［ｎ］との間の配線経路や、各駆動ユニットＤＲＩＣ’［ｎ］の出力（ＳＷ［ｎ］に該当）と各インダクタＬ［ｎ］との間の配線経路を十分に確保することができない。
【０１４４】
また、図２２の構成例を用いると、図２４（ｂ）に示すように、各ＤＲＩＣ’［ｎ］からＰＷＭＣＴＬＵに向けた６本のＰＷＭ信号配線ＭＳ＿ＰＷＭ［１］〜ＭＳ＿ＰＷＭ［６］と６本のイネーブル信号配線ＭＳ＿ＥＮ［１］〜ＭＳ＿ＥＮ［ｎ］が必要となる。したがって、これらの多くの配線（計２４本）によって電源配線ＭＳ＿ＶＯ１，ＭＳ＿ＶＯ２の面積も制約される。これらによって、結果的には、更なる配線層を用いた配線が必要とされ、電源装置の大型化やコストの増大等を招くことになる。
【０１４５】
図２６は、図１９の比較例として、図２５の構成例を用いた場合の配線基板の構成例を示すものであり、図２７は、図２０の比較例として、図２５の構成例を用いた場合の配線基板の構成例を示すものである。図２５の構成例を用いると、図２６（ｂ）に示すように、第１配線層ＬＹ１においては、図１９（ｂ）と同様の構成を実現することが可能になる。しかしながら、図２７（ｂ）に示すように、第３配線層ＬＹ３においては、各ＰＷＭ搭載型駆動ユニットＰＳＩＰ’［ｎ］からマイクロコントローラユニットＭＣＵおよびアナログコンパニオンユニットＡＣＵに向けて、計１３本の配線が必要となる。この１３本は、６本のクロック信号配線ＭＳ＿ＣＬＫ［１］〜ＭＳ＿ＣＬＫ［６］と、６本のイネーブル信号配線ＭＳ＿ＥＮ［１］〜ＭＳ＿ＥＮ［ｎ］と、１本のエラーバス配線ＭＳ＿ＥＢである。したがって、これらの多くの配線によって電源配線ＭＳ＿ＶＯ２の面積が制約され、電源電圧の安定化や放熱性の向上等が図り難くなる。
【０１４６】
なお、図２３、図２４、図２６、図２７に示した構成例では省略しているが、本実施の形態３（図７等）で述べたような方式を用いない場合には、これらの構成例に対して更に、各入力電圧検出信号ＵＶＬＯ［ｎ］の配線も加わる恐れがある。
【０１４７】
以上のようなことから、本実施の形態５の電源装置を用いることで、代表的には、実施の形態１等による配線本数の低減効果と実施の形態３等による配線本数の低減効果を両立でき、更なる電源装置の小型化が実現可能になる。
【０１４８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【０１４９】
例えば、実施の形態１等で述べたクロック信号にイネーブル信号を兼用させる方式を、図２２のような構成例に適用することも可能である。この場合も同様に、ＰＷＭ信号ＰＷＭ［１］〜ＰＷＭ［６］を例えばハイインピーダンス等とすることによってイネーブル信号を伝送すればよい。また、図１において各ユニット（ＭＣＵ，ＡＣＵ，ＰＳＩＰ［ｎ］）と半導体パッケージとの組み合わせも適宜変更可能である。例えば、２個のＰＳＩＰを１個の半導体パッケージに搭載したり、実現するフェーズ数が少ないような場合には、全ユニットをＳｉＰ技術等を用いて１個の半導体パッケージに搭載すること等も可能である。このような場合においても、本実施の形態の電源装置を用いることで、半導体パッケージ内での各半導体チップ間の接続本数が低減できるため、有益となる。また、図３および図５の構成例では、ＰＳＩＰ［ｎ］側に抵抗Ｒ１，Ｒ２を設けることで中間レベルを生成したが、ＭＣＵ側に当該抵抗を設けて中間レベルを生成することも可能である。
【符号の説明】
【０１５０】
１０  メッキ層
１１  接着層
１ＰＬＳ  ワンショットパルス回路
２１  半導体基板
２２  フィールド絶縁膜
２３，２４，３１  半導体領域
２５  溝
２６  ゲート絶縁膜
２７  ゲート電極
２８  絶縁膜
２９  コンタクトホール
３０Ｇ  ゲート配線
３０Ｓ  ソース配線
３２  保護膜
３３  開口部
３４  金属層
９  メッキ層
ＡＣＵ  アナログコンパニオンユニット
ＡＤ  アンド回路
ＡＭＰ  アンプ回路
ＢＫ  ブランキング回路
ＢＳ  バス
ＢＷ  ボンディングワイヤ
Ｃ  容量
ＣＫＢＵＦ  クロックバッファ回路
ＣＴＢＵＦ  制御バッファ回路
ＣＣＴＬＵ  共通制御ユニット
ＣＬＫ  クロック信号
ＣＭＰ  コンパレータ回路
ＤＡＣ  ディジタル・アナログ変換回路
ＤＰ  ダイパッド
ＤＲＩＣ，ＤＲＩＣ’  駆動ユニット
ＤＲＶ  ドライバ回路
ＥＡ  エラーアンプ回路
ＥＢ  エラーバス
ＥＮ  イネーブル信号
ＥＮＤＥＴ  イネーブル検出回路
ＥＯ  エラーアンプ信号
ＦＢ  出力電圧検出信号
ＦＦ  フリップフロップ回路
ＨＳＣＰ，ＬＳＣＰ，ＣＴＬＣＰ  半導体チップ
ＨＺＤＥＴ  ハイインピーダンス検出回路
ＩＢ  バイアス電流源
ＩＲＥＦＧ  基準電流生成回路
ＩＳ  絶縁層
ＩＶ  インバータ回路
Ｌ  インダクタ
ＬＣＢ  リード配線
ＬＤ  リード
ＬＧＣ  制御論理回路
ＬＯＤ  負荷
ＬＰＦ  ロウパスフィルタ
ＬＴ  ラッチ回路
ＬＹ  配線層
ＭＢ  金属板
ＭＣＵ  マイクロコントローラユニット
ＭＪＧＥ  中間レベル検出回路
ＭＮ  ＮＭＯＳトランジスタ
ＭＰ  ＰＭＯＳトランジスタ
ＭＳ  配線
ＮＤ  ナンド回路
ＯＣＰＣ  過剰電流検出回路
ＯＲ  オア回路
ＰＡ  半導体パッケージ
ＰＤ  電極
ＰＮ  外部端子
ＰＳＩＰ，ＰＳＩＰ’  ＰＷＭ搭載型駆動ユニット
ＰＷＭ  ＰＷＭ信号
ＰＷＭ＿ＣＴＬ  ＰＷＭ制御回路
ＰＷＭＣＴＬＵ  ＰＷＭ制御ユニット
Ｑ  トランジスタ
ＱＨ，ＱＨ’，ＱＬ  パワートランジスタ
Ｒ  抵抗
ＳＳＣＴＬ  ソフトスタート制御回路
ＳＶ  レギュレータ電圧監視回路
ＳＷ  スイッチ信号
ＴＭＲ  タイマ回路
ＴＲＤＥＴ  立ち上がり検出回路
ＴＳＷ  スイッチ
ＵＶＬＯＣ  入力電圧検出回路
ＶＩＮ  入力電源電圧
ＶＯ  出力電源ノード
ＶＲＥＧ  レギュレータ回路
【図１】
0005481161.tif 000002
【図２】
0005481161.tif 000003
【図３】
0005481161.tif 000004
【図４】
0005481161.tif 000005
【図５】
0005481161.tif 000006
【図６】
0005481161.tif 000007
【図７】
0005481161.tif 000008
【図８】
0005481161.tif 000009
【図９】
0005481161.tif 000010
【図１０】
0005481161.tif 000011
【図１１】
0005481161.tif 000012
【図１２】
0005481161.tif 000013
【図１３】
0005481161.tif 000014
【図１４】
0005481161.tif 000015
【図１５】
0005481161.tif 000016
【図１６】
0005481161.tif 000017
【図１７】
0005481161.tif 000018
【図１８】
0005481161.tif 000019
【図１９】
0005481161.tif 000020
【図２０】
0005481161.tif 000021
【図２１】
0005481161.tif 000022
【図２２】
0005481161.tif 000023
【図２３】
0005481161.tif 000024
【図２４】
0005481161.tif 000025
【図２５】
0005481161.tif 000026
【図２６】
0005481161.tif 000027
【図２７】
0005481161.tif 000028