(57)【特許請求の範囲】
【請求項１】
第１駆動用電極および第１可変容量用電極を備える固定板と、
前記第１駆動用電極に対向する第２駆動用電極、および前記第１可変容量用電極に対向する第２可変容量用電極を備える可動板と、
前記第１駆動用電極および前記第２駆動用電極に駆動電圧を印加する駆動電圧印加部と、
を備える可変容量素子であって、
所定のキャパシタンスを有する参照用容量と、
前記第１駆動用電極および前記第２駆動用電極からなる駆動容量部と、前記参照用容量とに、容量検出用パルス信号を印加する容量検出用信号発生部と、
前記容量検出用パルス信号による前記駆動容量部の電圧変化と前記参照用容量の電圧変化とを比較し、比較結果を出力する電圧変化比較部と、を備え、
前記駆動電圧印加部は、前記比較結果に基づいて前記駆動電圧を調整する、可変容量素子。
【請求項２】
前記駆動容量部および前記参照用容量に、前記容量検出用パルス信号と異符号の補正用信号を印加するオフセット補正用信号発生部を、備える請求項１に記載の可変容量素子。
【請求項３】
前記容量検出用信号発生部と前記オフセット補正用信号発生部とに、印加のタイミング信号を与えるタイミング発生部を、備え、
前記容量検出用信号発生部と前記オフセット補正用信号発生部は、タイミング信号に応じて各信号の印加を行う請求項２に記載の可変容量素子。
【請求項４】
前記電圧変化比較部の入力側もしくは出力側にサンプルホールド回路を備え、
前記タイミング発生部は、前記サンプルホールド回路にホールドタイミングを与え、
前記サンプルホールド回路は、与えられたホールドタイミングに基づいて、サンプルホールドする、請求項３に記載の可変容量素子。
【請求項５】
前記駆動容量部と前記参照用容量とに供給する電流比を調節する電流比調整部を備える、請求項１乃至請求項４のいずれかに記載の可変容量素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＥＭＳ構造により実現される可変容量素子、特に、対向電極間の距離を電気的に制御する制御回路を備える可変容量素子に関するものである。
【背景技術】
【０００２】
現在、携帯電話の無線通信用高周波モジュールのフロントエンド部のマッチング回路等に、ＭＥＭＳ構造からなる可変容量素子を適用する試みが多く行われている。【０００３】
ＭＥＭＳ構造の可変容量素子は、特許文献１や特許文献２に示すように、実際に可変容量素子として機能する機構部と、当該機構部に駆動電圧を与える駆動回路と、を備える。【０００４】
機構部は、シリコン等からなる平板状の固定板と可動板とを備える。可動板の片端もしくは両端は固定部材により支持されて片持ちもしくは両持ちの梁を形成し、この構造により、可動板は固定板から所定距離に、部分的に可動するように配置される。また、固定板と可動板とにおける可動板が可動する範囲には、互いに対向するように、駆動用電極の対と、可変容量として機能させる対向電極の対とが形成されている。【０００５】
駆動回路が駆動用電極の対に対して、所定電圧の駆動電圧を印加すると、静電引力により駆動用電極同士が引き合い、可動板が変形する。これにより、駆動用電極の間隔が狭くなるとともに、可変容量用の対向電極同士の間隔も狭くなる。この結果、可変容量素子としての静電容量は、駆動電圧印加前より大きくなる。一方、駆動電圧の印加を解除すると、駆動用電極間での静電引力が無くなり、可動部の復元力により、可変容量用の対向電極同士の間隔が、駆動電圧の印加前の状態まで戻る。この結果、可変容量素子としての静電容量は、駆動電圧印加時よりも小さくなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１８１７２５号公報
【特許文献２】特開２００９−７０９４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のように高周波通信用のマッチング回路に可変容量素子を用いる場合、マッチング可能な範囲を広くしたり、マッチングのための容量分解能を向上させるために、できる限り多くのキャパシタンス値を得られた方がよい。【０００８】
ここで、三つ以上のキャパシタンスを得るには、二値のキャパシタンスが得られる構造の可変容量素子を複数形成して並列接続する構成か、一個の可変容量素子で三つ以上のキャパシタンスを得る構造にする必要が有る。【０００９】
二値のキャパシタンスからなる可変容量用素子は、駆動電圧の印加により可変容量用の対向電極同士を例えば誘電体層を介在して当接させ、駆動電圧の解除により可変容量用の対向電極同士を離間させる、単純な構造および制御で実現が可能である。【００１０】
しかしながら、このような二値しか取れない可変容量素子で多種類のキャパシタンスを実現するには、多数の可変容量素子を形成するとともに、これらを接続する回路パターンを形成しなければならず、小型化および省スペース化しにくい。また、接続回路パターンによる信号ロスも無視できない値となる。【００１１】
一方、一個の可変容量素子で多値のキャパシタンスを実現する場合、小型化および省スペース化が可能であり、単純には、駆動電圧の電圧レベルを調整することで、各キャパシタンスに応じた可変容量用の対向電極の間隔すなわち駆動用電極間の間隔を調整でき、キャパシタンスの多値化が可能である。併せて、複数のキャパシタを並列接続するための回路パターンも不要になり、信号ロスを最小限にすることができる。【００１２】
しかしながら、従来の構成では、現実的には、可動板の経年変化や、セルフアクチュエーションや、駆動電圧のバラツキ、外的要因による可動板の瞬時的変形等により、所望とするキャパシタンスを一定に維持するように、駆動電圧を制御することは容易ではなかった。【００１３】
この発明の目的は、キャパシタンスの変動要素が生じても、所望とするキャパシタンスを安定して得られる可変容量素子を実現することにある。
【課題を解決するための手段】
【００１４】
この発明は、固定板、可動板、駆動電圧印加部を備える可変容量素子に関するものである。固定板は、第１駆動用電極および第１可変容量用電極を備える。可動板は、第１駆動用電極に対向する第２駆動用電極および第１可変容量用電極に対向する第２可変容量用電極を備える。駆動電圧印加部は、第１駆動用電極および第２駆動用電極間に駆動電圧を印加する。【００１５】
この可変容量素子は、さらに、所定のキャパシタンスを有する参照用容量と、容量検出用信号発生部と、電圧変化比較部とを備える。容量検出用信号発生部は、第１駆動用電極および第２駆動用電極からなる駆動容量部と参照用容量とに、容量検出用パルス信号を印加する。電圧変化比較部は、容量検出用パルス信号による駆動容量部の電圧変化と参照用容量の電圧変化とを比較し、比較結果を出力する。そして、駆動電圧印加部は、比較結果に基づいて駆動電圧を調整する。【００１６】
この構成では、第１駆動用電極および第２駆動用電極からなる駆動容量部のキャパシタンスと、可変容量素子の対向電極として機能する第１可変容量用電極と第２可変容量用電極間によるキャパシタンスとが、一対一で対応することを利用する。そして、可変容量素子として所望のキャパシタンスとなる駆動容量部のキャパシタンスに応じて設定された参照用容量と駆動容量部の電圧差を駆動電圧に反映させて、電圧差が無くなるように駆動電圧を調整する。これにより、可変容量素子のキャパシタンスが所望値になるように、調整が可能になる。この際、容量検出用にパルス状信号を用いることで、可変容量に対する容量検出動作の影響を軽減することが可能になる。すなわち、可動部は所定の強度および弾性を有するので、電圧印加から実際に印加電圧に応じた変位量まで変位するのに所定の応答時間を必要とする。したがって、容量検出用パルス信号の持続時間を、この応答時間よりも短くすれば、可動部の機械的応答を僅かしか生じさせることがない。また、パルス状信号により駆動用電極へ与えられる電荷は、実際に駆動用に与えられる駆動用電圧に由来する電荷と比較して極小さい。したがって、可動部の実質的な駆動に対して、当該容量検出用のパルス状信号が与える影響は殆ど無い。【００１７】
また、この発明の可変容量素子は、駆動容量部および参照用容量に、容量検出用パルス信号と異符号の補正用信号を印加するオフセット補正用信号発生部を、備える。【００１８】
この構成では、補正用信号が容量検出用パルス信号に対して符号反転した信号であるので、当該補正用信号を駆動容量部および参照用容量に与えることで、容量検出用パルス信号によって駆動容量部および参照用容量にチャージされた電荷を、駆動容量部および参照用容量から排出することができる。これにより、例えば、チャージ電荷量と排出電荷量とを一致させることで、容量検出用パルス信号に起因の蓄積電荷が無くなり、所定の時間間隔で連続的に駆動容量部および参照用容量の電圧検出を行っても、各回で正確な電圧が得られ、正確な駆動が可能になる。【００１９】
また、この発明の可変容量素子は、容量検出用信号発生部とオフセット補正用信号発生部とに、印加のタイミング信号を与えるタイミング発生部を備える。容量検出用信号発生部とオフセット補正用信号発生部は、タイミング信号に応じて各信号の印加を行う。【００２０】
この構成では、タイミング信号を用いて容量検出用パルス信号と補正用信号を、駆動容量部および参照用容量へ与えることで、常に正確な電圧検出および駆動が可能になる。【００２１】
また、この発明の可変容量素子は、電圧変化比較部の入力側もしくは出力側にサンプルホールド回路を備える。タイミング発生部は、サンプルホールド回路にホールドタイミングを与える。そして、サンプルホールド回路は、与えられたホールドタイミングに基づいて、駆動容量部および参照用容量の電圧もしくは電圧変化比較部からの比較結果の電圧をサンプルホールドする。【００２２】
このようにサンプルホールド回路を備えることで、所望とするタイミングで確実且つ正確な電圧差や比較結果の取得が可能になる。【００２３】
また、この発明の可変容量素子は、駆動容量部と参照用容量とに供給する電流比を調節する電流比調整部を備える。【００２４】
この構成では、駆動容量部と参照用容量とに供給する電流比が可変になることで、一つの参照用容量で、駆動容量部の状態を複数設定することができる。これにより、一つの参照用容量で、可変容量素子として複数のキャパシタンスに調整することができる。
【発明の効果】
【００２５】
この発明によれば、可変容量素子に対してキャパシタンスの変動要素が生じても、所望とするキャパシタンスを安定して得ることができる。
【図面の簡単な説明】
【００２６】
【図１】第１の実施形態に係る可変容量素子のＭＥＭＳ機構部の概略構成図および全体構成の回路ブロック図である。
【図２】第１の実施形態の可変容量制御の原理を説明する図である。
【図３】第２の実施形態の可変容量素子１Ａの全体構成の回路ブロック図である。
【図４】第２の実施形態の可変容量制御の原理を説明する図である。
【図５】第３の実施形態の可変容量素子１Ｂの全体構成の回路ブロック図、および、タイミング信号ＰＴａ，ＰＴｂの波形図、容量検出用信号およびオフセット補正用信号の電流波形図と、駆動用キャパシタ（駆動用容量に相当）１０Ｂおよび参照用キャパシタ（参照用容量に相当）４０の素子電圧の波形図である。
【図６】第４の実施形態の可変容量素子１Ｃの全体構成の回路ブロック図、および、タイミング信号ＰＴａ，ＰＴｂ，ＰＴｈの波形図、容量検出用信号およびオフセット補正用信号の電流波形図と、駆動用キャパシタ１０Ｂおよび参照用キャパシタ４０の素子電圧の波形図である。
【図７】第５の実施形態の可変容量素子１Ｄの全体構成の回路ブロック図である。
【図８】第６の実施形態の可変容量素子１Ｅの回路図である。
【発明を実施するための形態】
【００２７】
本発明の第１の実施形態に係る可変容量素子について図を参照して説明する。図１（Ａ）は本実施形態の可変容量素子１のＭＥＭＳ機構部１０の概略構成図であり、図１（Ｂ）は可変容量素子１の全体構成の回路ブロック図である。
【００２８】
まず、可変容量素子１のＭＥＭＳ機構部１０の構成について説明する。
ＭＥＭＳ機構部１０は、固定板１０１、可動板１０２、および固定部１０３を備える。固定板１０１および可動板１０２は、例えば所定厚みの平板である。ただし、可動板１０２は、後述する駆動電圧の印加により変位可能な厚みに形成されている。固定板１０１および可動板１０２は、シリコン等の材料、特に本実施形態の構成では、高抵抗率の材料で形成される。
【００２９】
固定板１０１と可動板１０２とは、それぞれの平板面（主面）が、所定の間隔で対向するように配置されており、可動板１０２の所定端は、固定部１０３により固定板１０１に固定されている。固定部１０３も、固定板１０１や可動板１０２と同様に、シリコン等の材料から形成される。この場合、シリコン材料としては電極間の絶縁を確保する目的で、導電性の少ない高抵抗シリコン素材を用いることが望ましい。もしくは、低抵抗シリコン材料を用いる場合には、電極が形成されるシリコン部位表面に絶縁膜を形成しておくことで代用する事も可能である。
【００３０】
固定板１０１における可動板１０２側の主面１０１Ａには、第１駆動用電極１１１と、第１可変容量形成用電極１１２とが形成されている。一方、可動板１０２における固定板１０１側の主面１０２Ａには、第２駆動用電極１２１と、第２可変容量形成用電極１２２とが形成されている。ここで、固定板１０１の第１駆動用電極１１１および可動板１０２の第２駆動用電極１２１は、所定の面積で対向するように形成されている。また、固定板１０１の第１可変容量形成用電極１１２および可動部１０２の第２可変容量形成用電極１２２も、所定の面積で対向するように形成されている。
【００３１】
この構造により、固定板１０１の第１駆動用電極１１１および可動板１０２の第２駆動用電極１２１で、駆動用キャパシタ１０Ｂ（図１におけるキャパシタンスＣｄのキャパシタ）を構成する。また、固定板１０１の第１可変容量形成用電極１１２および可動部１０２の第２可変容量形成用電極１２２で、可変容量素子１としてのキャパシタ１０Ａ（図１におけるキャパシタンスＣｏのキャパシタ）を構成する。
【００３２】
ここで、上述の固定板１０１と可動板１０２との間隔や、第１駆動用電極１１１と第２駆動用電極１２１との対向面積や、第１可変容量形成用電極１１２と第２可変容量形成用電極１２２との対向面積は、可変容量素子１として実現したいキャパシタンスＣｏにより決定される。
【００３３】
上述のような機構的な構成の上、ＭＥＭＳ機構部１０は、第１駆動用電極１１１に電気的に接続するグランド用ポート２１０を備える。また、ＭＥＭＳ機構部１０は、第２駆動用電極１２１に電気的に接続する駆動信号入力ポート２１１および検出信号入力ポート２１２を備える。また、ＭＥＭＳ機構部１０は、第１可変容量形成用電極１１２に電気的に接続する第１外部接続ポート２０１を備え、第２可変容量形成用電極１２２に電気的に接続する第２外部接続ポート２０２を備える。なお、各ポートと各電極とをそれぞれに接続する配線電極パターンは、図示していないが、固定板１０１、可動板１０２および固定部１０３に、上述の接続構成を実現するように適宜形成されている。また、これらのポートは説明の便宜上、用いているものであり、実際の回路形成パターンとしてこれらのポートを具体的に他の回路と個別に形成する必要はない。さらに、ＭＥＭＳ機構部１０を収納する筐体が設けられるとともに、各ポートを筐体外に電気的に引き出すためのビアホールが筐体上に形成される場合もあるが、本実施形態では省略する。
【００３４】
このような構成では、駆動電流が印加されず静電引力が働いていないデフォルト状態として、第１可変容量形成用電極１１２と第２可変容量形成用電極１２２とが所定間隔で離間した状態となり、第１外部接続ポート２０１、第２外部接続ポート２０２を両端子とするキャパシタンスＣｏのキャパシタが実現される。
【００３５】
そして、この構成において、グランド用ポート２１０をグランドへ接続し、駆動信号入力ポート２１１に所定の駆動電圧を印加すると、第１駆動用電極１１１と第２駆動用電極１２１との間で静電引力が発生する。この静電引力により可動板１０２が、固定板１０１側に反り、固定板１０１と可動板１０２との間隔が狭くなる。これにより、第１可変容量形成用電極１１２と第２可変容量形成用電極１２２の間隔が狭くなり、駆動電圧を印加していない状態よりも、キャパシタンスＣｏが大きくなる。
【００３６】
この際、駆動電圧のレベルを変化させることで、静電引力が変化する。これにより、第１駆動用電極１１１と第２駆動用電極１２１との間隔が変化し、当該間隔に応じたキャパシタンスＣｏを実現できる。すなわち、駆動電圧に応じた複数値のキャパシタンスＣｏを、一対の電極対からなるＭＥＭＳ機構部１０で実現できる。
【００３７】
そして、例えば、駆動電圧の印加を停止すれば、所定の時定数で静電引力が解消され、可動板１０１が上述のデフォルト状態に戻る。これにより、第１可変容量形成用電極１１２と第２可変容量形成用電極１２２の間隔が、駆動電圧の印加状態よりも広くなり、キャパシタンスＣｏが小さくなる。
このようにして、ＭＥＭＳ構造の可変容量素子が機構的に構成される。
【００３８】
このような構造のＭＥＭＳ機構部１０を持ち合わせた上、本実施形態の可変容量素子１は、図１（Ｂ）に示すような回路部を備える。
【００３９】
図１（Ｂ）に示すように、可変容量素子１は、ＭＥＭＳ機構部１０、駆動電圧発生部２０、容量検出用信号発生部３０、参照用キャパシタ４０、コンパレータ５０を備える。
【００４０】
駆動電圧発生部２０の出力端は、抵抗２１ＤおよびＭＥＭＳ機構部１０の駆動信号入力ポート２１１を介して駆動用キャパシタ１０Ｂの第２駆動用電極１２１へ接続している。なお、駆動用キャパシタ１０Ｂの第１駆動用電極１１１はグランド用ポート２１０を介してグランドへ接続している。
【００４１】
また、駆動電圧発生部２０の出力端は、抵抗２１Ｃを介して参照用キャパシタ４０の一方端に接続している。なお、参照用キャパシタ４０の他方端はグランドへ接続している。
【００４２】
容量検出用信号発生部３０は、抵抗３１ＤおよびＭＥＭＳ機構部１０の検出信号入力ポート２１２を介して、駆動用キャパシタ１０Ｂの第２駆動用電極１２１へ接続している。
【００４３】
また、容量検出用信号発生部３０は、抵抗３１Ｃを介して参照用キャパシタ４０の一方端に接続している。なお、参照用キャパシタ４０の他方端はグランドへ接続している。
【００４４】
コンパレータ５０の反転入力端子は、ＭＥＭＳ機構部１０の検出信号入力ポート２１２すなわち駆動用キャパシタ１０Ｂの第２駆動用電極１２１と抵抗３１Ｄとの接続点に接続している。一方、コンパレータ５０の非反転入力端子は、参照用キャパシタ４０の一方端と抵抗３１Ｃとの接続点に接続している。
【００４５】
コンパレータ５０の出力は、駆動電圧発生部２０の入力端に接続している。
【００４６】
このような回路構成を用いて、以下に示すように、可変容量の制御を行う。図２は、可変容量制御の原理を説明する図である。図２（Ａ）は容量検出用信号の電流波形図であり、図２（Ｂ）は駆動用キャパシタ１０Ｂおよび参照用キャパシタ４０の素子電圧の波形図であり、図２（Ｃ）はコンパレータの比較出力の波形図である。
【００４７】
初期状態では、駆動電圧発生部２０は、予め設定した所定の電圧レベルの駆動電圧を発生する。この駆動電圧は、駆動用キャパシタ１０Ｂおよび参照用キャパシタ４０に印加される。駆動用キャパシタ１０Ｂを構成する可動板１０２は駆動電圧に応じて変位し、外部接続キャパシタ１０ＡのキャパシタンスＣｏは、当該変位に準じて決定する。
【００４８】
このような駆動状態において、容量検出用信号発生部３０から駆動用キャパシタ１０Ｂおよび参照用キャパシタ４０へ容量検出用信号が同期して印加される。容量検出用信号は図２（Ａ）に示すようなパルス信号である。より具体的には、容量検出用信号は、所定の時間長ｄｔの印加期間のみ所定電流値Ｉｏとなり、他の期間は電流値「０」となるパルス信号である。
【００４９】
このように駆動電圧とともに容量検出用信号が印加されると、駆動用キャパシタ１０Ｂおよび参照用キャパシタ４０に、駆動電圧と容量検出用信号の電流レベルに応じて、図２（Ｂ）に示すような素子電圧が発生する。図２（Ｂ）において、Ｖｏは駆動電圧を示し、Ｖｐｃは参照用キャパシタ４０の素子電圧のピーク値を示し、Ｖｐｄは駆動用キャパシタ１０Ｂの素子電圧のピーク値を示す。
【００５０】
具体的に、駆動用キャパシタ１０Ｂに駆動電圧のみが印加されると図２（Ｂ）に示すように、駆動電圧Ｖｏが素子電圧となる。この状態で、駆動用キャパシタ１０Ｂに容量検出用信号が印加されると、電流値Ｉｏに応じて、素子電圧が遷移する。この駆動用キャパシタ１０Ｂの素子電圧は、抵抗３１Ｄに比べて抵抗２１Ｄが十分に大きいとすると、容量検出用信号の印加タイミングから上昇し、印加期間ｄｔ後の素子電圧のピーク値Ｖｐｄは、次式で表される。
【００５１】
Ｖｐｄ＝Ｖｏ＋Ｉｏ＊ｄｔ／Ｃｄ
その後、駆動用キャパシタ１０Ｂの素子電圧は、駆動用キャパシタ１０ＢのキャパシタンスＣｄと抵抗２１Ｄの抵抗値とに依存する時定数で低下する。
【００５２】
一方、参照用キャパシタ４０に駆動電圧のみが印加されると、駆動用キャパシタ１０Ｂと同様に、図２（Ｂ）に示すように、駆動電圧Ｖｏが素子電圧となる。この状態で、参照用キャパシタ４０に容量検出用信号が印加されると、電流値Ｉｏに応じて、素子電圧が遷移する。この参照用キャパシタ４０の素子電圧は、抵抗３１Ｃに比べて抵抗２１Ｃが十分に大きいとすると、容量検出用信号の印加タイミングから上昇し、印加期間ｄｔ後の素子電圧のピーク値Ｖｐｃは、次式で表される。
【００５３】
Ｖｐｃ＝Ｖｏ＋Ｉｏ＊ｄｔ／Ｃｃ
その後、参照用キャパシタ４０の素子電圧は、参照用キャパシタ４０のキャパシタンスＣｃと抵抗２１Ｃの抵抗値とに依存する時定数で低下する。
【００５４】
ここで、外部接続キャパシタ１０Ａが所望とするキャパシタンスＣｏとなる時に、参照用キャパシタ４０のキャパシタンスＣｃと駆動用キャパシタ１０ＢのキャパシタンスＣｄとが一致するように設定しておく。
【００５５】
このような状態において、上述のように駆動用キャパシタ１０Ｂおよび参照用キャパシタ４０の素子電圧は、理論上同じとなるはずである。しかしながら、ＭＥＭＳ機構部１０の経年劣化、セルフアクチュエーション、および外的要因等により、図２（Ｂ）に示すように、二つの素子電圧の遷移が異なれば、外部接続キャパシタ１０ＡのキャパシタンスＣｏを所望値とするようなキャパシタンスになっていないことを意味する。そして、このような所望とするキャパシタンスとの差は素子電圧の差に一対一で対応している。例えば、所望とするキャパシタンスとの差が大きければ、これに応じて素子電圧の差が大きくなり、所望とするキャパシタンスとの差が小さければ、これに応じて素子電圧の差も小さくなる。したがって、素子電圧の差が所望とするキャパシタンスとの差の指標となる。
【００５６】
これを利用し、コンパレータ５０では、駆動用キャパシタ１０Ｂの素子電圧と参照用キャパシタ４０の素子電圧との差分結果に基づいて、図２（Ｃ）に示すような比較出力信号を出力する。比較出力信号は、「Ｈｉ」レベルもしくは「Ｌｏｗ」レベルのいずれかを取る二値化信号である。そして、本実施形態では、コンパレータ５０の反転入力端子に駆動用キャパシタ１０Ｂの素子電圧が与えられ、コンパレータ５０の非反転入力端子に参照用キャパシタ４０の素子電圧が与えられているので、コンパレータ５０は、参照用キャパシタ４０の素子電圧が駆動用キャパシタ１０Ｂの素子電圧よりも高い場合に「Ｈｉ」レベルの比較出力信号を生成し、参照用キャパシタ４０の素子電圧が駆動用キャパシタ１０Ｂの素子電圧よりも低い場合に「Ｌｏｗ」レベルの比較出力信号を生成する。
【００５７】
駆動電圧発生部２０は、コンパレータ５０から与えられた比較出力信号のレベルに準じて、駆動電圧レベルを調整する。具体的に本実施形態の場合であれば、「Ｈｉ」レベルの比較出力信号が入力されれば、駆動電圧発生部２０は、駆動電圧を所定電圧だけ低下させることで、駆動電圧レベルを低くするように調整する。これにより、駆動用キャパシタ１０Ｂに印加される駆動電圧のレベルが低くなり、第１駆動用電極１１１および第２駆動用電極１２１間の静電引力が低下し、これらの電極間隔が広くなる。したがって、駆動用キャパシタ１０ＢのキャパシタンスＣｄが小さくなり、素子電圧が上昇して、参照用キャパシタ４０の素子電圧に近づく。そして、このような駆動電圧レベルの調整を行い、駆動用キャパシタ１０Ｂの素子電圧と参照用キャパシタ４０の素子電圧とが一致するように駆動電圧レベルを調整すれば、外部接続キャパシタ１０ＡのキャパシタンスＣｏを所望のキャパシタンスへ調整することができる。
【００５８】
一方、図２と逆の状態として、「Ｌｏｗ」レベルの比較出力信号が入力されれば、駆動電圧発生部２０は、駆動電圧を所定電圧だけ上昇させることで、駆動電圧レベルを高くするように調整する。これにより、駆動用キャパシタ１０Ｂに印加される駆動電圧のレベルが高くなり、第１駆動用電極１１１および第２駆動用電極１２１間の静電引力が増加し、これらの電極間隔が狭くなる。したがって、駆動用キャパシタ１０ＢのキャパシタンスＣｄが大きくなり、素子電圧が低下して、参照用キャパシタ４０の素子電圧に近づく。そして、このような駆動電圧レベルの調整を行い、駆動用キャパシタ１０Ｂの素子電圧と参照用キャパシタ４０の素子電圧とが一致するように駆動電圧レベルを調整すれば、外部接続キャパシタ１０ＡのキャパシタンスＣｏを所望のキャパシタンスへ調整することができる。
【００５９】
以上のように、本実施形態の構成および駆動電圧の制御を行うことで、ＭＥＭＳを利用した可変容量素子を、常時所望のキャパシタンスに設定することができる。さらに、本実施形態に示すようにキャパシタンスの検出用にパルス信号を用いれば、第１駆動用電極１１１および第２駆動用電極１２１の間隔が、容量検出用信号によって大きく変位することなく、正確にキャパシタンスを調整することができる。これは、パルス信号により与えられる電荷量が、駆動電圧により与える電荷量と比較して大幅に小さく、且つ可動部１２が或程度の応答時定数を有するため、過渡応答も含めて十分に短い時間で設定されたパルス信号の印加期間において殆ど変位しないことを利用しているからである。
【００６０】
次に、第２の実施形態に係る可変容量素子について、図を参照して説明する。
図３は、本実施形態の可変容量素子１Ａの全体構成の回路ブロック図である。本実施形態の可変容量素子１Ａは、第１の実施形態に示した可変容量素子１に対して、オフセット補正用信号発生部６０および抵抗６１Ｃ，６１Ｄを追加した構成からなる。他の構成は、第１の実施形態の可変容量素子１と同じであるので、以下では、オフセット補正用信号発生部６０に関する箇所のみを説明する。
【００６１】
オフセット補正用信号発生部６０は、オフセット補正用信号を発生する。オフセット補正用信号は、上述の容量検出用信号発生部３０から出力される容量検出用信号に対して符号反転したパルス信号である。
【００６２】
オフセット補正用信号発生部６０は、抵抗６１Ｄを介してＭＥＭＳ機構部１０の検出信号入力ポート２１２へ接続する。すなわち、オフセット補正用信号発生部６０は、抵抗６１Ｄおよび検出信号入力ポート２１２を介して駆動用キャパシタ１０Ｂの第２駆動用電極１２１へ接続する。これにより、オフセット補正用信号発生部６０から出力されたオフセット補正用信号は駆動用キャパシタ１０Ｂへ印加される。
【００６３】
また、オフセット補正用信号発生部６０は、抵抗６１Ｃを介して参照用キャパシタ４０へ接続する。これにより、オフセット補正用信号発生部６０から出力されたオフセット補正用信号は参照用キャパシタ４０へも印加される。
【００６４】
ここで、オフセット補正用信号は、上述のように容量検出用信号と符号反転したパルス信号であるので、単に容量検出用信号によって駆動用キャパシタ１０Ｂおよび参照用キャパシタ４０で生じる電荷分布と、単にオフセット補正用信号によって駆動用キャパシタ１０Ｂおよび参照用キャパシタ４０で生じる電荷分布とは、逆になる。
【００６５】
このような容量検出信号とオフセット補正用信号との関係を利用し、本実施形態では容量検出用信号の印加後にオフセット補正用信号を印加して、次のような作用、効果を発生している。
【００６６】
図４は本実施形態の可変容量制御の原理を説明する図である。図４（Ａ）は本実施形態の方法を用いた場合の容量検出用信号およびオフセット補正用信号の電流波形図と、駆動用キャパシタ１０Ｂおよび参照用キャパシタ４０の素子電圧の波形図とを示す。図４（Ｂ）は第１の実施形態の方法を連続的に用いた場合の容量検出用信号の電流波形図と、駆動用キャパシタ１０Ｂおよび参照用キャパシタ４０の素子電圧の波形図とを示す。
【００６７】
まず、上述の第１の実施形態に示した構成および方法は、一回や極少数回でキャパシタンス制御を行う場合もしくは十分に長い時間間隔をおいたキャパシタンス制御に適しているが、第１の実施形態の方法を短い繰り返し周期で連続的に行おうとすると、図４（Ｂ）に示すように、容量検出用信号を印加する毎に、駆動用キャパシタ１０Ｂおよび参照用キャパシタ４０へ電荷がチャージされる。このように電荷がチャージされると、追加の駆動電圧として作用してしまう。これにより、一回目の容量検出用信号の印加から順にピーク素子電圧をＶｐｄ１，Ｖｐｄ２，Ｖｐｄ３とすると、図４（Ｂ）に示すように、素子電圧がＶｐｄ１＜Ｖｐｄ２＜Ｖｐｄ３と徐々にかさ上げされてしまう。したがって、実際に駆動電圧発生部２０からの駆動電圧による正確なキャパシタンスを測定できなくなってしまう。また、駆動用キャパシタ１０Ｂの素子電圧がかさ上げされることで、外部接続キャパシタＣｏのキャパシタンスも変動をきたす。
【００６８】
一方、本実施形態の方法では、容量検出用信号とオフセット補正用信号とが符号反転信号であり、図４（Ａ）に示すように、容量検出用信号の印加後にオフセット補正用信号を印加するので、容量検出用信号で印加された電荷を、オフセット補正用信号によって駆動用キャパシタ１０Ｂおよび参照用キャパシタ４０から排出することができる。
【００６９】
これにより、一回目の容量検出用信号の印加から順にピークの素子電圧をＶｐｄ１，Ｖｐｄ２，Ｖｐｄ３とすると、図４（Ａ）に示すように、素子電圧はＶｐｄ１＝Ｖｐｄ２＝Ｖｐｄ３と、常に一定になる。もちろん、この後においてもキャパシタンスの測定を行う限り、素子電圧は常時一定になる。そして、これら容量検出用信号の印加タイミングとオフセット補正用信号の印加タイミングとの間の素子電圧を用いることで、連続的に容量検出を行っても、常に正確なキャパシタンスを測定でき、正確なキャパシタンス制御を継続的に行うことができる。そして、制御動作中も外部接続用キャパシタＣｏを正確に維持することが可能になる。
【００７０】
次に、第３実施形態に係る可変容量素子について、図を参照して説明する。
図５（Ａ）は本実施形態の可変容量素子１Ｂの全体構成の回路ブロック図であり、図５（Ｂ）は、タイミング信号ＰＴａ，ＰＴｂの波形図、容量検出用信号およびオフセット補正用信号の電流波形図と、駆動用キャパシタ１０Ｂおよび参照用キャパシタ４０の素子電圧の波形図である。
【００７１】
本実施形態の可変容量素子１Ｂは、第２の実施形態に示した可変容量素子１Ａのより具体的な一例の回路を示し、可変容量素子１Ａの構成にタイミング発生回路７０を加えたものである。
【００７２】
タイミング発生回路７０は、容量検出信号発生用のタイミング信号ＰＴａと、オフセット補正用信号発生用のタイミング信号ＰＴｂとを生成する。タイミング発生回路７０は、図５（Ｂ）の最上段に示すように、タイミング信号ＰＴａの出力後、所定の時間長をもってタイミング信号ＰＴｂを出力する。
【００７３】
タイミング発生回路７０は、タイミング信号ＰＴａを容量検出用信号発生部３０へ与え、タイミング信号ＰＴｂをオフセット補正用信号発生部６０へ与える。
【００７４】
容量検出用信号発生部３０は、タイミング信号ＰＴａに準じて容量検出用信号を出力する。一方、オフセット補正用信号発生部６０は、タイミング信号ＰＴｂに準じてオフセット補正用信号を出力する。
【００７５】
このような構成および信号処理を行うことで、上述の第２の実施形態に示したように、駆動用キャパシタ１０Ｂおよび参照用キャパシタ４０へ、容量検出用信号を印加した所定時間後に、オフセット補正用信号を印加することができる。
【００７６】
ここで、容量検出用信号の印加タイミング間隔（タイミング信号ＰＴａの間隔）は、可動板１０２の機械的な時定数に基づいて設定する。例えば、当該時定数の約５倍の時間間隔にすることが望ましい。これは、一般に、時定数を有する過渡現象の場合、時定数時間では全体の６３％の応答となり、時定数時間の５倍の時間で全体の９９％の応答が得られる。したがって、当該時定数時間の約５倍の時間間隔でキャパシタンスの測定を行えば、過剰な制御待ち時間を発生することなく、外乱等に対して十分な応答性が得られるからである。
【００７７】
また、容量検出用信号の印加タイミングとオフセット補正用信号の印加タイミングとの間隔も、上記時定数に基づいて決定する。例えば、当該時定数の約１／２倍の時間間隔にすることが望ましい。これは、時定数の約１／２の時間であれば、容量検出用信号による電荷の印加で可動板１０２が大きく変位する前に、電荷を排出できるからである。これにより、当該容量検出用信号による可動板１０２の過大な変位を与えることなく、連続的に安定してキャパシタンスの測定、制御が可能になる。なお、信号タイミングや信号値については、外部接続用キャパシタＣｏに求められる安定度に応じて適宜に設定すればよい。
【００７８】
次に、第４の実施形態に係る可変容量素子について、図を参照して説明する。
図６（Ａ）は本実施形態の可変容量素子１Ｃの全体構成の回路ブロック図であり、図６（Ｂ）は、タイミング信号ＰＴａ，ＰＴｂ，ＰＴｈの波形図、容量検出用信号およびオフセット補正用信号の電流波形図と、駆動用キャパシタ１０Ｂおよび参照用キャパシタ４０の素子電圧の波形図である。
【００７９】
本実施形態の可変容量素子１Ｃは、第３の実施形態に示した可変容量素子１Ｂに対してサンプルホールド回路（Ｓ／Ｈ回路）８０Ｃ，８０Ｄを備えたものである。したがって、以下では、サンプルホールド回路８０Ｃ，８０Ｄに関する箇所のみを説明する。
【００８０】
タイミング発生部６０は、サンプルホールドタイミングを与えるタイミング信号ＰＴｈを生成し、サンプルホールド回路８０Ｃ，８０Ｄへ与える。この際、タイミング信号ＰＴは、容量検出信号発生用のタイミング信号ＰＴａと、オフセット補正用信号発生用のタイミング信号ＰＴｂとの間の所定タイミングで与えられる。例えば、図６（Ｂ）の例であれば、容量検出用信号の立ち下がりタイミングと略同じタイミングに設定されている。
【００８１】
サンプルホールド回路８０Ｃは、コンパレータ５０の反転入力端子に接続している。サンプルホールド回路８０Ｄは、駆動用キャパシタ１０Ｂの素子電圧をサンプルホールドし、コンパレータ５０の反転入力端子へ与える。
【００８２】
サンプルホールド回路８０Ｃは、コンパレータ５０の非反転入力端子に接続している。サンプルホールド回路８０Ｃは、参照用キャパシタ４０の素子電圧をサンプルホールドし、コンパレータ５０の非反転入力端子へ与える。
【００８３】
コンパレータ５０は、サンプルホールドされた駆動用キャパシタ１０Ｂの素子電圧と、同じくサンプルホールドされた参照用キャパシタ４０の素子電圧との差分に基づいて、上述の比較出力信号を生成し、駆動電圧発生部２０へ出力する。
【００８４】
このような構成とすることで、駆動用キャパシタ１０Ｂの素子電圧と参照用キャパシタ４０の素子電圧との比較タイミングを所望タイミングに決定することができる。これにより、安定したキャパシタンスの制御が可能になる。
【００８５】
具体的には、本願の構成および方法で得られる容量検出用の素子電圧の振る舞いは、過渡現象であるので、素子電圧が不安定になることも考えられる。しかしながら、サンプルホールドタイミングを与えることで、このような不安定な期間があったとしても、これを回避するタイミングで素子電圧差の検出すなわち比較出力信号の生成が可能であり、安定したキャパシタンス制御が可能になる。
【００８６】
また、駆動用キャパシタ１０Ｂおよび参照用キャパシタ４０とのキャパシタンスが略同じ値にある場合、素子電圧差は極小さくなり、素子電圧差が正負に振れる場合が生じる。この場合、比較出力信号が「Ｈｉ」レベルと「Ｌｏｗ」レベルとを短時間で繰り返すような比較出力信号のばたつきが発生してしまうが、サンプルホールドすることで、このような比較出力信号のばたつきを抑圧できる。これにより、安定した比較出力信号が得られ、安定したキャパシタンス制御が可能になる。
【００８７】
また、瞬時的で電気的な外乱が生じても、サンプルホールドすることで、当該外乱による比較出力信号への影響を除去できる。これにより、安定した比較出力信号が得られ、安定したキャパシタンス制御が可能になる。
【００８８】
なお、図６（Ｂ）に示す例では、容量検出用信号の立ち下がりタイミングをサンプルホールドタイミングに設定しているが、容量検出信号の印加タイミングとオフセット補正用信号の印加タイミングとの間であれば、他のタイミングであってもよい。そして、容量検出用信号の立ち下がりタイミングをサンプルホールドタイミングに設定すれば、駆動用キャパシタ１０Ｂの素子電圧および参照用キャパシタ４０の素子電圧との差が、大略最も大きくなるので、当該タイミングに設定することで、より安定した比較出力信号を得ることができる。
【００８９】
次に、第５の実施形態に係る可変容量素子について図を参照して説明する。
図７は、本実施形態の可変容量素子１Ｄの全体構成の回路ブロック図である。本実施形態の可変容量素子１Ｄは、第４の実施形態に示した可変容量素子１Ｃに対して、サンプルホールド回路（Ｓ／Ｈ）８０が、コンパレータ５０の出力側に接続された場合を示す。
【００９０】
サンプルホールド回路８０は、コンパレータ５０と駆動電圧発生部２０との間に接続されている。サンプルホールド回路８０には、タイミング発生回路７０からサンプルホールド用のタイミング信号ＰＴｈ’が与えられている。ここで、タイミング信号ＰＴｈ’の印加タイミングは、上述の第４実施形態に示したタイミング信号ＰＴｈの印加タイミングと略同じに設定されている。なお、この際、本実施形態のタイミング信号ＰＴｈ’の印加タイミングは、第３実施形態のタイミング信号ＰＴｈの印加タイミングに比べて、コンパレータ５０内の信号遅延分だけ遅く設定してもよい。
【００９１】
このように、サンプルホールド回路をコンパレータ５０の後段に接続する構成であっても、第４の実施形態と同様に、安定したキャパシタンス制御が可能になる。
【００９２】
次に、第６の実施形態に係る可変容量素子について、図を参照して説明する。
図８は、本実施形態の可変容量素子１Ｅの回路図である。本実施形態の可変容量素子１Ｅは、第５の実施形態に示した可変容量素子１Ｄを、より具体的にＩＣ化で実現したものであり、さらに容量検出用信号の大きさを複数種類に選択できるようにしている。
【００９３】
なお、本実施形態では、駆動電圧発生部２０、タイミング発生回路７０、サンプルホールド回路８０の具体的回路を示していないが、上述の実施形態で示した機能を実現する既知の構成により適宜設定すればよい。
【００９４】
また、検出用信号設定部９０も具体的な構成は示していないが、外部接続回路、例えば携帯通信端末の制御部からのキャパシタンス制御の情報に基づいて、スイッチＳ６１，Ｓ６２，Ｓ６３，Ｓ６４にオン／オフ制御信号を与えるものである。そして、内部の回路構成は、当該オン／オフ制御信号を生成する既知の構成を用いればよい。
【００９５】
駆動電圧源に接続する駆動電圧入力端子Ｖｃｃには、抵抗Ｒ４０を介してｎｐｎ型トランジスタＱ５２のコレクタが接続している。ｎｐｎ型トランジスタＱ５２のエミッタはグランドへ接続している。
【００９６】
（Ａ）容量検出用信号の発生回路
（Ａ−１）駆動用キャパシタ１０Ｂ用の容量検出用信号の発生回路
当該ｎｐｎ型トランジスタＱ５２のベースは、自身のコレクタに接続するとともに、ｎｐｎ型トランジスタＱ７１，Ｑ６１，Ｑ６２，Ｑ６３，Ｑ６４に接続し、これらｎｐｎ型トランジスタＱ７１，Ｑ６１，Ｑ６２，Ｑ６３，Ｑ６４の各エミッタはグランドへ接続している。この構成により、ｎｐｎ型トランジスタＱ５２を共通のトランジスタとするカレントミラー回路をそれぞれに構成している。
【００９７】
ｎｐｎ型トランジスタＱ６１のエミッタにはスイッチＳ６１の一方端が接続し、ｎｐｎ型トランジスタＱ６２のエミッタにはスイッチＳ６２の一方端が接続している。また、ｎｐｎ型トランジスタＱ６３のエミッタにはスイッチＳ６３の一方端が接続し、ｎｐｎ型トランジスタＱ６４のエミッタにはスイッチＳ６４の一方端が接続している。
【００９８】
各スイッチＳ６１，Ｓ６２，Ｓ６３，Ｓ６４の他方端は結合され、ｐｎｐ型トランジスタＱ２２のコレクタに接続している。
【００９９】
ｐｎｐ型トランジスタＱ２２のエミッタは、駆動電圧入力端子Ｖｃｃに接続している。ｐｎｐ型トランジスタＱ２２のベースは、自身のコレクタに接続するとともにｐｎｐ型トランジスタＱ２１のベースに接続している。ｐｎｐ型トランジスタＱ２１のエミッタは、駆動電圧入力端子Ｖｃｃに接続している。この構成により、ｐｎｐ型トランジスタＱ２２，Ｑ２１を有するカレントミラー回路を構成している。
【０１００】
ｐｎｐ型トランジスタＱ２１のコレクタは、スイッチＳ１１の一方端に接続している。スイッチＳ１１の他方端は、抵抗Ｒ３１を介してＭＥＭＳ機構部１０の駆動用キャパシタ１０Ｂの第２駆動用電極１２１へ接続している。なお、第２駆動用電極１２１は、コンパレータ５０の反転入力端子に接続する。また、第２駆動用電極１２１には、抵抗Ｒ２１を介して駆動電圧発生部２０の出力端が接続されている。また、駆動用キャパシタ１０Ｂの第１駆動用電極１１１は、グランドへ接続している。
【０１０１】
この構成により、駆動用キャパシタ１０Ｂには、スイッチＳ１１のオン制御に応じたパルス状の容量検出用信号が定電流で印加される。
【０１０２】
（Ａ−２）参照用キャパシタ４０用の容量検出用信号の発生回路
一方、ｎｐｎ型トランジスタＱ７１のコレクタには、ｐｎｐ型トランジスタＱ３２のコレクタに接続している。
【０１０３】
ｐｎｐ型トランジスタＱ３２のエミッタは、駆動電圧入力端子Ｖｃｃに接続している。ｐｎｐ型トランジスタＱ３２のベースは、自身のコレクタに接続するとともにｐｎｐ型トランジスタＱ３１のベースに接続している。ｐｎｐ型トランジスタＱ３１のエミッタは、駆動電圧入力端子Ｖｃｃに接続している。この構成により、ｐｎｐ型トランジスタＱ２２，Ｑ２１を有するカレントミラー回路を構成している。
【０１０４】
ｐｎｐ型トランジスタＱ３１のコレクタは、スイッチＳ１２の一方端に接続している。スイッチＳ１２の他方端は、抵抗Ｒ３２介して参照用キャパシタ４０の一方端へ接続している。なお、参照用キャパシタ４０の一方端は、コンパレータ５０の非反転入力端子に接続する。また、参照用キャパシタ４０の一方端には、抵抗Ｒ２２を介して駆動電圧発生部２０の出力端が接続されている。また、参照用キャパシタ４０の他方端は、グランドへ接続している。
【０１０５】
この構成により、参照用キャパシタ４０には、スイッチＳ１２のオン制御に応じたパルス状の容量検出用信号が定電流で印加される。
【０１０６】
そして、スイッチＳ１１，Ｓ１２にタイミング信号ＰＴａを与え、スイッチＳ１１のオン制御とスイッチＳ１２のオン制御とを同期させることで、駆動用キャパシタ１０Ｂと参照用キャパシタ４０との容量を測定、比較することができる。
【０１０７】
（Ａ−３）容量比の可変設定
ここで、上述のスイッチＳ６１〜Ｓ６４のオン／オフ制御を行うことで、駆動用キャパシタ１０Ｂに供給する電流量を調整することができる。例えば、ｎｐｎ型トランジスタＱ６１，Ｑ６２，Ｑ６３，Ｑ６４の電流容量の比を、ｎｐｎ型トランジスタＱ７１に対して、それぞれ、１：１，１：２，１：４，１：８に設定する。このような構成とすれば、スイッチＳ６１〜Ｓ６４のうちのオン制御されるスイッチの組合せにより、駆動用キャパシタ１０Ｂに供給される電流量と参照用キャパシタ４０に供給される電流量との比を１６通りで設定できる。これにより、一つの参照用キャパシタ４０で検出すべき容量比を複数設定できる。この結果、一つの参照用キャパシタ４０を用いて、複数のキャパシタンス値を制御することができる。
【０１０８】
（Ｂ）オフセット補正用信号の発生回路
（Ｂ−１）駆動用キャパシタ１０Ｂ用のオフセット補正用信号の発生回路
ｐｎｐ型トランジスタＱ１１のベースは、上述のｐｎｐ型トランジスタＱ２２のベースに接続し、ｐｎｐ型トランジスタＱ１１のエミッタは、駆動電圧入力端子Ｖｃｃに接続している。この構成により、ｐｎｐ型トランジスタＱ２２，Ｑ１１を有するカレントミラー回路を構成している。ｐｎｐ型トランジスタＱ１１のコレクタは、ｎｐｎ型トランジスタＱ４２のコレクタに接続している。これにより、ｎｐｎ型トランジスタＱ４２へ、上述のｎｐｎ型トランジスタＱ６１〜Ｑ６４の組合せに応じた電流が供給される。
【０１０９】
ｎｐｎ型トランジスタＱ４２のエミッタはグランドへ接続している。ｎｐｎ型トランジスタＱ４２のベースは、自身のコレクタに接続するとともに、ｎｐｎ型トランジスタＱ４１のベースに接続している。ｎｐｎ型トランジスタＱ４１のエミッタはグランドへ接続している。この構成により、ｎｐｎ型トランジスタＱ４２，Ｑ４１を有するカレントミラー回路を構成している。
【０１１０】
ｎｐｎ型トランジスタＱ４１のコレクタはスイッチＳ２１の一方端に接続する。スイッチＳ２１の他方端は、抵抗Ｒ４１を介して、駆動用キャパシタ１０Ｂの第２駆動用電極１２１へ接続している。
【０１１１】
この構成により、駆動用キャパシタ１０Ｂには、スイッチＳ２１のオン制御に応じたパルス状のオフセット補正用信号が定電流で流れる。この際、オフセット補正用信号は、上述の容量検出用信号に対して電流方向が逆、すなわち、符号反転信号であるので、当該オフセット補正用信号が流れることにより、容量検出用信号によって駆動用キャパシタ１０Ｂにチャージされた電荷を放出することができる。
【０１１２】
（Ｂ−２）参照用キャパシタ４０用のオフセット補正用信号の発生回路
ｎｐｎ型トランジスタＱ５１のベースは、上述のｎｐｎ型トランジスタＱ５２のベースに接続している。ｎｐｎ型トランジスタＱ５１のエミッタは、グランドへ接続している。この構成により、ｎｐｎ型トランジスタＱ５２，Ｑ５１を有するカレントミラー回路を構成している。
【０１１３】
ｎｐｎ型トランジスタＱ５１のコレクタはスイッチＳ２２の一方端に接続する。スイッチＳ２２の他方端は、抵抗Ｒ５１を介して、参照用キャパシタ４０の一方端へ接続している。
【０１１４】
この構成により、参照用キャパシタ４０には、スイッチＳ２２のオン制御に応じたパルス状のオフセット補正用信号が定電流で流れる。この際、オフセット補正用信号は、上述の容量検出用信号に対して電流方向が逆、すなわち、符号反転信号であるので、当該オフセット補正用信号が流れることにより、容量検出用信号によって参照用キャパシタ４０にチャージされた電荷を放出することができる。
【０１１５】
この際、スイッチＳ２１，Ｓ２２に同じタイミング信号ＰＴｂを与えるようにすればよい。これにより、駆動用キャパシタ１０Ｂおよび参照用キャパシタ４０へ容量検出用信号によってチャージされた電荷を同様に排出することができる。
【０１１６】
以上のように、本実施形態の構成を用いることで、安定したキャパシタンス制御が可能であるとともに、一つの参照用キャパシタ４０を用いて、駆動用キャパシタ１０Ｂすなわち可変容量素子としての外部接続用のキャパシタンスＣｏを、複数値に制御することができる。これにより、所望とするキャパシタンスＣｏ毎に、キャパシタンス制御用の回路を全て形成する必要が無くなり、可変容量素子全体を小型化することが可能になる。
【０１１７】
なお、本実施形態では駆動用キャパシタ１０Ｂと参照用キャパシタ４０との供給電流の比を可変にする回路構成を示したが、供給電流を一定にする構成とすれば、ｎｐｎ型トランジスタＱＱ６１〜Ｑ６４を一つにし、ｐｎｐ型トランジスタＱ１１およびｎｐｎ型トランジスタＱ４２を省略し、ｎｐｎ型トランジスタＱ４１とｎｐｎ型トランジスタＱ５２とのカレントミラー回路を構成すればよい。これにより、より回路を簡略化することができる。
【０１１８】
また、上述のｐｎｐ型トランジスタＱ１１のみを省略し、ｎｐｎ型トランジスタＱ４１とｎｐｎ型トランジスタＱ５２とのカレントミラー回路を構成して、スイッチＳ２１のオン時間を、スイッチＳ２２のオン時間とは別に制御することでも、上述の供給電流の比を可変にする構成を実現することもできる。
【０１１９】
また、本実施形態では、駆動用キャパシタ１０Ｂおよび参照用キャパシタ４０への供給電流量により、複数のキャパシタスへの制御を実現する例を示したが、参照用キャパシタ４０を、例えばスイッチ付き並列キャパシタのアレイ等により、可変容量素子にすることでも、同様に複数のキャパシタスへの制御を実現することができる。この場合は、例えば上述のｎｐｎ型トランジスタＱ６１〜Ｑ６４を一つにし、可変容量素子のキャパシタンスを可変制御する。そして、設定した可変容量に応じて、スイッチＳ２１，Ｓ２２のオン時間制御を行えばよい。
【０１２０】
さらには、ｎｐｎ型トランジスタＱ６１〜Ｑ６４を一つにし、参照用キャパシタ４０も一つのままで、スイッチＳ１１，Ｓ１２のオン制御時間により、複数のキャパシタンスの検出を行うこともできる。この場合は、スイッチＳ１１，Ｓ１２のオン制御時間に準じて、スイッチＳ２１，Ｓ２２のオン制御時間を設定すればよい。
【０１２１】
また、上述の各実施形態では、容量検出用信号発生部３０やオフセット補正用信号発生部６０の出力端に抵抗（抵抗３１Ｃ，３１Ｄ，６１Ｃ，６１Ｄやこれに相当する図８の抵抗Ｒ３１，Ｒ３２，Ｒ４１，Ｒ５１）を備える構成を示したが、これらの抵抗を省略することも可能である。そして、このような抵抗を省略することで、駆動用キャパシタ１０Ｂおよび参照用キャパシタ４０の素子電圧の変化は、より直線状になる。これにより、さらに高速な回路の応答が可能になる。
【０１２２】
また、上述の説明では、タイミング発生回路７０を備える構成を示したが、例えば、容量検出用信号発生部３０の出力端の電流変化を検出し、当該電流変化をトリガとして、オフセット補正用信号発生部６０や、サンプルホールド回路８０，８０Ｃ，８０Ｄを動作させるようにすることも可能である。
【０１２３】
また、上述の説明では、静電駆動による可変容量素子を例に説明したが、圧電体を用いた圧電駆動による可変容量素子に対しても、上述のキャパシタンス制御を適用することができる。
【０１２４】
また、上述の説明では、可動板を高抵抗のシリコン基板とし、当該基板表面に第２駆動用電極や第２可変容量形成用電極を形成する例を示したが、可動板全体を低抵抗シリコン等で形成した構成であっても、上述のキャパシタンス制御を適用することができる。
【符号の説明】
【０１２５】
１、１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ−可変容量素子、１０−ＭＥＭＳ機構部、１０Ａ−外部接続キャパシタ、１０Ｂ−駆動用キャパシタ、１０１−固定板、１０２−可動板、１０３−固定部、１１１−第１駆動用電極、１１２−第１可変容量形成用電極、１２１−第２駆動用電極、１２２−第２可変容量形成用電極、２０−駆動電圧発生部、３０−容量検出用信号発生部、４０−参照用キャパシタ、５０−コンパレータ、６０−オフセット補正用信号発生部、７０−タイミング発生回路、８０，８０Ｃ，８０Ｄ−サンプルホールド回路、９０−検出用信号設定部、２１Ｃ，２１Ｄ，３１Ｃ，３１Ｄ，６１Ｃ，６１Ｄ−抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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