(57)【特許請求の範囲】
【請求項１】
ｐ型の半導体基板あるいは膜があり、これをＡ膜とし、この上に、ｎ型あるいはｉ型の半導体膜を形成し、これをＢ膜とし、この上にｐ型の半導体領域を形成し、これをＣ領域とし、Ｃ領域上の一部にｎ型半導体領域を形成し、これをＤ領域として、Ｃ領域とＤ領域に接するように絶縁体層を形成し、絶縁体層上に導電膜を形成し、この導電膜をゲート電極とする。またＡ膜に導電膜を接触させて、これをコレクタ電極とする。またＤ領域に導電膜を接触させてこれをエミッタ電極とする。エミッタ電極とゲート電極間の電位差を変動させることで、コレクタ電極とエミッタ電極間のインピーダンスを変化することを特徴とし、Ａ膜とＢ膜の接合面から距離として１０ｎｍ以上の距離のＡ膜の領域の一部の少数キャリアのライフタイムをＢ層に対して、１００分の１以下に設定し、あるいは５０ｎｓ以下とし、Ｄ領域の少数キャリアのライフタイムをＢ膜に対して抑制したことを特徴とした電子スイッチにおいて、ライフタイムを抑制するために、半導体層に転位などの欠陥を導入することを特徴とし、転位の密度は１０５／ｃｍ２以上とし、転位を導入する領域をＧｅを含有させたＳｉとし、Ｇｅを含有させたＳｉ領域のＧｅ濃度を４％とし、その厚みを０．１μｍ以上とし、それ以外の半導体領域をＳｉとすることを特徴とした電子スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、電流のスイッチ機能を持つ半導体装置に関する。
【背景技術】
【０００２】  従来、電力変換用インバーターやスイッチング式電源には、Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｏｒ（ＩＧＢＴ）が電子スイッチとして用いられている。近年、これら電子回路の小型化のために、スイッチ周波数を高めて、回路内のリアクトルやキャパシタンスを小さくし、小型化が図られている。しかし、ＩＧＢＴにおいて、現在スイッチ時間はＯＮになるときで１００ｎｓ程度、ＯＦＦにするのに１μｓの時間を要する。したがって、スィッチ時間が最大動作周波数を制限しており、これら電子スイッチを用いたスイッチ回路は、従来１００ｋＨｚを上限として使用されていた。【０００３】  さらなる小型化のためには、スイッチ時間をＯＮおよびＯＦＦ動作の両方で１００ｎｓ以下に抑えることが望まれているが、ＯＦＦ動作時のスイッチ時間はＩＧＢＴのＯＮ動作時に同素子内に蓄積する電荷を引き出す時間で決まり、そのための構造工夫がこれまでになされてきた。図２に従来技術としてＩＧＢＴの断面図を示す。【０００４】  ＩＧＢＴをＯＮ動作させるには、図３に示されるようにコレクタをエミッタに対して正電位に設定し、ゲートを正電位に設定することでなされる。このとき同図のように電子がエミッタからｉ型半導体層に注入され、同時にコレクタに近いｐ型半導体層からホールがｉ型半導体層に注入されることでコレクタとエミッタ間に電流が流れる。このときｉ型半導体層には電子とホールの蓄積が起こり、ＯＦＦ動作させたときにこの蓄積電荷を取り除くのに一定時間を必要とし、これがスイッチ時間の主成分となっている。【０００５】  従来、スイッチ時間の短縮を狙って電荷の蓄積を抑制するために、ｉ型半導体層の全体あるいはその一部にライフタイムキラーを導入して、同層のキャリアのライフタイムを抑制する方法がとられている。ライフタイムキラーを導入する方法としては、金原子拡散やプロトン照射、電子線照射が行われてきた。この方法で同層のキャリアのライフタイムを抑制することにより、ＯＮ動作時に蓄積する電荷を積極的に再結合させ、蓄積電荷量を抑制するものである。この方法ではスイッチ時間の短縮に効果があるものの、ＯＮ動作時のＩＧＢＴ自体の抵抗（ＯＮ抵抗）が増加してしまう好ましくない問題が生じていた。これはｉ型半導体層の電導度変調が同層のライフタイムの抑制により消失するからである。【０００６】  別の試みとしてＡｓａｎｏらによりコレクタ電極層に近接するｐ型半導体電極層にＳｉに代わりＳｉＧｅ層を用いることで、ｉ型半導体層と同層間にエネルギー障壁を形成することで、ＯＮ動作時にｉ型半導体層に蓄積しているホールを高速に除去することで高速化を図る報告が、非特許文献１に掲載されている。しかし、スイッチ時間が短縮されても、価電子帯にバンド不連続が生じ、ＯＮ抵抗が増加してしまう好ましくない問題が生じている。【０００７】  以上のように、ＩＧＢＴのスイッチ時間とＯＮ抵抗は二律背反の関係にあり、両者を同時に満足させる技術の開拓が望まれている。【０００８】
【非特許文献１】「Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ」誌、２００５年、４９巻、ｐ２００６−２０１０
【発明の表示】
【発明が解決しようとする課題】
【０００９】  本発明は上記事情を考慮してなされたもので、ＩＧＢＴのＯＮ抵抗を劣化させることなくスイッチ時間の短縮を可能にする技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】本発明は、ＩＧＢＴのコレクタ電極に近いｐ型半導体層の一部の領域を空間選択的にライフタイムを抑制し、同時にエミッタ電極に近いｎ型半導体の領域においてもライフタイムを抑制することで、ＩＧＢＴのＯＮ動作時の蓄積電荷を抑制する。課題を解決するための手段を、図２の従来技術に関わる電子スイッチの概略的な説明図と図３の従来技術に関わる電子スイッチのＯＮ動作時の電荷蓄積の機構を説明する概略図をもちいて説明する。
【００１１】  ＩＧＢＴのＯＮ動作時の電流は、図３に示されるような流れをする。このとき、ｉ型半導体層２に蓄積されているホールと電子の電荷密度は、大電流動作のときに電荷中性条件から、それぞれほぼ等しい値となって、ｉ型半導体層２に均一に分布することが知られている。このときのホールと電子の電荷密度をΔＮとおく。このとき電子電流Ｉｅは
Ｉｅ＝ｑＡΔＮＤｎ／Ｌｎ
であらわされる。このときのｑは素電荷、ＡはＩＧＢＴの動作領域の面積、Ｄｎはｐ型半導体層１の電子の拡散係数、Ｌｎはｐ型半導体層１の電子の拡散長を表す。また、ホール電流Ｉｈは
Ｉｈ＝ｑＡΔＮＤｐ／Ｌｐ
であらわされる。このときＤｐはｎ型半導体層４のホールの拡散係数、Ｌｎはｎ型半導体層４のホールの拡散長を表す。ＩＧＢＴの全電流Ｉは
Ｉ＝ｑＡΔＮ｛Ｄｎ／Ｌｎ＋Ｄｐ／Ｌｐ｝
であらわされる。さらにＬｐとＬｎは次の式で表される。
Ｌｐ＝（Ｄｐτｐ）１／２
Ｌｎ＝（Ｄｎτｎ）１／２
ここでτｐとτｎは、それぞれｎ型半導体層４のホールのライフタイム、ｐ型半導体層１の電子のライフタイムである。すなわち、コレクタに近いｐ型半導体層１あるいはｎ型半導体層４のキャリアのライフタイムが小さくなれば、Ｉを一定としたときにΔＮ、すなわちｉ層に蓄積される電荷密度を抑制することができる。
【００１２】  本発明では、ｉ型半導体層にライフタイムキラーを導入しないため、ＯＮ動作時の電導度変調効果は失われずＯＮ抵抗の劣化は回避できる。
【００１３】  たとえばコレクタに近いｐ型半導体層１の全域にわたってライフタイムを抑制する必要はない。仮に全域でライフタイムを抑制すると、ＯＦＦ動作時にそこで漏れ電流が発生し好ましくはない。デバイスシミュレーションによれば、コレクタに近いｐ型の半導体層１とｉ型半導体層２の界面から１０ｎｍ以上の領域にライフタイムを抑制する領域を設置することで、漏れ電流の発生を抑制することができる。ｎ型半導体層４においても同様であり、ｎ型半導体層４とｐ型半導体層３の界面からライフタイムを抑制した領域を１０ｎｍ以上の遠い位置に設定することで、漏れ電流を抑制することができる。
【００１４】  以上のライフタイムの抑制であるが、抑制された領域の周りの領域に対して１／１００に設定されるか、あるいは数値として５０ｎｓ以下に設定することで、ＩＧＢＴの蓄積電荷を半分より少なくできることがデバイスシミュレーションによる計算から明らかにされている。
【００１５】  上記の用途のために空間選択的にライフタイムを抑制するには、半導体層の中に点欠陥、転位、積層欠陥などの欠陥を１０５／ｃｍ２以上設けることで目的を達成できる。上記欠陥は半導体の禁制帯の中央付近に再結合中心を発生させ、それを介して少数キャリアの間接再結合が起こり、ライフタイムの縮小をもたらす。
【００１６】  上記の空間選択的なライフタイムの抑制方法として、周りの半導体をＳｉで構成し、空間選択的にライフタイムを抑制したい領域をＳｉＧｅで構成するとその目的を達成することができる。その際、ＳｉＧｅを層状とし膜の厚みを０．１μｍ以上としＧｅの濃度を４％以上とすることで、ライフタイムを上記濃度で形成できることが、多数の実験から経験的に明らかにされている。欠陥はＳｉＧｅと接触しているＳｉとの間に格子不整合によりＳｉＧｅの膜に歪ができ、これが欠陥の原因となっている。
【００１７】  ＳｉＧｅを用いた場合、価電子帯のバンド不連続によりＯＮ抵抗の増加が懸念されるが、ＳｉＧｅとＳｉの接合面をｐ型半導体層１の中に形成し、ｐ型半導体層が適度なドープ濃度を保つことで、トンネル効果により接合面で発生する抵抗を抑制することができ、ＯＮ抵抗の増加をさけることができる。
【００１８】  上記工夫に加えて、ｉ型半導体層２に適度のライフタイムキラーをいれることによって、ＩＧＢＴがＯＮ動作時に同層で間接再結合を促進し、蓄積電荷量を低減させることで、より高速なスイッチ動作を期待することができる。その際、シミュレーション計算からライフタイムを１０ｎｓを下回ると、ＯＮ抵抗が顕著に増加し、発熱という好ましくはない問題が生じる。また１００ｎｓ以上になると、顕著な蓄積電荷の低減効果は得られない。
【００１９】  上記の工夫は、コレクタ層に近いｐ型半導体層１に限って説明してきたが、最上層のｎ型半導体層４においても、コレクタに近いｐ型半導体層１と同様の工夫をすることで、ＯＮ動作時の蓄積電荷を減らし高速動作の実現に効果をもたらすことができる。さらに、ゲート電極が直接Ｃ層と絶縁膜を介さず接触した場合はゲートターンオフサイリスタと呼ばれるスイッチ素子となる。この場合でも上記に述べた理由と同じでＯＮ動作時の蓄積電荷を減らし高速スイッチの実現の効果をもたらす。
【発明の効果】
【００２０】  本発明を用いることでＩＧＢＴやサイリスタなどの電子スイッチについてＯＮ抵抗を犠牲にすることなく高速動作を可能とせしめ、これを用いたスイッチ回路において高周波化による回路の小型化という利便性をもたらす。
【発明の実施するための最良の形態】
【００２１】  図１は、本発明の一実施例に係る電子スイッチの断面の概略的な説明図を示す。
【００２２】  本発明の電子スイッチはｐ型の半導体基板あるいは膜があり、これをｐ型半導体層１とし、この上に、ｎ型あるいはｉ型の半導体膜を形成し、これをｉ型半導体膜２とし、この上にｐ型半導体膜３を形成し、ｐ型半導体膜３の一部にｎ型半導体膜４を形成し、ｐ型半導体膜３とｎ型半導体膜４に接するようにゲート絶縁層５を形成し、絶縁体膜上に導電膜を形成し、この導電膜をゲート電極層９とする。またｐ型半導体層１に導電膜を接触させて、これをコレクタ電極層７とする。またｎ型半導体膜４に導電膜を接触させてこれをエミッタ電極層６とする。これエミッタ電極８極とゲート電極１１の電位差を変動させることで、コレクタ電極１０とエミッタ電極８の間のインピーダンスが変化することを特徴としており、ｐ型半導体層１とｉ型半導体層２の接合面から距離として１０ｎｍ以上の距離のｐ型半導体層１の領域の一部について少数キャリアのライフタイムをｉ型半導体層２に対して、１００分の１以下に設定し、あるいは５０ｎｓ以下とし、その領域をライフタイムを抑制されたｐ型半導体層１２とする。
【００２３】  上記の特徴を持つ電子スイッチで、ライフタイムを抑制されたｐ型半導体層１２以外はＳｉ単結晶で構成する。ｐ型半導体層１のドーピング濃度で１×１０１８〜１×１０２０／ｃｍ３とし、厚みは０．１から２μｍとした。ｉ型半導体層２のドーピング濃度は１×１０１４／ｃｍ３とし、厚みは２０μｍとした。ｐ型半導体層３のドーピング濃度は１×１０１６／ｃｍ３とし、厚みは０．２μｍとした。ｎ型半導体層４のドーピング濃度は１×１０１８〜１×１０１９／ｃｍ３とし、厚みは０．２μｍとする。ゲート絶縁層の材質はＳｉＯ２とし、厚みは０．２μｍとする。エミッタ電極、ゲート電極、コレクタ電極は、高濃度ポリシリコンを用いた。上記半導体各層のライフタイムは１０μｓとした。
【００２４】  この形の電子スイッチをＯＮ動作させるには、エミッタ電極８に対してゲート電極９に１０Ｖ程度の電圧をかけると同時に、コレクタ電極１０の電位をエミッタ電極８に対して正電位に設定することによって行う。
【００２５】  この電子スイッチの動作を確認するために、デバイスシミュレーションを行った。このシミュレーションは半導体の各層について、ポアソン式と電荷連続の式を矛盾なく解くことで実施した。
【００２６】  この電子スイッチをＯＮ状態にして、電流密度として１００Ａ／ｃｍ２流れているときの、ｉ形半導体層の蓄積電荷密度ΔＮを求めた。まず本発明の主要素であるライフタイムを抑制されたｐ型半導体層１２を設けない場合、ΔＮは１．５×１０１７／ｃｍ３となった。これに対して、ライフタイムを抑制されたｐ型半導体層１２をｐ型半導体層１とｉ型半導体層２の界面から１０ｎｍ以上の領域に設けた。このときのｐ型半導体層１２のライフタイムは５０ｎｓにしたところ、ΔＮは１０％減少し、さらに１ｎｓにしたところ８０％減少した。ΔＮが減少することで、スイッチＯＮからＯＦＦに移る時間が低減でき、ライフタイム１ｎｓで５分の１に減少できることがあきらかになった。
【００２７】  同様に上記の工夫に加え、エミッタのｎ型半導体層４にライフタイムを抑制された領域を設けることで、それがないときに比べ１０％程度ΔＮが減少し、スイッチＯＮからＯＦＦに移る時間が低減できる。
【００２８】  ライフタイムを抑制されたｐ型半導体層１２の作製方法として、周囲の半導体層をＳｉとして、ライフタイムを抑制されたｐ型半導体層１２をＳｉＧｅで構成することが効果的である。ＳｉＧｅの濃度として４％以上の濃度で、厚みを０．１μｍ以上とすることで、同層に転位を１０５／ｃｍ２以上で発生させることができる。同層のライフタイムは実測の結果、１〜１０ｎｓであることが確認され、上記の効果を得るのに効果的であることがわかった。
【００２９】  上記の構造で、ゲート電極層５が直接ｐ型半導体層３と絶縁膜を介さず接触した場合はゲートターンオフサイリスタと呼ばれるスイッチ素子となる。この場合でも上記と同等の効果が得られていることをデバイスシミュレーションでも確認することができた。
【図面の簡単な説明】
【００３０】
【図１】  本発明の一実施例に係る電子スイッチの概略的な説明図
【図２】  従来技術に関わる電子スイッチの概略的な説明図
【図３】  従来技術に関わる電子スイッチのＯＮ動作時の電荷蓄積の機構を説明する概略図
【符号の説明】
【００３１】１…ｐ型半導体層、２…ｉ型半導体層、
３…ｐ型半導体層、４…ｎ型半導体層、
５…ゲート絶縁層、６…エミッタ電極層、
７…コレクタ電極層、８…エミッタ電極、
９…ゲート電極層、１０…コレクタ電極、
１１…ゲート電極、
１２…ライフタイムを抑制されたｐ型半導体層、
１３…ＯＮ動作時の電子の流れ、
１４…ＯＮ動作時のホールの流れ
【図１】
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【図２】
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【図３】
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