(57)【特許請求の範囲】
【請求項１】
セラミックを含む複数の絶縁層が積層されており、内部に配線導体が形成されている基板層と、
前記基板層の一方の主面に形成されている端子電極と、
前記一方の主面であって前記端子電極と離れた位置に形成されているグランド電極と、
前記端子電極および前記グランド電極から引き出されており、前記端子電極と前記グランド電極の間の領域に、互いに対向するように形成されている一対の放電電極と、前記端子電極の周縁の少なくとも一部及び前記グランド電極の周縁の少なくとも一部を覆い、前記一対の放電電極の対向する部分を含むように空洞を形成する空洞形成層と、を有するＥＳＤ保護素子と、
を備える、セラミック多層基板。
【請求項２】
前記端子電極、前記グランド電極及び前記空洞形成層の前記セラミック多層基板の主面に露出している部分が同一平面を形成している、請求項１に記載のセラミック多層基板。
【請求項３】
前記端子電極と前記ＥＳＤ保護素子を複数備え、前記複数のＥＳＤ保護素子の一方の放電電極は前記複数の端子電極において、該ＥＳＤ保護素子に対応する端子電極と電気的に接続されており、前記複数のＥＳＤ保護素子の他方の放電電極は前記グランド電極と電気的に接続されている、請求項１または２に記載のセラミック多層基板。
【請求項４】
前記空洞形成層は、前記絶縁層に含まれる元素を少なくとも一つ以上含んでいる、請求項１〜３のいずれか１項に記載のセラミック多層基板。
【請求項５】
前記空洞形成層は、前記絶縁層を構成する絶縁材料を含んでいる、請求項１〜４のいずれか１項に記載のセラミック多層基板。
【請求項６】
前記空洞形成層は、アルミナとガラスを含んでいる、請求項１〜４のいずれか１項に記載のセラミック多層基板。
【請求項７】
前記絶縁層を構成する絶縁材料と、前記放電電極を構成する金属材料と、を含み、前記一対の放電電極の少なくとも一部と接するように前記一対の放電電極と前記基板層の間に配置される混合部をさらに備える、請求項１〜６のいずれか１項に記載のセラミック多層基板。
【請求項８】
前記基板層と前記混合部の間にシール層をさらに備える、請求項７に記載のセラミック多層基板。
【請求項９】
前記空洞形成層と前記空洞の間にシール層をさらに備える、請求項１〜８のいずれか１項に記載のセラミック多層基板。
【請求項１０】
請求項１〜９のいずれか１項に記載のセラミック多層基板の表面に、電子部品が実装されてなる電子モジュール。
【請求項１１】
前記電子部品がＩＣ素子またはＳＡＷ素子である、請求項１０に記載の電子モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＥＳＤ保護機能を有するセラミック多層基板に関する。また、セラミック多層基板と電子部品を備える電子モジュールに関する。
【背景技術】
【０００２】
セラミック多層基板の表面に、ＩＣ素子やＳＡＷ素子その他の電子部品が実装される電子モジュールにおいて、ＥＳＤ（Ｅｌｅｃｔｒｉｃ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ；静電気放電）対策が重要な課題になっている。ＥＳＤ対策とは、帯電した物体が電子モジュールに接触したり近接して放電した場合でも、実装された電子部品や電子モジュール自体が損傷したり誤動作したりすることを防止するものである。
【０００３】
従来、電子モジュールにＥＳＤ対策を施したものとしては、例えば特許文献１に記載された技術が知られている。図６のように、特許文献１の電子モジュール１００では、セラミック多層基板１１０の表面にＩＣ素子１２０と、ＥＳＤ保護回路を有するサポートＩＣ素子１２２が実装されている。そして、ＩＣ素子１２０とサポートＩＣ素子１２２とは導体配線１４６で電気的に接続されている。例えば外部リード線１３４に静電気による電圧が加わった場合には、サポートＩＣ素子１２２内のＥＳＤ保護回路でその静電気を放電して、ＩＣ素子１２０の損傷や誤作動を防止する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−４１４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載された技術では、ＥＳＤ保護回路を有するサポートＩＣ素子１２２を新たに設ける必要があるため、コストが高くなり、電子モジュールが大型化するという問題がある。
【０００６】
本発明は、かかる課題に鑑みてなされたものであり、ＥＳＤ保護機能を有し、低コストで小型のセラミック多層基板およびそれを備えた電子モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るセラミック多層基板は、セラミックを含む複数の絶縁層が積層されており、内部に配線導体が形成されている基板層と、前記基板層の一方の主面に形成されている端子電極と、前記一方の主面であって前記端子電極と離れた位置に形成されているグランド電極と、前記端子電極および前記グランド電極から引き出されており、前記端子電極と前記グランド電極の間の領域に、互いに対向するように形成されている一対の放電電極と、前記端子電極の周縁の少なくとも一部及び前記グランド電極の周縁の少なくとも一部を覆い、前記一対の放電電極の対向する部分を含むように空洞を形成する空洞形成層と、を有するＥＳＤ保護素子と、を備えることを特徴としている。
【０００８】
本発明では、ＥＳＤ保護機能を有する新たな部品が不要であるため、低コストである。また、端子電極とグランド電極の間であって、セラミック多層基板の表面近傍にＥＳＤ保護素子を形成するため、静電気をグランド電極に放電しやすくなる利点を有する。また、空洞形成層は、端子電極の周縁の少なくとも一部およびグランド電極の周縁の少なくとも一部を覆うことにより、端子電極およびグランド電極の基板層との密着性を向上させる役割を有する。よって、密着性を向上させる新たな被覆層をＥＳＤ保護素子と別に設ける必要がない。そのため、セラミック多層基板の小型化および低背化が可能となる。
【０００９】
また、本発明に係るセラミック多層基板では、前記端子電極、前記グランド電極及び前記空洞形成層の前記セラミック多層基板の主面に露出している部分が同一平面を形成していることが好ましい。
【００１０】
かかる場合には、端子電極およびグランド電極の基板層との密着性をより確実に向上させることができる。
【００１１】
また、本発明に係るセラミック多層基板では、前記端子電極と前記ＥＳＤ保護素子を複数備え、前記複数のＥＳＤ保護素子の一方の放電電極は前記複数の端子電極において、該ＥＳＤ保護素子に対応する端子電極と電気的に接続されており、前記複数のＥＳＤ保護素子の他方の放電電極は前記グランド電極と電気的に接続されていることが好ましい。
【００１２】
かかる場合には、複数のＥＳＤ保護素子に接続されているグランド電極を共通にすることにより、グランド電極の占める面積が小さくなる。そのため、セラミック多層基板をより小型化することができる。
【００１３】
また、本発明に係るセラミック多層基板では、前記空洞形成層は、前記絶縁層に含まれる元素を少なくとも一つ以上含んでいることが好ましい。また、本発明に係るセラミック多層基板では、前記空洞形成層は、前記絶縁層を構成する絶縁材料を含んでいることが好ましい。また、本発明に係るセラミック多層基板では、前記空洞形成層は、アルミナとガラスを含んでいることが好ましい。
【００１４】
かかる場合には、空洞形成層と基板層との密着性がより向上する。そのため、端子電極およびグランド電極の基板からの剥離を抑えることができる。
【００１５】
また、本発明に係るセラミック多層基板では、前記絶縁層を構成する絶縁材料と、前記放電電極を構成する金属材料と、を含み、前記一対の放電電極の少なくとも一部と接するように前記一対の放電電極と前記基板層の間に配置される混合部をさらに備えることが好ましい。
【００１６】
かかる場合には、混合部が絶縁材料と金属材料を含んでいるため、混合部の熱膨張率は放電電極の熱膨張率とセラミックの熱膨張率の中間となる。したがって、混合部は基板層と放電電極の熱膨張率を緩和し、放電電極の剥離を抑制することができる。
【００１７】
また、本発明に係るセラミック多層基板では、前記基板層と前記混合部の間にシール層をさらに備えることが好ましい。また、前記空洞形成層と前記空洞の間にシール層をさらに備えることが好ましい。
【００１８】
かかる場合には、基板層中のガラス成分の混合部への浸透を防止することができる。また、空洞形成層中のガラス成分の空洞への浸透を防止することができる。
【００１９】
また、本発明は、上記のセラミック多層基板の表面に、電子部品が実装されてなる電子モジュールにも向けられる。
【００２０】
かかる場合には、電子モジュール中の電子部品の静電気による損傷や誤作動を防止することができる。
【００２１】
また、本発明に係る電子モジュールは、前記電子部品がＩＣ素子またはＳＡＷ素子であることが好ましい。
【００２２】
かかる場合には、静電気に弱いＩＣ素子やＳＡＷ素子に対しても効果的にＥＳＤ対策を施すことが可能である。
【発明の効果】
【００２３】
本発明では、ＥＳＤ保護機能を有する新たな部品が不要であるため、低コストである。また、端子電極とグランド電極の間であって、セラミック多層基板の表面近傍にＥＳＤ保護素子を形成するため、静電気をグランド電極に放電しやすくなる利点を有する。また、空洞形成層は、端子電極の周縁の少なくとも一部およびグランド電極の周縁の少なくとも一部を覆うことにより、端子電極およびグランド電極の基板層との密着性を向上させる役割を有する。よって、密着性を向上させる新たな被覆層をＥＳＤ保護素子と別に設ける必要がない。そのため、セラミック多層基板の小型化および低背化が可能となる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態に係る電子モジュールの部分断面図である。
【図２】本発明の一実施形態に係るセラミック多層基板の部分底面図である。
【図３】図２のＡ−Ａ断面図である。
【図４】本発明の一実施形態に係るセラミック多層基板の製造方法を示す部分断面図である。
【図５】本発明の他の実施形態に係るセラミック多層基板の部分断面図である。
【図６】従来の電子モジュールを示す斜視図である。
【発明を実施するための形態】
【００２５】
以下において、本発明を実施するための形態について説明する。
【００２６】
（実施形態１）
図１は、本発明の一実施形態に係る電子モジュールの部分断面図である。
【００２７】
電子モジュール１は、セラミック多層基板１０と、電子部品６１、６２と、を備えている。本実施形態は、電子部品６１がＩＣ素子であり、電子部品６２がＳＡＷ素子の例である。ＩＣ素子やＳＡＷ素子は静電気に弱いため、本発明は特に有効である。電子部品６１、６２は、セラミック多層基板１０の表面にランド電極６３を介して実装されている。
【００２８】
セラミック多層基板１０は、基板層１１と、端子電極２１と、グランド電極２２と、ＥＳＤ保護素子３０と、を備えている。
【００２９】
基板層１１は、セラミックを含む複数の絶縁層が積層されている。そして、基板層１１の内部には配線導体１２とビア１３が形成されている。配線導体１２およびビア１３は、基板層１１内部の電子回路素子や、電子回路素子と外部との接続部分を構成している。そして、セラミック多層基板の回路的な機能は、基板層１１内部の電子回路素子により発現される。
【００３０】
絶縁層中のセラミックの例としては、ＢａＯ−Ａｌ2Ｏ3−ＳｉＯ2系セラミックが挙げられる。また、配線導体１２やビア１３を構成する金属材料の例としては、銅またはその合金が挙げられる。
【００３１】
このような構成からなる電子モジュール１は、帯電した物体の電子モジュール１への接触や近接により、静電気が発生した場合でも、その静電気をＥＳＤ保護素子３０に放電させて、グランド電極２２に導く。そのため、電子部品６１、６２、および基板層１１内部の電子回路素子が、損傷したり誤作動したりすることがない。
【００３２】
次に、セラミック多層基板１０およびＥＳＤ保護素子３０について、図２と図３に基づいてさらに詳しく説明する。
【００３３】
図２は、セラミック多層基板１０の部分底面図である。
【００３４】
端子電極２１は基板層１１の一方の主面に形成されている。また、グランド電極２２は端子電極２１が形成されている基板層１１の一方の主面に、端子電極２１と離れた位置に形成されている。端子電極２１およびグランド電極２２を構成する金属材料としては特に限定されないが、例えば配線導体やビアと同じ材料であれば、製造が簡単になり、好ましい。
【００３５】
図２では、セラミック多層基板１０は端子電極２１とＥＳＤ保護素子３０を複数（２個）備えている。そして、ＥＳＤ保護素子３０の一方の放電電極３２はＥＳＤ保護素子３０に対応する端子電極２１と電気的に接続されている。そして、ＥＳＤ保護素子３０の他方の放電電極３１はグランド電極２２と電気的に接続されている。かかる場合には、複数のＥＳＤ保護素子３０と電気的に接続されているグランド電極２２を共通にすることにより、グランド電極２２の占める面積が小さくなる。そのため、セラミック多層基板１０をより小型化することができる。
【００３６】
図３は図２のＡ−Ａ断面図である。ＥＳＤ保護素子３０は、一対の放電電極３１、３２と、空洞形成層３３と、混合部４０と、を有している。
【００３７】
放電電極３１はグランド電極２２から引き出されており、電気的に接続されている。また、放電電極３２は端子電極２１から引き出されており、電気的に接続されている。そして、一対の放電電極３１、３２は、端子電極２１およびグランド電極２２の間の領域に、互いに対向するように形成されている。一対の放電電極３１、３２を構成する金属材料の例としては特に限定されないが、例えば端子電極２１やグランド電極２２と同じ材質であれば、製造が簡単になり、好ましい。
【００３８】
空洞形成層３３は、一対の放電電極３１、３２の対向する部分を含むように空洞３５を形成している。本発明では、端子電極２１とグランド電極２２の間の領域であって、セラミック多層基板１０の表面近傍にＥＳＤ保護素子３０が形成されている。そのため、セラミック多層基板１０の小型化が可能である。また、静電気が発生しても、ＥＳＤ保護素子３０とグランド電極２２が近いため、静電気をグランド電極２２に放電しやすくなる利点を有する。
【００３９】
また、本発明では、空洞形成層３３は、端子電極２１の周縁の少なくとも一部とグランド電極２２の周縁の少なくとも一部を覆うように形成されている。すなわち、ＥＳＤ保護素子３０を構成する空洞形成層３３が、端子電極２１およびグランド電極２２の基板層１１との密着性を向上させる役割を有する。したがって、密着性を向上させる新たな被覆層をＥＳＤ保護素子３０と別に設ける必要がなく、セラミック多層基板の低背化が可能である。
【００４０】
図３のように、端子電極２１、グランド電極２２および空洞形成層３３の、セラミック多層基板１０の主面に露出している部分は、同一平面を形成していることが好ましい。かかる場合には、端子電極２１およびグランド電極２２の基板層１１との密着性をより確実に向上させることができる。
【００４１】
空洞形成層３３は、基板層１１を構成する絶縁層に含まれる元素を少なくとも一つ以上含んでいることが好ましい。また、絶縁層を構成する絶縁材料を含んでいることがより好ましい。かかる場合には、空洞形成層３３と基板層１１との密着性がより向上する。そのため、端子電極２１およびグランド電極２２の基板層１１からの剥離をより抑えることができる。また、空洞形成層３３は、アルミナとガラスを含んでいる場合でも同様の効果を奏することができる。
【００４２】
混合部４０は、絶縁層を構成する絶縁材料４１と、放電電極を構成する金属材料４２を含んでいる。そのため、混合部４０の熱膨張率は絶縁材料４１の熱膨張率と金属材料４２の熱膨張率の中間となる。そして、混合部４０は放電電極３１、３２の少なくとも一部と接するように、放電電極３１、３２と基板層１１との間に配置される。したがって、混合部４０は基板層１１と放電電極３１、３２の熱膨張率の差を緩和する役割を果たす。この結果、セラミック多層基板を焼成する場合や、電子モジュールをプリント回路基板に実装する場合や、電子モジュールの使用時において熱が加わった場合にも、混合部４０の存在により、放電電極３１、３２の剥離を抑制することができる。
【００４３】
また、混合部４０に含まれる金属材料４２の種類と量を調整すれば、ＥＳＤ保護素子３０の放電開始電圧を調整することができる。具体的には、導電性の高い金属材料にするほど、また量を多くするほど、放電開始電圧は低くなる。
【００４４】
次に、本実施形態に係るセラミック多層基板およびそれを備えた電子モジュールの製造方法の一例について説明する。セラミック多層基板は、例えば複数のセラミックグリーンシートを積層し、焼成して製造される。
【００４５】
（１）材料の準備
まず、所定の組成からなる絶縁性のセラミック粉末と、溶剤およびバインダとを所定の割合で混合してスラリーを形成する。次に、そのスラリーを例えばドクターブレード法で成形して、セラミックグリーンシートを作製する。
【００４６】
次に、所定の粒径の銅粉と、溶剤およびバインダとを所定の割合で混合して導電ペーストを作製する。
【００４７】
次に、セラミックグリーンシートに用いたセラミック粉末と、導電ペーストに用いた銅粉とを所定の割合で混合し、さらに溶剤およびバインダと混合して、絶縁材料と金属材料とが混合された混合部用ペーストを作製する。
【００４８】
また、セラミックグリーンシートに用いたセラミック粉末と、溶剤およびバインダとを所定の割合で混合して空洞形成層用ペーストを作製する。
【００４９】
（２）ペーストの塗布
所定のセラミックグリーンシートのビアを形成する箇所に、例えばレーザー法やパンチング法で孔を形成する。その後に導電ペーストを充填する。また、所定のセラミックグリーンシートの配線導体を形成する箇所に、例えば印刷工法により導電ペーストを塗布する。そして、所定のセラミックグリーンシートのランド電極を形成する箇所に、例えば印刷工法により導電ペーストを塗布する。
【００５０】
次に、所定のセラミックグリーンシートの混合部を形成する箇所に、混合部用ペーストを塗布する。混合部用ペーストは例えば印刷工法で塗布する。
【００５１】
次に、所定のセラミックグリーンシートの端子電極、グランド電極および放電電極を形成する箇所に、導電ペーストを塗布する。導電ペーストは例えば印刷工法で塗布する。
【００５２】
次に、空洞を形成するため、導電ペーストの上に所定のパターンで樹脂を塗布する。樹脂の材質の例としては、アクリル樹脂やカーボンなどの消失性樹脂が挙げられる。
【００５３】
次に、端子電極の周縁の少なくとも一部及びグランド電極の周縁の少なくとも一部並びに樹脂を覆うように、空洞形成層用ペーストを塗布する。空洞形成層用ペーストは、例えば印刷工法で塗布する。
【００５４】
（３）積層、圧着
各セラミックグリーンシートを所定の順番で積層し、圧着して未焼結のセラミック積層体を形成する。図４に圧着前後のセラミック多層基板の部分断面図を示す。図４（Ａ）は圧着前の断面図であり、図４（Ｂ）は圧着後の断面図である。圧着することで混合部４０、端子電極２１、グランド電極２２、放電電極３１、３２、樹脂３４および空洞形成層３３は基板層１１側に押し込まれる。したがって、図４（Ｂ）のように、端子電極２１、グランド電極２２及び空洞形成層３３のセラミック多層基板の主面に露出している部分が同一平面を形成することになる。
【００５５】
（４）焼成
セラミック積層体を所定のプロファイルで焼成して、セラミック基板を形成する。この時、樹脂は消失して空洞となる。
【００５６】
（５）めっき
セラミック多層基板に露出している端子電極２１やグランド電極２２のうち、露出している部分を保護するため、ニッケルめっきと金めっきを行ってもよい。
【００５７】
（６）実装
電子部品をセラミック多層基板の表面に実装して、電子モジュールを作製する。必要により金属ケースやエポキシ樹脂などで実装部品を封止する。
【００５８】
なお、上記においては、１個のセラミック多層基板を製造する場合について説明した。大きなセラミック積層体から複数のセラミック多層基板を一度に製造するようにしてもよい。その場合には、焼成前または焼成後に大きなセラミック積層体を個々のセラミック多層基板の大きさにカットする。
【００５９】
（実施形態２）
図５は、本発明の別の実施形態に係るセラミック多層基板の部分断面図である。実施形態１と共通する部分については記載を省略する。
【００６０】
本実施形態では、シール層５１は、基板層１１と混合部４０の間に、基板層１１と混合部４０が接しないように形成されている。基板層１１中にガラス成分を含む場合、例えば焼成等の熱処理の際に、ガラス成分が混合部４０に浸透するおそれがある。そして、ガラス成分が混合部４０中の絶縁材料４１や金属材料４２を覆って、放電特性が低下するおそれがある。一方、シール層５１を形成しておけば、そのようなことがない。
【００６１】
また、シール層５１は、空洞形成層３３と空洞３５の間に、空洞形成層３３と空洞３５が接しないように形成されている。空洞形成層３３中にガラス成分を含む場合、ガラス成分が空洞（焼成前の樹脂）に浸透して、放電特性が低下するおそれがある。一方、シール層５１を形成しておけば、そのようなことがない。
【００６２】
なお、シール層５１の材質としては、基板層１１の絶縁材料よりも焼結温度が高い材質が好ましい。例えばアルミナ、ジルコニア、マグネシア、ムライト、石英を用いることができる。
【００６３】
また、基板層１１と混合部４０の間にシール層５１を形成する場合には、混合部４０を形成するための混合部用ペーストを塗布する前に、シール層５１を形成するためのペーストを塗布する。
【００６４】
また、空洞形成層３３と空洞３５の間にシール層５１を形成する場合には、空洞を形成するための樹脂を塗布した後に、シール層５１を形成するためのペーストを塗布する。
【符号の説明】
【００６５】
１  電子モジュール
１０  セラミック多層基板
１１  基板層
１２  配線導体
１３  ビア
２１  端子電極
２２  グランド電極
３０  ＥＳＤ保護素子
３１  放電電極
３２  放電電極
３３  空洞形成層
３４  樹脂
３５  空洞
４０  混合部
４１  絶縁材料
４２  金属材料
５１  シール層
６１  電子部品（ＩＣ素子）
６２  電子部品（ＳＡＷ素子）
６３  ランド電極
１００  電子モジュール
１１０  セラミック多層基板
１２０  ＩＣ素子
１２２  サポートＩＣ素子
１３４  外部リード線
１４６  導体配線
【図１】
0005447180.tif 000002
【図２】
0005447180.tif 000003
【図３】
0005447180.tif 000004
【図４】
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【図５】
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【図６】
0005447180.tif 000007