(57)【特許請求の範囲】
【請求項１】
行列状に配列されたメモリセルを含み、複数のメモリセルが直列に接続されたセルユニットが多数形成されたメモリセルアレイと、
選択されたメモリセルに消去電圧を印加し、メモリセルに蓄積されたデータを消去する消去手段と、
選択されたメモリセルの消去状態を検証する検証手段と、
前記消去手段により印加される消去電圧を決定する消去電圧決定手段とを有し、
前記検証手段は、前記消去手段により消去電圧が印加される前に選択されたメモリセルの第１の消去状態を検証し、かつ前記消去手段により消去電圧を印加した後に選択されたメモリセルの第２の消去状態を検証し、
前記消去電圧決定手段は、前記第２の消去状態の検証が不合格であったとき、前記第１の消去状態の検証結果に応じて前回印加された消去電圧と異なる消去電圧を決定する、
半導体メモリ。
【請求項２】
前記消去電圧決定手段は、前記第２の消去状態の検証が不合格であって、前記第１の消去状態の検証結果が不合格である場合には、前回印加された消去電圧よりも大きい第１の消去電圧を決定し、前記第１の消去状態の検証結果が合格である場合には、前回印加された消去電圧よりも大きい第２の消去電圧を決定し、前記第１の消去電圧は、前記第２の消去電圧と異なる、請求項１に記載の半導体メモリ。
【請求項３】
前記第２の消去電圧は、前記第１の消去電圧よりも大きい、請求項２に記載の半導体メモリ。
【請求項４】
前回印加された消去電圧がVersであるとき、前記第１の消去電圧は、Vers＋ΔVersであり、前記第２の消去電圧は、Vers＋ΔVers×N（Nは、１よりも大きい数）である、請求項３に記載の半導体メモリ。
【請求項５】
前記検証手段は、第１の消去状態を検証するとき、選択されたメモリセルのしきい値を判定するために第１の検証電圧を用い、第２の消去状態を検証するとき、選択されたメモリセルのしきい値を判定するために第１の検証電圧と異なる第２の検証電圧を用いる、請求項１ないし４いずれか１つに記載の半導体メモリ。
【請求項６】
前記第１、第２の検証電圧は、メモリセルのゲートに印加される電圧であって、第１の検証電圧は、第２の検証電圧よりも大きい、請求項５に記載の半導体メモリ。
【請求項７】
選択されたメモリセルのすべての第２の消去状態が合格と検証されるまで、前記消去手段は、選択されたメモリセルにパルス状の消去電圧を繰り返し印加する、請求項１ないし６いずれか１つに記載の半導体メモリ。
【請求項８】
前記消去手段は、選択されたメモリセルのすべての第２の消去状態が合格と判定された後、追加の消去パルスを選択されたメモリセルに印加する、請求項１ないし７いずれか１つに記載の半導体メモリ。
【請求項９】
前記消去電圧決定手段は、第２の消去状態による検証が合格でありかつ第１の消去状態の検証が合格であるとき、前記追加の消去パルスの電位を第２の消去状態による検証が合格したときの最後の消去電圧とし、第２の消去状態による検証が合格でありかつ第１の消去状態の検証が不合格であったとき、前記追加の消去パルスの電位を前記最後の消去電圧よりも高い電圧とする、請求項８に記載の半導体メモリ。
【請求項１０】
半導体メモリはさらに、前記消去手段による消去シーケンスが実施される期間中に、選択されたメモリセルに書込み電圧を印加する書込み手段を有し、
前記書込み手段は、前記検証手段による第１の消去状態の検証が行われる前に、所定のメモリセルに書込み電圧を印加する、請求項１ないし９いずれか１つに記載の半導体メモリ。
【請求項１１】
前記所定のメモリセルは、選択されたブロック内のすべてのメモリセルである、請求項１０に記載の半導体メモリ。
【請求項１２】
半導体メモリはさらに、前記消去手段による消去シーケンスが実施される期間中に、選択されたメモリセルに書込み電圧を印加する書込み手段を有し、
前記書込み手段は、前記検証手段による第２の消去状態の検証が行われた後に、所定のメモリセルに書込み電圧を印加する、請求項１ないし１１いずれか１つに記載の半導体メモリ。
【請求項１３】
前記所定のメモリセルは、前記第２の消去状態の検証が合格とされたメモリセルである、請求項１２に記載の半導体メモリ。
【請求項１４】
行列状に配列されたメモリセルを含み、各メモリセルがデータを蓄積または消去可能であり、複数のメモリセルが直列に接続されたセルユニットが多数形成されたフラッシュメモリのデータの消去方法であって、
消去電圧を印加する前に、選択されたメモリセルの第１の消去状態を検証する第１のステップと、
選択されたメモリセルにパルス状の消去電圧を印加する第２のステップと、
選択されたメモリセルの第２の消去状態を検証する第３のステップと、
第２の消去状態の検証が不合格であったとき、第１の消去状態の検証結果に応じて次に印加するパルス状の消去電圧を決定する第４のステップと、
選択されたメモリセルのすべての第２の消去状態の検証が合格となるまで、第１ないし第４のステップを繰返す第５のステップとを有する、消去方法。
【請求項１５】
前記第４のステップは、  第２の消去状態の検証が不合格であって前記第１の消去状態の検証が不合格である場合には、前回印加された消去電圧よりも大きい第１の消去電圧を決定し、前記第１の消去状態の検証が合格である場合には、前回印加された消去電圧よりも大きい第２の消去電圧を決定し、前記第２の消去電圧は、前記第１の消去電圧よりも大きい、請求項１４に記載の消去方法。
【請求項１６】
消去方法はさらに、第１のステップによる検証を行う前に、所定のメモリセルに書込み電圧を印加するステップを含む、請求項１４に記載の消去方法。
【請求項１７】
消去方法はさらに、第３のステップによる検証を行った後に、所定のメモリセルに書込み電圧を印加するステップを含む、請求項１４に記載の消去方法。
【請求項１８】
消去方法はさらに、第３のステップにおいて選択されたメモリセルのすべてが合格と検証された場合に、選択されたメモリセルに追加の消去パルスを印加する、請求項１４に記載の消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ（半導体記憶装置）に関し、特に、不揮発性メモリのデータの消去方法に関する。
【背景技術】
【０００２】
不揮発性の半導体メモリとして、電気的にプログラム可能なＥＰＲＯＭや、電気的にプログラムおよび消去可能なＥＥＰＲＯＭが知られている。また、ＥＥＰＲＯＭをさらに進化させ、データの一括消去等を可能にしたフラッシュ型ＥＥＰＲＯＭも広く実用化されている。フラッシュ型ＥＥＰＲＯＭ（以下、フラッシュメモリという）には、大別して、ＮＡＮＤ型とＮＯＲ型が存在する。ＮＡＮＤ型のフラッシュメモリは、複数のメモリセルを直列接続したＮＡＮＤストリングからなるメモリセルアレイを有する。このフラッシュメモリは、ＮＡＮＤストリングに対してビット線コンタクトを形成するため、事実上、１ビット当たりのメモリセルの占有面積を削減することができ、集積度の高いメモリセルアレイを実現することができる。このようなＮＡＮＤ型のフラッシュメモリは、主として大容量のデータを記憶する記憶装置に利用される。
【０００３】
典型的なＮＡＮＤ型のフラッシュメモリは、メモリセルが行列状に配列されたメモリセルアレイを含む。メモリセルアレイには、複数のメモリセルが直列接続されたユニットセルまたはセルストリングが多数形成される。１つのメモリセルは、ｐ型のウエル内に形成されたｎ型のソース、ドレイン拡散領域と、シリコン基板表面にトンネル酸化膜を介してフローティングゲートと、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを有する。コントロールゲートは、ワード線に接続され、ソース、ドレインは、選択ゲートトランジスタを介してソース線、ビット線に電気的に接続される。
【０００４】
メモリセルへのデータの書込みは、フローティングゲートに電子を蓄積し、メモリセルのしきい値電圧を正方向にシフトさせることによって行われる。例えば、この状態を、データ「０」とする。メモリセルからのデータの消去は、フローティングゲートから電子を放出させ、メモリセルのしきい値電圧を負方向にシフトさせることによって行われる。例えば、この状態をデータ「１」とする。図１は、メモリセルの「０」、「１」のしきい値電圧の分布幅を示し、メモリセルのしきい値がこの分布幅内になるように書込みが制御される。
【０００５】
ＮＡＮＤ型のフラッシュメモリの消去動作では、ソース・ドレインをフローティング状態にし、コントロールゲートに基準電位を印加し、ｐウエルに消去電圧を印加することで、ｐウエル内に形成されたメモリセル、すなわちブロック内のメモリセルのデータを一括消去する。しかし、各メモリセルのサイズや形状には、製造工程のパラメータの変動によってバラツキがあり、さらに書込みおよび消去の回数によりトンネル酸化膜が劣化するなどの要因のため、メモリセル間でデータが消去しやすいものと、そうでないものが生じる。つまり、ブロック内のあるメモリセルでは電子が放出され易く、「１」のしきい値分布幅内に到達するが、あるメモリセルでは電子が放出がされ難く、「１」のしきい値分布幅内に到達しない事態が生じる。通常、消去ベリファイにより、電子の放出が不十分なメモリセルが検証された場合には、再度、選択されたブロックに消去電圧を印加し、「１」のしきい値分布幅内に到達させている。
【０００６】
メモリセルのデータの消去をより効果的に行うために、ISPE（Incremental Step Pulse Erase）方式が行われている。この方式は、選択されたブロックのメモリセルに消去パルスを印加し、次に、消去ベリファイにより消去状態が不合格と検証された場合には、前回よりも高いステップ電圧の消去パルスを印加し、消去ベリファイを行い、ブロック内のすべてのメモリセルの消去状態が合格と検証されるまで消去パルスの印加が繰り返えされる。
【０００７】
特許文献１では、ISPE方式において第１および第２の検証電圧を用いてメモリセルを複数のグループに分割し、分割されたグループに対して異なるステップ電圧および消去電圧を印加してデータを消去し、消去時間の短縮を図っている。
【０００８】
特許文献２は、書込み／消去回数が多くなるほどメモリセルが消去され難くなることに鑑み、書込み／消去回数が増加するに従い、最初に印加される消去開始電圧が大きくなるように更新する。例えば、図２に示すように、出荷直後には、（１）の消去開始電圧を印加し、消去が不十分の場合には順次消去電圧が（２）〜（４）のようにステップアップされるが、書込み／消去回数が増加して（１）の消去開始電圧では消去不十分なメモリセルが発生した場合には、消去開始電圧を（２）の消去電圧に更新し、消去時間の短縮を図っている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−１６５９６０号
【特許文献２】特開２００９−３０１６１６号
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１に示すように、通常、ＮＡＮＤ型のフラッシュメモリにおいて、消去状態のメモリセルのしきい値電圧は、０Ｖよりも小さいが負の状態にされ、メモリセルの読出す時（読出し電圧＝0V）のマージンを確保している。従って、消去ベリファイでは、メモリセルのしきい値電圧が負レベルにあることを保証しなければならない。他方、消去状態のしきい値分布幅が大きいと、言い換えれば、より低いしきい値Vthのメモリセルが存在すると、書込み特性が悪化する等の問題が生じる。さらに、印加される消去パルスの回数が増加すると、消去時間の短縮の障害となる。
【００１１】
本発明は、上記従来の課題を解決し、消去後のしきい値分布幅を狭くし、メモリセルの消去時間の短縮を図ることができる半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体メモリは、行列状に配列されたメモリセルを含み、複数のメモリセルが直列に接続されたセルユニットが多数形成されたメモリセルアレイと、選択されたメモリセルに消去電圧を印加し、メモリセルに蓄積されたデータを消去する消去手段と、選択されたメモリセルの消去状態を検証する検証手段と、前記消去手段により印加される消去電圧を決定する消去電圧決定手段とを有し、前記検証手段は、前記消去手段により消去電圧が印加される前に選択されたメモリセルの第１の消去状態を検証し、かつ前記消去手段により消去電圧を印加した後に選択されたメモリセルの第２の消去状態を検証し、前記消去電圧決定手段は、前記第２の消去状態の検証が不合格であったとき、前記第１の消去状態の検証結果に応じて前回印加された消去電圧と異なる消去電圧を決定する。
【００１３】
好ましくは前記消去電圧決定手段は、前記第２の消去状態の検証が不合格であって、前記第１の消去状態の検証結果が不合格である場合には、前回印加された消去電圧よりも大きい第１の消去電圧を決定し、前記第１の消去状態の検証結果が合格である場合には、前回印加された消去電圧よりも大きい第２の消去電圧を決定し、前記第１の消去電圧は、前記第２の消去電圧と異なる。この場合、前記第２の消去電圧は、前記第１の消去電圧よりも大きくすることができる。また、前回印加された消去電圧がVersであるとき、前記第１の消去電圧は、Vers＋ΔVersであり、前記第２の消去電圧は、Vers＋ΔVers×N（Nは、１よりも大きい数）である。
【００１４】
好ましくは前記検証手段は、第１の消去状態を検証するとき、選択されたメモリセルのしきい値を判定するために第１の検証電圧を用い、第２の消去状態を検証するとき、選択されたメモリセルのしきい値を判定するために第１の検証電圧と異なる第２の検証電圧を用いる。この場合、前記第１、第２の検証電圧は、メモリセルのゲートに印加される電圧であって、第１の検証電圧は、第２の検証電圧よりも大きい。また、選択されたメモリセルのすべての第２の消去状態が合格と検証されるまで、前記消去手段は、選択されたメモリセルにパルス状の消去電圧を繰り返し印加する。
【００１５】
好ましくは前記消去手段は、選択されたメモリセルのすべての第２の消去状態が合格と判定された後、追加の消去パルスを選択されたメモリセルに印加する。好ましくは前記消去電圧決定手段は、第２の消去状態による検証が合格でありかつ第１の消去状態の検証が合格であるとき、前記追加の消去パルスの電位を第２の消去状態による検証が合格したときの最後の消去電圧とし、第２の消去状態による検証が合格でありかつ第１の消去状態の検証が不合格であった、前記追加パルスの電位を前記最後の消去電圧よりも高い電圧とする。
【００１６】
好ましくは半導体メモリはさらに、前記消去手段による消去シーケンスが実施される期間中に、選択されたメモリセルに書込み電圧を印加する書込み手段を有し、前記書込み手段は、前記検証手段による第１の消去状態の検証が行われる前に、所定のメモリセルに書込み電圧を印加することができる。この場合、前記所定のメモリセルは、選択されたブロック内のすべてのメモリセルである。半導体メモリはさらに、前記消去手段による消去シーケンスが実施される期間中に、選択されたメモリセルに書込み電圧を印加する書込み手段を有し、前記書込み手段は、前記検証手段による第２の消去状態の検証が行われた後に、所定のメモリセルに書込み電圧を印加することができる。この場合、前記所定のメモリセルは、前記第２の消去状態の検証が合格とされたメモリセルである。
【００１７】
本発明に係る、行列状に配列されたメモリセルを含み、各メモリセルがデータを蓄積または消去可能であり、複数のメモリセルが直列に接続されたセルユニットが多数形成されたフラッシュメモリのデータの消去方法は、消去電圧を印加する前に、選択されたメモリセルの第１の消去状態を検証する第１のステップと、選択されたメモリセルにパルス状の消去電圧を印加する第２のステップと、選択されたメモリセルの第２の消去状態を検証する第３のステップと、第２の消去状態の検証が不合格であったとき、第１の消去状態の検証結果に応じて次に印加するパルス状の消去電圧を決定する第４のステップと、選択されたメモリセルのすべての第２の消去状態の検証が合格となるまで、第１ないし第４のステップを繰返す第５のステップとを有する。
【００１８】
好ましくは前記第４のステップは、  第２の消去状態の検証が不合格であって前記第１の消去状態の検証が不合格である場合には、前回印加された消去電圧よりも大きい第１の消去電圧を決定し、前記第１の消去状態の検証が合格である場合には、前回印加された消去電圧よりも大きい第２の消去電圧を決定し、前記第２の消去電圧は、前記第１の消去電圧よりも大きい。消去方法はさらに、第１のステップによる検証を行う前に、所定のメモリセルに書込み電圧を印加するステップを含むことができる。消去方法はさらに、第３のステップによる検証を行った後に、所定のメモリセルに書込み電圧を印加するステップを含むことができる。消去方法はさらに、第３のステップにおいて選択されたメモリセルのすべてが合格と検証された場合に、選択されたメモリセルに追加の消去パルスを印加することができる。
【発明の効果】
【００１９】
本発明によれば、消去前後のメモリセルの消去状態を監視することで、メモリセルの消去状態に適した消去電圧を決定することができ、その結果として、消去後のメモリセルのしきい値分布幅を狭くすることができる。また、メモリセルの消去状態に応じた消去電圧を印加することで、印加される消去パルスの回数が最適化され、消去時間の短縮を図ることができ、他方、メモリセルに過度な電圧ストレスを与えることが抑制され、メモリセルに期待される書込み／消去サイクル数を維持することができる。
【図面の簡単な説明】
【００２０】
【図１】消去状態と書込み状態のしきい値分布の例を示す図である。
【図２】従来のISPE方式による消去方法を説明する図である。
【図３】本発明の実施例に係る半導体メモリの典型的な構成を示すブロック図である。
【図４】図３に示すメモリセルアレイの典型的なセルユニットの構成を示す回路図である。
【図５】半導体メモリの消去、書込みおよび読出し動作時のバイアス条件の例を示す表である。
【図６】本発明の第１の実施例に係る消去動作を説明するフローチャートである。
【図７】消去ベリファイのバイアス条件を説明する図である。
【図８】本発明の第１の実施例に係るISPE方式による消去パルスの印加例を示す図である。
【図９】本発明の第２の実施例に係る消去動作を説明するフローチャートである。
【図１０】第２の実施例によりソフトプログラムによりしきい値分布幅が狭くなった例を説明する図である。
【発明を実施するための形態】
【００２１】
次に、本発明の実施の形態について図面を参照して詳細に説明する。本実施の形態では、ＮＡＮＤ型のフラッシュメモリを例に説明する。
【実施例】
【００２２】
図３は、本発明の実施例に係るＮＡＮＤ型の半導体メモリの主な構成を示すブロック図である。本実施例の半導体メモリ１０は、好ましくは１つのチップ上に、行列状に配列された複数のメモリセルが形成されたメモリセルアレイ１００と、外部入出力端子Ｉ／Ｏに接続され、入出力データを保持する入出力バッファ１１０と、入出力バッファ１１０からアドレスデータを受け取るアドレスレジスタ１２０と、入出力バッファ１１０からコマンドデータを受け取り、各部を制御するコントローラ１３０と、アドレスレジスタ１２０から行アドレスデータを受け取り、メモリセルアレイ１００の行方向のワード線またはページを選択するワード線駆動回路１４０と、メモリセルアレイ１００から読み出されたデータをセンスしたり書込みデータを保持するセンスアンプ回路１５０と、読み出されたデータを入出力バッファ１１０に出力したり、書込みデータをセンスアンプ回路１５０に転送する制御等を行う列制御回路１６０と、コントローラ１３０の制御により各動作モードに必要な内部電圧を発生する内部電圧発生回路１７０と、消去パルスの初期値やステップアップ電圧に関するデータ等を記憶する内部メモリ１８０とを含んで構成される。
【００２３】
図４は、メモリセルアレイの典型的なＮＡＮＤセルユニットの構成を示している。メモリセルアレイ１００は、図４に示すように、複数のメモリセルを直列に接続したＮＡＮＤセルユニット（以下、セルユニットＮＵという）を含み、各セルユニットは、対応するビット線BL0、BL1、・・・BLn-1に接続される。１つのセルユニットＮＵは、複数の直列に接続されたメモリセルMCi(本例では、i=0，1，…，31)と、その両端に接続される選択トランジスタTsd、Tssとを含んで構成される。選択トランジスタTsdのドレインはビット線BLに、選択トランジスタTssのソースは共通ソース線SLに接続されている。
【００２４】
メモリセルMCiは、電気的書き換え可能な不揮発性メモリセルであり、典型的に、フローティングゲート（浮遊ゲート）とコントロールゲート（制御ゲート）の積層構造を持つトランジスタにより構成され、そのフローティングゲートに電荷を蓄積することにより、データの記憶を行う。好ましくは、ｐ型のウエル内にｎ型のソース・ドレイン拡散領域を形成し、シリコン基板表面にSiO2等のゲート絶縁膜を介してポリシリコン等からなるフローティングゲートを形成し、フローティングゲート上には誘電体膜を介してポリシリコンまたは金属からなるコントロールゲートが形成される。コントロールゲートに書込み電圧Vpgmを印加することで、ｐウエルからゲート絶縁膜をトンネリングした電子がフローティングゲートに蓄積され、反対に、ｐウエルに消去電圧を印加することで、フローティングゲートからゲート絶縁膜をトンネリングした電子がｐウエルに放出される。フローティングゲートに多くの電子が蓄積されたときのしきい値が高い書込み状態「０」と、フローティングゲートから電子が放出されたときのしきい値が低い消去状態「１」とにより、２値データを記憶することができる（図１を参照）。また、フローティングゲートに蓄積される電子の量を更に細かく制御し、メモリセルに複数のしきい値を設定することで、１つのメモリセルに多値データを記憶することもできる。
【００２５】
セルユニットＮＵ内のメモリセルMCiのコントロールゲートは、それぞれ対応するワード線WLiに接続される。選択トランジスタTsd、Tssのゲートには、ワード線WLと並行する選択ゲート線SGD、SGSがそれぞれ接続されている。１つのワード線を共有する複数のメモリセルの集合は、１ページ或いは２ページを構成する。ワード線WLと選択ゲート線SGD、SGSを共有する複数のセルユニットＮＵの集合は、データ消去の単位となるブロック(BLK)を構成する。図４に示すように、メモリセルアレイ１００は、ビット線BL方向に複数のブロック(BLK0,BLK1,…,BLKm-1)を有し、１つのブロックは、一例としてｎ個のビット線を含んでいる。好ましくは、各ブロックは各ウエル内に形成される。図５の表は、消去、書込み、読出し、消去ベリファイ動作時に印加される電圧のバイアス条件の一例を示している。Ｆは、フローティングである。
【００２６】
メモリセルアレイ１００のセルユニットＮＵに接続されたビット線BL0、BL1、・・・BLn-1には、センスアンプ回路１５０のセンス回路SA0、SA1、・・・San-1が接続される。センスアンプ回路１５０は、ビット線から読み出されたデータをセンスし、またメモリセルに書込むデータを保持するためのページバッファを構成する。センスアンプ回路１５０は、列制御回路１６０およびデータバスを介して入出力バッファ１１０と接続される。
【００２７】
再び図３に戻り、入出力バッファ１１０は、外部入出力端子Ｉ/Ｏとの間でデータの送受を行う。入出力バッファ１１０は、書込み時には、外部入出力端子Ｉ／Ｏから書込みのためのコマンド、アドレス、書込みデータ等を受け取り、読出し時には、外部入出力端子Ｉ／Ｏから読出しのためのコマンド、アドレス等を受け取り、センスアンプ回路１５０から読み出されたデータを外部入出力端子Ｉ／Ｏに出力する。
【００２８】
アドレスレジスタ１２０は、入出力バッファ１１０からアドレスデータを受け取り、ワード線駆動回路１４０に行アドレスデータＡｘを提供する。ワード線駆動回路１４０は、行デコーダを含み、受け取った行アドレスデータＡｘに基づきワード線を選択し、選択されたワード線や非選択のワード線に所望の電圧を印加する。さらに、ワード線駆動回路１４０は、動作条件に応じて選択トランジスタTsd、Tssの選択ゲート線SGD、SGSに所定の電圧を印加する。例えば、図４のワード線WL30への書込みが行われるとき、選択されたワード線WL30には15〜20Vの書込み電圧Vpgmが印加され、非選択ワード線には10Vのパス電圧Vpassが印加され、選択ゲート線SGDにはVccが印加され、選択ゲート線SGSには0Vが印加され、共通ソース線SLには0Vが印加される。こうして、図３に示すように、ｎビットからなるページが選択される。また、図４のブロックBLKのデータ消去が行われるとき、選択されたワード線WL0〜WL31には0Vが印加され、選択ゲート線SGD、SGS、共通ソース線はフローティングにされ、ｐウエルには18〜21Vの消去電圧が印加される。
【００２９】
コントローラ１３０は、入出力バッファ１１０から受け取ったコマンドデータに基づきメモリ動作の全般を制御する。この制御は、好ましくは内部メモリ１８０等に用意されたプログラムを実行することにより行われる。コマンドデータは、例えば、チップイネーブル信号CE、書込みイネーブル信号WE、読み出しイネーブル信号RE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等を含む。例えば、コントローラ１３０は、コマンドデータに基づきアドレスデータと書込みデータを判別して、前者をアドレスレジスタ１２０を介してワード線駆動回路１４０や列制御回路１６０に転送し、後者をセンスアンプ回路１５０に転送する。また、コントローラ１３０は、外部または内部で発生されたコマンドデータに基づいて、書込み、読出し、消去等のシーケンスを制御する。
【００３０】
内部電圧発生回路１７０は、コントローラ１３０の制御により、各動作モードに必要な内部電圧を発生し、例えば、書込み時に選択されたワード線に与えられる書込み電圧Vpgmを発生するVpgm発生回路、書込み時に非選択ワード線に与えられるパス電圧Vpassを発生するVpass発生回路、読出し時に非選択ワード線に与えられるパス電圧Vreadを発生するVread発生回路、消去時にセルアレイが形成されたｐウェルに与えられる消去電圧Versを発生するVers発生回路、消去ベリファイ時に読出し電圧Vread1／Vread2を発生する回路、選択ゲート線SGD、SGSに与えられる電圧を発生する回路等を有する。
【００３１】
書込み電圧Vpgmは、チャネルが0Vに設定された選択メモリセルにおいて、FNトンネリングによりチャンネルからフローティングゲートに電子を注入させるに必要な電圧である。書込みパス電圧Vpassおよび読み出しパス電圧Vreadは、非選択メモリセルを記憶されたデータによらずオンさせるに必要な電圧である。また、Vers発生回路は、内部メモリ１８０に記憶された初期値およびステップアップ電圧に基づき消去パルスを生成する。内部電圧発生回路１７０から動作モードに応じて出力される書込み電圧Vpgm、書込みパス電圧Vpass、読出しパス電圧Vreadは、入力されたアドレスデータと動作モードに応じて、ワード線駆動回路１４０で選択されて転送され、メモリセルアレイの対応するワード線や選択ゲート線に与えられる。
【００３２】
内部メモリ１８０は、ISPE方式による消去を行う場合の消去電圧の初期値、ステップアップ電圧などを予め記憶する。内部メモリ１８０は、書き換え可能であり、コントローラ１３０は、必要に応じて上記の初期値やステップアップ電圧などを更新することが可能である。
【００３３】
次に、本発明の第１の実施例に係る消去動作について説明する。図６は、消去動作を説明するフローチャートである。コントローラ１３０は、消去に関するコマンドを受け取ると、当該コマンドを解読し、ワード線駆動回路１４０、列制御回路１６０、内部電圧発生回路１７０等を制御し、選択されたブロックのデータを消去するべく消去シーケンスを開始する。本実施例の消去シーケンスの特徴的な点は、消去前ベリファイ→消去パルス→消去後ベリファイのサイクルを含む。
【００３４】
コントローラ１３０は、内部メモリ１８０に記憶された消去パルスの初期値を読出し、この初期値を消去電圧Versとして内部レジスタ等に設定する（ステップS１０１）。初期値として設定された消去電圧Versは、内部電圧発生回路１７０が消去開始パルスPsを生成するときに参照される。
【００３５】
次に、コントローラ１３０は、消去パルスを印加する前に消去前ベリファイEV1（Pre-消去ベリファイ）を行う。図７は、消去ベリファイのバイアス条件を示している。選択されたブロック内のすべてのメモリセルのワード線WL0、WL1・・・WL31が選択され、そこに読出し電圧Vread1／Vread2が印加される。Vread1は、消去前ベリファイEV1のときに印加される読出し電圧（例えば、0.5V）であり、Vread2は、消去後ベリファイEV2のときに印加される読出し電圧（例えば、0Vであり、これは読出し動作時に選択されたメモリセルに印加される読出し電圧と等しい）であり、Vread1＞Vread2の関係にある。選択ゲート線SDG、SGSには、５Vが印加され、選択トランジスタTsd、Tssがオンされ、共通ソース線SLには0Vが供給される。選択されたセルユニットＮＵのビット線には1Vが印加され、非選択のセルユニットＮＵのビット線には0Vが印加される。図の例では、偶数番号のビット線BLeが選択され、奇数番号のビット線Bloが非選択されている。
【００３６】
コントローラ１３０は、図７に示すようなバイアス電圧を印加し、選択されたブロック内のすべてのセルユニットについて消去前ベリファイEV1を行う。セルユニットＮＵ内のいずれかのメモリセルのしきい値Vthが読出し電圧Vread1よりも高ければ、セルユニットＮＵには電流が流れないためビット線の電位は変化しない。反対に、セルユニットＮＵ内のすべてのメモリセルのしきい値Vthが読出し電圧Vread1以下であれば、セルユニットＮＵに電流が流れるためビット線の電位は0Vになる。これにより、ブロック内のすべてのセルユニットＮＵの消去状態が検証される。検証結果は、コントローラ１３０の内部レジスタ等に保持される。読出し電圧Vread1の大きさを適宜選択することで、消去前のメモリセルのしきい値分布を監視することができる。
【００３７】
消去前ベリファイEV1が終了すると、次に、選択されたブロックのデータを一括消去すべく、消去開始パルスPsがｐウエルに印加される（ステップS１０２）。このときのバイアス条件は、図５に示すように、ブロック内の選択されたメモリセルのワード線WL0、WL1・・・WL31に0Vが印加され、選択ゲート線SDG、SGS、共通ソース線SLがフローティングにされる。
【００３８】
図８は、消去パルスと消去ベリファイとの関係を示している。消去前ベリファイEV1が行われた後、消去開始パルスPsが印加される。消去開始パルスPsの消去電圧Versは、内部メモリ１８０に設定された初期値である。消去開始パルスPsが印加されると、フローティングゲートに蓄積されていた電子がゲート酸化膜を介してｐウエルに放出され、メモリセルのしきい値Vthが負の方向へシフトする。
【００３９】
消去開始パルスPsが印加された後、消去後ベリファイEV2（Post-消去ベリファイ）が行われる（ステップS１０４）。消去後ベリファイEV2のバイアス条件は、ワード線WL0、WL1・・・WL31に読出し電圧Vread2を印加する点を除き、消去前ベリファイEV1と同じである。消去後ベリファイEV2では、消去前ベリファイEV1のときよりも低い読出し電圧Vread2が用いられ、ブロック内のすべてのメモリセルのしきい値Vthが読出し電圧Vread2以下になったか否かの検証が行われる。
【００４０】
消去後ベリファイEV2によりすべてのメモリセルのしきい値VthがVread2（0V）以下であることが判別された場合、すなわち、消去後ベリファイEV2が合格（Pass）とされた場合（ステップS１０５）、後述するように追加消去パルスPfが印加される。
【００４１】
消去後ベリファイEV2によりいずれかのメモリセルのしきい値VthがVread2(0V)よりも大きいことが判明された場合、すなわち、消去後ベリファイEV2が不合格（Fail）とされた場合（ステップS１０５）、メモリセルのしきい値Vthが消去ベリファイのレベル(0V)に到達していないので、次の消去パルスを印加するフローが行われる。ここで、コントローラ１３０は、消去前ベリファイEV1と消去後ベリファイEV2の結果により、次に印加する消去パルスの消去電圧Versを決定する。
【００４２】
消去前ベリファイEV1が不合格であった場合（ステップS１０６）、次の消去パルスの電圧は、通常のステップアップ電圧ΔVersを加えたものとなる。すなわち、消去電圧Vers＝Vers＋ΔVersに決定される（ステップＳ１０７）。他方、消去前ベリファイEV1が合格の場合には（ステップＳ１０６）、次の消去パルスの電圧は、ステップアップ電圧ΔVersをＮ倍したものを加えたものとなる。すなわち、消去電圧Vers=Vers＋ΔVers×Ｎに決定される。ここで、Ｎは、１よりも大きな数であり、整数に限らず、１．５のような小数点を含む。消去前ベリファイEV1で合格とされた場合には、消去パルスによるしきい値Vthのシフトが読出し電圧Vread1とVread2の間にあるので、しきい値のシフト量が小さいと判定される。言い換えれば、しきい値がシフトし難い、またはしきい値のシフトがスローと判定される。従って、この場合には、次の消去パルスの消去電圧を通常のステップアップ電圧よりもＮ倍だけ大きくすることが望ましい。
【００４３】
こうして、図８に示すように、消去開始パルスPsが印加された後、消去後ベリファイEV2が不合格であれば、次の消去パルスの消去電圧Versが決定され（ステップＳ１０７、Ｓ１０８）、再び、消去前ベリファイEV1が行われ（ステップＳ１０２）、ステップアップされた消去パルスP1が印加され（ステップＳ１０３）、消去後ベリファイEV2が行われる（ステップＳ１０４）。図８の消去パルスP1において、実線は、通常のステップアップ電圧ΔVersだけ増加されたパルス波形、破線は、ステップアップ電圧ΔVersのＮ倍だけ増加されたパルス波形を示している。消去パルスの印加は、消去後ベリファイEV2が合格とされるまで繰り返される。図８の例では、消去パルスP2が印加されたとき、消去後ベリファイEV2が合格とされている。
【００４４】
消去後ベリファイEV2が合格とされたとき、消去後ベリファイEV2の合格レベルが0Vであれば、期待するメモリセルのしきい値Vthが負のレベルになることを保証するため、追加消去パルスPfが印加される。コントローラ１３０は、消去前ベリファイEV1の検証結果に応じて追加消去パルスの消去電圧Versを決定する（ステップＳ１０９、Ｓ１１０、Ｓ１１１）。
【００４５】
消去前ベリファイEV1が合格であった場合、追加消去パルスPfの電圧は、ステップアップされず、消去後ベリファイEV2で合格したときに印加した消去電圧と同じ電圧に設定される（ステップS１１０）。すなわち、消去電圧Vers＝Versとする。他方、消去前ベリファイEV1が不合格であった場合、追加消去パルスPfの電圧は、ステップアップ電圧ΔVersを加えられたものとなる（ステップS１１１）。すなわち、消去電圧Vers＝Vers＋ΔVersに決定される。消去前ベリファイEV1で不合格であった場合には、メモリセルのしきい値Vthは大きくシフトすることになるが、この場合、しきい値Vthは、0Vすなわち消去後ベリファイEV2のレベル近傍に存在する可能性が高くなるので、比較的大きな消去電圧を印加することで、マージンを確保することが望ましい。
【００４６】
図８に示すように、消去パルスP2が印加された後、追加消去パルスPfが印加される例が示されている。左側の追加消去パルスPfは、ステップアップされない消去電圧であり、右側の追加消去パルスPfは、ΔVersだけステップアップされた消去電圧を示している。
【００４７】
このように第１の実施例によれば、消去前後のメモリセルのしきい値の分布状態をモニターすることで、次に印加される消去パルスの消去電圧をメモリセルのしきい値の分布状態に応じて決定することができる。消去電圧を最適化することで、消去パルスの印加回数が最適化され、その結果、消去時間の短縮を図ることができる。さらに、消去電圧を最適化することでメモリセルに過度の電圧ストレスを与えることが抑制され、メモリセルの劣化を防ぎ、期待通りの書込み／消去回数を維持することができる。
【００４８】
次に、本発明の第２の実施例について説明する。図９は、本発明の第２の実施例に係る消去動作を説明するフローチャートである。第２の実施例は、消去前書込み（Pre-Program）と消去後のソフト書込み(Soft-Program)を有する点で第1の実施例の消去シーケンスと異なるが、それ以外の動作（ステップS１０１〜Ｓ１１２）は同じである。
【００４９】
図９において、コントローラ１３０は、消去シーケンスが開始されると、選択されたブロックのすべてのページに消去前書込みを行う（ステップS２００）。消去前書込みでは、予め決められた書込み電圧を有する書込みパルスが選択されたワード線またはページに印加される。消去パルスを印加する前に既に消去後ベリファイEV2のレベル(0V)に到達しているメモリセルは、消去パルスが印加されると、しきい値Vthがさらに負の方向にシフトされてしまい、結果として、消去後のしきい値分布幅の下限値が負の方向に大きくなりすぎることがある。消去前書込みを行うことにより、このようなメモリセルのしきい値Vthが正の方向にシフトされるので、しきい値分布幅の狭帯化を期待することができる。
【００５０】
また、第２の実施例では、消去後ベリファイEV2で不合格とされた場合（ステップS１０５）、消去後ベリファイEV2で合格とされた幾つかのセルユニットＮＵに対して弱い書込み条件でソフト書込みが行われる（ステップＳ２１０）。ソフト書込みにより印加される書込みパルスの条件は、例えば内部メモリ１８０に設定しておくことができる。消去後ベリファイEV2で既に合格とされたメモリセルは、しきい値Vthが既に消去後ベリファイEV2のレベルに到達しており、次のステップアップされた消去パルスが印加されると、再度、しきい値が負の方向にシフトされ、その結果、消去時のしきい値分布幅の下限値が負の方向に大きくなりすぎてしまう。ソフト書込みによりしきい値を正の方向にシフトさせることで、このようなしきい値分布幅の下限値が大きくなるのを抑制することができる。図１０は、消去時と書込み時のしきい値幅分布を示しているが、ソフト書込みを実施したときのしきい値幅分布（破線）は、その下限値が正の方向にシフトされ、しきい値分布幅が狭くなっている。
【００５１】
なお、ステップＳ２００において消去前書込みを行うことで、メモリセルのしきい値Vthを正方向または0V以上に書込むようにしたが、消去前書込みは、必ずしもブロック内のすべてのページに行うのではなく、選択されたページ、例えば、未だ「０」の書込みが行われていないページ、ビット線コンタクトに最も近いページまたはそこから一定の範囲内にある複数のページにのみ消去前書込みを行うようにしてもよい。必要であれば、コントローラ１３０は、未だ書込みがされていないページ、消去前書込みを行わないページを管理するためのフラグビットを内部メモリ１８０に記憶させることができる。
【００５２】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００５３】
上記実施例では、１つのメモリセルに１つのしきい値（単データ）を設定する例を示したが、２値、４値などのデータを記憶する半導体メモリにも適用することができる。さらに、当業者であれば、消去パルスの生成は、公知の回路技術を用いて容易に成し得るものであり、上記の消去パルスの数、消去電圧、パルス幅は、単なる例示であり、半導体メモリの設計仕様等に応じて適宜変更することが可能である。さらに上記実施例では、電荷蓄積層としてフローティングゲートを用いたメモリセルを例示したが、フローティングゲート以外の電荷蓄積層を用いた、例えばＯＮＯ（酸化膜−窒化膜−酸化膜）のような界面トラップ型の不揮発性メモリセルであってもよい。
【符号の説明】
【００５４】
１０：半導体メモリ                  １００：メモリセルアレイ
１１０：入出力バッファ              １２０：アドレスレジスタ
１３０：コントローラ                １４０：ワード線駆動回路
１５０：センスアンプ回路            １６０：列制御回路
１７０：内部電圧発生回路            １８０：内部メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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