(57)【特許請求の範囲】
【請求項１】
半導体ウエハ上に形成されたスクライブ領域上に設けられた素子特性抽出用パタンの素子特性を測定するステップと、
前記素子特性を、前記素子特性抽出用パタンに対応付けられた電流制御素子の素子特性として抽出するステップと、
抽出された前記素子特性に基づいて、前記半導体ウエハ上におけるノード間に形成された前記電流制御素子に供給するエネルギーを設定するステップと、
設定された前記エネルギーを前記電流制御素子に供給し、前記電流制御素子の素子破壊によって前記ノード間の電気的接続を不可逆的に制御するステップと、
前記素子特性抽出用パタンをダイシングによって削除するステップと
を具備する
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記電流制御素子の素子特性と、ノード間の電気的接続を制御するために前記電流制御素子に供給される最適なエネルギーとの相関関係を予め用意するステップを更に具備し、
前記供給エネルギーを設定するステップは、抽出された前記素子特性と前記相関関係とを用いて前記供給エネルギーを設定するステップを備える
半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記電流制御素子はヒューズ素子であり、
前記素子特性を測定するステップは、前記素子特性抽出用パタンの配線抵抗を測定するステップを備え、
前記電流制御素子の素子特性を抽出するステップは、前記素子特性抽出用パタンの配線抵抗を素子特性として抽出するステップを備える
半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記電流制御素子は、ヒューズ素子であり、
前記素子特性を測定するステップは、前記素子特性抽出用パタンのビア抵抗を測定するステップを備え、
前記電流制御素子の素子特性を抽出するステップは、前記素子特性抽出用パタンのビア抵抗を素子特性として抽出するステップを備える
半導体装置の製造方法。
【請求項５】
請求項３又は４に記載の半導体装置の製造方法において、
前記ヒューズ素子はビアを有し、供給されたエネルギーによって、前記ビアが形成された領域にボイドが発生することにより、前記ノード間の電気的接続が不可逆的に切断される
半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記電流制御素子は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のアンチヒューズ素子であり、
前記素子特性を測定するステップは、前記素子特性抽出用パタンのゲート酸化膜の膜厚を測定するステップを備え、
前記電流制御素子の素子特性を抽出するステップは、前記素子特性抽出用パタンのゲート酸化膜の膜厚を素子特性として抽出するステップを備える
半導体装置の製造方法。
【請求項７】
請求項２に記載の半導体装置の製造方法において、
前記相関関係を予め用意するステップは、電流制御素子の素子特性と、ノード間の電気的接続を制御するために前記電流制御素子に供給される最小エネルギーとの相関関係を用意するステップを備える
半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記相関関係を予め用意するステップは、電流制御素子の素子特性と、ノード間の電気的接続を制御するために前記電流制御素子に供給される最大エネルギーとの相関関係を用意するステップを備える
半導体装置の製造方法。
【請求項９】
請求項１から８のいずれか１項に記載の半導体装置の製造方法において、
前記素子特性として抽出するステップは、前記測定された素子特性を前記素子特性抽出用パタンとの距離が所定の範囲内にある電流制御素子の素子特性として抽出するステップを備える
半導体装置の製造方法。
【請求項１０】
請求項１から９のいずれか１項に記載の半導体装置の製造方法において、
前記ウエハには、前記電流制御素子を利用した記憶素子が形成され、
前記ノード間の電気的接続を不可逆的に制御するステップは、前記記憶素子に対し不可逆的にデータを書込むステップを備える
半導体装置の製造方法。
【請求項１１】
請求項１から１０のいずれか１項に記載の半導体装置の製造方法をコンピュータに実行させる半導体装置の製造プログラム。
【請求項１２】
半導体ウエハ上に形成された素子特性抽出用パタンの素子特性を測定し、前記素子特性を、前記素子特性抽出用パタンに対応付けられた電流制御素子の素子特性として抽出する素子特性抽出部と、
抽出された前記素子特性に基づいて、前記半導体ウエハ上におけるノード間に形成された前記電流制御素子に供給するエネルギーを設定する供給エネルギー設定部と、
設定された前記エネルギーを前記電流制御素子に供給し、前記電流制御素子の素子破壊によって前記ノード間の電気的接続を不可逆的に制御することで、記憶素子にデータを書込むデータ書込み部と、
前記電流制御素子の素子特性と、ノード間の電気的接続を制御するために前記電流制御素子に供給される最適なエネルギーとの相関関係を相関情報として記録された記憶装置と
を具備し、
前記供給エネルギー設定部は、抽出された前記素子特性と前記相関関係とを用いて前記供給エネルギーを設定する
データ書込み装置。
【請求項１３】
請求項１２に記載のデータ書込み装置において、
前記電流制御素子はヒューズ素子であり、
前記素子特性抽出部は、前記素子特性抽出用パタンの配線抵抗を測定し、前記配線抵抗を素子特性として抽出する
データ書込み装置。
【請求項１４】
請求項１２に記載のデータ書込み装置において、
前記電流制御素子は、ヒューズ素子であり、
前記素子特性抽出部は、前記素子特性抽出用パタンのビア抵抗を測定し、前記ビア抵抗を素子特性として抽出するステップを備える
データ書込み装置。
【請求項１５】
請求項１３又は１４に記載のデータ書込み装置において、
前記ヒューズ素子はビアを有し、供給されたエネルギーによって、前記ビアが形成された領域にボイドが発生することにより、前記ノード間の電気的接続が不可逆的に切断される
データ書込み装置。
【請求項１６】
請求項１２に記載のデータ書込み装置において、
前記電流制御素子は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のアンチヒューズ素子であり、
前記素子特性抽出部は、前記素子特性抽出用パタンのゲート酸化膜の膜厚を測定し、前記膜厚を素子特性として抽出する
データ書込み装置。
【請求項１７】
請求項１２に記載のデータ書込み装置において、
前記記憶装置は、電流制御素子の素子特性と、ノード間の電気的接続を制御するために前記電流制御素子に供給される最小エネルギーとの相関関係を前記相関情報として記録する
データ書込み装置。
【請求項１８】
請求項１７に記載のデータ書込み装置において、
前記記憶装置は、電流制御素子の素子特性と、ノード間の電気的接続を制御するために前記電流制御素子に供給される最大エネルギーとの相関関係を前記相関情報として記録する
データ書込み装置。
【請求項１９】
請求項１２から１８のいずれか１項に記載のデータ書込み装置において、
前記素子特性抽出部は、前記測定された素子特性を前記素子特性抽出用パタンとの距離が所定の範囲内にある電流制御素子の素子特性として抽出する
データ書込み装置。
【請求項２０】
半導体ウエハ上に形成され、ノード間における不可逆的な電気的接続を制御する電流制御素子と、
前記半導体ウエハ上に形成され、前記電流制御素子と同じ素子特性が設定された特性抽出用パタンと、
を具備し、
前記電流制御素子と前記特性抽出用パタンとの距離は、前記電流制御素子が搭載された半導体装置のサイズ以内であり、
前記特性抽出用パタンは、ダイシングによって切除されるスクライブ領域に形成される
半導体装置。
【請求項２１】
請求項２０に記載の半導体装置において、
前記電流制御素子は、ビアを有するヒューズ素子であり、供給されたエネルギーによって、前記ビアが形成された領域にボイドが発生することにより、前記ノード間の電気的接続が不可逆的に切断される
半導体装置。
【請求項２２】
請求項２０に記載の半導体装置において、
前記電流制御素子は、供給されるエネルギーによって絶縁膜が破壊され、前記ノード間を不可逆的に電気的に接続するＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のアンチヒューズ素子である
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子破壊によってノード間の電気的接続を制御する電流制御素子を備える半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
素子破壊によってノード間の電気的接続を不可逆的に制御する電流制御素子として、ヒューズ素子やアンチヒューズ素子が知られている。ノード間を接続するヒューズ素子は、供給される電気エネルギーによって破壊され、当該ノード間の電気的接続を切断する。一方、アンチヒューズ素子はノード間の電気的接続を遮断する絶縁膜を有し、供給される電気エネルギーによって当該絶縁膜が破壊されることで、ノード間が電気的に接続される。
【０００３】
ノード間の電気的接続を適切に制御するためには、電流制御素子に供給するエネルギーを適切な値に制御する必要がある。特に電流制御素子が記憶素子として利用される場合、供給されるエネルギー量が適切な値から外れると、書込み不良、あるいは経年劣化不良を引き起こすことが有るため、供給エネルギーを適切な値に設定することは重要である。
【０００４】
図２は、電流制御素子を利用した記憶素子に対し、データの書込み時に印加される電圧値と、不良率（書込み不良の発生率と経年劣化の発生率を加えたもの）との関係を示す特性図である。ここで、書込み電圧の印加時間は同一の時間である。図２を参照して、ヒューズ素子を用いた記憶素子に対する適切な印加電圧（供給エネルギー）について説明する。印加電圧が所定の値より小さい電圧Ｖ１の場合、すなわち供給エネルギーが小さい場合、ヒューズ素子に発生するジュール熱の熱量が小さくなるため、ヒューズ素子を完全に切断することができず書込み不良となる割合が増加する。一方、印加電圧が所定の値より大きい電圧Ｖ２の場合、すなわち供給エネルギーが大きい場合、過剰な切断電流がヒューズ素子に流れ、ヒューズ素子の発生するジュール熱が必要以上に大きくなる。この場合、ヒューズ素子から溶融した導電材料がヒューズ素子の外部の配線等の近傍領域に必要以上に侵入し、かつ、周囲の絶縁膜を過剰に破損してしまうことがある。この過度に破損が大きくなってしまった箇所へ侵入した導電材料は、ヒューズ素子切断後の後工程における加熱処理等や経年変化により、配線間にリーク電流パスを形成し、配線間が再接続されてしまう。この結果、ヒューズ素子は切断不良と同様な状態となり、経年劣化不良の原因となる。
【０００５】
一方、アンチヒューズ素子を用いた記憶素子の場合、供給エネルギーが小さいとアンチヒューズ素子の絶縁膜が完全に破壊されず接続不良となり、書込み不良率は増加する。又、アンチヒューズへの供給エネルギーが大きい場合、酸化膜周辺に対する熱ストレスが過剰に加わり、導電特性が変化してしまう。例えば、エレクトロマイグレーションの発生により周辺金属配線に空洞が生じ、配線抵抗が高くなる場合がある。この場合、接続不良（書込み不良や経年劣化不良）となる可能性が高まる。
【０００６】
このような問題を解決するため、半導体基板上に形成された電流制御素子の特性に応じて、電流制御素子に供給するエネルギーを制御することが必要となる。
【０００７】
電流制御素子に供給するエネルギーを制御する技術として、例えば、特開２００６−３１０８２９（特許文献１参照）や特開２００６−１９６０７９（特許文献２参照）がある。特許文献１では、半導体基板上に設けられた評価用ヒューズ素子に電気パルスを印加して、評価用ヒューズが切断されるまでの電気エネルギーの総量を求め、これに基づいて他のヒューズ素子に供給する電気エネルギーを決定する。これにより、ヒューズ素子を切断するために必要な最低限の電気エネルギーを供給することが可能となる。
【０００８】
又、特許文献２には、アンチヒューズ素子に供給する電気的ストレスを制御する制御回路を備える半導体装置が記載されている。制御回路は、アンチヒューズ素子の破壊を検知すると、一定期間経過後に当該アンチヒューズ素子に加えるエネルギーを遮断する。これにより、アンチヒューズ素子に必要以上のエネルギーが供給されることを防ぐことができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−３１０８２９
【特許文献２】特開２００６−１９６０７９
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ウエハ上に形成された複数の半導体装置（チップ）は、その位置によって、素子の寸法や電気的特性にばらつきが生じる。例えば、ウエハの中心領域と周辺領域のそれぞれにおける素子寸法や電気的特性は、製品性能の許容する範囲内で異なる値を示す。このため、図１に示すように、電流制御素子に対する印加電圧（供給エネルギー）に対する不良率も製造ばらつきに応じて異なる特性を示す。
【００１１】
一般に、ウエハ上に形成された全ての半導体装置（チップ）における電流制御素子に対し、同一のエネルギーを供給して電気的接続を制御している。例えば、図１に示すように、ウエハ上に形成される半導体装置に対して想定される製造ばらつきに対して最も不良発生確率が小さくなる電圧ＶＲを、電流制御素子に対する印加電圧（供給エネルギー）として設定していた。
【００１２】
しかしこの場合、設定された供給エネルギーを最適値とする半導体装置の特性と他の半導体装置との不良率の差は異なる値を示す。特に不良率特性の相違が大きい半導体装置の場合は、製造ばらつきが発生すると、製品歩留まりの低下や、経年劣化による市場不良を招く恐れがある。
【００１３】
又、電流制御素子に対する供給エネルギーの設定は、半導体装置の製造前（量産段階の前段階）に行なわれるため、必ずしも製造された半導体装置に対して最適な大きさとはならない。このため、ウエハ全体の不良率が高まる場合がある。特許文献１や特許文献２の方法では、製造後の電流制御素子に応じて当該電流制御素子に対する供給エネルギーを設定している。このため、このような不良率の上昇を抑制することができる。しかし、特許文献１では評価用ヒューズ素子を新たに設ける必要があるため、半導体装置の回路規模が増大してしまう。又、評価用ヒューズ素子が切断されるまで複数パルスを印加して、ヒューズ素子への供給エネルギーを決定している。このため、ヒューズ素子の切断に要する時間や消費電力が増大してしまう。特許文献２でもアンチヒューズの破壊を検出する制御回路を用意する必要があるため、半導体装置の消費電力や回路規模が増大してしまう。
【課題を解決するための手段】
【００１４】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１５】
本発明による半導体装置の製造方法は、半導体ウエハ（１）上に形成された素子特性抽出用パタン（３０）の素子特性を測定するステップと、測定された素子特性を、素子特性抽出用パタン（３０）に対応付けられた電流制御素子（２０）の素子特性として抽出するステップと、抽出された素子特性に基づいて、半導体ウエハ（１）上におけるノード間に形成された電流制御素子（２０）に供給するエネルギーを設定するステップと、設定されたエネルギーを電流制御素子に供給し、電流制御素子の素子破壊によってノード間の電気的接続を不可逆的に制御するステップとを具備する。
【００１６】
上述の半導体装置の製造方法は、コンピュータによって実行されるプログラムによって実現されることが好ましい。
【００１７】
本発明によるデータ書込み装置（１００）は、素子破壊によって不可逆的にノード間の電気的接続を制御する電流制御素子（２０）を有する記憶素子にデータを書き込む。ここで、電流制御素子（２０）は半導体ウエハ（１）上に設けられる。データ書込み装置（１００）は、素子特性抽出部（１０１）、供給エネルギー設定部（１０２）、データ書込み部（１０３）を具備する。素子特性抽出部（１０１）は、半導体ウエハ（１）上に形成された素子特性抽出用パタン（３０）の素子特性を測定し、この素子特性を、素子特性抽出用パタン（３０）に対応付けられた電流制御素子（２０）の素子特性として抽出する。供給エネルギー設定部（１０２）は、抽出された素子特性に基づいて、半導体ウエハ１上におけるノード間に形成された電流制御素子（２０）に供給するエネルギーを設定する。データ書込み部（１０３）は、設定されたエネルギーを電流制御素子（２０）に供給し、電流制御素子（２０）の素子破壊によってノード間の電気的接続を不可逆的に制御することで、記憶素子（２０）にデータを書込む。
【００１８】
本発明によれば、特性抽出用パタンから抽出された素子特性に応じて決定された供給エネルギーによって、その近傍の電流制御素子の素子破壊を制御するため、電流制御素子の素子特性に応じた適切な供給エネルギーで、ノード間の電気的接続を制御することができる。
【発明の効果】
【００１９】
以上のことから、本発明によれば、回路規模の増大を抑制しつつ、素子破壊によってノード間の電気的接続を制御する電流制御素子を有する半導体装置の信頼性を高める半導体装置の信頼性を高めることができる。
【００２０】
又、半導体装置の製造ばらつきを考慮して、素子破壊によってノード間の電気的接続を制御する電流制御素子に対する供給エネルギーを設定できる。
【図面の簡単な説明】
【００２１】
【図１】図１は、電流制御素子に対する印加電圧（供給エネルギー）と不良率との関係及び、そのばらつきの一例を示す特性図である。
【図２】図２は、電流制御素子に対する印加電圧（供給エネルギー）と不良率との関係の一例を示す特性図である。
【図３】図３は、本発明による半導体ウエハの構造を示す平面図である。
【図４】図４は、ヒューズ素子を利用した記憶装置の構造を示す図である。
【図５】図５は、本発明による特性抽出用パタンのウエハ上における形成位置の一例を示す平面図である。
【図６】図６は、本発明による特性抽出用パタンの構造の一例を示す平面図である。
【図７Ａ】図７Ａは、本発明による特性抽出用パタンの構造の他の一例を示す平面図である。
【図７Ｂ】図７Ｂは、図７Ａに示すＡ−Ａ’断面図である。
【図７Ｃ】図７Ｃは、図７Ａに示すＢ−Ｂ’断面図である。
【図８】図８は、本発明による特性抽出用パタンの構造の更に他の一例を示す平面図である。
【図９Ａ】図９Ａは、本発明による特性抽出用パタンの構造の更に他の一例を示す平面図である。
【図９Ｂ】図９Ｂは、図９Ａに示すＣ−Ｃ’断面図である。
【図９Ｃ】図９Ｃは、図９Ａに示すＤ−Ｄ’断面図である。
【図１０】図１０は、本発明によるデータ書込み装置の構成の一例を示す図である。
【図１１】図１１は、電流制御素子に対する印加電圧（供給エネルギー）と不良率との関係と、本発明によって製造ばらつきに対応して設定される印加電圧（供給エネルギー）の一例を示す特性図である。
【図１２】図１２は、電流制御素子（ヒューズ素子）に含まれる抵抗成分と最低書込み電圧との相関の一例を示す図である。
【図１３】図１３は、本発明によるデータ書込み動作の一例を示すフロー図である。
【図１４】図１４は、電流制御素子（アンチヒューズ素子）における絶縁膜の膜厚と不良率との関係の一例を示す特性図である。
【図１５】図１５は、電流制御素子に対する印加電圧（供給エネルギー）と不良率との関係の他の一例を示す特性図である。
【図１６】図１６は、電流制御素子に対する印加電圧（供給エネルギー）と不良率との関係と、本発明によって製造ばらつきに対応して設定される印加電圧（供給エネルギー）の他の一例を示す特性図である。
【発明を実施するための形態】
【００２２】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。以下では、電流制御素子を利用した記憶素子を備える半導体装置について説明する。又、半導体装置製造過程において、ウエハ上に形成された半導体装置の記憶素子に非可逆的にデータを書込む方法について説明する。
【００２３】
１．第１の実施の形態
図３から図１３を参照して、本発明による半導体装置、及び半導体装置の製造方法の第１の実施の形態について説明する。本実施の形態における半導体装置は、電流制御素子として電気溶断型のヒューズ素子を利用した記憶素子を備える。
【００２４】
図３は、本発明による半導体ウエハ１（以下、ウエハ１と称す）の構造を示す平面図である。図３を参照して、半導体ウエハ１上には複数の半導体装置１０（以下、チップ１０と称す）が形成される。複数のチップ１０のそれぞれには、電流制御素子を利用した記憶素子２０が設けられる。本実施の形態では、一例として図４に示す電気溶断型のヒューズ素子を利用した記憶素子２０が設けられる。図４を参照して、電気溶断型ヒューズ素子は、下層金属配線Ｍ１、上層金属配線Ｍ２、下層金属配線Ｍ１と上層金属配線Ｍ２とを接続するビアＶｉを備える。ヒューズ素子は下層金属配線Ｍ１と上層金属配線Ｍ２との間に印加される電気的エネルギー（印加電圧）に応じて、ビアＶｉを形成する導電体が溶解し、例えば上層金属配線Ｍ２及び上層金属配線Ｍ２周囲の絶縁膜中に流れ込むことによって、ボイド生成Ｖｏ（切断箇所）が形成される。これによりヒューズ素子は切断され、記憶素子２０にデータが書込まれる。
【００２５】
ウエハ１には少なくとも１つの特性抽出用パタン３０（特性抽出用素子）が形成される。後述する本発明によるデータ書込み装置１００は、特性抽出用パタン３０を利用して、当該特性抽出用パタン３０の周辺領域に形成された記憶素子２０の素子特性（電気的特性や素子寸法）として取得する。このため、特性抽出用パタン３０は、特性抽出用パタン３０と記憶素子２０の素子特性（電気的特性や素子寸法）が近似又は一致する領域内に少なくとも１つの形成されることが好ましい。
【００２６】
ウエハ１内における外周部の領域Ａ１、Ａ３と、中心付近の領域Ａ２とでは、製造ばらつきによりチップ１０（記憶素子２０）の電気的特性や素子寸法が異なる値を示す。又、同じ外周部領域でも領域Ａ１と領域Ａ３との距離が離れている場合、それぞれにおける素子特性（電気的特性や素子寸法）は異なる場合がある。このような場合、領域Ａ１〜Ａ３のそれぞれに少なくとも１つの特性抽出用パタン３０が形成されることが好ましい。記憶素子２０に対する書込み電圧（供給エネルギー）を詳細に制御する場合、１つの記憶素子２０に対し１つの特性抽出用パタン３０を用意することが好ましい。この際、特性抽出用パタン３０は、記憶素子２０の近傍に形成されることが好ましい。しかし、複数の記憶素子２０の素子特性を、１つの特性抽出用パタン３０によって取得しても構わない。この場合、素子特性が近似又は一致する領域を予測しておき、当該領域毎に１つの特性抽出用パタン３０を形成することが好ましい。
【００２７】
図５は、本発明による特性抽出用パタン３０のウエハ上における形成位置の一例を示す平面図である。特性抽出用パタン３０は、ダイシングされるスクライブ領域４０上に形成されても（特性抽出用パタン３０Ａ）、チップ１０内に形成されていても（特性抽出用パタン３０Ｂ）、どちらでも良い。特性抽出用パタン３０がスクライブ領域４０に形成される場合、チップ面積の増加や、チップ１０内のレイアウトを変更することなく、記憶素子２０への書込み電圧（ヒューズ素子を切断するための供給エネルギー）の制御を行なうことができる。この場合、特性抽出用パタン３０は、ダイシングによって削除される。又、特性抽出用パタン３０は、後述するレイアウト構造であり、一般的な半導体チップに搭載されている特性抽出用パタンを利用できる。このため、記憶素子２０への書込み電圧（ヒューズ素子への供給エネルギー）の制御のためだけの特性抽出用パタン３０を追加する必要はない。更に、特性抽出用パタン３０をチップ１０に追加する場合でも、空き領域を利用できるため、チップ面積の増大を避けることができる。
【００２８】
特性抽出用パタン３０の形成位置は、記憶素子２０（ヒューズ素子）の近傍であることが好ましい。例えば、特性抽出用パタン３０Ｂのように、チップ１０内に形成されている場合、記憶素子２０との距離は、少なくともチップサイズＬ（例えば１０ｍｍ）以内となる。この場合、特性抽出用パタン３０Ｂを利用して得られた素子特性は、自身が形成されたチップ１０内の記憶素子２０の素子特性と近似、又は一致する。スクライブ領域４０上の特性抽出用パタン３０Ａも、記憶素子２０に対してチップサイズＬと同等又はチップサイズＬ以内の距離に形成されることが好ましい。又、縦横に延設されたスクライブ領域４０の交点領域に特性抽出用パタン３０Ａを設けることで、複数の記憶素子２０との距離を概等距離とすることができる。これにより、特性抽出用パタン３０Ａを中心とする円領域内の複数の記憶素子２０の素子特性を特性抽出用パタン３０Ａを利用して取得することができる。
【００２９】
次に、図６〜図９Ｃを参照して、特性抽出用パタン３０のレイアウト構造の一例を説明する。本実施の形態において、データ書込み装置１００によって取得される素子特性は、例えば、配線抵抗やビア抵抗である（例えば配線やビアの層抵抗）。あるいは、配線やビアに流れる電流値が、素子特性として抽出されても良い。従って、本実施の形態における特性抽出用パタン３０は、配線抵抗又はビア抵抗を取得可能な構造である。
【００３０】
図６及び図７Ａは、２端子法によって素子特性（例えば、配線抵抗やビアチェーン抵抗）が測定される特性抽出用パタン３０の構成を示す平面図である。図６に示す特性抽出用パタン３０は、２つの端子Ｎ１、Ｎ２と２つの端子Ｎ１、Ｎ２との間に接続された配線Ｍ３を備える。配線Ｍ３の線幅及び厚さは、記憶素子２０に利用されるヒューズ素子（下層金属配線Ｍ１又は上層金属配線Ｍ２）と同じ幅及び厚さに設定される。すなわち、配線Ｍ３は、チップ１０のプロセスに応じた配線サイズで形成される。又、配線Ｍ３は、下層金属配線Ｍ１又は上層金属配線Ｍ２と同じ材料で構成される。後述するデータ書込み装置１００は、端子Ｎ１、Ｎ２を介して配線Ｍ３の抵抗値を測定する。２端子法では、テスト端子（例えば端子Ｎ１、Ｎ２）と、測定装置（データ書込み装置１００）のワーク端子との接触抵抗による測定結果への影響が大きい。しかし、配線Ｍ３を長大化することで、当該接触抵抗による影響が希釈化されるため高い測定精度を得ることができる。このため、同一配線層上において複数回折り返されることで配線Ｍ３の長さを長大化することが好ましい。
【００３１】
図６に示す一例では、配線Ｍ３の素子特性を測定することができるため、特性抽出用パタン３０の近傍にある上層金属配線Ｍ２や下層金属配線Ｍ１の素子特性を推定することが可能となる。一方、図７Ａに示す特性抽出用パタン３０は、配線抵抗及びビア抵抗を測定するために使用される。
【００３２】
図７Ａに示す特性抽出用パタン３０は、２つの端子Ｎ３、Ｎ４と、２つの端子Ｎ３、Ｎ４間に接続されたビアチェーンとを具備する。ビアチェーンは、図７Ａ、図７Ｂ、及び図７Ｃに示すように下層配線Ｍ１０、ビアＶｉ１、上層配線Ｍ２０の順で接続されたチェーン構造を複数備える。ここで、図７Ｂは、図７Ａに示すＡ−Ａ’断面図である。図７Ｃは、図７Ａに示すＢ−Ｂ’断面図である。
【００３３】
下層配線Ｍ１０及び上層配線Ｍ２０のそれぞれの線幅及び厚さは、下層金属配線Ｍ１及び上層金属配線Ｍ２と同じ幅及び厚さに設定される。又、ビアＶｉ１のサイズは記憶素子２０（ヒューズ素子）に利用されるビアＶｉと同じサイズに設定される。すなわち、下層配線Ｍ１０、上層配線Ｍ２０、及びビアＶｉ１は、チップ１０のプロセスに応じた配線サイズ及びビアサイズで形成される。又、下層配線Ｍ１０、上層配線Ｍ２０、及びビアＶｉ１は、それぞれ下層金属配線Ｍ１、上層金属配線Ｍ２、及びビアＶｉと同じ材料で構成される。後述するデータ書込み装置１００は、端子Ｎ３、Ｎ４を介して下層配線Ｍ１０、ビアＶｉ１、及び上層配線Ｍ２０に電流を流すことで、ビアＶｉ１を含む下層配線Ｍ１０及び上層配線Ｍ２０の抵抗値を測定する。上述と同様に、テスト端子（端子Ｎ４、Ｎ５）とワーク端子との接触抵抗による影響を希釈化し、高い測定精度を得ることが好ましい。このため、同一配線層上において複数回折り返されることで層配線Ｍ１０及び上層配線Ｍ２０の長さを長大化するとともに、所定の間隔で複数のビアＶｉ１が設けられることが好ましい。
【００３４】
図７Ａに示す一例では、下層配線Ｍ１０、上層配線Ｍ２０、及びビアＶｉ１を含む素子全体の素子特性を測定することが可能となるため、図６に示す例で抽出した下層金属配線Ｍ１、上層金属配線Ｍ２の特性を加味することで、特性抽出用パタン３０の近傍にあるビアＶｉの素子特性を推定することが可能となる。
【００３５】
図８及び図９Ａは、４端子法によって素子特性（例えば、配線抵抗や寄生容量）が測定される特性抽出用パタン３０の構成を示す平面図である。図８に示す特性抽出用パタン３０は、４つの端子Ｎ５〜Ｎ８と、４つの端子Ｎ５〜Ｎ８に接続された配線Ｍ４を備える。配線Ｍ４の線幅及び厚さは、記憶素子２０に利用されるヒューズ素子（下層金属配線Ｍ１又は上層金属配線Ｍ２）と同じ幅及び厚さに設定される。すなわち、配線Ｍ４は、チップ１０のプロセスに応じた配線サイズで形成される。又、配線Ｍ４は、下層金属配線Ｍ１又は上層金属配線Ｍ２と同じ材料で構成される。後述するデータ書込み装置１００は、端子Ｎ５、Ｎ８を介して配線Ｍ４に流れる電流値を測定し、端子Ｎ６、Ｎ７の間の電圧値を測定する。これにより、配線Ｍ４の抵抗値や寄生容量が測定される。配線抵抗の測定を容易にするため、同一配線層上において複数回折り返されることで配線Ｍ４の長さ（端子Ｎ５、Ｎ６と端子Ｎ７、Ｎ８との間の長さ）を長大化することが好ましい。
【００３６】
図８に示す一例では、配線Ｍ４の素子特性を測定することができるため、特性抽出用パタン３０の近傍にある上層金属配線Ｍ２や下層金属配線Ｍ１の素子特性を推定することが可能となる。一方、図９Ａに示す特性抽出用パタン３０は、配線抵抗及びビア抵抗を測定するために使用される。
【００３７】
図９Ａに示す特性抽出用パタン３０は、４つの端子Ｎ９〜Ｎ１２と、端子Ｎ９と端子Ｎ１１との間に接続された下層配線Ｍ１１と、端子Ｎ１０と端子Ｎ１２との間に接続された上層配線Ｍ２１と、下層配線Ｍ１１と上層配線Ｍ２１とを接続するビアＶｉ２とを備える。ここで、図９Ｂは、図９Ａに示すＣ−Ｃ’断面図である。図９Ｃは、図９Ａに示すＤ−Ｄ’断面図である。図９Ｂ及び図９Ｃを参照して、ビアＶｉ２は、下層配線Ｍ１１と上層配線Ｍ２１との交差領域に設けられ、両者を電気的に接続する。
【００３８】
下層配線Ｍ１１及び上層配線Ｍ２１のそれぞれの線幅及び厚さは、例えば下層金属配線Ｍ１及び上層金属配線Ｍ２と同じ幅及び厚さに設定される。又、ビアＶｉ２のサイズは記憶素子２０（ヒューズ素子）に利用されるビアＶｉと同じサイズに設定される。すなわち、下層配線Ｍ１１、上層配線Ｍ２１、及びビアＶｉ２は、チップ１０のプロセスに応じた配線サイズ及びビアサイズで形成される。又、下層配線Ｍ１１、上層配線Ｍ２１、及びビアＶｉ２は、それぞれ下層金属配線Ｍ１、上層金属配線Ｍ２、及びビアＶｉと同じ材料で構成される。後述するデータ書込み装置１００は、端子Ｎ９、Ｎ１０を介して配線及びビアに流れる電流値を測定し、端子Ｎ１１、Ｎ１２の間の電圧値を測定する。これにより、ビアＶｉ２の抵抗値を測定することができる。
【００３９】
図９Ａに示す一例では、ビアＶｉ２の素子特性を測定することが可能となるため、特性抽出用パタン３０の近傍にあるビアＶｉの素子特性を推定することが可能となる。
【００４０】
４端子法を用いることで２端子法よりも精度良く配線抵抗等の素子特性を測定することができる。一方、２端子法を用いる場合、簡便に素子特性を測定できるとともに、素子特性の測定用端子数を４端子法に比べて減じることができるため、半導体装置の面積（つまり半導体装置のコスト）を低減することが可能となる。
【００４１】
本実施の形態では、ウエハ１上の半導体装置１０における記憶素子２０（ヒューズ素子）を切断することでデータを非可逆的に書込むことができる。以下では、半導体装置１０の製造段階において、記憶素子２０にデータを書込むデータ書込み装置１００について説明する。
【００４２】
図１０は、本発明によるデータ書込み装置１００の構成の一例を示す図である。図１０を参照して、本発明によるデータ書込み装置１００は、電気特性抽出部１０１、供給エネルギー設定部１０２、データ書込み部１０３を備える。素子特性抽出部１０１、供給エネルギー設定部１０２、データ書込み部１０３は図示しない記憶装置に格納されたプログラムをＣＰＵによって実行することで実現できる。あるいは、電気特性抽出部１０１、供給エネルギー設定部１０２、データ書込み部１０３は、ハードウェアで実現しても、ハードウェアとソフトウェアの組み合せによって実現しても良い。又、データ書込み装置１００は、図示しない記憶装置に予め記憶された相関情報１０４を備える。
【００４３】
第１の実施の形態における素子特性抽出部１０１は、特性抽出用パタン３０を用いて配線抵抗やビア抵抗等の素子特性を測定し、測定結果に基づいて記憶素子２０の素子特性を推定する。ここで、測定対象となる特性抽出用パタン３０と、素子特性の推定対象となる記憶素子２０は、予め対応付けられていることが好ましい。特性抽出パタン３０に対応付けられる記憶素子２０は、当該特性抽出パタン３０の近傍であることが好ましい。両者の位置関係の詳細は、上述の通りである。素子特性抽出部１０１は、測定した素子特性を、測定対象となる特性抽出用パタン３０に対応付けられた記憶素子２０の素子特性として抽出する。あるいは、測定した素子特性を所定のアルゴリズム又はパラメータを用いて修正し、対応付けられた記憶素子２０の素子特性として抽出されても構わない。素子特性の修正に利用されるアルゴリズムやパラメータは、記憶素子２０と特性抽出パタン３０との距離に応じて設定されることが好ましい。
【００４４】
供給エネルギー設定部１０２は、素子特性抽出部１０１において抽出された素子特性と、相関情報１０４とを用いて記憶素子２０にデータを書込むための（ヒューズ素子を切断するための）供給エネルギーを設定する。
【００４５】
ここで、本実施の形態における相関情報１０４の詳細について説明する。相関情報１０４は、記憶素子２０（ヒューズ素子）の素子特性と、記憶素子２０にデータを書込むため（ヒューズ素子を切断するため）の供給エネルギーとの対応関係を示す情報である。例えば、記憶素子２０の上層金属配線Ｍ２の抵抗とビアＶｉの抵抗との積（素子特性）と、記憶素子２０にデータを書込むために必要な供給エネルギーの最小値との相関関係が相関情報１０４として記録される。
【００４６】
図１１を参照して、図３に示す領域Ａ１、Ａ２、Ａ３のそれぞれに形成された記憶素子２０の不良率特性は、それぞれの領域における製造ばらつきに応じて異なる特性を示す。ここで、領域Ａ１、Ａ２、Ａ３内における記憶素子２０の上層金属配線層Ｍ２の配線抵抗とビアＶｉの抵抗との積をそれぞれＲ０、Ｒ１、Ｒ２すると、データの書込みに必要な印加電圧の最小値は、抵抗積Ｒ０、Ｒ１、Ｒ２に応じた値となる。すなわち、上層金属配線層Ｍ２の配線抵抗とビアＶｉの抵抗との積と、書込み可能な最低印加電圧との相関関係は、図１２のように表される。このような相関関係を相関情報１０４として用いることで、抽出された配線抵抗やビア抵抗に対応する最低印加電圧を取得することができる。
【００４７】
ここでは相関情報１０４の一例として、配線抵抗とビア抵抗との積と最低印加電圧との相関関係を示したが、他のパラメータ（素子特性）と供給エネルギーとの相関関係を相関情報１０４として利用しても良い。例えば、素子特性としてはヒューズ素子を構成する下層金属配線Ｍ１、上層金属配線Ｍ２、及びビアＶｉの各電流値等があり、供給エネルギーとしては、ヒューズ素子を切断可能な印加電圧、印加電流、電圧又は電流の印加時間、又はパルス回数等がある。
【００４８】
供給エネルギー設定部１０２は、抽出された素子特性と相関情報１０４とを用いて、データの書込みが可能な最低電圧を取得し、これに所定の電圧値を加算して最適印加電圧Ｖ０、Ｖ１、Ｖ２（最適供給エネルギー）として設定することが好ましい。データの書込みが可能な最低電圧より印加電圧が低い場合、不良率が急激に上昇する。このため、製造ばらつきによる特性変動を考慮して、書込み可能な最低電圧よりも高めに最適印加電圧を設定することが好ましい。この際、印加電圧が高すぎると、経年劣化によるデータ破壊を引き起こすことがあるため、経年劣化を考慮した電圧値に設定されることが好ましい。例えば、高電圧を印加した場合による経年劣化を考慮するため、素子特性（例えば抵抗積）と経年劣化を考慮した最大電圧値との相関関係が相関情報１０４に含まれていることが好ましい。この場合、素子特性抽出部によって抵抗積Ｒ０、Ｒ１、Ｒ２が抽出されると、それぞれの抵抗積に応じた最大電圧から所定の電圧値を減算して最適印加電圧Ｖ０、Ｖ１、Ｖ２（最適供給エネルギー）として設定する。あるいは、相関情報１０４として、データの書込みが可能な最低電圧及び経年劣化を考慮した最大電圧と素子特性との相関関係が用意されていても構わない。この場合、抽出された素子特性に対応する最小印加電圧より所定の大きさだけ高く、経年劣化を考慮した電圧よりも小さな電圧を最適印加電圧Ｖ０、Ｖ１、Ｖ２として設定する。この際、抽出された素子特性に対応する最小電圧と最大電圧が設定可能電圧範囲として図示しない出力装置に視認可能に出力され、ユーザ（図示しない入力装置）によって設定可能電圧範囲の中からヒューズ素子への印加電圧が選択されても構わない。更に、相関情報１０４としては、抵抗積と印加電圧との相関関係に限らず、ヒューズ素子を構成する下層金属配線Ｍ１、上層金属配線Ｍ２、あるいは、ビアＶｉ等のいずれかの抵抗と、印加電圧（供給エネルギー）との相関関係でも良い。
【００４９】
データ書込み部１０３は、供給エネルギー設定部１０２によって設定された最適な大きさのエネルギーを、データの書込み対象となる記憶素子２０に供給する。これにより記憶素子２０のヒューズ素子は切断され、データが書込まれる。データ書込み部１０３は、素子特性の抽出対象となった特性抽出パタン３０の近傍の記憶素子２０に対し、当該素子特性に基づいて得られた最適電圧を印加する。
【００５０】
以上のように、本発明によるデータ書込み装置１００は、特性抽出パタン３０から得られた素子特性に基づき、その近傍領域に形成された記憶素子２０に対するデータの書込み電圧を決定する。このため、製造ばらつきに応じた最適な書込み電圧を印加することが可能となり、書込み不良（切断不良）となる記憶素子２０（ヒューズ素子）の数を低減することができる。一方、経年劣化によって不良に至る記憶素子２０（ヒューズ素子）の数を低減することができる。これにより、半導体装置の信頼性を高めるとともに製品歩留まりを改善することができる。ここで述べた製造ばらつきは、ウエハ１内における位置に依存する製造ばらつきや、製造日時や製造装置が異なるウエハ１毎の製造ばらつきを含む。
【００５１】
次に、図１３を参照して、本発明によるデータ書込み方法（ヒューズ切断方法）の詳細について説明する。先ずウエハ１上に形成された素子特性抽出用パタン３０から、記憶素子２０の素子特性を抽出する（ステップＳ１）。詳細には、データ書込み装置１００の測定端子を素子特性抽出用パタン３０の端子に接続し、電流測定や電圧測定等により、素子特性抽出用パタン３０の電気的特性を測定する。ここでは、電気特性として、素子特性抽出用パタン３０の配線抵抗や、ビア抵抗が測定される。測定された電気的特性は、素子特性抽出パタン３０に対応づけられた記憶素子２０の素子特性として抽出される。この素子特性は、図示しない記憶装置に記録されてもよい。素子特性の抽出は、ウエハ１に形成された記憶素子２０の全てを同時に行ってもよいし、ウエハ１に形成された複数の記憶素子２０を複数の群に分け、群毎に行ってもよい。又、素子特性の抽出は、データの書込み対象となる記憶素子２０のみに対して行ってもよい。
【００５２】
データ書込み装置１００は、抽出した記憶素子２０の素子特性と相関情報１０４とを用いて、記憶素子２０にデータを書込むための供給エネルギーを設定する（ステップＳ２）。本実施の形態では、記憶素子２０内のヒューズ素子を切断するための切断電圧と印加時間が設定される。データ書込み装置１００は、設定されたエネルギーを電流制御素子に供給する（ステップＳ３）。ここでは、設定された印加時間の間、設定された切断電圧がヒューズ素子に供給され、記憶素子２０にデータが書込まれる。
【００５３】
記憶素子２０には、その近傍の素子特性抽出パタン３０の素子特性に応じた最適な切断電圧が印加される。このため、記憶素子２０へのデータの書込み不良を低減することができる。本発明によれば、記憶素子２０毎、あるいはウエハ１毎に製造ばらつきに応じた書込み電圧（切断電圧）を印加することができるため、製造ばらつきによる不良率の低下を防止することができる。又、書込み電圧（切断電圧）として、ヒューズ素子を切断するのに必要な最低限の電圧値、及び経年劣化による不良率が大きくならないような電圧値を設定しているため、半導体装置の信頼性を高めることができる。
【００５４】
２．第２の実施の形態
第１の実施の形態では、記憶素子２０としてヒューズ素子を利用したが、アンチヒューズ素子を利用してもよい。第２の実施の形態における記憶素子２０は、所定の供給エネルギーに応じて絶縁破壊されることでノード間を電気的に接続するアンチヒューズが使用される（例示：ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造型アンチヒューズ素子）。このとき、データ書込み装置１００が予め保持する相関情報１０４は、例えば、アンチヒューズの絶縁膜の膜厚と不良率との関係や、膜厚と最適印加電圧との相関関係である。又、特性抽出用パタン３０（特性抽出用素子）としてアンチヒューズと同様な構成のＭＯＳトランジスタがウエハ１上に形成される。
【００５５】
第２の実施の形態におけるウエハ１の構造は、記憶素子２０にアンチヒューズが利用されることと、特性抽出用パタン３０がアンチヒューズと同様な構造であること以外、第１の実施の形態と同様であるので説明は省略する。
【００５６】
以下、第２の実施の形態におけるデータ書込み装置１００を説明する。ここでは第１の実施の形態におけるデータ書込み装置１００と異なる部分について説明する。
【００５７】
第２の実施の形態における素子特性抽出部１０１は、特性抽出用パタン３０を用いてゲート酸化膜の膜厚や、ＭＯＳトランジスタの閾値電圧やドレイン電流等の素子特性を測定し、測定結果に基づいて記憶素子２０の素子特性を推定する。
【００５８】
供給エネルギー設定部１０２は、素子特性抽出部１０１において抽出された素子特性と、相関情報１０４とを用いて記憶素子２０にデータを書込むための（アンチヒューズ素子を導通させるための）供給エネルギーを設定する。
【００５９】
ここで、本実施の形態における相関情報１０４の詳細について説明する。相関情報１０４は、記憶素子２０（アンチヒューズ素子）の素子特性と、記憶素子２０にデータを書込むため（アンチヒューズ素子を導通させるため）の供給エネルギーとの対応関係を示す情報である。例えば、記憶素子２０の絶縁膜（ゲート酸化膜）の膜厚と、記憶素子２０にデータを書込むために必要な供給エネルギーの最小値との相関関係が相関情報１０４として記録される。
【００６０】
図１４は、電圧Ｖ０を印加した場合の電流制御素子（アンチヒューズ素子）における絶縁膜（ゲート酸化膜）の膜厚と不良率との関係の一例を示す特性図である。絶縁膜の膜厚が所定の厚さより薄い場合（例えば膜厚Ｄ１）、アンチヒューズ素子が過剰に破壊され、データの書込み不良率や経年劣化に伴う不良率が増加してしまう。一方、膜厚が所定の厚さより厚い場合（例えば膜厚Ｄ２）、絶縁膜が破壊されない確率が上昇するため、書込み不良率が増加してしまう。このため、不良率を最低値に近づけるためには、書込み電圧に対応する適切な膜厚（例えば膜厚Ｄ０）に設定する必要がある。
【００６１】
膜厚Ｄ０のときの記憶素子２０への最適な供給エネルギーを電圧Ｖ０とすると、膜厚Ｄ０より薄い膜厚Ｄ１の記憶素子２０への最適な供給エネルギーは、電圧Ｖ０より小さい電圧Ｖ１となり、膜厚Ｄ０より厚い膜厚Ｄ２の記憶素子２０への最適な供給エネルギーは、電圧Ｖ０より大きい電圧Ｖ２となる。すなわち、膜厚Ｄ０の記憶素子２０に対する印加電圧と書込み不良率との関係は、図１５のように表わされる。
【００６２】
図１６を参照して、他の膜厚の記憶素子２０も同様な不良率特性を有し、最適な印加電圧も異なる値を示す。このため、本実施の形態では、記憶素子２０（アンチヒューズ素子）のゲート酸化膜の膜厚と、最適な印加電圧との相関関係が相関情報１０４として記録されることが好ましい。
【００６３】
ここでは相関情報１０４の一例として、絶縁膜の膜厚と最適印加電圧との相関関係を示したが、他のパラメータ（素子特性）と供給エネルギーとの相関関係を相関情報１０４として利用しても良い。例えば、素子特性としてはアンチヒューズ素子のドレイン電流や閾値電圧等があり、供給エネルギーとしては、アンチヒューズ素子を絶縁破壊可能な印加電圧、印加電流、電圧又は電流の印加時間、又はパルス回数等がある。
【００６４】
供給エネルギー設定部１０２は、抽出された素子特性と相関情報１０４とを用いて、データの書込みが可能な最低電圧を取得し、これに所定の電圧値を加算して最適印加電圧（最適供給エネルギー）として設定することが好ましい。図１５を参照して、データの書込みが可能な最低電圧より印加電圧が低い場合、書込み不良のため不良率が急激に上昇する。このため、製造ばらつきによる特性変動を考慮して、書込み可能な最低電圧よりも高めに最適印加電圧を設定することが好ましい。この際、印加電圧が高すぎると、過剰破壊によるデータ破壊を引き起こすことがあるため、過剰破壊を考慮した電圧値に設定されることが好ましい。例えば、素子特性抽出部によって膜厚Ｄ０、Ｄ１、Ｄ２が抽出されると、それぞれの膜厚に応じた最小印加電圧より所定の大きさだけ高く、過剰破壊を考慮した電圧よりも小さな電圧を最適印加電圧Ｖ０、Ｖ１、Ｖ２として設定する。このように、高電圧を印加した場合による過剰破壊を考慮するため、素子特性と過剰破壊を考慮した最大電圧値との相関関係が相関情報１０４に含まれていることが好ましい。あるいは、上述のように膜厚と最適印加電圧との相関を相関情報１０４として保持し、膜厚に対応する最適印加電圧を直接設定してもよい。
【００６５】
データ書込み部１０３は、供給エネルギー設定部１０２によって設定された最適な大きさのエネルギーを、データの書込み対象となる記憶素子２０に供給する。これにより記憶素子２０のアンチヒューズ素子は接続され、データが書込まれる。データ書込み部１０３は、素子特性の抽出対象となった特性抽出パタン３０の近傍の記憶素子２０に対し、当該素子特性に基づいて得られた最適電圧を印加する。
【００６６】
以上のように、本発明によるデータ書込み装置１００は、特性抽出パタン３０から得られた素子特性に基づき、その近傍領域に形成された記憶素子２０に対するデータの書込み電圧を決定する。このため、製造ばらつきに応じた最適な書込み電圧を印加することが可能となり、書込み不良（接続不良）となる記憶素子２０（アンチヒューズ素子）の数を低減することができる。これにより、半導体装置の信頼性を高めるとともに製品歩留まりを改善することができる。ここで述べた製造ばらつきは、ウエハ１内における位置に依存する製造ばらつきや、製造日時や製造装置が異なるウエハ１毎の製造ばらつきを含む。
【００６７】
次に、図１３を参照して、本実施の形態におけるデータ書込み方法（アンチヒューズ接続方法）について説明する。ここでは、第１の実施の形態と同様な動作の説明は省略し、異なる動作を説明する。先ずウエハ１上に形成された素子特性抽出用パタン３０から、記憶素子２０の素子特性を抽出する（ステップＳ１）。素子特性の抽出は、例えば、ＭＯＳトランジスタ型の特性抽出用パタン３０に流れるドレイン電流を測定し、図示しないドレイン電流とゲート酸化膜の膜厚との相関関係に基づいて記憶素子２０（アンチヒューズ素子）の素子特性（膜厚）として抽出する。
【００６８】
データ書込み装置１００は、抽出した記憶素子２０の素子特性と相関情報１０４とを用いて、記憶素子２０にデータを書込むための供給エネルギーを設定する（ステップＳ２）。本実施の形態では、記憶素子２０内のアンチヒューズ素子を接続するための接続電圧が設定される。データ書込み装置１００は、設定されたエネルギーを電流制御素子に供給する（ステップＳ３）。ここでは、設定された接続電圧がアンチヒューズ素子に供給され、記憶素子２０にデータが書込まれる。
【００６９】
記憶素子２０には、その近傍の素子特性抽出パタン３０の素子特性に応じた最適な接続電圧が印加される。このため、記憶素子２０へのデータの書込み不良を低減することができる。本発明によれば、記憶素子２０毎、あるいはウエハ１毎に製造ばらつきに応じた書込み電圧（接続電圧）を印加することができるため、製造ばらつきによる不良率の低下を防止することができる。又、書込み電圧（接続電圧）として、ヒューズ素子を切断するのに必要な最低限の電圧値、及び過剰破壊や経年劣化による不良率が大きくならないような電圧値を設定しているため、半導体装置の信頼性を高めることができる。
【００７０】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。第１、第２の実施の形態では、電流制御素子を利用した記憶素子について説明したが、これに限らず、本発明は、不可逆的にノード間の接続を制御する電流制御素子を備える半導体装置、半導体ウエハに適用できる。この際、データ書込み装置１００は、電流制御素子における電気的接続を制御するためのエネルギーを設定及び供給する装置（例示：ヒューズ切断装置、アンチヒューズ接続装置）として機能する。
【００７１】
又、データ書込み装置１００はウエハ１の外部に設けられることが好ましいが、データ書込み装置１００の機能の一部（素子特性抽出部１０１、供給エネルギー設定部１０２、データ書込み部１０３のハードウェアに関する部分）は、ウエハ１上に形成されても良い。更に、データ書込み装置１００は、ウエハ１上に形成された半導体装置１０の特性を検査する半導体テスタに設けられることが好ましい。
【符号の説明】
【００７２】
１：半導体ウエハ
１０：半導体装置
２０：記憶素子
３０、３０Ａ、３０Ｂ：特性抽出用パタン
１００：データ書込み装置
１０１：素子特性抽出部
１０２：供給エネルギー設定部
１０３：データ書込み部
１０４：相関情報
Ｍ３、Ｍ４：配線
Ｍ１、Ｍ１０、Ｍ１１：下層金属配線
Ｍ２、Ｍ２０、Ｍ２１：上層金属配線
Ｎ１〜Ｎ１２：端子
【図１】
0005435713.tif 000002
【図２】
0005435713.tif 000003
【図３】
0005435713.tif 000004
【図４】
0005435713.tif 000005
【図５】
0005435713.tif 000006
【図６】
0005435713.tif 000007
【図７Ａ】
0005435713.tif 000008
【図７Ｂ】
0005435713.tif 000009
【図７Ｃ】
0005435713.tif 000010
【図８】
0005435713.tif 000011
【図９Ａ】
0005435713.tif 000012
【図９Ｂ】
0005435713.tif 000013
【図９Ｃ】
0005435713.tif 000014
【図１０】
0005435713.tif 000015
【図１１】
0005435713.tif 000016
【図１２】
0005435713.tif 000017
【図１３】
0005435713.tif 000018
【図１４】
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【図１５】
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【図１６】
0005435713.tif 000021