(57)【特許請求の範囲】
【請求項１】
０または１の入力データ信号を保持し、保持された前記入力データ信号を出力データ信号として出力するラッチ部と、
前記入力データ信号およびクロック信号が入力され、入力された前記入力データ信号と前記ラッチ部から出力された前記出力データ信号とが共に０で一致することを検出した場合に、入力された前記クロック信号が反転された内部クロック信号が前記ラッチ部へ伝搬することを抑止するクロック伝搬抑止部と、
を含み、
前記クロック伝搬抑制部は、
ソース端子が高電位側電源端子に接続され、反転された前記入力データ信号がゲート端子に入力される第１のＰ型トランジスタと、
ソース端子が前記高電位側電源端子に接続され、反転された前記出力データ信号がゲート端子に入力される第２のＰ型トランジスタと、
ソース端子が前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタのドレイン端子に接続され、前記クロック信号がゲート端子に入力される第３のＰ型トランジスタと、
ソース端子が低電位側電源端子に接続され、前記クロック信号がゲート端子に入力され、ドレイン端子が前記第３のＰ型トランジスタのドレイン端子に接続された第１のＮ型トランジスタと、
ソース端子が前記低電位側電源端子に接続され、反転された前記出力データがゲート端子に入力される第２のＮ型トランジスタと、
ソース端子が前記第２のＮ型トランジスタのドレイン端子に接続され、反転された入力データ信号がゲート端子に入力される第３のＮ型トランジスタと、
を含み、
前記第１のＮ型トランジスタのドレイン端子と前記第３のＮ型トランジスタのドレイン端子の接続点の電位を示す信号を前記ラッチ部への前記内部クロック信号として出力する、ラッチ回路。
【請求項２】
０または１の入力データ信号を保持し、保持された前記入力データ信号を出力データ信号として出力するラッチ回路に接続されるクロック制御回路において、
前記入力データ信号およびクロック信号が入力され、入力された前記入力データ信号と前記ラッチ回路から出力された前記出力データ信号とを比較し、両者が０で一致することが検出された場合に、入力された前記クロック信号が反転された内部クロック信号が前記ラッチ回路へ伝搬することを抑止するクロック伝搬抑止部を有し、
前記クロック伝搬抑止部は、
ソース端子が高電位側電源端子に接続され、反転された前記入力データ信号がゲート端子に入力される第１のＰ型トランジスタと、
ソース端子が前記高電位側電源端子に接続され、反転された前記出力データ信号がゲート端子に入力される第２のＰ型トランジスタと、
ソース端子が前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタのドレイン端子に接続され、前記クロック信号がゲート端子に入力される第３のＰ型トランジスタと、
ソース端子が低電位側電源端子に接続され、前記クロック信号がゲート端子に入力され、ドレイン端子が前記第３のＰ型トランジスタのドレイン端子に接続された第１のＮ型トランジスタと、
ソース端子が前記低電位側電源端子に接続され、反転された前記出力データがゲート端子に入力される第２のＮ型トランジスタと、
ソース端子が前記第２のＮ型トランジスタのドレイン端子に接続され、反転された入力データ信号がゲート端子に入力される第３のＮ型トランジスタと、
を含み、
前記第１のＮ型トランジスタのドレイン端子と前記第３のＮ型トランジスタのドレイン端子の接続点の電位を示す信号を前記ラッチ回路への前記内部クロック信号として出力することを特徴とするクロック制御回路。
【請求項３】
０または１の入力データ信号を保持し、保持された前記入力データ信号を出力データ信号として出力するラッチ部と、
前記入力データ信号およびクロック信号が入力され、入力された前記入力データ信号と前記ラッチ部から出力された前記出力データ信号とが共に１で一致することを検出した場合に、入力された前記クロック信号が反転された内部クロック信号が前記ラッチ部へ伝搬することを抑止するクロック伝搬抑止部と、
を含み、
前記クロック伝搬抑制部は、
ソース端子が高電位側電源端子に接続され、前記入力データ信号がゲート端子に入力される第１のＰ型トランジスタと、
ソース端子が前記高電位側電源端子に接続され、前記出力データ信号がゲート端子に入力される第２のＰ型トランジスタと、
ソース端子が前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタのドレイン端子に接続され、前記クロック信号がゲート端子に入力される第３のＰ型トランジスタと、
ソース端子が低電位側電源端子に接続され、前記クロック信号がゲート端子に入力され、ドレイン端子が前記第３のＰ型トランジスタのドレイン端子に接続された第１のＮ型トランジスタと、
ソース端子が前記低電位側電源端子に接続され、前記出力データがゲート端子に入力される第２のＮ型トランジスタと、
ソース端子が前記第２のＮ型トランジスタのドレイン端子に接続され、入力データ信号がゲート端子に入力される第３のＮ型トランジスタと、
を含み、
前記第１のＮ型トランジスタのドレイン端子と前記第３のＮ型トランジスタのドレイン端子の接続点の電位を示す信号を前記ラッチ部への前記内部クロック信号として出力する、ラッチ回路。
【請求項４】
０または１の入力データを保持し、保持された前記入力データ信号を出力データ信号として出力するラッチ回路に接続されるクロック制御回路において、
前記入力データ信号およびクロック信号が入力され、入力された前記入力データ信号と前記ラッチ回路から出力された前記出力データ信号とを比較し、両者が１で一致することが検出された場合に、入力された前記クロック信号が反転された内部クロック信号が前記ラッチ回路に伝搬するのを抑止するクロック伝搬抑止部を有し、
前記クロック伝搬抑止部は、
ソース端子が高電位側電源端子に接続され、前記入力データ信号がゲート端子に入力される第１のＰ型トランジスタと、
ソース端子が前記高電位側電源端子に接続され、前記出力データ信号がゲート端子に入力される第２のＰ型トランジスタと、
ソース端子が前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタのドレイン端子に接続され、前記クロック信号がゲート端子に入力される第３のＰ型トランジスタと、
ソース端子が低電位側電源端子に接続され、前記クロック信号がゲート端子に入力され、ドレイン端子が前記第３のＰ型トランジスタのドレイン端子に接続された第１のＮ型トランジスタと、
ソース端子が前記低電位側電源端子に接続され、前記出力データがゲート端子に入力される第２のＮ型トランジスタと、
ソース端子が前記第２のＮ型トランジスタのドレイン端子に接続され、入力データ信号がゲート端子に入力される第３のＮ型トランジスタと、
を含み、
前記第１のＮ型トランジスタのドレイン端子と前記第３のＮ型トランジスタのドレイン端子の接続点の電位を示す信号を前記ラッチ回路への前記内部クロック信号として出力することを特徴とするクロック制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ回路及びクロック制御回路に関する。
【背景技術】
【０００２】
従来、電子回路の電力消費を低減するために、使用しないラッチ回路のクロックゲーティングなどを行っていた。クロックゲーティング（ｃｌｏｃｋ  ｇａｔｉｎｇ）とは、予め入力が変化しないとわかっている場合に、その部分へのクロック供給を停止することである。しかし、使用するラッチ回路においてはクロック供給を停止することはできず、電力消費を低減することはできなかった。【０００３】
そこでラッチ回路の入出力のデータ信号を比較し、一致した場合に、入力されたクロックのラッチ回路の内部への伝搬を抑止することが行われるようになった。このように、内部へのクロック伝搬を抑止する機能を備えるラッチ回路の一例を図１に示す。【０００４】
図１に示すラッチ回路１０は、データ入力端子１１、データ出力端子１２、反転クロックを入力するクロック入力端子１３、およびラッチ内のクロック伝搬を抑止する制御信号を入力するＩＨ（Ｉｎｈｉｂｉｔ）ピン１４を備えている。以下、図１に示す、ＩＨピンを備えるラッチ回路をＩＨラッチ回路１０と記す。【０００５】
図２に、図１の回路のブロック図を示す。クロック入力端子１３とＩＨピン１４はクロック内部伝搬抑止部２１に接続されており、クロック内部伝搬抑止部２１によりクロックの伝搬制御が行われた内部クロック信号ＸＣＬＫがラッチ部２２に入力される。ラッチ部２２は入力される値を保持して出力するもので、内部クロック信号ＸＣＬＫとデータ入力端子１１からのデータ信号を入力とし、データ出力端子１２にデータ信号を出力する。【０００６】
図３に、図１、図２に示したＩＨラッチ回路１０の詳細な構成例を示す。この回路は、ＰチャネルＭＯＳＦＥＴ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８及びＮチャネルＭＯＳＦＥＴ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ） Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８を備える。以下では、ＰチャネルＭＯＳＦＥＴをＰＭＯＳトランジスタ、ＮチャネルＭＯＳＦＥＴをＮＭＯＳトランジスタと記す。【０００７】
ＰＭＯＳトランジスタＰ１のソース端子は高電位側電源端子（ＶＤＤ）に接続され、ゲート端子はＩＨピン１４に接続されている。ＰＭＯＳトランジスタＰ２のソース端子は、ＰＭＯＳトランジスタＰ１のドレイン端子に接続され、ゲート端子はクロック入力端子１３に接続されている。ＮＭＯＳトランジスタＮ１のソース端子は低電位側電源端子（ＶＳＳ）に接続され、ゲート端子はクロック入力端子１３に接続され、ドレイン端子はＰＭＯＳトランジスタＰ２のドレイン端子に接続されている。ＮＭＯＳトランジスタＮ２のソース端子は低電位側電源端子に接続され、ゲート端子はＩＨピン１４に接続され、ドレイン端子はＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ１のドレイン端子に接続されている。【０００８】
ＰＭＯＳトランジスタＰ１，Ｐ２，およびＮＭＯＳトランジスタＮ１，Ｎ２により構成される部分（図３の点線で囲んだ部分）は、図２のクロック内部伝搬抑止部２１に対応する。つまりこの部分によりクロック信号の内部伝搬が制御される。クロック信号の内部伝搬を抑止する制御信号（以下、ＩＨ信号と記す）がハイレベル(以下、Ｈと記す)のとき、ＰＭＯＳトランジスタＰ１はＯＦＦ、ＮＭＯＳトランジスタＮ２はＯＮとなり、内部クロック信号ＸＣＬＫは常にローレベル(以下、Ｌと記す)となる。つまり、ＩＨ信号がＨのとき、クロック入力端子１３からのクロック信号の伝搬は抑止される。一方、ＩＨ信号がＬで、クロック入力端子１３から入力される反転クロックがＬならば、ＰＭＯＳトランジスタＰ１およびＰ２がＯＮとなり、ＮＭＯＳトランジスタＮ１，Ｎ２がＯＦＦとなりＸＣＬＫはＨとなる。また、ＩＨ信号がＨで、クロック入力端子１３から入力される反転クロックがＨならばＰＭＯＳトランジスタＰ１およびＰ２がＯＦＦとなり、ＮＭＯＳトランジスタＮ１，Ｎ２がＯＮとなりＸＣＬＫはＬとなる。このようにＩＨ信号がＬのとき、クロック入力端子１３から入力される反転クロックの反転結果（信号）が内部クロック信号ＸＣＬＫとしてラッチ部２２に伝搬する。  【０００９】
また、図２のラッチ部２２に対応する部分について以下に説明する。
ＰＭＯＳトランジスタＰ３のソース端子は高電位側電源端子に接続され、ゲート端子には内部クロック信号ＸＣＬＫが入力される。ＮＭＯＳトランジスタＮ３のソース端子は低電位側電源端子に接続され、ゲート端子には内部クロック信号ＸＣＬＫが入力され、ドレイン端子はＰＭＯＳトランジスタＰ３のドレイン端子に接続される。ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３はインバータ（否定回路）を構成している。【００１０】
ＰＭＯＳトランジスタＰ４のソース端子は高電位側電源端子に接続され、ゲート端子はデータ入力端子１１に接続されている。ＮＭＯＳトランジスタＮ４のソース端子は低電位側電源端子に接続され、ゲート端子はデータ入力端子１１に接続され、ドレイン端子はＰＭＯＳトランジスタＰ４のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４はインバータを構成している。【００１１】
ＰＭＯＳトランジスタＰ５のソース端子はＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ４のドレイン端子に接続され、ゲート端子はＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３のドレイン端子に接続されている。ＮＭＯＳトランジスタＮ５のソース端子はＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ４のドレイン端子に接続され、ゲート端子には内部クロック信号ＸＣＬＫが入力される。それぞれパストランジスタである、ＰＭＯＳトランジスタＰ５およびＮＭＯＳトランジスタＮ５はトランスファーゲート２０を構成しており、ＰＭＯＳトランジスタＰ５のゲート端子がＬ、ＮＭＯＳトランジスタＮ５のゲート端子がＨになったときデータ入力端子１２から入力される入力データ信号が反転された信号をデータ信号ＰＣＭ１として出力する。【００１２】
ＰＭＯＳトランジスタＰ６のソース端子は高電位側電源端子に接続され、ゲート端子にはＰＣＭ１が入力される。ＮＭＯＳトランジスタＮ６のソース端子は低電位側電源端子に接続され、ゲート端子にはＰＣＭ１が入力され、ドレイン端子はＰＭＯＳトランジスタＰ６のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ６およびＮＭＯＳトランジスタＮ６はインバータを構成しており、データ信号ＰＣＭ１を反転してデータ信号ＰＡＭ１を出力する。【００１３】
ＰＭＯＳトランジスタＰ７のソース端子は高電位側電源端子に接続され、ゲート端子にはデータ信号ＰＡＭ１が入力される。ＮＭＯＳトランジスタＮ７のソース端子は低電位側電源端子に接続され、ゲート端子にはデータ信号ＰＡＭ１が入力され、ドレイン端子はＰＭＯＳトランジスタＰ７のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ７およびＮＭＯＳトランジスタＮ７はインバータを構成しており、データ信号ＰＡＭ１を反転してデータ信号ＰＣＭ１を出力する。【００１４】
ＰＭＯＳトランジスタＰ６，Ｐ７，ＮＭＯＳトランジスタＮ６，Ｎ７で構成される２つのインバータ回路によるループ部分はラッチデータを保持する機能をする部分である。
ＰＭＯＳトランジスタＰ８のソース端子は高電位側電源端子に接続され、ゲート端子にはデータ信号ＰＣＭ１が入力される。ＮＭＯＳトランジスタＮ８のソース端子は低電位側電源端子に接続され、ゲート端子にはデータ信号ＰＣＭ１が入力され、ドレイン端子はＰＭＯＳトランジスタＰ８のドレイン端子に接続される。ＰＭＯＳトランジスタＰ８とＮＭＯＳトランジスタＮ８はインバータを構成し、データ信号ＰＣＭ１を反転してデータ出力端子１２に出力する。【００１５】
ＰＭＯＳトランジスタＰ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８およびＮＭＯＳトランジスタＮ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７で構成される部分は図２のラッチ部２２に対応する。
図１〜図３に示したようなＩＨラッチ回路１０において、入出力データ信号を比較し、その結果をＩＨピン１４に制御信号として入力する必要があるが、この際の比較には、ＥＮＯＲ回路（Ｅｘｃｌｕｓｉｖｅ−ＮＯＲ, 排他的否定論理和回路）やＥＯＲ回路（Ｅｘｃｌｕｓｉｖｅ−ＯＲ、排他的論理和回路）が用いられている。入出力データ信号比較にＥＮＯＲ回路４１を用いた場合の例を図４に示す。【００１６】
図４に示すように、図１に示したＩＨラッチ回路１０のデータ入力端子１１から入力されたデータ信号と、データ出力端子１２に出力されるデータ信号をＥＮＯＲ回路４１に入力し比較を行う。そして、データ比較の結果が、ＩＨピン１４に向けて出力される。ＥＮＯＲ回路４１は、入力される二つの信号のうち、双方が同じであればＨを出力し、異なればＬを出力する。つまり、入出力データ信号が同じであればＩＨピン１４にはＨが入力され、入出力データ信号が異なればＩＨピン１４にはＬが入力される。これにより、入出力データ信号が同じであればＩＨラッチ回路１０のクロックの内部伝搬は抑止され、入出力データ信号が異なればＩＨラッチ回路１０内でクロックが伝搬する。【００１７】
図５にＩＨピン１４をＬにクリップ（プルダウン）（低電位側電源端子に接続）した場合、すなわちＩＨピンがない状態と同意のタイミングチャートを示す。また、図６に図４に示した回路のように、ＩＨラッチ回路１０の入出力データ信号をＥＮＯＲ回路４１に入力した結果をＩＨピン14に入力した場合のタイミングチャートを示す。【００１８】
ＩＨピン１４がＬにクリップされている場合、ＩＨラッチ回路１０内部のクロック伝搬は制御されないため、図５のタイミングチャートのように内部クロック信号ＸＣＬＫは、クロック入力端子１３に入力される信号の反転信号となる。一方、ＩＨピン１４がＥＮＯＲ回路４１の出力に接続されている場合、ＩＨラッチ回路１０内部のクロック伝搬は、ＩＨラッチ回路１０の入出力データ信号が一致するか否かによって制御される。図６のタイミングチャートのように、入力データ信号Ｄと出力データ信号ＭがＬの場合（タイミング１の場合）、および、入力データ信号Ｄと出力データ信号ＭがＨの場合（タイミング３の場合）、ＥＮＯＲ回路４１からの出力信号であるＩＨ１はＨとなる。これによりＩＨラッチ回路１０内の内部クロック信号ＸＣＬＫはＬとなっている。このように図４に示した回路では、入出力データ信号が一致する場合にクロック信号の内部伝搬を抑止することができるため、ＩＨラッチ回路１０の電力消費を低減することが可能となっている。【００１９】
しかしながら、入出力データ信号を比較するためのＥＮＯＲ回路４１は、図７に示すように、最低でも１０個のトランジスタを必要とする。回路を構成するためのトランジスタが多くなってしまうという問題がある。また、図７に示すように、入力端子Ａ２から入力される入力データ信号は、ＰＭＯＳトランジスタＰ７1とＮＭＯＳトランジスタＮ７1の二つを駆動すればよいが、入力端子Ａ１から入力される入力データ信号はＰＭＯＳトランジスタＰ７４，Ｐ７５，ＮＭＯＳトランジスタＮ７３，Ｎ７４の４つのトランジスタを駆動しなければならない。このように入力データ信号が駆動する入力容量（ファン・イン容量）が、通常の回路の二倍程度となっており、この部分の電力消費が増えてしまうという問題がある。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開平１０−２９０１４３号公報
【特許文献２】特開平４−８６１１６号公報
【特許文献３】特開平１１−３４０７９５号公報
【特許文献４】特開２０００−７７９８３号公報
【特許文献５】特開２００６−２２９７４５号公報
【特許文献６】特開平９−２１４２９７号公報
【発明の概要】
【００２１】
そこで、本発明はラッチ回路における内部クロック伝搬を制御する部分の回路を簡素化し、サイズの増大を抑えつつ、電力消費を低減できるラッチ回路を提供することを目的とする。
【００２２】
開示のラッチ回路の一態様によれば、ラッチ部とデータ一致検出部とクロック伝搬抑止部とを備える。ラッチ部は入力されるデータを保持して出力する。データ一致検出部は、前記ラッチ部に入力される入力データと該ラッチ部から出力される出力データを比較し、両者がＬ（０）で一致するか、または、両者がＨ（１） で一致するか、のいずれかのみを検出する。クロック伝搬抑止部は、前記データ一致検出部により前記入力データと出力データの両者がＬ（０）で一致するか、または前記両者がＨ（１）で一致するか、のいずれかのデータ一致が検出された場合に、外部から入力されるクロック信号が前記ラッチ手段に伝搬するのを抑止する。
【００２３】
上記一態様によれば、従来ＥＯＲ回路、ＥＮＯＲ回路で構成されていたデータ一致検出手段を否定論理和（ＮＯＲ）回路または論理積（ＡＮＤ）回路で構成することにより、回路を構成するトランジスタの数を最小限に抑えることが可能である。これにより電力消費を低減することが可能である。
【００２４】
開示のラッチ回路の一態様によれば、ラッチ部とデータ一致検出およびクロック伝搬抑止  部とを備える。ラッチ部は、入力される値を保持して出力する。データ一致検出およびクロック伝搬抑止部は、前記ラッチ部に入力される入力データと該ラッチ部から出力される出力データを比較し、両者がＬ（０）で一致することが検出された場合のみ外部から入力されるクロック信号が前記ラッチ部に伝搬するのを抑止するか、または両者がＨ（１） で一致することが検出された場合のみ外部から入力されるクロック信号が前記ラッチ部に伝搬するのを抑止する。
【００２５】
上記一態様によれば、データ一致検出およびクロック伝搬抑止部の回路構成を最適化することが可能で、回路を構成するトランジスタの数を抑えることができる。これにより電力消費を低減することが可能である。
【図面の簡単な説明】
【００２６】
【図１】ＩＨピンを備えるＩＨラッチ回路を示す図である。
【図２】ＩＨラッチ回路のブロック図を示す図である。
【図３】ＩＨラッチ回路の構成例を示す図である。
【図４】ＩＨラッチ回路とＥＮＯＲ回路からなる回路を示す図である。
【図５】ＩＨピンをLクリップした場合のＩＨラッチ回路のタイミングチャートを示す図である。
【図６】ＩＨピンにＥＮＯＲ回路からの出力を入力した場合のＩＨラッチ回路のタイミングチャートを示す図である。
【図７】ＥＮＯＲ回路の構成例を示す図である。
【図８】本発明の実施の形態１のブロック図である。
【図９】図８のクロック内部伝搬抑止部８２とラッチ部８３の回路例を示す図である。
【図１０】回路例１を示す図である。
【図１１】回路例１のタイミングチャートを示す図である。
【図１２】ＮＯＲ回路の詳細な構成例を示す図である。
【図１３】回路例２を示す図である。
【図１４】回路例２のタイミングチャートを示す図である。
【図１５】ＡＮＤ回路の詳細な構成例を示す図である。
【図１６】本発明の実施の形態２のブロック図である。
【図１７】回路例３を示す図である。
【図１８】回路例３の詳細な構成例を示す図である。
【図１９】回路例４を示す図である。
【図２０】回路例４の詳細な構成例を示す図である。
【図２１】回路例１〜回路例４およびＥＮＯＲ回路を用いたものについて各動作パターンで測定した電力をまとめた表である。
【図２２】図２０の測定結果から平均電力等を求めたものを示す図である。
【図２３】回路例１〜回路例４およびＥＮＯＲ回路を用いたものについて各動作パターンで測定したリーク電力をまとめた表を示す図である。
【発明を実施するための形態】
【００２７】
以下図面を参照して、ラッチ回路及びクロック制御回路の実施の形態について説明する。まず、図８〜図１５を参照して実施の形態１について説明し、図１６〜図２０を参照して実施の形態２について説明する。そして最後に図２１、図２２、図２３を参照して、以下に開示する回路例における電力消費について考察する。
【００２８】
実施の形態１
図８に、実施の形態１のラッチ回路およびクロック制御回路のブロック図を示す。
実施の形態１のラッチ回路は、データ一致検出部８１、クロック内部伝搬抑止部８２、ラッチ部８３を有する構成である。また、クロック制御回路はクロック内部伝搬抑止部８２を有する構成である。
【００２９】
クロック内部伝搬抑止部８２およびラッチ部８３は、図２のクロック内部伝搬抑止部２１、ラッチ部２２とそれぞれ同等の動作をする。すなわち、クロック内部伝搬抑止部８２はデータ一致検出部８１の出力結果に応じてクロックの伝搬を制御し、ラッチ部８３は入力される値を保持して出力する。
【００３０】
図９に、クロック内部伝搬抑止部８２とラッチ部８３の回路構成例を示す。
この回路はＰＭＯＳトランジスタＰ２０１，Ｐ２０２，Ｐ２０３，Ｐ２０４，Ｐ２０５，Ｐ２０６，Ｐ２０７，Ｐ２０８及びＮＭＯＳトランジスタＮ２０１，Ｎ２０２，Ｎ２０３，Ｎ２０４，Ｎ２０５，Ｎ２０６，Ｎ２０７，Ｎ２０８を備える。
【００３１】
ＰＭＯＳトランジスタＰ２０１のソース端子は高電位側電源端子に接続され、ゲート端子はＩＨピン８７に接続されている。ＰＭＯＳトランジスタＰ２０２のソース端子は、ＰＭＯＳトランジスタＰ２０１のドレイン端子に接続され、ゲート端子はクロック入力端子８４に接続されている。ＮＭＯＳトランジスタＮ２０１のソース端子は低電位側電源端子に接続され、ゲート端子はクロック入力端子８４に接続され、ドレイン端子はＰＭＯＳトランジスタＰ２０２のドレイン端子に接続されている。ＮＭＯＳトランジスタＮ２０２のソース端子は低電位側電源端子に接続され、ゲート端子はＩＨピン８７に接続され、ドレイン端子はＰＭＯＳトランジスタＰ２０２およびＮＭＯＳトランジスタＮ２０１のドレイン端子に接続されている。
【００３２】
ＰＭＯＳトランジスタＰ２０１，Ｐ２０２，およびＮＭＯＳトランジスタＮ２０１，Ｎ２０２により構成される部分（図９の点線で囲んだ部分）は、図８のクロック内部伝搬抑止部８２に対応する。つまりこの部分によりクロック信号の内部伝搬が制御される。クロック信号の内部伝搬を抑止する制御信号であるＩＨ信号が、Ｈのとき、ＰＭＯＳトランジスタＰ２０１はＯＦＦ、ＮＭＯＳトランジスタＮ２０２はＯＮとなり、内部クロック信号ＸＣＬＫは常にＬとなる。つまり、ＩＨ信号がＨのとき、クロック入力端子８４からのクロック信号の伝搬は抑止される。一方、ＩＨ信号がＬで、クロック入力端子８４から入力される反転クロックがＬならば、ＰＭＯＳトランジスタＰ２０１およびＰ２０２がＯＮとなり、ＮＭＯＳトランジスタＮ２０１，Ｎ２０２がＯＦＦとなりＸＣＬＫはＨとなる。また、ＩＨ信号がＨで、クロック入力端子８４から入力される反転クロックがＨならばＰＭＯＳトランジスタＰ２０１およびＰ２０２がＯＦＦとなり、ＮＭＯＳトランジスタＮ２０１，Ｎ２０２がＯＮとなりＸＣＬＫはＬとなる。このようにＩＨ信号がＬのとき、クロック入力端子８４から入力される反転クロックの反転結果（信号）が内部クロック信号ＸＣＬＫとしてラッチ部８３に伝搬する。  
【００３３】
また、図８のラッチ部８３に対応する部分について以下に説明する。
ＰＭＯＳトランジスタＰ２０３のソース端子は高電位側電源端子に接続され、ゲート端子には内部クロック信号ＸＣＬＫが入力される。ＮＭＯＳトランジスタＮ２０３のソース端子は低電位側電源端子に接続され、ゲート端子には内部クロック信号ＸＣＬＫが入力され、ドレイン端子はＰＭＯＳトランジスタＰ２０３のドレイン端子に接続される。ＰＭＯＳトランジスタＰ２０３とＮＭＯＳトランジスタＮ２０３はインバータを構成している。
【００３４】
ＰＭＯＳトランジスタＰ２０４のソース端子は高電位側電源端子に接続され、ゲート端子はデータ入力端子８５に接続されている。ＮＭＯＳトランジスタＮ２０４のソース端子は低電位側電源端子に接続され、ゲート端子はデータ入力端子８５に接続され、ドレイン端子はＰＭＯＳトランジスタＰ２０４のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ２０４とＮＭＯＳトランジスタＮ２０４はインバータを構成している。
【００３５】
ＰＭＯＳトランジスタＰ２０５のソース端子はＰＭＯＳトランジスタＰ２０４およびＮＭＯＳトランジスタＮ２０４のドレイン端子に接続され、ゲート端子はＰＭＯＳトランジスタＰ２０３およびＮＭＯＳトランジスタＮ２０３のドレイン端子に接続されている。ＮＭＯＳトランジスタＮ２０５のソース端子はＰＭＯＳトランジスタＰ２０４およびＮＭＯＳトランジスタＮ２０４のドレイン端子に接続され、ゲート端子には内部クロック信号ＸＣＬＫが入力される。それぞれパストランジスタである、ＰＭＯＳトランジスタＰ２０５およびＮＭＯＳトランジスタＮ２０５はトランスファーゲート２００を構成しており、ＰＭＯＳトランジスタＰ２０５のゲート端子がＬ、ＮＭＯＳトランジスタＮ２０５のゲート端子がＨになったときデータ入力端子８５から入力される入力データ信号が反転された信号をデータ信号ＰＣＭ１として出力する。
【００３６】
ＰＭＯＳトランジスタＰ２０６のソース端子は高電位側電源端子に接続され、ゲート端子にはＰＣＭ１が入力される。ＮＭＯＳトランジスタＮ２０６のソース端子は低電位側電源端子に接続され、ゲート端子にはＰＣＭ１が入力され、ドレイン端子はＰＭＯＳトランジスタＰ２０６のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ２０６およびＮＭＯＳトランジスタＮ２０６はインバータを構成しており、データ信号ＰＣＭ１を反転してデータ信号ＰＡＭ１を出力する。
【００３７】
ＰＭＯＳトランジスタＰ２０７のソース端子は高電位側電源端子に接続され、ゲート端子にはデータ信号ＰＡＭ１が入力される。ＮＭＯＳトランジスタＮ２０７のソース端子は低電位側電源端子に接続され、ゲート端子にはデータ信号ＰＡＭ１が入力され、ドレイン端子はＰＭＯＳトランジスタＰ２０７のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ２０７およびＮＭＯＳトランジスタＮ２０７はインバータを構成しており、データ信号ＰＡＭ１を反転してデータ信号ＰＣＭ１を出力する。
【００３８】
ＰＭＯＳトランジスタＰ２０６，Ｐ２０７，ＮＭＯＳトランジスタＮ２０６，Ｎ２０７で構成される２つのインバータ回路によるループ部分はラッチデータを保持する機能をする部分である。
【００３９】
ＰＭＯＳトランジスタＰ２０８のソース端子は高電位側電源端子に接続され、ゲート端子にはデータ信号ＰＣＭ１が入力される。ＮＭＯＳトランジスタＮ２０８のソース端子は低電位側電源端子に接続され、ゲート端子にはデータ信号ＰＣＭ１が入力され、ドレイン端子はＰＭＯＳトランジスタＰ２０８のドレイン端子に接続される。ＰＭＯＳトランジスタＰ２０８とＮＭＯＳトランジスタＮ２０８はインバータを構成し、データ信号ＰＣＭ１を反転してデータ出力端子８６に出力する。
【００４０】
ＰＭＯＳトランジスタＰ２０３，Ｐ２０４，Ｐ２０５，Ｐ２０６，Ｐ２０７，Ｐ２０８およびＮＭＯＳトランジスタＮ２０３，Ｎ２０４，Ｎ２０５，Ｎ２０６，Ｎ２０７で構成される部分は図８のラッチ部８３に対応する。
【００４１】
図８の説明に戻る。データ一致検出部８１には、データ入力端子８５から入力データが入力されるとともにデータ出力端子８６から出力データ信号が入力され、ラッチ回路内のクロック伝搬を制御するＩＨ信号をクロック内部伝搬抑止部８２に向けて出力する。クロック内部伝搬抑止部８２は、ＩＨ信号と、クロック入力端子８４からの信号を入力とし、内部クロック信号ＸＣＬＫをラッチ部８３に出力する。
【００４２】
データ一致検出部８１は、入力データ信号と出力データ信号を比較し、両者がＬで一致する、または、両者がＨで一致するかのいずれかの場合にＩＨ信号をＨで出力する。
このように、本実施の形態１は、従来図４に示したように、ラッチ部の入出力データをＥＮＯＲ回路で比較していたが、該ＥＮＯＲ回路部分をデータ一致検出部８１として置き換えるものである。
【００４３】
実施の形態１の回路例を図１０（回路例１）、図１３（回路例２）に示す。
回路例１
まず、回路例１について説明する。
回路例１は、図１０に示すように、ＩＨラッチ回路１０（図１におけると同じ）のデータ入力端子９２に入力される入力データ信号Ｄと、データ出力端子９３に出力される出力データ信号ＭをＮＯＲ（否定的論理和）回路９１に入力して比較を行う。そして、データ比較の結果（つまり、ＩＨ２）がＩＨピン９４に向けて出力される。ＮＯＲ回路９１は、入力される二つの信号のうち、双方がＬで一致すればＩＨ２信号としてＨを出力する。つまり、ラッチされているデータがＬ（つまり、０)で、入力データがＬ（つまり、０)の場合にのみ、ＩＨラッチ回路１０内の内部クロックＸＣＬＫが停止する。
【００４４】
図１１に回路例１のタイミングチャートを示す。入力データ信号Ｄと出力データ信号ＭがＬの場合（タイミング１の場合）、ＮＯＲ回路９１からの出力信号であるＩＨ２はＨとなる。これによりＩＨラッチ回路１０内の内部クロック信号ＸＣＬＫはＬとなる。このように、回路例１では入出力データ信号がＬ（つまり、０）で一致する場合にクロック信号の内部伝搬を抑止することができる。
【００４５】
図１２にＮＯＲ回路９１の詳細な回路例を示す。図１２に示すように、ＮＯＲ回路は４個のトランジスタで構成することができる。ＥＮＯＲ回路でラッチ回路の入出力データ比較回路を構成した場合よりも６個のトランジスタを節約することができる。また、入力端子Ａ１から入力される入力データ信号は、ＰＭＯＳトランジスタＰ１１２とＮＭＯＳトランジスタＮ１１１の２個のトランジスタを駆動すればよく、また入力端子Ａ２から入力される入力データ信号はＰＭＯＳとランジスタＰ１１１とＮＭＯＳトランジスタＮ１１２の２個のトランジスタを駆動すればよい。すなわち、ＥＮＯＲ回路の入力容量（ファン・イン容量）よりも小さい。
【００４６】
回路例２
次に、図１３を参照して回路例２について説明する。
回路例２は、ＩＨラッチ回路１０（図１におけると同じ）のデータ入力端子１２２に入力される入力データ信号Ｄと、データ出力端子１２３に出力される出力データ信号ＭをＡＮＤ（論理積）回路１２１に入力して比較を行う。そして、データ比較の結果（つまり、ＩＨ３)がＩＨピン１２４に向けて出力される。ＡＮＤ回路１２１は、入力される二つの信号のうち、双方がＨで一致すればＨを出力する。つまり、ラッチされているデータがＨ（つまり、１）で、入力データがＨ（つまり、１）の場合にのみ内部クロックＸＣＬＫが停止する。
【００４７】
図１４に回路例２のタイミングチャートを示す。入力データ信号Ｄと出力データ信号ＭがＨの場合（タイミング３の場合）ＡＮＤ回路１２１からの出力信号であるＩＨ３はＨとなる。これにより、ＩＨラッチ回路１０内の内部クロック信号ＸＣＬＫはＬとなる。このように、回路例２では入出力データ信号がＨ（つまり、１）で一致する場合にクロック信号の内部伝搬を抑止することができる。
【００４８】
図１５にＡＮＤ回路１２１の詳細な回路例を示す。図１５に示すように、ＡＮＤ回路は６個のトランジスタで構成することができる。ＥＮＯＲ回路でラッチ回路の入出力データ比較回路を構成した場合よりも４個のトランジスタを節約することができる。また、入力端子Ａ１から入力される入力データ信号は、ＰＭＯＳトランジスタＰ１４２とＮＭＯＳトランジスタＮ１４１の２個のトランジスタを駆動すればよく、また入力端子Ａ２から入力される入力データ信号は、ＰＭＯＳトランジスタＰ１４１とＮＭＯＳトランジスタＮ１４２の２個のトランジスタを駆動すればよい。すなわち、ＥＮＯＲ回路の入力容量（ファン・イン容量）よりも小さい。
【００４９】
以上のように、回路例１、回路例２を参照して実施の形態１について説明した。
実施の形態１は、従来ＥＮＯＲ回路で構成されていた入出力データの一致を検出する機能をＮＯＲ回路またはＡＮＤ回路を用いて構成するものである。すなわち、従来は入出力データがＬ（０）で一致する場合とＨ（１） で一致する場合の両方を検出したが、本実施の形態ではＬ（０） で一致する場合か、または、Ｈ（１） で一致する場合のいずれかのみを検出することになる。このように本実施の形態は、Ｌ（０） かＨ（１） のいずれかのデータの一致のみしか検出ができない。しかしデータ一致検出部８１をＮＯＲ回路またはＡＮＤ回路を用いて構成することにより、ラッチ回路の内部クロック伝搬を制御する部分の回路に必要なトランジスタ数を従来に比べて少なくすることが可能である。すなわち、ＮＯＲ回路の場合はラッチ回路の入力データと出力データがＬで一致する場合のみ内部クロックの伝搬を抑止することが可能で、ＡＮＤ回路の場合はラッチ回路の入力データと出力データがＨで一致する場合のみ内部クロックの伝搬を抑止することが可能である。ＥＮＯＲ回路をＮＯＲ回路またはＡＮＤ回路に置き換えることにより、回路を構成するトランジスタ数を低減する。尚、ＮＯＲ回路を用いるか、ＡＮＤ回路を用いるかについては、ラッチの値がＬ（０）となる可能性が高いか、Ｈ（１） となる可能性が高いかを考慮
して使用すれば電力消費の低減についても効果的に作用することとなる。電力消費についての考察は図２１、図２２、図２３を参照して後述する。
【００５０】
次に、実施の形態２について説明する。
実施の形態２
実施の形態２は、実施の形態１の回路と同等の効果をより少ないトランジスタで実現するものである。実施の形態２のラッチ回路およびクロック制御回路のブロック図を図１６に示す。
【００５１】
実施の形態２のラッチ回路は、データ一致検出およびクロック内部伝搬抑止部１５１、ラッチ部１５２を有する構成である。また、クロック制御回路は、クロック内部伝搬抑止部１５１を有する構成である。
【００５２】
データ一致検出およびクロック内部伝搬抑止部１５１には、データ入力端子１５４から入力データ信号が入力されるとともに、データ出力端子１５５から出力データ信号が入力され、さらにクロック入力端子１５３からクロック信号が入力される。データ一致検出およびクロック内部伝搬抑止部１５１は、入力データ信号と出力データ信号を比較し、両者がＬで一致する、または、両者がＨで一致するかのいずれかの場合のみ、内部クロック信号ＸＣＬＫを停止する。このように、データ一致検出およびクロック内部伝搬抑止部１５１は、内部クロック信号ＸＣＬＫをラッチ部１５２に出力する。尚、ラッチ部１５２は入力される値を保持して出力するもので、図８のラッチ部８３に対応する。よって、ラッチ部１５２の詳細な説明はここでは省略する。
【００５３】
実施の形態２の回路例を以下に示す。
回路例３
図１７に示す回路例３のラッチ回路１６０は、図１０に示したＮＯＲ回路を用いたラッチ回路と同等の効果を実現したものである。これをｌａｔｃｈ０回路と呼ぶことにする。
【００５４】
回路例３のラッチ回路１６０は、入力データ信号Ｄが入力されるデータ入力端子１６１、出力データ信号Ｍが出力されるデータ出力端子１６２と、反転クロック信号が入力されるクロック入力端子１６３を備える。
【００５５】
ラッチ回路１６０の詳細な回路例を図１８に示す。
この回路は、ＰＭＯＳトランジスタＰ１７１，Ｐ１７２，Ｐ１７３，Ｐ１７４，Ｐ１７５，Ｐ１７６，Ｐ１７７，Ｐ１７８，Ｐ１７９およびＮＭＯＳトランジスタＮ１７１，Ｎ１７２，Ｎ１７３，Ｎ１７４，Ｎ１７５，Ｎ１７６，Ｎ１７７，Ｎ１７８，Ｎ１７９を備える。
【００５６】
尚、図１８において、ＰＣＭ１からＰＭＯＳトランジスタＰ１７３，ＮＭＯＳトランジスタＮ１７３への配線は、ＰＣＭ１と同等の論理になるＭの後段にインバータをつけたところから配線してもよい。
【００５７】
図１８の点線で囲んだ以外のところは、ラッチ部１５２に対応し、図３で説明した、ＰＭＯＳトランジスタＰ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８およびＮＭＯＳトランジスタＮ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７で構成される部分に対応する。詳しくは次のようになる。
【００５８】
ＰＭＯＳトランジスタＰ１７５のソース端子は高電位側電源端子に接続され、ゲート端子には内部クロック信号ＸＣＬＫが入力される。ＮＭＯＳトランジスタＮ１７５のソース端子は低電位側電源端子に接続され、ゲート端子には内部クロック信号ＸＣＬＫが入力され、ドレイン端子はＰＭＯＳトランジスタＰ１７５のドレイン端子に接続される。ＰＭＯ
ＳトランジスタＰ１７５とＮＭＯＳトランジスタＮ１７５はインバータを構成している。
【００５９】
ＰＭＯＳトランジスタＰ１７４のソース端子は高電位側電源端子に接続され、ゲート端子はデータ入力端子１６１に接続されている。ＮＭＯＳトランジスタＮ１７4のソース端子は低電位側電源端子に接続され、ゲート端子はデータ入力端子１６１に接続されている。ＰＭＯＳトランジスタＰ１７４とＮＭＯＳトランジスタＮ１７４はインバータを構成している。
【００６０】
ＰＭＯＳトランジスタＰ１７６のソース端子はＰＭＯＳトランジスタＰ１７４およびＮＭＯＳトランジスタＮ１７４のドレイン端子に接続され、ゲート端子はＰＭＯＳトランジスタＰ１７５およびＮＭＯＳトランジスタＮ１７５のドレイン端子に接続されている。ＮＭＯＳトランジスタＮ１７６のソース端子はＰＭＯＳトランジスタＰ１７４およびＮＭＯＳトランジスタＮ１７４のドレイン端子に接続され、ゲート端子には内部クロック信号 ＸＣＬＫが入力される。ＰＭＯＳトランジスタＰ１７６およびＮＭＯＳトランジスタＮ１７６はトランスファーゲート端子を構成しており、ＰＭＯＳトランジスタＰ１７６のゲート端子がＬ、ＮＭＯＳトランジスタＮ１７６のゲート端子がＨになったときデータ入力端子１６１から入力される入力データ信号が反転された信号をデータ信号ＰＣＭ１として出力する。
【００６１】
ＰＭＯＳトランジスタＰ１７７のソース端子は高電位側電源端子に接続され、ゲート端子にはＰＣＭ１が入力される。ＮＭＯＳトランジスタＮ１７７のソース端子は低電位側電源端子に接続され、ゲート端子にはＰＣＭ１が入力され、ドレイン端子はＰＭＯＳトランジスタＰ１７７のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ１７７およびＮＭＯＳトランジスタＮ１７７はインバータを構成しており、データ信号ＰＣＭ１を反転してデータ信号ＰＡＭ１を出力する。
【００６２】
ＰＭＯＳトランジスタＰ１７８のソース端子は高電位側電源端子に接続され、ゲート端子にはデータ信号ＰＡＭ１が入力される。ＮＭＯＳトランジスタＮ１７８のソース端子は低電位側電源端子に接続され、ゲート端子にはデータ信号ＰＡＭ１が入力され、ドレイン端子はＰＭＯＳトランジスタＰ１７８のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ１７８およびＮＭＯＳトランジスタＮ１７８はインバータを構成しており、データ信号ＰＡＭ１を反転してデータ信号ＰＣＭ１を出力する。
【００６３】
ＰＭＯＳトランジスタＰ１７７, Ｐ１７８, ＮＭＯＳトランジスタＮ１７７, Ｎ１７８で構成される部分はラッチデータを保持する機能をする部分である。
ＰＭＯＳトランジスタＰ１７９のソース端子は高電位側電源端子に接続され、ゲート端子にはデータ信号ＰＣＭ１が入力される。ＮＭＯＳトランジスタＮ１７９のソース端子は低電位側電源端子に接続され、ゲート端子にはデータ信号ＰＣＭ１が入力され、ドレイン端子はＰＭＯＳトランジスタＰ１７９のドレイン端子に接続される。ＰＭＯＳトランジスタＰ１７９とＮＭＯＳトランジスタＮ１７９はインバータを構成し、データ信号ＰＣＭ１を反転してデータ出力端子１６２に出力する。
【００６４】
このようにＰＭＯＳトランジスタＰ１７４, Ｐ１７５, Ｐ１７６, Ｐ１７７, Ｐ１７８, Ｐ１７９およびＮＭＯＳトランジスタＮ１７４, Ｎ１７５, Ｎ１７６, Ｎ１７７, Ｎ１７８, Ｎ１７９で構成される部分は図３で説明したラッチ部に相当する。
尚、図１８の点線で囲んだ以外のところ、すなわちラッチ部の構成は別の構成のラッチでもよい。
【００６５】
図１８の点線で囲んだ部分は、データ一致検出およびクロック内部伝搬抑止部１５１に対応し、次のように動作する。
データ入力信号ＤがＬ，出力データ信号ＭがＬのとき、データ信号ＰＣＭ１はＨで、回路は次のように動作する。ＰＭＯＳトランジスタＰ１７４およびＮＭＯＳトランジスタＮ１７４から成るインバータにより、データ入力信号Ｄは反転する。これにより、ＮＭＯＳトランジスタＮ１７２はＯＮとなる。また、データ信号ＰＣＭ１はＨであることから、ＮＭＯＳトランジスタＮ１７３はＯＮとなる。これにより、クロック入力端子１６３から入力される信号がＬであってもＨであっても、ＸＣＬＫ信号はＬとなり、クロック伝搬が抑止されることになる。
【００６６】
データ入力信号ＤがＨ，出力データ信号ＭがＨのとき、データ信号ＰＣＭ１はＬで、ＰＭＯＳトランジスタＰ１７１，Ｐ１７３はＯＮ，ＮＭＯＳトランジスタＮ１７２，Ｎ１７３はＯＦＦとなる。これにより、クロック入力端子１６３から入力される反転クロック
0005423809.tif 000002
が、ＰＭＯＳトランジスタＰ１７２およびＮＭＯＳトランジスタＮ１７１から構成されるインバータにより反転されて、内部クロックＸＣＬＫとして出力される。
【００６７】
データ入力信号ＤがＨ，出力データ信号ＭがＬのとき、データ信号ＰＣＭ１はＨで、ＰＭＯＳトランジスタＰ１７１はＯＮ，ＰＭＯＳトランジスタＰ１７３はＯＦＦ，ＮＭＯＳトランジスタＮ１７２はＯＦＦ，ＮＭＯＳトランジスタＮ１７３はＯＮとなる。これにより、クロック入力端子１６３から入力される反転クロック
0005423809.tif 000003
が、ＰＭＯＳトランジスタＰ１７２およびＮＭＯＳトランジスタＮ１７１から構成されるインバータにより反転されて、内部クロックＸＣＬＫとして出力される。
【００６８】
データ入力信号ＤがＬ、出力データ信号ＭがＨのとき、データ信号ＰＣＭ１はＬで、ＰＭＯＳトランジスタＰ１７１はＯＦＦ，ＰＭＯＳトランジスタＰ１７３はＯＮ，ＮＭＯＳトランジスタＮ１７２はＯＮ，ＮＭＯＳトランジスタＮ１７３はＯＦＦとなる。これにより、クロック入力端子１６３から入力される反転クロックが、ＰＭＯＳトランジスタＰ１７２およびＮＭＯＳトランジスタＮ１７１から構成されるインバータにより反転されて、内部クロックＸＣＬＫとして出力される。
【００６９】
以上のことから、回路例３のラッチ回路１６０は、ＮＯＲ回路を用いたラッチ回路と同様に、入力データ信号Ｄおよび出力データ信号ＭがＬで一致するときラッチ部に内部クロックＸＣＬＫの伝搬を抑止するという同様の効果を備えることが明らかである。すなわち、回路例３のタイミングチャートは、図１１のＤ，Ｍ，ＸＣＬＫと同一になる。
【００７０】
また、回路例３のトランジスタ数を、回路例１（図１０）のトランジスタ数と比較すると次のようになる。回路例１のトランジスタの数は、ＮＯＲ回路９１部分に４個（図１２参照）、ＩＨラッチ回路１０部分に１６個（図３参照）で合計２０個必要である。回路例３のトランジスタ数は、図１８より１８個必要である。これにより、回路例３のトランジスタ数は回路例１のトランジスタ数より２個減っていることがわかる。
【００７１】
回路例４
次に、実施の形態２の回路例として、回路例４について説明する。
回路例４のラッチ回路１８０は、図１３に示したＡＮＤ回路を用いたラッチ回路と同等の効果を実現したものである。これをｌａｔｃｈ１回路と呼ぶことにする。
【００７２】
回路例４のラッチ回路１８０は、図１９に示すように、入力データ信号Ｄを入力するデータ入力端子１８１、出力データ信号Ｍが出力されるデータ出力端子１８２と、反転クロック信号が入力されるクロック入力端子１８３を備える。
【００７３】
ラッチ回路１８０の詳細な回路例を図２０に示す。
この回路は、ＰＭＯＳトランジスタＰ１９１，Ｐ１９２，Ｐ１９３，Ｐ１９４，Ｐ１９５，Ｐ１９６，Ｐ１９７，Ｐ１９８，Ｐ１９９およびＮＭＯＳトランジスタＮ１９１，Ｎ１９２，Ｎ１９３，Ｎ１９４，Ｎ１９５，Ｎ１９６，Ｎ１９７，Ｎ１９８，Ｎ１９９を備える。
【００７４】
尚、図２０において、ＰＡＭ１からＰＭＯＳトランジスタＰ１９３、ＮＭＯＳトランジスタＮ１９３へ行く配線は、ＰＡＭ１と同等の論理であるＭから配線してもよい。
図２０の点線で囲んだ以外のところは、ラッチ部１５２に対応し、図３で説明した、ＰＭＯＳトランジスタＰ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８およびＮＭＯＳトランジスタＮ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７で構成される部分に対応する。詳しくは次のようになる。
【００７５】
ＰＭＯＳトランジスタＰ１９５のソース端子は高電位側電源端子に接続され、ゲート端子には内部クロック信号ＸＣＬＫが入力される。ＮＭＯＳトランジスタＮ１９５のソース端子は低電位側電源端子に接続され、ゲート端子には内部クロック信号ＸＣＬＫが入力され、ドレイン端子はＰＭＯＳトランジスタＰ１９５のドレイン端子に接続される。ＰＭＯＳトランジスタＰ１９５とＮＭＯＳトランジスタＮ１９５はインバータを構成している。
【００７６】
ＰＭＯＳトランジスタＰ１９４のソース端子は高電位側電源端子に接続され、ゲート端子はデータ入力端子１６１に接続されている。ＮＭＯＳトランジスタＮ１９４のソース端子は低電位側電源端子に接続され、ゲート端子はデータ入力端子１８１に接続されている。ＰＭＯＳトランジスタＰ１９４とＮＭＯＳトランジスタＮ１９４はインバータを構成している。
【００７７】
ＰＭＯＳトランジスタＰ１９６のソース端子はＰＭＯＳトランジスタＰ１９４およびＮＭＯＳトランジスタＮ１９４のドレイン端子に接続され、ゲート端子はＰＭＯＳトランジスタＰ１９５およびＮＭＯＳトランジスタN195のドレイン端子に接続されている。ＮＭＯＳトランジスタＮ１９６のソース端子はＰＭＯＳトランジスタＰ１９４およびＮＭＯＳトランジスタＮ１９４のドレイン端子に接続され、ゲート端子には内部クロック信号 ＸＣＬＫが入力される。ＰＭＯＳトランジスタＰ１９６およびＮＭＯＳトランジスタＮ１９６はトランスファーゲート端子を構成しており、ＰＭＯＳトランジスタＰ１９６のゲート端子がＬ、ＮＭＯＳトランジスタＮ１９６のゲート端子がＨになったときデータ入力端子１８１から入力される入力データ信号が反転された信号をデータ信号ＰＣＭ１として出力する。
【００７８】
ＰＭＯＳトランジスタＰ１９７のソース端子は高電位側電源端子に接続され、ゲート端子にはＰＣＭ１が入力される。ＮＭＯＳトランジスタＮ１９７のソース端子は低電位側電源端子に接続され、ゲート端子にはＰＣＭ１が入力され、ドレイン端子はＰＭＯＳトランジスタＰ１９７のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ１９７およびＮＭＯＳトランジスタＮ１９７はインバータを構成しており、データ信号ＰＣＭ１を反転してデータ信号ＰＡＭ１を出力する。
【００７９】
ＰＭＯＳトランジスタＰ１９８のソース端子は高電位側電源端子に接続され、ゲート端子にはデータ信号ＰＡＭ１が入力される。ＮＭＯＳトランジスタＮ１９８のソース端子は低電位側電源端子に接続され、ゲート端子にはデータ信号ＰＡＭ１が入力され、ドレイン端子はＰＭＯＳトランジスタＰ１９８のドレイン端子に接続されている。ＰＭＯＳトラン
ジスタＰ１９８およびＮＭＯＳトランジスタＮ１９８はインバータを構成しており、データ信号ＰＡＭ１を反転してデータ信号ＰＣＭ１を出力する。
【００８０】
ＰＭＯＳトランジスタＰ１９７, Ｐ１９８, ＮＭＯＳトランジスタＮ１９７, Ｎ１９８で構成される部分はラッチデータを保持する機能をする部分である。
ＰＭＯＳトランジスタＰ１９９のソース端子は高電位側電源端子に接続され、ゲート端子にはデータ信号ＰＣＭ１が入力される。ＮＭＯＳトランジスタＮ１９９のソース端子は低電位側電源端子に接続され、ゲート端子にはデータ信号PCM1が入力され、ドレイン端子はＰＭＯＳトランジスタＰ１９９のドレイン端子に接続される。ＰＭＯＳトランジスタＰ１９９とＮＭＯＳトランジスタＮ１９９はインバータを構成し、データ信号ＰＣＭ１を反転してデータ出力端子１６２に出力する。
【００８１】
このようにＰＭＯＳトランジスタＰ１９４, Ｐ１９５, Ｐ１９６, Ｐ１９７, Ｐ１９８, Ｐ１９９およびＮＭＯＳトランジスタＮ１９４, Ｎ１９５, Ｎ１９６, Ｎ１９７, Ｎ１９８, Ｎ１９９で構成される部分は図３で説明したラッチ部に相当する。
尚、図２０の点線で囲んだ以外のところ、すなわちラッチ部の構成は別の構成のラッチでもよい。
【００８２】
図２０の点線で囲んだ部分は、データ一致検出およびクロック内部伝搬抑止部１５１に対応し、次のように動作する。
データ入力信号ＤがＨ，出力データ信号ＭがＨのとき、データ信号ＰＡＭ１はＨで、ＰＭＯＳトランジスタＰ１９１，Ｐ１９３はＯＦＦ，ＮＭＯＳトランジスタＮ１９２，Ｎ１９３はＯＮとなる。これにより、クロック入力端子１８３から入力される信号がＬであってもＨであっても、ＸＣＬＫ信号はＬとなり、クロック伝搬が抑止されることになる。
【００８３】
データ入力信号ＤがＬ出力データ信号ＭがＬのとき、データ信号ＰＡＭ１はＬで、ＰＭＯＳトランジスタＰ１９１，Ｐ１９３はＯＮ，ＮＭＯＳトランジスタＮ１９２，Ｎ１９３はＯＦＦとなる。これにより、クロック入力端子１８３から入力される反転クロック
0005423809.tif 000004
が、ＰＭＯＳトランジスタＰ１９２およびＮＭＯＳトランジスタＮ１９１から構成されるインバータにより反転されて、内部クロックＸＣＬＫとして出力される。
【００８４】
データ入力信号ＤがＨ，出力データ信号ＭがＬのとき、データ信号ＰＡＭ１はＬで、ＰＭＯＳトランジスタＰ１９１はＯＦＦ，ＰＭＯＳトランジスタＰ１９３はＯＮ，ＮＭＯＳトランジスタＮ１９２はＯＦＦ，ＮＭＯＳトランジスタＮ１９３はＯＮとなる。これにより、クロック入力端子１６３から入力される反転クロック
0005423809.tif 000005
が、ＰＭＯＳトランジスタＰ１７２およびＮＭＯＳトランジスタＮ１７１から構成されるインバータにより反転されて、内部クロックＸＣＬＫとして出力される。
【００８５】
データ入力信号ＤがＬ、出力データ信号ＭがＨのとき、データ信号ＰＡＭ１はＨで、ＰＭＯＳトランジスタＰ１９１はＯＮ，ＰＭＯＳトランジスタＰ１９３はＯＦＦ，ＮＭＯＳトランジスタＮ１９２はＯＦＦ，ＮＭＯＳトランジスタＮ１９３はＯＮとなる。これにより、クロック入力端子１６３から入力される反転クロックが、ＰＭＯＳトランジスタＰ１９２およびＮＭＯＳトランジスタＮ１９１から構成されるインバータにより反転されて、内部クロックＸＣＬＫとして出力される。
【００８６】
以上のことから、回路例４のラッチ回路１８０は、ＡＮＤ回路を用いたラッチ回路と同様に、入力データ信号Ｄおよび出力データ信号ＭがＨで一致するときラッチ部に内部クロックＸＣＬＫの伝搬を抑止するという同様の効果を備えることが明らかである。すなわち、回路例４のタイミングチャートは図１４のＤ，Ｍ，ＸＣＬＫと同一になる。
【００８７】
回路例４のトランジスタ数を、回路例２（図１３）のトランジスタ数と比較すると次のようになる。回路例２のトランジスタ数は、ＡＮＤ回路部分に６個（図１５参照）、ＩＨラッチ回路１０部分に１６個（図３参照）で合計２２個必要である。回路例４のトランジスタ数は図２０より１８個必要である。これにより、回路例４のトランジスタ数は回路例２のトランジスタ数より４個減っていることがわかる。
【００８８】
以上のように、実施の形態２によれば、ラッチ回路を構成するのに必要なトランジスタ数を実施の形態１よりも更に削減することが可能である。尚、実施の形態２についても実施の形態１の場合と同様に、回路例３については、ラッチ回路の入出力データがＬ（０）
で一致する場合のみ内部クロックの伝搬が抑止される。また回路例４については、ラッチ回路の入出力データがＨ（１） で一致する場合のみ内部クロックの伝搬が抑止される。したがって、ラッチの値がＬ（０） の可能性が高いか、Ｈ（１） の可能性が高いかを考慮して回路例３または回路例４のいずれかを使用すれば、電力消費の低減についても効果的に作用することができる。電力消費についての考察は、図２１、図２２、図２３を参照して後述する。
【００８９】
以上、本発明の実施の形態について回路例１〜回路例４を参照して詳細に説明した。上述のことから、開示のラッチ回路は、従来の回路に比べてトランジスタの数を少なくできる。
【００９０】
さて、開示の回路例について、電力消費が低減されることを検証するために、実際に各回路の消費電力を測定した。その測定結果を図２１、図２２、図２３に示す。
図２１は、回路例１〜回路例４、図１に示した回路（ＩＨ端子をLにクリップしたもの）、および図４に示した回路（ＥＮＯＲ回路を用いたもの）について各動作パターンでの平均電力を測定し、図４の回路を基準としてまとめたものである。（１）〜（４）の各動作パターンとは、図５、図６、図１１、図１４等に示したタイミング１〜４に対応する動作のことである。
【００９１】
図２１において、「（１）０→０」はデータ出力端子のデータが０から０と変化しない場合の回路の平均電力、「（２）０→１」はデータ出力端子のデータが０から１に変化する場合の回路の平均電力、「（３）１→１」はデータ出力端子のデータが１から１と変化しない場合の回路の平均電力、「（４）１→０」はデータ出力端子のデータが１から０に変化する場合の回路の平均電力をそれぞれ測定したものである。
【００９２】
図２２に、図２１の測定結果から平均電力等を求めた結果を示す。図２２において、 「平均（＝動作率５０％）」は、（１）〜（４）のそれぞれが２５％ずつあった場合（動作率５０％）として平均を求めたものである。更に、図２２の「０→０  ９７％」は、（０→０）の消費電力×０．９７+（０→１）の消費電力×０．０１＋（１→１）の消費電力×０．０１＋（１→０）の消費電力×０．０１として求めたものである。また、図２２の「１→１  ９７％」は、（０→０）の消費電力×０．０１＋（０→１）の消費電力×０．０１＋（１→１）の消費電力×０．９７＋（１→０）の消費電力×０．０１として求めたものである。つまり、前者は０→０のパターンが９７％の場合の消費電力、後者は１→１のパターンが９７％の場合の消費電力である。
【００９３】
回路例１について、図２１を参照すると、０→０、０→１、１→０の場合、図４のＥＮＯＲ回路を用いた場合と比較して、それぞれ７０．１％，６７．３％，７１．５％の電力消費となっており、ＥＮＯＲ回路を用いた場合（１００パーセント）よりも少ないことがわかる。しかし、１→１の場合には４５３．３％と増えてしまう。この結果、図２２に示すように、それぞれが２５％ずつであった場合（動作率５０％）の平均では７７．２％となり、ＥＮＯＲ回路を用いた回路より少なく抑えられている。また、データの変化がほとんど無い０→０が９７％の場合には７２．７％とさらに低く抑えられている。しかし、データの変化が殆どない１→１が９７％の場合には、３２７．４％に増えてしまう。
【００９４】
回路例２については、回路例１の場合とは逆の性質を示している。すなわち、図２１を参照すると、１→１、１→０、０→１の場合、ＥＮＯＲ回路を用いた場合と比較して、それぞれ、７８．８％，７４．５％，７８．９％の電力消費となっており、ＥＮＯＲ回路を用いた場合(１００％)よりも少ないことがわかる。しかし、０→０の場合には５２６．６％に増えてしまう。この結果、図２２に示すように、それぞれが２５％ずつであった場合（動作率５０％)の平均は８５．３％となり、ＥＮＯＲ回路を用いた回路より少なく抑えられている。また、データの変化がほとんど無い１→１が９７％の場合には、８１．０％とさらに低く抑えられている。しかし、データの変化が殆どない０→０が９７％の場合には、３６８．５％に増えてしまう。また、トランジスタが回路例１に比べて２個増えている影響で、回路例１（ＮＯＲ)の場合に比べると電力消費が多い。
【００９５】
同様に、回路例３について、図２１を参照すると、０→０、０→１、１→０の場合、図４のＥＮＯＲ回路を用いた場合と比較して、それぞれ、７６．５％，６０．６％，７２．３％の電力消費となっており、ＥＮＯＲ回路を用いた場合(１００％)よりも少ないことがわかる。しかし、１→１の場合には、４３５．３％に増えてしまう。この結果、図２２に示すように、それぞれが２５％であった場合（動作率５０％）の平均では７３．９％となり、ＥＮＯＲ回路を用いた場合より少なく抑えられている。また、データの変化が殆ど無い０→０または１→１が９７％の場合には、それぞれ７５．６％、３１４．３％である。
【００９６】
回路例４について、図２１を参照すると、１→１、１→０、０→１の場合、ＥＮＯＲ回路を用いた場合と比較して、それぞれ、８０．０％，６０．４％，６３．０％の電力消費となっており、ＥＮＯＲ回路を用いた場合（１００％）よりも少ないことがわかる。しかし、０→０の場合には、４９９．５％に増えてしまう。この結果、図２２に示すように、それぞれが２５％であった場合（動作率５０％）の平均では、７０．３％となり、ＥＮＯＲ回路を用いた場合より少なく抑えられている。またデータの変化が殆どない０→０または１→１が９７％の場合には、それぞれ３４５．８％、７６．８％である。
【００９７】
このように回路例３、回路例４については、基本的には回路例１、回路例２と同様の傾向を示しているが、トランジスタ数が少ないこともあり、消費電力を回路例１、回路例２よりも少なくできている。またデータの変化が殆どない場合については、回路例３の０→０の場合で回路例１と同等程度、回路例４の１→１の場合で回路例２と同等以下の電力消費とすることができている。
【００９８】
また、図２３は、回路例１〜回路例４および図１、図４に示した回路のリーク電力を測定したものをまとめたものである。リーク電力とは、クロックやデータが変化しない場合の消費電力のことである。すなわち、例えば図２３の「＜１＞Ｄ＝０，Ｍ＝０」は、回路の入力データが０, 出力データが０の場合に、クロック入力端子にLの信号が入力される直前の電力を測定したものである。（”直前”とは信号が入力される前のタイミングのことである）同様に、「＜２＞Ｄ＝１，Ｍ＝０」は、回路の入力データが１、出力データが０の場合に、クロック入力端子にＬの信号が入力される直前の電力を測定したものである。＜３＞、＜４＞についても同様である。
【００９９】
各回路について＜１＞〜＜４＞の場合の電力を測定し、平均したものを図２３の一番右の列に示す。これによれば、図４に示した回路（ＥＮＯＲ回路を用いた場合）のリーク電力を１００％とした場合に、回路例１〜回路例４の平均リーク電力は、それぞれ、６９．６％，９０．５％，６７．４％，７２．６％となっている。リーク電力は、回路のトポロジとトランジスタの数の影響を受けるので一概には言えないが、ＥＮＯＲ回路を用いた場合のリーク電力が１００％と一番大きくなっている。このように、開示した回路例１〜回路例４はＥＮＯＲ回路を用いた場合と比較してリーク電力も低く抑えることができるといえる。
【０１００】
以上のことから、開示の回路例１〜回路例４は、動作時の電力消費も、リーク電力も従来の回路に比べて低く抑えることができると言える。更に詳しくは、図２１の電力測定結果から、ラッチの値がＬ（０） である確率が高い回路では回路例１または回路例３の回路を用い、ラッチの値がＨ（１） である確率が高い回路では回路例２または回路例４の回路を用いれば電力消費を低減できることがわかる。多くの場合は、回路例３、回路例４のほうが回路例１、回路例２よりも使用するトランジスタ数が少ないため、ダウンサイジング、省電力の観点からはより優れた回路と言える。しかしながら、回路例１、回路例２は、例えば図１に示したＩＨラッチ回路等の、従来よりあるラッチ回路の構成を変更せずに、ＮＯＲ回路やＡＮＤ回路などの外付け回路で、従来のＥＮＯＲ回路を用いた場合（図４）よりも回路サイズと電力消費を低減できる特長がある。つまり、従来よりあるラッチ回路を用いて回路サイズと電力消費を低減したい場合には、実施の形態１を用いるのが有効であり、更なる回路のサイズを低減化および電力低下を求める場合には実施の形態２を用いるのが有効であると言える。
【０１０１】
以上の本発明の実施の形態を詳細に説明したが、開示のラッチ回路によれば、内部クロック伝搬を制御する部分の回路を簡素化し、回路サイズの増大を抑えることが可能である。また電力消費を低減することが可能である。
尚、本発明は上記実施の形態に記載したことに限定されないことは言うまでもなく、本発明の趣旨を逸脱しない範囲において様々な変更が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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