(57)【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタ（１００）の製造方法であって、
埋め込み絶縁層（１０４）を覆うシリコン層（１０６）を設けるステップと、
前記シリコン層を覆うように、シリコンを含む材料層（１０８）をエピタキシャル成長させるステップと、
前記シリコンを含む材料層内にトレンチ（１１２）をエッチングし、前記シリコン層を露出させるステップと、
前記トレンチ内に界面層（１１４）を形成するステップと、
前記界面層を覆う誘電材料層（１２８）を、全面的に蒸着するステップと、
前記トレンチ内にスペーサ（１３０）を形成する前記誘電材料層を異方性エッチングし、前記トレンチの底面にて前記界面層を露出させ、前記界面層を、少なくとも除去されていない状態で残すステップと、
直後に、前記界面層を覆い、且つ、高誘電率を有するゲート絶縁体（１３２）を前記トレンチ内に蒸着することによって、ＭＯＳトランジスタゲートスタック（１４８）を前記トレンチ内に形成し、前記界面層によって前記シリコン層と分離した前記ゲート絶縁体を覆うゲート電極材料（１３４）を蒸着するステップと、
前記ＭＯＳトランジスタゲートスタックと前記界面層とを注入マスクとして使用して、前記シリコンを含む材料層内に導電性決定型イオン（１４２）を注入して、前記界面層に隣接するソース／ドレイン領域（１１６，１１８）を形成するステップと、を含む、方法。
【請求項２】
前記シリコン層（１０６）を設けるステップは、厚みが６ｎｍ以下のシリコン層を設けるステップを含む、請求項１記載の方法。
【請求項３】
前記シリコンを含む材料層（１０８）をエピタキシャル成長させるステップは、歪み誘起ドーパントの存在下で前記シリコンを含む材料層をエピタキシャル成長させるステップを含む、請求項１記載の方法。
【請求項４】
前記シリコンを含む材料層（１０８）をエピタキシャル成長させるステップは、導電性決定型ドーパントの存在下で前記シリコンを含む材料層をエピタキシャル成長させるステップを含む、請求項１記載の方法。
【請求項５】
前記ゲート電極材料（１３４）の蒸着ステップ後に、多結晶シリコンからなるキャップ層（１３６）を蒸着するステップをさらに含む、請求項１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明はＭＯＳトランジスタとＭＯＳトランジスタの製造方法に関し、より詳細には、薄いＳＯＩインテグレーション、いわゆる集積化のためのＭＯＳトランジスタと、薄いＳＯＩ集積化のためのＭＯＳトランジスタの製造方法とに関する。
【背景技術】
【０００２】
今日の集積回路(IC:Integrated Circuit)の多くは、酸化金属半導体電解効果トランジスタ（ＭＯＳＦＥＴあるいはＭＯＳトランジスタ）とも称される、複数の相互接続された電界効果トランジスタ(FET:Field Effect Transistor)により実装されている。通常、ＩＣは、ＰチャネルＦＥＴ（ＰＭＯＳトランジスタあるいはＰＦＥＴ）およびＮチャネルＦＥＴ（ＮＭＯＳトランジスタあるいはＮＦＥＴ）により形成され、これは相補型ＭＯＳあるいはＣＭＯＳ回路と称される。薄いシリコンオンインシュレータ(SOI:Silicon-on-Insulator)層、つまり、埋め込み絶縁層の上に形成されるシリコンの薄い層に、および／あるいはそれを覆うようにＭＯＳトランジスタを形成することにより、ＭＯＳ  ＩＣの性能をある程度向上させることができる。そのようなＳＯＩ  ＭＯＳトランジスタは、例えば接合容量が低く、従って高速動作が可能である。
【０００３】
ＣＭＯＳ技術が進化するにつれて、ＭＯＳデバイス性能をさらに向上させるべく、ＳＯＩ層の厚みを減少させている。ＳＯＩ層にＭＯＳトランジスタを製造する従来の方法では、ＳＯＩ層にゲート絶縁層が形成され、その後、ゲート電極材料層が蒸着される。次に、ゲート絶縁層とゲート電極材料層とがエッチングされて、ゲート絶縁体及びそれを覆うように形成されるゲート電極とを含むゲートスタックがＳＯＩ層に形成される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、ゲートスタックの形成に用いられるエッチングステップはアグレッシブであり、そのために、下方のＳＯＩ層が過度に消費されてしまう。エッチングがアグレッシブすぎると、下方の埋め込み絶縁層にまでＳＯＩ層がエッチングされてしまうおそれがあり、デバイスが破壊されてしまう。埋め込み絶縁層にまでエッチングが及ばなくても、ＳＯＩ層がエッチングされてしまい、デバイスのさらなる処理を行うには薄すぎるものになってしまう。
【０００５】
従って、下方のＳＯＩ層を必要以上にエッチングすることなくＭＯＳトランジスタを製造するための方法を提供することが望ましい。加えて、そのような方法で製造されたＭＯＳトランジスタを提供することが望ましい。さらに、本発明の他の望ましい特性および特徴は、添付の図面と本発明の背景とともに、後述する発明の詳細な説明と添付の特許請求の範囲から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本発明の例示的実施形態に従うＭＯＳトランジスタの製造方法が提供される。上記方法は、埋め込み絶縁層を覆うようにシリコン層を設けるステップと、このシリコン層を覆うように、シリコンを含む材料層をエピタキシャル成長させるステップと、を含む。このシリコンを含む材料層内でトレンチがエッチングされ、シリコン層が露出される。このトレンチ内にＭＯＳトランジスタゲートスタックが形成される。このＭＯＳトランジスタゲートスタックは、ゲート絶縁体とゲート電極とを含む。このＭＯＳトランジスタゲートスタックを注入マスクとして使用して、シリコンを含む材料層内に導電性決定型イオンが注入される。
【０００７】
本発明の別の例示的実施形態に従うＭＯＳトランジスタを製造する方法が提供される。上記方法は、ＳＯＩ層に歪みのかけられたシリコンを含む材料層をエピタキシャル成長させるステップと、この歪みのかけられたシリコンを含む材料層内にトレンチをエッチングするステップと、を含む
このトレンチ内に高誘電率材料が蒸着され、仕事関数用の材料層が高誘電率材料を覆うように形成される。歪みのかけられたシリコンを含む材料層の表面は露出され、この歪みのかけられたシリコンを含む材料層内に不純物ドープされた領域が形成される。
【０００８】
本発明の例示的実施形態に従うＭＯＳ構造が提供される。ＭＯＳトランジスタはＳＯＩ層と、このＳＯＩ層上に設けられた、エピタキシャル成長させたシリコンを含む材料層と、を含む。このエピタキシャル成長させたシリコンを含む材料層は、第１不純物ドープ領域、第２不純物ドープ領域、およびこの第１および第２不純物ドープ領域間に設けられたトレンチ、を含む。ＳＯＩ層を覆うようトレンチ内にゲート絶縁体が設けられ、このゲート絶縁体上のトレンチ内にゲート電極が設けられる。
【図面の簡単な説明】
【０００９】
【図１】本発明の例示的実施形態に従う薄いＳＯＩ集積化のためにＭＯＳトランジスタを製造する方法を示した断面図。
【図２】本発明の例示的実施形態に従う薄いＳＯＩ集積化のためにＭＯＳトランジスタを製造する方法を示した断面図。
【図３】本発明の例示的実施形態に従う薄いＳＯＩ集積化のためにＭＯＳトランジスタを製造する方法を示した断面図。
【図４】本発明の例示的実施形態に従う薄いＳＯＩ集積化のためにＭＯＳトランジスタを製造する方法を示した断面図。
【図５】本発明の例示的実施形態に従う薄いＳＯＩ集積化のためにＭＯＳトランジスタを製造する方法を示した断面図。
【図６】本発明の例示的実施形態に従う薄いＳＯＩ集積化のためにＭＯＳトランジスタを製造する方法を示した断面図。
【図７】本発明の例示的実施形態に従う薄いＳＯＩ集積化のためにＭＯＳトランジスタを製造する方法を示した断面図。
【発明を実施するための形態】
【００１０】
以下に本発明を添付の図面とともに説明する。図面において、同じ参照符号は同じ要素を示す。
【００１１】
以下の詳細な説明は本質的には単なる例であり、本発明を、あるいは、本発明の応用および用途を限定することを意図するものではない。さらに、前述の発明の背景あるいは以下の発明の詳細な説明に示すいかなる理論により拘束されることはない。
【００１２】
図１〜７に、本発明の例示的実施形態に従うＭＯＳトランジスタ１００と、ＭＯＳトランジスタ１００を製造するための方法を断面図で示す。「ＭＯＳトランジスタ」なる用語は、正確には、金属ゲート電極と酸化ゲート絶縁体とを含むデバイスを指すが、本用語は以下、本文を通して、半導体基板上に順番に位置決めされるゲート絶縁体（酸化物であるかその他の絶縁物であるかを問わず）上に位置決めされる導電性ゲート電極（金属か他の導電性材料かを問わず）などのいずれの半導体デバイスを指すように用いられている。
ＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）であっても、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）であってもよい。ＭＯＳの構成要素を製造するうえでの各種ステップは周知であるので、簡素化のために、従来の多くのステップは、本文では簡潔に記載するか、周知のプロセスの詳細を記載せずに、全体として省略するものとする。
【００１３】
図１を参照すると、本発明の一実施形態に従う方法は、シリコン基板１０２上に設けられた絶縁層１０４を有するＳＯＩ構造のＳＯＩ層１０６から開始する。本文に使用されているように、「ＳＯＩ層」および「シリコン基板」なる用語は以下、実質的に単結晶シリコン半導体材料を形成するために、ゲルマニウム、炭素などの他の素子と混ぜられたシリコンの他に、半導体産業で典型的に使用される比較的純粋な、あるいは、軽濃度で不純物ドープされた単結晶シリコン材料を包含するように使用されるものとする。ＳＯＩ層の厚みは、特定のデバイス設計や用途に望ましい厚みであってよい。
【００１４】
例えば、ＳＯＩ層１０６の厚みは、例えば、続いて形成されるＭＯＳトランジスタが高出力のロジックデバイスで使用される場合には、約５ｎｍ〜約６ｎｍであってもよい。しかし、ＳＯＩ層１０６の厚みは、デバイス設計の要求に応じて、５〜６ｎｍ未満であってもよいし、５〜６ｎｍ以上であってもよいことはわかるであろう。ＳＯＩ層１０６は、導電性決定型の不純物ドーパントでドープすることができる。例えば、トランジスタ１００がＮＭＯＳトランジスタであれば、ＳＯＩ層１０２はホウ素イオンでドープされる。上記トランジスタがＰＭＯＳトランジスタであれば、ＳＯＩ層１０２は砒素あるいはリンイオンでドープされる。他の態様では、例えばＭＯＳトランジスタ１００が、以下にさらに詳述しているように高誘電率ゲート絶縁体を含む場合は、ＳＯＩ層１０２をドープしないでおくのが好ましいこともある。埋め込み絶縁層１０４は、例えば二酸化シリコンであってもよい。
【００１５】
ＳＯＩ層１０６上に、シリコンを含む材料層１０８がエピタキシャル成長される。このエピタキシャルシリコンを含む材料層１０８は、ＨＣｌの存在下でシラン（ＳｉＨ４）かジクロロシラン（ＳｉＨ２Ｃｌ２）を還元することにより成長させることができる。本発明の例示的実施形態では、エピタキシャルシリコンを含む材料層１０８は、成長している間に導電性決定型イオンでドープがなされてもよい、つまり、「その場で（in-situ）」ドープがなされてもよい。他の態様では、図示しているように、エピタキシャルシリコンを含む材料層１０８は、成長させた後にドープがなされてもよい。
【００１６】
例えば、層１０８は、矢印１１０で示しているように、ドーパントイオンを表面１２０にイオン注入し、その後、熱アニーリングを行ってドーパントを層１０８まで運ぶようにすることでドープすることができる。ＮＭＯＳトランジスタに対しては、エピタキシャルシリコンを含む材料層１０８は、砒素イオン、燐イオンおよび／あるいはアンチモンイオンなどの、Ｎ型の導電性を決定するイオンによりドープされる。ＰＭＯＳトランジスタに対しては、エピタキシャルシリコンを含む材料層１０８は、ホウ素イオンを注入することによってドープするのが望ましい。本発明の別の例示的実施形態では、エピタキシャルシリコンを含む材料層１０８はさらに、例えば、層１０８内に所望の歪みを得るように濃度を制御できるゲルマニウムや炭素などの歪み誘起ドーパントを含むように成長させてもよい。
【００１７】
エピタキシャルシリコンを含む材料層１０８は、特定のデバイス設計や用途に所望される厚みに成長させることができる。例示の実施形態では、エピタキシャルシリコンを含む材料層１０８は、約３０ｎｍ〜約５０ｎｍの範囲の厚みにまで成長する。エピタキシャルシリコンを含む材料層１０８の表面１２０にはフォトレジスト１２６が塗布され、エピタキシャルシリコンを含む材料層１０８の一部を露出するようにパターニングされる。
【００１８】
図２を参照すると、エピタキシャルシリコンを含む材料層１０８の露出部分は、表面１２０から層１０８にまで延びるトレンチ１１２を形成するようにエッチングされ、ＳＯＩ層１０６が露出される。トレンチはサイドウォール１２４と、ＳＯＩ層１０６の上面でもある底面１２２を備えて形成される。エピタキシャルシリコンを含む材料層１０８は、例えばＨＢｒ／Ｏ２およびＣl化学剤を用いた反応性イオンエッチング(RIE:Reactive Ion Etching)により異方性エッチングされる。一例示的実施形態では、トレンチ１１２を形成後、ＳＯＩ層をさらに薄くするようにエッチングを継続してもよい。次いで、フォトレジスト１２６が除去される。
【００１９】
本発明の例示的実施形態によれば、上記方法は、図３に例示しているように、トレンチ１１２のサイドウォール１２４と底面１２２に沿って界面層１１４を形成することで継続する。界面層１１４は、熱成長した二酸化シリコンの層、あるいは、（図示しているように）他の形態では、酸化シリコン、窒化シリコンなどの蒸着されたインシュレータであってもよい。蒸着されたインシュレータは、例えば、化学気相蒸着（ＣＶＤ）、低圧化学気相蒸着（ＬＰＣＶＤ）、あるいはプラズマエンハンスト化学気相蒸着（ＰＥＣＶＤ）により蒸着されてよい。界面層１１４の厚みは、好適には約１０ｎｍ以下であるが、現実の厚みは実装される回路のトランジスタの用途に基づいて決定することができる。一例示的実施形態では、界面層１１４の厚みは約０．５ｎｍである。
【００２０】
図４を参照すると、界面層１１４とは異なるエッチング特性を有する誘電材料からなるブランケット層１２８は、界面層１１４を覆うように蒸着される。例えば、界面層１１４が二酸化シリコンであれば、層１２８は窒化シリコン、あるいは酸窒化シリコンであってよい。界面層１１４をエッチング停止層として使用することで、誘電材料の層１２８が、例えばＣＨＦ３、ＣＨＦ４、あるいはＳＦ６化学剤を用いたＲＩＥにより異方性エッチングされ、図５に示すようにサイドウォールの周りにスペーサ１３０が形成される。界面層１１４と同様に、スペーサ１３０も、実装される回路のトランジスタ１００の用途に基づいて決定される厚みで形成される。具体的には、スペーサ１３０の厚みは、その後層１０８に形成されるソース／ドレイン領域（以下に詳述する）と、その後トレンチ１１２内に形成されるゲート電極（以下に詳述する）との間の寄生容量を最小限に抑える厚みである。一例示的実施形態では、スペーサ１３０の厚みは約１０〜約２０ｎｍである。
【００２１】
図６を参照すると、ゲート絶縁体材料の層１３２は、トレンチ１１２内に、さらに、スペーサ１３０及び露出された界面層１１４を覆うように共形に蒸着される。ゲート絶縁体材料は、酸化シリコン、窒化シリコンなどのインシュレータであってよい。本発明の好適な実施形態では、ゲート絶縁体材料は、高誘電率（「ｈｉｇｈ−ｋ材料」）を有する絶縁材料である。本文に使用されているように、「ｈｉｇｈ−ｋ材料」あるいは「高誘電率材料」なる用語は、ＳｉＯ２の誘電率（約３．９）以上の誘電率を有する誘電材料を指す。
【００２２】
このｈｉｇｈ−ｋ材料は、例えば、ＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤ、準大気圧化学気相蒸着(SACVD:Semi-Atomospheric Chemical Vapor Deposition)あるいは原子層蒸着(ALD:Atomic Layer Deposition)によって、周知の方法で蒸着することができる。ＭＯＳトランジスタ１００を形成するために用いられるｈｉｇｈ−ｋ材料の例としては、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化ランタン（Ｌａ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化チタン（ＴｉＯ２）などの二元金属酸化物とそれらのケイ酸塩およびアルミン酸塩、酸窒化アルミニウム（ＡｌＯＮ）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化ハフニウム（ＨｆＯＮ）、酸窒化ランタン（ＬａＯＮ）、酸窒化イットリウム（ＹＯＮ）、などの金属酸窒化物とそれらのケイ酸塩およびアルミン酸塩、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウム（ＢＳＴ：barium strontium titanate）、チタン酸鉛、チタン酸ジルコニウム酸鉛(lead zirconate titanate)、チタン酸ジルコン酸ランタン鉛(lead lanthanum zirconate titanate)、チタン酸バリウムランタン(barium lanthanum titanate)、チタン酸バリウムジルコニウム(barium zirconium titanate)などのチタン系材料を含むペロブスカイト型酸化物、ニオブ酸マグネシウム鉛(lead magnesium niobate)、ニオブ酸リチウム、タンタル酸リチウム、ニオブ酸カリウム、タンタル酸ストロンチウムアルミニウム(strontium aluminum tantalate)、およびニオブ酸カリウムタンタル(potassium tantalum niobate)などのニオブ酸塩あるいはタンタライト系材料、ニオブ酸バリウムストロンチウム(barium strontium niobate)、ニオブ酸バリウム鉛(lead barium niobate)、ニオブ酸チタンバリウム(barium titanium niobate)などのタングステンブロンズ系材料、および、タンタル酸ストロンチウムビスマス(strontium bismuth tantalate)および  チタン酸ビスマスなどの二層ペロブスカイト系材料(bi-layered perovskite system material)、およびこれらを組合せたもの、が挙げられるが、これらに限定されるものではない。
【００２３】
ゲート絶縁体材料層１３２の厚みは、実装される回路のトランジスタの用途に基づいて決定される。例えば、高性能論理デバイスでＭＯＳトランジスタ１００が使用されるのであれば、ゲート絶縁体材料層１３２の厚みは、約１．５ｎｍ〜約２ｎｍであってよい。
【００２４】
ゲート電極材料の層１３４は、ゲート絶縁材料層１３２を覆うように共形に蒸着される。本発明の一例示的実施形態では、ゲート電極材料は、例えば、窒化チタン、あるいは、金属シリサイドなどの金属を含む材料を含む。別の例示的実施形態では、ゲート電極材料は多結晶シリコンを含む。層１３４に対して選択される材料は、適切な、ＭＯＳトランジスタ１００のしきい電圧を供給するように、適切な仕事関数を有している必要がある。材料はそれ自体で形成されてもよいし、あるいは、トランジスタの所要のしきい電圧を設定できる適切な不純物ドーピングで形成されてもよい。ゲート電極材料層１３４の厚みは、実装される回路のトランジスタの用途に基づいて決定される。一例示的実施形態では、ゲート電極材料層１３４の厚みは約５ｎｍ〜約１５ｎｍである。
【００２５】
本発明の例示的実施形態によれば、ゲート電極材料層１３４を覆うようにキャップ層１３６が蒸着される。ゲート電極材料１３４が金属あるいは金属シリサイドから形成される場合のような一例示的実施形態によれば、キャップ層は多結晶シリコンから形成される。この多結晶シリコンは、シランの水素還元によるＬＰＣＶＤにより蒸着することができる。好適には、キャップ層はトレンチ１１２を充填するものであるが、必要に応じて膜厚をより薄く蒸着してもよい。一例示的実施形態では、キャップ層の厚みは約５０ｎｍ〜約７０ｎｍの範囲の値である。ゲート電極材料層１３４が多結晶シリコンから形成されている場合は、キャップ層１３６を形成するステップを省いてもよいことはわかるであろう。
【００２６】
図７を参照すると、ゲート電極材料層１３４と、キャップ層１３６がある場合はキャップ層とを蒸着後に、エピタキシャルシリコンを含む材料層１０８の表面１２０を覆ういずれの余剰材料も除去され、これにより、トレンチ１１２内に、ゲート絶縁体１３８とその上に形成されるゲート電極１４０とを含むゲートスタック１４８が形成される。材料は、適切なエッチングにより、あるいは好適には化学機械平坦化(CMP:Chemical Mechanical Planarization)により除去することができる。
【００２７】
層１０８の表面１２０が露出された後、高濃度ドープされ、離間された２つのソース／ドレイン領域１１６と１１８とが層１０８内に形成され、その間にはトレンチ１１２が設けられる。このソース／ドレイン領域１１６および１１８は、例えばドーパントイオンのイオン注入（矢印１４２で示す）とその後の熱アニーリングによって、エピタキシャルシリコンを含む材料層１０８を周知の方法で適切に不純物ドーピングすることによって形成される。ゲートスタック１４８、スペーサ１３０、界面層１１４、およびキャップ層１３６がある場合はキャップ層１３６を注入マスクとして使用することにより、ソース／ドレイン領域１１６、１１８がこれらにセルフアライン（自己整合）する。熱アニーリングの時間と温度とは、所望するソース／ドレイン領域の深度により決定される。
【００２８】
本発明の好適な実施形態では、ソース／ドレイン領域１１６と１１８とは、層１０８を通って、ほぼキャップ層１３６の深度（双方向矢印１４６で示す）である深度（双方向矢印１４４で示す）にまで延びる。ソース／ドレイン領域を形成する間に、多結晶シリコンキャップ層１３６も不純物ドープされる。深い、高濃度ドープされたソース／ドレイン領域１１６、１１８がエピタキシャルシリコンを含む材料層１０８の一部まで延び、残りの、より軽い濃度でドープされた層１０８部分がソース／ドレイン拡張部として機能するので、ＳＯＩ層１０６を通って、ドープされた層１０８の間のゲートスタック１４８の下にチャネル領域が形成される。したがって、例えばキャップ層１３６を通ってゲート電極１４０に電位がかけられる場合、チャネル領域１５０はＭＯＳトランジスタ１００の動作に対して反転する。
【００２９】
したがって、ＭＯＳトランジスタ１００のゲートスタック１４８は、トレンチ１１２内のＳＯＩ層１０６を覆うように、さらに、エピタキシャルシリコンを含む材料層１０８の２つのソース／ドレイン領域１１６、１１８の間に形成される。この点において、ＭＯＳトランジスタ１００を形成する間にＳＯＩ層１０６に露出されるエッチングケミストリは、ゲートスタック１４８を形成するために用いられるアグレッシブなエッチングではなくむしろ、エピタキシャルシリコンを含む材料層１０８内にトレンチ１１２を形成するために用いられる実質的にあまりアグレッシブでないエッチングである。この、あまりアグレッシブでないエッチングは、容易かつ効率的に制御することができるので、エッチングプロセスの間、ＳＯＩ層１０６の消費を最小に抑えることができる。
【００３０】
本発明の前述の詳細な説明では少なくとも１つの例示的実施形態を示してきたが、数多くのバリエーションが存在することは明らかであろう。さらに、例示的実施形態は単に例を示すものであり、本発明の範囲、応用性あるいは構造をいかようにも制限する意図はないことは明らかであろう。むしろ、前述の詳細な説明は、当業者たちにとって本発明の例示的実施形態を実装するための便利なロードマップとなるものであり、添付の特許請求の範囲とそれらの法的等価物において述べられているような発明の範囲から逸れることなく例示的実施形態に記載された要素の機能および配置を様々に変更してもよいことは分かるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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