(57)【特許請求の範囲】
【請求項１】
素子分離領域によりｎチャネルＭＯＳトランジスタのための第１の素子領域とｐチャネルＭＯＳトランジスタのための第２の素子領域が画成されたシリコン基板と、
前記第１の素子領域において前記シリコン基板上に第１のゲート絶縁膜を介して形成された第１のメタルゲート電極と、
前記第２の素子領域において前記シリコン基板上に第２のゲート絶縁膜を介して形成された第２のメタルゲート電極と、
前記第１の素子領域において前記シリコン基板中に、前記第１のメタルゲート電極直下の第１のチャネル領域を隔てて相対向するｎ型の第１のソースおよびドレイン領域と、
前記第２の素子領域において前記シリコン基板中に、前記第２のメタルゲート電極直下の第２のチャネル領域を隔てて相対向するｐ型の第２のソースおよびドレイン領域と、
を含み、
前記第１のゲート絶縁膜は、前記シリコン基板表面に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された前記第１の絶縁膜よりも高い誘電率を有する第２の絶縁膜と、前記第２の絶縁膜上に形成された第１の酸化ランタン膜とを含み、
前記第２のゲート絶縁膜は、前記シリコン基板表面に形成された第３の絶縁膜と、前記第３の絶縁膜上に形成された前記第３の絶縁膜よりも高い誘電率を有する第４の絶縁膜と、前記第４の絶縁膜上に形成された酸化アルミニウムあるいは二酸化チタンよりなる酸化膜と、前記酸化膜上に形成された第２の酸化ランタン膜とを含み、
前記酸化膜と前記第２の酸化ランタン膜との間には、窒素を含む層が介在することを特徴とする半導体装置。
【請求項２】
前記窒素を含む層は、前記酸化膜表面に形成された膜厚が０．２ｎｍ以上で０．５ｎｍ未満の窒化アルミニウム膜または窒化チタン膜であることを特徴とする請求項１記載の半導体装置。
【請求項３】
素子分離領域により第１および第２の素子領域が画成されたシリコン基板上に、前記第１および第２の素子領域を覆って第１の絶縁膜を形成する工程と、
前記シリコン基板上に、前記第１および第２の素子領域にわたり、前記第１の絶縁膜を覆って前記第１の絶縁膜よりも高い誘電率を有する第２の絶縁膜を形成する工程と、
前記シリコン基板上に、前記第１および第２の素子領域にわたり、前記第２の絶縁膜を覆って酸化アルミニウムまたは二酸化チタンよりなる酸化膜を形成する工程と、
前記酸化膜の表面を、前記第１および第２の素子領域にわたり窒化して窒化物層を形成する工程と、
前記窒化物層および前記酸化膜を前記第１の素子領域から選択的に除去し、前記第１の素子領域において前記第２の絶縁膜を露出する工程と、
前記シリコン基板上に、前記第１および第２の素子領域にわたり、前記第１の素子領域においては前記第２の絶縁膜を覆って、また前記第２の素子領域においては前記窒化物層を覆って、酸化ランタン膜を形成し、前記第１の素子領域においては前記第１の絶縁膜と前記第２の絶縁膜と前記酸化ランタン膜を積層した第１の積層構造を、また前記第２の素子領域においては前記第１の絶縁膜と前記第２の絶縁膜と前記酸化膜と前記窒化物層と前記酸化ランタン膜を積層した第２の積層構造を形成する工程と、
前記シリコン基板上に、前記第１および第２の素子領域にわたり、前記酸化ランタン膜を覆って金属または導電性金属窒化物層をメタルゲート電極層として形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記窒化物層の形成工程は、前記酸化ランタン膜から前記酸化膜へのＬａの実質的な拡散が生じないように実行されることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記窒化物層の形成工程は、前記窒化物層の膜厚が０．２ｎｍ以上で０．５ｎｍ未満となるように実行されることを特徴とする請求項３または４記載の半導体装置の製造方法。
【請求項６】
前記窒化物層および前記酸化膜を前記第１の素子領域から選択的に除去する工程は、前記第２の素子領域において前記窒化物層上にアモルファスシリコン膜をハードマスク膜として形成して実行され、さらに前記窒化物層および前記酸化膜を前記第１の素子領域から選択的に除去する工程は、前記第２の素子領域において、前記アモルファスシリコン膜を前記窒化物層に対して選択的に除去する工程を含むことを特徴とする請求項３〜５のうち、いずれか一項記載の半導体装置の製造方法。
【請求項７】
シリコン基板と、
前記シリコン基板上にゲート絶縁膜を介して形成されたメタルゲート電極と、
前記シリコン基板中に、前記メタルゲート電極直下のチャネル領域を隔てて相対向するｐ型のソースおよびドレイン領域と、
を含み、
前記ゲート絶縁膜は、前記シリコン基板表面に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された前記第１の絶縁膜よりも高い誘電率を有する第２の絶縁膜と、前記第２の絶縁膜上に形成された酸化アルミニウムあるいは二酸化チタンよりなる酸化膜と、前記酸化膜上に形成された酸化ランタン膜とを含み、
前記酸化膜と前記酸化ランタン膜との間には、窒素を含む層が介在することを特徴とするｐチャネルＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特にｈｉｇｈ−Ｋ誘電体膜をゲート絶縁膜として使った高速半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、シリコン基板上に形成されるＭＯＳトランジスタ（金属酸化物シリコン電界効果トランジスタ）は、シリコン基板上にシリコン熱酸化膜よりなるゲート絶縁膜を介してポリシリコンゲート電極を形成し、さらにシリコン基板中、前記ポリシリコンゲート電極直下に所定のゲート長で形成されるチャネル領域を隔てて相対向するようにソース領域およびドレイン領域を形成した構造を有している。
【０００３】
最近の超高速ＭＯＳトランジスタでは、ゲート長を短縮することで動作速度の向上が図られており、これに伴ってゲート絶縁膜の膜厚も、スケーリング則に従って減少している。例えばゲート長が０．４５ｎｍのＭＯＳトランジスタでは、シリコン熱酸化膜をゲート絶縁膜に使った場合、ゲート絶縁膜の膜厚を１ｎｍあるいはそれ以下にまで減少させるのが望ましい。しかしこのようにゲート絶縁膜の物理的な膜厚を減少させると、ゲート絶縁膜を通過するトンネル電流によるゲートリーク電流の発生が大きな問題となる。
【０００４】
この問題を軽減すべく、シリコン熱酸化膜中に窒素原子を導入してゲート絶縁膜の比誘電率を増加させ、物理的な膜厚をトンネル電流が流れない程度に維持しながら、実効的な、いわゆる「電気的膜厚」あるいは「換算膜厚」とよばれるＥＯＴを減少させ、ゲート長の短縮に対応する試みもなされている。しかしシリコン酸化膜の比誘電率が３．９〜４．０であるのに対し、ＳｉＮ膜の比誘電率はたかだか７〜８前後で、この中間の組成を有するＳｉＯＮ膜を使ってさらなるゲート長の短縮に対応するには明らかな限界がある。
【０００５】
これに対しＨｆＯ２やＺｒＯ２などの金属酸化物絶縁膜は２０〜３０の非常に大きな比誘電率を有し、一般にｈｉｇｈ−Ｋ誘電体膜とよばれている。そこでこのようなｈｉｇｈ−Ｋ誘電体膜をゲート絶縁膜に使うことにより、更にゲート長の短い、例えばゲート長が３２ｎｍあるいは１６ｎｍ、さらには８ｎｍのＭＯＳトランジスタにおいても、トンネル効果によるゲートリーク電流を効果的に抑制することが期待されている。
【０００６】
ところがこのようなｈｉｇｈ−Ｋ誘電体膜よりなるゲート絶縁膜上にポリシリコンゲート電極を形成した構造のＭＯＳトランジスタでは、ｐチャネルＭＯＳトランジスタであれｎチャネルＭＯＳトランジスタであれ、閾値が深いレベルに固定されてしまう、いわゆるフェルミレベルピニングとして知られている問題や、分極の発生しやすいｈｉｇｈ−Ｋ誘電体膜中に誘起されたＳＯ（Surface Optical）フォノン振動がトランジスタのチャネル領域において反転チャネルを構成する電荷と結合して散乱を生じ、キャリア移動度を低下させる、フォノン散乱として知られている問題などが生じる。
【０００７】
これに対し、当業者が一般に「メタル」とよぶ金属あるいは導電性金属窒化物をゲート電極に使った、いわゆるメタルゲート技術では、ゲート電極に空乏化の問題が発生することはなく、ｈｉｇｈ−Ｋ誘電体膜よりなる、いわゆるｈｉｇｈ−Ｋゲート絶縁膜に、前記メタルよりなるメタルゲート電極を組み合わせることで、大きなドレイン電流を特徴とし、高速動作するＭＯＳトランジスタを得ることが可能であると期待される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】２００８−２０５０１２号公報
【非特許文献】
【０００９】
【非特許文献１】Kita, K., et al.Technical report of IEICE. SDM 108(407) pp.5-8, 20090119
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしメタルゲート技術でも、シリコン基板上にｈｉｇｈ−Ｋ誘電体膜を直接にゲート絶縁膜として形成すると、表面ラフネス散乱や酸化ハフニウム（ＨｆＯｘ）などのｈｉｇｈ−Ｋ誘電体膜中における格子振動に起因するフォノン散乱が発生し、チャネル中を輸送されるキャリアの移動度が低下してしまうため、通常は、シリコン基板とｈｉｇｈ−Ｋ誘電体膜の間に、熱酸化やラジカル酸化によりシリコン酸化膜よりなる界面酸化膜を形成することが提唱されている。
【００１１】
しかしこのようなシリコン酸化膜とｈｉｇｈ−Ｋ誘電体膜を積層した構造のゲート絶縁膜を有するＭＯＳトランジスタでは、シリコン酸化膜とｈｉｇｈ−Ｋ誘電体膜との界面において、両者の間における酸素原子の数密度差に起因して実質的な電荷が電気双極子の形で発生し（非特許文献１）、特にｎチャネルＭＯＳトランジスタの場合に閾値が深くなってしまう問題が生じる。その結果、せっかくのｈｉｇｈ−Ｋ誘電体膜を使っても、所望のトランジスタ動作速度の向上が得られない。
【００１２】
このため、ｎチャネルＭＯＳトランジスタについて、酸化ハフニウム膜よりなるｈｉｇｈ−Ｋ誘電体膜上に酸化ランタン（Ｌａ2Ｏ3）膜を形成し、前記酸化ハフニウム膜とその下のシリコン酸化膜との界面に望ましくない向きで発生する電気双極子の効果を打ち消すのみならず、前記酸化ハフニウム膜中へのＬａの拡散量を制御することで、ｎチャネルＭＯＳトランジスタの閾値を自在に制御する技術が提案されている。
【００１３】
またｐチャネルＭＯＳトランジスタについては、酸化ハフニウム膜とシリコン酸化膜の界面に発生する電気双極子の効果をさらに増大させるのが望ましく、このため酸化ハフニウム膜上に酸化アルミニウム（Ａｌ2Ｏ3）膜を形成し、前記酸化ハフニウム膜中へのＡｌの拡散量を制御することで、ｐチャネルＭＯＳトランジスタの閾値を自在に制御する技術が提案されている。
【００１４】
図１Ａ〜図１Ｆは、このような本発明の関連技術によるプロセスを示す図である。
【００１５】
図１Ａを参照するに、シリコン基板１１には、ｎチャネルＭＯＳトランジスタのための素子領域１１ＡとｐチャネルＭＯＳトランジスタのための素子領域１１Ｂが形成されており、いずれの素子領域においても、前記シリコン基板１１上に、シリコン熱酸化膜あるいはラジカル酸化膜よりなる界面酸化膜１２を介して、例えば酸化ハフニウムよりなるｈｉｇｈ−Ｋ誘電体膜１３が形成されている。
【００１６】
次に図１Ｂに示すように前記図１Ａの構造上、前記素子領域１１Ａ上にも素子領域１１Ｂにも酸化アルミニウム膜１４Ａを形成し、その後図１Ｃに示すように、前記酸化アルミニウム膜１４Ａを前記素子領域１１Ａからウェットあるいはドライエッチングにより選択的に除去する。
【００１７】
さらに図１Ｄに示すように前記図１Ｃの構造上、前記素子領域１１Ａ上にも素子領域１１Ｂにも酸化ランタン（Ｌａ2Ｏ3）膜１４Ｂを形成し、その後図１Ｅに示すように、前記酸化ランタン膜１４Ｂを前記素子領域１１Ｂからウェットエッチングにより選択的に除去する。
【００１８】
さらに図１Ｆに示すように図１Ｅの構造を熱処理し、前記素子領域１１Ａにおいては酸素原子を酸化ハフニウム膜１３から酸化ランタン膜１４Ｂおよび界面酸化膜１２へと矢印のように拡散させ、また素子領域１１Ｂにおいては酸素原子を矢印で示すように酸化アルミニウム膜１４Ａから酸化ハフニウム膜１３へと、また酸化ハフニウム膜１３から界面酸化膜１２へと拡散させる。このような酸素原子の移動は、酸素原子の数密度が高い方から低い方へと生じ（非特許文献１）、酸素欠損が生じた部分には正電荷が、また酸素原子の移動先には負電荷が、対になって発生し、電気双極子が形成される。図１Ａ〜図１Ｆの系では、酸素原子の数密度は、酸化ランタン膜、界面酸化膜を構成する酸化ハフニウム、シリコン酸化膜および酸化アルミニウム膜の順で増大する（Ｌａ2Ｏ3＜ＨｆＯ2＜ＳｉＯ2＜Ａｌ2Ｏ3）。このようにして形成されたｈｉｇｈ−Ｋ誘電体膜１３および酸化ランタン膜１４Ｂ、および前記ｈｉｇｈ−Ｋ誘電体膜１３および酸化アルミニウム膜１４Ａは、それぞれｎチャネルＭＯＳトランジスタのゲート絶縁膜１５ＡおよびｐチャネルＭＯＳトランジスタのゲート絶縁膜１５Ｂを形成する。
【００１９】
ところで図１Ｅよりわかるように、ｈｉｇｈ−Ｋ誘電体膜１３と酸化ランタン膜１４Ｂの界面に形成される電気双極子の向きは、前記ｈｉｇｈ−Ｋ誘電体膜１３とシリコン酸化膜１２との界面に形成される電気双極子の向きと逆になっており、前記酸化ランタン膜１４ＢはｎチャネルＭＯＳトランジスタの素子領域１１Ａにおいて、チャネル領域にｈｉｇｈ−Ｋ誘電体膜１３と界面酸化膜１２の界面で生じる電気双極子による閾値電圧の調整効果を相殺するのみならず、さらに逆向きの電気双極子の効果を生じるように作用する。
【００２０】
その際、前記ｎチャネルＭＯＳトランジスタの素子領域１１Ａにおいては前記酸化ランタン膜１４Ｂ中のＬａ原子が前記酸化ハフニウム膜１３と界面酸化膜１２の界面まで拡散し、前記酸化ハフニウム膜１３から界面酸化膜１２へと拡散した酸素原子と結合することにより、酸素原子の数密度が低い酸化ランタンを形成する。その結果、前記酸化ハフニウム膜と界面酸化膜１２との界面における過剰の酸素原子が酸化ランタンの形で固定され、かかる界面における望ましくない向きの電気双極子の発生が軽減される。
【００２１】
一方前記素子領域１１Ｂにおいては、ｈｉｇｈ−Ｋ誘電体膜１３と酸化アルミニウム膜１４Ａの界面に形成される電気双極子の向きは、前記ｈｉｇｈ−Ｋ誘電体膜１３とシリコン酸化膜１２との界面に形成される電気双極子の向きと同じになっており、前記酸化アルミニウム膜１４ＡはｐチャネルＭＯＳトランジスタの素子領域１１Ｂにおいて、チャネル領域にｈｉｇｈ−Ｋ誘電体膜１３と界面酸化膜１２の界面で生じる電気双極子によるｐチャネルＭＯＳトランジスタの閾値電圧調整効果を増強するように作用する。
【００２２】
前記素子領域１１Ｂにおいては前記酸化アルミニウム膜１４Ａ中のＡｌが前記酸化ハフニウム膜１３と界面酸化膜１２の界面まで拡散し、酸素原子の数密度が高い酸化アルミニウムを形成する。このようにして前記酸化ハフニウム膜１３と界面酸化膜１２の界面に形成された酸化アルミニウムは酸素を前記界面酸化膜１２へと放出し、素子領域１１Ｂにおいて前記ｈｉｇｈ−Ｋ誘電体膜１３と界面酸化膜１２の界面で生じる電気双極子による閾値電圧調整効果を増強するように作用する。
【００２３】
しかし上記図１Ａ〜図１Ｆのプロセスでは、図１Ｅの工程において前記酸化ランタン膜１４Ｂを選択エッチングしているが、酸化ランタン膜１４Ｂは吸水性を有するため、例えばその後のパターニング工程においてエッチング残渣を生じたり、凝集を生じ酸化ランタン膜１４Ｂの膜厚が大きい部分ではＬａ濃度が高く、薄い部分では逆に低くなり、Ｌａの分布が局所的に不均一になったりするなどの、様々な問題が生じる。凝集を生じた酸化ランタン膜１４Ｂでは、膜厚に数ミクロンのばらつきが発生することがある。選択エッチング工程では、ドライエッチングでもウェットエッチングでも洗浄工程が一般に不可欠であり、水との接触を回避することができない。
【００２４】
また仮に図１Ｅの選択エッチング工程を省略した場合には、図１Ｆの状態で酸化ランタン膜１４Ｂが酸化アルミニウム膜１４Ａ上に残留し、その結果、Ｌａ原子もＡｌ原子と共に前記ｈｉｇｈ−Ｋ誘電体膜１３と界面酸化膜１２との界面に向かって拡散し、前記界面における双極子によるｐチャネルＭＯＳトランジスタの閾値電圧調整効果を低減させるように作用してしまう。
【課題を解決するための手段】
【００２５】
一の側面によれば半導体装置は、素子分離領域によりｎチャネルＭＯＳトランジスタのための第１の素子領域とｐチャネルＭＯＳトランジスタのための第２の素子領域が画成されたシリコン基板と、前記第１の素子領域において前記シリコン基板上に第１のゲート絶縁膜を介して形成された第１のメタルゲート電極と、前記第２の素子領域において前記シリコン基板上に第２のゲート絶縁膜を介して形成された第２のメタルゲート電極と、前記第１の素子領域において前記シリコン基板中に、前記第１のメタルゲート電極直下の第１のチャネル領域を隔てて相対向するｎ型の第１のソースおよびドレイン領域と、前記第２の素子領域において前記シリコン基板中に、前記第２のメタルゲート電極直下の第２のチャネル領域を隔てて相対向するｐ型の第２のソースおよびドレイン領域と、を含み、前記第１のゲート絶縁膜は、前記シリコン基板表面に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された前記第１の絶縁膜よりも高い誘電率を有する第２の絶縁膜と、前記第２絶縁膜上に形成された第１の酸化ランタン膜とを含み、前記第２のゲート絶縁膜は、前記シリコン基板表面に形成された第３の絶縁膜と、前記第３の絶縁膜上に形成された前記第３の絶縁膜よりも高い誘電率を有する第４の絶縁膜と、前記第４の絶縁膜上に形成された酸化アルミニウムあるいは二酸化チタンよりなる酸化膜と、前記酸化膜上に形成された第２の酸化ランタン膜とを含み、前記酸化膜と前記第２の酸化ランタン膜との間には、窒素を含む層が介在する。
【００２６】
他の側面によれば半導体装置の製造方法は、素子分離領域により第１および第２の素子領域が画成されたシリコン基板上に、前記第１および第２の素子領域を覆って第１の絶縁膜を形成する工程と、前記シリコン基板上に、前記第１および第２の素子領域にわたり、前記第１の絶縁膜を覆って前記第１の絶縁膜よりも高い誘電率を有する第２の絶縁膜を形成する工程と、前記シリコン基板上に、前記第１および第２の素子領域にわたり、前記第２の絶縁膜を覆って酸化アルミニウムまたは二酸化チタンよりなる酸化膜を形成する工程と、前記酸化膜の表面を、前記第１および第２の素子領域にわたり窒化して窒化物層を形成する工程と、前記窒化物層および前記酸化膜を前記第１の素子領域から選択的に除去し、前記第１の素子領域において前記第２の絶縁膜を露出する工程と、前記シリコン基板上に、前記第１および第２の素子領域にわたり、前記第１の素子領域においては前記第２の絶縁膜を覆って、また前記第２の素子領域においては前記窒化物層を覆って、酸化ランタン膜を形成し、前記第１の素子領域においては前記第１の絶縁膜と前記第２の絶縁膜と前記酸化ランタン膜を積層した第１の積層構造を、また前記第２の素子領域においては前記第１の絶縁膜と前記第２の絶縁膜と前記酸化膜と前記窒化物層と前記酸化ランタン膜を積層した第２の積層構造を形成する工程と、前記シリコン基板上に、前記第１および第２の素子領域にわたり、前記酸化ランタン膜を覆って金属または導電性金属窒化物層をメタルゲート電極層として形成する工程と、を含む。
【００２７】
他の側面によればｐチャネルＭＯＳトランジスタは、シリコン基板と、前記シリコン基板上にゲート絶縁膜を介して形成されたメタルゲート電極と、前記シリコン基板中に、前記メタルゲート電極直下のチャネル領域を隔てて相対向するｐ型のソースおよびドレイン領域と、を含み、前記ゲート絶縁膜は、前記シリコン基板表面に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された前記第１の絶縁膜よりも高い誘電率を有する第２の絶縁膜と、前記第２の絶縁膜上に形成された酸化アルミニウムあるいは二酸化チタンよりなる酸化膜と、前記酸化膜上に形成された酸化ランタン膜とを含み、前記酸化膜と前記酸化ランタン膜との間には、窒素を含む層が介在する。
【発明の効果】
【００２８】
上記第１および第２の側面によれば、半導体装置を製造する際に、第２の素子領域において前記酸化アルミニウムまたは二酸化チタンよりなる酸化物膜と酸化ランタン膜との間に窒化物層が介在するため、前記酸化ランタン膜を形成する際に、前記第２のゲート絶縁膜ないし第２の積層構造において、Ｌａが前記酸化物膜中に拡散するのが阻止され、前記第１の素子領域においては前記シリコン基板と前記第１のゲート絶縁膜ないし第１の積層構造との界面に所望の極性のダイポールを誘起する一方、前記第２の素子領域においては前記シリコン基板と前記第２のゲート絶縁膜ないし第２の積層構造との界面に、所望の逆極性のダイポールを誘起することが可能となり、ｈｉｇｈ−Ｋ誘電体膜を使ったメタルゲートＭＯＳトランジスタにおいて、閾値特性をｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳのいずれにおいても揃えることが可能となる。
【図面の簡単な説明】
【００２９】
【図１Ａ】従来の半導体装置の製造工程を説明する断面図（その１）である。
【図１Ｂ】従来の半導体装置の製造工程を説明する断面図（その２）である。
【図１Ｃ】従来の半導体装置の製造工程を説明する断面図（その３）である。
【図１Ｄ】従来の半導体装置の製造工程を説明する断面図（その４）である。
【図１Ｅ】従来の半導体装置の製造工程を説明する断面図（その５）である。
【図１Ｆ】従来の半導体装置の製造工程を説明する断面図（その６）である。
【図２】一実施形態による半導体装置の構成を示す断面図である。
【図３Ａ】図２の半導体装置の製造工程を説明する断面図（その１）である。
【図３Ｂ】図２の半導体装置の製造工程を説明する断面図（その２）である。
【図３Ｃ】図２の半導体装置の製造工程を説明する断面図（その３）である。
【図３Ｄ】図２の半導体装置の製造工程を説明する断面図（その４）である。
【図３Ｅ】図２の半導体装置の製造工程を説明する断面図（その５）である。
【図３Ｆ】図２の半導体装置の製造工程を説明する断面図（その６）である。
【図３Ｇ】図２の半導体装置の製造工程を説明する断面図（その７）である。
【図３Ｈ】図２の半導体装置の製造工程を説明する断面図（その８）である。
【図３Ｉ】図２の半導体装置の製造工程を説明する断面図（その９）である。
【図３Ｊ】図２の半導体装置の製造工程を説明する断面図（その１０）である。
【図３Ｋ】図２の半導体装置の製造工程を説明する断面図（その１１）である。
【図３Ｌ】図２の半導体装置の製造工程を説明する断面図（その１２）である。
【発明を実施するための形態】
【００３０】
図２は、好ましい実施形態による半導体装置の構成を示す断面図である。
【００３１】
図２を参照するに、ｐ型シリコン基板２１上にはＳＴＩ型の素子分離領域２１ＩによりｎチャネルＭＯＳトランジスタのための素子領域２１Ａと、ｐチャネルＭＯＳトランジスタのための素子領域２１Ｂが画成されており、前記素子領域２１Ａにはｐ型ウェル２１ＰＷが形成されている。
【００３２】
前記素子領域２１Ａにおいては前記シリコン基板２１上に、厚さが１ｎｍ以下、例えば０．７ｎｍの膜厚の熱酸化膜よりなる界面酸化膜２２ａが形成され、前記界面酸化膜２２ａ上には膜厚が１．０ｎｍ〜２．０ｎｍ、好ましくは１．５ｎｍの酸化ハフニウム（ＨｆＯ２）膜２３ａと、膜厚が０．３ｎｍ〜０．８ｎｍ、好ましくは０．５ｎｍの酸化ランタン（Ｌａ2Ｏ3）膜２６ａとが順次積層され、第１のゲート絶縁膜２２Ａが形成されている。
【００３３】
さらに前記素子領域２１Ａにおいては、前記第１のゲート絶縁膜２２Ａ上に、ＴｉＮよりなるメタル膜２７ａとｎ型にドープされたポリシリコン膜２８ａを順次積層したメタルゲート電極２３Ａがゲート長ＬＡで形成されている。
【００３４】
一方前記素子領域２１Ｂにおいては前記シリコン基板２１上に、厚さが１ｎｍ以下、例えば０．７ｎｍの膜厚の熱酸化膜よりなる界面酸化膜２２ｂが前記界面酸化膜２２ａと同様に形成され、前記界面酸化膜２２ｂ上には膜厚が１．０ｎｍ〜２．０ｎｍ、好ましくは１．５ｎｍの酸化ハフニウム（ＨｆＯ２）膜２３ｂと、膜厚が０．３ｎｍ〜０．８ｎｍ、好ましくは０．５ｎｍの酸化アルミニウム（Ａｌ2Ｏ3）膜２４ｂと、膜厚が０．３ｎｍ〜０．８ｎｍ、好ましくは０．５ｎｍの酸化ランタン膜２６ｂが順次積層され、第２のゲート絶縁膜２２Ｂが形成されている。その際、本実施形態では、前記酸化アルミニウム膜２４ｂと酸化ランタン膜２６ｂの間に、膜厚が０．２ｎｍ以上、０．５ｎｍ未満の、すなわち前記酸化アルミニウム膜２４ｂの膜厚よりは膜厚の小さい窒化アルミニウム（ＡｌＮ）層２５ｂが介在し、前記窒化アルミニウム層２５ｂは、前記酸化ランタン膜２６ｂから前記酸化アルミニウム膜２４ｂ、さらに酸化ハフニウム膜２３ｂへのランタン（Ｌａ）の拡散を阻止するバリア膜として機能する。後で説明するように、前記窒化アルミニウム層２５ｂは、前記酸化アルミニウム膜２４ｂの表面部分を窒化することにより形成されており、これに伴って前記酸化アルミニウム膜２４ｂの膜厚は、実際には上記の値から、前記窒化アルミニウム層２５ｂの膜厚分だけ減少している。
【００３５】
さらに前記素子領域２１Ｂにおいては、前記第２のゲート絶縁膜２２Ｂ上に、ＴｉＮよりなるメタル膜２７ｂとｐ型にドープされたポリシリコン膜２８ｂを順次積層したメタルゲート電極２３Ｂが、ゲート長ＬＢで形成されている。
【００３６】
ここで前記メタル膜２７ａ，２７ｂはＴｉＮに限定されるものではなく、ＴａＮやＴａＳｉＮ，Ｗ，ＷＮなど高融点金属あるいはその導電性窒化物を使うことが可能である。
【００３７】
前記シリコン基板２１中には、前記素子領域２１Ａにおいて前記メタルゲート電極２３Ａ直下のチャネル領域２３ＣＡの両側に、前記チャネル領域２３ＣＡを隔てて相対向するようにｎ型のソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂが形成され、また素子領域２１Ｂにおいて前記メタルゲート電極２３Ｂ直下のチャネル領域２３ＣＢの両側に、前記チャネル領域２３ＣＢを隔てて相対向するようにｐ型のソースエクステンション領域２１ｃおよびドレインエクステンション領域２１ｄが形成されている。
【００３８】
さらに前記ゲート電極２３Ａの相対向する側壁面上には側壁絶縁膜２３Ａ1，２１Ａ2が形成され、前記シリコン基板２１中には、前記素子領域２１Ａ中、前記チャネル領域２１ＣＡから見て前記側壁絶縁膜２３Ａ1および２３Ａ2の外側に、ｎ＋型のソース領域２１ｅおよびドレイン領域２１ｆがそれぞれ形成される。
【００３９】
同様に前記ゲート電極２３Ｂの相対向する側壁面上には側壁絶縁膜２３Ｂ1，２１Ｂ2が形成され、前記シリコン基板２１中には、前記素子領域２１Ｂ中、前記チャネル領域２１ＣＢから見て前記側壁絶縁膜２３Ｂ1および２３Ｂ2の外側に、ｐ＋型のソース領域２１ｇおよびドレイン領域２１ｈがそれぞれ形成される。
【００４０】
その結果、前記素子領域２１Ａにはメタルゲート電極２３Ａとゲート絶縁膜２２Ａを有するｎチャネルＭＯＳトランジスタが、また素子領域２１Ｂにはメタルゲート電極２３Ｂとゲート絶縁膜２２Ｂを有するｐチャネルＭＯＳトランジスタが、それぞれ形成される。
【００４１】
前記ゲート絶縁膜２２Ａをこのように膜厚が０．７ｎｍの界面酸化膜２２ａと膜厚が１．５ｎｍの酸化ハフニウム膜２３ａと膜厚が０．５ｎｍの酸化ランタン膜２６ａの積層により構成した場合、前記ゲート絶縁膜２２Ａの換算膜厚ＥＯＴは、約１．０７ｎｍとなる。また前記ゲート絶縁膜２２Ｂをこのように膜厚が０．７ｎｍの界面酸化膜２２ｂと膜厚が１．５ｎｍの酸化ハフニウム膜２３ｂと膜厚が０．５ｎｍの酸化アルミニウム膜２５ｂと膜厚が０．２ｎｍの窒化アルミニウム膜２５ｂと膜厚が０．５ｎｍの酸化ランタン膜２６ｂの積層により構成した場合、前記ゲート絶縁膜２２ＢのＥＯＴは、１．２８７ｎｍとなる。ただしこの計算では、界面酸化膜２２ａ，２２ｂの比誘電率を３．９、ｈｉｇｈ−Ｋ誘電体膜２３ａ，２３ｂを構成するＨｆＯ2の比誘電率を２０、酸化ランタン膜２６ａ，２６ｂの比誘電率を２５、酸化アルミニウム膜２４ｂの比誘電率を１６、窒化アルミニウム膜２５ｂの比誘電率を９としている。
【００４２】
このように本実施形態ではゲート絶縁膜２２Ａ，２２Ｂの換算膜厚ＥＯＴが１．０〜１．１ｎｍであり、物理膜厚は、それぞれｎチャネルは２．７nm、ｐチャネルは３．２nmとなるので、ゲートリーク電流の増大を抑止できる。ゲート長が４５nmより短くなっても同様である。
【００４３】
以下、図２の半導体装置の製造方法を説明する。
【００４４】
図３Ａを参照するに、前記シリコン基板２１上には素子分離領域２１Ｉにより素子領域２１Ａと２１Ｂが画成されており、前記素子領域２１Ａにはｐ型ウェル２１ＰＷが形成されている。図３Ａの工程では、さらに前記シリコン基板２１Ａ上に前記界面酸化膜２２ａ，２２ｂとなるシリコン酸化膜２２が、例えば９００℃で酸素分圧が１３２０Ｐａ（１０Ｔｏｒｒ）のドライ酸素雰囲気中において７秒〜８秒間熱酸化処理工程を行うことにより、１ｎｍ以下、例えば０．７ｎｍの膜厚に形成される。
【００４５】
次に図３Ｂに工程において、前記シリコン酸化膜２２上に前記ｈｉｇｈ−Ｋ誘電体膜２３ａ，２３ｂとなるＨｆＯ2膜２３が、ＡＬＤ（atomic layer deposition）法あるいはＭＯＣＶＤ法により、例えば１．５ｎｍの膜厚に形成される。前記ＨｆＯ2膜２３のＡＬＤ法による成膜は、ＣＶＤ装置を使い、３００℃〜３５０℃、例えば３２０℃の温度において、塩化ハフニウム（ＨｆＣｌ4）と水蒸気（Ｈ2Ｏ）を、間にパージ工程を挟みながら交互に繰り返し供給することで実行することができる。なおその際、前記塩化ハフニウムに塩化ジルコニウム（ＺｒＣｌ4）を添加することも可能である。この場合には、前記ｈｉｇｈ−Ｋ誘電体膜２３として（Ｈｆ，Ｚｒ）Ｏ2膜が得られる。ただしこの場合は、ハフニウム（Ｈｆ）とジルコニウム（Ｚｒ）の全体に対するジルコニウムの割合が３割を超えないように制御するのが好ましい。
【００４６】
次に図３Ｃの工程において、前記ＨｆＯ2膜２３上に前記酸化膜２４として酸化アルミニウム膜が、前記ＨｆＯ2膜２３の場合と同様にＡＬＤ法あるいはＭＯＣＶＤ法により、例えば０．５ｎｍの膜厚に形成される。前記酸化アルミニウム膜２４をＡＬＤ法により成膜する場合もＣＶＤ装置が使われ、２００℃〜３００℃、例えば２５０℃の温度において、Ａｌ（ＣＨ3）3（トリメチルアンモニウム）とＨ2Ｏを、間にパージ工程を挟みながら交互に繰り返し供給することで実行することができる。
【００４７】
次に図３Ｄの工程において前記図３Ｃの構造をリモートプラズマ窒化処理装置中に導入し、４００℃以下の温度においてヘリウム（Ｈｅ）雰囲気中、１５００〜２０００Ｗのパワーでプラズマを励起し、窒素ガスを例えば３０ｓｃｃｍ〜１００ｓｃｃｍの流量で１０秒間ないし２０秒間流すことにより、前記酸化アルミニウム膜２４の表面部分を窒素ラジカルにより窒化し、膜厚が０．２ｎｍ以上で０．５ｎｍ未満の窒化アルミニウム（ＡｌＮ）層２５を形成する。ただし前記酸化アルミニウム膜２４の窒化処理はリモートプラズマ窒化処理に限定されるものではなく、窒素ラジカルを低温で効率的に発生できるものであればどのようなものであってもよい。例えばダウンフロープラズマ処理装置を使って前記窒化処理を行うことも可能である。この場合は、室温でダウンフロープラズマ処理装置を運転し、１ミリ秒程度のフラッシュランプ加熱あるいはレーザスキャン加熱を行う。この場合には、シリコンの基礎吸収端波長よりも短い、１１００ｎｍよりも短波長の光を使うのが好ましい。いずれの場合でも、前記酸化ランタン膜２６からのＬａの拡散を抑制しつつ、前記酸化アルミニウム膜２４の表面部分のみを窒化することが可能である。窒化ガスとしては、窒素の他に一酸化窒素（ＮＯ）や亜酸化窒素（Ｎ2Ｏ）、アンモニア（ＮＨ3）などを使うことができる。
【００４８】
さらに図３Ｅの工程において、前記窒化アルミニウム層２５上に例えばアモルファスシリコン膜よりなるハードマスク膜Ｍ１をスパッタ法あるいはＣＶＤ法により、０．５ｎｍ程度の膜厚で形成し、前記素子領域２１ＢをレジストパターンＲ１により保護した状態で、図３Ｆに示すように前記ハードマスク膜Ｍ１を前記素子領域２１Ａからドライエッチングにより除去する。さらに残った前記窒化アルミニウム層２５および酸化アルミニウム膜２４をやはりドライエッチングにより除去し、前記素子領域２１Ａにおいて前記酸化ハフニウム膜２３を露出させる。
【００４９】
さらに図３Ｆの工程では、前記素子領域２１Ａにおいて前記酸化ハフニウム膜２４が露出された後、前記素子領域２１Ｂにおいて前記レジストパターンＲ１を、剥離液を使って除去する。その際、前記窒化アルミニウム膜２５は、前記素子領域２１Ｂにおいて前記ハードマスク膜Ｍ１により保護されており、剥離液に接することはない。
【００５０】
さらにＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）をエッチャントに使ったウェットエッチング法により、前記素子領域２１Ｂにおいて前記ハードマスク膜Ｍ１を選択的に除去し、前記素子領域２１Ｂにおいて窒化アルミニウム層２５を露出させる。前記窒化アルミニウム層２５はＴＭＡＨに対しては耐性を有している。また酸化ハフニウムはＴＭＡＨに対して耐性を有しているため、この工程において前記素子領域２１Ａにおいて露出されている酸化ハフニウム膜２３が浸食されたり除去されたりすることはない。
【００５１】
次に図３Ｇの工程において前記図３Ｆの構造上に、前記素子領域２１Ａにおいては露出された酸化ハフニウム膜２３を覆うように、また前記素子領域２１Ｂにおいては露出された窒化アルミニウム膜２５を覆うように、酸化ランタン膜２６が、Ｌａ（ｔｈｄ）３を原料ガスとして使ったＡＬＤ法により、例えばＣＶＤ装置中、１５０℃〜２５０℃、好ましくは２００℃の基板温度において、前記原料ガスＬａ（ｔｈｄ）３とガスとを交互に、間にパージ工程を挟みながら繰り返し供給することにより、例えば０．５ｎｍの膜厚に形成される。
【００５２】
その後、このようにして得られた図３Ｇの構造はスパッタ装置中に導入され、図３Ｈの工程において、前記ゲート電極２３Ａ，２３Ｂに対応してＴｉＮ膜２７が、例えば７．５ｎｍ〜１２．５ｎｍ、好ましくは１０ｎｍの膜厚に形成され、さらにその上にポリシリコンシリコン膜２８が、例えば３０ｎｍ〜７０ｎｍ、好ましくは５０ｎｍの膜厚に形成される。
【００５３】
このようにして形成されたＴｉＮ膜２７とポリシリコン膜２８、およびその下のシリコン酸化膜２２，酸化ハフニウム膜２３，酸化アルミニウム膜２４，窒化アルミニウム膜２５および酸化ランタン膜２６は、図３Ｉの工程においてパターニングされ、前記素子領域２１Ａにおいては前記界面酸化膜２２ａと酸化ハフニウム膜２３ａと酸化ランタン膜２６ａの積層よりなるゲート絶縁膜２２Ａが、ＴｉＮ膜２７ａとポリシリコン膜２８ａの積層よりなるメタルゲート電極２３Ａの下に、また前記素子領域２１Ｂにおいては前記界面酸化膜２２ｂと酸化ハフニウム膜２３ｂと酸化アルミニウム膜２４ｂと窒化アルミニウム層２５と酸化ランタン膜２６ｂの積層よりなるゲート絶縁膜２２Ｂが、前記ＴｉＮ膜２７ｂとポリシリコン膜２８ｂの積層よりなるメタルゲート電極２３Ｂの下に形成される。
【００５４】
さらに図３Ｊの工程において、前記メタルゲート電極２３Ａをマスクにリン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物元素を前記素子領域２１Ａにおいて前記シリコン基板２１中にイオン注入し、ｎ型のソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂを形成する。また前記図３Ｊの工程では、前記メタルゲート電極２３Ｂをマスクにボロン（Ｂ）などのｐ型不純物元素を前記素子領域２１Ｂにおいて前記シリコン基板２１中にイオン注入し、ｐ型のソースエクステンション領域２１ｃおよびドレインエクステンション領域２１ｄを形成する。
【００５５】
さらに図３Ｋの工程において前記メタルゲート電極２３Ａに側壁絶縁膜２４Ａ1、２４Ａ2を、また前記メタルゲート電極２３Ｂに側壁絶縁膜２４Ｂ1，２４Ｂ2を形成し、前記素子領域２１Ａにおいてはヒ素あるいはリンなどのｎ型不純物元素を、前記メタルゲート電極２３Ａおよび側壁絶縁膜２４Ａ1、２４Ａ2をマスクに、また前記素子領域２１Ｂにおいてはボロンなどのｐ型不純物元素を、前記メタルゲート電極２３Ｂおよび側壁絶縁膜２４Ｂ1、２４Ｂ2をマスクに、それぞれイオン注入することにより、先に図２で説明したように、前記シリコン基板２１中、前記素子領域２１Ａにおいて、前記チャネル領域２１ＣＡから見て前記側壁絶縁膜２３Ａ1および２３Ａ2の外側に、ｎ＋型のソース領域２１ｅおよびドレイン領域２１ｆを、また前記素子領域２１Ｂにおいて、前記チャネル領域２１ＣＢから見て前記側壁絶縁膜２３Ｂ1および２３Ｂ2の外側に、ｐ＋型のソース領域２１ｇおよびドレイン領域２１ｈをそれぞれ形成する。
【００５６】
図３Ｋの工程では、前記メタルゲート電極２３Ａを構成するポリシリコン膜２８ａが前記ｎ＋型ソースおよびドレイン領域２１ｅ，２１ｆのドープに伴いｎ＋型に、また前記メタルゲート電極２３Ｂを構成するポリシリコン膜２８ｂが、前記ｐ＋型ソースおよびドレイン領域２１ｇ，２１ｈのドープに伴い、ｐ＋型にドープされる。ただし、本実施形態において、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタにおける閾値電圧の調整は、前記ゲート絶縁膜２２Ａおよび２２Ｂの積層構造により既に完了しているため、このようにｎチャネルＭＯＳトランジスタのメタルゲートの一部を構成するポリシリコン膜をｎ型に、またｐチャネルＭＯＳトランジスタのメタルゲートの一部を構成するポリシリコン膜をｐ型にドープする必要はなく、これらのポリシリコン膜は、同一の導電型にドープされていてもよい。
【００５７】
さらに図３Ｌの工程において前記シリコン基板２１上に層間絶縁膜２９が形成され、前記層間絶縁膜２９中に、前記nチャネルＭＯＳトランジスタのソース領域２１ｅおよびドレイン領域２１ｆ、および前記ｐチャネルＭＯＳトランジスタのソース領域２１ｇおよびドレイン領域２１ｈにそれぞれ対応してビアプラグ２９Ａ〜２９Ｄを形成する。図３Ｌでは、前記ビアプラグ２９Ａ〜２９Ｄはいずれも、タングステン（Ｗ）などの金属プラグ２９ａと、前記金属プラグ２９ａを覆うＴｉあるいはＴｉＮバリア膜２９ｂより構成されている。
【００５８】
なお本実施形態において、前記酸化アルミニウム膜２４は酸化チタン（ＴｉＯ2）膜により置き換えることも可能である。この場合には、前記窒化アルミニウム層２５に代わって、窒化チタン（ＴｉＮ）層が形成される。前記窒化チタン膜を例えば０．３ｎｍの膜厚に形成し、窒化チタン層を０．２ｎｍの膜厚に形成した場合、酸化チタンの比誘電率を５０、窒化チタンの比誘電率を３０とすると、前記ゲート絶縁膜２２Ｂは１．０２２４のＥＯＴを有することになる。
【００５９】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
素子分離領域によりｎチャネルＭＯＳトランジスタのための第１の素子領域とｐチャネルＭＯＳトランジスタのための第２の素子領域が画成されたシリコン基板と、
前記第１の素子領域において前記シリコン基板上に第１のゲート絶縁膜を介して形成された第１のメタルゲート電極と、
前記第２の素子領域において前記シリコン基板上に第２のゲート絶縁膜を介して形成された第２のメタルゲート電極と、
前記第１の素子領域において前記シリコン基板中に、前記第１のメタルゲート電極直下の第１のチャネル領域を隔てて相対向するｎ型の第１のソースおよびドレイン領域と、
前記第２の素子領域において前記シリコン基板中に、前記第２のメタルゲート電極直下の第２のチャネル領域を隔てて相対向するｐ型の第２のソースおよびドレイン領域と、
を含み、
前記第１のゲート絶縁膜は、前記シリコン基板表面に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された前記第１の絶縁膜よりも高い誘電率を有する第２の絶縁膜と、前記第２の絶縁膜上に形成された第１の酸化ランタン膜とを含み、
前記第２のゲート絶縁膜は、前記シリコン基板表面に形成された第３の絶縁膜と、前記第３の絶縁膜上に形成された前記第３の絶縁膜よりも高い誘電率を有する第４の絶縁膜と、前記第４の絶縁膜上に形成された酸化アルミニウムあるいは二酸化チタンよりなる酸化膜と、前記酸化膜上に形成された第２の酸化ランタン膜とを含み、
前記酸化膜と前記第２の酸化ランタン膜との間には、窒素を含む層が介在することを特徴とする半導体装置。
（付記２）
前記窒素を含む層は、前記酸化膜表面に形成された膜厚が０．２ｎｍ以上で０．５ｎｍ未満の窒化アルミニウム層または窒化チタン層であることを特徴とする付記１記載の半導体装置。
（付記３）
前記第１の絶縁膜および前記第３の絶縁膜は、膜厚が１ｎｍ以下のシリコン酸化膜であることを特徴とする付記１または２記載の半導体装置。
（付記４）
前記第２の絶縁膜および前記第４の絶縁膜は酸化ハフニウムあるいは酸化ハフニウムジルコニウムよりなることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
（付記５）
前記第１および第２のメタルゲート電極は、窒化チタン膜と前記窒化チタン膜上に形成されたポリシリコン膜よりなることを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置。
（付記６）
素子分離領域により第１および第２の素子領域が画成されたシリコン基板上に、前記第１および第２の素子領域を覆って第１の絶縁膜を形成する工程と、
前記シリコン基板上に、前記第１および第２の素子領域にわたり、前記第１の絶縁膜を覆って前記第１の絶縁膜よりも高い誘電率を有する第２の絶縁膜を形成する工程と、
前記シリコン基板上に、前記第１および第２の素子領域にわたり、前記第２の絶縁膜を覆って酸化アルミニウムまたは二酸化チタンよりなる酸化膜を形成する工程と、
前記第２の絶縁膜の表面を、前記第１および第２の素子領域にわたり窒化して窒化物層を形成する工程と、
前記窒化物層および前記酸化膜を前記第１の素子領域から選択的に除去し、前記第１の素子領域において前記第２の絶縁膜を露出する工程と、
前記シリコン基板上に、前記第１および第２の素子領域にわたり、前記第１の素子領域においては前記第２の絶縁膜を覆って、また前記第２の素子領域においては前記窒化物層を覆って、酸化ランタン膜を形成し、前記第１の素子領域においては前記第１の絶縁膜と前記第２の絶縁膜と前記酸化ランタン膜を積層した第１の積層構造を、また前記第２の素子領域においては前記第１の絶縁膜と前記第２の絶縁膜と前記酸化膜と前記窒化物層と前記酸化ランタン膜を積層した第２の積層構造を形成する工程と、
前記シリコン基板上に、前記第１および第２の素子領域にわたり、前記酸化ランタン膜を覆って金属または導電性金属窒化物層をメタルゲート電極層として形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記７）
前記窒化物層の形成工程は、前記酸化ランタン膜から前記酸化物層へのＬａの実質的な拡散が生じないように実行されることを特徴とする付記６記載の半導体装置の製造方法。
（付記８）
前記窒化物層の形成工程は、前記窒化物層の膜厚が０．２ｎｍ以上で０．５ｎｍ未満となるように実行されることを特徴とする付記６または７記載の半導体装置の製造方法。
（付記９）
前記窒化物層の形成工程は、リモートプラズマ処理装置を使い、４００℃以下の温度で１０秒間〜２０秒間実行されることを特徴とする付記６〜８のうち、いずれか一項記載の半導体装置の製造方法。
（付記１０）
前記窒化物層の形成工程は、ダウンフロープラズマ処理装置において、１ミリ秒以下の加熱処理を行うことにより実行されることを特徴とする付記６〜８のうち、いずれか一項記載の半導体装置の製造方法。
（付記１１）
前記窒化物層および前記酸化物膜を前記第１の素子領域から選択的に除去する工程は、前記第２の素子領域において前記窒化物層上にアモルファスシリコン膜をハードマスク膜として形成して実行され、さらに前記窒化物層および前記酸化物膜を前記第１の素子領域から選択的に除去する工程は、前記第２の素子領域において、前記アモルファスシリコン膜を前記窒化物層に対して選択的に除去する工程を含むことを特徴とする付記６〜１０のうち、いずれか一項記載の半導体装置の製造方法。
（付記１２）
前記アモルファスシリコン膜を前記窒化物層に対して選択的に除去する工程は、テトラメチルアンモニウムハイドロオキサイドをエッチャントとして使って実行されることを特徴とする付記１１記載の半導体装置の製造方法。
（付記１３）
シリコン基板と、
前記シリコン基板上にゲート絶縁膜を介して形成されたメタルゲート電極と、
前記シリコン基板中に、前記メタルゲート電極直下のチャネル領域を隔てて相対向するｐ型のソースおよびドレイン領域と、
を含み、
前記ゲート絶縁膜は、前記シリコン基板表面に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された前記第１の絶縁膜よりも高い誘電率を有する第２の絶縁膜と、前記第２の絶縁膜上に形成された酸化アルミニウムあるいは二酸化チタンよりなる酸化膜と、前記酸化膜上に形成された酸化ランタン膜とを含み、
前記酸化膜と前記酸化ランタン膜との間には、窒素を含む層が介在することを特徴とするｐチャネルＭＯＳトランジスタ。
【符号の説明】
【００６０】
１１，２１  シリコン基板
１２，２２，２２ａ，２２ｂ  界面酸化膜
１３，２３，２３ａ，２３ｂ  ｈｉｇｈ−Ｋ誘電体膜
１４Ａ，２４，２４ｂ  酸化アルミニウム膜
１４Ｂ，２６，２６ａ  酸化ランタン膜
２１Ａ，２１Ｂ  素子領域
２１ＣＡ，２１ＣＢ  チャネル領域
２１Ｉ  素子分離領域
２１ＰＷ  ウェル
２１ａ，２１ｂ，２１ｃ，２１ｄ  拡散領域
２２Ａ，２２Ｂ  ゲート絶縁膜
２３Ａ，２３Ｂ  メタルゲート電極
２４Ａ1，２４Ａ2，２４Ｂ1，２４Ｂ2  側壁絶縁膜
２５，２５ｂ  窒化物層
２７，２７ａ，２７ｂ  メタル膜
２８，２８ａ，２８ｂ  ポリシリコン膜
２９  層間絶縁膜
２９Ａ〜２９Ｄ  ビアプラグ
２９ａ  Ｗプラグ
２９ｂ  バリア膜
Ｍ１  ハードマスク膜
【図１Ａ】
0005471491.tif 000002
【図１Ｂ】
0005471491.tif 000003
【図１Ｃ】
0005471491.tif 000004
【図１Ｄ】
0005471491.tif 000005
【図１Ｅ】
0005471491.tif 000006
【図１Ｆ】
0005471491.tif 000007
【図３Ａ】
0005471491.tif 000008
【図３Ｂ】
0005471491.tif 000009
【図３Ｃ】
0005471491.tif 000010
【図３Ｄ】
0005471491.tif 000011
【図３Ｅ】
0005471491.tif 000012
【図３Ｆ】
0005471491.tif 000013
【図３Ｇ】
0005471491.tif 000014
【図２】
0005471491.tif 000015
【図３Ｈ】
0005471491.tif 000016
【図３Ｉ】
0005471491.tif 000017
【図３Ｊ】
0005471491.tif 000018
【図３Ｋ】
0005471491.tif 000019
【図３Ｌ】
0005471491.tif 000020