(57)【特許請求の範囲】
【請求項１】
複数の磁気ランダムアクセスメモリ（ＭＲＡＭ）セルを備えるメモリ装置上で自己参照型読み出し操作を実行するための制御可能な読み出し回路であって、各ＭＲＡＭセルが、第１の抵抗値を有する第１の記憶状態と第２の抵抗値を有する第２の記憶状態とにある当該制御可能な読み出し回路において、
前記制御可能な読み出し回路は、前記ＭＲＡＭセルのうちの１つのＭＲＡＭセルを選択するための選択装置と、第１の読み出しサイクルと第２の読み出しサイクルとのそれぞれの間に、選択された前記ＭＲＡＭセルの前記第１の抵抗値および前記第２の抵抗値を測定するためのセンス電流を供給するために適合されたセンス回路とを備え、このセンス回路は、前記第１の抵抗値を記憶するためのサンプルアンドホールド回路と、前記第２の抵抗値を記憶された前記第１の抵抗値と比較するための差動増幅器回路とを備え、
前記制御可能な読み出し回路は、前記第１の読み出しサイクルおよび前記第２の読み出しサイクルの期間を制御するパルス期間を有するパルス状タイミング信号を供給するために適合された制御回路をさらに備える当該制御可能な読み出し回路。
【請求項２】
前記制御回路は、タイミングキャパシタンスと、前記タイミングキャパシタンスを充電するための一定のプルアップ電流を供給するために適合された定電流源と、実質的に一定の時間基準電圧を供給するために適合された時間制御装置と、前記タイミングキャパシタンスに対応する電圧と前記時間基準電圧とを比較して前記タイミング信号を出力するための電圧比較器とを備え、
前記タイミング信号のパルス期間が、前記タイミングキャパシタンスの充電速度と前記時間基準電圧の値とによって決定される請求項１に記載の制御可能な読み出し回路。
【請求項３】
前記制御回路は、前記自己参照型読み出し操作中にイネーブル信号を供給するために適合されたイネーブル装置をさらに備え、前記イネーブル信号は、前記タイミング信号を出力させる請求項１に記載の制御可能な読み出し回路。
【請求項４】
前記時間制御装置は、前記時間基準電圧の値を調節するための１つまたは複数の可溶性抵抗を有する第２の抵抗ヒューズ回路を備える請求項２に記載の制御可能な読み出し回路。
【請求項５】
前記制御回路は、前記タイミングキャパシタンスの充電速度を制御するために適合された１つまたは複数のＰＭＯＳトランジスタから形成されたトランジスタヒューズ回路をさらに備える請求項２に記載の制御可能な読み出し回路。
【請求項６】
前記制御回路は、前記センス電流の大きさを制御するための実質的に一定の基準電圧を供給するために適合された基準電圧装置をさらに備える請求項１に記載の制御可能な読み出し回路。
【請求項７】
前記基準電圧装置は、前記基準電圧の値を調節するための１つまたは複数の可溶性抵抗を有する第１の抵抗ヒューズ回路を備える請求項６に記載の制御可能な読み出し回路。
【請求項８】
スイッチング回路がオンに切り替えられるときに、前記第１の抵抗値を記憶することは、センス基準電圧を前記サンプルアンドホールド回路内に記憶することによって実行され得、スイッチング回路がオフに切り替えられるときに、前記第２の抵抗値を記憶された前記第１の抵抗値と比較することは、前記差動増幅器回路内で実行され得るように、前記センス回路が、前記第１の読み出しサイクルと前記第２の読み出しサイクルとのそれぞれの間に、前記タイミング信号によってオンまたはオフに切替え可能なスイッチング回路をさらに備える請求項１に記載の制御可能な読み出し回路。
【請求項９】
前記制御可能な読み出し回路は、前記ＭＲＡＭセルのうちの１つのＭＲＡＭセルを選択することを実行するときに、高い値を有するアドレス遷移検出信号を供給するために適合されたアドレス遷移検出器回路をさらに備える請求項１に記載の制御可能な読み出し回路。
【請求項１０】
メモリアレイと制御可能な読み出し回路とから成るメモリ装置において、
前記メモリアレイは、行と列とに配列された磁気ランダムアクセスメモリ（ＭＲＡＭ）セルを備え、各ＭＲＡＭセルが、第１の抵抗値を有する第１の記憶状態と第２の抵抗値を有する第２の記憶状態とにあり、
前記制御可能な読み出し回路は、前記メモリ装置上で自己参照型読み出し操作を実行し、かつ前記ＭＲＡＭセルのうちの１つのＭＲＡＭセルを選択するための選択装置と、第１の読み出しサイクルと第２の読み出しサイクルとのそれぞれの間に、選択された前記ＭＲＡＭセルの前記第１の抵抗値および前記第２の抵抗値を測定するためのセンス電流を供給するために適合されたセンス回路とを備え、
前記センス回路は、前記第１の抵抗値を記憶するためのサンプルアンドホールド回路と、前記第２の抵抗値を記憶された前記第１の抵抗値と比較するための差動増幅器回路とを備え、
前記制御可能な読み出し回路は、前記第１の読み出しサイクルおよび前記第２の読み出しサイクルの期間を制御するパルス期間を有するパルス状タイミング信号を供給するように適合された制御回路をさらに備える当該メモリ装置。
【請求項１１】
選択装置と、サンプルアンドホールド回路と差動増幅器回路とを有するセンス回路とを備える制御可能な読み出し回路を使用して、複数の磁気ランダムアクセスメモリ（ＭＲＡＭ）セルを備えるメモリ装置上で自己参照型読み出し操作を実行するための方法であって、前記制御可能な読み出し回路は、パルス状タイミング信号を供給するために適合された制御回路をさらに備える当該方法において、
当該方法は、
前記選択装置によってＭＲＡＭセルを選択すること、
第１の読み出しサイクル中に、選択された前記ＭＲＡＭセルの第１の抵抗値を測定し、測定された前記第１の抵抗値を前記サンプルアンドホールド回路内に記憶すること、
第２の読み出しサイクル中に、選択された前記ＭＲＡＭセルの第２の抵抗値を測定し、前記差動増幅器回路によって、前記第２の抵抗値を記憶された前記第１の抵抗値と比較することから成り、
前記パルス状タイミング信号は、前記第１の読み出しサイクルおよび前記第２の読み出しサイクルの期間を制御するパルス期間を有する当該方法。
【請求項１２】
当該第１の抵抗値および第２の抵抗値を測定することは、前記センス回路にセンス電流を供給し、当該センス電流を選択された前記ＭＲＡＭセルに通電することから成る請求項１１に記載の方法。
【請求項１３】
前記センス回路は、前記タイミング信号によってオンまたはオフに切替え可能なスイッチング回路をさらに備え、前記サンプルアンドホールド回路は、対応するセンス基準電圧を有するセンス基準キャパシタンスを備え、
当該測定された前記第１の抵抗値を記憶することは、前記センス基準電圧を前記サンプルアンドホールド回路内に記憶するために前記スイッチング回路をオンに切り換えることから成る請求項１１に記載の方法。
【請求項１４】
当該第２の抵抗値を記憶された前記第１の抵抗値と比較することは、前記センス基準電圧を前記センス増幅器回路内に入力することを含む請求項１３記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２００９年１０月５日出願の欧州仮特許出願第０９２９０７６３号に対する優先権を主張するものである。仮出願に対する優先権を明確に主張し、仮出願の開示の全体を参照により本明細書に援用する。
【０００２】
本開示は、自己参照型磁気ランダムアクセスメモリ（ＭＲＡＭ）セルを使用する磁気メモリシステムに関し、より詳細には、ＭＲＡＭセルの２サイクル読み出し操作中にデータを制御および検知するための回路に関する。
【背景技術】
【０００３】
最も単純な実装例では、従来の磁気ランダムアクセスメモリ（ＭＲＡＭ）セルは、薄い絶縁層によって分離された２つの磁性層から形成された少なくとも１つの磁気トンネル接合を備え、層の１つ、いわゆる基準層が、固定された磁化によって特徴付けられ、第２の層、いわゆる記憶層が、メモリへの書き込み時に方向を変えることができる磁化によって特徴付けられる。基準層と記憶層のそれぞれの磁化が反平行であるとき、磁気トンネル接合の抵抗はハイ（Ｒｍａｘ）であり、低い論理状態「０」に対応する。他方、それぞれの磁化が平行であるとき、磁気トンネル接合の抵抗はロー（Ｒｍｉｎ）であり、ハイ（HIGH）の論理状態「１」に対応する。
【０００４】
通常、ＭＲＡＭセルの論理状態は、その抵抗状態を、好ましくは基準セルまたは基準セルの装置から導出される基準抵抗Ｒｒｅｆと比較することによって読み取られ、基準抵抗は、典型的にはＲｒｅｆ＝（Ｒｍｉｎ＋Ｒｍａｘ）／２であり、ハイ（HIGH）の論理状態「１」の磁気トンネル接合と低い論理状態「０」の抵抗との中間に組み入れられる。ここで、ＭＲＡＭセルのそれぞれの抵抗状態と基準抵抗Ｒｒｅｆは、典型的には、ＭＲＡＭセルと基準セルまたは基準セルの装置に２つの異なるセンス電流を流すことによって同時に測定される。次いで、ＭＲＡＭセルの論理状態を決定するために、２つのセンス電流が比較される。
【０００５】
特許文献１は、複数のＭＲＡＭセルを備える自己参照型メモリセル装置用の読み出し回路を開示する。選択されたＭＲＡＭセルからの読み出し操作は、続いて、第１の低い（または高い）抵抗の記憶状態で第１の書き込みを行うステップと、第１の電流を測定することによって第１の読み出しを行うステップと、第２の高い（または低い）抵抗の記憶状態で第２の書き込みを行うステップと、第２の電流を測定することによって第２の読み出しを行うステップとを備える。読み出し回路は、第１の電流を出力電圧に変換するための前置増幅器と、出力電圧を保持するための電圧記憶手段と、その出力電圧を比較器からの出力電圧（第２の電流）と比較するための電圧比較器手段とを備える。上述した読み出し回路では、第１の書き込みおよび読み出し、ならびに第２の書き込みおよび読み出しを順次に行う必要があり、したがって時間がかかる。従来のＭＲＡＭセルに比べて、２サイクル読み出し操作を用いる自己参照型ＭＲＡＭセルは、２つの読み出しサイクルに関する制御されたタイミング信号を用いるかなり複雑な読み出し回路を必要とする。
【０００６】
本出願人によって２００９年７月１３日に出願された公開されていない特許文献２に、ＭＲＡＭセルの論理状態を読み取る方法を備える自己参照型ＭＲＡＭセルが記載されている。この方法は、磁気トンネル接合の記憶層の磁化を切り替えることによって記憶層にデータが書き込まれる書き込み操作と、２サイクルの読み出し操作とを備える。より詳細には、読み出し操作の第１のサイクル中、センス層の磁化が第１の読み出し磁場と整列され、磁気トンネル接合の対応する第１の抵抗値が記憶される。読み出し操作の第２のサイクル中、センス層の磁化が第２の読み出し磁場と整列され、磁気トンネル接合の対応する第２の抵抗値が、第１の読み出しサイクル中に測定された第１の抵抗値の記憶値と比較される。ＭＲＡＭセルの論理状態は、第１および第２の抵抗値の差の符号、すなわち正または負から決定される。
【０００７】
図１は、特許文献２に記載される自己参照型ＭＲＡＭセルの２サイクル読み出し操作を行うための従来の読み出し回路１を概略図で示す。従来の読み出し回路１は、磁気トンネル接合の第１および第２の抵抗値を測定するためのセンス電流をソースすることができるソーストランジスタ（図示せず）を備える読み出し回路２０を備える。また、従来の読み出し回路１は、第１の抵抗値を記憶するためにキャパシタンス（図示せず）を使用するサンプルアンドホールド回路２１と、ＭＲＡＭセルの論理状態を決定するための比較器２２とを備える。論理状態は、レールツーレール（ｒａｉｌ  ｔｏ  ｒａｉｌ）信号に増幅させることができる。
【０００８】
この制御可能な読み出し回路１では、ＭＲＡＭセルおよび読み出し回路の製造が終了した後には、第１および第２の読み出しタイミングを制御することができない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許出願公開第２００６／０１５８９４５号明細書
【特許文献２】欧州特許出願第０９２９０５６３号明細書
【特許文献３】米国特許第４５３４００４号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本開示は、従来技術の少なくともいくつかの限界を克服する自己参照型センス増幅器回路に関する。
【課題を解決するための手段】
【００１１】
本発明の実施形態によれば、複数の磁気ランダムアクセスメモリ（ＭＲＡＭ）セルを備え、各ＭＲＡＭセルが第１の抵抗値での第１の記憶状態および第２の抵抗値での第２の記憶状態を有するメモリ装置からの自己参照型読み出し操作を行うための制御可能な読み出し回路が、ＭＲＡＭセルの１つを選択するための選択装置と、選択されたＭＲＡＭセルの第１および第２の抵抗値をそれぞれ第１および第２の読み出しサイクル中に測定するためのセンス電流をソースするように適合されたセンス回路とを備えることができ、センス回路が、前記第１の抵抗値を記憶するためのサンプルアンドホールド回路と、前記第２の抵抗値を前記記憶された第１の抵抗値と比較するための差動増幅回路とを備え、前記制御可能な読み出し回路が、第１の読み出しサイクルおよび第２の読み出しサイクルの期間を制御するパルス期間を有するパルス状タイミング信号を供給するように適合された制御回路をさらに備えることができる。
【００１２】
一実施形態では、制御回路は、タイミングキャパシタンスと、タイミングキャパシタンスを充電するための一定のプルアップ電流を供給するように適合された定電流源と、実質的に一定の時間基準電圧を供給するように適合された時間制御装置と、タイミングキャパシタンスに対応する電圧と時間基準電圧を比較してタイミング信号を出力するための電圧比較器とを備えることができ、タイミング信号のパルス期間は、タイミングキャパシタンスの充電速度および時間基準電圧の値によって決定される。時間制御装置は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタをさらに備えることができる。電圧比較器は、論理ゲートへの入力を供給する演算増幅器を備えることができる。
【００１３】
別の実施形態では、制御回路は、前記自己参照型読み出し操作中にイネーブル信号を供給するように適合されたイネーブル装置をさらに備えることができ、イネーブル信号がタイミング信号をアクティベイト（出力）させる。
【００１４】
さらに別の実施形態では、時間制御装置は、時間基準電圧の値を調節するための１つまたは複数の可溶性抵抗を備える第２の抵抗ヒューズ回路を備えることができる。
【００１５】
さらに別の実施形態では、第２の抵抗ヒューズ回路が、４つの可溶性抵抗を備えることができる。
【００１６】
さらに別の実施形態では、制御回路は、タイミングキャパシタンスの充電速度を制御するように適合された１つまたは複数のＰＭＯＳトランジスタから形成されるトランジスタヒューズ回路をさらに備えることができる。トランジスタヒューズ回路は、２つのＰＭＯＳトランジスタを備えることができる。
【００１７】
さらに別の実施形態では、制御回路は、センス電流の大きさを制御するための実質的に一定の基準電圧を供給するように適合された基準電圧装置をさらに備えることができる。基準電圧装置は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタと、ＰＭＯＳトランジスタのドレインに接続された基準キャパシタンスとをさらに備えることができる。
【００１８】
さらに別の実施形態では、基準電圧装置は、基準電圧の値を調節するための１つまたは複数の可溶性抵抗を備える第１の抵抗ヒューズ回路を備えることができる。
【００１９】
さらに別の実施形態では、センス回路は、それぞれ第１および第２の読み出しサイクル中にタイミング信号によってオンまたはオフに切替え可能なスイッチング回路をさらに備えることができ、それにより、スイッチング回路がオンに切り替えられるときには、センス基準電圧をサンプルアンドホールド回路に記憶することによって、前記第１の抵抗値を記憶する前記ステップを行うことができ、スイッチング回路がオフに切り替えられるときには、差動増幅器回路で、前記第２の抵抗値を記憶された第１の抵抗値と比較する前記ステップを行うことができる。
【００２０】
さらに別の実施形態では、スイッチング回路は、第１および第２の等化パスゲート回路を備えることができる。サンプルアンドホールド回路は、センス基準キャパシタンスであってよい。
【００２１】
さらに別の実施形態では、制御可能な読み出し回路は、ＭＲＡＭセルの１つを選択する前記ステップを行うときにハイ（HIGH）の値を有するアドレス遷移検出信号を供給するように適合されたアドレス遷移検出器回路をさらに備えることができる。
【００２２】
また、本開示は、行と列に配列されたＭＲＡＭセルを含み、各ＭＲＡＭセルが第１の抵抗値での第１の記憶状態および第２の抵抗値での第２の記憶状態を有するメモリ装置と、制御可能な読み出し回路とを備えるメモリ装置に関する。
【００２３】
また、制御可能な読み出し回路を使用してメモリ装置からの自己参照型読み出し操作を行うための方法であって、
選択装置によってＭＲＡＭセルの１つを選択するステップと、
第１の読み出しサイクル中に、選択されたＭＲＡＭセルの第１の抵抗値を測定し、測定された第１の抵抗値をサンプルアンドホールド回路に記憶するステップと、
第２の読み出しサイクル中に、選択されたＭＲＡＭセルの第２の抵抗値を測定し、差動増幅回路によって、前記第２の抵抗値を記憶された第１の抵抗値と比較するステップとを含み、
前記パルス状タイミング信号が、第１および第２の読み出しサイクルの期間を制御するパルス期間を有する方法が開示される。
【００２４】
本明細書で開示される制御可能な読み出し回路は、ＭＲＡＭセルおよび読み出し回路の製造が終了した後に第１および第２の読み出しサイクルの期間を制御することを可能にする。
【００２５】
本開示は、例として与えられて図面に示される一実施形態の説明によってより良く理解されよう。
【図面の簡単な説明】
【００２６】
【図１】従来の読み出し回路の概略図である。
【図２】一実施形態による、制御回路およびセンス回路を備える制御可能な読み出し回路を概略的に示す図である。
【図３】一実施形態による制御回路を示す図である。
【図４】一実施形態によるセンス回路を示す図である。
【発明を実施するための形態】
【００２７】
一実施形態による制御可能な読み出し回路１が、図２に概略的に示されている。この制御可能な読み出し回路１は、制御回路２と、アドレス遷移検出器回路３と、センス回路４とを備える。
【００２８】
本発明の実施形態による制御可能な読み出し回路１は、図２に参照番号５で表されるメモリ装置に適用され、メモリ装置は、例えば行と列の装置に配列されたいくつかの磁気ランダムアクセスメモリ（ＭＲＡＭ）セルを備える。１つの行および１つの列にある各ＭＲＡＭセルは、それぞれ、対応するワード線およびビット線に接続される。図２に、１つの選択されたメモリセル５１が、その対応するワード線ＷＬｉおよびビット線ＢＬｉと共に示されている。制御可能な読み出し回路１は、例えばＹ−ＭＵＸタイプのマルチプレクサ６などの選択装置をさらに備え、マルチプレクサ６が、メモリ装置の選択されたビット線ＢＬｉを主センス回路４に経路付けする。
【００２９】
図示しない一実施形態では、各ＭＲＡＭセル５１は、セルへの書き込み時に第１の安定な方向から第２の安定な方向に方向を切り替えることができる磁化を有する基準層と、方向が変わる磁化を有するセンス層と、記憶層とセンス層の間の絶縁層とから形成される磁気トンネル接合を備える。
【００３０】
また、本発明の実施形態による制御可能な読み出し回路１は、自己参照型読み出し操作に適用され、この操作は以下のステップを備える。
ＭＲＡＭセル５１を選択するステップ。
選択されたＭＲＡＭセル５１への書き込み操作を行うステップ。ここで、記憶層の磁化を切り替えることによって、セル５１の磁気トンネル接合の記憶層に論理状態データが書き込まれる。
選択されたＭＲＡＭセル５１からの読み出し操作を行うステップ。ここで、
第１の読み出しサイクル中、センス層の磁化は第１の方向に沿って整列され、磁気トンネル接合の対応する第１の抵抗値が記憶され、
第２の読み出しサイクル中、センス層の磁化は第２の方向に沿って整列され、磁気トンネル接合の対応する第２の抵抗値が、第１の読み出しサイクル中に測定された第１の抵抗値の記憶値と比較される。
【００３１】
第１および第２の読み出しサイクル中、センス層の磁化をそれぞれ第１および第２の読み出し磁場と整列させることができる。磁気トンネル接合の第１および第２の抵抗値は、磁気トンネル接合にセンス電流（図４に参照符号ＩＯで表される）を流すことによって測定される。ＭＲＡＭセルに書き込まれる論理状態データは、それぞれ、測定された第１の抵抗値と第２の抵抗値の差、または対応する第１の電圧値および第２の電圧値の差の符号、すなわち正または負から決定される。
【００３２】
すなわち、第１の読み出しサイクル中、選択された磁気トンネル接合、または選択されたＭＲＡＭセル（５１）は、第１の記憶された抵抗値に対応する第１の記憶状態を有し、この記憶状態は、記憶層の磁化方向に対するセンス層の磁化の第１の方向によって、かつ第１の抵抗値に対応して決定される。第２の読み出しサイクル中、ＭＲＡＭセル（５１）は、第２の記憶された抵抗値に対応する第２の記憶状態を有し、この記憶状態は、記憶層の磁化方向に対するセンス層の磁化の第２の方向によって、かつ第２の抵抗値に対応して決定される。
【００３３】
ＭＲＡＭセル５１の選択は、マルチプレクサ６によって行われ、アドレスステータスの変化に対応する。アドレス遷移検出器回路３がアドレスフラグとして機能し、ハイ（HIGH）の値を有する対応するアドレス遷移検出パルス（ＡＴＤ）信号を発生するアドレスステータスの変化を検出する。書き込み操作を行うと、ロー（LOW）の値を有するセンス信号ＳＥＮＳＥが発生され、読み出し操作を行うと、ハイ（HIGH）の値を有するセンス信号ＳＥＮＳＥが発生される。
【００３４】
制御回路２が、一実施形態に従って図３に詳細に示される。制御回路２は、定電流源を備える。ここで、この定電流源は、一対の同一のＮＭＯＳトランジスタＮ１およびＮ２と一対の同一のＰＭＯＳトランジスタＰ１およびＰ２から形成される電流ミラー回路９である。トランジスタＰ１とトランジスタＮ１は、トランジスタＰ１のソースとトランジスタＮ１のドレインによって直列に接続されて第１のブランチを形成し、一方、トランジスタＰ２とトランジスタＮ２は、トランジスタＰ２のソースとトランジスタＮ２のドレインによって直列に接続されて第２のブランチを形成する。トランジスタＮ１およびＮ２のソースはどちらも接地される。従来のバンドギャップ電圧基準回路（図示せず）から発するバイアス電圧ＰＢＩＡＳがトランジスタＰ１のゲートに印加されるとき、トランジスタＰ１は、ＶＤＤおよび温度の様々な値に関して一定のプルアップ電流Ｉ０を供給する。
【００３５】
制御回路２は、イネーブル装置、ここではデジタル選択回路１１をさらに備え、デジタル選択回路１１にはＡＴＤ信号およびセンス信号ＳＥＮＳＥが入力される。デジタル選択回路１１は、ＡＴＤ信号およびセンス信号ＳＥＮＳＥのそれぞれの値に応じて、その出力でイネーブル信号ＥＮを送出するように適合される。例えば、ＡＴＤ信号とセンス信号ＳＥＮＳＥの両方がハイ（HIGH）の値を有するとき、すなわち選択されたＭＲＡＭセル５１の読み出し操作中に、イネーブル信号ＥＮがアクティベイト（出力）される。デジタル選択回路１１は、特許文献３に記載されている論理ゲート、または任意の他の適切な手段から形成することができる。デジタル選択回路１１の出力は、インバータ８（ＮＯＴ回路）を介してＮＭＯＳトランジスタＮ３のゲートに接続される。以下で説明するように、トランジスタＮ３のソースはタイミングキャパシタンスＣ０に接続され、タイミングキャパシタンスＣ０をプルアップ電流Ｉ０によって充電することができる。
【００３６】
制御回路２は、時間制御装置２６をさらに備える。図３の例では、時間制御装置は、それぞれバイアス電圧ＰＢＩＡＳおよび電圧源ＶＤＤに接続されたＰＭＯＳトランジスタＰ６およびＮＭＯＳトランジスタＮ５を備える。トランジスタＰ６からの電流（図示せず）によって時間基準電圧Ｖｒｅｆ＿ｔｉｍｅが発生される。トランジスタＰ６のゲートがバイアス電圧ＰＢＩＡＳに接続されているので、時間基準電圧Ｖｒｅｆ＿ｔｉｍｅは、電圧源ＶＤＤおよび温度の様々な値に対して一定である。
【００３７】
この実施形態の一変形形態では、制御回路２は、それぞれバイアス電圧ＰＢＩＡＳおよび電圧源ＶＤＤに接続されたＰＭＯＳトランジスタＰ５およびＮＭＯＳトランジスタＮ４を備える基準電圧装置２７も備える。また、基準電圧装置２７は、トランジスタＰ５のドレインに接続された基準キャパシタンスＣｒｅｆも備える。トランジスタＰ５からの電流（図示せず）によって基準電圧Ｖｒｅｆが発生される。トランジスタＰ５のゲートがバイアス電圧ＰＢＩＡＳに接続されているので、基準電圧Ｖｒｅｆは、電圧源ＶＤＤおよび温度の様々な値に関して一定である。
【００３８】
一実施形態では、基準電圧装置２７は、トランジスタＰ５とトランジスタＮ４の間に直列に接続された１つまたは複数の可溶性抵抗を備える第１の抵抗ヒューズ回路１２を備える。図３の例では、第１の抵抗ヒューズ回路１２は、４つの可溶性抵抗Ｒ００、Ｒ１０、Ｒ２０、およびＲ３０を備える。
【００３９】
別の実施形態では、時間制御装置２６が、トランジスタＰ６とトランジスタＮ５の間に直列に接続された１つまたは複数の可溶性抵抗を備える第２の抵抗ヒューズ回路１２’を備える。図３の例では、第２の抵抗ヒューズ回路１２’は、４つの可溶性抵抗Ｒ０１、Ｒ１１、Ｒ２１、およびＲ３１を備える。
【００４０】
さらに別の実施形態では、制御回路２が、２つのＰＭＯＳトランジスタＰ３およびＰ４から形成されたプログラム可能なトランジスタヒューズ回路１０を備え、これらのＰＭＯＳトランジスタＰ３およびＰ４は、電流ミラー回路９のトランジスタＰ２のドレイン電圧に接続されたそれぞれのゲートと、タイミングキャパシタンスＣ０に接続されたそれぞれのドレインとを有する。したがって、トランジスタヒューズ回路１０は、タイミングキャパシタンスＣ０を充電するために、ＶＤＤおよび温度の様々な値に対して一定のプルアップ電流Ｉ０を供給する。トランジスタＰ３のドレインは、トランジスタＮ３のソースおよびタイミングキャパシタンスＣ０に接続される。
【００４１】
タイミングキャパシタンスＣ０およびトランジスタＰ６のドレインは、それぞれ、タイミングキャパシタンスＣ０に対応する電圧とトランジスタＰ６での電圧とを比較するように適合された電圧比較器に接続される。図３の例では、電圧比較器は演算増幅器ＯＰであり、タイミングキャパシタンスＣ０およびトランジスタＰ６のドレインが、それぞれ演算増幅器ＯＰの非反転入力および反転入力に接続される。
【００４２】
図３に示される実施形態では、演算増幅器ＯＰの出力およびデジタル選択回路１１の出力が論理ゲート７に接続され、インバータ８を備える論理ゲート７の出力が制御回路２の出力となる。
【００４３】
第１の読み出しサイクル中、ＡＴＤ信号およびＳＥＮＳＥ信号がハイであり、イネーブル信号ＥＮがアクティベイト（出力）される。イネーブル信号ＥＮは、トランジスタＮ３をオフに切り替え、プルアップ電流Ｉ０がトランジスタヒューズ回路１０のトランジスタＰ３およびＰ４からタイミングキャパシタンスＣ０を通って流れて、タイミングキャパシタンスＣ０の充電を開始できるようにする。ここで、演算増幅器ＯＰが電圧比較器として使用される。演算増幅器の非反転入力での電圧の値が時間基準電圧Ｖｒｅｆ＿ｔｉｍｅの値よりも大きくなるようにタイミングキャパシタンスＣ０が充電された後、演算増幅器ＯＰの出力電圧またはタイミング信号Ｃｃｈａｒｇｅの極性が切り替わる。その後、タイミング信号Ｃｃｈａｒｇｅは、イネーブル信号ＥＮがアクティベイト（出力）されるときにアクティブになる。以下に論じるように、タイミング信号Ｃｃｈａｒｇｅの極性の切替りは、第２の読み出しサイクルの開始に対応する。したがって、制御回路２の出力によって発生されるタイミング信号Ｃｃｈａｒｇｅは、第１の読み出しサイクル期間の第１の極性と、第２の読み出しサイクル期間の第２の逆の極性とを有するパルス状信号である。タイミング信号Ｃｃｈａｒｇｅのパルス期間は、タイミング信号Ｃｃｈａｒｇｅの極性の変化によって決定され、その際、タイミングキャパシタンスＣ０の充電速度および時間基準電圧Ｖｒｅｆ＿ｔｉｍｅの値と共に変化する。タイミングキャパシタンスＣ０を充電するプルアップ電流Ｉ０が一定であり、かつ時間基準電圧Ｖｒｅｆ＿ｔｉｍｅが、電圧源ＶＤＤおよび温度の様々な値に関して一定であるので、タイミング信号Ｃｃｈａｒｇｅもまた、電圧源ＶＤＤおよび温度の様々な値に関して一定である。
【００４４】
タイミングキャパシタンスＣ０を充電する速度は、プルアップ電流Ｉ０、またはタイミングキャパシタンスＣ０の両端間の電圧を調節することによって制御することができる。これは、トランジスタヒューズ回路１０で使用されるトランジスタＰ３およびＰ４の数を変更することによって行うことができる。図３の例では、２つのトランジスタＰ３およびＰ４が使用され、これらがタイミングキャパシタンスＣ０の充電速度を設定する。しかし、タイミングキャパシタンスＣ０の充電速度を変更するために、トランジスタヒューズ回路１０が、図３に示されるトランジスタＰ３およびＰ４よりも少数または多数のトランジスタを備えることもできる。例えば、トランジスタヒューズ回路１０は、複数のトランジスタＰ３およびＰ４を備えることができ、ここで、アクティブであってタイミングキャパシタンスＣ０の充電速度に影響を及ぼすトランジスタの数は、１つまたは複数のトランジスタを短絡する、または回路１０内でトランジスタを接続することによって変えられる。
【００４５】
別の方法として、タイミング信号Ｃｃｈａｒｇｅのパルス期間は、第２の抵抗ヒューズ回路１２’を使用して時間基準電圧Ｖｒｅｆ＿ｔｉｍｅを調節することによって制御することができる。図３の例では、抵抗Ｒ０１〜Ｒ２１が短絡され、時間基準電圧Ｖｒｅｆ＿ｔｉｍｅが抵抗Ｒ３１の値のみによって決定される。時間基準電圧Ｖｒｅｆ＿ｔｉｍｅの値は、抵抗Ｒ０１〜Ｒ２１の１つまたは複数を回路１２’内に追加することによって変えることができる。また、第２の抵抗ヒューズ回路１２’は、図３に示される４つの抵抗Ｒ０１〜Ｒ３１よりも少数または多数の抵抗を備えることができる。
【００４６】
第１の抵抗ヒューズ回路１２は、基準電圧Ｖｒｅｆを調節するために使用される。図３の例に示されるように、基準電圧Ｖｒｅｆは、可溶性抵抗Ｒ３０の値のみによって決定される。しかし、基準電圧Ｖｒｅｆの値を変更するために、抵抗Ｒ０１〜Ｒ２１を回路１２’内に追加する、または短絡することができる。ここでもまた、第１の抵抗ヒューズ回路１２が、図３の例で示される４つの抵抗Ｒ００〜Ｒ３０よりも少数または多数の抵抗を備えることができる。
【００４７】
トランジスタヒューズ回路１０および／または第１および第２の抵抗ヒューズ回路１２、１２’を使用することにより、制御可能な読み出し回路１を製造した後、例えば試験段階中に、タイミング信号Ｃｃｈａｒｇｅ、時間基準電圧Ｖｒｅｆ＿ｔｉｍｅ、および／または基準電圧Ｖｒｅｆをそれぞれ制御できるようになる。その後、タイミング信号Ｃｃｈａｒｇｅを、主センス回路４用の調節可能なタイミングセンス制御信号として使用することができる。
【００４８】
図示しない一実施形態では、トランジスタヒューズ回路１０および第２の抵抗ヒューズ回路１２’は、複数のタイミング信号Ｃｃｈａｒｇｅを備えるデフォルトの操作セットを供給するために、内部レジスタチェーンと共に使用される。トランジスタおよび第２の抵抗ヒューズ回路１０、１２’は、製造後に変更することができるので、複数のタイミング信号Ｃｃｈａｒｇｅは、処理および操作の変更すべてにわたって適合されると考えられる。
【００４９】
センス回路４が、一実施形態に従って図４に示される。センス回路４は、ＰＭＯＳトランジスタＰ４’およびＮＭＯＳトランジスタＮ６からそれぞれ形成される第１のブランチと、ＰＭＯＳトランジスタＰ５’およびＮＭＯＳトランジスタＮ７からそれぞれ形成される第２のブランチとを備える前置センス増幅器回路１５を備える。また、センス回路４は、ＰＭＯＳトランジスタＰ３’およびＮＭＯＳトランジスタＮ５’を備える第１の等化パスゲート回路１３と、ＰＭＯＳトランジスタＰ６’およびＮＭＯＳトランジスタＮ８を備える第２の等化パスゲート回路１４とから形成されるスイッチング回路も備える。第１および第２の等化パスゲート回路１３、１４は、それぞれのトランジスタのゲートを介して並列に接続される。第２の等化パスゲート回路１４は、トランジスタＰ４’、Ｎ６のドレインおよびソースでの第１のブランチと、トランジスタＰ５’およびＮ７のドレインおよびソースでの第２のブランチとの間に接続される。
【００５０】
図４に示されるように、タイミング信号Ｃｃｈａｒｇｅを発生する制御回路２の出力は、インバータ８を介して２つの等化パスゲート回路１３、１４のゲートに接続される。また、別のインバータ８が、それぞれ第１および第２の等化パスゲート回路１３、１４のトランジスタＮ５’およびＮ８のゲートを接続するブランチに存在する。センス基準キャパシタンスＣｃｒｅｆを備えるサンプルアンドホールド回路センス２１が、第１の等化パスゲート回路１３のトランジスタＮ５’のドレインと、前置センス増幅器回路１５のトランジスタＰ４’のゲートとの間に接続される。
【００５１】
さらに、センス回路４は、ＰＭＯＳトランジスタＰ１’およびＮＭＯＳトランジスタＮ１’を備える電流ミラー回路２３を備え、トランジスタＰ１’のドレインが、選択されたビット線ＢＬｉに接続される。電流ミラー回路２３は、ビット線ＢＬｉを介して、磁気トンネル接合の第１および第２の抵抗値を測定するために使用される磁気トンネル接合内を流れるセンス電流ＩＯをソースするように適合される。センス電流ＩＯによって測定された磁気トンネル接合の第１および第２の抵抗値に対応するビット線電圧が、図４に符号ＶＢＬで表される。また、センス回路４に導入されるビット線キャパシタンスが、図４に符号ＣＢＬで表される。トランジスタＰ１’のドレインは、第１の等化パスゲート回路１３、および前置センス増幅器回路１５のトランジスタＰ５’のゲートに接続される。
【００５２】
差動増幅器（図示せず）およびレベルシフタ（やはり図示せず）から形成された差動増幅器回路１９が、第２の等化パスゲート回路１４のトランジスタＰ６’およびＮ８のドレインおよびソースに接続される。この構成では、ビット線電圧ＶＢＬと、センス基準キャパシタンスＣｃｒｅｆに対応するセンス基準電圧Ｖｃｒｅｆとの両方がセンス増幅器回路１９に入力される。また、センス信号ＳＥＮＳＥがセンス増幅器回路１９に入力される。
【００５３】
一実施形態では、センス回路４は、クランプ回路１６をさらに備え、クランプ回路１６は、３つのＮＭＯＳトランジスタＮ２’、Ｎ３’、Ｎ４’を含み、トランジスタＰ１’のドレインに接続される。また、図４の例示的な回路は、インバータ８を介してトランジスタＮ４’のゲートに入力されるＡＴＤ信号を備える。
【００５４】
別の実施形態では、センス回路４は、ＰＭＯＳトランジスタＰ２’、ＮＭＯＳトランジスタＮ０、ノイズ回路キャパシタンスＣＮ、および抵抗Ｒ０を備えるノイズ補償回路１７をさらに備える。
【００５５】
上述したセンス回路４の構成では、アクティブなタイミング信号Ｃｃｈａｒｇｅが第１の極性を有するか第２の極性を有するかに応じて、タイミング信号Ｃｃｈａｒｇｅがそれぞれスイッチング回路をオンまたはオフに切り替える。より詳細には、第１および第２の等化パスゲート回路１３、１４が第１の読み出しサイクル中にオンに切り替えられるとき、センス増幅器キャパシタンスＣｃｒｅｆがビット線ＢＬｉに接続されて、センス電流ＩＯがセンス基準キャパシタンスＣｃｒｅｆに流れることができるようにし、第１の抵抗値に対応するセンス基準電圧Ｖｃｒｅｆを記憶するためにセンス基準キャパシタンスＣｃｒｅｆを充電または放電する。第１および第２の等化パスゲート回路１３、１４が第２の読み出しサイクル中にオフに切り替えられるとき、センス基準キャパシタンスＣｃｒｅｆがビット線ＢＬｉから切断され、第１の読み出しサイクル中に獲得されたその充電（または放電）値で保持される。次いで、充電された（または放電された）センス基準キャパシタンスＣｃｒｅｆに対応するセンス基準電圧Ｖｃｒｅｆが、差動センス増幅器回路１９でビット線電圧ＶＢＬと比較され、このビット線電圧ＶＢＬの値は、第２の読み出しサイクル中にビット線ＢＬｉを流れるセンス電流ＩＯに対応し、したがって第２の抵抗値に対応する。読み出し操作中、センス信号ＳＥＮＳＥはハイであるので、差動センス増幅器回路１９は、センス信号ＳＥＮＳＥによってイネーブル（出力）される。次いで、比較されたセンス基準電圧Ｖｃｒｅｆの値とビット線電圧ＶＢＬの値の差が、ハイ（ＶＤＤ）またはロー（０）のレールツーレール信号を出力するために差動センス増幅器回路１９によって増幅される。
【００５６】
タイミング信号Ｃｃｈａｒｇｅがアクティブであるとき、第１の読み出しサイクル中に、オンに切り替えられた第１の等化パスゲート回路１３がセンス基準電圧Ｖｃｒｅｆのノードとビット線電圧ＶＢＬのノードを等化する。やはりオンに切り替えられた第２の等化パスゲート回路１４が、それぞれ前置センス増幅器回路１５の第１および第２のブランチの第１および第２の差動ノード２４および２５（図４参照）での電圧を等化する。センス基準電圧Ｖｃｒｅｆのノードとビット線電圧ＶＢＬのノード、ならびに２つの差動ノード２４および２５を等化することにより、第２の読み出しサイクル中、センス基準電圧Ｖｃｒｅｆとビットライン電圧ＶＢＬのごくわずかな差を差動センス増幅器回路１９が検出すればよいので、読取り操作全体を高速化することが可能になる。その結果、センス基準キャパシタンスＣｃｒｅｆとビット線キャパシタンスＣＢＬとが一致することにより、高速の読み出し操作が可能になる。
【００５７】
クランプ回路１６は、ＡＴＤ信号がロー（ＬＯＷ）の値を有するとき、例えば書き込み操作中に、ビット線電圧ＶＢＬを引き下げることができるようにする。実際、ＡＴＤ信号がハイであるとき、インバータ８により、低い値がトランジスタＮ４’のゲートに入力され、放電電流がクランプ回路１６を通って流れることができ、ビット線ＢＬｉおよびセンス基準キャパシタンスＣｃｒｅｆを放電する。ビット線電圧ＶＢＬの最大の引下げは、約１．４Ｖである。ビット線電圧ＶＢＬは、典型的には、磁気トンネル接合の抵抗と面積の積ＲＡ、および電圧源ＶＤＤに応じて、０．８Ｖ〜１．３Ｖの間で動作する。放電電流が磁気トンネル接合自体を通って流れないので、放電電流を大きくすることができ、ビット線ＢＬｉを非常に高速に、例えば数ナノ秒で放電することができる。さらに、放電が書き込み操作中に生じるので、読み出し操作自体は放電によって減速されない。また、ビット線電圧ＶＢＬを引き下げることにより、ビット線電圧ＶＢＬのノードとセンス基準電圧Ｖｃｒｅｆのノードをより高速に等しくすることができるようになる。ＡＴＤ信号がハイ（HIGH）の値を有するとき、例えば読み出し操作中、電流はクランプ回路１６を通って流れることができない。ビット線電圧ＶＢＬおよびセンス基準キャパシタンスＣｃｒｅｆは影響を及ぼされない。
【００５８】
制御回路２の基準電圧装置２７から発生される基準電圧Ｖｒｅｆは、ビット線電圧ＶＢＬを制御するため、したがってセンス電流ＩＯの大きさを制御するために使用することができる。例えば、基準電圧Ｖｒｅｆは、約１．１Ｖの値を有することがあり、タイミング信号Ｃｃｈａｒｇｅがアクティブであるときにビット線電圧ＶＢＬを約０．３５Ｖの値に制限するために使用することができる。上述したように、基準電圧Ｖｒｅｆ、したがってビット線電圧ＶＢＬを抵抗ヒューズ回路１２によって調節することができる。
【００５９】
基準電圧Ｖｒｅｆの値を増加させることで、センス電流ＩＯの大きさおよびセンス基準キャパシタンスＣｃｒｅｆの充電速度が高まる。センス基準キャパシタンスＣｃｒｅｆの充電速度を高めることで、例えば第２の抵抗ヒューズ回路１２’を使用して時間基準電圧Ｖｒｅｆ＿ｔｉｍｅを調節することによって、タイミング信号Ｃｃｈａｒｇｅのパルス時間、したがってタイミングキャパシタンスＣ０の充電時間を短縮することができるようになる。ここで、第１の読み出しサイクル後にセンス基準キャパシタンスＣｃｒｅｆを完全に充電する必要はない。実際、第２の読み出しサイクル中、センス基準電圧Ｖｃｒｅｆは、第１の読み出しサイクル中の基準キャパシタンスＣｃｒｅｆの充電時間に相当するビット線キャパシタンスＣＢＬの充電時間にわたってビット線電圧ＶＢＬと比較される。
【００６０】
ノイズ補償回路１７が、タイミング信号Ｃｃｈａｒｇｅがアクティブであるときにセンス基準電圧Ｖｃｒｅｆで生じ得る容量結合ノイズをなくす。そのようなノイズは、ビット線電圧ＶＢＬまたはセンス電流ＩＯでのグリッチによって引き起こされることがあり、それによりセンス基準電圧ＶｃｒｅｆがトランジスタＮ１によって結合され、その結果、トランジスタＰ１が、それぞれ高い値または低い値の電圧グリッチの発生中に、より低い電流またはより高い電流で応答する。ノイズ補償回路１７を使用すると、トランジスタＰ２がトランジスタＰ１をミラーリングし、トランジスタＰ２での電流がトランジスタＰ１での電流に追従する。トランジスタＰ２での電流はより低くなり、ノイズ回路キャパシタンスＣＮおよびトランジスタＮ０がトランジスタＮ１の結合を補償し、それにより実質的に安定な基準電圧Ｖｒｅｆをもたらす。
【符号の説明】
【００６１】
１  制御可能な読み出し回路
２  制御回路
３  アドレス遷移検出器回路
４  センス回路
５  メモリセル装置
５１  選択されたメモリセル
６  マルチプレクサ
７  論理ゲート
８  インバータ（ＮＯＴ回路）
９  電流ミラー回路
１０  トランジスタヒューズ回路
１１  デジタル選択回路
１２  第１の抵抗ヒューズ回路
１２’  第２の抵抗ヒューズ回路
１３  第１の等化パスゲート回路
１４  第２の等化パスゲート回路
１５  前置センス増幅器回路
１６  クランプ回路
１７  ノイズ補償回路
１９  差動センス増幅器回路
２０  読み出し回路
２１  サンプルアンドホールド回路
２２  比較器
２３  電流ミラー回路
２４  第１の差動ノード
２５  第２の差動ノード
２６  時間制御装置
２７  基準電圧装置
ＡＴＤ  アドレス遷移検出パルス
ＢＬｉ  選択されたビット線
ＣＢＬ  ビット線キャパシタンス
Ｃ０  タイミングキャパシタンス
Ｃｃｈａｒｇｅ  タイミング信号
Ｃｃｒｅｆ  センス基準キャパシタンス
ＣＮ  ノイズ回路キャパシタンス
Ｃｒｅｆ  基準キャパシタンス
ＥＮ  イネーブル信号
Ｉ０  プルアップ電流
ＩＯ  センス電流
Ｎ０〜Ｎ８  ＮＭＯＳトランジスタ
Ｎ１’〜Ｎ５’  ＮＭＯＳトランジスタ
Ｐ１〜Ｐ６  ＰＭＯＳトランジスタ
Ｐ１’〜Ｐ６’  ＰＭＯＳトランジスタ
ＰＢＩＡＳ  バイアス電圧
ＯＰ  演算増幅器
Ｒ０  抵抗
Ｒ００〜Ｒ３０  可溶性抵抗
Ｒ０１〜Ｒ３１  可溶性抵抗
ＲＡ  磁気トンネル接合の抵抗と面積の積
ＳＥＮＳＥ  センス信号
ＶＢＬ  ビット線電圧
Ｖｃｒｅｆ  センス基準電圧
ＶＤＤ  電圧源
ＶＤＭ  トランジスタＰ２のドレイン電圧
Ｖｒｅｆ  基準電圧
Ｖｒｅｆ＿ｔｉｍｅ  時間基準電圧
ＷＬｉ  ワード線
【図１】
0005502692.tif 000002
【図２】
0005502692.tif 000003
【図３】
0005502692.tif 000004
【図４】
0005502692.tif 000005