(57)【特許請求の範囲】
【請求項１】
発振器であって、
電流ソース接続されたトランジスタ（current source-connected transistor）、ダイオード接続されたトランジスタ、及びレベルシフト回路を備え、前記電流ソース接続されたトランジスタのドレインが、ダイオード接続されたトランジスタ（diode-connected transistor）のドレインに結合された第１対称性負荷（symmetric load）を備える遅延セルと、
前記ダイオード接続されたトランジスタのゲート電圧を前記レベルシフト回路が調整するように、前記レベルシフト回路を制御する制御回路と
を備え、前記ゲート電圧の調整により、前記発振器の発振周波数の変化に対して、前記遅延セルの出力信号のスイングの下限を実質的に一定とする、発振器。
【請求項２】
３００％を超える発振周波数レンジにわたって、前記スイングの下限の変動は５％未満である、請求項１の発振器。
【請求項３】
前記制御回路は周波数制御入力信号を受信し、
前記周波数制御入力信号に対する変化は、前記発振器の前記発振周波数における対応する変化に対して実質的に線形であり、
３００％を超える発振周波数レンジにわたって、周波数制御入力信号に対する発振周波数の完全な線形の関係からの前記発振周波数の変動は１０％未満である、請求項１の発振器。
【請求項４】
前記遅延セルは第２対称性負荷を更に備え、
前記第２対称性負荷は、電流ソース接続されたトランジスタ、ダイオード接続されたトランジスタ、及びレベルシフト回路を含み、
前記第２対称性負荷の前記電流ソース接続されたトランジスタのドレインは、前記第２対称性負荷の前記ダイオード接続されたトランジスタのドレインに結合され、
前記制御回路は、前記第２対称性負荷の前記レベルシフト回路を制御する、請求項１の発振器。
【請求項５】
前記遅延セルはテール電流ソーストランジスタ（tail current source transistor）を更に備え、
前記制御回路は、第１バイアス信号を、前記第１対称性負荷の前記電流ソース接続されたトランジスタのゲート、及び前記第２対称性負荷の前記電流ソース接続されたトランジスタのゲートに供給し、
前記制御回路は、第２バイアス信号を、前記テール電流ソーストランジスタのゲートに供給する、請求項４の発振器。
【請求項６】
前記遅延セルは、第１スイッチングトランジスタ及び第２スイッチングトランジスタを更に備え、
前記第１スイッチングトランジスタは、前記第１対称性負荷に結合されたドレインを有し、前記テール電流ソーストランジスタに結合されたソースを有し、
前記第２スイッチングトランジスタは、前記第２対称性負荷に結合されたドレインを有し、前記テール電流ソーストランジスタに結合されたソースを有し、
前記第１スイッチングトランジスタのゲートは、前記遅延セルの第１入力ノードであり、前記第１スイッチングトランジスタの前記ドレインは、前記遅延セルの第１出力ノードであり、
前記第２スイッチングトランジスタのゲートは、前記遅延セルの第２入力ノードであり、前記第２スイッチングトランジスタの前記ドレインは、前記遅延セルの第２出力ノードである、請求項５の発振器。
【請求項７】
前記レベルシフト回路は、ゲート、ソース、及びドレインを有する第１トランジスタを備え、
前記第１トランジスタの前記ゲートは、前記電流ソース接続されたトランジスタの前記ドレインと、前記ダイオード接続されたトランジスタの前記ドレインとに結合され、
前記第１トランジスタの前記ドレインは、電源電圧ノードに結合され、
前記第１トランジスタの前記ソースは、前記ダイオード接続されたトランジスタのゲートに結合される、請求項１の発振器。
【請求項８】
前記第１トランジスタは、ほぼゼロボルトの閾値電圧を有する、請求項７の発振器。
【請求項９】
前記レベルシフト回路は、ゲート、ソース、及びドレインを有する第２トランジスタを更に備え、
前記第２トランジスタの前記ドレインは、前記レベルシフト回路の前記第１トランジスタの前記ソースに結合され、
前記レベルシフト回路の前記第２トランジスタの前記ソースは、接地ノードに結合され、
前記第２トランジスタの前記ゲートは、前記制御回路からスイング下限制御信号（ＬＳＬＣＳ：lower swing limit control signal）を受信するように結合される、請求項７の発振器。
【請求項１０】
前記制御回路は、
電流ソース接続されたトランジスタ、ダイオード接続されたトランジスタ、及びレベルシフト回路を含むレプリカ対称性負荷であって、該レプリカ対称性負荷の前記電流ソース接続されたトランジスタのドレインが、該レプリカ対称性負荷の前記ダイオード接続されたドレインに結合された前記レプリカ対称性負荷と、
第１入力ノード、第２入力ノード、及び出力ノードを有するフィードバック制御回路であって、前記第１入力ノードが、前記レプリカ対称性負荷の前記電流ソース接続されたトランジスタの前記ドレインと、前記レプリカ対称性負荷の前記ダイオード接続されたトランジスタの前記ドレインとに結合され、前記出力ノードが、前記レプリカ対称性負荷の前記レベルシフト回路と、前記遅延セルの前記第１対称性負荷の前記レベルシフト回路とに結合された前記フィードバック制御回路と
を備える請求項１の発振器。
【請求項１１】
前記フィードバック制御回路は差動増幅器であり、
前記フィードバック制御回路の前記第２入力ノードは参照電圧を受信するように結合される、請求項１０の発振器。
【請求項１２】
前記遅延セルは、複数の実質的に同一の遅延セルの一つであり、
前記複数の実質的に同一の遅延セルは、互いにリング結合されている、請求項１の発振器。
【請求項１３】
電源電圧ノードと、
ゲート、ソース、及びドレインを有し、前記ソースが前記電源電圧ノードに結合された電流ソース接続されたトランジスタ（current source-connected transistor）と、
ゲート、前記電流ソース接続されたトランジスタの前記ソースに結合されたソース、及び前記電流ソース接続されたトランジスタの前記ドレインに結合されたドレインを有するダイオード接続されたトランジスタ（diode-connected transistor）と、
前記ダイオード接続されたトランジスタのゲート・ソース間電圧（ＶＧＳ）を調整するレベルシフト回路と
を備える対称性負荷回路（symmetric load circuit）。
【請求項１４】
前記レベルシフト回路は、ゲート、ソース、及びドレインを有するトランジスタを含み、
前記レベルシフト回路の前記トランジスタの前記ゲートは、前記電流ソース接続されたトランジスタの前記ドレイン、及び前記ダイオード接続されたトランジスタの前記ドレインに結合され、
前記レベルシフト回路の前記トランジスタの前記ソースは、前記ダイオード接続されたトランジスタの前記ゲートに結合される、請求項１３の対称性負荷回路。
【請求項１５】
前記対称性負荷回路は、複数のステージを有する発振器の一部であり、
前記ダイオード接続されたトランジスタの前記ドレイン及び前記電流ソース接続されたトランジスタの前記ドレインに結合されたノードは、前記ステージのいずれかの出力ノードである、請求項１３の対称性負荷回路。
【請求項１６】
前記対称性負荷回路は、前記電源電圧ノードと前記電流ソース接続されたトランジスタの前記ドレインとの間に実効的な抵抗（effective resistance）を有し、
前記電流ソース接続されたトランジスタの前記ゲートの制御信号は、前記実効的な抵抗を変化させるために変化される、請求項１３の対称性負荷回路。
【請求項１７】
発振器であって、
対称性負荷（symmetric load）の電流ソース接続されたトランジスタ（current source-connected transistor）と、
ドレインが、前記電流ソース接続されたトランジスタのドレインに結合された、前記対称性負荷のダイオード接続されたトランジスタ（diode-connected transistor）と、
前記発振器の発振周波数の変化に対して前記発振器の発振信号のスイング下限が実質的に一定を維持するように、前記ダイオード接続されたトランジスタのゲート電圧を調整する手段と
を備える発振器。
【請求項１８】
前記手段は、前記ダイオード接続されたトランジスタの前記ゲート電圧を調整することに加えて、第１制御信号及び第２制御信号を出力し、
前記第１制御信号は、前記対称性負荷の前記電流ソース接続されたトランジスタのゲートに与えられ、
前記第２制御信号は、テール電流ソーストランジスタ（tail current source transistor）に与えられ、
前記対称性負荷及び前記テール電流ソーストランジスタは、前記発振器の遅延セルの一部である、請求項１７の発振器。
【請求項１９】
前記手段は、前記電流ソース接続されたトランジスタの前記ドレイン及び前記ダイオード接続されたトランジスタの前記ドレインに結合されたゲートを有するトランジスタを含み、更に前記対称性負荷の前記ダイオード接続されたトランジスタのゲートに結合されたソースを有する、請求項１７の発振器。
【請求項２０】
前記手段は、前記対称性負荷の一部である、請求項１７の発振器。
【請求項２１】
前記手段は、前記対称性負荷の一部ではないフィードバック制御ループを含む、請求項１７の発振器。
【請求項２２】
（ａ）第１対称性負荷（symmetric load）のダイオード接続されたトランジスタ（diode-connected transistor）のゲート・ソース間電圧を、前記第１対称性負荷のノードの発振信号のスイング限界電圧（swing limit voltage）が実質的に一定値を有するように制御されるように、制御すること
を備え、前記第１対称性負荷は、電流ソース接続されたトランジスタ（current source-connected transistor）を含み、
前記ダイオード接続されたトランジスタのソースは、前記電流ソース接続されたトランジスタのソースに結合され、
前記ダイオード接続されたトランジスタのドレインは、前記電流ソース接続されたトランジスタのドレインに結合される方法。
【請求項２３】
３００％を超える前記発振信号の発振周波数レンジにわたって、前記スイング限界電圧の変動は５％未満である、請求項２２の方法。
【請求項２４】
（ｂ）フィードバック制御ループを用いて制御信号を生成することと、
（ｃ）レベルシフト回路に、該レベルシフト回路が（ａ）における前記ゲート・ソース間電圧を制御するように、前記制御信号を供給することと
を更に備える請求項２２の方法。
【請求項２５】
前記第１対称性負荷、第２対称性負荷、第１スイッチングトランジスタ、第２スイッチングトランジスタ、及びテール電流ソーストランジスタ（tail current source transistor）が遅延セルの一部であり、
前記第１スイッチングトランジスタのドレインは前記第１対称性負荷に結合され、
前記第１スイッチングトランジスタのソースは前記テール電流ソーストランジスタに結合され、
前記第２スイッチングトランジスタのドレインは前記第２対称性負荷に結合され、
前記第２スイッチングトランジスタのソースは前記テール電流ソーストランジスタに結合される、請求項２２の方法。
【請求項２６】
（ｂ）前記第２対称性負荷のダイオード接続されたトランジスタのゲート・ソース間電圧を、該第２対称性負荷のノードの発振信号のスイング限界電圧が実質的に一定値を有するように制御されるように、制御すること
を更に備える請求項２５の方法。
【請求項２７】
発振器への周波数制御入力信号を受信すること
を備え、前記周波数制御入力信号の変化は、対応する変化を前記発振器の発振信号の発振周波数にもたらし、前記発振信号は、前記発振器の遅延セルの対称性負荷（symmetric load）のノード上に生じ、
更に、３００％を超える発振周波数レンジにわたって、周波数制御入力信号に対する前記発振信号の発振周波数の完全な線形の関係からの前記発振信号の前記発振周波数の変動が１０％未満であるように、前記対称性負荷のダイオード接続されたトランジスタ（diode-connected transistor）のゲート・ソース間電圧を制御すること
を備える方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示された実施形態は、電圧制御発振器（ＶＣＯ）及び電流制御発振器（ＩＣＯ）で見られるような対称性負荷遅延セル（symmetric load delay cell）に関する。
【背景技術】
【０００２】
電流制御発振器（ＩＣＯ）は、例えばクロック信号をデジタルプロセッサに供給するクロック信号生成器内の位相ロックループ（ＰＬＬ）のような多くの回路で使用されている。ＩＣＯはまた、無線受信機及び無線送信機並びにその他の回路の局部発振器で使用されることもある。図１（従来技術）は、簡単なＰＬＬ１の一例の単純化された図である。ＰＬＬ１は、電圧／電流変換器３及びＩＣＯ４を含む電圧制御発振器（ＶＣＯ）２を含む。ＩＣＯ４によって出力される局部発振器（ＬＯ）信号は、ループ分周器５によって周波数分割される。結果得られた、分周により低下された（divided-down）フィードバック信号６は、位相検出器７によって、参照クロック信号ＸＯと位相比較される。位相検出器７は、ＶＣＯ２を制御する信号１０を生成するためにチャージポンプ８及びループフィルタ９で処理されるエラー信号を出力する。フィードバック制御ループは、フィードバック信号６を参照クロック信号ＸＯに位相ロックするように動作する。それによってループ分周器５が分周する周波数制御値を設定することにより、局部発振器信号ＬＯの周波数を、周波数チューニングレンジにわたって所望の周波数を有するように設定することが出来る。
【０００３】
図２（従来技術）は、図１のＩＣＯ４の単純化された図である。ＩＣＯ４は、実際には２つの電流制御発振器ＩＣＯ＃１ １１及びＩＣＯ＃２ １２を含む。なぜなら、このタイプの単一の電流制御発振器は、十分に広いチューニングレンジを有することが出来ないだろうからである。ＩＣＯ４はまた、２つのＶＣＯバッファ回路１３及び４０、並びに２対１（two-to-one）デジタルロジックマルチプレクサ４１を含む。各ＶＣＯバッファ回路は、差動ＩＣＯ出力信号を、シングルエンドのデジタル信号に変換する。図１及び２の例では、ＩＣＯ４全体が、約４００ＭＨｚから１．３ＧＨｚのレンジの出力信号ＬＯを生成するようにチューニング可能である。ＬＯ信号が４００ＭＨｚから８００ＭＨｚのレンジの周波数とされる際にはＩＣＯ＃１ １１及びＶＣＯバッファ回路４０が使用され、他方で、ＬＯ信号が８００ＭＨｚから１．３ＧＨｚのレンジの周波数とされる際にはＩＣＯ＃２ １２及びＶＣＯバッファ回路１３が使用される。所望の出力信号ＬＯの周波数に応じて、ＩＣＯ１１またはＩＣＯ１２の一方がイネーブルとされ、他方がディセーブルとされる。マルチプレクサ４１は、適切なＶＣＯバッファ回路の出力信号をシングルエンドの局部出力信号ＬＯとして出力するように制御される。
【０００４】
図３（従来技術）は、図２のＩＣＯ＃１ １１のより詳細な図である。この具体的なＩＣＯ回路はリングオシレータであり、バイアス制御回路１４及び複数の遅延セル１５〜１９を含む。遅延セルは、差動信号入力と差動信号出力とを有する。ＩＣＴＬ信号３７は、図１の電圧／電流変換器３から図２のトランジスタ３８を介して受信される入力制御信号ＩＣＴＬ２０である。
【０００５】
図４（従来技術）は、バイアス制御回路１４及び遅延セル１５を更に詳細に例示する図である。図３の遅延セルの全ては同様のトポロジを有している。遅延セル１５は、「対称性負荷（symmetric load）」と呼ばれる回路２１及び２２の対を含む。第１の対称性負荷２１は、電流ソース接続されたトランジスタ（ＣＳＣＴ：current source-connected transistor）２３とダイオード接続されたトランジスタ（ＤＣＴ：diode -connected transistor）２４とを含む。第２の対称性負荷２２は、電流ソース接続されたトランジスタ（ＣＳＣＴ）２５とダイオード接続されたトランジスタ（ＤＣＴ）２６とを含む。遅延セル１５はまた、テール電流ソーストランジスタ（tail current source transistor）２８と、２つの電流ステアリング・スイッチングトランジスタ（current steering switching transistor）２９及び３０を含む。テール電流トランジスタ２８は、実質的に一定な制御電流ＩＣＴＬをノードＮ３から引く。入力ノード３１及び３２の間の差動入力信号（ＶＩＰマイナスＶＩＮ）をスイッチすることで、電流ＩＣＴＬは、第１の対称性負荷を流れるように導かれ、次に第２の対称性負荷を流れるように導かれ、そして再び還流（flow back）するように導かれる。ノードＮ２ ３４とＮ１ ３３の間に現れる差動出力信号ＶＯＰマイナスＶＯＮは、リード３６及び３５を介して、遅延セルのリングの次の遅延セルに出力される。
【０００６】
図５（従来技術）は、スイッチングサイクルの第１の部分の期間の遅延セル１５の動作を例示する。スイッチングトランジスタ２９は相対的に導通し、スイッチングトランジスタ３０は相対的に非導通となる。ノードＮ１の電圧は、ノードＮ２の電圧よりも低くなるようにプルダウンされる。従って、出力信号の電圧は、キャパシタ３９が充電されるにつれて増大する。抵抗器のシンボルＲ１は、第１の対称性負荷２１の並列等価効果抵抗（parallel equivalent effect resistance）を示す。抵抗器のシンボルＲ２は、第２の対称性負荷２２の並列等価効果抵抗（parallel equivalent effect resistance）を示す。
【０００７】
図６（従来技術）は、スイッチングサイクルの第２の部分の期間の遅延セル１５の動作を例示する。スイッチングトランジスタ２９は相対的に非導通となり、スイッチングトランジスタ３０は相対的に導通する。従って、ノードＮ２の電圧は、ノードＮ１の電圧よりも低くなるようにプルダウンされる。従って、出力信号の電圧は、キャパシタ３９が放電されるにつれて低下する。
【０００８】
図７（従来技術）は、スイッチングトランジスタ２９及び３０がサイクル間でオン及びオフするように制御されることで、ノードＮ２とＮ１との間の差動出力信号がどのように上下に振動するかを例示する、単純化された波形図である。出力信号のスイングの下限は、スイング下限電圧（ＬＳＬＶ：Lower Swing Limit Voltage）と呼ばれる。出力信号のスイングの上限は、ほぼ回路の高電源電圧ＶＤＤである。対称性負荷を含むこのタイプの遅延セルに関する更なる情報は、“Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques”, IEEE Journal of Solid-State Circuits, Vol. 31, No. 11, November 1996, John G. Maneatis著、の論文に見られる。
【０００９】
リングオシレータの発振周波数は、入力制御電流ＩＣＴＬを変化させることで変えられる。従ってこの回路は、電流制御発振器と呼ばれる。もし、バイアス制御回路１４に与えられる制御電流ＩＣＴＬが増加されれば、テールトランジスタ２８を介して引かれる電流ＩＣＴＬは増加する。また、ＰＢＩＡＳ制御電圧は低下する。ＰＢＩＡＳ制御信号の低下は、第１及び第２の対称性負荷２１及び２２の実効的な抵抗（effective resistance）ＲＥＦＦを低下させる。実効的な抵抗ＲＥＦＦの低下は遅延セルによるＲＣ遅延を低減し、これにより発振周波数ＦＯＳＣを増大させる。同様に、バイアス制御回路１４に与えられる制御電流ＩＣＴＬの減少は、発振周波数ＦＯＳＣの低下をもたらす。
【００１０】
このタイプのリングオシレータは一定のアプリケーションでは良く機能するが、望ましくない狭い周波数チューニングレンジを有し得る。入力制御電流ＩＣＴＬが増加すれば、ノードＮ２とＮ１の間の出力信号の電圧スイングは増加する。ＩＣＴＬが増加すればするほど、スイング下限電圧ＬＳＬＶは低下する。出力信号の下限電圧は、より低い電圧の制限を有するので、リングオシレータ回路の周波数チューニングレンジは、実質的に制限される。
【００１１】
図８（従来技術）は、ＩＣＴＬＭＡＸの入力制御電流の上限において、その出力信号の電圧スイングがその最大許容電圧スイングに達することによりなぜ最大でも８００ＭＨｚの制限された周波数チューニングレンジにわたってのみでしか使用可能でないか、を例示するグラフである。図８において、電圧スイングを示す破線が、最大許容電圧スイングの値に達していることに着目する。その結果、図１のＩＣＯ４全体の周波数チューニングレンジは８００ＭＨｚを超えなければならず、第２のＩＣＯ＃２が設けられなければならない。従って、図２の回路はＩＣＯ＃２を含む。更に図８に例示するように、発振周波数ＦＯＳＣの変化は、入力制御電流ＩＣＴＬの変化に対して極めて非線形である。ＩＣＴＬに対するＦＯＳＣの関係を示す実線が直線では無くむしろ曲線であることに着目する。このタイプのＩＣＯの周波数動作の上限では、発振周波数ＦＯＳＣを相対的に少しだけ増加させるために、入力制御電流ＩＣＴＬを相対的に多く増加させなければならない。改善された回路が望まれている。
【発明の概要】
【００１２】
新規な電流制御発振器（ＩＣＯ）は、新規なバイアス制御回路及び複数の新規な対称性負荷遅延セルを含む。新規な対称性負荷遅延セルは互いにリング状に結合されて、リングオシレータを形成する。バイアス制御回路に供給される発振器入力制御電流（ＩＣＴＬ）は、遅延セルのリングによって出力される発振器出力信号の発振周波数（ＦＯＳＣ）を制御する。
【００１３】
各遅延セルは、新規な対称性負荷回路の組を含む。各新規な対称性負荷回路は、電流ソース接続されたトランジスタ、ダイオード接続されたトランジスタ、及び新規なレベルシフト回路を含む。新規なレベルシフト回路は、“スイング下限制御信号（ＬＳＬＣＳ：Lower Swing Limit Control Signal）”と呼ばれる制御信号に応答して、ダイオード接続されたトランジスタのゲート・ソース間電圧（ＶＧＳ）を調整し得る。遅延セル内の第１及び第２スイッチングトランジスタは、制御電流を、電源電圧ノード（ＶＤＤノード）から、対称性負荷の一方または他方を通って、そしてスイッチングトランジスタの導通している一方を通って、そしてテール電流ソーストランジスタを通って、接地ノード（ＧＮＤノード）に導き得る。対称性負荷の実効的な抵抗は、電流ソース接続されたトランジスタに供給される制御信号ＰＢＩＡＳによって、テール電流ソースに供給される制御信号ＮＢＩＡＳによって、そして遅延セルのレベルシフト回路に供給されるＬＳＬＣＳ制御信号によって、少なくとも部分的に決定される。遅延セルの遅延、ひいては遅延セルのリングの発振周波数は、制御信号ＰＢＩＡＳ、ＮＢＩＡＳ、及びＬＳＬＣＳを用いることによって制御されて、対称性負荷の実効的な抵抗を制御する。新規なバイアス制御回路は、遅延セルにおける対称性負荷の実効的な抵抗が、入力制御電流ＩＣＴＬの関数としてリング発振器周波数を変化させるように変化するように、ＰＢＩＡＳ、ＮＢＩＡＳ、及びＬＳＬＣＳ制御信号を生成する。
【００１４】
新規なバイアス制御回路はまた、レプリカ回路を含む。このレプリカ回路は、新規な対称性負荷のレプリカ、スイッチングトランジスタのレプリカ、及びテール電流ソーストランジスタのレプリカを含み、これらは、これらの回路が互いに遅延セルのいずれかに結合されるように、互いに結合される。このレプリカ回路におけるレプリカ対称性負荷の両端の電圧降下は、全てのテール電流が対称性負荷のいずれかを流れるように遅延セルのスイッチングトランジスタがスイッチングされた際の、対称性負荷のいずれかの両端の電圧降下と等しい。この条件における遅延セルの対称性負荷のノードの電圧は、遅延セルの出力信号の下限電圧（「スイング下限電圧」）である。この下限は、遅延セルからの出力としての発振信号のスイング下限電圧である。新規なバイアス制御回路のオペアンプはフィードバック制御ループで使用され、このループの遅延セルのスイング下限を設定する。オペアンプは、レプリカ対称性負荷のノードの電圧を、所望の参照電圧（ＶＲＥＦ）と比較する。オペアンプは、レプリカレベルシフト回路の実効的な抵抗が、前記ノードの電圧が所望の参照電圧値ＶＲＥＦを有するように、レプリカレベルシフト回路に供給されるエラー制御電圧を出力する。バイアス制御回路のレプリカレベルシフト回路は遅延セルのレベルシフト回路と同一の構成であるので、オペアンプから遅延セルのレベルシフト回路に制御電圧を供給することで、遅延セルの出力信号のスイング下限電圧をＶＲＥＦに固定出来る。遅延セルのスイング下限電圧を設定することで、遅延セルの発振出力信号の振幅が、増大する発振周波数の関数として増大することを抑制する。第１の有利な側面では、この方法で出力信号振幅を固定することは、ＩＣＯの周波数チューニングレンジを増加させる。第２の有利な側面では、出力信号振幅を固定することで、ＩＣＯの出力信号周波数（ＦＯＳＣ）に対する入力制御電流（ＩＣＴＬ）の関係を、一般的な対称性負荷を含む一般的なＩＣＯに比べて、実質的に線形にすることが出来る。
【００１５】
上記はサマリであり、従って当然ながら、単純化、一般化、及び詳細の省略を含み、よって当業者は、このサマリが例示的なものにすぎず、多少なりとも限定することを意味しないことを理解するだろう。特許請求の範囲においてもっぱら定義された、本明細書で述べられるデバイス及び／またはプロセスの別の側面、進歩的な特徴、及び有利な点は、本明細書で説明される非限定的な詳細な説明において明白になるだろう。
【図面の簡単な説明】
【００１６】
【図１】図１（従来技術）は、一般的な位相ロックループ（ＰＬＬ）のあるタイプの単純化された図である。
【図２】図２（従来技術）は、図１のＰＬＬ内の電流制御発振器（ＩＣＯ）の単純化された図である。
【図３】図３（従来技術）は、図２のＩＣＯのより詳細な図である。
【図４】図４（従来技術）は、図３のバイアス制御回路及び遅延セルの１つをより詳細に例示する単純化された図である。
【図５】図５（従来技術）は、遅延セルのスイッチングトランジスタのスイッチングサイクルの第１の期間における、図３の遅延セルの動作を例示する図である。
【図６】図６（従来技術）は、遅延セルのスイッチングトランジスタのスイッチングサイクルの第２の期間における、図３の遅延セルの動作を例示する図である。
【図７】図７（従来技術）は、そのサイクルと共に遅延セルからの出力信号の発振を例示する、単純化された波形図である。
【図８】図８（従来技術）は、図２のＩＣＯにおける遅延セルの出力信号の電圧スイングが、入力制御電流（ＩＣＴＬ）の関数としてどのように増加するか、及びＩＣＯの発振周波数がＩＣＴＬの関数としてどのように非線形的に変化するか、を例示するグラフ。
【図９】図９は、新規な一側面に従った新規な電流制御発振器（ＩＣＯ）の一例の単純化された図である。
【図１０】図１０は、図９の新規なＩＣＯの遅延セルの１つのより詳細な図である。
【図１１】図１１は、図９の新規なＩＣＯの新規なバイアス制御回路の回路図である。
【図１２】図１２は、遅延セルの一般的な対称性負荷の単純化された図である。
【図１３】図１３は、図１２の一般的な対称性負荷のダイオード接続されたデバイスと電流ソース接続されたデバイスの両方についての電流対電圧の関係（Ｉ−Ｖ曲線と呼ぶ）を例示する図である。
【図１４】図１４は、図１２の一般的な対称性負荷についての合成Ｉ−Ｖ曲線を例示する図である。
【図１５】図１５は、図１０の新規な遅延セルにおける新規な対称性負荷の単純化された図である。
【図１６】図１６は、図１５の新規な対称性負荷のダイオード接続されたデバイスと電流ソース接続されたデバイスの両方についての電流対電圧の関係（Ｉ−Ｖ曲線と呼ぶ）を例示する図である。
【図１７】図１７は、図１５の新規な対称性負荷についての合成Ｉ−Ｖ曲線を例示する図である。
【図１８】図１８は、図１５の新規な対称性負荷が実現され得る一方法のより詳細な図である。
【図１９】図１９は、一般的な対称性負荷の実効的な抵抗ＲＥＦＦを記述する式である。
【図２０】図２０は、一般的な対称性負荷を用いる一般的なＩＣＯの、発振周波数（ＦＯＳＣ）に対する入力制御電流（ＩＣＴＬ）信号の関係を例示する図である。
【図２１】図２１は、図１５及び１８の新規な対称性負荷の実効的な抵抗ＲＥＦＦを定義する式である。
【図２２】図２２は、新規な対称性負荷及び新規なバイアス制御回路を含む図９の新規な電流制御発振器ＩＣＯの、発振周波数ＦＯＳＣに対する入力制御電流ＩＣＴＬの関係を例示する図である。
【図２３】図２３は、新規な一側面に従った方法２００の単純化されたフローチャートである。
【図２４】図２４は、新規な一側面に従った方法３００の単純化されたフローチャートである。
【発明を実施するための形態】
【００１７】
図９は、新規な一側面に従った電流制御発振器（ＩＣＯ：Current-Controlled Oscillator）の一例の単純化された図である。ＩＣＯ５０は例えば、無線受信機または無線送信機の局部発振器内の位相ロックループ（ＰＬＬ）で使用され得る。ＩＣＯ５０は、バイアス制御回路５１、互いにリング状に結合された５個の遅延セルステージ５２〜５６、及びＶＣＯバッファ５７を含む。入力リード５８で受信される入力制御電流ＩＣＴＬの増加は、出力リード５９の出力信号ＬＯの発振周波数（ＦＯＳＣ）に対し、対応した増大をもたらす。図３の一般的な回路と異なり、出力周波数に対する入力制御電流の関係は、相対的により広い周波数レンジにわたって実質的に線形である。
【００１８】
図１０は、図９の遅延セル５２のより詳細な図である。遅延セル５２〜５６の全ては同じ構成を有する。遅延セル５２は、第１の対称性負荷（symmetric load）６０、第２の対称性負荷６１、テール電流ソーストランジスタ（tail current source transistor）６２、第１のスイッチングトランジスタ６３、第２のスイッチングトランジスタ６４、出力キャパシタ６５、新規な第１のレベルシフト回路６６、及び新規な第２のレベルシフト回路６７を含む。各対称性負荷は、ダイオード接続されたトランジスタ（diode-connected transistor）及び電流ソース接続されたトランジスタ（current source-connected transistor）を含む。本出願で用いられる際に、ダイオード接続されたトランジスタという用語は、そのゲートとドレインが互いに接続されたトランジスタと、そのゲートとドレインとの間に接続されたレベルシフタを有するトランジスタとの両方を含む。この２つのトランジスタは、電源電圧（ＶＤＤ）と別のノードとの間に互いに並列に結合されて、対称性負荷がこの２つのノードの間に実効的な抵抗ＲＥＦＦを供給する。第１の対称性負荷６０は、ダイオード接続されたトランジスタ６８、電流ソース接続されたトランジスタ６９、及び新規なレベルシフト回路６６を含む。第２の対称性負荷は、ダイオード接続されたトランジスタ７０、電流ソース接続されたトランジスタ７１、及び新規なレベルシフト回路６７を含む。テール電流ソーストランジスタ６２は、テール電流ソーストランジスタ６２がノード７２から制御電流ＩＣＴＬを引くように、バイアス電圧ＮＢＩＡＳでバイアスされる。第１及び第２スイッチングトランジスタ６３及び６４は、制御電流ＩＣＴＬを、電源電圧ＶＤＤノードから第１対称性負荷６０及び第１スイッチングトランジスタ６３を通ってノード７２に流れるように導き、または電源電圧ＶＤＤノードから第２対称性負荷６１及び第２スイッチングトランジスタ６４を通ってノード７２に流れるように導くように制御される。遅延セルがスイッチされることで、第２のスイッチングトランジスタ６４がオフする時に第１のスイッチングトランジスタ６３がオンし、そして第１のスイッチングトランジスタ６４がオフする時に第２のスイッチングトランジスタ６４がオンする等である。スイッチングトランジスタ６３及び６４のスイッチングは、入力ノード７３及び７４の差動信号（ＶＩＰ−ＶＩＮ）によって制御される。キャパシタ６５の両端のノード７６及び７５間が遅延セルからの出力信号であり、出力リード７８及び７７間が出力信号ＶＯＰ−ＶＯＮとなる。
【００１９】
図４の一般的な遅延セルのように、遅延セル５２による信号遅延は、第一には、対称性負荷６０及び６１の実効的な抵抗ＲＥＦＦと、テール電流ソーストランジスタ６２を流れる制御電流ＩＣＴＬの大きさとによって制御される。遅延セル５２の信号遅延を低減するには、制御電流ＩＣＴＬが増加されるようにバイアス電圧ＰＢＩＡＳを低減する。ＰＢＩＡＳを低下させることは、トランジスタ６９及び７１のゲート・ソース間電圧（ＶＧＳ）の大きさを増加させ、これにより対称性負荷６０及び６１の実効的な抵抗を低下させ、これにより遅延セルのＲＣ時定数を低下させ、これにより遅延セルの信号伝播遅延を低減する。
【００２０】
新規なレベルシフト回路６６は、レベルシフトトランジスタ７９及びレベルシフト電流ソーストランジスタ８０を含む。トランジスタ８０はソース・フォロワである。同様に、新規なレベルシフト回路６７は、レベルシフトトランジスタ８１及びレベルシフト電流ソーストランジスタ８２を含む。トランジスタ８２はソース・フォロワである。これらの２つのレベルシフト回路６６及び６７の動作は、以下で更に詳細に説明される。
【００２１】
図１１は、図９のバイアス制御回路５１の回路図である。バイアス制御回路５１は、入力リード５８で入力制御電流ＩＣＴＬを受信し、導体（conductor）８３でＰＢＩＡＳ制御信号を出力し、導体８４でＮＢＩＡＳ制御信号を出力し、そして導体８５で新規なスイング下限制御信号（ＬＳＬＣＳ：Lower Swing Limit Control Signal）を出力する。電流制御電流ソース８６、Ｎチャネルトランジスタ８７及び８８のカレントミラー、及びＮチャネルトランジスタ８９及びＰチャネルトランジスタ９０は、図４の一般的な回路のバイアス制御回路１４で例示されたデバイスに相当する。しかしながら、図９の新規なバイアス制御回路５１はレプリカ回路９１を含む。レプリカ回路９１は、遅延セルの対称性負荷９２及び９３のレプリカ、遅延セルのスイッチングトランジスタ９４のレプリカ、遅延セルのテール電流ソーストランジスタ９５のレプリカ、及び遅延セルのレベルシフト回路のトランジスタ９６及び９７のレプリカを含む。更に、新規なバイアス制御回路５１は、図示するように結合されて動作可能なオペアンプ９８を含む。この場合にオペアンプ９８は、Ｎチャネル入力を有する単一ステージのカレントミラーオペアンプである。図１１の新規なバイアス制御回路５１は、図４の一般的なバイアス制御回路１４がＰＢＩＡＳ及びＮＢＩＡＳ制御電圧信号を生成する方法と同様の方法で、導体８３及び８４にＰＢＩＡＳ及びＮＢＩＡＳ制御電圧信号を生成する。
【００２２】
オペアンプ９８は、レプリカ回路９１とフィードバックループで接続されている。レプリカ回路９１のレプリカスイッチングトランジスタ９４は常にオンしている。これにより、Ｎチャネルトランジスタ８７及び９５のカレントミラーからの電流が、レプリカ対称性負荷を介して常に引かれている。このことは、発振器が発振している際に、トランジスタ９２及び９３のドレインの電圧が、遅延セル５２の出力信号の低電圧側のスイング電圧（lower swing voltage）に等しい、ということを意味する。この電圧は、オペアンプ９８の反転入力リードに与えられる。オペアンプ９８は、その非反転入力リードに参照電圧（ＶＲＥＦ）を受信して、反転入力リードの電圧をＶＲＥＦと比較する。もしＶＲＥＦがオペアンプ９８の反転入力リードの電圧と異なっていれば、オペアンプ９８は、レプリカ対称性負荷の（トランジスタ９２及び９３のドレインの）電圧がＶＲＥＦに等しくなるまで、フィードバックループを介してレプリカ対称性負荷の電流を調整する。リード８５は、この電流調整信号を、“スイング下限制御信号（Lower Swing Limit Control Signal）”として発振器の各遅延セル（図１０に示すような遅延セル５２を含む）に与える。
【００２３】
図１２は、一般的な対称性負荷の単純化された図である。一般的な対称性負荷は、本明細書でダイオード接続された構成と呼ぶ構成で接続された第１のトランジスタと、本明細書で電流ソース接続された構成と呼ぶ構成で接続された第２のトランジスタとを含む。
【００２４】
図１３は、図１２の一般的な対称性負荷の電流ソース接続されたデバイスとダイオード接続されたデバイスの両方についての電流対電圧の関係（Ｉ−Ｖ曲線と呼ぶ）を例示する図である。線のそれぞれは、異なるドレイン電流量でのトランジスタの動作に対応する。例えば、線９９は、ドレイン電流５０μＡの場合のトランジスタの動作を示し、線１００は、ドレイン電流１００μＡの場合のトランジスタの動作を示し、線１０１は、ドレイン電流１５０μＡの場合のトランジスタの動作を示し、線１０２は、ドレイン電流２００μＡの場合のトランジスタの動作を示す。図１３はまた、ダイオード接続されたトランジスタの動作を示す線１０３を含む。ゲート・ソース間電圧の大きさが増加して閾値電圧に達すると、トランジスタはオン状態となり、速やかに、ダイオードのＩ−Ｖ曲線と同じＩ−Ｖ曲線となる。２つのトランジスタは互いに並列に結合されているので、一方のトランジスタのソース・ドレイン間電圧は、他方のトランジスタのソース・ドレイン間電圧に等しい。もしＩＣＴＬが電流ソース接続されたデバイスとダイオード接続されたデバイスとの間で均等に分割されていれば、スイング下限電圧はＩ−Ｖ曲線の交点に相当する。そのような４つの交点１０４、１０５、１０６、及び１０７が図１３のグラフで特定されている。
【００２５】
図１４は、図１３の一般的な対称性負荷の合成Ｉ−Ｖ曲線を例示する図である。あるＩＣＴＬでの両トランジスタのＩ−Ｖ曲線が、図１４の４つの合成曲線１０８、１０９、１１０、及び１１１に合成されている。矢印１１２は、対称性負荷の両端での電圧降下を示し、ΔＶＣＴＬはＩＣＴＬが変化した際の制御電圧ＶＣＴＬの変化を示す。ＩＣＴＬに対する電源電圧（ＶＤＤ）マイナススイング下限電圧の比率は、対称性負荷の実効的な抵抗を指し示すものと見なされる。図１３及び１４において、対称性負荷の両端（２つのトランジスタのソース・ドレイン間）の電圧降下が、対称性負荷を流れる電流量の増加と共に増えていることに留意する。図１４の横軸において、例えば交点１１３、１１４、１１５、及び１１６が、低下し続ける電圧で生じる。遅延セルにおける対称性負荷のトランジスタのソースが電源電圧（ＶＤＤ）ノードに結合されているので、対称性負荷の電流により増加する対称性負荷の両端の電圧降下は、ＩＣＴＬの増加に対する、図４のノード３３及び３４のスイング下限電圧の低下を招く。全てのＩＣＴＬ電流が２つの対称性負荷のうちの一方に導かれ、そして対称性負荷のトランジスタのドレインの電圧がその最小値に達した際、この低電圧がスイング下限電圧となる。遅延セルの動作が影響を受ける前に、スイング下限電圧がどれだけ低下出来るかについては、現実的な限界がある。スイング下限電圧がどれだけ低下出来るかは、遅延セルのチューニングレンジの限界を決定する。遅延セルがより広いチューニングレンジを有することが望ましい。
【００２６】
図１５は、新規な一側面に従った新規な対称性負荷１１７の図である。図１２の一般的な対称性負荷のように単に１つの制御入力リード及び信号を有するのではなく、図１５の新規な対称性負荷１１７は、２つの制御入力リード１１８及び１１９と２つの制御入力信号１２０及び１２１を有する。レベルシフタ回路１２３は、ダイオード接続されたトランジスタのゲート・ソース間電圧の大きさが、ＶＣＴＬの図１４のＩ−Ｖ曲線に示すようにＩＣＴＬの増加と共にその最大値から減少する変化（または等価的にΔＶＤＳＡＴ）によって増加するように、ダイオード接続されたトランジスタのゲート電圧を調整し制御する。
【００２７】
図１６は、図１５の新規な対称性負荷１１７の動作を例示するグラフである。電流ソース接続されたトランジスタの各Ｉ−Ｖ曲線につき、ダイオード接続されたトランジスタのＩ−Ｖ曲線は異なっている。ＩＣＴＬを増加させることで、ダイオード接続されたデバイスのＩ−Ｖ曲線は、効果的に左へシフトされる。図１６では、ダイオード接続されたトランジスタ１２４、１２５、１２６、及び１２７についての４つのＩ−Ｖ曲線が示されていることに注意する。レベルシフト回路の動作により、新規な対称性負荷の両端での電圧降下は、制御電流ＩＣＴＬの増加及び減少量に関わらず一定を維持する。この一定の電圧降下は、縦の破線１２８で示されている。
【００２８】
図１７は、図１５の新規な対称性負荷についての合成Ｉ−Ｖ曲線を例示するグラフである。
【００２９】
図１８は、図１５の新規な対称性負荷１１７のより詳細な図である。レベルシフト回路１２３は、第１のゼロ閾値電圧のトランジスタ（ＺＶＴ：zero threshold voltage transistor）１２９と、第２のレベルシフト電流ソーストランジスタ１３０とを含む。レベルシフト回路１２３がダイオード接続されたトランジスタ１３１のゲート電圧をどれだけ調整するかは、スイング下限制御信号（ＬＳＬＣＳ：Lower Swing Limit Control Signal）によって制御される。図１０の遅延セルの対称性負荷６０及び６１並びに図１１の制御回路のレプリカ対称性負荷は、図１８に例示された新規な対称性負荷と同じ構成を有している。
【００３０】
図１９は、図１２の従来の対称性負荷のトランジスタの実効的な抵抗ＲＥＦＦを定義する式である。実効的な抵抗ＲＥＦＦは、入力制御電流ＩＣＴＬの関数である。ＶＴは、対称性負荷のトランジスタのいずれかの反転閾値電圧である。ＶＤＳＡＴは、ＩＣＴＬのある値における電流ソース対称性負荷トランジスタの飽和電圧である。ＶＤＳＡＴプラスＶＴは、負荷Ｉ−Ｖ曲線が図１３に示すように対称である電圧レンジを規定する。あるＩＣＴＬにおいて、合成対称性負荷の電流スイングはＩＣＴＬであり、電圧スイングはＶＤＳＡＴプラスＶＴである。
【００３１】
実効的な抵抗ＲＥＦＦは、制御電流ＩＣＴＬの増加に比例して減少しないことが分かる。それよりもむしろ、実効的な抵抗ＲＥＦＦは、ＩＣＴＬの二乗根の逆数にほぼ比例する。遅延セルの発振周波数ＦＯＳＣの増加を得るには、次第に大きな値のＩＣＴＬが、より低い実効的な抵抗ＲＥＦＦに求められる。更に、電圧スイングは制御電流ＩＣＴＬと共に増大し、遅延セルをそのチューニングレンジ限界に近づける。
【００３２】
図２０は、図１９の式で定義されたような、発振周波数ＦＯＳＣに対する制御電流ＩＣＴＬの関係を例示する図である。従来の遅延セルにおいて制御電流ＩＣＴＬの関数として発振周波数を示す線１３２は、制御電流ＩＣＴＬの値の増加と共に、次第にフラットになる。ＩＣＴＬＭＡＸでは、対応するスイング下限電圧は、その現実的な限界に達し、遅延セルによって得られる得る発振周波数ＦＯＳＣを制限する。
【００３３】
図２１は、新規な対称性負荷の実効的な抵抗ＲＥＦＦを示す式である。図１５のレベルシフト回路１２３はスイング下限電圧を一定に保つので、全ての値のＩＣＴＬで電圧スイングは一定を維持する。よって、図１９においてＶＤＳＡＴプラスＶＴで規定される電圧スイングの変数は、図２１の式における一定の電圧スイングに置換される。従って、新規な対称性負荷の実効的な抵抗ＲＥＦＦは、ＩＣＴＬにほぼ反比例する。
【００３４】
図２２は、新規な対称性負荷を用いた電流制御発振器ＩＣＯにおける、発振周波数ＦＯＳＣに対する制御電流ＩＣＴＬの関係を例示する図である。図２１に示すように、新規な対称性負荷の実効的な抵抗ＲＥＦＦは、制御電流の増加と共に比例して減少する。よって、発振周波数ＦＯＳＣは、線１３３に示すように、制御電流ＩＣＴＬに比例して、線形に増大する。線１３４に示すように、電圧スイングは実質的に一定を維持する。従って、図９の新規な電流制御発振器（ＩＣＯ）５０のチューニングレンジは、電圧スイングに制限されない。一例では、１）３００％を超えるＦＯＳＣのレンジにわたって、スイング下限電圧の変化は５％未満であり、２）３００％を超えるＦＯＳＣのレンジにわたって、周波数制御入力信号（ＩＣＴＬ）に対する発振周波数の完全にリニアな関係からのＦＯＳＣの変動は１０％未満である。
【００３５】
図２３は、新規な一側面に従った方法２００の単純化されたフローチャートである。方法２００では、対称性負荷のダイオード接続されたトランジスタのゲート・ソース間電圧が、対称性負荷のノードの発振信号のスイング限界電圧（swing limit voltage）が実質的に一定値を有するように、制御される（ステップ２０１）。方法２００の一例では、スイング限界電圧は、図１０のノード７５に与えられる発振信号のスイング下限電圧である。
【００３６】
図２４は、新規な一側面に従った方法３００の単純化されたフローチャートである。方法３００では、対称性負荷のダイオード接続されたトランジスタのゲート・ソース間電圧が、対称性負荷のノードの発振信号の発振周波数（ＦＯＳＣ）が発振器入力周波数制御信号に対して実質的に線形の関係を有するように、制御される（ステップ３０１）。方法３００の一例では、発振信号は図１０のノード７５に与えられるのに対して、発振器周波数制御信号は、図９のＩＣＯ５０の入力リード５８に与えられる入力信号ＩＣＴＬである。ＩＣＴＬとＦＯＳＣとの間のこの実質的に線形の関係は、図２２に例示されている。
【００３７】
本明細書で述べられた技術は、種々の手段で実現され得る。例えば、対称性負荷のダイオード接続されたトランジスタのゲート電圧を制御するための上記開示された制御方法は、ハードウェア、ソフトウェア、またはそれらの組み合わせで実現され得る。ハードウェア実装の場合、この技術を実行するために用いられる処理ユニットは、一つまたはそれ以上の専用回路、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、デジタル信号処理デバイス（ＤＳＰＤ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、本明細書で述べられた機能を実行するように設計されたその他の電子ユニット、コンピュータ、またはそれらの組み合わせ内で実装され得る。ファームウェア及び／またはソフトウェア実装の場合、本技術は、本明細書で述べられた機能を実行するコード（例えばプログラム、ルーチン、手順、モジュール、関数、命令等）で実現され得る。概して、ファームウェア及び／またはソフトウェアコードを実行する実体的なあらゆるコンピュータ／プロセッサ読み取り可能な媒体は、本明細書で述べられた技術の実現に使用され得る。例えば、ファームウェア及び／またはソフトウェアコードはメモリに記憶されて、プロセッサによって実行され得る。メモリはプロセッサ内に実装されても良いし、またはプロセッサ外部にあっても良い。ファームウェア及び／またはソフトウェアコードはまた、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、書き込み可能な読み出し専用メモリ（ＰＲＯＭ）、電気的に消去可能なＰＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、フロッピー（登録商標）ディスク、コンパクトディスク（ＣＤ）、デジタルバーサタイルディスク（ＤＶＤ）、磁気または光学的なデータストレージデバイス等のような、コンピュータ／プロセッサ読み取り可能な媒体内に記録され得る。コードは一つまたはそれ以上のコンピュータ／プロセッサによって実行可能とされ、そしてコンピュータ／プロセッサに対して、本明細書で機能的に述べられたある側面を実行させ得る。
【００３８】
教示の目的である具体的な実施形態が上で述べられたが、この特許書面の教示は一般的な適用性を有し、そして上記で述べられた具体的な実施形態に限定されない。図１１の制御回路によって制御される図１０の遅延セルは、例えば遅延セルとして一般的に役立ち、そして発振器以外のアプリケーションにおいても使用され得る。また、図１０及び１１に例示された具体的な実施形態以外の、対称性負荷のダイオード接続されたトランジスタのゲート・ソース間電圧を制御及び調整する種々の方法が可能である。例えば、ＺＶＴ（ゼロの閾値電圧）トランジスタのサイズは、そのゲート・ソース間電圧が、制御電流ＩＣＴＬが変化した際に、負荷Ｐチャネルトランジスタと同じ量だけ変化するようなサイズとされても良い。図１０及び１８で上記例示した具体的な回路以外の、制御可能なレベルシフトデバイスを実現する方法が可能である。図１０及び１８の具体的なレベルシフト回路は、適切な回路の一例として上記で説明された。従って、述べられた具体的な実施形態の種々の特徴の様々な変形、適合、及び組み合わせが、以下で説明される特許請求の範囲から逸脱することなく実施され得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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