(57)【特許請求の範囲】
【請求項１】
第１の基板内部に複数のナノスケールのピッチのコンポーネントを保持する回路と、前記第１の基板の表面上に配置される複数のマイクロスケールのボンドパッドと、を備え、前記複数のマイクロスケールのボンドパッドの内の少なくともいくつかのマイクロスケールのボンドパッドは、それぞれ、前記複数のナノスケールのピッチの部品の少なくとも２つのナノスケールのピッチの部品に渡って配置されており、少なくとも１つの前記複数のマイクロスケールのボンドパッドから前記複数のナノスケールのピッチの少なくとも1つの部品まで延在する少なくとも１つのビアとを備える前記第１の基板と、
前記第１の基板の前記複数のマイクロスケールのボンドパッドのマイクロスケールのボンドパッドに電気的に接続された回路を備える第2の基板と、
を備えることを特徴とする電子デバイス。
【請求項２】
前記複数のナノスケールのピッチの部品の少なくともいくつかは、前記第1の基板の一部を介して互いに、少なくとも互いに実質的に平行に延在する導電性トレースを備えることを特徴とする請求項１に記載の電子デバイス。
【請求項３】
前記ナノスケールのピッチの部品の少なくともいくつかは、メモリセルを備え、前記第2の基板の前記回路は、チャージポンプ、デコード及びアドレシング回路、センスアンプ、及び、Ｉ／Ｏ回路の少なくとも１つを備えることを特徴とする請求項２に記載の電子デバイス。
【請求項４】
前記複数のマイクロスケールのボンドパッドのそれぞれのマイクロスケールのボンドパッドは、少なくとも２，０００μｍ２の面積を備えること特徴とする請求項１に記載の電子デバイス。
【請求項５】
前記複数のマイクロスケールのボンドパッドの少なくとも１つのマイクロスケールのボンドパッドは、第1の方向にバイアスされた第1のダイオードを備え、前記第1のダイオードは、上部導電性パッドと第1の下部導電性パッド間に介在されており、前記第1の下部導電性パッドは、前記少なくとも１つのビアの上に配置されており、前記第1のダイオードは、前記少なくとも１つのビアに電気的に接続されており、前記第1のダイオードと隣接する、第2の逆方向にバイアスされた第2のダイオードを備え、前記第2のダイオードは、前記上部導電性パッドと前記第1の下部導電性パッドと隣接した、第2の下部導電性パッド間に介在されており、前記第2の下部導電性パッドは、他のビア上に配置され、前記第2のダイオードは、前記他のビアと電気的に接続されていることを特徴とする請求項１に記載の電子デバイス。
【請求項６】
前記複数のマイクロスケールのボンドパッドは、第１の基板表面上のパターンに配置され、かつ、
前記複数のマイクロスケールのボンドパッドの各マイクロスケールのボンドパッドは、正方形、長方形、六角形、及び三角形から成るグループから選択された少なくとも１つの形状を持つことを特徴とする請求項１に記載の電子デバイス。
【請求項７】
第１の基板を備えるメモリデバイスであって、前記第１の基板は、
前記第1の基板内であって、複数のドメインを備える複数のナノスケールのピッチの磁気トラックと、
少なくとも１つのビアの内部に配置され、前記複数のナノスケールのピッチの磁気トラックの少なくとも１つの磁気トラックに電気的に接続され、前記第１の基板の表面まで延在する少なくとも１つの磁気トンネル接合部と、
を備えるメモリ回路と、
前記第１の基板の表面上であって、前記複数のマイクロスケールのボンドパッドの少なくともいくつかのマイクロスケールのボンドパッドは、それぞれ、前記複数のナノスケールのピッチの磁気トラックの少なくとも２つのナノスケールのピッチの磁気トラックにまたがって配置され、前記複数のマイクロスケールのボンドパッドの少なくとも１つのマイクロスケールのボンドパッドは、前記少なくとも１つの磁気トンネル接合部に電気的に接続される複数のマイクロスケールのボンドパッドと、
を備えることを特徴とするメモリデバイス。
【請求項８】
サポート回路を含む第２の基板をさらに備え、該サポート回路は、前記複数のマイクロスケールのボンドパッドの少なくとも１つのマクロスケールのボンドパッドに電気的に接続されていることを特徴とする請求項７記載のメモリデバイス。
【請求項９】
前記第２の基板のサポート回路が、チャージポンプ、デコード及びアドレシング回路、センスアンプ、及び、Ｉ／Ｏ回路の少なくとも１つを備えることを特徴とする請求項８に記載のメモリデバイス。
【請求項１０】
前記複数のマイクロスケールのボンドパッドの少なくとも１つのマクロスケールのボンドパッドは、
第２のダイオードのバイアスとは逆方向にバイアスされ、前記第2のダイオードと隣接して配置されている第１のダイオードと、前記第２のダイオードとに接続された上部導電性パッドと、
前記上部導電性パッドとは反対側において前記第１のダイオードと接続され、前記少なくとも１つの磁気トンネル接合部の上に配置されている第１の下部導電性パッドと、
前記第1の下部導電性パッドに隣接した第２のダイオードと接続され、他の磁気トンネル接合部の上に配置された第２の下部導電性パッドと、
を備えることを特徴とする請求項７に記載のメモリデバイス。
【請求項１１】
前記複数のナノスケールのピッチの磁気トラックの少なくともいくつかは、前記第1の基板の一部を介して、互いに、少なくとも実質的に平行に延在することを特徴とする請求項７に記載のメモリデバイス。
【請求項１２】
前記複数のマイクロスケールのボンドパッドは、前記第1の基板の前記表面上のパターンとして配置され、前記複数のマイクロスケールのボンドパッドの各マイクロスケールのボンドパッドは、正方形、長方形、六角形、及び三角を含むグループから選択された少なくとも１つの形状を持つように形成されていることを特徴とする請求項７に記載のメモリデバイス。
【請求項１３】
第1の温度で、第1の基板のナノスケールのピッチの回路を形成する工程と、
前記ナノスケールのピッチの回路の少なくともいくつかの部品から前記第1の基板の表面へと延在する複数のビアを形成する工程と、
前記第1の基板の前記表面上の複数のマイクロスケールのボンドパッドの少なくともいくつかのマイクロスケールのボンドパッドをそれぞれ、前記第1の基板の前記回路の少なくとも２つの部品上に配列する工程と、
前記複数のマクロスケールのボンドパッドの少なくとも1つのマイクロスケールのボンドパッドを、前記複数のビアの少なくとも１つのビアに電気的に接続する工程と、
第2のより高い温度で、第2の基板の回路を形成する工程と、
前記第2の基板の前記回路を、前記複数のマイクロスケールのボンドパッドの少なくとも１つのマイクロスケールのボンドパッドに電気的に接続する工程と、
を含むことを特徴とする電子デバイスを形成する方法。
【請求項１４】
前記第1の基板の前記ナノスケールのピッチの回路を形成する工程は、複数のドメインを含む複数の磁気シフトレジスタを形成する工程を含み、前記複数のビアを形成する工程は、複数の磁気トンネル接合部を形成する工程を含む、
ことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記第1の温度で前記第１の基板の前記ナノスケールのピッチの回路を形成する工程は、約４５０℃以下の温度で前記第１の基板の前記ナノスケールのピッチの回路を形成する工程を含むことを特徴とする請求項１３に記載の方法。
【請求項１６】
前記第1の基板の前記表面上の前記複数のマイクロスケールのボンドパッドの前記少なくともいくつかのマイクロスケールのボンドパッドをそれぞれ、前記第1の基板の前記回路の前記少なくとも２つの部品上に配列する工程は、前記第1の基板上の前記表面上の正方形、長方形、六角形、及び三角形から成るグループから選択された少なくとも１つの形状を示すマイクロスケールのボンドパッドのパターンを、前記第1の基板の前記回路の前記少なくとも２つの部品上に配列する工程を含むことを特徴とする請求項１３に記載の方法。
【請求項１７】
前記第2のより高い温度で前記第2の基板の前記回路を形成する工程は、約１，１００℃以下の温度で、前記第2の基板の前記回路を形成する工程を含むことを特徴とする請求項１３に記載の方法。
【請求項１８】
前記複数のビアのうちの少なくとも１つのビア上の第１の下部導電性パッドを配置する工程と、
前記複数のビアのうちの他のビアに接続された第２の下部導電性パッドを配置する工程と、
前記第１の下部導電性パッド上の第１の方向にバイアスされた第１のダイオードを配置する工程と、
前記第２の下部導電性パッド上の逆方向の第２の方向にバイアスされた第２のダイオードを配置する工程と、
前記第１のダイオード及び前記第２のダイオードにまたがる上部導電性パッドを配置する工程と、
を行なうことによって、前記第１の基板表面上に前記複数のマイクロスケールのボンドパッドを形成する工程
を更に含むことを特徴とする請求項１３に記載の方法。
【請求項１９】
第１の温度で、第１の基板内に、複数のドメインを持つ磁気シフトレジスタとして構成された複数のナノスケールのピッチの導電性トレースを形成する工程と、
前記ナノスケールのピッチの導電性トレースの少なくともいくつかから前記第１の基板の表面へ延在する、ビア内の複数の磁気トンネル接合部を形成する工程と、
前記第1の基板の前記表面上の複数のマイクロスケールのボンドパッドの少なくともいくつかのマイクロスケールのボンドパッドを、それぞれ、前記複数のナノスケールのピッチの導電性トレースの少なくとも２つの導電性トレース上に配列する工程と、
前記複数のマイクロスケールのボンドパッドの少なくとも１つのマイクロスケールのボンドパッドを、前記複数の磁気トンネル接合部の少なくとも１つの磁気トンネル接合部に電気的に接続する工程と、
を含むことを特徴とするメモリデバイスの形成方法。
【請求項２０】
第2のより高い温度で第２の基板内にサポート回路を形成する工程と、
前記複数のマイクロスケールのボンドパッドの少なくとも１つのマクロスケールのボンドパッドに前記第２基板のサポート回路を電気的に接続させる工程と、
を更に含むことを特徴とする請求項１９に記載の方法。
【請求項２１】
前記第２の基板内のサポート回路を形成する工程は、チャージポンプ、デコード及びアドレシング回路、センスアンプ、及び、Ｉ／Ｏ回路の少なくとも１つを形成する工程を含むことを特徴とする請求項２０に記載の方法。
【請求項２２】
前記複数のマイクロスケールのボンドパッドを形成する工程は、前記複数のマイクロスケールのボンドパッドを、正方形、長方形、六角形、三角形からなるグループから選択された、少なくとも1つの形状を示す、前記複数のマイクロスケールのボンドパッドのそれぞれのマイクロスケールのボンドパッドで、繰り返しパターンとなるように、パターニングする工程を含むことを特徴とする請求項１９に記載の方法。
【請求項２３】
前記第1の温度で、前記第1の基板の前記ナノスケールのピッチの回路を形成する工程は、約４５０℃以下の温度で前記第1の基板の前記ナノスケールのピッチの回路を形成する工程を含むことを特徴とする請求項１９に記載の方法。
【請求項２４】
第1の下部導電性パッドを、前記複数の磁気トンネル接合部の前記少なくとも１つの磁気トンネル接合部上に配置し、
第２の下部導電性パッドを、前記複数の磁気トンネル接合部の他の磁気トンネル接合部上に配置し、
前記第1の下部導電性パッド上にあり、第1の方向にバイアスされる第1のダイオードを配置し、
前記第2の下部導電性パッド上にあり、第2の、反対方向にバイアスされる第2のダイオードを配置し、
前記第1のダイオードと前記第2のダイオードの上に上部導電性パッドを配置する、
工程を行なうことにより、前記第1の基板の前記表面上に前記複数のマイクロスケールのボンドパッドを形成する工程、
を更に含むことを特徴とする請求項１９に記載の方法。
【請求項２５】
少なくとも１つのプロセッサと、
該プロセッサに接続された少なくとも１つのメモリデバイスとを具備してなり、前記少なくとも１つのメモリデバイスは、
第1の基板内の複数のドメインを備える磁気シフトレジスタとして構成される複数のナノスケールのピッチの導電性トレースを含むメモリ回路を保持し、複数のマイクロスケールのボンドパッドは、前記第1の基板の表面上に配置され、前記複数のマイクロスケールのボンドパッドの少なくともいくつかのマイクロスケールのボンドパッドは、前記複数のナノスケールのピッチの導電性トレースの少なくとも２つの導電性トレースの上にそれぞれ、配置され、少なくとも１つのビア内に配置された少なくとも１つの磁気トンネル接合部は、前記複数のマイクロスケールのボンドパッドの少なくとも１つから、前記複数のナノスケールのピッチの導電性トレースの少なくとも１つの導電性トレースまで延在する第1の基板と、
サポート回路を備えるとともに、前記複数のマイクロスケールのボンドパッドの少なくとも１つのマイクロスケールのボンドパッドに電気的に結合された第２の基板と、
を備えることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
（優先権の主張）
本出願は、２００９年３月１０日付で出願された「共に結合された２以上の基板から形成された電子デバイス、電子デバイスを備える電子システム、及び電子デバイスの製造方法」と題する米国特許出願番号第１２／４０１，３８７号の出願日の優先権を主張する。
【０００２】
本開示の実施形態は、共に結合された少なくとも２つの基板を備える電子デバイスに関する。
【背景技術】
【０００３】
電子デバイス、そして、特に半導体デバイス及びメモリデバイスは、ますます複雑になっている。従って、電子デバイスの「リアル・エステイト（ｒｅａｌ  ｅｓｔａｅ）」とも呼ばれる回路面積または回路スペースは、ますます制限されるようになっている。サイズを大きくすることなく、単一の半導体チップ上により多くの回路を提供するための努力において、他の半導体チップのサイズを減少させるための努力と同様に、回路はますます小さくなっているとともに、回路の数はより多く単一のチップ上に形成されている。例えば、メモリデバイスは、マイクロスケールのデバイス及び回路からナノスケールのデバイス及び回路へと減少している。従来から、ナノスケールは１００ナノメートル未満の回路及びピッチを表すものとして定義されている。
【０００４】
ナノスケールで形成されたメモリセルを有するメモリデバイスの例は、従来から「レーストラック・メモリ」と呼ばれる磁気シフトレジスタが含まれている。レーストラック・メモリの例は、インターナショナルビジネスマシーンズコーポレーション（ＩＢＭ）に所属するＰａｒｋｉｎの米国特許第６，８３４，００５号に記載されている。本出願の図面の図１０は、レーストラック・メモリのアレイの先行技術の具体例を示す概略図である。レーストラック・メモリは、強磁性材料で作られたナノスケールのワイヤ又はトラック１０１０のアレイを含んでもよい。各トラック１０１０は、互いに直列に接続された複数の磁気シフトレジスタ１０２０を含んでもよい。各磁気シフトレジスタ１０２０は、書込装置１０３０及びそれに関連する読取装置１０４０を含む。トラック１０１０のサイズが小さいため、トラック１０１０のアレイは、メモリデバイス内に共に非常に近く配置されてもよい。ナノスケールメモリセルは、制限されたリアル・エステイトにおいてストレージ容量を増加させるために望ましいものである一方で、メモリデバイスの従来のサポート回路（例えば、チャージポンプ、デコード及びアドレッシング回路、センスアンプ、入出力（Ｉ／Ｏ）回路等（図示せず））はこのような小さな規模で形成される必要が無くてもよく、実際、ナノスケールとは対照的にマイクロスケールに、より効率的かつ経済的に形成されてもよい。
【発明の概要】
【０００５】
本開示の様々な実施形態は、電子デバイスの実施形態と、ナノスケールの回路及びマイクロスケールの回路の両方を備える電子デバイスを形成するための方法の実施形態とに向けられる。少なくとも一実施形態において、電子デバイスは回路を備える第１の基板を備えてもよい。第１の基板の回路は、第１の基板の一部を介して互いに少なくとも実質的に平行に延びる複数の導電トレースを含んでもよい。複数のボンドパッドが第１の基板の表面に配置されてもよく、かつ、複数の導電性トレースの少なくとも２つの上に延びる幅を持ってもよい。複数のビアは、複数の導電性トレースのうちの隣接する少なくともいくつかの導電性トレースから、複数のボンドパッドのうちのいくつかのボンドパッドまで延在してもよい。複数の導電性バンプ共に第１の基板上の複数のボンドパッドに接続された回路を備える第２の基板は、第１の基板に接続していてもよい。
【０００６】
更なる実施形態が、メモリデバイスに向けられる。このようなメモリデバイスの様々な実施形態は、ドメインウォールを有する複数のドメインを備える複数の磁気トラックを含む第１の基板を備えてもよい。複数の磁気トンネル接合部は、複数の磁気トラックに近接して配置されてもよく、かつ、第１の基板の表面に隣接した場所に延在されてもよい。複数のボンドパッドが、第１の基板の表面に配置されてもよい。複数のボンドパッドの各ボンドパッドは、複数の磁気トンネル接合部の磁気トンネル接合部に電気的に接続されてもよい。
【０００７】
更なる実施形態は、電子デバイスを形成する方法を備える。そのような方法の１つまたは複数の実施形態は、第１の基板及び第２の基板を形成する工程を備えてもよい。第１の基板は、その一部を介して延びる複数の導電性トレースと、複数の導電性トレースの隣接する少なくともいくつかの導電性トレースから第１の基板の表面まで延在する複数のビアと、第１の基板の表面上かつ複数のビアのうちの１つのビアに隣接する複数のボンドパッドとを備えてもよい。複数のボンドパッドの各ボンドパッドは、複数の導電性トレースの少なくとも２つの導電性トレース上に延びる幅を備えてもよい。第２の基板は回路を備えてもよく、かつ、第２の基板は、第１の基板の複数のボンドパッド及び第２の基板の回路に接続された複数の導電性バンプと共に第１の基板に取り付けられてもよい。
【０００８】
なお更なる実施形態において、開示は、メモリデバイスを形成する方法を含む。様々な実施形態によれば、そのような方法は、第１の基板に複数の導電トレースを形成する工程を備えてもよい。複数の導電性トレースは、磁壁を有する複数のドメインを備える磁気シフトレジスタとして構成されてもよい。複数のビアは、第１の基板の表面から複数の磁気シフトレジスタに近接するまで延在する磁気トンネル接合部を備えるように形成されてもよい。また、複数のボンドパッドが形成されてもよく、複数のボンドパッドの各ボンドパッドは複数のビアを介して接続されてもよい。
【０００９】
開示される更に他の実施形態において、電子システムを含む。このようなシステムの１つまたは複数の実施形態は、少なくとも１つのプロセッサ及びプロセッサに接続された少なくとも１つのメモリデバイスを備えてもよい。少なくとも１つのメモリデバイスは、第１の基板及び第２の基板を備えてもよい。第１の基板は、磁壁を有する複数のドメインを含む複数の磁気トラックと、複数の磁気トラックに近傍するとともに第１の基板の表面に隣接した場所まで延在する複数の磁気トンネル接合部と、第１の基板の表面上の複数のパッドとを備えてもよい。複数のボンドパッドの各ボンドパッドは、複数の磁気トンネル接合部のうちの１つの磁気トンネル接合部に電気的に接続されている。第２の基板は、サポート回路を備えてもよく、かつ、複数の導電性バンプと共に複数のボンドパッドに接続していてもよい。
【図面の簡単な説明】
【００１０】
【図１】図１は、１つ又は複数の実施形態に係る電子デバイスの一部を示す横断面正面図である。
【図２】図２は、いくつかの実施形態に係る予め画定されたパターンに配置された複数のボンドパッドを表す第１の基板の一部を示す上面図である。
【図３】図３は、いくつかの実施形態に係る予め画定されたビアのパターンによって配置された複数のボンドパッドを表す第１の基板の一部を示す上面図である。
【図４】図４は、少なくとも１つの実施形態に係る第１の基板の表面上のハニカム状パターンに設計されたボンドパッドを示す第１の基板の一部の上面図である。
【図５】図５は、少なくとも１つの実施形態に係る第１の基板の表面上のハニカム状パターンに設計されたボンドパッドを備える第１の基板の一部を示す上面図である。
【図６】図６は、三角形状を持つボンドパッドを備える第１の基板の実施形態を示す上面図である。
【図７Ａ】図７Ａは、少なくとも１つの実施形態に係る電子デバイスの一部を示す横断面正面図である。
【図７Ｂ】図７Ｂは、図７Ａの電子デバイスのボンドパッドの拡大図である。
【図８】図８は、少なくとも１つの実施形態に係るパターン上に形成されたダイオードを含むボンドパッド構造を備える第１の基板を示す上面図である。
【図９】図９は、本発明の少なくとも１つの実施形態に係る少なくとも１つのメモリデバイスを含む少なくとも１つの半導体メモリデバイスを示すコンピュータシステムの概略図を示す。
【図１０】図１０は、レーストラック・メモリアレイの先行技術具体例を概略的に示す図である。
【発明を実施するための形態】
【００１１】
本明細書において提示される説明は、例えば、特定の基板、電子デバイス、またはメモリデバイスの実際の概要であるが、単に本発明を説明するために用いられている表現を理想化したものである。更に、図面間で共通の要素は同じ符号で指定されてもよい。
【００１２】
本開示の様々な実施形態は、ナノスケールの電子部品、ナノスケールのピッチ、またはその両方を、マイクロスケールの電子部品、マイクロスケールのピッチ、またはその両方に接続させるように構成された電子デバイスを備える。図１は、少なくとも１つの実施形態に係る電子デバイス１００の一部を示す横断面正面図である。電子デバイス１００は、第１の基板１１０及び共に接続された第２の基板１２０を備える。第１の基板１１０及び第２の基板１２０は、いくつかの実施形態において、半導体ウェハまたは他のバルク半導体基板を備えてもよく、あるいは、他の実施形態において個片の半導体ダイを備えてもよい。
【００１３】
第１の基板１１０は、その一部に設けられた回路１４０を備えている。回路１４０の少なくとも一部は、密に構成されている小さなフットプリントを備えてもよい。例示であって限定されるものではないが、回路１４０の構成要素は１００ナノメートル未満のピッチＰを備えるように構成され配置されていてもよい。少なくともいくつかの実施形態において、回路１４０の構成要素の少なくとも一部は、第１の基板１１０の一部を介して互いに少なくとも実質的に平行に延びる複数の導電トレースを備えてもよい。
【００１４】
ボンドパッド１５０は、第１の基板１１０の表面１６０に配置されてもよく、かつ、複数のビア１７０は、回路１４０の少なくとも一部に隣接部からボンドパッド１５０まで延在してもよい。例示であって限定されるものではないが、ボンドパッド１５０は、約２，０００μｍ２以上の領域を持つように大きさを決めて構成されてもよい。例示であって限定されるものではないが、少なくともいくつかの実施形態において、ボンドパッド１５０は、略正方形に形成され、約５０×５０μｍの大きさであってもよい。
【００１５】
ボンドパッド１５０は、各ビア１７０に接続を与えるように第１の基板１１０の表面１６０上にあるパターンで配置されていてもよい。ボンドパッド１５０は、回路１４０（ナノスケール）の構成要素よりも実質的に大きいサイズ（マイクロスケール）を備えるため、各ボンドパッド１５０は、複数の構成要素（例えば、導電トレース）を備える回路１４０の一部を横切る領域にまたがる幅Ｗを備えてもよい。例えば、各ボンドパッド１５０は、回路１４０の２つ以上の導電トレースにまたがる幅Ｗを含んでもよい。図面は各ボンドパッド１５０の幅Ｗ以下の約１０又は１１個の導電トレースを備える回路１４０を示すが、回路１４０とボンドパッド１５０との間のスケールの違いは、様々な実施形態による各ボンドパッド１５０の幅Ｗ以下の数百個又は数千個でさえのこのような導電性トレースを容易にすることができる。
【００１６】
図２は、いくつかの実施形態に従って予め画定されたパターンに配置された複数のボンドパッド１５０を表した第１の基板１１０の一部の上面図を示す。ボンドパッド１５０が予め画定されたパターンに従って配置されているこのような実施形態は、本明細書において「ボンドラスタ」パターンと称することがある。ボンドパッド１５０は、回路１４０、ビア１７０、及びボンドパッド１５０の間の関係を説明するために部分的に内部が見えるように表されている。様々な実施形態によれば、複数のボンドパッド１５０は、ビア１７０を介して回路１４０をボンドパッド１５０に接続することを容易にするために固定されたパターンで表面１６０上に配置されていてもよい。図示した実施形態において、ボンドパッド１５０は、各ボンドパッド１５０に関して直接上下に（図２の方向において）オフセットされている、壁に敷設されたレンガに類似するパターンで固定されるが、当業者は任意の固定パターンが本発明の実施形態の範囲内として企図されていることを認識するであろう。いくつかの実施形態において、固定されたオフセットは、ボンドパッド１５０の２１０側の約半分の長さであってもよい。このような実施形態において、ビア１７０は、固定されたパターンに向かっていない場合がある。言い換えれば、ビア１７０は、任意の明らかなパターンで回路１４０に接続されているとは限らない。
【００１７】
図３は、他の実施形態に従って配置されたボンドパッド１５０を表す第１の基板１１０の一部の上面図である。このような実施形態の少なくともいくつかによると、ビア１７０は、それぞれのボンドパッド１５０の中心または少なくとも実質的に中心に接続されてもよく、かつ、ビア１７０は予め画定されたパターンに従って形成されてもよい。図３の実施形態において、ビア１７０は、上下のビアが（図３の方向において）接続される導電トレースに直接隣接する導電トレースに接続されることを特徴とするパターンで各ビアが配置されている。ボンドパッド１５０は、それゆえ、ビア１７０のパターンに従ってシフトされる。このような構成は、ビア１７０の予め画定されたパターンに応じてボンドパッド１５０をシフトするものであり、本明細書において「ボンドシフト」パターンと称することがある。
【００１８】
図２及び図３は、略正方形または長方形の形状を有するボンドパッド１５０を示している。しかしながら、当業者は、複数の潜在的な形状及びパターンが様々な実施形態の実装において有用性を持つことを認識するであろう。例示であって限定されるものではないが、図４〜図６は、第１の基板１１０の実施形態に従うボンドパッド１５０に対する様々な適切な構成を示す。
【００１９】
図４は、六角形に形成されるとともに、表面１６０上にハニカムパターンに配置されたボンドパッド１５０を表す第１の基板１１０の一部を示す上面図である。ビア１７０が、ボンドパッド１５０のパターンに従って、回路１４０のそれぞれの導電性トレースに接続されたように示されている。このようなハニカムパターンは、ボンドパッド１５０が予め画定されたパターンに従って配置されているボンドラスタパターンを備えるように形成されてもよい。
【００２０】
図５は、六角形で形成されるとともにハニカムパターンに配置されたボンドパッド１５０を備え、表面１６０上のボンドラスタパターンを備える第１の基板１１０の他の実施形態を示す。図５の実施形態において、ボンドパッド１５０は、それらの中心点で数度わずかに回転され、その結果、回路１４０の改良された領域範囲を提供するパターンとなる。改良された領域範囲は、導電性トレースを備えている基本回路１４０と角度的にずれている構成でボンドパッド１５０を配置することによって提供される。すなわち、図５に示した実施形態によれば、ボンドパッド１５０は（図４の方向において）実質的に真直ぐ上下に走るように構成されている基本回路１４０と整列して上下に真直ぐに走るカラム内に配置されていない。このように整列していないことによって、回路１４０の各構成要素のビア１７０をボンドパッドの略中央集中部分に接続することを可能にする回路１４０の各構成要素上に配置されている少なくとも１つのボンドパッド１５０を提供することにより、回路１４０の領域範囲を改善してもよい。すなわち、ボンドパッド１５０は、基本回路１４０と角度的にずれているので、図５の導電性トレース等の回路１４０の各構成要素は、ビア１７０を配置することを可能にするように、その上にほぼ中央に配置されている少なくとも１つのボンドパッド１５０を備えてもよく、かつ、回路１４０の各構成要素とボンドパッド１５０の略中央部との間に延在してもよい。このように、ビア１７０は、その外周縁に沿ってボンドパッド１５０に接続される必要はない。
【００２１】
図６は、三角形の構成を有するとともにボンドラスタパターンを備えるボンドパッド１５０を備える第１の基板１１０の他の実施形態を示す。ボンドパッド１５０は、互いに対向して配置された三角形を基に構成された対に並んでおり、表面１６０上に共に整列されている。三角形状のボンドパッド１５０はまた、基本回路と角度的にずれている。図示した実施形態において、ボンドパッド１５０は、パターンに従って配置されているが、その一方で、ビア１７０が回路１４０に接続されている明らかなパターンは存在しない。
【００２２】
導電性バンプ１３０は、第１の基板１１０のボンドパッド１５０を第２の基板１２０及びその上の任意の回路１２５に電気的に接続させるボンドパッド１５０上に形成されてもよい。導電性バンプ１３０は、当業者に公知の任意のバンプ構成を備えてもよい。例示として、導電性バンプ１３０は、バンプ、柱、間柱、ボール、カラム、支柱、または任意の他の適切な物理的構造と同様にそれらの組み合わせとして構成されてもよい。導電性バンプ１３０は、銅、金、銀、アルミニウム等の任意の導電性金属またはそれらの合金、及び、前述・従来の銀または錫／鉛はんだ、導電性高分子または導電体を充填した高分子、または導電性複合材料のいずれかの合金を備えてもよい。
【００２３】
更なる実施形態において、電子デバイスは、それぞれのボンドパッドに回路１４０を接続させるのに必要なボンドパッドの数を減らすように構成されてもよい。図７Ａは、少なくとも１つの実施形態に従う電子デバイス７００の一部を示す横断面正面図である。電子デバイス７００は、第１の基板１１０及び共に接続された第２の基板１２０を備える。第１の基板１１０及び第２の基板１２０は、いくつかの実施形態において、半導体ウェハまたは他のバルク半導体基板を備えてもよく、または他の実施形態において個片の半導体ダイを備えてもよい。
【００２４】
図７Ａにおいて、第１の基板１１０は、再びその部分に配置された回路１４０を備えている。少なくともいくつかの実施形態において、回路１４０の少なくとも一部は、第１の基板１１０の一部を介して互いに少なくとも実質的に平行に延びる複数の導電トレースを備えてもよい。ボンドパッド７５０は、第１の基板１１０の表面１６０上に配置され、複数のビア１７０は、回路１４０の少なくとも一部に隣接部からボンドパッド７５０まで延在している。ボンドパッド７５０は、複数の離散的ビア１７０へのアクセスを可能にするように構成された部分に形成された選択装置７０５を備える。少なくともいくつかの実施形態において、選択装置７０５は、複数のダイオードまたは類似の整流装置を含んでもよい。図７Ｂは、図７Ａの電子デバイスのボンドパッド７５０の拡大図であり、図７Ａにおいて符号７Ｂ及び適切な破線の楕円形によって示される。電子デバイス７００の各ボンドパッド７５０は、並んで配置された第１のダイオード７１０及び第２のダイオード７２０を備えてもよい。第１のダイオード７１０及び第２のダイオード７２０は、各ダイオード７１０、７２０の部分上に配置された共通の上部導電性パッド７３０に両方とも接続させてもよい。第１のダイオード７１０は第１の下部導電性パッド７６０に接続され、かつ、第２のダイオード７２０は第２の下部導電性パッド７７０に接続され、第１の下部導電性パッド７６０及び第２の下部導電性パッド７７０は、ギャップ７８０によって互いに電気的に遮蔽されている。導電性バンプ１３０（図７Ａ）は、いくつかの実施形態において、上部導電性パッド７３０に接続され、または上部導電性パッド７３０が省略されるとともに導電性バンプ１３０が第１のダイオード７１０及び第２のダイオード７２０に直接接続されていてもよい。ビア１７０（図７Ａ）は、第１の下部導電パッド７６０及び第２の下部導電性パッド７７０のそれぞれに接続されている。
【００２５】
第１のダイオード７１０及び第２のダイオード７２０は、第１ダイオード７１０が第１の方向にバイアスし得るとともに第２のダイオード７２０が逆方向の第２の方向にバイアスし得るように、逆方向バイアス方式を備えるように方向付けられる。例えば、第１のダイオード７１０は、順方向にバイアスされてもよく（すなわち、正の電流を通過させるとともに、逆の極性の電流をブロックし）、その一方で、第２のダイオード７２０は、逆方向にバイアスされてもよい（すなわち、正の電流をブロックするとともに、逆極性の電流を通過させる）。この構成では、導電性バンプ１３０を通過する正の電流は、第１の下部導電性パッド７６０及び関連するビア１７０に接続された回路１４０へのアクセスを可能にするように、第１のダイオード１７０及び第１の下部導電性パッド７６０を通過する。正の電流は、第２のダイオード７２０によってブロックされている。同様に、逆極性で導電性バンプ１３０を通る電流は、第２の下部導電性パッド７７０及び関連するビア１７０に接続された回路１４０へのアクセスを可能にするように、第２のダイオード７２０及び第２下部導電性パッド７７０を通過する。逆極性の電流は、第１ダイオード７１０によってブロックされている。
【００２６】
第１及び第２のダイオード７１０、７２０はそれぞれ、当業者に公知の任意の適切な構造体またはスタックを備えてもよい。例示であって限定されるものではないが、ダイオードは、銀／アモルファスシリコン／ｐ型シリコンスタック等の結晶シリコンＮＰまたはＰＮ、構造体、金属／ダブル絶縁体／金属ダイオード、整流能力を示すフィラメント構造を備えてもよく、同様に、整流特性を持つ任意の他のスタックまたは構造体を備えてもよい。
【００２７】
ボンドパッド７５０は、図２〜図６に関連して上に記載したような様々なパターンの任意の１つを備える第１の基板１１０の表面１６０上に配置されてもよい。図８は、少なくとも１つの実施形態によってパターン化されたボンドパッド７５０を備える第１の基板１１０の上面図を示す。このような実施形態の少なくともいくつかによれば、ビア１７０は、各ボンドパッド７５０に関連するそれぞれの下部導電性パッド７６０、７７０（図７Ｂ）の中心、または少なくとも実質的に中心に接続されてもよく、かつ、ビア１７０は、予め画定されたパターンに従って回路１４０に接続されてもよい。図８の実施形態において、各ボンドパッド７５０のビア１７０は、上下のビア１７０が（図８の方向において）接続されている導電トレースに直接隣接する導電トレースに各ビアが接続されているパターンで配置されている。ボンドパッド１５０は、それゆえ、ビア１７０のパターンに従ってシフトされている。
【００２８】
少なくともいくつかの実施形態において、電子デバイス１００、７００は、メモリデバイスを備えてもよい。このような実施形態において、第１の基板１１０の回路１４０の少なくとも一部は、複数のメモリセルを備えてもよく、第２の基板１２０の回路１２５の少なくとも一部はサポート回路（例えば、チャージポンプ、デコード及びアドレッシング、センスアンプ、Ｉ／Ｏ回路、等）を備えてもよい。例示であって限定されるものではないが、いくつかの実施形態において、回路１４０の少なくとも一部は、米国特許番号第７，２３６，３８６号、第６，９２０，０６２号、第６，８９８，１３２号、及び第６，８３４，００５号の各号に開示されているもの等の１つまたは複数の磁気シフトレジスタ１８０を備えてもよい。このような磁気シフトレジスタ１８０はまた、１つの方向または別の方向のドメイン１８５として特徴付けられてもよい小さな部分または領域で磁化することができる強磁性またはフェリ磁性体の微細なトラックを備える。従って、情報はトラック内のドメイン１８５に記憶される。電流は、トラックに沿って、かつ、磁気トンネル接合部または書き込みの要素１９０を通り過ぎて、ドメイン１８５内の磁気モーメントを移動させる磁気シフトレジスタトラックに適用されてもよい。電流の方向は、ドメイン１８５内の磁気モーメントのトラックに沿って移動方向を制御する。
【００２９】
この磁気シフトレジスタトラックは、ナノスケールのピッチを持つ第１の基板１１０に配置されてもよい。磁気シフトレジスタ１８０は、限定されるものではないが、サーペンタイン、ストレート、Ｕ字型、またはその他、及びこれらの組合せを含む、任意の様々な形状を持ってもよい。磁性シフトレジスタ１８０の隣接する部分からボンドパッド１５０まで延びるように配置されたビア１７０は、磁気トンネル接合部１９０（図１中の一番左のビアとして示される）、書き込み要素、または類似のデバイス、及び、それらの組合せとして構成されてもよい。
【００３０】
従来の磁気トンネル接合部（ＭＴＪ）は、一般的にトンネル障壁を備える絶縁材料の薄い層によって分離された磁性材料の２つの層から構成される。それはまた他の絶縁材料または半導体材料から形成されることができるが、トンネル障壁は、一般的に、酸化アルミニウムの超薄層から形成されている。ＭＴＪにおける一方の磁性層は、一般的に、その磁化を変化させるのに大きな磁場を必要とする硬磁性材料である。他方の磁性材料は、一般的に、弱い磁場でその磁化を変化させることができる軟磁性材料である。小さい磁界が、軟磁性材料に適用される場合、その磁化方向は、軟磁性層の磁化方向が硬磁性材料の磁化方向に対して異なるように変化する。
【００３１】
トンネル障壁を通過する電流の大きさは、トンネル接合部の２つの磁性材料の相対的な磁化方向に依存する。その結果、硬質層のモーメントが知られている場合、トンネル接合部における電流の値は、軟磁性材料の磁気モーメントの方向を示し、軟磁性材料のモーメントの方向が知られている場合、トンネル接合部における電流は、硬磁性材料のモーメントの方向を示す。
【００３２】
ＭＴＪの磁気モーメントを独立して切り替えるための手段が用意されていれば、磁気トンネル接合部の２つの磁性材料は、硬磁性材料から形成することができる。他の材料、すなわち、基準層の磁気モーメントの方向が知られている場合、ＭＴＪを介して通過するトンネル電流は、ＭＴＪの２つの磁性材料、すなわち、記憶層または感知層のいずれか一方の磁気モーメントの方向を決定させることができる。
【００３３】
本開示の電子機器の実施形態は、第１の基板１１０及び第２の基板１２０を別々に形成することによって形成されてもよい。少なくともいくつかの実施形態において、第１の基板１１０及び第２の基板１２０は、異なる温度で処理されてもよい。回路１４０は、第１の基板１１０に配置されてもよい。本明細書で上述したように、第１の基板１１０の回路１４０は、第１の基板１１０に配置されたトラックの形状で１つまたは複数の磁気シフトレジスタ１８０を備えるメモリセルを含む導電性トレースを備えてもよい。磁気シフトレジスタ１８０等のこのような回路１４０は、ナノスケールの電子部品、ナノスケールのピッチ、またはその両方を備えるように形成されてもよい。第２の基板１２０のサポート回路１２５は、従来のＣＭＯＳ回路を備えてもよく、かつ、実質的に大きい（例えば、マイクロスケール）電子部品、ピッチ、またはその両方を備えてもよい。従来のＣＭＯＳ回路は、当業者に公知の従来の製造技術及びプロセスに従って形成されてもよい。
【００３４】
少なくともいくつかの実施形態において、第１の基板１１０の回路１４０は、第２の基板１２０を処理するために用いられた温度より低温では性能が低下する可能性がある。従って、第１の基板１１０の回路１４０は、第２の基板１２０内に配置された回路を形成するために用いられた温度より実質的に低温で形成されてもよい。例えば、第１の基板１１０の回路１４０が磁気シフトレジスタ１８０を備える実施形態において、約４５０℃以上の高温にさらされるとき、第１の基板１１０の回路１４０は性能が低下する可能性がある。第２の基板１２０のサポート回路１２５は、従来のフロントエンドオブライン（ＦＥＯＬ）またはバックエンドオブライン（ＢＥＯＬ）ＣＭＯＳ処理で形成された従来のＣＭＯＳ回路を備えてもよい。従来のＦＥＯＬ処理は、約１０００℃〜１１００℃の温度またはそれ以上の高温を用いてもよく、一方で、従来のＢＥＯＬ処理は、約４５０℃の温度を用いてもよい。
【００３５】
複数のビア１７０は、第１の基板１１０の一部に形成されてもよく、ビア１７０は表面１６０から回路１４０の隣接部まで延在する。ビア１７０は、レーザーアブレーション、ウェットエッチングまたはドライエッチング、または他の適当な方法等の従来技術を用いて形成されてもよい。本明細書で上述したように、少なくともいくつかの実施形態において、ビア１７０は、当業者に公知のように、磁気トンネル接合部を備えるように形成されてもよい。
【００３６】
ボンドパッド１５０、７５０は、リソグラフィまたは他の適当な方法を用いる選択的エッチングが後に続くブランケット堆積法によって、第１の基板１１０の表面１６０上に配置されていてもよく、かつ、第１の基板１１０は、第２の基板１２０及び第１の基板１１０のボンドパッド１５０、７５０に接続される複数の導電性バンプ１３０を用いて第２の基板１２０に結合されてもよい。ボンドパッド１５０、７５０は、図２〜図６、及び図８に関連して本明細書において上に記載されたいずれかのパターンを制限することなく含む任意の適切なパターンに従って表面１６０上にパターニングされてもよい。
【００３７】
少なくともいくつかの実施形態において、図７Ａ〜図７Ｂに示すように、ボンドパッド１５０は、そこに形成された選択装置を備えるように形成されてもよい。このような実施形態は、第１のビア１７０に接続された第１の下部導電性パッド７６０と、第２のビア１７０に接続された第２の下部導電性パッド７７０とを形成することを含む。第１及び第２の下部導電性パッド７６０、７７０は、リソグラフィ、または当業者に公知の他の適当な方法を用いるエッチングが後に続くブランケット堆積法によるギャップ７８０を挟んで備えることによって形成されてもよい。第１のダイオード７１０は、第１の方向にバイアスされた第１の下部導電性パッド７６０上に形成されてもよく、かつ、第２のダイオード７２０は、反対方向である第２の方向にバイアスされた第２の下部導電性パッド７７０上に形成されてもよい。第１及び第２のダイオード７１０、７２０は、当業者に公知の従来の加工技術によって形成されてもよい。例示であって限定されるものではないが、第１のダイオード７１０は、第１の極性のダイオードスタックを蒸着することによって形成されてもよく、その後、スタックのみが第１の低導電性パッド７６０の領域を占めるように、ダイオードスタックをエッチングしてもよい。第１のダイオード７１０は、スタック材料によって従来のエッチングストップで覆われてもよく、かつ、第２ダイオードスタックは、第２のダイオード７２０を形成する第２の、逆の極性に堆積されてもよい。少なくともいくつかの実施形態において、上部導電性パッド７３０は、第１のダイオード７１０及び第２のダイオード７２０の両方の上に形成されてもよい。
【００３８】
第１の基板１１０及び関連するナノスケール回路１４０は、それゆえ、第２の基板１２０及びそれに関連する任意のマイクロ回路１２５から離れて形成されてもよく、かつ、第１の基板１１０の回路１４０は、ボンドパッド１５０上に形成され得る複数の導電性バンプ１３０を有する第２の基板１２０の回路に接続されてもよい。第２の基板１２０上の回路１２５が大規模に形成されてもよいため、そのような回路１２５は、より効率的かつ大幅に低いコストで形成され得るが、その一方で、第１の基板１１０の回路１４０は、性能（例えば、ストレージ容量の増加、等）を向上させるように小規模に形成されてもよい。第２の基板１２０は、第１の基板１１０に結合されてもよく、かつ、第２の基板１２０の回路１２５は、両方の基板の回路を単一のデバイスに接続する第１の基板１１０の回路１４０に接続されてもよい。このような実施形態において、第１の基板１１０及び回路１４０は、第２の基板１２０及びサポート回路等の関連する回路１２５を形成する際に用いられた温度より低温で形成されてもよい。
【００３９】
本開示の更なる実施形態は、電子システムに向けられる。図９に示すように、コンピュータシステム等の電子システム９００は、本発明の実施形態によれば、少なくとも１つの入力デバイス９１０、少なくとも１つの出力デバイス９２０、少なくとも１つのプロセッサ９３０、及び少なくとも１つのメモリ装置９４０を備える。本明細書において、「コンピュータシステム」という用語は、パーソナルコンピュータ及びサーバ等のコンピュータだけでなく、ワイヤレス通信デバイス（例えば、携帯電話、テキストメッセージや電子メール向けに構成されたパーソナルデジタルアシスタント等）、カメラ、チップセット、トップボックス、コントローラー、車両制御及びエンジン制御システム及びセンサーシステム、デジタル音楽プレーヤー、及び上記で参照されている入力、出力、プロセッサ及びメモリデバイスの他の組み合わせを含む。少なくとも１つのメモリデバイス９４０は、第２の基板に接続された第１の基板を備える少なくとも１つのメモリデバイス（例えば、図１及び図７Ａのデバイス１００、７００）を備えてもよい。
【００４０】
第１の基板は、非限定的な例示として、複数のドメインを持つ複数の磁気トラックと、前記複数の磁気トラックの近傍であるとともに、前記第１の基板の表面に隣接する位置まで延在する複数の磁気トンネル接合部と、前記第１の基板の表面上に複数のボンドパッドとを具備してなり、前記複数のボンドパッドの各ボンドパッドは、前記複数の磁気トンネル接合部のうちの１つの磁気トンネル接合部に電気的に接続される回路を含んでもよい。
【００４１】
第２の基板は、サポート回路を備えるとともに、複数の導電性バンプを有する第１の基板の表面上の複数のボンドパッドに接続される。サポート回路は、チャージポンプ、デコード回路及びアドレッシング回路、センスアンプ、及びＩ／Ｏ回路の１つまたは複数を備えてもよい。
【００４２】
特定の実施形態が添付図面に記載されて図示されているが、このような実施形態は単なる例示であり、本発明の範囲を限定するものではなく、本発明は、記載された実施形態の他の様々な追加及び変更、及び削除は、当業者に明らかであろうから、図示及び記載された特定の構造及び配置に限定されるものではない。従って、本発明の範囲は、特許請求の範囲の文言通りの言語及び法的均等物によってのみ制限される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図１０】
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【図９】
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