(57)【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を堆積する工程と、
前記絶縁膜に埋込導体用の凹部を形成する工程と、
少なくとも前記凹部の内壁面を覆うように化学気相堆積法によりＣｏ膜を形成する工程と、
前記Ｃｏ膜の表面上にＣｕを最大成分とするとともに少なくともＭｎを含むＣｕ−Ｍｎ系合金膜を形成する工程と、
前記凹部をＣｕまたはＣｕを最大成分とする合金からなるＣｕ系埋込導体層で埋め込む工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記化学気相堆積法により堆積したＣｏ膜の膜厚が、１ｎｍ以上且つ３ｎｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
Ｍｎ濃度が１原子％以上且つ３０原子％以下のＣｕ−Ｍｎ合金ダーゲットを用いて、前記Ｃｕ−Ｍｎ系合金膜を物理気相堆積法により形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、半導体装置の電極材料や配線材料としてアルミニウムが広く用いられてきた。しかし、近年の半導体装置の微細化や処理の高速化の要求に伴い、電極や配線をアルミニウムで対応することが困難になってきている。そこで、エレクトロマイグレーションやストレスマイグレーションに強く、比抵抗がアルミニウムより小さな銅を利用することが試みられている。
【０００３】
しかし、銅はＳｉ−Ｏを含む絶縁膜中を拡散しやすいため、拡散を防ぐために銅を埋め込む前にバリアメタル層をトレンチやビアホールの側壁に成膜している。この場合のバリアメタル層としては、Ｔａ、Ｔｉ、ＴａＮ或いはＴｉＮが用いられている。
【０００４】
ここで、図１０を参照して、従来の埋込配線構造の形成工程を説明するが、ここではデュアルダマシン工程として説明する。まず、図１０（ａ）に示すように、シリコン基板８１上に下地絶縁膜となるＳｉＯ２膜８２を介してＳｉＣ等のエッチングストッパー膜８３、ポーラスシリカ膜等の低誘電率膜８４及びＳｉＯ２等のキャップ膜８５を順次堆積する。
【０００５】
次いで、埋込配線用のトレンチ８７を形成するとともに、エッチングストッパー膜８３に達するビアホール８６を形成する。次いで、凹部の側壁を覆うように全面にバリアメタル層８８を成膜したのち、その表面にＣｕシード層８９を形成する。
【０００６】
次いで、図１０（ｂ）に示すように、電解めっき法によってトレンチ８７及びビアホール８６を完全に埋め込むようにＣｕを厚く堆積させる。次いで、図１０（ｃ）に示すように、ＣＭＰ（化学機械研磨）法によりキャップ膜８５の表面が現れるまで研磨することによってＣｕ埋込配線９１が形成される。
【０００７】
また、近年、バリア層の形成工程を削減するために、ＣｕＭｎ合金をシード層として用いてＣｕＭｎ合金から自己形成されたＭｎＳｉｘＯｙをバリア層とすることが試みられている（例えば、特許文献１、特許文献２或いは非特許文献１参照）。
【０００８】
しかし、線幅が３２ｎｍ以降の微細構造に対して凹部端部におけるオーバーハングの影響が大きくなるため、シード層の薄膜化が必須となっている。しかし、現状のまま薄膜化してもシード層がビアホール側壁部等において不連続膜になってしまうという問題があるのでこの事情を図１１を参照して説明する。
【０００９】
図１１（ａ）に示すように、バリアメタル層８８上にＣｕシード層８９を形成した場合に、オーバーハングが形成されるとともに、ビアホール８６の側壁部でＣｕシード層８９が不連続膜となりサイドボイド９２が形成される。
【００１０】
この状態でＣｕ埋込導体層９０を電解めっきした場合、図１１（ｂ）に示すようにＣｕ埋込導体層９０の中にボイド９３が形成されることになり、配線構造の信頼性の低下の原因となる。
【００１１】
そこで、このような問題を回避するために、Ｃｕに対する濡れ性の良いＣｏをＣｕシード層８９の下地層として形成することが提案されている（例えば、非特許文献２参照）。例えば、図１２（ａ）に示すように、トレンチ８７及びビアホール８６の側壁を含む全面に１０ｎｍのＴａからなるバリアメタル層８８及び１．５ｎｍのＣＶＤ−Ｃｏ膜９４を介してＰＶＤ（物理気相堆積）法により３０ｎｍのＣｕシード層８９を形成する。
【００１２】
次いで、図１２（ｂ）に示すように、電解めっき法によってトレンチ８７及びビアホール８６を完全に埋め込むようにＣｕ埋込導体層９０を厚く堆積させる。この場合、ＣｏはＣｕに対する濡れ性が良いのでＣｕシード層８９は連続膜となりボイドが形成されなくなる。なお、Ｃｏの成膜工程としては微細構造に対するカバレッジを考慮してＣＶＤ（化学気相堆積）法を採用している。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００５−２７７３９０号公報
【特許文献２】特開２００８−１８７０７２号公報
【非特許文献】
【００１４】
【非特許文献１】Ｔ．Ｕｓｕｉ  ｅｔ  ａｌ．，ＩＩＴＣ２００５，Ｓｅｓｓｉｏｎ９．２，Ｊｕｎｅ  ６  ２００５
【非特許文献２】Ｊ．Ｌｕ  ｅｔ  ａｌ．，ＡＤＭＥＴＡ２００８  ６−３  Ａｂｓｔｒａｃｔ  ｐｐ．２１−２２，Ｓｅｐｔｅｍｂｅｒ  ２００８
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、図１２（ｃ）に示すように、実際にＣＶＤ−Ｃｏ膜９４上にＣｕシード層８９を形成して、４−ｐｏｉｎｔ  ｂｅｎｄ法により密着性を測定したところ従来の構造に比べて密着性が劣ることがわかり、これは、半導体装置の信頼性の低下につながる。
【００１６】
原因としては、ＣＶＤ原料、例えば、ＣＣＴＢＡ（ｄｉｃｏｂａｌｔ  ｈｅｘａｃａｒｂｏｎｙｌ  ｔ−ｂｕｔｙｌ  ａｃｅｔｙｌｅｎｅ：Ｃｏ２（ＣＯ）６（（ＣＨ３）３Ｃ−Ｃ・Ｃ−Ｈ）に起因するＣＶＤ−Ｃｏ膜９４の残留不純物（Ｃ，Ｏ）と考えられる。
【００１７】
したがって、本発明は、埋込導体配線構造の密着性とＣｕ拡散防止能を両立することを目的とする。
【課題を解決するための手段】
【００１９】
また、本発明の別の観点からは、半導体基板上に絶縁膜を堆積する工程と、前記絶縁膜に埋込導体用の凹部を形成する工程と、少なくとも前記凹部の内壁面を覆うように化学気相堆積法によりＣｏ膜を形成する工程と、前記Ｃｏ膜の表面上にＣｕを最大成分とするとともに少なくともＭｎを含むＣｕ−Ｍｎ系合金膜を形成する工程と、前記凹部をＣｕまたはＣｕを最大成分とする合金からなるＣｕ系埋込導体層で埋め込む工程とを具備することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００２２】
開示の半導体装置の製造方法によれば、Ｃｏ膜を介在させるとともに、Ｃｕ−Ｍｎ系合金膜をシード層とし、ＣｏとＭｎにより自己形成されるＭｎ、Ｏ及びＣを含むＣｏＭｎ系合金をバリア層としているので、密着性とＣｕ拡散防止能の両立が可能となる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態の原理的構成の説明図である。
【図２】酸化物の生成自由エネルギーの説明図である。
【図３】Ｃｕ系埋込配線のストレスマイグレーションのシード種依存性の説明図である。
【図４】Ｃｕ系埋込配線の配線上昇率のＭｎ含有量依存性の説明図である。
【図５】本発明の実施の形態の例１の形成工程の説明図である。
【図６】本発明の実施の形態の例２の形成工程の説明図である。
【図７】本発明の実施例１の半導体装置の概略的断面図である。
【図８】従来の埋込配線構造の形成工程の説明図である。
【図９】配線構造の微細化に伴う問題点の説明図である。
【図１０】ＣＶＤ−Ｃｏ膜を用いた場合の問題点の説明図である。
【発明を実施するための形態】
【００２４】
ここで、図１乃至図５を参照して、本発明の実施の形態を説明する。図１は本発明の実施の形態の原理的構成の説明図である。まず、図１（ａ）に示すように、ポーラスシリカ膜等の絶縁膜１にトレンチ或いはビアホールとなる凹部２を形成し、カバレッジの良好なＣＶＤ法により１ｎｍ〜３ｎｍのＣｏ下地層３を形成する。
【００２５】
この場合、原料ガスとして例えばＣＣＴＢＡ（キャリアガスＡｒ）を用い、成膜室圧力を１０〜１０００Ｐａ、成膜温度を１５０℃〜３００℃として成膜を行う。成膜温度が１５０℃以下であると原料ガスの分解が不十分となり、３００℃を超えるとポーラスシリカ膜等の絶縁膜１が変質する可能性がある。この時、Ｃｏ下地層３の膜内には製法起因のＯとＣとが残留する。
【００２６】
次いで、Ｃｏ下地層３上にＣｕを最大成分とするＣｕとＭｎとからなるシード層４を、１０ｎｍ〜４０ｎｍの膜厚に形成する。シード層４の形成方法はＣＶＤ法でもＰＶＤ法でも良く、また、Ｃｕ−Ｍｎ合金を直接形成しても良いし或いはＭｎとＣｕを別々に堆積しても良い。Ｃｕ−Ｍｎ合金を直接スパッタする場合には、Ｍｎ濃度が１．０〜１０．０ａｔ％のＣｕ−Ｍｎ合金ターゲットを用いる。なお、Ｃｕ−Ｍｎ合金には、マイグレーション耐性を高めるために３ａｔ％以下のＡｌやＳｉを添加しても良い。
【００２７】
次いで、図１（ｂ）に示すように、電解めっき法により凹部２にＣｕ系埋込導体層７を埋め込んだのち、ＣＭＰにより絶縁膜１の表面が露出まで研磨することにより埋込配線を形成する。この場合のＣｕ系埋込導体層７はＣｕまたはＣｕを最大成分とするＣｕ合金であり、Ｃｕ合金としては３ａｔ％以下のＡｌやＳｉを含んだＣｕ合金が典型的なものである。
【００２８】
この過程で、Ｃｕ−Ｍｎ合金からなるシード層４中のＭｎがＣｏ下地層に拡散して、Ｃｏと反応することにより、ＣｏｘＭｎｙＣａＯｂ組成のＣｏＭｎ系バリア層５が自己形成される。したがって、従来のバリア層は不要となる。なお、このＣｏＭｎ系バリア層５にはシード層６或いはＣｕ系埋込導体層７に由来するＣｕが拡散して不可避的に含まれることになる。一方、シード層４はＭｎが拡散していくとともに、Ｃｕ系埋込導体層７からＣｕが進入してＣｕ成分の増大したシード層６となる。
【００２９】
図２は、酸化物の生成自由エネルギーの説明図であり、Ｃｏは上述の特許文献２に示したバリア層として用いたＲｕより酸化物の生成自由エネルギーが大きいので、Ｒｕに比べて酸化物が形成されやすく、バリア性が高まることが分かる。
【００３０】
また、Ｃｏ膜はＣｕとの濡れ性が良好なので、Ｃｕを最大成分とするシード層４の薄膜化が可能になるので、オーバーハングの影響を少なくすることができるとともに、ボイドの発生を回避することができる。
【００３１】
図３はＣｕ系埋込配線のストレスマイグレーションのシード種依存性の説明図であり、純粋なＣｕシード層を用いた場合に比べてＭｎを含んだＣｕ−Ｍｎ合金シード層を用いた方が発生する不良数は少なくなる。また、Ｍｎ濃度が高いほど不良数が少なくなる。
【００３２】
図４は、Ｃｕ系埋込配線の配線抵抗のＭｎ含有量依存性の説明図である。図４から明らかなように、Ｍｎ濃度が高いほど抵抗上昇率が小さくなることが分かる。ここでは、Ｍｎ量をシード層中のＭｎ濃度とシード層の厚さの積で表している。以上の結果から、Ｍｎ濃度としては、シード層を薄くしても抵抗上昇率が小さくなるように高濃度、例えば、１．０ａｔ％〜３０．０ａｔ％、より好適には２ａｔ％〜１０ａｔ％が望ましい。
【００３３】
次に、図５を参照して、本発明の実施の形態の例１の形成工程を説明する。まず、図５（ａ）に示すように、半導体基板１１上にＳｉＯ2 膜等の下地絶縁膜１２を介してＳｉＯＣ等のエッチングストッパー膜１３、ポーラスシリカ膜等の低誘電率膜１４及びＳｉＯ２等のキャップ膜１５を順次堆積する。
【００３４】
次いで、埋込配線用のトレンチ１７を形成するとともに、エッチングストッパー膜１３に達するビアホール１６を形成する。次いで、凹部の側壁を覆うように全面にＣＣＴＢＡ（キャリアガスＡｒ）を原料としてＣＶＤ法により１ｎｍ〜３ｎｍ、例えば、１．５ｎｍのＣｏ膜１８を成膜する。
【００３５】
次いで、Ｍｎ濃度が１．０〜３０．０ａｔ％、例えば、２．０ａｔ％のＣｕ−Ｍｎ合金ターゲットを用いたスパッタにより、厚さが１０ｎｍ〜４０ｎｍ、例えば、１５ｎｍのＣｕＭｎ系シード層１９を成膜する。
【００３６】
次いで、図５（ｂ）に示すように、電解めっき法によってトレンチ１７及びビアホール１６を完全に埋め込むようにＣｕ系埋込導体層２０を厚く堆積させる。この過程で、上述のようにＣｏＭｎ系バリア層２１が自己形成されるとともに、ＣｎＭｎシード層１９はＣｕ濃度の高まった混合シード層２２となる。
【００３７】
次いで、図５（ｃ）に示すように、ＣＭＰ法によりキャップ膜１５の表面が現れるまで研磨することによってＣｕ系埋込配線２３が形成される。この例１においてはＣｏＭｎ系バリア層２１が自己形成されるので従来のバリア層は不要になり、また、混合シード層２２の密着性も向上する。
【００３８】
次に、図６を参照して、本発明の実施の形態の例２の形成工程を説明する。まず、図６（ａ）に示すように、下層配線３１上にポーラスシリカ膜等の低誘電率膜３２及びＳｉＯ２等のキャップ膜３３を順次堆積する。次いで、埋込配線用のトレンチ３５を形成するとともに、下層配線３１に達するビアホール３４を形成する。
【００３９】
次いで、凹部の側壁を覆うように全面にＣＣＴＢＡ（キャリアガスＡｒ）を原料としてＣＶＤ法により１ｎｍ〜３ｎｍ、例えば、１．５ｎｍのＣｏ膜１８を成膜する。次いで、Ａｒ３６を用いたスパッタエッチによって底部に堆積したＣｏ膜１８を選択的に除去する。この時、除去されたＣｏの一部は側壁に再付着する。
【００４０】
次いで、図６（ｂ）に示すように、Ｍｎ濃度が１．０〜３０．０ａｔ％、例えば、２．０ａｔ％のＣｕ−Ｍｎ合金ターゲットを用いたスパッタにより、厚さが１０ｎｍ〜４０ｎｍ、例えば、１５ｎｍのＣｕＭｎ系シード層１９を成膜する。
【００４１】
次いで、図６（ｃ）に示すように、電解めっき法によってトレンチ１７及びビアホール１６を完全に埋め込むようにＣｕ系埋込導体層２０を厚く堆積させる。この過程で、上述のようにＣｏＭｎ系バリア層２１が自己形成されるとともに、ＣｎＭｎシード層１９はＣｕ濃度の高まった混合シード層２２となる。
【００４２】
次いで、図６（ｄ）に示すように、ＣＭＰ法によりキャップ膜１５の表面が現れるまで研磨することによってＣｕ系埋込配線２３が形成される。基本的には例１と同様であるが、ビア底抜きを行っているので下層配線３１とＣｕ系埋込導体との接触抵抗を低減することができる。
【００４３】
なお、上記の説明ではスパッタエッチによりビア底抜きを行っているが、ＣｕＭｎ系シード層１９の成膜工程において、スパッタエッチが優勢になる成膜条件でスパッタ法を行うことにより、ビア底抜きと成膜とを同じ工程で行っても良い。
【実施例１】
【００５６】
以上を前提として、次に、本発明の実施例１の半導体装置の製造工程を説明する。図９は本発明の実施例１の半導体装置の概略的断面図であり、まず、シリコン基板４１の表層部にシャロートレンチアイソレーション（ＳＴＩ）構造の素子分離絶縁膜４２を形成して活性領域を画定し、この活性領域内に、ＭＯＳＦＥＴ４３を形成する。
【００５７】
ＭＯＳＦＥＴ４３を形成するために、ゲート絶縁膜４４及びゲート電極４５を形成し、ゲート電極４５をマスクとしてイオン注入によりエクステンション領域を形成したのち、ゲート電極４５の側面にサイドウォール４６を形成する。このサイドウォール４６とゲート電極４５をマスクとしてイオン注入によりソース領域４７及びドレイン領域４８を形成する。
【００５８】
次いで、図示は省略するものの、Ｃｏ或いはＮｉを成膜して熱処理を行ってゲート電極４５、ソース領域４７及びドレイン領域４８の表面にシリサイド電極を形成する。次いで、未反応のＣｏ或いはＮｉを除去する。
【００５９】
次いで、全面に厚さが、例えば、３００ｎｍのＳｉＯ２からなる層間絶縁膜４９及び厚さが、例えば、５０ｎｍのＳｉＯＣからなる保護膜５０を順次堆積し、保護膜５０及び層間絶縁膜４９を貫通しソース領域４７及びドレイン領域４８に達するビアホールを形成する。
【００６０】
次いで、このビアホール内に、厚さが、例えば、２５ｎｍのＴｉＮからなるバリアメタル層（図示は省略）を介してＷを埋め込み、保護膜５０が露出するまでＣＭＰ法で研磨することでＷプラグ５１，５２を形成する。
【００６１】
次いで、全面に、厚さが、例えば、１００ｎｍの低誘電率絶縁材料であるポーラスシリカ膜５３及び厚さが、例えば、２０ｎｍのＳｉＯ２からなるキャップ膜５４を堆積させたのち、Ｗプラグ５２に達する配線用トレンチを形成する。
【００６２】
次いで、上記の実施の形態の例１で説明したように、ＣＶＤ法を用いて厚さが、例えば、１．５ｎｍのＣｏ下地膜を形成したのち、スパッタ法により厚さが、例えば、１５ｎｍのＣｕＭｎ合金シード層を形成する。
【００６３】
次いで、Ｃｕを配線用トレンチ内に埋め込んだのち、ＣＭＰにより研磨することによってバリア層５５に囲まれたＣｕ系埋込配線５８を形成する。この時、上述したように、配線用トレンチの側壁部にはＣｏＭｎ系バリア層５６が自己形成されるとともに、ＣｕＭｎ合金シード層はＣｕの比率が高まった混合シード層５７となる。
【００６４】
次いで、厚さが、例えば、３０ｎｍのＳｉＯＣからなるエッチングストッパー膜５９、厚さが、例えば、５０ｎｍのポーラスシリカ膜６０、３０ｎｍのＳｉＯＣからなるエッチングストッパー膜６１、厚さが、例えば、１００ｎｍのポーラスシリカ膜６２、及び、厚さが、例えば、２０ｎｍのＳｉＯ２からなるキャップ層６３を順次堆積する。
【００６５】
次いで、キャップ層６３及びポーラスシリカ膜６２に配線用トレンチを形成するとともに、エッチングストッパー膜６１／ポーラスシリカ膜６０／エッチングストッパー膜５９にＣｕ系埋込配線５８に達するビアホールを形成する。
【００６６】
次いで、上記のバリア層５５及びＣｕ系埋込配線５８の形成工程と全く同じ方法を採用したデュアルダマシン工程により、バリア層６４で囲まれたＣｕプラグ６５とＣｕ系埋込配線６６を同時に形成する。
【００６７】
次いで、必要とする多層配線構造に応じて、エッチングストッパー膜６７からの成膜工程、トレンチ及びビアホールの形成工程、Ｃｕ系埋込配線の形成工程を繰り返す。次いで、最も上のＣｕ系埋込配線６８を含む配線の上に、厚さが、例えば、３０ｎｍのＳｉＯＣからなるエッチングストッパー膜６９及び厚さが、例えば、１５０ｎｍのＳｉＯ２からなる層間絶縁膜７０を形成する。
【００６８】
次いで、層間絶縁膜７０及びエッチングストッパー膜６９を貫通してＣｕ系埋込配線６８に達するビアホールを形成する。次いで、このビアホールを厚さが、例えば、２５ｎｍのＴｉＮからなるバリアメタル層（図示は省略）を介してＷを埋め込み、層間絶縁膜７０が露出するまでＣＭＰ法で研磨することでＷプラグ７１を形成する。
【００６９】
次いで、層間絶縁膜７０の上にＷプラグ７１に接続するＡｌパッド７２を形成したのち、厚さが、例えば、１μｍのＳｉＯ２膜７３及び厚さが、例えば、５００ｎｍのＳｉＮ保護膜７４を形成する。最後に、ＳｉＮ保護膜７４及びＳｉＯ２膜７３にＡｌパッド７２の表面を露出させる開口部を形成することで、本発明の実施例１の半導体装置の基本構造が完成する。
【００７０】
なお、上記の実施例１における工程及び材料は、上記の実施の形態で説明した各工程或いは材料に変更しても良い。例えば、実施の形態の例２のように、シード層を形成する工程においてビア底抜きをしても良い。
【００７１】
また、エッチングストッパー膜としてＳｉＯＣを例に説明しているが、ＳｉＣ或いはＳｉＮを用いても良い。また、キャップ膜としてはＳｉＯ２を例に説明しているが、ＳｉＯＣ、ＳｉＮ或いはＳｉＣを用いても良い。また、埋込配線或いはプラグを形成する層間絶縁膜としてポーラスシリカ膜を用いているが、ポーラスである必要はなく、所謂ｌｏｗ−ｋであれば良い。
【００７２】
ここで、実施例１を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１）
半導体基板上に絶縁膜を堆積する工程と、
前記絶縁膜に埋込導体用の凹部を形成する工程と、
少なくとも前記凹部の内壁面を覆うように化学気相堆積法によりＣｏ膜を形成する工程と、
前記Ｃｏ膜の表面上にＣｕを最大成分とするとともに少なくともＭｎを含むＣｕ−Ｍｎ系合金膜を形成する工程と、
前記凹部をＣｕまたはＣｕを最大成分とする合金からなるＣｕ系埋込導体層で埋め込む工程と
を具備することを特徴とする半導体装置の製造方法。
（付記２）
前記化学気相堆積法によりＣｏ膜を形成する工程における成膜温度が、１５０℃以上且つ３００℃以下であることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記化学気相堆積法により堆積したＣｏ膜の膜厚が、１ｎｍ以上且つ３ｎｍ以下であることを特徴とする付記１または付記２に記載の半導体装置の製造方法。
（付記４）
Ｍｎ濃度が１原子％以上且つ３０原子％以下のＣｕ−Ｍｎ合金ダーゲットを用いて、前記Ｃｕ−Ｍｎ系合金膜を物理気相堆積法により形成することを特徴とする付記１乃至付記３のいずれか１に記載の半導体装置の製造方法。
（付記５）
前記Ｃｕ−Ｍｎ系合金膜の膜厚が、１０ｎｍ以上且つ４０ｎｍ以下であることを特徴とする付記１乃至付記４のいずれか１に記載の半導体装置の製造方法。
【符号の説明】
【００７３】
１ 絶縁膜
２ 凹部
３ Ｃｏ下地層
４ シード層
５ ＣｏＭｎ系バリア層
６ シード層
７ Ｃｕ系埋込導体層
１１ 半導体基体
１２ 下地絶縁膜
１３ エッチングストッパー膜
１４，３２ 低誘電率膜
１５，３３ キャップ膜
１６，３４ ビアホール
１７，３５ トレンチ
１８ Ｃｏ膜
１９ ＣｎＭｎシード層
２０ Ｃｕ系埋込導体層
２１ ＣｏＭｎ系バリア層
２２ 混合シード層
２３ Ｃｕ系埋込配線
３１ 下層配線
３６ Ａｒ
４１ シリコン基板
４２ 素子分離絶縁膜
４３ ＭＯＳＦＥＴ
４４ ゲート絶縁膜
４５ ゲート電極
４６ サイドウォール
４７ ソース領域
４８ ドレイン領域
４９，７０ 層間絶縁膜
５０ 保護膜
５１，５２，７１ Ｗプラグ
５３，６０，６２ ポーラスシリカ膜
５４，６３ キャップ膜
５５，６４ バリア層
５６ ＣｏＭｎ系バリア層
５７ 混合シード層
５８，６６，６８ Ｃｕ系埋込配線
５９，６１，６７，６９ エッチングストッパー膜
６５ Ｃｕプラグ
７２ Ａｌパッド
７３ ＳｉＯ２膜
７４ ＳｉＮ保護膜
８１ シリコン基板
８２ ＳｉＯ２膜
８３ エッチングストッパー膜
８４ 低誘電率膜
８５ キャップ膜
８６ ビアホール
８７ トレンチ
８８ バリアメタル層
８９ Ｃｕシード層
９０ Ｃｕ埋込導体層
９１ Ｃｕ埋込配線
９２ サイドウォールボイド
９３ ボイド
９４ ＣＶＤ−Ｃｏ膜
【図１】
0005481989.tif 000002
【図２】
0005481989.tif 000003
【図３】
0005481989.tif 000004
【図４】
0005481989.tif 000005
【図５】
0005481989.tif 000006
【図６】
0005481989.tif 000007
【図７】
0005481989.tif 000008
【図８】
0005481989.tif 000009
【図９】
0005481989.tif 000010
【図１０】
0005481989.tif 000011