(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層の下に配設された第２導電型の第２半導体層と、
前記第１半導体層に形成されたベース領域およびエミッタ領域を有し前記第２半導体層をコレクタ層とするＩＧＢＴセルと、
前記ＩＧＢＴセルが配設されたセル領域を取り囲み、前記第１半導体層に形成されたガードリングを有するガードリング領域とを備え、
前記ガードリング領域の下部において、前記第２半導体層が除去されており、
前記第１半導体層は、
ドリフト層と、
前記ドリフト層よりも不純物濃度が高く、前記ドリフト層と前記第２半導体層との間に介在するバッファ層とを含み、
前記ガードリング領域において、前記ドリフト層の底部に前記第２導電型の不純物層が形成されており、
前記不純物層はチップの外周側ほど厚い
ことを特徴とする半導体装置。
【請求項２】
前記不純物層は複数個に分割されている
請求項１記載の半導体装置。
【請求項３】
前記ガードリング領域の下面は保護膜で覆われている
請求項１または請求項２記載の半導体装置。
【請求項４】
第１導電型の第１半導体層と、
前記第１半導体層の下に配設された第２導電型の第２半導体層と、
前記第１半導体層に形成されたベース領域およびエミッタ領域を有し前記第２半導体層をコレクタ層とするＩＧＢＴセルと、
前記ＩＧＢＴセルが配設されたセル領域を取り囲み、前記第１半導体層に形成されたガードリングを有するガードリング領域とを備え、
前記第１半導体層は、
ドリフト層と、
前記ドリフト層よりも不純物濃度が高く、前記ドリフト層と前記第２半導体層との間に介在するバッファ層とを含み、
前記ガードリング領域において、前記ドリフト層の底部に前記第２導電型の不純物層が形成されており、
前記不純物層はチップの外周側ほど厚い
ことを特徴とする半導体装置。
【請求項５】
前記不純物層は複数個に分割されている
請求項４記載の半導体装置。
【請求項６】
第１導電型の第１半導体層と、
前記第１半導体層の下に配設され、前記第１半導体層よりも不純物濃度が高い前記第１導電型の第２半導体層と、
前記第１半導体層に形成された第２導電型のアノード層を有し、前記第２半導体層をカソード層とするダイオードセルと、
前記第２半導体層の下面に配設されたカソード電極と、
前記ダイオードセルが配設されたセル領域を取り囲み、前記第１半導体層に形成されたガードリングを有するガードリング領域とを備え、
前記ガードリング領域の下部において、前記カソード電極が除去されており、
前記ガードリング領域において、前記第１半導体層の底部に前記第２導電型の不純物層が形成されており、
前記不純物層はチップの外周側ほど厚い
ことを特徴とする半導体装置。
【請求項７】
前記不純物層は複数個に分割されている
請求項６記載の半導体装置。
【請求項８】
前記ガードリング領域の下面は保護膜で覆われている
請求項６または請求項７記載の半導体装置。
【請求項９】
第１導電型の第１半導体層と、
前記第１半導体層の下に配設され、前記第１半導体層より不純物濃度が高い前記第１導電型の第２半導体層と、
前記第１半導体層に形成された第２導電型のアノード層を有し、前記第２半導体層をカソード層とするダイオードセルと、
前記第２半導体層の下面に配設されたカソード電極と、
前記ダイオードセルが配設されたセル領域を取り囲み、前記第１半導体層に形成されたガードリングを有するガードリング領域とを備え、
前記ガードリング領域において、第１半導体層の底部に前記第２導電型の不純物層が形成されており、
前記不純物層はチップの外周側ほど厚い
ことを特徴とする半導体装置。
【請求項１０】
前記不純物層は複数個に分割されている
請求項９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の構造に関し、特に、電力制御用半導体装置の外周構造に関するものである。
【背景技術】
【０００２】
民生機器から電鉄用途まで、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電力制御用半導体装置（パワー半導体デバイス）は幅広く利用されている。通常、ＩＧＢＴの低ロス化が進められると安全動作領域（ＳＯＡ：Safe Operating Area）を指標として表される半導体装置の耐性が低下してしまう。ＳＯＡとしては、たとえば逆バイアス安全動作領域（ＲＢＳＯＡ：Reverse Bias SOA）がある。ＲＢＳＯＡは、ＩＧＢＴに逆バイアスが印加される際のＳＯＡであり、ターンオフ時の耐性の指標となる。この耐性の低下を抑制する技術が望まれている。
【０００３】
一方、下記の特許文献１には、逆素子型サイリスタにおいて、外周部の上面側にプレーナ構造のガードリングを設けると共にその下面側をメサ構造とし、さらに当該メサ構造のベベル面に保護膜としてガラス膜を設けた構成が開示されている。この構成の目的は、シリコン基板の端面と当該シリコン基板を電極を介して支持する基板（支持基板）との間に放電が生じるという両面プレーナ構造の問題と、ウェハの強度が低下するという両面メサ構造の問題を解決することにある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−１６２７７７号公報（第１図および第５図）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のＩＧＢＴの下面側（コレクタ側）は、セル領域およびその外側のガードリング領域を含めて、ｎ−型ドリフト層の下に、それぞれ不純物濃度が均一なライフタイムキラー層、ｎ型バッファ層およびｐ型コレクタ層から成る積層構造が配設された構成となっている。よってＩＧＢＴがオンすると、セル領域だけでなくガードリング領域においても、下面側のｐ型コレクタ層からｎ−型ドリフト層にホールが注入される。
【０００６】
それに対し、ＩＧＢＴの上面側（エミッタ側）から注入される電子は、ＩＧＢＴのセル領域のＭＯＳＦＥＴ部のみからｎ−型ドリフト層に注入され、ガードリング領域の上面からは注入されない。従ってＩＧＢＴがオン状態のときには、セル領域のｎ−型ドリフト層ではホールと電子が平衡状態になって伝導度変調が起こるが、ガードリング領域ではホールがそのままｎ−型ドリフト層に残存する。
【０００７】
ＩＧＢＴがオン状態からターンオフすると、上面側からの電子の注入がなくなり、ｎ−型ドリフト層に残ったホールのうちｎ型バッファ層近くのものはライフタイムキラー層でトラップし、上面近くのものはＩＧＢＴのエミッタが配設されたｐ型ウェル（ベース領域）へと吸収され、それ以外のものは自己ライフタイムで消滅する。ここで、ガードリング領域の上面側にはエミッタが存在しないため、ガードリング領域の上面近くにあるホールは、セル領域の最外周にあるＩＧＢＴセルのｐ型ウェルに集中して流れ込もうとする。このときＩＧＢＴセルの最外周のｐ型ウェルへ吸収されるホールの量が一定値を超えると、その部分で熱破壊を引き起こすため、ＩＧＢＴの遮断破壊耐量を低下させることになる。
【０００８】
なお、特許文献１に示されるようなサイリスタでは、セルの有効面積が大きいため、セル外周部の電流集中による熱破壊の問題は生じない。
【０００９】
一方、基板の下面側をカソードとするＰｉＮ（p-intrinsic-n）ダイオードにおいてもＩＧＢＴと同様の問題があった。即ち、ダイオードがオン状態のとき、ｎ−型ドリフト層には、セル領域の上面側のｐ型アノード領域からホールが注入され、下面側のｎ型カソード層から電子が注入される。このときセル領域だけでなくガードリング領域においても、ｎ型カソード層から電子が注入されるため、ガードリング領域のｎ−型ドリフト層にはセル領域から注入されるホールも相当量流れ込む。
【００１０】
ダイオードがターンオフすると、オン状態のときにｎ−型ドリフト層に蓄積された電子はｎ型カソード層へと排出され、ホールはｐ型アノード領域へと排出される。また一部の電子とホールは再結合して消滅する。このときガードリング領域のｎ−型ドリフト層に蓄積されたホールは、セル領域の最外周にあるｐ型アノード領域に集中して流れ込もうとする。その結果、セル領域の外周部に逆回復電流が集中するので、ダイオードの逆回復耐量が低下する。
【００１１】
また、従来のガードリング構造（ＦＬＲ：Field Limiting Ring）では電界強度が基板の上面に集中するため、その電界集中を抑えるためにガードリングの幅を広くする必要があった。しかし装置の小型化の観点から、外周構造の幅は狭いことが好ましい。
【００１２】
本発明は以上のような課題を解決するためになされたものであり、半導体装置において、ガードリング領域へのキャリアの蓄積を抑えることを第１の目的とし、さらにガードリング領域の上面側での電界集中を緩和することを第２の目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の局面に係る半導体装置は、第１導電型の第１半導体層と、前記第１半導体層の下に配設された第２導電型の第２半導体層と、前記第１半導体層に形成されたベース領域およびエミッタ領域を有し前記第２半導体層をコレクタ層とするＩＧＢＴセルと、前記ＩＧＢＴセルが配設されたセル領域を取り囲み、前記第１半導体層に形成されたガードリングを有するガードリング領域とを備え、前記ガードリング領域の下部において、前記第２半導体層が除去されており、前記第１半導体層は、ドリフト層と、前記ドリフト層よりも不純物濃度が高く、前記ドリフト層と前記第２半導体層との間に介在するバッファ層とを含み、前記ガードリング領域において、前記ドリフト層の底部に前記第２導電型の不純物層が形成されており、前記不純物層はチップの外周側ほど厚いものである。
【００１４】
本発明の第２の局面に係る半導体装置は、第１導電型の第１半導体層と、前記第１半導体層の下に配設された第２導電型の第２半導体層と、前記第１半導体層に形成されたベース領域およびエミッタ領域を有し前記第２半導体層をコレクタ層とするＩＧＢＴセルと、前記ＩＧＢＴセルが配設されたセル領域を取り囲み、前記第１半導体層に形成されたガードリングを有するガードリング領域とを備え、前記第１半導体層は、ドリフト層と、前記ドリフト層よりも不純物濃度が高く、前記ドリフト層と前記第２半導体層との間に介在するバッファ層とを含み、前記ガードリング領域において、前記ドリフト層の底部に前記第２導電型の不純物層が形成されており、前記不純物層はチップの外周側ほど厚いものである。
【００１５】
本発明の第３の局面に係る半導体装置は、第１導電型の第１半導体層と、前記第１半導体層の下に配設され、前記第１半導体層よりも不純物濃度が高い前記第１導電型の第２半導体層と、前記第１半導体層に形成された第２導電型のアノード層を有し、前記第２半導体層をカソード層とするダイオードセルと、前記第２半導体層の下面に配設されたカソード電極と、前記ダイオードセルが配設されたセル領域を取り囲み、前記第１半導体層に形成されたガードリングを有するガードリング領域とを備え、前記ガードリング領域の下部において、前記カソード電極が除去されており、前記ガードリング領域において、前記第１半導体層の底部に前記第２導電型の不純物層が形成されており、前記不純物層はチップの外周側ほど厚いものである。
【００１６】
本発明の第４の局面に係る半導体装置は、第１導電型の第１半導体層と、前記第１半導体層の下に配設され、前記第１半導体層より不純物濃度が高い前記第１導電型の第２半導体層と、前記第１半導体層に形成された第２導電型のアノード層を有し、前記第２半導体層をカソード層とするダイオードセルと、前記第２半導体層の下面に配設されたカソード電極と、前記ダイオードセルが配設されたセル領域を取り囲み、前記第１半導体層に形成されたガードリングを有するガードリング領域とを備え、前記ガードリング領域において、第１半導体層の底部に前記第２導電型の不純物層が形成されており、前記不純物層はチップの外周側ほど厚いものである。
【発明の効果】
【００１７】
本発明の第１および第３の局面によれば、半導体装置のガードリング領域へのキャリアの蓄積を抑えることができる。よって、ターンオフ時にセル領域の外周部に電流集中が生じることが防止でき、半導体装置の耐圧性が向上する。
【００１８】
また本発明の第２および第４の局面によれば、半導体装置のガードリング領域の上面側での電界集中を緩和することができ、ガードリング領域の幅を狭くすることが可能になる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１に係る半導体装置の構成を示す部分断面図である。
【図２】実施の形態１に係る半導体装置の効果を説明するための比較例である。
【図３】実施の形態２に係る半導体装置の構成を示す部分断面図である。
【図４】実施の形態３に係る半導体装置の構成を示す部分断面図である。
【図５】実施の形態４に係る半導体装置の構成を示す部分断面図である。
【図６】実施の形態５に係る半導体装置の構成を示す部分断面図である。
【図７】実施の形態６に係る半導体装置の構成を示す部分断面図である。
【発明を実施するための形態】
【００２０】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置であるＩＧＢＴの構成を概略的に示す部分断面図である。当該半導体装置は、ＩＧＢＴセルが配設されるセル領域と、セル領域を取り囲むチップ外周部のガードリング領域とを含んでいる。
【００２１】
当該半導体装置は、ｎ型の半導体層（第１半導体層）であるドリフト層１１およびバッファ層１３と、その下に配設されたｐ型のコレクタ層１２（第２半導体層）とを備える。バッファ層１３は、ｎ−型のドリフト層１１よりも不純物濃度が高いｎ型領域である。またドリフト層１１の底部（バッファ層１３の近傍）には、ライフタイムキラー層１１ａが形成されている。ライフタイムキラー層１１ａは、例えば水素イオンの照射により形成される。
【００２２】
セル領域においては、ドリフト層１１の上面部にｐ型ウェルであるベース領域１４が選択的に形成されており、ベース領域１４内の上部にｎ型のエミッタ領域１５が形成される。またエミッタ領域１５、ベース領域１４およびドリフト層１１の上を跨るように、ゲート絶縁膜１６が形成されており、その上に例えばポリシリコンで形成したゲート電極１７が配設される。各セル間におけるドリフト層１１の上面は、酸化膜１８（ＳｉＯ2）によって覆われており、その上にゲート電極１７に接続する配線が配設されている。
【００２３】
ゲート電極１７上は、例えばＰＳＧ（Phospho-Silicate-Glass）で形成した層間絶縁膜１９により覆われる。層間絶縁膜１９には、エミッタ領域１５の上面に達するコンタクトホールが形成されており、その内部にエミッタ電極２０（例えばＡｌ−Ｓｉの積層構造）が形成される。エミッタ電極２０はベース領域１４にも接続されるが、両者間の接続抵抗を小さくするため、ベース領域１４におけるエミッタ電極２０との接続部分には、Ｐ＋型のコンタクト領域２１が形成される。
【００２４】
またコレクタ電極２２は、コレクタ層１２の下面に形成される。
【００２５】
一方、ガードリング領域においては、ドリフト層１１の上面部にＰ型のガードリング３１が少なくとも１以上配設される。またドリフト層１１の上面部におけるチップ外周部にはｎ＋型のチャネルストッパ層３２が形成される。ガードリング３１の上面にはフィールドプレートとして機能するガードリング電極３３が接続され、チャネルストッパ層３２の上面にはストッパ電極３４が接続される。ガードリング電極３３およびストッパ電極３４は、セル領域のエミッタ電極２０と同じ配線層を用いて形成できる。またガードリング領域上は、例えばｓｉｎ−ＳｉＮ（semi-insulating Silicon Nitride）膜で形成したオーバーコート膜３５によって覆われている。
【００２６】
本実施の形態では、ガードリング領域の下面側を、コレクタ層１２およびコレクタ電極２２を除去したメサ構造としている。この構造は、コレクタ層１２およびコレクタ電極２２がチップの下面全体に形成された構造体（図２）をウェハに形成した後、特殊形状のダイシングブレードを用いたチップダイシングを行うことにより形成できる。あるいは、エッチング技術を用いて上記メサ構造を形成することもできる。
【００２７】
なお、ガードリング領域の内側（チップの中央に近い側）では、比較的強い電界が生じるため、その部分ではチップの厚さを充分に確保する必要がある。そのためガードリング領域の内側ほどチップが厚くなるように、メサ構造の底面は図１のように傾斜を有していることが好ましい。
【００２８】
以下、図１に示した本実施の形態のＩＧＢＴのスイッチング動作について説明する。
【００２９】
まずターンオン動作について説明する。ゲート電極１７に所定の電圧が印加されることで、ゲート電極１７の下のベース領域１４にチャネルが形成され、エミッタ領域１５からチャネルを通してドリフト層１１へ電子が注入される。
【００３０】
さらにコレクタ層１２とエミッタ電極２０との間が順バイアス状態とされることにより、コレクタ層１２からバッファ層１３を通してドリフト層１１へとホールが注入される。セル領域においては、電子とホールとが平衡状態となり、伝導度変調が起こる。一方、ガードリング領域においては、コレクタ層１２およびコレクタ電極２２が除去されているため、ホール注入は起こらない。
【００３１】
図２は、実施の形態１に係る半導体装置の効果を説明するための比較例である。図２の半導体装置は、ガードリング領域の下面がメサ構造でない（ガードリング領域の下方にもコレクタ層１２およびコレクタ電極２２が形成されている）ことを除いて、図１と同様である。図２の構成では、ガードリング領域においてもコレクタ電極２２からドリフト層１１へ多くのホールが注入される。
【００３２】
次に図１の半導体装置のターンオフ動作について説明する。ターンオフ時には、ゲート電極１７が逆バイアスされ、ドリフト層１１への電子の注入が停止する。セル領域のドリフト層１１においては、バッファ層１３近傍に残存したホールはライフタイムキラー層１１ａにトラップされ、ドリフト層１１の上面近傍に残存したホールはエミッタ領域１５のあるベース領域１４へと吸収され、それ以外のものは自己ライフタイムで消滅する。
【００３３】
一方、ガードリング領域では、ドリフト層１１の上面側にはエミッタ領域１５が存在しないため、ドリフト層１１の上面近傍に残存するホールはセル領域の最外周にあるＩＧＢＴセルのベース領域１４に流れ込もうとする。
【００３４】
上記のように図１の半導体装置では、ガードリング領域のドリフト層１１にはその下面からホールが注入されないため、ガードリング領域のドリフト層１１に残存するホールは少量である。よってガードリング領域のドリフト層１１からセル領域の最外周のベース領域１４に流れ込むホールは少ない。
【００３５】
それに対し、図２のようにガードリング領域の下方にもコレクタ層１２およびコレクタ電極２２が形成された構造では、ターンオン時にガードリング領域のドリフト層１１へも多くのホールが注入されているため、ターンオフ時にセル領域の最外周のベース領域１４へ大量のホールが流れ込む。このホールによる電流が一定値を超えると、その部分で熱破壊を引き起こすため、ＩＧＢＴの遮断破壊耐量を低下させる。
【００３６】
このように図１の半導体装置によれば、ターンオン時にガードリング領域のドリフト層１１に注入されるホールの量が抑えられ、その結果、ターンオフ時にセル領域の最外周のベース領域１４における電流集中が抑えられる。従って、セル領域の最外周のベース領域１４における熱破壊を防止でき、ＩＧＢＴの遮断破壊耐量を向上させることができ、より広いＲＢＳＯＡを確保することができる。
【００３７】
＜実施の形態２＞
図３は、実施の形態２に係る半導体装置の構成を示す部分断面図である。当該半導体装置は、図１の構成に対し、ガードリング領域のドリフト層１１の底部にｐ型層４１（不純物層）を形成したものである。ガードリング領域の下面は、実施の形態１と同様のメサ構造であり、コレクタ層１２およびコレクタ電極２２は除去されている。
【００３８】
図３の構造は、次の工程によって形成できる。まず、コレクタ層１２およびコレクタ電極２２がチップの下面全体に形成された構造体（図２）をウェハに形成する。続いて、ウェハの状態（ダイシング前の状態）で、断面Ｖ字形状のブレードを用いてガードリング領域の下面を研削してメサ構造にし、両面アライナー装置によりウェハの下面に各チップのガードリング領域を開口したマスクを形成する。そしてウェハの下面から、ガードリング部のドリフト層１１の底部に高濃度のｐ型ドーパント（例えばリン）をイオン注入し、それを活性化する熱処理を行うことでｐ型層４１を形成する。
【００３９】
本実施の形態の半導体装置によれば、実施の形態１と同様に、ガードリング領域においてドリフト層１１の下面からのホール注入がなくなるため、ターンオフ時にセル領域の最外周のベース領域１４に大量のホールが流れ込むことを防止でき、遮断破壊耐量が向上する。さらにガードリング領域のドリフト層１１の底部にｐ型層４１が存在することにより、電界がドリフト層１１の下面側へと広がるため、上面部に電界集中を抑えることができる。その結果、ガードリング領域の幅を従来よりも狭くすることが可能となる。
【００４０】
また図３のように、ｐ型層４１の厚さはチップの外周側ほど大きいことが望ましい。すなわちｐ型層４１のための裏面からのｐ型ドーパントの注入深さは、ドリフト層１１の底面を基準にしてチップ外周部ほど深いことが好ましい。それによりガードリング領域における電界集中がより緩和され、ガードリング領域の幅をさらに狭くできる。
【００４１】
＜実施の形態３＞
図４は、実施の形態３に係る半導体装置の構成を示す部分断面図である。当該半導体装置は、図３の構成に対し、ガードリング領域のドリフト層１１の底部のｐ型層４１を複数に分割して形成したものである。言い換えれば、ガードリング領域の内周から外周に向かう方向に、複数のｐ型層４１が並ぶ構造となっている。
【００４２】
複数に分割されたｐ型層４１は、実施の形態２と同様の手法でガードリング部のドリフト層１１の底部に高濃度のリンをイオン注入した後、それを活性化する熱処理をレーザーアニールによって部分的に行うことで形成できる。
【００４３】
本実施の形態の半導体装置では、実施の形態２と同様の効果が得られるのに加え、ｐ型層４１が複数に分割されていることにより、ガードリング領域の電界分布が最適化される。従って実施の形態２よりもドリフト層１１内の電界集中を低減でき、ガードリング領域の幅をさらに狭くすることが可能となる。
【００４４】
＜実施の形態４＞
図５は、実施の形態４に係る半導体装置の構成を示す部分断面図である。当該半導体装置は、図１の構成に対し、ガードリング領域の下面（メサ型構造の表面）に、保護膜４２を設けたものである。
【００４５】
この構造は、次の工程によって形成できる。まず、コレクタ層１２およびコレクタ電極２２がチップの下面全体に形成された構造体（図２）をウェハに形成する。そしてウェハの状態（ダイシング前の状態）で、断面Ｖ字形状のブレードで用いてガードリング領域の下面を研削してメサ構造にする。続いて、その研削面に有機系の材料（例えばポリイミド）に塗布し、それをベークして固め、保護膜４２を形成する。
【００４６】
本実施の形態の半導体装置によれば、実施の形態１と同様に遮断破壊耐量が向上する上、ガードリングの下面に保護膜４２が設けられているため絶縁耐量も向上する。
【００４７】
なお、本実施の形態は実施の形態２及び３に対しても適用可能である。即ち、図３および図４の半導体装置におけるガードリング領域の下面に保護膜４２を設けてもよい。
【００４８】
＜実施の形態５＞
図６は、実施の形態５に係る半導体装置の構成を示す部分断面図である。当該半導体装置は、ガードリング領域の下面をメサ構造にせずに、ガードリング領域のドリフト層１１の底面にｐ型層４３を形成したものである。図６のようにｐ型層４３は、その厚さ（下面からの深さ）がガードリング領域の内周部よりも外周部の方が大きくなるように形成される。
【００４９】
この構造は、次の工程によって形成できる。まず、コレクタ層１２およびコレクタ電極２２がチップの下面全体に形成された構造体（図２）をウェハに形成する。両面アライナー装置によりウェハの下面に各チップのガードリング領域を開口したマスクを形成する。そしてウェハの下面から、ガードリング部のドリフト層１１の底部に高濃度のｐ型ドーパント（例えばリン）をイオン注入する。このときのイオン注入は、リンが注入される深さがガードリング領域の内周部よりも外周部の方が大きくなるように、加速度を変化させて２回以上に分けて行われる。その後、イオンを活性化する熱処理を行うことでｐ型層４３が形成される。
【００５０】
本実施の形態の半導体装置によれば、ガードリング領域のドリフト層１１の底部にｐ型層４３が存在することにより、電界がドリフト層１１の下面側へと広がるため、上面部に電界集中を抑えることができる。また図６のように、ｐ型層４３の厚さをチップの外周側ほど大きくすることにより、より効率的に電界集中を緩和できる。その結果、ガードリング領域の幅を従来よりも狭くすることが可能となる。
【００５１】
また実施の形態３を適用し、ｐ型層４３を複数に分割して形成してもよい。それによりガードリング領域の電界分布が最適化され、ガードリング領域の幅をさらに狭くすることが可能となる。
【００５２】
＜実施の形態６＞
実施の形態６では、本発明をＰｉＮダイオードに適用する。図７は、実施の形態６に係る半導体装置の構成を示す部分断面図である。同図において、図１に示したものと同様の機能を有する要素には同一符号を付しているので、ここではそれらの説明は省略する。
【００５３】
当該半導体装置は、ｎ−型のドリフト層１１（第１半導体層）と、その下に配設され、ドリフト層１１よりも不純物濃度の高いｎ型のカソード層５０とを備える。またドリフト層１１の底部（カソード層５０の近傍）には、ライフタイムキラー層１１ａが形成されている。
【００５４】
セル領域においては、ドリフト層１１の上面部にｐ型ウェルであるアノード層５１が形成され、その上面にはアノード電極５２が接続している。ドリフト層１１のｎ−領域はいわゆるｉ層（真性半導体層）として機能する。またカソード層５０の下面に、カソード電極５３が設けられる。
【００５５】
ガードリング領域の構成は、図１と同様である。ガードリング電極３３およびストッパ電極３４は、アノード電極５２と同じ配線層を用いて形成できる。また図１と同様に、ガードリング領域の下面側はメサ構造となっており、ガードリング領域ではカソード電極５３とカソード層５０の一部が除去されている。
【００５６】
ダイオードがオン状態のとき、ドリフト層１１には、セル領域の上面側のアノード層５１からホールが注入され、下面側のカソード電極５３からカソード層５０を通して電子が注入される。ただし本実施の形態では、ガードリング領域の下面にアノード電極５２が配設されていないため、ガードリング領域の下方からドリフト層１１には電子は注入されない。そのためセル領域からガードリング領域のドリフト層１１に流れ込むホールの量は抑えられる。
【００５７】
そしてダイオードがターンオフすると、オン状態のときにドリフト層１１に蓄積された電子はカソード電極５３へと排出され、ホールはアノード層５１へと排出される。また一部の電子とホールは再結合して消滅する。このときガードリング領域のドリフト層１１に蓄積されたホールは、セル領域の最外周にあるアノード層５１に流れ込む。しかし本実施の形態ではオン状態のときにドリフト層１１に流れ込むホールの量は抑えられているため、ターンオフ時にドリフト層１１に流れ込むホールの量は少ない。よってセル領域の外周部に逆回復電流が集中することが抑えられ、ダイオードの逆回復耐量が向上する。
【００５８】
ここでは実施の形態１をダイオードに適用した例を示したが、実施の形態２〜５もダイオードに適用することができる。例えば、ダイオードのガードリング領域におけるドリフト層１１の底部にｐ型層４１（図３，図４）またはｐ型層４３（図６）を設ければ、電界がドリフト層１１の下面側へと広がるため、上面部に電界集中を抑えることができる。また、メサ構造の表面に保護膜４２（図５）を設ければ、ダイオードの絶縁耐量も向上させることができる。
【符号の説明】
【００５９】
１１  ドリフト層、１１ａ  ライフタイムキラー層、１２  コレクタ層、１３  バッファ層、１４  ベース領域、１５  エミッタ領域、１６  ゲート絶縁膜、１７  ゲート電極、１８  酸化膜、１９  層間絶縁膜、２０  エミッタ電極、２１  コンタクト領域、２２  コレクタ電極、３１  ガードリング、３２  チャネルストッパ層、３３  ガードリング電極、３４  ストッパ電極、３５  オーバーコート膜、４１，４３  ｐ型層、４２  保護膜、４３  ｐ型層、５０  カソード層、５１  アノード層、５２  アノード電極、５３  カソード電極。
【図１】
0005606240.tif 000002
【図２】
0005606240.tif 000003
【図３】
0005606240.tif 000004
【図４】
0005606240.tif 000005
【図５】
0005606240.tif 000006
【図６】
0005606240.tif 000007
【図７】
0005606240.tif 000008