(57)【特許請求の範囲】
【請求項１】
並列接続された複数のトランジスタを含む出力回路の出力インピーダンスを自動調節する出力インピーダンス調節回路を備えた半導体装置であって、
前記出力インピーダンス調節回路は、
前記出力回路と実質的に同一の構成の回路部分を含むレプリカ回路と、
前記レプリカ回路の出力インピーダンスと基準抵抗との大小を比較し、比較結果を内部カウンタ制御信号として出力する比較手段と、
外部から供給される外部カウンタ制御信号と前記比較手段から出力される前記内部カウンタ制御信号とを選択的に切り替え制御可能な切替制御手段と、
前記外部カウンタ制御信号又は前記内部カウンタ制御信号に応じて選択的にカウントアップ動作又はカウントダウン動作を行い、所定ビット数のカウント値を調節コードとして出力するカウンタ回路と、
外部から供給されるテストコードと前記カウンタ回路から出力される前記調節コードとを選択的に出力し、前記出力回路及び前記レプリカ回路に供給するセレクタ部と、
を備え、前記調節コードが前記出力回路及び前記レプリカ回路に供給され、前記複数のトランジスタの各々が前記調節コードに基づき導通制御されることを特徴とする半導体装置。
【請求項２】
前記出力回路は、複数のＰＭＯＳトランジスタを含む第１の出力回路と、複数のＮＭＯＳトランジスタを含む第２の出力回路を含み、前記レプリカ回路、前記比較手段、前記切替制御手段、前記カウンタ回路は、それぞれ前記第１の出力回路と前記第２の出力回路に対応して別々に設けられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
並列接続された複数のトランジスタを含む出力回路の出力インピーダンスを自動調節する出力インピーダンス調節回路を備えた半導体装置であって、
前記出力インピーダンス調節回路は、
前記出力回路と実質的に同一の構成の回路部分を含むレプリカ回路と、
前記レプリカ回路の出力インピーダンスと基準抵抗との大小を比較し、比較結果を内部カウンタ制御信号として出力する比較手段と、
外部から供給される外部カウンタ制御信号と前記比較手段から出力される前記内部カウンタ制御信号とを選択的に切り替え制御可能な切替制御手段と、
前記外部カウンタ制御信号又は前記内部カウンタ制御信号に応じて選択的にカウントアップ動作又はカウントダウン動作を行い、所定ビット数のカウント値を調節コードとして出力するカウンタ回路と、
を備え、
前記調節コードが前記出力回路及び前記レプリカ回路に供給され、前記複数のトランジスタの各々が前記調節コードに基づき導通制御され、
前記出力回路は、複数のＰＭＯＳトランジスタを含む第１の出力回路と、複数のＮＭＯＳトランジスタを含む第２の出力回路を含み、
前記レプリカ回路、前記比較手段、前記切替制御手段、前記カウンタ回路は、それぞれ前記第１の出力回路と前記第２の出力回路に対応して別々に設けられ、
前記レプリカ回路は、前記第１の出力回路に対応する第１のレプリカ回路と前記第２の出力回路に対応する第２のレプリカ回路を含み、
前記比較手段は、直列接続された前記第１のレプリカ回路及び所定の基準抵抗の接続ノードの電圧を所定の基準電圧と比較して第１の内部カウンタ制御信号を出力する第１の比較回路と、直列接続された前記第１のレプリカ回路及び前記第２のレプリカ回路の接続ノードの電圧を前記基準電圧と比較して第２の内部カウンタ制御信号を出力する第２の比較回路とを含むことを特徴とする半導体装置。
【請求項４】
前記切替制御手段は、第１の外部カウンタ制御信号と前記第１の内部カウンタ制御信号とを選択的に切り替えるとともに、第２の外部カウンタ制御信号と前記第２の内部カウンタ制御信号とを選択的に切り替え、
前記カウンタ回路は、前記第１の外部カウンタ制御信号又は前記第１の内部カウンタ制御信号に応じて選択的にカウントアップ動作又はカウントダウン動作を行い所定ビット数のカウント値を第１の調節コードとして出力する第１のカウンタ回路と、前記第２の外部カウンタ制御信号又は前記第２の内部カウンタ制御信号に応じて選択的にカウントアップ動作又はカウントダウン動作を行い所定ビット数のカウント値を第２の調節コードとして出力する第２のカウンタ回路とを含み、
前記第１の調節コードが前記第１の出力回路及び前記第１のレプリカ回路に出力され、前記複数のＰＭＯＳトランジスタの各々が前記第１の調節コードに基づき導通制御されるとともに、前記第２の調節コードが前記第２の出力回路及び前記第２のレプリカ回路に出力され、前記複数のＮＭＯＳトランジスタの各々が前記第２の調節コードに基づき導通制御されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
外部から供給されるテストコードと前記カウンタ回路から出力される前記調節コードとを選択的に出力し、前記出力回路及び前記レプリカ回路に供給するセレクタ部をさらに備えることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記調節コードはＮビットであり、前記出力回路及び前記レプリカ回路は、前記調節コードの各ビットに基づき導通制御されるＮ個のトランジスタを含み、前記Ｎ個のトランジスタが互いに異なるサイズを有することを特徴とする請求項３に記載の半導体装置。
【請求項７】
並列接続された複数のトランジスタを含む出力回路の出力インピーダンスを自動調節する出力インピーダンス調節回路を備えた半導体装置であって、
前記出力インピーダンス調節回路は、
前記出力回路と実質的に同一の構成の回路部分を含むレプリカ回路と、
前記レプリカ回路の出力インピーダンスと基準抵抗との大小を比較し、比較結果を内部カウンタ制御信号として出力する比較手段と、
外部から供給される外部カウンタ制御信号と前記比較手段から出力される前記内部カウンタ制御信号とを選択的に切り替え制御可能な切替制御手段と、
前記外部カウンタ制御信号又は前記内部カウンタ制御信号に応じて選択的にカウントアップ動作又はカウントダウン動作を行い、所定ビット数のカウント値を調節コードとして出力するカウンタ回路と、
を備え、
前記調節コードが前記出力回路及び前記レプリカ回路に供給され、前記複数のトランジスタの各々が前記調節コードに基づき導通制御され、
前記調節コードはＮビットであり、前記出力回路及び前記レプリカ回路は、前記調節コードの各ビットに基づき導通制御されるＮ個のトランジスタを含み、前記Ｎ個のトランジスタが互いに異なるサイズを有し、
前記Ｎ個のトランジスタは、２進数で表される前記Ｎビットの調節コードに対し、前記調節コードの最下位ビットに基づき制御されるトランジスタが単位のサイズを有し、前記調節コードの下位第ｉ（１≦ｉ≦Ｎ−１）ビットに基づき制御されるトランジスタが前記単位のサイズの２ｉ倍のサイズを有することを特徴とする請求項６に記載の半導体装置。
【請求項８】
並列接続された複数のトランジスタを含む出力回路の出力インピーダンスを自動調節する出力インピーダンス調節回路を備えた半導体装置であって、
前記出力インピーダンス調節回路は、
前記出力回路と実質的に同一の構成の回路部分を含むレプリカ回路と、
前記レプリカ回路の出力インピーダンスと基準抵抗との大小を比較し、比較結果を内部カウンタ制御信号として出力する比較手段と、
外部から供給される外部カウンタ制御信号と前記比較手段から出力される前記内部カウンタ制御信号とを選択的に切り替え制御可能な切替制御手段と、
前記外部カウンタ制御信号又は前記内部カウンタ制御信号に応じて選択的にカウントアップ動作又はカウントダウン動作を行い、所定ビット数のカウント値を調節コードとして出力するカウンタ回路と、
を備え、
前記調節コードが前記出力回路及び前記レプリカ回路に供給され、前記複数のトランジスタの各々が前記調節コードに基づき導通制御され、
前記調節コードはＮビットであり、前記出力回路及び前記レプリカ回路は、前記調節コードの各ビットに基づき導通制御されるＮ個のトランジスタを含み、前記Ｎ個のトランジスタが互いに異なるサイズを有し、
前記カウンタ回路は、クロックの１周期ごとにカウントアップ動作又はカウントダウン動作を行ってＮビットのカウント値を前記調節コードとして出力するＮビットのアップダウンカウンタであることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記アップダウンカウンタの所定位置には、前段のカウンタ出力と前記クロックとを選択的に切り替えて後段のクロック端子に接続するスイッチ回路が設けられていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記アップダウンカウンタの各段のリセット端子には、外部から供給されるＮビットのテストコードが入力されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
並列接続された複数のトランジスタを含む出力回路の出力インピーダンスを自動調節する出力インピーダンス調節回路を備えた半導体装置に対し、前記出力回路の出力インピーダンスを所定の条件に従って試験する出力インピーダンスの試験方法であって、
前記出力インピーダンス調節回路は、
前記出力回路と実質的に同一の構成の回路部分を含むレプリカ回路と、
前記レプリカ回路の出力インピーダンスと基準抵抗との大小を比較し、比較結果を内部カウンタ制御信号として出力する比較手段と、
外部から供給される外部カウンタ制御信号と前記比較手段から出力される前記内部カウンタ制御信号とを選択的に切り替え制御可能な切替制御手段と、
前記外部カウンタ制御信号又は前記内部カウンタ制御信号に応じて選択的にカウントアップ動作又はカウントダウン動作を行い、所定ビット数のカウント値を調節コードとして出力するカウンタ回路と、
を備え、
前記試験方法は、
前記切替制御手段により前記内部カウンタ制御信号を前記カウンタ回路に供給した状態で、前記レプリカ回路、前記比較手段、前記切替制御手段、前記カウンタ回路を動作させて試験対象の前記出力回路の出力インピーダンスを自動調節し、
前記出力インピーダンスが自動調節された状態で前記カウンタ回路のカウント動作を停止し、
前記切替制御手段により前記外部カウンタ制御信号を前記カウンタ回路に供給した状態でカウント動作を再開し、
前記自動調節された状態の調節コードを基点として所定のステップ数だけ更新するための所要時間が経過したとき、前記カウンタ回路のカウント動作を停止し、
前記更新された調節コードにおいて前記出力回路の出力インピーダンスの動作テストを行う、
ことを特徴とする出力インピーダンスの試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置においてプロセスばらつきや温度・電源電圧の変動が生じる場合であっても、出力回路の出力インピーダンスを適正な値に安定化させる出力インピーダンス調節回路に関し、特に、半導体装置の試験の際、所定のテスト条件に従って出力回路の動作テストを実行可能に構成された半導体装置の技術分野に関する。
【背景技術】
【０００２】
近年、半導体装置においては高速なデータ転送が要求されるので、半導体装置とバスの接続点などで信号の反射が生じ、信号の品質を低下させることが問題となる。よって、半導体装置の出力回路の出力インピーダンスの値を一定の基準抵抗に保持することで、信号の反射を抑制する機能が求められる。従来から、半導体装置の出力回路の出力インピーダンスを所定の規格値に自動調節するための出力インピーダンス調節回路が用いられている（例えば、特許文献１、２参照）。図１０に示すように、従来の出力インピーダンス調節回路には、レプリカ回路部１０１、比較部１０２、カウンタ制御部１０３、セレクタ部１０４が含まれ、出力インピーダンスの制御対象である出力回路部１０５が設けられている。
【０００３】
図１０において、レプリカ回路部１０１は、出力回路部１０５と同一の構成の回路部分を含み、その回路部分の出力インピーダンスに依存して変化する制御電圧を発生する。比較部１０２は、レプリカ回路部１０１から出力される制御電圧を基準電圧と比較し、その大小関係に応じて変化する２値の内部カウンタ制御信号ＳＳを出力する。カウンタ制御部１０３は、比較部１０２からのカウンタ制御信号ＳＳに基づき、所定ビット数のアップダウンカウンタであるカウンタ１１０の動作を制御し、カウンタ１１０のカウント値が調節コードＣとして出力される。セレクタ部１０４は、カウンタ１１０からの調節コードＣと外部からのテストコードＴを選択的に切り替え制御し、出力回路部１０５とレプリカ回路部１０１に出力する。出力回路部１０５は、並列接続された複数のＭＯＳトランジスタからなり、調節コードＣ又はテストコードＴに応じて導通制御され、それにより出力インピーダンスが変化する。出力回路部１０５の出力ノードＮＤは、後段の回路と接続される。
【０００４】
上記の出力インピーダンス調節回路を採用することで、温度や電源電圧の変動により出力回路部１０５の出力インピーダンスが変動する場合であっても、レプリカ回路部１０１へのフィードバックを通じ、調節コードＣが比較部１０２とカウンタ制御部１０３により適正な値に自動調節される。よって、通常動作時に、出力インピーダンス調節回路により定期的に自動調節を実行することで、出力回路部１０５の出力インピーダンスが規格値を保持するように制御できる。
【特許文献１】特開２００２−２３２２８６号公報
【特許文献２】特開２００６−２０３４０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置の試験の際は、出力回路部１０５の出力インピーダンスを規格値から意図的にずらして動作テストを実行する必要がある。このような動作テストを実行する場合は、図１０に示すセレクタ部１０４においてテストコードＴの側に切り替えることで、任意のテストコードＴを出力回路部１０５に入力する制御が行われる。この場合、試験者は、予め出力回路部１０５の出力インピーダンスの規格値に対応する調節コードＣを考慮した上で、この調節コードＣに任意のステップ数だけ増減した値を設定する必要がある。例えば、出力インピーダンスと調節コードＣの関係について、試験者が図１１の特性Ｃａを想定したとする。なお、実際には所定ビット数の調節コードＣに対してステップ状に出力インピーダンスが変化するが、図１１では簡単のため曲線で示している。
【０００６】
試験者は、想定される特性Ｃａにおいて、出力インピーダンスの目標値Ｒｘに対応する調節コードＣｘを基点とし、所定ステップ数Ｃｙだけ増減させた下限値Ｃｘ−Ｃｙ及び上限値Ｃｘ＋Ｃｙのテスト範囲を設定することができる。しかしながら、出力インピーダンスの実際の値と調節コードＣの関係は、多様な状況（温度、電源電圧、プロセスばらつき等）に依存して変化するものであり、一律に判断することは困難である。よって、図１１において、想定される特性Ｃａから、出力インピーダンスが上昇方向に変動して特性Ｃｂになる場合や、出力インピーダンスが低下方向に変動して特性Ｃｃになる場合も考えられる。これらの特性Ｃｂ、Ｃｃに対しては、基点の調節コードＣｘにおける出力インピーダンスが目標値Ｒｘからずれ、テスト範囲も適切ではなくなっている。もし、試験者が目標値Ｒｘに対応するテスト範囲を正確に設定したい場合、出力インピーダンス調節回路による自動調節を行った後、そのときの調節コードＣを計測し、得られた調節コードＣを元にテスト範囲を決定するという複雑な手順が必要になる。このように、従来の出力インピーダンス調節回路では、多様な状況下で試験を行う場合、出力インピーダンスの目標値に正確に対応する調節コードを用いたテスト範囲を設定することが難しいという問題がある。
【０００７】
そこで、本発明はこのような問題を解決するためになされたものであり、多様な状況下で出力インピーダンスが変動する場合であっても、出力インピーダンスの目標値に正確に対応する調節コードに基づき最適なテスト範囲を設定し、簡単な手順で高精度の試験を行うことが可能な出力インピーダンス調節回路を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体装置は、並列接続された複数のトランジスタを含む出力回路の出力インピーダンスを自動調節する出力インピーダンス調節回路を備えた半導体装置であって、前記出力インピーダンス調節回路は、前記出力回路と実質的に同一の構成の回路部分を含むレプリカ回路と、前記レプリカ回路の出力インピーダンスと基準抵抗との大小を比較し、比較結果を内部カウンタ制御信号として出力する比較手段と、外部から供給される外部カウンタ制御信号と前記比較手段から出力される前記内部カウンタ制御信号とを選択的に切り替え制御する切替制御手段と、前記外部カウンタ制御信号又は前記内部カウンタ制御信号に応じて選択的にカウントアップ動作又はカウントダウン動作を行い、所定ビット数のカウント値を調節コードとして出力するカウンタ回路と、外部から供給されるテストコードと前記カウンタ回路から出力される前記調節コードとを選択的に出力し、前記出力回路及び前記レプリカ回路に供給するセレクタ部とを備え、前記調節コードが前記出力回路及び前記レプリカ回路に供給され、前記複数のトランジスタの各々が前記調節コードに基づき導通制御されるように構成される。
【０００９】
このように構成された本発明によれば、出力インピーダンス調節回路において出力インピーダンスを自動調節する場合は、レプリカ回路と比較手段により得られた内部カウンタ制御信号が選択され、これによりカウンタ回路のカウント動作が制御され、出力される調節コードにより複数のトランジスタが導通制御される。そして、切替制御手段により外部カウンタ制御信号に切り替えた場合は、その外部カウンタ制御信号によりカウンタ回路のカウント動作が制御され、出力される調節コードを自在に変化させることができる。例えば、半導体装置の試験時に、出力インピーダンスが自動調節された状態から、その時点の調節コードを所定ステップ数だけ更新させることができる。従って、温度や電源電圧の変動により出力インピーダンスが変動する状況の下で、それに対応する調節コードを正確に識別できない場合であっても、出力インピーダンスの目標値に正確に対応する調節コードに基づき最適なテスト範囲を設定し、半導体装置の試験を行うことができる。
【００１０】
本発明において、前記出力回路は、複数のＰＭＯＳトランジスタを含む第１の出力回路と、複数のＮＭＯＳトランジスタを含む第２の出力回路を含み、前記レプリカ回路、前記比較手段、前記切替制御手段、前記カウンタ回路は、それぞれ前記第１の出力回路と前記第２の出力回路に対応して別々に設ける構成としてもよい。この場合、前記レプリカ回路は、前記第１の出力回路に対応する第１のレプリカ回路と前記第２の出力回路に対応する第２のレプリカ回路を含み、前記比較手段は、直列接続された前記第１のレプリカ回路及び所定の基準抵抗の接続ノードの電圧を所定の基準電圧と比較して第１の内部カウンタ制御信号を出力する第１の比較回路と、直列接続された前記第１のレプリカ回路及び前記第２のレプリカ回路の接続ノードの電圧を前記基準電圧と比較して第２の内部カウンタ制御信号を出力する第２の比較回路とを含むように構成してもよい。さらに、前記切替制御手段は、第１の外部カウンタ制御信号と前記第１の内部カウンタ制御信号とを選択的に切り替えるとともに、第２の外部カウンタ制御信号と前記第２の内部カウンタ制御信号とを選択的に切り替え、前記カウンタ回路は、前記第１の外部カウンタ制御信号又は前記第１の内部カウンタ制御信号に応じて選択的にカウントアップ動作又はカウントダウン動作を行い所定ビット数のカウント値を第１の調節コードとして出力する第１のカウンタ回路と、前記第２の外部カウンタ制御信号又は前記第２の内部カウンタ制御信号に応じて選択的にカウントアップ動作又はカウントダウン動作を行い所定ビット数のカウント値を第２の調節コードとして出力する第２のカウンタ回路とを含み、前記第１の調節コードが前記第１の出力回路及び前記第１のレプリカ回路に出力され、前記複数のＰＭＯＳトランジスタの各々が前記第１の調節コードに基づき導通制御されるとともに、前記第２の調節コードが前記第２の出力回路及び前記第２のレプリカ回路に出力され、前記複数のＮＭＯＳトランジスタの各々が前記第２の調節コードに基づき導通制御されるように構成してもよい。
【００１２】
本発明において、前記調節コードはＮビットとし、前記出力回路及び前記レプリカ回路は、前記調節コードの各ビットに基づき導通制御されるＮ個のトランジスタを含み、前記Ｎ個のトランジスタが互いに異なるサイズを有するように構成してもよい。この場合、前記Ｎ個のトランジスタは、２進数で表される前記Ｎビットの調節コードに対し、前記調節コードの最下位ビットに基づき制御されるトランジスタが単位のサイズを有し、前記調節コードの下位第ｉ（１≦ｉ≦Ｎ−１）ビットに基づき制御されるトランジスタが前記単位のサイズの２ｉ倍のサイズを有するように構成してもよい。
【００１３】
本発明において、前記カウンタ回路は、クロックの１周期ごとにカウントアップ動作又はカウントダウン動作を行ってＮビットのカウント値を前記調節コードとして出力するＮビットのアップダウンカウンタとしてもよい。この場合、前記アップダウンカウンタの所定位置には、前段のカウンタ出力と前記クロックとを選択的に切り替えて後段のクロック端子に接続するスイッチ回路を設けて構成してもよい。さらに、前記アップダウンカウンタの各段のリセット端子には、外部から供給されるＮビットのテストコードが入力されるように構成してもよい。
【００１４】
上記課題を解決するために、本発明の出力インピーダンスの試験方法は、上述の半導体装置に対し、前記出力回路の出力インピーダンスを所定の条件に従って試験する出力インピーダンスの試験方法であって、前記切替制御手段により前記内部カウンタ制御信号を前記カウンタ回路に供給した状態で、前記レプリカ回路、前記比較手段、前記切替制御手段、前記カウンタ回路を動作させて試験対象の前記出力回路の出力インピーダンスを自動調節し、前記出力インピーダンスが自動調節された状態で前記カウンタ回路のカウント動作を停止し、前記切替制御手段により前記外部カウンタ制御信号を前記カウンタ回路に供給した状態でカウント動作を再開し、前記自動調節された状態の調節コードを基点として所定のステップ数だけ更新するための所要時間が経過したとき、前記カウンタ回路のカウント動作を停止し、前記更新された調節コードにおいて前記出力回路の出力インピーダンスの動作テストを行うものである。
【発明の効果】
【００１５】
本発明によれば、出力回路に供給される調節コードとして、レプリカ回路と比較手段からの内部カウンタ制御信号により制御されるカウンタ回路のカウント値と、外部から供給される外部カウンタ制御信号により制御されるカウンタ回路のカウント値を適宜に切り替えることができる。そのため、出力インピーダンスが自動調節された状態の調節コードが不明であっても、内部カウンタ制御信号から外部カウンタ制御信号に切り替えることで、それ以降は調節コードを相対的に変化させることができる。従って、半導体装置の試験時に、周囲の状況等で出力インピーダンスの特性が変動する場合であっても最適なテスト範囲を短時間に設定し、簡単な手順で高精度の試験を行うことができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について図面を参照しながら説明する。本実施形態では、半導体装置に含まれる出力回路の出力インピーダンスを自動調節する出力インピーダンス調節回路に対して本発明を適用する場合を説明する。
【００１７】
図１は、本実施形態の出力インピーダンス調節回路の全体構成を示すブロック図である。図１に示す出力インピーダンス調節回路は、レプリカ回路部１１、比較部１２、カウンタ制御部１３、セレクタ部１４を含んで構成されるとともに、出力インピーダンスの制御対象である出力回路部１５が設けられている。図１の出力インピーダンス調節回路は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリのデータを出力する出力バッファの出力インピーダンスを調節するために適用される。
【００１８】
図１の構成において、レプリカ回路部１１は、出力回路部１５と同一の構成の回路部分を含み、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）の並列回路とＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）の並列回路の出力インピーダンスに依存して変化する制御電圧を発生する。比較部１２は、レプリカ回路部１１から出力される制御電圧を所定の基準電圧と比較し、Ｐチャネル側とＮチャネル側でそれぞれの大小関係に応じて変化する２値の内部カウンタ制御信号ＩＳｐ、ＩＳｎを出力する。それぞれ、内部カウンタ制御信号ＩＳｐはＰチャネル側の出力インピーダンスに対応し、内部カウンタ制御信号ＩＳｎはＮチャネル側の出力インピーダンスに対応する。なお、比較部１２は、本発明の比較手段として機能する。
【００１９】
カウンタ制御部１３は、比較部１２からの内部カウンタ制御信号ＩＳｐ、ＩＳｎ又は外部からの外部カウンタ制御信号ＥＳｐ、ＥＳｎに基づき、第１カウンタ２０と第２カウンタ２１の動作を制御する。第１カウンタ２０及び第２カウンタ２１は、ともに所定ビット数のアップダウンカウンタであり、それぞれのカウント値を調節コードＣｐ、Ｃｎとして出力する。カウンタ制御部１３では、内部カウンタ制御信号ＩＳｐ、ＩＳｎ又は外部カウンタ制御信号ＥＳｐ、ＥＳｎを選択的に切り替え可能であり、選択された制御信号の値に応じて第１カウンタ２０と第２カウンタ２１がカウントアップ動作又はカウントダウン動作を行う。
【００２０】
セレクタ部１４は、Ｐチャネル側のパスにおいて第１カウンタ２０からの調節コードＣｐと外部からのテストコードＴｐを選択的に切り替え制御するとともに、Ｎチャネル側のパスにおいて第２カウンタ２１からの調節コードＣｎと外部からのテストコードＴｎを選択的に切り替え制御し、それらを出力回路部１５とレプリカ回路部１１に出力する。セレクタ部１４では、例えば、通常動作時には常に調節コードＣｐ、Ｃｎが出力されるように制御されるが、半導体装置の試験時には制御方法に応じて調節コードＣｐ、Ｃｎが出力される場合とテストコードＴｐ、Ｔｎが出力される場合の２つの制御がなされる。
【００２１】
出力回路部１５は、調節コードＣｐ（又はテストコードＴｐ）に応じて出力インピーダンスが制御される第１出力回路３０と、調節コードＣｎ（又はテストコードＴｎ）に応じて出力インピーダンスが制御される第２出力回路３１を含む。第１出力回路３０は出力ノードＮＤｐに接続され、第２出力回路３１は出力ノードＮＤｎに接続され、それぞれ後段の回路と接続される。なお、１つの出力回路部１５に限られず、半導体装置の全体に多数に出力回路部１５を設けることができる。
【００２２】
図１において、調節コードＣｐ、Ｃｎは、出力インピーダンスの調節ステップ数に適合する所定のビット数を有する。調節コードＣｐ、ＣｎがともにＮビットである場合は、最大２Ｎ段階で出力回路部１５の出力インピーダンスを制御できる。以下では簡単のため、調節コードＣｐ、Ｃｎがともに４ビットであり、１６段階で出力回路部１５の出力インピーダンスが制御される場合を説明する。なお、テストコードＴｐ、Ｔｎも４ビットであるものとする。以下の説明では、上述の調節コードＣｐが４ビットの調節コードＣｐ０、Ｃｐ１、Ｃｐ２、Ｃｐ３により構成され、上述の調節コードＣｎが４ビットの調節コードＣｎ０、Ｃｎ１、Ｃｎ２、Ｃｎ３により構成され、上述のテストコードＴｐが４ビットのテストコードＴｐ０、Ｔｐ１、Ｔｐ２、Ｔｐ３により構成され、上述のテストコードＴｎが４ビットのテストコードＴｎ０、Ｔｎ１、Ｔｎ２、Ｔｎ３により構成されるものとする。
【００２３】
まず、図１の出力回路部１５の具体的な回路構成について図２を参照して説明する。図２（Ａ）には、第１出力回路３０の回路構成を示すとともに、図２（Ｂ）には、第２出力回路３１の回路構成を示している。図２（Ａ）に示す第１出力回路３０は、８つのＰＭＯＳトランジスタＰ１０、Ｐ１１、Ｐ１２、Ｐ１３、Ｐ２０、Ｐ２１、Ｐ２２、Ｐ２３から構成されている。電源電圧ＶＤＤと出力ノードＮＤｐの間には、ＰＭＯＳトランジスタＰ２０、Ｐ１０からなる第１の直列回路と、ＰＭＯＳトランジスタＰ２１、Ｐ１１からなる第２の直列回路と、ＰＭＯＳトランジスタＰ２２、Ｐ１２からなる第３の直列回路と、ＰＭＯＳトランジスタＰ２３、Ｐ１３からなる第４の直列回路が並列に接続されている。
【００２４】
第１〜第４の直列回路のＰＭＯＳトランジスタＰ２０〜２３の各ゲートには、出力制御信号Ｓｐ０が共通に印加されている。出力制御信号Ｓｐ０がローに制御されると、ＰＭＯＳトランジスタＰ２０〜Ｐ２３がオンになって、出力ノードＮＤｐの電圧が上昇し、出力制御信号Ｓｐ０がハイに制御されると、ＰＭＯＳトランジスタＰ２０〜Ｐ２３がオフとなって、出力ノードＮＤｐの電圧が低下する。一方、第１〜第４直列回路のＰＭＯＳトランジスタＰ１０〜Ｐ１３の各ゲートには、この順に最下位の調節コードＣｐ０、２番目の調節コードＣｐ１、３番目の調節コードＣｐ２、最上位の調節コードＣｐ３がそれぞれ印加されている。この場合、調節コードＣｐ０〜Ｃｐ３のパターンにより、４つのＰＭＯＳトランジスタＰ１０〜Ｐ１３のオン、オフを自在に切り替え制御することができる。
【００２５】
図２（Ａ）においては、４つのＰＭＯＳトランジスタＰ１０〜Ｐ１３のサイズがそれぞれ異なり、ＰＭＯＳトランジスタＰ１０を単位のサイズ（ゲート幅）としたとき、ＰＭＯＳトランジスタＰ１１のサイズが２倍、ＰＭＯＳトランジスタＰ１２のサイズが４倍、ＰＭＯＳトランジスタＰ１３のサイズが８倍に設定されている。従って、第１〜第４の直列回路を合わせて考えると、ＰＭＯＳトランジスタＰ１０のみがオンとなったときの単位のサイズに対し、４つのＰＭＯＳトランジスタＰ１０〜Ｐ１３が全てオンとなったときの１６倍のサイズまで、１５段階の組み合わせが想定される。この場合、調節コードＣｐを２進数で表したとき、Ｃｐ＝０００１からＣｐ＝１１１１の範囲で制御させれば、それに応じて４つのＰＭＯＳトランジスタＰ１０〜Ｐ１３のトータルのサイズが選択的に切り替わる。なお、調節コードＣｐ＝００００を含めれば、全てのＰＭＯＳトランジスタＰ１０〜Ｐ１３がオフとなる場合も加えることができる。
【００２６】
また、図２（Ｂ）に示す第２出力回路３１は、８つのＮＭＯＳトランジスタＮ１０、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ２０、Ｎ２１、Ｎ２２、Ｎ２３から構成されている。出力ノードＮＤｎとグランドの間には、ＮＭＯＳトランジスタＮ１０、Ｎ２０からなる第１の直列回路と、ＮＭＯＳトランジスタＮ１１、Ｎ２１からなる第２の直列回路と、ＮＭＯＳトランジスタＮ１２、Ｎ２２からなる第３の直列回路と、ＮＭＯＳトランジスタＮ１３、Ｐ２３からなる第４の直列回路が並列に接続されている。
【００２７】
第１〜第４の直列回路のＮＭＯＳトランジスタＮ２０〜２３の各ゲートには、出力制御信号Ｓｎ０が共通に印加されている。出力制御信号Ｓｎ０がハイに制御されると、ＮＭＯＳトランジスタＮ２０〜Ｎ２３がオンになって、出力ノードＮＤｎの電圧が低下し、出力制御信号Ｓｎ０がローに制御されると、ＮＭＯＳトランジスタＮ２０〜Ｎ２３がオフとなって、出力ノードＮＤｎの電圧が上昇する。一方、第１〜第４直列回路のＮＭＯＳトランジスタＮ１０〜Ｎ１３の各ゲートには、この順に最下位の調節コードＣｎ０、２番目の調節コードＣｎ１、３番目の調節コードＣｎ２、最上位の調節コードＣｎ３がそれぞれ印加されている。この場合、調節コードＣｎ０〜Ｃｎ３のパターンにより、４つのＮＭＯＳトランジスタＮ１０〜Ｎ１３のオン、オフを自在に切り替え制御することができる。
【００２８】
図２（Ｂ）においては、図２（Ａ）の場合と同様に、４つのＮＭＯＳトランジスタＮ１０〜Ｎ１３のサイズ（ゲート幅）は、この順に１倍（単位のサイズ）、２倍、４倍、８倍に設定されている。この場合も、図２（Ａ）を用いて説明した通り、２進の調節コードＣｎ＝０００１からＣｎ＝１１１１の範囲まで、４つのＮＭＯＳトランジスタＮ１０〜Ｎ１３のオン、オフの組み合わせに対応する１５段階の組み合わせが想定される。この場合、調節コードＣｎを２進数で表したとき、Ｃｎ＝０００１からＣｎ＝１１１１の範囲で制御させれば、それに応じて４つのＮＭＯＳトランジスタＮ１０〜Ｎ１３のトータルのサイズが選択的に切り替わる。なお、調節コードＣｎ＝００００を含めれば、全てのＮＭＯＳトランジスタＮ１０〜Ｎ１３がオフとなる場合も加えることができる。
【００２９】
以上の第１出力回路３０と第２出力回路３１において、出力インピーダンスは上述の１５段階のサイズに比例して変化する。よって、後述の制御により調節コードＣｐ、Ｃｎを変化させ、Ｐチャネル側とＮチャネル側のそれぞれにおいて、１５段階の組み合わせの中から最適な出力インピーダンスが得られるように調節することができる。調節コードＣｐ、Ｃｎのビット数を多くした場合は、より細かく出力インピーダンスを制御することが可能となる。第１出力回路３０と第２出力回路３１を流れる電流は、それぞれの出力インピーダンスに反比例して変化するので、適切に制御された電流値に応じて出力ノードＮＤｐ、ＮＤｎにおいてそれぞれ所望の出力振幅を確保することができる。
【００３０】
次に、図１のレプリカ回路部１１と比較部１２の構成について図３を参照して説明する。図３には、第１レプリカ回路４０、４１、第２レプリカ回路４２、基準抵抗Ｒ０からなるレプリカ回路部１１と、基準電圧発生器４３、第１比較回路４４、第２比較回路４５からなる比較部１２が示されている。レプリカ回路部１１において、２つの第１レプリカ回路４０、４１は、上述の出力回路部１５の第１出力回路３０と同一の回路構成を有している。また、第２レプリカ回路４２は、上述の出力回路部１５の第２出力回路３１と同一の回路構成を有している。そして、上述の調節コードＣｐ０〜Ｃｐ３が２つの第１レプリカ回路４０、４１に入力されるとともに、上述の調節コードＣｎ０〜Ｃｎ３が第２レプリカ回路４２に入力され、図２の場合と同様、各ゲートに印加されている。
【００３１】
電源電圧ＶＤＤ（図３では不図示）とグランドの間には、第１レプリカ回路４０と基準抵抗Ｒ０が直列接続され、両者の接続ノードから制御電圧Ｖ１が出力される。例えば、基準抵抗Ｒ０は２４０Ωに設定される。もし、第１レプリカ回路４０の出力インピーダンスが基準抵抗Ｒ０に等しい場合は、制御電圧Ｖ１がＶＤＤ／２に一致する。また、電源電圧ＶＤＤとグランドの間には、第１レプリカ回路４１と第２レプリカ回路４２が直列接続され、両者の接続ノードから制御電圧Ｖ２が出力される。もし、第１レプリカ回路４１と第２レプリカ回路４２の出力インピーダンスが等しい場合は、制御電圧Ｖ２がＶＤＤ／２に一致する。
【００３２】
比較部１２において、Ｐチャネル側の制御電圧Ｖ１が第１比較回路４４の一方の入力端子に入力され、Ｎチャネル側の制御電圧Ｖ２が第２比較回路４５の一方の入力端子に入力される。これらの第１比較回路４４及び第２比較回路４５の他方の入力端子には、基準電圧発生器４３から出力される基準電圧Ｖｒが入力される。第１比較回路４４は制御電圧Ｖ１と基準電圧Ｖｒの大小関係の比較結果を２値の内部カウンタ制御信号ＩＳｐとして出力する。また、第２比較回路４５は制御電圧Ｖ２と基準電圧Ｖｒの大小関係の比較結果を２値の内部カウンタ制御信号ＩＳｎとして出力する。
【００３３】
ここで、基準電圧Ｖｒは例えばＶＤＤ／２に設定される。この場合、第１比較回路４４において、制御電圧Ｖ１とＶＤＤ／２の大小関係に応じて、ハイ又はローの内部カウンタ制御信号ＩＳｐが出力される。同様に、第２比較回路４５において、制御電圧Ｖ２とＶＤＤ／２の大小関係に応じて、ハイ又はローの内部カウンタ制御信号ＩＳｎが出力される。第１比較回路４４及び第２比較回路４５における比較結果と各内部カウンタ制御信号ＩＳｐ、ＩＳｎハイ／ローの対応関係は、後述のカウンタ制御部１３のカウンタ動作との関係で規定される。
【００３４】
次に、図１のカウンタ制御部１３における第１カウンタ２０の構成について、図４を参照して説明する。なお、第２カウンタ２１については、信号名が異なるのみで、第１カウンタ２０と同様の構成を備えるので説明を省略する。図４に示すように、第１カウンタ２０は、４段のＤフリップフロップＤ０、Ｄ１、Ｄ２、Ｄ３と、隣接する各Ｄフリップフロップの間の３つのセレクタＳＬ０、ＳＬ１、ＳＬ２と、スイッチＳＷ１とから構成される４ビットのアップダウンカウンタである。このアップダウンカウンタは、クロックＣＬＫに同期してカウントアップ動作又はカウントダウン動作を行う。
【００３５】
４つのＤフリップフロップＤ０〜Ｄ３は、各出力端子Ｑがこの順に調節コードＣｐ０〜Ｃｐ３として出力され、各反転出力端子ＱＢが入力側のデータ端子ＤＴにフィードバックされる。また、３つのＤフリップフロップＤ０〜Ｄ２は、各出力端子Ｑが後段のセレクタＳＬ０〜ＳＬ２のアップ側端子Ｕに接続され、各反転出力端子ＱＢがダウン側端子Ｄに接続される。さらに、４つのＤフリップフロップＤ０〜Ｄ３の各リセット端子Ｒにはリセット信号ＲＳＴがそれぞれ入力される。
【００３６】
一方、初段のＤフリップフロップＤ０のクロック端子には、所定周波数のクロックＣＬＫが入力される。また、セレクタＳＬ０〜ＳＬ２の各出力端子Ｙは、後段のＤフリップフロップＤ１〜Ｄ３の各クロック端子と接続される。さらに、スイッチＳＷ１は、入力側に接続される内部カウンタ制御信号ＩＳｐと外部カウンタ制御ＥＳｐを選択的に切り替え、出力側がセレクタＳＬ０〜ＳＬ２の各ダウンセレクト端子Ｄｓｅｌに接続される。このスイッチＳＷ１は、カウンタ制御部１３と相まって本発明の切替制御手段として機能する。
【００３７】
このような構成により、セレクタＳＬ０〜ＳＬ２の各ダウンセレクト端子Ｄｓｅｌがローに制御されると、各アップ側端子Ｕを経由するパスが有効になり、４段のＤフリップフロップＤ０〜Ｄ３が４ビットのアップカウンタとして動作する。これに対し、セレクタＳＬ０〜ＳＬ２の各ダウンセレクト端子Ｄｓｅｌがハイに制御されると、各ダウン側端子Ｄを経由するパスが有効になり、４段のＤフリップフロップＤ０〜Ｄ３が４ビットのダウンカウンタとして動作する。アップカウンタとダウンカウンタのカウント値に基づき、いずれも４ビットの調節コードＣｐ０〜Ｃｐ３が得られる。
【００３８】
一方、ＤフリップフロップＤ０〜Ｄ３は、リセット端子Ｒがローに制御されるとリセットされ、リセット端子Ｒがハイに制御されるとセットされる。この場合、４つのＤフリップフロップＤ０〜Ｄ３に対し、共通のリセット信号ＲＳＴを供給して一斉にリセット（００００）又はセット（１１１１）してもよいが、それぞれのリセット信号ＲＳＴを別々に制御して任意の初期値を与えてもよい。
【００３９】
なお、第１カウンタ２０と第２カウンタ２１におけるカウント動作は、カウンタ制御部１３から供給される停止信号（不図示）に応じて、動作状態と停止状態を適宜に制御することができる。
【００４０】
次に、図１のセレクタ部１４の構成について図５を参照して説明する。図５に示すようにセレクタ部１４は、Ｐチャネル側の４つのセレクタ１４ａ、１４ｂ、１４ｃ、１４ｄと、Ｎチャネル側の４つのセレクタ１４ｅ、１４ｆ、１４ｇ、１４ｈを含んで構成される。Ｐチャネル側のセレクタ１４ａ、１４ｂ、１４ｃ、１４ｄは、この順にカウンタ制御部１３からの調節コードＣｐ０、Ｃｐ１、Ｃｐ２、Ｃｐ３が一端に入力され、外部からのテストコードＴｐ０、Ｔｐ１、Ｔｐ２、Ｔｐ３が他端に入力される。同様に、Ｎチャネル側のセレクタ１４ｅ、１４ｆ、１４ｇ、１４ｈは、この順にカウンタ制御部１３からの調節コードＣｎ０、Ｃｎ１、Ｃｎ２、Ｃｎ３が一端に入力され、外部からのテストコードＴｎ０、Ｔｎ１、Ｔｎ２、Ｔｎ３が他端に入力される。そして、それぞれのセレクタ１４ａ〜１４ｈでは、テスト制御信号ＴＳに応じて、調節コードＣｐ、ＣｎとテストコードＴｐ、Ｔｎが選択的に切り替え出力可能となっている。なお、テスト制御信号ＴＳは、外部から供給してもよいが、カウンタ制御部１３で生成してもよい。
【００４１】
通常動作時は、セレクタ部１４の各セレクタ１４ａ〜１４ｈが計８ビットの調節コードＣｐ、Ｃｎを出力するように制御される。一方、半導体装置の試験時は、セレクタ部１４の各セレクタ１４ａ〜１４ｈが計８ビットの調節コードＣｐ、Ｃｎを出力するように制御される場合と、計８ビットのテストコードＴｐ、Ｔｎを出力するように制御される場合がある。従来の手法に従った試験の場合は、テストコードＴｐ、Ｔｎの側に切り替える必要があるが、本実施形態の試験の場合は、調節コードＣｐ、Ｃｐの側に切り替える点が特徴的である。なお、本実施形態における具体的なテストシーケンスについては後述する。
【００４２】
次に、本実施形態の出力インピーダンス調節回路の動作について説明する。出力インピーダンス調節回路の通常動作時に、未調節の出力インピーダンスが適切に調節されるまでの初期の自動調節機能について図６を参照して説明する。なお、出力インピーダンスの自動調節機能は、Ｐチャネル側とＮチャネル側に対し別々に実行される。図６においては、出力回路部１５の出力電圧の目標であるＶＤＤ／２に対し、初期時点において低い出力電圧から開始する例を示している。かかる自動調節機能は、Ｎチャネル側とＰチャネル側のいずれに対しても適用することができるが、以下ではＰチャネル側の動作を例にとって説明する。
【００４３】
Ｐチャネル側の調節コードＣｐの増加により出力インピーダンスが増加し、かつ出力電圧が低下すると仮定すると、図６の最初の時点では目標値に対して調節コードＣｐが大き過ぎる状態にある。つまり、図２（Ａ）の出力回路３０において、出力インピーダンスが大きく、かつ出力電圧が低い状態にある。よって、出力インピーダンス調節回路では、レプリカ回路部１１、比較部１２、カウンタ制御部１３の動作により、カウントダウン動作を行って調節コードＣｐを下げる方向に制御される。調節コードＣｐが１ステップずつ下がるのに対応して、図６に示すように、出力電圧がステップ状に上昇していく。
【００４４】
そして、調節コードＣｐが６ステップ分下がった時点で、出力電圧がＶＤＤ／２を上回る。これにより、第１比較回路４４の比較結果が反転し、第１カウンタ２０がカウントダウン動作からカウントアップ動作に切り替わるので、次の動作では調節コードＣｐが１ステップ上がり、出力電圧が減少する（時間ｔｘ）。この時点では、出力電圧が目標のＶＤＤ／２にほぼ接近しているので、出力インピーダンスが基準抵抗Ｒ０と近い値に調節されたものと判断することができる。カウンタ制御部１３は、それ以降のカウンタ動作をいったん停止し、この状態を所定期間にわたって継続するように停止信号が供給される。図６に示す自動調節機能は、電源投入時やリセット時に実行するほか、通常動作の際、定期的に実行することが望ましい。
【００４５】
次に、本実施形態の出力インピーダンス調節回路の試験時の制御について説明する。図７は、出力インピーダンス調節回路を用いて実行されるテストシーケンスの一例を説明するフローチャートである。このテストシーケンスは、Ｐチャネル側とＮチャネル側のいずれに対しても適用可能である。図７に示す制御が開始されると、最初に上記の出力インピーダンスの自動調節が実行される（ステップＳ１１）。そして、図６に示すように、出力インピーダンスが基準抵抗Ｒ０の近似値に達すると、上述したように自動調節が完了し停止信号により第１カウンタ２０又は第２カウンタ２１が停止される（ステップＳ１２）。
【００４６】
この時点の調節コードＣｐ又はＣｎの値をＣｘと仮定すると、Ｃｘの値自体は外部から判断できないが、Ｃｘを基点とした相対値を目標値に設定することは可能である。ここでは、調節コードＣｘを増加させてＣｘ＋Ｃｙに制御する場合を考える。まず、カウンタ制御部１３において、外部カウンタ制御信号ＥＳｐ又はＥＳｎをローに制御し、図４のスイッチＳＷ１を切り替えてセレクタＳＬ０〜ＳＬ２の各ダウンセレクト端子Ｄｓｅｌに供給する（ステップＳ１３）。この状態で停止信号が解除され、第１カウンタ２０又は第２カウンタ２１が活性化される（ステップＳ１４）。
【００４７】
カウントアップ動作によりクロックＣＬＫの１周期ごとに調節コードＣｐ又はＣｎが１ずつ増加する。この場合、クロックＣＬＫの周期に基づいて、Ｃｘ＋Ｃｙに達するまでの所要時間を予め判断可能である。よって、かかる所要時間が経過するまではカウントアップ動作を継続し（ステップＳ１５：ＮＯ）、所要時間が経過した時点で（ステップＳ１５：ＹＥＳ）再び停止信号により第１カウンタ２０又は第２カウンタ２１が停止される（ステップＳ１６）。このとき、調節コードＣｐ又はＣｎがＣｘ＋Ｃｙにロックされるので、この状態で所望の動作テストが実行される（ステップＳ１７）。
【００４８】
図７のフローチャートは、調節コードＣｘを減少させてＣｘ−Ｃｙに制御する場合であっても同様に適用可能である。この場合は外部カウンタ制御信号ＥＳｐ又はＥＳｎがハイに制御され、カウントダウン動作により、調節コードＣｐ又はＣｎは最終的にＣｘ−Ｃｙにロックされる。従って、テスト範囲として上限のＣｘ＋Ｃｙ及び下限のＣｘ−Ｃｙの双方を設定し、所望の動作テストを実行することができる。さらに、図７のフローチャートは、Ｐチャネル側とＮチャネル側に対して同様に適用可能であり、それぞれの上限と下限を含めて４通りを順次制御することにより、半導体装置の出力回路部１５に対する基本的な動作テストを行なうことができる。
【００４９】
以上説明したように、本実施形態の出力インピーダンス調節回路では、試験者が予め試験時に用いる調節コードＣｐ、Ｃｎを考慮する必要がなく、出力インピーダンスの自動調節機能を利用して、調節コードＣｐ、Ｃｎに対する相対値のみを設定してテスト条件を設定可能とした。そのため、プロセスばらつきや温度・電源電圧の変動により出力インピーダンスと調節コードの関係が変動し、予め把握できない場合であっても、不適切なテスト範囲が設定されることなく最適な動作テストを実行することができる。
【００５０】
本実施形態の出力インピーダンス調節回路は上述の構成に限定されず、種々の変更を施すことができる。本実施形態の変形例について図８及び図９を参照して説明する。図８は、本変形例に係る出力インピーダンス調節回路の全体構成を示すブロック図である。図８において、レプリカ回路部１１、比較部１２、出力回路部１５の構成と動作については、図１の場合と同様である。一方、本変形例では、第１カウンタ５１及び第２カウンタ５２を含むカウンタ制御部５０の構成及び動作が図１とは異なるとともに、図１のセレクタ部１４が設けられずに外部からのテストコードＴｐ、Ｔｎがカウンタ制御部５０に供給されるように構成される。
【００５１】
図９は、図８のカウンタ制御部５０における第１カウンタ５１の構成を示している。なお、第２カウンタ５２については、信号名が異なるのみで、第１カウンタ５１と同様の構成を備えるので説明を省略する。図９に示すように、第１カウンタ５１のうちＤフリップフロップＤ０、Ｄ１、Ｄ２、Ｄ３、セレクタＳＬ０、ＳＬ１、ＳＬ２、スイッチＳＷ１については、図４の構成と同様である。一方、初段のセレクタＳＬ０と２段目のＤフリップフロップＤ１の間には、スイッチＳＷ２が設けられている。このスイッチＳＷ２は、セレクタＳＬ０の出力端子ＹとクロックＣＬＫを切り替え、いずれかを選択的にＤフリップフロップＤ１のクロック端子に接続する。
【００５２】
スイッチＳＷ２がセレクタＳＬ０の出力端子Ｙの側に切り替えられた場合は、図４と同様の接続になる。よって、初段のＤフリップフロップＤ０のクロック端子に入力されるクロックＣＬＫに同期してカウントアップ動作又はカウントダウン動作が行われる。これに対し、スイッチＳＷ２がクロックＣＬＫの側に切り替えられた場合は、初段のＤフリップフロップＤ０と２段目のＤフリップフロップＤ１が切り離され、３ビットのアップダウンカウンタとして動作する。この場合、ＤフリップフロップＤ１のクロック端子にスイッチＳＷ２を介してクロックＣＬＫが入力され、これに同期して３ビットの調節コードＣｐ１、Ｃｐ２、Ｃｐ３が変化する。なお、最下位の調節コードＣｐ０はドントケアとなる。従って、４ビットの調節コードＣｐはカウント動作に伴い２ステップずつ更新されるので、同じ周波数のクロックＣＬＫに対し、図４に比べて２倍の更新速度となる。
【００５３】
また、図９においては、ＤフリップフロップＤ０〜Ｄ３の各リセット端子Ｒには、この順にテストコードＴｐ０、Ｔｐ１、Ｔｐ２、Ｔｐ３が入力されている。これにより、調節コードＣｐを用いずにテストコードＴｐを用いてテストを行う際、テストコードＴｐのパターンを初期値としてＤフリップフロップＤ０〜Ｄ３に与えることができる。このとき、第１カウンタ５１のカウント動作が停止していれば、テストコードＴｐに一致する調節コードＣｐを持続的に出力することができる。これにより、図１のセレクタ部１４は不要になるので、全体の回路規模が少なくて済む。
【００５４】
本変形例において、図９では、初段のセレクタＳＬ０と２段目のＤフリップフロップＤ１の間にスイッチＳＷ２を設ける構成を示したが、このスイッチＳＷ２の位置を変えてもよい。例えば、２段目のセレクタＳＬ１と３段目のＤフリップフロップＤ２の間にスイッチＳＷ２を設けた場合、調節コードＣｐは４ステップずつ更新され、図４に比べて４倍の更新速度となる。また、３段目のセレクタＳＬ２と４段目のＤフリップフロップＤ３の間にスイッチＳＷ２を設けた場合、調節コードＣｐは８ステップずつ更新され、図４に比べて８倍の更新速度となる。特に、調節コードＣｐ、Ｃｎのビット数が大きく、テストシーケンスの際に自動調節後の調節コードＣｐ、Ｃｎを比較的大きなステップで変化させる場合は、試験時間の短縮の観点から本変形例を採用することが有用である。
【００５５】
以上説明した本実施形態において、図７を用いて説明したテストシーケンスは、外部からコマンドを与えて制御する場合に加えて、出力インピーダンス調節回路に付随するレジスタにコマンド群を格納して制御してもよい。この場合、試験者がテスト開始を指令するだけで、それ以降の制御はレジスタから読み出したコマンドに基づきテストシーケンスを自動的に行うことができる。
【００５６】
また、本実施形態において、従来の手法に従ったテストを実行する必要がない場合、図１の構成においてセレクタ部１４を設けずに、調節コードＣｐ、Ｃｎのみが出力回路部１５及びレプリカ回路部１１に供給される構成としてもよい。この場合、テストコードＴｐ、Ｔｎが使用されないので、図７のテストシーケンスのように試験時には常に自動調節機能を利用することが前提となる。
【００５７】
さらに、本実施形態において、出力インピーダンスの変化と調節コードＣｐ、Ｃｎの変化の方向は、適宜に変更することができる。例えば、第１／第２比較回路４４、４５の極性を反転させるか、第１／第２カウンタ２０、２１に入力される内部カウンタ制御信号ＩＳｐ、ＩＳｎをインバータで反転させることにより、出力インピーダンスの増減に対し調節コードＣｐ、Ｃｎの増減の方向を逆にすることができる。
【図面の簡単な説明】
【００５８】
【図１】本実施形態の出力インピーダンス調節回路の全体構成を示すブロック図である。
【図２】図１の出力回路部１５の具体的な回路構成を示す図である。
【図３】図１のレプリカ回路部１１と比較部１２の構成を示す図である。
【図４】図１のカウンタ制御部１３における第１カウンタ２０の構成を示す図である。
【図５】図１のセレクタ部１４の構成を示す図である。
【図６】本実施形態の出力インピーダンス調節回路における初期の自動調節機能を説明する図である。
【図７】本実施形態の出力インピーダンス調節回路を用いて実行されるテストシーケンスの一例を説明するフローチャートである。
【図８】本実施形態の変形例に係る出力インピーダンス調節回路の全体構成を示すブロック図である。
【図９】図８のカウンタ制御部５０における第１カウンタ５１の構成を示す図である。
【図１０】従来の出力インピーダンス調節回路の全体構成を示すブロック図である。
【図１１】出力インピーダンスと調節コードの関係の一例を示す図である。
【符号の説明】
【００５９】
１１…レプリカ回路部
１２…比較部
１３、５０…カウンタ制御部
１４…セレクタ部
１４ａ〜１４ｈ…セレクタ
１５…出力回路部
２０、５１…第１カウンタ
２１、５２…第２カウンタ
３０…第１出力回路
３１…第２出力回路
４０、４１…第１レプリカ回路
４２…第２レプリカ回路
４３…基準電圧発生器
４４…第１比較回路
４５…第２比較回路
ＶＤＤ…電源電圧
Ｖｒ…基準電圧
Ｖ１、Ｖ２…制御電圧
ＩＳｐ、ＩＳｎ…内部カウンタ制御信号
ＥＳｐ、ＥＳｎ…外部カウンタ制御信号
Ｃｐ、Ｃｎ…調節コード
Ｔｐ、Ｔｎ…テストコード
ＮＤｐ、ＮＤｎ…出力ノード
Ｓｐ０、Ｓｎ０…出力制御信号
ＴＳ…テスト制御信号
ＣＬＫ…クロック
ＲＳＴ…リセット信号
Ｐ１０〜Ｐ１３、Ｐ２０〜Ｐ２３…ＰＭＯＳトランジスタ
Ｎ１０〜Ｎ１３、Ｎ２０〜Ｎ２３…ＮＭＯＳトランジスタ
Ｒ０…基準抵抗
Ｄ０〜Ｄ４…Ｄフリップフロップ
ＳＬ０〜ＳＬ２…セレクタ
ＳＷ１、ＳＷ２…スイッチ
【図１】
0005495477.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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