(57)【特許請求の範囲】
【請求項１】
入力するアナログ信号とリファレンス電圧との差分を出力する差動アンプと、前記リファレンス電圧が連続する前記差動アンプの中間電圧を補間する補間回路と、前記差動アンプの出力信号および前記補間回路の出力信号の遅延時間を可変する遅延回路と、前記遅延回路の出力信号を所定周波数のクロック信号に応じて二値信号に変換する判定回路と、前記判定回路が出力する二値信号をデジタルデータにエンコードするエンコーダ回路とを有するＡＤ変換回路と、
前記ＡＤ変換回路が出力するデジタル信号を等化して受信データを復号する等化復号回路と、
前記ＡＤ変換回路の変換タイミングを変化させて前記ＡＤ変換回路または前記等化復号回路の出力信号を評価し、評価結果が予め設定した範囲内となる前記ＡＤ変換回路の変換タイミングを選択する調整回路と
を有することを特徴とする受信回路。
【請求項２】
請求項１に記載の受信回路において、
前記差動アンプは、ダイナミックアンプである
ことを特徴とする受信回路。
【請求項３】
請求項２に記載の受信回路において、
前記遅延回路は、前記ダイナミックアンプの出力信号，前記補間回路の出力信号および前記クロック信号のそれぞれの遅延時間を前記調整回路の出力に応じて可変し、
前記調整回路は、前記遅延回路の前記ダイナミックアンプの出力信号に第１の遅延時間を与え、前記補間回路の出力信号に第２の遅延時間を与え、前記クロック信号に第３の遅延時間を与える
ことを特徴とする受信回路。
【請求項４】
請求項１から３のいずれか一項に記載の受信回路において、
前記調整回路は、
前記遅延回路の遅延時間を設定する制御部と、
前記等化復号回路の出力信号の期待値を与える期待値設定部と、
前記等化復号回路の出力信号と前記期待値とを比較する比較部と、
前記比較部の比較結果を前記制御部が設定した遅延時間に関連づけて記憶する記憶部と
を有し、
前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記比較部の比較結果を前記記憶部に記憶し、比較結果が予め設定した範囲内となる遅延時間を選択する
ことを特徴とする受信回路。
【請求項５】
請求項４に記載の受信回路において、
遅延量調整期間内に送信側から送られてくる既知パタンを出力するパタン設定部を更に設け、
前記期待値設定部は、前記パタン設定部が出力する既知パタンを前記等化復号回路が出力する復号パタンの期待値として前記比較部に出力し、
前記比較部は、前記等化復号回路が出力する復号パタンと前記既知パタンとを比較してエラー数を出力し、
前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記エラー数を前記記憶部に記憶し、前記エラー数が最小または所定値以下となる遅延時間を選択する
ことを特徴とする受信回路。
【請求項６】
請求項４に記載の受信回路において、
前記期待値設定部は、前記等化復号回路の誤差信号の期待値を前記比較部に出力し、
前記比較部は、前記等化復号回路が出力する誤差信号と前記期待値との差分を出力し、
前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記差分を前記記憶部に記憶し、前記差分が最小または所定値以下となる遅延時間を選択する
ことを特徴とする受信回路。
【請求項７】
請求項４に記載の受信回路において、
遅延量調整期間内に送信側から送られてくる既知のパタンを出力するパタン設定部を更に設け、
前記比較部は、第１比較部と第２比較部とを有し、
前記期待値設定部は、前記パタン設定部が出力する既知パタンを前記等化復号回路が出力する復号パタンの期待値として前記第１比較部に出力し、前記等化復号回路の誤差信号の期待値を前記第２比較部に出力し、
前記第１比較部は、前記等化復号回路が出力する復号パタンと前記既知パタンとを比較してエラー数を出力し、
前記第２比較部は、前記等化復号回路が出力する誤差信号と前記期待値との差分を出力し、
前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記エラー数および前記差分を前記記憶部に記憶し、前記エラー数が最小または所定値以下且つ前記差分が最小または所定値以下となる遅延時間を選択する
ことを特徴とする受信回路。
【請求項８】
請求項４に記載の受信回路において、
遅延量調整期間内に送信側から既知のパタンを送信する場合に、
前記ＡＤ変換回路の出力信号を保持する保持部と、
前記ＡＤ変換回路の出力信号と前記保持部が保持する１つ前のサンプル周期の出力信号との差分を求めて前記比較部に出力する差分回路と
を更に設け、
前記期待値設定部は、前記ＡＤ変換回路の出力信号のサンプル周期毎の変位量の期待値を前記比較部に出力し、
前記比較部は、前記差分回路が出力する前記差分値と前記変位量の期待値との誤差を出力し、
前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記誤差を前記記憶部に記憶し、前記誤差が最小または所定値以下となる遅延時間を選択する
ことを特徴とする受信回路。
【請求項９】
請求項４に記載の受信回路において、
遅延量調整期間内に既知パタンを発生する信号発生回路と、
遅延量調整期間内は前記信号発生回路が出力する既知パタンを前記ＡＤ変換回路に入力し、遅延量調整期間終了後は送信側から受信した信号を前記ＡＤ変換回路に入力するセレクタ部と
を更に設け、
前記期待値設定部は、前記信号発生回路が出力する既知パタンを前記ＡＤ変換回路の出力信号の期待値として前記比較部に出力し、
前記比較部は、前記ＡＤ変換回路の出力信号と前記信号発生回路が出力する既知パタンとの誤差を出力し、
前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記誤差を前記記憶部に記憶し、前記誤差が最小または所定値以下となる遅延時間を選択する
ことを特徴とする受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信信号をＡＤ変換してデジタルデータを復号する受信回路に関する。
【背景技術】
【０００２】
近年、通信速度や処理速度の高速化に伴い、ＬＳＩチップ内における複数の回路ブロック間やＬＳＩチップ間、或いは回路ボード間や装置間などでデジタルデータを高速に伝送することが求められている。このような高速信号伝送システムの受信回路は、ＡＤ変換回路，等化回路，タイミング再生回路などを有する。特に高速データ伝送を行うためには、ＡＤ変換回路の変換の高速化や高精度化などが求められる。例えば、ＡＤ変換回路を高速化するために並列に設けたコンパレータでデジタルデータに変換する並列型ＡＤ変換回路などが検討されている（例えば、特許文献１参照）。
【０００３】
ところが、並列接続されるＡＤ変換回路の個数に応じて入力容量が増加し、動作周波数の上限が制限されてしまうという問題がある。そこで、高速動作が可能な再生型ダイナミックアンプや入力容量を低減可能な補間回路を用いたＡＤ変換回路など、様々な技術が検討されている。例えば、ＡＤ変換回路の前段の差動増幅回路の出力ダイナミックレンジを後段の比較回路の入力ダイナミックレンジに一致させるための調整回路を有するＡＤ変換回路などが検討されている（例えば、特許文献２参照）。或いは、フラッシュ型ＡＤ変換回路に高速化に適したダイナミックアンプを用いるＡＤ変換回路などが検討されている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０５−７５４６２号公報
【特許文献２】特開２００６−８７０６４号公報
【特許文献３】特開２００７−３１８４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、ダイナミックアンプによりＡＤ変換回路の高速化が可能になるが、ダイナミックアンプの出力電圧波形は時間とともに非線形的に変化し、入力信号の振幅に依存する性質がある。特にデータレートが遅い場合は飽和し、速い場合は立ち上がりが不十分になるため、後段の０／１判定器の判定タイミングが難しい。一方、ダイナミックアンプはクロックを必要とするため、後段の０／１判定器の判定タイミングとダイナミックアンプの動作タイミングとを調整する必要がある。更に、ダイナミックアンプを用いたフラッシュ型ＡＤ変換回路は、補間回路の出力とダイナミックアンプの出力の動作タイミングが異なるという問題がある。例えば、入力配線に挿入するバッファの段数で遅延時間を調整する方法が行われるが、遅延時間が固定され製造時の回路特性の乖離やバラツキがあるため、タイミング調整が適切に行われず、ＡＤ変換の精度が悪くなるという問題がある。
【０００６】
このように、ダイナミックアンプを用いたＡＤ変換回路では動作タイミングを適切に制御できないという問題があった。
【０００７】
本発明の目的は、ＡＤ変換回路の動作タイミングを適正なタイミングに自動調整することができる高速信号伝送システムの受信回路を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一形態では、受信回路は、アナログ信号をデジタル信号に変換するタイミング調整が可能なＡＤ変換回路と、前記ＡＤ変換回路が出力するデジタル信号を等化して受信データを復号する等化復号回路と、前記ＡＤ変換回路の変換タイミングを変化させて前記ＡＤ変換回路または前記等化復号回路の出力信号を評価し、評価結果が予め設定した範囲内となる前記ＡＤ変換回路の変換タイミングを選択する調整回路とを有する。
【発明の効果】
【０００９】
高速信号伝送システムの受信回路は、ＡＤ変換回路の動作タイミングを適正なタイミングに自動調整するので、受信データを精度良く復号できる。
【図面の簡単な説明】
【００１０】
【図１】高速信号伝送システム１００の一例を示す図である。
【図２】高速信号伝送システム９００の一例を示す図である。
【図３】フラッシュ型ＡＤ変換器９６１の回路例を示す図である。
【図４】補間型のＡＤＣ９０４の一例を示す図である。
【図５】再生型ダイナミックアンプＤＮＡＭＰの回路例を示す図である。
【図６】０／１判定器ＤＳの回路例を示す図である。
【図７】補間出力とサンプリングタイミングの関係を示す図である。
【図８】各実施形態に共通のＡＤＣ１０４の一例を示す図である。
【図９】調整回路１０６の一例を示す図である。
【図１０】ＥＱ（等化回路）１０５＿１の一例を示す図である。
【図１１】ＡＤＣ１０４の遅延量調整フローチャートを示す図である。
【図１２】遅延量調整のタイミングチャートを示す図である。
【図１３】第１実施形態の高速信号伝送システム１００ａの一例を示す図である。
【図１４】第１実施形態の調整回路１０６ａの一例を示す図である。
【図１５】第１実施形態の受信回路１０３ａのフローチャートを示す図である。
【図１６】第２実施形態の高速信号伝送システム１００ｂの一例を示す図である。
【図１７】第２実施形態の調整回路１０６ｂの一例を示す図である。
【図１８】第２実施形態の受信回路１０３ｂのフローチャートを示す図である。
【図１９】第３実施形態の高速信号伝送システム１００ｃの一例を示す図である。
【図２０】第３実施形態の調整回路１０６ｃの一例を示す図である。
【図２１】第３実施形態の受信回路１０３ｃのフローチャートを示す図である。
【図２２】第４実施形態の高速信号伝送システム１００ｄの一例を示す図である。
【図２３】第４実施形態の調整回路１０６ｄの一例を示す図である。
【図２４】遅延量制御信号発生部２０５の問題点と補正方法を示す図である。
【図２５】第４実施形態の受信回路１０３ｄのフローチャートを示す図である。
【図２６】第５実施形態の高速信号伝送システム１００ｅの一例を示す図である。
【図２７】タイミング調整回路１０９の一例を示す図である。
【図２８】信号出力回路１１０の一例を示す図である。
【図２９】第５実施形態の調整回路１０６ｅの一例を示す図である。
【図３０】第５実施形態の受信回路１０３ｅのフローチャートを示す図である。
【図３１】ＡＤＣ１０４の遅延回路ＴＤのその他の一例を示す図である。
【図３２】遅延回路ＴＤの一例を示す図である
【発明を実施するための形態】
【００１１】
以下、高速信号伝送システムの受信回路について、複数の実施形態を例に挙げて図面を用いて詳しく説明する。
【００１２】
先ず、各実施形態に共通の部分について説明する。図１は、各実施形態に係る受信回路１０３を用いる高速信号伝送システム１００の一例を示すブロック図である。尚、高速信号伝送システム１００は、送信回路１０１および受信回路１０３の初期化など動作タイミングを制御するためのシステム側のコントローラがある。例えば、高速信号伝送システム１００がＬＳＩチップ内の回路ブロック間やＬＳＩチップ間或いは回路ボード間などの信号伝送に適用される場合は、それらの回路やボードが搭載される装置の制御部がシステム側のコントローラの役割を果たす。或いは、高速信号伝送システム１００が通信システムなどの場合は、通信システムの保守運用などを行う制御装置が上記のシステム側のコントローラの役割を果たす。
【００１３】
図１において、送信回路１０１は、伝送線路１５１の特性インピーダンスにマッチングした出力インピーダンスを持つドライバ１０２を有する。そして、送信データはドライバ１０２から伝送線路１５１に送信信号として出力され、伝送線路１５１を経て受信回路１０３に入力される。
【００１４】
受信回路１０３は、ＡＤＣ（アナログデジタル変換器（ＡＤ変換回路））１０４と、ＥＱ／ＣＤＲ（イコライザ／クロックデータリカバリ（等化復号回路））１０５と、調整回路１０６とを有する。受信回路１０３において、伝送線路１５１を介して入力するアナログの受信信号は、ＡＤＣ１０４でサンプリングされてデジタル量に変換される。そして、ＥＱ／ＣＤＲ１０５は、デジタル処理によって伝送線路１５１における波形劣化を補償する。ここで、ＥＱ／ＣＤＲ１０５は、伝送線路１５１の特性を推定して補償を行う等化回路（ＥＱ）部分と、等化回路で波形整形されたデータを基にしてタイミング推定を行い適切なタイミングでデータ判定を行って受信データを再生するクロックデータ再生回路（ＣＤＲ）部分とを有する。また、調整回路１０６は、ＥＱ／ＣＤＲ１０５から出力される信号（等化前のバイパス信号や等化時の誤差信号或いは復号データなど）に基づいて、ＡＤＣ１０４内部のサンプリングタイミング（ＡＤ変換タイミング）を制御する。
【００１５】
ここで、以降で説明する各実施形態の前提となる関連技術について説明する。図２は、図１の調整回路１０６が無い場合の高速信号伝送システム９００の一例を示すブロック図である。図２において、送信回路９０１のドライバ９０２から出力された送信信号は伝送線路１５１を経て受信回路９０３に入力される。
【００１６】
受信回路９０３は、ＡＤＣ９０４とＥＱ／ＣＤＲ９０５とを有するが、図１の調整回路１０６に対応するブロックが無い。このため受信回路９０３のＡＤＣ９０４は、伝送線路１５１から入力する受信信号を固定の変換タイミングでデジタル量に変換するだけである。そして、ＥＱ／ＣＤＲ９０５は、伝送線路１５１による波形劣化を補償する。
【００１７】
ＡＤＣ９０４には、例えば図３に示すようなフラッシュ型のＡＤ変換器９６１が用いられる。ＡＤ変換器９６１は、アンプやコンパレータなどを有するＡＤ変換ブロックが並列に接続されており、逐次比較型などに比べて高速に変換することができる。例えば６５ｎｍＣＭＯＳテクノロジでＡＤ変換器を製造した場合は数Ｇｂｐｓ程度の速度で動作するが、抵抗分圧によるリファレンス電圧Ｖｒｅｆが与えられる全コンパレータに入力信号Ｖｉｎを同時に入力する。このため、並列接続される個数（例えば（２＾Ｎ−１）個（Ｎは量子化ビット数で例えば８ビットの場合２５５個））に応じて入力容量が大きくなり、動作周波数の上限が制限されてしまうという問題が生じる。ＡＤ変換器９６１の動作速度を速くするには、並列接続するＡＤ変換ブロック数をできるだけ少なくする。
【００１８】
そこで、図４に示すように、高速動作が可能な再生型ダイナミックアンプと、入力容量の削減のための補間回路を用いたＡＤＣ９０４が用いられる。図４において、ＡＤＣ９０４は、入力信号Ｖｉｎを変換ビット数分のリファレンス電圧Ｖｒｅｆと比較して０／１判定を行うサンプラー（Ｓａｍｐｌｅｒ）９３１と、エンコーダ（Ｅｎｃｏｄｅｒ）９３２とを有する。尚、図４は量子化ビットが（Ｎ）ビット目と（Ｎ＋１）ビット目の部分の回路を抽出して描いた図である。また、図４では、抵抗Ｒａと抵抗Ｒｂとを用いる補間回路によって（Ｎ）ビット目と（Ｎ＋１）ビット目の間に１ビットを補間することができる。同様に、（Ｎ−１）ビットと（Ｎ）ビットの間なども１ビット補間され、全体で約２倍の量子化ビット数のＡＤ変換器を実現することができる。
【００１９】
ＡＤＣ９０４は、先ず前段のダイナミックアンプＤＮＡＭＰ（Ｎ），ＤＮＡＭＰ（Ｎ＋１）にそれぞれ与えられるリファレンス電圧Ｖｒｅｆ（Ｎ），Ｖｒｅｆ（Ｎ＋１）と入力電圧との差動入力信号によって出力を高速に振幅させる。そして、後段の０／１判定器ＤＳ（Ｎ），ＤＳ（Ｎ＋１）でそれぞれのダイナミックアンプＤＮＡＭＰの出力電圧Ｖａ，Ｖｂが閾値以上か否かを判定し、二値データを出力する。尚、０／１判定器ＤＳは、例えばダイナミックアンプの出力が閾値以上の場合はデジタル値”１”に変換し、閾値未満の場合はデジタル値”０”に変換する回路である。また、閾値は各０／１判定器ＤＳの内部または外部から与えられてもよい。さらに、０／１判定器ＤＳ（Ｎａ）は、補間回路の出力電圧Ｖａｂの０／１判定を行い、０／１判定器ＤＳ（Ｎ）とＤＳ（Ｎ＋１）の間の補間ビットを出力する。
【００２０】
［ダイナミックアンプＤＮＡＭＰの回路例］
図５は、再生型のダイナミックアンプＤＮＡＭＰの回路例および動作説明図である。このダイナミックアンプＤＮＡＭＰは、図５の下部に示すように、クロック（ＣＬＫ）が”Ｓ（サンプル）”の期間に入力差電圧（Ｖｉｎ＋，Ｖｉｎ−）とリファレンス差電圧（Ｖr＋，Ｖr−）とに基づく差電流を出力負荷容量Ｃｏで積分することにより出力差電圧（Ｖｏ＋，Ｖｏ−）を出力する。クロック（ＣＬＫ）が”Ｒ(リセット）”の期間にはダイナミックアンプＤＮＡＭＰの差動出力端子間（Ｖｏ−とＶｏ＋との間）をトランジスタＴｒ１でショートしてアンプ出力差電圧を０とする（ダイナミックアンプＤＮＡＭＰの出力をリセットする）。
【００２１】
図６は、０／１判定器ＤＳの回路例である。０／１判定器ＤＳは、入力電圧（Ｖｉｎ）とリファレンス差電圧（Ｖr）とを比較するコンパレータで、Ｖｉｎ＞Ｖｒの場合はＶｏ＋が”１”，Ｖｏ−が”０”となり、Ｖｉｎ＜Ｖｒの場合はＶｏ＋が”０”，Ｖｏ−が”１”となる。尚、クロック（ＣＬＫ）に同期して動作する。
【００２２】
ところが、ダイナミックアンプＤＮＡＭＰを用いることで高速動作を実現できるが、図５の特性９４１に示したように、ダイナミックアンプＤＮＡＭＰの動作開始直後はアンプ出力電圧が小さく（振幅不足）、時間が経過するに連れてアンプ出力電圧が増加し、最終的には電源電圧など回路の出力上限で飽和し、アンプ出力電圧波形は時間とともに非線形的に変化する。しかもこの特性は、入力信号の振幅に依存する。
【００２３】
一方、ダイナミックアンプＤＮＡＭＰはクロックＣＬＫに基づいて、後段の０／１判定器ＤＳの判定タイミングとダイナミックアンプＤＮＡＭＰの動作タイミングとを調整する。特に、ダイナミックアンプＤＮＡＭＰを用いたフラッシュ型ＡＤ変換器の場合は、補間技術を適用する際に、ダイナミックアンプＤＮＡＭＰおよびその後段の回路の動作タイミングを適切に調整する。
【００２４】
次に、この点について図７を用いて説明する。尚、図７は図４に示した２つのダイナミックアンプＤＮＡＭＰ（Ｎ＋１），ＤＮＡＭＰ（Ｎ）において、入力信号Ｖｉｎのレベルがリファレンス電圧Ｖｒｅｆ（Ｎ）より大きく、Ｖｒｅｆ（Ｎ＋１）より小さい場合の出力電圧Ｖａ，Ｖｂ（各ダイナミックアンプの差動電圧Ｖｏ＋，Ｖｏ−）の変化の様子を示す図である。図７において、リファレンス電圧Ｖｒｅｆ（Ｎ＋１）が入力されているダイナミックアンプＤＮＡＭＰ（Ｎ＋１）の出力電圧Ｖａは負の方向に時間とともに増大する。一方、Ｖｒｅｆ（Ｎ）が入力されているダイナミックアンプＤＮＡＭＰ（Ｎ）の出力電圧Ｖｂは正の方向に時間とともに増大する。そして、それぞれのダイナミックアンプＤＮＡＭＰ（Ｎ），ＤＮＡＭＰ（Ｎ＋１）の出力に接続される０／１判定回路ＤＳ（Ｎ），ＤＳ（Ｎ＋１）により出力値（０または１）が判定される。また、抵抗Ｒａ，Ｒｂにより発生される中間電位Ｖａｂ（点線部分）も、そのノードに接続される０／１判定回路ＤＳ（Ｎａ）により出力値（０または１）が判定される。尚、図７の例ではタイミングＴ１とＴ３の間で中間電位Ｖａｂは閾値より大きいので０／１判定回路ＤＳ（Ｎａ）の出力値は”１”になる。
【００２５】
ここで、各０／１判定回路は、回路内部または外部から基準レベル（閾値）が与えられ、閾値以上の場合は”１”を、閾値未満の場合は”０”をそれぞれ出力する。従って、中間電位Ｖａｂを適切に判定する（図７の場合は”１”に判定する）ためには、各ダイナミックアンプがタイミングＴ０で動作を開始してからタイミングＴ４でリセット動作を行なうまでの間のタイミングＴ１とＴ３との間で０／１判定回路ＤＳ（Ｎａ）を動作させる。そこで、各ダイナミックアンプの動作タイミングと０／１判定回路ＤＳ（Ｎａ）の動作タイミングとを調整するために、０／１判定回路ＤＳ（Ｎａ）への入力配線に挿入されるバッファの段数で遅延時間を調整する方法がある。ところが、製造時の回路特性の乖離やバラツキのため、タイミング調整が適切に行われない場合には正確なデジタル値に変換されない恐れがある。
【００２６】
一方、伝送信号のデータレートに応じてＡＤ変換器の動作速度を可変する受信回路が考えられるが、例えば伝送信号のデータレートが低い場合にはＡＤ変換器の動作速度が遅くなるので、ＡＤ変換器のダイナミックアンプの動作周波数も低くなり、ダイナミックアンプの出力の積分時間が長くなる。この場合、図７のタイミングＴ３以降のように、ダイナミックアンプの出力電圧が飽和する恐れがある。このような飽和が生じると、補間により生成している中間電位Ｖａｂが０近傍になり、その０／１判定器ＤＳ（Ｎａ）の判定結果は入力データ自身ではなく、ノイズに左右されてしまうという問題が生じる。例えば、図７において、ＡＤ変換器の出力誤差の期待値はノイズを考慮しない場合はタイミングＴ１以前およびタイミングＴ３以降において０．５となる。ところが、ノイズを考慮する場合はタイミングＴ１とタイミングＴ３の近傍付近で値が不定になるためタイミングＴ１とタイミングＴ３との間においても出力誤差の期待値は０にならず、出力誤差が生じる。
【００２７】
この結果、低速動作時のＡＤ変換器の精度が低くなってしまうか、或いはある程度の精度（分解能）を維持しようとすると、ＡＤ変換器の動作周波数の下限が制限されてしまうという問題が生じる。そこで、以降で説明する各実施形態に係る受信回路１０３のＡＤＣ１０４では、変換タイミングを自由に調整する。
【００２８】
次に、図１の高速信号伝送システム１００の受信回路１０３におけるＡＤＣ１０４の例とタイミング調整方法について説明する。
【００２９】
［ＡＤＣ１０４の例とタイミング調整方法］
図８はＡＤＣ１０４の例を示すブロック図である。尚、図８は、先に説明した図４のＡＤＣ９０４に対応する図である。図８において、ＡＤＣ１０４は、入力信号Ｖｉｎを変換ビット数分のリファレンス電圧Ｖｒｅｆと比較して０／１判定を行うサンプラー（Ｓａｍｐｌｅｒ）１３１と、エンコーダ（Ｅｎｃｏｄｅｒ）１３２とを有する。尚、図８は（Ｎ）ビット目と（Ｎ＋１）ビット目の部分の回路を描いた図で、同様の回路が変換ビット数分だけ繰り返し並列に配置される。また、抵抗Ｒａと抵抗Ｒｂとを用いる補間回路により（Ｎ）ビット目と（Ｎ＋１）ビット目の間に１ビットを補間することができる。同様に、（Ｎ−１）ビットと（Ｎ）ビットの間などダイナミックアンプＤＮＡＭＰが配置される全ての間に１ビット分が補間され、約２倍のビット数を得ることができる。
【００３０】
先ず前段のダイナミックアンプＤＮＡＭＰ（Ｎ＋１），ＤＮＡＭＰ（Ｎ）は、リファレンス電圧Ｖｒｅｆ（Ｎ＋１），Ｖｒｅｆ（Ｎ）と入力電圧との差動入力により出力を高速に振幅させる。そして、後段の０／１判定器ＤＳ（Ｎ＋１），ＤＳ（Ｎ）との間に設けられた遅延回路ＴＤ３（Ｎ＋１），ＴＤ３（Ｎ）は、ダイナミックアンプＤＮＡＭＰ（Ｎ＋１），ＤＮＡＭＰ（Ｎ）の出力電圧Ｖａ，Ｖｂを調整信号ＣＮＴによって与えられる遅延量（所定時間）だけ遅延させる。所定時間だけ遅延された電圧Ｖａ，Ｖｂは、０／１判定器ＤＳ（Ｎ＋１），ＤＳ（Ｎ）によって閾値以上か否かを判定され、０または１の二値データに変換されてエンコーダ（Ｅｎｃｏｄｅｒ）に出力される。例えば０／１判定器ＤＳ（Ｎ＋１），ＤＳ（Ｎ）は、電圧ＶａまたはＶｂが閾値以上の場合はデジタル値”１”に変換し、閾値未満の場合はデジタル値”０”に変換する。尚、閾値は各０／１判定器ＤＳの内部または外部から与えられる。
【００３１】
さらに、抵抗Ｒａと抵抗Ｒｂとを用いる補間回路の出力電圧Ｖａｂは遅延回路ＴＤ２（Ｎ）で所定時間だけ遅延されて０／１判定器ＤＳ（Ｎａ）に出力される。０／１判定器ＤＳ（Ｎａ）は、遅延回路ＴＤ２（Ｎ）で遅延された補間回路の出力電圧Ｖａｂの０／１判定を行い、０／１判定器ＤＳ（Ｎ）とＤＳ（Ｎ＋１）の間の補間ビットとしてエンコーダ（Ｅｎｃｏｄｅｒ）１３２に出力する。エンコーダ１３２は、各０／１判定器が出力する複数の二値信号を所定の量子化階調のデジタルデータにエンコードして出力する。
【００３２】
ここで、図８において、データ入力ノードＤｉｎに接続されるダイナミックアンプの個数を低減するために補間技術が用いられる。補間技術は、ダイナミックアンプＤＮＡＭＰ（Ｎ）の出力とＤＮＡＭＰ（Ｎ＋１）の出力との間に抵抗Ｒａ，Ｒｂを配置し、その中間電圧を判定する補間用の０／１判定器を設けることにより量子化数を増やす技術である。或いは、抵抗分圧ではなくアクティブ素子を用いて中間電圧を発生させる方法もある。
【００３３】
さらに、図８において、０／１判定器ＤＳ（Ｎ），ＤＳ（Ｎ＋１）およびＤＳ（Ｎａ）に二値判定のタイミングを与えるクロック信号ＣＬＫは、遅延回路ＴＤ１で所定時間だけ遅延される。
【００３４】
このように、０／１判定器ＤＳ（Ｎ），ＤＳ（Ｎ＋１）およびＤＳ（Ｎａ）の入力信号とクロック信号との相対的な時間関係は、遅延回路ＴＤ３（Ｎ），ＴＤ３（Ｎ＋１）およびＴＤ２（Ｎ）の遅延時間と遅延回路ＴＤ１の遅延時間とによって決まる。つまり、０／１判定器ＤＳ（Ｎ），ＤＳ（Ｎ＋１）およびＤＳ（Ｎａ）の入力信号をクロック信号に対してプラスの時間方向だけでなくマイナスの時間方向に遅延させることができる。尚、遅延回路ＴＤ３，ＴＤ２およびＴＤ１の各遅延時間は、複数本のバス（Ｂｕｓ）を用いる遅延量の調整信号ＣＮＴ（ＣＮＴ３，ＣＮＴ２およびＣＮＴ１）によって独立して制御される。尚、以降の説明において、遅延回路ＴＤ３，ＴＤ２およびＴＤ１をまとめて記載する場合は遅延回路ＴＤと称する。
【００３５】
ここで、図８に示したように補間回路がある場合に特に有効であるが、図８で補間回路が無い場合でも適用可能である。この場合、補間回路に対応する遅延回路ＴＤ２が不要となるが、各ダイナミックアンプＤＳの直接の出力信号を遅延させる遅延回路の遅延時間と、各クロック信号を遅延させる遅延回路の遅延時間とをそれぞれ独立して変えることにより、変換タイミングの調整を行うことができる。
［調整回路１０６］
図９は、調整回路１０６の一例を示すブロック図である。図９において、調整回路１０６は、比較器２０１と、期待値設定部２０２と、記憶部２０３と、制御部２０４と、遅延量制御信号発生部２０５とを有する。制御部２０４は、ＡＤＣ１０４の遅延回路ＴＤの遅延量を遅延量制御信号発生部２０５に出力する。遅延量制御信号発生部２０５は、制御部２０４から指示された遅延量に応じて、ＡＤＣ１０４の遅延回路ＴＤ３，ＴＤ２およびＴＤ１の各遅延量をそれぞれ制御する遅延量の調整信号ＣＮＴに変換してＡＤＣ１０４に出力する。尚、制御部２０４は、調整回路１０６全体の処理タイミングなども制御する。例えば、期待値設定部２０２の設定タイミングや、比較器２０１の比較タイミングなどを制御する。
【００３６】
一方、比較器２０１は、ＥＱ／ＣＤＲ１０５から入力する信号と、期待値設定部２０２が出力する期待値とを比較し、比較結果を記憶部２０３に記憶する。ここで、記憶部２０３に記憶される比較結果は、制御部２０４が遅延量制御信号発生部２０５に出力した遅延量に関連付けて記憶される。また、制御部２０４は、記憶部２０３のアドレスを制御して情報を読み書きする。
【００３７】
このように、制御部２０４は、ＡＤＣ１０４の遅延量を可変しながら比較器２０１の比較結果を記憶部２０３に記憶する動作を繰り返す。そして、制御部２０４は記憶部２０３に記憶された複数の比較結果を読み出して、比較結果が予め設定した範囲内であるか否かを判別し、これに対応する遅延量になるように遅延量制御信号発生部２０５を介してＡＤＣ１０４の遅延量を制御する。尚、上記の処理はタイミング調整動作期間に行われ、比較結果が予め設定した範囲内となる遅延量をＡＤＣ１０４に設定した後、通常の受信動作期間が開始される。また、ＥＱ／ＣＤＲ１０５から入力する信号（誤差信号など）および期待値設定部２０２が出力する期待値（一致不一致などのエラー数や誤差，変化量或いは特定パタンなど）は後に具体的な例を挙げて説明する各実施形態により異なる。
【００３８】
［ＥＱ／ＣＤＲ１０５の等化回路］
ここで、ＥＱ／ＣＤＲ１０５の等化回路の一例について図１０を用いて説明する。図１０は、ＤＦＥ型（帰還判定型）の適応フィルタを用いた等化回路１０５＿１の一例を示すブロック図である。図１０において、等化回路１０５＿１は、ＡＤＣ１０４から入力するデータｂ０（ｎ）を等化してデータｏｕｔ（ｎ）を出力する。等化回路１０５＿１は、フィルタ部３０１と、フィルタ部３０１の出力とその判定値との誤差信号ｅ（ｎ）に応じてフィルタ係数を更新する係数更新部３０２とを有する。フィルタ部３０１は、フィルタ部３０１の出力を０／１判定部ＤＳ２で判定した過去の結果を保持する遅延タップＤＬｉ（ｎ）を有する。尚、ｉは遅延タップ数（フィルタ次数），ｎは処理サイクルをそれぞれ示す。
【００３９】
係数乗算部３０３は、入力ｂ０（ｎ）と各遅延タップの出力ｂ１（ｎ）からｂｉ（ｎ）にフィルタ係数ｃ０（ｎ）からｃｉ（ｎ）を乗算する。加算部ＳＵＭ１は、係数乗算部３０３の出力の和を求めてフィルタ部３０１から出力する。０／１判定器ＤＳ１は、フィルタ部３０１の出力を０または１の二値データに変換して復号データとして出力する。
【００４０】
一方、フィルタ部３０１の出力はスイッチＳＷ１に入り、スイッチＳＷ１はフィルタ部３０１の出力またはトレーニングデータを選択して０／１判定器ＤＳ２に出力する。尚、スイッチＳＷ１は、受信回路１０３全体のシステム側から切り替えられ、トレーニングデータを用いてフィルタ部３０１を初期化する場合はＲ側に切り替えられ、通常の受信動作時にはＬ側に切り替えられる。
【００４１】
０／１判定器ＤＳ２の出力は、各遅延タップに入力されると共に、減算部ＤＩＦ１に入力されてフィルタ部３０１の出力値との差分を求める（誤差信号ｅ（ｎ））。そして、誤差信号ｅ（ｎ）は係数更新部３０２に入力され、係数更新部３０２は、誤差信号に応じてフィルタ部３０１の係数乗算部３０３で乗算されるフィルタ係数ｃ０（ｎ）からｃｉ（ｎ）を求める。尚、フィルタ係数ｃ０（ｎ）からｃｉ（ｎ）の計算は、例えば（式１）に示すようなＬＭＳアルゴリズムを用いることができる。
ｃ（ｎ＋１）＝ｃ（ｎ）＋μ・ｂ（ｎ）・ｅ（ｎ）  …  （式１）
尚、ｂ（ｎ）は入力データｂ０（ｎ）および各遅延タップの出力データｂ１（ｎ）からｂｉ（ｎ）を示す。また、ｃ（ｎ）はｎサイクル目のフィルタ係数ｃ０（ｎ）からｃｉ（ｎ）を示し、ｃ（ｎ＋１）は次のサイクル（（ｎ＋１）サイクル目）のフィルタ係数ｃ０（ｎ＋１）からｃｉ（ｎ＋１）を示す。
【００４２】
このように、ＥＱ／ＣＤＲ１０５の等化回路は、処理サイクル毎に誤差信号ｅ（ｎ）および復号データを出力する。
【００４３】
［ＡＤＣ１０４の遅延量の調整手順］
次に、ＡＤＣ１０４の遅延量の調整手順について図１１のフローチャートを用いて順番に説明する。尚、遅延回路ＴＤ、０／１判定器ＤＳの動作タイミングについては図１２で詳しく説明する。
【００４４】
（ステップＳ１０１）受信回路１０３は動作を開始する。尚、受信回路１０３の動作は、タイミング調整期間の後、通常の受信動作期間が開始される。タイミング調整期間は、外部（高速信号伝送システム１００全体のシステム制御部）から与えられる遅延量調整開始信号により開始される。尚、以降の処理は、タイミング調整期間に行われる。
【００４５】
（ステップＳ１０２）ＡＤＣ１０４に設定する遅延量を初期化する。尚、遅延量の初期化は、例えば遅延時間を所定値（最大値，最小値或いは任意の値）に設定する。
【００４６】
（ステップＳ１０３）ＥＱ／ＣＤＲ１０５の初期化およびタイミング再生回路の復号タイミングをロックする。尚、ＥＱ／ＣＤＲ１０５の初期化は、例えば等化回路の適応フィルタの遅延タップのリセットやフィルタ係数の初期値を設定する。
【００４７】
（ステップＳ１０４）調整回路１０６によるＡＤＣ１０４の遅延量の調整を開始する（調整回路１０６内部の遅延量調整動作の開始）。
【００４８】
（ステップＳ１０５）制御部２０４は、比較器２０１で比較する閾値として期待値や特定パタンなどを設定する。尚、期待値や特定パタンを用いない場合は本ステップは省略する。
【００４９】
（ステップＳ１０６）制御部２０４は、ＡＤＣ１０４の遅延量を変える。例えば、ステップＳ１０２において、遅延量の初期値を最小値とした場合は、遅延量が大きくなる方向に遅延量を調整し、遅延量の初期値を最大値とした場合は、遅延量が小さくなる方向に遅延量を調整する。或いは、予め設定した複数の遅延量の中から選択するようにしてもよい。例えば、遅延量が大きくなる方向に遅延量を調整する場合は、遅延回路ＴＤ２，ＴＤ３の遅延時間が長くなる方向に調整信号ＣＮＴを与える。尚、調整信号ＣＮＴは、後に図３２で説明する遅延回路によって異なり、例えばバラクタを用いる場合は容量が１０ｐＦずつ増加するようにバラクタに与える電圧を制御する。ここで、遅延回路ＴＤ１の遅延時間は最小値に固定しておく。この理由は、先に説明したように、０／１判定器ＤＳ（Ｎ），ＤＳ（Ｎ＋１）およびＤＳ（Ｎａ）の入力信号とクロック信号との相対的な時間関係は、遅延回路ＴＤ３（Ｎ），ＴＤ３（Ｎ＋１）およびＴＤ２（Ｎ）の遅延時間と遅延回路ＴＤ１の遅延時間とによって決まるからである。
【００５０】
このようにして、遅延量を単純に増加または減少させてその時の比較器２０１が出力する比較結果（誤差など）のデータ収集を行う。  （ステップＳ１０７）制御部２０４は、比較器２０１が出力する比較結果（誤差など）を遅延量に関連付けて記憶部２０２に記憶する。
【００５１】
（ステップＳ１０８）制御部２０４は、比較結果が所定値以下であるか否かを判別する。Ｎｏの場合はステップＳ１０６に戻り、Ｙｅｓの場合はステップＳ１０９に進む。尚、例えば遅延量が最小から最大までの全ての遅延量を試したか否かを判別してもよい。この場合は、全ての遅延量について比較結果を取得するまでステップＳ１０６に戻り、全ての遅延量について比較結果を取得し終えた場合はステップＳ１０９に進む。
【００５２】
（ステップＳ１０９）制御部２０４は、記憶部２０３に記憶された比較結果の中から適切な遅延量を選択する。例えば、誤差である場合は、誤差が最小または所定値以下の遅延量を選択し、通常の受信動作期間のＡＤＣ１０４の遅延量として設定する。
【００５３】
（ステップＳ１１０）以上で一連の遅延量調整処理を終了する。
【００５４】
このようにして、ＡＤＣ１０４の遅延回路ＴＤに比較結果が予め設定した範囲内となる遅延量を設定することができるので、受信回路１０３は、ＡＤＣ１０４で受信信号を精度高くデジタルデータに変換することができる。
【００５５】
ここで、遅延量調整のタイミングチャートについて図１２を用いて説明する。図１２は、横軸に時間を取り、各信号のタイミングを示した図である。尚、いずれの制御信号も”Ｈｉｇｈ”でアクティブ状態を示している。
【００５６】
図１２において、遅延量の調整期間と通常の受信動作期間とを示す遅延量調整開始信号が”１”になるとＡＤＣ１０４の遅延回路ＴＤの遅延量を調整する動作を開始する（タイミングＴ１０）。そして、先ずＡＤＣ１０４のダイナミックアンプＤＮＡＭＰ，遅延回路ＴＤ，０／１判定器ＤＳおよびエンコーダ１３２などの回路を初期化する（タイミングＴ１０からＴ１１）。次に、ＥＱ／ＣＤＲ１０５の動作を開始し（タイミングＴ１２）、等化回路の引き込みやタイミング再生回路の復号タイミングをロックする（タイミングＴ１３）。調整回路１０６によるＡＤＣ１０４の遅延量の調整を開始する（タイミングＴ１４）。尚、この各回路の遅延量調整信号は、外部（システム）から与えられる遅延量調整開始信号とは異なり、調整回路１０６の内部で用いられる処理シーケンスを示す信号である。
【００５７】
次に、外部（システム）からパタン設定信号が与えられる場合は、特定パタンの出力を開始する（タイミングＴ１５）。ここまでの処理で、ＡＤＣ１０４の遅延回路ＴＤの遅延量を可変できる状態になり、以降の処理で遅延量を変化させた時（タイミングＴ２０，Ｔ２２など）のエラー量などを取得して記憶部２０３に記憶する動作を行う（タイミングＴ２１，Ｔ２３など）。このようにして記憶部２０３に記憶された結果から比較結果が予め設定した範囲内となる遅延量をＡＤＣ１０４の遅延回路ＴＤに設定し（タイミングＴ２４）、一連の遅延量の調整処理を終了する（タイミングＴ２５）。この後、各回路の遅延量調整および特定パタンの出力などを終了し（タイミングＴ１６）、システム側から与えられる遅延量調整開始信号が”０”になってタイミング調整期間が終了し、通常の受信動作期間を開始する（タイミングＴ１７）。
【００５８】
ここで、遅延量調整開始信号やパタン設定信号を送信回路１０１および受信回路１０３に与えるためのシステム側のコントローラがある。例えば高速信号伝送システム１００がＬＳＩチップ内の回路ブロック間やＬＳＩチップ間或いは回路ボード間などの信号伝送に適用される場合は、それらの回路やボードが搭載される装置の制御部がシステム側のコントローラに対応する。或いは、高速信号伝送システム１００が通信システムなどの場合は、通信システムの保守運用などを行う制御装置が上記のシステム側のコントローラに対応する。
【００５９】
以上が各実施形態に共通の基本的なブロックおよび動作である。次に、先に説明した高速信号伝送システム１００の具体的な実施形態について順番に説明する。
【００６０】
（第１実施形態）
第１実施形態に係る受信回路１０３ａは、送信回路１０１ａから送信されるトレーニングパタン（特定パタン）を受信する。そして、ＥＱ／ＣＤＲ１０５の復号データ（復号パタン）と受信回路１０３ａで生成した同じ特定パタンとが一致するように、ＡＤＣ１０４の遅延時間を調整する。図１３は本実施形態における高速信号伝送システム１００ａの一例を示す図で、図１で説明した高速信号伝送システム１００に対応する。尚、図１と同符号のものは同じものを示す。また、同じ符号番号でもアルファベットなどを付加したものは、基本機能は同じであるがブロックの要素や動作が少し異なる。
【００６１】
図１３において、送信回路１０１ａは、伝送線路１５１の特性インピーダンスにマッチングした出力インピーダンスを有するドライバ１０２ａと、送信データとは別にシステム側から与えられるパタン設定信号に応じて調整用の特定パタンを生成する調整パタン生成部１０７を有する。そして、送信データまたは特定パタンはドライバ１０２ａから伝送線路１５１に送信信号として出力され、伝送線路１５１を経て受信回路１０３ａに入力される。ここで、伝送線路１５１は図２の伝送線路１５１と同じである。
【００６２】
受信回路１０３ａは、ＡＤＣ１０４と、ＥＱ／ＣＤＲ１０５ａと、調整回路１０６ａとを有する。受信回路１０３ａにおいて、伝送線路１５１を介して入力するアナログの受信信号は、ＡＤＣ１０４でサンプリングされてデジタル量に変換される。そして、ＥＱ／ＣＤＲ１０５ａは、デジタル処理によって伝送線路１５１における波形劣化を補償し、復号データを調整回路１０６ａに出力する。
【００６３】
調整回路１０６ａは、ＥＱ／ＣＤＲ１０５ａから出力される復号データと、システム側から与えられるパタン設定信号に応じて調整回路１０６ａ内部で生成する特定パタンとを比較して、比較結果が予め設定した範囲内の（予め設定した条件に合致する）ＡＤ変換タイミングになるようにＡＤＣ１０４の内部のサンプリングタイミングを制御する。調整回路１０６ａの一例を図１４に示す。
【００６４】
図１４において、調整回路１０６ａは、比較器２０１ａと、パタン選択部２０２ａ＿１と、遅延量設定部２０２ａ＿２と、記憶部２０３と、制御部２０４ａと、遅延量制御信号発生部２０５とを有する。ここで、パタン選択部２０２ａ＿１および遅延量設定部２０２ａ＿２は、図１の期待値設定部２０２に対応し、比較器２０１ａに期待値を出力する代わりに、ＥＱ／ＣＤＲ１０５ａの復号データに合わせて頭出しした特定パタンを比較器２０１ａに出力する。
【００６５】
例えば、パタン選択部２０２ａ＿１は、システム側から与えられるパタン設定信号に応じて所定のトレーニングパタンを選択する。トレーニングパタンは、例えばＰＲＢＳ７などの疑似ランダム符号を用い、送信回路１０１ａ側から送信される特定パタンと同じパタンを選択する。
【００６６】
そして、遅延量設定部２０２ａ＿２は、パタン選択部２０２ａ＿１が出力する特定パタンの頭出し（パタンの開始と終了のタイミング合わせ）を行い、比較器２０１ａに出力する。
【００６７】
比較器２０１ａは、ＥＱ／ＣＤＲ１０５ａの復号データと遅延量設定部２０２ａ＿２が出力する特定パタンとを比較し、一致または不一致などエラー数を記憶部２０３に出力する。
【００６８】
制御部２０４ａは、遅延量制御信号発生部２０５を介してＡＤＣ１０４の遅延回路ＴＤに設定した遅延量に対応させて比較器２０１ａが出力するエラー数を記憶部２０３に記憶する。そして、制御部２０４ａは、記憶部２０３に記憶された複数の遅延量と対応するエラー数とを参照して、エラー数が最小になる（或いはエラー数が所定値以下になる）遅延量を選択し、遅延量制御信号発生部２０５を介してＡＤＣ１０４の遅延回路ＴＤに選択した遅延量を設定する。
【００６９】
尚、上記以外の調整回路１０６ａの各ブロックおよび動作は、図９で説明した調整回路１０６と同じなので重複する説明は省略する。
【００７０】
次に、第１実施形態に係る受信回路１０３ａおけるＡＤＣ１０４の遅延量の調整するためのフローチャートについて図１５を用いて説明する。尚、図１５は先に説明した図１１に対応する図で、図１１と同符号のステップは同じ処理を示す。また、同じ符号番号のステップでもアルファベットなどを付加したものは、基本的な処理は同じであるが本実施形態に特化した処理を行う。以下、図１１と異なる処理について説明する。
【００７１】
（ステップＳ１０５ａ）パタン選択部２０２ａ＿１は、システム側から与えられるパタン設定信号に応じて所定の特定パタンを選択し、遅延量設定部２０２ａ＿２はパタンの開始と終了のタイミング合わせる頭出しを行い、比較器２０１ａに出力する。
【００７２】
（ステップＳ１０７ａ）制御部２０４ａは、比較器２０１ａが出力するＥＱ／ＣＤＲ１０５ａの復号データと遅延量設定部２０２ａ＿２が出力する特定パタンとの比較結果（一致または不一致などエラー数）を遅延量に関連付けて記憶部２０２に記憶する。
【００７３】
（ステップＳ１０８ａ）制御部２０４ａは、比較結果（エラー数）が予め設計値として決められた所定値以下であるか否かを判別する。Ｎｏの場合はステップＳ１０６に戻り、Ｙｅｓの場合はステップＳ１０９ａに進む。尚、例えば遅延量が最小から最大までの全ての遅延量を試したか否かを判別してもよい。この場合は、全ての遅延量について比較結果を取得するまでステップＳ１０６に戻り、全ての遅延量について比較結果を取得し終えた場合はステップＳ１０９ａに進む。
【００７４】
（ステップＳ１０９ａ）制御部２０４ａは、記憶部２０３に記憶された比較結果（エラー数）の中から最小または所定値以下のエラー数に対応する遅延量を選択する。そして、制御部２０４ａは、遅延量制御信号発生部２０５を介してＡＤＣ１０４の遅延回路ＴＤの遅延量を設定する。
【００７５】
このようにして、第１実施形態に係る受信回路１０３ａでは、特定パタンを送信回路１０１ａから送信し、受信回路１０３ａのＡＤＣ１０４の遅延時間を変えながらＥＱ／ＣＤＲ１０５ａの復号データと特定パタンとを比較してエラー数が最小または所定値以下の遅延時間を選択する。これにより、ＡＤＣ１０４の変換タイミングを比較結果が予め設定した範囲内になるように設定できるので、復号データのエラー数が少ない受信回路１０３ａを実現することができる。
【００７６】
（第２実施形態）
第２実施形態に係る受信回路１０３ｂは、ＡＤＣ１０４の遅延時間を変えながらＥＱ／ＣＤＲ１０５の等化回路の誤差信号ｅ（ｎ）をモニタして誤差が最小（誤差の期待値が０）となるように誤差信号ｅ（ｎ）と誤差の期待値とを比較して比較結果が予め設定した範囲内となる遅延時間を選択する。図１６は受信回路１０３ｂを使用する高速信号伝送システム１００ｂの一例を示す図で、図１で説明した高速信号伝送システム１００に対応する。尚、図１と同符号のものは同じものを示す。また、同じ符号番号でもアルファベットなどを付加したものは、基本機能は同じであるがブロックの要素または動作が少し異なる。
【００７７】
図１６において、送信回路１０１は図１の送信回路１０１と同じものを示し、送信データをドライバ１０２から伝送線路１５１に送信する。
【００７８】
受信回路１０３ｂは、ＡＤＣ１０４と、ＥＱ／ＣＤＲ１０５ｂと、調整回路１０６ｂとを有する。受信回路１０３ｂにおいて、伝送線路１５１を介して入力するアナログの受信信号は、ＡＤＣ１０４でサンプリングされてデジタル量に変換される。そして、ＥＱ／ＣＤＲ１０５ｂは、デジタル処理によって伝送線路１５１における波形劣化を補償し、等化回路の誤差信号ｅ（ｎ）を調整回路１０６ｂに出力する。
【００７９】
調整回路１０６ｂは、ＥＱ／ＣＤＲ１０５ｂから出力される誤差信号ｅ（ｎ）と調整回路１０６ｂ内部で与えられる誤差信号の期待値とを比較して、比較結果が予め設定した範囲内となるＡＤ変換タイミングになるようにＡＤＣ１０４の内部のサンプリングタイミングを制御する。調整回路１０６ｂの一例を図１７に示す。
【００８０】
図１７において、調整回路１０６ｂは、比較器２０１ｂと、誤差の期待値設定部２０２ｂと、記憶部２０３と、制御部２０４ｂと、遅延量制御信号発生部２０５とを有する。ここで、誤差の期待値設定部２０２ｂは、図１の期待値設定部２０２に対応し、比較器２０１ｂにＥＱ／ＣＤＲ１０５の等化回路１０５＿１が出力する誤差信号の期待値を比較器２０１ｂに出力する。
【００８１】
比較器２０１ｂは、ＥＱ／ＣＤＲ１０５の等化回路１０５＿１が出力する誤差信号ｅ（ｎ）と誤差の期待値設定部２０２ｂが出力する誤差信号の期待値（この場合は誤差が０になることが求められるので誤差信号の期待値は０となる）とを比較し、比較結果の誤差（この場合は誤差信号ｅ（ｎ）自体に相当）を記憶部２０３に出力する。
【００８２】
制御部２０４ｂは、遅延量制御信号発生部２０５を介してＡＤＣ１０４の遅延回路ＴＤに設定した遅延量に関連付けて比較器２０１ｂが出力する誤差を記憶部２０３に記憶する。そして、制御部２０４ｂは、記憶部２０３に記憶された複数の遅延量に対応する誤差を参照して、誤差が最小になる（或いは誤差が所定値以下になる）遅延量を選択し、遅延量制御信号発生部２０５を介してＡＤＣ１０４の遅延回路ＴＤに設定する。
【００８３】
尚、上記以外の調整回路１０６ｂの各ブロックおよび動作は、図９で説明した調整回路１０６と同じなので重複する説明は省略する。
【００８４】
次に、第２実施形態に係る受信回路１０３ｂおけるＡＤＣ１０４の遅延量の調整するためのフローチャートについて図１８を用いて説明する。尚、図１８は先に説明した図１１に対応する図で、図１１と同符号のステップは同じ処理を示す。また、同じ符号番号のステップでもアルファベットなどを付加したものは、基本的な処理は同じであるが本実施形態に特化した処理を行う。以下、図１１と異なる処理について説明する。
【００８５】
（ステップＳ１０５ｂ）誤差の期待値設定部２０２ｂは、誤差信号の期待値として０を比較器２０１ｂに出力する。
【００８６】
（ステップＳ１０７ｂ）制御部２０４ｂは、比較器２０１ｂが出力するＥＱ／ＣＤＲ１０５の誤差信号ｅ（ｎ）と誤差信号の期待値との比較結果（誤差）を遅延量に関連付けて記憶部２０２に記憶する。
【００８７】
（ステップＳ１０８ｂ）制御部２０４ｂは、比較結果（誤差）が予め設計値として決められた所定値以下であるか否かを判別する。Ｎｏの場合はステップＳ１０６に戻り、Ｙｅｓの場合はステップＳ１０９ｂに進む。尚、例えば遅延量が最小から最大までの全ての遅延量を試したか否かを判別してもよい。この場合は、全ての遅延量について比較結果を取得するまでステップＳ１０６に戻り、全ての遅延量について比較結果を取得し終えた場合はステップＳ１０９ｂに進む。
【００８８】
（ステップＳ１０９ｂ）制御部２０４ｂは、記憶部２０３に記憶された比較結果（誤差）の中から最小または所定値以下の誤差に対応する遅延量を選択する。そして、制御部２０４ｂは、遅延量制御信号発生部２０５を介してＡＤＣ１０４の遅延回路ＴＤの遅延量を設定する。
【００８９】
このようにして、第２実施形態に係る受信回路１０３ｂでは、特定パタンを送信回路１０１から送信し、受信回路１０３ｂのＡＤＣ１０４の遅延時間を変えながらＥＱ／ＣＤＲ１０５の誤差信号ｅ（ｎ）と誤差信号の期待値との誤差が最小または所定値以下となる遅延時間を選択する。これにより、ＡＤＣ１０４の変換タイミングを比較結果が予め設定した範囲内となるように設定できるので、復号データのエラー数が少ない受信回路１０３ｂを実現することができる。
【００９０】
（第３実施形態）
第３実施形態に係る受信回路１０３ｃは、先に説明した第１実施形態の受信回路１０３ａと第２実施形態の受信回路１０３ｂとを複合する回路である。本実施形態では、先ず第１実施形態と同様に、トレーニングパタン（特定パタン）を送信回路１０１ａから送信し、受信回路１０３ｃのＡＤＣ１０４の遅延時間を変えながらＥＱ／ＣＤＲ１０５の復号データと特定パタンとを比較する第１処理を行う。同時に第２実施形態と同様に、ＥＱ／ＣＤＲ１０５の等化回路の誤差信号ｅ（ｎ）をモニタして誤差が最小（誤差の期待値が０）となるように誤差信号ｅ（ｎ）と誤差の期待値とを比較する第２処理を行う。そして、第１処理と第２処理の比較結果を参照して比較結果が予め設定した範囲内となる遅延時間を選択する。図１９は受信回路１０３ｃを使用する高速信号伝送システム１００ｃの一例を示す図で、図１で説明した高速信号伝送システム１００に対応する。尚、図１および図１３と同符号のものは同じものを示す。また、同じ符号番号でもアルファベットなどを付加したものは、基本機能は同じであるがブロックの要素または動作が少し異なる。
【００９１】
図１９において、送信回路１０１ａは図１３の送信回路１０１ａと同じものを示し、送信データとは別にシステム側から与えられるパタン設定信号に応じて調整用の特定パタンを生成する調整パタン生成部１０７を有する。そして、送信データまたは特定パタンはドライバ１０２ａから伝送線路１５１に送信信号として出力され、伝送線路１５１を経て受信回路１０３ａに入力される。
【００９２】
受信回路１０３ｃは、ＡＤＣ１０４と、ＥＱ／ＣＤＲ１０５ｃと、調整回路１０６ｃとを有する。受信回路１０３ｃにおいて、伝送線路１５１を介して入力するアナログの受信信号は、ＡＤＣ１０４でサンプリングされてデジタル量に変換される。そして、ＥＱ／ＣＤＲ１０５ｃは、デジタル処理によって伝送線路１５１における波形劣化を補償し、等化回路の誤差信号ｅ（ｎ）および復号データを調整回路１０６ｃに出力する。
【００９３】
調整回路１０６ｃは、ＥＱ／ＣＤＲ１０５ｃから出力される復号データと、システム側から与えられるパタン設定信号に応じて調整回路１０６ｃ内部で生成する特定パタンとを比較する。同時にＥＱ／ＣＤＲ１０５ｃから出力される誤差信号ｅ（ｎ）と調整回路１０６ｃ内部で与えられる誤差信号の期待値とを比較する。そして、これらの比較結果が予め設定した範囲内になるようにＡＤＣ１０４の内部のサンプリングタイミングを制御する。調整回路１０６ｃの一例を図２０に示す。
【００９４】
図２０において、調整回路１０６ｃは、比較器２０１ｃ＿１および比較器２０１ｃ＿２と、誤差の期待値設定部２０２ｂと、パタン選択部２０２ａ＿１と、遅延量設定部２０２ａ＿２と、記憶部２０３と、制御部２０４ｃと、遅延量制御信号発生部２０５とを有する。尚、先に説明した図１４，図１７と同符号のものは同じブロックを示す。
【００９５】
例えば、パタン選択部２０２ａ＿１は、図１４で説明したようにシステム側から与えられるパタン設定信号に応じて所定のトレーニングパタンを選択する。そして、遅延量設定部２０２ａ＿２は、パタン選択部２０２ａ＿１が出力する特定パタンの頭出し（パタンの開始と終了のタイミング合わせ）を行い、比較器２０１ｃ＿２に出力する。比較器２０１ｃ＿２は、ＥＱ／ＣＤＲ１０５ａの復号データと遅延量設定部２０２ａ＿２が出力する特定パタンとを比較し、一致または不一致などエラー数を記憶部２０３に出力する。
【００９６】
一方、誤差の期待値設定部２０２ｂは、図１７で説明したように比較器２０１ｃ＿１にＥＱ／ＣＤＲ１０５の等化回路１０５＿１が出力する誤差信号ｅ（ｎ）の期待値を比較器２０１ｃ＿１に出力する。比較器２０１ｃ＿１は、ＥＱ／ＣＤＲ１０５の等化回路１０５＿１が出力する誤差信号ｅ（ｎ）と、誤差の期待値設定部２０２ｃが出力する誤差信号の期待値（この場合は誤差が０になることが求められるので誤差信号の期待値は０となる）とを比較する。そして、比較器２０１ｃ＿１は、制御部２０４ｃが指定した記憶部２０３の領域に比較結果の誤差（この場合は誤差信号ｅ（ｎ）の値に相当）を記憶する。
【００９７】
制御部２０４ｃは、遅延量制御信号発生部２０５を介してＡＤＣ１０４の遅延回路ＴＤに設定した遅延量に対応させて比較器２０１ｃ＿１および比較器２０１ｃ＿２の２つの比較結果を記憶部２０３に記憶する。そして、制御部２０４ｃは、記憶部２０３に記憶された複数の遅延量に対応する２つの比較結果を参照して、誤差が最小（或いは誤差が所定値以下）且つエラー数が最小（或いはエラー数が所定値以下）となる遅延量を選択し、遅延量制御信号発生部２０５を介してＡＤＣ１０４の遅延回路ＴＤに選択した遅延量を設定する。尚、比較器２０１ｃ＿２で復号データが特定パタンに一致しない場合は、誤差信号の値に関係なくエラー数を意図的に大きな値を記憶部２０３に出力するようにして、その時の遅延量は選択されなくてもよい。従って、復号データが誤っている場合の遅延量は記憶部２０３に記憶されない。
【００９８】
尚、上記以外の調整回路１０６ｃの各ブロックおよび動作は、図９で説明した調整回路１０６と同じなので重複する説明は省略する。
【００９９】
次に、第３実施形態に係る受信回路１０３ｃおけるＡＤＣ１０４の遅延量の調整するためのフローチャートについて図２１を用いて説明する。尚、図２１は先に説明した図１１に対応する図で、図１１と同符号のステップは同じ処理を示す。また、同じ符号番号のステップでもアルファベットなどを付加したものは、基本的な処理は同じであるが本実施形態に特化した処理を行う。以下、図１１と異なる処理について説明する。
【０１００】
（ステップＳ１０５ｃ）誤差の期待値設定部２０２ｂは、誤差信号の期待値（０）を比較器２０１ｃ＿１に出力する。同時に、遅延量設定部２０２ａ＿２は、パタン選択部２０２ａ＿１が出力する特定パタンの頭出し（パタンの開始と終了のタイミング合わせ）を行い、比較器２０１ｃ＿２に出力する。
【０１０１】
（ステップＳ１０７ｃ）制御部２０４ｃは、比較器２０１ｃ＿１が出力するＥＱ／ＣＤＲ１０５の誤差信号ｅ（ｎ）と誤差信号の期待値との比較結果（誤差）と、比較器２０１ｃ＿２が出力するＥＱ／ＣＤＲ１０５ａの復号データと遅延量設定部２０２ａ＿２が出力する特定パタンとの比較結果（エラー数）とを遅延量に関連付けて記憶部２０２に記憶する。
【０１０２】
（ステップＳ１０８ｃ）制御部２０４ｃは、比較結果の誤差およびエラー数の両方が予め設計値として決められたそれぞれの所定値以下であるか否かを判別する。Ｎｏの場合はステップＳ１０６に戻り、Ｙｅｓの場合はステップＳ１０９ｃに進む。尚、例えば遅延量が最小から最大までの全ての遅延量を試したか否かを判別してもよい。この場合は、全ての遅延量について比較結果を取得するまでステップＳ１０６に戻り、全ての遅延量について比較結果を取得し終えた場合はステップＳ１０９ｃに進む。
【０１０３】
（ステップＳ１０９ｃ）制御部２０４ｃは、記憶部２０３に記憶された比較結果（エラー数および誤差）の中から、比較結果が予め設定した範囲内の（予め設定した条件に合致する）遅延量を選択する。ここで、遅延量の選択方法として、例えばエラー数が０または所定値以下の遅延量のものを抽出し、その中から誤差が最小または所定値以下（予め設定した範囲内）のものを選択することができる。或いは、エラー数と誤差をそれぞれ小さいものから順番に番号付けして、エラー数の順番と誤差の順番の番号の和が最小の遅延量を選択してもよい。そして、制御部２０４ｃは、選択された遅延量を遅延量制御信号発生部２０５を介してＡＤＣ１０４の遅延回路ＴＤに設定する。
【０１０４】
このようにして、第３実施形態に係る受信回路１０３ｃでは、特定パタンを送信回路１０１から送信し、受信回路１０３ｃのＡＤＣ１０４の遅延時間を変えながらＥＱ／ＣＤＲ１０５の誤差信号ｅ（ｎ）と誤差信号の期待値との誤差と、復号データのエラー数との両方の値を参照して、これらの値が予め設定した範囲内の（予め設定した条件に合致する）遅延時間を選択する。例えば、両方の比較結果がそれぞれ予め設定した範囲内となる遅延時間を選択する。これにより、エラー数が少なくても誤差が大きい場合や誤差が小さくてもエラー数が多い場合の遅延量を除外することができるので、ＡＤＣ１０４の変換タイミングを第１実施形態または第２実施形態の場合より適切に遅延量を設定することができる。また、遅延量調整の収束速度を高めることもできる。
【０１０５】
（第４実施形態）
第４実施形態に係る受信回路１０３ｄを用いる高速信号伝送システム１００ｄでは、第１実施形態と同様に、トレーニングパタン（特定パタン）を送信回路１０１ｄから送信するが、図１３の送信回路１０１ａとは異なり、調整パタン生成部１０７の機能がドライバ１０２ｄに含まれている。送信回路１０１ｄのドライバ１０２ｄは、送信データに関係なく、システム側の遅延量調整開始信号のタイミングに応じて特定パタンに切り替えて出力できるようになっている。尚、特定パタンは、ランプ信号や正弦波など既知の信号波形である。
【０１０６】
また、本実施形態に係る受信回路１０３ｄのＡＤＣ１０４の遅延時間を変えながらＥＱ／ＣＤＲ１０５ｄの等化前の入力信号（ＡＤＣ１０４の出力信号）の処理サイクル前後の変化量を求める。そして求めた変化量と変化量の期待値との誤差が最小または所定値以下となる遅延時間を選択する。図２２は受信回路１０３ｄを使用する高速信号伝送システム１００ｄの一例を示す図で、図１で説明した高速信号伝送システム１００に対応する。尚、図１と同符号のものは同じものを示す。また、同じ符号番号でもアルファベットなどを付加したものは、基本機能は同じであるがブロックの要素または動作が少し異なる。
【０１０７】
図２２において、送信回路１０１ｄは、送信データまたは特定パタンがドライバ１０２ｄから伝送線路１５１に送信信号として出力され、伝送線路１５１を経て受信回路１０３ｄに入力される。
【０１０８】
受信回路１０３ｄは、ＡＤＣ１０４と、ＥＱ／ＣＤＲ１０５ｄと、調整回路１０６ｄとを有する。受信回路１０３ｄにおいて、伝送線路１５１を介して入力するアナログの受信信号は、ＡＤＣ１０４でサンプリングされてデジタル量に変換される。そして、ＥＱ／ＣＤＲ１０５ｄは、デジタル処理によって伝送線路１５１における波形劣化を補償し、等化回路の入力信号（ＡＤＣ１０４の出力信号）を調整回路１０６ｄに出力する。
【０１０９】
調整回路１０６ｄは、ＥＱ／ＣＤＲ１０５ｄでバイパスされるＡＤＣ１０４の出力信号の変化量を求め、変化量の期待値と比較する。そして、この比較結果が予め設定した範囲内になるようにＡＤＣ１０４の内部のサンプリングタイミングを制御する。調整回路１０６ｄの一例を図２３に示す。
【０１１０】
図２３において、調整回路１０６ｄは、比較器２０１ｄと、変化量の期待値を設定する期待値設定部２０２ｄと、記憶部２０３と、制御部２０４ｄと、遅延量制御信号発生部２０５と、遅延タップ２０６と、減算器２０７とを有する。尚、先に説明した図９と同符号のものは同じブロックを示す。
【０１１１】
図２３において、ＥＱ／ＣＤＲ１０５ｄでバイパスされるＡＤＣ１０４の出力信号は減算器２０７と遅延タップ２０６とに入力される。遅延タップ２０６は１つの処理サイクル毎に更新され、常に１つ前の処理サイクルのＥＱ／ＣＤＲ１０５ｄでバイパスされるＡＤＣ１０４の出力信号が保持される。従って、減算器２０７は、ＥＱ／ＣＤＲ１０５ｄでバイパスされるＡＤＣ１０４の出力信号の処理サイクル前後の変化量を求めている。そして、比較器２０１ｄは、減算器２０７で求めた変化量と期待値設定部２０２ｄが出力する変化量の期待値との誤差を求め、記憶部２０３に出力する。
【０１１２】
制御部２０４ｄは、遅延量制御信号発生部２０５を介してＡＤＣ１０４の遅延回路ＴＤに設定した遅延量に対応させて比較器２０１ｄの比較結果（誤差）を記憶部２０３に記憶する。そして、制御部２０４ｄは、記憶部２０３に記憶された遅延量に対応する比較結果（誤差）を参照して、誤差が最小（或いは誤差が所定値以下）となる遅延量を選択し、遅延量制御信号発生部２０５を介してＡＤＣ１０４の遅延回路ＴＤに選択した遅延量を設定する。尚、上記以外の調整回路１０６ｄの各ブロックおよび動作は、図９で説明した調整回路１０６と同じなので重複する説明は省略する。
【０１１３】
ここで、本実施形態で使用する変化量の考え方について図２４を用いて説明する。図２４は、横軸に時間，縦軸にＡＤＣ１０４の出力値を示す図で、特定パタンとしてランプ信号を使用する場合のＡＤＣ１０４のサンプリングの様子を示している。単調増加の信号８０１の場合は、時間的に前後するサンプリングタイミングのＡＤＣ１０４の出力値の変化量は一定になる。同様に、単調減少の信号８０２の場合も、時間的に前後するサンプリングタイミングのＡＤＣ１０４の出力値の変化量は一定になる。ところが、ＡＤＣ１０４では出力値をラッチしているため、誤動作時には出力値が変化しない場合が生じる。例えば、単調増加の信号８０１の場合、サンプリングタイミングＴ３１の出力値８０３は、次のサンプリングタイミングＴ３２では所定の変化量だけ増加した出力値８０４になることが期待されるが、誤動作によって出力値８０３のまま変化しない。同様に、単調減少の信号８０２の場合、サンプリングタイミングＴ３３の出力値８０５は、次のサンプリングタイミングＴ３４では所定の変化量だけ減少した出力値８０６になることが期待されるが、誤動作によって出力値８０５のまま変化しない。つまり、図２３の比較器２０１ｄの比較結果によって、ランプ信号などの特定パタンを送受信する場合のサンプリング周期毎の変化量が期待値通りに変化しているか否かを判別することができる。
【０１１４】
次に、第４実施形態に係る受信回路１０３ｄおけるＡＤＣ１０４の遅延量の調整するためのフローチャートについて図２５を用いて説明する。尚、図２５は先に説明した図１１に対応する図で、図１１と同符号のステップは同じ処理を示す。また、同じ符号番号のステップでもアルファベットなどを付加したものは、基本的な処理は同じであるが本実施形態に特化した処理を行う。以下、図１１と異なる処理について説明する。
【０１１５】
（ステップＳ１０５ｄ）期待値設定部２０２ｄは、変化量の期待値を比較器２０１ｄに出力する。尚、送信回路１０１ｄのドライバ１０２ｄは、システム側の遅延量調整開始信号のタイミングに応じてランプ信号などの特定パタンを発生させて伝送線路１５１に送信信号として出力しているものとする。
【０１１６】
（ステップＳ１０７ｄ）制御部２０４ｄは、比較器２０１ｄが出力する減算器２０７で求めた変化量と期待値設定部２０２ｄが出力する変化量の期待値との誤差を遅延量に関連付けて記憶部２０２に記憶する。
【０１１７】
（ステップＳ１０８ｄ）制御部２０４ｄは、比較結果の誤差が予め設計値として決められた所定値以下であるか否かを判別する。Ｎｏの場合はステップＳ１０６に戻り、Ｙｅｓの場合はステップＳ１０９ｄに進む。尚、例えば遅延量が最小から最大までの全ての遅延量を試したか否かを判別してもよい。この場合は、全ての遅延量について比較結果を取得するまでステップＳ１０６に戻り、全ての遅延量について比較結果を取得し終えた場合はステップＳ１０９ｄに進む。
【０１１８】
（ステップＳ１０９ｄ）制御部２０４ｄは、記憶部２０３に記憶された比較結果（変化量の誤差）の中から最小または所定値以下の誤差に対応する遅延量を選択する。そして、制御部２０４ｄは、遅延量制御信号発生部２０５を介してＡＤＣ１０４の遅延回路ＴＤの遅延量を設定する。
【０１１９】
このようにして、第４実施形態に係る受信回路１０３ｄでは、ランプ信号などの特定パタンを送信回路１０１ｄから送信し、受信回路１０３ｄのＡＤＣ１０４の遅延時間を変えながらＡＤＣ１０４の出力信号の変化量を求め、変化量の期待値との誤差が最小または所定値以下の遅延時間を選択する。これにより、ＡＤＣ１０４の変換タイミングを受信回路１０３ｄが正常に動作する範囲内に設定することができる。ここで、受信回路１０３ｄが正常に動作する範囲とは、復号データのエラー数が０でなくてもよく、誤り訂正可能なエラー数を含む。従って、ＡＤＣ１０４の変換タイミング（０／１判定器ＤＳの判定タイミング）は、図７に示した適正範囲内にあればよく、最も誤差が小さいタイミングからずれていてもよい。  （第５実施形態）
第５実施形態に係る受信回路１０３ｅは、ランプ信号などの特定パタンを受信回路１０３ｅ側で生成してＡＤＣ１０４に入力し、ＡＤＣ１０４の出力と特定パタンの期待値とを比較して遅延量を決定する。このように、本実施形態では受信回路１０３ｅで閉じた処理を行う。送信回路１０１は第２実施形態で説明した図１６の送信回路１０１と同じものである。図２６は受信回路１０３ｅを使用する高速信号伝送システム１００ｅの一例を示す図で、図１で説明した高速信号伝送システム１００に対応する。尚、図１と同符号のものは同じものを示す。また、同じ符号番号でもアルファベットなどを付加したものは、基本機能は同じであるがブロックの要素または動作が少し異なる。
【０１２０】
図２６において、送信データは送信回路１０１のドライバ１０２から伝送線路１５１に送信され、伝送線路１５１を経て受信回路１０３ｅに入力される。
【０１２１】
受信回路１０３ｅは、ＡＤＣ１０４と、ＥＱ／ＣＤＲ１０５ｄと、調整回路１０６ｅと、セレクタ１０７と、信号発生回路１０８（タイミング調整回路１０９および信号出力回路１１０）とを有する。ここで、ＥＱ／ＣＤＲ１０５ｄは第４実施形態で説明した図２２のＥＱ／ＣＤＲ１０５ｄと同じもので、デジタル処理によって伝送線路１５１における波形劣化を補償し、等化回路の入力信号（ＡＤＣ１０４の出力信号）をそのまま調整回路１０６ｅに出力する。
【０１２２】
受信回路１０３ｅにおいて、伝送線路１５１を介して入力する受信信号は、セレクタ１０７に入力される。セレクタ１０７は、受信信号と信号発生回路１０７の出力信号とを入力し、セレクタ信号によって選択された信号をＡＤＣ１０４に出力する。セレクタ信号は、例えばシステム側のコントローラが出力する遅延量調整開始信号が用いられる。遅延量調整開始信号は、高速信号伝送システム１０１ｅの初期化時に受信回路１０３ｅのＡＤＣ１０４の変換タイミングを調整するタイミング調整動作期間または通常の受信動作期間のいずれかを示す信号である。セレクタ１０７は、遅延量調整開始信号（セレクタ信号）が例えば”Ｈｉｇｈ”の状態でタイミング調整動作期間を示している場合、信号発生回路１０８の出力信号をＡＤＣ１０４に出力する。逆に、遅延量調整開始信号（セレクタ信号）が例えば”Ｌｏｗ”の状態で通常の受信動作期間を示している場合、伝送線路１５１を介して入力する受信信号をＡＤＣ１０４に出力する。
【０１２３】
信号発生回路１０８は、システム側から与えられる遅延量調整開始信号に応じて、特定パタンの信号を発生し、セレクタ１０７に出力する。また、特定パタンの信号を発生するタイミングを調整回路１０６ｅに出力する。ここで、信号発生回路１０８は、特定パタンの信号を発生するためのタイミング調整を行うタイミング調整回路１０９と、タイミング調整回路１０９が調整したタイミングに応じて特定パタンを出力する信号出力回路１１０とを有する。
【０１２４】
例えば単調増加のランプ信号を発生する場合のタイミング調整回路１０９の一例を図２７（ａ）に示す。タイミング調整回路１０９は、遅延タップ４０１と、加算器４０２と、定数部４０３とを有する。遅延タップ４０１は、システム側から与えられる遅延量調整開始信号に応じて初期値にリセットまたはセットされる。加算器４０２は遅延タップ４０１に保持された１つ前の処理サイクルの出力値（Ｎビットのデジタル値：Ｎは自然数）と、定数部４０３が出力する定数（１）を加算し、遅延タップ４０１に保持する。そして、遅延タップ４０１に保持された値が出力される。例えば出力例４０４のグラフに示したように、横軸の処理サイクル毎に出力値が定数部４０３から与えられる定数（１）ずつ増加する単調増加のランプ信号のデジタル値が出力される。
【０１２５】
同様に、単調減少のランプ信号を発生する場合のタイミング調整回路１０９ａの一例を図２７（ｂ）に示す。タイミング調整回路１０９ａは、図２７（ａ）のタイミング調整回路１０９の加算器４０２が減算器４０２ａに置き換えられた以外は同じである。減算器４０２ａは遅延タップ４０１に保持された１つ前の処理サイクルの出力値（Ｎビットのデジタル値：Ｎは自然数）から定数部４０３が出力する定数（１）を減算し、遅延タップ４０１に保持する。そして、遅延タップ４０１に保持された値が出力される。例えば出力例４０４ａのグラフに示したように、遅延タップ４０１にセットされた初期値（例えば１６）から定数（１）ずつ減少する単調減少のランプ信号のデジタル値が出力される。
【０１２６】
このように、特定パタンがランプ信号の場合は、１サイクル毎に出力が１ずつ増加または減少する。従って、増加または減少の変化量をＡＤＣ１０４の量子化ビット単位の変化量に合わせることにより、ＡＤＣ１０４で出力される量子化ビットがどれになるべきかを予測できる。つまり、期待値設定部２０２ｅは、ＡＤＣ１０４のどの量子化ビットが１を出力するかという期待値を出力し、期待値通りにならない場合はその量子化ビットに対応する遅延回路の遅延量が不適切であることがわかる。これにより、より正確な遅延量の調整が可能となり、遅延量調整の収束速度を高めることができる。
【０１２７】
次に、信号出力回路１１０の一例を図２８（ａ）に示す。信号出力回路１１０は、例えばタイミング調整回路１０９が出力するＮビットのデジタル値をアナログ信号に変換するＤＡＣ（デジタルアナログ変換器）２１０を用いてもよい。尚、サイン波などの任意波形を発生する場合は、図２８（ｂ）に示すように、波形データが記憶されたテーブル２１１を設け、処理サイクル毎にタイミング調整回路１０９が出力する単調増加または単調減少のデジタル値でテーブルのアドレスを増加または減少させてテーブルの値を読み出すようにすればよい。
【０１２８】
調整回路１０６ｅは、セレクタ１０７を介して信号発生回路１０８の出力信号がＡＤＣ１０４に入力されるタイミング調整動作期間において、ＥＱ／ＣＤＲ１０５ｅでバイパスされるＡＤＣ１０４の出力信号をその期待値と比較する。そして、この比較結果が予め設定した範囲内になるようにＡＤＣ１０４の内部のサンプリングタイミングを制御する。
ここで、調整回路１０６ｅの一例を図２９に示す。図２９において、調整回路１０６ｅは、比較器２０１ｅと、期待値設定部２０２ｅと、記憶部２０３と、制御部２０４ｅと、遅延量制御信号発生部２０５とを有する。尚、先に説明した図９と同符号のものは同じブロックを示す。
【０１２９】
図２９において、ＥＱ／ＣＤＲ１０５ｅでバイパスされるＡＤＣ１０４の出力信号は比較器２０１ｅに入力される。一方、期待値設定部２０２ｅは、タイミング調整回路１０９がデジタル値に応じて信号発生回路１０８がＡＤＣ１０４に出力する信号の期待値を生成し、比較器２０１ｅに出力する。
【０１３０】
比較器２０１ｅは、ＥＱ／ＣＤＲ１０５ｅでバイパスされるＡＤＣ１０４の出力信号と、その期待値（この場合はＡＤＣ１０４の出力信号と位相が合うようにタイミング調整された信号発生回路１０８の出力信号が期待値となる）とを比較し、比較結果の誤差を記憶部２０３に出力する。
【０１３１】
制御部２０４ｅは、遅延量制御信号発生部２０５を介してＡＤＣ１０４の遅延回路ＴＤに設定した遅延量に対応させて比較器２０１ｅが出力する誤差を記憶部２０３に記憶する。そして、制御部２０４ｅは、記憶部２０３に記憶された複数の遅延量と対応する誤差とを参照して、誤差が最小になる（或いは誤差が所定値以下になる）遅延量を選択し、遅延量制御信号発生部２０５を介してＡＤＣ１０４の遅延回路ＴＤに選択した遅延量を設定する。
【０１３２】
尚、上記以外の調整回路１０６ｅの各ブロックおよび動作は、図９で説明した調整回路１０６と同じなので重複する説明は省略する。
【０１３３】
次に、第５実施形態に係る受信回路１０３ｅおけるＡＤＣ１０４の遅延量の調整するためのフローチャートについて図３０を用いて説明する。尚、図３０は先に説明した図１１に対応する図で、図１１と同符号のステップは同じ処理を示す。また、同じ符号番号のステップでもアルファベットなどを付加したものは、基本的な処理は同じであるが本実施形態に特化した処理を行う。以下、図１１と異なる処理について説明する。
【０１３４】
（ステップＳ１０４ｅ）調整回路１０６ｅによるＡＤＣ１０４の遅延量の調整を開始する。さらに、セレクタ１０７を信号発生回路１０８側に切り替える。
【０１３５】
（ステップＳ１０５ｅ）期待値設定部２０２ｅは、ＡＤＣ１０４の出力信号と位相が合うようにタイミング調整された信号発生回路１０８の出力信号を期待値として生成し、比較器２０１ｅに出力する。
【０１３６】
（ステップＳ１０７ｅ）制御部２０４ｅは、ＡＤＣ１０４の出力信号と期待値設定部２０２ｅが出力する期待値との誤差を遅延量に関連付けて記憶部２０２に記憶する。
【０１３７】
（ステップＳ１０８ｅ）制御部２０４ｅは、比較結果の誤差が予め設計値として決められた所定値以下であるか否かを判別する。Ｎｏの場合はステップＳ１０６に戻り、Ｙｅｓの場合はステップＳ１０９ｅに進む。尚、例えば遅延量が最小から最大までの全ての遅延量を試したか否かを判別してもよい。この場合は、全ての遅延量について比較結果を取得するまでステップＳ１０６に戻り、全ての遅延量について比較結果を取得し終えた場合はステップＳ１０９ｅに進む。
【０１３８】
（ステップＳ１０９ｅ）制御部２０４ｅは、記憶部２０３に記憶された比較結果（誤差）の中から最小または所定値以下の誤差に対応する遅延量を選択する。そして、制御部２０４ｅは、遅延量制御信号発生部２０５を介してＡＤＣ１０４の遅延回路ＴＤの遅延量を設定する。
【０１３９】
（ステップＳ１１１）システム側のコントローラが出力する遅延量調整開始信号により、タイミング調整動作期間が終了し、通常の受信動作期間が開始されると、遅延量調整開始信号をセレクト信号として利用するセレクタ１０７は伝送線路１５１を介して入力する受信信号側に切り替わる。
【０１４０】
このようにして、第５実施形態に係る受信回路１０３ｅでは、特定パタンを受信回路１０３ｅ側で生成してＡＤＣ１０４に入力できるようにし、ＡＤＣ１０４の遅延時間を変えながらＡＤＣ１０４の出力信号と特定パタンの期待値との誤差が最小または所定値以下の遅延時間を選択する。これにより、ＡＤＣ１０４の変換タイミングを適切に設定することができる。
【０１４１】
以上、高速信号伝送システムで用いられる受信回路の複数の例について各実施形態で説明した。
【０１４２】
［遅延回路ＴＤ］
ここで、上記の各実施形態で説明したＡＤＣ１０４の遅延回路ＴＤ（ＴＤ１，ＴＤ２およびＴＤ３）の一例について説明する。図３１はＡＤＣ１０４ａの一例を示すブロック図である。尚、図３１において図８と同符号のブロックは同じものを示す。また、同じ符号番号のブロックでもアルファベットなどを付加したものは、基本機能は同じであるがブロックの要素が異なる。以下、図８と異なる部分（サンプラー１３１ａ）について説明する。
【０１４３】
図３１において、図８の遅延回路ＴＤ１，ＴＤ２（Ｎ），ＴＤ３（Ｎ）およびＴＤ３（Ｎ＋１）のブロックに、例えばＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）のアンプを用いることができる。ＴＤ１はクロック（ＣＬＫ）用のａｍｐ１、ＴＤ２はａｍｐ２、ＴＤ３はａｍｐ３をそれぞれ用いる。ここで、ａｍｐ１，ａｍｐ２およびａｍｐ３は、例えば抜き出し窓１３３に示したようにＣＭＬアンプを用い、ｂｉａｓに与えられる制御電圧に応じて入力（ｉｎ，ｉｎｘ）に入力される信号が出力（ｏｕｔ，ｏｕｔｘ）に出力される遅延時間を変えることができる。そして、ａｍｐ１には制御信号ＣＴＬの中の制御電圧ＣＴＬ１が入力され、ａｍｐ２およびａｍｐ３には制御電圧ＣＴＬ２およびＣＴＬ３がそれぞれ入力される。このように、ａｍｐ１，ａｍｐ２およびａｍｐ３に独立して制御可能な制御電圧ＣＴＬ１，ＣＴＬ２およびＣＴＬ３を与えることによって、遅延時間を変えることができる。例えば、ダイナミックアンプＤＮＡＭＰ（Ｎ）やＤＮＡＭＰ（Ｎ＋１）の出力信号が直接入力されるａｍｐ３と、抵抗ＲａとＲｂとを含む補間回路を介して入力されるａｍｐ２とでは、インピーダンスや電流値の違いによってＣＭＬアンプの遅延時間が異なる。これを補正するために、ａｍｐ２に入力する制御電圧ＣＴＬ２とａｍｐ３に入力する制御電圧ＣＴＬ３の制御電圧を変えて同じ遅延時間になるように調整する。
【０１４４】
同様に、クロック信号（ＣＬＫ）の遅延時間もａｍｐ２およびａｍｐ３とは独立してａｍｐ１に与える制御電圧ＣＴＬ１により調整することができる。
【０１４５】
尚、図３１の例ではＣＭＬアンプで遅延回路ＴＤを用いる例を記載したがが、図３２に示すように、他の回路素子で遅延回路ＴＤを用いてもよい。例えば図３２（ａ）の例では、バッファ８２１を用いる。バッファ８２１は、電流源８２２の電流量によって出力の付加容量８２３にチャージされる電流が変化する。そこで、制御信号ＣＴＬで電流源８２２の電流量を制御することにより、入力された信号が出力に現れるまでの立ち上がり時間を変えることができる。
【０１４６】
また、図３２（ｂ）の例では、トランスファーゲート８２４を用いる。トランスファーゲート８２４は、ゲートｇ１とｇ２に与えるゲート電圧によってインピーダンスが変化する。そこで、制御信号ＣＴＬでゲート電圧を制御することにより、入力された信号が出力に現れるまでの立ち上がり時間を変えることができる。
さらに、図３２（ｃ）の例では、バラクタ８２５を用いる。バラクタ８２５は与える電圧によって容量を変えることができる素子である。そこで、制御信号ＣＴＬで電圧を制御することによった付加容量が変わるので、入力された信号が出力に現れるまでの遅延時間を変えることができる。
【０１４７】
以上、各実施形態で説明したように、高速信号伝送システムの受信回路において、ＡＤ変換器の動作タイミングを適正なタイミングに自動調整する調整回路を設けることにより、ＡＤ変換回路の動作速度範囲が広くなり、受信データを精度良く復号することができる。これにより、ＡＤ変換回路や受信回路を用いた装置の歩留まりを向上させることが可能となる。
【０１４８】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【０１４９】
以上の各実施形態において説明した発明を整理して、付記として開示する。
（付記１）
入力するアナログ信号とリファレンス電圧との差分を出力する差動アンプと、前記リファレンス電圧が連続する前記差動アンプの中間電圧を補間する補間回路と、前記差動アンプの出力信号および前記補間回路の出力信号の遅延時間を可変する遅延回路と、前記遅延回路の出力信号を所定周波数のクロック信号に応じて二値信号に変換する判定回路と、前記判定回路が出力する二値信号をデジタルデータにエンコードするエンコーダ回路とを有するＡＤ変換回路と、
前記ＡＤ変換回路が出力するデジタル信号を等化して受信データを復号する等化復号回路と、
前記ＡＤ変換回路の変換タイミングを変化させて前記ＡＤ変換回路または前記等化復号回路の出力信号を評価し、評価結果が予め設定した範囲内となる前記ＡＤ変換回路の変換タイミングを選択する調整回路と
を有することを特徴とする受信回路。
（付記２）
付記１に記載の受信回路において、
前記差動アンプは、ダイナミックアンプである
ことを特徴とする受信回路。
（付記３）
付記２に記載の受信回路において、
前記遅延回路は、前記ダイナミックアンプの出力信号，前記補間回路の出力信号および前記クロック信号のそれぞれの遅延時間を前記調整回路の出力に応じて可変し、
前記調整回路は、前記遅延回路の前記ダイナミックアンプの出力信号に第１の遅延時間を与え、前記補間回路の出力信号に第２の遅延時間を与え、前記クロック信号に第３の遅延時間を与える
ことを特徴とする受信回路。
（付記４）
付記１から３のいずれか一項に記載の受信回路において、
前記調整回路は、
前記遅延回路の遅延時間を設定する制御部と、
前記等化復号回路の出力信号の期待値を与える期待値設定部と、
前記等化復号回路の出力信号と前記期待値とを比較する比較部と、
前記比較部の比較結果を前記制御部が設定した遅延時間に関連づけて記憶する記憶部と
を有し、
前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記比較部の比較結果を前記記憶部に記憶し、比較結果が予め設定した範囲内となる遅延時間を選択する
ことを特徴とする受信回路。
（付記５）
付記４に記載の受信回路において、
遅延量調整期間内に送信側から送られてくる既知パタンを出力するパタン設定部を更に設け、
前記期待値設定部は、前記パタン設定部が出力する既知パタンを前記等化復号回路が出力する復号パタンの期待値として前記比較部に出力し、
前記比較部は、前記等化復号回路が出力する復号パタンと前記既知パタンとを比較してエラー数を出力し、
前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記エラー数を前記記憶部に記憶し、前記エラー数が最小または所定値以下の遅延時間を選択する
ことを特徴とする受信回路。
（付記６）
付記４に記載の受信回路において、
前記期待値設定部は、前記等化復号回路の誤差信号の期待値を前記比較部に出力し、
前記比較部は、前記等化復号回路が出力する誤差信号と前記期待値との差分を出力し、
前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記差分を前記記憶部に記憶し、前記差分が最小または所定値以下となる遅延時間を選択する
ことを特徴とする受信回路。
（付記７）
付記４に記載の受信回路において、
遅延量調整期間内に送信側から送られてくる既知のパタンを出力するパタン設定部を更に設け、
前記比較部は、第１比較部と第２比較部とを有し、
前記期待値設定部は、前記パタン設定部が出力する既知パタンを前記等化復号回路が出力する復号パタンの期待値として前記第１比較部に出力し、前記等化復号回路の誤差信号の期待値を前記第２比較部に出力し、
前記第１比較部は、前記等化復号回路が出力する復号パタンと前記既知パタンとを比較してエラー数を出力し、
前記第２比較部は、前記等化復号回路が出力する誤差信号と前記期待値との差分を出力し、
前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記エラー数および前記差分を前記記憶部に記憶し、前記エラー数が最小または所定値以下且つ前記差分が最小または所定値以下となる遅延時間を選択する
ことを特徴とする受信回路。
（付記８）
付記４に記載の受信回路において、
遅延量調整期間内に送信側から既知のパタンを送信する場合に、
前記ＡＤ変換回路の出力信号を保持する保持部と、
前記ＡＤ変換回路の出力信号と前記保持部が保持する1つ前のサンプル周期の出力信号との差分を求めて前記比較部に出力する差分回路と
を更に設け、
前記期待値設定部は、前記ＡＤ変換回路の出力信号のサンプル周期毎の変位量の期待値を前記比較部に出力し、
前記比較部は、前記差分回路が出力する前記差分値と前記変位量の期待値との誤差を出力し、
前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記誤差を前記記憶部に記憶し、前記誤差が最小または所定値以下となる遅延時間を選択する
ことを特徴とする受信回路。
（付記９）
付記４に記載の受信回路において、
遅延量調整期間内に既知パタンを発生する信号発生回路と、
遅延量調整期間内は前記信号発生回路が出力する既知パタンを前記ＡＤ変換回路に入力し、遅延量調整期間終了後は送信側から受信した信号を前記ＡＤ変換回路に入力するセレクタ部と
を更に設け、
前記期待値設定部は、前記信号発生回路が出力する既知パタンを前記ＡＤ変換回路の出力信号の期待値として前記比較部に出力し、
前記比較部は、前記ＡＤ変換回路の出力信号と前記信号発生回路が出力する既知パタンとの誤差を出力し、
前記制御部は、前記遅延回路に複数の遅延時間を与え、それぞれの遅延時間に対応させて前記誤差を前記記憶部に記憶し、前記誤差が最小または所定値以下となる遅延時間を選択する
ことを特徴とする受信回路。
（付記１０）
付記１から９のいずれか一項に記載の受信回路において、
前記遅延回路は、差動アンプを有し、
前記調整回路は、前記差動アンプに与えるバイアス電流によって遅延時間を可変する
ことを特徴とする受信回路。
（付記１１）
付記１から９のいずれか一項に記載の受信回路において、
前記遅延回路は、バッファを有し、
前記調整回路は、前記バッファの電流量によって遅延時間を可変する
ことを特徴とする受信回路。
（付記１２）
付記１から９のいずれか一項に記載の受信回路において、
前記遅延回路は、トランスファーゲートを有し、
前記調整回路は、前記トランスファーゲートのインピーダンス制御によって遅延時間を可変する
ことを特徴とする受信回路。
(付記１３）
付記１から９のいずれか一項に記載の受信回路において、
前記遅延回路は、バラクタを有し、
前記調整回路は、前記バラクタの容量制御によって遅延時間を可変する
ことを特徴とする受信回路。
【符号の説明】
【０１５０】
１００，９００…高速信号伝送システム；１０１，９０１…送信回路；１０２，９０２…ドライバ；１０３，９０３…受信回路；１０４，９０４，９６１…ＡＤＣ（アナログデジタル変換器（ＡＤ変換回路））；１０５，９０５…ＥＱ／ＣＤＲ（イコライザ／クロックデータリカバリ（等化復号回路））；１０６…調整回路；１０７…セレクタ；１０８…信号発生回路；１０９…タイミング調整回路；１１０…信号出力回路；１３１，９３１…サンプラー（Ｓａｍｐｌｅｒ）；１３２，９３２…エンコーダ（Ｅｎｃｏｄｅｒ）；１５１…伝送線路；２０１…比較器；２０２…期待値設定部；２０３…記憶部；２０４…制御部；２０５…遅延量制御信号発生部；２０６…遅延タップ；２０７…減算器；２１０…ＤＡＣ（デジタルアナログ変換器）；２１１…テーブル；３０１…フィルタ部；３０２…係数更新部；３０３…係数乗算部；４０１…遅延タップ；４０２…加算器；４０３…定数部；ＤＮＡＭＰ…ダイナミックアンプ；ＤＳ…０／１判定器；ＴＤ１…遅延回路；ＴＤ２…遅延回路；ＴＤ３…遅延回路
【図１】
0005471761.tif 000002
【図２】
0005471761.tif 000003
【図３】
0005471761.tif 000004
【図４】
0005471761.tif 000005
【図５】
0005471761.tif 000006
【図６】
0005471761.tif 000007
【図７】
0005471761.tif 000008
【図８】
0005471761.tif 000009
【図９】
0005471761.tif 000010
【図１０】
0005471761.tif 000011
【図１１】
0005471761.tif 000012
【図１２】
0005471761.tif 000013
【図１３】
0005471761.tif 000014
【図１４】
0005471761.tif 000015
【図１５】
0005471761.tif 000016
【図１６】
0005471761.tif 000017
【図１７】
0005471761.tif 000018
【図１８】
0005471761.tif 000019
【図１９】
0005471761.tif 000020
【図２０】
0005471761.tif 000021
【図２１】
0005471761.tif 000022
【図２２】
0005471761.tif 000023
【図２３】
0005471761.tif 000024
【図２４】
0005471761.tif 000025
【図２５】
0005471761.tif 000026
【図２６】
0005471761.tif 000027
【図２７】
0005471761.tif 000028
【図２８】
0005471761.tif 000029
【図２９】
0005471761.tif 000030
【図３０】
0005471761.tif 000031
【図３１】
0005471761.tif 000032
【図３２】
0005471761.tif 000033