(57)【特許請求の範囲】
【請求項１】
各々が光電変換部を有する複数の画素と、各々が前記複数の画素のうち所定数の画素からの信号を並列処理する複数の並列処理回路と、を有する固体撮像装置であって、
前記複数の光電変換部が配された第１の基板と、前記並列処理回路が配された第２の基板と、が電気的に接続されており、
前記複数の並列処理回路に直流電圧を供給する配線は、前記第１の基板に配された配線層に含まれる第１の導電パターンと、前記第２の基板に配された配線層に含まれる第２の導電パターンとを、電気的に接続することにより構成されており、前記第１の導電パターンの面積は、前記第２の導電パターンの面積よりも大きいことを特徴とする固体撮像装置。
【請求項２】
前記画素は、前記光電変換部で生じた信号を処理もしくは前記信号を読み出すための読み出し回路を有し、前記読み出し回路の少なくとも一部は前記第２の基板に配されることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記複数の画素の各々は、
フローティングディフュージョンと、
前記光電変換部の信号を前記フローティングディフュージョンへ転送する転送部と、
前記フローティングディフュージョンとゲートが電気的に接続された画素増幅部と、
前記画素増幅部の入力ノードの電位をリセットする画素リセット部と、を含み、
前記フローティングディフュージョン及び前記転送部が前記第１の基板に配され、前記画素増幅部及び前記画素リセット部が前記第２の基板に配されることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記複数の画素の各々は、
フローティングディフュージョンと、
前記光電変換部の信号を前記フローティングディフュージョンへ転送する転送部と、
前記フローティングディフュージョンとゲートが電気的に接続された画素増幅部と、
前記画素増幅部の入力ノードの電位をリセットする画素リセット部と、を含み、
前記複数の画素からの信号は共通出力線に出力され、
前記フローティングディフュージョン、前記転送部、前記画素増幅部及び前記画素リセット部が第１の基板に配され、前記共通出力線が前記第２の基板に配されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記第１の導電パターンは前記複数の画素が配される画素領域の外に配されることを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置。
【請求項６】
複数の前記光電変換部で、前記画素増幅部、前記画素リセット部を共有することを特徴とする請求項３または４に記載の固体撮像装置。
【請求項７】
前記並列処理回路は、前記画素増幅部にバイアス電流を供給するための電流源回路を含むことを特徴とする請求項３、４または６に記載の固体撮像装置。
【請求項８】
前記並列処理回路は、前記画素から出力された信号を更に増幅する列増幅部を含むことを特徴とする請求項１〜７のいずれか１項に記載の固体撮像装置。
【請求項９】
前記並列処理回路は、複数の前記画素から並列に出力された後の信号を、並列に保持する信号保持部を含むことを特徴とする請求項１〜８のいずれか１項に記載の固体撮像装置。
【請求項１０】
前記第１の導電パターン及び前記第２の導電パターンは、前記第１及び第２の導電パターンとは異なる配線層に含まれる導電パターンを介して電気的に接続されることを特徴とする請求項１〜９のいずれか１項に記載の固体撮像装置。
【請求項１１】
前記第１の基板と前記第２の基板は、前記第１の基板の主面が前記第２の基板の主面に対向するように貼り合されていることを特徴とする請求項１〜１０のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換部が配された第１の基板と、周辺回路が配された第２の基板とを電気的に接続して形成された固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置において、光電変換部と周辺回路部とを別の基板に分けて形成し、それらをマイクロバンプ等で電気的に接続する構成が知られている。
特許文献１には、光電変換部や信号読み出し用の読み出し回路を設けた画素を含む第１の基板と、画素から読み出された信号を処理するための周辺回路を含む第２の基板とを貼り合わせた裏面照射型の固体撮像装置が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１７０４４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般に固体撮像装置は、固体撮像装置から高速に信号を読み出すために、複数の画素からの信号を並列に同種の信号処理する複数の並列処理回路を有する。並列処理回路の一例としては画素列ごとに設けられた列増幅部、列ＡＤ部などが挙げられる。
【０００５】
このような同種の処理を行う複数の並列処理回路には所望の動作を行なうために直流電圧が供給される。この直流電圧は同種の処理を行なう並列処理回路に対して共通の直流電圧供給配線により所望の電圧が供給される。並列処理回路は第２の基板に配される。ここで第１の基板は光電変換部の開口を広げるべく、なるべく他の回路などを配さないようにするのが好ましい。したがって、第２の基板の並列処理回路が配される領域には、多数の回路素子を配さざるを得ず配線レイアウトの自由度は低くなると考えられる。更にレイアウトの自由度を高めた場合には、並列処理回路などを配する領域を広く取る必要が生じ、チップ面積が大きくなってしまう。
【０００６】
したがって上述の直流電圧供給配線の面積を大きく取ることは難しく、所定の抵抗が生じてしまう。並列処理回路に直流電圧を供給する配線に抵抗が生じた場合には偽信号が生じやすいという課題が生じる。これはチップ面積が大きくなってきた時に特に生じやすい。
【０００７】
本発明は上記課題に鑑み、チップ面積を大きくすること無く、偽信号の発生を抑制することが可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の固体撮像装置は、各々が光電変換部を有する複数の画素と、各々が前記複数の画素のうち所定数の画素からの信号を並列処理する複数の並列処理回路と、を有する固体撮像装置であって、前記複数の光電変換部が配された第１の基板と、前記並列処理回路が配された第２の基板と、が電気的に接続されており、前記複数の並列処理回路に直流電圧を供給する配線は、前記第１の基板に配された配線層に含まれる第１の導電パターンと、前記第２の基板に配された配線層に含まれる第２の導電パターンとを、電気的に接続することにより構成されており、前記第１の導電パターンの面積は、前記第２の導電パターンの面積よりも大きいことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、チップ面積を大きくすること無く、偽信号の発生を抑制することが可能な固体撮像装置を提供することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の固体撮像装置の上面概念図である。
【図２】本発明の固体撮像装置の１画素の回路図の一例である。
【図３】本発明の固体撮像装置の全体ブロック図の一例である。
【図４】電流源の等価回路図の一例である。
【図５】列増幅部の等価回路図の一例である。
【図６】信号保持部の等価回路図の一例である。
【図７】第１の基板と第２の基板との電気的接続を示した概念図である。
【図８】固体撮像装置の上面図の一例である。
【図９】固体撮像装置の上面図の他の例である。
【図１０】偽信号が生じる様子を示した概念図である。
【発明を実施するための形態】
【００１１】
図１に本発明の固体撮像装置を構成する第１の基板及び第２の基板の上面の概念図を示す。図１（ａ）は複数の光電変換部が配される第１の基板であり、図１（ｂ）は、読み出し回路及び並列処理回路が配される第２の基板である。読み出し回路は、光電変換部で生じた信号を処理もしくは該信号を共通出力線へ読み出すための回路である。並列処理回路は、複数の画素のうち所定数の画素からの信号を並列処理する回路である。
【００１２】
図１（ａ）において、１０１は第１の画素領域である。第１の画素領域１０１には、複数の光電変換部が配される。例えば２次元行列状に光電変換部が配される。更に転送部を構成する転送トランジスタ、転送トランジスタを介して光電変換部からの電荷が転送されるフローティングディフュージョン（以下ＦＤ）が配されていても良い。
【００１３】
１０２は第１の周辺領域である。第１の周辺領域１０２には光電変換部は配されない。回路素子が配されない、もしくは、転送トランジスタを設けた場合に、該転送トランジスタの動作を制御する走査回路を配しても良い。走査回路としては、シフトレジスタ、デコーダを用いることができる。
【００１４】
図１（ｂ）において２０１は第２の画素領域である。第１の画素領域１０１の光電変換部で生じた信号を画素毎に処理、共通出力線へ読み出す回路が配される。例えば、光電変換部で生じた信号を画素毎に増幅する画素増幅部、画素増幅部の入力ノードの電位をリセットする画素リセット部、所望の画素を選択して共通出力線へ出力するための選択部などが含まれ得る。
【００１５】
２０２は第２の周辺領域である。各画素からの信号が共通出力線へ読み出された後に、信号処理を行うための回路が配されている。たとえばアンプ、信号保持部、ＡＤ変換回路などである。さらに、上述のリセット部、選択部を駆動するための走査回路が配される。走査回路としては、例えば、シフトレジスタ、デコーダなどが挙げられる。
【００１６】
本発明の特徴は第２の周辺領域に配される回路のための直流電源供給配線を、第１の基板に配された第１の導電パターンと、第２の基板に配された第２の導電パターンとを、電気的に接続することにより構成する点である。このような構成によれば、直流電源供給配線の抵抗を下げ、電圧降下を小さくすることが可能となる。ここで本発明の構成を適用するのに適した直流電源供給配線の例を説明する。ここで、直流電圧供給配線とは交流的には電圧の変動がほとんどなくスイッチ動作により消費電力低減を目的にオン、オフが切替られる程度のものをいう。時間的に電圧の方向が変化しないともいえる。
【００１７】
一般に、固体撮像装置では、複数の画素からの信号が同時刻にそれぞれ対応する出力ノードに読み出される。このようなノードの一例として複数の共通出力線がある。各共通出力線には同種の処理を行う並列処理回路が設けられ、これらの並列処理回路では、直流電圧供給配線が共通化される。
【００１８】
このような構成において、共通化されている直流電圧供給配線を介して、他の並列処理回路で処理されている信号が影響を受け、ＣＣＤでいうところのスミアに似た現象が生じることがある。
【００１９】
このような例の１つ目として画素増幅部にバイアス電流を供給するための電流源回路に直流電圧を供給する配線である。電流源の回路の一例としては負荷ＭＯＳトランジスタを用いたカレントミラーが考えられる。負荷ＭＯＳトランジスタのソースには一般に接地電位が供給される。このカレントミラーにおいては、接地電位を供給する配線が直流電圧供給配線である。この接地電位を供給するための接地配線は複数の共通出力線に設けられた負荷ＭＯＳトランジスタのソースに共通接続されている。
【００２０】
このような構成において、撮像面の一部に強い光が入射した場合に、接地配線を流れる電流が変化し接地配線の電圧降下の影響が変化する。これにより隣接画素列の電流源回路を流れる電流が変化し、他の電流源回路によりバイアス電流を供給されている画素の信号がレベルシフトする現象（偽信号）が生じる場合がある。偽信号は、接地配線が一定の抵抗を有している場合に生じる。そして接地配線の抵抗が大きければ大きいほどこの現象は生じやすい。撮像面が大きくなった場合に生じやすく、撮像面がＡＰＳ−Ｃ以上のサイズになった場合に特に影響が大きい。また画素数が大きくなった場合にも一つの動作に必要な電流量が増加するため、この現象は生じやすい。
【００２１】
２つ目の例として考えられるのは、各共通出力線もしくは複数の共通出力線毎に設けられる列増幅部に直流電圧を供給する配線である。列増幅部の回路の一例としては演算増幅回路が考えられる。演算増幅回路にテール電流（バイアス電流）を供給するために電流源回路が設けられる。この電流源回路は１つ目の例と同様にカレントミラーを用いることができ、この電流源回路に直流電圧を供給するための配線が複数の列増幅部で共通接続されている。このような構成において、撮像面の一部に強い光が入射した場合に、その一部の画素から信号レベルが過大になった光信号が共通出力線へ出力される。この場合、演算増幅回路が光信号を増幅する際に差動増幅器に含まれる電流源回路が過大な電流を接地配線に流す場合がある。これにより、他の画素列の列増幅部がその影響を受けて適正な信号を出力できない。このため、固体撮像装置から出力された画像信号に応じて得られた画像において偽信号が発生する。
【００２２】
３つ目の例として考えられるのは、複数の共通出力線に並列に読み出された信号を並列に保持する信号保持部に電圧を供給する配線である。一般に信号を保持するための容量は列増幅部からの信号を受けるノード（信号ノード）と、直流電圧供給配線により所定電圧が供給されるノード（固定ノード）とを含んで構成される。所定電圧としては電源電圧、接地電位、もしくはこれらの中間電位である。この構成において、撮像面の一部に強い光が入射すると、強い光が入射した画素列に対応する信号保持部に大きな信号が入力される。これによって信号ノードの電位が大きく変化し、信号ノードの電位変化に伴なって固定ノードの電位が変化する。すると直流電圧供給配線を一時的に大きな電流が流れ、直流電圧供給配線の電位が変動する。この直流電圧供給配線の電位変化が他の画素列の信号保持部の固定ノードに伝播し、電位変化がおさまらないうちに後段の回路へ信号を出力すれば偽信号が生じる。
【００２３】
上述した例に代表される画素からの信号を並列に処理する回路を以下では並列処理回路と呼ぶ。
【００２４】
図１０に偽信号が生じる様子を概念的に示す。図１０（ａ）は偽信号が生じていない理想的な状態、図１０（ｂ）、（ｃ）は偽信号が生じている状態である。図１０（ｂ）は撮像面の一部、ここでは中心付近に強い光が入射し、その他の部分は暗い状態である。強い光が入射した領域の左右部分が本来出力すべき信号よりも暗く沈んでいる様子がわかる。
【００２５】
図１０（ｃ）は強い光が入射する領域は図１０（ｂ）と同様であるが、図１０（ｂ）とは逆に強い光が入射した部分の左右部分が明るくなっている。
【００２６】
図１０（ｂ）、（ｃ）の違いは回路構成の違いに生じうるものであり、例えば上記例では、第１の例で説明した画素電流源に供給する直流電圧供給配線においては図１０（ｃ）のような画像となる。また信号保持部に供給する直流電圧供給配線では図１０（ｂ）のような画像となる。
【００２７】
以上説明した並列処理回路を全て有していなくても、いずれか１つを回路構成に含んでいれば上記課題は生じうるものであり、そのときの直流電圧供給配線に対応する配線パターンを第１の基板に配し電気的に接続すれば本発明の効果を得ることができる。また上記回路構成に限定されるものではなく、複数の画素のうち所定数の画素からの信号を並列処理する複数の並列処理回路に対して共通の直流電圧供給配線を設ければ生じ得る課題である。
【００２８】
また上述した並列処理回路を全て有している構成において、全ての並列処理回路の直流電圧供給配線に対して第１の基板の第１の導電パターンを設けなくても、いずれか１つに設ければ効果は得られるものである。しかしながら全ての直流電源供給配線に対して設けたほうが効果は高い。
【００２９】
次に、図２（ａ）、（ｂ）において、本発明の固体撮像装置の画素の等価回路図を示す。ここでは１画素のみを示すが実際には画素を複数含んで画素配列が構成される。
【００３０】
２０１は光電変換部である。光電変換により正孔と電子を生じる。例えばフォトダイオードが用いられる。
【００３１】
２０２は転送部である。光電変換部の電荷を転送する。例えばＭＯＳトランジスタ（転送トランジスタ）が用いられる。
【００３２】
２０３は信号読み出し用のフローティングノードである。転送部により光電変換部の電荷が転送される際に電位がフローティング状態となる。フローティングノードには例えばフローティングディフュージョン（ＦＤ）が含まれる。ＦＤは第１の基板に配される。
【００３３】
２０４は画素リセット部である。少なくともフローティングノードの電位を基準電位に設定する。または転送部と同時にオン状態とすることにより光電変換部の電位を基準電位に設定する。例えばＭＯＳトランジスタ（リセットトランジスタ）が用いられる。
【００３４】
２０５は画素増幅部である。光電変換部で生じた電荷対のうち一方の電荷に基づく信号を増幅して出力する。例えばＭＯＳトランジスタが用いられ、この場合には画素増幅部のＭＯＳトランジスタ（増幅トランジスタ）のゲートとＦＤとが電気的に接続された構成となる。
【００３５】
２０６は転送部の動作を制御するための転送制御線である。第１の基板上に配される。２０７は画素リセット部の動作を制御するためのリセット制御線である。第２の基板上に配される。転送部、リセット部がＭＯＳトランジスタの場合には、各制御線は、ＭＯＳトランジスタのゲートに該トランジスタがオン、オフするパルスを伝達する配線である。
【００３６】
２０８は共通出力線である。画素増幅部で増幅された信号が出力される。画素配列に含まれる複数の画素からの信号が読み出される。１つの共通出力線に読み出される画素の集合を画素列と呼ぶこともできる。
【００３７】
２０９は電流源である。画素増幅部へバイアス電流を供給する。本回路構成においては増幅トランジスタをソースフォロワ動作させるためのバイアス電流を供給するものである。
【００３８】
Ｖ１は図２（ａ）において増幅トランジスタ及びリセットトランジスタのドレインに供給される電圧である。ここでは共通電圧で記載しているが別電源とすることも可能である。Ｖ２は図２（ａ）において電流源２０９ａに供給される電圧である。
【００３９】
Ｖ３は図２（ｂ）においてリセットトランジスタのドレインに供給される電圧である。Ｖ４は図２（ｂ）において増幅トランジスタのドレインに供給される電圧である。Ｖ５は図２（ｂ）において電流源２０９ｂに供給される電圧である。
【００４０】
画素を構成する要素のうち、ｐｉｘＡは第１の基板に配される部分を示し、ｐｉｘＢは第２の基板に配される部分を示している。ｐｉｘＡ、ｐｉｘＢにより画素ｐｉｘが構成される。ここで制御線がどちらか一方の基板に配されるとは、第１の基板と第２の基板との直接的な電気的接続部よりも各基板側に配される状態をいう。
【００４１】
図２（ａ）と（ｂ）との違いについて説明する。異なる部材にはそれぞれ添字ａ、ｂを振って区別している。具体的には、増幅トランジスタ及びリセットトランジスタの導電型が異なり、図２（ａ）においてはＮＭＯＳトランジスタが用いられ、図２（ｂ）においてはＰＭＯＳトランジスタが用いられる。これに対応してそれぞれのトランジスタ、電流源に供給される電圧も異なっている。
【００４２】
図２（ａ）において、Ｖ１は例えば５Ｖ、３．３Ｖなどの電源電圧である。Ｖ２はＶ１よりも低い電圧であり、例えば接地電位である。これに対して図２（ｂ）のＶ３、Ｖ４は、接地電位などの相対的に低い電位であり、Ｖ５は３．３Ｖ、１．８ＶなどのＶ３に比べて高い電圧である。
【００４３】
図２（ｂ）は増幅トランジスタがＰＭＯＳトランジスタである。光電変換部は信号電荷として電子を用いる構成となっており、入射光量が大きい場合に、ＰＭＯＳトランジスタのゲート電位は下がる。これに応じてＰＭＯＳトランジスタのソース電位は暗い場合に比べて上昇する方向である。つまり、リセット時に比べて信号振幅が大きい時の共通出力線の駆動を駆動力が高い状態で行なうことが可能になる。
【００４４】
したがって図２（ａ）の構成に比べて読み出し速度という観点で有利である。従来であれば、このような構成を同一基板に配していたため、画素内でウエルを分ける等、構造として複雑となってしまっていた。もしくは画素の微細化が困難、光電変換部の開口率が低下してしまっていた。これに対して本発明のように、光電変換部と、画素増幅部、画素リセット部とを、別基板に分けて構成することにより、このような弊害を抑制することが可能となる。更に動作電圧範囲も図２（ｂ）の方が狭くすることが可能となり、低電源電圧化という観点で有利である。
【００４５】
この本質は、増幅トランジスタがＰＭＯＳトランジスタである点ではなく、信号電荷と逆極性のＭＯＳトランジスタを用いることである。つまり、信号電荷が電子の場合には増幅トランジスタ及びリセットトランジスタにＰＭＯＳトランジスタ、信号電荷がホールの場合にはＮＭＯＳトランジスタを用いる点である。転送トランジスタの導電型で言えば、転送トランジスタが第１導電型のトランジスタであり、増幅トランジスタ及びリセットトランジスタが第１導電型と逆導電型の第２導電型のトランジスタとなる。
【００４６】
以上、画素の構成に関して説明したがこれら構成に限定されない。例えば増幅トランジスタとして接合型電界効果型トランジスタ（ＪＦＥＴ）を用いることもできる。また光電変換部としてホールを信号電荷として用いる構成としてもよい。この場合には転送トランジスタをＰＭＯＳトランジスタとすればよい。また複数の光電変換部で増幅トランジスタ、リセットトランジスタを共有する構成としても良いし、別途増幅トランジスタと直列に選択トランジスタを用いる構成としてもよい。また複数の基板への画素の構成を振り分ける例としては上記の構成に限られない。上記構成以外にも、リセットＭＯＳトランジスタ、増幅ＭＯＳトランジスタを第１の基板に配しても良い。しかしながら共通出力線は第２の基板に配する必要がある。更に画素に、増幅トランジスタ、リセットトランジスタを設けずに、転送トランジスタにより光電変換部の電荷を直接共通出力線へ出力する構成としてもよい。
【００４７】
図３に本発明の固体撮像装置のブロック図を示す。図３においては、主に第２の基板に配される回路素子に限って説明を行なう。また以下の説明では画素を構成するトランジスタの導電型に関しては、図２（ａ）の場合に関して説明する。
【００４８】
３０１は画素領域である。図１の第２の画素領域１０３に対応する。
【００４９】
３０２は画素を構成する素子のうち、第２の基板に配される部分である。図２のｐｉｘＢに対応する部分である。
【００５０】
３０３は共通出力線である。ここでは画素が２次元行列状に配されており、共通出力線が各画素列ごとに設けられた例である。各共通出力線に各行の信号が並列に読み出される。
【００５１】
３０４は電流源回路である。これは並列処理回路の１つである。画素増幅部の増幅動作のためのバイアス電流を供給する。図２（ａ）の２０９Ａに対応する。
【００５２】
３０５は電流源回路３０４に直流電圧を供給する第１の直流電圧供給配線である。図２（ａ）のＶ２に対応する。
【００５３】
３０６は必要に応じて設けられる、電流源回路３０４にバイアスを供給する第２の直流電圧供給配線である。例えばカスコード型電流源を用いた場合のゲート接地増幅ＭＯＳトランジスタのゲートに所定電圧を供給する配線である。
【００５４】
３０７は列増幅部である。画素列ごともしくは複数の画素列ごとに設けられる。並列処理回路の１つである。更に列増幅部３０７に画素部のノイズを抑制する回路を設けても良い。列増幅部３０７の具体的な構成としては、ソースフォロワ、ソース接地、演算増幅回路などを用いることができる。
【００５５】
３０８は列増幅部に接地電位を供給するための第３の直流電圧供給配線である。
【００５６】
３０９は、必要に応じて設けられる、列増幅部にバイアスを供給するための第４の直流電圧供給配線である。例えばカスコード型電流源を用いた場合のゲート接地増幅ＭＯＳトランジスタのゲートに所定電圧を供給する配線である。
【００５７】
３１０は信号保持部である。並列信号処理回路の１つである。光信号のみを保持する保持部を有していてもよいし、ノイズ信号及びノイズ信号が重畳した光信号との両者を保持する保持部を有していても良い。
【００５８】
３１１は信号保持部に接地電位を供給するための第５の直流電圧供給配線である。
【００５９】
３１２は信号保持部３１０で保持された後の信号を順次選択して後段の回路へ伝達するための第２の共通出力線である。
【００６０】
３１３は出力アンプである。第２の共通出力線３１２を伝達した信号を増幅もしくはバッファして不図示の出力パッドを通じて外部へ出力するためのものである。ここでは１つのみ図示しているが複数設けて並列処理可能なように構成してもよい。
【００６１】
３１４は出力アンプ３１３へ所定の電圧を供給するための供給配線である。供給配線３１４が供給する電圧としては、電源電圧、接地電位、もしくはこれらの間の中間電圧である。
【００６２】
３１５は第１の走査部である。信号保持部３１０で保持された信号を順次選択して第２の共通出力線３１２へ出力させる。
【００６３】
３１６は第１の走査部３１５へ所定の電圧を供給するための供給配線である。供給配線３１４が供給する電圧としては、電源電圧、接地電位、もしくはこれらの間の中間電圧である。
【００６４】
３１７は第２の走査部である。画素のうち第２の基板に配される画素リセット部などの駆動を制御する。
【００６５】
３１８は第２の走査部３１７へ所定の電圧を供給するための供給配線である。供給配線３１８が供給する電圧としては、電源電圧、接地電位、もしくはこれらの間の中間電圧である。
【００６６】
図４は、図３の並列処理回路となる電流源回路の等価回路図の一例である。図４において点線四角で囲まれた部分が図３の３０６に対応する部分である。
【００６７】
４０１は負荷ＭＯＳトランジスタである。４０２はゲートに所定電圧が供給され、ゲート接地型増幅回路として動作するＭＯＳトランジスタである。４０３はゲートが負荷ＭＯＳトランジスタのゲートと接続されたＭＯＳトランジスタである。４０４はＭＯＳトランジスタ４０３に一定の電流を流すための電流源である。４０５は接地配線である。接地配線４０５は第１の直流電圧供給配線３０５に対応する。接地配線４０５はトランジスタ４０１、４０３のソースに共通に接続されている。４０６はＭＯＳトランジスタ４０２のゲートに所定の電圧を供給するためのバイアス供給配線である。これは第２の直流電圧供給配線３０６に対応する。図４はカスコード型電流源回路を構成している。
【００６８】
図４の構成において撮像面の一部に強い光が入射し、一部の画素列の共通出力線の電位が大きく低下した場合には、接地配線４０５に流れる電流が小さくなる。これにより他の画素列の負荷ＭＯＳトランジスタを流れる電流が大きくなり、信号が明るい方向にレベルシフトして偽信号が生じる。図９（ｃ）に例示した画像である。
【００６９】
これは接地配線４０５に一定の抵抗が生じているため起こる。したがって第１の基板に第１の導電パターンを設け、第２の基板に設けられた第２の導電パターンと電気的に接続することにより接地配線４０５を構成することにより抵抗を低下させる。これによって偽信号の発生を抑制することが可能となる。
【００７０】
また図４においてはカスコード型電流源回路で説明したが通常のカレントミラー回路にも適用可能である。単純なカレントミラーでは更に電流源回路の出力抵抗が小さいため本発明を適用した時の効果が更に高い。
【００７１】
図５は、図３の列増幅部の等価回路図の一例である。ここでは一例として演算増幅回路を示す。
【００７２】
５０１は一方のノードが共通出力線に接続された保持容量である。５０２、５０３はＮＭＯＳトランジスタであり、５０４、５０５はＰＭＯＳトランジスタである。５０６は演算増幅回路の入力ノードと出力ノードの間に設けられたフィードバック容量である。ここでは容量値を可変な構成とし、演算増幅回路のゲインを変更可能な構成としている。
【００７３】
５０７はフィードバック容量と並列に設けられたスイッチである。スイッチ５０７は演算増幅回路をボルテージフォロワ動作させるために設けられるものであり、容量５０１の他方のノードにＮＭＯＳトランジスタ５０３のゲートに供給された電圧を供給する。５０８、５０９、５１０はＮＭＯＳトランジスタであり、図４と同様にカスコード型定電流源回路を構成する。このカスコード型電流源回路によって演算増幅回路のテール電流が供給される。
【００７４】
５１１は接地配線である。第３の直流電圧供給配線３０８に対応する。５１２はＮＭＯＳトランジスタ５０９のゲートに所定のバイアスを供給するバイアス供給配線である。第４の直流電圧供給配線３０９に対応する。
【００７５】
図５の構成において撮像面の一部に強い光が入射すると、過大なレベルの信号が入力トランジスタ５０２のゲートに入力される。そして、入力トランジスタ５０２のソースの電位が上昇することに伴い、ＮＭＯＳトランジスタ５０８のドレインの電位が高くなる結果、電流源回路が接地配線５１１に過大な電流を流す可能性がある。これに伴い他の画素の列増幅部の電流源回路が供給するバイアス電流が小さくなり、信号として暗い方向にシフトした偽信号を出力する。図９（ｂ）に例示した画像である。
【００７６】
これは接地配線５１１に一定の抵抗が生じているため起こる。したがって第１の基板に第１の導電パターンを設け、第２の基板に設けられた第２の導電パターンと電気的に接続することにより接地配線５１１を構成して抵抗を低下させる。これによって偽信号の発生を抑制することが可能となる。
【００７７】
また図５においては演算増幅回路のテール電流を供給する回路としてカスコード型電流源回路で説明したが通常のカレントミラー回路にも適用可能である。単純なカレントミラーでは更に電流源回路の出力抵抗が小さいため本発明を適用した時の効果が高い。
【００７８】
図６は、図３の信号保持部３１０の等価回路図の一例である。ノイズ信号と該ノイズ信号が重畳した光信号の両者を保持可能な構成である。ノイズ信号とは、主に列増幅部のオフセット等が含まれる。光信号のみを保持する構成としてもよい。
【００７９】
６０１ｓはノイズ信号が重畳した光信号を後段の容量へ転送するためのＣＭＯＳスイッチである。６０１ｎはノイズ信号を後段の容量へ転送するためのＣＭＯＳスイッチである。６０２ｓはノイズ信号が重畳した光信号を保持するための光信号保持容量である。６０２ｎはノイズ信号を保持するためのノイズ信号保持容量である。６０３ｓはノイズ信号が重畳した光信号を後段の第２の共通出力線３１２、出力アンプ３１３に出力するためのスイッチである。６０３ｎはノイズ信号を後段の第２の共通出力線３１２、出力アンプ３１３に出力するためのスイッチである。６０４ｓは容量６０２ｓの信号が供給される信号ノードと対向配置された固定ノードに接地電位を供給するための接地配線である。６０４ｎは容量６０２ｎの信号が供給される信号ノードと対向配置された固定ノードに接地電位を供給するための接地配線である。接地配線６０４ｓ、ｎは第４の直流電圧供給配線３１１に対応する。
【００８０】
図６の構成において撮像面の一部に強い光が入射すると、過大なレベルの信号が容量６０２ｓの信号ノードに供給される。これに伴い、容量６０２ｓの固定ノードの電位が大きく変化し、過渡的に接地配線６０４ｓに大きな電流が流れる。これに伴い他の画素列に対応する信号保持部に保持された信号が影響を受け、信号として明るい方向にシフトした偽信号を出力する。図９（ｃ）に例示した画像である。
【００８１】
これは接地配線６０４ｓに一定の抵抗が生じているため起こる。したがって第１の基板に第１の導電パターンを設け、第２の基板に設けられた第２の導電パターンと電気的に接続することにより接地配線６０４ｓを構成することにより抵抗を低下させる。これによって偽信号の発生を抑制することが可能となる。
【００８２】
図７に、第１の基板及び第２の基板の電気的接続部を含めた断面の概念図を示す。図３のブロック図で概念的に示した並列処理回路もしくは図４〜６で示した並列処理回路のいずれか１つに対して直流電源を供給する直流電源供給配線パターンの一部を抜き出して図示している。
【００８３】
７０２は第１の基板である。７０１は第２の基板である。７０３ａは第１の基板７０２に配された画素領域である。７０３ｂは第２の基板７０１に配された画素領域である。７０４ａは第１の基板７０２に配された第１の周辺領域である。第１の周辺領域７０４ａは画素領域７０３ａ外に配される領域である。７０４ｂは第２の基板７０１に配される第２の周辺領域である。第２の周辺領域７０４ｂは画素領域７０３ｂ外に配される領域であり、画素領域から共通出力線を介して出力された信号の処理もしくは、画素領域からの信号出力を制御する回路が配される。
【００８４】
７０５は光電変換部である。７０６は光電変換部の電荷が転送されるＦＤである。これらを含んで転送トランジスタが構成されている。７０７は増幅部を構成する増幅トランジスタである。そのゲートがＦＤと電気的に接続されている。７０８は第２の周辺領域に配される並列処理回路の一部を構成するＭＯＳトランジスタである。７０９は第２の周辺回路に配される並列処理回路以外の回路を構成するＭＯＳトランジスタである。
【００８５】
７１０は並列処理回路を構成するＭＯＳトランジスタ７０９に直流電圧を供給する直流電圧供給配線を構成する第２の導電パターンである。第２の導電パターン７１０は、紙面奥行き方向に延在して、各並列処理回路のＭＯＳトランジスタに共通に直流電圧を供給する。第２の導電パターンは画素領域外に配される。
【００８６】
７１１は第１の基板に配された第１の導電パターンである。第１の導電パターンは画素領域外に配される。
【００８７】
７１２は第２の導電パターン７１０と第１の導電パターン７１１とを電気的に接続する第１の電気的接続部である。例えば、第１の電気的接続部７１２は第１の基板に配された最上配線層と第２の基板に配された最上配線層により導電パターンを形成し、これらを電気的に接続することにより構成することができる。もしくは第１、第２の導電パターンの一方もしくは両方を最上配線層により構成して電気的に接続しても良い。
【００８８】
第１の導電パターンは第１の基板の第１の周辺領域に配される。第１の周辺領域は第２の基板に配される第２の周辺領域に比べ配置される回路素子が少ない、もしくは回路素子自体が存在しない。したがってレイアウトの自由度は比較的高いため、第１の導電パターンの面積を第２の導電パターン面積よりも大きくすることにより、第２の基板の配線レイアウトの自由度を維持しつつ、抵抗値を低下させることが可能となり好ましい。
【００８９】
７１３はＦＤ７０６と増幅トランジスタ７０７のゲートとを電気的に接続する第２の電気的接続部である。第２の電気的接続部は第１の基板の最上配線層と第２の基板の最上配線層とにより導電パターンを形成し、これらを電気的に接続することにより構成することができる。ここで第１の電気的接続部を構成する導電パターンと第２の電気的接続部を構成する導電パターンの面積との関係は、第２の電気的接続部を構成する導電パターンの面積を小さくする方がよい。第２の電気的接続部はＦＤと増幅トランジスタのゲートとを接続するものであり、導電パターンの面積が大きいとＦＤに生じる寄生容量が大きくなってしまうためである。
【００９０】
図８に本発明の固体撮像装置の上面の概念図を示す。図８（ａ）は第１の基板、図８（ｂ）は第２の基板である。ここでは説明のために図７における第１の導電パターン、第２の導電パターン及びこれらと同層の配線層で形成された画素部の接続を行う部分の導電パターンを示している。その他の導電パターンなどは省略している。
【００９１】
８０１ａ、ｂは第１及び第２の基板それぞれに配された画素領域である。８０５ａ〜８０９ａは第１の基板に配された複数の第１の導電パターンである。８０５ｂ〜８０９ｂは第２の基板に配された複数の第２の導電パターンである。第２の導電パターン８０５ｂ〜８０９ｂはそれぞれ対応する並列処理回路に直流電圧を供給するために配される。８０５ａと８０５ｂ、８０６ａと８０６ｂ、８０７ａと８０７ｂ、８０８ａと８０８ｂとが後述の電気的接続部を介して電気的に接続される。電気的に接続される第１及び第２の導電パターンどうしの面積を比較すると、第１の導電パターンの面積を大きくしている。このような構成にすることにより、直流電圧供給線の抵抗の低下量を大きくさせることができ、更に、第２の基板に配される回路素子の他の配線のレイアウト自由度を高めることが可能となる。
【００９２】
８１０は第１の基板に配される入力パッドである。基板外部から直流電圧が入力される。基板の対向する端部に同様の入力パッドを設けて直流電圧を供給する構成としている。８１１〜８１３は並列処理回路である。例えば、第１の並列処理回路３０４、第２の並列処理回路３０７、第３の並列処理回路３１０に対応させることができる。
【００９３】
８１４ａ、ｂは画素領域に配された電気的接続部を構成するための導電パターンである。
【００９４】
図９に本発明の固体撮像装置の上面の概念図の図８とは別の例を示す。図９（ａ）は第１の基板、図９（ｂ）は第２の基板である。ここでは説明のために図７における第１の導電パターン、第２の導電パターンよりも上層に配された、それぞれの基板と直接電気的接続をおこうなう導電パターンを示している。その他の導電パターンなどは省略している。図８と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。
【００９５】
９０５ａ、９０５ｂは第１の導電パターン８０５ａと第２の導電パターン８０５ｂとを電気的に接続するための導電パターンである。９０６ａ、９０６ｂは第１の導電パターン８０６ａと第２の導電パターン８０６ｂとを電気的に接続するための導電パターンである。９０７ａ、９０７ｂは第１の導電パターン８０７ａと第２の導電パターン８０７ｂとを電気的に接続するための導電パターンである。９０８ａ、９０８ｂは第１の導電パターン８０８ａと第２の導電パターン８０８ｂとを電気的に接続するための導電パターンである。
【００９６】
図９（ｂ）において電気的接続部を構成する導電パターンの面積を異ならせている。具体的には第１の基板に配される導電パターンの面積を第２の基板に配される導電パターンの面積よりも大きくしている。このような構成により電気的接続を確実に行うことが可能となる。
【００９７】
以上本発明を具体的な実施例を挙げて説明したが、発明の思想を越えない限り適宜変更、組み合わせは可能である。
【００９８】
例えば、図７の断面構造においては、各基板のデバイスが形成される一主面どうしを対向させて貼り合わせている。しかし、第１の基板のデバイスが形成された一主面と、第２の基板の裏面とを貼り合わせても良い。
【００９９】
また並列処理回路として具体的に３例を挙げたがこれに限るものでは無い。例えば並列でＡＤ変換を行なうような並列処理回路を設けた場合においても本発明を適用することができる。特に並列処理回路がアナログ信号を取り扱う場合に、偽信号が生じやすいためアナログ信号の処理を行なう並列処理回路に対して適用すると本発明の効果は高い。
【０１００】
また主に接地配線に適用する場合に関して説明したが、直流電圧として電源電圧、もしくは接地電位と電源電圧の中間電圧を供給する配線に適用しても良いのは明らかである。
【符号の説明】
【０１０１】
２０１  光電変換部
３０５  直流電圧供給配線
７１１  第１の導電パターン
７１０  第２の導電パターン
【図１】
0005606182.tif 000002
【図２】
0005606182.tif 000003
【図３】
0005606182.tif 000004
【図４】
0005606182.tif 000005
【図５】
0005606182.tif 000006
【図６】
0005606182.tif 000007
【図７】
0005606182.tif 000008
【図８】
0005606182.tif 000009
【図９】
0005606182.tif 000010
【図１０】
0005606182.tif 000011