(57)【特許請求の範囲】
【請求項１】
回路素子が形成された半導体基板と、
前記半導体基板に配置され、前記回路素子に接続された接続パッドと、
前記半導体基板の上に形成され、前記接続パッドを露出する開口部を備え、表面が粗化された保護絶縁層と、
前記回路素子が配置された素子形成領域を取り囲んで配置され、前記保護絶縁層からその厚さ方向に貫通して前記半導体基板にまで至る凹部と、
前記保護絶縁層の開口部に配置され、前記接続パッドに電気的に接続されたバンプ電極と、
前記凹部を埋めると共に、前記保護絶縁層の上に、前記バンプ電極の先端が露出するように形成された第１絶縁層と、
前記第１絶縁層の上に形成され、前記バンプ電極と電気的に接続された第１配線層と、
前記第１配線層の上に形成された第２絶縁層と、
前記第２絶縁層に形成され、前記第１配線層に到達するビアホールと、
前記ビアホールを除く領域の前記第２絶縁層の上に形成された第２配線層と、
前記ビアホール内からその周囲の前記第２配線層の上面を被覆して形成されて前記第１配線層と前記第２配線層とを接続すると共に、導電性ペースト又ははんだからなるビア導体とを有することを特徴とする電子装置。
【請求項２】
前記バンプ電極の先端と前記第１絶縁層の上面は同一面となっていることを特徴とする請求項１に記載の電子装置。
【請求項３】
前記第１絶縁層の表面は粗化されていることを特徴とする請求項１又は２に記載の電子装置。
【請求項４】
前記第１配線層及び前記第２配線層の表面は粗化されていることを特徴とする請求項１乃至３のいずれか一項に記載の電子装置。
【請求項５】
前記第２絶縁層の上に形成され、前記第２配線層の接続部上に開口部が設けられたソルダレジストを有することを特徴とする請求項１乃至４のいずれか一項に記載の電子装置。
【請求項６】
回路素子と、
前記回路素子に接続された接続パッドと、
前記接続パッドの上に開口部を備え、表面が粗化された保護絶縁層と
を備えて、複数のチップ領域が画定された半導体ウェハを用意する工程と、
前記半導体ウェハのチップ領域を取り囲む位置に、前記保護絶縁層からその厚さ方向に貫通して前記半導体ウェハにまで至る凹部を形成する工程と、
前記保護絶縁層の開口部内に、前記接続パッドに電気的に接続されるバンプ電極を形成する工程と、
前記凹部を埋めると共に、前記保護絶縁層の上に、前記バンプ電極の先端が露出するように第１絶縁層を形成する工程と、
前記第１絶縁層の上に、前記バンプ電極と電気的に接続される第１配線層を形成する工程と、
前記第１配線層の上に、第２絶縁層の上に金属層が積層された積層膜を形成する工程と、
前記積層膜の上に、前記第１配線層の接続部に対応する部分に開口部が設けられたレジストを形成する工程と、
前記レジストの開口部を通して前記金属層をエッチングすることにより前記金属層に開口部を形成する工程と、
ウェットブラスト法により、前記金属層の開口部を通して前記第２絶縁層をエッチングすることにより、前記第１配線層に到達するビアホールを形成する工程と、
前記ビアホール内からその周囲の前記金属層の上面を被覆するように、導電性ペースト又ははんだからなるビア導体を形成することにより、前記第１配線層と第２配線層となる前記金属層とを前記ビア導体で接続する工程と、
前記ビアホールを形成する工程の後、又は前記ビア導体を形成する工程の後に行われ、前記金属層をパターニングして前記第２配線層を形成する工程とを有することを特徴とする電子装置の製造方法。
【請求項７】
前記第１絶縁層を形成する工程において、前記バンプ電極の先端と前記第１絶縁層の上面は同一面になることを特徴とする請求項６に記載の電子装置の製造方法。
【請求項８】
前記第１絶縁層を形成する工程は、前記第１絶縁層の表面を粗化することを含むことを特徴とする請求項６又は７に記載の電子装置の製造方法。
【請求項９】
前記第１配線層及び前記第２配線層を形成する工程は、前記第１配線層及び前記第２配線層の表面を粗化することを含むことを特徴とする請求項６乃至８のいずれか一項に記載の電子装置の製造方法。
【請求項１０】
前記第２配線層を形成する工程の後に、
前記第２絶縁層の上に、前記第２配線層の接続部上に開口部が設けられたソルダレジストを形成する工程を有することを特徴とする請求項６乃至９のいずれか一項に記載の電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子装置及びその製造方法に係り、さらに詳しくは、半導体基板の上に多層配線が設けられた半導体装置又は多層配線基板に適用できる電子装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、マルチメディア機器などの高性能化に伴って、ＬＳＩと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。
【０００３】
そのような要求に応じるＩＣパッケ−ジとして、チップサイズと略同等の大きさにパッケ−ジされたＣＳＰ（チップサイズパッケ−ジ）がある。さらには、ウェハ段階でＣＳＰ構造に係る成膜や加工などを行い、その後にダイシングして個別のＣＳＰを得るようにしたウェハレベルＣＳＰが知られている。
【０００４】
ウェハレベルＣＳＰでは、トランジスタなどが形成されたシリコンウェハの接続パッドに再配線が接続されて形成された後に、再配線にバンプ電極が形成される。
【０００５】
特許文献１及び２には、バンプ電極を備えた半導体基板の上にバンプ電極の上部が露出するようにして絶縁層を形成した後に、バンプ電極に接続される配線パターンを形成することが記載されている。
【０００６】
特許文献３には、内層配線板に絶縁樹脂層と銅箔を積層し、銅箔に開口を形成し、ブラスト処理により銅箔の開口から樹脂絶縁層に非貫通穴を形成した後に、めっきによって非貫通穴に導体回路パターンを形成することが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第４１２１５４２号公報
【特許文献２】特許第４４３１６２８号公報
【特許文献３】特開２００２―４３７５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来技術のウェハレベルＣＳＰでは、シリコンウェハに形成する再配線は単層で形成される場合が多く、多層配線構造を採用することに関しては何ら考慮されていない（例えば、特許文献１及び２）。特に、ＡＳＩＣやＬｏｇｉｃなどの半導体装置では多ピン化が要求されるため、多層構造の再配線を低コストで形成するための新規な方法が切望されている。
【０００９】
本発明は以上の課題を鑑みて創作されたものであり、多層配線が簡易な方法によって低コストで形成される電子装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明は電子装置の製造方法に係り、第１配線層の上に、絶縁層の上に金属層が積層された積層膜を形成する工程と、前記積層膜の上に、前記第１配線層の接続部に対応する部分に開口部が設けられたレジストを形成する工程と、前記レジストの開口部を通して前記金属層をエッチングすることにより前記金属層に開口部を形成する工程と、ウェットブラスト法により、前記金属層の開口部を通して前記絶縁層をエッチングすることにより、前記第１配線層に到達するビアホールを形成する工程と、前記ビアホールに導電性ペースト又ははんだからなるビア導体を形成することにより、前記第１配線層と第２配線層となる前記金属層とを前記ビア導体で接続する工程と、前記ビアホールを形成する工程の後、又は前記ビア導体を形成する工程の後に行われ、前記金属層をパターニングして前記第２配線層を形成する工程とを有することを特徴とする。
【００１１】
本発明では、まず、第１配線層の上に、絶縁層の上に金属層が積層された積層膜（銅箔付き樹脂フィルムなど）を形成する。さらに、第１配線層の接続部に対応する部分に開口部が設けられたレジストを金属層の上に形成し、金属層をエッチングして開口部を形成する。
【００１２】
次いで、ウェットブラスト法により、金属層の開口部から絶縁層をエッチングして第１配線層に到達するビアホールを形成する。その後に、ビアホールに導電性ペースト又ははんだからなるビア導体を形成することにより、第１配線層と第２配線層とを電気接続する。金属層をパターニングして第２配線層を形成する工程は、ビアホールを形成する工程の後、又はビア導体を形成する工程の後に行われる。
【００１３】
このような手法を採用することにより、第１配線層にビアホールを介して接続される第２配線層を形成する際に、スパッタ法、デスミア処理、及び湿式めっき（無電解Ｃｕめっき／電解Ｃｕめっき）などの技術を使用する必要がない。
【００１４】
従って、製造に係る工程数を大幅に削減できるので、製造コストを低減することができる。また、デスミア処理や湿式めっきプロセスが不要となるため、有害廃液を削減することができ、環境負荷の低減を図ることができる。
【００１５】
本発明は、回路素子が形成された半導体ウェハのバンプ電極に多層構造の再配線を形成する際に適用してもよいし、半導体チップなどを実装するための多層配線基板の製造に適用してもよい。
【００１６】
また、上記課題を解決するため、本発明は電子装置に係り、第１配線層と、前記第１配線層の上に形成された絶縁層と、前記絶縁層に形成され、前記第１配線層に到達するビアホールと、前記絶縁層の上に形成され、前記ビアホールの外周から外側に延在する第２配線層と、前記ビアホール内からその近傍の前記第２配線層の上に形成されて前記第１配線層と前記第２配線層とを接続すると共に、導電性ペースト又ははんだからなるビア導体とを有することを特徴とする。
【００１７】
本発明の電子装置は、上記した製造方法で製造されるため、第１配線層と第２配線層はビアホールに形成された導電性ペースト又ははんだからなるビア導体で接続され、ビア導体はビアホール内からその近傍の第２配線層を被覆して形成される。
【００１８】
本発明の電子装置は、簡易な方法によって低コストで第１配線層と第２配線層とをビア導体（導電性ペーストやはんだ）で接続して多層配線構造を構築できる。従って、ＡＳＩＣやＬｏｇｉｃなど多層構造の再配線が要求される半導体装置や多層配線基板が低コストで製造される。
【００１９】
なお、上記した特許文献３には、ブラスト処理で形成した非貫通穴にめっきで導体回路パターンを形成することが開示されているものの、低コスト化や環境負荷の低減のために導電性ペーストやはんだでビア導体を形成することは開示されておらず、本発明の構成を示唆するものではない。
【発明の効果】
【００２０】
以上説明したように、本発明では、多層配線構造を低コストで構築することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は本発明の第１実施形態の電子装置の製造方法を示す断面図（その１）である。
【図２】図２（ａ）及び（ｂ）は本発明の第１実施形態の電子装置の製造方法を示す断面図（その２）である。
【図３】図３（ａ）及び（ｂ）は本発明の第１実施形態の電子装置の製造方法を示す断面図（その３）である。
【図４】図４（ａ）及び（ｂ）は本発明の第１実施形態の電子装置の製造方法を示す断面図（その４）である。
【図５】図５（ａ）及び（ｂ）は本発明の第１実施形態の電子装置の製造方法を示す断面図（その５）である。
【図６】図６（ａ）及び（ｂ）は本発明の第１実施形態の電子装置の製造方法を示す断面図（その６）である。
【図７】図７（ａ）及び（ｂ）は本発明の第１実施形態の電子装置の製造方法を示す断面図（その７）である。
【図８】図８（ａ）及び（ｂ）は本発明の第１実施形態の電子装置の製造方法を示す断面図（その８）である。
【図９】図９（ａ）及び（ｂ）は本発明の第１実施形態の電子装置の製造方法を示す断面図（その９）である。
【図１０】図１０は本発明の第１実施形態の電子装置の製造方法を示す断面図（その１０）である。
【図１１】図１１（ａ）及び（ｂ）は本発明の第１実施形態の電子装置の製造方法を示す断面図（その１１）である。
【図１２】図１２は本発明の第１実施形態の電子装置の製造方法を示す断面図（その１２）である。
【図１３】図１３は本発明の第１実施形態の電子装置の製造方法を示す断面図（その１３）である。
【図１４】図１４は本発明の第１実施形態の電子装置を示す断面図である。
【図１５】図１５は本発明の第２実施形態の電子装置を示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２３】
（第１の実施の形態）
図１〜図１３は本発明の第１実施形態の電子装置の製造方法を示す断面図、図１４は同じく第１実施形態の電子装置を示す断面図である。
【００２４】
第１実施形態では、電子装置としてＣＳＰ構造を有する半導体装置を例に挙げて説明する。
【００２５】
第１実施形態の電子装置の製造方法では、まず、図１に示すようなシリコンウェハ１０を用意する。本実施形態では半導体ウェハとしてシリコンウェハ１０を例示する。
【００２６】
シリコンウェハ１０は、その最上に、接続パッド１２とそれを露出させる開口部１４ｘが設けられたパッシベーション層１４（保護絶縁層）とを備えている。
【００２７】
接続パッド１２はアルミニウム又はアルミニウム合金などから形成され、パッシベーション層１４はシリコン窒化層１４ａ及びポリイミド樹脂層１４ｂが下から順に形成されて構成される。なお、ポリイミド樹脂層１４ｂを省略してシリコン窒化層１４ａからパッシベーション層１４を構成してもよい。
【００２８】
シリコンウェハ１０には、トランジスタ（半導体素子）、キャパシタ及び抵抗などの回路素子が形成された複数の素子形成領域Ｔが設けられている。各素子形成領域Ｔの上には、各種回路素子を接続するための多層配線（不図示）が形成されており、多層配線は接続パッド１２に接続されている。
【００２９】
図１の平面図を加えて説明すると、シリコンウェハ１０には、素子形成領域Ｔを含むチップ領域Ａが多数設けられている。チップ領域Ａは格子状に配置されたダイシングラインＤで囲まれて画定されている。
【００３０】
図１の平面図の例では、接続パッド１２はエリアアレイ型で配置されており、各チップ領域Ａの全体にそれぞれ格子状に配置されている。あるいは、接続パッド１２がペリフェラル型で配置され、各チップ領域Ａの周縁部にそれぞれ配置されていてもよい。シリコンウェハ１０は、後に、各チップ領域Ａが得られるようにダイシングラインＤで切断されて個々の半導体チップ（半導体装置）となる。
【００３１】
以下の工程では、図１のシリコンウェハ１０の一つのチップ領域Ａを部分的に示しながら説明する。
【００３２】
図２（ａ）に示すように、図１で説明したシリコンウェハ１０を用意する。シリコンウェハ１０の厚みは６００〜８００μｍ程度である。
【００３３】
次いで、図２（ｂ）に示すように、シリコンウェハ１０の上に厚みが５０μｍ程度のドライフィルムレジスト１６を貼付し、フォトリソグラフィに基づいて露光・現像を行うことにより、ドライフィルムレジスト１６をパターニングする。これにより、各チップ領域Ａの上にドライフィルムレジスト１６が残され、ダイシングラインＤの上にドライフィルムレジスト１６の開口部１６ａが配置される。
【００３４】
続いて、図３（ａ）に示すように、ウェットブラスト法によりドライフィルムレジスト１６をマスクにしてその開口部１６ａを通してパッシベーション層１４の上面から厚み方向にエッチングする。これにより、シリコンウェハ１０のダイシングラインＤ（図１）に凹部Ｃが形成される。凹部Ｃは各チップ領域Ａを取り囲むように格子状に形成される。
【００３５】
後述するように、シリコンウェハ１０に形成される凹部Ｃは、シリコンウェハ１０上に形成される層間絶縁層の密着性を向上させるアンカーとして機能する。
【００３６】
その後に、図３（ｂ）に示すように、レジスト剥離液によってドライフィルムレジスト１６が除去される。なお、ドライフィルムレジスト１６の代わりに、液状のレジストを使用して同様なマスクを形成してもよい。
【００３７】
次いで、図４（ａ）に示すように、図３（ｂ）の構造体の上面側を酸素プラズマによってクリーニング処理する。これにより、パッシベーション層１４が表面改質（粗化）されると共に、接続パッド１２の表面が洗浄される。
【００３８】
続いて、図４（ｂ）に示すように、ワイヤボンディング法に基づいて、接続パッド１２の上に先端が尖った金（Ａｕ）ワイヤバンプ１８を形成する。バンプ電極として金ワイヤバンプ１８を例示するが、ワイヤボンディング法に基づいて、同様な形状の銅（Ｃｕ）ワイヤバンプを形成してもよい。あるいは、電解めっき法によって金（Ａｕ）バンプなどを形成してもよいし、無電解めっき法によってニッケル（Ｎｉ）／金（Ａｕ）バンプを順に形成してもよい。
【００３９】
次いで、図５（ａ）に示すように、金ワイヤバンプ１８が設けられたシリコンウェハ１０の上にＢステージ（半硬化状態）の樹脂フィルム２０ａを貼付する。樹脂フィルム２０ａとしては、エポキシ樹脂又はポリイミド樹脂などの熱硬化性樹脂が使用される。
【００４０】
樹脂フィルム２０ａの厚みは、金ワイヤバンプ１８の高さより若干薄い厚み（例えば３０μｍ）に設定され、樹脂フィルム２０ａの上面に金ワイヤバンプ１８の先端が露出した状態となる。
【００４１】
続いて、図５（ｂ）に示すように、樹脂フィルム２０ａを押圧治具（不図示）で下側に押圧して平坦化し、１８０℃程度の温度で加熱処理することにより、Ｂステージの樹脂フィルム２０ａを硬化させて第１層間絶縁層２０を得る。
【００４２】
このとき、平坦化処理によって金ワイヤバンプ１８の先端が潰されて接続部１８ａとなる。このようにして、金ワイヤバンプ１８の接続部１８ａと第１層間絶縁層２０の上面とが同一面を構成するように平坦化される。
【００４３】
また、前述したように、シリコンウェハ１０のダイシングラインＤ（図１）に凹部Ｃが形成されているので、第１層間絶縁層２０がアンカー効果によってシリコンウェハ１０に密着性よく形成される。
【００４４】
さらに、図６（ａ）に示すように、第１層間絶縁層２０及び金ワイヤバンプ１８の接続部１８ａを四フッ化炭素（ＣＦ4）が添加された酸素（Ｏ2）プラズマによってアッシング処理を行う。
【００４５】
これにより、金ワイヤバンプ１８の接続部１８ａに僅かに残存する樹脂が完全に除去され、接続部１８ａをクリーンな状態で露出させることができる。また同時に、第１層間絶縁層２０の表面がライトエッチングされて粗化されることで、表面にアンカーが形成される。
【００４６】
次いで、図６（ｂ）に示すように、第１層間絶縁層２０の上にスパッタ法（ＰＶＤ法）によって金属層を成膜することによりシード層３０ａを得る。第１層間絶縁層２０の表面が粗化されているので、シード層３０ａは第１層間絶縁層２０の上に密着性よく形成される。シード層３０ａの好適な例としては、下から順に、チタン（Ｔｉ）層（厚み：０．１μｍ以上）／銅（Ｃｕ）層（厚み：０．２〜０．５μｍ）が形成された積層膜が使用される。あるいは、シード層３０ａとして、下から順に、クロム（Ｃｒ）層（厚み：０．０３５μｍ以上）／銅（Ｃｕ）層（厚み：０．２〜０．５μｍ）が形成された積層膜が使用される。
【００４７】
次いで、図７（ａ）に示すように、フォトリソグラフィに基づいて、第１配線層が配置される部分に開口部１９ａが設けられためっきレジスト１９をシード層３０ａの上に形成する。さらに、シード層３０ａをめっき給電経路に利用する電解めっきにより、めっきレジスト１９の開口部１９ａに金属パターン層３０ｂを形成する。金属パターン層３０ｂは銅などの配線材料から形成される。
【００４８】
続いて、めっきレジスト１９を除去した後に、金属パターン層３０ｂをマスクにしてシード層３０ａをエッチングする。
【００４９】
これにより、図７（ｂ）に示すように、シード層３０ａ及び金属めっき層３０ｂから構成される第１配線層３０が得られる。第１配線層３０は金ワイヤバンプ１８の接続部１８ａに電気接続されて形成される。さらに、ギ酸系の薬液により第１配線層３０の表面を処理して粗化することによってアンカーを形成する。
【００５０】
次いで、図８（ａ）に示すように、Ｂステージ（半硬化状態）の樹脂フィルム２２ａの上に銅箔３２ａが貼付された構造の銅箔付き樹脂フィルムＣＦを用意する。銅箔３２ａの厚みは５〜１８μｍであり、樹脂フィルム２２ａの厚みは３０μｍ程度である。樹脂フィルム２２ａとしては、エポキシ樹脂又はポリイミド樹脂などの熱硬化性樹脂が使用される。
【００５１】
そして、銅箔付き樹脂フィルムＣＦの樹脂フィルム２２ａの面を第１配線層３０の上に圧着する。さらに、１８０℃程度の温度で加熱処理することにより、Ｂステージの樹脂フィルム２２ａを硬化させて第２層間絶縁層２２を得る。
【００５２】
第１配線層３０の表面は粗化されているので、第２層間絶縁層２２は第１配線層３０に密着性よく形成される。
【００５３】
本実施形態では、第１配線層３０の上に銅箔付き樹脂フィルムＣＦを貼付しているが、絶縁層の上に金属層が積層された各種の積層膜を使用することができる。
【００５４】
続いて、図８（ｂ）に示すように、第１配線層３０の接続部に対応する部分に開口部２３ａが設けられたドライフィルムレジスト２３を形成する。さらに、第二塩化銅水溶液などの銅のエッチャントにより、ドライフィルムレジスト２３をマスクにしてその開口部２３ａを通して銅箔３２ａをウェットエッチングして銅箔３２ａに開口部３２ｘを形成する。
【００５５】
さらに、図９（ａ）に示すように、ドライフィルムレジスト２３を残した状態で（図８（ｂ））、銅箔３２ａの開口部３２ｘに露出する第２層間絶縁層２２をウェットブラスト法によりエッチングすることにより、第１配線層３０の接続部に到達するビアホールＶＨを形成する。
【００５６】
ビアホールＶＨの径は例えば５０〜８０μｍに設定される。このとき、ウェットブラスト処理によってドライフィルムレジスト２３（図８（ｂ））が同時にエッチングされて除去される。
【００５７】
ウェットブラスト法は、アルミナ砥粒などの粒子と水などの液体とを混ぜて得られるスラリーを噴射ノズルから圧縮空気の力を使って高速に噴射させることにより、スラリー内の粒子で対象物を物理的にエッチングする加工方法である。
【００５８】
また、ウェットブラスト処理では、第１配線層３０（銅）のエッチングレートはかなり低いため、第１配線層３０は第２層間絶縁層２２をエッチングする際のストッパとなる。また、ドライフィルムレジスト２３（図８（ｂ））は、第２層間絶縁層２２のエッチング途中で全てが消失する厚みに設定され、ドライフィルムレジスト２３が消失した後は、銅箔３２ａがマスクとして機能する。
【００５９】
これにより、後に第２配線層となる銅箔３２ａの表面がウェットブラスト処理によって粗化されてアンカーが同時に形成される。
【００６０】
なお、本実施形態と違って、レーザで第２層間絶縁層２２にビアホールＶＨを形成する場合は、ビアホールＶＨ内に樹脂スミアが発生するため、過マンガン酸法などのウェット処理によってデスミア処理を行う必要がある。
【００６１】
しかしながら、ウェットブラスト法を使用する場合は、樹脂スミアは発生しにくく、第２層間絶縁層２２にビアホールＶＨを形成した後に、水洗することでクリーンなビアホールＶＨが容易に得られる。このように、本実施形態では、環境負荷となるデスミア処理を省略することができる。
【００６２】
次いで、図９（ｂ）に示すように、銅箔３２ａの上にエッチングレジスト（不図示）をパターニングし、それをマスクにして銅箔３２ａをエッチングすることにより、第２配線層３２を得る。
【００６３】
この時点では、ビアホールＶＨ内にはビア導体が形成されていないため、第１配線層３０と第２配線層３２とは電気的に接続されていない状態である。
【００６４】
そこで、ビアホールＶＨ内にビア導体を形成して第１配線層３０と第２配線層３２とをビア導体を介して電気的に接続する。
【００６５】
本実施形態では、ビア導体の形成方法として、スパッタ法や電解又は無電解めっきなどのコスト高となる手法を採用しない。
【００６６】
つまり、図１０に示すように、ディスペンス法によってディスペンサ装置（不図示）のノズル５から銀ペーストなどの導電性ペースト４０をビアホールＶＨ内に塗布した後に、導電性ペースト４０を加熱処理して硬化させることにより第１配線層３０と第２配線層３２とを電気接続する。導電性ペースト４０は、熱硬化性樹脂をバインダーとし、その中に銀粒子などの導電性粒子を分散させたものである。
【００６７】
図１１（ａ）に示すように、ディスペンス法によって導電性ペースト４０を形成する場合は、導電性ペースト４０はビアホールＶＨ内に充填され、かつビアホールＶＨの近傍の第２配線層３２を被覆して形成される。
【００６８】
あるいは、ディスペンス法の代わりに、インクジェット法によって導電性ペースト４０をビアホールＶＨに形成してもよい。図１１（ｂ）に示すように、インクジェット法を使用する場合は、導電性ペースト４０はビアホールＶＨ内に埋め込まれず、ビアホールＶＨ内に凹部が残された状態となる。
【００６９】
つまり、ビアホールＶＨの底面及び側面に沿って導電性ペースト４０がいわゆるコンフォーマルビアとして形成される。インクジェット法を使用する場合も、導電性ペースト４０はビアホールＶＨの近傍の第２配線層３２を被覆して形成される。
【００７０】
また、ビア導体を形成する他の方法としては、感光剤を含有する感光性導電性ペーストを使用してもよい。この場合、感光性導電性ペーストをスピンコータなどでシリコンウェハ１０の上面全体に塗布し、フォトリソグラフィに基づいて露光・現像することにより、ビアホールＶＨに導電性ペースト４０を選択的に形成して第１配線層３０と第２配線層３２とを電気接続する。感光性導電性ペーストとしては、感光性の銀ペーストなどがある。感光性導電性ペーストを使用する場合は、インクジェット法で導電性ペースト４０を形成する場合と同様にコンフォーマルビアとして形成される。
【００７１】
あるいは、導電性ペースト４０以外では、ビアホールＶＨにはんだを充填して第１配線層３０と第２配線層３２とをはんだで電気接続してもよい。この場合は、ビアホールＶＨにはんだボールを搭載し、リフロー加熱してビアホールＶＨにはんだを充填する。又は、はんだペースト（クリームはんだ）をビアホールＶＨに選択的に塗布してもよい。
【００７２】
以上の手法により、コスト高を招くスパッタ法や環境負荷が大きく工程が煩雑なめっき法を使用することなく、ビアホールＶＨに導電性ペースト又ははんだを形成することにより、低コストで容易にビア導体を形成することができる。
【００７３】
このようにして、シリコンウェハ１０に設けられた金ワイヤバンプ１８に多層構造の再配線（第１、第２配線層３０，３２）が接続される。再配線（第１、第２配線層３０，３２）によって、シリコンウェハ１０の接続パッド１２のピッチが実装基板の接続電極のピッチに対応するようにピッチ変換される。
【００７４】
なお、銅箔３２ａをパターニングして第２配線層３２を形成する工程は、ウェットブラスト法でビアホールＶＨを形成した後に行っているが、ビアホールＶＨに導電性ペースト４０を形成した後に行ってもよい。
【００７５】
その後に、図１２に示すように、第２配線層３２の接続部上に開口部２４ａが設けられたソルダレジスト２４を形成する。第２配線層３２の表面は粗化されているため、ソルダレジスト２４は密着性よく第２配線層３２の上に形成される。その後に、ソルダレジスト２４の表面を酸素プラズマによってアッシング処理することにより、表面を親水性に改質して濡れ性を向上させる。
【００７６】
さらに、図１３に示すように、ソルダレジスト２４の開口部２４ａにはんだボールを搭載し、リフロー加熱することにより、第２配線層３２の接続部に接続される外部接続端子３４を形成する。はんだボールとして、樹脂ボールの外面にはんだ層が形成されたものを使用してもよい。
【００７７】
続いて、同じく図１３に示すように、必要に応じて、シリコンウェハ１０の背面をグラインダーで研削することにより、シリコンウェハ１０の厚みを５０〜３００μｍ程度に薄型化する。その後に、シリコンウェハ１０をダイシングラインＤ（図１）に沿って切断する。
【００７８】
これにより、図１４に示すように、シリコンウェハ１０が個々のシリコン基板１０ａ（半導体基板）に個片化されて個々のＣＳＰ構造を有する半導体装置１（電子装置）が得られる。
【００７９】
なお、本実施形態では、２層の多層配線（第１、第２配線層３０，３２）を例示するが、前述した図８（ａ）〜図１１の工程を繰り返すことにより、任意の積層数の多層配線を形成することができる。
【００８０】
以上説明したように、第１実施形態の電子装置の製造方法では、まず、回路素子が形成されたシリコンウェハ１０の接続パッド１２に金ワイヤバンプ１８を形成し、その上部の接続部１８ａが露出するように第１層間絶縁層２０を形成する。次いで、第１層間絶縁層２０の上に金ワイヤバンプ１８に接続される第１配線層３０を形成する。
【００８１】
続いて、第１配線層３０の上に銅箔付き樹脂フィルムＣＦを圧着して樹脂フィルム２２ａを第２層間絶縁層２２として利用する。さらに、第１配線層３０の接続部に対応する部分に開口部２３ａが設けられたドライフィルムレジスト２３を銅箔３２ａの上に形成し、銅箔３２ａをエッチングして開口部３２ｘを形成する。
【００８２】
次いで、この状態で、ウェットブラスト法により、銅箔３２ａの開口部３２ｘから第２層間絶縁層２２をエッチングして第１配線層３０に到達するビアホールＶＨを形成する。
【００８３】
その後に、ビアホールＶＨに導電性ペースト４０又ははんだからなるビア導体を形成することにより、第１配線層３０と第２配線層３２とを電気接続する。所定の段階で銅箔３２ａがパターン化されて第２配線層３２となる。
【００８４】
このような手法を採用することにより、第１配線層３０にビアホールＶＨを介して接続される第２配線層３２を形成する際に、以下の技術を使用する必要がない。すなわち、１）感光性ポリイミドを用いるフォトビアの形成、２）スパッタ法による金属層（シード層など）の成膜、３）レーザによるビアホールの形成、４）過マンガン酸系強アルカリ液によるビアホールのデスミア処理、５）湿式めっき（無電解Ｃｕめっき／電解Ｃｕめっき）による配線形成に係る技術を使用する必要がない。
【００８５】
従って、製造に係る工程数を大幅に削減できるので、製造コストを低減することができる。また、デスミア処理や湿式めっきプロセスが不要となるため、有害廃液を削減することができ、環境負荷の低減を図ることができる。
【００８６】
このように、本実施形態では、低コスト化を図れる簡易な方法でシリコンウェハ１０に多層構造の再配線（第１、第２配線層３０，３２）を形成することがきる。従って、ＡＳＩＣやＬｏｇｉｃなどの多ピン化が要求される半導体装置の製造に容易に対応できるようになる。
【００８７】
図１４に示すように、第１実施形態に係る半導体装置１では、シリコン基板１０ａ（半導体基板）には、トランジスタなどの回路素子が形成された素子形成領域Ｔ（図１）が設けられている。シリコン基板１０ａには接続パッド１２が設けられており、接続パッド１２は多層配線（不図示）を介して素子形成領域Ｔ（図１）に接続されている。
【００８８】
接続パッド１２には金ワイヤバンプ１８が形成されており、金ワイヤバンプ１８の横方向には第１層間絶縁層２０が形成されている。金ワイヤバンプ１８の接続部１８ａが第１層間絶縁層２０の上面と同一高さに配置されて平坦化されている。
【００８９】
さらに、第１層間絶縁層２０の上には、金ワイヤバンプ１８の接続部１８ａに接続される第１配線層３０が形成されている。第１配線層３０の上には第２層間絶縁層２２が形成されており、第２層間絶縁層２２には第１配線層３０の接続部に到達するビアホールＶＨが形成されている。
【００９０】
第２層間絶縁層２２の上には、ビアホールＶＨの外周から外側に延在する第２配線層３２が形成されている。第２配線層３２は銅箔３２ａがパターニングされて形成される。
【００９１】
さらに、ビアホールＶＨ内には導電性ペースト４０が充填されている。導電性ペースト４０はビアホールＶＨ内からその外側近傍まで形成され、ビアホールＶＨの近傍の第２配線層３２を被覆して形成されている。
【００９２】
これにより、第１配線層３０が導電性ペースト４０（ビア導体）を介して第２配線層３２に電気的に接続されている。導電性ペースト４０の代わりにはんだによって第１配線層３０と第２配線層３２とを接続してもよい。
【００９３】
前述したように、導電性ペースト４０は必ずしもビアホールＶＨを埋め込んで形成される必要はなく、ビアホールＶＨの底面及び側面に沿ってコンフォーマルビアとして形成されていてもよい。
【００９４】
第１実施形態に係る半導体装置１では、前述した製造方法で製造されるので、ビアホールＶＨ内の導電性ペースト４０（ビア導体）の上に第２配線層３２が配置されない構造となる。
【００９５】
さらに、第２配線層３２の接続部の上に開口部２４ａが設けられたソルダレジスト２４が形成されている。そして、ソルダレジスト２４の開口部２４ａに第２配線層３２に接続される外部接続端子３４が設けられている。
【００９６】
第１実施形態に係る半導体装置１では、簡易な方法によって低コストで第１配線層３０と第２配線層３２とをビア導体（導電性ペーストやはんだ）で接続して多層配線構造を構築できる。従って、ＡＳＩＣやＬｏｇｉｃなどの多ピンを有する半導体装置が容易に構成される。
【００９７】
再配線（第１、第２配線層３０，３２）によって、シリコン基板１０ａの接続パッド１２のピッチが実装基板の接続電極のピッチに対応するようにピッチ変換される。そして、半導体装置１の外部接続端子３４が実装基板（マザーボードなど）の接続電極に接続された後に、半導体装置１の下側の隙間にアンダーフィル樹脂が充填される。
【００９８】
（第２の実施の形態）
図１５は本発明の第２実施形態の電子装置を示す断面図である。第２実施形態では、電子装置として配線基板を例に挙げる。つまり、第１実施形態で説明した多層配線構造を配線基板に適用してもよい。
【００９９】
図１５に示すように、第２実施形態に係る配線基板２では、ガラスエポキシ樹脂などからなるコア基板５０の両面側に第１配線層６０が形成されている。両面側の第１配線層６０はコア基板５０に設けられた貫通電極５２を介して相互接続されている。
【０１００】
コア基板５０の両面側には第１配線層６０を被覆する層間絶縁層７０がそれぞれ形成されている。両面側の層間絶縁層７０には第１配線層６０に到達するビアホールＶＨがそれぞれ形成されている。
【０１０１】
また、層間絶縁層７０の上には、ビアホールＶＨの外周から外側に延在する第２配線層６２が形成されている。そして、ビアホールＶＨには導電性ペースト４０（ビア導体）が充填されており、第１配線層６０は導電性ペースト４０によって第２配線層６２に電気接続されている。導電性ペースト４０の代わりに、はんだをビア導体として使用してもよい。
【０１０２】
さらに、コア基板５０の両面側には、第２配線層６２の接続部上に開口部７２ａが設けられたソルダレジスト７２がそれぞれ形成されている。また、第２配線層６２の接続部にニッケル／金めっき層などのコンタクト層（不図示）が形成される。
【０１０３】
そして、コア基板５０の上面側の第２配線層６２に半導体チップ（不図示）が実装され、コア基板５０の下面側の第２配線層６２にはんだボールを搭載するなどして外部接続端子（不図示）が設けられる。
【０１０４】
図１５ではコア基板５０の両面側に２層の多層配線がそれぞれ形成された形態を例示するが、積層数は任意に設定することができる。
【０１０５】
第２実施形態は、第１実施形態で説明した多層配線構造を配線基板に適用した例であり、製造方法及びビアホールＶＨ周りの構造は第１実施形態と同一であるのでその詳しい説明を省略する。
【０１０６】
図１５の例では、基板としてリジッド基板（コア基板５０）を使用しているが、コアレスタイプのフレキシブル多層配線基板を使用してもよく、各種方式の配線基板を使用することができる。
【０１０７】
第２実施形態は、第１実施形態と同様に、簡易な方法によって低コストで多層配線基板を構成することができると共に、環境負荷の低減を図ることができる。
【符号の説明】
【０１０８】
１…半導体装置（電子装置）２…配線基板（電子装置）、５…ノズル、１０…シリコンウェハ（半導体ウェハ）、１０ａ…シリコン基板（半導体基板）、１２…接続パッド、１４…パッシベーション層、１４ａ…シリコン窒化層、１４ｂ…ポリイミド樹脂層、１４ｘ，１６ａ，１９ａ，２３ａ，２４ａ，３２ｘ，７２ａ…開口部、１６，２３…ドライフィルムレジスト、１８…金ワイヤバンプ（バンプ電極）、１８ａ…接続部、１９…めっきレジスト、２０…第１層間絶縁層、２０ａ，２２ａ…樹脂フィルム、２２…第２層間絶縁層、２４，７２…ソルダレジスト、３０，６０…第１配線層、３０ａ…シード層、３０ｂ…金属パターン層、３２，６２…第２配線層、３２ａ…銅箔、３４…外部接続端子、４０…導電性ペースト（ビア導体）、５０…コア基板、５２…貫通電極、７０…層間絶縁層、Ａ…チップ領域、Ｔ…素子形成領域、ＣＦ…銅箔付き樹脂フィルム、Ｄ…ダイシングライン、ＶＨ…ビアホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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