(57)【特許請求の範囲】
【請求項１】
複数段のシフトレジスタ単位回路を備え、
前記複数段のシフトレジスタ単位回路の各々は、第１クロック信号がソースまたはドレインのうち一方に入力され、前記第１クロック信号を略反転した第２クロック信号がゲートに入力される第１トランジスタを含み、
前記第１トランジスタのゲートにＨレベルまたはＬレベルのうち一方の前記第２クロック信号が入力されている場合には、前記第１トランジスタのソースまたはドレインのうち一方にＨレベルまたはＬレベルのうち他方の前記第１クロック信号が入力されるように構成されており、
第１クロック信号がソースまたはドレインのうち一方に入力された第２トランジスタを含み、
前記第２トランジスタのソースまたはドレインのうち他方は、前記第１トランジスタのソースまたはドレインのうち他方に接続されて前記シフトレジスタ単位回路の出力端を形成し、
前記シフトレジスタ単位回路の出力端は、前記シフトレジスタ単位回路の次段の入力端に接続されており、
前記第１トランジスタのソースまたはドレインのうち一方に入力される信号と同じ信号が一方電極に入力されるキャパシタと、前記キャパシタの他方電極にゲートが接続される第３トランジスタとを含み、
前記第３トランジスタのゲートに前記キャパシタを介してＨレベルの信号が入力されている場合には、前記第３トランジスタのソースまたはドレインのうち一方にＬレベルの信号が入力されるように構成されるとともに、前記第３トランジスタのゲートに前記キャパシタを介してＬレベルの信号が入力されている場合には、前記第３トランジスタのソースまたはドレインのうち一方にＨレベルの信号が入力されるように構成されている、シフトレジスタ。
【請求項２】
複数段のシフトレジスタ単位回路を備え、
前記複数段のシフトレジスタ単位回路の各々は、第１クロック信号がソースまたはドレインのうち一方に入力され、前記第１クロック信号を略反転した第２クロック信号がゲートに入力される第１トランジスタを含み、
前記第１トランジスタのゲートにＨレベルまたはＬレベルのうち一方の前記第２クロック信号が入力されている場合には、前記第１トランジスタのソースまたはドレインのうち一方にＨレベルまたはＬレベルのうち他方の前記第１クロック信号が入力されるように構成されており、
前記第１トランジスタのソースまたはドレインのうち一方に入力される前記第１クロック信号と、前記第１トランジスタのゲートに入力される前記第２クロック信号との両方がＬレベルの期間を経た後に、前記第１クロック信号または前記第２クロック信号のうち一方がＬレベルからＨレベルになるように構成されており、
第１クロック信号がソースまたはドレインのうち一方に入力された第２トランジスタを含み、
前記第２トランジスタのソースまたはドレインのうち他方は、前記第１トランジスタのソースまたはドレインのうち他方に接続されて前記シフトレジスタ単位回路の出力端を形成し、
前記シフトレジスタ単位回路の出力端は、前記シフトレジスタ単位回路の次段の入力端に接続されており、
前記第１トランジスタのソースまたはドレインのうち一方に入力される信号と同じ信号が一方電極に入力されるキャパシタと、前記キャパシタの他方電極にゲートが接続される第３トランジスタとを含み、
前記第３トランジスタのゲートに前記キャパシタを介してＨレベルの信号が入力されている場合には、前記第３トランジスタのソースまたはドレインのうち一方にＬレベルの信号が入力されるように構成されるとともに、前記第３トランジスタのゲートに前記キャパシタを介してＬレベルの信号が入力されている場合には、前記第３トランジスタのソースまたはドレインのうち一方にＨレベルの信号が入力されるように構成されている、シフトレジスタ。
【請求項３】
前記第３トランジスタのソースまたはドレインのうち一方には、前記第１トランジスタのゲートに入力される信号と同じ信号が入力されるように構成され、
前記第３トランジスタのゲートには、前記第１トランジスタのソースまたはドレインのうち一方に入力される信号と同じ信号が前記キャパシタを介して入力されるように構成されている、請求項１または２に記載のシフトレジスタ。
【請求項４】
前記第１および第２トランジスタは、非晶質シリコンからなる能動層を有する、請求項１または２に記載のシフトレジスタ。
【請求項５】
前記第１および第２トランジスタは、同一の電導型のトランジスタから構成されている、請求項１または２に記載のシフトレジスタ。
【請求項６】
複数の走査線と、複数のデータ線と、前記走査線と前記データ線の交差に対応して設けられたスイッチング素子とを備え、前記走査線に接続された走査線駆動回路であって、請求項１〜５のいずれか１項に記載のシフトレジスタを備え、
前記シフトレジスタ単位回路の出力端は、前記走査線に接続されている、走査線駆動回路。
【請求項７】
請求項６に記載の走査線駆動回路を備える、電気光学装置。
【請求項８】
請求項７に記載の電気光学装置を備える、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ、走査線駆動回路、電気光学装置および電子機器に関し、特に、トランジスタを備えるシフトレジスタ、走査線駆動回路、電気光学装置および電子機器に関する。
【背景技術】
【０００２】
従来、トランジスタを備えるシフトレジスタ、走査線駆動回路、電気光学装置および電子機器が知られている（たとえば、特許文献１および２参照）。
【０００３】
上記特許文献１および２には、ソースまたはドレインのうち一方がＬレベルの電位に固定されるとともに、ゲートにＨレベルの信号とＬレベルの信号とが交互に入力されることにより、オン状態とオフ状態とに切り替わるように構成されたトランジスタを備えるシフトレジスタが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１８２８９１号公報
【特許文献２】特開２００６−３５１１７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１および２に記載のシフトレジスタでは、トランジスタのゲートには、トランジスタのソースまたはドレインのうち一方に入力される信号に対して、同電位の信号（Ｌレベルの信号）またはＨレベルの信号が入力される。そして、トランジスタのゲートにＨレベルの信号が入力される場合には、電荷がゲート側に引き寄せられるとともに、ゲート絶縁膜側に蓄積される。このため、トランジスタのしきい値がＨレベル側の電位にシフトするので、トランジスタのゲートにＨレベルの信号を入力してもオン状態にならないという不都合がある。その結果、上記のようなしきい値の変動によるトランジスタの劣化に起因して、シフトレジスタの寿命が短くなるという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、トランジスタの劣化を抑制することにより、長寿命化を図ることが可能なシフトレジスタ、走査線駆動回路、電気光学装置および電子機器を提供することである。
【課題を解決するための手段および発明の効果】
【０００７】
上記目的を達成するために、この発明の第１の局面におけるシフトレジスタは、複数段のシフトレジスタ単位回路を備え、複数段のシフトレジスタ単位回路の各々は、第１クロック信号がソースまたはドレインのうち一方に入力され、第１クロック信号を略反転した第２クロック信号がゲートに入力される第１トランジスタを含み、第１トランジスタのゲートにＨレベルまたはＬレベルのうち一方の第２クロック信号が入力されている場合には、第１トランジスタのソースまたはドレインのうち一方にＨレベルまたはＬレベルのうち他方の第１クロック信号が入力されるように構成されている。
【０００８】
この第１の局面によるシフトレジスタでは、上記のように、第１トランジスタのゲートにＨレベルまたはＬレベルのうち一方の第２クロック信号が入力されている場合には、第１トランジスタのソースまたはドレインのうち一方にＨレベルまたはＬレベルのうち他方の第１クロック信号を入力する。これにより、第１トランジスタのゲートにＨレベルの信号、および、第１トランジスタのソースまたはドレインのうち一方にＬレベルの信号が入力されている場合には、第１トランジスタのゲートの電圧がチャネルの電圧（ソース−ドレイン側の電圧）よりも高くなるので、電荷が第１トランジスタのゲート側に引き寄せられるとともに、ゲート絶縁膜側に蓄積される。その一方、第１トランジスタのゲートにＬレベルの信号、および、第１トランジスタのソースまたはドレインのうち一方にＨレベルの信号が入力されている場合には、第１トランジスタのチャネルの電圧（ソース−ドレイン側の電圧）がゲートの電圧よりも高くなるので、第１トランジスタのゲート絶縁膜側に蓄積されている電荷がゲート絶縁膜側からソースまたはドレイン側に移動する。これにより、第１トランジスタのゲート絶縁膜側に電荷が蓄積されにくくなるので、ゲート絶縁膜側に電荷が蓄積されることに起因して第１トランジスタのしきい値がシフトするのを抑制することができる。その結果、第１トランジスタの劣化を抑制することにより、シフトレジスタの長寿命化を図ることができる。
【０００９】
上記第１の局面によるシフトレジスタにおいて、好ましくは、第１トランジスタのソースまたはドレインのうち一方に入力される第１クロック信号と、第１トランジスタのゲートに入力される第２クロック信号との両方がＬレベルの期間を経た後に、第１クロック信号または第２クロック信号のうち一方がＬレベルからＨレベルになるように構成されている。このように構成すれば、第１トランジスタが確実にオフ状態になった後に、第１クロック信号または第２クロック信号のうち一方がＬレベルからＨレベルになるので、第１トランジスタがオフ状態になる前にＨレベルの信号が出力されるのを抑制することができる。
【００１０】
上記第１の局面によるシフトレジスタにおいて、好ましくは、複数段のシフトレジスタ単位回路の各々は、第１クロック信号がソースまたはドレインのうち一方に入力された第２トランジスタを含み、第２トランジスタのソースまたはドレインのうち他方は、第１トランジスタのソースまたはドレインのうち他方に接続されてシフトレジスタ単位回路の出力端を形成し、シフトレジスタ単位回路の出力端は、シフトレジスタ単位回路の次段の入力端に接続されている。このように構成すれば、第１および第２トランジスタのゲート絶縁膜側に電荷が蓄積されにくくなるので、ゲート絶縁膜側に電荷が蓄積されることに起因して、第１および第２トランジスタのしきい値がシフトするのを抑制することができる。これにより、確実に、走査線に信号を出力させることができる。
【００１１】
この場合、好ましくは、複数段のシフトレジスタ単位回路の各々は、第１トランジスタのソースまたはドレインのうち一方に入力される信号と同じ信号が一方電極に入力されるキャパシタと、キャパシタの他方電極にゲートが接続される第３トランジスタとを含み、第３トランジスタのゲートにキャパシタを介してＨレベルの信号が入力されている場合には、第３トランジスタのソースまたはドレインのうち一方にＬレベルの信号が入力されるように構成されるとともに、第３トランジスタのゲートにキャパシタを介してＬレベルの信号が入力されている場合には、第３トランジスタのソースまたはドレインのうち一方にＨレベルの信号が入力されるように構成されている。このように構成すれば、第１および第２トランジスタのゲート絶縁膜側に加えて第３トランジスタのゲート絶縁膜側にも電荷が蓄積されにくくなるので、ゲート絶縁膜側に電荷が蓄積されることに起因して第３トランジスタのしきい値がシフトするのを抑制することができる。これにより、第１、第２および第３トランジスタのしきい値がシフトするのを抑制することができる。
【００１２】
上記第３トランジスタを備えるシフトレジスタにおいて、好ましくは、第３トランジスタのソースまたはドレインのうち一方には、第１トランジスタのゲートに入力される信号と同じ信号が入力されるように構成され、第３トランジスタのゲートには、第１トランジスタのソースまたはドレインのうち一方に入力される信号と同じ信号がキャパシタを介して入力されるように構成されている。このように構成すれば、第３トランジスタのしきい値がシフトするのを抑制するための信号を別途設ける必要がないので、回路構成が複雑化するのを抑制することができる。
【００１３】
上記第２トランジスタを備えるシフトレジスタにおいて、好ましくは、第１および第２トランジスタは、非晶質シリコンからなる能動層を有する。このように構成すれば、性能が劣化しやすい非晶質シリコンからなる能動層を有するトランジスタの性能の劣化を抑制することができるので、シフトレジスタの長寿命化を図ることができる。
【００１４】
上記第２トランジスタを備えるシフトレジスタにおいて、好ましくは、第１および第２トランジスタは、同一の導電型のトランジスタから構成されている。このように構成すれば、同一の導電型のトランジスタの性能の劣化を抑制することができるので、シフトレジスタの長寿命化を図ることができる。
【００１５】
この発明の第２の局面による走査線駆動回路は、複数の走査線と、複数のデータ線と、走査線とデータ線の交差に対応して設けられたスイッチング素子とを備え、走査線に接続された走査線駆動回路であって、上記のいずれかの構成を有するシフトレジスタを備え、シフトレジスタ単位回路の出力端は、走査線に接続されている。このように構成すれば、トランジスタの劣化を抑制することにより、長寿命化を図ることが可能なシフトレジスタを備えた走査線駆動回路を得ることができる。
【００１６】
この発明の第３の局面による電気光学装置は、上記のいずれかの構成を有する走査線駆動回路を備える。このように構成すれば、トランジスタの劣化を抑制することにより、長寿命化を図ることが可能な走査線駆動回路を備えた電気光学装置を得ることができる。
【００１７】
この発明の第４の局面による電子機器は、上記のいずれかの構成を有する電気光学装置を備える。このように構成すれば、トランジスタの劣化を抑制することにより、長寿命化を図ることが可能な電気光学装置を備えた電子機器を得ることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態による液晶表示装置の平面図である。
【図２】本発明の第１実施形態による走査線駆動回路のブロック図である。
【図３】本発明の第１実施形態による走査線駆動回路のシフトレジスタ単位回路の等価回路図である。
【図４】本発明の第１実施形態による走査線駆動回路の動作を説明するためのタイミングチャートである。
【図５】本発明の第２実施形態による走査線駆動回路のシフトレジスタ単位回路の等価回路図である。
【図６】本発明の第３実施形態による走査線駆動回路のシフトレジスタ単位回路の等価回路図である。
【図７】本発明の第１〜第３実施形態による液晶表示装置を用いた電子機器の第１の例を説明するための図である。
【図８】本発明の第１〜第３実施形態による液晶表示装置を用いた電子機器の第２の例を説明するための図である。
【図９】本発明の第１〜第３実施形態による液晶表示装置を用いた電子機器の第３の例を説明するための図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態を図面に基づいて説明する。
【００２０】
（第１実施形態）
図１〜図４を参照して、本発明の第１実施形態による液晶表示装置１００の構成について説明する。なお、第１実施形態では、本発明の走査線駆動回路６を液晶表示装置１００に適用した例について説明する。なお、液晶表示装置１００は、本発明の「電気光学装置」の一例である。
【００２１】
本発明の第１実施形態による液晶表示装置１００は、図１に示すように、互いに対向するように配置されるＴＦＴ基板１および対向基板２と、複数の画素３を含む表示部４と、液晶表示装置１００を駆動させるための駆動ＩＣ５と、ＴＦＴ基板１の表面上に設けられた走査線駆動回路６と、駆動ＩＣ５に種々の信号を出力するＦＰＣ７（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔｓ）とを備えている。
【００２２】
また、表示部４は、Ｙ方向に沿って延びる複数のデータ線８と、データ線８に略直交するとともに、Ｘ方向に沿って延びるように設けられた複数の走査線９とを含んでいる。また、複数の走査線９は、走査線駆動回路６に接続されている。走査線９は、ＴＦＴ基板１のＹ方向に沿って複数設けられるとともに、Ｙ１方向側からＹ２方向側に沿って、１ライン目、２ライン目、・・・、Ｎライン目、および、（Ｎ＋１）ライン目という順番に配置されている。
【００２３】
また、画素３は、走査線９と、データ線８とが交差する領域に設けられている。また、画素３には、スイッチング用の薄膜トランジスタ１０が設けられている。なお、薄膜トランジスタ１０は、本発明の「スイッチング素子」の一例である。薄膜トランジスタ１０のソース（Ｓ）は、データ線８に接続されるとともに、薄膜トランジスタ１０のゲート（Ｇ）は、走査線９に接続されている。また、薄膜トランジスタ１０のドレイン（Ｄ）は、画素電極１１に接続されている。また、画素電極１１に対向するように液晶層１２を挟んで対向電極１３が設けられている。
【００２４】
また、駆動ＩＣ５は、ＬレベルのＶＧＬ信号と、ＳＴＶ信号（スタート信号）と、走査線駆動回路６の出力信号を形成するとともに出力信号をシフトさせるためのパルス状のクロック信号であるＣＫ１信号と、ＣＫ１信号の略反転信号であり出力信号をシフトさせるためのクロック信号であるＣＫ２信号とを生成し、走査線駆動回路６に出力するように構成されている。なお、ＣＫ１信号は、本発明の「第１クロック信号」の一例であり、ＣＫ２信号は、本発明の「第２クロック信号」の一例である。また、Ｈレベルの信号は、高電位側の信号であり、たとえば＋１５Ｖの信号である。また、Ｌレベルの信号は、低電位側の信号であり、たとえば−１０Ｖの信号である。なお、略反転信号であるＣＫ２信号は、例えば、ＣＫ１信号と位相が反転する信号であり、また、後述する図４のようにほぼＣＫ１信号と反転する信号であるが、ともにＬレベルの期間となる信号を含むものである。このともにＬレベルになる期間は、１周期の約１０％程度以下である。
【００２５】
走査線駆動回路６は、図２に示すように、複数段のシフトレジスタ単位回路１４を含んでいる。シフトレジスタ単位回路１４は、ＯＵＴ端子から信号を出力するとともに、信号を次段のシフトレジスタ単位回路１４に順次転送する機能を有している。なお、走査線駆動回路６の出力端であるＯＵＴ端子から走査線９にＣＫ１信号またはＣＫ２信号を出力する。また、複数のシフトレジスタ単位回路１４は、それぞれ、走査線９の１ライン目、２ライン目、・・・、Ｎライン目および（Ｎ＋１）ライン目に接続されている。なお、１ライン目の走査線９に接続されたシフトレジスタ単位回路１４は、シフトレジスタ単位回路（１）と図示し、２ライン目の走査線９に接続されたシフトレジスタ単位回路１４は、シフトレジスタ単位回路（２）と図示し、Ｎライン目の走査線９に接続されたシフトレジスタ単位回路１４は、シフトレジスタ単位回路（Ｎ）と図示し、（Ｎ＋１）ライン目の走査線９に接続されたシフトレジスタ単位回路１４は、シフトレジスタ単位回路（Ｎ＋１）と図示している。
【００２６】
また、走査線駆動回路６の１ライン目の走査線９に接続された１段目のシフトレジスタ単位回路１４は、ＣＫ１信号が入力されるＣＫ端子と、ＣＫ２信号が入力されるＣＫＢ端子と、ＬレベルのＶＧＬ信号が入力されるＶＧＬ端子と、ＳＴＶ信号が入力されるＳＥＴ端子と、走査線９に信号を出力するためのＯＵＴ端子と、次段のシフトレジスタ単位回路１４のＯＵＴ端子からの信号が入力されるＲＥＳＥＴ端子とを含んでいる。２ライン目の走査線９に接続された２段目のシフトレジスタ単位回路１４は、ＣＫ１信号が入力されるＣＫＢ端子と、ＣＫ２信号が入力されるＣＫ端子と、ＬレベルのＶＧＬ信号が入力されるＶＧＬ端子と、前段のシフトレジスタ単位回路１４のＯＵＴ端子から出力される信号が入力されるＳＥＴ端子と、走査線９に信号を出力するためのＯＵＴ端子と、次段のシフトレジスタ単位回路１４のＯＵＴ端子からの信号が入力されるＲＥＳＥＴ端子とを含んでいる。なお、２段目以降のシフトレジスタ単位回路１４のＳＥＴ端子には、前段のシフトレジスタ単位回路１４のＯＵＴ端子から出力される信号が入力されるように構成され、奇数段目のシフトレジスタ単位回路１４のＣＫ端子、ＣＫＢ端子に、それぞれＣＫ１信号、ＣＫ２信号が入力され、遇数段目のシフトレジスタ単位回路１４のＣＫ端子、ＣＫＢ端子に、それぞれＣＫ２信号、ＣＫ１信号が入力されている。シフトレジスタ単位回路１４のその他の構成は、１段目のシフトレジスタ単位回路１４と同様である。なお、最終ラインの走査線９に接続されたシフトレジスタ単位回路１４の次段には、ダミーのシフトレジスタ単位回路１４が設けられている。
【００２７】
シフトレジスタ単位回路１４の詳細な構成としては、図３に示すように、非晶質シリコンからなる能動層を有する７つの同一導電型であるｎ型のトランジスタ（トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ４、トランジスタＴｒ５、トランジスタＴｒ６およびトランジスタＴｒ７）、および、２つのコンデンサ（コンデンサＣ１およびコンデンサＣ２）から構成されている。なお、トランジスタＴｒ３は、本発明の「第１トランジスタ」の一例であり、トランジスタＴｒ１は、本発明の「第２トランジスタ」の一例であり、トランジスタＴｒ２は、「第３トランジスタ」の一例である。
【００２８】
トランジスタＴｒ１のソース（Ｓ）は、ＣＫ端子に接続されるとともに、パルス状のＣＫ１信号（クロック信号）が入力されるように構成されている。また、トランジスタＴｒ１のソース（Ｓ）は、コンデンサＣ１の一方電極に接続されている。トランジスタＴｒ１のドレイン（Ｄ）は、ＯＵＴ端子を介して、走査線９（図１参照）に接続されている。
【００２９】
また、トランジスタＴｒ１のドレイン（Ｄ）は、トランジスタＴｒ２のソース（Ｓ）、トランジスタＴｒ３のソース（Ｓ）およびコンデンサＣ２の一方電極に接続されている。また、トランジスタＴｒ１のゲート（Ｇ）は、トランジスタＴｒ４のゲート（Ｇ）、トランジスタＴｒ５のドレイン（Ｄ）、トランジスタＴｒ６のソース（Ｓ）、トランジスタＴｒ７のソース（Ｓ）およびコンデンサＣ２の他方電極に接続されている。
【００３０】
また、トランジスタＴｒ２のドレイン（Ｄ）は、トランジスタＴｒ４のドレイン（Ｄ）、トランジスタＴｒ５のソース（Ｓ）、トランジスタＴｒ６のドレイン（Ｄ）およびＶＧＬ端子に接続されている。また、トランジスタＴｒ２のゲート（Ｇ）は、トランジスタＴｒ４のソース（Ｓ）、トランジスタＴｒ６のゲート（Ｇ）およびコンデンサＣ１の他方電極に接続されている。
【００３１】
ここで、第１実施形態では、トランジスタＴｒ３のゲート（Ｇ）は、ＣＫＢ端子に接続されるとともに、パルス状のＣＫ２信号が入力されるように構成されている。トランジスタＴｒ３のドレイン（Ｄ）は、ＣＫ端子に接続されるとともに、パルス状のＣＫ１信号が入力されるように構成されている。そして、トランジスタＴｒ３のゲート（Ｇ）にＨレベルの信号が入力されている場合には、トランジスタＴｒ３のドレイン（Ｄ）にＬレベルの信号が入力されるように構成されている。また、トランジスタＴｒ３のゲートにＬレベルの信号が入力されている場合には、トランジスタＴｒ３のドレイン（Ｄ）にＨレベルの信号が入力されるように構成されている。
【００３２】
また、第１実施形態では、トランジスタＴｒ３のゲート（Ｇ）にＨレベルのＣＫ２信号が入力されるとともに、トランジスタＴｒ３のドレイン（Ｄ）にＬレベルのＣＫ１信号が入力される場合には、トランジスタＴｒ３のゲートの電圧がチャネルの電圧よりも高くなるので、電荷がトランジスタＴｒ３のゲート側に引き寄せられるとともに、ゲート絶縁膜側に蓄積される。次に、トランジスタＴｒ３のゲート（Ｇ）にＬレベルのＣＫ２信号が入力されるとともに、トランジスタＴｒ３のドレイン（Ｄ）にＨレベルのＣＫ１信号が入力される場合には、トランジスタＴｒ３のチャネルの電圧がゲートの電圧よりも高くなる。これにより、トランジスタＴｒ３のゲート絶縁膜側に蓄積されている電荷がゲート絶縁膜側からドレイン（Ｄ）側に移動する。その結果、トランジスタＴｒ３のゲート絶縁膜側に電荷が蓄積されにくくなる。
【００３３】
また、トランジスタＴｒ５のゲート（Ｇ）は、ＲＥＳＥＴ端子に接続されるとともに、次段のシフトレジスタ単位回路１４のＯＵＴ端子からの出力信号が入力されるように構成されている。また、トランジスタＴｒ７のドレイン（Ｄ）およびトランジスタＴｒ７のゲート（Ｇ）は、ＳＥＴ端子に接続されており、１ライン目の走査線９に接続されたシフトレジスタ単位回路１４のＳＥＴ端子には、ＳＴＶ信号（スタート信号）が入力されるように構成されており、２ライン目以降の走査線９に接続されたシフトレジスタ単位回路１４のＳＥＴ端子には、前段のシフトレジスタ単位回路１４のＯＵＴ端子からの出力信号が入力されるように構成されている。
【００３４】
次に、図１〜図４を参照して、上記した走査線駆動回路６の動作について説明する。
【００３５】
まず、走査線駆動回路６の１ライン目のシフトレジスタ単位回路１４（図２参照）には、図４に示す時間Ａにおいて、図３に示すＬレベルのＳＴＶ信号がトランジスタＴｒ７のゲート（Ｇ）に入力されることにより、トランジスタＴｒ７がオフ状態になる。また、トランジスタＴｒ７のソース（Ｓ）に接続されたトランジスタＴｒ１およびＴｒ４のゲート（Ｇ）には、信号が入力されないので、トランジスタＴｒ１およびＴｒ４はオフ状態になる。また、ＨレベルのＣＫ１信号がコンデンサＣ１を介して、トランジスタＴｒ２およびＴｒ６のゲート（Ｇ）に入力されるので、トランジスタＴｒ２およびＴｒ６はオン状態になる。このとき、トランジスタＴｒ２およびＴｒ６のドレイン（Ｄ）には、ＬレベルのＶＧＬ信号が入力される。このＬレベルのＶＧＬ信号は、トランジスタＴｒ２およびＯＵＴ端子を介して走査線９（図１参照）に出力される。また、トランジスタＴｒ３のゲート（Ｇ）には、ＬレベルのＣＫ２信号が入力されるので、トランジスタＴｒ３はオフ状態になる。また、トランジスタＴｒ５のゲート（Ｇ）には、ＬレベルのＲＥＳＥＴ信号が入力されるので、トランジスタＴｒ５はオフ状態になる。
【００３６】
なお、図４に示す時間Ａの終期付近においては、ＣＫ１信号は、Ｈレベルの状態からＬレベルの状態になり、時間Ａ１においては、ＣＫ１信号とＣＫ２信号との両方がＬレベルの状態になる。つまり、時間Ａ１においては、トランジスタＴｒ３のゲート（Ｇ）とドレイン（Ｄ）との両方にＬレベルの信号が入力される。そして、時間Ａ１経過直後、ＣＫ２信号は、Ｌレベルの状態からＨレベルの状態になる。
【００３７】
次に、走査線駆動回路６の１ライン目のシフトレジスタ単位回路１４（図２参照）には、図４に示す時間Ｂにおいて、図３に示すＨレベルのＳＴＶ信号がトランジスタＴｒ７のゲート（Ｇ）に入力されることにより、トランジスタＴｒ７がオン状態になる。これにより、Ｈレベルの信号がノードＮ１を介してトランジスタＴｒ１のゲート（Ｇ）、トランジスタＴｒ４のゲート（Ｇ）、トランジスタＴｒ５のドレイン（Ｄ）、トランジスタＴｒ６のソース（Ｓ）およびコンデンサＣ２の他方電極に入力される。その結果、トランジスタＴｒ１およびトランジスタＴｒ４がオン状態になる。そして、ノードＮ２がＬレベルの電位になる。また、コンデンサＣ１の他方電極は、Ｈレベルになるとともに、充電を開始する。また、第１実施形態では、トランジスタＴｒ３のゲート（Ｇ）には、ＨレベルのＣＫ２信号が入力されるので、トランジスタＴｒ３はオン状態になる。そして、トランジスタＴｒ３のドレイン（Ｄ）には、ＬレベルのＣＫ１信号が入力されるので、ＬレベルのＣＫ１信号がトランジスタＴｒ３およびＯＵＴ端子を介して、走査線９に出力される。また、トランジスタＴｒ２のゲート（Ｇ）およびトランジスタＴｒ６のゲート（Ｇ）には、ＬレベルのＶＧＬ信号がオン状態のトランジスタＴｒ４を介して入力されるので、トランジスタＴｒ２およびトランジスタＴｒ６はオフ状態になる。また、トランジスタＴｒ５には、ＬレベルのＲＥＳＥＴ信号が入力されるので、トランジスタＴｒ５はオフ状態のままである。
【００３８】
なお、図４に示す時間Ｂの終期付近においては、ＣＫ２信号は、Ｈレベルの状態からＬレベルの状態になり、時間Ｂ１においては、ＣＫ１信号とＣＫ２信号との両方がＬレベルの状態になる。つまり、時間Ｂ１においては、トランジスタＴｒ３のゲート（Ｇ）とドレイン（Ｄ）との両方にＬレベルの信号が入力される。そして、時間Ｂ１経過直後、ＣＫ１信号は、Ｌレベルの状態からＨレベルの状態になり、ＨレベルのＣＫ１信号がトランジスタＴｒ３のドレイン（Ｄ）に入力される。このとき、トランジスタＴｒ３のゲート（Ｇ）には、ＬレベルのＣＫ２信号が入力されるので、トランジスタＴｒ３はオフ状態になる。これにより、トランジスタＴｒ３のドレイン（Ｄ）に入力されるＨレベルのＣＫ１信号は、トランジスタＴｒ３を介してＯＵＴ端子には出力されない。
【００３９】
次に、走査線駆動回路６の１ライン目のシフトレジスタ単位回路１４（図２参照）には、図６に示す時間Ｃにおいて、図３に示すＬレベルのＳＴＶ信号がトランジスタＴｒ７のゲート（Ｇ）に入力されることにより、トランジスタＴｒ７がオフ状態になる。このとき、上記した時間Ｂにおいて充電されたコンデンサＣ２からＨレベルの信号が放電され、トランジスタＴｒ１のゲート（Ｇ）およびトランジスタＴｒ４のゲート（Ｇ）にＨレベルの信号が入力されることにより、トランジスタＴｒ１およびトランジスタＴｒ４は、オン状態のままである。そして、ＨレベルのＣＫ１信号が、トランジスタＴｒ１を介して、ＯＵＴ端子から走査線９に出力される。これにより、出力された信号が表示部４の画素３に設けられた薄膜トランジスタ１０を駆動させる。また、ＯＵＴ端子に出力された信号は、次段のシフトレジスタ単位回路１４のＳＥＴ端子に入力される。また、ＬレベルのＶＧＬ信号が、トランジスタＴｒ４およびノードＮ２を介して、トランジスタＴｒ２のゲート（Ｇ）およびトランジスタＴｒ６のゲート（Ｇ）に入力されるので、トランジスタＴｒ２およびトランジスタＴｒ６はオフ状態のままである。
【００４０】
なお、図４に示す時間Ｃの終期付近においては、ＣＫ１信号は、Ｈレベルの状態からＬレベルの状態になり、時間Ｃ１においては、ＣＫ１信号とＣＫ２信号との両方がＬレベルの状態になる。つまり、時間Ｃ１においては、トランジスタＴｒ３のゲート（Ｇ）とドレイン（Ｄ）との両方にＬレベルの信号が入力される。そして、時間Ｃ１経過直後、ＣＫ２信号は、Ｌレベルの状態からＨレベルの状態になり、ＬレベルのＣＫ１信号がトランジスタＴｒ３のドレイン（Ｄ）に入力される。このとき、トランジスタＴｒ３のゲート（Ｇ）には、ＨレベルのＣＫ２信号が入力されるので、トランジスタＴｒ３はオン状態になる。これにより、トランジスタＴｒ３のドレイン（Ｄ）に入力されるＬレベルＣＫ１の信号は、トランジスタＴｒ３を介してＯＵＴ端子に出力される。
【００４１】
次に、走査線駆動回路６の１ライン目のシフトレジスタ単位回路１４（図２参照）には、図６に示す時間Ｄにおいて、図３に示すＬレベルのＳＴＶ信号がトランジスタＴｒ７のゲート（Ｇ）に入力されるので、トランジスタＴｒ７はオフ状態のままである。また、ＬレベルのＣＫ１信号は、トランジスタＴｒ１のソース（Ｓ）に入力される。また、第１実施形態では、トランジスタＴｒ３のゲート（Ｇ）には、ＨレベルのＣＫ２信号が入力されるので、トランジスタＴｒ３はオン状態になり、Ｌレベルの信号がトランジスタＴｒ３およびＯＵＴ端子を介して、走査線９に出力される。
【００４２】
なお、図４に示す時間Ｄの終期付近においては、ＣＫ２信号は、Ｈレベルの状態からＬレベルの状態になり、時間Ｄ１においては、ＣＫ１信号とＣＫ２信号との両方がＬレベルの状態になる。つまり、時間Ｄ１においては、トランジスタＴｒ３のゲート（Ｇ）とドレイン（Ｄ）との両方にＬレベルの信号が入力される。そして、時間Ｄ１経過直後、ＣＫ１信号は、Ｌレベルの状態からＨレベルの状態になり、ＨレベルのＣＫ１信号がトランジスタＴｒ３のドレイン（Ｄ）に入力される。このとき、トランジスタＴｒ３のゲート（Ｇ）には、ＬレベルのＣＫ２信号が入力されるので、トランジスタＴｒ３はオフ状態になる。これにより、トランジスタＴｒ３のドレイン（Ｄ）に入力されるＨレベルの信号は、トランジスタＴｒ３を介してＯＵＴ端子には出力されない。
【００４３】
また、トランジスタＴｒ５のゲート（Ｇ）には、２ライン目（次段）のシフトレジスタ単位回路１４から出力されたＨレベルのＲＥＳＥＴ信号が入力されるので、トランジスタＴｒ５がオン状態になる。そして、ＬレベルのＶＧＬ信号が、トランジスタＴｒ５を介して、トランジスタＴｒ１のゲート（Ｇ）、トランジスタＴｒ４のゲート（Ｇ）、トランジスタＴｒ６のソース（Ｓ）、および、トランジスタＴｒ７のソース（Ｓ）に入力される。これにより、トランジスタＴｒ１およびトランジスタＴｒ４は、オフ状態になる。また、トランジスタＴｒ２のゲート（Ｇ）およびトランジスタＴｒ６のゲート（Ｇ）には、信号が入力されないので、フローティング状態になる。なお、２ライン目以降の走査内容は、上記した１ライン目の走査内容と同様である。
【００４４】
第１実施形態では、上記のように、トランジスタＴｒ３のゲート（Ｇ）にＨレベルのＣＫ２信号が入力されている場合には、トランジスタＴｒ３のドレイン（Ｄ）にＬレベルのＣＫ１信号を入力するとともに、トランジスタＴｒ３のゲート（Ｇ）にＬレベルの信号が入力されている場合には、トランジスタＴｒ３のドレイン（Ｄ）にＨレベルの信号を入力するように構成する。これにより、トランジスタＴｒ３のゲート（Ｇ）にＨレベルの信号、および、トランジスタＴｒ３のドレイン（Ｄ）にＬレベルの信号が入力されている場合には、トランジスタＴｒ３のゲート（Ｇ）の電圧がチャネルの電圧（ソース（Ｓ）−ドレイン（Ｄ）側の電圧）よりも高くなるので、電荷がトランジスタＴｒ３のゲート（Ｇ）側に引き寄せられるとともに、ゲート絶縁膜側に蓄積される。その一方、トランジスタＴｒ３のゲート（Ｇ）にＬレベルの信号、および、トランジスタＴｒ３のドレイン（Ｄ）にＨレベルの信号が入力されている場合には、トランジスタＴｒ３のチャネルの電圧（ソース（Ｓ）−ドレイン（Ｄ）側の電圧）がゲート（Ｇ）の電圧よりも高くなるので、トランジスタＴｒ３のゲート（Ｇ）絶縁膜側に蓄積されている電荷がゲート絶縁膜側からソース（Ｓ）またはドレイン（Ｄ）側に移動する。これにより、トランジスタＴｒ３のゲート絶縁膜側に電荷が蓄積されにくくなるので、ゲート絶縁膜側に電荷が蓄積されることに起因してトランジスタＴｒ３のしきい値がシフトするのを抑制することができる。その結果、トランジスタＴｒ３の劣化を抑制することにより、走査線駆動回路６の長寿命化を図ることができる。
【００４５】
また、第１実施形態では、上記のように、トランジスタＴｒ３のドレイン（Ｄ）に入力されるＣＫ１信号と、トランジスタＴｒ３のゲート（Ｇ）に入力されるＣＫ２信号との両方がＬレベルの期間を経た後に、ＣＫ１信号またはＣＫ２信号のうち一方がＬレベルからＨレベルになるように構成することによって、トランジスタＴｒ３を確実にオフ状態になった後に、ＣＫ１信号またはＣＫ２信号のうち一方がＬレベルからＨレベルになるので、トランジスタＴｒ３がオフ状態になる前にＨレベルの信号が出力されるのを抑制することができる。
【００４６】
また、第１実施形態では、上記のように、トランジスタＴｒ１のドレイン（Ｄ）は、トランジスタＴｒ３のソース（Ｓ）に接続されてシフトレジスタ単位回路１４の出力端（ＯＵＴ）を形成し、シフトレジスタ単位回路１４の出力端（ＯＵＴ）を、シフトレジスタ単位回路１４の次段の入力端に接続することによって、トランジスタＴｒ１およびＴｒ３のゲート絶縁膜側に電荷が蓄積されにくくなるので、ゲート絶縁膜側に電荷が蓄積されることに起因してトランジスタＴｒ１およびＴｒ３のしきい値がシフトするのを抑制することができる。これにより、確実に、走査線９に信号を出力させることができる。
【００４７】
また、第１実施形態では、上記のように、特にトランジスタＴｒ１〜Ｔｒ７が、性能が劣化しやすい非晶質シリコンからなる能動層を有したｎ型導電型のトランジスタＴｒ１〜Ｔｒ７の場合、その性能の劣化を抑制することができるので、シフトレジスタ単位回路１４の長寿命化を図ることができる。
【００４８】
（第２実施形態）
次に、図５を参照して、第２実施形態について説明する。この第２実施形態による走査線駆動回路６ａが設けられた液晶表示装置１００ａでは、トランジスタＴｒ３のみのドレインにパルス状のＣＫ２信号（クロック信号）を入力した上記第１実施形態とは異なり、トランジスタＴｒ３に加えてトランジスタＴｒ１２のドレイン（Ｄ）にもパルス状のＣＫ２信号（クロック信号）を入力する例について説明する。
【００４９】
この第２実施形態による走査線駆動回路６ａが設けられた液晶表示装置１００ａでは、図５に示すように、シフトレジスタ単位回路１４ａは、非晶質シリコンからなる能動層を有した同一導電型であるｎ型の７つのトランジスタ（トランジスタＴｒ１、トランジスタＴｒ１２、トランジスタＴｒ３、トランジスタＴｒ４、トランジスタＴｒ５、トランジスタＴｒ１６およびトランジスタＴｒ７）、および、２つのコンデンサ（コンデンサＣ１およびコンデンサＣ２）から構成されている。なお、液晶表示装置１００ａは、本発明の「電気光学装置」の一例である。また、トランジスタＴｒ１２は、本発明の「第３トランジスタ」の一例である。また、コンデンサＣ２は、本発明の「キャパシタ」の一例である。
【００５０】
トランジスタＴｒ１２のドレイン（Ｄ）は、ＣＫＢ端子に接続されるとともに、パルス状のＣＫ２信号が入力されるように構成されている。また、トランジスタＴｒ１６のドレイン（Ｄ）は、ＣＫＢ端子に接続されるとともに、パルス状のＣＫ２信号が入力されるように構成されている。なお、トランジスタＴｒ１２およびＴｒ１６のドレイン（Ｄ）に入力されるＣＫ２信号は、トランジスタＴｒ３のゲート（Ｇ）に入力されるＣＫ２信号と同じ信号である。また、トランジスタＴｒ１２およびＴｒ１６のゲート（Ｇ）には、トランジスタＴｒ３のドレイン（Ｄ）に入力されるＣＫ１信号がコンデンサＣ２を介して入力されるように構成されている。なお、トランジスタＴｒ１２およびＴｒ１６のゲートには、トランジスタＴｒ１２およびＴｒ１６のゲート（Ｇ）に入力されるＣＫ１信号がＬレベルからＨレベルになる際に、コンデンサＣ２の容量と、トランジスタＴｒ１２およびＴｒ１６のゲート（Ｇ）との間において、電荷が分配されるので、トランジスタＴｒ３のゲート（Ｇ）に入力される信号よりも小さい信号が入力される。
【００５１】
また、第２実施形態では、トランジスタＴｒ１２およびＴｒ１６のゲート（Ｇ）にＨレベルのＣＫ１信号が入力されている場合には、トランジスタＴｒ１２およびＴｒ１６のドレイン（Ｄ）にＬレベルのＣＫ２信号が入力されるように構成されている。また、トランジスタＴｒ１２およびＴｒ１６のゲートにＬレベルのＣＫ１信号が入力されている場合には、トランジスタＴｒ１２およびＴｒ１６のドレイン（Ｄ）にＨレベルのＣＫ２信号が入力されるように構成されている。
【００５２】
また、トランジスタＴｒ１２およびＴｒ１６のゲート（Ｇ）にＨレベルのＣＫ２信号が入力されるとともに、トランジスタＴｒ１２およびＴｒ１６のドレイン（Ｄ）にＬレベルのＣＫ１信号が入力される場合には、トランジスタＴｒ１２およびＴｒ１６のゲート（Ｇ）の電圧がチャネルの電圧よりも高くなるので、電荷がトランジスタＴｒ１２およびＴｒ１６のゲート側に引き寄せられるとともに、電荷がゲート絶縁膜側に蓄積される。次に、トランジスタＴｒ１２およびＴｒ１６のゲート（Ｇ）にＬレベルのＣＫ２信号が入力されるとともに、トランジスタＴｒ１２およびＴｒ１６のドレイン（Ｄ）にＨレベルのＣＫ１信号が入力される場合には、トランジスタＴｒ１２およびＴｒ１６のチャネルの電圧がゲートの電圧よりも高くなる。これにより、上記したトランジスタＴｒ１２およびＴｒ１６のゲート（Ｇ）にＨレベルのＣＫ２信号が入力されるとともに、トランジスタＴｒ１２およびＴｒ１６のドレイン（Ｄ）にＬレベルのＣＫ１信号が入力される場合とは異なり、トランジスタＴｒ１２およびＴｒ１６のゲート絶縁膜側に蓄積されている電荷がゲート絶縁膜側からドレイン（Ｄ）側に移動する。その結果、トランジスタＴｒ１２およびＴｒ１６のゲート絶縁膜側に電荷が蓄積されにくくなる。なお、第２実施形態のその他の構成および動作は、上記した第１実施形態と同様である。
【００５３】
第２実施形態では、上記のように、複数段のシフトレジスタ単位回路１４ａの各々は、トランジスタＴｒ１２およびＴｒ１６のゲート（Ｇ）にコンデンサＣ２１を介してＨレベルの信号が入力されている場合には、トランジスタＴｒ１２およびＴｒ１６のドレイン（Ｄ）にＬレベルの信号が入力されるように構成されるとともに、トランジスタＴｒ１２およびＴｒ１６のゲート（Ｇ）にコンデンサＣ２１を介してＬレベルの信号が入力されている場合には、トランジスタＴｒ１２およびＴｒ１６のドレイン（Ｄ）にＨレベルの信号が入力されるように構成する。これにより、トランジスタＴｒ１およびＴｒ３のゲート絶縁膜側に加えてトランジスタＴｒ１２のゲート絶縁膜側に電荷が蓄積されにくくなるので、ゲート絶縁膜側に電荷が蓄積されることに起因してトランジスタＴｒ１２のしきい値がシフトするのを抑制することができる。これにより、トランジスタＴｒ１、トランジスタＴｒ３およびトランジスタＴｒ１２でしきい値がシフトするのを抑制することができる。
【００５４】
また、第２実施形態では、上記のように、トランジスタＴｒ１２のゲート（Ｇ）に、トランジスタＴｒ３のドレイン（Ｄ）に入力される信号と同じ信号をコンデンサＣ２１を介して入力することによって、トランジスタＴｒ１２のしきい値がシフトするのを抑制するための信号を別途設ける必要がないので、回路構成が複雑化するのを抑制することができる。
【００５５】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００５６】
（第３実施形態）
次に、図６を参照して、第３実施形態について説明する。この第３実施形態による走査線駆動回路６ｂが設けられた液晶表示装置１００ｂでは、７つのトランジスタから構成したシフトレジスタ単位回路に本発明を適用した上記第１実施形態とは異なり、４つのトランジスタから構成したシフトレジスタ単位回路に本発明を適用した例について説明する。
【００５７】
この第３実施形態による走査線駆動回路６ｂが設けられた液晶表示装置１００ｂでは、図６に示すように、シフトレジスタ単位回路１４ｂは、非晶質シリコンからなる能動層を有した同一導電型であるｎ型の４つのトランジスタ（トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、トランジスタＴｒ２４、および、１つのコンデンサＣ２１から構成されている。なお、液晶表示装置１００ｂは、本発明の「電気光学装置」の一例である。また、トランジスタＴｒ２２は、本発明の「第１トランジスタ」の一例であり、トランジスタＴｒ２１は、本発明の「第２トランジスタ」の一例である。
【００５８】
トランジスタＴｒ２１のソース（Ｓ）は、ＣＫ端子に接続されるとともに、パルス状のＣＫ１信号が入力されるように構成されている。トランジスタＴｒ２１のドレイン（Ｄ）は、コンデンサＣ２１の一方電極と、ＯＵＴ端子と、トランジスタＴｒ２２のソース（Ｓ）に接続されている。トランジスタＴｒ２１のゲート（Ｇ）は、コンデンサＣ２１の他方電極と、トランジスタＴｒ２３のソース（Ｓ）と、トランジスタＴｒ２４のソース（Ｓ）とに接続されている。
【００５９】
また、第３実施形態では、トランジスタＴｒ２２のゲート（Ｇ）は、ＣＫＢ端子に接続されるとともに、パルス状のＣＫ２信号が入力されるように構成されている。トランジスタＴｒ２２のドレイン（Ｄ）は、ＣＫ端子に接続されるとともに、パルス状のＣＫ１信号が入力されるように構成されている。なお、ＣＫ１信号とＣＫ２信号とは、互いに略反転するようなパルス状の信号である。
【００６０】
また、トランジスタＴｒ２２のゲート（Ｇ）にＨレベルのＣＫ２信号が入力されるとともに、トランジスタＴｒ２２のドレイン（Ｄ）にＬレベルのＣＫ１信号が入力される場合には、トランジスタＴｒ２２のゲート（Ｇ）の電圧がチャネルの電圧よりも高くなるので、電荷がトランジスタＴｒ２２のゲート側に引き寄せられるとともに、ゲート絶縁膜側に蓄積される。次に、トランジスタＴｒ２２のゲート（Ｇ）にＬレベルのＣＫ２信号が入力されるとともに、トランジスタＴｒ２２のドレイン（Ｄ）にＨレベルのＣＫ１信号が入力される場合には、トランジスタＴｒ２２のチャネルの電圧がゲートの電圧よりも高くなる。これにより、上記したトランジスタＴｒ２２のゲート絶縁膜側に蓄積されている電荷がゲート絶縁膜側からドレイン（Ｄ）側に移動する。その結果、トランジスタＴｒ２２のゲート絶縁膜側に電荷が蓄積されにくくなる。
【００６１】
また、トランジスタＴｒ２３のドレイン（Ｄ）およびゲート（Ｇ）は、ＳＥＴ端子（ＳＴＶ端子）に接続されるとともに、ＳＥＴ信号（ＳＴＶ信号）が入力されるように構成されている。また、トランジスタＴｒ２４のドレイン（Ｄ）は、Ｌレベルの信号が入力されるＶＧＬ端子に接続されている。トランジスタＴｒ２４のゲート（Ｇ）は、ＲＥＳＥＴ端子に接続されるとともに、次段のシフトレジスタ単位回路１４ｂのＯＵＴ端子からの出力信号が入力されるように構成されている。なお、第３実施形態のその他の構成および動作は、上記した第１実施形態と同様である。
【００６２】
（応用例）
図７〜図９は、それぞれ、上記した本発明の走査線駆動回路６、６ａおよび６ｂがそれぞれ設けられた液晶表示装置１００、１００ａおよび１００ｂを用いた電子機器の第１の例〜第３の例を説明するための図である。図７〜図９を参照して、本発明の液晶表示装置１００、１００ａおよび１００ｂを用いた電子機器について説明する。
【００６３】
本発明の走査線駆動回路６、６ａおよび６ｂがそれぞれ設けられた液晶表示装置１００、１００ａおよび１００ｂは、図７〜図９に示すように、第１の例としてのＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）２００、第２の例としての携帯電話３００、および、第３の例としての情報携帯端末４００（ＰＤＡ：Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）などに用いることが可能である。
【００６４】
図７の第１の例によるＰＣ２００においては、キーボードなどの入力部２１０および表示画面２２０などに本発明の走査線駆動回路６、６ａおよび６ｂがそれぞれ設けられた液晶表示装置１００、１００ａおよび１００ｂを用いることが可能である。図８の第２の例による携帯電話３００においては、表示画面３１０に本発明の走査線駆動回路６、６ａおよび６ｂがそれぞれ設けられた液晶表示装置１００、１００ａおよび１００ｂが用いられる。図９の第３の例による情報携帯端末４００においては、表示画面４１０に本発明の走査線駆動回路６、６ａおよび６ｂがそれぞれ設けられた液晶表示装置１００、１００ａおよび１００ｂが用いられる。
【００６５】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６６】
たとえば、上記第１〜第３実施形態では、本発明を液晶表示装置に適用する例を示したが、本発明はこれに限らない。たとえば、本発明を液晶表示装置以外の表示装置に適用可能である。
【００６７】
また、上記第１〜第３実施形態では、シフトレジスタ単位回路を７つのトランジスタ、６つのトランジスタ、および４つのトランジスタにより構成する例を示したが、本発明はこれに限らない。本発明では、シフトレジスタ単位回路を７つ、６つおよび４つ以外の個数のトランジスタにより構成してもよい。
【００６８】
また、上記第１〜第３実施形態では、トランジスタのゲート（Ｇ）とドレイン（Ｄ）とには、Ｈレベルの信号とＬレベルの信号とが交互に連続して入力される例を示したが、本発明はこれに限らない。たとえば、Ｈレベルの信号とＬレベルの信号とがそれぞれ１回ずつトランジスタのゲート（Ｇ）およびドレイン（Ｄ）に入力されるようにしてもよい。
【００６９】
また、上記第１〜第３実施形態では、トランジスタのゲート（Ｇ）とドレイン（Ｄ）とにＨレベルの信号とＬレベルの信号とを入力する例を示したが、本発明はこれに限らない。たとえば、トランジスタのゲート（Ｇ）とソース（Ｓ）とにＨレベルの信号とＬレベルの信号とを入力してもよい。
【００７０】
また、上記第１〜第３実施形態では、本発明の走査線駆動回路の一例として、非晶質シリコンからなる能動層を有するトランジスタを適用する例を示したが、本発明はこれに限らない。たとえば、走査線駆動回路に低温ポリシリコン（ＬＴＰＳ）または高温ポリシリコン（ＨＴＰＳ）などの能動層を有するトランジスタを適用してもよい。
【符号の説明】
【００７１】
３  画素      ６、６ａ、６ｂ  走査線駆動回路      ９  走査線      １０  薄膜トランジスタ（スイッチング素子）      １４、１４ａ、１４ｂ  シフトレジスタ単位回路      ２００  ＰＣ（電子機器）      ３００  携帯電話（電子機器）      ４００  情報携帯端末（電子機器）      Ｔｒ３、Ｔｒ２２（第１トランジスタ）      Ｔｒ１、Ｔｒ２１（第２トランジスタ）      Ｔｒ２、Ｔｒ１２（第３トランジスタ）      Ｃ２１  コンデンサ（キャパシタ）      ＣＫ１、ＣＫ１信号（第１クロック信号）      ＣＫ２、ＣＫ２信号（第２クロック信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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