(57)【特許請求の範囲】
【請求項１】
標本化クロックに基づいて入力データを取り込む受信回路と、
前記受信回路の出力するシリアルデータをパラレルデータに変換するデマルチプレクサと、
デマルチプレクサの出力する前記パラレルデータから位相情報を検出し、前記位相情報に基づいて基準クロックの位相を調整して前記標本化クロックを生成するクロック／データ再生部と、
前記デマルチプレクサの出力する前記パラレルデータの周波数解析を行うデータパターン解析部と、
前記パラレルデータの周波数解析結果に基づいて、クロック再生状態を検出するエイリアシング検出部と、を備えることを特徴とするクロックデータ再生回路。
【請求項２】
前記データパターン解析部は、前記パラレルデータにおけるランレングスを検出することを特徴とする請求項１記載のクロックデータ再生回路。
【請求項３】
前記データパターン解析部は、前記パラレルデータにおけるデータ変化率を検出することを特徴とする請求項１記載のクロックデータ再生回路。
【請求項４】
エイリアシング検出部は、検出した前記クロック再生状態に基づいて、非エイリアシング状態とエイリアシング状態のいずれの動作状態であるかを判定し、判定した動作状態を出力する請求項１から３のいずれか記載のクロックデータ再生回路。
【請求項５】
前記クロック／データ再生部は、前記エイリアシング検出部の検出した前記クロック再生状態に基づいて、前記標本化クロックを生成するための前記基準クロックの位相調整における追従性を変化させることを特徴とする請求項１から４のいずれか記載のクロックデータ再生回路。
【請求項６】
前記基準クロックの位相調整における追従性の変化は、位相を調整する分解能の変化であることを特徴とする請求項５記載のクロックデータ再生回路。
【請求項７】
前記基準クロックの位相調整における追従性の変化は、位相を調整するゲインの変化であることを特徴とする請求項５記載のクロックデータ再生回路。
【請求項８】
標本化クロックに基づいて入力データを取り込みシリアルデータを出力し、
前記シリアルデータをパラレルデータに変換し、
前記パラレルデータから位相情報を検出し、前記位相情報に基づいて基準クロックの位相を調整して前記標本化クロックを生成し、
前記パラレルデータの周波数解析を行い、
前記パラレルデータの周波数解析結果に基づいて、クロック再生がエイリアシング状態であるかを判定することを特徴とするクロックデータ再生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力データからクロックを再生するクロックデータ再生回路およびクロックデータ再生方法に関する。
【背景技術】
【０００２】
ＮＲＺ(Non-Return-Zero)信号にはクロックが重畳されている。SerDes(Serial/Deserializer)回路は、受信したＮＲＺ信号の入力データからデータを取り出す。
【０００３】
図１の（Ａ）は、送信側から送信されるＮＲＺ信号を受信するSerDes回路の基本構成を示す図である。図１の（Ａ）に示すように、SerDes回路は、SerDesブロック１０と、クロック発生ブロック２０と、を有する。クロック発生ブロック２０は、基準クロックＣＬＫ（ここでは２７ＭＨｚ）を受けて、１００倍に逓倍した２．７ＧＨｚの逓倍クロックＲＣＬＫを発生するＰＬＬ回路２１を有する。
【０００４】
SerDesブロック１０は、受信回路１１と、１／８分周器１２と、１：８デマルチプレクサ(Demux)１３と、を有する。受信回路１１は、ＲＣＬＫを標本化（サンプリング）クロックとして入力データＤｉｎ（ここでは２．７Ｇｂｐｓ）を受信してシリアルデータ信号を出力する。１／８分周器１２は、ＲＣＬＫを１／８分周して分周クロック（３３７ＭＨｚ）を出力する。１：８Ｄｅｍｕｘ１３は、ＲＣＬＫおよび分周クロックに基づいて、シリアルデータ信号を８ビットのパラレルデータに変換して出力データＤｏｕｔとして出力する。
【０００５】
図１の（Ａ）のSerDes回路で、受信回路１１がＲＣＬＫの立ち上がりエッジに同期して入力データを取り込む場合、入力データＤｉｎの変化エッジに対してＲＣＬＫの立ち上がりエッジが１８０度（クロックの１／２周期）ずれていることが望ましい。正しい受信を行うには、ＲＣＬＫが、この理想位相に対して所定の位相範囲であることが必要である。
【０００６】
図１の（Ａ）のSerDes回路では、入力データＤｉｎを送信する送信側のクロック源と、ＣＬＫを発生する受信側の基準クロック源とが同期していないため、送信データを正しく受信することはできない。
【０００７】
そこで、SerDes回路は、入力データＤｉｎからデータとクロックを分離し、分離したクロックに基づいて、受信回路に標本化クロックとして印加する逓倍クロックＲＣＬＫの位相を調整することが行われる。入力データからクロックを再生する機能をＣＤＲ(Clock & Data Recovery)機能と称する。
【０００８】
図１の（Ｂ）は、ＣＤＲ機能を有するSerDes回路の構成を示す図である。図１の（Ｂ）に示すように、ＣＤＲ機能を有するSerDes回路は、SerDesブロック１０と、クロック発生ブロック２０と、ＣＤＲ(Clock & Data Recovery :CDR)ブロック３０と、を有する。SerDesブロック１０およびクロック発生ブロック２０は、図１の（Ａ）と同じである。ただし、SerDesブロック１０のＤｅｍｕｘ１３は、出力クロック（３３７ＭＨｚ）を出力すること、および後述するＳＣＬＫと１８０度位相が異なるＳＣＬＫＢで入力データを取り込み、Ｂｏｕｔとして出力することが異なる。
【０００９】
ＣＤＲブロック３０は、出力データＤｏｕｔの位相情報を検出して、逓倍クロックＲＣＬＫの位相を調整する。図１の（Ｂ）に示すように、ＣＤＲブロック３０は、デジタルフィルタ(Digital Filter:DF)３１と、ＰＩコード発生器３２と、位相調整器(Phase Interpolator:PI)３３と、を有する。ＤＦ３１は、Ｄｅｍｕｘ１３の出力するＤｏｕｔおよびＢｏｕｔの変化タイミングの位相とＰＩ３３の出力する標本化クロックＳＣＬＫとの位相比較を行い、ローパスフィルタ（ＬＰＦ）を通して高周波成分を除去した位相差信号を出力する。ＬＰＦは、位相比較器によるＤｏｕｔおよびＢｏｕｔがＳＣＬＫに対して進んでいるか遅れているかの判定結果を積分し、実質的にローパスフィルタリングを行う積分回路により実現される。ＰＩコード発生器３２は、ＤＦ３１の出力する位相差信号に基づいて、位相調整器３３に出力するＰＩコードを発生する。位相調整器３３は、ＰＩコードに基づいてＲＣＬＫの位相を調整して標本化クロックＳＣＬＫ、およびＳＣＬＫと１８０度位相が異なるＳＣＬＫＢを出力する。ＳＣＬＫおよびＳＣＬＫＢは、受信回路１１において理想位相に対して所定位相範囲になるように調整されることになる。
【００１０】
図１の（Ｂ）に示したＣＤＲ機能を有するSerDes回路は、ＳＣＬＫの位相を理想位相に対して所定位相範囲になるように変化させるので、入力データＤｉｎを正しく受信することができる。
【００１１】
上記のように、ＣＤＲ機能を有するSerDes回路は、入力データを再生する回路であるが、ＣＤＲ機能の観点からは、入力データに含まれるクロックを再生する回路であり、ＣＤＲ回路と称する場合があり、ここでもそのように称する。
【００１２】
図２は、ＣＤＲ機能を有するSerDes回路（ＣＤＲ回路）の機能動作を示すフローチャートである。
【００１３】
ステップＳ１１では、Ｄｅｍｕｘ１３、ＤＦ３１、ＰＩコード発生器３２などのデジタル処理を行うブロックに加えて、受信回路１１、ＰＩ３３、ＰＬＬ２１などのアナログブロックの初期化を行う。
【００１４】
ステップＳ１２では、入力データＤｉｎが印加される。
【００１５】
ステップＳ１３では、デジタルフィルタ（ＤＦ）３１が、位相差信号を発生する。
【００１６】
ステップＳ１４では、ＰＩコード発生器３２が、ＰＩコードを発生する。
【００１７】
ステップＳ１５では、位相調整器３３が、ＰＩコードに基づいてＲＣＬＫの位相を調整してＳＣＬＫを発生する。
【００１８】
ステップＳ１６では、ＳＣＬＫの位相が安定して理想位相に対して所定の位相範囲になったかを判定し、安定状態でなければステップＳ１３に戻り、安定状態であればステップＳ１７に進む。
【００１９】
ステップＳ１７では、ＣＤＲブロック３０が安定して、クロック位相調整がロック状態にあることを外部に通知する。
【００２０】
ＣＤＲ回路は、広く知られているので、これ以上の説明は省略する。
【００２１】
上記のように、デジタルフィルタ（ＤＦ）３１は、SerDesブロックの出力する再生されたデータの変化エッジから位相差信号を発生する。再生されたデータの変化エッジは、入力データのデータパターンにより決定される。そのため、入力データのデータパターンが位相差信号に影響する。具体的には、入力データの変化が頻繁に行われる場合には、再生されたデータにおいて変化エッジも頻繁に発生するため、位相差信号は頻繁に発生する。これに対して、入力データにおいて同じデータが続いた場合には、変化エッジの発生頻度が低下し、位相差信号が長期間発生せず、標本化クロックＳＣＬＫの位相が理想位相に対してどのような位相にあるか判定できない状態が続くことになる。そのため、標本化クロックと入力データのクロックの間に微小な位相差があっても、位相ずれが調整されずに徐々に拡大して、標本化クロックの位相が理想位相に対して所定の位相範囲外になる場合、すなわちアンロック状態になる場合がある。さらに、位相ずれがクロックの１周期以上に拡大した場合には、正しいデータを受信して再生できないサイクル越え、すなわちデータ欠けが発生する。
【００２２】
アナログ信号を標本化信号で標本化する場合、アナログ信号に標本化信号の周波数の１／２より高い周波数が含まれている時には、元のアナログ信号の周波数成分に関する正しい情報を得ることができないということが知られている。これをエイリアシング(Aliasing)と称する。
【００２３】
上記の入力データで同じデータが長時間続く状態は、変化エッジの発生頻度が減少して標本化信号の周波数が低下した場合に相当し、入力データに含まれる高周波数のクロックに関する情報が得られない状態である。ここでは、この状態をエイリアシング状態と称する。
【００２４】
ＣＤＲ機能を有するSerDes回路（ＣＤＲ回路）は、入力データが入力されると自動的にロック状態になるように動作し、たとえエイリアシング状態であってもロック状態であるとして動作していた。そのため、ＣＤＲ機能を有するSerDes回路は、サイクル越えが発生して、データを正しく受信できない場合でも、誤った出力データを出力していた。誤った出力データは、その後の処理に悪影響を及ぼし、SerDes回路の信頼性を損なう。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】特許第４００６２６０号
【特許文献２】特開２００６−３３９８５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００２６】
ＣＤＲ機能を有するSerDes回路（ＣＤＲ回路）の信頼性向上が望まれていた。
【課題を解決するための手段】
【００２７】
発明の一観点によれば、標本化クロックに基づいて入力データを取り込む受信回路と、受信回路の出力するシリアルデータをパラレルデータに変換するデマルチプレクサと、デマルチプレクサの出力するパラレルデータから位相情報を検出し、位相情報に基づいて基準クロックの位相を調整して前記標本化クロックを生成するクロック／データ再生部と、デマルチプレクサの出力するパラレルデータの周波数解析を行うデータパターン解析部と、パラレルデータの周波数解析結果に基づいて、クロック再生状態を検出するエイリアシング検出部と、を備えるクロックデータ再生回路が提供される。
【発明の効果】
【００２８】
上記の観点によれば、ロック状態のクロックデータ再生回路であっても、入力データのデータパターンから誤動作の可能性を評価できるので、信頼性を向上することができる。
【図面の簡単な説明】
【００２９】
【図１】図１は、送信側から送信されるＮＲＺ信号を受信するＣＤＲ機能を有するSerDes回路（ＣＤＲ回路）の基本構成を示す図である。
【図２】図２は、ＣＤＲ機能を有するSerDes回路の機能動作を示すフローチャートである。
【図３】図３は、エイリアシングを説明する図である。
【図４】図４は、デジタルの入力データを標本化する場合で、標本化クロックの周期の２倍以上の周期で正弦波状に変化するジッタが存在する場合の、標本化されたジッタ離散信号の例を示す図である。
【図５】図５は、ランレングスＲＬに対する、標本化信号の実質的周波数ｆｓ’とジッタ周波数ｆ０との比の関係を示す図である。
【図６】図６は、実施形態のＣＤＲ機能を有するSerDes回路（ＣＤＲ回路）の構成を示す図である。
【図７】図７は、位相調整器の回路構成を示す図である。
【図８】図８は、実施形態のＣＤＲ回路の機能動作を示すフローチャートである。
【図９】図９は、ジッタ信号の処理を説明する図である。
【図１０】図１０は、データパターン解析部（ＤＰＡ）の回路構成を示す図である。
【図１１】図１１は、データパターン解析部（ＤＰＡ）のほかの回路構成を示す図である。
【図１２】図１２は、エイリアシング検出部（ＡＤ）における処理例を示すフローチャートである。
【図１３】図１３は、エイリアシング検出部（ＡＤ）がパターン解析結果に基づいてエイリアシング状態であるかどうかの判定処理の例を示すフローチャートである。
【図１４】図１４は、ＣＤＲ動作における分解能を高める処理を説明する図である。
【図１５】図１５は、ジッタ量が正弦波状に変化する場合の標本化を示す図である。
【発明を実施するための形態】
【００３０】
実施形態を説明する前に、入力データから標本化クロックＳＣＬＫを再生するのに必要なデータパターンについて説明する。
【００３１】
アナログ信号中に標本化（サンプリング）信号の周波数の１／２よりも高い周波数が含まれている場合、元のアナログ信号の周波数成分に関する情報を正しく標本化（サンプリング）することはできない。前述のようにこれはエイシアリングと呼ばれる。
【００３２】
図３は、エイリアシングを説明する図である。図３に示すように、周波数ｆ０が７ＭＨｚと３ＭＨｚの正弦波を、標本化周波数ｆｓ＝１０ＭＨｚの標本化信号で標本化すると、標本化した離散信号は同一となり、区別できない。
【００３３】
標本化信号の周波数については、標本化原理が知られている。周波数が０〜ｆ０に帯域制限された信号を標本化する場合、周波数成分を保持した離散信号を得るためには、標本化間隔（周期）Ｔは次の条件を満たさなければならない。
【００３４】
Ｔ≦１／（２ｆ０）
Ｔの逆数が標本化周波数ｆｓであるから、次の式を満たす必要がある。
【００３５】
ｆｓ≧２ｆ０
ＣＤＲ回路は、データに重畳されたクロックを抽出する回路である。クロックの抽出は、データを標本化してデータ位相に関する情報を取り出し、ＣＤＲ回路内の標本化信号（クロック）を、抽出したデータ位相に合わせ込むことで得られる。データ位相は、データの変化エッジと標本化信号（標本化クロック）の位相の差であり、この差はジッタと呼ばれる。
【００３６】
ここで、注意する必要があるのは、標本化対象の信号がアナログ信号ではなく、デジタルのデータ信号であるということである。
【００３７】
図４は、デジタルの入力データを標本化する場合で、標本化クロックの周期の２倍以上の周期で正弦波状に変化するジッタが存在する場合の、標本化されたジッタ離散信号の例を示す図である。
【００３８】
図４の（Ａ）は、入力データがクロックごとに変化するデータ変化率が１００％の場合の例である。この場合は、標本化されたジッタ離散信号は図示のように変化し、正常に標本化することができる。
【００３９】
図４の（Ｂ）は、データが１１１０００１１１０…という具合に３クロック分同じデータが続いた後変化する変化率が４０％の場合の例である。この場合、ジッタは、標本化クロックの約３．５倍の周期で変化しているが、ジッタ離散信号は、標本化クロックの約９倍の周期で変化しているように見える。
【００４０】
図４の（Ｃ）は、データが１１０１１１１１１０…という具合に変化する場合で、データの変化率が４０％の場合の例である。この場合、ジッタ離散信号からジッタを再現することができない。この場合、標本化信号の周波数ｆｓは、変調されているように見える。
【００４１】
図４で説明したように、同一のジッタであっても、データのパターンによりジッタ離散信号が異なり、ジッタの再現に影響する。
【００４２】
ここで、ＣＤＲ回路の例として、次のようなＣＤＲ機能を有するSerDes回路を考える。
【００４３】
SerDes処理：  １：８Ｄｅｍｕｘ
入力データレート：  ２．７Ｇｂｐｓ
パラレル化周波数：  ３３７ＭＨｚ
ジッタ周波数：  ２ＭＨｚ／１０ＭＨｚ／２０ＭＨｚ／１００ＭＨｚ
また、入力データで同じデータが続く長さをランレングスＲＬ(Run Length)と呼ぶが、ＣＤＲ回路に印加されるデータのＲＬは、用途に応じて、１，２，４，８，１６，３２，６４，７２が考えられる。
【００４４】
上記のように、ＣＤＲ回路に入力される入力データのパターンに応じて、標本化信号の周波数ｆｓは、分周しているように見えたり、変調しているように見える。
【００４５】
図４の（Ａ）の場合は、０１０１０１０１のパターンで、標本化周波数ｆｓはそのままｆｓであるように見える。
【００４６】
図４の（Ｃ）の場合は、０００１１１０００１１１のパターンで、標本化周波数ｆｓはｆｓ／３であるように見える。
【００４７】
同様に、００１１００１１のパターンの場合には、ｆｓはｆｓ／２であるように見え、００００１１１１のパターンの場合には、ｆｓはｆｓ／４であるように見える。
【００４８】
このようにデータが規則性のある分周したパターンである場合には、ｆｓも分周したのと同様に、分周されたように見える。
【００４９】
これに対して、データがランダムに変化する場合には、ｆｓが変調されているように見える。
【００５０】
したがって、入力データのパターンを解析することにより、エイリアシングが発生している可能性があるかを判定することができる。
【００５１】
具体的には、ランレングスＲＬが、１，２，４，８，１６，３２，６４，７２のパターンに対しては、ｆｓ＝３３７ＭＨｚの標本化信号の実質的なｆｓ’は、３３７ＭＨｚ，１６８ＭＨｚ，８４ＭＨｚ，４２ＭＨｚ，２１ＭＨｚ，１０ＭＨｚ，５．２６ＭＨｚ，４．６８ＭＨｚと見える。実質的な周波数ｆｓ’と、１００ＭＨｚ、２０ＭＨｚ、１０ＭＨおよび２ＭＨｚのジッタ周波数ｆ０との比を算出すると、図５に示すようになる。
【００５２】
標本化定理から上記の比が２以下であればエイリアシング状態になる可能性が高いと考えられる。比が２以上８以下の範囲は、データパターンにある程度規則性がないとエイリアシング状態になる可能性があると考えられる。比が８以上であれば、データパターンに規則性がある場合でもランダムな場合でも、ジッタ離散信号からジッタを復元できると考えられる。
【００５３】
そこで、実施形態では、実質的な周波数ｆｓ’とジッタの周波数ｆ０との比が、８以上であれば非エイリアシング状態と判定し、２以下であればエイリアシング状態と判定する。比が２と８の間であれば、さらにデータのパターンに規則性があるか判定し、規則性があれば非エイリアシング状態と判定し、規則性がなければエイリアシング状態と判定する。エイリアシング状態と判定された場合には、エイリアシング状態の可能性があるとの情報を出力すると共に、ＣＤＲ回路の追従性を高める処理を行う。
【００５４】
図６は、実施形態のＣＤＲ機能を有するSerDes回路（ＣＤＲ回路）の構成を示す図である。
【００５５】
図６に示すように、実施形態のＣＤＲ回路は、SerDesブロック１０と、クロック発生ブロック２０と、ＣＤＲ(Clock & Data Recovery :CDR)ブロック３０と、エイリアシング検出ブロック４０と、を有する。
【００５６】
クロック発生ブロック２０は、基準クロックＣＬＫを受けて、１００倍に逓倍した逓倍クロックＲＣＬＫを発生するＰＬＬ回路２１を有する。
【００５７】
SerDesブロック１０は、受信回路１１と、１／８分周器１２と、１：８デマルチプレクサ(Demux)１３と、を有する。受信回路１１は、ＲＣＬＫに応じて入力データＤｉｎを受信してシリアルデータ信号を出力する。１／８分周器１２は、ＲＣＬＫを１／８分周して分周クロックを出力する。Ｄｅｍｕｘ１３は、ＲＣＬＫおよび分周クロックに基づいて、シリアルデータ信号を８ビットのパラレルデータに変換して出力データＤｏｕｔとして出力すると共に、分周クロックに対応する出力クロックＯＣＬＫを出力する。
【００５８】
ここでは、送信側で入力データＤｉｎを生成するクロックが２．７ＧＨｚである場合を例として説明する。したがって、基準クロックＣＬＫは２７ＭＨｚの信号で、逓倍クロックＲＣＬＫは２．７ＧＨｚの信号であり、分周クロックは３３７ＭＨｚの信号である。しかし、入力データＤｉｎを生成するクロック、基準クロックＣＬＫ、逓倍率、分周比およびパラレルデータのビット数などは、これに限定されず、装置に応じて定めるべきものである。
【００５９】
ＣＤＲブロック３０は、デジタルフィルタ(Digital Filter:DF)３１と、ＰＩコード発生器３２と、位相調整器(Phase Interpolator:PI)３３と、を有する。ＤＦ３１は、Ｄｅｍｕｘ１３の出力するＤｏｕｔの変化タイミングの位相とＰＩ３３の出力する標本化クロックＳＣＬＫとの位相比較を行い、位相ずれを示すジッタ信号を生成する。ローパスフィルタ（ＬＰＦ）を通してジッタ信号の高周波成分を除去することにより位相差信号が生成される。ＰＩコード発生器３２は、ＤＦ３１の出力する位相差信号に基づいて、位相調整器３３に出力するＰＩコードを発生する。位相調整器３３は、ＰＩコードに基づいてＲＣＬＫの位相を、受信回路１１において理想位相になるように変化させる。
【００６０】
エイリアシング検出ブロック４０は、データパターン解析部（(Data Pattern Anlyzer:DPA)４１と、エイリアシング検出部(Aliasing Detector:AD)４２と、を有する。データパターン解析部４１は、Ｄｅｍｕｘ１３の出力するデータＤｏｕｔのデータパターンを解析して、解析結果をエイリアシング検出部４２に出力する。エイリアシング検出部４２は、解析結果に基づいてエイリアシング状態であるか非エイリアシング状態であるかを判定する。図６では、エイリアシング検出部４２は判定結果をＰＩコード発生器３２に出力する。データパターン解析部４１およびエイリアシング検出部４２における処理について後述する。
【００６１】
図７は、位相調整器３３の回路構成を示す図である。
【００６２】
位相調整器３３は、時間デジタル変換(Time Digital Convertor:TDC)回路５１と、マルチプレクサ（ＭＵＸ）５２と、デコーダ５３と、を有する。ＴＤＣ５１は、逓倍クロックＲＣＬＫを受けて、ＲＣＬＫの周期を２ｎ個に分割した位相シフト信号を出力する。例えば、ｎ＝２の場合には、ＲＣＬＫに対して位相を０°、９０°、１８０°および２７０°ずらした４つの信号を発生し、ｎ＝３の場合には、位相を０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°および３１５°ずらした８つの信号を発生する。実施例では、ｎ＝４であるとする。ＭＵＸ５２は、ＴＤＣ回路の出力する位相シフト信号の１つを選択して出力する。デコーダ５３は、ＰＩコードをデコードして、ＭＵＸ５２が選択する位相シフト信号を指示する選択信号を出力する。
【００６３】
図８は、実施形態のＣＤＲ回路の機能動作を示すフローチャートである。ステップＳ１１からＳ１６は、図１に示した一般的なSerDes回路の機能動作とほぼ同じ処理を行う。
【００６４】
ステップＳ１１では、Ｄｅｍｕｘ１３、ＤＦ３１、ＰＩコード発生器３２、ＤＰＡ４１およびＡＤ４２などのデジタル処理を行うブロックに加えて、受信回路１１、ＰＩ３３、ＰＬＬ２１などのアナログブロックの初期化を行う。
【００６５】
ステップＳ１２では、入力データＤｉｎが印加される。入力データのデータレートは２．７Ｇｂｐｓである。ＰＩ３３は、ＰＩコード発生器３２からのＰＩコードに基づいて決定した位相の標本化クロックＳＣＬＫを出力する。ＰＩ３３からのＳＣＬＫが受信回路１１に供給され、受信回路１１は、ＳＣＬＫに基づいて入力データＤｉｎを取り込む。したがって、この段階では、ＳＣＬＫの位相がデータの位相に適合しているかは不明である。
【００６６】
Ｄｅｍｕｘ１３は、受信回路１１が取り込んだ入力データを、ＳＣＬＫおよびＳＣＬＫを１／８分周した分周クロックで、１：８のシリアル−パラレル変換して８ビットの出力データＤｏｕｔを生成する。この段階では、ＳＣＬＫの位相がデータの位相に適合しているかは不明であるため、出力データＤｏｕｔにデータ欠けなどが発生している可能性がある。
【００６７】
ステップＳ１３では、出力データＤｏｕｔがデジタルフィルタ（ＤＦ）３１に供給される。ＤＦ３１は、Ｄｏｕｔの変化タイミングの位相とＰＩ３３の出力する標本化クロックＳＣＬＫとの位相比較を行い、位相ずれを示すジッタ信号を生成し、ローパスフィルタ（ＬＰＦ）を通過させて高周波成分を除去することにより位相差信号を生成する。
【００６８】
図９は、ジッタ信号の処理を説明する図である。
【００６９】
図９の（Ａ）は、ＤＦ３１のローパスフィルタ（ＬＰＦ）の特性を示す図である。ジッタ周波数がｆｃｕｔより低いジッタ信号の低周波成分は、高いＤＦゲインで増幅される。一方、ジッタ周波数がｆｃｕｔより高いジッタ信号の高周波成分は、周波数が高いほど小さなＤＦゲインで増幅されるので減衰する。このようにジッタ信号は、ＬＰＦにより帯域制限される。
【００７０】
図９の（Ｂ）は、ジッタ信号の低周波成分の変化例を示す図である。ジッタ信号は、入力データのクロックとＳＣＬＫの周期差に対応するジッタ周期とジッタ振幅で、正弦波状に変化する。
【００７１】
図９の（Ｃ）は、ジッタ信号の高周波成分の変化例を示す図である。ジッタ信号の高周波成分は、定常位相誤差として取り扱われる。
【００７２】
ステップＳ１４では、ＰＩコード発生器３２が、位相差信号に基づいて位相補正量を算出し、位相補正量に対応するＰＩコードを発生する。
【００７３】
ステップＳ１５では、位相調整器３３が、ＰＩコードに基づいてＲＣＬＫの位相を調整する。
【００７４】
ステップＳ１６では、ＲＣＬＫの位相が理想位相に対して所定の位相範囲になったか、すなわちクロック位相安定状態になったかを判定し、入っていなければステップＳ１３に戻り、入っていればステップＳ２４に進む。
【００７５】
ステップＳ１１からＳ１６を繰り返すことにより、ＲＣＬＫの位相が理想位相に対して所定の位相範囲に入る状態で安定する。言い換えれば定常位相誤差のみが発生する状態になる。この状態が、これまでＣＤＲ回路のロック状態であるが、入力データのパターンによってはエイリアシング状態となりデータ欠けなどが発生する恐れがある。そこで、実施形態では、ステップＳ１３からＳ１６と並行して、ステップＳ２１からＳ２５を行う。
【００７６】
ステップＳ２１では、ＤＰＡ４１が、入力データの解析を行う。実際には、Ｄｅｍｕｘ１３の出力する出力データＤｏｕｔのデータパターンを解析する。解析処理については後述する。解析結果には、入力データのランレングスに相当する情報が含まれる。
【００７７】
ステップＳ２２では、ＤＰＡ４１が、ステップＳ１３で求めた位相差信号からジッタ周波数ｆ０の帯域を求める。具体的には、ステップＳ１３の処理で説明したように、ＰＩコードは位相補正量に対応するので、ＤＰＡ４１が、ＰＩコードからジッタ周波数ｆ０の帯域を求める。
【００７８】
そして、ＤＰＡ４１が、ランレングス情報を含む解析結果とジッタ周波数ｆ０の帯域から、標本化周波数ｆｓを算出する。
【００７９】
ステップＳ２３では、ＡＤ４２が、算出した標本化周波数ｆｓではエイシアリング状態になる可能性があるかを判定し、エイシアリング状態になる可能性がある場合には、エイシアリング状態であることを示すフラグを立てる。
【００８０】
ステップＳ２４では、ステップＳ１６でクロック位相安定状態と判定された後にさらにエイシアリング状態であるかを判定し、非エイシアリング状態であればステップＳ１７に進み、エイシアリング状態であればステップＳ２５に進む。
【００８１】
ステップＳ１７では、ＡＤ４２が、ＣＤＲ動作がロック状態にあると判定する。
【００８２】
ステップＳ２５では、ＰＩコード発生器３２が、非エイシアリング状態にするように、ＰＩコードを調整する。ＰＩコードを調整すると、標本化クロックＳＣＬＫが変化し、ステップＳ１３からＳ１７およびＳ２１からＳ２５が再度繰り返される。
【００８３】
ＰＩコードの調整は、例えば、ＰＩコードのゲインを増加させる処理である。エイシアリング状態の時は、標本数が少ない状態であるため、標本数が多いことを想定した位相補正量ではＣＤＲ動作が入力データのクロックの位相変化に追従できないと考えられる。そこで、このような事態を回避するため、ＰＩコードの１回のフィードバックによる位相補正量を増加させる。また、ＰＩコードの別の調整方法では、ＣＤＲ動作のフィードバック制御の分解能を向上する、具体的にはＰＩ３３における位相シフトの分解能を向上させる。これについては後述する。
【００８４】
次に、データパターン解析部（ＤＰＡ）４１における解析処理を説明する。図３から図５を参照して説明したように、ＤＰＡ４１は、入力データのパターンに規則性があるかを判定し、規則性がある場合にそのランレングスを算出する。
【００８５】
図１０は、ＤＰＡ４１の回路構成を示す図である。
【００８６】
図１０に示すように、ＤＰＡ４１は、１／８分周器６１と、シフトレジスタ６２と、１／２分周器６３と、１／４分周器６４と、１／１２８分周器６５と、フリップフロップ（ＦＦ）６６〜６８と、エッジカウンタ６９〜７１と、イベントカウンタ７２と、を有する。１／８分周器６１、１／２分周器６３、１／４分周器６４および１／１２８分周器６５は、それぞれ標本化クロックＳＣＬＫを対応する分周比で分周する。シフトレジスタ６２は、ＤｏｕｔをＳＣＬＫを１／８に分周した信号でラッチし、ＳＣＬＫで１ビットずつシリアルデータに変換して出力する。したがって、シフトレジスタ６２の出力する信号は、受信回路１１の出力するデータ信号と類似の信号である。
【００８７】
ＦＦ６６〜６８は、シフトレジスタ６２の出力する信号を、ＳＣＬＫ、１／２分周器６３および１／４分周器６４の出力する信号でラッチする。したがって、ＦＦ６６は、シフトレジスタ６２の出力する信号と同じ信号を１ＳＣＬＫ遅延して出力する。ＦＦ６７は、シフトレジスタ６２の出力する信号を、ＳＣＬＫを１／２分周した信号でラッチして、言い換えればＳＣＬＫの２周期に１回ラッチして出力する。ＦＦ６８は、シフトレジスタ６２の出力する信号を、ＳＣＬＫを１／４分周した信号でラッチして、言い換えればＳＣＬＫの４周期に１回ラッチして出力する。
【００８８】
エッジカウンタ６９〜７１は、ＦＦ６６〜６８の出力における変化をカウントする。
【００８９】
イベントカウンタ７２は、１／１２８分周器６５の出力信号の周期ごとに、エッジカウンタ６９〜７１の出力をカウントする。
【００９０】
例えば、入力データが、０１０１０１０１の場合、ＦＦ６６の出力は０１０１０１０１であり、ＦＦ６７の出力は１１１１であり、ＦＦ６８の出力は１１である。したがって、エッジカウンタ６９のカウント値は“７”、エッジカウンタ７０および７１のカウント値は“０”である。入力データが、００１１００１１の場合、ＦＦ６６の出力は００１１００１１であり、ＦＦ６７の出力は０１０１であり、ＦＦ６８の出力は１１である。したがって、エッジカウンタ６９のカウント値は“３”、エッジカウンタ７０のカウント値は“３”であり、エッジカウンタ７１のカウント値は“０”である。さらに、入力データが、００００１１１１の場合、ＦＦ６６の出力は００００１１１１であり、ＦＦ６７の出力は００１１であり、ＦＦ６８の出力は０１である。したがって、エッジカウンタ６９のカウント値は“１”、エッジカウンタ７０のカウント値は“１”であり、エッジカウンタ７１のカウント値は“１”である。したがって、イベントカウンタ７２が、エッジカウンタ６９〜７１のこれらの出力をカウントすれば、上記の規則性のある３パターンを識別できる。また、同じデータが８以上連続する規則性のあるパターンの場合には、エッジカウンタ６９〜７１の出力は、すべて“０”であり、同様に識別できる。
【００９１】
また、入力データのパターンに規則性がない場合には、エッジカウンタ６９〜７１の出力は、所定の関係を有さないが、出力値の大きさから、データの変化の頻度、言い換えればランレングスが分かる。
【００９２】
以上説明したように、ＤＰＡ４１は、入力データにおけるデータの変化の規則性の有無およびランレングスを検出する。
【００９３】
なお、ＤＰＡ４１における解析処理は、ランレングスに相当する値を検出できるものであれば、上記の例に限定されない。
【００９４】
図１１は、ＤＰＡ４１のほかの回路構成を示す図である。図１１の回路は、１／８分周器６１と、シフトレジスタ６２と、１／１２８分周器６５と、ＦＦ６６と、エッジ検出回路７５と、カウンタ７６と、ラッチ７７と、平均値算出回路７８と、を有する。１／８分周器６１、シフトレジスタ６２、１／１２８分周器６５およびＦＦ６６は、図１０の回路と同じである。したがって、シフトレジスタ６２の出力する信号は、受信回路１１の出力するデータ信号と類似の信号である。
【００９５】
エッジ検出回路７５は、ＦＦの出力における変化を検出する。カウンタ７６は、エッジ検出回路７５が検出する各エッジ間の長さ（ＳＣＬＫのクロック数）を検出する。ラッチ７７は、各エッジでカウンタ７６の値をラッチする。平均値算出回路７８は、ＳＣＬＫの１２８周期分の期間におけるカウンタ７６の値の累積値と、エッジの個数と、を算出し、さらに累積値をエッジの個数で除してエッジ間の平均長を算出する。この値はランレングスに相当する。
【００９６】
また、図１１の回路で、所定時間内（例えば、ＳＣＬＫの１２８周期）において、エッジ検出回路７５が検出するエッジの個数は入力データのデータ変化率を示している。この値は、これはランレングスに対応する値であり、ランレングスの代わりに入力データのデータ変化率を用いてエイリアシング状態を判定することも可能である。
【００９７】
次に、エイリアシング検出部（ＡＤ）４２における処理を説明する。
【００９８】
図１２は、ＡＤ４２における処理例を示すフローチャートである。
【００９９】
図１２の（Ａ）に示す例では、ステップＳ３１でパターン解析を行う。この処理は、例えば、図８のＳ２１〜Ｓ２３に相当する。
【０１００】
ステップＳ３２では、エイリアシング状態であるか判定し、非エイリアシング状態であればステップＳ３３に進み、エイリアシング状態であればステップＳ３４に進む。ステップＳ３２は、ステップＳ２４に相当する。
【０１０１】
ステップＳ３３では、ＡＤ４２が、ＣＤＲ動作がロック状態にあると判定するので、その時点のＰＩコードを維持する。
【０１０２】
ステップＳ３４では、ＡＤ４２が、フラグを立てて、エイリアシング状態である可能性があるとの警告を出力する。
【０１０３】
エイリアシング状態であると判定された場合の処理は、他にも各種あり得る。図１２の（Ｂ）の例では、ステップＳ３２でエイリアシング状態であると判定された場合に、ステップＳ３５において、ＣＤＲ動作における分解能を高める。この処理については後述する。
【０１０４】
図１３は、ＡＤ４２がパターン解析結果に基づいてエイリアシング状態であるかどうかの判定処理の例を示すフローチャートである。
【０１０５】
ステップＳ４１では、ステップＳ３１でパターン解析を行った後、標本化周波数ｆｓがジッタ周波数ｆ０を８倍した８ｆ０より大きいかを判定し、大きければステップＳ４２に進み、小さければステップＳ４３に進む。
【０１０６】
ステップＳ４２では、非エイリアシング状態と判定される。
【０１０７】
ステップＳ４３では、標本化周波数ｆｓが２ｆ０より大きいかを判定し、大きければステップＳ４４に進み、小さければステップＳ４５に進む。
【０１０８】
ステップＳ４４では、入力データのパターンに前述の規則性があるかを判定し、規則性があればステップＳ４２に進み、なければステップＳ４５に進む。
【０１０９】
ステップＳ４５では、エイリアシング状態と判定される。
【０１１０】
前述のように、図１２の（Ｂ）のＳ３５で、ＣＤＲ動作の分解能を高める処理を行うが、この処理は、位相調整器（ＰＩ）３３の分解能を高めることで行う。これにより、サンプリング周波数を高めたのと同じ効果が得られる。
図１４は、ＣＤＲ動作における分解能を高める処理を説明する図である。
【０１１１】
前述のように、位相調整器（ＰＩ）３３は、ＲＣＬＫに対して位相を０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°および３１５°ずらした８つの信号を発生している。通常は、ＲＣＬＫに対して位相を０°、９０°、１８０°および２７０°ずらした４つの信号のみを選択するようにしている。これは、入力データにおけるクロックの位相変化に高速に対応してフィードバックを行うためである。
【０１１２】
図１４の（Ａ）は、ＰＩ３３が、ＲＣＬＫに対して位相を０°、９０°、１８０°および２７０°ずらした４つの信号を、ＳＣＬＫとして選択する場合を示し、図１４の（Ｂ）は、その場合のＳＣＬＫの調整範囲を示す。ＳＣＬＫの立ち上がりエッジは、入力データの変化エッジの中間であることが理想位相であるが、位相を９０°ずらした４つの信号では、中心に対して±９０°の範囲でロックする。
【０１１３】
これに対して、図１４の（Ｃ）は、ＰＩ３３が、ＲＣＬＫに対して位相を０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°および３１５°ずらした８つの信号を、ＳＣＬＫとして選択する場合を示し、図１４の（Ｄ）は、その場合のＳＣＬＫの調整範囲を示す図である。位相を４５°ずらした８つの信号では、中心に対して±４５°の範囲でロックする。したがって、ＣＤＲ動作において、フィードバックをより精密に行うことができる。
【０１１４】
図１５は、ジッタ量が正弦波状に変化する場合の標本化を示し、（Ａ）はＳＣＬＫとしてＲＣＬＫに対して位相を９０°ずらした４つの信号が選択される場合を、（Ｂ）は位相を４５°ずらした８つの信号が選択される場合を示す。
【０１１５】
なお、ＣＤＲ動作における分解能を更に高め、例えば、ＰＩ３３が、位相を２２．５°ずらした１６の信号を選択可能にしてもよい。
ＰＩ３３の分可能を高めた状態、言い換えればサンプリング周波数が上がった状態でエイリアシング状態と判定された場合は、クロックの同期が取れていないエイリアシング状態であることを知らせる信号を出力する。
【０１１６】
以上説明した実施形態以外にも各種の変形例があり得る。例えば、図６のエイリアシング検出ブロック４０以外は、基本的には一般的なＣＤＲ機能を有するSerDes回路であり、公知のＣＤＲ機能を有するSerDes回路の構成が適用可能である。
【０１１７】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【０１１８】
１０    SerDesブロック
１１    受信回路
１２    １／２分周器
１３    １：８Ｄｅｍｕｘ
２０    クロック発生ブロック
２１    ＰＬＬ
３０    ＣＤＲブロック
３１    デジタルフィルタ（ＤＦ）
３２    ＰＩコード発生器
３３    位相調整器（ＰＩ）
４０    エイリアシング検出ブロック
４１    データパターン解析部（ＤＰＡ）
４２    エイリアシング検出部（ＡＤ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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