(57)【特許請求の範囲】
【請求項１】
入力ＭＯＳＦＥＴの基板ノードと入力との間を、入力電位に関わらず、非零の一定電圧に保つ手段を有するソースフォロア増幅器。
【請求項２】
上記手段は、入力ＭＯＳＦＥＴの基板ノードと第１の参照電圧源との間に設けられた第１のスイッチ素子と、該入力ＭＯＳＦＥＴの入力と第２の参照電圧源との間に設けられた第２のスイッチ素子と、該入力ＭＯＳＦＥＴの基板ノードと入力との間に設けられた容量素子であって、入力ＭＯＳＦＥＴの動作時間の内の、校正時間には該第１及び第２のスイッチ素子を短絡し、使用時間には該第１及び第２のスイッチ素子を開放することを特徴とする請求項１に記載のソースフォロア増幅器。
【請求項３】
上記第１及び第２のスイッチ素子を短絡する校正時間と、上記第１及び第２のスイッチ素子を開放する使用時間を交互に周期的に動作させることを特徴とする請求項２に記載のソースフォロア増幅器。
【請求項４】
上記第１の参照電圧源を低電圧源、上記第２の参照電圧源を高電圧源としたことを特徴とする請求項２又は請求項３に記載のソースフォロア増幅器。
【請求項５】
上記の手段は、入力ノードと入力ＭＯＳＦＥＴの基板ノードの間に接続された抵抗として動作する素子と、入力ＭＯＳＦＥＴの基板ノードに接続された第１の電流源、並びに入力ノードに接続された第１の電流源とは同一の強さで極性の異なる第２の電流源によって構成される回路であることを特徴とする請求項１に記載のソースフォロア増幅器。
【請求項６】
上記入力ＭＯＳＦＥＴを２つのゲートが互いに絶縁されたＦｉｎ型ＦＥＴで構成したことを特徴とする請求項１ないし請求項５のいずれか１項に記載のソースフォロア増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソースフォロア増幅器に関するものである。
【背景技術】
【０００２】
ソースフォロア増幅器は、図６のような電流源１０１を伴うトランジスタＭＮ１で構成されるものを基本とするものであり、アナログ信号のバッファ増幅器として多用されている（例えば非特許文献１参照）。
【０００３】
アナログ回路をディジタル回路と同一のチップ上に作成することは、システムのコストを低減する利点がある。
しかしながら、同一集積回路チップ上にディジタル・アナログ両回路を集積する場合、アナログ回路設計に課せられる制約が多くなる。その一つが、電源電圧のスケーリングによって生ずる動作レンジの減少である。すなわち、ディジタル部分で素子寸法を縮小するのに伴い、電源電圧も低下させる必要が出てくるが、これを行うとき、閾値電圧の低減を行わなければ、アナログ回路の入力レンジが著しく制限される。
【０００４】
この設計条件における矛盾は、特に、低消費電力型のシステムで顕著に現れる。
すなわち、低消費電力を指向する集積回路においては、ディジタル回路部での漏れ電流を防ぐために、閾値電圧を高く保つ設計がなされる。この時、図６のソースフォロアを図７のように全てＭＯＳＦＥＴで構成すると、ＭＮ１の閾値Ｖｔ，ＭＮ１とＭＮ２のソース・ドレイン電圧ＶＤＳ,ＭＮ２とおくとき、確実に動作する入力電圧レンジの幅は、(Vt,MN1+VDS,MN2)以上VDD以下となる。低消費電力ディジタル回路用の仕様を仮定して、ＶＤＤ＝１Ｖ, Ｖｔ,ＭＮ１＝０．４Ｖ, ＶＤＳ,ＭＮ２＝０．１５Ｖとおくと、この入力電圧レンジはわずか０．４５Ｖ（０．５５＜Ｖｉｎ＜１．０Ｖ）の範囲になってしまう。
【０００５】
一つの解決方法としては、ディジタル回路本体とは別に、入出力回路用として準備された、耐圧の高いトランジスタを用いて、ＶＤＤを高くして動作させることである。しかし、高耐圧のトランジスタはゲート酸化膜が厚く、ゲート長を短くできないため、遮断周波数が下がってしまう。
【０００６】
また、アナログ部のみ閾値電圧を低くする方法も考えられるが、プロセスステップが増加する。この問題は、バルクプレーナＭＯＳＦＥＴが素子微細化に対応できなくなった場合に有効性が期待されるフィン型ＦＥＴにおいては、特に問題となる。すなわち、フィン型ＦＥＴにおいては、閾値電圧を変えるためにはゲート仕事関数を変える必要があり、これを同一基板上で行うには相当のプロセスコスト増大が見込まれるからである。
【０００７】
加えて、仮に閾値電圧の問題を解決しても、出力における信号振幅減少の問題は解決できない。この問題の解決のためには、回路構成にも工夫を凝らす必要がある。
【０００８】
この問題を解決する方法として、バルクプレーナＭＯＳＦＥＴにおいて、基板バイアスを利用する方法が考えられる。すなわち、図８のように、定電圧源Ｖｒｅｆ１による基板バイアス効果により閾値電圧を低減する方法である。すなわち、図８のように、ＭＮ１の基板ノードに基板バイアスＶＢを入力し、ＭＮ１の閾値電圧を低減し、動作可能な最低電圧（Ｖｔｈ,ＭＮ１＋ＶＤＳ,ＭＮ２）を下げ、入力電圧レンジを拡大する方法である。
【０００９】
しかし、図８の回路構成では、入力電圧Ｖｉが高くなるに従い、出力電圧Ｖｏが高くなる。すると、ＶＢＳ＝ＶＢ−ＶＯが小さくなり、結局Ｖｉが増加するに従って実効的なＶｔｈは高くなり、ソースフォロア全体の入出力伝達関数の傾きは低下する。
すなわち、図９に破線で示すような理想的な入出力とはならず、実線で示すような伝達関数となる。これは、ソースフォロアとしての機能を著しく低下させるものであり、バルクＭＯＳＦＥＴでもＦｉｎ型ＦＥＴでも同様に生ずる問題である。
またソースフォロアの特性改善を、浮遊電池をつかって行うものも提案されている（特許文献１参照）が、入出力特性の直線性を改善するものであって、しきい値電圧を調整するものではない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−４２９２３号公報
【非特許文献】
【００１１】
【非特許文献１】P.E. Allen, D.R. Holberg 「CMOS Analog Circuit Design」Oxford University Press(1987),P. 302
【発明の概要】
【発明が解決しようとする課題】
【００１２】
したがって、本発明が解決しようとする課題は、入力電圧レベルに関わらず、ソースフォロアトランジスタの閾値電圧を一定に保つことができるソースフォロア増幅器を提供することである。
【課題を解決するための手段】
【００１３】
上記課題は次のような手段により解決される。
（１）入力ＭＯＳＦＥＴの基板ノードと入力との間を、入力電位に関わらず、非零の一定電圧に保つ手段を有するソースフォロア増幅器。
（２）上記手段は、入力ＭＯＳＦＥＴの基板ノードと第１の参照電圧源との間に設けられた第１のスイッチ素子と、該入力ＭＯＳＦＥＴの入力と第２の参照電圧源との間に設けられた第２のスイッチ素子と、該入力ＭＯＳＦＥＴの基板ノードと入力との間に設けられた容量素子であって、入力ＭＯＳＦＥＴの動作時間の内の、校正時間には該第１及び第２のスイッチ素子を短絡し、使用時間には該第１及び第２のスイッチ素子を開放することを特徴とする（１）に記載のソースフォロア増幅器。
（３）上記第１及び第２のスイッチ素子を短絡する校正時間と、上記第１及び第２のスイッチ素子を開放する使用時間を交互に周期的に動作させることを特徴とする（２）に記載のソースフォロア増幅器。
（４）上記第１の参照電圧源を低電圧源、上記第２の参照電圧源を高電圧源としたことを特徴とする（２）又は（３）に記載のソースフォロア増幅器。
（５）上記の手段は、入力ノードと入力ＭＯＳＦＥＴの基板ノードの間に接続された抵抗として動作する素子と、入力ＭＯＳＦＥＴの基板ノードに接続された第１の電流源、並びに入力ノードに接続された第１の電流源とは同一の強さで極性の異なる第２の電流源によって構成される回路であることを特徴とする（１）に記載のソースフォロア増幅器。
（６）上記入力ＭＯＳＦＥＴを２つのゲートが互いに絶縁されたＦｉｎ型ＦＥＴで構成したことを特徴とする（１）ないし（５）のいずれかに記載のソースフォロア増幅器。
【発明の効果】
【００１４】
本発明によれば、入力電圧レベルに関わらず、ソースフォロアトランジスタの閾値電圧を一定に保つことが可能となり、理想的なソースフォロア動作を行うことが可能となる。
さらに、ＭＮ１を２つのゲートが切り離されたＦｉｎＦＥＴとすることにより、順バイアスとなるソース側のＰＮ接合から漏れる電流をなくすことができ、回路の校正時間に対する使用時間を長くすることが可能となる。これは、素子の微細化が進みＦｉｎ型ＦＥＴが使用される場合に、アナログ回路とディジタル回路を同一チップ上に形成する際に有効性を発揮する。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る最も基本的なソースフォロア増幅器
【図２】図１のスイッチをＮチャンネルＭＯＳＦＥＴで構成したソースフォロア増幅器
【図３】図２の回路構成を独立ダブルゲートＦｉｎ型ＦＥＴで実現したソースフォロア増幅器
【図４】浮遊電池を抵抗とその両端に接続された電流源によって実現するソースフォロア増幅器
【図５】本発明に用いられる独立ダブルゲートＦｉｎ型ＦＥＴの模式図とシンボル
【図６】従来のソースフォロア増幅器
【図７】全素子をＮチャンネルＭＯＳＦＥＴで構成したソースフォロア増幅器
【図８】入力トランジスタの閾値電圧を低減させる方法の一例
【図９】図７、図８に示すソースフォロア増幅器の入出力特性と、理想的なソースフォロア増幅器の入出力特性
【発明を実施するための形態】
【００１６】
以下第１ないし第４の実施形態を引用して本発明に係るソースフォロア増幅器を詳細に説明する。
【００１７】
（第１の実施形態）
本発明で開示する、最も基本的な回路構成を図１に示す。
ここで、ＳＷ３、ＳＷ４はそれぞれスイッチ素子であり、Ｃ２は容量素子を示す。第３、４の参照電圧源Ｖｒｅｆ３、Ｖｒｅｆ４は、Ｖｒｅｆ３＜Ｖｒｅｆ４の関係にある。
【００１８】
図１の回路を動作させる場合は、まず、校正時間にＳＷ３、ＳＷ４を短絡し、Ｃ２を電圧（Ｖｒｅｆ３−Ｖｒｅｆ４）に充電する。
充電終了後、ＳＷ３、ＳＷ４を開放すると、この充電電圧が保持されたまま、ソースフォロア動作が可能となる。ここで、理想的なソースフォロアでは、ＶＯはＶｉに比例するため、図１の回路構成のように、ＭＮ１の基板ノード電圧ＶＢをＶｉ＋（Ｖｒｅｆ３−Ｖｒｅｆ４）に常に保つことによっても、図９に示す理想的な特性を実現可能となる。
【００１９】
ただし、使用時間は、電圧（Ｖｒｅｆ３−Ｖｒｅｆ４）がＭＮ１のソース側のＰＮ接合を流れる漏れ電流によってＣ２を放電する時定数によって決定するため、適当な周期で校正を繰り返す必要がある。
【００２０】
（第２の実施形態）
第１の実施形態を、さらに実際的な集積回路で実現する方法を第２の実施形態に示す。
図２に、ＳＷ３、ＳＷ４をＮチャンネルＭＯＳＦＥＴ  ＭＮ５、ＭＮ６で実現する方法を示す。ＣＬＫは、校正時間中にハイレベルとなり、使用時間中にローレベルとなる。
【００２１】
校正時間中は、Ｃ２は第１の実施形態と同様に充電がなされ、ＣＬＫがローレベルとなる使用時間中は、Ｃ２の充電電圧は保持される。ここで、充電電圧は、ＭＮ５の閾値電圧Ｖｔｈ，ＭＮ５だけ低下し、（Ｖｒｅｆ３−Ｖｒｅｆ４−Ｖｔｈ，ＭＮ５）となることが、理想スイッチを用いた図１の場合と異なる。
また、使用時間は、ＭＮ１のソースＰＮ接合のほかに、ＭＮ５及びＭＮ６を流れる漏れ電流によって制限を受ける。
【００２２】
（第３の実施形態）
これら漏れ電流による使用時間の制限を緩和する方法を第３の実施形態に示す。
図３に示すように、図１、図２のＭＮ１に、図５に示すような、２つのゲート７０３、７０４が互いに絶縁された独立ダブルゲートＦｉｎ型ＦＥＴ７０８をＭＮ１’として適用する。そうすると、ＭＮ１の基板ノードから同ＭＮ１のソース側ＰＮ接合を流れていた漏れ電流を防ぐことが可能となり、使用時間を大幅に増やし、ＣＬＫの周波数を下げ、より低消費電力性が増大する。さらに、ＭＮ５も同様に独立ダブルゲートＦｉｎＦＥＴ  ＭＮ５’とすることにより、ＭＮ５の基板ノードからの漏れ電流を防ぐことができる。
なお、ＭＮ５の基板ノードを接地電位に接続することによりＣ２の放電を防ぐ方法も考えられるが、この方法は、Ｃ２の充電電圧に対する制限を大きくする。第３の実施形態によれば、このような制限は受けない。
【００２３】
（第４の実施形態）
本実施形態では、入力トランジスタの基板ノードと入力ノードの間の電圧を一定に保つための別法が開示される。
図４は、入力ノードと入力ＭＯＳＦＥＴの基板ノードの間に接続された抵抗として動作する素子９０１と、入力ＭＯＳＦＥＴの基板ノードに接続された第１の電流源９０２、並びに入力ノードに接続された第１の電流源とは同一の強さで極性の異なる第２の電流源９０３によって、入力ノードと入力ＭＯＳＦＥＴの基板ノードの間を一定電圧に保つ回路構成である。このような回路網を設けることによって、他の部位に影響を与えることなく、基板ノードと入力ノードの間の電圧を一定に保つことが可能となる。
【００２４】
（その他の実施形態）
なお、図５に示す独立ダブルゲートＦｉｎ型ＦＥＴは、ＳＯＩ基板を用いて作製することを仮定しているが、バルク基板を用いても作製可能であることは、当業者には理解される。
また、図１ないし図４の回路構成は、ＰチャンネルＦＥＴを用いて電圧の極性を反転することによって同様に実現可能であることは、当業者にとって自明である。
【００２５】
Ｖｒｅｆ３とＶｒｅｆ４の組み合わせは、ＭＮ１、ＭＮ１’の閾値電圧をどれだけ下げるかによって決定されるが、Ｖｒｅｆ３をＶＤＤ、Ｖｒｅｆ４をＶＳＳと一致させることによって、回路構成上最も簡単に実現が可能となる。
【００２６】
（容量素子の実現方法と特性）
容量素子の大きさについては、クロックＣＬＫ１周期中に可能な使用時間と、様々な漏れ電流の大きさによって決定することは前述のとおりであるが、ＭＮ１すなわちバルクＭＯＳＦＥＴではなく、ＭＮ１’すなわち独立ダブルゲートＦｉｎ型ＦＥＴを用いることによって、Ｃ２をある程度大きく作っても過渡応答性を高めることができる。すなわち、動作時にＶｉから見える容量値は、ＭＮ１’の第２ゲートが決定しており、これは、バルクＭＯＳＦＥＴの基板ノードに寄生する容量よりも大幅に低減されるからである。
【符号の説明】
【００２７】
１０１  ソースフォロア増幅器を構成する電流源
７０１  独立ダブルゲートＦｉｎ型ＦＥＴ
７０２  Ｎチャンネル独立ダブルゲートＦｉｎ型ＦＥＴの回路記号
７０３  第１のゲート電極
７０４  第２のゲート電極
７０５  第１のゲートを構成する絶縁膜
７０６  第２のゲートを構成する絶縁膜
７０７  チャンネルを構成する半導体薄板
７０８  ソース・ドレイン電極
７０９  埋め込み酸化膜
７１０  シリコン基板
７１１  Ｐチャンネル独立ダブルゲートＦｉｎ型ＦＥＴ
９０１  抵抗素子
９０２  第１の電流源
９０３  第１の電流源と同じ強さを持つ第２の電流源
Ｖｉ  入力電圧
ＶＯ  出力電圧
Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ３、Ｖｒｅｆ４  一定の参照電圧源
ＭＮ１、ＭＮ２、ＭＮ５、ＭＮ６  ＮチャンネルＭＯＳＦＥＴ
ＭＮ１’、ＭＮ２’、ＭＮ５’、ＭＮ６’  ＮチャンネルＦｉｎ型ＦＥＴ
ＳＷ３、ＳＷ４  スイッチ素子
Ｃ２     容量素子
ＣＬＫ       クロック信号
ＶＤＤ、ＶＳＳ  高電圧源、低電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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