(57)【特許請求の範囲】
【請求項１】
入力電圧をデジタル制御されるパルス幅変調信号により所望する出力電圧に変換するスイッチング電源装置であって、
遅延出力電流が流れ、該遅延出力電流により遅延時間が制御される遅延素子を直列接続した遅延素子アレイを有し、該遅延素子アレイの信号伝播の遅延時間により前記遅延出力電流の電流値をデジタル信号に変換するディレイライン回路と、
前記パルス幅変調信号のスイッチング周期を示すスイッチング・クロックと前記ディレイライン回路のアナログ／デジタル変換周期を示すディレイライン・クロックとの位相差を検出する位相差検出回路と、
前記スイッチング・クロックと前記ディレイライン・クロックとの位相が一致するように該位相差検出回路の出力に応じて前記アナログ／デジタル変換周期を制御する遅延基準電流を生成するためのバイアス電流を生成するバイアス電流生成回路と、
出力電圧の検出値と基準電圧との比較結果および前記バイアス電流から前記遅延出力電流を生成する遅延制御電流生成回路と、
を有するアナログ／デジタル変換回路を備えたことを特徴とするデジタル制御スイッチング電源装置。
【請求項２】
前記ディレイライン回路は、
前記遅延出力電流が流れ、前記遅延出力電流により遅延時間が制御される遅延素子を直列接続した第１の遅延素子アレイと、タイミング信号により前記第１の遅延素子アレイを構成する遅延素子の出力を格納する記憶回路と、を有する第１のディレイセルアレイと、
前記遅延基準電流が流れ、前記遅延基準電流により遅延時間が制御される遅延素子を直列接続した第２の遅延素子アレイを有し、前記タイミング信号および前記アナログ／デジタル変換周期を示す信号を生成する第２のディレイセルアレイと、
前記記憶回路の出力をエンコードするエンコーダ回路と、
を備えたことを特徴とする請求項１記載のデジタル制御スイッチング装置。
【請求項３】
前記位相差検出回路は、
前記スイッチング周期と前記アナログ／デジタル変換周期の長短比較を行うフリップフロップ回路と、
該フリップフロップ回路の出力に応じてデジタル信号であるバイアス電流指示値をインクリメントあるいはデクリメントする制御ロジックと、
を備えたことを特徴とする請求項１または２記載のデジタル制御スイッチング電源装置。
【請求項４】
前記バイアス電流生成回路は、前記バイアス電流指示値に応じた定電流を前記バイアス電流として生成するデジタル／アナログ変換回路を備えたことを特徴とする請求項３に記載のデジタル制御スイッチング電源装置。
【請求項５】
前記遅延制御電流生成回路は、
それぞれ前記バイアス電流をコピーした電流を動作電流とし、
前記出力電圧の検出値と前記基準電圧とを入力とし、前記遅延出力電流を決める信号を出力する第１の差動回路と、
同一電位の信号を２つの入力とし、前記遅延基準電流を決める信号を出力する第２の差動回路と、
を備えたことを特徴とする請求項２または４記載のデジタル制御スイッチング電源装置。
【請求項６】
前記遅延素子は、
ゲートとドレインが共通接続されて電源電位と基準電位間に接続される一対のＰチャンネルＭＯＳＦＥＴとＮチェンネルＭＯＳＦＥＴから構成されるインバータが２段直列に接続されて構成され、
初段インバータにはさらにゲートに印加される電圧に応じた電流を流すＭＯＳＦＥＴが前記一対のＰチャンネルＭＯＳＦＥＴとＮチェンネルＭＯＳＦＥＴと直列に接続されていることを特徴とする請求項１または２記載のデジタル制御スイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス幅変調信号（以下、ＰＷＭ（Pulse Width Modulation）信号という。）でスイッチングをおこない電圧変換をするスイッチング電源装置に関し、特に、デジタル信号による制御に好適となるアナログ／デジタル変換回路（以下、Ａ／Ｄ変換回路という。）を有したデジタル制御スイッチング電源装置に関する。
【背景技術】
【０００２】
図１３に、従来の一般的なデジタル制御スイッチング電源装置の第１の構成例を示す。図１３に示したデジタル制御スイッチング電源装置は、スイッチング素子をＰＷＭ信号で制御して入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する電圧モードの構成例であり、減算回路Ｓｕｂと、Ａ／Ｄ変換回路１１と、デジタル補償回路２１と、デジタルＰＷＭ回路３１と、駆動回路ＤＲＶおよび該駆動回路ＤＲＶで制御される一対のスイッチング素子であるＰチャンネルＭＯＳＦＥＴ（以下、ＰＭＯＳという。）Ｑ１およびＮチャンネルＭＯＳＦＥＴ（以下、ＮＭＯＳという。）Ｑ２からなるスイッチング回路４１と、インダクタＬとコンデンサＣからなるＬＣ平滑フィルタ５１と、から構成されている。また、Ｖｉｎは入力電圧Ｖｉｎをデジタル制御スイッチング電源装置に入力する電源（電源とその電圧に同じ符号を付した。）、ＲＬは負荷回路である。
【０００３】
図１３の構成において、出力電圧Ｖｏｕｔの検出値（出力電圧そのもの、出力電圧を分圧したもの、出力電圧をレベルシフトしたものなど。）がフィードバックされ、減算回路Ｓｕｂにより目標値となる基準電圧Ｖｒｅｆとの誤差電圧Ｖｅ（（Ｖｒｅｆ−Ｖｏｕｔ）、（Ｖｒｅｆ−Ｋ１・Ｖｏｕｔ）、（Ｖｒｅｆ−（Ｖｏｕｔ−Ｋ２））など。ここで、Ｋ１、Ｋ２は正定数。）が生成される。誤差電圧Ｖｅは、Ａ／Ｄ変換回路１１でスイッチング周期Ｔｓ毎にサンプリングされ、デジタルエラー信号ｅ［ｎ］に変換される（ここで、［ｎ］はｎ番目のスイッチング周期における信号であることを示す。）。デジタル補償回路２１は、入力されるデジタルエラー信号ｅ［ｎ］にＰＩＤ（Proportional Integral and Differential）処理を施し、ＰＷＭ信号のデューティを制御するデューティコマンド信号ｄｃ［ｎ］を算出する。デジタルＰＷＭ回路３１は、算出されたデューティコマンド信号ｄｃ［ｎ］に基づきＰＷＭ信号を生成する。スイッチング回路４１は、スイッチング素子Ｑ１、Ｑ２をＰＷＭ信号に従いオン・オフ制御し、スイッチング回路４１の出力をＬＣ平滑フィルタ５１で平滑して出力電圧Ｖｏｕｔを得て、負荷回路ＲＬを駆動する。
【０００４】
ここで、一般的なスイッチング電源装置の仕様の場合、Ａ／Ｄ変換回路の変換範囲や変換結果を表すために必要なビット数は小さくてよいため、デジタル制御スイッチング電源装置には、動作電圧や動作電流に依存して変化する素子の遅延時間を利用したディレイラインＡＤＣ（A/D Converter）が用いられている。（例えば、特許文献１参照。）
図１４に、従来のディレイラインＡＤＣの構成例を示す。ディレイラインＡＤＣは、遅延時間調整用の遅延素子ｄｍｙ、ｎ段の遅延素子Ｄｃｅｌｌが直列接続して構成される遅延素子アレイｄ１〜ｄ（ｎ）、各遅延素子Ｄｃｅｌｌの出力をデータ格納信号Ｓａｍｐｌｅの立ち上がりエッジで格納するｎ個のフリップフロップＤＦＦ、および該ｎ個のフリップフロップＤＦＦの出力からデジタルエラー信号ｅ［ｎ］を生成するエンコーダ回路５から構成される。
【０００５】
図１４において、遅延素子ｄｍｙは、遅延素子アレイｄ１〜ｄ（ｎ）の遅延時間を最適化するために、全体の遅延時間を調整する目的で介挿されている。また、制御信号Ｄｃｏｎｔは、遅延素子ｄｍｙおよび遅延素子Ｄｃｅｌｌの遅延時間を制御するための信号である。
【０００６】
図１５に、図１４に示したディレイラインＡＤＣのタイミングチャートを示す。ディレイラインＡＤＣは、スイッチング電源装置のスイッチング周期Ｔｓ（基本クロックであるスイッチング・クロックＣＬＫ−ＳＷの周期。）毎にＡ／Ｄ変換動作をおこなう。このＡ／Ｄ変換動作は、スイッチング・クロックＣＬＫ−ＳＷに同期したＡ／Ｄ変換開始信号Ｓｔａｒｔの立ち上がりで開始し、立ち下がりでリセットされ終了する。Ａ／Ｄ変換開始信号Ｓｔａｒｔが遅延素子ｄｍｙに入力すると、遅延素子ｄｍｙによる遅延時間ｔｄｄだけ遅延して遅延素子アレイの初段の遅延素子ｄ１に伝播され、それぞれの遅延素子で一定の遅延時間ｔｄだけ遅延しながら遅延素子アレイｄ１〜ｄ（ｎ）を順次伝播していく。この各遅延素子Ｄｃｅｌｌの出力ｄ１〜ｄ（ｎ）（素子とその出力に同じ符号を付した。）を、予めタイミングを設定されたデータ格納信号Ｓａｍｐｌｅの立ち上がりでｎ個のフリップフロップＤＦＦに格納する。そして、ｎ個のフリップフロップＤＦＦに格納されたデータｏｕｔ１〜ｏｕｔ（ｎ）をエンコーダ回路５によりエンコードすることにより、デジタルエラー信号ｅ［ｎ］が得られる。
【０００７】
このように、ディレイラインＡＤＣは、遅延時間ｔｄｄ、ｔｄおよびデータ格納信号Ｓａｍｐｌによる格納タイミングを適切に制御することで、Ａ／Ｄ変換を実現している。そして、このＡ／Ｄ変換時間とデジタル補償回路２１でのデューティコマンド信号ｄｃ［ｎ］の計算時間の合計時間は、スイッチング周期Ｔｓ以下となるように設定されなければならない。（減算回路ＳｕｂとデジタルＰＷＭ回路３１の動作は無視できるものとする。）
しかし、プロセス変動等の影響でスイッチング・クロックＣＬＫ−ＳＷを生成する発振器の特性にバラツキが生じると、スイッチング周期Ｔｓも変動してしまう。また、遅延素子Ｄｃｅｌｌの遅延時間ｔｄも、素子のサイズバラツキや寄生デバイスの影響で変動する。このため、スイッチング周波数や遅延時間にバラツキが発生しても、確実にスイッチング周期Ｔｓ内でＡ／Ｄ変換とデューティコマンド信号ｄｃ［ｎ］の計算を完了させるために、図１６（Ａ）に示すタイミングチャートのように時間的なマージンを確保しておく必要がある。
【０００８】
さらに、スイッチング周波数を可変にしてユーザー側で周波数を設定する場合には、仕様で規定している最小のスイッチング周期でＡ／Ｄ変換とデューティコマンド信号ｄｃ［ｎ］の計算を完了するように設定されなければならない。図１６（Ｂ）は、２倍のスイッチング周波数まで設定可能な場合のタイミングチャート例を示しているが、時間的なマージンが非常に大きくなっている。
【０００９】
デジタル制御スイッチング電源装置は、ＰＩＤ計算等のデジタル信号処理が必要となるため、アナログ制御方式に比べフィードバック制御に時間が掛かり過渡応答特性に課題があることが知られている。このディレイラインＡＤＣをスイッチング電源装置に適用した場合、上述したように時間的なマージン確保が必要となり、遅れ時間が更に増大してしまう。この時間的なマージンは、Ａ／Ｄ変換結果がＰＷＭ信号に反映されるまでの遅れ時間となるため、図１６（Ｂ）に示したような過大なマージン時間はＡ／Ｄ変換結果の出力へのフィードバックを遅らせることになり、スイッチング電源装置の過渡応答特性を大きく悪化させてしまう。
【００１０】
この過渡応答特性を改善するデジタル制御スイッチング電源装置として、通常のデジタル信号処理回路とは別に負荷急変時の過渡変動検出回路を新たに設け、負荷急変時はデジタル信号処理を介さず出力電圧を制御する回路構成が特許文献２で紹介されている。
【００１１】
図１７に、従来のデジタル制御スイッチング電源装置の第２の構成例として、この特許文献２に記載されているデジタル制御スイッチング電源装置の回路構成を示す。なお、図１３に示す従来のデジタル制御スイッチング電源装置の第１の構成例と同じ部位には同じ符号を付して、詳細な説明は省略する。
【００１２】
図１７に示すデジタル制御スイッチング電源装置は、デジタル信号処理回路部６２と、スイッチング回路４１と、ＬＣ平滑フィルタ５１と、２つのコンパレータＣＰ１およびＣＰ２からなる過渡変動検出回路７２と、抵抗Ｒ２とコンデンサＣ２からなるＣＲフィルタ８２と、から構成されている。
【００１３】
デジタル信号処理回路部６２は、Ａ／Ｄ変換回路１２と、デジタル電圧制御回路２２と、デジタルＰＷＭ回路３２と、基準電圧Ｖｒｅｆ＋△およびＶｒｅｆ−△の電圧を出力するＶｒｅｆ±△回路６３と、通常時あるいは負荷急変時のＰＷＭ信号を選択出力するＳＥＬ回路６４から構成されている。
【００１４】
通常の動作時（Ｖｒｅｆ＋△＞Ｖｏｕｔ＞Ｖｒｅｆ−△）は、Ａ／Ｄ変換回路１２とデジタル電圧制御回路２２とデジタルＰＷＭ回路３２とでデジタル信号処理をおこないＳＥＬ回路６４を介してデジタルＰＷＭ回路３２の出力であるＰＷＭ信号を選択してスイッチング回路４１に出力する。すなわち、図１３に示した従来の第１の構成例と同様のスイッチング制御動作をおこなう。
【００１５】
一方、負荷急変時の動作は、ＣＲフィルタ８２で検出される負荷急変電圧ＶｏＣＲと基準となる電圧Ｖｒｅｆ±△とを過渡変動検出回路７２のコンパレータＣＰ１およびＣＰ２で比較し、スイッチング回路４１の駆動制御方式を選択する。
【００１６】
まず、負荷急減時（Ｖｏｕｔ＞Ｖｒｅｆ＋△）の場合は、コンパレータＣＰ１の検出信号α０でＳＥＬ回路６４を制御し、０％デューティのＰＷＭ信号を選択・出力してスイッチング回路４２を駆動する。次に、負荷急増時（Ｖｏｕｔ＜Ｖｒｅｆ−△）の場合は、コンパレータＣＰ２の検出信号α１００でＳＥＬ回路６４を制御し、１００％デューティのＰＷＭ信号を選択・出力してスイッチング回路４２を駆動する。以上説明した動作により、負荷急変時の出力電圧Ｖｏｕｔの過渡応答特性を改善するとしている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特表２００５−５１２４９３号公報
【特許文献２】特開２００８−１１３５４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
上述した従来のデジタル制御スイッチング電源装置には、以下のような問題点あった。
まず、図１３に示した第１の構成例では、出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとの誤差電圧をディレイラインＡＤＣでＡ／Ｄ変換したデジタルエラー信号ｅ［ｎ］がＰＷＭ信号を介して出力電圧Ｖｏｕｔを制御するまでに遅れ時間が発生し、出力の過渡応答特性が悪化してしまうという問題点があった。
【００１９】
また、図１７に示した第２の構成例では、通常のデジタル信号処理回路とは別に過渡変動検出回路７２やＣＲフィルタ８２などを設け、出力電圧Ｖｏｕｔの負荷急変時は０％あるいは１００％デューティのＰＷＭ信号で制御することで過渡応答特性の高速化を実現している。しかし、負荷急変時の専用検出回路や回路部品が新たに必要となり、回路規模が膨大になるという問題点がある。また、通常時の動作と負荷急変時の動作との信号制御が複雑となり、さらに、負荷急変検出電圧と基準となる電圧範囲Ｖｒｅｆ±△をスイッチング電源装置の仕様に合せて個別に設定が必要になるという問題点があった。
【００２０】
本発明は、上述した問題に鑑みてなされたものであり、その解決しようとする課題は、スイッチング周波数に応じてＡ／Ｄ変換動作を最適化するＡ／Ｄ変換回路を実現し、当該Ａ／Ｄ変換回路を用いることにより過渡応答特性が悪化しないデジタル制御スイッチング電源装置を提供することである。
【課題を解決するための手段】
【００２１】
上述した課題を解決するために、請求項１に係る発明は、入力電圧をデジタル制御されるパルス幅変調信号により所望する出力電圧に変換するスイッチング電源装置であって、遅延出力電流が流れ、該遅延出力電流により遅延時間が制御される遅延素子を直列接続した遅延素子アレイを有し、該遅延素子アレイの信号伝播の遅延時間により前記遅延出力電流の電流値をデジタル信号に変換するディレイライン回路と、前記パルス幅変調信号のスイッチング周期を示すスイッチング・クロックと前記ディレイライン回路のアナログ／デジタル変換周期を示すディレイライン・クロックとの位相差を検出する位相差検出回路と、前記スイッチング・クロックと前記ディレイライン・クロックとの位相が一致するように該位相差検出回路の出力に応じて前記アナログ／デジタル変換周期を制御する遅延基準電流を生成するためのバイアス電流を生成するバイアス電流生成回路と、出力電圧の検出値と基準電圧との比較結果および前記バイアス電流から前記遅延出力電流を生成する遅延制御電流生成回路と、を有するアナログ／デジタル変換回路を備えたことを特徴とする。
また、請求項２に係る発明は、前記ディレイライン回路は、前記遅延出力電流が流れ、前記遅延出力電流により遅延時間が制御される遅延素子を直列接続した第１の遅延素子アレイと、タイミング信号により前記第１の遅延素子アレイを構成する遅延素子の出力を格納する記憶回路と、を有する第１のディレイセルアレイと、前記遅延基準電流が流れ、前記遅延基準電流により遅延時間が制御される遅延素子を直列接続した第２の遅延素子アレイを有し、前記タイミング信号および前記アナログ／デジタル変換周期を示す信号を生成する第２のディレイセルアレイと、前記記憶回路の出力をエンコードするエンコーダ回路と、を備えたことを特徴とする。
【００２２】
また、請求項３に係る発明は、前記位相差検出回路は、前記スイッチング周期と前記アナログ／デジタル変換周期の長短比較を行うフリップフロップ回路と、該フリップフロップ回路の出力に応じてデジタル信号であるバイアス電流指示値をインクリメントあるいはデクリメントする制御ロジックと、を備えたことを特徴とする。
【００２３】
また、請求項４に係る発明は、前記バイアス電流生成回路は、前記バイアス電流指示値に応じた定電流を前記バイアス電流として生成するデジタル／アナログ変換回路を備えたことを特徴とする。
【００２４】
また、請求項５に係る発明は、前記遅延制御電流生成回路は、それぞれ前記バイアス電流をコピーした電流を動作電流とし、前記出力電圧の検出値と前記基準電圧とを入力とし、前記遅延出力電流を決める信号を出力する第１の差動回路と、同一電位の信号を２つの入力とし、前記遅延基準電流を決める信号を出力する第２の差動回路と、を備えたことを特徴とする。
【００２５】
また、請求項６に係る発明は、前記遅延素子は、ゲートとドレインが共通接続されて電源電位と基準電位間に接続される一対のＰチャンネルＭＯＳＦＥＴとＮチェンネルＭＯＳＦＥＴから構成されるインバータが２段直列に接続されて構成され、初段インバータにはさらにゲートに印加される電圧に応じた電流を流すＭＯＳＦＥＴが前記一対のＰチャンネルＭＯＳＦＥＴとＮチェンネルＭＯＳＦＥＴと直列に接続されていることを特徴とする。
【発明の効果】
【００２６】
本発明に係るデジタル制御スイッチング電源装置は、Ａ／Ｄ変換回路がスイッチング周期に同期して変換動作をおこなうため、簡単な回路構成と制御方法で過渡応答特性を改善するという効果を奏する。
【図面の簡単な説明】
【００２７】
【図１】本発明に係るデジタル制御スイッチング電源装置の構成例を示す図である。
【図２】本発明に係るディレイライン回路の回路構成例を示す図である。
【図３】本発明に係る遅延素子の回路構成例を示す図である。
【図４】本発明に係る遅延素子の入出力のタイミングチャートを示す図である。
【図５】本発明に係る遅延素子アレイの構成例を示す図である。
【図６】本発明に係る位相差検出回路の回路構成例を示す図である。
【図７】本発明に係るバイアス電流生成回路の入出力特性例を示す図である。
【図８】本発明に係るバイアス電流生成回路の回路構成例を示す図である。
【図９】本発明に係る遅延制御電流生成回路の構成例を示す図である。
【図１０】本発明に係る遅延制御電流生成回路の入出力特性例を示す図である。
【図１１】本発明に係るＡ／Ｄ変換回路のタイミングチャートを示す図である。
【図１２】本発明に係るデジタル制御スイッチング電源装置の起動時における同期シーケンス例のタイミングチャートを示す図である。
【図１３】従来のデジタル制御スイッチング電源装置の第１の構成例を示す図である。
【図１４】従来の第１の構成例でのディレイラインＡＤＣの回路構成例を示す図である。
【図１５】従来の第１の構成例でのディレイラインＡＤＣのタイミングチャートを示す図である。
【図１６】従来の第１の構成例でのディレイラインＡＤＣでバラツキ等を考慮した場合のタイミングチャートを示す図である。
【図１７】従来のデジタル制御スイッチング電源の第２の構成例を示す図である。
【発明を実施するための形態】
【実施例１】
【００２８】
以下、本発明の実施形態に係るデジタル制御スイッチング電源装置について、図面を参照しながら説明する。
図１は、本発明に係るデジタル制御スイッチング電源装置の実施例の構成を示すブロック図である。図１３および図１７に示す従来のデジタル制御スイッチング電源装置の第１および第２の構成例と同じ部位には同じ符号を付して、詳細な説明は省略する。
【００２９】
図１に示すデジタル制御スイッチング電源装置は、スイッチング素子をＰＷＭ信号で制御して入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する電圧モードの構成例であり、Ａ／Ｄ変換回路１０と、デジタル補償回路２０と、デジタルＰＷＭ回路３０と、スイッチング回路４０と、ＬＣ平滑フィルタ５０と、から構成されている。なお、図１に示すデジタル制御スイッチング電源装置の動作については、図１３に示した従来のデジタル制御スイッチング電源装置と同じであり、詳細は省略する。
【００３０】
図１に示す本実施例のデジタル制御スイッチング電源装置において、Ａ／Ｄ変換回路１０は、ディレイライン回路１と、位相差検出回路２と、バイアス電流生成回路３と、遅延制御電流生成回路４と、から構成されている。
【００３１】
ディレイライン回路１は、遅延出力電流信号ＶＩｂ（ｏｕｔ）および遅延基準電流信号ＶＩｂ（ｒｅｆ）からなる遅延制御電流信号により遅延時間を制御される遅延素子アレイを有し、Ａ／Ｄ変換開始信号Ｓｔａｒｔが遅延素子アレイを伝播する遅延時間を利用してＡ／Ｄ変換動作を行い、出力電圧Ｖｏｕｔの検出値と目標値となる基準電圧Ｖｒｅｆとの誤差電圧に対応するデジタルエラー信号ｅ［ｎ］と、Ａ／Ｄ変換周期を示すディレイライン・クロックＣＬＫ−ＤＬを出力する。
【００３２】
位相差検出回路２は、スイッチング電源装置の基本クロックとなるスイッチング・クロックＣＬＫ−ＳＷとＡ／Ｄ変換周期を示すディレイライン・クロックＣＬＫ−ＤＬとの位相差を検出し、この位相差に応じたデジタル信号であるバイアス電流指示値Ｂｃｏｎｔ［ｎ］を出力する。
【００３３】
バイアス電流生成回路３は、バイアス電流指示値Ｂｃｏｎｔ［ｎ］に応じて遅延制御電流を生成するための基準電流となるバイアス電流Ｉｂｉａｓを生成し出力する。
遅延制御電流生成回路４は、出力電圧Ｖｏｕｔの検出値と基準電圧Ｖｒｅｆとの比較結果、およびバイアス電流Ｉｂｉａｓから遅延出力電流信号ＶＩｂ（ｏｕｔ）および遅延基準電流信号ＶＩｂ（ｒｅｆ）を生成し出力する。
【００３４】
図２は、本発明のＡ／Ｄ変換回路１０を構成するディレイライン回路１の回路構成例である。図２に示すディレイライン回路１は、２つのディレイセルアレイｄｃＡ１およびｄｃＡ２と、エンコーダ回路５と、から構成されている。
【００３５】
ディレイセルアレイｄｃＡ１は、Ａ／Ｄ変換開始信号Ｓｔａｒｔが入力する遅延時間調整用の遅延素子ｄｍｙｏ、ｎ段の遅延素子Ｄｃｅｌｌが直列接続して構成される遅延素子アレイｄｏ１〜ｄｏ（ｎ）、および該遅延素子アレイの各出力ｄｏ１〜ｄｏ（ｎ）（素子とその出力に同じ符号を付した。）のデータをタイミング信号ＣＬＫ−ＳＰの立ち上がりエッジで格納するｎ個のフリップフロップＤＦＦとから構成される。遅延出力電流信号ＶＩｂ（ｏｕｔ）は、Ａ／Ｄ変換開始信号Ｓｔａｒｔが遅延素子ｄｍｙｏおよび遅延素子アレイｄｏ１〜ｄｏ（ｎ）を伝播する遅延時間ｔｄｄｏおよびｔｄｏを制御する。すなわち、遅延出力電流信号ＶＩｂ（ｏｕｔ）が後述のように遅延出力電流Ｉｂ（ｏｕｔ）に変換され、当該遅延出力電流Ｉｂ（ｏｕｔ）が遅延時間ｔｄｄｏおよびｔｄｏに変換される。所定時間後に発生するタイミング信号ＣＬＫ−ＳＰの立ち上がりで遅延素子アレイの各出力ｄｏ１〜ｄｏ（ｎ）をｎ個のフリップフロップＤＦＦに格納することにより、遅延出力電流信号ＶＩｂ（ｏｕｔ）をデジタル信号に変換したデータ出力ｏｕｔ１〜ｏｕｔ（ｎ）を得ることができる。すなわち、データ出力ｏｕｔ１〜ｏｕｔ（ｎ）は最初のｋ個のデータ出力ｏｕｔ１〜ｏｕｔ（ｋ）が１となり、残りのデータ出力ｏｕｔ（ｋ＋１）〜ｏｕｔ（ｎ）が０となるが、後述のように、遅延出力電流信号ＶＩｂ（ｏｕｔ）が大きいほどｋが小さくなる。
【００３６】
エンコーダ回路５は、データ出力ｏｕｔ１〜ｏｕｔ（ｎ）をエンコードし、デジタルエラー信号ｅ［ｎ］を生成し出力する。
一方、ディレイセルアレイｄｃＡ２は、ディレイセルアレイｄｃＡ１のデータ格納タイミング信号ＣＬＫ−ＳＰを生成する回路部と、Ａ／Ｄ変換周期を示すディレイライン・クロックＣＬＫ−ＤＬを生成する回路部と、から構成される。
【００３７】
データ格納タイミング信号ＣＬＫ−ＳＰを生成する回路部は、Ａ／Ｄ変換開始信号Ｓｔａｒｔが入力する遅延時間調整用の遅延素子ｄｍｙr、ｍ段の遅延素子Ｄｃｅｌｌが直列接続して構成される遅延素子アレイｄｒ１〜ｄｒ（ｍ）、および該遅延素子アレイの各出力ｄｒ１〜ｄｒ（ｍ）（素子とその出力に同じ符号を付した。）が入力するｍ個のフリップフロップＤＦＦとから構成される。遅延基準電流信号ＶＩｂ（ｒｅｆ）は、Ａ／Ｄ変換開始信号Ｓｔａｒｔが遅延素子ｄｍｙｒおよび遅延素子アレイｄｒ１〜ｄｒ（ｍ）を伝播する遅延時間ｔｄｄｒおよびｔｄｒを制御する。すなわち、遅延基準電流信号ＶＩｂ（ｒｅｆ）が後述のように遅延基準電流Ｉｂ（ｒｅｆ）に変換され、当該遅延基準電流Ｉｂ（ｒｅｆ）が遅延時間ｔｄｄｒおよびｔｄｒに変換され、出力ｄｒ（ｍ）がタイミング信号ＣＬＫ−ＳＰとなる。
【００３８】
ディレイライン・クロックＣＬＫ−ＤＬを生成する回路部は、タイミング信号ＣＬＫ−ＳＰが入力する遅延素子ｄｃｌおよび該遅延素子ｄｃｌの出力が入力するフリップフロップＤＦＦから構成される。遅延素子ｄｃｌの遅延時間ｔｄｃｌは、デジタル補償回路２０がデジタルエラー信号ｅ［ｎ］に基づきＰＷＭ信号のデューティを制御するデューティコマンド信号ｄｃ［ｎ］を算出するための計算時間となる時間であり、遅延素子ｄｃｌのバイアス電流を指示する遅延算出電流信号ＶＩｂ（ｃａｌ）で制御される。なお、遅延算出電流信号ＶＩｂ（ｃａｌ）は、スイッチング周期に依存せずに設定が可能なため、遅延制御電流生成回路４とは別の回路で生成する。
【００３９】
Ａ／Ｄ変換開始信号Ｓｔａｒｔが入力されてからディレイライン・クロックＣＬＫ−ＤＬが出力されるまでの時間は、ディレイライン回路１でのＡ／Ｄ変換時間とデジタル補償回路２０でのデューティコマンド信号ｄｃ［ｎ］の計算時間を合計した時間となり、Ａ／Ｄ変換周期を示す信号となる。
【００４０】
なお、図２に示すディレイライン回路１おいて、ディレイセルアレイｄｃＡ１およびｄｃＡ２の各遅延素子アレイの遅延時間のバラツキを合せるために、ディレイセルアレイｄｃＡ２にも動作しないフリップフロップＤＦＦを接続し、２つのディレイセルアレイの配線抵抗や寄生容量を整合させている。
【００４１】
図３は、本実施例のディレイセルアレイｄｃＡ１およびｄｃＡ２に用いる遅延素子Ｄｃｅｌｌの基本構成を示す一例である。遅延素子Ｄｃｅｌｌは、電源電位ＶＤＤと基準電位ＧＮＤ間で一対のＰＭＯＳおよびＮＭＯＳからなるインバータを２段直列に接続したバッファ回路で構成され、初段インバータのＮＭＯＳ（Ｍ２）と基準電位ＧＮＤ間には遅延制御電流信号ＶＩｂ（ｘ）で制御されるＮＭＯＳ（Ｍ５）が挿入されている。この遅延制御電流信号ＶＩｂ（ｘ）でＮＭＯＳ（Ｍ２）に流れる電流を定電流Ｉ（ｘ）に制御することにより、入力信号ｉｎを所定の時間だけ遅延させた出力信号ｏｕｔを生成する。ディレイセルアレイｄｃＡ１、ｄｃＡ２の遅延素子Ｄｃｅｌｌには、それぞれ遅延制御電流信号ＶＩｂ（ｘ）として遅延出力電流信号ＶＩｂ（ｏｕｔ）、遅延基準電流信号ＶＩｂ（ｒｅｆ）が与えられ、これによりディレイセルアレイｄｃＡ１、ｄｃＡ２の遅延素子Ｄｃｅｌｌの定電流Ｉ（ｘ）として遅延出力電流Ｉｂ（ｏｕｔ）および遅延基準電流Ｉｂ（ｒｅｆ）が流れる。
【００４２】
図４に、図３に示す遅延素子Ｄｃｅｌｌのタイミングチャートを示す。初段インバータの出力信号ｏ１は、入力信号ｉｎを反転した信号となり、立ち下がりはＮＭＯＳ（Ｍ２）が遅延制御電流信号ＶＩｂ（ｘ）で制御される遅延時間ｔｄだけ遅延し、立ち上がりの遅延はＰＭＯＳ（Ｍ１）のスイッチング遅延時間ｔｐとなる。出力信号ｏｕｔは、初段インバータの出力信号ｏ１を反転した信号となり、立ち上がりおよび立ち下がりの遅延はＰＭＯＳ（Ｍ３）およびＮＭＯＳ（Ｍ４）のスイッチング遅延時間ｔｐおよびｔｎとなる。すなわち、出力信号ｏｕｔは、入力信号ｉｎの立ち上がりが遅延時間ｔｄｘ（ｔｄ＋ｔｐ）だけ遅延し、立ち下がりはスイッチング遅延時間ｔｓ（ｔｐ＋ｔｎ）の遅延となる。ここで、スイッチング遅延時間ｔｓ（ｔｐおよびｔｎ）は、トランジスタのオン抵抗やゲート容量および寄生容量等で決まるため、電源電位ＶＤＤを固定すると、遅延制御電流信号ＶＩｂ（ｘ）により所定の遅延時間ｔｄｘを設定することが可能となる。
【００４３】
図５に、図３に示す遅延素子Ｄｃｅｌｌを直列接続して遅延素子アレイを構成した一例を示す。ｎ段の遅延素子Ｄｃｅｌｌが直列接続され、遅延制御電流となるＩｂ（ｘ）をＮＭＯＳ（Ｍ０）とＮＭＯＳ（Ｍ５）で構成されるカレントミラー回路でコピーして生成することで、各遅延素子Ｄｃｅｌｌの遅延時間ｔｄｘを精度よく制御することができる。
【００４４】
図６は、本発明のＡ／Ｄ変換回路１０を構成する位相差検出回路２の回路構成例である。図６に示す位相差検出回路２は、ディレイライン回路１のＡ／Ｄ変換周期を示すディレイライン・クロックＣＬＫ−ＤＬの立ち上がりエッジでスイッチング・クロックＣＬＫ−ＳＷのレベルを検出（ラッチ）することにより、Ａ／Ｄ変換周期とスイッチング周期の長短を比較するフリップフロップＣｏｍｐＤＦＦと、長短の比較結果を基にバイアス電流生成回路３へのバイアス電流指示値Ｂｃｏｎｔ［ｎ］をインクリメントあるいはデクリメントする制御ロジックから構成される。
【００４５】
後述の図１２で説明するように、図６に示す位相差検出回路２の動作としては、比較フリップフロップＣｏｍｐＤＦＦの出力がＬレベルの場合は、スイッチング周期ＴｓよりＡ／Ｄ変換周期の方が短いことを示すため、バイアス電流指示値Ｂｃｏｎｔ［ｎ］をデクリメントし、バイアス電流Ｉｂｉａｓを減少させＡ／Ｄ変換周期が長くなるように制御する。一方、比較フリップフロップＣｏｍｐＤＦＦの出力がＨレベルの場合は、スイッチング周期ＴｓよりＡ／Ｄ変換周期の方が長いことを示すため、バイアス電流指示値Ｂｃｏｎｔ［ｎ］をインクリメントし、バイアス電流Ｉｂｉａｓを増加させＡ／Ｄ変換周期が短くなるように制御する。
【００４６】
図７は、本発明のＡ／Ｄ変換回路１０を構成するバイアス電流生成回路３の入出力特性例である。図７に示す入出力特性例は、入力信号となる位相差検出回路２のバイアス電流指示値Ｂｃｏｎｔ［ｎ］が４ビットの場合を示しており、バイアス電流生成回路３は、入力されるデジタル値に対応した電流値を出力する電流出力型のデジタル／アナログ変換回路で構成される。
【００４７】
図８に、バイアス電流生成回路３を４ビットのカレントミラー回路で構成した場合の一例を示す。図８に示すバイアス電流生成回路３は、カレントミラー回路を形成するＰＭＯＳ（Ｍ１０〜Ｍ１４）とスイッチ回路を形成するＰＭＯＳ（Ｍ１５〜Ｍ１９）とがそれぞれ直列接続された回路ブロックＣＭ０〜ＣＭ４より構成される。カレントミラー回路は、４ビットの重み付け（ｍ＝１（２0）、２（２1）、４（２2）、８（２3）（重み付け方法としては、基本回路を並列接続して構成するなどがある。））がされており、回路ブロックＣＭ０の定電流（Ｉ）を基準の電流として、回路ブロックＣＭ１の定電流出力は（１Ｉ）、ＣＭ２の定電流出力は（２Ｉ）、ＣＭ３の定電流出力は（４Ｉ）、ＣＭ４の定電流出力は（８Ｉ）となる。バイアス電流指示値Ｂｃｏｎｔ［ｎ］は、各回路ブロックのスイッチ回路をオン・オフ制御し、各回路ブロックの定電流を選択・出力することで所定のバイアス電流Ｉｂｉａｓを生成する。このバイアス電流Ｉｂｉａｓは、遅延素子アレイの遅延時間を制御する遅延制御電流生成回路４に入力され、スイッチング・クロックＣＬＫ−ＳＷとディレイライン・クロックＣＬＫ−ＤＬとの位相が一致するように制御する。
【００４８】
図９は、本発明のＡ／Ｄ変換回路１０を構成する遅延制御電流生成回路４の回路構成例である。図９に示す遅延制御電流生成回路４は、２つの差動回路ＤＩＦ１およびＤＩＦ２から構成される。差動回路の動作電流は、バイアス電流生成回路３のバイアス電流ＩｂｉａｓをＰＭＯＳ（Ｍ２０）とＰＭＯＳ（Ｍ２１、Ｍ２６）からなるカレントミラー回路でコピーして生成され、差動部は１対の直列接続されるＰＭＯＳおよびＮＭＯＳが２対並列に接続され、差動入力が接続されるＰＭＯＳ（Ｍ２２およびＭ２３、Ｍ２７およびＭ２８）とゲートとドレインを共通接続されるＮＭＯＳ（Ｍ２４およびＭ２５、Ｍ２９およびＭ３０）から構成されている。
【００４９】
図９において、差動回路ＤＩＦ２は、基準電圧Ｖｒｅｆが２つの差動入力に共通に接続されているため、すなわち２つの差動入力が等しくなっているため、ディレイセルアレイｄｃＡ２の遅延時間ｔｄｒを制御する遅延基準電流信号ＶＩｂ（ｒｅｆ）が指示する電流値の遅延基準電流Ｉｂ（ｒｅｆ）は、Ｉｂｉａｓ／２となる。
【００５０】
一方、差動回路ＤＩＦ１は、出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆが２つの差動入力に接続されているため、ディレイセルアレイｄｃＡ１の遅延時間ｔｄｏを制御する遅延出力電流信号ＶＩｂ（ｏｕｔ）が指示する電流値の遅延出力電流Ｉｂ（ｏｕｔ）は、図１０に示すような入出力特性となる。すなわち、遅延出力電流Ｉｂ（ｏｕｔ）は、以下に示すように、出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとの電位関係に応じて、Ｉｂｉａｓ／２を中心に増減する。
【００５１】
(1)Vref<Voutの場合      Ib(out)<Ibias/2
(2)Vref=Voutの場合      Ib(out)=Ibias/2
(3)Vref>Voutの場合      Ib(out)>Ibias/2
このように、出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとの電位関係に対応して遅延制御電流を生成することで、ディレイセルアレイｄｃＡ１およびｄｃＡ２の遅延時間を制御することが可能となる。
【００５２】
図１１に、本発明のＡ／Ｄ変換回路１０のタイミングチャートを示す。スイッチング・クロックＣＬＫ−ＳＷとＡ／Ｄ変換開始信号Ｓｔａｒｔは同期しており、Ａ／Ｄ変換動作はＡ／Ｄ変換開始信号Ｓｔａｒｔの立ち上がりで開始し、立ち下がりで終了する。Ａ／Ｄ変換開始信号Ｓｔａｒｔは、ディレイセルアレイｄｃＡ１およびｄｃＡ２に共通に入力され、遅延素子アレイ内を伝播していく。
【００５３】
まず、ディレイセルアレイｄｃＡ１は、遅延出力電流信号ＶＩｂ（ｏｕｔ）により遅延素子の遅延時間が制御されており、Ａ／Ｄ変換開始信号Ｓｔａｒｔの立ち上がりが遅延素子ｄｍｙｏに入力すると、遅延素子ｄｍｙｏで遅延時間ｔｄｄｏだけ遅延して遅延素子アレイの初段の遅延素子ｄｏ１へ伝播され、それぞれの遅延素子で遅延時間ｔｄｏだけ遅延しながら遅延素子アレイ内ｄｏ１〜ｄｏ（ｎ）を順次伝播していく。
【００５４】
また、ディレイセルアレイｄｃＡ２は、遅延基準電流信号ＶＩｂ（ｒｅｆ）により遅延素子の遅延時間が制御されており、Ａ／Ｄ変換開始信号Ｓｔａｒｔの立ち上がりが遅延素子ｄｍｙｒに入力すると、遅延素子ｄｍｙｒで遅延時間ｔｄｄｒだけ遅延して遅延素子アレイの初段の遅延素子ｄｒ１へ伝播され、それぞれの遅延素子で遅延時間ｔｄｒだけ遅延しながら遅延素子アレイ内ｄｒ１〜ｄｒ（ｍ）を順次伝播していく。そして、Ａ／Ｄ変換開始信号Ｓｔａｒｔの立ち上がりが遅延素子ｄｒ（ｍ）に伝播したタイミング、すなわち、データを格納するタイミング信号ＣＬＫ−ＳＰの立ち上がりのタイミングで、ディレイセルアレイｄｃＡ１の遅延素子アレイｄｏ１〜ｄｏ（ｎ）の出力データはそれぞれ対応するフリップフロップＤＦＦに格納される。さらに、遅延素子ｄｒ（ｍ）の出力であるタイミング信号ＣＬＫ−ＳＰは、遅延素子ｄｃｌへ伝播され遅延時間ｔｄｃｌだけ遅延してディレイライン・クロックＣＬＫ−ＤＬを出力する。
【００５５】
次に、Ａ／Ｄ変換開始信号Ｓｔａｒｔが立ち下がると、その情報でディレイセルアレイｄｃＡ１およびｄｃＡ２の遅延素子アレイは、それぞれの遅延素子で遅延時間ｔｓだけ遅延しながら順次伝播してそれぞれの遅延素子の出力が立ち下がり、Ａ／Ｄ変換動作の１周期を完了する。
【００５６】
ここで、Ａ／Ｄ変換開始信号Ｓｔａｒｔの立ち上がりからタイミング信号ＣＬＫ−ＳＰの立ち上がりまでをＡ／Ｄ変換時間とし、タイミング信号ＣＬＫ−ＳＰの立ち上がりからディレイライン・クロックＣＬＫ−ＤＬの立ち上がりまでをデューティコマンド信号ｄｃ［ｎ］の計算時間とする。本実施例では、このＡ／Ｄ変換時間とデューティコマンド信号ｄｃ［ｎ］の計算時間の合計時間であるＡ／Ｄ変換周期の終了を示すディレイライン・クロックＣＬＫ−ＤＬをスイッチング周期Ｔｓの終了タイミングと同期させることで、変換時間に対する時間的なマージンの確保を不要とし、最適なＡ／Ｄ変換動作を実現している。
【００５７】
ここで、ＰＷＭ制御方式のスイッチング電源装置では、動作中にスイッチング周期Ｔｓの設定変更は殆どしない。このため、本発明のデジタル制御スイッチング電源装置では、起動時にＡ／Ｄ変換周期とスイッチング周期Ｔｓを同期させる同期シーケンスを実行すればよい。
【００５８】
図１２（Ａ）〜（Ｅ）は、本発明のＡ／Ｄ変換回路１０の起動時における同期シーケンスの一例を示すタイミングチャートである。最初に、バイアス電流生成回路３の入力信号となるバイアス電流指示値Ｂｃｏｎｔ［ｎ］を初期設定する。図７に示したバイアス電流生成回路３の入出力特性の場合、Ｂｃｏｎｔ［ｎ］（４ビットの場合）＝＜１１１１＞を初期値に設定すれば、最短のＡ／Ｄ変換時間となる。この最短のＡ／Ｄ変換時間は、スイッチング電源装置の仕様で規定される最小のスイッチング周期Ｔｓ（スイッチング・クロックＣＬＫ−ＳＷの最大周波数）で規定すればよい。
【００５９】
図１２に示す同期シーケンスおいて、初期値となる（Ａ）Ｂｃｏｎｔ＜１１１１＞の場合は、スイッチング・クロックＣＬＫ−ＳＷの周期よりディレイライン・クロックＣＬＫ−ＤＬが立ち上がるまでの時間が短いため、ディレイライン・クロックＣＬＫ−ＤＬの立ち上がりエッジでスイッチング・クロックＣＬＫ−ＳＷのレベルを検出（ラッチ）する図６に示す位相差検出回路２の比較フリップフロップＣｏｍｐＤＦＦの出力がＬレベルとなり（最短のＡ／Ｄ変換時間のときでも、ディレイライン・クロックＣＬＫ−ＤＬが立ち上がる前にスイッチング・クロックＣＬＫ−ＳＷが立ち下がっているよう、各種遅延時間やスイッチング・クロックＣＬＫ−ＳＷのＨ時間（Ｈレベルとなっている時間）などを設定しておく。）、（Ｂ）〜（Ｄ）に示すようにＢｃｏｎｔ［ｎ］を順次デクリメントしディレイライン・クロックＣＬＫ−ＤＬを遅らせていく。そして、ディレイライン・クロックＣＬＫ−ＤＬの立ち上がりでスイッチング・クロックＣＬＫ−ＳＷのＨレベルを検出した（Ｅ）Ｂｃｏｎｔ＜１０００＞のタイミングで同期シーケンスを完了する。このシーケンスにより、Ａ／Ｄ変換周期がスイッチング周期Ｔｓに同期する。
【００６０】
以上説明したように、本発明のデジタル制御スイッチング電源装置によれば、Ａ／Ｄ変換周期がスイッチング周期Ｔｓに同期するように動作するため、プロセス変動に伴う周波数バラツキや周波数を可変設定する場合などでも時間的なマージン確保が不要となり、簡単な回路構成と制御方法で最適なＡ／Ｄ変換時間を実現し、過渡応答特性を改善する。
【００６１】
以上、本発明の実施形態を説明したが、本発明は、上述した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良や変更が可能である。
【符号の説明】
【００６２】
１    ディレイライン回路
２    位相差検出回路
３    バイアス電流生成回路
４    遅延制御電流生成回路
５    エンコーダ回路
１０、１１、１２    Ａ／Ｄ変換回路
２０、２１    デジタル補償回路
２２    デジタル電圧制御回路
３０、３１、３２    デジタルＰＷＭ回路
４０、４１    スイッチング回路
５０、５１    ＬＣ平滑フィルタ
６２    デジタル信号処理回路部
６３    Ｖｒｅｆ±△回路
６４    ＳＥＬ回路（選択回路）
７２    過渡変動検出回路
８２    ＣＲフィルタ
Ｂｃｏｎｔ［ｎ］    バイアス電流指示値
Ｃ、Ｃ２    コンデンサ
ＣＬＫ−ＤＬ    ディレイライン・クロック
ＣＬＫ−ＳＰ    データ格納タイミング信号
ＣＬＫ−ＳＷ    スイッチング・クロック
ＣＭ１〜ＣＭ４    カレントミラー回路ブロック
ＣｏｍｐＤＦＦ    比較フリップフロップ
ＣＰ１、ＣＰ２    コンパレータ
ｄｃＡ１、ｄｃＡ２    ディレイセルアレイ
ＤＩＦ１、ＤＩＦ２    差動回路
Ｄｃｅｌｌ、ｄｃｌ、ｄｏ１〜ｄｏ（ｎ）、ｄｒ１〜ｄｒ（ｍ）、ｄｍｙ、ｄｍｙｏ、ｄｍｙｒ、ｄ１〜ｄ（ｎ）    遅延素子もしくはその出力信号
ｄｃ［ｎ］    デューティコマンド信号
ＤＦＦ    フリップフロップ
ＤＲＶ    駆動回路
ｅ［ｎ］    デジタルエラー信号
ＧＮＤ    基準端子もしくはその電位
Ｉｂｉａｓ    バイアス電流
Ｉ、Ｉ（ｘ）    定電流
Ｉｂ（ｏｕｔ）    遅延出力電流
Ｉｂ（ｒｅｆ）    遅延基準電流
Ｉｂ（ｘ）    遅延制御電流
Ｌ    インダクタ
Ｍ１、Ｍ３、Ｍ１０〜Ｍ１９、Ｍ２０〜Ｍ２３、Ｍ２６〜Ｍ２８、Ｑ１    ＰチャンネルＭＯＳＦＥＴ
Ｍ０、Ｍ２、Ｍ４〜Ｍ５、Ｍ２４〜Ｍ２５、Ｍ２９〜Ｍ３０、Ｑ２    ＮチャンネルＭＯＳＦＥＴ
ｏｕｔ１〜ｏｕｔ（ｎ）    ＤＦＦ出力データ
Ｒ２    抵抗
ＲＬ    負荷回路
Ｓａｍｐｌｅ    データ格納信号
Ｓｔａｒｔ    Ａ／Ｄ変換開始信号
Ｓｕｂ    減算回路
ｔｄ、ｔｄｄ、ｔｄｄo、ｔｄｄｒ、ｔｄｏ、ｔｄｒ、ｔｄｃｌ、ｔｐ、ｔｎ、ｔｓ    遅延時間
ＶＤＤ    電源端子もしくはその電位
Ｖｅ    誤差電圧
ＶＩｂ（ｃａｌ）    遅延算出電流信号（遅延制御電流信号）
ＶＩｂ（ｏｕｔ）    遅延出力電流信号（遅延制御電流信号）
ＶＩｂ（ｒｅｆ）    遅延基準電流（遅延制御電流信号）
ＶＩｂ（ｘ）    遅延制御電流信号
Ｖｉｎ    入力電源もしくはその電圧
Ｖｏｕｔ    出力電圧
Ｖｒｅｆ    基準電圧
【図１】
0005423266.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005423266.tif 000008
【図８】
0005423266.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005423266.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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