(57)【特許請求の範囲】
【請求項１】
第１基板と、
前記第１基板に形成された第１回路と、
前記第１基板上に形成された多層配線層と、
前記多層配線層に形成され、前記第１基板と平行な面内で巻かれた送信側インダクタと、
前記多層配線層に形成され、前記第１基板と平行な面内で巻かれており、平面視において前記送信側インダクタと重なっている受信側インダクタと、
を備え、
前記第１回路は、前記送信側インダクタ及び前記受信側インダクタの一方に接続されており、
平面視において、前記第１回路の少なくとも一部は、前記送信側インダクタ及び前記受信側インダクタの内側に位置し、 
前記第１回路は、平面視において前記送信側インダクタ及び前記受信側インダクタの内側に位置する部分に、鉤型の配線パターンを有し、
前記第１回路は、送信側ドライバ回路、もしくは受信側ドライバ回路を含み、
前記鉤型の配線パターンは、前記送信側ドライバ回路、もしくは前記受信側ドライバ回路に接続されている
半導体装置。 
【請求項２】
請求項１に記載の半導体装置において、
前記第１回路は送信回路であり、前記送信側インダクタに接続されている前記送信側ドライバ回路を含み、
前記送信側インダクタは、両端が前記送信側ドライバ回路に接続されている半導体装置。 
【請求項３】
請求項１に記載の半導体装置において、
前記第１回路は前記受信側ドライバ回路および受信回路を含み、前記受信側インダクタに接続されている増幅回路、コンパレータ、ヒステリシス回路の何れかを含む半導体装置。
【請求項４】
請求項１に記載の半導体装置において、 
前記受信側ドライバ回路もしくは前記送信側ドライバ回路の出力端子は外部端子に接続され、
前記受信側ドライバ回路もしくは前記送信側ドライバ回路の出力電流又はシンク電流は１００ｍＡ以上である半導体装置。
【請求項５】
請求項１に記載の半導体装置において、 
前記受信側ドライバ回路もしくは前記送信側ドライバ回路の出力端子は外部端子に接続され、 
前記受信側ドライバ回路もしくは前記送信側ドライバ回路のオン抵抗が１００Ω以下である半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１の回路はフィルタ回路を含む半導体装置。 
【請求項７】
請求項６に記載の半導体装置において、
前記フィルタ回路は、ポリシリコンを用いた抵抗素子または容量素子を含む半導体装置。 
【請求項８】
請求項６に記載の半導体装置において、
前記フィルタ回路は、ウェルまたは拡散層を用いた抵抗素子または容量素子を含む半導体装置。 
【請求項９】
請求項１〜８のいずれか一つに記載の半導体装置において、
前記第１回路はインバータ回路を有する半導体装置。 
【請求項１０】
請求項１に記載の半導体装置において、
前記送信側インダクタ及び前記受信側インダクタと前記第１基板の間に位置する配線層に形成され、平面視において前記第１回路と重なっており、かつ接地されている電磁シールド用配線パターンを備える半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記送信側インダクタ及び前記受信側インダクタは互いの中心が重なっており、
前記電磁シールド用配線パターンは、前記送信側インダクタ及び前記受信側インダクタの中心付近から放射状に延伸するように形成されている半導体装置。 
【請求項１２】
請求項１に記載の半導体装置において、 
前記第１回路はループ状の配線パターンを有しており、
前記ループ状の配線パターンの直径が前記送信側インダクタまたは前記受信側インダクタの直径の１０分の１以下である半導体装置。 
【請求項１３】
請求項１〜１２のいずれか一つに記載の半導体装置において、 
前記第１回路が、前記第１基板と、前記第１基板上に形成された多層配線層のうち、最下層の配線層のみを用いて構成される半導体装置。 
【請求項１４】
請求項１３に記載の半導体装置において、 
前記送信側インダクタ及び前記受信側インダクタの何れか一方は、前記第１回路に接続されており、かつ、前記第１基板上に形成された多層配線層のうち、最下層から１層上の配線層に形成されている半導体装置。
【請求項１５】
第１基板と、
前記第１基板に形成された、送信側ドライバ回路もしくは受信側ドライバ回路を含む第１回路と、
前記第１基板上に形成された多層配線層と、
前記多層配線層に形成され、前記第１基板と平行な面内で巻かれた送信側インダクタと、
前記多層配線層に形成され、前記第１基板と平行な面内で巻かれており、平面視において前記送信側インダクタと重なっている受信側インダクタと、
を備えた半導体装置において、
前記第１回路を、前記送信側インダクタ及び前記受信側インダクタの一方に接続し、
平面視において、前記第１回路の少なくとも一部を、前記送信側インダクタ及び前記受信側インダクタの内側に位置させ、
前記第１回路のうち、平面視において前記送信側インダクタ及び前記受信側インダクタの内側に位置する部分に、前記送信側ドライバ回路、もしくは前記受信側ドライバ回路に接続された鉤型の配線パターンを設け、
前記送信側インダクタに送信信号を入力して前記送信側インダクタと前記受信側インダクタを誘導結合させることにより、前記送信信号を前記受信側インダクタに伝達する、信号伝達方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達することができる半導体装置及び信号伝達方法に関する。
【背景技術】
【０００２】
入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する場合、フォトカプラを用いることが多い。フォトカプラは、発光ダイオードなどの発光素子とフォトトランジスタなどの受光素子を有しており、入力された電気信号を発光素子で光に変換し、この光を受光素子で電気信号に戻すことにより、電気信号を伝達している。【０００３】
しかし、フォトカプラは発光素子と受光素子を有しているため、小型化が難しい。また、電気信号の周波数が高い場合には電気信号に追従できなくなる。これらの問題を解決する技術として、例えば特許文献１に記載されているように、２つのインダクタを誘導結合させることにより、電気信号を伝達する技術が開発されている。【０００４】
なお、特許文献２及び３には、平面視において、アンテナとして使用されるインダクタの内側に回路を配置することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００１−５１３２７６号公報
【特許文献２】特開２００８−２８３１７２号公報
【特許文献３】国際公開２００４−１１２１３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置に設けた２つのインダクタを誘導結合させることにより電気信号を伝達する場合、この２つのインダクタの直下に回路を集積すると、インダクタが発生する磁界によって回路に誘導起電力が発生し、誤動作を引き起こす可能性がある。【０００７】
本発明は、半導体装置に設けた２つのインダクタを誘導結合させることにより電気信号を伝達する場合において、半導体装置の回路が誤動作を起こすことを抑制できる半導体装置及び信号伝達方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明によれば、第１基板と、
前記第１基板に形成された第１回路と、
前記第１基板上に形成された多層配線層と、
前記多層配線層に形成され、前記第１基板と平行な面内で巻かれた送信側インダクタと、
前記多層配線層に形成され、前記第１基板と平行な面内で巻かれており、平面視において前記送信側インダクタと重なっている受信側インダクタと、
を備え、
前記第１回路は、前記送信側インダクタ及び前記受信側インダクタの一方に接続されており、
平面視において、前記第１回路の少なくとも一部は、前記送信側インダクタ及び前記受信側インダクタの内側に位置し、 
前記第１回路は、平面視において前記送信側インダクタ及び前記受信側インダクタの内側に位置する部分に、鉤型の配線パターン、スリット状の配線パターン、抵抗素子または容量素子として機能する配線パターンの何れかを有する半導体装置が提供される。【０００９】
本発明によれば、第１基板と、
前記第１基板に形成された第１回路と、
前記第１基板上に形成された多層配線層と、
前記多層配線層に形成され、前記第１基板と平行な面内で巻かれた送信側インダクタと、
前記多層配線層に形成され、前記第１基板と平行な面内で巻かれており、平面視において前記送信側インダクタと重なっている受信側インダクタと、
を備えた半導体装置において、
前記第１回路を、前記送信側インダクタ及び前記受信側インダクタの一方に接続し、
平面視において、前記第１回路の少なくとも一部を、前記送信側インダクタ及び前記受信側インダクタの内側に位置させ、
前記第１回路のうち、平面視において前記送信側インダクタ及び前記受信側インダクタの内側に位置する部分に、鉤型の配線パターン、スリット状の配線パターン、抵抗素子または容量素子として機能する配線パターンの何れかを設け、
前記送信側インダクタに送信信号を入力して前記送信側インダクタと前記受信側インダクタを誘導結合させることにより、前記送信信号を前記受信側インダクタに伝達する、信号伝達方法が提供される。
【発明の効果】
【００１０】
本発明によれば、インダクタが発生する磁界によって回路が誤動作することを抑制できる。
【図面の簡単な説明】
【００１１】
上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。【００１２】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】図１に示した半導体装置の平面概略図である。
【図３】第２の実施形態に係る半導体装置の構成を示す平面概略図である。
【図４】第３の実施形態に係る半導体装置の構成を示す平面概略図である。
【図５】第４の実施形態に係る半導体装置の構成を示す平面概略図である。
【図６】第５の実施形態に係る半導体装置の構成を示す平面概略図である。
【図７】第６の実施形態に係る半導体装置の断面図である。
【図８】第７の実施形態に係る半導体装置の構成を示す平面概略図である。
【図９】第８の実施形態に係る半導体装置の構成を示す断面図である。
【図１０】電磁シールド用配線パターンの一例を示す平面図である。
【図１１】第９の実施形態に係る半導体装置の構成を示す断面図である。
【図１２】送信側ドライバ回路によって第１インダクタに流す電流を第１の方向または第２の方向の何れか所望の向きに制御することができることを示す図である。
【図１３】図３に示した半導体装置の構成をより具体的に示す立体図である。
【図１４】第２の実施形態におけるインバータ回路の一例を示す図である。
【図１５】第２の実施形態に係る半導体装置の構成をより具体的に示す立体図である。
【図１６】第５の実施形態に係る半導体装置の構成をより具体的に示す第１の立体図である。
【図１７】第５の実施形態に係る半導体装置の構成をより具体的に示す第２の立体図である。
【図１８】第７の実施形態に係る半導体装置の構成をより具体的に示す立体図である。
【図１９】ポリシリコン層とウェル層でフィルタ回路のＭＯＳ型の容量素子を形成し、ポリシリコン層でフィルタ回路の抵抗素子を形成した例を示す図である。
【図２０】図１９に示した例においてウェル層で抵抗素子を形成した図である。
【図２１】第６の実施形態に係る半導体装置の構成をより具体的に示す立体図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は第１半導体チップ１０を有している。第１半導体チップ１０は、第１基板１０２、第１回路１００、多層配線層４００、第１インダクタ３１０（送信側インダクタ）、及び第２インダクタ３２０（受信側インダクタ）を備える。第１基板１０２は、例えばシリコン基板などの半導体基板である。第１回路１００は、第１基板１０２に形成されている。多層配線層４００は、第１基板１０２上に形成されている。第１インダクタ３１０は、多層配線層４００に形成され、第１基板１０２と平行な面内で巻かれている。第２インダクタ３２０は、多層配線層４００に形成され、第１基板１０２と平行な面内で巻かれており、平面視において第１インダクタ３１０と重なっている。第１回路１００は、第１インダクタ３１０及び第２インダクタ３２０の一方に接続されている。そして平面視において、第１回路１００の少なくとも一部は、第１インダクタ３１０及び第２インダクタ３２０の内側に位置している。そして第１回路１００のうち、平面視において第１インダクタ３１０及び第２インダクタ３２０の内側に位置する部分に、鉤型の配線パターン、スリット状の配線パターン、抵抗素子または容量素子として機能する配線パターンの何れかを設ける。本実施形態では、鉤型の配線パターンを設けている。
【００１５】
第１インダクタ３１０及び第２インダクタ３２０は、信号伝達素子３００を構成しており、相互に誘導結合することにより電気信号を相互に伝達する。電気信号は、例えばデジタル信号であるが、アナログ信号であっても良い。
【００１６】
本実施形態において、第１インダクタ３１０は第１回路１００に接続しており、第２インダクタ３２０は第２半導体チップ２０に接続している。第１回路１００は送信回路である。すなわち第１インダクタ３１０は送信側インダクタとして機能し、第２インダクタ３２０は受信側インダクタとして機能する。第２インダクタ３２０と第２半導体チップ２０を接続する配線は、例えばボンディングワイヤ５２０である。第２半導体チップ２０は、第２基板２０２、第２回路２００、および多層配線層６００を有している。第２回路２００は受信回路を含んでおり、多層配線層６００及びボンディングワイヤ５２０を介して第２インダクタ３２０に接続している。
【００１７】
第１回路１００は、デジタル信号を送信用の信号に変調する変調処理部と、変調された信号を第１インダクタ３１０に出力する送信側ドライバ回路を含んでいる。第２回路２００は、第２インダクタ３２０に接続されている受信回路２６０（図２に図示）、及び受信側ドライバ回路２５０（図２に図示）を含んでいる。受信回路２６０は、変調された信号をデジタル信号に復調する。受信回路２６０で復調されたデジタル信号は、受信側ドライバ回路２５０に出力される。なお第１回路１００は、ループ状の配線パターンを有している場合、第１インダクタ３１０及び第２インダクタ３２０による磁場の影響を抑制するという観点から、その配線パターンの直径は、第１インダクタ３１０又は第２インダクタ３２０の直径の１０分の１以下であるのが好ましい。
【００１８】
第１回路１００及び第２回路２００は、入力される電気信号の電位が互いに異なるが、第１インダクタ３１０及び第２インダクタ３２０は誘導結合を用いて電気信号を送受信するため、第１回路１００及び第２回路２００に問題は生じない。なお図１の構成において、「入力される電気信号の電位が互いに異なる」場合として、電気信号の振幅（０を示す電位と１を示す電位の差）が互いに異なる場合、電気信号の基準電位（０を示す電位）が異なる場合、及び電気信号の振幅が互いに異なり、かつ電気信号の基準電位が異なる場合などがある。
【００１９】
第１半導体チップ１０の第１回路１００は第１トランジスタを有している。第１トランジスタには、第１導電型のトランジスタと、第２導電型のトランジスタがある。第１導電型の第１トランジスタ１２１は第２導電型のウェルに形成されており、ソース及びドレインとなる２つの第１導電型の不純物領域１２４及びゲート電極１２６を有している。第２導電型の第１トランジスタ１４１は第１導電型のウェルに形成されており、ソース及びドレインとなる２つの第２導電型の不純物領域１４４及びゲート電極１４６を有している。ゲート電極１２６，１４６それぞれの下にはゲート絶縁膜が位置している。これら２つのゲート絶縁膜は、厚さが略等しい。そして第１トランジスタ１２１，１４１は、上記した送信側ドライバ回路、例えばインバータを構成している。
【００２０】
第２導電型のウェルには第２導電型の不純物領域１２２が形成されており、第１導電型のウェルには第１導電型の不純物領域１４２が形成されている。不純物領域１２２には第１導電型の第１トランジスタ１２１の基準電位（グラウンド電位）を与える配線が接続されており、不純物領域１４２には第２導電型の第１トランジスタ１４１の基準電位を与える配線が接続されている。
【００２１】
第２半導体チップ２０の第２回路２００は第２トランジスタを有している。第２トランジスタにも、第１導電型のトランジスタと、第２導電型のトランジスタがある。第１導電型の第２トランジスタ２２１は第２導電型のウェルに形成されており、ソース及びドレインとなる２つの第１導電型の不純物領域２２４及びゲート電極２２６を有している。第２導電型の第２トランジスタ２４１は第１導電型のウェルに形成されており、ソース及びドレインとなる２つの第２導電型の不純物領域２４４及びゲート電極２４６を有している。ゲート電極２２６，２４６それぞれの下にはゲート絶縁膜が位置している。そして第２トランジスタ２２１，２４１は、上記した受信側ドライバ回路２５０、例えばインバータを構成している。
【００２２】
第１導電型のウェルには第２導電型の不純物領域２２２が形成されており、第２導電型のウェルには第１導電型の不純物領域２４２が形成されている。不純物領域２２２には第１導電型の第２トランジスタ２２１の基準電位を与える配線が接続されており、不純物領域２４２には第２導電型の第２トランジスタ２４１の基準電位を与える配線が接続されている。
【００２３】
本図に示す例において、第１トランジスタ１２１，１４１と第２トランジスタ２２１，２４１は、ゲート絶縁膜の厚さが互いに異なっているが、同じであっても良い。
【００２４】
本実施形態では、第１インダクタ３１０及び第２インダクタ３２０は、互いに異なる配線層に形成された渦巻き型の配線パターンである。第１インダクタ３１０は、例えば最下層の配線層４１２に位置しており、第２インダクタ３２０は、例えば最上層の配線層４４２に位置している。
【００２５】
平面視において、第１回路１００の全てが第１インダクタ３１０及び第２インダクタ３２０の内側に位置している。また第１インダクタ３１０と第２インダクタ３２０の間隔は、第１インダクタ３１０の直径及び第２インダクタ３２０の直径より小さい。これにより、第１インダクタ３１０と第２インダクタ３２０は誘導結合しやすくなる。
【００２６】
多層配線層４００は、絶縁層及び配線層をこの順にそれぞれｔ回（ｔ≧３）以上交互に積層したものである。第１インダクタ３１０は、多層配線層４００の第ｎ配線層に設けられている。第２インダクタ３２０は、多層配線層の第ｍ配線層（ｔ≧ｍ≧ｎ＋２）に設けられ、第１インダクタ３１０の上方に位置している。すなわち第１インダクタ３１０と第２インダクタ３２０は、互いに異なる配線層に形成されている。そして、第ｎ配線層と第ｍ配線層の間に位置するいずれの配線層にも、第１インダクタ３１０の上方に位置するインダクタが設けられていない。本実施形態において、多層配線層４００は、絶縁層４１０、配線層４１２、絶縁層４２０、配線層４２２、絶縁層４３０、配線層４３２、絶縁層４４０、及び配線層４４２をこの順に重ねた構成を有している。絶縁層４１０，４２０，４３０，４４０は、複数の絶縁膜を積層した構造であってもよいし、一つの絶縁膜であってもよい。
【００２７】
配線層４１２，４２２，４３２，４４２に位置する配線は、ダマシン法により形成されたＣｕ配線であり、それぞれ配線層４１２，４２２，４３２，４４２に形成された溝に埋め込まれている。最上層の配線には、パッド（図示せず）が形成されている。なお、上記した配線層４１２，４２２，４３２，４４２の少なくとも一つはＡｌ合金配線であっても良い。なお配線層４１２，４２２，４３２，４４２に形成された配線は、絶縁層４１０，４２０，４３０，４４０に埋め込まれたプラグを介して互いに接続している。
【００２８】
絶縁層及び配線層を構成する各絶縁膜はＳｉＯ２膜であっても良いし、低誘電率膜であってもよい。低誘電率膜は、例えば比誘電率が３．３以下、好ましくは２．９以下の絶縁膜とすることができる。低誘電率膜としては、ＳｉＯＣの他に、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリハイドロジェンシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサンービスーベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ、ＦＯＸ(ｆｌｏｗａｂｌｅ ｏｘｉｄｅ)、サイトップ、またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等を用いることもできる。また、低誘電率膜としては、これらの多孔質膜を用いることもできる。
【００２９】
図２は、図１に示した半導体装置の平面概略図である。上記したように、第１回路１００は、第１インダクタ３１０及び第２インダクタ３２０の内側に位置している。第１回路１００は、送信側ドライバ回路１５０を含んでいる。送信側ドライバ回路１５０は、上記したように第１トランジスタ１２１，１４１により少なくとも一部、例えばインバータが構成されている。送信側ドライバ回路１５０は、第１インダクタ３１０の少なくとも一端３１２が接続されている。なお本図に示す例では、第１インダクタ３１０の他端３１４は接地されている。
【００３０】
また第１回路１００は、平面視において第１インダクタ３１０及び第２インダクタ３２０の内側に位置する部分に、鉤型の配線パターン４０２を有している。
【００３１】
次に、第１半導体チップ１０の製造方法について説明する。まず第１基板１０２に第１回路１００を形成する。次いで、第１基板１０２上に多層配線層４００を形成する。多層配線層４００を形成するとき、第１インダクタ３１０及び第２インダクタ３２０が形成される。また多層配線層４００内に設けられた配線を介して、第１インダクタ３１０は、第１回路１００に接続する。
【００３２】
次に、本実施形態の作用効果について説明する。本実施形態では、第１回路１００の少なくとも一部は、平面視において第１インダクタ３１０及び第２インダクタ３２０の内側に位置している。このような場合、第１インダクタ３１０が生じる磁界によって第１回路１００にノイズが生じる可能性がある。これに対して本実施形態では、図２に示すように、第１回路１００内の配線に鉤型の配線パターン４０２を設けている。第１インダクタ３１０が生じる磁界によって、鉤型の配線パターン４０２には、第１の渦電流Ｉ１及び第２の渦電流Ｉ２が生じる。第２の渦電流Ｉ２が生の向きは、第１の渦電流Ｉ１と逆である。従って、第１回路１００にノイズが生じたり誤動作が発生することが抑制される。
【００３３】
（第２の実施形態）
図３は、第２の実施形態に係る半導体装置の構成を示す平面概略図であり、第１の実施形態における図２に相当する図である。この半導体装置は、第１インダクタ３１０の両端が送信側ドライバ回路１５０に接続されている点を除いて、第１の実施形態と同様の構成である。この実施形態では、図１２に示すように、送信側ドライバ回路１５０によって第１インダクタ３１０に流す電流を第１の方向または第２の方向の何れか所望の向きに制御することができる。これにより、第２インダクタ３２０に発生する起電力の向きを逆転させることができる。送信側ドライバ回路１５０が第１回路１００によって制御されている場合、第１回路１００に入力される論理信号の値によって、第１インダクタ３１０に流す電流の向きを変えることが可能になり、これにより、第２インダクタに接続される回路で、第１回路１００に入力された論理信号の値を判別することができる。
【００３４】
図１３は、図３に示した半導体装置の構成をより具体的に示す立体図である。この半導体装置において、第１基板１０２には第１回路１００が搭載されている。第１回路１００はインバータ回路１６０を含む送信側ドライバ回路１５０を含んでいる。インバータ回路１６０の上に第１インダクタ３１０と第２インダクタ３２０が搭載されている。 
【００３５】
第１インダクタ３１０と第２インダクタ３２０のうち送信側インダクタには大きな電流が流れるので、送信側ドライバ回路１５０のインバータ回路１６０は大きな面積を占有する。このように、インダクタの下に大きなインバータ回路１６０を配置することで、第１基板１０２の面積をより効果的に利用できる。このため、半導体装置を低コスト化できる。 
【００３６】
インバータ回路１６０は、例えば図１４に示すように、第１基板１０２に形成されたトランジスタと、ポリシリコン配線１６２と、第１層メタルによる配線１６４で構成できる。従って、インバータ回路１６０の上にインダクタを集積する場合、図１５に示すように、第２層メタルから上の配線層をインダクタの形成に用いることができる。送信側インダクタと受信側インダクタすなわち第１インダクタ３１０と第２インダクタ３２０の間の絶縁耐圧を確保するためには、両者の間隔が離れていることが望ましいので、第２層メタルなどの低層のメタルを第２インダクタ３２０の形成に使用できることは、絶縁耐圧の確保の観点から望ましい。従って、インバータ回路１６０は第１インダクタ３１０及び第２インダクタ３２０の下に配置するのに適した回路である。 
【００３７】
また、インバータ回路１６０は、図１４に示すように、大きなループ状の配線パターンを含まないため、第１インダクタ３１０及び第２インダクタ３２０の下に形成しても誘導起電力によるノイズを発生しにくいので、第１インダクタ３１０及び第２インダクタ３２０の下に配置するのに適した回路である。 
【００３８】
本実施形態によっても、鉤型の配線パターン４０２を有しているため、第１の実施形態と同様の効果を得ることができる。また上記したように、インバータ回路１６０は大きな面積を有するが、インバータ回路１６０を第１インダクタ３１０及び第２インダクタ３２０の下に形成しているため、半導体装置が大型化することを抑制できる。
【００３９】
（第３の実施形態）
図４は、第３の実施形態に係る半導体装置の構成を示す平面概略図である。この半導体装置は、第１半導体チップ１０と第２半導体チップ２０が双方向で信号の送受信を行い、それぞれ第１回路１００、第１インダクタ３１０、第２インダクタ３２０、及び第２回路２００を備えている点を除いて、第１又は第２の実施形態と同様の構成である。
【００４０】
すなわち第１半導体チップ１０の第１回路１００は第１半導体チップ１０の第１インダクタ３１０、第２インダクタ３２０、及びボンディングワイヤ５２０を介して、第２半導体チップ２０の第２回路２００に接続している。また第２半導体チップ２０の第１回路１００は、第２半導体チップ２０の第１インダクタ３１０、第２インダクタ３２０、及びボンディングワイヤ５２０を介して第１半導体チップ１０の第２回路２００に接続している。
【００４１】
本実施形態によっても、第１又は第２の実施形態と同様の効果を得ることができる。
【００４２】
（第４の実施形態）
図５は、第４の実施形態に係る半導体装置の構成を示す平面概略図である。この半導体装置は、２組の第１インダクタ３１０及び第２インダクタ３２０の双方が第１半導体チップ１０に形成されている点を除いて、第３の実施形態と同様の構成である。
【００４３】
第１半導体チップ１０の第２回路２００には、受信側インダクタとしての第１インダクタ３１０が接続している。この第１インダクタ３１０と、この第１インダクタ３１０と誘導結合する第２インダクタ３２０の内側に、第２回路２００の少なくとも一部、好ましくは全部が位置している。
【００４４】
本実施形態によっても、第３の実施形態と同様の効果を得ることができる。
【００４５】
（第５の実施形態）
図６は、第５の実施形態に係る半導体装置の構成を示す平面概略図であり、第１の実施形態における図２に相当する図である。この半導体装置は、第１回路１００が受信回路１５２及び受信側ドライバ回路１５４を含んでおり、第２回路２００が送信回路である点を除いて、第１の実施形態に係る半導体装置と同様の構成である。本実施形態において、第２インダクタ３２０が送信側インダクタとして機能し、第１インダクタ３１０が受信側インダクタとして機能する。
【００４６】
第２回路２００は、デジタル信号を送信用の信号に変調する変調処理部と、変調された信号を第２インダクタ３２０に出力する送信側ドライバ回路を含んでいる。第１回路１００の受信回路１５２は、変調された信号をデジタル信号に復調する。受信回路１５２で復調されたデジタル信号は、受信側ドライバ回路１５４に出力される。
【００４７】
受信側ドライバ回路１５４は、第１の実施形態の図１に示した第１トランジスタ１２１，１４１を含んでいる。第１トランジスタ１２１，１４１はインバータを構成している。受信側ドライバ回路１５４は、パワートランジスタ等のチップ外の素子を駆動するため、出力電流又はシンク電流は１００ｍＡ以上であり、またオン抵抗が１００Ω以下であることが望ましい。
【００４８】
図１６は、第５の実施形態に係る半導体装置の構成をより具体的に示す第１の立体図である。この半導体装置において、第１基板１０２には第１回路１００が搭載されている。第１回路１００はインバータ回路１７０を含む受信側ドライバ回路１５４である。インバータ回路１７０の上に第１インダクタ３１０と第２インダクタ３２０が搭載される。 
【００４９】
受信側ドライバ回路１５４の出力は、第１基板１０２の外部のパワートランジスタなどに接続される。パワートランジスタの駆動には大きな電流が必要なので、受信側ドライバ回路１５４のインバータ回路は大きな面積を占有する。受信側ドライバ回路１５４は一般に、１００ｍＡ以上の電流駆動能力の持つことが望ましく、最終段のインバータのオン抵抗は１００Ω以下であるのが望ましい。 
【００５０】
第２の実施形態において図１３〜図１５で説明したように、第１インダクタ３１０と第２インダクタ３２０の下に大きなインバータ回路１７０を配置することで、低コスト化を図ることができる。また、高耐圧化を実現しながら、誘導起電力によるノイズの影響を受けにくいという利点があるので、インバータ回路１７０は第１インダクタ３１０と第２インダクタ３２０の下に配置するのに適した回路である。 
【００５１】
図１７は、第５の実施形態に係る半導体装置の構成をより具体的に示す第２の立体図である。この半導体装置は、第１基板１０２に第１回路１００が搭載されている。第１回路１００は増幅回路１８０、コンパレータ、ヒステリシスアンプ１８２の少なくとも一つを含む受信回路１５２である。受信回路１５２の上に第１インダクタ３１０と第２インダクタ３２０が搭載される。 
【００５２】
増幅回路１８０、コンパレータ、及びヒステリシスアンプ１８２は一般に、ポリシリコン層と第１層メタルまたは第２層メタルまでの配線で構成できるので、第２層メタルまたは第３層メタルから上の配線層を第１インダクタ３１０と第２インダクタ３２０に用いることができる。また、増幅回路１８０、コンパレータ、及びヒステリシスアンプ１８２は一般に、１ｍＡ程度またはそれ以下の小さい電流で動作することができるので、回路を小さく構成することができる。従って、増幅回路１８０、コンパレータ、及びヒステリシスアンプ１８２は、大きなループ状の配線パターンを有しないので、インダクタの下に形成しても誘導起電力によるノイズを発生しにくい。 
【００５３】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００５４】
（第６の実施形態）
図７は、第６の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態の図１において第２半導体チップ２０を省略した図に相当する。この半導体装置は、第１インダクタ３１０及び第２インダクタ３２０を同一配線層に形成しており、一方が他方の内側に位置している点を除いて、第１〜第５の実施形態のいずれかに示した半導体装置と同様の構成である。
【００５５】
本図に示す例において、第１インダクタ３１０及び第２インダクタ３２０は最上層の配線層４４２に形成されているが、他の配線層に形成されていても良い。平面視において、第１インダクタ３１０が第２インダクタ３２０の内側に位置しているが、第２インダクタ３２０が第１インダクタ３１０の内側に位置していても良い。
【００５６】
図２１は、第６の実施形態に係る半導体装置の構成をより具体的に示す立体図である。この半導体装置は、第１基板１０２に第１回路１００が搭載されている。第１回路１００の上には第１インダクタ３１０と第２インダクタ３２０が搭載される。第１インダクタ３１０と第２インダクタ３２０が同一の配線層に形成されているので、第２層メタルにインダクタを配置する必要が無い。送信側ドライバ回路と受信側回路の間の絶縁耐圧は、図２０までの例では第２層メタルにインダクタが形成されているので、第２層メタルと第Ｎ層メタルの間の絶縁耐圧となるが、本実施形態では第１層メタルと第Ｎ層メタル（図２１ではＮ＝５）の間の絶縁耐圧となる。このため、図２０までの例に比べて、絶縁耐圧を高くすることができる。または、図２０までの例よりも上層の配線層を１層少なくしても図２０までの例と同じ絶縁耐圧を確保できるので、配線層の数を減らすことで絶縁耐圧を保ちながら低コスト化が可能となる。 
【００５７】
なお、第１基板１０２にはＭＯＳ型の容量素子１９０が形成されている。第２インダクタ３２０の一端は容量素子１９０のゲート電極１９２に接続されており、第２インダクタ３２０の他端はポリシリコン抵抗１９６に接続されている。ポリシリコン抵抗１９６の一端は、配線及びコンタクトを介して、容量素子１９０の拡散層１９４に接続している。なお、ポリシリコン抵抗１９６の他端は、トランジスタ１９８に接続している。
【００５８】
本実施形態によっても、第１〜第５の実施形態と同様の効果を得ることができる。また、第１インダクタ３１０及び第２インダクタ３２０を含む配線層の配線パターンを変更することにより、第１インダクタ３１０及び第２インダクタ３２０の相互間隔を変更して、第１インダクタ３１０及び第２インダクタ３２０の間の耐圧を変更することができる。このため、第１インダクタ３１０及び第２インダクタ３２０の間の耐圧を容易に変更できる。
【００５９】
（第７の実施形態）
図８は、第７の実施形態に係る半導体装置の平面概略図であり、第５の実施形態における図６に相当する図である。この半導体装置は、受信回路１５２がフィルタ回路１５６を含んでいる点、及び第１インダクタ３１０及び第２インダクタ３２０が第６の実施形態のように同一配線層に形成されている点を除いて、第５の実施形態に係る半導体装置と同様の構成である。フィルタ回路１５６は抵抗及びコンデンサにより構成されている。この抵抗及びコンデンサは、例えば第１インダクタ３１０及び第２インダクタ３２０より下の配線層に形成されている。
【００６０】
図１８は、第７の実施形態に係る半導体装置の構成をより具体的に示す立体図である。この半導体装置は、第１基板１０２に第１回路１００が搭載されている。第１回路１００は抵抗素子または容量素子の何れかを含むフィルタ回路１５６である。フィルタ回路１５６の上に第１インダクタ３１０と第２インダクタ３２０が搭載される。 
【００６１】
抵抗素子または容量素子は一般に、ウェル層、拡散層、ポリシリコン層、第１層メタルの組み合わせで構成できるので、第２層メタルから上の配線層をインダクタに用いることができる。抵抗素子または容量素子を構成するには、大きなループ状の配線パターンを必要としないため、第１インダクタ３１０及び第２インダクタ３２０の下に形成しても誘導起電力によるノイズを発生しにくい。従って、抵抗素子、容量素子およびそれらを組み合わせたフィルタ回路１５６は、第１インダクタ３１０及び第２インダクタ３２０の下に配置するのに適した回路である。 
【００６２】
図１９は、ポリシリコン層とウェル層でフィルタ回路１５６のＭＯＳ型の容量素子１５８を形成し、ポリシリコン層でフィルタ回路１５６の抵抗素子１５７を形成した例である。図２０は、ウェル層で抵抗素子１５７を形成した例である。第２インダクタ３２０の一端は容量素子１５８のゲート電極１５８ａに接続されている。ポリシリコン抵抗１９６の一端は、第１層メタルの配線及びコンタクトを介して、容量素子１５８の拡散層１５８ｂに接続している。また、これらの図示した例以外に、容量素子は２層のポリシリコン層で形成することも可能であるし、第１層メタルを櫛形に配置したＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量や、第１層メタルと第２層メタルを平行に配置した並行平板型ＭＩＭ容量で形成することも可能である。また、抵抗素子は、拡散層で形成することも可能であるし、メタル層で形成することも可能である。 
【００６３】
図１９及び図２０の例では、第１層メタルは、第２層メタルで形成された第１インダクタ３１０の引き出し線と、抵抗素子１５７の引き出し線と、容量素子１５８の引き出し線として利用される。第２層メタルから上のメタル層は、第１インダクタ３１０及び第２インダクタ３２０を形成するために用いることができる。一般に、抵抗素子や容量素子はトランジスタを比べて大きな面積を占有するので、このような素子を第１インダクタ３１０及び第２インダクタ３２０の下に配置することで、第１基板１０２の面積をより効果的に利用できるので、半導体装置を低コスト化できる。 
【００６４】
送信側インダクタと受信側インダクタの間の絶縁耐圧を確保するためには、両者の間隔が離れていることが望ましいので、第２層メタルなどの低層のメタルを第１インダクタ３１０の形成に使用できることは、絶縁耐圧の確保の観点から望ましい。従って、容量素子１５８、抵抗素子１５７、およびそれらを用いたフィルタ回路１５６は第１インダクタ３１０及び第２インダクタ３２０の下に配置するのに適した回路である。 
【００６５】
本実施形態によっても、第５の実施形態と同様の効果を得ることができる。また、第１インダクタ３１０及び第２インダクタ３２０を同一の配線層に形成しているため、フィルタ回路１５６を構成する抵抗及びコンデンサを形成するための配線層を容易に確保することができる。この効果は、第１インダクタ３１０及び第２インダクタ３２０を最上層の配線層に形成した場合に特に顕著になる。この場合、フィルタ回路１５６を構成する抵抗及びコンデンサを第２層目の配線層４２２より下の層に形成することができるため、フィルタ回路１５６と第２インダクタ３２０の耐圧も確保できる。
【００６６】
（第８の実施形態）
図９は、第８の実施形態に係る半導体装置の構成を示す断面図であり、第６の実施形態における図７に相当する図である。この半導体装置は、スリット状の配線パターンである電磁シールド用配線パターン４０４を有している点を除いて、第６の実施形態に係る半導体装置と同様の構成である。
【００６７】
電磁シールド用配線パターン４０４は、第１インダクタ３１０及び第２インダクタ３２０と第１基板１０２の間に位置する配線層４３２に形成されている。電磁シールド用配線パターン４０４は、平面視において第１回路１００と重なっており、かつ接地されている。
【００６８】
図１０は、電磁シールド用配線パターン４０４の一例を示す平面図である。この半導体装置において、第１インダクタ３１０及び第２インダクタ３２０は互いの中心が重なっている。そして電磁シールド用配線パターン４０４は、第１インダクタ３１０及び第２インダクタ３２０の中心３１６から放射状に延伸するように形成されている。
【００６９】
本実施形態によっても、第７の実施形態と同様の効果を得ることができる。また電磁シールド用配線パターン４０４を設けているため、第１インダクタ３１０及び第２インダクタ３２０で生じる磁束によって第１回路１００にノイズが発生することを抑制できる。
【００７０】
図１１は、第９の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、第１基板１０２がＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板である点、及び第１基板１０２に第２回路２００が形成されている点を除いて、第１〜第８の実施形態のいずれかに係る半導体装置と同様の構成である。すなわち第１〜第８の実施形態において半導体装置は２つの半導体チップに分けて形成されていたが、本実施形態において半導体装置は１つの半導体チップに形成されている。第２インダクタ３２０と第２回路２００は、例えばボンディングワイヤ７００で接続されている。
【００７１】
第１基板１０２のシリコン層には、素子分離膜１０４が埋め込まれている。素子分離膜１０４の下端は第１基板１０２の絶縁層に達している。素子分離膜１０４は、第１回路１００と第２回路２００を絶縁している。このため、第１回路１００と第２回路２００の基準電圧が異なっていても、第１回路１００と第２回路２００が相互に影響を与えることが抑制される。
【００７２】
本実施形態によっても、第１〜第８の実施形態と同様の効果を得ることができる。また、第１回路１００と第２回路２００を一つの半導体チップに形成することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。 
【００７３】
この出願は、２００９年６月４日に出願された日本特許出願特願２００９−１３５３６５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図１】
0005435029.tif 000002
【図２】
0005435029.tif 000003
【図３】
0005435029.tif 000004
【図４】
0005435029.tif 000005
【図５】
0005435029.tif 000006
【図６】
0005435029.tif 000007
【図７】
0005435029.tif 000008
【図８】
0005435029.tif 000009
【図９】
0005435029.tif 000010
【図１０】
0005435029.tif 000011
【図１１】
0005435029.tif 000012
【図１２】
0005435029.tif 000013
【図１３】
0005435029.tif 000014
【図１４】
0005435029.tif 000015
【図１５】
0005435029.tif 000016
【図１６】
0005435029.tif 000017
【図１７】
0005435029.tif 000018
【図１８】
0005435029.tif 000019
【図１９】
0005435029.tif 000020
【図２０】
0005435029.tif 000021
【図２１】
0005435029.tif 000022