(57)【特許請求の範囲】
【請求項１】
入力された基準クロックをＮ（Ｎは２以上の整数）逓倍した第１変換クロックと前記基準クロックをＮ×Ｋ（Ｋは自然数）逓倍した第２変換クロックとを生成するクロック生成部と、
入力されたＮビットの第１のパラレルデータ信号を、前記第１変換クロックに同期して第１のシリアルデータ信号に変換して出力する第１のパラレル／シリアル変換部と、
入力されたＮ×Ｋビットの第２のパラレルデータ信号を、前記第２変換クロックに同期して第２のシリアルデータ信号に変換して出力する第２のパラレル／シリアル変換部と、を有し、
前記第１のシリアルデータ信号と前記第２のシリアルデータ信号とは位相が互いに異なり、
前記第１のシリアルデータ信号と前記第２のシリアルデータ信号の一方は、前記第１のシリアルデータ信号と前記第２のシリアルデータ信号の他方をパラレルデータ信号に変換するためのクロック信号であること
を特徴とする送信装置。
【請求項２】
前記第２のパラレルデータ信号の配列を可変に設定するパラレルデータ設定部をさらに有することを特徴とする請求項１に記載の送信装置。
【請求項３】
前記クロック生成部は、前記基準クロックに基づいて発振し、第１中間クロックを出力する第１の発振部と、
前記第１中間クロックを分周して分周クロックを生成する分周部と、を含み、
前記第１中間クロックまたは前記分周クロックを、前記第１または第２変換クロックとすることを特徴とする請求項１または２に記載の送信装置。
【請求項４】
前記第１中間クロックを遅延させる遅延部をさらに有し、
前記遅延部で遅延された遅延クロックを前記第２変換クロックとすることを特徴とする請求項３に記載の送信装置。
【請求項５】
前記第１変換クロックと前記第２変換クロックの位相差を設定する位相調整部をさらに有することを特徴とする請求項１ないし４のいずれかに記載の送信装置。
【請求項６】
前記第１および第２のシリアルデータ信号を出力する出力部をさらに備え、
前記出力部はバッファもしくは差動信号を出力する差動出力回路であることを特徴とする請求項１ないし５のいずれかに記載の送信装置。
【請求項７】
前記差動出力回路は、小振幅差動信号を出力するＬＶＤＳドライバであることを特徴とする請求項６に記載の送信装置。
【請求項８】
請求項１ないし７のいずれかに記載の送信装置と、
前記送信装置から出力された前記第１のシリアルデータ信号を、前記第２のシリアルデータ信号に基づいて第３のパラレルデータ信号に変換する受信装置と、
を有することを特徴とする通信システム。
【請求項９】
前記受信装置は、前記第１のシリアルデータ信号を、前記第２のシリアルデータ信号に同期して前記第３のパラレルデータ信号に変換するシリアル／パラレル変換部を有することを特徴とする請求項８に記載の通信システム。
【請求項１０】
前記受信装置は、前記第２のシリアルデータ信号に基づいて発振し、第２中間クロックを出力する第２の発振部と、
前記第１のシリアルデータ信号を、前記第２中間クロックに同期して前記第３のパラレルデータ信号に変換するシリアル／パラレル変換部を有することを特徴とする請求項９に記載の通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は送信装置、特に、シリアル出力を行う送信装置に関する。
【背景技術】
【０００２】
複数の電子機器間でデータ通信を行う場合に、信号線の数を減少させるためにシリアルデータ通信を行うことが知られている（特許文献１、特許文献２参照）。
【０００３】
特許文献１に記載された送信側デバイスは、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路によって、データ入力同期クロックを逓倍したシリアル出力同期クロックを出力している。また、送信側デバイスに入力されたパラレルデータ信号は、シリアル出力同期クロックに同期してシリアルデータ信号に変換される。
【０００４】
受信側デバイスは、送信側デバイスから出力されたシリアル出力同期クロックに同期して、受信したシリアルデータ信号をパラレルデータ信号に変換する。
【０００５】
特許文献２に記載された送信側デバイスでは、基準となるクロックを逓倍したシリアルクロックに同期してパラレルデータ信号をシリアルデータ信号に変換している。そして、基準となるクロックと同じ周波数を持つ転送クロックを出力している。
【０００６】
受信側デバイスは内部にＰＬＬ回路を備え、受信した転送クロックを逓倍してシリアルクロックを生成し、これに同期してシリアルデータ信号をパラレルデータ信号に変換する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−３０３９１５号公報
【特許文献２】特開２００７−２６５２６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１の送信側デバイスでは、シリアル出力同期クロックがＬＶＤＳドライバから小振幅差動信号として出力される一方で、シリアルデータ信号は、シリアル出力同期クロックに同期して動作する変換回路によってパラレルデータ信号から変換された上でＬＶＤＳドライバから小振幅差動信号として出力される。つまり、シリアルデータ信号とシリアル出力同期クロックとでは、変換回路が動作することによる遅延分だけ、信号の遷移タイミングのずれ（スキュー）が生じる。このスキューは、送信側デバイスの電源電圧や温度などの動作条件や、送信側デバイスが作製された半導体プロセスによる素子特性のばらつきなどによって変動する。受信側デバイスは、この遅延時間が変動しても、送信側デバイスから受けたシリアルデータ信号を正確にデータをパラレルデータ信号に変換することが求められるので、複雑な設計となってしまう恐れがある。
【０００９】
また、特許文献２に記載の送信側デバイスにおいても、ＰＬＬ回路から出力された転送クロックはクロック送信回路から出力される一方で、シリアルデータ信号は、シリアルクロックに同期して動作する変換回路によってパラレルデータ信号から変換された上でデータ送信回路から出力される。このため特許文献１と同様の問題が生じる恐れがある。
【００１０】
以上の問題を鑑みて成された本発明は、簡易な構成で精度の高い通信を実現できる通信装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成する本発明は、入力された基準クロックをＮ（Ｎは２以上の整数）逓倍した第１変換クロックと前記基準クロックをＮ×Ｋ（Ｋは自然数）逓倍した第２変換クロックとを生成するクロック生成部と、入力されたＮビットの第１のパラレルデータ信号を、前記第１変換クロックに同期して第１のシリアルデータ信号に変換して出力する第１のパラレル／シリアル変換部と、入力されたＮ×Ｋビットの第２のパラレルデータ信号を、前記第２変換クロックに同期して第２のシリアルデータ信号に変換して出力する第２のパラレル／シリアル変換部と、を有し、前記第１のシリアルデータ信号と前記第２のシリアルデータ信号とは位相が互いに異なり、前記第１のシリアルデータ信号と前記第２のシリアルデータ信号の一方は、前記第１のシリアルデータ信号と前記第２のシリアルデータ信号の他方をパラレルデータ信号に変換するためのクロック信号であることを特徴とする送信装置である。
【発明の効果】
【００１３】
本発明によれば、簡易な構成で精度の高い通信を実現できる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る送信装置の構成例を示すブロック図である。
【図２】実施例１に係るタイミング図である。
【図３】本発明に係る受信側デバイスの構成例を示すブロック図である。
【図４】実施例２に係るタイミング図である。
【図５】本発明に係る送信装置の別の構成例を示すブロック図である。
【図６】実施例３に係るタイミング図である。
【図７】実施例３に係る別のタイミング図である。
【図８】本発明に係る受信側デバイスの別の構成例を示すブロック図である。
【発明を実施するための形態】
【００１５】
（実施例１）
図面を参照しながら、本発明に係る第１の実施例を説明する。
【００１６】
図１は、本発明を適用したシリアル通信回路の構成例を示すブロック図である。
【００１７】
送信装置１は、クロック生成部であるＰＬＬ回路１００、パラレル／シリアル変換部（Ｐ／Ｓ変換部）１０１〜１０３と、出力部１１１〜１１３とを含む。ＰＬＬ回路１００は、基準クロックＭＣＫをＮ逓倍した第１変換クロックＣＫ１と、基準クロックＭＣＫをＮ×Ｋ逓倍した第２変換クロックＣＫ２とを生成する。ＮとＫは、それぞれ自然数である。Ｐ／Ｓ変換部１０１〜１０３は、基準クロックＭＣＫに同期して入力されたパラレルデータ信号をシリアルデータ信号に変換して出力し、出力部１１１〜１１３は、Ｐ／Ｓ変換部１０１〜１０３から出力されたシリアルデータ信号を例えばバッファして出力する。
【００１８】
第１のパラレル／シリアル変換部であるＰ／Ｓ変換部１０１は、第１のパラレルデータ信号であるＮビットのパラレルデータ信号ＰＤ１［Ｎ：１］とＰＬＬ回路１００からの第１変換クロックＣＫ１とが入力される構成となっている。パラレルデータ信号ＰＤ１［Ｎ：１］は第１変換クロックＣＫ１に同期してＮビットのシリアルデータＳ１に変換されて、出力部１１１によって例えばバッファされて第１のシリアルデータ信号ＳＤＯ１として出力される。
【００１９】
同様に、別の第１のパラレル／シリアル変換部であるＰ／Ｓ変換部１０２は、別の第１のパラレルデータ信号であるＮビットのパラレルデータ信号ＰＤ２［Ｎ：１］とＰＬＬ回路１００からの第１変換クロックＣＫ１とが入力される構成となっている。パラレルデータ信号ＰＤ２［Ｎ：１］は第１変換クロックＣＫ１に同期してＮビットのシリアルデータＳ２に変換されて、出力部１１２によって例えばバッファされて別の第１のシリアルデータ信号ＳＤＯ２として出力される。
【００２０】
また、第２のパラレル／シリアル変換部であるＰ／Ｓ変換部１０３は、第２のパラレルデータ信号であるＮ×Ｋビットのパラレルクロックデータ信号ＰＣＤ［Ｎ×Ｋ：１］とＰＬＬ回路１００からの第２変換クロックＣＫ２とが入力される構成となっている。パラレルクロックデータ信号ＰＣＤ［Ｎ×Ｋ：１］は第２変換クロックＣＫ２に同期してＮ×ＫビットのシリアルデータＳ３に変換されて、出力部１１３によって例えばバッファされて第２のシリアルデータ信号である転送クロックＳＣＫＯとして出力される。後述するが、転送クロックＳＣＫＯは、第１のシリアルデータ信号をパラレルデータ信号に変換するために用いられるクロック信号である。
【００２１】
ここで、電源変動や温度変化に対する特性の変化を揃えるためにもＰ／Ｓ変換部１０１〜１０３で生じる遅延量が等しくなるように設計することが望ましい。具体的には、あるビットの信号に着目したときにＰ／Ｓ変換部内で通過する論理ゲートの段数を揃えることが考えられる。また出力回路１１１〜１１３も互いに同じ回路構成であることが望ましい。シリアルデータ信号と転送クロックとの位相が一致することが望ましいが、例えばシリアルデータ信号のデータレートに対して１／１０以下の位相差であれば、問題にはならない。
【００２２】
次に、図１と図２を参照しながら本実施例に係る動作を説明する。図２は、Ｎ＝８、Ｋ＝１の場合、すなわち、第１変換クロックＣＫ１と第２変換クロックＣＫ２とが一致する場合の、第１および第２変換クロックＣＫ１、ＣＫ２とシリアルデータ信号ＳＤＯ１、ＳＤＯ２およびＳＣＫＯとの関係を示すタイミング図である。
【００２３】
図２において、Ｐ／Ｓ変換部１０３に入力されるパラレルクロックデータ信号ＰＣＤ［Ｎ×Ｋ：１］は上位ビット側から［Ｈｉｇｈ（Ｈ）、Ｌｏｗ（Ｌ）、Ｈ、Ｌ、Ｈ、Ｌ、Ｈ、Ｌ］であって、Ｐ／Ｓ変換部１０３からは上位ビット側から出力される。そのため、転送クロックＳＣＫＯは、第２変換クロックＣＫ２に同期してＨとＬとが交互に切り替わる。シリアルデータ信号ＳＤＯ１およびＳＤＯ２も同様に、第１変換クロックＣＫ１に同期して出力される。
【００２４】
図１に示す送信装置の構成においてＰ／Ｓ変換部１０１〜１０３および出力部１１１〜１１３は、各データ間で同じ構成となっている。これにより、シリアル通信回路１の電源電圧、温度などの動作条件が変動したり、半導体プロセスに起因する素子特性がばらついたりしても、その影響が同様なものとなる。つまり、本発明によれば、シリアルデータ信号ＳＤＯ１およびＳＤＯ２が遷移するタイミングと、転送クロックＳＣＫＯが遷移するタイミングとは、相対的な関係が保たれる。これにより、従来技術で問題となっていた遅延時間のばらつきを低減し、理想的には０にすることが可能となる。
【００２５】
受信側デバイス（以下、受信装置とも称す）の構成例を図３に示す。受信側デバイス３は、入力されたシリアルデータ信号ＳＤＯ１、ＳＤＯ２および転送クロックＳＣＫＯを出力する入力部３０１〜３０３と、ＰＬＬ回路３０４と、シリアル／パラレル変換部（Ｓ／Ｐ変換部）３１１、３１２とを含む。
【００２６】
入力部３０１〜３０３は、例えばバッファを含んで構成されている。
【００２７】
第２の発振部であるＰＬＬ回路３０４は入力部３０３から入力されるシリアルデータ信号である転送クロックＳＣＫＯ’に基づいて発振し、第２中間クロックを出力する。本実施例では、第２中間クロックは転送クロックＳＣＫＯ’をＮ逓倍したものとである。
【００２８】
Ｓ／Ｐ変換部３１１は、入力部３０１からのシリアルデータ信号ＳＤＯ１’とＰＬＬ回路３０４からのクロックとが入力され、シリアルデータ信号ＳＤＯ１’をＰＬＬ回路３０４からのクロックに同期してパラレルデータ信号ＰＤ１’［Ｎ：１］に変換する。
【００２９】
Ｓ／Ｐ変換部３１２は、入力部３０２からのシリアルデータ信号ＳＤＯ２’とＰＬＬ回路３０４からのクロックとが入力され、シリアルデータ信号ＳＤＯ２’をＰＬＬ回路３０４からのクロックに同期してパラレルデータ信号ＰＤ２’［Ｎ：１］に変換する。
【００３０】
この構成によれば、シリアルデータ信号ＳＤＯ１’、ＳＤＯ２’と転送クロックＳＣＫＯ’に基づいてＰＬＬ回路から出力されるクロックとの間のスキューが低減されるため、シリアルデータ信号をパラレルデータ信号に復元するためのタイミング設計が容易になる。
【００３１】
以上で説明したように、本発明に係る第１の実施例によれば、転送クロックとシリアルデータ信号との、信号が遷移するタイミングの遅延時間のずれを低減することができ、簡易な構成で精度の高い通信を実現できる。また、受信側のデバイスの設計を容易にできる。
【００３２】
（実施例２）
図面を参照しながら、本発明に係る第２の実施例を説明する。第１の実施例とは、Ｎの値と、転送クロックＳＣＫＯを生成するためのパラレルクロックデータ信号ＰＣＤ［Ｎ×Ｋ：１］の配列とが異なっている。
【００３３】
図４は、Ｎ＝７かつＫ＝１の場合の、第１および第２変換クロックＣＫ１、ＣＫ２と、シリアルデータ信号ＳＤＯ１、ＳＤＯ２およびＳＣＫＯの関係を示すタイミング図である。第１変換クロックＣＫ１は基準クロックＭＣＫに対して７逓倍されたものであり、第２変換クロックＣＫ２も基準クロックＭＣＫに対して７×１＝７逓倍されたものとなる。本実施例においても、第１および第２変換クロックＣＫ１、ＣＫ２の位相が一致している場合を例示している。
【００３４】
図４において、Ｐ／Ｓ変換部１０３に入力されるパラレルクロックデータ信号ＰＣＤ［Ｎ×Ｋ：１］は上位ビット側から［Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｈ、Ｈ］であって、Ｐ／Ｓ変換部１０３からは上位ビット側から出力される。このときの転送クロックＳＣＫＯは、周波数が基準クロックＭＣＫと等しく、かつＨ期間とＬ期間との比が４：３である信号となる。
【００３５】
以上の説明で明らかなのは、パラレルクロックデータ信号ＰＣＤ［Ｎ×Ｋ：１］の配列を可変させることで、転送クロックＳＣＫＯの周波数やデューティー比を可変することができる。つまり、パラレルクロックデータ信号ＰＣＤ［Ｎ×Ｋ：１］を可変に設定する不図示のパラレルデータ設定部を設けることで、回路構成を変更することなく、様々な通信規格に対応できるようになる。
【００３６】
なお、受信側デバイスは、第１の実施例で説明したものと同様の構成を取ることができる。
【００３７】
以上で説明したように、本発明に係る第２の実施例によれば、転送クロックとシリアルデータ信号との間のスキューを低減することができ、簡易な構成で精度の高い通信を実現できる。また、受信側のデバイスの設計を容易にできる。さらに、パラレルクロックデータ信号ＰＣＤ［Ｎ×Ｋ：１］を可変に設定することで様々な通信規格に対応できる。
【００３８】
（実施例３）
図５ないし図８を参照しながら、本発明に係る第３の実施例を説明する。
【００３９】
図５は、本実施例に係る送信装置５の構成例を示すブロック図である。図１に示す送信装置１と同一の構成に対しては同じ符号を付している。送信装置５は送信装置１と異なり、第１および第２転送クロックＣＫ１、ＣＫ２の位相関係を変化させることができる。
【００４０】
ＰＬＬ回路５００は、第１の発振部であるリングオシレータ型のＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）回路５０１、分周部である分周回路５０２、位相調整部である位相選択回路５０３および遅延部である遅延回路５０４を含む。ＶＣＯ回路５０１は、３個のインバータがリング状に接続されており、インバータ回路の駆動電流値を電圧信号によって制御することで出力される信号の周波数を制御する。ＶＣＯ回路５０１は、ＰＬＬ回路５００に入力される基準クロックＭＣＫに基づいて発振し、基準クロックＭＣＫをＮ×Ｋ逓倍した第１中間クロックを出力するように構成されている。分周回路５０２はＶＣＯ回路５０１から出力される信号に対して１／Ｋ倍の周波数の分周クロックを生成する。ここでは分周クロックが第１変換クロックＣＫ１としてＰ／Ｓ変換部１０１、１０２に与えられる。位相選択回路５０３は、不図示の制御部から供給される制御信号に応じて、リングオシレータを構成するインバータ回路の各出力ｔｐ１、ｔｐ２、ｔｐ３のいずれか１つを選択して遅延回路５０４に入力する。遅延回路５０４は、位相選択回路５０３を介して与えられた信号に対して、分周回路５０２で生じる遅延量と同等の遅延量を付加した遅延クロックを生成する。ここでは遅延クロックが第２変換クロックＣＫ２として出力される。
【００４１】
図６は、Ｎ＝８かつＫ＝１であり、位相選択回路５０３でｔｐ１が選択された場合の、第１および第２変換クロックＣＫ１、ＣＫ２と、シリアルデータ信号ＳＤＯ１、ＳＤＯ２およびＳＣＫＯの関係を示すタイミング図である。図６において、Ｐ／Ｓ変換部１０３に入力されるパラレルクロックデータ信号ＰＣＤ［Ｎ×Ｋ：１］は上位ビット側から［Ｈ、Ｌ、Ｈ、Ｌ、Ｈ、Ｌ、Ｈ、Ｌ］であって、Ｐ／Ｓ変換部１０３からは上位ビット側から出力される。本実施例においては第１および第２変換クロックＣＫ１、ＣＫ２は基準クロックＭＣＫを８逓倍したもので、互いに位相が１／３周期ずれたものとなっている。
【００４２】
図から明らかなように、シリアルデータ信号ＳＤＯ１、ＳＤＯ２は第１変換クロックＣＫ１に、転送クロックＳＣＫＯは第２変換クロックＣＫ２に同期しているために、シリアルデータ信号ＳＤＯ１、ＳＤＯ２と転送クロックＳＣＫＯとは互いに位相が異なっている。
【００４３】
このように、シリアルデータ信号ＳＤＯ１、ＳＤＯ２と転送クロックＳＣＫＯとの位相を互いに異ならせることで、受信側デバイスの構成をさらに簡略化することが可能になる。以下にその理由を説明する。
【００４４】
図７に、受信側デバイス（受信装置）の構成例を示す。受信側デバイス７は、シリアルデータ信号ＳＤＯ１、ＳＤＯ２および転送クロックＳＣＫＯを受けて出力する入力部７０１〜７０３と、シリアル／パラレル変換部（Ｓ／Ｐ変換部）７１１、７１２とを含む。
【００４５】
入力部７０１〜７０３は、例えばバッファを含んで構成されている。
【００４６】
Ｓ／Ｐ変換部７１１は、入力部７０１からのシリアルデータ信号ＳＤＯ１’と転送クロックＳＣＫＯ’とが入力され、シリアルデータ信号ＳＤＯ１’を転送クロックに同期して第３のパラレルデータ信号であるパラレルデータ信号ＰＤ１’［Ｎ：１］に変換する。
【００４７】
Ｓ／Ｐ変換部７１２は、入力部７０２からのシリアルデータ信号ＳＤＯ２’と転送クロックＳＣＫＯ’とが入力され、シリアルデータ信号ＳＤＯ２’を転送クロックに同期して第３のパラレルデータ信号であるパラレルデータ信号ＰＤ２’［Ｎ：１］に変換する。
【００４８】
既に述べたとおり、シリアルデータ信号ＳＤＯ１、ＳＤＯ２と転送クロックＳＣＫＯとの位相は互いに異なっている。そのため、同等の回路構成を有する入力部７０１〜７０３から出力されるシリアルデータ信号ＳＤＯ１’、ＳＤＯ２’と転送クロックＳＣＫＯ’との位相も互いに異なっている。そのため、転送クロックＳＣＫＯ’の立ち上がりあるいは立ち下がりのエッジに同期して、Ｓ／Ｐ変換部７１１、７１２がシリアルデータ信号ＳＤＯ１’、ＳＤＯ２’をラッチしても、十分なセットアップ時間を確保できる。つまり、図３に示したように受信側デバイスにＰＬＬ回路を設けることが不要になるので、精度の高い通信を実現しながら、受信側デバイスの回路構成をさらに簡略化できるという効果が得られるものである。
【００４９】
以上ではＫ＝１の場合を説明したが、Ｋはこれに限定されるものではない。一例としてＮ＝８、Ｋ＝２かつ、パラレルクロックデータ信号ＰＣＤ［８×２：１］が、上位ビット側から［Ｈ、Ｌ、Ｈ、Ｌ、・・・、Ｈ、Ｌ］と、ＨとＬとが交互に現れる場合を、図８を参照しながら説明する。なお、ここでは位相選択回路５０３はｔｐ１を遅延回路５０４と接続するように制御されているものとする。
【００５０】
ＰＬＬ回路５００に入力される基準クロックＭＣＫを８逓倍したものが第１変換クロックＣＫ１に、８×２＝１６逓倍したものが第２変換クロックＣＫ２としてＰＬＬ回路５００から出力される。つまり、ＶＣＯ回路５０１は基準クロックＭＣＫの１６逓倍で発振し、分周回路５０２で２分周している。
【００５１】
パラレルデータ信号ＰＤ１［Ｎ：１］は第１変換クロックＣＫ１に同期してＰ／Ｓ変換部１０１にてシリアル変換されて、出力回路１１１からシリアルデータ信号ＳＤＯ１として出力される。
【００５２】
同様に、パラレルデータ信号ＰＤ２［Ｎ：１］は第１変換クロックＣＫ２に同期してＰ／Ｓ変換部１０２にてシリアル変換されて、出力回路１１２からシリアルデータ信号ＳＤＯ２として出力される。
【００５３】
また、パラレルクロックデータ信号ＰＣＤ［Ｎ×Ｋ：１］は第２変換クロックＣＫ２に同期してＰ／Ｓ変換部１０３にてシリアル変換されて、出力回路１１３から転送クロックＳＣＫＯとして出力される。
【００５４】
位相選択回路５０３にてｔｐ１を選択しているので、第２の変換クロックＣＫ２は、第１の変換クロックＣＫ１に対して基準クロックＭＣＫの１／（Ｎ×Ｋ×３）＝１／４８周期だけ位相が異なっている。また、シリアルデータ信号ＳＤＯ１、ＳＤＯ２と転送クロックＳＣＫＯとは異なる変換クロックに同期している。そのため、シリアルデータ信号ＳＤＯ１、ＳＤＯ２は転送クロックＳＣＫＯの周期と同じデータレートを有し、両者の位相は基準クロックＭＣＫの１／４８周期だけ異なっている。
【００５５】
この場合にも、受信側デバイスは図７に示したようなシリアルデータ信号ＳＤＯ１、ＳＤＯ２を、転送クロックＳＣＫＯの立ち上がりあるいは立ち下がりエッジに同期して動作するＳ／Ｐ変換部にてパラレルデータ信号に変換することができる。転送クロックＳＣＫＯの立ち上がりあるいは立ち下がりエッジを利用できるので、受信側デバイスにＰＬＬ回路を省略することが可能となり、より簡易な構成を取ることができる。簡易な構成を採用できる利点は多く、設計が容易になるだけでなく、さらに構成部品を少なくできるので、コストを低減することが可能となる。
【００５６】
ＶＣＯ回路５０１は例示したものに限られず、リングオシレータの段数を増加させれば、第１および第２変換クロックの位相差をより細かく調整できるようになる。
【００５７】
また、図５に示した送信装置では、リングオシレータのインバータからの出力がそのまま遅延回路５０４に与えられているが、これらの出力を例えばインバータ回路で反転させるように構成しても良い。これによって、第１および第２変換クロックの位相関係の調整をさらに行うことができる。インバータ回路は、リングオシレータの各段に１個ずつ設けても良いし、位相選択回路の後段に設けても良い。
【００５８】
以上で説明したように、本実施例によれば、簡易な構成で精度の高い通信を実現することができ、また、受信側のデバイスの設計をさらに容易にすることができる。
【００５９】
（その他）
ここまではパラレルデータ信号ＰＤ１、ＰＤ２とがある場合を例にとって説明してきたが、パラレルデータ信号の数はこれに限定されず、１個でも良いし、３以上であってもよい。いずれの場合にも、スキューを低減することができるという本発明の効果に変わりはない。
【００６０】
以上で説明した各実施例では、パラレルクロックデータ信号ＰＣＤをパラレルデータ信号ＰＤ１、ＰＤ２のビット数に対してＫ倍としていたが、パラレルデータ信号ＰＤ１、ＰＤ２のビット数をパラレルクロックデータ信号ＰＣＤのＫ倍のビット数に設定しても良い。
【００６１】
また、パラレルクロックデータ信号ＰＣＤをＮビットとする一方でパラレルデータ信号ＰＤ１、ＰＤ２をＮ×Ｋビットとして、さらに、パラレルデータ信号ＰＤ１、ＰＤ２のデータのＫビットを１単位として扱うことが考えられる。このようにすることで、第１および第２変換クロックＣＫ１、ＣＫ２が同一の周波数を有している場合でも、シリアルデータ信号ＳＤＯ１、ＳＤＯ２のデータレートを転送クロックＳＣＫＯに対して１／Ｋ倍とすることができる。
【００６２】
以上で説明した各実施例では、第１および第２変換クロックＣＫ１、ＣＫ２を出力できるＰＬＬ回路を例示した。しかしながら、Ｋ＝１に設定する場合には、必ずしもＣＫ１とＣＫ２とを別々の出力とする必要はなく、どちらか一方に統一しても良い。これにより、送信装置の構成をさらに簡略化することが可能となる。
【００６３】
また、各出力部は、バッファ以外にもＬＶＤＳドライバのように差動信号を出力する差動出力回路であってもよい。小振幅差動信号を出力するＬＶＤＳドライバは、一般に知られたものが利用できる。この場合には、受信側デバイスの各入力部も、差動信号を受信できる構成にする必要がある。
【００６４】
以上で説明したように、本発明によれば、転送クロックとシリアルデータ信号とのスキューを低減することができ、簡易な構成で精度の高い通信を実現できる。また、受信側のデバイスの設計を容易にできる。つまり、以上で説明した送信装置と受信装置とを備える通信システムは、スキューが低減されているために精度の高い通信が実現でき、さらにその設計が容易にできるものである。
【符号の説明】
【００６５】
ＭＣＫ  基準クロック
ＣＫ１  第１変換クロック
ＣＫ２  第２変換クロック
ＳＤＯ１  シリアルデータ信号
ＳＤＯ２  シリアルデータ信号
ＳＣＫＯ  転送クロック
ＰＣＤ  パラレルクロックデータ信号
ＰＤ１  パラレルデータ信号
ＰＤ２  パラレルデータ信号
【図１】
0005495779.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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