(57)【特許請求の範囲】
【請求項１】
ＯＬＴが具有するバーストモード受信機において，
バースト信号が入力される光信号受信部と，
前記光信号受信部の出力信号とクロック同期を行い，シリアル信号からパラレル信号へ変換するシリアル／パラレル変換部と，
前記光信号受信部の出力信号の平均値検出を行い，信号入力を判定する信号入力判定部と，
前記光信号受信部の出力信号の高周波成分の包絡線検波を行うビットレート判定部と，
前記信号入力判定部とビットレート判定部の判定結果から，前記光信号受信部に入力したバースト信号のビットレートを判定し，前記光信号受信部及び前記シリアル／パラレル変換部の設定を変更する受信機制御部を備え、
前記光信号受信部は、前記光信号受信部におけるバースト信号の受信が終了する度に、複数のビットレート用の設定のうち最も高いビットレート用の設定にリセットされ、
前記受信機制御部は、前記光信号受信部に入力したバースト信号のビットレートを複数のビットレートのうち最も高いビットレート以外のビットレートと判定した場合に、前記光信号受信部に、前記判定したビットレート用の設定に切り替えるようモード切替信号を通知することを特徴とするバーストモード受信機。
【請求項２】
請求項１に記載のバーストモード受信機であって，
前記光信号受信部は，
光信号を電流信号に変換する光電変換素子と，
前記電流信号を電圧信号に変換し，波形整形を行う増幅器を備え，
前記光電変換素子及び前記増幅器は，モード切替信号により，利得や透過帯域が制御されることを特徴とするバーストモード受信機。
【請求項３】
請求項１及び２に記載のバーストモード受信機であって，
前記信号入力判定部は，
前記光信号受信部の出力信号の平均振幅を出力する平均検出回路と，
前記平均検出回路の出力と，比較電圧の比較を行い，入力判定信号を出力するコンパレータを備えることを特徴とするバーストモード受信機。
【請求項４】
請求項１及び３に記載のバーストモード受信機であって，
前記ビットレート判定部は，（ｍ−１）個のレート判定回路を備え，
前記レート判定回路は，前記光信号受信部の出力信号の高周波成分を透過させるハイパスフィルタと，前記ハイパスフィルタの出力の包絡線検波を行う高周波検波器と，前記高周波検波器の出力と比較電圧の比較を行い，レート判定信号を出力するコンパレータを備えることを特徴とするバーストモード受信機。
【請求項５】
請求項１及び４に記載のバーストモード受信機であって，
前記受信機制御部は，前記信号入力判定部からの前記入力判定信号と，前記ビットレート判定部からの前記レート判定信号により，前記光信号受信部へのバースト信号の入力と，ビットレートを判定し，前記光信号受信部と，前記シリアル／パラレル変換部の設定を変更することを特徴とするバーストモード受信機。
【請求項６】
請求項１及び５に記載のバーストモード受信機であって，
前記シリアル／パラレル変換部は，ｍ種類のビットレートのうちの１つのビットレートに対応し，クロック同期と，シリアル信号からパラレル信号への変換を行い，後段のＰＨＹに出力するｍ個のＳｅｒＤｅｓと，前記受信機制御部からの制御信号により，前記光信号受信部の出力信号を，前記ＳｅｒＤｅｓに透過するか否かを制御するスイッチ回路を備えることを特徴とするバーストモード受信機。
【請求項７】
請求項１及び５に記載のバーストモード受信機であって，
前記シリアル／パラレル変換部は，前記受信機制御部からの制御により，クロック同期の際に使用する参照クロックを，入力されたバースト信号のビットレートに対応した周波数に変更し，バースト信号のクロック同期と，シリアル信号からパラレル信号への変換を行い，後段のＰＨＹに出力するマルチレートＳｅｒDesを備えることを特徴とするバーストモード受信機。
【請求項８】
ＯＬＴと，光ファイバを介して，送信ビットレートの異なるＯＮＵが混在して接続されたＰＯＮシステムにおいて，
前記ＯＬＴは，
バースト信号が入力される光信号受信部と，
前記光信号受信部の出力信号とクロック同期を行い，シリアル信号からパラレル信号へ変換するシリアル／パラレル変換部と，
前記光信号受信部の出力信号の平均値検出を行い，第１の比較電圧と比較を行う信号入力判定部と，
前記光信号受信部の出力信号の高周波成分の包絡線検波を行い，第２の比較電圧と比較を行うビットレート判定部と，
前記光信号受信部とビットレート判定部の比較結果から，前記光信号受信部に入力したバースト信号のビットレートを判定し，前記光信号受信部及び前記シリアル／パラレル変換部の設定を変更する受信機制御部と、
によって構成される光受信回路を備え、
前記光信号受信部は、前記光信号受信部におけるバースト信号の受信が終了する度に、複数のビットレート用の設定のうち最も高いビットレート用の設定にリセットされ、
前記受信機制御部は、前記光信号受信部に入力したバースト信号のビットレートを複数のビットレートのうち最も高いビットレート以外のビットレートと判定した場合に、前記光信号受信部に、前記判定したビットレート用の設定に切り替えるようモード切替信号を通知することを特徴とするＰＯＮシステム。
【請求項９】
請求項８に記載のＰＯＮシステムであって，
前記ＯＬＴが備える前記光信号受信部は，
光信号を電流信号に変換する光電変換素子と，
前記電流信号を電圧信号に変換し，波形整形を行う増幅器を備え，
前記光電変換素子及び前記増幅器は，モード切替信号により，利得や透過帯域が制御されることを特徴とするＰＯＮシステム。
【請求項１０】
請求項８及び９に記載のＰＯＮシステムであって，
前記ＯＬＴが備える前記信号入力判定部は，
前記光信号受信部の出力信号の平均振幅を出力する平均検出回路と，
前記平均検出回路の出力と，比較電圧の比較を行い，入力判定信号を出力するコンパレータを備えることを特徴とするＰＯＮシステム。
【請求項１１】
請求項８及び１０に記載のＰＯＮシステムであって，
前記ＯＬＴが備える前記ビットレート判定部は，（ｍ−１）個のレート判定回路を備え，
前記レート判定回路は，前記光信号受信部の出力信号の高周波成分を透過させるハイパスフィルタと，前記ハイパスフィルタの出力の包絡線検波を行う高周波検波器と，前記高周波検波器の出力と比較電圧の比較を行い，レート判定信号を出力するコンパレータを備えることを特徴とするＰＯＮシステム。
【請求項１２】
請求項８及び１１に記載のＰＯＮシステムであって，
前記ＯＬＴが備える前記受信機制御部は，前記信号入力判定部からの前記入力判定信号と，前記ビットレート判定部からの前記レート判定信号により，前記光信号受信部へのバースト信号の入力と，ビットレートを判定し，前記光信号受信部と，前記シリアル／パラレル変換部の設定を変更することを特徴とするＰＯＮシステム。
【請求項１３】
請求項８及び１２に記載のＰＯＮシステムであって，
前記ＯＬＴが備える前記シリアル／パラレル変換部は，ｍ種類のビットレートのうちの１つのビットレートに対応し，クロック同期と，シリアル信号からパラレル信号への変換を行い，後段のＰＨＹに出力するｍ個のＳｅｒＤｅｓと，前記受信機制御部からの制御信号により，前記光信号受信部の出力信号を，前記ＳｅｒＤｅｓに透過するか否かを制御するスイッチ回路を備えることを特徴とするＰＯＮシステム。
【請求項１４】
請求項８及び１２に記載のＰＯＮシステムであって，
前記ＯＬＴが備える前記シリアル／パラレル変換部は，前記受信機制御部からの制御により，クロック同期の際に使用する参照クロックを，入力されたバースト信号のビットレートに対応した周波数に変更し，バースト信号のクロック同期と，シリアル信号からパラレル信号への変換を行い，後段のＰＨＹに出力するマルチレートＳｅｒDesを備えることを特徴とするＰＯＮシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，PONシステムにおけるバーストモード受信機のマルチレート受信技術に関する。
【背景技術】
【０００２】
PON（：Passive Optical Network）システムは，光ファイバやＯＬＴ（：Optical Line Termination，加入者収容装置）を複数のＯＮＵ（：Optical Network Unit，光加入者終端装置）で共有する，高速／大容量の光アクセスシステムであり，１ユーザあたりのコストを抑制できる技術としてFTTHサービスを支えている。このPONシステムでは，ＯＬＴからＯＮＵへの下り信号は連続信号であるが，ＯＮＵからＯＬＴへの上り信号は，衝突を防ぐためにＯＬＴで時分割多重方式が採用されており，バースト信号となる。さらにＯＮＵとＯＬＴの距離はユーザによって異なるため，ＯＬＴは，異なるレベルの光信号を受信することになる。従ってＯＬＴは，高受信感度性をもち，広いダイナミックレンジを達成することが可能な受信機を有することが必要となる。
【０００３】
PONシステムは今後，より高速なサービスの提供が開始されると予想されている。しかし，高速サービスの開始段階では，既存の全てのユーザが高速サービスを必要としないため，既存ビットレートと高速ビットレートの両方のＯＮＵが混在する状況が考えられる。このような状況において，通信キャリアの運用コストを抑え，既存システムとの円滑なマイグレーションを進めるためには，ＯＬＴが複数ビットレートのバースト信号を受信する能力，すなわちマルチレート用のバーストモード受信機を備えることが必要となる。ＩＥＥＥ８０２．３ａvタスクフォースにおいて標準化が行われた，伝送速度１０．３１２５GbpsのＰＯＮシステムである１０G-EPONについても，非特許文献１において，既存システムであるGE-PONのＯＮＵをＯＬＴが同時収容するために，伝送速度１０．３１２５Gbps及び１．２５Gbps両方のバースト信号に対応した，バーストモード受信機の物理層仕様を規定している。
【０００４】
バーストモード受信機は，光電変換したバースト信号とクロック同期を行い，シリアル信号からパラレル信号へ変換を行うＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）を備える構成が一般的である。ここでＯＬＴが複数のビットレートのバースト信号を受信する状況を考えた場合，ＳｅｒＤｅｓが対応しないビットレートの信号を受信すると，誤った受信信号およびクロックが上位層に伝送され，これにより誤動作が発生する。したがって，マルチレート用バーストモード受信機では，信号の伝送ビットレートに応じて，ＳｅｒＤｅｓへの出力を制御する機能，もしくはＳｅｒＤｅｓの対応ビットレートを制御する機能が必要である。
【０００５】
また，PONシステムにおいては，ＯＮＵとＯＬＴの距離がユーザによって異なるため，ＯＬＴは，異なるレベルの光信号を受信することになる。従ってバーストモード受信機は，高受信感度性，広いダイナミックレンジを有することが必要となる。ここで複数ビットレートのバースト信号を受信する場合では，受信信号のビットレートにより，増幅器の最適な利得及び帯域が異なる。従って，マルチレート用バーストモード受信機が高感度を実現するためには，増幅器の設定をビットレートに応じて変化させる必要がある。
【０００６】
これまでに，マルチレート受信機についていくつかの技術が考案されている。非特許文献２では，ＴＩＡ（：ＴｒａｎｓＩｍｐｅｄａｎｃｅ  Ａｍｐｌｉｆｉｅｒ）の出力を分岐し，低ビットレート，高ビットレートそれぞれに対応したリミットアンプで増幅した信号について，プリアンブルパターン（１／０連続）とそれを1ビット遅延させた信号を合成し，ビットレート判定を行うことでＳｅｒＤｅｓに入力を制御する方式について示している。
【０００７】
また，特許文献１では，ＭＡＣ層がＯＮＵの送信タイムスロットから判断した制御信号により，増幅器の利得とＳｅｒＤｅｓの参照クロックを切り替えることで複数ビットレートに対応する方式が示されている。
特許文献２では，ＳｅｒＤｅｓ内でクロック信号を再生するためのＣＤＲ（：Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）において，入力信号のクロックと自身の基準クロックを比較することにより入力信号のビットレートを判定し，後段の信号処理回路を選択する方式が示されている。
【０００８】
【非特許文献１】ＩＥＥＥ  Ｄｒａｆｔ  Ｐ８０２．３ａｖ／Ｄ３．４
【非特許文献２】Ｋ．  Ｈａｒａ，  ｅｔ  ａｌ．  “Ｂｕｒｓｔ−ｍｏｄｅ  Ｂｉｔ−ｒａｔｅ  Ｄｉｓｃｒｉｍｉｎａｔｉｏn Ｃｉｒｃｕｉｔ  ｆｏｒ  １．２５／１０．３−Ｇｂｉｔ／ｓ  Ｄｕａｌ−ｒａｔｅ  ＰＯＮ  Ｓｙｓｔｅｍｓ”  ＯＦＣ２００９
【特許文献１】特開２００７−２４３２８５公報
【特許文献２】特開２００５−３４８０４７公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし，非特許文献１に記載の方法は１／０連続のプリアンブルパターンのみに対応しており，例えば１／０連続のプリアンブルパターンではない１０Ｇ−ＥＰＯＮの標準規格には対応できない。また，信号を正確に１ビットと遅延させる必要があり，遅延回路が技術的に困難である。特許文献１に記載の方法では，ＯＮＵの登録の際の制御信号は低速信号であることが必須であり，ＯＮＵがマルチレート送信機を備える必要がある。例えば，１０Ｇ−ＥＰＯＮの標準規格ではＯＮＵは単一のビットレートでのみ送信を行うことになっており，ＯＮＵの変更が必要である。また，ＭＡＣチップなどからの制御線が必要であり，上位層チップとの相互接続性が問題となる場合がある。特許文献２に記載の方法では，ビットレート判定に時間がかかるため，連続信号にしか対応することができない。
【００１０】
すなわち、上述した従来例では，ＯＮＵに特別な機能を必要とすることなく，様々なＰＯＮシステムに対応したマルチレート用バーストモード受信機を実現することができない。例えば，非特許文献１の方法ではプリアンブルパターンの変更が必要であり，また特許文献１ではＯＮＵが複数のビットレートで送信できる機能が必須である。ＯＬＴは複数の装置ベンダ製のＯＮＵが接続されることが想定されるため，標準化仕様外の機能を必須とすることは，通信キャリアの運用上好ましくない。また，ＰＯＮシステムにおいては，高速なバースト信号に対応可能であることが必要である。
【００１１】
そこで本発明の目的は，異なる送信ビットレートのＯＮＵが混在するＰＯＮシステムにおいて，ＯＬＴが，ＯＮＵに特別な機能を必要とせずに高速なバースト信号を受信するための，マルチレート用バーストモード受信機を実現することである。
【課題を解決するための手段】
【００１２】
本発明のマルチレート用バーストモード受信機では，平均振幅を検出することにより信号の入力を判定する信号入力判定部と，高周波成分の包絡線検波を行い信号のビットレートを判定するビットレート判定部の判定結果により，受信ビットレートに対応した光信号受信部及びシリアル／パラレル変換部の設定切替を行う。
【発明の効果】
【００１３】
本発明によれば，バースト信号の伝送ビットレートにより異なる周波数特性によってビットレート判定を行うため，ＯＮＵの特別な機能を必要とせず，またプリアンブルのパターンに依存しないで採用することが可能である。また，バーストモード受信機内でビットレート判定及び制御が行えるため，上位層チップからの制御線が不要であり，相互接続実現が容易となる。さらに，ビットレート判定時間が短いため，高速なバースト信号に対応でき，また高通信効率を実現できる。
【図面の簡単な説明】
【００１４】
【図１】本発明を適用するPONシステムの構成例
【図２】本発明の第１の実施形態における構成図
【図３】第１の実施形態における光信号受信部10の構成例
【図４】第１の実施形態における信号入力判定部50の構成例
【図５】第１の実施形態におけるビットレート判定部60の構成例
【図６】第１の実施形態での受信機制御部70におけるビットレート判定基準
【図７】第１の実施形態における動作例のフローチャート
【図８】第１の実施形態におけるビットレート判定部60のシミュレーションによる動作検証
【図９】本発明の第２の実施形態における構成図
【図１０】第２の実施形態におけるビットレート判定部60の構成例
【図１１】第２の実施形態でのビットレート判定制御部70におけるビットレート判定基準
【図１２】本発明の第３の実施形態における構成図
【発明を実施するための最良の形態】
【００１５】
本発明を適用するPONシステムの構成ブロック図を図１に示す。図１が示すように，システム全体はＯＬＴ１と，送信ビットレートの異なる複数のＯＮＵ２と，それらの間に設置された光ファイバ３と光分岐器４を含む。ＯＬＴ１の内部構成は，複数ビットレートのバースト信号の光電変換を行い，クロック同期を行う，本発明のマルチレート用バーストモード受信機５と，ＰＯＮフレームを符号復号するＰＨＹ６と，ＭＡＣフレームを処理して外部のネットワークと接続されるＭＡＣフレーム処理部７とで構成される。
【００１６】
以下，本発明の実施の形態について，実施例を挙げて詳細に説明する。なお，各図において共通する部分には，同一の符号が付与されている。
【実施例１】
【００１７】
まず，本発明の第１の実施例におけるバーストモード受信機５の構成について，図２を参照して以下に説明する。第１の実施例では，図１のように，同一のPONシステム内で，伝送速度が高速のＯＮＵと低速のＯＮＵの２種類のＯＮＵが混在している状況を想定している。
[回路構成説明]
本発明におけるバーストモード受信機５は，光入力信号８を増幅器出力信号１３に変換する光信号受信部１０と，前記増幅器出力信号１３とクロック同期を行い，シリアル信号からパラレル信号に変換するＳｅｒＤｅｓを受信ビットレートの種類と同数備えるシリアル／パラレル変換部９と，前記増幅器出力信号１３に基づいてバースト信号の入力を判定し，入力判定信号５１を出力する信号入力判定部５０と，前記増幅器出力信号１３に基づいて高周波成分を検出し，ビットレート判定信号６１を出力するビットレート判定部６０と，前記入力判定信号５１及び前記ビットレート判定信号６１に基づいて，入力信号の伝送レートを判定し，判定結果に基づいて，対応するＳｅｒＤｅｓへ出力を切り替える出力切替信号７１と，前記光信号受信部１０を，入力ビットレートに適した設定に変更するモード切替信号７２を出力するビットレート判定制御部７０により構成される。
[光信号受信部１０説明]
光信号受信部１０は，光入力信号８を電流信号に変換する光電変換素子１１と，前記光電変換素子１１からの電流信号を電圧信号に変換し，さらに適切な振幅に増幅して増幅器出力信号１３として出力する増幅器１２により構成される。図３を用いて，光信号受信部の構成例を説明する。光電変換素子１１は，例えばＡＰＤ（Ａｖａｌａｎｃｈｅ  ＰｈｏｔｏＤｉｏｄｅ）などが使用される。増幅器１２は，電流信号を電圧信号に変換するトランスインピーダンスアンプ１００と，電圧信号を一定振幅に増幅して増幅器出力１３として出力するリミットアンプ１１０により構成される。トランスインピーダンスアンプ１００は，利得切替回路１０１と帰還抵抗１０２と，オペアンプ１０３により構成される。利得切替回路１０１は，モード切替信号７２が入力されると，帰還抵抗１０２の大きさを変化させ，トランスインピーダンスアンプ１００の利得と帯域を受信ビットレートに適切な値に設定する。リミットアンプ１１０は帯域制限回路１１１と制限増幅回路１１２により構成される。帯域制限回路１１１はモード切替信号７２が入力されると，制限増幅回路１１２の透過帯域を制限することで，Ｓ／Ｎ比の改善を図り，受信感度を向上させる。光信号受信部の構成はこれに依らず，受信ビットレートに対して適切な設定が可能であればどのような構成でもよい。例えばリミットアンプ１１０は単一のモジュールでは無く，高ビットレート，低ビットレートにそれぞれ対応するモジュールを並列に接続し，モード切替信号７２によって増幅器出力信号１３を選択してもよい。また，モード切替信号７２により制御するデバイス及びパラメータはどのようなものでもかまわない。例えば，光電変換素子１１の増倍率を変更してもよい。
[シリアル／パラレル変換部９説明]
シリアル／パラレル変換部９は，スイッチ回路２０と，高レート用ＳｅｒＤｅｓ３０と，低レート用ＳｅｒＤｅｓ４０により構成される。スイッチ回路２０は，増幅器信号１３の出力先を，出力切替信号７１に従って，高レート用ＳｅｒＤｅｓ３０もしくは低レート用ＳｅｒＤｅｓ４０へと切り替える機能を有する。スイッチ回路２０は，例えばクロスポイントスイッチなどを用いることで実現できる。高レート用ＳｅｒＤｅｓ３０及び低レート用ＳｅｒＤｅｓ４０は，前記スイッチ回路２０を透過して入力される増幅器出力信号１３とクロック同期を行い，シリアル信号からパラレル信号に変換して後段のＰＨＹ６に出力する。
[信号入力判定部５０説明]
信号入力判定部５０の構成を図４に示す。信号入力判定部５０は，平均検出回路５２とコンパレータ５６を備える。平均検出回路５２は，増幅器出力信号１３の振幅の平均値を出力する回路であり，例えば図４に示すように，抵抗５３とコンデンサ５４で構成される積分回路により実現できる。ただし，平均検出回路５２の構成はこれに依らない。コンパレータ５６は，正側に比較電圧５５が入力され，負側には前記平均検出回路５２の出力が入力される。前記コンパレータ５６は，前記平均検出回路５２の出力が前記比較電圧５５を超えると，入力判定信号５１として出力をＬｏｗレベルからＨｉｇｈレベルに変更する。
[ビットレート判定部６０説明]
ビットレート判定部６０は，高ビットレート判定回路８２により構成され，高ビットレート判定回路８２は，ハイパスフィルタ６２と高周波検波器６３と比較電圧６５により構成される。ハイパスフィルタ６２は，増幅器出力信号１３の低周波成分を減衰させ，高周波成分を透過させる。ハイパスフィルタ６２の遮断周波数は，低ビットレート信号を構成する周波数成分を十分に減衰させる値を選択する。高周波検波器６３は，前記ハイパスフィルタ６２を透過した前記増幅器出力信号１３の高周波成分の包絡線を出力する。コンパレータ６５は，正側に比較電圧６４，負側に前記高周波検波器６３の出力が入力される。比較電圧６４は，低ビットレート信号の包絡線出力のピーク値より大きく，かつ高ビットレート信号の包絡線出力のピーク値より小さい値が選択される。前記コンパレータ６５は，前記高周波検波器６３の出力が比較電圧６４を超えると，ビットレート判定信号６１として出力をＬｏｗレベルからＨｉｇｈレベルに変更する。
[受信機制御部７０説明]
受信機制御部７０は，前記信号入力判定部５０からの入力判定信号５１と，前記ビットレート判定部６０からのビットレート判定信号６１により，受信ビットレートを判定し，判定結果に基づいて，出力切替信号７１と，モード切替信号７２を出力する。受信機制御部７０の受信ビットレート判定基準は後で説明する。
[第１の実施例動作説明]
ここで，第１の実施例における動作例を図７を用いて説明する。本実施例では，初期状態において，光信号受信部１０は高ビットレート用の設定になっており，またスイッチ回路２０の出力は，高レート用ＳｅｒＤｅｓ３０及び低レート用ＳｅｒＤｅｓ４０のどちらにも入力しない設定になっている（Ｓ７０１）。
【００１８】
光信号受信部１０が光入力信号８を受信すると（Ｓ７０２），光電変換素子１１及び増幅器１２によって光電変換され，増幅器出力信号１３として出力される。増幅器出力信号１３はシリアル／パラレル変換部９と信号入力判定部５０とビットレート判定部６０に分岐してそれぞれ入力される。この段階では，シリアル／パラレル変換部９のスイッチ回路２０は出力が閉じているため，増幅器出力信号１３は後段のＳｅｒＤｅｓに透過しない。
【００１９】
信号入力判定部５０では，増幅器出力信号１３を受信すると，平均検出回路５２より出力される平均振幅と，比較電圧５５がコンパレータ５６により比較される（Ｓ７０３）。平均振幅が前記比較電圧５５より大きいと，前記コンパレータ５６が入力判定信号５１を出力する。これにより，バースト信号の入力を判定する（Ｓ７０４）。
【００２０】
ビットレート判定部６０では，増幅器出力信号１３を受信すると，ハイパスフィルタ６２により低周波成分を減衰させ，高周波成分を透過させる。高周波検波器６３は，前記ハイパスフィルタ６２を透過した高周波成分の包絡線をコンパレータ６５に出力する。前記コンパレータ６５は，前記高周波検波器６３の出力が比較電圧６４を超えた場合，ビットレート判定信号６１を出力する。これにより，受信信号が高ビットレートか否かを判定する（Ｓ７０５）。
【００２１】
受信機制御部７０は入力判定信号５１を受信し，かつビットレート判定部６０でビットレート判定が可能な時間が経過していると判断したら，図６に示す判定基準に従って，モード切替信号７２及び出力切替信号７１により受信機の制御を行う。まず，入力判定信号５１とビットレート判定信号６１がＨｉｇｈレベルとして出力されている場合は，高ビットレートのバースト信号と判定し，出力切替信号７１によりスイッチ回路２０を制御し，増幅器出力１３を高レート用ＳｅｒＤｅｓ３０へ透過させる（Ｓ７０６）。次に，入力判定信号５１がＨｉｇｈレベルで，ビットレート判定信号６１がＬｏｗレベルのままの場合は，低ビットレート信号と判定し，出力切替信号７１によりスイッチ回路２０を制御し，増幅器出力１３を低レート用ＳｅｒＤｅｓ４０へ透過させる。また，モード切替信号７２により，光信号受信部１０を低ビットレート用の設定にモード切替を行う（Ｓ７０７）。
【００２２】
ＰＨＹ６が，バースト信号の終了を検知すると，リセット信号２００がバーストモード受信機５に入力され，初期状態に戻る（Ｓ７０８）。このリセット信号２００は，一般的なＰＨＹチップは出力機能を備えている。また，ＰＨＹチップからでは無く，バーストモード受信機５内に，自己リセット回路を設けてもよい。
【００２３】
以上により，ＯＮＵに特別な機能を必要とせず，また上位チップからの特別な制御線を不要としたマルチレート用バーストモード受信機を実現できる。
[ビットレート判定部６０検証]
ＰＯＮシステムにおけるバーストモード受信機は，高速なバースト信号を受信するため，できる限りビットレート判定が速いことが求められる。そこでビットレート判定部６０の動作をシミュレーションにより検証した。図８に本シミュレーションの結果を示す。本シミュレーションは，ＩＥＥＥにて標準化が行われた伝送速度１．２５Ｇｂｐｓ（低ビットレート）のＧＥ−ＰＯＮと，１０．３１２５Ｇｂｐｓ（高ビットレート）の１０Ｇ−ＥＰＯＮの２種類のＯＮＵが混在する状況を想定している。まず，ビットレート判定部６０への入力波形について，低ビットレートの波形を図８（ａ），高ビットレートの波形を図８（ｂ）に示す。本シミュレーションの信号パターンは，両ビットレートとも１０Ｇ-EPON標準規格のプリアンブルパターンを採用した。図８（ｃ）に，両波形をハイパスフィルタ６２に入力した場合に，高周波検波器６３によって得られる包絡線を示す。ここでハイパスフィルタ６２の遮断周波数は，１．２５ＧＨｚとした。本結果によると，入力開始から１０ｎｓｅｃ以下で高ビットレート信号の出力が低ビットレート信号の出力のピーク値を十分に超えている。例えば比較電圧６４を１．５Ｖに設定すると，１０ｎｓｅｃ以下でビットレート判定可能なレベルに達していると考えることができる。１０Ｇ−ＥＰＯＮにおけるバーストモード受信機の信号安定化時間は８００ｎｓｅｃ未満と定められており，この値に対して十分短い時間でビットレート判定が可能であるため，高速なバースト信号にも十分対応できる。また，データに対するプリアンブルの長さを短くすることができるため，高通信効率を実現することができる。
【実施例２】
【００２４】
本発明の第２の実施例におけるバーストモード受信機５について，図９を参照して以下に説明する。本実施例は，第１の実施例と異なり，同一のＰＯＮシステム内で，高速ＯＮＵ，中速ＯＮＵ，低速ＯＮＵの３種類のＯＮＵが存在する状況を想定している。
[回路構成説明]
本実施例におけるバーストモード受信機５の構成は，第１の実施例と同様に光信号受信部１０と，シリアル／パラレル変換部９と，信号入力判定部５０と，ビットレート判定部６０と，受信機制御部７０により構成される。
[光信号受信部１０説明]
光信号受信部１０は，モード切替信号７２により，３種類のビットレートにそれぞれ最適な設定に切り替えることが可能な構成をとる。
[シリアル／パラレル変換部９説明]
シリアル／パラレル変換部９は，３種類のビットレートに対応するため，スイッチ回路２０と，高レート用ＳｅｒＤｅｓ３０と，中レートＳｅｒＤｅｓ３５と，低レート用ＳｅｒＤｅｓ４０により構成される。スイッチ回路２０は，増幅器出力信号１３を，出力切替信号７１に従って対応するビットレートのＳｅｒＤｅｓに透過させる。
[信号入力判定部５０説明]
信号入力判定部５０は，第１の実施例と同様に増幅器出力信号１３の平均振幅を検出し，バースト信号の入力を判定して入力判定信号５１を出力する。
[ビットレート判定部６０説明]
本実施例におけるビットレート判定部６０の構成例を図１０に示す。本実施例におけるビットレート判定部６０は，３種類のビットレートを判定するために，中ビットレート判定回路８１と高ビットレート判定回路８２により構成され，増幅器出力信号１３が中ビットレート判定回路８１と高ビットレート判定回路８２両方に入力される。中ビットレート判定回路８１，高ビットレート判定回路８２はどちらもハイパスフィルタ，高周波検波器，コンパレータにより構成される。ただし，ハイパスフィルタ８１０の遮断周波数は，低ビットレート信号を構成する周波数成分を十分減衰させる値，ハイパスフィルタ８２０の遮断周波数は，低ビットレート信号及び中ビットレート信号を構成する周波数成分を十分減衰させる値を選択する。中ビットレート判定回路８１では，高周波検波器８１１の出力が比較電圧８１３を超えると，コンパレータ８１４の出力がＨｉｇｈレベルとなり，中ビットレート判定信号８１５として出力される。同様に，高ビットレート判定回路８２では，高周波検波器８２１の出力が比較電圧８２３を超えると，コンパレータ８２４の出力がＨｉｇｈレベルとなり，高ビットレート判定信号８２５として出力される。
[受信機制御部７０説明]
受信機制御部７０は，前記信号入力判定部５０からの入力判定信号５１と，前記ビットレート判定部６０からの中ビットレート判定信号８１５及び高ビットレート判定信号８２５により，受信ビットレートを判定し，判定結果に基づいて，出力切替信号７１と，モード切替信号７２を出力する。本実施例における受信機制御部７０の受信ビットレート判定基準は後で説明する。
[第２の実施例動作説明]
第２の実施例における動作例を説明する。本実施例においても，初期状態では光信号受信部１０は高ビットレート用の設定になっており，またスイッチ回路２０は，全てのＳｅｒＤｅｓに対する出力が閉じた状態となっている。
【００２５】
光信号受信部１０が光入力信号８を受信すると，光電変換素子１１及び増幅器１２によって光電変換され，増幅器出力信号１３として出力される。増幅器出力信号１３はシリアル／パラレル変換部９と信号入力判定部５０とビットレート判定部６０の中ビットレート判定回路８１及び高ビットレート判定回路８２に分岐してそれぞれ入力される。
【００２６】
信号入力判定部５０では，増幅器出力信号１３を受信すると，平均検出回路５２より出力される平均振幅と，比較電圧５５がコンパレータ５６により比較される。平均振幅が前記比較電圧５５を超えると，前記コンパレータ５６が入力判定信号５１を出力する。
【００２７】
ビットレート判定部６０では，増幅器出力信号１３を受信すると，中ビットレート判定回路８１のハイパスフィルタ８１０及び高ビットレート判定回路８２のハイパスフィルタ８２０のそれぞれの遮断周波数に従って低周波成分を減衰させ，高周波成分を透過させる。高周波検波器８１１及び８２１は，前記ハイパスフィルタ８１０及びハイパスフィルタ８２０を透過した高周波成分の包絡線をコンパレータ８１４及びコンパレータ８２４に出力する。前記ハイパスフィルタ８１０は，低ビットレート信号を構成する周波数成分を十分に減衰させるため，前記コンパレータ８１４は，中ビットレートもしくは高ビットレート信号が入力された場合に中ビットレート判定信号８１５を出力する。また，前記ハイパスフィルタ８２０は，中ビットレート信号及び低ビットレート信号を構成する周波数成分を十分に減衰させるため，前記コンパレータ８２４は，高ビットレート信号が入力された場合にのみ，高ビットレート信号８２５を出力する。
【００２８】
受信機制御部７０は入力判定信号５１を受信し，かつビットレート判定部６０でビットレート判定が可能な時間が経過したと判断したら，図１１に示す判定基準に従って，モード切替信号７２及び出力切替信号７１により受信機の制御を行う。まず，入力判定信号５１，中ビットレート判定信号８１５，高ビットレート判定信号８２５が全てＨｉｇｈレベルとして出力されている場合は，高ビットレート信号と判定し，出力切替信号７１によりスイッチ回路２０を制御し，増幅器出力１３を高レート用ＳｅｒＤｅｓ３０へ透過させる。次に，入力判定信号５１と中ビットレート判定信号８１５がＨｉｇｈレベルで，高ビットレート判定信号８２５がＬｏｗレベルのままの場合は，中ビットレート信号と判定し，出力切替信号７１によりスイッチ回路２０を制御し，増幅器出力１３を中レート用ＳｅｒＤｅｓ３５へ透過させる。また，モード切替信号７２により，光信号受信部１０を中ビットレート用の設定にモード切替を行う。入力判定信号５１がＨｉｇｈレベルで，中ビットレート判定信号８１５と高ビットレート判定信号８２５がＬｏｗレベルのままの場合は，低ビットレート信号と判定し，出力切替信号７１によりスイッチ回路２０を制御し，増幅器出力１３を低レート用ＳｅｒＤｅｓ３５へ透過させる。また，モード切替信号７２により，光信号受信部１０を低ビットレート用の設定にモード切替を行う。
【００２９】
ＰＨＹ６が，バースト信号の終了を検知すると，リセット信号２００がバーストモード受信機５に入力され，初期状態に戻る。
【００３０】
以上の動作により，送信ビットレートの異なる３種のＯＮＵが混在したシステムにおけるバーストモード受信機を実現することができる。
【実施例３】
【００３１】
本発明の第３の実施例におけるバーストモード受信機５について，図１２を参照して以下に説明する。本実施例は，第１の実施例と同様に，同一のＰＯＮシステム内で，高速ＯＮＵ，低速ＯＮＵの２種類のＯＮＵが存在する状況を想定している。
[回路構成説明]
本実施例におけるバーストモード受信機５の構成は，第１の実施例と同様に光信号受信部１０と，シリアル／パラレル変換部９と，信号入力判定部５０と，ビットレート判定部６０と，受信機制御部７０により構成される。第１の実施例と異なるのは，シリアル／パラレル変換回路９の構成である。本実施例におけるシリアル／パラレル変換回路９は，異なるビットレートに対し，参照クロックを切り替えることで対応するマルチレートＳｅｒＤｅｓ９０により構成される。また，受信機制御部７０からは，ビットレート判定結果に伴い，モード切替信号７２と，マルチレートＳｅｒＤｅｓの参照クロックを切り替える参照クロック切替信号７３が出力される。
[第３の実施例動作説明]
第３の実施例における動作例を説明する。本実施例では，初期状態において，光信号受信部１０は高ビットレート用の設定になっており，またマルチレート用ＳｅｒＤｅｓ９０の参照クロックは無入力となっている。
【００３２】
光信号受信部１０が光入力信号８を受信すると，光電変換素子１１及び増幅器１２によって光電変換され，増幅器出力信号１３として出力される。増幅器出力信号１３はシリアル／パラレル変換部９と信号入力判定部５０とビットレート判定部６０に分岐してそれぞれ入力される。
【００３３】
信号入力判定部５０では，増幅器出力信号１３を受信すると，平均検出回路５２より出力される平均振幅と，比較電圧５５がコンパレータ５６により比較される。平均振幅が前記比較電圧５５より大きいと，前記コンパレータ５６が入力判定信号５１を出力する。
【００３４】
ビットレート判定部６０では，増幅器出力信号１３を受信すると，ハイパスフィルタ６２により低周波成分を減衰させ，高周波成分を透過させる。高周波検波器６３は，前記ハイパスフィルタ６２を透過した高周波成分の包絡線をコンパレータ６５に出力する。前記コンパレータ６５は，前記高周波検波器６３の出力が比較電圧６４を超えた場合，ビットレート判定信号６１を出力する。
【００３５】
受信機制御部７０は入力判定信号５１を受信し，かつビットレート判定部６０でビットレート判定が可能な時間が経過していると判断したら，モード切替信号７２及び参照クロック切替信号７３により受信機の制御を行う。まず，入力判定信号５１とビットレート判定信号６１がＨｉｇｈレベルとして出力されている場合は，高ビットレートのバースト信号と判定し，参照クロック切替信号７３により，マルチレートＳｅｒＤｅｓ９０の参照クロックを高ビットレートに対応した周波数に設定する。次に，入力判定信号５１がＨｉｇｈレベルで，ビットレート判定信号６１がＬｏｗレベルのままの場合は，低ビットレート信号と判定し，参照クロック切替信号７３によりマルチレートＳｅｒＤｅｓ９０の参照クロックを低ビットレートに対応した周波数に設定する。また，モード切替信号７２により，光信号受信部１０を低ビットレート用の設定にモード切替を行う。
【００３６】
ＰＨＹ６が，バースト信号の終了を検知すると，リセット信号２００がバーストモード受信機５に入力され，初期状態に戻る。
【００３７】
以上の動作により，マルチレートＳｅｒＤｅｓを使用した場合のマルチレート用バーストモード受信機を実現できる。
[その他]
なお，上述する各実施の形態は，本発明の好適な実施の形態であり，本発明の要旨を逸脱しない範囲内において変更実施が可能である。例えば，中ビットレート判定回路８１及び高ビットレート判定回路８２と同様の回路をさらに追加することで，４種類以上のビットレートに対応させてもよい。
【符号の説明】
【００３８】
１  ＯＬＴ
２  ＯＮＵ
３  光ファイバ
４  光分岐器
５  バーストモード受信機
６  PHY
７  MACフレーム処理部
８  光入力信号
９  シリアル／パラレル変換部
１０  光信号受信部
１１  光電変換素子
１２  増幅器
１３  増幅器出力信号
２０  スイッチ回路
３０  高レート用ＳｅｒＤｅｓ
３５  中レート用ＳｅｒＤｅｓ
４０  低レート用ＳｅｒＤｅｓ
５０  信号入力判定部
５１  入力判定信号
５２  平均検出回路
５３  抵抗
５４  コンデンサ
５５  比較電圧
５６  コンパレータ
６０  ビットレート判定部
６１  ビットレート判定信号
６２  ハイパスフィルタ
６３  高周波検波器
６４  比較電圧
６５  コンパレータ
７０  受信機制御部
７１  出力切替信号
７２  モード切替信号
７３  参照クロック切替信号
８１  中ビットレート判定回路
８２  高ビットレート判定回路
９０  マルチレートＳｅｒＤｅｓ
１００  トランスインピーダンスアンプ
１０１  利得切替回路
１０２  帰還抵抗
１０３  オペアンプ
１１０  リミットアンプ
１１１  帯域制限回路
１１２  制限増幅器
２００  リセット信
８１０  ハイパスフィルタ
８１１  高周波検波器
８１３  比較電圧
８１４  コンパレータ
８１５  ビットレート判定信号
８２０  ハイパスフィルタ
８２１  高周波検波器
８２３  比較電圧
８２４  コンパレータ
８２５  ビットレート判定信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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