(57)【特許請求の範囲】
【請求項１】
装置であって、
第一データレートを有し、第一周波数に関連する入力デジタル信号を受信し、前記第一周波数より高い第二周波数を有する同期信号も受信するデジタル−アナログコンバーター (DAC) モジュールを有し、前記デジタル−アナログコンバーター (DAC) モジュールは、
ゼロ値と交互に起こる前記入力デジタル信号のビット値を有する第一デジタル信号を生成し、前記第一デジタル信号が前記第一データレートより高いデータレートを有するアップサンプリング回路と、
前記第一デジタル信号を遅延させて、第二デジタル信号を生成する遅延回路と、
前記第一デジタル信号に基づいて、第一アナログ信号を生成し、前記同期信号により同期化される第一DACセルと、
前記第二デジタル信号に基づいて、第二アナログ信号を生成し、前記同期信号により同期化される第二DACセルと、
前記第一と第二アナログ信号を合計して、第三アナログ信号を生成する加算器と、
を含むことを特徴とする装置。
【請求項２】
前記第一DACセルは第一ラッチユニットを有して、前記第一デジタル信号をラッチし、前記第二DACセルは第二ラッチユニットを有して、前記第二デジタル信号をラッチし、前記第一ラッチユニットにより前記第一デジタル信号をラッチするタイミングと前記第二ラッチユニットにより前記第二デジタル信号をラッチするタイミングは、同じ制御信号により制御されることを特徴とする請求項1に記載の装置。
【請求項３】
前記制御信号は前記同期信号を含むことを特徴とする請求項2に記載の装置。
【請求項４】
前記第一DACセルは、電流ステアリング回路を含み、前記第一デジタル信号に従って、電流源からの電流を導き、前記第一アナログ信号を生成することを特徴とする請求項1に記載の装置。
【請求項５】
前記電流ステアリング回路は、正の電流源からの電流を導くNMOSトランジスタと、負の電流源からの電流を導くNMOSトランジスタと、を含むことを特徴とする請求項4に記載の装置。
【請求項６】
更に、論理回路を含み、前記入力デジタル信号を受信し、制御信号を生成して、NMOS トランジスタを制御し、電流のステアリングに作用することを特徴とする請求項5に記載の装置。
【請求項７】
前記同期信号はクロック信号を有し、前記遅延回路は、前記クロック信号の一クロック周期により、前記第一デジタル信号を遅延させることを特徴とする請求項1に記載の装置。
【請求項８】
前記第一DACセルは3レベル 電流源を含むことを特徴とする請求項1に記載の装置。
【請求項９】
前記アップサンプリング回路は、前記入力デジタル信号とゼロ値信号を受信し、前記デジタル信号と前記ゼロ値信号を交互に出力するマルチプレクサを含むことを特徴とする請求項1に記載の装置。
【請求項１０】
デジタルコードをアナログ信号に変換する方法であって、前記方法は、
第一データレートを有し、第一周波数に関連する入力デジタル信号を受信する工程と、
ゼロ値と交互に起こる入力デジタル信号のビット値を有し、前記第一データレートより高い第二データレートを有する第一デジタル信号を生成する工程と、
時間周期により、前記第一デジタル信号を遅延させて、第二デジタル信号を生成する工程と、
前記第一デジタル信号を第一アナログ信号に変換する工程と、
前記第二デジタル信号を第二アナログ信号に変換する工程と、
前記第一と第二アナログ信号を結合する工程と、
を含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００９年６月３０日に出願された米国特許仮出願番号第６１／２２１６５８号からの優先権を主張するものであり、これらの全ては引用によって本願に援用される。
【０００２】
本発明は、デジタル-アナログコンバーターに関するものである。
【背景技術】
【０００３】
ある例中、電流ステアリングデジタル-アナログコンバーター(current steering digital-to-analog converter、DAC)は、加重（weighted）電流源を含み、加重電流源の出力は、スイッチを使用することにより、出力端に引導される。スイッチは、デジタル入力信号により制御され、且つ、電流源の出力が合計されて、アナログ出力信号を形成する。
【発明の概要】
【課題を解決するための手段】
【０００４】
一般に、一態様中、デジタル-アナログコンバーター(DAC)モジュールは、第一データレートを含み、第一周波数に関連する入力デジタル信号を受信し、第一周波数より高い第二周波数で、入力デジタル信号とゼロ値信号を交互にサンプリングし、アップサンプリングデジタル信号を生成する。遅延回路は、アップサンプリングデジタル信号を遅延させて、遅延したアップサンプリングデジタル信号を生成する。第一位相DACユニットは、アップサンプリングデジタル信号を第一アナログ信号に変換し、第二位相DACユニットは、遅延したアップサンプリングデジタル信号を第二アナログ信号に変換し、第一と第二アナログ信号が合計されて、入力デジタル信号を表す第三アナログ信号を生成する。第二周波数を有する単一のクロックにより、第一と第二位相DACユニットが同期化される。
【０００５】
DACモジュールは、一つまたはそれ以上の以下の長所を有する。DACモジュールは、内部シンボル干渉とジッタエラーが少ないかまたはない。DACモジュールは、マルチビット連続時間出力段階で、シグマデルタDACに用いられる。
【０００６】
一般に、別の態様で、装置は、第一データレートを有し、第一周波数と関連する入力デジタル信号を受信するデジタル-アナログコンバーター(DAC)モジュールを含み、DACモジュールは、第一周波数より高い第二周波数を有する同期信号も受信する。DACモジュールは、ゼロ値と交互に起こる入力デジタル信号のビット値を有する第一デジタル信号を生成し、第一デジタル信号が第一データレートより高いデータレートを有するアップサンプリング回路と、時間周期により、第一デジタル信号を遅延させて、第二デジタル信号を生成する遅延回路と、第一デジタル信号に基づいて、第一アナログ信号を生成し、同期信号により同期化される第一DACセルと、第二デジタル信号に基づいて、第二アナログ信号を生成し、同期信号により同期化される第二DACセルと、第一と第二アナログ信号を合計して、第三アナログ信号を生成する加算器と、を含む。
【０００７】
装置の実行は、一つまたはそれ以上の以下の特徴を含む。第一DACセルは、第一ラッチユニットを有して、第一デジタル信号をラッチし、第二DACセルは、第二ラッチユニットを有して、第二デジタル信号をラッチし、第一ラッチユニットにより第一デジタル信号をラッチするタイミングと、第二ラッチユニットにより第二デジタル信号をラッチするタイミングは、同じ制御信号により制御される。制御信号は同期信号である。
【０００８】
第一DACセルは、電流ステアリング回路を有し、第一デジタル信号に基づいて、電流源からの電流を導き、第一アナログ信号を生成する。電流ステアリング回路は、正の電流源からの電流を導くNMOSトランジスタと、ステアリング電流を負の電流源に導くNMOSトランジスタと、を含む。装置は、論理回路を有し、入力デジタル信号を受信して、制御信号を生成し、NMOSトランジスタを制御して、電流のステアリングに作用する。
【０００９】
同期信号はクロック信号で、遅延回路は、クロック信号の一クロック周期により、第一デジタル信号を遅延させる。
【００１０】
第一DACセルは、3レベルの電流源を含む。
【００１１】
アップサンプリング回路は、入力デジタル信号とゼロ値信号を受信するマルチプレクサを含み、デジタル信号とゼロ値信号を交互に出力する。
【００１２】
一般に、別の態様で、装置は、入力デジタル信号と同期信号を受信するデジタル-アナログコンバーター(DAC)モジュールを有する。DACモジュールは、同期信号に従って、第一デジタル信号と第二デジタル信号を同期的にサンプリングし、ゼロ値と交互に起こる入力デジタル信号のビット値を有し、第二デジタル信号は、第一デジタル信号の時間的に遅延したバージョンである第一回路と、第一と第二デジタル信号を、第一と第二アナログ信号に変換し、第一と第二アナログ信号を結合して、第三アナログ信号を生成する第二回路と、を有する。
【００１３】
装置の実行は、一つまたはそれ以上の以下の特徴を有する。入力デジタル信号は、第一データレートを有し、第一周波数に関連し、同期信号は、第一周波数より高い第二周波数を有する。
【００１４】
一般に、別の態様で、装置は、第一データレートを有し、第一周波数に関連する入力デジタル信号を受信するデジタル-アナログコンバーター(DAC)モジュールを含み、DACモジュールは、第一周波数より高いクロック周波数を有するクロック信号も受信する。DACモジュールは、少なくとも一つのDACユニットを有し、各DACユニットは、第一電流源、第二電流源、第一制御回路を有して、ゼロ値とインターリーブする入力デジタル信号のビット値を有する第一デジタル信号に従って、第一電流源からの電流を導き、第一制御回路はクロック信号に従って同期化され、第二制御回路は、時間周期により遅延される第一デジタル信号を含む第二デジタル信号に従って、第二電流源からの電流を導き、第二制御回路はクロック信号に従って同期化される。
【００１５】
装置の実行は、一つまたはそれ以上の以下の特徴を有する。第一制御回路は第一ラッチユニットを有して、第一デジタル信号をラッチし、第二制御回路は第二ラッチユニットを有して、第二デジタル信号をラッチし、第一ラッチユニットにより第一デジタル信号をラッチするタイミングと、第二ラッチユニットにより第二デジタル信号をラッチするタイミングは、同じラッチ制御信号により制御される。
【００１６】
各DACユニットは、入力デジタル信号中の一ビットをアナログ成分に変換する。
【００１７】
第一電流源と第一制御回路の組み合わせは、第一3レベル電流ステアリング回路を有し、第二電流源と第二制御回路の組み合わせは、第二3レベル電流ステアリング回路を含む。
【００１８】
ラッチ制御信号は、クロック信号を含む。
【００１９】
DACモジュールは、第一と第二電流源から導かれる電流を結合して、アナログ出力信号を生成する。
【００２０】
第一制御回路と第二制御回路は、クロック信号の同じエッジに従って同期化される。
【００２１】
第一制御回路は、第一デジタル信号を受信して、制御信号を生成し、第一電流源からの電流を導くスイッチを制御する。
【００２２】
第一デジタル信号は、スクランブル温度計コードからのビット値を含む。
【００２３】
一般に、別の態様で、装置は、並列入力ビットストリームを受信すると共に、入力ビットストリームより高いデータレートを有するオーバーサンプリングビットストリームと、入力ビットストリームよりも低い複数の並列ビットを生成するシグマデルタ変調器と、オーバーサンプリングビットストリームを符号化し、温度計符号化ビットストリームを生成する温度計エンコーダと、それぞれ、一つまたはそれ以上の温度計符号化ビットストリームのアナログ表現を生成する複数の加重デジタルアナログユニットと、を含む。加重デジタルアナログユニットは、温度計符号化ビットストリームの周波数の二倍のクロック信号に同期化され、ゼロ値とインターリーブする温度計符号化ビットストリームの対応ビットのビット値を含む第一デジタル信号に従って、第一ソースを制御する第一論理回路と、クロック信号に同期化され、時間周期により遅延される第一デジタル信号を含む第二デジタル信号に従って、第二ソースを制御する第二論理回路と、を含む。
【００２４】
装置の実行は、一つまたはそれ以上の以下の特徴を有する。第一論理回路は第一ラッチユニットを有し、第一デジタル信号をラッチし、第二論理回路は第二ラッチユニットを有し、第二デジタル信号をラッチし、第一ラッチユニットにより第一デジタル信号をラッチするタイミングと、第二ラッチユニットにより第二デジタル信号をラッチするタイミングは、同じラッチ制御信号により制御される。
【００２５】
ラッチ制御信号は、クロック信号を含む。
【００２６】
第一論理回路は、三方法の一つにより、第一ソースからの電流を導き、3レベルのアナログ信号を生成する。
【００２７】
スイッチは、正の電流源からの電流導くNMOSトランジスタおよび負の電流源からの電流を導くNMOSトランジスタを含む。
【００２８】
一般に、別の態様で、装置は、デジタル-アナログコンバーター(DAC)を含み、入力デジタルデータを受信し、対応するアナログ3レベル出力信号を生成する。DACは、少なくとも一つの電流源と、3種の方法の一つで、電流を導く全て同じ極性であるトランジスタスイッチを含む3レベル素子および入力デジタルデータを受信し、制御信号を生成して、トランジスタスイッチを制御し、3レベル素子にアナログ3レベル出力信号を出力させる論理回路、を含む。
【００２９】
装置の実行は、一つまたはそれ以上の以下の特徴を有する。3レベル素子は、NMOSトランジスタを有し、正および負の電流源両方からの電流を導く。
【００３０】
論理回路は、第一トランジスタスイッチおよび第二トランジスタスイッチを制御する第一信号、第三トランジスタスイッチおよび第四トランジスタスイッチを制御する第二信号、第五トランジスタスイッチおよび第六トランジスタスイッチを制御する第三信号を生成する。
【００３１】
論理回路は、入力デジタルデータの値を保持する3個のラッチおよび3個のラッチが新しい入力デジタルデータを受信する時を制御する3個のラッチ制御スイッチを有し、3個のラッチにより保持される入力データの値は、それぞれ、前記第一、第二および第三信号に対応する。
【００３２】
ラッチ制御スイッチは、入力デジタルデータに関連する周波数より高い周波数を有するクロック信号により同期化される。
【００３３】
論理回路は、第一デジタルデータを受信する第一入力、第二デジタルデータを受信する第二入力、第一と第二デジタルデータに基づいて、第三デジタルデータを生成する一つまたはそれ以上の論理ゲート、を含む。第一、第二および第三デジタルデータは、アナログ3レベル出力信号の3つの可能なレベルにそれぞれ対応する特定値を有する。
【００３４】
一般に、別の態様で、デジタルコードをアナログ信号に変換する方法は、第一データレートを有し、第一周波数と関連する入力デジタル信号を受信する工程と、ゼロ値とインターリーブする入力デジタル信号のビット値を有し、第一データレートより高い第二データレートを有する第一デジタル信号を生成する工程と、時間周期により、第一デジタル信号を遅延させて、第二デジタル信号を生成する工程と、第一デジタル信号を第一アナログ信号に変換する工程と、第二デジタル信号を第二アナログ信号に変換する工程と、第一と第二アナログ信号を結合する工程と、を含む。
【００３５】
本方法の実行は、一つまたはそれ以上の以下の特徴を有する。第一デジタル信号を第一アナログ信号に変換し、第二デジタル信号を第二アナログ信号に変換する工程は、第一デジタル信号をサンプリングして、第一サンプル信号を生成する工程と、第二デジタル信号をサンプリングして、第二サンプル信号を生成する工程と、第一周波数より高いクロック周波数を有する同期信号を用いて、第一と第二デジタル信号のサンプリングのタイミングを制御する工程と、第一サンプル信号を第一アナログ信号に変換する工程と、第二サンプル信号を第二アナログ信号に変換する工程と、を含む。
【００３６】
第一デジタル信号を第一アナログ信号に変換する工程は、第一デジタル信号に基づいて、電流源からの電源を導き、第一アナログ信号を生成する工程を含む。
【００３７】
電流源からの電流を導く工程は、正の電流源からの電流を導くNMOSトランジスタを制御する工程と、電流を負の電流源に導くNMOSトランジスタを制御する工程と、を含む。
【００３８】
本方法は、入力デジタル信号を受信して、制御信号を生成し、NMOSトランジスタを制御して、電流のステアリングに作用する工程を含む。
【００３９】
本方法は、第一周波数より高い周波数を有するクロック信号を受信する工程を含み、クロック信号は、第一デジタル信号の第一アナログ信号への変換と第二デジタル信号の第二アナログ信号への変換を同期化する。
【００４０】
第一デジタル信号を遅延させる工程は、クロック信号の一クロック周期により、第一デジタル信号を遅延させる工程を含む。
【００４１】
第一デジタル信号を第一アナログ信号に変換する工程は、第一3レベルアナログ信号を生成する工程を含む。
【００４２】
一般に、別の態様で、本方法は、入力デジタル信号と同期信号を受信する工程と、ゼロ値と交互に起こる入力デジタル信号のビット値を有する第一デジタル信号を生成する工程と、第一デジタル信号を遅延させて、第二デジタル信号を生成する工程と、同期信号に従って、第一デジタル信号と第二デジタル信号を同期的にサンプリングして、それぞれ、第一サンプル信号と第二サンプル信号を生成する工程と、第一と第二サンプル信号を第一と第二アナログ信号に変換して、第一と第二アナログ信号を結合して、第三アナログ信号を生成する工程と、を含む。
【００４３】
本方法の実行は、一つまたはそれ以上の以下の特徴を有する。入力デジタル信号を受信する工程は、第一周波数を有する入力デジタル信号を受信する工程を含み、第一デジタル信号を生成する工程は、第一周波数より高い第二周波数を有する第一デジタル信号を生成する工程を含み、同期信号に従って、第一と第二デジタル信号を同期的にサンプリングする工程は、第二周波数に等しい周波数を有する同期信号に従って、第一と第二デジタル信号を同期的にサンプリングする工程を含む。
【００４４】
これらの、および、別の様態と特徴、そして、それらの組み合わせは、方法、装置、システム、手段として表され、機能、プログラム、プログラム製品および別の方法で実行される。
【発明の効果】
【００４５】
態様の長所と特徴は、以下のようである。デジタル信号は、低ノイズで、精確にアナログ信号に変換される。クロックジッターによるエラーが、減少または消去される。内部シンボル干渉が、減少または消去される。制御信号を生成し、電流源からの電流を導くトランジスタスイッチを制御する制御ロジックが簡潔になる。
【図面の簡単な説明】
【００４６】
【図１】デジタル-アナログコンバーター(DAC)モジュールを示す図である。
【図２】ロジックタイミング図である。
【図３】デジタル-アナログコンバーターモジュールの一部を示す図である。
【図４】DACモジュールを示す図である。
【図５】表である。
【図６】DACセルを示す図である。
【図７】表である。
【図８】表である。
【発明を実施するための形態】
【００４７】
デジタル-アナログコンバーター(DAC)モジュールは、第一データレートを有し、第一周波数と関連する入力デジタル信号を受信し、第一周波数より高い第二周波数で、入力デジタル信号とゼロ値信号を交互にサンプリングし、アップサンプリングデジタル信号を生成する。ある例中、第二周波数は、第一周波数の少なくとも二倍である。遅延回路は、時間周期(例えば、第二周波数の一クロック周期)により、アップサンプリングデジタル信号を遅延させ、遅延したアップサンプリングデジタル信号を生成する。第一位相DACユニットは、アップサンプリングデジタル信号を第一アナログ信号に変換し、第二位相DACユニットは、遅延したアップサンプリングデジタル信号を第二アナログ信号に変換し、第一と第二アナログ信号が合計されて、入力デジタル信号の代表である第三アナログ信号を生成する。第一と第二位相DACユニットは、第二周波数を有する単一のクロックにより同期化される。DACモジュールは、内部シンボル干渉（inter-symbol interface）とジッタエラー（jitter error）が小さいまたはない。例えば、DACモジュールは、マルチビット連続時間出力段階（multi-bit continuous-time output stage）を有するシグマデルタ（sigma-delta）DACに用いられる。
【００４８】
ある実施では、入力デジタル信号はマルチビット信号で、入力データが符号化され、スクランブルされて、制御信号を生成し、複数の3レベルDACセルを制御するのに用いられる。DACセルから出力されるアナログが合計されて、入力デジタル信号を表すアナログ信号を生成する。例えば、入力データは、正および負の温度計データ（positive and negative thermometer data）に符号化され、正および負の温度計データがスクランブルされ、ラッチされる負の論理データの生成、且つ、3レベルDACセル中のNMOSトランジスタステアリングスイッチの制御に用いられる。
【００４９】
DACモジュールの特徴は、アップサンプリングデジタル信号と遅延したアップサンプリングデジタル信号が、同一のクロック信号の同一のクロックエッジ(本例では、入力デジタル信号に関連する周波数の二倍)に同期化される回路を用いて、アナログ信号に変換され、これにより、従来のDRTZ DACの例と比較すると、本質的に改善された位相間タイミング（inter-phase timing）により、デュアルリターントゥゼロ（dual-return-to-zero、DRTZ)DACを実行することである。従来のDRTZ DACの例では、アップサンプリングデジタル信号と遅延したアップサンプリングデジタル信号をアナログ信号に変換するのは、同じクロック信号の同じクロックエッジに同期化されなくてもよい。DACモジュールの別の特徴は、3レベルDACセルを用いて、NMOSトランジスタを使用して、正および負の電流源からの電流を導き、制御信号を生成し、NMOSトランジスタを生成する制御回路は、PMOSおよびNMOSトランジスタが、それぞれ、正および負の電流源からの電流を導くのに用いられる場合、もっと簡単であることである。
【００５０】
図1を参照すると、ある実施では、デジタル-アナログコンバーターモジュール100は、入力デジタル信号104とゼロ値信号106を多重化し、周波数が入力信号104の二倍のアップサンプリング信号108を生成するマルチプレクサ102を含む。入力デジタル信号104は、例えば、温度計コードデジタル信号またはバイナリー加重デジタル信号の一つまたはそれ以上のビットである。例えば、マルチプレクサ102はクロック信号194を受信して制御信号とし、クロック信号194は、入力デジタル信号104に関連する周波数と同じ周波数を有する。クロック信号194が高レベルの時、マルチプレクサ102は入力信号104を出力し、クロック信号194が低レベルの時、ゼロを出力する。例えば、入力デジタル信号は、6.5Mビット/秒のデータレートを有し、且つ、6.5MHzのクロック周波数に関連し、アップサンプリング信号は13Mビット/秒のデータレートを有し、且つ、13MHzのクロック周波数に関連する。別のデータレートと周波数も用いられる。
【００５１】
本実施例中、“デジタル信号に関連する周波数”という時、クロック信号の周波数が、デジタル信号の同期化に用いられることを意味する。例えば、6.5Mビット/第二デジタル信号が送信者から受信者に伝送される時、送信者は、6.5MHzの周波数を有するクロック信号を用いて、デジタル信号を同期化し、受信者は、6.5MHzの周波数のクロック信号を用いて、デジタル信号を同期化し、6.5Mビット/秒のビットレートを有するデジタル信号に関連する周波数は6.5MHzである。
【００５２】
ある実施では、DACモジュール100は、マルチプレクサではなく、回路を使用して、ゼロを挿入する。例えば、第一周波数と第二周波数クロックにより実行される抵抗器を用いるデジタル回路が用いられる。
【００５３】
アップサンプリング信号108が第一位相DACセル112に伝送され、第一位相DACセル112は、アップサンプリングデジタル信号108を代表する第一アナログ信号114を生成する。アップサンプリング信号108も遅延回路110に伝送され、遅延したアップサンプリング信号116を生成する。遅延したアップサンプリング信号116が第二位相DACセル118に伝送され、遅延したアップサンプリングデジタル信号116を代表する第二アナログ信号120を生成する。第一位相DACセル112と第二位相DACセル118は、クロック信号168により駆動され、クロック信号168の周波数は、入力デジタル信号104の周波数の二倍である。例えば、クロック信号168は13MHzの周波数を有する。第一と第二アナログ信号114と120は、加算器122により合計されて、入力デジタル信号の代表104である第三アナログ信号124を生成する。第三アナログ信号124は、出力段階を駆動する増幅器に伝送される。DACセル112に伝送されるデータは、十分に遅延されるので、内部のDACラッチが“透明（transparent）”モードにある時変化せず、データは正確に、DACセル112中にラッチされる。
【００５４】
図2は、論理タイミング図で、入力デジタル信号104が、ゼロ値とインターリーブされた(132)後、入力デジタル信号104はアップサンプリングデジタル信号108になり、アップサンプリングデジタル信号108のデータレートは、入力デジタル信号104の二倍である。アップサンプリングデジタル信号108は遅延回路110により遅延された(134)後、遅延したアップサンプリングデジタル信号116になる。
【００５５】
ある例中、デジタル信号のNビットを、N個のバイナリー加重デジタル-アナログコンバーター100に伝送することにより、N-ビット(Nは正の整数)バイナリー加重デジタル信号はアナログ信号に変換され、デジタル-アナログコンバーター100は、バイナリー加重電流源(正の電流源として知られる)と電流シンク(負の電流源として知られる)を含む。DAC100からの出力が合計されて、アナログ信号を生成する。
【００５６】
ある例中、N-ビット温度計コードは、温度計コードのNビットを、同じ加重の正および負の電流源を有するN個またはそれより更に少ないデジタル-アナログコンバーター100に伝送することにより、アナログ信号に変換する。
【００５７】
ある例中、N-ビットコードは、温度計コードのNビットを、所定の分割(segmentation)スキームに従って加重される正の、および/または、負の電流源を有するN個またはそれより更に少ないデジタル-アナログコンバーターに伝送することにより、アナログ信号に変換される。
【００５８】
ある例中、マルチビット入力デジタル信号は、符号化、および/または、スクランブルされ、制御信号を生成して、3レベルDACセル中のスイッチを導くのを制御する。例えば、デジタル信号は温度計コードである。別のタイプの符号化も用いられる。
【００５９】
図3を参照すると、ある例中、4-ビットバイナリー加重データ200は、二進法-温度計エンコーダ202を用いて、16-ビット温度計コード204に変換する。温度計コード中の8個のビットがインバーター206により反転され、その結果、符号付の温度計コード208は正および負のコードを有する。符号付の温度計コード208中のビットが配列210され、一対の正および負のコードを有する再配列コード（re-ordered code）212を生成し、各ペアは、正の信号、負の信号またはゼロ信号を示し、範例240で示される。再配列された一対の正および負のコード212は、スクランブラーセル214によりスクランブルされて、一対の正および負のコード(例えば、220aと220b)を有するスクランブルコード216を生成する。この例中、8個の一対の正および負のコードがあり、 (dinp<7>, dinn<7>), (dinp<6>, dinn<6>), (dinp<5>, dinn<5>), (dinp<4>, dinn<4>), (dinp<3>, dinn<3>), (dinp<2>, dinn<2>), (dinp<1>, dinn<1>), (dinp<0>, dinn<0>)で標記される。概念に対する理解のため、注意すべきことは、任意の2-ビット 3レベル信号が正値を有する場合、2-ビット 3レベルは負の値がないことである。更に注意すべきことは、2ビット 3レベル信号は、同時に、+1 と -1 値を有さないことである。
【００６０】
ある実施では、スクランブラーセル214は、正の論理回路(例えば、‘1’は、素子がオンになったことを示すのに用いられる)を使用し、DACセル228(図4を参照)は、負の論理回路(例えば、‘0’は電流源がオンになることを示す)を用いる。インバーターを有する論理回路が提供され、正および負の温度計コード216を、DACセル228に伝送される信号 dinp 220a と dinn 220b (図4を参照)に変換する。
【００６１】
図4を参照すると、DACモジュール230は、スクランブル温度計コード216をアナログ信号232に変換する。各ペアの正のコード(例えば、 digital_input_positiveまたはdinp<x> 220a) と負のコード(例えば、 digital_input_negativeまたはdinn<x> 220b)は、3レベル信号を示す。図4の例中、各正の信号dinp 220a と負の信号dinn 220bは、並列8-ビット信号で、dinp<x> またはdinn<x> は、それぞれ、dinpまたはdinn 信号の一ビットを示し、x の範囲は 0 〜 7である。マルチプレクサ222aは、ゼロ値を正の信号dinp<7:0> 220aにインターリーブして、アップサンプリング信号224a_1を生成する。アップサンプリング信号224a_1 は遅延回路226aにより遅延されて、遅延したアップサンプリング信号224a_2を形成する。マルチプレクサ222bは、ゼロ値を負の信号dinn<7:0> 220b にインターリーブして、アップサンプリング信号224b_1を生成する。アップサンプリング信号224b_1 は、遅延回路226aにより遅延されて、遅延したアップサンプリング信号224b_2を形成する。
【００６２】
アップサンプリング信号224a_1と224b_1は、第一位相DACセル228aに伝送されて、第一アナログ信号234aを生成する。遅延したアップサンプリング信号224a_2と224b_2は、第二位相DACセル228bに伝送されて、第二アナログ信号234bを生成する。第一と第二位相DACセル228aと228bは、どちらも同じクロック信号236により同期化される。この例中、正および負の温度計信号dinpとdinnは6.5MHzでクロックされ、クロック信号236は13MHzの周波数である。その他の周波数も用いられる。
【００６３】
クロック信号236は、クロックエッジを有し、マルチプレクサ222aと222bの制御に用いられるクロック信号194のクロックエッジをわずかにラグ（lag）して、マルチプレクサ222と、第一と第二位相DACセル228aと228b中の一つまたはそれ以上の論理ゲートにより生じる遅延を考慮する。クロック信号236のエッジとデータ間の関係は、DACセル228の出力を保持するクロック位相がラッチされる期間、データはDACセル228に伝送される。これは、DACセル228が、データ(例えば、224a_1、224a2、224b_1および224b_2)の粗い（coarse）タイミング変化に影響を受けないようにする。
【００６４】
DACモジュール230の特徴は、第一位相DACセル228aと第二位相DACセル228bがどちらも同じクロック信号236により同期化されることである。これは、クロックジッターによる出力アナログ信号中のエラーを減少または消去し、DACセル228aと228bが、二個の異なるクロック信号(または、第一クロック信号と第二クロック信号、第二クロック信号は、第一クロック信号の反転または時間的に遅延したバージョン)により同期化される場合に発生する。
【００６５】
アナログ信号234aと234bは加算器122により合計されて、入力デジタル信号200を表すアナログ信号232を生成する(図3)。
【００６６】
図5を参照すると、表150は、一対の信号dinp<x> 220a と dinn<x> 200bおよび3レベルコード242間の関係を示す。この例中、正および負の信号dinp 220aとdinn 220b は、負の論理データとして配置される。値(dinp, dinn) = (0, 1) は、正の信号 (例えば、 +1)を示し、 (dinp, dinn) = (1, 0)は、負の信号 (例えば、 -1)を示し、 (dinp, dinn) = (1, 1) は、ゼロ信号を示す。
【００６７】
図6を参照すると、第一位相 DACセル228a(図4を参照)は、制御論理回路244を有し、正および負の温度計信号 dinp<x> 142 と dinn<x> 144を受信して、制御信号246a、246bおよび246cを生成し、3レベル電流ステアリング回路170のトランジスタスイッチを制御する。信号dinp<x> 142 と dinn<x> 144 は、信号148を生成するNAND ゲート146に伝送される。スイッチ162a、162bおよび162cがそれぞれ開く時、信号142、148および144は、それぞれ、ラッチ160a、160bおよび160cによりラッチされる。ラッチ160a、160bおよび160cはまとめて160と称され、スイッチ162a、162bおよび162cは162と称される。
【００６８】
例えば、スイッチ162a、162bおよび162cは、金属酸化膜半導体電界効果トランジスタ(MOSFETs)で、そのゲート電極は、クロック信号236であるLatchB信号により制御される(図4)。各ラッチ160は、第一インバーター164と第二インバーター166を含み、第二インバーター166は弱いインバーターである。クロック信号236の各周期で、ラッチ160a〜160cは、信号142、148および144の値をラッチ、並びに、保持する。ラッチ160a〜160cの出力246a〜246cは、正の信号 (例えば、 +1)、負の信号 (-1)およびゼロ値を表す出力を生成する3レベル電流ステアリング回路170を駆動する。別のタイプのラッチセルにより、ラッチ機能を達成することもでき、回路のロジカルインテグリティ（logical integrity）を維持する。
【００６９】
回路170は、電流源172、電流シンク174およびスイッチ176〜186を含む。回路170は、一対の信号ラインouta188aとoutb188b上で、差動出力信号を生成し、まとめて188で示される。+1を示す出力を生成するため、スイッチ180と186は閉じられ（closed）、別のスイッチが開き、電流源172からの電流が、スイッチ180から信号ラインout 188aに流れ、信号ラインoutb 188bからの電流が、スイッチ186から電流シンク174に流れる。-1を示す出力を生成するため、スイッチ182と184は閉じられ、別のスイッチが開き、電流源172からの電流は、スイッチ184から信号ラインoutb 188bに流れ、信号ラインout 188aからの電流が、スイッチ182から電流シンク174に流れる。0を示す出力を生成するため、スイッチ176と178は閉じられ、別のスイッチが開き、電流源172からの電流が、スイッチ176と178から電流シンク174に流れ、信号ライン188により回避される。
【００７０】
第二位相DACセル228b(図4)は、第一位相DACセル288aと同じ配置を有する。第二位相DACセル228bは、3個のスイッチ162a〜162cも有し、スイッチが閉じる時、対応するラッチ160a〜160cは、正の温度計信号142、負の温度計信号144、正および負の信号148のNANDをラッチすることができる。ラッチされた信号が用いられて、トランジスタスイッチ176〜186を駆動して、正の電流源172および負の電流源174からの電流ステアリングを制御する。
【００７１】
第二位相DACセル228bのラッチは、同じ制御信号LatchB 236により制御され、制御信号LatchB 236は、第一位相DACセル228aのラッチを制御するのに用いられる。信号dinp 142と dinn 144および信号dinp 142と dinn 144の時間的に遅延したバージョンは、同期方式で、それぞれ、第一位相DACセル228aと第二位相DACセル228b中でラッチされるので、第一位相DACセル228aと第二位相DACセル228bのアナログ出力を加算する時、クロックジッターによるエラーがないかまたは少ない。
【００７２】
この例中、各温度計信号dinpとdinnは並列8-ビット信号である。DACセル228aは、8個の制御論理回路244と8個の3レベル 電流ステアリング回路170を含む。各制御論理回路244と3レベル電流ステアリング回路170は、一対の正および負の温度計信号コードdinp<x> 142と dinn<x> 144を、アナログ信号に変換する。同様に、DACセル228bは、8個の制御論理回路244と8個の3レベル電流ステアリング回路170を含む。各制御論理回路244と3レベル電流ステアリング回路170は、一対の遅延正および負の温度計信号コードdinp<x> 142とdinn<x> 144を、アナログ信号に変換する。DACセル228aからの8個のアナログ信号とDACセル228bからの8個のアナログ信号は、加算器122により合計される。
【００７３】
この例中、トランジスタ176〜186は、全てNMOSトランジスタである。NMOSトランジスタ176、180および184は、正の電流源172からの電流を導くのに用いられ、NMOSトランジスタ178、182および186は、負の電流源174からの電流を導くのに用いられる。PMOSトランジスタが、正の電流源172からの電流を導くのに用いられる場合に必要な制御論理回路と比較すると、NMOSトランジスタを用いて、正および負の電流源172と174両方からの電流を導くのは、制御論理回路244を簡潔にすることができる。
【００７４】
DACモジュール230は、例えば、セグメント化シグマデルタDACに用いられる。セグメント化シグマデルタDACは、サンプルレート（sample rate）コンバータと、デジタル入力をサーバーサンプリングするデジタル補間器（digital interpolator）を有する。例えば、デジタル入力は、48kHzの周波数を有する20-ビット信号である。オーバーサンプリングデータは、マルチビット変調器（multi-bit modulator）に伝送され、マルチビット変調器は、デジタル一次変調器に伝送される6-ビット信号を出力する。補間器と変調器は共に、例えば、6.5MHzの周波数を有するクロック信号により、同期化される。
【００７５】
セグメント化DACスキームは、デジタル一次変調器が、6-ビットデジタル信号の低ビット(または、微細部分)を示す第一デジタル信号、6-ビットデジタル信号の高ビット(または、粗悪部分)を示す第二デジタル信号を出力するのに用いられる。例えば、第一デジタル信号は3-ビット幅で、第二デジタル信号は4-ビット幅である。
【００７６】
第一デジタル信号は、温度計エンコーダにより、温度計コードに変換されて、スクランブラーによりスクランブルされ、例えば、8-ビット符号化信号を生成する。8-ビット符号化信号は、第一デジタル-アナログコンバーターを用いて、第一アナログ成分に変換される。同様に、第二デジタル信号は、別の温度計エンコーダを用いて、温度計コードに変換され、別のスクランブラーによりスクランブルされて、例えば、16-ビット符号化信号を生成する。16-ビット符号化信号は、第一デジタル-アナログコンバーターの4倍の大きさの第二デジタル-アナログコンバーターを用いて、第二アナログ成分に変換される。これは、16-ビット符号化信号が6-ビットデジタル信号の高ビットを表し、8-ビット符号化信号が6-ビットデジタル信号の低ビットを表すからである。
【００７７】
例えば、第一および第二デジタル-アナログコンバーターは、それぞれ、図4のDACモジュール230と同じ配置を有し、適当な大きさの電流源(例えば、図6の172と174)を有する。それぞれ、8-ビットおよび16-ビット符号化信号から派生する第一および第二アナログ成分は加算器により加算され、加算器は、デジタル入力のアナログバージョンを示すアナログ信号を出力する。
【００７８】
DACモジュール100と230は、例えば、非セグメント化シグマデルタDACにも用いられ、6-ビットデジタル信号は熱的に符号化され（thermally encoded）、スクランブルされ、アナログ信号に変換し、セグメント化DACスキームを用いない。
【００７９】
理解できることは、本発明の各種実施例は、単独または組み合わせて使用され、以上の実施例で描写される各種配置は、非特定のものであり、よって、応用と素子の配置は、上述の描写や図式の表示に限定されない。
【００８０】
上述で、本発明のある実施例を描写しているが、その他の実施例と応用も、以下の請求項の範囲に属する。例えば、入力デジタル信号のビット数量と信号の周波数は、以上の描写と異なってもよい。上述の各種素子は、ハードウェア、ファームウェア、ソフトウェアまたはそれらの組み合わせで実行される。
【００８１】
3レベル素子は、図5と異なる符号化方式を使用し、制御論理回路244は、上述の描写と異なってもよい。符号化が図7の表250で示される異なるスキームに従って選択される場合、例えば、NANDゲート146は、正および負の信号チェーン上の追加のインバーターを有するNORゲートにより代替され、 (Dinp, Dinn) = (0, 0) は 0を示し、 (Dinp, Dinn) = (0, 1) は -1を示し、 (Dinp, Dinn) = (1, 0) は +1を示し、 (Dinp, Dinn) = (1, 1) は 不正コードである。
【００８２】
3レベル素子の別の符号化スキームは図8の表 260で示され、(Dinp, Dinn) = (0, 0)は-1を示し、(Dinp, Dinn) = (1, 0)は 0を示し、 (Dinp, Dinn) = (1, 1) は +1を示し、(Dinp, Dinn) = (0, 1) は不正コードである。NAND ゲート 146の他に、インバーターが用いられる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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