(57)【特許請求の範囲】
【請求項１】
第１のクロック信号を分周して第２のクロック信号を生成する分周回路と、
前記第１のクロック信号が伝搬する第１の信号伝搬経路と、
前記第２のクロック信号が伝搬する第２の信号伝搬経路と、
前記第１の信号伝搬経路を伝搬後の前記第１のクロック信号に前記第２の信号伝搬経路を伝搬後の前記第２のクロック信号を少なくとも２回掛け合わせることにより出力信号を生成するミキサ回路と、
前記ミキサ回路の前記出力信号の直流成分を検出する直流検出回路と、
前記直流検出回路が検出した前記直流成分に応じて前記第１の信号伝搬経路及び前記第２の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路と
を含むことを特徴とする集積回路。
【請求項２】
前記第２の信号伝搬経路を伝搬後の前記第２のクロック信号に同期して第１のデータ信号と第２のデータ信号とを交互に選択して第３のデータ信号として出力するセレクタ回路と、
前記第１の信号伝搬経路を伝搬後の前記第１のクロック信号に同期して前記セレクタ回路が出力する前記第３のデータ信号を取り込むフリップフロップと
を更に含むことを特徴とする請求項１記載の集積回路。
【請求項３】
前記制御回路は、前記第１の信号伝搬経路を伝搬後の前記第１のクロック信号に対して、前記第２の信号伝搬経路を伝搬後の前記第２のクロック信号が、前記第２のクロック信号の位相にして略９０度ずれるように制御することを特徴とする請求項２記載の集積回路。
【請求項４】
前記第１の信号伝搬経路を伝搬後の前記第１のクロック信号の立ち上がりエッジで第１のデータ信号を取り込む第１のフリップフロップと、
前記第１の信号伝搬経路を伝搬後の前記第１のクロック信号の立ち下がりエッジで前記第１のデータ信号を取り込む第２のフリップフロップと、
前記第２の信号伝搬経路を伝搬後の前記第２のクロック信号の立ち上がりエッジで前記第１のフリップフロップの出力を取り込む第３のフリップフロップと、
前記第２の信号伝搬経路を伝搬後の前記第２のクロック信号の立ち下がりエッジで前記第１のフリップフロップの出力を取り込む第４のフリップフロップと
を更に含むことを特徴とする請求項１記載の集積回路。
【請求項５】
第１のクロック信号を分周して第２のクロック信号を生成し、
第１の信号伝搬経路を伝搬後の前記第１のクロック信号に第２の信号伝搬経路を伝搬後の前記第２のクロック信号を少なくとも２回掛け合わせ、
前記掛け合わせにより得られた信号の直流成分を検出し、
前記直流成分に応じて前記第１の信号伝搬経路及び前記第２の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する
各段階を含むことを特徴とする位相制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に電子回路に関し、詳しくは位相制御を行なう集積回路に関する。
【背景技術】
【０００２】
ＣＭＯＳプロセスの微細化により回路動作が高速になるに伴い、伝送速度が１０Ｇｂｐｓを超える光伝送システム等の有線通信の分野やミリ波帯（６０〜１００ＧＨｚ）を利用した無線通信及びレーダ等の分野で、ＣＭＯＳ−ＩＣが用いられるようになってきている。信号送信部等に用いられる多重化回路内部においては、データ信号とクロック信号との間の位相関係が、プロセスばらつきや温度及び電源電圧などの使用環境条件の変化により変動してしまう。高い伝送レートを持つアプリケーションでは、回路動作に対するこの変動の影響が無視できない大きさになる。従って、多重化回路内部において、データ信号とクロック信号との位相関係を適応的に制御する回路を設けることが好ましい。
【０００３】
信号送信部においては、伝送線路を介してデータをシリアル伝送するために、低速で信号処理が行われたデータ信号を多重化する。通常、２：１多重化回路を複数段繋げたツリー構造により、Ｎ：１の多重化処理を行う。
【０００４】
図１は、従来の２：１多重化回路の構成の一例を示す図である。図１の２：１多重化回路は、特許文献１の図１に開示されるマルチプレクサ回路であり、ラッチ回路２０１、ラッチ回路２０２、セレクタ回路２０３、ラッチ回路２０４、Ｔ型フリップフロップ２０５、及びバッファ回路２０６を含む。入力される２つのデータ信号ＤＡ及びＤＢを、ラッチ回路２０１及び２０２によりクロック信号ＣＬＫ１／２に同期させ、同期後のデータ信号ＳＤＡ及びＳＤＢとしてラッチ回路２０１及び２０２から出力する。ここでクロック信号ＣＬＫ１／２は、基準クロック信号ＣＬＫの反転クロック信号ＣＬＫ＊をＴ型フリップフロップ２０５で１／２分周することにより得られる。ラッチ回路２０１及び２０２のそれぞれの出力データ信号ＳＤＡ及びＳＤＢは、セレクタ回路２０３へと入力され、クロック信号ＣＬＫ１／２のＨＩＧＨ及びＬＯＷに応じて交互に選択されて出力される。例えば、クロック信号ＣＬＫ１／２の０度位相から１８０度位相でデータ信号ＳＤＡが選択され、１８０度位相から３６０度位相でデータ信号ＳＤＢが選択される。セレクタ回路２０３の出力するデータ信号ＤＡＢは、ラッチ回路２０４により基準クロック信号ＣＬＫに同期されて、多重化出力データＳＤＡＢが得られる。
【０００５】
一般に２：１多重化回路において、セレクタ回路（図１の例であれば２０３）の出力データ信号（ＤＡＢ）は、クロック信号（ＣＬＫ１／２）のデューティ比ずれ等により、１ビットおきにデータ長の異なる信号となってしまう。そこで、後段にフリップフロップ（図１の例であれば２０４）をリタイミング用に設け、基準周波数のクロック信号ＣＬＫの例えば立ち上がりエッジにデータ信号を同期させることにより、信号品質の高い多重化信号を生成する。
【０００６】
セレクタ回路の出力データ信号とリタイミング用の後段のフリップフロップのクロック信号との位相差は、このフリップフロップの入力部で最適な値となるように回路を設計する。一般に高速動作する集積回路においては、温度や電源電圧の変動に起因する同相雑音に対するロバスト性及び相対精度の優位性等の理由から、差動構成の回路が用いられる。しかしながら微細化された超高速用ＣＭＯＳプロセスでは、トランジスタ閾値の相対ばらつきなどによりトランジスタ毎の遅延差が発生し、更にこの遅延差は、回路動作時の温度や電源電圧の変化によっても変動してしまう。その結果、上記のデータ信号とクロック信号との位相差が、プロセスばらつきや使用条件の変化等によって変動し、多重化した出力波形に十分な品質が得られなくなる可能性がある。従って、データ信号とクロック信号との位相関係を適応的に制御することが望まれるが、そのためにはデータ信号の同期信号である分周クロック信号とクロック信号との位相関係を適応的に制御することが望まれる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平７−１６２３８７号公報
【特許文献２】特開２００４−１４７０７５号公報
【特許文献３】特開昭６２−０９１８６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上を鑑みると、分周クロック信号とクロック信号との位相関係を適応的に制御可能な集積回路及び位相制御方法が望まれる。
【課題を解決するための手段】
【０００９】
集積回路は、第１のクロック信号を分周して第２のクロック信号を生成する分周回路と、前記第１のクロック信号が伝搬する第１の信号伝搬経路と、前記第２のクロック信号が伝搬する第２の信号伝搬経路と、前記第１の信号伝搬経路を伝搬後の前記第１のクロック信号に前記第２の信号伝搬経路を伝搬後の前記第２のクロック信号を少なくとも２回掛け合わせることにより出力信号を生成するミキサ回路と、前記ミキサ回路の前記出力信号の直流成分を検出する直流検出回路と、前記直流検出回路が検出した前記直流成分に応じて前記第１の信号伝搬経路及び前記第２の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路とを含むことを特徴とする。
【００１０】
位相制御方法は、第１のクロック信号を分周して第２のクロック信号を生成し、第１の信号伝搬経路を伝搬後の前記第１のクロック信号に第２の信号伝搬経路を伝搬後の前記第２のクロック信号を少なくとも２回掛け合わせ、前記掛け合わせにより得られた信号の直流成分を検出し、前記直流成分に応じて前記第１の信号伝搬経路及び前記第２の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する各段階を含むことを特徴とする。
【発明の効果】
【００１１】
本願開示の少なくとも１つの実施例によれば、基本クロック信号に対して分周クロック信号を少なくとも２回掛け合わせることにより、両クロック信号間の位相差を直流成分として検出し、この検出値に基づいて遅延量を調整して位相差を制御できる。
【図面の簡単な説明】
【００１２】
【図１】従来の２：１多重化回路の構成の一例を示す図である。
【図２】信号多重化回路の構成の一例を示す図である。
【図３】信号多重化回路の動作の一例を示すタイミング図である。
【図４】ミキサ回路の構成の一例を示す図である。
【図５】可変遅延回路の構成の一例を示す図である。
【図６】重み付けされた２つの三角波の足し合わせを示す図である。
【図７】位相検出回路の一般的な構成の一例を示す図である。
【図８】信号分離回路の構成の一例を示す図である。
【図９】図８の信号分離回路の動作の一例を示すタイミング図である。
【図１０】信号伝送システムの構成の一例を示す図である。
【発明を実施するための形態】
【００１３】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１４】
図２は、信号多重化回路の構成の一例を示す図である。図２の信号多重化回路は、分周回路１１、信号伝搬経路１２、信号伝搬経路１３、位相検出回路１４、セレクタ回路（ＳＥＬ）１５、フリップフロップ（Ｆ／Ｆ）１６、及びラッチ回路（Ｌ）１７乃至１９を含む。図２の信号多重化回路を含め以下において各実施例で説明する回路は、差動構成の回路であってよいし、或いは単相構成の回路であってもよい。以下の説明では、信号多重化回路は差動構成のものであるとするが、説明の便宜上、適宜一方の信号に着目することにより、単相の信号を入出力とする単相構成の回路の場合と同様の説明を行なう。また以下の説明では、信号多重化回路は２つの信号を多重化する構成である場合について説明するが、それ以上の数の信号を多重化する構成であっても構わない。
【００１５】
分周回路１１は、基本クロックである第１のクロック信号Ｃ１を分周して第２のクロック信号Ｃ２を生成する。なお各クロック信号は、実際には０度位相のクロック信号と１８０度位相のクロック信号とが対をなす差動クロック信号である。以下の説明では、説明の便宜上、適宜一方のクロック信号に着目することにより、単相のクロック信号の場合と同様の説明を行なう。
【００１６】
第１のクロック信号Ｃ１は第１の信号伝搬経路１２を伝搬し、第１の信号伝搬経路１２を伝搬後の第１のクロック信号はＣ１’として示されている。信号伝搬経路１２は、少なくともバッファ２１を含み、更に、クロック信号を伝搬させる信号線が無視できない程度の遅延をもたらす場合にはその信号線をも含む。第１の信号伝搬経路１２を伝搬することによりＣ１から遅延したＣ１’は、位相検出回路１４及びフリップフロップ１６に印加される。
【００１７】
第２のクロック信号Ｃ２は第２の信号伝搬経路１３を伝搬し、第２の信号伝搬経路１３を伝搬後の第２のクロック信号はＣ２’として示されている。信号伝搬経路１３は、少なくとも可変遅延回路２２、バッファ２３、及び９０度遅延回路２４を含み、更に、クロック信号を伝搬させる信号線が無視できない程度の遅延をもたらす場合にはその信号線をも含む。第２の信号伝搬経路１３を伝搬することによりＣ２から遅延したＣ２’は、セレクタ回路１５に印加される。また９０度遅延回路２４により９０度遅延される前のクロック信号Ｃ３は、ラッチ回路１７乃至１９に印加される。
【００１８】
ラッチ回路１７は、クロック信号Ｃ３の１８０度位相位置に同期して入力データ信号ＩＤ１を取り込む。実際にはクロック信号Ｃ３は０度位相のクロック信号と１８０度位相のクロック信号とが対をなす差動クロック信号であるので、０度位相のクロック信号の立ち下がりエッジ及び１８０度位相のクロック信号の立ち上がりエッジが上記の１８０度位相位置に対応する。同様にしてラッチ回路１９は、クロック信号Ｃ３の１８０度位相位置（０度位相のクロック信号の立ち下がりエッジ及び１８０度位相のクロック信号の立ち上がりエッジ）に同期して入力データ信号ＩＤ２を取り込む。またラッチ回路１８は、クロック信号Ｃ３の０度位相位置（０度位相のクロック信号の立ち上がりエッジ及び１８０度位相のクロック信号の立ち下がりエッジ）に同期して、ラッチ回路１７の出力データを取り込む。
【００１９】
ラッチ回路１８の出力であるデータ信号Ｄ１とラッチ回路１９の出力であるデータ信号Ｄ２とが、セレクタ回路１５に供給される。即ち、セレクタ回路１５は、クロック信号Ｃ３の０度位相位置に同期したデータ遷移をするデータ信号Ｄ１と、クロック信号Ｃ３の１８０度位相位置に同期したデータ遷移をするデータ信号Ｄ２とを受け取る。セレクタ回路１５は、第２の信号伝搬経路１３を伝搬後の第２のクロック信号Ｃ２’に同期してデータ信号Ｄ１とデータ信号Ｄ２とを交互に選択してデータ信号Ｄ３として出力する。選択対象（多重化対象）の信号数が３つ以上であれば順番に選択して出力することになるが、この例のように選択対象の信号数が２つであれば、２つの信号を交互に選択して出力することになる。
【００２０】
図３は、図２の信号多重化回路の動作の一例を示すタイミング図である。図３に示すように、セレクタ回路１５の入力となるデータ信号Ｄ１とデータ信号Ｄ２とは、データの中心位置が互いにずれている。具体的には、データ信号Ｄ１の各データａ１乃至ａ４のデータ中心位置は、信号伝搬経路１３を伝搬後の第２のクロック信号Ｃ２’の９０度位相位置に一致している。即ち、点線で示す０度位相のクロック信号の正のピーク位置及び実線で示す１８０度位相のクロック信号の負のピーク位置に一致している。またデータ信号Ｄ２の各データｂ０乃至ｂ３のデータ中心位置は、信号伝搬経路１３を伝搬後の第２のクロック信号Ｃ２’の２７０度位相位置に一致している。即ち、点線で示す０度位相のクロック信号の負のピーク位置及び実線で示す１８０度位相のクロック信号の正のピーク位置に一致している。
【００２１】
セレクタ回路１５は、クロック信号Ｃ２’の０度位相位置から１８０度位相位置の間はデータ信号Ｄ１を選択し、１８０度位相位置から３６０度位相位置の間はデータ信号Ｄ２を選択する。言葉を換えて言えば、点線で示す０度位相のクロック信号から実線で示す１８０度位相のクロック信号を引いた差分が正の部分ではデータ信号Ｄ１が選択され、当該差分が負の部分ではデータ信号Ｄ１が選択される。このようにして選択されたデータ信号Ｄ３が、各データ値ｂ０，ａ１，ｂ１，ａ２，ｂ２，ａ３，ｂ３，ａ４を有するものとして図３に示される。
【００２２】
図２に戻り、フリップフロップ１６は、第１の信号伝搬経路１２を伝搬後の第１のクロック信号Ｃ１’に同期して、セレクタ回路１５が出力するデータ信号Ｄ３を取り込む。この際、フリップフロップ１６は、クロック信号Ｃ１’の例えば立ち下がりエッジ（或いは立ち上がりエッジ）の入力データを取り込んで１クロックサイクルの間保持するようなマスタースレーブ型であってよい。図３に、セレクタ回路１５が出力するデータ信号Ｄ３に対して、フリップフロップ１６の同期信号である第１の信号伝搬経路１２を伝搬後の第１のクロック信号Ｃ１’が示される。実線で示すクロック信号の立ち上がりエッジ又は点線で示すクロック信号の立ち下がりエッジでデータ信号Ｄ３を取り込むことにより、データ信号をリタイミングする。これによりフリップフロップ１６の出力信号は、各データのデータ長が等しい高品質な信号となる。
【００２３】
セレクタ回路１５の出力データ信号Ｄ３とリタイミング用のフリップフロップ１６のクロック信号Ｃ１’との位相差は、このフリップフロップ１６の入力部で最適な値であることが好ましい。即ち、フリップフロップ１６の入力部において、データ信号Ｄ３のデータ中心の位置とクロック信号Ｃ１’の取り込みエッジとが一致していることが望ましい。具体的には、そのような一致状態が実現されるように、分周回路１１の遅延、信号伝搬経路１２の遅延、及び信号伝搬経路１３の遅延等を考慮して、回路が設計されていることが望ましい。しかしながら、トランジスタ閾値の相対ばらつきなどによりトランジスタ毎の遅延差が発生し、更にこの遅延差は、回路動作時の温度や電源電圧の変化によっても変動してしまう。その結果、信号伝搬経路１２と信号伝搬経路１３との遅延等が変動し、データ信号Ｄ３とクロック信号Ｃ１’との位相差が変動してしまう。図３には、理想的なクロック信号Ｃ１’とタイミングのずれたクロック信号Ｃ１’とが示されている。データ信号Ｄ３のデータ中心の位置とずれたクロック信号Ｃ１’の取り込みエッジとの間には、θの位相差が存在する。
【００２４】
そこで図２の信号多重化回路では、位相検出回路１４により信号伝搬経路１２を伝搬後の第１のクロック信号Ｃ１’と信号伝搬経路１３を伝搬後の第２のクロック信号Ｃ２’との位相差θを検出する。そして、検出した位相差θが所望の値となるように可変遅延回路２２の遅延量を調整する。以下に、図２の信号多重化回路の位相調整動作について説明する。
【００２５】
前述のように、出力データ信号Ｄ３とリタイミング用のフリップフロップ１６のクロック信号Ｃ１’との位相差が、このフリップフロップ１６の入力部で最適な値であることが好ましい。ここでセレクタ回路１５は差動構成であり、その選択動作は、クロック信号のＨＩＧＨ又はＬＯＷに同期して、入力信号をゲートに受ける差動対のトランジスタの一方に電流が流れることにより実現される。このセレクタ回路１５において、クロック信号の同期タイミングから入力トランジスタを電流が流れる迄の遅延をＴ１とする。フリップフロップ１６も同様に差動構成であり、その入力動作は、クロック信号の例えばＨＩＧＨに同期して、入力信号をゲートに受ける差動対のトランジスタの一方に電流が流れることにより実現される。セレクタ回路１５とフリップフロップ１６とで入力トランジスタの特性が略同一であるように設計すれば、フリップフロップ１６においてクロック信号の同期タイミングから入力トランジスタを電流が流れる迄の遅延Ｔ２は上記のセレクタ回路１５の遅延Ｔ１に等しい。この場合、セレクタ回路１５の選択動作でＴ１遅れ、フリップフロップ１６の入力動作で同じＴ１だけ遅れるので、遅延が相殺されて相対的な時間差はゼロになる。従って、このような場合には、データ信号Ｄ３とクロック信号Ｃ１’との位相差に着目する代りに、セレクタ回路１５の同期クロックである第２のクロック信号Ｃ２’と、フリップフロップ１６の同期クロックである第１のクロック信号Ｃ１’との位相差に着目すればよい。そしてこの第２のクロック信号Ｃ２’と第１のクロック信号Ｃ１’との位相差が所望の位相関係になっていればよい。図２の信号多重化回路の例の場合には、分周クロック信号Ｃ２’と基本クロック信号Ｃ１’とが、クロック信号Ｃ２’の位相換算で９０度ずれていればよい。なお例えば図１のように９０度遅延を用いない構成の場合であれば、分周クロック信号と基本クロック信号との位相差がゼロであればよい。
【００２６】
位相検出回路１４は、ミキサ回路２５、ローパスフィルタ（ＬＰＦ）２６、及び比較器２７を含む。ミキサ回路２５は、第１の信号伝搬経路１２を伝搬後の第１のクロック信号（基本クロック信号）Ｃ１’に第２の信号伝搬経路１３を伝搬後の第２のクロック信号（分周クロック信号）Ｃ２’を少なくとも２回掛け合わせることにより出力信号を生成する。基本クロック信号Ｃ１’に分周クロック信号Ｃ２’を掛け合わせる回数は、分周率による。図２の構成例のように、２：１の多重化回路であり、分周クロック信号Ｃ２’の周波数が基本クロック信号Ｃ１’の１／２である場合には、２回掛け合わせればよい。
【００２７】
基本クロック信号Ｃ１’をＡ１ｓｉｎ（２ωｔ＋θ）とし、分周クロック信号Ｃ２’をＡ２ｓｉｎ（ωｔ）とする。基本クロック信号Ｃ１’に分周クロック信号Ｃ２’を１回掛け合わせると、その結果ｘ１は以下のようになる。
【００２８】
【数１】
0005423560.tif 000002
また基本クロック信号Ｃ１’に分周クロック信号Ｃ２’を２回掛け合わせて得られる結果ｘ２は、上記のｘ１に分周クロック信号Ｃ２’を掛け合わせることにより得られ、以下のようになる。
【００２９】
【数２】
0005423560.tif 000003
このｘ２が、ミキサ回路２５の出力信号となる。
【００３０】
ローパスフィルタ２６は直流検出回路として機能し、ローパスフィルタリングによりミキサ回路２５の出力信号の直流成分を検出する。即ち、このローパスフィルタ２６の出力ｘ３は、上記数２の最終項である−（１／４）Ａ１Ａ２２ｓｉｎ（θ）に比例した値となる。比較器２７は、直流検出回路であるローパスフィルタ２６が検出した直流成分に応じて、第２の信号伝搬経路１３の伝搬遅延量を制御する。具体的には、比較器２７は、ローパスフィルタ２６の出力ｘ３と参照電圧Ｒｅｆとを比較し、比較結果に応じた出力信号を生成する。この比較器２７の出力信号に応じて、信号伝搬経路１３の可変遅延回路２２が遅延量を調整する。
【００３１】
参照電圧Ｒｅｆは、図２の信号多重化回路の例の場合には、分周クロック信号Ｃ２’と基本クロック信号Ｃ１’とがクロック信号Ｃ２’の位相換算で９０度ずれていればよいので、フィードバック制御により９０度の位相差をもたらすような値に設定される。前述のセレクタ回路１５の選択動作の遅延Ｔ１とフリップフロップ１６の入力動作の遅延Ｔ２とが異なる場合には、その差に応じて参照電圧Ｒｅｆを調整すればよい。この場合も、略９０度の位相差となるようなフィードバック制御を行なうことになるが、目標となる位相差は９０度から若干ずれることになる。
【００３２】
なお図２の信号多重化回路の構成例では、可変遅延回路２２が信号伝搬経路１３に設けられているが、信号伝搬経路１３ではなく信号伝搬経路１２に設けられてもよい。この場合、比較器２７の出力信号に応じて、信号伝搬経路１２に設けられた可変遅延回路の遅延量を調整する。このように信号伝搬経路１２及び信号伝搬経路１３の少なくとも一方に可変遅延回路が挿入されていれば、この可変遅延回路２２の遅延量を調整することで、信号伝搬経路１２と信号伝搬経路１３との相対的な伝搬遅延量を調整することができる。即ち、直流検出回路であるローパスフィルタ２６が検出した直流成分に応じて、比較器２７は、第１の信号伝搬経路１２及び前記第２の信号伝搬経路１３の少なくとも一方の伝搬遅延量を制御する。
【００３３】
図４は、ミキサ回路２５の構成の一例を示す図である。図４に示す構成は、ギルバートセルミキサであり、各々が差動信号である２つの入力信号ＩＮ１及びＩＮ２同士を掛け合わせる回路である。図２に示すミキサ回路２５は、掛算を２回実行するので、このギルバートセルミキサが２つ直列に設けられることになる。
【００３４】
図４に示す回路は、ＮＭＯＳトランジスタ３１乃至３６、抵抗素子３７及び３８、及び電流源３９を含む。第1の差動増幅回路の差動入力対及び電流源であるトランジスタ３１乃至３３により、入力信号ＩＮ２に対して入力信号ＩＮ１の正極性側の信号で重み付けする。また第２の差動増幅回路の差動入力対及び電流源であるトランジスタ３４乃至３６により、入力信号ＩＮ２に対して入力信号ＩＮ１の負極性側の信号で重み付けする。第１の差動増幅回路の電流と第２の差動増幅回路の電流とを抵抗素子３７及び３８で重ね合わせることにより、入力信号ＩＮ１とＩＮ２との掛算に相当する電圧が出力信号ＯＵＴとして得られる。
【００３５】
図５は、可変遅延回路２２の構成の一例を示す図である。図５に示す可変遅延回路２２は位相補間器であり、異なる位相のクロック信号同士を重ね合わせることにより、所望の位相のクロック信号を生成する。この場合、例えば、図２に示す分周回路１１が、各位相が０度、９０度、１８０度、２７０度である４相のクロック信号を生成する。互いに逆位相である０度のクロック信号と１８０度のクロック信号との一対のクロック信号が第１の差動クロックとなり、互いに逆位相である９０度のクロック信号と２７０度のクロック信号との一対のクロック信号が第２の差動クロックとなる。第１の差動クロックは０度位相であり、第２の差動クロックは９０度位相である。
【００３６】
図５の可変遅延回路２２は、重み付け回路４１及び４２、容量素子４３、及び比較器４４を含む。重み付け回路４１は、０度位相の入力クロック信号ＩＮＣ１の振幅をｘ倍に重み付けする。重み付け回路４２は、９０度位相の入力クロック信号ＩＮＣ２の振幅を１−ｘ倍に重み付けする。ここでｘは、０以上１以下の値をとる。重み付け回路４１からはｘ・ＩＮＣ１の電流が出力され、重み付け回路４２からは（１−ｘ）・ＩＮＣ２の電流が出力され、この合計電流ｘ・ＩＮＣ１＋（１−ｘ）ＩＮＣ２により容量素子４３に電荷が蓄積される。ここでＩＮＣ１及びＩＮＣ２がそれぞれ矩形波であるとする。１つの矩形波により容量素子４３に電荷が蓄積されて現れる電圧波形は三角波となるので、ｘ・ＩＮＣ１＋（１−ｘ）ＩＮＣ２により容量素子４３に電荷が蓄積されると、容量素子４３の電圧は重み付けされた２つの三角波を足し合わせた波形となる。
【００３７】
図６は、重み付けされた２つの三角波の足し合わせを示す図である。図６において、０度位相の入力クロック信号に対応する容量素子４３の電圧は三角波電圧ｃｓ（ｔ）であり、９０度位相の入力クロック信号に対応する容量素子４３の電圧は三角波電圧ｓｎ（ｔ）である。この三角波電圧ｃｓ（ｔ）をｘ倍に重み付けし、三角波電圧ｓｎ（ｔ）を（１−ｘ）倍に重み付けし、両者を足し合わせると、（１−ｘ）ｓｎ（ｔ）＋ｘｃｓ（ｔ）として示す電圧波形が得られる。
【００３８】
図５に戻り、比較器４４は容量素子４３の電圧と参照電圧とを比較することにより、両者の大小関係に応じてＨＩＧＨ又はＬＯＷとなる電圧信号を生成する。なお実際には２つの差動クロック同士の足し合わせを想定しているので、容量素子４３として２つの容量素子が設けられ、一方に正極性側の電圧波形が現れ、もう一方に負極性側の電圧波形が現れる構成であってよい。この場合、比較器４４は、正極性側の電圧と負極正側の電圧とを比較し、両者の大小関係に応じてＨＩＧＨ又はＬＯＷとなる電圧信号を生成してよい。
【００３９】
図７は、位相検出回路の一般的な構成の一例を示す図である。図２に示す信号多重化回路は２：１に信号を多重化する構成であり、位相検出回路１４のミキサ回路２５は２回掛算を実行する構成となっている。一般にｍ：１に信号を多重化する回路の場合には、位相検出回路のミキサ回路でｍ回の掛算を実行することにより、位相差θに依存する直流成分が出現する。
【００４０】
図７の位相検出回路５１は、ミキサ回路５２、ローパスフィルタ（ＬＰＦ）５３、及び比較器５４を含む。ミキサ回路５２は、第１のクロック信号（基本クロック信号）Ｃ１’に第２のクロック信号（分周クロック信号）Ｃ２’をｍ回掛け合わせることにより出力信号ｘｍを生成する。具体的には、ミキサ回路５２は、複数ｍ個のミキサ（例えば図４のギルバートセルミキサ）５２−１乃至５２−ｍを含む。ミキサ５２−１は、第１のクロック信号Ｃ１’に第２のクロック信号Ｃ２’を掛け合わせて、積算結果ｘ１を得る。次のミキサ５２−１は、前段の積算結果ｘ１に第２のクロック信号Ｃ２’を掛け合わせて、積算結果ｘ２を得る。以下同様にして、ｍ段目のミキサ５２−ｍは、前段の積算結果ｘｍ−１に第２のクロック信号Ｃ２’を掛け合わせて、積算結果ｘｍを得る。基本クロック信号Ｃ１’の周波数をｍωとし、分周クロック信号Ｃ２’の周波数をωとすると、クロック信号Ｃ２’を１回掛け合わせる毎に、前段の信号に含まれる周波数とクロック信号Ｃ２’の周波数ωとの和の周波数成分及び差の周波数成分が生成される。ここで差の周波数成分に着目すれば、クロック信号Ｃ２’を１回掛け合わせる毎に、周波数ωを引いていくことができる。従って、ｍ回の掛算を実行することにより、基本クロック信号Ｃ１’の周波数ｍωからωをｍ回減算して、周波数０に相当する項として、位相に応じた直流成分を生成することができる。
【００４１】
ローパスフィルタ５３は直流検出回路として機能し、ローパスフィルタリングによりミキサ回路５２の出力信号の直流成分を検出する。このローパスフィルタ５３の出力は、第１のクロック信号Ｃ１’と第２のクロック信号Ｃ２’との位相差に依存した値となる。比較器５４は、直流検出回路であるローパスフィルタ５３が検出した直流成分に応じて、Ｃ１’の信号伝搬経路及びＣ２’の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する。この伝搬遅延量の制御は、図２に示す構成と同様にして行なえばよい。
【００４２】
図８は、信号分離回路の構成の一例を示す図である。図８の信号分離回路は、分周回路６１、信号伝搬経路６２、信号伝搬経路６３、位相検出回路６４、フリップフロップ（Ｆ／Ｆ）６５乃至７０を含む。以下の説明では、信号分離回路が入力信号を一段毎に２つの信号に分離する構成である場合について説明するが、それ以上の数の信号に分離する構成であっても構わない。
【００４３】
分周回路６１は、基本クロックである第１のクロック信号Ｃ１を分周して第２のクロック信号Ｃ２を生成する。各クロック信号は、実際には０度位相のクロック信号と１８０度位相のクロック信号とが対をなす差動クロック信号である。以下の説明では、説明の便宜上、適宜一方のクロック信号に着目することにより、単相のクロック信号の場合と同様の説明を行なう。
【００４４】
第１のクロック信号Ｃ１は第１の信号伝搬経路６２を伝搬し、第１の信号伝搬経路６２を伝搬後の第１のクロック信号はＣ１’として示されている。信号伝搬経路６２は、少なくともバッファを含み、更に、クロック信号を伝搬させる信号線が無視できない程度の遅延をもたらす場合にはその信号線をも含む。第１の信号伝搬経路６２を伝搬することによりＣ１から遅延したＣ１’は、フリップフロップ６５及び６６に印加される。
【００４５】
第２のクロック信号Ｃ２は第２の信号伝搬経路６３を伝搬し、第２の信号伝搬経路６３を伝搬後の第２のクロック信号はＣ２’及びＣ３’として示されている。ここで分周回路６１は、各位相が０度、９０度、１８０度、２７０度である４相のクロック信号として、第２のクロック信号Ｃ２を生成する。互いに逆位相である０度のクロック信号と１８０度のクロック信号との一対のクロック信号が第１の差動クロックとなり、互いに逆位相である９０度のクロック信号と２７０度のクロック信号との一対のクロック信号が第２の差動クロックとなる。クロック信号Ｃ２’は０度位相である第１の差動クロックであり、クロック信号Ｃ３’は９０度位相である第２の差動クロックである。
【００４６】
信号伝搬経路６３は、少なくとも可変遅延回路７２及びバッファを含み、更に、クロック信号を伝搬させる信号線が無視できない程度の遅延をもたらす場合にはその信号線をも含む。第２の信号伝搬経路６３を伝搬することによりＣ２から遅延したＣ２’は、フリップフロップ６７及び６８に印加される。第２の信号伝搬経路６３を伝搬することによりＣ２から遅延したＣ３’は、フリップフロップ６９及び７０に印加される。
【００４７】
フリップフロップ６６は、第１の信号伝搬経路６２を伝搬後の第１のクロック信号Ｃ１’の立ち上がりエッジ（０度位相位置）で入力データ信号Ｄ１を取り込む。フリップフロップ６５は、第１の信号伝搬経路６２を伝搬後の第１のクロック信号Ｃ１’の立ち下がりエッジ（１８０度位相位置）で入力データ信号Ｄ１を取り込む。フリップフロップ６８は、第２の信号伝搬経路６３を伝搬後の第２のクロック信号Ｃ２’の立ち上がりエッジ（０度位相位置）でフリップフロップ６５の出力Ｄ２を取り込む。フリップフロップ６７は、第２の信号伝搬経路６３を伝搬後の第２のクロック信号Ｃ２’の立ち下がりエッジ（１８０度位相位置）でフリップフロップ６５の出力Ｄ２を取り込む。同様に、フリップフロップ７０は、第２の信号伝搬経路６３を伝搬後の第２のクロック信号Ｃ３’の立ち上がりエッジ（９０度位相位置）でフリップフロップ６６の出力Ｄ３を取り込む。フリップフロップ６９は、第２の信号伝搬経路６３を伝搬後の第２のクロック信号Ｃ３’の立ち下がりエッジ（２７０度位相位置）でフリップフロップ６６の出力Ｄ３を取り込む。
【００４８】
図９は、図８の信号分離回路の動作の一例を示すタイミング図である。入力データ信号Ｄ１は、一連のデータｂ０，ａ１，ｂ１，ａ２，ｂ２，ａ３，ｂ３，ａ４を含む。図８のフリップフロップ６６がクロック信号Ｃ１’の立ち上がりエッジで入力信号Ｄ１を取り込むことにより、データ信号Ｄ３がフリップフロップ出力として得られる。データ信号Ｄ３は、図９に示すように、Ｄ１の一個おきのデータｂ０，ｂ１，ｂ２，ｂ３を含む。また図８のフリップフロップ６５がクロック信号Ｃ１’の立ち下がりエッジで入力信号Ｄ１を取り込むことにより、データ信号Ｄ２がフリップフロップ出力として得られる。データ信号Ｄ２は、図９に示すように、Ｄ１の一個おきのデータａ１，ａ２，ａ３，ａ４を含む。このようにしてフリップフロップ一段の信号分離により、入力データ信号Ｄ１が２つのデータ信号Ｄ２及びＤ３に分離される。図９のデータ信号Ｄ２及びＤ３が更に分離可能である場合には、図８のフリップフロップ６７乃至７０により、それぞれのデータ信号を更に２つに分離する。
【００４９】
図８に戻り、フリップフロップ６５の出力データ信号Ｄ２とフリップフロップ６７及び６８のクロック信号Ｃ２’との位相差は、後段のフリップフロップ６７及び６８の入力部で最適な値であることが好ましい。即ち、フリップフロップ６７及び６８の入力部において、データ信号Ｄ２のデータ中心の位置とクロック信号Ｃ２’の取り込みエッジとが一致していることが望ましい。そこで図８の信号分離回路では、位相検出回路６４により信号伝搬経路６２を伝搬後の第１のクロック信号Ｃ１’と信号伝搬経路６３を伝搬後の第２のクロック信号Ｃ２’との位相差を検出する。そして、検出した位相差が所望の値となるように可変遅延回路７２の遅延量を調整する。この位相検出回路６４の構成は位相検出回路１４の構成と同様であり、遅延量の制御方法は、図２の信号多重化回路で説明した遅延量の制御方法と同様である。
【００５０】
図１０は、信号伝送システムの構成の一例を示す図である。図１０の信号伝送システムは、送信機８１、受信機８２、及び伝送路８３を含む。送信機８１が送信する信号は、伝送路８３を介して伝送される。伝送路８３を介して伝送された信号は、受信機８２により受信される。
【００５１】
送信機６１は、内部回路９１、タイミング発生回路９２、ｘ：１の信号多重回路９３、及び出力バッファ９４を含む。内部回路９１により生成されたｘ個のデータ信号が、タイミング発生回路９２により生成されたクロック信号に同期して、信号多重回路９３によりｘ：１に多重化される。多重化後の信号は、出力バッファ９４により増幅されて伝送路８３に向けて送信される。ここで出力バッファ９４は送信側での等化処理を行なうようなバッファであってよい。信号多重回路９３は、２：１多重化回路を複数段繋げたツリー構造により、ｘ：１の多重化処理を行う。この２：１多重化回路として、例えば図２に示した信号多重化回路を用いることができる。
【００５２】
受信機６２は、入力バッファ９５、信号分離回路９６、タイミング発生回路９７、及び内部回路９８を含む。入力バッファ９５は、伝送路８３を介して受信した信号を増幅するとともに、等化処理を行い波形整形する。タイミング発生回路９７は、受信信号のデータ遷移に基づいてクロック信号のタイミングを抽出し、クロック信号を再生する。信号分離回路９６は、１：ｘに受信データを分離（非多重化）することにより、ｘ個の個々の信号を生成する。分離されたｘ個の信号は内部回路９８に供給される。この信号分離回路９６の一部として、例えば図８に示した信号分離回路を用いることができる。
【００５３】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００５４】
なお本願発明は以下の内容を含むものである。
（付記１）
第１のクロック信号を分周して第２のクロック信号を生成する分周回路と、
前記第１のクロック信号が伝搬する第１の信号伝搬経路と、
前記第２のクロック信号が伝搬する第２の信号伝搬経路と、
前記第１の信号伝搬経路を伝搬後の前記第１のクロック信号に前記第２の信号伝搬経路を伝搬後の前記第２のクロック信号を少なくとも２回掛け合わせることにより出力信号を生成するミキサ回路と、
前記ミキサ回路の前記出力信号の直流成分を検出する直流検出回路と、
前記直流検出回路が検出した前記直流成分に応じて前記第１の信号伝搬経路及び前記第２の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路と
を含むことを特徴とする集積回路。
（付記２）
前記第２の信号伝搬経路を伝搬後の前記第２のクロック信号に同期して第１のデータ信号と第２のデータ信号とを交互に選択して第３のデータ信号として出力するセレクタ回路と、
前記第１の信号伝搬経路を伝搬後の前記第１のクロック信号に同期して前記セレクタ回路が出力する前記第３のデータ信号を取り込むフリップフロップと
を更に含むことを特徴とする付記１記載の集積回路。
（付記３）
前記制御回路は、前記第１の信号伝搬経路を伝搬後の前記第１のクロック信号に対して、前記第２の信号伝搬経路を伝搬後の前記第２のクロック信号が、前記第２のクロック信号の位相にして略９０度ずれるように制御することを特徴とする付記２記載の集積回路。
（付記４）
前記第１の信号伝搬経路を伝搬後の前記第１のクロック信号の立ち上がりエッジで第１のデータ信号を取り込む第１のフリップフロップと、
前記第１の信号伝搬経路を伝搬後の前記第１のクロック信号の立ち下がりエッジで前記第１のデータ信号を取り込む第２のフリップフロップと、
前記第２の信号伝搬経路を伝搬後の前記第２のクロック信号の立ち上がりエッジで前記第１のフリップフロップの出力を取り込む第３のフリップフロップと、
前記第２の信号伝搬経路を伝搬後の前記第２のクロック信号の立ち下がりエッジで前記第１のフリップフロップの出力を取り込む第４のフリップフロップと
を更に含むことを特徴とする付記１記載の集積回路。
（付記５）
第１のクロック信号を分周して第２のクロック信号を生成し、
第１の信号伝搬経路を伝搬後の前記第１のクロック信号に第２の信号伝搬経路を伝搬後の前記第２のクロック信号を少なくとも２回掛け合わせ、
前記掛け合わせにより得られた信号の直流成分を検出し、
前記直流成分に応じて前記第１の信号伝搬経路及び前記第２の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する
各段階を含むことを特徴とする位相制御方法。
（付記６）
送信機と、
前記送信機が送信した信号を受信する受信器と、
を含み、前記送信機は、
第１のクロック信号を分周して第２のクロック信号を生成する分周回路と、
前記第１のクロック信号が伝搬する第１の信号伝搬経路と、
前記第２のクロック信号が伝搬する第２の信号伝搬経路と、
前記第１の信号伝搬経路を伝搬後の前記第１のクロック信号に前記第２の信号伝搬経路を伝搬後の前記第２のクロック信号を少なくとも２回掛け合わせることにより出力信号を生成するミキサ回路と、
前記ミキサ回路の前記出力信号の直流成分を検出する直流検出回路と、
前記直流検出回路が検出した前記直流成分に応じて前記第１の信号伝搬経路及び前記第２の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路と
前記第２の信号伝搬経路を伝搬後の前記第２のクロック信号に同期して第１のデータ信号と第２のデータ信号とを交互に選択して第３のデータ信号として出力するセレクタ回路と、
前記第１の信号伝搬経路を伝搬後の前記第１のクロック信号に同期して前記セレクタ回路が出力する前記第３のデータ信号を取り込むフリップフロップと
を含み、前記フリップフロップの出力を前記送信機から送信することを特徴とする信号伝送システム。
（付記７）
前記制御回路は、前記第１の信号伝搬経路を伝搬後の前記第１のクロック信号に対して、前記第２の信号伝搬経路を伝搬後の前記第２のクロック信号が、前記第２のクロック信号の位相にして略９０度ずれるように制御することを特徴とする付記６記載の信号伝送システム。
【符号の説明】
【００５５】
１１  分周回路
１２  信号伝搬経路
１３  信号伝搬経路
１４  位相検出回路
１５  セレクタ回路
１６  フリップフロップ
１７〜１９  ラッチ回路
２２  可変遅延回路
２５  ミキサ回路
２６  ローパスフィルタ
２７  比較器
【図１】
0005423560.tif 000004
【図２】
0005423560.tif 000005
【図３】
0005423560.tif 000006
【図４】
0005423560.tif 000007
【図５】
0005423560.tif 000008
【図６】
0005423560.tif 000009
【図７】
0005423560.tif 000010
【図８】
0005423560.tif 000011
【図９】
0005423560.tif 000012
【図１０】
0005423560.tif 000013