(57)【特許請求の範囲】
【請求項１】
半導体素子が集積された半導体集積回路であって、
能動素子である出力素子と、
前記出力素子に所定電圧を超える過電圧が印加されると、当該過電圧を当該所定電圧に制限する電圧制限回路と、
前記電圧制限回路が動作しているか否かを検出する検出回路とを集積し、
前記出力素子に電圧を供給するための第１のパッドと、
前記第１のパッドとは独立して設けられ、ワイヤボンディングされることによって前記第１のパッドと電気的に接続され得る、前記電圧制限回路に電圧を供給するための第２のパッドとが形成されており、
前記検出回路は、前記第１のパッドと前記第２のパッドとが電気的に接続されている状態において、前記電圧制限回路が動作しているか否かを検出する、半導体集積回路。
【請求項２】
前記出力素子は、Ｎチャネル型のＭＯＳＦＥＴであり、
前記電圧制限回路は、前記第２のパッドと前記ＭＯＳＦＥＴのゲートとの間に逆バイアス方向に設けられた少なくとも１つのツェナーダイオードである、請求項１に記載の半導体集積回路。
【請求項３】
前記検出回路は、前記出力素子がオン動作からオフ動作に移行した時点から所定の期間が経過するまでに、前記少なくとも１つのツェナーダイオードに電流が流れているか否かを判断する、請求項２に記載の半導体集積回路。
【請求項４】
複数の入出力端子を有した半導体パッケージであって、
請求項１〜３のいずれかに記載の半導体集積回路を搭載し、
前記搭載された半導体集積回路の前記第１のパッドにボンディングされるワイヤと、前記半導体集積回路の前記第２のパッドにボンディングされるワイヤとを、前記複数の入出力端子のいずれか１つに接続した、半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、より特定的には、サージ等の過電圧から素子を保護するための電圧制限回路を有する出力素子を集積した半導体集積回路に関する。
【背景技術】
【０００２】
周知のように、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）等の出力素子をサージ等の過電圧から保護するための回路として、電圧制限回路がよく用いられている。この電圧制限回路は、例えば図７に示す従来の半導体集積回路１０１のように、２つのツェナーダイオードを直列に接続した回路１２０で構成され、出力素子１１０であるＭＯＳＦＥＴのゲート−ドレイン間に逆バイアスがかかる向き（逆バイアス方向）に挿入される。この構成による電圧制限回路１２０では、出力素子１１０のゲート−ドレイン間にサージ等の過電圧が印加されたときに、ツェナーダイオードが電流を流して過電圧を所定のクランプ電圧に制限（クランプ）することで、出力素子１１０を保護する。
【０００３】
このような電圧制限回路１２０を有する出力素子１１０を集積した半導体集積回路１０１では、製品出荷前検査において出力素子１１０のリーク試験や耐圧試験等が行われる。これらの試験では、例えば出力素子１１０であるＭＯＳＦＥＴのソース−ドレイン間、すなわちウェーハに形成されたパッド１３１とパッド１３３との間に外部から強制的に試験電圧が印加されて、出力素子１１０についてリーク電流や耐電圧等の測定が行われる。
【０００４】
ところが、電圧制限回路１２０を有する出力素子１１０を集積した従来の半導体集積回路１０１は、出力素子１１０に電圧制限回路１２０が常に電気的に接続されている状態である（図７を参照）。このため、どれだけ高い試験電圧を出力素子１１０（パッド１３１とパッド１３３との間）に印加しても、電圧制限回路１２０が動作して高い試験電圧が所定のクランプ電圧に制限されてしまい、出力素子１１０が持つ本来の特性を正確に測定することができないという問題がある。
【０００５】
この問題を解決するための技術として、例えば特許文献１に記載された半導体集積回路が存在する。この特許文献１に記載の従来の半導体集積回路は、出力素子であるパワーＭＯＳＦＥＴのゲート−ドレイン間に挿入された電圧制限回路に対して、スイッチング素子であるＭＯＳＦＥＴを直列に挿入している。
この構成により、特許文献１に記載の従来の半導体集積回路は、出力素子の製品出荷前検査を行うときには、スイッチング素子をオフ動作させて電圧制限回路を出力素子から切り離して、出力素子単独での特性を正確に測定し、また製品出荷後などの通常使用時には、スイッチング素子を常時オン動作させて、電圧制限回路を出力素子に接続して、サージ等の過電圧から出力素子を保護する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−２６１０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１に記載の従来の半導体集積回路では、製品出荷前検査において電圧制限回路が機能しないように電圧制限回路を出力素子から切り離すために、ＭＯＳＦＥＴ等のスイッチング素子を用いている。加えて、このＭＯＳＦＥＴのオン動作とオフ動作とを切り換えるために、ＭＯＳＦＥＴのゲートに制御電圧を外部から与える必要がある。
すなわち、上記特許文献１に記載の従来の半導体集積回路では、製品出荷前検査のためだけに、わざわざスイッチング素子として専用のＭＯＳＦＥＴを設けたり、このＭＯＳＦＥＴのゲートに制御電圧を供給する外部回路や端子を確保したりする必要があり、半導体チップのコストやサイズの点で課題が残る。
【０００８】
それ故に、本発明の目的は、電圧制限回路を有する出力素子を集積した半導体集積回路において、専用のスイッチング素子を設けずに、製品出荷前検査のときに電圧制限回路を出力素子から切り離すことが可能な、半導体集積回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、半導体素子が集積された半導体集積回路に向けられている。そして、上記目的を達成するために、本発明の半導体集積回路は、能動素子である出力素子と、出力素子に所定電圧を超える過電圧が印加されると、この過電圧を所定電圧に制限する電圧制限回路とを集積している。また、本発明の半導体集積回路には、出力素子に電圧を供給するための第１のパッドと、第１のパッドとは独立して設けられ、ワイヤボンディングされることによって第１のパッドと電気的に接続され得る、電圧制限回路に電圧を供給するための第２のパッドとが形成されている。
この構成により、専用のスイッチング素子を設けずに、製品出荷前検査のときに電圧制限回路を出力素子から電気的に切り離すことができる。
【００１０】
典型的には、出力素子は、Ｎチャネル型のＭＯＳＦＥＴであり。また、電圧制限回路は、第２のパッドとＭＯＳＦＥＴのゲートとの間に逆バイアス方向に設けられた少なくとも１つのツェナーダイオードである。
【００１１】
なお、第１のパッドと第２のパッドとが電気的に接続されている状態において、電圧制限回路が動作しているか否かを検出できる検出回路をさらに集積することが望ましい。具体的な検出回路は、出力素子がオン動作からオフ動作に移行した時点から所定の期間が経過するまでに、少なくとも１つのツェナーダイオードに電流が流れているか否かを判断することで、電圧制限回路が動作しているか否かを検出する。
この検出回路により、製品の出荷後であってもボンディングワイヤの断線等による電圧制限回路の以上を判断することができる。
【００１２】
一般に、上記の半導体集積回路は、複数の入出力端子を有した半導体パッケージに搭載されて製品化される。この半導体パッケージに搭載されるにあたり、本発明では、半導体集積回路の第１のパッドにボンディングされるワイヤと、第２のパッドにボンディングされるワイヤとを、複数の入出力端子のいずれか１つに接続する。
このパッケージングによって、出力素子と電圧制限回路とが電気的に接続されることになり、電圧制限回路による出力素子の保護を実現することができる。
【発明の効果】
【００１３】
上記本発明によれば、電圧制限回路を出力素子から電気的に切り離した状態で電圧制限回路による電圧制限の影響を受けることなく、出力素子に対して製品出荷前検査を行うことができる。従って、製造工程において出力素子の不良を検出する能力が高まり、出荷製品の品質が向上する。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態に係る半導体集積回路１の構成を説明する図
【図２】図１に示す半導体集積回路１を半導体パッケージ６０に搭載した状態を説明する図
【図３】図１に示す半導体集積回路１に対して行われる製品出荷前検査の一例を説明する図
【図４】本発明の第２の実施形態に係る半導体集積回路２を半導体パッケージ６０に搭載した状態を説明する図
【図５】入出力端子７１に現れる電圧とシャント抵抗４１に流れる電流Ｉとの関係を示す図
【図６】本発明の他の半導体集積回路３の構成を説明する図
【図７】従来の半導体集積回路１０１の構成を説明する図
【発明を実施するための形態】
【００１５】
以下、本発明の各実施形態を、図面を参照しながら説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体集積回路１の構成を説明する図である。図２は、図１に示す半導体集積回路１を半導体パッケージ６０に搭載した状態を説明する図である。図１に示す半導体集積回路１は、半導体素子や配線等が形成されたウェーハの状態を示すものである。本発明では、この半導体集積回路１に対してリーク試験や耐圧試験等の製品出荷前検査を行った後、この検査を通過した半導体集積回路１を半導体パッケージ６０に搭載して出荷するものである。
【００１６】
まず、本発明の第１の実施形態に係る半導体集積回路１について説明する。
図１において、半導体集積回路１は、出力素子１０と、電圧制限回路２０と、第１〜第３のパッド３１〜３３と、出力素子駆動回路１１と、ツェナーダイオード１２と、抵抗１３とを備える。
【００１７】
出力素子１０は、入力信号に対して所定の信号を出力する能動素子であり、本発明ではＮチャネル型のＭＯＳＦＥＴを用いている。このＭＯＳＦＥＴには、例えば二重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）や横型二重拡散ＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ）が用いられる。また、出力素子１０は、ＭＯＳＦＥＴ以外にも、例えば横型絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ）や一般的なバイポーラトランジスタ（ＢＴ）であってもよい。このバイポーラトランジスタを適用する場合には、下記の実施形態で説明するゲート、ドレイン、及びソースを、それぞれベース、コレクタ、及びエミッタと読み替えて解釈すればよい。
【００１８】
この出力素子１０は、ドレインが第１のパッド３１に接続され、ソースが第３のパッド３３に接続されて、ゲートが出力素子駆動回路１１に接続されている。電圧制限回路２０は、第２のパッド３２に印加される電圧を所定のクランプ電圧に制限（クランプ）する回路である。典型的には、一定の電圧を容易に得ることができる少なくとも１つのツェナーダイオードが、電圧制限回路２０に用いられる。例えば、２つのツェナーダイオード２１及び２２を直列に接続し、アノードを出力素子１０のゲートにカソードを第２のパッド３２に接続した構成（逆バイアス方向に接続した構成）を、電圧制限回路２０とする。このように、通常動作時には電気的に接続されるべき出力素子１０のドレインと電圧制限回路２０のカソードとを、半導体集積回路１のウェーハ状態では２つのパッド３１及び３２で分離している。出力素子駆動回路１１は、駆動信号を出力素子１０のゲートに与えて、出力素子１０のオン動作及びオフ動作を制御する。
【００１９】
ツェナーダイオード１２は、カソードを出力素子１０のゲートに接続して（逆バイアス方向に）、第３のパッド３３と出力素子１０のゲートとの間に挿入される。このツェナーダイオード１２は、出力素子１０のゲートに過大な電圧がかからないようにする保護素子である。また、抵抗１３も、第３のパッド３３と出力素子１０のゲートとの間に挿入される。この抵抗１３は、出力素子駆動回路１１が出力する駆動信号に応じて、オン動作又はオフ動作に必要な電位を出力素子１０のゲートに生成する。なお、これらツェナーダイオード１２及び抵抗１３は、本発明が提供する電圧制限回路２０を出力素子１０から切り離すことを実現するに際しては、特に必須の構成ではない。
【００２０】
次に、上記構成による半導体集積回路１に対して行われる製品出荷前検査について説明する。図３は、図１に示す半導体集積回路１に対して行われる製品出荷前検査の一例を説明する図である。
図３に示すように、出力素子１０についてリーク試験を行う場合、第１のパッド３１と第３のパッド３３との間に試験電圧源８１が接続されて、出力素子１０のドレイン−ソース間にだけ試験電圧が印加される。出力素子１０にリーク電流が流れているか否かは、試験電圧源８１に対して直列に挿入される電流計８２を用いて判断される。
【００２１】
このリーク試験では、第２のパッド３２に試験電圧が印加されないため、電圧制限回路２０を出力素子１０から電気的に切り離すことができる。従って、電圧制限回路２０によって制限されるクランプ電圧を超える試験電圧を、出力素子１０に印加することができる。これにより、従来と比べて半導体集積回路１、つまり出力素子１０の不良を検出する能力（スクリーニング能力）を高めることが可能となるため、製品品質をさらに向上させることができる。
【００２２】
なお、出力素子１０について耐圧試験等の他の製品出荷前検査を行う場合についても、図３示したように第１のパッド３１と第３のパッド３３との間に各々必要な試験電圧源を接続すればよい。
また、第２のパッド３２と第３のパッド３３との間に試験電圧や試験信号を印加することで、電圧制限回路２０の動作試験を独立して実施することもできる。
【００２３】
この製品出荷前検査を通過した半導体集積回路１は、図２に示すように複数の入出力端子を有する半導体パッケージ６０に搭載される。
図２において、半導体集積回路１は、半導体パッケージ６０に固着されて、各パッドと半導体パッケージ６０の入出力端子とが金属ワイヤでボンディングされる。このとき、第１のパッド３１及び第２のパッド３２が、それぞれ第１のワイヤ６１及び第２のワイヤ６２によって同一の入出力端子７１にボンディングされる。これにより、出荷されるパッケージ製品では、出力素子１０のドレインと電圧制限回路２０のカソードとが接続される。なお、図２では、入出力端子７１がインダクタ７０を介して電源電圧Ｖｃｃに印加されている例を示している。一方、第３のパッド３３は、第３のワイヤ６３によって入出力端子７３にボンディングされる。
【００２４】
以上のように、本発明の第１の実施形態に係る半導体集積回路１によれば、出力素子１０のドレインと電圧制限回路２０のカソードとを、異なるパッド３１及び３２にそれぞれ接続して電気的に切り離す。そして、出荷製品である半導体パッケージ６０では、半導体集積回路１の異なるパッド３１及び３２を１つの入出力端子７１にワイヤボンディングする。
これにより、ウェーハ状態において、電圧制限回路２０によるクランプ電圧の影響を受けることなく、出力素子１０に対して製品出荷前検査を行うことができる。従って、製造工程において出力素子１０の不良を検出する能力が高まり、出荷製品の品質が向上する。特に、出力素子１０は、要求される耐圧が高いほど素子サイズが大きくなって、製造工程における異物混入等の可能性が大きくなり、素子不良率が高くなる傾向にある。従って、本発明の半導体集積回路１による構成は、高耐圧の出力素子１０を含む回路に適用すれば効果が絶大である。
【００２５】
また、第１の実施形態に係る半導体集積回路１によれば、上記特許文献１に記載された従来の半導体集積回路のように、電圧制限回路２０を出力素子１０から切り離すための専用のスイッチング素子を用いる必要がなく、かつスイッチング素子を制御する信号を供給する必要もない。
これにより、スイッチング素子へ制御信号を供給するための専用回路や半導体パッケージの入出力端子を設ける必要がなくなるため、半導体集積回路１の規模を小さくでき、かつ半導体集積回路１のコストも低減させることができる。
【００２６】
さらに、第１の実施形態に係る半導体集積回路１によれば、出力素子１０の製品出荷前検査と電圧制限回路２０の製品出荷前検査とをそれぞれ独立して行うことができる。
これにより、半導体集積回路１に不良が発生した場合には、各々の製品出荷前検査の結果から、出力素子１０が不良なのか電圧制限回路２０が不良なのかを、明確に判断することができる。
【００２７】
＜第２の実施形態＞
上記第１の実施形態に係る半導体集積回路１では、ウェーハ状態において出力素子１０と電圧制限回路２０とにパッド３１及び３２を各々設けているため、パッケージ状態においては２本のボンディングワイヤ６１及び６２を介して電圧制限回路２０を出力素子１０に電気的に接続する必要がある。
ところが、電圧制限回路２０と出力素子１０との電気的接続を２本のボンディングワイヤ６１及び６２を介して行ってるがゆえに、第１の実施形態に係る半導体集積回路１では次のような新たな問題が生じる。
【００２８】
例えば、製品出荷後に、第１のパッド３１にボンディングしている第１のワイヤ６１が断線した場合には、出力素子１０の動作状態に関係なく入出力端子７１の電圧がハイレベルに張り付いて変化しないため、第１のワイヤ６１の異常を検出できる。しかし、第２のパッド３２にボンディングしている第２のワイヤ６２だけが断線した場合には、過電圧がかからない通常の動作時においては、出力素子１０の動作状態に応じた通常通りの正常な電圧が入出力端子７１に現れるだけで、特別な電圧の変化は生じない。つまり、パッケージ状態では、入出力端子７１に現れる電圧を観測しても第２のワイヤ６２の異常を検出できない。
【００２９】
そこで、この第２の実施形態では、パッケージ状態であっても、断線等による第２のワイヤ６２の異常を精度よく検出できる断線検出回路をさらに備えた、半導体集積回路を説明する。
【００３０】
図４は、本発明の第２の実施形態に係る半導体集積回路２を半導体パッケージ６０に搭載した状態を説明する図である。この第２の実施形態に係る半導体集積回路２は、上述した第１の実施形態に係る半導体集積回路１に断線検出回路４０をさらに加えた構成である。半導体集積回路２におけるその他の構成は、上記半導体集積回路１の構成と同じであるため同一の参照符号を付して説明を一部省略する。
【００３１】
断線検出回路４０は、シャント抵抗４１、コンパレータ４２、及び断線判定部４３を備える。シャント抵抗４１は、電圧制限回路２０のアノードと出力素子１０のゲートとの間に挿入される。コンパレータ４２は、シャント抵抗４１の両端子に現れる電圧を入力して比較し、シャント抵抗４１に電流が流れたときに電圧降下によって生じる端子間の電圧差の有無を検出する。断線判定部４３は、コンパレータ４２からシャント抵抗４１の端子間電圧差の有無、及び出力素子駆動回路１１から出力素子１０のオン／オフ動作を制御する駆動信号をそれぞれ入力して、第２のパッド３２にボンディングしている第２のワイヤ６２の断線を以下のようにして判断する。
【００３２】
まず、第２のワイヤ６２がつながっている場合、ハイレベルの駆動信号によって出力素子１０がオン動作している状態では、入出力端子７１には低電圧が現れている。その後、ローレベルの駆動信号によって出力素子１０がオフ動作に移行すれば、インダクタ７０の電流が保持されて入出力端子７１が持ち上げられることで電圧制限回路２０が動作してクランプ電圧となり、シャント抵抗４１に電流Ｉが流れる。このクランプ電圧は、期間Ｘだけ保持された後、徐々に低下する。
この第２のワイヤ６２がつながっている場合における、入出力端子７１に現れる電圧とシャント抵抗４１に流れる電流Ｉとの関係を、図５の（ａ）に示す。
【００３３】
一方、第２のワイヤ６２が断線している場合、ハイレベルの駆動信号によって出力素子１０がオン動作している状態では、通常通り入出力端子７１には低電圧が現れている。しかしその後、ローレベルの駆動信号によって出力素子１０がオフ動作に移行しても、電圧制限回路２０が動作せず入出力端子７１がクランプ電圧まで持ち上げられない。従って、シャント抵抗４１に電流Ｉが流れない。
この第２のワイヤ６２が断線している場合における、入出力端子７１に現れる電圧とシャント抵抗４１に流れる電流Ｉとの関係を、図５の（ｂ）に示す。
【００３４】
これらの異なった状態を利用して、断線判定部４３は、出力素子１０がオン動作（駆動信号がハイレベル）からオフ動作（駆動信号がローレベル）に切り替わってから期間Ｘが経過するまでに、シャント抵抗４１の端子間電圧差があれば第２のワイヤ６２は断線していないと判断し、一方シャント抵抗４１の端子間電圧差がなければ第２のワイヤ６２が断線していると判断する。
【００３５】
以上のように、本発明の第２の実施形態に係る半導体集積回路２によれば、上述した第１の実施形態に係る半導体集積回路１の構成に断線検出回路４０をさらに備えることで、製品の出荷後であっても第２のワイヤ６２の断線を判断できるようにしている。
これにより、上記第１の実施形態による効果に加えて、出力素子１０がオン動作からオフ動作に移行するたびに第２のワイヤ６２が断線しているか否かを適宜確認することができる。断線判定部４３は、得られた結果（例えばダイアグノーシス）を半導体集積回路２を内蔵するシステム等に出力することによって、異常状態を通知する。この通知により、ワイヤ断線の異常があるにもかかわらず半導体集積回路２を使用し続けて、実際に過電圧が生じた場合に電圧制限回路２０が機能しないという状況を回避できる。
【００３６】
なお、上記第１及び第２の実施形態では、ウェーハ状態において電圧制限回路２０を出力素子１０から電気的に切り離す構成を説明したが、出力素子１０から電気的に切り離す構成は電圧制限回路２０だけに限られない。例えば、図６に示す半導体集積回路３のように、出力素子１０と並列に挿入された他の回路（電圧モニター回路５０等）の電圧源を、電圧制限回路２０と同じ第２のパッド３２に接続することで、他の回路を出力素子１０から電気的に切り離すことができる。これにより、より確実に出力素子１１０が持つ本来の特性を測定することができる。
【産業上の利用可能性】
【００３７】
本発明の半導体集積回路の構成は、電圧制限回路を有する出力素子に利用可能であり、特に専用のスイッチング素子を設けずに、製品出荷前検査のときに電圧制限回路を出力素子から電気的に切り離したい場合等に適している。
【符号の説明】
【００３８】
１〜３、１０１  半導体集積回路
１０、１１０  出力素子
１１  出力素子駆動回路
１２、２１、２２  ツェナーダイオード
１３、４１  抵抗
２０、１２０  電圧制限回路
３１〜３３、１３１、１３３  パッド
４０  断線検出回路
４２  コンパレータ
４３  断線判定部
５０  電圧モニター回路
６０  半導体パッケージ
６１〜６３  ワイヤ
７０  インダクタ
７１、７３  入出力端子
８１  試験電圧源
８２  電流計
【図１】
0005590507.tif 000002
【図２】
0005590507.tif 000003
【図３】
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【図４】
0005590507.tif 000005
【図５】
0005590507.tif 000006
【図６】
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【図７】
0005590507.tif 000008