(57)【特許請求の範囲】
【請求項１】
半導体素子を内蔵する配線基板であって、
前記配線基板は、
前記半導体素子と、
チップ部品と、
該半導体素子および該チップ部品の少なくとも外周側面を覆う周辺絶縁層と、
当該配線基板の上面側に設けられた上面側配線と、
当該配線基板の下面側に設けられた下面側配線とを含み、
前記半導体素子は、その上面側に端子を有し、該端子は前記上面側配線と電気的に接続され、
前記チップ部品は、
前記上面側配線と電気的に接続する上面側端子と、
前記下面側配線と電気的に接続する下面側端子と、
当該チップ部品を貫通し、該上面側端子と該下面側端子とを接続するチップ貫通ビアとを有し、
前記半導体素子は母材としてシリコン基板を用いた素子であり、前記チップ部品は母材としてシリコン基板を用いた部品であり、
複数の前記チップ部品が、前記半導体素子の外周側面を囲むように配置されている、半導体素子内蔵基板。
【請求項２】
前記半導体素子は、半導体回路を有する半導体チップであり、
前記チップ部品は、半導体回路を有しないチップ部品である、請求項１に記載の半導体素子内蔵基板。
【請求項３】
前記チップ部品の平面面積が、前記半導体素子の平面面積より大きい、請求項１又は２に記載の半導体素子内蔵基板。
【請求項４】
前記チップ部品の平面面積が、前記半導体素子の平面面積より大きく、該半導体素子の平面面積の１００倍以下の範囲にある、請求項１又は２に記載の半導体素子内蔵基板。
【請求項５】
前記半導体素子の端子は、ビアを介して前記上面側配線に接続され、
前記チップ部品の上面側端子は、ビアを介して前記上面側配線と接続され、
前記チップ部品の下面側端子は、ビアを介して前記下面側配線と接続されている、請求項１から４のいずれか一項に記載の半導体素子内蔵基板。
【請求項６】
前記半導体素子の端子は、ビアを介して前記上面側配線に接続され、
前記チップ部品の上面側端子は、ビアを介して前記上面側配線と接続され、
前記チップ部品の下面側端子は、半田部材を介して前記下面側配線と接続されている、請求項１から４のいずれか一項に記載の半導体素子内蔵基板。
【請求項７】
前記周辺絶縁層は、前記半導体素子の下面および前記チップ部品の下面を覆う下面側絶縁層と、該半導体素子の外周側面および該チップ部品の外周側面を取り囲む補強絶縁層と、該半導体素子の上面および該チップ部品の上面を覆う上面側絶縁層を含む、請求項１から６のいずれか一項に記載の半導体素子内蔵基板。
【請求項８】
前記半導体素子および前記チップ部品の周囲の領域に、前記周辺絶縁層を貫通するチップ側方ビアが設けられている、請求項１から７のいずれか一項に記載の半導体素子内蔵基板。
【請求項９】
前記チップ側方ビアの外径は、前記チップ貫通ビアの外径より大きい、請求項８に記載の半導体素子内蔵基板。
【請求項１０】
前記チップ側方ビアには電源またはグランドが伝送され、前記チップ貫通ビアには信号が伝送される、請求項９に記載の半導体素子内蔵基板。
【請求項１１】
前記上面側配線を覆う保護絶縁膜を有し、
該保護絶縁膜は開口を有し、該開口内の該上面側配線の露出部からなる外部端子、または該開口に設けられた導電部からなる外部端子を備えた、請求項１から１０のいずれか一項に記載の半導体素子内蔵基板。
【請求項１２】
前記配線基板の上面側に交互に設けられた配線と絶縁層を含む多層配線構造を有する、請求項１から１０のいずれか一項に記載の半導体素子内蔵基板。
【請求項１３】
前記上面側の多層配線構造の最上層側に開口をもつ絶縁層を有し、該開口内の配線の露出部からなる外部端子、または該開口に設けられた導電部からなる外部端子を備えた、請求項１２に記載の半導体素子内蔵基板。
【請求項１４】
前記配線基板の下面側に交互に設けられた配線と絶縁層を含む多層配線構造を有する、請求項１から１３のいずれか一項に記載の半導体素子内蔵基板。
【請求項１５】
前記下面側の多層配線構造の最下層側に開口をもつ絶縁層を有し、該開口内の配線の露出部からなる外部端子、または該開口に設けられた導電部からなる外部端子を備えた、請求項１４に記載の半導体素子内蔵基板。
【請求項１６】
前記下面側配線を覆う保護絶縁膜を有し、
前記保護絶縁膜は開口を有し、該開口内の前記下面側配線の露出部からなる外部端子、または該開口に設けられた導電部からなる外部端子を備えた、請求項１から１３のいずれか一項に記載の半導体素子内蔵基板。
【請求項１７】
半導体素子の平面形状が正方形又は矩形であり、前記チップ部品は前記半導体素子の対角線の延長線上に配置されている、請求項１から１６のいずれか一項に記載の半導体素子内蔵基板。
【請求項１８】
半導体素子の平面形状が正方形又は矩形であり、前記チップ部品は前記半導体素子の各辺と対向するように配置されている、請求項１から１６のいずれか一項に記載の半導体素子内蔵基板。
【請求項１９】
前記チップ部品と該チップ部品と隣り合う前記半導体素子との間隔が１μｍ以上５００μｍ以下である、請求項１〜１８のいずれか一項に記載の半導体素子内蔵基板。
【請求項２０】
半導体素子を内蔵する配線基板の製造方法であって、
支持体上に、上面側に端子を有する半導体素子をその下面を支持体側に向けて搭載する工程と、
前記支持体上に、上面側および下面側に端子を有するチップ部品を搭載する工程と、
前記半導体素子および前記チップ部品を覆う周辺絶縁層を形成する工程と、
前記支持体を除去する工程と、
前記チップ部品の下面側端子に電気的に接続する第１配線を形成する工程と、
前記半導体素子の端子および前記チップ部品の上面側端子に電気的に接続する第２配線を形成する工程を含み、
前記チップ部品は、当該チップ部品を貫通し、前記上面側端子と前記下面側端子とを接続するチップ貫通ビアを有し、
前記半導体素子は母材としてシリコン基板を用いた素子であり、前記チップ部品は母材としてシリコン基板を用いた部品であり、
複数の前記チップ部品が、前記半導体素子の外周側面を囲むように配置されている、製造方法。
【請求項２１】
前記支持体上に下地絶縁層を形成する工程をさらに含み、該下地絶縁層上に、前記半導体素子および前記チップ部品を搭載する請求項２０に記載の製造方法。
【請求項２２】
前記半導体素子および前記チップ部品は、それぞれ接着層を介して搭載される、請求項２０又は２１に記載の製造方法。
【請求項２３】
半導体素子を内蔵する配線基板の製造方法であって、
支持体上に、少なくとも第１配線を形成する工程と、
前記支持体上に、上面側に端子を有する半導体素子をその下面を支持体側に向けて搭載する工程と、
前記支持体上に、上面側および下面側に端子を有するチップ部品を、該下面側の端子が前記第１配線に電気的に接続するように搭載する工程と、
前記半導体素子および前記チップ部品を覆う周辺絶縁層を形成する工程と、
前記支持体を除去する工程と、
前記半導体素子の端子および前記チップ部品の上面側端子に電気的に接続する第２配線を形成する工程を含み、
前記チップ部品は、当該チップ部品を貫通し、前記上面側端子と前記下面側端子とを接続するチップ貫通ビアを有し、
前記半導体素子は母材としてシリコン基板を用いた素子であり、前記チップ部品は母材としてシリコン基板を用いた部品であり、
複数の前記チップ部品が、前記半導体素子の外周側面を囲むように配置されている、製造方法。
【請求項２４】
前記第１配線を形成する工程において、該第１配線を最上層側の配線として含み、前記支持体上に交互に設けられた配線および絶縁層を含む多層配線構造を形成し、
該多層配線構造上に前記半導体素子および前記チップ部品が搭載され、
該チップ部品の下面側の端子が該第１配線に電気的に接続される、請求項２３に記載の製造方法。
【請求項２５】
前記チップ部品の下面側端子は、半田部材を介して前記第１配線に接続される、請求項２３又は２４に記載の製造方法。
【請求項２６】
前記周辺絶縁層は、前記半導体素子および前記チップ部品の外周側面を取り囲む第１絶縁層と、前記半導体素子および前記チップ部品の上面を覆う第２絶縁層を含む、請求項２０から２５のいずれか一項に記載の製造方法。
【請求項２７】
前記第１絶縁層は補強材を含む、請求項２６に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子内蔵基板およびその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の小型化、薄型化、高機能化、高性能化を実現するために、パッケージ内にチップを積層して実装する３次元実装技術が用いられている。【０００３】
ＬＳＩデバイスの３次元化のためには、ＬＳＩチップに設けた貫通ビア（ＴＳＶ：Through Silicon Via）でチップ間を接続するチップ積層技術、単一パッケージ内でワイヤーボンディング又は半田バンプでチップ間を接続するチップ積層技術、複数のパッケージをパッケージレベルで積層するパッケージ積層技術など様々な手法がある。【０００４】
上記技術の中で、最も高機能化、高性能化が期待される技術は、ＴＳＶを用いたチップ積層技術である。しかしながら、この技術は、ＬＳＩ回路が存在しない領域にＴＳＶを形成する必要があり、キープアウトゾーンによる配置上の制約が多く、さらに今後のロジックＬＳＩはチップサイズが小さくなる傾向にあるため、ＴＳＶの高密度化が困難であるという問題がある。また、ＴＳＶの形成は、ＬＳＩ回路形成工程の前後のどちらで行っても、ＴＳＶ形成の歩留まり率が、ＬＳＩ回路形成工程を含んだチップ全体の歩留まり率に影響を及ぼすという問題がある。【０００５】
これに対して、単一パッケージ内でワイヤーボンディング又は半田バンプでチップ間を接続するチップ積層技術は、比較的高歩留まりで３次元化が実現できる。しかしながら、ワイヤーボンディングによる接続の場合はチップ上の接続端子がチップ周辺に限定され、半田バンプによる接続の場合は３チップ以上の積層が困難であり、これらのチップ積層技術には高密度実装が困難であるという問題がある。【０００６】
一方で、パッケージオンパッケージなどのパッケージ積層技術は、機能の組合せ易さや、低コスト化に有利な点から携帯電話用途を中心に広く利用されている。しかしながら、現在、実用化されているパッケージオンパッケージでは、上段に搭載するパッケージのピン配置がペリフェラルに限定されるため、下段パッケージのＬＳＩチップのピン数には制限があった。また、パッケージ積層技術は、チップ積層技術に比べて取り付け高さが高くなるという問題があった。【０００７】
そこで、パッケージレベルの３次元構造体において、特にパッケージオンパッケージの下段構造体において、薄型化、小型化、多ピン化を実現する手法として、ＬＳＩチップをパッケージ基板に内蔵させるＬＳＩ内蔵基板が注目されている。【０００８】
特許文献１には、配線基板の内部にチップが実装されたパッケージ構造を有する半導体装置が開示されている。この半導体装置は、表裏にスルーホールを経由して導通する導体層を有するコア基板と、このコア基板上に、回路面を上側にして搭載されたチップと、このチップ覆う絶縁層と、このチップの電極に接続されたチップ上の配線と、この配線にビアを介して接続されたパッケージ上面側の配線と、チップ側方の絶縁層にコア基板上の導体層と接続するビアを含む。さらに、コア基板の下面側には絶縁層が設けられ、この絶縁層にはチップ側方の前記ビアと導通するビアが設けられ、パッケージ下面側にはこのビアと接続する配線が設けられている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−３１１２４０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記の特許文献に記載の半導体装置は、両面に配線を有し、これらを導通させるために内蔵されたチップの側方の絶縁層にビアを設けている。このビアの高さは、内蔵するチップの高さに応じて決定するため、チップが厚い場合は、大径サイズのビアを設ける必要があり、ビアの高密度化が困難になる。このビアの高密度化は、高アスペクト比のビアが形成できれば実現できるものの、ビアを形成する際、高アスペクト比であるほど、ホールの形成が困難になったり、ホール内への導電材の充填が困難になったりする。【００１１】
さらに、一般的に、ビア形成プロセスにおいては、レーザー加工、デスミア処理、シード層形成、レジスト成膜、レジストパターニング、めっき処理、レジスト剥離、シード層除去等の多くの工程を経るため、ビアの高密度化のために高アスペクト比に加えて狭ピッチ化や小径化を行うと、いずれの工程においてもより高いレベルの最適化が求められ、歩留まりが低下しやすくなる。【００１２】
また、ビアの形成はチップを内蔵した後に行うため、ビアの歩留まりがチップ内蔵基板の歩留まりに直結するという問題がある。【００１３】
本発明の目的は、高歩留まりで製造可能な小型で薄型の半導体素子内蔵基板およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一態様によれば、
半導体素子を内蔵する配線基板であって、
前記配線基板は、
前記半導体素子と、
チップ部品と、
該半導体素子および該チップ部品の少なくとも外周側面を覆う周辺絶縁層と、
当該配線基板の上面側に設けられた上面側配線と、
当該配線基板の下面側に設けられた下面側配線とを含み、
前記半導体素子は、その上面側に端子を有し、該端子は前記上面側配線と電気的に接続され、
前記チップ部品は、
前記上面側配線と電気的に接続する上面側端子と、
前記下面側配線と電気的に接続する下面側端子と、
当該チップ部品を貫通し、該上面側端子と該下面側端子とを接続するチップ貫通ビアとを有する、半導体素子内蔵基板が提供される。【００１５】
本発明の他の態様によれば、
半導体素子を内蔵する配線基板の製造方法であって、
支持体上に、上面側に端子を有する半導体素子をその下面を支持体側に向けて搭載する工程と、
前記支持体上に、上面側および下面側に端子を有するチップ部品を搭載する工程と、
前記半導体素子および前記チップ部品を覆う周辺絶縁層を形成する工程と、
前記支持体を除去する工程と、
前記チップ部品の下面側端子に電気的に接続する第１配線を形成する工程と、
前記半導体素子の端子および前記チップ部品の上面側端子に電気的に接続する第２配線を形成する工程を含み、
前記チップ部品は、当該チップ部品を貫通し、前記上面側端子と前記下面側端子とを接続するチップ貫通ビアを有している、製造方法が提供される。【００１６】
この製造方法は、前記支持体上に下地絶縁層を形成する工程をさらに含み、該下地絶縁層上に、前記半導体素子および前記チップ部品を搭載することができる。【００１７】
また、この製造方法において、前記半導体素子および前記チップ部品は、それぞれ接着層を介して搭載することができる。【００１８】
本発明の他の態様によれば、
半導体素子を内蔵する配線基板の製造方法であって、
支持体上に、少なくとも第１配線を形成する工程と、
前記支持体上に、上面側に端子を有する半導体素子をその下面を支持体側に向けて搭載する工程と、
前記支持体上に、上面側および下面側に端子を有するチップ部品を、該下面側の端子が前記第１配線に電気的に接続するように搭載する工程と、
前記半導体素子および前記チップ部品を覆う周辺絶縁層を形成する工程と、
前記支持体を除去する工程と、
前記半導体素子の端子および前記チップ部品の上面側端子に電気的に接続する第２配線を形成する工程を含み、
前記チップ部品は、当該チップ部品を貫通し、前記上面側端子と前記下面側端子とを接続するチップ貫通ビアを有している、製造方法が提供される。【００１９】
この製造方法は、前記第１配線を形成する工程において、該第１配線を最上層側の配線として含み、前記支持体上に交互に設けられた配線および絶縁層を含む多層配線構造を形成してもよく、この場合、該多層配線構造上に前記半導体素子および前記チップ部品が搭載でき、該チップ部品の下面側の端子が該第１配線に電気的に接続することができる。【００２０】
また、この製造方法において、前記チップ部品の下面側端子は、半田部材を介して前記第１配線に接続することができる。【００２１】
前記の周辺絶縁層は、前記半導体素子および前記チップ部品の外周側面を取り囲む第１絶縁層と、前記半導体素子および前記チップ部品の上面を覆う第２絶縁層を含むことができる。この第１絶縁層は補強材を含むことができる。
【発明の効果】
【００２２】
本発明によれば、高歩留まりで製造可能な小型で薄型の半導体素子内蔵基板およびその製造方法を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施形態による半導体素子内蔵基板を示す断面図である。
【図２】半導体素子内蔵基板の参考例において、内蔵チップの配置例を示す平面図である。
【図３】半導体素子内蔵基板の参考例において、内蔵チップの他の配置例を示す平面図である。
【図４】本発明の第１実施形態による半導体素子内蔵基板の実施例において、内蔵チップの配置例を示す平面図である。
【図５】半導体素子内蔵基板の参考例において、内蔵チップの他の配置例を示す平面図である。
【図６】本発明の第１実施形態による半導体素子内蔵基板の変形例を示す断面図である。
【図７】本発明の第１実施形態による半導体素子内蔵基板の他の変形例を示す断面図である。
【図８】本発明の第１実施形態による半導体素子内蔵基板の他の変形例を示す断面図である。
【図９】本発明の第１実施形態による半導体素子内蔵基板の他の変形例を示す断面図である。
【図１０】本発明の第２実施形態による半導体素子内蔵基板を示す断面図である。
【図１１】半導体素子内蔵基板の参考例において、内蔵チップ及びチップ側方ビアの配置例を示す平面図である。
【図１２】本発明の一実施形態による半導体素子内蔵基板の製造方法を説明するための断面図である。
【図１３】本発明の他の実施形態による半導体素子内蔵基板の製造方法を説明するための断面図である。
【図１４】本発明の他の実施形態による半導体素子内蔵基板の製造方法を説明するための断面図である。
【発明を実施するための形態】
【００２４】
本発明の一実施形態による半導体素子内蔵基板は、半導体素子と、チップ部品と、この半導体素子およびこのチップ部品の少なくとも外周側面を覆う周辺絶縁層と、当該基板の上面側に設けられた上面側配線と、当該基板の下面側に設けられた下面側配線とを含む。
【００２５】
内蔵される半導体素子は、その上面側に端子を有し、この端子は上面側配線と電気的に接続されている。この半導体素子の端子は、ビアを介して上面側配線に接続することができる。この半導体素子として、半導体回路を有する半導体チップを用いることができる。
【００２６】
内蔵されるチップ部品は、上記の半導体素子の側方に配置することができ、上面側配線と電気的に接続する上面側端子と、下面側配線と電気的に接続する下面側端子と、当該チップ部品を貫通し、この上面側端子とこの下面側端子とを接続するチップ貫通ビアとを有している。このチップ部品の上面側端子は、ビアを介して上面側配線と接続することができる。このチップ部品の下面側端子は、ビア又は半田部材を介して下面側配線と接続することができる。このチップ部品として、半導体回路を有しない、半導体基板を母材として用いたチップ部品を用いることができる。
【００２７】
上記の周辺絶縁層は、内蔵される半導体素子の下面および内蔵されるチップ部品の下面を覆う下面側絶縁層と、この半導体素子の外周側面およびこのチップ部品の外周側面を取り囲む補強絶縁層と、この半導体素子の上面およびこのチップ部品の上面を覆う上面側絶縁層を含むことができる。補強絶縁層にはガラスクロス等の補強材を含むことができる。これらの絶縁層は同種の材料で形成して一体化してもよいし、隣接する層間において互いに異なる材料で形成して積層構造としてもよい。
【００２８】
内蔵された半導体素子およびチップ部品の周囲の領域には、上記の周辺絶縁層を貫通するチップ側方ビアを設けることができる。このチップ側方ビアは、当該半導体素子内蔵基板の上面側の配線および下面側の配線と接続することができる。
【００２９】
このチップ側方ビアの外径は、前記のチップ貫通ビアの外径より大きくすることができる。この場合、太いチップ側方ビアには電源またはグランドを伝送し、細いチップ貫通ビアには信号を伝送することができる。
【００３０】
なお、ビアの外径（以下「ビア径」）の比較において、基板平面に垂直方向（ビア上端から下端への方向）においてビア径が異なる場合、一方のビアＡのビア径が他方のビアＢのビア径より大きいとは、ビアＡの最小のビア径がビアＢの最大のビア径より大きいことを意味する。ビアの基板平面方向に沿った断面（以下「ビア断面」）が多角形の場合（角柱の場合）や楕円の場合は、ビア断面における最大の外径を当該ビアのビア径とする（例えば、矩形および正方形の場合は対角線の長さとし、楕円の場合は長径の長さとする）。
【００３１】
内蔵されるチップ部品の平面面積は、内蔵される半導体素子の平面面積より大きくすることができる。ここで平面面積とは、基板平面への投影面積を意味する。
【００３２】
複数のチップ部品を内蔵してもよく、その場合、複数のチップ部品が、内蔵される半導体素子の外周側面を囲むように配置することができる。半導体素子の平面形状が正方形または矩形の場合、四つのチップ部品を半導体素子の四方にそれぞれ配置することができる。例えば図４に示すように、四つの同形状かつ同サイズのチップ部品をそれぞれ半導体素子の対角線の延長線上に配置することができる。あるいは、四つの同形状かつ同サイズのチップ部品をそれぞれ半導体素子の各辺と対向するように配置することができる。これにより、半導体素子の側壁に発生する絶縁樹脂層からの応力が低減できるため、半導体素子の低反り化が期待できる。
【００３３】
内蔵されるチップ部品と、このチップ部品と隣り合う半導体素子との間隔は、小型化の点から、例えば５００μｍ以下に設定でき、１００μｍ以下が好ましく、さらに１０μｍ以下にすることができる。この間隔を狭くすることにより、配線基板の小型化に加えて、半導体素子の側壁に発生する絶縁樹脂層からの応力が低減できるため、薄化された半導体素子の低反り化が期待できる。この間隔が大きいと、チップ間の配線距離が長くなり、配線設計の自由度が高くでき、また配線幅や配線ピッチを大きくできる等のメリットがあるため、これらのメリットも考慮して設定することができる。これらのメリット及びチップの搭載精度等の点から、チップ部品と半導体素子との間隔は１μｍ以上に設定することが好ましい。なお、チップ部品と半導体素子との間隔とは、基板平面方向における両者を結ぶ最短距離を意味する。
【００３４】
本実施形態による半導体素子内蔵基板は、前記上面側配線を覆う保護絶縁膜を有することができ、この保護絶縁膜が開口を有し、この開口内の上面側配線の露出部からなる外部端子、またはこの開口に設けられた導電部からなる外部端子を備えることができる。
【００３５】
本実施形態による半導体素子内蔵基板は、前記下面側配線を覆う保護絶縁膜を有することができ、この保護絶縁膜に開口を有し、この開口内の下面側配線の露出部からなる外部端子、またはこの開口に設けられた導電部からなる外部端子を備えることができる。
【００３６】
本実施形態による半導体素子内蔵基板は、当該基板の上面側に交互に設けられた配線と絶縁層を含む多層配線構造を有することができる。この多層配線構造の最下層側の配線は、前記上面側配線に相当する。また、この多層配線構造の最上層側に開口をもつ絶縁層を有し、この開口内の配線の露出部からなる外部端子、またはこの開口に設けられた導電部からなる外部端子を備えることができる。
【００３７】
本実施形態による半導体素子内蔵基板は、当該基板の下面側に交互に設けられた配線と絶縁層を含む多層配線構造を有することができる。この多層配線構造の最上層側の配線は、前記下面側配線に相当する。また、この多層配線構造の最下層側に開口をもつ絶縁層を有し、この開口内の配線の露出部からなる外部端子、またはこの開口に設けられた導電部からなる外部端子を備えることができる。
【００３８】
内蔵される半導体素子およびチップ部品の端子のピッチは、半導体素子内蔵基板の両面の外部端子のピッチより狭くすることができる。
【００３９】
上記の通り、本発明の一実施形態による半導体素子内蔵基板は、半導体回路（例えばＬＳＩ回路）を備え片面に端子を有する半導体素子（以下「ＩＣチップ」、例えばＬＳＩチップ）と、チップ貫通ビア（以下「ＴＳＶ」）を有し両面にこのＴＳＶに接続する端子を有するチップ部品（以下「ＴＳＶチップ」）を含む。
【００４０】
このＴＳＶチップは、「ビアの機能を有したチップ部品」として取り扱うことができ、ＩＣチップと同様に絶縁層に埋め込んで内蔵することができる。
【００４１】
このようなＴＳＶチップは、このチップ内のＴＳＶを介して、半導体素子内蔵基板の上面側配線と下面側配線とを電気的に接続できるため、ＩＣチップ側方の絶縁層に設けるビア（以下「チップ側方ビア」）に代えることができる。結果、半導体素子内蔵基板を高歩留まりで製造できる。
【００４２】
さらに、このＴＳＶチップにおけるＴＳＶは、チップ側方ビアと比べて、狭ピッチ化、高アスペクト比化、小径化が可能であるため、多ピン・狭ピッチのＩＣチップ（例えば、ＣＰＵ級のＬＳＩチップ）を内蔵することが容易となり、結果、電子機器の小型化・薄型化を行うことができる。
【００４３】
ＴＳＶチップは、ＩＣチップの周囲の所望の領域に配置できるため、所望の箇所に大小様々なＴＳＶを配置することができる。これにより、配線設計の自由度が高くなり、高機能・高性能な半導体素子内蔵基板を提供できる。
【００４４】
ＴＳＶチップとＩＣチップを別々のウエハを用いて製造し、検査し、これらを内蔵することで、ＴＳＶを有するＬＳＩチップを含む構造体と比べて、高歩留まりで製造でき、低コスト化が実現できる。
【００４５】
ＴＳＶチップをＩＣチップの周辺に配置することで、ＩＣチップ側面からの応力が低減され、ＩＣチップを薄化した際のＩＣチップの反りを低減できる。
【００４６】
ＴＳＶチップのＴＳＶは高アスペクト比化が容易であるため、ＴＳＶ形成の観点からは内蔵するＩＣチップを薄型化する必要がなくなり、ＩＣチップの薄型化による、ハンドリング性低下による歩留まり劣化、及び反りが低減される。
【００４７】
本発明の他の実施形態として、信号を小径のＴＳＶを介して伝送し、電源及びグランドを大径のチップ側方ビアを介して伝送する配線構造にすることにより、電源特性等の電気的特性を向上することができる。
【００４８】
ＩＣチップ周辺のビアエリアをＴＳＶチップに集約させることで、得られた空き領域に銅ベタ膜等の支持体を設けることができるため、半導体素子内蔵基板の低反り化を図ることができる。
【００４９】
また、ＩＣチップ周辺のビアエリアをＴＳＶチップに集約させることで、ＩＣチップの端子からビアエリアまでの配線距離を短くできるため、信号特性を向上できる。
【００５０】
ＩＣチップに用いられる半導体基板（母材）は、例えば、シリコン、ゲルマニウム、ガリウム砒素（ＧａＡｓ）、ガリウム砒素リン、窒化ガリウム（ＧａＮ）、炭化珪素（ＳｉＣ）、酸化亜鉛（ＺｎＯ）、その他の化合物半導体（ＩＩ−ＶＩ族化合物、ＩＩＩ−Ｖ族化合物、ＶＩ族化合物）、ダイアモンド等からなる基板を用いることができるが、これらに限定されない。ＩＣチップとして、シリコン基板を用いたチップを好適に用いることができる。
【００５１】
ＴＳＶチップの母材には、熱膨張係数の差を小さくして反りを低減する観点から、ＩＣチップに用いられた半導体基板と同種の半導体基板を用いることが好ましい。また、放熱性の観点から熱伝導率の高い材料を用いることが好ましく、特にシリコン材料が好ましい。
【００５２】
ＴＳＶチップは、半導体チップを貫通するビアを形成するための通常の方法を適用して作製することができる。例えば、次のようにしてＴＳＶチップを形成することができる。まず、ウエハ（チップ母材）の上面側にホールを形成する。次に、このホール内に導電材料を充填してプラグを形成する。その後、各プラグの下端が露出するようにウエハの下面を研削・薄化する。結果、ウエハを貫通するプラグ、すなわちＴＳＶが得られる。そして、このウエハをダイシングすることにより、ＴＳＶを含むチップ（ＴＳＶチップ）を得ることができる。
【００５３】
以下、本発明の実施形態について図面を参照して具体的に説明する。
【００５４】
第１の実施形態
図１は、本発明の第１の実施形態の半導体素子内蔵基板を示す断面図である。
【００５５】
図１に示すように、半導体素子内蔵基板２３は、上面に端子１３を有するＬＳＩチップ１１と、上面に端子１４及び下面に端子１５を夫々有するＴＳＶチップ１２を内蔵し、これらのチップは絶縁層１６に覆われている。この半導体素子内蔵基板の上面側には配線１８ａが設けられ、下面側には配線１８ｂ設けられている。ＬＳＩチップの端子１３はビア１７ａを介して上面側の配線１８ａと電気的に接続している。ＴＳＶチップ１２の上面側の端子１４はビア１７ｂを介して上面側の配線１８ａと電気的に接続し、下面側の端子１５はビア１７ｃを介して下面側の配線１８ｂと電気的に接続している。ＬＳＩチップ１１の上面側にはＬＳＩ回路（図示せず）が設けられている。ＴＳＶチップ１２内には、上面側の端子１４と下面側の端子１５とを接続する貫通ビア（ＴＳＶ）２４が設けられている。
【００５６】
図２から図５は、内蔵されたＬＳＩチップ１１とＴＳＶチップ１２の配置および平面形状の参考例または実施例を示す平面図である。これらの図において、ＬＳＩチップ及びＴＳＶチップは透視され、これらの上方に配置された構成部材は省略されている。
【００５７】
図２に示す参考例においては、同形状および同サイズのＬＳＩチップ１１とＴＳＶチップ１２が、横並びに配置されている。各チップは、所望の領域に配置することができ、設計自由度が高く、電気特性が向上する配置にすることができる。さらに、図２に示すように、ＬＳＩチップ１１とＴＳＶチップ１２のサイズ及び形状を同じとすることで、各チップの搭載精度が向上し、低コスト化が可能となる。チップの平面形状が正方形の場合は、他の形状の場合よりも搭載精度を向上できる。
【００５８】
図３に示す参考例においては、ＬＳＩチップ１１のサイズがＴＳＶチップ１２のサイズよりも小さい。これにより、微細化による小チップ化傾向に見合ったＬＳＩチップと、多ピン及び高密度化の傾向に見合ったＴＳＶチップを備えた構造にでき、低コストかつ高密度実装が可能な半導体素子内蔵基板を提供できる。図３に示す例とは反対に、ＬＳＩチップ１１のサイズがＴＳＶチップ１２のサイズよりも大きくても構わない。その場合、小チップのＴＳＶチップを複数配置することが可能となり、設計自由度を高めることができる。
【００５９】
図４に示す実施例においては、ＬＳＩチップ１１の周囲に複数個のＴＳＶチップ１２が配置されている。これにより、ＬＳＩチップ１１の周囲の絶縁層１６からＬＳＩチップ１１に及ぼす応力を低減することが可能となり、反りを低減できる。さらに、ＬＳＩチップ１１の周辺に絶縁層１６と比較して熱伝導率が高い材料が配置されるため、半導体素子内蔵基板２３の放熱特性が向上する。
【００６０】
図５に示す参考例のように、ＴＳＶチップ１２及びＬＳＩチップ１１の平面形状は、それぞれ長方形及び正方形にすることができる。ＴＳＶチップ１２が長方形の場合、その長辺側をＬＳＩチップ１１へ向けて配置したときは、その長手方向の長さに応じて、ＴＳＶチップ１２の端子ピッチを緩くでき、端子の配列数を少なく、例えば単列にすることが容易になる。結果、ＬＳＩチップ１１とＴＳＶチップ１２と間の配線は、緩い配線ルールを適用でき、配線歩留まりを向上することができる。
【００６１】
図１に示す例では、上面側配線および下面側配線はそれぞれ一層であるが、図６に示すように、上面側配線および下面側配線をそれぞれ絶縁層１６ｄを介して２層以上設けた多層配線構造としてもよい。上下の上面側配線間はビア１７ｄを介して接続され、上下の下面側配線間はビア１７ｅを介して接続することができる。その場合、配線層数の増加に伴って電源特性及びグランド特性を向上できる。
【００６２】
図１に示す例では、半導体素子内蔵基板の下面側配線１８ｂとＴＳＶチップの下面側端子１５とはビア１７ｃを介して接続されているが、図７に示すように、半田ボール１９を介して接続されていてもよい。その場合、ＴＳＶチップを搭載する工程で配線１８ｂと電気的な接続が容易となるため、低コスト化に有利である。一方で、図１に示すように、半田ボール等を使用せず、ビアで接続する場合は、接続信頼性がより向上する。
【００６３】
図１に示す構造の他の変形例として、図８に示すように、ＬＳＩチップ１１とＴＳＶチップ１２を覆う絶縁層は積層構造を有していてもよい。図８に示す例では、この絶縁層は、チップの下面側を覆う絶縁層１６ｃと、この上に設けられチップ周囲を覆うチップ側方絶縁層１６ｂと、この上に設けられチップ上面側を覆う絶縁層１６ａから構成されている。チップ側方絶縁層１６ｂをガラスクロス等の補強材を含む高剛性の絶縁樹脂で形成することで反りが低減できる。上下層の絶縁層１６ａ、１６ｃの配線形成面を低粗化することでファインな配線が形成でき、内蔵されるＬＳＩチップ１１とＴＳＶチップ１２の狭ピッチ、多ピン化が実現できる。この低粗化は、絶縁層表面を薬液によるウェットエッチング又はプラズマによるドライエッチングを行うことで実施できる。または、低粗化面をもつ部材を絶縁層表面に押し当てて低粗化面を転写することで実施できる。
【００６４】
図１に示す構造の他の変形例として、図９に示すように、ＬＳＩチップ１１及びＴＳＶチップ１２の下面に接着層２０を設けることで、接着層上にチップがより強固に固定され、熱サイクル試験等での信頼性を向上できる。接着層は、ＬＳＩチップ１１及びＴＳＶチップ１２のいずれか一方に設けてもよいが、両方に設けることが好ましい。
【００６５】
ＬＳＩチップ１１とＴＳＶチップ１２の厚さ（基板平面に垂直方向の長さ）は、半導体素子内蔵基板の所定の厚さに応じて設定することができる。例えば、それぞれのチップの厚さを５０〜１００μｍに設定できる。
【００６６】
ＬＳＩチップ及びＴＳＶチップのサイズとしては、平面形状（基板平面への投影形状）が正方形や矩形（長方形）等の多角形（凸多角形）の場合、一辺のサイズは、加工精度等の点から、０．２ｍｍ以上が好ましく、１ｍｍ以上がより好ましく、小型化等の点から、１５ｍｍ以下が好ましく、１２ｍｍ以下がより好ましい。この場合、周長は０．８ｍｍ以上が好ましく、４ｍｍ以上がより好ましく、６０ｍｍ以下が好ましく、５０ｍｍ以下がより好ましい。
【００６７】
図１に示す例では、ＬＳＩチップ１１とＴＳＶチップ１２の数はそれぞれ一つずつだが、それぞれ複数個でも構わない。本実施形態では、内蔵されるＬＳＩチップ１１とＴＳＶチップ１２はそれぞれ一つとした。このＬＳＩチップ１１にはＬＳＩ回路が設けられている。ＴＳＶチップは、ＬＳＩ回路は設けず、シリコン母材内部にＴＳＶ２４を設けている。ＴＳＶは、狭ピッチ、高アスペクト比、小径で形成することができる。ＴＳＶ２４は、シリコン母材を貫通し、チップ上面側の端子１４と下面側の端子１５を導通している。
【００６８】
ＴＳＶの外径は、例えば、０．１μｍ〜１００μｍの範囲で適宜設定することができる。歩留まりの点から１μｍ以上が好ましく、１０μｍ以上がより好ましい。ＴＳＶの収容率の点から、１０μｍ以下に設定することも可能である。典型的には、例えば、ＴＳＶの外径は１０〜５０μｍに設定でき、ピッチは８０〜２００μｍに設定できる。
【００６９】
ＴＳＶチップの平面面積は、ＬＳＩチップの微細化およびＴＳＶの収容率等の点から、ＬＳＩチップの平面面積より大きくすることが好ましい。例えば、ＴＳＶチップの平面面積は、ＬＳＩチップの平面面積の２倍〜１００倍の範囲で適宜設定することができる。ＬＳＩチップの微細化およびＴＳＶの収容率等の点から、１０倍以上が好ましく、配線基板の小型化および歩留まりの点から５０倍以下が好ましく２０倍以下がより好ましい。
【００７０】
絶縁層の材料は、例えば、感光性又は非感光性の有機材料を用いることができる。この有機材料としては、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂が挙げられる。また、ガラスクロスやアラミド繊維などで形成された織布や不織布等の補強材にこれらの有機材料を含浸させた材料を用いることができる。本実施形態では、絶縁層１６の材料として、例えば、非感光性樹脂であるエポキシ樹脂を好適に用いることができる。
【００７１】
配線、チップの端子、ビア及びＴＳＶの材料は、例えば、銅、銀、金、ニッケル、アルミニウム、チタン、モリブデン、タングステン、パラジウムが挙げられ、これらから選ばれる１種の金属や、これらから選ばれる少なくとも１種を主成分とする合金を用いることができる。特に、電気抵抗値及びコストの観点から銅が望ましい。本実施形態では、配線、端子、ビア及びＴＳＶの材料として、例えば、銅を好適に用いることができる。
【００７２】
以上に説明した半導体素子内蔵基板には、各層の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２、Ｎｂ２Ｏ５等の金属酸化物；ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）又はＰＬＺＴ（Ｐｂ１−ｙＬａｙＺｒｘＴｉ１−ｘＯ３）等のペロブスカイト系材料（０＜ｘ＜１、０＜ｙ＜１）；ＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。また、ＬＳＩチップやコンデンサ以外に、ディスクリート部品を設けても構わない。
【００７３】
第２の実施形態
図１０は、本発明の第２の実施形態の半導体素子内蔵基板を示す断面図である。本実施形態の半導体素子内蔵基板は、ＬＳＩチップ１１とＴＳＶチップ１２の側方の絶縁層１６に、半導体素子内蔵基板２３の表裏の配線１８ａ、１８ｂを接続するチップ側方ビア２１が設けられている以外は第１の実施形態と同様である。
【００７４】
図１１は、半導体素子内蔵基板の参考例において、内蔵チップ１１、１２及びチップ側方ビア２１の配置例を示す平面図である。チップ側方ビア２１は、ＬＳＩチップ１１とＴＳＶチップ１２の周囲の所望の領域に配置することができる。チップ側方ビア２１は、ＬＳＩチップ１１とＴＳＶチップ１２間に配置してもよい。
【００７５】
チップ側方ビア２１を設けることにより、半導体素子内蔵基板２３の表裏の配線１８ａ、１８ｂを電気的に接続できることに加えて、放熱特性の向上や、チップ側面方向（基板平面方向）の応力の低減によるチップの低反り化が期待できる。
【００７６】
チップ側方ビア２１およびＴＳＶ２４は、それぞれ、上面側の配線を介してＬＳＩチップの端子に電気的に接続することができる。
【００７７】
チップ側方ビア２１の材料は、例えば、銅、銀、金、ニッケル、アルミニウム、チタン、モリブデン、タングステン、パラジウムが挙げられ、これらから選ばれる１種の金属や、これらから選ばれる少なくとも１種を主成分とする合金を用いることができる。特に、電気抵抗値及びコストの観点から銅が望ましい。本実施形態では、チップ側方ビア２１の材料として、例えば、銅を好適に用いることができる。
【００７８】
チップ側方ビア２１の高さ（基板平面に垂直方向の長さ）は、内蔵するＬＳＩチップ１１とＴＳＶチップ１２の高さよりも高くし、例えば、６０〜１１０μｍに設定できる。
【００７９】
チップ側方ビアの外径は、例えば、１０μｍ〜３００μｍの範囲で適宜設定することができる。歩留まりや電源およびグランドの伝送等の点から５０μｍ以上が好ましく、１００μｍ以上がより好ましいが、チップ側方ビアの収容率等の点から１００μｍ以下が好ましい。典型的には、例えば、チップ側方ビアの外径は５０〜１００μｍに設定でき、ピッチは１５０〜５００μｍに設定できる。チップ側方ビアの外径は、例えばＴＳＶの外径の２倍〜１００倍程度に設定することができる。チップ側方ビアの歩留まりや電源およびグランドの伝送等の点から５倍以上が好ましく、１０倍以上がより好ましく、チップ側方ビアの収容率等の点から５０倍以下が好ましく、１０倍以下に設定してもよい。
【００８０】
本実施形態では、チップ側方ビア２１のピッチ及びビア径を、ＴＳＶ２４のピッチ及びビア径よりも大きくできる。この場合、大容量の電源およびグランドを、大径、緩ピッチのチップ側方ビア２１を介して伝送させ、多ピン・微細配線の信号を、小径、狭ピッチのＴＳＶ２４を介して伝送させることができる。このように、用途に応じてチップ側方ビアとＴＳＶを使い分けることで、半導体素子内蔵基板の電気特性を向上できる。
【００８１】
以下に、半導体素子内蔵基板の製造方法について説明する。
【００８２】
第１の製造例
図１２（ａ）から（ｆ）は、半導体素子内蔵基板の製造方法の一例を工程順に示す断面図である。この製造方法により、図８に示す半導体素子内蔵基板を製造することができる。
【００８３】
まず、図１２（ａ）に示すように、支持体２２上に絶縁層１６ｃを形成する。支持体２２は、高剛性の材料であることが望ましい。支持体２２上には、ＬＳＩチップ１１とＴＳＶチップ１２を搭載するための位置マークが設けられていることが好ましい。位置マークは、絶縁層１６ｃを通して高精度に認識でき、位置マークとしての機能を果たしているのであれば、支持体２２上に設けた金属部であっても、ウェットエッチングや機械加工により設けた窪みであってもよい。例えば、支持体２２として０．５ｍｍ厚の銅板を使用し、絶縁層１６ｃとして２０〜５０μｍ厚のエポキシ樹脂層を設けることができ、位置マークとしては、支持体２２上に電解めっきによりニッケル膜からなるマークを形成できる。
【００８４】
次に、図１２（ｂ）に示すように、支持体２２上の絶縁層１６ｃ上に位置マークを基準として、ＬＳＩチップ１１をその端子１３がある面を上に向けて搭載する。そして、ＴＳＶチップ１２を同様に搭載する。この際、ＬＳＩチップ１１と絶縁層１６ｃの間、ＴＳＶチップ１２と絶縁層１６ｃの間には、接着層があることが望ましいが、接着層を設けなくても、絶縁層１６ｃを未硬化樹脂で形成し、その上面を接着面として利用できる。
【００８５】
次に、ＬＳＩチップ１１とＴＳＶチップ１２の側方及び上方を絶縁層で覆う。まず、図１２（ｃ）に示すように、ＬＳＩチップ１１とＴＳＶチップ１２の側面周囲を覆う絶縁層１６ｂ形成し、その後、図１２（ｄ）に示すように、これらのチップの上面を覆う絶縁層１６ａを形成する。絶縁層１６ｂにはガラスクロス等の補強材を含むことができ、チップを収容できる開口を設けたもの用意し、これを支持体２２上に設けることができる。
【００８６】
この方法に代えて、ＬＳＩチップ１１とＴＳＶチップ１２の上面と側方とを一括で覆うようにフィルム状の絶縁材料を設けてもよい。この場合、支持体２２上の絶縁層１６ｃと同じ材料で覆うと、図１に示すように、これらチップの上面、側面および下面を覆う絶縁層１６を形成することができる。また、支持体２２上に絶縁層１６ｃを設けないで、接着層２０を介してこれらのチップを設けた場合、図９に示す半導体素子内蔵基板を形成することができる。その際、下面側のビア１７ｃ及び配線１８ｂは、支持基板を除去した後に設けることができる。
【００８７】
絶縁層の形成は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などを用いて行うことができる。フィルム状の絶縁樹脂を用いる場合は、真空プレス法や真空ラミネート法等を用いることができ、液状の樹脂を用いる場合はモールド法やコーティング法等を用いることができる。例えば、絶縁樹脂としてエポキシ樹脂フィルムを用いて、真空ラミネートにて絶縁層１６ａ、１６ｂを積層することができる。
【００８８】
次に、図１２（ｅ）に示すように、支持体２２を除去する。支持体２２の除去は、ウェットエッチング、ドライエッチング、物理的な剥離、研磨などの手法を用いて行うことができる。例えば、銅板からなる支持体はウェットエッチングにて容易に除去できる。
【００８９】
次に、図１２（ｆ）に示すように、ＬＳＩチップ１１の端子１３に接続するビア１７ａと、ＴＳＶチップ１２の端子１４及び端子１５にそれぞれ接続するビア１７ｂ、１７ｃを設け、そして、上面側配線１８ａ及び下面側配線１８ｂを形成する。
【００９０】
ビア孔の形成は、このビア孔を形成する絶縁層が感光性材料からなる場合、フォトリソグラフィーにより形成することができる。絶縁層が非感光性材料からなる場合又は感光性材料ではあるがパターン解像度が低い材料からなる場合、ビア孔は、レーザー加工法、ドライエッチング法又はブラスト法により形成できる。本製造例においては、例えば、レーザー加工法によりビア孔を形成する。次に、このビア孔内には前記の金属材料を充填し、チップの端子に接続するビアを形成する。ビア孔内への金属材料の充填方法は、電解めっき、無電解めっき、印刷法、溶融金属吸引法等で行うことができる。
【００９１】
上記のビア形成方法に代えて、これらのチップの端子上に予め通電用の金属ポストを設けておき、これらの金属ポストを覆う絶縁層を形成した後、研磨等により絶縁層表面を削って金属ポストの表面を露出させることによってビアを形成してもよい。このような形成方法により、低コスト化、高歩留まり化が実現できる。
【００９２】
絶縁層１６ａを設けないで配線１８ａを設けることも可能であり、この場合は、ビアを介することなく配線１８ａとこれらのチップの端子と接続することも可能である。
【００９３】
配線１８ａ、１８ｂは、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等により形成できる。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法によりレジスト絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。配線材料としては、前記の金属材料を用いることができるが、特に、電気抵抗値及びコストの観点から銅が好ましい。
【００９４】
必要に応じて、得られた半導体素子内蔵基板の上面側に、配線の一部が露出する開口を持つソルダーレジスト等からなる保護絶縁膜（不図示）を設け、この開口における配線の露出部分を外部端子として利用することができる。この開口に導電材料を設けてバンプを形成してもよい。同様に、得られた半導体素子内蔵基板の下面側に、配線の一部が露出する開口を持つソルダーレジスト等からなる保護絶縁膜（不図示）を設け、この開口における配線の露出部分を外部端子として利用することができる。この開口に導電材料を設けてバンプを形成してもよい。
【００９５】
必要に応じて、得られた半導体素子内蔵基板の上面側に、絶縁層および配線を交互に設けて多層配線構造を設けてもよい。同様に、得られた半導体素子内蔵基板の下面側に、絶縁層および配線を交互に設けて多層配線構造を設けてもよい。このようにして、例えば図６に示す構造を得ることができる。図６においては、各多層配線構造において配線は２層、絶縁層は１層であるが、３層以上の配線および２層以上の絶縁層を設けることができる。さらに、この場合、上面側に、多層配線構造の最上層側の配線の一部が露出する開口を持つソルダーレジスト等の保護絶縁膜を設け、この開口における配線の露出部分を外部端子として利用してもよい。この開口に導電材料を設けてバンプを形成してもよい。同様に、下面側に、多層配線構造の最下層側の配線の一部が露出する開口を持つソルダーレジスト等の保護絶縁膜を設け、この開口における配線の露出部分を外部端子として利用してもよい。この開口に導電材料を設けてバンプを形成してもよい。
【００９６】
第２の製造例
図１３（ａ）から（ｅ）は、半導体素子内蔵基板の製造方法の他の例を工程順に示す断面図である。
【００９７】
まず、図１３（ａ）に示すように、支持体２２上に、配線１８ｂ、ビア１７ｅ、絶縁層１６ｄを含む多層配線構造を形成する。
【００９８】
次に、図１３（ｂ）に示すように、支持体２２上の多層配線構造上に接着層２０を介してＬＳＩチップ１１を搭載する。ＴＳＶチップ１２は、チップ下面側の端子１５が半田ボール１９を介して多層配線構造上面の所定の導電部へ接続するように搭載する。チップ搭載工程で下面側の電気的な接続を行うため、下面側ビアの形成工程が不要になり、低コストで製造可能になる。
【００９９】
次に、図１３（ｃ）に示すように、これらのチップの上面および側面を覆う絶縁層１６を形成する。
【０１００】
次に、図１３（ｄ）に示すように、ＬＳＩチップ１１の端子１３に接続するビア１７ａと、ＴＳＶチップ１２の端子１４に接続するビア１７ｂを設ける。これらのビアに電気的に接続する上面側配線１８ａ、絶縁層１６ｄ及びビア１７ｄを含む多層配線構造を形成する。
【０１０１】
次に、図１３（ｅ）に示すように、支持体２２を除去する。支持体と支持体上の配線とが同じ材料（例えば銅）で形成されている場合は、支持体の材料とエッチングレートの異なる材料からなるバリア導電膜を配線と支持体との間に形成しておくことで、ウェットエッチングにより支持体を選択的に除去することができる。支持体の除去精度が所望の範囲にあれば、バリア導電膜を形成することなく、ドライエッチングや研磨によって支持体を除去してもよい。
【０１０２】
その後、上面側の多層配線構造の最上層側の配線の一部が露出する開口を持つソルダーレジスト１６ｅを設ける。この開口における配線の露出部分を外部端子として利用できる。この開口に導電材料を設けてバンプを形成してもよい。同様に、下面側の多層配線構造の最下層側の配線の一部が露出する開口を持つソルダーレジスト１６ｅを設ける。この開口における配線の露出部分を外部端子としてできる。この開口に導電材料を設けてバンプを形成してもよい。
【０１０３】
本実施形態の製造方法によれば、半導体素子内蔵基板を効率よく作製できる。
【０１０４】
第３の製造例
図１４（ａ）から（ｅ）は、半導体素子内蔵基板の製造方法の他の例を工程順に示す断面図である。この製造方法により、図８に示す構造において、絶縁層１６ａ、１６ｂ及び１６ｃを貫通するチップ側方ビア２１が設けられた半導体素子内蔵基板を製造することができる。
【０１０５】
本製造例は、ＬＳＩチップ１１とＴＳＶチップ１２の側方に絶縁層１６ａ、１６ｂ及び１６ｃを貫通するにチップ側方ビア２１を形成する以外は製造例１と同様に実施することができる。
【０１０６】
まず、製造例１と同様にして、図１４（ａ）に示す構造を経由して、図１４（ｂ）に示す構造を得る。
【０１０７】
次に、図１４（ｃ）に示すように、ＬＳＩチップ１１とＴＳＶチップ１２の周囲の絶縁層１６ａ、１６ｂ及び１６ｃを貫通するチップ側方ビア２１を形成する。チップ側方ビア２１は、これらの絶縁層が感光性材料からなる場合、フォトリソグラフィーにより形成することができる。これらの絶縁層が非感光性材料からなる場合又は感光性材料ではあるがパターン解像度が低い材料からなる場合、ビア孔は、レーザー加工法、ドライエッチング法又はブラスト法により形成できる。本製造例においては、例えば、レーザー加工法によりビア孔を形成する。次に、ビア孔内には前記の金属材料を充填し、チップ側方ビアを形成する。ビア孔内への金属材料の充填方法は、電解めっき、無電解めっき、印刷法、溶融金属吸引法等で行うことができる。本製造例では、例えば、電解めっきを用いて形成する。
【０１０８】
次に、図１４（ｄ）に示すように支持体２２を除した後、図１４（ｅ）に示すように、製造例１と同様にして、ＬＳＩチップ１１の端子１３に接続するビア１７ａと、ＴＳＶチップ１２の端子１４に接続するビア１７ｂを形成し、次いで、ＴＳＶチップ１２の下面側の端子１５に接続するビア１７ｃを形成し、そして、上面側配線１８ａ及び下面側配線１８ｂを形成する。チップの上面側のビア１７ａ、１７ｂの形成と同時に、チップ側方ビア２１を形成してもよい。
【０１０９】
チップ１１、１２上のビア１７ａ、１７ｂを金属ポストを用いて形成する場合、これらの金属ポストを覆う絶縁層表面を削って金属ポスト表面を露出させる工程は、チップ側方ビア２１を形成した後に行ってもよいし、前に行ってもよい。
【０１１０】
以上、実施例を参照して本発明を説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。
【０１１１】
この出願は、２０１０年３月１８日に出願された日本出願特願２０１０−０６２７７６を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【０１１２】
１１  ＬＳＩチップ
１２  ＴＳＶチップ
１３  端子
１４  端子
１５  端子
１６、１６ａ、１６ｂ、１６ｃ、１６ｄ  絶縁層
１６ｅ  ソルダーレジスト
１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ  ビア
１８ａ、１８ｂ  配線
１９  半田ボール
２０  接着層
２１  チップ側方ビア
２２  支持体
２３  半導体素子内蔵基板
２４  ＴＳＶ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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