(57)【特許請求の範囲】
【請求項１】
Ｉｒ層を含む下部電極と、
前記下部電極上に形成され、厚さ１００ｎｍ以下のＰＺＴからなる強誘電体膜と、
前記強誘電体膜上に積層された上部電極と、
前記強誘電体膜および前記上部電極の表面を被覆するＡｌ２Ｏ３からなり、前記上部電極の表面まで貫通するビアホールが形成された水素バリア膜とを含み、
前記上部電極は、前記強誘電体膜に接するＩｒＯ２膜および前記ＩｒＯ２膜上に形成されたＩｒ膜を有する電極下層と、前記電極下層上に積層される電極上層との積層構造を有し、
前記電極上層は、前記強誘電体膜および前記電極下層の各材料に対するエッチング選択比を有する導電材料からなり、その上面が前記強誘電体膜の上面よりもモホロジーがよくなるように平坦化されている、半導体装置。
【請求項２】
前記電極上層は、窒化チタン、窒化タンタルまたは窒化タングステンからなる、請求項１に記載の半導体装置。
【請求項３】
前記水素バリア膜上に積層された絶縁膜を含み、
前記ビアホールは、前記絶縁膜および前記水素バリア膜を貫通しており、
前記ビアホールに埋設され、金属材料からなるプラグをさらに含む、請求項１または２に記載の半導体装置。
【請求項４】
前記ビアホールは、最深部が前記電極上層の厚さ方向の途中部に配置されている、請求項３に記載の半導体装置。
【請求項５】
前記ビアホールの内面と前記プラグとの間に介在されるバリアメタルをさらに含む、請求項３または４に記載の半導体装置。
【請求項６】
前記プラグは、タングステンからなる、請求項５に記載の半導体装置。
【請求項７】
Ｉｒ層を含む下部電極を形成する工程と、
前記下部電極上に、厚さ１００ｎｍ以下のＰＺＴからなる強誘電体材料膜をＭＯＣＶＤ法によって形成する工程と、
前記強誘電体材料膜上に、ＩｒＯ２膜および前記ＩｒＯ２膜上に形成されたＩｒ膜を有する第１導電材料膜を形成する工程と、
前記第１導電材料膜上に前記強誘電体材料および前記導電材料に対するエッチング選択比を有する導電材料からなる第２導電材料膜を形成する工程と、
前記第２導電材料膜の上面を、前記強誘電体材料膜の上面よりもモホロジーがよくなるように平坦化する工程と、
前記平坦化後に、前記第２導電材料膜のパターニングにより、前記第２導電材料膜からなる電極上層を形成する工程と、
前記電極上層をマスクとする前記強誘電体材料膜および前記導電材料膜のエッチングにより、前記強誘電体材料膜からなる強誘電体膜および前記導電材料膜からなる電極下層を形成する工程と、
前記強誘電体膜、前記電極下層および前記電極上層を被覆するＡｌ２Ｏ３からなる水素バリア膜を形成する工程と、
前記水素バリア膜を貫通して前記電極上層の表面に達するビアホールを形成する工程とを含む、半導体装置の製造方法。
【請求項８】
前記水素バリア膜上に絶縁膜を形成する工程を含み、
前記ビアホールを形成する工程は、前記絶縁膜の上面から前記絶縁膜および前記水素バリア膜を貫通し、前記電極上層の厚さ方向の途中部まで掘り下がったビアホールを形成する工程を含み、
前記ビアホール内を含む前記絶縁膜上にバリアメタル材料膜を形成する工程と、
前記バリアメタル材料膜上に前記ビアホールを埋め尽くすようにプラグ材料層を形成する工程と、
前記バリアメタル材料膜および前記プラグ材料層における前記ビアホール外の部分を除去することにより、前記ビアホール内にバリアメタルおよびプラグを形成する工程とをさらに含む、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体を用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリの一種として、強誘電体のヒステリシス（履歴現象）を利用してデータを保持する強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）が知られている。
強誘電体メモリには、セル構造の相違から大きき分類して２種類がある。１つは、メモリセル選択用の電界効果トランジスタおよび強誘電体キャパシタを備える１Ｔ１Ｃ型のセル構造を有するものであり、他の１つは、ゲート絶縁膜が強誘電体からなる電界効果トランジスタを備える１Ｔ型のセル構造を有するものである。
【０００３】
図３は、１Ｔ１Ｃ型のセル構造を有する強誘電体メモリにおける強誘電体キャパシタの近傍の模式的な断面図である。
強誘電体メモリは、図示しないシリコン基板を備えている。シリコン基板には、各メモリセルごとに、１つの電界効果トランジスタが形成されている。シリコン基板上には、ＳｉＯ２（酸化シリコン）からなる第１層間絶縁膜１０１が積層されている。第１層間絶縁膜１０１上には、各メモリセルごとに、強誘電体キャパシタ１０２が形成されている。
【０００４】
強誘電体キャパシタ１０２は、下部電極１０３と上部電極１０４との間に強誘電体膜１０５を介在させた積層構造を有している。下部電極１０３および上部電極１０４は、Ｉｒ（イリジウム）を含む導電材料からなる。強誘電体膜１０５は、ＰＺＴ（チタン酸ジルコン酸鉛：Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）からなる。
下部電極１０３、強誘電体膜１０５および上部電極１０４の各材料からなる膜が第１層間絶縁膜１０１上に積層された後、その積層膜上にエッチングマスクが形成され、積層膜におけるエッチングマスクから露出した部分がエッチングされることにより、強誘電体キャパシタ１０２が形成される。ＩｒおよびＰＺＴがエッチングされにくいため、強誘電体キャパシタ１０２は、上方が窄まった断面台形状になる。
【０００５】
第１層間絶縁膜１０１および強誘電体キャパシタ１０２の各表面は、Ａｌ２Ｏ３（アルミナ）からなる水素バリア膜１０６により被覆されている。これにより、強誘電体膜１０５の水素還元による特性劣化を防止することができる。
水素バリア膜１０６上には、ＳｉＯ２からなる第２層間絶縁膜１０７が積層されている。
【０００６】
第２層間絶縁膜１０７には、強誘電体キャパシタ１０２の上方に、ビアホール１０８が形成されている。ビアホール１０８は、第２層間絶縁膜１０７を貫通し、水素バリア膜１０６をさらに貫通して、強誘電体キャパシタ１０２の上部電極１０４に達している。ビアホール１０８の内面には、ＴｉＮ（窒化チタン）からなるバリアメタル１０９が形成されている。そして、ビアホール１０８には、バリアメタル１０９を介して、上部電極１０４と図示しない配線との電気接続のためのＷ（タングステン）からなるプラグ（図示せず）が埋設される。
【特許文献１】特開２００４−１５３０１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
最近、強誘電体メモリの微細化および低電圧化のために、強誘電体膜１０５の薄膜化が検討されている。
強誘電体膜１０５の材料であるＰＺＴからなる膜（ＰＺＴ膜）の成膜法としては、スパッタ法およびゾルゲル法が広く知られている。しかしながら、スパッタ法またはゾルゲル法により厚さ１００ｎｍ以下のＰＺＴ膜を成膜した場合、そのＰＺＴ膜に良好な強誘電体特性を発揮可能な結晶性を得ることができない。そのため、スパッタ法およびゾルゲル法では、強誘電体膜１０５（ＰＺＴ膜）を厚さ１００ｎｍ以下に薄膜化することが困難である。
【０００８】
強誘電体膜１０５の結晶性を確保しつつ薄膜化が可能な成膜法に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相成長）法がある。ところが、ＭＯＣＶＤ法により成膜されたＰＺＴ膜は、結晶粒径が大きく、表面モホロジーが悪い（表面に形成される凹凸が大きい）。そのため、ＰＺＴ膜からなる強誘電体膜１０５上に積層される上部電極１０４の表面モホロジーも悪くなる。その結果、上部電極１０４（強誘電体キャパシタ１０２）上において、水素バリア膜１０６や水素バリア膜１０６に接するバリアメタル１０９のカバレッジ不良（水素バリア膜１０６および／またはバリアメタル１０９が極度に薄い部分を有する状態を含む。）を生じるおそれがある。水素バリア膜１０６のカバレッジ不良は、強誘電体膜１０５の特性劣化の原因となる。また、バリアメタル１０９のカバレッジ不良が生じていると、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によりビアホール１０８にタングステンからなるプラグが埋設される過程で、ＷＦ６（六フッ化タングステン）ガスと第２層間絶縁膜１０７の材料であるＳｉＯ２との反応により、バリアメタル１０９の剥がれや腐食を生じるおそれがある。
【０００９】
そこで、本発明の目的は、電極上に膜（水素バリア膜、バリアメタル）が形成される場合に、電極上での膜のカバレッジ不良の発生を防止することができる、半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
前記の目的を達成するための請求項１記載の発明は、Ｉｒ層を含む下部電極と、前記下部電極上に形成され、厚さ１００ｎｍ以下のＰＺＴからなる強誘電体膜と、前記強誘電体膜上に積層された上部電極と、前記強誘電体膜および前記上部電極の表面を被覆するＡｌ２Ｏ３からなり、前記上部電極の表面まで貫通するビアホールが形成された水素バリア膜とを含み、前記上部電極は、前記強誘電体膜に接するＩｒＯ２膜および前記ＩｒＯ２膜上に形成されたＩｒ膜を有する電極下層と、前記電極下層上に積層される電極上層との積層構造を有し、前記電極上層は、前記強誘電体膜および前記電極下層の各材料に対するエッチング選択比を有する導電材料からなり、その上面が前記強誘電体膜の上面よりもモホロジーがよくなるように平坦化されている、半導体装置である。すなわち、前記半導体装置は、前記強誘電体膜、前記上部電極および前記下部電極からなる強誘電体キャパシタを備えている。
【００１１】
この半導体装置では、強誘電体膜上に、強誘電体膜に接する電極下層とこの電極下層上に積層される電極上層との積層構造を有する上部電極が積層されている。そして、電極上層の上面は、平坦化により、強誘電体膜の表面モホロジーと無関係な平坦面となっている。したがって、電極上層（上部電極）上に膜が形成される場合に、上部電極上で膜をほぼ均一な厚さに形成することができ、上部電極上での膜のカバレッジ不良の発生を防止することができる。
【００１２】
電極上層の材料が強誘電体膜および電極下層の各材料に対するエッチング選択比を有している。そのため、電極上層の形成後、電極上層を強誘電体膜および電極下層の形成のためのエッチングマスクとして利用することができる。すなわち、強誘電体膜、電極下層および電極上層の各材料の膜を順に積層し、電極上層の材料からなる膜を平坦化した後、その膜のパターニングにより電極上層を形成し、その電極上層をマスクとして、強誘電体膜および電極下層の各材料からなる膜をエッチングすることにより、強誘電体膜および電極下層を形成することができる。言い換えれば、強誘電体膜および電極下層の形成のためのエッチングマスクに平坦化を施すことにより、そのエッチングマスクをそのまま電極上層として残すことができる。
【００１３】
上部電極の上面を平坦面とするために、強誘電体膜または電極下層を平坦化することも考えられる。しかしながら、強誘電体膜を平坦化すると、その結晶性に悪影響が及び、強誘電体特性が低下する。また、電極下層がＩｒを含む導電材料からなるので、電極下層の平坦化は困難である。
そこで、請求項２に記載のように、前記電極上層は、ＴｉＮ、ＴａＮ（窒化タンタル）またはＷＮ（窒化タングステン）からなることが好ましい。このような材料からなる電極上層は、その上面の平坦化が容易である。
【００１４】
また、前記半導体装置は、前記強誘電体膜および前記電極の表面を被覆する水素バリア膜を備えている。上部電極の上面が平坦面であるので、上部電極上での水素バリア膜のカバレッジ不良の発生を防止することができる。その結果、水素バリア膜により強誘電体膜の水素還元を良好に防止することができ、強誘電体膜の特性劣化を防止することができる。
【００１５】
また、請求項３に記載のように、前記半導体装置は、前記水素バリア膜上に積層された絶縁膜を含み、前記ビアホールは、前記絶縁膜および前記水素バリア膜を貫通しており、前記ビアホールに埋設され、金属材料からなるプラグをさらに含んでいてもよい。
電極下層の表層部がＩｒＴａ（イリジウムタンタル）合金などの水素バリア性を有する材料からなる場合に、電極下層の表層部をビアホールが貫通すると、その水素バリア性が損なわれ、ビアホールからのＨ（水素）の侵入により、強誘電体膜の特性劣化を生じるおそれがある。
【００１６】
そのため、請求項４に記載のように、前記ビアホールは、最深部が前記電極上層の厚さ方向の途中部に配置されていることが好ましい。これにより、電極下層の表層部がＩｒＴａ合金などの水素バリア性を有する材料からなる場合に、電極下層の表層部による水素バリア性を確保することができ、ビアホールからのＨの侵入による強誘電体膜の特性劣化を防止することができる。
【００１７】
さらに、請求項５に記載のように、前記半導体装置は、前記ビアホールの内面と前記プラグとの間に介在されるバリアメタルを備えていてもよい。バリアメタルにより、プラグから絶縁膜中への金属拡散を防止することができる。また、上部電極の上面が平坦面であるので、上部電極上でのバリアメタルのカバレッジ不良の発生を防止することができる。
バリアメタルのカバレッジ不良の発生を防止することができるので、請求項６に記載のように、プラグがタングステンからなる場合に、ＣＶＤ法によりビアホールにプラグが埋設されても、その過程でＷＦ６ガスと絶縁膜の材料との反応が生じることを防止できる。よって、バリアメタルの剥がれや腐食の発生を防止することができる。
【００１８】
請求項７に記載の発明は、Ｉｒ層を含む下部電極を形成する工程と、前記下部電極上に、厚さ１００ｎｍ以下のＰＺＴからなる強誘電体材料膜をＭＯＣＶＤ法によって形成する工程と、前記強誘電体材料膜上に、ＩｒＯ２膜および前記ＩｒＯ２膜上に形成されたＩｒ膜を有する第１導電材料膜を形成する工程と、前記第１導電材料膜上に前記強誘電体材料および前記導電材料に対するエッチング選択比を有する導電材料からなる第２導電材料膜を形成する工程と、前記第２導電材料膜の上面を、前記強誘電体材料膜の上面よりもモホロジーがよくなるように平坦化する工程と、前記平坦化後に、前記第２導電材料膜のパターニングにより、前記第２導電材料膜からなる電極上層を形成する工程と、前記電極上層をマスクとする前記強誘電体材料膜および前記導電材料膜のエッチングにより、前記強誘電体材料膜からなる強誘電体膜および前記導電材料膜からなる電極下層を形成する工程と、前記強誘電体膜、前記電極下層および前記電極上層を被覆するＡｌ２Ｏ３からなる水素バリア膜を形成する工程と、前記水素バリア膜を貫通して前記電極上層の表面に達するビアホールを形成する工程とを含む、半導体装置の製造方法である。
【００１９】
この製造方法により、請求項１に記載の半導体装置を製造することができる。
請求項８に記載の発明は、前記水素バリア膜上に絶縁膜を形成する工程を含み、前記ビアホールを形成する工程は、前記絶縁膜の上面から前記絶縁膜および前記水素バリア膜を貫通し、前記電極上層の厚さ方向の途中部まで掘り下がったビアホールを形成する工程を含み、前記ビアホール内を含む前記絶縁膜上にバリアメタル材料膜を形成する工程と、前記バリアメタル材料膜上に前記ビアホールを埋め尽くすようにプラグ材料層を形成する工程と、前記バリアメタル材料膜および前記プラグ材料層における前記ビアホール外の部分を除去することにより、前記ビアホール内にバリアメタルおよびプラグを形成する工程とをさらに含む、請求項７に記載の半導体装置の製造方法である。
【００２０】
この製造方法により、請求項５に記載の半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２１】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す模式的な断面図である。
半導体装置１は、複数のメモリセルを備え、各メモリセルが１Ｔ１Ｃ型のセル構造を有する強誘電体メモリである。なお、図１には、１つのメモリセルのセル構造が示されている。
【００２２】
半導体装置１は、Ｐ型の半導体層２を備えている。半導体層２は、Ｓｉ（シリコン）基板またはＳｉＣ（炭化珪素）基板などの半導体基板であってもよいし、エピタキシャル成長やＣＶＤ法により形成されたＳｉ層またはＳｉＣ層などであってもよい。
各メモリセルは、１つのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）３と、１つの強誘電体キャパシタ４とを備えている。
【００２３】
ＭＯＳＦＥＴ３は、半導体層２上に形成されている。すなわち、半導体層２の表層部には、Ｎ型のドレイン領域５およびソース領域６が互いに間隔を空けて形成されている。半導体層２上には、ドレイン領域５とソース領域６との間のチャネル領域７に対向して、ゲート絶縁膜８が形成されている。ゲート絶縁膜８は、たとえば、ＳｉＯ２からなる。ゲート絶縁膜８上には、平面視でゲート絶縁膜８と同じ形状を有するゲート電極９が形成されている。ゲート電極９は、たとえば、ドープトポリシリコン（たとえば、Ｎ型不純物が高濃度にドーピングされたポリシリコン）からなる。ゲート電極９の周囲には、サイドウォール１０が形成されている。サイドウォール１０によって、ゲート絶縁膜８およびゲート電極９の側面の全周が覆われている。サイドウォール１０は、たとえば、ＳｉＮ（窒化シリコン）またはＳｉＯ２からなる。
【００２４】
半導体層２上には、第１層間絶縁膜１１が積層されている。第１層間絶縁膜１１は、たとえば、ＳｉＯ２からなる。
強誘電体キャパシタ４は、第１層間絶縁膜１１上において、平面視で少なくともその一部がドレイン領域５と重なる位置に形成されている。強誘電体キャパシタ４は、下部電極１２、強誘電体膜１３および上部電極１４を第１層間絶縁膜１１上にこの順に積層した構造をゆうしている。言い換えれば、強誘電体キャパシタ４は、下部電極１２とこれに対向する上部電極１４との間に強誘電体膜１３を介在させた積層構造を有している。また、強誘電体キャパシタ４は、その形成時におけるエッチング困難性のため、必然的に上方が窄まった断面台形状をなしている。
【００２５】
下部電極１２は、Ｉｒなどの貴金属を含む導電材料からなる。
強誘電体膜１３は、ＰＺＴからなる。
上部電極１４は、Ｉｒを含む導電材料からなる電極下層１５と、この電極下層１５上に積層されたＴｉＮからなる電極上層１６とを備えている。より具体的には、電極下層１５は、ＩｒＯ２（酸化イリジウム）膜、Ｉｒ膜およびＩｒＴａ合金膜を強誘電体膜１３上にこの順に積層した構造を有している。ＩｒＴａ合金膜は、水素バリア性を有している。
【００２６】
強誘電体膜１３の表面モホロジーの悪さが原因で、電極下層１５の上面は、比較的大きな凹凸を有している。一方、電極上層１６の上面は、平坦化されることにより、強誘電体膜１３の表面モホロジーと無関係な平坦面となっている。
強誘電体キャパシタ４および第１層間絶縁膜１１の各表面は、強誘電体膜１３の水素還元による特性劣化を防止するための水素バリア膜１７により被覆されている。水素バリア膜１７は、たとえば、Ａｌ２Ｏ３からなる。
【００２７】
水素バリア膜１７上には、第２層間絶縁膜１８が積層されている。第２層間絶縁膜１８は、たとえば、ＳｉＯ２からなる。
そして、第１層間絶縁膜１１には、ドレイン領域５および下部電極１２と電気的に接続される第１コンタクトプラグ１９と、ソース領域６と電気的に接続される第２コンタクトプラグ２０とが埋設されている。
【００２８】
具体的には、ドレイン領域５と下部電極１２との間には、第１層間絶縁膜１１を貫通する第１コンタクトホール２１が形成されている。第１コンタクトホール２１の側面およびドレイン領域５の第１コンタクトホール２１に臨む部分上には、バリアメタル２２が形成されている。バリアメタル２２は、たとえば、ＴｉＮからなる。第１コンタクトプラグ１９は、バリアメタル２２を介して、第１コンタクトホール２１に埋設されている。第１コンタクトプラグ１９は、たとえば、Ｗからなる。
【００２９】
ソース領域６の上方には、第１層間絶縁膜１１を貫通する第２コンタクトホール２３が形成されている。第２コンタクトホール２３の側面およびソース領域６の第２コンタクトホール２３に臨む部分上には、バリアメタル２４が形成されている。バリアメタル２４は、バリアメタル２２と同じ材料からなる。第２コンタクトプラグ２０は、バリアメタル２４を介して、第２コンタクトホール２３に埋設されている。第２コンタクトプラグ２０は、第１コンタクトプラグ１９と同じ材料からなる。
【００３０】
第２層間絶縁膜１８には、上部電極１４と電気的に接続される第１ビアプラグ２５と、第２コンタクトプラグ２０と電気的に接続される第２ビアプラグ２６とが埋設されている。
具体的には、上部電極１４の上方には、第１ビアホール２７が形成されている。第１ビアホール２７は、第２層間絶縁膜１８を貫通し、水素バリア膜１７をさらに貫通して、上部電極１４の電極上層１６の途中部に達している。第１ビアホール２７の側面および電極上層１６の第１ビアホール２７に臨む部分上には、バリアメタル２８が形成されている。バリアメタル２８は、たとえば、ＴｉＮからなる。第１ビアプラグ２５は、バリアメタル２８を介して、第１ビアホール２７に埋設されている。第１ビアプラグ２５は、たとえば、Ｗからなる。
【００３１】
第２コンタクトプラグ２０の上方には、第２ビアホール２９が形成されている。第２ビアホール２９は、第２層間絶縁膜１８を貫通し、水素バリア膜１７をさらに貫通して、第２コンタクトプラグ２０に達している。第２ビアホール２９の側面および第２コンタクトプラグ２０の第２ビアホール２９に臨む部分上には、バリアメタル３０が形成されている。バリアメタル３０は、バリアメタル２８と同じ材料からなる。第２ビアプラグ２６は、バリアメタル３０を介して、第２ビアホール２９に埋設されている。第２ビアプラグ２６は、第１ビアプラグ２５と同じ材料からなる。
【００３２】
ゲート電極９、第１ビアプラグ２５および第２ビアプラグ２６には、それぞれワードライン、プレートラインおよびビットラインが接続される。ワードラインへの電圧の印加によりＭＯＳＦＥＴ３がオンされた状態で、プレートラインとビットラインとの間に電圧が印加されると、強誘電体キャパシタ４の強誘電体膜１３に自発分極が生じる。これにより、データの書き込みが達成され、その分極状態が維持されることにより、データが保持される。データの読み出し時には、ワードラインへの電圧の印加によりＭＯＳＦＥＴ３がオンされた状態で、プレートラインとビットラインとの間にパルス電圧が印加される。このパルス電圧の印加により強誘電体膜１３の分極方向が変わると、プレートラインとビットラインとの間に電流が流れるので、その電流の有無により、論理信号「１」または「０」を得ることができる。
【００３３】
図２Ａ〜２Ｋは、図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
図２Ａに示すように、公知の手法により、ＭＯＳＦＥＴ３（ドレイン領域５、ソース領域６、ゲート絶縁膜８、ゲート電極９およびサイドウォール１０）、第１層間絶縁膜１１、第１コンタクトプラグ１９、第２コンタクトプラグ２０、第１コンタクトホール２１、バリアメタル２２、第２コンタクトホール２３およびバリアメタル２４が形成される。
【００３４】
その後、図２Ｂに示すように、スパッタ法により、第１層間絶縁膜１１上に、強誘電体キャパシタ４の下部電極１２の材料からなる下部電極材料膜４１が成膜される。さらに、ＭＯＣＶＤ法により、下部電極材料膜４１上に、強誘電体膜１３の材料であるＰＺＴからなるＰＺＴ膜４２が成膜される。ＭＯＣＶＤ法により成膜されたＰＺＴ膜４２は、結晶粒径が大きく、表面モホロジーが悪い。
【００３５】
つづいて、図２Ｃに示すように、スパッタ法により、ＰＺＴ膜４２上に、上部電極１４の電極下層１５の材料からなる積層膜４３（ＩｒＯ２膜、Ｉｒ膜およびＩｒＴａ合金膜）が成膜される。ＰＺＴ膜４２の表面モホロジーが悪いため、積層膜４３の表面モホロジーも悪い。
次いで、図２Ｄに示すように、スパッタ法により、積層膜４３上に、上部電極１４の電極上層１６の材料であるＴｉＮからなるＴｉＮ膜４４が成膜される。積層膜４３の表面モホロジーが悪いため、成膜直後のＴｉＮ膜４４は、表面モホロジーが悪い。
【００３６】
その後、図２Ｅに示すように、ＣＭＰ法により、ＴｉＮ膜４４の表面が平坦化される。図２Ｄに示す工程において、ＴｉＮ膜４４は、この平坦化による膜減りを考慮した厚さ（たとえば、５００ｎｍ）に成膜される。
ＴｉＮ膜４４の平坦化後、図２Ｆに示すように、フォトリソグラフィおよびエッチングにより、ＴｉＮ膜４４が電極上層１６にパターニングされる。
【００３７】
そして、電極上層１６をマスクとするエッチングにより、積層膜４３、ＰＺＴ膜４２および下部電極材料膜４１における電極上層１６から露出する部分が順に除去される。このとき、適当なタイミングで反応ガス（エッチャント）を切り換えることにより、積層膜４３、ＰＺＴ膜４２および下部電極材料膜４１が連続的にエッチングされる。この結果、図２Ｇに示すように、下部電極材料膜４１、ＰＺＴ膜４２および積層膜４３がそれぞれ下部電極１２、強誘電体膜１３および電極下層１５にパターニングされ、下部電極１２、強誘電体膜１３、電極下層１５および電極上層１６からなる強誘電体キャパシタ４が得られる。
【００３８】
その後、図２Ｈに示すように、スパッタ法により、第１層間絶縁膜１１および強誘電体キャパシタ４上に、水素バリア膜１７が成膜される。電極上層１６の上面が平坦であるので、水素バリア膜１７は、電極上層１６（強誘電体キャパシタ４）上において、ほぼ均一な厚さを有し、その上面が平坦に形成される。
次いで、図２Ｉに示すように、ＣＶＤ法により、水素バリア膜１７上に、第２層間絶縁膜１８が成膜される。強誘電体キャパシタ４の表面が水素バリア膜１７で覆われているので、第２層間絶縁膜１８の成膜手法として、Ｈガスを用いるＣＶＤ法が採用されても、強誘電体膜１３の水素還元を防止することができる。
【００３９】
図２Ｊに示すように、フォトリソグラフィおよびエッチングにより、第２層間絶縁膜１８に第１ビアホール２７および第２ビアホール２９が形成される。
その後、図２Ｋに示すように、スパッタ法により、第２層間絶縁膜１８上に、バリアメタル２８，３０の材料からなるバリアメタル材料膜４５が成膜される。このバリアメタル材料膜４５は、第１ビアホール２７および第２ビアホール２９内にも成膜される。電極上層１６の上面が平坦であるので、バリアメタル材料膜４５は、電極上層１６上において、ほぼ均一な厚さを有する。次いで、ＣＶＤ法により、バリアメタル材料膜４５上に、第１ビアプラグ２５および第２ビアプラグ２６の材料からなる堆積層４６が積層される。そして、ＣＭＰ法により、その堆積層４６およびバリアメタル材料層４４が研磨される。この研磨は、バリアメタル材料層４４および堆積層４６における第１ビアホール２７および第２ビアホール２９外に形成されている不要部分が除去されて、第１ビアホール２７および第２ビアホール２９内に残される堆積層４６の表面が第２層間絶縁膜１８の表面（上面）と面一になるまで続けられる。その結果、第１ビアホール２７にバリアメタル２８を介して埋設された第１ビアプラグ２５および第２ビアホール２９にバリアメタル３０を介して埋設された第２ビアプラグ２６が形成され、図１に示す半導体装置１が得られる。
【００４０】
以上のように、半導体装置１では、強誘電体膜１３上に、強誘電体膜１３に接する電極下層１５とこの電極下層１５上に積層される電極上層１６との積層構造を有する上部電極１４が積層されている。そして、電極上層１６の上面は、平坦化により、強誘電体膜１３の表面モホロジーと無関係な平坦面となっている。したがって、電極上層１６上で水素バリア膜１７およびバリアメタル２８（バリアメタル材料膜４５）をほぼ均一な厚さに形成することができ、上部電極１４上での膜のカバレッジ不良の発生を防止することができる。
【００４１】
その結果、水素バリア膜１７により、強誘電体膜１３の水素還元を良好に防止することができ、強誘電体膜１３の特性劣化を防止することができる。また、バリアメタル２８により、第１ビアプラグ２５から絶縁膜中への金属拡散を良好に防止することができる。よって、半導体装置１の信頼性の向上および長寿命化を達成することができる。
さらに、バリアメタル２８のカバレッジが良好であるので、ＣＶＤ法により堆積層４６が積層される際に、その過程でＷＦ６ガスと第２層間絶縁膜１８の材料との反応が生じることを防止できる。その結果、バリアメタル２８，３０の剥がれや腐食の発生を防止することができる。
【００４２】
また、電極上層１６の材料であるＳｉＮが強誘電体膜１３および電極下層１５の各材料（ＰＺＴおよびＩｒなどの貴金属を含む導電材料）に対するエッチング選択比を有しているので、電極上層１６の形成後、その電極上層１６を強誘電体膜１３および電極下層１５の形成のためのエッチングマスクとして利用することができる。
背景技術の項で述べた従来の半導体装置の製造工程においても、強誘電体膜および上部電極の形成（強誘電体膜および上部電極の各材料からなる積層膜のパターニング）にエッチングマスクは不可欠である。したがって、強誘電体膜１３および電極下層１５の形成のためのエッチングマスクとして電極上層１６を利用することにより、従来の半導体装置の製造工程に電極上層１６の材料からなる膜を平坦化する工程を追加するだけで、平坦な上面を有する電極を得ることができる。
【００４３】
上部電極１４の上面を平坦面とするために、強誘電体膜１３または電極下層１５を平坦化することも考えられる。しかしながら、強誘電体膜１３を平坦化すると、その結晶性に悪影響が及び、強誘電体特性が低下する。また、電極下層１５がＩｒなどの貴金属を含む導電材料からなるので、電極下層１５の平坦化は困難である。電極上層１６は、ＴｉＮからなるので、その上面の平坦化は容易である。
【００４４】
また、電極下層１５の表層部のＩｒＴａ合金膜を第１ビアホール２７が貫通すると、ＩｒＴａ合金膜による水素バリア性が損なわれ、第１ビアホール２７からのＨの侵入により、強誘電体膜１３の特性劣化を生じるおそれがある。そのため、第１ビアホール２７は、最深部が電極上層１６の厚さ方向の途中部に配置されている。これにより、電極下層１５のＩｒＴａ合金膜による水素バリア性を確保することができ、第１ビアホール２７からのＨの侵入による強誘電体膜１３の特性劣化を防止することができる。
【００４５】
なお、電極下層１５の材料は、Ｉｒを含む導電材料に限らず、Ｉｒ以外の貴金属（たとえば、Ａｕ，Ｐｔなど）を含む導電材料であってもよい。
また、電極上層１６の材料は、ＴｉＮに限らず、強誘電体膜１３および電極下層１５に対するエッチング選択比を有する導電材料であればよく、たとえば、ＴａＮまたはＷＮであってもよい。
【００４６】
本発明は、さらに他の形態で実施することも可能であり、たとえば、１Ｔ型のセル構造を有する強誘電体メモリに適用することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００４７】
【図１】図１は、本発明の一実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図２Ａ】図２Ａは、図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ｂは、図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｃは、図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｄは、図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｅは、図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｆは、図２Ｅの次の工程を示す模式的な断面図である。
【図２Ｇ】図２Ｇは、図２Ｆの次の工程を示す模式的な断面図である。
【図２Ｈ】図２Ｈは、図２Ｇの次の工程を示す模式的な断面図である。
【図２Ｉ】図２Ｉは、図２Ｈの次の工程を示す模式的な断面図である。
【図２Ｊ】図２Ｊは、図２Ｉの次の工程を示す模式的な断面図である。
【図２Ｋ】図２Ｋは、図２Ｊの次の工程を示す模式的な断面図である。
【図３】図３は、従来の半導体装置（強誘電体メモリ）における強誘電体キャパシタの近傍の模式的な断面図である。
【符号の説明】
【００４８】
１    半導体装置
１２  下部電極
１３  強誘電体膜
１４  上部電極（電極）
１５  電極下層
１６  電極上層
１７  水素バリア膜
２５  第１ビアプラグ（プラグ）
２７  第１ビアホール（ビアホール）
２８  バリアメタル
４２  ＰＺＴ膜（強誘電体材料膜）
４３  積層膜（第１導電材料膜）
４４  ＴｉＮ膜（第２導電材料膜）
４５  バリアメタル材料膜
４６  堆積層（プラグ材料層）
【図１】
0005502302.tif 000002
【図２Ａ】
0005502302.tif 000003
【図２Ｂ】
0005502302.tif 000004
【図２Ｃ】
0005502302.tif 000005
【図２Ｄ】
0005502302.tif 000006
【図２Ｅ】
0005502302.tif 000007
【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図３】
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