(57)【特許請求の範囲】
【請求項１】
第１導電型のシリコン基板と、
前記シリコン基板に形成された第２導電型のベース領域と、
前記ベース領域の上方に形成され、シリコンよりもバンドギャップが広い半導体材料を含む第１導電型のコレクタ層と、
を有することを特徴とする半導体デバイス。
【請求項２】
前記半導体材料は、n型の導電性を示す酸化亜鉛であることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記半導体材料は、フッ素、アルミニウム、ガリウム、ボロン、インジウム、スカンジウム、イットリウム、シリコン、ゲルマニウム、錫、塩素、及びヨウ素のいずれかがドープされたことによりn型の導電性を示す酸化亜鉛であることを特徴とする請求項１に記載の半導体デバイス。
【請求項４】
前記半導体材料は、酸化亜鉛、酸化亜鉛マグネシウム、酸化インジウム、酸化ガリウム、酸化インジウムガリウム亜鉛、酸化チタン、酸化ストロンチウムチタン、酸化ニッケル、及び酸化インジウムスズのいずれかであることを特徴とする請求項１に記載の半導体デバイス。
【請求項５】
前記ベース領域に含まれる大きさであって、かつ、前記ベース領域よりも浅い第１導電型のコレクタ領域を更に有し、
前記コレクタ層が、前記コレクタ領域の上方に形成されたことを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関する。
【背景技術】
【０００２】
LSI等の半導体デバイスにおいては、シリコン基板に対して不純物導入や絶縁膜形成等の様々なプロセスを行うことにより、トランジスタ等の素子が形成される。このようにシリコン基板をベースにしたプロセスは既に十分に確立されていると共に、シリコン基板を備えた半導体デバイスは高い信頼性を備えている。
【０００３】
しかしながら、シリコンはバンドギャップが約１．１eV程度しかないため、シリコンの価電子帯にある電子は外部電場によって容易に導電帯に遷移する。そして、その電子は、外部電場によって加速されて衝突イオン化を引き起こし、これが原因の大電流によって半導体デバイスが破壊されてしまう。
【０００４】
このような問題は、シリコンに高電圧を印加することにより顕著に発生するので、従来のシリコンを使用した半導体デバイスは高耐圧化が困難である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３５８５７号公報
【特許文献２】特開２００８−１９３０６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体デバイスにおいて耐圧を高めることを目的とする。
【課題を解決するための手段】
【０００７】
以下の開示の一観点によれば、第１導電型のシリコン基板と、前記シリコン基板に形成された第２導電型のベース領域と、前記ベース領域の上方に形成され、シリコンよりもバンドギャップが広い半導体材料を含む第１導電型のコレクタ層とを有する半導体デバイスが提供される。
【発明の効果】
【０００８】
以下の開示によれば、コレクタ層がシリコンよりもバンドギャップが広い半導体材料を含むので、コレクタ層において衝突イオン化が発生し難くなり、デバイスの高耐圧化を実現できる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係る半導体デバイスの製造途中の断面図（その１）である。
【図２】本実施形態に係る半導体デバイスの製造途中の断面図（その２）である。
【図３】本実施形態に係る半導体デバイスの製造途中の断面図（その３）である。
【図４】本実施形態に係る半導体デバイスのエネルギバンド図である。
【発明を実施するための形態】
【００１０】
本実施形態に係る半導体デバイスについて、その製造工程を追いながら詳細に説明する。
【００１１】
図１〜図３は、本実施形態に係る半導体デバイスの製造途中の断面図である。
【００１２】
本実施形態では、半導体デバイスとしてバイポーラトランジスタを以下のように製造する。
【００１３】
まず、図１（ａ）に示すように、n型（第１導電型）シリコン基板１の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン３を形成する。
【００１４】
そして、第１のレジストパターン３の窓３ａを通じてシリコン基板１にボロン等のp型不純物をイオン注入することにより、シリコン基板１の一方の主面１ａの表層にp型（第２導電型）のベース領域２を形成する。
【００１５】
このイオン注入を終了後、図１（ｂ）に示すように、第１のレジストパターン３を除去する。
【００１６】
次に、図１（ｃ）に示すように、シリコン基板１の上に第２のレジストパターン４を形成し、第２のレジストパターン４が備える窓４ａを通じてシリコン基板１にリン等のn型不純物をイオン注入する。
【００１７】
これにより、シリコン基板１の主面１ａの表層に、ベース領域２に含まれる大きさであって、かつ、ベース領域２よりも浅いn型のコレクタ領域５が形成される。そのコレクタ領域５におけるn型不純物濃度は、シリコン基板１におけるn型不純物濃度よりも低くされる。
【００１８】
その後に、図２（ａ）に示すように、第２のレジストパターン４を除去する。
【００１９】
次に、図２（ｂ）に示すように、シリコン基板１の上にn型の半導体層７を約１００nmの厚さに形成する。
【００２０】
半導体層７の材料は、シリコンのバンドギャップ（約１．１eV）よりも広いバンドギャップを有する半導体であれば特に限定されない。例えば、酸化亜鉛、酸化亜鉛マグネシウム、酸化インジウム、酸化ガリウム、酸化インジウムガリウム亜鉛、酸化チタン、酸化ストロンチウムチタン、酸化ニッケル、及び酸化インジウムスズのいずれかを半導体層７の材料として使用し得る。
【００２１】
これらの材料のうち、酸化亜鉛は、バンドギャップが約３．４eVであってシリコンのバンドギャップよりも広いうえに、酸化亜鉛とは異なる材料の上に室温程度の低温で形成しても高い移動度が得られる点で、他の半導体よりも有利である。
【００２２】
そこで、本実施形態では、上記の半導体層７として酸化亜鉛層を形成する。
【００２３】
酸化亜鉛層の成膜方法は特に限定されないが、本実施形態ではRF(Radio Frequency)マグネトロンスパッタ法により半導体層７として酸化亜鉛層を形成する。そのスパッタ法では、酸化亜鉛のターゲットに約２０W〜５００Wの高周波電力を印加しながら、２０℃〜３００℃の基板温度で半導体層７を形成する。
【００２４】
シリコン基板１は、４００℃以上の温度によって熱的なダメージを受けるが、これよりも低い２０℃〜３００℃の基板温度で成膜し得る酸化亜鉛層は、成膜時にシリコン基板１に与えるダメージが少ない。
【００２５】
ここで、上記のようにスパッタ法で酸化亜鉛層を形成すると、意図せずとも膜中の酸素が化学量論的組成であるZnOよりも不足した状態となる。このように酸素不足の状態になると、酸化亜鉛層はn型の導電性を示すようになるので、半導体層７をn型にするための工程は不要である。
【００２６】
但し、半導体層７におけるn型不純物濃度は、コレクタ領域５におけるn型不純物濃度よりも高いのが好ましく、そのためには積極的に半導体層７にn型不純物をドープするのが好ましい。
【００２７】
そのため、半導体層７の成膜後に、半導体層７に対してCF4プラズマ処理やSF6プラズマ処理を行うことにより、半導体層７にn型不純物であるフッ素をドープするのが好ましい。
【００２８】
なお、スパッタ法に代えて、ALD(Atomic Layer Deposition)法により酸化亜鉛層を形成してもよい。この場合は、亜鉛材料としてジンクアセテート、ジエチルジンク、ジメチルジンク、及びアセチルアセトナトジンクのいずれかを使用し得る。また、酸素材料としては、純水、過酸化水素水、オゾン、酸素、及び一酸化二窒素のいずれかを使用し得る。
【００２９】
ALD法でも、シリコンがダメージを受ける４００℃よりも低い７０℃〜３００℃程度の温度で酸化亜鉛層を形成できる。
【００３０】
更に、MBE(Molecular Beam Epitaxy)法を用いて半導体層７として酸化亜鉛層を形成してもよい。この場合、高純度の亜鉛材料をクヌーセンセルで蒸発させ、酸素と共にシリコン基板１上に供給することにより、酸化亜鉛層を形成することができる。また、成膜時にシリコン基板１上にn型不純物であるアルミニウム原子を供給することで、n型にドープした酸化亜鉛層を形成することができる。
【００３１】
なお、半導体層７にドープし得るn型不純物としては、フッ素やアルミニウムの他に、ガリウム、ボロン、インジウム、スカンジウム、イットリウム、シリコン、ゲルマニウム、錫、塩素、及びヨウ素もある。
【００３２】
また、上記のように半導体層７として酸化亜鉛層を形成する場合は、酸化亜鉛の結晶性を良好にするため、図２（ｂ）の点線円内に示すように、シリコン基板１の上にバッファ層９を形成してからその上に半導体層７を形成してもよい。この場合のバッファ層９としては、例えば、酸化亜鉛マグネシウム層がある。
【００３３】
その後、図２（ｃ）に示すように、半導体層７の上にフォトレジストを塗布し、それを露光、現像して第３のレジストパターン８を形成する。
【００３４】
そして、第３のレジストパターン８をマスクに使用しながら、エッチング液として酢酸を用いるウエットウエットエッチングにより半導体層７をエッチングし、コレクタ領域５の上にコレクタ層７ａを形成する。
【００３５】
この後に、第３のレジストパターン８は除去される。
【００３６】
次いで、図３（ａ）に示すように、シリコン基板１の上に第４のレジストパターン１０を形成した後、シリコン基板１の上側全面に導電膜１１としてアルミニウム膜を蒸着法により約１００nmの厚さに形成する。
【００３７】
そして、図３（ｂ）に示すように、第４のレジストパターン１０を除去し、その上の導電膜１１をリフトオフする。
【００３８】
これにより、ベース領域２の上にベース電極１１Ｂが形成され、コレクタ層７ａの上にコレクタ電極１１Ｃが形成される。また、ベース領域２の外側のシリコン基板１の主面１ａ上にエミッタ電極１１Ｅが形成される。
【００３９】
以上により、本実施形態に係る半導体デバイスの基本構造が完成したことになる。
【００４０】
この半導体デバイスはバイポーラトランジスタであって、ベース領域２の外側のシリコン基板１がエミッタ領域としての機能を兼ねる。そして、図３（ｂ）の電流パスP1のように、エミッタ電極１１Ｅからコレクタ電極１１Ｃに向かって電子が流れる。
【００４１】
図４は、コレクタ−エミッタ間にバイアス電圧を印加した状態における、電子から見た電流パスP1に沿ったエネルギバンド図である。
【００４２】
図４に示すように、シリコン基板１、ベース領域２、及びコレクタ領域５におけるバンドギャップΔE1は、シリコンのバンドギャップに等しい約１．１eVである。
【００４３】
一方、酸化亜鉛層等の半導体層７をパターニングして形成されたコレクタ層７ａにおいては、バンドギャップΔE2がシリコンのそれよりも大きい約３．４eV程度となる。
【００４４】
よって、コレクタ層７ａの材料として基板１と同じシリコンを使用する場合と比較して、外部電場が原因でコレクタ層７ａにおける電子が価電子帯から導電帯に不必要に遷移するのが抑制される。そのため、遷移した電子が原因の衝突イオン化がコレクタ層７ａにおいて発生し難くなり、大電流によって半導体デバイスが破壊される危険性を低減できる。
【００４５】
しかも、コレクタ層７ａ以外のベース領域２やコレクタ領域５については、シリコン用のプロセスとして十分に確立しているイオン注入を利用してシリコン基板１内に形成されるので、既存の設計資産を活用して安価で信頼性の高い半導体デバイスが得られる。
【００４６】
ここで、図３（ｂ）に示すように、コレクタ層７ａの直下では電流パスP1がシリコン基板１の法線方向nに等しい。このような電流パスを備えた半導体デバイスは、縦型デバイスとも呼ばれる。縦型デバイスでは、シリコン基板１の法線方向nを向いた部分の電流パスP1において当該電流パスP1の断面積が大きくなり、大電流を流しやすい。そのため、本実施形態は、大電流を制御するパワーデバイスに好適である。
【００４７】
そのようなパワーデバイスでは、コレクタ−エミッタ間に数１００V〜数１０００V程度の電圧が印加され、コレクタ層７ａ内に高電界が発生する。このように高電界が発生しても、本実施形態では既述のようにコレクタ層７ａにシリコンよりもバンドギャップが広い材料を使用するので、コレクタ層７ａで衝突イオン化が原因の大電流が発生するのを抑制でき、オン抵抗を増加させることなくデバイスの高耐圧化を図ることができる。
【００４８】
よって、本実施形態に係る半導体デバイスは、サーバ等の電子機器、電気自動車、発電所等のように、高耐圧が求められる分野において好適に使用することができる。
【００４９】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【００５０】
（付記１）  第１導電型のシリコン基板と、
前記シリコン基板の表層に形成された第２導電型のベース領域と、
前記ベース領域の上方に形成され、シリコンよりもバンドギャップが広い半導体材料を含む第１導電型のコレクタ層と、
を有することを特徴とする半導体デバイス。
【００５１】
（付記２）  前記半導体材料は、n型の導電性を示す酸化亜鉛であることを特徴とする付記１に記載の半導体デバイス。
【００５２】
（付記３）  前記半導体材料は、フッ素、アルミニウム、ガリウム、ボロン、インジウム、スカンジウム、イットリウム、シリコン、ゲルマニウム、錫、塩素、及びヨウ素のいずれかがドープされたことによりn型の導電性を示す酸化亜鉛であることを特徴とする付記１に記載の半導体デバイス。
【００５３】
（付記４）  前記シリコン基板の上に、酸化亜鉛マグネシウム層を形成し、該酸化亜鉛マグネシウム層の上に、前記コレクタ層として酸化亜鉛層が形成されたことを特徴とする付記１に記載の半導体デバイス。
【００５４】
（付記５）  前記シリコン基板の前記表層に、前記ベース領域に含まれる大きさの第１導電型のコレクタ領域が形成され、
前記コレクタ層は、前記コレクタ領域が形成された部分の前記シリコン基板上に形成されたことを特徴とする付記１〜４のいずれかに記載の半導体デバイス。
【符号の説明】
【００５５】
１、２１…シリコン基板、１ａ、２１ａ、２１ｂ…主面、２…ベース領域、３、２３…第１のレジストパターン、３ａ、２３ａ…窓、４、２７…第２のレジストパターン、４ａ、２７ａ…窓、５…コレクタ領域、７…半導体層、７ａ…コレクタ層、８、３１…第３のレジストパターン、９…バッファ層、１０…第４のレジストパターン、１１、３２…導電膜、１１Ｂ…ベース電極、１１Ｃ、３６…コレクタ電極、１１Ｅ、３２Ｅ…エミッタ電極、２２…エミッタ領域、２５…ゲート絶縁膜、２６…ゲート電極、２８…ソース領域、３５…コレクタ層。
【図１】
0005565002.tif 000002
【図２】
0005565002.tif 000003
【図３】
0005565002.tif 000004
【図４】
0005565002.tif 000005