(57)【特許請求の範囲】
【請求項１】
第１の組のステップを使用してカルコゲニドメモリアレイを形成することであって、前記第１の組のステップは、互いに直交する２組のトレンチを形成することによって選択デバイスを形成することを含む、ことと、
前記第１の組のステップを使用して、同一基板上に同時にヒューズアレイを形成することであって、前記ヒューズアレイ内へ、前記互いに直交する２組のトレンチのうちの一方の組のトレンチのみを延伸し、かつ、前記一方の組のトレンチのうちの隣接するトレンチ間に導電線を形成することを含む、ことと、
を含む方法。
【請求項２】
前記導電線を横断するアドレス線であって１本あたりヒューズを一つのみ含むアドレス線を形成することを含む、請求項１に記載の方法。
【請求項３】
遮断されたアドレス線を形成することを含み、前記アドレス線は隙間を含み、各アドレス線は前記隙間の一方の側に第１の部分を含み、前記隙間の反対の側に第２の部分を含む、請求項２に記載の方法。
【請求項４】
前記アドレス線の前記第１の部分または前記第２の部分のうちの一方にのみヒューズを形成することを含む、請求項３に記載の方法。
【請求項５】
前記アドレス線と前記導電線との交点にヒューズを形成すること、および、前記アドレス線の部分のうちの一部が前記導電線に重ならないように前記アドレス線の部分のうちの一部を他の部分よりも短く形成することを含む、請求項４に記載の方法。
【請求項６】
第１の組の平行なトレンチと、該第１の組の平行なトレンチに直交する第２の組の平行なトレンチと、を有するカルコゲニドメモリアレイを形成することと、
前記カルコゲニドメモリアレイと同一の基板上にヒューズアレイを形成し、かつ、前記第１の組の平行なトレンチを、前記ヒューズアレイ内へ延伸するように形成し、かつ、前記第１の組の平行なトレンチのうちの隣接するトレンチ間に導電線を形成することと、
を含む方法。
【請求項７】
１本あたりヒューズを一つのみ含むアドレス線を形成することを含む、請求項６に記載の方法。
【請求項８】
遮断されたアドレス線を形成することを含み、前記アドレス線は隙間を含み、各アドレス線は前記隙間の一方の側に第１の部分を含み、前記隙間の反対の側に第２の部分を含む、請求項７に記載の方法。
【請求項９】
前記アドレス線の前記第１の部分および前記第２の部分のうちの一方にのみヒューズを形成することを含む、請求項８に記載の方法。
【請求項１０】
前記アドレス線と前記導電線との交点にヒューズを形成すること、および、前記アドレス線の部分のうちの一部が前記導電線に重ならないように前記アドレス線の他の部分よりも短い前記アドレス線の部分のうちの一部を形成することを含む、請求項９に記載の方法。
【請求項１１】
半導体基板と、
前記半導体基板上に形成されたカルコゲニドメモリアレイであって、第１の組の平行なトレンチと、該第１の組の平行なトレンチに直交する第２の組の平行なトレンチと、を含むカルコゲニドメモリアレイと、
前記半導体基板上のヒューズアレイであって、前記第１の組の平行なトレンチが前記ヒューズアレイ内へ延伸しており、かつ、前記第１の組のトレンチのうちの隣接するトレンチ間に導電線が設けられている、ヒューズアレイと、
を含む集積回路。
【請求項１２】
前記ヒューズアレイは、アドレス線を含み、かつ、１本のアドレス線につきヒューズを一つのみ含む、請求項１１に記載の集積回路。
【請求項１３】
前記アドレス線は隙間を含み、前記アドレス線は前記隙間の一方の側に第１の部分を含み、前記隙間の反対の側に第２の部分を含む、請求項１２に記載の集積回路。
【請求項１４】
前記ヒューズは、前記アドレス線の前記第１の部分および前記第２の部分のうちの一方にのみ位置されている、請求項１３に記載の集積回路。
【請求項１５】
前記ヒューズは前記アドレス線と前記導電線との交点に形成され、また、前記アドレス線の部分のうちの一部が前記導電線に重ならないように、前記アドレス線の部分のうちの一部は他の部分よりも短い、請求項１４に記載の集積回路。
【請求項１６】
前記集積回路は相変化メモリである、請求項１４に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
これは一般に、抵抗ランダムアクセスメモリ（ＲｅＲＡＭｓ）に関する。
【背景技術】
【０００２】
ＲｅＲＡＭは、高導電状態と低導電状態との間で電気的なスイッチングが数回可能な材料に依存する。相変化メモリといったあるタイプのＲｅＲＡＭは、相変化材料、すなわち一般的にアモルファス（非晶）になる状態と一般的にクリスタル（結晶）になる状態の間で電気的にスイッチングされ得る材料、を使用する。相変化メモリ素子の１つのタイプは、ある用途では、一般的にアモルファスである局所秩序（local order）の構造状態と一般的にクリスタルである局所秩序の構造状態の間で、または、完全なアモルファス状態と完全なクリスタル状態の間の全領域にわたって、局所秩序の検知可能な異なる状態の間で、電気的にスイッチングされ得る相変化材料を利用する。
【０００３】
一回のみ書込み可能なヒューズが、相変化メモリアレイと共に使用され得る。例えば、ヒューズは、変更されるべきでない情報を保存するために永続的に書き込まれ得る。この情報は、少し例をあげるだけでも、製造の間に設定されるトリミング値、マイクロコード、および、欠陥のあるメモリ素子を代替用のメモリ素子と交換するための冗長アドレスを、含み得る。
【０００４】
相変化メモリアレイと関連するヒューズを加熱するための最も簡単な解決は、相変化記憶素子を永久に飛ばす（ｂｌｏｗ）ことである。このことは、逆の極性で相変化メモリセルに送られる高い電流パルスによって行うことが可能である。
【０００５】
ヒューズアレイは異なる動作を行うので、ヒューズアレイは相変化メモリ素子と異なる構造を含まなければならない。特に、ヒューズを飛ばすために逆の極性での高い電流をつくるために特定のドライバと設計を必要とする。結果として、メモリアレイと同一のダイにヒューズアレイを含むことによって、製造の複雑さが増し得る。
【発明の概要】
【０００６】
（本文中に発明の概要に該当する記載なし。）
【図面の簡単な説明】
【０００７】
【図１】本発明の一つの実施形態による主アレイの拡大斜視図である。
【図２】本発明の一つの実施形態によるヒューズアレイの拡大斜視図である。
【図３】行すなわちワード線に沿った図１の線３−３に略沿って取られた主アレイの断面である。
【図４】図１の線４−４に略沿って取られた拡大断面図である。
【図５】一つの実施形態による、図３に示される段階の後の段階における拡大断面図である。
【図６】一つの実施形態による、後の段階における図４に対応する拡大断面図である。
【図７】一つの実施形態による、図５に対応するその後の段階における拡大断面図である。
【図８】一つの実施形態による、図６に対応するその後の段階における拡大断面図である。
【図９】一つの実施形態による、図７に示される段階の後の段階における拡大断面図である。
【図１０】一つの実施形態による、図８に示される段階の後の段階における拡大断面図である。
【図１１】一つの実施形態による、図９に示される段階の後の段階における拡大断面図である。
【図１２】一つの実施形態による、図１０に示される段階の後の段階における拡大断面図である。
【図１３】一つの実施形態による、図１に示される段階の後の段階における斜視図である。
【図１４】一つの実施形態による、図２に示される段階の後の段階における斜視図である。
【図１５】一つの実施形態による、図９に示される段階の後の段階における拡大断面図である。
【図１６】一つの実施形態による、図１２に示される段階の後の段階における拡大断面図である。
【図１７】一つの実施形態による、図１５に示される段階の後の段階における拡大断面図である。
【図１８】一つの実施形態による、図１６に対応するその後の段階における拡大断面図である。
【図１９】図１４に示される段階の後の段階における一つの実施形態による主アレイの拡大斜視図である。
【図２０】一つの実施形態による、図１４に示される段階の後の段階における拡大斜視図である。
【図２１】一つの実施形態による、主アレイ（左側）およびヒューズアレイ（右側）のための分離構造の拡大上面図である。
【図２２】一つの実施形態による、ヒーター蒸着を示す拡大断面図である。
【図２３】一つの実施形態による、ヒーターエッチングを示す拡大断面図である。
【図２４】製造の初期段階における一つに実施形態による、主アレイの更に拡大された部分上面図である。
【図２５】図２４に示される段階の後の段階における、一つの実施形態による、主アレイのヒーターを最終的に形成するためにパターン付けられ得るストリップを示す更に拡大された上面図である。
【図２６】一つの実施形態による、図２５にも示される製造の段階におけるヒューズアレイの拡大上面図である。
【図２７】一つの実施形態による、後の段階における主アレイの、大幅に拡大された斜視図である。
【図２８】本発明のいくつかの実施形態による、ヒューズアレイの、大幅に拡大された斜視図である。
【図２９】本発明の一つの実施形態の概略図である。
【発明を実施するための形態】
【０００８】
主たる抵抗ランダムアクセスメモリアレイ（図１）およびヒューズアレイ（図２）は、同一の半導体基板上に同一または実質的に同一のステップを用いて形成され得る。図１を参照する。一つの実施形態では、半導体基板７０はｐ型コレクタ７２を持ち得る。一つの実施形態では、ｐ型コレクタ７２の上にｎ型のベースまたはワード線７４があり得る。従って、ワード線は図の左から右へ伸びる。ビット線はページ内に伸び、また複数のｐ型エミッタ８０を含む。一つの実施形態では、ベースコンタクト７８は、行方向の４つのエミッタの組を分離する。従って、より深いトレンチ分離８２が行方向に延伸し、より浅いトレンチ分離８４はビット線方向に延伸する。図１には図示されないが、より深いトレンチ分離８２およびより浅いトレンチ分離８４は、二酸化ケイ素といった誘電体によって充填され得る。
【０００９】
エミッタ８０およびベースコンタクト７８は、一つの実施形態では、適切なマスキングを用いてイオン注入によって形成され得る。マスクは、適切な位置にて適切な導電タイプを形成するために開放され得る。本明細書で記載される導電タイプ以外の導電タイプも使用され得る。他のトレンチの深さおよび配向が他の実施形態で可能である。
【００１０】
図２を参照する。一つの実施形態では、ヒューズアレイに対応するトレンチを図１に示した主アレイのために形成するために使用される半導体プロセス作業のシーケンスと同一のシーケンスを用いて同時に形成されるトレンチ分離８２および８４の同一の配置をヒューズアレイは有し得る。主アレイにおけるのと同様に、ヒューズアレイはベースコンタクト７８も含み得る。しかし、ヒューズアレイはエミッタの代わりにヒューズコンタクト８６を含み得る。一つの実施形態では、ベースコンタクト７８およびヒューズコンタクト８６はＮ＋ドープされ、また、同一のプロセスステップで形成され得る。
【００１１】
図３から図１２および図１５から図１８は主アレイの製造を示す。これらの図のうち、奇数番号が付けられた図は、行方向に沿って取られた断面図であり、偶数番号が付けられた図はビット線方向に沿って取られた断面図である。図示される実施形態において、主アレイは相変化メモリであるが、他の抵抗ランダムアクセスメモリもまた使用され得る。
【００１２】
図３および図４において、誘電体８８がより深いトレンチ８２およびより浅いトレンチ８４を充填する。窒化ケイ素層９０は、酸化ケイ素層９２の下に形成され得る。しかし、他の誘電体も使用され得る。一つの実施形態において、シリサイドプラスタングステンプラグ（ｓｉｌｉｃｉｄｅ ｐｌｕｓ ｔｕｎｇｓｔｅｎ ｐｌｕｇｓ）９４が、シリコン領域７８、８０および８６の上であって且つ窒化ケイ素層９０の下に形成され得る。ここで留意すべきは、主アレイおよびヒューズアレイにおいて、同一のプラグを使用し得るということである。従って、誘電体層９０および９２は行方向で連続しており、一つの実施形態では図４のビット線方向で見られるように、それらはトレンチ化されている。つまり、トレンチ９６は行方向に延び、誘電体層は２つのエミッタ８０の各ペアをまたがる。
【００１３】
その後、図５および図６を参照する。構造はヒーター９８を形成するために使用される材料によって覆われ得る。例えば、窒化チタン複合材料は、この目的のために利用されうる。ヒーター９８は、図５および図６に示されるように、誘電体材料を覆い得、また、誘電体材料の間にあるトレンチを覆い得る。
【００１４】
図７および図８に示されるように、ヒーター９８の材料は、図８中に９８で示されるように垂直に立った部分のみが残るように、誘電体層９０および９２の最上部から除去される。このようにして、Ｌ字型の残片９８が行方向に伸びる。窒化物材料１００は結果としての構造を覆うように蒸着され得、その後、既に述べられたように、図８に示すように側壁スペーサを形成するためにトレンチ化され得る。
【００１５】
その後、図８に示される構造は、一つの実施形態では酸化ケイ素である更に別の誘電体層１０２によって図９および図１０に示されるように覆われ得る。
【００１６】
図１１を参照する。構造は、誘電体層１０２の上部を除去し、図１２に示されるような平坦構造を作るために平坦化され得る。この平坦化は、一つの実施形態では、窒化物層９０までとぎれなしに行われ得る。
【００１７】
図１３を参照する。結果として残ったヒーター９８はＬ字型をし得、行方向に伸びうる。隣接する行は、反対方向に向いたＬ字型のヒーター９８を有し得る。ヒーター９８は、プロセスフローにて実際に続いて起こる、カルコゲニドビット線の後続の自己整合エッチングの結果として更に画定されるが、カルコゲニドビット線のエッチングステップの前のＬ字型を示すため、ヒーターがここに示されている。ヒーター９８は、主アレイ内におけるエミッタ８０上に位置される。
【００１８】
図１４は、ヒューズアレイのためのヒーター９８を示す。この場合では、ヒーター９８は、図３から図１２で記載された主アレイにおけるヒーターの形成のために採用されたステップと異なることなく、ヒューズコンタクト８６の最上部に位置される。この場合では、バイポーラトランジスタはヒーターの下に存在せず、ヒーター素子の底部は、ベース７４のＮドープされたシリコンピラーと電気的に直接接触している。
【００１９】
続いて図１５を参照する。相変化メモリの実施形態の場合、カルコゲニド層１０４を含む一連の層が付け加えられる。カルコゲニド層１０４はいわゆるＧＳＴ（ゲルマニウム、アンチモン、テルル）材料を含む、相変化メモリを形成するために相応しい任意の材料であり得る。いくつかの実施形態では、相変化層すなわちカルコゲニド層１０４の上に、一つの実施形態では窒化チタンであり得る金属キャップ１０６があり得る。次に、参照符号１０８で示されるように、更に別の金属層が蒸着され得る。層１０８は、一つの実施形態では、ビット線の導電性を向上させるためにタングステンであり得る。
【００２０】
図１６を参照する。カルコゲニド層１０４は、ヒーター９８の上端部と接触している。
【００２１】
ビット線を画定するステップは、図１７のワード線方向に示されるように、ビット線を画定するためのエッチングを含む。結果としてのトレンチ１１０はビット線方向に伸び、図１７のページ内におよび図１８のビット線方向のページに渡って伸びるビット線１１２を画定する。これはタングステンプラグ９４までのビット線の自己整合エッチングである。大型の開口１１４がベースコンタクト７８の上に形成される。
【００２２】
図１９を参照する。この斜視図では、カルコゲニド層１０４の配置を示すために、その上に覆い被さっていた層が除去されている。図１９に示される通り、カルコゲニド層はエミッタ８０の上のみに延伸し、この時点では単体化されているヒーター９８と接触している。ここで留意すべきは、ヒーターは自己整合ビット線エッチングの間に単体化されたということである。このようにカルコゲニド層は図１９に示されるようにビット線方向に伸びる。
【００２３】
図２０はヒューズアレイにおける対応する構図を示す。ここで留意すべきは、ヒューズアレイでは、部分的な自己整合ビット線エッチングがなされ、これによってアレイのエッジにおける第一のワード線に沿ったカルコゲニド層１０４の部分のみが残されているということである。
【００２４】
いくつかの実施形態では、その後、銅のダマスク線をヒューズアレイおよび主アレイ上の行方向およびビット線方向に形成するために従来のステップが利用され得る。
【００２５】
別の実施形態によれば、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ）の主アレイおよびヒューズアレイは同一のシリコン基板上で形成され得る。いくつかの実施形態では、ヒューズアレイと主アレイの両方に、これら二つのアレイの構造的な差異にかかわらず同様のプロセス技術を使用することによってプロセスの複雑さを低減し得、かつ効率を達成し得る。加えて、アレイのエッジにおいて選択トランジスタが実現されるいくつかの実施形態では、一つのビット線にヒューズを一つのみ形成することが有利である。いくつかの実施形態では、各ビット線上の欠けているヒューズはその後、隣接するヒューズ間の空間を提供し、これによって短絡またはヒューズが飛んだときの損害を減少させ得る。
【００２６】
ある場合には、ワード線はつなげられ得る。ベクトル配列（ｖｅｃｔｏｒ  ａｒｒａｎｇｅｍｅｎｔ）は、ヒューズの下のドライバよりむしろヒューズアレイのエッジに沿ったドライバによってヒューズを駆動させながら、共通のワード線を使用し得る。結果として、各ヒューズの行方向での寄生抵抗が低減され得、これによって、いくつかの実施形態において性能が向上する。
【００２７】
図２１を参照する。ＲｅＲＡＭセルを含む主アレイ１０は、互いに離間し、互いに平行な、複数の、より浅いトレンチ分離１４、および、それに直交した、互いに離間し、互いに平行な、複数の、より深いトレンチ分離１６ａを含み得る。トレンチ分離１４または１６ａは、半導体基板における、誘電体によって充填されたトレンチの形態を採り得る。セル活性化エリア（ｃｅｌｌ ａｃｔｉｖｅ ａｒｅａ）２３は、２つの隣接するより深いトレンチ分離１６ａの間と、２つの隣接するより浅いトレンチ分離１４の間との交点のところに画定され得る。下記では、各セル活性化エリア２３は、一つの実施形態では、バイポーラ接合トランジスタの形態を採る選択トランジスタ（図２１に図示せず）であり得る。抵抗ランダムアクセスメモリ素子は、いくつかの実施形態では、その選択トランジスタの上に直接形成され得る。すなわち、いくつかの実施形態では、各ＲｅＲＡＭセルは、そのＲｅＲＡＭセル自身の選択トランジスタをその下部に含む。他の主アレイの構成も使用され得る。
【００２８】
図２１の右側に示されるヒューズアレイ１２内には、互いに離間し、互いに平行なトレンチ分離１６ｂの組が一つのみある。トレンチ分離１６ｂは主アレイにおけるより深いトレンチ分離１６ａに対応する。しかし、それに直交するトレンチ分離１４はヒューズアレイでは省略され得、その代わりにそのヒューズアレイは、互いに隣接するトレンチ分離１６ｂの間で連続的に延伸するワード線１８を含み得る。従って、主アレイは、各セルを駆動する一連の個別のバイポーラ接合トランジスタを含み、これら主アレイとは対照的に、いくつかの実施形態では、ヒューズアレイは、例えば行に沿った多くのヒューズセルを同時に駆動する連続的なワード線を使用する。
【００２９】
有利には、いくつかの実施形態では、連続的で低抵抗のワード線の使用はヒューズアレイの寄生抵抗を低減し得る。ヒューズアレイの抵抗は、そのヒューズアレイのヒューズに破壊的に書き込む（ｄｅｓｔｒｕｃｔｉｖｅｌｙ  ｐｒｏｇｒａｍ）ための比較的高い電流の必要性のために、重要であり得る。いくつかの実施形態において、逆バイアスの高い電流をヒューズに通過させ、破壊的使用不可（ｄｅｓｔｒｕｃｔｉｖｅ  ｆａｉｌｕｒｅ）を引き起こすことによってヒューズに書込みを行い得る。結果として、ヒューズは、書込み無しか、比較的高い電流の通過によってヒューズを使用不可とさせることによって書き込まれるか、のどちらかになる。一つの実施形態において、ワード線１４は、ケイ化コバルトといったケイ化物によって形成され得、トレンチが形成される半導体基板と同一の半導体基板の上面に形成され得る。
【００３０】
図２２において、共にサブリソグラフィックな厚さを持つヒーター層２０および、任意に使用するものとしての誘電体シース層１２６がウェハ１００上にコンフォーマルに（ｃｏｎｆｏｒｍａｌｌｙ）蒸着されている。ヒーター層２０は、図２２で「Ｙ」として示されているビット線方向に伸びる平行で間隔が空けられた複数のストリップを構成し得る。相変化メモリの実施形態において、ストリップ２０はヒーター材料から形成され得る。例えば、ヒーター材料は電流に応じてジュール熱を発生させ得る。非相変化抵抗ランダムアクセスメモリを使用する実施形態および、いくつかの相変化メモリの実施形態において、ヒーター材料は導電性材料の対応するストリップによって代替され得え、また、いくつかの場合には、ヒーターは使用されないことがあり得る。ヒューズアレイおよび主アレイにおけるストリップ２０を生産するために同一のマスクが使用され得る。ヒーター層２０の厚さは、いくつかの実施形態では、５ｎｍから２０ｎｍの範囲にあり得る。いくつかの実施形態ではバイポーラ選択トランジスタのベースコンタクトまたはエミッタコンタクトのどちらかであり得るコンタクト２４が形成される誘電体層１８の上に、ヒーター層２０は形成され得る。覆いかぶさる誘電体層１２１および１２２のトレンチ１２４のために、ヒーターはコンタクト２４への電気的な接続が可能となる。
【００３１】
ヒーター層２０およびシース層１２６はエッチバックされ、それらの平坦な部分は、図２３の符号１２７で示されるように、ヒータートレンチ１２４の底部から除去される。実際には、ヒーター層２０の垂直部分と、ヒータートレンチ１２４の側面に付着するシース層１２６の垂直部分は、互いから切り離され、ヒーターストリップ２０’およびシース部分１２６’とをそれぞれ画定し、行方向に延伸する。従って、ヒータートレンチ１２４の外側にある第二の誘電体層１２２、および、第一の誘電体層１８、ヒータートレンチ１２４内のベースコンタクト２４ａ、エミッタコンタクト２４ｂは再度露出される。ヒーターストリップ２０’は、列方向Ｙに対して直交して伸び底部に横方向への小型の突起を持つ直線的で垂直な壁という形態を採る。実際には、二つの別々のヒーターストリップ２０’は、各ヒータートレンチ１２４のヒーター層２０から得られる。ヒーターストリップ２０’の各々は、選択トランジスタの各列上を延伸し、かつ、ウェハ５２の他のあらゆるヒーターストリップ２０’から分離されている。充填層（図示せず）はウェハ５２上に蒸着され、かつ、化学機械平坦化によってヒータートレンチ１２４の外部部分から除去される。従って、図２３の破線によって示されるように、ヒータートレンチ１２４は充填層の充填部分１２７によって充填される。
【００３２】
次に図２４を参照する。製造の初期の段階での主アレイまたはヒューズアレイの部分が示されている。各アレイにおいて、浅いトレンチ分離１６ａと同じ方向に延伸するエッチマスク（図示せず）が、平行で間隔が空けられたヒーターストリップ２０’を形成している。
【００３３】
次に、ストリップ２０’の上に複数の層が作られている。相変化メモリでは、ＧＳＴといった相変化材料がこれらの層の一つとして蒸着され得え、その後に導電キャップおよびいくつかの実施形態では銅金属線といった金属線を含む別の適切な層が蒸着される。別の抵抗メモリにおいては、いくつか記述するだけでも、酸化ニッケル、二酸化チタン、二酸化ケイ素、あるいはＭｎＯｘといった異なるスイッチング材料が使用され得る。
【００３４】
ここで、ストリップ２０’（図２４に図示）を形成するために使用されるマスクに直交して延伸するマスク（図示せず）は、図２５に示される平行で間隔の空けられた線２２を形成するために使用され得る。従って、スイッチング材料を含む蒸着された層のスタックがエッチングされ、その下にある、すなわちストリップ２０’のマスクされた、部分２０ａが残され、また、ヒューズアレイセルおよび主アレイセルのためのスイッチング材料を実際に含む線２２の画定も行われる。線２２は、各々が外部の選択トランジスタ（図２３には図示せず）に接続されている個別ヒーター２０ａと、相変化メモリ用途での下部ヒーター２０ａと、上部ＲｅＲＡＭセル（図２３には図示せず）とに現在はセグメント化されているストリップ２０’の最初の長さに対して直交して延伸する。主アレイセル２７は、相変化メモリまたは、相変化メモリ以外の抵抗ランダムアクセスメモリの場合の抵抗スイッチング材料の場合にカルコゲニドを含み得る。従って、いくつかの実施形態では、主アレイにおいて、セル２７の正則な行列は、各セルがグリッドパターンにおいて隣接するセルから等距離で間隔を空けられた状態で、形成され得る。
【００３５】
図２６を参照する。図２３において使用されるマスクと同一のマスクを同時に使用して、異なる構造がヒューズアレイで達成される。ヒューズアレイでは、主アレイにおけるスタックと同一のスタックを形成するために同じ蒸着法が適用されるが、蒸着は、図２３に示される線２２の長さに対して横断する方向に異なるパターン付けが成されている。結果として、線２２は異なる長さを持ち、かつ、図２６における垂直方向において、隙間Ｇによって遮断されている。
【００３６】
すなわち、隙間Ｇの上面において、他の全ての線２２ａは、垂直方向すなわちビット線方向で、隣接する線２２ｂより長い。隙間Ｇの下では、線２２ｃは線２２ａの続きとなり、また、線２２ｄは線２２ｂの続きとなる。従って、上面での各々のより長い線２２ａは隙間Ｇの下のより短い線２２ｃと整合される。同様に、上面での各々のより短い線２２ｂは隙間Ｇの下のより長い線２２ｄと整合される。
【００３７】
結果として、セル２６はより長い線２２ａまたは２２ｄがヒーター２０ａと重なる箇所にのみ形成される。交互に並ぶ線２２ｂおよび２２ｃではヒューズセルは形成されないため、セルの完全なグリッドパターンはヒューズアレイでは達成されない。このことによって、隣接するヒューズの間にいくらかの空間が生じ、これによって、いくつかの実施形態では信頼性が向上し得る。すなわち、もともとある各ヒューズに隣接するヒューズは除去され、一つのヒューズとその隣のヒューズまでの空間がより大きくなる。
【００３８】
さらに、いくつかの実施形態では、垂直方向すなわちビット線方向に延伸する線２２ごとに、ヒューズ２６は一つのみ形成される。特に、以下により詳細に説明されるように、線２２ｂまたは線２２ｃのそれぞれに対してはヒューズは形成されないが、線２２ａおよび線２２ｄ上のヒューズアレイの反対側の隙間Ｇの反対側にヒューズは形成される。結果として、いくつかの実施形態では、垂直な線２２ａ／２２ｃまたは２２ｂ／２２ｄごとにヒューズが一つのみ形成される。いくつかの実施形態では、各線２２ａ／２２ｃおよび２２ｂ／２２ｄはビット線に対応し得る。
【００３９】
図２７を参照する。主アレイは、左側から内側にむかって伸びるより深い分離１６を含み、より浅い分離１４は右側からページに向かって伸びる。タングステンコンタクトであり得る柱形の複数のコンタクト２４は、より浅い分離１４によってセグメント化されたケイ化物領域５０に接続し得る。
【００４０】
上記コンタクト２４は、相変化メモリの実施形態では、ヒーター２０ａがあり得る。相変化メモリの実施形態の場合、いくつかの実施形態ではスイッチング材料２６はカルコゲニドと、覆いかぶさる導電キャップであり得る。いくつかの実施形態では、スイッチング材料２６に覆いかぶさるのは、いくつかの実施形態で金属ビット線を形成する銅であり得る第一の金属化層３０であり得る
【００４１】
結果として、各メインメモリセル２７は、領域５０を含んで、基板５２に形成された選択トランジスタによって選択され得る。このことは、主アレイでの各メモリセル２７は、下から個別にアドレスされアクセスされ得ることを意味する。しかし、各ビット線におけるセルは、それらビットがセグメント化されないように連続的に形成されるのに対し、隣接するセル間におけるセグメント化はワード線方向においてのみ生じる。
【００４２】
いくつかの実施形態では、垂直なビアの形態をとるストラップ２８は、基板５２における選択トランジスタを金属化（Ｍ２）線３２に接続し得る。Ｍ２線３２は、したがって、アレイから除去され、またそれゆえに、より幅広になり得（または複数の線によって形成され得、）、抵抗が低減される。
【００４３】
いくつかの実施形態では、ヒーター２０ａはビット線をセグメント化するために使用されたエッチングと同一のエッチングによってセグメント化されるため、ヒーター２０ａは各セル２７に対して自己整合性を有する。
【００４４】
コンタクト２４の下ではバイポーラ選択トランジスタが、基板５２で直交するトレンチ１４および１６ａによってセグメント化され得る。各バイポーラ選択トランジスタは、ケイ化物で形成され得る領域５０を含む。
【００４５】
図２８を参照する。ヒューズアレイにおいて、ヒューズセル２６ａおよび２６ｂはヒーター２０ａの上で画定されている。参照番号３４にて示されるように、２つのセル２６ａおよび２６ｂの中間では、ヒーターおよびセルの覆いかぶさる部分が欠けている。すなわち、ヒューズは２つの隣接するヒューズ２６ａおよび２６ｂの間で欠けている。この欠けているヒューズおよびヒーターは、図２６に示される短縮された線２２ｂおよび２２ｃを形成したエッチングによって除去された。図２４および図２６に示されるように、ヒューズ２６ａおよび２６ｂはより長い線２２ａがヒーター２２ａと重なる箇所で形成される。同様に、この実施形態では、別のヒューズが、ヒューズ２６ｂの右側で欠けており、これは図２６における短縮された線２２ｂに対応する。
【００４６】
いくつかの実施形態では、スイッチング材料２６の長さとビット線３０の長さは等しい。別の実施形態では、ビット線３０は（図８に示されるもの異なり）連続しており、また、スイッチング材料は図８に示されるように不連続である。
【００４７】
いくつかの実施形態では、主アレイにおいてコンタクト５０を形成するケイ素化によって、ヒューズアレイにおいてワード線１８をも形成される。
【００４８】
各線２２上にヒューズ２６が一つのみ形成されるヒューズの代替の配置が図２９に示される。いくつかの実施形態では、ヒューズアレイのエッジに沿った各ヒューズに選択トランジスタ４０が提供される。このことは、ヒューズアレイの一方の側または他方の側の各線２２ａまたは２２ｄに選択トランジスタ４０が提供されること、を意味する。一般に、ヒューズと、そのヒューズのためのトランジスタ４０は、いくつかの実施形態では、ヒューズアレイと同じ側にあり得る。結果として、線の長さに由来する抵抗は、いくつかの実施形態では、低減される。
【００４９】
いくつかの実施形態では、各ヒューズセル２６は一つの線２２に接続され、各線２２は、１つの線２２につきヒューズ２６を一つのみ有する。一つの実施形態では、ヒューズアレイにおけるワード線１８の全ては共通バイアスに接続され、デコーダーを含まない。各選択トランジスタ４０は、一つの実施形態では、ＮＭＯＳトランジスタであり得る。トランジスタ４０のゲートはデコーダーに接続され得る。
【００５０】
いくつかの実施形態では、ＮＭＯＳ選択トランジスタ４０は、ヒューズアレイのエッジに沿ってヒューズアレイに形成され得る。このことによって、ヒューズアレイでＮＭＯＳトランジスタ４０が使用可能になる。理由はＮＭＯＳトランジスタ４０はヒューズの下から形成されることが可能だからである。同時に、バイポーラ接合選択トランジスタが、各主アレイセルの下で形成可能である。
【００５１】
いくつかの実施形態では、ヒューズアレイは主アレイより、セル密度は低いが、大きさははるかに小さい。ヒューズアレイのサイズを増大させることは、いくつかの実施形態では、再生産性を向上させ得る。
【００５２】
材料の状態または相を変更するための書込みは、電圧を底部電極と上部電極印加し、それによって、抵抗スイッチング材料を含むメモリ素子に渡って電位差を発生させることによって、行われ得る。相変化メモリの場合を考慮すると、電位差が任意の選択デバイスまたは任意のメモリ素子の閾値電圧より大きい場合、印加された電位差に応じて電流はヒーターおよびスイッチング材料を通って流れ得、スイッチング材料の加熱を結果として起し得る。
【００５３】
一つの相変化メモリの実施形態では、この加熱はスイッチング材料の状態または相を変更し得る。材料１６の相または状態の変更は、メモリ材料の電気的特性を変更し得る。例えば、材料の抵抗または閾値電圧は、メモリ材料の相を変更することによって変更され得る。
【００５４】
「リセット」状態では、メモリ材料は非晶状態または半非晶状態に有り得、「セット」状態では、メモリ材料は結晶状態または半結晶状態に有り得る。非晶状態または半非晶状態にあるメモリ材料の抵抗は結晶状態または半結晶状態にあるメモリ材料の抵抗より高くあり得る。リセットおよびセットと非晶状態および結晶状態のそれぞれの関連は常識的なことであることおよび、少なくとも逆の常識が採用され得ることは理解されるべきである。
【００５５】
電流の使用によって、メモリ材料が比較的高温度に過熱されることで溶解し、続いて、通電をやめ（ｑｕｅｎｃｈｅｄ）ることでガラス化（ｖｉｔｒｉｆｙ）し、非晶状態にメモリ材料を「リセット」し得る（例えば、メモリ材料を論理値「ゼロ」に書き込む）。メモリ材料の領域（ｖｏｌｕｍｅ）を比較的低い結晶化温度まで加熱することで、メモリ材料を結晶化するか又は結晶質にし（ｄｅｖｉｔｒｉｆｙ）、メモリ材料を「セット」し得る（例えばメモリ材料を論理値「１」に書き込む）。メモリ材料の様々な抵抗が、メモリ材料の領域を通して電流の量および期間を変更することによって情報を保存するために獲得され得る。
【００５６】
この明細書を通してなされる「一つの実施形態」または「実施形態」への言及は、その実施形態に関連して記載される特定の特徴、構造または性質が、本発明内に包含される少なくとも一つの実施に含まれる、ということを意味する。従って、「一つの実施形態」または「実施形態では」／「実施形態において」という言い回しが使用されることは必ずしも同一の実施形態を指しているとは限らない。さらに、特定の特徴、構造、または性質は説明された特定の実施形態以外の他の適切な形態にて実行され得え、そのような全ての形態は、本出願の特許請求の範囲内に包含される。
【００５７】
本発明は限られた数の実施形態との関係において記載されてきたが、当業者はこれらの実施形態から、数多くの修正および変更に思い至るはずである。添付された特許請求の範囲はそのような修正および変更の全てを網羅し、そのような修正および変更の全ては本発明の真の精神と範囲内にあるものと意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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