(57)【特許請求の範囲】
【請求項１】
（ａ）負荷電流を流す活性セルと、
（ｂ）前記活性セルを流れる前記負荷電流の大きさを検出する検出セルと、
（ｃ）前記活性セルと前記検出セルとを分離する不活性セルを備え、
前記活性セル、前記検出セルおよび前記不活性セルのそれぞれは、
（ｄ１）第１導電型である半導体基板の第１面上に形成された前記第１導電型の第１半導体領域と、
（ｄ２）前記第１半導体領域上に形成され、前記第１導電型とは逆導電型である第２導電型の第２半導体領域と、
（ｄ３）前記第２半導体領域を貫通して前記第１半導体領域まで達し、かつ、前記半導体基板までは達しないように形成されたトレンチと、
（ｄ４）前記トレンチの底面および側面の一部に形成された第１絶縁膜と、
（ｄ５）前記第１絶縁膜を介して前記トレンチの内部に形成されたダミーゲート電極と、
（ｄ６）前記ダミーゲート電極の上部を覆うように形成された第２絶縁膜と、
（ｄ７）前記第２絶縁膜上であって、前記トレンチの内部に形成されたゲート電極と、
（ｄ８）前記トレンチの側面と前記ゲート電極の間に形成されたゲート絶縁膜と、
（ｄ９）前記第１導電型である前記半導体基板よりなるドレイン領域とを有し、
前記活性セルおよび前記検出セルは、さらに、
（ｄ１０）前記トレンチに整合して形成され、かつ、前記第２半導体領域上に形成された前記第１導電型の半導体領域よりなるソース領域を有する一方、
前記不活性セルは、前記ソース領域を有しておらず、
前記ダミーゲート電極および前記ゲート電極を埋め込んだ前記トレンチは、前記半導体基板の第１方向に並ぶように複数形成されており、前記複数のトレンチのそれぞれは、前記第１方向と交差する第２方向に延在するように形成され、
前記複数のトレンチのうち、前記活性セルが形成されている活性セル形成領域から、前記検出セルが形成されている検出セル形成領域あるいは前記不活性セルが形成されている不活性セル形成領域を通って前記第２方向に延在する第１トレンチが存在することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記活性セル形成領域から前記検出セル形成領域を通って、あるいは、前記活性セル形成領域から前記不活性セル形成領域を通って、前記第２方向に延在する前記第１トレンチにおいて、前記第１トレンチに埋め込まれたゲート電極は、前記活性セル形成領域では前記活性セルのゲート電極として機能し、前記検出セル形成領域では前記検出セルのゲート電極として機能し、前記不活性セル形成領域では前記不活性セルのゲート電極として機能することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
互いに隣接する前記第１トレンチは、前記第１方向に延伸する遮断トレンチで接続されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記遮断トレンチは、前記不活性セル形成領域および前記検出セル形成領域に形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記遮断トレンチは、互いに隣接する前記第１トレンチごとに形成位置が異なるように形成されていることを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置であって、
前記遮断トレンチは、前記第１方向に並んで前記第２方向に延在している複数の前記第１トレンチと交差するように、前記第１方向に一直線状に延在していることを特徴とする半導体装置。
【請求項７】
請求項４記載の半導体装置であって、
前記遮断トレンチは、前記第１トレンチと同じ構造をしていることを特徴とする半導体装置。
【請求項８】
（ａ）負荷電流を流す活性セルと、
（ｂ）前記活性セルを流れる前記負荷電流の大きさを検出する検出セルと、
（ｃ）前記活性セルと前記検出セルとを分離する不活性セルを備え、
前記活性セル、前記検出セルおよび前記不活性セルのそれぞれは、
（ｄ１）第１導電型である半導体基板の第１面上に形成された前記第１導電型の第１半導体領域と、
（ｄ２）前記第１半導体領域上に形成され、前記第１導電型とは逆導電型である第２導電型の第２半導体領域と、
（ｄ３）前記第２半導体領域を貫通して前記第１半導体領域まで達し、かつ、前記半導体基板までは達しないように形成されたトレンチと、
（ｄ４）前記トレンチの底面および側面の一部に形成された第１絶縁膜と、
（ｄ５）前記第１絶縁膜を介して前記トレンチの内部に形成されたダミーゲート電極と、
（ｄ６）前記ダミーゲート電極の上部を覆うように形成された第２絶縁膜と、
（ｄ７）前記第２絶縁膜上であって、前記トレンチの内部に形成されたゲート電極と、
（ｄ８）前記トレンチの側面と前記ゲート電極の間に形成されたゲート絶縁膜と、
（ｄ９）前記第１導電型である前記半導体基板よりなるドレイン領域とを有し、
前記活性セルおよび前記検出セルは、さらに、
（ｄ１０）前記トレンチに整合して形成され、かつ、前記第２半導体領域上に形成された前記第１導電型の半導体領域よりなるソース領域を有する一方、
前記不活性セルは、前記ソース領域を有しておらず、
前記不活性セルが形成されている不活性セル形成領域に電界緩和層が形成されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置であって、
前記電界緩和層は、前記第２導電型の第４半導体領域から形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平３−２７０２７４号公報（特許文献１）には、パワーＭＩＳＦＥＴを流れる負荷電流を検出セルで分流し、この検出セルに接続されている検出抵抗の電圧降下を利用することにより、パワーＭＩＳＦＥＴを流れる負荷電流を検出する技術が記載されている。具体的には、パワーＭＩＳＦＥＴ（主単位素子）のゲート絶縁膜と、検出セル（検出単位素子）のゲート絶縁膜に挟まれた部分の絶縁膜が厚く形成されているので、この厚い絶縁膜下の半導体基板表面に蓄積される電荷密度を、厚い絶縁膜を形成せずに互いのゲート絶縁膜と同一の厚さの絶縁膜を形成する場合に比べて小さくすることができる。この結果、蓄積層抵抗の値が大きくなる。したがって、パワーＭＩＳＦＥＴのオン状態においては、隣接するパワーＭＩＳＦＥＴと検出セルにおけるソース層同士の導通を無視することができ、リーク電流を低減できる。すなわち、蓄積層抵抗を介したリーク電流を低減することができる。このリーク電流を低減することにより、パワーＭＩＳＦＥＴのソース電極と検出セルのソース領域（検出電極）との間に予め接続された検出抵抗には、負荷電流を分流した電流の大部分が検出電流として流れる。つまり、検出抵抗と並列に接続されていると考えられる蓄積層抵抗を大きくすることにより、蓄積層抵抗を流れる電流を低減し、大部分の電流を検出抵抗に流すことができる。したがって、検出電流は、パワーＭＩＳＦＥＴのセル数と検出セルのセル数との比に比例した電流となり、負荷電流の検出誤差を低減できるとしている。
【０００３】
特開平１１−３４５９６５号公報（特許文献２）には、電流検出端子を備える半導体装置において、オン抵抗比（カレントミラー比）のゲート電圧およびチャネル温度依存性を小さくして、電流検出精度を向上する技術が記載されている。具体的には、同一半導体基板内に、ドレイン端子を共用した第１半導体素子と第２半導体素子を形成し、第１半導体素子のソースをソース端子、第２半導体素子のソースを電流検出用のミラー端子としている。このとき、第２半導体素子のセルに形成されるソース拡散層を、隣接するセルのソース拡散層と互いに対向する部分にだけ形成するとしている。または、ソース拡散層の一部または全部を形成しないセルを第１半導体素子の最外周セル以外のところに形成するとしている。または、第２半導体素子のソースとミラー端子間に半導体からなる抵抗を接続するとしている。このように構成することにより、第１半導体素子と第２半導体素子のオン抵抗成分構成が近くなり、オン抵抗比（カレントミラー比）のゲート電圧およびチャネル温度依存性を小さくすることができるとしている。
【０００４】
特開２００６−９３４５９号公報（特許文献３）には、高精度な電流センス機能を備えるとともに高耐圧化が図られたトレンチゲート型半導体装置を提供する技術が記載されている。具体的に、半導体装置は、メインセルとセンスセルとを備え、メインセルとセンスセルが分離エリアによって分離されている。半導体装置を構成するメインセルとセンスセルは、半導体基板に形成されたＮ−ドリフト領域とＰ−ボディ領域によるＰＮ接合に加え、ゲート電極を埋め込んだゲートトレンチの下部に形成されているＰフローティング領域と、Ｎ−ドリフト領域によるＰＮ接合によって耐圧を支える構造となっている。そして、分離エリアにもメインセルとセンスセルと同等の耐圧保持構造が採用されている。具体的には、分離エリアにもゲート電極を内蔵するゲートトレンチが形成され、このゲートトレンチの下部にＰフローティング領域が形成されているとしている。このように分離エリアもメインセルやセンスセルと同等の構造にすることにより、耐圧の低下を抑制できる。さらに、分離エリアに、ゲートトレンチとゲートトレンチの下部に形成されたＰフローティング領域を設けることにより、センスセルに流れ込む電流を抑制することができる。したがって、この技術によれば、高精度な電流センス機能を備えるとともに、高耐圧化を図ったトレンチゲート型半導体装置を実現できるとしている。
【特許文献１】特開平３−２７０２７４号公報
【特許文献２】特開平１１−３４５９６５号公報
【特許文献３】特開２００６−９３４５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
数ワット以上の電力を扱える大電力用途のトランジスタをパワーＭＩＳＦＥＴ（電界効果トランジスタ）といい、種々の構造のものが検討されている。中でもパワーＭＩＳＦＥＴにおいては、いわゆる縦型や横型と呼ばれるものがあり、さらにゲート部の構造に応じてトレンチ（溝）ゲート型やプレーナゲート型といった構造に分類される。このようなパワーＭＩＳＦＥＴにおいては、大きな電力を得るために、たとえば微細なパターンのＭＩＳＦＥＴを多数個（たとえば数万個）並列に接続した構造が採用されている。
【０００６】
パワーＭＩＳＦＥＴにおいては、プレーナ型パワーＭＩＳＦＥＴが一般的に使用されている。プレーナ型パワーＭＩＳＦＥＴとは、ゲート電極が半導体基板の主面上に形成された構造をしているものである。しかし、このプレーナ型パワーＭＩＳＦＥＴでは、セルサイズを小さくすることが困難であるため、オン抵抗の低減に限界があった。そこで、プレーナ型パワーＭＩＳＦＥＴにかわり、トレンチ型パワーＭＩＳＦＥＴを採用することでセルをシュリンクし、プレーナ型パワーＭＩＳＦＥＴに比べてオン抵抗を低減することが検討されている。
【０００７】
トレンチゲート型パワーＭＩＳＦＥＴは、半導体基板の主面に掘られた溝内にゲート絶縁膜を介してゲート電極を埋め込んだ構造をしている。そして、半導体基板の主面の表層部にソース領域を設ける一方、半導体基板の主面と反対側の裏面にドレイン領域を設けている。このソース領域とドレイン領域との間であって、溝内に設けられたゲート電極の側面に対向する半導体領域にはチャネルが形成される。これにより、チャネルを介したソース領域とドレイン領域の間に電流が流れる。つまり、トレンチゲート型パワーＭＩＳＦＥＴでは、縦方向（半導体基板の厚さ方向）に電流が流れるように構成されている。
【０００８】
このように構成されているトレンチゲート型パワーＭＩＳＦＥＴでは、半導体基板の主平面上にゲート電極を形成するプレーナ型パワーＭＩＳＦＥＴに比べてトレンチにゲート電極を形成するため、ゲート電極の半導体基板（平面）に占める面積を低減できる。すなわち、トレンチゲート型パワーＭＩＳＦＥＴは、セルの高密度化が容易な構造をしているため、セルを高密度化することでプレーナ型パワーＭＩＳＦＥＴよりもオン抵抗を低減できる利点がある。
【０００９】
したがって、パワーＭＩＳＦＥＴとして、オン抵抗を低減できる利点を有するトレンチゲート型パワーＭＩＳＦＥＴが使用されることが多くなってきているが、トレンチゲート型パワーＭＩＳＦＥＴやプレーナ型パワーＭＩＳＦＥＴのどちらであっても大電流を取り扱うパワーＭＩＳＦＥＴであることには変わりがない。つまり、パワーＭＩＳＦＥＴを使用する半導体装置では、大電流を取り扱うため、細心の注意を払う必要があることには変わりがない。例えば、パワーＭＩＳＦＥＴを使用する半導体装置において、定格値以上の過電流が流れると、パワーＭＩＳＦＥＴに接続されている負荷回路（素子）やパワーＭＩＳＦＥＴ自体（素子）が破壊されるおそれがある。このため、パワーＭＩＳＦＥＴを使用する半導体装置では、過電流による素子の破壊を防止するための機能が設けられている。
【００１０】
具体的な電流検出機能の一例としては、パワーＭＩＳＦＥＴ（メインセル）に流れる負荷電流の一部を分流して検出セル（メインセルと同様の構造をしている）で検知し、検知した電流を検出セルに接続されている検出抵抗での電圧降下として検出するものがある。この電流検出機能を実現する回路例について図面を参照しながら説明する。
【００１１】
図１は、代表的な電流検出回路を備えるパワーＭＩＳＦＥＴを示す回路図である。図１において、電源ＰＳに負荷Ｌが接続され、この負荷Ｌを駆動するパワーＭＩＳＦＥＴＰＭが負荷Ｌと接続されている。パワーＭＩＳＦＥＴＰＭは、セル（単位構造）数比がｍ：ｎであって並列接続された検出セルＱＳＥ（ＭＩＳＦＥＴ）とメインセルＱ０（ＭＩＳＦＥＴ）から構成されている。つまり、図１では検出セルＱＳＥの１つとメインセルＱ０の１つが並列接続されているように示されているが、実際には、検出セルＱＳＥとメインセルＱ０は、それぞれ複数のセルが並列接続されており、その個数が検出セルＱＳＥ／メインセルＱ０＝ｍ／ｎとなっている。検出セルＱＳＥのドレイン領域とメインセルＱ０のドレイン領域とは、電気的に接続されており共通のドレイン端子Ｄに接続されている。同様に、検出セルＱＳＥのゲート電極とメインセルＱ０のゲート電極とは、電気的に接続されており共通のゲート端子Ｇに接続されている。さらに、メインセルＱ０のソース領域はソース端子Ｓに接続されており、検出セルＱＳＥのソース領域は検出端子ＳＥＮＳＥに接続されている。そして、ソース端子Ｓと検出端子ＳＥＮＳＥとは検出抵抗ＲＳＥを介して電気的に接続されている。
【００１２】
次に、このように構成された電流検出回路を備えるパワーＭＩＳＦＥＴの動作について説明する。パワーＭＩＳＦＥＴＰＭのゲート端子Ｇに充分な正電圧を印加すると、メインセルＱ０および検出セルＱＳＥがオンする。すなわち、ドレイン端子Ｄとソース端子Ｓの間（メインセルＱ０）に電流Ｉ０が流れ、ドレイン端子Ｄと検出端子ＳＥＮＳＥの間（検出セルＱＳＥ）に電流ＩＳＥが流れる。このとき、メインセルＱ０に流れる電流Ｉ０と検出セルＱＳＥに流れる電流ＩＳＥの比率は、それぞれメインセルＱ０のセル数と検出セルＱＳＥのセル数の比（ｎ：ｍ）に等しいと期待されるので、ＩＳＥ＝ｍ／ｎ・Ｉ０となる。
【００１３】
ここで、検出抵抗ＲＳＥを充分小さな値に選ぶとオームの法則より、検出電圧ＶＳＥは、ＶＳＥ＝ＲＳＥ・ＩＳＥ＝ＲＳＥ・ｍ／ｎ・Ｉ０となる。したがって、メインセルＱ０に流れる電流Ｉ０は、Ｉ０＝ｎＶＳＥ／ｍＲＳＥとなる。このことから、検出抵抗ＲＳＥの両端にかかる検出電圧ＶＳＥを測定すれば、その他の係数は既知であることから、メインセルＱ０に流れる電流Ｉ０を知ることが可能となる。
【００１４】
この結果、メインセルＱ０に流れる電流Ｉ０が定格値を超える場合には、強制的にパワーＭＩＳＦＥＴＰＭをオフするように制御することにより、過電流による素子の破壊を防止することができる。例えば、上述したように、メインセルＱ０に流れる電流Ｉ０は、検出電圧ＶＳＥに比例することから、検出電圧ＶＳＥをモニタリングしておき、この検出電圧ＶＳＥが所定電圧値よりも大きくなった場合に、メインセルＱ０に流れる電流Ｉ０が定格値を超えると判断できる。すなわち、検出電圧ＶＳＥに対してしきい値を設定しておき、検出電圧ＶＳＥが設定したしきい値を超えると制御回路は、強制的に、パワーＭＩＳＦＥＴＰＭをオフするように構成することで、過電流による素子の破壊を防止することができる。
【００１５】
このような電流検出回路の前提条件は、メインセルＱ０に流れる電流Ｉ０と検出セルＱＳＥに流れる電流ＩＳＥの比率が、それぞれメインセルＱ０のセル数と検出セルＱＳＥのセル数の比（ｎ：ｍ）に等しいとしている点である。この関係が成立していれば、メインセルＱ０に流れる電流Ｉ０を高精度に検出することができる。しかし、実際には、この前提条件は厳密に成立しているとはいえず、電流検出回路で推測した電流Ｉ０と実際にメインセルＱ０を流れる電流との間に誤差が生じている。
【００１６】
例えば、検出セルＱＳＥに流れる電流は、すべて検出端子ＳＥＮＳＥから出力され、検出抵抗ＲＳＥを介してソース端子Ｓへ流れるのではないのである。すなわち、検出セルＱＳＥに流れる電流が、すべて検出端子ＳＥＮＳＥから出力されると考えられる場合は、上述した前提条件が成立しているとみなすことができ、メインセルＱ０に流れる電流Ｉ０を高精度に検出することができる。しかし、実際には、メインセルＱ０や検出セルＱＳＥがトレンチゲート型パワーＭＩＳＦＥＴから構成され、さらに、ゲート電極が埋め込まれているトレンチが浅い場合には、隣接するメインセルＱ０と検出セルＱＳＥとの間を浅いトレンチの下を通って横方向（ラテラル方向、半導体基板の厚さ方向と交差する方向）に漏れ電流（リーク電流）が流れるのである。つまり、パワーＭＩＳＦＥＴの外部に設けられている検出抵抗ＲＳＥを流れずに、図１に示すように、パワーＭＩＳＦＥＴの内部でメインセルＱ０と検出セルＱＳＥの間を流れる漏れ電流Ｉｒが存在するのである。
【００１７】
このような漏れ電流Ｉｒが存在すると、検出セルＱＳＥを流れる一部の電流だけが検出抵抗ＲＳＥを流れることになる。このため、検出電圧ＶＳＥは、実際にメインセルＱ０に流れる電流Ｉ０に対応した電圧値になっておらず、検出電圧ＶＳＥは、電流Ｉ０に対応した電圧値よりも低くなる。この結果、実際にメインセルＱ０に流れている電流Ｉ０が定格値を超える状態にあったとしても、検出電圧ＶＳＥの電圧値から推測した電流が定格値を超えないことが起こりうる。この場合、制御回路による強制的なパワーＭＩＳＦＥＴのオフが行なわれないため、パワーＭＩＳＦＥＴに接続している負荷回路あるいはパワーＭＩＳＦＥＴ自体が破壊されてしまうおそれがある。以上のことから、電流検出回路では、高精度にメインセルＱ０を流れる電流Ｉ０を検出する必要がある。
【００１８】
本発明の目的は、電流検出回路を備えるトレンチゲート型パワーＭＩＳＦＥＴにおいて、電流検出精度の向上を図ることができる技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
代表的な実施の形態による半導体装置は、（ａ）負荷電流を流す活性セルと、（ｂ）前記活性セルを流れる前記負荷電流の大きさを検出する検出セルと、（ｃ）前記活性セルと前記検出セルとを分離する不活性セルを備える。このとき、前記活性セル、前記検出セルおよび前記不活性セルのそれぞれは、（ｄ１）第１導電型である半導体基板の第１面上に形成された前記第１導電型の第１半導体領域と、（ｄ２）前記第１半導体領域上に形成され、前記第１導電型とは逆導電型である第２導電型の第２半導体領域とを有する。さらに、（ｄ３）前記第２半導体領域を貫通して前記第１半導体領域まで達し、かつ、前記半導体基板までは達しないように形成されたトレンチと、（ｄ４）前記トレンチの底面および側面の一部に形成された第１絶縁膜と、（ｄ５）前記第１絶縁膜を介して前記トレンチの内部に形成されたダミーゲート電極とを有する。そして、（ｄ６）前記ダミーゲート電極の上部を覆うように形成された第２絶縁膜と、（ｄ７）前記第２絶縁膜上であって、前記トレンチの内部に形成されたゲート電極と、（ｄ８）前記トレンチの側面と前記ゲート電極の間に形成されたゲート絶縁膜とを有する。さらに、（ｄ９）前記第１導電型である前記半導体基板よりなるドレイン領域とを有する。ここで、前記活性セルおよび前記検出セルは、さらに、（ｄ１０）前記トレンチに整合して形成され、かつ、前記第２半導体領域上に形成された前記第１導電型の半導体領域よりなるソース領域を有する一方、前記不活性セルは、前記ソース領域を有していないことを特徴とする。
【００２２】
このように構成された代表的な実施の形態によれば、活性セルと検出セルの間に不活性セルを設け、この不活性セルにトレンチを形成し、トレンチの内部にダミーゲート電極とゲート電極を形成している。したがって、トレンチの内部にゲート電極を形成する場合に比べて、トレンチの深さが深くなるので、トレンチの下側を通って、検出セルから活性セルに流れる横方向（ラテラル方向）の漏れ電流を低減することができる。これにより、電流検出回路の電流検出精度を向上することができる。
【００２３】
また、代表的な実施の形態による半導体装置の製造方法は、負荷電流を流す活性セルと、前記活性セルを流れる前記負荷電流の大きさを検出する検出セルと、前記活性セルと前記検出セルとを分離する不活性セルとを半導体基板に形成するものである。そして、（ａ）第１導電型である前記半導体基板の第１面上に前記第１導電型の第１半導体領域を形成する工程と、（ｂ）前記半導体基板にまで達しない深さを有するトレンチを前記第１半導体領域に形成する工程と、（ｃ）前記トレンチの下部に前記第１導電型とは逆導電型である第２導電型の第３半導体領域を形成する工程とを備える。さらに、（ｄ）前記トレンチの底面および側面上に第１絶縁膜を形成する工程と、（ｅ）前記第１絶縁膜を介した前記トレンチの内部にダミーゲート電極を形成する工程と、（ｆ）前記トレンチの側面に形成されている前記第１絶縁膜の一部を除去する工程とを備える。そして、（ｇ）前記ダミーゲート電極上に第２絶縁膜を形成し、かつ、前記第１絶縁膜の一部を除去することにより露出している前記トレンチの側面にゲート絶縁膜を形成する工程と、（ｈ）前記第２絶縁膜を介した前記ダミーゲート電極上であって、前記トレンチの内部にゲート電極を形成する工程とを備える。さらに、（ｉ）前記第１半導体領域内に前記第２導電型の不純物を導入することにより、第２半導体領域を形成する工程とを備える。ここで、前記（ｉ）工程後、前記活性セルを形成する活性セル形成領域と前記検出セルを形成する検出セル形成領域では、前記第２半導体領域内であって前記トレンチに整合した領域に前記第１導電型の半導体領域よりなるソース領域を形成し、かつ、前記不活性セルを形成する不活性セル形成領域では、前記ソース領域を形成しないことを特徴とするものである。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
電流検出回路を備えるトレンチゲート型パワーＭＩＳＦＥＴにおいて、電流検出精度の向上を図ることができる。
【発明を実施するための最良の形態】
【００２６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２７】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２９】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３０】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００３１】
（実施の形態１）
パワーＭＩＳＦＥＴを使用する半導体装置において、定格値以上の過電流が流れると、パワーＭＩＳＦＥＴに接続されている負荷回路（素子）やパワーＭＩＳＦＥＴ自体（素子）が破壊されるおそれがある。このため、パワーＭＩＳＦＥＴを使用する半導体装置では、過電流による素子の破壊を防止するための機能が設けられている。この過電流による素子の破壊を防止する回路例について説明する。
【００３２】
図２は、電流検出回路を備えるパワーＭＩＳＦＥＴを用いて負荷を駆動する回路を示す回路図である。図２において、電源ＰＳにはメインセル（パワーＭＩＳＦＥＴ）Ｑ０のドレイン端子Ｄが接続されており、メインセルＱ０のソース端子Ｓ１とＧＮＤとの間に負荷Ｌが接続されている。メインセルＱ０のドレイン端子Ｄは、検出セル（パワーＭＩＳＦＥＴ）ＱＳＥのドレイン端子Ｄと共通になっており、さらに、メインセルＱ０のゲート端子Ｇ１と検出セルＱＳＥのゲート端子Ｇ１が共通化されている。このゲート端子Ｇ１は、駆動回路Ｄｒに接続されており、駆動回路Ｄｒによって、メインセルＱ０および検出セルＱＳＥのゲート電極に印加する電圧を制御することにより、メインセルＱ０および検出セルＱＳＥのオン／オフが制御されるようになっている。検出セルＱＳＥのソース端子Ｓ２と検出端子ＳＥＮＳＥの間にはＭＩＳＦＥＴからなるスイッチＳＷが接続され、検出端子ＳＥＮＳＥとＧＮＤとの間に検出抵抗ＲＳＥが設けられている。さらに、検出セルＱＳＥのソース端子Ｓ２を非反転入力とし、メインセルＱ０のソース端子Ｓ１を反転入力とするオペアンプＯＰが設けられており、このオペアンプＯＰの出力がスイッチＳＷのゲート端子Ｇ２に接続されている。
【００３３】
次に、この回路の動作について説明する。まず、負荷Ｌが短絡していない正常状態の動作について説明する。駆動回路Ｄｒよりゲート端子Ｇ１に所定の電圧を印加する。すると、メインセルＱ０がオンし、電源ＰＳからメインセルＱ０を介して負荷Ｌに電流が流れる。このようにして負荷Ｌを駆動することができる。駆動回路Ｄｒよりゲート端子Ｇ１に所定の電圧を印加することによりメインセルＱ０がオンするが、ゲート端子Ｇ１には、検出セルＱＳＥのゲート電極も接続されているので、検出セルＱＳＥもオンする。したがって、検出セルＱＳＥのソース端子Ｓ２は、検出セルＱＳＥのドレイン端子Ｄと導通することになり、電源電位となる（検出セルＱＳＥのオン抵抗は無視している）。一方、メインセルＱ０もオンしているので、メインセルＱ０のソース端子Ｓ１もドレイン端子Ｄと導通することになり電源電位となる（メインセルＱ０のオン抵抗は無視している）。このため、オペアンプＯＰの非反転入力および反転入力には、ともに電源電位が入力されることになる。オペアンプＯＰでは、非反転入力と反転入力の差分が増幅されて出力されるが、非反転入力と反転入力に差がないことから、オペアンプＯＰからの出力は小さくなる。したがって、オペアンプＯＰの出力に接続されているスイッチＳＷのゲート端子Ｇ２には、スイッチＳＷをオンするほどの電圧が印加されないことになる。すなわち、スイッチＳＷはオフしたままである。このことから、検出抵抗ＲＳＥには電流が流れないので、検出端子ＳＥＮＳＥから出力される検出電圧ＶＳＥはＧＮＤ電位となる。この検出電圧ＶＳＥは、駆動回路Ｄｒに入力する。駆動回路では、入力した検出電圧ＶＳＥがＧＮＤ電位であり、所定値（しきい値）よりも小さいので、メインセルＱ０をオン状態に保持するように制御する。このようにして負荷Ｌに電流を流し続けることができ、負荷Ｌを駆動することができる。
【００３４】
続いて、負荷Ｌが短絡した場合について説明する。負荷Ｌが短絡した状態で、メインセルＱ０をオン状態にすると、メインセルＱ０および負荷Ｌに大電流が流れ、メインセルＱ０および負荷Ｌが破壊されてしまう。そこで、図２に示す回路では、負荷Ｌが短絡した場合に、メインセルＱ０をオフするように動作するものである。この動作について説明する。メインセルＱ０がオンした状態で、負荷Ｌが短絡すると、メインセルＱ０のソース端子Ｓ１は電源電位からＧＮＤ電位になる。一方、検出セルＱＳＥもオンしているが、検出セルＱＳＥは負荷Ｌに接続されていないため、検出セルＱＳＥのソース端子Ｓ２はドレイン端子Ｄと同電位の電源電位となっている。したがって、オペアンプＯＰの非反転入力には電源電位が入力され、反転入力にはＧＮＤ電位が入力されることになる。このように、オペアンプＯＰの非反転入力と反転入力の間には、電源電位とＧＮＤ電位の差分である大きな電圧が入力されることから、オペアンプＯＰからはスイッチＳＷをオンするのに充分な電圧が出力される。このようにしてスイッチＳＷがオンすると、検出端子ＳＥＮＳＥと検出セルＱＳＥのソース端子Ｓ２が導通することになり、検出端子ＳＥＮＳＥの電位が電源電位となる。このため、検出端子ＳＥＮＳＥとＧＮＤとの間に設けられている検出抵抗ＲＳＥには検出電流が流れる。このとき、検出端子ＳＥＮＳＥから出力される検出電圧ＶＳＥは電源電位となる。この検出電圧ＶＳＥは、駆動回路Ｄｒに入力する。駆動回路では、入力した検出電圧ＶＳＥが電源電位であり、所定値（しきい値）よりも大きいので、メインセルＱ０をオフ状態にするように制御する。このようにして負荷Ｌが短絡した場合に、メインセルＱ０をオフすることができるので、メインセルＱ０および負荷Ｌの破壊を防止することができる。
【００３５】
ここで、検出セルＱＳＥおよびスイッチＳＷのオン抵抗を考慮すると、検出端子ＳＥＮＳＥから出力される検出電圧ＶＳＥは電源電位よりも小さく、検出抵抗ＲＳＥと検出抵抗ＲＳＥを流れる電流の積によって規定される。このとき、検出セルＱＳＥを流れる電流がすべて検出抵抗ＲＳＥに流れれば、検出端子ＳＥＮＳＥから出力される検出電圧ＶＳＥも適正なものになる。すなわち、メインセルＱ０を流れる電流と検出セルＱＳＥを流れる電流の比は、メインセルＱ０のセル数と検出セルＱＳＥのセル数の比に等しいと期待される。このため、検出セルＱＳＥを流れる電流がすべて検出抵抗ＲＳＥに流れれば、この検出抵抗ＲＳＥの電圧降下に対応した検出電圧ＶＳＥを測定することにより、メインセルＱ０を流れる電流を精度良く検出することができる。つまり、検出セルＱＳＥを流れる電流がすべて検出抵抗ＲＳＥに流れれば、検出電圧ＶＳＥと検出抵抗ＲＳＥより検出セルＱＳＥを流れる電流を算出することができ、さらに、検出セルＱＳＥを流れる電流が分かれば、メインセルＱ０のセル数と検出セルＱＳＥのセル数の比から、メインセルＱ０を流れる電流を精度良く推測することができるのである。
【００３６】
駆動回路Ｄｒでは、入力した検出電圧ＶＳＥをしきい値と比較してメインセルＱ０のオン／オフを制御するが、しきい値は、検出抵抗ＲＳＥに検出セルＱＳＥを流れる電流がすべて流れていることを前提として導き出されている。つまり、しきい値電圧は、メインセルＱ０に定格値程度の電流が流れた場合、検出セルＱＳＥにもセル数に対応した電流が流れ、この検出セルＱＳＥに流れる電流がすべて検出抵抗ＲＳＥを流れることを前提としているものである。
【００３７】
しかし、実際には、検出セルＱＳＥを流れる電流のすべてが検出抵抗ＲＳＥに流れるのではなく、検出セルＱＳＥを流れる電流の一部がリーク電流として漏れているのである。例えば、図２において、負荷Ｌが短絡した場合には、メインセルＱ０のソース端子Ｓ１はＧＮＤ電位に近い電位となる。これに対し、検出セルＱＳＥのソース端子Ｓ２は電源電位に近い電位となっている。通常、検出セルＱＳＥを流れる電流は、スイッチＳＷを介して検出抵抗ＲＳＥを通ってＧＮＤに流れると考えられる。しかし、上述したように、メインセルＱ０のソース端子Ｓ１と検出セルＱＳＥのソース端子Ｓ２との間には、大きな電位差が生じているため、検出セルＱＳＥを流れた電流の一部が、この端子間をリーク電流として流れるのである。これは、メインセルＱ０と検出セルＱＳＥが同一半導体チップに同一構造として形成されており、メインセルＱ０と検出セルＱＳＥが近接して配置されているからである。つまり、検出セルＱＳＥは、メインセルＱ０の一部を使用して形成されているのである。このような理由から、メインセルＱ０のソース端子Ｓ１と検出セルＱＳＥのソース端子Ｓ２の間をリーク電流が流れやすくなっているのである。
【００３８】
このように、検出セルＱＳＥを流れる電流の一部がリーク電流として漏れると、検出抵抗ＲＳＥに流れる電流が理想値よりも少なくなり、検出電圧ＶＳＥが小さく検出されることになる。例えば、負荷Ｌが短絡してメインセルＱ０に定格値以上の電流が流れている場合、セル数に比例した電流が検出セルＱＳＥにも流れるが、検出セルＱＳＥに流れる電流のすべてが検出抵抗ＲＳＥを流れると、検出電圧ＶＳＥはしきい値以上の値となる。ところが、検出セルＱＳＥに流れる電流の一部がリーク電流として検出抵抗ＲＳＥ以外の領域を流れてしまうと、
検出電圧ＶＳＥが小さくなり、しきい値以下になることがありうる。つまり、メインセルＱ０に定格値以上の電流が流れる場合であっても、検出電圧ＶＳＥがしきい値以下になってしまうことが起こりうる。メインセルＱ０に定格値以上の電流が流れる場合、駆動回路ＤｒによってメインセルＱ０をオフする必要がある。しかし、駆動回路Ｄｒに入力される検出電圧ＶＳＥがしきい値以下となるため、メインセルＱ０がオフされないのである。すると、メインセルＱ０や負荷Ｌに大電流が流れて破壊にいたる。このことから、電流検出回路を備えるパワーＭＩＳＦＥＴにおいては、電流検出精度を向上させる観点から、検出セルＱＳＥとメインセルＱ０間に生じるリーク電流を抑制する必要があることがわかる。
【００３９】
以下では、検出セルＱＳＥとメインセルＱ０間に生じるリーク電流を抑制することができるパワーＭＩＳＦＥＴのデバイス構造について説明する。
【００４０】
図３は、本実施の形態１におけるパワーＭＩＳＦＥＴを形成した半導体チップＣＨＰを示す平面図である。図３では、半導体チップＣＨＰの表面が示されている。図３に示すように、半導体チップＣＨＰの大部分を占める領域に例えば、数万個の活性セルＡＣが形成されている。活性セルＡＣはメインセルであり、パワーＭＩＳＦＥＴから構成されている。半導体チップＣＨＰの左上からゲートパッドＧＰが形成され、このゲートパッドＧＰの右隣りにセンスパッドＳｅｎｓｅＰＤが形成されている。ゲートパッドＧＰの下側にダイオードＤｉ用のアノードパッドＡＰが形成され、このアノードパッドＡＰの下側にダイオードＤｉ用のカソードパッドＣＰが形成されている。さらに、カソードパッドＣＰの下側にドレインパッドＤＰが形成されている。活性セルＡＣの形成領域上には、ソースパッドＳｏｕｒｃｅＰＤが形成されている。
【００４１】
センスパッドＳｅｎｓｅＰＤから活性セルＡＣの形成領域側に配線が延びており、この配線の端部に検出セルＳＣが形成されている。この検出セルＳＣは活性セルＡＣと同様の構造をしているパワーＭＩＳＦＥＴから構成されている。また、アノードパッドＡＰとカソードパッドＣＰとの間に直列接続された複数のダイオードＤｉが形成されている。このダイオードＤｉは、活性セルＡＣの形成領域の内部に入り込むように形成されている。ダイオードＤｉは、活性セルＡＣの温度を検出するために設けられているからである。活性セルＡＣを構成するパワーＭＩＳＦＥＴのソース領域は、ソースパッドＳｏｕｒｃｅＰＤに接続されており、活性セルＡＣを構成するパワーＭＩＳＦＥＴのドレイン領域は、ドレインパッドＤＰに接続されている。そして、活性セルＡＣを構成するパワーＭＩＳＦＥＴのゲート電極は、ゲートパッドＧＰに接続されている。一方、検出セルＳＣを構成するパワーＭＩＳＦＥＴのソース領域は、センスパッドＳｅｎｓｅＰＤに接続され、検出セルＳＣを構成するパワーＭＩＳＦＥＴのドレイン領域は、ドレインパッドＤＰに接続されている。さらに、検出セルＳＣを構成するパワーＭＩＳＦＥＴのゲート電極はゲートパッドＧＰに接続されている。つまり、ドレインパッドＤＰとゲートパッドＧＰは、活性セルＡＣと検出セルＳＣで共用されており、ソースパッドＳｏｕｒｃｅＰＤが活性セルＡＣに使用されている。一方、センスパッドＳｅｎｓｅＰＤが検出セルＳＣに使用されている。
【００４２】
ゲートパッドＧＰ、センスパッドＳｅｎｓｅＰＤ、ソースパッドＳｏｕｒｃｅＰＤ，ドレインパッドＤＰ，アノードパッドＡＰおよびカソードパッドＣＰは、半導体チップＣＨＰの内部に形成されている素子（パワーＭＩＳＦＥＴやダイオード）と半導体チップＣＨＰの外部とを接続するための外部接続端子として機能するものである。
【００４３】
活性セルＡＣと検出セルＳＣは同様の構造をしているが、半導体チップＣＨＰに形成されている個数が顕著に異なる。活性セルＡＣは、負荷を駆動するために充分な電流を供給する必要があるため、個数が多くなっている。これに対し、検出セルＳＣは負荷を駆動する目的で形成されているものではなく、活性セルＡＣ全体に流れる電流を検知するために設けられているものであり、所定の検知電流を得られればよいものである。このため、例えば、活性セルＡＣの個数と検出セルＳＣの個数の比は、例えば、１０００：１となっている。ただし、活性セルＡＣの個数と検出セルＳＣの個数比はこれに限定されるものではない。例えば、所定の検知電流を得るために、検出セルＳＣの個数を変更することもできる。
【００４４】
図４は、図３のセンスパッドＳｅｎｓｅＰＤ周辺を拡大した平面図である。図４に示すように、センスパッドＳｅｎｓｅＰＤには検出配線１３ａが接続されており、この検出配線１３ａは、センスパッドＳｅｎｓｅＰＤから図４の右方向に延在している。すなわち、検出配線１３ａは、活性セル形成領域に入り込むように配置されている。そして、検出配線１３ａは、不活性セル形成領域を通って検出セル形成領域に達している。この検出配線１３ａは、不活性セル形成領域および検出セル形成領域に形成されているプラグ１１に接続されている。すなわち、検出配線１３ａは、不活性セル形成領域においては、プラグ１１の下層の半導体基板に形成されている不活性セルとプラグ１１を介して接続されており、検出セル形成領域においては、プラグ１１の下層の半導体基板に形成されている検出セルと接続されている。検出配線１３ａの周囲には、検出配線１３ａと電気的に接続されず分離されたソース配線１３ｂが形成されている。このソース配線１３ｂは活性セル形成領域に形成されており、プラグ１１の下層の半導体基板に形成されている活性セルとプラグ１１を介して接続されている。
【００４５】
続いて、図４に示すプラグ１１の下層に形成されているセル構造について図５および図６を用いて説明する。図５は、半導体基板に形成されているパワーＭＩＳＦＥＴのセル構造を示す図である。そして、図６は、図５をさらに拡大した図である。図５および図６において、半導体基板の上層に形成されている検出配線１３ａおよびソース配線１３ｂが点線で示されている。一方、実線で形成されている構造は、半導体基板に形成されているものを示している。図５に示すように、ソース配線１３ｂの下層に形成されている活性セル形成領域と、検出配線１３ａの下層に形成されている不活性セル形成領域および検出セル形成領域には、複数のトレンチ４が形成されている。このトレンチ４は、半導体基板に設けられた溝であり、複数のトレンチ４がｘ方向に並ぶように配置され、それぞれのトレンチ４がｙ方向に延在するように形成されている。つまり、複数のトレンチ４は、ストライプ状に形成されている。これらの複数のトレンチ４の中には、ソース配線１３ｂの下層にある活性セル形成領域から、検出配線１３ａの下層にある不活性セル形成領域および検出セル形成領域を通ってｙ方向に延在するように配置されているものがある。
【００４６】
トレンチ４の内部にはポリシリコン膜が埋め込まれており、このポリシリコン膜よりゲート電極８が形成されている。このとき、活性セル形成領域では、トレンチ４に埋め込まれたゲート電極８が活性セルＡＣのゲート電極８として機能する。そして、活性セル形成領域では、２本のゲート電極８の間にボディコンタクト領域となるｐ型半導体領域１２が形成されており、ゲート電極８とｐ型半導体領域１２の間にｎ型半導体領域よりなるソース領域９が形成されている。つまり、活性セル形成領域には、複数の活性セルＡＣが形成されており、それぞれの活性セルＡＣは、トレンチ４に埋め込まれたゲート電極８とボディコンタクト領域となるｐ型半導体領域１２およびソース領域９とを有している。活性セル形成領域において、図５に示すボディコンタクト領域となるｐ型半導体領域１２およびソース領域９は、図４に示すプラグ１１と電気的に接続されており、このプラグ１１を介してソース配線１３ｂに接続されている。
【００４７】
次に、検出配線１３ａの下層にある検出セル形成領域では、トレンチ４に埋め込まれたゲート電極８が検出セルＳＣのゲート電極８として機能する。そして、検出セル形成領域では、２本のゲート電極８の間にボディコンタクト領域となるｐ型半導体領域１２が形成されており、ゲート電極８とｐ型半導体領域１２の間にｎ型半導体領域よりなるソース領域９が形成されている。つまり、検出セル形成領域には、検出セルＳＣが形成されており、検出セルＳＣは、上述した活性セルＡＣと同様に、トレンチ４に埋め込まれたゲート電極８とボディコンタクト領域となるｐ型半導体領域１２およびソース領域９とを有している。検出セル形成領域において、図５に示すボディコンタクト領域となるｐ型半導体領域１２およびソース領域９は、図４に示すプラグ１１と電気的に接続されており、このプラグ１１を介して検出配線１３ａに接続されている。
【００４８】
続いて、検出セル形成領域の周囲に形成されている不活性セル形成領域では、トレンチ４に埋め込まれたゲート電極８が不活性セルＩＡＣのゲート電極８となる。そして、不活性セル形成領域では、２本のゲート電極８の間にボディコンタクト領域となるｐ型半導体領域１２が形成されているが、ゲート電極８とｐ型半導体領域１２の間にｎ型半導体領域よりなるソース領域９が形成されていない。つまり、不活性セルＩＡＣは、上述した活性セルＡＣや検出セルＳＣとは異なり、トレンチ４に埋め込まれたゲート電極８とボディコンタクト領域となるｐ型半導体領域１２を有しているが、ソース領域９を有していない。このため、不活性セルＩＡＣは、パワーＭＩＳＦＥＴとしては動作しないセルであり、活性セルＡＣと検出セルＳＣとを分離するために設けられているセルである。不活性セル形成領域においても、図５に示すボディコンタクト領域となるｐ型半導体領域１２は、図４に示すプラグ１１と電気的に接続されており、このプラグ１１を介して検出配線１３ａに接続されている。
【００４９】
さらに、検出セル形成領域および不活性セル形成領域には、隣接する２本のトレンチ４を接続する遮断トレンチ１４ａおよび遮断トレンチ１４ｂが設けられている。つまり、遮断トレンチ１４ａおよび遮断トレンチ１４ｂは、トレンチ４が延在するｙ方向と交差するｘ方向に形成されている。遮断トレンチ１４ａと遮断トレンチ１４ｂとは、例えば、図５に示すように、一直線状にならないように形成位置が交互にずれるように配置されている。なお、遮断トレンチ１４ａおよび遮断トレンチ１４ｂの機能については後述する。
【００５０】
次に、図７は、図６のＡ−Ａ線で切断した断面図である。図７を用いて、セルの断面構造について説明する。まず、図７では、不活性セル形成領域、検出セル形成領域および活性セル形成領域が示されている。検出セル形成領域と活性セル形成領域とは不活性セル形成領域によって分離されていることがわかる。
【００５１】
まず、検出セル形成領域に形成されている検出セルＳＣの構成について説明する。図７において、半導体基板１Ｓ上には、リンや砒素などのｎ型不純物を導入したｎ型エピタキシャル層２が形成されており、ｎ型エピタキシャル層２には、チャネル形成領域（チャネル形成用の半導体領域）３が形成されている。チャネル形成領域３には、例えばホウ素（Ｂ）などのｐ型不純物が導入されている。半導体基板１Ｓは、検出セルＳＣのドレイン領域となる。そして、チャネル形成領域３上にはｎ型半導体領域よりなるソース領域９が形成されている。
【００５２】
半導体基板１Ｓの主面には、半導体基板１Ｓの主面に対して直交する方向（半導体基板１Ｓの厚さ方向）に延在するトレンチ４が形成されている。このトレンチ４は、ソース領域９に整合して形成されており、半導体基板１Ｓの主面からチャネル形成領域３を貫通し、ｎ型エピタキシャル層２内で終端するように形成されている。図７において、トレンチ４の内部下方には、絶縁膜（第１絶縁膜）５ａを介してダミーゲート電極６が形成されている。そして、ダミーゲート電極６上に絶縁膜（第２絶縁膜）５ｂが形成されており、この絶縁膜５ｂ上にゲート電極８が形成されている。ゲート電極８とトレンチ４の側面の間にはゲート絶縁膜７が形成されている。絶縁膜５ａ、絶縁膜５ｂおよびゲート絶縁膜７は、ともに、例えば、酸化シリコン膜よりなるが、絶縁膜５ａ、５ｂの方が、ゲート絶縁膜７よりも厚く形成されている。
【００５３】
ダミーゲート電極６およびゲート電極８は、ともに、例えば、ポリシリコン膜よりなるが、ダミーゲート電極６とゲート電極８との間に介在した絶縁膜５ｂにより互いに絶縁されている。このダミーゲート電極６は、ゲート電極８と電気的に接続されている。すなわち、本実施の形態１では、ダミーゲート電極６とゲート電極８とを同電位にすることで、ダミーゲート電極６とゲート電極８の間に介在する絶縁膜５ｂの絶縁耐性がゲート電極８の耐圧に影響しなくすることができる。したがって、ゲート電極８の耐圧向上を図ることができる。つまり、ゲート電極８の耐圧は、ダミーゲート電極６とゲート電極８の間に介在する絶縁膜５ｂの絶縁耐性に影響を受けやすいが、本実施の形態１では、この絶縁膜５ｂを挟んだダミーゲート電極６とゲート電極８とを同電位にすることで、介在する絶縁膜５ｂに電圧負荷がかからないようにしているため、ゲート電極８の耐圧を向上させることができる。
【００５４】
ゲート電極８は、検出セルＳＣの制御電極であり、検出セルＳＣの動作制御用の電圧が印加されるようになっている。ゲート電極８の上面は、半導体基板１Ｓの主面（ソース領域９の上面）よりも若干低くなっている。検出セルＳＣのチャネルは、ゲート電極８の側面に対向するチャネル形成領域３に形成される。すなわち、検出セルＳＣのチャネル電流は、トレンチ４の側面に沿って半導体基板１Ｓの厚さ方向に流れるようになっている。
【００５５】
ゲート電極８が埋め込まれたトレンチ４のソース領域９を挟んだ横側には、ボディコンタクト用トレンチが形成され、このボディコンタクト用トレンチに導体膜を埋め込むことによりプラグ１１が形成されている。ボディコンタクト用トレンチの底部には、ボディコンタクト領域となるｐ型半導体領域１２が形成されている。ボディコンタクト領域となるｐ型半導体領域１２は、プラグ１１とチャネル形成領域３とのオーミック接触を確実にとり、寄生バイポーラトランジスタが動作することを抑制する目的で形成されているものである。ソース領域９とｐ型半導体領域１２とはプラグ１１を介して電気的に接続されている。そして、このプラグ１１は層間絶縁膜１０を貫通しており、層間絶縁膜１０上に形成されている検出配線１３ａと電気的に接続されている。検出配線１３ａは、例えば、アルミニウム膜またはアルミニウム合金膜からなる。一方、半導体基板１Ｓの主面と反対側の裏面には、ドレイン電極（図示せず）が形成されている。ドレイン電極は、例えば、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜の積層膜から構成されている。このようにして、検出セルＳＣが構成されている。つまり、本実施の形態１において、検出セルＳＣは、ダミーゲート電極を備えるトレンチゲート型パワーＭＩＳＦＥＴから構成されていることになる。
【００５６】
次に、活性セルＡＣの構成について説明するが、活性セルＡＣの構成は上述した検出セルＳＣの構成と同様である。したがって、活性セルＡＣもダミーゲート電極を備えるトレンチゲート型パワーＭＩＳＦＥＴから構成されていることになる。ただし、活性セルＡＣのプラグ１１はソース配線１３ｂと接続されている。さらに、不活性セルＩＡＣの構成も基本的に検出セルＳＣと同等の構成をしているが、ソース領域９が設けられていない点が相違する。このように不活性セルＩＡＣではソース領域９が形成されていないので、パワーＭＩＳＦＥＴとしては動作しない。つまり、ソース領域９がない点以外は、不活性セルＩＡＣと検出セルＳＣとは同様の構成をしているので、不活性セルＩＡＣは、ダミーゲート電極を備えるトレンチゲート型パワーＭＩＳＦＥＴの構造を前提としていることがわかる。
【００５７】
次に、本実施の形態１において、セル（活性セルＡＣ、不活性セルＩＡＣおよび検出セルＳＣ）を構成するトレンチゲート型パワーＭＩＳＦＥＴでは、ダミーゲート電極６を設けているが、このダミーゲート電極６の機能について説明する。
【００５８】
トレンチゲート型パワーＭＩＳＦＥＴでは耐圧の向上が要求されるが、ここでいう耐圧（BVdss）とは、ゲート電極とソース領域を接地した状態でドレイン領域に電圧を印加したとき、アバランシェ降伏が起こる電圧で決定されるものである。トレンチゲート型パワーＭＩＳＦＥＴでは、ゲート電極とソース領域を接地した状態でドレイン領域に電圧を印加すると、チャネル形成領域とｎ型エピタキシャル層の境界近傍（ｐｎ接合）と、トレンチの底部で電界が強くなる。したがって、電界強度が強くなるチャネル形成領域とｎ型エピタキシャル層の境界近傍（ｐｎ接合）と、トレンチの底部での耐圧でアバランシェ降伏が起きやすくなる。このとき、ダミーゲート電極を設けていないトレンチゲート型パワーＭＩＳＦＥＴでは、トレンチの深さはダミーゲート電極を設けているトレンチゲート型パワーＭＩＳＦＥＴのトレンチの深さよりも浅くなっている。具体的に、ダミーゲート電極を設けていないトレンチゲート型パワーＭＩＳＦＥＴのトレンチの深さは、チャネル形成領域とｎ型エピタキシャル層の境界近傍付近までの深さである。このため、ダミーゲート電極を設けていないトレンチゲート型パワーＭＩＳＦＥＴでは、チャネル形成領域とｎ型エピタキシャル層の境界近傍（ｐｎ接合）と、トレンチの底部とが近接することになる。どちらの領域も電界強度が高くなることから、近接すると相乗効果で電界強度がさらに高くなる。このことから、耐圧が低下する。
【００５９】
これに対し、ダミーゲート電極を設けているトレンチゲート型パワーＭＩＳＦＥＴでは、トレンチの深さはダミーゲート電極を設けている分だけ深くなる。このことは、チャネル形成領域とｎ型エピタキシャル層の境界近傍（ｐｎ接合）と、トレンチの底部とが離れることを意味する。したがって、チャネル形成領域とｎ型エピタキシャル層の境界近傍（ｐｎ接合）と、トレンチの底部とが近接する場合に比べて、電界強度が緩和されるので、耐圧が向上するのである。さらに、ダミーゲート電極を設けているトレンチゲート型パワーＭＩＳＦＥＴでは、トレンチの底部にゲート絶縁膜よりも厚い絶縁膜があるのでダミーゲート電極とドレイン領域間の電界を緩和しやすくなっている。以上のことから、ダミーゲート電極を設けているトレンチゲート型パワーＭＩＳＦＥＴでは、ダミーゲート電極を設けていないトレンチゲート型パワーＭＩＳＦＥＴに比べて、耐圧を向上させることができる利点がある。
【００６０】
次に、セル（活性セルＡＣ、不活性セルＩＡＣおよび検出セルＳＣ）を構成するトレンチゲート型パワーＭＩＳＦＥＴは上記のように構成されており、以下にその動作について説明する。まず、トレンチゲート型パワーＭＩＳＦＥＴをオンするために、ゲート電極８に所定の電圧を印加する。すると、活性セルＡＣでは、ゲート電極８が埋め込まれているトレンチ４の側面でチャネル形成領域３が反転し、トレンチ４の側面に沿って反転層が形成される。このため、活性セルＡＣでは、ソース領域９とｎ型エピタキシャル層２がチャネル形成領域３に形成される反転層で電気的に接続される。したがって、活性セルＡＣには、ドレイン領域となる半導体基板１Ｓからｎ型エピタキシャル層２と反転層を介してソース領域９に至る電流経路が形成される。このことから、活性セルＡＣでは、ドレイン領域（半導体基板１Ｓ）からソース領域９に電流が流れる。これにより、正常な負荷を駆動することができる。
【００６１】
活性セルＡＣのゲート電極８と検出セルＳＣのゲート電極８は電気的に接続されているので、活性セルＡＣのゲート電極８に所定の電圧が印加されると、検出セルＳＣのゲート電極８にも所定の電圧が印加されることになる。したがって、検出セルＳＣでも、ゲート電極８が埋め込まれているトレンチ４の側面でチャネル形成領域３が反転し、トレンチ４の側面に沿って反転層が形成される。このため、検出セルＳＣでは、ソース領域９とｎ型エピタキシャル層２がチャネル形成領域３に形成される反転層で電気的に接続される。しかし、このように検出セルＳＣもオンするが、検出セルＳＣには、図２に示すように、スイッチＳＷが接続されており、負荷が短絡していない正常状態では、このスイッチＳＷがオンしないため、検出セルＳＣには電流が流れないようになっている。すなわち、図２に示すように、負荷が短絡していない正常状態では、活性セルＡＣのソース端子と検出セルＳＣのソース端子に電位差がほとんど生じないため、オペアンプＯＰの出力が小さくなる。このため、オペアンプＯＰの出力と電気的に接続されているスイッチＳＷのゲート電極には、スイッチＳＷをオンするのに充分な電圧が印加されず、スイッチＳＷはオンしないのである。
【００６２】
この状態で負荷が何らかの原因で短絡した後の動作を説明する。負荷が短絡すると、負荷に接続されている活性セルＡＣのソース端子はＧＮＤ電位となる。一方、検出セルＳＣのソース端子は、電源電位に近い電位を維持することから、オペアンプＯＰに入力する電位差が大きくなり、オペアンプＯＰからの出力も大きくなる。すると、オペアンプＯＰの出力と電気的に接続されているスイッチＳＷのゲート電極には、スイッチＳＷをオンするのに充分な電圧が印加され、スイッチＳＷがオンする。このため、検出セルＳＣにも電流が流れる。この検出セルＳＣに流れる電流が検出抵抗ＲＳＥ（図２参照）を流れることにより、所定の検出電圧ＶＳＥが生じる。そして、駆動回路Ｄｒ（図２参照）では、この検出電圧ＶＳＥをしきい値と比較して活性セルＡＣのオン／オフを制御する。これにより、負荷が短絡した場合、活性セルＡＣをオフすることにより、活性セルＡＣおよび負荷を保護することができる。
【００６３】
このとき、駆動回路Ｄｒ（図２参照）で使用するしきい値は、検出抵抗ＲＳＥに検出セルＳＣを流れる電流がすべて流れていることを前提として導き出されている。つまり、しきい値電圧は、活性セルＡＣに定格値程度の電流が流れた場合、検出セルＳＣにもセル数に対応した電流が流れ、この検出セルＳＣに流れる電流がすべて検出抵抗ＲＳＥを流れることを前提としているものである。
【００６４】
しかし、実際には、検出セルＳＣを流れる電流のすべてが検出抵抗ＲＳＥに流れるのではなく、検出セルＳＣを流れる電流の一部がリーク電流として漏れているのである。例えば、負荷Ｌが短絡した場合には、活性セルＡＣのソース領域９はＧＮＤ電位に近い電位となる。これに対し、検出セルＳＣのソース領域９は電源電位に近い電位となっている。このように、活性セルＡＣのソース領域９と検出セルＳＣのソース領域９との間には、大きな電位差が生じているため、検出セルＳＣを流れた電流の一部が、このソース領域９間をリーク電流として流れるのである。例えば、図７に示すように、検出セルＳＣのソース領域９から検出セルＳＣのトレンチ４の側面に形成される反転層を通り、この反転層からｎ型エピタキシャル層２にリーク電流が流れる。そして、このリーク電流は、ｎ型エピタキシャル層２を横方向（ラテラル方向）に進み、検出セル形成領域から活性セル形成領域に至る。そして、活性セル形成領域まで進んだリーク電流は、ｎ型エピタキシャル層２から活性セルＡＣのトレンチ４の側面に形成される反転層を通り、活性セルＡＣのソース領域９に達する。このような電流経路を通って、検出セルＳＣのソース領域９と活性セルＡＣのソース領域９との間にリーク電流が流れるのである。
【００６５】
このように、検出セルＳＣを流れる電流の一部がリーク電流として漏れると、検出抵抗ＲＳＥに流れる電流が理想値よりも少なくなり、検出電圧ＶＳＥが小さく検出されることになる。例えば、負荷Ｌが短絡して活性セルＡＣに定格値以上の電流が流れている場合、セル数に比例した電流が検出セルＳＣにも流れるが、検出セルＳＣに流れる電流のすべてが検出抵抗ＲＳＥを流れると、検出電圧ＶＳＥはしきい値以上の値となる。ところが、検出セルＳＣに流れる電流の一部がリーク電流として検出抵抗ＲＳＥ以外の領域を流れてしまうと、検出電圧ＶＳＥが小さくなり、しきい値以下になることがありうる。つまり、活性セルＡＣに定格値以上の電流が流れる場合であっても、検出電圧ＶＳＥがしきい値以下になってしまうことが起こりうる。活性セルＡＣに定格値以上の電流が流れる場合、駆動回路Ｄｒによって活性セルＡＣをオフする必要がある。しかし、駆動回路Ｄｒに入力される検出電圧ＶＳＥがしきい値以下となるため、活性セルＡＣがオフされないのである。すると、活性セルＡＣや負荷に大電流が流れて破壊にいたる。このことから、電流検出精度を向上させる観点から、検出セルＳＣと活性セルＡＣ間に生じるリーク電流を抑制する必要があることがわかる。
【００６６】
本実施の形態１では、検出セルＳＣと活性セルＡＣ間に生じるリーク電流を抑制することを実現している。この本実施の形態１における特徴点について説明する。具体的に本実施の形態１における特徴の１つは、図７に示すように、検出セルＳＣと活性セルＡＣとの間に不活性セルＩＡＣを設けて、検出セルＳＣと活性セルＡＣとの距離を離した構造をとり、かつ、不活性セルＩＡＣの構造としてダミーゲート電極６を備えるトレンチゲート構造にした点にある。このため、ダミーゲート電極６を設けないトレンチに比べて、図７に示す本実施の形態１では、トレンチ４の深さを深くすることができるのである。トレンチ４の深さを深くすることができると、ｎ型エピタキシャル層２をラテラル方向に流れる電流を抑制することができる。すなわち、本実施の形態１では、前提条件として、検出セルＳＣと活性セルＡＣとの間に不活性セルＩＡＣを設けることにより、検出セルＳＣと活性セルＡＣとの間の距離を離している。これにより、検出セルＳＣと活性ＡＣの間の距離が離れるので、リーク電流が流れにくくなるのである。そして、不活性セルＩＡＣの構造としてダミーゲート電極６を備えるトレンチゲート構造にしている。これにより、不活性セルＩＡＣのトレンチ４の深さを深くすることができる。具体的には、ｎ型エピタキシャル層２の内部に達するまでトレンチ４を形成しているので、ｎ型エピタキシャル層２を横方向（ラテラル方向、検出セル形成領域から活性セル形成領域に進む方向）を流れるリーク電流をトレンチ４によって充分に遮る効果が得られるのである。
【００６７】
例えば、図７に示すように、検出セルＳＣのソース領域９から検出セルＳＣのトレンチ４の側面に形成される反転層を通り、この反転層からｎ型エピタキシャル層２にリーク電流が流れる。そして、このリーク電流は、ｎ型エピタキシャル層２を横方向（ラテラル方向）に進み、検出セル形成領域から活性セル形成領域に至る。そして、活性セル形成領域まで進んだリーク電流は、ｎ型エピタキシャル層２から活性セルＡＣのトレンチ４の側面に形成される反転層を通り、活性セルＡＣのソース領域９に達する。このような電流経路を通って、検出セルＳＣのソース領域９と活性セルＡＣのソース領域９との間にリーク電流が流れるのである。しかし、本実施の形態１では、このリーク電流の経路のうち、ｎ型エピタキシャル層２を横方向に流れる経路が、ｎ型エピタキシャル層２の内部にまで入り込むように形成されたトレンチ４によって遮断されやすくなっているのである。このため、検出セルＳＣと活性セルＡＣ間に生じるリーク電流を抑制することができるのである。
【００６８】
例えば、ダミーゲート電極６を設けないトレンチでは、トレンチはチャネル形成領域３を貫通するが、ｎ型エピタキシャル層２との境界近傍までの深さであるのが一般的である。このため、ｎ型エピタキシャル層２の全体がリーク電流の電流経路となる。つまり、ほとんどｎ型エピタキシャル層２の厚さ全体がリーク電流の電流経路となるので、リーク電流の大きさが増大する。これに対し、本実施の形態１のように（図７参照）、ダミーゲート電極６を設けているトレンチ４の場合には、ｎ型エピタキシャル層２とチャネル形成領域３の境界を越えてｎ型エピタキシャル層２の充分内部の領域までトレンチ４が形成されている。このため、ｎ型エピタキシャル層２の厚さ全体がリーク電流の電流経路とはならず、トレンチ４が形成されているｎ型エピタキシャル層２の部分は遮蔽領域となる。すなわち、本実施の形態１では、ｎ型エピタキシャル層２のうち、検出セル形成領域と活性セル形成領域を接続する部分（トレンチが入り込んでいない部分）は非常に狭くなる。このことから、検出セルＳＣのソース領域９と活性セルＡＣのソース領域９との間を流れるリーク電流を低減することができるのである。
【００６９】
さらに、本実施の形態１のように、ダミーゲート電極６を設けているトレンチ４では、ダミーゲート電極を設けないトレンチに比べて、トレンチ４の深さが深くなるので、リーク電流の回り込みが大きくなり電流経路長が長くなる。この観点からも、リーク電流を低減することができることがわかる。
【００７０】
上述したように、本実施の形態１におけるセル構造では、検出セル、活性セルおよび不活性セルとして、ダミーゲート電極を設けたトレンチゲート型パワーＭＩＳＦＥＴとする点に特徴がある。さらに、本実施の形態１では、セルの断面構造だけでなく、セルの平面構造についても特徴がある。例えば、トレンチゲート型パワーＭＩＳＦＥＴでは、セルの平面配置として網目状に形成するメッシュ構造のセル構造や、所定方向にトレンチを並べるストライプ構造のセル構造があるが、本実施の形態１では、例えば、図５および図６に示すように、ストライプ構造のセルを採用している。この理由としては、ストライプ構造のセル構造のほうが、メッシュ構造のセル構造に比べて、加工プロセスにおける寸法精度や寸法の均一性が向上するため、セル（トレンチゲート型パワーＭＩＳＦＥＴ）の電気的な動作の均一性を確保することができるからである。つまり、本実施の形態１では、セル構造をストライプ構造とすることにより、電気的特性の均一なセルを構成することができ、信頼性の高い半導体装置（パワーＭＩＳＦＥＴ）を提供することができるのである。
【００７１】
ただし、本実施の形態１のように、電流検出回路（検出セルＳＣ）を設けたトレンチゲート型パワーＭＩＳＦＥＴにおいては、単純に、トレンチをストライプ構造にするだけでは充分ではなく、多少の変更が必要となる。この変更点（本実施の形態１における特徴点の１つ）について説明する。
【００７２】
図５〜図７に示すように、検出セルＳＣのソース領域９およびボディコンタクト領域となるｐ型半導体領域１２は、プラグ１１を介して検出配線１３ａに接続されている。同様に、不活性セルＩＡＣのボディコンタクト領域となるｐ型半導体領域１２もプラグ１１を介して検出配線１３ａと接続されている。一方、活性セルＡＣのソース領域９およびボディコンタクト領域となるｐ型半導体領域１２は、プラグ１１を介してソース配線１３ｂに接続されている。このように構成するのは、検出セルＳＣのソース領域９と、活性セルＡＣのソース領域９とは、図２に示す回路構成上、分離する必要があるからである。
【００７３】
ここで、図５および図６を見ると、例えば、複数のトレンチ４がｘ方向に並んで、それぞれのトレンチ４がｙ方向に延在している。このとき、複数のトレンチ４のうち一部のトレンチ４は、活性セル形成領域から不活性セル形成領域および検出セル形成領域にわたって形成されているものがある。このトレンチ４の内部にもゲート電極８が形成されているが、活性セル形成領域では、活性セルＡＣのゲート電極８として機能し、不活性セル形成領域では、不活性セルＩＡＣのゲート電極８として機能する。さらに、検出セル形成領域では、検出セルＳＣのゲート電極８として機能する。つまり、１本のトレンチ４に埋め込まれたゲート電極８が、活性セルＡＣのゲート電極、不活性セルＩＡＣのゲート電極および検出セルＳＣのゲート電極を兼ねていることになる。このトレンチ４に埋め込まれたゲート電極８に所定の電圧が印加されると、トレンチ４の側面に反転層が形成される。この反転層は、トレンチ４の側面に沿って形成されるので、１本のトレンチ４が延在するｙ方向に沿って反転層もｙ方向に延在するように形成される。言い換えれば、１本のトレンチ４に形成される反転層は、活性セル形成領域、不活性セル形成領域および検出セル形成領域にわたって形成される。したがって、活性セル形成領域に形成される活性セルＡＣのソース領域９と、検出セル形成領域に形成される検出セルＳＣのソース領域９の接続先を分離しても、チャネル形成領域３に形成される反転層を介して、活性セルＡＣのソース領域９と、検出セルＳＣのソース領域９が接続されてしまうことになる。したがって、ｙ方向に延在するトレンチ４の側面に形成される反転層を活性セル形成領域と検出セル形成領域あるいは、活性セル形成領域と不活性セル形成領域の間で分断する必要があることがわかる。
【００７４】
そこで、本実施の形態１では、図６に示すように、不活性セル形成領域および検出セル形成領域に遮断トレンチ１４ａ、１４ｂを設けている。この遮断トレンチ１４ａ、１４ｂ
を設けることにより、ｙ方向に延在する１本のトレンチ４の側面に形成される反転層を分断することができる。つまり、遮断トレンチ１４ａ、１４ｂを設けない場合には、１本のトレンチ４の側面に形成される反転層は、活性セル形成領域から不活性セル形成領域を通って検出セル形成領域にまで延在するが、遮断トレンチ１４ａ、１４ｂを反転層が延在するｙ方向と交差するように配置することにより、反転層を分断することができる。この遮断トレンチ１４ａ、１４ｂもトレンチ４と同様の構成をしており、内部にダミーゲート電極（図６では図示されず）とゲート電極８を埋め込んだ構造をしている。以上のように、本実施の形態１では、ストライプ構造のセルを構成し、かつ、活性セル形成領域から検出セル形成領域にわたって形成される反転層を遮断トレンチ１４ａ、１４ｂで分断する構成をとっている点にも特徴の１つがある。
【００７５】
遮断トレンチ１４ａと遮断トレンチ１４ｂとは、例えば、図６に示すように、一直線状にならないように形成位置が交互にずれるように配置されているが、遮断トレンチ１４ａと遮断トレンチ１４ｂの形成位置が交互にずれる配置例として、図８に示すように、配置することもできる。さらには、遮断トレンチ１４ａと遮断トレンチ１４ｂとを必ずしもずらして配置する必要はなく、図９に示すように、ｘ方向に一直線状に遮断トレンチ１４を配置するようにしてもよい。
【００７６】
ただし、遮断トレンチ１４のように一直線状に配置する構成よりも、遮断トレンチ１４ａ、１４ｂのようにずらして配置する構成のほうが、加工形状の精度を向上することができる。例えば、図９に示すように、遮断トレンチ１４のように一直線状に配置する場合には、遮断トレンチ１４とトレンチ４の交差領域が十文字形状になる。このとき、遮断トレンチ１４とトレンチ４とは同一工程によるエッチングで形成されるが、エッチングの際、十文字形状の角がエッチングされやすくなるため、遮断トレンチ１４とトレンチ４の交差領域（十文字形状）の加工精度が悪くなるおそれがある。遮断トレンチ１４およびトレンチ４の加工精度が悪くなると、トレンチゲート型パワーＭＩＳＦＥＴの電気的特性に悪影響を及ぼすおそれがある。
【００７７】
これに対し、図６および図８に示す遮断トレンチ１４ａと遮断トレンチ１４ｂのように、ずらして配置する場合には、遮断トレンチ１４ａ、１４ｂとトレンチ４の交差領域の形状がＴ字形状となり、十文字形状とはならない。このため、エッチングにより遮断トレンチ１４ａ、１４ｂとトレンチ４を形成する際、十文字形状に加工する場合よりも加工精度を向上することができる。したがって、遮断トレンチ１４のように一直線状に配置する構成よりも、遮断トレンチ１４ａ、１４ｂのようにずらして配置する構成のほうが、トレンチゲート型パワーＭＩＳＦＥＴの電気的特性に悪影響を及ぼすおそれが少なくなる。このことから、遮断トレンチ１４のように一直線状に配置する構成よりも、遮断トレンチ１４ａ、１４ｂのようにずらして配置する構成のほうが望ましいといえる。
【００７８】
次に、検出セルを配置する検出セル形成領域の最適な形状について説明する。例えば、活性セルを配置する活性セル形成領域の一部に検出セル形成領域が配置される場合を考える。図１０は、検出セル形成領域の形状を長方形にする場合を示す概念図である。この場合、検出セル形成領域と活性セル形成領域との間の接触領域がかなり大きくなることがわかる。検出セル形成領域と活性セル形成領域との間の接触領域が大きくなるということは、検出セルと活性セルが近づく領域が多くなることを意味している。したがって、検出セルと活性セルとの間のリーク電流が増大することになる。つまり、１つの検出セルと１つの活性セルのリーク電流が同じであるとすると、検出セル形成領域と活性セル形成領域との接触面積が大きくなればなるほど、互いに隣接する検出セルと活性セルとの個数が多くなることから、リーク電流が増大することになる。このことから、検出セルと活性セルとの間に発生するリーク電流を低減する観点から、検出セル形成領域と活性セル形成領域との接触面積を小さくすることが必要であることがわかる。
【００７９】
図１１は、検出セル形成領域の形状を正方形にする場合を示す概念図である。ここで、図１０に示す長方形状の検出セル形成領域の面積と、図１１に示す正方形状の検出セル形成領域の面積とは等しくなっている。この前提のもと、図１１を見ると、図１０に示す場合に比べて、検出セル形成領域と活性セル形成領域との間の接触面積（境界領域の面積）が小さくなることがわかる。つまり、同一面積で境界領域をできるだけ小さくしようとすると、長方形よりも正方形のほうが境界領域を小さくすることができることがわかる。つまり、検出セル形成領域の形状を正方形に近づけることで、検出セルと活性セルとの間のリーク電流を低減することができる。さらに、同一面積で境界領域を最も小さくできる形状は円であるから、検出セル形成領域の形状を円形状にすることでも、検出セルと活性セルとの間のリーク電流を低減することができる。以上のことから、検出セル形成領域の形状を正方形や円形にすることにより、検出セルと活性セルとの間のリーク電流を低減することができることがわかる。
【００８０】
続いて、検出セルは、活性セルを形成する活性セル形成領域の内部に形成されるが、内部であってもさらに詳細な検出セルの配置位置によって利点が異なる。この点について説明する。図１２は、活性セルＡＣを形成する活性セル形成領域の周辺部に検出セルＳＣを配置する例を示す平面図である。図１２に示すように、検出セルＳＣを形成する検出セル形成領域を活性セル形成領域の周辺部に形成すると以下に示す利点が得られる。検出セルＳＣを活性セル形成領域の周辺部に配置するということは、検出セルＳＣの周囲の少なくとも一部に活性セルＡＣが形成されていないことを意味する。したがって、検出セルＳＣを囲む周囲のうち活性セルＡＣが形成されていない領域から検出配線１３ａを引き出すことができ、この検出配線１３ａをセンスパッドＳｅｎｓｅＰＤに接続することができる。例えば、図１２においては、検出セルＳＣの左側領域には活性セルＡＣが形成されていないことから、この検出セルＳＣの左側領域から検出配線１３ａを引き出すことができる。このとき、検出セルＳＣの左側領域には、活性セルＡＣが形成されていないことから、検出配線１３ａを引き出す際、活性セルＡＣを犠牲にすることがない利点を有する。さらに、検出配線１３ａを引き出す領域に活性セルＡＣが存在しないことから、ソース配線も形成されておらず、検出配線１３ａをソース配線と同層の第１層配線で形成することができる。以上のように、活性セル形成領域の周辺部に検出セルＳＣを形成する利点としては、活性セルＡＣの犠牲を最小限にでき、かつ、検出配線１３ａを第１層配線で形成できる。
【００８１】
図１３は、活性セルＡＣを形成する活性セル形成領域の中央部に検出セルＳＣを配置する例を示す平面図である。図１３に示すように、検出セルＳＣを形成する検出セル形成領域を活性セル形成領域の中央部に形成すると以下に示す利点が得られる。
【００８２】
まず、第１の利点は、活性セル形成領域の中央部のほうが活性セル形成領域の周辺部に比べて、温度が安定（温度が均一）しているため、検出セルＳＣが温度変化による影響を受けにくく、検出セルＳＣによって高精度な電流検出機能を実現できることにある。具体的に、活性セル形成領域の周辺部は半導体チップの外周部に近いため、外気の温度変化による特性変動が顕著になる。これに対し、活性セル形成領域の中央部は、半導体チップの中央部に存在するため、外気の温度変化に対してそれほど敏感でなく放熱量が安定しているので、温度変動が少ない。このことから、検出セルＳＣおよび活性セルＡＣの両方で温度変化による特性変動が生じにくく、温度変化に影響の受けにくい安定した電流検出機能が実現可能となるのである。
【００８３】
続いて、第２の利点は、検出セルＳＣのオン動作を活性セルＡＣのオン動作よりも遅らせることができる点である。具体的には、検出セルＳＣを活性セル形成領域の中央部に設けることにより、検出セルＳＣにおけるゲート電極の寄生抵抗および寄生容量を増加させることができるのである。検出セルＳＣのゲート電極は、ゲートパッドＧＰと接続されているが、ゲートパッドＧＰから活性セル形成領域の周辺領域まではアルミニウム配線で引き回されており、このアルミニウム配線にストライプ状のトレンチに埋め込まれたポリシリコン膜が電気的に接続されている。したがって、検出セルＳＣが活性セル形成領域の中央部に配置されているということは、活性セル形成領域の周辺部からトレンチに埋め込まれたポリシリコン膜（活性セル形成領域では活性セルのゲート電極として機能する）で検出セルＳＣのゲート電極が接続されていることになる。このとき、活性セル形成領域の中央部に検出セルＳＣが配置されているため、トレンチで埋め込まれたポリシリコン膜の長さも長くなる。したがって、検出セルＳＣのゲート電極は、ゲートパッドＧＰと接続されているが、ゲートパッドＧＰと検出セルＳＣのゲート電極間に存在するポリシリコン膜の長さが長くなることにより、ゲート電極の寄生抵抗（Ｒ）と寄生容量（Ｃ）が増加することになる。このことから、ゲートパッドＧＰに印加された電圧が検出セルＳＣのゲート電極に伝わるまで時定数（ＲＣ）が大きくなるので遅くなる。つまり、ゲートパッドＧＰに印加された電圧が活性セルＡＣのゲート電極に印加されるタイミングよりも、ゲートパッドＧＰに印加された電圧が検出セルＳＣのゲート電極に印加されるタイミングが遅くなる。このことは、活性セルＡＣが先にオンし、所定時間遅れて検出セルＳＣがオンすることを意味する。
【００８４】
次に、活性セルＡＣよりも検出セルＳＣを遅らせる利点について図２を参照しながら説明する。まず始めに、活性セルＡＣ（図２ではメインセルＱ０）よりも検出セルＳＣ（図２では検出セルＱＳＥ）が先に動作する場合を考える。この場合、図２において、検出セルＱＳＥ（検出セルＳＣ）がオンし、メインセルＱ０（活性セルＡＣ）がオフしている。このとき、検出セルＱＳＥ（検出セルＳＣ）がオンしているので、検出セルＱＳＥ（検出セルＳＣ）のソース端子Ｓ２は電源電位に近い電位となる一方、メインセルＱ０（活性セルＡＣ）がオフしているので、メインセルＱ０（活性セルＡＣ）のソース端子Ｓ１はＧＮＤ電位となる。このため、検出セルＱＳＥ（検出セルＳＣ）のソース端子Ｓ２と、メインセルＱ０（活性セルＡＣ）のソース端子Ｓ１とを入力端子とするオペアンプＯＰでは、大きな電位差が入力するため、オペアンプＯＰの出力も大きくなる。すると、オペアンプＯＰの出力に接続されているスイッチＳＷのゲート端子Ｇ２にスイッチＳＷをオンするのに充分な電圧が印加されることになる。この結果、スイッチＳＷがオンし、検出抵抗ＲＳＥに電流が流れ、所定電圧（電源電位に近い大きな電圧）の検出電圧ＶＳＥが出力される。したがって、しきい値電圧以上の検出電圧ＶＳＥを入力した駆動回路Ｄｒは、メインセルＱ０（活性セルＡＣ）をオフするように制御してしまう。つまり、メインセルＱ０（活性セルＡＣ）よりも検出セルＱＳＥ（検出セルＳＣ）が先に動作する場合、メインセルＱ０（活性セルＡＣ）がオフしているにもかかわらず、メインセルＱ０（活性セルＡＣ）をオフするように制御してしまう。このことは、負荷Ｌが短絡していようが短絡していないようがメインセルＱ０（活性セルＡＣ）をオフするように制御してしまうことを意味する。すなわち、負荷Ｌが短絡していないにもかかわらず、メインセルＱ０（活性セルＡＣ）をオフして負荷Ｌを駆動することができなくなる。
【００８５】
これに対し、メインセルＱ０（活性セルＡＣ）よりも検出セルＱＳＥ（検出セルＳＣ）が遅れて動作する場合を考える。この場合、図２において、検出セルＱＳＥ（検出セルＳＣ）がオフし、メインセルＱ０（活性セルＡＣ）がオンしている。このとき、メインセルＱ０（活性セルＡＣ）がオンしているので、メインセルＱ０（活性セルＡＣ）を介して負荷Ｌに電流が流れる。負荷Ｌが短絡しておらず正常な状態になっているとすると、メインセルＱ０（活性セルＡＣ）のソース端子Ｓ１は電源電位に近い電位となる。一方、遅れて、検出セルＱＳＥ（検出セルＳＣ）がオンすると、検出セルＱＳＥ（検出セルＳＣ）のソース端子Ｓ２も電源電位に近い電位となる。このため、検出セルＱＳＥ（検出セルＳＣ）のソース端子Ｓ２と、メインセルＱ０（活性セルＡＣ）のソース端子Ｓ１とを入力端子とするオペアンプＯＰでは、小さな電位差しか入力しないため、オペアンプＯＰの出力も小さくなる。すると、オペアンプＯＰの出力に接続されているスイッチＳＷのゲート端子Ｇ２にスイッチＳＷをオンするのに充分な電圧が印加されない。この結果、スイッチＳＷがオフしたままとなるので、検出抵抗ＲＳＥには電流が流れず、ＧＮＤ電位の検出電圧ＶＳＥが出力される。このことから、しきい値電圧以下の検出電圧ＶＳＥを入力した駆動回路Ｄｒは、メインセルＱ０（活性セルＡＣ）をオンし続けるように制御する。つまり、メインセルＱ０（活性セルＡＣ）よりも検出セルＱＳＥ（検出セルＳＣ）が遅れて動作する場合、負荷が短絡しない状態では、メインセルＱ０（活性セルＡＣ）に電流を流し続けるように制御することになり正常に機能する。
【００８６】
一方、図２において、再び、検出セルＱＳＥ（検出セルＳＣ）がオフし、メインセルＱ０（活性セルＡＣ）がオンしている状態を考える。このとき、メインセルＱ０（活性セルＡＣ）がオンしているので、メインセルＱ０（活性セルＡＣ）を介して負荷Ｌに電流が流れる。負荷Ｌが短絡する状態になっているとすると、メインセルＱ０（活性セルＡＣ）のソース端子Ｓ１はＧＮＤ電位に近い電位となる。一方、遅れて、検出セルＱＳＥ（検出セルＳＣ）がオンすると、検出セルＱＳＥ（検出セルＳＣ）のソース端子Ｓ２は電源電位に近い電位となる。このため、検出セルＱＳＥ（検出セルＳＣ）のソース端子Ｓ２と、メインセルＱ０（活性セルＡＣ）のソース端子Ｓ１とを入力端子とするオペアンプＯＰでは、大きな電位差が入力するため、オペアンプＯＰの出力も大きくなる。すると、オペアンプＯＰの出力に接続されているスイッチＳＷのゲート端子Ｇ２にスイッチＳＷをオンするのに充分な電圧が印加される。この結果、スイッチＳＷがオンするので、検出抵抗ＲＳＥには電流が流れ、電源電位に近い検出電圧ＶＳＥが出力される。このことから、しきい値電圧以上の検出電圧ＶＳＥを入力した駆動回路Ｄｒは、メインセルＱ０（活性セルＡＣ）をオフするように制御する。つまり、メインセルＱ０（活性セルＡＣ）よりも検出セルＱＳＥ（検出セルＳＣ）が遅れて動作する場合、負荷が短絡する状態では、メインセルＱ０（活性セルＡＣ）をオフするように制御することになり正常に機能する。以上のことから、メインセルＱ０（活性セルＡＣ）よりも検出セルＱＳＥ（検出セルＳＣ）が遅れて動作する場合は、負荷Ｌが短絡する場合だけ、強制的にメインセルＱ０（活性セルＡＣ）をオフする機能が働き、正常な動作を実施することができることがわかる。したがって、活性セルＡＣよりも検出セルＳＣを遅らせる必要がある。検出セルＳＣを活性セル形成領域の中央部に設けることにより、検出セルＳＣにおけるゲート電極の寄生抵抗および寄生容量を増加させることができるので、活性セルＡＣよりも検出セルＳＣのオン動作を遅らせることができる利点が得られる。
【００８７】
ただし、活性セルＡＣを形成する活性セル形成領域の中央部に検出セルＳＣを配置する場合には、図１３に示すように、検出セルＳＣとセンスパッドＳｅｎｓｅＰＤを接続する検出配線１７を長くとる必要がある。このことから、例えば、検出配線１７を活性セルＡＣに接続するソース配線と同層の第１層配線で形成する場合、検出配線１７を形成する領域には、活性セルＡＣを配置することができなくなる。すなわち、検出配線１７をソース配線と同層で形成する場合には、検出配線１７の下層領域には活性セルＡＣを形成できなくなるので、相当数の活性セルＡＣを犠牲にしなければならなくなる。
【００８８】
そこで、活性セル形成領域の中央部に検出セルＳＣを配置する場合には、検出セルＳＣとセンスパッドＳｅｎｓｅＰＤとを接続する検出配線１７をソース配線の上層（第２層配線）に形成することが望ましい。このように検出配線１７をソース配線の上層に配置することで、検出配線１７の下層領域にも活性セルＡＣおよびソース配線を形成することができる。すなわち、検出配線１７を活性セル形成領域の中央部からセンスパッドＳｅｎｓｅＰＤまで引き回す場合であっても、相当数の活性セルＡＣを犠牲にしなくても済む効果が得られる。
【００８９】
図１４は、検出配線１７をソース配線１３ｂの上層に配置する例を示す断面図である。図１４に示すように、層間絶縁膜１０上には、検出配線１３ａとソース配線１３ｂが形成されており、この検出配線１３ａとソース配線１３ｂ上に層間絶縁膜１５が形成されている。そして、この層間絶縁膜１５上に検出配線１７が形成されている。この検出配線１７は、第２層配線を構成しており、第１層配線を構成している検出配線１３ａとプラグ１６を介して接続されている。この検出配線１７は活性セル形成領域にまで延在しており、最終的に図示していないセンスパッドＳｅｎｓｅＰＤにまで達している。そして、活性セル形成領域においては、検出配線１７の下層にソース配線１３ｂおよび活性セルＡＣが形成されている。このため、検出配線１７を活性セル形成領域の中央部からセンスパッドＳｅｎｓｅＰＤまで引き回す場合であっても、相当数の活性セルＡＣを犠牲にしなくても済む効果が得られることがわかる。
【００９０】
次に、本実施の形態１におけるパワーＭＩＳＦＥＴを形成した半導体チップＣＨＰを実装する例について説明する。図１５は、半導体チップＣＨＰをリードフレームに実装する例を示す図である。図１５において、リードフレームＲＦに半導体チップＣＨＰが搭載されている。この半導体チップＣＨＰには本実施の形態１におけるパワーＭＩＳＦＥＴが形成されている。そして、半導体チップＣＨＰの周囲は樹脂（レジン）Ｒで封止されており、半導体チップＣＨＰの主面側の中央部には、例えば、ゲートパッドＧＰ，ソースパッドＳｏｕｒｃｅＰＤおよびセンスパッドＳｅｎｓｅＰＤが形成されている。一方、半導体チップＣＨＰの裏面はドレインパッド（図示せず）となっている。
【００９１】
このとき、ゲートパッドＧＰはワイヤＷを用いてゲート端子ＧＴに接続され、ソースパッドＳｏｕｒｃｅＰＤはワイヤＷを用いてソース端子ＳＴに接続されている。同様に、センスパッドＳｅｎｓｅＰＤは、ワイヤＷを用いて検出端子ＫＴに接続され、ドレインパッドは、ドレイン端子ＤＴと接続されている。このように構成された半導体装置によれば、半導体装置を構成するパワーＭＩＳＦＥＴの電流検出機能を高精度にすることができるので、半導体装置に接続される負荷の短絡による破壊を充分に防止できる効果が得られる。
【００９２】
（実施の形態２）
本実施の形態２では、上述した前記実施の形態１の構成に加えて、さらに、耐圧（BVdss）の向上を図ることができるパワーＭＩＳＦＥＴの構成について説明する。図１６は、本実施の形態２におけるパワーＭＩＳＦＥＴの一部を示す平面図である。図１６は、パワーＭＩＳＦＥＴである活性セルＡＣと、電流検出用の検出セルＳＣと、この活性セルＡＣと検出セルＳＣとを分離するために検出セルＳＣの周囲に設けられた不活性セルＩＡＣが示されている。この構成は前記実施の形態１と同様であり、活性セルＡＣ、検出セルＳＣおよび不活性セルＩＡＣは、トレンチゲート型パワーＭＩＳＦＥＴから構成されている。ここで、本実施の形態２におけるパワーＭＩＳＦＥＴが前記実施の形態１におけるパワーＭＩＳＦＥＴと相違する点は、検出セルＳＣを囲む周辺領域に電界緩和層１８を設けている点である。この電界緩和層１８は、ｐ型半導体領域から構成されている。
【００９３】
図１７は、図１６のＡ−Ａ線で切断した断面図である。図１７に示すように、検出セル形成領域の両側に不活性セル形成領域が設けられており、さらに右側の不活性セル形成領域の外側に活性セル形成領域が形成されている。検出セル形成領域に形成されている検出セルＳＣを囲むように不活性セルＩＡＣが形成されており、この不活性セルＩＡＣの外側に電界緩和層１８が形成されている。この電界緩和層１８は、不活性セル形成領域に形成されており、この電界緩和層（右側）１８の外側に活性セルＡＣが形成されている。
【００９４】
本実施の形態２で形成されている電界緩和層１８は、チャネル形成領域３が形成されていた領域からｎ型エピタキシャル層２の内部に達する領域に形成されている。つまり、前記実施の形態１において、不活性セル形成領域のチャネル形成領域３とｎ型エピタキシャル層２の一部となっている領域が、本実施の形態２では電界緩和層１８となっている。電界緩和層１８はｐ型不純物を導入したｐ型半導体領域から形成されており、この点でｐ型半導体領域から形成されているチャネル形成領域３と同じである。しかし、チャネル形成領域３は、ゲート電極８に所定の電圧が印加された場合に、反転層（ｎ型半導体領域）が形成されるように、導入されるｐ型不純物の濃度が決定されている。つまり、チャネル形成領域３の不純物濃度は、所定のゲート電圧が印加された場合に反転層が形成される観点から決定されるものであり、耐圧（チャネル形成領域３とｎ型エピタキシャル層２とのｐｎ接合耐圧）に関しては最適化されているとはいえない。
【００９５】
これに対し、電界緩和層１８は、反転層を形成する目的で形成されたものではなく、耐圧（電界緩和層１８とｎ型エピタキシャル層２）を確保する目的で形成されているものである。つまり、電界緩和層１８は、パワーＭＩＳＦＥＴとして動作しない不活性セルが形成されている不活性セル形成領域に形成される領域であるため、所定のゲート電圧が印加された場合に反転層が形成されなければならないということはないのである。したがって、電界緩和層１８の不純物濃度は、反転層を形成することを考慮する必要はなく、耐圧を充分に確保する観点から決定することができる。このことから、電界緩和層１８の不純物濃度は、耐圧を確保するのに最適な条件で決定することができる。これにより、本実施の形態２におけるパワーＭＩＳＦＥＴによれば、前記実施の形態１と同様の効果が得られるうえ、さらに、耐圧（BVdss）を向上できる顕著な効果が得られる。なお、電界緩和層１８は、例えば、ソース領域と同電位にされる。
【００９６】
（実施の形態３）
前記実施の形態１では、検出セルＳＣと活性セルＡＣとの間のリーク電流を低減する構成について説明したが、本実施の形態３でも、検出セルＳＣと活性セルＡＣとの間のリーク電流を低減できる別構成の例およびさらなるリーク電流の低減を実現できる構成例について説明する。
【００９７】
図１８は検出セルＳＣと活性セルＡＣとの間のリーク電流が問題となる構造を示す断面図である。この図１８には、検出セルＳＣ、活性セルＡＣおよび不活性セルＩＡＣが図示されている。まず、検出セル形成領域に形成されている検出セルＳＣの構成について説明する。図１８において、半導体基板２０Ｓ上には、リンや砒素などのｎ型不純物を導入したｎ型エピタキシャル層２１が形成されており、ｎ型エピタキシャル層２１には、チャネル形成領域（チャネル形成用の半導体領域）３１が形成されている。チャネル形成領域３１には、例えばホウ素（Ｂ）などのｐ型不純物が導入されている。半導体基板２０Ｓは、検出セルＳＣのドレイン領域となる。そして、チャネル形成領域３１上にはｎ型半導体領域よりなるソース領域３２が形成されている。
【００９８】
半導体基板２０Ｓの主面には、半導体基板２０Ｓの主面に対して直交する方向（半導体基板２０Ｓの厚さ方向）に延在するトレンチ２３が形成されている。このトレンチ２３は、ソース領域３２に整合して形成されており、半導体基板２０Ｓの主面からチャネル形成領域３１を貫通し、ｎ型エピタキシャル層２１とチャネル形成領域３１の境界近傍で終端するように形成されている。トレンチ２３内にはゲート絶縁膜２９を介してゲート電極３０が埋め込まれている。ゲート電極３０は、例えば、ポリシリコン膜よりなる。
【００９９】
ゲート電極３０は、検出セルの制御電極であり、検出セルの動作制御用の電圧が印加されるようになっている。ゲート電極３０の上面は、半導体基板２０Ｓの主面（ソース領域３２の上面）よりも若干低くなっている。検出セルＳＣのチャネルは、ゲート電極３０の側面に対向するチャネル形成領域３１に形成される。すなわち、検出セルＳＣのチャネル電流は、トレンチ２３の側面に沿って半導体基板２０Ｓの厚さ方向に流れるようになっている。
【０１００】
ゲート電極３０が埋め込まれたトレンチ２３のソース領域３２を挟んだ横側には、ボディコンタクト用トレンチ３４が形成され、このボディコンタクト用トレンチ３４に導体膜を埋め込むことによりプラグが形成されている。ボディコンタクト用トレンチ３４の底部には、ボディコンタクト領域となるｐ型半導体領域３５が形成されている。ボディコンタクト領域となるｐ型半導体領域３５は、プラグとチャネル形成領域３１とのオーミック接触を確実にとり、寄生バイポーラトランジスタが動作することを抑制する目的で形成されているものである。ソース領域３２とｐ型半導体領域３５とはプラグを介して電気的に接続されている。そして、このプラグは層間絶縁膜３３を貫通しており、層間絶縁膜３３上に形成されている検出配線３７ａと電気的に接続されている。検出配線３７ａは、例えば、チタンタングステン膜３６上に形成されたアルミニウム膜またはアルミニウム合金膜からなる。一方、半導体基板２０Ｓの主面と反対側の裏面には、ドレイン電極（図示せず）が形成されている。ドレイン電極は、例えば、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜の積層膜から構成されている。このようにして、検出セルＳＣが構成されている。
【０１０１】
次に、活性セルＡＣの構成について説明するが、活性セルＡＣの構成は上述した検出セルＳＣの構成と同様である。ただし、活性セルＡＣのプラグはソース配線３７ｂと接続されている。さらに、不活性セルＩＡＣの構成も基本的に検出セルＳＣと同等の構成をしているが、ソース領域３２が設けられていない点が相違する。このように不活性セルＩＡＣではソース領域３２が形成されていないので、パワーＭＩＳＦＥＴとしては動作しない。つまり、ソース領域３２がない点以外は、不活性セルＩＡＣと検出セルＳＣとは同様の構成をしている。
【０１０２】
このように構成されているパワーＭＩＳＦＥＴでは、トレンチ２３の底部がチャネル形成領域３１とｎ型エピタキシャル層２１の境界近傍までしか形成されていない。したがって、ｎ型エピタキシャル層２１の厚さに相当する領域で検出セルＳＣと活性セルＡＣが接続されることから、検出セルＳＣのソース領域３２からｎ型エピタキシャル層２１の厚さに相当する領域をラテラル方向に進み、活性セルＡＣのソース領域３２に達する電流経路が形成されることとなる。このため、図１８に示すパワーＭＩＳＦＥＴでは、検出セルＳＣのソース領域３２と活性セルＡＣのソース領域３２との間に無視できない程度のリーク電流が流れることになる。なお、図１８では、リーク電流を電子の流れとして表現しているので、活性セルＡＣから検出セルＳＣへ電子が流れているように図示している。
【０１０３】
そこで、前記実施の形態１では、検出セルＳＣ、活性セルＡＣおよび不活性セルＩＡＣのすべてについて、ダミーゲート電極を備えるトレンチゲート型パワーＭＩＳＦＥＴとしている。図１９は、検出セルＳＣ、活性セルＡＣおよび不活性セルＩＡＣのすべてについて、ダミーゲート電極を備えるトレンチゲート型パワーＭＩＳＦＥＴから構成している断面を示す断面図である。図１９に示すように、トレンチ２３の底部に絶縁膜２６を形成し、この絶縁膜２６上にダミーゲート電極２７を形成する。そして、ダミーゲート電極２７上に絶縁膜２８を形成し、この絶縁膜２８上にゲート電極３０が形成されている。ゲート電極３０とトレンチ２３の側面の間にはゲート絶縁膜２９が形成されている。それ以外の構成は図１８と同様である。
【０１０４】
この構造の特徴は、トレンチ２３にダミーゲート電極２７を設ける分、トレンチ２３の深さは深くなっている点である。図１９に示すように、トレンチ２３は、チャネル形成領域３１を貫通し、さらに、ｎ型エピタキシャル層２１の奥深い内部まで達している。したがって、図１９に示す構造では、図１８に示す構造とは異なり、ｎ型エピタキシャル層２１の厚さに相当するほとんどの領域がトレンチ２３で遮断されることから、検出セルＳＣのソース領域３２からｎ型エピタキシャル層２１のトレンチ２３が達していないわずかな領域だけが、検出セルＳＣのソース領域３２と活性セルＡＣのソース領域３２とを接続する電流経路となりうる。つまり、検出セルＳＣのソース領域３２と活性セルＡＣのソース領域３２とを接続する電流経路が狭くなることから、リーク電流を低減することができるのである。この技術的特徴は、トレンチ２３の深さが深くなることによってリーク電流の電流経路を狭くすることにある。したがって、リーク電流を低減する観点からは、トレンチ２３の深さを深くできれば、必ずしもダミーゲート電極２７を設ける必要はないのである。
【０１０５】
図２０は、トレンチ２３の深さを深くするトレンチゲート型パワーＭＩＳＦＥＴの一例である。図２０におけるトレンチゲート型パワーＭＩＳＦＥＴは、ダミーゲート電極を有していないが、トレンチ２３の深さを充分に深くしている。トレンチ２３は、チャネル形成領域３１を貫通し、さらに、ｎ型エピタキシャル層２１の奥深い内部まで達している。このように、トレンチ２３を深くするが、ゲート電極３０の深さは変えず、ゲート電極３０の下部に形成されるゲート絶縁膜２９の膜厚を厚く形成することで対応している。
【０１０６】
したがって、図２０に示す構造では、ｎ型エピタキシャル層２１の厚さに相当するほとんどの領域がトレンチ２３で遮断されることから、検出セルＳＣのソース領域３２からｎ型エピタキシャル層２１のトレンチ２３が達していないわずかな領域だけが、検出セルＳＣのソース領域３２と活性セルＡＣのソース領域３２とを接続する電流経路となりうる。つまり、検出セルＳＣのソース領域３２と活性セルＡＣのソース領域３２とを接続する電流経路が狭くなることから、リーク電流を低減することができるのである。
【０１０７】
図２１は、トレンチ２３の深さを深くするトレンチゲート型パワーＭＩＳＦＥＴの他の一例である。図２１におけるトレンチゲート型パワーＭＩＳＦＥＴは、ダミーゲート電極を有していないが、トレンチ２３の深さを充分に深くしている。トレンチ２３は、チャネル形成領域３１を貫通し、さらに、ｎ型エピタキシャル層２１の奥深い内部まで達している。このように、トレンチ２３を深くするのに対応してトレンチ２３に埋め込むゲート電極３０の深さも深くしている。そして、ゲート電極３０の下部に形成されるゲート絶縁膜２９の膜厚は、トレンチ２３の側面に形成されるゲート絶縁膜２９と同等の膜厚にしている。
【０１０８】
したがって、図２１に示す構造でも、ｎ型エピタキシャル層２１の厚さに相当するほとんどの領域がトレンチ２３で遮断されることから、検出セルＳＣのソース領域３２からｎ型エピタキシャル層２１のトレンチ２３が達していないわずかな領域だけが、検出セルＳＣのソース領域３２と活性セルＡＣのソース領域３２とを接続する電流経路となりうる。つまり、検出セルＳＣのソース領域３２と活性セルＡＣのソース領域３２とを接続する電流経路が狭くなることから、リーク電流を低減することができるのである。
【０１０９】
図１９〜図２１に示す構造では、トレンチ２３の深さをｎ型エピタキシャル層２１の内部の深い領域まで形成することによって、リーク電流の電流経路を狭くすることができる。このため、検出セルＳＣと活性セルＡＣ間で発生するリーク電流を低減することができる。ただし、トレンチ２３の深さを深くしているが、ｎ型エピタキシャル層２１を完全に貫通しているわけではないので、ｎ型エピタキシャル層２１の横方向（ラテラル方向）を流れるリーク電流を完全に遮断することはできない。そこで、以下に示すトレンチゲート型パワーＭＩＳＦＥＴでは、ｎ型エピタキシャル層２１の横方向を流れるリーク電流をさらに抑制できる構造について説明する。
【０１１０】
図２２は、本実施の形態３におけるトレンチゲート型パワーＭＩＳＦＥＴを示す断面図である。図２２は、図１９と同様に、トレンチ２３の内部にダミーゲート電極２７を備えており、トレンチ２３の深さが深くなっている。具体的に、トレンチ２３は、チャネル形成領域３１を貫通し、さらに、ｎ型エピタキシャル層２１の奥深い内部まで達している。しかし、トレンチ２３は、ｎ型エピタキシャル層２１の底部まで達してはいない。このため、トレンチ２３の達していないｎ型エピタキシャル層２１を介して検出セルＳＣと活性セルＡＣとの間にわずかなリーク電流が流れるおそれがある。そこで、図２２に示すトレンチゲート型パワーＭＩＳＦＥＴでは、トレンチ２３の下部とｎ型エピタキシャル層２１の底部（半導体基板２０Ｓに接触するということもできる）との間にｐ型半導体領域２５を設けている。このように構成することにより、ｎ型エピタキシャル層２１は、トレンチ２３とｐ型半導体領域２５によって完全に分離される。すなわち、ｎ型エピタキシャル層２１は、ｎ型半導体領域であるので、トレンチ２３の底部にｐ型半導体領域２５を形成することにより、電気的に分離することができる。つまり、ｐ型半導体領域２５を形成することにより、トレンチ２３の下部に存在するｎ型エピタキシャル層２１を介したリーク電流経路を完全に遮断することができる。このことから、図２２に示すトレンチゲート型パワーＭＩＳＦＥＴでは、検出セルＳＣと活性セルＡＣ間に発生するリーク電流をさらに低減することができる。このとき、トレンチ２３の下部に形成されるｐ型半導体領域２５は、ｎ型エピタキシャル層２１の底部にまで達していることがリーク電流を低減する観点から望ましいが、図２３示すように、トレンチ２３の下部に形成されているｐ型半導体領域２５が、ｎ型エピタキシャル層２１の底部にまで達していない場合であっても、リーク電流を充分に低減することができる。
【０１１１】
なお、図２２および図２３では、ダミーゲート電極２７を形成する例について説明したが、ダミーゲート電極２７を設けずにトレンチ２３を深く形成する構造においても、トレンチ２３の下部とｎ型エピタキシャル層２１の底部との間にｐ型半導体領域２５を設ける構造はリーク電流を低減する観点から有用である。図２４は、図２１に示すトレンチゲート型パワーＭＩＳＦＥＴにおいて、トレンチ２３の下部とｎ型エピタキシャル層２１の底部との間にｐ型半導体領域２５を設ける例である。この構造でも、ｐ型半導体領域２５を形成することにより、トレンチ２３の下部に存在するｎ型エピタキシャル層２１を介したリーク電流経路を完全に遮断することができる。このことから、図２４に示すトレンチゲート型パワーＭＩＳＦＥＴでは、検出セルＳＣと活性セルＡＣ間に発生するリーク電流をさらに低減することができる。なお、図２５に示すように、トレンチ２３の下部に形成されるｐ型半導体領域２５は、ｎ型エピタキシャル層２１の底部にまで達していない場合であってもよく、この場合であってもリーク電流を充分に低減することができる。
【０１１２】
ここで、ｐ型半導体領域２５がｎ型エピタキシャル層２１の底部に達しているということは、ｐ型半導体領域２５がｎ型エピタキシャル層２１の下層に設けられている半導体基板２０Ｓに接触していることを示している。ｐ型半導体領域２５が半導体基板２０Ｓに接触していることは、どういう状態であるかについて不純物濃度分布（不純物プロファイル）を用いて説明する。図２６は、図２２のＡ−Ａ´線に沿った不純物濃度分布を示したグラフである。図２６において、縦軸は不純物濃度を示しており、横軸はＡ−Ａ´に沿った位置を示している。図２６をＡ点からＡ´点に向った不純物濃度分布で説明する。まず、Ａ点はソース領域３２を示しており、ソース領域３２には、砒素（Ａｓ）が高濃度に導入されている。続いて、ボロン（Ｂ）が導入されている領域がチャネル形成領域３１となっている。Ａ点からＡ´点に至る広範囲にわたってリン（Ｐ）が導入されている。このリン（Ｐ）が導入されている領域がｎ型エピタキシャル層２１である。そして、Ａ´点において、砒素（Ａｓ）が高濃度に導入されている領域が半導体基板２０Ｓになっている。半導体基板２０Ｓとｎ型エピタキシャル層２１の境界が示されている。このとき、半導体基板２０Ｓとｎ型エピタキシャル層２１の境界で急激に半導体基板２０Ｓに導入されている砒素（Ａｓ）が多くなるのではなく、図２６の矢印で示すように、砒素の不純物濃度が徐々に立ち上がるようになっている。つまり、半導体基板２０Ｓとｎ型エピタキシャル層２１の境界では、砒素の濃度が徐々に増加していることになる。したがって、実際には、半導体基板２０Ｓとｎ型エピタキシャル層２１の境界はあいまいである。したがって、図２６ではｐ型半導体領域２５の不純物濃度が示されていないが、このｐ型半導体領域２５が半導体基板２０Ｓと接触するということは、ｎ型エピタキシャル層２１における不純物濃度よりも高濃度にｎ型不純物が導入されている領域に接触しているというように定義することができる。具体的には、図２６の矢印で示す立ち上り領域にｐ型半導体領域２５が接触するとき、半導体基板２０Ｓとｐ型半導体領域２５が接触しているということができる。
【０１１３】
本実施の形態３おけるパワーＭＩＳＦＥＴは上記のように構成されており、以下に、その製造方法について説明する。製造方法では、ダミーゲート電極を有するトレンチゲート型パワーＭＩＳＦＥＴであって、トレンチの底部から半導体基板に接触する領域にｐ型半導体領域を形成する例について説明する。
【０１１４】
まず、図２７に示すように、低抵抗なｎ＋型のシリコン（Ｓｉ）単結晶からなる半導体基板２０Ｓ上に高抵抗なｎ型のシリコン単結晶からなるｎ型エピタキシャル層２１を形成したものを用意する。続いて、半導体基板２０Ｓの主面上に、例えば酸化シリコン膜よりなる絶縁膜２２を形成する。ここでは、酸化シリコン膜を用いるが、窒化シリコン膜（Ｓｉ３Ｎ４）などのような他の材料を用いてもよい。
【０１１５】
その後、図２８に示すように、フォトレジスト膜（以下、単にレジスト膜という）の塗布、露光および現像のような一連のフォトリソグラフィ技術を経て絶縁膜２２上にレジストパターンを形成する。そして、このレジストパターンをエッチングマスクにして絶縁膜２２をエッチングし、さらにレジストパターンを除去することにより、トレンチ形成用の絶縁膜２２をパターニングする。この絶縁膜２２のパターンは、トレンチ形成用のハードマスク膜としての機能を持つ。
【０１１６】
次に、図２９に示すように、絶縁膜２２のパターンをエッチングマスクにして、ｎ型エピタキシャル層２１を異方性ドライエッチングによってエッチングし、トレンチ２３を形成する。このとき形成されるトレンチ２３の深さは深くなっており、ｎ型エピタキシャル層２１の奥深い内部まで形成され、さらに、トレンチ２３は、半導体基板２０Ｓとｎ型エピタキシャル層２１の境界近傍にまで達するように形成される。トレンチ２３を形成する工程で絶縁膜２２がエッチングされないように絶縁膜２２には高いエッチング選択比が要求される。
【０１１７】
続いて、図３０に示すように、半導体基板２０Ｓに対して熱酸化処理（プレ酸化処理）を施すことにより、トレンチ２３の底面および側面に薄い絶縁膜２４を形成する。この絶縁膜２４は、例えば、酸化シリコン膜から形成される。その後、トレンチ２３を形成する際にマスクとして使用した絶縁膜２２の存在下で、ボロンなどのｐ型不純物をイオン注入する。このとき、絶縁膜２２で覆われているｎ型エピタキシャル層２１には、絶縁膜２２がかなり厚く形成されているので、イオン注入は行なわれない。これに対し、トレンチ２３の底部には絶縁膜２２が形成されておらず、露出していることから、トレンチ２３の下部のｎ型エピタキシャル層２１にはｐ型不純物が導入され、ｐ型半導体領域２５が形成される。このようにトレンチ２３を形成する際にマスクとして使用した絶縁膜２２を、さらに、イオン注入の際のマスクとして使用することにより、トレンチ２３の下部にだけ自己整合的にｐ型半導体領域２５を形成することができる。図３０では、ｐ型半導体領域２５が半導体基板２０Ｓに接触しないように形成されているが、イオン注入の際の注入エネルギーを高くすることにより、ｐ型半導体領域２５を半導体基板２０Ｓに接触するように形成することもできる。そして、パターニングされた絶縁膜２２を除去する。
【０１１８】
次に、図３１に示すように、半導体基板２０Ｓに対して熱処理を施すことにより、トレンチ２３の内壁およびｎ型エピタキシャル層２１の表面に厚い絶縁膜２６を形成する。この絶縁膜２６は、例えば、酸化シリコン膜から形成される。このときの熱処理によって、トレンチ２３の下部に形成されているｐ型半導体領域２５が拡散し、半導体基板２０Ｓに接触するようになる。
【０１１９】
続いて、図３２に示すように、トレンチ２３の内部を含むｎ型エピタキシャル層２１上にポリシリコン膜を形成する。このポリシリコン膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成され、トレンチ２３の内部を埋め込むように形成される。そして、フォトリソグラフィ技術およびエッチング技術を使用してポリシリコン膜をパターニングする。これにより、トレンチ２３内に形成されているポリシリコン膜を途中の深さまでエッチングしてトレンチ２３内にダミーゲート電極２７を形成する。
【０１２０】
次に、図３３に示すように、フォトリソグラフィ技術およびエッチング技術を使用して
ｎ型エピタキシャル層２１上およびトレンチ２３の内部に形成されている絶縁膜２６をパターニングする。このパターニングにより、ｎ型エピタキシャル層２１上に形成されている絶縁膜２６は除去されるとともに、トレンチ２３の内部に形成されている絶縁膜２６の一部も除去する。具体的には、トレンチ２３の内部に形成されているダミーゲート電極２７と同程度の高さまで絶縁膜２６をエッチングして除去する。
【０１２１】
続いて、図３４に示すように、トレンチ２３の側面を含むｎ型エピタキシャル層２１の主面上にゲート絶縁膜２９を形成する。このゲート絶縁膜２９は、例えば熱酸化処理によって形成された酸化シリコン膜からなり、絶縁膜２６に比べて薄くなるように形成する。これは、パワーＭＩＳＦＥＴの電流駆動能力を向上させ、オン抵抗を下げるために必要である。なお、トレンチ２３の側面にはゲート絶縁膜２９が形成されるが、この工程でダミーゲート電極２７の上部にはゲート絶縁膜２９より膜厚の厚い絶縁膜２８が形成される。
【０１２２】
次に、図３５に示すように、ゲート絶縁膜２９上にポリシリコン膜を形成する。このポリシリコン膜は、例えばＣＶＤ法を使用して形成される。その後、フォトリソグラフィ技術およびエッチング技術を使用して、ポリシリコン膜をパターニングすることにより、トレンチ２３内にゲート電極３０を形成する。ゲート電極３０は、その上面がｎ型エピタキシャル層２１の主面よりも凹むリセス構造とされている。これにより、トレンチ２３の内部にはダミーゲート電極２７とゲート電極３０を形成することができる。
【０１２３】
続いて、図３６に示すように、ｎ型エピタキシャル層２１の主面上にチャネル形成領域が露出するレジストパターンをフォトリソグラフィ技術で形成する。そして、形成したレジストパターンをマスクにして、ｎ型エピタキシャル層２１の主面に、例えばボロン（Ｂ）などのようなｐ型不純物をイオン注入法によって導入する。続いて、レジストパターンを除去した後、半導体基板２０Ｓに対して熱拡散処理を施すことにより、ｐ型半導体領域よりなるチャネル形成領域３１を形成する。その後、半導体基板２０Ｓの主面上（チャネル形成領域３１上）にソース形成領域が露出するレジストパターンをフォトリソグラフィ技術で形成する。そして、形成したレジストパターンをマスクにして、チャネル形成領域３１の表面領域に、例えばリンや砒素などのようなｎ型不純物をイオン注入法によって導入する。続いて、形成したレジストパターンを除去した後、半導体基板２０Ｓに対して熱拡散処理を施すことにより、ソース領域３２を形成する。このソース領域３２は、検出セル形成領域および活性セル形成領域にだけ形成され、不活性セル形成領域には形成されない。ソース領域３２は、トレンチ２３に整合して形成される。
【０１２４】
次に、図３７に示すように、半導体基板２０Ｓの主面上に、例えばＰＳＧ（phospho silicate glass）膜からなる層間絶縁膜３３を形成した後、この層間絶縁膜３３上にボディコンタクト形成領域が露出するレジストパターンをフォトリソグラフィ技術により形成する。続いて、図３８に示すように、形成したレジストパターンをエッチングマスクとして、層間絶縁膜３３をエッチングした後、レジストパターンを除去することにより、層間絶縁膜３３をパターニングする。層間絶縁膜３３のパターニングは、ボディコンタクト領域を露出するように行なわれる。
【０１２５】
次に、図３９に示すように、パターニングした層間絶縁膜３３をマスクにして露出しているチャネル形成領域３１の一部をエッチングすることによりボディコンタクト用トレンチ３４を形成する。その後、ボディコンタクト用トレンチ３４の下部に、例えばホウ素などのようなｐ型不純物をイオン注入法で導入することにより、ｐ型半導体領域３５を形成する。
【０１２６】
続いて、図４０に示すように、半導体基板２０Ｓに対して、スパッタ前洗浄を行なう。この工程で、層間絶縁膜３３の端部が後退する。その後、図４１に示すように、半導体基板２０Ｓの主面上に、バリアメタル膜となるチタンタングステン（ＴｉＷ）膜３６を形成した後、さらに、このチタンタングステン膜３６上に、例えばスパッタリング法を使用してアルミニウム膜３７を形成する。そして、図２２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、チタンタングステン膜３６およびアルミニウム膜３７をパターニングする。このパターニングにより、チタンタングステン膜３６およびアルミニウム膜３７よりなる検出配線３７ａ、ソース配線３７ｂおよびゲート配線（図示せず）などを形成する。
【０１２７】
次に、半導体基板２０Ｓの主面上に表面保護膜となるポリイミド樹脂膜（図示せず）を形成した後、フォトリソグラフィ技術を使用してポリイミド樹脂膜をパターニングする。パターニングは、検出配線３７ａの一部、ソース配線３７ｂの一部およびゲート配線（図示せず）の一部を露出するように行われ、センスパッド（図示せず）、ソースパッド（図示せず）およびゲートパッド（図示せず）などを形成する。
【０１２８】
そして、半導体基板２０Ｓの裏面を研削した後、例えばスパッタリング法を使用して、半導体基板２０Ｓの裏面の全面にチタン膜（図示せず）、ニッケル膜（図示せず）および金膜（図示せず）よりなる積層膜を形成する。これにより、チタン膜、ニッケル膜および金膜の積層膜よりなるドレイン電極を形成する。このようにして、本実施の形態３におけるパワーＭＩＳＦＥＴ（半導体装置）を形成することができる。
【０１２９】
（実施の形態４）
本実施の形態４では、電流検出機能を有するパワーＭＩＳＦＥＴとこのパワーＭＩＳＦＥＴを制御する制御回路とを１つのパッケージに収める例について説明する。電流検出機能を有するパワーＭＩＳＦＥＴと制御回路とを１つのパッケージに収めた製品はＩＰＤ（インテリジェント・パワー・デバイス）と呼ばれる。ＩＰＤは、高効率のパワーＭＩＳＦＥＴに加え、加熱保護機能および過電流に対する電流制限機能などを備えている。このＩＰＤは、マイコンと直接接続することにより、負荷回路の短絡、モータの失速あるいは周囲温度の過剰な上昇などから半導体装置を保護することができる。このため、ＩＰＤは、過酷な車載用途に使われる。具体的には、燃料ポンプモータやトランスミッション制御などに使用される。
【０１３０】
図４２は、ＩＰＤの構成を示す図である。図４２の破線で囲んだ構成がＩＰＤである。ＩＰＤはモータＭおよびフライホイールダイオードＦＷＤを介して電源ＰＳに接続されているパワーＭＩＳＦＥＴを備えている。図４２では、パワーＭＩＳＦＥＴＱが図示されており、このパワーＭＩＳＦＥＴＱは、メインセル（活性セル）と検出セルとを１つの素子で示されている。このパワーＭＩＳＦＥＴＱは、モータＭおよびフライホイールダイオードＦＷＤに接続されるドレイン端子およびゲート電極に接続されるゲート端子Ｇを備えている。さらに、パワーＭＩＳＦＥＴＱは、ＧＮＤに接続されるソース端子Ｓを備えている。そして、電流検出機能を実現するために、検出ソース端子ＳＳおよび検出ＧＮＤ端子ＳＧを有している。
【０１３１】
ＩＰＤには、上述した電流検出機能を備えるパワーＭＩＳＦＥＴの他に、このパワーＭＩＳＦＥＴを駆動するドライバＤｒＩＣを備えている。ドライバＤｒＩＣには複数の入出力端子が設けられており、上述したゲート端子Ｇ、検出ソース端子ＳＳ、検出ＧＮＤ端子ＳＧと電気的に接続されている。さらに、ＩＰＤには、温度センサとなるダイオードＤｉも搭載されており、このダイオードＤｉのアノード端子Ａおよびカソード端子ＫはドライバＤｒＩＣと接続されている。ドライバＤｒＩＣはコントローラＩＣと電気的に接続されている。
【０１３２】
このように構成されているＩＰＤでは、コントローラＩＣからの制御信号をドライバＤｒＩＣで入力する。このドライバＤｒＩＣは、コントローラＩＣからの制御信号を入力すると、パワーＭＩＳＦＥＴＱを駆動する駆動信号を作り出し、モータＭを駆動する。例えば、ドライバＤｒＩＣは、ゲート端子Ｇに印加する電圧を制御してパワーＭＩＳＦＥＴＱのオン／オフを制御する。
【０１３３】
さらに、ドライバＤｒＩＣは、パワーＭＩＳＦＥＴＱに内蔵されているダイオードＤｉ（温度センサ）からの信号を受け、パワーＭＩＳＦＥＴＱの過熱状態を検知し、必要以上にパワーＭＩＳＦＥＴＱが過熱している場合には、パワーＭＩＳＦＥＴＱをオフする。ドライバＤｒＩＣは、ダイオードＤｉ（温度センサ）からの情報をアノード端子Ａおよびカソード端子Ｋから入力して過熱状態の有無を判断する。
【０１３４】
そして、ドライバＤｒＩＣは、検出セルからの信号を入力してパワーＭＩＳＦＥＴＱに必要以上の電流が流れていないかを検知する。具体的には、検出ソース端子ＳＳおよび検出ＧＮＤ端子ＳＧからの入力信号を用いて、パワーＭＩＳＦＥＴＱのゲート電圧を制御することにより、パワーＭＩＳＦＥＴＱに一定以上の電流が流れないようにする。
【０１３５】
ドライバＤｒＩＣは、上述した機能により過熱温度あるいは過電流を検知すると、外部に配置されているコントローラＩＣに異常を知らせるため、診断信号を出力する。このようにしてＩＰＤが動作している。
【０１３６】
また、図４２には、フライホイールダイオードＦＷＤが等価回路内に含まれており、モータＭをＰＷＭ制御した場合、閉回路内において電流を回生することができる。
【０１３７】
続いて、ＩＰＤの実装構成について説明する。図４３は、ＩＰＤの実装構成を示す平面図である。図４３に示すように、ＩＰＤは、半導体チップＣＨＰとドライバＤｒＩＣを有している。半導体チップＣＨＰには、例えば、前記実施の形態１で説明したパワーＭＩＳＦＥＴが形成されている。このようにＩＰＤでは、半導体チップＣＨＰ（パワーＭＩＳＦＥＴ）とドライバＤｒＩＣが別々のタブに搭載されており、互いに絶縁されている。そして、半導体チップＣＨＰ（パワーＭＩＳＦＥＴ）とドライバＤｒＩＣとの電気的な接続はパッド間をワイヤで接続することにより行なわれている。このように構成されているＩＰＤは、破線の領域で封止される。半導体チップＣＨＰとドライバＤｒＩＣとを別々のタブに搭載することで、半導体チップＣＨＰ（パワーＭＩＳＦＥＴ）で発生する熱がドライバＤｒＩＣに伝導しにくくなるため、ドライバＤｒＩＣの信頼性を向上することができる。
【０１３８】
また、図４３に示すように、ＩＰＤは、フライホイールダイオードＦＷＤを搭載しており図４２における等価回路において、電源ＰＳから供給された電圧により流れる定電流をモータＭに対して回生することができる。
【０１３９】
本実施の形態４におけるＩＰＤでも、前記実施の形態１〜３で説明したパワーＭＩＳＦＥＴを使用することにより、高精度な電流検出機能を実現することができる。したがって、高性能、かつ、高信頼性のＩＰＤを提供することができる。
【０１４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１４１】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１４２】
【図１】代表的な電流検出回路を備えるパワーＭＩＳＦＥＴを示す回路図である。
【図２】電流検出回路を備えるパワーＭＩＳＦＥＴを用いて負荷を駆動する回路を示す回路図である。
【図３】本発明の実施の形態１におけるパワーＭＩＳＦＥＴを形成した半導体チップを示す平面図である。
【図４】図３のセンスパッド周辺を拡大した平面図である。
【図５】半導体基板に形成されているパワーＭＩＳＦＥＴのセル構造を示す図である。
【図６】図５をさらに拡大した図である。
【図７】図６のＡ−Ａ線で切断した断面図である。
【図８】遮断トレンチの配置例を示す図である。
【図９】遮断トレンチの配置例を示す図である。
【図１０】検出セル形成領域の形状を長方形にする場合を示す概念図である。
【図１１】検出セル形成領域の形状を正方形にする場合を示す概念図である。
【図１２】活性セルを形成する活性セル形成領域の周辺部に検出セルを配置する例を示す平面図である。
【図１３】活性セルを形成する活性セル形成領域の中央部に検出セルを配置する例を示す平面図である。
【図１４】検出配線をソース配線の上層に配置する例を示す断面図である。
【図１５】半導体チップをリードフレームに実装する例を示す図である。
【図１６】実施の形態２におけるパワーＭＩＳＦＥＴの一部を示す平面図である。
【図１７】図１６のＡ−Ａ線で切断した断面図である。
【図１８】検出セルと活性セルとの間のリーク電流が問題となる構造を示す断面図である。
【図１９】検出セル、活性セルおよび不活性セルのすべてについて、ダミーゲート電極を備えるトレンチゲート型パワーＭＩＳＦＥＴから構成している断面を示す断面図である。
【図２０】トレンチの深さを深くするトレンチゲート型パワーＭＩＳＦＥＴの一例である。
【図２１】トレンチの深さを深くするトレンチゲート型パワーＭＩＳＦＥＴの他の一例である。
【図２２】実施の形態３におけるトレンチゲート型パワーＭＩＳＦＥＴの一例を示す断面図である。
【図２３】実施の形態３におけるトレンチゲート型パワーＭＩＳＦＥＴの一例を示す断面図である。
【図２４】実施の形態３におけるトレンチゲート型パワーＭＩＳＦＥＴの一例を示す断面図である。
【図２５】実施の形態３におけるトレンチゲート型パワーＭＩＳＦＥＴの一例を示す断面図である。
【図２６】図２２のＡ−Ａ´線に沿った不純物濃度分布を示す図である。
【図２７】実施の形態３におけるパワーＭＩＳＦＥＴの製造工程を示す断面図である。
【図２８】図２７に続くパワーＭＩＳＦＥＴの製造工程を示す断面図である。
【図２９】図２８に続くパワーＭＩＳＦＥＴの製造工程を示す断面図である。
【図３０】図２９に続くパワーＭＩＳＦＥＴの製造工程を示す断面図である。
【図３１】図３０に続くパワーＭＩＳＦＥＴの製造工程を示す断面図である。
【図３２】図３１に続くパワーＭＩＳＦＥＴの製造工程を示す断面図である。
【図３３】図３２に続くパワーＭＩＳＦＥＴの製造工程を示す断面図である。
【図３４】図３３に続くパワーＭＩＳＦＥＴの製造工程を示す断面図である。
【図３５】図３４に続くパワーＭＩＳＦＥＴの製造工程を示す断面図である。
【図３６】図３５に続くパワーＭＩＳＦＥＴの製造工程を示す断面図である。
【図３７】図３６に続くパワーＭＩＳＦＥＴの製造工程を示す断面図である。
【図３８】図３７に続くパワーＭＩＳＦＥＴの製造工程を示す断面図である。
【図３９】図３８に続くパワーＭＩＳＦＥＴの製造工程を示す断面図である。
【図４０】図３９に続くパワーＭＩＳＦＥＴの製造工程を示す断面図である。
【図４１】図４０に続くパワーＭＩＳＦＥＴの製造工程を示す断面図である。
【図４２】実施の形態４におけるＩＰＤの構成を示す図である。
【図４３】実施の形態４におけるＩＰＤの実装構成を示す図である。
【符号の説明】
【０１４３】
１Ｓ  半導体基板
２  ｎ型エピタキシャル層
３  チャネル形成領域
４  トレンチ
５ａ  絶縁膜
５ｂ  絶縁膜
６  ダミーゲート電極
７  ゲート絶縁膜
８  ゲート電極
９  ソース領域
１０  層間絶縁膜
１１  プラグ
１２  ｐ型半導体領域
１３ａ  検出配線
１３ｂ  ソース配線
１４  遮断トレンチ
１４ａ  遮断トレンチ
１４ｂ  遮断トレンチ
１５  層間絶縁膜
１６  プラグ
１７  検出配線
１８  電界緩和層
２０Ｓ  半導体基板
２１  ｎ型エピタキシャル層
２２  絶縁膜
２３  トレンチ
２４  絶縁膜
２５  ｐ型半導体領域
２６  絶縁膜
２７  ダミーゲート電極
２８  絶縁膜
２９  ゲート絶縁膜
３０  ゲート電極
３１  チャネル形成領域
３２  ソース領域
３３  層間絶縁膜
３４  ボディコンタクト用トレンチ
３５  ｐ型半導体領域
３６  チタンタングステン膜
３７  アルミニウム膜
３７ａ  検出配線
３７ｂ  ソース配線
Ａ  アノード端子
ＡＣ  活性セル
ＡＰ  アノードパッド
ＣＨＰ  半導体チップ
ＣＰ  カソードパッド
Ｄ  ドレイン端子
Ｄｉ  ダイオード
ＤＰ  ドレインパッド
ＤＴ  ドレイン端子
Ｄｒ  駆動回路
ＤｒＩＣ  ドライバ
ＦＷＤ  フライホイールダイオード
Ｇ  ゲート端子
Ｇ１  ゲート端子
Ｇ２  ゲート端子
ＧＴ  ゲート端子
ＧＰ  ゲートパッド
Ｉ０  電流
ＩＡＣ  不活性セル
ＩＣ  コントローラ
ＩＳＥ  電流
Ｉｒ  漏れ電流
Ｋ  カソード端子
ＫＴ  検出端子
Ｌ  負荷
Ｍ  モータ
ＯＰ  オペアンプ
ＰＳ  電源
Ｑ  パワーＭＩＳＦＥＴ
Ｑ０  メインセル
ＱＳＥ  検出セル
Ｒ  樹脂
ＲＦ  リードフレーム
ＲＳＥ  検出抵抗
Ｓ  ソース端子
Ｓ１  ソース端子
Ｓ２  ソース端子
ＳＣ  検出セル
ＳＥＮＳＥ  検出端子
ＳｅｎｓｅＰＤ  センスパッド
ＳｏｕｒｃｅＰＤ  ソースパッド
ＳＧ  検出ＧＮＤ端子
ＳＳ  検出ソース端子
ＳＴ  ソース端子
ＶＳＥ  検出電圧
Ｗ  ワイヤ
【図１】
0005481030.tif 000002
【図２】
0005481030.tif 000003
【図３】
0005481030.tif 000004
【図４】
0005481030.tif 000005
【図５】
0005481030.tif 000006
【図６】
0005481030.tif 000007
【図７】
0005481030.tif 000008
【図８】
0005481030.tif 000009
【図９】
0005481030.tif 000010
【図１０】
0005481030.tif 000011
【図１１】
0005481030.tif 000012
【図１２】
0005481030.tif 000013
【図１３】
0005481030.tif 000014
【図１４】
0005481030.tif 000015
【図１５】
0005481030.tif 000016
【図１６】
0005481030.tif 000017
【図１７】
0005481030.tif 000018
【図１８】
0005481030.tif 000019
【図１９】
0005481030.tif 000020
【図２０】
0005481030.tif 000021
【図２１】
0005481030.tif 000022
【図２２】
0005481030.tif 000023
【図２３】
0005481030.tif 000024
【図２４】
0005481030.tif 000025
【図２５】
0005481030.tif 000026
【図２６】
0005481030.tif 000027
【図２７】
0005481030.tif 000028
【図２８】
0005481030.tif 000029
【図２９】
0005481030.tif 000030
【図３０】
0005481030.tif 000031
【図３１】
0005481030.tif 000032
【図３２】
0005481030.tif 000033
【図３３】
0005481030.tif 000034
【図３４】
0005481030.tif 000035
【図３５】
0005481030.tif 000036
【図３６】
0005481030.tif 000037
【図３７】
0005481030.tif 000038
【図３８】
0005481030.tif 000039
【図３９】
0005481030.tif 000040
【図４０】
0005481030.tif 000041
【図４１】
0005481030.tif 000042
【図４２】
0005481030.tif 000043
【図４３】
0005481030.tif 000044