(57)【特許請求の範囲】
【請求項１】
少なくとも１つのゲート領域上に少なくとも１つの酸化物堆積が形成され、前記少なくとも１つの酸化物堆積は、前記少なくとも１つのゲート領域を越えた表面上に形成され、前記少なくとも１つの酸化物堆積に近接し、かつ前記少なくとも１つの酸化物堆積より下に延在する少なくとも１つのソースコンタクトが少なくとも１つのソース領域の上に形成され、前記少なくとも１つのソースコンタクトの上部表面が前記少なくとも１つの酸化物堆積の上部表面より下になるように、パワーＭＯＳＦＥＴの複数の層を作製して上部表面の二酸化シリコンのサブ領域およびタングステンのサブ領域を含む活性領域を形成し、
前記少なくとも１つのソースコンタクトが前記少なくとも１つの酸化物堆積と同一平面になるように、前記活性領域の上にタングステンに最適化されたプロセスを含む化学機械研磨プロセスを実施して実質的に平坦な表面を形成し、
実質的に平坦な表面の上に金属化堆積プロセスを実施して、パワーＭＯＳＦＥＴの製造を完了するパワーＭＯＳＦＥＴの製造方法。
【請求項２】
金属化堆積がパワーＭＯＳＦＥＴの製造を完了するための複数のワイヤボンドを受け入れるように構成された請求項１に記載のパワーＭＯＳＦＥＴの製造方法。
【請求項３】
パワーＭＯＳＦＥＴが高密度パワーＭＯＳＦＥＴである請求項１に記載の方法。
【請求項４】
上部表面の二酸化ケイ素のサブ領域およびタングステンのサブ領域を含む活性領域を形成する複数の層を有する高密度パワーＭＯＳＦＥＴを含み、
少なくとも１つのゲート領域上に少なくとも１つの酸化物堆積が形成され、前記少なくとも１つの酸化物堆積は、前記少なくとも１つのゲート領域を越えた表面上に形成され、前記少なくとも１つの酸化物堆積に近接し、かつ前記少なくとも１つの酸化物堆積より下に延在する少なくとも１つのソースコンタクトが少なくとも１つのソース領域の上に形成され、前記少なくとも１つのソースコンタクトの上部表面が前記少なくとも１つの酸化物堆積の上部表面より下になり、
前記少なくとも１つのソースコンタクトが前記少なくとも１つの酸化物堆積と同一平面であり、前記少なくとも１つのソースコンタクトの底部が前記パワーＭＯＳＦＥＴのボディ部分と接するように、前記活性領域はタングステンに最適化されたプロセスを含む化学機械研磨プロセスにより実質的に平坦な表面に平坦化され、
前記活性領域の上に金属層が堆積された装置。
【請求項５】
金属層の厚さが４μｍ未満である請求項４に記載の装置。
【請求項６】
金属層がパワーＭＯＳＦＥＴ用の複数のワイヤボンドと結合している請求項４または５に記載の装置。
【請求項７】
少なくとも１つのゲート領域上に少なくとも１つの酸化物堆積が形成され、前記少なくとも１つの酸化物堆積は、前記少なくとも１つのゲート領域を越えた表面上に形成され、前記少なくとも１つの酸化物堆積に近接し、かつ前記少なくとも１つの酸化物堆積より下に延在する少なくとも１つのソースコンタクトが少なくとも１つのソース領域の上に形成され、前記少なくとも１つのソースコンタクトの上部表面が前記少なくとも１つの酸化物堆積の上部表面より下になるように、パワーＭＯＳＦＥＴの複数の層を作製して上部表面の二酸化ケイ素のサブ領域およびタングステンのサブ領域を含む活性領域を形成し、
前記活性領域にタングステンに最適化されたプロセスを含み化学機械研磨プロセスを実施して実質的に平坦な表面を形成し、実質的に平坦な表面に金属化堆積プロセスを実施し、
パワーＭＯＳＦＥＴの製造を完了することを含み、金属化堆積は深さが４μｍ未満の金属層を堆積するように構成された高密度パワーＭＯＳＦＥＴを製造する方法。
【請求項８】
金属化堆積が２μｍ未満の深さの金属層を堆積するように構成された請求項７に記載の方法。
【請求項９】
金属化堆積が、パワーＭＯＳＦＥＴの製造を完了するための複数のワイヤボンドを受け入れるように構成された請求項７または８に記載の方法。
【請求項１０】
活性領域の上部表面が高アスペクト比の表面である請求項７に記載の方法。
【請求項１１】
パワーＭＯＳＦＥＴが集積ショットキーデバイスを含む請求項７に記載の方法。
【請求項１２】
パワーＭＯＳＦＥＴがＮチャネルデバイスまたはＰチャネルデバイスである請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高密度パワーＭＯＳＦＥＴ半導体デバイスに関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ(金属酸化膜半導体電界効果トランジスタ)は、アナログ回路アプリケーションおよびデジタル回路アプリケーションの両方に実装される最も有用な電界効果トランジスタのひとつを成す。
【０００３】
一般に、トレンチ型パワーＭＯＳＦＥＴは平面構造と対照的な垂直構造を用いて構築される。垂直構造により、トランジスタは高阻止電圧および大電流の両方を保持することがん可能になる。
【０００４】
同様に、垂直構造により、コンポーネントの領域は、当該コンポーネントが維持可能な電流におおよそ比例し、コンポーネントの厚さは降伏電圧に比例する。
【０００５】
パワーＭＯＳＦＥＴコンポーネントの特徴的な形状は、通常、フォトリソグラフィによって正確に定義される。フォトリソグラフィプロセスは、コンポーネントの領域を定義し、ある層の上にコンポーネントの層を構築するために用いられる。複合デバイスは、しばしば多くの異なるビルドアップ層を有し、各層はコンポーネントおよび異なる相互接続を有し、各層は下層の上に積層されている。デバイスコンポーネントはその下にあるシリコンウエハの表面上に構築されるため、結果として生じるこれらの複雑なデバイスのトポグラフィーは多くの「山」や「谷」を有する見慣れた陸地の「山岳地帯」としばしば似ている。
【０００６】
しかし、従来のパワーＭＯＳＦＥＴコンポーネントは、かなり大きなトポグラフィー.を持つ活性領域を有するという点で問題がある。従来のパワーＭＯＳＦＥＴデバイスの活性領域は、その下にあるシリコン上に構築された層状のコンポーネントからなる多くの山および谷を有する。コンポーネントを相互接続可能にするために、このトポグラフィーは、谷を埋め、ピークを被覆するように最適化された厚膜金属化層によって被覆される。この金属化層の厚さは、(たとえば、一般的な高密度パワーＭＯＳＦＥＴデバイスにおいて）典型的には数μｍより大きい。
【０００７】
厚膜金属化層は多くの問題を引き起こす。問題の一つは、金属化層が谷を埋めるように設計されていても、谷が狭すぎて効果的な埋め込みができないため、ボイドが生じうることである。このようなボイドは、完成したパワーＭＯＳＦＥＴデバイスに欠陥を生じさせる主要な領域になる。他の問題は、このような厚膜金属化層の堆積が製造プロセスにおいて極めて費用がかかる工程であるという点である。さらに、平坦化されたトポグラフィーにおける厚膜金属化層の問題を避けるパワーＭＯＳＦＥＴ製造プロセスが必要とされている。
【発明の開示】
【０００８】
本明細書に記載の実施の形態は、従来の厚膜金属化層に関する問題を回避する高密度パワーＭＯＳＦＥＴ用の方法およびシステムを提供する。本明細書に記載の実施の形態により、活性領域の表面における高アスペクト比の隙間によって、完成したデバイスにボイドが発生することが防止される。
【０００９】
ある実施の形態では、本発明は、高密度パワーＭＯＳＦＥＴの製造方法として実施される。当該方法は、複数層のパワーＭＯＳＦＥＴを作製して上部表面の活性領域を形成し、活性領域にＣＭＰ（化学機械研磨）プロセスを実施して実質的に平坦な表面を形成することを含む。次に、金属化堆積(metalization deposition)プロセスが実質的に平坦な表面に実施され、パワーＭＯＳＦＥＴの製造がその後に完了する。ある実施の形態では、金属化堆積プロセスにより堆積された金属層の厚さは、４μｍ未満である。これによれば、ＣＭＰプロセスにより、たとえば、高密度パワーＭＯＳＦＥＴ デバイスの製造において特徴的な高アスペクト比の表面によって引き起こされる問題が解消される。
【００１０】
ある実施の形態では、ＣＭＰプロセスは、小形状（たとえば、ソースコンタクトなど）および大形状（たとえば、ゲートコンタクト）の両方を同時に有するパワーＭＯＳＦＥＴデバイス上に平坦化されたトポグラフィーを得るために用いられる。このような側面は、集積ショットキーデバイスを有するパワーＭＯＳＦＥＴにも適用されうる。
【図面の簡単な説明】
【００１１】
本明細書に組み込まれ、その一部をなす添付図面は本発明の実施の形態を例示し、記述とともに、発明の本質を説明する役割を果たす。
【図１】図１は、比較的厚い金属化層を有する従来のパワーＭＯＳＦＥＴの概略断面図を示す。
【図２】図２は、比較的厚い金属化層２０１を有する高密度パワーＭＯＳＦＥＴの概略断面図を示す。
【図３】図３は、高密度パワーＭＯＳＦＥＴのアスペクト比を例示する図である。
【図４】図４は、上部活性領域表面に実施される平坦化プロセスに先立つ、本発明のある実施の形態による高密度パワーＭＯＳＦＥＴを示す図である。
【図５】図５は、上部活性領域表面に実施される平坦化プロセスの後の、本発明のある実施の形態による高密度パワーＭＯＳＦＥＴを示す図である。
【図６】図６は、平坦化された上部活性領域表面上に実施される厚膜金属化堆積プロセスの後の、本発明のある実施の形態による高密度パワーＭＯＳＦＥＴを示す図である。
【図７】図７は、本発明の実施形態に係る、集積ショットキーデバイスを有する高密度パワーＭＯＳＦＥＴを示す図である。
【発明を実施するための最良の形態】
【００１２】
本発明の好ましい実施の形態について詳細に説明する。発明の実施例が添付図面に例示される。本発明が、好ましい実施の形態に関連して説明されるが、本発明は実施の形態に限定されないことが理解されよう。本発明は、請求項によって定義された発明の範囲に含まれる、代替、変更および同等物に及ぶ。さらに、以下に示す本発明の実施の形態の詳細な説明において、多くの具体的な詳細が本発明を十分理解するために示される。しかし、本発明は、これらの特定の詳細なしで実践されうることが当業者によって認識される。他の例では、周知の方法、手順、コンポーネントおよび回路は、本発明の実施の形態の特徴を不必要にあいまいにしないように、詳細に記述されていない。
【００１３】
本発明の実施の形態は、厚膜金属化層を有する実質的に平坦化された上部表面の活性領域を有する高密度パワーＭＯＳＦＥＴに関する。本発明の実施の形態は、さらに、高密度パワーＭＯＳＦＥＴの製造方法に関する。ある実施の形態では、当該方法は、パワーＭＯＳＦＥＴの複数の層を加工して上部表面の活性領域を形成し、活性領域上にＣＭＰ（化学機械研磨）プロセスを施して実質的に平坦な表面を形成することを含む。次に、金属化堆積プロセスが平らで実質的に平坦な表面上に施され、パワーＭＯＳＦＥＴの製造がその後に完了する。ある実施の形態では、金属化堆積プロセスによって堆積される金属層の厚さは、４μｍ未満である。本発明の実施の形態およびその効果を下記に記述する。
【００１４】
図１は、比較的厚いアルミニウム金属化層１０１を有する従来のパワーＭＯＳＦＥＴ１００概略断面図を示す。図１に示すように、パワーＭＯＳＦＥＴ１００の断面図は、複数のソースコンタクト（たとえば、コンタクト１０２）を示す。各ゲート領域（たとえば、１０３−１０４）は、典型的な酸化物層１１０によって示されるような酸化物層(たとえば、ＳｉＯ２)で囲まれている。ｎ＋領域（領域１０９）は、ソース領域である。ドレイン領域Ｎ−１０８およびＮ＋１０７が示されている。図１の実施の形態は、金属化層１０１ が比較的厚く、この例では、約５μｍの厚さ１０５を有することを示す。厚膜金属化層１０１は、その下にある活性領域表面のトポグラフィーを効果的に被覆および充填するように堆積される。金属化層１０１は、図示された酸化物堆積間の領域を充填し、ゲートコンタクト（たとえば、コンタクト１０２)と十分に接着することを狙いとする。金属化層１０１は、その厚さのため不利な結果を招く。５μｍの厚さの金属化層１０１を金属化堆積することで、パワーＭＯＳＦＥＴ１００の製造プロセスの費用が十分に高くなる。たとえば、必要な厚さの金属化層を形成するために、ウェハは、たとえば、気相金属化堆積設備内でかなりの時間を費やす必要がある。堆積設備内で費やされる時間が増加することで、設備の全体的なスループット、ひいては製造プロセスの全体的なスループットが低下し、結果としてＭＯＳＦＥＴデバイスのユニットコストの増加を招く。
【００１５】
図２は、比較的厚い金属化層２０１を有する高密度パワーＭＯＳＦＥＴ２００の概略断面図を示す。図１と同様な様式にて、図２は、高密度パワーＭＯＳＦＥＴ２００の概略断面図を示し、複数のソースコンタクト（たとえば、コンタクト２０２)を示す。図１に比べて、図２の実施の形態は、比較的厚く、この例では約５μｍ.の金属化層２０１を示す。厚膜金属化層２０１は、その下にある活性領域表面のトポグラフィーを効果的に被覆および充填するように堆積されるが、金属化層２０１は、図示された酸化物堆積間の高アスペクト比の谷を充填することを目標として付加される。パワーＭＯＳＦＥＴ２００は高密度パワーＭＯＳＦＥＴであるため、ソース−ドレイン酸化物堆積間の隙間の幅は、低密度パワーＭＯＳＦＥＴ（たとえば、図１のＭＯＳＦＥＴ１００）に比べてダイ領域を横切る長さが短い。
【００１６】
金属化層２０１は、ゲートコンタクト（たとえば、コンタクト２０２)と十分に接着しつつ、図示された酸化物堆積間の高アスペクト比の領域を充填する必要があるというより難しい課題を有する。高アスペクト比の領域は、金属化堆積プロセスをさらに困難にする。
【００１７】
図３は、高密度パワーＭＯＳＦＥＴ２００のアスペクト比を例示する図である。アスペクト比とは、隙間の幅（たとえば、幅３０１)と隙間の深さ（たとえば、深さ３０２）との間の比をいう。一般に、アスペクト比は、比較的浅く、広い隙間とは反対に比較的深く、狭い隙間の場合には、より高くなる。
【００１８】
高密度パワーＭＯＳＦＥＴ２００において、高アスペクト比の隙間を効果的に充填することを確実とし、その結果、ソースコンタクト（たとえば、コンタクト２０２）と効果的に接触させることを確実にすることはさらに問題であり、このために、しばしば、より一層厚い金属化堆積層２０１が必要となる。金属化層２０１に厚さを付加したとしても、高アスペクト比の隙間は、ボイドおよび同様な種類の埋められていない欠陥をもたらす。このようなボイドは、完成した高密度パワーＭＯＳＦＥＴ２００においてガス放出や類似の欠陥を招きうる。このように、金属化層２０１は、図１に示した金属化層１０１に比べてより一層費用がかかりうる。
【００１９】
図４は、上部活性領域表面に実施される平坦化プロセスに先立つ、本発明のある実施の形態による高密度パワーＭＯＳＦＥＴ４００を示す図である。図４に示すように、パワーＭＯＳＦＥＴ４００の断面図は、複数のソースコンタクト（たとえば、コンタクト４０２を示す。図４のＭＯＳＦＥＴ４００の実施の形態では、ソースコンタクトは、タングステンのコンタクトである。
【００２０】
図５は、上部活性領域表面に実施される平坦化プロセスの後の、本発明のある実施の形態による高密度パワーＭＯＳＦＥＴ４００を示す図である。図５に示すように、パワーＭＯＳＦＥＴ４００の断面図は、平坦化された後の、上部表面の活性領域５０１を示す。図５に示すように、酸化物堆積およびタングステンコンタクトは、同一平面になるまで研磨される。平坦な上部表面の活性領域は、アスペクト比によらず、いかなる隙間も効果的に除去し、次に続く金属化堆積によって埋められなければならない。これにより、次に続く金属化堆積がより一層効率的になる。
【００２１】
ある実施の形態では、上部表面の活性領域５０１上で用いられる平坦化プロセスは、タングステンに最適化されたＣＭＰプロセスである。このようなタングステンに最適化されたＣＭＰプロセスは、酸化物のサブ領域およびタングステンのサブ領域の両方を有する活性領域を効果的に研磨することを保証するように設定される。
【００２２】
図６は、平坦化された上部活性領域表面に実施される厚膜金属化堆積プロセスの後の、本発明のある実施の形態による高密度パワーＭＯＳＦＥＴ４００を示す図である。図６に示すように、パワーＭＯＳＦＥＴ４００の断面図は、上部表面の活性領域が厚いアルミニウムの金属化層６０２で被覆されていることを示す。また、金属化層６０２はコンタクト６０３およびコンタクト６０４により示されている。平坦な上部表面の活性領域にはトポグラフィーがないため、厚膜金属化堆積によって効果的かつ効率的に埋められうる。厚膜金属化堆積は、５μｍ未満の厚さ６０１を有する。たとえば、ある実施の形態では、厚さ６０１は４μｍである。同様に、ある実施の形態では、厚さ６０１は３μｍ以下である。
【００２３】
本実施の形態の高密度パワーＭＯＳＦＥＴ４００用の厚膜金属化堆積は、従来の厚膜金属化堆積プロセスに比べて費用がかからず、かつ製造時間がかからない。また、ＣＭＰプロセスにより上部活性領域表面からトポグラフィーが除去され、製造欠陥の大きな発生源がなくなるため、厚膜金属化堆積プロセスは、従来の厚膜金属化堆積と比べてより効果的である。このように、ＣＭＰプロセスにより、たとえば、高密度パワーＭＯＳＦＥＴデバイスの製造に特徴的な高アスペクト比の表面によって引き起こされる問題の発生が避けられる。
【００２４】
図７は、本発明のある実施の形態に係る、集積ショットキーデバイス７００を備える高密度パワーＭＯＳＦＥＴを示す。図７に示すように、デバイス７００は、高密度パワーＭＯＳＦＥＴ領域７０１およびショットキーデバイス７０２を含む。この例では、高密度パワーＭＯＳＦＥＴ用のゲート領域に比べて比較的長い領域７０５で示されている。
【００２５】
さらに、実施の形態に係るＮチャネルデバイスが図１乃至７に示されているが、本発明の実施の形態は、代わりにＰチャネルデバイスを用いて実施されうることに注意されたい。そのような実施は、本発明の範囲に含まれる。
【００２６】
本発明の特定の実施の形態に関する上述の説明は、例示の目的で提示されている。これらの説明は、包括的であったり、発明を開示された形態そのものに限定したりすることを意図せず、上述の教示に照らして、明らかに多くの変更や変形が可能である。実施の形態は、発明の本質および実践的な応用を最良に説明するために選ばれ、記述されており、これにより、当業者は本発明および予期される特定の使用方法に適する様々な変形例を持つ種種の実施の形態を利用可能になる。発明の範囲は添付された請求項およびその等価物によって定義されることが意図される。
【図１】
0005481200.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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