(57)【特許請求の範囲】
【請求項１】
入力電源が共通で、かつクロック信号に応答してスイッチング動作する複数のチャンネルを有するスイッチング電源を制御する制御回路であって、
前記スイッチング電源の第１チャンネルのスイッチングのタイミングと、前記スイッチング電源の第２チャンネルのスイッチングのタイミングとの差分を検出する差分検出部と、
前記差分検出部の検出結果に基づいて、前記差分が第１所定値よりも小さい場合に、前記第１チャンネルに対するクロック信号のタイミングと前記第２チャンネルに対するクロック信号のタイミングとの差を大きくするタイミング調整部と、
を備えることを特徴とする制御回路。
【請求項２】
前記差分検出部は、
前記第１チャンネルの第１スイッチング素子と第１出力コイルとの接続点である第１接続点の電圧と、
前記第２チャンネルの第２スイッチング素子と第２出力コイルとの接続点である第２接続点の電圧と、を監視し、
前記第１接続点の電圧の立上りのタイミングと前記第２接続点の電圧の立上りのタイミングとの差分を検出する
ことを特徴とする請求項１に記載の制御回路。
【請求項３】
前記タイミング調整部は、
前記差分検出部の検出結果に基づいて、前記差分が第２所定値よりも大きい場合に、前記第１チャンネルに対するクロック信号のタイミングと前記第２チャンネルに対するクロック信号のタイミングとの差を小さくする
ことを特徴とする請求項１又は２に記載の制御回路。
【請求項４】
前記差分検出部は、
前記差分が前記第１所定値よりも小さい場合に出力の論理を反転する第１差分検出回路と、
前記差分が前記第２所定値よりも大きい場合に出力の論理を反転する第２差分検出回路と、
前記第１差分検出回路の出力に応じてセットされ、前記第２差分検出回路の出力に応じてリセットされるラッチ回路と、
を備えることを特徴とする請求項３に記載の制御回路。
【請求項５】
前記差分検出部は、
前記第１チャンネルの第１スイッチング素子と第１出力コイルとの接続点である第１接続点の電圧と、
前記第２チャンネルの第２スイッチング素子と第２出力コイルとの接続点である第２接続点の電圧と、を監視し、
前記第１差分検出回路と前記第２差分検出回路とは、
前記第１接続点の電位の立上りのタイミングで第１入力信号をラッチする第１フリップフロップと、
前記第２接続点の電位の立上りのタイミングで第２入力信号をラッチする第２フリップフロップと、
所定の定電流を供給する定電流源と、
前記定電流源によって充電されるコンデンサと、
前記第１フリップフロップの出力に応じて前記定電流源と前記コンデンサとを接続する第１トランジスタと、
前記第１フリップフロップの出力に応じて前記コンデンサに蓄えられた電荷を放電する第２トランジスタと、
前記コンデンサの電圧に応じてゲート電圧が制御される第３トランジスタと、
前記第３トランジスタと直列に接続された抵抗と、
前記第３トランジスタと前記抵抗との接続点の電圧が入力され、前記第２フリップフロップへ前記第２入力信号を出力するアンプと、
を備えることを特徴とする請求項４に記載の制御回路。
【請求項６】
前記タイミング調整部は、
前記第２チャンネルに供給するクロック信号に対して遅延を与えるディレイ生成部と、
前記差分検出部の検出結果に基づいて、前記ディレイ生成部による遅延のない信号と前記ディレイ生成部による遅延のある信号とを選択するセレクタと、
を備えることを特徴とする請求項１乃至５のいずれかに記載の制御回路。
【請求項７】
前記第２チャンネルは、
昇降圧型のＤＣＤＣコンバータである
ことを特徴とする請求項１乃至６のいずれかに記載の制御回路。
【請求項８】
前記差分検出部は、
前記第１チャンネルの第１スイッチング素子と第１出力コイルとの接続点である第１接続点の電圧と、
前記第２チャンネルの第２スイッチング素子と第２出力コイルとの接続点である第２接続点の電圧と、を監視し、
前記入力電源からの入力電圧と前記第２チャンネルの出力電圧との関係に応じて前記第２チャンネルが降圧動作を行うか、昇圧動作を行うかを決定する内部信号を、前記第２接続点の電圧に代えて、監視する
ことを特徴とする請求項７に記載の制御回路。
【請求項９】
前記第１チャンネルと前記第２チャンネルとは、隣接するチャンネルである
ことを特徴とする請求項１乃至８のいずれかに記載の制御回路。
【請求項１０】
入力電源が共通で、かつクロック信号に応答してスイッチング動作する複数のチャンネルを有するスイッチング電源と、
前記スイッチング電源の出力電圧が供給されるシステムと、
前記スイッチング電源を制御する制御回路と、
を備え、
前記制御回路は、
前記スイッチング電源の第１チャンネルのスイッチングのタイミングと、前記スイッチング電源の第２チャンネルのスイッチングのタイミングとの差分を検出する差分検出部と、
前記差分検出部の検出結果に基づいて、前記差分が第１所定値よりも小さい場合に、前記第１チャンネルに対するクロック信号のタイミングと前記第２チャンネルに対するクロック信号のタイミングとの差を大きくするタイミング調整部と、を備える
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、スイッチング電源のチャンネル間のスイッチングタイミングを調整する制御回路及び電子機器に関する。
【背景技術】
【０００２】
電子機器等において、負荷への電力供給にスイッチング電源が用いられており、例えば、直流電圧を別の直流電圧に変換するＤＣＤＣコンバータが用いられている。また、従来、複数のＤＣＤＣコンバータを内蔵し、各チャンネル間で異なる出力電圧を供給可能にした電源ＩＣがある。複数のＤＣＤＣコンバータを有する電源ＩＣの場合、隣接するチャンネル間でスイッチングのタイミングが近付くと、入力電流が瞬間的に増大し、スイッチングノイズが増加するという問題がある。この問題に関連して、チャンネル間でオン時間が重ならないように、スイッチング信号がオンとなるタイミングをシフトさせる構成が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】ＷＯ２００６／０４６３７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
入力電圧が共通に印加される複数のＤＣＤＣコンバータの中に、スイッチングのタイミングがクロック信号以外の要因によって決まるＤＣＤＣコンバータがあると、スイッチングのタイミングがＤＣＤＣコンバータ同士で近付いて、ノイズが生じることがある。
【課題を解決するための手段】
【０００５】
本願に開示されるスイッチング電源の制御回路は、入力電源が共通で、かつクロック信号に応答してスイッチング動作する複数のチャンネルを有するスイッチング電源を制御する制御回路であって、前記スイッチング電源の第１チャンネルのスイッチングのタイミングと、前記スイッチング電源の第２チャンネルのスイッチングのタイミングとの差分を検出する差分検出部と、前記差分検出部の検出結果に基づいて、前記差分が第１所定値よりも小さい場合に、前記第１チャンネルに対するクロック信号のタイミングと前記第２チャンネルに対するクロック信号のタイミングとの差を大きくするタイミング調整部と、を備える。
【発明の効果】
【０００６】
開示のスイッチング電源の制御回路、電子機器によれば、複数のＤＣＤＣコンバータを有する電源ＩＣにおいて、ノイズを低減することができる。
【図面の簡単な説明】
【０００７】
【図１】実施形態の一例を示す回路ブロック図である。
【図２】ＤＣＤＣコンバータＤＤ１の具体例を示す回路ブロック図である。
【図３】ＤＣＤＣコンバータＤＤ２の具体例を示す回路ブロック図である。
【図４】モードパルスＭＰの動作を示す波形図である。
【図５】各信号のタイミングチャート（Ｖｉｎ＞Ｖｏｕｔ）である。
【図６】ＤＣＤＣコンバータＤＤ２の電力段の動作を示す図（Ｖｉｎ＞Ｖｏｕｔ）である。
【図７】各信号のタイミングチャート（Ｖｉｎ＜Ｖｏｕｔ）である。
【図８】ＤＣＤＣコンバータＤＤ２の電力段の動作を示す図（Ｖｉｎ＜Ｖｏｕｔ）である。
【図９】スイッチング時の突入電流についての説明図である。
【図１０】ＬＸ差分検出部４、ディレイ生成部２の具体例を示す回路ブロック図である。
【図１１】差分検出回路の論理を示す図である。
【図１２】差分検出回路の具体例を示す回路ブロック図である。
【図１３】差分検出回路の具体例の動作を示すタイミングチャートである。
【図１４】ＬＸ電位の立上りタイミングの差分とノイズレベルとの関係を示す図（その１）である。
【図１５】ＬＸ電位の立上りタイミングの差分とノイズレベルとの関係を示す図（その２）である。
【発明を実施するための形態】
【０００８】
図１は、実施形態の一例を示す回路ブロック図である。電源ＩＣ１０は、入力電源を共通にするＤＣＤＣコンバータＤＤ１、ＤＤ２を有する。発振器１は、電源ＩＣ１０への電源投入に基づいて所定周期のクロック信号を発生する発振回路である。ＤＣＤＣコンバータＤＤ１、ＤＤ２は、発振器１から供給されるクロック信号に応答してスイッチング動作する。尚、発振器１の代わりに、電源ＩＣ１０に外付けされた水晶振動子からの発振信号を基にしてクロック信号を生成することもできる。
【０００９】
ＤＣＤＣコンバータＤＤ１は、例えば、図２に示されるような降圧型のＤＣＤＣコンバータである。図１のＤＣＤＣコンバータＤＤ１内に示したスイッチング素子としてのＰチャネルＭＯＳＦＥＴは、図２に示されるＰチャネルＭＯＳＦＥＴに対応し、入力電圧Ｖｉｎと出力コイルＬ１との間に接続される。図１のＤＣＤＣコンバータＤＤ１内に示した同期整流素子としてのＮチャネルＭＯＳＦＥＴは、図２に示されるＮチャネルＭＯＳＦＥＴに対応し、グランドと出力コイルＬ１との間に接続される。エラーアンプＥＲＡ１は、出力電圧Ｖｏｕｔ１を抵抗Ｒ１１、Ｒ１２で分圧した帰還電圧と基準電圧Ｖｒｅｆ１との差分を増幅する。コンパレータＩＣＯＭＰ１は、出力コイルＬ１に流れる電流を検出したセンス電圧に必要に応じてスロープ補償が加えられた信号と、エラーアンプＥＲＡ１の出力信号とを比較する。ＲＳフリップフロップＦＦ１は、発振器１から供給されるクロック信号がセット端子に、コンパレータＩＣＯＭＰ１の出力信号がリセット端子に、それぞれ入力され、ＰＷＭ信号を生成する。ここで、ＰＷＭ信号とは、出力電圧が設定電圧に近付くように、スイッチング素子、同期整流素子のオンオフ期間を、所定の周期内で割り当てるための信号である。ＰＷＭ信号に基づいて駆動制御回路ＣＮＴ１がスイッチング素子、同期整流素子を交互にオンオフすることによって、出力コイルＬ１にスイッチング素子、同期整流素子を介して電流が流れる。また、出力コンデンサＣ１は、出力コイルＬ１とともに出力電圧Ｖｏｕｔ１を平滑化する。これにより、入力電源から供給される入力電圧Ｖｉｎが降圧され、出力電圧Ｖｏｕｔ１が生成される。
【００１０】
一方、ＤＣＤＣコンバータＤＤ２は、例えば、図３に示されるような昇降圧型のＤＣＤＣコンバータである。図１のＤＣＤＣコンバータＤＤ２内に示した降圧動作用のスイッチング素子としてのＰチャネルＭＯＳＦＥＴは、図３において入力電圧Ｖｉｎと出力コイルＬ２の一端との間に接続されるＰチャネルＭＯＳＦＥＴに対応する。図１のＤＣＤＣコンバータＤＤ２内に示した降圧動作用の同期整流素子としてのＮチャネルＭＯＳＦＥＴは、図３においてグランドと出力コイルＬ２の一端との間に接続されるＮチャネルＭＯＳＦＥＴに対応する。図１のＤＣＤＣコンバータＤＤ２内に示した昇圧動作用のスイッチング素子としてのＮチャネルＭＯＳＦＥＴは、図３においてグランドと出力コイルＬ２の他端との間に接続されるＮチャネルＭＯＳＦＥＴに対応する。図１のＤＣＤＣコンバータＤＤ２内に示した昇圧動作用の同期整流素子としてのＰチャネルＭＯＳＦＥＴは、図３において出力電圧Ｖｏｕｔ２と出力コイルＬ２の他端との間に接続されるＰチャネルＭＯＳＦＥＴに対応する。エラーアンプＥＲＡ２は、出力電圧Ｖｏｕｔ２を抵抗Ｒ２１、Ｒ２２で分圧した帰還電圧と基準電圧Ｖｒｅｆ２との差分を増幅する。コンパレータＩＣＯＭＰ２は、出力コイルＬ２に流れる電流を検出したセンス電圧に必要に応じてスロープ補償が加えられた信号と、エラーアンプＥＲＡ２の出力信号とを比較する。ＲＳフリップフロップＦＦ２は、発振器１から供給されるクロック信号がセット端子に、コンパレータＩＣＯＭＰ２の出力信号がリセット端子に、それぞれ入力され、ＰＷＭ信号を生成する。また、モード制御回路ＭＣ１は、発振器１から供給されるクロック信号と、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔ２が入力され、モードパルスＭＰを生成する。駆動制御回路ＣＮＴ２は、ＰＷＭ信号と内部信号であるモードパルスＭＰとに基づいて降圧動作用、昇圧動作用それぞれのスイッチング素子、同期整流素子をオンオフする。
【００１１】
図４は、モードパルスＭＰの動作を示す波形図である。ＤＣＤＣコンバータＤＤ２は、モードパルスＭＰがＬレベルの場合に降圧動作を行うＢｕｃｋモードとなり、モードパルスＭＰがＨレベルの場合に昇圧動作を行うＢｏｏｓｔモードとなる。図４に示されるように、モードパルスＭＰは、クロック信号ＣＫに対して立上りのタイミングに任意に設定できるディレイ時間ｔｄがある。ディレイ時間ｔｄは入出力電圧差によって決まり、０からクロック周期Ｔの間で変化する。
【００１２】
図５は入力電圧Ｖｉｎ＞出力電圧Ｖｏｕｔの場合の各信号のタイミングチャート、図６は入力電圧Ｖｉｎ＞出力電圧Ｖｏｕｔの場合のＤＣＤＣコンバータＤＤ２の電力段の動作を示す図である。また、図７は入力電圧Ｖｉｎ＜出力電圧Ｖｏｕｔの場合の各信号のタイミングチャート、図８は入力電圧Ｖｉｎ＜出力電圧Ｖｏｕｔの場合のＤＣＤＣコンバータＤＤ２の電力段の動作を示す図である。図５、図７に示されるように、ＰＷＭ信号の立上りとモードパルスＭＰの立下りとはクロック信号ＣＫに同期している。モードパルスＭＰがＬレベルの場合、ＤＣＤＣコンバータＤＤ２の電力段は、ＰＷＭ信号がＨレベルでステート３、ＰＷＭ信号がＬレベルでステート２となる。モードパルスＭＰがＨレベルの場合、ＤＣＤＣコンバータＤＤ２の電力段は、ＰＷＭ信号がＨレベルでステート１、ＰＷＭ信号がＬレベルでステート３となる。
【００１３】
入力電圧Ｖｉｎ＞出力電圧Ｖｏｕｔの場合、図５に示されるように、ＰＷＭ信号の立下りがディレイ時間ｔｄを超えないため、結果的にステート２とステート３で制御される。そのため、図６に示されるように、昇圧動作用のスイッチング素子ＳＷ３はオフ固定、昇圧動作用の同期整流素子ＳＷ４はオン固定となり、ＤＣＤＣコンバータＤＤ２の電力段は降圧動作を行う。また、入力電圧Ｖｉｎ＜出力電圧Ｖｏｕｔの場合、図７に示されるように、ＰＷＭ信号の立下りがディレイ時間ｔｄを超えるため、結果的にステート１とステート３で制御される。そのため、図８に示されるように、降圧動作用のスイッチング素子ＳＷ１はオン固定、降圧動作用の同期整流素子ＳＷ２はオフ固定となり、ＤＣＤＣコンバータＤＤ２の電力段は昇圧動作を行う。
【００１４】
このように、ＤＣＤＣコンバータＤＤ２では、ＰＷＭ信号とモードパルスＭＰとに基づいて降圧動作用、昇圧動作用それぞれのスイッチング素子、同期整流素子がオンオフする。これに伴って、出力コイルＬ２に電流が流れる。また、出力コンデンサＣ２は、出力電圧Ｖｏｕｔ２を平滑化する。これにより、入力電源から供給される入力電圧Ｖｉｎが降圧もしくは昇圧され、出力電圧Ｖｏｕｔ２が生成される。
【００１５】
続いて、スイッチング時の突入電流について説明する。ここでは、図９を参照して、降圧型のＤＣＤＣコンバータを例に説明する。前述のように、降圧型のＤＣＤＣコンバータでは、ＰＷＭ信号に基づいてスイッチング素子（ここではＰチャネルＭＯＳＦＥＴ）、同期整流素子（ここではＮチャネルＭＯＳＦＥＴ）が交互にオンオフする。これにより、出力コイルには、経路１、経路２の２つの経路で交互に電流が流れる。このとき、スイッチング素子、同期整流素子と出力コイルとの接続点ＬＸの電圧は、電流経路の切り替わりに伴って変化する。
【００１６】
電流経路が経路１から経路２へ切り替わると、接続点ＬＸの電圧はＨレベルからＬレベルになる。この場合、接続点ＬＸの電圧は負荷電流に依存して低下するため、電流変化は緩やかである。一方、電流経路が経路２から経路１へ切り替わると、接続点ＬＸの電圧はＬレベルからＨレベルになる。この場合、接続点ＬＸの電圧を急峻に立ち上げるため、同期整流素子の寄生容量を充電する電流が流れる。そのため、Ａの経路で突入電流が流れる。この突入電流は高周波成分となり、不要輻射の原因となる。
【００１７】
したがって、複数のＤＣＤＣコンバータを有する電源ＩＣにおいて不要輻射を低減するためには、ノイズ源となるＬＸ電位の立上りのタイミングを、隣接するチャンネル間で離すことが有効である。ここで、隣接するチャンネルが降圧型もしくは昇圧型のＤＣＤＣコンバータの組合せであれば、各ＤＣＤＣコンバータはクロック信号に同期したＰＷＭ信号に基づいてスイッチングする。したがって、隣接するチャンネル間で予めクロック信号の位相を変えておくことで、ＬＸ電位の立上りのタイミングを離すことができる。しかし、昇降圧型のＤＣＤＣコンバータを含む組合せの場合、昇降圧型のＤＣＤＣコンバータはスイッチングのタイミングがＰＷＭ信号とモードパルスＭＰとによって決まる。したがって、昇降圧型のＤＣＤＣコンバータでは、ＬＸ電位の立上りのタイミングはクロック信号と同期せずに入出力電圧差によって決まる。そのため、隣接するチャンネル間で予めクロック信号の位相を変えても、ＬＸ電位の立上りのタイミングを全動作領域においてずらすことはできない。このように、複数のＤＣＤＣコンバータを有する電源ＩＣにおいて、スイッチングのタイミングがクロック信号以外の要因（例えば、入出力電圧差）によって決まるＤＣＤＣコンバータがあると、スイッチングのタイミングがＤＣＤＣコンバータ同士で近付いて、ノイズが生じてしまう。
【００１８】
図１を参照して、具体的に説明する。降圧型のＤＣＤＣコンバータＤＤ１では、発振器１からのクロック信号によってＬＸ１電位の立上りのタイミング、すなわち、スイッチング素子（ＰチャネルＭＯＳＦＥＴ）のオンするタイミングが決まる。一方、昇降圧型のＤＣＤＣコンバータＤＤ２では、発振器１からのクロック信号と異なる、モードパルスＭＰによってＬＸ２電位の立上りのタイミング、すなわち、降圧動作用のスイッチング素子（ＰチャネルＭＯＳＦＥＴ）のオンするタイミングが決まる。したがって、ＤＣＤＣコンバータＤＤ１、ＤＤ２の同時スイッチングによって生じるノイズを避けるためにＤＣＤＣコンバータＤＤ１とＤＤ２とで発振器１からのクロック信号の位相に予め差を設けたとしても、スイッチングのタイミングが重なってしまうおそれがある。
【００１９】
そこで、本実施形態の電源ＩＣ１０は、図１に示されるように、隣接するチャンネルのＬＸ電位を監視するＬＸ差分検出部４と、ＬＸ差分検出部４の検出結果に基づいてスイッチングのタイミングを調整するタイミング調整部と、を備える。ＬＸ差分検出部４は、ＤＣＤＣコンバータＤＤ１のＬＸ１電位と、ＤＣＤＣコンバータＤＤ２のＬＸ２電位と、を監視し、それぞれの立上りのタイミングの差分を検出する。また、タイミング調整部は、ディレイ生成部２とセレクタ３とを含み、ＬＸ差分検出部４の検出結果に基づいて、ＤＣＤＣコンバータＤＤ２に供給するクロック信号に対して遅延を与える。これにより、本実施形態の電源ＩＣ１０は、ＤＣＤＣコンバータＤＤ１、ＤＤ２のＬＸ電位の立上りのタイミングが近付いた場合に、ＤＣＤＣコンバータＤＤ２側のクロック信号を、ＬＸ電位の立上りのタイミングが離れる方向にずらす。この場合、周波数は変化しないため、各ＤＣＤＣコンバータ単体の動作に影響はない。
【００２０】
図１０は、ＬＸ差分検出部４、ディレイ生成部２の具体例を示す回路ブロック図である。ここで、本具体例は、ＤＣＤＣコンバータＤＤ１、ＤＤ２の各々に供給されるクロック信号の位相が反転しており、ＤＣＤＣコンバータＤＤ１、ＤＤ２が互いに逆相のクロック信号で動作する場合を示している。ＤＣＤＣコンバータＤＤ１には、発振器１の出力がクロック信号ＣＬＫ＿ＤＤ１として供給される。セレクタ３は、発振器１の出力がインバータで反転された逆相信号と、その逆相信号にディレイ生成部２による遅延が加えられた遅延信号とのいずれかを、ＬＸ差分検出部４の検出結果に基づいて選択し、出力する。よって、ＤＣＤＣコンバータＤＤ２には、ＬＸ差分検出部４の検出結果に基づいて、逆相信号と遅延信号とのいずれかがクロック信号ＣＬＫ＿ＤＤ２として供給される。
【００２１】
ディレイ生成部２は、ＮチャネルＭＯＳＦＥＴ２１、定電流源２２、コンデンサ２３、インバータ２４、ＮＯＲゲート２５、ワンショット回路２６、を含む。ＮチャネルＭＯＳＦＥＴ２１のゲートには、発振器１の出力がインバータで反転された逆相信号が入力される。定電流源２２は、ＮチャネルＭＯＳＦＥＴ２１のドレインと、コンデンサ２３とに接続される。ＮＯＲゲート２５には、コンデンサ２３の電圧がインバータ２４を介して入力されるとともに、発振器１の出力がインバータで反転された逆相信号が入力される。ＮＯＲゲート２５の出力は、ワンショット回路２６に入力される。ワンショット回路２６は、入力がＨレベルとなってから一定期間、その出力をＨレベルに保持し続ける回路である。
【００２２】
ＮチャネルＭＯＳＦＥＴ２１は、発振器１の出力がインバータで反転された逆相信号がＨレベルになるとオンし、コンデンサ２３に蓄えられた電荷を放電する。逆相信号がＬレベルとなりＮチャネルＭＯＳＦＥＴ２１がオフすると、定電流源２２によってコンデンサ２３の充電が開始される。コンデンサ２３の電圧が上昇しインバータ２４がＨレベル入力を判定すると、ＮＯＲゲート２５の出力はＬレベルからＨレベルに変化する。それに伴って、ワンショット回路２６は、一定期間、Ｈレベルを出力する。このようにして、ディレイ生成部２は、発振器１の出力がインバータで反転された逆相信号に対して、定電流源２２の定電流の値とコンデンサ２３の容量値とによって決まる量の遅延を付加する。
【００２３】
ＬＸ差分検出部４は、差分検出回路４１、４２、ＮＡＮＤゲート４３、４４、を含む。差分検出回路４１、４２の各々にＤＣＤＣコンバータＤＤ１のＬＸ１電位と、ＤＣＤＣコンバータＤＤ２のＬＸ２電位とが入力される。差分検出回路４１、４２は、ＤＣＤＣコンバータＤＤ１、ＤＤ２のＬＸ電位の立上りタイミングの差分Δｔに応じて、図１１に示される論理を出力する。すなわち、差分検出回路４１の出力は、初期状態においてＨレベル、差分Δｔ≦第１所定値ｌｉｍΔｔの場合にＬレベル、差分Δｔ＞第１所定値ｌｉｍΔｔの場合にＨレベル、となる。そして、差分検出回路４２の出力は、初期状態においてＬレベル、差分Δｔ＜第２所定値３×ｌｉｍΔｔの場合にＨレベル、差分Δｔ≧第２所定値３×ｌｉｍΔｔの場合にＬレベル、となる。
【００２４】
また、ＮＡＮＤゲート４３、４４は、リセット入力とセット入力とを持ったＲＳラッチを構成する。差分検出回路４１の出力がセット入力、差分検出回路４２の出力がリセット入力となる。よって、初期状態では差分検出回路４１のＨレベル出力、差分検出回路４２のＬレベル出力に応じてＲＳラッチがリセットされ、セレクタ３への入力は図１１に示されるようにＬレベルとなる。そして、差分Δｔが第１所定値ｌｉｍΔｔ以下になると差分検出回路４１の出力がＬレベル、差分検出回路４２の出力がＨレベルとなるため、ＲＳラッチがセットされ、セレクタ３への入力は図１１に示されるようにＨレベルとなる。一方、差分Δｔが第２所定値３×ｌｉｍΔｔ以上になると差分検出回路４１の出力がＨレベル、差分検出回路４２の出力がＬレベルとなるため、ＲＳラッチがリセットされ、セレクタ３への入力は図１１に示されるようにＬレベルとなる。また、差分Δｔが第１所定値ｌｉｍΔｔと第２所定値３×ｌｉｍΔｔとの間にある場合は、差分検出回路４１、４２の出力はともにＨレベルとなるため、ＲＳラッチの出力状態は変化せず、セレクタ３への入力は図１１に示されるように前の状態を保持することになる。
【００２５】
また、本具体例においてセレクタ３は、ＬＸ差分検出部４からの入力がＬレベルの場合に、発振器１の出力がインバータで反転された逆相信号を選択し、ＬＸ差分検出部４からの入力がＨレベルの場合に、ディレイ生成部２による遅延が加えられた遅延信号を選択する。これにより、初期状態では、ＤＣＤＣコンバータＤＤ２に供給されるクロック信号ＣＬＫ＿ＤＤ２は、発振器１の出力がインバータで反転された逆相信号となる。そして、ＤＣＤＣコンバータＤＤ１、ＤＤ２のＬＸ電位の立上りタイミングの差分Δｔが第１所定値ｌｉｍΔｔ以下になると、クロック信号ＣＬＫ＿ＤＤ２は、ディレイ生成部２による遅延が加えられた遅延信号に切り替わる。また、遅延信号が供給されているときに差分Δｔが第２所定値３×ｌｉｍΔｔ以上になると、クロック信号ＣＬＫ＿ＤＤ２は、初期状態の信号、すなわち、逆相信号に戻る。
【００２６】
図１２は、差分検出回路４１、４２の具体例を示す回路ブロック図である。ここで、本具体例は、
・ＤＣＤＣコンバータＤＤ１、ＤＤ２がともに周波数固定方式のＤＣＤＣコンバータであること
・ＤＣＤＣコンバータＤＤ１、ＤＤ２がともに同相のクロック信号で動作していること
・第２所定値３×ｌｉｍΔｔがクロック信号の半周期を超えないこと
という条件を満たす場合についての構成例を示している。
【００２７】
差分検出回路４１、４２は、フリップフロップ５１、定電流源５２、ＰチャネルＭＯＳＦＥＴ５３、ＮチャネルＭＯＳＦＥＴ５４、コンデンサ５５、抵抗５６、ＮチャネルＭＯＳＦＥＴ５７、アンプ５８、フリップフロップ５９、を含む。フリップフロップ５１は、Ｄ端子がＨレベルに固定され、ＣＫ端子にＤＣＤＣコンバータＤＤ１のＬＸ１電位が入力される。また、ｒｅｓｅｔ端子には、ＤＣＤＣコンバータＤＤ１に供給されるクロック信号の反転信号である反転クロック信号ＸＣＫが入力される。フリップフロップ５１の反転出力端子であるＸＱ端子は、ＰチャネルＭＯＳＦＥＴ５３、ＮチャネルＭＯＳＦＥＴ５４のゲートに接続される。定電流源５２は、ＰチャネルＭＯＳＦＥＴ５３のソースに接続される。コンデンサ５５は、ＰチャネルＭＯＳＦＥＴ５３とＮチャネルＭＯＳＦＥＴ５４との接続点、及びＮチャネルＭＯＳＦＥＴ５７のゲートに接続される。ＮチャネルＭＯＳＦＥＴ５７のドレインは、抵抗５６を介して電源ラインに接続される。抵抗５６とＮチャネルＭＯＳＦＥＴ５７との接続点の電圧は、アンプ５８に入力される。フリップフロップ５９は、Ｄ端子がアンプ５８の出力に接続され、ＣＫ端子にＤＣＤＣコンバータＤＤ２のＬＸ２電位が入力される。また、ｒｅｓｅｔ端子には、フリップフロップ５１と同様、ＤＣＤＣコンバータＤＤ１に供給されるクロック信号の反転信号である反転クロック信号ＸＣＫが入力される。フリップフロップ５９のＱ端子から出力ＯＵＴが得られ、ＸＱ端子から反転出力ＸＯＵＴが得られる。
【００２８】
ＤＣＤＣコンバータＤＤ１のＬＸ１電位が立ち上がると、フリップフロップ５１のＸＱ端子出力がＬレベルに変化する。これにより、ＰチャネルＭＯＳＦＥＴ５３がオンし、ＮチャネルＭＯＳＦＥＴ５４がオフするため、定電流源５２によってコンデンサ５５の充電が開始される。コンデンサ５５の電圧上昇に伴い、ＮチャネルＭＯＳＦＥＴ５７がオンする。したがって、抵抗５６とＮチャネルＭＯＳＦＥＴ５７との接続点の電圧は低下する。そのため、アンプ５８からフリップフロップ５９のＤ端子への入力は、ＨレベルからＬレベルに変化する。そして、フリップフロップ５９は、ＤＣＤＣコンバータＤＤ２のＬＸ２電位の立上りでＤ端子入力をラッチする。
【００２９】
フリップフロップ５９のＤ端子入力の変化タイミングは、定電流源５２の定電流の値とコンデンサ５５の容量値とによって決まる。そのため、定電流源５２の定電流の値とコンデンサ５５の容量値とによって、第１所定値ｌｉｍΔｔ、第２所定値３×ｌｉｍΔｔを調整することができる。
【００３０】
図１３は、上記の構成を有する差分検出回路４１の動作を示すタイミングチャートである。図１３に示されるように、ＤＣＤＣコンバータＤＤ１のＬＸ１電位の立上りタイミングとＤＣＤＣコンバータＤＤ２のＬＸ２電位の立上りタイミングとの差分Δｔ１が第１所定値ｌｉｍΔｔよりも大きい場合、出力ＯＵＴ、反転出力ＸＯＵＴの論理は変化しない。差分Δｔ２が第１所定値ｌｉｍΔｔよりも小さくなると、出力ＯＵＴ、反転出力ＸＯＵＴの論理は反転する。そして、反転クロック信号ＸＣＫによってフリップフロップ５１、５９がリセットされると、出力ＯＵＴ、反転出力ＸＯＵＴの論理は元に戻る。
【００３１】
したがって、差分検出回路４１、４２に要求される論理（図１１参照）によって出力ＯＵＴ、反転出力ＸＯＵＴを使い分ければ、上記の構成により差分検出回路４１、４２の機能を実現することができる。
【００３２】
図１４、図１５は、ＤＣＤＣコンバータＤＤ１、ＤＤ２のＬＸ電位の立上りタイミングの差分とノイズレベルとの関係を示す。図１４は、差分Δｔの値を約１０ｎｓｅｃ（実線）、約２８ｎｓｅｃ（破線）と振った場合の実測データの比較であり、図１５は、差分Δｔの値を約２８ｎｓｅｃ（破線）、約５０ｎｓｅｃ（実線）と振った場合の実測データの比較である。図１４に示されるように、１０ｎｓｅｃと２８ｎｓｅｃとでは、ノイズのピークレベルはあまり変わらない。しかし、図１５に示されるように、５０ｎｓｅｃでは、ノイズのピークレベルが下がる。
【００３３】
本実施形態の電源ＩＣ１０は、ＬＸ差分検出部４によって差分Δｔを検出し、差分Δｔが第１所定値ｌｉｍΔｔよりも小さくなると、タイミング調整部によってＤＣＤＣコンバータＤＤ２側のクロック信号をシフトさせ、ＬＸ電位の立上りのタイミングを離す。したがって、上記の実測データから第１所定値ｌｉｍΔｔを例えば５０ｎｓｅｃに調整することで、ノイズのピークレベルを下げることができる。
【００３４】
例えば、電源が供給されるシステムがワンセグに代表される携帯機器内蔵の無線装置である場合に、スイッチング時の突入電流による高周波成分がワンセグの帯域に掛かると、受信感度、ＣＮ比（Carrier to Noise ratio）が低下し、良好な視聴が妨げられていた。本実施形態によれば、不要輻射を低減することができるため、良好な視聴が妨げられない。
【００３５】
以上、詳細に説明したように、前記実施形態によれば、ＤＣＤＣコンバータＤＤ１、ＤＤ２を有する電源ＩＣ１０において、スイッチングのタイミングが互いに近付くと、ＤＣＤＣコンバータＤＤ２側のクロック信号をシフトさせる。これにより、スイッチングのタイミングを離すことで、不要輻射を低減することができる。従来のようにチャンネル間でオン時間が重ならないように制御する場合と異なり、ノイズ源となるＬＸ電位の立上りのタイミングをチャンネル間でずらすように制御するため、オン・デューティが５０％以上の場合にも制御可能である。
【００３６】
また、前記実施形態では、ＬＸ電位を直接監視する構成である。ノイズ源となるＬＸ電位の立上りのタイミングは出力コイル等の外付け部品の影響を受けるため、スイッチングを制御する内部信号を監視してスイッチングのタイミングをシフトさせる場合、外付け部品の影響を考慮してマージン設計を行う必要がある。しかし、前記実施形態のようにＬＸ電位を直接監視する場合、外付け部品の影響を考慮する必要がない。また、内部信号を利用する場合、内部信号が変化してからスイッチング素子がスイッチングするまでの間には遅延が生じる。この遅延はスイッチング周波数が高くなるにつれ無視できなくなり、この時間差を考慮して精度を向上させるには、演算回路の追加など回路規模が大きくなってしまうおそれがある。しかし、前記実施形態のようにＬＸ電位を直接監視する構成であれば、回路遅延等の影響を受けないため、設計が容易で精度を保つことができ、回路規模が増大することがない。
【００３７】
また、前記実施形態では、ＬＸ差分検出部４は、２つの差分検出回路４１、４２を含む構成である。そして、差分検出回路４１は第１所定値ｌｉｍΔｔを閾値とし、差分検出回路４２は第２所定値３×ｌｉｍΔｔを閾値としている。これにより、閾値にヒステリシス特性を持たせることができ、ノイズに強い構成を実現することができる。
【００３８】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
【００３９】
例えば、ＤＣＤＣコンバータの構成は、前記実施形態に限られるものではない。ＬＸ電位を監視する以外に、モードパルスＭＰを監視する構成であってもよい。具体的には、図１２において、フリップフロップ５９のＣＫ端子に、ＬＸ２電位に代えてモードパルスＭＰを入力するようにしてもよい。その際、内部信号の変化に対して、実際にスイッチングするタイミングがインダクタンスやキャパシタンス等の影響により遅延する場合があるので、内部信号の変化とスイッチングするタイミングとの差を考慮したタイミング調整をしてもよい。
【００４０】
また、昇降圧型のＤＣＤＣコンバータＤＤ２側のクロック信号をシフトさせる以外に、降圧型のＤＣＤＣコンバータＤＤ１側のクロック信号をシフトさせてもよいことは言うまでもない。電源ＩＣ１０は３チャンネル以上であってもよいし、スイッチングのタイミングを互いに離すチャンネルは必ずしも隣接するチャンネル同士である必要はない。例えば、電源ＩＣ１０が３チャンネル以上の場合には、ＬＸ電位の立上りタイミングがクロック信号に同期する降圧型のＤＣＤＣコンバータ側を基準にして、ＬＸ電位の立上りタイミングがクロック信号に対して変動する昇降圧型のＤＣＤＣコンバータ側のクロック信号をシフトさせる方が設定が容易である。
【００４１】
また、上述した電源ＩＣ１０と、入力電圧Ｖｉｎを供給するバッテリと、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を供給されて動作するシステムと、を備える電子機器を構成してもよい。
【００４２】
尚、ＤＣＤＣコンバータＤＤ１、ＤＤ２はそれぞれ第１、第２チャンネルの一例、ＬＸ差分検出部４は差分検出部の一例、ディレイ生成部２とセレクタ３はタイミング調整部の一例、差分検出回路４１、４２はそれぞれ第１、第２差分検出回路の一例、出力コイルＬ１、Ｌ２はそれぞれ第１、第２出力コイルの一例、ｌｉｍΔｔ、３×ｌｉｍΔｔはそれぞれ第１、第２所定値の一例、ＬＸ１、ＬＸ２はそれぞれ第１、第２接続点の一例、ＮＡＮＤゲート４３と４４はラッチ回路の一例、フリップフロップ５１、５９はそれぞれ第１、第２フリップフロップの一例、ＭＯＳＦＥＴ５３、５４、５７はそれぞれ第１、第２、第３トランジスタの一例、モードパルスＭＰは内部信号の一例、である。
【符号の説明】
【００４３】
１  発振器
２  ディレイ生成部
３  セレクタ
４  ＬＸ差分検出部
１０  電源ＩＣ
２１、５３、５４、５７  ＭＯＳＦＥＴ
２２、５２  定電流源
２３、５５  コンデンサ
２４  インバータ
２５  ＮＯＲゲート
２６  ワンショット回路
４１、４２  差分検出回路
４３、４４  ＮＡＮＤゲート
５１、５９  フリップフロップ
５６  抵抗
５８  アンプ
Ｃ１、Ｃ２  出力コンデンサ
ＤＤ１、ＤＤ２  ＤＣＤＣコンバータ
Ｌ１、Ｌ２  出力コイル
ＬＸ１、ＬＸ２  接続点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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