(57)【特許請求の範囲】
【請求項１】
同一基板上に、Ｐウェルまたは第１のＮウェルと、第１のゲート絶縁膜と、第１のゲート電極とを有するＭＯＳ型トランジスタと、第１の電位が印加される第２のＮウェルと、第２の電位が印加される第２のゲート電極と第２のゲート絶縁膜とを有し、前記第１の電位と第２の電位の電圧差に応答する可変な容量特性を有するＭＯＳ型バラクタ素子とが形成された半導体集積回路装置において、
前記ＭＯＳ型バラクタ素子の第２のゲート絶縁膜が、前記ＭＯＳ型トランジスタの第１のゲート絶縁膜のうち最も薄いゲート絶縁膜よりも薄く、
前記ＭＯＳ型バラクタ素子には、前記第２のＮウェルの表面の前記第２のゲート電極を挟む領域にｐ＋拡散領域が形成され、前記第２のＮウェルの表面の前記第２ゲート電極及び前記ｐ＋拡散領域から離隔した領域にｎ＋拡散領域が形成され、前記ｐ＋拡散領域に接地電位が印加され、前記ｎ＋拡散領域に負電位である前記第１の電位が印加され、前記第２のゲート電極に正電位である前記第２の電位が印加される、
ことを特徴とする半導体集積回路装置。
【請求項２】
前記ＭＯＳ型バラクタ素子の前記第２のゲート電極と前記第２のＮウェルとの間に印加される電圧の最大値が、前記ＭＯＳ型トランジスタに印加されるゲート電圧の最大値よりも低いことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記ＭＯＳ型トランジスタ及び前記ＭＯＳ型バラクタ素子が同一の半導体基板の表面に形成されており、前記ＭＯＳ型トランジスタの第１のゲート絶縁膜及び前記ＭＯＳ型バラクタ素子の第２のゲート絶縁膜が前記半導体基板上に形成されていることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記ＭＯＳ型バラクタ素子の前記第２のゲート電極と前記第２のＮウェルとの間に印加される電圧は、印加電圧と容量とのカーブの関係の変動範囲をカバーし、且つ、前記ＭＯＳ型トランジスタに印加されるゲート電圧の最大値よりも低い、ことを特徴とする請求項１、２又は３に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳ型バラクタ素子を備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
従来より、半導体集積回路装置において、電圧制御可変容量素子としてＭＯＳ（Metal Oxide Semiconductor：金属酸化物半導体）型バラクタ素子が使用されている。ＭＯＳ型バラクタ素子は、例えば、ＬＣ−ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）の発振周波数の制御に使用されている。
【０００３】
図４（ａ）乃至（ｃ）は、従来のＭＯＳ型バラクタ素子を備えた半導体集積回路装置を示す断面図であり、（ａ）はＭＯＳ型のＮチャネルトランジスタを示し、（ｂ）はＭＯＳ型のＰチャネルトランジスタを示し、（ｃ）はＭＯＳ型バラクタ素子を示す。図４（ａ）乃至（ｃ）に示す各素子は、同一の半導体集積回路装置中に設けられたものであり、従って、同一の半導体基板に形成されている。図４（ａ）乃至（ｃ）に示すように、この半導体集積回路装置においては、例えばＰ型シリコンからなるＰ型基板ＰＳｕｂが設けられている。そして、このＰ型基板ＰＳｕｂの表面に、ＭＯＳ型のＮチャネルトランジスタ１、ＭＯＳ型のＰチャネルトランジスタ２及びＭＯＳ型のバラクタ素子２３が設けられている。
【０００４】
図４（ａ）に示すように、Ｎチャネルトランジスタ１においては、Ｐ型基板ＰＳｕｂの表面にＰウエルＰＷ１が形成されている。このＰウエルＰＷ１には、Ｐ型不純物として例えばＢ（ボロン）が注入されている。また、このＰウエルＰＷ１上にはゲート絶縁膜４が形成されている。ゲート絶縁膜４は例えばシリコン酸化膜により形成されており、その膜厚は例えば８．０ｎｍである。そして、ゲート絶縁膜４上には、例えばポリシリコンがパターニングされて形成されたゲート電極５が設けられている。また、Ｐ型基板ＰＳｕｂの表面に垂直な方向から見て、ＰウエルＰＷ１の表面におけるゲート電極５を挟む２ヶ所の領域には、夫々ｎ＋拡散領域Ｎ１及びＮ２が形成されている。
【０００５】
更に、ＰウエルＰＷ１の表面におけるゲート電極５の直下域並びにｎ＋拡散領域Ｎ１及びＮ２から離隔した領域には、ｐ＋拡散領域Ｐ１が形成されている。更にまた、Ｐ型基板ＰＳｕｂの表面におけるＰウエルＰＷ１が形成されていない領域の一部には、ｐ＋拡散領域Ｐ２が形成されている。ｐ＋拡散領域Ｐ１及びＰ２においては、Ｐ型不純物として例えばＢ（ボロン）が注入されている。そして、ｎ＋拡散領域Ｎ１はソース端子Ｖｓ１に接続され、ｎ＋拡散領域Ｎ２はドレイン端子Ｖｄ１に接続され、ゲート電極５はゲート端子Ｖｇ１に接続され、ｐ＋拡散領域Ｐ１及びＰ２は接地電位配線ＧＮＤに接続されている。
【０００６】
また、図４（ｂ）に示すように、Ｐチャネルトランジスタ２においては、Ｐ型基板ＰＳｕｂの表面にＮウエルＮＷ１が形成されている。このＮウエルＮＷ１には、Ｎ型不純物として例えばＰ（リン）が注入されている。また、このＮウエルＮＷ１上にはゲート絶縁膜４が形成されている。このゲート絶縁膜４はＮチャネルトランジスタ１のゲート絶縁膜４と同時に形成されたものであり、従って、例えばシリコン酸化膜により形成されており、その膜厚は例えば８．０ｎｍである。そして、ゲート絶縁膜４上には、例えばポリシリコンからなるゲート電極５が形成されている。このゲート電極５は、図４（ａ）に示すＮチャネルトランジスタ１のゲート電極５と同時に形成されたものである。また、Ｐ型基板ＰＳｕｂの表面に垂直な方向から見て、ＮウエルＮＷ１の表面におけるゲート電極５を挟む２ヶ所の領域には、夫々ｐ＋拡散領域Ｐ３及びＰ４が形成されている。このｐ＋拡散領域Ｐ３及びＰ４においては、Ｐ型不純物として例えばＢ（ボロン）が注入されている。
【０００７】
更に、ＮウエルＮＷ１の表面におけるゲート電極５の直下域並びにｐ＋拡散領域Ｐ３及びＰ４から離隔した領域には、ｎ＋拡散領域Ｎ３が形成されている。更にまた、Ｐ型基板ＰＳｕｂの表面におけるＮウエルＮＷ１が形成されていない領域の一部には、ｐ＋拡散領域Ｐ５が形成されている。そして、ｐ＋拡散領域Ｐ３はソース端子Ｖｓ２に接続され、ｐ＋拡散領域Ｐ４はドレイン端子Ｖｄ２に接続され、ゲート電極５はゲート端子Ｖｇ２に接続され、ｎ＋拡散領域Ｎ３は電源電位配線ＶＤＤに接続され、ｐ＋拡散領域Ｐ５は接地電位配線ＧＮＤに接続されている。なお、Ｐチャネルトランジスタ２はＮチャネルトランジスタ１と共にＣＭＯＳトランジスタを形成していてもよい。
【０００８】
更に、図４（ｃ）に示すように、バラクタ素子２３においては、Ｐ型基板ＰＳｕｂの表面にＮウエルＮＷ２が形成されている。このＮウエルＮＷ２は、図４（ｂ）に示すＰチャネルトランジスタ２のＮウエルＮＷ１と同時に形成されたものであり、不純物の種類及び濃度はＮウエルＮＷ１と同様である。そして、このＮウエルＮＷ２上にはゲート絶縁膜４が形成されている。このゲート絶縁膜４はＮチャネルトランジスタ１及びＰチャネルトランジスタ２のゲート絶縁膜４と同時に形成されたものであり、従って、例えばシリコン酸化膜により形成されており、その膜厚は例えば８．０ｎｍである。そして、ゲート絶縁膜４上には、例えばポリシリコンからなるゲート電極５が形成されている。このゲート電極５は、図４（ａ）に示すＮチャネルトランジスタ１のゲート電極５、及び図４（ｂ）に示すＰチャネルトランジスタ２のゲート電極５と同時に形成されたものである。また、Ｐ型基板ＰＳｕｂの表面に垂直な方向から見て、ＮウエルＮＷ２の表面におけるゲート電極５を挟む２ヶ所の領域には、夫々ｎ＋拡散領域Ｎ４及びＮ５が形成されている。このｎ＋拡散領域Ｎ４及びＮ５は、Ｎチャネルトランジスタ１のｎ＋拡散領域Ｎ１及びＮ２並びにＰチャネルトランジスタ２のｎ＋拡散領域Ｎ３と同時に形成されたものである。
【０００９】
更に、Ｐ型基板ＰＳｕｂの表面におけるＮウエルＮＷ２が形成されていない領域の一部には、ｐ＋拡散領域Ｐ６が形成されている。このｐ＋拡散領域Ｐ６は、Ｎチャネルトランジスタ１のｐ＋拡散領域Ｐ１及びＰ２並びにＰチャネルトランジスタ２のｐ＋拡散領域Ｐ３及びＰ４と同時に形成されたものである。そして、ｎ＋拡散領域Ｎ４及びＮ５はウエル端子Ｖｂに接続され、ゲート電極５はゲート端子Ｖｇ３に接続され、ｐ＋拡散領域Ｐ６は接地電位配線ＧＮＤに接続されている。なお、図４（ａ）乃至（ｃ）においては、ゲート電極５の直下域にのみゲート絶縁膜４が示されているが、ゲート絶縁膜４は、Ｐ型基板ＰＳｕｂ上における各拡散領域の直上域を除く全領域に形成されていることもある。
【００１０】
この従来の半導体集積回路装置においては、ｐ＋拡散領域Ｐ２、Ｐ５及びＰ６に夫々接地電位配線ＧＮＤを介して接地電位を印加することにより、Ｐ型基板ＰＳｕｂの電位を接地電位とする。また、Ｐチャネルトランジスタ２のｎ＋拡散領域Ｎ３に電源電位配線ＶＤＤを介して電源電位を印加することにより、ＮウエルＮＷ１の電位を電源電位とする。そして、Ｎチャネルトランジスタ１のソース端子Ｖｓ１、ドレイン端子Ｖｄ１及びゲート端子Ｖｇ１に夫々所定の電位を印加することにより、Ｎチャネルトランジスタ１が駆動する。同様に、Ｐチャネルトランジスタ２のソース端子Ｖｓ２、ドレイン端子Ｖｄ２及びゲート端子Ｖｇ２に夫々所定の電位を印加することにより、Ｐチャネルトランジスタ２が駆動する。
【００１１】
また、バラクタ素子２３において、ゲート端子Ｖｇとウエル端子Ｖｂとの間に印加する電圧（以下、ゲート電圧という）を変化させることにより、ゲート電極５とＮウエルＮＷ２との間の容量を変化させることができる。即ち、ゲート端子Ｖｇに正電位を印加し、ウエル端子Ｖｂに負電位を印加して、両端子間の電圧を十分に大きくすると、バラクタ素子はアキュムレーション状態となって、バラクタ素子の容量値はほぼゲート絶縁膜４の容量値となり、最大値となる。一方、ゲート端子Ｖｇの電位を負に変化させていくと、ＮウエルＮＷ２におけるゲート電極５の直下域に空乏層が形成され、この空乏層が拡がることにより、バラクタ素子の容量が減少していく。そして、ゲート端子Ｖｇの電位を十分に低くすると、空乏層の拡がりが飽和する。これにより、容量もそれ以上減少しなくなり、最小値に達する。なお、ゲート端子Ｖｇとウエル端子Ｖｂとの間に印加する電圧の最大値は、Ｎチャネルトランジスタ１及びＰチャネルトランジスタ２の駆動電圧と等しく、例えば３．３Ｖである。
【００１２】
上述の如く、この半導体集積回路装置においては、バラクタ素子２３をＮチャネルトランジスタ１及びＰチャネルトランジスタ２を形成する工程において同時に形成することができる。このため、バラクタ素子２３を設けることにより、半導体集積回路装置の製造プロセスを修正したり、新たなプロセスを追加したりする必要がないという利点がある。
【００１３】
しかしながら、この従来の半導体集積回路装置には以下に示すような問題点がある。ＭＯＳ型バラクタ素子はＭＯＳＦＥＴの製造プロセスによりＭＯＳＦＥＴと同時に形成されるため、その特性、即ち、可変容量範囲及び単位面積当たりの容量の最大値等はＭＯＳＦＥＴの形成条件により決定されてしまう。しかし、ＭＯＳ型バラクタ素子の特性は、その使用用途により最適に調整されていることが好ましい。例えば、ＭＯＳ型バラクタ素子を電圧制御可変容量素子として使用する場合には、その可変容量範囲は可及的に広い方が好ましく、また、単位面積当たりの容量値は可及的に大きい方が好ましい。
【００１４】
従来、半導体集積回路装置において、電圧降下手段及び複数のバラクタ素子を設け、電圧降下手段により複数種類の電圧を発生させ、この複数種類の電圧をバラクタ素子に印加することにより、容量値の変化率を任意に設定可能にする技術が開示されている（例えば、特許文献１参照。）。
【００１５】
また、ＭＯＳ型バラクタ素子２３の特性を変化させる方法として、例えばＮウエルＮＷ２の不純物濃度を変化させる方法が考えられる。図５は横軸にゲート端子とウエル端子との間の電圧（ゲート電圧）をとり、縦軸にゲート端子とウエル端子との間の容量をとって、ＮウエルＮＷ２（図４参照）の不純物濃度を変化させたときのＭＯＳ型バラクタ素子の高周波Ｃ−Ｖ特性を示すグラフ図である。図５に示す実線２１はＮウエルの不純物濃度が１×１０１８ｃｍ−３である場合のＣ−Ｖカーブを示し、容量の最大値をＣｍａｘ、最小値をＣｍｉｎとすると、比（Ｃｍａｘ／Ｃｍｉｎ）は５．０である。また、破線２２はＮウエルの不純物濃度が８×１０１７ｃｍ−３である場合のＣ−Ｖカーブを示し、比（Ｃｍａｘ／Ｃｍｉｎ）は５．５である。図５に示すように、不純物濃度を１×１０１８ｃｍ−３から８×１０１７ｃｍ−３に低減すると、容量の最小値が小さくなり、容量可変範囲が約１．１倍に広がる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００２−４３８４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、前述の従来の技術には、以下に示すような問題点がある。特許文献１に記載された技術においては、容量値の変化率は制御することができるものの、容量可変範囲を広げることはできず、また、単位面積当たりの容量値を増大させることもできない。
【００１８】
また、図５に示すように、容量可変範囲を広げるために不純物濃度を低くすると、最大容量値が大きくなるのではなく、最小容量値が小さくなるため、可変容量範囲は広くなるものの、単位面積当たりの容量値を増加させることはできない。このため、所望の容量値を得るための容量素子の面積が大きいものとなり、場合によっては、新たにバラクタ素子専用のウエルを形成する必要が生じ、レイアウト面積が大きくなってしまう。
【００１９】
本発明はかかる問題点に鑑みてなされたものであって、可変容量範囲が広く、単位面積当たりの容量値が大きいＭＯＳ型バラクタ素子を備えた半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明に係る半導体集積回路装置は、同一基板上に、Ｐウェルまたは第１のＮウェルと、第１のゲート絶縁膜と、第１のゲート電極とを有するＭＯＳ型トランジスタと、第１の電位が印加される第２のＮウェルと、第２の電位が印加される第２のゲート電極と第２のゲート絶縁膜とを有し、前記第１の電位と第２の電位の電圧差に応答する可変な容量特性を有するＭＯＳ型バラクタ素子とが形成された半導体集積回路装置において、前記ＭＯＳ型バラクタ素子の第２のゲート絶縁膜が、前記ＭＯＳ型トランジスタの第１のゲート絶縁膜のうち最も薄いゲート絶縁膜よりも薄く、前記ＭＯＳ型バラクタ素子には、前記第２のＮウェルの表面の前記第２のゲート電極を挟む領域にｐ＋拡散領域が形成され、前記第２のＮウェルの表面の前記第２ゲート電極及び前記ｐ＋拡散領域から離隔した領域にｎ＋拡散領域が形成され、前記ｐ＋拡散領域に接地電位が印加され、前記ｎ＋拡散領域に負電位である前記第１の電位が印加され、前記第２のゲート電極に正電位である前記第２の電位が印加されることを特徴とする。
【００２１】
本発明においては、ＭＯＳ型バラクタ素子の第２のゲート絶縁膜をＭＯＳ型トランジスタの第１ゲート絶縁膜よりも薄くすることにより、ＭＯＳ型バラクタ素子の容量の最大値を大きくすることができる。これにより、単位面積あたりの容量値を増加させることができると共に、このＭＯＳ型バラクタ素子の容量可変範囲を広くすることができる。また、ｐ＋拡散領域に接地電位を印加することにより、ＭＯＳ型バラクタ素子の容量値を安定化することができる。
【００２２】
また、前記ＭＯＳ型バラクタ素子の前記第２のゲート電極と前記第２のＮウェルとの間に印加される電圧の最大値が、前記ＭＯＳ型トランジスタに印加されるゲート電圧の最大値よりも低いことが好ましい。これにより、ＭＯＳ型トランジスタの特性を確保したまま、ＭＯＳ型バラクタ素子のゲート絶縁膜が印加される電圧により破壊されることを防止できる。
【発明の効果】
【００２３】
本発明によれば、半導体集積回路装置のＭＯＳ型バラクタ素子の可変容量範囲を広くすることができ、単位面積当たりの容量値を大きくすることができる。
【図面の簡単な説明】
【００２４】
【図１】（ａ）乃至（ｃ）は、本発明の第１の実施形態に係る半導体集積回路装置を示す断面図であり、（ａ）はＭＯＳ型のＮチャネルトランジスタを示し、（ｂ）はＭＯＳ型のＰチャネルトランジスタを示し、（ｃ）はＭＯＳ型バラクタ素子を示す。
【図２】横軸にゲート端子とウエル端子との間の電圧をとり、縦軸にゲート端子とウエル端子との間の容量をとって、本実施形態におけるＭＯＳ型バラクタ素子の高周波Ｃ−Ｖ特性を示すグラフ図である。
【図３】本発明の第２の実施形態に係る半導体集積回路装置のＭＯＳ型バラクタ素子を示す断面図である。
【図４】（ａ）乃至（ｃ）は、従来のＭＯＳ型バラクタ素子を備えた半導体集積回路装置を示す断面図であり、（ａ）はＭＯＳ型のＮチャネルトランジスタを示し、（ｂ）はＭＯＳ型のＰチャネルトランジスタを示し、（ｃ）はＭＯＳ型バラクタ素子を示す。
【図５】横軸にゲート端子とウエル端子との間の電圧をとり、縦軸にゲート端子とウエル端子との間の容量をとって、Ｎウエルの不純物濃度を変化させたときのＭＯＳ型バラクタ素子の高周波Ｃ−Ｖ特性を示すグラフ図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１（ａ）乃至（ｃ）は、本実施形態に係る半導体集積回路装置を示す断面図であり、（ａ）はＭＯＳ型のＮチャネルトランジスタを示し、（ｂ）はＭＯＳ型のＰチャネルトランジスタを示し、（ｃ）はＭＯＳ型バラクタ素子を示す。なお、本実施形態の構成要素のうち、図４（ａ）乃至（ｃ）に示す従来の半導体集積回路装置の構成要素と等価な要素には同じ符号を付し、詳細な説明を省略する。図１（ａ）乃至（ｃ）に示す各素子は、同一の半導体集積回路装置中に設けられたものであり、従って、同一の半導体基板に形成されている。
【００２６】
図１（ａ）乃至（ｃ）に示すように、この半導体集積回路装置においては、例えばＰ型シリコンからなるＰ型基板ＰＳｕｂが設けられている。そして、このＰ型基板ＰＳｕｂの表面に、ＭＯＳ型のＮチャネルトランジスタ１、ＭＯＳ型のＰチャネルトランジスタ２及びＭＯＳ型のバラクタ素子３が設けられている。図１（ａ）及び（ｂ）に示すＮチャネルトランジスタ１及びＰチャネルトランジスタ２の構成は、図４（ａ）及び（ｂ）に示す従来の半導体集積回路装置におけるＮチャネルトランジスタ１及びＰチャネルトランジスタ２の構成と同じである。
【００２７】
図１（ｃ）に示すように、バラクタ素子３において、Ｐ型基板ＰＳｕｂ、ＮウエルＮＷ２、ｎ＋拡散領域Ｎ４及びＮ５、並びにｐ＋拡散領域Ｐ６の構成は、前述の図４（ｃ）に示す従来の半導体集積回路装置のバラクタ素子２３と同様である。即ち、ｎ＋拡散領域Ｎ４及びＮ５は、Ｎチャネルトランジスタ１のｎ＋拡散領域Ｎ１及びＮ２並びにＰチャネルトランジスタ２のｎ＋拡散領域Ｎ３と同時に形成されたものである。また、ｐ＋拡散領域Ｐ６は、Ｎチャネルトランジスタ１のｐ＋拡散領域Ｐ１及びＰ２並びにＰチャネルトランジスタ２のｐ＋拡散領域Ｐ３乃至Ｐ５と同時に形成されたものである。
【００２８】
バラクタ素子３においては、ＮウエルＮＷ２上にはゲート絶縁膜１４が形成されている。そして、このゲート絶縁膜１４は、図１（ａ）及び（ｂ）に示すＮチャネルトランジスタ１及びＰチャネルトランジスタ２のゲート絶縁膜４と同層で形成されており、ゲート絶縁膜１４の膜厚はゲート絶縁膜４の膜厚よりも薄くなっている。ゲート絶縁膜１４は例えばシリコン酸化膜により形成されており、その膜厚は例えば６．０ｎｍである。なお、Ｎチャネルトランジスタ１及びＰチャネルトランジスタ２のゲート絶縁膜４の膜厚は、例えば８．０ｎｍである。ゲート絶縁膜１４上には、例えばポリシリコンからなるゲート電極５が形成されている。このゲート電極５は、図１（ａ）に示すＮチャネルトランジスタ１のゲート電極５、及び図１（ｂ）に示すＰチャネルトランジスタ２のゲート電極５と同時に形成されたものである。そして、ｎ＋拡散領域Ｎ４及びＮ５はウエル端子Ｖｂに接続され、ゲート電極５はゲート端子Ｖｇ３に接続され、ｐ＋拡散領域Ｐ６は接地電位配線ＧＮＤに接続されている。なお、図１（ａ）乃至（ｃ）においては、ゲート電極５の直下域にのみゲート絶縁膜４又は１４が示されているが、ゲート絶縁膜４及び１４はＰ型基板ＰＳｕｂ上における各拡散領域の直上域を除く全領域に形成されていてもよい。
【００２９】
なお、本実施形態に係る半導体集積回路装置において、ゲート絶縁膜４とゲート絶縁膜１４とは、マルチオキサイドの形成方法により作り分けることができる。例えば、Ｐ型基板ＰＳｕｂ上に厚さが３．０ｎｍのシリコン酸化膜を形成した後、これをパターニングして、ゲート絶縁膜４を形成する予定の領域のみにこのシリコン酸化膜を残留させる。次に、厚さが６．０ｎｍのシリコン酸化膜を形成し、これをパターニングして、ゲート絶縁膜４及び１４を形成する予定の領域のみにこのシリコン酸化膜を残留させる。これにより、ゲート絶縁膜１４として厚さが６．０ｎｍのシリコン酸化膜が形成されると共に、前の工程において形成した厚さが３．０ｎｍのシリコン酸化膜が更に成長して、ゲート絶縁膜４として厚さが８．０ｎｍのシリコン酸化膜が形成される。
【００３０】
次に、本実施形態に係る半導体集積回路装置の動作について説明する。本実施形態におけるＮチャネルトランジスタ１及びＰチャネルトランジスタ２の動作は、前述の図４（ａ）乃至（ｃ）に示す従来の半導体集積回路装置と同様である。
【００３１】
図２は横軸にゲート端子とウエル端子との間の電圧をとり、縦軸にゲート端子とウエル端子との間の容量をとって、ＭＯＳ型バラクタ素子の高周波Ｃ−Ｖ特性を示すグラフ図である。図２に示す破線２０は、本実施形態のＭＯＳ型バラクタ素子のＣ−Ｖ特性を示し、実線２１は、図５の実線２１に示す従来の半導体集積回路装置のバラクタ素子のＣ−Ｖ特性を示す。
【００３２】
図１（ｃ）及び図２に示すように、バラクタ素子３において、ゲート端子Ｖｇ３とウエル端子Ｖｂとの間に印加する電圧（ゲート電圧）を変化させることにより、ゲート電極５とＮウエルＮＷ２との間の容量を変化させることができる。即ち、ゲート端子Ｖｇ３に正電位を印加し、ウエル端子Ｖｂに負電位を印加して、両端子間の電圧を十分に大きくすると、バラクタ素子はアキュムレーション状態となって、バラクタ素子の容量値はほぼゲート絶縁膜１４の容量値となり、最大値となる。このとき、ＭＯＳ型バラクタ素子３のゲート絶縁膜１４は、従来のＭＯＳ型バラクタ素子２３のゲート絶縁膜４よりも薄いため、ＭＯＳ型バラクタ素子３の最大容量値は、ＭＯＳ型バラクタ素子２３の最大容量値よりも大きくなる。
【００３３】
この状態から、ゲート端子Ｖｇ３の電位を負に変化させていくと、ＮウエルＮＷ２におけるゲート電極５の直下域に空乏層が形成され、この空乏層が拡がることにより、バラクタ素子の容量が減少していく。そして、ゲート端子Ｖｇ３の電位を十分に低くすると、空乏層の拡がりが飽和する。これにより、容量もそれ以上減少しなくなり、最小値に達する。このとき、最小容量値は空乏層の厚さによって決まるため、ＭＯＳ型バラクタ素子３の最小容量値は、ＭＯＳ型バラクタ素子２３の最小容量値とほぼ等しくなる。
【００３４】
なお、このとき、ＭＯＳ型バラクタ素子３に印加するゲート電圧の最大値は、Ｎチャネルトランジスタ１及びＰチャネルトランジスタ２に印加するゲート電圧よりも小さい値とする。例えば、Ｎチャネルトランジスタ１及びＰチャネルトランジスタ２の各端子に印加する電位の範囲を０（＝ＧＮＤ）〜３．３Ｖ（＝ＶＤＤ）とするとき、ＭＯＳ型バラクタ素子３のゲート端子Ｖｇ３及びウエル端子Ｖｂに印加する電位の範囲は例えば０〜２．５Ｖとする。
【００３５】
本実施形態においては、ＭＯＳ型バラクタ素子３のゲート絶縁膜１４の膜厚がＮチャネルトランジスタ１及びＰチャネルトランジスタ２のゲート絶縁膜４の膜厚よりも薄いため、ＭＯＳ型バラクタ素子３の容量の最大値を高くすることができる。これにより、図２に示すように、容量の最大値をＣｍａｘ、最小値をＣｍｉｎとすると、ＭＯＳ型バラクタ素子３においては、破線２０に示すように、比（Ｃｍａｘ／Ｃｍｉｎ）は６．５となる。これは、実線２０に示す従来の半導体集積回路装置のＭＯＳ型バラクタ素子における比（Ｃｍａｘ／Ｃｍｉｎ）の値（５．０）の１．３倍となる。このように、ＭＯＳ型バラクタ素子３の容量の最大値を高くすることにより、単位面積当たりの容量値を増加させることができると共に、容量可変範囲を大きくすることができる。
【００３６】
また、ゲート絶縁膜１４の膜厚を薄くすると、その耐圧が低下するが、本実施形態においては、ＭＯＳ型バラクタ素子３のゲート端子Ｖｇ３及びウエル端子Ｖｂに印加する電位を、Ｎチャネルトランジスタ１及びＰチャネルトランジスタ２の各端子に印加する電位よりも低くすることにより、Ｎチャネルトランジスタ１及びＰチャネルトランジスタ２の特性を維持したまま、ゲート絶縁膜１４が破壊されることを防止することができる。
【００３７】
Ｎチャネルトランジスタ１及びＰチャネルトランジスタ２においては、オン／オフ制御を行うことが多く、この場合、ゲート電圧の範囲をしきい値電圧が安定する範囲に設定する必要がある。この範囲の幅は例えば３．３Ｖである。これに対して、ＭＯＳ型バラクタ素子３においては、ゲート電圧範囲を、ゲート電圧に対して容量値が大きく変化する範囲とすればよいため、Ｃ−Ｖカーブの安定領域を必要以上に含む必要がない。このため、ゲート電圧範囲を、図２に示す電圧範囲２５のように、従来の電圧範囲２４よりも狭い範囲に設定しても、容量可変範囲が制限されることはない。
【００３８】
即ち、従来のＭＯＳ型バラクタ素子２３（図４（ｃ）参照）においては、ゲート端子Ｖｇ３とウエル端子Ｖｂとの間の電圧Ｖｇｂ（＝Ｖｇ−Ｖｂ）の取り得る値は、−３．３≦Ｖｇｂ≦３．３（Ｖ）となり、その絶対値は｜Ｖｇｂ｜≦３．３（Ｖ）となるが、本実施形態のＭＯＳ型バラクタ素子３においては、−２．５≦Ｖｇｂ≦２．５（Ｖ）となり、｜Ｖｇｂ｜≦２．５（Ｖ）となる。このため、ゲート絶縁膜１４をゲート絶縁膜４よりも薄くしても、電圧により破壊されることがない。また、このとき、図２に示す従来の電圧範囲２４の幅は６．６Ｖとなる。一方、本実施形態の電圧範囲２５の幅は５．０Ｖとなり、従来の電圧範囲２４よりも狭くなるが、図２に示すように、電圧範囲２５は破線２０により示されるＣ−Ｖカーブの変動範囲を十分にカバーしており、バラクタ素子３の容量可変範囲が制限されることはない。
【００３９】
更に、本実施形態においては、バラクタ素子３におけるゲート絶縁膜１４以外の部分を、Ｎチャネルトランジスタ１及びＰチャネルトランジスタ２を形成する工程において同時に形成することができる。また、前述の如く、ゲート絶縁膜４を形成する工程に、各１回の酸化工程及びパターニング工程を追加すれば、ゲート絶縁膜１４を形成することができる。このため、本実施形態に係る半導体集積回路装置は、従来の半導体集積回路装置の製造プロセスに大きな修正を加えることなく、製造することができる。
【００４０】
なお、本実施形態においては、Ｎチャネルトランジスタ１及びＰチャネルトランジスタ２におけるゲート絶縁膜４の膜厚を１水準（８．０ｎｍ）としたが、本発明はこれに限定されず、各トランジスタに要求する特性に応じて、ゲート絶縁膜４の膜厚を相互に異ならせて、複数水準設定してもよい。この場合、ゲート絶縁膜１４の膜厚は、ゲート絶縁膜４のうち最も薄い膜よりも薄くする。
【００４１】
次に、本発明の第２の実施形態について説明する。図３は本実施形態に係る半導体集積回路装置のＭＯＳ型バラクタ素子を示す断面図である。図３に示すように、本実施形態に係る半導体集積回路装置においては、Ｎチャネルトランジスタ１（図１（ａ）参照）、Ｐチャネルトランジスタ２（図１（ｂ）参照）及びＭＯＳ型バラクタ素子１３が設けられている。Ｎチャネルトランジスタ１及びＰチャネルトランジスタ２の構成は、前述の第１の実施形態と同様である。また、ＭＯＳ型バラクタ素子１３においては、Ｐ型基板ＰＳｕｂの表面にＮウエルＮＷ２が形成されている。また、このＮウエルＮＷ２上にはゲート絶縁膜１４が形成されている。このゲート絶縁膜１４は前述の第１の実施形態におけるゲート絶縁膜１４と同じものであり、例えば膜厚が６．０ｎｍのシリコン酸化膜により形成されている。そして、ゲート絶縁膜１４上には、ゲート電極５が形成されている。また、Ｐ型基板ＰＳｕｂの表面に垂直な方向から見て、ＮウエルＮＷ２の表面におけるゲート電極５を挟む２ヶ所の領域には、夫々ｐ＋拡散領域Ｐ７及びＰ８が形成されている。このｐ＋拡散領域Ｐ７及びＰ８においては、Ｐ型不純物として例えばＢ（ボロン）が注入されている。
【００４２】
更に、ＮウエルＮＷ２の表面におけるゲート電極５の直下域並びにｐ＋拡散領域Ｐ７及びＰ８から離隔した領域には、ｎ＋拡散領域Ｎ６が形成されている。更にまた、Ｐ型基板ＰＳｕｂの表面におけるＮウエルＮＷ２が形成されていない領域の一部には、ｐ＋拡散領域Ｐ９が形成されている。そして、ゲート電極５はゲート端子Ｖｇ３に接続され、ｎ＋拡散領域Ｎ６はウエル端子Ｖｂに接続され、ｐ＋拡散領域Ｐ７及びＰ８並びにＰ９は接地電位配線ＧＮＤに接続されている。
【００４３】
次に、本実施形態に係る半導体集積回路装置の動作について説明する。図３に示すように、バラクタ素子１３において、ｐ＋拡散領域Ｐ９に接地電位配線ＧＮＤを介して接地電位を印加することにより、Ｐ型基板ＰＳｕｂの電位を接地電位とする。そして、ゲート端子Ｖｇ３に正電位を印加し、ウエル端子Ｖｂに負電位を印加することにより、ＮウエルＮＷ２とゲート電極５との間に容量が形成される。そして、ゲート端子Ｖｇ３とウエル端子Ｖｂとの間の電圧を変化させることにより、容量値を変化させることができる。また、ｐ＋拡散領域Ｐ７及びＰ８に接地電位を印加することにより、ｐ＋拡散領域Ｐ７及びＰ８がＮウエルＮＷ２内の正孔を吸収し、バラクタ素子の容量値を安定化することができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００４４】
以上詳述したように、本発明によれば、ＭＯＳ型バラクタ素子のゲート絶縁膜をＭＯＳ型トランジスタのゲート絶縁膜よりも薄くしているため、ＭＯＳ型バラクタ素子の容量の最大値を大きくすることができ、これにより、バラクタ素子の単位面積あたりの容量値を増加させることができると共に、このＭＯＳ型バラクタ素子の容量可変範囲を広くすることができる。
【００４５】
上記の実施例の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
【００４６】
（付記１）
同一基板上にＭＯＳ型トランジスタ及びＭＯＳ型バラクタ素子が形成された半導体集積回路装置において、前記ＭＯＳ型バラクタ素子のゲート絶縁膜が、前記ＭＯＳ型トランジスタのゲート絶縁膜のうち最も薄いゲート絶縁膜よりも薄いことを特徴とする半導体集積回路装置。
【００４７】
（付記２）
前記ＭＯＳ型バラクタ素子に印加されるゲート電圧の最大値が、前記ＭＯＳ型トランジスタに印加されるゲート電圧の最大値よりも低いことを特徴とする付記１に記載の半導体集積回路装置。
【００４８】
（付記３）
前記ＭＯＳ型トランジスタ及び前記ＭＯＳ型バラクタ素子が同一の半導体基板の表面に形成されており、前記ＭＯＳ型トランジスタのゲート絶縁膜及び前記ＭＯＳ型バラクタ素子のゲート絶縁膜が前記半導体基板上に形成されていることを特徴とする付記１又は２に記載の半導体集積回路装置。
【符号の説明】
【００４９】
１  Ｎチャネルトランジスタ
２  Ｐチャネルトランジスタ
３、１３、２３  ＭＯＳ型バラクタ素子
４、１４  ゲート絶縁膜
５  ゲート電極
２０、２２  破線
２１  実線
２４、２５  電圧範囲
ＰＳｕｂ  Ｐ型基板
ＰＷ１  Ｐウエル
ＮＷ１、ＮＷ２  Ｎウエル
Ｐ１〜Ｐ９  ｐ＋拡散領域
Ｎ１〜Ｎ６  ｎ＋拡散領域
Ｖｓ１、Ｖｓ２  ソース端子
Ｖｄ１、Ｖｄ２  ドレイン端子
Ｖｇ１〜Ｖｇ３  ゲート端子
Ｖｂ  ウエル端子
ＶＤＤ  電源電位配線
ＧＮＤ  接地電位配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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