(57)【特許請求の範囲】
【請求項１】
半導体基板の第１領域に第１ゲート電極を形成し、前記半導体基板の第２領域に第２ゲート電極を形成する工程と、
前記第１ゲート電極の側壁に第１サイドウォールを形成し、前記第２ゲート電極の側壁に第２サイドウォールを形成する工程と、
前記半導体基板、前記第１ゲート電極、前記第２ゲート電極、前記第１サイドウォール及び前記第２サイドウォールを覆うように酸化膜を形成する工程と、
前記酸化膜上に、前記第１領域を覆うようにレジストを形成する工程と、
前記レジストをマスクとして前記酸化膜をエッチングする工程と、
前記エッチングする工程の後に前記レジストを除去する工程と、
前記レジストを除去する工程の後に塩素を含むガスを用いてプラズマ処理を行う工程と、
前記プラズマ処理を行う工程の後に前記半導体基板を洗浄する工程と、
前記洗浄する工程の後に、前記第２領域の前記半導体基板にリセスを形成する工程と、
前記リセス内にシリコンゲルマニウム層を形成する工程と、
を有し、
前記洗浄する工程において、前記エッチングする工程で残存した前記酸化膜の残留物を除去することを特徴とする半導体装置の製造方法。
【請求項２】
前記塩素を含むガスを用いたプラズマ処理において、前記第２サイドウォール端に残留した前記酸化膜をリフトオフすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記酸化膜は、ＴＥＯＳ（テトラエトキシシラン）、ＢＴＢＡＳ（ビスターシャルブチルアミノシラン）又はＴＤＭＡＳ（テトラジメチルアミノシラン）を含む原料ガスを用いて形成することを特徴とする請求項１あるいは２に記載の半導体装置の製造方法。
【請求項４】
前記洗浄する工程は、フッ酸を含む溶液を用いた洗浄を行うことを特徴とする請求項１から３の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）において、ｐチャネル型ＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）のソースドレイン領域にＳｉＧｅ（シリコンゲルマニウム）層が埋め込まれたembedded ＳｉＧｅ（ｅＳｉＧｅ）構造が採用されている。ＳｉＧｅの格子定数は
Ｓｉの格子定数よりも大きいため、ＳｉＧｅ層が埋め込まれたソースドレイン領域に挟まれたチャネル領域に圧縮歪みが印加される。この場合、チャネル領域のホール移動度が向上することにより、ＰＭＯＳＦＥＴの電流駆動能力が高まり、ＰＭＯＳＦＥＴの特性向上を実現することができる。
【０００３】
例えば、シリコン基板上に、絶縁膜として酸化膜をＣＶＤ(chemical vapor deposition)により形成し、酸化膜をマスクとしてエッチングを行い、酸化膜から露出した箇所のシ
リコン基板の表面にリセス（凹み）を形成する。そして、リセス内にＳｉＧｅ層を選択エピタキシャル成長させることによって、シリコン基板にｅＳｉＧｅ構造が形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−０９４２２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本件は、ｎチャネル型ＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）と、ｅＳｉＧｅ構造を適用するｐチャネル型ＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）を同一基板上に形成する場合であって、ＮＭＯＳＦＥＴにＳｉＧｅ層が成長されることを抑制し、かつＰＭＯＳＦＥＴのＳｉＧｅ層の形状不良の発生を抑止することを目的とする。
【課題を解決するための手段】
【０００６】
本件の一観点による半導体装置の製造方法は、半導体基板の第１領域に第１ゲート電極を形成し、前記半導体基板の第２領域に第２ゲート電極を形成する工程と、前記第１ゲート電極の側壁に第１サイドウォールを形成し、前記第２ゲート電極の側壁に第２サイドウォールを形成する工程と、前記半導体基板、前記第１ゲート電極、前記第２ゲート電極、前記第１サイドウォール及び前記第２サイドウォールを覆うように酸化膜を形成する工程と、前記酸化膜上に、前記第１領域を覆うようにレジストを形成する工程と、前記レジストをマスクとして前記酸化膜をエッチングすることにより、前記第２領域の前記酸化膜を除去する工程と、前記レジストを除去する工程と、前記半導体基板及び前記第１領域の前記酸化膜に対して、塩素を含むガスを用いてプラズマ処理を行う工程と、を備える。
【発明の効果】
【０００７】
本件によれば、ＮＭＯＳＦＥＴにＳｉＧｅ層が成長されることを抑制し、かつＰＭＯＳＦＥＴのＳｉＧｅ層の形状不良の発生を抑止することができる。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係る半導体装置の断面図（その１）である。
【図２】本実施形態に係る半導体装置の断面図（その２）である。
【図３】本実施形態に係る半導体装置の断面図（その３）である。
【図４】本実施形態に係る半導体装置の断面図（その４）である。
【図５】本実施形態に係る半導体装置の断面図（その５）である。
【図６】酸化膜２０のフッ酸耐性の変化を示すグラフである。
【図７】プラズマ処理時間と、酸化膜２０の膜厚の減少量（ｎｍ）との関係を示すグラフである。
【図８】シリコン基板１及び酸化膜２０のエッチング量とエッチング時間との関係を示すグラフである。
【図９】本実施形態に係る半導体装置の断面図（その６）である。
【図１０】本実施形態に係る半導体装置の断面図（その７）である。
【図１１】本実施形態に係る半導体装置の断面図（その８）である。
【図１２】本実施形態に係る半導体装置の断面図（その９）である。
【図１３】本実施形態に係る半導体装置の断面図（その１０）である。
【図１４】本実施形態に係る半導体装置の断面図（その１１）である。
【図１５】本実施形態に係る半導体装置の断面図（その１２）である。
【図１６】ゲートピッチ（Ｗpitch）、ゲート幅（Ｗgate）、ＳＷ幅（Ｗsw）及びリセス幅（Ｗrecess）の寸法を示す図である。
【図１７】従来例に係る半導体装置の断面図である。
【図１８】従来例に係る半導体装置の断面図である。
【図１９】従来例に係る半導体装置の断面図である。
【図２０】従来例に係る半導体装置の断面図である。
【図２１】従来例に係る半導体装置の断面図である。
【発明を実施するための形態】
【０００９】
ＰＭＯＳ領域（ＰＭＯＳＦＥＴが形成される領域）にリセスを形成する場合、シリコン基板の表面にリセスを形成する前に、ＰＭＯＳ領域の酸化膜を予め除去する必要がある。ＰＭＯＳ領域の酸化膜の除去には、ドライエッチングが一般的に用いられる。ＰＭＯＳ領域の酸化膜が完全に除去されず、ＰＭＯＳ領域に酸化膜の一部が残存することで、所望の形状のリセスが、シリコン基板の表面に形成されない問題がある。
【００１０】
例えば、図１７の（Ａ）に示すように、ＰＭＯＳ領域のゲート電極４０の側壁に形成されるサイドウォール４１際に酸化膜４２の一部が残存すると、図１７の（Ｂ）に示すように、所望の形状のリセス４３が、シリコン基板４４の表面に形成されない。図１７の（Ｂ）に示す点線は、酸化膜４２を完全に除去した場合に形成されるリセス４３の位置を示している。サイドウォール４１の形状のバラツキの影響を受けて、サイドウォール４１際に残存する酸化膜４２のサイズにバラツキが生じるため、リセス４３の幅（Ｗrecess）にバラツキが生じる。リセス４３の幅のバラツキは、リセス４３内に埋め込むＳｉＧｅ層の幅のバラツキの原因となる。その結果、チャネル領域に印加される圧縮歪みの大きさにバラツキが生じるため、ＰＭＯＳＦＥＴの特性にもバラツキが発生する。
【００１１】
シリコン基板４４にポケット領域及びエクステンション領域を形成した後、シリコン基板４４にｅＳｉＧｅ構造を形成する際、６００℃以上の高温処理を行うと不純物の拡散を誘起するため、６００℃以上の高温処理は好ましくない。そのため、シリコン基板４４上に酸化膜４２を成膜する際の温度は、６００℃未満とすることが好ましい。
【００１２】
しかし、低温ＣＶＤにより、シリコン基板４４上に形成された酸化膜４２は、フッ酸耐性が低くなる。酸化膜４２の膜厚が薄い場合、フッ酸を使用したウェット処理によってリセス４３表面の自然酸化膜を除去する際に、ＮＭＯＳ領域（ｎチャネル型ＭＯＳＦＥＴが形成される領域）の酸化膜４２も除去されてしまうという問題がある。図１８に示すように、酸化膜４２の膜厚が薄い場合、ＮＭＯＳ領域の酸化膜４２が除去された位置にＳｉＧｅ層４５が形成される。
【００１３】
一方、酸化膜４２の膜厚が厚い場合、ＰＭＯＳ領域の狭ピッチ部に酸化膜４２が埋まる。狭ピッチ部は、隣接して形成されたＰＭＯＳＦＥＴの間の距離が短い部分である。図１９に示すように、酸化膜４２の膜厚が厚い場合、ＰＭＯＳ領域の狭ピッチ部に酸化膜４２が埋まる。隣接して形成されたＰＭＯＳＦＥＴの間の距離が短いほど、隣接して形成されたＰＭＯＳＦＥＴの間に酸化膜４２が埋まりやすくなる。
【００１４】
隣接して形成されたＰＭＯＳＦＥＴの間に酸化膜４２が埋まっている場合、ＰＭＯＳ領域の酸化膜４２をドライエッチングにより除去する際に、酸化膜４２を完全に除去できない。図２０に示すように、隣接して形成されたＰＭＯＳＦＥＴの間の酸化膜４２が完全に除去されず、隣接して形成されたＰＭＯＳＦＥＴの間に酸化膜４２が残存してしまう。
【００１５】
隣接して形成されたＰＭＯＳＦＥＴの間に残存する酸化膜４２が、ドライエッチングによってシリコン基板４４にリセス４３を形成する際のマスクとなる。そのため、酸化膜４２の直下のシリコン基板４４にリセス４３が形成されず、シリコン基板４４にリセス形成の不良が発生する。図２１は、シリコン基板４４にリセス形成の不良が発生した場合の半導体装置の断面図である。図２１に示すように、隣接して形成されたＰＭＯＳＦＥＴの間に残存する酸化膜４２の直下のシリコン基板４４にリセス４３が形成されておらず、シリコン基板４４にリセス形成の不良が発生している。
【００１６】
上記の課題を解決するための実施形態を、以下、図面を参照して説明する。最初に、図１に示す半導体装置が形成されるまでの工程について説明する。本実施形態に係る半導体装置の製造方法においては、まず、シリコン（半導体）基板１にＳＴＩ（shallow trench
isolation）構造の素子分離膜２を形成する。
【００１７】
素子分離膜２の形成は以下のようにして行う。まず、スピンコート法により、フォトレジスト膜をシリコン基板１上に形成し、フォトリソグラフィによってフォトレジスト膜をパターニングすることにより、シリコン基板１上にレジストを形成する。次に、レジストをマスクとして、ドライエッチングによりシリコン基板１に素子分離溝を形成する。その後、アッシング処理により、レジストを除去する。次いで、ＣＶＤ（Chemical Vapor Deposition）法により、シリコン基板１に形成された素子分離溝にシリコン酸化膜を埋め込
むとともに、シリコン基板１上にシリコン酸化膜を堆積する。
【００１８】
そして、ＣＭＰ（chemical mechanical polishing）法により、シリコン基板１上のシ
リコン酸化膜の平坦化を行い、シリコン基板１に素子分離膜２を形成する。シリコン基板１に素子分離膜２を形成することにより、シリコン基板１にＮＭＯＳ領域（ｎチャネル型ＭＯＳＦＥＴが形成される領域）と、ＰＭＯＳ領域（ｐチャネル型ＭＯＳＦＥＴが形成される領域）とがそれぞれ画定される。
【００１９】
次に、スピンコート法により、フォトレジスト膜をシリコン基板１上に形成し、フォトリソグラフィによってフォトレジスト膜をパターニングすることにより、ＰＭＯＳ領域を覆うようにレジストを形成する。そして、ＰＭＯＳ領域のレジストをマスクとして、シリコン基板１のＮＭＯＳ領域に、例えば、Ｂ（ボロン）をイオン注入することにより、シリコン基板１にｐウェル３を形成する。
【００２０】
次いで、アッシング処理により、ＰＭＯＳ領域のレジストを除去する。そして、スピンコート法により、フォトレジスト膜をシリコン基板１上に形成し、フォトリソグラフィにより、ＮＭＯＳ領域を覆うようにレジストを形成する。次に、ＮＭＯＳ領域のレジストをマスクとして、シリコン基板１のＰＭＯＳ領域に、例えば、Ｐ（リン）を、イオン注入することにより、シリコン基板１にｎウェル４を形成する。次に、アッシング処理により、
ＮＭＯＳ領域のレジストを除去する。
【００２１】
そして、シリコン基板１上にゲート絶縁膜５を形成する。ゲート絶縁膜５として、例えば、酸窒化膜又は高誘電率（High-k）絶縁膜を用いてもよい。次に、ＣＶＤ法により、ゲート絶縁膜５上にポリシリコンを形成する。ポリシリコンに代えて、アモルファスシリコンをゲート絶縁膜５上に形成してもよい。次いで、スピンコート法により、フォトレジスト膜をポリシリコン上に形成し、フォトリソグラフィによってフォトレジスト膜をパターニングすることにより、ＰＭＯＳ領域のポリシリコンを覆うようにレジストを形成する。そして、ＰＭＯＳ領域のポリシリコン上のレジストをマスクとして、ＮＭＯＳ領域のポリシリコンにｎ型不純物をイオン注入する。
【００２２】
そして、アッシング処理により、ＰＭＯＳ領域のポリシリコン上のレジストを除去する。次に、スピンコート法により、フォトレジスト膜をポリシコン上に形成し、フォトリソグラフィによってフォトレジスト膜をパターニングすることにより、ＮＭＯＳ領域のポリシリコンを覆うようにレジストを形成する。次いで、ＮＭＯＳ領域のポリシリコン上のレジストをマスクとして、ＰＭＯＳ領域のポリシリコンにｐ型不純物をイオン注入する。
【００２３】
そして、アッシング処理により、ＮＭＯＳ領域のポリシリコンを覆うレジストを除去する。必要に応じて、ポリシリコンに注入されたｎ型不純物及びｐ型不純物の拡散を促進させるため、スパイクアニール等の熱処理を行ってもよい。
【００２４】
次に、スピンコート法により、フォトレジスト膜をポリシリコン上に形成し、フォトリソグラフィによってフォトレジスト膜をパターニングすることにより、ゲート電極用のレジストをポリシリコン上に形成する。次いで、ゲート電極用のレジストをマスクとして、異方性ドライエッチングを行い、シリコン基板１上方に第１ゲート電極６Ａ及び第２ゲート電極６Ｂを形成する。ＮＭＯＳ領域に第１ゲート電極６Ａが形成され、ＰＭＯＳ領域に第２ゲート電極６Ｂが形成される。
【００２５】
そして、アッシング処理により、ゲート電極用のレジストを除去する。次に、第１ゲート電極６Ａの側壁に第１thinサイドウォール７Ａを形成し、第２ゲート電極６Ｂの側壁に第２thinサイドウォール７Ｂを形成する。第１thinサイドウォール７Ａ及び第２thinサイドウォール７Ｂの形成は、例えば、シリコン基板１の全面に酸化膜を形成し、酸化膜をエッチバックすることにより行われる。酸化膜に代えて、窒化膜又は酸化膜と窒化膜との積層膜をシリコン基板１の全面に形成してもよい。本実施形態では、第１thinサイドウォール７Ａ及び第２thinサイドウォール７Ｂを形成する例を示すが、第１thinサイドウォール７Ａ及び第２thinサイドウォール７Ｂの形成を省略してもよい。
【００２６】
次いで、スピンコート法により、フォトレジスト膜をシリコン基板１上に形成し、フォトリソグラフィによってフォトレジスト膜をパターニングすることにより、ＰＭＯＳ領域にレジストを形成する。次に、第１ゲート電極６Ａ、第１thinサイドウォール７Ａ及びＰＭＯＳ領域のレジストをマスクとして、シリコン基板１のＮＭＯＳ領域にポケット注入及びエクステンション注入を行う。このように、第１thinサイドウォール７Ａは、シリコン基板１のＮＭＯＳ領域にポケット注入及びエクステンション注入を行うためのオフセットスペーサとして機能する。第１thinサイドウォール７Ａの形成工程を省略している場合は、第１ゲート電極６Ａ及びＰＭＯＳ領域のレジストをマスクとして、シリコン基板１のＮＭＯＳ領域にポケット注入及びエクステンション注入を行う。
【００２７】
シリコン基板１のＮＭＯＳ領域に対するポケット注入は、シリコン基板１のＮＭＯＳ領域にポケット不純物をイオン注入することにより行われる。ポケット不純物は、例えば、Ｂ（ボロン）及びＩｎ（インジウム）等のｐ型不純物である。
【００２８】
シリコン基板１のＮＭＯＳ領域に対するエクステンション注入は、シリコン基板１のＮＭＯＳ領域にエクステンション不純物をイオン注入することにより行われる。エクステンション不純物は、例えば、Ｐ（リン）、Ａｓ（ヒ素）及びＳｂ（アンチモン）等のｎ型不純物である。
【００２９】
シリコン基板１のＮＭＯＳ領域にポケット不純物がイオン注入されることにより、シリコン基板１のＮＭＯＳ領域にポケット領域８が形成される。シリコン基板１のＮＭＯＳ領域にエクステンション不純物がイオン注入されることにより、シリコン基板１のＮＭＯＳ領域にエクステンション領域９が形成される。シリコン基板１のＮＭＯＳ領域に対するポケット不純物のイオン注入は、シリコン基板１のＮＭＯＳ領域に対するエクステンション不純物のイオン注入より深い位置にまで行われる。そのため、ポケット領域８はエクステンション領域９より深い位置まで形成される。
【００３０】
次に、アッシング処理により、シリコン基板１のＰＭＯＳ領域のレジストを除去する。次いで、スピンコート法により、フォトレジスト膜をシリコン基板１上に形成し、フォトリソグラフィによってフォトレジスト膜をパターニングすることにより、ＮＭＯＳ領域にレジストを形成する。そして、第２ゲート電極６Ｂ、第２thinサイドウォール７Ｂ及びＮＭＯＳ領域のレジストをマスクとして、シリコン基板１のＰＭＯＳ領域にポケット注入及びエクステンション注入を行う。このように、第２thinサイドウォール７Ｂは、シリコン基板１のＰＭＯＳ領域にポケット注入及びエクステンション注入を行うためのオフセットスペーサとして機能する。第２thinサイドウォール７Ｂの形成工程を省略している場合は、第２ゲート電極６Ｂ及びＮＭＯＳ領域のレジストをマスクとして、シリコン基板１のＰＭＯＳ領域にポケット注入及びエクステンション注入を行う。
【００３１】
シリコン基板１のＰＭＯＳ領域に対するポケット注入は、シリコン基板１のＰＭＯＳ領域にポケット不純物をイオン注入することにより行われる。ポケット不純物は、例えば、Ｐ（リン）、Ａｓ（ヒ素）及びＳｂ（アンチモン）等のｎ型不純物である。
【００３２】
シリコン基板１のＰＭＯＳ領域に対するエクステンション注入は、シリコン基板１のＰＭＯＳ領域にエクステンション不純物をイオン注入することにより行われる。エクステンション不純物は、例えば、Ｂ（ボロン）及びＩｎ（インジウム）等のｐ型不純物である。
【００３３】
シリコン基板１のＰＭＯＳ領域にポケット不純物がイオン注入されることにより、シリコン基板１のＰＭＯＳ領域にポケット領域１０が形成される。シリコン基板１のＰＭＯＳ領域にエクステンション不純物がイオン注入されることにより、シリコン基板１のＰＭＯＳ領域にエクステンション領域１１が形成される。シリコン基板１のＰＭＯＳ領域に対するポケット不純物のイオン注入は、シリコン基板１のＰＭＯＳ領域に対するエクステンション不純物のイオン注入より深い位置にまで行われる。そのため、ポケット領域１０はエクステンション領域１１より深い位置まで形成される。
【００３４】
次に、アッシング処理により、シリコン基板１のＮＭＯＳ領域のレジストを除去する。次いで、第１thinサイドウォール７Ａの側壁に第１サイドウォール１２Ａを形成し、第２thinサイドウォール７Ｂの側壁に第２サイドウォール１２Ｂを形成する。第１サイドウォール１２Ａ及び第２サイドウォール１２Ｂの形成は、例えば、シリコン基板１の全面に酸化膜を形成し、酸化膜をエッチバックすることにより行われる。酸化膜に代えて、窒化膜又は酸化膜と窒化膜との積層膜をシリコン基板１の全面に形成してもよい。
【００３５】
そして、スピンコート法により、フォトレジスト膜をシリコン基板１上に形成し、フォトリソグラフィによってフォトレジスト膜をパターニングすることにより、ＰＭＯＳ領域
にレジストを形成する。次に、第１ゲート電極６Ａ、第１thinサイドウォール７Ａ、第１サイドウォール１２Ａ及びＰＭＯＳ領域のレジストをマスクとして、シリコン基板１のＮＭＯＳ領域にソースドレイン注入を行う。このように、第１サイドウォール１２Ａは、シリコン基板１のＮＭＯＳ領域にソースドレイン注入を行うためのオフセットスペーサとして機能する。第１thinサイドウォール７Ａの形成工程を省略している場合は、第１ゲート電極６Ａ、第１サイドウォール１２Ａ及びＰＭＯＳ領域のレジストをマスクとして、シリコン基板１のＮＭＯＳ領域にソースドレイン注入を行う。
【００３６】
シリコン基板１のＮＭＯＳ領域に対するソースドレイン注入は、シリコン基板１のＮＭＯＳ領域にソースドレイン不純物をイオン注入することにより行われる。ソースドレイン不純物は、例えば、Ｐ（リン）及びＡｓ（ヒ素）等のｎ型不純物である。シリコン基板１のＮＭＯＳ領域にソースドレイン不純物がイオン注入されることにより、シリコン基板１のＮＭＯＳ領域にソースドレイン領域１３が形成される。なお、ソースドレイン領域１３の形成は、後の工程で行ってもよい。
【００３７】
次に、ＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法又はＡＬＤ（atomic layer deposition）法により、シリコン基板１の上及びシリコン基板１の上方に、酸
化膜２０を形成する。酸化膜２０の膜厚は、例えば、２０ｎｍである。図２は、酸化膜２０が形成された場合の半導体装置の断面図である。
【００３８】
ＬＰ−ＣＶＤ法の場合、ＴＥＯＳ（テトラエトキシシラン）及びＯ２（酸素）を原料ガスとして、５５０℃以上６００℃以下の成膜温度及び０．１Ｐａ以上１０００Ｐａ以下の圧力の条件によりシリコン酸化膜２０を形成してもよい。更に、リモートプラズマによって原料ガスを活性化させてもよい。
【００３９】
また、ＬＰ−ＣＶＤ法の場合、ＢＴＢＡＳ（ビスターシャルブチルアミノシラン）及びＯ２（酸素）を原料ガスとして、４５０℃以上６００℃以下の成膜温度及び０．１Ｐａ以上１０００Ｐａ以下の圧力の条件によりシリコン酸化膜２０を形成してもよい。更に、リモートプラズマによって原料ガスを活性化させてもよい。
【００４０】
ＡＬＤ法の場合、ＴＤＭＡＳ（テトラジメチルアミノシラン）及びＯ３（オゾン）を原料ガスとして、３００℃以上６００℃以下の成膜温度の条件によりシリコン酸化膜２０を形成してもよい。更に、リモートプラズマによって原料ガスを活性化させてもよい。
【００４１】
ＬＰ−ＣＶＤ法、ＬＰ−ＣＶＤ法又はＡＬＤ法により、ＴＥＯＳ、ＢＴＢＡＳ又はＴＤＭＡＳを含む原料ガスを用いて形成された酸化膜２０は、ＳｉＨを含むＳｉＯ２である。
【００４２】
そして、スピンコート法により、フォトレジスト膜を酸化膜２０上に形成し、フォトリソグラフィによってフォトレジスト膜をパターニングすることにより、シリコン基板１におけるＮＭＯＳ領域を覆うようにレジスト２１を形成する。図３は、ＮＭＯＳ領域にレジスト２１を形成した場合の半導体装置の断面図である。
【００４３】
次に、ＮＭＯＳ領域のレジスト２１をマスクとして、ドライエッチングによりＰＭＯＳ領域の酸化膜２０を除去する。ドライエッチングは、ＣＦ４、Ｃ４Ｆ８又はＣＨＦ３などのフロロカーボン系のガスを用いて行ってもよい。また、ドライエッチングは、ＣＦ４、Ｃ４Ｆ８又はＣＨＦ３などのフロロカーボン系のガスを主体として、ＡｒやＯ２を添加したガスを用いて行ってもよい。
【００４４】
図４は、ＰＭＯＳ領域の酸化膜２０を除去した場合の半導体装置の断面図である。図４に示すように、ＰＭＯＳ領域において、シリコン基板１と第２サイドウォール１２Ｂとが
接触する位置の周辺には酸化膜２０の残留物が残っている。
【００４５】
次いで、アッシング処理により、レジスト２１を除去する。図５は、ＮＭＯＳ領域のレジスト２１を除去した場合の半導体装置の断面図である。
【００４６】
そして、基板温度を６００℃以下にして、シリコン基板１及びＮＭＯＳ領域の酸化膜２０に対してＣｌ（塩素）を含むガスでプラズマ処理を行う。Ｃｌを含むガスでプラズマ処理を行うことにより、ＮＭＯＳ領域の酸化膜２０が緻密化され、ＮＭＯＳ領域の酸化膜２０のフッ酸耐性が向上する。また、基板温度を６００℃以下にして、シリコン基板１及び酸化膜２０に対してＣｌ及びＨｅ（ヘリウム）を含むガスでプラズマ処理を行ってもよい。例えば、Ｈｅ雰囲気中にＣｌを添加してもよい。
【００４７】
ここで、酸化膜２０のフッ酸耐性の向上について説明する。図６は、酸化膜２０のフッ酸耐性の変化を示すグラフである。図６の縦軸は、酸化膜２０に対してフッ酸処理を行った場合の酸化膜２０の膜厚の減少量（ｎｍ）を示している。図６の横軸は、プラズマ処理の条件を示している。条件Ａは、プラズマ処理を行わずに、酸化膜２０に対してフッ酸処理を行っている。条件Ｂは、Ｈｅ（ヘリウム）ガス及びＯ２（酸素）ガスを用いてプラズマ処理を３０秒行った後、酸化膜２０に対してフッ酸処理を行っている。条件Ｃは、Ｈｅガス及びＯ２ガスを用いてプラズマ処理を６０秒行った後、酸化膜２０に対してフッ酸処理を行っている。条件Ｄは、Ｈｅガス及びＯ２ガスを用いてプラズマ処理を２４０秒行った後、酸化膜２０に対してフッ酸処理を行っている。条件Ｅは、Ｈｅガスを用いてプラズマ処理を３０秒行った後、酸化膜２０に対してフッ酸処理を行っている。条件Ｆは、Ｈｅガスを用いてプラズマ処理を６０秒行った後、酸化膜２０に対してフッ酸処理を行っている。条件Ｇは、Ｈｅガスを用いてプラズマ処理を２４０秒行った後、酸化膜２０に対してフッ酸処理を行っている。条件Ｂから条件Ｇにおけるプラズマ処理は、基板温度を４５０℃以上５００以下にして行っている。また、条件Ａから条件Ｇにおいて、フッ酸処理の条件は全て同じである。
【００４８】
図６に示すように、条件Ａと比較して条件Ｂから条件Ｇは、酸化膜２０の膜厚の減少量（ｎｍ）が、５分の１程度になっている。すなわち、Ｈｅガス及びＯ２ガスを用いてプラズマ処理を行った場合やＨｅガスを用いてプラズマ処理を行った場合、フッ酸耐性が向上している。また、Ｈｅガスを用いてプラズマ処理を行った場合、Ｈｅガス及びＯ２ガスを用いてプラズマ処理を行った場合と同等以上のフッ酸耐性の向上が見られる。
【００４９】
図７は、プラズマ処理時間と、酸化膜２０の膜厚の減少量（ｎｍ）との関係を示すグラフである。図７の縦軸は、プラズマ処理を行った場合の酸化膜２０の膜厚の減少量（ｎｍ）を示している。約１０ｎｍの膜厚の酸化膜２０を形成した後、エリプソメーターを用いて、酸化膜２０の膜厚を計測（第１計測）し、Ｈｅガスを用いてプラズマ処理した後、エリプソメーターを用いて、酸化膜２０の膜厚を計測（第２計測）する。第２計測による酸化膜２０の膜厚から第１計測による酸化膜の膜厚を引いた数値を、酸化膜２０の膜厚の減少量（ｎｍ）としている。図７の横軸は、Ｈｅガスを用いてプラズマ処理したときのプラズマ処理時間（秒）を示している。
【００５０】
Ｈｅガスを用いてプラズマ処理を行うことにより、酸化膜２０の膜厚は減少する。図７に示すように、酸化膜２０の膜厚は２ｎｍ程度減少している。一方、酸化膜２０の膜厚の減少量（ｎｍ）は、プラズマ処理時間を長くしてもほとんど変化していない。すなわち、プラズマ処理時間の長短によらず、酸化膜２０の膜厚の減少量（ｎｍ）は一定である。この結果から、プラズマ処理におけるエッチングによって酸化膜２０の膜厚の減少が発生したのではなく、酸化膜２０が緻密化することによって酸化膜２０の膜厚が減少したものと推測される。
【００５１】
図６及び図７に示す結果から、酸化膜２０が緻密化することによって、酸化膜２０のフッ酸耐性が向上すると推測される。プラズマ状態のＨｅイオンやラジカルが酸化膜２０に含まれるＳｉ−Ｈの結合から電子を受け取り、Ｓｉ−ＨからＨが離脱することによって、酸化膜２０が緻密化したと考えられる。Ｓｉ−ＨからＨが離脱するのに重要なことは、高エネルギー状態で化学反応性の高いプラズマであり、プラズマ原料としてはＨｅに限らなくてもよい。ここでは、反応性の低いＨｅプラズマを用いているが、反応性の高いＣｌプラズマを用いた場合も同様に、Ｓｉ−ＨからＨが離脱する反応は進行する。したがって、Ｃｌを含むガスを用いてプラズマ処理を行った場合であっても、酸化膜２０のフッ酸耐性が向上すると推測される。
【００５２】
また、Ｃｌを含むガスでプラズマ処理を行うことにより、ＰＭＯＳ領域のシリコン基板１の表面がエッチングされ、ＰＭＯＳ領域のシリコン基板１の表面が削られる。ＰＭＯＳ領域のシリコン基板１の表面が削られることにより、シリコン基板１上に残存する酸化膜２０の残留物がリフトオフされる。
【００５３】
図８は、シリコン基板１及び酸化膜２０のエッチング量とエッチング時間との関係を示すグラフである。図８の縦軸は、シリコン基板１及び酸化膜２０のエッチング量を示している。シリコン基板１及び酸化膜２０のエッチング量は、透過型電子顕微鏡（ＴＥＭ）を用いて、エッチング前後におけるシリコン基板１及び酸化膜２０の形状から算出している。図８の横軸は、エッチング時間（秒）を示している。図８中の丸（○）は、シリコン基板１のエッチング量であり、図８中の四角（□）は、酸化膜２０のエッチング量である。約２０００Ｐａの全圧で、Ｈ２（水素）ガスの供給量を２０ｓｌｍ、ＨＣｌ（塩化水素）ガスの供給量を４５ｓｃｃｍとする混合ガスによりエッチングを行っている。
【００５４】
図８に示すように、エッチング時間が増加するにつれて、シリコン基板１のエッチング量が増加している。一方、図８に示すように、Ｈ２ガス及びＨＣｌガスの混合ガスによるエッチングが行われても酸化膜２０の膜厚は減少せず、エッチング時間が増加しても、酸化膜２０のエッチング量は増加していない。ここでは、Ｈ２ガス及びＨＣｌガスの混合ガスをプラズマ状態にしていないが、Ｈ２ガス及びＨＣｌガスの混合ガスをプラズマ状態にする場合、反応が活性になり、シリコン基板１のエッチング量がより多くなると推測される。また、ＨＣｌガスを用いず、Ｈ２ガスのみでエッチングを行った場合については、シリコン基板１及び酸化膜２０のエッチング量の増加は見られなかった。したがって、シリコン基板１の表面を削るためには、少なくともＣｌを含むガスを用いてシリコン基板１をエッチングすることが好ましい。
【００５５】
半導体装置の製造工程の説明に戻る。フッ酸を加えたＳＰＭ（sulfuric acid hydrogen
peroxide mixture）溶液又はフッ酸を加えたＡＰＭ（ammonia hydrogen peroxide mixture）溶液を用いて、シリコン基板１の表面を洗浄する。シリコン基板１に対する洗浄処理により、リフトオフされた酸化物２０の残留物の除去が行われる。図９は、ＰＭＯＳ領域における酸化物２０の残留物を除去した場合の半導体装置の断面図である。
【００５６】
次に、ＮＭＯＳ領域の酸化膜２０をマスクとして、エッチングを行うことにより、酸化膜２０から露出した箇所のシリコン基板１の表面にリセス（凹み）２２を形成する。すなわち、ＮＭＯＳ領域の半導体基板１の表面にリセス２２を形成する。エッチングは、等方性ドライエッチング、等方性ウェットエッチング及び異方性ウェットエッチングの何れかにより行ってもよいし、これらを組み合わせて行ってもよい。リセス２２の深さは、例えば、２０ｎｍ以上１００ｎｍ以下である。図１０は、シリコン基板１の表面にリセス２２を形成した場合の半導体装置の断面図である。
【００５７】
次いで、フッ酸を用いたウェット処理によりリセス２２の表面の自然酸化膜を除去する。そして、ＣＶＤ法により、リセス２２内にＳｉＧｅ（シリコンゲルマニウム）を選択成長させることにより、リセス２２内にＳｉＧｅ層２３を形成する。図１１は、シリコン基板１のリセス２２内にＳｉＧｅ層２３を形成した場合の半導体装置の断面図である。
【００５８】
Ｈ２（水素）、ＳｉＨ４（シラン）、Ｂ２Ｈ６（ジボラン）、ＨＣｌ（塩化水素）、ＧｅＨ４（ゲルマン）の混合ガスを用いた場合、一例として、下記の条件でリセス２２内にＳｉＧｅ層２３を形成することができる。
・基板温度  ５００℃以上７５０℃以下（例えば、５５０℃）
・混合ガスの全圧  １３３３．２２Ｐａ
・各ガスの分圧  Ｈ２（水素）：１０００Ｐａ以上１５００Ｐａ以下（例えば、１３００Ｐａ）、ＳｉＨ４（シラン）：４Ｐａ以上１０Ｐａ以下（例えば、６Ｐａ）、Ｂ２Ｈ６（ジボラン）：１Ｅ−３Ｐａ以上２Ｅ−３Ｐａ以下（例えば、１．３Ｅ−３Ｐａ）、ＨＣｌ（塩化水素）：１．８Ｐａ以上２．２Ｐａ以下（例えば、２Ｐａ）、ＧｅＨ４（ゲルマン）：４Ｐａ以上１０Ｐａ以下（例えば、２Ｐａ）
・Ｓｉ成長速度  １ｎｍ／ｍｉｎ
・Ｂ濃度  １Ｅ１９／ｃｍ３以上１Ｅ２１／ｃｍ３以下
ＮＭＯＳ領域のシリコン基板１を覆うように酸化膜２０が形成されているため、ＮＭＯＳ領域のシリコン基板１の表面、第１ゲート電極６Ａ及び第１サイドウォール１２Ａ等には、ＳｉＧｅ層２３が形成されていない。このように、ＮＭＯＳ領域の酸化膜２０は、ＳｉＧｅ成長防止マスクとして機能する。
【００５９】
そして、フッ酸を用いたウェット処理により、ＮＭＯＳ領域の酸化膜２０を除去する。この場合、更にドライエッチングを行うことにより、ＮＭＯＳ領域の酸化膜２０を除去してもよい。図１２は、ＮＭＯＳ領域の酸化膜２０を除去した場合の半導体装置の断面図である。なお、ソースドレイン領域１３の形成が行われていない場合、ＮＭＯＳ領域の酸化膜２０を除去した後にソースドレイン領域１３の形成を行うようにしてもよい。
【００６０】
次に、シリコン基板１の全面に、スパッタ法によりＮｉ（ニッケル）及びＣｏ（コバルト）等の高融点金属膜を形成する。次いで、高融点金属膜をアニールして、第１ゲート電極６Ａの上面と、第２ゲート電極６Ｂの上面と、ソースドレイン領域１３におけるシリコン基板１の上面と、ＳｉＧｅ層２３の上面と、にそれぞれシリサイド層２４を形成する。図１３は、シリサイド層２４を形成した場合の半導体装置の断面図である。
【００６１】
そして、ＴＥＯＳ(tetra ethoxy silane)ガスを原料とするプラズマＣＶＤ法により、
シリコン基板１上及びシリコン基板１の上方に、層間絶縁膜３０として酸化シリコン(Ｓ
ｉＯ２)膜を形成する。次に、ＣＭＰ法により、層間絶縁膜３０を研磨して、層間絶縁膜
３０の上面を平坦化する。
【００６２】
次いで、スピンコート法により、フォトレジスト膜を層間絶縁膜３０上に形成し、フォトリソグラフィによってフォトレジスト膜をパターニングすることにより、コンタクト用のレジストを層間絶縁膜３０上に形成する。そして、コンタクト用のレジストをマスクとして、異方性ドライエッチングを行い、層間絶縁膜３０にコンタクトホールを形成する。
【００６３】
次に、スパッタ法により、コンタクトホール内にバリアメタル膜を形成する。バリアメタル膜は、例えば、ＴａＮ（窒化タンタル）やＴｉＮ（窒化チタン）等である。ここでは、コンタクトホール内にバリアメタル膜を形成する例を示すが、バリアメタル膜の形成工程を省略してもよい。
【００６４】
次いで、ＣＶＤ法により、コンタクトホール内にタングステン膜を形成する。タングス
テン膜に代えて、銅膜をコンタクトホール内に形成してもよい。そして、ＣＭＰ法により、層間絶縁膜３０の表面が露出するまで、タングステン膜及びバリアメタル膜を研磨する。この結果、コンタクトホール内にコンタクトプラグ３１が形成される。図１４は、層間絶縁膜３０及びコンタクトプラグ３１を形成した場合の半導体装置の断面図である。
【００６５】
次に、スパッタ法により、層間絶縁膜３０上にＡｌ（アルミニウム）等の金属膜を形成する。次いで、スピンコート法により、フォトレジスト膜を金属膜上に形成し、フォトリソグラフィによってフォトレジスト膜をパターニングすることにより、配線用のレジストを金属膜上に形成する。そして、配線用のレジストをマスクとして、異方性ドライエッチングを行い、層間絶縁膜３０上に配線層３２を形成する。図１５は、配線層３２を形成した場合の半導体装置の断面図である。必要に応じて、層間絶縁膜３０、コンタクトプラグ３１及び配線層３２の形成と同様の工程により、層間絶縁膜、ビアプラグ及び配線層を形成して、多層配線構造としてもよい。
【００６６】
図１６に、ゲートピッチ（Ｗpitch）、ゲート幅（Ｗgate）、ＳＷ幅（Ｗsw）及びリセ
ス幅（Ｗrecess）の寸法を示す。ゲートピッチ（Ｗpitch）は、隣接する第２ゲート電極
６Ｂのピッチである。ゲート幅（Ｗgate）は、第２ゲート電極６Ｂの幅である。ＳＷ幅（Ｗsw）は、第２thinサイドウォール７Ｂ及び第２サイドウォール１２Ｂの幅である。リセス幅（Ｗrecess）は、リセス２２の幅である。
【００６７】
酸化膜２０の膜厚が厚い場合、酸化膜２０が均一の膜厚でシリコン基板１上に形成されず、狭ピッチ部のリセス幅（Ｗrecess）が酸化膜２０で完全に埋まってしまう。狭ピッチ部のリセス幅（Ｗrecess）が酸化膜２０で完全に埋まらないようにするための酸化膜２０の膜厚は、ゲートピッチ（Ｗpitch）、ゲート幅（Ｗgate）及びＳＷ幅（Ｗsw）に依存し
、下記の式によって算出することが可能である。
【００６８】
Ｗrecess＝Ｗpitch−Ｗgate−２Ｗsw
酸化膜２０としてカバレッジが良い膜を用いた場合、狭ピッチ部のリセス幅（Ｗrecess）が完全に埋まらないようにするための酸化膜２０の膜厚は、Ｗrecess／２の膜厚となる。カバレッジが良い膜は、平坦部に成長する膜の膜厚と、サイドウォールの横に成長する膜の膜厚との差が小さい膜である。例えば、ゲートピッチ（Ｗpitch）が１４０ｎｍ、ゲ
ート幅（Ｗgate）が４０ｎｍ、ＳＷ幅（Ｗsw）が３０ｎｍである場合、Ｗrecess＝１４０ｎｍ−４０ｎｍ−３０ｎｍ×２＝４０ｎｍとなる。したがって、狭ピッチ部のリセス幅（Ｗrecess）が酸化膜２０で完全に埋まらないようにするための酸化膜２０の膜厚は、４０ｎｍ／２＝２０ｎｍとなる。
【００６９】
本実施形態によれば、シリコン基板１及びＮＭＯＳ領域の酸化膜２０に対してＣｌを含むガスでプラズマ処理を行うことにより、酸化膜２０が緻密化され、ＮＭＯＳ領域の酸化膜２０のフッ酸耐性を向上することができる。ＮＭＯＳ領域の酸化膜２０のフッ酸耐性が向上するため、フッ酸を用いたウェット処理によりリセス２２の表面の自然酸化膜を除去する工程において、ＮＭＯＳ領域の酸化膜２０が除去されない。したがって、ＰＭＯＳ領域の半導体基板１のリセス２２内にＳｉＧｅ層２３を形成する工程において、ＮＭＯＳ領域にＳｉＧｅ層２３が形成されることを回避できる。
【００７０】
また、本実施形態によれば、シリコン基板１及びＮＭＯＳ領域の酸化膜２０に対してＣｌを含むガスでプラズマ処理を行うことにより、シリコン基板１上に残存する酸化膜２０の残留物をリフトオフすることができる。リフトオフされた酸化膜２０の残留物は、シリコン基板１に対する洗浄処理により除去することができる。ＰＭＯＳ領域の酸化膜２０が完全に除去されるため、ＰＭＯＳ領域に酸化膜２０の一部が残存するという問題を解消することができる。その結果、ＰＭＯＳ領域の半導体基板１の表面に所望の形状のリセス２
２を形成することが可能となり、ＰＭＯＳ領域の半導体基板１の表面に形成されるリセス２２の形状不良の発生を抑止することができる。ＰＭＯＳ領域の半導体基板１の表面に所望の形状のリセス２２が形成されるため、リセス２２内に形成されるＳｉＧｅ層２３の幅のバラツキが抑制される。これにより、チャネル領域に印加される圧縮歪みの大きさが安定化され、ＰＭＯＳＦＥＴの特性の安定化を図ることが可能となる。
【００７１】
本実施形態では、シリコン基板１及びＮＭＯＳ領域の酸化膜２０に対してＣｌを含むガスでプラズマ処理を行うことにより、酸化膜２０を緻密化するとともに、シリコン基板１上に残存する酸化膜２０の残留物をリフトオフする例を説明した。すなわち、一つの工程により、酸化膜２０を緻密化するとともに、シリコン基板１上に残存する酸化膜２０の残留物をリフトオフする例を説明した。しかし、これに限定されず、酸化膜２０を緻密化する工程と、シリコン基板１上に残存する酸化膜２０の残留物をリフトオフする工程とを別工程としてもよい。別工程とした場合、シリコン基板１及びＮＭＯＳ領域の酸化膜２０に対してＨｅを含むガスでプラズマ処理を行うことにより、酸化膜２０を緻密化してもよい。また、別工程とした場合、プラズマ状態ではないＣｌガスを用いて、シリコン基板１上に残存する酸化膜２０の残留物をリフトオフするようにしてもよい。
【符号の説明】
【００７２】
１    シリコン（半導体）基板
２    素子分離膜
３    ｐウェル
４    ｎウェル
５    ゲート絶縁膜
６Ａ  第１ゲート電極
６Ｂ  第２ゲート電極
７Ａ  第１thinサイドウォール
７Ｂ  第２thinサイドウォール
８、１０    ポケット領域
９、１１    エクステンション領域
１２Ａ  第１サイドウォール
１２Ｂ  第２サイドウォール
１３  ソースドレイン領域
２０  酸化膜
２１  レジスト
２２  リセス
２３  ＳｉＧｅ（シリコンゲルマニウム）層
２４  シリサイド層
３０  層間絶縁膜
３１  コンタクトプラグ
３２  配線層
【図１】
0005540852.tif 000002
【図２】
0005540852.tif 000003
【図３】
0005540852.tif 000004
【図４】
0005540852.tif 000005
【図５】
0005540852.tif 000006
【図６】
0005540852.tif 000007
【図７】
0005540852.tif 000008
【図８】
0005540852.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0005540852.tif 000017
【図１７】
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【図１８】
0005540852.tif 000019
【図１９】
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【図２０】
0005540852.tif 000021
【図２１】
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