(57)【特許請求の範囲】
【請求項１】
一方の端子が共通信号線に接続され、他方の端子がスイッチを介して複数の異なる基準電位源に切り替え可能に接続され、所定の比率で重み付けされた容量値を有する複数の容量からなる参照容量群と、
前記スイッチを切り換えることにより前記共通信号線の電圧を変化させる前記参照容量群を含み、サンプリング時に印加されるアナログ入力信号の電圧を保持する容量型ＤＡＣと、
前記共通信号線の電位を参照電位と比較する比較器と、
前記比較器の比較結果に基づいて、前記共通信号線の電位が前記参照電位に近づくように前記容量型ＤＡＣのスイッチを順次切り替える逐次変換制御回路と、
前記比較器のオフセットを小さくするように段階的に補正するオフセット補正回路と、
前記共通信号線の電圧変化の誤差を小さくするように段階的に補正するＤＡＣ補正回路と、を備え、
前記オフセット補正回路および前記ＤＡＣ補正回路は、前記比較器のオフセットを補正した時の残留オフセットおよび前記容量型ＤＡＣの誤差を補正した時の残留誤差を互いに相殺するように、補正を行うことを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記容量型ＤＡＣは、一方の端子が前記共通信号線に接続された上位側の参照容量群と、一方の端子がブリッジ容量を介して前記共通信号線に接続された下位側の参照容量群と、一方の端子がブリッジ容量を介して前記共通信号線に接続されると共に他方の端子を所定の基準電位源に接続するか否かが選択可能な補正容量群と、を備え、
前記ＤＡＣ補正回路は、前記下位側の参照容量群の重みの合計が、前記上位側の参照容量群の最小参照容量の重みと等価になるように、前記補正容量群の他方の端子の前記所定の基準電位源への接続を設定する請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記容量型ＤＡＣは、一方の端子が前記共通信号線に接続された上位側の参照容量群と、一方の端子が前記共通信号線に接続された容量値が可変のブリッジ容量と、一方の端子が前記ブリッジ容量を介して前記共通信号線に接続された下位側の参照容量群と、を備え、
前記ブリッジ容量の容量値を段階的に変化させたとき、前記ＤＡＣ補正回路は、前記下位側の参照容量群の重みが、前記上位側の参照容量群の最小容量値の参照容量と等価になるように補正する請求項１に記載のＡ／Ｄ変換装置。
【請求項４】
前記容量型ＤＡＣは、一方の端子が接続容量を介して前記共通信号線に接続され、補正電圧を出力する補正電圧源を備え、
前記ＤＡＣ補正回路は、前記参照容量群の重みを２の累乗で変化させて、前記共通信号線の電圧を段階的に変化させるように前記補正電圧源を設定する請求項１に記載のＡ／Ｄ変換装置。
【請求項５】
前記参照容量群は、一方の端子が前記共通信号線に接続された上位側の参照容量群と、一方の端子が前記共通信号線に接続されたブリッジ容量と、一方の端子が前記ブリッジ容量の他方の端子に接続された下位側の参照容量群と、を備え、
前記補正電圧源は、前記接続容量を介して前記ブリッジ容量の他方の端子に接続される請求項４に記載のＡ／Ｄ変換装置。
【請求項６】
前記オフセット補正回路は、前記比較器のオフセットを補正した時の前記残留オフセットが所定の極性になるように設定し、
前記ＤＡＣ補正回路は、前記容量型ＤＡＣの誤差を補正した時の前記容量型ＤＡＣの残留誤差が前記所定の極性と逆の極性を有する場合には前記容量型ＤＡＣの補正値を維持し、前記容量型ＤＡＣの残留誤差が前記所定の極性と同じ極性を有する場合には前記容量型ＤＡＣの補正値を１段階戻す請求項１に記載のＡ／Ｄ変換装置。
【請求項７】
前記オフセット補正回路は、前記比較器のオフセットを補正し、
前記ＤＡＣ補正回路は、前記容量型ＤＡＣの誤差を補正し、
前記ＤＡＣ補正回路は、前記容量型ＤＡＣの誤差を補正した時の前記容量型ＤＡＣの残留誤差が、前記比較器の残留オフセットと互いに相殺するか判定し、
相殺する場合には、前記容量型ＤＡＣの補正値を維持し、
相殺しない場合には、前記容量型ＤＡＣの補正値を１段階戻すように制御する請求項１に記載のＡ／Ｄ変換装置。
【請求項８】
２組の参照容量群であって、各組の各参照容量群は、一方の端子が各共通信号線に接続され、他方の端子がスイッチを介して複数の異なる基準電位源に切り替え可能に接続され、所定の比率で重み付けされた容量値を有する複数の容量を備える、２組の参照容量群と、
前記スイッチを切り換えることにより各共通信号線の電圧を変化させる前記２組の参照容量群を含み、サンプリング時に印加される差動アナログ入力信号の電圧を保持する容量型ＤＡＣと、
前記容量型ＤＡＣの２つの共通信号線の電位を比較する比較器と、
前記比較器の比較結果に基づいて、前記２つの共通信号線の電位が互いに近づくように前記容量型ＤＡＣのスイッチを順次切り替える逐次変換制御回路と、
前記比較器のオフセットを小さくするように段階的に補正するオフセット補正回路と、
前記２つの共通信号線の電圧変化の誤差を小さくするように段階的に補正するＤＡＣ補正回路と、を備え、
前記オフセット補正回路および前記ＤＡＣ補正回路は、前記比較器のオフセットを補正した時の残留オフセットおよび前記容量型ＤＡＣの誤差を補正した時の残留誤差を互いに相殺するように、補正を行うことを特徴とするＡ／Ｄ変換装置。
【請求項９】
一方の端子が共通信号線に接続され、他方の端子がスイッチを介して複数の異なる基準電位源に切り替え可能に接続され、所定の比率で重み付けされた容量値を有する複数の容量からなる参照容量群と、前記スイッチを切り換えることにより前記共通信号線の電圧を変化させる前記参照容量群を含み、サンプリング時に印加されるアナログ入力信号の電圧を保持する容量型ＤＡＣと、前記共通信号線の電位を参照電位と比較する比較器と、前記比較器の比較結果に基づいて、前記共通信号線の電位が前記参照電位に近づくように前記容量型ＤＡＣのスイッチを順次切り替える逐次変換制御回路と、前記比較器のオフセットを小さくするように段階的に補正するオフセット補正回路と、前記共通信号線の電圧変化の誤差を小さくするように段階的に補正するＤＡＣ補正回路と、を備えるＡ／Ｄ変換装置の補正方法であって、
前記比較器のオフセットを補正した時の残留オフセットおよび前記容量型ＤＡＣの誤差を補正した後の残留誤差が互いに相殺するか判定し、
相殺する場合には、前記オフセットを補正した時のオフセット補正データおよび前記容量型ＤＡＣの誤差を補正した時のＤＡＣ補正データを維持し、
相殺しない場合には、前記オフセット補正データまたは前記ＤＡＣ補正データを、補正の１段階前の状態に戻す、ことを特徴とするＡ／Ｄ変換装置の補正方法。
【請求項１０】
２組の参照容量群であって、各組の各参照容量群は、一方の端子が各共通信号線に接続され、他方の端子がスイッチを介して複数の異なる基準電位源に切り替え可能に接続され、所定の比率で重み付けされた容量値を有する複数の容量を備える、２組の参照容量群と、前記スイッチを切り換えることにより各共通信号線の電圧を変化させる前記２組の参照容量群を含み、サンプリング時に印加される差動アナログ入力信号の電圧を保持する容量型ＤＡＣと、前記容量型ＤＡＣの２つの共通信号線の電位を比較する比較器と、前記比較器の比較結果に基づいて、前記２つの共通信号線の電位が互いに近づくように前記容量型ＤＡＣのスイッチを順次切り替える逐次変換制御回路と、前記比較器のオフセットを小さくするように段階的に補正するオフセット補正回路と、前記２つの共通信号線の電圧変化の誤差を小さくするように段階的に補正するＤＡＣ補正回路と、を備えるＡ／Ｄ変換装置の補正方法であって、
前記比較器のオフセットを補正した時の残留オフセットおよび前記容量型ＤＡＣの誤差を補正した時の残留誤差が互いに相殺するか判定し、
相殺する場合には、前記オフセットを補正した時のオフセット補正データおよび前記容量型ＤＡＣの誤差を補正した時のＤＡＣ補正データを維持し、
相殺しない場合には、前記オフセット補正データまたは前記ＤＡＣ補正データを、補正の１段階前の状態に戻す、ことを特徴とするＡ／Ｄ変換装置の補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換装置およびＡ／Ｄ変換装置の補正方法に関する。
【背景技術】
【０００２】
マイクロコンピュータやシステムＬＳＩに搭載するアナログ−デジタル変換器（ＡＤＣ）は、小型化および高精度化の観点から逐次比較（ＳＡＲ:Successive Approximation Routine）型が多く用いられている。一般的なＳＡＲ  ＡＤＣは、ＤＡ変換器を利用し、アナログ入力信号の電圧とＤＡ変換器の出力電圧を比較器（コンパレータ）で比較し、比較結果に基づいてＤＡ変換器に与えるデジタル信号を高位ビットから順に決定する。言い換えれば、ＤＡ変換器を利用するＳＡＲ  ＡＤＣでは、近似するデジタル値を算出する信号処理が電圧で行われる。一般的なＳＡＲ  ＡＤＣでは、動作速度がＤＡ変換器の出力の整定時間により制限されるため高速化が難しく、高速化するために駆動能力の大きな素子を使用すると、消費電力が増大するという問題があった。
【０００３】
このような問題を解決するため、近年、低消費電力のＳＡＲ  ＡＤＣとして、電荷再配分型ＳＡＲ  ＡＤＣが提案されている。電荷再配分型ＳＡＲ  ＡＤＣでは、近似するデジタル値を算出する信号処理が電荷で行われる。
【０００４】
電荷再配分型ＳＡＲ  ＡＤＣのビット数の増加が要望されている。ビット数を増加するには、それに応じて変換処理を高精度にする必要がある。電荷再配分型ＳＡＲ  ＡＤＣの変換処理を高精度化する上で問題になる要因として、比較器のオフセットおよび容量型ＤＡＣ（ＣＤＡＣ）における参照容量の容量値の誤差が知られている。ＣＤＡＣを構成する参照容量の容量値が２の累乗にしたがって変化しないと、ＣＤＡＣの出力電位も２の累乗で変化しないため、Ａ／Ｄ変換値に誤差が発生する。誤差が、最小ビットに対応する電圧値より大きい場合には、たとえビット値を決定しても精度が保障されない。
【０００５】
そこで、比較器にオフセットを補正するオフセット補正回路を設けて、オフセットを小さくすることが行われている。オフセット補正回路の調整は、Ａ／Ｄ変換装置の製造段階または、Ａ／Ｄ変換装置の動作時に行われる。製造段階で行う場合には、オフセット補正は、アナログ信号で行われる場合もあるが、一般的にはデジタル補正コードを使用して行われる。特に、Ａ／Ｄ変換装置の動作時に自動的にオフセット補正を行う場合には、デジタル補正コードでデジタル補正が行われる。
【０００６】
比較器のデジタル補正は、デジタル補正コードに応じてアナログ信号を発生し、一方の信号経路の所定部分に印加する。オフセット補正を行うために、差動増幅器の一方の信号経路に流れる電流を増加または減少させる方法は各種提案されている。デジタル補正を行う場合、補正信号の最小変化幅がデジタル補正コードの最小ビットに対応する。補正動作は、正入力と負入力が等しい状態にし、デジタル補正コードを１段階ずつ変化させて補正信号を徐々に変化させ、出力が変化したらデジタル補正コードの変化を停止する。そして、その時のデジタル補正コードの値を補正値として決定する。この状態は、オフセット電圧がゼロのレベルを少し上回った状態であり、この時のオフセット電圧のゼロとの差を残留オフセットと称する。残留オフセットの絶対値は、デジタル補正コードの１段分に相当するオフセット電圧幅より小さいが、デジタル補正コードで補正する場合には存在する。残留オフセットがどちらの極性になるかは、比較器において補正を行う位置、サーチ方法（サーチ方向など）により決定される。
【０００７】
また、ＣＤＡＣに誤差補正回路を設けて、ＣＤＡＣの出力電圧の誤差を小さくすることが行われている。ＣＤＡＣの誤差補正メカニズムは各種あるが、誤差補正は、デジタル補正コードを使用して、比較器のオフセット補正と同様に、誤差を小さくするようにデジタル補正コードを変化させることにより行われる。そのため、デジタル補正コードに応じてＣＤＡＣを補正する場合、残留誤差が存在し、残留誤差の極性は、補正方法、たとえばサーチ方向などにより決定される。
【０００８】
ＣＤＡＣの補正における残留誤差は、比較器の判定結果に、オフセットと同様に影響する。しかし、これまで、比較器のオフセット補正およびＣＤＡＣの線形性補正は、それぞれ独立して検討されてきた。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特公平７−５６９４１号公報
【特許文献２】特開２００５−４５７９５号公報
【特許文献３】特開２００９−１１８４８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
実施形態は、高精度のＡ／Ｄ変換装置およびＡ／Ｄ変換方法を記載する。
【課題を解決するための手段】
【００１１】
実施形態の第１の態様のＡ／Ｄ変換装置は、一方の端子が共通信号線に接続され、他方の端子がスイッチを介して複数の異なる基準電位源に切り替え可能に接続され、所定の比率で重み付けされた容量値を有する複数の容量からなる参照容量群と、スイッチを切り換えることにより共通信号線の電圧を変化させる前記参照容量群を含み、サンプリング時に印加されるアナログ入力信号の電圧を保持する容量型ＤＡＣと、共通信号線の電位を参照電位と比較する比較器と、比較器の比較結果に基づいて、共通信号線の電位が参照電位に近づくように容量型ＤＡＣのスイッチを順次切り替える逐次変換制御回路と、比較器のオフセットを小さくするように段階的に補正するオフセット補正回路と、共通信号線の電圧変化の誤差を小さくするように段階的に補正するＤＡＣ補正回路と、を含み、オフセット補正回路およびＤＡＣ補正回路は、比較器のオフセットを補正した時の残留オフセットおよび容量型ＤＡＣの誤差を補正した時の残留誤差を互いに相殺するように、補正を行う。
【００１２】
実施形態の第２の態様のＡ／Ｄ変換装置は、２組の参照容量群であって、各組の各参照容量群は、一方の端子が各共通信号線に接続され、他方の端子がスイッチを介して複数の異なる基準電位源に切り替え可能に接続され、所定の比率で重み付けされた容量値を有する複数の容量を備える、２組の参照容量群と、スイッチを切り換えることにより各共通信号線の電圧を変化させる２組の参照容量群を含み、サンプリング時に印加される差動アナログ入力信号の電圧を保持する容量型ＤＡＣと、容量型ＤＡＣの２つの共通信号線の電位を比較する比較器と、比較器の比較結果に基づいて、２つの共通信号線の電位が互いに近づくように容量型ＤＡＣのスイッチを順次切り替える逐次変換制御回路と、比較器のオフセットを小さくするように段階的に補正するオフセット補正回路と、２つの共通信号線の電圧変化の誤差を小さくするように段階的に補正するＤＡＣ補正回路と、を含み、オフセット補正回路およびＤＡＣ補正回路は、比較器のオフセットを補正した時の残留オフセットおよび容量型ＤＡＣの誤差を補正した時の残留誤差を互いに相殺するように、補正を行う。
【発明の効果】
【００１３】
実施形態によれば、相互に影響する比較器の残留オフセットとＣＤＡＣの残留誤差が相殺するため、誤差が大きくならず、Ａ／Ｄ変換処理の精度が向上する。
【図面の簡単な説明】
【００１４】
【図１】図１は、６ビット電荷再配分型ＳＡＲ  ＡＤＣの概略構成を示す図である。
【図２】図２は、比較器のオフセットを説明する図である。
【図３】図３は、比較器が負極性（マイナス）のオフセットを有する場合のデジタル補正コードの変化に伴うオフセット電圧の変化例を示す図である。
【図４】図４は、ＣＤＡＣにおける参照容量の容量値の誤差を補正可能にした電荷再配分型ＳＡＲ  ＡＤＣの概略構成を示す図である。
【図５】図５は、補正処理で、補正コードを変化させた場合の比較器入力電圧の変化例を示す。
【図６】図６は、第１実施形態のＡ／Ｄ変換装置の概略構成を示す図である。
【図７】図７は、残留オフセットとＣＤＡＣ１１の残留誤差の相互関係を説明する図である。
【図８】図８は、補正ロジック３０における処理を示す図である。
【図９】図９は、第１の処理例を示すフローチャートである。
【図１０】図１０は、第２の処理例を示すフローチャートである。
【図１１】図１１は、第３の処理例を示すフローチャートである。
【図１２】図１２は、第２実施形態のＡ／Ｄ変換装置の概略構成を示す図である。
【図１３】図１３は、第２実施形態のＡ／Ｄ変換装置の比較器の回路を示す図である。
【図１４】図１４は、比較器の変形例の回路を示す。
【図１５】図１５は、比較器の変形例の回路を示す。
【図１６】図１６は、比較器の変形例の回路を示す。
【図１７】図１７は、比較回路のオフセット補正処理を説明する図である。
【図１８】図１８は、比較回路のオフセット補正処理を説明する図である。
【図１９】図１９は、比較回路のオフセット補正処理を説明する図である。
【図２０】図２０は、比較回路のオフセット補正処理を説明する図である。
【図２１】図２１は、補正開始時のオフセットがマイナスで、オフセットがプラスに変化するまでオフセット補正コードをサーチする場合の、オフセット電圧の変化を示す図である。
【図２２】図２２は、最初にプラスのオフセットと判定された場合の比較器における接続状態を示す図である。
【図２３】図２３は、補正開始時のオフセットがプラスで、オフセットがマイナスに変化するまでオフセット補正コードをサーチする場合の、オフセット電圧の変化を示す図である。
【図２４】図２４は、オフセット補正ロジックと比較器との接続を示す図である。
【図２５】図２５は、オフセット補正ロジックの回路構成を示す図である。
【図２６】図２６は、第２実施形態のＡ／Ｄ変換装置の構成を示す図であり、ブリッジ容量補正回路付ＣＤＡＣの回路構成を詳細に示した図である。
【図２７】図２７は、ブリッジ容量補正回路付ＣＤＡＣの補正処理を説明する図である。
【図２８】図２８は、ブリッジ容量補正回路付ＣＤＡＣの補正処理を説明する図である。
【図２９】図２９は、ブリッジ容量補正回路付ＣＤＡＣの補正処理を説明する図である。
【図３０】図３０は、ブリッジ容量補正回路付ＣＤＡＣの補正処理を説明する図である。
【図３１】図３１は、ブリッジ容量補正回路付ＣＤＡＣの補正処理を説明する図である。
【図３２】図３２は、ブリッジ容量補正処理が終了した時の下位側参照容量、ダミー容量、補正容量およびブリッジ容量の関係を示す図である。
【図３３】図３３は、第２実施形態において、ブリッジ容量を補正する場合の比較器入力電圧の変化を示す図である。
【図３４】図３４は、ブリッジ容量補正ロジックの回路構成を示す図である。
【図３５】図３５は、第２実施形態におけるブリッジ容量補正機能付ＣＤＡＣの変形例のブリッジ容量補正機能付ＣＤＡＣを示す図である。
【図３６】図３６は、可変容量のブリッジ容量の構成例を示す図である。
【図３７】図３７は、第３実施形態のＡ／Ｄ変換装置の概略構成を示す図である。
【図３８】図３８は、ＣＤＡＣ補正コードを決定する処理を説明する図である。
【図３９】図３９は、ＣＤＡＣ補正コードを決定する処理を説明する図である。
【図４０】図４０は、第３実施形態において、最初の比較結果が低の場合のＣＤＡＣ補正コードの変化例を示す図である。
【図４１】図４１は、ＣＤＡＣ補正ロジックの回路構成を示す図である。
【図４２】図４２は、第２実施形態のブリッジ容量補正機能付ＣＤＡＣの変形例を示す図である。
【図４３】図４３は、ブリッジ容量を可変としたブリッジ容量補正機能付ＣＤＡＣの変形例を示す図である。
【図４４】図４４は、第３実施形態の線形誤差補正機能付ＣＤＡＣの変形例を示す図である。
【図４５】図４５は、第２実施形態のブリッジ容量補正機能付ＣＤＡＣの変形例を示す図である。
【図４６】図４６は、ブリッジ容量を可変としたブリッジ容量補正機能付ＣＤＡＣの変形例を示す図である。
【図４７】図４７は、第３実施形態の線形誤差補正機能付ＣＤＡＣの変形例を示す図である。
【図４８】図４８は、第２実施形態のブリッジ容量補正機能付ＣＤＡＣの変形例を示す図である。
【図４９】図４９は、ブリッジ容量を可変としたブリッジ容量補正機能付ＣＤＡＣの変形例を示す図である。
【図５０】図５０は、第３実施形態の線形誤差補正機能付ＣＤＡＣの変形例を示す図である。
【図５１】図５１は、第４実施形態の８ビットの差動型ＣＤＡＣを使用するＡ／Ｄ変換装置の構成を示す図である。
【図５２】図５２は、第５実施形態の８ビットの差動型ＣＤＡＣを使用するＡ／Ｄ変換装置の構成を示す図である。
【図５３】図５３は、第５実施形態の補正処理における補正コードの変化に対する正負入力の差電圧の変化を示す図である。
【図５４】図５４は、第５実施形態の差動ＣＤＡＣ補正ロジックの回路構成を示す図である。
【図５５】図５５は、第５実施形態の差動ＣＤＡＣ補正ロジック内に設けられる減加算器の回路構成を示す図である。
【図５６】図５６は、バイナリーサーチを説明する図である。
【発明を実施するための形態】
【００１５】
実施形態を説明する前に、電荷再配分型ＳＡＲ  ＡＤＣ、比較器のオフセットおよびその補正機構、電荷再配分型Ｄ／Ａ変換器（ＣＤＡＣ）およびその誤差の補正機構の例について説明する。
【００１６】
図１は、６ビット電荷再配分型ＳＡＲ  ＡＤＣの概略構成を示す図である。電荷再配分型ＳＡＲ  ＡＤＣは、電荷再配分型Ｄ／Ａ変換器（ＣＤＡＣ）１１と、比較器１２と、逐次変換制御回路（ＳＡＲロジック）１３と、を備える。ＣＤＡＣ１１は、一方の端子が共通信号線ＳＬ１に接続された３個の上位側参照容量Ｃ３−Ｃ５と、一方の端子が共通信号線ＳＬ１に接続されたブリッジ容量Ｃｂと、ブリッジ容量Ｃｂの他方の端子に接続された信号線ＳＬ２に一方の端子が接続された３個の下位側参照容量Ｃ０−Ｃ２と、一方の端子が信号線ＳＬ２に接続されたダミー容量Ｃｄと、下位側参照容量Ｃ０−Ｃ２および上位側参照容量Ｃ３−Ｃ５の他方の端子を、アナログ入力信号Ｖａが入力される端子、上側基準電位ＶＲＨが入力される端子または下側基準電位ＶＲＬが入力される端子のいずれかに接続するスイッチＳＷ０−ＳＷ５と、ダミー容量Ｃｄを、ＶＲＨ端子またはＶＲＬ端子に接続するスイッチｄと、共通信号線ＳＬ１を参照電位（ＶＲＨ−ＶＲＬ）／２に接続するスイッチＳＷＲと、を含む。比較器１２は、共通信号線ＳＬ１の電位が参照電位(VRH-VRL)/2より高いか低いかを比較する。ＳＡＲロジック１３は、サンプリング動作および比較器１２の比較結果に基づいて共通信号線ＳＬ１の電位が参照電位に近づくように、スイッチＳＷ０−ＳＷ５、ＳＷＲを制御する。ＳＡＲロジック１３は、最終の比較処理が終了すると、スイッチＳＷ０−ＳＷ５の接続状態および最終の比較に基づいてアナログ−デジタル変換（Ａ／Ｄ）値を決定して出力する。
【００１７】
上位側参照容量Ｃ３−Ｃ５の容量値は、１：２：４であり、ブリッジ容量Ｃｂの容量値は上位側参照容量Ｃ３の容量値の８／７である。ダミー容量Ｃｄおよび下位側参照容量Ｃ０−Ｃ２の容量値は、１：１：２：４であり、ブリッジ容量Ｃｂを介して共通信号線ＳＬ１に接続されるため、上位側参照容量Ｃ３の容量値の１／８、１／８、１／４、１／２である。したがって、下位側参照容量Ｃ０−Ｃ２および上位側参照容量Ｃ３−Ｃ５の容量値は、２の累乗の比である。なお、ダミー容量Ｃｄは、Ｃ０−Ｃ２およびＣ３−Ｃ５の容量値が２の累乗の比になるように設けられる。
【００１８】
図１の電荷再配分型ＳＡＲ  ＡＤＣは、ブリッジ容量Ｃｂを含むため、上位側参照容量Ｃ３−Ｃ５の容量値と下位側参照容量Ｃ０−Ｃ２の容量値を同じにでき、参照容量を小型化できる。
【００１９】
電荷再配分型ＳＡＲ  ＡＤＣの動作は、広く知られているので、ここでは詳しい説明は省略する。
【００２０】
また、電荷再配分型ＳＡＲ  ＡＤＣは、図１に示したもの以外にも、多くの異なる構成が知られているが、以下の説明では、図１の電荷再配分型ＳＡＲ  ＡＤＣを例として説明を行う。しかし、実施形態で説明する構成は、図１に示したもの以外の電荷再配分型ＳＡＲ  ＡＤＣにも適用可能である。
【００２１】
図２は、比較器１２のオフセットを説明する図である。図２の（Ａ）は、オフセットの無い場合、すなわちオフセットがゼロの場合を示す。その場合には、図２の（Ｂ）に示すように、正側入力ＩＰに入力される正入力Ｐと、負側入力ＩＭに入力される負入力Ｍの差がゼロ、すなわち正入力Ｐと負入力Ｍの等しい（Ｐ＝Ｍ）時に、出力ＯＵＴが変化する。
【００２２】
図２の（Ｃ）は、比較器１２にプラス（＋）のオフセットがある場合を示す。図２の（Ｃ）では、比較器１２はオフセットが無く、負入力Ｍがオフセット電圧源ＯＳを介して負側入力ＩＭに入力されるとして示している。オフセット電圧源ＯＳは、負入力Ｍに正（プラス）のオフセット電圧Ｖｏｓを付加してＭ＋Ｖｏｓ（Ｖｏｓ＞０）にする。したがって、正入力Ｐと負側入力ＩＭの等しい（Ｐ＝Ｍ）時でも、負側入力ＩＭには正側入力ＩＰよりＶｏｓ（Ｖｏｓ＞０）高いＭ＋Ｖｏｓが入力され、出力ＯＵＴは変化しない。このため、図２の（Ｄ）に示すように、正入力Ｐと負側入力ＩＭの差電圧Ｐ−Ｍ＝Ｖｏｓ（Ｖｏｓ＞０）の時に出力ＯＵＴが変化する。
【００２３】
図２の（Ｅ）は、比較器１２にマイナス（−）のオフセットがある場合を示す。図２の（Ｅ）でも、比較器１２はオフセットが無く、負入力Ｍがオフセット電圧源ＯＳを介して負側入力ＩＭに入力されるとして示している。オフセット電圧源ＯＳは、負入力Ｍに負（マイナス）のオフセット電圧Ｖｏｓを付加してＭ＋Ｖｏｓ（Ｖｏｓ＜０）にする。したがって、図２の（Ｄ）に示すように、正入力Ｐと負入力Ｍの差電圧Ｐ−Ｍ＝Ｖｏｓ（Ｖｏｓ＜０）の時に出力ＯＵＴが変化する。
【００２４】
以下の説明では、２つの入力の差電圧Ｐ−Ｍがプラスの時に比較器は正極性（プラス）のオフセットを有し、２つの入力の差電圧Ｐ−Ｍがマイナスの時に比較器は負極性（マイナス）のオフセットを有すると、称する。
【００２５】
比較器１２は、一般に差動増幅器を含み、入力の小さな差を増幅して出力する。比較器のオフセットは、差動増幅器の１対の信号経路に流れる電流のアンバランスに起因している。比較器のオフセット補正は、差動増幅器の一方の信号経路に流れる電流を増加または減少させて、１対の信号経路に流れる電流が等しくなるように調整することにより行われる。デジタル補正は、デジタル補正コードに応じてアナログ信号を発生し、一方の信号経路の所定部分に印加する。オフセット補正を行うために、差動増幅器の一方の信号経路に流れる電流を増加または減少させる方法は各種提案されている。デジタル補正を行う場合、補正信号の最小変化幅がデジタル補正コードの最小ビットに対応する。補正動作は、正入力Ｐと負入力Ｍが等しい（Ｐ＝Ｍ）状態にし、デジタル補正コードを１段階ずつ変化させて補正信号を徐々に変化させ、出力ＯＵＴが変化したらデジタル補正コードの変化を停止する。そして、その時のデジタル補正コードの値を補正値として決定する。
【００２６】
図３は、比較器が負極性（マイナス）のオフセットを有する場合のデジタル補正コードの変化に伴うオフセット電圧の変化例を示す図である。図３に示すように、デジタル補正コードを１段階ずつ増加させると、マイナスのオフセット電圧が徐々に増加してゼロ（Ｖｏｓ＝０）を超えてプラスに変化する。プラスに変化した時点でデジタル補正コードの増加を停止する。この状態は、オフセット電圧がゼロのレベルを少し上回った状態であり、この時のオフセット電圧のゼロとの差Ｚを残留オフセットと称する。残留オフセットＺの絶対値は、デジタル補正コードの１段分に相当するオフセット電圧幅より小さいが、デジタル補正コードで補正する場合には存在する。
【００２７】
図３の例では、マイナスのオフセット電圧が徐々に増加してプラスに変化した時点でデジタル補正コードの変化を停止しているので、残留オフセットはプラスである。もし、プラスのオフセット電圧が徐々に減少してマイナスに変化した時点でデジタル補正コードの変化を停止した場合には、残留オフセットはマイナスである。
【００２８】
残留オフセットがどちらの極性になるかは、比較器において補正を行う位置、サーチ方法（サーチ方向など）により決定される。
【００２９】
図４は、ＣＤＡＣ１１における参照容量の容量値の誤差を補正可能にした電荷再配分型ＳＡＲ  ＡＤＣの概略構成を示す図である。図４の電荷再配分型ＳＡＲ  ＡＤＣは、図１と同様に、ＣＤＡＣ１１と、比較器１２と、ＳＡＲロジック１３と、を含む。さらに、ＣＤＡＣ１１は、メインＣＤＡＣ２１と、補正データ出力部２２と、補正ＣＤＡＣ２３と、加算部２４と、ＣＤＡＣ補正ロジック２５と、出力端子２６と、を含む。メインＣＤＡＣ２１は、図１のＣＤＡＣ１１の部分と類似の構成を含む。
【００３０】
図４のＣＤＡＣ１１は、補正ＣＤＡＣ２３が補正データに対応した補正電圧を発生し、加算部２４を介してメインＣＤＡＣ２１の出力に加算することにより、メインＣＤＡＣ２１の出力が線形に（リニアに）変化するように補正する。補正データは、補正処理によりあらかじめ比較データＤＲごとに決定され、補正データ出力部２２に記憶される。そして、変換動作中には、ＳＡＲロジック１３からの比較データＤＲに応じて補正データ出力部２２から対応する補正データが読み出され、補正ＣＤＡＣ２３は補正電圧を発生する。補正電圧は、加算部２４を介して、メインＣＤＡＣ２１が比較データＤＲに応じて発生するメイン電圧に加算され、線形性が補正された比較信号が端子２６から出力される。
【００３１】
補正処理では、比較データＤＲのビットごとまたはデータ１段階ごとに補正データを決定する。この補正は、例えば、参照容量の容量値が２の累乗で変化するように設定する場合には、下位の容量の容量値の合計が、すぐ上位の容量の容量値に等しいことを利用して、容量の合計が同じ容量値になる状態を、異なる容量の組合せで実現して行う。例えば、８ビットの比較データＤＲが10000000の場合、最上位の参照容量と、下位の容量にダミー容量を加えた合計容量値が等しい。したがって、最上位の参照容量をＶＲＨにそれ以外の参照容量およびダミー容量をＶＲＬに接続した状態と、最上位の参照容量をＶＲＬにそれ以外の参照容量およびダミー容量をＶＲＨに接続した状態の容量値は等しいことが望まれる。そこで、補正データを所定値にして、この２つの状態で、参照電位をサンプリングして比較する。そして、この時の比較結果に応じて、補正コードを所定値から増加させるか減少させるかを決定し、補正コードを所定値から増加または減少させながら上記の動作を繰り返し、比較結果が変化した時の補正コードを記憶する。この補正データに対応する補正電圧を加えた状態が、最上位の参照容量と、下位の容量にダミー容量を加えた合計容量値が等しい状態である。このような補正データを、比較データＤＲの各レベルについて決定し、補正データ出力部２２に記憶する。
【００３２】
図５は、上記の補正処理で、補正コードを変化させた場合の端子２６における比較信号、すなわち比較器入力電圧の変化例を示す。上記のように、最初に補正コードを増加させるかまたは減少させるかを決定する。図５の（Ａ）は、補正コードを減少させて補正電圧が減少し、比較器入力電圧も減少する場合を示す。この場合、比較器入力電圧が参照電位(VRH-VRL)/2を超えて低くなった時に補正コードの減少が停止され、補正コードが決定される。したがって、比較器の判定に関わる残留誤差は、負極性（マイナス）である。同様に、図５の（Ｂ）は、補正コードを増加させて補正電圧が増加し、比較器入力電圧も増加する場合を示す。この場合、比較器入力電圧が参照電位(VRH-VRL)/2を超えて高くなった時に補正コードの増加が停止され、補正コードが決定される。したがって、比較器の判定に関わる残留誤差は、正極性（プラス）である。
【００３３】
なお、図４には、ＣＤＡＣの線形性を比較データごとに補正する例を示したが、ＣＤＡＣの誤差は各種存在し、それを補正する方法も各種あり得る。
【００３４】
以上説明したように、補正コードに応じてＣＤＡＣ１１を補正する場合、残留誤差が存在し、残留誤差の極性は、補正方法、たとえばサーチ方向などにより決定される。
【００３５】
ＣＤＡＣ１１の補正における残留誤差は、比較器１２の判定結果に、オフセットと同様に影響する。しかし、これまで、比較器のオフセット補正およびＣＤＡＣ１１の線形性補正は、それぞれ独立して検討されてきた。
【００３６】
以下、実施形態を説明する。
図６は、第１実施形態のＡ／Ｄ変換装置の概略構成を示す図である。
【００３７】
図６に示すように、第１実施形態のＡ／Ｄ変換装置は、ＣＤＡＣ１１と、比較器１２と、ＳＡＲロジック１３と、補正ロジック３０と、を含む。ＣＤＡＣ１１は、アナログ入力信号Ｖａ、高側基準電位ＶＲＨ、低側基準電位ＶＲＬ、参照電位（ＶＲＨ−ＶＲＬ）／２などが入力される。ＣＤＡＣ１１は、補正ロジック３０からのＣＤＡＣ補正コードによりＣＤＡＣ誤差を補正するＣＤＡＣ補正部１５を含む。ここでは、ＣＤＡＣの補正は、図４に示した比較データごとに補正する例に限られず、比較に影響するような補正はすべて対象である。比較器１２は、補正ロジック３０からのオフセット補正コードによりオフセットが補正可能である。ＳＡＲロジックは、比較器１２の比較結果に基づいてＣＤＡＣ１１のスイッチを制御してＣＤＡＣ１１の出力Ｖｉが、参照電位（ＶＲＨ−ＶＲＬ）／２に近づくように制御してＡ／Ｄ変換値を決定する。
【００３８】
補正ロジック３０は、比較器１２のオフセットを補正するオフセット補正コードを決定するオフセット補正処理を制御するオフセット補正ロジック３１と、ＣＤＡＣ１１の誤差を補正するＣＤＡＣ補正コードを決定するＣＤＡＣ補正処理を制御するＣＤＡＣ補正ロジック３２と、を含む。オフセット補正ロジック３１とＣＤＡＣ補正ロジック３２は、比較器１２のオフセットを補正した時の残留オフセットおよびＣＤＡＣ１１の誤差を補正した時の残留誤差が、互いに相殺するように動作する。したがって、比較器１２に設けられたオフセットを補正する機構と、オフセット補正ロジック３１とで、オフセット補正回路が形成される。また、ＣＤＡＣ１１のＣＤＡＣ補正部１５と、ＣＤＡＣ補正ロジック３２とで、ＣＤＡＣ補正回路が形成される。
【００３９】
ＳＡＲロジック１３、オフセット補正ロジック３１およびＣＤＡＣ補正ロジック３２は、論理回路で形成することも可能であるが、マイクロコンピュータなどで形成することも可能である。マイクロコンピュータを使用する場合、ＳＡＲロジック１３オフセット補正ロジック３１およびＣＤＡＣ補正ロジック３２を、１個のマイクロコンピュータで形成してもよい。また、補正ロジックが、後述するＤＡ変換器を、含むようにしてもよい。
【００４０】
前述のように、Ａ／Ｄ変換装置において、比較器１２のオフセットを補正コードにしたがって補正すること、およびＣＤＡＣ１１を補正コードに従って補正することが、それぞれ知られている。比較器１２のオフセットを補正コードに従って補正すると、残留オフセットが存在する。また、ＣＤＡＣ１１を補正コードに従って補正すると、残留誤差が存在する。残留オフセットとＣＤＡＣ１１の残留誤差は、両方とも比較器１２における判定に影響するが、残留オフセットとＣＤＡＣ１１の残留誤差の相互の影響については考慮されていなかった。
【００４１】
図７は、残留オフセットとＣＤＡＣ１１の残留誤差の相互関係を説明する図である。図７の（Ａ）は、ＣＤＡＣ１１の誤差を、補正コードを増加させるサーチ方向で補正する場合を、図７の（Ｂ）は、ＣＤＡＣ１１の誤差を、補正コードを減少させるサーチ方向で補正する場合を、示す。
【００４２】
図７の（Ａ）において、参照電位(VRH-VRL)/2が実線で示すレベルであり、比較器１２の残留オフセットの大きさがｐであるとする。残留オフセットが正極性（プラス）の場合には、比較器１２の判定閾値は、上側にｐだけずれて上側判定レベル(VRH-VRL)/2+pとなる。残留オフセットが負極性（マイナス）の場合には、比較器１２の判定閾値は、下側にｐだけずれて下側判定レベル(VRH-VRL)/2-pとなる。
【００４３】
残留オフセットが負極性（マイナス）の場合にＣＤＡＣ１１の誤差を、補正コードを増加させるサーチ方向で補正する場合、下側判定レベル(VRH-VRL)/2-pを超えると補正コードの増加が停止するため、ＣＤＡＣ１１の補正レベルは、参照電位と下側判定レベルの間である。従って、比較器１２のオフセット補正およびＣＤＡＣ１１の誤差補正が終了した時点の、比較器１２のアナログ入力信号Ｖａに対する判定レベルの誤差は、ｐ以内である。これは、比較器１２の残留オフセットと、ＣＤＡＣ１１の残留誤差が、相殺する方向に作用するためである。
【００４４】
これに対して、残留オフセットが正極性（プラス）の場合にＣＤＡＣ１１の誤差を、補正コードを増加させるサーチ方向で補正する場合、上側判定レベル(VRH-VRL)/2+pを超えると補正コードの増加が停止するため、ＣＤＡＣ１１の補正レベルは、参照電位からｐ以上離れたレベルである。言い換えれば、比較器１２のオフセット補正およびＣＤＡＣ１１の誤差補正が終了した時点の、比較器１２のアナログ入力信号Ｖａに対する判定レベルの誤差は、ｐより大きくなる。これは、比較器１２の残留オフセットと、ＣＤＡＣ１１の残留誤差が、重畳する方向に作用するためである。
【００４５】
図７の（Ｂ）に示すように、ＣＤＡＣ１１の誤差を、補正コードを減少させるサーチ方向で補正する場合には、上記と逆である。残留オフセットが正極性（プラス）の場合には、比較器１２の残留オフセットと、ＣＤＡＣ１１の残留誤差が、相殺する方向に作用するため、比較器１２のアナログ入力信号Ｖａに対する判定レベルの誤差は、ｐ以内である。残留オフセットが負極性（マイナス）の場合には、比較器１２の残留オフセットと、ＣＤＡＣ１１の残留誤差が、重畳する方向に作用するため、比較器１２のアナログ入力信号Ｖａに対する判定レベルの誤差は、ｐより大きくなる。
【００４６】
以上説明したように、比較器１２の残留オフセットとＣＤＡＣ１１の残留誤差が相殺する方向に作用する場合には、誤差は小さくなり、重畳する方向に作用する場合には、誤差は大きくなる。
【００４７】
より詳細に説明すると、残留オフセットは、比較器１２のオフセット補正における最小変化量Ｘ以内であり、ＣＤＡＣ１１の残留誤差は、ＣＤＡＣ１１の誤差補正における最小変化量Ｙ以内である。２つの補正を行う場合、最終的な誤差は、主としてＸとＹの大きな方により決定され、比較器１２の残留オフセットとＣＤＡＣ１１の残留誤差が相殺する方向に作用する場合には、ＸとＹの大きな方より小さくなる。これに対して、比較器１２の残留オフセットとＣＤＡＣ１１の残留誤差が重畳する方向に作用する場合には、最終的な誤差は、ＸとＹの大きな方より大きくなる場合が発生し、これがＡ／Ｄ変換値の精度を律することになる。
【００４８】
そこで、第１実施形態のＡ／Ｄ変換装置では、比較器１２の残留オフセットとＣＤＡＣ１１の残留誤差が、相殺する方向に作用するか、重畳する方向に作用するかに応じて調整を行う。具体的には、比較器１２の残留オフセットとＣＤＡＣ１１の残留誤差が、相殺する方向に作用する場合には、それぞれの補正処理で決定された補正コードを維持する。比較器１２の残留オフセットとＣＤＡＣ１１の残留誤差が、重畳する方向に作用する場合には、それぞれの補正処理で決定された補正コードの一方を、１段階前の補正コードに戻す。
【００４９】
図８は、補正ロジック３０における処理を示す図である。図８に示すように、比較器１２の残留オフセットとＣＤＡＣ１１の残留誤差が同極性の場合には、一方の補正コードを、補正処理における１段階前の補正コードに修正する。
【００５０】
同極性の場合、比較器１２の残留オフセットとＣＤＡＣ１１の残留誤差のどちらの補正コードを修正するかについて、比較器１２の残留オフセットとＣＤＡＣ１１の残留誤差の大きさが同程度であれば、どちらを補正してもよい。比較器１２の残留オフセットとＣＤＡＣ１１の残留誤差の大きさが異なる場合には、同極性の場合に誤差の小さな方の補正コードを２段階以上戻すようにしてもよい。例えば、比較器１２のオフセット補正における最小変化量が、ＣＤＡＣ１１の誤差補正における最小変化量の２倍である場合、比較器１２のオフセット補正を行った後ＣＤＡＣ１１の補正処理を行い、同極性であればＣＤＡＣ１１の補正コードを２段階に戻すようにしてもよい。
【００５１】
上記のように、比較器１２の残留オフセットおよびＣＤＡＣ１１の残留誤差の極性は、補正を行う位置、サーチ方法（サーチ方向など）により異なるため、比較器１２の残留オフセットおよびＣＤＡＣ１１の残留誤差を相殺するように設定する処理は、各種の変形例があり得る。以下、代表的な処理例を説明する。
【００５２】
図９は、第１の処理例を示すフローチャートである。第１の処理例は、最初に行う補正処理を行う比較器１２の残留オフセットが所定の極性（ここではプラス）になるように設定し、次に行うＣＤＡＣ１１の誤差補正処理を行い、ＣＤＡＣ残留誤差がマイナスの場合は、補正処理で決定したＣＤＡＣ補正コードを維持し、ＣＤＡＣ残留誤差がプラスの場合は、補正処理で決定したＣＤＡＣ補正コードを１段階前に戻す。
【００５３】
ステップＳ１１では、比較器１２のオフセットを補正するため、オフセット補正ロジック３１が、オフセット補正コードをサーチしてオフセット補正コードを決定する。
【００５４】
ステップＳ１２では、オフセット補正ロジック３１が、上記のように決定したオフセット補正コードの場合の残留オフセットがプラスであるかマイナスであるかを判定し、プラスであればステップＳ１４に進み、マイナスであればステップＳ１３に進む。残留オフセットの極性は、補正を行う位置、サーチ方向などにより決定される。
【００５５】
ステップＳ１３では、オフセット補正ロジック３１が、オフセット補正コードを、オフセット補正コードをサーチした時の１段階前のオフセット補正コードに変更する。
【００５６】
以上のようにして、残留オフセットがプラスのオフセット補正コードが決定される。
【００５７】
ステップＳ１４では、オフセット補正ロジック３１が、比較器１２に上記のオフセット補正コードを設定する。
【００５８】
ステップＳ１５では、ＣＤＡＣ１１の誤差を補正するため、ＣＤＡＣ補正ロジック３２が、ＣＤＡＣ補正コードをサーチしてＣＤＡＣ補正コードを決定する。
【００５９】
ステップＳ１６では、ＣＤＡＣ補正ロジック３２が、上記のように決定したＣＤＡＣ補正コードの場合の残留誤差がマイナスであるかプラスであるかを判定し、プラスであればステップＳ１７に進み、マイナスであればステップＳ１８に進む。残留誤差の極性は、補正方法、サーチ方向などにより決定される。
【００６０】
ステップＳ１７では、ＣＤＡＣ補正ロジック３２が、ＣＤＡＣ補正コードを、ＣＤＡＣ補正コードをサーチした時の１段階前のＣＤＡＣ補正コードに変更する。
【００６１】
ステップＳ１８では、残留誤差がマイナスのＣＤＡＣ補正コードが決定される。
【００６２】
決定したＣＤＡＣ補正コードは、ＣＤＡＣ１１のＣＤＡＣ補正部１５に設定または記憶される。
【００６３】
図１０は、第２の処理例を示すフローチャートである。第２の処理例は、最初に比較器１２のオフセット補正処理を行い、次にＣＤＡＣ１１の誤差補正処理を行う。ＣＤＡＣ１１の誤差補正による残留誤差が、残留オフセットの極性と一致するかを判定し、不一致ならばＣＤＡＣ補正コードを維持し、一致ならば補正処理で決定したＣＤＡＣ補正コードを１段階前に戻す。
【００６４】
ステップＳ２１では、比較器１２のオフセットを補正するため、オフセット補正ロジック３１が、オフセット補正コードをサーチしてオフセット補正コードを決定する。
【００６５】
ステップＳ２２では、オフセット補正ロジック３１が、比較器１２に上記のオフセット補正コードを設定する。
【００６６】
ステップＳ２３では、ＣＤＡＣ１１の誤差を補正するため、ＣＤＡＣ補正ロジック３２が、ＣＤＡＣ補正コードをサーチしてＣＤＡＣ補正コードを決定する。
【００６７】
ステップＳ２４では、ＣＤＡＣ補正ロジック３２が、上記のように決定した場合の残留オフセットとＣＤＡＣの残留誤差の極性が一致するかを判定し、不一致であればステップＳ２６に進み、一致であればステップＳ２５に進む。
【００６８】
ステップＳ２５では、ＣＤＡＣ補正ロジック３２が、ＣＤＡＣ補正コードを、ＣＤＡＣ補正コードをサーチした時の１段階前のＣＤＡＣ補正コードに変更する。
【００６９】
ステップＳ２６では、残留誤差の極性が残留オフセットと逆極性のＣＤＡＣ補正コードが決定される。
【００７０】
決定したＣＤＡＣ補正コードは、ＣＤＡＣ１１のＣＤＡＣ補正部１５に設定または記憶される。
【００７１】
図１１は、第３の処理例を示すフローチャートである。第３の処理例は、最初に比較器１２のオフセット補正処理を行い、残留オフセットの極性に応じて、残留オフセットとＣＤＡＣ残留誤差が相殺するように、ＣＤＡＣ１１の誤差補正処理におけるＣＤＡＣ補正コードのサーチ方向を選択して、誤差補正処理を行う。
【００７２】
ステップＳ３１では、比較器１２のオフセットを補正するため、オフセット補正ロジック３１が、オフセット補正コードをサーチしてオフセット補正コードを決定する。
【００７３】
ステップＳ３２では、オフセット補正ロジック３１が、比較器１２に上記のオフセット補正コードを設定する。
【００７４】
ステップＳ３３では、ＣＤＡＣ補正ロジック３２が、残留オフセットの極性に応じて、残留オフセットとＣＤＡＣ残留誤差が相殺するように、ＣＤＡＣ１１の誤差補正処理におけるＣＤＡＣ補正コードのサーチ方向を決定する。
【００７５】
ステップＳ３４では、ＣＤＡＣ補正ロジック３２が、ＣＤＡＣ１１の誤差を補正するため、ＣＤＡＣ補正ロジック３２が、決定したサーチ方向でＣＤＡＣ補正コードをサーチする。
【００７６】
ステップＳ３５では、ＣＤＡＣ補正ロジック３２が、ＣＤＡＣ補正コードを決定する。
【００７７】
決定したＣＤＡＣ補正コードは、ＣＤＡＣ１１のＣＤＡＣ補正部１５に設定または記憶される。
【００７８】
以上、比較器１２の残留オフセットおよびＣＤＡＣ１１の残留誤差を相殺するように設定する処理の例を説明したが、図９から図１１で説明したのは例に過ぎず、他にも各種の変形例があり得ることは、当業者には容易に理解可能であろう。
【００７９】
図１２は、第２実施形態のＡ／Ｄ変換装置の概略構成を示す図である。
【００８０】
第２実施形態のＡ／Ｄ変換装置は、ブリッジ容量補正機能付ＣＤＡＣ１１Ａと、比較器１２と、ＳＡＲロジック１３と、補正ロジック３０と、を含む。ＣＤＡＣ１１Ａは、アナログ入力信号Ｖａ、高側基準電位ＶＲＨ、低側基準電位ＶＲＬ、参照電位（ＶＲＨ−ＶＲＬ）／２などが入力される。ＣＤＡＣ１１は、ＣＤＡＣ補正コードによりブリッジ容量の誤差を補正するブリッジ容量補正回路を含む。比較器１２は、オフセット補正コードによりオフセットが補正可能である。ＳＡＲロジックは、比較器１２の比較結果に基づいてＣＤＡＣ１１のスイッチを制御してＣＤＡＣ１１の出力Ｖｉが、参照電位（ＶＲＨ−ＶＲＬ）／２に近づくように制御してＡ／Ｄ変換値を決定する。
【００８１】
補正ロジック３０は、オフセット補正処理を制御するオフセット補正ロジック３１と、ＣＤＡＣ１１Ａのブリッジ容量誤差を補正するブリッジ容量補正ロジック３２Ａと、を含む。
【００８２】
第２実施形態では、オフセット補正ロジック３１は、比較器１２の残留オフセットをプラスに設定し、ブリッジ容量補正ロジック３２Ａは、ブリッジ容量補正機能付ＣＤＡＣ１１Ａのブリッジ容量を、プラス側からマイナス側に向かって段階的に減少させ、比較器の出力がマイナスに変化したら補正を終了する。言い換えれば、第２実施形態の補正ロジック３０は、図１１に示したフローチャートで、残留オフセットをプラスに設定し、ブリッジ容量の補正処理は、残留誤差がマイナスになる補正方向に設定して行う。残留オフセットをプラスに設定する処理は、図９のフローチャートの前半と同じである。
【００８３】
図１３は、第２実施形態のＡ／Ｄ変換装置の比較器１２の回路を示す図である。比較器１２は、差動増幅器であり、正入力ＩＰと負入力ＩＭの電圧を比較して、比較結果ＯＵＴを出力する。比較器１２は、オフセット補正コードを電圧信号に変換するＤ／Ａ変換器３５と、Ｄ／Ａ変換器３５の出力電圧を、ゲートに正入力ＩＰおよび負入力ＩＭがそれぞれ入力されるトランジスタのチャネル（ウエル）の一方を選択して印加するスイッチを含む。これにより、比較器１２のオフセット補正が可能になる。ゲートに正入力ＩＰおよび負入力ＩＭがそれぞれ入力される入力トランジスタのチャネルは、オフセット極性信号に応じて、一方が低電位源ＡＶＳに、他方がＤ／Ａ変換器３５の出力に接続される状態と、一方がＤ／Ａ変換器３５の出力に、他方が低電位源ＡＶＳに接続される状態と、の間で切り替え可能である。対向する２つの経路の間に接続され、ゲートにクロックＣＬＫが印加されるリセット用トランジスタは、ＣＬＫに応じてリセット状態と比較動作状態を切り換えるためのトランジスタである。
【００８４】
比較器１２に使用する差動増幅器については、広く知られているので詳しい説明は省略するが、オフセットは、対向する２つの経路に流れる電流の差に起因する。そこで、オフセット極性信号により、電流の少ない経路側の入力トランジスタのチャネルに印加する電圧を高くして、２つの経路に流れる電流の差を小さくする。
【００８５】
図１３に示した比較器１２の回路は、基本的な構成であり、各種の変形例があり得る。図１４から図１６に比較器１２の変形例の回路を示す。
【００８６】
図１４は、ゲートに正入力ＩＰおよび負入力ＩＭがそれぞれ入力される入力トランジスタに並列に２個のトランジスタを設ける。これらのトランジスタのゲートは、オフセット極性信号に応じて、一方が低電位源ＡＶＳに、他方がＤ／Ａ変換器３５の出力に接続される状態と、一方がＤ／Ａ変換器３５の出力に、他方が低電位源ＡＶＳに接続される状態と、の間で切り替え可能である。
【００８７】
図１５は、図１３の回路で、出力部のＰチャネルトランジスタに並列に、ゲートにＣＬＫが印加されるトランジスタを設けて、リセット動作がより一層確実に行われるようにした回路である。
【００８８】
図１６は、オフセット補正コードに従って対向する２つの経路に接続する容量値を変化できるようにした回路で、オフセット極性信号により、容量をどちらの経路に接続するかを選択する。
【００８９】
図１３から図１６に示した以外にも、オフセット補正機能を有する比較器の回路は、各種可能である。
【００９０】
次に、図１３の回路を例として、比較回路１２のオフセット補正処理を説明する。
【００９１】
図１７に示すように、４ビットのオフセット補正コードとして“0000”を与える。この時、Ｄ／Ａ変換器３５は、低電位源ＡＶＳと同じ電圧を出力する。２つの入力ＩＰおよびＩＭには、同一の入力信号Ｖｃｍが入力される。入力ＩＰおよびＩＭに同一の入力信号Ｖｃｍを入力するには、ブリッジ容量補正回路付ＣＤＡＣ１１Ａの出力信号線を基準電位（ＶＲＨ−ＶＲＬ）／２に接続することにより行う。ＣＬＫは高電位源ＡＶＤと同じ電圧を出力する状態で、リセット用トランジスタが同通して対向する経路を短絡する。この状態はリセット状態であり、出力ＯＵＴは不定である。
【００９２】
図１８に示すように、ＣＬＫが低電位源ＡＶＳと同じ電圧を出力する状態に変化すると、比較が行われ、出力ＯＵＴが高(High)または低(Low)になる。出力ＯＵＴが高の時は、正入力ＩＰが入力されるトランジスタに、負入力ＩＭが入力されるトランジスタよりも大きな電流が流れる。また、出力ＯＵＴが低の時は、負入力ＩＭが入力されるトランジスタに、正入力ＩＰが入力されるトランジスタよりも大きな電流が流れる。従って、出力ＯＵＴが高の時は、マイナスのオフセットの状態であり、出力ＯＵＴが低の時は、プラスのオフセットの状態である。
【００９３】
まず、出力ＯＵＴが高である時、すなわちマイナスのオフセットの場合を説明する。
【００９４】
図１９に示すように、正入力ＩＰが入力されるトランジスタのチャネルがＤ／Ａ変換器３５の出力に接続され、負入力ＩＭが入力されるトランジスタのチャネルにはＡＶＳが印加されるように、オフセット極性信号を設定する。さらに、オフセット補正コードを“0001”に変更する。これに応じて、Ｄ／Ａ変換器３５は、低電位源ＡＶＳより１変化幅に対応する電圧だけ高い電圧を出力する。ＣＬＫはＡＶＤであり、出力ＯＵＴは不定である。
【００９５】
図２０に示すように、ＣＬＫが低電位源ＡＶＳと同じ電圧を出力する状態に変化すると、比較が行われ、出力ＯＵＴが高(High)または低(Low)になる。出力ＯＵＴが高の時は、まだ正入力ＩＰが入力されるトランジスタに、負入力ＩＭが入力されるトランジスタよりも大きな電流が流れる状態であり、出力ＯＵＴが低の時は、負入力ＩＭが入力されるトランジスタに、正入力ＩＰが入力されるトランジスタよりも大きな電流が流れる状態である。従って、出力ＯＵＴが低の時は、オフセットがプラスに変化したことになるので、補正処理を停止し、“0001”をオフセット補正コードとして決定する。
【００９６】
出力ＯＵＴが高の時は、オフセットは依然としてマイナスなので、オフセット補正コードを１だけ増加させて、図１９および図２０の動作を繰り返す。そして、出力ＯＵＴが低に変化した時に補正処理を停止して、その時の値をオフセット補正コードとして決定する。
【００９７】
図２１は、上記の、補正開始時のオフセットがマイナスで、オフセットがプラスに変化するまでオフセット補正コードをサーチする場合の、オフセット電圧の変化を示す図である。図示のように、オフセット電圧がプラスに変化した時点で補正処理を終了するので、残留オフセットはプラスである。
【００９８】
図１８の状態で、出力ＯＵＴが低である時、すなわちプラスのオフセットの場合は、図２２に示すように、正入力ＩＰが入力されるトランジスタのチャネルにＡＶＳが印加され、負入力ＩＭが入力されるトランジスタのチャネルがＤ／Ａ変換器３５の出力に接続されるように、オフセット極性信号を設定し、さらにオフセット補正コードを“0001”に変更する。以下、出力ＯＵＴが高に変化するまでこの動作を繰り返す。
【００９９】
図２３は、補正開始時のオフセットがプラスで、オフセットがマイナスに変化するまでオフセット補正コードをサーチする場合の、オフセット電圧の変化を示す図である。図示のように、オフセット電圧がマイナスに変化した時点で補正処理を終了するので、残留オフセットはマイナスである。
【０１００】
図９のフローチャートのように、残留オフセットをプラスに設定する場合には、図２３においてオフセット電圧がマイナスに変化した時点のオフセット補正コードを１段階前に戻す。これにより、残留オフセットはプラスになる。
【０１０１】
図２４は、オフセット補正ロジック３１と比較器１２との接続を示す図である。Ｄ／Ａ変換器３５は、補正ロジック３０内に設けられてもよいが、ここでは比較器１２に設けられるとする。前述のように、第２実施形態においては、オフセット補正ロジック３１は、図９のフローチャートに従って、残留オフセットがプラスになるようにオフセット補正処理を行う。
【０１０２】
図２４に示すように、オフセット補正ロジック３１は、比較器１２の出力ＯＵＴを受け、オフセット補正コードをＤ／Ａ変換器３５に、オフセット極性信号を比較器１２の入力トランジスタ部分のスイッチに出力する。一旦決定されたオフセット補正コードは、その後も維持される。
【０１０３】
図２５は、オフセット補正ロジック３１の回路構成を示す図である。このオフセット補正ロジック３１の基本動作を簡単に説明する。カウンターが、初期化時にゼロの補正コードを出力し、これに応じてＤ／Ａ変換器３５は低側電源電位ＡＶＳと同じ電圧を出力する。この状態で１回目の比較が行われ、比較結果に基づいてオフセット極性信号が決定される。その後、比較結果が変化するまでカウンターが補正コードを増加させ、比較結果が変化すると、補正コードの増加を停止する。そして、残留オフセットがプラスであれば補正コードを維持し、残留オフセットがマイナスであれば補正コードを１段階前の値に戻す。
【０１０４】
４ビットのカウンター５０は、初期化された時に0000を出力し、ＸＥＮ＝Ｈの時にクロックに同期してカウントアップ動作を行う。ＦＦ群５１は、カウンター５０の１つ前のカウント値を保持する。セレクタ５２は、ＳＥＬ＝ＨでＡ入力のカウンター５０の値を選択し、ＳＥＬ＝ＬでＢ入力のＦＦ群５１に保持されたカウンター５０の１段階前の値を選択する。セレクタ５２は、ＳＥＬ＝ＨでＡ入力のセレクタ５２の出力を選択し、ＳＥＬ＝ＬでＢ入力の−１演算器５１の出力を選択する。
【０１０５】
３個のフリップフロップＦＦ４４、４６、４７は、初期化された時にＬを出力する。したがって、ＥＸＮＯＲゲート４８の出力はＨとなり、セレクタ５２は、補正動作開始とともにカウンター５０の初期値0000を選択する。さらに、補正動作中を示す信号は、補正動作が開始されるとＨになるので、補正動作開始とともにセレクタ５４のＳＥＬはＨになり、セレクタ５２の出力、すなわちカウンター５０の初期値0000が補正コードとして出力される。この状態で比較器１２での１回目の判定が行われ、オフセットがプラスであるかマイナスであるかが判定される。
【０１０６】
ＣＬＫは、補正動作中を示す信号がＨの期間中のみ３個のＦＦおよびカウンター５０に供給される。
【０１０７】
１回目判定信号は１回目の判定期間中のみＨになる信号である。１回目の判定期間中の比較器１２の出力ＯＵＴは、比較器１２のオフセットの極性を示す。ＦＦ４６は、出力ＯＵＴを受け、１回目の判定期間中のみＡＮＤゲート４２を通過したＣＬＫによりオフセット極性信号を発生する。２回目以降の判定期間では、ＣＬＫはＡＮＤゲート４２を通過しないので、オフセット極性信号は維持される。
【０１０８】
さらに、比較器の出力ＯＵＴは、ＦＦ４４に供給されると共に、１回目の判定期間中のみＡＮＤゲート４３を通過し、ＮＯＲゲート４５に入力される。ＮＯＲゲート４５の他方の入力は、１回目の判定期間中はＬであるから、比較器の出力ＯＵＴがＦＦ４７に供給される。ＦＦ４４とＦＦ４７は、１回目の判定期間後、ＣＬＫの変化に応じて１回目の比較結果を保持する。
【０１０９】
上記のようにＦＦは、初期化によりＬを出力しているので、１回目の判定期間中はＸＥＮ＝Ｈであり、ＣＬＫの変化に応じてカウンター５０は１だけカウントアップする。
【０１１０】
２回目の比較動作では、オフセット極性信号に応じて、比較器１２の入力トランジスタの一方が選択され、チャンネルのＤ／Ａ変換器の出力が印加され、他方には低電位ＡＶＳが印加される。上記のように、ＦＦ４４およびＦＦ４７の出力は同じなので、セレクタ５２はＡ入力を選択し、セレクタ５４も依然Ａ入力を選択するので、１だけカウントアップしたカウンター５０の補正コードが出力される。この状態で、比較が行われ、ＦＦ４４に比較結果が入力される。
【０１１１】
この時、ＦＦ４４とＦＦ４７は、１回目の比較結果を保持しているので、ＥＸＮＯＲゲート４８は出力はＨであり、ＣＬＫの変化に応じてカウンター５０は１だけカウントアップする。
【０１１２】
１回目判定信号はＬになるので、ＮＯＲゲート４５は、ＦＦ４４の出力、すなわちここでは１回目の比較結果を選択してＦＦ４７に入力する。ＣＬＫが変化すると、ＦＦ４４は２回目の比較結果を、ＦＦ４７は１回目の比較結果を、それぞれ保持する。ＥＸＮＯＲゲート４８の出力は、ＦＦ４４とＦＦ４７の出力が同じであればＨで、異なればＬである。したがって、１回目の比較結果と２回目の比較結果が同じであれば、上記の動作を行い、カウンター５０は１ずつカウントアップを続ける。
【０１１３】
もし、１回目の比較結果と２回目の比較結果が異なれば、ＥＸＮＯＲゲート４８の出力はＬになるので、カウンター５０はカウントアップを停止する。
【０１１４】
したがって、連続した２回の比較結果が同じであれば、カウンター５０はカウントアップを続け、連続した２回の比較結果が異なる、すなわち比較結果が変化すると、カウンター５０はカウントアップを停止する。そこで、補正動作中にＥＸＮＯＲゲート４８の出力がＬに変化すると、図示していない回路により補正動作中の信号をＬに変化させる。これにより、ＦＦ４４、４６、４７、カウンター５０およびＦＦ群５１は変化を停止する。
【０１１５】
ここで、比較結果の変化が判明した時には、すでにカウンター５０のカウント値は、すでに１だけカウントアップされている。そこで、ＥＸＮＯＲゲート４８の出力がＬに変化すると、セレクタ５２は、Ｂ入力のＦＦ群５１の出力、すなわち１つ前のカウンター５０のカウント値を選択して出力する。したがって、セレクタ５４は、Ａ入力で比較結果が変化した時のカウント値を、Ｂ入力で１つ前のカウント値を受ける。
【０１１６】
比較結果が変化すると、補正動作中の信号はＬになり、ＮＯＲゲート４９の出力は、ＦＦ４７の出力、すなわち１つ前の比較結果を出力する。この出力がＨの場合には、最初の比較でオフセットがマイナスであり、補正コードの増加に従ってオフセットが増加してゼロを超えた、すなわち残留オフセットがプラスであることを意味する。また、この出力がＬの場合には、最初の比較でオフセットがプラスであり、補正コードの増加に従ってオフセットが減少してゼロを超えた、すなわち残留オフセットがマイナスであることを意味する。そこで、セレクタ５４は、ＮＯＲゲート４９の出力がＨの時には、Ａ入力、すなわち比較結果が変化した時のカウント値を出力し、ＮＯＲゲート４９の出力がＬの時には、Ｂ入力、すなわち比較結果が変化した時のカウント値から１減じたカウント値を出力する。このようにして、残留オフセットは常にプラスになる。
【０１１７】
次に、ブリッジ容量補正回路付ＣＤＡＣ１１Ａおよびそのブリッジ容量補正処理について説明する。
【０１１８】
図２６は、第２実施形態のＡ／Ｄ変換装置の構成を示す図であり、ブリッジ容量補正回路付ＣＤＡＣ１１Ａの回路構成を詳細に示した図である。オフセット補正ロジック３１は、図示を省略している。
【０１１９】
図２６に示すように、ブリッジ容量補正回路付ＣＤＡＣ１１Ａは、３個の上位側参照容量Ｃ３−Ｃ５と、ブリッジ容量Ｃｂと、３個の下位側参照容量Ｃ０−Ｃ２と、ダミー容量Ｃｄと、４個の補正容量ｈＣ０−ｈＣ３と、スイッチＳＷ０−ＳＷ５、ＳＷｄおよびｈＳＷ０−ｈＳＷ４と、スイッチＳＷＲと、を含む。スイッチＳＷｄは、ＳＷｄの端子を、アナログ入力信号Ｖａの端子、高側基準電位源ＶＲＨ端子および低側基準電位源ＶＲＬ端子のいずれかに接続する。ＳＡＲロジック１３およびブリッジ容量補正ロジック３２Ａは、スイッチＳＷ０−ＳＷ５、ＳＷｄおよびｈＳＷ０−ｈＳＷ４と、スイッチＳＷＲを制御する制御コードを出力する。
【０１２０】
上記のように、ブリッジ容量補正回路付ＣＤＡＣ１１Ａは、図１に示したＣＤＡＣ１１に、４個の補正容量ｈＣ０〜ｈＣ３を加えた構成を有する。そして、上位側の最小容量Ｃ３、下位側の最小容量Ｃ０およびダミー容量Ｃｄの容量値を１とすると、ブリッジ容量Ｃｂの容量値は、８／７より少し大きく設定されている。ここでは、ブリッジ容量Ｃｂの容量値を相対値で、８／７＋αで表す。
【０１２１】
４個の補正容量ｈＣ０−ｈＣ３の一方の端子は、共通信号線ＳＬ２に接続され、他方の端子はスイッチｈＳＷ０−ｈＳＷ４に接続される。スイッチｈＳＷ０−ｈＳＷ４は、４個の補正容量ｈＣ０−ｈＣ３の端子を、ＶＲＬ端子に接続するか否かを切り換える。４個の補正容量ｈＣ０−ｈＣ３の容量値は、１：２：４：８であり、Ｃ３、Ｃ０およびＣｄの容量値に対する比率は、補正範囲および残留誤差を考慮して設定される。なお、４個の補正容量ｈＣ０−ｈＣ３をまとめて補正容量と称する。
【０１２２】
図１に示したＣＤＡＣ１１では、寄生容量のために、下位側参照容量の上位側参照容量に対する容量値の重みが理想値と異なり、小さくなる。そのため、信号線ＳＬ１に出力するアナログ出力電圧の変化が不均一になる。そこで、図２６に示すブリッジ容量補正回路付ＣＤＡＣ１１Ａでは、ブリッジ容量Ｃｂの容量値を理論値（ここでは８／７）より大きくし、下位側の重みが理論値より大きくなるようにする。その一方で、４個の補正容量ｈＣ０−ｈＣ３のうち、ＶＲＬに接続する容量を選択して、４個の補正容量ｈＣ０−ｈＣ３の合計容量値を調整し、この補正容量と寄生容量により、下位側の重みを低下させ、下位側参照容量の重みを、理想値に近づけるように補正する。理想の状態は、上位側参照容量の最小容量Ｃ３の容量値と、下位側参照容量Ｃ０−Ｃ２およびダミー容量Ｃｄの合計の容量値が、等価な重みを示す時である。そこで、Ｃ３をＶＲＨに、Ｃ０−Ｃ２およびＣｄをＶＲＬに接続した状態と、Ｃ３をＶＲＬに、Ｃ０−Ｃ２およびＣｄをＶＲＨに接続した状態と、に切り替えた時の信号線ＳＬ１の変化が小さい時に理想状態であると判定する。具体的には、補正容量がすべてオープンの状態から、ＶＲＬに接続される補正容量を段階的に増加させながら、上記の判定動作を繰り返し、比較結果が変化した時に理想状態であると判定する。
【０１２３】
以下、図２６に示すブリッジ容量補正回路付ＣＤＡＣ１１Ａの補正処理を説明する。
【０１２４】
図２６に示すように、ＳＷ０−ＳＷ２、ＳＷ４、ＳＷ５およびＳＷｄをＶＲＬに、ＳＷ３をＶＲＨに接続し、ｈＳＷ０−ｈＳＷ４を開放（オープン）にした状態で、ＳＷＲを参照電位（ＶＲＨ−ＶＲＬ）／２に接続する。これにより、ＳＬ１は（ＶＲＨ−ＶＲＬ）／２の電位となり、Ｃ４およびＣ５には電圧（ＶＲＨ−３ＶＲＬ）／２が印加され、Ｃ０−Ｃ２およびＣｄに葉ブリッジ容量Ｃｂを介して電圧（ＶＲＨ−３ＶＲＬ）／２が印加され、Ｃ３には−（ＶＲＨ−ＶＲＬ）／２が印加される。各容量は、印加された電圧に対応する電荷を保持する。
【０１２５】
次に、図２７に示すように、ＳＷＲをオープンにして、ＳＷ４およびＳＷ５をＶＲＬに接続した状態を維持しながら、ＳＷ０−ＳＷ２およびＳＷｄをＶＲＨに、ＳＷ３をＶＲＬに接続する状態に切り換える。もし、寄生容量を含めて理想状態であれば、Ｃ３の容量値と、Ｃ１−Ｃ３およびＣｄの合計容量値は等価であるので、ＳＬ１の電位は変化しない。しかし、上記のように、ブリッジ容量は大きく設定されているので、ＳＷ０−ＳＷ２およびＳＷｄをＶＲＨに接続した影響の方が大きいので、ＳＬ１の電位は参照電位（ＶＲＨ−ＶＲＬ）／２より高くなり、比較器１２の出力は高（Ｈｉｇｈ）になる。
【０１２６】
次に、図２８に示すように、ｈＳＷ０をＶＲＬに接続した後、図２６と同様に、ＳＷ０−ＳＷ２、ＳＷ４、ＳＷ５およびＳＷｄをＶＲＬに、ＳＷ３をＶＲＨに接続し、ＳＷＲを参照電位（ＶＲＨ−ＶＲＬ）／２に接続する。これにより、ＳＬ１は（ＶＲＨ−ＶＲＬ）／２の電位となり、各容量は、印加された電圧に対応する電荷を保持する。
【０１２７】
次に、図２９に示すように、ＳＷＲをオープンにして、ＳＷ４、ＳＷ５およびｈＣ０をＶＲＬに接続した状態を維持しながら、ＳＷ０−ＳＷ２およびＳＷｄをＶＲＨに、ＳＷ３をＶＲＬに接続する状態に切り換える。もし、ｈＣ０をＶＲＬに接続したことにより下位側参照容量の重みが増加して理想状態を超えれば、ＳＬ１の電位は参照電位（ＶＲＨ−ＶＲＬ）／２より低くなり、比較器１２の出力は低（Ｌｏｗ）になる。ｈＣ０をＶＲＬに接続しても理想状態を超えていなければ、ＳＬ１の電位は参照電位（ＶＲＨ−ＶＲＬ）／２より高くなり、比較器１２の出力は高（Ｈｉｇｈ）である。
【０１２８】
もし、比較器１２の出力は高である時には、さらに図３０に示すように、ｈＳＷ０をオープンに戻し、ｈＳＷ１をＶＲＬに接続した後、ＳＷ０−ＳＷ２、ＳＷ４、ＳＷ５およびＳＷｄをＶＲＬに、ＳＷ３をＶＲＨに接続し、ＳＷＲを参照電位（ＶＲＨ−ＶＲＬ）／２に接続する。そして、図３１に示すように、ＳＷＲをオープンにして、ＳＷ４、ＳＷ５およびｈＣ０をＶＲＬに接続した状態を維持しながら、ＳＷ０−ＳＷ２およびＳＷｄをＶＲＨに、ＳＷ３をＶＲＬに接続する状態に切り換え、比較器１２の出力が高または低であるかを判定する。
【０１２９】
以下、ＶＲＬに接続される補正容量を段階的に増加させて上記の処理を繰り返し、比較器１２の出力が低になったら補正容量の増加を停止する。ここでは、容量値の比が１：２：４：８の４個の補正容量が設けられているので、補正容量は１６段階変化可能である。
【０１３０】
ここで、Ｃ３、Ｃ０およびＣｄの容量値をＣｏとし、ブリッジ容量Ｃｂの容量値を８Ｃｏ／７＋αとし、４個の補正容量ｈＣ０−ｈＣ３のＶＲＬに接続した補正容量の合計をＣｃとする。比較器１２の出力が低に変化した時の下位側参照容量と補正容量のブリッジ容量を介したＳＬ１に対する容量は、図３２のようになる。したがって、ブリッジ容量Ｃｂのαと、補正容量Ｃｃは、図３２の式を満たす関係を有する。
【０１３１】
図３３は、第２実施形態において、ブリッジ容量を補正する場合の比較器入力電圧の変化を示す図である。前述のように、ブリッジ容量補正処理は、比較器１２のオフセット補正処理の後に行われ、残留オフセットはプラスに設定されている。したがって、参照電位（ＶＲＨ−ＶＲＬ）／２に対して、比較器１２の比較レベルＣｏｍｐは残留オフセット分だけ高くなっている。ＶＲＬに接続する補正容量を増加させるに従って、ＣＤＡＣ１１Ａの出力する電圧、すなわち比較器入力電圧は段階的に低下する。そして、比較レベルＣｏｍｐを超えた時に、補正容量の増加が停止されるので、ＣＤＡＣ１１Ａと比較器１２を合わせた比較レベルの参照電位（ＶＲＨ−ＶＲＬ）／２に対する差は、補正容量を変化させる最小ステップ以内である。
【０１３２】
以上のようなブリッジ容量補正機能付ＣＤＡＣ１１Ａの補正が終了すると、補正容量の接続状態は維持され、Ａ／Ｄ変換処理が行える状態になる。以下、Ａ／Ｄ変換処理について、図２６を参照して簡単に説明する。
【０１３３】
上記のように、ｈＳＷ０−ｈＳＷ４は補正処理で決定された接続状態に設定されている。
【０１３４】
まず、ＳＷＲを参照電位（ＶＲＨ−ＶＲＬ）／２＝Ｖｃｍに接続し、ＳＷ０−ＳＷ５およびＳＷｄをアナログ入力信号Ｖａの端子に接続し、アナログ入力信号Ｖａのサンプリングを行う。これにより、各容量には、Ｖａと参照電位Ｖｃｍとの差電圧が直接または間接に印加され、対応する電荷が保持される。
【０１３５】
次に、ＳＷＲをオープンにし、ＳＷ５をＶＲＨに、ＳＷ０−ＳＷ４およびＳＷｄをＶＲＬに接続する。これにより、信号線ＳＬ１の電位は、Ｖｃｍ−Ｖａ＋Ｖｃｍ＊１／２になる。比較器１２は、この電位とＶｃｍを比較する。比較結果が高であれば最上位ビット（１番目のビット）を“１”に決定し、ＳＷ５をＶＲＨに接続する状態を維持する。比較結果が低であれば１番目のビットを“０”に決定し、ＳＷ５をＶＲＬに接続する状態に変更する。ここでは、比較結果が高であるとして説明を続ける。
【０１３６】
次に、ＳＷ５をＶＲＨに、ＳＷ０−ＳＷ３およびＳＷｄをＶＲＬに接続した状態で、ＳＷ４をＶＲＨに接続するように切り換える。これにより、信号線ＳＬ１の電位は、Ｖｃｍ−Ｖａ＋Ｖｃｍ＊１／２＋Ｖｃｍ＊１／４になる。この時の比較結果が高であれば２番目のビットを“１”に決定し、ＳＷ４をＶＲＨに接続する状態を維持する。比較結果が低であれば２番目のビットを“０”に決定し、ＳＷ４をＶＲＬに接続する状態に変更する。ここでは、比較結果が低であるとして説明を続ける。
【０１３７】
次に、ＳＷ５をＶＲＨに、ＳＷ４をＶＲＬに、ＳＷ０−ＳＷ２およびＳＷｄをＶＲＬに接続した状態で、ＳＷ３をＶＲＨに接続するように切り換える。これにより、信号線ＳＬ１の電位は、Ｖｃｍ−Ｖａ＋Ｖｃｍ＊１／２−Ｖｃｍ＊１／４＋Ｖｃｍ＊１／８になる。この時の比較結果が高であれば３番目のビットを“１”に決定し、ＳＷ３をＶＲＨに接続する状態を維持する。比較結果が低であれば３番目のビットを“０”に決定し、ＳＷ３をＶＲＬに接続する状態に変更する。
【０１３８】
以下同様に、４−６番目のビットを決定していく。
【０１３９】
以上第２実施形態について説明したが、第１実施形態で説明したように、補正ロジックの補正処理には各種の変形例が可能である。
【０１４０】
例えば、第２実施形態において、ブリッジ容量補正機能付ＣＤＡＣ１１Ａの補正処理を、補正容量をＶＲＬに接続した状態から開始し、オープンにする補正容量を段階的に増加させ、比較器１２の出力が高に変化したら補正容量の増加を停止することも可能である。この場合には、ブリッジ容量補正機能付ＣＤＡＣ１１Ａの補正後の残留誤差はプラスであり、比較器１２の残留オフセットと同じ極性になるので、補正処理における１段階前の補正コードに戻す処理を行う。
【０１４１】
また、図１０のフローチャートで説明したように、比較器１２のオフセット補正処理で、残留オフセットの極性を決定せず、残留オフセットの極性をブリッジ容量補正ロジック３２Ａに通知するようにしてもよい。例えば、ブリッジ容量補正ロジック３２Ａが、第２実施形態で説明したように、補正容量をオープンにした状態から開始し、ＶＲＬに接続する補正容量を段階的に増加させるとする。この場合、ブリッジ容量補正ロジック３２Ａは、通知された残留オフセットがプラスの場合には補正コードを維持し、残留オフセットがプラスの場合には補正コードを１段階前の補正コードに戻す処理を行う。この処理を行うブリッジ容量補正ロジック３２Ａの回路構成を図３４に示す。
【０１４２】
まず、図３４に示すブリッジ容量補正ロジック３２Ａの基本動作を簡単に説明する。カウンターが、初期化時にゼロの補正コードを出力し、これに応じてｈＳＷ０−ｈＳＷ３はオープン状態となる。この状態で１回目の比較が行われる。その後、比較結果が低になるまでカウンターが補正コードを増加させ、比較結果が低に変化すると、補正コードの増加を停止する。そして、残留オフセットがプラスであれば補正コードを維持し、残留オフセットがマイナスであれば補正コードを１段階前の値に戻す。
【０１４３】
ＣＬＫ＝Ｈで、比較器１２のリセット動作が行われ、Ａ／Ｄ変換器全体としては準備動作が行われる。ＣＬＫ＝Ｌで、比較器１２の比較動作が行われ、Ａ／Ｄ変換器全体としては比較動作が行われる。
【０１４４】
クロックＣＬＫは、補正動作中を示す信号が高（Ｈ）の間のみカウンター６２に供給される。カウンター６２は、初期化された時に補正コード0000を出力し、比較器１２の出力が高（Ｈ）の時でかつ補正動作中にクロックＣＬＫに同期してカウントアップ動作を行う。−１演算器６３は、カウンター６２の出力を−１した値を出力する。セレクタ６４は、ＳＥＬ＝ＨでＡ入力のカウンター６２の値を選択し、ＳＥＬ＝ＬでＢ入力の−１演算器６３の出力を選択する。
【０１４５】
カウンター６２は、ＣＬＫの変化に応じてカウントアップ動作を行い、カウント値を補正コードとして出力する。これにより、補正容量が段階的に増加する。補正動作中に比較器１２の比較結果がＬを示すと、図示していない回路により補正動作中の信号をＬに変化させる。これによりカウンター６２はカウントアップ動作を停止する。
【０１４６】
オフセット極性信号を反転した信号が残留オフセットを示す。したがって、インバータ６５の出力は残留オフセットを示す。補正動作中の信号がＬに変化すると、ＮＯＲゲート６６の出力は、残留オフセットを示す信号により決定され、残留オフセットがプラスの場合は高（Ｈ）に、残留オフセットがマイナスの場合は低（Ｌ）になる。したがって、セレクタ６４は、残留オフセットがプラスの場合はカウンター６２の出力する補正コードを選択し、残留オフセットがマイナスの場合は−１演算器６３の出力するカウンター６２の出力を−１した値を選択して補正コードとして出力する。
【０１４７】
図３５は、第２実施形態におけるブリッジ容量補正機能付ＣＤＡＣ１１Ａの変形例のブリッジ容量補正機能付ＣＤＡＣ１１Ｂを示す図である。ブリッジ容量補正機能付ＣＤＡＣ１１Ａは、補正容量ｈＣ０−ｈＣ３の一方の端子を、下位側の参照容量Ｃ０−Ｃ１およびダミー容量Ｃｄが接続される信号線ＳＬ２に接続し、補正容量ｈＣ０−ｈＣ３の他方の端子をＶＲＬに接続するかを選択可能にした。これに対して、ブリッジ容量補正機能付ＣＤＡＣ１１Ｂは、図３５に示すように、ブリッジ容量Ｃｂを可変容量とし、ブリッジ容量補正ロジック３２Ｂによりブリッジ容量Ｃｂの容量値を補正可能にした。
【０１４８】
図３６は、可変容量のブリッジ容量Ｃｂの構成例を示す図である。図３６の可変容量のブリッジ容量Ｃｂは、３ビットの補正コードにより、スイッチの接続を制御することにより容量値が変化する。
【０１４９】
補正処理は、第２実施形態と類似しているので、動作説明は省略する。
【０１５０】
図３７は、第３実施形態のＡ／Ｄ変換装置の概略構成を示す図である。
【０１５１】
第３実施形態のＡ／Ｄ変換装置は、６ビットの線形誤差補正機能付ＣＤＡＣ１１Ｃと、比較器１２と、ＳＡＲロジック１３と、ＣＤＡＣ補正ロジック３２Ｃと、を含む。ＣＤＡＣ１１Ｃは、アナログ入力信号Ｖａ、高側基準電位ＶＲＨ、低側基準電位ＶＲＬ、参照電位（ＶＲＨ−ＶＲＬ）／２などが入力される。比較器１２は、オフセット補正コードによりオフセットが補正可能である。ＳＡＲロジック１３は、比較器１２の比較結果に基づいてＣＤＡＣ１１Ｃのスイッチを制御してＣＤＡＣ１１の出力Ｖｉが、参照電位（ＶＲＨ−ＶＲＬ）／２に近づくように制御してＡ／Ｄ変換値を決定する。ＣＤＡＣ１１Ｃは、線形誤差補正機能を有し、図４に示したＤ／Ａ変換装置１１と類似の構成を含む。また、特許文献３は、図４に示したＤ／Ａ変換装置１１の詳細を記載している。したがって、第３実施形態のＡ／Ｄ変換装置は、オフセット補正ロジック３１を含む補正ロジック３０も含むが、ここでは図示を省略している。
【０１５２】
図３７に示すように、ＣＤＡＣ１１Ｃは、メインＣＤＡＣ２１と、補正データ出力部２２と、補正ＣＤＡＣ２３と、加算部２４と、を含む。補正データ出力部２２は、ＳＡＲロジック１３から供給されるＤ／Ａ変換コードのビットごとに“１”の時のＣＤＡＣ補正コードを記憶する補正データ記憶部２７を含む。補正データ出力部２２は、Ｄ／Ａ変換コードを受けると、補正データ記憶部２７からＣＤＡＣ補正コードを読み出し、全ビットの値に応じてＣＤＡＣ補正コードを加算して補正データを出力する。ＣＤＡＣ補正ロジック３２Ｃは、補正データ記憶部２７に記憶するＣＤＡＣ補正コードを決定する処理を制御する。
【０１５３】
補正処理は、比較器１２のオフセット補正、ＣＤＡＣ１１Ｃの線形性補正の順に行われる。比較器１２のオフセットは、第２実施形態で説明したのと同じように補正されるが、残留オフセットがマイナスの場合にプラスにする処理は行わず、残留オフセットの極性がＣＤＡＣ補正ロジック３２Ｃに通知される。
【０１５４】
図３８および図３９は、ＣＤＡＣ補正コードを決定する処理を説明する図である。図３８および図３９に示すように、メインＤＡＣ２１は、一方の端子が共通信号線ＳＬ１に接続された３個の上位側参照容量Ｃ３−Ｃ５と、一方の端子が共通信号線ＳＬ１に接続されたブリッジ容量Ｃｂと、ブリッジ容量Ｃｂの他方の端子に接続される信号線ＳＬ２に一方の端子が接続された３個の下位側参照容量Ｃ０−Ｃ２と、一方の端子が信号線ＳＬ２に接続されたダミー容量Ｃｄと、下位側参照容量Ｃ０−Ｃ２および上位側参照容量Ｃ３−Ｃ５の他方の端子を、アナログ入力信号Ｖａが入力される端子、上側基準電位ＶＲＨが入力される端子または下側基準電位ＶＲＬが入力される端子のいずれかに接続するスイッチＳＷ０−ＳＷ５と、ダミー容量Ｃｄを、ＶＲＨ端子またはＶＲＬ端子に接続するスイッチｄと、共通信号線ＳＬ１を参照電位(VRH-VRL)/2に接続するスイッチＳＷＲと、一方の端子が信号線ＳＬ２に接続された補正ブリッジ容量Ｃｂｈと、を含む。補正ＤＡＣ２３の出力Ｖｃａｌは、補正ブリッジ容量Ｃｂｈの他方の端子に印加される。Ｃｄ、Ｃ０−Ｃ５、Ｃｂは、１：１：２：４：１：２：４：８／７に設定されている。また、Ｃｂｈの容量は、補正範囲および補正分解能を考慮して適宜定められる。
【０１５５】
図１と比較して明らかなように、メインＤＡＣ２１は、図１に示したＣＤＡＣ１１と類似の構成を含む。
【０１５６】
第３実施形態におけるＣＤＡＣ１１Ｃの線形性を補正する処理は、最下位ビットから順に重みが２の累乗で変化するように、補正ＤＡＣ２３の出力Ｖｃａｌ、すなわちＣＤＡＣ補正を決定していく。２の累乗で変化するかは、等価な重みの参照容量の組合せが存在することを利用する。具体的には、Ｃ０とＣｄは同じ容量であれば、Ｃ０がＶＲＨに、ＣｄがＶＲＬに接続された状態でサンプリングした後、Ｃ０がＶＲＬに、ＣｄがＶＲＨに接続された状態に切り換えても比較器１２の比較結果は変化しない。そこで、ＣＤＡＣ補正コードを段階的に変化させながら、上記のサンプリングと比較を繰り返し、比較結果が変化した時に、等価な状態にもっとも近づいたとしてＣＤＡＣ補正コードを決定する。
【０１５７】
上記のように、Ｃ０に対してＣｄは等価であり、Ｃ１に対してＣ０とＣｄの組は等価であり、以下同様に、等価な組合せが存在し、最上位ビットに対応するＣ５に対してＣ０−Ｃ４とＣｄの組は等価である。
【０１５８】
最上位ビットのＣＤＡＣ補正コードを決定する処理は、１〜５ビット目に対応するＣ０−Ｃ４のＣＤＡＣ補正コードが決定された後行われる。最上位ビットのＣＤＡＣ補正コードを決定する処理では、図３８に示すように、ＳＷＲを参照電位（ＶＲＨ−ＶＲＬ）／２に、ＳＷ０−ＳＷ４およびＳＷｄをＶＲＬに、ＳＷ５をＶＲＨに、接続する。この時、補正ＤＡＣ２３は、５ビットのＣＤＡＣ補正コードの中間の値”10000”を受けて、それに対応するＶｃａｌを出力する。
【０１５９】
次に、図３９に示すように、ＳＷＲをオープンにし、ＳＷ０−ＳＷ４およびＳＷｄをＶＲＨに、ＳＷ５をＶＲＬに、接続する。この時、補正ＤＡＣ２３は、前と同じようにＣＤＡＣ補正コード”10000”に対応するＶｃａｌを出力する。この時の比較結果が高（Ｈｉｇｈ）であれば、Ｃ５の容量は、Ｃ０−Ｃ４とＣｄの合計容量より小さいので、ＣＤＡＣ補正コード”10001”に変化させる。また、比較結果が低（Ｌｏｗ）であれば、Ｃ５の容量は、Ｃ０−Ｃ４とＣｄの合計容量より大きいので、ＣＤＡＣ補正コード”011111”に変化させる。以下、最初の比較結果が高の場合には、比較結果が低になるまでＣＤＡＣ補正コードを１ずつ増加させ、比較結果が低になったらＣＤＡＣ補正コードの変化を停止する。同様に、最初の比較結果が低の場合には、比較結果が高になるまでＣＤＡＣ補正コードを１ずつ減少させ、比較結果が高になったらＣＤＡＣ補正コードの変化を停止する。
【０１６０】
図４０は、最初の比較結果が低の場合のＣＤＡＣ補正コードの変化例を示す図である。図４０に示すように、最初の比較結果が低なので、ＣＤＡＣ補正コードを１ずつ減少させ、それに応じてＣＤＡＣ１１Ｃの出力、すなわち比較器１２の入力電圧が上昇する。ここで、比較器１２の残留オフセットがプラスの場合には、比較器１２の比較閾値Ｃｏｍｐは、参照電位（ＶＲＨ−ＶＲ）／２より残留オフセット分だけ高い。そのため、ＣＤＡＣ補正コードを１ずつ減少させ、比較結果が低から高に変化した時に補正コードの変化を停止する場合、残留オフセットとＣＤＡＣ補正誤差が加算されて誤差が大きくなるので、ＣＤＡＣ補正コードを補正処理における１つ前の値に戻す。図４０において、比較器１２の残留オフセットがマイナスの場合には、残留オフセットとＣＤＡＣ補正誤差が相殺するので、決定したＣＤＡＣ補正コードをそのまま維持する。
【０１６１】
また、最初の比較結果が高の場合には、比較器１２の残留オフセットがマイナスの時にＣＤＡＣ補正コードを補正処理における１つ前の値に戻し、残留オフセットがプラスの時にＣＤＡＣ補正コードを維持する。
【０１６２】
以上のようにして決定したＣＤＡＣ補正コードは、補正データ記憶部２７に記憶される。
【０１６３】
図４１は、ＣＤＡＣ補正ロジック３２Ｃの回路構成を示す図である。図２５と比較して明らかなように、ＣＤＡＣ補正ロジック３２Ｃの回路構成は、オフセット補正ロジック３１の回路構成と似ているので、異なる点のみ説明する。ＣＤＡＣ補正ロジック３２Ｃでは、カウンター７９は、初期値として”10000”を出力し、最初の比較結果が高（Ｈｉｇｈ）であればカウントアップ動作を行い、最初の比較結果が低（Ｌｏｗ）であればカウントダウン動作を行う。また、ＣＤＡＣ補正ロジック３２Ｃでは、ＦＦ７５の出力が、ＣＤＡＣ補正の方向を示し、ＦＦ７５の出力が高であれば残留誤差はマイナスになり、ＦＦ７５の出力が低であれば残留誤差はプラスになる。前述のように、オフセット極性信号が高の場合には残留オフセットはマイナスであり、オフセット極性信号が低の場合には残留オフセットはプラスである。残留オフセットとＣＤＡＣ補正誤差が両方ともプラス又はマイナスの時に、ＣＤＡＣ補正コードを１つ前の段階に戻し、残留オフセットとＣＤＡＣ補正誤差の極性が異なれば、ＣＤＡＣ補正コードを維持する。
【０１６４】
ＥＸＯＲ８４の出力は、オフセット極性信号とＦＦ７５の出力が共に高または低である時に低になる。図２５で説明したように、ＯＲ８５は補正動作が終了するとＥＸＯＲ８４の出力を通過させるので、セレクタ８３は、オフセット極性信号とＦＦ７５の出力が共に高または低の時にＢ入力の−１演算器８２の出力を選択する。
【０１６５】
第３実施形態では、各ビットごとに補正コードを決定して記憶したが、ＤＡ変換データの値ごとに補正コードを決定して記憶することも可能である。ただし、６ビットの場合、第３実施形態では６個の補正コードを決定すればよいが、ＤＡ変換データの値ごとに補正コードを決定するには６４個の補正コードを決定する必要があり、その分補正動作に時間を要し、補正データ記憶部２７のメモリ容量も増大する。
【０１６６】
また、第３実施形態では、ブリッジ容量Ｃｂを設けたが、ブリッジ容量Ｃｂを設けずに、すべての参照容量の容量値の比率を累乗で設定することも可能である。
【０１６７】
以上、第１から第３実施形態および変形例を説明したが、さらに多くの変形例が可能である。例えば、第２および第３実施形態では、図１および図２６に示したＣＤＡＣを使用したが、他のＣＤＡＣも使用できる。以下、ＣＤＡＣの変形例を説明する。
【０１６８】
図４２は、図２６の第２実施形態のブリッジ容量補正機能付ＣＤＡＣ１１Ａの変形例を示す図である。図２６のＣＤＡＣ１１Ａでは、下位側参照容量Ｃ０−Ｃ２およびダミー容量Ｃｄの他方の端子が、ＳＷ０−ＳＷ２およびＳＷｄを介して、ＶＲＨ、ＶＲＬおよびアナログ信号Ｖａの入力端子のいずれにも接続可能であった。これに対して、図４２の変形例では、下位側参照容量Ｃ０−Ｃ２およびダミー容量Ｃｄの他方の端子は、ＳＷ０−ＳＷ２およびＳＷｄを介して、ＶＲＨまたはＶＲＬに接続可能であるが、アナログ信号Ｖａの入力端子には接続できない。図４２の容量Ｃｈは、図２６の４個の補正容量ｈＣ０−ｈＣ３およびスイッチｈＳＷ０−ｈＳＷ３に対応する。図４２の変形例のＣＤＡＣの動作は、第２実施形態と類似しているので説明は省略する。
【０１６９】
図４３は、図３５のブリッジ容量を可変としたブリッジ容量補正機能付ＣＤＡＣ１１Ｂの変形例を示す図であり、図４２のＣＤＡＣと基本構成は同じなので、説明は省略する。
【０１７０】
図４４は、図３８の線形誤差補正機能付ＣＤＡＣ１１Ｃの変形例を示す図であり、図４２のＣＤＡＣと基本構成は同じなので、説明は省略する。
【０１７１】
図４５は、図２６の第２実施形態のブリッジ容量補正機能付ＣＤＡＣ１１Ａの変形例を示す図である。図２６のＣＤＡＣ１１Ａでは、下位側参照容量Ｃ０−Ｃ２、上位側参照容量Ｃ３−Ｃ５およびダミー容量Ｃｄの他方の端子が、ＳＷ０−ＳＷ５およびＳＷｄを介して、ＶＲＨ、ＶＲＬおよびアナログ信号Ｖａの入力端子のいずれにも接続可能であった。これに対して、図４２の変形例では、Ｃ０−Ｃ２、Ｃ３−Ｃ５およびＣｄの他方の端子は、ＳＷ０−ＳＷ５およびＳＷｄを介して、ＶＲＨまたはＶＲＬに接続可能であるが、アナログ信号Ｖａの入力端子には接続できない。一方、図２６のＣＤＡＣ１１Ａでは、信号線ＳＬ１は、ＳＷＲを介して参照電位に接続可能であったが、図４５の回路では、ＳＬ１はスイッチＳＷＡを介してアナログ信号Ｖａの入力端子に接続するか否かが選択できる。図４５の容量Ｃｈは、図２６の４個の補正容量ｈＣ０−ｈＣ３およびスイッチｈＳＷ０−ｈＳＷ３に対応する。図４５の変形例のＣＤＡＣの動作は、第２実施形態と類似しているので説明は省略する。
【０１７２】
図４６は、図３５のブリッジ容量を可変としたブリッジ容量補正機能付ＣＤＡＣ１１Ｂの変形例を示す図であり、図４５のＣＤＡＣと基本構成は同じなので、説明は省略する。
【０１７３】
図４７は、図３８の線形誤差補正機能付ＣＤＡＣ１１Ｃの変形例を示す図であり、図４５のＣＤＡＣと基本構成は同じなので、説明は省略する。
【０１７４】
図４８は、図２６の第２実施形態のブリッジ容量補正機能付ＣＤＡＣ１１Ａの変形例を示す図である。図２６のＣＤＡＣ１１Ａでは、下位側参照容量Ｃ０−Ｃ２、上位側参照容量Ｃ３−Ｃ５およびダミー容量Ｃｄの他方の端子が、ＳＷ０−ＳＷ５およびＳＷｄを介して、ＶＲＨ、ＶＲＬおよびアナログ信号Ｖａの入力端子のいずれにも接続可能であった。これに対して、図４８の変形例では、Ｃ０−Ｃ２、Ｃ３−Ｃ５およびＣｄの他方の端子は、ＳＷ０−ＳＷ５およびＳＷｄを介して、ＶＲＨまたはＶＲＬに接続可能であるが、アナログ信号Ｖａの入力端子には接続できない。一方、信号線ＳＬ１は、容量ＣＡ１およびスイッチＳＷＡ１を介してアナログ信号Ｖａの入力端子または高電位源ＶＤＤに接続可能であり、容量ＣＡ２およびスイッチＳＷＡ２を介してアナログ信号Ｖａの入力端子または低電位源ＧＮＤに接続可能である。図４８の容量Ｃｈは、図２６の４個の補正容量ｈＣ０−ｈＣ３およびスイッチｈＳＷ０−ｈＳＷ３に対応する。図４８の変形例のＣＤＡＣの動作は、第２実施形態と類似しているので説明は省略する。
【０１７５】
図４９は、図３５のブリッジ容量を可変としたブリッジ容量補正機能付ＣＤＡＣ１１Ｂの変形例を示す図であり、図４８のＣＤＡＣと基本構成は同じなので、説明は省略する。
【０１７６】
図５０は、図３８の線形誤差補正機能付ＣＤＡＣ１１Ｃの変形例を示す図であり、図４８のＣＤＡＣと基本構成は同じなので、説明は省略する。
【０１７７】
ＣＤＡＣの構成は、上記以外にも各種知られており、第１から第３実施形態および変形例の構成は、それらに適用可能である。
【０１７８】
以上、シングルエンド型ＣＤＡＣを使用するＡ／Ｄ変換装置について説明したが、第１から第３実施形態および変形例の構成は、差動型ＣＤＡＣを使用するＡ／Ｄ変換装置にも適用可能である。
【０１７９】
図５１は、第４実施形態の８ビットの差動型ＣＤＡＣを使用するＡ／Ｄ変換装置の構成を示す図である。図５１に示すように、第４実施形態のＡ／Ｄ変換装置は、差動型ＣＤＡＣ１１Ｄと、比較器１２と、ＳＡＲロジック１３ＡＤと、補正ロジック３０ＡＤと、を含む。比較器１２は、オフセット補正機能を有し、第２実施形態と同様のものが使用可能である。補正ロジック３０ＡＤは、オフセット補正ロジックおよび差動型ＣＤＡＣ補正ロジックを含むが、図示は省略している。
【０１８０】
差動型ＣＤＡＣ１１Ｄは、アナログ信号Ｖａの正（プラス）側の信号が入力される正側ＣＤＡＣ１１ＡＰと、アナログ信号Ｖａの負（マイナス）側の信号が入力される負側ＣＤＡＣ１１ＡＮと、を含む。正側ＣＤＡＣ１１ＡＰおよび負側ＣＤＡＣ１１ＡＮは、それぞれ図２６に示したブリッジ容量補正機能付ＣＤＡＣ１１Ａと類似の構成を備える。左側の４個の容量が補正容量である。図５１では、スイッチＳＷ０−ＳＷ５，ＳＷｄおよびＳＷＲの図示を省略している。
【０１８１】
差動型ＣＤＡＣ１１Ｄのブリッジ容量を補正する場合、正側ＣＤＡＣ１１ＡＰと負側ＣＤＡＣ１１ＡＮで、それぞれＶＲＬに接続する補正容量を決定することも可能である。しかし、正側と負側を合わせて誤差が低減されればよいので、正側と負側を合わせて補正することも可能である。
【０１８２】
すべての補正容量を接続しない状態で、図５１に示すように、正側ＣＤＡＣ１１ＡＰおよび負側ＣＤＡＣ１１ＡＮにおいて、上位の３個（ビット５−７に対応）の参照容量をＶＲＬに接続する。正側ＣＤＡＣ１１ＡＰでは、ビット４に対応する参照容量をＶＲＬに、ビット０−３に対応する参照容量とダミー容量を、ＶＲＨに接続する。負側ＣＤＡＣ１１ＡＮでは、ビット４に対応する参照容量をＶＲＨに、ビット０−３に対応する参照容量とダミー容量をＶＲＬに接続する。この状態で、正側ＣＤＡＣ１１ＡＰおよび負側ＣＤＡＣ１１ＡＮにおいて、スイッチＳＷＲ（図示せず）により、出力信号線を参照電位に接続する。
【０１８３】
次に、スイッチＳＷＲをオープンにして、正側ＣＤＡＣ１１ＡＰでは、ビット４に対応する参照容量をＶＲＨに、ビット０−３に対応する参照容量とダミー容量をＶＲＬに、接続する。負側ＣＤＡＣ１１ＡＮでは、ビット４に対応する参照容量をＶＲＬに、ビット０−３に対応する参照容量とダミー容量をＶＲＨに接続する。前述のようにこれらの組合せは容量としては等価であることが理想状態であるが、初期状態の関係で比較器１２の比較結果は低（Ｌｏｗ）になる。以下、正側ＣＤＡＣ１１ＡＰおよび負側ＣＤＡＣ１１ＡＮにおいて、比較器１２の比較結果が高（Ｈｉｇｈ）に変化するまで、補正コードを変化させて補正容量を段階的にＶＲＬに接続し、高に変化したら補正容量の変化を停止する。そして、残留オフセットとブリッジ補正の残留誤差が同極性であるか判定し、逆極性であれば補正コードを維持し、同極性であれば補正コードを１段階前の状態に戻す。
【０１８４】
図５１の差動型ＣＤＡＣ１１Ｄにおいて、正側ＣＤＡＣ１１ＡＰと負側ＣＤＡＣ１１ＡＮのブリッジ容量を、それぞれ図３５に示したように可変容量として補正可能とする変形例も可能である。そのような変形例においても、上記と同様の方法で補正処理を行い、残留オフセットとブリッジ補正の残留誤差の極性に応じて補正コードを維持または補正することが可能である。
【０１８５】
図５２は、第５実施形態の８ビットの差動型ＣＤＡＣを使用するＡ／Ｄ変換装置の構成を示す図である。図５２に示すように、第５実施形態のＡ／Ｄ変換装置は、差動型ＣＤＡＣ１１Ｅと、比較器１２と、ＳＡＲロジック１３ＣＤと、オフセット補正ロジック３１と、差動ＣＤＡＣ補正ロジック３２Ｄと、を含む。オフセット補正ロジック３１および差動ＣＤＡＣ補正ロジック３２Ｄが、補正ロジック３０に対応する。
【０１８６】
比較器１２は、オフセット補正機能を有し、第２実施形態と同様のものが使用可能である。また、オフセット補正ロジック３１も、第２実施形態と同様のものが使用可能である。
【０１８７】
差動型ＣＤＡＣ１１Ｅは、アナログ信号Ｖａの正（プラス）側の信号が入力される正側ＣＤＡＣ１１ＥＰと、アナログ信号Ｖａの負（マイナス）側の信号が入力される負側ＣＤＡＣ１１ＥＮと、２個の減加算器８１Ｐおよび８１Ｎと、インバータ８２と、を含む。正側ＣＤＡＣ１１ＥＰおよび負側ＣＤＡＣ１１ＥＮは、それぞれ図３７から図３９に示した第３実施形態の線形性誤差補正機能付ＣＤＡＣ１１Ｃと類似の構成を備える。図５２では、スイッチＳＷ０−ＳＷ５，ＳＷｄおよびＳＷＲの図示を省略している。
【０１８８】
差動型ＣＤＡＣ１１Ｅの線形性を補正する場合、正側ＣＤＡＣ１１ＥＰと負側ＣＤＡＣ１１ＥＮで、それぞれビットごとに補正ＤＡＣ２３Ｐおよび２３Ｎに供給する補正コードを決定することも可能である。しかし、正側と負側を合わせて誤差が低減されればよいので、正側と負側を合わせて補正することも可能である。
【０１８９】
第３実施形態で説明したように、補正コードは低位ビットから順に決定する。下位７ビットの補正コードが決定した後、最上位ビットの補正コードを決定する場合を考える。この場合、補正ＤＡＣ２３Ｐおよび２３Ｎから中間値に対応する電圧を出力する。そして、図５２に示すように、正側ＣＤＡＣ１１ＥＰでは、最上位ビットに対応する参照容量をＶＲＬに、それ以外の参照容量およびダミー容量をＶＲＨに接続する。負側ＣＤＡＣ１１ＥＮでは、最上位ビットに対応する参照容量をＶＲＨに、それ以外の参照容量およびダミー容量をＶＲＬに接続する。この状態で、正側ＣＤＡＣ１１ＥＰおよび負側ＣＤＡＣ１１ＥＮにおいて、スイッチＳＷＲ（図示せず）により、出力信号線を参照電位に接続する。
【０１９０】
次に、スイッチＳＷＲをオープンにして、正側ＣＤＡＣ１１ＥＰでは、最上位ビットに対応する参照容量をＶＲＨに、それ以外の参照容量およびダミー容量をＶＲＬに接続する。負側ＣＤＡＣ１１ＥＮでは、最上位ビットに対応する参照容量をＶＲＬに、それ以外の参照容量およびダミー容量をＶＲＨに接続する。前述のようにこれらの組合せは容量としては等価であることが理想状態である。この時の判定結果に応じて、補正ＤＡＣ２３Ｐと補正ＤＡＣ２３Ｎに供給する補正コードを逆方向に変化させる。例えば、比較器１２の比較結果が高（Ｈｉｇｈ）の時には、補正ＤＡＣ２３Ｐに供給する補正コードを１減じ、補正ＤＡＣ２３Ｎに供給する補正コードを１増加する。以下、比較器１２の比較結果が反転するまで、補正ＤＡＣ２３Ｐと補正ＤＡＣ２３Ｎに供給する補正コードをそれぞれ１ずつ逆方向に変化させて補正電圧を段階的に変化させ、比較結果が変化したら補正容量の変化を停止する。そして、残留オフセットとブリッジ補正の残留誤差が同極性であるか判定し、逆極性であれば補正コードを維持し、同極性であれば補正コードを１段階前の状態に戻す。
【０１９１】
減加算器８１Ｐおよび８１Ｎは、差動ＣＤＡＣ補正ロジック３２Ｄが出力する補正極性に応じて、カウントアップ動作またはカウントダウン動作を行う。減加算器８１Ｐがカウントアップ動作を行う時には、減加算器８１Ｎはカウントダウン動作を行う。逆に、減加算器８１Ｐがカウントダウン動作を行う時には、減加算器８１Ｎはカウントアップ動作を行う。
【０１９２】
図５３は、上記の補正処理における補正コードの変化に対する正負入力の差電圧の変化を示す図である。図５３の上側のグラフが、最初の比較結果が低の場合に、補正ＤＡＣ２３Ｐに入力する正側の補正コードの変化に対する正負入力の差電圧の変化を示す。図５３の下側のグラフが、最初の比較結果が高の場合に、補正ＤＡＣ２３Ｎに入力する負側の補正コードの変化に対する正負入力の差電圧の変化を示す。図５３の上側のグラフのように、最初の比較結果が低の場合には、オフセット極性信号がマイナスであれば補正コードを維持し、オフセット極性信号がプラスであれば補正コードを１段階前の値に戻す。同様に、図５３の下側のグラフのように、最初の比較結果が高の場合には、オフセット極性信号がプラスであれば補正コードを維持し、オフセット極性信号がマイナスであれば補正コードを１段階前の値に戻す。
【０１９３】
図５４は、差動ＣＤＡＣ補正ロジック３２Ｄの回路構成を示す図である。図４１と比較して明らかなように、差動ＣＤＡＣ補正ロジック３２Ｄの回路構成は、図４１のＣＤＡＣ補正ロジック３２Ｃの回路構成と似ているので、異なる点のみ説明する。ＣＤＡＣ補正ロジック３２Ｃのカウンター７９Ｄは、初期値として”000”を出力すること、および、カウントアップのみを行うことが異なる。また、ＦＦ７５の出力が、補正極性として減加算器８１Ｐおよび８１Ｎに出力される。
【０１９４】
図５５は、減加算器８１Ｐおよび８１Ｎの回路構成を示す図である。図示のように、減加算器８１Ｐおよび８１Ｎは、２の補数演算器９１と、セレクタ９２と、加算器９３と、を含む。減加算器８１Ｐおよび８１Ｎは、差動ＣＤＡＣ補正ロジック３２Ｄから出力される補正極性が高の時には加算器として動作し、補正極性が低の時には加算器として動作する。
【０１９５】
加算器として動作する時には、セレクタ９２はＡ入力を選択して加算器９３に出力する。したがって、減加算器８１Ｐおよび８１Ｎは、４ビットの補正コードの中心である中心コード”1000”に差動ＣＤＡＣ補正ロジック３２Ｄから出力される調整コードを加えて補正コードとして出力する加算処理が行われる。調整コードはカウントアップするので、補正コードもカウントアップする。
【０１９６】
減算器として動作する時には、２の補数演算器９１が調整コードの補数を出力する。セレクタ９２は、Ｂ入力である２の補数演算器９１の出力を選択して加算器９３に出力する。したがって、減加算器８１Ｐおよび８１Ｎは、４ビットの補正コードの中心である中心コード”1000”から差動ＣＤＡＣ補正ロジック３２Ｄから出力される調整コードを減算して補正コードとして出力する減算処理が行われる。調整コードはカウントアップするので、補正コードはカウントダウンする。
【０１９７】
第１から第３実施形態およびその変形例で説明したシングルエンド型Ａ／Ｄ変換装置の構成は、差動型用に変更すれば、第４および第５実施形態およびその変形例の差動型Ａ／Ｄ変換装置に適用する可能であることが、当業者には容易に理解できる。
【０１９８】
上記の実施形態および変形例では、補正コードは１段階ずつ増加または減少させた。そのため、例えば、デジタル補正コードが４ビットの場合には、オフセット電圧の全補正範囲をサーチするには、１６段階に亘って変化させる必要があり、サーチ時間が長くなる。サーチ方法として、デジタル補正コードの各ビットを上位ビットから順に決定していくバイナリーサーチ方法が知られている。
【０１９９】
図５６は、４ビットのバイナリーサーチを説明する図であり、オフセットＶｏｓ＝０のレベルにするには、４ビットのデジタル補正コード＝１０１０とする場合の例を示している。第１ステップで、デジタル補正コード＝１０００として比較を行う。この場合は、オフセット電圧がマイナスなので、１ビット目が“１”に決定される。第２ステップで、デジタル補正コード＝１１００として比較を行う。この場合は、オフセット電圧がプラスなので、２ビット目が“０”に決定される。第３ステップで、デジタル補正コード＝１０１０として比較を行う。この場合は、オフセット電圧がマイナスなので、３ビット目が“１”に決定される。第４ステップで、デジタル補正コード＝１０１１として比較を行う。この場合は、オフセット電圧がマイナスなので、４ビット目が“０”に決定される。したがって、図５６のバイナリーサーチの場合には、残留オフセットはマイナスになる。
【０２００】
このように、バイナリーサーチの場合にも残留オフセットおよびＣＤＡＣ補正の残留誤差がプラスまたはマイナスであることが判明するので、残留オフセットとＣＤＡＣ補正残留誤差を相殺するように設定することが可能である。
【０２０１】
以上説明した実施形態では、Ａ／Ｄ変換装置内で、オフセット補正回路（ロジック）とＣＤＡＣ補正回路（ロジック）が、比較器の残留オフセットおよび容量型ＤＡＣの残留誤差を互いに相殺するように、補正を行う。補正動作は、Ａ／Ｄ変換装置の起動時に行ってそれ以後は補正コードを保持しても、随時行うようにしてもよい。
【０２０２】
また、比較器の残留オフセットとＣＤＡＣの残留誤差を相殺することは、製造工程で補正コードを設定し、それ以後は補正コードを維持するＡ／Ｄ変換装置の補正コード設定処理にも適用可能である。この場合、Ａ／Ｄ変換装置は、図１３に示したようなオフセット補正コードに応じて比較器のオフセット補正電圧を印加する回路および図２６および図３７に示したＣＤＡＣ誤差補正機構のみを内部に有する。そして、製造時に外部測定器を使用してオフセット補正コードおよびＣＤＡＣの誤差補正コードを決定し、さらに比較器の残留オフセットとＣＤＡＣの残留誤差を相殺するように調整して、Ａ／Ｄ変換装置内の補正コードレジスタなどに設定する。
【０２０３】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【０２０４】
以下、実施形態に関し、更に以下の付記を開示する。
（付記１）
一方の端子が共通信号線に接続され、他方の端子がスイッチを介して複数の異なる基準電位源に切り替え可能に接続され、所定の比率で重み付けされた容量値を有する複数の容量からなる参照容量群と、
前記スイッチを切り換えることにより前記共通信号線の電圧を変化させる前記参照容量群を含み、サンプリング時に印加されるアナログ入力信号の電圧を保持する容量型ＤＡＣと、
前記共通信号線の電位を参照電位と比較する比較器と、
前記比較器の比較結果に基づいて、前記共通信号線の電位が前記参照電位に近づくように前記容量型ＤＡＣのスイッチを順次切り替える逐次変換制御回路と、
前記比較器のオフセットを小さくするように段階的に補正するオフセット補正回路と、
前記共通信号線の電圧変化の誤差を小さくするように段階的に補正するＤＡＣ補正回路と、を備え、
前記オフセット補正回路および前記ＤＡＣ補正回路は、前記比較器のオフセットを補正した時の残留オフセットおよび前記容量型ＤＡＣの誤差を補正した時の残留誤差を互いに相殺するように、補正を行うことを特徴とするＡ／Ｄ変換装置。
（付記２）
前記容量型ＤＡＣは、一方の端子が前記共通信号線に接続された上位側の参照容量群と、一方の端子がブリッジ容量を介して前記共通信号線に接続された下位側の参照容量群と、一方の端子がブリッジ容量を介して前記共通信号線に接続されると共に他方の端子を所定の基準電位源に接続するか否かが選択可能な補正容量群と、を備え、
前記ＤＡＣ補正回路は、前記下位側の参照容量群の重みの合計が、前記上位側の参照容量群の最小参照容量の重みと等価になるように、前記補正容量群の他方の端子の前記所定の基準電位源への接続を設定する付記１に記載のＡ／Ｄ変換装置。
（付記３）
前記容量型ＤＡＣは、一方の端子が前記共通信号線に接続された上位側の参照容量群と、一方の端子が前記共通信号線に接続された容量値が可変のブリッジ容量と、一方の端子が前記ブリッジ容量を介して前記共通信号線に接続された下位側の参照容量群と、を備え、
前記ブリッジ容量の容量値を段階的に変化させたとき、前記ＤＡＣ補正回路は、前記下位側の参照容量群の重みが、前記上位側の参照容量群の最小容量値の参照容量と等価になるように補正する付記１に記載のＡ／Ｄ変換装置。
（付記４）
前記容量型ＤＡＣは、一方の端子が接続容量を介して前記共通信号線に接続され、補正電圧を出力する補正電圧源を備え、
前記ＤＡＣ補正回路は、前記参照容量群の重みを２の累乗で変化させて、前記共通信号線の電圧を段階的に変化させるように前記補正電圧源を設定する付記１に記載のＡ／Ｄ変換装置。
（付記５）
前記参照容量群は、一方の端子が前記共通信号線に接続された上位側の参照容量群と、一方の端子が前記共通信号線に接続されたブリッジ容量と、一方の端子が前記ブリッジ容量の他方の端子に接続された下位側の参照容量群と、を備え、
前記補正電圧源は、前記接続容量を介して前記ブリッジ容量の他方の端子に接続される付記４に記載のＡ／Ｄ変換装置。
（付記６）
前記オフセット補正回路は、前記比較器のオフセットを補正した時の前記残留オフセットが所定の極性になるように設定し、
前記ＤＡＣ補正回路は、前記容量型ＤＡＣの誤差を補正した時の前記容量型ＤＡＣの残留誤差が前記所定の極性と逆の極性を有する場合には前記容量型ＤＡＣの補正値を維持し、前記容量型ＤＡＣの残留誤差が前記所定の極性と同じ極性を有する場合には前記容量型ＤＡＣの補正値を１段階戻す付記１に記載のＡ／Ｄ変換装置。
（付記７）
前記オフセット補正回路は、前記比較器のオフセットを補正し、
前記ＤＡＣ補正回路は、前記容量型ＤＡＣの誤差を補正し、
前記ＤＡＣ補正回路は、前記容量型ＤＡＣの誤差を補正した時の前記容量型ＤＡＣの残留誤差が、前記比較器の残留オフセットと互いに相殺するか判定し、
相殺する場合には、前記容量型ＤＡＣの補正値を維持し、
相殺しない場合には、前記容量型ＤＡＣの補正値を１段階戻すように制御する付記１に記載のＡ／Ｄ変換装置。
（付記８）
前記オフセット補正回路は、前記比較器のオフセットを補正し、
前記ＤＡＣ補正回路は、前記比較器の前記残留オフセットに応じて、前記ＤＡＣ補正のサーチ方向を決定し、前記容量型ＤＡＣの誤差を決定したサーチ方向で補正する付記１に記載のＡ／Ｄ変換装置。
（付記９）
２組の参照容量群であって、各組の各参照容量群は、一方の端子が各共通信号線に接続され、他方の端子がスイッチを介して複数の異なる基準電位源に切り替え可能に接続され、所定の比率で重み付けされた容量値を有する複数の容量を備える、２組の参照容量群と、
前記スイッチを切り換えることにより各共通信号線の電圧を変化させる前記２組の参照容量群を含み、サンプリング時に印加される差動アナログ入力信号の電圧を保持する容量型ＤＡＣと、
前記容量型ＤＡＣの２つの共通信号線の電位を比較する比較器と、
前記比較器の比較結果に基づいて、前記２つの共通信号線の電位が互いに近づくように前記容量型ＤＡＣのスイッチを順次切り替える逐次変換制御回路と、
前記比較器のオフセットを小さくするように段階的に補正するオフセット補正回路と、
前記２つの共通信号線の電圧変化の誤差を小さくするように段階的に補正するＤＡＣ補正回路と、を備え、
前記オフセット補正回路および前記ＤＡＣ補正回路は、前記比較器のオフセットを補正した時の残留オフセットおよび前記容量型ＤＡＣの誤差を補正した時の残留誤差を互いに相殺するように、補正を行うことを特徴とするＡ／Ｄ変換装置。
（付記１０）
前記２組の参照容量群は、それぞれ、一方の端子が前記共通信号線に接続された上位側の参照容量群と、一方の端子がブリッジ容量を介して前記共通信号線に接続された下位側の参照容量群と、一方の端子がブリッジ容量を介して前記共通信号線に接続されると共に他方の端子を所定の基準電位源に接続するか否かが選択可能な補正容量群と、を備え、
前記ＤＡＣ補正回路は、前記下位側の参照容量群の重みの合計が、前記上位側の参照容量群の最小参照容量の重みと等価になるように、前記補正容量群の他方の端子の前記所定の基準電位源への接続を設定する付記９に記載のＡ／Ｄ変換装置。
（付記１１）
前記２組の参照容量群は、それぞれ、一方の端子が前記共通信号線に接続された上位側の参照容量群と、一方の端子が前記共通信号線に接続された容量値が可変のブリッジ容量と、一方の端子が前記ブリッジ容量を介して前記共通信号線に接続された下位側の参照容量群と、を備え、
前記ブリッジ容量の容量値を段階的に変化させたとき、前記ＤＡＣ補正回路は、前記下位側の参照容量群の重みが、前記上位側の参照容量群の最小容量値の参照容量と等価になるように補正する付記９に記載のＡ／Ｄ変換装置。
（付記１２）
前記２組の参照容量群は、それぞれ、一方の端子がブリッジ容量を介して前記共通信号線に接続され、補正電圧を出力する補正電圧源を備え、
前記ＤＡＣ補正回路は、前記参照容量群の重みを２の累乗で変化させて、前記共通信号線の電圧を段階的に変化させるように前記補正電圧源を設定する付記９に記載のＡ／Ｄ変換装置。
（付記１３）
前記２組の参照容量群は、それぞれ、一方の端子が前記共通信号線に接続された上位側参照容量群と、一方の端子が前記共通信号線に接続された接続容量と、一方の端子が前記接続容量の他方の端子に接続された下位側参照容量群と、を備え、
前記補正電圧源は、前記ブリッジ容量を介して前記接続容量の他方の端子に接続される付記１２に記載のＡ／Ｄ変換装置。
（付記１４）
前記オフセット補正回路は、前記比較器のオフセットを補正した時の前記残留オフセットが所定の極性になるように設定し、
前記ＤＡＣ補正回路は、前記容量型ＤＡＣの誤差を補正した時の前記容量型ＤＡＣの残留誤差が前記所定の極性と逆の極性を有する場合には前記容量型ＤＡＣの補正値を維持し、前記容量型ＤＡＣの残留誤差が前記所定の極性と同じ極性を有する場合には前記容量型ＤＡＣの補正値を１段階戻す付記９に記載のＡ／Ｄ変換装置。
（付記１５）
前記オフセット補正回路は、前記比較器のオフセットを補正し、
前記ＤＡＣ補正回路は、前記容量型ＤＡＣの誤差を補正し、
前記ＤＡＣ補正回路は、前記容量型ＤＡＣの誤差を補正した時の前記容量型ＤＡＣの残留誤差が、前記比較器の残留オフセットと互いに相殺するか判定し、
相殺する場合には、前記容量型ＤＡＣの補正値を維持し、
相殺しない場合には、前記容量型ＤＡＣの補正値を１段階戻すように制御する付記９に記載のＡ／Ｄ変換装置。
（付記１６）
前記オフセット補正回路は、前記比較器のオフセットを補正し、
前記ＤＡＣ補正回路は、前記比較器の前記残留オフセットに応じて、前記ＤＡＣ補正のサーチ方向を決定し、前記容量型ＤＡＣの誤差を決定したサーチ方向で補正する付記９に記載のＡ／Ｄ変換装置。
（付記１７）
一方の端子が共通信号線に接続され、他方の端子がスイッチを介して複数の異なる基準電位源に切り替え可能に接続され、所定の比率で重み付けされた容量値を有する複数の容量からなる参照容量群と、前記スイッチを切り換えることにより前記共通信号線の電圧を変化させる前記参照容量群を含み、サンプリング時に印加されるアナログ入力信号の電圧を保持する容量型ＤＡＣと、前記共通信号線の電位を参照電位と比較する比較器と、前記比較器の比較結果に基づいて、前記共通信号線の電位が前記参照電位に近づくように前記容量型ＤＡＣのスイッチを順次切り替える逐次変換制御回路と、前記比較器のオフセットを小さくするように段階的に補正するオフセット補正回路と、前記共通信号線の電圧変化の誤差を小さくするように段階的に補正するＤＡＣ補正回路と、を備えるＡ／Ｄ変換装置の補正方法であって、
前記比較器のオフセットを補正した時の残留オフセットおよび前記容量型ＤＡＣの誤差を補正した後の残留誤差が互いに相殺するか判定し、
相殺する場合には、前記オフセットを補正した時のオフセット補正データおよび前記容量型ＤＡＣの誤差を補正した時のＤＡＣ補正データを維持し、
相殺しない場合には、前記オフセット補正データまたは前記ＤＡＣ補正データを、補正の１段階前の状態に戻す、ことを特徴とするＡ／Ｄ変換装置の補正方法。
（付記１８）
前記容量型ＤＡＣは、一方の端子が接続容量を介して前記共通信号線に接続され、補正電圧を出力する補正電圧源を備え、
前記ＤＡＣ補正回路は、前記参照容量群の重みが２の累乗で変化するように、前記共通信号線の電圧変化ステップごとに前記補正電圧源を設定する付記１７に記載のＡ／Ｄ変換装置の補正方法。
（付記１９）
２組の参照容量群であって、各組の各参照容量群は、一方の端子が各共通信号線に接続され、他方の端子がスイッチを介して複数の異なる基準電位源に切り替え可能に接続され、所定の比率で重み付けされた容量値を有する複数の容量を備える、２組の参照容量群と、前記スイッチを切り換えることにより各共通信号線の電圧を変化させる前記２組の参照容量群を含み、サンプリング時に印加される差動アナログ入力信号の電圧を保持する容量型ＤＡＣと、前記容量型ＤＡＣの２つの共通信号線の電位を比較する比較器と、前記比較器の比較結果に基づいて、前記２つの共通信号線の電位が互いに近づくように前記容量型ＤＡＣのスイッチを順次切り替える逐次変換制御回路と、前記比較器のオフセットを小さくするように段階的に補正するオフセット補正回路と、前記２つの共通信号線の電圧変化の誤差を小さくするように段階的に補正するＤＡＣ補正回路と、を備えるＡ／Ｄ変換装置の補正方法であって、
前記比較器のオフセットを補正した時の残留オフセットおよび前記容量型ＤＡＣの誤差を補正した時の残留誤差が互いに相殺するか判定し、
相殺する場合には、前記オフセットを補正した時のオフセット補正データおよび前記容量型ＤＡＣの誤差を補正した時のＤＡＣ補正データを維持し、
相殺しない場合には、前記オフセット補正データまたは前記ＤＡＣ補正データを、補正の１段階前の状態に戻す、ことを特徴とするＡ／Ｄ変換装置の補正方法。
（付記２０）
前記２組の参照容量群は、それぞれ、一方の端子がブリッジ容量を介して前記共通信号線に接続され、補正電圧を出力する補正電圧源を備え、
前記ＤＡＣ補正回路は、前記参照容量群の重みが２の累乗で変化するように、前記共通信号線の電圧変化ステップごとに前記補正電圧源を設定する付記１９に記載のＡ／Ｄ変換装置の補正方法。
【符号の説明】
【０２０５】
１１    電荷再配分型Ｄ／Ａ変換器（ＣＤＡＣ）
１１Ａ、１１Ｂ    ブリッジ容量補正回路付ＣＤＡＣ
１１Ｃ    線形誤差補正機能付ＣＤＡＣ
１２    比較器
１３    逐次変換制御回路（ＳＡＲロジック）
１５    ＣＤＡＣ補正部
３０    補正ロジック
３１    オフセット補正ロジック
３２    ＣＤＡＣ補正ロジック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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