(57)【特許請求の範囲】
【請求項１】
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
第１容量素子および第２容量素子と、
入力端子および出力端子と
を備え、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第５トランジスタのソースまたはドレインである第１端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第１端子と前記第４電圧線との電気的な接続を継断するようになっており、
前記第１容量素子および前記第２容量素子は、前記入力端子と前記第５トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記第１端子に電気的に接続されており、
前記第５トランジスタは、前記第１容量素子の端子間電圧またはそれに対応する電圧に応じて第５電圧線と前記第１端子との電気的な接続を継断するようになっている
インバータ回路。
【請求項２】
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
第１容量素子および第２容量素子と、
入力端子および出力端子と
を備え、
前記第１トランジスタのゲートは前記入力端子に電気的に接続され、前記第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、前記第１トランジスタのドレインおよびソースのうち前記第１電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、前記第２トランジスタのドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタのゲートは前記入力端子に電気的に接続され、前記第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子は前記第５トランジスタのゲートに電気的に接続され、
前記第４トランジスタのゲートは前記入力端子に電気的に接続され、前記第４トランジスタのドレインまたはソースは第４電圧線に電気的に接続され、前記第４トランジスタのドレインおよびソースのうち前記第４電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続され、
前記第５トランジスタのドレインまたはソースは第５電圧線に電気的に接続され、前記第５トランジスタのドレインおよびソースのうち前記第５電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続され、
前記第１容量素子および前記第２容量素子は、前記入力端子と前記第５トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記第２トランジスタのゲートに電気的に接続されている
インバータ回路。
【請求項３】
前記第２容量素子は、前記第１トランジスタのゲート側に挿入されており、
前記第２容量素子の容量は、前記第１容量素子の容量よりも大きくなっている
請求項１または請求項２に記載のインバータ回路。
【請求項４】
前記第１容量素子および前記第２容量素子のそれぞれの容量は、以下の式を満たす
請求項３に記載のインバータ回路。
Ｃ2（Ｖdd−Ｖss）／（Ｃ1＋Ｃ2）＞Ｖth5
Ｃ1：前記第１容量素子の容量
Ｃ2：前記第２容量素子の容量
Ｖdd：前記第２電圧線の電圧
Ｖss：前記第１電圧線の電圧
Ｖth5：前記第５トランジスタの閾値電圧
【請求項５】
前記第１電圧線、前記第３電圧線および前記第４電圧線は、互いに同電位となっている
請求項１ないし請求項４のいずれか一項に記載のインバータ回路。
【請求項６】
前記第２電圧線および前記第５電圧線は、前記第１電圧線、前記第３電圧線および前記第４電圧線の電圧よりも高電圧を出力する電源に接続されている
請求項５に記載のインバータ回路。
【請求項７】
前記第５電圧線は、前記第２電圧線の電圧よりも、少なくとも前記第２トランジスタの閾値電圧分だけ高い電圧を出力する電源に接続されている
請求項６に記載のインバータ回路。
【請求項８】
前記入力端子に入力された信号電圧の波形を鈍らせた電圧を前記第３トランジスタのゲートに入力する遅延素子をさらに備えた
請求項１ないし請求項４のいずれか一項に記載のインバータ回路。
【請求項９】
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、
第１容量素子および第２容量素子と、
入力端子および出力端子と
を備え、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、当該第２トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのソースまたはドレインである第１端子と前記第４電圧線との電気的な接続を継断するようになっており、
前記第１容量素子および前記第２容量素子は、前記入力端子と前記第５トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記第１端子に電気的に接続されており、
前記第５トランジスタは、前記第１容量素子の端子間電圧またはそれに対応する電圧に応じて第５電圧線と前記第１端子との電気的な接続を継断するようになっており、
前記第６トランジスタは、前記入力端子の電圧と第６電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第６電圧線との電気的な接続を継断するようになっており、
前記第７トランジスタは、前記第５トランジスタのゲート電圧またはそれに対応する電圧に応じて前記第１端子と前記第２トランジスタのゲートとの電気的な接続を継断するようになっている
インバータ回路。
【請求項１０】
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
入力端子および出力端子と、
前記入力端子に電気的に接続された第２端子、前記第５トランジスタのソースまたはドレインである第１端子に電気的に接続された第３端子、および前記第５トランジスタのゲートに電気的に接続された第４端子を有し、前記第２端子に立下り電圧または立上り電圧が入力されている時に前記第３端子のトランジェントを前記第４端子のトランジェントよりも緩やかにする制御素子と
を備え、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第１端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第１端子と前記第４電圧線との電気的な接続を継断するようになっており、
前記第５トランジスタは、前記第４端子と前記第３端子との端子間の電圧またはそれに対応する電圧に応じて第５電圧線と前記第１端子との電気的な接続を継断するようになっている
インバータ回路。
【請求項１１】
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、
入力端子および出力端子と、
前記入力端子に電気的に接続された第２端子、前記第５トランジスタのソースまたはドレインである第１端子に電気的に接続された第３端子、および前記第５トランジスタのゲートに電気的に接続された第４端子を有し、前記第２端子に立下り電圧または立上り電圧が入力されている時に前記第３端子のトランジェントを前記第４端子のトランジェントよりも緩やかにする制御素子と
を備え、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、当該第２トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第１端子と前記第４電圧線との電気的な接続を継断するようになっており、
前記第５トランジスタは、前記第４端子と前記第３端子との端子間の電圧またはそれに対応する電圧に応じて第５電圧線と前記第１端子との電気的な接続を継断するようになっており、
前記第６トランジスタは、前記入力端子の電圧と第６電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第６電圧線との電気的な接続を継断するようになっており、
前記第７トランジスタは、前記第５トランジスタのゲート電圧またはそれに対応する電圧に応じて前記第１端子と前記第２トランジスタのゲートとの電気的な接続を継断するようになっている
インバータ回路。
【請求項１２】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
第１容量素子および第２容量素子と、
入力端子および出力端子と
を有し、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第５トランジスタのソースまたはドレインである第１端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第１端子と前記第４電圧線との電気的な接続を継断するようになっており、
前記第１容量素子および前記第２容量素子は、前記入力端子と前記第５トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記第１端子に電気的に接続されており、
前記第５トランジスタは、前記第１容量素子の端子間電圧またはそれに対応する電圧に応じて第５電圧線と前記第１端子との電気的な接続を継断するようになっている
表示装置。
【請求項１３】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
第１容量素子および第２容量素子と、
入力端子および出力端子と
を有し、
前記第１トランジスタのゲートは前記入力端子に電気的に接続され、前記第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、前記第１トランジスタのドレインおよびソースのうち前記第１電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、前記第２トランジスタのドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタのゲートは前記入力端子に電気的に接続され、前記第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子は前記第５トランジスタのゲートに電気的に接続され、
前記第４トランジスタのゲートは前記入力端子に電気的に接続され、前記第４トランジスタのドレインまたはソースは第４電圧線に電気的に接続され、前記第４トランジスタのドレインおよびソースのうち前記第４電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続され、
前記第５トランジスタのドレインまたはソースは第５電圧線に電気的に接続され、前記第５トランジスタのドレインおよびソースのうち前記第５電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続され、
前記第１容量素子および前記第２容量素子は、前記入力端子と前記第５トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記第２トランジスタのゲートに電気的に接続されている
表示装置。
【請求項１４】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、
第１容量素子および第２容量素子と、
入力端子および出力端子と
を有し、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、当該第２トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのソースまたはドレインである第１端子と前記第４電圧線との電気的な接続を継断するようになっており、
前記第１容量素子および前記第２容量素子は、前記入力端子と前記第５トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記第１端子に電気的に接続されており、
前記第５トランジスタは、前記第１容量素子の端子間電圧またはそれに対応する電圧に応じて第５電圧線と前記第１端子との電気的な接続を継断するようになっており、
前記第６トランジスタは、前記入力端子の電圧と第６電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第６電圧線との電気的な接続を継断するようになっており、
前記第７トランジスタは、前記第５トランジスタのゲート電圧またはそれに対応する電圧に応じて前記第１端子と前記第２トランジスタのゲートとの電気的な接続を継断するようになっている
表示装置。
【請求項１５】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
入力端子および出力端子と、
前記入力端子に電気的に接続された第２端子、前記第５トランジスタのソースまたはドレインである第１端子に電気的に接続された第３端子、および前記第５トランジスタのゲートに電気的に接続された第４端子を有し、前記第２端子に立下り電圧が入力されている時に前記第３端子のトランジェントを前記第４端子のトランジェントよりも緩やかにする制御素子と
を有し、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第１端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第１端子と前記第４電圧線との電気的な接続を継断するようになっており、
前記第５トランジスタは、前記第４端子と前記第３端子との端子間の電圧またはそれに対応する電圧に応じて第５電圧線と前記第１端子との電気的な接続を継断するようになっている
表示装置。
【請求項１６】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、
入力端子および出力端子と、
前記入力端子に電気的に接続された第２端子、前記第５トランジスタのソースまたはドレインである第１端子に電気的に接続された第３端子、および前記第５トランジスタのゲートに電気的に接続された第４端子を有し、前記第２端子に立下り電圧が入力されている時に前記第３端子のトランジェントを前記第４端子のトランジェントよりも緩やかにする制御素子と
を有し、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、当該第２トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第１端子と前記第４電圧線との電気的な接続を継断するようになっており、
前記第５トランジスタは、前記第４端子と前記第３端子との端子間の電圧またはそれに対応する電圧に応じて第５電圧線と前記第１端子との電気的な接続を継断するようになっており、
前記第６トランジスタは、前記入力端子の電圧と第６電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第６電圧線との電気的な接続を継断するようになっており、
前記第７トランジスタは、前記第５トランジスタのゲート電圧またはそれに対応する電圧に応じて前記第１端子と前記第２トランジスタのゲートとの電気的な接続を継断するようになっている
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば有機ＥＬ(Electro Luminescence)素子を用いた表示装置に好適に適用可能なインバータ回路に関する。また、本発明は、上記インバータ回路を備えた表示装置に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、有機ＥＬ素子に流れる電流値を制御することで、発色の階調が得られる。
【０００３】
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに配した発光素子に流れる電流を駆動トランジスタによって制御するものである。
【０００４】
上記の駆動トランジスタでは、閾値電圧Ｖthや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Ｖthや移動度μが画素ごとに異なったりする場合がある。閾値電圧Ｖthや移動度μが画素ごとに異なる場合には、駆動トランジスタに流れる電流値が画素ごとにばらつくので、駆動トランジスタのゲートに同じ電圧を印加しても、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれる。そこで、閾値電圧Ｖthや移動度μの変動に対する補正機能を組み込んだ表示装置が開発されている（例えば、特許文献１参照）。
【０００５】
閾値電圧Ｖthや移動度μの変動に対する補正は、画素ごとに配した画素回路によって行われる。この画素回路は、例えば、図２９に示したように、有機ＥＬ素子１１１に流れる電流を制御する駆動トランジスタＴｒ100と、信号線ＤＴＬの電圧を駆動トランジスタＴｒ100に書き込む書き込みトランジスタＴｒ200と、保持容量Ｃｓとによって構成されており、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴｒ100および書き込みトランジスタＴｒ200は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。
【０００６】
図２８は、画素回路に印加される電圧波形の一例と、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsの変化の一例とを表したものである。図２８（Ａ）には信号線ＤＴＬに、信号電圧Ｖsigと、オフセット電圧Ｖofsが印加されている様子が示されている。図２８（Ｂ）には書込線ＷＳＬに書き込みトランジスタＴｒ200をオンする電圧Ｖddと、書き込みトランジスタＴｒ200をオフする電圧Ｖssが印加されている様子が示されている。図２８（Ｃ）には電源線ＰＳＬに、ハイ電圧ＶccHと、ロー電圧ＶccLが印加されている様子が示されている。さらに、図２８（Ｄ），（Ｅ）には、電源線ＰＳＬ、信号線ＤＴＬおよび書込線ＷＳＬへの電圧印加に応じて、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsが時々刻々変化している様子が示されている。
【０００７】
図２８から、１Ｈ内に２回、ＷＳパルスＰが書込線ＷＳＬに印加されており、１回目のＷＳパルスＰによって閾値補正が行われ、２回目のＷＳパルスＰによって移動度補正と信号書き込みが行われていることがわかる。つまり、図２８において、ＷＳパルスＰは、信号書込みだけでなく、駆動トランジスタＴｒ100の閾値補正や移動度補正にも用いられている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−０８３２７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、アクティブマトリクス方式の表示装置では、信号線ＤＴＬを駆動する水平駆動回路（図示せず）や、各画素１１３を順次選択する書き込み走査回路（図示せず）は、いずれも基本的にシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各列または各行に対応して、１段ごとにバッファ回路（図示せず）を備えている。例えば、書き込み走査回路内のバッファ回路は、典型的には、２つのインバータ回路を直列に接続して構成されている。ここで、インバータ回路は、例えば、図３０に示したように、２つのｎチャネルＭＯＳ型のトランジスタＴｒ1，Ｔｒ2が直列接続された単チャネル型の回路構成となっている。図３０に記載のインバータ回路２００は、ハイレベルの電圧が印加される高電圧配線ＬHと、ローレベルの電圧が印加される低電圧配線ＬLとの間に挿入されている。高電圧配線ＬH側のトランジスタＴｒ2のゲートが高電圧配線ＬHに接続されており、低電圧配線ＬL側のトランジスタＴｒ1のゲートが入力端子ＩＮに接続されている。さらに、トランジスタＴｒ1とトランジスタＴｒ2との接続点Ｃが出力端子ＯＵＴに接続されている。
【００１０】
インバータ回路２００では、例えば、図３１に示したように、入力端子ＩＮの電圧ＶinがＶssとなっている時、出力端子ＯＵＴの電圧ＶoutがＶddとはならず、Ｖdd−Ｖth2となってしまう。つまり、出力端子ＯＵＴの電圧Ｖoutには、トランジスタＴｒ2の閾値電圧Ｖth2が含まれており、出力端子ＯＵＴの電圧Ｖoutは、トランジスタＴｒ2の閾値電圧Ｖth2のばらつきの影響を大きく受けてしまう。
【００１１】
そこで、例えば、図３２のインバータ回路３００に示したように、トランジスタＴｒ2のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Ｖddよりも高い電圧Ｖdd2（≧Ｖdd＋Ｖth）が印加される高電圧配線ＬH2にゲートを接続することが考えられる。また、例えば、図３３のインバータ回路４００に示したようなブートストラップ型の回路構成が考えられる。具体的には、トランジスタＴｒ2のゲートと高電圧配線ＬHとの間にトランジスタＴｒ10を挿入し、トランジスタＴｒ10のゲートを高電圧配線ＬHに接続するとともに、トランジスタＴｒ2のゲートとトランジスタＴｒ10のソースとの接続点Ｄと、接続点Ｃとの間に容量素子Ｃ10を挿入した回路構成が考えられる。
【００１２】
しかし、図３０、図３２、図３３のいずれの回路においても、入力電圧Ｖinがハイとなっている時、つまり、出力電圧Ｖoutがローとなっている時まで、トランジスタＴｒ1，Ｔｒ2を介して、高電圧配線ＬH側から低電圧配線ＬL側に向かって電流（貫通電流）が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。また、図３０、図３２、図３３の回路においては、例えば、図３１（Ｂ）の破線で囲んだ箇所に示したように、入力電圧ＶinがＶddとなっている時、出力電圧ＶoutがＶssとはならず、出力電圧Ｖoutの波高値がばらついてしまう。その結果、画素回路１１２内の駆動トランジスタＴｒ100の閾値補正や移動度補正が画素回路１１２ごとにばらついてしまい、そのばらつきが輝度のばらつきとなってしまうという問題があった。
【００１３】
なお、上述の問題は、表示装置の走査回路に限って生じるものではなく、他のデバイスにおいても同様に生じ得るものである。
【００１４】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、消費電力を抑えつつ、出力電圧の波高値を所望の値にすることの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、第１容量素子および第２容量素子と、入力端子および出力端子とを備えたものである。ここで、第１トランジスタは、入力端子の電圧（入力電圧）と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、第５トランジスタのソースまたはドレインである第１端子の電圧と、出力端子の電圧（出力電圧）との電位差またはそれに対応する電位差に応じて第２電圧線と出力端子との電気的な接続を継断するようになっている。第３トランジスタは、入力電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて第５トランジスタのゲートと第３電圧線との電気的な接続を継断するようになっている。第４トランジスタは、入力電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて第１端子と第４電圧線との電気的な接続を継断するようになっている。第１容量素子および第２容量素子は、入力端子と第５トランジスタのゲートとの間に直列に挿入されており、第１容量素子と第２容量素子との電気的な接続点が、第１端子に電気的に接続されている。さらに、第５トランジスタは、第１容量素子の端子間電圧またはそれに対応する電圧に応じて第５電圧線と第１端子との電気的な接続を継断するようになっている。
【００１６】
本発明の第１の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第１のインバータ回路と同一の構成要素を含んでいる。
【００１７】
本発明の第１のインバータ回路および第１の表示装置では、第５トランジスタのゲートと第３電圧線との間には、入力電圧と第３電圧線の電圧との電位差に応じてオンオフ動作する第３トランジスタが設けられている。また、第２トランジスタのゲートと第４電圧線との間には、入力電圧と第４電圧線の電圧との電位差に応じてオンオフ動作する第４トランジスタが設けられている。さらに、第２トランジスタのソースと第１電圧線との間には、入力電圧と第１電圧線の電圧との電位差に応じてオンオフ動作する第１トランジスタが設けられている。これにより、例えば、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのゲートがハイからローに変移する時に、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第５トランジスタおよび第２トランジスタのゲートおよびソースが第３電圧線、第４電圧線および第１電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのゲートがローからハイに変移する時に、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第５トランジスタおよび第２トランジスタのゲートおよびソースが第３電圧線、第４電圧線および第１電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、入力端子と第５トランジスタのゲートとの間に、互いに直列に接続された第１容量素子および第２容量素子が挿入されている。さらに、第５トランジスタのソースが、第１容量素子と第２容量素子との間に電気的に接続されている。これにより、第５トランジスタのソースには、第１容量素子および第２容量素子が並列接続され、第５トランジスタのゲートには、第１容量素子および第２容量素子が直列接続されるので、第５トランジスタのソースの方が、第５トランジスタのゲートよりも、トランジェントが遅くなる。その結果、例えば、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのゲートがハイからローに変移する時に第５トランジスタのゲート−ソース間電圧が第５トランジスタの閾値電圧よりも大きくなり、第５トランジスタがオンし、その直後に第４トランジスタがオフする。このとき、第２トランジスタがオンするとともに第１トランジスタがオフするので、出力電圧が第２電圧線側の電圧となる。また、例えば、第４トランジスタおよび第１トランジスタのそれぞれのゲートがローからハイに変移する時に第４トランジスタおよび第１トランジスタがオンし、その直後に第５トランジスタがオフする。このとき、第２トランジスタがオフするとともに第１トランジスタがオンするので、出力電圧が第１電圧線側の電圧となる。
【００１８】
本発明の第２のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、第１容量素子および第２容量素子と、入力端子および出力端子とを備えたものである。ここで、第１トランジスタのゲートは入力端子に電気的に接続され、第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、第１トランジスタのドレインおよびソースのうち第１電圧線に未接続の端子は出力端子に電気的に接続されている。第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、第２トランジスタのドレインおよびソースのうち第２電圧線に未接続の端子は出力端子に電気的に接続されている。第３トランジスタのゲートは入力端子に電気的に接続され、第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、第３トランジスタのドレインおよびソースのうち第３電圧線に未接続の端子は第５トランジスタのゲートに電気的に接続されている。第４トランジスタのゲートは入力端子に電気的に接続され、第４トランジスタのドレインまたはソースは第４電圧線に電気的に接続され、第４トランジスタのドレインおよびソースのうち第４電圧線に未接続の端子は第２トランジスタのゲートに電気的に接続されている。第５トランジスタのドレインまたはソースは第５電圧線に電気的に接続され、第５トランジスタのドレインおよびソースのうち第５電圧線に未接続の端子は第２トランジスタのゲートに電気的に接続されている。第１容量素子および第２容量素子は、入力端子と第５トランジスタのゲートとの間に直列に挿入されており、第１容量素子と第２容量素子との電気的な接続点が、第１端子に電気的に接続されている。
【００１９】
本発明の第２の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第２のインバータ回路と同一の構成要素を含んでいる。
【００２０】
本発明の第２のインバータ回路および第２の表示装置では、第５トランジスタのゲートと第３電圧線との間には、ゲートが入力端子に接続された第３トランジスタが設けられている。また、第２トランジスタのゲートと第４電圧線との間には、ゲートが入力端子に接続された第４トランジスタが設けられている。さらに、第２トランジスタのソースと第１電圧線との間には、ゲートが入力端子に接続された第１トランジスタが設けられている。これにより、例えば、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのゲートがハイからローに変移する時に、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第５トランジスタおよび第２トランジスタのゲートおよびソースが第３電圧線、第４電圧線および第１電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのゲートがローからハイに変移する時に、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第５トランジスタおよび第２トランジスタのゲートおよびソースが第３電圧線、第４電圧線および第１電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、入力端子と第５トランジスタのゲートとの間に、互いに直列に接続された第１容量素子および第２容量素子が挿入されている。さらに、第５トランジスタのソースが、第１容量素子と第２容量素子との間に電気的に接続されている。これにより、第５トランジスタのソースには、第１容量素子および第２容量素子が並列接続され、第５トランジスタのゲートには、第１容量素子および第２容量素子が直列接続されるので、第５トランジスタのソースの方が、第５トランジスタのゲートよりも、トランジェントが遅くなる。その結果、例えば、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのゲートがハイからローに変移する時に第５トランジスタのゲート−ソース間電圧が第５トランジスタの閾値電圧よりも大きくなり、第５トランジスタがオンし、その直後に第４トランジスタがオフする。このとき、第２トランジスタがオンするとともに第１トランジスタがオフするので、出力電圧が第２電圧線側の電圧となる。また、例えば、第４トランジスタおよび第１トランジスタのそれぞれのゲートがローからハイに変移する時に第４トランジスタおよび第１トランジスタがオンし、その直後に第５トランジスタがオフする。このとき、第２トランジスタがオフするとともに第１トランジスタがオンするので、出力電圧が第１電圧線側の電圧となる。
【００２１】
本発明の第３のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、第１容量素子および第２容量素子と、入力端子および出力端子とを備えたものである。ここで、第１トランジスタは、入力端子の電圧（入力電圧）と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、当該第２トランジスタのゲート電圧と、出力端子の電圧（出力電圧）との電位差またはそれに対応する電位差に応じて第２電圧線と出力端子との電気的な接続を継断するようになっている。第３トランジスタは、入力電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて第５トランジスタのゲートと第３電圧線との電気的な接続を継断するようになっている。第４トランジスタは、入力電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて第５トランジスタのソースまたはドレインである第１端子と第４電圧線との電気的な接続を継断するようになっている。第１容量素子および第２容量素子は、入力端子と第５トランジスタのゲートとの間に直列に挿入されており、第１容量素子と第２容量素子との電気的な接続点が、第１端子に電気的に接続されている。第５トランジスタは、第１容量素子の端子間電圧またはそれに対応する電圧に応じて第５電圧線と第１端子との電気的な接続を継断するようになっている。第６トランジスタは、入力電圧と第６電圧線の電圧との電位差またはそれに対応する電位差に応じて第２トランジスタのゲートと第６電圧線との電気的な接続を継断するようになっている。第７トランジスタは、第５トランジスタのゲート電圧またはそれに対応する電圧に応じて第１端子と第２トランジスタのゲートとの電気的な接続を継断するようになっている。
【００２２】
本発明の第３の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第３のインバータ回路と同一の構成要素を含んでいる。
【００２３】
本発明の第３のインバータ回路および第３の表示装置では、第５トランジスタのゲートと第３電圧線との間には、入力電圧と第３電圧線の電圧との電位差に応じてオンオフ動作する第３トランジスタが設けられている。また、第５トランジスタのソースと第４電圧線との間には、入力電圧と第４電圧線の電圧との電位差に応じてオンオフ動作する第４トランジスタが設けられている。また、第２トランジスタのゲートと第６電圧線との間には、入力電圧と第６電圧線の電圧との電位差に応じてオンオフ動作する第６トランジスタが設けられている。さらに、第２トランジスタのソースと第１電圧線との間には、入力電圧と第１電圧線の電圧との電位差に応じてオンオフ動作する第１トランジスタが設けられている。これにより、例えば、第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタのそれぞれのゲートがハイからローに変移する時に、第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第５トランジスタおよび第２トランジスタのゲートおよびソースが第３電圧線、第４電圧線、第６電圧線および第１電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタのそれぞれのゲートがローからハイに変移する時に、第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第５トランジスタおよび第２トランジスタのゲートおよびソースが第３電圧線、第４電圧線、第６電圧線および第１電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、入力端子と第５トランジスタのゲートとの間に、互いに直列に接続された第１容量素子および第２容量素子が挿入されている。さらに、第５トランジスタの第１端子が、第１容量素子と第２容量素子との間に電気的に接続されている。これにより、第５トランジスタのソースには、第１容量素子および第２容量素子が並列接続され、第５トランジスタのゲートには、第１容量素子および第２容量素子が直列接続されるので、第５トランジスタのソースの方が、第５トランジスタのゲートよりも、トランジェントが遅くなる。その結果、例えば、第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタのそれぞれのゲートがハイからローに変移する時に第５トランジスタのゲート−ソース間電圧が第５トランジスタの閾値電圧よりも大きくなり、第５トランジスタがオンし、その直後に第４トランジスタおよび第６トランジスタがオフする。このとき、第２トランジスタがオンするとともに第１トランジスタがオフするので、出力電圧が第２電圧線側の電圧となる。また、例えば、第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタのそれぞれのゲートがローからハイに変移する時に第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタがオンし、その直後に第５トランジスタがオフする。このとき、第２トランジスタがオフするとともに第１トランジスタがオンするので、出力電圧が第１電圧線側の電圧となる。
【００２４】
本発明の第４のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、入力端子および出力端子と、制御素子とを備えたものである。制御素子は、入力端子に電気的に接続された第２端子と、第５トランジスタのソースまたはドレインである第１端子に電気的に接続された第３端子と、第５トランジスタのゲートに電気的に接続された第４端子とを有している。制御素子は、第２端子に立下り電圧または立上がり電圧が入力されている時に第３端子のトランジェントを第４端子のトランジェントよりも緩やかにするようになっている。第１トランジスタは、入力端子の電圧（入力電圧）と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、第１端子の電圧と、出力端子の電圧（出力電圧）との電位差またはそれに対応する電位差に応じて第２電圧線と出力端子との電気的な接続を継断するようになっている。第３トランジスタは、入力電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて第５トランジスタのゲートと第３電圧線との電気的な接続を継断するようになっている。第４トランジスタは、入力電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて第１端子と第４電圧線との電気的な接続を継断するようになっている。第５トランジスタは、第４端子と第３端子との端子間の電圧またはそれに対応する電圧に応じて第５電圧線と第１端子との電気的な接続を継断するようになっている。
【００２５】
本発明の第４の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第４のインバータ回路と同一の構成要素を含んでいる。
【００２６】
本発明の第４のインバータ回路および第４の表示装置では、第５トランジスタのゲートと第３電圧線との間には、入力電圧と第３電圧線の電圧との電位差に応じてオンオフ動作する第３トランジスタが設けられている。また、第２トランジスタのゲートと第４電圧線との間には、入力電圧と第４電圧線の電圧との電位差に応じてオンオフ動作する第４トランジスタが設けられている。さらに、第２トランジスタのソースと第１電圧線との間には、入力電圧と第１電圧線の電圧との電位差に応じてオンオフ動作する第１トランジスタが設けられている。
【００２７】
これにより、第１トランジスタ〜第５トランジスタがｎチャネル型である場合には、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのゲートがハイからローに変移する時に、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第５トランジスタおよび第２トランジスタのゲートおよびソースが第３電圧線、第４電圧線および第１電圧線の電圧に充電されるのに要する時間が長くなる。さらに、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのゲートがローからハイに変移する時に、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第５トランジスタおよび第２トランジスタのゲートおよびソースが第３電圧線、第４電圧線および第１電圧線の電圧に充電されるのに要する時間が短くなる。一方、第１トランジスタ〜第５トランジスタがｐチャネル型である場合には、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのゲートがローからハイに変移する時に、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第５トランジスタおよび第２トランジスタのゲートおよびソースが第３電圧線、第４電圧線および第１電圧線の電圧に充電されるのに要する時間が長くなる。さらに、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのゲートがハイからローに変移する時に、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第５トランジスタおよび第２トランジスタのゲートおよびソースが第３電圧線、第４電圧線および第１電圧線の電圧に充電されるのに要する時間が短くなる。
【００２８】
また、本発明の第４のインバータ回路および第４の表示装置では、入力端子に電気的に接続された第２端子に立下り電圧または立上り電圧が入力されている時に、第５トランジスタのソースに電気的に接続された第３端子のトランジェントが、第５トランジスタのゲートに電気的に接続された第４端子のトランジェントよりも緩やかとなる。
【００２９】
その結果、第１トランジスタ〜第５トランジスタがｎチャネル型である場合には、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのゲートがハイからローに変移する時に第５トランジスタのゲート−ソース間電圧が第５トランジスタの閾値電圧よりも大きくなり、第５トランジスタがオンし、その直後に第４トランジスタがオフする。このとき、第２トランジスタがオンするとともに第１トランジスタがオフするので、出力電圧が第２電圧線側の電圧となる。また、第４トランジスタおよび第１トランジスタのそれぞれのゲートがローからハイに変移する時に第４トランジスタおよび第１トランジスタがオンし、その直後に第５トランジスタがオフする。このとき、第２トランジスタがオフするとともに第１トランジスタがオンするので、出力電圧が第１電圧線側の電圧となる。一方、第１トランジスタ〜第５トランジスタがｐチャネル型である場合には、第３トランジスタ、第４トランジスタおよび第１トランジスタのそれぞれのゲートがローからハイに変移する時に第５トランジスタのゲート−ソース間電圧が第５トランジスタの閾値電圧よりも大きくなり、第５トランジスタがオンし、その直後に第４トランジスタがオフする。このとき、第２トランジスタがオンするとともに第１トランジスタがオフするので、出力電圧が第２電圧線側の電圧となる。また、第４トランジスタおよび第１トランジスタのそれぞれのゲートがハイからローに変移する時に第４トランジスタおよび第１トランジスタがオンし、その直後に第５トランジスタがオフする。このとき、第２トランジスタがオフするとともに第１トランジスタがオンするので、出力電圧が第１電圧線側の電圧となる。
【００３０】
本発明の第５のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、入力端子および出力端子と、制御素子とを備えたものである。制御素子は、入力端子に電気的に接続された第２端子と、第５トランジスタのソースまたはドレインである第１端子に電気的に接続された第３端子と、第５トランジスタのゲートに電気的に接続された第４端子とを有している。制御素子は、第２端子に立下り電圧または立上り電圧が入力されている時に第３端子のトランジェントを第４端子のトランジェントよりも緩やかにするようになっている。第１トランジスタは、入力端子の電圧（入力電圧）と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、当該第２トランジスタのゲート電圧と、出力端子の電圧（出力電圧）との電位差またはそれに対応する電位差に応じて第２電圧線と出力端子との電気的な接続を継断するようになっている。第３トランジスタは、入力電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて第５トランジスタのゲートと第３電圧線との電気的な接続を継断するようになっている。第４トランジスタは、入力電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて第１端子と第４電圧線との電気的な接続を継断するようになっている。第５トランジスタは、第４端子と第３端子との端子間の電圧またはそれに対応する電圧に応じて第５電圧線と第１端子との電気的な接続を継断するようになっている。第６トランジスタは、入力電圧と第６電圧線の電圧との電位差またはそれに対応する電位差に応じて第２トランジスタのゲートと第６電圧線との電気的な接続を継断するようになっている。第７トランジスタは、第５トランジスタのゲート電圧またはそれに対応する電圧に応じて第１端子と第２トランジスタのゲートとの電気的な接続を継断するようになっている。
【００３１】
本発明の第５の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第５のインバータ回路と同一の構成要素を含んでいる。
【００３２】
本発明の第５のインバータ回路および第５の表示装置では、第５トランジスタのゲートと第３電圧線との間には、入力電圧と第３電圧線の電圧との電位差に応じてオンオフ動作する第３トランジスタが設けられている。また、第５トランジスタのソースと第４電圧線との間には、入力電圧と第４電圧線の電圧との電位差に応じてオンオフ動作する第４トランジスタが設けられている。また、第２トランジスタのゲートと第６電圧線との間には、入力電圧と第６電圧線の電圧との電位差に応じてオンオフ動作する第６トランジスタが設けられている。さらに、第２トランジスタのソースと第１電圧線との間には、入力電圧と第１電圧線の電圧との電位差に応じてオンオフ動作する第１トランジスタが設けられている。
【００３３】
これにより、第１トランジスタ〜第７トランジスタがｎチャネル型である場合には、第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタのそれぞれのゲートがハイからローに変移する時に、第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第５トランジスタおよび第２トランジスタのゲートおよびソースが第３電圧線、第４電圧線、第６電圧線および第１電圧線の電圧に充電されるのに要する時間が長くなる。さらに、第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタのそれぞれのゲートがローからハイに変移する時に、第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第５トランジスタおよび第２トランジスタのゲートおよびソースが第３電圧線、第４電圧線、第６電圧線および第１電圧線の電圧に充電されるのに要する時間が短くなる。一方、第１トランジスタ〜第７トランジスタがｐチャネル型である場合には、第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタのそれぞれのゲートがローからハイに変移する時に、第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第５トランジスタおよび第２トランジスタのゲートおよびソースが第３電圧線、第４電圧線、第６電圧線および第１電圧線の電圧に充電されるのに要する時間が長くなる。さらに、第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタのそれぞれのゲートがハイからローに変移する時に、第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第５トランジスタおよび第２トランジスタのゲートおよびソースが第３電圧線、第４電圧線、第６電圧線および第１電圧線の電圧に充電されるのに要する時間が短くなる。
【００３４】
また、本発明の第５のインバータ回路および第５の表示装置では、入力端子に電気的に接続された第２端子に立下り電圧または立上り電圧が入力されている時に、第５トランジスタのソースに電気的に接続された第３端子のトランジェントが、第５トランジスタのゲートに電気的に接続された第４端子のトランジェントよりも緩やかとなる。
【００３５】
その結果、第１トランジスタ〜第７トランジスタがｎチャネル型である場合には、第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタのそれぞれのゲートがハイからローに変移する時に第５トランジスタのゲート−ソース間電圧が第５トランジスタの閾値電圧よりも大きくなり、第５トランジスタがオンし、その直後に第４トランジスタおよび第６トランジスタがオフする。このとき、第２トランジスタがオンするとともに第１トランジスタがオフするので、出力電圧が第２電圧線側の電圧となる。また、第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタのそれぞれのゲートがローからハイに変移する時に第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタがオンし、その直後に第５トランジスタがオフする。このとき、第２トランジスタがオフするとともに第１トランジスタがオンするので、出力電圧が第１電圧線側の電圧となる。一方、第１トランジスタ〜第７トランジスタがｐチャネル型である場合には、第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタのそれぞれのゲートがローからハイに変移する時に第５トランジスタのゲート−ソース間電圧が第５トランジスタの閾値電圧よりも大きくなり、第５トランジスタがオンし、その直後に第４トランジスタおよび第６トランジスタがオフする。このとき、第２トランジスタがオンするとともに第１トランジスタがオフするので、出力電圧が第２電圧線側の電圧となる。また、第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタのそれぞれのゲートがハイからローに変移する時に第３トランジスタ、第４トランジスタ、第６トランジスタおよび第１トランジスタがオンし、その直後に第５トランジスタがオフする。このとき、第２トランジスタがオフするとともに第１トランジスタがオンするので、出力電圧が第１電圧線側の電圧となる。
【００３６】
ところで、本発明の第１ないし第５のインバータ回路ならびに第１ないし第５の表示装置において、入力端子に入力された信号電圧の波形を鈍らせた電圧を第３トランジスタのゲートに入力する遅延素子をさらに設けてもよい。このようにした場合には、第１トランジスタおよび第４トランジスタのゲートに入力される信号よりも遅延した信号が第３トランジスタのゲートに入力される。その結果、第１トランジスタ、第３トランジスタおよび第４トランジスタのそれぞれのゲートがハイからローに変移する時またはローからハイに変移する時に第５トランジスタのゲート−ソース間電圧が第５トランジスタの閾値電圧を超えるまでの時間を短縮することができる。
【発明の効果】
【００３７】
本発明の第１ないし第５のインバータ回路ならびに第１ないし第５の表示装置によれば、第１トランジスタと第２トランジスタとが同時にオンしたり、第４トランジスタと第５トランジスタとが同時にオンしたりしている期間がほとんどないようにした。これにより、これらのトランジスタを介して、電圧線同士の間を流れる電流（貫通電流）はほんのわずかしか存在しないので、消費電力を抑えることができる。また、第１トランジスタのゲートがハイからローに変移したときに出力電圧が第２電圧線側の電圧または第１電圧線側の電圧となり、第１トランジスタのゲートがローからハイに変移したときに出力電圧が上記とは逆側の電圧となるようにした。これにより、出力電圧の波高値が所望の値からずれてしまうのを低減することができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。
【００３８】
さらに、本発明の第１ないし第５のインバータ回路ならびに第１ないし第５の表示装置において、入力端子に入力された信号電圧の波形を鈍らせた電圧を第３トランジスタのゲートに入力するようにした場合には、第１トランジスタのゲートがハイからローに変移する時またはローからハイに変移する時に第５トランジスタのゲート−ソース間電圧が第５トランジスタの閾値電圧を超えるまでの時間を短縮することができる。これにより、回路動作を高速化することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施の形態に係るインバータ回路の一例を表す回路図である。
【図２】図１のインバータ回路の入出力信号波形の一例を表す波形図である。
【図３】図１のインバータ回路の動作の一例を表す波形図である。
【図４】図１のインバータ回路の動作の一例について説明するための回路図である。
【図５】図４に続く動作の一例について説明するための回路図である。
【図６】図５に続く動作の一例について説明するための回路図である。
【図７】図６に続く動作の一例について説明するための回路図である。
【図８】図７に続く動作の一例について説明するための回路図である。
【図９】図８に続く動作の一例について説明するための回路図である。
【図１０】本発明の第２の実施の形態に係るインバータ回路の一例を表す回路図である。
【図１１】図１０のインバータ回路の動作の一例を表す波形図である。
【図１２】図１０のインバータ回路の動作の一例について説明するための回路図である。
【図１３】図１２に続く動作の一例について説明するための回路図である。
【図１４】図１３に続く動作の一例について説明するための回路図である。
【図１５】図１４に続く動作の一例について説明するための回路図である。
【図１６】図１５に続く動作の一例について説明するための回路図である。
【図１７】図１６に続く動作の一例について説明するための回路図である。
【図１８】図１０のインバータ回路の一変形例を表す回路図である。
【図１９】図１０のインバータ回路の他の変形例を表す回路図である。
【図２０】図１のインバータ回路に遅延素子を付加したものの一例を表す回路図である。
【図２１】図１０のインバータ回路に遅延素子を付加したものの一例を表す回路図である。
【図２２】図２０、図２１の遅延素子のバリエーションを表す回路図である。
【図２３】図２０、図２１のインバータ回路の動作の一例を表す波形図である。
【図２４】図２０、図２１の遅延素子の入出力信号波形の例を表す波形図である。
【図２５】図２０、図２１のインバータ回路の動作の一例について説明するための回路図である。
【図２６】上記各実施の形態およびそれらの変形例のインバータ回路の適用例の一例である表示装置の概略構成図である。
【図２７】図２６の書込線駆動回路および画素回路の一例を表す回路図である。
【図２８】図２６の表示装置の動作の一例を表す波形図である。
【図２９】従来の表示装置の画素回路の一例を表す回路図である。
【図３０】従来のインバータ回路の一例を表す回路図である。
【図３１】図３０のインバータ回路の入出力信号波形の一例を表す波形図である。
【図３２】従来のインバータ回路の他の例を表す回路図である。
【図３３】従来のインバータ回路のその他の例を表す回路図である。
【図３４】参考例に係るインバータ回路の一例を表す回路図である。
【図３５】図３４のインバータ回路に生じる寄生容量について説明するための回路図である。
【図３６】図３４のインバータ回路の動作の一例を表す波形図である。
【発明を実施するための形態】
【００４０】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（図１〜図９）
２．第２の実施の形態（図１０〜図１７）
３．変形例（図１８〜図２５）
４．適用例（図２６〜図２８）
５．従来技術の説明（図２９〜図３３）
６．参考技術の説明（図３４〜図３６）
【００４１】
＜第１の実施の形態＞
[構成]
図１は、本発明の第１の実施の形態に係るインバータ回路１の全体構成の一例を表したものである。インバータ回路１は、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｂ））を出力端子ＯＵＴから出力するものである。インバータ回路１は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一のチャネル型の５つのトランジスタＴｒ1〜Ｔｒ5を備えたものである。インバータ回路１は、上記の５つのトランジスタＴｒ1〜Ｔｒ5の他に、２つの容量素子Ｃ1，Ｃ2と、入力端子ＩＮおよび出力端子ＯＵＴとを備えており、５Ｔｒ２Ｃの回路構成となっている。
【００４２】
トランジスタＴｒ1が本発明の「第１トランジスタ」の一具体例に相当し、トランジスタＴｒ2が本発明の「第２トランジスタ」の一具体例に相当し、トランジスタＴｒ3が本発明の「第３トランジスタ」の一具体例に相当する。また、トランジスタＴｒ4が本発明の「第４トランジスタ」の一具体例に相当し、トランジスタＴｒ5が本発明の「第５トランジスタ」の一具体例に相当する。また、容量素子Ｃ1が本発明の「第１容量素子」の一具体例に相当し、容量素子Ｃ2が本発明の「第２容量素子」の一具体例に相当する。
【００４３】
トランジスタＴｒ1〜Ｔｒ5は、互いに同一チャネル型の薄膜トランジスタ（ＴＦＴ）であり、例えば、ｎチャネルＭＯＳ(金属酸化膜半導体: Metal Oxide Semiconductor)型の薄膜トランジスタ（ＴＦＴ）である。トランジスタＴｒ1は、例えば、入力端子ＩＮの電圧（入力電圧Ｖin）と低電圧線ＬLの電圧ＶLとの電位差Ｖgs1（またはそれに対応する電位差）に応じて、出力端子ＯＵＴと低電圧線ＬLとの電気的な接続を継断するようになっている。トランジスタＴｒ1のゲートが入力端子ＩＮに電気的に接続されており、トランジスタＴｒ1のソースまたはドレインが低電圧線ＬLに電気的に接続されており、トランジスタＴｒ1のソースおよびドレインのうち低電圧線ＬLに未接続の端子が出力端子ＯＵＴに電気的に接続されている。トランジスタＴｒ2は、トランジスタＴｒ5のソースまたはドレインのうち高電圧線ＬH2に未接続の端子（第１端子Ａ）の電圧Ｖs5と、出力端子ＯＵＴの電圧（出力電圧Ｖout）との電位差Ｖgs2（またはそれに対応する電位差）に応じて高電圧線ＬH1と出力端子ＯＵＴとの電気的な接続を継断するようになっている。トランジスタＴｒ2のゲートがトランジスタＴｒ5の第１端子Ａに電気的に接続されている。トランジスタＴｒ2のソースまたはドレインが出力端子ＯＵＴに電気的に接続されており、トランジスタＴｒ2のソースおよびドレインのうち出力端子ＯＵＴに未接続の端子が高電圧線ＬH1に電気的に接続されている。
【００４４】
トランジスタＴｒ3は、入力電圧Ｖinと低電圧線ＬLの電圧ＶLとの電位差Ｖgs3（またはそれに対応する電位差）に応じてトランジスタＴｒ5のゲートと低電圧線ＬLとの電気的な接続を継断するようになっている。トランジスタＴｒ3のゲートが入力端子ＩＮに電気的に接続されている。トランジスタＴｒ3のソースまたはドレインが低電圧線ＬLに電気的に接続されており、トランジスタＴｒ2のソースおよびドレインのうち低電圧線ＬLに未接続の端子がトランジスタＴｒ5のゲートに電気的に接続されている。トランジスタＴｒ4は、入力電圧Ｖinと低電圧線ＬLの電圧ＶLとの電位差Ｖgs4（またはそれに対応する電位差）に応じてトランジスタＴｒ5の第１端子Ａと低電圧線ＬLとの電気的な接続を継断するようになっている。トランジスタＴｒ4のゲートが入力端子ＩＮに電気的に接続されている。トランジスタＴｒ4のソースまたはドレインが低電圧線ＬLに電気的に接続されており、トランジスタＴｒ4のソースおよびドレインのうち低電圧線ＬLに未接続の端子がトランジスタＴｒ5の第１端子Ａに電気的に接続されている。つまり、トランジスタＴｒ1，Ｔｒ3，Ｔｒ4は互いの同一の電圧線（低電圧線ＬL）に接続されている。従って、トランジスタＴｒ1の低電圧線ＬL側の端子と、トランジスタＴｒ3の低電圧線ＬL側の端子と、トランジスタＴｒ4の低電圧線ＬL側の端子とは、互いに同電位となっている。トランジスタＴｒ5は、容量素子Ｃ1の端子間電圧Ｖgs5（またはそれに対応する電位差）に応じて高電圧線ＬH2と第１端子Ａとの電気的な接続を継断するようになっている。トランジスタＴｒ5のゲートがトランジスタＴｒ3のソースおよびドレインのうち低電圧線ＬLに未接続の端子に電気的に接続されている。トランジスタＴｒ5のソースまたはドレインが高電圧線ＬH2に電気的に接続されている。トランジスタＴｒ5のソースおよびドレインのうち高電圧線ＬH2に未接続の端子がトランジスタＴｒ2のゲートと、トランジスタＴｒ4のソースおよびドレインのうち低電圧線ＬLに未接続の端子とに接続されている。
【００４５】
低電圧線ＬLが本発明の「第１電圧線」、「第３電圧線」、「第４電圧線」の一具体例に相当する。高電圧線ＬH1が本発明の「第２電圧線」の一具体例に相当し、高電圧線ＬH2が本発明の「第５電圧線」の一具体例に相当する。
【００４６】
高電圧線ＬH1，ＬH2は、低電圧線ＬLの電圧ＶLよりも高電圧（一定電圧）を出力する電源（図示せず）に接続されている。高電圧線ＬH1の電圧は、インバータ回路１の駆動時にＶdd1となっており、高電圧線ＬH2の電圧ＶH2は、インバータ回路１の駆動時にＶdd2（≧Ｖdd1＋Ｖth2）となっている。なお、電圧Ｖth2は、トランジスタＴｒ2の閾値電圧である。一方、低電圧線ＬLは、高電圧線ＬH1の電圧ＶH1よりも低電圧（一定電圧）を出力する電源（図示せず）に接続されており、低電圧線ＬLの電圧ＶLは、インバータ回路１の駆動時に電圧Ｖss（＜Ｖdd1）となっている。
【００４７】
容量素子Ｃ1，Ｃ2は、入力端子ＩＮとトランジスタＴｒ2のゲートとの間に直列に挿入されている。容量素子Ｃ1と容量素子Ｃ2との電気的な接続点Ｂが、トランジスタＴｒ5の第１端子Ａに電気的に接続されている。容量素子Ｃ1はトランジスタＴｒ5のゲート側に挿入されており、容量素子Ｃ2はトランジスタＴｒ1のゲート側に挿入されている。容量素子Ｃ2の容量は、容量素子Ｃ1の容量よりも大きくなっている。容量素子Ｃ1，Ｃ2のそれぞれの容量は、以下の式（１）を満たしていることが好ましい。容量素子Ｃ1，Ｃ2が数１を満たすならば、後述する入力電圧Ｖinが立ち下がった時、トランジスタＴｒ5のゲート−ソース間電圧をその閾値電圧Ｖth5以上とすることができ、トランジスタＴｒ5をオン状態とすることができる。その結果、出力電圧Ｖoutがローからハイに変移することができる。
Ｃ2（Ｖdd−Ｖss）／（Ｃ1＋Ｃ2）＞Ｖth5…（１）
【００４８】
ところで、インバータ回路１は、従来のインバータ回路（図３０のインバータ回路２００）との関係では、出力段のトランジスタＴｒ1，Ｔｒ2と入力端子ＩＮとの間に、制御素子１０およびトランジスタＴｒ3〜Ｔｒ5を挿入したものに相当する。ここで、制御素子１０は、例えば、図１に示したように、入力端子ＩＮに電気的に接続された端子Ｐ1、トランジスタＴｒ5の第１端子Ａに電気的に接続された端子Ｐ2、およびトランジスタＴｒ5のゲートに電気的に接続された端子Ｐ3を有している。制御素子１０は、さらに、例えば、図１に示したように、容量素子Ｃ1，Ｃ2を含んで構成されている。
【００４９】
端子Ｐ1が、本発明の「第２端子」の一具体例に相当し、端子Ｐ2が、本発明の「第３端子」の一具体例に相当し、端子Ｐ3が、本発明の「第４端子」の一具体例に相当する。
【００５０】
制御素子１０は、例えば、端子Ｐ1に立下り電圧が入力されている時に端子Ｐ2のトランジェントを端子Ｐ3のトランジェントよりも緩やかにするようになっている。具体的には、制御素子１０は、例えば、入力端子ＩＮに立下り電圧が入力されている時にトランジスタＴｒ5のソース（第１端子Ａ）のトランジェントをトランジスタＴｒ5のゲートのトランジェントよりも緩やかにするようになっている。なお、制御素子１０の動作説明は、下記のインバータ回路１の動作説明と併せて行うものとする。
【００５１】
[動作] 
次に、図３〜９を参照しつつ、インバータ回路１の動作の一例について説明する。図３は、インバータ回路１の動作の一例を表す波形図である。図４〜図９は、インバータ回路１の一連の動作の一例を表す回路図である。
【００５２】
まず、入力電圧Ｖinがハイ（Ｖdd1）の時、トランジスタＴｒ1，Ｔｒ3，Ｔｒ4がオンする。すると、トランジスタＴｒ2のゲート電圧Ｖg2およびソース電圧Ｖs2が低電圧線ＬLの電圧ＶL（＝Ｖss）に充電され、さらに、トランジスタＴｒ5のゲート電圧Ｖg5およびソース電圧Ｖs5が低電圧線ＬLの電圧ＶL（＝Ｖss）に充電される（図３、図４）。これにより、トランジスタＴｒ2がオフ（Ｖgs2＝０Ｖでオフする場合）するとともに、トランジスタＴｒ5がオフ（Ｖgs5＝０Ｖでオフする場合）し、電圧Ｖssが出力電圧Ｖoutとして出力される。このとき、容量素子Ｃ2には、Ｖdd2−Ｖssという電圧が充電される。
【００５３】
次に、入力電圧Ｖinがハイ（Ｖdd1）からロー（Ｖss）に変化（低下）する時、トランジスタＴｒ1，Ｔｒ3，Ｔｒ4のゲート電圧Ｖg1，Ｖg3，Ｖg4もＶddからＶssに変化（低下）する（図３、図５）。これにより、トランジスタＴｒ1のゲート電圧Ｖg1の変化が容量素子Ｃ2を介してトランジスタＴｒ2のゲートに伝播し、トランジスタＴｒ2のゲート電圧Ｖg2がΔＶ1’だけ変化（低下）する。さらに、トランジスタＴｒ1のゲート電圧Ｖg1の変化が容量素子Ｃ1，Ｃ2を介してトランジスタＴｒ5のゲートにも伝播し、トランジスタＴｒ5のゲート電圧Ｖg5がΔＶ2’だけ変化（低下）する。しかし、この時、トランジスタＴｒ3，Ｔｒ4がオンしている。そのため、低電圧線ＬLからトランジスタＴｒ5のソースおよびゲートに向かって電流が流れるので、その電流がそれらをＶssに充電しようとする。
【００５４】
ここで、トランジスタＴｒ3，Ｔｒ4のゲート電圧はＶdd1からＶssに変化（低下）していくので、トランジスタＴｒ3，Ｔｒ4のオン抵抗が徐々に大きくなり、トランジスタＴｒ5のソースおよびゲートを低電圧線ＬLの電圧ＶLに充電するのに要する時間が長くなる。
【００５５】
さらに、トランジスタＴｒ5のソースおよびゲートから見える全容量を比較すると、トランジスタＴｒ5のソースには容量素子Ｃ1，Ｃ2が並列接続され、トランジスタＴｒ5のゲートには容量素子Ｃ1，Ｃ2が直列接続されている。このことから、トランジスタＴｒ5のソースの方が、トランジスタＴｒ5のゲートよりも、トランジェントが遅くなる。その結果、トランジスタＴｒ5のソースを低電圧線ＬLの電圧ＶLに充電するのに要する時間の方がトランジスタＴｒ5のゲートを低電圧線ＬLの電圧ＶLに充電するのに要する時間よりも長くなる。
【００５６】
また、入力電圧ＶinがＶss＋Ｖth3以上となっており、さらに、Ｖss＋Ｖth4以上となっている場合は、トランジスタＴｒ3，Ｔｒ4は線形領域で動作する。なお、Ｖth3はトランジスタＴｒ3の閾値電圧であり、Ｖth4はトランジスタＴｒ4の閾値電圧である。一方、入力電圧ＶinがＶss＋Ｖth3未満となっており、さらに、Ｖss＋Ｖth4未満となっている場合は、トランジスタＴｒ3，Ｔｒ4は飽和領域で動作する。従って、トランジスタＴｒ5のソースおよびゲートには、図５に示したような電流が流れるが、トランジスタＴｒ3，Ｔｒ4は、それぞれの点を電圧Ｖssに充電することができない。
【００５７】
最終的に、入力電圧ＶinがＶdd1からＶssになった時、トランジスタＴｒ5のゲート−ソース間電圧Ｖgs5はΔＶ1−ΔＶ2となる（図３、図６）。このとき、トランジスタＴｒ5のゲート−ソース間電圧Ｖgs5がトランジスタＴｒ5の閾値電圧Ｖth5よりも大きくなった時点で、トランジスタＴｒ5がオンし、高電圧線ＬH2から電流が流れ始める。
【００５８】
トランジスタＴｒ5がオンしている時は、トランジスタＴｒ5のソース電圧Ｖs5は、トランジスタＴｒ4に加えて、トランジスタＴｒ5によっても上昇する。また、トランジスタＴｒ5のゲート−ソース間には容量素子Ｃ1が接続されているので、ブートストラップが生じ、トランジスタＴｒ5のゲート電圧Ｖg5も、トランジスタＴｒ5のソース電圧Ｖs5の上昇に連動して上昇する。その後、トランジスタＴｒ5のソース電圧Ｖs5およびゲート電圧Ｖg5がＶss−Ｖth3以上となり、さらに、Ｖss−Ｖth4以上となった時点で、トランジスタＴｒ3，Ｔｒ4がオフし、トランジスタＴｒ5のソース電圧Ｖs5およびゲート電圧Ｖg5がトランジスタＴｒ5のみによって上昇する。
【００５９】
一定時間経過後、トランジスタＴｒ5のソース電圧Ｖg5（トランジスタＴｒ2のゲート電圧Ｖs2）がＶss＋Ｖth2以上となると、トランジスタＴｒ2がオンし、高電圧線ＬH1から電流が流れ始める（図３、図７）。なお、Ｖth2はトランジスタＴｒ2の閾値電圧である。その結果、出力端子ＯＵＴの電圧Ｖoutは、Ｖssから徐々に上昇する。トランジスタＴｒ2のゲート電圧Ｖs2は、最終的には、トランジスタＴｒ5からの電流によって、高電圧線ＬH2の電圧ＶH2まで上昇する（図３、図８）。ここで、高電圧線ＬH2の電圧ＶH2は、インバータ回路１の駆動時には、Ｖdd1＋Ｖth2よりも大きなＶdd2となっているので、トランジスタＴｒ2は、高電圧線ＬH1の電圧ＶH1であるＶdd1を出力端子ＯＵＴに出力する。その結果、出力端子ＯＵＴからはＶdd1が出力される（図３、図８）。
【００６０】
そして、さらに一定時間経過後、入力電圧Ｖinがロー（Ｖss）からハイ（Ｖdd1）に変化（上昇）する（図３、図９）。このとき、入力電圧ＶinがＶss＋Ｖth3よりも低くなっており、さらに、Ｖss＋Ｖth4よりも低くなっている段階では、トランジスタＴｒ3，Ｔｒ4はオフしている。そのため、容量素子Ｃ1，Ｃ2を介したカップリングがトランジスタＴｒ5のソースおよびゲートに入力され、トランジスタＴｒ5のソース電圧Ｖs5およびゲート電圧Ｖg5が上昇する。その後、入力電圧ＶinがＶss＋Ｖth1、Ｖss＋Ｖth3およびＶss＋Ｖth4以上となると、トランジスタＴｒ1，Ｔｒ3，Ｔｒ4がオンする。そのため、トランジスタＴｒ2のソース（出力端子ＯＵＴ）、ならびにトランジスタＴｒ5のソースおよびゲートに向かって電流が流れるので、その電流がそれらをＶssに充電しようとする。
【００６１】
ここで、トランジスタＴｒ1，Ｔｒ3，Ｔｒ4のゲート電圧Ｖg1，Ｖg3，Ｖg4はＶddからＶssに変化（上昇）していくので、トランジスタＴｒ1，Ｔｒ3，Ｔｒ4のオン抵抗が徐々に小さくなり、トランジスタＴｒ2，Ｔｒ5のソースおよびゲートを低電圧線ＬLの電圧ＶLに充電するのに要する時間が相対的に短くなる。最終的に、トランジスタＴｒ2のソース電圧Ｖs2、ならびにトランジスタＴｒ5のソース電圧Ｖs5およびゲート電圧Ｖg5がＶssとなり、出力端子からはＶssが出力される（図３、図４）。
【００６２】
以上のようにして、本実施の形態のインバータ回路１では、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｂ））が出力端子ＯＵＴから出力される。
【００６３】
[効果]
ところで、例えば、図３０に示したような従来のインバータ回路２００は、２つのｎチャネルＭＯＳ型のトランジスタＴｒ1，Ｔｒ2が直列接続された単チャネル型の回路構成となっている。インバータ回路２００では、例えば、図３１に示したように、入力電圧ＶinがＶssとなっている時、出力電圧ＶoutがＶddとはならず、Ｖdd−Ｖth2となってしまう。つまり、出力電圧Ｖoutには、トランジスタＴｒ2の閾値電圧Ｖth2が含まれており、出力電圧Ｖoutは、トランジスタＴｒ2の閾値電圧Ｖth2のばらつきの影響を大きく受けてしまう。
【００６４】
そこで、例えば、図３２のインバータ回路３００に示したように、トランジスタＴｒ2のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Ｖddよりも高い電圧Ｖdd2（≧Ｖdd＋Ｖth2）が印加される高電圧配線ＬH2にゲートを接続することが考えられる。また、例えば、図３３のインバータ回路４００に示したようなブートストラップ型の回路構成が考えられる。
【００６５】
しかし、図３０、図３２、図３３のいずれの回路においても、入力電圧Ｖinがハイとなっている時、つまり、出力電圧Ｖoutがローとなっている時まで、トランジスタＴｒ1，Ｔｒ2を介して、高電圧配線ＬH側から低電圧配線ＬL側に向かって電流（貫通電流）が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。また、図３０、図３２、図３３の回路においては、例えば、図３１（Ｂ）の破線で囲んだ箇所に示したように、入力電圧ＶinがＶddとなっている時、出力電圧ＶoutがＶssとはならず、出力電圧Ｖoutの波高値がばらついてしまう。そのため、例えば、これらのインバータ回路を、アクティブマトリクス方式の有機ＥＬ表示装置におけるスキャナに用いた場合には、画素回路内の駆動トランジスタの閾値補正や移動度補正が画素回路ごとにばらついてしまい、そのばらつきが輝度のばらつきとなってしまうという。
【００６６】
一方、本実施の形態のインバータ回路１では、トランジスタＴｒ5のゲートと低電圧線ＬLとの間、トランジスタＴｒ5のソースと低電圧線ＬLとの間、さらにトランジスタＴｒ2のソースと低電圧線ＬLとの間には、入力電圧Ｖinと低電圧線ＬLの電圧ＶLとの電位差に応じてオンオフ動作するトランジスタＴｒ1，Ｔｒ3，Ｔｒ4が設けられている。これにより、トランジスタＴｒ1，Ｔｒ3，Ｔｒ4のそれぞれのゲート電圧がハイ（Ｖdd1）からロー（Ｖss）に変移（低下）する時に、トランジスタＴｒ1，Ｔｒ3，Ｔｒ4のそれぞれのオン抵抗が徐々に大きくなり、トランジスタＴｒ2，Ｔｒ5のゲートおよびソースが低電圧線ＬLの電圧ＶLに充電されるのに要する時間が長くなる。さらに、トランジスタＴｒ1，Ｔｒ3，Ｔｒ4のそれぞれのゲート電圧がロー（Ｖss）からハイ（Ｖdd1）に変移（上昇）する時に、トランジスタＴｒ1，Ｔｒ3，Ｔｒ4のそれぞれのオン抵抗が徐々に小さくなり、トランジスタＴｒ2，Ｔｒ5のゲートおよびソースが低電圧線ＬLの電圧ＶLに充電されるのに要する時間が短くなる。また、本実施の形態のインバータ回路１では、トランジスタＴｒ5のゲートには、容量素子Ｃ1，Ｃ2が直列接続されており、トランジスタＴｒ5のソースには、容量素子Ｃ1，Ｃ2が並列接続されている。これにより、トランジスタＴｒ5のソースの方がトランジスタＴｒ5のゲートよりも、トランジェントが遅くなる。その結果、トランジスタＴｒ1，Ｔｒ3，Ｔｒ4のそれぞれのゲート電圧がハイ（Ｖdd1）からロー（Ｖss）に変移（低下）する時にトランジスタＴｒ5のゲート−ソース間電圧Ｖgs5がトランジスタＴｒ5の閾値電圧Ｖth5よりも大きくなり、トランジスタＴｒ5がオンし、その直後にトランジスタＴｒ1，Ｔｒ3，Ｔｒ4がオフする。つまり、入力電圧Ｖinの変化が、容量素子Ｃ1，Ｃ2を介してトランジスタＴｒ5のゲートおよびソースに入力され、トランジェントの差によってゲート−ソース間電圧Ｖgs5が閾値電圧Ｖth5よりも大きくなると、トランジスタＴｒ2，Ｔｒ5がオンし、その直後にトランジスタＴｒ1，Ｔｒ3，Ｔｒ4がオフする。このとき、出力電圧Ｖoutが高電圧線ＶH1側の電圧となる。また、トランジスタＴｒ1，Ｔｒ3，Ｔｒ4のそれぞれのゲート電圧がロー（Ｖss）からハイ（Ｖdd1）に変移（上昇）する時にトランジスタＴｒ1，Ｔｒ3，Ｔｒ4がオンし、その直後にトランジスタＴｒ2，Ｔｒ5がオフする。このとき、出力電圧Ｖoutが低電圧線ＬL側の電圧となる。
【００６７】
このように、本実施の形態のインバータ回路１では、トランジスタＴｒ1とトランジスタＴｒ2とが同時にオンしている期間や、トランジスタＴｒ4とトランジスタＴｒ5とが同時にオンしている期間がほとんどないようにした。これにより、トランジスタＴｒ1，Ｔｒ2を介したり、トランジスタＴｒ4，Ｔｒ5を介したりして、高電圧線ＶH1と低電圧線ＬLとの間、高電圧線ＶH2と低電圧線ＬLとの間を流れる電流（貫通電流）はほとんど存在しない。その結果、消費電力を抑えることができる。また、トランジスタＴｒ1，Ｔｒ3，Ｔｒ4のそれぞれのゲート電圧がハイ（Ｖdd1）からロー（Ｖss）に変移（低下）したときに出力電圧Ｖoutが高電圧線ＶH1側の電圧となり、トランジスタＴｒ1，Ｔｒ3，Ｔｒ4のそれぞれのゲート電圧がロー（Ｖss）からハイ（Ｖdd1）に変移（上昇）したときに出力電圧Ｖoutが低電圧線ＬL側の電圧となるようにした。これにより、出力電圧Ｖoutのばらつきをなくすことができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。
【００６８】
次に、本出願人が過去に提案したインバータ回路と対比して、本実施の形態のインバータ回路１の特徴を説明する。
【００６９】
図３４は、参考例に係るインバータ回路５００の全体構成の一例を表したものである。このインバータ回路５００は、本出願人が過去に提案したインバータ回路の１つであり、３Ｔｒ２Ｃの回路構成となっている。このインバータ回路５００は、インバータ回路１においてトランジスタＴｒ4，Ｔｒ5を省略したものに相当する。
【００７０】
以下、インバータ回路５００において、入力電圧Ｖinがハイ（Ｖdd1）からロー（Ｖss）に変移（低下）する時について考える。入力電圧Ｖinがハイ（Ｖdd1）からロー（Ｖss）に変移（低下）すると、入力電圧Ｖinの変化がトランジスタＴｒ1とトランジスタＴｒ2との接続点Ｃと、トランジスタＴｒ2のゲートに入力される。このとき、インバータ回路５００の接続点Ｃには、図３５に示したように、出力ノードの寄生容量Ｃoutと、トランジスタＴｒ1，Ｔｒ2の寄生容量Ｃgs，Ｃgdとが存在している。そのため、入力されるカップリング量ΔＶxは、数１に示したようになる。ここで、寄生容量Ｃgs，Ｃgdが寄生容量Ｃoutと比べて非常に小さいと仮定すると、カップリング量ΔＶxは、数２に示したようになる。数１，数２から、カップリング量ΔＶxは、出力段の寄生容量Ｃoutの影響を大きく受けることがわかる。
【数１】
0005447102.tif 000002
【数２】
0005447102.tif 000003
【００７１】
ここで、寄生容量Ｃoutが大きい場合を考える。数１，数２に示したように、寄生容量Ｃoutが大きくなると、カップリング量ΔＶxの値が相対的に小さくなる。カップリング量ΔＶxの値が小さくなると、入力電圧Ｖinがハイ（Ｖdd1）からロー（Ｖss）に変移（低下）する際に、トランジスタＴｒ2のゲート−ソース間電圧Ｖgs2がトランジスタＴｒ2の閾値電圧Ｖth2以上にならない（図３６参照）。その結果、出力電圧Ｖoutが高電圧線ＬH1の電圧ＶH1にまで到達しなくなってしまう。
【００７２】
そこで、容量素子Ｃ2の容量を大きくすることが考えられる。しかし、そのようにした場合には、容量素子Ｃ2のレイアウト面積が大きくなってしまい、狭額縁化が阻害される虞がある。また、インバータ回路の高速化が要求される場合には、寄生容量Ｃoutの増大に伴って、トランジスタＴｒ1，Ｔｒ2のサイズを大きくしてオン抵抗を下げることが必要となる。しかし、そのようにした場合に、容量素子Ｃ2の容量を大きくすると、トランジスタＴｒ2のソースに接続されている容量が全体として大きくなってしまう。また、トランジスタＴｒ2のサイズを大きくし過ぎると、入力電圧Ｖinがハイ（Ｖdd1）からロー（Ｖss）に変移（低下）する時に、トランジスタＴｒ2のソースのトランジェントがトランジスタＴｒ2のゲートのトランジェントよりも速くなってしまう。その結果、トランジスタＴｒ2のゲート−ソース間電圧Ｖgs2が逆に小さくなってしまい、インバータ回路の高速化が阻害される虞がある。
【００７３】
一方、本実施の形態では、容量素子Ｃ1，Ｃ2と出力端子ＯＵＴとの間に、トランジスタＴｒ4，Ｔｒ5が挿入されており、容量素子Ｃ1，Ｃ2が出力端子ＯＵＴに直接接続されていない。これにより、トランジスタＴｒ5のゲートおよびソースに入力されるカップリング量ΔＶxが、出力段の寄生容量Ｃoutの影響を受けることがないので、トランジスタＴｒ5のゲート−ソース間電圧Ｖgs5を大きくすることができる。その結果、インバータ回路１を高速化することができる。また、本実施の形態では、容量素子Ｃ2の容量を大きくする必要がないので、狭額縁化を実現することができる。
【００７４】
＜第２の実施の形態＞
[構成]
図１０は、本発明の第２の実施の形態に係るインバータ回路２の全体構成の一例を表したものである。インバータ回路２は、上記実施の形態のインバータ回路１と同様、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｂ））を出力端子ＯＵＴから出力するものである。インバータ回路２は、出力段のトランジスタＴｒ1，Ｔｒ2の直前に、トランジスタＴｒ6Ｔｒ7をさらに設けたものであり、その点で、上記実施の形態のインバータ回路１の構成と相違する。そこで、以下では、上記実施の形態との相違点を主に説明し、上記実施の形態との共通点の説明を適宜省略するものとする。
【００７５】
トランジスタＴｒ6Ｔｒ7は、トランジスタＴｒ1などのチャネル型と同一チャネル型のトランジスタであり、例えば、ｎチャネルＭＯＳ型のＴＦＴである。トランジスタＴｒ6は、例えば、入力端子ＩＮの電圧（入力電圧Ｖin）と低電圧線ＬLの電圧ＶLとの電位差Ｖgs1（またはそれに対応する電位差）に応じて、トランジスタＴｒ2のゲートと低電圧線ＬLとの電気的な接続を継断するようになっている。トランジスタＴｒ6のゲートが入力端子ＩＮに電気的に接続されており、トランジスタＴｒ6のソースまたはドレインが低電圧線ＬLに電気的に接続されており、トランジスタＴｒ6のソースおよびドレインのうち低電圧線ＬLに未接続の端子がトランジスタＴｒ2のゲートに電気的に接続されている。トランジスタＴｒ7は、トランジスタＴｒ5のゲート電圧Ｖg5とトランジスタＴｒ5のソース（第１端子Ａ）の電圧Ｖs5との電位差Ｖgs7（またはそれに対応する電位差）に応じて、トランジスタＴｒ5のソース（第１端子Ａ）とトランジスタＴｒ2のゲートとの電気的な接続を継断するようになっている。トランジスタＴｒ7のゲートがトランジスタＴｒ5のゲートに電気的に接続されている。トランジスタＴｒ7のソースまたはドレインがトランジスタＴｒ5のソース（第１端子Ａ）に電気的に接続されており、トランジスタＴｒ7のソースおよびドレインのうち第１端子Ａに未接続の端子がトランジスタＴｒ2のゲートに電気的に接続されている。
【００７６】
[動作] 
次に、図１１〜１７を参照しつつ、インバータ回路２の動作の一例について説明する。図１１は、インバータ回路２の動作の一例を表す波形図である。図１２〜図１７は、インバータ回路２の一連の動作の一例を表す回路図である。
【００７７】
まず、入力電圧Ｖinがハイ（Ｖdd1）の時、トランジスタＴｒ1，Ｔｒ3，Ｔｒ4，Ｔｒ6がオンする。すると、トランジスタＴｒ2のゲート電圧Ｖg2およびソース電圧Ｖs2が低電圧線ＬLの電圧ＶL（＝Ｖss）に充電され、さらに、トランジスタＴｒ5のゲート電圧Ｖg5およびソース電圧Ｖs5が低電圧線ＬLの電圧ＶL（＝Ｖss）に充電される（図１１、図１２）。これにより、トランジスタＴｒ2がオフ（Ｖgs2＝０Ｖでオフする場合）するとともに、トランジスタＴｒ5がオフ（Ｖgs5＝０Ｖでオフする場合）し、電圧Ｖssが出力電圧Ｖoutとして出力される。このとき、容量素子Ｃ2には、Ｖdd2−Ｖssという電圧が充電される。
【００７８】
次に、入力電圧Ｖinがハイ（Ｖdd1）からロー（Ｖss）に変化（低下）する時、トランジスタＴｒ1，Ｔｒ3，Ｔｒ4，Ｔｒ6のゲート電圧Ｖg1，Ｖg3，Ｖg4もＶddからＶssに変化（低下）する（図１１、図１３）。これにより、トランジスタＴｒ1のゲート電圧Ｖg1の変化が容量素子Ｃ2を介してトランジスタＴｒ5のソースに伝播し、トランジスタＴｒ5のソース電圧Ｖg5がΔＶ1’だけ変化（低下）する。さらに、トランジスタＴｒ1のゲート電圧Ｖg1の変化が容量素子Ｃ1，Ｃ2を介してトランジスタＴｒ5のゲートにも伝播し、トランジスタＴｒ5のゲート電圧Ｖg5がΔＶ2’だけ変化（低下）する。しかし、この時、トランジスタＴｒ3，Ｔｒ4，Ｔｒ6がオンしている。そのため、低電圧線ＬLからトランジスタＴｒ5のソースおよびゲート、ならびにトランジスタＴｒ7のソースおよびドレインに向かって電流が流れるので、その電流がそれらをＶssに充電しようとする。
【００７９】
ここで、トランジスタＴｒ3，Ｔｒ4，Ｔｒ6のゲート電圧はＶdd1からＶssに変化（低下）していくので、トランジスタＴｒ3，Ｔｒ4，Ｔｒ6のオン抵抗が徐々に大きくなり、トランジスタＴｒ5のソースおよびゲート、ならびにトランジスタＴｒ7のソースおよびドレインを低電圧線ＬLの電圧ＶLに充電するのに要する時間が長くなる。
【００８０】
さらに、トランジスタＴｒ5のソースおよびゲートから見える全容量を比較すると、トランジスタＴｒ5のソースには容量素子Ｃ1，Ｃ2が並列接続され、トランジスタＴｒ5のゲートには容量素子Ｃ1，Ｃ2が直列接続されている。このことから、トランジスタＴｒ5のソースの方が、トランジスタＴｒ5のゲートよりも、トランジェントが遅くなる。その結果、トランジスタＴｒ5のソースを低電圧線ＬLの電圧ＶLに充電するのに要する時間の方がトランジスタＴｒ5のゲートを低電圧線ＬLの電圧ＶLに充電するのに要する時間よりも長くなる。
【００８１】
また、入力電圧ＶinがＶss＋Ｖth3以上となっており、さらに、Ｖss＋Ｖth4以上となっている場合は、トランジスタＴｒ3，Ｔｒ4は線形領域で動作する。一方、入力電圧ＶinがＶss＋Ｖth3未満となっており、さらに、Ｖss＋Ｖth4未満となっている場合は、トランジスタＴｒ3，Ｔｒ4は飽和領域で動作する。従って、トランジスタＴｒ5のソースおよびゲートには、図１３に示したような電流が流れるが、トランジスタＴｒ3，Ｔｒ4は、それぞれの点を電圧Ｖssに充電することができない。
【００８２】
最終的に、入力電圧ＶinがＶdd1からＶssになった時、トランジスタＴｒ5のゲート−ソース間電圧Ｖgs5はΔＶ1−ΔＶ2となる（図１１、図１４）。このとき、トランジスタＴｒ5のゲート−ソース間電圧Ｖgs5がトランジスタＴｒ5の閾値電圧Ｖth5よりも大きくなった時点で、トランジスタＴｒ5がオンし、高電圧線ＬH2から電流が流れ始める。また、このとき、トランジスタＴｒ2のゲート電圧Ｖg2は、Ｖss−ΔＶ3となっており、トランジスタＴｒ7は、飽和領域で動作している。
【００８３】
トランジスタＴｒ5がオンしている時は、トランジスタＴｒ5のソース電圧Ｖs5は、トランジスタＴｒ4，Ｔｒ6に加えて、トランジスタＴｒ5によっても上昇する。また、トランジスタＴｒ5のゲート−ソース間には容量素子Ｃ1が接続されているので、ブートストラップが生じ、トランジスタＴｒ5のゲート電圧Ｖg5も、トランジスタＴｒ5のソース電圧Ｖs5の上昇に連動して上昇する。その後、トランジスタＴｒ5のソース電圧Ｖs5およびゲート電圧Ｖg5がＶss−Ｖth3以上となり、さらに、Ｖss−Ｖth4以上となった時点で、トランジスタＴｒ3，Ｔｒ4がオフし、トランジスタＴｒ5のソース電圧Ｖs5がＶss−Ｖth6以上となるとトランジスタＴｒ6がオフする。その結果、トランジスタＴｒ5からの電流によって、トランジスタＴｒ5のソース電圧Ｖs5およびゲート電圧Ｖg5が上昇する。また、トランジスタＴｒ5のゲート電圧Ｖg5が上昇することで、トランジスタＴｒ7は、飽和領域から線形領域で動作するようになり、トランジスタＴｒ5のソース電圧Ｖs5と、トランジスタＴｒ2のゲート電圧Ｖg2とが同電位となる。
【００８４】
一定時間経過後、トランジスタＴｒ5のソース電圧Ｖg5（トランジスタＴｒ2のゲート電圧Ｖs2）がＶss＋Ｖth2以上となると、トランジスタＴｒ2がオンし、高電圧線ＬH1から電流が流れ始める（図１１、図１５）。その結果、出力端子ＯＵＴの電圧Ｖoutは、Ｖssから徐々に上昇する。トランジスタＴｒ2のゲート電圧Ｖs2は、最終的には、トランジスタＴｒ5からの電流によって、高電圧線ＬH2の電圧ＶH2まで上昇する（図１１、図１６）。ここで、高電圧線ＬH2の電圧ＶH2は、インバータ回路１の駆動時には、Ｖdd1＋Ｖth2よりも大きなＶdd2となっているので、トランジスタＴｒ2は、高電圧線ＬH1の電圧ＶH1であるＶdd1を出力端子ＯＵＴに出力する。その結果、出力端子ＯＵＴからはＶdd1が出力される（図１１、図１６）。
【００８５】
そして、さらに一定時間経過後、入力電圧Ｖinがロー（Ｖss）からハイ（Ｖdd1）に変化（上昇）する（図１１、図１７）。このとき、入力電圧ＶinがＶss＋Ｖth3よりも低くなっており、さらに、Ｖss＋Ｖth4よりも低くなっている段階では、トランジスタＴｒ3，Ｔｒ4はオフしている。そのため、容量素子Ｃ1，Ｃ2を介したカップリングがトランジスタＴｒ5のソースおよびゲートに入力され、トランジスタＴｒ5のソース電圧Ｖs5およびゲート電圧Ｖg5が上昇する。その後、入力電圧ＶinがＶss＋Ｖth1、Ｖss＋Ｖth3、Ｖss＋Ｖth4およびＶss＋Ｖth6以上となると、トランジスタＴｒ1，Ｔｒ3，Ｔｒ4，Ｔｒ6がオンする。そのため、トランジスタＴｒ2のソース（出力端子ＯＵＴ）、ならびにトランジスタＴｒ5のソースおよびゲートに向かって電流が流れるので、その電流がそれらをＶssに充電しようとする。
【００８６】
ここで、トランジスタＴｒ7のゲートは、トランジスタＴｒ5のゲートに接続されている。トランジスタＴｒ5のゲートには容量素子Ｃ1，Ｃ2が直列に接続されているので、トランジスタＴｒ5のゲートのトランジェントは速い。これにより、トランジスタＴｒ7のゲートのトランジェントも速く、トランジスタＴｒ7は早くオフすることになる。トランジスタＴｒ7がオフすることで、トランジスタＴｒ2のゲートと、トランジスタＴｒ5のゲートとが互いに遮断される。その結果、図１７に示したように、トランジスタＴｒ6はトランジスタＴｒ2のゲートを充電し、トランジスタＴｒ4はトランジスタＴｒ5のソースを充電する。これにより、トランジスタＴｒ2のゲートのトランジェントがトランジスタＴｒ2のソースのトランジェントよりも速くなり、トランジスタＴｒ5のゲートのトランジェントがトランジスタＴｒ5のソースのトランジェントよりも速くなる。その結果、入力電圧Ｖinの立ち上がりにおいて、トランジスタＴｒ1，Ｔｒ2がともにオンする時間をさらに少なくすることができ、高電圧線ＶH1と低電圧線ＬLとの間、高電圧線ＶH2と低電圧線ＬLとの間を流れる電流（貫通電流）をさらに少なくすることができる。
【００８７】
このように、本実施の形態のインバータ回路２では、トランジスタＴｒ1とトランジスタＴｒ2とが同時にオンしている期間がほとんどないようにした。これにより、高電圧線ＶH1と低電圧線ＬLとの間、高電圧線ＶH2と低電圧線ＬLとの間を流れる電流（貫通電流）はほとんど存在しないので、消費電力を抑えることができる。また、トランジスタＴｒ1，Ｔｒ3のそれぞれのゲート電圧がハイ（Ｖdd）からロー（Ｖss）に変移（低下）したときに出力電圧Ｖoutが高電圧線ＶH側の電圧となり、トランジスタＴｒ1，Ｔｒ3のそれぞれのゲート電圧がロー（Ｖss）からハイ（Ｖdd）に変移（上昇）したときに出力電圧Ｖoutが低電圧線ＬL側の電圧となるようにした。これにより、出力電圧Ｖoutのばらつきをなくすことができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。
【００８８】
＜変形例＞
上記各実施の形態において、例えば、図１８、図１９に示したように、トランジスタＴｒ2のゲートと、トランジスタＴｒ2のソース（出力端子ＯＵＴ）との間に、ブートストラップ用の容量素子Ｃ3を設けてもよい。
【００８９】
また、上記各実施の形態において、例えば、図２０、図２１に示したように、入力端子ＩＮとトランジスタＴｒ3のゲートの間に、遅延素子３を設けてもよい。
【００９０】
遅延素子３は、入力端子ＯＵＴに入力された信号電圧の電圧波形を鈍らせた電圧をトランジスタＴｒ3のゲートに入力するものである。遅延素子３は、例えば、電圧波形の立ち下がりを、入力端子ＯＵＴに入力された信号電圧の電圧波形の立ち下がりよりも緩やかにした電圧をトランジスタＴｒ3のゲートに入力するようになっている。なお、遅延素子３は、電圧波形の立ち下がりだけでなく、立ち上がりについても、入力端子ＯＵＴに入力された信号電圧の電圧波形の立ち上がりよりも緩やかにするようになっていてもよい。ただし、その場合には、遅延素子３は、立ち下がりの方が立ち上がりよりも、より緩やかになるように、入力端子ＯＵＴに入力された信号電圧の電圧波形を鈍らせるようになっている。
【００９１】
遅延素子３は、例えば、図２２（Ａ）〜（Ｄ）に示した回路構成となっている。図２２（Ａ）においては、遅延素子３は、容量素子Ｃ4を含んで構成されている。容量素子Ｃ4の一端がトランジスタＴｒ3のゲートに電気的に接続されており、容量素子Ｃ4の他端が低電圧線ＬLに電気的に接続されている。
【００９２】
図２２（Ｂ）においては、遅延素子３はトランジスタＴｒ9を含んで構成されている。トランジスタＴｒ9は、トランジスタＴｒ1等のチャネル型と同一チャネル型のトランジスタであり、例えば、ｎチャネルＭＯＳ型のＴＦＴである。トランジスタＴｒ9のソースがトランジスタＴｒ3のゲートに電気的に接続されており、トランジスタＴｒ9のドレインが入力端子ＩＮに電気的に接続されている。トランジスタＴｒ9のゲートは高電圧線ＬH3に電気的に接続されている。高電圧線ＬH3は、トランジスタＴｒ9をオンオフ動作させるパルス信号を出力する電源（図示せず）に電気的に接続されている。
【００９３】
図２２（Ｃ）においては、遅延素子３は、上述のトランジスタＴｒ9と、トランジスタＴｒ10とを含んで構成されている。トランジスタＴｒ10は、トランジスタＴｒ1等のチャネル型と同一チャネル型のトランジスタであり、例えば、ｎチャネルＭＯＳ型のＴＦＴである。トランジスタＴｒ10のゲートおよびソースがトランジスタＴｒ3のゲートに電気的に接続されており、トランジスタＴｒ10のドレインが入力端子ＩＮに電気的に接続されている。
【００９４】
図２２（Ｄ）においては、遅延素子３は、上述のトランジスタＴｒ9と、上述の容量素子Ｃ4とを含んで構成されている。
【００９５】
[動作・効果]
図２３は、本変形例に係るインバータ回路の動作の一例を表したものである。なお、図２３には、遅延素子３として、図２２（Ｄ）に示した回路構成を有するものが用いられたときの波形が示されている。本変形例に係るインバータ回路の基本的な動作は、図３〜図８、または図１１〜図１７に示すものと同様である。図３〜図８、または図１１〜図１７に示すものと相違する箇所は、入力電圧Ｖinがハイ（Ｖdd1）からロー（Ｖss）に変移（低下）するときと、ロー（Ｖss）からハイ（Ｖdd1）に変移（上昇）するときにある。
【００９６】
入力電圧Ｖinがハイ（Ｖdd1）からロー（Ｖss）に変移（低下）するとき、トランジスタＴｒ3，Ｔｒ4のゲート電圧はＶdd1からＶssへ変化する。上記実施の形態のインバータ回路１，２では、この電圧変化が、容量素子Ｃ2を介してトランジスタＴｒ5のソースへΔＶ1という電圧変化を生じさせ、さらに容量素子Ｃ1，Ｃ2を介してトランジスタＴｒ5のゲートへΔＶ2という電圧変化を生じさせていた。ここで、トランジスタＴｒ5のゲートにΔＶ2というカップリング量が入力されていたのは、トランジスタＴｒ3のゲート電圧ＶがＶdd1からＶssに低下してゆき、その結果、トランジスタＴｒ3のオン抵抗が徐々に増加し、トランジスタＴｒ5のゲートをＶssに充電するトランジェントが遅くなるからである。換言すると、トランジスタＴｒ5のゲートにΔＶ2というカップリング量が入力されるのは、カップリングが入力されるタイミングでトランジスタＴｒ3がオンからオフに切り替わるからである。
【００９７】
一方、本変形例では、遅延素子３によって、入力端子ＩＮに入力された信号電圧を図２４に示したように鈍らせた信号電圧がトランジスタＴｒ3のゲートに入力される。これにより、トランジスタＴｒ3のオフ点（オンとオフが切り替わる点）が入力電圧ＶinをそのままトランジスタＴｒ3のゲートに入力した場合と比べて遅くなる。つまり、トランジスタＴｒ3は、容量素子Ｃ2を介したカップリングが入力されるタイミングでもオンしていることになる（図２５）。そのため、最終的にトランジスタＴｒ5のゲートに入力されるカップリング量（ΔＶ2）を従来よりも小さくすることができ、トランジスタＴｒ5のゲートソース間電圧Ｖgs5を大きくすることが可能となる。その結果、インバータ回路の高速化が実現できる。
【００９８】
本変形例では、入力電圧Ｖinがロー（Ｖss）からハイ（Ｖdd1）に変移（上昇）する場合でも、トランジスタＴｒ3のゲートには、遅延素子３によって、入力端子ＩＮに入力された信号電圧を図２４に示したように鈍らせた信号電圧が入力される。そのため、トランジスタＴｒ3のオフ点が遅くなるので、トランジスタＴｒ1がオンした後にトランジスタＴｒ3がオンすることとなり、出力電圧Ｖoutが遷移状態である時に高電圧線ＶH1から低電圧線ＬLへ電流（貫通電流）が流れる可能性がある。しかし、実際には、トランジスタＴｒ3のオンする動作点と、トランジスタＴｒ3のゲートに入力される信号電圧の波形とを考えると、トランジスタＴｒ3のゲートに入力される信号電圧の遅延によっても、図２５に示すように立ち上りにおいてはトランジスタＴｒ3のオンする時間は殆ど変わらず、逆に立ち下がりにおいてはオフする時間が大きく変化する。そのため、上述した貫通電流が流れる期間は非常に微小であり、本変形例に係るインバータ回路の消費電力は、インバータ回路１，２の消費電力とあまり変わらない。
【００９９】
ところで、上記各実施の形態では、トランジスタＴｒ5のソースおよびゲートに、入力電圧Ｖinの変化に起因するカップリングを入力し、トランジスタＴｒ5のソースおよびゲートにおけるトランジェントの差を利用して、トランジスタＴｒ5のゲート−ソース間電圧Ｖgs5をトランジスタＴｒ5の閾値電圧Ｖth5以上の値にしている。このとき、出力端子ＯＵＴには、高電圧線ＶH1側の電圧が出力電圧Ｖoutとして出力されるが、出力端子ＯＵＴのトランジェントは、トランジスタＴｒ2のゲート−ソース間電圧Ｖgs2に大きく依存する。つまり、トランジスタＴｒ2のゲート−ソース間電圧Ｖgs2が早く大きくなる場合は、出力電圧Ｖoutが早く立ち上がり、トランジスタＴｒ2のゲート−ソース間電圧Ｖgs2がゆっくり大きくなる場合は、出力電圧Ｖoutの立ち上がりもゆっくりとなる。
【０１００】
そこで、インバータ回路を高速化する際にはトランジスタＴｒ2のゲート−ソース間電圧Ｖgs2を早く立ち上げればよいことになるが、その方法として、例えば、容量素子Ｃ2の容量を大きくすることが考えられる。しかし、容量素子Ｃ2の容量を大きくした場合には、インバータ回路の占有面積が大きくなってしまう。その結果、例えば、有機ＥＬ表示装置において、容量素子Ｃ2の容量を大きくしたインバータ回路をスキャナなどに用いた場合は、表示パネルにおいて周囲（額縁）の占有面積が大きくなってしまい、狭額縁化を阻害してしまう虞がある。また、容量素子Ｃ2の容量を大きくした場合には、トランジスタＴｒ2のソース（出力端子ＯＵＴ）に、ΔＶ1よりも大きな電圧変化が生じるが、その分、トランジスタＴｒ2のゲートにも、ΔＶ2よりも大きな電圧変化が生じる。その結果、トランジスタＴｒ2のゲート−ソース間電圧Ｖgs2は、容量素子Ｃ2の容量を大きくした割りに、ΔＶ1−ΔＶ2とさほど変わらない値となってしまい、容量素子Ｃ2の容量増大がインバータ回路１の高速化にあまり寄与しない。
【０１０１】
一方、本変形例では、遅延素子３によって、入力端子ＩＮに入力された信号電圧を図２４に示したように鈍らせた信号電圧がトランジスタＴｒ3のゲートに入力される。これにより、容量素子Ｃ2の容量を増大させることなく、インバータ回路の高速化が実現できる。
【０１０２】
また、上記各実施の形態およびそれらの変形例では、トランジスタＴｒ1〜Ｔｒ10が、ｎチャネルＭＯＳ型のＴＦＴにより形成されていたが、例えば、ｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。ただし、この場合には、トランジスタＴｒ1〜Ｔｒ10がローからハイに変移（上昇）する時の過渡応答と、トランジスタＴｒ1〜Ｔｒ10がハイからローに変移（下降）する時の過渡応答とが互いに逆となる。さらに、高電圧線ＶH1が低電圧線ＬL1に置き換えられ、高電圧線ＶH2が低電圧線ＬL2に置き換えられ、低電圧線ＬLが高電圧線ＶHに置き換えられる。
【０１０３】
なお、この場合に、低電圧線ＬL1，ＬL2は、高電圧線ＶHの電圧よりも低電圧（一定電圧）を出力する電源（図示せず）に接続されている。低電圧線ＬL1の電圧は、インバータ回路の駆動時にＶss1となっており、低電圧線ＬL2の電圧は、インバータ回路の駆動時にＶss2（≦Ｖss1−Ｖth2）となっている。一方、高電圧線ＶHは、低電圧線ＬL1，ＬL2の電圧よりも高電圧（一定電圧）を出力する電源（図示せず）に接続されており、高電圧線ＶHの電圧は、インバータ回路の駆動時に電圧Ｖdd（＞Ｖss1）となっている。
【０１０４】
＜適用例＞
図２６は、上記各実施の形態およびそれらの変形例に係るインバータ回路１，２の適用例の一例である表示装置１００の全体構成の一例を表したものである。この表示装置１００は、例えば、表示パネル１１０（表示部）と、駆動回路１２０（駆動部）とを備えている。
【０１０５】
（表示パネル１１０）
表示パネル１１０は、発光色の互いに異なる３種類の有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂが２次元配置された表示領域１１０Ａを有している。表示領域１１０Ａとは、有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂから発せられる光を利用して映像を表示する領域である。有機ＥＬ素子１１１Ｒは赤色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｇは緑色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｂは青色光を発する有機ＥＬ素子である。なお、以下では、有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂの総称として有機ＥＬ素子１１１を適宜、用いるものとする。
【０１０６】
（表示領域１１０Ａ）
図２７は、表示領域１０Ａ内の回路構成の一例を、後述の書込線駆動回路１２４の一例と共に表したものである。表示領域１１０Ａ内には、複数の画素回路１１２が個々の有機ＥＬ素子１１１と対となって２次元配置されている。なお、本適用例では、一対の有機ＥＬ素子１１１および画素回路１１２が１つの画素１１３を構成している。より詳細には、図２６に示したように、一対の有機ＥＬ素子１１１Ｒおよび画素回路１１２が１つの赤色用の画素１１３Ｒを構成し、一対の有機ＥＬ素子１１１Ｇおよび画素回路１１２が１つの緑色用の画素１１３Ｇを構成し、一対の有機ＥＬ素子１１１Ｂおよび画素回路１１２が１つの青色用の画素１１３Ｂを構成している。さらに、互いに隣り合う３つの画素１１３Ｒ，１１３Ｇ，１１３Ｂが１つの表示画素１１４を構成している。
【０１０７】
各画素回路１１２は、例えば、有機ＥＬ素子１１１に流れる電流を制御する駆動トランジスタＴｒ100と、信号線ＤＴＬの電圧を駆動トランジスタＴｒ100に書き込む書き込みトランジスタＴｒ200と、保持容量Ｃsとによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴｒ100および書き込みトランジスタＴｒ200は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ）により形成されている。駆動トランジスタＴｒ100または書き込みトランジスタＴｒ200は、例えば、ｐチャネルＭＯＳ型のＴＦＴであってもよい。
【０１０８】
表示領域１１０Ａにおいて、複数の書込線ＷＳＬ（走査線）が行状に配置され、複数の信号線ＤＴＬが列状に配置されている。表示領域１１０Ａには、さらに、複数の電源線ＰＳＬ（電源電圧の供給される部材）が書込線ＷＳＬに沿って行状に配置されている。各信号線ＤＴＬと各書込線ＷＳＬとの交差点近傍には、有機ＥＬ素子１１１が１つずつ設けられている。各信号線ＤＴＬは、後述の信号線駆動回路１２３の出力端（図示せず）と、書き込みトランジスタＴｒ200のドレイン電極およびソース電極のいずれか一方（図示せず）に接続されている。各書込線ＷＳＬは、後述の書込線駆動回路１２４の出力端（図示せず）と、書き込みトランジスタＴｒ200のゲート電極（図示せず）に接続されている。各電源線ＰＳＬは、後述の電源線駆動回路１２５の出力端（図示せず）と、駆動トランジスタＴｒ100のドレイン電極およびソース電極のいずれか一方（図示せず）に接続されている。書き込みトランジスタＴｒ200のドレイン電極およびソース電極のうち信号線ＤＴＬに未接続の方（図示せず）は、駆動トランジスタＴｒ100のゲート電極（図示せず）と、保持容量Ｃsの一端に接続されている。駆動トランジスタＴｒ100のドレイン電極およびソース電極のうち電源線ＰＳＬに未接続の方（図示せず）と保持容量Ｃsの他端とが、有機ＥＬ素子１１１のアノード電極（図示せず）に接続されている。有機ＥＬ素子１１１のカソード電極（図示せず）は、例えば、グラウンド線ＧＮＤに接続されている。
【０１０９】
（駆動回路１２０）
次に、駆動回路１２０内の各回路について、図２６、図２７を参照して説明する。駆動回路１２０は、タイミング生成回路１２１、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４、および電源線駆動回路１２５を有している。
【０１１０】
タイミング生成回路１２１は、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４、および電源線駆動回路１２５が連動して動作するように制御するものである。タイミング生成回路１２１は、例えば、外部から入力された同期信号１２０Ｂに応じて（同期して）、上述した各回路に対して制御信号１２１Ａを出力するようになっている。
【０１１１】
映像信号理回路１２２は、外部から入力された映像信号１２０Ａに対して所定の補正を行うと共に、補正した後の映像信号１２２Ａを信号線駆動回路１２３に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【０１１２】
信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、映像信号処理回路１２２から入力された映像信号１２２Ａ（信号電圧Ｖsig）を各信号線ＤＴＬに印加して、選択対象の画素１１３に書き込むものである。なお、書き込みとは、駆動トランジスタＴｒ1のゲートに所定の電圧を印加することを指している。
【０１１３】
信号線駆動回路１２３は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各列に対応して、１段ごとにバッファ回路（図示せず）を備えている。この信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、各信号線ＤＴＬに対して、２種類の電圧（Ｖofs、Ｖsig）を出力可能となっている。具体的には、信号線駆動回路１２３は、各画素１１３に接続された信号線ＤＴＬを介して、書込線駆動回路１２４により選択された画素１１３へ２種類の電圧（Ｖofs、Ｖsig）を順番に供給するようになっている。
【０１１４】
ここで、オフセット電圧Ｖofsは、信号電圧Ｖsigの値に依らず一定電圧値となっている。また、信号電圧Ｖsigは、映像信号１２２Ａに対応する電圧値となっている。信号電圧Ｖsigの最小電圧はオフセット電圧Ｖofsよりも低い電圧値となっており、信号電圧Ｖsigの最大電圧はオフセット電圧Ｖofsよりも高い電圧値となっている。
【０１１５】
書込線駆動回路１２４は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各行に対応して、１段ごとにバッファ回路５を備えている。バッファ回路５は、上述したインバータ回路１，２を複数含んで構成されたものであり、入力端に入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端から出力するものである。書込線駆動回路１２４は、制御信号１２１Ａの入力に応じて（同期して）、各書込線ＷＳＬに対して、２種類の電圧（Ｖdd1、Ｖss）を出力可能となっている。具体的には、書込線駆動回路１２４は、各画素１１３に接続された書込線ＷＳＬを介して、駆動対象の画素１１３へ２種類の電圧（Ｖdd1、Ｖss）を供給し、書き込みトランジスタＴｒ200を制御するようになっている。
【０１１６】
ここで、電圧Ｖdd1は、書き込みトランジスタＴｒ200のオン電圧以上の値となっている。Ｖdd1は、後述の消光時や閾値補正時に、書込線駆動回路１２４から出力される電圧値である。Ｖssは、書き込みトランジスタＴｒ200のオン電圧よりも低い値となっており、かつ、Ｖdd1よりも低い値となっている。
【０１１７】
電源線駆動回路１２５は、例えばシフトレジスタ（図示せず）を含んで構成されており、例えば、画素１１３の各行に対応して、１段ごとにバッファ回路（図示せず）を備えている。この電源線駆動回路１２５は、制御信号１２１Ａの入力に応じて（同期して）、２種類の電圧（ＶccH、ＶccL）を出力可能となっている。具体的には、電源線駆動回路１２５は、各画素１１３に接続された電源線ＰＳＬを介して、駆動対象の画素１１３へ２種類の電圧（ＶccH、ＶccL）を供給し、有機ＥＬ素子１１１の発光および消光を制御するようになっている。
【０１１８】
ここで、電圧ＶccLは、有機ＥＬ素子１１１の閾値電圧Ｖelと、有機ＥＬ素子１１１のカソードの電圧Ｖcaとを足し合わせた電圧（Ｖel＋Ｖca）よりも低い電圧値である。また、電圧ＶccHは、電圧（Ｖel＋Ｖca）以上の電圧値である。
【０１１９】
次に、本適用例の表示装置１００の動作（消光から発光までの動作）の一例について説明する。本適用例では、駆動トランジスタＴｒ100の閾値電圧Ｖthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子１１１の発光輝度を一定に保つようにするために、閾値電圧Ｖthや移動度μの変動に対する補正動作が組み込まれている。
【０１２０】
図２８は、画素回路１１２に印加される電圧波形の一例と、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsの変化の一例とを表したものである。図２８（Ａ）には信号線ＤＴＬに、信号電圧Ｖsigと、オフセット電圧Ｖofsが印加されている様子が示されている。図２８（Ｂ）には書込線ＷＳＬに、書き込みトランジスタＴｒ200をオンする電圧Ｖddと、書き込みトランジスタＴｒ200をオフする電圧Ｖssが印加されている様子が示されている。図２８（Ｃ）には電源線ＰＳＬに、電圧ＶccHと、電圧ＶccLが印加されている様子が示されている。さらに、図２８（Ｄ），（Ｅ）には、電源線ＰＳＬ、信号線ＤＴＬおよび書込線ＷＳＬへの電圧印加に応じて、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsが時々刻々変化している様子が示されている。
【０１２１】
（Ｖth補正準備期間）
まず、Ｖth補正の準備を行う。具体的には、書込線ＷＳＬの電圧がＶoffとなっており、電源線ＤＳＬの電圧がＶccHとなっている時（つまり有機ＥＬ素子１１１が発光している時）に、電源線駆動回路１２５が電源線ＤＳＬの電圧をＶccHからＶccLに下げる（Ｔ1）。すると、ソース電圧ＶsがＶccLとなり、有機ＥＬ素子１１１が消光する。その後、信号線ＤＴＬの電圧がＶofsとなっている時に書込線駆動回路１２４が書込線ＷＳＬの電圧をＶoffからＶonに上げ、駆動トランジスタＴｒ100のゲートをＶofsとする。
【０１２２】
（最初のＶth補正期間）
次に、Ｖthの補正を行う。具体的には、書込みトランジスタＴｒ200がオンしており、信号線ＤＴＬの電圧がＶofsとなっている間に、電源線駆動回路１２５が電源線ＤＳＬの電圧をＶccLからＶccHに上げる（Ｔ2）。すると、駆動トランジスタＴｒ100のドレイン−ソース間に電流Ｉdsが流れ、ソース電圧Ｖsが上昇する。その後、信号線駆動回路１２３が信号線ＤＴＬの電圧をＶofsからＶsigに切り替える前に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶonからＶoffに下げる（Ｔ3）。すると、駆動トランジスタＴｒ100のゲートがフローティングとなり、Ｖthの補正が休止する。
【０１２３】
（最初のＶth補正休止期間）
Ｖth補正が休止している期間中は、例えば、先のＶth補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。なお、このとき、先のＶth補正を行った行（画素）において、ソース電圧ＶsがＶofs−Ｖthよりも低いので、Ｖth補正休止期間中にも、先のＶth補正を行った行（画素）において、駆動トランジスタＴｒ100のドレイン−ソース間に電流Ｉdsが流れ、ソース電圧Ｖsが上昇し、保持容量Ｃsを介したカップリングによりゲート電圧Ｖgも上昇する。
【０１２４】
（２回目のＶth補正期間）
次に、Ｖth補正を再び行う。具体的には、信号線ＤＴＬの電圧がＶofsとなっており、Ｖth補正が可能となっている時に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶoffからＶonに上げ、駆動トランジスタＴｒ100のゲートをＶofsにする（Ｔ4）。このとき、ソース電圧ＶsがＶofs−Ｖthよりも低い場合（Ｖth補正がまだ完了していない場合）には、駆動トランジスタＴｒ100がカットオフするまで（ゲート−ソース間電圧ＶgsがＶthになるまで）、駆動トランジスタＴｒ100のドレイン−ソース間に電流Ｉdsが流れる。その後、信号線駆動回路１２３が信号線ＤＴＬの電圧をＶofsからＶsigに切り替える前に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶonからＶoffに下げる（Ｔ5）。すると、駆動トランジスタＴｒ100のゲートがフローティングとなるので、ゲート−ソース間電圧Ｖgsを信号線ＤＴＬの電圧の大きさに拘わらず一定に維持することができる。
【０１２５】
なお、このＶth補正期間において、保持容量ＣsがＶthに充電され、ゲート−ソース間電圧ＶgsがＶthとなった場合には、駆動回路１２０は、Ｖth補正を終了する。しかし、ゲート−ソース間電圧ＶgsがＶthにまで到達しない場合には、駆動回路１２０は、ゲート−ソース間電圧ＶgsがＶthに到達するまで、Ｖth補正と、Ｖth補正休止とを繰り返し実行する。
【０１２６】
（書き込み・μ補正期間）
Ｖth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶsigとなっている間に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶoffからＶonに上げ（Ｔ6）、駆動トランジスタＴr1のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴr100のゲート電圧Ｖgが信号線ＤＴＬの電圧Ｖsigとなる。このとき、有機ＥＬ素子１１１のアノード電圧はこの段階ではまだ有機ＥＬ素子１１１の閾値電圧Ｖelよりも小さく、有機ＥＬ素子１１１はカットオフしている。そのため、電流Ｉdsは有機ＥＬ素子１１１の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧ＶsがΔＶyだけ上昇し、やがてゲート−ソース間電圧ＶgsがＶsig＋Ｖth−ΔＶyとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタＴr100の移動度μが大きい程、ΔＶyも大きくなるので、ゲート−ソース間電圧Ｖgsを発光前にΔＶyだけ小さくすることにより、画素１１３ごとの移動度μのばらつきを取り除くことができる。
【０１２７】
（発光期間）
最後に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶonからＶoffに下げる（Ｔ7）。すると、駆動トランジスタＴr100のゲートがフローティングとなり、駆動トランジスタＴr100のドレイン−ソース間に電流Ｉdsが流れ、ソース電圧Ｖsが上昇する。その結果、有機ＥＬ素子１１１に閾値電圧Ｖel以上の電圧が印加され、有機ＥＬ素子１１１が所望の輝度で発光する。
【０１２８】
本適用例の表示装置１００では、上記のようにして、各画素１１３において画素回路１１２がオンオフ制御され、各画素１１３の有機ＥＬ素子１１１に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル１１０の表示領域１１０Ａにおいて画像が表示される。
【０１２９】
ところで、本適用例では、例えば、書込線駆動回路１２４内のバッファ回路５は、上述したインバータ回路１〜４を複数含んで構成されている。これにより、バッファ回路５内を流れる貫通電流はほとんど存在しないので、バッファ回路５の消費電力を抑えることができる。また、バッファ回路５の出力電圧のばらつきが少ないので、画素回路１１２内の駆動トランジスタＴr100の閾値補正や移動度補正の、画素回路１１２ごとのばらつきを低減することができ、さらには画素１１３ごとの輝度のばらつきを低減することができる。
【０１３０】
以上、実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明は実施の形態等に限定されるものではなく、種々変形が可能である。
【０１３１】
例えば、上記適用例では、上記各実施の形態に係るインバータ回路１，２が書込線駆動回路１２４の出力段に用いられていたが、書込線駆動回路１２４の出力段の代わりに、電源線駆動回路１２５の出力段に用いられていてもよいし、書込線駆動回路１２４の出力段と共に、電源線駆動回路１２５の出力段に用いられていてもよい。
【符号の説明】
【０１３２】
１，２，２００，３００，４００，５００…インバータ回路、３…遅延素子、５…バッファ回路、１０…制御素子、１００…表示装置、１１０…表示パネル、１１０Ａ…表示領域、１１１，１１１Ｒ，１１１Ｇ，１１１Ｂ…有機ＥＬ素子、１１２…画素回路、１１３，１１３Ｒ，１１３Ｇ，１１３Ｂ…画素、１１４…表示画素、１２０…駆動回路、１２０Ａ，１２２Ａ…映像信号、１２０Ｂ…同期信号、１２１…タイミング生成回路、１２１Ａ…制御信号、１２２…映像信号処理回路、１２３…信号線駆動回路、１２４…書込線駆動回路、１２５…電源線駆動回路、Ａ…第１端子、Ｂ，Ｃ，Ｄ…接続点、Ｃ1，Ｃ2，Ｃ3，Ｃ4，Ｃgs，Ｃgd，Ｃout…容量素子、Ｃs…保持容量、ＤＴＬ…信号線、ＧＮＤ…グラウンド線、ＩＮ…入力端子、Ｉds…電流、ＬH，ＬH1，ＬH2，ＬH3…高電圧線、ＬL，ＬL1，ＬL2…低電圧線、ＯＵＴ…出力端子、Ｐ…ＷＳパルス、Ｐ1，Ｐ2，Ｐ3…端子、ＰＳＬ…電源線、Ｔｒ1〜Ｔｒ10…トランジスタ、Ｔｒ100…駆動トランジスタ、Ｔｒ200…書き込みトランジスタ、ＶCCH，ＶCCL，Ｖdd，Ｖdd1，Ｖdd2，ＶH1，ＶH2，ＶL，Ｖss，Ｖss1，Ｖss2，Ｖy，ΔＶ1’，ΔＶ2’，ΔＶ1，ΔＶ2…電圧、Ｖg，Ｖg1〜Ｖg5…ゲート電圧、Ｖgs，Ｖgs，Ｖgs2，Ｖgs5…ゲート−ソース間電圧、Ｖin…入力電圧、Ｖofs…オフセット電圧、Ｖout…出力電圧、Ｖs，Ｖs2，Ｖs5…ソース電圧、Ｖsig…信号電圧、Ｖth，Ｖth1〜Ｖth5，Ｖel…閾値電圧、ＷＳＬ…書込線、μ…移動度、ΔＶx…カップリング量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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