(57)【特許請求の範囲】
【請求項１】
集積回路（「ＩＣ」）のキャパシタであって、
コアキャパシタ部分を備え、前記コアキャパシタ部分は、前記キャパシタの第１のノードに電気的に接続され、かつ前記第１のノードの第１の部分を形成し、前記ＩＣの第１の導電層に形成された第１の複数の導電性要素と、前記キャパシタの第２のノードに電気的に接続され、かつ前記第２のノードの第１の部分を形成し、前記第１の導電層に形成された第２の複数の導電性要素とを有し、前記第１の複数の導電性要素は、前記第１の導電層において前記第２の複数の導電性要素と互い違いになっており、前記コアキャパシタ部分はさらに、前記第１のノードに電気的に接続され、かつ前記第１のノードの第２の部分を形成し、前記第１の導電層に隣接した第２の導電層に形成された第３の複数の導電性要素を有し、前記第２の複数の導電性要素のいくつかのうちの少なくとも部分は、前記第３の複数の導電性要素のいくつかのうちの少なくとも部分の上にあり、当該部分に縦方向に結合し、さらに、
第４の複数の導電性要素を有するシールドキャパシタ部分を備え、前記第４の複数の導電性要素は、少なくとも前記ＩＣの前記第１の導電層、前記ＩＣの前記第２の導電層、前記ＩＣの第３の導電層、および前記ＩＣの第４の導電層に形成され、前記第１の導電層および前記第２の導電層は各々、前記第３の導電層と前記第４の導電層との間にあり、前記シールドキャパシタ部分は、前記キャパシタの前記第２のノードに電気的に接続され、かつ前記第２のノードの第２の部分を形成し、前記第１の複数の導電性要素と前記第３の複数の導電性要素とを包囲し、
前記キャパシタの前記第２のノード以外の前記ＩＣの基準ノードに電気的に接続された基準シールドをさらに備え、前記シールドキャパシタ部分は、前記基準シールドと前記コアキャパシタ部分との間に配置される、キャパシタ。
【請求項２】
前記第３の導電層は前記ＩＣの金属層であり、前記第４の導電層は前記ＩＣのポリ層であり、前記シールドキャパシタ部分は、前記金属層において複数の金属ストライプで形成された第１のノードシールドプレートと、前記ポリ層に形成された第２のノードシールドプレートとを含む、請求項１に記載のキャパシタ。
【請求項３】
前記シールドキャパシタ部分は、前記第３の導電層に形成された第１のノードシールドプレートと、前記第４の導電層に形成された第２のノードシールドプレートとを含み、前記第１のノードシールドプレートから前記第２のノードシールドプレートに延在する第１
の導電性カーテンと、前記第１のノードシールドプレートから前記第２のノードシールドプレートに延在する第２の導電性カーテンとをさらに備える、請求項１に記載のキャパシタ。
【請求項４】
前記基準シールドは、前記ＩＣの基板の基板部分と、前記基板部分から延在する第１の導電性カーテンと、前記基板部分から延在する第２の導電性カーテンとを含む、請求項１に記載のキャパシタ。
【請求項５】
前記基板部分は、前記ＩＣの前記基板のＮウェルを含む、請求項４に記載のキャパシタ。
【請求項６】
前記基準シールドは、開放された上部を有する第１のカップシールドである、請求項４または５に記載のキャパシタ。
【請求項７】
前記第１の複数の導電性要素は、第１の方向に沿って延在する第１の複数の導電性ストリップを含み、前記第２の複数の導電性要素は、前記第１の方向に沿って延在する第２の複数の導電性ストリップを含み、前記第３の複数の導電性要素は、前記第１の方向に直交する第２の方向に沿って延在する第３の複数の導電性ストリップを含む、請求項１から６のうちいずれか１項に記載のキャパシタ。
【請求項８】
前記第１の複数の導電性ストリップは、前記第２の複数の導電性ストリップと互い違いになっており、前記第３の複数の導電性ストリップは前記第２の導電層において互いに隣接し、前記第１の導電層の前記第１の複数の導電性ストリップのうち第１の導電性ストリップを、前記第２の導電層の前記第３の複数の導電性ストリップのうち第２の導電性ストリップに電気的に接続するための第１のビアをさらに備える、請求項７に記載のキャパシタ。
【請求項９】
前記シールドキャパシタ部分は、前記第３の導電層に形成された第１のノードシールドプレートを含み、前記第１のノードシールドプレートは、前記第２の方向に沿って延在する第４の複数の導電性ストリップを含み、前記第４の複数の導電性ストリップは、前記第３の導電層において互いに隣接し、前記第１の導電層の前記第２の複数の導電性ストリップのうち第３の導電性ストリップを、前記第３の導電層の前記第４の複数の導電性ストリップのうち第４の導電性ストリップに電気的に接続する第２のビアをさらに備える、請求項７または８に記載のキャパシタ。
【請求項１０】
前記第３の複数の導電性ストリップのうち第５の導電性ストリップを、前記第１の複数の導電性ストリップのうち第６の導電性ストリップに電気的に接続する第３のビアをさらに備える、請求項７から９のうちいずれか１項に記載のキャパシタ、
【請求項１１】
前記ＩＣの第５の導電層に形成された第５の複数の導電性要素をさらに備え、前記第５の複数の導電性要素は、前記第４の導電層と前記第２の導電層との間に配置され、前記第１のノードに電気的に接続され、かつ前記第１のノードの第３の部分を形成し、前記第４の複数の導電性要素は、前記第１の方向に沿って延在し、さらに、
前記第２のノードに電気的に接続され、かつ前記第２のノードの第３の部分を形成し、前記第５の導電層に形成された第６の複数の導電性要素を備え、前記第６の複数の導電性
要素は、前記第１の方向に沿って延在し、前記第５の導電層の前記第５の複数の導電性要素と互い違いになっている、請求項１から１０のうちいずれか１項に記載のキャパシタ。
【請求項１２】
前記ＩＣの第２の基準ノードに接続された第２の基準シールドをさらに備え、前記基準シールドは、前記第２の基準シールドと前記シールドキャパシタ部分との間に配置される、請求項１に記載のキャパシタ。
【請求項１３】
前記ＩＣの第２の基準ノードに接続された第２の基準シールドをさらに備え、前記第２の基準シールドは、前記第１のカップシールドの前記開放された上部を横切って延在する第２の基準シールドプレートを含む、請求項６に記載のキャパシタ。
【請求項１４】
前記第２の基準シールドは、第２のカップシールドである、請求項１３に記載のキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、通常「集積キャパシタ」と称される、集積回路（「ＩＣ」）に形成されるキャパシタに関する。
【背景技術】
【０００２】
背景
ＩＣを製造する方法は、トランジスタなどのさまざまな電気デバイスが半導体基板に形成される処理のフロントエンドシーケンスと、処理のバックエンドシーケンスとを典型的に含み、バックエンドシーケンスは、誘電材料およびパターニングされた導電材料（典型的に金属）の互い違いの層を形成することを一般的に含み、導電性ビアまたは他の技術を用いて金属層を相互接続し、電気デバイスを他の電気デバイスに、かつＩＣの端子に接続する三次元配線構造を形成する。
【０００３】
キャパシタは、さまざまな目的でＩＣシステムにおいて使用される。多くの例では、ＩＣチップにキャパシタを組込む（集積する）ことが望ましい。簡単なアプローチは、介在する誘電体を有する２枚の導電性プレートを形成することである。しかしこれは、得られるキャパシタンスのわりには比較的大面積を消費する。所与の領域のキャパシタンスを増大させるための１つの技術は複数の導電性プレートを使用することであり、各導電性プレートは、誘電体によって近接するプレートから分離されている。さらなる技術は、第１および第２のキャパシタ端子（ノード）に交互に接続される、導電性ライン、導電性フィンガーまたは導電性トレースとも称される導電性ストリップを使用する。導電性ストリップ間のサイドウォールカップリングがキャパシタンスをもたらす。オフセットされているにせよ、縦方向に一致して配置されているにせよ、導電性ストリップの層を追加して、集積キャパシタ構造のキャパシタンスをさらに増大させることができる。
【０００４】
１つのキャパシタは、第１のノードに接続された多数の導電性ストリップを連続した層に有し、それらの導電性ストリップは、集積キャパシタの第２のノードに接続された等しい数の導電性ストリップと互い違いになっている。導電性ストリップは、連続した層に対して半セル分オフセットされ、したがって第１のノードに接続された導電性ストリップは、その上および両側面上に、第２のノードに接続された導電性ストリップを有する。１つの層において等しい数の導電性ストリップを各ノードに設けることは、各ノードの基板へのカップリングを平衡させ、これはある用途では望ましいが、１つのノードにおけるカップリングが少ないことが望ましいスイッチング用途といった他の用途では望ましくない。基板へのカップリングを減少させるために、基板と導電性ストリップの第１の層との間で二酸化ケイ素の厚い層が使用される。これは、標準的なＣＭＯＳ製造シーケンスで集積することは困難であり得、標準的なプロセスフローに追加的なステップを追加することを必要とする可能性がある。重なり合う平行な導電性ストリップは、追加的な表面積を消費するバスストリップを使用して、それらの端部において接続される。
【０００５】
集積キャパシタの提供への別のアプローチは、ある層の導電性ストリップをキャパシタの互い違いのノードに接続させることであり、重なり合う導電性ストリップは同じノードに接続される。これにより、キャパシタの第１のノードに接続された導電性ストリップおよび相互接続ビアのカーテンが本質的に形成され、隣接する導電性ストリップおよび相互接続ビアのカーテンは第２のノードに接続される。同じノードに接続された重なり合う導電性ストリップは、バスストリップに伴う損失表面積を回避する。しかし、上側のストリップは下側のストリップと同じノードに接続されるため、層間キャパシタンスが減少する。限界寸法が縮小すると、層間キャパシタンスよりもストリップ間キャパシタンスが優勢になるため、この作用はある程度予防される。換言すると、連続した金属層の間の誘電層の分離は、限界寸法が縮小するにつれて、導電性ストリップ間の誘電分離よりも一層増大する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の集積キャパシタは電気的ノイズの影響を受けやすいことが多く、ＩＣの性能に影響を及ぼし得る。キャパシタノードの一方（典型的に下部ノード）が接地または電源電圧に接続されるフィルタキャパシタ用途といったいくつかの用途では、ある程度のノイズは許容できることが多い。しかし、キャパシタが信号経路において（すなわちカップリングキャパシタまたはスイッチドキャパシタとして）使用される場合といった他の用途では、ノイズカップリングが回路の性能を深刻に低下させ得る。キャパシタに結合されたノイズは、特にチップ上のシステムにおいて、極めて低いアナログ電圧がキャパシタを介して結合される場合には、メモリチップといった他の種類のＩＣよりも多くの電気的ノイズを生じさせることが多く、特に問題である。したがって、ＩＣ上で使用される低ノイズ用途には、より良好なノイズ耐性をもたらす集積キャパシタが望まれる。
【課題を解決するための手段】
【０００７】
概要
集積回路（「ＩＣ」）のキャパシタはコアキャパシタ部分を含み、コアキャパシタ部分は、キャパシタの第１のノードに電気的に接続され、かつ第１のノードの一部を形成し、ＩＣの第１の導電層に形成された第１の複数の導電性要素と、キャパシタの第２のノードに電気的に接続され、かつ第２のノードの一部を形成し、第１の導電層に形成された第２の複数の導電性要素とを有する。第１の複数の導電性要素は、第１の導電層において第２の複数の導電性要素と互い違いになっている。第１のノードに電気的に接続され、かつ第１のノードの一部を形成する第３の複数の導電性要素は、第１の導電層に隣接した第２の導電層に形成され、第２の複数の導電性要素のいくつかのうちの少なくとも部分は、第３の複数の導電性要素のいくつかのうちの少なくとも部分の上にあり、当該部分に縦方向に結合する。キャパシタは、第４の複数の導電性要素を有するシールドキャパシタ部分も含み、第４の複数の導電性要素は、少なくともＩＣの第１の導電層、ＩＣの第２の導電層、ＩＣの第３の導電層、およびＩＣの第４の導電層に形成される。第１のおよび第２の導電層は、第３の導電層と第４の導電層との間にある。シールドキャパシタ部分は、キャパシタの第２のノードに電気的に接続され、かつ第２のノードの一部を形成し、第１のおよび第３の複数の導電性要素を包囲する。
【０００８】
図面の簡単な説明
添付の図面は、発明の１以上の局面にかかる例示的な実施の形態を示す。しかし、添付の図面は、示される実施の形態に発明を限定するものと解釈されるべきではなく、説明および理解だけのためのものである。
【図面の簡単な説明】
【０００９】
【図１】発明の実施の形態にかかるキャパシタを用いた回路の回路図である。
【図２Ａ】本発明の実施の形態での使用に好適なシールドされた集積キャパシタの一部分の等角図である。
【図２Ｂ】図２Ａにかかる集積キャパシタ２２０の側面図である。
【図２Ｃ】一実施の形態にかかる接地シールドを有する、図２Ａにかかる集積キャパシタの側面図である。
【図２Ｄ】別の実施の形態にかかる代替的な接地シールドを有する、図２Ａにかかる集積キャパシタの側面図である。
【図３Ａ】代替的な実施の形態にかかる下部ノードシールドを有する集積キャパシタの側面図である。
【図３Ｂ】図３Ａの接地プレートおよび下にある下部ノードシールドプレートの一部分を示す、Ｍ５層およびＭ４層の部分切取平面図である。
【図４Ａ】さらに別の代替的な実施の形態にかかる下部ノードシールドを有する集積キャパシタの側面図である。
【図４Ｂ】別の実施の形態にかかるＩＣのシールドされた集積薄膜誘電キャパシタの断面図である。
【図５】一実施の形態にかかる集積キャパシタを組込んだＦＰＧＡの平面図である。
【発明を実施するための形態】
【００１０】
詳細な説明
図１は、発明の実施の形態にかかるキャパシタ１０２，１０４を用いた回路１００の回路図である。キャパシタ１０４の上部ノード１０８は、増幅器１１６の高インピーダンス入力１１４に接続されるか、または高インピーダンス入力１１４から切断されるように切替可能である。フィードバックキャパシタ１０２の上部ノード１０６も増幅器１１６の高インピーダンス入力１１４に接続されるが、下部ノード１１０は増幅器１１６の出力１１８に接続される。フィードバックキャパシタ１０２は、スイッチ１１９を閉じることによって切替可能に短絡される。カップリングキャパシタ１０４は、下部ノードシールド１２０によってシールドされた上部ノード１０８を有し、下部ノードシールド１２０は、導電性構造が下部ノードに電気的に接続された状態で上部ノード１０８を本質的に包囲し、かつ上部ノード１０８の、回路１００の他のノードへの寄生容量カップリングを減少させる。上部ノード１０８への接続は、下部ノードシールド１２０の間隙を介してなされる。下部ノードシールドは連続しているものとして示されるが、いくつかの実施の形態では、下部ノードシールドは、金属フィラメント、金属ビア、およびポリシリコンもしくはシリサイドプレート、またはストリップといった、いくつかの導電性要素で構成されて上部ノードの周囲に導電性ケージを形成し、電気的ノイズとＩＣの他のノードへのカップリングとから上部ノードをシールドする。いくつかの実施の形態では、下部ノードシールドは、上部ノードに結合することによって、集積キャパシタの全キャパシタンスに寄与する。なお、キャパシタは二端子デバイスと一般的に見なされ、本明細書に記載される「上部」および「下部」ノードは、キャパシタのこれら２つの端子におおむね対応する。したがって、以下に記載される構造は、一方もしくは他方のノードに（たとえば電気的に）接続している、またはノードの部分もしくは部位を形成していると見なされ得る。ノードは、それに接続された容量性構造から分離されておらず、それらの構造はノードの部分を形成し得る。
【００１１】
フィードバックキャパシタ１０２の上部ノード１１０は、下部ノードシールド１２２と、任意の基準シールド１２４とによってシールドされている。基準シールド１２４は、アナログ接地、デジタル接地、またはＶＤＤといった、ＩＣに存在する比較的安定した基準電圧に接続される。基準シールド１２４は、下部ノードシールド１２０を本質的に包囲し、２つ以上の電圧基準に実質的に結合することから下部ノードをシールドする（たとえば、下部ノードはＶＤＤまたは接地に結合するが、両方には結合しない）。他の実施の形態では、基準シールドは下部ノードシールドを部分的に包囲する。上記のように、基準シールドは間隙を有し、下部ノードに対して電気的接触をなすことを可能とする。
【００１２】
「上部」ノードおよび「下部」ノードという用語は、ＩＣまたは他の構造に対するノードの物理的な方向性とは必ずしも関係せず、便宜的な用語として使用される。いくつかの回路の用途では、キャパシタの上部ノードは、増幅器または他のデバイスの高インピーダンスもしくは高ゲインポートに接続されるノードを指す。システムオンチップ（「ＳｏＣ」）では、アナログデジタル変換器（「ＡＤＣ」）の精度は、上部ノードにおける寄生容量（Ｃｔｏｐ）の、下部ノードを除くすべての他のノードに対する比率と、両方のノード間の有用な浮遊信号のキャパシタンスであるキャパシタンス（Ｃｓｉｇ）とに依存する。Ｃｔｏｐを低く維持するように、接地電流または電圧供給の変動から上部プレートをシールドすることが望ましい。下部ノードを用いて上部ノードを本質的に包囲することで、ファラデーシェルの一部分を上部ノードの周囲に本質的に形成することによって、またいくつかの実施の形態ではＩＣの他の導電性要素から上部ノードを離間することによって、上部ノードを回路中の他のノードと連結しないように絶縁する。当業者によれば、上部ノードへの電気的接続は下部ノードシールドを介してなされ、したがって下部ノードシールドは上部ノードを完全には包囲しないことが理解される。
【００１３】
いくつかの実施の形態において、上部ノードのいくつかの側面はシールドされないままである。たとえば、他のノードから物理的に離れた上部ノードの端部はシールドされないままでもよい。他の実施の形態では、集積キャパシタは設計セルとして使用され、隣接する集積キャパシタが平行に接続され、より高い総キャパシタンスを得る。いくつかの実施の形態では、隣接する共通接続された集積キャパシタの下部ノードシールドの部分が省略され、より高い実装密度が可能となる。
【００１４】
プログラマブルロジックデバイスといった複雑なＩＣは、配線接続および他の機能に使用される、半導体基板上に形成された誘電材料の層によって分離されるいくつかのパターニングされた金属層を有することが多い。発明のいくつかの実施の形態は、適切な金属層に所望のパターンを形成するマスクと、金属間誘電体（「ＩＭＤ」）層または層間誘電体（「ＩＬＤ」）を介するビアとを使用することによって、既存のＣＭＯＳプロセスシーケンスに適合可能である。ビアは、コンタクトプラグ、ダマシン法、またはデュアルダマシン法といった、いくつかの既知の技術のうちのいずれかを使用して形成される。同様に、導電性ストリップは、薄膜金属エッチング、薄膜金属リフトオフ、ダマシン法、またはデュアルダマシン法といった、いくつかの既知の技術のうちのいずれかを使用して形成される。いくつかの実施の形態では、導電層の１つはポリシリコンまたはシリサイド層である。さらなる実施の形態では、半導体基板の導電性ウェルがキャパシタプレートまたはシールドの一部分を形成する。
【００１５】
図２Ａは、本発明の実施の形態での使用に好適なシールドされた集積キャパシタの一部分２００の等角図である。下部プレート導電性マトリックス２０２は、第１の複数の導電性ストリップ２０４，２０６で構成された第１の下部プレート層Ｂと、通常「ポリ層」と呼ばれる層において１枚のポリシリコンまたはシリサイドで構成された第２の下部プレート層Ｂ′とを含み、すべて集積キャパシタの下部ノードに接続される。この実施の形態の下部ノードは、当該キャパシタが特別の回路用途において使用される場合、上部ノードほど電気的ノイズの影響を受けないキャパシタノードである。上部プレート導電性マトリックス２１２は、第１の下部プレート層Ｂによって被覆され、第２の下部プレート層Ｂ′がその下にあり、上部ノードの周囲に部分的なファラデーシールドを形成する。
【００１６】
第１の下部プレート層は、ＩＣ製造の分野の当業者によく知られている設計レイアウトルールゆえに、連続シートではなくストリップで構成される。一般に、各金属層は最小および最大金属線幅と最小分離とを有する。ポリシリコンおよびシリサイド層は、パターニングされた金属層とは異なる設計およびプロセスルールを典型的に有し、ポリ層が使用される場合、下部プレート層をポリの連続シートとして形成することを可能とする。同様に、半導体基板に大きな導電性領域（たとえばＮウェルまたはＰウェル）が形成され、連続した導電性シートを形成することができる。代替的な実施の形態では、第２の下部プレート層は、基板の導電性ウェルに形成される。導電性ウェルは、比較的薄い誘電層によってポリ層から分離され、Ｎウェルが金属層またはポリ層ほど全体的に導電性を有さなくても、良好な電気的性能をもたらす。シールドの一部を形成するのに導電性ウェルを用いることは、ＮウェルまたはＰウェルが形成される基板の部分の周囲に囲みを形成することができることからさらに望ましく、ＮまたはＰウェルを漂遊電流からさらに絶縁する。シールドにおける導電性ウェルの使用も、ウェルが金属によって相当に対称的な様式で包囲されることからも望ましく、シールドのウェル部分を通る対称的な電流の流れに繋がる。
【００１７】
上部プレート層Ｂの導電性ストリップ２０４，２０６は、ビア（図示せず、たとえばビア２１４参照）を介して下側層の横切る（すなわち全体的に直交する）導電性ストリップ（たとえばＢ４）に電気的に接続されるため、第１の下部プレート層Ｂの金属層の導電性ストリップ２０４，２０６間の相互接続が不要となる。代替的に、導電性交差部材（金属層のストリップ間の交差接続）が第１の下部プレート層に任意に含まれ、層の導電性ストリップを接続し、シールドを向上させる。
【００１８】
同様に、上部プレート層Ｔは、集積キャパシタの上部ノードに接続された複数の導電性ストリップ２１６，２１８で構成される。上部プレート層Ｔの導電性ストリップは、上部プレート層Ｔの上の導電性ストリップＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５を横切り、上部プレート層の下の導電性ストリップＴ６，Ｔ７，Ｔ８，Ｔ９，Ｔ１０を横切り、上部プレート層Ｔの導電性ストリップは、ビアを介して互いに電気的に接続され、上部プレート層Ｔの上および下の導電性ストリップを横切る。いくつかの実施の形態では、導電性ストリップ（たとえばＴ１，Ｂ１）は最小幅金属線からなり、通常「導電性フィラメント」または「金属フィラメント」と称され、高い配線密度および高い横方向キャパシタンスをもたらす。プレート層の導電性ストリップ間の横方向キャパシタンスは、集積キャパシタの比キャパシタンスに寄与しない。なぜなら、金属ストリップは同じノードに接続され、プレート層の導電性ストリップは最小金属線幅より広いことが多いためである。
【００１９】
プレート層Ｂ，Ｔ，Ｂ′は互い違いになった導電性ストリップを有しておらず、これらの層の導電性ストリップはすべて、集積キャパシタの上部ノードまたは下部ノードのいずれかに接続される。図２Ａにかかるキャパシタの構成は、上部プレートの導電性要素をシールドする下部プレートＢ，Ｂ′をもたらす。なぜなら、それらはＩＣスタックの第１のおよび第２の下部プレート層の間に埋め込まれているためである。上部プレート導電性マトリックスの右側および左側の導電性カーテン（図２Ｂ、符号２３６，２３８参照）は、第１の下部プレートＢと第２の下部プレートＢ′との間のビアおよび金属層で形成され、第３の方向（たとえば図２Ａに例証されるようにＺ方向）に沿って延在し、導電性平面（Ｙ軸およびＺ軸によって規定される平面）を本質的に形成する。集積キャパシタの下部プレート導電性マトリックスは、集積キャパシタの上部プレート導電性マトリックスを緩く包囲し、したがって上部プレートは、上、下、右側、および左側において下部プレートと結合する。さらなる実施の形態では、Ｘ軸およびＺ軸によって規定される平面において追加的な導電性カーテンが任意に追加され、これらの平面において上部ノード導電性要素の端部を被覆する（シールドする）。
【００２０】
図２Ｂは、図２Ａにかかる集積キャパシタ２２０の側面図である。側面図は、図２Ａの矢印Ａの方向に沿って得られる。集積キャパシタは、コアキャパシタ部分２０１およびシールドキャパシタ部分２０３を有する。シールドキャパシタ部分２０３は基本的に下部ノードシールドであり、金属層Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５と、誘電層を通って延在し金属層を接続するビア（たとえばビア２２６）を有する介在誘電層とを含むＩＣのバックエンドスタック２２２の第５の金属層Ｍ５に形成された第１のシールド層Ｂを有する。ＩＣ処理の技術の当業者にはよく理解されるため、例証を明確にするために、誘電層はハッチングで示されない。
【００２１】
代替的な実施の形態にかかる集積キャパシタは、追加的な金属層を含む。集積キャパシタは任意の基準シールドを含み、この実施の形態では、ＶＤＤに接続された基準シールドである。基準シールドは、導電性ウェル（Ｎウェル）からなり、ＩＣの半導体基板２２６に形成されたシールドプレート２２４と、Ｍ５金属層に形成された上部シールドプレート２２５と、導電性カーテン２４０，２４２とを含む。
【００２２】
シールドキャパシタ部分２０３は、コアキャパシタ部分２０１の周囲に導電性シースを形成し、コアキャパシタ部分２０１は、インタリーブされた（interleaved）上部および下部ノード導電性フィラメントを有し、上部および下部ノード導電性フィラメントは、Ｍ１およびＭ３金属層において高い比横方向キャパシタンス、ならびにＭ１およびＭ３の下部ノード要素とＭ２の上部ノード要素との間に縦方向キャパシタンスをもたらす。Ｍ２は、Ｍ１およびＭ３の両方に隣接する。シールドキャパシタ部分は、Ｍ１，Ｍ２およびＭ３の上部ノード導電性要素を結合することによって、追加的なキャパシタンスを追加する。典型的な実施の形態では、インタリーブされたフィラメントの各層は何百ものフィラメントを有することになり、フィラメント間の横方向カップリングは、集積キャパシタの総キャパシタンスの有意な部分である。
【００２３】
第２の下部プレート層Ｂ′は、ＩＣのポリ層に形成される。代替的な実施の形態では、第２の下部プレート層は、追加的な金属層を有するバックエンドスタックの、Ｍ１またはＭ２といった金属層においてストリップとして形成される。第２の下部プレート層にポリ層を利用することで、シールドされた集積キャパシタ（任意のＶＤＤシールドなし）を４金属層ＩＣに形成することが可能となる。代替的な実施の形態では、半導体基板に形成された導電性ウェルが第２の下部プレート層として使用され、実施の形態をＩＣの３金属層で製造することを可能とするか、または所与の領域のキャパシタの比キャパシタンスを増大させるための追加的な金属層を可能とする。基板およびポリ層（分離して示されない）の上の誘電層は、通常、層間誘電体（「ＩＬＤ」）と称され、ポリ層を基板のＮ＋導電性領域２３０に接続する導電性要素２２８は、ビアと対比させて、コンタクトと通常称される。ポリとＮウェルとの間のゲート誘電層（分離して示されない）は、典型的にＩＬＤ層よりもはるかに薄い。
【００２４】
図２Ｂは縮尺通りに描かれていない。一般に、ＩＭＤおよびＩＬＤ層の厚さは、インタリーブされた層Ｍ３および層Ｍ１におけるインタリーブされた導電性ストリップ（たとえばＴ１およびＢ１）間の間隔よりも大きい。例示的な実施の形態では、ＩＬＤ層は約３００ｎｍ厚さの酸化シリコンであり、ポリ層とＭ１層との間の誘電層は約１００ｎｍ厚さであり、より高い層は約２５０ｎｍである。ある層の金属トレース間の最小分離は典型的にはるかに小さく、したがって、たとえばＴ１とＢ１との間のサイドウォールキャパシタンスは、Ｔ１とＢ１との間の縦方向キャパシタンスよりも大きい。同様に、上部プレート導電性マトリックスの端部（たとえばＴ１，Ｔ４，Ｔ５，Ｔ８およびＴの両端部）と導電性カーテン２３６，２３８との間、ならびにエンドビア２５０，２５２とカーテンビア２５４，２５６（および他方側の対応するビア）との間のサイドウォールキャパシタンスは、Ｍ４，Ｍ２およびポリ層におけるインタリーブの不足を補う追加的なキャパシタンスをもたらす。ノード技術が小型化し、インタリーブされた層の導電性ストリップ間の最小寸法が減少するにつれて、インタリーブされた金属ストリップとビアとの間のサイドウォールキャパシタンスの、全キャパシタンスへの相対的な寄与度が上昇する。
【００２５】
任意の基準シールドは、第１のシールド層２２５と、Ｎウェルに形成されたシールドプレート２２４とを含み、これらは一連のビア、金属、ポリ、およびコンタクトを介して接続される。ビア、金属、ポリ、ならびにコンタクトは、基本的に基準シールドの右および左の縦方向部分である第１のシールドカーテンと第２のシールドカーテンとを形成する。さらなる実施の形態では、下部プレート導電性マトリックスの第３のおよび第４の導電性カーテンは、下部ノードシールドとコアキャパシタの見たとおりの表面および背面を取囲む。これらの構造は、側面図に例証された導電性カーテンおよびシールドカーテンに鑑みると当業者によって理解され得るため、例証を明確にする目的で図示されない。
【００２６】
基準シールドは、ＶＤＤまたは接地といった安定した電圧基準に接続され、２つ以上の電圧ノードへの下部ノードのカップリングを減少させる。たとえば、下部ノードマトリックスは、本質的に上部ノードおよびＶＤＤにのみ結合する。ＩＣの他のノードの、下部ノードへの無視できないカップリングが生じる。同様に、シールドがＶＤＤの代わりに接地に接続されているならば、下部ノードは上部ノードおよび接地にのみ結合することになる。
【００２７】
下部ノードがＶＤＤおよび接地に同時に結合することは、一般的に望ましくない。なぜなら、その場合下部ノードが接地とＶＤＤとの間でブリッジとして作用し得、たとえば２つのノード間で望ましくないスイッチング電流を結合し得るからである。しかしいくつかの実施の形態では、特に、基準シールドへの下部ノードシールドのカップリングが基板の絶縁された部分に接続された導電性要素に限定されている場合、または接地ノードがデジタル接地ノードから適度に十分に絶縁されたアナログ接地ノードである場合は、ＶＤＤおよび接地の両方への限定されたカップリングは容認し得る。
【００２８】
間隙または同様の構造（図示せず、図１参照）がシールドに設けられ、下部ノード導電性マトリックスへの回路接続を可能とし、第２の間隙または同様の構造がシールドに設けられ、第３の間隙または同様の構造が下部プレート導電性マトリックスに設けられ、上部ノード導電性マトリックスへの接続を可能とする。前面および背面の導電性カーテンまたはシールドカーテンを省略する実施の形態では、導電性マトリックスへの電気的接続は、たとえば例証シートの平面に直交する方向に生じさせることができる。下部ノードシールドもまた、上部ノードをさらにシールドするために、たとえばスイッチへの上部ノード接続に沿って生じさせることができる。
【００２９】
図２Ｃは、一実施の形態にかかる接地シールド２５６（破線で表わす）を有する集積キャパシタ２５０の側面図である。集積キャパシタ２５０は、金属層（たとえばＭ１，Ｍ３）内に導電性要素（たとえばフィラメント）を含むコアキャパシタ部分２５２を含み、当該導電性要素は、キャパシタおよびシールドキャパシタ部分（下部ノードシールド）２５４の対向するノードに交互に接続される。たとえばＴ１，Ｔ２，Ｔ３およびＴ４は、Ｍ３においてＢ１，Ｂ２およびＢ３と互い違いになっており、Ｔ５，Ｔ６，Ｔ７およびＴ８は、Ｍ１においてＢ５，Ｂ６およびＢ７と互い違いになっている。コアキャパシタ部分２５２において互い違いになっている導電性要素は有意な横方向キャパシタンスをもたらし、製造寸法が縮小され、導電性要素が互いに近接するにつれて、この横方向キャパシタンスは向上する。同様の横方向キャパシタンスが、上部ノード要素Ｔ１，Ｔ４，Ｔ５，Ｔ８およびＴの両端部と、基準シールドを形成する対応する下部ノード要素との間で得られる。シールドキャパシタ部分２５４はコアキャパシタ２５２を包囲し、ＩＣの他のノードへの上部ノードのカップリングを減少させる導電性ケージを形成する。
【００３０】
集積キャパシタ２５０は、本質的にシリコンの単位面積当たりＣＳＩＧである良好な比キャパシタンスを、コアキャパシタ部分２５２と、コアキャパシタ部分２５２およびシールドキャパシタ部分２５４における上部ノード要素間のカップリングとの両方から生成する。
【００３１】
集積キャパシタは、下部ノードシールド２５４を部分的に包囲する任意の接地シールド２５６を含み、基本的にファラデーカップを形成する。接地シールドはＩＣで生じる電気的ノイズを減少させ、電気的ノイズは、さもなければ集積キャパシタ２５０の下部ノードまたは上部ノードに結合し得る。特定の実施の形態では、基準シールドプレート２５７がＭ５層に形成され、接地シールド２５６をＩＣの１以上の接地端子に接続するための低抵抗接地経路をもたらす。特定の実施の形態において、接地シールド２５６は、デジタル接地ではなくＩＣのアナログ接地に接続され、デジタル接地上に存在し得る高スイッチング電流および電気的ノイズを回避する。ＩＣのデジタル接地ノード上の高スイッチング電流は、回路のブロック全体がオンおよびオフに切替られることが多いＦＰＧＡについては特に問題である。
【００３２】
ＶＤＤシールドカップ２５８（破線で表わす）は、半導体基板２２６のＮウェルに形成されたシールドプレート２６０を含む。ＶＤＤバイアスは、導電性カーテン２６２，２６４を介して、または代替的に導電性ピラーを通って、ＮウェルＶＤＤシールドに至らされる。ＶＤＤシールドカップ２５８を設けることで、集積キャパシタの上部ノードおよび下部ノードを電気的ノイズからさらにシールドする。いくつかのＩＣでは、Ｍ５層は単に、ＶＤＤインターコネクトがＭ５において許容されない接地シールドであり得る。
【００３３】
図２Ｄは、別の実施の形態にかかる接地シールドを有する集積キャパシタ２７０の図である。キャパシタ２７０は、図２Ａから図２Ｃを参照して上記したように、コアキャパシタ部分２５２と、シールドキャパシタ部分２５４を形成する下部ノードシールドとを含む。シールドキャパシタ部分２５４はコアキャパシタ部分２５２を包囲し、ケーブルの外側導電性シースが内部配線を電気的ノイズから絶縁するのと同様に、コアキャパシタ部分を電気的ノイズから絶縁する。さらなる実施の形態では、下部ノードシールドは、この図には示されないキャパシタコアの端部（すなわち図面の平面内にある端部）の上を延在する。特定の実施の形態では、接地シールドは、デジタル接地ではなくアナログ接地に接続される。特定の実施の形態では、Ｎウェル２８２が形成されており、かつ接地シールドの導電性カーテン２７４，２７６がＰ＋領域２７８，２８０によって接続される基板２２６の部分が、任意に囲み（図示せず）に形成され、その囲みは、基板のシールドで囲まれた部分を、基板の他の部分の漂遊電流から絶縁する。接地シールドおよびＶＤＤシールドは、二重ガードリングシールドと同様のシールド構造を形成し、電気的にノイズの多い環境において集積キャパシタの上部ノードをシールドするのに特に望ましい。代替的な実施の形態では、ＶＤＤシールドは省略される。
【００３４】
図３Ａは、代替的な実施の形態にかかる集積キャパシタ３００の側面図である。コアキャパシタ部分３０４は、キャパシタの対向するノードに交互に接続された導電性要素（たとえばフィラメント）を金属層（たとえばＭ１，Ｍ２，Ｍ３）内に含む。たとえばＴ１，Ｔ２，Ｔ３およびＴ４は、Ｍ３においてＢ１，Ｂ２およびＢ３と互い違いになっており、Ｔ５，Ｔ６およびＴ７は、Ｍ２においてＢ４，Ｂ５，Ｂ６およびＢ７と互い違いになっており、Ｔ８，Ｔ９，Ｔ１０，Ｔ１１は、Ｍ１においてＢ８，Ｂ９およびＢ１０と互い違いになっている。上部ノード要素Ｔ１，Ｔ４，Ｔ８およびＴ１１は、下部ノードシールド要素とも横方向に結合する。同様に、Ｂ４はＴ１およびＴ８と縦方向に結合し、比キャパシタンスを増大させる縦方向キャパシタンスをもたらす。
【００３５】
コアキャパシタ部分３０４において互い違いになっている導電性要素は横方向キャパシタンスをもたらし、製造寸法が縮小され、導電性要素が互いに近接するにつれて、この横方向キャパシタンスは向上する。金属層の各端部要素が、集積キャパシタの対向するノードに電気的に接続された導電性フィラメントと横方向に結合することが一般的に望ましいであろうが、実際のデバイスでは、各金属層には何百もの平行な導電性フィラメントがあり得、極性が反対ではないわずかな行の端部は、比較的わずかしか有害な作用を有し得ない。
【００３６】
接地シールド３０６は接地シールド導電性カーテン３０８，３１０を含み、その接地シールド導電性カーテンは、集積キャパシタのコアキャパシタ部分３０４とシールドキャパシタ部分３０２とを本質的に包囲する。接地シールド導電性カーテン３０８，３１０は、ポリ要素３１２，３１４と、基板２２６のＰ＋領域３２０，３２２へのコンタクト３１６，３１８とを含む。例示的な用途では、Ｍ５層の接地プレート２５６は、ＩＣのアナログ接地端子に接続される。基板は比較的高抵抗である。しかし、下部ノードプレートＢ′は、他のノードへのカップリングから依然としてよくシールドされる。なぜなら、特に基板の当該部分が囲みに形成され、かつ接地シールドが接地シールドの外周の周囲で基板と典型的に接触する場合、Ｂ′下のシリコンは比較的電気的に静かであるからである。
【００３７】
接地ノードプレート２５６は、金属層であることから、接地に対して比較的低抵抗を有する。特別のＩＣ用途では、Ｍ５層は、ＩＣのアナログ部分に接地シールド層として使用され、他の金属層のようにところどころ薄いトレースではなく、多くの接地接続点を有する広い接地ストリップ（図３Ｂ参照）で構成される。いくつかのＩＣ用途では、アナログ接地シールド層の完全性を維持することが特に望ましい。しかしアナログ接地シールド層においてＶＤＤシールドプレートを含む実施の形態は、クリーンな（すなわち、比較的電気的に静かな）電源にＶＤＤシールドが接続されることから、多くのＩＣにおいて有用であり、ＶＤＤシールドは、接地平面の効果と同様に、下のアナログ回路からの電気的ノイズがＩＣの残りの部分に影響を及ぼすことを阻止する。かかる実施の形態のＶＤＤシールドプレートと接地平面との間の小さいマージンは、望ましくない電気的ノイズ放出が生じるための比較的わずかな領域しかもたらさない。
【００３８】
図３Ｂは、図３Ａの接地プレート２５６および下にある下部ノードシールドプレートＢの一部分を示す、Ｍ５層およびＭ４層の部分切取平面図である。接地プレート２５６は、上側下部ノードシールドプレートＢの導電性フィラメント３５６，３５８，３６０，３６６の上にある広いストリップ３５０，３５２，３５４からなる。接地プレートストリップ３５０，３５２，３５４の間の間隙３６２，３６４は、導体が間隙の下となるように導電性フィラメント３６０，３６６の上に規定され、集積キャパシタの上部ノードのシールドを向上させる。しかしこの詳細は、すべての実施の形態において必須ではない。
【００３９】
図４Ａは、さらに別の代替的な実施の形態にかかる下部ノードシールドキャパシタ部分４０２を有する集積キャパシタ４００の側面図である。下部ノードシールドキャパシタ部分４０２は、集積キャパシタ４００の上部ノードに電気的に接続された一連の導電性カーテンＴＣ１，ＴＣ２，ＴＣ３，ＴＣ４を有するコアキャパシタ部分４０４を覆い、その導電性カーテンＴＣ１，ＴＣ２，ＴＣ３，ＴＣ４は、集積キャパシタの下部ノードに電気的に接続された一連の導電性カーテンＢＣ１，ＢＣ２，ＢＣ３，ＢＣ４，ＢＣ５とインタリーブされる。導電性カーテンは基本的に、導電性ビアによって接続され、例証の平面へおよび例証の平面から垂直に延在する導電性シートを本質的に形成する連続した金属層に形成された導電性フィラメントである。電気接続上部ノード導電性マトリックスは、下部ノードシールドの間隙を介して、または金属層のうちの１つの端部からタップ（導電性トレース）を引出すことによって作製される。下部ノード導電性カーテンＢＣ１，ＢＣ２，ＢＣ３，ＢＣ４，ＢＣ５は、上側下部ノードプレートＢおよび下側下部ノードプレートＢ′を介して電気的に接続されるが、代替的に、一方または他方を介して接続され得る。導電性カーテンＢＣ１およびＢＣ５は、上側下部ノードプレートＢを、ＩＣのポリ層に形成された下側下部ノードプレートＢ′と接続し、集積キャパシタのシールドキャパシタ部分４０４の一部を形成し、かつコアキャパシタ部分４０２の隣接する上部ノード導電性カーテンＴＣ１，ＴＣ４に横方向キャパシタンスをもたらす。接地シールドカップ４０６は、Ｍ５層に形成された接地シールドプレート２５６で形成され、接地シールドプレート２５６から基板２２６に延在する導電性カーテンＧ１，Ｇ２を有する。さらなる実施の形態では、導電性カーテンは、ポリ層を通って基板４０６に延在する（たとえば図３Ａ参照）。
【００４０】
図４Ｂは、別の実施の形態にかかるＩＣのシールドされた集積薄膜誘電キャパシタ４２０の断面図である。薄膜誘電キャパシタは、基板４２４の導電性ウェル４２２をキャパシタの第１のプレート４２５（「基板プレート」）として使用する。薄膜誘電キャパシタの第２のプレート（「ゲート層プレート」）４２６は、通常、ＩＣのゲート層であるポリシリコン、シリサイドまたは金属層に形成される。ゲート層プレート４２６は、通常ＩＣのゲート酸化物層またはゲート誘電層を形成する薄膜誘電層４２８によって基板プレート４２５から分離される。特定のＦＰＧＡといったいくつかのＩＣは、通常、薄膜酸化物、中間厚み酸化物、または厚膜酸化物と称される２つ以上の許容できるゲート誘電層厚さを有する。最も薄いゲート誘電層は最も高い比キャパシタンスをもたらすが、中間厚み酸化物または厚膜酸化物といったより厚いゲート誘電体は、所与の動作電圧において優れた信頼性および歩留まりをもたらす。薄膜誘電キャパシタの最大動作電圧は典型的に、同じ誘電ゲート層を有するＦＥＴの最大ゲート電圧未満である。低誘電材料が一般的に望ましいＩＬＤ層およびＩＭＤ層（例証を明確にするため図示せず）とは異なり、ゲート誘電材料は、好ましくは比較的高い誘電定数を有してＩＣのＭＯＳＦＥＴのゲートとチャネルとの間に良好なカップリングをもたらし、薄膜誘電キャパシタ４２０の比キャパシタンスを高める。
【００４１】
キャパシタシールド部分は、特定の用途では集積キャパシタ４２０の上部ノードであるゲート層プレート４２６の周囲に形成される。したがってそのシールドは、下部ノードシールドキャパシタ部分である。シールドは、基板プレート４２５、コンタクト４３２，４３４、およびＩＣの金属層または第２のポリ層に形成された上側下部ノードシールドプレート４３６を含む。コンタクトは、上部プレート４３６の外周の周囲で全体的に離間され、ゲート層プレート４２６の周囲にファラデーケージを本質的に形成する。代替的な実施の形態では、上側プレートは、コンタクトを用いることなく、直接基板の上に重ねられた第２のポリ層に形成される。
【００４２】
基板プレート４２５は、コアキャパシタ部分（すなわち基板プレート、ゲート誘電層およびゲート層プレートによって形成されたコアキャパシタ）およびシールドキャパシタ部分の両方の要素である。基板プレートは代替的に、Ｐウェルに、またはウェルのない純粋な基板に形成される。上側下部ノードシールドプレート４３６は間隙４３８を含み、その間隙４３８を介して上部ノード（ゲート層プレート４２６）への電気的接触がなされ、基板への電気的接触は、上側下部ノードシールドプレート４３６およびコンタクト４３２，４３４を介してなすことができる。したがって、集積キャパシタ４２０の上部ノードが電気的ノイズからシールドされる。
【００４３】
ゲート層プレートはポリ層に形成されることから、導体の連続シートであり得、上位の金属層でのように、ストライプまたはフィラメントで形成される必要はない。同様に、基板プレートは連続シートであり得る。上側下部ノードシールドプレートは、層内で相互接続された一連の最大幅金属線で典型的に形成され、連続シートとほぼ同じである。上側下部ノードシールドプレートは、集積キャパシタの比キャパシタンスに実質的に寄与する一方で、電気的ノイズから上部ノードをシールドする。約２５０ｎｍ厚さの厚膜酸化物を用いてＩＣに製造された実施の形態にかかる薄膜誘電キャパシタについて推定される比キャパシタンスは、約７ｆＦ／μｍ２である。
【００４４】
なお、記載された層の種類および数は例にすぎず、いくつかの実施の形態では他の好適な層を使用してもよく、いずれかの数の層を使用してもよい。たとえば、使用される層は、製造プロセスにおいて利用可能な層の種類および数に依存してもよく、当業者には他の配置が明らかであろう。一般に、いずれかの好適な層および任意の数の層を本発明の実施の形態にしたがって使用してもよい。
【００４５】
図５は、一実施の形態にかかる集積キャパシタを組込んだＦＰＧＡ５００半導体装置の平面図である。ＦＰＧＡ５００は、ＲＡＭおよびロジックなどにおける機能ブロックのいくつかにＣＭＯＳ部分を含み、ＣＭＯＳ製造プロセスを用いて製造される。発明の１以上の実施の形態にかかる１以上の集積キャパシタ５５５は、多くの機能ブロック内、またはＦＰＧＡ５００の物理的なセクションもしくはセグメント内において、クロック回路５０５、マルチギガビットトランシーバ５０１、または他の機能ブロックといったＦＰＧＡのいくつかの機能ブロックのいずれかに組込まれる。集積キャパシタ５５５は、キャパシタの一方または両方の端子がスイッチングされる用途において特に望ましく、上部プレートシールドを含む実施の形態は、上部プレートがＦＰＧＡ５００中の回路の高インピーダンスまたは高ゲインノードに接続されるかまたはスイッチングされる用途においてさらに望ましい。キャパシタは一般的に、多様な集積回路および多様な用途に有用である。たとえば、１以上のキャパシタは、アナログデジタル変換器において、または（たとえばＭＧＴにおける）ＡＣシグナリングのためのデカップリングもしくはフィルタリングキャパシタなどとして、スイッチドキャパシタネットワークに有用であり得る。一般に、本明細書に記載されるキャパシタ構造は、キャパシタンスを必要とするいずれかの用途に有用であり得る。
【００４６】
ＦＰＧＡアーキテクチャは、マルチギガビットトランシーバ（ＭＧＴ５０１）と、コンフィギュラブルロジックブロック（ＣＬＢ５０２）と、ランダムアクセスメモリブロック（ＢＲＡＭ５０３）と、入力／出力ブロック（ＩＯＢ５０４）と、コンフィギュレーションおよびクロックロジック(コンフィギュレーション／クロック５０５)と、デジタル信号処理ブロック（ＤＳＰ５０６）と、特殊入力／出力ブロック（Ｉ／Ｏ５０７）（たとえばコンフィギュレーションポートおよびクロックポート）と、デジタルクロックマネージャ、アナログデジタル変換器、システム監視ロジックなどといった、その他のプログラマブルロジック５０８とを含む、多数の異なるプログラマブルタイルを含む。いくつかのＦＰＧＡはまた、専用のプロセッサブロック（ＰＲＯＣ５１０）を含む。
【００４７】
いくつかのＦＰＧＡにおいて、各プログラマブルタイルは、プログラマブルインターコネクト要素（ＩＮＴ５１１）を含み、そのプログラマブルインターコネクト要素は、各隣り合うタイル中の対応するインターコネクト要素への、およびそのインターコネクト要素からの標準化された接続を有する。したがって、集められたプログラマブルインターコネクト要素は、図示されたＦＰＧＡに対するプログラマブルインターコネクト構造を実現する。プログラマブルインターコネクト要素（ＩＮＴ５１１）はまた、図５の上部に含まれる例によって示されるように、同じタイル内のプログラマブルロジック要素への、およびそのプログラマブルロジック要素からの接続を含む。
【００４８】
たとえば、ＣＬＢ５０２は、単一のプログラマブルインターコネクト要素（ＩＮＴ５１１）を加えたユーザロジックを実現するためにプログラムされることが可能なコンフィギュラブルロジック要素（ＣＬＥ５１２）を含みうる。ＢＲＡＭ５０３は、１以上のプログラマブルインターコネクト要素に加えてＢＲＡＭロジック要素（ＢＲＬ５１３）を含みうる。典型的には、タイルに含まれるインターコネクト要素の数はタイルの高さに依存する。図示された実施の形態においては、ＢＲＡＭタイルは４つのＣＬＢと同じ高さを有するが、他の数（たとえば５）もまた使用することができる。ＤＳＰタイル５０６は、適切な数のプログラマブルインターコネクト要素に加えてＤＳＰロジック要素（ＤＳＰＬ５１４）を含むことができる。ＩＯＢ５０４はたとえば、プログラマブルインターコネクト要素（ＩＮＴ５１１）の１つのインスタンスに加えて入力／出力ロジック要素（ＩＯＬ５１５）の２つのインスタンスを含むことができる。当業者にとっては明らかであるように、たとえばＩ／Ｏロジック要素５１５に接続される実際のＩ／Ｏパッドはさまざまな例示されたロジックブロック上に積層された金属を用いて製造され、典型的に、入力／出力ロジック要素５１５の領域に限定されない。図示された実施の形態において、ダイの中心近くのコラムナ（Columnar）領域（図５に網掛けで示す）は、コンフィギュレーション、クロックおよび他の制御ロジックのために用いられる。
【００４９】
図５に例証されたアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構築する規則的なコラムナ構造を分断させる追加的なロジックブロックを含む。追加的なロジックブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。たとえば、図５に示されたプロセッサブロックＰＲＯＣ５１０は、ＣＬＢおよびＢＲＡＭの複数の列に及ぶ。
【００５０】
なお、図５は、単に例示的なＦＰＧＡアーキテクチャを示すことを意図している。１列中のロジックブロックの数、列の相対的な幅、列の数および順序、列に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、図５の上部に含まれる相互接続／ロジック構成は、純粋に例示的なものである。たとえば、実際のＦＰＧＡにおいては、ユーザロジックの効率的な実現を容易にするために、ＣＬＢが現れるところではどこでも、２以上の隣り合うＣＬＢの列が典型的に含まれる。
【００５１】
上記は本発明の１以上の局面にかかる例示的な実施の形態について記載しているが、本発明の１以上の局面にかかる他のおよびさらなる実施の形態が、添付の請求項によって決定されるその範囲およびその等価物から逸脱することなく考案され得る。ステップを列挙する請求項は、当該ステップのいずれの順序も暗示しない。商標はそれぞれの所有者の所有権である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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