(57)【特許請求の範囲】
【請求項１】
一方の入力端子に入力される入力信号の電圧と他方の入力端子に接続される比較電圧源から印加される比較電圧とを比較する比較部と、
前記比較部の前記他方の入力端子に一方の端子が接続される容量素子と、
前記比較部の前記他方の入力端子への前記比較電圧源の接続を選択的に遮断する第１のスイッチと、
前記容量素子の他方の端子への前記比較電圧源の接続を選択的に遮断する第２のスイッチと、
前記容量素子の前記他方の端子に接続される基準電圧源から印加される基準電位を選択的に遮断する第３のスイッチと、
を備えることを特徴とする比較回路。
【請求項２】
前記第１のスイッチは、
前記比較部の判定結果に応じて前記比較部の他方の入力端子への前記比較電圧源の接続を選択的に遮断する
ことを特徴とする請求項１に記載の比較回路。
【請求項３】
前記第２のスイッチと第３のスイッチは、
階段状に変化する電圧が前記比較電圧源から印加され、前記比較部の判定結果に応じて前記比較電圧源の接続を選択的に遮断する
ことを特徴とする請求項１又は請求項２に記載の比較回路。
【請求項４】
前記第２のスイッチと第３のスイッチとは、
相補的に遮断するように切り換え制御が行われる
ことを特徴とする請求項１から請求項３のいずれかに記載の比較回路。
【請求項５】
前記容量素子は、
前記比較電圧源によって印加された電圧を保持する
ことを特徴とする請求項１から請求項３のいずれかに記載の比較回路。
【請求項６】
請求項１から請求項５のいずれかに記載の比較回路
を備えることを特徴とする信号変換装置。
【請求項７】
与えられたクロックに応じて加算又は減算可能なカウンター部と、
前記カウンター部で計数された値を前記比較部の判定結果に応じて保持するレジスタ部と、
前記カウンター部で計数された値に応じて前記階段状に変化する電圧を生成する比較電圧源と、
を備え、
前記比較回路は、
前記比較電圧源が発生した電圧と前記入力信号の電圧とを比較して、判定結果が反転した場合に、前記カウンター部によって計数された値を前記レジスタ部に保持する
ことを特徴とする請求項６に記載の信号変換装置。
【請求項８】
前記カウンター部は、
下位の桁を固定すると共に、前記固定した下位の桁を除いた上位の桁により計数を行う場合と、前記上位の桁を固定すると共に、前記下位の桁により計数を行う場合と、を選択的に切り換えられる
ことを特徴とする請求項６又は請求項７に記載の信号変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、比較回路及び信号変換装置に関する。
【背景技術】
【０００２】
基準とされる鋸波形の信号を用いて、入力信号の判定を行う比較回路がある。このような比較回路は、撮像装置などに適用される信号変換装置に用いられる。
撮像装置に適用される信号変換装置は、２次元に配列された画素によって光電変換する固体撮像部から出力されるアナログ信号をデジタル信号に変換する。撮像装置に適用される信号変換装置において、固体撮像部の各画素から行単位に並列して連続的に読み出されるアナログ信号を、列線にそれぞれ配置されるアナログデジタル(ＡＤ)変換部によって変換処理をするカラム型アナログデジタル（ＡＤ）変換装置がある。カラム型ＡＤ変換装置において、シングルスロープ積分型ＡＤ変換器が知られている（例えば、特許文献１）。
カラム型シングルスロープ積分型ＡＤ変換器では、単調に変化するスロープ波形を基準信号とする比較器（比較回路）を用いて、等しいと判定されたアナログ信号の値を検出する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３５０７８００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、撮像装置では、画像の分解能向上が必要とされることから、信号変換装置としては、変換処理速度の高速化と変換精度向上が必要とされている。
しかしながら、特許文献１に示されるカラム型シングルスロープ積分型ＡＤ変換装置において高分解能化を行うには高速かつ高分解能のデジタルアナログ（ＤＡ）変換器、ＤＡ変換器に信号を供給する高速なカウンター、カウンターの値を保持するレジスターとが必要とされる。例えば、信号変換周期を同じにしたままで、１ビット分解能を向上させるには、ＤＡ変換器、カウンター、レジスターを倍の速度に対応させることが必要になる。
また、冗長な回路構成を有することから変換精度の確保が困難である。すなわち、階段波を発生する電圧源を２個に分けていることにより、比較電圧の誤差が生じやすい。また、アンプ部の３個のコンデンサは、実装面積が増大するだけでなく、容量比設定によるゲイン設定を行っているのでコンデンサの静電容量のばらつきによってゲイン誤差が生じる要因となるという問題がある。
【０００５】
本発明は、上記問題を解決すべくなされたもので、その目的は、アナログデジタル変換の分解能を向上させる比較回路及び信号変換装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記問題を解決するために、本発明は、一方の入力端子に入力される入力信号の電圧と他方の入力端子に接続される比較電圧源から印加される比較電圧とを比較する比較部と、前記比較部の前記他方の入力端子に一方の端子が接続される容量素子と、前記比較部の前記他方の入力端子への前記比較電圧源の接続を選択的に遮断する第１のスイッチと、前記容量素子の前記他方の端子への前記比較電圧源の接続を選択的に遮断する第２のスイッチと、前記容量素子の前記他方の端子に接続される基準電圧源から印加される基準電位を選択的に遮断する第３のスイッチと、を備えることを特徴とする比較回路である。
【０００７】
また、本発明は、上記の発明において、前記第１のスイッチは、前記比較部の判定結果に応じて前記比較部の他方の入力端子への前記比較電圧源の接続を選択的に遮断することを特徴とする。
【０００８】
また、本発明は、上記の発明において、前記第２のスイッチと第３のスイッチは、階段状に変化する電圧が前記比較電圧源から印加され、前記比較部の判定結果に応じて前記比較電圧源の接続を選択的に遮断することを特徴とする。
【０００９】
また、本発明は、上記の発明において、前記第２のスイッチと第３のスイッチとは、相補的に遮断するように切り換え制御が行われることを特徴とする。
【００１０】
また、本発明は、上記の発明において、前記容量素子は、前記比較電圧源によって印加された電圧を保持することを特徴とする。
【００１１】
また、本発明は、請求項１から請求項５のいずれかに記載の比較回路を備えることを特徴とする信号変換装置である。
【００１２】
また、本発明は、上記の発明において、与えられたクロックに応じて加算又は減算可能なカウンター部と、前記カウンター部で計数された値を前記比較部の判定結果に応じて保持するレジスタ部と、前記カウンター部で計数された値に応じて前記階段状に変化する電圧を生成する比較電圧源と、を備え、前記比較回路は、前記比較電圧源が発生した電圧と前記入力信号の電圧とを比較して、判定結果が反転した場合に、前記カウンター部によって計数された値を前記レジスタ部に保持することを特徴とする。
【００１３】
また、本発明は、上記の発明において、前記カウンター部は、下位の桁を固定すると共に、前記固定した下位の桁を除いた上位の桁により計数を行う場合と、前記上位の桁を固定すると共に、前記下位の桁により計数を行う場合と、を選択的に切り換えられることを特徴とする。
【発明の効果】
【００１４】
この本発明によれば、比較回路は、比較部が、第１の入力端子に接続される第１の電圧源により、第１の入力端子に印加される電圧と、第２の入力端子に入力される入力信号の電圧とを比較する。容量素子が、第１の入力端子に一方の端子が接続され、第１の電圧源側に他方の端子が接続される。第１のスイッチが、第１の入力端子への第1の電圧源の接続を選択的に遮断する。第２のスイッチが、容量素子の他方の端子への第１の電圧源の接続を選択的に遮断する。第２の電圧源が、容量素子の他方の端子に接続される。第３のスイッチが、第２の電圧源により容量素子の他方の端子に印加される電圧を、選択的に遮断する。
これにより、比較回路は、１個の容量素子を用いて実現でき、アナログデジタル変換の分解能を向上させることが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態による本実施形態による比較回路を適用した固体撮像装置の構成を示す概略ブロック図である。
【図２】第１実施形態による比較回路２２の構成を示すブロック図である。
【図３】第１実施形態による比較回路２２の動作を示すタイミングチャートである。
【図４】第２実施形態による比較回路２２を適用した固体撮像装置の構成を示す概略ブロック図である。
【発明を実施するための形態】
【００１６】
（第１実施形態）
以下、本発明の一実施形態について、図面を参照して説明する。
図１は、本発明の第１実施形態における比較回路を適用した固体撮像装置の構成を示す概略ブロック図である。
この図に示される固体撮像装置１は、撮像部１０、出力部２０及びタイミング信号発生部３０を備える。
固体撮像装置１における撮像部１０は、行列の２次元に配列された画素１１−１１から画素１１−ｍｎ（まとめて示すときは「画素１１」という）及び垂直シフトレジスタ１２を備える。
画素１１は、それぞれ受光した光量に応じて光電変換を行い、それぞれの光量に対応した電圧によって示されるアナログ信号に変換する。同じ行選択線に接続された画素１１は、供給される選択信号によって選択されたことを検出すると、それぞれ接続される垂直信号線にアナログ信号を供給する。画素１１の詳細は図示しないが、例えば、Ｃ−ＭＯＳ（Complementary Metal Oxide Semiconductor）センサなどを適用できる。画素１１は、フォトダイオード、電荷電圧変換部、セレクタスイッチを含んで構成される。画素１１のセレクタスイッチを垂直シフトレジスタ１２から供給される選択信号により制御することで、選択された特定の行の画素の出力回路から画素信号が出力される。
垂直シフトレジスタ１２は、供給されるタイミング信号に応じて、選択する画素１１のいずれかの行に対応する行選択線に選択信号を順に供給する。
【００１７】
固体撮像装置１における出力部２０は、複数の画素信号を同時にＡＤ変換してデジタル信号として出力する。ここで示す出力部２０は、各列に対して１つの変換結果を出力できる構成が示される。
この出力部２０は、サンプルホールド回路２１−１から２１−ｎ（まとめて示すときは「サンプルホールド回路２１」という）、比較回路２２−１から２２−ｎ（まとめて示すときは「比較回路２２」という）、ＤＡコンバータ２３、上位メモリ２４−１から２４−ｎ（まとめて示すときは「上位メモリ２４」という）、下位メモリ２５−１から２５−ｎ（まとめて示すときは「下位メモリ２５」という）及びカウンター２６を備える。
それぞれの上位メモリ２４と下位メモリ２５を組み合わせることによって、一体化したレジスタ部２７とする。レジスタ部２７として、上位メモリ２４と下位メモリ２５に応じて、レジスタ部２７−１から２７−ｎをまとめて示す。
また、ＤＡコンバータ２３とカウンター２６は、各列に共通に機能する。サンプルホールド回路２１、比較回路２２、上位メモリ２４及び下位メモリ２５は、各列にそれぞれ個別に配置される。
【００１８】
サンプルホールド回路２１は、供給されるタイミング信号に応じて、垂直信号線から供給されるアナログ信号の値を保持する。サンプルホールド回路２１は、保持状態では、保持された値の信号を出力し、サンプリング状態では供給されるアナログ信号（信号ＶＲ）を出力する。
比較回路２２は、入力信号の電圧とサンプルホールド回路２１から供給される信号ＶＲとＤＡコンバータ２３から供給される信号ＶＣ１（ＶＣ２）との比較を行い、判定結果を信号Ｖｃｏｍｐとして出力する。
比較回路２２は、判定結果が反転した場合に、カウンター２６によって計数された値を上位メモリ２４と下位メモリ２５からなるレジスタ部２７（レジスタ部）に保持させる。比較回路２２は、タイミング信号発生部３０から供給される制御信号に応じて、上位ビットにおける比較処理と下位ビットの比較処理とが切り換えられる。比較回路２の詳細は、後述する。
【００１９】
ＤＡコンバータ２３は、供給されるタイミング信号に応じて、カウンター２６で計数されたカウント値に応じた値が、上位ビットＤｕｓｂと下位ビットＤｌｓｂに分けて供給され、供給される値に応じたアナログ値を異なるタイミングに出力する。例えば、ＡＤ変換装置の全ビット数を４ビットとすれば、上位ビットＤｕｓｂを２ビットとすると、下位ビットＤｌｓｂは２ビットとなる。ＤＡコンバータ２３は、カウンター２６で計数されたカウント値に応じた値にしたがって、階段状に変化する電圧を生成する。ＤＡコンバータ２３は、生成した電圧を共通した配線により各列の比較回路２２に供給する。
【００２０】
上位メモリ２４は、供給される上位ビットＤｕｓｂの信号を、信号Ｖｃｏｍｐの変化に応じて保持する。
下位メモリ２５は、供給される下位ビットＤｌｓｂの信号を、信号Ｖｃｏｍｐの変化に応じて保持する。上位メモリ２４と下位メモリ２５が合わせて参照されることにより、それぞれがレジスタ部２７における上位と下位のビットに割り付けられた一連の情報を示す。
【００２１】
カウンター２６は、供給されるタイミング信号（クロックＣＬＫ）に応じて計数を行い、その計数結果をＤＡコンバータに上位ビットＤｕｓｂと下位ビットＤｌｓｂとに分けて出力する。カウンター２６は、与えられたタイミング信号（クロックＣＬＫ）に応じて加算又は減算可能である。カウンター２６の出力は、上位ビットＤｕｓｂにおける最下位ビット、或いは、下位ビットにおける最下位ビットによって示される離散的な値に基づいて変化し、その変化では直線的な変化勾配に基づくものとなる。
カウンター２６は、下位ビットＤｌｓｂ（下位の桁）を固定すると共に、固定した下位の桁を除いた上位ビットＤｕｓｂ（上位の桁）により計数を行う場合と、上位ビットＤｕｓｂを固定すると共に、下位ビットＤｌｓｂにより計数を行う場合と、を選択的に切り換える。
【００２２】
固体撮像装置１におけるタイミング信号発生部３０は、撮像部１０及び出力部２０の各部の動作に必要なタイミング信号及び、クロック信号ＣＬＫを供給する。タイミング信号発生部３０は、出力部２０において、上位ビットにおける変換処理と下位ビットにおける変換処理とを切り換えるタイミング信号を供給する。このタイミング信号は、サンプルホールド回路２１、ＤＡコンバータ２３及びカウンター２６などにも供給される。
【００２３】
続いて、比較回路２２の詳細について示す。
図２は、比較回路２２の構成を示すブロック図である。
図に示される比較回路２２は、端子Ｔｂ２２ｘに信号ＶＲが供給され、端子Ｔｂ２２ｙに比較信号ＶＣ１またはＶＣ２が供給され、比較結果を端子Ｔｂ２２ｚに出力する。
この比較回路２２は、コンパレータ２２ａ、コンデンサ（Ｃ１）２２ｂ、スイッチ２２ｃから２２ｅ及び基準電圧源２２ｆを備える。
コンパレータ２２ａは、反転入力端子（第１の入力端子）が端子Ｔｂ２２ｙに接続され、ＤＡコンバータ２３（図１、第１の電圧源）から端子Ｔｂ２２ｙに印加される信号ＶＣ１（またはＶＣ２）の電圧と、非反転入力端子（第２の入力端子）に供給される信号ＶＲ（入力信号）の電圧とを比較する。
【００２４】
コンデンサ２２ｂは、コンパレータ２２ａの反転入力端子に一方の端子が接続され、端子Ｔｂ２２ｙに他方の端子が接続される。すなわち、コンデンサ２２ｂは、ＤＡコンバータ２３によって印加された電圧を保持することができる。
スイッチ２２ｃは、コンパレータ２２ａの判定結果に応じて、コンパレータ２２ａの反転入力端子へのＤＡコンバータ２３（図１）の接続を選択的に遮断する。
スイッチ２２ｄは、コンデンサ２２ｂの他方の端子へのＤＡコンバータ２３（図１）の接続を選択的に遮断する。
基準電圧源２２ｆ（第２の電圧源）は、コンデンサ２２ｂの他方の端子に接続される。
基準電圧源２２ｆは、ＤＡコンバータ２３（図１）の最小出力電圧と等しい電圧（電圧ＶＳ）を出力する。この電圧ＶＳは、構成や動作方法によって最大出力電圧とすることもできる。
スイッチ２２ｅは、基準電圧源２２ｆによりコンデンサ２２ｂの他方の端子に印加される電圧を、選択的に遮断する。
スイッチ２２ｄとスイッチ２２ｅは、タイミング信号発生部３０において生成されるタイミング信号に基づいた動作タイミングによってＤＡコンバータ２３（図１）の接続を選択的に遮断する。また、スイッチ２２ｄとスイッチ２２ｅは、相補的に遮断するように切り換え制御が行われる。
【００２５】
上述の構成を有する比較回路２２では、状態に応じてスイッチ２２ｃ、２２ｄ及び２２ｅの遮断が制御される。次に、この動作について示す。
図３は、比較回路２２の動作を示すタイミングチャートである。
ＣＬＫは、クロックＣＬＫの変化を示す。
ＤＡＴＡは、ＤＡコンバータ２３に供給されるカウンター２６からのデータを示し、この図に示される実施形態の場合では、上位、下位のビットともそれぞれ２ビットの信号を示す。
【００２６】
比較信号ＶＣ１は、ＤＡコンバータ２３から比較回路２２に与えられる電圧の変化を示す。また、電圧Ｖ００から電圧Ｖ０４は、上位ビットを変化させたときに段階的に変化するＤＡコンバータ２３の出力電圧を示し、信号ＶＲは、サンプルホールド回路２１から出力された信号を示す。
比較信号ＶＣ２は、ＤＡコンバータ２３から比較回路２２に与えられる電圧の変化を示す。また、電圧Ｖ０２１から電圧Ｖ０２３は、下位ビットを変化させたときに段階的に変化するＤＡコンバータ２３の出力電圧を示す。また、電圧Ｖ００から電圧Ｖ０２と信号ＶＲは、比較信号ＶＣ１の記載と同じである。
ＳＷ１からＳＷ３は、それぞれがスイッチ２２ｃ、２２ｄ、２２ｅの切り替えタイミングを示す。
【００２７】
まず、各列の画素１１から出力される信号を各列に設けられたサンプルホールド回路２１によって保持する。初期状態としてスイッチ２２ｃ、２２ｄ、２２ｅは、それぞれＯＮ（導通）状態、ＯＮ状態、ＯＦＦ（遮断）状態に設定される。
時刻ｔ０において、サンプルホールド回路が保持した信号ＶＲとＤＡコンバータ２３の出力電圧の比較を開始する。ＤＡコンバータ２３は、供給される上位ビットの信号において、上位２ビットが順に低下するのにしたがって、出力する比較信号ＶＣ１を変化させる。比較信号ＶＣ１は、比較回路２２内で直接コンパレータ２２ａの反転入力端子にスイッチ２２ｃを介して接続される。すなわち、比較信号ＶＣ１は、比較信号ＶＣ２と同一の電位となって変化する（時刻ｔ２）。
【００２８】
時刻ｔ４において、ＤＡコンバータ２３が出力する比較信号ＶＣ１の電位が低下する。その変化により比較信号ＶＣ１は、信号ＶＲの電位より低下する。比較回路２２において、コンパレータ２２ａの反転入力端子の電位（比較信号ＶＣ２）が低下して、比較結果（Ｖｃｏｍｐ）が「Ｌ（ロー）」から「Ｈ（ハイ）」に変化する。この比較結果に応じてスイッチ２２ｃは、ＯＮ状態からＯＦＦ状態に変化する。
スイッチ２２ｃをＯＦＦ状態としたことにより、コンデンサ２２ｂは、比較信号ＶＣ１の現在の電圧を保持する。
また、この比較回路２２における比較結果により、ＤＡＴＡの値「０２」を上位ビットの値として上位メモリ２４に保持させる。
時刻ｔ６以降もカウンター２６は、クロックＣＬＫを計数し、ＤＡコンバータ２３の最低出力電圧ＶＳとなるまで、すなわちカウンター２６の下限値となるまで計数を続ける。
【００２９】
時刻ｔ１１において、タイミング信号発生部３０は、上位ビットの変換が終了したと判定すると、下位ビットの変換を開始するために比較回路２２の設定を変更する。すなわち、スイッチ２２ｄをＯＦＦ状態に、スイッチ２２ｅをＯＮ状態に同時に変化させる。このスイッチの切り替えを同時に行うことにより、スイッチング時に生じるノイズを互いに打ち消すことができ、変換誤差の低減が可能となる。比較信号ＶＣ２には、上位２ビットが確定したときの電位が保持されている（例えば、電圧Ｖ０２）。この状態から順に下位ビットを変化させ、カウンター２６からの入力に応じて順に比較信号ＶＣ２の電位を高める。
【００３０】
時刻ｔ１３において、クロックＣＬＫが計数されたことにより、比較信号ＶＣ２の電位が下位ビット（ＬＳＢ）によって示される電位だけ上昇し電位Ｖ０２１を示すが、信号ＶＲに比較するとまだ低い値である。
時刻ｔ１５において、比較信号ＶＣ２の電位が、次の電位（Ｖ０２３）に上昇するが、信号ＶＲに比較するとまだ低い値である。
【００３１】
時刻ｔ１７において、比較信号ＶＣ２の電位が、次の電位（Ｖ０２４）に上昇し、信号ＶＲに比較して高い値状態となる。比較電圧ＶＣ２が信号ＶＲの電圧を越えたことにより、比較回路２２の出力Ｖｃｏｍｐが変化する。その変化に応じて、下位メモリ２５に下位ビットの情報が書き込まれる。また、この比較回路２２における比較結果により、ＤＡＴＡの値「０２」を下位ビットの値として下位メモリ２５に保持させる。
時刻ｔ１９において、比較電圧ＶＣ２はさらに上昇するが、下位メモリ２５に記録されたデータの値は変化しない。
それぞれの列においてＡＤ変換が行われ、レジスタ部２７に変換されたデータが保持される。
【００３２】
上位ビット変換時にスイッチ２２ｅにおいて、コンデンサ２２ｂに電圧ＶＳを印加する理由は、下位ビットの変換時にＶＣ１に最初に与える電圧と同じ電圧ＶＳとすることにより、コンデンサ２２ｂの充放電による急速な電位変化を防ぐこと、及び、スイッチ２２ｃにおいて上位ビット変換時点の電圧を保持する際の基準電圧としてＶＳを用いるためである。
【００３３】
スイッチ２２ｅと基準電圧ＶＳを設けることによって、各列に同じＤＡコンバータの信号を与えてＡＤ変換を行うことが可能となる。
なお、コンパレータ２２ａは、一般的な比較器を用いる形態を示したが、インバータを用いるなど、他の方法でもかまわない。
また、比較回路２２及びコンパレータ２２ａの入力端子を反転することにより、出力される信号の論理を反転することができる。その論理に応じた回路を構成することは容易に行うことができる。
【００３４】
（第２実施形態）
図４は、比較回路２２を適用した固体撮像装置の構成を示す概略ブロック図である。
この図に示される固体撮像装置１ａは、撮像部１０ａ、出力部２０ａ及びタイミング信号発生部３０を備える。図１と同じ構成には同じ符号を附す。
【００３５】
固体撮像装置１における撮像部１０は、行列の２次元に配列された画素１１−１１ａから画素１１−ｍｎｂ（まとめて示すときは「画素１１」という）及び垂直シフトレジスタ１２を備える。
画素１１−１１ａの列と、画素１１−１１ａの列に隣接する画素１１−１１ｂの列は、対となりいずれか一方の列において変換が行われる。画素１１−１２ａの列と画素１１−１２ｂの列から、画素１１−１ｎａの列と画素１１−１ｎｂの列についても同様に、対となりいずれか一方の変換が行われる。
【００３６】
固体撮像装置１ａにおける出力部２０ａは、複数の画素信号を同時にＡＤ変換してデジタル信号として出力する。ここで示す出力部２０ａは、対となる画素の列に対して１つの変換結果を出力できる構成が示される。
この出力部２０ａは、第１実施形態に示した出力部２０に加え、スイッチ４１から４ｎを備える。
スイッチ４１から４ｎは、撮像部１０ａにおける画素１１において、垂直信号線２列ごとに配置され、いずれかの垂直信号線を選択して、それぞれ、サンプルホールド回路２１−１から２１−ｎに供給する。
したがって、出力部２０ａは、撮像部１０ａにおける画素１１を１列おきに並列に変換が行われる。すなわち、固体撮像装置１ａにおけるＡＤ変換は、スイッチ４１から４ｎによって切り換えられ、２度に分けて処理を行う。
図に示した固体撮像装置１ａでは、１列おきにＡＤ変換の処理が行われることになるが、それぞれのＡＤ変換処理は、前述の実施形態１と同様の方法によって実施可能である。
【００３７】
なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
上記の撮像部１０（１０ａ）は、Ｃ−ＭＯＳセンサーに限らず他の光電変換方式の画素１１を有するものであってもよい。また、撮像部１０（１０ａ）は、垂直シフトレジスタ１２のように周辺回路を含むか否かは、任意である。
また、ＡＤ変換処理のビット数は例として示したものであり、全ビット数、上位ビットと下位ビットとの分割についても任意に設定できる。したがって、ビット数に応じて図３に示したタイミングチャートでは、必要に応じてクロック数や電圧変化のステップ数の変更が必要になる。
第２実施形態に示した撮像部１０ａでは、２列ごとに組わけを行う形態を示したが、必要に応じた列数の組とすることも可能である。その際に、全列の処理を行うには、組み合わせた列数と同じ回数に分けて処理を繰り返すこととする。
【００３８】
なお、本実施形態による比較回路２２は、コンパレータ２２ａが、第１の入力端子に接続されるＤＡコンバータ２３（第１の電圧源）により、第１の入力端子に印加される電圧と、第２の入力端子に入力される入力信号の電圧とを比較する。コンデンサ２２ｂが、第１の入力端子に一方の端子が接続され、ＤＡコンバータ２３側に他方の端子が接続される。スイッチ２２ｃが、第１の入力端子への基準電圧源２２ｆの接続を選択的に遮断する。スイッチ２２ｄが、コンデンサ２２ｂの他方の端子へのＤＡコンバータ２３の接続を選択的に遮断する。基準電圧源２２ｆが、コンデンサ２２ｂの他方の端子に接続される。スイッチ２２ｅが、基準電圧源２２ｆによりコンデンサ２２ｂの他方の端子に印加される電圧を、選択的に遮断する。
これにより、比較回路２２は、１個のコンデンサ２２ｂを用いて実現でき、アナログデジタル変換の分解能を向上させることが可能となる。すなわち、複数のコンデンサによりゲイン設定を行う回路では、コンデンサの容量誤差により変換誤差が生じたり、広い実装面積が必要となったりするという実装上の問題が生じるが、本実施形態に示したように、その問題を回避することが可能となる。
【００３９】
また、本実施形態のスイッチ２２ｃは、コンパレータ２２ａの判定結果に応じてコンパレータ２２ａの他方の入力端子へのＤＡコンバータ２３の接続を選択的に遮断する。
これにより、コンパレータ２２ａによって検出された入力信号の電圧に基づいた電圧を、コンデンサ２２ｂに保持することが可能となる。
【００４０】
また、本実施形態のスイッチ２２ｄとスイッチ２２ｅは、階段状に変化する電圧がＤＡコンバータ２３から印加され、コンパレータ２２ａの判定結果に応じてＤＡコンバータ２３の接続を選択的に遮断する。
これにより、コンパレータ２２ａに入力される信号を切り換える際に生じるノイズの影響を低減させることが可能となる。
【００４１】
また、本実施形態のスイッチ２２ｄとスイッチ２２ｅとは、相補的に遮断するように切り換え制御が行われる。
これにより、コンデンサ２２ｂに印加されるバイアス電位を切り換えることができる。
【００４２】
また、本実施形態のコンデンサ２２ｂは、ＤＡコンバータ２３によって印加された電圧を保持する。
これにより、生成されたデジタル値にしたがってＤＡコンバータ２３によって変換された電圧をコンデンサ２２ｂに保持することが可能となる。
【００４３】
また、本実施形態の出力部２０（信号変換装置）は、上記に記載の比較回路２２を備える。
これにより、上記に記した比較回路２２の特徴を生かした出力部２０を構成することができ、出力部２０によって行われるアナログデジタル変換処理における分解能の向上が可能となる。
【００４４】
カウンター２６は、与えられたクロックＣＬＫに応じて加算又は減算可能とする。レジスター部２７は、カウンター２６で計数された値をコンパレータ２２ａの判定結果に応じて保持する。ＤＡコンバータ２３は、カウンター２６で計数された値に応じて階段状に変化する電圧を生成する。比較回路２２は、ＤＡコンバータ２３が発生した電圧と入力信号の電圧とを比較して、判定結果が反転した場合に、カウンター２６によって計数された値をレジスタ部２７に保持する。
これにより、カウンター２６におけるクロックＣＬＫの計数を単調に増加または減少させることができ、その値に応じてＤＡコンバータ２３から出力される信号の電圧を段階的に設定することが可能となる。
【００４５】
カウンター２６は、下位の桁を固定すると共に、固定した下位の桁を除いた上位の桁により計数を行う場合と、上位の桁を固定すると共に、下位の桁により計数を行う場合と、を選択的に切り換えられる。
これにより、カウンター２６が、上位の桁と下位の桁を独立させて計数することができるので、上位の桁だけ変化させた概略値を発生することができ、その概略値に基づいて詳細値を発生させることにより、少ないクロック数で、詳細値を判定することができる。すなわち、詳細値を判定するまでの時間に対するクロック数を少なく設定できることから、クロック周波数を抑えることが可能となり、低いクロック周波数を用いた回路であっても分解能を高めることが可能となる。
【符号の説明】
【００４６】
２２    比較回路
２２ａ  コンパレータ
２２ｂ  コンデンサ（Ｃ１）
２２ｃ、２２ｄ、２２ｅ  スイッチ
２２ｆ  基準電圧
【図１】
0005565179.tif 000002
【図２】
0005565179.tif 000003
【図３】
0005565179.tif 000004
【図４】
0005565179.tif 000005