(57)【特許請求の範囲】
【請求項１】
第１主面に第１電極を有すると共に、前記第１主面とは反対側の第２主面に第２電極を有する半導体素子と、
前記第１電極上及び前記第２電極上にそれぞれ配置されて電気的に接続される電極端子と、を備え、
前記半導体素子及びこれを挟持する前記電極端子が圧接により接続される圧接型の半導体装置において、
前記半導体素子と前記電極端子との外周を覆うように硬化性樹脂が付与され、
前記第１電極上に配置される前記電極端子、及び前記第２電極上に配置される前記電極端子のそれぞれは、前記半導体素子の反対側の面が露出し、
前記電極端子には、当該電極端子の位置決めを行う係止部が設けられ、
前記係止部は、前記硬化性樹脂を受け入れる窪み部であり、
当該窪み部は、前記電極端子の縁部に沿って複数形成され、
当該窪み部は、当該縁部が部分的に階段状となるように切り欠かれて形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記第１電極上に配置される前記電極端子の露出面、及び前記第２電極上に配置される前記電極端子の露出面のうちの少なくともいずれか一方の露出面には、絶縁材を介して放熱部材が取り付けられていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、前記放熱部材は、前記電極端子を前記半導体素子に押し付ける方向に加圧する加圧手段によって取り付けられていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、前記半導体素子は、前記第１主面及び前記第２主面のうちの少なくともいずれかの面上でリブ状に立設されるガードリングを備え、前記電極端子は、前記ガードリングと対向する部分が凹部で形成されていることを特徴とする半導体装置。
【請求項５】
請求項１から請求項４のいずれか１項に記載の半導体装置において、前記半導体素子が複数配置されていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、前記半導体素子の前記第１主面を表面とし、前記第２主面を裏面とした場合に、複数の前記半導体素子のうち、一部の前記半導体素子は、表裏が逆になるように配置されていることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、前記半導体素子の前記第１主面上及び前記第２主面上の少なくとも一方には、前記電極端子との間に、塑性変形可能な導電性のスペーサが配置されていることを特徴とする半導体装置。
【請求項８】
表裏面のそれぞれに電極を有する半導体素子を、各電極と電気的に接続するように表裏面のそれぞれに配置した電極端子で挟持して圧接すると共に、前記半導体素子及び前記電極端子の周囲に硬化性樹脂を付与する圧接型の請求項１に記載の半導体装置の製造方法であって、
前記半導体素子の電極と電気的に接続する電極端子と、この電極端子に設けられて当該電極端子の位置決めを行う係止部とを備えるリードフレームを用意する工程と、
前記半導体素子の表裏面のそれぞれに前記リードフレームを配置すると共に、前記半導体素子の前記電極に前記リードフレームの前記電極端子を電気的に接続する工程と、
前記半導体素子の表裏面のそれぞれに配置した前記リードフレームで前記半導体素子を挟持して圧接した状態で、前記係止部に前記硬化性樹脂が接触するように前記半導体素子及び前記電極端子の周囲に前記硬化性樹脂を付与する工程と、
を有し、
前記係止部は、前記硬化性樹脂を受け入れる窪み部であり、
当該窪み部は、前記電極端子の縁部に沿って複数形成され、
当該窪み部は、当該縁部が部分的に階段状となるように切り欠かれて形成されている
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、前記リードフレームは前記半導体素子に当接させて前記半導体素子の位置決めを行う位置決め部を更に備えると共に、前記半導体素子の表裏面のそれぞれに前記リードフレームを配置する際に、前記位置決め部を前記半導体素子に当接させて前記半導体素子の位置決めを行う工程を更に有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、前記半導体素子の表裏面のそれぞれに配置される前記リードフレーム同士は、相互にずれを防止し合う、ずれ防止構造を備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、前記リードフレームは枠部を更に備えると共に、前記電極端子及び前記位置決め部は前記枠部に支持されており、前記半導体素子及び前記電極端子の周囲に付与した前記硬化性樹脂を硬化させた後に、前記枠部及び前記位置決め部を、硬化させた前記硬化性樹脂から取り除く工程を更に有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、前記リードフレームの前記位置決め部は、前記枠部に対して連結部を介して接続されており、前記連結部は、硬化させた前記硬化性樹脂から取り除く際の抜き方向に向かって徐々に幅広となる台形状の断面を有していることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法において、前記位置決め部が取り除かれることで前記硬化性樹脂に形成された空間には、硬化性樹脂が別途に充填されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９に記載の半導体装置の製造方法において、前記半導体素子は複数からなり、複数の前記半導体素子は、その表裏面のいずれか一方に配置される前記リードフレームの位置決め部に当接させて各半導体素子の少なくとも一側面を揃えた後、その表裏面のいずれか他方に配置される前記リードフレームの位置決め部を、各半導体素子の残りの側面に当接させて各半導体素子を位置決めすることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、前記位置決め部は、前記半導体素子に対する当接面を有しており、各半導体素子の少なくとも一側面を揃える際の前記位置決め部の当接面は、同一方向を向いていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor）等の、いわゆるパワー半導体素子を実装した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、絶縁ゲートバイポーラトランジスタ等のパワー半導体素子を実装した半導体装置では、これに搭載される機器の小型化や高出力化が進み、その結果、半導体装置の発熱密度が増加する傾向にある。そのため、半導体装置は高温環境下に晒されることとなり、半導体素子と他部材とを接続する半田の信頼性の確保が今まで以上に必要となっている。
【０００３】
従来、半導体素子と他部材とを樹脂で封止する半導体装置が知られている（例えば、特許文献１参照）。この半導体装置によれば、所定のヤング率や線膨脹係数を有する樹脂を適宜選択することで、半導体素子と他部材との線膨脹係数差に起因する、半田の熱疲労を抑制することができると共に、ワイヤボンディングの信頼性をも向上させることができる。
【０００４】
しかしながら、この半導体装置では、樹脂と他部材との界面が剥離した場合に、半田の熱疲労を抑制できず、信頼性が低下する。そのため、この半導体装置に使用する樹脂には前記した特性以外に密着性が更に要求され、使用できる樹脂の選択の幅が狭くなる問題がある。また、一般に、樹脂の密着性は、高温になるほど低下するために、樹脂と他部材との界面の剥離がますます懸念されることとなる。また、半田は、半導体装置の使用温度が半田の融点を超える場合には根本的に使用することができない。
【０００５】
また、従来、半田を使用しない半導体装置としては、圧接型の半導体装置が知られている（例えば、特許文献２及び特許文献３参照）。この半導体装置では、半田の融点による使用温度の制約がないので高温下での使用が可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第０２／０５９９６９号パンフレット
【特許文献２】特開２００８−１１３０２５号公報
【特許文献３】特開２００５−１５０５９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の圧接型の半導体装置（例えば、特許文献２及び特許文献３参照）は、半導体素子と他部材が半田で固定されていないために、その製造時や使用時において、半導体素子の位置決めを行う必要がある。そして、従来の圧接型の半導体装置では、半導体素子の側面に導電体が接して絶縁性が阻害されないように、絶縁性を有する樹脂やセラミック製の位置決めガイド枠を用いて、半導体素子の位置決めを行っている。
そのために、従来の圧接型の半導体装置は、部品点数や工程数の増大につながり、コストが高くなる問題がある。また、この半導体装置は、位置決めガイド枠が半導体素子のガードリングに接触することによって耐圧性が低下する恐れがある。
【０００８】
そこで、本発明の課題は、従来の圧接型の半導体装置と比較して簡素な構造で半導体素子を位置決めすることができ、半導体素子の絶縁性及び耐圧性を確保しつつ、耐熱性に優れると共に製造コストが低減された半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
前記課題を解決した本発明は、第１主面に第１電極を有すると共に、前記第１主面とは反対側の第２主面に第２電極を有する半導体素子と、前記第１電極上及び前記第２電極上にそれぞれ配置されて電気的に接続される電極端子と、を備え、前記半導体素子及びこれを挟持する前記電極端子が圧接により接続される圧接型の半導体装置において、前記半導体素子と前記電極端子との外周を覆うように硬化性樹脂が付与され、前記第１電極上に配置される前記電極端子、及び前記第２電極上に配置される前記電極端子のそれぞれは、前記半導体素子の反対側の面が露出し、前記電極端子には、当該電極端子の位置決めを行う係止部が設けられ、前記係止部は、前記硬化性樹脂を受け入れる窪み部であり、当該窪み部は、前記電極端子の縁部に沿って複数形成され、当該窪み部は、当該縁部が部分的に階段状となるように切り欠かれて形成されていることを特徴とする。
【００１０】
また、前記課題を解決した本発明は、表裏面のそれぞれに電極を有する半導体素子を、各電極と電気的に接続するように表裏面のそれぞれに配置した電極端子で挟持して圧接すると共に、前記半導体素子及び前記電極端子の周囲に硬化性樹脂を付与する圧接型の前記の半導体装置の製造方法であって、前記半導体素子の電極と電気的に接続する電極端子と、この電極端子に設けられて当該電極端子の位置決めを行う係止部とを備えるリードフレームを用意する工程と、前記半導体素子の表裏面のそれぞれに前記リードフレームを配置すると共に、前記半導体素子の前記電極に前記リードフレームの前記電極端子を電気的に接続する工程と、前記半導体素子の表裏面のそれぞれに配置した前記リードフレームで前記半導体素子を挟持して圧接した状態で、前記係止部に前記硬化性樹脂が接触するように前記半導体素子及び前記電極端子の周囲に前記硬化性樹脂を付与する工程と、を有し、前記係止部は、前記硬化性樹脂を受け入れる窪み部であり、当該窪み部は、前記電極端子の縁部に沿って複数形成され、当該窪み部は、当該縁部が部分的に階段状となるように切り欠かれて形成されていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、従来の圧接型の半導体装置と比較して簡素な構造で半導体素子を位置決めすることができ、半導体素子の絶縁性及び耐圧性を確保しつつ、耐熱性に優れると共に製造コストが低減された半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】（ａ）は、本発明の第１実施形態に係る半導体装置の上面図、（ｂ）は、（ａ）のＡ−Ａ断面図、（ｃ）は（ａ）のＢ−Ｂ断面図である。
【図２】（ａ）は、本発明の第１実施形態に係る半導体装置に使用する半導体素子の上面図、（ｂ）は、（ａ）のＡ−Ａ断面図である。
【図３】（ａ）は、本発明の第１実施形態に係る半導体装置に使用する上側リードフレームの上面図、（ｂ）は、（ａ）のＡ−Ａ断面図、（ｃ）は、（ａ）のＢ−Ｂ断面図である。
【図４】（ａ）は、本発明の第１実施形態に係る半導体装置に使用する下側リードフレームの上面図、（ｂ）は、（ａ）のＡ−Ａ断面図、（ｃ）は、（ａ）のＢ−Ｂ断面図である。
【図５】（ａ）は、半導体素子を上側リードフレーム及び下側リードフレームで挟持した状態を示す上面図、（ｂ）は、（ａ）のＡ−Ａ断面図、（ｃ）は、（ａ）のＢ−Ｂ断面図である。
【図６】半導体素子、上側リードフレーム及び下側リードフレームの組立体を型締めした様子を側面から示す模式図である。
【図７】金型内に硬化性樹脂を充填した様子を側面から示す模式図である。
【図８】（ａ）は、型開きを行った後の、半導体素子、上側リードフレーム及び下側リードフレームの組立体の様子を示す上面図、（ｂ）は、（ａ）のＡ−Ａ断面図、（ｃ）は、（ａ）のＢ−Ｂ断面図である。
【図９】放熱部材を備える半導体装置の構成説明図である。
【図１０】図１（ｃ）に示す樹脂欠損部を封止した様子を示す構成説明図である。
【図１１】上側リードフレームの連結部の変形例を示す模式図であり、図１（ａ）のＸ−Ｘ断面に対応する図である。
【図１２】（ａ）は、本発明の第２実施形態に係る半導体装置の上面図、（ｂ）は、（ａ）のＡ−Ａ断面図である。
【図１３】一相インバータの基本構成を示す回路図である。
【図１４】（ａ）は、本発明の第２実施形態に係る半導体装置に使用する上側リードフレームの上面図、（ｂ）は、（ａ）のＡ−Ａ断面図である。
【図１５】（ａ）は、本発明の第２実施形態に係る半導体装置に使用する下側リードフレームの上面図、（ｂ）は、（ａ）のＡ−Ａ断面図である。
【図１６】（ａ）は、下側リードフレームに、複数の半導体素子を配置した様子を示す上面図、（ｂ）は、複数の半導体素子を位置決めする際に、下側リードフレームを傾斜させた様子を示す、（ａ）のＡ−Ａ断面に対応する図である。
【図１７】（ａ）は、半導体素子を上側リードフレーム及び下側リードフレームで挟持した状態を示す上面図、（ｂ）は、（ａ）のＡ−Ａ断面図である。
【図１８】（ａ）は、型開きを行った後の、半導体素子、上側リードフレーム及び下側リードフレームの組立体の様子を示す上面図、（ｂ）は、（ａ）のＡ−Ａ断面図である。
【図１９】半導体素子と電極端子との間に導電性部材を介在させた半導体装置の構成説明図である。
【発明を実施するための形態】
【００１３】
以下に、本発明の第１実施形態について適宜図面を参照しながら詳細に説明する。
（第１実施形態）
図１（ａ）から（ｃ）に示すように、第１実施形態に係る半導体装置Ｓは、その外形が略直方体形状を呈しており、チップ状の半導体素子９と、コレクタ端子２ａと、このコレクタ端子２ａとの間で半導体素子９を挟持するエミッタ端子１ａ及びゲート端子１ｂとを備えている。そして、半導体素子９、エミッタ端子１ａ、ゲート端子１ｂ及びコレクタ端子２ａの外周を硬化性樹脂３が覆って前記直方体形状の外形を形成している。
なお、エミッタ端子１ａ、ゲート端子１ｂ及びコレクタ端子２ａは、特許請求の範囲にいう「電極端子」に相当する。
【００１４】
本実施形態での半導体素子９は、図２（ａ）及び（ｂ）に示すように、上面Ｕ（表面）にゲート電極１１とエミッタ電極１２とを有すると共に下面Ｌ（裏面）にコレクタ電極１３を有する絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor （以下、ＩＧＢＴと略す））であり、更に具体的には、１０ｍｍ×１０ｍｍ×０．２ｍｍサイズのチップ状半導体素子である。
ここでの上面Ｕは、特許請求の範囲にいう「第１主面」に相当し、下面Ｌは「第２主面」に相当する。また、ゲート電極１１及びエミッタ電極１２は、特許請求の範囲にいう「第１電極」に相当し、コレクタ電極１３は「第２電極」に相当する。
【００１５】
これらのゲート電極１１、エミッタ電極１２及びコレクタ電極１３は、厚さ１ｍｍの銅板で形成されている。そして、ゲート電極１１は、図２（ａ）に示すように、矩形の小さい切片状に形成され、上面Ｕの外縁寄りに配置されている。また、エミッタ電極１２は、半導体素子９の上面Ｕの外縁よりも内側で、その大半を占めるように矩形に形成されている。また、図２（ｂ）に示すコレクタ電極１３は、図示しないが、下面Ｌよりも僅かに小さい正方形に形成されている。
【００１６】
また、半導体素子９は、図２（ａ）及び（ｂ）に示すように、その上面Ｕにガードリング１０を備えている。このガードリング１０は、上面Ｕの外縁に沿ってリブ状に形成されており、ゲート電極１１及びエミッタ電極１２を囲むように、平面視で正方形状を呈している。ちなみに、上面Ｕで立設するガードリング１０の高さは、ゲート電極１１及びエミッタ電極１２の厚さと略同じになるように設定されている。そして、このガードリング１０は、半導体素子９の外縁におけるゲート電極１１とコレクタ電極１３との絶縁、及びエミッタ電極１２とコレクタ電極１３との絶縁を、より確実にしている。
なお、本発明で使用される半導体素子としては、前記半導体素子９として示すＩＧＢＴに限定されず、その上下面（表裏面）にそれぞれ電極を有するものであればその種類及びサイズに制限はない。
【００１７】
以上のような半導体素子９は、図１（ｂ）及び（ｃ）に示すように、ゲート電極１１、エミッタ電極１２及びコレクタ電極１３のそれぞれに対してゲート端子１ｂ、エミッタ端子１ａ及びコレクタ端子２ａが半田を介さずに電気的に接続されると共に、半導体素子９の外縁では、ガードリング１０が硬化性樹脂３によって絶縁されている。
【００１８】
本実施形態でのエミッタ端子１ａは、図１（ｂ）及び（ｃ）に示すように、半導体素子９のエミッタ電極１２上でこれを覆うように配置されて電気的に接続されると共に、半導体素子９の反対側の面は露出している。更に詳しく説明すると、図１（ａ）に示すエミッタ端子１ａは、図２（ａ）に示す半導体素子９のエミッタ電極１２と略同じ平面形状（矩形）の電極被覆部分と、この電極被覆部分から外側に延出するリード部分とで形成されている。
このようなエミッタ端子１ａは、一部のリード部分を除いて、前記直方体形状の外形を形成する硬化性樹脂３でその周囲が覆われて、その上面のみが前記したように露出している。
【００１９】
また、エミッタ端子１ａには、図１（ａ）に示すように、窪み部１ｅが形成されている。窪み部１ｅは、特許請求の範囲にいう「係止部」に相当し、硬化性樹脂３と接するエミッタ端子１ａの縁部に沿って複数形成されている。
このような窪み部１ｅは、図１（ｂ）及び（ｃ）に示すように、エミッタ端子１ａの縁部が部分的に階段状となるように切り欠かれて形成されており、その内側に硬化性樹脂３を受け入れている。
【００２０】
本実施形態でのゲート端子１ｂは、図１（ｂ）に示すように、半導体素子９のゲート電極１１上でこれを覆うように配置されて電気的に接続されると共に、半導体素子９の反対側の面は露出している。更に詳しく説明すると、図１（ａ）に示すゲート端子１ｂは、図２（ａ）に示す半導体素子９のゲート電極１１と略同じ平面形状（矩形）の電極被覆部分と、この電極被覆部分から外側に延出するリード部分とで形成されている。
このようなゲート端子１ｂは、一部のリード部分を除いて、前記直方体形状の外形を形成する硬化性樹脂３でその周囲が覆われて、その上面のみが露出している。
【００２１】
また、ゲート端子１ｂには、図１（ａ）に示すように、エミッタ端子１ａの窪み部１ｅと同様の窪み部１ｅが複数形成されている。この窪み部１ｅは、特許請求の範囲にいう「係止部」に相当し、その内側に硬化性樹脂３を受け入れている。
【００２２】
また、ゲート端子１ｂは、図１（ｂ）に示すように、半導体素子９のガードリング１０と対向する部分が凹部８で形成されている。この凹部８は、特許請求の範囲にいう「凹部」に相当する。更に具体的に説明すると、ゲート端子１ｂのうち、半導体素子９のゲート電極１１を被覆する電極被覆部分から外側に延出するリード部分がガードリング１０を横切る箇所で、ガードリング１０とゲート端子１ｂとの間に所定の距離を確保するために、凹部８が形成されている。この凹部８には、図１（ｂ）に示すように、硬化性樹脂３が充填されている。
【００２３】
また、図１（ａ）に示すエミッタ端子１ａにおいても、図示しないが、ガードリング１０（図１（ｂ）参照）を横切る前記したリード部分で、ガードリング１０とゲート端子１ｂとの間に所定の距離を確保するために、ゲート端子１ｂの凹部８（図１（ｂ）参照）と同様の凹部が形成されている。
【００２４】
本実施形態でのコレクタ端子２ａは、図１（ｂ）及び（ｃ）に示すように、半導体素子９のコレクタ電極１３上でこれを覆うように配置されて電気的に接続されると共に、半導体素子９の反対側の面は露出している。更に詳しく説明すると、コレクタ端子２ａは、図示しないが、図２（ａ）に示す半導体素子９のコレクタ電極１３と略同じ平面形状、つまり半導体素子９の下面と略同じ大きさの正方形の電極被覆部分と、この電極被覆部分から外側に延出するリード部分（図１（ａ）中の符号２ａ）とで形成されている。
このようなコレクタ端子２ａは、一部のリード部分（図１（ａ）中の符号２ａ）を除いて、前記直方体形状の外形を形成する硬化性樹脂３（図１（ａ）参照）でその周囲が覆われて、図１（ｂ）及び（ｃ）に示すように、半導体素子９の反対側の面（下面）のみが露出している。
【００２５】
また、コレクタ端子２ａには、図１（ｃ）に示すように、エミッタ端子１ａの窪み部１ｅ（図１（ｂ）参照）と同様の窪み部２ｅが複数形成されている。この窪み部２ｅは、特許請求の範囲にいう「係止部」に相当し、その内側に硬化性樹脂３を受け入れている。
【００２６】
このような本実施形態に係る半導体装置Ｓにおいては、図１（ａ）及び（ｃ）に示す樹脂欠損部４が形成されている。この樹脂欠損部４は、次に説明する半導体装置Ｓの製造方法で半導体素子９を位置決めするための位置決め部１ｄ（図３（ａ）参照）及び位置決め部２ｄ（図４（ａ）参照）を、硬化性樹脂３から抜き去った跡形で形成されている。なお、この樹脂欠損部４は、図１（ｃ）に示すように、そのまま半導体素子９が外部に臨む穴として残しておいてもよいが、後記するように、樹脂欠損部４には硬化性樹脂３を充填することもできる。
なお、図１（ａ）中、符号５は、後記する放熱フィン１９（図９参照）を取り付けるためのボルト穴である。
【００２７】
次に、本実施形態に係る半導体装置Ｓの製造方法について説明する。参照する図３（ａ）は、本発明の第１実施形態に係る半導体装置に使用する上側リードフレームの上面図、図３（ｂ）は、図３（ａ）のＡ−Ａ断面図、図３（ｃ）は、図３（ａ）のＢ−Ｂ断面図である。図４（ａ）は、本発明の第１実施形態に係る半導体装置に使用する下側リードフレームの上面図、図４（ｂ）は、図４（ａ）のＡ−Ａ断面図、図４（ｃ）は、図４（ａ）のＢ−Ｂ断面図である。
【００２８】
この製造方法においては、まず、図３（ａ）示すように、エミッタ端子１ａ及びゲート端子１ｂを形成するための上側リードフレーム１と、図４（ａ）に示すように、コレクタ端子２ａを形成するための下側リードフレーム２とが用意される。これらの上側リードフレーム１及び下側リードフレーム２は、特許請求の範囲にいう「リードフレーム」に相当する。
【００２９】
図３（ａ）示すように、上側リードフレーム１は、エミッタ端子１ａとゲート端子１ｂとを図１（ａ）に示す位置関係となるように、四角形状の枠部１ｃで支持している。この枠部１ｃは、特許請求の範囲にいう「枠部」に相当する。
この枠部１ｃと、エミッタ端子１ａ及びゲート端子１ｂとの接続部１ｇは、後記するように、枠部１ｃからエミッタ端子１ａ及びゲート端子１ｂを切り離す際に、その切離しが容易なように括れている。
【００３０】
なお、図３（ａ）中の符号１ｅは、前記した係止部としての窪み部である。この窪み部１ｅは、図３（ｂ）及び（ｃ）に示すように、階段状に形成されている。
また、図３（ｂ）中の符号８は、ゲート端子１ｂに形成した凹部８（図１（ｂ）参照）であり、この凹部８は、前記したように、エミッタ端子１ａのリード部分（図示省略）にも形成されている。
【００３１】
また、上側リードフレーム１は、位置決め部１ｄを更に備えている。この位置決め部１ｄは、特許請求の範囲にいう「位置決め部」に相当する。
この位置決め部１ｄは、枠部１ｃに連結部１ｊを介して接続されており、連結部１ｊに接続された位置決め部１ｄは、平面視でＴ字形状を呈している。
位置決め部１ｄは、後記するように、半導体素子９（図２参照）と当接することで、半導体素子９を位置決めするものであり、上側リードフレーム１での位置決め部１ｄは、図３（ｃ）に示すように、位置決め部１ｄの平面視での縦幅及び横幅で下方に突出する突出部１ｆを備えている。
ちなみに、本実施形態では、正方形の半導体素子９（図２参照）の４つの側面のうちの３つの側面に対して当接するように、３つの位置決め部１ｄが枠部１ｃに支持されている（図３（ａ）参照）。
【００３２】
また、上側リードフレーム１は、図３（ａ）に示すように、一対の対角のそれぞれに、貫通孔１ｈが設けられている。この貫通孔１ｈは、次に説明する下側リードフレーム２の貫通孔２ｈと共に、特許請求の範囲にいう「ずれ防止構造」を構成している。このずれ防止構造については、後に詳しく説明する。
以上のような上側リードフレーム１は、銅板等の導電性部材を、例えば、エッチング、プレス、曲げ加工等によって加工することで形成することができる。
【００３３】
図４（ａ）示すように、下側リードフレーム２は、コレクタ端子２ａを図１（ｂ）及び（ｃ）に示す位置となるように枠部２ｃで支持している。この枠部２ｃは、特許請求の範囲にいう「枠部」に相当する。
そして、枠部２ｃと、コレクタ端子２ａとの接続部２ｇは、後記するように、枠部２ｃからコレクタ端子２ａを切り離す際に、その切離しが容易なように括れている。
なお、図４（ａ）中の符号２ｅは、前記した係止部としての窪み部である。この窪み部２ｅは、図４（ｂ）及び（ｃ）に示すように、階段状に形成されている。
【００３４】
また、下側リードフレーム２は、位置決め部２ｄを更に備えている。この位置決め部２ｄは、特許請求の範囲にいう「位置決め部」に相当する。
この位置決め部２ｄは、枠部２ｃに連結部２ｊを介して接続されており、連結部２ｊに接続された位置決め部２ｄは、平面視でＴ字形状を呈している。
位置決め部２ｄは、後記するように、半導体素子９（図２（ａ）参照）と当接することで、半導体素子９を位置決めするものであり、下側リードフレーム２での位置決め部２ｄは、図４（ｃ）に示すように、位置決め部２ｄの平面視での縦幅及び横幅で上方に突出する突出部２ｆ備えている。
ちなみに、本実施形態での位置決め部２ｄは、前記した上側リードフレーム１の３つの位置決め部１ｄ（図３（ａ）参照）が半導体素子９（図２参照）に３つの側面に当接するのに対して、半導体素子９（図２参照）の他の１つの側面に当接するように枠部２ｃに支持されている。
【００３５】
また、下側リードフレーム２は、図４（ａ）に示すように、一対の対角のそれぞれに、貫通孔２ｈが設けられている。この貫通孔２ｈは、前記した上側リードフレーム１の貫通孔１ｈ（図３（ａ）参照）と共に、特許請求の範囲にいう「ずれ防止構造」を構成している。このずれ防止構造については、後に詳しく説明する。
以上のような下側リードフレーム２は、銅板等の導電性部材を、例えば、エッチング、プレス、曲げ加工等によって加工することで形成することができる。
【００３６】
次に、この製造方法においては、半導体素子９（図２（ａ）参照）の表裏面のそれぞれに上側リードフレーム１（図３（ａ）参照）と、下側リードフレーム２（図４（ａ）参照）とが配置されて挟持される。次に参照する図５（ａ）は、半導体素子を上側リードフレーム及び下側リードフレームで挟持した状態を示す上面図、図５（ｂ）は、図５（ａ）のＡ−Ａ断面図、図５（ｃ）は、図５（ａ）のＢ−Ｂ断面図である。
【００３７】
この製造方法においては、図５（ａ）から（ｃ）に示すように、半導体素子９の表裏面のそれぞれに上側リードフレーム１と、下側リードフレーム２とが配置されて、半導体素子９を挟持することで、半導体素子９のゲート電極１１と、上側リードフレーム１のゲート端子１ｂとが電気的に接続され、半導体素子９のエミッタ電極１２と、上側リードフレーム１のエミッタ端子１ａとが電気的に接続され、半導体素子９のコレクタ電極１３と上側リードフレーム１のコレクタ端子２ａとが電気的に接続される。
【００３８】
そして、図５（ｂ）に示すように、半導体素子９のガードリング１０を横切るゲート端子１ｂは、凹部８によってガードリング１０との距離を確保することとなる。また、図５（ａ）に示すように、ガードリング１０を横切るエミッタ端子１ａについても、図示しないが、同様の凹部８でガードリング１０との距離を確保することとなる。
また、図５（ａ）に示すように、上側リードフレーム１の位置決め部１ｄと、下側リードフレーム２の位置決め部２ｄとは、半導体素子９の４つの側面にそれぞれ当接することで、半導体素子９を位置決めしている。この際、図５（ｃ）に示すように、上側リードフレーム１の位置決め部１ｄは、位置決め部１ｄから下方に突出する突出部１ｆが半導体素子９と当接し、下側リードフレーム２の位置決め部２ｄは、位置決め部２ｄから上方に突出する突出部２ｆが半導体素子９と当接することとなる。
つまり、半導体素子９は、位置決め部１ｄ，２ｄ、並びにエミッタ端子１ａ、ゲート端子１ｂ及びコレクタ端子２ａによって、３次元方向の移動が拘束されるので、ｘｙｚ直線方向及び回転方向における半導体素子９の位置決めを確実に行うことができる。
【００３９】
そして、上側リードフレーム１の貫通孔１ｈと、下側リードフレーム２の貫通孔２ｈとに図示しない円柱状ガイドピンが挿通されることで、上側リードフレーム１と下側リードフレーム２との横ずれが防止される。
なお、図５（ａ）から（ｃ）中、符号１ｅ及び２ｅは、係止部としての窪み部である。
【００４０】
次に、この製造方法においては、半導体素子９を上側リードフレーム１及び下側リードフレーム２で挟持した組立体を型締めした後に、この金型内に硬化性樹脂を充填する。次に参照する図６は、組立体を型締めした様子を側面から示す模式図であり、図７は、金型内に硬化性樹脂を充填した様子を側面から示す模式図である。なお、図６及び図７に示す組立体の断面は、図５（ｃ）に示す断面に対応するものである。
【００４１】
この製造方法においては、図６に示すように、半導体素子９、上側リードフレーム１及び下側リードフレーム２を、樹脂モールド用の金型である上型１４、下型１５、及び中間型１６で形成されるキャビティ内に配置する。
そして、上型１４を下型１５の方向に（即ち、下方に）加圧することで型締めが行われる。この際、加えた圧力によって、半導体素子９に割れ等の不良が生じないように、その加圧力が調節される。
【００４２】
次に、図７に示すように、図示しない注入口から、硬化性樹脂３が、上型１４、下型１５及び中間型１６からなる金型のキャビティ内に注入される。その結果、硬化性樹脂３は、金型と、半導体素子９、上側リードフレーム１及び下側リードフレーム２との間の隙間に流れ込んで充填される。また、硬化性樹脂３は、エミッタ端子１ａの窪み部１ｅ、コレクタ端子２ａの窪み部２ｅ、及び図示しない、前記ゲート端子１ｂの窪み部１ｅ（図３（ａ）参照）にも流れ込む。
【００４３】
この際、上型１４を加圧していることから、上型１４と上側リードフレーム１との間、下型１５と下側リードフレーム２との間、半導体素子９のゲート電極１１（図５（ｂ）参照）及びエミッタ電極１２と上側リードフレーム１との間、並びにコレクタ電極１３と下側リードフレーム２との間に、硬化性樹脂３が流れ込むことを防止することができる。
【００４４】
そして、硬化性樹脂３は、使用した樹脂の種類に応じた硬化方法によって硬化させる。つまり、硬化性樹脂３が熱硬化性樹脂である場合には所定の温度で加熱し、熱可塑性樹脂である場合にはガラス転移温度以下となるように冷却する。また、金型が光透過性のものであれば、光硬化性樹脂を使用することもでき、この場合には光（紫外光）を照射する。
【００４５】
ちなみに、本実施形態では、硬化性樹脂３として、フィラーを含有するエポキシ樹脂を使用することを想定しているが、この硬化性樹脂３は、完成後の使用環境下で求められる耐熱性や耐水性等の特性条件に合わせて適宜に選択することができる。また、硬化性樹脂３としては、流れ込み性の低い（高粘度の）材料を選択すると、上型１４の加圧力（型締め力）が小さくても、上型１４と上側リードフレーム１との間、下型１５と下側リードフレーム２との間、半導体素子９のゲート電極１１（図５（ｂ）参照）及びエミッタ電極１２と上側リードフレーム１との間、及びコレクタ電極１３と下側リードフレーム２との間に、硬化性樹脂３が流れ込むことを防止することができる。
【００４６】
次に、この製造方法においては、硬化性樹脂３を硬化させた後に、型開きが行われる。次に参照する図８（ａ）は、型開きを行った後の、半導体素子、上側リードフレーム及び下側リードフレームの組立体の様子を示す上面図、図８（ｂ）は、図８（ａ）のＡ−Ａ断面図、図８（ｃ）は、図８（ａ）のＢ−Ｂ断面図である。
【００４７】
この製造方法においては、前記した金型内の硬化性樹脂３を硬化させた後に型開きを行うと、図８（ａ）から（ｃ）に示す上側リードフレーム１のエミッタ端子１ａ、ゲート端子１ｂ及び位置決め部１ｄと、図８（ｂ）及び（ｃ）に示す下側リードフレーム２のコレクタ端子２ａ及び位置決め部２ｄとで半導体素子９を挟持した状態で、前記した金型によって直方体形状に成形された硬化性樹脂３が、これらの半導体素子９、上側リードフレーム１及び下側リードフレーム２同士を一体となるように接合している。
【００４８】
次に、この製造方法においては、図８（ａ）に示す、上側リードフレーム１の枠部１ｃと、エミッタ端子１ａ及びゲート端子１ｂとの接続部１ｇを切断すると共に、下側リードフレーム２の枠部２ｃ（図８（ｂ）参照）とコレクタ端子２ａとの接続部２ｇを切断する。次いで、硬化させた硬化性樹脂３から、図８（ｃ）に示す位置決め部１ｄ，２ｄと枠部１ｃ，２ｃと一緒に取り除くことで、図１（ａ）に示す半導体装置Ｓを得る。
そして、前記したように、位置決め部１ｄ，２ｄを取り除いた跡形として、図１（ａ）及び（ｃ）に示す樹脂欠損部４が形成される。
【００４９】
硬化性樹脂３として、位置決め部１ｄ，２ｄに対する接着力の弱い材料を使用することが望ましい。また、予め位置決め部１ｄ，２ｄの表面に離型材を塗布し、又は硬化性樹脂３との接着力を弱める表面処理を位置決め部１ｄ，２ｄの表面に施しておくこともできる。
【００５０】
以上のように、第１実施形態に係る半導体装置Ｓ及びその製造方法によれば、次のような作用効果を奏することができる。
本発明によれば、半田を使用せずに、エミッタ端子１ａ及びゲート端子１ｂと、コレクタ端子２ａとで半導体素子９を挟持して圧接し、これらの外周を覆うように硬化性樹脂３を配置するという簡素な構成により、半導体素子９が３次元方向の移動が拘束されるので、ｘｙｚ直線方向及び回転方向における半導体素子９の位置決めを確実に行うことができる。
【００５１】
したがって、本発明によれば、従来の圧接型半導体装置（例えば、特許文献２及び特許文献３参照）と異なって、半導体素子の側面に導電体が接して絶縁性が阻害されないように、樹脂やセラミック等の絶縁性の位置決めガイド枠を用いて、半導体素子の位置決めを行う必要がない。また、本発明によれば、従来の圧接型半導体装置（例えば、特許文献２及び特許文献３参照）と異なって、位置決めガイド枠を用いなくてもよいので、部品点数や工程数を低減することができるので、製造コストを低く抑えることができる。また、本発明によれば、位置決めガイド枠が半導体素子９のガードリング１０に接触することによって耐圧性が低下する恐れもない。
【００５２】
また、本発明によれば、エミッタ端子１ａ及びゲート端子１ｂに、硬化性樹脂３に対する係止部としての窪み部１ｅが形成されていると共に、コレクタ端子２ａに、硬化性樹脂３に対する係止部としての窪み部２ｅが形成されているので、これらの周囲を覆う硬化性樹脂３によって、エミッタ端子１ａ及びゲート端子１ｂと、コレクタ端子２ａとで半導体素子９を圧接した状態が良好に維持される。その結果、半導体素子９の位置決めは、更に確実なものとなる。
【００５３】
また、本発明によれば、硬化性樹脂３に対する係止部としての窪み部１ｅ，２ｅが形成されているので、硬化性樹脂３に対するエミッタ端子１ａ、ゲート端子１ｂ、及びコレクタ端子２ａの接合性が良好となる。その結果、高温環境下における半導体装置Ｓの信頼性が向上する。
特に、係止部としての窪み部１ｅ，２ｅを形成しているため、はんだや接着剤を樹脂と他部材間に使用する必要がなく（他部材が落ちたり、ずれたりしないため）、仮にはく離しても、硬化性樹脂３とエミッタ端子１ａ、ゲート端子１ｂ、及びコレクタ端子２ａ（電極端子）とが、嵌合する形になる。そのため，硬化性樹脂３、半導体素子９、電極端子の相対的位置関係が保持されるので、位置決め機能が失われない。よって，特に高温環境下において硬化性樹脂３の密着性が低下しても、その信頼性が低下することから製品を防止することができる。その結果、密着性の高い樹脂でなくてもよいため、樹脂の選択の幅が広がる。
【００５４】
また、本発明によれば、半導体素子９のゲート電極１１、エミッタ電極１２及びコレクタ電極１３のそれぞれに対してゲート端子１ｂ、エミッタ端子１ａ及びコレクタ端子２ａが半田を介さずに電気的に接続されているので、半田の融点による使用温度の制約がなく、また半田の熱疲労問題が本質的に回避されるために高温下での使用が可能となる。つまり、従来の半田を使用した半導体装置のように、線膨張係数の差に起因する熱変形量差によって、半導体素子と他の部材との間の接続部材にき裂が生じ、熱抵抗が増加することは、本発明においては有り得ない。したがって、本発明によれば、半導体素子９と他の部材との熱変形量の差を低減する必要が無いので、極めて優れた実装構造を提供することができる。
【００５５】
また、本発明によれば、エミッタ端子１ａ及びゲート端子１ｂ、並びにコレクタ端子２ａの半導体素子９と反対側の面が露出しているので、半導体素子９の動作発熱を、効率よく外部へ排出することができ、熱抵抗を小さくすることができる。
【００５６】
また、本発明によれば、エミッタ端子１ａ及びゲート端子１ｂが半導体素子９のガードリング１０を横切る箇所で、エミッタ端子１ａ及びゲート端子１ｂのガードリング１０と対向する部分が凹部８で形成されているので、ガードリング１０とエミッタ端子１ａ及びゲート端子１ｂとの間の距離を十分に確保することができる。その結果、より良好な絶縁性を発揮することができる。
【００５７】
以上、本発明の第１実施形態について説明したが、本発明はこれに限定されず、種々の他の形態で実施することができる。
前記第１実施形態に係る半導体装置Ｓは、放熱部材を更に備えることができる。次に参照する図９は、放熱部材を備える半導体装置の構成説明図である。
一般に、圧接型の半導体装置は、表裏面のそれぞれに電極を有する半導体素子を、各電極と電気的に接続するように表裏面のそれぞれに配置した電極端子で挟持して圧接する構成となっている。
【００５８】
図９に示すように、本実施形態に係る半導体装置Ｓにおいても、半導体素子９、エミッタ端子１ａ、ゲート端子１ｂ及びコレクタ端子２ａを、放熱部材としての放熱フィン１９を使用して圧接することができる。
更に詳しく説明すると、半導体素子９を挟持するように配置されたエミッタ端子１ａ及びゲート端子１ｂ、並びにコレクタ端子２ａの露出面に、絶縁材１８を介して上下一対の放熱フィン１９が配置されている。そして、上下一対の放熱フィン１９は、通しボルト２０と、ナット２１によって相互に締結されている。ちなみに、通しボルト２０は、図１（ａ）に示すボルト穴５に挿通されている。
【００５９】
これらの通しボルト２０及びナット２１は、放熱フィン１９を介してエミッタ端子１ａ及びゲート端子１ｂ、並びにコレクタ端子２ａを、半導体素子９に押し付ける方向に加圧するものであって、特許請求の範囲にいう「加圧手段」に相当する。
【００６０】
また、本実施形態での通しボルト２０は、放熱フィン１９との間にスプリング２２を介在させている。このスプリング２２は、その反発力によって一対の放熱フィン１９を半導体素子９の方向に付勢している。したがって、スプリング２２の長さを調節することで、エミッタ端子１ａ及びゲート端子１ｂ、並びにコレクタ端子２ａを、半導体素子９に押し付ける力を制御することができる。
【００６１】
このような放熱フィン１９を備える半導体装置Ｓによれば、放熱フィン１９によって半導体素子９の動作発熱を、より効率よく外部へ排出することができ、熱抵抗を小さくすることができる。
【００６２】
また、エミッタ端子１ａ、ゲート端子１ｂ及びコレクタ端子２ａと、絶縁材１８との間には、接触熱抵抗が生じるが、これらの間に熱伝導性に優れた（熱伝導率の高い）グリース等を塗布することにより、熱抵抗を低減することもできる。
【００６３】
また、温度変化によって放熱フィン１９や、半導体素子９、エミッタ端子１ａ、ゲート端子１ｂ、コレクタ端子２ａ、及び硬化性樹脂３の体積（厚さ）が変化した場合に、これに応じて変化する押し付ける力をスプリング２２が緩衝することとなる。
【００６４】
また、通しボルト２０に対するナット２１の締め付け量（ナットの位置）によって、前記した押し付ける力を調節することができるので、半導体素子９の動作発熱を外部へ排出する際の熱抵抗を制御することができる。
また、万一、エミッタ端子１ａ及びゲート端子１ｂの露出面や、コレクタ端子２ａの露出面と、硬化性樹脂３の樹脂面とが面一になっていない場合でも、前記した押し付ける力を調節することによってこれらを面一にすることができる場合もある。
【００６５】
また、通しボルト２０をボルト穴５（図１（ａ）参照）に挿通することで、硬化性樹脂３と一体になった半導体素子９、エミッタ端子１ａ、ゲート端子１ｂ、コレクタ端子２ａ、及び放熱フィン１９の相互の位置ずれを防止することができる。
また、絶縁材１８を介してエミッタ端子１ａ及びゲート端子１ｂ、並びにコレクタ端子２ａの露出面に放熱フィン１９が取り付けられているので、エミッタ端子１ａ及びゲート端子１ｂ、並びにコレクタ端子２ａの露出面の絶縁を効果的に行うことができる。
【００６６】
また、絶縁材１８は、放熱フィン１９と一体になっているものを想定しているが、別途に絶縁材１８を用意して、これを放熱フィン１９と、エミッタ端子１ａ、ゲート端子１ｂ及びコレクタ端子２ａの露出面との間に介在させることもできる。この場合、絶縁材１８は、放熱フィン１９等と固着する必要はない。
【００６７】
また、前記第１実施形態では、図１（ｃ）に示すように、位置決め部１ｄ，２ｄ（図８（ｃ）参照）を硬化性樹脂３から取り除いた跡形として、樹脂欠損部４が形成されているが、この樹脂欠損部４を封止することもできる。次に参照する図１０は、図１（ｃ）に示す樹脂欠損部を封止した様子を示す構成説明図である。
【００６８】
図１０に示すように、この半導体装置Ｓは、図１（ｃ）に示す樹脂欠損部４に相当する部分に、埋め込み部材２３を配置することによって、樹脂欠損部４を封止したものである。この埋め込み部材２３は、硬化性樹脂３を充填して硬化させたものであってもよいし、樹脂欠損部４の形状を有する充填物を予め作製しておき、充填物を樹脂欠損部４に配置することもできる。
なお、図１０中、符号１ａは、エミッタ端子であり、符号２ａは、コレクタ端子であり、符号３は、硬化性樹脂であり、符号９は、半導体素子である。
このような半導体装置Ｓによれば、半導体素子９が半導体装置Ｓの外部に露出することが防止される。
【００６９】
また、本発明では、位置決め部１ｄを枠部１ｃに連結する連結部１ｊ（図３（ａ）参照）、及び位置決め部２ｄを枠部２ｃに連結する連結部２ｊ（図４（ａ）参照）の断面形状が、矩形であるものを想定しているが、その断面形状を台形とすることができる。次に参照する図１１は、上側リードフレームの連結部の変形例を示す模式図であり、図１（ａ）のＸ−Ｘ断面に対応する図である。
前記第１実施形態での連結部１ｊは、図１１中、破線で示すように、その断面形状が矩形であるところ、本発明は、図１１中、実線で示す台形の断面を有する連結部１ｊとすることができる。
更に詳しく説明すると、台形の形状は、硬化させた硬化性樹脂３（図８（ｃ）参照）から連結部１ｊを取り除く際の、図１１に示す抜き方向に向かって徐々に幅広となるように形成されている。
このような台形の断面を有する連結部１ｊは、断面が矩形のものよりも、硬化させた硬化性樹脂３から容易に取り除くことができる。
なお、図示しないが、下側リードフレーム２においても連結部２ｊ（図４（ａ）参照）の断面形状を、抜き方向に向かって徐々に幅広となる台形とすることができる。
【００７０】
また、前記第１実施形態では、金型内で半導体装置Ｓを成形しているが、本発明は、ポッティングによって硬化性樹脂３を付与することで半導体装置Ｓを製造することもできる。この製造方法によれば、半導体素子９のゲート電極１１、エミッタ電極１２と、上側リードフレーム１との間、及びコレクタ電極１３と、下側リードフレーム２との間に、硬化性樹脂３が流れ込むことを、より確実に防止することができる。
【００７１】
また、前記第１実施形態では、位置決め部１ｄ，２ｄが半導体素子９の１側面に対して１つの位置決め部１ｄ又は位置決め部２ｄが配置されているが、複数配置することができる。また、上側リードフレーム１側に位置決め部１ｄを設けずに、その代わりに、下側リードフレーム２に設けた複数の位置決め部２ｄのみで半導体素子９を位置決めしてもよいし、これとは逆に、位置決め部２ｄを設けずに、複数の位置決め部１ｄのみで半導体素子９を位置決めしてもよい。
【００７２】
また、前記第１実施形態では、上側リードフレーム１及び下側リードフレーム２のずれ防止構造として、上側リードフレーム１に貫通孔１ｈを形成し、下側リードフレーム２に貫通孔２ｈを形成しているが、本発明は上側リードフレーム１及び下側リードフレーム２との位置ずれを防止する構成であれば制限はなく、例えば、上側リードフレーム１及び下側リードフレーム２のいずれか一方に設けた凹部に、上側リードフレーム１及び下側リードフレーム２のいずれか他方に設けた凸部が嵌り込む構成であってもよい。
【００７３】
また、前記第１実施形態では、放熱フィン１９を取り付けるボルト穴５を、硬化させた硬化性樹脂３に穿設することを想定しているが、金型のキャビティ内にボルト穴５に対応する形状の中子を配置して、キャビティ内に硬化性樹脂３を充填した際に、ボルト穴５も同時に形成することもできる。
【００７４】
（第２実施形態）
次に、本発明の第２実施形態について適宜図面を参照しながら詳細に説明する。参照する図１２（ａ）は、本発明の第２実施形態に係る半導体装置の上面図、図１２（ｂ）は、図１２（ａ）のＡ−Ａ断面図である。
図１２（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置Ｓは、その外形が薄い略直方体形状を呈しており、外部出力端子３００、正極２４、負極２５、ゲート端子５０ｂ及びゲート端子６０ｂの電極端子と、これらの電極端子で挟持するチップ状の半導体素子１００，２００とを備えて構成されている。そして、これらの電極端子及び半導体素子１００，２００の外周を硬化性樹脂３が覆って前記直方体形状の外形を形成している。なお、前記電極端子は、特許請求の範囲にいう「電極端子」に相当する。
ちなみに、半導体素子１００及び半導体素子２００は、前記した半導体素子９（図２（ａ）及び（ｂ）参照）と同様の構造を有しており、半導体素子１００と半導体素子２００との区別は、後記する下側リードフレーム５０（図１６（ａ）参照）上に配置した６つの半導体素子１００，２００（図１６（ａ）参照）のうち、上面Ｕ（表面）を上に向けて配置したものを半導体素子１００とし、下面Ｌ（裏面）を上に向けて配置したものを半導体素子２００とした。
【００７５】
本発明の第２実施形態に係る半導体装置Ｓは、１相インバータに適用したものであり、次の基本構成を有している。次に説明する図１３は、一相インバータの基本構成を示す回路図である。
なお、図１３においては説明を簡略化するために、ＦＷＤ（Ｆｒｅｅ  Ｗｈｅｅｌ  Ｄｉｏｄｅ）は省略している。
図１３に示すように、ＩＧＢＴである半導体素子１００は、そのコレクタ電極１０３が正極２４と接続されると共に、エミッタ電極１０２が外部出力端子３００とＩＧＢＴである半導体素子２００のコレクタ電極２０３と接続されている。そして、半導体素子２００は、そのエミッタ電極２０２が負極２５と接続されている。また、半導体素子１００のゲート電極１０１及び半導体素子２００のゲート電極２０１のそれぞれは、図示しない外部の制御端子と接続されている。ちなみに、半導体素子１００，２００のゲート電極１０１，２０１は、前記した半導体素子９のゲート電極１１（図２（ｂ）参照）に対応し、半導体素子１００，２００のエミッタ電極１０２，２０２は、前記した半導体素子９のエミッタ電極１２（図２（ｂ）参照）に対応し、半導体素子１００，２００のコレクタ電極１０３，２０３は、前記した半導体素子９のコレクタ電極１３（図２（ｂ）参照）に対応している。
【００７６】
以上のような半導体素子１００は、図１２（ｂ）に示すように、ゲート端子６０ｂ及び外部出力端子３００と、正極２４とで挟持され、ゲート端子６０ｂ、外部出力端子３００及び負極２５と圧接されている。また、半導体素子２００は、図１２（ｂ）に示すように、外部出力端子３００と、ゲート端子５０ｂ及び負極２５とで挟持され、外部出力端子３００、ゲート端子５０ｂ及び負極２５と圧接されている。
ちなみに、半導体素子１００と、ゲート端子６０ｂ、外部出力端子３００及び負極２５との間には半田は介在しておらず、半導体素子２００と、外部出力端子３００と、ゲート端子５０ｂ及び負極２５との間にも半田は介在していない。
【００７７】
本実施形態での外部出力端子３００は、図１２（ｂ）に示すように、半導体素子１００，２００を覆うように配置されると共に、図１２（ａ）に示すように、半導体装置Ｓの上面で延びて、硬化性樹脂３で略直方体形状に形成された部分の一側からリード部分が延出している。
このような外部出力端子３００は、延出するリード部分を除いて、前記直方体形状の外形を形成する硬化性樹脂３でその周囲が覆われてその上面のみが露出している。
また、外部出力端子３００には、図１２（ａ）に示すように、窪み部６０ｅが形成されている。この窪み部６０ｅは、特許請求の範囲にいう「係止部」に相当する。窪み部６０ｅは、硬化性樹脂３と接する外部出力端子３００の縁部に沿って複数形成されている。
このような窪み部６０ｅは、図１２（ｂ）に示すように、外部出力端子３００の縁部が部分的に階段状となるように切り欠かれて形成されており、その内側に硬化性樹脂３を受け入れている。
【００７８】
図１２（ｂ）に示すように、ゲート端子６０ｂは、半導体素子１００の図示しないゲート電極１０１（図１３参照）にその一端が接続されると共に、各半導体素子１００のゲート端子６０ｂは一つに合流して、図１２（ａ）に示すように、半導体装置Ｓの上面で半導体素子１００の外部出力端子３００と並んで延びている。そして、一つに合流したゲート端子６０ｂは、図１２（ａ）に示すように、硬化性樹脂３で略直方体形状に形成された部分の一側からリード部分が延出している。
このようなゲート端子６０ｂは、延出するリード部分を除いて、前記直方体形状の外形を形成する硬化性樹脂３でその周囲が覆われてその上面のみが露出している。
また、ゲート端子６０ｂには、図１２（ａ）に示すように、窪み部６０ｅが形成されている。この窪み部６０ｅは、特許請求の範囲にいう「係止部」に相当する。窪み部６０ｅは、硬化性樹脂３と接するゲート端子６０ｂの縁部に沿って複数形成されている。
このような窪み部６０ｅは、図示しないが、外部出力端子３００の窪み部６０ｅと同様に、その縁部が部分的に階段状となるように切り欠かれて形成されている。
【００７９】
図１２（ｂ）に示すように、正極２４は、半導体素子１００の下面を覆うように配置されている。そして、正極２４は、図示しないが、半導体装置Ｓ（図１２（ａ）参照）の下面（裏面）で、半導体素子１００の外部出力端子３００に沿うように延びると共に、図１２（ａ）に示すように、硬化性樹脂３で略直方体形状に形成された部分の一側からリード部分が延出している。
このような正極２４は、延出するリード部分を除いて、図１２（ｂ）に示すように、硬化性樹脂３でその周囲が覆われてその下面のみが露出している。
また、正極２４には、図１２（ｂ）に示すように、窪み部５０ｅが形成されている。この窪み部５０ｅは、特許請求の範囲にいう「係止部」に相当し、図１２（ａ）に示す外部出力端子３００の窪み部６０ｅと同様に、その縁部に沿って複数形成されている。
【００８０】
図１２（ｂ）に示すように、負極２５は、半導体素子２００の下面を覆うように配置されている。そして、負極２５は、図示しないが、半導体装置Ｓ（図１２（ａ）参照）の下面（裏面）で、半導体素子２００の外部出力端子３００に沿うように延びると共に、図１２（ａ）に示すように、硬化性樹脂３で略直方体形状に形成された部分の一側からリード部分が延出している。
このような負極２５は、延出するリード部分を除いて、図１２（ｂ）に示すように、硬化性樹脂３でその周囲が覆われてその下面のみが露出している。
また、負極２５には、図１２（ｂ）に示すように、窪み部５０ｅが形成されている。この窪み部５０ｅは、特許請求の範囲にいう「係止部」に相当し、図１２（ａ）に示す外部出力端子３００の窪み部６０ｅと同様に、その縁部に沿って複数形成されている。
【００８１】
図１２（ｂ）に示すように、ゲート端子５０ｂは、半導体素子２００の図示しないゲート電極２０１（図１３参照）にその一端が接続されると共に、半導体装置Ｓの下面（裏面）で負極２５と並んで延びている。そして、ゲート端子５０ｂは、図１２（ａ）に示すように、硬化性樹脂３で略直方体形状に形成された部分の一側からリード部分が延出している。
このようなゲート端子５０ｂは、延出するリード部分を除いて、前記直方体形状の外形を形成する硬化性樹脂３でその周囲が覆われてその下面のみが露出している。
また、ゲート端子５０ｂには、図示しないが、図１２（ａ）に示すゲート端子６０ｂの窪み部６０ｅと同様の窪み部が形成されている。
【００８２】
なお、図１２（ａ）及び（ｂ）中、符号２３は、埋め込み部材であり、詳しくは後記するように、位置決め部６０ｄ（図１４（ａ）参照）及び位置決め部５０ｄ（図１５（ａ）参照）を硬化性樹脂３から抜き去った跡形に埋め込んだ部材である。符号５は、放熱フィン１９（図９参照）を取り付けるためのボルト穴である。
【００８３】
次に、本実施形態に係る半導体装置Ｓの製造方法について説明する。参照する図１４（ａ）は、本発明の第２実施形態に係る半導体装置に使用する上側リードフレームの上面図、図１４（ｂ）は、図１４（ａ）のＡ−Ａ断面図である。図１５（ａ）は、本発明の第２実施形態に係る半導体装置に使用する下側リードフレームの上面図、図１５（ｂ）は、図１５（ａ）のＡ−Ａ断面図である。
【００８４】
この製造方法においては、まず、図１４（ａ）示すように、外部出力端子３００及びゲート端子６０ｂを形成するための上側リードフレーム６０と、図１５（ａ）に示すように、正極２４、負極２５及びゲート端子５０ｂを形成するための下側リードフレーム５０とが用意される。これらの上側リードフレーム６０及び下側リードフレーム５０は、特許請求の範囲にいう「リードフレーム」に相当する。
【００８５】
図１４（ａ）示すように、上側リードフレーム１は、外部出力端子３００とゲート端子６０ｂとが図１２（ａ）に示す位置関係となるように、四角形状の枠部６０ｃに支持されている。この枠部６０ｃは、特許請求の範囲にいう「枠部」に相当する。
この枠部６０ｃと外部出力端子３００との接続部６０ｇ、枠部６０ｃとゲート端子６０ｂとの接続部６０ｇは、後記するように、枠部６０ｃからこれらを切り離す際に、その切離しが容易なように括れている。
なお、図１２（ａ）中の符号６０ｅは、前記した係止部としての窪み部である。この窪み部６０ｅは、図１２（ｂ）に示すように、階段状に形成されている。
【００８６】
また、上側リードフレーム６０は、位置決め部６０ｄを更に備えている。この位置決め部６０ｄは、特許請求の範囲にいう「位置決め部」に相当する。
この位置決め部６０ｄは、枠部６０ｃに接続されている。位置決め部６０ｄは、後記するように、半導体素子１００，２００（図１７参照）と当接することで、半導体素子１００，２００を位置決めするものであり、上側リードフレーム６０での位置決め部６０ｄは、図１４（ｂ）に示すように、その先端が下方に突出する突出部６０ｆを備えている。
ちなみに、本実施形態での位置決め部６０ｄは、正方形の半導体素子１００，２００（図１７参照）の４つの側面のうちの１つの側面に対して当接するようになっている。
なお、枠部６０ｃと位置決め部６０ｄとの間は括れていない。これは、枠部６０ｃと位置決め部６０ｄは、切断しないためである。
【００８７】
また、上側リードフレーム６０は、図１４（ａ）に示すように、一対の対角のそれぞれに、貫通孔６０ｈが設けられている。この貫通孔６０ｈは、次に説明する下側リードフレーム５０の貫通孔６０ｈと共に、特許請求の範囲にいう「ずれ防止構造」を構成している。このずれ防止構造については、後に詳しく説明する。
以上のような上側リードフレーム６０は、銅板等の導電性部材を、例えば、エッチング、プレス、曲げ加工等によって加工することで形成することができる。
【００８８】
図１５（ａ）示すように、下側リードフレーム５０は、正極２４、負極２５及びゲート端子５０ｂが図１２（ａ）及び（ｂ）に示す位置となるように枠部５０ｃに支持されている。この枠部５０ｃは、特許請求の範囲にいう「枠部」に相当する。
そして、枠部５０ｃと正極２４との接続部５０ｇ、枠部５０ｃと負極２５との接続部５０ｇ、及びゲート端子５０ｂとの接続部５０ｇは、後記するように、枠部２ｃからの切離しが容易なように括れている。
なお、図１５（ａ）中の符号５０ｅは、前記した係止部としての窪み部である。この窪み部５０ｅは、図１５（ｂ）に示すように、階段状に形成されている。このような窪み部５０ｅは、正極２４、負極２５及びゲート端子５０ｂに設けられている。
【００８９】
また、下側リードフレーム５０は、位置決め部５０ｄを更に備えている。この位置決め部５０ｄは、特許請求の範囲にいう「位置決め部」に相当する。
この位置決め部５０ｄは、枠部５０ｃに接続されている。位置決め部５０ｄは、後記するように、一つの半導体素子１００又は半導体素子２００（図１６（ａ）参照）を、３つの位置決め部５０ｄが一組となって位置決めするものであり、半導体素子１００（又は半導体素子２００）をその先端で挟み込む一対の位置決め部５０ｄ，５０ｄと、これらの位置決め部５０ｄ，５０ｄ同士の間に配置されて、その先端が半導体素子１００（又は半導体素子２００）と当接する位置決め部５０ｄとからなる。下側リードフレーム５０での位置決め部５０ｄは、図１５（ｂ）に示すように、その先端が上方に突出する突出部５０ｆを備えている。
【００９０】
また、下側リードフレーム５０は、図１５（ａ）に示すように、一対の対角のそれぞれに、貫通孔５０ｈが設けられている。この貫通孔５０ｈは、前記した上側リードフレーム６０の貫通孔６０ｈ（図１４（ａ）参照）と共に、特許請求の範囲にいう「ずれ防止構造」を構成している。
以上のような下側リードフレーム５０は、銅板等の導電性部材を、例えば、エッチング、プレス、曲げ加工等によって加工することで形成することができる。
【００９１】
なお、図１５（ａ）中、点線で囲まれる領域Ｂにおいては、ゲート端子５０ｂと負極２５により、ごく僅かな空間は存在するが、実質的には、回路が空間的に閉じている。そのため、領域Ｂに位置決め部５０ｄを作製して、下側リードフレーム５０の位置決め部５０ｄのみで、半導体素子２００の位置決めを行うには、ゲート端子５０ｂと位置決め部５０ｄを一体化せざるを得ない。その結果、硬化性樹脂３を充填した後、ゲート端子５０ｂと分離して位置決め部５０ｄのみを除去することが不可能となり、絶縁に問題が生じることとなる。よって、このような複数の半導体素子１００，２００を有する半導体装置Ｓにおいては、半導体装置Ｓの厚さ方向の自由度を活かして、上側リードフレーム６０及び下側リードフレーム５０の両方にそれぞれ位置決め部５０ｄ，６０ｄを分散させる必要がある。
【００９２】
次に、この製造方法においては、下側リードフレーム５０（図１５（ａ）参照）上に半導体素子１００，２００（図１２（ｂ）参照）が配置される。次に参照する図１６（ａ）は、下側リードフレームに、複数の半導体素子を配置した様子を示す上面図、図１６（ｂ）は、複数の半導体素子を位置決めする際に、下側リードフレームを傾斜させた様子を示す、図１６（ａ）のＡ−Ａ断面に対応する図である。
図１６（ａ）に示すように、下側リードフレーム５０の正極２４には、半導体素子１００のコレクタ電極１０３が接するように半導体素子１００を配置すると共に、負極２５には、半導体素子２００のエミッタ電極２０２が接するように半導体素子２００を配置する。つまり、半導体素子１００と半導体素子２００とは、表裏面（上下面）がそれぞれ反対となるように配置される。そのため、図１６（ａ）においては、半導体素子１００のゲート電極１０１及びエミッタ電極１０２、並びに半導体素子２００のコレクタ電極２０３が上方を向いている。
【００９３】
そして、図１６（ａ）に示すように、下側リードフレーム５０においては、３つの位置決め部５０ｄ（突出部５０ｆ）が同じ向きとなるように形成されている。その結果、図１６（ｂ）に示すように、複数の半導体素子１００，２００を下側リードフレーム５０に配置した後、位置決め部５０ｄが下方となるように下側リードフレーム５０を傾けることにより、半導体素子１００、２００が重力により下側リードフレーム５０上をスライドして位置決め部５０ｄに当接する。その結果、複数の半導体素子１００，２００は、同時に位置決めされる。
【００９４】
次に、この製造方法においては、図１６（ａ）に示す半導体素子１００、２００を、下側リードフレーム５０との間で挟持するように、上側リードフレーム６０（図１４（ａ）参照）が配置される。次に参照する図１７（ａ）は、半導体素子を上側リードフレーム及び下側リードフレームで挟持した状態を示す上面図、図１７（ｂ）は、図１７（ａ）のＡ−Ａ断面図である。
図１７（ａ）及び（ｂ）に示すように、下側リードフレーム５０と上側リードフレーム６０とで半導体素子１００，２００を挟持することで、上側リードフレーム６０の位置決め部６０ｄと、下側リードフレーム５０の位置決め部５０ｄとは、協働して半導体素子１００，２００のそれぞれの４つの側面から当接する。つまり、半導体素子１００，２００は、位置決め部５０ｄ，６０ｄ、並びにゲート端子６０ｂ、外部出力端子３００、正極２４、ゲート端子６０ｂ及び負極２５によって、３次元方向の移動が拘束されるので、ｘｙｚ直線方向及び回転方向における半導体素子９の位置決めを確実に行うことができる。
【００９５】
そして、上側リードフレーム６０の貫通孔６０ｈと、下側リードフレーム５０の貫通孔５０ｈとに図示しない円柱状ガイドピンが挿通されることで、上側リードフレーム６０と下側リードフレーム５０との横ずれが防止される。
なお、図１７（ａ）及び（ｂ）中、符号５０ｅ及び６０ｅは、係止部としての窪み部である。
【００９６】
次に、この製造方法においては、図１７（ａ）及び（ｂ）に示す、半導体素子１００，２００、上側リードフレーム６０、及び下側リードフレーム５０からなる組立体を、所定の金型内に配置し、前記した第１実施形態と同様に、そのキャビティ内に硬化性樹脂３を注入する。そして、硬化性樹脂３を硬化させた後に、型開きが行われる。次に参照する図１８（ａ）は、型開きを行った後の、半導体素子、上側リードフレーム及び下側リードフレームの組立体の様子を示す上面図、図１８（ｂ）は、図１８（ａ）のＡ−Ａ断面図である。
【００９７】
この製造方法においては、前記した金型内の硬化性樹脂３を硬化させた後に型開きを行うと、図１８（ａ）及び（ｂ）に示す上側リードフレーム６０のゲート端子６０ｂ及び外部出力端子３００と、図１８（ｂ）に示す下側リードフレーム５０の正極２４、負極２５及びゲート端子５０ｂとで、半導体素子１００，２００を挟持した状態で、金型によって直方体形状に成形された硬化性樹脂３が、これらの半導体素子１００，２００、上側リードフレーム６０及び下側リードフレーム５０同士を一体となるように接合している成形体が得られる。
【００９８】
次に、この製造方法においては、図１８（ａ）に示す、上側リードフレーム６０の接続部６０ｇを切断すると共に、下側リードフレーム５０の接続部５０ｇを切断する。次いで、硬化させた硬化性樹脂３から、図１８（ａ）及び（ｂ）に示す位置決め部５０ｄ，６０ｄと枠部５０ｃ，６０とを一緒に取り除くと共に、その跡形に埋め込み部材２３（図１２（ａ）及び（ｂ）参照）を充填することで、図１２（ａ）及び（ｂ）に示す半導体装置Ｓを得る。
なお、本実施形態においても、前記第１実施形態と同様に、放熱フィン１９を取り付けることができるが、ここではその説明は省略する。
【００９９】
以上のような第２実施形態に係る半導体装置Ｓ及びその製造方法によれば、前記第１実施形態に係る半導体装置Ｓ及びその製造方法と同様の作用効果を奏すると共に、次のような作用効果を奏することができる。
本実施形態では、下側リードフレーム５０に複数の半導体素子１００，２００を配置した際に、同じ向きとなるように形成された３つの位置決め部５０ｄ（突出部５０ｆ）で一つの半導体素子１００（又は半導体素子２００）を受け止めて位置決めすることができるので、位置決め部５０ｄが下方となるように下側リードフレーム５０を傾けることにより半導体素子１００，２００をスライドさせて、一度の操作で複数の半導体素子１００，２００を位置決めすることができる。
【０１００】
以上、本発明の第２実施形態について説明したが、本発明はこれに限定されず、種々の他の形態で実施することができる。
【０１０１】
前記第２実施形態では、半導体素子１００，２００には、直に外部出力端子３００、正極２４、ゲート端子６０ｂ、負極２５、ゲート端子５０ｂ及び負極２５を接触させているが、本発明は導電性部材を介在させることができる。
次に参照する図１９は、半導体素子と電極端子との間に導電性部材を介在させた半導体装置の構成説明図である。
【０１０２】
図１９に示すように、この半導体装置Ｓは、半導体素子１００と正極２４との間、及び半導体素子２００と外部出力端子３００との間に導電性部材５９が介在している。
導電性部材５９としては、塑性変形が可能なスペーサで構成することができ、具体的には、例えば、金属メッシュ、金属バンプ等が挙げられる。
このような半導体装置Ｓによれば、複数の半導体素子１００，２００の高さのバラつきを、圧接時の導電性部材５９の塑性変形により吸収することができる。その結果、各半導体素子１００，２００を均一に加圧することが可能となり、各半導体素子１００，２００と端子間の接触抵抗および熱抵抗を均一にすることができる。
なお、導電性部材５９の介在位置としては、他の電極端子と半導体素子１００，２００との間であってもよい。
【０１０３】
前記第２実施形態では、位置決め部５０ｄ，６０ｄは断面が矩形であるものを想定しているが、前記第１実施形態での位置決め部１ｄ，２ｄと同様に、抜き方向に向かって徐々に幅広となる台形断面を有するものであってもよい。
【０１０４】
また、前記第２実施形態では、金型内で半導体装置Ｓを成形しているが、ポッティングによって硬化性樹脂３を付与することで半導体装置Ｓを製造することもできる。
【０１０５】
また、前記第２実施形態における、上側リードフレーム６０及び下側リードフレーム５０の、ずれ防止構造としては、上側リードフレーム６０及び下側リードフレーム５０のいずれか一方に設けた凹部に、上側リードフレーム６０及び下側リードフレーム５０のいずれか他方に設けた凸部が嵌り込む構成であってもよい。
【０１０６】
また、前記第２実施形態では、１相インバータについて説明したが、３相インバータに拡張することができる。
【符号の説明】
【０１０７】
１      上側リードフレーム
１ａ    エミッタ端子（電極端子）
１ｂ    ゲート端子（電極端子）
１ｃ    枠部
１ｄ    位置決め部
１ｅ    窪み部（係止部）
１ｆ    突出部
１ｈ    貫通孔（ずれ防止構造）
２      下側リードフレーム
２ａ    コレクタ端子（電極端子）
２ｃ    枠部
２ｄ    位置決め部
２ｅ    窪み部（係止部）
２ｈ    貫通孔（ずれ防止構造）
３      硬化性樹脂
８      凹部
９      半導体素子
１０    ガードリング
１１    ゲート電極（第１電極）
１２    エミッタ電極（第１電極）
１３    コレクタ電極（第２電極）
１９    放熱フィン
２０    通しボルト（加圧手段）
２１    ナット（加圧手段）
２４    正極（電極端子）
２５    負極（電極端子）
５０    下側リードフレーム
５０ｂ  ゲート端子（電極端子）
５０ｃ  枠部
５０ｄ  位置決め部
５０ｅ  窪み部（係止部）
５０ｈ  貫通孔（ずれ防止構造）
６０    上側リードフレーム
６０ｂ  ゲート端子（電極端子）
６０ｃ  枠部
６０ｄ  位置決め部
６０ｅ  窪み部（係止部）
６０ｈ  貫通孔（ずれ防止構造）
１００  半導体素子
１０１  ゲート電極
１０２  エミッタ電極
１０３  コレクタ電極
２００  半導体素子
２０１  ゲート電極
２０２  エミッタ電極
２０３  コレクタ電極
３００  外部出力端子（電極端子）
Ｌ      下面（第２主面）
Ｓ      半導体装置
Ｕ      上面（第１主面）
【図１３】
0005444584.tif 000002
【図１】
0005444584.tif 000003
【図２】
0005444584.tif 000004
【図３】
0005444584.tif 000005
【図４】
0005444584.tif 000006
【図５】
0005444584.tif 000007
【図６】
0005444584.tif 000008
【図７】
0005444584.tif 000009
【図８】
0005444584.tif 000010
【図９】
0005444584.tif 000011
【図１０】
0005444584.tif 000012
【図１１】
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【図１２】
0005444584.tif 000014
【図１４】
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【図１５】
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【図１６】
0005444584.tif 000017
【図１７】
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【図１８】
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【図１９】
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