(57)【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板の一主面に第２の導電型の半導体層が形成され、前記第１の導電型の半導体基板及び前記第２の導電型の半導体層により形成されたｐｎ接合の周縁部に前記ｐｎ接合の端部を露出する溝を形成してなり、前記溝は、複数の直線部と複数の角部とからなる高信頼性半導体装置の製造方法において、
前記ｐｎ接合の周縁部の角部を選択除去する工程と、
前記角部を含む前記ｐｎ接合の周縁部を選択除去することにより、前記ｐｎ接合部の周縁部に前記溝を形成するとともに、前記溝の角部の深さを、前記溝の直線部の深さより深くする工程と、
を有することを特徴とする高信頼性半導体装置の製造方法。
【請求項２】
第１の導電型の半導体基板の一主面に第２の導電型の半導体層が形成され、前記第１の導電型の半導体基板及び前記第２の導電型の半導体層により形成されたｐｎ接合の周縁部に前記ｐｎ接合の端部を露出する溝を形成してなり、前記溝は、複数の直線部と複数の角部とからなる高信頼性半導体装置の製造方法において、
レーザの出力を変化させて前記ｐｎ接合の周縁部を選択除去することにより、前記溝の角部の深さを前記溝の直線部の深さより深くする工程
を有することを特徴とする高信頼性半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高信頼性半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、高信頼性半導体装置としては、メサプレーナー構造の高信頼性半導体装置が知られている（例えば、特許文献１参照）。
図８は、従来のメサプレーナー構造の高信頼性半導体装置の一例を示す平面図、図９は図８のＡ−Ａ線に沿う断面図であり、ｎ型シリコン基板２に、ｐ型拡散層からなるベース層３、アルミニウム等の導電体からなる電極５が順次積層され、ｎ型シリコン基板２及びベース層３により形成されたｐｎ接合６の周縁部には、ｐｎ接合６の端部を露出する溝７が形成され、この溝７にはガラス膜８が施されている。
溝７の底部は、ベース層３の底部より深くなるように形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−３４２９０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、従来の高信頼性半導体装置１では、逆方向バイアス試験を行った場合に、溝７の角部（図８中、Ａ領域）に電界が集中し易く、場合によっては破壊に至る虞があった。これは、ｐｎ接合６の溝７の角部近傍における耐圧が、溝７の直線部における耐圧より低下することによるためで、高比抵抗を用いた高信頼性半導体装置１にて顕著に現れる現象である。
そこで、この現象を回避するために、溝７の角部の曲率半径を大きくする（ゆるいカーブにする）ことで、溝７の角部の電界を緩和することが行われているが、溝７の角部の曲率半径と損失との間にはトレードオフの関係があり、したがって、溝７の角部の曲率半径を大きくすると、ｐｎ接合６における整流面積が小さくなる。逆に、溝７の角部の曲率半径を小さくすると、面積は大きくなるが、電界が集中し易くなる。
【０００５】
本発明は、上記の課題を解決するためになされたものであって、逆方向バイアス試験を行った場合においても、ｐｎ接合の周縁部に形成された溝の角部と直線部とに電界が分散されることで、溝の角部に電界が集中する虞が無く、したがって、耐圧向上及び信頼性向上と低損失とを両立させることが可能な高信頼性半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明者は、上記の課題を解決するために鋭意検討を重ねた結果、第１の導電型の半導体基板の一主面に第２の導電型の半導体層が形成され、前記第１の導電型の半導体基板及び前記第２の導電型の半導体層により形成されたｐｎ接合の周縁部に前記ｐｎ接合の端部を露出する溝を形成してなる高信頼性半導体装置において、前記溝は、複数の直線部と複数の角部とからなり、前記角部の深さを、前記直線部の深さより深くした構成とすれば、溝の角部における耐圧が直線部における耐圧より高くなる、あるいは、溝の角部の耐圧と直線部の耐圧とが略一致することとなり、よって、逆方向バイアス試験を行った場合においても、印加される電界は溝の角部と直線部あるいは直線部に分散されることとなり、したがって、溝の角部に電界が集中する虞が無いことを見出し、さらに、第１の導電型の半導体基板及び第２の導電型の半導体層により形成されたｐｎ接合における整流面積が小さくならないので、損失が増加する虞もなく、その結果、耐圧及び信頼性の向上と低損失を両立させることが可能になることを見出し、本発明を完成するに至った。
【００１３】
請求項１記載の高信頼性半導体装置の製造方法は、第１の導電型の半導体基板の一主面に第２の導電型の半導体層が形成され、前記第１の導電型の半導体基板及び前記第２の導電型の半導体層により形成されたｐｎ接合の周縁部に前記ｐｎ接合の端部を露出する溝を形成してなり、前記溝は、複数の直線部と複数の角部とからなる高信頼性半導体装置の製造方法において、前記ｐｎ接合の周縁部の角部を選択除去する工程と、前記角部を含む前記ｐｎ接合の周縁部を選択除去することにより、前記ｐｎ接合部の周縁部に前記溝を形成するとともに、前記溝の角部の深さを、前記溝の直線部の深さより深くする工程と、を有することを特徴とする。
【００１４】
この高信頼性半導体装置の製造方法では、ｐｎ接合の周縁部の角部を選択除去する工程と、角部を含むｐｎ接合の周縁部を選択除去することにより、ｐｎ接合部の周縁部に溝を形成するとともに、溝の角部の深さを、溝の直線部の深さより深くする工程と、を有することにより、ｐｎ接合の周縁部に、角部の深さを直線部の深さより深くした溝を形成することが可能になる。よって、耐圧及び信頼性の向上と低損失を両立させることが可能な高信頼性半導体装置を得ることが可能である。
【００１７】
請求項２記載の高信頼性半導体装置の製造方法は、第１の導電型の半導体基板の一主面に第２の導電型の半導体層が形成され、前記第１の導電型の半導体基板及び前記第２の導電型の半導体層により形成されたｐｎ接合の周縁部に前記ｐｎ接合の端部を露出する溝を形成してなり、前記溝は、複数の直線部と複数の角部とからなる高信頼性半導体装置の製造方法において、レーザの出力を変化させて前記ｐｎ接合の周縁部を選択除去することにより、前記溝の角部の深さを前記溝の直線部の深さより深くする工程を有することを特徴とする。
【００１８】
この高信頼性半導体装置の製造方法では、レーザの出力を変化させてｐｎ接合の周縁部を選択除去し、溝の角部の深さを溝の直線部の深さより深くすることにより、ｐｎ接合の周縁部に、角部の深さを直線部の深さより深くした溝を形成することが可能になる。よって、耐圧及び信頼性の向上と低損失を両立させることが可能な高信頼性半導体装置を得ることが可能である。
【発明の効果】
【００２２】
請求項１記載の高信頼性半導体装置の製造方法によれば、ｐｎ接合の周縁部の角部を選択除去する工程と、前記角部を含む前記ｐｎ接合の周縁部を選択除去することにより、前記ｐｎ接合部の周縁部に前記溝を形成するとともに、前記溝の角部の深さを、前記溝の直線部の深さより深くする工程とを有するので、ｐｎ接合の周縁部に、角部の深さを直線部の深さより深くした溝を容易に形成することができる。したがって、耐圧及び信頼性の向上と低損失を両立させた高信頼性半導体装置を容易に得ることができる。
【００２４】
請求項２記載の高信頼性半導体装置の製造方法によれば、レーザの出力を変化させてｐｎ接合の周縁部を選択除去することにより、溝の角部の深さを直線部の深さより深くする工程を有するので、ｐｎ接合の周縁部に、角部の深さを直線部の深さより深くした溝を容易に形成することができる。したがって、耐圧及び信頼性の向上と低損失を両立させた高信頼性半導体装置を容易に得ることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施形態の高信頼性半導体装置を示す平面図である。
【図２】図１のＢ−Ｂ線に沿う断面図である。
【図３】本発明の第１の実施形態の高信頼性半導体装置の製造方法を示す過程図である。
【図４】本発明の第２の実施形態の高信頼性半導体装置を示す平面図である。
【図５】図４のＣ−Ｃ線に沿う断面図である。
【図６】本発明の第２の実施形態の高信頼性半導体装置の製造方法を示す過程図である。
【図７】本発明の第３の実施形態の高信頼性半導体装置を示す部分断面図である。
【図８】従来の高信頼性半導体装置の一例を示す平面図である。
【図９】図８のＡ−Ａ線に沿う断面図である。
【発明を実施するための形態】
【００２６】
本発明の高信頼性半導体装置及びその製造方法を実施するための形態について説明する。
なお、この形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。
【００２７】
［第１の実施形態］
図１は、本発明の第１の実施形態の高信頼性半導体装置を示す平面図、図２は図１のＢ−Ｂ線に沿う断面図である。
図１において、符号１１はメサプレーナー構造の高信頼性半導体装置であり、ｎ型シリコン基板（第１の導電型の半導体基板）１２の表面（一主面）１２ａに、ｐ型拡散層からなるベース層（第２の導電型の半導体層）１３、Ａｌ、Ｃｕ、Ｐｄ等の導電体からなる電極１５が順次積層され、ｎ型シリコン基板１２及びベース層１３により形成された平面視略正方形状のｐｎ接合１６の周縁部には、ｐｎ接合１６の端部を露出する溝１７が形成され、この溝１７の内面にはパッシベーション膜となるガラス膜１８が施されている。
【００２８】
溝１７は、ｐｎ接合１６の平面視略正方形状の各辺に沿って形成された長尺の直線部２１〜２４と、この平面視略正方形状の各角に形成された角部３１〜３４とにより構成されている。これら直線部２１〜２４及び角部３１〜３４を交互に配置することにより全体形状がロの字形の溝１７となっている。
角部３１〜３４の深さｄ２は、ｐｎ接合１６のｎ型シリコン基板１２の表面１２ａからの深さより深く、すなわち、ベース層１３の厚みより大きく、したがって、直線部２１〜２４の深さｄ１より深くなっている。
【００２９】
この溝１７では、角部３１〜３４の幅と直線部２１〜２４の幅とが一致するように、角部３１〜３４における外側の内壁の曲率半径は、内側の内壁の曲率半径より大きくなっている。
【００３０】
一般に、半導体装置では、電界が印加された場合の溝１７における耐圧は、深さが深い程高くなる。
この高信頼性半導体装置１１では、ｐｎ接合１６の周縁部に形成された溝１７を、直線部２１〜２４と、深さが直線部２１〜２４より深い角部３１〜３４とにより構成したことにより、逆方向バイアス試験を行った場合においても、溝１７の角部３１〜３４における耐圧が直線部２１〜２４における耐圧より高くなり、その結果、電界は溝１７の角部３１〜３４に集中することなく、溝１７の角部３１〜３４と直線部２１〜２４とに分散されることとなり、よって、耐圧が向上し、電界による破壊が生じ難くなる。
【００３１】
また、ｎ型シリコン基板１２におけるｐｎ接合１６の占有面積が変わらずに、溝１７の角部３１〜３４の深さのみが深くなるので、高信頼性半導体装置１１としての損失も増加しない。
これにより、耐圧の向上と低損失を両立させることが可能になる。
【００３２】
次に、この高信頼性半導体装置１１の製造方法について、図３に基づき説明する。
まず、図３（ａ）に示すように、ｎ型シリコン基板１２の表面の所定位置にベース層１３が形成されたウェーハ４１を用意する。
次いで、ウェーハ４１の表面全面にレジスト４２を塗布し、露光及び現像を行い、レジスト４２のうち形成すべき溝１７の角部３１〜３４に対応する位置に開口４２ａを形成する。
【００３３】
次いで、図３（ｂ）に示すように、開口４２ａが形成されたレジスト４２をマスクとして、ウェーハ４１をウェットエッチングし、ウェーハ４１の表面４１ａのうち角部３１〜３４に対応する位置に、それぞれ凹部４３を形成する。これら凹部４３の深さは、後述する第２のウェットエッチングによるエッチング深さとの和が角部３１〜３４の所望の深さとなるように設定すればよい。
その後、レジスト４２を剥離する。
【００３４】
次いで、図３（ｃ）に示すように、ウェーハ４１の表面４１ａのうち溝１７に対応する位置を、開口４４ａが形成されたマスク４４を用いてウェットエッチングする。
ここでは、ウェーハ４１の表面４１ａのうち直線部２１〜２４に対応する位置に、所望の深さの直線部２１〜２４が形成されるように、ウェットエッチングのエッチングレートを調整する。
【００３５】
これにより、ウェーハ４１の表面４１ａには、所望の深さの直線部２１〜２４が形成されるとともに、凹部４３には、これら凹部４３の深さと直線部２１〜２４の深さとの和を所望の深さとする角部３１〜３４が形成される。したがって、ウェーハ４１の表面４１ａには、直線部２１〜２４と、深さが直線部２１〜２４より深くかつｐｎ接合１６の端部を露出する角部３１〜３４とからなる略ロの字状の溝１７が形成されることとなる。
その後、マスク４４を除去する。
【００３６】
次いで、図３（ｄ）に示すように、溝１７の内面にパッシベーション膜となるガラス膜１８を形成する。
次いで、ウェーハ４１の表面４１ａの所定位置に、蒸着法や無電界めっき法によりＡｌ、Ｃｕ、Ｐｄ、Ｎｉ等の電極用金属を堆積させ、電極１５を形成する。
以上により、本実施形態のメサプレーナー構造の高信頼性半導体装置１１を作製することができる。
【００３７】
本実施形態のメサプレーナー構造の高信頼性半導体装置１１によれば、ｎ型シリコン基板１２及びベース層１３により形成されたｐｎ接合１６の周縁部に、長尺の直線部２１〜２４と、深さが直線部２１〜２４より深い角部３１〜３４とにより構成される溝１７を形成したので、溝１７の角部３１〜３４における耐圧を直線部２１〜２４における耐圧より高くすることができ、したがって、電界を溝１７の角部３１〜３４に集中することなく、溝１７の角部３１〜３４と直線部２１〜２４とに分散させることができ、その結果、耐圧及び信頼性を向上させることができ、電界による破壊を防止することができる。
【００３８】
また、ｐｎ接合１６における整流面積が変わらずに溝１７の角部３１〜３４の深さのみが深くなるので、高信頼性半導体装置１１としての損失が増加する虞はない。
以上により、耐圧及び信頼性の向上と低損失を両立させた高信頼性半導体装置１１を提供することができる。
【００３９】
本実施形態のメサプレーナー構造の高信頼性半導体装置１１の製造方法によれば、レジスト４２をマスクとして、ウェーハ４１をウェットエッチングし、ウェーハ４１の表面４１ａのうち角部３１〜３４に対応する位置にそれぞれ凹部４３を形成し、次いで、開口４４ａが形成されたマスク４４を用いてウェットエッチングするので、ウェーハ４１の表面４１ａに、直線部２１〜２４と、深さが直線部２１〜２４より深くかつｐｎ接合１６の端部を露出する角部３１〜３４とからなる溝１７を容易に形成することができる。
したがって、耐圧及び信頼性の向上と低損失を両立させた高信頼性半導体装置１１を容易に作製することができる。
【００４０】
なお、本実施形態では、ウェットエッチングによりウェーハ４１の表面４１ａの角部３１〜３４に対応する位置それぞれに凹部４３を形成し、次いで、この表面４１ａの溝１７に対応する位置をウェットエッチングするという２段階のウエットエッチングにより、ウェーハ４１の表面４１ａに、直線部２１〜２４と、深さが直線部２１〜２４の深さより深い角部３１〜３４とにより構成される溝１７を形成することとしたが、レーザの出力を変化させてウェーハ４１の表面４１ａにおけるエッチング深さを個々に変化させることにより、直線部２１〜２４と角部３１〜３４とからなる溝１７を形成することとしてもよい。
特に、グリーンレーザを用いれば、角部３１〜３４を精度良く形成できるので好ましい。
レーザを用いた場合、１回の操作で所望の形状の溝１７を形成することができるので、工程の短縮を図ることができる。
【００４１】
［第２の実施形態］
図４は、本発明の第２の実施形態の高信頼性半導体装置を示す平面図、図５は図４のＣ−Ｃ線に沿う断面図である。
本実施形態の高信頼性半導体装置５１が第１の実施形態の高信頼性半導体装置１１と異なる点は、第１の実施形態の高信頼性半導体装置１１では、溝１７の角部３１〜３４の幅と直線部２１〜２４の幅とが一致するように、角部３１〜３４の外側の内壁の曲率半径を内側の内壁の曲率半径より大きくしたのに対し、本実施形態の高信頼性半導体装置５１では、溝５２の角部５３〜５６の幅が直線部２１〜２４の幅より大きくなるように、角部５３〜５６の外側の内壁の曲率半径Ｒ１を内側の内壁の曲率半径Ｒ２より小さくした点である。
【００４２】
この高信頼性半導体装置５１では、角部５３〜５６における外側の内壁５３ａ〜５６ａの曲率半径Ｒ１を、内側の内壁５３ｂ〜５６ｂの曲率半径Ｒ２より小さくしたことにより、角部５３〜５６の外側の内壁５３ａ〜５６ａが外側に広がることとなり、角部５３〜５６の面積が外側に向かって拡大されることとなる。
この角部５３〜５６は、エッチングにより形成されるが、エッチングにより溝５２を形成した場合に、面積が広い角部５３〜５６の方が直線部２１〜２４よりエッチング量が多くなり、したがって、角部５３〜５６の深さは、直線部２１〜２４の深さより深くなる。
【００４３】
この高信頼性半導体装置５１では、角部５３〜５６における外側の内壁５３ａ〜５６ａの曲率半径Ｒ１を、内側の内壁５３ｂ〜５６ｂの曲率半径Ｒ２より小さくしたことにより、角部５３〜５６の深さが直線部２１〜２４の深さより深くなり、したがって、溝５２の角部５３〜５６における耐圧を直線部２１〜２４における耐圧より高くすることが可能になる。これにより、電界を、溝５２の角部５３〜５６に集中させることなく、角部５３〜５６と直線部２１〜２４とに分散させることが可能になる。
また、ｎ型シリコン基板１２におけるｐｎ接合１６の占有面積が変わらずに、溝５２の角部５３〜５６の深さが深くなるので、高信頼性半導体装置５１としての損失も増加しない。
これにより、耐圧及び信頼性の向上と低損失を両立させることが可能になる。
【００４４】
次に、この高信頼性半導体装置５１の製造方法について、図６に基づき説明する。
まず、図６（ａ）に示すように、ｎ型シリコン基板１２の表面の所定位置にベース層１３が形成されたウェーハ４１を用意する。
次いで、ウェーハ４１の表面全面にレジスト６１を塗布し、露光及び現像を行い、レジスト６１のうち溝５２に対応する位置に開口６１ａ、６１ｂを形成する。
【００４５】
ここでは、開口６１ａが溝５２の角部５３〜５６に対応し、開口６１ｂが溝５２の直線部２１〜２４に対応している。
したがって、開口６１ａの幅ｗ１は溝５２の角部５３〜５６の幅に対応しており、開口６１ｂの幅ｗ２は直線部２１〜２４の幅に対応していることとなる。
【００４６】
次いで、図６（ｂ）に示すように、ウェーハ４１の表面４１ａを、開口６１ａ、６１ｂが形成されたレジスト６１をマスクとしてウェットエッチングする。
ここでは、開口６１ａの幅ｗ１が溝５２の角部５３〜５６の幅に対応し、開口６１ｂの幅ｗ２が直線部２１〜２４の幅に対応しているので、得られた溝５２は、角部５３〜５６に対応する部分の幅ｗ１が直線部２１〜２４に対応する部分の幅ｗ２より大きくなるように、すなわち、角部５３〜５６に対応する部分の外側の内壁の曲率半径Ｒ１が、内側の内壁の曲率半径Ｒ２より小さくなるように、形成される。
【００４７】
これにより、ウェーハ４１の表面４１ａには、所望の深さの直線部２１〜２４と、外側の内壁５３ａ〜５６ａの曲率半径Ｒ１が内側の内壁５３ｂ〜５６ｂの曲率半径Ｒ２より小さく、深さが直線部２１〜２４より深くかつｐｎ接合１６の端部を露出する角部５３〜５６が形成されることとなる。
その後、マスク６１を除去する。
【００４８】
次いで、図６（ｃ）に示すように、溝５２の内面にパッシベーション膜となるガラス膜１８を形成する。
次いで、ウェーハ４１の表面４１ａの所定位置に、蒸着法や無電界めっき法によりＡｌ、Ｃｕ、Ｐｄ、Ｎｉ等の電極用金属を堆積させ、電極１５を形成する。
以上により、本実施形態のメサプレーナー構造の高信頼性半導体装置５１を作製することができる。
【００４９】
本実施形態のメサプレーナー構造の高信頼性半導体装置５１においても、第１の実施形態のメサプレーナー構造の高信頼性半導体装置１１と同様の効果を奏することができる。
【００５０】
なお、本実施形態では、ウェーハ４１の表面４１ａの溝５２に対応する位置を、開口６１ａが形成されたレジスト６１をマスクとしてウェットエッチングすることとしたが、レーザの出力を変化させてウェーハ４１の表面４１ａにおけるエッチング深さを個々に変化させることにより、直線部２１〜２４と角部５３〜５６とからなる溝５２を形成することとしても、本実施形態のメサプレーナー構造の高信頼性半導体装置５１を作製することができる。
【００５１】
［第３の実施形態］
図７は、本発明の第３の実施形態の高信頼性半導体装置を示す部分断面図である。
本実施形態の高信頼性半導体装置７１が第１の実施形態の高信頼性半導体装置１１と異なる点は、溝の角部７２を、その深さが、ベース層１３とｎ型シリコン基板１２とのｐｎ接合１６の界面近傍に形成された空乏層７３の位置より深くなるように形成した点であり、その他の点については第１の実施形態の高信頼性半導体装置１１と全く同様である。
【００５２】
空乏層７３は、ｎ型シリコン基板１２及びベース層１３におけるキャリア濃度と、ｐｎ接合１６における不純物拡散濃度とから決定されるので、逆方法にバイアス電圧を印加した場合を考慮すると、溝の角部７２の深さは、空乏層７３より深いことが好ましいということになる。
【００５３】
本実施形態のメサプレーナー構造の高信頼性半導体装置７１においても、第１の実施形態のメサプレーナー構造の高信頼性半導体装置１１と同様の効果を奏することができる。
しかも、溝の角部７２を、その深さがベース層１３とｎ型シリコン基板１２とのｐｎ接合１６の界面近傍に形成された空乏層７３の位置より深くなるように形成したので、溝の角部７２の深さがｐｎ接合１６の界面近傍に形成された空乏層７３の位置より深くなり、したがって、溝７２の角部における耐圧を、溝７２の直線部における耐圧より高くすることができる。その結果、溝７２の角部に電界が集中する虞が無くなり、耐圧及び信頼性をさらに向上させることができ、電界による破壊を防止することができる。
【００５４】
以上、本発明ではメサプレーナー構造の高信頼性半導体装置について説明したが、本発明は、第１の導電型の半導体基板及び第２の導電型の半導体層により形成されたｐｎ接合の周縁部にｐｎ接合の端部を露出する溝を形成した構造であればよく、例えば、サイリスタ等に代表されるような、ｐ−ｎ−ｐ−ｎ等のように４層以上の半導体層を積層した構造の半導体装置に対しても適用可能であり、その技術的価値は大きなものである。
【符号の説明】
【００５５】
１１  高信頼性半導体装置
１２  ｎ型シリコン基板（第１の導電型の半導体基板）
１２ａ  表面（一主面）
１３  ベース層（第２の導電型の半導体層）
１５  電極
１６  ｐｎ接合
１７  溝
１８  ガラス膜
２１〜２４  直線部
３１〜３４  角部
４１  ウェーハ
４１ａ  表面
４２  レジスト
４２ａ  開口
４３  凹部
４４  マスク
４４ａ  開口
５１  高信頼性半導体装置
５２  溝
５３〜５６  角部
５３ａ〜５６ａ  外側の内壁
５３ｂ〜５６ｂ  内側の内壁
６１  レジスト
６１ａ、６１ｂ  開口
７１  高信頼性半導体装置
７２  溝の角部
７３  空乏層
【図１】
0005572531.tif 000002
【図２】
0005572531.tif 000003
【図３】
0005572531.tif 000004
【図４】
0005572531.tif 000005
【図５】
0005572531.tif 000006
【図６】
0005572531.tif 000007
【図７】
0005572531.tif 000008
【図８】
0005572531.tif 000009
【図９】
0005572531.tif 000010