(57)【特許請求の範囲】
【請求項１】
回路素子が形成された半導体基板と、
前記半導体基板に配置され、前記回路素子に接続された接続パッドと、
前記半導体基板の上に形成され、前記接続パッドを露出する開口部を備え、表面が粗化された保護絶縁層と、
前記回路素子が配置された素子形成領域を取り囲んで配置され、前記保護絶縁層からその厚さ方向に貫通して前記半導体基板にまで至る凹部と、
前記保護絶縁層の開口部に配置され、前記接続パッドに電気的に接続されたバンプ電極と、
前記凹部を埋めると共に、前記保護絶縁層の上に、前記バンプ電極の先端が露出するように形成された第１絶縁層と、
前記第１絶縁層の上に形成され、前記バンプ電極に接続された第１配線層と、
前記第１配線層の上に形成された第２絶縁層と、
前記第２絶縁層に形成され、前記第１配線層に到達するビアホールと、
前記ビアホールを除く領域の前記第２絶縁層の上に形成された第２配線層と、
前記ビアホール内からその周囲の前記第２配線層の上面を被覆して形成されて前記第１配線層と前記第２配線層とを接続すると共に、導電性ペースト又ははんだからなるビア導体と、
前記第２配線層に接続された外部接続端子とを有し、
前記第２絶縁層の弾性率は前記第１絶縁層の弾性率より低いことを特徴とする半導体装置。
【請求項２】
前記バンプ電極の先端と前記第１絶縁層の上面は同一面となっていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１絶縁層の表面は粗化されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１配線層及び前記第２配線層の表面は粗化されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２絶縁層の上に形成され、前記第２配線層の接続部上に開口部が設けられたソルダレジストを有することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
回路素子と、
前記回路素子に接続された接続パッドと、
前記接続パッドの上に開口部を備え、表面が粗化された保護絶縁層と
を備えて、複数のチップ領域が画定された半導体ウェハを用意する工程と、
前記半導体ウェハのチップ領域を取り囲む位置に、前記保護絶縁層からその厚さ方向に貫通して前記半導体ウェハにまで至る凹部を形成する工程と、
前記保護絶縁層の開口部内に、前記接続パッドに電気的に接続されるバンプ電極を形成する工程と、
前記凹部を埋めると共に、前記保護絶縁層の上に、前記バンプ電極の先端が露出するように第１絶縁層を形成する工程と、
前記第１絶縁層の上に、前記バンプ電極と電気的に接続される第１配線層を形成する工程と、
前記第１配線層の上に、第２絶縁層の上に金属層が積層された積層膜を形成する工程と、
前記積層膜の上に、前記第１配線層の接続部に対応する部分に開口部が設けられたレジストを形成する工程と、
前記レジストの開口部を通して前記金属層をエッチングすることにより前記金属層に開口部を形成する工程と、
ウェットブラスト法により、前記金属層の開口部を通して前記第２絶縁層をエッチングすることにより、前記第１配線層に到達するビアホールを形成する工程と、
前記ビアホール内からその周囲の前記金属層の上面を被覆するように、導電性ペースト又ははんだからなるビア導体を形成することにより、前記第１配線層と第２配線層となる前記金属層とを前記ビア導体で接続する工程と、
前記ビアホールを形成する工程の後、又は前記ビア導体を形成する工程の後に行われ、前記金属層をパターニングして前記第２配線層を形成する工程と、
前記第２配線層に接続される外部接続端子を形成する工程とを有し、
前記第２絶縁層の弾性率は前記第１絶縁層の弾性率より低く設定されることを特徴とする半導体装置の製造方法。
【請求項７】
前記第１絶縁層を形成する工程において、前記バンプ電極の先端と前記第１絶縁層の上面は同一面になることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１絶縁層を形成する工程は、前記第１絶縁層の表面を粗化することを含むことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記第１配線層及び前記第２配線層を形成する工程は、前記第１配線層及び前記第２配線層の表面を粗化することを含むことを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第２配線層を形成する工程の後に、
前記第２絶縁層の上に、前記第２配線層の接続部上に開口部が設けられたソルダレジストを形成する工程を有することを特徴とする請求項６乃至９のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係り、さらに詳しくは、半導体基板のバンプ電極に多層構造の再配線が形成された半導体パッケージに適用できる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、マルチメディア機器などの高性能化に伴って、ＬＳＩと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。
【０００３】
そのような要求に応じるＩＣパッケ−ジとして、チップサイズと略同等の大きさにパッケ−ジされたＣＳＰ（チップサイズパッケ−ジ）がある。さらには、ウェハ段階でＣＳＰ構造に係る成膜や加工などを行い、その後にダイシングして個別のＣＳＰを得るようにしたウェハレベルＣＳＰが知られている。
【０００４】
ウェハレベルＣＳＰでは、トランジスタなどが形成されたシリコンウェハの接続パッドに再配線が接続されて形成された後に、再配線にバンプ電極が形成される。
【０００５】
特許文献１及び２には、バンプ電極を備えた半導体基板の上にバンプ電極の上部が露出するようにして絶縁層を形成した後に、バンプ電極に接続される配線パターンを形成することが記載されている。
【０００６】
特許文献３には、内層配線板に絶縁樹脂層と銅箔を積層し、銅箔に開口を形成し、ブラスト処理により銅箔の開口から樹脂絶縁層に非貫通穴を形成した後に、めっきによって非貫通穴に導体回路パターンを形成することが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第４１２１５４２号公報
【特許文献２】特許第４４３１６２８号公報
【特許文献３】特開２００２―４３７５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来技術のＣＳＰ構造の半導体装置では、シリコンウェハに形成する再配線は単層で形成される場合が多く、多層配線構造を採用することに関しては何ら考慮されていない（例えば、特許文献１及び２）。特に、ＡＳＩＣやＬｏｇｉｃなどの半導体装置では、多ピン化に対応するために多層構造の再配線を形成することが要求される。
【０００９】
また、従来技術では、半導体装置を実装基板に実装する際の信頼性に関しては考慮されておらず、実装時に半導体装置の外部接続端子に応力が集中することに基づいて導通不良が発生しやすい問題がある。
【００１０】
本発明は以上の課題を鑑みて創作されたものであり、実装基板に信頼性よく実装できる多層構造の再配線を備えた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明は半導体装置に係り、バンプ電極を備えた半導体基板と、前記半導体基板の上に形成され、前記バンプ電極の横方向に配置された第１絶縁層と、前記第１絶縁層の上に形成されて、前記バンプ電極に接続された第１配線層と、前記第１配線層の上に形成された第２絶縁層と、前記第２絶縁層に形成されて、前記第１配線層に到達するビアホールと、前記第２絶縁層の上に形成されて、前記ビアホールに形成されたビア導体を介して前記第１配線層に接続される第２配線層と、前記第２配線層に接続された外部接続端子とを有し、前記第２絶縁層の弾性率は前記第１絶縁層の弾性率より低いことを特徴とする。
【００１２】
本発明の半導体装置は、回路素子が形成された半導体ウェハのバンプ電極に多層構造の再配線と外部接続端子が順に接続されて形成された後に、半導体ウェハが切断されて得られる。
【００１３】
そして、外部接続端子（はんだなど）の直下に配置された第２絶縁層の弾性率はその下の第１絶縁層の弾性率より低く設定されており、第２絶縁層は第１絶縁層より柔かい膜質に設定されている。
【００１４】
半導体装置を実装基板に実装する際、半導体装置と実装基板との熱膨張係数の差に基づいて熱応力が発生し、半導体装置の外部接続端子に応力が集中しやすい。このため、半導体装置の外部接続端子周りにクラックが発生したり、界面剥離が発生したりすることで導通不良となることがある。
【００１５】
本発明では、半導体装置の外部接続端子の直下に応力吸収層として機能する弾性率の低い第２絶縁層が配置されているので、実装時に外部接続端子に集中する応力を第２絶縁層に吸収させることができる。
【００１６】
これにより、半導体装置と実装基板との間で信頼性の高い電気接続が得られるようになり、信頼性の高い電子モジュールが構成される。
【００１７】
上記した発明において、第２配線層はビアホールの外周から外側に延在して形成され、ビア導体は導電性ペースト又ははんだから形成される。
【００１８】
そのような層間接続構造を形成するには、まず、第１配線層の上に、第２絶縁層の上に金属層が積層された積層膜を形成し、その積層膜の上に第１配線層の接続部に対応する部分に開口部が設けられたレジストを形成する。次いで、レジストの開口部を通して金属層をエッチングすることにより金属層に開口部を形成する。
【００１９】
続いて、ウェットブラスト法により、金属層の開口部を通して第２絶縁層をエッチングすることにより、第１配線層に到達するビアホールを形成する。さらに、ビアホールに導電性ペースト又ははんだからなるビア導体を形成することにより、前記第１配線層と第２配線層となる金属層とをビア導体で接続する。
【００２０】
このような製造方法を採用することにより、外部接続端子にかかる応力を吸収する応力吸収層として機能する第２絶縁層を含む多層配線を備えた半導体装置を簡易な方法によって低コストで製造することができる。
【発明の効果】
【００２１】
以上説明したように、本発明では、多層構造の再配線を備えた半導体装置を実装基板に信頼性よく実装することができる。
【図面の簡単な説明】
【００２２】
【図１】図１は本発明の実施形態の半導体装置の製造方法を示す断面図（その１）である。
【図２】図２（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その２）である。
【図３】図３（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その３）である。
【図４】図４（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その４）である。
【図５】図５（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その５）である。
【図６】図６（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その６）である。
【図７】図７（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その７）である。
【図８】図８（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その８）である。
【図９】図９（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その９）である。
【図１０】図１０は本発明の実施形態の半導体装置の製造方法を示す断面図（その１０）である。
【図１１】図１１（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その１１）である。
【図１２】図１２は本発明の実施形態の半導体装置の製造方法を示す断面図（その１２）である。
【図１３】図１３は本発明の実施形態の半導体装置の製造方法を示す断面図（その１３）である。
【図１４】図１４は本発明の実施形態の半導体装置を示す断面図である。
【図１５】図１５は本発明の実施形態の半導体装置が実装基板に実装される様子を示す断面図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２４】
図１〜図１３は本発明の実施形態の半導体装置の製造方法を示す断面図、図１４は同じく実施形態の半導体装置を示す断面図である。
【００２５】
本実施形態の半導体装置の製造方法では、まず、図１に示すようなシリコンウェハ１０を用意する。本実施形態では半導体ウェハとしてシリコンウェハ１０を例示する。
【００２６】
シリコンウェハ１０は、その最上に、接続パッド１２とそれを露出させる開口部１４ｘが設けられたパッシベーション層１４（保護絶縁層）とを備えている。
【００２７】
接続パッド１２はアルミニウム又はアルミニウム合金などから形成され、パッシベーション層１４はシリコン窒化層１４ａ及びポリイミド樹脂層１４ｂが下から順に形成されて構成される。なお、ポリイミド樹脂層１４ｂを省略してシリコン窒化層１４ａからパッシベーション層１４を構成してもよい。
【００２８】
シリコンウェハ１０には、トランジスタ（半導体素子）、キャパシタ及び抵抗などの回路素子が形成された複数の素子形成領域Ｔが設けられている。各素子形成領域Ｔの上には、各種回路素子を接続するための多層配線（不図示）が形成されており、多層配線は接続パッド１２に接続されている。
【００２９】
図１の平面図を加えて説明すると、シリコンウェハ１０には、素子形成領域Ｔを含むチップ領域Ａが多数設けられている。チップ領域Ａは格子状に配置されたダイシングラインＤで囲まれて画定されている。
【００３０】
図１の平面図の例では、接続パッド１２はエリアアレイ型で配置されており、各チップ領域Ａの全体にそれぞれ格子状に配置されている。あるいは、接続パッド１２がペリフェラル型で配置され、各チップ領域Ａの周縁部にそれぞれ配置されていてもよい。シリコンウェハ１０は、後に、各チップ領域Ａが得られるようにダイシングラインＤで切断されて個々の半導体チップ（半導体装置）となる。
【００３１】
以下の工程では、図１のシリコンウェハ１０の一つのチップ領域Ａを部分的に示しながら説明する。
【００３２】
図２（ａ）に示すように、図１で説明したシリコンウェハ１０を用意する。シリコンウェハ１０の厚みは６００〜８００μｍ程度である。
【００３３】
次いで、図２（ｂ）に示すように、シリコンウェハ１０の上に厚みが５０μｍ程度のドライフィルムレジスト１６を貼付し、フォトリソグラフィに基づいて露光・現像を行うことにより、ドライフィルムレジスト１６をパターニングする。これにより、各チップ領域Ａの上にドライフィルムレジスト１６が残され、ダイシングラインＤの上にドライフィルムレジスト１６の開口部１６ａが配置される。
【００３４】
続いて、図３（ａ）に示すように、ウェットブラスト法によりドライフィルムレジスト１６をマスクにしてその開口部１６ａを通してパッシベーション層１４の上面から厚み方向にエッチングする。これにより、シリコンウェハ１０のダイシングラインＤ（図１）に凹部Ｃが形成される。凹部Ｃは各チップ領域Ａを取り囲むように格子状に形成される。
【００３５】
後述するように、シリコンウェハ１０に形成される凹部Ｃは、シリコンウェハ１０上に形成される層間絶縁層の密着性を向上させるアンカーとして機能する。
【００３６】
その後に、図３（ｂ）に示すように、レジスト剥離液によってドライフィルムレジスト１６が除去される。なお、ドライフィルムレジスト１６の代わりに、液状のレジストを使用して同様なマスクを形成してもよい。
【００３７】
次いで、図４（ａ）に示すように、図３（ｂ）の構造体の上面側を酸素プラズマによってクリーニング処理する。これにより、パッシベーション層１４が表面改質（粗化）されると共に、接続パッド１２の表面が洗浄される。
【００３８】
続いて、図４（ｂ）に示すように、ワイヤボンディング法に基づいて、接続パッド１２の上に先端が尖った金（Ａｕ）ワイヤバンプ１８を形成する。バンプ電極として金ワイヤバンプ１８を例示するが、ワイヤボンディング法に基づいて、同様な形状の銅（Ｃｕ）ワイヤバンプを形成してもよい。
【００３９】
あるいは、電解めっき法によって金（Ａｕ）バンプなどを形成してもよいし、無電解めっき法によってニッケル（Ｎｉ）／金（Ａｕ）バンプを順に形成してもよい。
【００４０】
次いで、図５（ａ）に示すように、金ワイヤバンプ１８が設けられたシリコンウェハ１０の上にＢステージ（半硬化状態）の樹脂フィルム２０ａを貼付する。樹脂フィルム２０ａとしては、エポキシ樹脂又はポリイミド樹脂などの熱硬化性樹脂が使用される。
【００４１】
樹脂フィルム２０ａの厚みは、金ワイヤバンプ１８の高さより若干薄い厚み（例えば３０μｍ）に設定され、樹脂フィルム２０ａの上面に金ワイヤバンプ１８の先端が露出した状態となる。
【００４２】
続いて、図５（ｂ）に示すように、樹脂フィルム２０ａを押圧治具（不図示）で下側に押圧して平坦化し、１８０℃程度の温度で加熱処理することにより、Ｂステージの樹脂フィルム２０ａを硬化させて第１層間絶縁層２０を得る。
【００４３】
このとき、平坦化処理によって金ワイヤバンプ１８の先端が潰されて接続部１８ａとなる。このようにして、金ワイヤバンプ１８の接続部１８ａと第１層間絶縁層２０の上面とが同一面を構成するように平坦化される。
【００４４】
また、前述したように、シリコンウェハ１０のダイシングラインＤ（図１）に凹部Ｃが形成されているので、第１層間絶縁層２０がアンカー効果によってシリコンウェハ１０に密着性よく形成される。
【００４５】
ここで、金ワイヤバンプ１８の横方向に形成される第１層間絶縁層２０はその弾性率が３〜２０ＧＰａに設定され、応力に対してひずみの比較的小さい固い膜質に設定される。第１層間絶縁層２０は適度な機械強度を有しており、金ワイヤバンプ１８などが第１層間絶縁層２０で保護される。
【００４６】
後述するように、第１層間絶縁層２０の上に形成されて、外部接続端子（はんだなど）の直下に配置される第２層間絶縁層は、外部接続端子にかかる応力を吸収させるために第１層間絶縁層２０の弾性率より低く設定され、比較的柔かい膜質に設定される。
【００４７】
第１層間絶縁層２０の弾性率は、樹脂に含まれる例えばシリカなどの無機フィラーの含有量によって調整することができる。弾性率が３〜２０ＧＰａの第１層間絶縁層２０を得るには、無機フィラーの含有率が４０％〜９０％に設定される。
【００４８】
さらに、図６（ａ）に示すように、第１層間絶縁層２０及び金ワイヤバンプ１８の接続部１８ａを四フッ化炭素（ＣＦ4）が添加された酸素（Ｏ2）プラズマによってアッシング処理を行う。
【００４９】
これにより、金ワイヤバンプ１８の接続部１８ａに残存する樹脂が除去され、接続部１８ａをクリーンな状態で露出させることができる。また同時に、第１層間絶縁層２０の表面がライトエッチングされて粗化されることで、表面にアンカーが形成される。
【００５０】
次いで、図６（ｂ）に示すように、第１層間絶縁層２０の上にスパッタ法（ＰＶＤ法）によって金属層を成膜することによりシード層３０ａを得る。第１層間絶縁層２０の表面が粗化されているので、シード層３０ａは第１層間絶縁層２０の上に密着性よく形成される。
【００５１】
シード層３０ａの好適な例としては、下から順に、チタン（Ｔｉ）層（厚み：０．１μｍ以上）／銅（Ｃｕ）層（厚み：０．２〜０．５μｍ）が形成された積層膜が使用される。あるいは、シード層３０ａとして、下から順に、クロム（Ｃｒ）層（厚み：０．０３５μｍ以上）／銅（Ｃｕ）層（厚み：０．２〜０．５μｍ）が形成された積層膜が使用される。
【００５２】
次いで、図７（ａ）に示すように、フォトリソグラフィに基づいて、第１配線層が配置される部分に開口部１９ａが設けられためっきレジスト１９をシード層３０ａの上に形成する。さらに、シード層３０ａをめっき給電経路に利用する電解めっきにより、めっきレジスト１９の開口部１９ａに金属パターン層３０ｂを形成する。金属パターン層３０ｂは銅などの配線材料から形成される。
【００５３】
続いて、めっきレジスト１９を除去した後に、金属パターン層３０ｂをマスクにしてシード層３０ａをエッチングする。
【００５４】
これにより、図７（ｂ）に示すように、シード層３０ａ及び金属めっき層３０ｂから構成される第１配線層３０が得られる。第１配線層３０は金ワイヤバンプ１８の接続部１８ａに電気接続されて形成される。さらに、ギ酸系の薬液により第１配線層３０の表面を処理して粗化することによってアンカーを形成する。
【００５５】
次いで、図８（ａ）に示すように、Ｂステージ（半硬化状態）の樹脂フィルム２２ａの上に銅箔３２ａが貼付された構造の銅箔付き樹脂フィルムＣＦを用意する。銅箔３２ａの厚みは５〜１８μｍであり、樹脂フィルム２２ａの厚みは好適には３０〜６０μｍである。樹脂フィルム２２ａとしては、エポキシ樹脂又はポリイミド樹脂などの熱硬化性樹脂が使用される。
【００５６】
そして、銅箔付き樹脂フィルムＣＦの樹脂フィルム２２ａの面を第１配線層３０の上に圧着する。さらに、１８０℃程度の温度で加熱処理することにより、Ｂステージの樹脂フィルム２２ａを硬化させて第２層間絶縁層２２を得る。
【００５７】
第１配線層３０の表面は粗化されているので、第２層間絶縁層２２は第１配線層３０に密着性よく形成される。
【００５８】
ここで、第２層間絶縁層２２はその弾性率が０．５〜２ＧＰａに設定され、応力に対してひずみが比較的大きい柔かい膜質に設定される。つまり、第２層間絶縁層２２の弾性率は第１層間絶縁層２０の弾性率より低く設定される。後述するように、第２層間絶縁層２２の直上に搭載される外部接続端子にかかる応力を吸収させるためである。
【００５９】
第２層間絶縁層２２の弾性率は、樹脂に含まれる例えばシリカなどの無機フィラーの含有量によって調整することができる。弾性率が０．５〜２ＧＰａの第２層間絶縁層２２を得るには、無機フィラーの含有率が０％〜２０％に設定される。あるいは、第１層間絶縁層２０と第２層間絶縁層２２との間で、異なる骨格の樹脂を採用することで弾性率を調整してもよい。
【００６０】
第１層間絶縁層２０及び第２層間絶縁層２２の厚みは任意に設定できるが、外部接続端子にかかる応力をより十分に吸収させるという観点からは、弾性率の低い第２層間絶縁層２２の厚みは比較的厚い方が好ましい。好適な例としては、第２層間絶縁層２２の厚みは、第１層間絶縁層２０の厚みの１〜２倍程度に設定される。例えば、第１層間絶縁層２０の厚みが３０μｍの場合は、第２層間絶縁層２２の厚みは３０〜６０μｍに設定される。
【００６１】
本実施形態では、第１配線層３０の上に銅箔付き樹脂フィルムＣＦを貼付しているが、絶縁層の上に金属層が積層された各種の積層膜を使用することができる。
【００６２】
続いて、図８（ｂ）に示すように、第１配線層３０の接続部に対応する部分に開口部２３ａが設けられたドライフィルムレジスト２３を形成する。さらに、第二塩化銅水溶液などの銅のエッチャントにより、ドライフィルムレジスト２３をマスクにしてその開口部２３ａを通して銅箔３２ａをウェットエッチングして銅箔３２ａに開口部３２ｘを形成する。
【００６３】
さらに、図９（ａ）に示すように、ドライフィルムレジスト２３を残した状態で（図８（ｂ））、銅箔３２ａの開口部３２ｘに露出する第２層間絶縁層２２をウェットブラスト法によりエッチングすることにより、第１配線層３０の接続部に到達するビアホールＶＨを形成する。ビアホールＶＨの径は例えば５０〜８０μｍに設定される。このとき、ウェットブラスト処理によってドライフィルムレジスト２３（図８（ｂ））が同時にエッチングされて除去される。
【００６４】
ウェットブラスト法は、アルミナ砥粒などの粒子と水などの液体とを混ぜて得られるスラリーを噴射ノズルから圧縮空気の力を使って高速に噴射させることにより、スラリー内の粒子で対象物を物理的にエッチングする加工方法である。
【００６５】
また、ウェットブラスト処理では、第１配線層３０（銅）のエッチングレートはかなり低いため、第１配線層３０は第２層間絶縁層２２をエッチングする際のストッパとなる。また、ドライフィルムレジスト２３（図８（ｂ））は、第２層間絶縁層２２のエッチング途中で全てが消失する厚みに設定され、ドライフィルムレジスト２３が消失した後は、銅箔３２ａがマスクとして機能する。
【００６６】
これにより、後に第２配線層となる銅箔３２ａの表面がウェットブラスト処理によって粗化されてアンカーが同時に形成される。
【００６７】
なお、本実施形態と違って、レーザで第２層間絶縁層２２にビアホールＶＨを形成する場合は、ビアホールＶＨ内に樹脂スミアが発生するため、過マンガン酸法などのウェット処理によってデスミア処理を行う必要がある。
【００６８】
しかしながら、ウェットブラスト法を使用する場合は、樹脂スミアは発生しにくく、第２層間絶縁層２２にビアホールＶＨを形成した後に、水洗することでクリーンなビアホールＶＨが容易に得られる。このように、本実施形態では、環境負荷となるデスミア処理を省略することができる。
【００６９】
次いで、図９（ｂ）に示すように、銅箔３２ａの上にエッチングレジスト（不図示）をパターニングし、それをマスクにして銅箔３２ａをエッチングすることにより、第２配線層３２を得る。
【００７０】
この時点では、ビアホールＶＨ内にはビア導体が形成されていないため、第１配線層３０と第２配線層３２とは電気的に接続されていない状態である。
【００７１】
そこで、ビアホールＶＨ内にビア導体を形成して第１配線層３０と第２配線層３２とをビア導体を介して電気的に接続する。
【００７２】
本実施形態では、ビア導体の形成方法として、スパッタ法や電解又は無電解めっきなどのコスト高となる手法を採用しない。
【００７３】
つまり、図１０に示すように、ディスペンス法によってディスペンサ装置（不図示）のノズル５から銀ペーストなどの導電性ペースト４０をビアホールＶＨ内に塗布した後に、導電性ペースト４０を加熱処理して硬化させることにより第１配線層３０と第２配線層３２とを電気接続する。導電性ペースト４０は、熱硬化性樹脂をバインダーとし、その中に銀粒子などの導電性粒子を分散させたものである。
【００７４】
図１１（ａ）に示すように、ディスペンス法によって導電性ペースト４０を形成する場合は、導電性ペースト４０はビアホールＶＨ内に充填され、かつビアホールＶＨの近傍の第２配線層３２を被覆して形成される。
【００７５】
あるいは、ディスペンス法の代わりに、インクジェット法によって導電性ペースト４０をビアホールＶＨに形成してもよい。図１１（ｂ）に示すように、インクジェット法を使用する場合は、導電性ペースト４０はビアホールＶＨ内に埋め込まれず、ビアホールＶＨ内に凹部が残された状態となる。
【００７６】
つまり、ビアホールＶＨの底面及び側面に沿って導電性ペースト４０がいわゆるコンフォーマルビアとして形成される。インクジェット法を使用する場合も、導電性ペースト４０はビアホールＶＨの近傍の第２配線層３２を被覆して形成される。
【００７７】
また、ビア導体を形成する他の方法としては、感光剤を含有する感光性導電性ペーストを使用してもよい。この場合、感光性導電性ペーストをスピンコータなどでシリコンウェハ１０の上面全体に塗布し、フォトリソグラフィに基づいて露光・現像することにより、ビアホールＶＨに導電性ペースト４０を選択的に形成して第１配線層３０と第２配線層３２とを電気接続する。感光性導電性ペーストとしては、感光性の銀ペーストなどがある。感光性導電性ペーストを使用する場合は、インクジェット法で導電性ペースト４０を形成する場合と同様にコンフォーマルビアとして形成される。
【００７８】
あるいは、導電性ペースト４０以外では、ビアホールＶＨにはんだを充填して第１配線層３０と第２配線層３２とをはんだで電気接続してもよい。この場合は、ビアホールＶＨにはんだボールを搭載し、リフロー加熱してビアホールＶＨにはんだを充填する。又は、はんだペースト（クリームはんだ）をビアホールＶＨに選択的に塗布してもよい。
【００７９】
以上の手法により、コスト高を招くスパッタ法や環境負荷が大きく工程が煩雑なめっき法を使用することなく、ビアホールＶＨに導電性ペースト又ははんだを形成することにより、低コストで容易にビア導体を形成することができる。
【００８０】
このようにして、第２配線層３２が第２層間絶縁層２２に形成されたビアホールＶＨを介して第１配線層３０に接続された層間接続構造が得られる。そして、シリコンウェハ１０に設けられた金ワイヤバンプ１８に多層構造の再配線（第１、第２配線層３０，３２）が接続される。再配線（第１、第２配線層３０，３２）によって、シリコンウェハ１０の接続パッド１２のピッチが実装基板の接続電極のピッチに対応するようにピッチ変換される。
【００８１】
なお、銅箔３２ａをパターニングして第２配線層３２を形成する工程は、ウェットブラスト法でビアホールＶＨを形成した後に行っているが、ビアホールＶＨに導電性ペースト４０を形成した後（図１１（ａ）及び（ｂ）の後）に行ってもよい。
【００８２】
その後に、図１２に示すように、第２配線層３２の接続部上に開口部２４ａが設けられたソルダレジスト２４を形成する。第２配線層３２の表面は粗化されているため、ソルダレジスト２４は密着性よく第２配線層３２の上に形成される。その後に、ソルダレジスト２４の表面を酸素プラズマによってアッシング処理することにより、表面を親水性に改質して濡れ性を向上させる。
【００８３】
さらに、図１３に示すように、ソルダレジスト２４の開口部２４ａにはんだボールを搭載し、リフロー加熱することにより、第２配線層３２の接続部に接続される外部接続端子３４を形成する。はんだボールとして、樹脂ボールの外面にはんだ層が形成されたものを使用してもよい。
【００８４】
続いて、同じく図１３に示すように、必要に応じて、シリコンウェハ１０の背面をグラインダーで研削することにより、シリコンウェハ１０の厚みを５０〜３００μｍ程度に薄型化する。その後に、シリコンウェハ１０をダイシングラインＤ（図１）に沿って切断する。これにより、図１４に示すように、シリコンウェハ１０が個々のシリコン基板１０ａ（半導体基板）に個片化されて個々のＣＳＰ構造を有する半導体装置１が得られる。
【００８５】
なお、本実施形態では、２層の多層配線（第１、第２配線層３０，３２）を例示するが、前述した図８（ａ）〜図１１（ａ）及び（ｂ）の工程を繰り返すことにより、任意の積層数の多層配線を形成することができる。
【００８６】
以上説明したように、本実施形態の半導体装置の製造方法では、まず、回路素子が形成されたシリコンウェハ１０の接続パッド１２に金ワイヤバンプ１８を形成し、その上部の接続部１８ａが露出するように第１層間絶縁層２０を形成する。
【００８７】
次いで、第１層間絶縁層２０の上に金ワイヤバンプ１８に接続される第１配線層３０を形成する。続いて、第１配線層３０の上に銅箔付き樹脂フィルムＣＦを圧着して樹脂フィルム２２ａを第２層間絶縁層２２として利用する。第２層間絶縁層２２は第１層間絶縁層２０より弾性率が低く設定され、外部接続端子３４にかかる応力を吸収する応力吸収層として機能する。
【００８８】
さらに、第１配線層３０の接続部に対応する部分に開口部２３ａが設けられたドライフィルムレジスト２３を銅箔３２ａの上に形成し、銅箔３２ａをエッチングして開口部３２ｘを形成する。
【００８９】
次いで、この状態で、ウェットブラスト法により、銅箔３２ａの開口部３２ｘから第２層間絶縁層２２をエッチングして第１配線層３０に到達するビアホールＶＨを形成する。
【００９０】
その後に、ビアホールＶＨに導電性ペースト４０又ははんだからなるビア導体を形成することにより、第１配線層３０と第２金属層３２ａとを電気接続する。所定の段階で第２金属層３２ａがパターン化されて第２配線層３２となる。その後に、第２配線層３２に外部接続端子３４が設けられる。
【００９１】
このような手法を採用することにより、第１配線層３０にビアホールＶＨを介して接続される第２配線層３２を形成する際に、以下の技術を使用する必要がない。すなわち、１）感光性ポリイミドを用いるフォトビアの形成、２）スパッタ法による金属層（シード層など）の成膜、３）レーザによるビアホールの形成、４）過マンガン酸系強アルカリ液によるビアホールのデスミア処理、５）湿式めっき（無電解Ｃｕめっき／電解Ｃｕめっき）による配線形成に係る技術を使用する必要がない。
【００９２】
従って、製造に係る工程数を大幅に削減できるので、製造コストを低減することができる。また、デスミア処理や湿式めっきプロセスが不要となるため、有害廃液を削減することができ、環境負荷の低減を図ることができる。
【００９３】
このように、本実施形態では、低コスト化を図れる簡易な方法によって、外部接続端子にかかる応力を吸収する第２層間絶縁層２２を含む多層構造の再配線（第１、第２配線層３０，３２）をシリコンウェハ１０に形成することがきる。従って、ＡＳＩＣやＬｏｇｉｃなどの多ピン化が要求される半導体装置の製造に容易に対応できるようになる。
【００９４】
図１４に示すように、本実施形態の半導体装置１では、シリコン基板１０ａ（半導体基板）には、トランジスタなどの回路素子が形成された素子形成領域Ｔ（図１）が設けられている。シリコン基板１０ａには接続パッド１２が設けられており、接続パッド１２は多層配線（不図示）を介して素子形成領域Ｔ（図１）に接続されている。
【００９５】
接続パッド１２には金ワイヤバンプ１８が形成されており、金ワイヤバンプ１８の横方向には第１層間絶縁層２０が形成されている。金ワイヤバンプ１８の接続部１８ａが第１層間絶縁層２０の上面と同一高さに配置されて平坦化されている。
【００９６】
さらに、第１層間絶縁層２０の上には、金ワイヤバンプ１８の接続部１８ａに接続される第１配線層３０が形成されている。第１配線層３０の上には第２層間絶縁層２２が形成されており、第２層間絶縁層２２には第１配線層３０の接続部に到達するビアホールＶＨが形成されている。
【００９７】
第２層間絶縁層２２の上には、ビアホールＶＨの外周から外側に延在する第２配線層３２が形成されている。第２配線層３２は銅箔３２ａがパターニングされて形成される。
【００９８】
さらに、ビアホールＶＨ内には導電性ペースト４０が充填されている。導電性ペースト４０はビアホールＶＨ内からその外側近傍まで形成され、ビアホールＶＨの近傍の第２配線層３２を被覆して形成されている。
【００９９】
これにより、第１配線層３０が導電性ペースト４０（ビア導体）を介して第２配線層３２に電気的に接続されている。導電性ペースト４０の代わりにはんだによって第１配線層３０と第２配線層３２とを接続してもよい。
【０１００】
前述したように、導電性ペースト４０は必ずしもビアホールＶＨを埋め込んで形成される必要はなく、ビアホールＶＨの底面及び側面に沿ってコンフォーマルビアとして形成されていてもよい。
【０１０１】
本実施形態の半導体装置１では、前述した製造方法で製造されるので、ビアホールＶＨ内の導電性ペースト４０（ビア導体）の上に第２配線層３２が配置されない構造となる。
【０１０２】
さらに、第２配線層３２の接続部の上に開口部２４ａが設けられたソルダレジスト２４が形成されている。そして、ソルダレジスト２４の開口部２４ａに第２配線層３２に接続される外部接続端子３４が設けられている。
【０１０３】
再配線（第１、第２配線層３０，３２）によって、シリコン基板１０ａの接続パッド１２のピッチが実装基板の接続電極のピッチに対応するようにピッチ変換される。
【０１０４】
第２層間絶縁層２２はその弾性率が第１層間絶縁層２０より低く設定されて、外部接続端子３４にかかる応力が第２層間絶縁層２２に吸収されるようになっている。
【０１０５】
図１５に示すように、半導体装置１の外部接続端子３４が実装基板５０（マザーボードなど）の接続電極５２にリフローはんだ付けなどによって接続される。さらに、半導体装置１の下側の隙間にアンダーフィル樹脂５４が充填される。必ずしもアンダーフィル樹脂５４を充填する必要はなく、アンダーフィル樹脂５４が省略される場合もある。
【０１０６】
半導体装置１を実装基板５０に実装する際、加熱処理時などに半導体装置１と実装基板５０との熱膨張係数の差に基づいて熱応力が発生し、半導体装置１の外部接続端子３４に応力が集中しやすい。これにより、半導体装置１の外部接続端子３４周りにクラックが発生したり、界面剥離が発生したりすることで導通不良となることがある。
【０１０７】
本実施形態では、半導体装置１の外部接続端子３４の直下（図１５では直上）に第１層間絶縁層２０より弾性率が低く柔かい膜質に設定された第２層間絶縁層２２が存在する。このため、第２層間絶縁層２２は外部接続端子３４に集中する応力を吸収する応力吸収層として機能する。
【０１０８】
これにより、半導体装置１の外部接続端子３４への応力集中が緩和される。従って、半導体装置１の外部接続端子３４周りにクラックが発生したり、界面剥離が発生したりする不具合が解消される。
【０１０９】
また、第２層間絶縁層２２の下（図１５では上）にはそれより弾性率が高く適度な固さを有する第１層間絶縁層２０が存在するので、十分な機械強度の薄型の半導体装置１が構成される。
【０１１０】
これにより、半導体装置１と実装基板５０との間で信頼性の高い電気接続が得られるようになり、信頼性の高い電子モジュールが構成される。
【０１１１】
前述した実施形態では層間絶縁層を２層で積層する例を示したが、積層数を増やす場合においても同様に、外部接続端子３４の直下の層間絶縁層の弾性率を他の層間絶縁層より低く設定すればよい。
【符号の説明】
【０１１２】
１…半導体装置（半導体装置）２…配線基板（半導体装置）、５…ノズル、１０…シリコンウェハ（半導体ウェハ）、１０ａ…シリコン基板（半導体基板）、１２…接続パッド、１４…パッシベーション層、１４ａ…シリコン窒化層、１４ｂ…ポリイミド樹脂層、１４ｘ，１６ａ，１９ａ，２３ａ，２４ａ，３２ｘ…開口部、１６，２３…ドライフィルムレジスト、１８…金ワイヤバンプ（バンプ電極）、１８ａ…接続部、１９…めっきレジスト、２０…第１層間絶縁層、２０ａ，２２ａ…樹脂フィルム、２２…第２層間絶縁層、２４…ソルダレジスト、３０…第１配線層、３０ａ…シード層、３０ｂ…金属パターン層、３２…第２配線層、３２ａ…銅箔、３４…外部接続端子、４０…導電性ペースト（ビア導体）、５０…実装基板、５２…接続電極、５４…アンダーフィル樹脂、Ａ…チップ領域、Ｔ…素子形成領域、ＣＦ…銅箔付き樹脂フィルム、Ｄ…ダイシングライン、ＶＨ…ビアホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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