(57)【特許請求の範囲】
【請求項１】
マトリクス表示領域を有するアレイ基板と、
該アレイ基板に対向して電気光学材料を狭持するカラーフィルタ基板と、
前記アレイ基板上に形成された走査線駆動回路を有する画像表示装置であって、
前記表示領域の外側の額縁領域に形成され、前記アレイ基板から供給された所定の電位を持つ透明電極を具備し、
該透明電極は前記カラーフィルタ基板上おいて、前記アレイ基板に対向する面上に前記走査線駆動回路を覆うように形成され、
前記所定の電位は、前記走査線駆動回路内のコンタクトホールに供給される最大電位以上の電位であることを特徴とする画像表示装置。
【請求項２】
前記透明電極は、前記マトリクス表示領域に対向して前記カラーフィルタ基板上に形成された透明電極とは分離されていることを特徴とする請求項１に記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス用走査線駆動回路を搭載した画像表示装置の構成に関するもので、とくにコンタクトホールを有する走査線駆動回路に薄膜トランジスタを採用した液晶表示装置に適用して好適なものである。
【背景技術】
【０００２】
アクティブマトリクス用走査線駆動回路を有する液晶表示装置等の画像表示パネルにおいて、その表示パネルを走査するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。当該シフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。
【０００３】
ゲート線駆動回路のシフトレジスタを非晶質シリコン薄膜トランジスタ（以下「ａ−Ｓｉ ＴＦＴ」）で構成した液晶表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型ＰＣ、携帯情報端末（ＰＤＡ）、マルチ・メディア・プレーヤ（ＰＭＰ）、簡易型カーナビゲーションシステム（ＰＮＤ：Personal Navigation Device）の画面などに採用されている（非特許文献１参照）。
【０００４】
また、アクティブマトリクス液晶表示パネルの狭額縁化のため、ゲート線駆動回路がこの液晶表示パネルの周縁を囲むように形成されるシール材近傍もしくは、駆動回路の一部がシール材の下に配置させることが必要となる。
ゲート線駆動回路には異種の金属配線間を接続するために多数のコンタクトホールを有す。このコンタクトホールは、異なる層に形成された第１金属薄膜と第２金属薄膜を電気的に接続するためのもので、第１金属薄膜上にコンタクトホールが形成されたものと、第２金属薄膜上にコンタクトホールが形成されたものがあり、両コンタクトホール間を導電性膜によってブリッジする。
このコンタクトホールにより開口した金属配線間を接続する上記導電性膜の材料として、一般的にＩＴＯのような透明導電性膜が用いられる。このＩＴＯ膜はカバレッジ特性が悪い（特許文献１参照）ため、コンタクトホールの一部では、金属薄膜が透明導電性膜に覆われず、金属薄膜が露出している箇所がある。
シール材の内側近傍やシール材の下では、水分、不純物等の影響を受けやすいため、シール材の内側近傍もしくはシール材の下に形成されたコンタクトホールによるカバレッジ不良箇所では、金属薄膜と水分、不純物等が接触する。そして、金属薄膜からなる配線、端子、電極等が酸化等により腐食されてしまう。（以後、このコンタクトホール近傍の金属配線などの腐食現象をコンタクトホール腐食と称する。）
【０００５】
また、このＩＴＯ膜のカバレッジ特性不良は、特にＩＴＯ膜を非晶質で形成し、その後に結晶化させるようなプロセスを用いる場合には非常に高い頻度で発生する。一般的に、ＩＴＯ膜のパターン加工は、薬液によるウェットエッチングがよく用いられる。結晶質のＩＴＯ膜の場合、ウェットエッチングに用いる薬液として塩酸＋硝酸系の水溶液からなる強酸を用いる必要がある。このような場合、ゲート信号線、ソース信号線や、反射電極としてＡｌ、Ａｇ、あるいはＭｏのような金属薄膜が共存すると、ＩＴＯ膜のウェットエッチング時に、これらの金属薄膜を腐食断線させてしまうという恐れがあった。
【０００６】
一方、非晶質状態のＩＴＯ膜の場合、シュウ酸系水溶液のような弱酸でウェットエッチングすることが可能である。このため、Ａｌ、Ａｇ、あるいはＭｏのような金属薄膜が共存しても、これらの金属薄膜を腐食断線させることがない。従って、まずＩＴＯ膜を非晶質状態で成膜し、シュウ酸エッチング液を用いてパターン加工を行った後、例えば加熱手段等を用いて結晶化させ、最終的には化学的に安定化させるというプロセスを用いることが好ましい。
【０００７】
しかしながら、ＩＴＯ膜が非晶質状態から結晶化状態へ相変化するときに、原子の無秩序配列構造から規則配列への変化にともなう体積の収縮（結晶原子間距離が小さくなる）が起こる。このため、ＩＴＯ膜には、基板からの引っ張り応力が加わるために、特にコンタクトホールのような段差部においてＩＴＯ膜の段切れ断線が発生しやすくなる。以上のように、コンタクトホールを非晶質ＩＴＯ膜で覆うとエッチングの点では良いのだが、被覆性が良くない。このため、水分や不純物の侵入による前記コンタクトホール腐食を引き起こすことがある。
【０００８】
特に、ａ−ｓｉ ＴＦＴで構成したゲート線駆動回路の場合、この回路内の信号振幅は、例えばＨｉｇｈ電圧が２４Ｖ、Ｌｏｗ電圧が−６Ｖとすれば、電位差が３０Ｖと非常に大きく、高温高湿環境下において動作させた場合、この電位差により、所謂電気分解反応が発生し、コンタクトホールのカバレッジ不良により露出した高電位が与えられた金属配線の腐食が大きな問題となっている。
【特許文献１】特開平１１−２８１９９２号公報
【非特許文献１】Jin Young Choi, Jin Jeon, Jong Heon Han, Seob Shin, Se Chun Oh, Jun Ho Song, Kee Han Uh, and Hyung Guel Kim、「A Compact and Cost-efficient TFT-LCD through the Triple-Gate Pixel Structure」、２７４頁〜２７６頁、ＳＩＤ  '０６  ＤＩＧＥＳＴ
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は以上のような課題を解決するためになされたものであり、高温高湿環境下で動作させたとしてもコンタクトホール近傍の金属配線の腐食を抑制することができるアクティブマトリクス用走査線駆動回路および画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る画像表示装置は、マトリクス表示領域を有するアレイ基板と、このアレイ基板に対向して電気光学材料を狭持するカラーフィルタ基板と、前記アレイ基板上に形成された走査線駆動回路を有する画像表示装置であって、前記表示領域の外側の額縁領域に形成され、前記アレイ基板から供給された所定の電位を持つ透明電極を具備し、この透明電極は前記カラーフィルタ基板上おいて、前記アレイ基板に対向する面上に前記走査線駆動回路を覆うように形成され、前記所定の電位は、前記走査線駆動回路内のコンタクトホールに供給される最大電位以上の電位であることを特徴とする。
【発明の効果】
【００１１】
本発明のアクティブマトリクス用走査線駆動回路の構成を採用することにより、高温高湿環境下で動作させたとしてもコンタクトホール近傍の金属配線の腐食を抑制することができるアクティブマトリクス用走査線駆動回路を得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００１３】
実施の形態１．
図１は、実施の形態１による表示装置の平面図であり、図２は図１のIII−III線に沿って切断した断面図である。図１に示すように、本実施の形態による表示装置４００は、アクティブマトリクス用表示パネル３００と、この表示パネル３００に具備されて駆動信号をそれぞれ出力するソース線ドライバＩＣ１５０およびゲート線（走査線）駆動回路１６０で構成される。
さらに前記表示パネル３００は、第１基板１１０、その基板上に配設された複数のゲート線（走査線：ＧＬ１〜ＧＬｎ）、このゲート線と絶縁するように交差する複数のソース線（ＳＬ１〜ＳＬｍ）、およびそれらの交差部に配置された複数の画素電極ＰＥ、この画素電極ＰＥを駆動する薄膜トランジスタ（以後ＴＦＴと称す）などで構成されるアクティブマトリクス・アレイ基板１００と、このアレイ基板１００と向かい合うカラーフィルタ基板２００と、前記アレイ基板１００と前記カラーフィルタ基板２００との間に狭持された液晶層３３０および、当該液晶層３３０を保持し、前記アレイ基板１００と前記カラーフィルタ基板２００とを結合させるシール材３５０にて構成される。
前記ソース線ドライバＩＣ１５０の各出力は、前記ソース線（ＳＬ１〜ＳＬｍ）に夫々接続され、各ソース線にソース駆動信号を印加する。同様に前記ゲート線駆動回路１６０の各出力は、前記ゲート線（ＧＬ１〜ＧＬｎ）に夫々接続され、各ゲート線にゲート駆動信号を印加する。カラーフィルタ基板２００のアレイ基板１００と対向する面上には対向電極ＣＥが形成されており、前記画素電極ＰＥとの間に生成される電界によって液晶層３３０の光透過率が制御される。また、前記ＴＦＴのドレイン電極と共通電極（非図示）間には、補助容量Ｃｓが画素毎に配設されている。
図１では、画像を表示する表示領域ＤＡに対応して、マトリクス状に配置された複数画素の中で、第１ゲート線ＧＬ１と第１ソース線ＳＬ１との交差部に配置された画素電極ＰＥ１、ＴＦＴ（ＴＲ１）、対向電極ＣＥおよび補助容量Ｃｓ１に関して、特にその接続図を示しているが、他の画素（非図示）についても同様である。
【００１４】
前記表示パネル３００は、前記表示領域ＤＡ、この表示領域ＤＡを取り囲むように配置された第１周辺領域ＰＡ１、この第１周辺領域ＰＡ１の外側に隣接した第２周辺領域ＰＡ２を含む。
前述したように、前記表示領域ＤＡに対応して、前記アレイ基板１００の第１基板１１０上には、第１〜第ｎゲート線ＧＬ１〜ＧＬｎおよび第１〜第ｍソース線ＳＬ１〜ＳＬｍが形成される。
また前記複数のＴＦＴのうち、第１ＴＦＴ（ＴＲ１）のゲート電極は前記第１ゲート線ＧＬ１と電気的に接続され、前記第１ＴＦＴ（ＴＲ１）のソース電極は前記第１ソース線ＳＬ１と電気的に接続され、前記ＴＦＴ（ＴＲ１）のドレイン電極は前記複数の画素電極のうち、第１画素電極ＰＥ１と第１補助容量ＣＳ１に接続される。
【００１５】
図２に示したように前記表示領域ＤＡに対応して、前記カラーフィルタ基板２００の第２基板２１０上には、赤、緑および青色画素Ｒ、Ｇ、Ｂを含むカラーフィルタ層２２０および前記赤、緑、青のうちの隣接する２つの色画素の間に形成された第１遮光層２３０が配置される。また、前記周囲領域ＰＡ１に対応して、前記第２基板２１０上に前記第１遮光層２３０に隣接して第２遮光層２４０が配置される。
また、前記カラーフィルタ層２２０上、第１遮光層２３０上および第１遮光層の一部上には、透明電極（ＩＴＯ膜）２５０を具備する。この透明電極２５０は、画素電極に対する対向電極として液晶層へ電圧印加を行うものである。
一方、前記第２周辺領域ＰＡ２において、前記第１基板１１０は、前記第２基板２１０より長く（図１の例では上方に）延在され、前記ソース線ドライバＩＣ１５０が実装されている。このソース線ドライバＩＣ１５０から出力される前記第１駆動信号は第１〜第ｍソース信号を含み、前記第２周辺領域ＰＡ２に形成された複数のソース線引き出し配線を介して前記第１〜第ｍソース線ＳＬ１〜ＳＬｍに夫々印加される。
【００１６】
一方、額縁状の前記第１周辺領域ＰＡ１の一辺（図１では左辺）には、前記複数のＴＦＴおよび前記表示領域ＤＡの形成工程と同一の工程を通じて同時に生成された前記ゲート線駆動回路１６０が配置されている。当該ゲート線駆動回路１６０は、その一部がシール材３５０の下に配置される。当該ゲート線駆動回路１６０は、前記表示領域ＤＡに形成された前記第１〜第ｎゲート線ＧＬ１〜ＧＬｎと電気的に接続される。前記ゲート線駆動回路１６０から出力された前記第２駆動信号は、第１〜第ｎゲート信号(ＯＵＴ１〜ＯＵＴｎ)を含み、前記第１〜第ｎゲート信号は、前記第１〜第ｎゲート線ＧＬ１〜ＧＬｎに印加される。
前記カラーフィルタ基板２００と前記アレイ基板１００は、前記カラーフィルタ層２２０や対向電極ＣＥが形成された面と前記表示領域ＤＡが形成された面が対向配置され、前記２枚の基板を固着する前記シール材３５０と共に前記液晶層３３０を狭持している。
前記カラーフィルタ基板２００および前記アレイ基板１００上には配向膜が形成される(図示せず)。
【００１７】
次に、前記ゲート線駆動回路１６０の回路構成および動作について、図３乃至７を用いて詳しく説明する。図３はゲート線駆動回路を構成するシフトレジスタ部の複数段分の構成を示す図である。また、図４はゲート線駆動回路を構成するシフトレジスタ部の１段分（単位シフトレジスタ）ＳＲｎの構成を示す回路図である。図３のシフトレジスタ部は、縦続接続したｎ個の単位シフトレジスタＳＲ１，ＳＲ２，ＳＲ３，・・・，ＳＲｎと、最後段の単位シフトレジスタＳＲｎのさらに後段に設けられたダミーの単位シフトレジスタＳＲＤとから成っている（以下、単位シフトレジスタＳＲ１，ＳＲ２・・・ＳＲｎ，ＳＲＤを「単位シフトレジスタＳＲ」と総称する）。単位シフトレジスタＳＲのそれぞれが図４の回路構成を採っている。
【００１８】
また図３に示すクロック発生器３１は、互いに逆相の（活性期間が重ならない）２相のクロック信号ＣＬＫＡ，ＣＬＫＢを複数の単位シフトレジスタＳＲに供給するものである。ゲート線駆動回路１６０では、これらクロック信号ＣＬＫＡ，ＣＬＫＢは、表示装置４００の走査周期に同期したタイミングで順番に活性化するよう制御される。
【００１９】
図３および図４に示すように、各単位シフトレジスタＳＲは、トランジスタＱ１〜Ｑ４で示された四つのＴＦＴと、容量素子Ｃ１、入力端子ＩＮ１、出力端子ＯＵＴ、クロック端子ＣＫ１およびリセット端子ＲＳＴを有している。また各単位シフトレジスタＳＲには、第１電源端子Ｓ１を介して低電位側電源電位ＶＳＳ（＝０Ｖ：接地電位）が供給され、第２電源端子Ｓ２を介して正側電源電位ＶＤＤがそれぞれ供給される（図３では非図示）。
【００２０】
図４の如く、単位シフトレジスタＳＲの出力段は、出力端子ＯＵＴとクロック端子ＣＫ１との間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２とにより構成されている。即ち、トランジスタＱ１は、クロック端子ＣＫ１に入力されるクロック信号ＣＬＫＡを出力端子ＯＵＴに供給するトランジスタ（第１トランジスタ）であり、トランジスタＱ２は当該出力端子ＯＵＴを放電するトランジスタ（第２トランジスタ）である。以下、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」と定義する。
【００２１】
トランジスタＱ１のゲート・ソース間（即ちノードＮ１と出力端子ＯＵＴとの間）には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴとノードＮ１との間を容量結合させ、出力端子ＯＵＴのレベル上昇に応じてノードＮ１を昇圧させる素子（ブートストラップ容量）である。但し、容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
【００２２】
ノードＮ１と第２電源端子Ｓ２との間には、ゲートが入力端子ＩＮ１に接続したトランジスタＱ３が接続する。またノードＮ１と第１電源端子Ｓ１との間には、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ４が接続する。即ちトランジスタＱ３は、入力端子ＩＮ１に入力される信号に応じてノードＮ１を充電する充電回路を構成しており、トランジスタＱ４はリセット端子ＲＳＴに入力される信号に応じてノードＮ１を放電する放電回路を構成している。また、トランジスタＱ２のゲート（ノードＮ２）もリセット端子ＲＳＴに接続されている。
【００２３】
図３の如く、各単位シフトレジスタＳＲの入力端子ＩＮ１には、その前段の単位シフトレジスタＳＲの出力端子ＯＵＴが接続する。但し、第１段目である単位シフトレジスタＳＲ１の入力端子ＩＮ１には、所定のスタートパルスＳＴが入力される。また、各単位シフトレジスタＳＲのクロック端子ＣＫ１には、前後に隣接する単位シフトレジスタＳＲに互いに異なる位相のクロック信号が入力されるよう、前述のクロック信号ＣＬＫＡ，ＣＬＫＢの片方が入力される。
【００２４】
そして各単位シフトレジスタＳＲのリセット端子ＲＳＴには、自己の次段の単位シフトレジスタＳＲの出力端子ＯＵＴが接続される。但し、最後段の単位シフトレジスタＳＲｎの次段に設けられたダミーの単位シフトレジスタＳＲＤのリセット端子ＲＳＴには、所定のエンドパルスＥＮが入力される。なおゲート線駆動回路では、スタートパルスＳＴおよびエンドパルスＥＮは、それぞれ画像信号の各フレーム期間の先頭および末尾に対応するタイミングで入力される。
【００２５】
次に図４に示した各単位シフトレジスタＳＲの動作を説明する。基本的に各段の単位シフトレジスタＳＲは全て同様に動作するので、ここでは多段のシフトレジスタのうち第ｋ段目の単位シフトレジスタＳＲｋの動作を代表的に説明する。当該単位シフトレジスタＳＲｋのクロック端子ＣＫ１にはクロック信号ＣＬＫＡが入力されているものとする（例えば、図３における単位シフトレジスタＳＲ１，ＳＲ３などがこれに該当する）。
【００２６】
ここで、クロック信号ＣＬＫＡ，ＣＬＫＢのＨレベルの電位はＶＤＤ（正側電源電位）であり、Ｌレベルの電位はＶＳＳ（接地電位）であるとする。また単位シフトレジスタＳＲを構成する各トランジスタＱｘのしきい値電圧をＶｔｈ（Ｑｘ）と表すこととする。
【００２７】
図５は、単位シフトレジスタＳＲｋ（図４）の動作を示すタイミング図である。まず単位シフトレジスタＳＲｋの初期状態として、ノードＮ１がＬレベルの状態を仮定する（以下、ノードＮ１がＬレベルの状態を「リセット状態」と称す）。また入力端子ＩＮ１（前段の出力信号Ｇｋ−１）、リセット端子ＲＳＴ（次段の出力信号Ｇｋ＋１）、クロック端子ＣＫ１（クロック信号ＣＬＫＡ）は何れもＬレベルであるとする。このときトランジスタＱ１，Ｑ２は共にオフであるので出力端子ＯＵＴが高インピーダンス状態（フローティング状態）となっているが、当該初期状態では出力端子ＯＵＴ（出力信号Ｇｋ）もＬレベルであるとする。
【００２８】
その状態から時刻ｔ１において、クロック信号ＣＬＫＡがＬレベル、クロック信号ＣＬＫＢがＨレベルに変化すると共に、前段の出力信号Ｇｋ−１（第１段目の場合はスタートパルスＳＴ）がＨレベルになると、単位シフトレジスタＳＲｋのトランジスタＱ３がオンになり、ノードＮ１は充電されてＨレベルになる（以下、ノードＮ１がＨレベルの状態を「セット状態」と称す）。このときノードＮ１の電位レベル（以下、単に「レベル」と称す）はＶＤＤ−Ｖｔｈ（Ｑ３）まで上昇する。応じて、トランジスタＱ１がオンになる。
【００２９】
そして時刻ｔ２において、クロック信号ＣＬＫＢがＬレベル、クロック信号ＣＬＫＡがＨレベルに変化するのと共に、前段の出力信号Ｇｋ−１がＬレベルになる。するとトランジスタＱ３がオフになりノードＮ１がＨレベルのままフローティング状態になる。またトランジスタＱ１がオンしているので、出力端子ＯＵＴのレベルがクロック信号ＣＬＫＡに追随して上昇する。
【００３０】
クロック端子ＣＫ１および出力端子ＯＵＴのレベルが上昇すると、容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量を介する結合により、ノードＮ１のレベルは図５に示すように昇圧される。このときの昇圧量は、ほぼクロック信号ＣＬＫＡの振幅（ＶＤＤ）に相当するので、ノードＮ１はおよそ２×ＶＤＤ−Ｖｔｈ（Ｑ３）まで昇圧される。
【００３１】
その結果、出力信号ＧｋがＨレベルとなる間も、トランジスタＱ１のゲート（ノードＮ１）・ソース（出力端子ＯＵＴ）間の電圧は大きく保たれる。つまりトランジスタＱ１のオン抵抗は低く保たれるので、出力信号Ｇｋはクロック信号ＣＬＫＡに追随して高速に立ち上がってＨレベルになる。またこのときトランジスタＱ１は線形領域（非飽和領域）で動作するので、出力信号Ｇｋのレベルはクロック信号ＣＬＫＡの振幅と同じＶＤＤまで上昇する。
【００３２】
さらに時刻ｔ３においてクロック信号ＣＬＫＢがＨレベル、クロック信号ＣＬＫＡがＬレベルに変化するときも、トランジスタＱ１のオン抵抗は低く保たれ、出力信号Ｇｋはクロック信号ＣＬＫＡに追随して高速に立ち下がって、Ｌレベルに戻る。
【００３３】
またこの時刻ｔ３では、次段の出力信号Ｇｋ＋１がＨレベルになるので、単位シフトレジスタＳＲｋのトランジスタＱ２，Ｑ４がオンになる。それにより、出力端子ＯＵＴはトランジスタＱ２を介して充分に放電され、確実にＬレベル（ＶＳＳ）にされる。またノードＮ１は、トランジスタＱ４により放電されてＬレベルになる。即ち、単位シフトレジスタＳＲｋはリセット状態に戻る。
【００３４】
そして時刻ｔ４で次段の出力信号Ｇｋ+１がＬレベルに戻った後は、次に前段の出力信号Ｇｋ-１が入力されるまで、単位シフトレジスタＳＲｋはリセット状態に維持され、出力信号ＧｋはＬレベルに保たれる。
【００３５】
以上の動作をまとめると、単位シフトレジスタＳＲｋは、入力端子ＩＮ１に信号（スタートパルスＳＰまたは前段の出力信号Ｇｋ-１）が入力されない期間はリセット状態であり、トランジスタＱ１がオフを維持するため、出力信号ＧｋはＬレベル（ＶＳＳ）に維持される。そして入力端子ＩＮ１に信号が入力されると、単位シフトレジスタＳＲｋはセット状態に切り替わる。セット状態ではトランジスタＱ１がオンになるため、クロック端子ＣＫ１の信号（クロック信号ＣＬＫＡ）がＨレベルになる間、出力信号ＧｋがＨレベルになる。そしてその後、リセット端子ＲＳＴに信号（次段の出力信号Ｇｋ+１またはエンドパルスＥＮ）が入力されると、元のリセット状態に戻る。
【００３６】
次に、上記単位シフトレジスタＳＲを複数カスケード接続した多段のシフトレジスタ部ついて、ゲート線駆動回路の動作を示すタイミング図である図６を用いて、その動作を説明する。先ず第１段目の単位シフトレジスタＳＲ１にスタートパルスＳＴが入力されると、それを切っ掛けにして（トリガにして）、出力信号Ｇがクロック信号ＣＬＫＡ，ＣＬＫＢに同期したタイミングでシフトされながら、図６の如く単位シフトレジスタＳＲ１，ＳＲ２，ＳＲ３・・・と順番に伝達される。ゲート線駆動回路１６０では、このように順番に出力される出力信号Ｇが表示パネルの水平（又は垂直）走査信号として用いられる。
【００３７】
以下、特定の単位シフトレジスタＳＲが出力信号Ｇを出力する期間を、その単位シフトレジスタＳＲの「選択期間」と称する。
【００３８】
なお、ダミーの単位シフトレジスタＳＲＤは、最後段の単位シフトレジスタＳＲｎが出力信号Ｇｎを出力した直後に、その出力信号ＧＤによって単位シフトレジスタＳＲｎをリセット状態にするために設けられている。例えばゲート線駆動回路であれば、最後段の単位シフトレジスタＳＲｎを出力信号Ｇｎの出力直後にリセット状態にしなければ、それに対応するゲート線（走査線）が不要に活性化され、表示の不具合が生じてしまう。
【００３９】
なお、ダミーの単位シフトレジスタＳＲＤは、出力信号ＧＤを出力した後のタイミングで入力されるエンドパルスＥＮによってリセット状態にされる。ゲート線駆動回路のように、信号のシフト動作が繰り返して行われる場合には、エンドパルスＥＮに代えて次のフレーム期間のスタートパルスＳＴを用いてもよい。
【００４０】
また、図３のように２相クロックを用いた駆動の場合、単位シフトレジスタＳＲのそれぞれは、自己の次段の出力信号Ｇによってリセット状態にされるので、次段の単位シフトレジスタＳＲが少なくとも一度動作した後でなければ、図５および図６に示したような通常動作を行うことができない。従って、通常動作に先立って、ダミーの信号を第１段目から最終段まで伝達させるダミー動作を行わせる必要がある。あるいは、各単位シフトレジスタＳＲのリセット端子ＲＳＴ（ノードＮ２）と第２電源端子Ｓ２（高電位側電源）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードＮ２をＨレベルにするリセット動作を行ってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。
【００４１】
図７は、アレイ基板１００上のゲート線駆動回路１６０において、ＴＦＴＱ１を含む一部の回路に該当する領域を拡大して示す断面図である（図４の破線で囲まれた回路）。前記アレイ基板１００には、透明な第１基板１１０上に、金属のような導電物質からなるゲート電極２１２が形成されていて、その上にシリコン窒化膜（ＳｉＮｘ）やシリコン酸化膜（ＳｉＯ２）で構成されたゲート絶縁膜２１３がゲート電極２１２を覆っている。
【００４２】
前記ゲート電極２１２上部のゲート絶縁膜上２１３上には非晶質シリコンで構成されたアクティブ層２１４が形成されており、その上に不純物がドーピングされた非晶質シリコンで構成されたオーミックコンタクト層２１５が形成されている。
【００４３】
前記オーミックコンタクト層２１５上部には金属のような導電物質からなるソース・ドレイン電極２１６が形成されている。ソース・ドレイン電極２１６はゲート電極２１２と共にＴＦＴ（Ｑ１）を形成する。図示されていないが、ゲート電極２１２は、ゲート線駆動回路内の各ノードをつなぐゲート配線２１９と接続されている。同様に、ソース・ドレイン電極２１６は、ゲート線駆動回路内の各ノードをつなぐソース・ドレイン配線２２１と接続されている。
なお、上記「ゲート配線」の名称は、“ＴＦＴのゲート電極と同一層を用いた配線”の意味であり、必ずしもＴＦＴのゲート電極に接続されるわけではない。また、「ソース・ドレイン配線」も同様である。
【００４４】
続いて、ソース・ドレイン電極２１６上にはシリコン窒化膜やシリコン酸化膜または有機絶縁膜で構成された保護層２１７が形成されており、保護層２１７は、ソース・ドレイン配線およびゲート配線を露出するコンタクトホール２１７aおよび２１７ｂ（どちらかを第一のコンタクトホールとする）を有する。
【００４５】
前記保護層２１７上部には透明導電膜２１８が形成され、透明導電膜２１８は、コンタクトホール２１７aおよび２１７ｂを介して、ソース・ドレイン配線２２１とゲート配線２１９を接続する。このコンタクトホールの段差部において、カバレッジ不良２１が発生する。
【００４６】
図８に本実施の形態の主要部であるコンタクトホール部の平面図を示す。ゲート配線２１９はゲート駆動回路１６０内の正側電源電位であるＶＤＤ電位が与えられる（図７は、図８中のＩＩＩ−ＩＩＩ線における断面図となる）。図８に示した透明導電膜２１８はコンタクトホール２１７ｂとコンタクトホール２１７aを接続するため、両方のコンタクトホールを覆うように長方形の形状（第一のパターン形状）で形成されており、これによりソース・ドレイン配線２２１とゲート配線２１９が導通状態となり、両配線間の配線層の変換が実現されている。なお、このソース・ドレイン配線２２１はＴＦＴのソース・ドレイン電極２１６になる。
【００４７】
バス配線２２３はＩＴＯで形成された透明導電膜による配線であり、駆動回路の最下部から最上部までに亘って配置されている電源給電用のバス配線である。犠牲電極２２４は同じく透明導電膜より形成されており、コンタクトホール近傍の２箇所でバス配線２２３からＴ字状に突き出るように延在されてコンタクトホール２１７ａと２１７ｂおよび透明導電膜２１８を取り囲む形状（第二のパターン形状）で配置されるものである。このバス配線２２３および犠牲電極２２４にはゲート配線２１９と同様にＶＤＤ電位が与えられる。
以下に本実施の形態において腐食が抑制される理由を説明する。
【００４８】
図には示していないが、高電位（ここでは正側電源電位ＶＤＤであり、ゲート駆動回路内最大の電源電位）が与えられたコンタクトホール２１７aおよび２１７ｂの近傍には低電位（例えば接地電位ＶＳＳ）が与えられた他のコンタクトホール（第二のコンタクトホールとする）が存在する。高温高湿環境下におかれた場合、シール材３５０を通して水分が浸入する。この状態で駆動回路を動作させると、シール材３５０の内側の不純物イオンにより、高電位が与えられたコンタクトホールと低電位が与えられたコンタクトホール間で電気分解が発生する。高電位が与えられたコンタクトホールでは酸化反応が起こり、コンタクトホールのカバレッジ不良２１により露出した金属がプラスイオンとなって溶出してしまうことで腐食が発生する。
【００４９】
本実施の形態では、正側電源電位ＶＤＤが与えられた透明導電膜（犠牲電極２２４）で、当該コンタクトホールの周囲を取り囲む様に配置しているため、上記酸化反応は、透明導電膜で発生し、当該コンタクトホールで発生しないため、コンタクトホール２１７ａおよび２１７ｂのカバレッジ不良により露出した金属の腐食が発生しない。
また、この透明導電膜であるＩＴＯは導電性酸化膜であるため、腐食が起こらない。こうして、高電位が与えられたコンタクトホール２１７aおよび２１７ｂでは電気分解が起こらず、腐食の発生が抑えられる。
【００５０】
また、犠牲電極２２４で取り囲まれるコンタクトホールの電位は、常時（ＤＣ的に）高電位が与えられたコンタクトホールだけでなく、低電位と高電位を繰り返して与えられるコンタクトホールであっても良い。低電位と高電位を繰り返して与えられるコンタクトホールであっても腐食は発生し（高電位の期間が長いほど、腐食の程度はひどい）、このコンタクトホールを犠牲電極２２４で取り囲むことで、同様に腐食の発生が抑えられる。
【００５１】
なお、本実施の形態では、透明導電膜（犠牲電極２２４）に与えられる電位（この電位をＶＳとする）は走査線駆動回路内の最大電源電位である正側電源電位ＶＤＤと同電位としたが、ＶＳは正側電源電位ＶＤＤ以上であればさらに良い。
【００５２】
一方、回路内の透明導電膜（＝犠牲電極２２４）がＶＤＤ以下の場合、透明導電膜と高電位（ＶＤＤ）が与えられたコンタクトホール間で電気分解が発生し、当該コンタクトホールで腐食が発生する可能性があるが、上記透明導電膜の電位をＶＨとし、腐食が発生する電位差をＶａとすると、ＶＤＤ−ＶＨ＜Ｖａであれば、腐食は発生せずに問題とはならない。（Ｖａは５ボルト程度である。）
【００５３】
なお、バス配線２２３への電位印加は、アレイ基板に信号を供給する外部端子（図示せず）をＩＴＯなどの透明導電膜を用いて構成し、そのままバス配線へ接続するのが望ましい。
ただし、アレイ基板に信号を供給する外部端子で一旦、金属配線に変換後、腐食の発生が起こりにくい領域でコンタクトホールを介してＩＴＯなどの導電性酸化膜へ変換しても良い。
腐食の発生が起こりにくい領域は、具体的には、シール材の内側で表示領域に近いシール材より離れた領域である。
【００５４】
本実施の形態では、コンタクトホールを介してソース・ドレイン配線２２１とゲート配線２１９の配線層の変換を実現する例として、コンタクトホールを覆うような長方形の形状（第一のパターン形状）を持った透明導電膜を形成する例示をしたが、コンタクトホールを覆う形状としては、必ずしも長方形である必要はなく、多様な変形例が考えられる。例えばゲート配線上のコンタクトホール２１７ｂがソース・ドレイン配線２２１のコンタクトホール２１７ａに包含された２段形状とし、透明導電膜を円形とすることも可能である。
同様に、犠牲電極２２４の形状も上記コンタクトホール部を取り囲む形状であればよく、必ずしも長方形である必要はない。
【００５５】
実施の形態２．
実施の形態２では、前述の実施の形態１で説明した犠牲電極２２４の配置例（図８）に変えて、図９で示すコンタクトホール部周辺の平面図を示す。その他の構成は、前述の実施の形態１と同様であるので、冗長になるのを避けるため説明は省略する。
前述の実施の形態１における図８では、高電位（ＶＤＤ）が与えられたコンタクトホール２１７aと２１７ｂ（どちらかを第一のコンタクトホールとする）および透明導電膜２１８の周囲を取り囲むように犠牲電極を配置したが、本実施の形態ではバス配線２２３からＴ字状に突き出るように延在された犠牲電極２２４の一部を削除して開口部を設け、３方向から取り囲むように配置している。
【００５６】
また、この実施の形態では、低電位（例えばＶＳＳ）が与えられた他のコンタクトホール（第二のコンタクトホールとする）は図の上部に存在している（図示せず）。このため、高電位（ＶＤＤ）が与えられたコンタクトホール（上記第一のコンタクトホール）と低電位が与えられたコンタクトホール（非図示：上記第二のコンタクトホール）間で発生する電界は、犠牲電極２２４の上部（図９にて矢印の方向）で発生する。従って、低電位が与えられたコンタクトホールの反対側の犠牲電極が無くても、有る場合と同様の腐食防止効果が得られる。
【００５７】
また、本実施の形態のように犠牲電極２２４のパターン形状において、前記低電位が与えられたコンタクトホール（第二のコンタクトホール）から遠い側の一部を切り欠くコの字型のパターン形状（第三のパターン形状）とし、開口部を設けることで、この部分のレイアウト領域が不要となり、レイアウト面積の縮小が可能となる。また、ソース・ドレイン配線２２１と犠牲電極２２４の交差部が無くなるため、ソース・ドレイン配線２２１の浮遊容量を削減できる。
【００５８】
実施の形態３．
図１０は、実施の形態３によるコンタクトホール部の平面図を示す。前述の実施の形態１における図８では、犠牲電極２２４をバス配線２２３と接続して高電位を給電したが、本実施の形態では、ＩＴＯなどの透明導電膜で形成された犠牲電極２２４に与える電位を当該コンタクトホール部の透明導電膜２１８と接続することにより与えるものである。その他の構成は、前述の実施の形態１と同様であるので、冗長になるのを避けるため説明は省略する。
【００５９】
バス配線より犠牲電極へ電位を与える場合、バス配線とコンタクトホールが離れている場合には、バス配線からコンタクトホール近傍まで透明導電膜を配置させる必要があるため、多くのレイアウト領域を必要とする。特に、狭ピッチ（高解像度）の表示装置場合には、回路エリアが拡大してしまい、目的とする狭ピッチが困難となってしまう。
【００６０】
本実施の形態では、コンタクトホール２１７ａと２１７ｂ（どちらかを第一のコンタクトホールとする）および透明導電膜２１８の周囲を取り囲む様に配置した犠牲電極２２４に与える電位を、当該コンタクトホール部より与えるため、レイアウト領域を狭く実現できる。
なお、コンタクトホール部の透明導電膜２１８と犠牲電極２２４との接続箇所は、低電位が与えられた他のコンタクトホール（非図示：図１０では上側、即ち矢印の方向にあり、第二のコンタクトホールとする）と反対側（図１０では下側、すなわち第二のコンタクトホールから最も遠い位置）で上記第一のコンタクトホールに接続させると、腐食が発生する恐れのある第一のコンタクトホールが上記第二のコンタクトホールに対して犠牲電極２２４で取り囲まれることになり、さらに腐食に強くなる。
【００６１】
実施の形態４．
図１１は、実施の形態４によるコンタクトホール部の平面図を示す。前述の実施の形態２における図９では、バス配線２２３を犠牲電極２２４と同じ透明導電膜により構成したものであるが、本実施の形態４では、バス配線２２３として金属配線を用いたものである。その他の構成は、前述の実施の形態１と同様であるので、冗長になるのを避けるため説明は省略する。
図１１に示したように、犠牲電極２２４はコンタクトホール２２２（第三のコンタクトホール）を介して当該バス配線２２３と接続され、高電位（ＶＤＤ）が供給される。ＩＴＯなどの透明導電膜は厚さが１０ｎｍ程度と薄く、また構造上、最上層にあること、またカバレッジも良くないことより、他の金属配線とクロス領域で段切れ不良が発生する可能性がある。
本実施の形態では、バス配線２２３として金属配線を用いているため、この段切れ不良が抑制される。コンタクトホール２２２は電気分解により腐食が発生する可能性があるが、当該コンタクトホール２２２は、駆動回路の動作に関係なく、当該コンタクトホール２２２が腐食しても駆動回路の動作には影響しない。なお、前記金属配線（バス配線２２３）はゲート配線であっても、ソース・ドレイン配線であっても良い。
【００６２】
実施の形態５．
図１２は、実施の形態５による表示装置４００の断面図を示す。前述の実施の形態１における図２に対し、図１２では、カラーフィルタ基板２００上の透明電極をパターニングすることで、表示領域ＤＡの上部の透明電極２５０と、ゲート駆動回路１６０の上部であってシール位置およびシール材３５０の近傍の透明電極２７０を分離し、当該分離された駆動回路１６０上でありシール位置およびシール材３５０の近傍の透明電極２７０にＶＤＤトランスファ２７１を通じて高電位（ＶＤＤ）を印加するものである。その他の構成は、前述の実施の形態１と同様であるので、冗長になるのを避けるため説明は省略する。
【００６３】
ここで、ゲート駆動回路１６０内に配設された正側電源電位ＶＤＤが与えられたコンタクトホール（非図示）と低電位（例えば接地電位ＶＳＳ）が与えられたコンタクトホール（非図示）との距離は、最小で１５ｕｍ程度である。一方、アレイ基板１００とカラーフィルタ基板２００の距離は４ｕｍ程度である。従って、ゲート駆動回路１６０内に配設された前記低電位コンタクトホールと前記高電位コンタクトホール間の電界は緩和され、前記低電位コンタクトホールとカラーフィルタ基板２００上の高電位が与えられた透明電極２７０間に電界が集中する。
この結果、前記高電位コンタクトホールでは電気分解が発生せず、腐食が抑制される。
本実施の形態により、駆動回路には犠牲電極を形成する必要がなく、狭額縁化に対し有利となる。
【００６４】
なお、上記実施の形態１から５にては、ＴＮ(Twisted Nematic)型の液晶表示装置を例示して走査線駆動回路の構成を説明したが、ＩＰＳ（In Plane Switching）型液晶表示装置であっても良い。この場合、表示領域上の透明電極は存在しない。
【００６５】
また、上記透明導電膜は導電性酸化膜の一例としてＩＴＯを例示して説明したが、例えば、ＩＺＯ（Indium Zinc Oxide）など他の導電性酸化膜であっても良い。
【００６６】
さらに、個々の実施の形態で説明した犠牲電極の構成例（パターン形状や配線方法）は適宜組み合わせることも可能であり、より犠牲電極の総レイアウト面積が小さく、狭額縁化に有利な走査線駆動回路を得ることができる。
【００６７】
また、上述の実施の形態１から４にては、画像表示装置に使用した走査線駆動回路を例に挙げて説明したが、例えばＸ線ディテクター回路など、アクティブマトリクス回路を採用する装置であれば、表示装置に限定されることなく本発明の走査線駆動回路を使用することができる。
【図面の簡単な説明】
【００６８】
【図１】この発明の実施の形態１ないし５に係る液晶表示装置の平面回である。
【図２】この発明の実施の形態１ないし４に係る液晶表示装置の断面図である。
【図３】図１におけるゲート線駆動回路の構成図である。
【図４】図３におけるシフトレジスタ１段分の回路図である。
【図５】図３における単位シフトレジスタの動作を示すタイミング図である。
【図６】図１における走査線駆動回路の動作を示すタイミング図である。
【図７】図４に示したシフトレジスタ回路のＴＦＴを含む一部断面図である。
【図８】この発明の実施の形態１に係るシフトレジスタ回路のコンタクトホール近傍の平面図である。
【図９】この発明の実施の形態２に係るシフトレジスタ回路のコンタクトホール近傍の平面図である。
【図１０】この発明の実施の形態３に係るシフトレジスタ回路のコンタクトホール近傍の平面図である。
【図１１】この発明の実施の形態４に係るシフトレジスタ回路のコンタクトホール近傍の平面図である。
【図１２】この発明の実施の形態５における液晶表示装置の断面図である。
【符号の説明】
【００６９】
２１  カバレッジ不良
Ｑ１、Ｑ２、Ｑ３、Ｑ４、ＴＲ１  薄膜トランジスタ
１００  アクティブマトリクス・アレイ基板
１１０  第１の透明基板
１６０  ゲート線駆動回路
２００  カラーフィルタ基板
２１０  第２の透明基板
２１２  ゲート電極
２１３  ゲート絶縁膜
２１４  アクティブ層
２１５  オーミックコンタクト層
２１６  ソース・ドレイン電極
２１７  保護層
２１７ａ、２１７ｂ、２２２  コンタクトホール
２１９  ゲート配線
２１８  透明導電膜
２２１  ソース・ドレイン配線
２２０  カラーフィルタ層
２２３  バス配線
２２４  犠牲電極
２５０、２７０  透明電極
２７１  ＶＤＤトランスファ
３００  アクティブマトリクス用表示パネル
３３０  液晶層
３５０  シール材
４００  表示装置
ＧＬ１、ＧＬｎ  ゲート線
ＳＬ１、ＳＬｎ  ソース線
ＣＥ、ＣＥ１  対向電極
ＤＡ  表示領域
ＰＡ１  第１周辺領域
ＰＡ２  第２周辺領域
【図１】
0005447610.tif 000002
【図２】
0005447610.tif 000003
【図３】
0005447610.tif 000004
【図４】
0005447610.tif 000005
【図５】
0005447610.tif 000006
【図６】
0005447610.tif 000007
【図７】
0005447610.tif 000008
【図８】
0005447610.tif 000009
【図９】
0005447610.tif 000010
【図１０】
0005447610.tif 000011
【図１１】
0005447610.tif 000012
【図１２】
0005447610.tif 000013