(57)【特許請求の範囲】
【請求項１】
命令を実行する複数の命令実行手段と、
前記複数の命令実行手段に所望の電圧の電力を供給可能な複数の電力供給手段と、
前記複数の電力供給手段のそれぞれが、前記複数の命令実行手段のいずれに電力を供給するかを切り替え可能な電源接続切り替え手段と、
前記複数の命令実行手段が実行する命令の重要度に応じて、前記複数の命令実行手段に割り当てられる電力供給手段の冗長度が決定されるように前記電源接続切り替え手段を制御する制御手段と、
を備えるマルチプロセッサ装置。
【請求項２】
請求項１に記載のマルチプロセッサ装置であって、
前記冗長度は、前記複数の命令実行手段のうち少なくとも一部と前記複数の電力供給手段のうち少なくとも一部が並列接続されたグループにおける、命令実行手段及び電力供給手段の個数に基づいて決定される指標値である、
マルチプロセッサ装置。
【請求項３】
請求項１又は２に記載のマルチプロセッサ装置であって、
前記複数の命令実行手段が実行する命令の重要度は、前記複数の命令実行手段から前記制御手段に通知される、
マルチプロセッサ装置。
【請求項４】
請求項１ないし３のいずれか１項に記載のマルチプロセッサ装置であって、
前記複数の電力供給手段のそれぞれにおける故障の発生を検出する故障検出手段を備え、
前記制御手段は、前記故障検出手段により前記複数の電力供給手段のいずれかに故障が発生したことが検出されたときに、少なくとも該故障が発生した電力供給手段に接続された命令実行手段への電力供給が維持されるように、前記電源接続切り替え手段及び／又は前記電力供給手段を制御する手段である、
マルチプロセッサ装置。
【請求項５】
請求項１ないし４のいずれか１項に記載のマルチプロセッサ装置であって、
異なる周波数のクロック信号を生成して異なる出力端子から出力可能なクロック生成手段と、
前記複数の電力供給手段のそれぞれが、前記クロック生成手段のいずれの出力端子に接続されるかを切り替え可能なクロック切り替え手段と、
を備えるマルチプロセッサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、命令を実行する複数の命令実行手段を備えるマルチプロセッサ装置に関する。
【背景技術】
【０００２】
従来、マイクロコンピュータの分野において、ＣＰＵ等の命令実行手段に対して複数の電力供給手段（より具体的には、電源回路等）を割り当て、電源回路等のうち一部が故障しても命令実行手段が動作可能にすることが行われている。このように、最低限必要な数よりも多くの電力供給手段を割り当てることは、電源冗長性、電源冗長度の確保等と称されている。
【０００３】
特許文献１には、各々が１又は複数の電子装置からなる複数のコンポーネントへ電力を供給する複数の無停電電源装置を備える無停電電源システムについて記載されている。このシステムでは、複数の無停電電源装置の各々が、複数のコンポーネント毎に定められた電源冗長度に従って複数のコンポーネントの各々に対応して設けられており、少なくとも対応するコンポーネントへ電力を供給している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１３６０００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の無停電電源システムでは、各コンポーネントに定められた電源冗長度を変更する必要性について考慮がなされておらず、電源冗長度が過剰となったり、不足したりするという状態に対応することができない場合がある。
【０００６】
本発明はこのような課題を解決するためのものであり、複数の命令実行手段における電源冗長性を適切に変更可能なマルチプロセッサ装置を提供することを、主たる目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明の一態様は、
命令を実行する複数の命令実行手段と、
前記複数の命令実行手段に所望の電圧の電力を供給可能な複数の電力供給手段と、
前記複数の電力供給手段のそれぞれが、前記複数の命令実行手段のいずれに電力を供給するかを切り替え可能な電源接続切り替え手段と、
前記複数の命令実行手段が実行する命令の重要度に応じて、前記複数の命令実行手段に割り当てられる電力供給手段の冗長度が決定されるように前記電源接続切り替え手段を制御する制御手段と、
を備えるマルチプロセッサ装置である。
【０００８】
この本発明の一態様によれば、複数の命令実行手段が実行する命令の重要度に応じて、複数の命令実行手段に割り当てられる電力供給手段の冗長度が決定されるように電源接続切り替え手段を制御するため、複数の命令実行手段における電源冗長性を適切に変更することができる。
【０００９】
本発明の一態様において、
前記冗長度は、前記複数の命令実行手段のうち少なくとも一部と前記複数の電力供給手段のうち少なくとも一部が並列接続されたグループにおける、命令実行手段及び電力供給手段の個数に基づいて決定される指標値であるものとしてもよい。
【００１０】
また、本発明の一態様において、
前記複数の命令実行手段が実行する命令の重要度は、例えば、前記複数の命令実行手段から前記制御手段に通知される。
【００１１】
また、本発明の一態様において、
前記複数の電力供給手段のそれぞれにおける故障の発生を検出する故障検出手段を備え、
前記制御手段は、前記故障検出手段により前記複数の電力供給手段のいずれかに故障が発生したことが検出されたときに、少なくとも該故障が発生した電力供給手段に接続された命令実行手段への電力供給が維持されるように、前記電源接続切り替え手段及び／又は前記電力供給手段を制御する手段であるものとしてもよい。
【００１２】
また、本発明の一態様において、
異なる周波数のクロック信号を生成して異なる出力端子から出力可能なクロック生成手段と、
前記複数の電力供給手段のそれぞれが、前記クロック生成手段のいずれの出力端子に接続されるかを切り替え可能なクロック切り替え手段と、
を備えるものとしてもよい。
【００１３】
ここで、クロック切り替え手段は、電源接続切り替え手段と別体であってもよいし、同体であってもよい。
【発明の効果】
【００１４】
本発明によれば、複数の命令実行手段における電源冗長性を適切に変更可能なマルチプロセッサ装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施例に係るマルチプロセッサ装置１のシステム構成例である。
【図２】本発明の一実施例に係るＰＳ及びＦＤの回路構成例である。
【図３】本発明の一実施例に係る制御装置５０の内部構成例である。
【図４】記憶部５２に書き込まれた電源構成情報の一例である。
【図５】図４に示す電源構成情報の元となるＰＥとＰＳの接続関係をに示す図である。
【図６】電源の冗長性確保を説明するための説明図である。
【図７】電源の冗長性確保を説明するための説明図である。
【図８】電源の冗長性確保を説明するための説明図である。
【図９】ＲＯＭ７０やＲＡＭ７２等に格納されたタスクグループテーブル７６の一例である。
【図１０】本発明における冗長度の概念を模式的に示す図である。
【図１１】ある状態（初期状態）におけるＰＥと電源の接続関係、及び状態を示す図である。
【図１２】状態変化が生じた場合における、電源冗長性を変更しない構成と、本実施例の構成とを比較するための図である。
【図１３】状態変化が生じた場合における、電源冗長性を変更しない構成と、本実施例の構成とを比較するための図である。
【図１４】状態変化が生じた場合における、電源冗長性を変更しない構成と、本実施例の構成とを比較するための図である。
【図１５】電源故障時におけるマルチプロセッサ装置１の各構成要素の処理の流れを示すフローチャートである。
【発明を実施するための形態】
【００１６】
以下、本発明を実施するための形態について、添付図面を参照しながら実施例を挙げて説明する。
【実施例】
【００１７】
以下、図面を参照し、本発明の一実施例に係るマルチプロセッサ装置について説明する。本発明のマルチプロセッサ装置は、例えば同一チップ上に複数のプロセッサコアを封入したマルチコア・プロセッサに適用可能であるが、これに限らず、ＣＰＵ（Central  Processing  Unit）、ＲＯＭ（Read  Only  Memory）、ＲＡＭ（Random  Access  Memory）等からなるコンピュータ単位を複数個備える装置にも適用可能である。
【００１８】
［構成、及び基本機能］
図１は、本発明の一実施例に係るマルチプロセッサ装置１のシステム構成例である。マルチプロセッサ装置は、主要な構成として、ＰＥ（Processor  Element）１０＃１〜１０＃Ｎと、ＰＳ（Power  Supply）２０＃１〜２０＃Ｍと、ＦＤ（Fault  Detection）２５＃１〜２５＃Ｍと、クロック発生回路３０と、ＳＷＭＸ（Switch  Matrix）４０と、制御装置５０と、ＢＵＳ制御部６０と、ＲＯＭ７０、ＲＡＭ７２、周辺回路７４と、を備える。
【００１９】
ＰＥ１０＃１〜１０＃Ｎは、例えば上記マルチコア・プロセッサにおけるプロセッサコアであり、ＲＯＭ等のプログラムメモリに格納された命令を実行する命令実行手段の一例である。
【００２０】
各ＰＥは、ＲＯＭ７０その他のプログラムメモリに格納された命令をフェッチする命令フェッチユニット、フェッチされた命令をデコード（復号）する命令デコーダ、演算処理を行うＡＬＵ（Arithmetic  Logic  Unit）やＦＰＧＡ（Field  Programmable  Gate  Array）、ＳＩＭＤ演算器、ＬＳＵ（Load  Store  Unit）、汎用レジスタ等のハードウエアを備えている。
【００２１】
各ＰＥにより実行される命令は、例えば、ある程度の機能的まとまりを有するタスク（或いはプロセス）という単位で認識される。タスクには、処理の重要性に応じた重要度が予め設定されている。なお、タスクの重要度は、タスクに含まれる命令群の重要度と換言できる。
【００２２】
タスクの重要度は、ＲＯＭ７０やＲＡＭ７２、或いはレジスタやキャッシュメモリ等に格納されたタスクグループテーブル７６を参照することにより、各ＰＥが認識することができる。なお、タスクを識別するためのデータは、当該タスクを構成する命令群の一部（ヘッダ等）に埋め込まれているものとしてもよいし、図示しないＯＳ（オペレーティングシステム）によって認識され、ＰＥに通知されてもよい。
【００２３】
各ＰＥは、係る構成によって、自己が実行しているタスクの重要度を他の構成要素に対して出力することができる。
【００２４】
また、タスクグループテーブル７６には、タスクの重要度の他、望ましい処理速度（より具体的には、望ましいクロック周波数）が、タスクに対応して規定されていてもよい。タスクグループテーブル７６の具体的内容等については後述する。
【００２５】
ＰＳ２０＃１〜２０＃Ｍは、例えば出力電圧可変型の電源回路である。各ＰＥは、自己が割り当てられた一又は複数のＰＥが要求する電圧を生成し、当該ＰＥに電力を供給する。なお、各ＰＳは、ＰＥが割り当てられず休止状態となる期間があっても構わない。以下、必要に応じて、ＰＳを単に「電源」と称する。
【００２６】
ＦＤ２５＃１〜２５＃Ｍは、各ＰＳに取り付けられた電源故障検出回路である。各ＦＤは、取り付けられたＰＳの故障検出を行い、制御装置５０に出力する。
【００２７】
図２は、ＰＳ及びＦＤの回路構成例である。本図においては、各ＰＳをＰＳ２０と、各ＦＤをＦＤ２５と、それぞれ表記する。ＰＳ２０は、バッテリー電圧ＶＢＡＴがコレクタに接続されたＰＮＰ型トランジスタ２１の他、図示しない可変抵抗等を備える。当該ＰＮＰ型トランジスタ２１のベースに印加される電圧は、制御装置５０によって制御される。また、ＦＤ２５は、ＰＳ２０の出力電圧を測定して制御装置５０に出力するための抵抗２６や故障検出部２７を備える。
【００２８】
クロック発生回路３０は、基準クロック生成回路や分周器等を備え、複数種類の周波数を有するクロック信号を、例えば周波数毎に設けられた出力端子から出力する。
【００２９】
ＳＷＭＸ４０は、複数のスイッチ構造を有しており、ＰＥ１０＃１〜１０＃Ｎと、ＰＳ２０＃１〜２０＃Ｍ及びクロック発生回路３０の出力端子との接続関係を切り替える。すなわち、ＳＷＭＸ４０は、ＰＳ２０＃１〜２０＃Ｍのそれぞれが、ＰＥ１０＃１〜１０＃Ｎのいずれに電力を供給するか、及び、ＰＥ１０＃１〜１０＃Ｎがいずれの周波数のクロック信号を取得するかを切り替える。
【００３０】
図３は、制御装置５０の内部構成例である。制御装置５０は、プロセッサバス８０とのインターフェースとなるバスインターフェース（Ｉ／Ｆ）５１と、記憶部５２と、マトリクスドライバ５３と、マイコン（ＣＰＵ）５４と、を備える。なお、いずれかのＰＥが制御装置５０として機能する構成であっても構わない。
【００３１】
バスインターフェース５１は、各ＰＥからプロセッサバス８０を介して、電源電圧設定、クロック周波数、タスク優先度等の各種情報を取得し、マイコン５４に出力する。
【００３２】
記憶部５２は、例えばレジスタやフラッシュメモリであり、その時点における電源構成を表現した電源構成情報がマイコン５４により書き込まれる。図４は、記憶部５２に書き込まれた電源構成情報の一例である。また、図４に示す電源構成情報の元となるＰＥとＰＳの接続関係を、図５に示す。これらの図に示すように、本実施例では、一以上のＰＥと一以上のＰＳが並行に接続されたＰＥとＰＳのグループが、電源グループとして認識され、記憶部５２に格納されている。
【００３３】
マトリクスドライバ５３は、マイコン５４からの指示信号に応じて、ＳＷＭＸ４０の切り替え制御を実行する。
【００３４】
マイコン５４は、各ＰＥから入力された電源電圧設定やタスク優先度に応じて電源構成を決定してマトリクスドライバ５３に指示する。また、各ＰＥから入力されたクロック周波数が当該ＰＥに供給されるようにマトリクスドライバ５３に指示する。なお、クロック周波数の切り替えタイミングにおいては、クロック発生回路３０に指示してクロック信号を一時停止させ、各ＰＥに供給されるクロック信号にノイズが発生しないように制御する。
【００３５】
［優先度に基づく制御］
〔電源冗長性について〕
以下、制御装置５０のマイコン５４により実行されるタスクの優先度に基づく電源構成変更制御について説明する。
【００３６】
まず、電源冗長性の確保について説明する。図６〜８は、電源の冗長性確保を説明するための説明図である。図６に示すように、電源１個が、駆動可能なＰＥ個数を駆動している場合（冗長接続が無い場合）、電源が故障すると、当該電源グループに属するＰＥが動作不能となる。
【００３７】
一方、図７に示すように、電源２個が、電源１個が駆動可能なＰＥ個数を駆動している場合（電源２並列の場合）、１個の電源が故障しても、当該電源グループに属するＰＥは、残りの電源から電力供給されるため、動作を継続することができる。
【００３８】
また、図８に示すように、電源３個が、電源２個が駆動可能なＰＥ個数を駆動している場合（電源３並列の場合）、１個の電源が故障しても、当該電源グループに属するＰＥは、残りの電源から電力供給されるため、動作を継続することができる。
【００３９】
次に、タスクの優先度の認識について説明する。図９は、前述したように、ＲＯＭ７０やＲＡＭ７２等に格納されたタスクグループテーブル７６の一例である。図示するように、タスクグループテーブル７６は、複数のタスクを含むタスクグループ毎に、重要度、及び処理速度要求を規定している。これらのうち重要度は、電源冗長性を決定するために用いられ、処理速度要求は、クロック周波数を決定するのに用いられる。
【００４０】
〔冗長度について〕
図１０は、本発明における冗長度の概念を模式的に示す図である。冗長度とは、電源冗長性を示す指標値であり、例えば次式（１）によって表現される。
【００４１】
（冗長度）＝｛１−（故障してもＰＥが動作継続可能な電源の個数）／（グループ内の電源の個数）｝-1  …（１）
【００４２】
従って、電源３個が、電源２個が駆動可能なＰＥ個数を駆動している場合、冗長度は１．５である。また、電源２個が、電源１個が駆動可能なＰＥ個数を駆動している場合、冗長度は２である。また、電源１個が、電源１個が駆動可能なＰＥ個数を駆動している場合、冗長度は１である。
【００４３】
ここで、「故障してもＰＥが動作継続可能な電源の個数」とは、「グループ内の電源の個数」から、「必要最低限の電源の個数」を差し引いたものとなる。「必要最低限の電源の個数」は、例えば次式（２）に示す範囲で予め決定されてＲＯＭ７０やＲＡＭ７２に格納されており、予め制御装置５０により参照可能となっている。式中、ｋは電源が何個のＰＥを駆動可能か、を示す係数であり、電源の出力電圧に応じて変化する値である。
【００４４】
（必要最低限の電源の個数）＝（グループ内のＰＥの個数／ｋ）〜２×（グループ内のＰＥの個数／ｋ）  …（２）
【００４５】
図１０に示すように、また、上式（１）から明らかなように、電源２個がＰＥ２個に電力供給している電源グループ１が最も電源冗長性が高く（冗長度＝２）、電源３個がＰＥ４個に電力供給している電源グループ２が次いで電源冗長性が高く（冗長度＝１．５）、電源１個がＰＥ２個に電力供給している電源グループ３の電源冗長性が最も低い（冗長度＝１）。
【００４６】
〔冗長度等に基づく切り替え制御について〕
以下、制御装置５０が冗長度等に基づいてＰＥと電源の接続関係を切り替える場面について説明する。
【００４７】
図１１は、ある状態（初期状態）におけるＰＥと電源の接続関係、及び状態を示す図である。この状態において、ＰＥ１０＃１とＰＥ１０＃２は処理速度＝「高」、タスク重要度＝「高」で動作しており、ＰＥ１０＃３とＰＥ１０＃４は処理速度＝「低」、タスク重要度＝「低」で動作している。そして、ＰＥ１０＃１とＰＥ１０＃２には電源２０＃１と２０＃２が並列接続されており、ＰＥ１０＃３とＰＥ１０＃４には電源２０＃３のみが接続されている。
【００４８】
（１）図１１に示す状態から、ＰＥ１０＃１とＰＥ１０＃２が処理速度＝「低」、タスク重要度＝「低」で動作し、ＰＥ１０＃３とＰＥ１０＃４が処理速度＝「中」、タスク重要度＝「中」に切り替わった場合を考える。図１２（Ａ）は、電源構成を変更しない場合のＰＥと電源接続関係、及び状態を示す図である。この場合、電源冗長性を余り必要としないＰＥ１０＃１及び１０＃２に２並列で電源が接続されているため、電力供給が過剰となるだけでなく、ＰＥ１０＃３とＰＥ１０＃４に供給される電力が不足することになる。また、比較的高い電源冗長性を要求するＰＥ１０＃３とＰＥ１０＃４の冗長度は低いままである。
【００４９】
これに対し、図１２（Ｂ）は、本実施例の制御装置５０がＰＥと電源の接続関係や状態を切り替えた様子を示す図である。図示するように、タスク重要度が高まったＰＥ１０＃３とＰＥ１０＃４が同じ電源グループに統合され、これらに対して２並列で電源が接続されて冗長性が高くなっている。このため、タスク重要度の比較的高いＰＳの電源冗長性が高まることになり、装置の安全性を高めることができる。
【００５０】
また、タスク重要度が比較的低いＰＥ１０＃１及び１０＃２に過剰な電力を供給することがないため、装置全体の電力消費を抑制することができる。
【００５１】
（２）次に、図１１に示す状態から、ＰＥ１０＃１とＰＥ１０＃２が処理速度＝「高」、タスク重要度＝「高」で動作し、ＰＥ１０＃３とＰＥ１０＃４が処理速度＝「中」、タスク重要度＝「中」に切り替わった場合を考える。図１３（Ａ）は、電源構成を変更しない場合のＰＥと電源接続関係、及び状態を示す図である。この場合、ＰＥ１０＃３とＰＥ１０＃４に供給される電力が不足することになる。
【００５２】
これに対し、図１３（Ｂ）は、本実施例の制御装置５０がＰＥと電源の接続関係や状態を切り替えた様子を示す図である。図示するように、制御装置５０が指示してＰＳ２０＃３の出力電圧を「中」に変更しているため、ＰＥ１０＃３とＰＥ１０＃４に供給される電力は不足しない。
【００５３】
（３）次に、図１１に示す状態から、ＰＥ１０＃１が処理速度＝「高」、タスク重要度＝「低」で動作し、ＰＥ１０＃２、ＰＥ１０＃３、ＰＥ１０＃４が処理速度＝「低」、タスク重要度＝「低」で動作する状態に切り替わった場合を考える。図１４（Ａ）は、電源構成を変更しない場合のＰＥと電源接続関係、及び状態を示す図である。この場合、ＰＥ１０＃１とＰＥ１０＃２に供給される電力が過剰となり、無駄な電力消費がなされることになる。
【００５４】
これに対し、図１４（Ｂ）は、本実施例の制御装置５０がＰＥと電源の接続関係や状態を切り替えた様子を示す図である。図示するように、ＰＥ１０＃１とＰＥ１０＃２を別の電源グループにして電源冗長性を低下させると共に、ＰＥ１０＃２に電力供給するＰＳ２０＃２の出力電圧を「低」に変更しているため、装置全体の電力消費を抑制することができる。
【００５５】
［電源故障時の制御］
また、制御装置５０のマイコン５４は、ＦＤ２５＃１〜２５＃Ｍのうちいずれかから故障検出信号が入力されると、マトリクスドライバ５３に指示して、故障したＰＳをＰＥから切り離すように制御する。そして、記憶部５２に記憶された、電源グループ、ＰＳ、ＰＥの対応関係を考慮し、故障したＰＳの属する電源グループが冗長構成となっていない場合、故障したＰＳが駆動していたＰＥに対して電源故障を通知するための割り込み信号を送出する。また、内部の電源故障通知レジスタに電源故障情報を設定し、故障したＰＳに関する情報を各ＰＥから参照可能とする。
【００５６】
図１５は、電源故障時におけるマルチプロセッサ装置１の各構成要素の処理の流れを示すフローチャートである。
【００５７】
まず、いずれかの電源故障検出回路（ＦＤ）が電源（ＰＳ）の故障を検出するまで待機する（Ｓ１００）。
【００５８】
いずれかの電源故障検出回路が電源の故障を検出すると、当該電源故障検出回路（ＦＤ）は電源故障を制御装置５０に通知する（Ｓ１０２）。
【００５９】
制御装置５０は、ＳＷＭＸ４０の該当箇所をオープンに変更することにより、故障した電源をＰＥから切り離す（Ｓ１０４）。
【００６０】
次に、制御装置５０は、故障した電源の属する電源グループが冗長接続になっているか否かを判定する（Ｓ１０６）。
【００６１】
冗長接続になっている場合は、当該電源グループの故障していない電源のみで、冗長度を回復可能かどうかを判定する（Ｓ１０８）。冗長度を回復可能である場合、制御装置５０は、電源に指示して出力電圧を上昇させ、冗長度を回復する（Ｓ１１０）。
【００６２】
冗長度を回復可能でない場合、制御装置５０は、ＳＷＭＸ４０に指示して電源を追加する等の制御を行う（Ｓ１１２）。
【００６３】
一方、故障した電源の属する電源グループが冗長接続になっていない場合は、当該電源グループに属するＰＥに電源故障を通知するための割り込み信号を送出する（Ｓ１１４）。
【００６４】
割り込み信号を受信したＰＥは、実行中断処理を開始する（Ｓ１１６）。
【００６５】
次に、制御装置５０は、故障していない電源に当該ＰＥを接続できるかどうかを判定する（Ｓ１１８）。故障していない電源に当該ＰＥを接続できる場合は、ＳＷＭＸ４０に指示して故障していない電源にＰＥを接続し、当該ＰＥに電源回復を通知するための割り込み信号を送出する（Ｓ１２０）。
【００６６】
以上説明した本実施例のマルチプロセッサ装置１によれば、タスクの優先度に基づいて電源冗長性を動的に変更するため、複数のＰＥにおける電源冗長性を適切に変更することができる。
【００６７】
また、複数の電源のうちいずれかに故障が発生した場合に、他の電源を用いてＰＥに対する電力供給を維持することができる。
【００６８】
また、タスクの優先度や処理速度が低下したＰＥに対する電力供給を低下させることにより、装置全体の電力消費を抑制することができる。
【００６９】
以上、本発明を実施するための最良の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。
【符号の説明】
【００７０】
１    マルチプロセッサ装置
１０＃１、１０＃２、…  ＰＥ
２０＃１、２０＃２、…  ＰＳ（電源）
２１  ＰＮＰ型トランジスタ
２５＃１、２５＃２、…  ＦＤ
２６  抵抗
２７  故障検出部
３０  クロック発生回路
４０  ＳＷＭＸ
５０  制御装置
５１  バスインターフェース（Ｉ／Ｆ）
５２  記憶部
５３  マトリクスドライバ
５４  マイコン（ＣＰＵ）
６０  ＢＵＳ制御部
７０  ＲＯＭ
７２  ＲＡＭ
７４  周辺回路
７６  タスクグループテーブル
８０  プロセッサバス
【図１】
0005502789.tif 000002
【図２】
0005502789.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0005502789.tif 000010
【図１０】
0005502789.tif 000011
【図１１】
0005502789.tif 000012
【図１２】
0005502789.tif 000013
【図１３】
0005502789.tif 000014
【図１４】
0005502789.tif 000015
【図１５】
0005502789.tif 000016