(57)【特許請求の範囲】
【請求項１】
複数の第１半導体チップ領域と、第１スクライブ領域とを有する第１半導体ウエハを形成する工程と、
前記第１半導体ウエハの前記第１スクライブ領域の一部を切り落とすことにより前記複数の第１半導体チップ領域を複数の第１半導体チップに切断する工程とを備える半導体装置の製造方法であって、
前記複数の第１半導体チップ領域に挟まれる前記第１スクライブ領域の一部には、能動素子および受動素子の少なくともいずれかの電気的評価を行うための第１モニター、寸法管理を行うための第２モニター、および、膜厚測定を行うための第３モニターから選択された少なくとも１つのモニターが配置された第１領域と、リソグラフィ用合わせマークが配置された第２領域とが平行に配置されており、
前記切断する工程において前記第１領域を切り落とし、
前記複数の第１半導体チップ領域のそれぞれは、内部回路領域と前記内部回路領域を取り囲むシールリングとを有し、
前記切断する工程を経ることによって形成された前記第１半導体チップは平面視において、第１チップ端面、第２チップ端面、第３チップ端面、および第４チップ端面に取り囲まれるようにされており、
前記シールリングは平面視において、前記第１チップ端面に沿うように配置された第１辺、前記第２チップ端面に沿うように配置された第２辺、前記第３チップ端面に沿うように配置された第３辺、および前記第４チップ端面に沿うように配置された第４辺に取り囲まれるようにされており、
前記第１辺と前記第３辺とが平行するように配置され、前記第２辺と前記第４辺とが平行するように配置され、前記第１チップ端面と前記第３チップ端面とが平行するように配置され、前記第２チップ端面と前記第４チップ端面とが平行するように配置され、
前記第１チップ端面と前記第１辺との距離は前記第３チップ端面と前記第３辺との距離よりも大きく、前記第２チップ端面と前記第２辺との距離は前記第４チップ端面と前記第４辺との距離よりも大きい、半導体装置の製造方法。
【請求項２】
少なくとも前記第２領域の一部は前記第１チップ端面と前記第１辺との間に配置されており、
前記第２領域は平面視において、前記第１辺に平行な長辺と前記第１辺に垂直な短辺とを有し、
前記切断する工程において、前記第２領域の一部が前記長辺に垂直な方向に切り落とされる動作と、前記第２領域が全く切り落とされない動作とのいずれかを経ることによって、少なくとも前記第２領域の一部が前記第１半導体チップに残される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１領域には前記第１モニターが形成されており、
前記第１スクライブ領域内の第３領域には前記第１モニターの電気的特性を計測するための複数のパッドが配置されており、
前記第１半導体チップ領域に挟まれる前記第１スクライブ領域の一部に、前記第３領域は前記第１モニターと平行して配置されており、
前記切断する工程を経た後も、少なくとも前記第３領域の一部が前記第１半導体チップに残される、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１半導体ウエハを形成する工程は、マルチレイヤマスクを用いたフォトリソグラフィ工程を含む、請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記能動素子はトランジスタであり、前記受動素子は抵抗および容量のいずれかである、請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれかに記載の半導体装置の製造方法によって前記第１半導体チップを形成する工程を備え、
前記第１半導体チップを形成する工程における前記切断する工程は、前記第１半導体ウエハの前記第１スクライブ領域をダイサーによって切り落とすことにより行われ、さらに
複数の第２半導体チップ領域と、第２スクライブ領域とを有する第２半導体ウエハを形成する工程と、
前記第２半導体ウエハの前記第２スクライブ領域の一部を切り落とすことにより前記複数の第２半導体チップ領域を前記複数の第２半導体チップに切断する工程とを含み、
前記複数の第２半導体チップ領域に挟まれる前記第２スクライブ領域には、能動素子および受動素子の少なくともいずれかの電気的評価を行うための第４モニター、寸法管理を行うための第５モニター、および、膜厚測定を行うための第６モニターから選択された少なくとも１つのモニターが配置された第４領域と、リソグラフィ用合わせマークが配置された第５領域とが１列に配置されており、
前記第２半導体チップを形成する工程における前記切断する工程は、前記第２半導体ウエハの前記第２スクライブ領域の少なくとも一部を、前記ダイサーによって切り落とすことにより行われる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体ウエハを切断する工程を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置は、通常、ウエハレベルの諸工程が行われる前工程と、スクライビング工程を含む後工程とにより製造される。
【０００３】
前工程で形成される半導体ウエハは、各々が半導体チップとなる複数の半導体チップ領域と、この複数の半導体チップ領域の間に設けられたスクライブ領域とを有する。スクライブ領域は、スクライビング（ダイシング）のために設けられた領域であると同時に、リソグラフィ用合わせマーク、および工程管理用の各種のモニタ（ＰＣＭ：Process Control Monitor）が配置される領域でもある。
【０００４】
たとえば特開２００７−４９０６７号公報（特許文献１）によれば、半導体ウエハは、第１方向に沿って形成された第１スクライブ領域を含む。第１スクライブ領域は、第１方向に平行な仮想線により第１領域および第２領域に分割される。第１領域はアライメントマーク（リソグラフィ用合わせマーク）領域を有し、第２領域は検査用マーク（ＰＣＭ）領域を有する。
【０００５】
後工程においては、ＰＣＭを用いて半導体チップ領域の各々の検査が行われる。次にスクライビングによって複数の半導体チップ領域のそれぞれが複数の半導体チップに切断される。この切断の際にＰＣＭが切り落とされないと、半導体チップにＰＣＭが残存し、この残存したＰＣＭによって、半導体装置およびその製造方法に関して秘匿しておきたい情報が漏えいしてしまうことがある。このため、このような情報漏えいを防ぐための技術が提案されている。
【０００６】
たとえば特開平１０−２５６３２４号公報（特許文献２）の技術は、スクライブライン上に形成されたテスト用パッドを介してＲＯＭ(Read-Only Memory)の内部回路のテストが行われる半導体ウエハを特徴とし、テスト用パッドは、スクライブラインに沿って切断されるときに破壊されることを特徴とする。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−４９０６７号公報
【特許文献２】特開平１０−２５６３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体装置の微細化による構造の複雑化、および配線多層化にともない、リソグラフィ用合わせマークおよびＰＣＭの総数が増大してきている。このため、リソグラフィ用合わせマークおよびＰＣＭを、スクライブ領域の延びる方向に沿って単列で並ぶパターンとしては配列し切れないことがある。この場合、合わせマークおよびＰＣＭを、スクライブ領域の延びる方向に沿って並走する複数の列で並ぶパターンとして配列する必要がある。
【０００９】
このように並走する複数の列で並ぶパターンのうち１列のみがスクライビングによって切り落とされる場合、残存した列に含まれるＰＣＭによって情報が漏えいし得るという問題がある。
【００１０】
なお上記の並走する複数の列で並ぶパターンの全体がスクライビングによって切り落とされる場合、スクライビングされる幅が大きくなる。このため、上記の大きな幅に合わせた専用のダイサーを用いなければならない。またスクライビングによって切り落とされる量が多くなるので、切りくずが多く発生し、この切りくずが半導体チップに付着することで歩留りが低下し得る。
【００１１】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、より多数のリソグラフィ用合わせマークおよびＰＣＭを設けることができ、かつＰＣＭによる情報の漏えいを防止することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本実施の形態の半導体装置の製造方法は、以下の工程を有する。
複数の第１半導体チップ領域と、第１スクライブ領域とを有する第１半導体ウエハが形成される。第１半導体ウエハの第１スクライブ領域の一部を切り落とすことにより複数の第１半導体チップ領域が複数の第１半導体チップに切断される。複数の第１半導体チップ領域に挟まれる第１スクライブ領域の一部には、第１領域および第２領域が平行に配置されている。第１領域には、能動素子および受動素子の少なくともいずれかの電気的評価を行うための第１モニター、寸法管理を行うための第２モニター、および、膜厚測定を行うための第３モニターから選択された少なくとも１つのモニターが配置されている。第２領域にはリソグラフィ用合わせマークが配置されている。切断する工程において第１領域が切り落とされる。複数の第１半導体チップ領域のそれぞれは、内部回路領域と内部回路領域を取り囲むシールリングとを有している。切断する工程を経ることによって形成された第１半導体チップは平面視において、第１チップ端面、第２チップ端面、第３チップ端面、および第４チップ端面に取り囲まれるようにされている。シールリングは平面視において、第１チップ端面に沿うように配置された第１辺、第２チップ端面に沿うように配置された第２辺、第３チップ端面に沿うように配置された第３辺、および第４チップ端面に沿うように配置された第４辺に取り囲まれるようにされている。第１辺と第３辺とが平行するように配置され、第２辺と第４辺とが平行するように配置され、第１チップ端面と第３チップ端面とが平行するように配置され、第２チップ端面と第４チップ端面とが平行するように配置されている。第１チップ端面と第１辺との距離は第３チップ端面と第３辺との距離よりも大きく、第２チップ端面と第２辺との距離は第４チップ端面と第４辺との距離よりも大きい。
【発明の効果】
【００１３】
本実施の形態によれば、第１スクライブ領域の一部に、第１領域および第２領域が平行に配置される。すなわち第１領域および第２領域が第１スクライブ領域に沿って並走する複数の列で並ぶパターンとして配置される。これにより、より多数のリソグラフィ用合わせマークおよびＰＣＭを設けることができる。
【００１４】
また第１領域が切り落とされることで、能動素子および受動素子の少なくともいずれかの電気的評価を行うための第１モニター、寸法管理を行うための第２モニター、および、膜厚測定を行うための第３モニターのいずれもが除かれる。よって第１〜第３モニターの少なくともいずれかによる情報の漏えいを防止することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１における半導体装置の製造方法で形成される第１半導体チップの構成を概略的に示す平面図である。
【図２】本発明の実施の形態１における半導体装置の製造方法で形成される第１半導体チップの平面レイアウトを概略的に示す平面図である。
【図３】本発明の実施の形態１における半導体装置の製造方法で形成される第２半導体チップの構成を概略的に示す平面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法で形成される第１半導体ウエハの構成を概略的に示す平面図である。
【図５】図４の破線部Ｖを拡大して示す図である。
【図６】図４における１ショットに相当する領域を示す図である。
【図７】本発明の実施の形態１における半導体装置の製造方法において用いられるリソグラフィ用合わせマークの第１の例（Ａ）、第２の例（Ｂ）、および第３の例（Ｃ）の構成を概略的に示す平面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法において用いられる、寸法管理を行うための第２モニターの第１の例（Ａ）、第２の例（Ｂ）、および第３の例（Ｃ）の構成を概略的に示す平面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法において用いられる、膜厚測定を行うための第３モニターの一の例の構成を概略的に示す平面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法において用いられる、能動素子および受動素子の少なくともいずれかの電気的評価を行うための第１モニターの第１の例の構成を概略的に示す平面図である。
【図１１】本発明の実施の形態１におけるＴＥＧの配置を概略的に示す図である。
【図１２】本発明の実施の形態１におけるＴＥＧの平面レイアウトを概略的に示す図である。
【図１３】図１２に示すＬ１３−Ｌ１３に沿った断面構造を概略的に示す図である。
【図１４】図１２に示すＬ１４−Ｌ１４に沿った断面構造を概略的に示す図である。
【図１５】図１２に示すＴＥＧの斜視図である。
【図１６】本発明の実施の形態１におけるＴＥＧの製造工程を示す図である。
【図１７】本発明の実施の形態１におけるＴＥＧの製造工程を示す図である。
【図１８】本発明の実施の形態１における従うＴＥＧの製造工程における配線の配置の一例を示す図である。
【図１９】本発明の実施の形態１におけるＴＥＧの製造工程を示す図である。
【図２０】本発明の実施の形態１における半導体装置の製造工程を示すフロー図である。
【図２１】図２０に示すテスト工程時におけるプローブピンとテスト電極パッドの配置を概略的に示す図である。
【図２２】本発明の実施の形態１における半導体装置の製造方法において形成される第２半導体ウエハの構成を概略的に示す平面図である。
【図２３】図２２の破線部ＸＸＩＩＩを拡大して示す図である。
【図２４】図２２における１ショットに相当する領域を示す図である。
【図２５】本発明の実施の形態２における半導体装置の製造方法で形成される第１半導体チップの構成を概略的に示す平面図である。
【図２６】本発明の実施の形態２における半導体装置の製造方法で形成される第１半導体ウエハの１ショットに相当する領域を示す図である。
【図２７】本発明の実施の形態２における半導体装置の製造方法において用いられる、能動素子および受動素子の少なくともいずれかの電気的評価を行うための第１モニターの第２の例と、第１のモニターの電気的特性を計測するためのパッドとの構成を概略的に示す平面図である。
【図２８】比較例の半導体装置の製造方法において形成される第１半導体ウエハの１ショットに相当する領域を示す図である。
【図２９】本発明の実施の形態３における半導体装置の製造方法において用いられるマルチレイヤマスクの構成を概略的に示す平面図である。
【図３０】図２９のマスクを用いて形成された第１半導体ウエハのパターンを概略的に示す平面図である。
【図３１】通常のマスクの構成を概略的に示す平面図である。
【図３２】図３１のマスクを用いて形成された第１半導体ウエハのパターンを概略的に示す平面図である。
【図３３】本発明の実施の形態４におけるＴＥＧの平面レイアウトを概略的に示す図である。
【図３４】図３３に示す線Ｌ３４−Ｌ３４に沿った断面構造を概略的に示す図である。
【図３５】図３３に示す線Ｌ３５−Ｌ３５に沿った断面構造を概略的に示す図である。
【図３６】図３３に示す線Ｌ３６−Ｌ３６に沿った断面構造を概略的に示す図である。
【図３７】図３３に示す線Ｌ３７−Ｌ３７に沿った断面構造を概略的に示す図である。
【図３８】本発明の実施の形態４の変形例におけるＴＥＧの平面レイアウトを概略的に示す図である。
【図３９】図３８に示す線Ｌ３９−Ｌ３９に沿った断面構造を概略的に示す図である。
【図４０】図３８に示す線Ｌ４０−Ｌ４０に沿った断面構造を概略的に示す図である。
【図４１】図３８に示す線Ｌ４１−Ｌ４１に沿った断面構造を概略的に示す図である。
【図４２】図３８に示す線Ｌ４２−Ｌ４２に沿った断面構造を概略的に示す図である。
【図４３】本発明の実施の形態５におけるＴＥＧの平面レイアウトを概略的に示す図である。
【図４４】本発明の実施の形態５の変形例におけるＴＥＧの平面レイアウトを概略的に示す図である。
【図４５】図４４に示す線Ｌ４５−Ｌ４５に沿った断面構造を概略的に示す図である。
【図４６】図４４に示す線Ｌ４６−Ｌ４６に沿った断面構造を概略的に示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１および図２を参照して、本実施の形態における半導体装置の製造方法で形成される第１半導体チップＣＨａは、スクライビング工程を経ることによって、平面視において第１〜第４チップ端面ＣＥ１〜ＣＥ４に取り囲まれるように形成されている。第１〜第４チップ端面ＣＥ１〜ＣＥ４は、平面視において長方形（正方形を含む。以下同じ。）の４辺をなすように配置されており、また第１チップ端面ＣＥ１と第３チップ端面ＣＥ３とは平行するように配置され、第２チップ端面ＣＥ２と第４チップ端面ＣＥ４とは平行するように配置されている。
【００１７】
また第１半導体チップＣＨａは、半導体基板ＳＵＢと、第１半導体チップ領域ＣＲａと、複数のリソグラフィ用合わせマークＭＫとを有する。半導体基板ＳＵＢは、たとえばシリコン基板である。第１半導体チップ領域ＣＲａおよびリソグラフィ用合わせマークＭＫの各々は、半導体基板ＳＵＢ上に形成されている。
【００１８】
第１半導体チップ領域ＣＲａは、内部回路領域ＣＴと、シールリングＳＲと、外周部ＰＲとを有する。シールリングＳＲは、第１半導体チップ領域ＣＲａを環状形状によって区画している。すなわちシールリングＳＲは、第１半導体チップ領域ＣＲａの中央に位置する内部回路領域ＣＴと、第１半導体チップ領域ＣＲａの外周側に位置する外周部ＰＲとを区画している。
【００１９】
具体的には、シールリングＳＲは平面視において、第１チップ端面ＣＥ１に沿うように配置された第１辺Ｓ１、第２チップ端面ＣＥ２に沿うように配置された第２辺Ｓ２、第３チップ端面ＣＥ３に沿うように配置された第３辺Ｓ３、および第４チップ端面ＣＥ４に沿うように配置された第４辺Ｓ４に取り囲まれるように形成されている。第１辺Ｓ１と第３辺Ｓ３とは平行するように配置され、また第２辺Ｓ２と第４辺Ｓ４とは平行するように配置されている。
【００２０】
第１チップ端面ＣＥ１と第１辺Ｓ１との距離Ｄ１は、第３チップ端面ＣＥ３と第３辺Ｓ３との距離Ｄ３よりも大きくされている。また第２チップ端面ＣＥ２と第２辺Ｓ２との距離Ｄ２は、第４チップ端面ＣＥ４と第４辺Ｓ４との距離Ｄ４よりも大きくされている。このような距離関係によって、第１半導体チップ領域ＣＲａは平面視において、第３チップ端面ＣＥ３および第４チップ端面ＣＥ４の各々寄りに偏心して配置されている。この結果、第１チップ端面ＣＥ１および第１辺Ｓ１の間と、第２チップ端面ＣＥ２および第２辺Ｓ２の間とのそれぞれに、第２領域ＲＢ１およびＲＢ２を配置する十分なスペースが設けられている。
【００２１】
複数のリソグラフィ用合わせマークＭＫは、フォトリソグラフィ工程のためのマークであり、第２領域ＲＢ１、ＲＢ２（総称してＲＢという。）のそれぞれの中に、第１辺Ｓ１および第２辺Ｓ２に沿って配列されている。第２領域ＲＢ１、ＲＢ２、およびリソグラフィ用合わせマークＭＫの詳細は、製造方法とともに後述する。
【００２２】
主に図３を参照して、本実施の形態における半導体装置の製造方法において形成される第２半導体チップＣＨｂは、第１半導体チップＣＨａ（図１）と異なり、第２領域ＲＢを有しない。また第２半導体チップ領域ＣＲｂは、第１半導体チップ領域ＣＲａ（図１）と異なり、平面視において、第２半導体チップＣＨｂ内に偏心して配置されていない。また第２半導体チップＣＨｂは、第１半導体チップＣＨａの第１半導体チップ領域ＣＲａ（図１）の代わりに第２半導体チップ領域ＣＲｂを有する。
【００２３】
次に第１半導体チップＣＨａ（図１および図２）の製造方法について説明する。
図４および図５を参照して、まず第１半導体ウエハＷＦａが形成される。すなわち、半導体基板ＳＵＢ上に、複数の第１半導体チップ領域ＣＲａと、第１スクライブ領域ＳＣａとが、フォトリソグラフィ法を含む半導体製造技術によって形成されることで、第１半導体ウエハＷＦａが形成される。
【００２４】
第１スクライブ領域ＳＣａは、隣り合う第１半導体チップ領域ＣＲａに挟まれており、幅ＳＷａを有する。幅ＳＷａは、その中に複数の列ＬＰ、すなわち第１列ＬＡおよび第２列ＬＢを配置するのに十分な幅とされる。第１列ＬＡは、後述する第１領域が配置されるための列であり、また第１領域に加えて第２領域ＲＢが配置されてもよい列である。第２列ＬＢは、第２領域ＲＢが配置されるための列であり、第１領域の配置が禁止された列である。
【００２５】
本実施の形態のフォトリソグラフィでは、図４において２×２＝４つの第１半導体チップ領域ＣＲａが１ショットで露光される。そして複数のショットが、互いの外縁が接するように行われることで、第１半導体ウエハＷＦａ上に、所望の個数の第１半導体チップ領域ＣＲａが露光される。
【００２６】
主に図６を参照して、第１半導体ウエハＷＦａのうち、フォトリソグラフィ法での１ショットに相当する領域をより詳しく示す。隣り合う第１半導体チップ領域ＣＲａに挟まれる第１スクライブ領域ＳＣａの一部には、第１領域ＲＡおよび第２領域ＲＢが平行に配置されている。
【００２７】
第１領域ＲＡには、第１モニター、第２モニターＭＮ２ａ〜ＭＮ２ｃ（図８（Ａ）〜（Ｃ））、および第３モニターＭＮ３（図９）から選択された少なくとも１つのモニターが配置されている。
【００２８】
第１モニターは、内部回路領域ＣＴに形成された能動素子（トランジスタなど）および受動素子（抵抗、容量など）の少なくともいずれかの電気的評価を行うためのものであり、詳しくは後述する。第２モニターＭＮ２ａ〜ＭＮ２ｃ（図８（Ａ）〜（Ｃ））は、内部回路領域ＣＴに形成された回路の寸法管理を行うためのものであり、たとえば電子顕微鏡によって寸法測定が行われることにより寸法管理が行われる。第３モニターＭＮ３（図９）は、内部回路領域ＣＴに形成された薄膜の膜厚測定を行うためのものであり、たとえば光学的な方法によって膜厚が測定される。
【００２９】
第２領域ＲＢには、リソグラフィ用合わせマークＭＫ（図１）として、たとえばリソグラフィ用合わせマークＭＫａ〜ＭＫｃ（図７（Ａ）〜（Ｃ））が配置されている。リソグラフィ用合わせマークＭＫａは、フォトリソグラフィ工程における重ね合わせ検査用のマークであり、リソグラフィ用合わせマークＭＫｂおよびＭＫｃは、ステッパーのアライメント用マークである。
【００３０】
次にダイサーを用いたスクライビング（切断する工程）によって、第１半導体ウエハＷＦａの第１スクライブ領域ＳＣａ（図４）のうち、スクライブラインＳＬ（図６）に沿う部分が切り落とされる。これにより複数の第１半導体チップ領域ＣＲａが複数の第１半導体チップＣＨａ（図１）に切断される。
【００３１】
スクライブラインＳＬは第１列ＬＡに沿って位置決めされる。またダイサーが切り落とす領域の幅は、第１領域ＲＡの幅と同程度、またはそれより若干大きい幅とされる。よってスクライビングの際、第１列ＬＡに沿って配置された第１領域ＲＡ（図６）が切り落とされるので、第１半導体チップＣＨａ（図１）には第１領域ＲＡが残存しない。逆に第２領域ＲＢの少なくとも一部は、切り落とされない第２列ＬＢに沿って配置されるので、第１半導体チップＣＨａに残存する。この第２領域ＲＢの残存について、以下にさらに説明する。
【００３２】
第１半導体ウエハＷＦａ（図４）がスクライビングされる前の時点で、少なくとも第２領域ＲＢ（図６）の一部は平面視において、第１チップ端面ＣＥ１（図２）となる位置と、第１辺Ｓ１との間に配置されている。第２領域ＲＢは平面視（図２）において、第１辺Ｓ１に平行な長辺ＬＳと、第１辺Ｓ１に垂直な短辺ＳＳとを有する。スクライビングにおいて、第２領域ＲＢの一部が長辺ＬＳに垂直な方向に切り落とされる動作と、第２領域ＲＢが全く切り落とされない動作とのいずれかが行われる。これによって、少なくとも第２領域ＲＢの一部が第１半導体チップＣＨａに残される。
【００３３】
なお図６において、１点鎖線で示すスクライブラインＳＬは、図６に対応する１ショットで形成される第１スクライブ領域ＳＣａ領域についてのものであり、また２点鎖線で示すスクライブラインＳＬは、上記ショットに隣接する他のショットで形成される第１スクライブ領域ＳＣａ領域（図示せず）についてのものである。
【００３４】
次に、第１モニターについて詳しく説明する。
図１０および図１１を参照して、第１モニターＭＮ１ａは、内部回路領域ＣＴに形成された能動素子（トランジスタなど）および受動素子（抵抗、容量など）の少なくともいずれかの電気的評価を行うためのものであり、１種のＴＥＧ(Test Element Group)である。また第１モニターＭＮ１ａは、第１領域ＲＡに配置されており、複数のテスト素子ＴＥと、複数のテスト電極パッドＴＰとを有する。テスト電極パッドＴＰとして、具体的にはテスト電極パッドＴＰ０〜ＴＰ７が整列して１列に配置される。これらのテスト電極パッドＴＰ０〜ＴＰ７の下部には、テスト素子ＴＥが配置される。図１１において、テスト電極パッドＴＰ３およびＴＰ４の直下の領域に形成されるテスト素子ＴＥ３およびＴＥ４を代表的に示す。これらのテスト素子ＴＥ３およびＴＥ４としては、一例として、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）が用いられる。ＭＯＳトランジスタは４端子素子であり、ソース端子Ｓ、ドレイン端子Ｄ、コントロールゲート端子Ｇおよびバックゲート端子Ｂを有する。
【００３５】
テスト素子ＴＥ３は、そのコントロールゲート端子Ｇが第１金属配線ＭＬ０およびビアＶ０を介してテスト電極パッドＴＰ０に電気的に接続され、そのソース端子Ｓが、第１金属配線ＭＬ０およびビアＶ２を介して隣接するテスト電極パッドＴＰ２に接続され、そのドレイン端子Ｄが、第１金属配線ＭＬ０およびビアＶ４を介して隣接するテスト電極パッドＴＰ４に電気的に接続され、そのバックゲート端子Ｂが、第１金属配線ＭＬ０およびビアＶ６を介してテスト電極パッドＴＰ６に電気的に接続される。
【００３６】
テスト素子ＴＥ４は、コントロールゲート端子Ｇが、第２金属配線ＭＬ１およびビアＶ１を介してテスト電極パッドＴＰ１に電気的に接続され、そのソース端子Ｓが、第２金属配線ＭＬ１およびビアＶ３を介して隣接するテスト電極パッドＴＰ３に電気的に接続され、そのドレイン端子Ｄが、第２金属配線ＭＬ１およびビアＶ５を介して隣接するテスト電極パッドＴＰ５に電気的に接続され、さらに、バックゲート端子Ｂが、第２金属配線ＭＬ１およびビアＶ７を介してテスト電極パッドＴＰ７に電気的に接続される。
【００３７】
金属配線ＭＬ０およびＭＬ１は、異なる配線層の配線であり、例えば、第１金属配線ＭＬ０は第１層金属配線層の配線であり、第２金属配線は、上層の第２層金属配線層の配線である。
【００３８】
図１１に示すように、１つのテスト素子ＴＥ（ＴＥ３またはＴＥ４）は、隣接する電極パッドと、さらに、その両側に隣接する電極パッドにテスト電極パッドを１つおいて隣接するテスト電極パッドに接続される。したがって、テスト素子ＴＥは、テスト電極パッド列において偶数番号のテスト電極パッド群または奇数番号のテスト電極パッド群に電気的に接続される。
【００３９】
また、第１金属配線ＭＬ０および第２金属配線ＭＬ１は、異なる配線層の配線である。異なる配線層の配線を用いて、隣接するテスト電極パッドとテスト素子ＴＥとの電気的接続をとることにより、隣接テスト電極パッドに対する電気的接続を、配線の衝突を回避して、形成することができる。
【００４０】
図１２を参照して、テスト電極パッドＴＰ０〜ＴＰ６が配置される。これらのテスト電極パッドＴＰ０〜ＴＰ６各々に対応して、第１層島状金属部ＩＭ１〜ＩＭ４が、コンタクト用の中間配線として配置される。これらの第１層島状金属部ＩＭ１〜ＩＭ４は互いに分離されており、これらの間の通して配線を配設することができる。
【００４１】
第１層島状金属部ＩＭ１〜ＩＭ４は、半導体チップ上に形成される半導体装置に用いられる第１層金属配線層の配線の製造工程と同一工程で形成される。また、各テスト電極パッドにおいては、半導体チップ上の各配線層に対応して島状金属部が設けられるが、図１２においては、第１層金属配線層に形成される島状金属部を代表的に示す。
【００４２】
島状金属部ＩＭ１〜ＩＭ４各々に対応して、ビアＶＡが設けられる。ビアＶＡは、貫通孔およびその貫通孔を充填する導電性材料両者を含む。これにより、１つの配線層において配設された配線を島状金属部に接続して、さらに上層に配置される島状金属部を介して最上層のテスト電極パッドに電気的に接続することができる。これらの第１層島状金属部は、テスト電極パッドにおいて同一の配置で形成される。従って、各テスト電極パッドにおいて対応する第１層島状金属部は、同一の参照符号で示す。
【００４３】
テスト素子ＴＥ３およびＴＥ４は、図１１に示すように、４端子トランジスタ（ＭＯＳトランジスタ）である。この４端子トランジスタは、半導体基板領域上の活性領域に形成される。この活性領域は、ソース不純物領域ＳＩ、ドレイン不純物領域ＤＩおよびバックゲート電極取り出し用の不純物領域（バックゲート不純物領域）ＢＩを含む。これらの不純物領域ＳＩ、ＤＩおよびＢＩは、低抵抗の領域である。バックゲート不純物領域ＢＩを介して、トランジスタが形成される基板領域（バックゲート）にバイアス電圧が供給される。
【００４４】
ソース不純物領域ＳＩおよびドレイン不純物領域ＤＩの間にゲート電極ＧＥが形成される。ソース端子Ｓ、ドレイン端子Ｄおよびバックゲート端子Ｂは、それぞれ不純物領域ＳＩ、ＤＩおよびＢＩと対応のコンタクトＣＴとにより、それぞれ構成される。
【００４５】
ゲート電極ＧＥは、金属配線よりも下層のポリシリコンで形成され、ゲート電極取出し領域に形成されるビアＶＡを介して対応のゲート電極配線（金属配線）に電気的に接続される。
【００４６】
テスト素子ＴＥ３において、ゲート電極ＧＥがビアＶＡを介して第１層金属配線Ｍ０１に電気的に接続される。このゲート電極配線ＧＥが接続する第１層金属配線Ｍ０１は、テスト電極パッドＴＰ３に対して設けられる島状金属部ＩＭ１およびＩＭ３の間の領域を通過して、かつテスト電極パッドＴＰ１およびＴＰ２に沿って延在して、テスト電極パッドＴＰ０の島状金属部ＩＭ１に電気的に接続される。この島状金属部ＩＭ１および第１層金属配線Ｍ０１は同一配線層に形成される。また、ソース不純物領域ＳＩが、コンタクトＣＴを介して第１層金属配線Ｍ０２に電気的に接続される。この第１層金属配線Ｍ０２は、テスト電極パッドＴＰ３の島状金属部ＩＭ３およびＩＭ４の間の領域を通過して、かつテスト電極パッドＴＰ２の島状金属部ＩＭ１およびＩＭ２の間に延在し、テスト電極パッドＴＰ２の島状金属部ＩＭ１に電気的に接続される。ドレイン不純物領域ＤＩは、ビアを介して第１層金属配線Ｍ０３に電気的に接続される。この第１層金属配線Ｍ０３は、テスト電極パッドＴＰ３に対して設けられる第１層島状金属部ＩＭ１およびＩＭ２の間を通過し、隣接するテスト電極パッドＴＰ４に対して設けられる第１層島状金属部ＩＭ３に電気的に接続される。
【００４７】
テスト素子ＴＥ３のバックゲート不純物領域ＢＩは、コンタクトを介して第１層金属配線Ｍ０４に電気的に接続される。この第１層金属配線Ｍ０４は、テスト電極パッドＴＰ３に対して設けられる第１層島状金属部ＩＭ２およびＩＭ４の間を通過して、テスト電極パッドＴＰ４およびＴＰ５に沿って延在し、テスト電極パッドＴＰ６に設けられる第１層島状金属部ＩＭ４に電気的に接続される。
【００４８】
テスト素子ＴＥ４については、ゲート電極ＧＥが、ビア（タングステンプラグ）を介して第２層金属配線Ｍ１１に電気的に接続される。この第２層金属配線Ｍ１１は、テスト電極パッドＴＰ４に対して設けられる第１層島状金属部ＩＭ１およびＩＭ３の間（すなわち、上層の第２層島状金属部）の領域を通過し、テスト電極パッドＴＰ３からＴＰ２にわたって延在して、テスト電極パッドＴＰ１の第１層島状金属部ＩＭ１上層に設けられる第２層島状金属部に電気的に接続される。
【００４９】
ソース不純物領域ＳＩは、ビア（タングステンプラグ）を介して第２層金属配線Ｍ１２に電気的に接続される。この第２層金属配線Ｍ１２は、テスト電極パッドＴＰ４に対して設けられる島状金属部ＩＭ３およびＩＭ４の間(すなわち、第２層島状金属部の間）の領域を通過し、隣接するテスト電極パッドＴＰ３に対して設けられる島状金属部ＩＭ１の上層に設けられる島状金属部に電気的に接続される。この図１２においても、第２層金属配線により形成される第２層島状金属部は示していない。
【００５０】
ドレイン不純物領域ＤＩは、ビア（タングステンプラグ）を介して、第２層金属配線Ｍ１３に電気的に接続される。この第２層金属配線Ｍ１３は、テスト電極パッドＴＰ４に対して設けられる第１層島状金属部ＩＭ１およびＩＭ２の間（すなわち、上層の第２層島状金属部の間）の領域を通過して、隣接するテスト電極パッドＴＰ５の島状金属部ＩＭ３上層に設けられる第２層島状金属部に電気的に接続される。
【００５１】
バックゲート不純物領域ＢＩは、ビア（タングステンプラグ）を介して第２層金属配線Ｍ１４に電気的に接続される。この第２層金属配線Ｍ１４は、テスト電極パッドＴＰ４に対して設けられる島状金属部ＩＭ２およびＩＭ４の領域の間（上層の第２層島状金属部の間）を通過し、テスト電極パッドＴＰ５およびＴＰ６を介して図１１に示すテスト電極パッドＴＰ７の第２層島状金属部（第１層島状金属部ＩＭ４に対応して配設される）に電気的に接続される。
【００５２】
図１２に示すように、第１層金属配線Ｍ０１〜Ｍ０４を、図１１に示す第１金属配線ＭＬ１として利用し、第２層金属配線Ｍ１１〜Ｍ１４を、第２金属配線ＭＬ１として利用する。これらの第１層金属配線および第２層金属配線は、異なる配線層の配線であり、各テスト素子の端子を、直上の対応のテスト電極パッドおよび１つ置いて隣接するテスト電極パッドに、配線の衝突を伴うことなく電気的に接続することができる。
【００５３】
また、テスト電極パッドに対して、中間配線層の金属部を島状に形成し、個々に分離して、配線通過領域を形成する。これにより、テスト電極パッド直下の領域に近接されるテスト素子を、対応の直上のテスト電極パッドの金属部と衝突することなく、隣接するテスト電極パッドに電気的に接続することができる。
【００５４】
図１３を参照して、第１層金属配線および第２層金属配線で構成される島状金属部を示す。これらの島状金属部は、線Ｌ１３〜Ｌ１３に沿った断面構造には現れないため、図１３においては、破線でこれらの島状金属部を示す。
【００５５】
テスト素子ＴＥ３において、ソース不純物領域ＳＩおよびドレイン不純物領域ＤＩがそれぞれ、コンタクトＣＴを介して第１層金属配線Ｍ０２およびＭ０３に電気的に接続される。第１層金属配線Ｍ０２は、テスト電極パッドＴＰ２に対して設けられる第１層島状金属部ＩＭ１に電気的に接続される。
【００５６】
第１層島状金属部ＩＭ１は、第２層金属配線で形成される第２層島状金属部ＩＭ２１に電気的に接続される。この第２層金属部ＩＭ２１に隣接して、テスト電極パッドＴＰ３に対して、第２層島状金属部ＩＭ２３が設けられる。第１層金属配線Ｍ０３は、テスト電極パッドＴＰ４に対して設けられる第１層島状金属部ＩＭ３を介して第２層島状金属部ＩＭ２３に電気的に接続される。
【００５７】
テスト素子ＴＥ４において、ソース不純物領域ＳＩおよびドレイン不純物領域ＤＩは、それぞれ、コンタクトＣＴを介して第１層中間配線に電気的に接続される。これらの中間配線は、それぞれ、第２層金属配線Ｍ１２およびＭ１３にビア（プラグ）を介して電気的に接続される。第２層金属配線Ｍ１２は、テスト電極パッドＴＰ３に対して設けられる第２層島状金属部ＩＭ２１に電気的に接続され、第２層金属配線Ｍ１３は、テスト電極パッドＴＰ５に対して設けられる第２層島状金属部ＩＭ２３に電気的に接続される。これらの第２層島状金属部ＩＭ２１およびＩＭ２３は、それぞれ、第１層島状金属部ＩＭ１およびＩＭ３に電気的に接続される。
【００５８】
金属配線としては、銅配線が用いられており、ダマシン法により配線およびプラグ（ビア充填）が形成される。コンタクトＣＴは、通常、タングステンプラグで形成される。最上層のテスト電極パッドは、アルミニウム配線で形成される。このテスト電極パッドＴＰより下層でかつゲート電極よりも上層の金属配線は、すべて銅配線を用いて形成される。
【００５９】
図１４を参照して、テスト電極パッドＴＰ０に対して設けられる島状金属部ＩＭ１が、第１層金属配線Ｍ０１に電気的に接続される。テスト電極パッドＴＰ１に対して設けられる第２層島状金属部ＩＭ２１が、第２層金属配線Ｍ１１に電気的に接続される。このように、異なる配線層の配線を用いて、テスト素子ＴＥ３およびＴＥ４のゲート電極の電気的接続がなされる。
【００６０】
テスト電極パッドＴＰ３に対して設けられる島状金属部ＩＭ３、ＩＭ２３、ＩＭ１およびＩＭ２１に対しては、この図１２に示す配置において、配線は接続されない。
【００６１】
各テスト電極パッドに対して設けられる島状金属部がビア（プラグ）を介して対応のテスト電極パッドに電気的に接続される。これにより、テスト素子ＴＥ３おびＴＥ４を、隣接するテスト電極パッドおよび隣接パッドに対してさらに１つおいて隣接するテスト電極パッドに電気的に接続することができる。
【００６２】
なお、第２層以上の金属配線（銅配線）とその下部のビアとは、ダマシン法を用いて形成され、配線形成とビアの充填が同時に行われる。
【００６３】
図１５を参照して、テスト電極パッドＴＰ０〜ＴＰ３の構造を示す。また、図１５において、図１２に示す構成要素と対応する部分には同一の参照番号を付す。
【００６４】
テスト電極パッドＴＰ０〜ＴＰ３は、最上層のアルミニウム配線で形成される。これらのテスト電極パッドＴＰ０〜ＴＰ３に対し、各半導体チップ上に形成される金属配線層の配線に応じて、島状金属部が設けられる。図１５においては、４層の銅配線と最上層のアルミ配線との５層金属配線構造が用いられる場合を一例として示す。この構成において、テスト電極パッドの島状金属部の配置は同じである。あるテスト電極パッドＴＰ（ＴＰ０〜ＴＰ３）において、高さ方向に整列する第１層、第２層、第３層、および第４層島状金属部ＩＭ１、ＩＭ２１、ＩＭ３１およびＩＭ４１が、ビアＶＡを介して互いに電気的に接続され、さらに対応のテスト電極パッドＴＰに電気的に接続される。同様、高さ方向に整列する第１層、第２層、第３層および第４層島状金属部ＩＭ２、ＩＭ２２、ＩＭ３２、ＩＭ４２が、ビアＶＡを介して互いに電気的に接続されかつさらに対応のテスト電極パッドＴＰに電気的に接続される。高さ方向に整列する島状金属部ＩＭ３、ＩＭ２３、ＩＭ３３およびＩＭ４３は、ビアＶＡを介して相互に接続され、かつさらに、対応のテスト電極パッドＴＰに電気的に接続される。また、同様、高さ方向に整列する島状金属部ＩＭ４、ＩＭ２４、ＩＭ３４およびＩＭ４４がビアＶＡを介して電気的に相互的に接続され、かつさらに、対応のテスト電極パッドＴＰに電気的に接続される。
【００６５】
テスト素子ＴＥ３およびＴＥ４に対しては、ソース不純物領域ＳＩおよびゲート電極ＧＥに対するコンタクトＣＴの電気的接続を代表的に示す。このテスト素子ＴＥ３のソース不純物領域ＳＩはコンタクトＣＴを介して第１層金属配線Ｍ０２に電気的に接続される。第１層金属配線Ｍ０２は、対応のテスト電極パッドＴＰ３の第１層島状金属部ＩＭ３およびＩＭ４の間の領域を通過し、隣接するテスト電極パッドＴＰ２の第１層島状金属部ＩＭ１に電気的に接続される。テスト素子ＴＥ３のゲート電極ＧＥは、コンタクトＣＴを介して、第１層金属配線Ｍ０１に電気的に接続される。この第１層金属配線Ｍ０１は、対応のテスト電極パッドＴＰ３の第１層島状金属部ＩＭ３およびＩＭ１の間の領域を通過し、かつテスト電極パッドＴＰ２およびＴＰ１の外部を通過して、テスト電極パッドＴＰ０の第１層島状金属部ＩＭ１に電気的に接続される。
【００６６】
テスト素子ＴＥ４について、そのソース不純物領域ＳＩは、コンタクトＣＴおよび中間配線およびビア（プラグ）を介して第２層金属配線Ｍ１２に電気的に接続される。この第２層金属配線Ｍ１２は、テスト電極パッドＴＰ３の第２層島状金属部ＩＭ２１に電気的に接続される。ゲート電極ＧＥが、コンタクトＣＴ、中間配線およびビアを介して第２層金属配線Ｍ１１に電気的に接続される。この第２層金属配線Ｍ１１が、テスト電極パッドＴＰ３およびＴＰ２を超えて外部に延在して配置され、テスト電極パッドＴＰ１の第２層島状金属部ＩＭ２１に電気的に接続される。
【００６７】
この図１５に示すように、テスト素子ＴＥ３およびＴＥ４は、対応のテスト電極パッドの島状金属部の間のギャップ領域を通過するように金属配線が配設され、隣接するテスト電極パッドまたはその１つおいて隣接するテスト電極パッドの同層の島状金属部に電気的に接続され、応じて隣接するテスト電極パッドに電気的に接続される。
【００６８】
最上層のテスト電極パッドに対し、金属部を島状（Ｌ字型形状）に配置することにより、各テスト電極パッドに整列してテスト素子を配置しても、配線の衝突を回避しつつ隣接するテスト電極パッドに、各テスト素子の端子を電気的に接続することができる。また、隣接するテスト素子に対して異なる配線層の配線を用いて、配線の衝突を防止して電極／端子に対する配線を配置することができる。
【００６９】
なお、図１５において、４層の金属配線がテスト素子とテスト電極パッドとの間の配線のために用いられて、各配線が同一層の島状金属部に電気的に接続される。しかしながら、テスト電極パッドに対して配置される島状金属部は、半導体チップ上に近接される半導体装置において利用される配線層の数に応じてその層数が決定される。
【００７０】
図１６〜図１９を参照して、テスト素子ＴＥおよびテスト電極パッドＴＰの形成方法について説明する。
【００７１】
まず、図１６に示すように、シャントライン（スクライブライン）が形成されるシャント領域（スクライブ領域）の半導体基板ＳＵＢ上に、各テスト電極パッド配置領域に対応して素子形成領域ＥＦＲが形成される。この素子形成領域ＥＦＲは、テスト素子ＴＥ３およびＴＥ４が、前述のようにＭＯＳトランジスタの場合、バックゲート領域として利用される。この素子形成領域ＥＦＲ表面に、活性領域として、ソース不純物領域ＳＩ、ドレイン不純物領域ＤＩおよびバックゲート不純物領域ＢＩが形成される。バックゲート不純物領域ＢＩと素子形成領域ＥＦＲは同一導電型であり、バックゲート不純物領域ＢＩを介して素子形成領域ＥＦＲにバックゲートバイアスが印加される。ソース不純物領域ＳＩおよびドレイン不純物領域ＤＩは、素子形成領域ＥＦＲとは異なる導電型である。
【００７２】
次いで、ソース不純物領域ＳＩおよびドレイン不純物領域ＤＩの間に、図示しないゲート絶縁膜を介して、ゲート電極ＧＥが形成される。
【００７３】
次いで、図１７に示すように、各テスト素子ＴＥ３およびＴＥ４に対し電極配線が形成される。ドレイン不純物領域ＤＩ、ソース不純物領域ＳＩおよびバックゲート不純物領域ＢＩに対しそれぞれタングステンプラグでたとえば構成されるコンタクトＣＴが形成され、またゲート電極ＧＥに対しても、コンタクトＣＴが形成される。この後、第１層金属配線を所定のパターンに形成する。テスト素子ＴＥ３においては、ソース不純物領域ＳＩに接続されるコンタクトＣＴは、第１層金属配線Ｍ０を介して隣接するテスト電極パッドに形成される第１層島状金属部ＩＭ１に電気的に接続される。同様、ドレイン不純物領域ＤＩに対して設けられるコンタクトＣＴも、第１層金属配線Ｍ０３を介して、隣接するテスト電極パッドに対して設けられる第１層島状金属部ＩＭ３に電気的に接続される。さらに、ゲート電極ＧＥおよびバックゲート不純物領域ＢＩに対しても、それぞれ、コンタクトＣＴが、第１層金属配線Ｍ０１およびＭ０４に電気的に接続される。
【００７４】
テスト素子ＴＥ４については、コンタクトＣＴに対して第１層金属配線で形成される中間配線ＩＬが形成される。テスト素子ＴＥ４に対しては、第１層金属配線の形成時において、他のテスト電極パッドに設けられる島状金属部に対する接続は行なわれない。
【００７５】
図１７に示すテスト素子ＴＥ３の第１層金属配線の配線は以下のようにして行われる。すなわち、図１８に示すように、対応のテスト電極パッドに設けられる第１層島状金属部ＩＭ３およびＩＭ４の間を通過して、第１層金属配線Ｍ０１が配設され、隣接するテスト電極パッドの第１層島状金属部ＩＭ１に電気的に接続される。これにより、テスト電極パッドに対応して、テスト素子の配設しても、テスト素子の電極配線を、対応のテスト電極パッドの島状金属部と衝突することなく隣接するテスト電極パッドの島状金属部に電気的に接続することができる。他のドレイン電極配線、バックゲート電極取り出し配線、およびゲート電極配線についても、隣接する対応の島状金属部の間の領域を通過するように配線が配置される。
【００７６】
次いで、図１９に示すように、第２層金属配線が所定のパターンに形成される。この工程において、テスト素子ＴＥ４については、下部のコンタクトＣＴに対して設けられる中間配線ＩＬに対し、第２層金属配線が電気的に接続される。すなわち、ソース不純物領域ＳＩが、コンタクトＣＴ、中間配線ＩＬおよび第２層金属配線Ｍ１２を介して隣接するテスト電極パッドに対して設けられた島状金属部ＩＭ１およびＩＭ２１に電気的に接続される。ドレイン不純物領域ＤＩは、また第２層金属配線Ｍ１３により、隣接するテスト電極パッドに設けられた第２層島状金属部ＩＭ２３に電気的に接続され、かつさらに、下層の第１層島状金属部ＩＭ３に電気的に接続される。ゲート電極ＧＥおよびバックゲート不純物領域ＢＩに対しても、それぞれ第２層金属配線Ｍ１１およびＭ１４が形成されて、対応のテスト電極パッドに設けられる第２層島状金属部に電気的に接続される。
【００７７】
この第２層金属配線を用いた電気的接続の形成時においても、図１８に示すように、対応のテスト電極パッドに対して設けられる第２層島状金属部の間を通過して第２層金属配線が配設され、配線の衝突を回避して隣接テスト電極パッドに対してテスト素子を電気的に接続することができる。
【００７８】
この後、半導体チップ上の半導体装置の素子の配線と同一工程で、各上層の金属配線（銅配線）により島状金属部が形成される。金属配線の最終工程において、最上層金属配線としてアルミニウム配線を用いてテスト電極パッドＴＰが形成され、図１２から図１５に示すＴＥＧが形成される。
【００７９】
これらの図１６から図１９に示すテスト素子、島状金属部およびテスト電極パッドの製造は、半導体チップに形成される半導体装置の素子の形成および配線と同一工程で行なわれる。
【００８０】
図２０を参照して、本実施の形態における半導体装置の製造工程について簡単に説明する。
【００８１】
まず、ウエハプロセスが実行され（ステップＳＳ１）、半導体ウエハ上の各チップ領域に所望の目標とする半導体装置が形成される。この半導体装置の素子および配線の形成と並行して、スライスラインの領域において、ＴＥＧが形成される。
【００８２】
ウエハプロセスが完了すると、ウエハレベルでのテストが実行される（ステップＳＳ２）。このテスト工程においては、素子および半導体チップの評価が実行される。また、ＴＥＧを用いてＭＯＳトランジスタのしきい値電圧およびトランスコンダクタンスなどの各種の管理項目に対応する信頼性評価が実行される。このＴＥＧを利用するテスト工程において、図２１に示すように、１つのテスト項目を２段階で実行する。このＴＥＧを用いたテスト工程を、図２１を参照して説明する。
【００８３】
図２１の上段に示すように、ＴＥＧとしてテスト電極パッドＴＰ０〜ＴＰ（２ｎ＋１）が配列される状態を考える。このテスト工程時において、プローブピンＰＰ０〜ＰＰｎ（プローブピンＰＰと総称する）を偶数テスト電極パッドＴＰ０、ＴＰ２、…ＴＰ（２ｎ）に接触させる。このテスト用プローブピンＰＰ０〜ＰＰｎのピッチが２・ＬＴであり、一方、テスト電極パッドＴＰ０〜ＴＰ（２ｎ＋１）のピッチは、ＬＴである。一例として、パッドのピッチが、６０μｍであり、プローブピンのピッチは、１２０μｍである。ＴＥＧ１として、偶数テスト電極パッドＴＰ０〜ＴＰ（２ｎ）にプローブピンＰＰ０〜ＰＰｎを接触させてテストを実行する。この場合、テストは、奇数テスト電極パッドＴＰ３、…ＴＰ（２ｎ−１）下部に配置されるテスト素子ＴＥｏに対して実行される。したがって、テスト対象の素子に対するプローブピン接触の影響を及ぼすことなく、各テスト素子に対する測定を行うことができる。テスト素子がＭＯＳトランジスタの場合、テスト項目としては、例えば、しきい値電圧Ｖｔｈまたはトランスコンダクタンスｇｍなどである。
【００８４】
次いで、偶数テスト電極パッドＴＰ０〜ＴＰ（２ｎ）に対するプローブピンＰＰ０〜ＰＰｎの接触によるテストが完了すると、プローブピンを１・ＬＴだけ移動させる。これにより、図２１の下段に示すように、プローブピンＰＰ０〜ＰＰｎが１電極パッドピッチ分ずれ、すなわちプローブピンピッチの１／２だけずれるため、プローブピンＰＰ０〜ＰＰｎが、奇数テスト電極パッドＴＰ１〜ＴＰ（２ｎ＋１）に接触する。この状態で、ＴＥＧの測定を実行する。この場合、テスト素子ＴＥは、偶数テスト電極パッドＴＰ４、…ＴＰ（２ｎ−２）下部に配置されるテスト素子ＴＥｅに対するテストが実行される。
【００８５】
したがって、この半導体チップにおけるテスト管理項目について、テスト素子群ＴＥＧ１およびＴＥＧ２を順次テストすることにより、この半導体チップに対応して設けられるＴＥＧ全体のテストが完了する。ＴＥＧ素子の数が多く設けられるため、数多くの管理項目についての評価を行うことができ、正確に半導体装置の良／不良を判定することができ、信頼性の高い半導体装置を得ることができる。
【００８６】
このウエハレベルでのテストにおいては、半導体チップに形成される半導体装置の回路特性、回路動作不良なども半導体チップ上のパッドを用いて評価される。
【００８７】
再び、図２０に戻って、ステップＳＳ２のウエハレベルでのテスト工程が完了すると、半導体ウエハ上のスライスラインに従ってダイシングを行ない、個々の第１半導体チップＣＨａ（図１）に分離する（ステップＳＳ３）。
【００８８】
次いで、個々の第１半導体チップＣＨａのうちウエハレベルでのテスト工程により識別された良品半導体チップを、パッケージに実装する（ステップＳＳ４）。このパッケージ実装後、最終の出荷前テスト（たとえばバーンインなど）が実行され（ステップＳＳ５）、最終の良品が製品として出荷される。
【００８９】
次に第２半導体チップＣＨｂ（図３）の製造方法について説明する。
図２２および図２３を参照して、まず第２半導体ウエハＷＦｂが形成される。すなわち、半導体基板ＳＵＢ上に、複数の第２半導体チップ領域ＣＲｂと、第２スクライブ領域ＳＣｂとがフォトリソグラフィ法によって形成されることで、第２半導体ウエハＷＦｂが形成される。
【００９０】
第２スクライブ領域ＳＣｂは、隣り合う第２半導体チップ領域ＣＲｂに挟まれており、幅ＳＷｂを有する。幅ＳＷｂは、その中に単数の列ＬＯを配置するのに十分な幅とされ、かつ幅ＳＷａ（図５）より小さい幅とされる。この列ＬＯに沿って、第１領域ＲＡおよび第２領域ＲＢが配置される。よって隣り合う第２半導体チップ領域ＣＲｂに挟まれる第２スクライブ領域ＳＣｂには、第１領域ＲＡと、第２領域ＲＢとが１列に配置されている。
【００９１】
本実施の形態のフォトリソグラフィでは、図２２において２×２＝４つの第２半導体チップ領域ＣＲｂが１ショットで露光される。そして複数のショットが、互いの外周部が一部重なるように行われることで、第２半導体ウエハＷＦｂ上に、所望の個数の第２半導体チップ領域ＣＲｂが露光される。
【００９２】
主に図２４を参照して、第２半導体ウエハＷＦｂのうち、フォトリソグラフィ法での１ショットに相当する領域をより詳しく示す。隣り合う第２半導体チップ領域ＣＲｂに挟まれる第２スクライブ領域ＳＣｂの一部には、第１領域ＲＡおよび第２領域ＲＢが直列に配置されている。
【００９３】
なおブランク領域ＢＫは、フォトリソグラフィ工程における当該ショットでは露光が行われない領域であり、当該ショットに隣接して行われる他のショットによって露光される領域である。たとえば、図２４において右上に位置するブランク領域ＢＫには、左上に位置する第２領域ＲＢを含む第２スクライブ領域ＳＣｂと同様の領域が形成される。また右下に位置するブランク領域ＢＫには、右上に位置する第１領域ＲＡを含む第２スクライブ領域ＳＣｂと同様の領域が形成される。
【００９４】
次に、第１半導体ウエハＷＦａ（図４）のスクライビングに用いられたのと同じダイサーを用いたスクライビングが行われる。これによって、第２半導体ウエハＷＦｂの第２スクライブ領域ＳＣｂ（図２２）のうち、スクライブラインＳＬ（図２４）に沿う部分が切り落とされる。これにより複数の第２半導体チップ領域ＣＲｂが複数の第２半導体チップＣＨｂ（図３）に切断される。
【００９５】
スクライブラインＳＬは列ＬＯに沿って位置決めされる。また上記ダイサーが切り落とす領域の幅は第１領域ＲＡの幅と同程度なので、スクライビングの際、列ＬＯに沿って配置された第１領域ＲＡ（図２４）は、切り落とされることで除去される。この結果、第２半導体チップＣＨｂ（図３）には第１領域ＲＡが残存しない。また第２領域ＲＢも第１領域ＲＡとともに切り落とされることで除去される。
【００９６】
本実施の形態によれば、図６に示すように、第１スクライブ領域ＳＣａの一部に、第１領域ＲＡおよび第２領域ＲＢが平行に配置される。すなわち第１領域ＲＡおよび第２領域ＲＢが第１スクライブ領域ＳＣａに沿って並走する複数の列ＬＰで並ぶパターンとして配置される。これにより、より多数のリソグラフィ用合わせマークおよびＰＣＭを設けることができる。
【００９７】
また第１列ＬＡに沿って位置決めされたスクライブラインＳＬに沿って、第１領域ＲＡの幅と同程度の幅でのスクライビングが行われる。これにより第１列ＬＡにのみ配置された第１領域ＲＡが切り落とされることで取り除かれるので、第１モニターＭＮ１ａ、第２モニターＭＮ２ａ〜ＭＮ２ｃ、および第３モニターＭＮ３のいずれもが除かれる。よってこれらのモニターの少なくともいずれかによる情報の漏えいを防止することができる。
【００９８】
また仮にスクライビングによって第１半導体ウエハＷＦａの第１列ＬＡおよび第２列ＬＢの両方が切り落とされる場合、第１領域ＲＡは第１列ＬＡおよび第２列ＬＢのいずれにも自由に配置できることになる。しかしこの場合、第１列ＬＡおよび第２列第２列ＬＢの両方を切り落とすためにダイサーの幅を大きくする必要がある。この場合、第２半導体ウエハＷＦｂの幅ＳＷｂ（図２３）を、このダイサーの大きな幅以上にする必要が生じる。よって第２半導体ウエハＷＦｂにおける第２スクライブ領域ＳＣｂの割合が増大するので、第２半導体ウエハＷＦｂ１枚当たりから得られる第２半導体チップＣＨｂの数が少なくなってしまうという問題がある。
【００９９】
これに対して本実施の形態によれば、第２列ＬＢが残存するようにダイサーの幅が定められる。すなわち上記のように第１列ＬＡおよび第２列ＬＢの両方が切り落とされる場合に比して、ダイサーの幅が小さくされる。これにより第２半導体ウエハＷＦｂの幅ＳＷｂ（図２３）を小さく設定できるので、第２半導体ウエハＷＦｂにおける第２スクライブ領域ＳＣｂの割合を抑えることができる。よって第２半導体ウエハＷＦｂ１枚当たりから得られる第２半導体チップＣＨｂの数を多くすることができる。
【０１００】
またテスト電極パッドＴＰ直下の領域にテスト素子ＴＥを配置し、これらのテスト素子ＴＥを、対応の直上のテスト電極パッドＴＰに隣接するテスト電極パッドＴＰおよびさらに１つの電極パッドＴＰをおいて隣接するテスト電極パッドＴＰに電気的に接続している。したがって、プローブピンＰＰのピッチは、テスト電極パッドＴＰの２倍であり、従来のプローブカードを利用して、数多くのテストパターンについての測定を行なうことができる。
【０１０１】
また、各テスト電極パッドＴＰ下部にテスト素子ＴＥが配置されている。従って、テスト電極パッドＴＰの間の領域にテスト素子ＴＥを配置する構成に比べて、面積増大を伴うことなくテスト素子ＴＥの数を増加させることができ、数多くのテスト管理項目に対応するテスト素子ＴＥを配置してテストを行なうことができる。さらに、テスト時においては、測定対象のテスト素子ＴＥ直上部のテスト電極パッドＴＰにはプローブピンＰＰは接触されないため、ストレスなどの悪影響をテスト対象のテスト素子ＴＥに印加することがなく、正確に測定を行なうことができる。
【０１０２】
（実施の形態２）
図２５を参照して、本実施の形態における半導体装置の製造方法で形成される第１半導体チップＣＨｃは、実施の形態１の第１半導体チップＣＨａ（図１）においてリソグラフィ用合わせマークＭＫが形成されていた領域の一部において、リソグラフィ用合わせマークＭＫの代わりにテスト電極パッドＴＰを有する。
【０１０３】
図２６を参照して、本実施の形態のウエハレベルにおけるフォトリソグラフィ法での１ショットに相当する領域を示す。第１列ＬＡに沿って第１領域ＲＡおよびＲＡｅが配置され、また第２列ＬＢに沿って第２領域ＲＢおよび第３領域ＲＣが配置されている。言い換えれば、隣り合う第１半導体チップ領域ＣＲａに挟まれる第１スクライブ領域ＳＣａの一部には、第１領域ＲＡおよび第２領域ＲＢが平行に配置されており、また他の一部には、第１領域ＲＡｅおよび第３領域ＲＣが平行に配置されている。
【０１０４】
図２７を参照して、第１領域ＲＡｅにはテスト素子ＴＥが配置され、第３領域ＲＣにはテスト電極パッドＴＰが配置されている。テスト素子ＴＥは、実施の形態１のものと同様のものであり、能動素子（トランジスタなど）および受動素子（抵抗、容量など）の少なくともいずれかの電気的評価を行うための第１モニターＭＮ１ｂに相当する。よって第１半導体チップ領域ＣＲａに挟まれる第１スクライブ領域ＳＣａの一部において、第３領域ＲＣは第１モニターＭＮ１ｂと平行して配置されている。テスト電極パッドＴＰは、実施の形態１のものと同様のものであり、第１モニターＭＮ１ｂの電気的特性を計測するためのパッドである。
【０１０５】
次にダイサーを用いたスクライビングによって、スクライブラインＳＬ（図２６および図２７）に沿う部分が切り落とされる。これにより複数の第１半導体チップ領域ＣＲａが複数の第１半導体チップＣＨｃ（図２５）に切断される。
【０１０６】
スクライブラインＳＬは第１列ＬＡに沿って位置決めされる。またダイサーが切り落とす領域の幅は、第１領域ＲＡおよびＲＡｅの各々の幅と同程度とされる。よってスクライビングの際、第１列ＬＡに沿って配置された第１領域ＲＡおよびＲＡｅは、切り落とされることで取り除かれる。この結果、第１半導体チップＣＨｃ（図２５）には第１領域ＲＡおよびＲＡｅ（図２６）が残存しない。逆に第２領域ＲＢおよび第３領域ＲＣの各々の少なくとも一部は、切り落とされない第２列ＬＢに沿って配置されるので、第１半導体チップＣＨｃに残存する。
【０１０７】
なお図２６において、１点鎖線で示すスクライブラインＳＬは、図２６に対応する１ショットで形成される第１スクライブ領域ＳＣａ領域についてのものであり、また２点鎖線で示すスクライブラインＳＬは、上記ショットに隣接する他のショットで形成される第１スクライブ領域ＳＣａ領域（図示せず）についてのものである。
【０１０８】
また、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１０９】
図２８を参照して、比較例のウエハレベルにおけるフォトリソグラフィ法での１ショットに相当する領域を示す。第４領域ＲＡｚは、図２７のテスト電極パッドＴＰおよびテスト素子ＴＥが共に第１列ＬＡ上に形成された場合に必要となる領域である。この場合、第１列ＬＡ上にテスト素子ＴＥだけでなくテスト電極パッドＴＰも形成しなければならないので、第４領域ＲＡは、本実施の形態の第１領域ＲＡｅに比して大きくなる。この結果、第４領域ＲＡを１ショットの領域内に配置できず、第４領域ＲＡを形成することができなくなることがある。
【０１１０】
これに対して本実施の形態によれば、テスト電極パッドＴＰ（図２７）を第３領域ＲＣ（図２７）に配置することで、第１領域ＲＡｅ（図２６および図２７）にはパッドを設ける必要がなくなるので、第１領域ＲＡｅの面積を小さくすることができる。よって上記比較例の場合に比して、第１列ＬＡ上における第１モニターＭＮ１ｂの配置場所を確保しやすくなる。
【０１１１】
なお本実施の形態においては、複数のテスト電極パッドＴＰがすべて第３領域ＲＣに配置されたが、テスト電極パッドＴＰの一部が第１領域ＲＡｅに配置されてもよい。
【０１１２】
（実施の形態３）
図２９を参照して、本実施の形態においては、第１半導体ウエハＷＦａ（図４）を形成するためのフォトリソグラフィ工程において、マルチレイヤマスクＲＭが用いられる。ここでマルチレイヤマスクとは、複数の工程のそれぞれで用いられる複数のパターンが１枚のフォトマスク上に描画されているマスクのことである。マルチレイヤマスクを用いることで、製造工程において複数回行われるフォトリソグラフィ工程の総マスク数を少なくすることができるので、マスクのコストを低減することができる。
【０１１３】
本実施の形態のマルチレイヤマスクＲＭは、マスクブランクスＢＰ上に、ＳＴＩ(Shallow Trench Isolation)のパターンＭＰｓが６チップ分だけ形成されたＳＴＩ領域Ｒｓと、トランジスタのパターンＭＰｇが６チップ分だけ形成されたゲート領域Ｒｇとを有する。たとえばＳＴＩのフォトリソグラフィが行なわれる際には、ゲート領域Ｒｇは遮光部ＭＰによって遮光される。
【０１１４】
図３０を参照して、マルチレイヤマスクＲＭを用いたフォトリソグラフィによれば、６つの第１半導体チップ領域ＣＲａを含むショット領域ＯＳＭを単位として、フォトリソグラフィが行われる。
【０１１５】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１１６】
次に本実施の形態の比較例について説明する。
図３１を参照して、マスクＲＳは、マルチレイヤマスクではなく通常のマスクであり、全体としてマルチレイヤマスクＲＭと同程度の面積を有する。またマスクＲＳにはパターンＭＰｓのみが形成されているので、マルチレイヤマスクＲＭに比してより多くのパターンＭＰｓが形成されており、本実施の形態の比較例においては１２チップ分のＭＰｓが形成されている。
【０１１７】
図３２を参照して、マスクＲＳを用いたフォトリソグラフィによれば、１２の第１半導体チップ領域ＣＲａを含むショット領域ＯＳＳを単位として、フォトリソグラフィが行われる。
【０１１８】
本実施の形態によれば、マルチレイヤマスクＲＭが用いられるので、通常のマスクＲＳが用いられる場合に比して、マスクにおける各工程で実際に利用される面積が小さくなる。よって本実施の形態においては、比較例に比して、第１領域ＲＡ（図６）を配置可能な場所が少なくなる。しかしながら本実施の形態によれば、実施の形態１と同様に、第１領域ＲＡおよび第２領域ＲＢが第１スクライブ領域ＳＣａに沿って並走する複数の列ＬＰで並ぶパターンとして配置される。これにより、第１領域ＲＡの配置可能な場所が少なくても、より容易に第１領域ＲＡを配置することができる。
【０１１９】
（実施の形態４）
本実施の形態においては、第１モニターＭＮ１ａのテスト素子ＴＥおよびテスト電極パッドＴＰの構成が、実施の形態１と相違している。
【０１２０】
図３３を参照して、テスト電極パッドＴＰａ〜ＴＰｄが一列に整列して配置される。テスト電極パッドＴＰｂおよびＴＰｃの直下の領域に、テスト素子ＴＥとして、抵抗素子Ｒ１およびＲ２が形成される。抵抗素子Ｒ１は、第１層金属配線で構成され、抵抗素子Ｒ２は、第２層金属配線で構成される。抵抗素子Ｒ１は、隣接するテスト電極パッドＴＰａおよびＴＰｃに電気的に接続され、抵抗素子Ｒ２は、隣接するテスト電極パッドＴＰｂおよびＴＰｄに電気的に接続される。この図３３に示すＴＥＧの構成においても、実施の形態１と同様、各テスト電極パッドに対応して、島状金属部がテスト電極パッドとテスト素子との間の電気的接続のために設けられる。図３３においては、第１層島状金属部ＩＭ１〜ＩＭ４を代表的に示す。
【０１２１】
図３４を参照して、テスト電極パッドＴＰｂ直下の領域に第１層金属配線で形成される抵抗素子Ｒ１が配置される。この抵抗素子Ｒ１は、テスト電極パッドＴＰａおよびＴＰｃの下部にまで延在し、破線矢印で示すように、これらのテスト電極パッドＴＰａおよびＴＰｃと電気的に接続される。
【０１２２】
抵抗素子Ｒ２は、抵抗素子Ｒ１よりも上層の第２層金属配線で構成され、テスト電極パッドＴＰｃ直下の領域に形成される。この抵抗素子Ｒ２は、隣接するテスト電極パッドＴＰｂおよびＴＰｄに電気的に接続される（電気的接続を矢印で示す）。
【０１２３】
図３５を参照して、テスト電極パッドＴＰａ下部においては、抵抗素子Ｒ１が第１層島状金属部ＩＭ１に電気的に接続される。第１層島状金属部ＩＭ１は、ビアＶＡ１および第２層島状金属部ＩＭ２１およびビアＶＡ２などの上層配線およびビアを介してテスト電極パッドＴＰａに電気的に接続される。第１層島状金属部ＩＭ２に対しては、抵抗素子Ｒ１は接続されない。第１層島状金属部ＩＭ２に対しても、第１層島状金属部ＩＭ１と同様、ビアＶＡ１、第２層島状金属部ＩＭ２２およびビアＶＡ２が形成され、テスト電極パッドＴＰａに電気的に接続される。
【０１２４】
図３６を参照して、テスト電極パッドＴＰｂ下部には、抵抗素子Ｒ１およびＲ２が、それぞれ第１層金属配線および第２層金属配線で形成される。抵抗素子Ｒ１は、この第１層島状金属部ＩＭ１およびＩＭ２の間の領域を通過する。一方、第２層金属配線で構成される抵抗素子Ｒ２は、第２層島状金属部ＩＭ２２に電気的に接続される。この第２層島状金属部ＩＭ２２およびＩＭ２１は、それぞれ上層に形成されるビアおよび島状金属部を介して、テスト電極パッドＴＰｂに電気的に接続される。
【０１２５】
図３７を参照して、テスト電極パッドＴＰｃ下部には、抵抗素子Ｒ１およびＲ２が配設される。第２層金属配線で構成される抵抗素子Ｒ２は、第２層島状金属部ＩＭ２３およびＩＭ２４の間の領域を通過する。一方、抵抗素子Ｒ１は、この第１層島状金属部ＩＭ３に電気的に接続される。第１層島状金属部ＩＭ４には、ビアを介して、第２層島状金属部ＩＭ２４が電気的に接続される。これらの第２層島状金属部ＩＭ２３およびＩＭ２４も、同様、上層のビアおよび島状金属部を介して、対応のテスト電極パッドＴＰｃに電気的に接続される。
【０１２６】
したがって、単に金属配線を用いて抵抗素子を構成する場合においても、各テスト電極パッドの配線接続用の中間層を島状に形成することにより、その間の領域を通過させて、抵抗素子を形成する配線を配置することができる。
【０１２７】
また、隣接電極パッドにおいて設けられる抵抗素子を互いに異なる配線層の配線で形成することにより、配線の衝突を伴うことなく、各テスト電極パッド直下部に形成された抵抗素子を、隣接テスト電極パッドに電気的に接続することができる。
【０１２８】
なお、抵抗素子Ｒ３などがさらに接続される場合には、抵抗素子は、３つのテスト電極パッドに延在するだけであり、第１層金属配線および第２層金属配線を交互に配置することにより、配線の衝突を伴うことなく、抵抗素子を連続的に各テスト電極パッドに対応して配置することができる。
【０１２９】
また、図３５から図３７に示す構造においては、抵抗素子Ｒ１およびＲ２は、隣接するテスト電極パッドの一方に電気的に接続されている。しかしながら、図３５において抵抗素子Ｒ１が、第１層島状金属部ＩＭ１およびＩＭ２を短絡するように端部が幅広に（Ｔ字形状に）形成制されてもよく、また、図３６において、抵抗素子Ｒ２が第２層島状金属部ＩＭ２１およびＩＭ２２を短絡するように形成されても良い。図３７において、抵抗素子Ｒ１が第１層島状金属部ＩＭ３およびＩＭ４を短絡するように形成されてもよい。
【０１３０】
なお、テスト電極パッドに対して設けられる抵抗素子は、シード抵抗などの特性値が測定され、プロセス評価（膜厚／線幅および単体の素子の電気的特性の評価）が行なわれる。金属配線としては、実施の形態１と同様、銅配線が用いられ、テスト電極パッドに対しては最上層のアルミニュウム配線が用いられる。従って、この実施の形態４においても第２層島状金属部より上層の金属部はダマシン法により形成される。
【０１３１】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１３２】
本実施の形態によれば、テスト素子として、抵抗素子を配置し、これらをテスト電極パッド直下部に配置し、それぞれ隣接するテスト電極パッドに異なる配線層の配線で接続している。したがって、ＴＥＧにおいて抵抗素子を、各テスト電極パッドに対応して高密度に配置することができ、実施の形態１と同様の効果を得ることができる。
【０１３３】
なお、この抵抗素子Ｒ１およびＲ２の製造工程は、先の実施の形態１と同様であり、半導体チップ上に形成される半導体装置の製造工程と並行して第１層金属配線および第２層金属配線形成時にそれぞれ形成される。
【０１３４】
また、テスト方法としては、実施の形態１と同様であり、偶数番号のテスト電極パッドによるＴＥＧと、奇数番号のテスト電極パッドで構成されるＴＥＧを、それぞれ、プローブピンを電極パッドのピッチ分、すなわち、プローブピンのピッチの１／２倍ずらせて実行する。
【０１３５】
（変形例）
図３８を参照して、本変形例の平面レイアウトは、以下の点で、図３３に示す平面レイアウトとその配置が異なる。すなわち、テスト電極パッドＴＰｂおよびＴＰｃの直下の領域に、テスト素子ＴＥとして、抵抗素子Ｒ３およびＲ４が形成される。抵抗素子Ｒ３は、ポリシリコン配線で構成され、抵抗素子Ｒ４は、第一層金属配線で構成される。抵抗素子Ｒ３は、隣接するテスト電極パッドＴＰａおよびＴＰｃに電気的に接続され、抵抗素子Ｒ４は、隣接するテスト電極パッドＴＰｂおよびＴＰｄに電気的に接続される。この図３８に示すＴＥＧの構成において、他の構成は、図３３に示す平面レイアウトの構成と同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。なお、この図３８に示す平面レイアウトにおいても、図３３に示す平面レイアウトと同様、各テスト電極パッドに対応して、島状金属部がテスト電極パッドとテスト素子との間の電気的接続のために設けられる。図３８においても、図３３と同様、第１層島状金属部ＩＭ１〜ＩＭ４を代表的に示す。
【０１３６】
図３９を参照して、この断面構造は、抵抗素子Ｒ３およびＲ４が、それぞれポリシリコン配線および第一層金属配線で構成されることを除いて、図３４に示す断面構造と同じであり、図３４に示す構造と対応する部分には、同一参照符号を付して、その詳細説明は省略する。
【０１３７】
この図３９に示す配置においても、抵抗素子Ｒ３は、テスト電極パッドＴＰａおよびＴＰｃの下部にまで延在し、破線矢印で示すように、これらのテスト電極パッドＴＰａおよびＴＰｃと電気的に接続される。
【０１３８】
抵抗素子Ｒ４は、抵抗素子Ｒ３よりも上層の第１層金属配線で構成され、テスト電極パッドＴＰｃ直下の領域に形成される。この抵抗素子Ｒ４は、隣接するテスト電極パッドＴＰｂおよびＴＰｄに電気的に接続される（電気的接続を矢印で示す）。従って、異なる配線層の配線を利用して抵抗素子をＴＥＧとして形成する場合においても、テスト電極下部に配置される島状の金属部を設けることにより、テスト電極の配置を変更することなく、抵抗素子を配置することができる。
【０１３９】
図４０を参照して、この断面構造は、以下の点で、図３４に示す断面構造と異なる。すなわち、テスト電極パッドＴＰａ下部において、抵抗素子Ｒ３は、第１層島状金属部ＩＭ１下部にまで延在し、ビア（タングステンプラグ）ＶＡ０を介して第１層島状金属部ＩＭ１に電気的に接続される。この図４０に示す断面構造の他の配置は、図３５に示す配置と同じであり、対応する部分には同一参照符号を付してその詳細説明は省略する。
【０１４０】
図４１を参照して、この断面構造は、以下の点で図３６に示す断面構造とその配置が異なる。すなわち、テスト電極パッドＴＰｂ下部において、ポリシリコン配線で構成される抵抗素子Ｒ３は、テスト電極パッドＴＰｂに対して設けられた第１層島状金属部ＩＭ１およびＩＭ２の間の領域下部を通過する。一方、第１層金属配線で構成される抵抗素子Ｒ４は、第１層島状金属部ＩＭ２に電気的に接続される。この第一層島状金属部ＩＭ２は、第２層島状金属部にビア（プラグ）ＶＡ１を介して電気的に接続される。第１層島状金属部ＩＭ２２およびＩＭ２１は、それぞれ上層に形成されるビアおよび島状金属部を介して、テスト電極パッドＴＰｂに電気的に接続される。この図４１に示す断面構造の他の配置は、図３６に示す配置と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。
【０１４１】
図４２を参照して、この断面構造は、以下の点で図３７に示す断面構造と異なる。図４２においても、テスト電極パッドＴＰｃ下部には、抵抗素子Ｒ３およびＲ４が配設される。第１層金属配線で構成される抵抗素子Ｒ４は、第１層島状金属部ＩＭ３およびＩＭ４の間の領域を通過する。一方、ポリシリコン配線で構成される抵抗素子Ｒ３は、第１層島状金属部ＩＭ３にビア（タングステンプラグ）ＶＡ０を介して電気的に接続される。
【０１４２】
図３７に示す構造と同様、第１層島状金属部ＩＭ４は、ビアを介して、第２層島状金属部ＩＭ２４に電気的に接続される。これらの第２層島状金属部ＩＭ２３およびＩＭ２４も、同様、上層のビアおよび島状金属部を介して、対応のテスト電極パッドＴＰｃに電気的に接続される。
【０１４３】
したがって、ポリシリコン配線および第１層金属配線を用いて抵抗素子を構成する場合
においても、各テスト電極パッドの配線接続用の中間層を島状に形成することにより、その間の領域を通過させて、抵抗素子を形成する配線を配置することができる。この変形例の構成においても、従って、図３３から図３７に示す構成と同様の効果を得ることができる。また、テスト方法も、実施の形態１と同様にして行なうことができる。
【０１４４】
以上のように、この発明の実施の形態４に従えば、テスト素子として、抵抗素子を配置し、これらをテスト電極パッド直下部に配置し、それぞれ隣接するテスト電極パッドに異なる配線層の配線で接続している。したがって、ＴＥＧにおいて抵抗素子を、各テスト電極パッドに対応して高密度に配置することができ、実施の形態１と同様の効果を得ることができる。
【０１４５】
なお、実施の形態１および２が組み合わせて用いられ、ＴＥＧにおいてトランジスタ素子と抵抗素子とが、異なるテスト電極パッドの下部にそれぞれ配置されても良い。すなわち、図２１に示すテスト素子ＴＥｏおよびＴＥｅが、それぞれトランジスタ素子および抵抗素子であっても良い。また、ポリシリコン配線は、ＭＯＳトランジスタのゲート電極形性時と同一工程で形成されれば良い。
【０１４６】
さらに、テスト素子としては、ＭＯＳトランジスタおよび抵抗素子が使用されている。なおテスト素子としては、これら以外の能動素子（トランジスタなど）および受動素子（抵抗、容量など）を使用することができ、たとえば、バイポーラトランジスタ、および／または容量素子が、それぞれプロセスまたは回路特性または信頼性の評価のために用いられてもよい。
【０１４７】
（実施の形態５）
本実施の形態においては、第１モニターＭＮ１ａのテスト素子ＴＥおよびテスト電極パッドＴＰの構成が、実施の形態１および４と相違している。
【０１４８】
図４３を参照して、実施の形態４と同様、テスト電極パッドＴＰａ〜ＴＰｄが一列に整列して配置される。ＴＥＧとして容量素子ＣＰ１およびＣＰ２が、それぞれ、テスト電極パッドＴＰｂおよびＴＰｃの直下の領域に配置される。容量素子ＣＰ１は、櫛の歯部分を有する電極配線ＰＬ１およびＰＬ２とを有し、これらの櫛の歯部分が噛合うように配置される。電極配線ＰＬ１およびＰＬ２は、それぞれ第１層金属配線で構成され、テスト電極パッドＴＰａおよびＴＰｃに電気的に接続される。
【０１４９】
容量素子ＣＰ２は、第２層配線で構成される電極配線ＰＬ３およびＰＬ４を有し、容量素子と同様、互いに対向して配置される櫛の歯部分を有する。
【０１５０】
これらの容量素子ＣＰ１およびＣＰ２は、各々、対向して配置される同一配線層の櫛の歯部分において容量を形成する。櫛の歯形状に電極配線ＰＬ１、ＰＬ２、ＰＬ３、およびＰＬ４を形成することにより、容量素子電極の対向面積を大きくすることができ、必要とされる容量値を実現する。
【０１５１】
なお、これらの容量素子の電極配線ＰＬ１〜ＰＬ４は、櫛の歯部分が、連続的に形成される矩形領域に連結され、この矩形領域において対応のテスト電極パッドの島状金属部に電気的に接続される。したがって、これらの電極配線ＰＬ１〜ＰＬ４の断面構造は、図３４から図３７に示す断面構造と同じとなる。
【０１５２】
これらの電極配線ＰＬ１、ＰＬ２、ＰＬ３、およびＰＬ４は、実施の形態１の場合と同様、半導体チップ上に半導体装置を製造する工程と同一の工程を利用して、これらの電極配線ＰＬ１〜ＰＬ４が形成される。
【０１５３】
容量素子ＣＰ１およびＣＰ２の電極は、容量素子ＣＰ１およびＣＰ２がそれぞれ配置されるテスト電極パッドに隣接するテスト電極パッドに電気的に接続されるため、実施の形態１と同様にして、容量素子ＣＰ１およびＣＰ２の電気的特性などを測定することができる。
【０１５４】
（変形例）
図４４を参照して、本変形例においても、ＴＥＧとして、容量素子ＣＰ３およびＣＰ４が配置される。この図４４に示す容量素子ＣＰ３およびＣＰ４の平面レイアウトは、以下の点で図４３に示すＴＥＧの平面レイアウト異なる。すなわち、容量素子ＣＰ３は、電極が、平板状のポリシリコン配線で構成される電極配線ＧＰＬと、半導体チップ表面に形成される後の図４５に示す活性領域ＡＲで構成される電極配線とを有する。これらの電極配線ＧＰＬおよび活性領域ＡＲは、図示しないゲート絶縁膜を介して互いに対向して配置される。このゲート絶縁膜が容量絶縁膜として利用される。
【０１５５】
容量素子ＣＰ４は、電極配線ＰＬ５およびＰＬ６が、第１層金属配線で構成され、実施の形態５と同様、互いに噛み合うように配置される櫛の歯部分を有する。対向して配置される櫛の歯部分において、容量が形成される。
【０１５６】
図４４に示す平面レイアウトの他の配置は、図４３に示す平面レイアウトの配置と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。
【０１５７】
図４５を参照して、半導体基板ＳＵＢのスクライブ領域となるの表面に活性領域（不純物領域）ＡＲが形成される。この活性領域ＡＲ表面上に図示しないゲート絶縁膜を介してポリシリコン電極配線ＧＰＬが配置される。ポリシリコン電極配線ＧＰＬは、第１半導体チップ領域ＣＲａに形成されるＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のゲート電極形成工程と同一製造工程で形成され、活性領域は、このＭＯＳトランジスタのソース／ドレイン形成工程と同一の製造工程で形成される。
【０１５８】
ポリシリコン電極配線ＧＰＬは、破線で示すようにテスト電極パッドＴＰａの島状金属部を介してテスト電極パッドＴＰａに電気的に接続される。活性領域ＡＲは、テスト電極パッドＴＰｃに、破線で示す対応の島状金属部を介して電気的に接続される。
【０１５９】
容量素子ＣＰ４の電極配線ＰＬ５およびＰＬ６は、同一層の第一金属配線で構成され、破線で示す島状金属部を介してテスト電極パッドＴＰｂおよびＴＰｄに電気的に接続される。
【０１６０】
図４６を参照して、半導体基板ＳＵＢ表面に形成される活性領域ＡＲは、ビア（タングステンプラグ）ＶＡ０を介して第１層島状金属部ＩＭ４に電気的に接続され、この第１層島状金属部ＩＭ４は、ビア、第２層島状金属部ＩＭ２４、および上層の島状金属部およびビアを介してテスト電極パッドＴＰｃに電気的に接続される。第１層島状金属部ＩＭ３およびＩＭ４の間に、第１層金属配線で構成される容量素子ＣＰ２の電極配線ＰＬ５およびＰＬ６が配置される。電極配線ＰＬ５およびＰＬ６と活性領域ＡＲの間に、ポリシリコン電極配線ＧＰＬが配設される。
【０１６１】
容量素子ＣＰ３は、ポリシリコン電極配線ＧＰＬと活性領域ＡＲとが平面図的に見て重なり合う部分において形成される。従って、活性領域ＡＲは、このテスト電極パッドＴＰｃ下部において幅が広く形成されても、容量素子ＣＰ３の容量値に対して特に影響は生じない。
【０１６２】
なお、容量素子ＣＰ４の電極配線ＰＬ５およびＰＬ６に対するテスト電極パッドＴＰｂおよびＴＰｄとの間の電気的接続部分の断面構造は示していないが、図４１に示す断面構造と同様の配置により対応のテスト電極パッドに電気的に接続される。
【０１６３】
また、この図４６に示す断面構造において活性領域ＡＲは、第１層島状金属部ＩＭ４に電気的に接続されているように示しているが、活性領域ＡＲは、第１層島状金属部ＩＭ３およびＩＭ４両者に電気的に接続されるように配置されても良い。
【０１６４】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１６５】
本実施の形態によれば、テスト素子として、容量素子を配置し、これらをテスト電極パッド直下部に配置し、それぞれ隣接するテスト電極パッドに異なる配線層の配線で接続している。したがって、ＴＥＧにおいて容量素子を、各テスト電極パッドに対応して高密度に配置することができ、実施の形態１と同様の効果を得ることができる。
【０１６６】
なお、実施の形態１、４および５が適宜組み合わせて用いられ、ＴＥＧにおいてトランジスタ素子、容量素子、および抵抗素子が、異なるテスト電極パッドの下部にそれぞれ配置されても良い。例えば、図２１に示すテスト素子ＴＥｏおよびＴＥｅが、それぞれトランジスタ素子および容量素子であっても良い。また、一例として、上層の金属配線により抵抗素子を構成し、下層の金属配線またはポリシリコン配線を容量素子電極として配置しても良い。
【０１６７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１６８】
本発明は、半導体ウエハを切断する工程を有する半導体装置の製造方法に特に有利に適用され得る。
【符号の説明】
【０１６９】
ＣＥ１〜ＣＥ４  第１〜第４チップ端面、ＣＨａ，ＣＨｃ  第１半導体チップ、ＣＨｂ  第２半導体チップ、ＣＲａ  第１半導体チップ領域、ＣＲｂ  第２半導体チップ領域、ＣＴ  内部回路領域、ＬＳ  長辺、ＭＫ  リソグラフィ用合わせマーク、ＭＮ１ａ，ＭＮ１ｂ  第１モニター、ＭＮ２ａ〜ＭＮ２ｃ  第２モニター、ＭＮ３  第３モニター、ＲＡ，ＲＡｅ  第１領域、ＲＢ  第２領域、ＲＣ  第３領域、ＲＭ  マルチレイヤマスク、Ｓ１〜Ｓ４  第１〜第４辺、ＳＣａ  第１スクライブ領域、ＳＣｂ  第２スクライブ領域、ＳＬ  スクライブライン、ＳＲ  シールリング、ＳＳ  短辺、ＴＥ  テスト素子、ＴＰ  テスト電極パッド、ＷＦａ  第１半導体ウエハ、ＷＦｂ  第２半導体ウエハ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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