(57)【特許請求の範囲】
【請求項１】
半導体基板の第１導電型の第１トランジスタ用領域及び、前記第１トランジスタ領域内に形成された第１導電型と逆の第２導電型のドレイン領域の上に第１ゲート電極を形成し、
前記第１ゲート電極のドレイン側部分及び前記ドレイン領域を覆う第１のマスクをイオン注入マスクとして、前記第１ゲート電極を貫通する加速エネルギで前記第１導電型の第１不純物をイオン注入して、ソース側領域で第１の深さ、前記第１ゲート電極下方で前記第１の深さより浅い第２の深さを有するチャネルドーズ領域を形成し、
前記第１ゲート電極の前記ドレイン側部分及び前記ドレイン領域を覆う第２のマスク及び前記第１ゲート電極をイオン注入マスクとして前記第２導電型の第２不純物をイオン注入して第１ソースエクステンション領域を形成し、
前記第１ソースエクステンション領域に連続する前記第２導電型のソース領域を形成する
半導体装置を製造する方法。
【請求項２】
前記チャネルドーズ領域を形成するイオン注入と、前記第１ソースエクステンション領域を形成するイオン注入が、共に基板法線から０度−７度の範囲内の入射角度で行なわれる請求項１記載の半導体装置を製造する方法。
【請求項３】
前記チャネルドーズ領域を形成するイオン注入が基板法線からソース領域側に２０度−４５度傾いた入射角度で行なわれ、前記第１ソースエクステンション領域を形成するイオン注入が、基板法線から０度−７度の入射角度で行なわれる請求項１記載の半導体装置を製造する方法。
【請求項４】
前記第２のマスクが、前記第１のマスクである請求項１〜３のいずれか１項記載の半導体装置を製造する方法。
【請求項５】
前記半導体基板が、第１導電型の第２トランジスタ用領域、第１導電型の第３トランジスタ用領域も含み、前記第２トランジスタ用領域上に第２ゲート電極を、前記第３トランジスタ用領域上に第３ゲート電極を形成し、
前記第１のマスクが前記第２トランジスタ用領域、前記第３トランジスタ用領域を覆い、
前記第２のマスクが前記第３トランジスタ用領域を覆い、前記第２トランジスタ用領域は露出する、
請求項１〜３のいずれか１項記載の半導体装置を製造する方法。
【請求項６】
前記第２トランジスタ用領域、前記第１トランジスタ用領域を覆う第３のマスク及び前記第３トランジスタ用領域の前記第３ゲート電極をイオン注入マスクとし、前記第３トランジスタ用領域に前記第１導電型の第３不純物を斜めイオン注入してポケット領域を形成し、
前記第３のマスク及び前記第３トランジスタ用領域の前記第３ゲート電極をイオン注入マスクとし、前記第３トランジスタ用領域に前記第２導電型の第４不純物を、前記ポケット領域より浅いピーク位置でイオン注入して第３ソースエクステンション領域を形成する、
請求項５記載の半導体装置を製造する方法。
【請求項７】
前記ポケット領域のイオン注入は、前記チャネルドーズ領域の前記第１の深さを有する部分のイオン注入と較べ、半分以下の深さと５倍以上高いドーズ量を有する請求項６記載の半導体装置の製造方法。
【請求項８】
第１導電型の第１トランジスタ用領域を有する半導体基板と、
前記第１トランジスタ用領域上に形成された第１ゲート電極と、
ソース側領域から前記第１ゲート電極下方に形成され、前記ソース側領域で第１の深さを有し、前記第１ゲート電極下方で前記第１の深さよりも浅い第２の深さを有する、前記第１導電型のチャネルドーズ領域と、
前記ソース側領域に形成され、前記チャネルドーズ領域の第１の深さより浅い、前記第１導電型と逆の第２導電型の第１ソースエクステンション領域と、
前記ソースエクステンション領域に連続して前記第１導電型領域内に形成された、前記第２導電型のソース領域と、
を有する半導体装置。
【請求項９】
前記チャネルドーズ領域の前記第１の深さを有する領域から前記第２の深さを有する領域に切り換わる位置が、前記第１ゲート電極下方に位置する請求項８記載の半導体装置。
【請求項１０】
前記半導体基板が更に前記第１導電型の第２トランジスタ用領域を有し、
前記第２トランジスタ用領域上に形成された第２ゲート電極と、前記第２ゲート電極のソース側に形成された、前記第２導電型の第２ソースエクステンション領域と、前記第２ソースエクステンション領域を包み込む、前記第１導電型のポケット領域とを有し、
前記ポケット領域は前記チャネルドーズ領域の前記第１の深さの半分以下の第３の深さを有する、
請求項８又は９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例は、ＭＯＳトランジスタを含む半導体装置及びその製造方法に関する。なお、ゲート電極の下にゲート絶縁膜を有するトランジスタを、広くＭＯＳトランジスタと呼ぶ。
【背景技術】
【０００２】
半導体集積回路においては、低電圧駆動のＭＯＳトランジスタのみでなく、より高電圧で駆動するＭＯＳトランジスタが必要な場合も多い。外部回路の入出力電圧が３．５Ｖ程度であれば、３．５Ｖ程度で動作する中耐圧ＭＯＳトランジスタが必要である。さらに高い駆動電圧のＭＯＳトランジスタが必要なこともある。
【０００３】
無線携帯機器の送信モジュールに搭載するパワーアンプトランジスタにおいては、通常、入力される高周波（ＲＦ）電力に対して、ドレイン出力はバイアス点の２倍以上程度まで電圧が振れる。このためＭＯＳトランジスタとしては、大きいドレイン耐圧が要求される。また、携帯機器に搭載される電力増幅器は、通常数百ＭＨｚ〜数ＧＨｚ帯で使用される。このため、優れた高周波特性も同時に要求される。携帯機器に限らず、高出力、高周波の電力増幅器においては、高耐圧と優れた高周波特性が要求されることが多い。
【０００４】
高耐圧と優れた高周波特性を要求されるＭＯＳトランジスタにおいては、オン抵抗を低くし、且つ高周波での利得を向上することが望まれる。ゲート電圧によって電流が制御される実効チャネル領域とドレイン電極がコンタクトされるドレイン領域との間に空乏層を広げると高耐圧を得ることができる。低濃度ドレイン（ＬＤＤ）領域とゲート電極のオーバーラップ長を長くして、ゲート電圧の影響で空乏層を広くする拡張ドレイン（extended drain, ＥＤ）ＭＯＳトランジスタ構造は、高耐圧実現に有効な構造である。
【０００５】
空乏層が広がった状態でも、閾値を確保し、パンチスルーは防止する必要がある。チャネル領域の不純物濃度を高くすれば、閾値を確保し、パンチスルーを防止するのに有効である。しかし、チャネル不純物濃度を一様に高くすると、オン抵抗が高くなりやすい。チャネル不純物濃度の横方向分布をドレインに向かって低くなるように変調した横方向変調不純物濃度構造は、不純物濃度の高い領域で閾値を確保し、且つ不純物濃度勾配による作り付け電界によりキャリアを加速できる。ＭＯＳトランジスタのオン抵抗を低減し、高周波出力電力を向上しやすくなる。ソース側にチャネル不純物を添加し、ドレイン側に向かって横方向に不純物を熱拡散させる横方向拡散（laterally diffused, ＬＤ）ＭＯＳトランジスタ構造は、ソース側からドレイン側に向かって徐々にチャネル不純物濃度が低減する構造を実現できる。しかし、不純物を長距離拡散させるためには、高温、長時間のアニール処理が必要となる。
【０００６】
ＬＤＭＯＳトランジスタを、周辺回路のＭＯＳトランジスタと集積化しようとすると、９０ｎｍ世代以降の先端ＣＭＯＳプロセスとの相性が悪い。また、ソース領域でチャネル不純物濃度を高くすると、ソース側抵抗が高くなりやすい。
【０００７】
特開平６−３１０７１７号は、ＮＭＯＳトランジスタを例に取ると、ゲート電極形成後に、ゲート電極をマスクとしてｎ型不純物をイオン注入してｎ−型拡散層（エクステンション領域）を形成し、ドレイン側をマスクで覆い、ソース側にｎ型不純物をイオン注入して、ソース側ｎ拡散層を形成し、チャネル領域形成用のｐ型不純物イオンを傾斜回転注入し、ソース側ｎ拡散層を包み込むソース側ｐ拡散層を形成することを提案している。ソース側ｐ拡散層が存在することにより、空乏層が広がりにくくなり、パンチスルー降伏を抑制し、ドレイン・ソース間耐圧を向上することができると記載する。
【０００８】
特開平１０−１１６９８３号は、レジストマスクを用いてｎ型シリコン基板のＬＤＤ予定領域にｎ型不純物Ａｓをイオン注入した後、ｐ型不純物Ｂを広くイオン注入し、例えば１２００℃、８時間の熱拡散により、同時に拡散させることでｐ型のウェル領域内にｎ型不純物の補償で実効濃度を下げた低濃度のｐ型拡散層を形成し、低濃度のｐ型拡散層内にｎ型不純物例えばＰをイオン注入し、１２００℃で２時間熱拡散することにより、ｎ−型ドレイン拡散層を形成することを提案する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平６−３１０７１７号公報、
【特許文献２】特開平１０−１１６９８３号公報。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、所望のオン抵抗と耐圧を有するＭＯＳトランジスタを含む半導体装置と、その半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の１観点によれば、
半導体基板の第１導電型の第１トランジスタ用領域及び、前記第１トランジスタ領域内に形成された第１導電型と逆の第２導電型のドレイン領域の上に第１ゲート電極を形成し、
前記第１ゲート電極のドレイン側部分及び前記ドレイン領域を覆う第１のマスクをイオン注入マスクとして、前記第１ゲート電極を貫通する加速エネルギで前記第１導電型の第１不純物をイオン注入して、ソース側領域で第１の深さ、前記第１ゲート電極下方で前記第１の深さより浅い第２の深さを有するチャネルドーズ領域を形成し、
前記第１ゲート電極の前記ドレイン側部分及び前記ドレイン領域を覆う第２のマスク及び前記第１ゲート電極をイオン注入マスクとして前記第２導電型の第２不純物をイオン注入して第１ソースエクステンション領域を形成し、
前記第１ソースエクステンション領域に連続する前記第２導電型のソース領域を形成する
半導体装置を製造する方法
が提供される。
【発明の効果】
【００１２】
高温、長時間のアニールを必要とすることなく、低いオン抵抗を実現できる。
【図面の簡単な説明】
【００１３】
【図１】図１Ａ−１Ｆは、第１の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図２】図２Ａ，２Ｂは、第１の実施例による半導体装置の構成例と、チャネルドーズ領域の分布形状を説明するための断面図である。
【図３】図３は、第２の実施例による半導体装置の製造方法を示す半導体基板の断面図である。
【図４−１】と、
【図４−２】図４Ａ−４Ｉは、第３の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図５】図５Ａ、５Ｂは試作例および比較例の構造を示す断面図、図５Ｃは測定結果を示すグラフである。
【発明を実施するための形態】
【００１４】
以下、図面を参照して、実施例を説明する。図１Ａ−１Ｆは、第１の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【００１５】
図１Ａに示すように、シリコン基板１に分離溝をエッチし、酸化膜等を埋め込んで、シャロートレンチアイソレーションによる分離領域ＳＴＩを形成し、活性領域を画定する。複数の活性領域に種々のトランジスタを形成する。以下、主に、ｎチャネル高耐圧トランジスタの製造工程を説明する。高耐圧トランジスタ用活性領域に、ｐ型不純物、例えばＢを加速エネルギ１００ｋｅＶー２００ｋｅＶ、ドーズ量２×１０１３（２Ｅ１３のように表記する）−５Ｅ１３（ｃｍ−２）でイオン注入し、ｐ型ウェルＰＷを形成する。なお、個別デバイスの場合は、ここまでの工程は省略してもよい。
【００１６】
シリコン基板１上に、低濃度ドレイン（ＬＤＤ）領域に開口を有するレジストマスクＰＲ１を形成し、ｎ型不純物、例えばＰを加速エネルギ５０ｋｅＶ―２００ｋｅＶ、ドーズ量１Ｅ１３−３Ｅ１３（ｃｍ−２）でイオン注入し、ＬＤＤ領域１１を形成する。レジストマスクＰＲ１を除去した後、イオン注入した不純物を活性化するため、例えば１０００℃、１０秒のアニールを行なう。
【００１７】
図１Ｂに示すように、活性領域表面を熱酸化し、例えば厚さ７ｎｍのゲート絶縁膜１２を形成する。ゲート絶縁膜１２上に、ポリシリコン膜１３を例えば厚さ１００ｎｍ化学気相堆積（ＣＶＤ）により堆積する。ポリシリコン膜１３上にゲート電極形状のレジストパターンＰＲ２を形成し、反応性イオンエッチング（ＲＩＥ）によるドライエッチングを行なうことでゲート電極Ｇを形成する。その後、レジストパターンＰＲ２は除去する。
【００１８】
図１Ｃに示すように、ソース領域、及びゲート電極Ｇのソース側（チャネルドーズ領域の長さ分）開口し、ゲート電極Ｇのドレイン側及びドレイン領域を覆うレジストパターンＰＲ３を形成する。本実施例では、この状態で、チャネルドーズ領域のイオン注入、及びエクステンション領域のイオン注入を行なう。
【００１９】
例えば、チャネル不純物としてＢを、ゲート電極Ｇを貫通する加速エネルギ、例えば４０ｋｅＶー５０ｋｅＶで、ドーズ量２Ｅ１２−６Ｅ１２（ｃｍ−２）イオン注入してチャネルドーズ領域１５を形成する。なお、イオン注入の入射角は基板法線から０度−７度程度とする。ポリシリコン、酸化シリコン、単結晶シリコン内における飛程がほぼ同じであるとすると、ゲート電極の存在しないソース領域におけるイオン注入深さと較べ、ゲート電極下ではゲート電極の厚さ分、シリコン基板に対するイオン注入深さが浅くなる。即ち、チャネルドーズ領域１５は、ゲート電極下方の浅いｐ型領域１５ａ、ソース領域の深いｐ型領域１５ｂを含む。なお、ソース領域の深いｐ型領域１５ｂにおいては、表面近傍の不純物濃度は低くなる。
【００２０】
エクステンション領域として、ｎ型不純物、例えばＰをチャネルドーズ領域１５ｂよりは浅い位置にピークを持つエネルギ、例えば３０ｋｅＶでドーズ量１Ｅ１３（ｃｍ−２）イオン注入し、ソース側のエクステンション領域１６を形成する。その後、レジストパターンＰＲ３は除去する。なお、チャネルドーズ領域１５のイオン注入とエクステンション領域１６のイオン注入は順序を逆にしてもよい。
【００２１】
図１Ｄに示すように、基板上にゲート電極Ｇを覆って、厚さ１０ｎｍの酸化シリコン膜、厚さ３０ｎｍの窒化シリコン膜をＣＶＤによって積層して、絶縁膜１８を形成する。絶縁膜１８上に、ゲート電極Ｇのドレイン側から、ドレイン領域上にオフセット距離（例えば０．２μｍ）張り出すレジストパターンＰＲ４を形成する。レジストパターンＰＲ４をエッチングマスクとして、絶縁膜１８をＲＩＥにより異方性エッチングする。レジストパターンＰＲ４で覆われていない領域で、平坦部上の絶縁膜１８をエッチングし、ゲート電極Ｇのソース側に側壁絶縁膜ＳＷ、ゲート電極Ｇ上のドレイン側からドレイン領域にオフセット距離張り出すオフセットマスク１９を残す。
【００２２】
図１Ｅに示すように、ｎ型不純物、例えばＰを加速エネルギ１０ｋｅＶ、ドーズ量５Ｅ１５（ｃｍ−２）でイオン注入し、高濃度で深いソース／ドレイン領域Ｓ／Ｄを形成する。ソース領域はゲート電極Ｇから側壁絶縁膜ＳＷの厚さ分離して形成される。側壁絶縁膜ＳＷ下方にはエクステンション領域１６が残り、浅い接合を形成する。ドレイン領域はゲート電極Ｇからオフセット距離離して形成される。その後、レジストパターンＰＲ４は除去し、１０００℃、１秒間のアニールを行なって、不純物を活性化する。
【００２３】
図１Ｆに示すように、基板上にＮｉまたはＣｏ層を堆積し、アニールを行なってシリサイド層２１，２２を形成する。未反応金属層はウォッシュアウト又はエッチングで除去する。シリサイド層２１はソース／ドレイン電極を構成し、シリサイド層２２はゲート電極を構成する。このようにして、高耐圧ＭＯＳトランジスタが形成される。その後、周知の構成で層間絶縁膜、配線等を形成できる。
【００２４】
図２Ａは、本実施例による高耐圧ＭＯＳトランジスタの構成例を示す。ＳＴＩの深さは、２５０ｎｍ−４００ｎｍ、ＬＤＤ１１の深さ１１ｄは２００ｎｍ−３００ｎｍ、ゲート電極とのオーバラップ距離Ｌｏｖは１００ｎｍ−３００ｎｍ、ゲート電極のポリシリコン膜１３の厚さ１３ｈは８０ｎｍ−１２０ｎｍ、長さ１３ｄは４００ｎｍ−６００ｎｍ、ゲート電極上のドレイン側をオフセットマスク１９が覆う長さＬｏｌは１０ｎｍ−１００ｎｍ、低抵抗ドレイン領域Ｄがゲート電極Ｇ端部からオフセットされるオフセット距離Ｌｏｆは１００ｎｍ−３００ｎｍ、エクステンション領域１６の深さ１６ｄは４０ｎｍ−７０ｎｍ、ゲート電極よりソース側のチャネルドーズ領域１５ｂの深さ１５ｄは１２０ｎｍ−１５０ｎｍ、ゲート電極下方のチャネルドーズ領域１５ａの深さ１５ｆは２０ｎｍ−５０ｎｍ、チャネルドーズ領域１５ａがゲート電極Ｇのソース側端部からゲート電極下方に入り込む距離１５ｃは１００ｎｍ−２００ｎｍ、高濃度ソース領域Ｓ、高濃度ドレイン領域Ｄの深さは１００ｎｍ−２００ｎｍである。
【００２５】
図２Ｂに示すように、レジストパターンＰＲ３により、ソース領域とゲート電極のソース側領域を露出した状態で、ゲート電極Ｇを貫通する加速エネルギでイオン注入を行ないチャネルドーズ領域１５を形成する。ゲート電極下方にｐ型不純物が添加されたチャネルドーズ領域１５ａが形成され、チャネル領域の不純物濃度を増加して、閾値を確保する。チャネルドーズ領域１５ａよりドレイン側のチャネル領域のｐ型不純物濃度は十分低くでき、広い空乏層を形成することができる。ゲート電極とオーバラップするＬＤＤ領域１１と共に、高耐圧を実現しやすい。
【００２６】
ソース領域のチャネルドーズ領域１５ｂは、１２０ｎｍ−１５０ｎｍと深く、ピーク位置より浅い領域の不純物濃度は低い。エクステンション領域１６は深さ４０ｎｍ−７０ｎｍ、高濃度ソース領域Ｓは深さ１００ｎｍ−２００ｎｍであり、これらの領域と重なるチャネルドーズ領域１５ｂの不純物濃度は低い。従って、チャネル不純物濃度分布によるソース抵抗増大を抑制することができる。チャネルドーズ領域１５ｂはイオン注入時の拡がりが、エクステンション領域１６のイオン注入時の拡がりより大きいため、エクステンション領域１６の側面も覆うように分布する。
【００２７】
このように、本実施例により、高温、長時間のアニール工程を行うことなく、低オン抵抗の高耐圧ＭＯＳトランジスタを形成することができる。
【００２８】
図３は、第２の実施例による半導体装置の製造方法を示す断面図である。本実施例では、チャネル不純物の注入を、斜めイオン注入で行なう。第１の実施例同様に、図１Ａ−１Ｂの工程を行う。図３に示すように、ゲート電極Ｇのドレイン側及びドレイン領域をレジストパターンＰＲ３で覆う。レジストパターンＰＲ３のソース側端部は、斜めイオン注入分、図１Ｃのレジストパターンよりソース側に配置する。この状態で、チャネルドーズ領域のイオン注入、及びエクステンション領域のイオン注入を行なう。
【００２９】
例えば、チャネル不純物としてＢを、ゲート電極Ｇを貫通する加速エネルギ、例えば４５ｋｅＶ−６０ｋｅＶで、ドーズ量３Ｅ１２−１Ｅ１３（ｃｍ−２）、基板法線からソース領域側に２０度−４５度、例えば３０度、傾けた方向からイオン注入する。第１の実施例同様、浅いｐ型領域１５ａと深いｐ型領域１５ｂが形成される。ゲート電極Ｇの側壁を転写する、チャネルドーズ領域１５の段差部の側壁１５ｚは、イオンの入射角をθ、飛程をｆとすると、ｇ＝ｆsinθゲート電極側壁からチャネル領域内部に入り込むと考えることができよう。
【００３０】
エクステンション領域１６のイオン注入は、第１の実施例同様、ほぼ基板法線方向に沿って行なう。ｎ型不純物、例えばＰをチャネルドーズ領域１５ｂより浅い位置にピークを持つエネルギ、例えば３０ｋｅＶで、ドーズ量１Ｅ１３（ｃｍ−２）イオン注入し、エクステンション領域１６を形成する。エクステンション領域１６の端部はゲート電極Ｇの側壁を転写すると考えることができよう。その後、レジストパターンＰＲ３は除去する。勿論、チャネル不純物のイオン注入とエクステンション領域のイオン注入は順序を逆にしてもよい。その後、図１Ｄ−図１Ｆに示した工程と同様の工程を行い、高耐圧ＭＯＳトランジスタを完成する。
【００３１】
本実施例によれば、チャネルドーズ領域を積極的にチャネル内部に移行させることができる。このため、エクステンション領域１６の端面が十分な厚さ、例えば７０ｎｍ程度以上、のチャネルドーズ領域１５で覆われ、パンチスルーしにくくなる。例えば、入射角３０度でボロンの注入深さ１２０ｎｍの場合、１２０＊ｔａｎ（３０°）≒７０となる。
【００３２】
無線携帯機器等において、１つのシリコンチップに種々のＭＯＳトランジスタを集積することが望まれる。例えば、パワーアンプ用高耐圧トランジスタと共に、３．５Ｖ入出力用（Ｉ／Ｏ）中耐圧トランジスタ、ロジック回路用低耐圧コアトランジスタ等を集積化する。図４Ａ−図４Ｉは、第３の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【００３３】
図４Ａに示すように、シリコン基板１にシャロートレンチアイソレーションによる分離領域ＳＴＩを形成し、活性領域を画定する。左側の活性領域がコアトランジスタ領域、中間の活性領域がＩ／Ｏトランジスタ領域、右側の活性領域が高耐圧トランジスタ領域を示す。ｎチャネルトランジスタを形成する場合を例にとって説明する。各活性領域にｐ型不純物、例えばＢを加速エネルギ１００ｋｅＶ−２００ｋｅＶ、ドーズ量２Ｅ１３−５Ｅ１３（ｃｍ−２）でイオン注入し、ｐ型ウェルＰＷを形成する。
【００３４】
レジストマスクの開口内にＩ／Ｏトランジスタ領域を露出し、ｐ型不純物、例えばＢを加速エネルギ３０ｋｅＶ−４０ｋｅＶ、ドーズ量３Ｅ１２−６Ｅ１２（ｃｍ−２）でイオン注入し、Ｉ／Ｏトランジスタのチャネルドーズ領域３１を形成する。次に別のレジストマスクの開口内にコアトランジスタ領域を露出し、ｐ型不純物、例えばＢを加速エネルギ１５ｋｅＶ−２５ｋｅＶ、ドーズ量１Ｅ１３−３Ｅ１３（ｃｍ−２）でイオン注入し、コアトランジスタのチャネルドーズ領域３２を形成する。
【００３５】
図４Ｂに示すように、コアトランジスタ領域、Ｉ／Ｏトランジスタ領域、及び高耐圧トランジスタ領域のＬＤＤ領域以外を覆うレジストパターンＰＲ１を形成し、例えばＰを加速エネルギ５０ｋｅＶ−２００ｋｅＶ、ドーズ量１Ｅ１３−３Ｅ１３（ｃｍ−２）でイオン注入し、ＬＤＤ領域１１を形成する。その後、レジストパターンＰＲ１を除去し、１０００℃、１０秒間のアニールを行なって、不純物を活性化し、拡散させる。図１Ａの工程に対応する。
【００３６】
図４Ｃに示すように、活性領域表面を熱酸化し、例えば厚さ７ｎｍのゲート絶縁膜１２を形成し、その上にポリシリコン膜１３を厚さ１００ｎｍ程度ＣＶＤで堆積する。ポリシリコン膜１３の上にゲート電極形状のレジストパターンを形成し、ポリシリコン膜１３、ゲート絶縁膜１２をエッチングして、ゲート電極Ｇを形成する。その後、レジストパターンは除去する。図１Ｂの工程に対応する。
【００３７】
図４Ｄに示すように、高耐圧トランジスタのソース領域及びゲート電極のソース側所定領域上に開口を有するレジストマスクＰＲ３を形成する。露出したゲート電極Ｇを貫通する加速エネルギで、高耐圧トランジスタのチャネル不純物をイオン注入する。例えば、第１の実施例、図１Ｃの工程同様、ｐ型不純物、Ｂを、加速エネルギ４０ｋｅＶ−５０ｋｅＶ、ドーズ量２Ｅ１２−６Ｅ１２でほぼ垂直にイオン注入して、チャネルドーズ領域１５を形成する。又は、第２の実施例、図３の工程同様、Ｂを加速エネルギ４５ｋｅＶ−６０ｋｅＶで、ドーズ量３Ｅ１２−１Ｅ１３（ｃｍ−２）、基板法線から２０度−４５度、例えば３０度、傾けた方向からイオン注入する。これらに限らず、高耐圧トランジスタのチャネル不純物のイオン注入は、Ｂを加速エネルギ３０ｋｅＶ−５０ｋｅＶ、ドーズ量１Ｅ１２−５Ｅ１２（ｃｍ−２）で行なうことが好ましい。その後、レジストパターンＰＲ３は除去する。
【００３８】
後に作成するコアトランジスタのポケット領域もエクステンション領域を取り囲む逆導電型領域である。両者を比較すると、高耐圧トランジスタの（ソース領域に形成される）チャネルドーズ領域の深い部分は、ポケット領域と比べ、深さが２倍以上、ドーズ量が約１桁低い特徴を有する。
【００３９】
図４Ｅに示すように、新たに中耐圧トランジスタ領域全体と高耐圧トランジスタ領域のソース側を開口するレジストパターンＰＲ６を形成する。ｎ型不純物Ｐをチャネルドーズ領域より浅い位置にピークを持つ加速エネルギ、例えば３０ｋｅＶ、ドーズ量１Ｅ１３（ｃｍ−２）でイオン注入して、エクステンション領域１６を形成する。その後、レジストパターンＰＲ６は除去する。なお、図４Ｅと図４Ｄの順序を逆にしてもよい。
【００４０】
なお、第１の実施例、第２の実施例においては同一のレジストパターンでチャネルドーズ領域とエクステンション領域のイオン注入を行なった。本実施例では、チャネルドーズ領域のイオン注入は高耐圧トランジスタに対してのみ行い、エクステンション領域のイオン注入は中耐圧トランジスタと高耐圧トランジスタの両者に対して行なうので、別のマスクを形成する。
【００４１】
図４Ｆに示すように、低耐圧コアトランジスタ領域を開口するレジストパターンＰＲ７を形成する。Ｂを、加速エネルギ１０ｋｅＶ、ドーズ量１Ｅ１３−５Ｅ１３（ｃｍ−２）、基板法線から２５度−４５度傾けた４方向からイオン注入してポケット領域３５を形成する。Ａｓを、加速エネルギ１ｋｅＶ―５ｋｅＶ、ドーズ量１Ｅ１５−３Ｅ１５（ｃｍ−２）、基板法線から０度−７度の方向からイオン注入してエクステンション領域３６を形成する。エクステンション領域３６はポケット領域３５に包まれた形状となる。その後、レジストパターンＰＲ７は除去する。上述のように、ポケット領域のイオン注入は、チャネルドーズ領域のイオン注入と較べ、深さが半分以下、ドーズ量が約１桁高い。条件が変わっても、通常、イオン注入深さは半分以下、ドーズ量は５倍以上となる。
【００４２】
図４Ｇに示すように、ゲート電極Ｇを覆って、シリコン基板上に厚さ１０ｎｍの酸化シリコン膜、厚さ３０ｎｍの窒化シリコン膜をＣＶＤで堆積し、絶縁膜を形成する。絶縁膜上に高耐圧トランジスタのゲート電極ドレイン側からドレイン領域に所定長（オフセット長）延在するオフセット用のレジストパターンＰＲ４を形成し、絶縁膜を異方性エッチングしてサイドウォールスペーサＳＷ，オフセットマスク１９を形成する。図１Ｄ同様の工程である。
【００４３】
図４Ｈに示すように、ｎ型不純物、例えばＰを加速エネルギ１０ｋｅＶ、ドーズ量５Ｅ１５（ｃｍ−２）イオン注入し、高濃度、低抵抗のソース／ドレイン領域Ｓ／Ｄを形成する。その後、レジストパターンＰＲ４は除去し、１０００℃、１秒間のアニールを行なって、不純物を活性化する。図１Ｅの工程に対応する。
【００４４】
図４Ｉに示すように、シリサイド領域を形成する。例えばニッケルシリサイド、又はコバルトシリサイドを形成する。図１Ｆ同様の工程である。なお、ＮＭＯＳトランジスタを例として説明したが、導電型を反転すれば、ＰＭＯＳトランジスタを形成できる。ＮＭＯＳトランジスタとＰＭＯＳトランジスタはレジストパターンを用いて選択的に処理できる。ＮＭＯＳトランジスタとＰＭＯＳトランジスタを形成することにより、ＣＭＯＳ回路を形成できる。
【００４５】
図５Ａに示すように、第１の実施例に従い、高耐圧トランジスタの例を試作した。ゲート電極Ｇのチャネル長方向のゲート長を４４０ｎｍとした。低濃度ドレイン領域ＬＤＤはゲート電極Ｇと１２０ｎｍのオーバラップ長Ｌｏｖを有した。ゲート電極Ｇ下方のチャネルドーズ領域ＣＤは、チャネル長方向に１２０ｎｍのチャネルドーズ長ＣＤＬを有した。オフセットマスクＯＦＭは、ゲート電極Ｇのドレイン側領域上を長さ１００ｎｍ覆い、ゲート電極Ｇのドレイン側側壁からドレイン領域上に長さ１９０ｎｍ延在した。
【００４６】
図５Ｂは、比較のために作成した比較例の構成を示す。チャネルドーズ領域ＣＤを、ゲート下方ソース側領域およびソース領域に形成する代わりに、活性領域全体に一様に形成した点以外は、図５Ａに示す例と同じ構成である。
【００４７】
図５Ｃは例および比較例のドレイン電圧対ドレイン電流特性を示すグラフである。横軸がドレイン電圧（ソース‐ドレイン電圧）Ｖｄｓを単位Ｖで示し、縦軸がドレイン電流Ｉｄを単位Ａ／μｍで示す。Ｖｇ＝０，１．１，２．２，３．３Ｖの時の、例の測定値を中空丸○で示し、比較例の測定値を中空三角△で示す。ゲート電圧０．５５Ｖ、１．１Ｖ、２．２Ｖ、３．３Ｖでの参考ＩＶ特性を破線で示す。Ｖｄｓ＝１．１Ｖ、Ｖｇ＝３．３Ｖの時、比較例と較べて例のドレイン電圧が大きく向上している。
【００４８】
このように、高温、長時間のアニール工程を行うことなく、先端ＣＭＯＳトランジスタと集積可能な形で低オン抵抗の高耐圧トランジスタを形成できる。高耐圧トランジスタのソース側チャネルドーズ領域は深いところに不純物濃度のピークを有しており、ソース側寄生抵抗を低減可能であり、オン抵抗を低減可能である。
【００４９】
以上、実施例に沿って本発明を説明したが、本発明はこれらに限定されず、種々の変更、置換、組み合わせ、改良等が可能である。
【００５０】
以下、本発明の特徴を付記する。
（付記１）    
半導体基板の第１導電型の第１トランジスタ用領域上に第１ゲート電極を形成し、
前記第１ゲート電極のドレイン側部分及びドレイン領域を覆う第１のマスクをイオン注入マスクとして、前記第１ゲート電極を貫通する加速エネルギで前記第１導電型の第１不純物をイオン注入して、ソース領域で第１の深さ、前記ゲート電極下方で前記第１の深さより浅い第２の深さを有するチャネルドーズ領域を形成し、
前記第１ゲート電極の前記ドレイン側部分及び前記ドレイン領域を覆う第２のマスク及び前記ゲート電極をイオン注入マスクとして前記第１導電型と逆の第２導電型の第２不純物をイオン注入して第１ソースエクステンション領域を形成し、
半導体装置を製造する方法。
（付記２）    
前記チャネルドーズ領域を形成するイオン注入と、前記第１ソースエクステンション領域を形成するイオン注入が、共に基板法線から０度−７度の範囲内の入射角度で行なわれる付記１記載の半導体装置を製造する方法。
（付記３）    
前記チャネルドーズ領域を形成するイオン注入が基板法線からソース領域側に２０度−４５度傾いた入射角度で行なわれ、前記第１ソースエクステンション領域を形成するイオン注入が、基板法線から０度−７度の入射角度で行なわれる付記１記載の半導体装置を製造する方法。
（付記４）
前記第１ゲート電極を形成する前に、前記ゲート電極のドレイン側部分とオーバラップする前記第２導電型のドレイン領域を前記第１トランジスタ用領域に形成する、付記１〜３のいずれか１項記載の半導体装置の製造方法。  
（付記５）    
前記第２のマスクが、前記第１のマスクである付記１〜４のいずれか１項記載の半導体装置を製造する方法。
（付記６）    
前記半導体基板が、第１導電型の第２トランジスタ用領域、第１導電型の第３トランジスタ用領域も含み、前記第２トランジスタ用領域上に第２ゲート電極を、前記第３トランジスタ用領域上に第３ゲート電極を形成し、
前記第１のマスクが前記第２トランジスタ用領域、前記第３トランジスタ用領域を覆い、
前記第２のマスクが前記第３トランジスタ用領域を覆い、前記第２トランジスタ用領域は露出する、
付記１〜４のいずれか１項記載の半導体装置を製造する方法。
（付記７）    
前記第２トランジスタ用領域、前記第１トランジスタ用領域を覆う第３のマスク及び前記第３トランジスタ用領域の前記第３ゲート電極をイオン注入マスクとし、前記第３トランジスタ用領域に前記第１導電型の第３不純物を斜めイオン注入してポケット領域を形成し、
前記第３のマスク及び前記第３トランジスタ用領域の前記第３ゲート電極をイオン注入マスクとし、前記第３トランジスタ用領域に前記第２導電型の第４不純物を、前記ポケット領域より浅いピーク位置でイオン注入して第３ソースエクステンション領域を形成する、
付記６記載の半導体装置を製造する方法。
（付記８）    
前記ポケット領域のイオン注入は、前記チャネルドーズ領域のイオン注入と較べ、半分以下の深さと５倍以上高いドーズ量を有する付記７記載の半導体装置の製造方法。
（付記９）
前記第１トランジスタ用領域の前記第１ゲート電極のドレイン側側壁から前記ドレイン領域上に所定長延在する絶縁性オフセットマスクと、前記第１ゲート電極のソース側側壁上に形成されたサイドウォールスペーサとを形成し、
前記サイドウォールスペーサ及び前記絶縁性オフセットマスクの外側に第２導電型の拡散領域を形成し、
前記拡散領域上にシリサイド層を形成する、
付記６〜８のいずれか１項に記載の半導体装置を製造する方法。
（付記１０）    
第１導電型の第１トランジスタ用領域を有する半導体基板と、
前記第１トランジスタ用領域上に形成された第１ゲート電極と、
ソース領域から前記第１ゲート電極下方に形成され、前記ソース領域で第１の深さを有し、前記第１ゲート電極下方で前記第１の深さよりも浅い第２の深さを有する、前記第１導電型のチャネルドーズ領域と、
前記ソース領域に形成され、前記チャネルドーズ領域より浅い、前記第１導電型と逆の第２導電型の第１ソースエクステンション領域と、
を有する半導体装置。
（付記１１）    
前記チャネルドーズ領域の前記第１の深さを有する領域から前記第２の深さを有する領域に切り換わる位置が、前記第１ゲート電極下方に位置する付記１０記載の半導体装置。
（付記１２）    
前記半導体基板が更に前記第１導電型の第２トランジスタ用領域を有し、
前記第２トランジスタ用領域上に形成された第２ゲート電極と、前記第２ゲート電極のソース側に形成された、前記第２導電型の第２ソースエクステンション領域と、前記第２ソースエクステンション領域を包み込む、前記第１導電型のポケット領域とを有し、
前記ポケット領域は前記チャネルドーズ領域の前記第１の深さの半分以下の第３の深さを有する、
付記１０又は１１記載の半導体装置。
（付記１３）
前記第１トランジスタ用領域に形成され、前記第１ゲート電極とオーバラップするドレイン領域を有する、付記１０〜１２のいずれか１項記載の半導体装置。
（付記１４）
前記第１ゲート電極のドレイン側部分から、前記第１ゲート電極のドレイン側側壁から所定長だけ前記ドレイン領域上に延在する絶縁性オフセットマスクと、前記第１ゲート電極のソース側側壁、及び前記第２ゲート電極の側壁外側に形成された、サイドウォールスペーサと、
前記絶縁性オフセットマスク及び前記サイドウォールスペーサの外側に形成された第２導電型の拡散領域と、
前記拡散領域上に形成されたシリサイド層と、
を有する付記１０〜１３のいずれか１項記載の半導体装置。
【符号の説明】
【００５１】
１    シリコン基板、
ＳＴＩ    素子分離領域、
ＰＷ    ｐ型ウェル、
１１    ＬＤＤ領域、
１２    ゲート絶縁膜、
１３    ポリシリコンゲート電極、
Ｇ    ゲート電極、
１５    チャネルドーズ領域、
１６    エクステンション領域、
１９    オフセットマスク、
Ｓ／Ｄ    低抵抗ソース／ドレイン領域、
２１，２２    シリサイド領域。
【図１】
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【図２】
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【図３】
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【図４−１】
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【図４−２】
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【図５】
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