(57)【特許請求の範囲】
【請求項１】
データ信号をミラーリングするための方法であって、
メモリコンポーネントのいくつかのデータ入力／出力についての特定のデータパターンを受信することと、
前記特定のデータパターンのミラーリングされたバージョンが前記メモリコンポーネントによって受信されるという判断に応答して、前記いくつかのデータ入力／出力をミラーリングされるように構成することと、
を含み、
前記特定のデータパターンを受信することは、
前記いくつかのデータ入力／出力の特定のデータ入力／出力について、前記特定のデータパターンの最下位のデータ部を受信することと、前記いくつかのデータ入力／出力の別のデータ入力／出力についての前記特定のデータパターンの最上位のデータ部を受信することと、を含み、
特定のデータパターンのミラーリングされたバージョンとは、
特定のデータパターンに対してデータの配列が逆であるデータパターンであって、
前記特定のデータパターンのミラーリングされたバージョンが前記メモリコンポーネントに受信されたと判断することは、
前記特定のデータ入力／出力についての前記特定のデータパターンの最上位のデータ部を受信することと、前記別のデータ入力／出力についての前記特定のデータパターンの最下位のデータ部が受信すること、を含み、
前記いくつかのデータ入力／出力をミラーリングされるように構成することは、
受信される後続のデータパターンのデータ配列を逆転させることを含む、
方法。
【請求項２】
前記いくつかのデータ入力／出力をミラーリングされるように構成することが、前記メモリコンポーネントによって受信された後続のデータ信号のデータの配列を逆にすることを含む、請求項１に記載の方法。
【請求項３】
前記メモリコンポーネントが、メモリデバイスを含み、かつ、前記特定のデータパターンを受信することが、前記メモリデバイスに結合されたメモリコントローラからデータバスを経由して前記特定のデータパターンを受信することを含む、請求項１に記載の方法。
【請求項４】
前記特定のデータパターンがコンフィグレーションコマンドに対応する、請求項１〜請求項３のいずれか１つに記載の方法。
【請求項５】
前記特定のデータパターンがリードステータスコマンドに対応する、請求項４に記載の方法。
【請求項６】
前記特定のデータパターンがリセットコマンドに対応する、請求項１〜請求項３のいずれか１つに記載の方法。
【請求項７】
前記特定のデータパターンが、リセットコマンドの後で、前記メモリコンポーネントによって受信された第１のコマンドに対応する、請求項１〜請求項３のいずれか１つに記載の方法。
【請求項８】
前記特定のデータパターンがミラーリング可能な初期化コマンドに対応し、
前記ミラーリング可能な初期化コマンドは、
ミラーリングされたデータパターンが前記特定のデータパターンと逆のデータ配列である特定のデータパターンを有する初期化コマンドである、請求項１〜請求項３のいずれか１つに記載の方法。
【請求項９】
前記いくつかのデータ入力／出力を構成することが、前記メモリコンポーネント内のミラーリングコンポーネントを使用して、前記いくつかのデータ入力／出力をミラーリングされるように構成することを含む、請求項１〜請求項３のいずれか１つに記載の方法。
【請求項１０】
前記ミラーリングコンポーネントを使用して、前記メモリコンポーネントによって受信された後続のデータ信号ミラーリングすることを含む、請求項９に記載の方法。
【請求項１１】
データ信号をミラーリングのするための方法であって、
メモリコンポーネントのいくつかのデータ入力／出力に対して特定のデータパターンを受信することと、
前記メモリコンポーネントで前記特定のデータパターンのミラーリングされたバージョンの受信に応答して、ミラーリングコンポーネントのデータミラーリング機能を起動することと、を含み、
前記特定のデータパターンを受信することは、
前記いくつかのデータ入力／出力の特定のデータ入力／出力について、前記特定のデータパターンの最下位のデータユニットを受信することと、前記いくつかのデータ入力／出力の別のデータ入力／出力についての前記特定のデータパターンの最上位のデータ部を受信することとを含み、前記メモリコンポーネントは、ミラーリングコンポーネントを含み、
特定のデータパターンのミラーリングされたバージョンとは、
特定のデータパターンに対してデータの配列が逆であるデータパターンであって、
メモリコンポーネントでミラーリングされた特定のデータパターンを受信することは、
前記特定のデータ入力／出力についての前記特定のデータパターンの最上位のデータ部を受信することと、前記別のデータ入力／出力についての前記特定のデータパターンの最下位のデータ部が受信すること、を含み、
前記ミラーリングコンポーネントのデータミラーリング機能を起動することは、
前記いくつかのデータ入力／出力よって受信した後続のデータパターンのデータ配列を逆にするように前記メモリコンポーネントを構成することを含む、
方法。
【請求項１２】
データ信号を受信するためのいくつかのデータ入力／出力と、
前記いくつかのデータ入力／出力によって受信された特定のデータパターンが、メモリコンポーネントに送信された特定のデータパターンのミラーリングされたバージョンであるという判断に応答して、前記メモリコンポーネントによってその後に受信されたデータ信号を電気的にミラーリングするためのデータミラーリングコンポーネントと、を備え、
前記いくつかの入力／出力の特定のデータ入力／出力は、前記いくつかの入力／出力によって受信されたデータパターンの最下位のデータ部に対応するデータ信号を受信するように構成され、
前記いくつかの入力／出力の別のデータ入力／出力は、前記いくつかの入力／出力によって受信されたデータパターンの最上位のデータ部に対応するデータ信号を受信するように構成され、
前記特定のパターンの前記ミラーリングされたバージョンとは、
特定のデータパターンに対してデータの配列が逆であるデータパターンであって、
前記特定のデータパターンのミラーリングされたバージョンが前記メモリコンポーネントに受信されたと判断することは、
前記特定のデータ入力／出力についての前記特定のデータパターンの最上位のデータ部を受信することと、前記別のデータ入力／出力についての前記特定のデータパターンの最下位のデータ部が受信すること、を含み、
前記いくつかのデータ入力／出力をミラーリングされるように構成することは、
受信される後続のデータパターンのデータ配列を逆転させることを含む、
メモリコンポーネント。
【請求項１３】
前記メモリコンポーネントに送信された前記特定のデータパターンが、ミラーリング可能な初期化コマンドに対応し、
前記ミラーリング可能な初期化コマンドは、
ミラーリングされたデータパターンが前記特定のデータパターンと逆のデータ配列である特定のデータパターンを有する初期化コマンドである、請求項１２に記載のメモリコンポーネント。
【請求項１４】
前記メモリコンポーネントに送信された前記特定のデータパターンが、リセットコマンドの後の第１のコマンドに対応する、請求項１２に記載のメモリコンポーネント。
【請求項１５】
前記メモリコンポーネントに送信された前記特定のデータパターンが、リードステータスコマンドに対応する、請求項１２に記載のメモリコンポーネント。
【請求項１６】
前記メモリコンポーネントがメモリデバイスである、請求項１２〜請求項１５のいずれか１つに記載のメモリコンポーネント。
【請求項１７】
前記いくつかのデータ入力／出力が、メモリコントローラに結合されたデータバスを経由して、前記データ信号を受信する、請求項１５に記載のメモリコンポーネント。
【請求項１８】
前記メモリコンポーネントがメモリコントローラである、請求項１２〜請求項１５のいずれか１つに記載のメモリコンポーネント。
【発明の詳細な説明】
【技術分野】
【０００１】
〔優先権情報〕
本願は、２０１０年１１月２日に出願された米国仮出願番号６１／４０９，３６９および、２０１１年３月１１日に出願された米国非仮出願番号１３／０４６，４２０の非仮出願であり、その明細書の全体が参照により本明細書に組み込まれる。
【０００２】
本開示は、一般に、半導体メモリデバイス、方法、およびシステムに関し、より詳細には、データ信号ミラーリングのための方法、デバイス、およびシステムに関する。
【背景技術】
【０００３】
メモリデバイスは、通常、コンピュータまたは他の電子装置内の内部、半導体、集積回路として提供される。揮発性メモリおよび不揮発性メモリを含め、多くの異なるタイプのメモリがある。揮発性メモリは、その情報を保持するために電力を必要とし得、特に、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、およびシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含む。不揮発性メモリは、電力供給されていないときに、格納された情報を保持することにより、永続的な情報を提供でき、特に、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標））、および、スピントルク移動ランダムアクセスメモリ（ＳＴＴ  ＲＡＭ）などの磁気ランダムアクセスメモリ（ＭＲＡＭ）を含むことができる。
【０００４】
メモリデバイスは、ソリッドステートドライブ（ＳＳＤ）を形成するために一緒に結合できる。ソリッドステートドライブは、不揮発性メモリおよび揮発性メモリの様々な他のタイプの中で特に、不揮発性メモリ（例えば、ＮＡＮＤフラッシュメモリおよびＮＯＲフラッシュメモリ）を含むことができ、かつ／または揮発性メモリ（例えば、ＤＲＡＭおよびＳＲＡＭ）を含むことができる。ソリッドステートドライブは、性能、サイズ、重さ、耐久性、動作温度範囲、および消費電力に関してハードドライブに優る利点を有し得るので、ＳＳＤは、コンピュータ用の主記憶装置としてハードディスクドライブを置き換えるために使用できる。例えば、ＳＳＤは、それらが可動部品をもたないことに起因して、磁気ディスクドライブと比較したときに、優れた性能を有し得、それは、磁気ディスクドライブに関連した、シーク時間、待ち時間、および他の電気機械的遅延を回避し得る。ＳＳＤ製造業者は、内蔵バッテリーを使用しない可能性があるフラッシュＳＳＤを作成するために不揮発性フラッシュメモリを使用でき、このようにしてドライブをさらに多用途でコンパクトにできる。
【０００５】
ＳＳＤは、１つまたは複数の離散メモリパッケージを含むことができ、１つまたは複数のメモリパッケージは、マルチチップパッケージ（ＭＣＰ）であり得る。ＭＣＰは、その中に、いくつかのメモリダイまたはチップを含むことができる。本明細書では、「いくつかの（ａ  ｎｕｍｂｅｒ  ｏｆ）」何かは、１つまたは複数のかかるものを指し得る。一例として、ＭＣＰに関連したメモリチップおよび／またはダイは、周辺回路とともに、いくつかのメモリアレイを含むことができる。メモリアレイは、いくつかの物理ブロックに編成されたメモリセルを含むことができる。また、ＭＣＰのチップ／ダイは、論理ユニット（ＬＵＮ）と呼ぶことができる。
【０００６】
メモリシステムおよびメモリシステムコンポーネントに関連したサイズおよび消費電力の削減は望ましい。メモリシステムおよびコンポーネントのサイズが変化するにつれて、メモリシステム内の信号品位を維持することも望ましい。
【図面の簡単な説明】
【０００７】
【図１】本開示の１つまたは複数の実施形態に従ったコンピューティングシステムのブロック図である。
【図２】本開示の１つまたは複数の実施形態に従った少なくとも１つのメモリシステムを含む、コンピューティングシステムのブロック図である。
【図３Ａ】本開示の１つまたは複数の実施形態に従って電気的に接続されたメモリコンポーネントを示す。
【図３Ｂ】本開示の１つまたは複数の実施形態に従って電気的に接続されたメモリコンポーネントを示す。
【図３Ｃ】本開示の１つまたは複数の実施形態に従って電気的に接続されたメモリコンポーネントを示す。
【図３Ｄ】本開示の１つまたは複数の実施形態に従って電気的に接続されたメモリコンポーネントを示す。
【図３Ｅ】本開示の１つまたは複数の実施形態に従って電気的に接続されたメモリコンポーネントを示す。
【図４】従来の技術に従ったメモリシステムの一部のブロック図である。
【図５】本開示の１つまたは複数の実施形態に従ったメモリシステムの一部のブロック図である。
【図６】本開示の１つまたは複数の実施形態に従ったメモリシステムの一部のブロック図である。
【発明を実施するための形態】
【０００８】
本開示は、データ信号ミラーリングのための方法、デバイス、およびシステムを含む。１つまたは複数の方法は、メモリコンポーネントのいくつかのデータ入力／出力上で（例えば、データバスを経由して）特定のデータパターンを受信すること、および特定のデータパターンのミラーリングされたバージョンがメモリコンポーネントによって受信されるという判断に応答して、そのいくつかのデータ入力／出力をミラーリングされるように構成することを含む。
【０００９】
本開示の実施形態は、従来のアプローチと比較して、同じプリント回路基板（ＰＣＢ）に結合されたメモリデバイス間の改善されたルーティングのみならず、メモリデバイス内の信号品位の維持および／または改善など、様々な利益を提供できる。実施形態は、従来のシステムと比較して、メモリシステムのメモリ容量の増加および／またはメモリシステムコントローラに関連したピンカウントの減少などの利益も提供できる。
【００１０】
本開示の以下の詳細な説明では、その一部を形成する添付の図を参照するが、図中では、本開示の１つまたは複数の実施形態がどのように実施され得るかを例として示す。これらの実施形態は、当業者が本開示の実施形態を実施できるように十分に詳細に説明され、また、他の実施形態が利用され得ること、ならびに、本開示の範囲から逸脱することなく、プロセス、電気的および／または構造的変更が行われ得ることが理解される。本明細書では、指示子「Ｎ」および「Ｍ」は、特に、図における参照番号に関して、そのように指定されたいくつかの特定の機能が、本開示の１つまたは複数の実施形態に含まれ得ることを示す。
【００１１】
本明細書の図は、最初の数字が図の番号に対応し、残りの数字が図中の要素またはコンポーネントを識別するという、番号付け規約に従う。異なる図の間での同様のコンポーネントは、同様の数字を使用して識別され得る。例えば、１０４は、図１の参照コンポーネント「０４」であり得、同様のコンポーネントは図２では２０４として参照され得る。理解されるように、本明細書の様々な実施形態に示す要素は、本開示のいくつかの追加の実施形態を提供するために、追加、交換、および／または除外することができる。さらに、理解されるように、図で提供されている要素の比率および相対的な大きさは、本開示の実施形態を説明することが意図されており、制限する意味にとられるべきでない。
【００１２】
図１は、本開示の１つまたは複数の実施形態に従ったコンピューティングシステムの機能ブロック図である。コンピューティングシステム１００は、ホスト１０２に通信的に結合された、例えば、１つまたは複数のソリッドステートドライブ（ＳＳＤ）などのメモリシステム１０４を含む。メモリシステム１０４は、例えば、バックプレーンまたはバスなどのインタフェース１０６を通じて、ホスト１０２と通信的に結合できる。
【００１３】
ホスト例１０２は、他のホストシステムの中で特に、ラップトップコンピュータ、パーソナルコンピュータ、デジタルカメラ、デジタル記録再生装置、携帯電話、ＰＤＡ、メモリカードリーダー、およびインタフェースハブを含むことができる。インタフェース１０６は、他のコネクタおよびインタフェースの中で特に、シリアルＡＴＡ（ＳＡＴＡ：ｓｅｒｉａｌ  ａｄｖａｎｃｅｄ  ｔｅｃｈｎｏｌｏｇｙ  ａｔｔａｃｈｍｅｎｔ）、ＰＣＩ  Ｅｘｐｒｅｓｓ（ＰＣＩｅ：ｐｅｒｉｐｈｅｒａｌ  ｃｏｍｐｏｎｅｎｔ  ｉｎｔｅｒｃｏｎｎｅｃｔ  ｅｘｐｒｅｓｓ）、またはユニバーサルシリアルバス（ＵＳＢ）を含むことができる。しかし、一般に、ホストインタフェース１０６は、メモリシステム１０４とホスト１０２との間の制御、アドレス、データ、および他の信号の通過のためのインタフェースを提供できる。
【００１４】
ホスト１０２は、メモリおよびバス制御１０７に通信的に結合された、１つまたは複数のプロセッサ１０５（例えば、並列プロセッサ、コプロセッサなど）を含むことができる。プロセッサ１０５は、１つもしくは複数のマイクロプロセッサ、または、例えば、１つもしくは複数の特定用途向け集積回路（ＡＳＩＣ）など、何らかの他のタイプの制御回路であり得る。コンピューティングシステム１００の他のコンポーネントもプロセッサを有し得る。メモリおよびバス制御１０７は、それに直接通信的に結合されたメモリおよび他のコンポーネント、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）１１１、グラフィックユーザーインタフェース１１８、または他のユーザーインタフェース（例えば、ディスプレイモニター、キーボード、マウスなど）など、を有することができる。
【００１５】
メモリおよびバス制御１０７は、それに通信的に結合された周辺およびバス制御１０９も有することができ、それらは、同様に、ユニバーサルシリアルバス（ＵＳＢ）インタフェースを使用するフラッシュドライブ１１９、不揮発性メモリホスト制御インタフェース（ＮＶＭＨＣＩ）フラッシュメモリ１１７、またはメモリシステム１０４などのメモリシステムに接続できる。理解されるように、メモリシステム１０４は、いくつかの異なるコンピューティングシステムにおいて、ハードディスクドライブ（ＨＤＤ）に追加して、またはその代わりに、使用できる。図１に示すコンピューティングシステム１００は、かかるシステムの一例であるが、本開示の実施形態は、図１に示す構成に限定されない。
【００１６】
企業向けソリッドステートストレージアプライアンスは、テラバイトのストレージおよび、例えば、１００ＭＢ／秒、１００Ｋの１秒あたりの入力／出力（ＩＯＰＳ）など、高速性能によって現在特徴付けることができるメモリシステムのクラスである。本開示の１つまたは複数の実施形態によれば、企業向けソリッドステートストレージアプライアンスは、ソリッドステートドライブ（ＳＳＤ）コンポーネントを使用して構成できる。例えば、図１に関して、メモリシステム１０４は、１つまたは複数のコンポーネントＳＳＤを使用して実施された企業向けソリッドステートストレージアプライアンスであり得、その１つまたは複数のＳＳＤは、メモリシステムコントローラによってメモリシステムとして運用されている。
【００１７】
図２は、本開示の１つまたは複数の実施形態に従って、少なくとも１つのメモリシステム２０４を含む、コンピューティングシステム２００のブロック図である。一例として、メモリシステム２０４は、ソリッドステートドライブ（ＳＳＤ）であり得る。メモリシステム２０４は、ホストインタフェース２０６を経由してホスト２０２に結合でき、メモリシステムコントローラ２１５（例えば、メモリ制御回路、ファームウェア、および／またはソフトウェア）、ならびにシステムコントローラ２１５に結合された１つまたは複数のメモリデバイス２３０−１、．．．、２３０−Ｎを含むことができる。１つまたは複数の実施形態では、メモリコントローラ２１５は、プリント回路基板に結合された特定用途向け集積回路（ＡＳＩＣ）であり得る。
【００１８】
メモリシステム２０４は、メモリデバイス２３０−１、．．．、２３０−Ｎとシステムコントローラ２１５との間で、様々な信号（例えば、データ信号、制御信号、および／またはアドレス信号）を送信／受信するために、バス２２０を含む。図２に示す例は信号バス２２０を含むが、メモリシステム２０４は、いくつかの実施形態では、別個のデータバス（ＤＱバス）、制御バス、およびアドレスバスを含むことができる。バス２２０は、Ｏｐｅｎ  ＮＡＮＤ  Ｆｌａｓｈ  Ｉｎｔｅｒｆａｃｅ（ＯＮＦＩ）、コンパクトフラッシュ（登録商標）インタフェース、マルチメディアカード（ＭＭＣ）、セキュアデジタル（ＳＤ）、ＣＥ−ＡＴＡ、業界標準アーキテクチャ（ＩＳＡ）、マイクロチャネルアーキテクチャ（ＭＳＡ）、拡張ＩＳＡ（ＥＩＳＡ）、インテリジェントドライブエレクトロニクス（ＩＤＥ）、ＶＥＳＡローカルバス（ＶＬＢ）、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）、カードバス、ユニバーサルシリアルバス（ＵＳＢ）、アドバンストグラフィックスポート（ＡＧＰ）、ＰＣメモリカード国際協会バス（ＰＣＭＣＩＡ：Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ  Ｍｅｍｏｒｙ  Ｃａｒｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ａｓｓｏｃｉａｔｉｏｎ）、ファイアーワイヤ（ＩＥＥＥ  １３９４）、および小規模コンピュータシステムインタフェース（ＳＣＳＩ）に関連したバス構造を含むが、それらに限定されず、様々なタイプのバス構造を有することができる。
【００１９】
図２に示すように、メモリデバイス２３０−１、．．．、２３０−Ｎは、メモリシステム２０４に対して記憶ボリュームを提供するいくつかのメモリユニット２１２−１、２１２−２、．．．、２１２−Ｍを含むことができる。メモリユニット２１２−１、２１２−２、．．．、２１２−Ｍは、ダイまたはチップであり得、それは、論理ユニット（ＬＵＮ）と呼ぶことができる。そのため、メモリデバイス２３０−１、．．．、２３０−Ｎは、様々な実施形態において、いくつかのダイ２１２−１、２１２−２、．．．、２１２−Ｍを含むマルチチップパッケージ（ＭＣＰ）であり得る。一例として、また、図３Ａ〜図３Ｅに示すように、ＭＣＰ  ２３０−１、．．．、２３０−Ｎは、例えば、プリント回路基板（ＰＣＢ）のどちらの側（例えば、上面または底面）にも結合できる。
【００２０】
メモリユニット２１２−１、２１２−２、．．．、２１２−Ｍは、１つまたは複数のメモリセルのアレイを含むことができる。１つまたは複数の実施形態では、メモリユニット２１２−１、２１２−２、．．．、２１２−Ｍは、ＮＡＮＤアーキテクチャを有するフラッシュアレイを含むが、実施形態は、特定のタイプのメモリアレイまたはアレイアーキテクチャに限定されない。
【００２１】
様々な実施形態では、また、図２に示すように、メモリデバイス２３０−１、．．．、２３０−Ｎは、システムコントローラ２１５からバス２２０を経由して信号（例えば、制御信号および／またはデータ信号）を受信および処理するように構成された回路機構２１４を含む。図２には示していないが、メモリデバイス２３０−１、．．．、２３０−Ｎは、バス２２０を経由して信号を受信するためのデータ入力／出力（例えば、ＤＱピン）を含むことができる。図３に関連して以下でさらに説明するように、データバス（例えば、ＤＱバス）は、メモリデバイス２３０−１、．．．、２３０−Ｎ（例えば、ＭＣＰ）間を外部的にルーティングされ得る。ＤＱバスは、メモリデバイス２３０−１、．．．、２３０−Ｎの対応するＤＱピンが一緒に結合されるようにルーティングされ得る。例えば、メモリデバイス２３０−１、．．．、２３０−Ｎの各々が（ＤＱ０〜ＤＱ７の番号が付けられた）８つのＤＱピンをもつと仮定すると、メモリデバイス２３０−１、．．．、２３０−ＮのＤＱ０ピンが一緒に結合され、ＤＱ１ピンが一緒に結合され、ＤＱ２ピンが一緒に結合され、と以下同様に続く。
【００２２】
しかし、メモリデバイス２３０−１、．．．、２３０−Ｎが、例えば、ＰＣＢの上面および底面に配置されると、同等に番号が付けられたＤＱピンを一致させるためにＰＣＢを通ってルーティングされる信号の逆スクランブルが必要とされるように、ＤＱピンが互いに反対方向にされ（ｆｌｉｐ）、それは、通常、ＰＣＢ上でルーティングする信号の複雑性を増大させる。結果として、ＰＣＢの上面上のメモリデバイスによって受信されたデータ信号に対応するデータパターンが、ＰＣＢの底面上のメモリデバイスによって、ミラーリングされていない方法で受信されるであろう。例えば、バイナリデータパターン１１１０００００に対応するデータ信号が、ＰＣＢの上面上のメモリデバイスによって受信されると、同じバイナリデータパターンが、ＰＣＢの底面上のメモリデバイスによって１１１０００００として受信される。しかし、ＰＣＢ上の信号を逆スクランブルすることによるのではなく、それらを、ミラーリングされた方法で逆に結合することにより、ＰＣＢの信号ルーティングの複雑性を低減することが可能である。結果として、ＰＣＢの上面上のメモリデバイスによって受信され、そのＤＱピンによって受信されたデータ信号に対応するデータパターンが、ＰＣＢの底面上のメモリデバイスによって、ミラーリングされた方法で受信されるであろう。例えば、バイナリデータパターン１１１０００００に対応するデータ信号がＰＣＢの上面上のメモリデバイスによって受信されると、同じバイナリデータパターンが、ＰＣＢの底面上のメモリデバイスによって０００００１１１として受信される。そのため、底面上のメモリデバイスは、「ミラーリングされた」デバイスと呼ばれ得る。いくつかの以前のアプローチでは、メモリデバイス２３０−１、．．．、２３０−Ｎは、余分の入力／出力ピンを含み得、それは、特定のメモリデバイスがミラーリングされたか否かを示すために、Ｈｉ／Ｌｏに設定され得る。そのため、余分の入力／出力ピンの状態は、デバイスがミラーリングされたか否かを判断するためにポーリングされ得る。
【００２３】
本開示の１つまたは複数の実施形態では、メモリデバイス２３０−１、．．．、２３０−Ｎの回路機構２１４は、ミラーリングコンポーネントを含むことができる。ミラーリングコンポーネント２１４は、いくつかのデータ入力／出力（例えば、ＤＱピン）によって受信された特定のデータパターンが、メモリデバイスに送信された特定のデータパターンのミラーリングされたバージョンであるという判断に応答して、メモリデバイス２３０−１、．．．、２３０−Ｎによってその後に受信されたデータ信号を電気的にミラーリングするように構成できる。例えば、メモリデバイス２３０−１、．．．、２３０−Ｎがバイナリデータパターン０１１１１０００を期待していて、バイナリデータパターン０００１１１１０を受信すると、ミラーリングコンポーネント２１４は、バス２２０がミラーリングされていると判断でき、後続のコンポーネント（例えば、回路、論理など）に対してそれをミラーリングされていないように見せるため、バス２２０上で受信された後続のデータを電気的にミラーリングできる。
【００２４】
１つまたは複数の実施形態では、特定のデータパターンは、メモリシステムコントローラ２１５から提供されたミラーリング可能な初期化コマンドに対応できる。例えば、初期化時に、メモリデバイス２３０−１、．．．、２３０−Ｎは、初期化コマンドに対応する特定のデータパターンを期待しているであろう。メモリデバイスによって受信されたデータパターンが、期待していた初期化コマンドに対応するデータパターンのミラーリングされたバージョンであれば、ミラーリングコンポーネントは、そのバス上のデバイスに対して受信される後続のデータがミラーリングされ、後続のコンポーネントに対してミラーリングされていないように見えるように、バスがミラーリングされていると判断するであろう。１つまたは複数の実施形態では、特定のデータパターンは、メモリシステムコントローラ２１５から提供されたリセットコマンドまたはリセットコマンドの後に受信された第１のコマンドに対応できる。１つまたは複数の実施形態では、特定のデータパターンは、メモリシステムコントローラ２１５から送信されたコンフィグレーションコマンド（例えば、リードステータスコマンド）に対応できる。
【００２５】
一例として、１１１０００００のデータパターンに対応するデータ信号が、バス２２０を経由して（例えば、システムコントローラ２１５から）メモリデバイス２３０−１、．．．、２３０−Ｎに提供されると仮定する。ミラーリングされていないデバイスのミラーリングコンポーネント２１４は、データパターンが、メモリデバイスが受信すると期待するものと同じである（例えば、データ入力／出力ＤＱ０〜ＤＱ７がデータパターンの適切なビットに対応する）ので、受信したデータパターンがミラーリングされていないと判断するであろう。しかし、ミラーリングされたデバイスのミラーリングコンポーネント２１４は、データパターン１１１０００００のミラーリングされたバージョンを受信するであろう（例えば、ミラーリングされたデバイスは０００００１１１を受信するであろう）。受信したデータパターンは、メモリデバイスに提供されたデータパターンのミラーリングされたバージョンであるという、ミラーリングコンポーネント２１４による判断に基づき、ミラーリングコンポーネント２１４は、ミラーリングされたメモリデバイスによって受信された後続のデータ信号を電気的にミラーリングできる。例えば、ミラーリングコンポーネント２１４が、受信したデータパターンがミラーリングされたバージョンであると判断すると、その後に受信されたデータ信号は、コンポーネント２１４によって自動的にミラーリングできる。そのため、メモリデバイス２３０−１、．．．、２３０−Ｎのミラーリングコンポーネント２１４は、デバイスのデータ入力／出力を、受信したデータ信号に応じて、ミラーリングされるか、またはミラーリングされないように構成できる。
【００２６】
１つまたは複数の実施形態では、メモリデバイス２３０−１、．．．、２３０−Ｎの回路機構２１４は、ミラーリングコンポーネントに加えて、回路機構を含むことができる。一例として、回路機構２１４は、メモリデバイス２３０−１、．．．、２３０−Ｎのメモリユニット２１２−１、２１２−２、．．．、２１２−Ｍ上のデータ読取り、書込み、および消去動作などの動作を実行するための制御回路を含むことができる。
【００２７】
図３Ａ〜図３Ｅは、本開示の１つまたは複数の実施形態に従って、電気的に接続されたメモリコンポーネントを示す。メモリコンポーネントは、例えば、図２で説明した、メモリデバイス２３０−１、．．．、２３０−Ｎなどのメモリデバイスおよび／またはシステムコントローラ２１５などのメモリコントローラであり得る。しかし、実施形態は、メモリコンポーネントの特定のタイプに限定されない。図３Ａ〜図３Ｅにはデータバス（例えば、ＤＱバス）のみが示されているが、当業者は、図示するメモリコンポーネント間で他の信号が接続できることを理解するであろう。
【００２８】
図３Ａは、２つの電気的に接続されたメモリコンポーネント、ＡおよびＢを示す。この例では、両方のメモリコンポーネントがＰＣＢの上面に配置されている。ＤＱバスは、コンポーネントＡとＢとの間で外部的にルーティングされる。ＤＱバス上の同等に命名されたＤＱ信号が一致される（例えば、コンポーネントＡのＤＱ１がコンポーネントＢのＤＱ１と一致される、など）ので、メモリコンポーネントＡとＢとの間の接続は、直線で示される。そのため、ＤＱ入力／出力の間のルーティングは、単純であり、ＰＣＢを通じた信号の逆スクランブルは必要とされない。
【００２９】
図３Ｂは、２つの電気的に接続されたメモリコンポーネント、ＡおよびＢを示す。この例では、メモリコンポーネントＡがＰＣＢの上面に配置され、メモリコンポーネントＢがＰＣＢの底面に配置されている。ＤＱバスは、コンポーネントＡとＢとの間で外部的にルーティングされる。メモリコンポーネントＢは、メモリコンポーネントＡとはＰＣＢの反対側にあるので、コンポーネントＡおよびＢに対応する同等に命名されたＤＱ信号を接続するため、メモリコンポーネントＢに対応するデータ信号が反対方向にされる。コンポーネントＡおよびＢの同等に番号付けされたＤＱ入力／出力を接続するため、ＰＣＢ上のビアが、ＰＣＢの上面から底面へのルーティングを提供するために使用される。そのため、ＤＱ入力／出力間のルーティングは、例えば、図３Ａに示すものよりもさらに複雑であり、ＰＣＢ上での逆スクランブルを必要とし得る。
【００３０】
図３Ｃは、３つの電気的に接続されたメモリコンポーネント、Ａ、Ｂ、およびＣを示す。この例では、メモリコンポーネントＡおよびＢがＰＣＢの上面に配置され、メモリコンポーネントＣがＰＣＢの底面に配置されている。メモリコンポーネントＢおよびＣの両方が、反対側のメモリコンポーネントＡに外部的にルーティングされるＤＱバスを含む。ＤＱバス上の同等に命名されたＤＱ信号が一致される（例えば、コンポーネントＡのＤＱ１がコンポーネントＢのＤＱ１と一致される、など）ので、メモリコンポーネントＡとＢとの間の接続は、直線で示される。しかし、メモリコンポーネントＣは、メモリコンポーネントＡ（およびＢ）とはＰＣＢの反対側にあるので、コンポーネントＡ、Ｂ、およびＣに対応する同等に命名されたＤＱ信号を接続するため、メモリコンポーネントＣに対応するデータ信号が反対方向にされる。そのため、ＰＣＢの上面上の信号は逆スクランブルを必要としないが、底面上の信号は逆スクランブルを必要とする。
【００３１】
図３Ｄは、２つの電気的に接続されたメモリコンポーネント、ＡおよびＢを示す。この例では、メモリコンポーネントＡがＰＣＢの上面に配置され、メモリコンポーネントＢがＰＣＢの底面に配置されている。ＤＱバスは、コンポーネントＡとＢとの間で外部的にルーティングされる。図３Ｄには示されていないが、メモリコンポーネントＢはミラーリングコンポーネント（例えば、図２に示すコンポーネント２１４など）を含む。そのため、データ信号がＤＱバスを通じてメモリコンポーネントＢに提供される場合、コンポーネントＢのミラーリングコンポーネントが、信号がミラーリングされていることを判断（識別）でき、ＤＱ７がＤＱ０、ＤＱ６がＤＱ１、ＤＱ５がＤＱ２、ＤＱ４がＤＱ３、ＤＱ３がＤＱ４、ＤＱ２がＤＱ５、ＤＱ１がＤＱ６、そしてＤＱ０がＤＱ７になるように、そのデータ入力／出力を構成できる。そのため、コンポーネントＡとＢとの間の電気的ルーティングは、逆スクランブルする必要がない（例えば、メモリコンポーネントＡとＢとの間の接続が直線として示されている）。本明細書に記載する実施形態に従ったミラーリングコンポーネントがなければ、メモリコンポーネントＡとＢとの間のルーティングは、図３Ｂに示すものと同様になるであろう。従って、図３Ｄに示すメモリコンポーネントＡとＢとの間の物理的ルーティングは、例えば、図３Ｂに示す物理的ルーティングに比較して単純化される。
【００３２】
図３Ｅは、３つの電気的に接続されたメモリコンポーネント、Ａ、Ｂ、およびＣを示す。この例では、メモリコンポーネントＡおよびＢがＰＣＢの上面に配置され、メモリコンポーネントＣがＰＣＢの底面に配置されている。メモリコンポーネントＢおよびＣの両方が、反対側のメモリコンポーネントＡに外部的にルーティングされるＤＱバスを含む。図３Ｅには示されていないが、コンポーネントＢおよびＣの両方はミラーリングコンポーネント（例えば、図２に示すコンポーネント２１４など）を含むことができる。一例として、データ信号がＤＱバスを通じてメモリコンポーネントＣに提供される場合、コンポーネントＣのミラーリングコンポーネントが、信号がミラーリングされていることを判断でき、ＤＱ７がＤＱ０、ＤＱ６がＤＱ１、ＤＱ５がＤＱ２、ＤＱ４がＤＱ３、ＤＱ３がＤＱ４、ＤＱ２がＤＱ５、ＤＱ１がＤＱ６、そしてＤＱ０がＤＱ７になるように、そのデータ入力／出力を構成できる（例えば、メモリコンポーネントＣのミラーリング機能が、データパターンのミラーリングされたバージョンの受信に応答して起動できる）。対照的に、同じデータ信号がＤＱバスを通じてメモリコンポーネントＢに提供される場合、デバイスＢ内のミラーリングコンポーネントは、データ信号をミラーリングされていないとして受信し、従って、ＡとＢとの間の電気的ルーティングは逆スクランブルされる必要がないので、メモリコンポーネントＢのミラーリング機能は起動されない。本明細書に記載する実施形態に従ったミラーリングコンポーネントがなければ、メモリコンポーネントＡとＣとの間のルーティングは、図３Ｃに示すものと同様になるであろう。従って、図３Ｅに示すメモリコンポーネントＡとＣとの間の物理的ルーティングは、例えば、図３Ｃに示す物理的ルーティングに比較して単純化される。
【００３３】
図４は、従来技術に従ったメモリシステムの一部のブロック図である。図４に示すメモリシステムは、システムコントローラ４２５を含む。システムコントローラ４２５は、いくつかのメモリチャネルにわたるアクセスを制御できる。この例では、コントローラ４２５は、各々がそれぞれのメモリチャネルへのアクセスを制御する、いくつかのチャネルコントローラ４２７−０、４２７−１、．．．、４２７−Ｎを含む。
【００３４】
図４に示す例では、チャネルコントローラ４２７−Ｎが、バス４２２（例えば、データおよび制御バス）を経由して、第１のメモリデバイス４３２−１および第２のメモリデバイス４３２−２に結合される。メモリデバイス４３２−１および４３２−２の各々は、８つのメモリユニット４１２−０〜４１２−７を含む。メモリユニット４１２−０〜４１２−７は、メモリダイであり得、メモリデバイス４３２−１および４３２−２は、一例として、マルチチップパッケージであり得る。この例では、メモリデバイス４３２−１および４３２−２の各々は、チップイネーブル（ＣＥ）信号をチャネルコントローラ４２７−Ｎから受信する４つのチップイネーブル（ＣＥ）ピン４３８−１（ＣＥ１）、４３８−２（ＣＥ２）、４３８−３（ＣＥ３）、および４３８−４（ＣＥ４）を含む。そのため、システムコントローラ４２５は、ＣＥ信号のメモリデバイス４３２−１および４３２−２への提供専用の８つのＣＥピンを含む。図４には示されていないが、チャネルコントローラ４２７−０〜４２７−Ｎの各々がいくつかのメモリデバイス（例えば、この例では２つ）に結合できる。そのため、システムコントローラ４２５が、各チャネルが２つのメモリデバイスに対応する３２のチャネルを含む場合、ＣＥピンの総数は２５６になるであろう。
【００３５】
図５は、本開示の１つまたは複数の実施形態に従ったメモリシステムの一部のブロック図である。図５に示す実施形態は、図４に関連して前述したような以前のメモリシステムに比較して、削減されたピンカウントを提供できる。図５に示すメモリシステムは、システムコントローラ５２５を含む。システムコントローラ５２５は、いくつかのメモリチャネルにわたるアクセスを制御できる。この例では、コントローラ５２５は、各々がそれぞれのメモリチャネルへのアクセスを制御する、いくつかのチャネルコントローラ５２７−０、５２７−１、．．．、５２７−Ｎを含む。
【００３６】
図５に示す例では、チャネルコントローラ５２７−Ｎが、バス５２２（例えば、データおよび制御バス）を経由して、いくつかのメモリデバイス５３０−１、．．．，５３０−Ｍに結合される。この実施形態では、メモリデバイス５３０−１、．．．，５３０−Ｍの各々は、８つのメモリユニット（例えば、ダイ）５１２−０〜５１２−７を含む。メモリデバイス５３０−１、．．．，５３０−Ｍは、一例として、マルチチップパッケージであり得る。図５に示すシステムでは、メモリデバイス５３０−１、．．．，５３０−Ｍの各々は、デバイスコントローラ５１４を含む。デバイスコントローラ５１４は、システムコントローラ５２５からの信号に応答して、メモリデバイス５３０−１、．．．，５３０−Ｍのメモリユニット５１２−０〜５１２−７上で様々な動作を実行できる。
【００３７】
この例では、メモリデバイス５３０−１、．．．，５３０−Ｍの各々は、チップイネーブル（ＣＥ）信号をチャネルコントローラ５２７−Ｎから受信する４つのチップイネーブル（ＣＥ）ピン５３８−１（ＣＥ１）、５３８−２（ＣＥ２）、５３８−３（ＣＥ３）、および５３８−４（ＣＥ４）を含む。しかし、図４に示す例とは違って、システムコントローラ５２５の単一のピン（例えば、５２８−０）からのＣＥ信号が、特定のメモリチャネル（例えば、チャネルＮ）に対応するいくつかのメモリデバイス５３０−１、．．．，５３０−Ｍによって共有される。そのため、チャネルコントローラ５２７−Ｎに関連した残りのＣＥピン（例えば、５２８−１〜５２８−７）が、他の目的のために使用できるか、またはシステムコントローラ５２５に関連した総ピンカウントを削減するために除外できる。例えば、図４に示す例と比較すると、システムコントローラ５２５は、２５６（例えば、３２のチャネルの各々に対して８つ）のＣＥピンの代わりに、３２のＣＥピン（例えば、３２のチャネルの各々に対して１つのＣＥピン）を含むであろう。
【００３８】
図６は、本開示の１つまたは複数の実施形態に従ったメモリシステムの一部のブロック図である。図６に示す実施形態は、いくつかのメモリデバイス６３０−０、６３０−１、６３０−２、および６３０−３を含み、本開示の１つまたは複数の実施形態に従ったピン削減のためのトポロジ例を示す。メモリデバイス６３０−０、６３０−１、６３０−２、および６３０−３は、図５に示すデバイス５３０−１〜５３０−Ｍなどのメモリデバイスであり得る。一例として、メモリデバイス６３０−０、６３０−１、６３０−２、および６３０−３は、ＮＡＮＤメモリデバイスであり得る。
【００３９】
図６に示す例では、デバイス６３０−０、６３０−１、６３０−２、および６３０−３の各々は、イネーブル入力ピン６３９およびイネーブル出力ピン６４１を含む。例えば、デバイス６３０−０は、イネーブル入力ピン６３９−０（ＥＮｉ＿０）およびイネーブル出力ピン６４１−０（ＥＮｏ＿０）を含み、デバイス６３０−１は、イネーブル入力ピン６３９−１（ＥＮｉ＿１）およびイネーブル出力ピン６４１−１（ＥＮｏ＿１）を含み、デバイス６３０−２は、イネーブル入力ピン６３９−２（ＥＮｉ＿２）およびイネーブル出力ピン６４１−２（ＥＮｏ＿２）を含み、また、デバイス６３０−３は、イネーブル入力ピン６３９−３（ＥＮｉ＿３）およびイネーブル出力ピン６４１−３（ＥＮｏ＿３）を含む。
【００４０】
図示するように、メモリデバイス６３０−０、６３０−１、６３０−２、および６３０−３の間にデイジーチェーン構成が作成できる。この例では、デバイス６３０−０のイネーブル入力ピン６３９−０およびデバイス６３０−３のイネーブル出力ピン６４１−３が接続されていない（ＮＣ）。図６に示すようなデイジーチェーン構成では、他のデバイスのイネーブル入力ピン６３９が前のデバイスのイネーブル出力ピン６４１に接続される。
【００４１】
図６に示すように、また、図５に関連して前述したように、メモリデバイス６３０−０、６３０−１、６３０−２、および６３０−３の各々は、システムコントローラ（例えば、図５に示すシステムコントローラ５２５）からの共通のＣＥピンを共有する。例えば、チップイネーブルピン６４４（ＣＥ０＿ｎ）は、メモリデバイス６３０−０、６３０−１、６３０−２、および６３０−３の各々のチップイネーブルピン６３８−１（ＣＥ１）によって共有される。メモリデバイス６３０−０、６３０−１、６３０−２、および６３０−３の各々のＣＥ１ピンは、特定の対象ボリューム６１３−０、６１３−１、６１３−２、６１３−３に対応する。対象ボリュームは、メモリデバイス内で特定のＣＥ信号を共有するいくつかのメモリユニット（例えば、ダイまたはＬＵＮ）を指し得る。対象ボリュームの各々には、ボリュームアドレスを割り当てることができる。この例では、対象ボリューム６１３−０はボリュームアドレスＨ０Ｎ０を割り当てられ、対象ボリューム６１３−１はボリュームアドレスＨ０Ｎ１を割り当てられ、対象ボリューム６１３−２はボリュームアドレスＨ０Ｎ２を割り当てられ、また、対象ボリューム６１３−３はボリュームアドレスＨ０Ｎ３を割り当てられている。１つまたは複数の実施形態では、ボリュームアドレスは、メモリシステムの初期化時に特定の対象ボリュームに割り当てることができる。
【００４２】
動作時に、イネーブル入力ピン６３９−０、６３９−１、６３９−２、および６３９−３の状態が、それぞれのメモリデバイス６３０−０、６３０−１、６３０−２、および６３０−３がコマンドを受け付けることができるかどうかを判断する。例えば、特定のデバイスのイネーブル入力ピンがＨｉｇｈで、そのデバイスのＣＥピン６３８−１がＬｏｗであれば、その特定のデバイスはコマンドを受け付けることができる。特定のデバイスのイネーブル入力がＬｏｗであるか、またはＣＥピン６３８−１がＨｉｇｈであれば、そのデバイスはコマンドを受け付けることができない。ボリューム選択コマンドは、システムコントローラの特定のＣＥピン６４４に結合された特定の対象ボリューム（例えば、６１３−０、６１３−１、６１３−２、６１３−３）を選択するために、システムコントローラによって発行できる。このように、ボリュームアドレス指定は、メモリデバイス６３０−０、６３０−１、６３０−２、および６３０−３の対象ボリュームにアクセスするために使用できる。
【００４３】
本開示の実施形態は、図６に示すトポロジに限定されない。例えば、実施形態は、デイジーチェーントポロジに限定されない。
【００４４】
〔結論〕
本開示は、データ信号ミラーリングのための方法、デバイス、およびシステムを含む。１つまたは複数の方法は、（例えば、データバスを経由して）メモリコンポーネントのいくつかのデータ入力／出力上で特定のデータパターンを受信すること、および特定のデータパターンのミラーリングされたバージョンがメモリコンポーネントによって受信されることの判断に応答して、そのいくつかのデータ入力／出力がミラーリングされるように構成することを含む。
【００４５】
要素が別の要素「上」であるか、別の要素と「接続されている」または「結合されている」と言及されている場合、それは、別の要素の直接上であるか、別の要素と直接接続されているかもしくは結合されているか、または介在する要素が存在し得ることが理解されるであろう。対照的に、要素が別の要素の「直接上に」ある、別の要素と「直接接続されている」または「直接結合されている」と言及されている場合、介在する要素または層は存在しない。本明細書では、「および／または」という用語は、関連するリストされた項目の１つまたは複数のあらゆる組合せを含む。本明細書では、「または」という用語は、特に指示のない限り、論理的に包含的ＯＲを意味する。すなわち、「ＡまたはＢ」は、（Ａのみ）、（Ｂのみ）、または（ＡとＢの両方）を含むことができる。言い換えれば、「ＡまたはＢ」は、「Ａおよび／またはＢ」または「ＡおよびＢのうちの１つまたは複数」を意味し得る。
【００４６】
本明細書では特定の実施形態を図示および説明してきたが、当業者は、同じ結果を達成するために計算された配列が、示した特定の実施形態と置き換えられ得ることを理解するであろう。本開示は、本開示の１つまたは複数の実施形態の適合または変形をカバーすることが意図される。前述の説明は、制限的なものではなく、実例として行われていることを理解されたい。前述した実施形態の組合せ、および本明細書で具体的に説明されていない他の実施形態は、前述の説明を検討すれば、当業者には明らかであろう。本開示の１つまたは複数の実施形態の範囲は、前述の構造および方法が使用される他の用途を含む。従って、本開示の１つまたは複数の実施形態の範囲は、添付の請求項に関連し、かかる請求項が認められる均等物の完全な範囲とともに、判断されるべきである。
【００４７】
前述の「発明を実施するための形態」では、いくつかの特徴が、本開示を簡素化する目的で、単一の実施形態にまとめられている。開示のこの方法は、本開示の開示した実施形態が、各請求項で明示的に詳述されているよりも多くの特徴を使用する必要があるという意図の反映として解釈されるものではない。むしろ、次の請求項が反映するように、発明の主題は、単一の開示された実施形態の全ての特徴にはない。従って、次の請求項は、本明細書により「発明を実施するための形態」に組み込まれ、各請求項は、別個の実施形態として権利を主張する。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４】
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【図５】
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【図６】
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