(57)【特許請求の範囲】
【請求項１】
ライン側から入力される第１のデータ信号を、前記第１のデータ信号とは異なるフレームフォーマットの第２のデータ信号へ乗せ換えるクロックとフレームの乗せ換え方法であって、
前記第１のデータ信号をバッファリングし、該バッファリングされたデータ信号を入力クロックのタイミングでシリアル・パラレル変換するとともに、前記第２のデータ信号のフレームデータを挿入するために隙間の開いた中間データ信号を出力する第１ステップと、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入する第２ステップと、
所定タイミングでメモリに前記第２のデータ信号フレームフォーマットでデータを書き込む第３ステップと、
前記第２のデータ信号の処理クロックとは独立なシステム側の処理クロックで前記メモリの前記データを読み出し、前記第２のデータ信号とイネーブル信号を出力する第４ステップと、
を含むことを特徴とするクロックとフレームの乗せ変え方法。
【請求項２】
ライン側から入力される第１のデータ信号を、前記第１のデータ信号とは異なるフレームフォーマットの第２のデータ信号へ乗せ換えるクロックとフレームの乗せ換え方法であって、
前記第１のデータ信号を入力クロックのタイミングでメモリに書き込む第１ステップと、
前記第２のデータ信号の処理クロックとは独立なシステム側の処理クロックで前記メモリの前記第１のデータ信号を読み出す第２ステップと、
該読み出した前記第１のデータ信号をバッファリングし、該バッファリングされた前記第１のデータ信号を所定タイミングでシリアル・パラレル変換するとともに、前記第２のデータ信号のフレームデータを挿入するために隙間の開いた中間データを出力する第４ステップと、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入して前記第２のデータ信号とイネーブル信号を出力する第５ステップと、
を含むことを特徴とするクロックとフレームの乗せ変え方法。
【請求項３】
請求項１または請求項２に記載のクロックとフレームの乗せ変え方法において、
前記第１のデータ信号は、ＳＯＮＥＴ／ＳＤＨ信号であり、前記第２のデータ信号は、ＯＴＮ信号であることを特徴とするクロックとフレームの乗せ変え方法。
【請求項４】
ライン側から入力される第１のデータ信号を、前記第１のデータ信号とは異なるフレームフォーマットの第２のデータ信号へ乗せ換えるクロックとフレームの乗せ換え回路であって、
前記第１のデータ信号をバッファリングし、該バッファリングされたデータ信号を入力クロックのタイミングでシリアル・パラレル変換するとともに、前記第２のデータ信号のフレームデータを挿入するために隙間の開いた中間データ信号を出力するシリアル・パラレル変換部と、
前記入力クロックから前記第２のデータ信号フレーム生成のタイミングと、メモリへの書き込みタイミングを生成する制御カウンタと、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入するフレーム構築部と、
前記制御カウンタの所定タイミングで前記メモリに前記第２のデータ信号フレームフォーマットでデータを書き込むメモリ制御部と、
前記第２のデータ信号の処理クロックとは独立なシステム側の処理クロックで前記メモリの前記データを読み出し、前記第２のデータ信号とイネーブル信号を出力するメモリ制御部と、
を有することを特徴とするクロックとフレームの乗せ変え回路。
【請求項５】
ライン側から入力される第１のデータ信号を、前記第１のデータ信号とは異なるフレームフォーマットの第２のデータ信号へ乗せ換えるクロックとフレームの乗せ換え回路であって、
前記第１のデータ信号を入力クロックのタイミングでメモリに書き込むメモリ制御部と、
前記第２のデータ信号の処理クロックとは独立なシステム側の処理クロックで前記メモリの前記第１のデータ信号を読み出すメモリ制御部と、
該読み出した前記第１のデータ信号をバッファリングし、該バッファリングされた前記第１のデータ信号を所定タイミングでシリアル・パラレル変換するとともに、前記第２のデータ信号のフレームデータを挿入するために隙間の開いた中間データを出力するシリアル・パラレル変換部と、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入して前記第２のデータ信号とイネーブル信号を出力するフレーム構築部と、
を有することを特徴とするクロックとフレームの乗せ変え回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期光ネットワーク（ＳＯＮＥＴ：Synchronous Optical Network）および同期デジタル・ハイアラーキ（ＳＤＨ：Synchronous Digital Hierarchy）や、光コア・ネットワークの基本プラットフォームであるＯＴＮ(Optical Transport Network)フレームなどの網とは独立なクロックを持つＣＢＲ（Constant Bit Rate)信号をスイッチングする装置のインターフェース・カードに関し、特に、クロックとフレームの乗せ換え方法及び回路に用いると好適である。
【背景技術】
【０００２】
近年、光コア・ネットワークにおけるブロードバンドサービスにおいては、種々の信号を統一的に扱えるようにしたＯＴＮ(Optical Transport Network)と呼ぶ光伝送規格が基本プラットフォームとして幅広く利用されるようになってきた。例えば、ＳＯＮＥＴ／ＳＤＨ信号をＯＴＮフレームにマッピングして光ファイバで伝送することにより実現している。
【０００３】
上記ＳＯＮＥＴ／ＳＤＨやＯＴＮフレームなどのＣＢＲ（Constant Bit Rate）信号をスイッチングする伝送装置は、通信網より入力されるＣＢＲ信号をインタフェース・カード内でセグメントに分割し、帯域を広げてスイッチカードへ転送する。このスイッチカードでは、セグメント単位でのスイッチングを行い、インタフェースカードに折り返す。そして、インタフェース・カードでは、受信したセグメントをＣＢＲ信号に復元して通信網へ出力する構成をとる。
【０００４】
図９に、本発明が対象とする伝送装置の構成図を示す。この構成は、本来のＣＢＲ信号のフレームより十分短いセグメント（伝送装置内に閉じた単位）でスイッチング処理を行うことで、切替処理に必要とする遅延時間を最小限に抑え、切替に必要なフレームの待ち合わせ等に使用する大容量のバッファを持たずにスイッチングを行っている。
【０００５】
図９にて、１は複数のインタフェースカードと一つのスイッチカードで構成される伝送装置、１１１〜１１ＮはＣＢＲ信号をセグメントに分割してスイッチカードへ転送すると共に、スイッチカードからのセグメントをＣＢＲ信号に復元するインタフェースカード（ＩＦ Ｃａｒｄ＃１〜ＩＦ Ｃａｒｄ＃Ｎ）、１２はセグメント単位でのスイッチングを行い、インタフェースカード１１１〜１１Ｎに折り返すスイッチカード（ＳＷ Ｃａｒｄ）である。
【０００６】
しかし、伝送装置１内の伝送をセグメント単位で行えるように入力のＣＢＲ信号をセグメント単位に分割する必要があり、入力の信号によって分割の方法を変更するのは回路も複雑になり、設計・検証も難しくなる。そこで入力の信号によって分割方法を変更しないようにするため、分割できる信号のフォーマットを統一するように分割前に変換を行っている。
【０００７】
図１０は、従来技術によるクロックとフレームの乗せ換え回路を示す。以下、入力されるＳＯＮＥＴ／ＳＤＨ信号をＯＴＮ信号に変換してから、システム内に取り込む際のクロックとフレームの乗せ換え回路を説明する。
【０００８】
Ｓ１１．ライン側２では、入力データ２１と入力クロック２２で入力されたＳＯＮＥＴ／ＳＤＨ信号をメモリ制御部(書き込み)２３によりメモリ５に書き込む。
【０００９】
Ｓ１２．中間部３では、ＯＴＮ信号の処理クロックである中間クロック３１に基づきメモリ制御部(読み出し)３２によりデータをメモリ５から読み出す。
【００１０】
Ｓ１３．フレーム構成部６は、読み出されたデータを選択するが、オーバーヘッドデータを追加し、ＯＴＮフレームになったデータが出力される。
【００１１】
Ｓ１４．変換されたＯＴＮ信号を中間クロック３１に基づきメモリ制御部(書き込み)３３によりメモリ７に書き込む。
【００１２】
Ｓ１５．システム側では、システム側４の処理クロックであるシステムクロック４１に基づきメモリ制御部(読み出し)４２によりシステム側への出力データをメモリ７から読み出す。
【００１３】
なお、従来技術の一つである特許文献１では、バ−スト的に入力される時系列データを時間軸方向に分散させ、データ量の時間的な揺らぎを吸収するデータレート平均化装置において、スタッフタイミング信号に応じてＦＩＦＯメモリの出力を制御する読み出し制御手段を有している。(例えば、特許文献１参照)。
【００１４】
また、別の特許文献２では、ギガビットによるＬＡＮ間の通信をＯＴＮを介して高速に行う伝送システムにおいて、ギガビットインタフェースより受信した信号をＯＴＮに収容する際の空き容量を埋めるためのスタッフビットを挿入して、ＯＴＮの同期クロックに乗せ換えてＯＴＮインタフェースに出力し、ＯＴＮインタフェースから受信した信号のスタッフビットを削除し、ギガビットＬＡＮの自走クロックに乗せ換えて出力する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平０７−５０６４５号公報
【特許文献２】特開２００２−２１７９４０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上記従来技術によるクロックとフレームの乗せ換え回路によれば、クロックの乗せ換えが２回発生し、３つの処理クロックが存在するため、その都度乗せ換えてから処理しなければならない。
【００１７】
また、乗せ換え処理のために、メモリの周辺回路(容量監視・エラー検出など)が必要になるとともに、インタフェースカード上にクロック発信器が必要であり、従来技術の延長線上の技術では解決できない。
【００１８】
特許文献１では、バースト的に入力されるデータのデータレートを平均化する事例であり、ＳＯＮＥＴ／ＳＤＨ信号をＯＴＭフレームにマッチングすることについての発明ではない。
【００１９】
特許文献２では、ギガビットＬＡＮのＧｂＥ信号を光伝送網であるＯＴＮを介して伝送する事例であり、ＯＴＮの同期クロックに乗せ換えてＯＴＮインタフェースに出力する伝送装置で、ＯＴＮクロックを使わずにＯＴＮフレームにマッピングする発明ではない。
【００２０】
本発明の目的は、入力されたＳＯＮＥＴ／ＳＤＨ信号をＯＴＮクロックを使わずにＯＴＮフレームにマッピングし、システムクロックに乗せ換えることができるクロックとフレームの乗せ換え方法及び回路を提供する。
【課題を解決するための手段】
【００２１】
上記課題を解決するための方法の一観点は、ライン側から入力される第１のデータ信号を、前記第１のデータ信号とは異なるフレームフォーマットの第２のデータ信号へ乗せ換えるクロックとフレームの乗せ換え方法であって、前記第１のデータ信号をバッファリングし、該バッファリングされたデータ信号を入力クロックのタイミングでシリアル・パラレル変換するとともに、前記第２のデータ信号のフレームデータを挿入するために隙間の開いた中間データ信号を出力する第１ステップと、前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入する第２ステップと、所定タイミングでメモリに前記第２のデータ信号フレームフォーマットでデータを書き込む第３ステップと、前記第２のデータ信号の処理クロックとは独立なシステム側の処理クロックで前記メモリの前記データを読み出し、前記第２のデータ信号とイネーブル信号を出力する第４ステップとを含んでいる。
【００２２】
この方法の一観点によれば、入力した第１のデータ信号を、前記第１のデータ信号とは異なるフレームフォーマットの第２のデータ信号に変換しながら、システムのクロックに乗せ換えることができるクロックとフレームの乗せ換え方法を提供できる。
【００２３】
装置は、ライン側から入力される第１のデータ信号を、前記第１のデータ信号とは異なるフレームフォーマットの第２のデータ信号へ乗せ換えるクロックとフレームの乗せ換え回路であって、前記第１のデータ信号をバッファリングし、該バッファリングされたデータ信号を入力クロックのタイミングでシリアル・パラレル変換するとともに、前記第２のデータ信号のフレームデータを挿入するために隙間の開いた中間データ信号を出力するシリアル・パラレル変換部と、前記入力クロックから前記第２のデータ信号フレーム生成のタイミングと、メモリへの書き込みタイミングを生成する制御カウンタと、前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入するフレーム構築部と、前記制御カウンタの所定タイミングで前記メモリに前記第２のデータ信号フレームフォーマットでデータを書き込むメモリ制御部と、前記第２のデータ信号の処理クロックとは独立なシステム側の処理クロックで前記メモリの前記データを読み出し、前記第２のデータ信号とイネーブル信号を出力するメモリ制御部とを有する。
【００２４】
この装置によれば、入力した第１のデータ信号を、前記第１のデータ信号とは異なるフレームフォーマットの第２のデータ信号に変換しながら、システムのクロックに乗せ換えることができるクロックとフレームの乗せ換え回路を提供できる。
【発明の効果】
【００２５】
以上、開示の技術によれば、入力したＳＯＮＥＴ／ＳＤＨ信号を、ＯＴＮクロックを使わずにＯＴＮフレームにマッピングして、システムクロックに乗せ換えることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態におけるクロックとフレームの乗せ換え回路の構成図である。
【図２】図１におけるクロックとフレームの乗せ換え手順を示すフローチャートである。
【図３】本発明によるクロックとフレームの乗せ換え回路（実施例１）の構成図である。
【図４】ＯＴＮ ＯＰＵ３のフレーム構成図(規格)である。
【図５】本発明によるＯＴＭ ＯＰＵ３のフレーム構成図である。
【図６】本発明による実施例１のタイムチャートである。
【図７】本発明によるＳＯＮＥＴ／ＳＤＨ信号からＯＴＮフレームへの変換を示すタイムチャートである。
【図８】本発明によるクロックとフレームの乗せ換え回路（実施例２）である。
【図９】本発明が対象とする伝送装置の構成図である。
【図１０】従来技術によるクロックとフレームの乗せ換え回路の構成図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態について、図を参照しながら説明する。
【００２８】
図１は、本願発明の一実施形態におけるクロックとフレームの乗せ換え回路である。図１において、８は入力データをバッファリングし、シリアル・パラレル変換するためのシリアル・パラレル変換部、９はフレームを構築するためのフレーム構築部、１０はクロック乗せ換えを行うためのメモリ、２３はメモリ１０ヘの書き込み制御を行うメモリ制御部（書き込み）、２４はタイミングを制御するための制御カウンタ部、４２はメモリ１０からの制御を行うメモリ制御部（読み出し）である。
【００２９】
図２は、図１におけるクロックとフレームの乗せ換え手順を示すフローチャートである。以下に、ＳＯＮＥＴ／ＳＤＨの入力信号をＯＴＮフレームに変換しながらシステムのクロックに乗せ換える手順について、図１を用いて説明する。
【００３０】
Ｓ１．シリアル・パラレル変換部８において、入力データをバッファリングし、制御カウンタ２４からのタイミングでシリアル・パラレル変換を行う。
【００３１】
Ｓ２．シリアル・パラレル変換したデータにフレームデータを挿入するため、制御カウンタ２４からのタイミングで、隙間の開いたデータを出力する。
【００３２】
Ｓ３．フレーム構築部９において、シリアル・パラレル変換されたデータを選択するが、制御カウンタ２４からのタイミングで、隙間にフレームデータを挿入する。ＯＴＮフレームになったデータが出力される。
【００３３】
Ｓ４．制御カウンタ２４は、自走していて、ＯＴＮフレーム生成のタイミングとメモリ１０への書き込みタイミングを生成する。
【００３４】
Ｓ５．メモリ制御部(書き込み)２３により、制御カウンタ２４からのタイミングでメモリ１０にデータを書き込む。
【００３５】
Ｓ６．メモリ制御部(読み出し)４２により、システム側のシステムクロック４１でメモリ１０からデータを読み出し、データとイネーブル信号を出力する。
【００３６】
図３は、本発明によるクロックとフレームの乗せ換え回路（実施例１）の構成図である。本実施例１では、ＳＴＳ−７６８フレームのデータをＯＴＮ ＯＰＵ３フレーム化してから装置内部に取り込む回路である。なお、ＯＰＵ３：Optical Channel Payload Unitは、ＯＴＮのディジタルラッパフレームのペイロードである。
【００３７】
本例では、１：２のシリアル・パラレル変換と、１５５．５２ＭＨｚのシステムクロックを使用している。同期伝送信号（ＳＴＳ−７６８）は、電気分野でのＳＯＮＥＴ信号レベルを示す。
【００３８】
シリアル・パラレル変換部８は、入力データをバッファリングし、制御カウンタ２４からのタイミングでシリアル・パラレル変換を行い、２５６パラレルのデータを５１２パラレルに拡張する。また、制御カウンタ２４のカウンタ値によってはフレームデータを挿入するために、半分だけデータを出力する。（出力データは、５１２パラレル分あるが、ダミーデータになっているデータ）。
【００３９】
フレーム構築部９は、フレームデータ格納部１１とセレクタ１２から成り、セレクタ１２は、シリアル・パラレル変換された５１２パラレルのデータからＯＴＮ ＯＰＵ３のフレームを作るため、制御カウンタ２４からのタイミングに基づき、フレームデータ格納部１１からフレームデータであるオーバヘッド（ＯＨ：Overhead）と固定スタッフ（ＦＳ:Fixed Stuff）を挿入する。
【００４０】
なお、オーバヘッド（ＯＨ：Overhead）は、フレーム同期信号で、運用保守情報を転送する部分をいう。誤り監視信号、警報転送信号、同期信号等が含まれる。  固定スタッフ（ＦＳ:Fixed Stuff）は、クライアント信号のビットレートとペイロード領域のビットレートとを同期させるためにペイロード領域に固定的に定義されているスッタッフバイトである。
【００４１】
制御カウンタ２４は、
ＯＰＵ３１フレーム分データを作るのに必要なＳＴＳ-７６８のデータは、
(７８×１６＋７９×１６＋７９×１６)×４＝１５１０４バイト
ＳＴＳ-７６８のデータは、２５６パラレルで入力されるので、
１５１０４×８／２５６＝４７２
１５５Ｍ処理だと４７２クロックあればよい、
このため、４７２進とした。
【００４２】
また、生成したＯＰＵ３のフレームを５１２パラレルで出力するので、
（７８×１６＋７９×１６＋７９×１６）×４＋１６×３×４＝１５２９６バイト
１５２９６×８／５１２＝２３９
１５５Ｍ処理だと２３９クロックで出力できる。
【００４３】
このため、４７２クロック中に入力された２５６パラレルのデータを２３９／４７２クロックで５１２パラレルにしてメモリに書き込むように制御される。
【００４４】
メモリ制御部(書き込み)２３は、制御カウンタ２４からのタイミングに基づき、メモリ１０にデータを書き込む。
【００４５】
メモリ制御部（読み出し）４２は、システムクロック４１を使って、メモリ１０から一定間隔で読み出しを行う。
【００４６】
図４は、ＯＴＮ ＯＰＵ３のフレーム構成図（規格）である。図４に示すG.709/Y.1331_F17-4は、通信関連の標準化を定めた国際機関であるＩＴＵ−Ｔで標準化したＯＴＮ(Optical Transport Network)の通信規格である。即ち、４行×３８２４列のフレーム構成である。最小単位はバイトであり１フレームで、
４×３８２４＝１５２９６バイト
なお、先頭から１４列までの４行×１４列はオーバヘッド部分であり省略してある。
【００４７】
本発明では、ジャスティフィケーション・コントロール処理(以下「ＪＣ処理」という)を行わないので、図５に示す構成をとる。
【００４８】
図５は、本発明によるＯＴＮ ＯＰＵ３のフレーム構成図である。図４にて示したリザーブ（ＲＥＳ）、ジャスティフィケーション・コントロール（ＪＣ）、ＮＪＣ、ＦＳは、図５に示すように、００ｈ（＝００００００００）の固定としている。
【００４９】
図６は、本発明による実施例１のタイムチャートである。一番上の数字が制御カウンタ２４の値で、次の“入力”が２５６パラレルの入力データ２１、次がシリアル・パラレル変換部８の中身、次がメモリ１０への書き込みデータと有効イネーブルを表している。
【００５０】
また、図６は、データを１２８ビット単位で表現している。
【００５１】
まず、カウンタ１の時に入力された２５６パラレルのデータＤ１-１、Ｄ１-２は、１２８ビット分隙間を空けるためシリアル・パラレル変換部８の２，３番目に格納される。
【００５２】
次のカウンタ２の時に入力されたＤ１-３、Ｄ１-４は、４，５番目に格納される。
【００５３】
カウンタ３の時に、シリアル・パラレル変換部８に格納されていた１，２，３，４を取り出す(実際には、１に書き込みを行っていないので以前の古いデータが入っている)。取り出したデータにオーバヘッド（ＯＨ１：Overhead 1）のデータを上書きした後、メモリに書き込みを行う。この時取り出されなかった５のデータＤ１-４は、シリアル・パラレル変換部８の位置に移され、入力データのＤ１-５、Ｄ１-６が２，３に格納される。この動作を繰り返すことでメモリにＯＰＵ３のフレームに変換したデータを書き込むことができる。
【００５４】
また、制御カウンタ２４のカウント値が３９の時にあるように入力されたデータに隙間を空ける必要がある場合(ここではＦＳ)、それまでは２回に１回しかメモリに書き込むデータがなかったが、連続して書き込む必要がある。
【００５５】
図７は、本発明によるＳＯＮＥＴ／ＳＤＨ信号からＯＴＮフレームへの変換を示すタイムチャートである。
【００５６】
線路（Ｌｉｎｅ）から１５５．５２ＭＨｚで２５６パラレルのＳＴＳ-７６８信号が入力され、４７２クロックを１単位としてＯＰＵ３の１フレームに乗せる。この際、ＳＴＳ-７６８のフレームとは関係しないため、任意の位置で行われる。
【００５７】
ＯＰＵ３の１フレームは、システム（Ｓｙｓｔｅｍ）の１５５．５２ＭＨｚで５１２パラレルのデータで４７２クロック分になるが、有効データは、２３９クロック分のみである。また、ＯＨは、オーバヘッドの挿入部分である。
【００５８】
図８は、本発明によるクロックとフレームの乗せ換え回路(実施例２)の構成図である。これを第３図に示す実施例１と比較すると明らかなように、クロックを乗せ換えるメモリ１０を前段に持ってきてクロックの乗せ換えを実行し、フレームを作る部分を乗せ換え後のシステムクロック４１で作る構成にしている。この実施例２においても、実施例１の場合と同じく入力されたＳＯＮＥＴ／ＳＤＨ信号をＯＴＮクロックを使わずに、ＯＴＮフレームにマッピングし、システムクロックに乗せ換えることができる。
【産業上の利用可能性】
【００５９】
本発明は、異なるデータ・タイプの光信号を１つのペイロードに相乗りさせ、更にデータ・タイプ別に管理できるＯＴＮ(Optical Transport Network)の伝送装置にて利用できる。
【００６０】
以上の実施例１〜２を含む実施態様に関し、更に以下の付記を開示する。
(付記１)
ライン側から入力される第１のデータ信号を、前記第１のデータ信号とは異なるフレームフォーマットの第２のデータ信号へ乗せ換えるクロックとフレームの乗せ換え方法であって、
前記第１のデータ信号をバッファリングし、該バッファリングされたデータ信号を入力クロックのタイミングでシリアル・パラレル変換するとともに、前記第２のデータ信号のフレームデータを挿入するために隙間の開いた中間データ信号を出力する第１ステップと、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入する第２ステップと、
所定タイミングでメモリに前記第２のデータ信号フレームフォーマットでデータを書き込む第３ステップと、
システム側の処理クロックで前記メモリの前記データを読み出し、前記第２のデータ信号とイネーブル信号を出力する第４ステップと、
を含むことを特徴とするクロックとフレームの乗せ変え方法。
(付記２)
ライン側から入力される第１のデータ信号を、前記第１のデータ信号とは異なるフレームフォーマットの第２のデータ信号へ乗せ換えるクロックとフレームの乗せ換え方法であって、
前記第１のデータ信号を入力クロックのタイミングでメモリに書き込む第１ステップと、
システム側の処理クロックで前記メモリの前記第１のデータ信号を読み出す第２ステップと、
該読み出した前記第１のデータ信号をバッファリングし、該バッファリングされた前記第１のデータ信号を所定タイミングでシリアル・パラレル変換するとともに、前記第２のデータ信号のフレームデータを挿入するために隙間の開いた中間データを出力する第４ステップと、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入して前記第２のデータ信号とイネーブル信号を出力する第５ステップと、
を含むことを特徴とするクロックとフレームの乗せ変え方法。
(付記３)
付記１または付記２に記載のクロックとフレームの乗せ変え方法において、
前記第１のデータ信号は、ＳＯＮＥＴ／ＳＤＨ信号であり、前記第２のデータ信号は、ＯＴＮ信号であることを特徴とするクロックとフレームの乗せ変え方法。
(付記４)
付記１または付記２に記載のクロックとフレームの乗せ変え方法において、
前記第２のデータ信号のフレームデータは、オーバヘッドまたは固定スタッフであることを特徴とするクロックとフレームの乗せ変え方法。
(付記５)
ライン側から入力される第１のデータ信号を、前記第１のデータ信号とは異なるフレームフォーマットの第２のデータ信号へ乗せ換えるクロックとフレームの乗せ換え回路であって、
前記第１のデータ信号をバッファリングし、該バッファリングされたデータ信号を入力クロックのタイミングでシリアル・パラレル変換するとともに、前記第２のデータ信号のフレームデータを挿入するために隙間の開いた中間データ信号を出力するシリアル・パラレル変換部と、
前記入力クロックから前記第２のデータ信号フレーム生成のタイミングと、メモリへの書き込みタイミングを生成する制御カウンタと、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入するフレーム構築部と、
前記制御カウンタの所定タイミングで前記メモリに前記第２のデータ信号フレームフォーマットでデータを書き込むメモリ制御部と、
システム側の処理クロックで前記メモリの前記データを読み出し、前記第２のデータ信号とイネーブル信号を出力するメモリ制御部と、
を有することを特徴とするクロックとフレームの乗せ変え回路。
(付記６)
ライン側から入力される第１のデータ信号を、前記第１のデータ信号とは異なるフレームフォーマットの第２のデータ信号へ乗せ換えるクロックとフレームの乗せ換え回路であって、
前記第１のデータ信号を入力クロックのタイミングでメモリに書き込むメモリ制御部と、
システム側の処理クロックで前記メモリの前記第１のデータ信号を読み出すメモリ制御部と、
該読み出した前記第１のデータ信号をバッファリングし、該バッファリングされた前記第１のデータ信号を所定タイミングでシリアル・パラレル変換するとともに、前記第２のデータ信号のフレームデータを挿入するために隙間の開いた中間データを出力するシリアル・パラレル変換部と、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入して前記第２のデータ信号とイネーブル信号を出力するフレーム構築部と、
を有することを特徴とするクロックとフレームの乗せ変え回路。
(付記７)
付記５または付記６に記載のクロックとフレームの乗せ変え回路において、
前記第１のデータ信号は、ＳＯＮＥＴ／ＳＤＨ信号であり、前記第２のデータ信号は、ＯＴＮ信号であることを特徴とするクロックとフレームの乗せ変え回路。
(付記８)
付記５または付記６に記載のクロックとフレームの乗せ変え回路において、
前記第２のデータ信号のフレームデータは、オーバヘッドまたは固定スタッフであることを特徴とするクロックとフレームの乗せ変え回路。
【符号の説明】
【００６１】
１    伝送装置
１１１〜１１Ｎ    インタフェースカード（ＩＦ Ｃａｒｄ）
１２    スイッチカード(ＳＷ Ｃａｒｄ)
２    ライン側
２１    入力（データ）
２２    入力（クロック）
２３    メモリ制御部（書き込み）
２４    制御カウンタ
３    中間部
３１    中間クロック
３２    メモリ制御部（読み出し）
３３    メモリ制御部（書き込み)
４    システム側
４１    システムクロック
４２    メモリ制御部(読み出し)
５    メモリ
６    フレーム構築部
７    メモリ
８    シリアル・パラレル変換部
９    フレーム構築部
１０    メモリ
【図１】
0005471237.tif 000002
【図２】
0005471237.tif 000003
【図３】
0005471237.tif 000004
【図４】
0005471237.tif 000005
【図５】
0005471237.tif 000006
【図８】
0005471237.tif 000007
【図９】
0005471237.tif 000008
【図１０】
0005471237.tif 000009
【図６】
0005471237.tif 000010
【図７】
0005471237.tif 000011