(57)【特許請求の範囲】
【請求項１】
第１の導電型の離間配置されたソース領域とドレイン領域とを内部に有する半導体層と、
前記半導体層内の前記ソース領域と前記ドレイン領域との間に延びる前記第１の導電型のチャネル領域と、
前記チャネル領域上のゲートコンタクトと、
前記ゲートコンタクトと前記チャネル領域との間にあり、前記第１の導電型の電荷キャリアと同じ極性を有する正味電荷をもたらす誘電体チャネル空乏層と、
を含み、
前記チャネル領域は、約１×１０16ｃｍ-3から約１×１０18ｃｍ-3までのｎ型ドーパント濃度と、約０．１μｍから約０．５×１０-5μｍまでの厚さとを有する
ことを特徴とする、金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）。
【請求項２】
前記誘電体チャネル空乏層は、前記ゲートコンタクトと前記ソース領域との間の電圧電位がゼロであるとき、前記チャネル領域の隣接部分から前記第１の導電型の電荷キャリアを空乏化させる材料を含むことを特徴とする、請求項１に記載のＭＩＳＦＥＴ。
【請求項３】
前記半導体層は炭化シリコンＳｉＣを含み、
前記チャネル領域はｎ型領域であり、前記ソース及びドレイン領域はｎ＋領域であり、  前記誘電体チャネル空乏層はＡｌ2Ｏ3を含む、
ことを特徴とする、請求項１に記載のＭＩＳＦＥＴ。
【請求項４】
前記半導体層は炭化シリコンＳｉＣを含み、
前記チャネル領域はｎ型領域であり、前記ソース及びドレイン領域はｎ＋領域であり、  前記誘電体チャネル空乏層はＨｆＯ2を含む、
ことを特徴とする、請求項１に記載のＭＩＳＦＥＴ。
【請求項５】
前記誘電体チャネル空乏層の材料及び厚さは、前記チャネル領域内の前記第１の導電型の電荷キャリアにより生成される正味電荷と少なくとも同じ大きさの単位面積当たりの正味電荷を生成するように構成されることを特徴とする、請求項１に記載のＭＩＳＦＥＴ。
【請求項６】
前記誘電体チャネル空乏層によりもたらされる前記正味電荷は、前記チャネル領域内の第１の導電型ドーパントの濃度と前記チャネル領域の厚さの積と少なくとも同じ大きさであることを特徴とする、請求項５に記載のＭＩＳＦＥＴ。
【請求項７】
前記ソース領域及び前記ドレイン領域の各々は、約１×１０19ｃｍ-3から約１×１０21ｃｍ-3までのｎ型ドーパント濃度を有することを特徴とする、請求項１に記載のＭＩＳＦＥＴ。
【請求項８】
前記誘電体チャネル空乏層と前記チャネル領域との間の介在絶縁層をさらに含むことを特徴とする、請求項１に記載のＭＩＳＦＥＴ。
【請求項９】
前記介在絶縁層は、１００Å未満の厚さを有するＳｉＯ2及び／又はＳｉＯＮの層を含むことを特徴とする、請求項８に記載のＭＩＳＦＥＴ。
【請求項１０】
炭化シリコンＳｉＣ層内の離間配置されたｎ＋ソース領域及びｎ＋ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に延びるｎ型チャネル領域と、
前記チャネル領域上のゲートコンタクトと、
前記ゲートコンタクトと前記チャネル領域との間にあり、前記ゲートコンタクトと前記ソース領域との間の電圧電位がゼロであるときに、前記チャネル領域の少なくとも隣接部分からｎ型電荷キャリアを空乏化させる正味負電荷をもたらすＡｌ2Ｏ3層と、
を含み、
前記チャネル領域は、約１×１０16ｃｍ-3から約１×１０18ｃｍ-3までのｎ型ドーパント濃度と、約０．１μｍから約０．５×１０-5μｍまでの厚さとを有する
ことを特徴とする金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）。
【請求項１１】
前記ソース領域及び前記ドレイン領域の各々は、約１×１０19ｃｍ-3から約１×１０21ｃｍ-3までのｎ型ドーパント濃度を有することを特徴とする、請求項１０に記載のＭＩＳＦＥＴ。
【請求項１２】
第１の導電型の離間配置されたソース領域とドレイン領域とを内部に有する炭化シリコンＳｉＣ層と、
前記ソース領域と前記ドレイン領域との間の前記ＳｉＣ層のチャネル領域上のゲートコンタクトと、
前記第１の導電型の電荷キャリアと同じ極性の正味電荷を有する、前記ゲートコンタクトと前記ＳｉＣ層との間の空乏層と、
を含み、
前記チャネル領域は、約１×１０16ｃｍ-3から約１×１０18ｃｍ-3までのｎ型ドーパント濃度と、約０．１μｍから約０．５×１０-5μｍまでの厚さとを有する
ことを特徴とする金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）。
【請求項１３】
前記空乏層は、前記ゲートコンタクトと前記ソース領域との間の電圧電位がゼロであるときに、前記チャネル領域の隣接部分から前記第１の導電型の電荷キャリアを空乏化させる固定電荷を有する材料を含むことを特徴とする、請求項１２に記載のＭＩＳＦＥＴ。
【請求項１４】
前記空乏層の材料及び厚さは、前記ゲートコンタクトと前記ソース領域との間の電圧電位がゼロであるときに、前記チャネル領域内の前記第１の導電型の電荷キャリアにより生成される正味電荷と少なくとも同じ大きさの単位面積当たりの正味電荷を生成するように構成されることを特徴とする、請求項１３に記載のＭＩＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ電子デバイスに関し、より具体的には、例えば金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）などのトランジスタ、及び関連した製造プロセスに関する。
（関連出願の相互参照）
本出願は、引用によりその全体が本明細書に組み入れられる、２００９年８月２７日出願の米国特許仮出願第６１／２３７，４０１号に基づく利益及び優先権を主張するものである。
（政府の権益の生命）
本発明は、陸軍省の支援により契約番号Ｗ９１１ＮＦ−０４−２−００２２号の下で為されたものである。米国政府は本発明における一定の権利を有する。
【背景技術】
【０００２】
パワー半導体デバイスは、大電流、高電圧、及び／又は高周波数信号を調整するために広く用いられている。現在のパワーデバイスは、一般に、単結晶シリコン半導体材料から製造される。広く用いられている１つのパワーデバイスは、パワー金属酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）である。パワーＭＯＳＦＥＴにおいて、制御信号は、介在する二酸化シリコン絶縁体で半導体表面から隔てられたゲート電極に供給される。電流の電導は、バイポーラトランジスタの動作において用いられる少数キャリア注入の存在なしに、多数キャリアの輸送により生じる。
【０００３】
ＭＯＳＦＥＴは、炭化シリコン（ＳｉＣ）層上に形成することができる。炭化シリコン（ＳｉＣ）は、高温、高電圧、高周波数、及び／又は高電力用の電子回路のための半導体材料として魅力的なものとなる電気的特性と物理的特性との組み合わせを有する。これらの特性は、３．０ｅＶのバンドギャップ、４ＭＶ／ｃｍの電界破壊、４．９Ｗ／ｃｍ−Ｋの熱伝導率、及び２．０×１０7ｃｍ／秒の電子ドリフト速度を含む。
【０００４】
その結果として、これらの特性により、炭化シリコンベースのＭＯＳＦＥＴパワーデバイスは、シリコンベースのＭＯＳＦＥＴパワーデバイスよりも高い温度、高い電力レベル、高い周波数（例えば、無線帯域、Ｓ帯域、Ｘ帯域）、及び／又は、より低い固有オン抵抗で動作することが可能になり得る。炭化シリコン内に作製されたパワーＭＯＳＦＥＴは、Ｐａｌｍｏｕｒに付与され、かつ本発明の譲受人に譲渡された「Ｐｏｗｅｒ  ＭＯＳＦＥＴ  ｉｎ  ＳＩｌｉｃｏｎ  Ｃａｒｂｉｄｅ」と題する特許文献１に記載されている。
【０００５】
炭化シリコンベースのＭＯＳＦＥＴの電子移動度を高めることにより、その出力及び周波数動作特性を改善することができる。電子移動度は、電界の存在下で電子がどれだけすばやくその飽和速度まで加速されるかの基準である。高い電子移動度を有する半導体材料は、より低い電界でより多くの電流を駆動することができるので、電界が印加されたときにより速い応答時間が得られるため、典型的には好ましい。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第５，５０６，４２１号明細書
【発明の概要】
【０００７】
幾つかの実施形態により、金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）は、第１の導電型の離間配置されたソース領域とドレイン領域とを内部に有する半導体層を含む。第１の導電型のチャネル領域が、ソース領域とドレイン領域との間に延びる。ゲートコンタクトが、チャネル領域の上にある。誘電体チャネル空乏層が、ゲートコンタクトとチャネル領域との間にある。この誘電体チャネル空乏層は、第１の導電型電荷キャリアと同じ極性を有する正味電荷をもたらす。
【０００８】
誘電体チャネル空乏層は、チャネル領域の隣接部分から第１の導電型電荷キャリアを空乏化させることができ、これにより、ゲートコンタクト電圧が閾値電圧を下回るときに、ドレイン漏れ電流が低い状態でＭＩＳＦＥＴをオフにすることを可能にする一方で、チャネル領域内の電子移動度を増大させるように、チャネル領域のドーパント濃度及び／又は厚さを増大させることが可能になる。誘電体チャネル空乏層は、代替的又は付加的に、ＭＩＳＦＥＴの閾値を上昇させることができる（例えば、より高い正電圧に上げる）。
【０００９】
幾つかの他の実施形態において、ＭＩＳＦＥＴは、炭化シリコンＳｉＣ層内に、離間配置されたｎ＋ソース領域とｎ＋ドレイン領域とを含む。ｎ型チャネル領域が、ソース領域とドレイン領域との間に延びる。ゲートコンタクトが、チャネル領域上にある。Ａｌ2Ｏ3層が、ゲートコンタクトとチャネル領域との間にあり、ゲートコンタクトとソース領域との間の電圧電位がゼロであるときに、チャネル領域の少なくとも隣接部分から第１の導電型電荷キャリアを空乏化させる正味の負電荷をもたらす。
【００１０】
幾つかの他の実施形態において、ＭＩＳＦＥＴを製造する方法は、半導体層内に、第１の導電型の離間配置されたソース領域とドレイン領域とを準備するステップを含む。第１の導電型の不純物原子を注入して、離間配置されたソース領域とドレイン領域との間のチャネル領域を形成する。誘電体チャネル空乏層が、チャネル領域上に形成される。ゲートコンタクトが、チャネル領域の上方の、誘電体チャネル空乏層上に形成される。この誘電体チャネル空乏層は、第１の導電型の電荷キャリアと同じ極性を有する正味電荷をもたらす。
【００１１】
幾つかの他の実施形態において、ＭＩＳＦＥＴは、第１の導電型の離間配置されたソース領域とドレイン領域とを内部に有する炭化シリコンＳｉＣ層を含む。ゲートコンタクトが、ソース領域とドレイン領域との間のＳｉＣ層のチャネル領域上にある。空乏層が、ゲートコンタクトとＳｉＣ層との間に存在する。この空乏層は、第１の導電型の電荷キャリアと同じ極性を有する正味電荷を有する。
【００１２】
添付図面は、本発明のさらなる理解を提供するために含まれ、本出願に組み入れられ、かつその一部を構成するものであり、本発明の特定の実施形態を例証する。
【図面の簡単な説明】
【００１３】
【図１】本発明の幾つかの実施形態による、ドープされたチャネル領域上の誘電体チャネル空乏層を有する金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）の断面図である。
【図２】本発明の幾つかの他の実施形態による、誘電体チャネル空乏層とドープされたチャネル領域との間に介在絶縁層を有するＭＩＳＦＥＴの断面図である。
【図３】本発明の幾つかの実施形態による、ゲートコンタクトとソース領域との間にゼロ電圧が存在するときに、ドープされたチャネル領域を空乏化し、ピンチオフする、誘電体チャネル空乏層を備えた図１のＭＩＳＦＥＴの断面図である。
【図４】図３のＭＩＳＦＥＴのドープされたチャネル領域にわたる深さで生じ得る電位分布の、ゲート電圧が閾値を下回る間、チャネル領域が空乏化され、ピンチオフされることを示すグラフである。
【図５】本発明の幾つかの実施形態による、チャネル領域にわたる狭い蓄積層を通る伝導を誘起するように閾値電圧がゲートコンタクトとソース領域との間に印加され、それにより、ドレインコンタクトを通って低電流が流れるようになった、図１のＭＩＳＦＥＴの断面図である。
【図６】図５のＭＩＳＦＥＴのドープされたチャネル領域にわたる深さで生じ得る電位分布の、狭い蓄積層がチャネル領域にわたって形成され、ドレインコンタクトを通って弱電流が流れることが可能になることを示すグラフである。
【図７】本発明の幾つかの実施形態による、チャネル領域の少なくとも大部分を通る伝導を誘起するように、閾値電圧より実質的に高い電圧が、ゲートコンタクトとソース領域との間に印加され、ドレインコンタクトを通って高電流が流れるようになった、図１のＭＩＳＦＥＴの断面図である。
【図８】図７のＭＩＳＦＥＴのドープされたチャネル領域にわたる深さで生じ得る電位分布の、蓄積層がチャネル領域にわたって形成され、ドレインコンタクトを通って高電流が流れることが可能になることを示すグラフである。
【図９】図１のＭＩＳＦＥＴにより与えることができるドレイン電流対ゲート電圧の動作特性のグラフである。
【図１０】本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するプロセスの一連の断面図である。
【図１１】本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するプロセスの一連の断面図である。
【図１２】本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するプロセスの一連の断面図である。
【図１３】本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するプロセスの一連の断面図である。
【図１４】本発明の幾つかの実施形態による、ＳｉＣ層のチャネル領域上の空乏層を有するＭＩＳＦＥＴの断面図である。
【発明を実施するための形態】
【００１４】
本発明は、本発明の実施形態が示された添付の図面を参照して、以下、より詳細に説明される。しかしながら、本発明は、多くの異なる形態で具体化することができ、ここに述べられた実施形態に限定されると解釈されるべきではない。むしろ、これらの実施形態は、本開示が十分かつ完全なものとなるように、そして当業者に本発明の範囲を十分に伝えられるように提供される。図面において、層及び領域の大きさ及び相対的な大きさは、分かり易くするために誇張されている場合がある。ある要素又は層が別の要素又は層「の上にある」、「に接続される」又は「に結合される」ものとして言及されている場合、これは、直接、他の要素又は層の上にあり、接続され、若しくは結合されていることもあり、又は、介在する要素又は層が存在することもあることが理解されるであろう。対照的に、ある要素が別の要素又は層「の直接上にある」、「に直接接続される」又は「に直接結合される」ものとして言及されている場合、介在する要素又は層は存在しない。ここで用いられる場合、用語「及び／又は」は、関連付けられた列挙された項目のうちの１つ又はそれ以上のいずれか及びすべての組み合わせを含む。全体を通して、同様の番号は、同様の要素を指す。
【００１５】
第１及び第２のという用語が、ここでは、種々の領域、層及び／又は区域を説明するために用いられているが、これらの領域、層及び／又は区域は、これらの用語によって限定されるべきではないことが理解されるであろう。これらの用語は、１つの領域、層又は区域を別の領域、層又は区域と区別するために用いられているに過ぎない。したがって、本発明の教示から逸脱することなく、以下で論じられる第１の領域、層又は区域を、第２の領域、層又は区域と称することもでき、同様に、第２の領域、層又は区域を、第１の領域、層又は区域と称することもできる。
【００１６】
さらに、「下」又は「下部」又は「上」又は「上部」又は「横方向」又は「垂直方向」のような相対語は、ここでは、図に示されているときの１つの要素の別の要素に対する関係を説明するために用いることができる。相対語は、図に描かれた向きに加えて、異なる向きのデバイスを包含するように意図されることが理解されるであろう。例えば、図中のデバイスが回転された場合、他の要素の「下」側にあるものとして記述された要素は、他の要素の「上」側の向きになる。したがって、例示的な用語「下」は、図の具体的な向きに応じて、「下」及び「上」の両方の向きを含むことができる。同様に、図のうちの１つにおけるデバイスが回転された場合、他の要素の「下方」又は「真下」にあるものとして記述された要素は、他の要素の「上方」の向きになる。したがって、例示的な用語「下方」又は「真下」は、上方及び下方の両方の向きを含むことができる。
【００１７】
本発明の実施形態は、ここでは本発明の理想化された実施形態の概略図である断面図を参照して説明される。そのため、例えば、製造技術及び／又は公差の結果として、図の形状からの変形が予期される。したがって、本発明の実施形態は、ここで示された特定の領域の形状に限定されると解釈されるべきではなく、例えば製造加工の結果である、形状における偏差を含むものと解釈されるべきである。例えば、矩形として示された注入領域は、典型的には、丸みを帯びた又は湾曲した特徴を有しており、及び／又は、注入領域から非注入領域へと２成分で変化するのではなく、その縁部において注入濃度勾配を有する。同様に、注入により形成される埋め込み領域は、その埋め込み領域と、注入が行われる表面との間の領域内にある程度の注入をもたらすことがある。したがって、図中で示される領域は、本質的に概略的なものであり、それらの形状は、デバイスの領域の正確な形状を示すことを意図するものではなく、本発明の範囲を限定することを意図するものでもない。
【００１８】
ここで用いられる用語は、特定の実施形態を説明するためのものであり、本発明を限定することを意図するものではない。ここで用いられる場合、単数形の不定冠詞及び定冠詞は、文脈から明らかにそうではないことが示されていない限り、複数形も含むことが意図される。「含む」及び／又は「含んでいる」という用語は、本明細書において用いられる場合、言及した特徴、整数、ステップ、動作、要素、及び／又は成分の存在を指定するが、１つ又はそれ以上のその他の特徴、整数、ステップ、動作、要素、成分、及び／又はそれらの群の存在又は追加を排除するものではないこともさらに理解されるであろう。
【００１９】
特段の断りのない限り、ここで用いられるすべての用語（技術用語及び科学用語を含む）は、本発明が属する技術分野の当業者によって一般的に理解される意味と同じ意味を有する。通常用いられる辞書で定義されているような用語は、関連のある技術分野の文脈内でのその用語の意味と矛盾しない意味を有するものと解釈されるべきであり、ここで明白にそのように定義されない限り、理想化された又は過度に形式的な意味合いで解釈されるものではないことが、さらに理解されるであろう。
【００２０】
本発明の種々の実施形態は、金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）におけるチャネル領域の電子移動度を増大させることに関連して説明される。図１は、本発明の幾つかの実施形態により構成されたＭＩＳＦＥＴ１００の断面図である。図１を参照すると、ＭＩＳＦＥＴ１００は、半導体層１１０を含む。半導体層１１０は、高純度半絶縁性（ＨＰＳＩ）４Ｈ−ＳｉＣ基板とすることができる。ＳｉＣ基板は、ノースカロライナ州ダラム所在のＣｒｅｅ  Ｉｎｃ．社から入手可能である。ｎ＋ソース領域１１２及びｎ＋ドレイン領域１１４が、半導体層１１０内で離間配置される。ソース領域１１２とドレイン領域１１４との間に、ｎ型チャネル領域１１６が延びる。チャネル領域１１６内のｎ型ドーパントの存在により、その電子移動度が増大され得る。
【００２１】
ゲートコンタクト１３０は、チャネル領域１１６の上方に位置合わせされ、部分的にソース領域１１２及びドレイン領域１１４の上に重なってもよい。誘電体層１２０は、ゲートコンタクト１３０を半導体層１１０から分離する。ソースコンタクト１３２は、ソース領域１１２に接触し、ドレインコンタクト１３４はドレイン領域１１４に接触する。本体コンタクト１３６は、半導体層１１０のゲートコンタクト１３０とは反対側の表面上にある。ソースコンタクト１３２、ドレインコンタクト１３４、及び／又は本体コンタクト１３６は、ニッケル又は別の適切な金属を含むことができる。ＭＩＳＦＥＴ１００は、分離領域１４０ａ−ｂ（例えば、浅いトレンチ分離領域）により、半導体層１１０上の隣接するデバイスから隔てられていてもよい。
【００２２】
チャネル領域１１６の電子移動度は、そのドーパント濃度を高めることにより、及び／又はチャネル厚（図２における垂直方向）を厚くすることにより増大させることが可能であり、これにより、そのチャネル抵抗を低下させ、それに対応してチャネル電流容量を増大させることができる。しかしながら、チャネルのドーピング及び／又はチャネル領域１１６の厚さを厚くすることにより達成することが可能な電気移動度の増大レベルは、ＭＩＳＦＥＴ１００が、ゲートコンタクト１３０とソース領域１１２との間の電圧電位（ＶGS）が定められた閾値電圧を下回るときには非常に低い（好ましくはゼロ）ドレイン漏れ電流でオフにされなければならないという要件による制約を受けることがある。
【００２３】
本発明の幾つかの実施形態は、チャネル領域１１６に面する表面に沿って、ドープされたチャネル領域１１６における多数電荷キャリア（例えば、電子）と同じ極性を有し、それにより、ゲート・ソース間の電圧（ＶGS）がゼロであるときには、ドープされたチャネル領域１１６の少なくとも隣接部分の多数電荷キャリア（例えば、電子）を空乏化する、正味の固定電荷（例えば、図１における負電荷記号）を提供するように誘電体層１２０を構成することにより、改善された動作特性を有するようにＭＩＳＦＥＴ１００を製造することができるという、本認識から生じることができる。
【００２４】
誘電体層１２０（誘電体チャネル空乏層１２０と呼ばれる）内の固定電荷が、隣接するチャネル領域１１６から電荷キャリアを遠ざけるので、ＶGSが閾値電圧を下回るときにＭＩＳＦＥＴ１００はオフになることを可能にする一方で、ドープされたチャネル領域１１６における移動度がより高くなるように及び／又はチャネル電流容量が増大するようにするために、より高いｎ型ドーパント濃度を有し及び／又はより厚い厚さを有するようにチャネル領域１１６を作製することができる。隣接するチャネル領域１１６から電荷キャリアを空乏化させる誘電体チャネル空乏層１２０内の正味固定電荷を介してＭＩＳＦＥＴ１００の閾値電圧を上昇させるために、誘電体チャネル空乏層１２０を代替的に又は付加的に用いることができる。
【００２５】
誘電体チャネル空乏層１２０は、閾値電圧を下回るＶGSの際にｎ型チャネル領域１１６の少なくとも隣接部分から電子を遠ざけることによって電子を空乏化させる固定負電荷をもたらす、Ａｌ2Ｏ3又はＨｆＯ2のような材料から形成することができる。例えば、Ａｌ2Ｏ3層を誘電体チャネル空乏層１２０として用いて、−６×１０12ｃｍ-2の負の固定電荷密度をもたらすことができる。Ａｌ2Ｏ3より低いバンドギャップを有する、ＨｆＯ2のような、負の固定電荷を有する別の誘電体材料を用いるのに比べて、Ａｌ2Ｏ3層１２０とＳｉＣ  ｎ型チャネル領域１１６との間のバンドギャップ差（バンド・オフセット）が大きいため、Ａｌ2Ｏ3層を誘電体チャネル空乏層１２０として用いることにより、チャネル領域１１６とゲートコンタクト１３０との間の漏れ電流を減少させることもできる。
【００２６】
誘電体チャネル空乏層１２０の材料及び厚さの選択は、チャネル領域１１６の隣接する単位面積内のドーパントにより生成される正味の電荷と少なくとも同じ大きさの単位面積当たりの正味の電荷を生成するように選ぶべきである。従って、例えば、以下の式１：
Ｎ＿チャネル  ×  ｎ＿チャネル≦Ｎｇ  （式１）
により定義されるように、チャネル領域１１６のドーピング濃度と厚さの積は、誘電体チャネル空乏層１２０により与えられる負の固定電荷の量と等しいか又はそれより少なくなるべきである。
【００２７】
式１において、項「Ｎ＿チャネル」は、チャネル領域１１６のｎ型ドーパントの濃度（例えば、ｃｍ-3）を表し、項「ｎ＿チャネル」は、チャネル領域１１６の厚さ（例えば、ｃｍ）を表し、項「Ｎｇ」は、誘電体チャネル空乏層１２０により与えられる負の固定電荷密度（ｃｍ-2）を表す。
【００２８】
幾つかの実施形態において、チャネル領域１２０は、約１×１０16ｃｍ-3から約１×１０18ｃｍ-3までのｎ型ドーパント濃度と、約０．１μｍから約０．５×１０-5μｍまでの厚さとを有するものとすることができる。従って、式１に従うと、誘電体チャネル空乏層１２０の材料及び厚さは、約−１×１０11ｃｍ-2から約−５×１０13ｃｍ-2までの範囲の正味電荷密度を生じるように構成される。ソース領域及びドレイン領域の各々は、チャネル領域１１６のｎ型ドーパント濃度よりも大きいｎ型ドーパント濃度を有し、例えば、約１×１０19ｃｍ-3から約１×１０21ｃｍ-3までのｎ型ドーパント濃度を有することができる。
【００２９】
本発明の幾つかのさらに別の実施形態は、誘電体チャネル空乏層１２０とチャネル領域１１６との間に介在する絶縁層を設けることによって、チャネル領域１１６とゲートコンタクト１３０との間の漏れ電流をさらに減少させることができる、及び／又は、チャネル領域１１６を通る電子移動度をさらに増大させることができるという認識から生じることができる。図２は、本発明の幾つかの実施形態による、誘電体チャネル空乏層１２０とチャネル領域１１６との間に介在絶縁層２１０を有するＭＩＳＦＥＴ２００の断面図である。図２のＭＩＳＦＥＴ２００は、図１のＭＩＳＦＥＴ１００に類似した構造体を有するが、介在絶縁層２１０が付加されている。
【００３０】
図２を参照すると、介在絶縁層２１０は、誘電体チャネル空乏層１２０とチャネル領域１１６の間に設けられる。介在絶縁層２１０は、例えば１００Å未満のように非常に薄くすべきであり、その結果、誘電体チャネル空乏層１２０によってもたらされる電荷がチャネル領域１１６に密接して配置され、チャネル領域１１６のより深い領域から電荷キャリアを空乏化することが可能になる。
【００３１】
介在絶縁層２１０は、例えば、ｎ型チャネル領域１１６が形成される前又は形成された後のいずれかにＳｉＣ層を熱酸化することなどにより、ＳｉＯ2から形成することができ、及び／又は、ＳｉＯＮから形成することができる。Ａｌ2Ｏ3チャネル空乏層１２０とＳｉＣ層１１０との間に比べると、ＳｉＯ2介在絶縁層２１０とＳｉＣ層１１０との間には、より大きなバンド・オフセットが存在するので、Ａｌ2Ｏ3チャネル空乏層１２０とチャネル領域１１６との間にＳｉ０2介在絶縁層２１０を設けることにより、チャネル領域１１６とゲートコンタクト１３０との間の漏れ電流を減少させることができる。Ｓｉ０2介在絶縁層２１０は、電荷トラップ及び／又はそれらの間の界面に沿って電子移動度を減少させ得る他の望ましくない特性をもたらすことがある、チャネル領域１１６上にＡｌ2Ｏ3チャネル空乏層１２０を直接形成することに比べると、付加的に又は代替的に、チャネル領域１１６の電子移動度を改善することができる。
【００３２】
本明細書において用いられる「ｐ型」、「ｐ＋」、「ｎ型」、及び「ｎ＋」は、同じ又は別の層又は基板の隣接する又は他の領域内に存在するキャリア濃度よりも高いキャリア濃度によって定められる領域を指す。本明細書においては、種々の実施形態は、半導体層上にｎ型チャネルとｎ＋ソース領域とｎ＋ドレイン領域とを含む、ｎ型ＭＩＳＦＥＴを背景として説明されているが、その他の幾つかの実施形態によれば、半導体層上にｐ型チャネルとｐ＋ソース領域とｐ＋ドレイン領域とを含む、ｐ型ＭＩＳＦＥＴ構造体が提供される。ｐ型ＭＩＳＦＥＴの場合、誘電体チャネル空乏層１２０は、ゲートコンタクト１３０とソース領域１１２との間にゼロ電圧電位が存在するときには、チャネル領域１１６の少なくとも隣接部分の電荷キャリア（例えば、正孔）を空乏化する正の固定電荷を、チャネル領域に面する表面に沿って与えるように構成される。
【００３３】
ここで、図１に示されるＭＩＳＦＥＴ１００がオフ状態にあるとき、部分的にオン状態であるとき、及び完全にオン状態であるときに提供され得る種々の例示的な動作特性が、図３から図９を参照して説明される。図３−図９において、ＭＩＳＦＥＴ１００は、０．５μｍの厚さ及び−６×１０12ｃｍ-2の固定電荷を有するＡｌ2Ｏ3チャネル空乏層１２０と、６．５×１０17ｃｍ-3のｎ型ドーピング濃度及び０．１μｍの厚さ（ドーピング濃度と厚さの積は６．５×１０12ｃｍ-2となる）のチャネル領域１２０とを有する。
【００３４】
図３は、ゲートコンタクト１３０とソースコンタクト１３２との間のゼロ電圧が存在し、かつゲートコンタクト１３０とドレインコンタクト１３４と本体コンタクト１３６とが電気的に接続されているときの図１のＭＩＳＦＥＴ１００の断面図である。図４は、図３のＭＩＳＦＥＴのドープされたチャネル領域にわたる深さで生じ得る電位のグラフである。図３及び図４を参照すると、Ａｌ2Ｏ3チャネル空乏層１２０内の固定負電荷は、チャネル領域１１６の電荷キャリアを０．５μｍまで効果的に空乏化させ（空乏領域１１６’で示される）、従って、ピンチオフすることが観察される。従って、（存在するとしても）非常に僅かな電流しかドレインコンタクト１３４を通って流れないことになる。
【００３５】
図５は、ゲートコンタクト１３０とソースコンタクト１３２との間に１２Ｖ（ＭＩＳＦＥＴ１００に対する閾値電圧）が印加され、かつ、ソースコンタクト１３２と本体コンタクト１３６とが電気的に接続されているときの、図１のＭＩＳＦＥＴ１００の断面図である。図６は、図５のＭＩＳＦＥＴのドープされたチャネル領域にわたる深さで生じ得る電位のグラフである。図５及び図６を参照すると、ＶGS＝１２Ｖを印加すると、Ａｌ2Ｏ3チャネル空乏領域１２０によりもたらされる負電荷の多くがゲート電極１３０に反映されるので、空乏領域１１６’が、チャネル領域１１６の中央領域（図６における約０．３２μｍから約０．３８μｍまでの間）から退き、それにより、中央に位置する空乏化されていない電荷キャリア領域’’が形成されることが観察される。ソースコンタクト１３２と本体コンタクト１３６との間の電圧は図３に示される構成から変化しないので、チャネル領域１１６の下部に沿った空乏領域１１６’（図６における約０．３８μｍから約０．５μｍまでの間）が残り、Ａｌ2Ｏ3チャネル空乏層１２０によりもたらされる負電荷のために、チャネル領域１１６の上部に沿った空乏領域１１６’（図６における約０μｍから約０．３２μｍまでの間）が残る。従って、電流は、中央に位置する空乏化されていない電荷キャリア領域１１６’’を通ってドレインコンタクト１３４に流れることができる。
【００３６】
図７は、２５Ｖがゲートコンタクト１３０とソースコンタクト１３２との間に印加され、かつソースコンタクト１３２と本体コンタクト１３６とが電気的に接続されているときの、図１のＭＩＳＦＥＴ１００の断面図である。図８は、図７のＭＩＳＦＥＴのドープされたチャネル領域にわたる深さで生じ得る電位のグラフである。図７及び図８を参照すると、Ａｌ2Ｏ3チャネル空乏層１２０によりもたらされる負電荷のさらに多くが、ゲート電極１３０に反映されるため、ＶGS＝２５Ｖを印加すると、空乏化されていない電荷キャリア領域１１６’’がチャネル領域１１６の表面まで上方に延びることが観察される。従って、はるかに高い電流が、空乏化されていない電荷キャリア領域１１６’’を通してドレインコンタクト１３４に流れることができる。
【００３７】
図９は、図１のＭＩＳＦＥＴ１００により与えることができるドレイン電流対ゲート電圧の動作特性のグラフである。図９を参照すると、ＭＩＳＦＥＴ１００が図３に示されるように構成されるとき、ゲート電圧が約４Ｖに達するまで、ドレイン電流は実質的にゼロ（線分９００）であり、チャネル領域１１６はピンチオフ状態である。ゲート電圧が４Ｖを上回って上昇すると、ゲート電圧が約１６Ｖに達するまで、中央の空乏化されていない電荷キャリア領域１１６’’（例えば、図５に示される）を通るドレイン電流は徐々に増加する（線分９１０）。ゲート電圧が１６Ｖを上回って上昇すると、空乏化されていない電荷キャリア領域１１６’’’（例えば、図７に示される）を通るドレイン電流は急速に増加する（線分９２０）。
【００３８】
図１０−図１３は、本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのプロセスの一連の断面図である。図１０を参照すると、ＳｉＣ層１１０が設けられる。例えば窒素及び／又はリン原子を注入することによって、ｎ型層１０１０がＳｉＣ層１１０内に形成される。ｎ型層１０１０は、約１×１０16ｃｍ-3から１×１０18ｃｍ-3までの濃度、及び、約０．１μｍから約０．５×１０-5μｍまでの深さで、ｎ型ドーパントをＳｉＣ層１１０に注入することにより、チャネル領域１１６を形成する。
【００３９】
図１１を参照すると、ｎ型層１０１０の、チャネル領域１１６になる部分の上に、マスクパターン１０１２が形成される。さらに、ｎ型ドーパントが約１×１０19ｃｍ-3から約１×１０21ｃｍ-3までのｎ型ドーパント濃度でＳｉＣ半導体層１１０の中に注入され、ｎ＋ソース領域１１２及びｎ＋ドレイン領域１１４が形成される。次に、注入されたドーパントが約１３００℃から約２０００℃までの温度でアニールされ、チャネル領域１１６、ソース領域１１２、及びドレイン領域１１４が形成される。マスクパターン１０１２は、アニールの前又は後に除去することができる。
【００４０】
チャネル領域１１６に注入されるドーパントの深さ及び濃度は、後に形成される誘電体チャネル空乏層１２０によりもたらされる固定負電荷の量によって決まる。前述のように、チャネル領域１１６のドーピング濃度と厚さとの積は、誘電体チャネル空乏層１２０によりもたらされる固定負電荷の量に等しいか又はそれより少なくなるべきである。
【００４１】
図１２を参照すると、絶縁層１０１４が、例えばＳｉＣ層１１０を熱酸化してＳｉＯ2の層を形成することによって、ＳｉＣ層１１０にわたって形成される。前述のように、絶縁層１０１４は、１００Å未満のように非常に薄くすべきであり、後に形成される誘電体チャネル空乏層１２０によりもたらされる電荷がチャネル領域１１６に緊密に配置され、チャネル領域１１６の深い領域からの電荷キャリアの空乏化を可能にする。例えば、Ａｌ2Ｏ3又はＨｆＯ2などの、固定負電荷をもたらす材料の誘電体層１０１６が、絶縁層１０１４にわたって形成される（例えば、原子層堆積及び／又は化学気相堆積によって）。
【００４２】
誘電体層１０１６を形成した後、後のプロセス・ステップを誘電体層１０１６の結晶化温度より下で行って、誘電体層１０１６の結晶化によるゲートコンタクト１３０とチャネル領域１１６との間の漏れ電流の増大を回避するべきである。例えば、Ａｌ2Ｏ3から誘電体層１０１６を形成する場合、Ａｌ2Ｏ3の結晶化を回避するために、後のプロセス・ステップを約８５０℃より下で行うべきである。
【００４３】
図１３を参照すると、絶縁層１０１４及び誘電体層１０１６は、湿式又は乾式エッチング・プロセスなどによってパターン形成され、それぞれ、介在絶縁層２１０及び誘電体チャネル空乏層１０１６を形成する。例えば、ニッケル又は他の適切な金属の１つ又はそれ以上の層を誘電体チャネル空乏層１０１６上に堆積させ、次いでパターン化することによって、ゲートコンタクト１３０、ソースコンタクト１３２、及びドレインコンタクト１３４が形成される。例えば、ニッケル又は他の適切な金属の層を堆積させることによって、ＳｉＣ層１１０の反対側の表面上に、本体コンタクト１３６が形成される。
【００４４】
図１４は、本発明の幾つかの実施形態に従って構成されたＭＩＳＦＥＴ１４００の別の実施形態の断面図である。図１４を参照すると、ＭＩＳＦＥＴ１４００は、高純度半絶縁性（ＨＰＳＩ）４Ｈ−ＳｉＣ基板とすることができるＳｉＣ半導体層１４１０を含む。ソース領域１４１２及びドレイン領域１４１４が、半導体層１４１０の表面に沿って離間配置される。ゲートコンタクト１４３０は、ソース領域１４１２とドレイン領域１４１４との間のチャネル領域の上に位置合せされる。誘電体チャネル空乏層１４２０は、ゲートコンタクト１４３０を半導体層１４１０から隔てる。ソースコンタクト１４３２はソース領域１４１２に接触し、ドレインコンタクト１４３４はドレイン領域１４１４に接触する。本体コンタクト１４３６は、半導体層１４１０の、ゲートコンタクト１４３０とは反対側の表面上にある。コンタクト１４３２、１４３４、及び１４３６は、ニッケル又は他の適切な金属を含むことができる。ＭＩＳＦＥＴ１４００は、分離領域１４４０ａ−ｂ（例えば、浅いトレンチ分離領域）により半導体層１４１０上の隣接デバイスから分離することができる。
【００４５】
空乏層１４２０は、ソース領域１４１２とドレイン領域１４１４との間のチャネル領域内の多数電荷キャリア（例えば、電子）と同じ極性を有する正味の固定電荷（例えば、図１における負電荷記号）をもたらし、それにより、ＶGSがゼロであるときには、チャネル領域の少なくとも隣接部分から多数キャリアを空乏化させる。空乏層１４２０内の固定電荷が電荷キャリアを隣接するチャネル領域から遠ざけるので、ＭＩＳＦＥＴ１４００の閾値電圧を増大させることができる。
【００４６】
ＶGSが閾値電圧を下回る場合に、ドープされたｎ型チャネル領域の少なくとも隣接部分から電子を遠ざけることによって電子を空乏化させる固定負電荷をもたらす、Ａｌ2Ｏ3又はＨｆＯ2のような材料から、空乏層１４２０を形成することができる。例えば、Ａｌ2Ｏ3層を空乏層１４２０として用いて、−６×１０12ｃｍ-2の負の固定電荷密度をもたらすことができる。また、負の固定電荷を有し、Ａｌ2Ｏ3よりも小さいバンドギャップを有する、ＨｆＯ2のような別の誘電体材料を用いるのに比べると、Ａｌ2Ｏ3層と半導体層１４１０との間のバンドギャップ差（バンド・オフセット）が大きいため、Ａｌ2Ｏ3層を空乏層１４２０として用いることにより、チャネル領域とゲートコンタクト１４３０の間の漏れ電流を減らすこともできる。空乏層１４２０の材料及び厚さの選択は、式１に関して前述したような、チャネル領域１１６の隣接する単位面積内のドーパントにより生成される正味電荷と少なくとも同じ大きさの単位面積当たりの正味電荷を生成するように選ぶべきである。
【００４７】
図面及び明細書において、本発明の典型的な好ましい実施形態が開示されており、特定の用語が使用されているが、それらは、一般的かつ説明的な意味合いで用いられているに過ぎず、限定を目的とするものではなく、本発明の範囲は、以下の特許請求の範囲において述べられる。
【符号の説明】
【００４８】
１００、２００、１４００：金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）
１１０、１４１０：半導体層
１１２、１４１２：ソース領域
１１４、１４１４：ドレイン領域
１１６：チャネル領域
１１６’：空乏領域
１１６’’、１１６’’’：空乏化されていない電荷キャリア領域
１２０、１４２０：誘電体チャネル空乏層
１３０、１４３０：ゲートコンタクト
１３２、１４３２：ソースコンタクト
１３４、１４３４：ドレインコンタクト
１３６、１４３６：本体コンタクト
１４０ａ−ｂ、１４４０ａ−ｂ：分離領域
２１０：介在絶縁層
９００、９１０、９２０：線分
１０１０：ｎ型層
１０１２：マスクパターン
１０１４：絶縁層
１０１６：誘電体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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