(57)【特許請求の範囲】
【請求項１】
複数のＭ個の磁気メモリ構造であって、前記複数のＭ個の磁気メモリ構造の各々はＮビットに対応する複数の磁気ドメインのトラックを含むと共に磁性材料を含み、複数の磁気ドメインの前記トラックは第１の位置と、前記第１の位置とは異なる第２の位置とを含む、前記複数のＭ個の磁気メモリ構造と、
Ｍ個のワード線であって、前記Ｍ個のワード線の各々は、そのソースまたはドレインがＭ個の前記第１の位置のうちの１つに接続されている第１のトランジスタのゲートに接続されると共に、そのソースまたはドレインがＭ個の前記第２の位置のうちの１つにある磁気ドメインに格納されているメモリ・ビット値を読み出すように構成されている感知デバイスに接続されている第２のトランジスタのゲートに接続されている、前記Ｍ個のワード線と、
前記Ｍ個の第１の位置に同じ極性の磁気ドメインを同時に作るように構成されているフィールド線と、
を含む高密度メモリ・システム。
【請求項２】
Ｍ個の接続部を通して前記Ｍ個の第１の位置の各々に接続されている第１のデコーダ・デバイスをさらに含み、前記Ｍ個の接続部の各々は前記第１のトランジスタのうちの１つのゲートに接続されている前記Ｍ個のワード線のうちの１つを含み、前記第１のデコーダ・デバイスは、前記複数の中から少なくとも１つの磁気メモリ構造から成るセットを、少なくとも１つの第１のトランジスタの対応するセットがオンにされるときに、活性化させるように構成されている、請求項１に記載のシステム。
【請求項３】
第１の信号を前記フィールド線に印加するためのビット・ドライブ・デバイスと、
少なくとも１つの磁気メモリ構造の前記活性化させられたセットのうちのサブセットに属する前記複数の磁気ドメインをその中の少なくとも１つの対応する書き込み位置の方へ進めるために第２の信号を印加する第２のデコーダであって、前記第２の信号は、前記活性化させられたセットの前記サブセットに対応する各第１のトランジスタのソースまたはドレインに印加される、前記第２のデコーダと、
をさらに含む、請求項２に記載のシステム。
【請求項４】
活性化させられた少なくとも１つの磁気メモリ構造から成る前記セットの各々の中で、前記第２の位置にある磁気ドメインに格納されているメモリ・ビット値を読み出した後、前記ビット・ドライブ・デバイスは、今読まれたばかりの前記格納されているメモリ・ビットのビット値と関連付けられている新しい磁気メモリ・ドメインを前記第１の位置に形成するために前記第１の信号を印加するように構成され、前記第２のデコーダは、前記形成された新しい磁気メモリ・ドメインを前記活性化させられたメモリ構造の前記第２の位置の方へ進めるために前記第２の信号を印加するように構成され、これにより前記磁気メモリ構造は前記ビット読み出し操作の終わりにその元の状態に戻される、請求項３に記載のシステム。
【請求項５】
前記第１の信号は、磁気レーストラック・メモリ・ドメインに格納されるべきメモリ・ビット値に対応する極性のものである、請求項３に記載のシステム。
【請求項６】
Ｍ個の前記感知デバイスの各々は、前記磁気レーストラック・メモリ構造の直ぐ近くに位置する磁気トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ（ＭＴＪ））デバイスを含み、前記ＭＴＪデバイスは、前記第２の位置にある磁気レーストラック・メモリ・ドメインに置かれているビット値に応答して、前記読み出されたビット値に対応する感知信号を生成する、請求項３に記載のシステム。
【請求項７】
前記第２のデコーダは、形成された各磁気レーストラック・ドメインを前記活性化させられたメモリ構造の長さに沿って１ビット位置に対応する距離進めるために前記活性化させられたセットの前記サブセットを通る電流を生成するように構成されている、請求項３に記載のシステム。
【請求項８】
各前記複数のＭ個の磁気メモリ構造は先入れ先出し方法に従って動作し、ビットは、磁気レーストラックの一端の前記第１の位置に書き込まれ、それらが書き込まれた順に前記ＭＴＪデバイスによって読み出されるべく、後にアサートされる第２の信号に応答して前記トラックに沿って反対側トラック端の前記第２の位置の方へ進められる、請求項３に記載のシステム。
【請求項９】
Ｍ個の前記第１のトランジスタの各々は、ビット読み出し操作またはビット書き込み操作中に磁気メモリ・ドメインの対応するセットを前記対応する磁気メモリ構造に沿ってその中の対応する第２の位置へ進めるために前記第２の信号を対応する磁気メモリ構造に結合させるように構成されている、請求項３に記載のシステム。
【請求項１０】
複数の磁気メモリ構造を含む高密度メモリ・アレイを操作する方法であって、
複数のＭ個の磁気メモリ構造であって、前記複数のＭ個の磁気メモリ構造の各々はＮビットに対応する複数の磁気ドメインのトラックを含むと共に磁性材料を含み、複数の磁気ドメインの前記トラックは第１の位置と、前記第１の位置とは異なる第２の位置とを含む、前記複数のＭ個の磁気メモリ構造と、
Ｍ個のワード線であって、前記Ｍ個のワード線の各々は、そのソースまたはドレインがＭ個の前記第１の位置のうちの１つに接続されている第１のトランジスタのゲートに接続されると共に、そのソースまたはドレインがＭ個の前記第２の位置のうちの１つにある磁気ドメインに格納されているメモリ・ビット値を読み出すように構成されている感知デバイスに接続されている第２のトランジスタのゲートに接続されている、前記Ｍ個のワード線と、
前記Ｍ個の第１の位置に同じ極性の磁気ドメインを同時に作るように構成されているフィールド線と、
を含む高密度メモリ・システムを提供するステップと、
前記複数のＭ個の磁気メモリ構造の中から単一の磁気メモリ構造を活性化させるためにトラック・セレクト信号を起こすステップと、
前記活性化させられた構造においてビット格納操作を実行するステップであって、
ａ）  前記活性化させられた磁気メモリ構造に、その第１の位置に磁気レーストラック・メモリ・ドメインを形成するために、第１の信号を印加するステップであって、前記第１の信号は前記磁気レーストラック・メモリ・ドメインに格納されるべきメモリ・ビット値に対応する極性のものであり、前記第１の位置は前記活性化させられた磁気メモリ構造の一端に位置する、前記印加するステップと、
ｂ）  格納されているビット値を有する前記形成された磁気レーストラック・ドメインを前記トラックの長さに沿って読み出し位置の方へ１つの距離進めるために第２の信号をアサートするステップと、
を含む、前記実行するステップと、
複数のデータ・ビットを前記磁気メモリ構造に格納するためにステップａ）およびｂ）を反復するステップと、
を含む方法。
【請求項１１】
前記活性化させられた磁気メモリ構造においてビット読み出し操作を実行するステップであって、
ａ）  前記活性化させられたメモリ構造の前記第２の位置にある磁気ドメインに格納されているメモリ・ビット値を読み出すための感知デバイスを動作させるステップと、
ｂ）  前記メモリ・ビット値の読み出しの後、最近読み出された前記格納されているメモリ・ビットのビット値と関連付けられた新しい磁気メモリ・ドメインを前記第１の位置に形成するために前記第１の信号を印加するステップと、
ｃ）  前記形成された新しい磁気メモリ・ドメインを前記活性化させられたメモリ構造の前記第２の位置の方へ進めるために前記第２の信号を印加するステップと、
を含む前記実行するステップをさらに含み、
これにより、前記磁気メモリ構造は前記ビット読み出し操作の終わりにその元の状態に戻される、請求項１０に記載の方法。
【請求項１２】
メモリ・トラックに格納されている複数のデータ・ビットを読み出すためにビット読み出し操作ステップａ）、ｂ）およびｃ）を反復するステップをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記ビットは、ビット格納操作により格納され、ビット読み出し操作により先入れ先出し順に読み出される、請求項１０に記載の方法。
【請求項１４】
前記第２の信号を前記印加することは、形成された各磁気レーストラック・ドメインを前記第２の位置の方へ１磁気メモリ・ドメインに対応する距離進めるために特定の磁気メモリ構造を通る電流を起こす、請求項１０に記載の方法。
【請求項１５】
前記磁気レーストラック・メモリ・ドメインを形成するために印加される前記第１の信号は、前記第１の位置において論理「０」ビット値レベルに対応する新しい磁気メモリ・ドメインを形成するための第１の極性のものであり、または論理「１」ビット値レベルに対応する新しい磁気メモリ・ドメインを形成するための反対極性のものである、請求項１０に記載の方法。
【請求項１６】
磁気メモリ構造を前記活性化させるステップは、
デコーダ・デバイスにおいてセレクト・トラック命令を受け取るステップと、
前記単一の磁気メモリ構造を活性化させるために前記セレクト信号を生成するためにセレクト・トラック命令を復号するステップと、
を含む、請求項１０に記載の方法。
【請求項１７】
複数の磁気メモリ構造を含む高密度メモリ・アレイを操作する方法であって、
複数のＭ個の磁気メモリ構造であって、前記複数のＭ個の磁気メモリ構造の各々はＮビットに対応する複数の磁気ドメインのトラックを含むと共に磁性材料を含み、複数の磁気ドメインの前記トラックは第１の位置と、前記第１の位置とは異なる第２の位置とを含む、前記複数のＭ個の磁気メモリ構造と、
Ｍ個のワード線であって、前記Ｍ個のワード線の各々は、そのソースまたはドレインがＭ個の前記第１の位置のうちの１つに接続されている第１のトランジスタのゲートに接続されると共に、そのソースまたはドレインがＭ個の前記第２の位置のうちの１つにある磁気ドメインに格納されているメモリ・ビット値を読み出すように構成されている感知デバイスに接続されている第２のトランジスタのゲートに接続されている、前記Ｍ個のワード線と、
前記Ｍ個の第１の位置に同じ極性の磁気ドメインを同時に作るように構成されているフィールド線と、
を含む高密度メモリ・システムを提供するステップと、
前記複数の磁気メモリ構造の中から単一の磁気メモリ構造を活性化させるためにトラック・セレクト信号を起こすステップと、
ａ）  前記活性化させられたメモリ構造の第２の位置にある磁気ドメインに格納されているメモリ・ビット値を読み出すための感知デバイスを動作させるステップであって、前記第２の位置は活性化させられたメモリ構造の一端に位置する、前記動作させるステップと、
ｂ）  前記メモリ・ビット値の前記読み出しの後、前記活性化させられたメモリ構造の第１の位置に新しい磁気メモリ・ドメインを形成するために第１の信号を印加するステップであって、前記第１の信号は、最近読み出された前記格納されているメモリ・ビットのビット値と関連付けられている極性のものであり、前記第１の位置は前記活性化させられたメモリ構造の反対側の端に位置する、前記印加するステップと、
ｃ）  前記形成された新しい磁気メモリ・ドメインを前記活性化させられたメモリ構造の前記第２の位置の方へ進めるために第２の信号を印加するステップと、
を含み、
これにより前記磁気メモリ構造は前記ビット読み出し操作の終わりにその元の状態に戻される、
方法。
【請求項１８】
前記磁気メモリ構造に格納されている複数のデータ・ビットを読み出すためにビット読み出し操作ステップａ）、ｂ）およびｃ）を反復するステップをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記活性化させられた構造においてビット格納操作を実行するステップであって、
ａ）  前記活性化させられた磁気メモリ構造に、その前記第１の位置に磁気レーストラック・メモリ・ドメインを形成するために、前記第１の信号を印加するステップであって、前記第１の信号は前記磁気レーストラック・メモリ・ドメインに格納されるべきメモリ・ビット値に対応する極性のものである、前記印加するステップと、
ｂ）  格納されているビット値を有する前記形成された磁気レーストラック・ドメインを前記トラックの長さに沿って読み出し位置の方へ１つの距離進めるために前記第２の信号をアサートするステップと、
を含む、前記実行するステップと、
複数のデータ・ビットを前記磁気メモリ構造に格納するためにステップａ）およびｂ）を反復するステップと、
をさらに含む、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気レーストラック・メモリに関する。
【背景技術】
【０００２】
磁気レーストラック・メモリは、例えば強磁性材料などの磁性材料の細いストリップまたはピラーに沿ってデータが磁気ドメインとして格納される不揮発性メモリ技術である。このストリップまたはピラーは、レーストラックまたはトラックと呼ばれ、通例およそｈ＝２０ｎｍ、ｌ＝３μｍ、ｗ＝９０ｎｍ（例えば９０ｎｍ技術で）程度の寸法である。各ドメインは、該トラックの一部の近傍のワイヤ中の電流から生じる磁場により作られる。該トラックの長さに沿って進む電流は、ドメインをスピン運動量転送のメカニズムによりトラックの長さに沿って移動させる。特定のドメインの状態は、該ドメインを、その磁気極性がその位置の近傍にある磁気トンネル接合（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ（ＭＴＪ））により感知され得るトラック沿いの位置へ移動させることにより判定される。ＭＴＪの抵抗は、加えられた磁場に基づいて変化する。この理由により、ＭＴＪは磁場センサとして使用され得る。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
現在、高密度メモリを提供する形でこのような磁気レーストラック・メモリを組み入れたメモリ技術は存在しない。
【０００４】
磁気レーストラックのアレイを含む高密度メモリ技術と、高密度メモリ技術を提供するようにそのアレイを操作する方法とを提供することが非常に望ましいであろう。
【課題を解決するための手段】
【０００５】
不揮発性磁気レーストラック・メモリ構造のアレイを含む高密度メモリ・システムと、該高密度メモリを操作する方法とが提供される。
【０００６】
一実施態様では、該高密度メモリ・システムは、磁性材料からそれぞれ形成される複数の磁気メモリ構造と、各磁気メモリ構造と関連付けられている感知デバイスと、ビット読み出し操作またはビット格納操作を実行するために複数の中から単一の磁気メモリ構造を活性化させるためにトラック・セレクト信号を起こす第１のデコーダ・デバイスと、ビット格納操作中に、該活性化させられた磁気メモリ構造に格納されるべきビット値と関連付けられた新しい磁気メモリ・ドメインをその第１の位置に形成するために第１の信号を印加するためのビット・ドライブ・デバイスと、該形成された磁気メモリ・ドメインの各々を該活性化させられたメモリ構造の第２の位置の方へ進めるために第２の信号を印加する第２のデコーダと、を含み、該感知デバイスは、該活性化させられたメモリ構造の該第２の位置にある磁気ドメインに格納されているメモリ・ビット値を読み出す。
【０００７】
本発明のさらなる実施態様に従って、複数の磁気メモリ構造を含む高密度メモリ・アレイを操作する方法が提供され、該方法は、該複数の磁気メモリ構造の中から単一の磁気メモリ構造を活性化させるためにトラック・セレクト信号を起こすステップと、ａ）該活性化させられた磁気メモリ構造に対して、その第１の位置に磁気レーストラック・メモリ・ドメインを形成するために第１の信号を印加するステップであって、該第１の信号は該磁気レーストラック・メモリ・ドメインに格納されるべきメモリ・ビット値に対応する極性のものである、第１の信号を印加するステップと、ｂ）格納されたビット値を有する形成された磁気レーストラック・ドメインをトラックの長さに沿って読み出し位置の方へ１つの距離進めるために第２の信号をアサートするステップとを含む、活性化させられた構造においてビット格納操作を実行するステップと、磁気メモリ構造に複数のデータ・ビットを格納するためにステップａ）およびｂ）を反復するステップと、を含む。
【０００８】
さらなる実施態様において、複数の磁気メモリ構造を含む高密度メモリ・アレイを操作する方法が提供され、該方法は、該複数の磁気メモリ構造の中から単一の磁気メモリ構造を活性化させるためにトラック・セレクト信号を起こすステップと、ａ）該活性化させられたメモリ構造の第２の位置にある磁気ドメインに格納されているメモリ・ビット値を読み出すための感知デバイスを動作させるステップと、ｂ）該メモリ・ビット値の読み出しの後、上記活性化させられたメモリ構造の第１の位置に新しい磁気メモリ・ドメインを形成するために第１の信号を印加するステップであって、該第１の信号は、最近読み出された格納されているメモリ・ビットのビット値と関連付けられた極性のものである、印加するステップと、ｃ）該形成された新しい磁気メモリ・ドメインを上記活性化させられたメモリ構造の第２の位置の方へ進めるために第２の信号を印加するステップと、を含み、これにより磁気メモリ構造はビット読み出し操作の終わりにその元の状態に戻される。
【０００９】
さらにこの実施態様に付言すると、該方法は、磁気メモリ構造に格納されている複数のデータ・ビットを読み出すためにビット読み出し操作ステップａ）、ｂ）およびｃ）を反復するステップをさらに含む。
【００１０】
さらなる実施態様では、高密度メモリ・システムのためのメモリ・セル構造が提供され、それは、それぞれ磁性材料から形成される複数の選択可能な磁気メモリ構造と、磁気メモリ構造に設けられている磁気メモリ・ドメインに格納されているビット値を表す感知信号を生成するために各磁気メモリ構造に関連付けられている感知デバイスと、該磁気メモリ構造の第１の位置に磁気レーストラック・メモリ・ドメインを形成するために第１の信号が提供される該磁気メモリ構造の近傍にある伝導性構造であって、該第１の信号は該磁気レーストラック・メモリ・ドメインに格納されるべきメモリ・ビット値に対応する極性のものである、伝導性構造と、選択可能な磁気メモリ構造に関連付けられている第１のトランジスタ・デバイスであって、該第１のトランジスタ・デバイスは上記磁気メモリ構造を選択するためのセレクト信号を受け取るためのゲート端子を有し、選択されたときには該第１のトランジスタは上記磁気メモリ・ドメインを該メモリ構造に沿ってビット値が読み出される第２の位置の方へ進めるためにプッシュ信号を該磁気メモリ構造に結合させる、第１のトランジスタ・デバイスと、上記選択可能な磁気メモリ構造に関連付けられている第２のトランジスタ・デバイスであって、該第２のトランジスタ・デバイスはセレクト信号を受け取るためのゲート端子を有し、選択されたときには該第２のトランジスタはビット読み出し操作中に該第２の位置の磁気レーストラック・メモリ・ドメインのビット値を読み出すと共に、ビット値出力を提供するために上記感知デバイスからの上記感知信号をセンス・アンプに結合させる、第２のトランジスタ・デバイスと、を含む。
【００１１】
本発明の目的、特徴および利点は、添付図面と組み合わされて考慮される次の詳細な記述の見地から当業者にとって明らかになるであろう。
【図面の簡単な説明】
【００１２】
【図１】一実施態様に従う個別の磁気レーストラック・メモリ装置および関連するユニット・セル回路の略横断面を示す。
【図２】図１の装置によって実行されるビット読み出し（ｒｅａｄ＿ｂｉｔ）操作のための例としてのタイミング図を示す。
【図３】ユニット・セルの２次元アレイの平面図を示し、各セルは、それぞれ図１の関連回路を伴う複数のメモリ・トラックを含む。
【図４】高密度レーストラック・メモリ・アレイのためのデバイス・アーキテクチャの概念的ユニット・セル平面図を示す。
【図５】本発明の一実施態様に従う磁気レーストラック・メモリ・セルの回路略図を示す。
【発明を実施するための形態】
【００１３】
本発明は、高密度磁気レーストラック・メモリ装置と操作の方法とを提供する。該高密度磁気レーストラック・メモリ装置は「ユニット・セル」の２次元アレイから形成され、各ユニット・セルは、図１に示されているように強磁性材料の複数「Ｍ」の個々の磁気レーストラック・メモリ「トラック」１０を含む。図１は、特に、その長さに沿って「Ｎ」ビット１５を格納することができて、図示されているように関連するユニット・セル読み出しおよび書き込み回路を含む、個別のトラック１０の例としての略横断面を示す。一実施態様では、単一の磁気レーストラック・メモリ・トラックは１キロビット（例えば、約１０００ビット）に及ぶストレージを含むことができる。
【００１４】
図１に、さらに詳しく図３に示されているように、複数「Ｍ」の個々のトラック１０を含む各ユニット・セル２５は、アレイを通って特定の方向に延びる１つの「プッシュ線」（ＰＬ）１４および１つの「感知線」（ＳＬ）１８、ならびに、１例である実施形態では該アレイを通って直交方向に延びるＭ個の「ワード線」（ＷＬ）２４および１つの「フィールド線」（ＦＬ）２８によってアクセスされる。他の方向も考えられることが理解される。Ｍ個のＷＬの各々はＭ個のトラックのうちの１つを選択するために使用され、ＰＬ、ＳＬおよびＦＬは該ユニット・セルの中のＭ個のトラックの全てにサービスする。
【００１５】
各ユニット・セル２５の中に、各トラックの一端に実質的に垂直に、かつ近接して、例えば９０ｎｍ技術では約２０ｎｍに、形成されるＦＬ２８が設けられる。動作時に、各トラックの中に磁気ドメインを作るためにＦＬ電流パルスがアサートされる。トラックの長さに沿うこの位置は「ビット書き込み位置」または「ビット格納位置」と呼ばれる。さらに、図１に示されているように、各ユニット・セルの中で、Ｍ個のＷＬの各々は、ＰＬ１４を対応するトラックの一端１１に接続する第１のトランジスタ、例えばＦＥＴ２０、のゲートに接続されている。該トラックの反対側の端１９は供給電圧ＶＤＤ１３に接続されている。この構成により、ＰＬ１４にアサートされた電流パルスは、選択されたトラックに沿って磁気ドメインを１ビット位置進めることができる。
【００１６】
各ユニット・セル２５の中で、Ｍ個のＷＬの各々は、ＳＬを対応するトラック１０の近傍、例えば９０ｎｍ技術では約２０ｎｍ、のＭＴＪデバイス４０の一端子に接続するトランジスタ・デバイス、例えばＦＥＴ２１、のゲートに接続されている。該ＭＴＪの反対側の端子は供給電圧、例えばＶＤＤ、またはグランドもしくはＧＮＤレベルに接続されている。この構成により、選択されたＭＴＪ４０の抵抗は、従ってトラック１０上の直ぐ隣の磁気ドメインの状態は、感知線ＳＬ１８を介して感知されることができる。トラックの長さに沿うこの位置は「読み出し位置」と呼ばれ、トラックの書き込み位置の反対側の端に位置する。
【００１７】
一実施態様では、図１に示されているように、各トラック１０は、ビットを該トラックの一端１１の書き込み位置に書き込み、それらを、該トラックに沿って、直ぐ近くに位置するＭＴＪデバイス４０によりそれらが読み出される反対側トラック端１９へ、移動させるＦＩＦＯとして操作される。一実施態様では、データは一トラックに沿って格納されるビットに対応するＮビットのブロック毎にアクセスされ、それによって、ブロック操作間には該データはトラック沿いの既知の位置に格納される。１つのブロック操作（ｗｒｉｔｅ＿ｂｌｏｃｋ、ｒｅａｄ＿ｂｌｏｃｋ）は、Ｎ個のビット操作（ｗｒｉｔｅ＿ｂｉｔ、ｒｅａｄ＿ｂｉｔ）を含む。
【００１８】
本発明の一実施態様では、ｗｒｉｔｅ＿ｂｉｔ操作は次のシーケンスを含む、（ａ）ＦＬの長さに沿う各トラックの書き込み位置に特定の極性（例えば、論理「０」、または論理「１」と等価の）のドメインを作るために、一例示的な実施形態では３ｎｓの持続時間の約３ｍＡの一例のパルスを含み得るＦＬ電流パルスがトラックに印加される。（ｂ）そのデータ状態が書き込まれるならば、次にＰＬ電流パルスが印加され、選択されたトラックのドメインを１ビット位置進める、（ｃ）例えば（逆極性の）３ｎｓ幅の約−３ｍＡのＦＬ電流パルスは、ＦＬの長さに沿う各トラックの書き込み位置に逆極性の（例えば、論理１と等価の）ドメインを作る。（ｄ）そのデータ状態が書き込まれるならば、例えば３ｎｓの持続時間の約１ｍＡのＰＬ電流パルスが印加され、選択されたトラックのドメインを１ビット位置進める。ステップのこのシーケンスにより、（様々の所望のデータ状態を有する）ＦＬに沿う複数のユニット・セルが並行して書き込まれることができる。すなわち、ＦＬがその長さに沿って多数のトラックと交差するので、上記のＦＬ電流パルスは、上記の特定のトラックについてと正確に同様に、これらのトラックの各々の書き込み位置に０および１のドメインを作る。ＰＬ電流パルスもこれらのトラックに印加されるならば、上記の特定のトラックと同時にこれらのトラックにデータが書き込まれることができる。
【００１９】
本発明の一実施態様では、ｒｅａｄ＿ｂｉｔ操作は次のシーケンスを含む。（ａ）選択されたＭＴＪ４０の抵抗、従って選択されたトラックの読み出し位置にあるドメインの状態がＳＬ１８を介して感知される。（ｂ）上記のようにｗｒｉｔｅ＿ｂｉｔ操作を実行し、選択されたトラックがｒｅａｄ＿ｂｌｏｃｋ操作の終わりにその元の状態に戻されるように、今読まれたばかりのデータ状態を書き込む。
【００２０】
該磁気レーストラックの動作時には、トラック磁性材料の磁気抵抗特性を利用して、該トラックの近傍での特定方向のＦＬ電流パルスの印加は、トラック１０の書き込み位置において対応する特定の極性の該トラック内の磁気ドメイン３０を作る。例えば、ＷＬパルスがハイとしてアサートされると、２つのＦＥＴ２０、２１はオンにされ、これによりＰＬ信号１４およびＳＬ信号１８はこの特定のトラックにアクセスすることができる。印加されるＰＬ信号１４がローにパルスされるならば、電流は、ＶＤＤから該トラックおよびＦＥＴ２０を通ってＰＬへ、例えば図１に示されている矢印Ａの方向に、流れる。この電流は、ドメインを該トラックに沿って逆方向に（書き込み位置から読み出し位置へ）、例えば図１に示されている矢印Ｂの方向に、移動させる。一実施態様では、特定の極性のこの磁気ドメインは該トラックに沿って１ビット位置に相当する分移動しまたは進む。ＭＴＪデバイス４０の抵抗、従って読み出し位置にある磁気ドメインの状態は、ＳＬ入力１８に小さな電圧（例えば、約０．２Ｖ）を印加し、ＳＬ１８からＦＥＴ２１およびＭＴＪ４０を通ってＧＮＤに流れる電流を測定することによって判定される。
【００２１】
図２は、本発明に従う個別の磁気レーストラック・メモリ・トラックのｒｅａｄ＿ｂｉｔ操作を実行するために使用される信号の例としてのタイミング図である。図２に示されているように、ＷＬ２４パルスは、対応するトラックを選ぶためにハイにアサートされる。ＷＬパルス２４がハイにアサートされている時間の間に、ＭＴＪデバイスを使用する読み出し位置のビットの感知を可能にするために小電圧信号（例えば、約０．２Ｖ）がＳＬ１８に印加される。すなわち、該小電圧信号のアサートにより、ＭＴＪデバイス４０の抵抗を判定するために測定されるＳＬへの電流は、該トラックの読み出し位置にあるドメインの状態を判定することができる。
【００２２】
図２にさらに示されているように、次のシーケンスは、その後、ｒｅａｄ＿ｂｌｏｃｋ操作の終わりにトラックがその元の状態に戻されるように、同じデータ状態（例えば、対応するレベル０またはレベル１のビット）のドメインを該トラックに書き込む。従って、ＷＬパルス２４がハイにアサートされている時間の間に、対応する電流パルスが、今読み出されたばかりのビットの極性に従ってＦＬ線２８に印加される。例えば、電流パルスの形の正のＦＬ信号２８ａ（例えば、論理＋１として示される）がアサートされ、これはトラックの書き込み位置に０のドメインを作る。０データ状態がトラックに書き戻されるならば、ＦＬ信号２８ａのアサートの直後に、該ドメインをトラックに沿って１ビット位置進めるために、例えば負のパルス（ＶＤＤから下がってＧＮＤへ）の形の負信号１４ａがＰＬ線１４でアサートされる。同様に、ＷＬパルス２４がハイにアサートされている間に、トラックの書き込み位置に１のドメインを作る負のＦＬ電流パルス２８ｂ（例えば、論理−１として示される）が印加される。１データ状態がトラックに書き戻されるならば、ＦＬ信号２８ｂのアサートの直後に、該ドメインをトラックに沿って１ビット位置進めるために、例えば負のパルス（ＶＤＤから下がってＧＮＤへ）の形の負信号１４ｂがＰＬ線１４でアサートされる。Ｎ個のこのようなｒｅａｄ＿ｂｉｔ操作の終わりに、１つの磁気レーストラック・メモリ・トラックに沿う全てのビットが読み出されて該トラックはその元の状態に戻されている。
【００２３】
さらなる実施態様で、図３は高密度磁気レーストラック・メモリ・アーキテクチャの半導体デバイスのレイアウトの一部分を描いた例としての２−Ｄアレイ５０を示す。該アレイは、ユニット・セル２５の２次元アレイ５０である。該アレイの上縁５０ａに沿って、読み出し位置にある関連する磁気メモリ・ドメインのビット値を読み出すときにＳＬ信号１８をユニット・セル２５からセンス・アンプ３９に接続するための回路を含むユニット・セルと関連付けられた列デコーダ５５が形成されている。ＳＬ信号１８を受け取るセンス・アンプ３９は、読み出し位置に進められた関連する磁気メモリ・ドメインのビット値に対応する出力信号、例えばデータ・アウト信号、を生成する。さらに、デコーダ５５は、ＰＬプッシュ信号１４をＰＬドライバ４９からユニット・セル２５に接続するための回路を含む。該ＰＬドライバは入力信号、例えばデータ・イン信号、によって制御される。一実施態様では、列デコーダ５５、センス・アンプ３９およびＰＬドライバのグループ４９は、１アレイ当たりに数個のデータ・イン／アウトを許容するためにアレイ５０の全幅にわたって複数回反復されることができる。この構成は、複数のビットを並行して読み書きすることを容易にする。該アレイの相対する縁、例えば縁５０ａ、５０ｂ、の各々において、ＦＬデコーダ７０は、選択されたＦＬフィールド線信号２８をＦＬドライバ２９ａまたはシンク２９ｂに接続する。このダブルエンド・ドライバ／シンク・アプローチは、正および負の両方の電流パルスをＦＬに提供し、これによって該ＦＬ信号の印加から形成される関連ビット値を磁気ドメインに作るために必要とされる。すなわち、ＦＬドライバ２９ａは書き込み操作中に選択されたＦＬ信号２８ａをユニット・セルに接続し、またはＦＬドライバ２９ｂは書き込み操作中に選択されたＦＬ信号２８ｂを該ユニット・セルに接続する。さらに、アレイ５０の側５０ｄにＷＬデコーダ８０が設けられ、これは、データをそこから読み出しもしくはデータ・ビットをそこに格納し（書き込み）またはその両方を行うためにユニット・セル２５内の「Ｍ」個の複数のトラックの中から単一のトラック１０を選択するように、選択されたＷＬ２４を駆動する。動作時に、一実施形態では、ＷＬデコーダ・デバイスは、セレクト・トラック命令またはコードを受け取り、該ＷＬデコーダが標準的メモリＷＬデコーダである場合、一般的にアドレス信号およびイネーブル信号を、それに応じて特定のＷＬを選択するために、受け取る。このＷＬは、そのとき、該ＷＬの長さに沿って１ユニット・セル当たりに１つのトラックを選択する。次に、列デコーダはＳＡおよびＰＤに接続されるこれらのトラックのサブセットを選択する。一実施態様では、ＷＬデコーダは、単一の磁気メモリ構造を活性化させるべくセレクト信号を生成するためにセレクト・トラック命令を復号する。一実施態様では、せいぜい、何時でも１アレイ当たりに１つのＷＬが選択され得るが、本発明はそのようには限定されず、異なるトラックで複数の並行読み出し／書き込み操作を行うように構成され得る。しかし、単一の選択されたＷＬに沿って複数のユニット・セル／トラック／ビットが同時にアクセスされ得るが、１アレイ当たりに２つ以上のＷＬを選択することは、ＳＡまたはＰＤがその２つを区別する方法が無いであろうから、不可能である。
【００２４】
図４および５は、半導体デバイスの一部として製造された高密度磁気レーストラック・メモリ１５０の物理的構成を示す。図４に示されているように、一例である実施形態では、高密度磁気レーストラック・メモリ１５０は基板上の磁性構造、伝導性構造および半伝導性構造から形成される２層構造であり、これは、ＳＬ  ＦＥＴトランジスタおよびＰＬ  ＦＥＴトランジスタを含む半導体回路を含むと共にＷＬ信号線、ＳＬ信号線およびＰＬ信号線を含む下側層１００と、層１００の直ぐ上に配置され、これに整列させられて作用可能に接続されている、アレイの各トラックのための関連ＭＴＪデバイスを含む図３に示されているような磁気レーストラック・メモリ・アレイを形成する複数のユニット・セルを含む層２００とを含む。図４および５に描かれている構成のほかに、高密度磁気レーストラック・メモリの他の物理的デバイス・アーキテクチャが考えられるということが理解される。
【００２５】
図５は、高密度磁気レーストラック・メモリ・アレイの一部分を形成する半導体回路を描いている。図５に示されている高密度磁気レーストラック・メモリ・アーキテクチャ１５０の例示的な実施形態では、１ユニット・セル当たりにＭ個のトラックまたはＷＬを含むユニット・セルが示されている。図解の目的上、ユニット・セルのトラックの数Ｍは４に等しいが、本発明はそのようには限定されない。図５はさらに、図４の上側層２００にあるユニット・セル境界１２５の中に描かれている磁気レーストラック・メモリのトラックのユニット・セルと、図４の下側層回路１００との対応する接続部とのアライメントを概念的に描いている。例えば、図５に示されているように、各磁気メモリ・レーストラックと関連する各ＰＬトランジスタ構造２０のために活性デバイス構造１１１を提供する半導体領域１１０が示されている。例えば、下側層１００に形成されている半導体領域１１０は、描かれている実施態様ではＷＬ０、・・・、ＷＬ３として示されているそれぞれのＷＬと関連付けられているゲート構造１２４ａ、・・・、１２４ｄを含むそれぞれのゲート構造を含み、各ゲート構造１２４ａ、・・・、１２４ｄは特定の磁気メモリ・トラックを選択するためにそれぞれのＷＬ信号を受け取るようにされている。ゲート構造１２４ａ、・・・、１２４ｄは、対応する誘電体ゲート構造（図示されていない）の上に形成され得る導体である。標準的ＣＭＯＳプロセスでは、ＰＦ  ＦＥＴ２０、例えば図１に示されているＰＬ  ＦＥＴ２０、を形成する領域１１０でそうするようにゲート導体が活性エリア領域と交差する全てのところにＦＥＴが作られることが理解される。ＰＦ  ＦＥＴ構造およびＷＬ構造を領域１１０に形成するために、ダマシン・プロセスを含む標準的リソグラフィ技法およびイオン・ドーピングまたは堆積技法が使用され得る。一例である実施形態において、図５は、１ＦＥＴデバイス当たりに並行する２つのゲート・フィンガを示し、これは効率的なＦＥＴレイアウトのための周知の技法である。他の構成が可能である。ＷＬ０、・・・、ＷＬ３と関連付けられている図５に描かれているＰＬ  ＦＥＴの各々は，ＷＬゲート・フィンガの各側にドープされたドレイン領域およびソース領域を含む。伝導性構造を含むＰＬ線１１４は、各ＰＬ  ＦＥＴの１つの端子（ソースまたはドレイン）に電気的に接続されている。従って、図５にＦＥＴ２０ａとして描かれている例としてのＰＬ  ＦＥＴなどの各ＦＥＴ２０は、ＰＬ導体（例えば伝導性バイアもしくはワイヤまたはその両方を使用する）１１４に電気的に接続されているＦＥＴ端子１２３（ドレインまたはソース）を含む。さらに描かれている例としてのＰＬ  ＦＥＴ２０ａについて、反対側の端子ＦＥＴ（ソースまたはドレイン）１２８は、破線１２７ａとして示されている伝導性構造（ワイヤもしくはバイアまたはその両方）を介してＷＬ０に対応する磁気メモリ・トラック「トラック０」の書き込み位置１１に電気的に接続されている。同様に、図５に示されているように、ＷＬゲートＷＬ１、・・・、ＷＬ３の一方の側のＦＥＴ端子（ドープされているドレインまたはソース領域）を同様の伝導性構造１２７ａを介してそれぞれの磁気メモリ・���ラック「トラック１」−「トラック３」のそれぞれの書き込み位置１１に接続する同様の伝導性構造が破線で示されている。
【００２６】
図５にさらに示されているように、各磁気メモリ・レーストラックに関連付けられている各ＳＬトランジスタ構造２１のために活性デバイス領域１１２を提供する半導体領域１２０が設けられている。例えば、下側層１００に形成されている半導体領域１２０は、特定の磁気メモリ・トラックを選択するためのそれぞれのＷＬ信号を受け取るようにされているＷＬ０、・・・、ＷＬ３として示されているそれぞれのＷＬと関連付けられている同じそれぞれのゲート構造、描かれている実施態様ではゲート構造１２４ａ、・・・、１２４ｄ、を含む。描かれている１つの実施態様では、それぞれのゲート構造１２４ａ、・・・、１２４ｄは、第１の活性領域１１１から第２の活性領域１１２へ延び、同様に対応する誘電体ゲート構造（図示されていない）の上に形成され得る。標準的ＣＭＯＳプロセスでは、ここでＳＬ  ＦＥＴ２１、例えば図１に示されているＳＬ  ＦＥＴ２１、を形成するために領域１２０でするようにゲート導体が活性エリア領域と交差する全てのところにＦＥＴが作られる。ＳＬ  ＦＥＴおよびＷＬ構造を領域１２０に形成するために、ダマシン・プロセスを含む標準的リソグラフィ技法及びイオン・ドーピングまたは堆積技法が使用され得る。例えば、ＷＬ０、・・・、ＷＬ３と関連付けられている図５に描かれているＳＬ  ＦＥＴは、各々、ＷＬゲートの各側にドープされたドレイン領域およびソース領域を含む。伝導性構造を含むＳＬ線１１８は、各ＳＬ  ＦＥＴの１つの端子（ソースまたはドレイン）に電気的に接続されている。従って、図５においてＦＥＴ２１ａとして描かれている例としてのＳＬ  ＦＥＴなどの各ＦＥＴ２１は、（例えば、伝導性バイアもしくはワイヤまたはその両方を用いて）ＳＬ導体１１８に電気的に接続されているＦＥＴ端子１２１（ドレインまたはソース）を含む。さらに、それぞれの各ＦＥＴ２１は、それぞれの磁気レーストラックの書き込み位置の直ぐ近くの関連するＭＴＪ感知デバイス端子に電気的に接続する反対側ＦＥＴ端子１２９（ドレインまたはソース）を含む。図５に描かれている例としてのＳＬ  ＦＥＴ２１ａについては、反対側端子ＦＥＴ（ソースまたはドレイン）１２９は、破線１１７ａとして示されている伝導性構造を介して（例えば、伝導性ワイヤもしくはバイアまたはその両方を使用して）ＷＬ０に対応する磁気メモリ・トラック「トラック０」の読み出し位置にあるＭＴＪ感知デバイス端子１４０に電気的に接続されている。同様に、図５に示されているように、ＷＬゲートＷＬ１、・・・、ＷＬ３の１つの側のそれぞれのＦＥＴ端子（ドープされているドレインまたはソース領域）を同様の伝導性構造１１７ａを介して対応する磁気メモリ・トラック「トラック１」−「トラック３」の読み出し位置にあるそれぞれのＭＴＪ感知デバイス端子１４０に接続する同様の伝導性構造が破線で示されている。
【００２７】
図５にさらに示されているように、ＦＬ伝導性構造２８が描かれ、これは、上側層２００に形成されて、示されている実施態様では実質的に横方向に、ユニット・セルの磁気レーストラック・メモリ「トラック０」−「トラック３」に近接して延びている。同様に、電力供給電圧ＶＤＤを提供する伝導性構造１３は、上側層２００に形成されて、示されている実施態様では実質的に横方向に、読み出し位置の近くでユニット・セルの磁気レーストラック・メモリ「トラック０」−「トラック３」に近接して延びている。例えば伝導性バイア／ワイヤを用いて伝導性構造１３から各磁気トラックへそれぞれの電気的接続１３１が提供される。同様に、電気的グランドを提供するさらなる伝導性構造３３が上側層２００に形成され、これは、示されている実施態様では実質的に横方向に、読み出し位置の近くでユニット・セルの磁気レーストラック・メモリ「トラック０」−「トラック３」に近接して延びている。しかし、伝導性構造３３は、例えば伝導性バイア／ワイヤを用いる電気的接続部を介してそれぞれの磁気レーストラックに関連するそれぞれのＭＴＪデバイスに接続する。
【００２８】
前述されたように、図５に示されているユニット・セル・メモリ・トラック「トラック０」−「トラック３」は、示されている電気的接続部と共にＦＥＴ層１００の上の層２００に設けられる。示されていないが、１つの代替の実施態様では、所要の接続部を作るために数レベルの高密度配線が構成される。図５に描かれている実施態様では、ＰＬと関連付けられたＰＬ  ＦＥＴ２０のための活性デバイス領域１１０は、より大きな電流を伝えるので、ＳＬと関連するそれよりかなり広い（すなわち、より広い活性エリア形状を有する）ということが特に言及される。
【００２９】
図１および５は、基板に平行に向けられた磁気メモリ・レーストラックを描いているが、１つの代替の実施態様では、基板に対してピラーとしてまたは垂直に向けられた磁気メモリ・レーストラックに同じアレイ・アーキテクチャおよび操作方法を適用することができる。
【００３０】
本発明の一例が示され記述されたが、本発明の原理および精神から逸脱せずに該実施態様において変更を行うことができ、その範囲は請求項およびそれらの均等物において定義されるということが当業者に認識されるであろう。
【図１】
0005444470.tif 000002
【図２】
0005444470.tif 000003
【図３】
0005444470.tif 000004
【図４】
0005444470.tif 000005
【図５】
0005444470.tif 000006