(57)【特許請求の範囲】
【請求項１】
電源電圧が供給される第１の電源線と、
前記第１の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第２の電源線と、
前記第２の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第３の電源線と、
前記第１の電源線と前記第２の電源線との間に接続され、低消費電力制御の対象となる論理回路ブロックと、
前記第２の電源線と前記第３の電源線との間に接続され、スイッチ制御信号に基づいて、前記論理回路ブロックの低消費電力制御を行うスイッチ部と、
前記第１の電源線に供給される電源電圧の電圧レベルをモニタし、前記電源電圧の電圧レベルの変動に応じて制御信号を出力する電源ノイズ測定部と、
前記電源ノイズ測定部から出力される制御信号、および前記論理回路ブロックの動作状態を示す状態信号に基づいて、前記スイッチ部にスイッチ制御信号を出力するスイッチコントローラとを備え、
前記電源ノイズ測定部は、
前記第１の電源線に供給される電源電圧としきい値電圧とを比較し、前記電源電圧が前記しきい値電圧よりも低くなった際、または前記電源電圧が前記しきい値電圧よりも高くなった際に制御信号を出力し、
前記スイッチコントローラは、
前記電源ノイズ測定部が、前記第１の電源線に供給される電源電圧が前記しきい値電圧よりも高くなった際に出力する制御信号を受け取ると、前記第２の電源線に蓄積された電荷を前記第３の電源線に放出し、前記電源ノイズ測定部が、前記第１の電源線に供給される電源電圧が前記しきい値電圧よりも低くなった際に出力する制御信号を受け取ると、前記第３の電源線に蓄積された電荷を前記第２の電源線に放出するように、スリープ状態の前記論理回路ブロックが接続される前記スイッチ部を制御することを特徴とする半導体集積回路装置。
【請求項２】
電源電圧が供給される第１の電源線と、
前記第１の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第２の電源線と、
前記第２の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第３の電源線と、
前記第２の電源線と前記第３の電源線との間に接続され、低消費電力制御の対象となる論理回路ブロックと、
前記第１の電源線と前記第２の電源線との間に接続され、スイッチ制御信号に基づいて、前記論理回路ブロックの低消費電力制御を行うスイッチ部と、
前記第１の電源線に供給される電源電圧の電圧レベルをモニタし、前記電源電圧の電圧レベルの変動に応じて制御信号を出力する電源ノイズ測定部と、
前記電源ノイズ測定部から出力される制御信号、および前記論理回路ブロックの動作状態を示す状態信号に基づいて、前記スイッチ部にスイッチ制御信号を出力するスイッチコントローラとを備え、
前記電源ノイズ測定部は、
前記第１の電源線に供給される電源電圧としきい値電圧とを比較し、前記電源電圧が前記しきい値電圧よりも低くなった際、または前記電源電圧が前記しきい値電圧よりも高くなった際に制御信号を出力し、
前記スイッチコントローラは、
前記電源ノイズ測定部が、前記第１の電源線に供給される電源電圧が前記しきい値電圧よりも高くなった際に出力する制御信号を受け取ると、前記第２の電源線に蓄積された電荷を前記第３の電源線に放出し、前記電源ノイズ測定部が、前記第１の電源線に供給される電源電圧が前記しきい値電圧よりも低くなった際に出力する制御信号を受け取ると、前記第３の電源線に蓄積された電荷を前記第２の電源線に放出するように、スリープ状態の前記論理回路ブロックが接続される前記スイッチ部を制御することを特徴とする半導体集積回路装置。
【請求項３】
電源電圧が供給される第１の電源線と、
前記第１の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第２の電源線と、
前記第２の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第３の電源線と、
前記第３の電源線に供給される電源電圧よりも高く前記第２の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第４の電源線と、
前記第１の電源線と前記第２の電源線との間に接続され、スイッチ制御信号に基づいて、前記論理回路ブロックの低消費電力制御を行う第１のスイッチ部と、
前記第４の電源線と前記第３の電源線との間に接続され、スイッチ制御信号に基づいて、前記論理回路ブロックの低消費電力制御を行う第２のスイッチ部と、
前記第２の電源線と前記第４の電源線との間に接続され、低消費電力制御の対象となる論理回路ブロックと、
前記第１の電源線に供給される電源電圧の電圧レベルをモニタし、前記電源電圧の電圧レベルの変動に応じて制御信号を出力する電源ノイズ測定部と、
前記電源ノイズ測定部から出力される制御信号、および前記論理回路ブロックの動作状態を示す状態信号に基づいて、前記第１のスイッチ部、または前記第２のスイッチ部に制御信号を出力するスイッチコントローラとを備え、
前記電源ノイズ測定部は、
前記第１の電源線に供給される電源電圧としきい値電圧とを比較し、前記電源電圧が前記しきい値電圧よりも低くなった際、または前記電源電圧が前記しきい値電圧よりも高くなった際に制御信号を出力し、
前記スイッチコントローラは、
前記電源ノイズ測定部が、前記第１の電源線に供給される電源電圧が前記しきい値電圧よりも高くなった際に出力する制御信号を受け取ると、前記第２の電源線に蓄積された電荷を放出し、前記電源ノイズ測定部が、前記第１の電源線に供給される電源電圧が前記しきい値電圧よりも低くなった際に出力する制御信号を受け取ると、前記第３の電源線に蓄積された電荷を前記第２の電源線に放出するように、スリープ状態の前記論理回路ブロックが接続される前記第１のスイッチ部を制御し、前記第４の電源線に蓄積された電荷を放出するように、スリープ状態の前記論理回路ブロックが接続される前記第２のスイッチ部を制御することを特徴とする半導体集積回路装置。
【請求項４】
請求項１または２記載の半導体集積回路装置において、
前記スイッチコントローラは、
前記第２の電源線に蓄積された電荷を放出してから任意の期間が経過すると、前記第２の電源線に電荷を蓄積するように、スリープ状態の前記論理回路ブロックが接続される前記スイッチ部を制御することを特徴とする半導体集積回路装置。
【請求項５】
請求項３記載の半導体集積回路装置において、
前記スイッチコントローラは、
前記第２の電源線、および前記第４の電源線に蓄積された電荷を放出してから任意の期間が経過すると、前記第２の電源線、および前記第４の電源線に電荷を蓄積するように、スリープ状態の前記論理回路ブロックが接続される前記第１、および前記第２のスイッチ部をそれぞれ制御することを特徴とする半導体集積回路装置。
【請求項６】
請求項１、２、４のいずれか１項に記載の半導体集積回路装置において、
前記スイッチコントローラは、
クロック信号をカウントするカウンタと、
前記スイッチ部をオン、およびオフするタイミング情報が格納されたレジスタ部と、
前記カウンタから出力されるカウント値と前記レジスタ部に格納されたタイミング情報とを比較し、前記カウンタのカウント値と前記レジスタ部のタイミング情報とが一致した際に、前記スイッチ部をオン、またはオフする前記スイッチ制御信号を出力するスイッチ制御部とを備えたことを特徴とする半導体集積回路装置。
【請求項７】
請求項３または５記載の半導体集積回路装置において、
前記スイッチコントローラは、
クロック信号をカウントするカウンタと、
前記第１のスイッチ部、および第２のスイッチ部をそれぞれオン、およびオフするタイミング情報が格納されたレジスタ部と、
前記カウンタから出力されるカウント値と前記レジスタ部に格納されたタイミング情報とを比較し、前記カウンタのカウント値と前記レジスタ部のタイミング情報とが一致した際に、前記第１のスイッチ部、および前記第２のスイッチ部をオン、またはオフする前記スイッチ制御信号を出力するスイッチ制御部とを備えたことを特徴とする半導体集積回路装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体集積回路装置において、
前記スイッチコントローラは、
アクティブ状態の前記論理回路ブロックの動作状態に応じて、使用するスリープ状態となった前記論理回路ブロックの数を可変するように前記スイッチ部を動作させることを特徴とする半導体集積回路装置。
【請求項９】
請求項１〜７のいずれか１項に記載の半導体集積回路装置において、
前記スイッチコントローラは、
アクティブ状態の前記論理回路ブロックの動作状態に応じて、使用するスリープ状態となった前記論理回路ブロックにおける前記スイッチ部のオン導通強度を可変することを特徴とする半導体集積回路装置。
【請求項１０】
請求項１〜７のいずれか１項に記載の半導体集積回路装置において、
前記スイッチ部の各々は、複数のスイッチを含み、
前記スイッチコントローラは、アクティブ状態の前記論理回路ブロックの動作状態に応じて、動作させる前記複数のスイッチの数を可変するように制御することを特徴とする半導体集積回路装置。
【請求項１１】
請求項１〜７のいずれか１項に記載の半導体集積回路装置において、
前記スイッチ部の各々は、１つのスイッチを含むことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置における電源ノイズの低減技術に関し、特に、ＤＶＳ(Dynamic Voltage Scaling)などによって電源電圧の電圧レベルが任意に可変される半導体集積回路装置における電源ノイズの低減に有効な技術に関する。
【背景技術】
【０００２】
近年、モバイル機器等に用いられるシステムＬＳＩに代表される半導体集積回路装置においては、低消費電力化の要求が非常に強くなっている。この種の半導体集積回路装置の低消費電力化技術として、たとえば、ＤＶＳが知られている。
【０００３】
ＤＶＳは、プロセッサなどの回路ブロックの処理能力要求に応じてその回路ブロックの電圧を動的に可変にする技術である。
【０００４】
また、この種の半導体集積回路装置における雑音低減技術としては、たとえば、オペアンプの負帰還によるミラー容量と仮想接地動作とをノイズ低減に利用するアクティブデカップリング(たとえば、非特許文献１参照)や静電容量を用いたデカップリング技術（たとえば、非特許文献２参照）などが知られている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Jie Gu; Harjani, R.; Kim, C.H., “Design and Implementation of Active Decoupling Capacitor Circuits for Power Supply Regulation in Digital ICs”, Very Large Scale Integration (VLSI) Systems, IEEE Transactions on Volume 17, Issue 2, Feb. 2009, PP. 292-301.
【非特許文献２】Xiongfei Meng; Saleh, R., “An Improved Active Decoupling Capacitor for “Hot-Spot” Supply Noise Reduction in ASIC Designs”, IEEE Journal of Solid-State Circuits (JSSC), Volume 44, Issue 2, PP. 584-593.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、上記のようなＤＶＳによる半導体集積回路装置における電源電圧の可変技術では、次のような問題点があることが本発明者により見い出された。
【０００７】
すなわち、ＤＶＳにより、任意の回路ブロックに供給する電源電圧を変化させた際、あるいは、回路ブロックをスリープ(休止)状態からアクティブ(動作)状態に変化させた際などに、該電源電圧にある周期の電源共振雑音が発生してしまい、回路ブロックの動作に影響を与えるだけでなく、場合によっては、デバイスを破壊してしまう恐れが生じてしまうという問題がある。
【０００８】
また、回路ブロックが、スリープ状態から動作する際にも、急激な電流の変化などによる電源電圧のノイズが発生してしまい、そのノイズによって回路ブロックの動作に悪影響を与えてしまうことになる。
【０００９】
本発明の目的は、スリープ状態の論理回路ブロックにおける寄生容量を用いることにより、電源共振雑音などの電源電圧に発生するノイズを大幅に低減することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、電源電圧が供給される第１の電源線と、該第１の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第２の電源線と、該第２の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第３の電源線と、第１の電源線と第２の電源線との間に接続され、低消費電力制御の対象となる論理回路ブロックと、第２の電源線と第３の電源線との間に接続され、スイッチ制御信号に基づいて、論理回路ブロックの低消費電力制御を行うスイッチ部と、第１の電源線に供給される電源電圧の電圧レベルをモニタし、第１の電源線に供給される電源電圧の電圧レベルの変動に応じて制御信号を出力する電源ノイズ測定部と、該電源ノイズ測定部から出力される制御信号、および論理回路ブロックの動作状態を示す状態信号に基づいて、スイッチ部にスイッチ制御信号を出力するスイッチコントローラとを備え、電源ノイズ測定部は、第１の電源線に供給される電源電圧に電源共振雑音などの電源雑音や不所望な電源変動が発生した際に、制御信号を出力し、スイッチコントローラは、電源ノイズ測定部から出力される制御信号に応じて、スリープ状態となった任意の論理回路ブロックに接続されているスイッチ部を動作させ、スリープ状態となっている論理回路ブロックに寄生する寄生容量を利用して電源共振雑音などの電源雑音や不所望な電位変動を抑制するものである。
【００１３】
また、本発明は、電源電圧が供給される第１の電源線と、該第１の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第２の電源線と、該第２の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第３の電源線と、第２の電源線と第３の電源線との間に接続され、低消費電力制御の対象となる論理回路ブロックと、第１の電源線と第２の電源線との間に接続され、スイッチ制御信号に基づいて、論理回路ブロックの低消費電力制御を行うスイッチ部と、第１の電源線に供給される電源電圧の電圧レベルをモニタし、第１の電源線に供給される電源電圧の電圧レベルの変動に応じて制御信号を出力する電源ノイズ測定部と、該電源ノイズ測定部から出力される制御信号、および論理回路ブロックの動作状態を示す状態信号に基づいて、スイッチ部にスイッチ制御信号を出力するスイッチコントローラとを備え、電源ノイズ測定部は、第１の電源線に供給される電源電圧に電源共振雑音などの電源雑音や不所望な電位変動が発生した際に、制御信号を出力し、スイッチコントローラは、電源ノイズ測定部から出力される制御信号に応じて、スリープ状態となった任意の論理回路ブロックに接続されているスイッチ部を動作させ、スリープ状態となっている論理回路ブロックに寄生する寄生容量を利用して電源共振雑音などの電源雑音や不所望な電位変動を抑制するものである。
【００１４】
さらに、本発明は、電源電圧が供給される第１の電源線と、該第１の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第２の電源線と、該第２の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第３の電源線と、該第３の電源線に供給される電源電圧よりも高く第２の電源線に供給される電源電圧よりも低い電圧レベルの電源電圧が供給される第４の電源線と、第１の電源線と第２の電源線との間に接続され、スイッチ制御信号に基づいて、論理回路ブロックの低消費電力制御を行う第１のスイッチ部と、第４の電源線と第３の電源線との間に接続され、スイッチ制御信号に基づいて、論理回路ブロックの低消費電力制御を行う第２のスイッチ部と、該第２の電源線と第４の電源線との間に接続され、低消費電力制御の対象となる論理回路ブロックと、第１の電源線に供給される電源電圧の電圧レベルをモニタし、電源電圧の電圧レベルの変動に応じて制御信号を出力する電源ノイズ測定部と、該電源ノイズ測定部から出力される制御信号、および論理回路ブロックの動作状態を示す状態信号に基づいて、第１のスイッチ部、または第２のスイッチ部に制御信号を出力するスイッチコントローラとを備え、電源ノイズ測定部は、第１の電源線に供給される電源電圧に電源共振雑音などの電源雑音や不所望な電位変動が発生した際に、制御信号を出力し、スイッチコントローラは、電源ノイズ測定部から出力される制御信号に応じて、スリープ状態となった任意の論理回路ブロックにおける第１のスイッチ部、または第２のスイッチ部を動作させ、スリープ状態となっている論理回路ブロックに寄生する寄生容量を利用して電源共振雑音などの電源雑音や不所望な電位変動を抑制するものである。
【００１５】
また、本願のその他の発明の概要を簡単に示す。
【００１６】
本発明は、前記電源ノイズ測定部が、第１の電源線に供給される電源電圧としきい値電圧とを比較し、電源電圧がしきい値電圧よりも低くなった際、または電源電圧がしきい値電圧よりも高くなった際に制御信号を出力し、前記スイッチコントローラは、電源ノイズ測定部が、第１の電源線に供給される電源電圧が第１のしきい値電圧よりも高くなった際に出力する制御信号を受け取ると、第２の電源線に蓄積された電荷を第３の電源線に放出し、電源ノイズ測定部が、第１の電源線に供給される電源電圧が第１のしきい値電圧よりも低くなった際に出力する制御信号を受け取ると、第３の電源線に蓄積された電荷を第２の電源線に放出するように、スリープ状態の論理回路ブロックが接続される前記スイッチ部を制御するものである。
【００１７】
また、本発明は、前記スイッチコントローラが、第２の電源線に蓄積された電荷を放出してから任意の期間が経過すると、第２の電源線に電荷を蓄積するように、スリープ状態の論理回路ブロックが接続されるスイッチ部を制御するものである。
【００１８】
さらに、本発明は、前記電源ノイズ測定部が、第１の電源線に供給される電源電圧としきい値電圧とを比較し、電源電圧がしきい値電圧よりも低くなった際、または電源電圧がしきい値電圧よりも高くなった際に制御信号を出力し、前記スイッチコントローラは、電源ノイズ測定部が、第１の電源線に供給される電源電圧がしきい値電圧よりも高くなった際に出力する制御信号を受け取ると、第２の電源線に蓄積された電荷を放出し、電源ノイズ測定部が、第１の電源線に供給される電源電圧がしきい値電圧よりも低くなった際に出力する制御信号を受け取ると、第３の電源線に蓄積された電荷を第２の電源線に放出するように、スリープ状態の論理回路ブロックが接続される第１のスイッチ部を制御し、第４の電源線に蓄積された電荷を放出するように、スリープ状態の論理回路ブロックが接続される第２のスイッチ部を制御するものである。
【００１９】
また、本発明は、前記スイッチコントローラが、第２の電源線、および第４の電源線に蓄積された電荷を放出してから任意の期間が経過すると、第２の電源線、および第４の電源線に電荷を蓄積するように、スリープ状態の論理回路ブロックが接続される第１、および第２のスイッチ部をそれぞれ制御するものである。
【００２０】
さらに、本発明は、カウンタから出力されるカウント値とレジスタ部に格納されたタイミング情報とを比較し、カウンタのカウント値とレジスタ部のタイミング情報とが一致した際に、第１、および第２のスイッチ部をオン、またはオフするスイッチ制御信号を出力するスイッチ制御部とを備えたものである。
【００２１】
また、本発明は、前記スイッチコントローラが、アクティブ状態の論理回路ブロックの動作状態に応じて、使用するスリープ状態となった論理回路ブロックの数を可変するようにスイッチ部を動作させるものである。
【００２２】
さらに、本発明は、前記スイッチコントローラが、アクティブ状態の論理回路ブロックの動作状態に応じて、使用するスリープ状態となった論理回路ブロックにおけるスイッチ部のオン導通強度を可変するものである。
【００２３】
また、本発明は、前記スイッチ部の各々は、スイッチを含み、スイッチコントローラは、アクティブ状態の論理回路ブロックの動作状態に応じて、動作させる複数のスイッチの数を可変するように制御するものである。なお、前記スイッチ部が、１つのスイッチで構成されてもよい。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
（１）スリープ状態の論理回路ブロックにおける寄生抵抗を利用することにより、簡単な回路構成で電源共振雑音などの電源雑音や不所望な電位変動を大幅に低減することができる。
【００２６】
（２）上記(１)により、チップ面積の増加を抑制すると共に、半導体集積回路装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態１による半導体集積回路装置の一例を示すブロック図である。
【図２】図１の半導体集積回路装置に設けられた電源雑音抑制部による電源共振雑音の抑制動作の説明図である。
【図３】図２に続く説明図である。
【図４】図３に続く説明図である。
【図５】図４に続く説明図である。
【図６】図５に続く説明図である。
【図７】図６に続く説明図である。
【図８】図１の半導体集積回路装置に設けられた電源ノイズ測定回路の一例を示したブロック図である。
【図９】図１の半導体集積回路装置に設けられたスイッチコントローラの一例を示すブロック図である。
【図１０】図９のスイッチコントローラによるスイッチ制御信号の生成技術の一例を示したタイミングチャートである。
【図１１】図１の半導体集積回路装置に設けられたスイッチコントローラ、および電源ノイズ測定回路における詳細な動作の一例を示すタイミングチャートである。
【図１２】ＤＶＳによって電源電圧ＶＤＤを１．８Ｖ程度から１．４Ｖ程度に変化させた際の電源共振雑音キャンセルによる電源電圧波形の一例を示すシミュレーション図である。
【図１３】ＤＶＳによって電源電圧ＶＤＤを１．４Ｖ程度から１．８Ｖ程度に変化させた際の電源共振雑音キャンセルによる電源電圧波形の一例を示すシミュレーション図である。
【図１４】電源電圧ＶＤＤを変化させず、論理回路ブロックがスリープ状態からアクティブ状態に遷移した際の電源電圧波形の一例を示すシミュレーション図である。
【図１５】本発明の実施の形態２による半導体集積回路装置の構成の一例を示すブロック図である。
【図１６】本発明の実施の形態２による半導体集積回路装置の構成の他の例を示すブロック図である。
【図１７】本発明の実施の形態３による半導体集積回路装置の構成の一例を示すブロック図である。
【図１８】本発明の実施の形態３による半導体集積回路装置の構成の他の例を示すブロック図である。
【図１９】本発明の実施の形態３による半導体集積回路装置の構成のさらに他の例を示すブロック図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置の一例を示すブロック図、図２は、図１の半導体集積回路装置に設けられた電源雑音抑制部による電源共振雑音の抑制動作の説明図、図３は、図２に続く説明図、図４は、図３に続く説明図、図５は、図４に続く説明図、図６は、図５に続く説明図、図７は、図６に続く説明図、図８は、図１の半導体集積回路装置に設けられた電源ノイズ測定回路の一例を示したブロック図、図９は、図１の半導体集積回路装置に設けられたスイッチコントローラの一例を示すブロック図、図１０は、図９のスイッチコントローラによるスイッチ制御信号の生成技術の一例を示したタイミングチャート、図１１は、図１の半導体集積回路装置に設けられたスイッチコントローラ、および電源ノイズ測定回路における詳細な動作の一例を示すタイミングチャート、図１２は、ＤＶＳによって電源電圧ＶＤＤを１．８Ｖ程度から１．４Ｖ程度に変化させた際の電源共振雑音キャンセルによる電源電圧波形の一例を示すシミュレーション図、図１３は、ＤＶＳによって電源電圧ＶＤＤを１．４Ｖ程度から１．８Ｖ程度に変化させた際の電源共振雑音キャンセルによる電源電圧波形の一例を示すシミュレーション図、図１４は、電源電圧ＶＤＤを変化させず、論理回路ブロックがスリープ状態からアクティブ状態に遷移した際の電源電圧波形の一例を示すシミュレーション図である。
【００３０】
本実施の形態１において、半導体集積回路装置１には、図１に示すように、論理回路ブロック２〜５が設けられている。半導体集積回路装置１は、特に制限されないが、公知のＣＭＯＳ(Complementary Metal Oxide Semiconductor)の製造プロセスによってシリコンなどの半導体基板に形成される。
【００３１】
この論理回路ブロック２〜５は、複数のCMOS論理回路によって構成された中央処理装置（CPU）、複数のＣＭＯＳ論理回路によって構成された画像処理回路、複数のCMOS論理回路によって構成されたデータ転送回路などのダイレクトメモリアクセスコントローラ（DMAC）、割り込み制御回路などのシステム制御回路、複数のCMOS論理回路によって構成された音声処理回路、複数のCMOS論理回路によって構成された割り込み制御回路、複数のメモリセルを含むメモリセルアレイと複数のCMOS回路から構成されたメモリ周辺回路（例えば、アドレスデコーダなど）とを含む内蔵メモリ回路などを含む。メモリ回路は、スタティックランダムアクセスメモリ（ＳＲＡＭ）などの揮発性メモリやフラッシュメモリなどの不揮発性メモリとされる。論理回路ブロック２〜５は、上記中央処理装置（CPU）、画像処理回路、音声処理回路、システム制御回路、内蔵メモリ回路をどのように対応させるかは、半導体集積回路装置１の設計思想によって種々の形態が考えられる。
【００３２】
これら論理回路ブロック２〜５には、ＤＶＳ(Dynamic Voltage Scaling)によって動的に可変される電源電圧ＶＤＤが電源配線(第１の電源線)ＶＤＤＬを介して供給される。
【００３３】
また、論理回路ブロック２，３には、低消費電力化のため設けられ、電源を遮断するためにも利用されるスイッチ部６，７がそれぞれ接続されている。
【００３４】
すなわち、スイッチ部６，７は、論理回路ブロック２，３の電源遮断のための機能として利用されるが、本発明では、さらに、スイッチ部６，７は、電源共振雑音などの電源雑音や不所望な電位変動を回避するためにも利用される。
【００３５】
スイッチ部６は、論理回路ブロック２と電源電圧ＶＤＤよりも低い電圧レベルの電源電圧又は基準電位とされる基準電位ＶＳＳが供給される電源配線（第３の電源線）との間に接続されており、スイッチ部７は、論理回路ブロック３と基準電位ＶＳＳが供給される電源配線（第３の電源線）との間に接続されている。なお、論理回路ブロック２とスイッチ部６との間は、仮想基準電位ＶＳＳＡとされる電源配線（第２の電源線）ＶＳＳＬ１が設けられる。
【００３６】
同様に、論理回路ブロック３とスイッチ部７との間は、仮想基準電位ＶＳＳＡとされる電源配線（第２の電源線）ＶＳＳＬ２が設けられる。仮想基準電位ＶＳＳＡの電位は、電源電圧ＶＤＤよりも低く、基準電位ＶＳＳより高くされる。よって、ＶＤＤ＞ＶＳＳＡ＞ＶＳＳの電位関係とされる。
【００３７】
これらスイッチ部６，７には、スイッチコントローラ８がそれぞれ接続されており、該スイッチコントローラ８には、電源ノイズ測定部となる電源ノイズ測定回路９が接続されている。電源ノイズ測定回路９は、電源電圧ＶＤＤのノイズを測定し、その測定結果が任意のレベルになると制御信号ＣＯＮをスイッチコントローラ８に出力する。スイッチコントローラ８は、電源ノイズ測定回路９から出力された制御信号ＣＯＮ、または外部入力される各論理回路ブロック２〜５の動作状態を示す状態信号ＪＳを受けて、スイッチ制御信号ＳＷＣを出力し、スイッチ部６，７のＯＮ／ＯＦＦ制御をそれぞれ行う。
【００３８】
すなわち、スイッチコントローラ８は、論理回路ブロック２、および論理回路ブロック３のスリープ状態（休止状態）、ならびにアクティブ状態（活性化状態、動作状態）を制御するための第１制御回路と、本発明に関係する第２制御回路（後述される図９の構成)を含むとみなされる。
【００３９】
スイッチ部６は、半導体素子、たとえば、ＮチャネルＭＯＳ(Metal Oxide Semiconductor)からなるトランジスタ１０，１１から構成されている。トランジスタ１０，１１の一方の接続部には、論理回路ブロック２が接続されており、これらトランジスタ１０，１１の他方の接続部には、基準電位ＶＳＳが接続されている。
【００４０】
また、トランジスタ１０，１１のゲートには、スイッチコントローラ８から出力されるスイッチ制御信号ＳＷＣが入力されるようにそれぞれ接続されている。ここで、トランジスタ１０のゲートサイズ（ゲート幅）は、トランジスタ１１のゲートサイズ（ゲート幅）よりも大きくなるように形成されている。
【００４１】
さらに、スイッチ部７は、半導体素子、たとえば、ＮチャネルＭＯＳからなるトランジスタ１２，１３から構成されており、接続構成については、スイッチ部６と同様となっているので、説明は省略する。
【００４２】
これらスイッチ部６，７、スイッチコントローラ８、ならびに電源ノイズ測定回路９により、電源雑音抑制部が構成されている。電源雑音抑制部は、ＤＶＳによる電圧の変化やスイッチ部６，７のＯＮ／ＯＦＦによる急激な電源電圧／電流の変化などにより、電源ラインのインダクタンスとキャパシタンスの共振周波数帯域（たとえば、５０ＭＨｚ程度〜２００ＭＨｚ程度）で発生する電源共振雑音をスリープ状態となっている論理回路ブロックを構成する複数のＣＭＯＳ回路に寄生する寄生容量(すなわち、ＣＭＯＳ回路を構成するＮチャネルＭＯＳトランジスタやＰチャネルＭＯＳトランジスタなどの各ＭＯＳトランジスタの寄生容量)を利用して抑制する。
【００４３】
次に、本実施の形態における半導体集積回路装置１に設けられた電源雑音抑制部による電源共振雑音の抑制について、図２〜図７を用いて説明する。
【００４４】
ここで、図２〜図７においては、点線の右側が半導体集積回路装置１内部を示しており、点線の左側は、半導体集積回路装置１の外部を示している。また、図２〜図７において、論理回路ブロック２がスリープ状態となっており、論理回路ブロック３がアクティブ状態(トランジスタ１２がＯＮ)となっており、論理回路ブロック３に供給される電源電圧ＶＤＤが、ＤＶＳによって、たとえば、１．６Ｖ程度から１．８Ｖ程度に変化するものとする。
【００４５】
まず、図２において、スイッチコントローラ８は、電源電圧ＶＤＤが、１．６Ｖ程度から１．８Ｖ程度に変化する前に、スイッチ部６のトランジスタ１１をＯＮするようにスイッチ制御信号ＳＷＣを出力する。
【００４６】
トランジスタ１１がＯＮすることにより、論理回路ブロック２の寄生容量によるカップリングによって、電源電圧ＶＤＤまで上昇している論理回路ブロック２とスイッチ部６との接続点(以下、仮想基準電位ＶＳＳＡという）の電圧レベルを、基準電位ＶＳＳと同じ程度の電位にする。上記寄生容量は、論理回路ブロック２に含まれる複数のＣＭＯＳ論理回路によって構成され寄生容量とみなされる。
【００４７】
トランジスタサイズ（ゲート幅）の小さいトランジスタ１１によって電荷を抜くのは、基準電位ＶＳＳ、および電源電圧ＶＤＤに与える影響を最少にするためである。続いて、スイッチコントローラ８は、（ＤＶＳにより、電源電圧ＶＤＤが変化する直前に）トランジスタ１１をＯＦＦするように制御を行い、仮想基準電位ＶＳＳＡをフローティング状態にする。
【００４８】
その後、図３に示すように、ＤＶＳが実行され、電源電圧ＶＤＤが、１．６Ｖ程度から１．８Ｖ程度に変化すると、それに伴い、電源雑音が発生する。この電源雑音による電源電圧ＶＤＤの雑音波形(図３の上方に示す波形)と基準電位ＶＳＳの雑音波形(図３の下方に示す波形)とは、逆位相となり、仮想基準電位ＶＳＳＡにおける雑音波形(図３の下方に示す波形)は、フローティング状態であるために電源電圧ＶＤＤの雑音波形と同じ位相となり、基準電位ＶＳＳと仮想基準電位ＶＳＳＡとの間に電位差が発生する。
【００４９】
続いて、図４において、電源電圧ＶＤＤが、電源共振雑音によって１．８Ｖ程度よりも大きい任意の電圧レベルとなると、電源ノイズ測定回路９は、制御信号ＣＯＮを出力し、該制御信号ＣＯＮを受けて、スイッチコントローラ８がトランジスタ１０をＯＮするようにスイッチ制御信号ＳＷＣを出力する。
【００５０】
これにより、トランジスタ１０がＯＮすると、仮想基準電位ＶＳＳＡと基準電位ＶＳＳとが短絡状態となり、仮想基準電位ＶＳＳＡの電位は、基準電位ＶＳＳの電位よりも高いために、仮想基準電位ＶＳＳＡから基準電位ＶＳＳに電流が流れる。
【００５１】
これによって、基準電位ＶＳＳの電位が上昇するとともに、電源電圧ＶＤＤの電位が下降することとなり、電源電圧ＶＤＤの雑音が低減されることになる。スイッチコントローラ８は、トランジスタ１０を任意の期間ＯＮさせた後、再び、トランジスタ１０をＯＦＦするように制御し、仮想基準電位ＶＳＳＡをフローティング状態とする。
【００５２】
これにより、仮想基準電位ＶＳＳＡの電圧波形は、電源電圧ＶＤＤと同じ位相の波形となり、仮想基準電位ＶＳＳＡと基準電位ＶＳＳとの間に電位差が発生する。
【００５３】
そして、図５において、スイッチコントローラ８は、トランジスタ１０をＯＮするように制御を行い、仮想基準電位ＶＳＳＡと基準電位ＶＳＳとを短絡状態とする。トランジスタ１０がＯＮすると、基準電位ＶＳＳの電位は、仮想基準電位ＶＳＳＡの電位よりも高いために、基準電位ＶＳＳから仮想基準電位ＶＳＳＡに電流が流れ、仮想基準電位ＶＳＳＡに電荷が補充され、論理回路ブロック２に寄生する寄生容量にたまっている電荷を持ち上げる。
【００５４】
これによって、図７に示すように、基準電位ＶＳＳの電位が下降し、電源電圧ＶＤＤの電位が上昇することとなり、電源電圧ＶＤＤの雑音が低減されることになる。その後、再び、トランジスタ１０をＯＦＦするように制御し、仮想基準電位ＶＳＳＡをフローティング状態とする。
【００５５】
以上の処理を電源雑音が略なくなるまで繰り返し実行し、電源雑音が略なくなると、図６において、スイッチコントローラ８は、スイッチ部６のトランジスタ１０，１１をいずれもＯＦＦするように制御を行う。
【００５６】
トランジスタ１０，１１がＯＦＦすると、仮想基準電位ＶＳＳＡは、再び電源電圧ＶＤＤの電圧レベルまで上昇する。これにより、論理回路ブロック２は、電源ラインから遮断されるので、消費電力をより低減することができる。
【００５７】
図８は、電源ノイズ測定回路９の一例を示したブロック図である。
【００５８】
電源ノイズ測定回路９は、図示するように、コンパレータ（比較回路）１４、ディレイ部（遅延回路部）１５、ならびに排他的論理和回路１６から構成されている。コンパレータ１４の一方の入力部には、電源電圧ＶＤＤが入力されるように接続されており、該コンパレータ１４の他方の入力部には、基準電圧ＶＲＥＦが入力されるように接続されている。
【００５９】
コンパレータ１４の出力部には、ディレイ部１５の入力部、および排他的論理和回路１６の一方の入力部がそれぞれ接続されている。ディレイ部１５の出力部には、排他的論理和回路１６の他方の入力部が接続されている。
【００６０】
ディレイ部１５は、たとえば、複数のインバータが直列接続された構成からなる。コンパレータ１４は、電源電圧ＶＤＤと基準電圧ＶＲＥＦとを比較し、比較結果の信号を出力する。
【００６１】
コンパレータ１４から出力された比較結果の信号は、ディレイ部１５、および排他的論理和回路１６によって１ショットパルスとなり、該排他的論理和回路１６から制御信号ＣＯＮとして出力される。
【００６２】
図９は、スイッチコントローラ８の一例、すなわち、前述の本発明に関係する第２制御回路を示すブロック図である。
【００６３】
スイッチコントローラ８は、図示するように、カウンタ１７、マッチオン回路１８、マッチオフ回路１９、フリップフロップ２０、レジスタ２１，２２、セレクタ２３，２４、ストップカウンタ２５、およびスイッチ２６から構成されている、また、スイッチコントローラ８におけるマッチオン回路１８、マッチオフ回路１９、フリップフロップ２０によって、スイッチ制御部が構成されている。
【００６４】
カウンタ１７には、クロック信号ＣＬＫ、および電源ノイズ測定回路９から出力される制御信号ＣＯＮがそれぞれ入力されるように接続されている。また、カウンタ１７の出力部には、ストップカウンタ２５の入力部、マッチオン回路１８の一方の入力部、ならびにマッチオフ回路１９の一方の入力部がそれぞれ接続されている。
【００６５】
また、レジスタ２１には、マッチオン回路１８の他方の入力部が接続されており、レジスタ２２には、マッチオフ回路１９の他方の入力部が接続されている。マッチオン回路１８の出力部には、スイッチ２６の一方の接続部が接続されており、該スイッチ２６の他方の接続部には、フリップフロップ２０のセット端子が接続されている。
【００６６】
このスイッチ２６は、ストップカウンタ２５から出力される信号に基づいて、ＯＮ／ＯＦＦが制御される。マッチオフ回路１９の出力部には、フリップフロップ２０のリセット端子が接続されており、該フリップフロップ２０の出力端子には、セレクタ２４の入力部が接続されている。また、セレクタ２３の入力部には、各論理回路ブロック２〜５の動作状態を示す状態信号ＪＳが入力されるように接続されている。
【００６７】
また、状態信号ＪＳは、セレクタ２３，２４の制御端子にも入力されるように接続されており、該セレクタ２３，２４は、論理回路ブロックの動作状態を示す状態信号ＪＳにより、スリープ状態の論理回路ブロックのスイッチ部を選択するように接続先を切り替える。
【００６８】
カウンタ１７は、電源ノイズ測定回路９の制御信号ＣＯＮが入力されると、クロック信号ＣＬＫのカウントを開始する。レジスタ２１には、寄生容量を利用するスリープ状態の論理回路ブロック(図２〜図７では論理回路ブロック２)に接続されているスイッチ部(図２〜図７ではスイッチ部６)をＯＮ制御するタイミング情報が格納されている。
【００６９】
レジスタ２２には、寄生容量を利用するスリープ状態の論理回路ブロック(図２〜図７では論理回路ブロック２)に接続されているスイッチ部(図２〜図７ではスイッチ部６)をＯＦＦ制御するタイミング情報が格納されている。
【００７０】
マッチオン回路１８は、レジスタ２１のタイミング情報とカウンタ１７から出力されるカウント値(たとえば、５ビット)とを照合し、任意のカウント値になると信号を出力する。マッチオフ回路９は、レジスタ２２のタイミング情報とカウンタ１７から出力されるカウント値とを照合し、任意のカウント値になると信号を出力する。
【００７１】
フリップフロップ２０は、マッチオン回路１８、およびマッチオフ回路９から出力される信号に基づいて、スイッチ制御信号ＳＷＣを出力する。セレクタ２３は、キャンセルブロック選択信号に基づいて、寄生容量を利用するスリープ状態の論理回路ブロックに接続されているスイッチ部を選択し、状態信号ＪＳをスイッチ制御信号ＳＷＣとして出力する。
【００７２】
また、 セレクタ２４は、キャンセルブロック選択信号に基づいて、寄生容量を利用するスリープ状態の論理回路ブロックに接続されているスイッチ部を選択し、フリップフロップ２０から出力される信号をスイッチ制御信号ＳＷＣとして出力する。
【００７３】
図１０は、スイッチコントローラ８によるスイッチ制御信号ＳＷＣの生成技術の一例を示したタイミングチャートである。
【００７４】
図１０において、上方から下方にかけては、電源電圧ＶＤＤと基準電圧ＶＲＥＦの電圧波形、およびカウンタ１７のカウンタ値とレジスタ２１，２２に格納されているタイミング情報をそれぞれ示している。また、図１０の電源電圧ＶＤＤにおいては、点線で示す波形が電源共振雑音を示しており、実線で示す波形が電源雑音抑制部により電源共振雑音を抑制した場合を示している。
【００７５】
まず、電源電圧ＶＤＤの電圧レベルが基準電圧ＶＲＥＦを超えると、電源ノイズ測定回路９から制御信号ＣＯＮが出力され、カウンタ１７のカウントが開始される。ここでは、レジスタ２１のタイミング情報がカウント値’０００１０’になった際に、トランジスタ１０がＯＮとなるように設定されており、レジスタ２１のタイミング情報は、カウント値’００１１１’になった際に、トランジスタ１０がＯＦＦとなるように設定されている。
【００７６】
よって、マッチオン回路１８は、カウンタ１７がカウントするカウント値が’０００１０’となる毎にトランジスタ１０をＯＮする信号を出力し。マッチオン回路１８は、カウント値’０００１０’となる毎にトランジスタ１０をＯＦＦする信号を出力する。
【００７７】
よって、マッチオン回路１８は、カウンタ１７がカウントするカウント値が’０００１０’となる毎にトランジスタ１０をＯＮする信号を出力し、マッチオン回路１８は、カウント値’０００１０’となる毎にトランジスタ１０をＯＦＦする信号を出力する。
【００７８】
続いて、電源電圧ＶＤＤの電圧レベルが基準電圧ＶＲＥＦよりも低くなると、再び電源ノイズ測定回路９から制御信号ＣＯＮが出力され、カウンタ１７がリセットされた後、再び該カウンタ１７のカウントが開始される。
【００７９】
ここでも、マッチオン回路１８は、カウンタ１７がカウントするカウント値が’０００１０’となる毎にトランジスタ１０をＯＮする信号を出力し、マッチオン回路１８は、カウント値’０００１０’となる毎にトランジスタ１０をＯＦＦする信号を出力する。
【００８０】
このように、レジスタ２１，２２にタイミング情報を格納することにより、電源共振雑音の周期毎に、ノイズ抑制に最適なトランジスタ１０のＯＮ／ＯＦＦのタイミングを設定することができる。
【００８１】
図１１は、スイッチコントローラ８、および電源ノイズ測定回路９における詳細な動作の一例を示すタイミングチャートである。
【００８２】
図１１において、上方から下方にかけては、電源電圧ＶＤＤと基準電圧ＶＲＥＦの電圧波形、論理回路ブロック２〜５の各動作状態を示す状態信号ＪＳ、コンパレータ１４から出力される比較結果の出力信号、電源ノイズ測定回路９から出力される制御信号ＣＯＮ、カウンタ１７から出力されるカウント出力値ＣＯＵＴ０〜ＣＯＵＴ４、フリップフロップ２０のセット端子とリセット端子にそれぞれ入力される入力信号(セット端子に入力される信号は実線で示し、リセット端子に入力される信号は点線で示す)、ならびにフリップフロップ２０から出力されるスイッチ制御信号ＳＷＣの信号タイミングをそれぞれ示している。ここでは、図２と同様に、論理回路ブロック２がスリープ状態で、論理回路ブロック３がアクティブ状態となっており、該論理回路ブロック３が、電源電圧ＶＤＤが、１．６Ｖ程度から１．８Ｖ程度に変化する際の雑音キャンセル動作について説明する。
【００８３】
まず、電源電圧ＶＤＤが、１．６Ｖ程度から１．８Ｖ程度に変化する前に外部から入力された状態信号ＪＳが、スイッチコントローラ８を介してスイッチ部６のトランジスタ１１に出力される。これにより、トランジスタ１１がＯＮし、仮想基準電位ＶＳＳＡの電圧レベルを、基準電位ＶＳＳと同じ程度の電位にする。
【００８４】
その後、電源電圧ＶＤＤが、１．６Ｖ程度から１．８Ｖ程度に変化して電源共振雑音が発生した際に、電源電圧ＶＤＤが基準電圧ＶＲＥＦよりも大きくなると電源ノイズ測定回路９のコンパレータ１４は、Ｈｉ信号の信号を出力する。
【００８５】
この信号は、電源ノイズ測定回路９のディレイ部１５、ならびに排他的論理和回路１６によってワンショットパルスを生成し、制御信号ＣＯＮとして出力する。この制御信号ＣＯＮによって、カウンタ１７がリセットされ、該カウンタ１７は、カウンタ出力ＣＯＵＴ４〜ＣＯＵＴ０を’０００００１’にした後、クロック信号ＣＬＫのカウントを開始する。
【００８６】
マッチオン回路１８は、カウンタ１７から出力されるカウント値とレジスタ２１に格納されているタイミング情報（’０００１０’）とを比較し、一致した際にフリップフロップ２０のセット端子に信号を出力する。
【００８７】
同様に、マッチオフ回路１９は、カウンタ１７から出力されるカウント値とレジスタ２２に格納されているタイミング情報（’００１１１’）とを比較し、一致した際にフリップフロップ２０のリセット端子に信号を出力する。
【００８８】
フリップフロップ２０は、セット端子に入力される信号が’Ｈｉ（１）’でリセット端子に入力される信号が’Ｌｏ（０）’の場合には、トランジスタ１０をＯＮさせるスイッチ制御信号ＳＷＣを出力し、セット端子に入力される信号が’Ｌｏ（０）’でリセット端子に入力される信号が’Ｈｉ（１）’の場合には、トランジスタ１０をＯＦＦさせるスイッチ制御信号ＳＷＣを出力する。また、セット端子に入力される信号、およびリセット端子に入力される信号がそれぞれ’Ｌｏ（０）’の場合には、前の状態を維持する。
【００８９】
そして、電源共振雑音がキャンセルされると、電源ノイズ測定回路９は、カウンタリセットを行う制御信号ＣＯＮを生成しない。これにより、カウンタ１７がリセットされず、カウント出力値ＣＯＵＴ４〜ＣＯＵＴ０が’１１１１’になると、次回、制御信号ＣＯＮが電源ノイズ測定回路９から出力されるまで、フリップフロップ２０のセット端子が’Ｌｏ（０）’に固定される。
【００９０】
また、電源共振雑音のキャンセル量を制御するには、スリープ状態となった論理回路ブロックの使用数、スイッチ部に用いられるトランジスタの数、またはスイッチ部に用いられるトランジスタに供給するゲート電圧などを変更することによって、調整することができる。
【００９１】
図１２〜図１４は、本実施の形態１の電源雑音抑制部を適用した際の電源共振雑音キャンセルの一例を示すシミュレーション図である。
【００９２】
まず、図１２は、ＤＶＳにより、アクティブ状態の論理回路ブロックにおける電源電圧ＶＤＤを１．８Ｖ程度から１．４Ｖ程度に変化させた場合であり、実線は、電源雑音抑制部による電源共振雑音のキャンセル動作を行わない場合の電源電圧ＶＤＤのシミュレーション波形を示し、点線は、スリープ状態の論理回路ブロックを１つ用いて電源共振雑音のキャンセルした際の電源電圧ＶＤＤのシミュレーション波形を示しており、一点鎖線は、スリープ状態の論理回路ブロックを２つ用いて電源共振雑音のキャンセルした際の電源電圧ＶＤＤのシミュレーション波形を示している。
【００９３】
図示するように、電源電圧ＶＤＤを１．８Ｖ程度から１．４Ｖ程度に変化した際に、雑音キャンセル動作を行っていない場合には、任意の周期の電源共振雑音が発生しているが、電源雑音抑制部がスリープ状態の論理回路ブロックを１つ、または２つ用いて電源共振雑音をキャンセルした際には、電源共振雑音が大幅に低減していることが分かる。
【００９４】
まず、図１３は、図１２とは逆に、ＤＶＳにより電源電圧ＶＤＤを１．４Ｖ程度から１．８Ｖ程度に変化させた場合を示している。図１３において、実線は、電源雑音抑制部による電源共振雑音のキャンセル動作を行わない場合の電源電圧ＶＤＤのシミュレーション波形を示し、点線は、スリープ状態の論理回路ブロックを１つ用いて電源共振雑音のキャンセルした際の電源電圧ＶＤＤのシミュレーション波形を示しており、一点鎖線は、スリープ状態の論理回路ブロックを２つ用いて電源共振雑音のキャンセルした際の電源電圧ＶＤＤのシミュレーション波形を示している。
【００９５】
この場合も、図１２と同様に、電源雑音抑制部がスリープ状態の論理回路ブロックを１つ、または２つ用いて電源共振雑音をキャンセルした際には、電源共振雑音が大幅に低減していることが分かる。
【００９６】
図１４は、電源電圧ＶＤＤが１．６Ｖ程度と変化せず、任意の１つの論理回路ブロックがアクティブ状態となっており、他の任意の１つの論理回路ブロックがスリープ状態からアクティブ状態に遷移した際のシミュレーションであり、実線は、電源雑音抑制部による電源共振雑音のキャンセル動作を行わない場合、点線は、スリープ状態の論理回路ブロックを１つ用いて電源共振雑音のキャンセルした場合、一点鎖線は、スリープ状態の論理回路ブロックを２つ用いて電源共振雑音のキャンセルした場合における電源電圧ＶＤＤのシミュレーション波形をそれぞれ示している。
【００９７】
図１４に示すように、論理回路ブロックがスリープ状態からアクティブ状態に遷移した際に、電源雑音抑制部による電源共振雑音のキャンセル動作を行わないと、ラッシュ電流の影響で電源電圧ＶＤＤの電圧波形は、大きなアンダシュートが発生している。
【００９８】
一方、スリープ状態の論理回路ブロックを１つ用いて電源共振雑音のキャンセルした際には、実線の電源電圧ＶＤＤの波形に比べて、約１９．７％の雑音を低下させることができ、スリープ状態の論理回路ブロックを２つ用いて電源共振雑音のキャンセルした際には、実線の電源電圧ＶＤＤの波形に比べて、約３０．７％の雑音を低下することができる。
【００９９】
それにより、本実施の形態１によれば、スリープ状態の論理回路ブロックの寄生抵抗を利用して、ＤＶＳによる電源電圧ＶＤＤの電圧レベルが変化する際やスリープ状態の論理回路ブロックがアクティブ状態となる際に発生する電源共振雑音を大幅に低減することができ、安定した電源電圧ＶＤＤを各論理回路ブロックに供給することができる。
【０１００】
（実施の形態２）
図１５は、本発明の実施の形態２による半導体集積回路装置の構成の一例を示すブロック図、図１６は、本発明の実施の形態２による半導体集積回路装置の構成の他の例を示すブロック図である。
【０１０１】
前記実施の形態１では、スイッチ部６，７を論理回路ブロック２，３と基準電位ＶＳＳとの間に接続した構成について説明したが、これらスイッチ部は、たとえば、電源電圧ＶＤＤと論理回路ブロックとの間に設けたり、あるいは、論理回路ブロックと基準電位ＶＳＳとの間、および電源電圧ＶＤＤと論理回路ブロックとそれぞれ設ける構成としてもよい。
【０１０２】
図１５は、スイッチ部を電源電圧ＶＤＤと論理回路ブロックとの間に設けた際の半導体集積回路装置１における一例を示すブロック図である。この場合、半導体集積回路装置１には、前記実施の形態１の図１と同様に、論理回路ブロック２〜５、スイッチ部６ａ，７ａ、スイッチコントローラ８、および電源ノイズ測定回路９が設けられている。
【０１０３】
前記実施の形態１の図１と異なるところは、電源電圧ＶＤＤと論理回路ブロック２との間にスイッチ部６ａが接続されており、電源電圧ＶＤＤと論理回路ブロック３との間にスイッチ部６ａが接続されている点である。
【０１０４】
図１５の場合、電源電圧ＶＤＤが供給される配線は電源配線（第１の電源線）ＶＤＤＬとされ、基準電位ＶＳＳが供給される配線は電源配線(第３の電源配線)ＶＳＳＬとされ、論理回路ブロック２とスイッチ部６ａの間は、仮想電源電圧ＶＤＤＡとされる電源配線（第２の電源線）ＶＤＤＡＬ１とされ、論理回路ブロック３とスイッチ部７ａとの間は、仮想電源電圧ＶＤＤＡとされる電源配線（第２の電源線）ＶＤＤＡＬ２とされる。仮想電源電圧ＶＤＤＡの電位は、電源電圧ＶＤＤよりも低く、基準電位ＶＳＳより高くされる。よって、ＶＤＤ＞ＶＤＤＡ＞ＶＳＳの電位関係とされる。
【０１０５】
また、スイッチ部６ａは、たとえば、ＰチャネルＭＯＳからなるトランジスタ１０ａ，１１ａから構成されている。トランジスタ１０ａ，１１ａの一方の接続部には、電源電圧ＶＤＤが供給されるように接続されている。
【０１０６】
トランジスタ１０ａ，１１ａの他方の接続部には、論理回路ブロック２が接続された構成からなる。トランジスタ１０ａ，１１ａのゲートには、スイッチコントローラ８から出力されるスイッチ制御信号ＳＷＣが入力されるようにそれぞれ接続されている。また、トランジスタ１０ａのゲートサイズは、トランジスタ１１ａのゲートサイズよりも大きくなるように形成されている。
【０１０７】
同様に、スイッチ部７ａも、たとえば、ＰチャネルＭＯＳからなるトランジスタ１２ａ，１３ａから構成されている。トランジスタ１２ａ，１３ａの一方の接続部には、電源電圧ＶＤＤが供給されるように接続されており、これらトランジスタ１２ａ，１３ａの他方の接続部には、論理回路ブロック２が接続された構成からなる。
【０１０８】
トランジスタ１２ａ，１３ａのゲートには、スイッチコントローラ８から出力されるスイッチ制御信号ＳＷＣが入力されるようにそれぞれ接続されている。ここでも、トランジスタ１２ａのゲートサイズは、トランジスタ１３ａのゲートサイズよりも大きくなるように形成されている。
【０１０９】
図１５に示す半導体集積回路装置の場合、スイッチ部６ａ，７ａによる電源遮断が基準電位ＶＳＳの遮断から、電源電圧ＶＤＤの遮断に変わることになるので、電源共振雑音をキャンセルする動作は、基準電位ＶＳＳの揺れに対して仮想電源電圧ＶＤＤＡ（たとえば、トランジスタ１０ａ，１０ｂと論理回路ブロック２との接続部）の揺れを検知して電源共振雑音をキャンセルする。
【０１１０】
ここで、電源共振雑音のキャンセルは、仮想電源電圧ＶＤＤＡだけでなく、たとえば、電源電圧ＶＤＤ、基準電位ＶＳＳ、あるいは仮想基準電位ＶＳＳＡの揺れを検知するようにしてもよい。
【０１１１】
図１６は、スイッチ部を電源電圧ＶＤＤと論理回路ブロックとの間、および論理回路ブロックと基準電位ＶＳＳとの間にそれぞれ設けた際の半導体集積回路装置の一例を示すブロック図である。
【０１１２】
この場合、半導体集積回路装置１は、図示するように、論理回路ブロック２〜５、スイッチ部６，６ａ，７，７ａ、スイッチコントローラ８、および電源ノイズ測定回路９が設けられている。
【０１１３】
図１６では、図１の構成に、図１５のスイッチ部６ａ，７ａがそれぞれ追加された構成となっている。また、論理回路ブロック２〜５、スイッチ部６，７、スイッチコントローラ８、および電源ノイズ測定回路９の接続構成は、図１と同様であり、スイッチ部６ａ，７ａの接続構成は、図１５と同様である。
【０１１４】
図１６に示されるように、電源電圧ＶＤＤが供給される配線は電源配線（第１の電源線）ＶＤＤＬとされ、論理回路ブロック２とスイッチ部６ａの間は、仮想電源電圧ＶＤＤＡとされる電源配線（第２の電源線）ＶＤＤＡＬ１とされ、論理回路ブロック２とスイッチ部７ａとの間は、仮想電源電圧ＶＤＤＡとされる電源配線（第２の電源線）ＶＤＤＡＬ２とされる。
【０１１５】
スイッチ部６は、論理回路ブロック２と電源電圧ＶＤＤよりも低い電圧レベルの電源電圧又は基準電位とされる基準電位ＶＳＳが供給される電源配線（第４の電源線）との間に接続されており、スイッチ部７は、論理回路ブロック３と基準電位ＶＳＳが供給される電源配線（第４の電源線）との間に接続されている。
【０１１６】
なお、論理回路ブロック２とスイッチ部６との間は、仮想基準電位ＶＳＳＡとされる電源配線（第３の電源線）ＶＳＳＬ１が設けられる。同様に、論理回路ブロック３とスイッチ部７との間は、仮想基準電位ＶＳＳＡとされる電源配線（第３の電源線）ＶＳＳＬ２が設けられる。仮想基電源電圧ＶＤＤＡの電位及び仮想基準電位ＶＳＳＡの電位は、ＶＤＤ＞ＶＤＤＡ＞ＶＳＳＡ＞ＶＳＳの電位関係とされる。
【０１１７】
たとえば、論理回路ブロック２がスリープ状態、論理回路ブロック３がアクティブ状態になっており、論理回路ブロック３に供給される電源電圧ＶＤＤが、ＤＶＳによって、たとえば、１．６Ｖ程度から１．８Ｖ程度に変化する際の電源共振雑音のキャンセルは、まず、スリープ状態の論理回路ブロック２におけるスイッチ部６のトランジスタ１１をＯＮさせ、仮想基準電位ＶＳＳＡを上昇させ、仮想基準電圧ＶＤＤＡを下降させる。
【０１１８】
その後、スイッチ部６，６ａの全てのトランジスタをＯＦＦさせ、仮想基準電位ＶＳＳＡという）の電圧レベルを、基準電位ＶＳＳと同じ程度の電位にする。このとき、トランジスタ１１ａをＯＮし、仮想電源電圧ＶＤＤＡの電圧レベルを電源電圧ＶＤＤの電圧レベルまで充電する。
【０１１９】
その後、ＤＶＳによって電源電圧ＶＤＤが変化する前に、トランジスタ１１、またはトランジスタ１１ａのいずれかをＯＦＦにし、仮想基準電位ＶＳＳＡ、あるいは仮想電源電圧ＶＤＤＡをフローティング状態にする。
【０１２０】
トランジスタ１１をＯＦＦにした場合、その後の動作については前記した図３〜図７と同様であり、トランジスタ１１ａをＯＦＦにした場合には、その後の動作が図１５の構成と同様である。
【０１２１】
（実施の形態３）
図１７は、本発明の実施の形態３による半導体集積回路装置の構成の一例を示すブロック図、図１８は、本発明の実施の形態３による半導体集積回路装置の構成の他の例を示すブロック図、図１９は、本発明の実施の形態３による半導体集積回路装置の構成のさらに他の例を示すブロック図である。
【０１２２】
本実施の形態３において、図１７に示す半導体集積回路装置１は、前記実施の形態１の図１に示す半導体集積回路装置１におけるスイッチ部６，７から、トランジスタサイズが小さいトランジスタ１１、およびトランジスタ１３をそれぞれ削除した構成となっている。その他の構成、および接続は、図１と同様である。
【０１２３】
また、図１８に示す半導体集積回路装置１は、前記実施の形態２の図１５に示す半導体集積回路装置１におけるスイッチ部６ａ，７ａから、トランジスタサイズが小さいトランジスタ１１ａ、およびトランジスタ１３ａをそれぞれ削除した構成となっている。その他の構成、および接続は、図１５と同様である。
【０１２４】
さらに、図１９に示す半導体集積回路装置１は、前記実施の形態２の図１６に示す半導体集積回路装置１におけるスイッチ部６，６ａ，７，７ａから、トランジスタサイズが小さいトランジスタ１１、トランジスタ１１ａ、トランジスタ１３、トランジスタ１３ａをそれぞれ削除した構成となっている。その他の構成、および接続は、図１６と同様である。
【０１２５】
これら図１７〜図１９のそれぞれの構成において、ＤＶＳが行われる論理回路ブロックが休止状態に、キャパシタとして用いたい論理回路ブロックをトランジスタサイズの大きいトランジスタ１０、またはトランジスタ１２，１０ａ、またはトランジスタ１２ａで充電し、実施の形態１、あるいは実施の形態２と同様な手順でノイズキャンセルを行う。
【０１２６】
サイズが大きなトランジスタで仮想基準電位ＶＳＳＡの引き下げや、仮想電源電圧ＶＤＤＡの引き上げを急激に行うので、電源電圧ＶＤＤ、あるいは基準電位ＶＳＳにノイズを引き起こす可能性がある。そのため、この充電操作は他の論理回路ブロックの動作に影響がない休止状態の時に実施する必要がある。
【０１２７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２８】
電源ノイズ測定回路９は、仮想電源電圧ＶＤＤＡだけでなく、たとえば、電源電圧ＶＤＤ、基準電位ＶＳＳ、あるいは仮想基準電位ＶＳＳＡの揺れを検知するようにしてもよい。この場合、図８のＶＤＤの電位が、仮想電源電圧ＶＤＤＡ、基準電位ＶＳＳ、あるいは仮想基準電位ＶＳＳＡへ変更されるとともに、それに伴って、図８の基準電圧ＶＲＥＦが所望の値に設定されることになる。
【産業上の利用可能性】
【０１２９】
本発明は、ＤＶＳにより電源電圧の電圧レベルが変化する半導体集積回路装置における電源安定化技術に適している。
【符号の説明】
【０１３０】
１  半導体集積回路装置
２〜５  論理回路ブロック
６  スイッチ部
６ａ  スイッチ部
７  スイッチ部
７ａ  スイッチ部
８  スイッチコントローラ
９  電源ノイズ測定回路
１０  トランジスタ
１０ａ  トランジスタ
１１  トランジスタ
１１ａ  トランジスタ
１２  トランジスタ
１２ａ  トランジスタ
１３  トランジスタ
１３ａ  トランジスタ
１４  コンパレータ
１５  ディレイ部
１６  排他的論理和回路
１７  カウンタ
１８  マッチオン回路
１９  マッチオフ回路
２０  フリップフロップ
２１  レジスタ
２２  レジスタ
２３  セレクタ
２４  セレクタ
２５  ストップカウンタ
２６  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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