(57)【特許請求の範囲】
【請求項１】
差動入力信号を受けて、差動駆動信号を出力する駆動回路と、
共通の定電流源に接続され、前記差動駆動信号に応じて逆相のスイッチ動作を行う２個のトランジスタを有する差動出力部と、
前記駆動回路の２個の駆動部の電源電位を、前記定電流源と前記２個のトランジスタの接続ノードの電位に応じた電位にするレベル調整回路と、を備え、
前記駆動回路は、前記差動駆動信号を出力する２個の駆動部を有し、
前記レベル調整回路は、
増幅器と、
前記駆動回路の前記駆動部と同様の回路構成を有し、前記駆動回路の前記駆動部が、前記トランジスタを導通させない信号を出力する状態に設定されたレプリカ回路と、を備え、
前記増幅器は、前記定電流源と前記２個のトランジスタの接続ノードの電位と、前記レプリカ回路の出力電位との差を検出し、
前記駆動回路は、前記増幅器の出力に応じて、出力をシフトさせることを特徴とする出力回路。
【請求項２】
Ｋ個の前記駆動回路およびＫ個の前記差動出力部を備え、
前記レベル調整回路は、前記Ｋ個の駆動回路の前記２個の駆動部の電源電位を、前記定電流源と前記２個のトランジスタの接続ノードの電位に応じた、同じ電位にする請求項１に記載の出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路に関する。
【背景技術】
【０００２】
半導体装置のチップ外への信号の出力、または半導体装置内の回路ブロックから回路ブロック外への信号の出力は、出力回路を介して行われる。
【０００３】
図１は、出力回路の使用例を示す図である。図１では、半導体チップ（ＩＣ）チップ１０は、プリント基板等に搭載され、プリント基板等に設けられたＶＤＤおよびＶＳＳ（ＧＮＤ）等の電源配線から電源供給を受ける。ＩＣチップ１０内に設けられた出力回路１１は、抵抗Ｒ１およびＲ２を介して外部電源に接続され、ＩＣチップ１０外に差動出力ＯＵＴＰおよびＯＵＴＮを出力する。
【０００４】
図１において、参照番号１０で示す部分がＩＣチップ内に設けられた回路ブロックで、ＩＣチップ内に設けられたＶＤＤおよびＶＳＳ等の電源配線から電源供給を受ける場合には、出力回路１１を回路ブロック１０内に設け、回路ブロック外への出力を行う。
【０００５】
以下、ＩＣチップ内に設けられた出力回路が、ＩＣチップ外に差動出力を行う場合を例として説明するが、実施形態はこれに限定されず、回路ブロック内に設けた出力回路から回路ブロック外への差動出力を行う場合にも適用可能である。
【０００６】
図２は、出力回路の一般的な構成例を示す図である。破線の下側の部分がＩＣチップ内で、破線の上側の部分がＩＣチップ外である。
【０００７】
図２に示すように、出力回路は、一方の端子がＶＳＳ（ＧＮＤ）に接続された定電流源１２と、定電流源１２の他方の端子（Ｔａｉｌ）と外部電源ＶＤＤの間に抵抗Ｒ１を介して接続されたＮｃｈトランジスタＭＮ１と、Ｔａｉｌと外部電源ＶＤＤの間に抵抗Ｒ２を介して接続されたＮｃｈトランジスタＭＮ２と、ＩＣチップ内のほかの部分から差動入力信号の一方ＩＮＮを受けてＭＮ１のゲートに印加する駆動信号を生成する２段のバッファＢＦ１およびＢＦ２と、差動入力信号の他方ＩＮＰを受けてＭＮ２のゲートに印加する駆動信号を生成する２段のバッファＢＦ３およびＢＦ４と、を有する。抵抗Ｒ１およびＲ２は、ＩＣチップ外に設けられる。バッファは、例えば、インバータを２段直列に接続することにより実現される。バッファＢＦ１〜ＢＦ４には、ＩＣチップ内の電源ＶＤＤ１とＶＳＳ（ＧＮＤ）が供給される。
【０００８】
図２の出力回路では、差動入力信号ＩＮＮ／ＩＮＰがバッファＢＦ１およびＢＦ４に入力され、それに応じた差動出力ＯＵＴＰ／ＯＵＴＮを出力する。差動出力ＯＵＴＰ／ＯＵＴＮは、ＭＮ１とＲ１の接続ノードおよびＭＮ２とＲ２の接続ノードから得られる。この時、差動出力ＯＵＴＰ／ＯＵＴＮの振幅はＲ１×Ｉ／Ｒ２×Ｉとなる。ここで、Ｉは定電流源１２が流す定電流の電流値である。
【０００９】
具体的には、ＩＮＮが「高（Ｈ）」（ＶＤＤ１）で、ＩＮＰが「低（Ｌ）」（ＧＮＤ）である時、ＢＦ２の出力はＨとなってＭＮ１が導通（ＯＮ：オン）状態になり、ＢＦ３の出力はＬとなってＭＮ２が遮断（ＯＦＦ：オフ）状態となる。これに応じてＶＤＤから、Ｒ１、ＭＮ１、Ｔａｉｌおよび定電流源１２に至る経路に電流が流れ、ＯＵＴＰはＶＤＤ−Ｒ１×Ｉの電位、すなわちＬになる。一方、ＭＮ２がオフ状態なのでＲ２に電流は流れず、ＯＵＴＮはＶＤＤの電位、すなわちＨになる。ＩＮＮがＨからＬに、ＩＮＰがＬからＨに変化すると、ＭＮ１がオン状態からオフ状態に変化し、ＭＮ２がオフ状態からオン状態に変化し、ＯＵＴＰがＨに、ＯＵＴＮがＬに変化する。
【００１０】
この時、バッファＢＦ１〜ＢＦ４の出力信号は、フルスイングする。言い換えれば、ＢＦ１〜ＢＦ４の出力信号は、ＶＤＤ１とＶＳＳ（ＧＮＤ）に対応する振幅を有する。
【００１１】
図３は、差動出力ＯＵＴＰ／ＯＵＴＮの波形を模式的に示す図であり、（Ａ）は理想波形を、（Ｂ）は図２の回路による実際の波形を示す。
【００１２】
本来、出力回路の出力波形は、図３の（Ａ）に示した波形であることが望ましい。言い換えれば、出力信号のＬからＨへの変化と、ＨからＬへの変化が対称であることが望ましい。しかし、図２の回路による実際の波形は、図３の（Ｂ）に示すように、非対称になる。以下、その理由を、図２でＭＮ１がオン状態とオフ状態の間で変化する時を例として説明する。
【００１３】
まず、ＭＮ１をオフする場合、ＭＮ１に印加される駆動信号は、ＨからＬに変化する。この時、ＭＮ１に印加される駆動信号はＢＦ２の出力である。したがって、駆動信号の振幅は、通常ＢＦ２の出力する駆動信号の振幅であり、上記のように、ＶＤＤ１からＧＮＤまでの振幅となる。このＢＦ２の出力する駆動信号が、ＶＤＤ１（Ｈ）から少しでも小さくなれば、ＭＮ１が流せる電流能力は減少し、それに応じて出力ＯＵＴＰは徐々にＨ（ＶＤＤ）に上昇していく。
【００１４】
次にＭＮ１をオンする場合を考える。この時の動作はオフする場合とは反対で、ＢＦ２の出力する駆動信号はＬからＨ、すなわちＧＮＤからＶＤＤ１に変化する。仮に、Ｔａｉｌの電圧が０．５Ｖであった場合、ＢＦ２の出力する駆動信号が０．３Ｖになっても、出力ＯＵＴＰは変化をすることはない。ＢＦ２の出力する駆動信号が０．５Ｖを過ぎると、ＭＮ１は徐々に電流を流せるようになり、出力ＯＵＴＰはＬに向かって変化を始める。
【００１５】
以上のオン／オフ動作は、ＭＮ２でも同様である。但し、ＭＮ２の入力とＭＮ１の入力は差動信号なので、ＭＮ２がオンする時は、ＭＮ１はオフし、ＭＮ２がオフする時は、ＭＮ１はオンする。
【００１６】
以上説明したように、駆動信号はＶＤＤ１とＧＮＤの間で変化し、出力ＯＵＴＰまたはＯＵＴＮがＬからＨに変化する時には、駆動信号がＶＤＤ１から少し低下した時に出力が変化を開始する。これに対して、出力ＯＵＴＰまたはＯＵＴＮがＨからＬに変化する時には、駆動信号がＧＮＤからＴａｉｌを超えて上昇した時に出力が変化を開始するため、出力の変化が遅れる。差動信号が出力される場合には、ＭＮ１とＭＮ２は逆の動作を行うが、ＭＮ１がオフになり始めるタイミングと、ＭＮ２がオンになり始めるタイミングとの間に時間差があるため、スキュー、いわゆるIntrapair-Skew（図３の（Ｂ）においてＡで示される）が発生する。ＩＣチップ、電子回路の仕様ではIntrapair-Skewが規定されている場合があり、図２の出力回路を使用すると、この規定を満たせない場合が生じる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平９−３２１５５３号公報
【特許文献２】特開２００１−１８５９６４号公報
【特許文献３】特開平８−３３５８８１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
実施形態によれば、スキューの少ない出力信号を出力する回路が実現される。
【課題を解決するための手段】
【００１９】
本発明の第１の観点によれば、差動入力信号を受けて、差動駆動信号を出力する駆動回路と、共通の定電流源に接続され、差動駆動信号に応じて逆相のスイッチ動作を行う２個のトランジスタを有する差動出力部と、駆動回路の２個の駆動部の電源電位を、定電流源と２個のトランジスタの接続ノードの電位に応じた電位にするレベル調整回路と、を有する出力回路が提供される。
【発明の効果】
【００２０】
実施形態によれば、出力信号の立上りと立下りでスキューの少ない、言い換えればIntrapair-Skewの小さい出力信号を出力する回路が実現される。
【図面の簡単な説明】
【００２１】
【図１】図１は、出力回路の使用例を示す図である。
【図２】図２は、出力回路の一般的な構成例を示す図である。
【図３】図３は、差動出力ＯＵＴＰ／ＯＵＴＮの波形を模式的に示す図である。
【図４】図４は、第１実施形態の出力回路の構成を示す図である。
【図５】図５は、増幅器の回路例を示す図である。
【図６】図６は、第２実施形態の出力回路の構成を示す図である。
【図７】図７は、図２の出力回路、第１実施形態の出力回路、および第２実施形態の出力回路について、動作周波数の異なる差動入力信号を入力した場合の差動出力信号のシミュレーション結果を示す図である。
【図８】図８は、Ｋ＋１ビットの出力を行う出力回路に、第１実施形態の構成を適用した例を示す。
【図９】図９は、定電流源の一方の端子をＶＤＤに接続した出力回路に、第１実施形態の構成を適用した例を示す。
【発明を実施するための形態】
【００２２】
図４は、第１実施形態の出力回路の構成を示す図である。第１実施形態の出力回路は、ＩＣチップや回路ブロックに設けられ、図１に示したように、外部に信号を出力するのに使用される。
【００２３】
図４に示すように、第１実施形態の出力回路は、定電流源１２と、ＮｃｈトランジスタＭＮ１と、ＮｃｈトランジスタＭＮ２と、バッファＢＦ１およびＢＦ２と、バッファＢＦ３およびＢＦ４と、を有する。定電流源１２の一方の端子は、ＶＳＳ（ＧＮＤ）に、他方の端子はＭＮ１とＭＮ２の接続ノードに、それぞれ接続される。ここでは、ＭＮ１とＭＮ２の接続ノードを、Ｔａｉｌと称する。抵抗Ｒ１およびＲ２は、ＩＣチップ外に設けられる。バッファは、例えば、インバータを２段直列に接続することにより実現される。以上の構成は、図２と同じである。
【００２４】
第１実施形態出力回路では、さらに増幅器ＡＭＰ１およびＡＭＰ２を設ける。バッファＢＦ１およびＢＦ２の低電位側電源線１５およびバッファＢＦ３およびＢＦ４の低電位側電源線１６は、他の低電位側電源線から分離されている。ＡＭＰ１は、低電位側電源線１５と、Ｔａｉｌの電位差を検出して、低電位側電源線１５にフィードバックする。これにより、低電位側電源線１５の電位は、Ｔａｉｌの電位と同じになる。言い換えれば、バッファＢＦ１およびＢＦ２の低電位側電源線の電位が、Ｔａｉｌの電位と同じになる。同様に、ＡＭＰ２は、低電位側電源線１６と、Ｔａｉｌの電位差を検出して、低電位側電源線１６にフィードバックする。これにより、低電位側電源線１６の電位は、Ｔａｉｌの電位と同じになる。言い換えれば、バッファＢＦ３およびＢＦ４の低電位側電源線の電位が、Ｔａｉｌの電位と同じになる。言い換えれば、ＡＭＰ１およびＡＭＰ２は、バッファの低電位側電源線１５および１６を、Ｔａｉｌと同じ電位にする駆動信号を出力するバッファのレベル調整回路を形成する。
【００２５】
図５は、ＡＭＰ１およびＡＭＰ２の回路例を示す図である。この回路は、ＩＮＡの端子が低電位側電源線１５または１６に、ＩＮＢの端子がＴａｉｌに、出力ＯＵＴが低電位側電源線１５または１６に接続される。このように接続されるＡＭＰはボルテージフォロア回路として知られており、この回路の詳しい説明は省略する。
【００２６】
上記のように、第１実施形態出力回路では、バッファＢＦ１、ＢＦ２、ＢＦ３およびＢＦ４の低電位側電源線の電位が、Ｔａｉｌの電位と同じになる。そのため、バッファＢＦ１、ＢＦ２、ＢＦ３およびＢＦ４の出力する駆動信号の振幅は、ＶＤＤ１とＴａｉｌの電位差になる。
【００２７】
そのため、ＭＮ１をオンする場合を考えると、ＢＦ２の出力する駆動信号はＬからＨ、すなわちＴａｉｌの電位からＶＤＤ１に変化し、これに応じてＭＮ１は徐々に電流を流せるようになり、出力ＯＵＴＰはＬに向かってすぐに変化を始める。ＭＮ１をオフする場合は、前述と同様に出力ＯＵＴＰはＨに向かってすぐに変化を始める。したがって、出力ＯＵＴＰおよびＯＵＴＮは、異なる方向の変化でもタイミングが揃い、スキュー、いわゆるIntrapair-Skewは非常に小さくなる。
【００２８】
図６は、第２実施形態の出力回路の構成を示す図である。第２実施形態の出力回路は、第１実施形態の出力回路において、バッファＢＦ１、ＢＦ２、ＢＦ３およびＢＦ４と、ＡＭＰ１およびＡＭＰ２が形成するバッファのレベル調整回路と、を変更した回路である。
【００２９】
第２実施形態では、バッファＢＦ１およびＢＦ２を、インバータＩＮＶ１とレベルシフト機能付インバータ回路２１と、で置き換える。前述のように、一般にバッファはインバータを２個直列に接続した回路で実現されるので、ＢＦ１とＢＦ２の一方を除き、バッファを形成する２個のインバータのうちの後段のインバータにレベルシフト機能を設けた回路ということもできる。バッファＢＦ３およびＢＦ４についても同様に、インバータＩＮＶ２とレベルシフト機能付インバータ回路２２と、で置き換える。
【００３０】
レベルシフト機能付インバータ回路２１は、ＰｃｈトランジスタＭＰ２１およびＮｃｈトランジスタＭＮ２１を直列に接続したインバータと、インバータの出力と高電位側電源線ＶＤＤ１の間に接続されたＰｃｈトランジスタＭＰ２２と、を有する。ＰｃｈトランジスタＭＰ２２は、ＭＮ２１がオン状態の時に、インバータの出力をＴａｉｌと同じ電位に保持するように動作する。レベルシフト機能付インバータ回路２２の構成および動作は、レベルシフト機能付インバータ回路２１と同様であり、説明は省略する。
【００３１】
バッファのレベル調整回路は、ＡＭＰ１と、レベルシフト信号を発生するレプリカ回路２３と、を有する。レプリカ回路は、ＰｃｈトランジスタＭＰ２５およびＮｃｈトランジスタＭＮ２３を直列に接続したインバータと、インバータの出力と高電位側電源線ＶＤＤ１の間に接続されたＰｃｈトランジスタＭＰ２６と、を有する。レプリカ回路は、レベルシフト機能付インバータ回路２１および２２と同様の回路構成を有するが、トランジスタのサイズが所定の比率で縮小されており、インバータの入力がＶＤＤ１、すなわちＨに固定されている。したがって、レプリカ回路のインバータの出力ＶＬは、Ｌレベルである。ＡＭＰ１は、レプリカ回路のインバータの出力レベルとＴａｉｌの電位との差を検出して、信号Ｖｃｎｔを出力する。Ｖｃｎｔは、ＭＰ２６のゲートに印加され、インバータの出力レベルとＴａｉｌの電位が一致するように制御される。
【００３２】
上記のように、レベルシフト機能付インバータ回路２１および２２は、レプリカ回路２３と同じ回路特性を有するので、ＭＰ２２およびＭＰ２４にＶｃｎｔが印加されると、インバータの出力がＬの時には、そのレベルはＴａｉｌの電位と同じになる。なお、レベルシフト機能付インバータ回路２１および２２の入力がＬでＭＰ２１およびＭＰ２３がオンする時には、インバータの出力はＨ、すなわちＶＤＤ１になる。
【００３３】
したがって、レベルシフト機能付インバータ回路２１および２２の出力する駆動信号の振幅は、ＶＤＤ１とＴａｉｌの電位差になる。これにより、第１実施形態と同様に、出力ＯＵＴＰおよびＯＵＴＮは、異なる方向の変化でもタイミングが揃い、スキュー、いわゆるIntrapair-Skewは非常に小さくなる。
【００３４】
第２実施形態の出力回路は、第１実施形態の出力回路に比べて、高速動作に適している。
【００３５】
図７は、図４の第１実施形態の出力回路、および図６の第２実施形態の出力回路について、動作周波数の異なる差動入力信号を入力した場合の差動出力信号のシミュレーション結果を示す図である。Ａ１およびＡ２はビットレートが１．５ＧＭｂｐｓの場合を、Ｂ１およびＢ２はビットレートが２．５ＧＭｂｐｓの場合を、それぞれ示す。さらに、Ａ１、およびＢ１は第１実施形態の出力回路の場合を、Ａ２およびＢ２は第２実施形態の出力回路の場合を、それぞれ示す。図７から、第２実施形態の出力回路の方が、第１実施形態の出力回路よりも、高速動作が可能であることは分かる。
【００３６】
以上説明したように、第１および第２実施形態の出力回路は、Intrapair-Skewが非常に小さい。また、第２実施形態の出力回路は、第１実施形態の出力回路と比較して、高速動作が可能である。
【００３７】
第１および第２実施形態の出力回路は、１つの差動信号を出力する出力回路の例であるが、多ビットの出力信号を並列に出力する回路が広く使用されている。この場合、各ビットの出力回路に、第１および第２実施形態の出力回路を使用することが可能であるが、バッファのレベル調整回路の一部を共通化することも可能である。
【００３８】
図８は、Ｋ＋１ビットの出力を行う出力回路に、第１実施形態の構成を適用した例を示す。図８の出力回路では、Ｋ＋１個の出力回路のバッファの低電位側電源線を、他の電源線から分離する。そして、ＡＭＰ１が、Ｋ＋１番目の出力回路のＴａｉｌの電位と、バッファの低電位側電源線の電位との差を検出して、バッファの低電位側電源線にフィードバックする。これにより、バッファの低電位側電源線の電位は、Ｋ＋１番目の出力回路のＴａｉｌの電位と同じになる。Ｋ＋１ビットの出力を行う出力回路は、同じチップに形成されるので、製造誤差や温度条件の変化があっても、Ｋ＋１個の出力回路のＴａｉｌの電位は、ほぼ同じになる。そこで、図８のように、１箇所のＴａｉｌ電位と低電位側電源線の電位差を検出してフィードバックしても、特に問題は生じない。図８の回路であれば、ＡＭＰの個数を削減可能である。
【００３９】
また、第１および第２実施形態の出力回路は、定電流源の一方の端子をＶＳＳ（ＧＮＤ）に接続した例を示したが、定電流源の一方の端子をＶＤＤに接続した出力回路も知られている。
【００４０】
図９は、定電流源の一方の端子をＶＤＤに接続した出力回路に、第１実施形態の構成を適用した例を示す。図９の回路構成および動作は、第１実施形態の説明に基づいて容易に理解可能であるので、説明は省略する。
【００４１】
また、図８および図９の出力回路で、第２実施形態の構成を適用することも可能である。
【００４２】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００４３】
１０    ＩＣチップ（または回路ブロック）
１１    出力回路
１２    定電流源
ＭＮ１、ＭＮ２    Ｎｃｈトランジスタ
ＢＦ１−ＢＦ４    バッファ
ＡＭＰ１、ＡＭＰ２    増幅器
【図１】
0005582060.tif 000002
【図２】
0005582060.tif 000003
【図３】
0005582060.tif 000004
【図４】
0005582060.tif 000005
【図５】
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【図６】
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【図７】
0005582060.tif 000008
【図８】
0005582060.tif 000009
【図９】
0005582060.tif 000010