(57)【特許請求の範囲】
【請求項１】
ゲートとフィールドプレートとを有するトランジスタを制御する制御回路であって、
前記トランジスタを駆動するタイミングを検出する検出回路と、
前記駆動するタイミングに応答して、前記ゲートを駆動する第１の駆動タイミングと、前記フィールドプレートを駆動する前記第１の駆動タイミングより遅い第２の駆動タイミングとを制御するタイミング制御回路と、
前記第１の駆動タイミングに応答して前記ゲートを駆動し、前記第２の駆動タイミングに応答して前記フィールドプレートを駆動する駆動回路とを有することを
特徴とするトランジスタの制御回路。
【請求項２】
前記検出回路は、前記駆動するタイミングとして、前記トランジスタを導通させるタイミングを検出し、
前記タイミング制御回路は、前記導通させるタイミングに応答して、前記第１の駆動タイミングおよび前記第２の駆動タイミングを生成することを
特徴とする請求項１に記載のトランジスタの制御回路。
【請求項３】
前記検出回路は、更に前記トランジスタの駆動を終了させるタイミングを生成し、
前記タイミング制御回路は、更に前記終了させるタイミングに応答して、前記フィールドプレートの駆動を終了させる第２の終了タイミングと、前記ゲートの駆動を終了させる前記第２の終了タイミングよりも遅い第１の終了タイミングとを制御し、
前記駆動回路は、前記第１の終了タイミングに応答して前記ゲートの駆動を終了し、前記第２の終了タイミングに応答して前記フィールドプレートの駆動を終了することを
特徴とする請求項１または２に記載のトランジスタの制御回路。
【請求項４】
前記検出回路は、前記終了させるタイミングとして、前記トランジスタを非導通にさせるタイミングを生成し、
前記タイミング制御回路は、前記非導通にさせるタイミングに応答して、前記第２の終了タイミングおよび前記第１の終了タイミングを生成することを
特徴とする請求項３に記載のトランジスタの制御回路。
【請求項５】
前記駆動回路は、前記ゲートの駆動電圧より高い電圧で、前記フィールドプレートを駆動することを
特徴とする請求項１乃至４の何れか１項に記載のトランジスタの制御回路。
【請求項６】
前記トランジスタは、高移動度化合物半導体トランジスタであることを
特徴とする請求項１乃至５の何れか１項に記載のトランジスタの制御回路。
【請求項７】
ゲートとフィールドプレートとを有するトランジスタと、
前記トランジスタを駆動するタイミングを検出する検出回路と、
前記駆動するタイミングに応答して、前記ゲートを駆動する第１の駆動タイミングと、前記フィールドプレートを駆動する前記第１の駆動タイミングより遅い第２の駆動タイミングとを制御するタイミング制御回路と、
前記第１の駆動タイミングに応答して前記ゲートを駆動し、前記第２の駆動タイミングに応答して前記フィールドプレートを駆動する駆動回路とを有することを
特徴とするトランジスタの制御システム。
【請求項８】
ゲートとフィールドプレートとを有するトランジスタを制御する方法であって、
前記ゲートの駆動開始後に、前記フィールドプレートの駆動を開始することを
特徴とするトランジスタの制御方法。
【請求項９】
前記フィールドプレートの駆動終了後に、前記ゲートの駆動を終了することを
特徴とする請求項８に記載のトランジスタの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタの制御回路、トランジスタの制御システム、およびトランジスタの制御方法に関する。
【背景技術】
【０００２】
ＧａＮの高い破壊電界強度とＨＥＭＴの高い移動度を有するＧａＮ−ＨＥＭＴ（high electron mobility transistor）は、ハイパワー・スイッチ一ング素子として有望である。しかし、ＩＣ（integrated circuit）が生成する１０Ｖ程度の駆動電圧で駆動するために、ＧａＮ−ＨＥＭＴのゲートチャネル間の絶縁層は薄くなっている。従って、ＧａＮ−ＨＥＭＴのゲートの絶縁性は高くない。また、ゲート容量が大きくなるとＩＣによる駆動が困難になるので、ＧａＮ−ＨＥＭＴに許されるチャネル長の上限は制限される。このため、ＧａＮ−ＨＥＭＴのソースドレイン電圧の耐圧は、高々１００Ｖ程度である。
【０００３】
そこで、フィールドプレート（field-plate; 以下、ＦＰと呼ぶ）を設けて耐圧を高くしたＧａＮ−ＨＥＭＴ（以下、ＧａＮ−ＦＰ―ＨＥＭＴと呼ぶ）が提案されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Wataru Saito, "Field-Plate Structure Dependence of Current Collapse Phenomena in Hight-Voltage GaN-HEMTs", IEEE Electron device. Vol.31, July, 2010, No.7, pp.559-661, July 2010.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＧａＮ−ＦＰ―ＨＥＭＴとしては、ＦＰをソースに接続したＨＥＭＴとＦＰをゲートに接続したＨＥＭＴが提案されている。ソースにＦＰを接続すると常にＦＰにソース電位が印加されるため、オン抵抗が高くなる。このためソースにＦＰを接続したＧａＮ−ＨＥＭＴの消費電力は大きい。
【０００６】
一方、ゲートにＦＰを接続するとゲート容量とＦＰ容量が一緒に駆動されるので、ゲートにＦＰを接続したＧａＮ−ＨＥＭＴのスイッチング速度は遅くなる。
【課題を解決するための手段】
【０００７】
本装置の一観点によれば、ゲートとフィールドプレートとを有するトランジスタを制御する制御回路であって、前記トランジスタを駆動するタイミングを検出する検出回路と、前記駆動するタイミングに応答して前記ゲートを駆動する第１の駆動タイミングと前記フィールドプレートを駆動する第２の駆動タイミングとを制御するタイミング制御回路と、前記第１の駆動タイミングに応答して前記ゲートを駆動し前記第２の駆動タイミングに応答して前記フィールドプレートを駆動する駆動回路とを有することを特徴とするトランジスタの制御回路が提供される。
【発明の効果】
【０００８】
本装置によれば、ゲートとフィールドプレートとを有するトランジスタのスイッチング速度を速くすることができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１の制御装置の構成図である。
【図２】実施の形態１のトランジスタの断面図である。
【図３】制御回路の動作の一例を説明するタイムチャートである。
【図４】実施の形態１のトランジスタの動作の一例を説明する図である。
【図５】ＦＰがＧａＮ−ＨＥＭＴのソースに接続されたトランジスタの等価回路である。
【図６】ＦＰがゲートに接続されたトランジスタの等価回路である。
【図７】検出回路の構成図の一例である。
【図８】タイミング制御回路の構成図の一例である。
【図９】８のタイミング制御回路の動作を説明するタイムチャートである。
【図１０】タイミング制御回路の別の例を示す構成図ある。
【図１１】図１０のタイミング制御回路の動作を説明するタイムチャートである。
【図１２】駆動回路の構成図の一例である。
【図１３】実施の形態２の制御システムを有するＰＦＣ回路の構成図である。
【図１４】実施の形態３の制御システムのトランジスタ４ａの断面図である。
【図１５】実施の形態３のトランジスタの等価回路である。
【発明を実施するための形態】
【００１０】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明を省略する。
【００１１】
（実施の形態１）
（１）構造
図１は、本実施の形態の制御装置２の構成図である。図１には、制御装置２とともに、制御装置２が制御するトランジスタ４およびトランジスタ４の負荷インダクタ６が示されている。負荷インダクタ６は、例えば電源システムに含まれる素子である。図２は、トランジスタ４の断面図である。
【００１２】
図２に示すように、トランジスタ４は、Ｓｉ基板８の上に形成されたＧａＮ−ＨＥＭＴである。このＧａＮ−ＨＥＭＴは、ＡｌＧａＮ／ＧａＮヘテロ構造１２と、ソース電極（以下、ソースと呼ぶ）１４と、ドレイン電極（以下、ドレインと呼ぶ）１６と、ゲート１８と、ＦＰ２０とを有している。
【００１３】
ＡｌＧａＮ／ＧａＮヘテロ構造１２は、アンドープＧａＮ層２２とＡｌＧａＮ障壁層２４とを有している。ＡｌＧａＮ障壁層２４とＧａＮ２２と間に発生する格子歪により、ピエゾ分極が発生する。このピエゾ分極と自発分極により、ＡｌＧａＮ障壁層２４とＧａＮ２２の界面には二次元電子ガスが生成される。このためＡｌＧａＮ障壁層２４にｎ型不純物をドーピングしなくても、ＡｌＧａＮ／ＧａＮヘテロ構造１２には二次電子ガスが生成される。
【００１４】
ＡｌＧａＮ／ＧａＮヘテロ構造１２の表面には、ＳｉＮ等の第１の絶縁膜２６が設けられている。この第１の絶縁膜２６の上に、ゲート１８が設けられている。更に、第１の絶縁膜２６の上に、ＳｉＯ２膜等の第２の絶縁膜２８が設けられている。この第２の絶縁膜２８の上に、ＦＰ２０が設けられている。このゲート１８およびＦＰ２０を挟むように、ソース１４およびドレイン１６が設けられている。
【００１５】
ゲート１８およびその近傍のヘテロ構造１２（絶縁膜２６,２８を含む）は、ＨＥＭＴトランジスタとして動作する。また、ＦＰ２０およびその近傍のヘテロ構造１２（絶縁膜２６,２８を含む）も、ＨＥＭＴトランジスタとして動作する。従って、トランジスタ４の等価回路は、図１に示すように、ゲート１８に対応するトランジスタ３０（以下、ＧａＮ−ＨＥＭＴと呼ぶ）とＦＰ２０に対応するトランジスタ３２（以下、ＦＰトランジスタと呼ぶ）の直列回路である。
【００１６】
ここでＧａＮ−ＨＥＭＴ３０の閾値は、例えば１〜３Ｖ程度である。一方、ＦＰトランジスタ３２の閾値は、例えば−４０Ｖ程度である。すなわち本実施の形態のトランジスタ４は、図２に示すように、正の閾値電圧を有する第１のトランジスタ領域３４と、第１のトランジスタ領域３４に直列に接続され負の閾値電圧を有する第２のトランジスタ領域３６とを有している。
【００１７】
ＧａＮ−ＨＥＭＴ３０のソースドレイン間の耐圧（以下、耐圧と呼ぶ）は、例えば１００Ｖ程度であり、ＦＰトランジスタ３２の耐圧は定電圧源ＶＤＤの電圧（例えば、３８０Ｖ）より十分に高い。ＧａＮ−ＨＥＭＴ３０およびＦＰ−トランジスタ３２の特性（閾値、耐圧）の違いは、ゲート１８の下側の絶縁膜２６の厚さとＦＰ２０の下側の絶縁膜２６,２８の厚さの違いによるものである。
【００１８】
トランジスタ４のソース１４は、図１に示すように接地される。一方、トランジスタ４のドレインは、負荷インダクタ６の一端に接続される。負荷インダクタ６の他端は、例えば定電圧源ＶＤＤに接続される。ＧａＮ-ＨＥＭＴ３０およびＦＰトランジスタ３２には、制御回路２の出力が供給される。尚、負荷インダクタ６の上記一端は、例えば電源システムに含まれるダイオードに接続される。
【００１９】
制御装置２は、図１に示すように、検出回路３８と、タイミング制御回路４０と、駆動回路４２とを有している。検出回路３８は、電源システム（図示せず）で生成される電源電圧を測定し、トランジスタ４を駆動するタイミングを検出する。この結果からPWM信号を生成し、トランジスタ４のON/OFFを制御し、目的の電圧を得る。
【００２０】
タイミング制御回路４０は、トランジスタ４を駆動するタイミングに応答して、ゲート１８を駆動する第１の駆動タイミングと、ＦＰ２０を駆動する第２の駆動タイミングとを制御する。この第２の駆動タイミングは、第１の駆動タイミングとは異なる時刻に発生するタイミングである。
【００２１】
駆動回路４２は、第１の駆動タイミングに応答してゲート１８を駆動し、第２の駆動タイミングに応答してＦＰ２０を駆動する。
【００２２】
更に、検出回路３８は、トランジスタ４の駆動を終了させる終了タイミングを生成する。タイミング制御回路４０は、このトランジスタ４の駆動を終了させるタイミングに応答して、ゲート１８の駆動を終了させる第１の終了タイミングと、ＦＰ２０の駆動を終了させる第２の終了タイミングとを制御する。この第２の終了タイミングは、第１の終了タイミングとは異なる時刻に発生するタイミングである。
【００２３】
駆動回路４２は、この第１の終了タイミングに応答してゲート１８の駆動を終了させ、第２の終了タイミングに応答してＦＰ２０の駆動を終了させる。
【００２４】
（２）動作
図３は、制御回路２の動作の一例を説明するタイムチャートである。横軸は、時間である。縦軸は、電圧である。検出回路３８は外部信号を監視し、トランジスタ４を駆動するタイミングを検出する。検出回路３８は、検出したタイミングに応答してタイミング生成パルスを生成する。例えば、検出回路３８は、外部信号の電圧が基準電圧より低くなるタイミングを検出し、検出したタイミングに応答してＰＷＭ（Pulse Width Modulation）パルスを生成する。
【００２５】
図３に示すように、タイミング制御回路４０は、ＰＷＭパルスの立ち上りタイミングＴ０に応答して、ＦＰ制御パルスＦＣと、ゲート制御パルスＧＣを生成する。尚、パルスの立ち上がりタイミングとは、パルスの立ち上がりエッジ内の所定の時刻（例えば、ピーク値の９０％までパルスが立ち上がった時刻）のことである。
【００２６】
駆動回路４２は、ゲート制御パルスＧＣの立ち上りタイミングＴ１に応答して、ゲート駆動パルスＧ２を生成する。ゲート１８は、このゲート駆動パルスＧ２により駆動される。また、駆動回路４２は、ＦＰ制御パルスＦＣの立ち上りタイミングＴ２に応答して、ＦＰ駆動パルスＧ１を生成する。ＦＰ２０は、このＦＰ駆動パルスＧ１により駆動される。これら一連の動作により、トランジスタ４は導通する。
【００２７】
また、タイミング制御回路４０は、ＰＷＭパルスの立下りタイミングＴ３に応答して、ゲート制御パルスＧＣとＦＰ制御パルスＦＣを終了させる。駆動回路４２は、ＦＰ制御パルスＦＣの立ち下がりタイミングＴＭ４に応答して、ＦＰ駆動パルスＧ１を終了させる。また、駆動回路４２は、ゲート制御パルスＧＣの立ち下がりタイミングＴ５に応答して、ゲート駆動パルスＧ２を終了させる。これら一連の動作により、トランジスタ４は非導通になる。ここで、パルスの立下りタイミングとは、パルスの立下りエッジ内の所定の時刻（例えば、ピーク値の１０％まで、パルスが立ち下がった時刻）である。
【００２８】
このような制御装置２の動作は、タイミングの連鎖という観点で説明することができる。検出回路３８は、例えば、外部信号の電圧が基準電圧以下になるタイミングを検出する。検出回路３８は、この検出したタイミングに応答して、ＰＷＭパルスの立ち上りタイミングＴ０を生成する。
【００２９】
タイミング制御回路４０は、この立ち上りタイミングＴ０に応答して、ゲート制御パルスＧＣの立ち上りタイミングＴ１（第１の駆動タイミング）およびＦＰ制御パルスＦＣの立ち上りタイミングＴ２（第２の駆動タイミング）を生成する。
【００３０】
駆動回路４２は、ゲート制御パルスＧＣの立ち上がりタイミングＴ１に応答してゲート駆動パルスＧ２を生成し、ゲート１８を駆動する。また、駆動回路４２は、ＦＰ制御パルスＦＣの立ち上がりタイミングＴ２に応答してＦＰ駆動パルスＧ１を生成し、ＦＰ２０を駆動する。これにより、トランジスタ４は導通する。尚、ＦＰ制御パルスＦＣの立ち上がりタイミングＴ２は、ゲート制御パルスＧＣの立ち上がりタイミングＴ１より遅く発生するタイミングである。
【００３１】
以上のように、検出回路３８が検出するタイミングから始まるタイミングの連鎖により、トランジスタ４は駆動される。従って、検出回路３８が検出するタイミングは、トランジスタを駆動するタイミングである。また、検出回路３８が検出するタイミングは、トランジスタを導通させるタイミングである。
【００３２】
また、検出回路４０は、例えば外部信号の電圧と基準電圧の差分に応じて、ＰＷＭパルスの幅を調整する。すなわち、検出回路４０は、ＰＷＭパルスの立ち下がりタイミングＴ３を生成する。
【００３３】
タイミング制御回路４０は、この立ち下がりタイミングＴ３に応答して、ＦＰ制御パルスＦＣの立ち下がりタイミングＴ４（第２の終了タイミング）およびゲート制御パルスＧＣの立ち下がりタイミングＴ５（第１の終了タイミング）を生成する。
【００３４】
駆動回路４２は、ＦＰ制御パルスＦＣの立ち下がりタイミングＴ４に応答して、ＦＰ駆動パルスＧ１を終わらせる。すなわち駆動回路４２は、ＦＰ２０の駆動を終了する。また、駆動回路４２は、ゲート制御パルスＧＣのタイミングＴ５に応答して、ゲート駆動パルスＧ２を終わらせる。すなわち駆動回路４２は、ゲート１８の駆動を終了する。これにより、トランジスタ４は非道通になる。尚、ゲート制御パルスＧＣの立ち下がりタイミングＴ５は、ＦＰ制御パルスＦＣの立ち下がりタイミングＴ４より遅く発生するタイミングである。
【００３５】
以上のように、ＰＷＭパルスの立下りタイミングＴ３から始まるタイミングの連鎖により、トランジスタ４の駆動は終了する。従って、ＰＷＭパルスの立下りタイミングＴ３は、トランジスタ４の駆動を終了させるタイミングである。また、ＰＷＭパルスの立下りタイミングＴ３は、トランジスタ４を非導通にさせるタイミングである。
【００３６】
図４は、トランジスタ４の動作の一例を説明する図である。横軸は時間である。縦軸は電圧である。図４には、トランジスタ４のドレイン電位の時間変化Ｖｄと、ノードＮ１における電位の時間変化Ｖｎ１が示されている。ノードＮ１は、図１に示すように、ＧａＮ−ＨＥＭＴ３０とＦＰトランジスタ３２の間のノードである。また、図４には、ＦＰ２０に供給されるＦＰ駆動パルスＧ１と、ゲート１８に供給されるゲート駆動パルスＧ２も示されている。図４に示す例では、負荷インダクタ６に供給される電圧ＶＤＤは３８０Ｖである。
【００３７】
トランジスタ４の動作は、４つの期間に分けて説明することができる。第１の期間４６は、ゲート駆動パルスＧ２およびＦＰ駆動パルスＧ１が供給される前の期間である。第１の期間４６のゲート電位およびＦＰの電位（以下、ＦＰ電位と呼ぶ）は、例えば０Ｖ（ソース１４の電位）である。ＧａＮ−ＨＥＭＴ３０は、ゲート電位が閾値（１〜３Ｖ）以下なので、導通していない。このため、ＦＰトランジスタ３２の閾値の絶対値より僅かに高い電圧までノードＮ１の電位が上昇して、ＦＰトランジスタ３２は非導通になる。
【００３８】
例えば、ＦＰトランジスタ３２の閾値が−４０Ｖの場合、ノードＮ１の電位は４０Ｖより僅かに高くなり、ＦＰトランジスタ３２は非導通になる。このようにノードＮ１の電位が入力電源の電圧（例えば、３８０Ｖ）より低くなるので、ＧａＮ―ＨＥＭＴ３０は絶縁破壊を起こさない。
【００３９】
第２の期間４８は、ゲート駆動パルスＧ２の供給が開始する期間である。第２の期間４８に、ゲート電位は、例えば０Ｖから１０Ｖに上昇する。一方、ＦＰ電位は、例えば０Ｖのままである。ゲート電位の上昇に応答して、まずＧａＮ−ＨＥＭＴ３０が導通する。このためノードＮ１の電位Ｖｎ１が略０Ｖに低下し、ノードＮ１に対するＦＰ２０の電圧が、例えば−４０Ｖから０Ｖに上昇する。その結果、ＦＰトランジスタ３２も導通し、ドレイン電位Ｖｄも低下する。但し、ＦＰトランジスタ３２のオン抵抗が十分に低下しないので、ドレイン電位Ｖｄは０Ｖ近傍までは低下しない。
【００４０】
第３の期間５０は、ＦＰ２０にＦＰ駆動パルスＧ１が供給される期間である。ＦＰ電位は、例えば０Ｖから５０Ｖに上昇する。一方、第３の期間５０の間、ゲート電位は、例えば１０Ｖのままである。このように第３の期間５０の間、ＦＰ２０は、ゲート１８の駆動電圧より高い電圧で駆動される。従って、ＦＰトランジスタ３２のオン抵抗は、第２の期間４８より十分低くなる。その結果、ドレイン電位Ｖｄは略０Ｖになり、トランジスタ４の消費電力は小さくなる。
【００４１】
第４の期間５２は、ゲート駆動パルスＧ２に先行して、ＦＰ駆動パルスＧ１の供給が終了する期間である。第４の期間５２のゲート電位は、例えば１０Ｖである。ＦＰ電位は、例えば５０Ｖから０Ｖ（ソース１４の電位）に減少する。ＦＰ電位の減少に応答して、ＦＰトランジスタ３２のオン抵抗が増加する。しかし、ゲート電位がＧａＮ―ＨＥＭＴの閾値以上に保たれているので、ＧａＮ−ＨＥＭＴ３０およびＦＰトランジスタ３２は導通している。
【００４２】
第５の期間５４は、ゲート駆動パルスＧ２の供給が終了する期間である。第５の期間５４のゲート電位は、例えば１０Ｖから０Ｖに減少する。ＦＰ電位は、例えば０Ｖ（ソース１４の電位）のままである。ゲート電位の減少に応答して、まずＧａＮ−ＨＥＭＴ３０が非導通になる。このためノードＮ１の電位Ｖｎ１が上昇し、ノードＮ１に対するＦＰ２０の電圧がＦＰ２０の閾値以下になる。その結果、ＦＰトランジスタ３２も非導通になる。
【００４３】
図４に示すように、本実施の形態では、ＦＰ２０とゲート１８は別々のタイミングで駆動される。従って、駆動回路４２の負担は軽減される。このため、トランジスタ４のスイッチング速度が高速化する。因みに、ＦＰ２０の容量値は、例えば数１００ｐＦに及ぶ大きな値である。
【００４４】
また、本実施の形態では、ゲート１８の駆動開始後に、ＦＰ２０の駆動が開始する。このためＧａＮ−ＨＥＭＴ３０が非導通状態から導通状態に遷移する際（第２の期間４８）に、ＦＰ駆動パルスＧ１に引っ張られて、ノードＮ１の電位Ｖｎ１が上昇することはない。従って、ノード電位Ｖｎ１によって二次元電子が過度に加速されて、ＡｌＧａＮ障壁層２４や絶縁膜２６に注入されることもない。このため二次元電子がＡｌＧａＮ障壁層２４や絶縁膜２６にトラップされて、ＧａＮ−ＨＥＭＴ３０の閾値を変動させることはない。
【００４５】
ＧａＮ−ＨＥＭＴ３０が導通状態から非導通状態になる際（第５の期間５４の先頭部分）にも、ＧａＮ−ＨＥＭＴ３０を流れる二次元電子は、ノードＮ１の電位Ｖｎ１により加速される。本実施の形態では、ＦＰ２０の駆動終了後にゲート１８の駆動が終了するので、ＧａＮ−ＨＥＭＴ３０が導通状態から非導通状態になる際にＦＰ２０の電位に引っ張られて、ノードＮ１の電位Ｖｎ１が過度に上昇することはない。従って、この場合にも、二次元電子がＡｌＧａＮ障壁層２４や絶縁膜２６にトラップされて、ＧａＮ−ＨＥＭＴ３０の閾値を変動させることはない。
【００４６】
尚、第３の期間５０の間、ＧａＮ−ＨＥＭＴ３０には電流が常に流れる。しかし、ノードＮ１の電位Ｖｎ１は高々数Ｖなので、二次元電子がＧａＮ障壁層２４や絶縁膜２６にトラップされることはない。
【００４７】
図５は、ＦＰ２０がＧａＮ−ＨＥＭＴ３０のソースに接続されたトランジスタの等価回路である。このトランジスタでは、ＧａＮ−ＨＥＭＴ３０が導通しても、ＦＰ２０の電位は０Ｖ（ソース１４の電位）のままである。従って、ＦＰトランジスタ３２のオン抵抗が十分に低くならず、トランジスタの消費電力が高くなる。一方、本実施の形態では、ＦＰトランジスタ３２のオン抵抗が小さくなるので、このような問題は起きない。
【００４８】
図６は、ＦＰ２０がゲート１８に接続されたトランジスタの等価回路である。このトランジスタでは、ゲート１８とＦＰ２０が同時に駆動される。このため駆動回路４２の負担が大きく、トランジスタのスイッチング速度の高速化は困難である。また、ゲート１８と同じ駆動電圧がＦＰ２０にも供給されるので、ＧａＮ−ＨＥＭＴ３０が導通する際、ＧａＮ−ＨＥＭＴ３０のドレイン電位（ノードＮ１の電位）がＦＰ電位（＝ゲート電位）に引っ張られて上昇する。このため過度に加速された二次元電子がゲート直下の絶縁膜等にトラップされて、ＧａＮ−ＨＥＭＴ３０の閾値を変動させる。一方、本実施の形態では、ゲート１８の駆動開始後にＦＰ２０を駆動するので、このような問題は起きない。
【００４９】
また、ＧａＮ−ＨＥＭＴ３０が非導通になる際にも、二次元電子がゲート直下の絶縁膜等にトラップされて、ＧａＮ−ＨＥＭＴ３０の閾値を変動させる。一方、本実施の形態では、ＦＰ３０の駆動終了後にゲートの駆動を終了するので、このような問題は起きない。
【００５０】
―検出回路―
図７は、検出回路３８の構成図の一例である。図７に示すように、検出回路３８は、アナログデジタル変換回路５４と論理回路５６を有している。論理回路５６は、例えばＦＰＧＡ（Field-Programmable Gate Array）である。論理回路５６の代わりに、ＣＰＵ（Central Processing Unit）と、論理回路５６の機能をＣＰＵ（Central Processing Unit）に実現させるためのプログラムが記録されたメモリを設けてもよい。このメモリは、ＣＰＵが行う演算処理にも用いられる。
【００５１】
アナログデジタル変換回路５４は、外部端子５５に供給される外部信号をアナログデジタル変換し、得られた外部信号のデータを論理回路５６に供給する。論理回路５６は、得られた外部信号のデータ（例えば、外部信号の電圧）に基づいて、タイミング生成パルス（例えば、ＰＷＭパルス）を生成する。生成されたタイミング生成パルスは、出力端子５７を介して、タイミング制御回路４０に供給される。
【００５２】
―タイミング制御回路―
図８は、タイミング制御回路４０の構成図の一例である。図９は、図８のタイミング制御回路の動作を説明するタイムチャートである。図８に示すように、このタイミング制御回路は、例えば遅延回路５８、ＡＮＤゲート６０、およびＯＲゲート６２を有している。
【００５３】
図９に示すように、タイミング生成パルス（図９ではＰＷＭパルス）が入力端子６４に供給されると、ＯＲゲート６２は、タイミング生成パルスの立ち上がりタイミングＴ０に応答してゲート制御パルスＧＣを生成する。生成されたゲート制御パルスＧＣは、第２の出力端子６５ｂを介して、次段の駆動回路４２に供給される。
【００５４】
遅延回路５８は、タイミング生成パルスの立ち上がりタイミングＴ０に応答して、遅延パルスＤ１を生成する。遅延時間は、例えば１００ｎｓ程度である。この遅延パルスＤ１の立ち上がりタイミングＴ１０に応答して、ＡＮＤゲート６０はＦＰ制御パルスＦＣを生成する。生成されたＦＰ制御パルスＦＣは、第１の出力端子６５ａを介して、次段の駆動回路４２に供給される。
【００５５】
その後タイミング生成パルスが立ち下がると、その立下りタイミングＴ３に応答して、ＡＮＤゲート６０はＦＰ制御パルスＦＣを終了させる。遅延回路５８は、タイミング生成パルスの立下りタイミングＴ３に応答して、遅延パルスＤ１を終了させる。この遅延パルスＤ１の立下りタイミングＴ１２に応答して、ＯＲゲート６２は、ゲート制御パルスＧＣを終了させる。
【００５６】
図１０は、タイミング制御回路４０の別の例を示す構成図ある。図１１は、図１０のタイミング制御回路の動作を説明するタイムチャートである。図１０に示すように、このタイミング制御回路は、例えば第１の遅延回路５８ａ、第２の遅延回路５８ｂ、ＡＮＤゲート６０、およびＯＲゲート６２を有している。ここで、第１の遅延回路５８ａの入力端子６６ａには、ゲート駆動パルスＧ２が供給される。一方、第２の遅延回路５８ｂの入力端子６６ｂには、ＦＰ駆動パルスＧ１が供給される。
【００５７】
図１１に示すように、タイミング生成パルス（図１１ではＰＷＭパルス）が入力端子６４に供給されると、ＯＲゲート６２は、タイミング生成パルスの立ち上がりタイミングＴ０に応答してゲート制御パルスＧＣを生成する。生成されたゲート制御パルスＧＣは、第２の出力端子６５ｂを介して、次段の駆動回路４２に供給される。
【００５８】
このゲート制御パルスＧＣの立ち上りタイミングに応答して、次段の駆動回路４２は、ゲート駆動パルスＧ２を生成する。このゲート駆動パルスＧ２の立ち上がりタイミングＴ２０に応答して、第１の遅延回路５８ａは、第１の遅延パルスＤ１を生成する。この第１の遅延パルスＤ１の立ち上がりタイミングＴ２２に応答して、ＡＮＤゲート６０は、ＦＰ制御パルスＦＣを生成する。生成されたＦＰ制御パルスＦＣは、第１の出力端子６５ａを介して、次段の駆動回路４２に供給される。
【００５９】
このＦＰ制御パルスＦＣの立ち上がりタイミングに応答して、次段の駆動回路４２はＦＰ駆動パルスＧ１を生成する。第２の遅延回路５８ｂは、ＦＰ駆動パルスＧ１の立ち上がりタイミングＴ２４に応答して、第２の遅延パルスＤ２を生成する。
【００６０】
その後タイミング生成パルス（ＰＷＭパルス）が立ち下がると、その立下りタイミングＴ３に応答して、ＡＮＤゲート６０はＦＰ制御パルスＦＣを終了させる。このＦＰ制御パルスＦＣの立下りタイミングＴ４に応答して、次段の駆動回路４２はＦＰ駆動パルスＧ１を終了させる。
【００６１】
このＦＰ駆動パルスＧ１の終了タイミングＴ２６に応答して、第２の遅延回路５８ｂは、第２の遅延パルスＤ２を終了させる。この第２の遅延パルスＤ２の終了タイミングＴ２８に応答して、ＯＲゲート６２はゲート駆動パルスＧＣを終了させる。このゲート駆動パルスＧＣの終了タイミング３０に応答して、次段の駆動回路４２はゲート駆動パルスＧ２を終了させる。
【００６２】
―駆動回路―
図１２は、駆動回路４２の構成図の一例である。この駆動回路は、図１２に示すように、第１のレベル変換＆駆動回路６８ａ、ＦＰ電源７０ａ、第２のレベル変換＆駆動回路６８ｂ、およびゲート電源７０ｂを有している。
【００６３】
第１のレベル変換＆駆動回路６８ａに接続された第１の入力端子７２ａには、ＦＰ制御パルスＦＣが供給される。ＦＰ制御パルスＦＣが供給されると、第１のレベル変換＆駆動回路６８ａは、ＦＰ制御パルスＦＣをＦＰ駆動パルスＧ１に変換する。ＦＰ駆動パルスＧ１のピーク値は、第１のレベル変換＆駆動回路６８ａにＦＰ電源７０ａが供給する電圧ＶＦＰ（例えば、５０Ｖ）である。ＦＰ駆動パルスＧ１は、第１の出力端子７３ａを介して、トランジスタ４のＦＰ２０に供給される。
【００６４】
第２のレベル変換＆駆動回路６８ｂに接続された第２の入力端子７２ｂには、ゲート制御パルスＧＣが供給される。ゲート制御パルスＧＣが供給されると、第２のレベル変換＆駆動回路６８ｂは、ゲート制御パルスＧＣをゲート駆動パルスＧ２に変換する。ゲート駆動パルスＧ２のピーク値は、第２のレベル変換＆駆動回路６８ｂにゲート電源７０ｂが供給する電圧ＶＧ（例えば、１０Ｖ）である。このゲート駆動パルスＧ２は、第２の出力端子７３ｂを介して、トランジスタ４のゲート１８に供給される。
【００６５】
（実施の形態２）
図１３は、本実施の形態の制御システム７４を有するＰＦＣ（Power Factor Control） 回路７６の構成図である。図１３に示すように、本実施の形態のＰＦＣ回路７６は、制御システム７４と、励磁回路７８と、帰還回路８０を有している。
【００６６】
制御システム７４は、制御回路２とトランジスタ４とを有している。制御回路２およびトランジスタ４は、実施の形態１で説明したものである。励磁回路７８は、インダクタ８２、ダイオード８４、およびキャパシタ８６を有している。帰還回路８０は、第１の抵抗Ｒ１と第２の抵抗Ｒ２を有している。
【００６７】
励磁回路７８の入力端子Ｖｉｎには、入力電源が接続される。入力電源としては、定電圧源、交流電源、整流電圧を生成する整流電源などを用いることができる。入力電源の電圧は、例えば１００Ｖである。励磁回路７８は、キャパシタ８６を充電する。ＰＦＣ回路７６は、充電されたキャパシタ８６の両端に発生する電圧（以下、出力電圧と呼ぶ）を出力する。
【００６８】
帰還回路８０はこの出力電圧を分圧して、制御装置２の検出回路３８に帰還する。検出回路３８は帰還される電圧と、目標電圧（例えば、３８０Ｖ）に対応する電圧（例えば、３８０Ｖ×Ｒ２／（Ｒ１＋Ｒ２））を比較する。帰還される電圧が目標電圧に対応する電圧より低い場合、検出回路３８は、タイミング生成パルス（例えば、ＰＷＭパルス）を生成する。ＰＷＭパルスの幅は、例えば目標電圧（例えば、３８０Ｖ）に対応する電圧と帰還される電圧の差分により調整される。このＰＷＭパルスに応答して、タイミング制御回路４０および駆動回路４２は、トランジスタ４を導通させる。
【００６９】
トランジスタ４が導通すると、入力電源はインダクタ８２を介して接地される。その結果、インダクタ８２に電流が流れて、磁気エネルギーがインダクタ８２に蓄積される。次にトランジスタ４が非導通にされると、インダクタ８２に蓄積された電磁エネルギーにより、キャパシタ８６が充電される。従って、ＰＦＣ回路７６の出力電圧は、目標電圧の近傍に保持される。
【００７０】
実施の形態１で説明したように、制御システム７４によれば、トランジスタ４のオン抵抗が小さくなる。その結果、トランジスタ４の電力損失は小さくなる。従って、本制御システム７６によれば、ＰＦＣ回路の電力変換効率を向上させることができる。
【００７１】
尚、ＰＦＣ回路の出力電圧の制御方法としては、上記方法以外にも種々のものがある。例えば、検出回路３８は、ＰＦＣ回路の出力電圧が最低目標電圧（例えば、３７５Ｖ）以下になるタイミングを検出して、ＰＷＭパルスを繰り返し生成する。その後、検出回路３８は、出力電圧が最高目標電圧（例えば、３８５Ｖ）を超えたタイミングでＰＷＭパルスの生成を停止する。タイミング制御回路４０および駆動回路４２は、検出回路３８が生成するＰＷＭパルスに応答して、トランジスタ４を導通する。この制御によれば、ＰＦＣ回路７６の出力電圧は、最低目標電圧と最高目標電圧の間に保持される。
【００７２】
（実施の形態３）
本実施の形態は、実施の形態２とは異なるトランジスタを有する制御システムに関する。図１４は、本実施の形態の制御システムのトランジスタ４ａの断面図である。図１５は、トランジスタ４ａの等価回路である。図１４に示すように、トランジスタ４ａは、第１のＦＰ２０ａと第２のＦＰ２０ｂを有している。
【００７３】
従って、トランジスタ４ａの等価回路（図１５参照）は、ＧａＮ−ＨＥＭＴ３０と、第１のＦＰトランジスタ３２ａと、第２のＦＰトランジスタ３２ｂとを有している。ＧａＮ−ＨＥＭＴ３０、第１のＦＰトランジスタ３２ａ、および第２のＦＰトランジスタ３２ｂは、それぞれゲート１８、第１のＦＰ２０ａ、および第２のＦＰ２０ｂに対応している。
【００７４】
ゲート１８には、制御回路３８が生成するゲート駆動パルスが供給される。また、第１のＦＰ２０ａには、制御回路３８が生成するＦＰ駆動パルスが供給される。一方、第２のＦＰ２０ｂには、トランジスタ４ａのソースＳが接続される（図１５参照）。
【００７５】
ＧａＮ−ＨＥＭＴ３０の閾値は、例えば１〜３Ｖ程度である。第１のＦＰトランジスタ３２ａの閾値は、負電圧（例えば−１０Ｖ程度）である。第２のＦＰトランジスタ３２ｂの閾値は、第１のＦＰトランジスタ３２ａの閾値より低い負の電圧（例えば−４０Ｖ程度）である。
【００７６】
第２のＦＰトランジスタ３２ｂを設けることにより、第１のＦＰトランジスタ３２ａのドレイン電位（ノードＮ２の電位）を、トランジスタ４ａのドレインＤの電位（例えば、３８０Ｖ）より低い電位（例えば、４０Ｖ）することができる。従って、第１のＦＰ３２ａの下側の絶縁膜２８ａ,２６を薄くすることができる。従って、第１のＦＰトランジスタ３２ａのオン抵抗を低くすることができる。
【００７７】
また、第１のＦＰトランジスタ３２ａのドレイン電位（ノードＮ２の電位）が低くなるので、第１のＦＰ３２ａの長さ（電子の走行方向の長さ）を短くすることができる。これにより、第１のＦＰ３２ａの容量が小さくなり、トランジスタ４ａのスイッチング速度が速くなる。
【００７８】
その他の構造および動作は、実施の形態１および２のトランジスタ４と略同じである。また、制御回路も、実施の形態１および２の制御回路２と略同じである。
【００７９】
以上の実施の形態では、トランジスタ４,４ａは、ＧａＮ/ＡｌＧａＮへテロ接合を有する高移動度化合物半導体トランジスタである。しかし、トランジスタ４,４ａは、他の高移動度化合物半導体トランジスタであってよい。例えば、トランジスタ４,４ａは、ＧａＡｓ/ＡｌＧａＡｓへテロ接合を有する高移動度化合物半導体トランジスタであってもよい。
【００８０】
また、以上の実施の形態では、検出回路３８が生成する制御パルスは、ＰＷＭパルスである。しかし、検出回路３８は、他の制御パルスを生成してもよい。例えば、検出回路３８は、ＰＦＭ（Pulse Frequency Modulation）パルスを生成してもよい。
【００８１】
以上の実施の形態１〜３に関し、更に以下の付記を開示する。
【００８２】
（付記１）
ゲートとフィールドプレートとを有するトランジスタを制御する制御回路であって、
前記トランジスタを駆動するタイミングを検出する検出回路と、
前記駆動するタイミングに応答して、前記ゲートを駆動する第１の駆動タイミングと、前記フィールドプレートを駆動する第２の駆動タイミングとを制御するタイミング制御回路と、
前記第１の駆動タイミングに応答して前記ゲートを駆動し、前記第２の駆動タイミングに応答して前記フィールドプレートを駆動する駆動回路とを有することを
特徴とするトランジスタの制御回路。
【００８３】
（付記２）
前記検出回路は、前記駆動するタイミングとして、前記トランジスタを導通させるタイミングを検出し、
前記タイミング制御回路は、前記導通させるタイミングに応答して、前記第１の駆動タイミングおよび前記第１の駆動タイミングより遅い前記第２の駆動タイミングを生成することを
特徴とする付記１に記載のトランジスタの制御回路。
【００８４】
（付記３）
前記検出回路は、更に前記トランジスタの駆動を終了させるタイミングを生成し、
前記タイミング制御回路は、更に前記終了させるタイミングに応答して、前記ゲートの駆動を終了させる第１の終了タイミングと、前記フィールドプレートの駆動を終了させる第２の終了タイミングとを制御し、
前記駆動回路は、前記第１の終了タイミングに応答して前記ゲートの駆動を終了し、前記第２の終了タイミングに応答して前記フィールドプレートの駆動を終了することを
特徴とする付記１または２に記載のトランジスタの制御回路。
【００８５】
（付記４）
前記検出回路は、前記終了させるタイミングとして、前記トランジスタを非導通にさせるタイミングを生成し、
前記タイミング制御回路は、前記非導通にさせるタイミングに応答して、前記第２の終了タイミングおよび前記第２の終了タイミングより遅い前記第１の終了タイミングを生成することを
特徴とする付記３に記載のトランジスタの制御回路。
【００８６】
（付記５）
前記駆動回路は、前記ゲートの駆動電圧より高い電圧で、前記フィールドプレートを駆動することを
特徴とする付記１乃至４の何れか１項に記載のトランジスタの制御回路。
【００８７】
（付記６）
前記トランジスタは、高移動度化合物半導体トランジスタであることを
特徴とする付記１乃至５の何れか１項に記載のトランジスタの制御回路。
【００８８】
（付記７）
ゲートとフィールドプレートとを有するトランジスタと、
前記トランジスタを駆動するタイミングを検出する検出回路と、
前記駆動するタイミングに応答して、前記ゲートを駆動する第１の駆動タイミングと、前記フィールドプレートを駆動する第２の駆動タイミングとを制御するタイミング制御回路と、
前記第１の駆動タイミングに応答して前記ゲートを駆動し、前記第２の駆動タイミングに応答して前記フィールドプレートを駆動する駆動回路とを有することを
特徴とするトランジスタの制御システム。
【００８９】
（付記８）
前記検出回路は、前記駆動するタイミングとして、前記トランジスタを導通させるタイミングを検出し、
前記タイミング制御回路は、前記導通させるタイミングに応答して、前記第１の駆動タイミングおよび前記第１の駆動タイミングより遅い前記第２の駆動タイミングを生成することを
特徴とする付記７に記載のトランジスタの制御システム。
【００９０】
（付記９）
前記検出回路は、更に前記トランジスタの駆動を終了させるタイミングを生成し、
前記タイミング制御回路は、更に前記終了させるタイミングに応答して、前記ゲートの駆動を終了させる第１の終了タイミングと、前記フィールドプレートの駆動を終了させる第２の終了タイミングとを制御し、
前記駆動回路は、前記第１の終了タイミングに応答して前記ゲートの駆動を終了し、前記第２の終了タイミングに応答して前記フィールドプレートの駆動を終了することを
特徴とする付７または８に記載のトランジスタの制御システム。
【００９１】
（付記１０）
前記検出回路は、前記終了させるタイミングとして、前記トランジスタを非導通にさせるタイミングを生成し、
前記タイミング制御回路は、前記非導通にさせるタイミングに応答して、前記第２の終了タイミングおよび前記第２の終了タイミングより遅い前記第１の終了タイミングを生成することを
特徴とする付記９に記載のトランジスタの制御システム。
【００９２】
（付記１１）
前記駆動回路は、前記ゲートの駆動電圧より高い電圧で、前記フィールドプレートを駆動することを
特徴とする付記７乃至１０の何れか１項に記載のトランジスタの制御システム。
【００９３】
（付記１２）
フィールドプレートとゲートとを有するトランジスタを制御する方法であって、
前記フィールドプレートと前記ゲートを別々のタイミングで駆動することを
特徴とするトランジスタの制御方法。
【００９４】
（付記１３）
前記ゲートの駆動開始後に、前記フィールドプレーの駆動を開始することを
特徴とする付記１２に記載のトランジスタの制御方法。
【００９５】
（付記１４）
前記フィールドプレーの駆動終了後に、前記ゲートの駆動を終了することを
特徴とする付記１２または１３の何れか１項に記載のトランジスタの制御方法。
【００９６】
（付記１５）
前記ゲートの駆動電圧より高い電圧で、前記フィールドプレートを駆動することを
特徴とする付記１２乃至１４の何れか１項に記載のトランジスタの制御方法。
【符号の説明】
【００９７】
２・・・制御装置
４・・・トランジスタ
１８・・・ゲート
２０,２０ａ,２０ｂ・・・フィールドフレート
３８・・・検出回路
４０・・・タイミング制御回路
４２・・・駆動回路
７４・・・制御システム
【図１】
0005606960.tif 000002
【図２】
0005606960.tif 000003
【図３】
0005606960.tif 000004
【図４】
0005606960.tif 000005
【図５】
0005606960.tif 000006
【図６】
0005606960.tif 000007
【図７】
0005606960.tif 000008
【図８】
0005606960.tif 000009
【図９】
0005606960.tif 000010
【図１０】
0005606960.tif 000011
【図１１】
0005606960.tif 000012
【図１２】
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【図１３】
0005606960.tif 000014
【図１４】
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【図１５】
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