(57)【特許請求の範囲】
【請求項１】
時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、クロック信号の周期ごとに計数して上位ビットを出力する上位ビットカウンタと、
上記比較器の出力信号を遅延させた複数の信号に応じた上記クロック信号の位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を有し、
上記時間量子化器は、
上記比較器の出力信号を遅延させる遅延部を含み、
上記遅延部は、
上記比較器の出力信号の供給ラインに対して並列に接続された、少なくとも一つの遅延手段を含む
積分型Ａ／Ｄ変換器。
【請求項２】
上記遅延部は、
上記比較器の出力信号の供給ラインに対して並列に接続された、論理しきい値の異なる複数のインバータを含む
請求項１記載の積分型Ａ／Ｄ変換器。
【請求項３】
上記遅延部は、
上記比較器の出力信号の供給ラインに対して並列に接続された、しきい値電圧の異なる複数の比較器を含む
請求項１記載の積分型Ａ／Ｄ変換器。
【請求項４】
上記遅延部は、
上記比較器の出力信号の供給ラインに対して並列に接続された、少なくとも一つの遅延素子を含む
請求項１記載の積分型Ａ／Ｄ変換器。
【請求項５】
時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、クロック信号の周期ごとに計数して上位ビットを出力する上位ビットカウンタと、
上記比較器の出力信号を遅延させた複数の信号に応じた上記クロック信号の位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、
クロック入力に対して縦続接続された複数の第１の遅延素子により生成されるディレイラインと、
入力クロックと、ディレイラインを通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせた制御電圧を出力する遅延同期ループ（ＤＬＬ）機能を有するディレイループと、を含むＤＬＬ回路と、を有し、
上記時間量子化器は、
上記比較器の出力信号を遅延させる遅延部を含み、
上記遅延部は、
上記比較器の出力信号の供給ラインに対して縦続接続に接続された複数の第２の遅延素子を含み、
上記第２の遅延素子の遅延量が上記ＤＬＬ回路による制御電圧に応じて制御される
積分型Ａ／Ｄ変換器。
【請求項６】
上記第２の遅延素子は、上記第１の遅延素子と同等の構成のレプリカ回路により形成されている
請求項５記載の積分型Ａ／Ｄ変換器。
【請求項７】
時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較器で比較する比較ステップと、
上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、クロック信号の周期ごとに計数するカウンタによって上位ビットを出力する上位ビット処理ステップと、
上記比較器の出力信号を遅延させた複数の信号に応じた上記クロック信号の位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化処理ステップと、を有し、
上記時間量子化処理ステップでは、
上記比較器の出力信号の供給ラインに対して並列に接続された、少なくとも一つの遅延手段により上記比較器の出力信号を遅延させる
積分型Ａ／Ｄ変換方法。
【請求項８】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する積分型アナログデジタル（Ａ／Ｄ）変換器を含み、
上記積分型Ａ／Ｄ変換器は、
時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、クロック信号の周期ごとに計数して上位ビットを出力する上位ビットカウンタと、
上記比較器の出力信号を遅延させた複数の信号に応じた上記クロック信号の位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を含み、
上記時間量子化器は、
上記比較器の出力信号を遅延させる遅延部を含み、
上記遅延部は、
上記比較器の出力信号の供給ラインに対して並列に接続された、少なくとも一つの遅延手段を含む
固体撮像素子。
【請求項９】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を含み、
上記画素信号読み出し部は、
画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する積分型アナログデジタル（Ａ／Ｄ）変換器を有し、
上記積分型Ａ／Ｄ変換器は、
時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、クロック信号の周期ごとに計数して上位ビットを出力する上位ビットカウンタと、
上記比較器の出力信号を遅延させた複数の信号に応じた上記クロック信号の位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を含み、
上記時間量子化器は、
上記比較器の出力信号を遅延させる遅延部を含み、
上記遅延部は、
上記比較器の出力信号の供給ラインに対して並列に接続された、少なくとも一つの遅延手段を含む
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子に適用可能な積分型Ａ／Ｄ変換器、積分型Ａ／Ｄ変換方法、固体撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
イメージセンサにおいて積分型アナログ／デジタル変換器（以下、Ａ／Ｄ変換器（Analog Digital Converter)という）を各列に並列に配置する構成が提案されている（特許文献１参照）。
【０００３】
図１は、特許文献１に示される１カラム分を切り出した積分型Ａ／Ｄ変換器のブロック構成を示す図である。
【０００４】
積分型Ａ／Ｄ変換器１は、比較器２、リップルカウンタ３、および転送バス４を有する。
積分型Ａ／Ｄ変換器１では、時間とともに電圧値が線形に変化するランプ波形の参照電圧（参照信号）ＲＡＭＰと入力電圧ＶＳＬとを比較器２で比較し、比較結果は信号ＶＣＯとして出力される。
信号ＶＣＯが変化したタイミングでリップルカウンタ３の動作を開始もしくは停止し、カウント期間を計数することで電圧変化分をデジタル値に変換する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５-３２３３３１号公報
【特許文献２】特開２００５-２２９２６３号公報
【特許文献３】特開２００８-９２０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、この積分型Ａ／Ｄ変換器１において、分解能を高めようとすると同じ電圧変化分においてカウンタの計数をあげることになる。
【０００７】
図２（Ａ）および（Ｂ）は、図１の積分型Ａ／Ｄ変換器で分解能を高めるためにカウンタでの計数をあげる場合を説明するための図である。
たとえば、周波数ｆ［Ｈｚ］のクロックを用いて期間Ｈ［ｓ］でＡ／Ｄ変換を行う積分型Ａ／Ｄ変換器の分解能を１bit高めることを考える。
もし変換期間をＨ［ｓ］を維持しようとする場合、カウンタの計数を２倍にするには図２（Ａ）に示すように、クロック信号ＣＬＫの周波数を２倍の２ｆ［Ｈｚ］に上げる必要がある。
一方、クロック周波数をｆ［Ｈｚ］で維持しようとする場合、カウンタ計数を２倍にするには、図２（Ｂ）に示すように、変換期間を２倍の２Ｈ［ｓ］かかってしまう。
クロック周波数を上げた場合、クロックの消費電流が大幅に増えてしまう。
一方、変換期間を２倍にした場合はフレームレートが落ちてしまう。
このように積分型Ａ／Ｄ変換器は原理上、性能のトレードオフが大きいという問題がある。そのためクロック周波数を維持したまま、分解能を高める技術が望まれている。
【０００８】
この問題に対し、分解能をそのままに高速な変換を実現する積分型Ａ／Ｄ変換器が特許文献２に提示されている。
特許文献２に示される方式では、Ａ／Ｄ変換期間の開始を示す信号でリング発振器を発振させ、発振させている信号を基準クロックとしてカウンタを動作する。
リング発振器の途中の信号を複数取り出し、それをパルス信号の位相情報としてＡ／Ｄ変換期間の終了を示す信号をトリガとして位相情報を同時にラッチすることでクロック周波数より細かい分解能を得ている。
この方式でリング発振器の途中の信号とは、カウントを計数している基準クロックに対し位相をシフトしたクロックであり、位相の異なる複数のクロックを比較結果の信号を用いて同時にラッチすることで位相情報を得ていると言い換えられる。
【０００９】
また、特許文献３では、リング発振器によって位相の異なるクロック信号を発生させ、比較結果の信号でそれをラッチすることで位相情報を得て分解能を高める方式が提案されている。
この方式では、リング発振器と積分型Ａ／Ｄ変換器は分離されているため、イメージセンサのカラムＡＤ方式への応用例も提示されている。
位相の異なるクロックをＡ／Ｄ変換器に分配し、比較結果の信号を用いて複数のクロックを一斉にラッチすることで位相情報を得るという点に関しては、Ａ／Ｄ変換の方式として特許文献２の方式と変わりない。
【００１０】
本発明は、性能のトレードオフが少なく、クロック周波数をあげずに分解能を向上させることが可能な積分型Ａ／Ｄ変換器、積分型Ａ／Ｄ変換方法、固体撮像素子、およびカメラシステムを提供することにある。
【００１１】
本発明の第１の観点の積分型Ａ／Ｄ変換器は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、クロック信号の周期ごとに計数して上位ビットを出力する上位ビットカウンタと、上記比較器の出力信号を遅延させた複数の信号に応じた上記クロック信号の位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を有し、上記時間量子化器は、上記比較器の出力信号を遅延させる遅延部を含み、上記遅延部は、上記比較器の出力信号の供給ラインに対して並列に接続された、少なくとも一つの遅延手段を含む。
また、本発明の第１の観点の積分型Ａ／Ｄ変換器は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、クロック信号の周期ごとに計数して上位ビットを出力する上位ビットカウンタと、上記比較器の出力信号を遅延させた複数の信号に応じた上記クロック信号の位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、クロック入力に対して縦続接続された複数の第１の遅延素子により生成されるディレイラインと、入力クロックと、ディレイラインを通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせた制御電圧を出力する遅延同期ループ（ＤＬＬ）機能を有するディレイループと、を含むＤＬＬ回路と、を有し、上記時間量子化器は、上記比較器の出力信号を遅延させる遅延部を含み、上記遅延部は、上記比較器の出力信号の供給ラインに対して縦続接続に接続された複数の第２の遅延素子を含み、上記第２の遅延素子の遅延量が上記ＤＬＬ回路による制御電圧に応じて制御される。
【００１２】
本発明の第２の観点の積分型Ａ／Ｄ変換方法は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較器で比較する比較ステップと、上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、クロック信号の周期ごとに計数するカウンタによって上位ビットを出力する上位ビット処理ステップと、上記比較器の出力信号を遅延させた複数の信号に応じた上記クロック信号の位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化処理ステップと、を有し、上記時間量子化処理ステップでは、上記比較器の出力信号の供給ラインに対して並列に接続された、少なくとも一つの遅延手段により上記比較器の出力信号を遅延させる。
【００１３】
本発明の第３の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する積分型アナログデジタル（Ａ／Ｄ）変換器を含み、上記積分型Ａ／Ｄ変換器は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、クロック信号の周期ごとに計数して上位ビットを出力する上位ビットカウンタと、上記比較器の出力信号を遅延させた複数の信号に応じた上記クロック信号の位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を含み、上記時間量子化器は、上記比較器の出力信号を遅延させる遅延部を含み、上記遅延部は、上記比較器の出力信号の供給ラインに対して並列に接続された、少なくとも一つの遅延手段を含む。
【００１４】
本発明の第４の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を含み、上記画素信号読み出し部は、画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する積分型アナログデジタル（Ａ／Ｄ）変換器を有し、上記積分型Ａ／Ｄ変換器は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、クロック信号の周期ごとに計数して上位ビットを出力する上位ビットカウンタと、上記比較器の出力信号を遅延させた複数の信号に応じた上記クロック信号の位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を含み、上記時間量子化器は、上記比較器の出力信号を遅延させる遅延部を含み、上記遅延部は、上記比較器の出力信号の供給ラインに対して並列に接続された、少なくとも一つの遅延手段を含む。
【発明の効果】
【００１５】
本発明によれば、性能のトレードオフが少なく、クロック周波数をあげずに分解能を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】特許文献１に示される１カラム分を切り出した積分型Ａ／Ｄ変換器のブロック構成を示す図である。
【図２】図１の積分型Ａ／Ｄ変換器で分解能を高めるためにカウンタでの計数をあげる場合を説明するための図である。
【図３】本発明の第１の実施形態に係る積分型Ａ／Ｄ変換器の構成例を示す図である。
【図４】本実施形態に係る遅延回路の第１の構成例を説明する。
【図５】図４の遅延回路を適用した場合の動作波形を示す図である。
【図６】インバータの基本構成を示す図である。
【図７】本実施形態に係る遅延回路の第２の構成例を説明する。
【図８】図７の遅延回路を適用した場合の動作波形を示す図である。
【図９】本実施形態に係る遅延回路の第３の構成例を説明する。
【図１０】図９の遅延回路を適用した場合の動作波形を示す図である。
【図１１】本第１の実施形態に係るＴＤＣにおけるラッチの構成例を示す図である。
【図１２】２bitの分解能を得る例として、遅延時間差を持つ信号ＶＣＯＡ、ＶＣＯＢによるクロック信号ＣＬＫのラッチタイミングと拡張コードによってクロック信号ＣＬＫの位相情報を得る詳細な原理を示す図である。
【図１３】２bitの分解能を得る場合に、拡張コードの組合せとデコードされる値をまとめて示す図である。
【図１４】本発明の第２の実施形態に係る積分型Ａ／Ｄ変換器に構成例を示す図である。
【図１５】本第２の実施形態に係るＴＤＣにおけるラッチの構成例を示す図である。
【図１６】３bitの分解能を得る例として、遅延時間差を持つ信号ＶＣＯＡ、ＶＣＯＢ、ＶＣＯＣ、ＶＣＯＤによるクロック信号ＣＬＫのラッチタイミングと拡張コードによってクロック信号ＣＬＫの位相情報を得る詳細な原理を示す図である。
【図１７】３bitの分解能を得る場合に、拡張コードの組合せとデコードされる値をまとめて示す図である。
【図１８】本発明の第３の実施形態に係る積分型Ａ／Ｄ変換器に構成例を示す図である。
【図１９】本第３の実施形態に係るＤＬＬ回路とＴＤＣの遅延回路の構成例を示す図である。
【図２０】印加電圧によって遅延量が制御可能な遅延素子の構成例を示す図である。
【図２１】本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図２２】図２１の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【図２３】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図２４】図２１および図２２のＤＡ変換器が生成するランプ（ＲＡＭＰ）波形およびＡＤＣの動作タイミングの一例を示す図である。
【図２５】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（積分型Ａ／Ｄ変換器の第１の構成例）
２．第２の実施形態（積分型Ａ／Ｄ変換器の第２の構成例）
３．第３の実施形態（積分型Ａ／Ｄ変換器の第３の構成例）
４．第４の実施形態（固体撮像素子の全体構成例）
５．第５の実施形態（カメラシステムの構成例）
【００１８】
＜１．第１の実施形態＞
［積分型Ａ／Ｄ変換器の第１の構成例］
図３は、本発明の第１の実施形態に係る積分型Ａ／Ｄ変換器に構成例を示す図である。
【００１９】
本第１の実施形態に係るＡ／Ｄ変換器１０は、比較器１１、上位ビットカウンタとしてのリップルカウンタ１２、時間量子化器（ＴＤＣ：Time-to-Digital Converter）１３、および転送バス１４を有する。
【００２０】
比較器１１は、時間とともに電圧値が線形に変化するランプ波形の参照電圧（参照信号）ＲＡＭＰと入力電圧ＶＳＬとを比較し、その結果に応じたレベルの信号ＶＣＯをリップルカウンタ１２およびＴＤＣ１３に出力する。
【００２１】
リップルカウンタ１２は、基本的に、比較器１１の出力信号ＶＣＯが反転したことをトリガとして動作開始もしくは動作停止し、クロック信号ＣＬＫの周期ごとに計数する上位ビットカウンタとして機能する。
【００２２】
ＴＤＣ１３は、クロック信号ＣＬＫの位相情報をラッチし、そのラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する。
このＴＤＣ１３は、２bitの分解能を有する。
ここで、クロック信号ＣＬＫの周波数をｆ［Ｈｚ］、周期をＴ［ｓ］とする。
ＴＤＣ１３においてｎbitの分解能を得ようとする場合、遅延時間差を持つ信号ＶＣＯは２n-1本、その遅延間隔はＴ/２n［ｓ］である必要がある。
本第１の実施形態のように、２bitの分解能を得る場合、遅延時間差を持つ信号ＶＣＯは信号ＶＣＯＡ、ＶＣＯＢの２つであり、その遅延間隔は上述したように、Ｔ/４[ｓ]である。
【００２３】
ＴＤＣ１３は、遅延部としての遅延回路１３−１と、ラッチおよびデコード部１３−２を有する。
【００２４】
遅延回路１３−１は、比較器１１の出力信号ＶＣＯを受けて、一定の遅延時間差を持つ信号ＶＣＯＡ、ＶＣＯＢを生成して、ラッチおよびデコード部１３−２に出力する。
【００２５】
ラッチおよびデコード部１３−２は、遅延回路１３−１から遅延時間差を持って出力される信号ＶＣＯＡ、ＶＣＯＢに同期してクロック信号ＣＬＫをラッチし、ラッチされた値を、位相情報を表す拡張コードＥＢ［１］、ＥＢ［０］として保持する。
ラッチおよびデコード部１３−２は、保持した拡張コードＥＢ［１］、ＥＢ［０］をデコードしてクロック周期より細かいＡ／Ｄ変換結果を得る。
【００２６】
ここで、位相情報の取得に鍵となる比較器１１の出力信号ＶＣＯに遅延を発生させる遅延回路の具体的な構成例について説明する。
ここでは、ＴＤＣ１３の分解能は２bitの例を示す。
【００２７】
信号ＶＣＯに遅延を発生させる原理は大きく２種類ある。
１つは参照信号ＲＡＭＰと画素信号ＶＳＬの比較器１１の比較による出力信号ＶＣＯの波形変化は非常に緩やかであることから、信号ＶＣＯの信号自身の持つスロープを利用する第１の方法である。
他の１つは、信号ＶＣＯの変化自体を遅らせる第２の方法である。
前者の第１の方法として２つの構成を例示し、後者の第２の方法として１つの構成を例示する。
【００２８】
［遅延回路の第１の構成例］
図４は、本実施形態に係る遅延回路の第１の構成例を説明する。
図５は、図４の遅延回路を適用した場合の動作波形を示す図である。
図６は、インバータの基本構成を示す図である。
【００２９】
図４の遅延回路１３Ａ−１は、異なる論理しきい電圧を持つインバータＩＶ１、ＩＶ２を利用して遅延差を生成する回路として構成されている。
インバータＩＶは、基本的に、図６に示すように、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴとｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴを電源ＶＤＤと基準電位ＶＳＳ間に直列に接続して構成される。
そして、インバータＩＶ１，ＩＶ２は、ＰＭＯＳとＮＭＯＳのサイズのバランスを変えて論理しきい値を変更することができる。
図４の例では、インバータＩＶ１の論理しきい値がＶＴＡ、インバータＩＶ２の論理しきい値がＶＴＢに設定されている。この例では、ＶＴＡ＞ＶＴＢの関係をもって論理しきい値が設定されている。
この場合、インバータの論理しきい値を適切に設計することで、図５に示すように、Ｔ/４[s]の遅延を作ることが可能になる。
【００３０】
［遅延回路の第２の構成例］
図７は、本実施形態に係る遅延回路の第２の構成例を説明する。
図８は、図７の遅延回路を適用した場合の動作波形を示す図である。
【００３１】
図７の遅延回路１３Ｂ−１は、異なるしきい電圧を持つ比較器ＣＭＰ１，ＣＭＰ２を利用して遅延差を生成する回路として形成されている。
差動入力を持つ比較器ＣＭＰ１，ＣＭＰ２の一方には比較器１１の出力信号ＶＣＯを、他方の入力にはしきい値電圧ＶREFAおよびＶREFBを印加しておく。
この場合も上記と同様に、参照信号ＲＡＭＰと画素信号ＶＳＬの比較器１１の比較による出力信号ＶＣＯの波形変化は非常に緩やかであることを利用し、しきい値電圧を適切に印加することで、図８に示すように、Ｔ/４［ｓ］の遅延を作ることが可能になる。
【００３２】
［遅延回路の第３の構成例］
図９は、本実施形態に係る遅延回路の第３の構成例を説明する。
図１０は、図９の遅延回路を適用した場合の動作波形を示す図である。
【００３３】
図９の遅延回路１３Ｃ−１は、第２の方法を採用した回路であって、遅延信号ＶＣＯＡとＶＣＯＢを生成する経路の間にそのまま遅延素子ＤＬＹ１を挟む回路として形成されている。
また、図９の遅延回路１３Ｃ−１では、比較器１１の出力側にインバータＩＶ３が配置され、インバータＩＶ３の出力を信号ＶＣＯＡとして、インバータの出力を遅延素子ＤＬＹ１で遅延させた信号を信号ＶＣＯＢとしている。
遅延素子ＤＬＹ１はインバータチェーンやＮＡＮＤチェーンなどのいくつか構成する方法を採用可能である。
このような構成においても、遅延量を適切に設定することにより、図１０に示すように、Ｔ/４[s]の遅延を作ることが可能になる。
【００３４】
図１１は、本第１の実施形態に係るＴＤＣにおけるラッチの構成例を示す図である。
【００３５】
図１１のラッチＬＴＣ１は、フリップフロップＦＦ１，ＦＦ０を含んで構成されている。
フリップフロップＦＦ１は、遅延回路１３−１から出力される信号ＶＣＯＡに同期してクロック信号ＣＬＫをラッチする。
フリップフロップＦＦ１は、ラッチした値を、位相情報を表す拡張コードＥＢ［１］として保持する。
フリップフロップＦＦ０は、遅延回路１３−１から信号ＶＣＯＡと遅延時間差を持って出力される信号ＶＣＯＢに同期してクロック信号ＣＬＫをラッチする。
フリップフロップＦＦ０は、ラッチした値を、位相情報を表す拡張コードＥＢ［０］として保持する。
【００３６】
ラッチおよびデコード部１３−２は、フリップフロップＦＦ１，ＦＦ０に保持された拡張コードＥＢ［１］、ＥＢ［０］をデコードしてクロック周期より細かいＡ／Ｄ変換結果を得る。
【００３７】
前述したように、積分型Ａ／Ｄ変換器１０において、クロック信号ＣＬＫの周波数をｆ［Ｈｚ］、周期をＴ［ｓ］とすると、ＴＤＣ１３においてｎbitの分解能を得ようとする場合、遅延差を持つ信号ＶＣＯは２n-1本、その遅延間隔はＴ/２n［ｓ］である必要がある。
２bitの分解能を得る場合、上記したように、遅延時間差を持つ信号ＶＣＯは信号ＶＣＯＡ、ＶＣＯＢの２つであり、その遅延間隔は上述したように、Ｔ/４[ｓ]である。
【００３８】
図１２は、２bitの分解能を得る例として、遅延時間差を持つ信号ＶＣＯＡ、ＶＣＯＢによるクロック信号ＣＬＫのラッチタイミングと拡張コードによってクロック信号ＣＬＫの位相情報を得る詳細な原理を示す図である。
【００３９】
信号ＶＣＯＡと信号ＶＣＯＢの遅延間隔は常にＴ/４［ｓ］であり、信号ＶＣＯＡのラッチタイミングに応じて信号ＶＣＯＡ、ＶＣＯＢでラッチする拡張コードＥＢ［１］、ＥＢ［０］は４通りの組合せの可能性がある。
【００４０】
図１３は、２bitの分解能を得る場合に、拡張コードの組合せとデコードされる値をまとめて示す図である。
４通りの異なる位相情報を得ることで２2＝２bitの分解能を得ることができる。
【００４１】
図１３の例では、拡張コードＥＢ［１］、ＥＢ［０］が「１，１」の場合、デコード値は「００」である。
拡張コードＥＢ［１］、ＥＢ［０］が「１，０」の場合、デコード値は「０１」である。
拡張コードＥＢ［１］、ＥＢ［０］が「０，０」の場合、デコード値は「１０」である。
拡張コードＥＢ［１］、ＥＢ［０］が「０，１」の場合、デコード値は「１１」である。
拡張コードＥＢ［１］、ＥＢ［０］と、デコード値の対応はこの例に限らない。比較器の出力信号ＶＣＯが反転したことをトリガとしてカウンタの計数動作を停止する先カウント方式の場合は００４１に示した例のようになる。ただし、比較器の出力信号ＶＣＯが反転したことをトリガとしてカウンタの計数動作を開始する後カウント方式の場合は、ＥＢ［１］、ＥＢ［０］組合せと、デコード値＋０〜＋３の対応が＋３〜＋０と逆になる。
【００４２】
以上のように、本第１の実施形態においては、基準のクロック自体はひとつであり、比較器１１の比較結果の信号を遅延させ、ラッチするタイミングの方を遅延させることで位相情報を得ている。
本第１の実施形態においては、本質的に分解能を高める手法、すなわち位相情報を取得する方法が、一般的な積分型Ａ／Ｄ変換器と異なっている。
これにより、位相をずらした複数クロックを分配する必要がなくなり消費電力の点から有利である。
そして、比較結果の信号ＶＣＯが変化するタイミングをトリガとして回路が動作する、いわゆるイベントドリブンな回路であることから、動作するときのみ電流を消費するため極めて効率良く分解能を高めることができる。
【００４３】
＜２．第２の実施形態＞
［積分型Ａ／Ｄ変換器の第２の構成例］
図１４は、本発明の第２の実施形態に係る積分型Ａ／Ｄ変換器に構成例を示す図である。
【００４４】
本第２の実施形態に係るＡ／Ｄ変換器１０Ａが、上述した第１の実施形態に係るＡ／Ｄ変換器１０と異なる点は、ＴＤＣ１３Ａの分解能を２bitから３bitに拡張したことにある。
【００４５】
これに応じて、ＴＤＣ１３Ａを構成する遅延回路１３Ｄ−１から出力される一定の遅延時間差を持つ信号が４つの信号ＶＣＯＡ、ＶＣＯＢ、ＶＣＯＣ、ＶＣＯＤとなっている。
このように、３bitの分解能を得る場合、遅延時間差を持つ信号ＶＣＯは信号ＶＣＯＡ、ＶＣＯＢ、ＶＣＯＣ、ＶＣＯＤの４つであり、その遅延間隔はＴ/８［ｓ］である。
【００４６】
ラッチおよびデコード部１３Ａ−２は、遅延回路１３Ｄ−１から遅延時間差を持って出力される信号ＶＣＯＡ、ＶＣＯＢ、ＶＣＯＣ、ＶＣＯＤに同期してクロック信号ＣＬＫをラッチする。
ラッチおよびデコード部１３Ａ−２は、ラッチされた値を、位相情報を表す拡張コードＥＢ［３］、ＥＢ［２］、ＥＢ［１］、ＥＢ［０］として保持する。
ラッチおよびデコード部１３Ａ−２は、保持した拡張コードＥＢ［３］、ＥＢ［２］、ＥＢ［１］、ＥＢ［０］をデコードしてクロック周期より細かいＡ／Ｄ変換結果を得る。
【００４７】
図１５は、本第２の実施形態に係るＴＤＣにおけるラッチの構成例を示す図である。
【００４８】
図１５のラッチＬＴＣ２は、フリップフロップＦＦ３，ＦＦ２，ＦＦ１，ＦＦ０を含んで構成されている。
フリップフロップＦＦ３は、遅延回路１３Ｄ−１から出力される信号ＶＣＯＡに同期してクロック信号ＣＬＫをラッチする。
フリップフロップＦＦ３は、ラッチした値を、位相情報を表す拡張コードＥＢ［３］として保持する。
フリップフロップＦＦ２は、遅延回路１３Ｄ−１から出力される信号ＶＣＯＢに同期してクロック信号ＣＬＫをラッチする。
フリップフロップＦＦ２は、ラッチした値を、位相情報を表す拡張コードＥＢ［２］として保持する。
フリップフロップＦＦ１は、遅延回路１３Ｄ−１から出力される信号ＶＣＯＣに同期してクロック信号ＣＬＫをラッチする。
フリップフロップＦＦ１は、ラッチした値を、位相情報を表す拡張コードＥＢ［１］として保持する。
フリップフロップＦＦ０は、遅延回路１３Ｄ−１から出力される信号ＶＣＯＤに同期してクロック信号ＣＬＫをラッチする。
フリップフロップＦＦ０は、ラッチした値を、位相情報を表す拡張コードＥＢ［０］として保持する。
【００４９】
ラッチおよびデコード部１３Ａ−２は、フリップフロップＦＦ３，ＦＦ２，ＦＦ１，ＦＦ０に保持された拡張コードＥＢ［３］、ＥＢ［２］、ＥＢ［１］、ＥＢ［０］をデコードしてクロック周期より細かいＡ／Ｄ変換結果を得る。
【００５０】
図１６は、３bitの分解能を得る例として、遅延時間差を持つ信号ＶＣＯＡ、ＶＣＯＢ、ＶＣＯＣ、ＶＣＯＤによるクロック信号ＣＬＫのラッチタイミングと拡張コードによってクロック信号ＣＬＫの位相情報を得る詳細な原理を示す図である。
【００５１】
信号ＶＣＯＡと信号ＶＣＯＢ、信号ＶＣＯＢと信号ＶＣＯＣ、信号ＶＣＯＣと信号ＶＣＯＤの遅延間隔は常にＴ/８［ｓ］である。
そして、信号ＶＣＯＡのラッチタイミングに応じて信号ＶＣＯＡ、ＶＣＯＢ、ＶＣＯＣ、ＶＣＯＤがラッチする拡張コードＥＢ［３］、ＥＢ［２］、ＥＢ［１］、ＥＢ［０］は８通りの組合せの可能性がある。
【００５２】
図１７は、３bitの分解能を得る場合に、拡張コードの組合せとデコードされる値をまとめて示す図である。
８通りの異なる位相情報を得ることで２3＝３bitの分解能を得ることができる。
【００５３】
図１７の例では、拡張コードＥＢ［３］、ＥＢ［２］、ＥＢ［１］、ＥＢ［０］が「１，１，１，１」の場合、デコード値は「０００」である。
拡張コードＥＢ［３］、ＥＢ［２］、ＥＢ［１］、ＥＢ［０］が「１，１，１，０」の場合、デコード値は「００１」である。
拡張コードＥＢ［３］、ＥＢ［２］、ＥＢ［１］、ＥＢ［０］が「１，１，０，０」の場合、デコード値は「０１０」である。
拡張コードＥＢ［３］、ＥＢ［２］、ＥＢ［１］、ＥＢ［０］が「１，０，０，０」の場合、デコード値は「０１１」である。
拡張コードＥＢ［３］、ＥＢ［２］、ＥＢ［１］、ＥＢ［０］が「０，０，０，０」の場合、デコード値は「１００」である。
拡張コードＥＢ［３］、ＥＢ［２］、ＥＢ［１］、ＥＢ［０］が「０，０，０，１」の場合、デコード値は「１０１」である。
拡張コードＥＢ［３］、ＥＢ［２］、ＥＢ［１］、ＥＢ［０］が「０，０，１，１」の場合、デコード値は「１１０」である。
拡張コードＥＢ［３］、ＥＢ［２］、ＥＢ［１］、ＥＢ［０］が「０，１，１，１」の場合、デコード値は「１１１」である。
拡張コードＢ［３］、ＥＢ［２］、ＥＢ［１］、ＥＢ［０］と、デコード値の対応はこの例に限ったものではない。
【００５４】
本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００５５】
＜３．第３の実施形態＞
［積分型Ａ／Ｄ変換器の第３の構成例］
図１８は、本発明の第３の実施形態に係る積分型Ａ／Ｄ変換器に構成例を示す図である。
【００５６】
本第３の実施形態に係るＡ／Ｄ変換器１０Ｂが、上述した第２の実施形態に係るＡ／Ｄ変換器１０Ａと異なる点は、遅延同期ループ(Delay Locked Loop:ＤＬＬ)回路１５を用いて、ＴＤＣ１３Ｂの遅延回路１３Ｅ−１の遅延制御を行うようにしたことにある。
【００５７】
第１および第２の実施形態においては、図４、図７、図９で例示した遅延回路を採用している。
しかしながら、図４、図７、図９に示した例では、トランジスタの素子ばらつきや温度、電源電圧変動、参照信号ＲＡＭＰのゲイン設定に弱く、正確な遅延差を生成するには未だ課題がある。
そこで、本第３の実施形態においては、温度、電源電圧変動に強く、参照信号ＲＡＭＰのゲイン設定に依存しないＤＬＬ回路１５を用いた遅延回路１３Ｅ−１の遅延素子制御を実現している。
【００５８】
このＡ／Ｄ変換器１０Ｂにおいて、クロック信号ＣＬＫはＤＬＬ回路１５にも供給され、ＤＬＬ回路１５からはＴＤＣ１３Ｂの遅延回路１３Ｅ−１を制御する電圧ＶCONTが供給される。
【００５９】
図１９は、本第３の実施形態に係るＤＬＬ回路とＴＤＣの遅延回路の構成例を示す図である。
【００６０】
ＤＬＬ回路１５は、クロック信号ＣＬＫを入力とし遅延素子ＤＬＹを複数縦続接続したディレイライン１５−１を有している。
ＤＬＬ回路１５は、２つの入力されたクロックの位相差を比較する位相比較器(ＰＤ)１５−２を有する。
ＤＬＬ回路１５は、位相比較器１５−２の比較結果から位相差を解消するように電流を供給もしくは引き抜く方向に動かすチャージポンプ(ＣＰ)１５−３を有する。
ＤＬＬ回路１５は、チャージポンプ１５−３から供給された電流量によって遅延素子を制御する制御電圧ＶCONTの特性を決定するローパスフィルタ（ＬＰＦ）１５−４を有する。
ＤＬＬ回路１５は、入力クロック信号ＣＬＫと、ディレイライン１５−１を通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせた制御電圧を出力するＤＬＬ機能を有するディレイループ１５−５を含む。
【００６１】
ＴＤＣ１３Ｂの分解能を３bitにする場合、正確なＴ/８［ｓ］の基準を作るためディレイライン１５−１は前後負荷を合わせるための素子を含めて１０の遅延素子ＤＬＹ１０〜ＤＬＹ１９が縦続接続される。
初段遅延素子ＤＬＹ１０の出力と最終段遅延素子ＤＬＹ１９の入力を位相比較器１５−２に入力して位相差をなくし周期を揃えることによって、ディレイライン１５−１の途中に８段挿入されている遅延素子ＤＬＹ１１〜ＤＬＹ１８の遅延量Ｔ/８[ｓ]に固定する。
このとき遅延素子ＤＬＹ１０〜ＤＬＹ１９を制御している電圧ＶCONTをＤＬＬ回路１５から制御電圧として取り出し、積分型Ａ／Ｄ変換器１０ＢのＴＤＣ１３Ｂの遅延回路１３Ｅ−１に供給する。
【００６２】
積分型Ａ／Ｄ変換器１０Ｂの遅延回路１３Ｅ−１には、ＤＬＬ回路１５のディレイライン１５−１に用いられている遅延素子ＤＬＹ１０〜ＤＬＹ１９と全く回路構成、トランジスタの設計サイズが等しいレプリカＲＰＣ１０〜ＲＰＣ１４が配置されている。
遅延回路１３Ｅ−１においては、このレプリカＲＰＣにＤＬＬ回路１５から供給されている制御電圧ＶCONTを印加することで、ＤＬＬ回路１５と等しい遅延量Ｔ/８［ｓ］を生成する。
【００６３】
図２０（Ａ）および（Ｂ）は、印加電圧によって遅延量が制御可能な遅延素子の構成例を示す図である。
【００６４】
この遅延素子ＤＬＹ２０Ａでは、ＣＭＯＳインバータのＮＭＯＳおよびＰＭＯＳトランジスタそれぞれの電源の間に電流源としてのトランジスタを挿入した構成を有する。
電流源トランジスタのゲートに制御電圧ＶCONTPとＶCONTNをそれぞれ印加することでそれぞれの電流量を制御し、ＮＭＯＳおよびＰＭＯＳの駆動能力を調整して遅延量を変化させる。
【００６５】
図２０（Ａ）の遅延素子ＤＬＹ２０Ａは、ＰＭＯＳトランジスタＰＴ１１〜ＰＴ１４、およびＮＭＯＳトランジスタＮＴ１１〜ＮＴ１４を有する。
【００６６】
ＰＭＯＳトランジスタＰＴ１１とＮＭＯＳトランジスタＮＴ１１のドレイン同士が接続され、ゲートに比較器１１の出力信号ＶＣＯがインバータＩＶ４を介して入力されるＣＭＯＳインバータＣＩＶ１が形成されている。
ＰＭＯＳトランジスタＰＴ１２とＮＭＯＳトランジスタＮＴ１２のドレイン同士が接続され、ゲートにＣＭＯＳインバータＣＩＶ１の出力信号がＣＭＯＳインバータＣＩＶ２が形成されている。
そして、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１２のソースと電源ＶＤＤとの間に電流源となるＰＭＯＳトランジスタＰＴ１３，ＰＴ１４がそれぞれ挿入されている。
また、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２のソースと基準電位ＶＳＳとの間に電流源となるＮＭＯＳトランジスタＮＴ１３，ＮＴ１４が挿入されている。
【００６７】
そして、ＰＭＯＳトランジスタＰＴ１３，ＰＴ１４のゲートに制御電圧ＶCONTPが印加され、ＮＭＯＳトランジスタＮＴ１３，ＮＴ１４のゲートに制御電圧ＶCONTNが印加される。
これにより、遅延素子ＤＬＹ２０Ａにおいて、ＣＭＯＳインバータＣＩＶ１，ＣＩＶ２の電流量が制御され、ＰＭＯＳとＮＭＯＳの駆動能力を調整して遅延量を変化させる。
【００６８】
図２０（Ｂ）の遅延素子ＤＬＹ２０Ｂは、ＣＭＯＳインバータＣＩＶ１，ＣＩＶ２の電源電圧そのものが制御電圧ＶCONTになっている構成で、電源電圧を変化させることでインバータＣＩＶ１，ＣＩＶ２の遅延量を制御する。
【００６９】
なおここに示した構成以外にも遅延量を制御可能な遅延素子の構成は数多く知られており、提案の積分型Ａ／Ｄ変換器の構成に必要な遅延素子は実施例として示した構成のみに限定されるものではない。
【００７０】
以上説明したように、本実施形態の積分型Ａ／Ｄ変換器によれば、以下の効果を得ることができる。
クロック周波数をあげずに、より分解能の高いＡ／Ｄ変換が実現できる。
基準クロックの高速化、Ａ／Ｄ変換期間の長期化というトレードオフがないため、高速・高精度・低消費電力に有効である。たとえば、分解能を保ったまま本構成を使えば、上位リップルカウントで計数しなければならないbit数を減らすことができるためＡ／Ｄ変換期間を短縮しフレームレートの向上に繋げるという使い方もできる。
ＤＬＬを用いているため、電源電圧・温度などのバラツキに強くＡ／Ｄ変換の特性としてＤＮＬが小さい性能の良いＡ／Ｄ変換器を提供できる。
複数の位相差の異なるクロックを用いて位相差情報を取る方式と異なり、基準クロック自体１つで良いためカラム内のクロック分配の消費電流を抑えることができる。
カラム内にあるＡ／Ｄ変換器において、ＴＤＣの遅延回路は普段は動作せず、比較結果の信号ＶＣＯが動作したときのみ一度だけ動作する。イベントドリブンな動作のため、定常的な電流の消費がない。このため、分解能向上のために追加したＴＤＣの消費電流の増加は極めて僅かである。
【００７１】
＜４．第４の実施形態＞
［固体撮像素子の全体構成例］
図２１は、本発明の第４の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図２２は、図２１の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【００７２】
この固体撮像素子１００は、図２１および図２２に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、および画素信号読み出し部としてのＡ／Ｄ変換器（ＡＤＣ）群１５０を有する。なお、画素信号読み出し部は、垂直走査回路１２０等を含んで構成される。
固体撮像素子１００は、ＤＡ変換器１６１を含むＤＡＣおよびバイアス回路１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
タイミング制御回路１４０は、ＤＬＬ回路１４１を含んで構成されるが、図２２では、図１８の構成と対応付けるために、ＤＬＬ回路１４１をタイミング制御回路１４０外に図示している。
【００７３】
この固体撮像素子１００は、図１８のＤＬＬ制御を用いた遅延素子制御を特徴とし、ディレイラインを用いて分解能を３bit向上させることができる積分型Ａ／Ｄ変換器を列並列に配置したカラムＡＤ方式のイメージセンサとして構成されている。
積分型Ａ／Ｄ変換器は、画素のアレイのカラムごとに列並列に配置される。参照信号ＲＡＭＰのスロープはＤＡＣによって生成され、カラム全体に供給される。
ＤＬＬ回路も同様にカラムの端部に配置され、制御電圧はカラム全体に供給される構成となる。
【００７４】
画素部１１０は、フォトダイオードと画素内アンプとを含む画素がマトリクス状（行列状）に配置されている。
【００７５】
図２３は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００７６】
この画素回路１０１Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
画素回路１０１Ａは、この１個の光電変換素子としてのフォトダイオード１１１を有する。
画素回路１０１Ａは、１個のフォトダイオード１１１に対し転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
【００７７】
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤ（Floating Diffusion)との間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、フォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００７８】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００７９】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのＡＤＣ群１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００８０】
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
【００８１】
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
【００８２】
タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、Ａ／Ｄ変換器群（ＡＤＣ群）１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
【００８３】
画素部１１０においては、たとえばラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをＡＤＣ群に出力する。
ＡＤＣ群１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡ変換器（ＤＡＣ）１６１からの参照電圧ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
【００８４】
図２４は、図２１および図２２のＤＡＣが生成するランプ（ＲＡＭＰ）波形およびＡＤＣの動作タイミングの一例を示す図である。
【００８５】
ＡＤＣ群１５０は、図１８に示した積分型Ａ／Ｄ変換器１０Ｂが複数列配列されている。
ＤＡＣ１６１は、図２４に示すような、階段状に変化させた傾斜するランプ波形（ＲＡＭＰ）である参照電圧ＰＡＭＰを生成する。
各Ａ／Ｄ変換器１５１は、比較器１５２、上位ビットカウンタ１５３、ＴＤＣ（Time-to-Digital Converter：時間量子化器）１５４、および論理回路１５５を有する。
比較器１５２、上位ビットカウンタ１５３、ＴＤＣ１５４の機能は図１８の比較器１１、上位ビットカウンタ１２、ＴＤＣ１３同様の機能を有することから、ここではその詳細は省略する。
論理回路１５５は、上位ビットカウンタ１５３で生成される上位ビット（たとえば１１ビット）に下位ビットＴＤＣ１５４で生成される下位ビット（たとえば３ビット）を追加してつなぎ合わせる。
各論理回路１５５の出力は、水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路１７０、および信号処理回路１８０が配置される。
【００８６】
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、論理回路１５４によるデータが、水平転送線ＬＴＲＦに転送され、アンプ回路１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
【００８７】
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、ＡＤＣ群１５０等の各ブロックでの信号処理に必要なタイミングが生成される。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（basＥＢand）ＬＳＩの入力として送信される。
【００８８】
本第２の実施形態に係る固体撮像素子であるＣＭＯＳイメージセンサ１００は図１８のＡ／Ｄ変換器(ＡＤＣ)１０Ｂを適用した。
したがって、本固体撮像素子によれば、以下の効果を得ることができる。
【００８９】
クロック周波数をあげずに、より分解能の高いＡ／Ｄ変換が実現できる。
基準クロックの高速化、Ａ／Ｄ変換期間の長期化というトレードオフがないため、高速・高精度・低消費電力に有効である。たとえば、分解能を保ったまま本構成を使えば、上位リップルカウントで計数しなければならないbit数を減らすことができるためＡ／Ｄ変換期間を短縮しフレームレートの向上に繋げるという使い方もできる。
ＤＬＬを用いているため、電源電圧・温度などのバラツキに強くＡ／Ｄ変換の特性としてＤＮＬが小さい性能の良いＡ／Ｄ変換器を提供できる。
複数の位相差の異なるクロックを用いて位相差情報を取る方式と異なり、基準クロック自体１つで良いためカラム内のクロック分配の消費電流を抑えることができる。
カラム内にあるＡ／Ｄ変換器において、ＴＤＣの遅延回路は普段は動作せず、比較結果の信号ＶＣＯが動作したときのみ一度だけ動作する。イベントドリブンな動作のため、定常的な電流の消費がない。このため、分解能向上のために追加したＴＤＣの消費電流の増加は極めて僅かである。
【００９０】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００９１】
＜５．第５の実施形態＞
［カメラシステムの構成例］
図２５は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００９２】
本カメラシステム２００は、図２５に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス２１０を有する。
カメラシステム２００は、撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
さらに、カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。
【００９３】
駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。
【００９４】
また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００９５】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
【符号の説明】
【００９６】
１０，１０Ａ，１０Ｂ・・・積分型Ａ／Ｄ変換器、１１・・比較器、１２・・・（リップルカウンタ（上位ビットカウンタ）、１３・・・ＴＤＣ（Time-to-Digital Converter：時間量子化器）、１３−１，１３Ａ−１〜１３Ｅ−１・・・遅延回路、１３−２，１３Ａ−２，１３Ｂ−２・・・ラッチおよびデコード部、１４・・・転送バス、１５・・・ＤＬＬ回路、１００・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１４１・・・ＤＬＬ回路、１５０・・・カラム処理回路群（ＡＤＣ群）、１５１・・・積分型Ａ／Ｄ変換器、１５２・・・比較器、１５３・・・リップルカウンタ（上位ビットカウンタ）、１５４・・・ＴＤＣ、１５５・・・論理回路、１６１・・・ＤＡ変換器（ＤＡＣ）、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２００・・・カメラシステム、２１０・・・撮像デバイス、２２０・・・レンズ、２３０・・・駆動回路、２４０・・・信号処理回路。
【図１】
0005540901.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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