(57)【特許請求の範囲】
【請求項１】
クロック信号を増幅する増幅回路と、
選択信号に応じて前記増幅回路のオン／オフを制御する第１のスイッチ部と、
前記選択信号に応じて、前記第１のスイッチ部に対して相補的に開閉動作する第２のスイッチ部と、を備え、
テストモード動作の際に用いられるテストクロック信号が、前記第２のスイッチ部を介して前記増幅回路に入力され、
前記増幅回路は、前記選択信号に応じて、前記クロック信号を増幅した信号または前記テストクロック信号を出力し、
前記テストモード動作の際には、前記クロック信号は前記増幅回路に入力されない、
クロック信号増幅回路。
【請求項２】
前記クロック信号は差動クロック信号であり、
前記テストクロック信号は差動テストクロック信号である、
請求項１に記載のクロック信号増幅回路。
【請求項３】
前記増幅回路は、
電源電位と接地電位との間で前記第１のスイッチ部と直列に接続され、当該増幅回路に一定の電流を流す定電流源と、
前記定電流源に対して並列に接続される、第１のトランジスタ及び第２のトランジスタと、
前記第１のトランジスタと直列に接続された第１の抵抗と、
前記第２のトランジスタと直列に接続された第２の抵抗と、
前記第１のトランジスタと前記第１の抵抗との間から引き出された第１の出力端子と、
前記第２のトランジスタと前記第２の抵抗との間から引き出された第２の出力端子と、を少なくとも備え、
前記第１のトランジスタのゲート端子には前記差動クロック信号の一方が入力され、
前記第２のトランジスタのゲート端子には前記差動クロック信号の他方が入力され、
前記差動テストクロック信号の一方は、前記第１のトランジスタと前記第１の抵抗との間に入力され、
前記差動テストクロック信号の他方は、前記第２のトランジスタと前記第２の抵抗との間に入力される、
請求項２に記載のクロック信号増幅回路。
【請求項４】
前記第１のスイッチ部は、
前記第１のトランジスタ及び前記第１の抵抗と直列に接続され、ゲート端子に入力される前記選択信号に応じて開閉動作する第３のトランジスタと、
前記第２のトランジスタ及び前記第２の抵抗と直列に接続され、ゲート端子に入力される前記選択信号に応じて開閉動作する第４のトランジスタと、を備える、
請求項３に記載のクロック信号増幅回路。
【請求項５】
前記第２のスイッチ部は、
ゲート端子に入力される前記選択信号に応じて前記差動テストクロック信号の一方を通過させる第５のトランジスタと、
ゲート端子に入力される前記選択信号に応じて前記差動テストクロック信号の他方を通過させる第６のトランジスタと、を備える、
請求項４に記載のクロック信号増幅回路。
【請求項６】
前記第３乃至６のトランジスタは同じ導電型であり、
前記第３のトランジスタ及び前記第４のトランジスタのゲート端子には前記選択信号が入力され、
前記第５のトランジスタ及び前記第６のトランジスタのゲート端子には前記選択信号の反転信号が入力される、
請求項５に記載のクロック信号増幅回路。
【請求項７】
前記第３のトランジスタ及び前記第４のトランジスタは同じ導電型であり、
前記第５のトランジスタ及び前記第６のトランジスタは、前記第３のトランジスタ及び前記第４のトランジスタとは異なる導電型であり、
前記第３乃至６のトランジスタのゲート端子には前記選択信号が入力される、
請求項５又は６に記載のクロック信号増幅回路。
【請求項８】
前記第５のトランジスタと直列に接続された第３の抵抗と、
前記第６のトランジスタと直列に接続された第４の抵抗と、を更に備える、
請求項５乃至７のいずれか一項に記載のクロック信号増幅回路。
【請求項９】
前記定電流源は、前記接地電位と前記第１のトランジスタ及び前記第２のトランジスタとの間に接続され、
前記第１の抵抗は、前記第１のトランジスタと前記第３のトランジスタとの間に接続され、
前記第２の抵抗は、前記第２のトランジスタと前記第４のトランジスタとの間に接続される、
請求項５乃至８のいずれか一項に記載のクロック信号増幅回路。  
【請求項１０】
請求項２乃至９のいずれか一項に記載のクロック信号増幅回路と、
前記差動クロック信号を出力するクロック信号発生源と、
前記差動テストクロック信号を出力するテストクロック信号発生源と、を備える、
クロック信号分配回路。
【請求項１１】
前記増幅回路は、
電源電位と接地電位との間に接続され、ゲート端子に前記クロック信号が入力される第１のトランジスタと、
前記第１のトランジスタと直列に接続される第１の抵抗と、
電源電位と接地電位との間で前記第１のスイッチ部と直列に接続され、ゲート端子が前記第１のトランジスタと前記第１の抵抗との間に接続される第２のトランジスタと、
前記第２のトランジスタと直列に接続される第２の抵抗と、を少なくとも備え、
前記テストクロック信号が、前記第２のスイッチ部を介して、前記第２のトランジスタと前記第２の抵抗との間に入力される、
請求項１に記載のクロック信号増幅回路。
【請求項１２】
前記第１のスイッチ部は、
ゲート端子に入力される前記選択信号に応じて開閉動作する第３のトランジスタを備える、
請求項１１に記載のクロック信号増幅回路。
【請求項１３】
前記第２のスイッチ部は、
ゲート端子に入力される前記選択信号に応じて開閉動作する第４のトランジスタを備える、
請求項１２に記載のクロック信号増幅回路。
【請求項１４】
前記第３のトランジスタ及び前記第４のトランジスタは同じ導電型であり、
前記第３のトランジスタのゲート端子には前記選択信号が入力され、
前記第４のトランジスタのゲート端子には前記選択信号の反転信号が入力される、
請求項１３に記載のクロック信号増幅回路。
【請求項１５】
前記第３のトランジスタと前記第４のトランジスタとは異なる導電型であり、
前記第３のトランジスタ及び前記第４のトランジスタのゲート端子には、前記選択信号が入力される、
請求項１４に記載のクロック信号増幅回路。
【請求項１６】
前記第４のトランジスタと直列に接続された第３の抵抗を更に備える、
請求項１３乃至１５のいずれか一項に記載のクロック信号増幅回路。
【請求項１７】
第１のスイッチ部によりオン／オフが制御される増幅回路にクロック信号を入力し、
テストモード動作の際に用いられるテストクロック信号を、第２のスイッチ部を介して前記増幅回路に入力し、
前記第１のスイッチ部及び前記第２のスイッチ部を選択信号に応じて制御することにより、当該第１のスイッチ部と当該第２のスイッチ部とを相補的に開閉動作させ、
前記増幅回路から前記クロック信号を増幅した信号または前記テストクロック信号を出力させ、
前記テストモード動作の際には、前記クロック信号を前記増幅回路に入力しない、
クロック信号増幅回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック信号増幅回路、クロック信号増幅回路の制御方法及びクロック信号分配回路に関し、特に高速動作が可能なクロック信号増幅回路、クロック信号増幅回路の制御方法及びクロック信号分配回路に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）などの電子回路において高速なクロックを分配する手段として、ＣＭＬ（Current Mode Logic）ドライバ（例えば、特許文献１）が組み込まれたクロック信号分配回路が用いられる。図５は、通常のクロック信号分配回路４００のブロック図である。まず、図５を参照して、クロック信号分配回路４００の構成について説明する。クロック信号分配回路４００は、図５に示すように、ＰＬＬ（Phase Locked Loop）４１、テストクロック発生器４２、ＣＭＬドライバ４３、ＣＭＬドライバ４４及びセレクタ４５により構成される。
【０００３】
ＰＬＬ４１は、クロック発生源として、クロック信号ＣＬＫ及びその反転信号であるクロック信号ＣＬＫＢを、セレクタ４５に出力する。テストクロック発生器４２は、テストクロック信号ＴＳＴ及びテストクロック信号ＴＳＴＢを、セレクタ４５に出力する。
【０００４】
セレクタ４５は、選択信号ＳＥＬに応じて動作する。例えば、ＳＥＬ信号がＨｉｇｈ信号の場合には、セレクタ４５は通常動作を行い、クロック信号ＣＬＫ及びクロック信号ＣＬＫＢを、ＣＭＬドライバ４３に出力する。一方、ＳＥＬ信号がＬｏｗ信号の場合には、セレクタ４５はテストモード動作を行い、テストクロック信号ＴＳＴ及びその反転信号であるテストクロック信号ＴＳＴＢを、ＣＭＬドライバ４３に出力する。
【０００５】
ＣＭＬドライバ４４は、クロック信号ＣＬＫ及びクロック信号ＣＬＫＢ、または、テストクロック信号ＴＳＴ及びテストクロック信号ＴＳＴＢを増幅して、ＣＭＬドライバ４４に出力する。ＣＭＬドライバ４４は、ＣＭＬドライバ４３から出力された信号を増幅して、出力端子ＯＵＴ及び出力端子ＯＵＴＢから出力信号を出力する。
【０００６】
すなわち、クロック信号分配回路４００は、セレクタ４５に入力される選択信号ＳＥＬを切り替えることにより、クロック信号分配回路４００を通常動作またはテストモード動作に切り替えることができる。
【０００７】
次に、ＣＭＬドライバ４３及びＣＭＬドライバ４４について説明する。図６は、通常のＣＭＬドライバであるＣＭＬドライバ４３のブロック図である。図７は、ＣＭＬドライバ４３の回路図である。ＣＭＬドライバ４３は、図６に示すように、入力信号ＩＮ及び入力信号ＩＮＢが入力され、これらの信号を増幅して出力端子ＯＵＴ及び出力端子ＯＵＴＢから出力信号を出力する。
【０００８】
続いて、図７を参照して、ＣＭＬドライバ４３の構成を具体的に説明する。ＣＭＬドライバ４３は、図６に示すように、定電流源４６、Ｎｃｈ（Ｎ−Ｃｈａｎｎｅｌ）トランジスタ４７ａ、Ｎｃｈトランジスタ４７ｂ、プルアップ抵抗４８ａ及びプルアップ抵抗４８ｂにより構成される。
【０００９】
定電流源４６の一端は接地電位に接続されている。他端は、Ｎｃｈトランジスタ４７ａ及びＮｃｈトランジスタ４７ｂのソースと接続されている。Ｎｃｈトランジスタ４７ａのドレインは、プルアップ抵抗４８ａを介して電源電位と接続されている。Ｎｃｈトランジスタ４７ａのゲートには、入力信号ＩＮＢが入力される。Ｎｃｈトランジスタ４７ｂのドレインは、プルアップ抵抗４８ｂを介して電源電位と接続されている。Ｎｃｈトランジスタ４７ｂのゲートには、入力信号ＩＮが入力される。また、Ｎｃｈトランジスタ４７ａとプルアップ抵抗４８ａとの間からは出力端子ＯＵＴが引き出されている。Ｎｃｈトランジスタ４７ｂとプルアップ抵抗４８ｂとの間からは出力端子ＯＵＴＢが引き出されている。
【００１０】
次いで、ＣＭＬドライバ４３の動作について説明する。ＣＭＬドライバ４３は、差動増幅回路であるので、入力信号ＩＮ及び入力信号ＩＮＢを増幅して、出力端子ＯＵＴ及び出力端子ＯＵＴＢから出力信号を出力する。なお、ＣＭＬドライバ４４はＣＭＬドライバ４３と同様の構成であるので、説明を省略する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−２２７６９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、クロック信号分配回路４００では、クロック信号及びテストクロック信号の供給の切り替えに、セレクタ回路を用いている。一般に、セレクタ回路は周波数限界が低いので、クロック信号分配回路の高速動作を阻害してしまう。また、セレクタ回路を別途挿入することにより回路段数が増えてしまうので、ジッタを低減することができない。
【００１３】
本発明は、上記に鑑みてなされたものであり、本発明の目的は、ジッタを抑制し、かつ高速に動作することができるクロック信号増幅回路及びクロック信号増幅回路の制御方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一態様であるクロック信号増幅回路は、クロック信号を増幅する増幅回路と、選択信号に応じて前記増幅回路のオン／オフを制御する第１のスイッチ部と、前記選択信号に応じて、前記第１のスイッチ部に対して相補的に開閉動作する第２のスイッチ部と、テストモード動作の際に用いられるテストクロック信号が、前記第２のスイッチ部を介して前記増幅回路に入力され、前記増幅回路は、前記選択信号に応じて、前記クロック信号を増幅した信号または前記テストクロック信号を出力するものである。
【００１５】
本発明の一態様であるクロック信号増幅回路の制御方法は、第１のスイッチ部によりオン／オフが制御される増幅回路にクロック信号を入力し、テストモード動作の際に用いられるテストクロック信号を、第２のスイッチ部を介して前記増幅回路に入力し、前記第１のスイッチ部及び前記第２のスイッチ部を選択信号に応じて制御することにより、当該第１のスイッチ部と当該第２のスイッチ部とを相補的に開閉動作させ、前記増幅回路から前記クロック信号を増幅した信号または前記テストクロック信号を出力するものである。
【発明の効果】
【００１６】
本発明によれば、ジッタを抑制し、かつ高速に動作することができるクロック信号増幅回路及びクロック信号増幅回路の制御方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１にかかるクロック信号増幅回路のブロック図である。
【図２】実施の形態１にかかるクロック信号増幅回路の回路図である。
【図３】実施の形態２にかかるＣＭＬクロック信号分配回路のブロック図である。
【図４】実施の形態３にかかるクロック信号増幅回路の回路図である。
【図５】通常のクロック信号分配回路のブロック図である。
【図６】通常のＣＭＬドライバのブロック図である。
【図７】通常のＣＭＬドライバの回路図である。
【発明を実施するための形態】
【００１８】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、実施の形態１にかかるクロック信号増幅回路１００のブロック図である。クロック信号増幅回路１００は、上述のＣＭＬドライバとして機能するものである。図２は、実施の形態１にかかるクロック信号増幅回路１００の回路図である。はじめに、図１を参照して、クロック信号増幅回路１００の基本的な構成及び動作について説明する。クロック信号増幅回路１００は、入力信号ＩＮ、入力信号ＩＮＢ、テストクロック信号ＴＳＴ、テストクロック信号ＴＳＴＢ及び選択信号ＳＥＬが入力される。ここで、入力信号とはクロック信号である。また、テストクロック信号とは、テストモード動作の際に使用する差動テストクロック信号である。
【００１９】
クロック信号増幅回路１００は、例えば選択信号ＳＥＬがＨｉｇｈ信号の場合には、入力信号ＩＮ及び入力信号ＩＮＢを増幅して、出力端子ＯＵＴ及び出力端子ＯＵＴＢから出力信号を出力する。また、選択信号ＳＥＬがＬｏｗ信号の場合には、テストクロック信号ＴＳＴ及びテストクロック信号ＴＳＴＢを、出力端子ＯＵＴ及び出力端子ＯＵＴＢから出力信号を出力する。
【００２０】
続いて、図２を参照して、クロック信号増幅回路１００の構成を具体的に説明する。クロック信号増幅回路１００は、図２に示すように、差動増幅回路１１、第１のスイッチ部１２、第２のスイッチ部１３、抵抗３ｃ、抵抗３ｄ、インバータ５及びインバータ６により構成される。
【００２１】
差動増幅回路１１は、定電流源１、Ｎｃｈ（Ｎ−Ｃｈａｎｎｅｌ）トランジスタ２ａ、Ｎｃｈトランジスタ２ｂ、プルアップ抵抗３ａ、プルアップ抵抗３ｂ、出力端子ＯＵＴ及び出力端子ＯＵＴＢにより構成される。
【００２２】
定電流源１の一端は接地電位に接続され、他端はＮｃｈトランジスタ２ａ及びＮｃｈトランジスタ２ｂのソースと接続される。Ｎｃｈトランジスタ２ａのドレインは、出力端子ＯＵＴＢ及びプルアップ抵抗３ａと接続される。Ｎｃｈトランジスタ２ｂのドレインは、出力端子ＯＵＴ及びプルアップ抵抗３ｂと接続される。Ｎｃｈトランジスタ２ａのゲートには入力信号ＩＮＢが入力される。Ｎｃｈトランジスタ２ｂのゲートには入力信号ＩＮが入力される。
【００２３】
第１のスイッチ部１２は、Ｐｃｈ（Ｐ−ｃｈａｎｎｅｌ）トランジスタ４ａ及びＰｃｈトランジスタ４ｂにより構成される。Ｐｃｈトランジスタ４ａのドレインはプルアップ抵抗３ａと、ソースは電源電位と接続される。Ｐｃｈトランジスタ４ｂのドレインはプルアップ抵抗３ｂと、ソースは電源電位と接続される。
【００２４】
第２のスイッチ部１３は、Ｐｃｈ（Ｐ−ｃｈａｎｎｅｌ）トランジスタ４ｃ及びＰｃｈトランジスタ４ｄにより構成される。Ｐｃｈトランジスタ４ｃのドレインは、抵抗３ｃを介してＮｃｈトランジスタ２ａとプルアップ抵抗３ａとの間に接続され、ソースはテストクロック信号ＴＳＴＢと接続される。Ｐｃｈトランジスタ４ｄのドレインは、抵抗３ｄを介してＮｃｈトランジスタ２ｂとプルアップ抵抗３ｂとの間に接続され、ソースはテストクロック信号ＴＳＴと接続される。
【００２５】
インバータ５の入力は選択信号ＳＥＬと接続される。インバータ５の出力は、インバータ６の入力、Ｐｃｈトランジスタ４ｃ及びＰｃｈトランジスタ４ｄのゲートと接続される。インバータ６の出力は、Ｐｃｈトランジスタ４ａ及びＰｃｈトランジスタ４ｂのゲートと接続される。
【００２６】
次いで、クロック信号増幅回路１００の動作を具体的に説明する。選択信号ＳＥＬがＬｏｗ信号の場合には、インバータ５はＨｉｇｈ信号を出力する。よって、Ｐｃｈトランジスタ４ｃ及びＰｃｈトランジスタ４ｄはオフとなる。また、インバータ６はＬｏｗ信号を出力するので、Ｐｃｈトランジスタ４ａ及びＰｃｈトランジスタ４ｂはオンとなる。従って、クロック信号増幅回路１００は、入力信号ＩＮ及び入力信号ＩＮＢを増幅して、出力端子ＯＵＴ及び出力端子ＯＵＴＢから出力信号を出力する。すなわち、クロック信号増幅回路１００は、通常のＣＭＬドライバとして動作する。
【００２７】
一方、選択信号ＳＥＬがＨｉｇｈ信号の場合には、インバータ５はＬｏｗ信号を出力する。よって、Ｐｃｈトランジスタ４ｃ及びＰｃｈトランジスタ４ｄはオンとなる。また、インバータ６はＨｉｇｈ信号を出力するので、Ｐｃｈトランジスタ４ａ及びＰｃｈトランジスタ４ｂはオフとなる。従って、クロック信号増幅回路１００は、テストクロック信号ＴＳＴ及びテストクロック信号ＴＳＴＢを、出力端子ＯＵＴ及び出力端子ＯＵＴＢから出力信号を出力し、クロック信号増幅回路１００はテストモード動作を行う。
【００２８】
すなわち、本構成によれば、選択信号ＳＥＬを切り替えることにより、第１のスイッチ部１２と第２のスイッチ部１３とを相補的に開閉させ、クロック信号増幅回路１００から出力される信号を選択することができる。従って、本構成によれば、セレクタ回路を用いることなくテストクロック信号を供給することがきるクロック信号増幅回路を提供することができる。よって、本構成によるクロック信号増幅回路からなるＣＭＬドライバを組み込んだ回路は、テスト動作及び高速動作が可能となる。
【００２９】
実施の形態２
次に、実施の形態２にかかるＣＭＬクロック信号分配回路について説明する。図３は、実施の形態２にかかるクロック信号分配回路２００の回路図である。実施の形態２にかかるＣＭＬクロック信号分配回路２００には、実施の形態１にかかるクロック信号増幅回路１００が組み込まれている。ＣＭＬクロック信号分配回路２００は、図３に示すように、クロック信号発生源であるＰＬＬ（Phase Locked Loop）２１、差動テストクロック信号発生源であるテストクロック発生器２２、ＣＭＬドライバ２３、クロック信号増幅回路１００により構成される。ここで、ＣＭＬドライバ２３は通常のＣＭＬドライバである。
【００３０】
ＰＬＬ１１は、クロック発生源として、クロック信号ＣＬＫ及びその反転信号であるクロック信号ＣＬＫＢを、ＣＭＬドライバ２３に出力する。ＣＭＬドライバ２３は、クロック信号ＣＬＫ及びクロック信号ＣＬＫＢを増幅して、入力信号ＩＮ及び入力信号ＩＮＢをクロック信号増幅回路１００に出力する。
【００３１】
テストクロック発生器２２は、クロック信号増幅回路１００にテストクロック信号ＴＳＴ及びテストクロック信号ＴＳＴＢを出力する。
【００３２】
クロック信号増幅回路１００は、選択信号ＳＥＬに応じて、入力信号ＩＮ及び入力信号ＩＮＢまたはテストクロック信号ＴＳＴ及びテストクロック信号ＴＳＴＢを増幅して、出力端子ＯＵＴ及び出力端子ＯＵＴＢから出力信号を出力する。
【００３３】
すなわち、本構成によれば、選択信号ＳＥＬを切り替えることにより、第１のスイッチ部１２と第２のスイッチ部１３とを相補的に開閉させ、クロック信号増幅回路１００から出力される信号を選択することができる。従って、本構成によれば、セレクタ回路を用いることなくテストクロック信号を供給することがきるＣＭＬクロック信号分配回路を提供することができる。これにより、テスト動作が可能で、かつ高速動作が可能なＣＭＬクロック信号分配回路を実現できる。
【００３４】
実施の形態３
次に、実施の形態３にかかるクロック信号増幅回路について説明する。図４は、実施の形態３にかかるクロック信号増幅回路３００の回路図である。クロック信号増幅回路３００は、オープンドレイン回路として機能する。クロック信号増幅回路３００は、図４に示すように、２つのオープンドレインバッファ３１及びオープンドレインバッファ３２を有し、増幅回路１４と、インバータ５、インバータ６、抵抗８ｂ、Ｐｃｈ（Ｐ−ｃｈａｎｎｅｌ）トランジスタ９ａ及びＰｃｈトランジスタ９ｂにより構成される。
【００３５】
増幅回路１４は、Ｎｃｈ（Ｎ−Ｃｈａｎｎｅｌ）トランジスタ７ａ、Ｎｃｈトランジスタ７ｂ、プルアップ抵抗８ａ、プルアップ抵抗８ｃ及び出力端子ＯＵＴにより構成される。Ｎｃｈトランジスタ７ａのソースは接地電位に接続されている。Ｎｃｈトランジスタ７ａのドレインは、出力端子ＯＵＴ、プルアップ抵抗８ａと接続されている。Ｎｃｈトランジスタ７ｂのソースは接地電位に接続されている。Ｎｃｈトランジスタ７ｂのドレインは、プルアップ抵抗８ｃを介して、電源電位と接続されている。また、Ｎｃｈトランジスタ７ａのゲートは、Ｎｃｈトランジスタ７ｂとプルアップ抵抗８ｃとの間に接続されている。Ｎｃｈトランジスタ７ｂのゲートには、入力信号ＩＮが入力される。入力信号ＩＮは、例えばクロック信号である。
【００３６】
Ｐｃｈトランジスタ９ａのドレインはプルアップ抵抗８ａと接続され、ソースは電源電位と接続されている。Ｐｃｈトランジスタ９ｂのドレインは、抵抗８ｂを介してＮｃｈトランジスタ７ａとプルアップ抵抗８ａとの間に接続されている。Ｐｃｈトランジスタ９ｂのソースは、テストクロック信号ＴＩＮと接続されている。ここで、テストクロック信号とは、テストモード動作の際に使用するクロック信号である。
【００３７】
インバータ５の入力は選択信号ＳＥＬと接続され、出力はインバータ６及びＰｃｈトランジスタ９ｂのゲートと接続される。インバータ６の出力は、Ｐｃｈトランジスタ９ａのゲートと接続される。
【００３８】
次いで、クロック信号増幅回路３００の動作を具体的に説明する。本構成では、Ｐｃｈトランジスタ９ａが第１のスイッチ部として、Ｐｃｈトランジスタ９ｂが第２のスイッチ部として機能する。選択信号ＳＥＬがＬｏｗ信号の場合には、インバータ５はＨｉｇｈ信号を出力する。よって、Ｐｃｈトランジスタ９ｂはオフとなる。また、インバータ６はＬｏｗ信号を出力するので、Ｐｃｈトランジスタ９ａはオンとなる。また、Ｎｃｈトランジスタ７ｂは入力信号ＩＮに応じてオン／オフが切り替わり、Ｎｃｈトランジスタ７ａの動作を制御する。従って、出力端子ＯＵＴは、入力信号ＩＮに応じた信号を出力する。すなわち、クロック信号増幅回路３００は、通常のオープンドレイン回路として動作する。
【００３９】
一方、選択信号ＳＥＬがＨｉｇｈ信号の場合には、インバータ５はＬｏｗ信号を出力する。よって、Ｐｃｈトランジスタ９ｂはオンとなる。また、インバータ６はＨｉｇｈ信号を出力するので、Ｐｃｈトランジスタ９ａはオフとなる。従って、クロック信号増幅回路３００は、テストクロック信号ＴＩＮを出力端子ＯＵＴから出力する。すなわち、クロック信号増幅回路３００はテストモード動作を行う。
【００４０】
すなわち、本構成によれば、選択信号ＳＥＬを切り替えることにより、Ｐｃｈトランジスタ９ａ（第１のスイッチ部）とＰｃｈトランジスタ９ｂ（第２のスイッチ部）とを相補的に開閉させ、クロック信号増幅回路３００から出力される信号を選択することができる。従って、本構成によれば、セレクタ回路を用いることなくテストクロック信号を供給することがきるクロック信号増幅回路を提供することができる。よって、本構成を組み込んだ回路は、テスト動作及び高速動作が可能となる。
【００４１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述のクロック信号増幅回路において、ＰｃｈトランジスタとＮｃｈトランジスタを入れ換えることができる。この場合、選択信号ＳＥＬがＨｉｇｈ信号の場合にテストモード動作を行い、選択信号ＳＥＬがＬｏｗ信号の場合に通常動作を行うことが可能である。
【００４２】
また、上述の増幅回路、第１のスイッチ部又は第２のスイッチ部については、同様の機能を述源できるならば、上述の構成に限られない。さらに、第１のスイッチ部と第２のスイッチ部とを相補的に開閉できるならば、異なる方法で選択信号を供給してもよいし、第１のスイッチ部及び第２のスイッチ部の構成を適宜変更してもよい。
【符号の説明】
【００４３】
１、４６  定電流源
２ａ、２ｂ、７ａ、７ｂ、４７ａ、４７ｂ  Ｎｃｈトランジスタ
３ａ、３ｂ、８ａ、８ｃ、４８ａ、４８ｂ  プルアップ抵抗
３ｃ、３ｄ、８ｂ  抵抗
４ａ、４ｂ、４ｃ、４ｄ、９ａ、９ｂ  Ｐｃｈトランジスタ
５、６  インバータ
１１  差動増幅回路
１２  第１のスイッチ部
１３  第２のスイッチ部
１４  増幅回路
２１  ＰＬＬドライバ
２２  テストクロック発生器
２３  ＣＭＬドライバ
３１、３２  オープンドレインバッファ
４１  ＰＬＬ
４２  テストクロック発生器
４３、４４  ＣＭＬドライバ
４５  セレクタ
１００、３００  クロック信号増幅回路
３００、４００  クロック信号分配回路
４０１、４０２  ＣＭＬドライバ
ＣＬＫ、ＣＬＫＢ  クロック信号
ＩＮ、ＩＮＢ  入力信号
ＯＵＴ、ＯＵＴＢ  出力端子
ＳＥＬ  選択信号
ＴＩＮ  テストクロック信号
ＴＳＴ、ＴＳＴＢ  差動テストクロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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