(57)【特許請求の範囲】
【請求項１】
集積回路（「ＩＣ」）のキャパシタであって、
前記集積回路の複数の金属層のうちの第１のパターニングされた金属層に形成された、前記キャパシタの第１のノードの分配グリッドと、
前記分配グリッドに接続され、前記分配グリッドから離れる方に第１の方向に第１の軸に沿って延在する第１の縦方向導電性フィラメントと、
前記分配グリッドに接続され、前記分配グリッドから離れる方に前記第１の方向と反対の第２の方向に前記第１の軸に沿って延在する第２の縦方向導電性フィラメントと、
前記第１のパターニングされた金属層に隣接する次の連続した金属層における第２のパターニングされた金属層に形成された、前記キャパシタの第２のノードの第１のグリッドプレートとを備え、前記第１のグリッドプレートは、前記第２のパターニングされた金属層において前記第１の縦方向導電性フィラメントを包囲し、さらに、
前記第２のパターニングされた金属層に隣接する次のに連続した金属層である第３のパターニングされた金属層に形成された、前記キャパシタの前記第２のノードの第２のグリッドプレートを備え、前記第２のパターニングされた金属層は、前記第１のパターニングされた金属層と前記第３のパターニングされた金属層との間に配置され、前記第２のグリッドプレートは、前記第３のパターニングされた金属層において前記第１の縦方向導電性フィラメントを包囲する、キャパシタ。
【請求項２】
前記第１のノードは、前記ＩＣのスイッチングキャパシタの上部ノードである、請求項１に記載のキャパシタ。
【請求項３】
前記第１のパターニングされた金属層は外周シールド導体をさらに含み、前記外周シールド導体は、前記第１のパターニングされた金属層において前記分配グリッドを少なくとも部分的に包囲する前記第２のノードに接続され、かつ前記第２のノードの第２の部分を形成する、請求項１または２に記載のキャパシタ。
【請求項４】
前記第１のパターニングされた金属層は中央タップをさらに含み、前記中央タップは、前記外周シールド導体の間隙を通って前記分配グリッドに延在する、請求項３に記載のキャパシタ。
【請求項５】
前記第１のパターニングされた金属層の上の、各々が前記キャパシタの前記第２のノードに接続される第１の数のグリッドプレートと、前記第１のパターニングされた金属層の下の、各々が前記キャパシタの前記第２のノードに接続される第２の数のグリッドプレートとをさらに備え、前記第１の縦方向導電性フィラメントは、前記第１の数のグリッドプレートの各々によって包囲され、前記第２の縦方向導電性フィラメントは、前記第２の数のグリッドプレートの各々によって包囲され、前記第１の数は１より大きく、前記第２の数は１より大きい、請求項１から４のいずれか１項に記載のキャパシタ。
【請求項６】
前記第１の数のグリッドプレートは、前記第２の数のグリッドプレートと等しい、請求項５に記載のキャパシタ。
【請求項７】
前記第２の数のグリッドプレートのうちの１つは、前記ＩＣのポリシリコンまたはシリサイド層に形成される、請求項５に記載のキャパシタ。
【請求項８】
前記第１のグリッドプレートは、前記分配グリッドを介して前記第２のグリッドプレートに接続される、請求項１に記載のキャパシタ。
【請求項９】
前記第１のグリッドプレートを通って延在し、かつ前記第１のグリッドプレートによって包囲された、各々が前記分配グリッドのみを通って前記第１のノードに接続される第１の複数の縦方向導電性フィラメントと、前記第２のグリッドプレートとを備える、請求項１に記載のキャパシタ。
【請求項１０】
前記第１の複数の縦方向導電性フィラメントの第１の端部を被覆する第１のプレートケースをさらに備え、前記第１のプレートケースは、前記第２のノードに接続される、請求項９に記載のキャパシタ。
【請求項１１】
前記第２の複数の縦方向導電性フィラメントの第２の端部を被覆する第２のプレートケースをさらに備え、前記第２のプレートケースは、前記第２のノードに接続され、かつ前記第２のノードの第３の部分を形成する、請求項１０に記載のキャパシタ。
【請求項１２】
前記第２のプレートケースは、前記ＩＣのポリシリコンまたはシリサイド層に形成される、請求項１１に記載のキャパシタ。
【請求項１３】
前記キャパシタはアナログデジタル変換器内に位置する、請求項１から１２のいずれか１項に記載のキャパシタ。
【請求項１４】
前記キャパシタはトランシーバ内に位置する、請求項１から１３のいずれか１項に記載のキャパシタ。
【請求項１５】
前記集積回路はフィールドプログラマブルゲートアレイである、請求項１から１４のいずれか１項に記載のキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、通常「集積キャパシタ」と称される、集積回路（「ＩＣ」）に形成されるキャパシタに関する。
【背景技術】
【０００２】
発明の背景
ＩＣを製造する方法は、トランジスタなどのさまざまな電気デバイスが半導体基板に形成される処理のフロントエンドシーケンスと、処理のバックエンドシーケンスとを典型的に含み、バックエンドシーケンスは、誘電材料およびパターニングされた導電材料（典型的に金属）の互い違いの層を形成することを一般的に含み、導電性ビアまたは他の技術を用いて金属層を相互接続し、電気デバイスを他の電気デバイスに、かつＩＣの端子に接続する三次元配線構造を形成する。
【０００３】
キャパシタは、さまざまな目的でＩＣシステムにおいて使用される。多くの例では、ＩＣチップにキャパシタを組込む（集積する）ことが望ましい。簡単なアプローチは、介在する誘電体を有する２枚の導電性プレートを形成することである。しかしこれは、得られるキャパシタンスのわりには比較的大面積を消費する。所与の領域のキャパシタンスを増大させるための１つの技術は複数の導電性プレートを使用することであり、各導電性プレートは、誘電体によって近接するプレートから分離されている。さらなる技術は、第１および第２のキャパシタ端子（ノード）に交互に接続される、導電性ライン、導電性フィンガーまたは導電性トレースとも称される導電性ストリップを使用する。導電性ストリップ間のサイドウォールカップリングがキャパシタンスをもたらす。オフセットされているにせよ、縦方向に一致して配置されているにせよ、導電性ストリップの層を追加して、集積キャパシタ構造のキャパシタンスをさらに増大させることができる。
【０００４】
１つのキャパシタは、第１のノードに接続された多数の導電性ストリップを連続した層に有し、それらの導電性ストリップは、集積キャパシタの第２のノードに接続された等しい数の導電性ストリップと互い違いになっている。導電性ストリップは、連続した層に対して半セル分オフセットされ、したがって第１のノードに接続された導電性ストリップは、その上および両側面上に、第２のノードに接続された導電性ストリップを有する。１つの層において等しい数の導電性ストリップを各ノードに設けることは、各ノードの基板へのカップリングを平衡させ、これはある用途では望ましいが、１つのノードにおけるカップリングが少ないことが望ましいスイッチング用途といった他の用途では望ましくない。基板へのカップリングを減少させるために、基板と導電性ストリップの第１の層との間で二酸化ケイ素の厚い層が使用される。これは、標準的なＣＭＯＳ製造シーケンスで集積することは困難であり得、標準的なプロセスフローに追加的なステップを追加することを必要とする可能性がある。重なり合う平行な導電性ストリップは、追加的な表面積を消費するバスストリップを使用して、それらの端部において接続される。
【０００５】
集積キャパシタの提供への別のアプローチは、ある層の導電性ストリップをキャパシタの互い違いのノードに接続させることであり、重なり合う導電性ストリップは同じノードに接続される。これにより、キャパシタの第１のノードに接続された導電性ストリップおよび相互接続ビアのカーテンが本質的に形成され、隣接する導電性ストリップおよび相互接続ビアのカーテンは第２のノードに接続される。同じノードに接続された重なり合う導電性ストリップは、バスストリップに伴う損失表面積を回避する。しかし、上側のストリップは下側のストリップと同じノードに接続されるため、層間キャパシタンスが減少する。限界寸法が縮小すると、層間キャパシタンスよりもストリップ間キャパシタンスが優勢になるため、この作用はある程度予防される。換言すると、連続した金属層の間の誘電層の分離は、限界寸法が縮小するにつれて、導電性ストリップ間の誘電分離よりも一層増大する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって、先行技術の欠点を克服する集積キャパシタが望まれる。集積キャパシタが、単位面積ごとに高いキャパシタンス、低い損失（抵抗）、および低い自己インダクタンスを有することがさらに一般的に望まれ、キャパシタ回路の自己共振周波数および品質を増大させることによって高周波用途が向上される。いくつかの用途では、集積キャパシタを電気的ノイズからシールドすることがさらに望ましい。
【課題を解決するための手段】
【０００７】
発明の概要
集積回路（「ＩＣ」）のキャパシタは、集積回路の第１のパターニングされた金属層に形成された分配グリッドと、分配グリッドに接続され、分配グリッドから離れる方に第１の方向に沿って延在する第１の縦方向導電性フィラメントとを有する。第２の縦方向導電性フィラメントは、分配グリッドに接続され、反対方向に延在する。第１のおよび第２のグリッドプレートは、第１のパターニングされた金属層の上および下の金属層に形成される。グリッドプレートは、第１のおよび第２の縦方向導電性フィラメントを包囲する。分配グリッド、第１の縦方向導電性フィラメント、および第２の縦方向導電性フィラメントは、キャパシタの第１のノードに接続され、かつ第１のノードの一部分を形成し、第１のグリッドプレートおよび第２のグリッドプレートは、キャパシタの第２のノードに接続され、かつ第２のノードの一部分を形成する。
【０００８】
図面の簡単な説明
添付の図面は、発明の１以上の局面にかかる例示的な実施の形態を示す。しかし、添付の図面は、示される実施の形態に発明を限定するものと解釈されるべきではなく、説明および理解だけのためのものである。
【図面の簡単な説明】
【０００９】
【図１Ａ】一実施の形態にかかる水平方向ケーブル状フィラメントを有する集積キャパシタの一部分の等角図である。
【図１Ｂ】集積回路のバックエンド層に組込まれた図１Ａの集積キャパシタの側面図である。
【図２Ａ】本発明の一実施の形態にかかる縦方向ケーブル状フィラメントを有する集積キャパシタの一部分の等角図である。
【図２Ｂ】断面線Ｂ−Ｂに沿って見た図２Ａの集積キャパシタの断面図である。
【図２Ｃ】断面線Ｃ−Ｃに沿って見た図２Ａの集積キャパシタの断面図である。
【図３】集積キャパシタのさらなる細部を例証するために層のうちのいくつかを取除いた、図２Ａの集積キャパシタの等角図である。
【図４】別の実施の形態にかかるプレートケースを有する図２Ａの集積キャパシタの等角図である。
【図５】一実施の形態にかかる集積キャパシタを組込んだＦＰＧＡの平面図である。
【発明を実施するための形態】
【００１０】
詳細な説明
プログラマブルロジックデバイスといった複雑なＩＣは、配線接続および他の機能に使用される、半導体基板上に形成された誘電材料の層によって分離されるいくつかのパターニングされた金属層を有することが多い。発明のいくつかの実施の形態は、適切な金属層に所望のパターンを形成するマスクと、金属間誘電体（「ＩＭＤ」）層または層間誘電体（「ＩＬＤ」）を介するビアとを使用することによって、既存のＣＭＯＳプロセスシーケンスに適合可能である。ビアは、コンタクトプラグ、ダマシン法、またはデュアルダマシン法といった、いくつかの既知の技術のうちのいずれかを使用して形成される。同様に、導電性ストリップは、薄膜金属エッチング、薄膜金属リフトオフ、ダマシン法、またはデュアルダマシン法といった、いくつかの既知の技術のうちのいずれかを使用して形成される。いくつかの実施の形態では、導電層の１つはポリシリコンまたはシリサイド層である。さらなる実施の形態では、半導体基板の導電性ウェルがキャパシタプレートまたはシールドの一部分を形成する。
【００１１】
発明の実施の形態は、「ケーブル状」と称される。なぜなら、キャパシタの一方のノードに電気的に接続された、水平方向フィラメントまたは縦方向コラムといった導体は、導電性シースが同軸ケーブルの中心導体を包囲して内部の導体を電気的ノイズからシールドするのと同様に、キャパシタの他方のノードに電気的に接続された導体によって包囲されるからである。いくつかの実施の形態では、第１のノードに接続された水平方向フィラメントを用い、この第１のノードは、特定の実施の形態ではＩＣのスイッチングキャパシタの上部ノードであり、複数の層に形成された第２のノード（たとえば下部ノード）に電気的に接続されたフィラメントによって包囲され、導電性ビア（「ビア」）によって相互接続される。他の実施の形態は、第２のノードに接続された導電性グリッドによって包囲された第１のノードに接続された導電性コラムを形成する。導電性グリッドは、連続した金属層に形成され、導電性コラム中の対応するビアに追加的な横方向キャパシタンスをもたらすビアによって相互接続される。良好なノイズシールドによる高い比キャパシタンスが実現される。
【００１２】
図１Ａは、一実施の形態にかかる集積キャパシタの一部分１００の等角図である。当該図は、例証の目的で誘電材料が取除かれた集積キャパシタの導電性部分を示す。バックエンドＩＣプロセスの当業者は、二酸化ケイ素といった誘電材料、または流体ベースの誘電材料の層が導電性部分の間の空間を充填すると理解する。
【００１３】
集積キャパシタは、インターリーブされた（interleaved）縦方向平面１０５および１０６と互い違いになっている導電性縦方向パネル（「導電性カーテン」）１０２，１０４を有し、キャパシタの第１のノードに接続された導電性要素は、バックエンドスタックの連続した層においてキャパシタの第２のノードに接続された導電性要素と互い違いになっている。導電性カーテン１０２は、水平方向に（すなわちＸ方向に沿って）延びる連続したパターニングされた金属層に形成された多数の導電性フィラメント１０８，１１，１１２，１１４，１１６を有し、導電性ビア１１８，１２０は、Ｘ方向の連続したパターニングされた金属層のフィラメントを接続して、Ｘ方向およびＺ方向によって規定される平面に導電性プレートを形成する。
【００１４】
導電性カーテンは、集積キャパシタの電気的ノードの一方に接続され、特定の実施の形態では、導電性カーテンは、スイッチング集積キャパシタの下部ノードに接続される。特定の実施の形態では、導電性フィラメントは、ダマシン法またはデュアルダマシン法を用いて形成されたものといった金属トレースである。特定の実施の形態では、導電性ビアもデュアルダマシン法を用いて形成される。
【００１５】
インターリーブされた縦方向平面１０５，１０６は、集積キャパシタの第１のノードに接続された水平方向導電性フィラメント１２２，１２６，１３０を有し、その水平方向導電性フィラメント１２２，１２６，１３０は、集積キャパシタの第２のノードに接続された水平方向導電性フィラメント１２４，１２８とインターリーブされている。第２のノードの水平方向導電性フィラメント１２４は、第１のノードの導電性フィラメント１２２，１１０，１２６，１３２（およびさらには対角のフィラメント、たとえば１０８，１１２）によって包囲される。これは、第１のノードフィラメントと第２のノードとの間に高い比キャパシタンスをもたらし、また特定の実施の形態では集積スイッチングキャパシタの上部ノードである第１のノード導電性フィラメント１２４を、電気的ノイズと他のＩＣ構成要素およびトレースからのクロスカップリングとから電気的にシールドする。
【００１６】
下部ノード導電性要素（たとえば導電性カーテン１０２，１０４の導電性フィラメントおよびビア、ならびに導電性フィラメント１２２，１２６，１３０）による上部ノード導電性要素（たとえば導電性フィラメント１２４，１２８）のシールドは、たとえばＩＣにおけるサンプルされたデータの低歪での転送を保証するために望ましい。さらなる実施の形態では、任意の接地シールドを用いて電気的ノイズおよびクロスカップリングから下部ノードをシールドする。本明細書で用いられる限りにおいて、「包囲する」という用語は、キャパシタの一方のノードに接続された導体（たとえば上部ノード導電性フィラメント１２４）の各主表面（すなわち上、下、および両側面）が、キャパシタの他方のノードに接続された導体（たとえば下部ノード導電性フィラメント１２２，１０８，１１０，１２６，１３２）に隣接することを意味する。
【００１７】
最も上側の金属層（たとえば図１Ｂ、フィラメント１２２，１０８が形成されているＭ５参照）の導電性フィラメントは、すべてキャパシタの一方のノード（たとえば下部ノード）に接続される。図１Ｂに示されるＭ３層およびＭ１層といった他の金属層の導電性要素もまた、単一のノードに接続されている。これらの単一ノード層の導電性フィラメントは導電性交差部材によって交差接続され、導電性グリッドプレートを形成することができる（図２Ａ、符号２０８と比較のこと）。上部ノードに電気的に接続された導電性フィラメントは、たとえばフィラメントの一端において、バスバーおよびビア（図示せず）を用いて相互接続することができる。さらなる実施の形態では、下部ノードの横断する導電性カーテン（すなわちＹ方向およびＺ方向によって規定される平面の導電性カーテン）が追加され、したがって上部ノードに接続された導電性フィラメントの端部が被覆される。代替的に、交差部材（すなわちＹ方向の）は、ある層のフィラメントを当該層の他のフィラメントに相互接続する。交差接続を可能とするために、間隙（図示せず）が設けられ得る。たとえば、フィラメント１３２における間隙は、交差部材をフィラメント１２４からフィラメント１２５に延在させ得る。下部ノードに接続された、Ｚ軸およびＹ軸によって規定された平面内の導電性カーテンが任意に含まれ、上部ノードに接続されたフィラメント１２４，１２５の端面をシールドする。
【００１８】
上部ノードへの接続は、最も上もしくは最も下側の下部ノード層を通って、または相互接続された上部ノード導電性フィラメントの一端もしくは他端から外に導くことができる（たとえば図２Ａ、符号２１８参照）。特定の実施の形態では、下部ノード層は、集積キャパシタの上部ノードから、スイッチドキャパシタ構成のスイッチへの接続までトレースをシールドする。トレースと下部ノードシールドとの間のキャパシタンスは、集積キャパシタのキャパシタンスを増大させる。
【００１９】
「上部」ノードおよび「下部」ノードという用語は、ＩＣまたは他の構造に対するノードの物理的な方向性とは必ずしも関係せず、便宜的な用語として使用される。いくつかの回路の用途では、キャパシタの上部ノードは、増幅器または他のデバイスの高インピーダンスもしくは高ゲインポートに接続されるノードを指す。システムオンチップ（「ＳｏＣ」）では、アナログデジタル変換器（「ＡＤＣ」）の精度は、上部ノードにおける寄生容量（Ｃｔｏｐ）の、下部ノードを除くすべての他のノードに対する比率と、両方のノード間の有用な浮遊信号のキャパシタンスであるキャパシタンス（Ｃｓｉｇ）とに依存する。Ｃｔｏｐを低く維持するように、接地電流または電圧供給の変動から上部プレートをシールドすることが望ましい。下部ノードを用いて上部ノードを本質的に包囲することで、ファラデーシェルの一部分を上部ノードの周囲に本質的に形成することによって、またいくつかの実施の形態ではＩＣの他の導電性要素から上部ノードを離間することによって、上部ノードを回路中の他のノードと連結しないように絶縁する。当業者によれば、上部ノードへの電気的接続は下部ノードシールドを介してなされ、したがって下部ノードシールドは上部ノードを完全には包囲しないことが理解される。
【００２０】
キャパシタは一般的に、多様な集積回路および多様な用途に有用である。たとえば、１以上のキャパシタは、アナログデジタル変換器において、または（たとえばＭＧＴにおける）ＡＣシグナリングのためのデカップリングもしくはフィルタリングキャパシタなどとして、スイッチドキャパシタネットワークに有用であり得る。一般に、本明細書に記載されるキャパシタ構造は、キャパシタンスを必要とするいずれかの用途に有用であり得る。なお、キャパシタは二端子デバイスと一般的に見なされ、本明細書に記載される「上部」および「下部」ノードは、キャパシタのこれら２つの端子におおむね対応する。したがって、以下に記載される構造は、一方もしくは他方のノードに（たとえば電気的に）接続している、またはノードの部分を形成していると見なされ得る。ノードは、それに接続された容量性構造から分離されておらず、それらの構造はノードの部分を形成し得る。
【００２１】
設計ルールは、最大トレース（フィラメント）幅を典型的に有し、集積キャパシタ１００の上部、中間および下部１４０層といった層は、連続した導電性プレートではなく導電性ストリップで形成される。代替的な実施の形態では、下部導電層は、金属層にパターニングされるのではなく、ポリシリコンまたはシリサイド層に形成され、連続した導電性プレートとして形成される。いくつかの実施の形態では、他の層は、製造プロセスの制限に依存して、連続した導電性プレートとして形成され得る。たとえば、いくつかの実施の形態では、より広い金属ストリップまたは平坦な金属プレートも使用され得る。別の例として、多重ポリプロセスでは、多重ポリ連続導電性プレートが使用され得る。また、いくつかの例では、「トレンチ」コンタクトおよびビアを用いてもよく、それらはカーテンの容量性効果およびシールド効果を増大させ得る。
【００２２】
キャパシタのノード間のキャパシタンスは、当該分野で周知のように、下部ノードに接続された導電性要素と上部ノードに接続された導電性要素との間の容量性カップリングによって確立される。導電性フィラメント間の水平方向および縦方向の間隔はほぼ等しく示されているが、多くのＩＣ製造技術では、パターニングされた金属層の間の縦方向分離は、パターニングされた金属層内の導電性フィラメント間の最小必要分離よりも大きい。説明の目的で、上部ノード導電性フィラメント１２４と下部ノード導電性フィラメント１３２との間といった、ある層内の導電性フィラメント間のキャパシタンスは横方向キャパシタンスと称され、上部ノード導電性フィラメント１２４と下部ノード導電性フィラメント１２６または１２２との間のキャパシタンスは、縦方向キャパシタンスと称される。ディープサブミクロンプロセスでは、隣接するフィラメントの単位長当たりの横方向キャパシタンスは、フィラメント間の間隔が十分に近接している場合、縦方向キャパシタンスよりも大きいことがある。多様な要素の間隔および幅は、いくつかの実施の形態では変動し得る。たとえば、非最小幅および／または間隔を使用してもよく、生産性または信頼性を向上し得る。一般に、寸法は、特定の用途の必要性を満たすために選択され得る。
【００２３】
図１Ｂは、集積回路のバックエンド層に組込まれた図１Ａの集積キャパシタの側面図である。バックエンド層は、５つの金属層Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５および介在する誘電層ＩＭＤ２，ＩＭＤ３，ＩＭＤ４，ＩＭＤ５を含む。導電性ビア１２０といった導電性ビアは、導電性フィラメント１１０，１１２といった導電性構造を接続する。特定の実施の形態において、導電性ビアおよび金属層は、デュアルダマシン法および化学機械的研磨（「ＣＭＰ」）法を用いて形成される。代替的な実施の形態では、ポリシリコン層、シリサイド層、またはドーピングされた半導体（すなわち半導体ウェハに形成された導電性ウェル）が１以上の下側導電層に使用される。さらなる実施の形態では、ポリシリコン層、シリサイド層、またはドーピングされた半導体は、導電性フィラメントではなく、連続した導電性プレートを形成する。さらに別の代替的な層では、ポリシリコン層、シリサイド層、またはドーピングされた半導体が使用され、Ｍ１層の下部ノード導電性フィラメントをシールドする接地シールドを形成する。
【００２４】
図２Ａは、本発明の一実施の形態にかかる縦方向ケーブル状フィラメントを有する集積キャパシタ２００の一部分の等角図である。「ケーブル状」という用語は、キャパシタの第１のノードに電気的に接続された縦方向フィラメント２０２，２０４を指し、その縦方向フィラメント２０２，２０４は、同軸ケーブルのシースが中心導体を包囲するのと同様に、縦方向フィラメントが第２のノード導体によって包囲されるように、キャパシタの第２のノードに電気的に接続されたグリッドプレート２０８の開口を通って延在する。
【００２５】
第１の導電性マトリックスは、中間層（図３、符号２１６参照）の縦方向導電性フィラメント２０２，２０４，２０６および交差部材（図３、符号２１２，２１４参照）で形成される。中央タップ２１８は、第３の金属層に形成された外周シールド導体２２１の間隙２１９を通って延在し、第１の導電性マトリックスの分配グリッドへの電気的接続を可能とし、それ以外は外周シールド導体２２１によって本質的に包囲される。特定の実施の形態では、第１の導電性マトリックスは集積キャパシタの上部ノードに接続され、第２の導電性マトリックスは集積キャパシタの下部ノードに接続され、上部ノードにシールドをもたらす。中央タップ２１８は、分配グリッドの、および分配グリッドから逆方向に集積キャパシタのノードに延在する縦方向導電性フィラメントへの、電気的接続をもたらす。代替的な実施の形態では、キャパシタに段差が付けられてキャパシタのアレイを形成する場合などは、外周シールドの一側面が省略される。そのような実施の形態では、単一の下部ノードシールドが２つの隣接するキャパシタによって共有されてもよいし、または任意に省略される。なお、本明細書では「中央タップ」と称されるが、第１の導電性マトリックスへの接続は、いずれかの点において、たとえばエッジに沿ってなされてもよく、Ｍ２またはＭ４といったいずれかの好適な層においてなされてもよい。
【００２６】
第２の導電性マトリックスは、分配層（たとえば中央タップ２１８が形成されている層）の上および下のグリッドプレート２０８，２０９，２１０，２１１で形成される。特定の実施の形態では、最も下側のプレート層２０９は、連続シートとしてポリシリコンまたはシリサイド層に形成される。縦方向導電性フィラメントは、分配層（たとえば図３参照）および導電性ビア２２０，２２２から上下に延在する。グリッドプレートは本質的に、開口を有する導電性グリッドであり、相補的なノードプレートの縦方向導電性フィラメント（たとえば上部ノードプレートの縦方向導電性フィラメント）がその開口を通って延在する。特定の実施の形態では、縦方向導電性フィラメントは分配層から上方に延在し、対応する縦方向導電性フィラメントが分配層から下方に延在する。この配置は、終端点において接続された長いフィラメント（フィンガー）を使用する同様の設計と比較すると、分配層および中央タップからのキャパシタインピーダンスについて、より低くより均等に分配された抵抗成分および導電成分をもたらす。
【００２７】
図２Ｂは、断面線Ｂ−Ｂに沿って見た図２Ａの集積キャパシタの断面図である。第１のおよび第２の導電性マトリックスの断面部分のみが示され、介在する誘電材料は例証を明確にするために省略される。グリッドプレート２０８および２１０は、中間金属層Ｍ３に形成された交差部材２２８から両方向に延在する導電性フィラメント２２３と他の導電性フィラメントとを包囲する。導電性ビア２２０といった導電性ビアは、連続した金属層Ｍ４，Ｍ５に形成されたグリッドプレート２０８，２１０を電気的に接続する。同様の導電性ビアが、隣接する金属層Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５に形成された他の導電構造を接続する。代替的な実施の形態では層がずらされ、したがって最も下側の層（例証されているＭ１）は、フィラメントとしてではなく連続シートとして形成されたポリ層となる。
【００２８】
集積キャパシタの代替的な実施の形態は、より多いかまたはより少ない金属層を有するバックエンドスタックに形成される。たとえば、図２Ａの集積キャパシタ２００と同様の集積キャパシタは、最も下のグリッドプレートと、上部ノードマトリックスの縦方向導電性フィラメントの端部とをポリシリコンまたはシリサイドの層（「ポリ」層）に形成することによって、４つの金属層を有するバックエンドスタックに形成される。さらなる実施の形態では、縦方向フィラメントはＭ１層で終端し、ポリ層がノードシールドプレートを形成する。一連の導電性ストリップ（フィラメント）または導電性グリッドではなく連続シートとして、ノードプレートをポリ層に形成することができる。代替的に、最も下のグリッドプレートは半導体基板の導電性ウェルに形成され、コンタクトを用いて、導電性ウェルを下部ノードの金属マトリックスに電気的に接続し、これにより一実施の形態にかかる集積キャパシタを、ポリ層を用いて、３つの金属層を有するバックエンドスタックに形成することが可能となる。同様に、追加的な金属層は、上部ノードの縦方向導電性フィラメントが延在することと、関連付けられたグリッドプレートをそれらの周囲に形成することとを可能とする。
【００２９】
図２Ｃは、断面線Ｃ−Ｃに沿って見た図２Ａの集積キャパシタの断面図である。第１のおよび第２の導電性マトリックスの断面部分のみが示され、介在する誘電材料は例証を明確にするために省略される。上部ノード交差部材２１４は、集積キャパシタの分配層に三次元導電性マトリックスを形成する下部ノードの導電性要素によって包囲される。上側グリッドプレート２２５（図３では例証の目的で取除かれている）および下側グリッドプレート２２４の一部分が断面図で示される。
【００３０】
図３は、集積キャパシタのさらなる細部を例証するために層のうちのいくつかを取除いた、図２Ａの集積キャパシタの等角図である。下部ノードに接続されたグリッドプレート２２４は、上部ノードに接続された分配グリッド２２６の下にある。分配グリッドは、分配層（たとえばＭ３）から逆方向に延在する縦方向フィラメントを接続する交差部材２１２，２１４を有する。上部ノード分配層は中間層に形成されるが、代替的に他の層に形成される。いくつかの実施の形態では、縦方向フィラメントは、逆方向ではなく一方向に（すなわちより多くの金属層を通って）さらに延在する。
【００３１】
図４は、別の実施の形態にかかるプレートケース４０２を有する図２Ａの実施の形態と同様の集積キャパシタ４００の等角図である。プレートケースは、上部ノードの縦方向導電性フィラメントの上端を被覆し、上部ノードに追加的なシールドをもたらし、かつ導電性フィラメントの端部がプレートケースと容量結合するため、集積キャパシタの単位面積当たりの比キャパシタンスを増大させる。この実施の形態では、最も下側の導電性グリッドプレート４０４はポリシリコンまたはシリサイド層（「ポリ」層）に形成され、金属層Ｍ１，Ｍ２，Ｍ３，Ｍ４を用いて、ポリおよび金属層Ｍ５とともに集積キャパシタの導電性マトリックスを形成する。したがって、プレートケース４０２を含む集積キャパシタ４００は、５金属層バックエンドスタックにおいて実現される。
【００３２】
なお、記載された層の種類および数は例にすぎず、いくつかの実施の形態では他の好適な層を使用してもよく、いずれかの数の層を使用してもよい。たとえば、使用される層は、製造プロセスにおいて利用可能な層の種類および数に依存してもよく、当業者には他の配置が明らかであろう。一般に、いずれかの好適な層および任意の数の層を本発明の実施の形態にしたがって使用してもよい。
【００３３】
図５は、一実施の形態にかかる集積キャパシタを組込んだＦＰＧＡ５００半導体装置の平面図である。ＦＰＧＡ５００は、ＲＡＭおよびロジックなどにおける機能ブロックのいくつかにＣＭＯＳ部分を含み、ＣＭＯＳ製造プロセスを用いて製造される。発明の１以上の実施の形態にかかる１以上の集積キャパシタ５５５は、多くの機能ブロック内、またはＦＰＧＡ５００の物理的なセクションもしくはセグメント内において、クロック回路５０５、マルチギガビットトランシーバ５０１、または他の機能ブロックといったＦＰＧＡのいくつかの機能ブロックのいずれかに組込まれる。集積キャパシタ５５５は、キャパシタの一方または両方の端子がスイッチングされる用途において特に望ましく、上部ノードシールドを含む実施の形態は、上部ノードがＦＰＧＡ５００中の回路の高インピーダンスまたは高ゲインノードに接続されるかまたはスイッチングされる用途においてさらに望ましい。
【００３４】
ＦＰＧＡアーキテクチャは、マルチギガビットトランシーバ（ＭＧＴ５０１）と、コンフィギュラブルロジックブロック（ＣＬＢ５０２）と、ランダムアクセスメモリブロック（ＢＲＡＭ５０３）と、入力／出力ブロック（ＩＯＢ５０４）と、コンフィギュレーションおよびクロックロジック(コンフィギュレーション／クロック５０５)と、デジタル信号処理ブロック（ＤＳＰ５０６）と、特殊入力／出力ブロック（Ｉ／Ｏ５０７）（たとえばコンフィギュレーションポートおよびクロックポート）と、デジタルクロックマネージャ、アナログデジタル変換器、システム監視ロジックなどといった、その他のプログラマブルロジック５０８とを含む、多数の異なるプログラマブルタイルを含む。いくつかのＦＰＧＡはまた、専用のプロセッサブロック（ＰＲＯＣ５１０）を含む。
【００３５】
いくつかのＦＰＧＡにおいて、各プログラマブルタイルは、プログラマブルインターコネクト要素（ＩＮＴ５１１）を含み、そのプログラマブルインターコネクト要素は、各隣り合うタイル中の対応するインターコネクト要素への、およびそのインターコネクト要素からの標準化された接続を有する。したがって、集められたプログラマブルインターコネクト要素は、図示されたＦＰＧＡに対するプログラマブルインターコネクト構造を実現する。プログラマブルインターコネクト要素（ＩＮＴ５１１）はまた、図５の上部に含まれる例によって示されるように、同じタイル内のプログラマブルロジック要素への、およびそのプログラマブルロジック要素からの接続を含む。
【００３６】
たとえば、ＣＬＢ５０２は、単一のプログラマブルインターコネクト要素（ＩＮＴ５１１）を加えたユーザロジックを実現するためにプログラムされることが可能なコンフィギュラブルロジック要素（ＣＬＥ５１２）を含みうる。ＢＲＡＭ５０３は、１以上のプログラマブルインターコネクト要素に加えてＢＲＡＭロジック要素（ＢＲＬ５１３）を含みうる。典型的には、タイルに含まれるインターコネクト要素の数はタイルの高さに依存する。図示された実施の形態においては、ＢＲＡＭタイルは４つのＣＬＢと同じ高さを有するが、他の数（たとえば５）も使用することができる。ＤＳＰタイル５０６は、適切な数のプログラマブルインターコネクト要素に加えてＤＳＰロジック要素（ＤＳＰＬ５１４）を含むことができる。ＩＯＢ５０４はたとえば、プログラマブルインターコネクト要素（ＩＮＴ５１１）の１つのインスタンスに加えて入力／出力ロジック要素（ＩＯＬ５１５）の２つのインスタンスを含むことができる。当業者にとっては明らかであるように、たとえばＩ／Ｏロジック要素５１５に接続される実際のＩ／Ｏパッドはさまざまな例示されたロジックブロック上に積層された金属を用いて製造され、典型的に、入力／出力ロジック要素５１５の領域に限定されない。図示された実施の形態において、ダイの中心近くのコラムナ（Columnar）領域（図５に網掛けで示す）は、コンフィギュレーション、クロックおよび他の制御ロジックのために用いられる。
【００３７】
図５に例証されたアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構築する規則的なコラムナ構造を分断させる追加的なロジックブロックを含む。追加的なロジックブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。たとえば、図５に示されたプロセッサブロックＰＲＯＣ５１０は、ＣＬＢおよびＢＲＡＭの複数の列に及ぶ。
【００３８】
なお、図５は、単に例示的なＦＰＧＡアーキテクチャを示すことを意図している。１列中のロジックブロックの数、列の相対的な幅、列の数および順序、列に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、図５の上部に含まれる相互接続／ロジック構成は、純粋に例示的なものである。たとえば、実際のＦＰＧＡにおいては、ユーザロジックの効率的な実現を容易にするために、ＣＬＢが現れるところではどこでも、２以上の隣り合うＣＬＢの列が典型的に含まれる。
【００３９】
上記は本発明の１以上の局面にかかる例示的な実施の形態について記載しているが、本発明の１以上の局面にかかる他のおよびさらなる実施の形態が、添付の請求項によって決定されるその範囲およびその等価物から逸脱することなく考案され得る。ステップを列挙する請求項は、当該ステップのいずれの順序も暗示しない。商標はそれぞれの所有者の所有権である。
【図１Ａ】
0005540007.tif 000002
【図１Ｂ】
0005540007.tif 000003
【図２Ａ】
0005540007.tif 000004
【図２Ｂ】
0005540007.tif 000005
【図２Ｃ】
0005540007.tif 000006
【図３】
0005540007.tif 000007
【図４】
0005540007.tif 000008
【図５】
0005540007.tif 000009