(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の第１の表面に形成され、第１の導電膜を含む積層膜と、
前記基板の、前記第１の表面とは反対側の第２の表面から内部に向かって形成され、前記第１の表面までは達しない凹部と、
前記凹部の底面から前記第１の表面まで達し、前記凹部よりも細い複数の貫通孔と、
前記複数の貫通孔内に埋め込まれて前記第１の導電膜に接続され、前記凹部の側面及び底面を覆うが、前記凹部を完全には埋め尽くしていない第２の導電膜と
を有し、
前記凹部の側面を覆う前記第２の導電膜の平断面の面積が、前記複数の貫通孔の平断面の合計の面積以上である貫通電極基板。
【請求項２】
前記第２の導電膜の表面の一部は、前記凹部の底面及び側面を反映した形状を有する請求項１に記載の貫通電極基板。
【請求項３】
前記凹部の底面から前記第１の表面までの厚さが、前記凹部の平面図形に内包される最大の円の直径の１／１０以上である請求項１または２に記載の貫通電極基板。
【請求項４】
前記凹部の側面は、前記第２の表面から前記第１の表面に向かって細くなるテーパ形状を有する請求項１乃至３のいずれか１項に記載の貫通電極基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板の一方の表面から他方の表面まで貫通する電極を有する貫通電極基板に関する。
【背景技術】
【０００２】
近年、半導体チップの集積化は、２次元から３次元に移行している。積層された複数の半導体チップを電気的に接続するために、半導体基板を貫通する貫通電極が形成される。素子形成面側の一部を、背面側の部分より細くした貫通電極が公知である。素子形成面側一部を細くすることにより、貫通電極近傍の配線の集積度を向上させることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２９４５７７号公報
【特許文献２】特開２００８−２１７３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
貫通電極は、半導体基板に形成される素子や配線等に比べて、大きな体積を有する。このため、貫通電極を形成する金属材料の使用量が多くなり、材料のコストが上昇してしまう。貫通電極を細くすると、基板に形成した貫通孔を金属材料で埋め込むことが困難になる。また、体積の大きな金属部材が基板内に埋め込まれると、熱膨張係数の差に起因して、機械的な破壊が生じやすくなる。
【課題を解決するための手段】
【０００５】
本発明の一観点によると、基板と、前記基板の第１の表面に形成され、第１の導電膜を含む積層膜と、前記基板の、前記第１の表面とは反対側の第２の表面から内部に向かって形成され、前記第１の表面までは達しない凹部と、前記凹部の底面から前記第１の表面まで達し、前記凹部よりも細い複数の貫通孔と、前記複数の貫通孔内に埋め込まれて前記第１の導電膜に接続され、前記凹部の側面及び底面を覆うが、前記凹部を完全には埋め尽くしていない第２の導電膜とを有し、前記凹部の側面を覆う前記第２の導電膜の平断面の面積が、前記複数の貫通孔の平断面の合計の面積以上である貫通電極基板が提供される。
【発明の効果】
【０００６】
貫通孔を凹部より細くすることにより、第２の導電膜、基板、及び積層膜の熱膨張係数の差に起因する応力により生じる積層膜の変形を小さくすることができる。凹部を形成しておくことにより、太さが均一な貫通孔を形成する場合に比べて、貫通孔のアスペクト比を小さくすることができる。これにより、第２の導電膜の充填を容易に行うことができる。また、凹部が第２の導電膜で完全には埋め尽くされていないため、第２の導電膜の材料の使用量を削減することができる。
【図面の簡単な説明】
【０００７】
【図１】（１Ａ）は実施例による貫通電極基板の断面図であり、（１Ｂ）及び（１Ｃ）は、それぞれ（１Ａ）の一点鎖線１Ｂ−１Ｂ、１Ｃ−１Ｃにおける断面図である。
【図２−１】（２Ａ）〜（２Ｂ）は、実施例による貫通電極基板の、製造途中段階における断面図である。
【図２−２】（２Ｃ）〜（２Ｄ）は、実施例による貫通電極基板の、製造途中段階における断面図である。
【図２−３】（２Ｅ）〜（２Ｆ）は、実施例による貫通電極基板の、製造途中段階における断面図である。
【図２−４】（２Ｇ）〜（２Ｈ）は、実施例による貫通電極基板の、製造途中段階における断面図である。
【図２−５】（２Ｉ）〜（２Ｊ）は、実施例による貫通電極基板の、製造途中段階における断面図である。
【図２−６】（２Ｋ）〜（２Ｍ）は、実施例による貫通電極基板の、製造途中段階における断面図である。
【図３−１】（３Ａ）〜（３Ｄ）は、評価実験の対象となる試料Ａ〜Ｄの断面図である。
【図３−２】（３Ｅ）〜（３Ｇ）は、評価実験の対象となる試料Ｅ〜Ｇの断面図であり、（３Ｇａ）は、試料Ｇの貫通孔部分の平断面図である。
【図４】（４Ａ）は、変形量の定義を表した試料の断面図であり、（４Ｂ）は、評価結果を示すグラフである。
【図５】実施例の変形例による貫通電極基板の断面図である。
【図６】実施例の他の変形例による貫通電極基板の断面図である。
【発明を実施するための形態】
【０００８】
図１Ａに、実施例による貫通電極基板の部分断面図を示す。この貫通電極基板は、例えばＣＭＯＳ−ＬＳＩ、半導体メモリ、センサ素子、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）素子等に適用される。
【０００９】
シリコン等の半導体の基板１０の表面に、素子分離絶縁膜１１が形成されている。素子分離絶縁膜１１により画定された活性領域にトランジスタ１３が形成されている。素子分離絶縁膜１１の表面を、基板１０の「第１の表面１０Ａ」ということとする。基板１０の第１の表面１０Ａとは反対側の表面を、「第２の表面１０Ｂ」ということとする。
【００１０】
基板１０の第１の表面１０Ａの上に、多層の配線を含む積層膜１４が形成されている。積層膜１４は、第１の表面１０Ａの上に直接配置された第１の導電膜（ランド）１８を含む。積層膜１４の上に電極パッド１５及び保護膜１６が形成されている。電極パッド１５は、保護膜１６に形成された開口内に露出している。
【００１１】
基板１０の第２の表面１０Ｂから基板１０の内部に向かって、凹部２０が形成されている。凹部２０は、第１の表面１０Ａまでは達しない。凹部２０の底面から第１の表面１０Ａまで達する少なくとも１つの貫通孔２１が形成されている。貫通孔２１は、凹部２０よりも細い。
【００１２】
基板１０の第２の表面１０Ｂ、凹部２０の側面及び底面、貫通孔２１の側面が、酸化シリコン等の絶縁膜２５で覆われている。第２の導電膜２８が、貫通孔２１内に充填され、さらに凹部２０の側面及び底面を覆っている。ただし、凹部２０は、第２の導電膜２８で完全には埋め尽くされていない。第２の導電膜２８は、第１の導電膜１８に電気的に接続されている。第２の導電膜２８の表面形状は、凹部２０の側面及び底面の形状を反映している。さらに、第２の導電膜２８は、凹部２０の開口部の縁に接する第２の表面１０Ｂの一部の領域を覆う。第２の表面１０Ｂの上の第２の導電膜２８が、ランド２８Ａを構成する。
【００１３】
第２の導電膜２８は、シード層２６と、シード層２６を覆うめっき膜２７とを含む。シード層２６は、めっき膜２７を形成するための電解めっき時に電極として用いられる。シード層２６及びめっき膜２７には、銅または銅合金が用いられる。
【００１４】
絶縁膜２５及び第２の導電膜２８の上に、保護膜４０が形成されている。保護膜４０に、ランド２８Ａを露出させる開口が形成されている。この開口内に露出したランド２８Ａの上に、バンプ４１が配置されている。保護膜４０の表面形状も、凹部２０の側面及び底面の形状を反映している。
【００１５】
図１Ｂに、図１Ａの一点鎖線１Ｂ−１Ｂにおける断面図を示す。図１Ｂの一点鎖線１Ａ−１Ａにおける断面図が図１Ａに相当する。平面形状がほぼ円形の凹部２０の側面に、絶縁膜２５、シード層２６、めっき膜２７、及び保護膜４０が、この順番に積層されている。保護膜４０の内側には空洞が残っている。
【００１６】
図１Ｃに、図１Ａの一点鎖線１Ｃ−１Ｃにおける断面図を示す。図１Ｃの一点鎖線１Ａ−１Ａにおける断面図が図１Ａに相当する。凹部２０の底面に、少なくとも１つの貫通孔２１が配置されている。図１Ｃでは、５個の貫通孔２１が配置された例を示している。貫通孔２１の側面にシード層２６が形成されており、残りの部分が、めっき膜２７で埋め尽くされている。
【００１７】
次に、図２Ａ〜図２Ｍを参照して、上記実施例による貫通電極基板の製造方法について説明する。
【００１８】
図２Ａに示すように、基板１０の表面に、素子分離絶縁膜１１及びトランジスタ１３を形成する。素子分離絶縁膜１１の表面（基板１０の第１の表面１０Ａ）の上に、多層の配線を含む積層膜１４、電極パッド１５、及び保護膜１６を形成する。積層膜１４は、素子分離絶縁膜１１の上に直接形成された第１の導電膜１８を含む。保護膜１６をグラスハンドルウエハ３０に対向させ、例えば有機系仮接着剤を用いて、基板１０をグラスハンドルウエハ３０に接着する。
【００１９】
図２Ｂに示すように、基板１０を、その第２の表面１０Ｂ（背面）から研削することにより、基板１０の厚さを例えば２００μｍまで薄くする。
【００２０】
図２Ｃに示すように、基板１０の第２の表面１０Ｂに、フォトレジスト膜３１を形成する。フォトレジスト膜３１を、露光及び現像することにより、開口３１Ａを形成する。開口３１Ａは、凹部２０（図１Ａ）に対応する平面形状を有する。開口３１Ａの直径は、例えば２００μｍとする。
【００２１】
図２Ｄに示すように、レジスト膜３１をエッチングマスクとして、基板１０をエッチングすることにより、凹部２０を形成する。基板１０がシリコンである場合には、例えば基板１０のエッチングに、ＳＦ６とＣ４Ｆ８とを用いた反応性イオンエッチング（ＲＩＥ）を適用することができる。シリコンのエッチングレートは、例えば２０μｍ／分であり、エッチング時間を制御することにより、凹部２０の深さを調節することができる。凹部２０の深さは、例えば１５０μｍとする。凹部２０を形成した後、レジスト膜３１を除去する。
【００２２】
図２Ｅに示すように、基板１０の第２の表面１０Ｂ、及び凹部２０の側面及び底面に、フォトレジスト膜３３を形成する。フォトレジスト膜３３の形成には、例えばナノスプレーコーティングが適用される。フォトレジスト膜３３を露光及び現像することにより、凹部２０の底面内に、例えば５個の開口３３Ａを形成する。図２Ｅに示した断面内には、２個の開口３３Ａが現れている。開口３３Ａの各々の直径は、例えば５０μｍとする。
【００２３】
図２Ｆに示すように、フォトレジスト膜３３をエッチングマスクとして、基板１０をエッチングすることにより、第１の表面１０Ａまで達し、基板１０を貫通する貫通孔２１を形成する。このエッチング条件は、凹部２０を形成するときのエッチング条件と同一である。貫通孔２１の底面に、第１の導電膜１８が露出する。貫通孔２１を形成した後、フォトレジスト膜３３を除去し、基板洗浄を行う。
【００２４】
図２Ｇに示すように、基板１０の第２の表面１０Ｂ、凹部２０の側面及び底面、及び貫通孔２１の側面及び底面に、絶縁膜２５を形成する。絶縁膜２５には、例えば酸化シリコン等が用いられる。絶縁膜２５の形成には、例えば化学気相成長（ＣＶＤ）を適用することができる。貫通孔２１の底面、すなわち第１の導電膜１８の表面に堆積した絶縁膜２５は、凹部２０の底面や第２の表面１０Ｂに堆積した絶縁膜２５よりも薄くなる。
【００２５】
図２Ｈに示すように、貫通孔２１の底面、すなわち第１の導電膜１８の上に堆積している絶縁膜２５を、異方性エッチングにより除去する。この異方性エッチングには、例えばエッチングガスとしてＣ４Ｆ８を用いたＲＩＥが適用される。このエッチングにより、貫通孔２１の底面に、第１の導電膜１８が露出する。
【００２６】
第２の表面１０Ｂ及び凹部２０の底面に堆積している絶縁膜２５は、貫通孔２１の底面に堆積している絶縁膜２５より厚いため、第２の表面１０Ｂ及び凹部２０の底面には、絶縁膜２５が残る。また、異方性エッチングを用いているため、凹部２０の側面及び貫通孔２１の側面にも、絶縁膜２５が残る。
【００２７】
図２Ｉに示すように、絶縁膜２５の上、及び貫通孔２１の底面に露出した第１の導電膜１８の上に、Ｔｉからなるライナー（図示せず）、及びＣｕからなるシード層２６を形成する。ライナーの厚さは、例えば２０ｎｍとし、シード層２６の厚さは、例えば１００ｎｍとする。ライナー及びシード層２６の成膜には、例えばスパッタリングが適用される。
【００２８】
シード層２６の上に、フォトレジスト膜３５を形成する。フォトレジスト膜３５の形成には、例えばスプレーコーティング法を適用することができる。フォトレジスト膜３５を、露光及び現像することにより、開口３５Ａを形成する。開口３５Ａは、形成すべきめっき膜２７（図１Ａ）の平面形状に整合する。
【００２９】
図２Ｊに示すように、シード層２６を電極として用い、開口３５Ａ内のシード層２６の上に銅を電解めっきすることにより、めっき膜２７を形成する。めっき膜２７の厚さは、例えば２０μｍとする。直径約５０μｍの貫通孔２１は、めっき膜２７で完全に埋め尽くされる。凹部２０の直径は２００μｍであるため、凹部２０がめっき膜２７で埋め尽くされることはない。このため、めっき膜２７の表面に、凹部２０の側面及び底面の形状を反映した窪みが現れる。
【００３０】
図２Ｋに示すように、フォトレジスト膜３５（図２Ｊ）を除去する。めっき膜２７が形成されていない領域に、シード層２６が露出する。フォトレジスト膜３５を除去した後、基板１０をグラスハンドルウエハ３０から分離する。
【００３１】
図２Ｌに示すように、めっき膜２７が形成されていない領域のシード層２６（図２Ｋ）を除去する。シード層２６とめっき膜２７との２層からなる第２の導電膜２８が形成される。第２の導電膜２８が形成されていない領域には、絶縁膜２５が露出する。
【００３２】
図２Ｍに示すように、絶縁膜２５及び第２の導電膜２８の上に、保護膜３０を形成する。保護膜３０は、例えばテトラエトキシシラン（ＴＥＯＳ）を用いたＣＶＤにより形成される。保護膜３０の厚さは、例えば２μｍとする。図１に示したように、保護膜３０に開口を形成する。この開口の底面に、第２の導電膜２８の一部であるランド２８Ａが露出する。ランド２８Ａの上にバンプ４１を形成する。
【００３３】
上記実施例による方法では、貫通孔２１の深さは、凹部２０を形成した位置に残っている基板１０の厚さ（約５０μｍ）と等しい。このため、基板１０の第２の表面１０Ｂから第１の表面１０Ａまで達し、貫通孔２１と同径の太さが均一な貫通孔に比べて、貫通孔２１のアスペクト比が小さくなる。これにより、貫通孔２１内を銅等の金属で容易に埋め込むことが可能になる。
【００３４】
貫通孔のアスペクト比を小さくするためには、第２の表面１０Ｂから第１の表面１０Ａまで達する太さが均一な貫通孔を太くすればよい。ところが、貫通孔を太くすると、貫通孔内の金属と基板１０との熱膨張率の差に起因して、貫通孔内の金属に接する積層膜１４に加わる応力により、積層膜１４が変形し易くなる。実施例では、積層膜１４に接する部分の貫通孔２１を、凹部２０より細くしているため、積層膜１４に加わる応力を低減させ、積層膜１４の変形を少なくすることができる。
【００３５】
さらに、凹部２０は、第２の導電膜２８で完全には埋め尽くされていないため、凹部２０が導電膜で埋め尽くされる場合に比べて、金属材料の使用量を少なくすることができる。
【００３６】
次に、積層膜の変形を低減させる効果の評価結果について説明する。図３Ａ〜図３Ｇに、評価対象の試料の貫通電極部分の断面図を示す。いずれの試料においても、基板（図１Ａの基板１０に対応）の厚さを２００μｍ、積層膜（図１Ａの積層膜１４に対応）の厚さを１０μｍ、第１の導電膜（図１Ａの第１の導電膜１８に対応）の厚さを５μｍ、第２の表面１０Ｂを覆う第２の導電膜（図１Ａの第２の導電膜２８に対応）の厚さを１０μｍとした。基板の材料をＳｉとし、第１及び第２の導電膜の材料をＣｕとした。Ｓｉ及びＣｕの熱膨張係数は、それぞれ２．３ｐｐｍ及び１６ｐｐｍとした。積層膜は、通常、低誘電率絶縁材料と銅配線との積層構造を有する。このため、積層膜の熱膨張係数として、両者の熱膨張係数の中間値を採用し、８ｐｐｍとした。
【００３７】
図３Ａに示した試料Ａでは、直径５０μの貫通孔が基板の一方の表面から他方の表面まで貫通している。貫通孔は、第２の導電膜で完全に埋め尽くされている。第１の導電膜の直径は６０μｍとした。
【００３８】
図３Ｂに示した試料Ｂでは、直径５０μの貫通孔が第２の導電膜で埋め尽くされてはおらず、その側面のみに第２の導電膜が形成されている。側面上の第２の導電膜の厚さを５μｍとした。第１の導電膜の直径は、図３Ａの試料と同一である。
【００３９】
図３Ｃに示した試料Ｃでは、凹部（図１Ａの凹部２０に対応）、及び凹部よりも細い貫通孔（図１Ａの貫通孔２１に対応）が形成されている。凹部の直径を５０μｍ、深さを１５０μｍとした。貫通孔の直径を１０μｍとした。凹部及び貫通孔は、第２の導電膜で完全に埋め尽くされている。第１の導電膜の直径は、図３Ａの試料と同一である。
【００４０】
図３Ｄに示した試料Ｄでは、直径２００μｍの貫通孔が、基板の一方の表面から他方の表面まで貫通している。貫通孔は、第２の導電膜で完全に埋め尽くされている。第１の導電膜は、貫通孔の平面形状に一致する。
【００４１】
図３Ｅ〜図３Ｇに示した試料Ｅ〜Ｇでは、凹部（図１Ａの凹部２０に対応）、及び凹部より細い貫通孔（図１Ａの貫通孔２１に対応）が形成されている。凹部の直径を２００μｍ、深さを１５０μｍとした。凹部の側面及び底面に形成された第２の導電膜の厚さは１０μｍとした。
【００４２】
図３Ｅ及び図３Ｆに示した試料Ｅ、Ｆでは、１つの貫通孔が形成されており、図３Ｇに示した試料Ｇでは、２１個の貫通孔が形成されている。図３Ｇａに、図３Ｇの一点鎖線３Ｇａ−３Ｇａにおける断面図を示す。凹部の底面にほぼ一様に２１個の貫通孔が分布している。図３Ｅに示した試料Ｅの貫通孔の直径は５０μｍであり、図３Ｆ及び図３Ｇに示した試料Ｆ、Ｇの貫通孔の直径は２０μｍである。図３Ｅ及び図３Ｆに示した試料Ｅ、Ｆの第１の導電膜の直径は６０μｍであり、図３Ｇに示した試料Ｇの第１の導電膜の直径は２００μｍである。
【００４３】
温度が約２５０℃で銅が再結晶化すると考えられるため、温度２５０℃のときに基板、積層膜、第１及び第２の導電膜の応力が０であると仮定した。温度２５℃、２００℃、及び５００℃のときの変形量を、シミュレーションにより算出した。
【００４４】
図４Ａに示すように、積層膜の表面の持ち揚がり量Ｐｈを算出することにより、変形量の低減効果を評価することとした。
【００４５】
図４Ｂに、図３Ａ〜図３Ｇに示した試料Ａ〜Ｇの持ち揚がり量Ｐｈの算出結果を示す。横軸は温度を単位「℃」で表し、縦軸は持ち揚がり量Ｐｈを単位「μｍ」で表す。負の持ち揚がり量Ｐｈは、積層膜に窪みが生じることを意味する。図４Ｂの各折れ線に付した符号Ａ〜Ｇは、それぞれ図３Ａ〜図３Ｇに示した試料Ａ〜Ｇに対応する。試料Ｄは、積層膜に接している貫通電極が太いため、他の試料に比べて大きな変形が生じている。
【００４６】
積層膜に接している部分の貫通電極の太さが等しい試料Ａと試料Ｅとを対比すると、両者の変形量の大きさはほぼ等しいことがわかる。ただし、試料Ａの貫通孔のアスペクト比は、試料Ｅの貫通孔のアスペクト比よりも大きい。形成すべき貫通孔のアスペクト比が大きくなると、貫通孔の形成プロセスが困難になる。さらに、貫通孔内を金属材料で充填するプロセスも困難になる。試料Ｅのように、凹部を形成することにより、試料Ａに比べて貫通孔のアスペクト比を小さくし、かつ積層膜に生じる変形量は同程度に抑えることができる。
【００４７】
試料Ｃ、Ｆ、Ｇの積層膜の変形量は、他の試料に比べて小さい。これは、積層膜に接している部分の貫通電極が細いためである。試料Ｆ、Ｇの凹部は、試料Ｃの凹部よりも大きいが、試料Ｆ、Ｇにおいては、凹部が第２の導電膜で埋め尽くされていない。このため、凹部内の第２の導電膜の体積収縮が積層膜に与える影響は小さい。このように、凹部を大きくしても、凹部内を第２の導電膜で埋め尽くすことなく、空洞を残しておくことにより、積層膜に生じる変形量の増大を抑制することができる。
【００４８】
また、試料ＦとＧとを対比すると、貫通孔の数を増やしても、積層膜の変形量は増大しないことがわかる。貫通孔の数を増加させることは、電気抵抗低減の点で好ましい。また、１つの貫通孔で充填不良が発生しても、他の貫通孔で電気的接続が確保されるため、複数の貫通孔を配置することは、歩留まりの点でも好ましい。
【００４９】
図１Ａにおいて、凹部２０の側面に堆積している第２の導電膜２８が薄くなりすぎると、電気抵抗が大きくなってしまう。凹部２０の側面に堆積している第２の導電膜２８の平断面の面積を、貫通孔２１の平断面の合計の面積以上にすることが好ましい。この構成を採用すると、凹部２０の側面に堆積している第２の導電膜２８を深さ方向に流れる電流の電流密度が、貫通孔２１内の第２の導電膜２８を流れる電流の電流密度よりも高くなることが防止される。
【００５０】
次に、第２の導電膜２８の厚さの好適な範囲について説明する。貫通孔２１が第２の導電膜２８で完全に埋め尽くされるために、第２の導電膜２８の厚さを、貫通孔２１の直径の１／２以上にすることが好ましい。第２の導電膜２８が厚くなりすぎると、凹部２０が第２の導電膜２８で完全に埋め尽くされてしまう。凹部２０が埋め尽くされないようにするために、第２の導電膜２８は、凹部２０の深さよりも薄くすることが好ましい。
【００５１】
次に、凹部２０の深さの好適な範囲について説明する。凹部２０を深くすると、凹部２０が形成された領域に残っている基板１０の一部が薄くなる。基板１０の残っている部分が薄くなりすぎると、基板１０の薄くなった部分に第２の導電膜２０の応力が作用して変形が生じ易くなる。また、凹部２０の直径が大きくなると、基板１０の薄くなった部分も大きくなり、変形し易くなる。基板１０の薄くなった部分に変形が生じ難くするために、薄くなった部分の厚さを、凹部２０の直径の１／１０以上にしておくことが好ましい。
【００５２】
凹部２０の平面形状が円形ではない場合には、上記「凹部２０の直径」を、凹部２０の平面図形に内包される最大の円の直径と読み替えればよい。
【００５３】
上記実施例では、第２の導電膜２８に銅または銅合金を用いたが、その他の金属を用いてもよい。また、基板１０にシリコンを用いたが、化合物半導体を用いてもよい。
【００５４】
図５に、上記実施例の変形例による貫通電極基板の断面図を示す。図５では、貫通電極基板の構成部分に、図１Ａに示した対応する構成部分に付された参照符号と同一の参照符号を付している。上記実施例では、図１Ａに示したように、凹部２０の側面が、第２の表面１０Ｂに対してほぼ垂直であった。図５に示した変形例では、第２の表面から深くなるに従って凹部２０が細くなるように、凹部２０の側面がテーパ形状にされている。凹部２０を形成するときのエッチングガスとして、例えばＳＦ６のみを用いることにより、テーパ形状を形成することができる。
【００５５】
凹部２０の側面をテーパ形状にすることにより、貫通孔２１内に第２の導電膜２８を充填し易くなるという効果が得られる。
【００５６】
図６に、上記実施例の他の変形例による貫通電極基板の断面図を示す。上記実施例では、トランジスタ等が形成された半導体基板に貫通電極を形成したが、図６に示した変形例では、インターポーザに貫通電極を形成する。
【００５７】
インターポーザには、例えば絶縁性の樹脂からなる基板５０が用いられる。基板５０の第１の表面５０Ａに、再配線を含む積層膜５１が形成されている。積層膜５１は、第１の表面５０Ａに接触する第１の導電膜５２を含む。積層膜５１の上に、ランド５３及び保護膜５４が形成されている。保護膜５４には、ランド５３を露出させる開口が形成されている。この開口内に露出したランド５３の上にバンプ５５が形成されている。
【００５８】
ランド５３は、積層膜５１内の配線により、第１の導電膜５２に接続されている。積層膜５１内に、デカップリングキャパシタ等を配置してもよい。
【００５９】
基板５０に、その第２の表面５０Ｂから内部に向かう凹部６０が形成されている。凹部６０の底面から第１の表面５０Ａまで達する貫通孔６１が形成されている。第２の導電膜６５が、凹部６０の側面及び底面を覆うと共に、貫通孔６１内に充填されている。第２の導電膜６５は、第１の導電膜５２に電気的に接続される。
【００６０】
第２の導電膜６５は、凹部６０の開口部の縁から第２の表面５０Ｂの一部の領域まで延在し、ランド６５Ａを構成する。保護膜６６が、第２の表面５０Ｂ及び第２の導電膜６５を覆う。保護膜６５には、ランド６５Ａを露出させる開口が形成されている。この開口内のランド６５Ａの上にバンプ６７が形成されている。
【００６１】
図６に示した変形例においても、図１Ａに示した実施例と同様に、積層膜５１の変形を抑制することができる。さらに、貫通孔６１のアスペクト比が小さくなるため、貫通孔６１内を第２の導電膜６５で容易に埋め込むことが可能になる。
【００６２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００６３】
１０  基板
１０Ａ  第１の表面
１０Ｂ  第２の表面
１１  素子分離絶縁膜
１３  トランジスタ
１４  積層膜
１５  電極パッド
１６  保護膜
１８  第１の導電膜（ランド）
２０  凹部
２１  貫通孔
２５  絶縁膜
２６  シード層
２７  めっき膜
２８  第２の導電膜
２８Ａ  ランド
３０  グラスハンドルウエハ
３１  フォトレジスト膜
３１Ａ  開口
３３  フォトレジスト膜
３３Ａ  開口
３５  フォトレジスト膜
３５Ａ  開口
４０  保護膜
４１  バンプ
５０  基板
５０Ａ  第１の表面
５０Ｂ  第２の表面
５１  積層膜
５２  第１の導電膜
５３  ランド
５４  保護膜
５５  バンプ
６０  凹部
６１  貫通孔
６５  第２の導電膜
６５Ａ  ランド
６６  保護膜
６７  バンプ
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図３−１】
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【図３−２】
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【図４】
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【図５】
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【図６】
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