(57)【特許請求の範囲】
【請求項１】
基板上に、酸化物半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタを製造する方法であって、
隣接する層の組成が異なる３層以上の積層構造を有し、かつ、前記ゲート電極に最も近い側に配置されたゲート最近層と前記ゲート電極から最も遠い側に配置されたゲート最遠層との間に、前記ゲート最近層及び前記ゲート最遠層よりも比抵抗が小さい低抵抗層が少なくとも１層存在し、前記ゲート最近層、前記ゲート最遠層、及び前記低抵抗層の各層の厚みは５〜１００ｎｍであり、総厚み３０〜２００ｎｍの酸化物半導体層を形成する工程と、
前記酸化物半導体層を形成した後、熱処理する工程と、
を含む薄膜トランジスタの製造方法。
【請求項２】
前記酸化物半導体層を３層の積層構造で形成する請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記酸化物半導体層が非晶質である請求項１又は請求項２に記載の薄膜トランジスタの製造方法。
【請求項４】
前記酸化物半導体層を構成する各層が、Ｉｎ及びＧａのうち少なくともいずれか一方の元素を含むものである請求項１〜請求項３のいずれか一項に記載の薄膜トランジスタの製造方法。
【請求項５】
前記酸化物半導体層を構成する各層が、ａ（Ｉｎ２Ｏ３）・ｂ（Ｇａ２Ｏ３）・ｃ（ＺｎＯ）からなるものである請求項１〜請求項４のいずれか一項に記載の薄膜トランジスタの製造方法。
（ここでａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ≧０、且つａ＋ｂ≠０、ｂ＋ｃ≠０、ｃ＋ａ≠０である。）
【請求項６】
前記ゲート最近層のｂ／（ａ＋ｂ）及び前記ゲート最遠層のｂ／（ａ＋ｂ）が、前記低抵抗層のｂ／（ａ＋ｂ）よりも大きい請求項５に記載の薄膜トランジスタの製造方法。
【請求項７】
前記ゲート最近層のバンドギャップ及び前記ゲート最遠層のバンドギャップが、前記低抵抗層のバンドギャップより広い請求項２〜請求項６のいずれか一項に記載の薄膜トランジスタの製造方法。
【請求項８】
前記熱処理する工程を酸化性雰囲気中で行う請求項１〜請求項７のいずれか一項に記載の薄膜トランジスタの製造方法。
【請求項９】
前記熱処理する工程を１００℃以上３００℃以下の温度で行う請求項１〜請求項８のいずれか一項に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記基板が可撓性を有するものである請求項１〜請求項９のいずれか一項に記載の薄膜トランジスタの製造方法。
【請求項１１】
請求項１〜請求項１０のいずれか一項に記載の薄膜トランジスタの製造方法を用いて製造された薄膜トランジスタ。
【請求項１２】
請求項１１に記載の薄膜トランジスタを備えた表示装置。
【請求項１３】
請求項１１に記載の薄膜トランジスタを備えたイメージセンサー。
【請求項１４】
請求項１１に記載の薄膜トランジスタを備えたＸ線センサー。
【請求項１５】
請求項１４に記載のＸ線センサーを備えたＸ線デジタル撮影装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、Ｘ線センサー及びＸ線デジタル撮影装置に関する。
【背景技術】
【０００２】
近年、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系（以下、「ＩＧＺＯ系」又は「ＩＧＺＯ」と略称する場合がある。）の酸化物半導体薄膜をチャネル層に用いた薄膜トランジスタの開発が活発に行われている（非特許文献１、２参照）。上記酸化物半導体薄膜は低温成膜が可能であり、且つアモルファスシリコンよりも高移動度を示し、更に可視光に透明であることからプラスチック板や樹脂フィルム等の基板上にフレキシブルな透明薄膜トランジスタを形成することが可能である。
【０００３】
一方、ＩＧＺＯ系の酸化物半導体膜を用いた薄膜トランジスタにおいては、連続通電時のしきい値電圧の変化が非常に大きく、デバイスとしての安定性に欠けるため、最近では成膜後、又は薄膜トランジスタの作製後に酸化性雰囲気中にて熱処理（適宜「ポストアニール処理」または「アニール処理」と記す。）を施すことによって電気特性を安定化させることが提案されている（特許文献１参照）。
また、チャネル層にＩＧＺＯ系の酸化物半導体膜を用いた場合に電気特性の経時変化を抑制するため、酸化物半導体層と、該酸化物半導体層とゲート絶縁膜との間に抵抗層を有する薄膜トランジスタが提案されている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３１１４０４号公報
【特許文献２】特開２００７−７３７０１号公報
【非特許文献】
【０００５】
【非特許文献１】Ｋ．Ｎｏｍｕｒａ，ｅｔ  ａｌ．，  Ｓｃｉｅｎｃｅ，  ３００  （２００３）  １２６９
【非特許文献２】Ｋ．Ｎｏｍｕｒａ，Ｎａｔｕｒｅ，４３２  （２００４）  ４８８
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＩＧＺＯ薄膜はアニール処理を施す際に、そのアニール温度に非常に敏感であり、特に１００〜３００℃程度の低温アニール領域にて導電率が５〜６桁程度変化する。このように狭い温度領域で導電率が大きく変化することは、特に大面積の基板上に薄膜トランジスタを作製する際に、アニール処理時の温度ムラがそのまま電気特性ムラに反映されてしまい、デバイス特性の面内均一性を確保することが困難となる。
【０００７】
ポストアニール処理の必要性は認識されている反面、アニール処理時の温度ムラによる電気特性ムラを抑える手法は確立されておらず、特に大面積デバイスを作製する上での大きな障壁となっている。
【０００８】
そこで、本発明は、酸化物半導体層を有する薄膜トランジスタを製造する際に熱処理による電気特性のバラツキが抑制され、特に大面積のデバイスの作製に適した薄膜トランジスタの製造方法を提供することを主な目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、以下の発明が提供さ  れる。
＜１＞  基板上に、酸化物半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタを製造する方法であって、
隣接する層の組成が異なる３層以上の積層構造を有し、かつ、前記ゲート電極に最も近い側に配置されたゲート最近層と前記ゲート電極から最も遠い側に配置されたゲート最遠層との間に、前記ゲート最近層及び前記ゲート最遠層よりも比抵抗が小さい低抵抗層が少なくとも１層存在し、前記ゲート最近層、前記ゲート最遠層、及び前記低抵抗層の各層の厚みは５〜１００ｎｍであり、総厚み３０〜２００ｎｍの酸化物半導体層を形成する工程と、
前記酸化物半導体層を形成した後、熱処理する工程と、
を含む薄膜トランジスタの製造方法。
＜２＞  前記酸化物半導体層を３層の積層構造で形成する＜１＞に記載の薄膜トランジスタの製造方法。
＜３＞  前記酸化物半導体層が非晶質である＜１＞又は＜２＞に記載の薄膜トランジスタの製造方法。
＜４＞  前記酸化物半導体層を構成する各層が、Ｉｎ及びＧａのうち少なくともいずれか一方の元素を含むものである＜１＞〜＜３＞のいずれかに記載の薄膜トランジスタの製造方法。
＜５＞  前記酸化物半導体層を構成する各層が、ａ（Ｉｎ２Ｏ３）・ｂ（Ｇａ２Ｏ３）・ｃ（ＺｎＯ）からなるものである＜１＞〜＜４＞のいずれかに記載の薄膜トランジスタの製造方法。
（ここでａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ≧０、且つａ＋ｂ≠０、ｂ＋ｃ≠０、ｃ＋ａ≠０である。）
＜６＞  前記ゲート最近層のｂ／（ａ＋ｂ）及び前記ゲート最遠層のｂ／（ａ＋ｂ）が、前記低抵抗層のｂ／（ａ＋ｂ）よりも大きい＜５＞に記載の薄膜トランジスタの製造方法。
＜７＞  前記ゲート最近層のバンドギャップ及び前記ゲート最遠層のバンドギャップが、前記低抵抗層のバンドギャップより広い＜２＞〜＜６＞のいずれか一項に記載の薄膜トランジスタの製造方法。
＜８＞  前記熱処理する工程を酸化性雰囲気中で行う＜１＞〜＜７＞のいずれかに記載の薄膜トランジスタの製造方法。
＜９＞  前記熱処理する工程を１００℃以上３００℃以下の温度で行う＜１＞〜＜８＞のいずれかに記載の薄膜トランジスタの製造方法。
＜１０＞  前記基板が可撓性を有するものである＜１＞〜＜９＞のいずれかに記載の薄膜トランジスタの製造方法。
＜１１＞  ＜１＞〜＜１０＞のいずれかに記載の薄膜トランジスタの製造方法を用いて製造された薄膜トランジスタ。
＜１２＞  ＜１１＞に記載の薄膜トランジスタを備えた表示装置。
＜１３＞  ＜１１＞に記載の薄膜トランジスタを備えたイメージセンサー。
＜１４＞  ＜１１＞に記載の薄膜トランジスタを備えたＸ線センサー。
＜１５＞  ＜１４＞に記載のＸ線センサーを備えたＸ線デジタル撮影装置。
【発明の効果】
【００１０】
本発明によれば、酸化物半導体層を有する薄膜トランジスタを製造する際に熱処理による電気特性のバラツキが抑制され、特に大面積のデバイスの作製に適した薄膜トランジスタの製造方法、並びに、その方法により製造された薄膜トランジスタ、イメージセンサー、Ｘ線センサー及びＸ線デジタル撮影装置が提供される。
【図面の簡単な説明】
【００１１】
【図１】本発明により製造される薄膜トランジスタの構成を概略的に示す断面図である。（Ａ）トップゲート−トップコンタクト型、（Ｂ）トップゲート−ボトムコンタクト型、（Ｃ）ボトムゲート−トップコンタクト型、（Ｄ）ボトムゲート−ボトムコンタクト型
【図２】実施形態の液晶表示装置の一部分を示す概略断面図である。
【図３】図２の液晶表示装置の電気配線の概略構成図である。
【図４】実施形態の有機ＥＬ表示装置の一部分を示す概略断面図である。
【図５】図４の有機ＥＬ表示装置の電気配線の概略構成図である。
【図６】実施形態のＸ線センサーアレイの一部分を示す概略断面図である。
【図７】図６のＸ線センサーアレイの電気配線の概略構成図である。
【図８】アニール温度と比抵抗の関係を示す図である。
【図９】アニール温度とキャリア濃度の関係を示す図である。
【図１０】比較例７におけるアニール温度と比抵抗の関係を示す図である。
【図１１】比較例７のアニール温度とキャリア密度の関係を示す図である。
【図１２】実施例２で作製した試料構造を示す概略断面図である。
【図１３】実施例２及び比較例８のＶｇ−Ｉｄ特性を示す図である。
【発明を実施するための形態】
【００１２】
以下、添付の図面を参照しながら、本発明の薄膜トランジスタの製造方法を中心に説明する。なお、実質的に同様の機能を有するものには、全図面を通して同じ符号を付し、その説明を省略することがある。
【００１３】
本発明者らは、３層以上の層から酸化物半導体層を構成し、その後、熱処理を施せば、特に室温から３００℃程度までの低温アニール時の導電率のバラツキを非常に小さく抑えることが出来ることを見出した。
すなわち、本発明に係る薄膜トランジスタの製造方法は、基板上に、酸化物半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタを製造する方法であって、隣接する層の組成が異なる３層以上の積層構造を有し、かつ、前記ゲート電極に最も近い側に配置されたゲート最近層と前記ゲート電極から最も遠い側に配置されたゲート最遠層との間に、前記ゲート最近層及び前記ゲート最遠層よりも比抵抗が小さい低抵抗層が少なくとも１層存在し、前記ゲート最近層、前記ゲート最遠層、及び前記低抵抗層の各層の厚みは５〜１００ｎｍであり、総厚み３０〜２００ｎｍの酸化物半導体層を形成する工程と、前記酸化物半導体層を形成した後、熱処理する工程と、を含む。
【００１４】
図１（Ａ）〜（Ｄ）は、本発明の薄膜トランジスタの製造方法によって製造することができる薄膜トランジスタの構成をそれぞれ概略的に示している。なお、図１（Ａ）〜（Ｄ）の各薄膜トランジスタにおいて、共通の要素には同一の符号を付している。
【００１５】
本実施形態に係る薄膜トランジスタ１〜４は、基板１１上に、酸化物半導体層１２と、ソース電極１３と、ドレイン電極１４と、ゲート絶縁膜１５と、ゲート電極１６とを有している。そして、酸化物半導体層１２は隣接する層の組成が互いに異なる３つの層１２Ａ，１２Ｂ，１２Ｃからなる積層構造を有し、ゲート電極１６に最も近い側に配置された層１２Ｃとゲート電極１６から最も遠い側に配置された層１２Ａとの間に、ゲート電極１６に最も近い側に配置された層１２Ｃ及びゲート電極１６から最も遠い側に配置された層１２Ａよりも比抵抗が小さい低抵抗層１２Ｂが存在して構成されている。なお、本発明において「組成が異なる」とは、層を構成する成分（元素）の一部が異なる場合のほか、層を構成する成分（元素）は同じであってもそれらの成分の含有比率（組成比）が異なる場合も含まれる。
【００１６】
図１（Ａ）に示す形態の薄膜トランジスタ１は、トップゲート−トップコンタクト型のトランジスタであり、図１（Ｂ）に示す形態の薄膜トランジスタ２は、トップゲート−ボトムコンタクト型のトランジスタであり、図１（Ｃ）に示す実施形態の薄膜トランジスタ３は、ボトムゲート−トップコンタクト型のトランジスタであり、図１（Ｄ）に示す形態の薄膜トランジスタ４は、ボトムゲート−ボトムコンタクト型のトランジスタである。
図１（Ａ）〜（Ｄ）に示す実施形態の薄膜トランジスタにおいて、同一符号を付与されている各要素の機能は同一であり、同様の材料を適用することができる。
【００１７】
以下、各構成要素について詳述する。なお、代表例として図１（Ａ）に示すトップゲート−トップコンタクト型の薄膜トランジスタ１を製造する場合について具体的に説明するが、本発明は他の形態の薄膜トランジスタを製造する場合についても同様に適用することができる。
【００１８】
（基板）
まず、薄膜トランジスタを形成するための基板１１を用意する。
基板１１の形状、構造、大きさ等については特に制限はなく、目的に応じて適宜選択することが出来る。基板１１の構造は単層構造であってもよいし、積層構造であってもよい。
基板１１の材質は製造するデバイスに応じて選択すればよく、例えばガラス、ＹＳＺ（イットリウム安定化ジルコニウム）等の無機基板、樹脂基板、その複合材料等を用いることが出来る。
中でも軽量である点、可撓性を有する点から樹脂基板又はその複合材料が好ましい。具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂基板、酸化珪素粒子との複合プラスチック材料、金属ナノ粒子、無機酸化物ナノ粒子、無機窒化物ナノ粒子等との複合プラスチック材料、カーボン繊維、カーボンナノチューブとの複合プラスチック材料、ガラスフェレーク、ガラスファイバー、ガラスビーズとの複合プラスチック材料、粘土鉱物や雲母派生結晶構造を有する粒子との複合プラスチック材料、薄いガラスと上記単独有機材料との間に少なくとも１回の接合界面を有する積層プラスチック材料、無機層と有機層を交互に積層することで少なくとも１つの接合界面を有するバリア性能を有する複合材料、ステンレス基板或いはステンレスと異種金属を積層した金属多層基板、アルミニウム基板或いは表面に酸化処理（例えば陽極酸化処理）を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることが出来る。また、樹脂基板は耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。前記樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層等を備えていてもよい。
【００１９】
本発明における基板１１の厚みは５０μｍ以上５００μｍ以下であることが好ましい。基板１１の厚みが５０μｍ以上であると、基板自体の平坦性がより向上する。また、基板１１の厚みが５００μｍ以下であると、基板自体の可撓性がより向上し、フレキシブルデバイス用基板としての使用がより容易となる。
【００２０】
（酸化物半導体層）
基板１１上に、３層以上の積層構造を有し、かつ、隣接する層１２Ａ，１２Ｂ，１２Ｃの組成が異なる酸化物半導体層１２を形成する。
酸化物半導体層１２を構成する各層１２Ａ，１２Ｂ，１２Ｃを構成する材料は、チャネル層として機能する酸化物半導体であれば特に限定されないが、イオン価数、導電性の観点から、Ａｌ、Ｓｃ、Ｔｉ、Ｍｎ、Ｆｅ、Ｇａ、Ｙ、Ｉｎ、Ｓｎ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、及びＬｕからなる群より選ばれた少なくとも１種の元素と、Ｍｇ、Ｃａ、Ｎｉ、Ｚｎ、Ｓｒ、及びＢａからなる群より選ばれた少なくとも１種の元素とを含むものであることが好ましく、Ｉｎ及びＧａのうち少なくともいずれか一方の元素を含むものがより好ましい。
【００２１】
また、前記酸化物半導体層１２は非晶質であることが好ましい。非晶質膜は大面積にわたって均一な膜を形成し易く、多結晶のような粒界が存在しないため素子特性のバラツキを抑えることが容易である。前記酸化物半導体層１２が非晶質であるかどうかは、Ｘ線回折測定により確認することが出来る。即ちＸ線回折測定により、結晶構造を示す明確なピークが検出されなかった場合は、その酸化物半導体層１２は非晶質であると判断することが出来る。
【００２２】
前記酸化物半導体層１２を構成する層１２Ａ，１２Ｂ，１２Ｃのうち、ゲート電極１６に最も近い側に配置された層１２Ｃ（適宜「ゲート最近層」と記す）とゲート電極１６から最も遠い側に配置された層１２Ａ（適宜「ゲート最遠層」と記す）との間に、ゲート最近層１２Ｃ及びゲート最遠層１２Ａよりも比抵抗が小さい層（低抵抗層）１２Ｂが少なくとも１層存在している。このような層構成にすることによって、前記低抵抗層１２Ｂがチャネルとして機能するとともに、ゲート最近層１２Ｃとゲート最遠層１２Ａが保護層としても機能し、酸化物半導体層１２の形成前後でのプロセスによるダメージ等の影響を抑えることが可能となる。なお、各層の比抵抗の大小は走査型拡がり抵抗顕微鏡法（Scanning Spread Resistance Microscopy）によって評価することができる。
【００２３】
また、酸化物半導体層１２におけるゲート電極１６に最も近い側に配置された層（ゲート最近層）１２Ｃとゲート電極１６から最も遠い側に配置された層（ゲート最遠層）１２Ａをバンドギャップの広い酸化物半導体によって形成し、ゲート最近層１２Ｃとゲート最遠層１２Ａに挟まれた領域にバンドギャップの狭い層１２Ｂを配置することにより、本発明の効果であるアニール時の電気特性のバラツキを抑えられるとともに、ゲート最近層１２Ｃとゲート最遠層１２Ａに挟まれた領域が量子井戸を形成し、結果として移動度が向上する。
【００２４】
前記酸化物半導体層１２は、より具体的には、構成する各層１２Ａ，１２Ｂ，１２Ｃが、ａ（Ｉｎ２Ｏ３）・ｂ（Ｇａ２Ｏ３）・ｃ（ＺｎＯ）からなるものであることが特に好ましい。ここでａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ≧０、且つａ＋ｂ≠０、ｂ＋ｃ≠０、ｃ＋ａ≠０である。特に前記ゲート最近層１２Ｃ及びゲート最遠層１２Ａのｂ／（ａ＋ｂ）が、前記低抵抗層１２Ｂのｂ／（ａ＋ｂ）よりも大きいものであることがより好ましい。このような層構成にすることにより、低抵抗層１２Ｂを容易に形成することが可能であり、且つカチオン組成比の異なる同種の材料に挟まれていることから、異種材料と接している場合に比べて界面での欠陥密度が低減され、均一性、安定性、信頼性の観点からも優れた薄膜トランジスタが提供可能である。
【００２５】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏの系を用い、スパッタ等の成膜手法を用いて隣接する層の組成が異なるように３層以上からなる酸化物半導体層１２を形成する。
膜の平坦性、製造適性の観点から、酸化物半導体層１２の各層１２Ａ，１２Ｂ，１２Ｃの厚みは５ｎｍ以上１００ｎｍ以下であることが好ましく、酸化物半導体層１２のトータルの厚み（総厚み）は３０〜２００ｎｍ程度が好ましい。
【００２６】
また、酸化物半導体層１２を構成する３層以上の層１２Ａ，１２Ｂ，１２Ｃを成膜する間、大気中に暴露されることなく連続して成膜されることが好ましい。大気中に暴露されることなく連続して成膜されることにより、各層１２Ａ，１２Ｂ，１２Ｃの領域間の界面が汚染されることや、界面に欠陥が発生することを抑制することが出来、結果として、より優れたトランジスタ特性を得ることが出来る。また、成膜工程数を削減出来るため、製造コストの低減を図ることも出来る。
【００２７】
組成（例えばカチオン組成比）の異なる酸化物半導体層１２をスパッタによって積層成膜する方法としては、例えば、酸化物半導体層１２を構成する第１の層１２Ａ又は第２の層１２Ｂを成膜後、一旦成膜を停止し、ターゲットにかける電力を変更した後に成膜を再開する方法であってもよいし、成膜を停止せずターゲットにかける電力を速やかに又は緩やかに変更する方法であってもよい。
また、組成比の異なるターゲットを２つ以上成膜室内に配置し、各層１２Ａ，１２Ｂ，１２Ｃを成膜する際に異なるターゲットを用いて成膜する方法であってもよい。使用するターゲットはＩｎ、Ｇａ、Ｚｎ、又はこれらの酸化物若しくはこれらの複合酸化物のターゲットを組み合わせて用いた共スパッタであってもよいし、あらかじめ、成膜したＩＧＺＯ膜中の金属元素の組成比が所望の比率、例えば、Ｇａ／（Ｉｎ＋Ｇａ）＝０．７５、Ｚｎ／（Ｉｎ＋Ｇａ）＝０．５となるような複合酸化物ターゲットの単独スパッタであってもよい。
なお、例えば成膜を停止せずターゲットにかける電力を速やかに又は緩やかに変更する方法によって複数の酸化物半導体層（領域）を形成する場合、隣接する層の間では組成が連続的に変化することになるが、組成が連続的に変化する領域の中間位置を隣接する層の境界として厚み等を設定すればよい。
【００２８】
成膜後、酸化物半導体層１２をパターンニングする。パターンニングはフォトリソグラフィー及びエッチングにより行うことが出来る。具体的には、残存させる部分にフォトリソグラフィーによりレジストパターンを形成し、塩酸、硝酸、希硫酸、又は燐酸、硝酸及び酢酸の混合液（Ａｌエッチング液：関東化学（株）製）等の酸溶液によりエッチングすることによりパターンを形成する。
【００２９】
（ソース・ドレイン電極）
酸化物半導体層１２の上にソース・ドレイン電極１３，１４を形成するための金属膜を形成する。ソース・ドレイン電極１３，１４は高い導電性を有するものを用い、例えばＡｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｕ等の金属、Ａｌ−Ｎｄ、Ａｇ合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を用いて形成することが出来る。ソース・ドレイン電極１３，１４としてはこれらの導電膜を単層構造又は２層以上の積層構造として用いることが出来る。
【００３０】
ソース・ドレイン電極１３，１４の形成は、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。前記金属膜の厚みは成膜性、エッチングやリフトオフ法によるパターンニング性、導電性等を考慮すると、１０ｎｍ以上１０００ｎｍ以下とすることが好ましく、５０ｎｍ以上１００ｎｍ以下とすることがより好ましい。
次いで前記金属膜をエッチング又はリフトオフ法により所定の形状にパターンニングし、ソース電極１３及びドレイン電極１４を形成する。この際、ソース・ドレイン電極１３，１４及びこれらの電極１３，１４に接続する配線を同時にパターンニングすることが好ましい。
【００３１】
（ゲート絶縁膜）
ソース・ドレイン電極１３，１４及び配線を形成した後、ゲート絶縁膜１５を形成する。ゲート絶縁膜１５は高い絶縁性を有するものが好ましく、例えばＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁膜、又はこれらの化合物を少なくとも二種以上含む絶縁膜としてもよい。ゲート絶縁膜１５は、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。
ゲート絶縁膜１５はフォトリソグラフィー及びエッチングによって所定の形状にパターンニングを行う。
尚、ゲート絶縁膜１５はリーク電流の低下及び電圧耐性の向上のための厚みを有する必要がある一方、ゲート絶縁膜１５の厚みが大きすぎると駆動電圧の上昇を招いてしまう。ゲート絶縁膜１５は材質にもよるが、ゲート絶縁膜１５の厚みは１０ｎｍ〜１０μｍが好ましく、５０ｎｍ〜１０００ｎｍがより好ましく、１００ｎｍ〜４００ｎｍが特に好ましい。
【００３２】
（ゲート電極）
ゲート絶縁膜１５を形成した後、ゲート電極１６を形成する。ゲート電極１６は高い導電性を有するものを用い、例えばＡｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｕ等の金属、Ａｌ−Ｎｄ、Ａｇ合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を用いて形成することが出来る。ゲート電極１６としてはこれらの導電膜を単層構造又は２層以上の積層構造として用いることが出来る。
【００３３】
ゲート電極１６は、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。前記金属膜の厚みは成膜性、エッチングやリフトオフ法によるパターンニング性、導電性等を考慮すると、１０ｎｍ以上１０００ｎｍ以下とすることが好ましく、５０ｎｍ以上２００ｎｍ以下とすることがより好ましい。
成膜後、エッチング又はリフトオフ法により所定の形状にパターンニングし、ゲート電極１６を形成する。この際、ゲート電極１６及びゲート配線を同時にパターンニングすることが好ましい。
【００３４】
（ポストアニール）
ゲート電極１６のパターンニングの後、熱処理（ポストアニール）を行う。ポストアニール処理は酸化物半導体層１２の成膜後であればどのタイミングであってもよく、酸化物半導体の成膜直後でもよいし、ソース・ドレイン電極１３，１４の形成の後、ゲート絶縁膜１５の形成の後、あるいは、パターンニングが全て終わった後に行ってもよい。
【００３５】
ポストアニールの温度は、可撓性基板を用いる場合などを考慮すると、１００℃以上３００℃以下であることが好ましく、２００℃以下で行うことがより好ましい。１００℃以上であれば酸化物半導体層１２に含まれる水分を確実に飛ばすことができ、一方、３００℃以下、特に２００℃以下であればプラスチック基板のような可撓性のある樹脂基板に形成し易い。従って、薄膜トランジスタ付プラスチック基板を用いたフレキシブルディスプレイへの本発明の適用がより容易となる。
【００３６】
ポストアニール中の雰囲気は酸化性雰囲気にすることが好ましい。不活性雰囲気や還元性雰囲気中でポストアニールを施すと酸化物半導体層中の酸素が抜け、余剰キャリアが発生し易くなるが、酸化性雰囲気中で熱処理を行えば、酸化物半導体層中の酸素の抜けを抑制し、ノーマリーオフ駆動の薄膜トランジスタを作製し易くなる。
【００３７】
本実施形態ではトップゲート型構造の薄膜トランジスタ１を製造する場合について記述したが、本発明によって製造する薄膜トランジスタはトップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。
いずれの形態の薄膜トランジスタを製造するにせよ、本発明によれば、酸化物半導体層１２を形成した後の熱処理（ポストアニール処理）によって起こり易い薄膜トランジスタの電気特性のバラツキを効果的に抑えることが可能であり、特に大面積のデバイス作製において面内均一性、安定性、信頼性の高い薄膜トランジスタを提供することが可能となる。この効果により必然的に歩留まりも向上し、生産コストの低減にも繋がる。
【００３８】
本発明の薄膜トランジスタの製造方法を用いて作製した薄膜トランジスタの用途には特に限定はないが、例えば電気光学装置（例えば液晶表示装置、有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置、無機ＥＬ表示装置等の表示装置、等）における駆動素子として好適である。
更に本発明の製造方法を用いて作製した薄膜トランジスタは、樹脂基板を用いた低温プロセスで作製可能なデバイス（例えばフレキシブルディスプレイ等）、Ｘ線センサー等の各種センサー、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）等、種々の電子デバイスにおける駆動素子（駆動回路）として、好適に用いられるものである。
【００３９】
本発明の電気光学装置又はセンサーは、前述の本発明の薄膜トランジスタを備えて構成される。
電気光学装置の例としては、表示装置（例えば液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置、等）がある。
センサーの例としては、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）又はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等のイメージセンサーや、Ｘ線センサー等が好適である。
本発明の電気光学装置又はセンサーは、低い消費電力により良好な特性を示す。ここで言うところの特性とは、電気光学装置の場合には表示特性、センサーの場合には感度特性を示す。
以下、本発明によって製造される薄膜トランジスタを備えた電気光学装置又はセンサーの代表例として、液晶表示装置、有機ＥＬ表示装置、Ｘ線センサーについて説明する。
【００４０】
＜液晶表示装置＞
図２に、本発明の電気光学装置の一実施形態の液晶表示装置について、その一部分の概略断面図を示し、図３にその電気配線の概略構成図を示す。
【００４１】
図２に示すように、本実施形態の液晶表示装置５は、図１（Ａ）に示したトップゲート型の薄膜トランジスタ１と、トランジスタ１のパッシベーション層５４で保護されたゲート電極１６上に画素下部電極５５およびその対向上部電極５６で挟まれた液晶層５７と、各画素に対応させて異なる色を発色させるためのＲＧＢカラーフィルタ５８とを備え、ＴＦＴ１の基板１１側およびカラーフィルタ５８上にそれぞれ偏光板５９ａ、５９ｂを備えた構成である。
【００４２】
また、図３に示すように、本実施形態の液晶表示装置５は、互いに平行な複数のゲート配線５１と、該ゲート配線５１と交差する、互いに平行なデータ配線５２とを備えている。ここでゲート配線５１とデータ配線５２は電気的に絶縁されている。ゲート配線５１とデータ配線５２との交差部付近に、薄膜トランジスタ１が備えられている。
【００４３】
薄膜トランジスタ１のゲート電極１６は、ゲート配線５１に接続されており、薄膜トランジスタ１のソース電極１３はデータ配線５２に接続されている。また、薄膜トランジスタ１のドレイン電極１４はゲート絶縁膜１５に設けられたコンタクトホール１９を介して（コンタクトホール１９に導電体が埋め込まれて）画素下部電極５５に接続されている。この画素下部電極５５は、接地された対向電極５６とともにコンデンサ５３を構成している。
【００４４】
図２に示した本実施形態の液晶装置においては、トップゲート型の薄膜トランジスタ１を備えるものとしたが、本発明の表示装置である液晶装置において用いられる薄膜トランジスタはトップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。
【００４５】
本発明により製造された薄膜トランジスタは高い移動度を有するため、液晶表示装置において高精細、高速応答、高コントラスト等の高品位表示が可能となり、特に、面内均一性、安定性、信頼性が非常に高いことから液晶表示装置における大画面化に適している。また、活性層のＩＧＺＯが非晶質である場合には素子特性のバラツキを抑えることができ、大画面でムラのない優れた表示品位が実現される。
しかも特性シフトが少ないため、ゲート電圧を低減でき、ひいては表示装置の消費電力を低減できる。また、本発明によると、半導体層として低温（例えば２００℃以下）での成膜が可能な非晶質ＩＧＺＯ膜を用いて薄膜トランジスタを作製することができるため、基板としては樹脂基板（プラスチック基板）を用いることができる。従って、本発明によれば、表示品質に優れ、大画面であり、フレキシブルな液晶表示装置を提供することができる。
【００４６】
＜有機ＥＬ表示装置＞
図４に、本発明の電気光学装置の一実施形態のアクティブマトリックス方式の有機ＥＬ表示装置について、その一部分の概略断面図を示し、図５に電気配線の概略構成図を示す。
【００４７】
有機ＥＬ表示装置の駆動方式には、単純マトリックス方式とアクティブマトリックス方式の２種類がある。単純マトリックス方式は低コストで作製できるメリットがあるが、走査線を１本ずつ選択して画素を発光させることから、走査線数と走査線あたりの発光時間は反比例する。そのため高精細化、大画面化が困難となっている。アクティブマトリックス方式は画素ごとにトランジスタやキャパシタを形成するため製造コストが高くなるが、単純マトリックス方式のように走査線数を増やせないという問題はないため高精細化、大画面化に適している。
【００４８】
本実施形態のアクティブマトリックス方式の有機ＥＬ表示装置６は、図１（Ａ）に示したトップゲート型の薄膜トランジスタ１が、パッシベーション層６１ａを備えた基板６０上に、駆動用１ａおよびスイッチング用１ｂとして備えられ、該トランジスタ１ａおよび１ｂ上に下部電極６２および上部電極６３に挟まれた有機発光層６４からなる有機発光素子６５を備え、上面もパッシベーション層６１ｂにより保護された構成となっている。
【００４９】
また、図５に示すように、本実施形態の有機ＥＬ表示装置６は、互いに平行な複数のゲート配線６６と、該ゲート配線６６と交差する、互いに平行なデータ配線６７および駆動配線６８とを備えている。ここでゲート配線６６とデータ配線６７、駆動配線６８とは電気的に絶縁されている。スイッチング用薄膜トランジスタ１ｂのゲート電極１６ａは、ゲート配線６６に接続されており、スイッチング用薄膜トランジスタ１ｂのソース電極１３ｂはデータ配線６７に接続されている。また、スイッチング用薄膜トランジスタ１ｂのドレイン電極１４ｂは駆動用薄膜トランジスタ１ａのゲート電極１６ａに接続されるとともに、コンデンサ６９を用いることで駆動用薄膜トランジスタ１ａをオン状態に保つ。駆動用薄膜トランジスタ１ａのソース電極１３ａは駆動配線６８に接続され、ドレイン電極１４ａは有機ＥＬ発光素子６５に接続される。
【００５０】
図４に示した本実施形態の有機ＥＬ装置においては、トップゲート型の薄膜トランジスタ１ａおよび１ｂを備えるものとしたが、本発明の表示装置である有機ＥＬ装置において用いられる薄膜トランジスタは、トップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。
【００５１】
本発明により製造される薄膜トランジスタは高い移動度を有するため、低消費電力で且つ高品位な表示が可能となる。特に、面内均一性、安定性、信頼性が非常に高いことから、大画面の有機ＥＬ表示装置の製造に適している。また、本発明によると、半導体層として低温（例えば２００℃以下）での成膜が可能な非晶質ＩＧＺＯ膜を用いて薄膜トランジスタを作製することができるため、基板として樹脂基板（プラスチック基板）を用いることができる。従って、本発明によれば、表示品質に優れ、大画面であり、フレキシブルな有機ＥＬ表示装置を提供することができる。
【００５２】
なお、図４に示した有機ＥＬ表示装置において、上部電極６３を透明電極としてトップエミッション型としてもよいし、下部電極６２およびＴＦＴの各電極を透明電極とすることによりボトムエミッション型としてもよい。
【００５３】
＜Ｘ線センサー＞
図６に、本発明のセンサーの一実施形態であるＸ線センサーについて、その一部分の概略断面図を示し、図７にその電気配線の概略構成図を示す。
【００５４】
図６は、より具体的にはＸ線センサーアレイの一部を拡大した概略断面図である。本実施形態のＸ線センサー７は基板上に形成された薄膜トランジスタ１およびキャパシタ７０と、キャパシタ７０上に形成された電荷収集用電極７１と、Ｘ線変換層７２と、上部電極７３とを備えて構成される。薄膜トランジスタ１上にはパッシベーション膜７５が設けられている。
【００５５】
キャパシタ７０はキャパシタ用下部電極７６とキャパシタ用上部電極７７とで絶縁膜７８を挟んだ構造となっている。キャパシタ用上部電極７７は絶縁膜７８に設けられたコンタクトホール７９を介し、薄膜トランジスタ１のソース電極１３およびドレイン電極１４のいずれか一方（図６においてはドレイン電極１４）と接続されている。
【００５６】
電荷収集用電極７１は、キャパシタ７０におけるキャパシタ用上部電極７７上に設けられており、キャパシタ用上部電極７７に接している。
Ｘ線変換層７２はアモルファスセレンからなる層であり、薄膜トランジスタ１およびキャパシタ７０を覆うように設けられている。
上部電極７３はＸ線変換層７２上に設けられており、Ｘ線変換層７２に接している。
【００５７】
図７に示すように、本実施形態のＸ線センサー７は、互いに平行な複数のゲート配線８１と、ゲート配線８１と交差する、互いに平行な複数のデータ配線８２とを備えている。ここでゲート配線８１とデータ配線８２は電気的に絶縁されている。ゲート配線８１とデータ配線８２との交差部付近に、薄膜トランジスタ１が備えられている。
【００５８】
薄膜トランジスタ１のゲート電極１６は、ゲート配線８１に接続されており、薄膜トランジスタ１のソース電極１３はデータ配線８２に接続されている。また、薄膜トランジスタ１のドレイン電極１４は電荷収集用電極７１に接続されており、さらにこの電荷収集用電極７１は、接地された対向電極７６とともにキャパシタ７０を構成している。
【００５９】
本構成のＸ線センサー７において、Ｘ線は図６中、上部（上部電極７３側）から照射され、Ｘ線変換層７２で電子-正孔対を生成する。このＸ線変換層７２に上部電極７３によって高電界を印加しておくことにより、生成した電荷はキャパシタ７０に蓄積され、薄膜トランジスタ１を順次走査することによって読み出される。
【００６０】
本発明のＸ線センサーは、オン電流が高く、面内均一性、信頼性に優れた薄膜トランジスタ１を備えるため、Ｓ／Ｎが高く、大画面化に適している。また、感度特性に優れているため、Ｘ線デジタル撮影装置に用いた場合に広ダイナミックレンジの画像が得られる。特に本発明のＸ線デジタル撮影装置は、静止画撮影のみ可能なものではなく、動画による透視と静止画の撮影が１台で行えるＸ線デジタル撮影装置に用いるのが好適である。さらに薄膜トランジスタにおける活性層のＩＧＺＯが非晶質である場合には均一性に優れた画像が得られる。
【００６１】
なお、図６に示した本実施形態のＸ線センサーにおいては、トップゲート型の薄膜トランジスタを備えるものとしたが、本発明のセンサーにおいて用いられる薄膜トランジスタはトップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。
【実施例】
【００６２】
以下に実施例を説明するが、本発明はこれら実施例により何ら限定されるものではない。
【００６３】
＜実施例１＞
Ｉｎ：Ｇａ比を変えた三層から構成される酸化物半導体膜のアニール処理温度と電気特性の関係について、以下のような試料を作製し、評価を行った。
基板としては合成石英ガラス基板（コバレントマテリアル社製、品番Ｔ−４０４０）を用いた。前記基板上に酸化物半導体の積層膜を以下の順にスパッタ成膜した。
【００６４】
−成膜１−
カチオン組成比  Ｉｎ：Ｇａ：Ｚｎ＝０．５：１．５：１
厚み  １０ｎｍ
成膜室到達真空度  ６×１０−６Ｐａ
成膜時圧力  ４．４×１０−１Ｐａ
Ａｒ流量  ３０ｓｃｃｍ
Ｏ２流量  ０．３ｓｃｃｍ
【００６５】
−成膜２−
カチオン組成比  Ｉｎ：Ｇａ：Ｚｎ＝１．５：０．５：１
厚み  ５ｎｍ
成膜室到達真空度  ６×１０−６Ｐａ
成膜時圧力  ４．４×１０−１Ｐａ
Ａｒ流量  ３０ｓｃｃｍ
Ｏ２流量  ０．６ｓｃｃｍ
【００６６】
−成膜３−
カチオン組成比  Ｉｎ：Ｇａ：Ｚｎ＝０．５：１．５：１
厚み  ３０ｎｍ
成膜室到達真空度  ６×１０−６Ｐａ
成膜時圧力  ４．４×１０−１Ｐａ
Ａｒ流量  ３０ｓｃｃｍ
Ｏ２流量  ０．１５ｓｃｃｍ
【００６７】
成膜１、２、３は各成膜の合間に大気中に暴露することなく連続して成膜を行った。各層（領域）のスパッタは、Ｉｎ２Ｏ３ターゲット、Ｇａ２Ｏ３ターゲット、及びＺｎＯターゲットを用いた共スパッタ（ｃｏ−ｓｐｕｔｔｅｒ）により行い、組成比の調整は各ターゲットに投入する電力比を変化させることで行った。また、各領域の厚み調整は成膜時間の調整により行った。
【００６８】
＜比較例１〜５＞
実施例１と同様の手法で異なる試料の作製、評価を併せて行った。比較例１〜５の試料については膜の組成比や成膜時の酸素流量を変えてはいるが、いずれも単膜であり、実施例１のような成膜１、２、３での組成変調や成膜時の酸素流量変調は行っていない。
【００６９】
＜比較例７＞
実施例１と同様の手法で異なる試料の作製、評価を併せて行った。比較例７の試料は２層構造の酸化物半導体膜とした。
【００７０】
以上の実施例、比較例におけるそれぞれの酸化物半導体膜の組成比、雰囲気ガスの酸素流量（ｓｃｃｍ）を表１に示す。
【００７１】
【表１】
0005606787.tif 000002
【００７２】
（アニール工程）
上記の各試料について、アニール雰囲気を制御できる電気炉を用いてポストアニール処理を施した。チャンバー内の雰囲気はＯ２雰囲気とし、それぞれについてＡｓ−ｄｅｐｏ膜（熱処理なし）、２００℃アニール膜、３００℃アニール膜を作製した。アニール温度までの昇温速度は５℃／ｍｉｎとし、所定の温度で１時間保持した後、炉冷にて室温まで冷却した。
【００７３】
（電気特性評価）
アニール処理を施した各試料は膜表面に４端子電極を形成した後、下記電気特性評価を行った。
作製した実施例１及び比較例１〜５についての、比抵抗及びキャリア濃度を図８に示す。測定にはホール測定装置（東陽テクニカ社製、ホール効果・比抵抗測定装置Ｒｅｓｉ  Ｔｅｓｔ  ８３００）を用いた。図８に見られるように、単膜において組成比や成膜時の酸素流量を変化させても、アニール温度による比抵抗やキャリア濃度のバラツキを抑えることは出来ず、室温から３００℃までの範囲で２桁〜５桁程度まで比抵抗が変化した。
一方、実施例１では組成比又は成膜時の酸素流量を変えた３層の積層構造にすることによって室温から３００℃までの範囲でアニールした際の比抵抗は１桁以内のバラツキに抑えることが出来た。
【００７４】
また、図９に示すとおり、比抵抗の変化量が小さくなったことに伴い、キャリア濃度の変化量も小さくなっていることがわかる。比較例３のａｓ−ｄｅｐｏ膜、３００℃アニール膜及び比較例５のａｓ−ｄｅｐｏ膜についてはキャリア濃度が低過ぎて測定が出来なかった。
【００７５】
また、実施例１では組成比と成膜時の酸素流量をともに変化させた積層構造の評価結果を示したが、組成比、成膜時の酸素流量をそれぞれ単独で変調させた場合でも同様の効果が得られた。
【００７６】
一方、２層構造の酸化物半導体膜を形成した比較例７では、比抵抗の変化量が大きく（図１０、図１１参照）、大面積化に適していない。
【００７７】
＜実施例２＞
Ｉｎ：Ｇａ比を変えた三層から構成される酸化物半導体膜を用いたＴＦＴ素子を作製し、評価を行った。図１２に示すように、基板としては厚さ１００ｎｍの熱酸化膜付シリコン基板１００を用い、熱酸化膜１０２をゲート絶縁膜とした簡易の素子１１０を作製した。前記基板１００上に実施例１と同様の手順で酸化物半導体の積層膜１０４を成膜した後、実施例１と同様のポストアニール処理を施した。アニール温度は３００℃とした。
アニール処理後、Ｔｉ−Ａｕ電極（Ｔｉ：１０６，Ａｕ：１０８）を蒸着し、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用い、トランジスタ特性（Ｖｇ―Ｉｄ特性）及び移動度μの測定を行った。Ｖｇ―Ｉｄ特性の測定は、ドレイン電圧（Ｖｄ）を１０Ｖに固定し、ゲート電圧（Ｖｇ）を−１５Ｖ〜＋１５Ｖの範囲内で変化させ、各ゲート電圧（Ｖｇ）におけるドレイン電流（Ｉｄ）を測定することにて行った。
【００７８】
＜比較例８＞
ＩＧＺＯ単層のＴＦＴ素子を作製し、実施例２と同様の評価を行った。ＩＧＺＯ膜は比較例１の条件にて成膜を行った。
【００７９】
実施例２及び比較例８のＶｇ−Ｉｄ特性を図１３に示す。実施例２のＴＦＴ素子は線形移動度が２６ｃｍ２／Ｖｓであったのに対して、比較例８のＴＦＴ素子は線形移動度が１２ｃｍ２／Ｖｓであった。この結果から、本発明の薄膜トランジスタの製造方法を用いることによって、デバイス特性の面内均一性だけでなく、移動度の向上も得られることがわかる。
【符号の説明】
【００８０】
１、２、３、４ 薄膜トランジスタ
１１ 基板
１２ 酸化物半導体層
１２Ａ  酸化物半導体層の第１の層
１２Ｂ  酸化物半導体層の第２の層
１２Ｃ  酸化物半導体層の第３の層
１３ ソース電極
１４ ドレイン電極
１５ ゲート絶縁膜
１６ ゲート電極
【図１】
0005606787.tif 000003
【図２】
0005606787.tif 000004
【図３】
0005606787.tif 000005
【図４】
0005606787.tif 000006
【図５】
0005606787.tif 000007
【図６】
0005606787.tif 000008
【図７】
0005606787.tif 000009
【図８】
0005606787.tif 000010
【図９】
0005606787.tif 000011
【図１０】
0005606787.tif 000012
【図１１】
0005606787.tif 000013
【図１２】
0005606787.tif 000014
【図１３】
0005606787.tif 000015