(57)【特許請求の範囲】
【請求項１】
半導体基板の面に並べて設けられた複数のフローティング領域であって、それぞれの前記フローティング領域の間に絶縁領域が設けられ、前記半導体基板における所定電位の島領域に相対的に近い側に位置する第１フローティング領域と、前記第１フローティング領域よりも前記所定電位の前記島領域に相対的に遠い側に位置する第２フローティング領域と、を含む複数のフローティング領域と、
前記複数のフローティング領域のそれぞれと前記半導体基板の半導体材料層との間に介在する絶縁層と、
前記第１フローティング領域と前記所定電位の前記島領域とで挟まれた前記絶縁領域の容量に対して、又は／および、前記複数のフローティング領域のうち少なくとも前記第１フローティング領域を含む一つ以上のフローティング領域における隣り合うフローティング領域間に挟まれた前記絶縁領域の容量のそれぞれに対して、並列に外部容量を形成する容量形成部と、
を備え、
前記容量形成部が、複数の容量素子を含み、
前記容量素子は、前記複数のフローティング領域における隣り合うフローティング領域間に少なくとも一つずつ設けられており、
前記複数の容量素子それぞれは、前記隣り合うフローティング領域のうち一方のフローティング領域に一端が接続しかつ他方のフローティング領域に他端が接続し、
前記第１フローティング領域側に相対的に大きな容量を有する容量素子が位置し前記第２フローティング領域側に相対的に小さな容量を有する容量素子が位置するように配置されており、
前記複数の前記容量素子が前記複数のフローティング領域の列に応じて直列に接続されていることを特徴とする半導体装置。
【請求項２】
前記複数の前記容量素子は、前記第１フローティング領域側から前記第２フローティング領域側に行くほど容量の大きさが小さくなるように選定されたものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の前記容量素子は、前記第１フローティング領域側から前記第２フローティング領域側に行くにつれて容量の大きさが二次関数に従って減少するように選定されたものであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板の面に並べて設けられた複数のフローティング領域であって、それぞれの前記フローティング領域の間に絶縁領域が設けられ、前記半導体基板における所定電位の島領域に相対的に近い側に位置する第１フローティング領域と、前記第１フローティング領域よりも前記所定電位の前記島領域に相対的に遠い側に位置する第２フローティング領域とを含む複数のフローティング領域と、
前記複数のフローティング領域のそれぞれと前記半導体基板の半導体材料層との間に介在する絶縁層と、
前記半導体基板の上方において又は／および前記半導体基板の面内における前記複数のフローティング領域の列の側方において、前記複数のフローティング領域のうち少なくとも前記第１フローティング領域を含む一つ以上のフローティング領域を対象にして、当該一つ以上のフローティング領域それぞれに結合する容量を形成する容量形成部と、
を備え、
前記容量形成部は、前記半導体基板上に設けられて前記一つ以上のフローティング領域に容量として結合するように前記一つ以上のフローティング領域の上方を延びる電極を、含むことを特徴とする半導体装置。
【請求項５】
前記電極は、前記第１フローティング領域から前記第２フローティング領域側にいくほど下方に位置するフローティング領域との間の結合容量が小さくなる形状を有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記電極は、前記第１フローティング領域から前記第２フローティング領域側にいくほど幅が狭くなる形状を有することを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記容量形成部が、
前記半導体基板の面内において、前記複数のフローティング領域の列に沿って、前記複数のフローティング領域のうち二つ以上のフローティング領域の隣を絶縁領域を挟んで延びる半導体領域を、
含むことを特徴とする請求項４〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記容量形成部が、前記一つ以上のフローティング領域にそれぞれ設けられ各フローティング領域から前記半導体領域の上方へと延びる一つ以上の電極を、含むことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記半導体領域の上方に延びる前記一つ以上の前記電極を、複数個備え、
複数個備えられたそれぞれの当該電極のうち、前記第１フローティング領域側の当該電極ほど前記半導体領域の上方へと相対的に長く延び、前記第２フローティング領域側の当該電極ほど前記半導体領域の上方へと相対的に短く延びていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記容量形成部が、前記所定電位の前記島領域と前記一つ以上のフローティング領域のそれぞれとの間に挿入された一つ以上の容量素子を、含むことを特徴とする請求項４に記載の半導体装置。
【請求項１１】
前記半導体基板の前記面において絶縁領域を介して前記複数のフローティング領域の隣に設けられ、前記第１フローティング領域側に第１導電型領域を有しかつ前記第２フローティング領域側に第２導電型領域を有する半導体素子を、
さらに含むことを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記半導体素子が、前記第１フローティング領域側にｐ型領域を有しかつ前記第２フローティング領域側にｎ型領域を有するダイオードを、含むことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記フローティング領域は、ワイドバンドギャップ半導体材料で形成されていることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電位の異なる複数の領域を内蔵した半導体装置に関するものである。
【背景技術】
【０００２】
従来、例えば、特開２０００−２４３９７８号公報に開示されているように、高耐圧化を目的とした構造を備えた半導体装置が知られている。具体的には、当該公報は、高温バイアス信頼性においてｐｎ接合の耐圧劣化が発生しない信頼性の高い高耐圧半導体装置の提供に関するものである。当該公報にかかる構成は、ｎ型半導体基板上に形成されたｐ型拡散領域およびｎ型拡散領域と、それらの間の酸化膜上に配置された第１層目のプレート電極と、更に層間絶縁膜を介して配置された第２層目のプレート電極と、を備えている。ｐｎ接合の直上において容量結合したこれらのプレート電極の配置により、ｐｎ接合の耐圧改善が図られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２４３９７８号公報
【特許文献２】特開平６−２１６２３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、本願発明者は、ＩＣ（Integrated Circuit）等の半導体装置において、電位の異なる複数の領域を内蔵した構成について、耐圧の向上を目的として鋭意研究を行ったところ、下記の知見を得た。
【０００５】
図１０は、本願発明が解決しようとする課題を説明するために示す半導体装置の断面側面図を示す。図１０において図示された半導体装置は、基板１と、絶縁層２０と、電位の異なる複数の領域３を備えている。基板１は、半導体材料層１０と、ＳｉＯ２絶縁膜である絶縁層２０とを備えたいわゆるＳＯＩ（Silicon On Insulator）ウェハである。領域３は、このＳＯＩウェハ上の相互に絶縁分離された島領域である。以下の説明では、複数の領域３を区別するために、添え字ｋを用いることにより、「３（０）、３（１）、・・・、３（ｋ）、３（ｋ＋１）、・・・３（ｎ）、３（ｎ＋１）」という符号を付する。
【０００６】
異なる電位を取る領域３（０）〜３（ｎ＋１）は、トレンチ分離にて相互に絶縁分離されている。そして、紙面中央には、フローティング状態に置かれたほぼ同一形状のｎ個のフローティング領域３（すなわち領域３（１）〜３（ｎ）であり、以下、説明の便宜上、領域３（ｋ）とも記載する）が配置されている。図示するように、領域３（０）は０（Ｖ）の電位に置かれ、領域３（ｎ＋１）にはＶｎ＋１（Ｖ）の電圧が印加されているものとする。そして、図示するように領域３（１）は電位Ｖ１に、領域３（ｎ）は電位Ｖｎに、それぞれ置かれ、これと同様の規則に則って、例えば領域３（ｋ）は電位Ｖｋに置かれているものとする。図１０の構成により、領域３（０）と領域３（ｎ＋１）との間の電位差を、領域３（ｋ）と領域３（ｋ＋１）間の容量分割で保持し、全体で高い電圧に耐えうるようにしている。
【０００７】
しかしながら、本願発明者は、上記のような方式の容量分割を用いる耐圧向上手法において、以下に述べるような問題があることを見出した。
【０００８】
図１１は、図１０の構造の等価回路を示す回路図である。領域３（ｋ）と基板間の容量をａｋとし、領域３（ｋ）と領域３（ｋ＋１）間の容量をｂｋとすると、
ｂ１（Ｖ２−Ｖ１）＝ｂ０Ｖ１＋ａ１Ｖ１
ｂｋ（Ｖｋ＋１−Ｖｋ）＝ｂｋ−１（Ｖｋ−Ｖｋ−１）＋ａｋＶｋ  ・・・（１）
0005565309.tif 000002
の関係が成り立つ。
【０００９】
ここで、ａｋ、ｂｋをそれぞれ定数ａ、ｂとすると、下記の式が成立する。
0005565309.tif 000003
Ｖｋ＝（（αｋ−１−βｋ−１）Ｖ２＋（αβｋ−１−βαｋ−１）Ｖ１）／（α−β）
Ｖ２＝（２＋ａ／ｂ）  Ｖ１  より
Ｖｋ＝  Ｖ１（αｋ−βｋ）／（α−β）      ・・・（３）
【００１０】
ここで、α＞１、β＜１であるため、Ｖｋは、おおよそαｋに比例して大きくなる。このため、ａ、ｂが定数の状態では、領域３（ｋ）と領域３（ｋ＋１）間の電位差を一定にすることは原理的に不可能である。また、ａ＜＜ｂにおいてはＶｋ≒ｋＶ１となるが、図１０の構造のままでは、ａ／ｂはほぼ一定の値をとるため、そのような状況を達成することは困難である。
【００１１】
このように、図１０を用いて説明したようなフローティング領域を整列した容量分割に頼る手法では、フローティング状態で配置した領域３（ｋ）間の電位差が不均一になってしまい、高電位側に向かって電位差が大きくなってしまう。その結果、各トレンチ分離に加わる電圧ストレスが異なるものとなり、全体としての絶縁耐圧の低下ひいては信頼性の低下を招くおそれがある。
【００１２】
この発明は、上記のような課題を解決するためになされたもので、複数のフローティング領域の間の電位差の不均一を軽減することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
第１の発明は、上記の目的を達成するため、半導体装置であって、
半導体基板の面に並べて設けられた複数のフローティング領域であって、それぞれの前記フローティング領域の間に絶縁領域が設けられ、前記半導体基板における所定電位の島領域に相対的に近い側に位置する第１フローティング領域と、前記第１フローティング領域よりも前記所定電位の前記島領域に相対的に遠い側に位置する第２フローティング領域と、を含む複数のフローティング領域と、
前記複数のフローティング領域のそれぞれと前記半導体基板の半導体材料層との間に介在する絶縁層と、
前記第１フローティング領域と前記所定電位の前記島領域とで挟まれた前記絶縁領域の容量に対して、又は／および、前記複数のフローティング領域のうち少なくとも前記第１フローティング領域を含む一つ以上のフローティング領域における隣り合うフローティング領域間に挟まれた前記絶縁領域の容量のそれぞれに対して、並列に外部容量を形成する容量形成部と、
を備え、
前記容量形成部が、複数の容量素子を含み、
前記容量素子は、前記複数のフローティング領域における隣り合うフローティング領域間に少なくとも一つずつ設けられており、
前記複数の容量素子それぞれは、前記隣り合うフローティング領域のうち一方のフローティング領域に一端が接続しかつ他方のフローティング領域に他端が接続し、
前記第１フローティング領域側に相対的に大きな容量を有する容量素子が位置し前記第２フローティング領域側に相対的に小さな容量を有する容量素子が位置するように配置されており、
前記複数の前記容量素子が前記複数のフローティング領域の列に応じて直列に接続されていることを特徴とする。
【００１４】
第２の発明は、上記の目的を達成するため、半導体装置であって、
半導体基板の面に並べて設けられた複数のフローティング領域であって、それぞれの前記フローティング領域の間に絶縁領域が設けられ、前記半導体基板における所定電位の島領域に相対的に近い側に位置する第１フローティング領域と、前記第１フローティング領域よりも前記所定電位の前記島領域に相対的に遠い側に位置する第２フローティング領域とを含む複数のフローティング領域と、
前記複数のフローティング領域のそれぞれと前記半導体基板の半導体材料層との間に介在する絶縁層と、
前記半導体基板の上方において又は／および前記半導体基板の面内における前記複数のフローティング領域の列の側方において、前記複数のフローティング領域のうち少なくとも前記第１フローティング領域を含む一つ以上のフローティング領域を対象にして、当該一つ以上のフローティング領域それぞれに結合する容量を形成する容量形成部と、
を備え、
前記容量形成部は、前記半導体基板上に設けられて前記一つ以上のフローティング領域に容量として結合するように前記一つ以上のフローティング領域の上方を延びる電極を、含むことを特徴とする。
【発明の効果】
【００１５】
第１の発明によれば、容量形成部による容量の付加により、各フローティング領域の間の電位差の不均一を軽減することができる。
【００１６】
第２の発明によれば、容量形成部による容量の付加により、各フローティング領域の間の電位差の不均一を軽減することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１にかかる半導体装置の断面側面図である。
【図２】本発明の実施の形態５にかかる半導体装置の断面側面図である。
【図３】本発明の実施の形態５にかかる半導体装置の構造の等価回路を示す回路図である。
【図４】本発明の実施の形態６にかかる半導体装置の上面図である。
【図５】本発明の実施の形態７にかかる半導体装置の上面図である。
【図６】本発明の実施の形態８にかかる半導体装置の上面図である。
【図７】本発明の実施の形態９にかかる半導体装置の上面図である。
【図８】本発明の実施の形態１０にかかる半導体装置の上面図である。
【図９】本発明の実施の形態１１にかかる半導体装置の上面図である。
【図１０】本願発明が解決しようとする課題を説明するために示す半導体装置の、断面側面図である。
【図１１】図１０の構造の等価回路を示す回路図である。
【図１２】本発明の実施の形態２にかかる半導体装置が解決しようとする課題を説明するために示す半導体装置の上面図である。
【発明を実施するための形態】
【００１８】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の断面側面図を示す図である。実施の形態１は、具体的には、電位の異なる複数の領域を内蔵したＩＣ（Integrated Circuit；集積回路）における複数のフローティング領域について、本発明にかかる構成を適用するものである。
【００１９】
実施の形態１にかかる半導体装置は、図１０に図示した半導体装置と同様に、基板１と、ＳｉＯ２絶縁膜である絶縁層２０と、異なる電位の複数の領域３とを備えている。また、図１０に図示した半導体装置と同様、実施の形態１にかかる半導体装置において、基板１は、半導体材料層１０と絶縁層である絶縁層２０とを備えたいわゆるＳＯＩ（Silicon On Insulator）ウェハから作製されたものであり、領域３は、このＳＯＩウェハ上の相互に絶縁分離された島領域である。
【００２０】
以下の説明において、複数の領域３を区別するために、添え字ｋを用いることにより、「３（０）、３（１）、・・・、３（ｋ）、３（ｋ＋１）、・・・３（ｎ）、３（ｎ＋１）」という符号を付する。なお、下記においては、図１０についての等価回路を図１１で表したときと同じように、領域３（ｋ）と基板間の容量をａｋと称し、領域３（ｋ）と領域３（ｋ＋１）間の容量をｂｋと称して説明をおこなうことがある。
【００２１】
図１０に示した構成と同様に、実施の形態１にかかる半導体装置においても、異なる電位をとる領域３（０）乃至３（ｎ＋１）は、トレンチ分離にて相互に絶縁分離されている。そして、フローティング状態に置かれたほぼ同一形状のｎ個の領域３（すなわち領域３（１）〜３（ｎ）であり、以下、説明の便宜上、フローティング領域３（ｋ）とも記載する）が配置されている。図１０の構成と同様に、実施の形態１にかかる半導体装置においても、領域３（０）と領域３（ｎ＋１）との間の電位差を、領域３（ｋ）と領域３（ｋ＋１）間の容量分割で保持している。
【００２２】
図１に示すように、実施の形態１にかかる半導体装置は、領域３（ｋ）と領域３（ｋ＋１）間に設けられた外部容量６（ｋ）を、複数個備えている。外部容量６（ｋ）の実際の構造は、例えば、ＭＯＳキャパシタを形成してアルミ配線により接続させたものとすることができる。この複数の外部容量６（ｋ）は、その容量がｋの増加とともに（即ち、図１の紙面右側から紙面左側に向かうほど）大きくなるように選定されている。本実施形態にかかる構造により、領域３（ｋ）と領域３（ｋ＋１）間の電位差の不均一を軽減することができる。
【００２３】
すなわち、式（１）において、Ｖｋ＋１−Ｖｋ＝Ｖ１とし、一定値をとる場合、Ｖｋ＝ｋＶ１だから、下記の式（４）が成り立つ。
0005565309.tif 000004
式（４）とａｊｊ＞０により、領域３（ｋ）と領域３（ｋ＋１）との間の電位差を一定にするためには、ｂｋがｋの増加とともに大きな値をとらなければならないことが判る。この点、実施の形態１にかかる複数の外部容量６（ｋ）は、容量がｋの増加とともに大きくなるように選定されているので、そのような条件を満足させて領域３（ｋ）と領域３（ｋ＋１）との間の電位差の不均一を軽減することができる。
【００２４】
なお、一般に、高電位端で領域３（ｋ）と領域３（ｋ＋１）間の電位差が拡大するため、少なくとも高電位側に外部容量６（ｋ）を付加することが効果的である。よって、変形例として、例えば、図１の紙面左方側の一つ又は数個程度の領域３（ｎ）、３（ｎ−１）、・・についてのみ、外部容量６を設けても良い。
【００２５】
実施の形態２．
本発明の実施の形態２にかかる半導体装置は、実施の形態１にかかる半導体装置を、半導体素子（具体的には、本実施形態ではダイオード）の高耐圧化に応用したものである。この実施の形態２にかかる構造により、各フローティング領域間の電位差の変化が抑えられ、ダイオードの高耐圧化を達成することができる。
【００２６】
図１２は、実施の形態２にかかる半導体装置の説明に先立って、実施の形態２にかかる半導体装置が解決しようとする課題を説明するために示す半導体装置の上面図である。図１２は、図１０に示した断面図の構造についての上面図に相当している。但し、ｎ型領域（領域８０、領域５０）およびｐ型領域（領域４０）を含むダイオードが含まれている点で、図１２に示す構成は図１０に示した構成と相違している。また、簡略化のため図１２ではダイオードの片側にのみフローティング領域３（ｋ）が設けられているように図示を行っているが、実際には、図１２のダイオードの両側にフローティング領域３（ｋ）が設けられているものとする。具体的には、図１２に図示する構成に加え、図１２の紙面下方側にも、上下対称となるようにフローティング領域３（ｋ）が設けられているものとする。このような構成により、並べられたフローティング領域３（ｋ）の間の電位差を均一化することができ、ダイオードの空乏層中における電界集中を抑制して、高耐圧化を図ることができる。
【００２７】
しかしながら、既に説明したように、図１０に示した構成においては、フローティング領域３（ｋ）において電位差の不均一が生じてしまう。この電位差の不均一は、ダイオード高耐圧化効果を大きく損なわせてしまう。
【００２８】
そこで、実施の形態２では、図１２に示す領域３（０）〜領域３（ｎ＋１）について、実施の形態１にかかる半導体装置の構成を適用することとした。すなわち、図１２における複数の領域３を対象にして、図１に示した実施の形態１と同様に、複数の外部容量６を付加する。このような構成を備える実施の形態２にかかる半導体装置によれば、ｐｎ接合の両側にこのフローティング領域を配置したことで、ｐｎ接合から伸びる空乏層内の電界を緩和しこのｐｎ接合の耐圧を向上させることができる。
なお、実施の形態２では半導体素子としてダイオードを対象にしたが、他の半導体素子についても高耐圧化を目的として実施の形態１にかかる構成を適用しても良い。
【００２９】
実施の形態３．
本発明の実施の形態３にかかる半導体装置は、実施の形態１にかかる半導体装置において、外部容量の和を、ｋの増加に応じて２次関数で増加するように調整したものである。この構造により、各フローティング領域３の間の電位差を、ほぼ消失させることができる。
【００３０】
式（４）において、ａｋ＝ａというようにａｋが一定の場合は、
ｂｋ＝  ｂ０＋  ａｋ（ｋ＋１）／２  ・・・（５）
となる。従って、ｂｋをｋに対して２次関数の形で増加させるように複数の外部容量６（ｋ）の大きさを選定すれば、領域３（ｋ）間の電位差をほぼ一定にすることができる。
【００３１】
実施の形態４．
本発明の実施の形態４にかかる半導体装置は、上述した実施の形態３にかかる構成を、実施の形態２で説明した図１２にかかる構成に適用したものである。すなわち、実施の形態４にかかる半導体装置は、図１２に示す領域３（０）〜領域３（ｎ＋１）を含む構成と、実施の形態１にかかる外部容量６（ｋ）の構成と、実施の形態３にかかる「ｂｋをｋに対して２次関数の形で増加させる」という構成とを、備えている。この構成によれば、各フローティング領域３（ｋ）間の電位差をほぼ一定とすることができ、ｐｎ接合を最大限に高耐圧化することができる。
【００３２】
実施の形態５．
図２は、本発明の実施の形態５にかかる半導体装置の断面側面図である。実施の形態５にかかる半導体装置は、上述した実施の形態１における各フローティング領域３（ｋ）について、少なくとも複数のフローティング領域３（ｋ）上に、高電位側（Ｖｎ＋１）と容量結合するように、電極７を延設したものである。
【００３３】
図２に示す電極７は、図２においては一本の線として簡略化して図示している。しかしながら、実際には、電極７は、所定の厚さを有し、領域３（ｎ＋１）と接続し、かつ基板１の表面（フローティング領域３の表面）との間に所定の距離を有して紙面右側に延出している。電極７の実際の構造としては、例えば、領域３（１）〜３（ｎ）の上に絶縁膜を形成し、この絶縁膜の上にアルミ配線を形成し、このアルミ配線を領域３（ｎ＋１）に接続させたものとすることができる。本実施形態では、電極７が、領域３（１）の直上の位置まで延設させられている。
【００３４】
図３は、本発明の実施の形態５にかかる半導体装置の構造の等価回路を示す回路図である。この回路図について、図１０で説明したのと同様に式で表現すると、
ｂ１（Ｖ２−Ｖ１）＝ｂ０Ｖ１＋ａ１Ｖ１−ｃ１（Ｖｎ＋１−Ｖ１）
ｂｋ（Ｖｋ＋１−Ｖｋ）＝ｂｋ−１（Ｖｋ−Ｖｋ−１）＋ａｋＶｋ−ｃｋ（Ｖｎ＋１−Ｖｋ）  ・・（６）
の関係が成り立つ。式（６）の右辺第三項の存在によって、ｂｋの上昇が実施の形態１よりも緩和されることを理解できる。
【００３５】
ここで、図１０で説明したのと同様に、ａｋ、ｂｋ、ｃｋをそれぞれ定数ａ、ｂ、ｃとし、γ＝ｃＶｎ＋１／ｂとする。
そうすると、
0005565309.tif 000005
Ｖ２＝（２＋（ａ＋ｃ）／ｂ）Ｖ１−γより、
Ｖｋ＝［Ｖ１（αｋ−βｋ）−γ｛（αｋ−１）／（α−１）−（βｋ−１）／（β−１）｝］／（α−β）      ・・・（７）
とあらわされ、Ｖｋ−Ｖｋ−１をより一定の値に近づけることができる。
【００３６】
一般に、高電位端で、領域３（ｋ）と領域３（ｋ＋１）間の電位差が拡大する。このため、延設された電極とその下のフローティング領域３との間の絶縁耐圧の制限がある場合は、高電位側から途中までの延設でもよい。つまり、電極７を、図２に示すほどに紙面右側まで延設しなくともよい。例えば、電極７の長さを、図２の紙面左方側の一つ又は数個程度の領域３（ｎ）、３（ｎ−１）・・の上方まで延ばす程度に留めても良い。
【００３７】
また、電極７の形成は、実際上、マスクパターンの変更のみによって実現することが可能である。従って、実施の形態５にかかる半導体装置は、前述した実施の形態１にかかる外部容量６（ｋ）を複数付加する構成に比べ、製造等の面で実現が容易であるという特徴も有している。
【００３８】
なお、図２に示した電極７に代えて、図３の等価回路における容量ｃｋをそれぞれ形成するように、Ｖｎ＋１とフローティング領域３（ｋ）のそれぞれとの間に一つ以上の容量素子を挿入してもよい。
【００３９】
実施の形態６．
図４は、本発明の実施の形態６にかかる半導体装置の上面図である。実施の形態６にかかる半導体装置は、実施の形態５にかかる構成、具体的には電極７にかかる構成を、図１２に示した構成に対して適用したものである。符号１７は、実施の形態６において、実施の形態５の電極７と同様の思想に則って延設された電極である。電極１７によって、各フローティング領域３（ｋ）の間の電位差の不均一が軽減され、図１２で説明したダイオードにおけるｐｎ接合を高耐圧化することができる。
【００４０】
実施の形態７．
図５は、本発明の実施の形態７にかかる半導体装置の上面図である。実施の形態７にかかる半導体装置は、上記図４に示した実施の形態６にかかる半導体装置と同等の効果を出すための、別の案である。実施の形態７においては、各フローティング領域３（ｋ）の側面でＶｎ＋１側と容量結合するようにしたものである。すなわち、実施の形態６においては、図５に示すように、Ｖｎ＋１の電位を有する領域３（ｎ＋１）を、並べられたフローティング領域３（ｋ）の側方に延ばしている。なお、前述のトレンチ分離の絶縁耐圧の関係から、フローティング領域３（ｋ）の高電位側のみについての容量結合でもよく、その場合にも有益な効果を得ることができる。また、実施の形態７にかかる構成は、実施の形態６と同等の効果を、電極７を有しない構成で実現できるという特徴も有している。
【００４１】
実施の形態８．
図６は、本発明の実施の形態８にかかる半導体装置の上面図である。実施の形態８にかかる半導体装置は、図５で示した実施の形態７の構成に対して、さらに各フローティング領域３（ｋ）から電極２７を延設し、容量結合を行ったものである。本実施形態では、図６に示すように、各フローティング領域３（１）、・・・３（ｋ）、・・・、３（ｎ）に応じて、電極２７（１）、・・・、２７（ｋ）、・・・、２７（ｎ）が一本ずつ設けられている。実施の形態８にかかる構成によれば、追加される容量の調整範囲についてさらに自由度があり、容量の調整が容易となる。なお、前述したような絶縁耐圧の事情により、フローティング領域３（ｋ）のうち高電位側のみ（例えば、図６の紙面左方側の一つ又は数個程度の領域３（ｎ）、３（ｎ−１）、・・についてのみ）の容量結合でも有益な効果を得ることができる。
【００４２】
実施の形態９．
図７は、本発明の実施の形態９にかかる半導体装置の上面図である。実施の形態９にかかる半導体装置は、ｋの上昇とともにａｋ／ｃｋの値を低下させるように、フローティング領域３上に延設させる電極の形状を改善したものである。具体的には、実施の形態９では、図７に示すようにａｋを一定としｃｋを変化させた電極３７を設けている。この図７は、図２の延設された電極７を基板１上方から見下ろしたときと同様の位置関係で、電極３７を記載したものである。紙面右側にいくほど、つまり、ｋが小さくなるほど電極３７の幅が小さくなっている。特に、本実施形態の電極３７の形状は、その幅の減少が曲線的な変化を示すように設計されている。
【００４３】
本実施形態にかかる手法は、原理的にｂｋの影響を受けないという特徴的なメリットがある。すなわち、式（６）の右辺第二項と第三項の和を０とすると、
ａｋ／ｃｋ＝（Ｖｎ＋１−Ｖｋ）／Ｖｋ  ・・・（８）
となり、ｋの上昇とともにａｋ／ｃｋが低下するという関係があることが判り、これがほぼ成立していると各フローティング領域３（ｋ）はｂｋの影響をほとんど受けない。
【００４４】
なお、前述のように絶縁耐圧により領域３（ｋ）の高電位側のみについての容量結合でも有益な効果が得られる。つまり、図７に示すほどに電極３７を紙面右側まで延設しなくともよい。電極３７の長さを、図７の紙面左方側の一つ又は数個程度の領域３（ｎ）、３（ｎ−１）、・・の上方へ延ばす程度に留めても良い。
【００４５】
実施の形態１０．
図８は、本発明の実施の形態１０にかかる半導体装置の上面図である。実施の形態８にかかる半導体装置は、図１２の構成に対して上述した実施の形態９にかかる構成を適用したものである。また、図６に示した実施の形態８にかかる構成を最適化した構成でもある。
【００４６】
具体的には、本実施形態では、図８に示すように、各フローティング領域３（１）、・・・３（ｋ）、・・・、３（ｎ）に応じて、電極４７（１）、・・・、２７（ｋ）、・・・、２７（ｎ）が一本ずつ設けられている。図８に示すように、これらの電極４７の一つ一つは領域３（ｎ＋１）上に異なる長さで延びており、ｋの増加に伴って相対的に長くなるように定められている。特に、本実施形態では、各電極４７の長さの増加率が徐々に増大するように（言い換えれば曲線的に増大するように）、それぞれの長さを定めている。
【００４７】
なお、前述のようにトレンチ分離の絶縁耐圧の事情により、フローティング領域３（ｋ）の高電位側のみについて容量結合を行ってもよい。
【００４８】
実施の形態１１．
図９は、本発明の実施の形態１１にかかる半導体装置の上面図である。実施の形態１１にかかる半導体装置は、ｋの上昇とともにａｋを低下させ、ｃｋを増加させたものである。図９に示すように、本実施形態では、図９の紙面右側に行くほど（領域３（ｋ）の並びにおいてｋが小さくなる側ほど）、領域３（ｎ＋１）の幅（図９の紙面上下方向の寸法）を直線的に小さくしている。その一方で、本実施形態では、領域３（ｎ＋１）の幅の減少に逆比例するように、図９の紙面上方側の、０Ｖの電位の領域５３の幅を増大させている。
【００４９】
式（８）において、Ｖｎ＋１−Ｖｋが一定の場合には、
ａｋ／ｃｋ＝（ｎ＋１−ｋ）／ｋ  ・・・（９）
が成立し、例えばａｋ∝ｎ＋１−ｋ、ｃｋ∝ｋとすれば、ａｋ＋ｃｋ＝ｃｏｎｓｔとなる。
【００５０】
そこで、図９のように、延設された電極５７（ｋ）とともにａｋ、ｃｋの容量変化を構成すれば、式（９）の状況を容易に実現することができる。本実施形態にかかる構造は、上記条件を特殊な曲線を使わずほぼ直線のパターンで実現することができるため、実際の設計、製造が極めて簡単になるという特徴もある。
【００５１】
なお、上述した各実施の形態においては、フローティング領域３（ｋ）が、前記第1または第２の発明における「フローティング領域」に、基板１が、前記第1または第２の発明における「半導体基板」に、各領域３の間のトレンチ分離を実現している絶縁領域が、前記第1または第２の発明における「絶縁領域」に、各図においてＶｎ＋１の電位とされた領域３（ｎ＋１）が、前記第1または第２の発明における「所定電位の島領域」に、半導体材料層１０が、前記第1または第２の発明における「半導体材料層」に、絶縁層２０が、前記第1または第２の発明における「絶縁層」に、それぞれ相当している。
【００５２】
また、上述した実施の形態では、フローティング領域３（１）〜３（ｎ）が、前記第１の発明における「一つ以上のフローティング領域」に相当し、特にフローティング領域３（ｎ）が、前記第１の発明における「第１フローティング領域」に相当している。また、上述した実施の形態では、外部容量６が、前記第１の発明における「容量形成部」に相当している。
なお、変形例としてフローティング領域３（１）〜３（ｎ）の一部のみを対象にして外部容量６を設ける場合には、その一部のフローティング領域３が、前記第１の発明における「一つ以上のフローティング領域」に相当する。
【００５３】
また、上述した実施の形態では、フローティング領域３（１）〜３（ｎ）が、前記第２の発明における「一つ以上のフローティング領域」に相当し、電極７、１７、２７、３７、４７、５７および実施の形態７、８、１０、１１にかかる領域３（ｎ＋１）が、それぞれ前記第２の発明における「容量形成部」に相当している。
なお、変形例として、実施の形態５等の電極構成（電極７〜５７の延設）や実施の形態７等の構成（領域３（ｎ＋１）の延出）の適用をフローティング領域３（１）〜３（ｎ）の一部のみに留める場合には、電極７等や領域３（ｎ＋１）と隣接する一部のフローティング領域３が、前記第２の発明における「一つ以上のフローティング領域」に相当する。具体的には、例えば、電極７等がフローティング領域３（ｎ）、３（ｎ−１）、３（ｎ−２）の３つの上方位置のみに延出したり、あるいは、実施の形態５にかかる領域３（ｎ＋１）の延出がフローティング領域３（ｎ）、３（ｎ−１）、３（ｎ−２）の３つの側面に隣接するのみでとどめられている場合には、これらフローティング領域３（ｎ）、３（ｎ−１）、３（ｎ−２）が、前記第２の発明における「一つ以上のフローティング領域」に相当する。
【００５４】
なお、上述した各実施形態における各構成は、図１２で示したダイオードその他の半導体素子との組み合わせてもよく、組み合わせずに用いても良い。具体的には、図７、図８および図９はそれぞれ図１２で示したダイオードを含んでいるが、本発明はこれに限られるものではない。ダイオードの構成と組み合わせずに、図７、図８および図９における電極３７、４７、５７および領域３（ｎ＋１）についての各実施形態の構成を、半導体装置（具体的には、ＩＣ）に適用しても良い。
【００５５】
なお、上述した各実施形態において、領域３（フローティング領域３（１）・・・３（ｋ）・・・３（ｎ）、島領域３（ｎ＋１））、および半導体基板（半導体材料層１０）は、導電性を有する各種の半導体材料を用いることができる。具体的には、領域３や半導体基板の材料として、珪素（Ｓｉ）以外の各種の化合物半導体材料を用いても良い。また、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素（ＳｉＣ）、窒化ガリウム系材料又はダイヤモンドがある。耐電圧性が高いワイドバンドギャップ半導体で形成された複数のフローティング領域に対して高電圧が印加される場合であっても、上述した本発明の各実施形態にかかる構成により各フローティング領域の間の電位差の不均一を軽減することができるので、全体としての絶縁耐圧の低下を回避してワイドバンドギャップ半導体の有する電気的特性を有効に活用することができる。
【００５６】
なお、このようなワイドバンドギャップ半導体によって形成されたスイッチング素子やダイオード素子は、耐電圧性が高く、許容電流密度も高いため、スイッチング素子やダイオード素子の小型化が可能であり、これら小型化されたスイッチング素子やダイオード素子を用いることにより、これらの素子を組み込んだ半導体モジュールの小型化が可能となる。また耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化が可能であるので、それらの構成を含む半導体モジュールについて一層の小型化が可能になる。更に電力損失が低いため、スイッチング素子やダイオード素子の高効率化が可能であり、ひいては半導体モジュールの高効率化が可能になる。なお、その場合には、スイッチング素子やダイオード素子の両方がワイドバンドギャップ半導体によって形成されていることが望ましいが、いずれか一方の素子がワイドバンドギャップ半導体によって形成されていてもよい。
【００５７】
なお、化合物半導体においてもｐｎ接合を作れる材料があり、例えばＳｉＣではｐｎ接合を形成することが可能である。よって、上記各種実施形態においてｐｎ接合の高耐圧化について説明した構成（実施の形態２、４および６にかかる半導体装置の構成）を、ＳｉＣで形成したｐｎ接合に適用することによって、ＳｉＣによるｐｎ接合の高耐圧化を図ることができる。これと同様に、ＳｉＣ以外の化合物半導体材料で形成したｐｎ接合についても高耐圧化を図れる。
【符号の説明】
【００５８】
１  基板
２  絶縁膜
３  分離された領域
６  外部容量
７、１７、２７、３７、４７、５７  電極
１０  半導体材料層
２０  絶縁層
４０  Ｐ領域
５０  Ｎ−領域
５３  電位Ｖｎ＋１の領域
８０  Ｎ領域
【図１】
0005565309.tif 000006
【図２】
0005565309.tif 000007
【図３】
0005565309.tif 000008
【図４】
0005565309.tif 000009
【図５】
0005565309.tif 000010
【図６】
0005565309.tif 000011
【図７】
0005565309.tif 000012
【図８】
0005565309.tif 000013
【図９】
0005565309.tif 000014
【図１０】
0005565309.tif 000015
【図１１】
0005565309.tif 000016
【図１２】
0005565309.tif 000017