(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層の表面層に配置された第２導電型のチャネル層と、
前記チャネル層を貫通し前記第１半導体層に達するトレンチと、
前記トレンチの側壁に接し前記チャネル層の表面層に選択的に配置された第１導電型の第２半導体層と、
前記チャネル層の表面層に配置された前記チャネル層より高不純物濃度で前記第２半導体層より低不純物濃度の第２導電型の第３半導体層と、
前記トレンチの内壁に配置されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチに埋め込まれ、前記第２半導体層の側面にその表面高さが位置するゲート電極と、
前記ゲート電極上と前記トレンチの側壁にわたって前記トレンチ上部に凹部が残るように配置されたＬＰ−ＴＥＯＳ膜またはＨＴＯ膜からなる酸化膜と、
前記酸化膜上に前記凹部を埋めるように配置されたノンドープポリシリコン層と、
前記第２半導体層および前記第３半導体層と接する主電極と、
を備えることを特徴とするＭＯＳ駆動型半導体装置。
【請求項２】
第１導電型の第１半導体層の表面層に、第２導電型のチャネル層を選択的に形成する工程と、
前記チャネル層の表面に窒化膜を選択的に形成する工程と、
前記窒化膜上と前記チャネル層の露出面上に、トレンチを形成するための第１マスクを形成する工程と、
前記第１マスクを用いて、前記チャネル層を貫通し前記第１半導体層に達する前記トレンチを形成する工程と、
前記第１マスクを除去し、前記窒化膜を露出させる工程と、
前記トレンチの内壁にゲート絶縁膜を形成する工程と、
前記チャネル層の側面にその表面高さが位置するように、ゲート電極を前記トレンチ内に前記ゲート絶縁膜を介して埋める工程と、
前記ゲート電極と前記窒化膜を第２マスクとして、前記チャネル層の表面層にＬ字形状の第１導電型の第２半導体層を形成するための第１導電型不純物をイオン注入する工程と、
前記窒化膜を除去し、前記ゲート電極上から前記トレンチの側壁にわたって前記トレンチ上部に凹部が残るように、ＬＰ−ＴＥＯＳ膜またはＨＴＯ膜からなる酸化膜を形成する工程と、
前記ゲート電極上に前記酸化膜を介して前記凹部を埋めるようにノンドープポリシリコン層を形成する工程と、
前記チャネル層より高不純物濃度で前記第２半導体層より低不純物濃度の第２導電型の第３半導体層を形成するための第２導電型不純物を、前記チャネル層の表面にイオン注入する工程と、
イオン注入された前記第１導電型不純物および前記第２導電型不純物をアニールにより活性化する工程と、
前記第２半導体層および前記第３半導体層に接する主電極を形成する工程と、
を含むことを特徴とするＭＯＳ駆動型半導体装置の製造方法。
【請求項３】
前記酸化膜の厚さが０．１μｍ以上で０．３μｍ以下であることを特徴とする請求項２に記載のＭＯＳ駆動型半導体装置の製造方法。
【請求項４】
前記トレンチの間隔が０．２μｍ以上で０．８μｍ以下であることを特徴とする請求項２に記載のＭＯＳ駆動型半導体装置の製造方法。
【請求項５】
前記ノンドープポリシリコン層を酸化して絶縁化するための熱処理工程を施さないことを特徴とする請求項２に記載のＭＯＳ駆動型半導体装置の製造方法。
【請求項６】
第１導電型の第１半導体層の表面層に、第２導電型のチャネル層を選択的に形成する工程と、
前記チャネル層の表面上にトレンチを形成するための第１マスクを形成する工程と、
前記第１マスクを用いて、前記チャネル層を貫通し前記第１半導体層に達する前記トレンチを形成する工程と、
前記トレンチの内壁にゲート絶縁膜を形成する工程と、
前記チャネル層の側面にその表面高さが位置するように、ゲート電極を前記トレンチ内に前記ゲート絶縁膜を介して埋める工程と、
少なくとも前記ゲート電極を第２マスクとして、前記トレンチ側壁に第１導電型の第２半導体層を形成するための第１導電型不純物をイオン注入する工程と、
前記ゲート電極上から前記トレンチの側壁にわたって前記トレンチ上部に凹部が残るように、ＬＰ−ＴＥＯＳ膜またはＨＴＯ膜からなる酸化膜を形成する工程と、
前記ゲート電極上に前記酸化膜を介してノンドープポリシリコン層を形成し、前記凹部を埋める工程と、
前記チャネル層より高不純物濃度で前記第２半導体層より低不純物濃度の第２導電型の第３半導体層を形成するための第２導電型不純物を、前記チャネル層の表面にイオン注入する工程と、
イオン注入された前記第１導電型不純物および前記第２導電型不純物をアニールにより活性化する工程と、
前記第２半導体層および前記第３半導体層に接する主電極を形成する工程と、を含み、
前記ノンドープポリシリコン層を酸化して絶縁化するための熱処理工程を施さないことを特徴とするＭＯＳ駆動型半導体装置の製造方法。
【請求項７】
前記酸化膜の厚さが０．１μｍ以上で０．３μｍ以下であることを特徴とする請求項６に記載のＭＯＳ駆動型半導体装置の製造方法。
【請求項８】
第１導電型の第１半導体層の表面層に、第２導電型のチャネル層を選択的に形成する工程と、
前記チャネル層の表面に窒化膜を選択的に形成する工程と、
前記窒化膜上と前記チャネル層の露出面上にトレンチを形成するための第１マスクを形成する工程と、
前記第１マスクを用いて、前記チャネル層を貫通し前記第１半導体層に達する前記トレンチを形成する工程と、
前記第１マスクを除去し、前記窒化膜を露出させる工程と、
前記トレンチの内壁にゲート絶縁膜を形成する工程と、
前記チャネル層の側面にその表面高さが位置するように、ゲート電極を前記トレンチ内に前記ゲート絶縁膜を介して埋める工程と、
前記ゲート電極と前記窒化膜を第２マスクとして、前記チャネル層の表面層にＬ字形状の第１導電型の第２半導体層を形成するための第１導電型不純物をイオン注入する工程と、
前記窒化膜を除去し、前記ゲート電極上に絶縁膜を形成する工程と、
前記チャネル層より高不純物濃度で前記第２半導体層より低不純物濃度の第２導電型の第３半導体層を形成するための第２導電型不純物を、前記チャネル層の表面にイオン注入する工程と、
イオン注入された前記第１導電型不純物および前記第２導電型不純物をアニールにより活性化する工程と、
前記第２半導体層および前記第３半導体層に接する主電極を形成する工程と、
を含み、
前記ゲート電極上に前記絶縁膜を形成する工程は、
前記ゲート電極上から前記トレンチの側壁にわたって前記トレンチ上部に凹部が残るように、ＬＰ−ＴＥＯＳ膜またはＨＴＯ膜からなる酸化膜を形成する工程と、
前記ゲート電極上に前記酸化膜を介して前記凹部を埋めるようにノンドープポリシリコン層を形成する工程と、
前記ノンドープポリシリコン層を酸化して絶縁化するための熱処理工程とからなることを特徴とするＭＯＳ駆動型半導体装置の製造方法。
【請求項９】
前記トレンチの間隔が０．２μｍ以上で０．８μｍ以下であることを特徴とする請求項８に記載のＭＯＳ駆動型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳ駆動型半導体装置およびＭＯＳ駆動型半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、１００Ｖ程度以下の低耐圧クラスのパワーＭＯＳＦＥＴではチャネル抵抗削減による低オン抵抗化を目的に、トレンチゲートを有するパワーＭＯＳＦＥＴ（以下、パワーＭＯＳＦＥＴとする）の開発が盛んに行われている。このパワーＭＯＳＦＥＴには種々の構造が提案されている。
【０００３】
図２１は、従来のパワーＭＯＳＦＥＴの要部を示す断面図である。このパワーＭＯＳＦＥＴは、ｎ+ドレイン層５１上に配置され、ｎ-ドリフト層となるｎ-エピタキシャル層（以下、ｎ-エピ層とする）５２と、ｎ-エピ層５２の表面層に配置されるｐチャネル層（ｐベース層）５３と、ｐチャネル層５３の表面層に配置されるｎ+ソース層６１およびｐ+コンタクト層６４と、ｎ+ソース層６１とｐチャネル層５３を貫通しｎ-エピ層５２に達するトレンチ５７と、トレンチ５７の内壁に沿って配置されるゲート酸化膜５９と、このゲート酸化膜５９を介してトレンチ５７を埋め込むドープポリシリコンからなるゲート電極６０ａと、ゲート電極６０ａ上に配置され、トレンチ５７の上部を埋める層間絶縁膜６２ａと、ｎ+ソース層６１上、ｐ+コンタクト層６４上および層間絶縁膜６２ａ上に渡って配置されるソース電極６５と、ｎ+ドレイン層５１の裏面に配置されるドレイン電極６６と、を備える（例えば、下記特許文献１参照。）。
【０００４】
次に、図２１に示すパワーＭＯＳＦＥＴの製造方法についてを説明する。まず、ｐチャネル層５３を形成した後に、このｐチャネル層５３表面からｎ-エピ層５２に貫通するトレンチ５７を形成する。このトレンチ５７は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成された酸化膜（以下、ＣＶＤ酸化膜とする）などをマスクとして、ドライエッチングにより形成される。そして、このトレンチ５７内にゲート酸化膜５９を形成し、ゲート電極６０ａになるポリシリコンを充填する。このゲート電極６０ａの表面は、基板主面であるｐチャネル層５３の表面より低い位置にある。
【０００５】
次に、ｎ+ソース層６１を形成するために、ゲート電極６０ａとトレンチ５７形成に用いたＣＶＤ酸化膜をマスクとして、トレンチ５７の側壁からｐチャネル層５３へ砒素（Ａｓ）イオンを斜めにイオン注入する。そのため、ｎ+ソース層６１を形成する拡散源はトレンチ５７の側壁に導入される。次に、ＣＶＤ酸化膜を除去する。次に、ｐ+コンタクト層６４を形成する領域が開口したレジストマスクを形成する。次に、このレジストマスク用いて、ｐチャネル層５３の表面に、ボロン（Ｂ）イオンまたはフッ化ボロン（ＢＦ2）イオンを注入する。
【０００６】
次に、熱処理によって、ｐチャネル層５３の表面に導入した不純物イオンを活性化し、ｎ+ソース層６１およびｐ+コンタクト層６４を形成する。ｎ+ソース層６１は、トレンチ５７の側壁から拡散長さの短い砒素の拡散によって形成される。このため、ｐチャネル層５３の表面に露出するｎ+ソース層６１の表面の幅（以下、横方向拡散幅とする）ｗは狭くなる。次に、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の層間絶縁膜６２ａを堆積する。そして、この層間絶縁膜６２ａを、基板主面であるｐチャネル層５３の表面までエッチングする。次に、アルミニウム（Ａｌ）などの金属で、ｎ+ソース層６１に接するソース電極６５を形成する。また、金（Ａｕ）などの金属で、ｎ+ドレイン層５１の裏面にドレイン電極６６を形成する。
【０００７】
上述した製造方法の特徴は、ゲート電極６０ａとトレンチ５７形成に用いたマスクを用いて、セルフアラインでｎ+ソース層６１を形成している点にある。その結果、次の（１）〜（３）に示す効果が得られる。（１）ｎ+ソース層６１の形成において、パターニング時のマスクずれやゲート電極６０ａのエッチバックの際のマージン等を考慮する必要がない。（２）ｎ+ソース層６１の横方向拡散幅を狭くすることができるため、セルの縮小化が可能である。（３）ゲート電極６０ａをマスクにしてｎ+ソース層６１を形成するため、ゲートとソース領域のオーバラップ分を少なくすることができ、ソース・ゲート間の寄生容量の低減が可能である。
【０００８】
また、パワーＭＯＳＦＥＴの別の製造方法として、トレンチ形成時のマスクより幅の狭いレジストマスクを用いて斜めにイオン注入を行うことによって、Ｌ字形状のソース領域を形成する方法が提案されている。トレンチ内部には、ゲート電極をマスクにしてイオンが注入される。このため、上述した（３）と同じ効果が得られる（例えば、下記特許文献２参照。）。
【０００９】
また、別の方法として、所定の厚さを有するゲート電極層およびキャップ絶縁層を確実に安定して得ることを目的に、ゲート電極上の凹部を、ＣＶＤ酸化膜とポリシリコン（酸化する）により埋める方法が提案されている（例えば、下記特許文献３参照。）。
【００１０】
また、別の方法として、ｎ+ソース層を層間絶縁膜（ＩＬＤ：Ｉｎｔｅｒ  Ｌａｙｅｒ  Ｄｉｅｌｅｃｔｒｉｃｓ）中の不純物を拡散して形成する方法が提案されている。この方法ではトレンチ溝の厚さ方向に一様にｎ+ソース層を形成することができる。また、トレンチ幅方向のｎ+ソース層の幅を低減できる。その結果、オン抵抗の低減や微細化をはかることが可能となる（例えば、下記特許文献４〜下記特許文献６参照。）。
【００１１】
また、別の方法として、トレンチ間隔が微細化されたｐチャネル層のコンタクトをゲートトレンチを横切るように新規にトレンチを形成して、ソース電極にｐチャネル層をコンタクトさせる方法が提案されている（例えば、下記特許文献７参照。）。
【００１２】
また、別の方法として、トレンチの側壁部にもｎ+ソース層のコンタクトを設ける方法が提案されている。この方法では、デバイス表面部でのｎ+ソース層のコンタクトはコンタクト抵抗に影響しないため、トレンチ幅方向におけるｎ+ソース層幅が狭くても良い。そのため、微細化が可能となる（例えば、下記特許文献８参照。）。
【００１３】
また、別の方法として、低Ｒｏｎ・Ａ（単位面積当たりのオン抵抗）化を目的としてソースおよびゲート領域を構成するユニットセルの幅を狭くするために、ゲート領域を２段トレンチにする方法が提案されている（例えば、下記特許文献９，１０参照。）。
【００１４】
また、別の方法として、トレンチ形成後にｐチャネル層を形成する方法が提案されている。この方法ではトレンチの側壁からｐチャネル層を形成するためのドーピングが行われる。これにより、トレンチゲート電極部に対するpチャネル層形成の制御性を高めている（例えば、下記特許文献１１参照。）。
【００１５】
また、ゲート・ドレイン間容量の低減を目的に、トレンチに充填されたゲート電極の下部の絶縁層が多層の絶縁層で構成されている半導体装置が、例えば下記特許文献１２に提案されている。
【００１６】
また、上述した特許文献１と同様のｎ+ソース層を形成する方法が、例えば、下記特許文献１３においても提案されている。そして、上述した特許文献２に提案されている半導体装置と同じような構造を備えた半導体装置が、上述した特許文献３〜特許文献１３においても提案されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平１１−９７６８５号公報
【特許文献２】特許第３２８１８４７号公報の段落番号００１７、段落番号００１８、図５および図６
【特許文献３】米国特許第２００８／０９３６６５号明細書
【特許文献４】米国特許第５０８６００７号明細書
【特許文献５】米国特許第５２９８７８０号明細書
【特許文献６】米国特許第６３５１００９号明細書
【特許文献７】米国特許第２００９／０１４７８８号明細書
【特許文献８】米国特許第６８１８９４６号明細書
【特許文献９】米国特許第７３４４９４３号明細書
【特許文献１０】国際公開第２００６／１２６９９８号パンフレット
【特許文献１１】米国特許第６３７６３１４号明細書
【特許文献１２】国際公開第２００２／０７８０９２号パンフレット
【特許文献１３】米国特許第６２７４４３７号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、上述した特許文献１に示す技術では、ｎ+ソース層６１を形成するための砒素のイオン注入を、トレンチ５７の形成に用いるマスクを用いて、トレンチ５７の側壁からｐチャネル層５３に対して行う。トレンチ５７の形成に用いるマスクは、トレンチ５７で挟まれたｐチャネル層５３の表面の全域を覆っている。このため、ｎ+ソース層６１の横方向拡散幅を十分に確保することは難しい。その結果、ｎ+ソース層６１とソース電極６５とのコンタクトを安定的にとることが困難である。
【００１９】
また、トレンチ５７内部のゲート電極６０ａ上にＣＶＤ酸化膜を充填してトレンチ５７を完全に埋める場合、次に示すような問題が生じる。図２２は、層間絶縁膜内部に発生したボイドについて示す断面図である。ＣＶＤ酸化膜の成長速度は、トレンチ５７内部と基板表面とで異なる。このため、図２２で示すように、ゲート電極６０ａ上の層間絶縁膜６２ａ内部に、ボイド６７が発生しやすくなる。このため、このボイド６７の発生を抑えることが課題になる。
【００２０】
また、上述した特許文献１に示す技術では、層間絶縁膜６２ａとなるＢＰＳＧなどをトレンチ５７内部に埋め込む方法が提案されている。しかしながら、ＢＰＳＧのリフロー性を良くするためには、８５０℃以上で３０分程度の熱処理が必要である。このため、この熱処理により、ｎ+ソース層６１などの拡散プロファイルが変化する場合が生じる。また、熱処理を追加して行うことは、ｎ+ソース層６１などの拡散層の横方向拡散幅の拡がりをともなう。このため、デバイスの微細化に際して好ましくない。
【００２１】
上述したような問題を解決する方法として、次に示すような方法が提案されている。例えば上述した特許文献２には、ｎ+ソース層を安定的にソース電極とコンタクトする方法として、トレンチを形成した後、隣り合うトレンチ間の間隔よりも狭いレジストマスクを用いてｎ+ソース層を形成する方法が提案されている。しかしながら、この方法では、レジストのパターニング工程時に、トレンチ上部に形成される段差によって、ハレーションの影響を受ける。その結果、レジストのパターン形状が乱れ、加工精度が悪化するという問題が発生する。このハレーションの影響はトレンチ間隔が狭くなるほど大きくなる。
【００２２】
また、上述した特許文献３には、ボイドの発生を抑える方法として、ノンドープポリシリコン層を、ゲートポリシリコン上に堆積したＮＳＧ（Ｎｏｎｅ  Ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜あるいはＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜を介して形成し、このノンドープポリシリコン層を酸化することで絶縁化を図る方法が提案されている。しかしながら、ノンドープポリシリコン層の酸化時の熱処理によって、上述したＢＰＳＧ適用時と同様に、ｎ+ソース層などの拡散層の拡散プロファイルが変化するという問題が発生する。
【００２３】
このように、図２１に示すパワーＭＯＳＦＥＴの製造にあたっては、次に示す２点の課題を解決することが必要となる。（１）基板表面で安定的に、ｎ+ソース層とソース電極とをコンタクトすることができること。（２）トレンチ内部のゲートポリシリコン上部に、ボイドが発生することなく、かつｎ+ソース層などの拡散層のプロファイルに悪影響を与えることなく、層間絶縁層を形成すること。そして、これらの課題およびその解決手段について、上述した特許文献１〜１３に示す技術には記載されていない。また、その解決手段を示唆する内容も示されていない。
【００２４】
この発明は、上述した従来技術による問題点を解消するため、基板表面で安定的にソース層とソース電極とのコンタクトをとることができるＭＯＳ駆動型半導体装置およびその製造方法を提供することを目的とする。また、ボイドの発生を抑制することができるＭＯＳ駆動型半導体装置およびその製造方法を提供することを目的とする。拡散層のプロファイルに悪影響を与えないＭＯＳ駆動型半導体装置およびその製造方法を提供することを目的とする。また、基板表面で安定的にソース層とソース電極とのコンタクトをとることができるＭＯＳ駆動型半導体装置の製造方法を提供することを目的とする。また、ボイドの発生を抑制することができるＭＯＳ駆動型半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかるＭＯＳ駆動型半導体装置は、以下の特徴を有する。第１導電型の第１半導体層の表面層に配置された第２導電型のチャネル層と、前記チャネル層を貫通し前記第１半導体層に達するトレンチと、前記トレンチの側壁に接し前記チャネル層の表面層に選択的に配置された第１導電型の第２半導体層と、前記チャネル層の表面に配置された前記チャネル層より高不純物濃度で前記第２半導体層より低不純物濃度の第２導電型の第３半導体層と、前記トレンチの内壁に配置されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに埋め込まれ、前記第２半導体層の側面にその表面高さが位置するゲート電極と、前記ゲート電極上と前記トレンチの側壁にわたって前記トレンチ上部に凹部が残るように配置されたＬＰ−ＴＥＯＳ膜またはＨＴＯ膜からなる酸化膜と、前記酸化膜上に前記凹部を埋めるように配置されたノンドープポリシリコン層と、前記第２半導体層および前記第３半導体層と接する主電極と、を備えることを特徴とする。
【００２６】
また、請求項２の発明にかかるＭＯＳ駆動型半導体装置の製造方法は、以下の特徴を有する。まず、第１導電型の第１半導体層の表面層に、第２導電型のチャネル層を選択的に形成する工程を行う。次に、前記チャネル層の表面に窒化膜を選択的に形成する工程を行う。次に、前記窒化膜上と前記チャネル層の露出面上に、トレンチを形成するための第１マスクを形成する工程を行う。次に、前記第１マスクを用いて、前記チャネル層を貫通し前記第１半導体層に達するトレンチを形成する工程を行う。次に、前記第１マスクを除去し、前記窒化膜を露出させる工程を行う。次に、前記トレンチの内壁にゲート絶縁膜を形成する工程を行う。次に、前記チャネル層の側面にその表面高さが位置するように、ゲート電極を前記トレンチ内に前記ゲート絶縁膜を介して埋める工程を行う。次に、前記ゲート電極と前記窒化膜を第２マスクとして、前記チャネル層の表面層にＬ字形状の第１導電型の第２半導体層を形成するための第１導電型不純物をイオン注入する工程を行う。次に、前記窒化膜を除去し、前記ゲート電極上から前記トレンチの側壁に渡って前記トレンチ上部に凹部が残るように、ＬＰ−ＴＥＯＳ膜またはＨＴＯ膜からなる酸化膜を形成する工程を行う。次に、前記ゲート電極上に前記酸化膜を介して前記凹部を埋めるようにノンドープポリシリコン層を形成する工程を行う。次に、前記チャネル層より高不純物濃度で前記第２半導体層より低不純物濃度の第２導電型の第３半導体層を形成するための第２導電型不純物を、前記チャネル層の表面にイオン注入する工程を行う。次に、イオン注入された前記第１導電型不純物および前記第２導電型不純物をアニールにより活性化する工程を行う。次に、前記第２半導体層および前記第３半導体層に接する主電極を形成する工程を行う。
【００２７】
また、請求項３の発明にかかるＭＯＳ駆動型半導体装置の製造方法は、請求項２に記載の発明において、前記酸化膜の厚さが０．１μｍ以上で０．３μｍ以下であることを特徴とする。
【００２８】
また、請求項４の発明にかかるＭＯＳ駆動型半導体装置の製造方法は、請求項２に記載の発明において、前記トレンチの間隔が０．２μｍ以上で０．８μｍ以下であることを特徴とする。
【００２９】
また、請求項５の発明にかかるＭＯＳ駆動型半導体装置の製造方法は、請求項２に記載の発明において、前記ノンドープポリシリコン層を酸化して絶縁化するための熱処理工程を施さないことを特徴とする。
【００３０】
また、請求項６の発明にかかるＭＯＳ駆動型半導体装置の製造方法は、以下の特徴を有する。まず、第１導電型の第１半導体層の表面層に、第２導電型のチャネル層を選択的に形成する工程を行う。次に、前記チャネル層の表面上にトレンチを形成するための第１マスクを形成する工程を行う。次に、前記第１マスクを用いて、前記チャネル層を貫通し前記第１半導体層に達する前記トレンチを形成する工程を行う。次に、前記トレンチの内壁にゲート絶縁膜を形成する工程を行う。次に、前記チャネル層の側面にその表面高さが位置するように、ゲート電極を前記トレンチ内に前記ゲート絶縁膜を介して埋める工程を行う。次に、少なくとも前記ゲート電極を第２マスクとして、前記トレンチ側壁に第１導電型の第２半導体層を形成するための第１導電型不純物をイオン注入する工程を行う。次に、前記ゲート電極上から前記トレンチの側壁に沿って前記トレンチ上部に凹部が残るように、ＬＰ−ＴＥＯＳ膜またはＨＴＯ膜からなる酸化膜を形成する工程を行う。次に、前記ゲート電極上に前記酸化膜を介してノンドープポリシリコン層を形成し、前記凹部を埋める工程を行う。次に、前記チャネル層より高不純物濃度で前記第２半導体層より低不純物濃度の第２導電型の第３半導体層を形成するための第２導電型不純物を、前記チャネル層の表面にイオン注入する工程を行う。次に、イオン注入された前記第１導電型不純物および前記第２導電型不純物をアニールにより活性化する工程を行う。次に、前記第２半導体層および前記第３半導体層に接する主電極を形成する工程を行う。このとき、前記ノンドープポリシリコン層を酸化して絶縁化するための熱処理工程を施さないことを特徴とする。
【００３１】
また、請求項７の発明にかかるＭＯＳ駆動型半導体装置の製造方法は、請求項６に記載の発明において、前記酸化膜の厚さが０．１μｍ以上で０．３μｍ以下であることを特徴とする。
【００３２】
また、請求項８の発明にかかるＭＯＳ駆動型半導体装置の製造方法は、以下の特徴を有する。まず、第１導電型の第１半導体層の表面層に、第２導電型のチャネル層を選択的に形成する工程を行う。次に、前記チャネル層の表面に窒化膜を選択的に形成する工程を行う。次に、前記窒化膜上と前記チャネル層の露出面上にトレンチを形成するための第１マスクを形成する工程を行う。次に、前記第１マスクを用いて、前記チャネル層を貫通し前記第１半導体層に達する前記トレンチを形成する工程を行う。次に、前記第１マスクを除去し、前記窒化膜を露出させる工程を行う。次に、前記トレンチの内壁にゲート絶縁膜を形成する工程を行う。次に、前記チャネル層の側面にその表面高さが位置するように、ゲート電極を前記トレンチ内に前記ゲート絶縁膜を介して埋める工程を行う。次に、前記ゲート電極と前記窒化膜を第２マスクとして、前記チャネル層の表面層にＬ字形状の第１導電型の第２半導体層を形成するための第１導電型不純物をイオン注入する工程を行う。次に、前記窒化膜を除去し、前記ゲート電極上に絶縁膜を形成する工程を行う。次に、前記チャネル層より高不純物濃度で前記第２半導体層より低不純物濃度の第２導電型の第３半導体層を形成するための第２導電型不純物を、前記チャネル層の表面にイオン注入する工程を行う。次に、イオン注入された前記第１導電型不純物および前記第２導電型不純物をアニールにより活性化する工程を行う。次に、前記第２半導体層および前記第３半導体層に接する主電極を形成する工程を行う。そして、前記ゲート電極上に前記絶縁膜を形成する工程では、次の工程を行う。まず、前記ゲート電極上から前記トレンチの側壁にわたって前記トレンチ上部に凹部が残るように、ＬＰ−ＴＥＯＳ膜またはＨＴＯ膜からなる酸化膜を形成する工程を行う。次に、前記ゲート電極上に前記酸化膜を介して前記凹部を埋めるようにノンドープポリシリコン層を形成する工程を行う。次に、前記ノンドープポリシリコン層を酸化して絶縁化するための熱処理工程を行う。
【００３４】
また、請求項９の発明にかかるＭＯＳ駆動型半導体装置の製造方法は、請求項８に記載の発明において、前記トレンチの間隔が０．２μｍ以上で０．８μｍ以下であることを特徴とする。
【００３５】
上述した発明によれば、第２半導体層を形成するための第２マスクを、トレンチを形成する前に窒化膜により形成する。このため、容易に第２マスクを形成することができる。また、トレンチを形成する前に第２マスクを形成することで、窒化膜のマスクパターン幅にムラが生じることを防止することができる。また、窒化膜を用いることでトレンチ形成後もマスク材として残すことができる。これにより、チャネル層の平坦な表面に確実に第２半導体層を形成することができる。したがって、第２半導体層と主電極とを基板表面で安定的にコンタクトさせることができる。特に、隣り合うトレンチの間隔が０．８μｍ以下となる微細セルを採用したＭＯＳ駆動型半導体装置に有効である。また、トレンチ内部に形成されるゲート電極表面とトレンチ側壁で囲まれた凹部を０．１μｍ以上の酸化膜で凹部が残るように被覆し、この凹部にノンドープポリシリコン層を充填する。トレンチ上部を酸化膜によって完全に埋めないため、酸化膜内にボイドが発生することを抑制することができる。また、ゲート−ソース間の耐圧は、０．１μｍ以上の厚さを有する酸化膜を形成することで確保することができる。このため、ノンドープポリシリコン層を絶縁化するための熱処理が不要となる。熱処理を行わないことで、第２半導体層などの拡散層の拡散プロファイルが変化するのを防止することができる。
【発明の効果】
【００３６】
本発明にかかる半導体装置の製造方法によれば、基板表面で安定的にソース層とソース電極とをコンタクトさせることができるという効果を奏する。また、ボイドの発生を抑制するることができるという効果を奏する。また、拡散層のプロファイルに悪影響を与えないという効果を奏する。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態１にかかるＭＯＳ駆動型半導体装置の要部を示す断面図である。
【図２】本発明の実施の形態２にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。
【図３】本発明の実施の形態２にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。
【図４】本発明の実施の形態２にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。
【図５】本発明の実施の形態２にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。
【図６】本発明の実施の形態２にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。
【図７】本発明の実施の形態２にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。
【図８】本発明の実施の形態２にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。
【図９】本発明の実施の形態２にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。
【図１０】本発明の実施の形態２にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。
【図１１】本発明の実施の形態２にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。
【図１２】本発明の実施の形態２にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。
【図１３】本発明の実施の形態２にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。
【図１４】本発明の実施の形態２にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。
【図１５】本発明の実施の形態２にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。
【図１６】本発明の実施の形態３にかかるＭＯＳ駆動型半導体装置の要部を示す断面図である。
【図１７】本発明の実施の形態３にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。
【図１８】本発明の実施の形態４にかかるＭＯＳ駆動型半導体装置の要部を示す断面図である。
【図１９】本発明の実施の形態４にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。
【図２０】本発明の実施の形態４にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。
【図２１】従来のパワーＭＯＳＦＥＴの要部を示す断面図である。
【図２２】層間絶縁膜内部に発生したボイドについて示す断面図である。
【図２３】シリコン（Ｓｉ）基板を表面方向から観察した電子顕微鏡写真である。
【図２４】シリコン（Ｓｉ）基板を表面方向から観察した電子顕微鏡写真である。
【発明を実施するための形態】
【００３８】
以下に添付図面を参照して、この発明にかかる半導体素子の製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。また、第１導電型をｎ型、第２導電型をｐ型として説明する。
【００３９】
また、本発明において、堆積する際に不純物源をドープして形成されるポリシリコン層をドープポリシリコン層とし、堆積する際に不純物源をドープしないで形成されるポリシリコン層をノンドープポリシリコン層としている。さらに、ノンドープポリシリコン層を堆積後に不純物源をドープしたものもノンドープポリシリコン層としている。
【００４０】
（実施の形態１）
図１は、本発明の実施の形態１にかかるＭＯＳ駆動型半導体装置の要部を示す断面図である。図１に示すように、本発明のパワーＭＯＳＦＥＴ１００は、ｎ+半導体基板１上に配置されるｎ-エピタキシャル層（以下、ｎ-エピ層とする）２と、ｎ-エピ層２上に配置されるｐチャネル層３と、ｐチャネル層３を貫通しｎ-エピ層２に達するトレンチ７と、ｐチャネル層３の側面と上面の表面層に選択的に配置されるｎ+ソース層１１と、ｐチャネル層３の表面層に配置されるｐ+コンタクト層１４と、を備えている。
【００４１】
ｎ+半導体基板１は、ｎ+ドレイン層である。ｎ-エピ層２は、ｎ-ドリフト層である。ｎ-エピ層２は、第１半導体層に相当する。ｐチャネル層３は、ｐベース層である。隣り合うトレンチ７の間隔（以下、トレンチ間隔とする）Ａは、０．２μｍ以上で０．８μｍ以下であるのが好ましい。その理由は、後述する。ｎ+ソース層１１は、ｐチャネル層３の上面から側面の表面層にかけて配置されたＬ字形状を有する。ｎ+ソース層１１は、第２半導体層に相当する。
【００４２】
ｐ+コンタクト層１４は、ｐチャネル層３より高い不純物濃度で、ｎ+ソース層１１より低い不純物濃度を有する。また、ｐ+コンタクト層１４は、ｐチャネル層３上面の表面層に選択的に配置されたｎ+ソース層１１の下の領域を覆う。ｎ+ソース層１１の下の領域とは、ｎ+ソース層１１のｎ+半導体基板１側の領域である。ｐ+コンタクト層１４は、第３半導体層に相当する。
【００４３】
また、パワーＭＯＳＦＥＴ１００は、さらに、トレンチ７の内壁に配置されるゲート絶縁膜（ゲート酸化膜）９と、このゲート絶縁膜９を介してトレンチ７に埋め込まれたゲート電極１０ａと、ＣＶＤ法によって形成され、ゲート電極１０ａ上とトレンチ７の側壁に凹形状に配置された酸化膜（ＣＶＤ酸化膜）１２と、ＣＶＤ酸化膜１２上に配置され、酸化されていないノンドープポリシリコン層１３と、ｎ+ソース層１１上、ｐ+コンタクト層１４上およびノンドープポリシリコン層１３上に渡って配置されるソース電極１５と、ｎ+ドレイン層であるｎ+半導体基板１の裏面に配置されるドレイン電極１６と、を備える。ソース電極１５は、主電極に相当する。
【００４４】
ゲート電極１０ａとＣＶＤ酸化膜１２との界面は、ｎ+ソース層１１とソース電極１５との界面よりもｎ+半導体基板１側に位置する。また、ゲート電極１０ａとＣＶＤ酸化膜１２との界面は、ｐチャネル層３の側面に配置されたｎ+ソース層１１の下の領域から表面までの間に位置する。つまり、ゲート電極１０ａの表面近傍では、ゲート電極１０ａと、ｐチャネル層３の側面に配置されたｎ+ソース層１１とが、ゲート絶縁膜９を介して隣り合う。
【００４５】
ＣＶＤ酸化膜１２は、トレンチ７上部において凹部１８を形成する。ＣＶＤ酸化膜１２は、ＬＰ−ＴＥＯＳ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＴｅｔｒａＥｔｈＯｘｙＳｉｌａｎｅ）膜またはＨＴＯ膜からなる。ＣＶＤ酸化膜の厚さは、０．１μｍ以上で０．３μｍ以下であるのが好ましい。その理由は、次に示すとおりである。ＣＶＤ酸化膜１２の膜厚を０．１μｍ以上とすることで、６０Ｖのゲートとソース間の耐圧を確保することができる。また、ＣＶＤ酸化膜１２を０．３μｍ以下とすることで、ＣＶＤ酸化膜１２内にボイドが発生するのを防止することができる。
【００４６】
ノンドープポリシリコン層１３は、トレンチ７内のＣＶＤ酸化膜１２上に形成された凹部１８内に配置され、凹部１８とｎ+ソース層１１の表面とで形成される段差を埋める。これにより、ＣＶＤ酸化膜１２によって形成される段差（凹部１８）によってソース電極１５に発生するボイドを抑制することができる。このボイドを抑制することにより、ソース電極１５へのワイヤボンディングの接着強度が低下するのを防止することができる。また、ボイドによるソース電極１５の抵抗の上昇を防止することができる。
【００４７】
（実施の形態２）
図２〜図１５は、本発明の実施の形態２にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。図２〜図１５にかけて、製造方法を工程順に示している。ここでは、第１導電形をｎ型としたｎチャネル型ＭＯＳＦＥＴを用いて、図１に示すＭＯＳ駆動型半導体装置の製造方法を説明する。
【００４８】
まず、ドレイン層となるｎ+半導体基板１上に、例えば比抵抗１．０Ｏｈｍ・ｃｍ以下のｎ-エピタキシャル層（ｎ-エピ層）２を形成する。ｎ+半導体基板１上にｎ+半導体基板１より高不純物濃度のｎ+バッファ層を形成したのち、ｎ-エピ層２を形成してもよい。次に、パワーＭＯＳＦＥＴの活性部において、ｎ-エピ層２の表面から不純物を導入して拡散し、ｐチャネル層３を形成する。このとき、ｐチャネル層３の拡散深さが１．４μｍ程度となるように、ｐチャネル層３を形成する。また、パワーＭＯＳＦＥＴの耐圧構造部であるガードリング部（不図示）にはｐチャネル層３を形成しない。ｎ-エピ層２の厚みと不純物濃度、およびｐチャネル層３の拡散プロファイルは、デバイスの耐圧とオン抵抗の仕様に応じて設定する。続いて、ｎ-エピ層２表面全面に数十ｎｍの厚さのバッファ酸化膜４を形成する（図２）。バッファ酸化膜４は、その後の工程でバッファ酸化膜４の表面に形成される窒化膜をパターニングするエッチングで、ｐチャネル層３などのシリコン面が荒れるのを防止する働きがある。
【００４９】
次に、ｐチャネル層３の表面に、バッファ酸化膜４を介して窒化膜５を堆積する。次に、例えば図示省略するフォトレジストをマスクとして、窒化膜５を選択的にエッチングしてパターニングする。これによって、ｐ+コンタクト層を形成する部分に窒化膜５を残す（図３）。次に、フォトレジスト６を塗布して、トレンチを形成する領域が開口するように、フォトレジスト６のパターニングを行う。次に、フォトレジスト６をマスクとして、トレンチ７をドライエッチングで形成する。トレンチ底部７ａはｐチャネル層３を貫通し、ｎ-エピ層２に達している（図４）。フォトレジスト６は、第１マスクに相当する。
【００５０】
トレンチ７の幅は、例えば１．０μｍ以下としてもよい。また、トレンチ間隔Ａは、例えば０．２μｍ以上で０．８μｍ以下であるのが好ましい。その理由は、トレンチ間隔が０．２μｍ未満になると、パターンニングされた窒化膜５とトレンチ７の開口部端との間隔（ｎ+ソース層の表面の幅）が十分大きく確保されず、ｎ+ソース層１１とソース電極１５のコンタクトが不十分になるからである。トレンチ間隔Ａを０．８μｍ以下とする理由は、後述する。図３において、パターニング後の窒化膜５のマスクパターン幅Ｂは、例えば０.１μｍ以上０.７μｍ以下であってもよい。ここで、トレンチ７を形成する前に、パターニングされた窒化膜５を形成する理由は、トレンチ７を形成した後に、パターニングされた窒化膜５を形成する場合、トレンチ７内にも窒化膜５が形成され、このトレンチ７内に残った窒化膜５を完全に除去することが困難となるからである。
【００５１】
次に、トレンチ７の形成に用いたフォトレジスト６を除去し、窒化膜５を露出する。次に、トレンチ底部７ａおよびトレンチ側壁７ｂを含むｎ-エピ層２表面全面に犠牲酸化膜８を形成する。これにより、トレンチ７の形成時に生じたダメージ層を除去する（図５）。その後で、この犠牲酸化膜８を除去する（図６）。このとき、犠牲酸化膜８とともに基板表面に露出するバッファ酸化膜４も除去され、バッファ酸化膜４は窒化膜５の下にのみ残る。次に、トレンチ底部７ａおよびトレンチ側壁７ｂを含むｎ-エピ層２表面全体に、ゲート絶縁膜９を形成する（図７）。次に、トレンチ７内部が完全に埋まるようにドープポリシリコン１０を堆積する（図８）。
【００５２】
このドープポリシリコン１０は、ｐチャネル層３が形成されたｎ-エピ層２表面全面に堆積される。そして、エッチバックによって余分なドープポリシリコン１０を除去して、残ったドープポリシリコン１０をゲート電極１０ａとする。この際、トレンチ７内部のゲート電極１０ａの表面がｐチャネル層３表面より例えば１μｍ程度深くなるまでエッチバックする（図９）。このゲート電極１０ａの表面は、後の工程においてｎ+ソース層１１を形成するときのマスクとして用いられる。このため、ゲート電極１０ａの表面がｐチャネル層３の拡散深さよりも浅い位置になるようにエッチバックを行う。
【００５３】
次に、このゲート電極１０ａおよび図３に示す工程で形成された窒化膜５をマスクにして、例えば砒素（Ａｓ）などの不純物イオンを斜めからイオン注入２０する。このマスクが、第２マスクに相当する。ここで、イオン注入２０は、加速電圧を８０ＫｅＶ程度とし、ドーズ量を３×１０15／ｃｍ2程度としてもよい。また、イオン注入２０の斜めインプラの入射角度は７°あるいは４０°であってもよい（図１０）。この入射角度は、シリコン面に対して垂直な方向を基準にした角度である。このイオン注入２０は必ずしも斜めにイオン注入する必要はなく、シリコン面に対して垂直な方向から行っても構わない。ゲート電極１０ａをマスクとしてｎ+ソース層１１を形成するので、ゲート電極１０ａの側面はｎ+ソース層１１の側面と確実に重ねることができる。これにより、電子の通り道であるチャネルを、ゲート電極１０ａにゲート絶縁膜９を介して隣り合うｐチャネル層３に形成することができる。また、窒化膜５の幅はトレンチ間隔Ａよりも狭いため、ｐチャネル層３の表面からもイオン注入２０が行われる。これにより、ｎ+ソース層１１は、Ｌ字形状に形成される。
【００５４】
次に、窒化膜５を除去する。次に、ＣＶＤ酸化膜１２を０．１μｍ以上０．３μｍ以下の厚さで堆積する（図１１）。このＣＶＤ酸化膜１２の堆積では、トレンチ７上部に凹部１８が残るように堆積する。例えば、ＣＶＤ酸化膜１２を堆積する前のトレンチ７の上端部からゲート電極１０ａの表面までの深さは１μｍ程度である。このため、０．１μｍ〜０．３μｍの厚さでＣＶＤ酸化膜１２を堆積しても、トレンチ７内のＣＶＤ酸化膜１２上には凹部１８が残る。また、ＣＶＤ酸化膜１２は、ＬＰ−ＴＥＯＳ膜またはＨＴＯ膜からなる熱ＣＶＤ法によって形成された酸化膜とするのがよい。その理由は、次に示すとおりである。プラズマ酸化膜であると、膜中に電荷が存在し、しきい値変動など信頼性へ悪影響を及ぼす。それに対して、ＬＰ−ＴＥＯＳ膜やＨＴＯ膜では、膜中の電荷がプラズマ酸化膜に比べて少ないため、しきい値変動など信頼性への影響が問題とならないからである。ＬＰ−ＴＥＯＳ膜やＨＴＯ膜の堆積する際の形成条件は、温度を７００℃以上で８５０℃より低い温度とし、形成時間を数十分としてもよい。このような条件でＣＶＤ酸化膜１２を堆積すれば、ｎ+ソース層１１の拡散プロファイルに影響を殆ど及ぼさない。また、ＬＰ−ＴＥＯＳ膜の形成は数Ｔｏｒｒの減圧下で行えばよい。
【００５５】
次に、不純物源をドープしないノンドープポリシリコン層１３を堆積し、凹部１８を埋める（図１２）。不純物源をドープして形成されるドープポリシリコン層でなくノンドープポリシリコン層を堆積する理由は、ドープポリシリコン層ではその堆積中に不純物ガスを導入するため、そのガスからの不純物が可動電荷となり、しきい値変動など、信頼性の悪化が起こりやすくなるためである。
【００５６】
次に、ノンドープポリシリコン層１３をエッチバックして、ｐチャネル層３表面に形成されたＣＶＤ酸化膜１２を露出させる（図１３）。つまり、ノンドープポリシリコン層１３は、凹部１８の内部にのみ残る。ノンドープポリシリコン層１３を酸化するための熱処理は行わない。次に、露出するＣＶＤ酸化膜１２をエッチバックする。そして、さらに、ノンドープポリシリコン層１３の表面をエッチングして、半導体基板表面を平坦化する（図１４）。
【００５７】
次に、ｐチャネル層３表面にｐ+コンタクト層１４を形成するために、例えばボロン（Ｂ）などの不純物イオンを、半導体基板表面にイオン注入する。ｐ+コンタクト層１４は、ｐチャネル層３より高い不純物濃度で、かつｎ+ソース層１１より低い不純物濃度で形成する。イオン注入の加速電圧を５０ｋｅＶ程度とし、ドーズ量を２×１０14／ｃｍ2程度としてもよい。または、フッ化ボロン（ＢＦ2）イオンを５０ｋｅＶ程度の加速電圧で１×１０15／ｃｍ2程度注入してもよい。このイオン注入により、ｎ+ソース層１１領域にもｐ+コンタクト層１４を形成するためのイオンが注入される。しかし、ｎ+ソース層１１の不純物総量は、注入されるｐ型不純物イオンの量に比べて大きいので、ｎ+ソース層１１の抵抗が上昇することはない。また、このイオン注入により、ノンドープポリシリコン層１３にもｐ+コンタクト層１４を形成するためのイオンが注入される。しかし、ｎ+ソース層１１などの半導体基板表面の領域とは異なり表面層の例えば深さ０．１５μｍ以下の浅い領域にイオンが注入されるのみである。
【００５８】
次に、イオン注入によって注入されたイオンを活性化する。イオンの活性化は、窒素ガス（Ｎ2）雰囲気下で、熱処理温度９００℃で数分程度のランプアニールにより行われる。このアニールでｎ+ソース層１１の砒素イオンも同時に活性化される。また、このアニールによりノンドープポリシリコン層１３の表面層にイオン注入されたイオンも活性化される（図１５）。このアニールにより、ノンドープポリシリコン層１３の表面層は不純物源がドープされることになる。しかし、ノンドープポリシリコン層１３の堆積後にその表面層にドープされた不純物は固定電荷となる。このため、ドープポリシリコンに比べて層間絶縁膜中に可動イオンが発生する確率はきわめて低くなる。また、ノンドープポリシリコン層１３の全体にｐ+コンタクト層１４を形成するためのイオン注入が行われたとしても、可動イオンが発生する恐れはきわめて低い。その結果、堆積時に不純物源をドープしないノンドープポリシリコン層１３は、堆積後に不純物源がドープされても、しきい値変動など信頼性への悪影響が小さい。また、この後の工程で、酸化系の雰囲気下においてのアニール工程を行わないため、ノンドープポリシリコン層１３は酸化されない。また、このランプアニール後の工程で、８５０℃以上でのアニールは行わない。
【００５９】
次に、ｐチャネル層３表面にソース電極１５を形成する。そして、ｎ+半導体基板１の裏面側に、バックラップ工程を経てドレイン電極１６を形成する(図１）。次に、図示省略するソースパッド領域とゲートパッド領域以外のｎ-エピ層２表面に図示省略する保護膜を堆積して、図１に示すパワーＭＯＳＦＥＴが完成する。
【００６０】
（実施の形態３）
図１６は、実施の形態３にかかるＭＯＳ駆動型半導体装置の要部を示す断面図である。また、図１７は、本発明の実施の形態３にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。実施の形態１において、ｎ+ソース層１１を、ｐチャネル層３の側面の表面層にのみ配置してもよい。また、実施の形態２において、第１マスクとして用いたフォトレジスト６に代えて、シリコン酸化膜２６をマスクとして用いて、トレンチ７を形成してもよい。
【００６１】
実施の形態３では、図１６に示すように、ｎ+ソース層２１は、ｐチャネル層３の側面の表面層に配置され、Ｉ字形状を有する。また、ｐ+コンタクト層１４は、ｐチャネル層３上面の表面層に選択的に配置され、ｎ+ソース層２１と接する。それ以外の構成は、実施の形態１と同様である（図１参照）。
【００６２】
次に、図１６に示すＭＯＳ駆動型半導体装置の製造方法について説明する。まず、実施の形態２と同様に、ｎ+半導体基板１上に、ｎ-エピ層２およびｐチャネル層３を形成する（図１，２参照）。次に、図１７に示すように、実施の形態２で形成したフォトレジスト６（図４参照）の代わりに、シリコン酸化膜２６を形成する。次に、シリコン酸化膜２６をマスクとしてトレンチ７を形成する。実施の形態３では、窒化膜５は形成しない。シリコン酸化膜２６は、第１マスクに相当する。次に、実施の形態２と同様に、犠牲酸化膜８によってトレンチ７の形成時に生じたダメージ層を除去した後、犠牲酸化膜８を除去する（図５，６参照）。この際に、シリコン酸化膜２６は除去しない。次に、実施の形態２と同様に、ゲート絶縁膜９を形成した後、トレンチ７内にドープポリシリコン１０を充填し、ドープポリシリコン１０をエッチバックしてゲート電極１０ａとする（図７〜図９に参照）。
【００６３】
次に、シリコン酸化膜２６とゲート電極１０ａをマスクとして砒素（Ａｓ）をイオン注入する。このイオン注入は、トレンチ側面にのみイオン注入する。このとき、少なくともゲート電極１０ａをマスクとして、イオン注入を行う。ゲート電極１０ａは、第２マスクに相当する。その後は、シリコン酸化膜２６をウエットエッチングにより除去し、実施の形態２と同様に凹部１８を残すようにＣＶＤ酸化膜１２を形成する（図１１参照）。
【００６４】
次に、実施の形態２と同様に、ノンドープポリシリコン層１３を凹部１８に埋め込む。そして、実施の形態２と同様に、ノンドープポリシリコン層１３およびＣＶＤ酸化膜１２を順次エッチバックする。その後、ノンドープポリシリコン層１３をエッチングして、半導体基板表面を平坦化する（図１２〜図１４参照）。
【００６５】
次に、実施の形態２と同様に、ＣＶＤ酸化膜１２およびノンドープポリシリコン層１３を含むｐチャネル層３全面にフッ化ボロン（ＢＦ2）をイオン注入し、アニールする。これにより、イオン注入されたヒ素およびボロンが活性化され、ｎ+ソース層２１およびｐ+コンタクト層１４が形成される（図１５参照）。次に、ｐチャネル層３表面側にソース電極１５、そしてｎ+半導体基板１の裏面側にバックラップ工程を経てドレイン電極１６を形成し、図１６に示すパワーＭＯＳＦＥＴが完成する。
【００６６】
それ以外の製造方法は、実施の形態２と同様である。上述した製造方法は、実施の形態２の一部を変更した製造方法であり、実施の形態２と同様の工程は実施の形態２と同様に行うことができる。
【００６７】
また、上述したのように、トレンチ側壁にのみにｎ+ソース層２１を形成するためのイオン注入をする場合においても、ゲート電極１０ａの上に凹部１８を形成し、凹部１８を埋めるようにノンドープポリシリコン層１３を形成する。かつ、このノンドープポリシリコン層１３を酸化しない。これにより、ｎ+ソース層２１などの拡散層のプロファイルが変化することがなくなる。また、ノンドープポリシリコン層１３でトレンチ７の凹部１８を埋設することで、ソース電極１５にボイドが発生することを防止することができる。
【００６８】
（実施の形態４）
また、図１８は、本発明の実施の形態４にかかるＭＯＳ駆動型半導体装置の要部を示す断面図である。また、図１９および図２０は、本発明の実施の形態４にかかるＭＯＳ駆動型半導体装置の要部の製造方法を示す断面図である。実施の形態１において、酸化されていないノンドープポリシリコン層１３に代えて、ノンドープポリシリコン層を酸化して形成した絶縁層２４としてもよい。また、実施の形態２において、ＣＶＤ酸化膜１２の上にノンドープポリシリコン層１３を形成する工程に代えて、ＣＶＤ酸化膜１２の上に充填物２３としてノンドープポリシリコン層を堆積させ、このノンドープポリシリコン層を酸化し絶縁層２４を形成してもよい。
【００６９】
実施の形態４では、図１８に示すように、凹部１８の内部は、絶縁層２４によって埋められている。それ以外の構成は、実施の形態１と同様である（図１参照）。
【００７０】
次に、このようなＭＯＳ駆動型半導体装置の製造方法について説明する。まず、実施の形態２と同様に、ｎ+半導体基板１上に、ｎ-エピ層２、ｐチャネル層３、トレンチ７、ゲート絶縁膜９、ゲート電極１０ａ、ｎ+ソース層１１、ＣＶＤ酸化膜１２、凹部１８およびノンドープポリシリコン層を形成する（図２〜図１２参照）。ここで、ノンドープポリシリコン層は、凹部１８を埋める充填物２３である。
【００７１】
次に、図１９に示すように、充填物２３およびＣＶＤ酸化膜１２を、実施の形態２と同様にエッチバックして、半導体基板表面を平坦化する。その後、図２０に示すように、充填物２３を酸化させて絶縁層２４とする。ここで、ＣＶＤ酸化膜１２をストッパーとしてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により充填物２３を研磨する。そして、充填物２３を酸化させることで、絶縁層２４を形成する。次に、絶縁層２４およびＣＶＤ酸化膜１２をエッチバックして、半導体基板表面を平坦化する。その後の工程を実施の形態２と同様に行い、図１８に示すパワーＭＯＳＦＥＴが完成する。
【００７２】
それ以外の製造方法は、実施の形態２と同様である。上述した製造方法は、実施の形態２の一部を変更した製造方法であり、実施の形態２と同様の工程は実施の形態２と同様に行うことができる。
【００７３】
実施の形態４では、窒化膜５をマスクとしてｎ+ソース層１１を形成することで、ｎ+ソース層１１をｐチャネル層３の平坦な表面に確実に形成することができる。その結果、ｎ+ソース層１１を安定的にソース電極１５にコンタクトさせることができる。また、トレンチ間隔Ａが０．８μｍ以下となる微細セルを採用したパワーＭＯＳＦＥＴに対しても、ｎ+ソース層１１とソース電極１５を確実にコンタクトできる。トレンチ間隔Ａは、０．２μｍ未満が現状では製造装置の限界であるため、０．２μｍ以上とすることが望ましい。
【００７４】
また、実施の形態４では、充填物２３としてノンドープポリシリコン層を形成し、これを酸化する工程が加わる。この工程により、ｎ+ソース層１１のプロファイルに変化が生じるため、あらかじめその影響を考慮した設計とするのがよい。ｎ+ソース層１１のプロファイルへの影響をなくすためには、設計を行う前に、例えばｎ+ソース層１１の横方向拡散幅とトレンチ間隔Ａの関係を把握しておくのがよい。
【００７５】
このように、実施の形態４では、実施の形態１に比べてノンドープポリシリコン層を酸化する工程が増える。また、ノンドープポリシリコン層を酸化するためにプロファイルの影響を考慮した設計が必要になる。しかし、上述したように、実施の形態１と同様に、ｎ+ソース層１１をｐチャネル層３の平坦な表面に確実に形成することができる。その結果、ｎ+ソース層１１を安定的にソース電極１５にコンタクトさせることができる。
【００７６】
（実施例）
次に、ｎ+ソース層の形成に用いるマスクとして形成した窒化膜の状態を観察した。図２３および図２４は、シリコン（Ｓｉ）基板を表面方向から観察した電子顕微鏡写真である。シリコン基板の観察には、走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いている。図２３に示すシリコン基板７０では、ｎ+ソース層の形成に用いるマスクとして窒化膜７１を形成した後に、上述した実施の形態に従いトレンチ７２を形成した（以下、実施例とする）。トレンチ間隔Ａを０．８μｍとした。マスクパターン幅を、０．５μｍとした。また、比較として、図２４に示すシリコン基板８０では、ｎ+ソース層の形成に用いるマスクとしてフォトレジスト８１を形成した後に、実施例と同様にトレンチ８２を形成した（以下、比較例とする）。比較例では、フォトレジストを有機材料の単層とした。また、例えばシリコン面からの反射光を防止する反射防止膜は形成していない。それ以外の条件は、実施例と同様である。
【００７７】
図２４に示す結果より、フォトレジスト８１を用いた比較例の場合、トレンチ８２と並行するフォトレジスト８１の側壁パターンが直線になっていない。フォトマスク上にはマスクパターン幅が一定となるパターンに描かれているが、ハレーションの影響によりパターニング後は、マスクパターン幅にムラが生じている。トレンチ間隔Ａが狭くなるほどハレーションの影響が大きくなり、パターニングの加工バラツキが顕著となる。
【００７８】
それに対して、図２３に示す結果より、窒化膜７１をマスクにした実施例の場合、加工後のマスクパターン幅にムラがなく、上述したようなフォトレジストを用いた場合の問題を解決することができている。このように、トレンチ間隔Ａを０．８μｍとした場合において、トレンチ形成後に、窒化膜７１のマスクパターン幅にムラが生じることを防止することができることがわかった。トレンチ間隔Ａを０．８μｍ以下とした場合でも、同様に、窒化膜７１をパターニングすることができる。
【００７９】
以上、説明したように、実施の形態１〜実施の形態４によれば、次の（１）〜（３）に示す効果を有する。（１）トレンチ７を形成する前にｎ+ソース層１１の形成に用いるマスク（として、ｎ+ソース層１１を形成する領域が開口した窒化膜５を形成する。このマスクの幅を隣り合うトレンチ７の間隔（トレンチ間隔）Ａよりも狭い幅にする。そして、この窒化膜５とトレンチ７内に形成したゲート電極１０ａをマスクとしてｎ+ソース層１１を形成することで、ｎ+ソース層１１をｐチャネル層３の平坦な表面に確実に形成することができる。その結果、ｎ+ソース層１１を安定的にソース電極１５にコンタクトさせることができる。また、トレンチ間隔Ａが０．８μｍ以下となる微細セルを採用したパワーＭＯＳＦＥＴに対しても、ｎ+ソース層１１とソース電極１５を確実にコンタクトできる。トレンチ間隔Ａは、０．２μｍ以上とすることが望ましい。
【００８０】
（２）ＣＶＤ酸化膜１２の膜厚を０．１μｍ以上で０．３μｍ以下とする。ノンドープポリシリコン層１３直下のＣＶＤ酸化膜１２の厚さを０．１μｍ以上にすることで、ゲートとソースとの間の絶縁破壊電圧を６０Ｖにしているため、耐圧を確保するためにノンドープポリシリコン層１３を酸化する必要がない。ＣＶＤ酸化膜１２の絶縁破壊電圧は少なくとも６ＭＶ／ｃｍあるので、０．１μｍ以上の膜厚であれば６０Ｖの破壊電圧となる。また、デバイスのゲート・ソース間の定格電圧は最大でも２０Ｖである。このため、６０Ｖの絶縁耐圧を確保することができれば、サージ電圧でゲート−ソース間がショートすることはない。また、ＣＶＤ酸化膜１２の厚さを０．３μｍ以下とすることでＣＶＤ酸化膜１２内のボイドの発生を抑制することができる。
【００８１】
（３）ノンドープポリシリコン層１３を酸化しないことで、ｎ+ソース層１１などの拡散層のプロファイルの変化がなくなる。また、ノンドープポリシリコン層１３でトレンチ７の凹部１８を埋設することで、ソース電極１５にボイドが発生することを防止することができる。
【００８２】
以上において本発明では、パワーＭＯＳＦＥＴを例に説明しているが、各実施の形態において、ｎ+半導体基板をｐ+半導体基板に置き換え、ｎ+ソース層１１をｎ+エミッタ層とするＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのＭＯＳ駆動型半導体装置にも本発明は適用することができる。また、第１導電型をｐ型、第２導電型をｎ型として、導電形を逆転したｐチャネル型半導体装置としてもよい。また、ＣＶＤ法によって形成された酸化膜（ＣＶＤ酸化膜）によって凹部を形成しているが、ＣＶＤ酸化膜に限らず、不純物を含まないように形成された酸化膜であればよい。
【産業上の利用可能性】
【００８３】
以上のように、本発明にかかるＭＯＳ駆動型半導体装置およびＭＯＳ駆動型半導体装置の製造方法は、トレンチ構造を有する半導体装置に適している。
【符号の説明】
【００８４】
１  ｎ+半導体基板
２  ｎ-エピ層（ｎ-エピタキシャル層）
３  ｐチャネル層
４  バッファ酸化膜
５  窒化膜
６  フォトレジスト
７  トレンチ
７ａ  トレンチ底部
７ｂ  トレンチ側壁
８  犠牲酸化膜
９  ゲート絶縁膜
１０  ドープポリシリコン
１０ａ  ゲート電極
１１  ｎ+ソース層
１２  ＣＶＤ酸化膜
１３  ノンドープポリシリコン層
１４  ｐ+コンタクト層
１５  ソース電極
１６  ドレイン電極
１８  凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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