(57)【特許請求の範囲】
【請求項１】
光信号を電気信号に変換する光電変換手段と、
前記光電変換手段の出力を入力するＴＩＡ回路と、
ＴＩＡ回路の出力信号を増幅し、データ信号期間／無信号期間を問わず信号を出力し続けるＬＡ回路と、
前記ＬＡ回路の出力信号からクロックを抽出しデータを再生するＣＤＲ回路と、
前記光電変換手段の出力信号、もしくは前記ＴＩＡ回路の出力信号の無信号期間を検出する無信号検出回路と、
乱数信号を出力する乱数発生回路と、
前記ＬＡ回路の出力と前記ＣＤＲ回路の入力との間に設けられ、前記ＬＡ回路の出力と前記乱数発生回路の出力とを切り替えて前記ＣＤＲ回路に入力する切替回路とを備え、
前記ＣＤＲ回路は、
前記ＬＡ回路の出力信号とタイミングの合った再生クロックを出力する第１の電圧制御発振器と、
前記第１の電圧制御発振器と同一の周波数で発振する第２の電圧制御発振器と、
前記第２の電圧制御発振器の出力と参照クロックとを周波数比較して、前記第１、第２の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を出力する周波数比較器と、
前記ＬＡ回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを有し、
前記乱数発生回路が出力する乱数信号のビットレート周波数は、所望のデータレート周波数よりも低く、
前記切替回路は、前記無信号検出回路が無信号期間を検出していないときは前記ＬＡ回路の出力を前記ＣＤＲ回路に入力し、前記無信号検出回路が検出した無信号期間においては前記乱数発生回路から出力される乱数信号を前記ＣＤＲ回路に入力し、前記ＣＤＲ回路に前記乱数信号を識別再生させて前記ＣＤＲ回路の後段の回路に出力させることを特徴とする光受信装置。
【請求項２】
請求項１に記載の光受信装置において、
前記ＣＤＲ回路は、
さらに、前記ＬＡ回路の出力信号が遷移したときにパルスを出力するゲーティング回路を備え、
前記第１の電圧制御発振器は、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記ＬＡ回路の出力信号とタイミングの合った再生クロックを出力することを特徴とする光受信装置。
【請求項３】
請求項１または２に記載の光受信装置において、
前記ＣＤＲ回路は、
さらに、前記第１の電圧制御発振器の出力と前記識別回路のクロック入力との間に設けられ、前記第１の電圧制御発振器の出力のタイミングに合うようにクロックの位相を調整することにより、前記ＬＡ回路の出力信号とタイミングの合ったクロックを出力する第３の電圧制御発振器を備え、
前記第１の電圧制御発振器の出力の代わりに、前記第３の電圧制御発振器の出力クロックを前記再生クロックとして前記識別回路に入力し、
前記周波数制御信号を前記第３の電圧制御発振器にも入力することを特徴とする光受信装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の光受信装置において、
前記ＣＤＲ回路は、さらに前記第１の電圧制御発振器の出力と前記第３の電圧制御発振器の入力との間に信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とする光受信装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の光受信装置において、
前記ＣＤＲ回路は、さらに、前記第２の電圧制御発振器の出力を１／ｎ（ｎは２以上の整数）に分周する分周器を備え、
前記周波数比較器は、所望のデータレート周波数の１／ｎの周波数の前記参照クロックと前記分周器の出力とを比較することを特徴とする光受信装置。
【請求項６】
請求項１記載の光受信装置において、
前記乱数発生回路は、発振回路であることを特徴とする光受信装置。
【請求項７】
請求項１に記載の光受信装置において、
前記第１の電圧制御発振器と前記第２の電圧制御発振器とが同一の構成であることを特徴とする光受信装置。
【請求項８】
請求項３に記載の光受信装置において、
前記第１の電圧制御発振器と前記第２の電圧制御発振器と前記第３の電圧制御発振器のうちいずれか２つ、または全てが同一の構成であることを特徴とする光受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光信号を電流信号に変換してさらに電圧信号に変換するＰＤ−ＴＩＡ回路と、ＰＤ−ＴＩＡ回路の出力信号を増幅するＬＡ回路と、ＬＡ回路の出力信号からデータを再生するＣＤＲ回路とを備えた光受信装置に関するものである。
【背景技術】
【０００２】
ＦＴＴＨ（Fiber To The Home）を実現する手段として開発が進められているＰＯＮ（Passive Optical Network）方式の局舎側装置（Optical Line Terminal、以下、ＯＬＴとする）の受信装置の構成の一例を図１１に示す。ＯＬＴは、図示しない複数の加入者側装置（Optical Network Unit、以下、ＯＮＵとする）を収容している。ＯＮＵからＯＬＴへの上り信号は、ＯＮＵ毎に強度や位相が異なるバースト信号として時分割多重化される（例えば非特許文献１参照）。
【０００３】
図１１に示すように、ＯＬＴの受信装置は、光受信装置１と、バーストＣＤＲ（Clock Data Recovery）回路２と、デマルチプレクサ３と、制御ＬＳＩ４とから構成される。光受信装置１は、ＰＤ（Photodiode）−ＴＩＡ（Transimpedance Amplifier）回路５と、ＬＡ（Limiting Amplifier）回路６とを有する。ＰＤ−ＴＩＡ回路５は、光信号を電流信号に変換し、さらに電流信号を電圧信号に変換する。ＬＡ回路６は、電圧信号を後段のバーストＣＤＲ回路２で識別再生可能なレベルに振幅制限して増幅する。バーストＣＤＲ回路２の種類によっては、バースト信号間の無信号時のノイズによって動作が不安定になることがあるため、ＬＡ回路６はスケルチ機能と呼ばれる無信号時のノイズを遮断する機能を持つことがある。制御ＬＳＩ４は、低速受信回路７を有する。
【０００４】
図１１に示したＯＬＴの受信装置では、バースト信号ごとに、まず光受信装置１で利得制御および閾値検出を行い、バーストＣＤＲ回路２でクロックの抽出と信号のリタイミングを行う。デマルチプレクサ３は、バーストＣＤＲ回路２から出力された多重化信号をＮ本の出力に分配する。そして、ＭＡＣ（Media Access Control）機能を有する制御ＬＳＩ４において必要な処理を施すことで信号の受信処理を完了する。ＯＮＵからＯＬＴへの上りの伝送効率を向上させるためには、所要オーバーヘッド（プリアンブル期間）を短縮する必要があり、バースト信号に対して高速応答特性を有する光受信装置１やバーストＣＤＲ回路２が必要となる。この種のＣＤＲ回路２は、例えば非特許文献２に開示されている。
【０００５】
近年のＣＭＯＳ技術の進展に伴い、制御ＬＳＩにも論理回路のみならず高速Ｉ／Ｏ（ＣＤＲ回路他）等の集積が可能になってきた。しかしながら、バースト信号対応の特殊仕様のＣＤＲ回路をＬＳＩに搭載することは技術、コストの両面で得策ではない。制御ＬＳＩにおいてバースト信号を処理できるようにするためには、従来、図１１に示したようにＣＤＲ回路２で抽出したクロックの位相変化を許容できるようにするためにデータ信号をデマルチプレクサ３で低速にパラレル展開することが必要であった。このような構成では、デマルチプレクサ３と制御ＬＳＩ４の双方にパラレル数分のバッファが必要になるため、消費電力が増加し、またパラレル数分の配線の等長化のために装置のサイズが増大してしまうという問題点があった。
【０００６】
一方、連続信号対応の汎用的なＣＤＲ回路を備えた制御ＬＳＩにシリアルデータ信号を直接入力するためには、連続信号対応のＣＤＲ回路が周波数同期外れ等で動作不安定にならないようにする必要がある。この種の技術として、特許文献１に開示されている構成を図１２に示す。図１２に示す従来構成の装置は、フリップフロップ回路（以下、Ｆ／Ｆとする）１１と、ＰＬＬ型のクロック再生回路１２とから構成される。クロック再生回路１２は、位相比較器１３と、ローパスフィルタ（Low Pass Filter、以下、ＬＰＦとする）１４と、電圧制御発振器（Voltage Controlled Oscillator、以下、ＶＣＯとする）１５と、セレクタ１６とから構成される。
【０００７】
図１３（Ａ）〜図１３（Ｃ）は従来構成の装置の動作を説明するタイミングチャートである。位相比較器１３は、入力データ１７と再生クロック１８の位相比較を行い、入力データ１７と再生クロック１８の位相差を表す位相差信号を出力する。ＬＰＦ１４は、位相差信号を積分して制御信号に変換する。ＶＣＯ１５は、制御信号の電圧に応じた周波数の再生クロック１９を出力する。セレクタ１６は、入力データ１７が入力される通常時には再生クロック１９を選択し、再生クロック１８として出力する。こうして、入力データレート周波数と同一周波数の再生クロック１８を生成することができる。
【０００８】
再生クロック１８は、Ｆ／Ｆ１１のクロック端子に入力され、Ｆ／Ｆ１１のデータ入力端子に入力される入力データ１７のリタイミングに使用される。これにより、Ｆ／Ｆ１１から再生データ２０が出力される。
【０００９】
一方、入力データ１７が欠落して無信号となった場合、セレクタ１６は、切替信号２１に従ってＩＤＬＥ信号２２を選択して出力する。こうして、間欠的に入力データ１７が欠落した場合でも常時ＰＬＬの動作が安定するよう、ＶＣＯ１５から出力される再生クロック１９とほぼ同一周波数のＩＤＬＥ信号２２を欠落期間（無信号期間）において多重化して位相比較器１３に入力することにより、図１３（Ｃ）に示すようにクロック再生回路１２の動作が安定化される。
【００１０】
入力データの無信号期間を検出する回路として、図１４に示すようなものが知られている。この無信号検出回路は、平均値検出器１００と、基準電圧発生器１０１と、比較器１０２とから構成される。平均値検出器１００は、入力データを平滑化し、ノイズの影響を除去する。基準電圧発生器１０１は、所定の基準電圧を発生する。比較器１０２は、平均値検出器１００から出力された入力データの平均値と基準電圧発生器１０１から出力された基準電圧とを比較し、平均値が基準電圧を下回るときにＬＯＳ（Loss of Signal）信号（図１２の切替信号２１）を入力データが無信号期間に入ったことを示す「１」にする。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平３−１６６８３６号公報
【非特許文献】
【００１２】
【非特許文献１】“10Gb/s Ethernet Passive Optical Network”，IEEE 802.3av
【非特許文献２】J.Terada，et al.，“Jitter-reduction and pulse-width-distortion compensation circuits for a 10Gb/s burst-mode CDR circuit”，in 2009 IEEE International Solid-State Circuits Conference Digest，pp.104-106，Feb.2009
【発明の概要】
【発明が解決しようとする課題】
【００１３】
図１４に示すような一般的な無信号検出回路では、入力データの信号断からＬＯＳ信号を出力するまでのＬＯＳ応答時間、および入力データを検出してからＬＯＳ信号を停止するまでのＳＤ（Signal Detect）応答時間は、平均値検出器１００の時定数、比較器１０２の応答時間、および比較器１０２内のサンプルホールド回路の時定数等によって決定される。
【００１４】
サンプルホールド回路は、容量に電荷が蓄えられ、電圧が保持されることを応用した回路である。ＳＤ応答時間は、このサンプルホールド回路の容量を小さくすることで短縮することができるが、容量の充電電流を増すことでも短縮することができる。一方、ＬＯＳ応答時間は、充電電流によらず、容量の放電のためのＲＣ時定数のみで決まるため、ＳＤ応答時間ほどの短縮が難しい。また、ＲＣ時定数を小さくし過ぎると、入力データの同符号連続時にもＬＯＳ信号を出力してしまうといった誤検出の可能性があり、高速な動作が難しい。
【００１５】
図１２に示した従来構成の装置では、光信号断から切替信号２１（ＬＯＳ信号）が出力されるまでの期間中は、ＩＤＬＥ信号２２が多重化されないので、光送信機が故障した時だけでなく、無信号期間が含まれるバースト信号を受信する場合においても、クロック再生回路１２の動作が不安定になってしまうという問題点があった。
【００１６】
無信号検出回路は、入力信号を一定の振幅に増幅するＬＡ回路よりも前に接続されなくてはならない。低コストかつ汎用的なＬＡ回路には、応答時間１００μｓオーダの低速の無信号検出回路を具備したものも存在するが、高速応答が必要なＯＬＴの受信装置に適用することはできない。また、仮に応答時間がμｓオーダ以下の高速の無信号検出回路を備えた光受信装置が存在したとしても、そのような装置はコスト増になることに加えて、光受信装置からＬＯＳ信号を引き出すための配線が余分に必要になり、互換性が低下し、タイミング調整も含めてボード設計が難しくなるといった問題点があった。
【００１７】
さらに、図１２に示した従来の装置構成をＰＯＮシステムに適用すると、クロック再生回路自体の位相同期時間も長くなるケースが生じてしまう。この位相同期時間の伸長は、ＰＯＮシステムの上り信号に使用されるバースト信号間の位相関係がランダムであることに起因する。ＩＤＬＥ信号２２と直後のバースト信号の位相関係が逆位相となる最悪のケースでは、入力データ１７が無信号からバースト信号に切り替わる時点においてＩＤＬＥ信号２２とバースト信号の位相関係が急激に反転するため、ＰＬＬの位相同期に要する引き込み時間が長くかかってしまう。したがって、このときの再生クロック１８で識別再生された再生データ２０には、先頭からＰＬＬの引き込み時間分の期間、ビット誤りが生じる。加えて従来構成の装置をデュアルレートのＰＯＮシステムに対応させるためには、無信号期間だけでなく、所望のビットレート以外の信号が来ている期間もＩＤＬＥ信号の多重化を行わなくてはならず、制御ＬＳＩからのＲＡＴＥ信号（速度判別信号）が必須となる。従って、制御線の引き回し、タイミング調整等による、装置・ボード設計の複雑化や、相互接続性の低下などの問題が生じる。
【００１８】
つまり、図１２に示した従来の装置構成をＰＯＮシステムに適用した場合、連続信号対応のＣＤＲ回路の応答時間が非常に長くなることを回避できないため、上りの伝送効率が低下してしまうという問題点があった。
【００１９】
本発明の目的は、上記従来の問題点を解決し、連続信号対応の汎用的なＣＤＲ回路を備えた制御ＬＳＩに、応答特性を損なうことなくシリアルデータ信号を直接入力することが可能で、かつ高速応答の無信号検出回路や制御ＬＳＩからの制御信号が不要な光受信装置を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の光受信装置は、光信号を電気信号に変換する光電変換手段と、前記光電変換手段の出力を入力するＴＩＡ回路と、ＴＩＡ回路の出力信号を増幅し、データ信号期間／無信号期間を問わず信号を出力し続けるＬＡ回路と、前記ＬＡ回路の出力信号からクロックを抽出しデータを再生するＣＤＲ回路と、前記光電変換手段の出力信号、もしくは前記ＴＩＡ回路の出力信号の無信号期間を検出する無信号検出回路と、乱数信号を出力する乱数発生回路と、前記ＬＡ回路の出力と前記ＣＤＲ回路の入力との間に設けられ、前記ＬＡ回路の出力と前記乱数発生回路の出力とを切り替えて前記ＣＤＲ回路に入力する切替回路とを備え、前記ＣＤＲ回路は、前記ＬＡ回路の出力信号とタイミングの合った再生クロックを出力する第１の電圧制御発振器と、前記第１の電圧制御発振器と同一の周波数で発振する第２の電圧制御発振器と、前記第２の電圧制御発振器の出力と参照クロックとを周波数比較して、前記第１、第２の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を出力する周波数比較器と、前記ＬＡ回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを有し、前記乱数発生回路が出力する乱数信号のビットレート周波数は、所望のデータレート周波数よりも低く、前記切替回路は、前記無信号検出回路が無信号期間を検出していないときは前記ＬＡ回路の出力を前記ＣＤＲ回路に入力し、前記無信号検出回路が検出した無信号期間においては前記乱数発生回路から出力される乱数信号を前記ＣＤＲ回路に入力し、前記ＣＤＲ回路に前記乱数信号を識別再生させて前記ＣＤＲ回路の後段の回路に出力させることを特徴とするものである。
【００２１】
また、本発明の光受信装置の１構成例において、前記ＣＤＲ回路は、さらに、前記ＬＡ回路の出力信号が遷移したときにパルスを出力するゲーティング回路を備え、前記第１の電圧制御発振器は、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記ＬＡ回路の出力信号とタイミングの合った再生クロックを出力することを特徴とするものである。
また、本発明の光受信装置の１構成例において、前記ＣＤＲ回路は、さらに、前記第１の電圧制御発振器の出力と前記識別回路のクロック入力との間に設けられ、前記第１の電圧制御発振器の出力のタイミングに合うようにクロックの位相を調整することにより、前記ＬＡ回路の出力信号とタイミングの合ったクロックを出力する第３の電圧制御発振器を備え、前記第１の電圧制御発振器の出力の代わりに、前記第３の電圧制御発振器の出力クロックを前記再生クロックとして前記識別回路に入力し、前記周波数制御信号を前記第３の電圧制御発振器にも入力することを特徴とするものである。
また、本発明の光受信装置の１構成例において、前記ＣＤＲ回路は、さらに前記第１の電圧制御発振器の出力と前記第３の電圧制御発振器の入力との間に信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とするものである。
【００２２】
また、本発明の光受信装置の１構成例において、前記ＣＤＲ回路は、さらに、前記第２の電圧制御発振器の出力を１／ｎ（ｎは２以上の整数）に分周する分周器を備え、前記周波数比較器は、所望のデータレート周波数の１／ｎの周波数の前記参照クロックと前記分周器の出力とを比較することを特徴とするものである。
また、本発明の光受信装置の１構成例において、前記乱数発生回路は発振回路である。
また、本発明の光受信装置の１構成例は、前記第１の電圧制御発振器と前記第２の電圧制御発振器とが同一の構成であることを特徴とするものである。
また、本発明の光受信装置の１構成例は、前記第１の電圧制御発振器と前記第２の電圧制御発振器と前記第３の電圧制御発振器のうちいずれか２つ、または全てが同一の構成であることを特徴とするものである。
【発明の効果】
【００２３】
本発明によれば、データ信号期間と無信号期間とを区別せずに出力し続けるＬＡ回路と、電圧制御発振器を２個備えたダブルループ型のＣＤＲ回路とを設けることにより、周波数がほぼ均一な連続信号化された再生データを生成することができる。したがって、本発明では、後段の連続信号対応の汎用的なＣＤＲ回路の応答速度を著しく低下させる懸念がなくなるため、連続信号対応の汎用的なＣＤＲ回路を備えた制御ＬＳＩにシリアルデータ信号を直接入力することが可能となり、ＰＯＮシステム用装置の小型化、低コスト化、低消費電力化ならびにＰＯＮシステムの伝送効率の向上を図ることができる。また、本発明では、光受信装置をデュアルレート対応の局舎側装置に適用する場合、制御ＬＳＩからの速度判別信号を利用して所望のデータレートの信号と所望のデータレート以外の信号とを振り分ける必要がない。したがって、本発明では、デュアルレートＰＯＮシステムに対応した光受信装置の小型化、設計の容易化および相互接続性の向上を図ることができる。また、本発明では、高速応答の無信号検出回路を設ける必要がなくなる。
【００２４】
また、本発明では、第１の電圧制御発振器の出力と識別回路のクロック入力との間に第３の電圧制御発振器を設けることにより、再生クロックのジッタを低減することができ、周波数がほぼ均一でかつ低ジッタの連続信号化された再生データを生成することができる。これにより、光受信装置と制御ＬＳＩ間の距離を延伸することができ、装置のレイアウト自由度を向上できる。
【００２５】
また、本発明では、第１の電圧制御発振器の出力と第３の電圧制御発振器の入力との間に信号を減衰させるバッファ増幅器または減衰器を設けることにより、周波数がほぼ均一で、かつ無信号期間とバースト信号間の位相、およびバースト信号間の位相が滑らかに変化する連続信号化された再生データを生成することができ、後段の連続信号対応の汎用的なＣＤＲ回路の位相同期にかかる時間を短縮することができる。
【００２６】
また、本発明では、ＴＩＡ回路の出力信号の無信号期間を検出する無信号検出回路と、乱数信号を出力する乱数発生回路と、ＬＡ回路の出力とＣＤＲ回路の入力との間に設けられ、ＬＡ回路の出力と乱数発生回路の出力とを切り替えてＣＤＲ回路に入力する切替回路とを設けることにより、無信号期間が長時間続く場合に後段の連続信号対応の汎用的なＣＤＲ回路の応答時間が低下するという問題を回避することができる。また、本発明では、低速応答の無信号検出回路でよいので、高速応答の無信号検出回路を設ける場合に比べてコストを低減することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施の形態に係る光受信装置の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係るバーストＣＤＲ回路の構成の一例を示すブロック図である。
【図３】本発明の第１の実施の形態に係るバーストＣＤＲ回路におけるゲーティング回路の構成の一例を示す回路図である。
【図４】本発明の第１の実施の形態に係るバーストＣＤＲ回路におけるＧ−ＶＣＯとサブＶＣＯの構成の一例を示す回路図である。
【図５】本発明の第１の実施の形態に係る光受信装置の動作を示すタイミングチャートである。
【図６】本発明の第２の実施の形態に係るバーストＣＤＲ回路の構成の一例を示すブロック図である。
【図７】本発明の第２の実施の形態に係るバーストＣＤＲ回路におけるＶＣＯの構成の一例を示す回路図である。
【図８】本発明の第２の実施の形態に係る光受信装置の動作を示すタイミングチャートである。
【図９】本発明の第３の実施の形態に係る光受信装置の構成を示すブロック図である。
【図１０】本発明の第３の実施の形態に係る光受信装置の動作を示すタイミングチャートである。
【図１１】従来の局舎側装置の受信装置の構成の一例を示すブロック図である。
【図１２】従来の装置の構成を示すブロック図である。
【図１３】従来の装置の動作を説明するタイミングチャートである。
【図１４】従来の無信号検出回路の構成を示すブロック図である。
【発明を実施するための形態】
【００２８】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係る光受信装置の構成を示すブロック図である。本実施の形態の光受信装置は、ＰＤ−ＴＩＡ回路５と、ＬＡ回路６と、バーストＣＤＲ回路２と、制御ＬＳＩ４とから構成される。ＰＤは受信感度を向上できるアバランシェフォトダイオード（ＡＰＤ）を用いても構わない。制御ＬＳＩ４は連続信号対応のＣＤＲ回路３１を有する。制御ＬＳＩ４に入力された信号は、この連続ＣＤＲ回路３１で再生されたクロックでデータを識別再生した後、制御ＬＳＩ内で処理する（図示せず）。制御ＬＳＩ内でＣＤＲ―ＤＥＭＵＸ機能と次段への低速信号の受け渡しが行われるため、等長化は容易でバッファ消費電力も非常に小さくできる。
【００２９】
図２はバーストＣＤＲ回路２の構成の一例を示すブロック図である。バーストＣＤＲ回路２は、遅延回路４１と、ゲーティング回路４２と、周波数比較器４３と、ゲート付きの電圧制御発振器（Voltage Controlled Oscillator）であるゲーティッドＶＣＯ（以下、Ｇ−ＶＣＯとする）４４と、サブＶＣＯ４５と、識別回路となるＦ／Ｆ４６と、分周器４７とから構成される。周波数比較器４３とサブＶＣＯ４５と分周器４７とは、周波数制御ループを構成している。本実施の形態は、バーストＣＤＲ回路２が入力データとタイミングの合ったクロック信号を出力するＧ−ＶＣＯ４４と、周波数制御に用いるサブＶＣＯ４５とを別に備えることにより、その再生データを、連続信号対応の汎用的なＣＤＲ回路を備えた制御ＬＳＩに直接入力できるようにしたことを最も主要な特徴とする。
【００３０】
遅延回路４１は、ゲーティング回路４２の遅延時間とＧ−ＶＣＯ４４の遅延時間の分だけ入力データ１７を遅延させる。
ゲーティング回路４２は、入力データ１７が「０」から「１」に遷移したときに立ち下がり、例えばＴ／２（Ｔは入力データ１７の周期）後に立ち上がる幅がＴ／２のエッジパルスを出力する。このようなゲーティング回路４２は、１／２ビット遅延回路とＮＡＮＤ回路を用いて実現することができる。
【００３１】
図３はゲーティング回路４２の構成の一例を示す回路図である。ゲーティング回路４２は、一方の入力端子に入力データ１７が入力され、他方の入力端子がプルアップされたＮＡＮＤ４２０と、ＮＡＮＤ４２０の出力を入力とするインバータ４２１と、インバータ４２１の出力を入力とするインバータ４２２と、一方の入力端子に入力データ１７が入力され、他方の入力端子にインバータ４２２の出力が入力されるＮＡＮＤ４２３とから構成される。なお、ゲーティング回路４２は、このような形態に限定されることなく、入力データ１７が「１」から「０」に遷移したときにエッジパルスを出力する形態であっても構わない。
【００３２】
Ｇ−ＶＣＯ４４としては、例えば非特許文献２に開示されているように、多段の可変遅延インバータで構成される通常のリング発振回路中に、発振開始のタイミングを制御できるゲート回路を備えた構成が適用できる。サブＶＣＯ４５は、好ましくはＧ−ＶＣＯ４４と同一の回路構成を有する。
【００３３】
図４はＧ−ＶＣＯ４４とサブＶＣＯ４５の構成の一例を示す回路図である。Ｇ−ＶＣＯ４４は、一方の入力端子にゲーティング回路４２の出力が入力され、他方の入力端子にＧ−ＶＣＯ４４の出力が入力されるＮＡＮＤ４４０と、ＮＡＮＤ４４０の出力を入力とするインバータ４４１と、インバータ４４１の出力を入力とし、再生クロック５４を出力するインバータ４４２と、一端がインバータ４４１の出力端子およびインバータ４４２の入力端子に接続され、他端の容量制御端子がＧ−ＶＣＯ４４の周波数制御端子に接続された可変容量４４３とから構成される。
【００３４】
サブＶＣＯ４５は、一方の入力端子がプルアップされ、他方の入力端子にサブＶＣＯ４５の出力が入力されるＮＡＮＤ４５０と、ＮＡＮＤ４５０の出力を入力とするインバータ４５１と、インバータ４５１の出力を入力とするインバータ４５２と、一端がインバータ４５１の出力端子およびインバータ４５２の入力端子に接続され、他端の容量制御端子がサブＶＣＯ４５の周波数制御端子に接続された可変容量４５３とから構成される。
【００３５】
分周器４７は、サブＶＣＯ４５から出力されるクロックを１／ｎ（ｎは２以上の整数）に分周する。周波数比較器４３は、分周器４７から出力される分周クロック４９と、入力データレート周波数の１／ｎの周波数の参照クロック４８との周波数差を反映した電圧（周波数制御信号５１）を生成する。Ｇ−ＶＣＯ４４の周波数制御端子とサブＶＣＯ４５の周波数制御端子に周波数制御ループで生成された同一の周波数制御信号５１を入力すれば、Ｇ−ＶＣＯ４４とサブＶＣＯ４５の発振周波数を入力データレート周波数と一致させることができる。
【００３６】
本実施の形態の光受信装置の動作を図５（Ａ）〜図５（Ｃ）のタイミングチャートを参照して説明する。
ＬＡ回路６は、その増幅率を入力信号の振幅に応じて可変し、一定振幅の信号を出力する。ＰＤ−ＴＩＡ回路５から出力されＬＡ回路６に入力される信号には、図５（Ａ）に示すように、無信号期間であっても一定のノイズが含まれる。したがって、光受信信号３２として無信号期間を含むバースト信号が入力された場合、無信号期間におけるＬＡ回路６の出力は、図５（Ｂ）に示すように、ノイズを一定振幅まで増幅した信号レベルか、あるいは下限となる増幅率で増幅した信号レベルとなる。
【００３７】
また、遅延回路４１およびゲーティング回路４２の前段に配置されている、バーストＣＤＲ回路２の入力バッファ（不図示）や、遅延回路４１も一定の増幅率を持つため、無信号期間のノイズは、Ｆ／Ｆ４６に到達する時点では一定の確率でＦ／Ｆ４６のしきい値電圧を超えるような信号レベルとなる。バーストＣＤＲ回路の種類によっては、このようなノイズにより、動作が不安定なものとなることがある。そこで、従来のＬＡ回路には、スケルチ機能と呼ばれる、無信号入力時の出力を遮断する機能が搭載されている。このスケルチ機能により、ノイズが後段のＣＤＲに伝達されるのを防止している。これに対して、本実施の形態は、このようなノイズを利用して後段の連続信号対応のＣＤＲ回路３１の応答速度低下を回避するため、ＬＡ回路６にスケルチ機能が無い汎用的かつ低コストなものを用いることを特徴としている。
【００３８】
Ｇ−ＶＣＯ４４から出力される再生クロック５４の位相は、ゲーティング回路４２から出力されるエッジパルスにより制御される。すなわち、Ｇ−ＶＣＯ４４は、ゲーティング回路４２から例えば値が「０」のエッジパルスが出力されたときはリセットされ「０」を出力し、エッジパルスの出力が終了してゲーティング回路４２の出力が「１」になった途端に発振を始め、ゲーティング回路４２の出力が「１」の間は発振を続ける。上記のとおり、Ｇ−ＶＣＯ４４を、入力データレート周波数と等しい周波数で発振するようにすれば、再生クロック５４の位相が入力データ１７の位相と瞬時に合うように調整される。
【００３９】
Ｆ／Ｆ４６は、遅延回路４１から出力された入力データをＧ−ＶＣＯ４４から出力された再生クロック５４の所定のタイミング（例えば再生クロック５４の立ち上がり）でリタイミングして、再生データ５０を出力する。以上のように、本実施の形態では、エッジパルスの遷移に瞬時に同期した再生クロック５４を出力できるため、バースト信号間の相対位相がずれた場合においても高速応答が可能である。
【００４０】
一方、無信号期間においては、ＬＡ回路６から出力される図５（Ｂ）のようなノイズに応じてゲーティング回路４２は、一定の確率かつランダムなタイミングでエッジパルスを出力する。このため、Ｇ−ＶＣＯ４４は、再生クロック５４をノイズ由来の信号に位相同期させることになり、Ｆ／Ｆ４６は、遅延回路４１から出力されたノイズ由来の信号を再生クロック５４でリタイミングしながら出力する。
【００４１】
ＶＣＯ１個で構成された典型的なシングルループ型のＣＤＲ回路、すなわちＶＣＯから出力される再生クロックを周波数比較器に入力するような構成のＣＤＲ回路では、ノイズのようなランダムな信号が入力されると、周波数制御信号が変化して周波数同期が乱れてしまい、バースト信号が入力されたときに直ぐに同期できなくなってしまう可能性がある。
【００４２】
これに対して、本実施の形態では、Ｇ−ＶＣＯ４４とは別にサブＶＣＯ４５を設けている。サブＶＣＯ４５は、周波数比較器４３および分周器４７と共に周波数制御ループを構成しており、入力データ１７とは無関係に、その発振周波数が入力データレート周波数と一致するように閉ループ制御されている。Ｇ−ＶＣＯ４４は、サブＶＣＯ４５と同じ周波数制御信号５１によって制御されるため、入力データレート周波数で発振する。このように、本実施の形態では、周波数制御ループが入力データ１７と独立しているため、ノイズの影響を受けることはなく、無信号期間においてもＧ−ＶＣＯ４４の周波数同期が乱れることはない。したがって、無信号期間においてＦ／Ｆ４６から出力される再生データ５０は、図５（Ｃ）に示すように、一定の確率で「１」が含まれた、入力データレート周波数の信号となる。
【００４３】
以上のように、本実施の形態では、周波数がほぼ均一な連続信号化された再生データ５０を生成することができる。無信号期間においては、ノイズ由来の信号を再生データ５０として出力するため、信号の発生が散発的になるが、このような散発的な信号であっても、制御ＬＳＩ４に搭載された連続信号対応の汎用的なＣＤＲ回路３１の動作を安定化させることができる。したがって、本実施の形態では、ＣＤＲ回路３１の応答速度を著しく低下させる懸念がなくなるため、制御ＬＳＩ４にシリアルデータ信号を直接入力することが可能となり、ＰＯＮシステム用装置の小型化、低コスト化、低消費電力化ならびにＰＯＮシステムの伝送効率の向上を図ることができる。
【００４４】
また、本実施の形態の光受信装置が１０Ｇｂｐｓ対応の装置で、かつ１Ｇｂｐｓと１０Ｇｂｐｓのデュアルレート対応のＯＬＴに適用する場合、１Ｇｂｐｓの信号が入力されている期間においては上記の無信号期間と同様に動作するため、１Ｇｂｐｓの信号と１０Ｇｂｐｓの信号を振り分ける必要がないため、ＭＡＣ（Media Access Control）からの速度判別信号（非特許文献１）を用いた信号分別機能は一切不要となる。したがって、本実施の形態では、デュアルレートＰＯＮシステムに対応した光受信装置の小型化、設計の容易化を図ることができる。
【００４５】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図６は本発明の第２の実施の形態に係るバーストＣＤＲ回路２の構成の一例を示すブロック図である。本実施の形態のバーストＣＤＲ回路２は、遅延回路４１と、ゲーティング回路４２と、周波数比較器４３と、Ｇ−ＶＣＯ４４と、サブＶＣＯ４５と、Ｆ／Ｆ４６と、分周器４７と、バッファ増幅器５２と、ＶＣＯ５３とから構成される。図２に例示した第１の実施の形態との相違は、Ｇ−ＶＣＯ４４の後段にバッファ増幅器５２とＶＣＯ５３を備えたことと、ＶＣＯ５３の出力クロックを再生クロック５４として用いることである。光受信装置のその他の構成は、第１の実施の形態と同じである。
【００４６】
ＶＣＯ５３は、好ましくはＧ−ＶＣＯ４４と同一の回路構成を有する。図７はＶＣＯ５３の構成の一例を示す回路図である。ＶＣＯ５３は、一方の入力端子がプルアップされ、他方の入力端子（ＶＣＯ５３の入力端子）にバッファ増幅器５２から出力されるクロックとＶＣＯ５３の出力である再生クロック５４とが入力されるＮＡＮＤ５３０と、ＮＡＮＤ５３０の出力を入力とするインバータ５３１と、インバータ５３１の出力を入力とし、再生クロック５４を出力するインバータ５３２と、一端がインバータ５３１の出力端子およびインバータ５３２の入力端子に接続され、他端の容量制御端子がＶＣＯ５３の周波数制御端子に接続された可変容量５３３とから構成される。
【００４７】
Ｇ−ＶＣＯ４４の周波数制御端子とサブＶＣＯ４５の周波数制御端子とＶＣＯ５３の周波数制御端子に周波数制御ループで生成された同一の周波数制御信号５１を入力すれば、Ｇ−ＶＣＯ４４とサブＶＣＯ４５とＶＣＯ５３の発振周波数を入力データレート周波数と一致させることができる。サブＶＣＯ４５は、好ましくはＧ−ＶＣＯ４４と同一の回路構成を有する。
【００４８】
本実施の形態の光受信装置を構成するバーストＣＤＲ回路２の動作は以下の通りである。ゲーティング回路４２は、ＬＡ回路６から出力される入力データ１７が「０」から「１」に遷移したときに立ち下がり、例えばＴ／２後に立ち上がる幅がＴ／２のエッジパルスを出力する。第１の実施の形態で説明したとおり、ゲーティング回路４２は、入力データ１７が「１」から「０」に遷移したときにエッジパルスを出力する形態であっても構わない。
【００４９】
Ｇ−ＶＣＯ４４は、入力データ１７と等しい周波数のクロックを出力する。このクロックの位相は、ゲーティング回路４２から出力されるエッジパルスにより制御される。すなわち、Ｇ−ＶＣＯ４４においては、出力クロックの位相が入力データ１７の位相と瞬時に合うように調整される。
【００５０】
ＶＣＯ５３には、Ｇ−ＶＣＯ４４から出力される、入力データ１７と位相の合ったクロックと、ＶＣＯ５３自身の出力である再生クロック５４とが重ね合せて入力されるようになっているため、再生クロック５４の位相は、Ｇ−ＶＣＯ４４の出力クロックの位相と合うように（すなわち、入力データ１７の位相と合うように）調整される。ただし、再生クロック５４の位相は、ＶＣＯ５３自身の帰還信号の影響も受けるため、再生クロック５４の位相に与えるＧ−ＶＣＯ４４の出力の影響が低減される。
【００５１】
さらに、本実施の形態では、Ｇ−ＶＣＯ４４とＶＣＯ５３との間にバッファ増幅器５２を設けることにより、バッファ増幅器５２がＧ−ＶＣＯ４４の出力クロックを減衰させるため、再生クロック５４の位相に与えるＧ−ＶＣＯ４４の影響がより一層低減される。このようにバッファ増幅器５２を設けることにより、再生クロック５４の位相同期に要する応答時間が長くなるため、Ｇ−ＶＣＯ４４の出力クロックの位相が急激に変化した場合でも、再生クロック５４の位相の変化は緩和される。
【００５２】
ここで、本実施の形態の光受信装置に無信号期間を含むバースト信号が入力された時の動作を図８（Ａ）〜図８（Ｆ）のタイミングチャートを用いて説明する。図８（Ａ）は２番目のバースト信号の位相が１番目のバースト信号の位相に対して１／２ビット分遅れた場合のＰＤ−ＴＩＡ回路５の出力を示している。図８（Ｂ）はＰＤ−ＴＩＡ回路５の出力信号の位相に関わりなく信号を増幅しているＬＡ回路６の出力（入力データ１７）を示している。図８（Ｃ）のバーストＣＤＲ回路２の出力（再生データ５０）、図８（Ｅ）の再生クロック５４は、２番目のバースト信号の区間で仮に瞬時に位相遅れに同期した場合について記載されたものである。図８（Ｄ）のバーストＣＤＲ回路２の出力および図８（Ｆ）の再生クロック５４は、２番目のバースト信号の区間で滑らかに位相遅れに同期した場合を示している。
【００５３】
ＰＤ−ＴＩＡ回路５は、バースト信号の位相に関わりなく信号を出力し、同様にＬＡ回路６は、ＰＤ−ＴＩＡ回路５の出力信号の位相に関わりなく信号を増幅して出力する。したがって、図８（Ｂ）に示すＬＡ回路６の出力において１番目のバースト信号と２番目のバースト信号の位相は１／２ビット異なり、また無信号期間では信号の位相はランダムなものとなる。
【００５４】
一方、バーストＣＤＲ回路２の再生クロック５４の位相はＬＡ回路６の出力（入力データ１７）の位相と合うように調整されるが、バッファ増幅器５２およびＶＣＯ５３が設けられていることになり、再生クロック５４の位相変化は滑らかになる。具体的には、２番目のバースト信号が入力されると、再生クロック５４の位相は、図８（Ｆ）に示すように２番目のバースト信号の位相に徐々に近づくように変化し、図８（Ｅ）に示すように２番目のバースト信号が入力されたタイミングで瞬時に位相同期したことに起因する、再生クロック５４の急激な位相変化は生じない。このように急激な位相変化を緩和した再生クロック５４を用いて入力データ１７をＦ／Ｆ４６において識別再生すれば、位相差によっては２番目のバースト信号の先頭ビットが欠ける場合があるものの、再生データ５０の位相は、１番目のバースト信号の位相から、２番目のバースト信号の位相に徐々に近づく。したがって、本実施の形態では、周波数がほぼ一定で、かつ無信号期間とバースト信号間の位相、およびバースト信号間の位相が滑らかに変化する連続信号化された再生データ５０を出力できるようになる（図８（Ｄ））。
【００５５】
本実施の形態では、バーストＣＤＲ回路２の後段に連続信号対応の汎用的なＣＤＲ回路３１を接続した場合においても、このＣＤＲ回路３１の周波数同期が外れる懸念がなくなると同時に、再生データ５０の位相変化が滑らかになったことでＣＤＲ回路３１の位相同期にかかる時間を大幅に短縮できるため、より高速なクロック再生およびデータ再生が可能になる。したがって、本実施の形態では、連続信号対応の汎用的なＣＤＲ回路３１を備えた制御ＬＳＩ４に対してシリアルデータを直接入力することができるようになるため、ＰＯＮシステム用装置の小型化、低コスト化、低消費電力化ならびにＰＯＮシステムのより一層の伝送効率の向上を図ることができる。なお、バッファ増幅器５２の代わりに、減衰器を用いてもよい。
【００５６】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図９は本発明の第３の実施の形態に係る光受信装置の構成を示すブロック図である。本実施の形態の光受信装置は、ＰＤ−ＴＩＡ回路５と、ＬＡ回路６と、バーストＣＤＲ回路２と、制御ＬＳＩ４と、無信号検出回路５５と、乱数発生回路５６と、切替回路５７とから構成される。図１に例示した第１の実施の形態との相違は、ＰＤ−ＴＩＡ回路５の後段に無信号検出回路５５を備えることと、乱数発生回路５６を備えることと、ＬＡ回路６とバーストＣＤＲ回路２との間に切替回路５７を備えることである。
【００５７】
無信号検出回路５５は、ＰＤ−ＴＩＡ回路５の出力信号の無信号期間を検出してＬＯＳ信号５８を出力する。このような無信号検出回路５５としては、図１４に示したような回路がある。なお、ＰＤ−ＴＩＡ回路５中のＴＩＡの出力ではなくＰＤの出力信号から無信号期間を検出しても構わない。信号断からＬＯＳ信号５８を出力するまでのＬＯＳ応答時間は高速である必要はないが、入力信号を検出してからＬＯＳ信号５８を停止するまでのＳＤ応答時間は高速であることが好ましい。
切替回路５７は、乱数発生回路５６の出力とＬＡ回路６の出力をＬＯＳ信号５８に応じて切り替える。
【００５８】
バーストＣＤＲ回路２は、第１の実施の形態で説明した構成でもよいし、第２の実施の形態で説明した構成でもよい。
乱数発生回路５６は、その動作周波数が入力データレート周波数よりも低速であることが好ましい。乱数発生回路５６の出力信号は、出力論理レベルの「０」と「１」の割合が均等でありさえすればよい。乱数発生回路５６としては、低速のクロック信号源を用いてもよいし、「０」と「１」の割合が均等な繰り返しパターン信号源（発振回路）を用いてもよい。
【００５９】
本実施の形態の光受信装置の動作を図１０（Ａ）〜図１０（Ｆ）のタイミングチャートを参照して説明する。ＰＤ−ＴＩＡ回路５は、入力光信号レベルに応じた振幅で信号を出力し、無信号期間においてはノイズのみを出力する。
無信号検出回路５５は、無信号期間になると、一定の遅延時間の後に、この無信号期間を検出し、ＬＯＳ信号５８を「１」とする。２番目のバースト信号が入力されると、ＬＯＳ信号出力時の遅延時間よりも短い遅延時間でＬＯＳ信号５８を「０」とし、ＬＯＳ信号５８の出力を停止する。
【００６０】
一方、乱数発生回路５６は、入力光信号によらず、常に乱数信号を出力し続ける。切替回路５７は、無信号検出回路５５から出力されるＬＯＳ信号５８が「０」のときはＬＡ回路６の出力を選択して出力し、ＬＯＳ信号５８が「１」のときは乱数発生回路５６の出力を選択して出力する。１番目のバースト信号が入力された後の無信号期間においては、ＬＯＳ応答時間の間、ＬＡ回路６によって増幅されたノイズが切替回路５７を通してバーストＣＤＲ回路２に入力され、ＬＯＳ応答時間が経過してＬＯＳ信号５８が「１」になった後は乱数発生回路５６が生成した乱数信号が切替回路５７を通してバーストＣＤＲ回路２に入力される。
【００６１】
そして、２番目のバースト信号が入力されてからＳＤ応答時間が経過すると、ＬＯＳ信号５８が「０」となり、ＬＡ回路６によって増幅されたバースト信号が切替回路５７を通してバーストＣＤＲ回路２に入力される。バーストＣＤＲ回路２においては、乱数信号も一定の周波数の再生クロック５４によって再生されるため、ＣＤＲ回路出力は連続信号化された再生データとなる。
【００６２】
本実施の形態と第１、第２の実施の形態との差異は、無信号期間におけるバーストＣＤＲ回路２の出力にある。第１、第２の実施の形態で説明したとおり、ノイズを増幅した信号をバーストＣＤＲ回路２で再生すると、バーストＣＤＲ回路２から出力される再生データ５０は一定の確率で「１」を含む信号となり、この再生データ５０が「１」を含む割合はバーストＣＤＲ回路２に入力されるノイズの振幅に依存する。ＬＡ回路６のノイズに対する増幅率が十分であれば、バーストＣＤＲ回路２の出力の「１」と「０」の割合は均等となるが、ＬＡ回路６の増幅率が不十分な場合に、バーストＣＤＲ回路２の出力が「１」となる割合が少ないケースが考えられる。
【００６３】
バーストＣＤＲ回路２と制御ＬＳＩ４に搭載された連続信号対応の汎用的なＣＤＲ回路３１との間は、接続互換性、安全性の観点からＡＣカップリングで接続することが望ましい。しかし、無信号期間が長時間（例えばｍｓオーダ）続き、「１」の割合の少ない信号がＣＤＲ回路３１に入力されたとすると、差動信号の間が次第に狭まり、無信号期間後にバースト信号が入力された時のＣＤＲ回路３１の応答時間が低下するといった問題が発生する。
【００６４】
そこで、本実施の形態では、無信号検出回路５５で無信号状態を検出し、「０」と「１」の割合が均等な乱数信号をノイズの代わりにバーストＣＤＲ回路２に入力すれば、ＣＤＲ回路３１の応答時間が低下するという問題を回避することができる。乱数発生回路５６が出力する乱数信号のビットレート周波数を所望の入力データレート周波数よりも十分小さいものとすれば、制御ＬＳＩ４が乱数信号を正規のデータ信号と誤って認識することはない。また、低速な乱数発生回路５６であれば、回路規模、消費電力共に下げることが可能である。具体的には、例えば１０Ｇ−ＥＰＯＮでは６４／６６Ｂ符号を用いているため、ビットレート１０Ｇｂｐｓの入力データに対し、乱数発生回路５６の動作周波数を１００ＭＨｚ程度とすれば、制御ＬＳＩ４が乱数信号を正規のデータ信号として誤認識することはない。
【００６５】
また、本実施の構成においては、バーストＣＤＲ回路２に、実際のバースト信号の先頭からＳＤ応答時間の間は乱数信号が入力されることとなるが、元々、ＬＡ回路６の出力が安定するまでに一定の応答時間が必要とされる。したがって、ＳＤ応答時間がＬＡ回路６の応答時間以下であれば、ＰＯＮシステムの伝送効率を低下させることはない。
【００６６】
一方、ＬＯＳ応答時間に対する条件は、バーストＣＤＲ回路２と制御ＬＳＩ４に搭載される連続信号対応のＣＤＲ回路３１との結合容量、および無信号時のバーストＣＤＲ回路出力に含まれる「１」の割合などに依存するが、無信号検出回路５５において、ＳＤ応答時間の短縮よりもＬＯＳ応答時間の短縮の方が難しいことから、従来技術の範囲でＳＤ応答時間を優先して短縮すればよい。
なお、本実施の形態における無信号検出回路５５をＴＩＡあるいはＬＡ回路６と同じチップ上に、乱数発生回路５６、切替回路５７を、ＬＡ回路６あるいはバーストＣＤＲ回路２と同じチップ上に集積してもよい。
【産業上の利用可能性】
【００６７】
本発明は、受信したバースト光信号を、デジタル信号処理用ＬＳＩが受信可能な電気信号に変換する技術に適用することができる。
【符号の説明】
【００６８】
２…バーストＣＤＲ回路、４…制御ＬＳＩ、５…ＰＤ−ＴＩＡ回路、６…ＬＡ回路、１７…入力データ、３２…光受信信号、４１…遅延回路、４２…ゲーティング回路、４３…周波数比較器、４４…ゲーティッドＶＣＯ、４５…サブＶＣＯ、４６…フリップフロップ回路、４７…分周器、４８…参照クロック、４９…分周クロック、５０…再生データ、５１…周波数制御信号、５２…バッファ増幅器、５３…ＶＣＯ、５４…再生クロック、５５…無信号検出回路、５６…乱数発生回路、５７…切替回路、５８…ＬＯＳ信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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