(57)【特許請求の範囲】
【請求項１】
出力信号を発生する信号発生装置であって、
当該信号発生装置の動作状態を規定する設定値を記憶する設定記憶手段と、
位相比較手段、制御発振手段および分周手段を含む位相同期回路であって、前記設定記憶手段の前記設定値に応じた分周値に基づく前記分周手段による逓倍率で、前記位相比較手段に入力される基準信号の周波数を逓倍した出力信号を、前記設定記憶手段の前記設定値に応じた動作レンジで動作する前記制御発振手段から出力する位相同期回路と、
前記設定記憶手段に記憶される前記分周値および前記動作レンジを規定する設定値の初期値を外部設定するための複数の設定端子と、
当該信号発生装置への電源投入後のリセット解除されるタイミングで、前記複数の設定端子が表す論理状態を前記設定記憶手段に反映させる初期化手段と
を含む、信号発生装置。
【請求項２】
前記複数の設定端子により初期値が外部設定される前記設定値は、該設定値の変更にともなって、前記位相同期回路の前記出力信号に基づき駆動される外部装置の信号のオフセット変動を生じさせるものであり、前記初期値は、前記外部装置が必要としている出力信号を与える分周値および動作レンジを規定する動作値である、請求項１に記載の信号発生装置。
【請求項３】
前記複数の設定端子それぞれに接続され、前記複数の設定端子が表す論理状態を変更するための複数のスイッチを含む、請求項１または２に記載の信号発生装置。
【請求項４】
前記信号発生装置は、さらに、前記出力信号の入力を受けて、外部装置を駆動するための駆動信号を生成するファインタイミング生成手段をさらに含む、請求項１〜３のいずれか１項に記載の信号発生装置。
【請求項５】
請求項１〜４のいずれか１項の信号発生装置を備え、前記信号発生装置から出力される信号により固体撮像素子を駆動する、画像読取装置。
【請求項６】
請求項５に記載の画像読取装置を備える画像形成装置。
【請求項７】
信号発生装置の動作状態を規定する設定値を記憶する設定記憶手段と、位相比較手段、制御発振手段および分周手段を含む位相同期回路と、前記設定記憶手段に記憶される前記分周手段の分周値および前記制御発振手段の動作レンジを規定する設定値の初期値を外部設定するための複数の設定端子とを含む前記信号発生装置が実行する信号発生方法であって、前記信号発生装置が、
当該信号発生装置への電源投入後のリセット解除されるタイミングで、前記複数の設定端子が表す論理状態を前記設定記憶手段に反映させるステップと、
前記設定記憶手段の前記設定値に応じた分周値に基づく前記分周手段による逓倍率で、前記位相比較手段に入力される基準信号の周波数を逓倍した出力信号を、前記設定記憶手段の前記設定値に応じた動作レンジで動作する前記制御発振手段から出力するステップと
を実行する、信号発生方法。
【請求項８】
前記複数の設定端子により初期値が外部設定される前記設定値は、該設定値の変更にともなって、前記位相同期回路の前記出力信号に基づき駆動される外部装置の信号のオフセット変動を生じさせるものであり、前記初期値は、前記外部装置が必要としている出力信号を与える分周値および動作レンジを規定する動作値である、請求項７に記載の信号発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期回路を含む信号発生装置に関し、より詳細には、逓倍設定等を含む出力特性の設定が可能な信号発生装置、該信号発生装置を含む画像読取装置、画像形成装置、および該信号発生装置が実行する信号発生方法に関する
【背景技術】
【０００２】
位相同期回路（Phase-Locked Loop：ＰＬＬ）は、通信分野のみならず、広範な技術分野にわたって電子回路中で種々の用途に使用されている。例えば、スキャナなどの画像読取装置では、電荷結合素子（Charge Coupled Device：ＣＣＤ）などの固体撮像素子を駆動するタイミング信号を生成するためにＰＬＬ回路が用いられている（特許文献１，特許文献２）。
【０００３】
図９は、従来の画像読取装置においてＣＣＤ出力からディジタル画像信号を得るまでの信号処理を示すブロック図である。画像読取ユニット５１０のＣＣＤ５１２は、図示しないコンタクトガラス上の原稿の画像を読み取り、入力される駆動信号に同期して光学的な分解色（Ｒ，Ｇ，Ｂ）毎に画像信号を出力する。各分解色毎の画像信号は、それぞれ、コンデンサ５１６によって交流結合されて、ＡＦＥ（Analog Front End）５１８に入力される。ＡＦＥ５１８は、入力された画像信号をサンプルパルス信号に同期してサンプリングすることで連続したアナログ信号を生成し、それをディジタル画像信号に変換して出力する。こうして得られたディジタル画像信号は、インタフェース５２４，５３０を介して後段の画像処理部に伝送されて、ディジタル処理が施される。ディジタル処理としては、ライン間補正回路５３２によるＲＧＢ出力間の副走査方向の遅延の補正と、シェーディング補正回路５３４による感度バラツキや照射系の配光ムラの補正と、γ補正回路５３６によるγ補正処理とが例示される。
【０００４】
ＣＣＤ５１２およびＡＦＥ５１８を駆動するために必要な駆動信号は、水晶振動子（ＯＳＣ）５２２で発振された信号に基づきタイミング信号発生回路５２０で生成され、各回路に入力される。タイミング信号発生回路５２０は、水晶振動子５２２の発振をもとに図示しない発振回路が生成したクロック信号の入力を受けて、その信号を所望の周波数に逓倍するＰＬＬ回路５５０と、その逓倍されたクロック信号を基準信号としてＣＣＤ５１２およびＡＦＥ５１８の駆動信号を生成するファインタイミング生成部５５２とを含む。ＰＬＬ回路５５０における逓倍設定、ファインタイミング生成部５５２における位相設定等の設定値は、シリアル通信部５５６を介してＣＰＵまたはＳＯＣから設定され、レジスタ部５５４に記憶される。このレジスタ部５５４の値に応じてＰＬＬ回路５５０およびファインタイミング生成部５５２が動作する。
【０００５】
必要とする基準クロックの周波数は、一般に装置固有であるため、従来のタイミング信号発生回路５２０では、起動時にシリアル通信部５５６を介してレジスタ部５５４に設定を行い、その後レジスタ部５５４の設定値に従ってＰＬＬ回路５５０やファインタイミング生成部５５２が所望の駆動信号を生成する。電源投入後からレジスタ部５５４が初期化が完了するまでの間は、レジスタのハードデフォルト値で動作することとなり、この期間は、装置が必要とする周波数ではない本来的に無関係の周波数でＣＣＤ５１２およびＡＦＥ５１８が動作していることとなる。
【０００６】
図９に示すように、ＡＦＥ５１８の入力回路は、通常、交流結合することによりオフセット電圧を一旦カットして、ＡＦＥ５１８側で約１．６Ｖ程度（＝３．３Ｖ／２）を基準として直流再生する。これは、一般的に、ＣＣＤ５１２から出力されるアナログ画像信号のオフセット電圧が５Ｖであるのに対し、ＡＦＥ５１８の電源電圧が３．３Ｖ程度であるため、交流結合しないとオフセットレベルを適合させられないからである。
【０００７】
一方、ＣＣＤ５１２から出力されるアナログ画像信号は、入力される駆動信号が停止あるいは再開したり、その駆動信号の周波数が変化したりしてしまうと、オフセット電圧を大きく変動させる傾向がある。これは、ＣＣＤ５１２内部においても、そのオフセット電圧を決定するために交流結合による直流再生をしており、周波数が変化したり、クロックが停止あるいは再開したりすることにより、ＣＣＤ５１２内部のクランプタイミングがずれてしまい、オフセットレベルが過渡的に変化するためである。
【０００８】
ＣＣＤ５１２へ入力される駆動信号の停止／再開またはその周波数の変化に伴うアナログ画像信号のオフセット変動量は数Ｖにも及ぶ場合があるが、前述のようにＡＦＥ５１８の入力回路は交流結合されているため、ＣＣＤ５１２からのアナログ画像信号の瞬間的なオフセット変動量がＡＦＥ５１８の入力端子に直接伝わってしまう。上記アナログ画像信号のオフセット変動量の大きさによっては、ＡＦＥ５１８の入力耐圧を越え、その最大定格電圧を超えるような電圧が印加されてしまうことが起こり得る。
【０００９】
図１０は、ＣＣＤ出力信号とＡＦＥ入力信号とに発生するオフセット電圧の変動を示す図である。図１０（Ｂ）および図１０（Ｃ）は、図１０（Ａ）のコンデンサ５１６の両端ＩおよびＩＩにおける信号の直流成分の時間変化を示す。図１０（Ｂ）および（Ｃ）に示すように、ＰＬＬの逓倍設定等が変更されたタイミングで、ＣＣＤ出力信号に変動量αのオフセットの変動が生じ、そのオフセット変動量がＡＦＥの入力端子に直接伝わっている様子が示されている。
【００１０】
従来のＰＬＬ回路では、電源立ち上げ時の周波数と、実際に使用する動作周波数が異なるケースが大部分であり、電源投入後のシリアル通信によりハードウェアデフォルト値から所定の設定値に書き換えなければならなかった。そして、上述したように、書き換えの際の周波数の変化量によってはＣＣＤから出力されるアナログ画像信号のオフセットが大きく変動し、ＡＦＥに過大な電圧が印加されてしまうという問題があった。また、逓倍設定を変更する際に一旦ＰＬＬ回路の出力を停止しなければならないＰＬＬ回路の構成も存在する。その場合、クロックが停止してしまうため、ＣＣＤからのアナログ信号出力のオフセットが大きく変動し、ＡＦＥに過大な電圧が印加されてしまうという問題があった。
【００１１】
またＰＬＬ回路には、内部の電圧制御発振器（Voltage Controlled Oscillator：ＶＣＯ）の動作レンジを出力周波数に応じて切り替える構成を有するものがあるが、その場合においても電源起動時のＶＣＯ動作レンジが実際に使用するＶＣＯ動作レンジと異なっていると、電源起動時に正常にクロック出力されなくなることがある。この場合も、正常に初期化が完了した後は、正常なクロックが出力されることとなるが、ＣＣＤからのアナログ画像信号のオフセットが過渡的に大きく変動してしまい、ＡＦＥに過大な電圧が印加されてしまうことも生じ得る。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、上述した問題点に鑑みてなされたものであり、本発明は、逓倍設定や動作レンジ設定等の装置動作状態を規定する設定値の電源投入時の初期値を、装置固有の値で外部設定することを可能とし、ひいては、初期値と装置に必要とされる動作値との齟齬に起因したクロック周波数の変動、停止または再開によって生じて得る過大なオフセット変動による不具合を好適に回避した信号発生装置、該信号発生装置を含む画像読取装置、画像形成装置、および該信号発生装置が実行する信号発生方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明では、上記課題を解決するために、以下の特徴を備える信号発生装置を提供する。本発明の信号発生装置は、位相同期回路の逓倍設定や動作レンジなど当該信号発生装置の動作状態を規定する設定値を記憶する設定記憶手段と、上記設定記憶手段に記憶される設定値の初期値を外部設定するための複数の設定端子と、当該信号発生装置への電源投入に応答して、上記複数の設定端子が表す論理状態を設定記憶手段に反映させる初期化手段とを含む構成を採用する。そして、本発明の信号発生装置の位相同期回路は、上記初期化手段により反映された設定記憶手段の設定値に応じた分周手段による逓倍率で、位相比較手段に入力される基準信号の周波数を逓倍した出力信号を制御発振手段から出力する。
【００１４】
また本発明では、動作状態を規定する設定値は、位相同期回路の分周手段の分周値および位相同期回路の制御発振手段の動作レンジの一方または両方を規定するものとすることができる。さらに、位相同期回路の帰還ループ内の分周手段に加えて、位相比較手段の前段に分周手段が設けられる場合には、その前段の分周手段の分周値についても動作状態を規定する設定値を規定することができる。さらに本発明では、上記複数の設定端子それぞれに接続され、複数の設定端子が表す論理状態を変更するための複数のスイッチを含むことができる。本発明では、さらに、出力信号の入力を受けて、ＣＣＤやＡＦＥなどの外部装置を駆動するための駆動信号を生成するファインタイミング生成手段をさらに含むことができる。
【００１５】
さらに本発明によれば、上記信号発生装置から出力される信号により駆動される固体撮像素子を含む画像読取装置、および上記画像読取装置を備える画像形成装置が提供される。
【００１６】
さらに本発明によれば、上述した設定記憶手段、位相同期回路および複数の設定端子を含む信号発生装置が実行する信号発生方法が提供される。本発明の信号発生方法では、当該信号発生装置への電源投入に応答して、上記複数の設定端子が表す論理状態を設定記憶手段に反映させるステップと、設定記憶手段の設定値に応じた分周手段による逓倍率で、位相比較手段に入力される基準信号の周波数を逓倍し、出力信号を制御発振手段から出力するステップとを信号発生装置に実行させる。
【発明の効果】
【００１７】
上記構成によれば、設定端子が表す論理状態を切り替えることによって、電源投入時において起動と同時に、装置で必要とされる動作状態を直接的に得ることが可能となる。したがって、起動以降に、装置を作動させるために例えばシリアル通信で設定変更を行うことに起因して発生し得る位相同期回路の出力クロックの停止、再開や周波数の変化を生じさせない。このため、本信号発生装置の出力信号を利用する外部回路において、動作状態を規定する設定値の初期値と装置に必要とされる動作値との齟齬に起因して発生していた過大なオフセット変動による不具合を、好適に回避することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本実施形態の画像読取装置の機構構成を示す図。
【図２】本実施形態の画像読取装置における信号処理を示すブロック図。
【図３】本実施形態の画像読取装置におけるＡＦＥ内部のＲＧＢ３系統のうちの１系統を示す回路ブロック図。
【図４】本実施形態の画像読取装置におけるタイミング信号発生回路の構成を示すブロック図。
【図５】本実施形態の画像読取装置におけるＰＬＬ回路の構成を示すブロック図。
【図６】外部Ｐ１〜Ｐ３が示す論理状態と、各分周器の分周値と、逓倍率との関係を示す図。
【図７】外部Ｐ１〜Ｐ３が示す論理状態と、実現されるＶＣＯ出力周波数および画素周波数の関係を示す図。
【図８】外部Ｐ４およびＰ５が示す論理状態と、ＶＣＯの動作レンジとの関係を示す図。
【図９】従来の画像読取装置においてＣＣＤ出力からディジタル画像信号を得るまでの信号処理を示すブロック図。
【図１０】従来の画像読取装置においてＣＣＤ出力信号とＡＦＥ入力信号とに発生するオフセット電圧の変動を示す図。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態を説明するが、本発明の実施形態は、以下の実施形態に限定されるものではない。なお、以下に説明する実施形態は、信号発生装置の一例として、画像読取装置に含まれるタイミング信号発生回路を用いて説明する。
【００２０】
図１は、本実施形態の画像読取装置の機構構成を示す図である。図１に示す画像読取装置１０は、原稿が載置されるコンタクトガラス１２と、光学系等に起因した歪みを補正するための白基準板１６と、原稿露光用キセノンランプ１８および第１反射ミラー２０からなる第１キャリッジ２２と、第２反射ミラー２４および第３反射ミラー２６からなる第２キャリッジ２８と、レンズユニット３０とを含んで構成される。画像読取装置１０は、さらに、ＣＣＤリニアイメージセンサ（以下、単にＣＣＤと参照する。）３２を備えるセンサボード３４と、画像処理ボード３８とを含んで構成される。
【００２１】
第１キャリッジ２２および第２キャリッジ２８は、走査時に、図示しないステッピングモータの駆動により副走査方向Ａに移動する。キセノンランプ１８から照射された光は、コンタクトガラス１２上の原稿面で反射され、その反射光がミラー２０，２４，２６およびレンズユニット３０等の光学系を通過してＣＣＤ３２の受光面上に結像される。ＣＣＤ３２から出力される画像信号は、センサボード３４上でディジタル化され、通信ケーブル３６を介して画像処理ボード３８に入力され、各種ディジタル画像処理が施される。
【００２２】
図２は、本実施形態の画像読取装置における信号処理を示すブロック図である。図２に示す画像処理装置の機能ブロック１００は、センサボード３４のセンサブロック１１０と、画像処理ボード３８の画像処理ブロック１３０とを含んで構成される。センサブロック１１０は、ＣＣＤ１１２と、ＡＦＥ１１８と、タイミング信号発生回路１２０と含む。ＣＣＤ１１２は、コンタクトガラス１２上の原稿画像を読み取り、入力される駆動信号に同期して光学的な分解色（Ｒ，Ｇ，Ｂ）毎に画像信号を出力する。各分解色毎の画像信号は、それぞれコンデンサ１１６によって交流結合されて、ＡＦＥ１１８に入力される。
【００２３】
ＡＦＥ１１８は、入力された画像信号を駆動信号に対応してサンプリングすることで連続したアナログ信号を生成し、それをディジタル画像信号に変換して出力する。図３は、本実施形態の画像読取装置におけるＡＦＥ内部のＲＧＢ３系統のうちの１系統の回路ブロックを例示する。
【００２４】
図３に示すように、ＡＦＥ１１８内部では、クランプ回路（ＣＬＡＭＰ）１４０により所定のオフセット電圧にクランプされ、サンプルホールド回路（ＳＨ）１４２によって、リセットノイズ、フィードスルーレベル等を包含する画像信号をサンプルパルスに同期してサンプリングし保持することによって、連続したアナログ信号とする。そして、アナログ信号は、可変ゲインアンプ（Variable Gain Amplifier）１４４によりＡ／Ｄ変換の基準電圧のレベルに増幅された後、ＡＤＣ（Analog to Digital Converter）１４６によって所定ビット（例えば１０ビット）のディジタル画像信号に変換される。さらに、黒オフセット補正回路１４８によって、暗時のＣＣＤ出力がＡ／Ｄ変換後に所定のレベルとなるように、アナログオフセットをＤＡＣ（Digital to Analog Converter）を介してフィードバックする。
【００２５】
再び図２を参照すると、上述のようにして得られたディジタル画像信号は、インタフェース１２４，１３２を介して後段の画像処理ブロック１３０に伝送され、ディジタル処理が施される。ディジタル処理としては、図２に示す例では、ライン間補正回路１３４、シェーディング補正回路１３６およびγ補正回路１３８による各種補正処理が例示されている。
【００２６】
ライン間補正回路１３４は、ＲＧＢ出力間の副走査方向の遅延を補正する。シェーディング補正回路１３６は、図１に示したキセノンランプ１８により照射された白色基準板１６からの反射光をＣＣＤ１１２で読み取ることによって、所定の濃度レベルを取得し、ＣＣＤ１１２の感度のバラツキや照明系の配光ムラを補正する。γ補正回路１３８は、ディジタル化された画像に対しγ補正を施し、素子特性による誤差を修正する。
【００２７】
ＣＣＤ１１２およびＡＦＥ１１８を駆動するために必要な駆動信号は、水晶振動子（ＯＳＣ）１２２が発振するクロック信号に基づきタイミング信号発生回路１２０で生成され、各回路に入力される。ＡＦＥ１１８およびタイミング信号発生回路１２０には、動作状態を決定するためのレジスタを内蔵し、インタフェースを介して外部のＣＰＵあるいはＳＯＣと接続され、シリアル通信によって動作状態が設定可能とされている。
【００２８】
図４は、本実施形態の画像読取装置におけるタイミング信号発生回路の構成を示すブロック図である。図４に示すように、タイミング信号発生回路１２０は、水晶振動子１２２の発振をもとに発振回路が生成した入力クロック信号の入力を受けて、その信号を所望の周波数に逓倍するＰＬＬ回路１５０と、その逓倍された出力クロック信号を基準信号としてＣＣＤ１１２およびＡＦＥ１１８の駆動信号を生成するファインタイミング生成部１５２とを含む。例えば、８逓倍された出力クロック信号を基準信号として、ファインタイミング生成部１５２では、ＣＣＤ１１２およびＡＦＥ１１８の駆動信号を生成する。この場合、ＰＬＬ出力周波数は、ＣＣＤ１１２またはＡＦＥ１１８の駆動信号の周波数の８倍となる。
【００２９】
ＰＬＬ回路１５０における逓倍設定およびＶＣＯ動作レンジ、ファインタイミング生成部１５２における位相設定等の設定値は、シリアル通信部１５６を介してＣＰＵまたはＳＯＣから設定可能とされ、レジスタ部１５４に記憶される。このレジスタ部１５４は、本タイミング信号発生回路１２０の動作状態を規定する設定記憶手段を構成し、記憶されるこの値に応じてＰＬＬ回路１５０およびファインタイミング生成部１５２が動作する。
【００３０】
ファインタイミング生成部１５２からの駆動信号が入力されるＡＦＥ１１８の入力回路は、ＣＣＤ１１２のオフセットレベルに適合させるため、図３を参照して説明したように、コンデンサ１１６を用いて交流結合することによりオフセット電圧を一旦カットして、ＡＦＥ１１８側で所定のオフセット電位を基準として直流再生する。同様にファインタイミング生成部１５２からの駆動信号が入力されるＣＣＤ１１２内部においても、交流結合により直流再生して、そのオフセット電圧を決定している。
【００３１】
このため、上記シリアル通信によってタイミング信号発生回路１２０のレジスタ部１５４の設定値が書き換えられて動作状態が変更された場合には、下記の不具合が発生する可能性がある。すなわち、ＣＣＤ１１２に入力される駆動信号の周波数が変化したり、クロックが停止あるいは再開したりすることにより、ＣＣＤ１１２内部のクランプタイミングがずれてしまい、オフセットレベルが過渡的に大きく変化し、このＣＣＤ１１２からのアナログ画像信号の瞬間的かつ過大なオフセット変動量がＡＦＥ１１８の入力端子に直接伝わってしまう可能性がある。
【００３２】
そこで、本実施形態のタイミング信号発生回路１２０のレジスタ部１５４は、さらに、外部設定ピンＰ１〜Ｐ５に接続されている。この外部設定ピンＰ１〜Ｐ５は、その論理状態に応じて、レジスタの値の初期値を指定するものである。外部設定ピンＰ１〜Ｐ５が表す論理状態は、例えば、外部設定ピンＰ１〜Ｐ５の各ピンから外部に引き出された各接点１６２を含むディップスイッチ１６０を用いて決定することができる。ディップスイッチ１６０の各接点１６２を切り替えることにより、外部設定ピンＰ１〜Ｐ５それぞれにハイ（Ｈ）またはロー（Ｌ）の電圧が印加され、論理状態が決定される。なお、説明する実施形態では、基板等に表面実装されるスライダ式等のディップスイッチ１６０を用いる場合を例としているが、外部設定ピンＰ１〜Ｐ５が表す論理状態外部から制御可能である限り、スイッチの構成は特に限定されるものではない。
【００３３】
説明する実施形態では、外部設定ピンＰ１〜Ｐ３は、ＰＬＬ回路１５０の分周率を規定するレジスタの値を指定し、外部設定ピンＰ４およびＰ５は、ＰＬＬ回路１５０のＶＣＯ動作レンジを規定するレジスタの値を指定する。外部設定ピンＰ１〜Ｐ５の端子が表す論理状態は、電源投入後リセットＩＣ１５８から入力されるハードリセット信号によってリセット解除されるタイミングで、当該レジスタに反映される。なお、リセットＩＣ１５８は、本実施形態の初期化手段を構成する。
【００３４】
図５は、本実施形態の画像読取装置におけるＰＬＬ回路の構成を示すブロック図である。ＰＬＬ回路１５０は、位相比較器１７２と、ローパスフィルタなどのループフィルタ１７４と、電圧制御発振器（ＶＣＯ）１７６と、帰還側分周器１７８とを含んで構成される。ＶＣＯ１７６は、上述したレジスタ部１５４の外部設定ピンＰ４およびＰ５により初期設定される値に応じた動作レンジで動作し、帰還側分周器１７８も、上述したレジスタ部１５４の外部設定ピンＰ１〜Ｐ３により初期設定される値に応じた分周値で動作する。位相比較器１７２もレジスタ部１５４の各種設定値に応じて動作するよう構成することもできる。なお、上述した位相比較器１７２およびＶＣＯ１７６および帰還側分周器１７８は、それぞれ、本実施形態の位相比較手段、制御発振手段および分周手段を構成する。
【００３５】
ＰＬＬ回路１５０では、位相比較器１７２に入力される基準クロック信号の周波数ｆｒと、ループフィルタ１７４、ＶＣＯ１７６および帰還側分周器１７８を介して帰還される帰還信号の周波数ｆｄとが一致した状態（ロック状態）となるように動作する。したがって、ＶＣＯ１７６の出力周波数ｆｏは、入力される基準クロック信号の周波数ｆｒより高くなる。
【００３６】
基準クロック信号の周波数ｆｒと帰還信号の周波数ｆｄとが一致しない場合には、位相比較器１７２から誤差信号パルスが発生し、ループフィルタを通過して直流電圧とされた後ＶＣＯ１７６に入力される。ＶＣＯ１７６は、この直流電圧に応じた出力周波数の出力クロック信号を発生し、出力クロック信号を帰還側分周器１７８で分周した信号が帰還されて、この帰還信号の周波数ｆｄが基準クロック信号の周波数ｆｒと一致するようにフィードバックがかかる。これにより、ｆｒ＝ｆｄが成立し、基準クロック信号を帰還側分周器１７８の分周値で逓倍してた出力周波数ｆｏの出力クロック信号が出力される。
【００３７】
なお、図５に示す実施形態では、位相比較器１７２の前段に入力側分周器１７０が設けられており、水晶振動子からの入力信号（Ref_clock）を分周した信号を位相比較器１７２に入力する基準クロック信号としている。この場合、帰還側分周器１７８の分周値を入力側分周器１７０の分周値で除した値が逓倍率となる。この入力側分周器１７０の分周値も、上述したレジスタ部１５４の外部設定ピンＰ１〜Ｐ３により初期設定される値に応じた分周値で動作することとなる。入力側分周器１７０は、小型・高精度に製造可能な高周波数帯の水晶振動子を用いて比較的低い周波数帯の基準クロック信号を生成するために好適に用いられるが、必ずしも要するものではない。入力側分周器１７０を用いない場合には、帰還側分周器１７８の分周値がそのまま逓倍率となる。
【００３８】
ＰＬＬ回路１５０の分周器１７０，１７８の分周値は、レジスタ部１５４の設定値により可変とされ、本タイミング信号発生回路１２０に電源投入された後、電源投入後リセットＩＣ１５８から入力されるハードリセット信号によってリセット解除されるタイミングで、外部設定ピンＰ１〜Ｐ３が表す論理状態に応じてレジスタ部１５４の値が更新され、これによって上記分周値が決定される。すなわち、本実施形態では、シリアル通信することなく、分周設定を行うことが可能とされる。
【００３９】
図６は、外部Ｐ１〜Ｐ３が示す論理状態２００ａと、各分周器１７０，１７８の分周値２００ｂ，２００ｃと、逓倍率２００ｄとの関係を示す。なお図６に示す論理状態２００ａの値は、Ｐ１がビット０をＰ２がビット１をＰ３がビット２を表すものとして１０進数表示したものである。図６に示すように、外部Ｐ１〜Ｐ３が示す論理状態は、各分周器１７０，１７８の分周値に対応付けられ、この論理状態を例えばディップスイッチ１６０で指定することで、任意の逓倍率が実現される。
【００４０】
図７は、源振周波数が１２ＭＨｚの水晶振動子を用いた場合に、外部Ｐ１〜Ｐ３が示す論理状態を切り替えることで実現されるＶＣＯ１７６の出力周波数およびファインタイミング生成部１５２による画素周波数を例示する。図７に示すように、所定の源振周波数について、外部Ｐ１〜Ｐ３が示す論理状態により、ＶＣＯ１７６の出力周波数および画素周波数が決定されることになる。
【００４１】
図８は、外部Ｐ４およびＰ５が示す論理状態２２０ａと、ＶＣＯ１７６の対応する動作レンジ２２０ｂとの関係を示す。なお図８に示す論理状態２００ａの値は、Ｐ４がビット０をＰ５がビット１を表すものとして１０進数表示したものである。図８に示すように、外部Ｐ４およびＰ５が示す論理状態は、ＶＣＯの各動作レンジに対応付けられ、例えばディップスイッチ１６０でこの論理状態を指定することで、ＶＣＯ動作レンジが決定される。
【００４２】
例えば画素周波数が３０ＭＨｚとなるよう起動した場合には、Ｐ１＝”Ｌ”、Ｐ２＝”Ｌ”、Ｐ３＝”Ｈ”、Ｐ４＝”Ｌ”、Ｐ５＝”Ｈ”となるようディップスイッチ１６０を設定すればよいこととなる。つまり、装置の動作に必要な既知の動作周波数を実現するようディップスイッチ１６０を予め切り替えておくことにより、起動直後から所望の動作周波数で動作が開始される。このため、上述したようなタイミング信号発生回路１２０からの駆動信号が入力される回路における、起動時の周波数と必要な動作周波数との齟齬に起因する不具合を好適に回避することが可能となる。
【００４３】
上述した実施形態のタイミング信号発生回路１２０によれば、外部設定ピンＰ１〜Ｐ５が表す論理状態を指定するディップスイッチ１６０を切り替えることによって、電源投入時において起動と同時にＣＣＤ１１２およびＡＦＥ１１８が必要とする動作周波数を直接的に得ることが可能となる。したがって、それ以降に、装置を作動させるためにＰＬＬ回路１５０の出力クロックの停止や周波数変動が発生しないため、ＣＣＤ等の内部で直流再生を行う回路において信号レベルが乱れてしまうことが好適に防止される。
【００４４】
また、スイッチを切り替えるという簡易な操作で複数の動作周波数を外部的に切り替えることが可能であるため、同一のタイミング信号発生回路１２０を種々の装置に適用することが可能となる。また、本実施形態のタイミング信号発生回路１２０では、外部ピンＰ１〜Ｐ５によるレジスタ部１５４の初期値の設定に加え、シリアル通信による設定値の変更も維持されているため、信号発生器の動作検査時の効率性が確保され、また起動後に動作周波数を変更する必要性が生じる場合にも対応可能である。例えば、装置のクロック周波数を変更して、画像読取速度について高速読取モードや高画質（低速）読取モードといった複数のモードを設けるなどの付加機能を設けることも可能となる。
【００４５】
以上説明したように、上述した実施形態によれば、逓倍設定や動作レンジ設定等の装置動作状態を規定する設定値の電源投入時の初期値を、装置固有の値で外部設定することを可能とし、ひいては、初期値と装置に必要とされる動作値との齟齬に起因したクロック周波数の変動、停止または再開によって生じて得る過大なオフセット変動による不具合を好適に回避することができる信号発生装置、該信号発生装置を含む画像読取装置、画像形成装置、および該信号発生装置が実行する信号発生方法を提供することができる。
【００４６】
なお、信号発生装置としては、上述した画像読取装置に含まれるタイミング信号発生回路に限られるものではなく、特定の用途に応じて、複写機やプリンタや印刷機などの画像形成装置、デジタルカメラなどの撮像装置、携帯電話、無線通信ＬＡＮ装置などの通信装置に内蔵される基板部品として、またはこれらの装置として信号発生装置を構成することができる。また他の実施形態では、周波数シンセサイザ単体として構成することもできる。
【００４７】
なお、上述した実施形態のＰＬＬ回路は、逓倍率が任意に設定可能なものである限り、上述した構成に限定されるものではなく、例えばオールディジタルＰＬＬ回路として構成することもできる。オールディジタルＰＬＬ回路として構成する場合には、カウンタおよびＴＤＣ（Time to Digital Converter）により分周手段および位相比較手段を構成し、ＤＣＯ（Digitally Controlled Oscillator）回路により制御発振手段を構成することができる。
【００４８】
これまで本発明の実施形態について説明してきたが、本発明の実施形態は上述した実施形態に限定されるものではなく、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。
【符号の説明】
【００４９】
１０…画像読取装置、１２…コンタクトガラス、１４…圧板、１６…白基準板、１８…キセノンランプ、２０…第１反射ミラー、２２…第１キャリッジ、２４…第２反射ミラー、２６…第３反射ミラー、２８…第２キャリッジ、３０…レンズユニット、３２…ＣＣＤ、３４…センサボード、３６…通信ケーブル、３８…画像処理ボード、１００…機能ブロック、１１０…センサブロック、１１２…ＣＣＤ、１１６…コンデンサ、１１８…ＡＦＥ、１２０…タイミング信号発生回路、１２２…水晶振動子、１２４…インタフェース、１３０…画像処理ブロック、１３２…インタフェース、１３４…ライン間補正回路、１３６…シェーディング補正回路、１３８…γ補正回路、１４０…クランプ回路、１４２…サンプルホールド回路、１４４…可変ゲインアンプ、１４６…ＡＤＣ、１４８…黒オフセット補正回路、１５０…ＰＬＬ回路、１５２…ファインタイミング生成部、１５４…レジスタ部、１５６…シリアル通信部、１５８…リセットＩＣ、１６０…ディップスイッチ、１６２…接点、１７０…入力側分周器、１７２…位相比較器、１７４…ループフィルタ、１７６…ＶＣＯ、１７８…帰還側分周器、５１０…画像読取ユニット、５１２…ＣＣＤ、５１６…コンデンサ、５１８…ＡＦＥ、５２０…タイミング信号発生回路、５２２…水晶振動子、５２４…インタフェース、５３０…インタフェース、５３２…ライン間補正回路、５３４…シェーディング補正回路、５３６…γ補正回路、５５０…ＰＬＬ回路、５５２…ファインタイミング生成部、５５４…レジスタ部、５５６…シリアル通信部
【先行技術文献】
【特許文献】
【００５０】
【特許文献１】特開２００１−３１３５４７号公報
【特許文献２】特開２００５−１２４０２８号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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