(57)【特許請求の範囲】
【請求項１】
交流電源からの交流入力電圧を整流した整流電圧をスイッチング素子のオン／オフにより昇圧するとともに力率を改善して昇圧出力電圧を、第１パルス信号により駆動されるＤＣ−ＤＣコンバータ回路に出力する力率改善回路であって、
前記ＤＣ−ＤＣコンバータ回路の出力電圧に応じたパルス幅の前記第１パルス信号を入力し、前記第１パルス信号のオンパルスが発生した時に、前記整流電圧に応じたパルス幅を有する遅延パルス信号を発生させ、前記第１パルス信号と前記遅延回路からの遅延パルス信号とを合成することにより第２パルス信号を生成する遅延回路と、
前記遅延回路で生成された前記第２パルス信号により前記スイッチング素子を駆動するスイッチ駆動回路と、
前記遅延回路は、前記昇圧出力電圧が予め定められた第１の電圧よりも小さい場合には前記遅延パルス信号のパルス幅を前記整流電圧が小さくなるに従って狭める補正回路と、
前記遅延回路は、前記昇圧出力電圧が予め定められた第１の電圧よりも高く設定された予め定められた第２の電圧を超えた場合には、前記補正回路の遅延パルス信号のパルス幅をより狭いパルス幅に変更する、補正の切替回路を備えることを特徴とする力率改善回路。
【請求項２】
前記遅延回路は、前記第２パルス信号を、前記第１パルス信号のパルス幅より前記遅延パルス信号のパルス幅だけ狭いパルス幅にすることを特徴とする請求項１記載の力率改善回路。
【請求項３】
前記遅延回路は、前記整流電圧が大きくなるに従って前記遅延パルス信号のパルス幅を広げ、前記第２パルス信号を前記第１パルス信号のパルス幅より狭いパルス幅にすることを特徴とする請求項１乃至請求項２のいずれか１項記載の力率改善回路。
【請求項４】
前記遅延回路は、前記整流電圧が小さくなるに従って前記遅延パルス信号のパルス幅を狭め、前記整流電圧がボトム領域になったときに前記遅延パルス信号のパルス幅をゼロにすることを特徴とする請求項１乃至請求項３のいずれか１項記載の力率改善回路。
【請求項５】
前記遅延回路は、前記ＤＣ−ＤＣコンバータ回路の負荷が軽くなるに従って前記第２パルス信号を前記第１パルス信号のパルス幅より狭いパルス幅にして、前記ＤＣ−ＤＣコンバータ回路の負荷が所定の負荷電力以下になると前記第２パルス信号のパルス幅をゼロにすることを特徴とする請求項１乃至請求項４のいずれか１項記載の力率改善回路。
【請求項６】
前記力率改善回路は、昇圧用リアクトルを備え、前記昇圧出力電圧が予め定められた第１の電圧よりも小さい場合において、前記整流電圧が大きくなるに従って前記昇圧用リアクトルに流れるスイッチング電流が直流重畳するように設定されたことを特徴とする請求項１乃至請求項５のいずれか１項記載の力率改善回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波規制における力率改善回路に関する。また、単一電圧電源（ＡＣ／ＤＣ）に規定されるＥＮＥＲＧＹ  ＳＴＡＲに関する。
【背景技術】
【０００２】
図１０は従来の力率改善回路を含むＡＣ−ＤＣコンバータを示す回路図である。図１０に示すＡＣ−ＤＣコンバータは、交流電源Ｖａｃからの交流入力電圧を整流して整流電圧を出力する整流器ＤＢと、整流器ＤＢからの整流電圧を昇圧する昇圧チョッパ回路２と、昇圧チョッパ回路２により昇圧された電圧を安定化した直流電圧に変換して負荷に供給するＤＣ−ＤＣコンバータ回路３を有している。
【０００３】
ＤＣ−ＤＣコンバータ回路３において、力率改善回路２のコンデンサＣ２の両端にはトランスＴ１の１次巻線Ｐ１とＭＯＳＦＥＴからなるスイッチング素子Ｑ２との直列回路が接続されている。トランスＴ１の２次巻線Ｓ１の両端にはダイオードＤｓとコンデンサＣｓとの直列回路が接続され、コンデンサＣｓの両端にはコンデンサＣｓの出力電圧を検出する電圧検出増幅回路（ＶＡＭＰ）３０が接続されている。電圧検出増幅回路３０にはフォトカプラＰＣ１が接続され、フォトカプラＰＣ１は、電圧検出増幅回路３０で検出された出力電圧に応じた電流をＤＤ制御回路２０に出力する。
【０００４】
トランスＴ１の補助巻線Ｐ２の両端にはダイオードＤ２とコンデンサＣ３との直列回路が接続され、ダイオードＤ２とコンデンサＣ３との接続点は、ＤＤ制御回路２０とＤＤ制御回路２０を起動するための抵抗Ｒ３の一端に接続されている。
ＤＤ制御回路２０は、フォトカプラＰＣ１からの出力電圧に応じたパルス幅を持つパルス信号を生成し、このパルス信号によりスイッチング素子Ｑ２をオン／オフ制御して出力電圧を所定電圧に制御する。
【０００５】
次に、力率改善回路２について説明する。力率改善回路２は、昇圧チョッパ回路を構成し、平滑コンデンサの両端には、昇圧リアクトルＬ１とＭＯＳＦＥＴからなるスイッチング素子Ｑ１との直列回路が接続されている。スイッチング素子Ｑ１のドレイン−ソース間にはダイオードＤ１とコンデンサＣ２との直列回路が接続されている。
整流器ＤＢの出力両端には抵抗Ｒ１と抵抗Ｒ２との直列回路が接続され、抵抗Ｒ１と抵抗Ｒ２との接続点は、ＰＦＣ制御回路１０に接続されている。ＰＦＣ制御回路１０は、ＤＣ−ＤＣコンバータ回路３のＤＤ制御回路２０からＭＯＳＦＥＴからなるスイッチング素子Ｑ２のゲートパルス信号（以下、パルス信号と略称する。）を入力して、スイッチング素子Ｑ１のゲートに印加する。ＰＦＣ制御回路１０は、スイッチング素子Ｑ２のパルス信号と整流器ＤＢの整流電圧を抵抗Ｒ１と抵抗Ｒ２とで分圧した電圧とに基づいてスイッチング素子Ｑ１をオン／オフさせることにより力率を改善する。
【０００６】
以下に、力率改善回路２について詳細に説明する。
図１０において、抵抗Ｒ１と抵抗Ｒ２とで構成される検出部１１は、交流入力電圧を整流した整流電圧を検出し、検出された整流電圧をダイオードＤ３のカソードに出力する
。
ＰＦＣ制御回路１０は、ＤＤ制御回路２０からのパルス信号（第１パルス信号）を入力し、パルス信号のオンパルスが発生した時に、交流入力電圧を整流した整流電圧に応じたパルス幅を有する遅延パルス信号を発生させ、パルス信号と遅延パルス信号とを合成することによりＰＦＣゲート信号（第２パルス信号）を生成する遅延回路１２と、このＰＦＣゲート信号によりスイッチング素子Ｑ１を駆動する駆動回路Ｑ３，Ｑ４，Ｒ６と、スイッチング素子Ｑ１に流れる電流を制限するための過電流保護回路Ｒ４，Ｒ５，Ｃ４，Ｑ５，Ｒ７，Ｒ８，Ｑ６，Ｄ４とを有している。
【０００７】
遅延回路１２において、ＤＤ制御回路２０のスイッチング素子Ｑ２のゲート側端子と整流器ＤＢの負極端子との間には、コンデンサＣ５と抵抗Ｒ１３との直列回路が接続されるとともに、抵抗Ｒ１１と抵抗Ｒ１２との直列回路が接続されている。
【０００８】
抵抗Ｒ１１と抵抗Ｒ１２との接続点にはトランジスタＱ８のベースが接続され、コンデンサＣ５と抵抗Ｒ１３との接続点にはトランジスタＱ８のエミッタが接続されている。ＤＤ制御回路２０のゲート側端子にはトランジスタＱ７のエミッタが接続され、トランジスタＱ７のベースは、抵抗Ｒ１０を介してダイオードＤ３のアノードとトランジスタＱ８のコレクタとに接続されている。ダイオードＤ３のカソードは、抵抗Ｒ１と抵抗Ｒ２との接続点に接続されている。
【０００９】
トランジスタＱ７のコレクタは、抵抗Ｒ９を介してトランジスタＱ３のベースとトランジスタＱ４のベースとダイオードＤ４のアノードとに接続されている。ダイオードＤ４のカソードは、トランジスタＱ５のコレクタと抵抗Ｒ８の一端とに接続されている。トランジスタＱ５のエミッタは、整流器ＤＢの負極端子に接続され、トランジスタＱ５のベースは、抵抗Ｒ５の一端と抵抗Ｒ７の一端とコンデンサＣ４の一端に接続されている。
【００１０】
駆動回路において、トランジスタＱ３のコレクタは、ＤＤ制御回路２０のゲート側端子に接続され、トランジスタＱ３のエミッタはトランジスタＱ４のエミッタと抵抗Ｒ６の一端とに接続され、抵抗Ｒ６の他端はスイッチング素子Ｑ１のゲートに接続されている。トランジスタＱ４のコレクタは、整流器ＤＢの負極端子に接続されている。
【００１１】
次にこのように構成された図１０に示すＰＦＣ制御回路１０の動作を、図１１〜図１３を参照しながら説明する。図１１は交流入力電圧を整流した整流後分圧信号である。図１２は定格負荷時において、整流後分圧信号のトップ付近Ａにおける遅延回路内の各信号のタイミングチャートである。図１３は定格負荷時において、整流後分圧信号のボトム付近Ｂにおける遅延回路内の各信号のタイミングチャートである。
【００１２】
遅延回路１２は、ＤＤ制御回路２０からのパルス信号を入力し、パルス信号のオンパルスが発生した時に、交流入力電圧を整流した整流電圧に基づくトランジスタＱ８のコレクタ電圧信号の電圧値に応じたパルス幅を有する遅延パルス信号を発生させ、パルス信号と遅延パルス信号とを合成することによりＰＦＣゲート信号を生成する。ＰＦＣゲート信号は、パルス信号のパルス幅より遅延パルス信号のパルス幅だけ狭いパルス幅となる。
【００１３】
遅延回路１２は、整流電圧が大きくなるに従って遅延パルス信号のパルス幅を広げ、ＰＦＣゲート信号をパルス信号のパルス幅より狭いパルス幅にし、整流電圧が小さくなるに従って遅延パルス信号のパルス幅を狭め、整流電圧がボトム領域になったときに遅延パルス信号のパルス幅をゼロにする。
【００１４】
まず、図１２を参照して、整流後分圧信号のトップ付近Ａにおける遅延回路１２の動作を説明する。ＤＤ制御回路２０からのパルス信号ａを抵抗Ｒ１１と抵抗Ｒ１２とで分圧したｃ点電圧（パルス分圧信号ｃ）を基準とし、コンデンサＣ５と抵抗Ｒ１３とによる微分回路のｂ点電圧（微分回路信号ｂ）とｃ点電圧との差電圧がトランジスタＱ８のベース−エミッタ間電圧Ｖbeに達した時にトランジスタＱ８はオンする。
【００１５】
また、整流後分圧信号ｆのトップ付近Ａにおける、抵抗Ｒ１と抵抗Ｒ２との接続点の整流電圧はｅ点の電位より高いため、ダイオードＤ３はオフである。
【００１６】
このため、ＤＤ制御回路２０からのパルス信号ａがオンになった時刻ｔ１を起点とし、コンデンサＣ５と抵抗Ｒ１３による微分回路のｂ点電圧である微分回路信号ｂは、図４に示すように、経過時間と共に減少し、ｃ点の電位であるパルス分圧信号ｃよりトランジスタＱ８のベース−エミッタ間電圧Ｖbeだけ低くなった時刻ｔ２からＰＦＣゲート信号ｄを出力する。ＰＦＣゲート信号ｄによりトランジスタＱ３がオンして、スイッチング素子Ｑ１がオンする。
【００１７】
次に、ＤＤ制御回路２０からのパルス信号ａがゼロになると、スイッチング素子Ｑ１のゲート→トランジスタＱ４のエミッタ・ベース→トランジスタＱ３のベース・コレクタの経路で電流が流れる。その結果、トランジスタＱ４がオンするため、スイッチング素子Ｑ１のゲート電圧がゼロになり、スイッチング素子Ｑ１がオフする。
【００１８】
以上のように、抵抗Ｒ１と抵抗Ｒ２との接続点ｆの整流電圧が高い場合には、遅延回路１２は、コンデンサＣ５と抵抗Ｒ１３との時定数による固定された遅延時間で、ＰＦＣゲート信号ｄを出力する。
【００１９】
次に、図１３を参照して、整流後分圧信号ｆのボトム付近Ｂにおける遅延回路１２の動作を説明する。図１３のトランジスタＱ８のコレクタ電圧信号ｅ’の電圧波形は、ゼロボルトに近い値である。
【００２０】
抵抗Ｒ１と抵抗Ｒ２との接続点ｆの整流電圧が、ＤＤ制御回路２０のパルス信号ａ電圧からトランジスタＱ７のベース−エミッタ間電圧ＶbeとダイオードＤ３の順方向電圧とを差し引いた電圧以下になると、ＤＤ制御回路２０のパルス信号ａ→トランジスタＱ７→抵抗Ｒ１０→ダイオードＤ３→抵抗Ｒ２→グランドの経路で電流が流れる。
【００２１】
このため、トランジスタＱ７は、ＤＤ制御回路２０からのパルス信号ａがオンになる期間、オン状態になる。従って、時刻ｔ１〜時刻ｔ２の期間にも関わらず、ＰＦＣゲート信号ｄ’は、ＤＤ制御回路２０からのパルス信号ａと同期してオン出力する。
【００２２】
即ち、交流入力電圧を整流した整流電圧がボトム付近Ｂにある場合には、遅延時間をゼロにし、整流電圧がトップ付近Ａにある場合には、予め設定された遅延時間でＰＦＣパルス信号ｄ’をスイッチング素子Ｑ１に出力することで、力率を制御する。
従って、昇圧率が低下し、力率を十分に改善することができる。このため、「ＥＮＡＧＹ  ＳＴＡＲ」の新規格ＬＥＶＥＬ  Ｖに適合させて力率を改善し、かつ安価な力率改善回路を提供している。
【００２３】
なお、この時の交流入力電圧の整流後分圧信号ｆとスイッチング素子Ｑ１に流れるドレイン電流ＰＦＣＩｄとの波形を図１４に示す。また、交流入力電圧とＰＦＣ出力電圧との関係を図１５に示す。
【００２４】
また、負荷電流が軽負荷になった場合、ＤＤ制御回路２０からのパルス信号ａのパルス幅は、ＤＣ−ＤＣコンバータ回路３の出力電圧を安定化するために狭くなる。軽負荷時の力率改善回路の各信号の波形を図１６に示す。図１６の例では、パルス信号ａのパルス幅は、時刻ｔ１〜時刻ｔ２の期間である。微分回路による遅延時間は、負荷電流に対して変化しないため、微分回路信号ｂは、パルス分圧信号ｃに対して、常に高い電位状態にある。このため、トランジスタＱ８はオンしない。
【００２５】
また、軽負荷によりコンデンサＣ１の放電電流は少なくて済むためコンデンサＣ１の充電電圧は入力電圧波形に関わらず大きく変動しない。従って、コンデンサＣ１の充電電圧の影響により、整流電圧の分圧点ｆの電圧がパルス信号の電圧よりも高い電圧を保持しているため、トランジスタＱ７はオン動作しない。このため、ＤＤ制御回路２０からのパルス信号のパルス幅が所定の遅延時間以下になると、ＰＦＣパルス信号ｄは出力されない。
【００２６】
即ち、遅延回路は、ＤＣ−ＤＣコンバータ回路３の負荷が軽くなるに従ってＰＦＣゲート信号ｄをパルス信号ａのパルス幅より狭いパルス幅にして、ＤＣ−ＤＣコンバータ回路３の負荷が所定の負荷電力以下になるとＰＦＣゲート信号ｄのパルス幅をゼロにする。このため、軽負荷状態では、力率改善回路２の動作は行われず、力率改善回路２の消費電力はなくなり、変換効率を向上できる。
【００２７】
なお、図１０に示す交流入力過電圧補正回路１３は、交流入力過電圧時に力率改善回路がそのまま昇圧を続けないように昇圧率を制限するもので、ＰＦＣ出力電圧に基づき遅延パルス信号のパルス幅を補正する補正回路を構成している。
【００２８】
【特許文献１】特許第４４００６８０号
【発明の開示】
【発明が解決しようとする課題】
【００２９】
しかしながら、従来のＡＣ−ＤＣコンバータでは、商用電源を整流した整流電圧に対して、整流電圧に応じたパルス幅を有する遅延パルス信号を発生させていた。ここで、入力電圧１００Ｖ〜２００Ｖの入力対応としているため、入力電圧１００Ｖ系では、入力電圧２００Ｖ系と比較して整流電圧が低い状態が続くため、遅延パルス信号幅がほぼない第２パルス信号を力率改善回路のスイッチング素子を駆動するスイッチ駆動部へ出力していた。すなわち、遅延パルス信号は入力電圧２００Ｖ系の場合には、整流電圧に応じた遅延パルス信号により第２パルス信号のパルス幅が大きく変化するが、入力電圧１００Ｖ系の場合には、遅延パルス信号がほぼないので、第２パルス信号のパルス幅に影響は与えない。
ここで、最近のＡＣアダプタの出力電力は、デスクトップ型ＰＣのＡＣアダプタ化などの需要増加により、従来の出力電力をベースに１．５倍程度の定格電力が要求されてきている。しかし、変換効率及び力率も省エネ規制により、同様に法的な規制は変わらない。出力電力が増加した時の条件を考えると、従来の力率改善回路の電流不連続モードでは、力率改善回路のスイッチング素子のスイッチング電流のピーク値が電力の２乗に比例する。従い、図17(b)に示すように、出力電力の増加に伴いスイッチング電流が急増することで、スイッチング素子のスイッチング損失、及び、昇圧コイルの銅損による損失が増加し、変換効率は低下してしまう。
ここで、ＤＣ−ＤＣコンバータのトランスの1次／２次巻線の巻回数の比率を変えるなどして、第１パルス信号のパルス幅を広げる調整、或いは力率改善回路のリアクトルのインダクタンス値を調整して、力率改善回路を電流不連続モードから電流連続モードに設計変更することで、力率改善回路のスイッチング電流のピーク値を抑制することができる。
力率改善回路を電流連続モードに設計変更すると、入力電流が大きいＡＣ１００Ｖ系入力においては、整流電圧のトップ付近においてのみ力率改善回路のスイッチング電流は直流重畳された電流連続モードとなり、ボトム付近は従来の電流不連続モードで動作することになる。
しかし、ＡＣ１００Ｖ系入力においては遅延パルス信号がほとんど発生しないため、力率改善回路の駆動信号である第２パルス信号は、ＤＣ−ＤＣコンバータの駆動信号である第１パルス信号と同等のパルス幅となる。
従って、図17(a)に示すように、この整流電圧のトップ付近においてのみ電流値は急増し、力率改善回路の入力電流は正弦波状からトップ付近が突出した歪波形になり、逆に力率及び変換効率を悪化させてしまう。これは、今後要求されつつある省エネ規制（EPA , ErP等）の規制値強化に対して大きな障害となってしまう。
また、整流電圧のトップ付近において、力率改善回路は電流連続モードで動作しており、スイッチング素子Ｑ１がターンオン時のタイミングにてダイオードＤ１のリカバリ電流が流れて、ＥＭＩノイズの発生を伴う。ここで、第２パルス信号と第１パルス信号は同等のパルス幅であるため、力率改善回路のスイッチング素子Ｑ１と、ＤＣ−ＤＣコンバータのスイッチング素子Ｑ２のオンオフは同時に行われるので、少なくとも各スイッチング素子のターンオン時のＥＭＩノイズの発生が重なりあい、ノイズが増加してしまう。
また、ＡＣ１００Ｖ系入力の整流電圧のトップからボトム付近にかけて全ての範囲で電流連続モードの設計を行った場合には、力率改善回路のリアクトルのインダクタンス値が小さくなり、スイッチング素子のスイッチング電流のピーク値は増加するので、却って力率改善回路の効率を低下させてしまう。
【００３０】
このため、出力電力増大を目的とした定数変更だけでは、米国のＥＰＡが規定する単出力電源における省エネ規制（EPA , ErP等）の規制値、即ち、入力電圧ＡＣ１１５Ｖ／２３０Ｖ時の平均効率８７％以上、力率規定０．９以上（更に将来的に左記より厳しい要求がある）である規格に適合することが困難となる。
【００３１】
本発明は、省エネ規制（EPA , ErP等）のより確実に適合できる効率及び力率に改善し、簡単でかつ安価な力率改善回路を提供することにある。
【課題を解決するための手段】
【００３２】
前記課題を解決するために、本発明による力率改善回路は、交流電源からの交流入力電圧を整流した整流電圧をスイッチング素子のオン／オフにより昇圧するとともに力率を改善して昇圧出力電圧を、第１パルス信号により駆動されるＤＣ−ＤＣコンバータ回路に出力する力率改善回路であって、
前記ＤＣ−ＤＣコンバータ回路の出力電圧に応じたパルス幅の前記第１パルス信号を入力し、前記第１パルス信号のオンパルスが発生した時に、前記整流電圧に応じたパルス幅を有する遅延パルス信号を発生させ、前記第１パルス信号と前記遅延回路からの遅延パルス信号とを合成することにより第２パルス信号を生成する遅延回路と、
前記遅延回路で生成された前記第２パルス信号により前記スイッチング素子を駆動するスイッチ駆動回路と、
前記遅延回路は、前記昇圧出力電圧が予め定められた第１の電圧を超えた場合には前記遅延パルス信号のパルス幅を前記整流電圧が小さくなるに従って狭める補正回路と、を備え、
前記遅延回路は、前記昇圧出力電圧が予め定められた第１の電圧よりも高く設定された第２の電圧を超えた場合には、前記補正回路の遅延パルス信号のパルス幅をより狭いパルス幅に変更する、補正の切替回路を備えることを特徴とする。
【００３３】
また、本発明による力率改善回路は、前記遅延回路は、前記第２パルス信号を、前記第１パルス信号のパルス幅より前記遅延パルス信号のパルス幅だけ狭いパルス幅にすることを特徴とする。
【００３４】
また、本発明による力率改善回路は、前記遅延回路は、前記整流電圧が大きくなるに従って前記遅延パルス信号のパルス幅を広げ、前記第２パルス信号を前記第１パルス信号のパルス幅より狭いパルス幅にすることを特徴とする。
【００３５】
また、本発明による力率改善回路は、前記遅延回路は、前記整流電圧が小さくなるに従って前記遅延パルス信号のパルス幅を狭め、前記整流電圧がボトム領域になったときに前記遅延パルス信号のパルス幅をゼロにすることを特徴とする前記遅延回路は、前記整流電圧が小さくなるに従って前記遅延パルス信号のパルス幅を狭め、前記整流電圧がボトム領域になったときに前記遅延パルス信号のパルス幅をゼロにすることを特徴とする。
【００３６】
また、本発明による力率改善回路は、前記遅延回路は、前記ＤＣ−ＤＣコンバータ回路の負荷が軽くなるに従って前記第２パルス信号を前記第１パルス信号のパルス幅より狭いパルス幅にして、前記ＤＣ−ＤＣコンバータ回路の負荷が所定の負荷電力以下になると前記第２パルス信号のパルス幅をゼロにすることを特徴とする。
【００３７】
また、本発明による力率改善回路は、昇圧用リアクトルを備え、前記昇圧出力電圧が予め定められた第1の電圧よりも小さい場合において、前記整流電圧が大きくなるに従って前記昇圧用リアクトルに流れるスイッチング電流が直流重畳するように設定されたことを特徴とする。
【発明の効果】
【００３８】
本発明によれば、遅延回路が整流電圧に応じたパルス幅を有する遅延パルス信号において、
ＡＣ１００Ｖ系入力時とＡＣ２００Ｖ系入力時との条件で、遅延パルス信号のパルス幅の入力電圧に応じる比率を切り換えて遅延パルス信号を発生させ、ＤＣ−ＤＣコンバータから得る第１パルス信号と遅延パルス信号とを合成することにより力率改善回路の第２パルス信号を生成する。従って、第２パルス信号は、ＡＣ１００Ｖ系入力時とＡＣ２００Ｖ系入力時と共に、交流を整流した電圧に応じてパルス幅を変化させるオンパルス信号となる。
ここで、ＡＣ１００Ｖ系入力時はＡＣ２００Ｖ入力時よりも、交流を整流した整流電圧に応じたパルス幅の変化率を大きくさせることで、より力率と効率の改善を行うことができる。即ち、ＡＣ１００Ｖ系入力とＡＣ２００Ｖ系入力のいづれの入力時でも、交流を整流した整流電圧に応じてパルス幅を変化させた第２パルス信号によりスイッチング素子をオンオフ駆動できるので、省エネ規制（EPA , ErP等）に適合させて、出力電力と連動して効率と力率を改善でき、またＥＭＩ等のノイズを抑制し、簡単でかつ安価な力率改善回路を提供することができる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の力率改善回路の実施の形態を、図面を参照しながら詳細に説明する。
【実施例１】
【００４０】
図１は実施例１の力率改善回路を含むＡＣ−ＤＣコンバータを示す回路図である。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
図１に示すＡＣ−ＤＣコンバータは、交流電源Ｖａｃからの交流入力電圧を整流して整流電圧を出力する整流器ＤＢと、整流器ＤＢの出力端に接続された平滑コンデンサＣ１と、整流器ＤＢの整流電圧を昇圧するとともに力率を改善する力率改善回路（ＰＦＣ）２ａと、力率改善回路２により昇圧された電圧を安定化した直流電圧に変換して負荷に供給するＤＣ−ＤＣコンバータ回路３とを有している。
【００４１】
次に、力率改善回路２ａについて説明する。力率改善回路２ａは、従来の力率改善回路２に対して、検出部１１ａとＰＦＣ制御回路１０ａが異なる。すなわち、交流入力電圧を整流した整流電圧を検出する抵抗Ｒ１と抵抗Ｒ２とで構成される検出部１１ａには、抵抗Ｒ２ａが追加され、ＰＦＣ制御回路１０ａにはＰＮＰトランジスタＱ１０が追加されている。
【００４２】
図１において、抵抗Ｒ１と抵抗Ｒ２及び抵抗Ｒ２ａで構成される検出部１１ａは、交流入力電圧を整流した整流電圧を検出し、検出された整流電圧をダイオードＤ３のカソードに出力する。ここで、抵抗Ｒ２ａの両端にはＰＮＰトランジスタＱ１０のエミッタ端子とコレクタ端子に接続され、後述するようにＰＮＰトランジスタＱ１０のオンオフ動作切替により、検出された整流電圧値を切替えてダイオードＤ３のカソードに出力する。
【００４３】
ＰＦＣ制御回路１０ａのＰＮＰトランジスタＱ１０のベース端子は、交流入力過電圧補正回路１３ａに接続されている。交流入力過電圧補正回路１３ａは、抵抗Ｒ１５〜１８、トランジスタＱ９，ダイオードＤ５からなる。ＰＦＣ制御回路１０ａの抵抗Ｒ１４の両端には、トランジスタＱ９のコレクタ、エミッタ端子が接続され、トランジスタＱ９のベース・エミッタ間には抵抗Ｒ１７が接続され、トランジスタＱ９のベース端子には抵抗Ｒ１６の一端とが接続され、抵抗Ｒ１４の他端とトランジスタＱ９のエミッタ端子と抵抗Ｒ１７の他端とは整流器ＤＢの負極端子に接続されている。
抵抗Ｒ１６の他端には抵抗Ｒ１５の一端と抵抗Ｒ１８の一端とＰＮＰトランジスタＱ１０のベース端子とが接続され、抵抗Ｒ１５の他端は、抵抗Ｒ３の一端とダイオードＤ２のカソードとコンデンサＣ３の一端とＤＤ制御回路２０のＶｃｃ電圧端子とに接続されている。抵抗Ｒ１８の他端は、ダイオードＤ５のアノードに接続され、ダイオードＤ５を介してダイオードＤ２のアノードと補助巻線Ｐ２の一端とに接続されている。なお、補助巻線Ｐ２の他端は、整流器ＤＢの負極端子に接続されている。
【００４４】
以上の構成によれば、トランスＴ１の補助巻線Ｐ２の電圧のＯＮ−ＯＮ電圧（1次巻線Ｐ１の電圧と同極性方向の電圧）は、ＰＦＣ出力電圧に比例したマイナス電圧である。補助巻線Ｐ２の電圧のＯＮ−ＯＮ電圧と＋Ｖcc電圧との直列電圧を抵抗Ｒ１５と抵抗Ｒ１８との直列抵抗で分圧し、その直列抵抗の分圧点とグランドＧＮＤ間の電圧を抵抗Ｒ１６と抵抗Ｒ１７とで分圧して検出し、検出された分圧電圧をトランジスタＱ９のベースに印加される。
また、前述の抵抗Ｒ１５と抵抗Ｒ１８の分圧点ｈと、検出部１１ａの抵抗Ｒ１及び抵抗Ｒ２と抵抗Ｒ２ａとの直列抵抗の分圧点ｇとの電位差をＰＮＰトランジスタＱ１０のエミッタ・ベース間電圧で検出する。ここで、交流入力電圧ＡＣ１００Ｖ系の場合には、検出部１１ａの直列抵抗の分圧点ｇの電位と抵抗Ｒ１５と抵抗Ｒ１８との分圧点ｈとの電位差がＰＮＰトランジスタＱ１０のエミッタ・ベース間電圧未満になるように設定する。すなわち、交流入力電圧ＡＣ２００Ｖ系時にＰＮＰトランジスタＱ１０がオン状態になるよう、ＡＣ１００Ｖ系の範囲を超え、ＡＣ２００Ｖ系の範囲との間の電圧範囲内で切り替わるように抵抗値を設定する。
なお、図２に交流入力電圧とＰＦＣ出力電圧との関係を示す。図２に示すように、ＰＦＣ出力電圧は交流入力電圧にほぼ比例して上昇する。
【００４５】
図３に、交流入力電圧と検出部１１の出力電圧ｆであるダイオードＤ３のカソード電位との関係図を示す。
図３（ａ）に示すように、ＡＣ１００Ｖ系の場合には検出部１１の出力電圧ｆは、ＡＣ２００Ｖ系に比較して高い比率の電圧を出力する。
また、ＡＣ２００Ｖ系時においては、入力電圧α点を超えた交流入力電圧にてＰＮＰトランジスタＱ１０がオン状態となって、検出部１１の検出電圧は切り替わり、図３（ｂ）に示す特性に移行する。交流入力電圧の振幅が０Ｖ付近の入力電圧β点以下になるとＰＮＰトランジスタＱ１０のエミッタ・ベース間にかかる電圧が閾値未満になりＰＮＰトランジスタＱ１０はオフし、検出部１１の出力電圧ｆが上昇するが、交流入力電圧は低電圧であるため、遅延パルス信号に影響を与えない。
【００４６】
次にこのように構成された図1に示すＰＦＣ制御回路１０の動作を図４〜図６を参照しながら説明する。
図４は交流入力電圧を整流した整流後分圧信号である。図５は定格負荷時において、整流後分圧信号のトップ付近Ａにおける遅延回路内の各信号のタイミングチャートである。図６は定格負荷時において、整流後分圧信号のボトム付近Ｂにおける遅延回路内の各信号のタイミングチャートである。図７は交流入力電圧の整流後分圧信号ｆとスイッチング素子Ｑ１に流れる電流波形を示すである。
【００４７】
図４に示すように、交流入力電圧１００Ｖ系において、従来の交流入力電圧を整流した整流後分圧信号よりも、本発明の実施例１の整流後分圧信号の方が大きい値になっている。
図１２に示すように、従来では交流入力電圧２００Ｖ系においてのみ、遅延回路１２による遅延パルス信号を発生させて、ＤＤ制御回路２０からのパルス信号ａがオンになった時刻ｔ１を起点とし、遅延パルス信号分遅延させた時刻ｔ２からＰＦＣゲート信号ｄを出力させて、ＰＦＣゲート信号ｄによりスイッチング素子Ｑ１をオンさせていた。しかし、本実施例では図５に示すように、交流入力電圧１００Ｖ系でも、交流入力電圧波形のトップ付近Ａにおいて遅延回路１２による遅延パルス信号を発生させ、ＰＦＣゲート信号ｄのパルス幅を狭くする補正を行う。
【００４８】
ここで、ＤＣ−ＤＣコンバータ回路３の負荷が従来の1.5倍の電力の場合、ＤＤ制御回路２０からのパルス信号ａの幅も比例して広がる。このため力率改善回路２ａのリアクトルＬ１に流れる電流は増加し、図７に示すように交流入力電圧波形のトップ付近Ａにおいて直流重畳する。しかし、前述の交流入力電圧波形のトップ付近ＡにおいてＰＦＣゲート信号ｄのパルス幅を狭くする補正がされるので、スイッチング素子Ｑ１のスイッチング電流は抑制され、ほぼ交流入力電圧波形に相似した包絡線状のスイッチング電流になる。
なお、定格負荷時における整流後分圧信号のボトム付近Ｂにおける遅延回路内の各信号は図６に示すように、検出部１１の電位が低いのでトランジスタＱ８がオンし、遅延パルス信号は発生しない。
【００４９】
また、交流入力電圧２００Ｖ系においては、検出部１１の電位ｆは従来と同様の電位に切り替わり、交流入力電圧波形のトップ付近Ａにおいて遅延回路１２による遅延パルス信号を発生させ、ＰＦＣゲート信号ｄのパルス幅を狭くする補正を行う。ここで、ＤＣ−ＤＣコンバータ回路３の負荷が従来の1.5倍の電力の場合においても、２００Ｖ系においては入力電圧が１００Ｖ系よりも2倍高い比率分、入力電流は１／２となるのでリアクトルＬ１に流れるスイッチング電流は直流重畳に至らない。
図８に、実施例１又は従来の力率改善回路を使用したＡＣ−ＤＣコンバータの出力電力対効率特性を示す。
【実施例２】
【００５０】
図９は実施例２の力率改善回路内のＰＦＣ制御回路図の詳細図である。実施例１では、検出部１１の電圧をダイオードＤ３でＰＦＣ制御回路に入力したが、実施例２では、ダイオードＤ３をトランジスタＱ１１で構成する。トランジスタＱ１１に置きかえることで、検出部１１の電圧をより高感度に検出する。
【００５１】
このように実施例１乃至実施例２によれば、交流入力電圧に応じてオンパルス幅が変化したＰＦＣゲート信号によりスイッチング素子Ｑ１を駆動できるので、省エネ規制（EPA , ErP等）に適合させて力率を改善でき、簡単でかつ安価な力率改善回路を提供することができる。
【００５２】
また、力率及びＰＦＣ出力電圧の昇圧量を制御でき、力率改善回路専用の制御ＩＣを使用することなく簡単で安価で高効率のアクティブフィルターを構成できる。
【００５３】
また、交流入力電圧を整流した整流電圧に応じて遅延パルス信号のパルス幅が変化するので、発振周波数が固定で且つスイッチング素子がオンする期間のジッター効果があり、ＥＭＩ等のノイズ発生を抑えられる。特に、入力電圧が１００Ｖ系の場合における、交流入力電圧波形のトップ付近Ａにおいて直流重畳した場合には、遅延パルス信号による力率改善回路のスイッチング素子Ｑ１がオンするタイミングはＤＣ−ＤＣコンバータ回路３のスイッチング素子Ｑ２のオンするタイミングよりも遅延するため、スイッチング素子によるＥＭＩのノイズ発生を分散して抑えることができる。
【図面の簡単な説明】
【００５４】
【図１】実施例１の力率改善回路を含むＡＣ−ＤＣコンバータを示す回路図である。
【図２】実施例１の交流入力電圧とＰＦＣ出力電圧との関係を示す図である。
【図３】交流入力電圧を整流した整流後分圧信号を示す図である。
【図４】実施例１及び従来技術の交流入力電圧ＡＣ１００Ｖ系における、交流入力電圧を整流した整流後分圧信号を示す図である。
【図５】実施例１の定格負荷時において、整流後分圧信号のトップ付近における遅延回路内の各信号のタイミングチャートである。
【図６】実施例１の定格負荷時において、整流後分圧信号のボトム付近における遅延回路内の各信号のタイミングチャートである。
【図７】実施例１の交流入力電圧の交流入力電圧ＡＣ１００Ｖ系における、整流後分圧信号ｆとスイッチング素子Ｑ１に流れるドレイン電流ＰＦＣＩｄとの波形を示す図である。
【図８】実施例１又は従来の力率改善回路を使用したＡＣ−ＤＣコンバータの交流入力電圧ＡＣ１００Ｖ系における出力電力対効率特性図である。
【図９】実施例２の力率改善回路内のＰＦＣ制御回路図の詳細図である。
【図１０】従来の力率改善回路を含むＡＣ−ＤＣコンバータを示す回路図である。
【図１１】従来技術の交流入力電圧を整流した整流後分圧信号を示す図である。
【図１２】従来技術の定格負荷時において、整流後分圧信号のトップ付近における遅延回路内の各信号のタイミングチャートである。
【図１３】従来技術の定格負荷時において、整流後分圧信号のボトム付近における遅延回路内の各信号のタイミングチャートである。
【図１４】従来技術の交流入力電圧の整流後分圧信号ｆとスイッチング素子Ｑ１に流れる電流波形を示すである。
【図１５】従来技術の交流入力電圧とＰＦＣ出力電圧との関係を示す図である。
【図１６】従来技術の軽負荷時の力率改善回路の各信号の波形を示す図である。
【図１７】従来技術において、負荷電力を１．５倍に増加した場合の入力電流波形を示す図である。
【符号の説明】
【００５５】
Ｖａｃ  交流電源
ＤＢ  整流器
Ｔ１  トランス
Ｐ１  １次巻線
Ｓ１  ２次巻線
Ｐ２  補助巻線
Ｌ１  昇圧リアクトル
Ｄ１〜Ｄ５  ダイオード
Ｑ１，Ｑ２  スイッチング素子
Ｑ３〜Ｑ１１  トランジスタ
Ｃ２，Ｃ１２  平滑コンデンサ
Ｃ１，Ｃ３，Ｃ４  コンデンサ
Ｒ１〜Ｒ１９  抵抗
ＰＣ１  フォトカプラ
２，２ａ，２ｂ  力率改善回路
３  ＤＣ−ＤＣコンバータ回路
１０，１０ａ，１０ｂ  ＰＦＣ制御回路
１１，１１ａ  検出部
１２  遅延回路
１３，１３ａ  交流入力過電圧補正回路
２０  ＤＤ制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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