(57)【特許請求の範囲】
【請求項１】
バイナリ波形を有する入力信号をデュオバイナリ信号に等化し、シンボルレートクロック信号のタイミングにおいて前記デュオバイナリ信号のレベルを複数の閾値に対して判別して判別結果を出力する等化回路と、
前記判別結果に基づいて前記シンボルレートクロック信号の位相のずれを表す位相比較結果を出力する位相比較回路と、
前記位相比較結果に基づいて前記シンボルレートクロック信号の周期を増加または減少させる位相調整回路と、
を備えることを特徴とするクロック再生回路。
【請求項２】
前記複数の閾値は、所定のプラスおよび／またはマイナスの閾値とゼロ閾値とを含むことを特徴とする請求項１記載のクロック再生回路。
【請求項３】
前記位相比較回路は、プラス閾値またはマイナス閾値を用いた判別結果によって遷移を検出した後に、ゼロ閾値の判別結果の正負を元に前記位相比較結果を得ることを特徴とする請求項２記載のクロック再生回路。
【請求項４】
前記位相比較回路は、シンボルレートで時間的に隣接する２ビットの判別結果を用いて４種類の遷移を検出することで前記位相比較結果を得ることを特徴とする請求項１記載のクロック再生回路。
【請求項５】
前記等化回路は、前記判別結果に係る信号を帰還させて前記入力信号に対する等化を行うことを特徴とする請求項１記載のクロック再生回路。
【請求項６】
前記等化回路は、前記判別結果を表す信号に対して所定のインパルス応答を有するフィルタを備え、該フィルタの出力信号を前記入力信号に加算して前記デュオバイナリ信号とすることを特徴とする請求項５記載のクロック再生回路。
【請求項７】
バイナリ波形を有する入力信号をデュオバイナリ信号に等化し、シンボルレートクロック信号のタイミングにおいて前記デュオバイナリ信号のレベルを複数の閾値に対して判別して判別結果を出力するステップと、
前記判別結果に基づいて前記シンボルレートクロック信号の位相のずれを表す位相比較結果を得るステップと、
前記位相比較結果に基づいて前記シンボルレートクロック信号の周期を増加または減少させるステップと、
を含むことを特徴とするクロック再生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の記載］
本発明は、日本国特許出願：特願２００８−２３８２００号（２００８年９月１７日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、クロック再生回路およびクロック再生方法に係り、特に高速シリアル通信に好適なクロック再生回路に関する。
【背景技術】
【０００２】
シリアル通信の受信回路は、入力されるデータ波形を最適なタイミングで受信するために、クロック再生回路を用いて受信に用いるクロック信号の位相を調整する。クロック再生回路を用いることで、入力されたデータ波形に対して、波形の遷移点から最もタイミングマージンの大きい位置にクロック信号の位相を調整することができる。クロック再生回路では、このようなタイミングの調整を行うために、現在のクロック信号の位相が入力されたデータ波形に対して早いか、遅いかを判断する必要がある。このような判断を行う回路は、位相比較器と呼ばれ、位相比較結果を元にしたフィードバック制御によってクロック信号の位相は、最適な位置に調整される。【０００３】
特に高速なシリアル通信では、位相比較結果をディジタルで出力するバイナリ型の位相比較器が広く用いられている。非特許文献１に示される位相検出器を適用したクロック再生回路の例を図８に示す。図８において、クロック再生回路は、ゼロ閾値判別回路７０２、７０３、位相比較回路７０６、位相調整回路７０９を備える。【０００４】
ゼロ閾値判別回路７０２、７０３は、オーバサンプルクロック信号７１０の互いに逆相となるクロック信号Ｃｌｋ、Ｃｌｋｂでそれぞれ入力信号７０１をサンプリングして信号７０４、７０５として位相比較回路７０６に出力する。また、ゼロ閾値判別回路７０２の出力を、入力信号７０１をリタイミングした信号である出力信号７１１とする。【０００５】
位相比較回路７０６は、入力した信号７０４、７０５を元にオーバサンプルクロック信号７１０の位相調整のためのｕｐ、ｄｏｗｎ信号に相当する信号７０７、７０８を位相調整回路７０９に出力する。【０００６】
位相調整回路７０９は、位相補間回路及びディジタル制御回路、またはＶＣＯ及びチャージポンプなどで構成され、信号７０７、７０８に応じて、出力するオーバサンプルクロック信号７１０の位相を前後に変化させる。【０００７】
このような位相比較器は、図９に示すデータ中心での判別結果Ａと判別結果Ｃ、データ遷移点での判別結果Ｂの、計３点の判別結果を用いる。これらのサンプル値は、ゼロ閾値に対してバイナリ判定されたディジタルデータとする。図９（ａ）に示すように、クロックの位相がデータの中心位置よりも遅い（向かって右方向にずれる）の場合は、判別結果ＡとＢのＸＯＲ演算結果が１となり、クロックの位相を遅らせるためのｕｐ信号が得られる。また、図９（ｂ）に示すように、クロックの位相がデータの中心位置よりも早い（向かって左方向にずれる）の場合は、判別結果ＢとＣのＸＯＲ演算結果が１となり、クロックの位相を早めるためのｄｏｗｎ信号が得られる。【０００８】
【非特許文献１】Ａｌｅｘａｎｄｅｒ，  Ｊ．  Ｄ．  Ｈ．，“Ｃｌｏｃｋ  Ｒｅｃｏｖｅｒｙ  ｆｒｏｍ  Ｒａｎｄｏｍ  Ｂｉｎａｒｙ  Ｓｉｇｎａｌｓ”，  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｌｅｔｔｅｒｓ  １１，  ２２  （３０ｔｈ  Ｏｃｔｏｂｅｒ  １９７５），ｐ５４１−５４２
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以下の分析は本発明において与えられる。【００１０】
しかしながら、従来の技術を用いる場合、データ中心タイミングでの判別結果に加えて、データ遷移点タイミングでの判別結果が必要となる。したがって、データの受信に必要なクロック信号のレート（シンボルレート）と比較して、２倍のレートのクロック信号を用いたサンプル（オーバーサンプル）が必要となる。レートが２倍のクロック信号を用いる代わりに、多相のクロック信号を用いることでオーバーサンプルを実現することもできるが、必要なクロック信号の数が倍になる。その結果、クロック分配に必要な電力が２倍になってしまう。さらに、クロック信号の数が増えることで素子ばらつきの影響が大きくなるために、異なるクロック間の位相差を正確に保つことが困難となる。【００１１】
したがって、本発明の目的は、バイナリ波形を有する入力信号を高速かつ低消費電力で再生するクロック再生回路およびクロック再生方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の１つのアスペクト（側面）に係るクロック再生回路は、バイナリ波形を有する入力信号をデュオバイナリ信号に等化し、シンボルレートクロック信号のタイミングにおいてデュオバイナリ信号のレベルを複数の閾値に対して判別して判別結果を出力する等化回路と、判別結果に基づいてシンボルレートクロック信号の位相のずれを表す位相比較結果を出力する位相比較回路と、位相比較結果に基づいてシンボルレートクロック信号の周期を増加または減少させる位相調整回路と、を備える。【００１３】
本発明の他のアスペクト（側面）に係るクロック再生方法は、バイナリ波形を有する入力信号をデュオバイナリ信号に等化し、シンボルレートクロック信号のタイミングにおいてデュオバイナリ信号のレベルを複数の閾値に対して判別して判別結果を出力するステップと、判別結果に基づいてシンボルレートクロック信号の位相のずれを表す位相比較結果を得るステップと、位相比較結果に基づいてシンボルレートクロック信号の周期を増加または減少させるステップと、を含む。
【発明の効果】
【００１４】
本発明によれば、シンボルレートクロック信号のみでクロックタイミングを再生できるため、高速かつ低電力に動作可能である。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例に係るクロック再生回路の構成を示すブロック図である。
【図２】デュオバイナリ信号の波形の例を示す図である。
【図３】本発明の実施例に係る位相比較回路の一例の回路図である。
【図４】位相比較回路の一例におけるデュオバイナリ信号の遷移検出を表す図である。
【図５】本発明の実施例に係る位相比較回路の他の回路図である。
【図６】位相比較回路の他の例におけるデュオバイナリ信号の遷移検出を表す図である。
【図７】本発明の実施例に係るクロック再生回路の動作を表すタイミングチャートである。
【図８】従来のクロック再生回路の構成を示すブロック図である。
【図９】従来のクロック再生回路における信号検出方法を示す図である。
【発明を実施するための最良の形態】
【００１６】
本発明の実施形態に係るクロック再生回路は、バイナリ波形を有する入力信号をデュオバイナリ信号に等化し、シンボルレートクロック信号のタイミングにおいてデュオバイナリ信号のレベルを複数の閾値に対して判別して判別結果を出力する等化回路と、判別結果に基づいてシンボルレートクロック信号の位相のずれを表す位相比較結果を出力する位相比較回路と、位相比較結果に基づいてシンボルレートクロック信号の周期を増加または減少させる位相調整回路と、を備える。
本発明のクロック再生回路において、複数の閾値は、所定のプラスおよび／またはマイナスの閾値とゼロ閾値とを含むことが好ましい。
本発明のクロック再生回路において、位相比較回路は、プラス閾値またはマイナス閾値を用いた判別結果によって遷移を検出した後に、ゼロ閾値の判別結果の正負を元に位相比較結果を得ることが好ましい。
本発明のクロック再生回路において、位相比較回路は、シンボルレートで時間的に隣接する２ビットの判別結果を用いて４種類の遷移を検出することで位相比較結果を得ることが好ましい。
本発明のクロック再生回路において、等化回路は、判別結果に係る信号を帰還させて入力信号に対する等化を行うことが好ましい。
本発明のクロック再生回路において、等化回路は、判別結果を表す信号に対して所定のインパルス応答を有するフィルタを備え、該フィルタの出力信号を入力信号に加算してデュオバイナリ信号とすることが好ましい。
また、本発明の実施形態に係るクロック再生回路は、デュオバイナリ波形にイコライズされた入力波形に対するシンボルレートの判別結果を用いて位相比較結果を得る。【００１７】
本発明のクロック再生回路において、入力データ波形をデュオバイナリ波形にイコライズし、イコライズ後の信号波形を複数の閾値に対して判別した結果から位相比較結果を得るようにしてもよい。【００１８】
本発明のクロック再生回路において、シンボルレートの判別結果が、プラス閾値、マイナス閾値及びゼロ閾値に対しする判別結果であることが好ましい。【００１９】
本発明のクロック再生回路において、位相比較が、プラス閾値及びマイナス閾値を用いて判別結果で遷移を検出した後に、ゼロ閾値判別結果の正負を元に位相比較の極性（ｕｐ／ｄｏｗｎ）を選択することが好ましい。【００２０】
本発明のクロック再生回路において、位相比較が隣接する２ビットの判別結果を用いて４種類の遷移を検出することで行われることが好ましい。【００２１】
本発明のクロック再生回路において、ゼロ閾値判別結果がバリナリ出力であり、位相比較結果がバリナリデータであることが好ましい。【００２２】
本発明のクロック再生回路において、デュオバイナリ波形へのイコライズが判定帰還型のイコライズ回路により行われることが好ましい。【００２３】
以下、実施例に即し、図面を参照して詳細に説明する。
【実施例１】
【００２４】
図１は、本発明の実施例に係るクロック再生回路の構成を示すブロック図である。図１において、クロック再生回路は、判定帰還型の等化回路１０、位相比較回路１１、位相調整回路１２、デュオバイナリデコーダ回路１３を備える。【００２５】
等化回路１０は、加算器２１、ゼロ閾値判別回路２２、プラス閾値判別回路２３、マイナス閾値判別回路２４、ＦＩＲフィルタ(Finite Impulse Response Filter)２５、２６を備え、ディジタル判別値を元にアナログ出力をフィードバックするように構成される。加算器２１は、バイナリ波形を有する入力信号Ｖｉｎと、ＦＩＲフィルタ２５、２６のそれぞれの出力信号とを加算したデュオバイナリ信号Ｄを、ゼロ閾値判別回路２２、プラス閾値判別回路２３、マイナス閾値判別回路２４に出力する。ゼロ閾値判別回路２２、プラス閾値判別回路２３、マイナス閾値判別回路２４は、シンボルレートクロック信号Ｃｌｋの例えば立ち上がりタイミングにおいてデュオバイナリ信号Ｄがそれぞれゼロ閾値Ｖ０、プラス閾値Ｖ＋、マイナス閾値Ｖ−を超えたか否かを判別し、それぞれの判別結果信号ＶＣ、ＶＨ、ＶＬを位相比較回路１１に出力する。また、プラス閾値判別回路２３は、判別結果信号ＶＨをＦＩＲフィルタ２５およびデュオバイナリデコーダ回路１３に出力する。また、マイナス閾値判別回路２４は、判別結果信号ＶＬをＦＩＲフィルタ２６およびデュオバイナリデコーダ回路１３に出力する。ＦＩＲフィルタ２５は、判別結果信号ＶＨに対して所定のインパルス応答を有する信号を加算器２１に出力する。ＦＩＲフィルタ２６は、判別結果信号ＶＬに対して所定のインパルス応答を有する信号を加算器２１に出力する。【００２６】
位相比較回路１１は、入力した判別結果信号ＶＣ、ＶＨ、ＶＬを元にシンボルレートクロック信号Ｃｌｋの位相調整のための信号Ｕｐ、Ｄｏｗｎを位相調整回路１２に出力する。【００２７】
位相調整回路１２は、位相補間回路及びディジタル制御回路、またはＶＣＯ及びチャージポンプなどで構成され、信号Ｕｐ、Ｄｏｗｎに応じて、出力するシンボルレートクロック信号Ｃｌｋの位相を前後に変化させる。すなわち、信号Ｕｐがアクティブの時にシンボルレートクロック信号Ｃｌｋの位相を早めるように、信号Ｄｏｗｎがアクティブの時にシンボルレートクロック信号Ｃｌｋの位相を遅くするように調整したシンボルレートクロック信号Ｃｌｋを出力する。【００２８】
このようなフィードバック制御により、デュオバイナリ信号Ｄに対して適切なタイミングのシンボルレートクロック信号Ｃｌｋが再生される。【００２９】
デュオバイナリデコーダ回路１３は、デュオバイナリコードを示す判別結果信号ＶＣ、ＶＨを元にバイナリ波形を有する出力信号Ｖｏｕｔをデコードして出力する。【００３０】
以上のような構成のクロック再生回路は、バイナリ波形を有する入力信号Ｖｉｎをデュオバイナリ信号Ｄを介してシンボルレートクロック信号Ｃｌｋでリタイミングして出力信号Ｖｏｕｔを出力する。このようなシンボルレートでのクロック再生を実現するために、入力信号Ｖｉｎをデュオバイナリ信号Ｄへとイコライズ（等化）する。【００３１】
デュオバイナリ信号Ｄへのイコライズは、バイナリデータ列（１、−１）を、ｚ関数１＋ｚ−１で表される伝達関数で処理することに相当する。１＋ｚ−１の伝達関数は、１ビットの符号間干渉に相当し、例えば現在の伝送データが−１であって１ビット前の伝送データが１であるならば、デュオバイナリ信号Ｄは０になる。また、現在の伝送データと１ビット前の伝送データが共に１であるならば、デュオバイナリ信号Ｄは、２となる。その結果、デュオバイナリ信号Ｄは、図２に示すような３値信号となり、準位間の遷移は、１→０→−１、−１→０→１、１→０→０、−１→０→０、０→０→−１、０→０→１となる。これらの遷移の周波数は、元のバイナリデータである入力信号Ｖｉｎと比較して低周波であるため、シンボルレートの判別結果を用いて低速で位相比較が可能となる。デュオバイナリ信号Ｄは、適切な電圧値を持ったプラス閾値Ｖ＋及びマイナス閾値Ｖ−に対してシンボルレートクロック信号Ｃｌｋのクロックタイミングｔｋ−１〜ｔｋ＋１で判別される。ここでｋは、シンボルレートクロックタイミングのカウント値（時間順）を表す。【００３２】
図３は、位相比較回路の一例の回路図である。位相比較回路１１ａは、インバータ回路ＩＮＶ１、単位位相比較回路３１を備える。単位位相比較回路３１は、ＮＯＲ回路ＮＯＲ１、インバータ回路ＩＮＶ２〜ＩＮＶ４、ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２を備える。位相比較回路１１ａは、シンボルレートで入力されるプラス閾値の判別結果信号ＶＨ［ｋ−１］、ＶＨ［ｋ］及びゼロ閾値の判別結果信号ＶＣ［ｋ］を元にして論理演算を行い、信号Ｕｐ［ｋ］または信号Ｄｏｗｎ［ｋ］を出力する。なお、位相比較回路１１ａは、判別結果信号ＶＨ［ｋ］から判別結果信号ＶＨ［ｋ−１］を得るために図示されないラッチ回路等を備えることが好ましい。【００３３】
インバータ回路ＩＮＶ１は、判別結果信号ＶＨ［ｋ−１］を反転して、ＮＯＲ回路ＮＯＲ１の一方に入力端に出力する。ＮＯＲ回路ＮＯＲ１は、他方の入力端に判別結果信号ＶＨ［ｋ］を入力し、出力端をＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２のそれぞれの一方の入力端に接続する。ＮＡＮＤ回路ＮＡＮＤ１は、他方の入力端にインバータ回路ＩＮＶ２で反転した判別結果信号ＶＣ［ｋ］を入力し、出力をインバータ回路ＩＮＶ３で反転して信号Ｕｐ［ｋ］を出力する。ＮＡＮＤ回路ＮＡＮＤ２は、他方の入力端に判別結果信号ＶＣ［ｋ］を入力し、出力をインバータ回路ＩＮＶ４で反転して信号Ｄｏｗｎ［ｋ］を出力する。【００３４】
このような構成の位相比較回路１１ａにおいて、ＮＯＲ回路ＮＯＲ１は、遷移検出部として機能し、インバータ回路ＩＮＶ２〜ＩＮＶ４、ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２は、Ｕｐ／Ｄｏｗｎ決定部として機能する。すなわち、位相比較回路１１ａは、図４の（ａ）、（ｂ）に示すいずれかの遷移を検出して信号Ｕｐまたは信号Ｄｏｗｎを出力する。【００３５】
次に、位相比較回路１１ａの動作原理について説明する。３値信号における１→０→−１及び１→０→０の遷移に着目すると、データとクロックが信号Ｕｐを出力すべき位相関係（図４（ａ））では、０準位の符号がマイナスになり、信号Ｄｏｗｎを出力すべき位相関係（図４（ｂ））では、０準位の符号がプラスとなる。一方、１→０→１の遷移に着目すると、０準位の符号とＵｐ／Ｄｏｗｎの関係が上記とは逆になる。【００３６】
ここで、入力されるデュオバイナリ信号のデータ列は、１＋ｚ−１の伝達関数に従うため、後者の１→０→１の遷移は、データ列に含まれない。なぜならば、［１，０，１］のデータ列をデュオバイナリと逆の伝達関数１／（１＋ｚ−１）で処理するとデータ列は、［１，−１，２］となるため、入力がバイナリデータであることと矛盾する。そこで、位相比較回路１１ａは、隣接する２ビットで１→０の遷移を検出した場合、０準位の符号を元に、出力すべき位相比較結果を一意に決定する。すなわち、ＶＣ［ｋ］＜０で信号Ｕｐ、ＶＣ［ｋ］＞０で信号Ｄｏｗｎを出力する。判別結果がバイナリデータである場合は、ＶＣ［ｋ］＝＝−１で信号Ｕｐ、ＶＣ［ｋ］＝＝１で信号Ｄｏｗｎを出力する。なお、ここでは「−１」は、論理回路において「０」を表し、以下においても同様とする。【００３７】
さらに、デュオバイナリ信号は、上記と同様の理由で、隣接２ビット間に−１→１、１→−１の遷移を含まない。つまり、プラス閾値を横切る遷移は、すべて０準位への遷移となる。そこで、位相比較回路１１ａは、隣接する２ビット間のプラス閾値に対する判別結果を用いて１→０の遷移を検出する。すなわち、ＶＨ［ｋ］＝＝１、ＶＨ［ｋ−１］＝＝−１で、１→０の遷移を検出する。【００３８】
以上の関係は、下記の論理演算式で表され、これら論理演算を実現する回路構成の例が図３に示される。
Ｕｐ［ｋ］＝（ＶＨ［ｋ］＝＝−１）＆＆（ＶＨ［ｋ−１］＝＝１）＆＆（ＶＣ［ｋ］＝＝−１）
Ｄｏｗｎ［ｋ］＝（ＶＨ［ｋ］＝＝−１）＆＆（ＶＨ［ｋ−１］＝＝１）＆＆（ＶＣ［ｋ］＝＝１）【００３９】
このように位相比較回路１１ａは、隣接する２ビットの非ゼロ閾値判別結果を用いて０準位への遷移を検出し、隣接する２ビットのゼロ閾値の判別結果の正負を元に、信号Ｕｐ、Ｄｏｗｎいずれかを出力する。【００４０】
図５は、本発明のクロック再生回路で用いる位相比較回路の他の例の回路図である。図５において、位相比較回路１１ｂは、インバータ回路ＩＮＶ５〜ＩＮＶ１０、単位位相比較回路３１ａ〜３１ｄ、ＯＲ回路ＯＲ１、ＯＲ２を備える。ここで単位位相比較回路３１ａ〜３１ｄは、図３に示す単位位相比較回路３１と同一である。【００４１】
単位位相比較回路３１ａは、プラス閾値の判別結果信号ＶＨ［ｋ−１］をインバータ回路ＩＮＶ５を介した信号と、判別結果信号ＶＨ［ｋ］と、ゼロ閾値の判別結果信号ＶＣ［ｋ］とを入力して、位相比較結果となる信号Ｕｐａ［ｋ］、Ｄｏｗｎａ［ｋ］を出力する。単位位相比較回路３１ｂは、プラス閾値の判別結果信号ＶＨ［ｋ−１］と、判別結果信号ＶＨ［ｋ］をインバータ回路ＩＮＶ６を介した信号と、ゼロ閾値の判別結果信号ＶＣ［ｋ−１］をインバータ回路ＩＮＶ７を介した信号とを入力して、位相比較結果となる信号Ｕｐｂ［ｋ］、Ｄｏｗｎｂ［ｋ］を出力する。単位位相比較回路３１ｃは、マイナス閾値の判別結果信号ＶＬ［ｋ−１］をインバータ回路ＩＮＶ８を介した信号と、判別結果信号ＶＬ［ｋ］と、ゼロ閾値の判別結果信号ＶＣ［ｋ−１］とを入力して、位相比較結果となる信号Ｕｐｃ［ｋ］、Ｄｏｗｎｃ［ｋ］を出力する。単位位相比較回路３１ｄは、マイナス閾値の判別結果信号ＶＬ［ｋ−１］と、判別結果信号ＶＬ［ｋ］をインバータ回路ＩＮＶ９を介した信号と、ゼロ閾値の判別結果信号ＶＣ［ｋ］をインバータ回路ＩＮＶ１０を介した信号とを入力して、位相比較結果となる信号Ｕｐｄ［ｋ］、Ｄｏｗｎｄ［ｋ］を出力する。なお、位相比較回路１１ｂは、判別結果信号ＶＨ［ｋ］から判別結果信号ＶＨ［ｋ−１］を得るために、判別結果信号ＶＬ［ｋ］から判別結果信号ＶＬ［ｋ−１］を得るために、判別結果信号ＶＣ［ｋ］から判別結果信号ＶＣ［ｋ−１］を得るために、それぞれ図示されないラッチ回路等を備えることが好ましい。【００４２】
ＯＲ回路ＯＲ１は、信号Ｕｐａ［ｋ］〜Ｕｐｄ［ｋ］の論理和をとって信号Ｕｐ［ｋ］として出力する。ＯＲ回路ＯＲ２は、信号Ｄｏｗｎａ［ｋ］〜Ｄｏｗｎｄ［ｋ］の論理和をとって信号Ｄｏｗｎ［ｋ］として出力する。【００４３】
このような構成の単位位相比較回路３１ａ〜３１ｄは、図６（ａ）、（ｂ）のそれぞれに示されるように４種類の遷移を検出して４組の位相比較情報である信号Ｕｐ、Ｄｏｗｎを出力する。すなわち、図６に示される４つの遷移から信号Ｕｐ、Ｄｏｗｎを得るための論理演算式は、下記のように表される。
Ｕｐａ［ｋ］＝（ＶＨ［ｋ］＝＝−１）＆＆（ＶＨ［ｋ−１］＝＝１）＆＆（ＶＣ［ｋ］＝＝−１）
Ｄｏｗｎａ［ｋ］＝（ＶＨ［ｋ］＝＝−１）＆＆（ＶＨ［ｋ−１］＝＝１）＆＆（ＶＣ［ｋ］＝＝１）
Ｕｐｂ［ｋ］＝（ＶＨ［ｋ］＝＝１）＆＆（ＶＨ［ｋ−１］＝＝−１）＆＆（ＶＣ［ｋ−１］＝＝１）
Ｄｏｗｎｂ［ｋ］＝（ＶＨ［ｋ］＝＝１）＆＆（ＶＨ［ｋ−１］＝＝−１）＆＆（ＶＣ［ｋ−１］＝＝−１）
Ｕｐｃ［ｋ］＝（ＶＬ［ｋ］＝＝−１）＆＆（ＶＬ［ｋ−１］＝＝１）＆＆（ＶＣ［ｋ−１］＝＝−１）
Ｄｏｗｎｃ［ｋ］＝（ＶＬ［ｋ］＝＝−１）＆＆（ＶＬ［ｋ−１］＝＝１）＆＆（ＶＣ［ｋ−１］＝＝１）
Ｕｐｄ［ｋ］＝（ＶＬ［ｋ］＝＝１）＆＆（ＶＬ［ｋ−１］＝＝−１）＆＆（ＶＣ［ｋ］＝＝１）
Ｄｏｗｎｄ［ｋ］＝（ＶＬ［ｋ］＝＝１）＆＆（ＶＬ［ｋ−１］＝＝−１）＆＆（ＶＣ［ｋ］＝＝−１）【００４４】
ここで、単位位相比較回路３１ａが１→０の遷移、単位位相比較回路３１ｂが０→１の遷移、単位位相比較回路３１ｃが０→−１の遷移、単位位相比較回路３１ｄが−１→０の遷移を検出する。そして、ＯＲ回路ＯＲ１、ＯＲ２が遷移情報のそれぞれの論理和をとることで信号Ｕｐ、Ｄｏｗｎを出力する。位相比較回路１１ｂは、単純な論理回路のみで構成されるために高速に動作可能である。また、検出する遷移の数が４であって、図３の１に比べて大きいので、シンボルレートクロックタイミングがきめ細かく制御され、クロック再生における制御特性が向上する。【００４５】
図７は、クロック再生回路の動作を表すタイミングチャートである。等化回路１０は、デュオバイナリ信号Ｄに対して、シンボルレートクロック信号Ｃｌｋの例えば立ち上がりでプラス閾値、マイナス閾値、ゼロ閾値を判別し、それぞれの判別結果信号ＶＣ、ＶＨ、ＶＬを得る。位相比較回路１１は、判別結果信号ＶＣ、ＶＨ、ＶＬ、およびこれらの１サンプル前の値を選択的に用いて論理演算によって信号Ｕｐ［ｋ］または信号Ｄｏｗｎ［ｋ］を出力する。位相調整回路１２は、信号Ｕｐ、Ｄｏｗｎに応じて、所定の遅延を伴ってシンボルレートクロック信号Ｃｌｋの位相を変化させる。【００４６】
クロック再生回路は、以上のように位相変化を伴ったシンボルレートクロック信号Ｃｌｋに基づいて入力信号Ｖｉｎをリタイミングして出力信号Ｖｏｕｔを出力する。このようなクロック再生回路によれば、シンボルレートクロック信号Ｃｌｋのみでクロックタイミングを再生できるため、高速かつ低電力に動作可能である。【００４７】
なお、前述の非特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４８】
１０  等化回路
１１、１１ａ、１１ｂ  位相比較回路
１２  位相調整回路
１３  デュオバイナリデコーダ回路
２１  加算器
２２  ゼロ閾値判別回路
２３  プラス閾値判別回路
２４  マイナス閾値判別回路
２５、２６  ＦＩＲフィルタ
３１、３１ａ〜３１ｄ  単位位相比較回路
Ｃｌｋ  シンボルレートクロック信号
Ｄ  デュオバイナリ信号
Ｄｏｗｎ、Ｕｐ  信号
ＩＮＶ１〜ＩＮＶ１０  インバータ回路
ＮＡＮＤ１、ＮＡＮＤ２  ＮＡＮＤ回路
ＮＯＲ１  ＮＯＲ回路
ＯＲ１、ＯＲ２  ＯＲ回路
Ｖｉｎ  入力信号
Ｖｏｕｔ  出力信号
ＶＣ、ＶＨ、ＶＬ  判別結果信号
【図１】
0005447385.tif 000002
【図２】
0005447385.tif 000003
【図３】
0005447385.tif 000004
【図４】
0005447385.tif 000005
【図５】
0005447385.tif 000006
【図６】
0005447385.tif 000007
【図７】
0005447385.tif 000008
【図８】
0005447385.tif 000009
【図９】
0005447385.tif 000010