(57)【特許請求の範囲】
【請求項１】
内部電極が内部に形成された素子本体と、
前記内部電極が露出する前記素子本体の端面を覆う端子電極とを有するチップ型電子部品であって、
前記端子電極が、前記素子本体の端面に位置する端面部分と、前記端面部分に連続して形成され、前記素子本体の端面近傍の四側面にまで延びる側面部分とを有し、
前記側面部分の表面の研磨が行われており、
前記端子電極で覆われていない前記素子本体の表面の粗さをα・Ｒａと表し、前記側面部分の表面の粗さをβ・Ｒａと表した場合に、α・Ｒａに対するβ・Ｒａの比率は、０．３３≦β・Ｒａ／α・Ｒａ≦１０であり、
前記素子本体の表面の粗さα・Ｒａは０．０５〜０．３μｍの範囲であることを特徴とするチップ型電子部品。
【請求項２】
前記側面部分の表面の粗さβ・Ｒａは、０．１〜０．５μｍの範囲であることを特徴とする請求項１に記載のチップ型電子部品。
【請求項３】
前記側面部分の表面の粗さβ・Ｒａの値は、前記端面部分の表面の粗さγ・Ｒａの値に比較して小さいことを特徴とする請求項１または２に記載のチップ型電子部品。
【請求項４】
前記端子電極で覆われていない前記素子本体の表面がガラスコートで覆われていることを特徴とする請求項１〜３のいずれかに記載のチップ型電子部品。
【請求項５】
前記端子電極が、電極ペーストの焼付け処理で形成されていることを特徴とする請求項１〜４のいずれかに記載のチップ型電子部品。
【請求項６】
前記端子電極の表面は、メッキで覆われていることを特徴とする請求項１〜５のいずれかに記載のチップ型電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、端子電極が形成されたチップ型電子部品に関する。
【背景技術】
【０００２】
セラミックコンデンサやバリスタなどのチップ型電子部品では、端子電極をセラミック製の素子本体の外面に形成する必要がある。そのため、まず、素子本体の表面に、ペースト膜を焼き付けることで下地電極層を形成し、その後に、その下地電極層の表面にメッキ膜を施すことにより、端子電極が形成される。
【０００３】
通常、ペースト膜は、素子本体と下地電極との密着性を向上させるためにガラス成分を含んでいる。特に、素子本体が半導体セラミックで構成される時には、めっき液が下地電極から内部電極、素子本体へと浸透して特性に影響することを抑制するために、下地電極層に含まれるガラス成分を多くすることがある。しかし、下地電極層にガラス成分が多く含まれると、下地電極層の表面で導電性粒子がガラス成分の中に埋没しやすく、そのペースト膜の表面には、メッキ膜がつきにくい。そこで、ペースト膜の表面をバレル研磨することがある。
【０００４】
たとえば、ペースト膜で構成された下地電極を有する電子部品を、メディアおよび水とともにバレル装置内に投入し、そのバレル装置を回転させる（バレル研磨）。それにより、下地電極の表面におけるガラス成分を研磨して、導電性粒子を下地電極の表面に露出させ、ペースト膜の表面にメッキをつきやすくすることがある。
【０００５】
また、外部電極の平滑性を高めるために、外部電極を有する電子部品を、ジルコニアからなる玉石（メディア）および水とともに回転ポット内に投入し、その回転ポットを回転させる技術（回転ポット研磨）が知られている（特許文献１参照）。
【０００６】
しかしながら、バレル研磨（または回転ポット研磨）を行うと、下地電極以外の素子本体の表面にメディアがランダムに当たるために、表面粗さの不均一が生じ、素子本体の表面にメッキ伸びやメッキ剥がれによる再付着のおそれがある。さらに、メディアによる衝撃で素子本体にダメージを与え、素子本体の表面に微小クラックが発生したり、素子本体やメディアの欠けによる破片が素子本体の表面に付着し、めっき膜が不均一に付着し、外観不良の一因となる場合もある。また、メディアによる通電が均一にはなりにくく、素子本体の表面にガラス膜などの保護膜が形成してある場合には、ガラス膜までも研磨されて、素子本体の表面が露出してしまい、表面粗さによっては、素子本体の表面にメッキ伸びやメッキ剥がれによる再付着が発生するおそれがある。
【０００７】
特に小型のチップ型電子部品では、端子電極間の距離が短いので、その間に位置する素子本体の表面に保護膜を形成したいという要請が高い。保護膜を形成することで、その後に行うメッキ工程で、素子本体の表面にメッキが施されてしまうことを防止している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平７−２２２６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、このような実状に鑑みてなされ、その目的は、下地電極の表面にはメッキ膜が付き易く、素子本体の表面にはメッキ伸びやメッキ剥がれによる再付着が発生し難いチップ型電子部品を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係るチップ型電子部品は、
内部電極が内部に形成された素子本体と、
前記内部電極が露出する前記素子本体の端面を覆う端子電極とを有するチップ型電子部品であって、
前記端子電極が、前記素子本体の端面に位置する端面部分と、前記端面部分に連続して形成され、前記素子本体の端面近傍の四側面にまで延びる側面部分とを有し、
前記端子電極で覆われていない前記素子本体の表面の粗さをα・Ｒａと表し、前記側面部分の表面の粗さをβ・Ｒａと表した場合に、α・Ｒａに対するβ・Ｒａの比率は、０．３３≦β・Ｒａ／α・Ｒａ≦１０であることを特徴とする。
【００１１】
本発明に係るチップ型電子部品では、α・Ｒａとβ・Ｒａの比率（β・Ｒａ／α・Ｒａ）が上述した範囲にあることで、端子電極の側面部分の表面の研磨が十分に行われる。端子電極の側面部分の研磨が十分であれば、端面部分も十分に研磨されていると考えられる。このため、端子電極の表面で、ガラス成分の中に埋没していた導電性粒子が露出し、メッキ膜が端子電極に付き易くなる。また、本発明では、α・Ｒａとβ・Ｒａの比率（β・Ｒａ／α・Ｒａ）が上述した範囲にあることで、素子本体の表面にはメッキ伸びやメッキ剥がれによる再付着を有効に防止することができる。
【００１２】
α・Ｒａに対するβ・Ｒａの比率（β・Ｒａ／α・Ｒａ）が０．３３より小さい場合とは、β・Ｒａが小さく、α・Ｒａが大きい場合である。β・Ｒａが小さい場合には、側面部分の表面の研磨が過剰であると考えられ、端面部分も過剰に研磨され、素子本体の角部が端子電極から露出するおそれがある。さらに、α・Ｒａが大きい場合には、素子本体の表面にメッキ伸びやメッキ剥がれによる再付着が生じ易い傾向にあることが本発明者等の実験により確認された。
【００１３】
また、α・Ｒａに対するβ・Ｒａの比率（β・Ｒａ／α・Ｒａ）が１０より大きい場合とは、β・Ｒａが大きく、α・Ｒａが小さい場合である。α・Ｒａが小さい場合には、素子本体の表面が平滑になるが、その場合においても、素子本体の表面にメッキ伸びやメッキ剥がれが生じ易い傾向にあることが本発明者等の実験により確認された。さらに、β・Ｒａが大きい場合には、側面部分の表面が粗すぎて、側面部分の表面にメッキ層が均一に形成されず、半田付け性が良好でなくなる。
【００１４】
好ましくは、前記素子本体の表面の粗さα・Ｒａは０．０５〜０．３μｍの範囲である。
【００１５】
素子本体の表面の粗さα・Ｒａを上記範囲にすることで、メッキ伸びやメッキ剥がれによる再付着を有効に防止することができる。
【００１６】
好ましくは、前記側面部分の表面の粗さβ・Ｒａは、０．１〜０．５μｍの範囲である。
【００１７】
側面部分の表面の粗さβ・Ｒａを上記範囲にすることで、端子電極の表面に、よりメッキ膜が付き易くなる。β・Ｒａが大きすぎると、側面部分の表面が粗すぎて、側面部分の表面にメッキ層が均一に形成されず、素子本体へのメッキ伸びやメッキ剥がれが起きやすい。
【００１８】
好ましくは、前記側面部分の表面の粗さβ・Ｒａの値は、前記端面部分の表面の粗さγ・Ｒａの値に比較して小さい。
【００１９】
端子電極の端面部分の表面の粗さγ・Ｒａがβ・Ｒａに比較して大きいことにより、端面部分では、くさび効果によりメッキ膜が強固に形成される。さらに、β・Ｒａが所定範囲内であるため、側面部分の表面にメッキ層が均一に形成され、素子本体の表面へのメッキ伸びやメッキ剥がれが生じにくい。
【００２０】
好ましくは、前記端子電極で覆われていない前記素子本体の表面がガラスコートで覆われている。素子本体の表面に、ガラスコートを形成することで、特に小サイズのチップ型電子部品において、メッキの伸びやメッキ剥がれによる再付着を有効に防止することができる。
【００２１】
本発明では、前記端子電極が、電極ペーストの焼付け処理で形成され、前記端子電極の表面が、メッキ膜で覆われている場合に、特に効果が大きい。
【図面の簡単な説明】
【００２２】
【図１】図１は、本発明の一実施形態に係るチップ型電子部品の断面図である。
【図２】図２は、図１に示すチップ型電子部品の研磨装置の断面図である。
【図３】図３（Ａ）〜（Ｃ）は、研磨工程を示す概略断面説明図である。
【図４】図４は、ドラムの回転速度の制御パターンを示す説明図である。
【図５】図５は、図３（Ｃ）のＶ部拡大図である。
【図６】図６（Ａ）は、端子電極を研磨する前の導電性粒子の分布を示す断面模式図、図６（Ｂ）は、研磨後の導電性粒子の分布を示す断面模式図である。
【図７】図７は、端子電極の表面粗さＲａを比較するグラフである。
【図８】図８は、めっき不良を示す側面図である。
【発明を実施するための形態】
【００２３】
以下、本発明を、図面に示す実施形態に基づき説明する。
まず、本発明の一実施形態に係るチップ型電子部品としての図１に示す積層チップバリスタ２について説明する。積層チップバリスタ２は、内部電極層４，６と抵抗体層８とが積層された構成の素子本体１０を有する。この素子本体１０の両端部１１，１３には、素子本体１０の内部に配置された内部電極層４，６と各々導通する一対の外部端子電極１２，１４が形成してある。
【００２４】
内部電極層４，６は、各端面が素子本体１０の対向する両端部１１，１３の表面に露出するように積層してある。一対の外部端子電極１２，１４は、素子本体１０の両端部に形成され、内部電極層４，６の露出端面にそれぞれ接続されて、バリスタ回路を構成している。
【００２５】
抵抗体層８は、バリスタ特性を有する材料であれば特に限定されないが、たとえば酸化亜鉛系バリスタ材料層で構成される。この酸化亜鉛系バリスタ材料層は、例えばＺｎＯを主成分とし、副成分として希土類元素、Ｃｏ、ＩＩＩｂ族元素（Ｂ、Ａｌ、Ｇａ及びＩｎ）、Ｓｉ、Ｃｒ、アルカリ金属元素（Ｋ、Ｒｂ及びＣｓ）及びアルカリ土類金属元素（Ｍｇ、Ｃａ、Ｓｒ及びＢａ）等を含む材料で構成される。または、ＺｎＯを主成分とし、副成分としてＢｉ、Ｃｏ、Ｍｎ、Ｓｂ、Ａｌ等を含む材料で構成されていても良い。
【００２６】
抵抗体層８としては、酸化亜鉛系バリスタ材料層以外に、コンデンサ材料層、ＮＴＣサーミスタ材料層などで構成されてもよい。
【００２７】
内部電極層４，６は、導電材を含んで構成される。内部電極層４，６に含まれる導電材としては、特に限定されないが、ＰｄまたはＡｇ−Ｐｄ合金からなることが好ましい。内部電極層４，６の厚さは、用途に応じて適宜決定すればよいが、通常０．５〜５μｍ程度である。
【００２８】
外部端子電極１２，１４も導電材を含んで構成される。外部端子電極１２，１４に含まれる導電材としては、特に限定されないが、通常、ＡｇやＡｇ−Ｐｄ合金などを用いる。さらに、必要に応じ、ＡｇやＡｇ−Ｐｄ合金などのペースト電極膜から成る下地電極層１２ｐ，１４ｐの表面に、電気メッキ等により、Ｎｉ及びＳｎ膜などで構成されるメッキ膜１２ｃ，１４ｃが形成してある。下地電極層１２ｐ，１４ｐの厚みは、用途に応じて適宜決定すればよいが、好ましくは５〜５０μｍ程度である。また、メッキ膜１２ｃ，１４ｃの厚みは、用途に応じて適宜決定すればよいが、好ましくは３〜１０μｍ程度である。
【００２９】
素子本体１０の形状は、特に制限はないが、通常、直方体状とされる。また、その寸法にも特に制限はなく、用途に応じて決定され、特に、１００５形状（縦１．０ｍｍ×横０．５ｍｍ×厚み０．５ｍｍ）サイズ以下、たとえば、小さく軽い上に電極間距離が短い０６０３形状（縦０．６ｍｍ×横０．３ｍｍ×厚み０．３ｍｍ）サイズ以下である場合に本実施形態の構造の効果が大きい。
【００３０】
素子本体１０において、内部電極層４，６および抵抗体層８の積層方向の両外側端部には、外側抵抗体層１８が配置してあり、素子本体１０の内部を保護している。外側抵抗体層１８の材質は、抵抗体層８の材質と同じであっても異なっていても良いが、通常、抵抗体層８の材質とほぼ同じであり、半導体材料で構成されている。
【００３１】
そのため、一対の下地電極層１２ｐ，１４ｐの外側にメッキ膜１２ｃ，１４ｃを形成する際には、そのメッキ処理時に、半導体である外側抵抗体層１８の外表面（素子本体１０の表面１０α）には、メッキ膜が形成されてショート不良となりやすい。そのため、その表面１０αには、ガラスコートなどの保護膜１６が形成してあることが好ましいが、本発明では、必ずしも保護膜１６は形成されていなくとも良い。保護膜１６を形成する場合には、保護膜１６の厚さは、好ましくは０．０５〜０．２μｍ程度に薄い。保護膜１６が厚すぎると、保護膜１６を形成した後に、下地電極層１２ｐ，１４ｐを形成する際に、内部電極層４および６と下地電極層１２ｐ，１４ｐとのコンタクトが困難になる傾向にある。
【００３２】
下地電極層１２ｐ，１４ｐは、電極ペーストの焼付け処理により形成されている。下地電極層１２ｐ，１４ｐは、素子本体１０の端面に位置する端面部分１２γ，１４γと、端面部分１２γ，１４γに連続して形成され、素子本体１０の端面近傍の四側面にまで延びる側面部分１２β，１４βとを有している。
【００３３】
本実施形態では、外部端子電極１２，１４で覆われていない素子本体１０の表面１０αの粗さをα・Ｒａと表し、外部端子電極１２，１４における側面部分１２β，１４βの表面の粗さをβ・Ｒａと表した場合に、α・Ｒａは、好ましくは０．０２〜０．４μｍ、さらに好ましくは０．０５〜０．３μｍであり、β・Ｒａは、好ましくは０．０５〜０．７μｍ、さらに好ましくは０．１〜０．５μｍである。また、α・Ｒａに対するβ・Ｒａの比率は、０．３３≦β・Ｒａ／α・Ｒａ≦１０、好ましくは５≦β・Ｒａ／α・Ｒａ≦１０である。なお、粗さは、算術平均粗さである。
【００３４】
本実施形態では、外部端子電極１２，１４における側面部分１２β，１４βの表面粗さβ・Ｒａの値は、端面部分１２γ，１４γの表面粗さγ・Ｒａの値に比較して小さい。端面部分１２γ，１４γの表面の粗さγ・Ｒａは、好ましくは、０．０５〜０．８μｍ、さらに好ましくは０．１〜０．５μｍである。γ・Ｒａとβ・Ｒａの差（γ・Ｒａ−β・Ｒａ）は、好ましくは、０．１〜０．２μｍである。
【００３５】
表面粗さα・Ｒａは、後述する研磨処理後の素子本体１０の表面１０αにおける表面粗さであるが、ガラスコートから成る保護膜をスパッタリングなどの薄膜法で形成する場合には、保護膜１６の表面粗さと同じになる。また、表面粗さβ・ＲａおよびγＲａに関しては、研磨処理後の下地電極層１２ｐ，１４ｐの表面粗さであるが、メッキ処理の特性上、メッキ膜１２ｃ，１４ｃの表面も同様な表面粗さとなる。
【００３６】
次に、図１に示す積層チップバリスタ２の製造方法について説明する。
まず素子本体１０を製造する。素子本体１０を製造するために、印刷工法またはシート工法等により、内部電極層４，６が互い違いに両端部に露出するように、抵抗体層８（バリスタ層）と内部電極層４，６を交互に積層し、その積層方向の両端に外側抵抗体層１８を積層し、積層体を形成する。
【００３７】
次に、この積層体を切断し、グリーンチップを得る。次に、必要に応じて脱バインダー処理を行い、グリーンチップを焼成し、素子本体１０を得る。次に、必要に応じて、素子本体１０の研磨（たとえば一般的なバレル研磨）を行い、内部電極の端部を素子本体の両端面に露出させる。その後に、素子本体１０の両端部に外部端子電極１２，１４を形成するための電極ペーストを塗布、焼き付けして下地電極層１２ｐ，１４ｐを形成する。
【００３８】
次に、後述する研磨処理を行った後に、メッキ膜１２ｃ，１４ｃを各下地電極層１２ｐ，１４ｐの表面に電気メッキ法により形成する。このようにして図１に示す積層チップバリスタ２が製造される。
【００３９】
なお、ガラスコートなどの保護膜１６の形成は、メッキ処理の前に行うことが好ましく、下地電極層１２ｐ，１４ｐの形成前に行っても良い。保護膜１６は、十分に薄いので、素子本体１０の端面に下地電極層１２ｐ，１４ｐを形成する際に、内部電極層４，６との接続を確保することが可能である。
【００４０】
次に、メッキ処理前に行う研磨処理について説明する。その前に、まず、研磨処理に用いる研磨装置について説明する。
【００４１】
図２に示すように、研磨装置２０は、回転盤２１と、底板２２と、側面リング２３と、スリット形成部材２４と、カバー２５と、取出し用蓋２６と、供給パイプ２７と、排出受け２８と、排出パイプ２９とを有している。
【００４２】
回転盤２１には、軸部２１ａが下面に形成してあり、その軸部２１ａが不図示のベルトおよびベルト駆動モータからの駆動力を受けることによって、回転軸２０Ｔを中心に時計回りおよび反時計回りの双方に回転可能になっている。回転盤２１には、底板２２が固定され、底板２２の上には、側面リング２３が固定してある。
【００４３】
側面リング２３の上面には、スリット形成部材２４が配置してある。スリット形成部材２４の上面には、カバー２５の固定部２５ａが固定され、カバー２５の上面には、取出し用蓋２６が開閉可能に固定されている。これにより、後述する研磨液の飛散を防止している。
【００４４】
本実施形態では、スリット形成部材２４と、側面リング２３と、底板２２と、回転盤２１とを、カバー２５に対して着脱自在に固定してあり、回転盤２１と共に回転可能になっている。取出し用蓋２６は、カバー２５に着脱自在に装着され、カバー２５と共に回転可能に構成してある。供給パイプ２７は、取り出し用蓋２６には固定されず、回転盤２１とは共に回転しないようになっていることが好ましい。なお、本実施形態では、回転盤２１と共に、回転する部分は、少なくとも側面リング２３であればよく、スリット形成部材２４、カバー２５、取り出し用蓋２６および供給パイプ２７は、必ずしも回転しなくとも良い。
【００４５】
側面リング２３は、底板２２と共に、凹状容器２０ａを構成する部材であり、内周に沿って内側壁面２３ａが形成してある。内側壁面２３ａは、底板２２の上面、すなわち凹状容器２０ａの底面２２ａに対して、所定角度θで傾斜してある。所定角度θは、９０度よりも大きく１８０度よりも小さな傾斜角度、さらに好ましくは１００〜１２０度である。なお、内側壁面２３ａは、必ずしも直線状の傾斜面である必要はなく、凸状あるいは凹状の曲面状の傾斜面でも良い。ただし、好ましくは、内側壁面２３ａは、直線状の傾斜面である。
【００４６】
側面リング２３の軸方向の高さは、特に限定されないが、好ましくは５〜３５ｍｍである。側面リング２３とスリット形成部材２４との間、あるいはスリット形成部材２４とカバー２５の固定部２５ａとの間には、凹状容器２０ａの内部と外部とを連通させるスリット２４ａが形成してある。凹状容器２０ａの内部には、供給パイプ２７から研磨液３０が供給され、余分な研磨液３０は、スリット２４ａから容器の外部に排出され、排出受け２８および排出パイプ２９を通して外部に排出される。
【００４７】
本実施形態では、研磨液として、メディアを含まない水が用いられるが、溶剤などを用いても良い。
【００４８】
本実施形態では、図２に示す研磨装置２０の回転盤２１を、図４に示すように回転制御する。まず、図１に示す下地電極層１２ｐ，１４ｐが形成された素子本体１０を、図３（Ａ）に示すように、凹状容器２０ａの内部に多数投入する。投入される素子本体１０の個数は、特に限定されず、たとえば１０００〜２００００００個投入される。これらの素子本体１０は、研磨液３０が供給している凹状容器２０ａの内部で、底面２２ａの中央部に集まり、素子本体群１０ａを形成している。
【００４９】
凹状容器２０ａを一定方向にゆっくりと回転させながら、徐々に回転速度を上げていく（図４に示す第１工程Ｔ０１／第１可変速度領域）と、素子本体群１０ａが、凹状容器２０ａの底面２２ａに沿って外周方向にゆっくり移動する。その後に、図４に示す第２工程Ｔ０２では、凹状容器２０ａが一定の回転速度（第１定速度領域）で回転し、素子本体群１０ａは、図３（Ｂ）に示すように、凹状容器２０ａの底面２２ａにおいて、内側壁面２３近くに移動する（底面移動工程）。
【００５０】
次に、図４に示す第３工程Ｔ０３において、第１工程Ｔ０１および第２工程Ｔ０２よりも速い回転速度で凹状容器２０ａを回転させる。第３工程Ｔ０３の間に、回転速度が急激に上昇する（第２可変速度領域）。この時、図３（Ｃ）に示すように、遠心力により、素子本体群１０ａは、内側壁面２３ａに沿って上方に移動する（壁面移動工程）。その後に、図４に示すように、第４工程Ｔ０４において、最も研磨効率の良い回転速度（第２定速度領域）が維持される。
【００５１】
図４に示す第３工程Ｔ０３および第４工程Ｔ０４では、図３（Ｃ）に示す素子本体群１０ａが内側壁面２３ａを登り上がる際の摩擦熱や、遠心力による素子本体群１０ａに作用する内側壁面２３ａへの押し付け力により、メディアを用いることなく、研磨液３０のみで図５に示す下地電極層１２ｐ，１４ｐの表面が研磨される。
【００５２】
下地電極層１２ｐ，１４ｐの表面が研磨されることで、図６（Ａ）および図６（Ｂ）に示すように、下地電極層１２ｐ，１４ｐの表面に存在するガラス成分１２ｒが研磨され、下地電極層１２ｐ，１４ｐの表面に導電性粒子１２ｑが多数露出する。その結果、その下地電極層１２ｐ，１４ｐの表面にメッキ膜１２ｃ，１４ｃ（図１参照）を均一に形成しやすくなる。なお、図６（Ａ）および図６（Ｂ）では、分かりやすくするために、ガラス成分１２ｒに対して導電性粒子１２ｑが少ないが、実際には、導電性粒子１２ｑはもっと多く存在する。
【００５３】
本実施形態では、素子本体群１０ａが内側壁面２３ａを登り上がる際に、遠心力により、図３（Ｃ）および図５に示すように、内側壁面２３ａに沿って素子本体１０が層状にばらけて押し付けられる。そのため、研磨に際して、素子本体１０相互が衝突する確率も比較的に少なくなる。したがって、下地電極層１２ｐ，１４ｐよりも窪んだ位置に存在する素子本体１０の表面１０α（図１参照）には、メディアや他の素子本体１０あるいは内側壁面２３ａが衝突するおそれが少なく、素子本体１０の表面１０αに対するダメージも少ない。
【００５４】
その後に、図４に示す第５工程Ｔ０５では、凹状容器２０ａの回転速度を急激に低下させ、第６工程Ｔ０６において、凹状容器２０ａの回転速度をゼロにする。凹状容器２０ａの回転を停止させても、凹状容器２０ａの内部に存在する液体は、慣性力により回転し続ける。そのため、内側壁面２３ａに沿って押し付けられていた素子本体１０は、その液体の回転流により、内側壁面２３ａから離れ、渦を巻きながら、ゆっくりと、内側容器２３ａの底面２２ａの略中央に攪拌されながら落下する（底面戻し工程）。その状態を図３（Ａ）に示す。
【００５５】
その後に、図４に示すように、第１工程Ｔ０１〜第６工程Ｔ０６とは回転方向が異なる以外は同様な第１工程Ｔ１１〜第６工程Ｔ１６を行い、その後に、第１工程Ｔ０１〜第６工程Ｔ０６と、第１工程Ｔ１１〜第６工程Ｔ１６とを交互に繰り返し行う。このようなサイクルを繰り返し行うことで、多数の素子本体１０にそれぞれ形成してある下地電極層１２ｐ，１４ｐが均一に研磨され、メッキ工程において、メッキ不良になる不良品の発生率を抑制することができる。
【００５６】
本実施形態に係る積層チップバリスタ２では、α・Ｒａとβ・Ｒａの比率（β・Ｒａ／α・Ｒａ）が上述した範囲にあることで、端子電極の側面部分１２β,１４βの表面の研磨が十分に行われる。端子電極の側面部分１２β,１４βの研磨が十分であれば、端面部分１２γ,１４γも十分に研磨されていると考えられる。このため、図６（Ｂ）に示すように、端子電極１２，１４の表面で、ガラス成分の中に埋没していた導電性粒子が露出し、メッキ膜１２ｐ，１４ｐが端子電極に付き易くなる。また、本実施形態では、α・Ｒａとβ・Ｒａの比率（β・Ｒａ／α・Ｒａ）が上述した範囲にあることで、素子本体１０の表面１０αにはメッキ伸びやメッキ剥がれによる再付着を有効に防止することができる。
【００５７】
α・Ｒａに対するβ・Ｒａの比率（β・Ｒａ／α・Ｒａ）が０．３３より小さい場合とは、β・Ｒａが小さく、α・Ｒａが大きい場合である。β・Ｒａが小さい場合には、側面部分１２β,１４βの表面の研磨が過剰であると考えられ、端面部分１２γ,１４γも過剰に研磨され、素子本体１０の角部が端子電極１２，１４から露出するおそれがある。さらに、α・Ｒａが大きい場合には、素子本体１０の表面にメッキ伸びやメッキ剥がれによる再付着が生じ易い傾向にある。
【００５８】
また、α・Ｒａに対するβ・Ｒａの比率（β・Ｒａ／α・Ｒａ）が１０より大きい場合とは、β・Ｒａが大きく、α・Ｒａが小さい場合である。α・Ｒａが小さい場合には、素子本体１０の表面が平滑になるが、その場合においても、素子本体１０の表面にメッキ伸びやメッキ剥がれが生じ易い傾向にある。さらに、β・Ｒａが大きい場合には、側面部分１２β,１４βの表面が粗すぎて、側面部分１２β,１４βの表面にメッキ層１２ｃ，１４ｃが均一に形成されず、半田付け性が良好でなくなる。
【００５９】
なお、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。たとえば、上述した実施形態では、積層チップバリスタを例に説明を行ったが、これに限定されず、本発明の方法が適用されるチップ型電子部品としては、積層コンデンサ、チップバリスタ、チップインダクタ、チップＮＴＣサーミスタなどであってもよい。
【実施例】
【００６０】
以下、本発明を、さらに詳細な実施例に基づき説明するが、本発明は、これら実施例に限定されない。
実施例１
抵抗体層８および外側抵抗体層１８を構成する抵抗体磁器組成物の材料を作製するために、主成分原料としてＺｎＯ、副成分原料としてＰｒ、Ｃｏ、Ｃａ、Ａｌを用意した。また、内部電極層４，６を形成するためのペーストとして、Ｐｄを含む導電性ペーストを用意した。次に、内部電極層、抵抗体層８および外側抵抗体層１８を積層して積層体を形成した。その後、積層体を切断し、グリーンチップを得た。その後、脱バインダー処理を行い、グリーンチップを焼成し、素子本体１０を多数準備した。
【００６１】
次に、素子本体１０の両端面１１，１３にＡｇを含む電極ペーストを塗布し、焼き付けして、下地電極層１２ｐ，１４ｐを形成した。
【００６２】
次に、上述した素子本体１０を多数、図２に示す研磨装置２０に投入し、図４に示すパターンで研磨処理を行った。具体的な研磨条件は、図４に示すパターンで３００サイクルの研磨処理を行った。研磨後の多数の素子本体１０のうち、２０個をサンプリングし、レーザー顕微鏡（ＫＥＹＥＮＣＥ製  ＶＫ−８５５０）により、下地電極層１２ｐ，１４ｐの側面部分１２β，１４βの表面の粗さβ・Ｒａ、および素子本体１０の表面１０αの粗さα・Ｒａの測定を行った。表面粗さの平均値は、α・Ｒａ＝０．４μｍ、β・Ｒａ＝０．０５μｍであった。β・Ｒａ／α・Ｒａ＝０．１２５であった。結果を表１に示す。
【００６３】
【表１】
0005471586.tif 000002
【００６４】
次に、上述した素子本体１０を多数、電気メッキにより下地電極層１２ｐ，１４ｐの表面にＮｉメッキ層およびＳｎメッキ層を形成し、図１に示す積層チップバリスタ２を製造した。積層チップバリスタ２の素子本体１０のサイズは、縦０．４ｍｍ、横０．２ｍｍ、厚み０．２ｍｍであった。
【００６５】
この多数の積層チップバリスタ２の中から、１０００個サンプリングし、実体顕微鏡を用いて外観検査を行った。図８に示すように、積層チップバリスタ２は、通常は外部端子電極１２，１４の長さＬ１が所定距離で決められており、外部端子電極１２，１４間の距離Ｌ２も所定範囲の基準を有している。外観検査において、図８に示すように、素子本体１０における距離Ｌ２の範囲内に、外部端子電極１２，１４のメッキ伸びやメッキ剥離による再付着がある場合には、ＮＧと判定した。また、メッキ伸びやメッキ剥離による再付着がない場合にはＯＫと判定した。そして、外観検査試験でＯＫとした積層チップバリスタ２の個数を求めた。その結果を表１に示す。
【００６６】
次に、上述した外観検査にてサンプリングした１０００個の積層チップバリスタ２から、５０個をサンプリングし、半田付け性の合格試験を行った。外部端子電極１２，１４を、基板に対し、半田付けを行った。そして、半田付け性の合否を判定した。なお、外部端子電極が９５％以上半田で覆われている場合に半田付け性を合格とし、外部端子電極が９５％未満の半田で覆われている場合に半田付け性を不合格と判定した。そして、半田付け性試験に合格した積層チップバリスタ２の個数を求めた。その結果を表１に示す。
【００６７】
実施例２
素子本体１０を図２に示す研磨装置２０に投入し、図４に示すパターンで３００サイクルの研磨処理を行い、素子本体の初期の表面粗さを調整すると共に、下地電極層１２ｐ，１４ｐが形成された素子本体１０を研磨する際に、図４に示すパターンで２５０サイクルの研磨処理を行い、α・Ｒａおよびβ・Ｒａとの関係を調整した以外は、実施例１と同様にして積層チップバリスタ２を製造し、同様の実験および測定を行った。α・Ｒａ＝０．３μｍであった。また、β・Ｒａ＝０．１μｍであった。β・Ｒａ／α・Ｒａ＝０．３３であった。結果を表１に示す。
【００６８】
実施例３
素子本体１０を図２に示す研磨装置２０に投入し、図４に示すパターンで４００サイクルの研磨処理を行い、素子本体の初期の表面粗さを調整すると共に、下地電極層１２ｐ，１４ｐが形成された素子本体１０を研磨する際に、図４に示すパターンで２５０サイクルの研磨処理を行い、α・Ｒａおよびβ・Ｒａとの関係を調整した以外は、実施例１と同様にして積層チップバリスタ２を製造し、同様の実験および測定を行った。α・Ｒａ＝０．２μｍであった。また、β・Ｒａ＝０．１μｍであった。β・Ｒａ／α・Ｒａ＝０．５であった。結果を表１に示す。
【００６９】
実施例４
素子本体１０を図２に示す研磨装置２０に投入し、図４に示すパターンで４００サイクルの研磨処理を行い、素子本体の初期の表面粗さを調整すると共に、下地電極層１２ｐ，１４ｐが形成された素子本体１０を研磨する際に、図４に示すパターンで１８０サイクルの研磨処理を行い、α・Ｒａおよびβ・Ｒａとの関係を調整した以外は、実施例１と同様にして積層チップバリスタ２を製造し、同様の実験および測定を行った。なお、焼き付けして下地電極層１２ｐ，１４ｐを形成した後で、多数の素子本体１０のうち、２０個をサンプリングし、研磨前の下地電極層１２ｐ，１４ｐの表面粗さ（γ・Ｒa’、β・Ｒa’）の測定を行った。測定値を図７に示す。研磨前の下地電極層１２ｐ，１４ｐの端面部分である焼付け端面の表面粗さγ・Ｒa’＝０．６１μｍであった、研磨前の下地電極層１２ｐ，１４ｐの側面部分である焼付け側面の表面粗さβ・Ｒa’＝０．５２μｍであった。また、研磨後にも同様の方法で表面粗さを測定した。研磨後の端面１２γ，１４γの表面の粗さγ・Ｒａ＝０．３９μｍであった。研磨後の側面１２β,１４βの表面の粗さβ・Ｒａ＝０．３μｍであった。なお、研磨後の素子本体１０の表面１０αの粗さα・Ｒａ＝０．２μｍであった。β・Ｒａ／α・Ｒａ＝１．５であった。結果を表１に示す。
【００７０】
実施例５
素子本体１０を図２に示す研磨装置２０に投入し、図４に示すパターンで４００サイクルの研磨処理を行い、素子本体の初期の表面粗さを調整すると共に、下地電極層１２ｐ，１４ｐが形成された素子本体１０を研磨する際に、図４に示すパターンで１１０サイクルの研磨処理を行い、α・Ｒａおよびβ・Ｒａとの関係を調整した以外は、実施例１と同様にして積層チップバリスタ２を製造し、同様の実験および測定を行った。α・Ｒａ＝０．２μｍであった。また、β・Ｒａ＝０．５μｍであった。β・Ｒａ／α・Ｒａ＝２．５であった。結果を表１に示す。
【００７１】
実施例６
素子本体１０を図２に示す研磨装置２０に投入し、図４に示すパターンで５００サイクルの研磨処理を行い、素子本体の初期の表面粗さを調整すると共に、下地電極層１２ｐ，１４ｐが形成された素子本体１０を研磨する際に、図４に示すパターンで１１０サイクルの研磨処理を行い、α・Ｒａおよびβ・Ｒａとの関係を調整した以外は、実施例１と同様にして積層チップバリスタ２を製造し、同様の実験および測定を行った。α・Ｒａ＝０．１μｍであった。また、β・Ｒａ＝０．５μｍであった。β・Ｒａ／α・Ｒａ＝５であった。結果を表１に示す。
【００７２】
実施例７
素子本体１０を図２に示す研磨装置２０に投入し、図４に示すパターンで６００サイクルの研磨処理を行い、素子本体の初期の表面粗さを調整すると共に、下地電極層１２ｐ，１４ｐが形成された素子本体１０を研磨する際に、図４に示すパターンで１１０サイクルの研磨処理を行い、α・Ｒａおよびβ・Ｒａとの関係を調整した以外は、実施例１と同様にして積層チップバリスタ２を製造し、同様の実験および測定を行った。α・Ｒａ＝０．０５μｍであった。また、β・Ｒａ＝０．５μｍであった。β・Ｒａ／α・Ｒａ＝１０であった。結果を表１に示す。
【００７３】
実施例８
素子本体１０を図２に示す研磨装置２０に投入し、図４に示すパターンで１０００サイクルの研磨処理を行い、素子本体の初期の表面粗さを調整すると共に、下地電極層１２ｐ，１４ｐが形成された素子本体１０を研磨する際に、図４に示すパターンで１１０サイクルの研磨処理を行い、α・Ｒａおよびβ・Ｒａとの関係を調整した以外は、実施例１と同様にして積層チップバリスタ２を製造し、同様の実験および測定を行った。α・Ｒａ＝０．０２μｍであった。また、β・Ｒａ＝０．５μｍであった。β・Ｒａ／α・Ｒａ＝２５であった。結果を表１に示す。
【００７４】
実施例９
素子本体１０を図２に示す研磨装置２０に投入し、図４に示すパターンで１０００サイクルの研磨処理を行い、素子本体の初期の表面粗さを調整すると共に、下地電極層１２ｐ，１４ｐが形成された素子本体１０を研磨する際に、図４に示すパターンで４０サイクルの研磨処理を行い、α・Ｒａおよびβ・Ｒａとの関係を調整した以外は、実施例１と同様にして積層チップバリスタ２を製造し、同様の実験および測定を行った。α・Ｒａ＝０．０２μｍであった。また、β・Ｒａ＝０．７μｍであった。β・Ｒａ／α・Ｒａ＝３５であった。結果を表１に示す。
【００７５】
次に、表１に示すデータのうち、α・Ｒａの値に着目して並べ替えを行った。その結果を表２に示す。また、表１に示すデータのうち、β・Ｒａの値に着目して並べ替えを行った。その結果を表３に示す。
【００７６】
【表２】
0005471586.tif 000003
【００７７】
【表３】
0005471586.tif 000004
【００７８】
比較例１
素子本体１０を図２に示す研磨装置２０に投入し、図４に示すパターンで１００サイクルの研磨処理を行い、素子本体の初期の表面粗さを調整すると共に、下地電極層１２ｐ，１４ｐが形成された素子本体１０を研磨する際に、図４に示すパターンで１１０サイクルの研磨処理を行い、α・Ｒａおよびβ・Ｒａとの関係を調整した以外は、実施例１と同様にして積層チップバリスタ２を製造し、α・Ｒａの値の測定および外観検査合格率の検査を行った。結果を表２に示す。
【００７９】
比較例２
素子本体１０を図２に示す研磨装置２０に投入し、図４に示すパターンで５００サイクルの研磨処理を行い、素子本体の初期の表面粗さを調整すると共に、下地電極層１２ｐ，１４ｐが形成された素子本体１０を研磨する際に、図４に示すパターンで５サイクルの研磨処理を行い、α・Ｒａおよびβ・Ｒａとの関係を調整した以外は、実施例１と同様にして積層チップバリスタ２を製造し、β・Ｒａの値の測定および半田付け性合格率の検査を行った。結果を表３に示す。
【００８０】
比較例３
下地電極層１２ｐ，１４ｐを形成した後に素子本体１０の研磨を行う際に、バレル研磨を行った以外は、実施例４と同様にして積層チップバリスタ２を製造し、同様の実験および測定を行った。バレル研磨においては、メディアをＺｒＯ２製とし、直径０．３ｍｍ径の球状のものを、素子本体１０と共にバレル研磨装置内に投入し、１時間、バレル研磨を行った。結果を図７に示す。
【００８１】
評価１
表２に示す実験結果から、素子本体１０の表面１０αの粗さα・Ｒａが０．１〜０．３μｍの範囲にあることで、メッキ伸びやメッキ剥がれによる再付着を有効に防止することができることが判明した。また、表３に示す実験結果から、側面部分１２，１４βの表面の粗さβ・Ｒａが０．１〜０．５μｍの範囲にあることで、半田付け性の合格率が高まり、下地電極層１２ｐ，１４ｐの表面に、よりメッキ膜が付き易くなることが判明した。さらに、表１に示す実験結果から、α・Ｒａとβ・Ｒａの比率が０．５≦β・Ｒａ／α・Ｒａ≦１０、とくに５≦β・Ｒａ／α・Ｒａ≦１０の場合に、半田付け性が良好で、外観検査合格率も高いことが判明した。
【００８２】
評価２
図７に示す実験データから、実施例４において、側面部分１２β，１４βの表面が十分に研磨され、端面部分１２γ，１４γの表面も十分に研磨されていることが確認された。図７に示す実験データから、研磨を分析すると、研磨後の端面部分１２γ，１４γの表面の粗さγ・Ｒａは、研磨前に比較して約３６％研磨されていた。研磨後の側面１２β，１４βの表面の粗さβ・Ｒａの値は、研磨前に比較して約４２％研磨されており、側面部分の研磨効率が、より高かった。一方で、比較例３において、研磨後の粗さγ・Ｒａと、研磨後の粗さβ・Ｒａの値は、研磨前に比較して、共に約２５％であった。もし、比較例３において、実施例４で得られたβ・Ｒａ（０．３０μｍ）の値を得ようと、研磨時間を長くすると、γ・Ｒａの値は実施例４で得られたγ・Ｒａ（０．３９μｍ）を下回ってしまうことになり、研磨が過剰になり、端子電極から素子本体１０の角部が露出するおそれがあり、実施例４（他の実施例も同様と考えられる）の有効性が確認された。
【符号の説明】
【００８３】
２…積層チップバリスタ
６，８…内部電極
１０…素子本体
１２，１４…外部端子電極
１２ｐ，１４ｐ…下地電極層
１２ｃ，１４ｃ…メッキ膜
１２β，１４β…側面部分
１２γ，１４γ…端面部分
１６…保護膜
【図１】
0005471586.tif 000005
【図２】
0005471586.tif 000006
【図３】
0005471586.tif 000007
【図４】
0005471586.tif 000008
【図５】
0005471586.tif 000009
【図６】
0005471586.tif 000010
【図７】
0005471586.tif 000011
【図８】
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