(57)【特許請求の範囲】
【請求項１】
直流入力電圧が入力される直流電源入力部と、
前記直流電源入力部の両端に直接、または回路素子を介して間接的に接続され、互いにグランドレベルの異なるローサイドの第１のスイッチング素子及びハイサイドの第２のスイッチング素子を少なくとも含む直列回路と、
前記第１のスイッチング素子及び前記第２のスイッチング素子を制御するためのスイッチング制御用信号を生成するスイッチング素子制御回路と、
を備え、補助電源電圧を出力する電源装置に設けられる電源装置用駆動回路であって、
前記スイッチング制御用信号に基づいて、前記第１のスイッチング素子および前記第２のスイッチング素子の制御端子の電圧を制御する駆動回路と、
起動時に、前記スイッチング素子制御回路と前記駆動回路に対して前記直流入力電圧から起動電源電圧を供給し、起動後に、前記スイッチング素子制御回路と前記駆動回路に対して前記補助電源電圧が供給されると前記起動電源電圧の供給を遮断する起動回路と、を備え、
高耐圧プロセスが必要となる前記駆動回路および前記起動回路を単一の集積回路に構成し、異なるコンバータ方式の電源装置に共通利用可能にしたことを特徴とする、電源装置用駆動回路。
【請求項２】
前記起動回路は、導通することにより前記起動電源電圧を供給する、デプレッション型の高耐圧ＭＯＳ−ＦＥＴで構成された、請求項１に記載の電源装置用駆動回路。
【請求項３】
前記駆動回路は、単一の信号からなる前記スイッチング制御用信号に基づいて、前記第１のスイッチング素子へ出力する第１の矩形波信号と、前記第２のスイッチング素子へ出力する第２の矩形波信号とを発生して、前記第１のスイッチング素子と前記第２のスイッチング素子とが相補的にオンオフを繰り返す矩形波信号を発生する矩形波信号発生回路を備えた、請求項１又は２に記載の電源装置用駆動回路。
【請求項４】
前記駆動回路は、相補的にオンオフを繰り返す２つの信号からなる前記スイッチング制御用信号に基づいて、前記第１のスイッチング素子へ出力する第１の矩形波信号と、前記第２のスイッチング素子へ出力する第２の矩形波信号とを発生する矩形波信号発生回路を備えた、請求項１又は２に記載の電源装置用駆動回路。
【請求項５】
前記駆動回路は、前記第１のスイッチング素子及び前記第２のスイッチング素子が同時にオンしないように、デッドタイムを挟んで前記第１の矩形波信号及び前記第２の矩形波信号を発生するデッドタイム生成回路を備えた、請求項１乃至４の何れかに記載の電源装置用駆動回路。
【請求項６】
前記デッドタイム生成回路は、前記第１の矩形波信号の立ち下がりから前記第２の矩形波信号の立ち上がりまでの間の第１のデッドタイムと、前記第２の矩形波信号の立ち下がりから前記第１の矩形波信号の立ち上がりまでの間の、前記第１のデッドタイムとは異なる時間に調整された第２のデッドタイムとを発生させる、請求項５に記載の電源装置用駆動回路。
【請求項７】
前記駆動回路は、前記第１のスイッチング素子及び前記第２のスイッチング素子が同時に導通するように、クロスタイムを挟んで前記第１の矩形波信号及び前記第２の矩形波信号を発生するクロスタイム生成回路を備えた、請求項１乃至４の何れかに記載の電源装置用駆動回路。
【請求項８】
前記クロスタイム生成回路は、前記第１の矩形波信号の立ち下がりから前記第２の矩形波信号の立ち上がりまでの間の第１のクロスタイムと、前記第２の矩形波信号の立ち下がりから前記第１の矩形波信号の立ち上がりまでの間の、前記第１のクロスタイムとは異なる時間に調整された第２のクロスタイムとを発生させる、請求項７に記載の電源装置用駆動回路。
【請求項９】
直流入力電圧が入力される直流電源入力部と、
前記直流電源入力部の両端に接続され、互いにグランドレベルの異なるローサイドの第１のスイッチング素子及びハイサイドの第２のスイッチング素子を少なくとも含む直列回路と、
前記第１のスイッチング素子及び前記第２のスイッチング素子を制御するためのスイッチング制御用信号を生成するスイッチング素子制御回路と、
を備えた電源装置に設けられる電源装置用駆動回路であって、
前記スイッチング制御用信号に基づいて、前記第１のスイッチング素子および前記第２のスイッチング素子の制御端子の電圧を制御する駆動回路と、
前記駆動回路は、前記第１のスイッチング素子及び前記第２のスイッチング素子が同時にオンしないデッドタイムを挟んで前記第１のスイッチング素子へ出力する第１の矩形波信号及び前記第２のスイッチング素子へ出力する第２の矩形波信号を発生するデッドタイム生成回路を、外部に設けられる制御ＩＣとは独立に備え、
前記デッドタイム生成回路は、前記第１の矩形波信号の立ち下がりから前記第２の矩形波信号の立ち上がりまでの間の第１のデッドタイムと、前記第２の矩形波信号の立ち下がりから前記第１の矩形波信号の立ち上がりまでの間の、前記第１のデッドタイムとは異なる時間に調整された、第２のデッドタイムとを発生させ、
前記ローサイドの第１のスイッチング素子および前記ハイサイドの第２のスイッチング素子のそれぞれの応答速度に応じて、前記第１のデッドタイムと前記第２のデッドタイムとがそれぞれ独立に設定されたことを特徴とする、電源装置用駆動回路。
【請求項１０】
直流入力電圧が入力される直流電源入力部と、
前記直流電源入力部の両端に接続され、互いにグランドレベルの異なるローサイドの第１のスイッチング素子及びハイサイドの第２のスイッチング素子を少なくとも含む直列回路と、
前記第１のスイッチング素子及び前記第２のスイッチング素子を制御するためのスイッチング制御用信号を生成するスイッチング素子制御回路と、
を備えた電源装置に設けられる電源装置用駆動回路であって、
前記スイッチング制御用信号に基づいて、前記第１のスイッチング素子および前記第２のスイッチング素子の制御端子の電圧を制御する駆動回路と、
前記駆動回路は、前記第１のスイッチング素子及び前記第２のスイッチング素子が同時に導通するクロスタイムを挟んで前記第１のスイッチング素子へ出力する第１の矩形波信号及び前記第２のスイッチング素子へ出力する第２の矩形波信号を発生するクロスタイム生成回路を、外部に設けられる制御ＩＣとは独立に備え、
前記クロスタイム生成回路は、前記第１の矩形波信号の立ち下がりから前記第２の矩形波信号の立ち上がりまでの間の第１のクロスタイムと、前記第２の矩形波信号の立ち下がりから前記第１の矩形波信号の立ち上がりまでの間の、前記第１のクロスタイムとは異なる時間に調整された、第２のクロスタイムとを発生させ、
前記ローサイドの第１のスイッチング素子および前記ハイサイドの第２のスイッチング素子のそれぞれの応答速度に応じて、前記第１のクロスタイムと前記第２のクロスタイムとがそれぞれ独立に設定されたことを特徴とする、電源装置用駆動回路。
【請求項１１】
前記スイッチング制御用信号は、二値論理レベルの信号で構成されるデジタル信号、またはアナログ信号である、請求項１乃至１０の何れかに記載の電源装置用駆動回路。
【請求項１２】
請求項１乃至１１の何れかに記載の電源装置用駆動回路を備えた電源装置用駆動集積回路であって、前記電源装置用駆動回路を単一の集積化回路にて構成した電源装置用駆動集積回路。
【請求項１３】
直流入力電圧が入力される直流電源入力部と、
前記直流電源入力部の両端に接続され、互いにグランドレベルの異なるローサイドの第１のスイッチング素子及びハイサイドの第２のスイッチング素子を少なくとも含む直列回路と、
前記第１のスイッチング素子及び前記第２のスイッチング素子を制御するためのスイッチング制御用信号を生成するスイッチング素子制御回路と、を有する電源装置であって、
前記スイッチング制御用信号に基づいて、前記第１のスイッチング素子および前記第２のスイッチング素子の制御端子の電圧を制御する駆動回路と、
起動時に、前記スイッチング素子制御回路と前記駆動回路に対して前記直流入力電圧から起動電源電圧を供給し、起動後に、前記スイッチング素子制御回路と前記駆動回路に対して補助電源電圧が供給されると前記起動電源電圧の供給を遮断する起動回路と、を備え、
高耐圧プロセスが必要となる前記駆動回路および前記起動回路を単一の集積回路に構成したことを特徴とする、電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源装置において、互いにグランド電位レベルの異なるローサイドのスイッチング素子とハイサイドのスイッチング素子を備えた電源装置用駆動回路、電源装置用駆動集積回路及び電源装置に関するものである。
【背景技術】
【０００２】
互いにグランド電位レベルの異なるローサイドのスイッチング素子とハイサイドのスイッチング素子を備えた電源装置において、ローサイドのスイッチング素子とハイサイドのスイッチング素子を制御ＩＣで駆動するようにした電源装置が例えば特許文献１に示されている。【０００３】
図１は特許文献１において従来技術として挙げられている電源装置の回路図である。この電源装置は、直流電源１と、直流電源１の一端と他端との間に接続された第１及び第２のスイッチング素子としての第１及び第２のＦＥＴ（電界効果トランジスタ）２，３と、１次巻線４ａ、２次巻線４ｃ及び３次巻線４ｂを有する出力トランス４と、第１及び第２のＦＥＴ２，３の各々に対して直列に接続された出力トランス４の１次巻線４ａ、共振用コンデンサ５及び１次巻線４ａと一体に形成されたインダクタンスから成る共振用リアクトルで構成された共振回路６と、出力トランス４の２次巻線４ｃに整流平滑回路７を介して接続された負荷８と、出力トランス４の３次巻線４ｂの電圧により動作し、かつ第１及び第２のＦＥＴ２，３の各ゲート端子（制御端子）に制御信号を付与して第１及び第２のＦＥＴ２，３をオン・オフ制御する制御回路９を備えている。【０００４】
整流平滑回路７はダイオード１０，１１及び平滑コンデンサ１２から成り、出力トランス４の第２の１次巻線４ｂに誘起された電圧が整流回路１３及び平滑コンデンサ１４を介して制御回路９の電源端子９ａに供給される。負荷８への出力電圧の信号はオペアンプ１７基準電圧源１８、フォトカプラ１５，１６、制限抵抗６１による回路を介して、制御回路９の電流検出端子９ｂに帰還される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−２７４４９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ローサイドのスイッチング素子とハイサイドのスイッチング素子を制御ＩＣで駆動するようにした電源装置において、従来は、図１に示したように、起動時にスイッチング電源の入力電圧である高電圧から、起動抵抗６０を介して制御回路に駆動電圧を供給し、通常時にはトランスより電圧を供給するように構成されている。【０００７】
しかし、この起動抵抗６０には、起動後も電流が流れ続けるため、損失が発生するという問題があった。起動抵抗による損失をなくすためには、起動抵抗と制御回路との接続を切り離すスイッチ回路を設けることが考えられる。しかし、その場合にはスイッチ回路に高耐圧性が必要になる。したがって、制御回路とスイッチ回路を含む制御回路全体を高耐圧設計する必要が生じる。【０００８】
このような構成の場合、コンバータ方式で制御回路が異なるために適用可能な電源装置が数量的に制限されること、また高耐圧設計する必要があること、などから制御回路を集積化した場合、その制御ＩＣは、非常に高価なＩＣとなってしまうという問題があった。【０００９】
このような問題に対応するためには、コンバータの制御回路部分を、ＦＥＴを駆動するための駆動回路と、制御信号となるパルス波形を生成する制御信号生成回路とに分けて、２つの制御ＩＣで構成する方法が有効である。この場合、制御信号生成回路部分は、低耐圧のプロセスで構成することでコストの低減を図り、高電圧耐圧プロセスが必要となる駆動回路は、異なるコンバータ方式を共通化して適用可能な電源装置を数量的に増やすことでコストの低減を図ることができる。これにより、２つの制御ＩＣで構成しながらも、結果的に低コストな制御回路を実現することが可能となる。【００１０】
しかしながらこのような従来技術では、高耐圧プロセスで構成される駆動回路には、スイッチング素子の駆動電圧を供給するために別の電源装置が必要であり、主コンバータを起動して動作をさせるために、別の電源装置を準備することが必要であり、電源装置全体が小型化できないという問題があった。【００１１】
本発明は、コンバータの制御回路部分をＦＥＴを駆動するための駆動回路と、制御信号となるパルス波形を生成する制御信号生成回路と、に分けて構成することで低コストな制御回路を実現し、さらに、起動の際にスイッチング電源の入力電圧である高電圧を、ハイサイドのスイッチング素子を駆動する駆動回路の駆動電源とし、かつ、起動回路で発生する損失を低減する、低コストで高効率な制御回路を実現することを目的としている。また、制御回路の中で高耐圧プロセスが必要な起動回路と駆動回路部分を、単一の駆動集積回路、ドライバＩＣとして構成することで、多くの用途の低耐圧プロセスの制御ＩＣと組み合わせて使用できる電源装置を構成可能にすることを目的としている。
【課題を解決するための手段】
【００１２】
本発明の電源装置用駆動回路は次のように構成される。
（１）直流入力電圧が入力される直流電源入力部と、
前記直流電源入力部の両端に直接、または回路素子を介して間接的に接続され、互いにグランドレベルの異なるローサイドの第１のスイッチング素子（Ｑ１）及びハイサイドの第２のスイッチング素子（Ｑ２）を少なくとも含む直列回路と、
前記第１のスイッチング素子（Ｑ１）及び前記第２のスイッチング素子（Ｑ２）を制御するためのスイッチング制御用信号を生成するスイッチング素子制御回路（制御ＩＣ）と、
を備え、補助電源電圧を出力する電源装置に設けられる電源装置用駆動回路であって、
前記スイッチング制御用信号に基づいて、前記第１のスイッチング素子（Ｑ１）および前記第２のスイッチング素子（Ｑ２）の制御端子の電圧を制御する駆動回路と、
起動時に、前記スイッチング素子制御回路（制御ＩＣ）と前記駆動回路に対して前記直流入力電圧から起動電源電圧を供給し、起動後に、前記スイッチング素子制御回路（制御ＩＣ）と前記駆動回路に対して前記補助電源電圧が供給されると前記起動電源電圧の供給を遮断する起動回路と、を備える。【００１３】
（２）前記起動回路は、導通することにより前記起動電源電圧を供給する、デプレッション型の高耐圧ＭＯＳ−ＦＥＴで構成される。【００１４】
（３）前記駆動回路は、例えば単一の信号からなる前記スイッチング制御用信号に基づいて、前記第１のスイッチング素子（Ｑ１）へ出力する第１の矩形波信号と、前記第２のスイッチング素子（Ｑ２）へ出力する第２の矩形波信号とを発生して、前記第１のスイッチング素子（Ｑ１）と前記第２のスイッチング素子（Ｑ２）とが相補的にオンオフを繰り返す矩形波信号を発生する矩形波信号発生回路を備える。【００１５】
（４）前記駆動回路は、例えば、相補的にオンオフを繰り返す２つの信号からなる前記スイッチング制御用信号に基づいて、前記第１のスイッチング素子（Ｑ１）へ出力する第１の矩形波信号と、前記第２のスイッチング素子（Ｑ２）へ出力する第２の矩形波信号とを発生する矩形波信号発生回路を備える。【００１６】
（５）前記駆動回路は、例えば前記第１のスイッチング素子（Ｑ１）及び前記第２のスイッチング素子（Ｑ２）が同時にオンしないように、デッドタイムを挟んで前記第１の矩形波信号及び前記第２の矩形波信号を発生するデッドタイム生成回路を備える。【００１７】
（６）前記デッドタイム生成回路は、例えば前記第１の矩形波信号の立ち下がりから前記第２の矩形波信号の立ち上がりまでの間の第１のデッドタイムと、前記第２の矩形波信号の立ち下がりから前記第１の矩形波信号の立ち上がりまでの間の、前記第１のデッドタイムとは異なる時間に調整された第２のデッドタイムとを発生する。【００１８】
（７）前記駆動回路は、例えば前記第１のスイッチング素子（Ｑ１）及び前記第２のスイッチング素子（Ｑ２）が同時に導通するように、クロスタイムを挟んで前記第１の矩形波信号及び前記第２の矩形波信号を発生するクロスタイム生成回路を備える。【００１９】
（８）前記クロスタイム生成回路は、例えば前記第１の矩形波信号の立ち下がりから前記第２の矩形波信号の立ち上がりまでの間の第１のクロスタイムと、前記第２の矩形波信号の立ち下がりから前記第１の矩形波信号の立ち上がりまでの間の、前記第１のクロスタイムとは異なる時間に調整された第２のクロスタイムとを発生する。【００２０】
（９）また、本発明の電源装置用駆動回路は次のように構成される。
直流入力電圧が入力される直流電源入力部と、
前記直流電源入力部の両端に接続され、互いにグランドレベルの異なるローサイドの第１のスイッチング素子（Ｑ１）及びハイサイドの第２のスイッチング素子（Ｑ２）を少なくとも含む直列回路と、
前記第１のスイッチング素子（Ｑ１）及び前記第２のスイッチング素子（Ｑ２）を制御するためのスイッチング制御用信号を生成するスイッチング素子制御回路（制御ＩＣ）と、
を備えた電源装置に設けられる電源装置用駆動回路であって、
前記スイッチング制御用信号に基づいて、前記第１のスイッチング素子（Ｑ１）および前記第２のスイッチング素子（Ｑ２）の制御端子の電圧を制御する駆動回路と、
前記駆動回路は、前記第１のスイッチング素子（Ｑ１）及び前記第２のスイッチング素子（Ｑ２）が同時にオンしないデッドタイムを挟んで前記第１のスイッチング素子（Ｑ１）へ出力する第１の矩形波信号及び前記第２のスイッチング素子（Ｑ２）へ出力する第２の矩形波信号を発生するデッドタイム生成回路を備え、
前記デッドタイム生成回路は、前記第１の矩形波信号の立ち下がりから前記第２の矩形波信号の立ち上がりまでの間の第１のデッドタイムと、前記第２の矩形波信号の立ち下がりから前記第１の矩形波信号の立ち上がりまでの間の、前記第１のデッドタイムとは異なる時間に調整された、第２のデッドタイムとを発生させる。【００２１】
（１０）また、本発明の電源装置用駆動回路は次のように構成される。
直流入力電圧が入力される直流電源入力部と、
前記直流電源入力部の両端に接続され、互いにグランドレベルの異なるローサイドの第１のスイッチング素子（Ｑ１）及びハイサイドの第２のスイッチング素子（Ｑ２）を少なくとも含む直列回路と、
前記第１のスイッチング素子（Ｑ１）及び前記第２のスイッチング素子（Ｑ２）を制御するためのスイッチング制御用信号を生成するスイッチング素子制御回路（制御ＩＣ）と、
を備えた電源装置に設けられる電源装置用駆動回路であって、
前記スイッチング制御用信号に基づいて、前記第１のスイッチング素子（Ｑ１）および前記第２のスイッチング素子（Ｑ２）の制御端子の電圧を制御する駆動回路と、
前記駆動回路は、前記第１のスイッチング素子（Ｑ１）及び前記第２のスイッチング素子（Ｑ２）が同時に導通するクロスタイムを挟んで前記第１のスイッチング素子（Ｑ１）へ出力する第１の矩形波信号及び前記第２のスイッチング素子（Ｑ２）へ出力する第２の矩形波信号を発生するクロスタイム生成回路を備え、
前記クロスタイム生成回路は、前記第１の矩形波信号の立ち下がりから前記第２の矩形波信号の立ち上がりまでの間の第１のクロスタイムと、前記第２の矩形波信号の立ち下がりから前記第１の矩形波信号の立ち上がりまでの間の、前記第１のクロスタイムとは異なる時間に調整された、第２のクロスタイムとを発生させる。【００２２】
（１１）前記スイッチング制御用信号は、二値論理レベルの信号で構成されるデジタル信号、またはアナログ信号である。【００２３】
（１２）また、本発明の電源装置用駆動集積回路は、前記電源装置用駆動回路を単一の集積化回路にて構成する。【００２４】
（１３）また、本発明の電源装置は次のように構成される。
直流入力電圧が入力される直流電源入力部と、
前記直流電源入力部の両端に接続され、互いにグランドレベルの異なるローサイドの第１のスイッチング素子（Ｑ１）及びハイサイドの第２のスイッチング素子（Ｑ２）を少なくとも含む直列回路と、
前記第１のスイッチング素子（Ｑ１）及び前記第２のスイッチング素子（Ｑ２）を制御するためのスイッチング制御用信号を生成するスイッチング素子制御回路（制御ＩＣ）と、を有する電源装置であって、
前記スイッチング制御用信号に基づいて、前記第１のスイッチング素子（Ｑ１）および前記第２のスイッチング素子（Ｑ２）の制御端子の電圧を制御する駆動回路と、
起動時に、前記スイッチング素子制御回路（制御ＩＣ）と前記駆動回路に対して前記直流入力電圧から起動電源電圧を供給し、起動後に、前記スイッチング素子制御回路（制御ＩＣ）と前記駆動回路に対して補助電源電圧が供給されると前記起動電源電圧の供給を遮断する起動回路と、を備える。
【発明の効果】
【００２５】
本発明によれば、起動時に、直流電源入力部から、起動回路を通して動作電圧が供給されることで、スイッチング素子制御回路及び駆動回路（高耐圧プロセスＩＣ）を駆動するための直流電源が不要となりスイッチング電源装置の小型軽量化が図れる。【００２６】
スイッチング素子制御回路及び駆動回路の動作電圧が所定の電圧に達すると、起動回路を切り離すことにより、スイッチング素子制御回路及び駆動回路に過電圧が印加されるのを防止することができる。【００２７】
通常動作時においては、電源装置から供給される直流電圧にて、スイッチング素子制御回路及び駆動回路を動作させるため、起動回路での損失をなくすことができ、高効率化が図れる。【００２８】
高耐圧プロセスが必要となる駆動回路と起動回路を一つの集積回路でまとめて構成することで、異なるコンバータ方式であっても駆動回路を共通化し、生産数量を増やすことが可能となり、コスト低減を図ることができ、結果として、低コストな電源装置を実現できる。
【図面の簡単な説明】
【００２９】
【図１】特許文献１において従来技術として挙げられている電源装置の回路図である。
【図２】第１の実施形態に係る電源装置用駆動回路を備えたスイッチング電源装置１０１の回路図である。
【図３】第２の実施形態に係る電源装置用駆動回路を備えたスイッチング電源装置１０２の回路図である。
【図４】第３の実施形態に係る電源装置用駆動回路を備えたスイッチング電源装置１０３の回路図である。
【図５】第４の実施形態に係る電源装置用駆動回路を備えたスイッチング電源装置１０４の回路図である。
【図６】第５の実施形態に係る電源装置用駆動回路を備えたスイッチング電源装置１０５の回路図である。
【発明を実施するための形態】
【００３０】
《第１の実施形態》
第１の実施形態に係る電源装置用駆動回路及び電源装置について、図２を参照して説明する。
図２は第１の実施形態に係る電源装置用駆動回路を備えたスイッチング電源装置１０１の回路図である。このスイッチング電源装置１０１は、その入力端子Ｖｉｎ（＋），Ｖｉｎ（−）間に直流入力電源Ｖｉの電圧が入力される。そして、スイッチング電源装置１０１の出力端子Ｖｏｕｔ（＋），Ｖｏｕｔ（−）間に接続される負荷へ所定の直流電圧が出力される。
【００３１】
入力端子Ｖｉｎ（＋），Ｖｉｎ（−）間には、キャパシタＣｒ、インダクタＬｒ、トランスＴの１次巻線ｎｐ、及び第１のスイッチング素子Ｑ１が直列に接続された第１の直列回路が構成されている。第１のスイッチング素子Ｑ１はＦＥＴからなり、ドレイン端子がトランスＴの１次巻線ｎｐに接続され、ソース端子がグランドに接続されている。
【００３２】
第２のスイッチング素子Ｑ２はＦＥＴからなり、ドレイン端子が入力端子Ｖｉｎ（＋）に接続され、ソース端子が第１のスイッチング素子Ｑ１のドレイン端子に接続されている。
【００３３】
トランスＴの２次巻線ｎｓ１，ｎｓ２には、ダイオードＤｓ，Ｄｆ及びキャパシタＣｏからなる第１の整流平滑回路が構成されている。この第１の整流平滑回路は２次巻線ｎｓ１，ｎｓ２から出力される交流電圧を全波整流し平滑して、出力端子Ｖｏｕｔ（＋），Ｖｏｕｔ（−）へ出力する。
【００３４】
トランスＴのバイアス巻線ｎｂには、ダイオードＤｂ及びキャパシタＣｂによる整流平滑回路が接続されている。この整流平滑回路によって得られる直流電圧が制御ＩＣ３０のＧＮＤ端子及びＶｃｃ端子間に補助電源電圧として供給される。制御ＩＣ３０は本発明に係る「スイッチング素子制御回路」に相当する。
【００３５】
制御ＩＣ３０は、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２を制御するためのスイッチング制御用信号を生成し、ＯＵＴ端子から高耐圧ドライバＩＣ２０へ出力する回路を備えている。
【００３６】
高耐圧ドライバＩＣ２０は、駆動回路２２と起動回路２１を備えている。
駆動回路２２は、制御ＩＣ３０から信号端子Ｓｉｎに入力される前記スイッチング制御用信号を基に、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２に対するゲート駆動電圧信号を生成し、これらを出力端子ＯＵＴ１，ＯＵＴ２へ出力する矩形波信号発生回路を備えている。駆動回路２２は、電源端子Ｖｃｃに入力電圧又は起動用電源端子Ｖｓに入力される電圧の分圧電圧を電源として動作する。
【００３７】
起動回路２１はスイッチング素子Ｑ３、抵抗Ｒ１１，Ｒ１２、制御回路２１１を備えている。起動回路２１内のスイッチング素子Ｑ３は起動時に導通している。そのため、起動用電源端子Ｖｓに印加される起動電源電圧が抵抗Ｒ１１，Ｒ１２で分圧されて、制御ＩＣ３０及び駆動回路２２に供給される。したがって、スイッチング電源装置１０１の起動時は、直流電源入力部Ｖｉｎ（＋），Ｖｉｎ（−）に入力される電圧で駆動回路２２及び制御ＩＣ３０が動作する。
【００３８】
起動後は、ダイオードＤｂ及びキャパシタＣｂによる整流平滑回路によって得られる直流電圧が制御ＩＣ３０及び駆動回路２２に電源として供給される。起動回路２１内の制御回路２１１は、高耐圧ドライバＩＣ２０のＶｃｃ端子に印加される電圧を基準電圧と比較する。Ｖｃｃ端子に印加される電圧が基準電圧を超えたとき、スイッチング素子Ｑ３を遮断する。したがって、それ以降は起動用電源端子Ｖｓから電流が流入することがなく、無駄な電力消費が無くなる。
【００３９】
前記スイッチング素子Ｑ３は高耐圧のデプレッション型（ノーマリーオン型）ＭＯＳ−ＦＥＴである。そのため、起動時のゲート電圧が印加されていない状態でＱ３は導通状態であって、このスイッチング素子Ｑ３を介して駆動回路２２及び制御ＩＣ３０に電源電圧が供給される。
【００４０】
なお、起動回路２１内の制御回路２１１が、高耐圧ドライバＩＣ２０のＶｃｃ端子に印加される補助電源電圧と抵抗Ｒ１１，Ｒ１２による分圧電圧とを比較し、Ｖｃｃ端子に印加される補助電源電圧が前記分圧電圧より高くなったとき、スイッチング素子Ｑ３を遮断するように構成してもよい。
【００４１】
このようにして、ハイサイドのスイッチング素子Ｑ２を駆動する駆動回路を含む高耐圧ドライバＩＣ２０内に起動用電源電圧の選択的入力を行うスイッチ回路を設けたことにより、起動回路を別に設ける場合の問題が無い。また、高耐圧ドライバＩＣ２０に対する特別な直流電源回路が不要である。そのため、スイッチング電源装置の小型軽量化が図れる。
【００４２】
《第２の実施形態》
図３は第２の実施形態に係る電源装置用駆動回路を備えたスイッチング電源装置１０２の回路図である。このスイッチング電源装置１０２は、高耐圧ドライバＩＣ２０にデッドタイム生成回路２３を備えている。その他の構成は図２に示したものと同様である。
【００４３】
前記デッドタイム生成回路２３は制御ＩＣ３０のＯＵＴ端子から出力されるスイッチング制御用信号を基に、第１のスイッチング素子Ｑ１用の第１のタイミング信号及び第２のスイッチング素子Ｑ２用の第２のタイミング信号を駆動回路２２へ与える。
【００４４】
駆動回路２２は、デッドタイム生成回路２３から入力される第１のタイミング信号及び第２のタイミング信号を基に、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２に対する矩形波信号（ゲート駆動電圧信号）を生成し、これらを出力端子ＯＵＴ１，ＯＵＴ２へ出力する。
【００４５】
前記デッドタイム生成回路２３は、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２が同時にオンされることがないタイミング関係の信号を発生する。そのため、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２が同時にオンされることがない。
【００４６】
《第３の実施形態》
図４は第３の実施形態に係る電源装置用駆動回路を備えたスイッチング電源装置１０３の回路図である。このスイッチング電源装置１０３は、高耐圧ドライバＩＣ２０にデッドタイム生成回路２３を備えている。また、このデッドタイム生成回路２３に接続される外付け抵抗Ｒ３が設けられている。その他の構成は図２に示したものと同様である。
【００４７】
デッドタイム生成回路２３は、外付けの抵抗Ｒ３の値に応じて、デッドタイム生成回路２３のデッドタイム時間を定める。ローサイドのスイッチング素子Ｑ１及びハイサイドのスイッチング素子Ｑ２の応答速度、インダクタＬｒのインダクタンス、キャパシタＣｒのキャパシタンスなどに応じて必要なデッドタイム時間が異なるので、最適なデッドタイム時間となるように外付け抵抗Ｒ３を定めることができる。そのことにより、スイッチング損失をより低減できる。
【００４８】
《第４の実施形態》
図５は第４の実施形態に係る電源装置用駆動回路を備えたスイッチング電源装置１０４の回路図である。このスイッチング電源装置１０４は、高耐圧ドライバＩＣ２０にデッドタイム生成回路２３を備えている。また、制御ＩＣ３０は、ローサイドのスイッチング素子Ｑ１用のスイッチング制御用信号とハイサイドのスイッチング素子Ｑ２用のスイッチング制御用信号を出力する機能を備えている。その他の構成は図２に示したものと同様である。
【００４９】
デッドタイム生成回路２３は制御ＩＣ３０のＯＵＴ１，ＯＵＴ２端子から出力されるスイッチング制御用信号を基に、第１のスイッチング素子Ｑ１用の第１のタイミング信号及び第２のスイッチング素子Ｑ２用の第２のタイミング信号を駆動回路２２へ与える。このデッドタイム生成回路２３は、第１のスイッチング素子Ｑ１のターンオフから第２のスイッチング素子Ｑ２のターンオンまでの間の第１のデッドタイムと、第２のスイッチング素子Ｑ２のターンオフから第１のスイッチング素子Ｑ１のターンオンまでの間の第２のデッドタイムとを個別に制御する。
【００５０】
駆動回路２２は、デッドタイム生成回路２３から入力される二つのタイミング信号を基に、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２に対する矩形波信号（ゲート駆動電圧信号）を生成し、これらを出力端子ＯＵＴ１，ＯＵＴ２へ出力する。
【００５１】
ローサイドのスイッチング素子Ｑ１及びハイサイドのスイッチング素子Ｑ２の応答速度、インダクタＬｒのインダクタンス、キャパシタＣｒのキャパシタンスなどに応じて、必要な第１のデッドタイムと第２のデッドタイムとは異なるが、デッドタイム生成回路２３は両者が最適なデッドタイム時間となるように、駆動回路２２へタイミング信号を出力する。
【００５２】
《第５の実施形態》
図６は第５の実施形態に係る電源装置用駆動回路を備えたスイッチング電源装置１０５の回路図である。このスイッチング電源装置１０５は、高耐圧ドライバＩＣ２０にデッドタイム生成回路２３を備えている。また、このデッドタイム生成回路２３に接続される外付け抵抗Ｒ３１，Ｒ３２が設けられている。その他の構成は図５に示したものと同様である。
【００５３】
デッドタイム生成回路２３は、外付けの抵抗Ｒ３１，Ｒ３２の値に応じて、第１のデッドタイム及び第２のデッドタイムを個別に定める。
【００５４】
ローサイドのスイッチング素子Ｑ１及びハイサイドのスイッチング素子Ｑ２の応答速度、インダクタＬｒのインダクタンス、キャパシタＣｒのキャパシタンスなどに応じて、必要な第１のデッドタイムと第２のデッドタイムとは異なるが、それぞれが必要なデッドタイム時間となるように外付け抵抗Ｒ３１，Ｒ３２を定めることができる。そのことにより、スイッチング損失をより低減できる。
【００５５】
《第６の実施形態》
第２〜第５の実施形態では高耐圧ドライバＩＣ２０にデッドタイム制御の機能を設けた例を示したが、同様にしてクロスタイム制御の機能を高耐圧ドライバＩＣ２０に設けることもできる。ここで、クロスタイムとは、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２が同時に導通する時間のことである。
【００５６】
二つのスイッチング素子を備えたコンバータ回路の回路構成によっては、前記クロスタイムが必要になる場合もある。高耐圧ドライバＩＣ２０にクロスタイム制御の機能を設ける場合、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２が同時に導通するクロスタイムを挟んで第１の矩形波信号及び第２の矩形波信号を発生するクロスタイム生成回路を駆動回路２２に設ける。
【００５７】
また、デッドタイムの制御の場合と同様に、クロスタイムについても次のような構成が可能である。（ａ）クロスタイムの時間を外付け抵抗などの外付け部品によって設定可能にする。（ｂ）第１のスイッチング素子Ｑ１のターンオフから第２のスイッチング素子Ｑ２のターンオンまでの間の第１のクロスタイムと、第２のスイッチング素子Ｑ２のターンオフから第１のスイッチング素子Ｑ１のターンオンまでの間の第２のクロスタイムとを個別に制御する。（ｃ）外付け部品によって第１のクロスタイムと第２のクロスタイムを個別に定める。
【００５８】
《他の実施形態》
高耐圧ドライバＩＣは、制御ＩＣ３０からのスイッチング制御用信号がデジタル信号（二値論理レベルの信号）の入力であってもアナログ信号の入力であっても対応できるように回路を構成する。そのことで多くの用途に対応でき、量産効果により高耐圧プロセスＩＣのコストを低減できる。
【００５９】
なお、本発明によれば、起動回路と駆動回路のみを高耐圧性にすることで、制御ＩＣには高耐圧性が不要となり、多くの用途の低耐圧プロセスの制御ＩＣと組み合わせて使用できる。
また、コンバータ（電力変換）方式は、各実施形態で示した電流共振型に限らず、フライバック型、フォワード型、ハーフブリッジ型、フルブリッジ型等のハイサイドＦＥＴを有する各種方式に適用できる。またスイッチング電源のみならず、スイッチングインバータ、ランプ点灯回路である電子バラストなどにも適用できる。
【符号の説明】
【００６０】
Ｌｒ…インダクタ
Ｑ１〜Ｑ３…スイッチング素子
Ｓｉｎ…信号端子
Ｔ…トランス
Ｖｃｃ…電源端子
Ｖｉ…直流入力電源
Ｖｉｎ（＋），Ｖｉｎ（−）…直流電源入力部
Ｖｏｕｔ（＋），Ｖｏｕｔ（−）…直流電源出力部
Ｖｓ…起動用電源端子
ｎｐ…１次巻線
ｎｓ１，ｎｓ２…２次巻線
ｎｂ…バイアス巻線
２０…高耐圧ドライバＩＣ
２１…起動回路
２２…駆動回路
２３…デッドタイム生成回路
３０…制御ＩＣ（スイッチング素子制御回路）
１０１〜１０５…スイッチング電源装置
２１１…制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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