(57)【特許請求の範囲】
【請求項１】
入力信号に応じて発光する発光素子と、発光素子と対向して配置され発光素子から放射される光を受光して光起電力を発生する受光素子と、ボンディングワイヤを介してゲート電極及びソース電極が各々受光素子の両端に接続され且つ互いのソース電極同士が接続されて逆直列接続された一対のＭＯＳＦＥＴと、発光素子が実装される平板状の実装部を有して発光素子の電極と入力側の外部回路とを電気的に接続する端子片と、略平板状に形成されて受光素子が実装される第１の導体部と、略帯板状に形成されて一端側にはＭＯＳＦＥＴのドレイン電極が各々表面実装されるとともに他端側が出力側の外部回路と接続される第２及び第３の導体部と、これらを内部に収納する箱型のパッケージと、を備え、第２及び第３の導体部の間は、前記光起電力がＭＯＳＦＥＴの各ゲート−ソース電極間に印加されることで各ドレイン−ソース電極間のインピーダンスが変化して導通／非導通に切り換えられ、
第１の導体部の少なくとも一部は、第２及び第３の導体部のＭＯＳＦＥＴが各々実装される実装面の法線方向から見たときに第２の導体部と第３の導体部との間に配置され、
第１、第２及び第３の導体部の受光素子、及び一対のＭＯＳＦＥＴが各々実装される各実装面と端子片の発光素子が実装される実装面とは互いに対向するとともに、これらの実装面は、パッケージの第２及び第３の導体部、並びに端子片が外部に露出する一端部に対して起立するように垂直方向に向けられており、
第１の導体部は、受光素子がパッケージの前記一端部の第２及び第３の導体部を挟んだ反対側に位置するように設けられることを特徴とする、表面実装型の半導体リレー。
【請求項２】
第１の導体部には、周縁部から外側に向かって棒状に突出する凸部が配設され、前記凸部は、第１の導体部の前記一部として前記法線方向から見たときに第２の導体部と第３の導体部との間に配置され、ＭＯＳＦＥＴのソース電極と各々電気的に接続されることを特徴とする請求項１記載の半導体リレー。
【請求項３】
第２及び第３の導体部、並びに端子片のパッケージより外部に露出する部位は、パッケージの外面と各々面一としていることを特徴とする請求項１又は２記載の半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体リレーに関するものである。
【背景技術】
【０００２】
従来よりスイッチング素子としてＭＯＳＦＥＴを用いた種々の半導体リレーが提供され
ている（例えば、特許文献１参照）。
【０００３】
また、この様な半導体リレーの一例として図１２〜図１４に示すような半導体リレー９
０がある。半導体リレー９０は、発光素子９１と受光素子９２と一対のＭＯＳＦＥＴ９３
，９４と端子片９５と第１、第２及び第３の導体部９６，９７，９８とこれらを内部に収
納する箱型のパッケージ９９とを備える。尚、以下の説明では図１４において上下左右方
向を規定し、図１４の正面を前面として説明を行う。
【０００４】
発光素子９１（例えば発光ダイオード）は入力信号に応じて発光する。受光素子９２は
、図１３に示すように発光素子９１と対向して配置されて発光素子９１から放射される光
を受光して光起電力を発生する。ＭＯＳＦＥＴ９３，９４は、図１２〜図１４に示すよう
にボンディングワイヤ１００ａ〜１００ｆを介して、ゲート電極９３ａ，９４ａ及びソー
ス電極９３ｂ，９４ｂが各々受光素子９２の両端に接続され、且つ互いのソース電極９３
ｂ，９４ｂ同士が接続されて逆直列接続される。端子片９５は、図１２〜図１４に示すよ
うに各々細長の矩形板が段状に４回曲折されてなる第１及び第２の端子片９５ａ，９５ｂ
から構成される。また、第１及び第２の端子片９５ａ，９５ｂの上端部側はそれぞれパッ
ケージ９９の外部に露出するとともに、パッケージ９９の内部にてその互いの長手方向を
上下方向に向けて並設される。そして、第１の端子片９５ａの下端部には右方へ延出する
延出部９５ｄを介して平板状に形成される実装部９５ｃを有している。実装部９５ｃは、
前後方向から見たときに第１の端子片９５ａと第２の端子片９５ｂとの間に配置され、そ
の後面には発光素子９１が実装される。発光素子９１のアノード電極またはカソード電極
のうち一方は第１の端子片９５ａの実装部９５ｃにダイボンディングされ、他方は第２の
端子片９５ｂにワイヤボンディングされる。そして、発光素子９１の電極は、端子片９５
を介して入力側の外部回路（図示せず）と電気的に接続される。
【０００５】
第１の導体部９６は、図１２〜図１４に示すように略平板状に形成されてその前面には
受光素子９２が実装されており、受光素子９２と発光素子９１とが対向するように実装部
９５ｃの真後ろに配置される。第２及び第３の導体部９７，９８は、図１２〜図１４に示
すように略帯板状に形成されて上端側にはＭＯＳＦＥＴ９３，９４のドレイン電極（図示
せず）が各々表面実装されるとともに、下端側がパッケージ９９の外部に露出して出力側
の外部回路の左右方向に延びる信号パターン１０１，１０２に各々接続される。
【０００６】
そして、受光素子９２の光起電力がＭＯＳＦＥＴ９３のゲート電極９３ａ−ソース電極
９３ｂ間、並びにＭＯＳＦＥＴ９４のゲート電極９４ａ−ソース電極９４ｂ間に印加され
ることで、ＭＯＳＦＥＴ９３の図示しないドレイン電極−ソース電極９３ｂ間、並びにＭ
ＯＳＦＥＴ９４の図示しないドレイン電極−ソース電極９４ｂ間のインピーダンスが変化
して、第２及び第３の導体部９７，９８の間が導通／非導通に切り換えられる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−８０５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の半導体リレー９０は、図１４に示すように前後方向から見たとき
第２及び第３の導体部９７，９８が左右方向に延びる信号パターン１０１，１０２に対し
て長手方向を垂直方向に向けて並設され、更に第１の導体部９６が第２及び第３の導体部
９７，９８の真上に配設されることから、信号パターン１０１，１０２から第１の導体部
９６の上端までに亘ってスタブが形成されて、当該スタブが共振することにより共振周波
数付近でのインサーションロス（挿入損失）が増加して、使用可能な周波数帯域が狭くな
るという問題があった。
【０００９】
本発明は上記事由に鑑みて為されたものであり、その目的は、スタブの影響により使用
可能な周波数帯域が狭くなるのを防止することができる半導体リレーを提供することにあ
る。
【課題を解決するための手段】
【００１０】
請求項１の発明は、上記目的を達成するために、表面実装型の半導体リレーであって、入力信号に応じて発光する発光素子と、発光素子と対向して配置され発光素子から放射される光を受光して光起電力を発生する受光素子と、ボンディングワイヤを介してゲート電極及びソース電極が各々受光素子の両端に接続され且つ互いのソース電極同士が接続されて逆直列接続された一対のＭＯＳＦＥＴと、発光素子が実装される平板状の実装部を有して発光素子の電極と入力側の外部回路とを電気的に接続する端子片と、略平板状に形成されて受光素子が実装される第１の導体部と、略帯板状に形成されて一端側にはＭＯＳＦＥＴのドレイン電極が各々表面実装されるとともに他端側が出力側の外部回路と接続される第２及び第３の導体部と、これらを内部に収納する箱型のパッケージと、を備え、第２及び第３の導体部の間は、前記光起電力がＭＯＳＦＥＴの各ゲート−ソース電極間に印加されることで各ドレイン−ソース電極間のインピーダンスが変化して導通／非導通に切り換えられ、第１の導体部の少なくとも一部は、第２及び第３の導体部のＭＯＳＦＥＴが各々実装される実装面の法線方向から見たときに第２の導体部と第３の導体部との間に配置され、第１、第２及び第３の導体部の受光素子、及び一対のＭＯＳＦＥＴが各々実装される各実装面と端子片の発光素子が実装される実装面とは互いに対向するとともに、これらの実装面は、パッケージの第２及び第３の導体部、並びに端子片が外部に露出する一端部に対して起立するように垂直方向に向けられており、第１の導体部は、受光素子がパッケージの前記一端部の第２及び第３の導体部を挟んだ反対側に位置するように設けられることを特徴とする。
【００１１】
この発明によれば、第１の導体部の少なくとも一部は、第２及び第３の導体部のＭＯＳＦＥＴが各々実装される実装面の法線方向から見たときに第２の導体部と第３の導体部との間に配置されるので、第１の導体部の前記一部、並びに第２及び第３の導体部が略一列に並ぶにように配置されて出力側の外部回路の信号パターンから第１の導体部までに亘って形成されるスタブを短くすることができ、従ってスタブの影響により使用可能な周波数帯域が狭くなるのを防止することができる。また、この発明によれば、これらの実装面は、パッケージの第２及び第３の導体部、並びに端子片が外部に露出する一端部に対して従来のように平行方向に向けられているのではなく垂直方向に向けられているので、パッケージの前記一端部を外部回路の回路基板に表面実装することで従来よりも実装面積の小型化を図ることができる。
【００１４】
請求項２の発明は、請求項１の発明において、第１の導体部には、周縁部から外側に向かって棒状に突出する凸部が配設され、前記凸部は、第１の導体部の前記一部として前記法線方向から見たときに第２の導体部と第３の導体部との間に配置され、ＭＯＳＦＥＴのソース電極と各々電気的に接続されることを特徴とする。
【００１５】
この発明によれば、前記凸部は、第１の導体部の前記一部として前記法線方向から見た
ときに第２の導体部と第３の導体部との間に配置され、ＭＯＳＦＥＴのソース電極と各々
電気的に接続されるので、前記凸部、並びに第２及び第３の導体部が略一列に並ぶによう
に配置されて、請求項１と同様の効果を奏することができる。
【００１８】
請求項３の発明は、請求項１又は２の発明において、第２及び第３の導体部、並びに端子片のパッケージより外部に露出する部位は、パッケージの外面と各々面一としていることを特徴とする。
【００１９】
この発明によれば、第２及び第３の導体部、並びに端子片のパッケージより外部に露出
する部位は、パッケージの外面と各々面一としているので、パッケージを外部回路の回路
基板に表面実装したときに、前記部位のインピーダンスの不整合を抑制してより使用可能
な周波数帯域を広げることができる。
【発明の効果】
【００２０】
本発明では、スタブの影響により使用可能な周波数帯域が狭くなるのを防止することが
できるという効果がある。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態１のパッケージ内部の斜視図である。
【図２】同上における断面図である。
【図３】同上におけるインサーションロスの解析結果を示す説明図である。
【図４】本発明の実施形態２のパッケージ内部の斜視図である。
【図５】同上における断面図である。
【図６】同上におけるインサーションロスの解析結果を示す説明図である。
【図７】同上における別の一例のパッケージ内部における斜視図である。
【図８】同上における別の一例のインサーションロスの解析結果を示す説明図である。
【図９】本発明の実施形態３のパッケージ内部の斜視図である。
【図１０】同上における断面図である。
【図１１】同上におけるインサーションロスの解析結果を示す説明図である。
【図１２】従来の半導体リレーの一例のパッケージ内部の斜視図である。
【図１３】同上におけるパッケージ内部の左側面図である。
【図１４】同上における断面図である。
【発明を実施するための形態】
【００２２】
（実施形態１）
以下、本発明の実施形態１について、図１〜図３を参照して説明する。尚、以下の説明
では図２において上下左右方向を規定し、図２の正面を前面として説明を行う。本実施形
態の半導体リレー１は、図１及び図２に示すように発光素子２と受光素子３と一対のＭＯ
ＳＦＥＴ４，５と端子片６と第１、第２及び第３の導体部７，８，９とこれらを内部に収
納するパッケージ１０とを備える。パッケージ１０は、図１に示すように合成樹脂材料に
より矩形箱状に形成され、後端部１０ａの外面が外部回路（図示せず）の回路基板（図示
せず）に対して表面実装される。
【００２３】
発光素子２は、従来技術で述べた発光素子９１と同様に、例えば発光ダイオードからな
り入力信号に応じて発光する。また、発光素子２の外郭は、図１に示すように筒状に形成
されており、その前後両端面に各々電極（アノード電極及びカソード電極）を有する。
【００２４】
受光素子３は、図１及び図２に示すように発光素子２と対向して配置されて、発光素子
２から放射される光を受光して光起電力を発生するフォトダイオードアレイ（図示せず）
と、ＭＯＳＦＥＴ４，５に対して光起電力による充放電制御を行う充放電回路（図示せず
）とを備える。また、受光素子３は、図１及び図２に示すように前記フォトダイオードア
レイの陽極及び陰極たる電極３ａ，３ｂと、制御信号出力用電極（以下、電極）３ｃとを
前面に有している。
【００２５】
そして、発光素子２と受光素子３は、パッケージ１０の内部が図示しない透明樹脂で封
止されることによって光学的に結合される。尚、外乱光の入射を防ぐために前記透明樹脂
の表面は遮光性を有する薄膜（図示せず）で覆われている。
【００２６】
ＭＯＳＦＥＴ４，５は、図１及び図２に示すように各々前面にゲート電極４ａ，５ａ及
びソース電極４ｂ，５ｂを備え、後面にドレイン電極（図示せず）を備える。
【００２７】
端子片６は、図１及び図２に示すように各々細長の矩形板が段状に４回曲折されてなる
第１及び第２の端子片６ａ，６ｂから構成される。第１の端子片６ａの左端部、及び第２
の端子片６ｂの右端部は、パッケージ１０の後端部１０ａ上方の左右両縁部に貫設された
挿通孔（図示せず）を通じてパッケージ１０の外部に露出する。また、第１の端子片６ａ
の右端部には平板状に形成される実装部６ｃが突設される。そして、第１及び第２の端子
片６ａ，６ｂは、パッケージ１０の内部にてその長手方向を左右方向に向けて、第１の端
子片６ａの右端部と第２の端子片６ｂ左端部とが互いに対向するように配置される。すな
わち端子片６は、前後方向から見たときに全体として略一直線状に形成される。
【００２８】
ここで発光素子２の前端面にあるアノード電極またはカソード電極の一方の電極は実装
部６ｃの後面にダイボンディングされ、後端面にある他方の電極は第２の端子片６ｂにワ
イヤボンディングされる。そして、発光素子２の電極は、端子片６を介して入力側の外部
回路（図示せず）とを電気的に接続される。
【００２９】
第１の導体部７は、図１及び図２に示すように導電性材料により略平板状に形成されて
その前面には上述した受光素子３が実装され、受光素子３が発光素子２と対向して配置さ
れるように実装部６ｃの真後ろに配置される。また、第１の導体部７には、下方周縁部か
ら外側へ略棒状に突出する凸部７ａが設けられ、更に左方周縁部から外側へ略矩形板状に
突出する突片７ｂが配設される。
【００３０】
第２及び第３の導体部８，９は、図１〜図２に示すように各々導電性材料により形成さ
れた帯板が段状に２回曲折されてなる。第２の導体部８の左端側と第３の導体部９の右端
側は、パッケージ１０の後端部１０ａ下方の左右両縁部に貫設された挿通孔（図示せず）
を通じてパッケージ１０の外部に露出して、出力側の外部回路の左右方向に延びる信号パ
ターン１３，１４に各々接続される。また、第２及び第３の導体部８，９は、パッケージ
１０の内部にてその長手方向を左右方向に向けて、第２の導体部８の右端と第３の導体部
９の左端とが所望の隙間１２を空けて対向するように配置される。そして、第２の導体部
８の右端側と第３の導体部の左端側には、上述したＭＯＳＦＥＴ４，５の後面に有する図
示しないドレイン電極が各々表面実装される。
【００３１】
ここで本実施形態の第１の導体部７は、図１及び図２に示すように第２及び第３の導体
部８，９の真上にて各々の前面を面一として配設されるとともに、前後方向から見たとき
に凸部７ａが第２の導体部８と第３の導体部９との間にある隙間１２に配置される。そし
て、ＭＯＳＦＥＴ４，５のゲート電極４ａ，５ａは、ボンディングワイヤ１１ａ，１１ｂ
を介して各々受光素子３の電極３ａ，３ｂに接続される。また、ソース電極４ｂ，５ｂは
、ボンディングワイヤ１１ｃ〜１１ｆを介して凸部７ａに接続されることで、ソース電極
４ｂ，５ｂ同士が電気的に接続される。更に突片７ｂがボンディングワイヤ１１ｇを介し
て受光素子３の電極３ｃに接続されることで、ソース電極４ｂ，５ｂが受光素子３の電極
３ｃと電気的に共通接続される。
【００３２】
本実施形態の半導体リレー１の動作について簡単に説明する。先ず、入力側の外部回路
から入力信号が入力されてくると発光素子２が光を後方へ放射する。受光素子３のフォト
ダイオードアレイは、この光を受光して光起電力を発生する。すると前述の図示しない充
放電回路は、フォトダイオードアレイの光起電力の発生によりＭＯＳＦＥＴ４のゲート電
極４ａ−ソース電極４ｂ、並びにＭＯＳＦＥＴ５のゲート電極５ａ−ソース電極５ｂ間に
効率良く電荷を充電するように制御する。そして、ＭＯＳＦＥＴ４のドレイン電極（図示
せず）−ソース電極４ｂ、並びにＭＯＳＦＥＴ５のドレイン電極（図示せず）−ソース電
極５ｂの間が導通して、第２及び第３の導体部８，９の間がＭＯＳＦＥＴ４，５を介して
導通する。尚、ＭＯＳＦＥＴ４，５は、上述の通り凸部７ａを介してソース電極４ｂ，５
ｂ同士を互いに接続することにより逆直列接続されているので、半導体リレー１はＭＯＳ
ＦＥＴ４，５を介して高周波の信号を双方向に伝達することが可能となっている。
【００３３】
一方、入力側の外部回路から入力信号が入力されなくなると発光素子２が光を放射しな
くなり、受光素子３のフォトダイオードアレイは光起電力を発生しなくなる。このときＭ
ＯＳＦＥＴ４のゲート電極４ａ−ソース電極４ｂ、並びにＭＯＳＦＥＴ５のゲート電極５
ａ−ソース電極５ｂ間に充電されていた電荷が先の充放電回路により放電される。これに
よりＭＯＳＦＥＴ４のドレイン電極（図示せず）−ソース電極４ｂ、並びにＭＯＳＦＥＴ
５のドレイン電極（図示せず）−ソース電極５ｂの間が遮断されて、第２及び第３の導体
部８，９の間は導通から非導通へと切り換えられる。
【００３４】
以下、本実施形態の半導体リレー１の作用について説明する。本実施形態の第１の導体
部７には上述の通り凸部７ａが設けられ、凸部７ａは前後方向から見たときに第２の導体
部８と第３の導体部９との間にある隙間１２に配置される。すなわち、凸部７ａ、並びに
第２及び第３の導体部８，９が左右方向に沿って一列に並ぶにように配置されて出力側の
外部回路の信号パターン１３，１４から第１の導体部７の上端までに亘って形成されるス
タブ（図２中の破線矢印）を短くすることができる。従ってスタブの影響により使用可能
な周波数帯域が狭くなるのを防止することができる。
【００３５】
また、本実施形態の半導体リレー１と従来の半導体リレー９０のインサーションロスに
ついて解析より求めた結果を図３に示している。尚、図３中のａは半導体リレー１の特性
曲線でｂは半導体リレー９０の特性曲線である。この解析結果が示すように従来の半導体
リレー９０は、スタブにより共振が発生して共振周波数付近でインサーションロスが増加
することで使用可能な周波数帯域が狭くなっている。一方、本実施形態の半導体リレー１
は、前記共振周波数付近でのインサーションロスの増加が抑制されていて、半導体リレー
９０よりも使用可能な周波数帯域が広くなっている。
【００３６】
尚、本実施形態の半導体リレー１は、第１の端子片６ａと第２の導体部７とが各々パッ
ケージ１０の後端部１０ａの左縁部から露出し、第２の端子片６ｂと第２の導体部８とが
各々パッケージ１０の後端部１０ａの右縁部から露出している。しかしこの限りではなく
従来の半導体リレー９０と同様に第１及び第２の端子片６ａ，６ｂが各々後端部１０ａの
上縁部から露出し、第２及び第３の導体部７，８が各々後端部１０ａの下縁部から露出し
ていてもよい。
【００３７】
（実施形態２）
以下、本発明の実施形態２について、図４〜８を参照して説明する。尚、本実施形態は
基本的な構成が実施形態１と共通であるので、共通の構成要素には、同一の符号を付して
説明を省略する。
【００３８】
本実施形態の半導体リレー１は、第１の導体部７の略全体が前後方向から見たときに第
２の導体部８と第３の導体部９との間にある隙間１２に配置される点に特徴がある。
【００３９】
第１の導体部７は、図４及び図５に示すように導電性材料により略平板状に形成されて
その前面には上述した受光素子３が実装される。但し、実施形態１の凸部７ａや突片７ｂ
は配設されていない。また、前後方向から見たときの受光素子３の配置される位置が実施
形態１に比べて下方寄りとなることから、発光素子２と受光素子３とが対向して配置され
るように端子片６の実装部６ｃの上下方向の長さ寸法を実施形態１の実装部６ｃよりも大
きく設定している。
【００４０】
ＭＯＳＦＥＴ４，５のゲート電極４ａ，５ａは、ボンディングワイヤ１１ａ，１１ｂを
介して各々受光素子３の電極３ａ，３ｂに接続される。ソース電極４ｂは、ボンディング
ワイヤ１１ｃ，１１ｄを介して第１の導体部７の左周縁部近傍に接続され、ソース電極５
ｂは、ボンディングワイヤ１１ｅ，１１ｆを介して第１の導体部７の右周縁部近傍に接続
されることで、ソース電極４ｂ，５ｂ同士が電気的に接続される。更に第１の導体部７の
左上端部からからボンディングワイヤ１１ｇを介して受光素子３の電極３ｃに接続される
ことで、ソース電極４ｂ，５ｂが受光素子３の電極３ｃと電気的に共通接続される。
【００４１】
以下、本実施形態の半導体リレー１の作用について説明する。本実施形態の第１の導体
部７は、略全体が前後方向から見たときに第２の導体部８と第３の導体部９との間にある
隙間１２に配置される。すなわち、第１の導体部７、並びに第２及び第３の導体部８，９
が左右方向に沿って一列に並ぶにように配置されて出力側の外部回路の信号パターン１３
，１４から第１の導体部７の上端までに亘って形成されるスタブ（図５中の破線矢印）を
短くすることができる。従ってスタブの影響により使用可能な周波数帯域が狭くなるのを
防止することができる。
【００４２】
また、本実施形態の半導体リレー１と従来の半導体リレー９０とのインサーションロス
について解析より求めた結果を図６に示している。尚、図６中のａは半導体リレー１の特
性曲線でｂは半導体リレー９０の特性曲線である。この解析結果が示すように従来の半導
体リレー９０は、スタブにより共振が発生して共振周波数付近でインサーションロスが増
加することで使用可能な周波数帯域が狭くなっている。一方、本実施形態の半導体リレー
１は、前記共振周波数付近でのインサーションロスの増加が抑制されていて半導体リレー
９０よりも使用可能な周波数帯域が広くなっている。
【００４３】
ところで、本実施形態の第２及び第３の導体部８，９、並びに端子片６のパッケージ１
０より外部に露出する部位は、段状に曲折しながらパッケージ１０の外面から突出してい
る。このように露出する部位は、外部回路の回路基板（図示せず）へ表面実装したときに
インピーダンスの不整合を招く恐れがある。これに対して、図７に示すように前記部位を
パッケージ１０の外面と各々面一とすれば、前記部位のインピーダンスの不整合を抑制し
てより使用可能な周波数帯域を広げることができる。
【００４４】
尚、上述の様な面一とした半導体リレー１と面一としていない半導体リレー１とのイン
サーションロスについて解析より求めた結果を図８に示している。図８中のａは面一とし
た半導体リレー１の特性曲線で、ｂは面一としていない半導体リレー１の特性曲線であり
上述の図６中の特性曲線ａと同じものである。そして、この解析結果から分かるように、
面一とした半導体リレー１の使用可能な周波数帯域の方が、面一としていない半導体リレ
ー１よりも広くなっている。
【００４５】
（実施形態３）
以下、本発明の実施形態３について、図９〜１１を参照して説明する。尚、本実施形態
は基本的な構成が実施形態１と共通であるので、共通の構成要素には、同一の符号を付し
て説明を省略する。
【００４６】
本実施形態の半導体リレー１は、第１の導体部７の受光素子３が実装される実装面７ｃ
、第２及び第３の導体部８，９のＭＯＳＦＥＴ４，５が各々実装される実装面８ａ，９ａ、
及び端子片６の発光素子２が実装される実装面６ｄが、パッケージ１０の後端部１０ａに
対して各々垂直方向に向けられている点に特徴がある。
【００４７】
端子片６は、図９に示すように細長の矩形板が上下方向から見たときにＬ字状に形成さ
れる第１の端子片６ａと細長の矩形板に形成される第２の端子片６ｂとから構成される。
そして、第１及び第２の端子片６ａ，６ｂは、互いの長手方向を前後方向に向けてパッケ
ージ１０内の後端部１０ａ上方で起立するように配設される。第１及び第２の端子片６ａ
，６ｂの後端部は、後端部１０ａ上方の左右端に貫設される挿通孔（図示せず）を通じて
パッケージ１０の外部に露出する。尚、前記露出する部位はパッケージ１０の外面と各々
面一としている。
【００４８】
第１の導体部７は、図９及び図１０に示すように導電性材料により略平板状に形成され
て後方周縁部から外側へ略棒状に突出する凸部７ａが設けられ、更に前方左右両端部から
外側へ角筒状に延出する延出片７ｄ，７ｄが配設される。そして、第１の導体部７は、凸
部７ａの先端部または延出片７ｄ，７ｄの先端部のいずれかまたは両方を、パッケージ１
０内の後端部１０ａまたは左右端部に当接させて、後端部１０ａ下方で起立するように配
設される。尚、実施形態１の突片７ｂに代わって延出片７ｄがボンディングワイヤ１１ｇ
を介して受光素子３の電極３ｃに接続される。
【００４９】
第２及び第３の導体部８，９は、図９及び図１０に示すように各々導電性材料により形
成された帯板が後方で曲折されてなる。そして、第２及び第３の導体部８，９は、パッケ
ージ１０の後端部１０ａ下方の左右両端で各々起立するように配設される。第２及び第３
の導体部８，９の後端部は、パッケージ１０の後端部１０ａ下方の左右端に貫設される挿
通孔（図示せず）を通じてパッケージ１０の外部に露出する。尚、前記露出する部位はパ
ッケージ１０の外面と各々面一としている。
【００５０】
すなわち、第１、第２及び第３の導体部７，８，９の実装面７ｃ，８ａ，９ａと、端子
片６の実装面６ｄとは互いに対向し、更にこれらの実装面６ｄ，７ｃ，８ａ，９ａはパッ
ケージ１０の後端部１０ａに対して、実施形態１や２のように平行方向に向けられている
のではなく垂直方向に向けられているので、実施形態１や２の半導体リレー１よりも実装
面積（後端部１０ａの外面積）の小型化を図ることができる。
【００５１】
また、本実施形態の半導体リレー１と従来の半導体リレー９０のインサーションロスに
ついて解析より求めた結果を図１１に示している。尚、図１１中のａは半導体リレー１の
特性曲線でｂは半導体リレー９０の特性曲線である。この解析結果が示すように本実施形
態の半導体リレー１は、インサーションロスの増加が抑制されていて半導体リレー９０よ
りも使用可能な周波数帯域が広くなっている。更に、本実施形態の半導体リレー１（図１
１の特性曲線ａ）と、実施形態１や２の半導体リレー１（図３の特性曲線ａや図６の特性
曲線ａ）とを比較しても、本実施形態の半導体リレー１の使用可能な周波数帯域の方がよ
り広くなっていることが分かる。
【符号の説明】
【００５２】
１  半導体リレー
２  発光素子
３  受光素子
４  ＭＯＳＦＥＴ
４ａ  ゲート電極
４ｂ  ソース電極
５  ＭＯＳＦＥＴ
５ａ  ゲート電極
５ｂ  ソース電極
６  端子片
７  第１の導体部
７ａ  凸部
８  第２の導体部
９  第３の導体部
１０  パッケージ
１０ａ  後端部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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