(57)【特許請求の範囲】
【請求項１】
垂直磁化膜を含む第１の磁性体、絶縁層および垂直磁化膜を含む記憶層としての第２の磁性体を順次積層してなる磁気トンネル接合部と、前記第１の磁性体側に位置する第１の電極と、前記第２の磁性体側に位置する第２の電極とを有し、前記第１の磁性体に対する前記第２の磁性体の相対的な磁化方向を前記磁気トンネル接合部への通電によって変化させて、前記絶縁層の抵抗値の高低を規定するように構成された磁気メモリ素子であって、
前記磁気トンネル接合部に挿入した熱膨張層を備え、
前記通電に伴う前記熱膨張層の熱膨張によって前記第２の磁性体をその横断面が増加する方向に変形させて、前記磁化方向の変化に必要なスイッチング電流閾値を減少させるようにし、
少なくとも前記熱膨張層の側面に接して該熱膨張層の膨張を促進する伸縮層を形成したことを特徴とする磁気メモリ素子。
【請求項２】
前記伸縮層は、前記第２の磁性体の側面にも接する形態で形成され、その熱膨張率とヤング率の積が前記第２の磁性体のそれよりも小さくなるように設定されることを特徴とする請求項１に記載の磁気メモリ素子。
【請求項３】
前記熱膨張層は、室温〜２００℃の温度範囲において前記第２の磁性体より線熱膨張係数が大きい材料で形成され、前記第２の磁性体と前記第２の電極との間に挿入されることを特徴とする請求項１または２に記載の磁気メモリ素子。
【請求項４】
前記熱膨張層は、形状記憶合金で形成されていることを特徴とする請求項１〜３のいずれかに記載の磁気メモリ素子。
【請求項５】
面内磁化膜を含む第１の磁性体、絶縁層および面内磁化膜を含む記憶層としての第２の磁性体を順次積層してなる磁気トンネル接合部と、前記第１の磁性体側に位置する第１の電極と、前記第２の磁性体側に位置する第２の電極とを有し、前記第１の磁性体に対する前記第２の磁性体の相対的な磁化方向を前記磁気トンネル接合部への通電によって変化させて、前記絶縁層の抵抗値の高低を規定するように構成された磁気メモリ素子であって、
前記磁気トンネル接合部に挿入した熱収縮層を備え、
前記通電に伴う前記熱収縮層の熱収縮によって前記第２の磁性体をその横断面が減少する方向に変形させて、前記磁化方向の変化に必要なスイッチング電流閾値を減少させるようにし、
少なくとも前記熱収縮層の側面に接して該熱収縮層の収縮を促進する伸縮層を形成したことを特徴とする磁気メモリ素子。
【請求項６】
前記伸縮層は、前記第２の磁性体の側面にも接する形態で形成され、そのヤング率が前記第２の磁性体のそれよりも小さく設定されるとともに、その熱膨張率が前記第２の磁性体のそれよりも大きく設定されることを特徴とする請求項５に記載の磁気メモリ素子。
【請求項７】
前記熱収縮層は、室温〜２００℃の温度範囲において前記第２の磁性体より線熱膨張係数が小さい材料で形成され、前記第２の磁性体と前記第２の電極との間に挿入されることを特徴とする請求項５または６に記載の磁気メモリ素子。
【請求項８】
前記熱収縮層は、形状記憶合金で形成されていることを特徴とする請求項５〜７のいずれかに記載の磁気メモリ素子。
【請求項９】
請求項１〜８のいずれかに記載の磁気メモリ素子と、それに直列に接続したスイッチ素子または整流素子と、前記磁気メモリ素子に書き込み電流を流すことで書き込み及び消去を行う情報書換え手段と、前記磁気メモリ素子を流れる電流量から記億された情報を読出す読み出し手段と、を備えてなることを特徴とする不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗効果を用いてデータを読み出すための磁気メモリ素子、及びその磁気メモリ素子を用いた不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代表される不揮発性半導体記憶装置の大容量化は著しく、数百Ｇバイトもの容量を持つ製品のリリースがアナウンスされるに至っている。不揮発性半導体記憶装置は、特にＵＳＢメモリや携帯電話用のストレージとしての商品価値は増しており、携帯音楽プレイヤー用ストレージとしても耐振動性や高信頼性、また低消費電力といった固体素子メモリならではの原理的な優位性を生かし、上記の音楽及び画像用の携帯型或いは可搬型電子機器用ストレージデバイスとして主流になりつつある。【０００３】
一方、上記のストレージ向け応用とは別に、情報機器のメインメモリーとして現在使用されているＤＲＡＭに不揮発性を与えることによって、使用時には瞬時に起動し待機時には消費電力を限りなく零とするコンピュータ、所謂「インスタント・オン・コンピュータ」の実現に向けた研究も精力的に行われている。このためには、ＤＲＡＭとして要求される技術仕様である、（１）スイッチング速度が５０ｎｓ未満、（２）書換え回数が１０１６を超える、との要求を満足し、なおかつ不揮発性を備えるメモリが必要と言われている。【０００４】
このような次世代不揮発性半導体記憶装置の候補として強誘電体メモリ（ＦｅＲＡＭ）、磁気メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）等の各種の原理に基づく不揮発性メモリ素子の研究開発が行われているが、上記のＤＲＡＭを代替するための技術仕様を満たす候補としてＭＲＡＭが有望と見られている。なお、上記技術仕様に挙げた書換え回数（＞１０１６）は、３０ｎｓで１０年間のアクセスを続ける揚合のアクセス回数に基づいて想定されている数値であり、メモリが不揮発性を有する場合にはリフレッシュサイクルが不要となるため、これほどの回数が必要とはいえない場合もある。ＭＲＡＭは、試作レベルではあるものの、１０１２以上の書換え回数性能を既にクリアしており、そのスイッチング速度も高速（＜１０ｎｓ）であることから、他の不揮発性記憶装置の候補となる技術と比較して実現性がとりわけ高いと見られている。【０００５】
このＭＲＡＭの一番の問題点は、セル面積が大きいことと、書き込みエネルギーが大きいことである。現在商品化されている小容量４Ｍｂｉｔ程度のＭＲＡＭは、電流磁揚書換え型であり、セル面積が２０〜３０Ｆ２（Ｆは製造プロセスの最小加工寸法）以上と余りにも大きすぎるため、ＤＲＡＭ置換え技術としては現実的といえない。この状況に対して、２つのブレークスルーとなる技術が状況をかえつつある。一つはＭｇＯトンネル絶縁膜を用いたＭＴＪ（磁気トンネル接合）であり、２００％以上の磁気抵抗が容易に得られる技術である（例えば、非特許文献１参照）。もう一つは電流注入磁化反転方式（以下、ＳＴＴ方式と略称）であり、電流磁場書換え方式においては致命的であった微細セルでの反転磁場増大の問題を回避可能とし、逆にスケーリングによる書込みエネルギーの低減を可能とする技術である。この電流磁化反転方式により、理想的には１トランジスター１ＭＴＪが可能となるため、セル面積も６〜８Ｆ２とＤＲＡＭ並みになると想定される（例えば、特許文献１、非特許文献２参照）。【０００６】
ここで、上述の従来によるＭＲＡＭの動作について図１２を用いて簡単に説明する。図１２は、磁気メモリ素子１'を含む部分を示す記憶装置１０'の拡大断面図である。尚、この図１２に示す記憶装置１０'は、特許文献１に記載されているものと同等の動作をするものである。【０００７】
磁気メモリ素子１'は、磁気トンネル接合（ＭＴＪ）部１３を有し、このＭＴＪ部１３を下部電極１４と上部電極１２とによって挟むようにして構成されている。ＭＴＪ部１３は、下（下部電極１４側）から上（上部電極１２側）に向って、ピン層２２（第１の磁性体）、絶縁層２１および記憶層２０（第２の磁性体）を順次積層した構造を有する。ここで、ピン層２２および記憶層２０は垂直磁化膜であるとしている。下部電極１４は、基板１５中に形成されたドレイン領域２４上に形成され、さらに基板１５中には、ドレイン領域２４と距離を隔ててソース領域２５が形成される。ドレイン領域２４とソース領域２５の上部には、これらと絶縁されてゲート線１６が形成され、このドレイン領域２４、ソース領域２５およびゲート線１６によりＭＯＳ−ＦＥＴが構成される。さらに、ソース領域２５の上には、コンタクト部１７とワード線１８とが順に積層され、ワード線１８は図示しない制御回路に接続される。また上部電極１２は、ビット線１１に接続され、ビット線１１も図示しない制御回路に接続される。ビット線１１とワード線１８は、層間絶縁膜２３によって互いに絶縁されている。【０００８】
次に、従来の磁気メモリ素子１'の動作原理について図１３を用いて説明する。図１３は、図１２におけるＭＴＪ部１３の拡大図である。
図１２のように構成された磁気メモリ素子１'においては、ピン層２２に対する記憶層２０の相対的な磁化方向によって抵抗値が変化する（ＴＭＲ効果）。具体的には、図１３（ａ）のように記憶層２０の磁化方向がピン層２２に対して逆方向であれば、絶縁層２１は高抵抗状態となり、図１３（ｂ）のように記憶層２０の磁化方向がピン層２２と同じ方向であれば、絶縁層２１は低抵抗状態となる。これを利用して高抵抗状態を“０”、低抵抗状態を“１”と対応させ、記憶層２０の磁化状態（データ）を抵抗値として読み出す、これが読み出し原理である（非特許文献１参照）。【０００９】
書き込みに関しては、図１３（ａ）のように記憶層２０→ピン層２２向きの電流１０３を流すことにより、記憶層２０が高抵抗状態から同図（ｂ）の低抵抗状態へ変化する。そして、低抵抗状態において逆向きの電流を流せば、この低抵抗状態から同図（ａ）の高抵抗状態へ変化する。以上が書き込み原理である（非特許文献２参照）。
記憶装置１０'は、以上のようにして、磁気メモリ素子１'をＭＯＳ−ＦＥＴによって選択し、その磁気メモリ素子１'に記憶した情報を読み取るとともに、その磁気メモリ素子１'に情報を書き込む。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−２８３６２号公報
【非特許文献】
【００１１】
【非特許文献１】D.D.Djayaprawira他、“230%room-temperatunemagnetoresistanceinCoFeB/MgO/CoFeBmagnetictunneljunctions",Applied  Physics  Letters,Vo1,86,092502,2005年
【非特許文献２】J.Hayakawa他、"Current-inducedmagnetizationswitchinginMgObarrierbasedmagnetictunn.eljunctionswithCoFeB/Ru/CoFeBsyntheticferrim,agneticfreelayer",JapaneseJournalofAppliedPhysics,Vol.45,L1057-L1060,2006年
【非特許文献３】D.H.Lee他、"IncreaseoftemperatureduetoJouleheatingduringcurrent-inducedraagnetizationswitchingofanMgO-basedmagnetictunneljunction",AppliedPhysicsLetters,Vo1.92,233502,2008年
【発明の概要】
【発明が解決しようとする課題】
【００１２】
従来の磁気メモリ素子の書き込み電流は、ＳＴＴ方式によってある程度減少したものの、依然としてまだまだ大きく、さらなる減少が望まれている。この問題について説明すると、書き込みに必要となるスイッチング電流閾値は、
Ｊｃ  ∝  αＭｓＶＨｋ    ・・・（１）
によって計算される(ここで、Ｍｓは記憶層の磁化量、Ｈｋは記憶層の異方性磁界、αはダンピング定数、Ｖは体積である)。この式から、スイッチング電流Ｊｃを低下させるためにはＭｓ、Ｖ、Ｈｋのパラメータの内の何れかを小さくすればよいことが分かる。しかし、体積Ｖや異方性磁界Ｈｋを減少させると、磁化（データ）を保持できる期問に直接関係する熱安定性
△ｔｈｅｒｍ  ＝  ＫｕＶ／ｋＢＴ  ＝  ＭｓＨｋＶ／２ｋＢＴ    ・・・（２）
も一緒に減少してしまうことになる。ＭＲＡＭにおいて、データの熱安定性は直接性能に影響する非常に重要な特性であるから、書き込み電流減少のための体積Ｖや異方性磁界Ｈｋの減少によって熱安定性が犠牲になることは望ましくない。ＭＲＡＭの実用化のためには、熱安定性△ｔｈｅｒｍは４０程度必要とされており、これを満足する条件下でのスイッチング電流密度Ｊｃは、現状２〜４×１０６Ａ/ｃｍ２程度であり、まだまだ大きい。
一方、大容量（Ｇｂｉｔクラス）を目指すためには、スイッチング電流Ｊｃを５×１０５Ａ/ｃｍ２以下に低減する必要がある。すなわち、現状から１／４以上の低減が必要である。【００１３】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、書き込み電流を低減させながらも高い熱安定性（保持特性）を維持することが可能な磁気メモリ素子を提供し、これにより、信頼性が高く低消費電力な不揮発性半導体記憶装置を提供することにある。
課題を解決するための手段【００１４】
本願の発明者らは、磁気メモリ素子（ＭＲＡＭの素子）における電流磁化反転（ＳＴＴ）方式の動作原理に立ち返って上記課題を吟味した結果、以下に示す磁気メモリ素子と不揮発性記憶装置の発明に至った。【００１５】
すなわち、本発明に係る第１の磁気メモリ素子は、垂直磁化膜を含む第１の磁性体、絶縁層および垂直磁化膜を含む記憶層としての第２の磁性体を順次積層してなる磁気トンネル接合部と、前記第１の磁性体側に位置する第１の電極と、前記第２の磁性体側に位置する第２の電極とを有し、前記第１の磁性体に対する前記第２の磁性体の相対的な磁化方向を前記磁気トンネル接合部への通電によって変化させて、前記絶縁層の抵抗値の高低を規定するように構成されている。この磁気メモリ素子は、前記磁気トンネル接合部に挿入した熱膨張層を備え、前記通電に伴う前記熱膨張層の熱膨張によって前記第２の磁性体をその横断面が増加する方向に変形させて、前記磁化方向の変化に必要なスイッチング電流閾値を減少させるようにしたことを特徴としている。【００１６】
上記構成によって、熱安定性の要素のひとつである磁気異方性エネルギーが記録時と記録していない期間とで動的に変化することになる。記録時には熱安定性を減少させ、記録していない期間においては熱安定性を向上させるこの構成によれば、データ（磁化）の高い保持特性と低い書き込み電流を両立させることが可能となる。【００１７】
前記第２の磁性体の歪む方向は、該第２の磁性体と絶縁層との界面に平行な１つの断面において、その断面積を増加させる方向である。したがって、記録時に垂直方向の磁気異方性エネルギー（Ｋｕ）を効率的に減少させて、書き込みに必要な電流を低減することが可能になる。【００１８】
前記熱膨張層は、例えば、室温〜２００℃の温度範囲において前記第２の磁性体より線熱膨張係数が大きい材料で形成され、前記第２の磁性体と前記第２の電極との間に挿入される。
こ構成によれば、記録時に書き込み電流によるジュール熱で第２の磁性体内部に熱応力を効率よく発生させて第２の磁性体の磁気異方性エネルギーを減少させ、それによって、書き込みに必要な電流を低減させることが可能となる。【００１９】
好ましい実施形態として、少なくとも前記熱膨張層の側面に接して該熱膨張層の膨張を促進する伸縮層を形成することができる。この構成によれば、熱膨張層がより容易に膨張させられるようになるので、さらに書き込み電流を低減することが可能となる。
前記伸縮層は、前記第２の磁性体の側面にも接する形態で形成しても良く、その場合、前記伸縮層の熱膨張率とヤング率の積が前記第２の磁性体のそれよりも小さくなるように設定される。この構成によれば、前記伸縮層が前記第２の磁性体の歪変形を抑制することが防止される。【００２０】
前記熱膨張層は、形状記憶合金で形成することができる。この構成によれば、形状記憶合金の大きな歪み変形により第２の磁性体内部に大きな応力を発生させて、より効果的に書き込み電流を減少させることが可能である。【００２１】
本発明に係る第２の磁気メモリ素子は、面内磁化膜を含む第１の磁性体、絶縁層および面内磁化膜を含む記憶層としての第２の磁性体を順次積層してなる磁気トンネル接合部と、前記第１の磁性体側に位置する第１の電極と、前記第２の磁性体側に位置する第２の電極とを有し、前記第１の磁性体に対する前記第２の磁性体の相対的な磁化方向を前記磁気トンネル接合部への通電によって変化させて、前記絶縁層の抵抗値の高低を規定するように構成されている。この磁気メモリ素子は、前記磁気トンネル接合部に挿入した熱収縮層を備え、前記通電に伴う前記熱収縮層の熱収縮によって前記第２の磁性体をその横断面が減少する方向に変形させて、前記磁化方向の変化に必要なスイッチング電流閾値を減少させるようにしたことを特徴としている。【００２２】
上記構成によれば、前記第１の磁気メモリ素子と同様に、磁気異方性エネルギーを変化させて書き込みに必要な電流を減少させることができる。
前記第２の磁性体の歪む方向は、該第２の磁性体と絶縁層との界面に平行な１つの断面において、その断面積を減少させる方向である。したがって、上記構成によれば、記録時に面内磁化膜において垂直方向の磁気異方性エネルギーを増加させて、面内方向の磁気異方性エネルギーを相対的に減少させること、つまり、結果的に書き込みに必要な電流を低減することができる。【００２３】
前記熱収縮層は、例えば、室温〜２００℃の温度範囲において前記第２の磁性体より線熱膨張係数が小さい材料で形成され、前記第２の磁性体と前記第２の電極との間に挿入される。
こ構成によれば、記録時に書き込み電流によるジュール熱で第２の磁性体内部に熱応力を効率よく発生させて垂直方向の磁気異方性エネルギーを増大させ、それによって、書き込みに必要な電流を低減させることが可能となる。【００２４】
好ましい実施形態として、少なくとも前記熱収縮層の側面に接して該熱収縮層の収縮を促進する伸縮層を形成することができる。この構成によれば、熱収縮層がより容易に収縮させられるようになるので、さらに書き込み電流を低減することが可能となる。
前記伸縮層は、前記第２の磁性体の側面にも接する形態で形成しても良く、その場合、前記伸縮層のヤング率が前記第２の磁性体のそれよりも小さく設定されるとともに、前記伸縮層の熱膨張率が前記第２の磁性体のそれよりも大きく設定される。この構成によれば、前記伸縮層が前記第２の磁性体の歪変形を抑制することが防止される。【００２５】
前記熱収縮層は、形状記憶合金で形成することができる。この構成によれば、形状記憶合金の大きな歪み変形により第２の磁性体内部に大きな応力を発生させて、より効果的に書き込み電流を減少させることが可能である。【００２６】
本発明に係る不揮発性記憶装置は、上記した磁気メモリ素子と、それに直列に接続したスイッチ素子または整流素子と、前記磁気メモリ素子に書き込み電流を流すことで書き込み及び消去を行う情報書換え手段と、前記磁気メモリ素子を流れる電流量から記億された情報を読出す読み出し手段と、を備えてなることを特徴としている。【００２７】
上記の不揮発性記憶装置によれば、各磁気メモリ素子におけるデータの熱安定性を損なうこと無く書き込みに必要な電流を減少させることができる。従って、高信頼性・低消費電力な不揮発記憶装置を高密度に基板上に集積できるようになり、その結果、高性能な不揮発性記憶装置を低コストで提供できる。
【発明の効果】
【００２８】
本発明に係る磁気メモリ素子および記憶装置によれば、記憶層としての磁性体の内部応力を変化させることによって書き込み時に磁気異方性エネルギーを減少され、その結果として書き込みに必要な電流が低減される。一方、書き込みをしていない期間には、磁気メモリ素子の材料が本来有している高い熱安定性でデータ(磁化)を保持することが可能である。つまり、本発明によれば、低い書き込み電流とデータの長い保持期間を両立することが可能となる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態による磁気メモリ素子の構成を示す断面図である。
【図２】第１の実施形態による磁気メモリ素子の動作を説明するための断面図である。
【図３】応力によって記憶層の磁化の安定性を低下させる様子を示す概念図である。
【図４ａ】第１の実施形態による磁気メモリ素子の第１の作製過程を示す断面図である。
【図４ｂ】第１の実施形態による磁気メモリ素子の第２の作製過程を示す断面図である。
【図４ｃ】第１の実施形態による磁気メモリ素子の第３の作製過程を示す断面図である。
【図４ｄ】第１の実施形態による磁気メモリ素子の第４の作製過程を示す断面図である。
【図４ｅ】第１の実施形態による磁気メモリ素子の第５の作製過程を示す断面図である。
【図４ｆ】第１の実施形態による磁気メモリ素子の第６の作製過程を示す断面図である。
【図４ｇ】第１の実施形態による磁気メモリ素子の第７の作製過程を示す断面図である。
【図５】本発明による磁気メモリ素子における電流と素子温度の関係を示すグラフである。
【図６】本発明の第２の実施形態による磁気メモリ素子の構成を示す断面図である。
【図７】本発明の第３の実施形態による磁気メモリ素子の構成を示す断面図である。
【図８ａ】第３の実施形態による磁気メモリ素子の第１の作製過程を示す断面図である。
【図８ｂ】第３の実施形態による磁気メモリ素子の第２の作製過程を示す断面図である。
【図８ｃ】第３の実施形態による磁気メモリ素子の第３の作製過程を示す断面図である。
【図８ｄ】第３の実施形態による磁気メモリ素子の第４の作製過程を示す断面図である。
【図９】本発明の第４の実施形態による磁気メモリ素子の作製方法を示す概念図である。
【図１０】本発明に係る不揮発性記憶装置の一実施例であるクロスポイント型メモリセルアレイの回路構成を示すブロックダイアグラムである。
【図１１】本発明に係る不揮発性記憶装置の別の実施例であるクロスポイント型メモリセルアレイの回路構成を示すブロックダイアグラムである。
【図１２】従来技術による磁気メモリ素子の構成例を示す断面図である。
【図１３】従来技術による磁気メモリ素子の動作原理を説明する図である。
【発明を実施するための形態】
【００３０】
以下、本発明に係る磁気メモリ素子とその作製方法、および記憶装置の実施の形態を図面に基づいて説明する。
【００３１】
［第１の実施形態］
図１は、磁気メモリ素子１−１を含む部分を示す記憶装置１０−１の拡大断面図である。なお、図１、図２においては、図１２に示す要素と同一の要素に同一の符号を付して、その説明を省略する。本実施形態の磁気メモリ素子１−１は、記憶層２０と上部電極１２との間に熱膨張層２８を挿入した点において、図１２に示した従来の磁気メモリ素子１'と構成が異なる。なお、この磁気メモリ素子１−１における読み出しと書き込みの動作原理は、上記従来の磁気メモリ素子１'におけるそれと同様であるので、その説明を省略す
る。
【００３２】
上記熱膨張層２８を備える磁気メモリ素子１−１は、以下の理由によって書き込み電流の低減が可能である。すなわち、現状、磁気メモリ素子における書き込み（ＳＴＴ）電流は大きく（＞１０６Ａ／ｃｍ２）、このため、この電流によって生じるジュール熱が絶縁層２１近傍の温度を８０〜１５０Ｋ程度上昇させる（前記非特許文献３参照）。図２は、書き込み動作中の磁気メモリ素子１−１の様子を示す図１と同様の拡大断面図である。この図２において、矢印１０１は応力の方向を、矢印１０２は磁化の方向を、矢印１０３は書き込み電流の方向をそれぞれ示す。
【００３３】
書き込み電流による温度上昇が熱膨張層２８に伝わると、図示のように、該熱膨張層２８が熱膨張する。そして、この熱膨張した熱膨張層２８は、記憶層２０を引張して、該記憶層２０の内部に上記応力を生じさせる。この応力は、後述するように磁気異方性エネルギーを減少させるので、書き込みに必要な電流を低減することが可能となる。
【００３４】
この応力について図３を用いて説明する。図３は、記憶層２０の一つの横断面図（絶縁層２１との界面に平行な断面図）を上方に示し、該記憶層２０の正面図を下方に示す。また、この図３は、熱膨張層２８によって引張される前の記憶層２０の形状を破線で示し、引張された後の記憶層２０の形状を実線で示す。このように、記憶層２０は、熱膨張層２８の熱膨張による引張作用によって、その横断面の面積を増加させる方向に歪み変形をする。歪み変形した記憶層２０の内部には、引っ張り応力が発生しており、このため、磁気異方性エネルギーの一部である磁気弾性エネルギー（Ｅｍｅｌ＝３／２λσ:λ磁歪定数、σ応力）が変化する。この磁気弾性エネルギーの変化は、垂直方向の磁気異方性エネルギーを減少させるように作用するので、磁化の方向が垂直方向（元々の方向）より少し傾くことになる。この結果、この第1の実施形態によれば、磁化反転に必要なスイッチング電流閾値Ｊｃを減少させることができる。なお、図３においては記憶層２０が中心点に対して対称に歪むように描かれているが、このように対称的に歪ませることは特に必要では無い。要は、歪んだ後の断面積が元の断面積よりも増加するような歪みを発生させれば良い。
【００３５】
以上のように、本実施形態の磁気メモリ素子１−１は、記憶層２０の歪変形による磁気異方性エネルギーの減少変化に基づいて書き込み電流を低減させるように構成されている。
【００３６】
ここで、記憶層２０（第２の磁性体）の材料としては、例えば、ＴｂＣｏ、ＴｂＦｅＣｏ、ＧｄＣｏ、ＧｄＦｅＣｏ、ＦｅＰｔ、ＣｏＰｔ、ＣｏＣｒＰｔ-ＳｉＯ２などの垂直磁気異方性を持つ強磁性体、［Ｃｏ／Ｐｄ］ｎなどのように垂直磁気異方性を持つ強磁性体と非磁性体を積層させ、強磁性体同士を磁気的に結合させることで熱安定性を高めた磁性-非磁性積層材料、および、これらにスピン偏極材料（後述）を積層した材料が適する。特に、ＴｂＣｏ、ＧｄＣｏ、ＴｂＦｅＣｏ、ＧｄＦｅＣｏなどの希土類-遷移金属合金は磁歪定数が大きく、かつ線膨張係数（熱膨張率）が低いため、書き込み電流を減少させ易い好適な材料である。
【００３７】
前述のスピン偏極材料とは、次の２種類の合金を示すものとする。
（１）スピン偏極率の高い材料（例えば、ホイスラー合金などのハーフメタル）。
（２）Ｆｅ、ＦｅＣｏ、ＦｅＣｏＢなどのように△１バンドに関してスピンが完全に偏極している磁性体。
なお、（２）をスピン偏極材料に含めた理由は、これらの磁性体（Ｆｅ、ＦｅＣｏ、ＦｅＣｏＢなど）はＭｇＯのような、積層方向に対して４回対称性を有する絶縁層と組み合わせてスピントンネル接合を構成すると、上記絶縁層が△１バンド伝導電子を選択的に透過することにより、実効的なスピン偏極率を高めることができるからである。このようなＦｅＣｏなどを用いた構成においては、条件を最適化することにより、１０００％程度の磁気抵抗比が得られることが、理論的にも実験的にも明らかにされている。
【００３８】
一方、熱膨張層２８の材料としては、室温〜２００℃の範囲での線膨張係数（熱膨張率）が記憶層２０より大きい材料が適する。具体的には、Ａｌ（〜２３ｐｐｍ／Ｋ）、Ａｇ（２０ｐｐｍ／Ｋ）、Ｎｉ（１８ｐｐｍ／Ｋ）、Ｃｕ（１７ｐｐｍ／Ｋ）、Ｍｇ（〜２８ｐｐｍ／Ｋ）やＳｉ（〜２４ｐｐｍ／Ｋ）などの金属膜、またはこれらを含む合金膜、またはＮｉ-Ｃｒ-ＭｎやＮｉ-Ｃｒ（〜１８ｐｐｍ／Ｋ）などのステンレス原料を用いた合金膜などが望ましい。なお、ピン層２２用材料としては、例えばＴｂＦｅＣｏなどの従来と同じ材料を用いることができる（詳細は前記の特許文献１、非特許文献２に記載）。
【００３９】
次に、図１および図４ａ〜図４ｇを参照して、上記磁気メモリ素子１−１の作製方法について説明する。まず、通常のＣＭＯＳプロセスによって、図４ａのように、Ｓｉウェハ１５上にドレイン領域２４、ソース領域２５、ゲート線１６、コンタクトホール１７、ワード線１８、下部電極１４、および絶縁膜２３Ａを形成する。
【００４０】
その後、図４ｂのように、マグネトロンスパッタ法によって、ピン層２２（ＴｂＦｅＣｏ  ５ｎｍ、ＦｅＣｏ  １ｎｍ）、絶縁層２１（ＭｇＯ  １．０ｎｍ）、記憶層２０（ＦｅＣｏ  １ｎｍ、ＧｄＣｏ  ２ｎｍ）、熱膨張層２８（Ａｌ  ５ｎｍ）、および上部電極１２（Ｔａ  ５ｎｍ／Ｒｕ  １０ｎｍ／Ｔａ  ５ｎｍ）を製膜し、次いで、フォトリソグラフィによってレジスト５１を直径１００ｎｍ程度の円形に露光・現像する。
【００４１】
次に、図４ｃのように、イオンエッチングによってレジスト５１部分以外のスパッタ膜を削り落とす。そして、レジスト５１を溶媒やアッシングなどで取り除いた後、図４ｄのように、層間絶縁膜２３Ｂ（ＳｉＯ２  ６０ｎｍ）を製膜する。次いで、図４ｅおよび図４ｆのように、フォトリソグラフィによって上部電極１２の上部にコンタクトホール６０を形成し、その後、図４ｇに示すようにビット線１１を形成する。磁気メモリ素子１−１は、以上のようにして作製することができる。なお、図４ｅにおいて、符号５１'はレジストを示す。
【００４２】
次に、本実施形態の磁気メモリ素子１−１の効果について説明する。ここで、記憶層２０の形成材料はＴｂＣｏ、熱膨張層２８の形成材料はＡｌとする。書き込み電流によって絶縁層２１近傍の温度が５０Ｋ程度上昇する場合、ＴｂＣｏの熱膨張率（線熱膨張係数）を８ｐｐｍ／Ｋ（アモルファス鉄合金膜の典型的値）とすると、Ａｌの熱膨張率は２８ｐｐｍ／Ｋである。したがって、この熱膨張率の差によって約１００ＭＰａ程度の応力がＴｂＣｏ内部に発生する（ＴｂＣｏのヤング率を１００ＧＰａとして計算）。この応力による磁気弾性エネルギーの変化は、ＴｂＣｏの磁歪定数を２００ｐｐｍとして、４×１０５Ｊ／ｍ（＝４×１０６ｅｒｇ／ｃｃ）程度である。ＴｂＣｏの磁気異方性エネルギーは、２×１０５Ｊ／ｍ（２×１０６ｅｒｇ／ｃｃ）程度であるから、上記磁気弾性エネルギーの変化によって垂直方向の磁気異方性エネルギーが打ち消され、その結果、前記式（１）から計算されるスイッチング閾値電流Ｊｃが０となる。
しかしながら、素子温度を上昇させるのにも電流が必要であるから、書き込み電流を無制限に下げることはできない。図５は、磁気メモリ素子１−１の温度とスイッチング閾値電流Ｊｃ（計算値）との関係を破線２１０で示し、上記磁気メモリ素子１−１の温度上昇とその温度上昇に必要な電流（計算値）との関係を実線２１１で示している。この図５においては、ライン２１０、２１１の交点が最小書き込み電流となり、その値は〜３×１０５Ａ／ｃｍ２である。これは、前述した書き込み電流の条件Ｊｃ＜５×１０５Ａ／ｃｍ２を満たしている。
【００４３】
一方、書き込みをしていない期間においては、上記の熱応力は発生しないため、記憶層２０の材料本来の磁気異方性エネルギーが保たれる。この時の熱安定性△ｔｈｅｒｍは１００以上（素子サイズΦ１００ｎｍ）である。以上から、本発明による磁気メモリ素子１−１によれば、前述の大容量ＭＲＡＭの条件（書き込み電流条件、熱安定性の条件）を満たすことができ、これは、ＧｂｉｔクラスのＭＲＡＭの実現が可能であることを示している。
【００４４】
［第２の実施形態］
図６は、本実施形態の磁気メモリ素子１−２を含む部分を示す記憶装置１０−２の拡大断面図である。なお、図６においては、図１に示す要素と同一の要素に同一の符号を付して、その説明を省略する。
【００４５】
本実施形態の磁気メモリ素子１−２は、記憶層２０（第２の磁性体）およびピン層２２（第１の磁性体）として、磁化方向が図における左右方向である面内磁化膜を使用している。また、この磁気メモリ素子１−２は、図１に示す熱膨張層２８に代えて、熱収縮層２９を設けた構成を有する。
前述したように、図１に示した第１の実施形態に係る磁気メモリ素子１−１では、熱膨張層２８によってその断面積（記憶層２０と絶縁層２１との界面に平行な断面）を増加させる方向に歪ませている（図２参照）。これに対して、本実施形態の磁気メモリ素子１−２においては、図示のように、熱収縮層２９によってその断面積（記臆層２０と絶縁層２１との界面に平行な断面の面積）を減少させるように歪ませている。
【００４６】
まず、本実施形態の磁気メモリ素子１−２の動作原理を説明する。この磁気メモリ素子１−２においても、第１の実施形態の磁気メモリ素子１−１と同様に、書き込み動作時において絶縁層２１に書き込み電流が流れる。この書き込み電流は、ジュール熱を発生させるので、絶縁層２１近傍の温度が〜１００Ｋ程度上昇し、それに伴って記憶層２０が熱膨張する。このとき、熱収縮層（熱収縮アシスト層）２９の熱膨張係数が記憶層２０それに比して小さいことから、記憶層２０が熱収縮層２９に引っ張られることになり（左右の小矢印参照）、その結果、記憶層２０の内部に膜面積を収縮させる方向の応力（圧縮応力）が発生する。この圧縮応力が発生すると、記憶層２０において磁気弾性エネルギー（Ｅｍｅｌ＝λσ:λ磁歪定数、σ応力）が変化し、その変化は垂直方向の磁気異方性エネルギーを減少させるように作用する。その結果、本実施形態の磁気メモリ素子１−２によれば、磁化反転に必要なスイッチング電流閾値を減少させることができる。
【００４７】
本実施形態における記憶層２０（第２の磁性体）の材料としては、前述のスピン偏極材料の単層膜や、パーマロイ、ＣｏＣｒなどの強磁性体、あるいはＦｅＣｏＢ／Ｒｕ／ＣｏＦｅなどのようになどのように垂直磁気異方性を持つ強磁性体と非磁性体を積層させ、強磁性体同士を磁気的に結合させることで熱安定性を高めた強磁性−非磁性積層材料、または上記強磁性−非磁性積層材料とスピン偏極材料とを積層した材料などが適する。特に、ＦｅＣｏやＦｅＣｏＢがＭｇＯ-ＭＴＪの構造で最も実績があり好適である。
【００４８】
一方、熱収縮層２９の材料としては、室温〜２００℃の範囲で線膨張率が記憶層２０（第２の磁性体）より小さい金属材料が適する。例えば、第２の磁性体にＦｅＣｏを用いる場合には、その線膨張率が１４ｐｐｍ／Ｋ程度であるから、熱収縮層として、Ｃｒ（〜６ｐｐｍ／Ｋ）、Ｇｅ（〜６ｐｐｍ／Ｋ）、Ｚｒ（〜５．４ｐｐｍ／Ｋ）、Ｗ（〜４．５ｐｐｍ／Ｋ）、Ｔａ（〜６．３ｐｐｍ／Ｋ）、Ｔｉ（〜９ｐｐｍ／Ｋ）、Ｐｔ（〜９ｐｐｍ／Ｋ）、Ｖ（８．４ｐｐｍ／Ｋ）、Ｍｏ（〜５ｐｐｍ／Ｋ）、Ｌａ（〜５ｐｐｍ／Ｋ）、Ｇｄ（〜４ｐｐｍ／Ｋ）、Ｔａ（〜６．５ｐｐｍ／Ｋ）、Ｗ（〜５ｐｐｍ／Ｋ）などの金属膜またはこれらの合金膜、またはインバー効果を有するインバー合金（ＦｅＮｉ、ＦｅＢ、ＦｅＰ、ＦｅＧｄ、ＣｏＢ、ＦｅＡｌ、ＣｒＡｌなど）などを用いることが望ましい。
【００４９】
次に、本実施形態の磁気メモリ素子１−２の効果について説明する。ここでは、記憶層２０の熱膨張率を１４ｐｐｍ／Ｋ程度（ＦｅＣｏを用いた場合）、熱収縮層２９のそれを４ｐｐｍ／Ｋ（Ｇｄを用いた場合）とする。書き込み時の書き込み電流によって絶縁層２１近傍の温度が５０Ｋ程度上昇すると、記憶層２０と熱収縮層２９の熱膨張係数の差によって約１００ＭＰａ程度の応力が記憶層２０の内部に発生する（記憶層２０の材料ＦｅＣｏのヤング率〜２００ＧＰａ）。この応力は、面内方向の磁気異方性エネルギーを減少させる。したがって、この第２の実施形態に係る磁気メモリ素子１−２も前記第１の実施形態に係る磁気メモリ素子１−１と同様に、書き込みに必要なスイッチング閾値電流Ｊｃを減少させることができる。
【００５０】
一方、書き込みをしていない期間においては、上記の熱応力は発生しないため、第１実施形態の時と同様に高い熱安定性が保たれる。以上のようにして、本実施形態に係る磁気メモリ素子１−２によれば、記憶層２０およびピン層２２として面内磁化膜を使用して、前述の大容量ＭＲＡＭの条件（書き込み電流条件、熱安定性の条件）を満たすこと、つまり、ＧｂｉｔクラスのＭＲＡＭを実現することが可能となる。
【００５１】
［第３の実施形態］
図７は、本実施形態に係る磁気メモリ素子１−３を含む部分を示す記憶装置１０−３の拡大断面図である。なお、図７においては、図１に示す要素と同一の要素に同一の符号を付して、その説明を省略する。
【００５２】
本実施形態に係る磁気メモリ素子１−３は、層間絶縁膜２３と熱膨張層２８との間に伸縮層３０を挟んだ点において図１に示した第１の実施形態に係る磁気メモリ素子１−１と構成が異なる。尚、本実施形態においては、上記伸縮層３０が層間絶縁膜２３と記憶層２０との間にも介在するように設けられている。
第１の実施形態に係る磁気メモリ素子１−１においては、熱膨張層２８が書き込み電流によるジュール熱で熱膨張するが、その際、周囲に存在する層間絶縁膜２３ためにその熱膨張作用がやや抑えられてしまうことになる。そこで、本実施形態では、低弾性率のポーラス系絶縁材料などによって構成される伸縮層３０を熱膨張層２８と層間絶縁膜２３の間に挿入している。この構成によれば、熱膨張層２８が熱膨張し易くなるので、記憶層２０の磁気異方性エネルギーをより効率的に低下させることが可能となる。
【００５３】
次に、この第３の実施形態に係る磁気メモリ素子１−３の作製方法について説明する。この磁気メモリ素子１−３の作製時にも、図４ａ〜図４ｃのプロセス（ＣＭＯＳ〜イオンエッチング）が実施され、その後、図８ａ〜８ｄに示すプロセスが実施される。図４ａ〜図４ｃのプロセスについては前述したので、以下、図８ａ〜８ｄに示すプロセスについて説明する。
【００５４】
図４ｃのイオンエッチングプロセスの後、レジスト５１は残したまま、伸縮層３０（ポーラスＳｉＯＣ  〜１０ｎｍ）をプラズマＣＶＤにより形成し（図８ａ）、次いで、指向性の高いＥＣＲプラズマエッチングによって伸縮層３０の一部を削り取る（図８ｂ）。ここで、ＥＣＲプラズマは指向性が強いため、記憶層２０などの側壁部に付着した膜は削られにくく、膜平面上に堆積したポーラスＳｉＯＣ層が優先的に削り落とされる。その結果、側壁部にのみポーラスＳｉＯＣ層が残る。なお、図示していないが、エッチングプロセス装置の関係で、レジスト５１や絶縁膜２３Ａ上に僅かに伸縮層３０が残ることがあるが、動作上問題になることは無い。
【００５５】
以上のような伸縮層３０の形成プロセスの後、レジスト５１をアセトンやＮＭＰなどを溶媒として洗い流す（図８ｃ）。この時レジスト５１の除去が不十分であれば超臨界ＣＯ２洗浄を用いることも可能である。以後、第１実施形態の時と同じプロセス（図４ｄ〜図４ｇ）を行えば、本実施形態に係る磁気メモリ素子１−３を作成することができる（図８ｄ）。
【００５６】
本実施形態における伸縮層３０は、電気絶縁体であって、かつヤング率Ｅと線膨張係数αの積が記憶層２０のそれよりも小さい層のことを示す。このような材料としては、例えばＳｉＯＣが挙げられる。ＳｉＯＣは熱膨張率が２０ｐｐｍ／Ｋ程度であり、記憶層２０のＴｂＣｏの典型値８ｐｐｍ／Ｋより２倍以上大きい。そこで、この場合、伸縮層３０のヤング率Ｅは１／２未満としなくてはならない。しかし、ＳｉＯＣのヤング率は、製膜時（ＰＥ−ＣＶＤ）の条件によって１〜２０ＧＰａの範囲で調整できるので、このヤング率Ｅの条件を満たし得る材料として好適である。また、Ｐ-ＭＳＱ（ｐｏｒｏｕｓ  Ｍｅｔｈｙｌｓｉｌｓｅｓ  Ｑｕｉｏｘａｎｅ）などの有機絶縁材料（３〜１８ＧＰａ）も同様の理由により好適である。その他に、ＳｉＯＦ、ＤＩＰＢ（Ｄｉ-Ｉｓｏ-ｐｒｏｐｅｎｙｌ-ｂｅｎｚｅｎｅ）、ＮＣＳ（Ｎａｎｏｃｌｕｓｔｅｒｉｎｇ  Ｓｉｌｉｃａ）、ＨＳＱ（水素シルセスキオキサン）、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＡＥ（ポリアリールエーテル）なども適する。
【００５７】
次に、この第３の実施形態に係る磁気メモリ素子１−３の効果について説明する。ＳｉＯＣは、線熱膨張率αが数ｐｐｍ、ヤング率Ｅが＜２０ＧＰａ程度であるので、これらの積Ｅ×αが記憶層２０の材料であるＴｂＣｏのそれよりはるかに小さい。よって、記憶層２０のＴｂＣｏの熱膨張が抑制される恐れは無くなり、その結果、記憶層２０に効率よく熱応力を加えて磁気異方性エネルギーの変化を誘起することができる。
【００５８】
ところで、伸縮層３０の材料として用いたＳｉＯＣを層間絶縁膜２３の材料としても用いることが考えられる。しかし、プロセスの関係で層間絶縁膜２３には機械的強度（ヤング率８ＧＰａ以上）を持たせる必要であるので、そのような条件を満たすＳｉＯＣで伸縮層３０をも作製すると、記憶層２０の熱膨張が多少抑えられてしまう恐れがある。そこで、層間絶縁膜２３をＳｉＯＣで形成する場合には、全体の機械的強度を損なうことなく書き込み電流を低減することができるように、製膜条件（ＰＥ-ＣＶＤのプラズマ電力、ガス圧）によるＳｉＯＣのヤング率の調整（１〜２０ＧＰａ）によって、伸縮層３０のヤング率と層間絶縁膜２３のヤング率とに差（前者のヤング率＜後者のヤング率）をつけるようにすることが望ましい。
【００５９】
同様に、伸縮層３０の材料として用いた上記ｐ-ＭＳＱを層間絶縁膜２３の材料としても用いることが考えられるが、この揚合にも、上記ＳｉＯＣの適用に伴う問題と同様の問題を生じる恐れがある。ｐ-ＭＳＱは、ＳＯＤ（Ｓｐｉｎ  ｏｎ  Ｄｉｅｌｅｃｔｒｉｃｓ）によって形成することになるが、ｐ-ＭＳＱ原料となる溶液中の揮発性物質の分量によってヤング率を調整（３〜１８ＧＰａ）することができる。したがって、ｐ-ＭＳＱを層間絶縁膜２３の材料として用いる場合には、ＳｉＯＣ適用時と同様に、全体の機械的強度を損なうことなく書き込み電流を低減することができるように、伸縮層３０のヤング率と層間絶縁膜２３のヤング率を適宜に設定する。
【００６０】
［第４の実施形態］
次に、本発明の第４の実施形態に係る磁気メモリ素子について説明する。図示していないが、この第４の実施形態に係る磁気メモリ素子は、図１に示した第１の実施形態における熱膨張層２８に代えて、形状記憶合金からなる熱膨張層を配した構成を有する。この形状記憶合金としては、例えば、１００〜２００℃に加熱した場合に最大１％程度形状が変化する形状記憶合金（ＮｉＴｉＣｕやＮｉＴｉ、ＣｕＺｎＡｌなど）が用いられる。
【００６１】
第１実施形態においては、記憶層２０に作用する熱応力が１００ＭＰａ程度であると計算した。これは、記憶層２０が希土類-遷移金属合金のように大きな磁歪定数（＞１００ｐｐｍ）を持つ材料で形成される場合には、磁気異方性エネルギーを減少させるのに十分な応力である。しかし、記憶層２０がＣｏＣｒＰｔ（-ＳｉＯ２）やＦｅＰｔなどの磁歪定数が一桁小さい材料（遷移金属のみで構成される合金）で形成される場合には、同じ大きさの応力を印加しても、磁気異方性エネルギーの減少は小さくなってしまう。そこで、本実施形態では、上記形状記憶合金を用いて、記憶層２０に第１実施形態における応力よりも１桁程度大きな応力を発生させている。従って、この第４の実施形態に係る磁気メモリ素子によれば、記憶層２０がＣｏＣｒＰｔ（-ＳｉＯ２）やＦｅＰｔなどの磁歪定数が一桁小さい材料で形成される場合においても、磁気異方性エネルギーを十分に減少させて、書き込み電流減少効果を得ることが可能となる。
【００６２】
以下、本実施形態に係る磁気メモリ素子の作製方法の一例について説明する。本実施形態に係る磁気メモリ素子の作製時にも、図４ａのプロセス（マグネトロンスパッタの前のプロセス）が実施され、ついで、図４ｂのように、マグネトロンスパッタ法によって、ピン層２２（ＴｂＦｅＣｏ  ５ｎｍ、ＦｅＣｏ  １ｎｍ）、絶縁層２１（ＭｇＯ  ０．５ｎｍ）、記憶層２０（ＦｅＣｏ  １ｎｍ、ＴｂＣｏ  ２ｎｍ）とが順に製膜される。
【００６３】
次に、図９に示すように基板ごと素子全体を凸型に歪ませ（曲率半径は２ｍ程度）、かつ基板を約３００℃に加熱した状態でのスパッタリングにより５ｎｍ厚のＮｉＴｉＣｕを形状記憶合金からなる熱膨張層（図１および図７の熱膨張層２８に代わる熱膨張層）として形成する。そして、このスパッタリング後、室温まで基板を冷却した後、図４ｂに示す上部電極１２（Ｔａ  ５ｎｍ／Ｒｕ  １．０ｎｍ／Ｔａ  ５ｎｍ）を積層する。その後、フォトリソグラフィ（または電子線リソグラフィ）によってレジスト５１を直径１００ｎｍ程度の円形に露光・現像する。この後のプロセスは、第１（または第３）実施形態の磁気メモリ素子１−１（または１−３）の作製についてのそれと全く同じであるから省略する。
【００６４】
本実施形態において熱膨張層として用いる形状記憶合金は、その材料として上記ＮｉＴｉＣｕやＮｉＴｉ、ＣｕＺｎＡｌなどが適する。特にＮｉＴｉＣｕは、３００℃程度の基板加熱で結晶化するので、磁性層に対する影響が少なく最適である。
【００６５】
次に、この第４の実施形態に係る磁気メモリ素子の作用および効果について説明する。第１実施形態の説明においても述べた通り、本発明による磁気メモリ素子は書き込み電流によるジュール熱によって記憶層２０の温度が１００Ｋ程度上昇する。この時、記憶層２０の上部に位置したＮｉＴｉＣｕからなる形状記憶合金（熱膨張層）も１００Ｋ程度温度が上昇するため、形状変化を起こす。この結果、記憶層２０は、この形状変化した形状記憶合金によって引っ張られて、その断面積（記憶層２０と熱膨張層との界面に平行なひとつの断面）が増大する。この時の記憶層２０の歪み量は、最大で約１％である。この歪量は、第１〜第３実施形態における記憶層２０の歪み量に比して一桁以上大きい。したがって、この歪みによって記憶層２０（例えば、ＴｂＣｏで形成される）内部に発生する応力も大きく、最大で約１ＧＰａにも達する。
【００６６】
このように、この第４の実施形態に係る磁気メモリ素子によれば、記憶層２０に大きな応力を発生させることが可能であるから、記憶層２０の材料であるＴｂＣｏをＣｏＣｒＰｔ系のグラニュラー合金やＦｅＰｔ、ＣｏＰｔなどに置き換えても十分な磁気弾性エネルギー変化（〜１０５Ｊ／ｍ）を発生させることができる。ＣｏＰｔやＣｏＣｒＰｔ-ＳｉＯ２は、ＴｂＣｏなどの希土類−繊維金属合金よりも酸化（経年劣化）に強いという利点を有する。したがって、この第４の実施形態に係る磁気メモリ素子によれば、より高信頼、高寿命な不揮発性記憶装置を実現することが可能になる。
【００６７】
［第５の実施形態］
次に、図１０および図１１を参照して、上記の各実施形態に係る磁気メモリ素子１（１−１、１−２、１−３等）を使用した本発明の第５の実施形態に係る不揮発性記憶装置について説明する。
図１０は、クロスポイント型メモリセルアレイとしての構成を有する不揮発性記憶装置１０のブロックダイアグラムである。この不揮発性記憶装置１０では、磁気メモリ素子１とＭＯＳ-ＦＥＴとを含む各メモリセルがワードラインＷＬi（ｉ＝１〜ｎ）、ビットラインＢＬｊ（ｊ＝１〜ｍ）、およびゲートラインＧＬｊ（ｊ=1〜ｌ)を介して駆動される。
磁気メモリ素子１には、それらを選択するためにスイッチとして上記ＭＯＳ-ＦＥＴがそれぞれ直列に接続されている。磁気メモリ素子１とＭＯＳ-ＦＥＴとを含む各メモリセルは、磁気メモリ素子１の上部電極が行ラインであるワードラインＷＬiに接続されるとともに、下部電極がＭＯＳ-ＦＥＴを介して列ラインであるビットラインＢＬｊに接続され、これによって、クロスポイント型メモリセルアレイを構成している。本実施形態の不揮発性記憶装置１０においては、例えば、あらかじめＳｉ基板上に上記ＭＯＳ-ＦＥＴを形成し、その上部に上記磁気メモリ素子１を形成することが可能である。
【００６８】
上記磁気メモリ素子１の作製に必要なプロセス温度の最高値は、アニール処理のために必要な高々３５０℃程度であるので、この磁気メモリ素子１の下部に形成する電気パルス供給用のトランジスタやセル選択スイッチ用に形成するＭＯＳ-ＦＥＴの性能が上記プロセス温度によって損なわれることはない。また、磁気メモリ素子１に接続される配線もアニール処理のための上記温度には耐えることができるため、磁気メモリ素子１を３次元的に積み重ねた構造として、メモリ容量を増加させることも可能である。
【００６９】
書き込みの際には、ワードラインデコーダ１１０によって、ワードラインＷＬｉ（ｉ＝１〜ｎ）のうちのアクセスされるワードに対応するラインが選択され、また、ゲートラインデコーダ１３０によって、ゲートラインＧＬｊ（ｊ＝１〜ｌ）のうちのアクセスされるゲートに対応するラインが選択される。選択されたワ一ドラインに接続されたメモリセルに対しては、書き込むべきデータに対応する信号（パルス信号）がビットラインデコーダ１２０からビットラインＢＬｊ（ｊ＝１〜ｍ）を通じて印加される。アクセスされないセルに対しては、そのセルのＭＯＳ-ＦＥＴがそのセルの磁気メモリ素子１に電流が流れることを阻止する。そして、アクセスされるメモリセルに対して接続されたビットラインおよびワードラインの間には、書き込みが必要なデータに応じてセット動作またはリセット動作が実現するような信号がビットラインデコーダ１２０から印加される。セット動作とリセット動作は、例えば、電流の極性で制御することもできるし、電流のパルス幅で制御することもできる。
【００７０】
ビットラインデコーダ１２０は、各ビットラインに対応して設けられた電流検出部（図示しない）を備えている。読み出しの際には、書き込み時と同様に、ワードラインデコーダ１１０とゲートラインデコーダ１３０とによってアクセスされるセルが選択され、ワードラインに対して各ビットラインが流す電流を上記電流検出部によって検出して、各ビットラインに対応する磁気メモリ素子１の抵抗に応じた電圧値を検出し、この電圧値に基づいて磁気メモリ素子１の状態を読み出す。
【００７１】
以上、本発明の実施の形態につき述べたが、本発明は既述の実施の形態に限定されるものではなく、本発明の技術的思想に基づいて各種の変形、変更および組合せが可能である。
すなわち、図７に示す第３の実施形態は、図１に示す第１の実施形態に伸縮層３０を付加形成した構成を有するが、図６に示す第２の実施形態においても上記伸縮層３０を付加形成することができる。
また、前記第４の実施形態は、第1の実施形態における熱膨張層２８を形状記憶合金からなる熱膨張層で置換した構成を有するが、図６に示す第２の実施形態における熱収縮層２９を形状記憶合金からなる熱収縮層で置換で形成することも当然可能である。もちろん、その場合には、書き込み電流による形状記憶合金の形状変化が図６に示す収縮応力１０１をもたらすように熱収縮層が形成される。
更に、第1の実施形態では、記憶層２０と上部電極１２との間に熱膨張層２８を挿入しているが、これに限定されない。すなわち、熱膨張層２８は、記憶層２０に前記応力１０１を発生させ得るのであれば、図１に示す磁気トンネル接合部１３の任意の位置に挿入することができる。図６に示す第２の実施形態の熱収縮層２９についても同様である。
【００７２】
なお、第１〜第４実施形態においては、Ｓｉウェハ１５内にＭＯＳ-ＦＥＴを形成し、これを素子選択スイッチとして用いている。しかし、このＭＯＳ-ＦＥＴをバイポーラトランジスタに置き換えることも可能である。また、図１１に示すように、上記ＭＯＳ-ＦＥＴを整流素子としてのダイオードＤに置き換えることも可能である（特開２００４−１７９４８３号公報、特開２００６−１２８５７９号公報などを参照）。こうすることで、磁気メモリ素子１ｂｉｔあたりの面積が６Ｆ２から４Ｆ２に減少するので、より高密度化、低コスト化を図る上で有利となる。
【符号の説明】
【００７３】
１，１−１〜１−３  磁気メモリ素子
１０，１０−１〜１０−３  不揮発性記憶装置
１１  ビット線
１２  上部電極
１３  ＭＴＪ部
１４  下部電極
１５  Ｓｉ基板
１６  ゲート線
１７  コンタクト部
１８  ワード線
２０  第２の磁性体（記憶層）
２１  絶縁層
２２  第1の磁性体（ピン層）
２３  層間絶縁膜
２４  ドレイン領域
２５  ソース領域
２８  熱膨張層
２９  熱収縮層
３０  伸縮層
１０１  応力の向きを示す矢印
１０２、１０２Ａ、１０２Ｂ  磁化の向きを示す矢印
１０３  電流の方向を示す矢印
１１０  ワードラインデコーダ
１２０  ビットラインデコーダ
１３０  ゲートラインデコーダ
【図１】
0005435026.tif 000002
【図２】
0005435026.tif 000003
【図３】
0005435026.tif 000004
【図４ａ】
0005435026.tif 000005
【図４ｂ】
0005435026.tif 000006
【図４ｃ】
0005435026.tif 000007
【図４ｄ】
0005435026.tif 000008
【図４ｅ】
0005435026.tif 000009
【図４ｆ】
0005435026.tif 000010
【図４ｇ】
0005435026.tif 000011
【図５】
0005435026.tif 000012
【図６】
0005435026.tif 000013
【図７】
0005435026.tif 000014
【図８ａ】
0005435026.tif 000015
【図８ｂ】
0005435026.tif 000016
【図８ｃ】
0005435026.tif 000017
【図８ｄ】
0005435026.tif 000018
【図９】
0005435026.tif 000019
【図１０】
0005435026.tif 000020
【図１１】
0005435026.tif 000021
【図１２】
0005435026.tif 000022
【図１３】
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