(57)【特許請求の範囲】
【請求項１】
コンパイラメモリ読み出し動作を制御する方法であって、
リアルワードラインをアサートする前にダミーワードラインをアサートし、そして、検出マージンが閾値に到達するように、ダミービットラインの成熟時に前記ダミーワードラインを無効とすることによって、リアルビットライン成熟速度と類似の速度でのダミービットラインの成熟に基づいて、所望のパルス幅を有するパルスを発生させる工程と、
前記コンパイラメモリの前記読み出し動作を有効とするように、前記所望のパルス幅で前記リアルワードラインを制御する工程と、なお、前記リアルワードラインは、前記パルスの立下りエッジの後の第１の遅延期間経過時に無効とする、
前記パルスの前記立下りエッジと第２の遅延期間に基づいてセンスアンプを制御する工程と、なお、前記第１の遅延期間は、前記第２の遅延期間よりも短い、
を具備する方法。
【請求項２】
前記ダミービットラインは、内部クロック信号の発生に応答して成熟し始める請求項１に記載の方法。
【請求項３】
コンパイラメモリのためのセンスイネイブル時間を決定する方法であって、
リアルワードラインを有効とする前にダミーワードラインを有効とする工程と、
前記ダミーワードラインを有効とするのに応答してダミービットラインを成熟させる工程と、前記ダミービットラインはリアルビットラインが成熟する速度と類似の速度で成熟することと、
前記ダミービットラインをモニタすることにより閾電圧差が達成されたことを決定するのに応答して前記ダミーワードラインを無効とする工程と、
前記ダミーワードラインを有効とした後、予め規定された遅延でワードラインを有効とする工程と、
前記ダミーワードラインを無効とするのに応答してセンスイネイブル信号を発生させる工程と、
を具備する方法。
【請求項４】
前記ダミーワードラインを無効とした後、前記予め規定された遅延で前記ワードラインを無効とする工程を更に具備する請求項３に記載の方法。
【請求項５】
前記センスイネイブル信号を発生させる工程は、前記ダミーワードラインを無効とした後、前記予め規定された遅延よりも小さい遅延で行われる請求項４に記載の方法。
【請求項６】
前記予め規定された遅延はプリデコーダゲート遅延に基づく請求項３に記載の方法。
【請求項７】
前記予め規定された遅延はロウデコーダ及びワードラインドライバゲート遅延に基づく請求項６に記載の方法。
【請求項８】
前記ワードラインを有効とする工程は、プリデコーダ、ロウデコーダ、及びワードラインドライバから前記内部クロック信号を受取った後に行われる請求項４に記載の方法。
【請求項９】
コンパイラメモリ回路であって、
内部クロック信号を発生させる制御回路と、
前記内部クロック信号を直接受取るダミーワードラインと、
前記内部クロック信号を直接受取るアドレス復号化回路と、
前記ダミーワードラインが前記内部クロック信号を受取った後、および、前記ダミーワードラインが抑制された後のある期間経過時に、前記アドレス復号化回路からの前記内部クロック信号に基づいて遷移するワードラインと、
を具備する回路。
【請求項１０】
前記アドレス復号化回路はプリデコーダ、ロウデコーダ及びワードラインドライバを具備する請求項９に記載の回路。
【請求項１１】
複数のビットセル及び複数のビットラインを有するメモリアレイを更に具備する請求項９に記載の回路。
【請求項１２】
複数のセンスアンプを更に具備する請求項１１に記載の装置。
【請求項１３】
少なくとも１つのプログラム可能なダミープルダウン機構を更に具備する請求項１１に記載の回路。
【請求項１４】
前記ダミーワードラインは前記メモリアレイ内に配設される請求項１１に記載の回路。
【請求項１５】
前記ダミーワードラインは前記制御回路に配設される請求項９に記載の回路。
【請求項１６】
前記アドレス復号化回路と同じ多数のゲート、同じゲートのタイプ、及び同じファンアウト負荷を有するダミーゲートシステムを更に具備し、前記ダミーゲートシステムはセンスイネイブルパス内に存在し、前記ダミーゲートシステムは、前記ワードラインで受取られる前に前記内部クロック信号が遅延されるよりも短い期間だけ前記センスイネイブル信号が遅延されることを確実にする請求項９に記載の回路。
【請求項１７】
メモリ読み出し動作を行う方法であって、
リアルビットラインの開始より既知の期間分だけ前にダミービットラインを開始する工程と、なお、前記ダミービットラインは、前記リアルビットラインに基づいて成熟時間を有する、
前記ダミービットラインを開始した後の第１の遅延期間、プリチャージ動作を有効とする工程と、なお、前記第１の遅延期間は、前記既知の期間よりも短い、
前記ダミービットラインの成熟の後の第３の遅延期間、前記プリチャージ動作を無効とする工程と、なお、前記第３の遅延期間は、前記既知の期間を越える、
前記ダミービットラインの成熟後の前記既知の期間経過時に、ワードラインを無効とすることを始動する工程と、
を具備する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件開示はメモリ回路に関する。より具体的に本件開示は、コンパイラメモリにおけるタイミング制御に関する。
【背景技術】
【０００２】
一般的に言って、メモリ読み出し動作では、活性クロックエッジにおいて、内部クロック信号が発生され、自己時間トラックが作動され、ビットラインプリチャージ信号が無効とされ、且つ入力アドレスがラッチされる。一旦復号化されると、あるワードラインがオン状態にされ、複数のビットラインが成熟されると共にこのワードラインが選択される。自己時間合わせビットラインの放電によってＲＥＳＥＴ信号が発生され、この信号は内部クロックをリセットするために使用されると共に、その結果としてセンスアンプを有効とし、上記ワードラインを無効とし、且つビットラインプリチャージを作動させる。有効とされたビットラインセンスアンプは、成熟されたビットラインから差動電圧を検出し、読み出されたデータをデータラッチ及び出力バッファへ送り渡す。
【０００３】
適当な検出マージン（即ち、差動電圧）を得ることが重要となる。もしこの検出マージンが小さすぎると、即ち、自己時間合わせ間隔が十分に長くないためにビットライン成熟時間が短すぎると、センスアンプはアクセスされたメモリセルに記憶されたデータ値を正確に解明することができない可能性がある。従って、ビットラインは、最小ビットライン電圧差を達成するのに十分な長い期間で成熟しなければならない。他方、もしこの成熟時間が必要以上に長いと、これらのビットラインが所望のビットライン電圧差が得られた後でも充電をし続けることから、電力が浪費される。
【０００４】
検出タイミングは、適当な段取り時間を得るように最適化されることが望ましい。
【０００５】
もしこの検出が遅延されすぎると、上記段取り時間が遅延されこととなる。このため、高速メモリでは、このセンスイネイブル時間をサイクル内でなるべく早く開始することが好ましい。しかし、上述のように、早く検出する場合の問題は、検出マージンがより小さくなり、プロセス変化の問題を引き起こす可能性があるということである。
【０００６】
この状況は、コンパイラメモリにおいて更に複雑なものとなり、何故なら、異なるサイズメモリは、異なる最適ビットライン成熟時間を有するからである。小サイズメモリでは、信号伝達遅延は非常に短い。従って、ワードラインが立上るやいなや、ビットラインは素早く成熟し、検出はより早く開始可能となる。大きなメモリでは、ビットライン容量がより大きくなり、ビットラインはよりゆっくりと成熟する。従って、検出は、より長い伝達遅延後まで待たなければならない。
【０００７】
異なるサイズメモリにおいて異なる最適検出時間が存在するので、ビットライン及びワードラインを適切に追跡することが重要である。しかも、技術が縮小化され且つデバイスがより小さくなることにより、メモリビットセルにおいて著しいプロセス変化が存在する。メモリ内部タイミングを追跡して高性能及び高収率の両者を保証することは難問となっている。
【０００８】
多くの場合、特定プロセスにおいてどの程度の検出マージンが生じるかを決定するため、シミュレーション、例えばモンテカルロシミュレーション、が行われる。このシミュレーションの結果に基づいて、様々なメモリサイズについてのセンスイネイブル時間を推定することが可能となる。しかし、シミュレーションは、現実世界の条件を説明していないという欠点がある。従って、遅延を実際に追跡して検出マージンを決定することが好ましい。
【０００９】
図１及び図２に、従来のビットライントラッキング系統が図示される。図１は先行技術のメモリのブロック図であり、このメモリは、メモリアレイ１１０、制御ブロック１２０、プリデコーダ１３０、ロウデコーダ兼ワードラインドライバ１４０、及びダミーワードラインドライバ１５０を含む。また、このメモリには、センスアンプ１６０及びデータ出力バッファ１７０も配設される。メモリアレイ１１０は、ダミーワードラインＤＷＬと、ダミービットラインＤＢＬ及びダミービットラインバーＤＢＬＢを有するダミーカラムと、ダミービットセル１１２とを含む。また、ワードラインＷＬ［ｎ］−ＷＬ［０］が配設される。メモリアレイ１１０はまた、多数のビットセル１１４、ビットラインＢＬ、及びビットラインバーＢＬＢを含み、これらについては夫々１つだけが示されている。更に、プログラム可能ダミープルダウン機構１１６も配設される。プログラム可能ダミープルダウン機構１１６は、リアルビットセル１１４と同じ特徴を有する。
【００１０】
ワードラインＷＬ［ｎ］−ＷＬ［０］は、６ゲート遅延の後、制御ブロックから内部クロック信号ＩＣＬＫを受取る。この６ゲート遅延は、内部クロック信号ＩＣＬＫが、プリデコーダ１３０（２ゲート遅延）及びロウデコーダ兼ワードラインドライバ１４０（４ゲート遅延）を通過することによってもたらされる。ワードラインＷＬ［ｎ］−ＷＬ［０］を追跡するため、ダミーワードラインドライバ１５０も４ゲート遅延が付与される。この遅延は、ダミーワードラインＤＷＬがワードラインＷＬ［ｎ］−ＷＬ［０］と同時に内部クロック信号ＩＣＬＫを確実に受取るようにする。
【００１１】
図２は、先行技術のビットライントラッキング系統のためのタイミング図を示す。内部クロック信号はＩＣＬＫで表される。ワードライン信号はＷＬで表される。ビットライン及びダミービットラインは夫々ＢＬ及びＤＢＬで表される。ダミーワードライン信号はＤＷＬで表される。センスイネイブルは、センスイネイブル信号に対応する。
【００１２】
所望のビットライン電圧差ΔＶｂｌを達成するのに必要なビットライン成熟時間ｔｂｌをダミービットラインが追跡するため、ダミービットライン及びダミーワードラインの両者がリアルワードライン立上り時間においてアサートされる。従って、リアルワードライン及びダミーワードラインは、内部クロック信号ＩＣＬＫの立上りに応答して、同時期ｔ１でハイとなる。
【００１３】
ダミービットラインＤＢＬは、リアルビットラインＢＬと比較して、より速く、通常３−５倍速く成熟する。何故なら、ダミービットラインＤＢＬの成熟を決定する時間と検出の開始との間に遅延ｇ１が必要となる。このような遅延ｇ１は、センスイネイブル信号を駆動すると共に、カラムマルチプレクサによってこのセンスイネイブル信号を復号化するのに十分な時間を与えるために必要である。ダミービットラインＤＢＬのより速い成熟時間の欠点は、このダミービットラインＤＢＬがリアルビットラインＢＬの本当の成熟時間を実際に概算せず、追跡精度を低下させるということである。また、ビットライン成熟時間ｔｂｌは、プロセス−電圧−温度（ＰＶＴ）コーナーを横断するセルフタイミングループによっては良好に追跡することができない。
【００１４】
ダミービットラインΔＶｄｂｌの所望の電圧差に基づいて、時間ｔ１後の時間ｔｄｂｌ＋ゲート遅延ｇ１において、センスイネイブル信号がアサートされる。このタイミングは、ビットライン成熟時間ｔｂｌと一致すべきである。しかし、ゲート遅延ｇ１は、センスイネイブル時間が早くなりすぎること、即ち、ビットラインＢＬが成熟する前となること、がないように適切に設定されなければならない。ゲート遅延ｇ１タイミングの設定は難しく、特にダミービットラインＤＢＬがリアルビットラインＢＬと同じ速度で成熟しない場合に難しい。従って、付加的時間がゲート遅延ｇ１に通常挿入され、ビットラインＢＬが確実に実際に成熟されるようにする。当然、この付加的遅延は、センスイネイブル時間がビットラインＢＬが成熟された直後であることを意味するのではなく、むしろその後の安全期間である。
【００１５】
他の問題は、ワードラインゲート操作時間がセンスイネイブル時間によって制御されるということである。センスイネイブル信号がローとなった後、ワードラインＷＬがゲート操作される。センスイネイブルタイミングは、ｔｄｂｌ後にデフォルト時間（ゲート遅延ｇ１）遅延される。センスイネイブル時間から、ワードラインＷＬの脱アサート化への追加のゲート遅延が存在し、その結果、ビットラインＢＬが連続してチャージする。換言すると、実際のビットライン検出の後でも、ワードラインはアサートされたままである。このため、電力が浪費される。
【発明の概要】
【００１６】
メモリ動作効率は、このメモリの読み出し／書き込み動作を制御するように、ダミービットラインを使用することにより達成可能となる。ある実施形態において、リアルビットラインに関連して予想可能な成熟時間を有するものと知られるダミービットラインが、リアルビットラインよりも既知の期間前に開始される。読み出し／書き込み動作は、このダミービットラインの成熟に基づいて始動される。
【００１７】
ダミービットラインは、リアルビットラインが成熟を開始するのに先立って成熟し始める。その結果、ダミービットラインは、リアルビットラインが成熟する速度と同じ（または類似の）速度で成熟することにより、リアルビットラインを正確に追跡することができる。ダミービットラインは、センスイネイブル時間の前に必要なゲート遅延を開始する一方で、ビットラインの成熟の直後に検出が始まることを依然容認するように、十分早く成熟を終了することができる。更に、ワードラインはダミービットラインによってゲート操作されることができ、これにより電力を節約する。
【００１８】
ある方法は、コンパイラメモリ読み出し動作を制御する。この方法は、リアルビットライン成熟速度と類似の速度でのダミービットラインの成熟に基づいて所望のパルス幅を発生させる工程を含む。この方法はまた、前記コンパイラメモリの前記読み出し動作を有効とするように、前記所望のパルス幅でリアルワードラインを制御する工程を含む。
【００１９】
他の方法は、コンパイラメモリのためのセンスイネイブル時間を決定する。この方法は、リアルワードラインを有効とする前にダミーワードラインを有効とする工程と、前記ダミーワードラインを有効とするのに応答してダミービットラインを成熟させる工程と、を含む。前記ダミービットラインはリアルビットラインが成熟する速度と同じ速度で成熟する。この方法はまた、前記ダミービットラインをモニタすることにより閾電圧差が達成されたことを決定するのに応答して前記ダミーワードラインを無効とする工程と、前記ダミーワードラインを有効とした後、予め規定された遅延でワードラインを有効とする工程と、を含む。この方法は更に、前記ダミーワードラインを無効とするのに応答してセンスイネイブル信号を発生させる工程を含む。
【００２０】
更に他の方法は、メモリ読み出し動作を行う。この方法は、リアルビットラインの開始より既知の期間分だけ前にダミービットラインを開始する工程を含む。前記ダミービットラインは、前記リアルビットラインに関連して予想可能な成熟時間を有する。この方法はまた、前記ダミービットラインの成熟することに基づいてワードラインを無効とすることを始動する工程を含む。
【００２１】
コンパイラメモリ回路は、内部クロック信号を発生させる制御回路と、前記内部クロック信号を直接受取るダミーワードラインと、を含む。このコンパイラメモリ回路は、前記内部クロック信号を直接受取るアドレス復号化回路と、前記ダミーワードラインが前記内部クロック信号を受取った後のある期間、前記アドレス復号化回路から前記内部クロック信号を受取るワードラインと、を含む。
【００２２】
以上は、発明の特徴及び技術的利点をなるべく概略的に説明し、以下の本発明の詳細な説明をより理解できるようにするためのものである。本発明の追加の特徴及び利点が以下に記載され、それらは本発明の特許請求の範囲の主題を形成する。当業者によれば、開示された概念及び特定の実施形態は、本発明の同じ目的を実施するための他の構造を変形または設計するための基礎として容易に利用可能なものであることが評価されるであろう。また、当業者によれば、このような同等の構成が、付随する特許請求の範囲に記載の本発明の精神または範囲から離れるものではないことが理解されるであろう。本発明の特徴として考えられる新規な特徴は、動作の組織及び方法の両者に関し、目的及び利点と共に、添付の図面を参照して以下の記載からより理解されるであろう。しかし、これらの図面の夫々は、図示及び記載の目的で提供されるものであり、本発明の限定を定義することを意図するものではないことを明確に理解すべきである。
【図面の簡単な説明】
【００２３】
本発明をよりよく理解するため、以下の記載は添付の図面を参照しており、これらの図面は次の通りである。
【図１】先行技術のビットライントラッキングシステムを示すブロック図である。
【図２】先行技術のビットライントラッキングタイミングを示すタイミング図である。
【図３】本件開示のある視点に係る改良されたビットライントラッキングタイミングを示すタイミング図である。
【図４】本件開示のある視点に係る改良されたビットライントラッキングタイミングを示すより詳細なタイミング図である。
【図５】本件開示のある視点に係る改良されたビットライントラッキングシステムを示すブロック図である。
【図６】本発明の実施形態が有利に利用される典型的な無線通信システムを示すブロック図である。
【発明を実施するための形態】
【００２４】
この開示は、コンパイラメモリ設計における進歩したビットライントラッキング系統を提供する。ある実施形態において、このメモリは静的ランダムアクセスメモリ（ＳＲＡＭ）である。図３に示されるように、リアルワードラインＷＬよりも早くダミーワードラインＤＷＬを有効とすることにより、ロジックゲート遅延ｇ２＋ビットライン成熟時間ｔｂｌ＝ダミービットライン放電時間ｔｄｂｌ＋ロジックゲート遅延ｇ３となる。
【００２５】
もしｇ２及びｇ３が同じゲートカウント及びファンアウト負荷を有するとすると、ロジック遅延は、タイミングトラッキングループにおいて取り消されることが可能となる。ダミープルダウン機構１１６（図５）は、ビットセル１１４（図５）と同じ特徴を有するように設計され、従って、リアルビットラインＢＬタイミングは、全ＰＶＴコーナーについて、ダミービットラインＤＢＬによって全面的に追跡されることが可能である。ワードラインイネイブルパス及びセンスイネイブルパスは、これらのパスが確実に同じゲートカウント及び同じロジックゲートタイプ及びファンアウト負荷を有するように設計される。
【００２６】
セルフタイミングループは、規則的配列アレイカラム及びロウとして、同じ構造及びサイズを有するダミービットラインＤＢＬ及びダミーワードラインＤＷＬを含む。従って、全てのグローバルワイヤ負荷（ワードライン及びビットライン）は、ビットラインＢＬトラッキングループに含まれる。
【００２７】
更に、全てのＰＶＴコーナー及び全てのメモリ構成について最適読み出しマージンを保証するため、ダミープルダウン機構１１６は、金属遮蔽によって調整可能にプログラム化されるように設計される。
【００２８】
図４を参照し、センスイネイブル時間の決定について説明する。センスイネイブル時間を得るため、本件開示は、内部クロック（ＩＣＬＫ）またはダミーワードラインＤＷＬ立上り及び立下り時間を制御する。図４において、ダミーワードライン信号はＩＣＬＫとして示され、ダミーワードラインは単に内部クロック信号ＩＣＬＫのバッファされた形態であり、従って別途示す必要はない。前記内部クロック信号（またはダミーワードラインＤＷＬ信号）ＩＣＬＫ立上り時間は、時間ｔ１においてダミービットラインＤＢＬをオン状態とする。換言すると、ＩＣＬＫ信号はダミーワードラインＤＷＬに対して直接的である。ダミーワードラインＤＷＬはリアルワードラインＷＬを模倣し、即ち、これはワードラインＷＬ伝達遅延をモニタする。しかも、リアルビットラインＢＬが成熟し始める前にダミービットラインＤＢＬが成熟し始めるため、ダミービットラインＤＢＬは、リアルビットラインＢＬを全面的に追跡することができ、即ち、ダミービットラインＤＢＬは、リアルビットラインＢＬと同じ（または類似の）速度で成熟する。このダミービットラインＤＢＬがオン状態となり成熟した後、適当なΔＶｄｂｌに基づいて時間ｔ２でレディ信号が発生される。このレディ信号に応答して、内部クロック信号ＩＣＬＫが無効とされる。従って、内部クロック信号ＩＣＬＫパルス幅が、ダミービットラインＤＢＬの成熟に基づいて作成され、これにより、リアルビットラインＢＬ成熟時間が全面的に追跡される。
【００２９】
次に、内部クロックＩＣＬＫパルス幅は、リアルワードライン信号ＷＬパルス幅を作成ために使用される。以下に、このリアルワードライン信号ＷＬパルス幅の発生に関して説明する。
【００３０】
リアルワードラインＷＬは時間ｔ４で駆動され、これはダミーワードラインＤＷＬが駆動された後である。より具体的には、プリデコーダドライバ遅延及びロウデコーダ兼ワードラインドライバ遅延（集合的にゲート遅延ｇ４）後、リアルワードラインＷＬが駆動される（時間ｔ４において）。換言すると、時間ｔ１及びゲート遅延ｇ４後、ワードラインＷＬが駆動される（時間ｔ４において）。
【００３１】
プリチャージディセーブル（プリチャージ信号立上り）が時間ｔ３で行われ、これは時間ｔ４より僅かに前である。ある実施形態において、時間ｔ３は時間ｔ４前に１または３ゲート遅延する。時間ｔ５において、ＩＣＬＫ立下りエッジから遅延されたロジックによりセンスイネイブル信号が発生される。遅延されたロジック１７５（図５）は、プリデコーダ１３０及びロウデコーダ兼ワードラインドライバ１４０と類似の遅延を有する。センスイネイブルの前の遅延期間ｇ５は、遅延ｇ４よりも約１ゲート遅延短く、これにより、ワードラインＷＬがオフ状態になる前のビットラインＢＬの準備時に、検出が確実に行われるようにする。
【００３２】
時間ｔ２において内部クロック信号ＩＣＬＫが無効とされた後の所定のゲート遅延ｇ４をもって、時間ｔ６においてワードラインＷＬが無効とされる。この所定のゲート遅延ｇ４は、ワードラインＷＬが有効とされる前のゲート遅延ｇ４と同じ遅延である。従って、ワードラインＷＬが内部クロック信号ＩＣＬＫと並行して進む。プリチャージイネイブルが時間ｔ７において行われ、これはワードラインＷＬディセーブルよりも後である。
【００３３】
本件開示によれば、ダミーワードラインドライバ１５０（図１）によってダミーワードラインＤＷＬが駆動される代わりに、図５に示すように、内部クロック信号ＩＣＬＫがダミービットラインＤＢＬを直接駆動する。内部クロック信号ＩＣＬＫは、ダミーワードラインＤＷＬに直接提供され、その結果、ダミービットラインＤＢＬが実際のビットラインＢＬよりも早く追跡される。
【００３４】
成熟中のダミービットラインＤＢＬのモニタリングが時間ｔ１において早く始まるため、小サイズメモリでも、ビットラインＢＬは素早くモニタされることができる。モニタリングはゲート遅延後まで待つことなく開始することができる。早いダミービットラインＤＢＬモニタリングの結果、ダミービットラインＤＢＬは、リアルビットラインＢＬを全面的に追跡することができると共に、センスイネイブルを始動するように十分早く成熟を終了することができ、これによりビットラインＢＬが成熟される直後にセンスアンプを有効とするようにする。
【００３５】
本件開示の教示は、従前の技術よりも良好な性能を提供する。例えば、ワードラインＷＬゲート操作時間はセンスイネイブル時間によって制御されない。むしろ、図４に示すように、各信号のアサート化間の並行遅延及び各信号の脱アサート化間の並行遅延をもって、内部クロック信号ＩＣＬＫがワードラインＷＬを制御する。従って、リアルワードラインＷＬは、センスイネイブル信号が立上る直後の時間ｔ６においてゲート操作される。検出動作開始後の遅延中にワードラインＷＬがアサートされたままでないため、電力が節約される。
【００３６】
換言すると、ダミービットラインＤＢＬ及びビットラインＢＬが成熟し始める間の既知の遅延の結果、ビットラインＢＬが最適に成熟するが何時かを決定することができる（ダミービットラインＤＢＬの成熟後に同じ既知の遅延で）。従って、最適なビットライン成熟時間の直後にビットラインＢＬが無効とされることができ、これにより電力が節約される。
【００３７】
ある実施形態において、異なるサイズメモリの夫々について、ダミービットラインＤＢＬはリアルビットラインＢＬと同じある。ダミービットラインの放電は、制御ブロック１２０内に配設することができるアクセラレータプログラム可能回路（図示せず）によってプログラム可能である。アクセラレータプログラム回路は、ダミービットラインＤＢＬ成熟時間を設定するようにプログラム化可能であり、これは、Ｚ．ＣＨＥＮ等の名前で２００６年１２月２１日付で出願された米国特許出願第１１／６１４，８２８号に記載され、その開示の全体はここに参照として組み込まれる。
【００３８】
図５において、制御ブロック１２０の外側で主にメモリアレイ１１０内に、ダミーワードラインＤＷＬ、ダミービットラインＤＢＬ、ダミービットセル１１２、及びダミープルダウン機構１１６が示される。代替の実施形態において、ダミーワードラインＤＷＬ、ダミービットラインＤＢＬ、ダミービットセル１１２，及びダミープルダウン機構１１６は、データパス領域、例えばセンスアンプ１６０及び／またはデータ出力バッファ１７０の近傍に配設されることができる。他の実施形態において、ダミーワードラインＤＷＬ、ダミービットラインＤＢＬ、ダミービットセル１１２、及びダミープルダウン機構１１６は、制御ブロック１２０内に配設される。
【００３９】
本件開示によれば、ビットライントラッキング系統は、ＰＶＴ及び構成に寛容で、高性能及び低電力として記載される。最適なビットラインの成熟の直後にセンスアンプが有効とされるため、ビットラインの追跡は高性能である。最適なビットラインの成熟の後にワードラインを無効として活性な電力を節約するため、ビットライントラッキング系統は低電力である。
【００４０】
要約すれば、本件開示は、高性能及び低電力メモリコンパイラ設計ための進歩したビットライントラッキングを提供する。リアルワードラインよりも早くダミーワードラインを有効とすることにより、追跡されるタイミングループからロジックゲート遅延が取り消される。リアルビットセルタイミングは、同じ特徴を有するダミープルダウン機構によって全面的に追跡されることができる。最適なビットライン成熟時間直後に、センスアンプが有効とされると共にワードラインが無効とされる。プログラム可能なダミープルダウン機構はＰＶＴ及びメモリ構成の変化に寛容である。
【００４１】
図６は、本発明の実施形態が有利に利用される典型的な無線通信システム６００を示す。図示の目的上、図６は３つの遠隔ユニット６２０、６３０、及び６５０、及び２つの基地局６４０を示す。なお、典型的な無線通信システムは、より多くの遠隔ユニット及び基地局を有する可能性があることが認識されるであろう。遠隔ユニット６２０、６３０、及び６５０は、夫々改良されたフルスイングメモリアレイ６２５Ａ、６２５Ｂ、及び６２５Ｃを含み、これらは、以下に更に説明される本発明の実施形態である。図６は、基地局６４０から遠隔ユニット６２０、６３０、及び６５０への送信リンク信号６８０、及び遠隔ユニット６２０、６３０、及び６５０から基地局６４０への返信リンク信号６９０を示す。
【００４２】
図６において、遠隔ユニット６２０は可動電話として示され、遠隔ユニット６３０は携帯コンピュータとして示され、遠隔ユニット６５０は無線局地ループシステムにおける位置固定遠隔ユニットとして示される。例えば、遠隔ユニットは、携帯電話、携帯型の個人通信システム（ＰＣＳ）ユニット、携帯データユニット例えば個人データ補助機器、または位置固定データユニット例えばメータ読み出し機器である。図６は、本発明の教示に係る遠隔ユニットを示すが、本発明はこれらの典型的な図示のユニットに限定されない。本発明は、フルスイングメモリアレイを含むいかなる装置にも適切に利用される可能性がある。
【００４３】
以上、特定の回路構成が示されたが、当業者であれば、開示された回路構成の全てが本発明を実施するために必要となるものでないことを理解できるであろう。また、公知の回路の幾つかは、本発明への集中を維持するために、記載されていない。同様に、本件記載は、ある部分で論理的「０」及び論理的「１」に言及しているが、当業者であれば、回路の残りの部分をそれに対応して調整することで、本発明の動作に影響を及ぼすことなく、これらの論理的値が切り替え可能であることを理解できるであろう。
【００４４】
以上、本発明及びその利点が詳細に記載されたが、付随する特許請求の範囲で規定される本発明の精神または範囲から離れることなく、様々な変形、置換、及び変更が可能であることを理解すべきである。例えば、記載中では読み出し動作が使用されたが、本発明は書き込み動作にも同様に適用されることが想定される。また、このような応用の範囲は、明細書に記載されるプロセス、機械、製造、物の組成、手段、方法、及び工程の特定の実施形態に制限されることを意図するものではない。当業者であれば、本発明の開示から、ここに記載の対応の実施形態と実質的に同じ機能を達成するまたは同じ結果を達成する既存または後に開発されるプロセス、機械、製造、物の組成、手段、方法、または工程が、本発明に従って利用可能であることを理解できるであろう。従って、付随する特許請求の範囲は、このようなプロセス、機械、製造、物の組成、手段、方法、または工程をその範囲に含むことを意図している。
以下に本件出願当初の特許請求の範囲を記載する。
［Ｃ１］
コンパイラメモリ読み出し動作を制御する方法であって、
リアルビットライン成熟速度と類似の速度でのダミービットラインの成熟に基づいて、所望のパルス幅を発生させる工程と、
前記コンパイラメモリの前記読み出し動作を有効とするように、前記所望のパルス幅でリアルワードラインを制御する工程と、
を具備する方法。
［Ｃ２］
前記所望のパルス幅を発生させる工程は、リアルワードラインをアサートする前にダミーワードラインをアサートすること、及び検出マージンが閾値に到達するように、前記ダミービットラインの成熟時に前記ダミーワードラインを無効とすること、を具備する［Ｃ１］に記載の方法。
［Ｃ３］
前記ダミービットラインは、内部クロック信号の発生に応答して直接成熟し始める［Ｃ１］に記載の方法。
［Ｃ４］
コンパイラメモリのためのセンスイネイブル時間を決定する方法であって、
リアルワードラインを有効とする前にダミーワードラインを有効とする工程と、
前記ダミーワードラインを有効とするのに応答してダミービットラインを成熟させる工程と、前記ダミービットラインはリアルビットラインが成熟する速度と類似の速度で成熟することと、
前記ダミービットラインをモニタすることにより閾電圧差が達成されたことを決定するのに応答して前記ダミーワードラインを無効とする工程と、
前記ダミーワードラインを有効とした後、予め規定された遅延でワードラインを有効とする工程と、
前記ダミーワードラインを無効とするのに応答してセンスイネイブル信号を発生させる工程と、
を具備する方法。
［Ｃ５］
前記ダミーワードラインを無効とした後、前記予め規定された遅延で前記ワードラインを無効とする工程を更に具備する［Ｃ４］に記載の方法。
［Ｃ６］
前記センスイネイブル信号を発生させる工程は、前記ダミーワードラインを無効とした後、前記予め規定された遅延よりも小さい遅延で行われる［Ｃ５］に記載の方法。
［Ｃ７］
前記予め規定された遅延はプリデコーダゲート遅延に基づく［Ｃ４］に記載の方法。
［Ｃ８］
前記予め規定された遅延はロウデコーダ及びワードラインドライバゲート遅延に基づく［Ｃ７］に記載の方法。
［Ｃ９］
前記ワードラインを有効とする工程は、プリデコーダ、ロウデコーダ、及びワードラインドライバから前記内部クロック信号を受取った後に行われる［Ｃ５］に記載の方法。
［Ｃ１０］
コンパイラメモリ回路であって、
内部クロック信号を発生させる制御回路と、
前記内部クロック信号を直接受取るダミーワードラインと、
前記内部クロック信号を直接受取るアドレス復号化回路と、
前記ダミーワードラインが前記内部クロック信号を受取った後のある期間、前記アドレス復号化回路から前記内部クロック信号を受取るワードラインと、
を具備する回路。
［Ｃ１１］
前記アドレス復号化回路はプリデコーダ、ロウデコーダ及びワードラインドライバを具備する［Ｃ１０］に記載の回路。
［Ｃ１２］
複数のビットセル及び複数のビットラインを有するメモリアレイを更に具備する［Ｃ１０］に記載の回路。
［Ｃ１３］
複数のセンスアンプを更に具備する［Ｃ１２］に記載の装置。
［Ｃ１４］
少なくとも１つのプログラム可能なダミープルダウン機構を更に具備する［Ｃ１２］に記載の回路。
［Ｃ１５］
前記ダミーワードラインは前記メモリアレイ内に配設される［Ｃ１２］に記載の回路。
［Ｃ１６］
前記ダミーワードラインは前記制御回路に配設される［Ｃ１０］に記載の回路。
［Ｃ１７］
前記アドレス復号化回路と同じ多数のゲート、同じゲートのタイプ、及び同じファンアウト負荷を有するダミーゲートシステムを更に具備し、前記ダミーゲートシステムはセンスイネイブルパス内に存在し、前記ダミーゲートシステムは、前記ワードラインで受取られる前に前記内部クロック信号が遅延されよりも短い期間だけ前記センスイネイブル信号が遅延されることを確実にする［Ｃ１０］に記載の回路。
［Ｃ１８］
メモリ読み出し動作を行う方法であって、
リアルビットラインの開始より既知の期間分だけ前にダミービットラインを開始する工程と、前記ダミービットラインは、前記リアルビットラインに関連して予想可能な成熟時間を有することと、
前記ダミービットラインの成熟することに基づいてワードラインを無効とすることを始動する工程と、
を具備する方法。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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