(57)【特許請求の範囲】
【請求項１】
液晶容量、
一方の電極が前記液晶容量の画素電極に接続され、信号線を介して与えられる、階調を反映した信号電位を保持するＤＲＡＭとして用いられる容量素子、
一端が前記信号線に接続され、当該信号線を介して与えられる、階調を反映した信号電位を前記容量素子に書き込む第１の動作モードではオン状態となり、前記容量素子に保持されている保持電位を読み出した後当該保持電位の極性を反転して前記容量素子に再度書き込む第２の動作モードではオフ状態となる第１のスイッチ素子、
一端が前記第１のスイッチ素子の他端に接続され、他端が前記容量素子の一方の電極及び画素電極に接続され、前記第１の動作モード、前記第２の動作モードにおける前記容量素子からの保持電位の読み出し期間、及び、前記容量素子への反転電位の再書き込み期間にオン状態となる第２のスイッチ素子、
一端が前記第１のスイッチ素子の他端に接続され、前記第１の動作モードではオフ状態となり、前記第２の動作モードにおける前記読み出し期間にオン状態となって前記容量素子から保持電位を前記第２のスイッチ素子を通じて読み出す第３のスイッチ素子、
入力端が前記第３のスイッチ素子の他端に接続され、前記第２の動作モードにおける前記読み出し期間に前記第２のスイッチ素子及び前記第３のスイッチ素子を通じて前記容量素子から読み出された保持電位の極性を反転するインバータ回路、
及び、
一端が前記第１のスイッチ素子の他端に接続され、他端が前記インバータ回路の出力端に接続され、前記第１の動作モードではオフ状態となり、前記第２の動作モードにおける前記再書き込み期間にオン状態となって前記インバータ回路で極性反転された反転電位を前記第２のスイッチ素子を通じて前記容量素子に書き込む第４のスイッチ素子
を含む画素が配置されてなる画素アレイ部と、
前記画素に対して、前記第４のスイッチ素子による反転電位の書き込み後の一定期間、前記信号線から前記第１のスイッチ素子及び前記第３のスイッチ素子を通じて前記インバータ回路の入力端に電源電位を与える駆動を行う駆動部と
を備え、
前記インバータ回路は、ＣＭＯＳインバータからなり、
前記第３のスイッチ素子は、ＭＯＳトランジスタからなり、導通状態から非導通状態に遷移するとき、ゲート−ソース間に存在する寄生容量によるカップリングによって前記インバータ回路の入力電位を下げる、液晶表示装置。
【請求項２】
前記インバータ回路は、画素毎に１つずつ設けられる
請求項１に記載の液晶表示装置。
【請求項３】
前記インバータ回路は、複数の画素に対して１つ共通に設けられる
請求項１に記載の液晶表示装置。
【請求項４】
液晶容量、
一方の電極が前記液晶容量の画素電極に接続され、信号線を介して与えられる、階調を反映した信号電位を保持するＤＲＡＭとして用いられる容量素子、
一端が前記信号線に接続され、当該信号線を介して与えられる、階調を反映した信号電位を前記容量素子に書き込む第１の動作モードではオン状態となり、前記容量素子に保持されている保持電位を読み出した後当該保持電位の極性を反転して前記容量素子に再度書き込む第２の動作モードではオフ状態となる第１のスイッチ素子、
一端が前記第１のスイッチ素子の他端に接続され、他端が前記容量素子の一方の電極及び画素電極に接続され、前記第１の動作モード、前記第２の動作モードにおける前記容量素子からの保持電位の読み出し期間、及び、前記容量素子への反転電位の再書き込み期間にオン状態となる第２のスイッチ素子、
一端が前記第１のスイッチ素子の他端に接続され、前記第１の動作モードではオフ状態となり、前記第２の動作モードにおける前記読み出し期間にオン状態となって前記容量素子から保持電位を前記第２のスイッチ素子を通じて読み出す第３のスイッチ素子、
ＣＭＯＳインバータからなり、入力端が前記第３のスイッチ素子の他端に接続され、前記第２の動作モードにおける前記読み出し期間に前記第２のスイッチ素子及び前記第３のスイッチ素子を通じて前記容量素子から読み出された保持電位の極性を反転するインバータ回路、
及び、
一端が前記第１のスイッチ素子の他端に接続され、他端が前記インバータ回路の出力端に接続され、前記第１の動作モードではオフ状態となり、前記第２の動作モードにおける前記再書き込み期間にオン状態となって前記インバータ回路で極性反転された反転電位を前記第２のスイッチ素子を通じて前記容量素子に書き込む第４のスイッチ素子
を含む画素が配置されてなる画素アレイ部と、
前記画素に対して、前記第４のスイッチ素子による反転電位の書き込み後の一定期間、前記信号線から前記第１のスイッチ素子及び前記第３のスイッチ素子を通じて前記ＣＭＯＳインバータの一方のＭＯＳトランジスタを非導通状態にする電位を与える駆動を行う駆動部とを備え、
前記インバータ回路の正側の電源電位をＶDD、負側の電源電位をＶSS、前記ＣＭＯＳインバータを構成するＰｃｈＭＯＳトランジスタの閾値電圧をＶthp、ＮｃｈＭＯＳトランジスタの閾値電圧をＶthnとするとき、
前記一方のＭＯＳトランジスタを非導通状態にする電位は、（ＶDD−Ｖthp）以上、または、（ＶSS＋Ｖthn）以下の電位である
液晶表示装置。
【請求項５】
液晶容量、
一方の電極が前記液晶容量の画素電極に接続され、信号線を介して与えられる、階調を反映した信号電位を保持するＤＲＡＭとして用いられる容量素子、
一端が前記信号線に接続され、当該信号線を介して与えられる、階調を反映した信号電位を前記容量素子に書き込む第１の動作モードではオン状態となり、前記容量素子に保持されている保持電位を読み出した後当該保持電位の極性を反転して前記容量素子に再度書き込む第２の動作モードではオフ状態となる第１のスイッチ素子、
一端が前記第１のスイッチ素子の他端に接続され、他端が前記容量素子の一方の電極及び画素電極に接続され、前記第１の動作モード、前記第２の動作モードにおける前記容量素子からの保持電位の読み出し期間、及び、前記容量素子への反転電位の再書き込み期間にオン状態となる第２のスイッチ素子、
一端が前記第１のスイッチ素子の他端に接続され、前記第１の動作モードではオフ状態となり、前記第２の動作モードにおける前記読み出し期間にオン状態となって前記容量素子から保持電位を前記第２のスイッチ素子を通じて読み出す、ＭＯＳトランジスタからなる第３のスイッチ素子、
ＣＭＯＳインバータからなり、入力端が前記第３のスイッチ素子の他端に接続され、前記第２の動作モードにおける前記読み出し期間に前記第２のスイッチ素子及び前記第３のスイッチ素子を通じて前記容量素子から読み出された保持電位の極性を反転するインバータ回路、
及び、
一端が前記第１のスイッチ素子の他端に接続され、他端が前記インバータ回路の出力端に接続され、前記第１の動作モードではオフ状態となり、前記第２の動作モードにおける前記再書き込み期間にオン状態となって前記インバータ回路で極性反転された反転電位を前記第２のスイッチ素子を通じて前記容量素子に書き込む第４のスイッチ素子
を含む画素が配置されてなり、
前記前記第３のスイッチ素子が、前記導通状態から非導通状態に遷移するとき、ゲート−ソース間に存在する寄生容量によるカップリングによって前記インバータ回路の入力電位を下げ、かつ前記画素に対して、前記第４のスイッチ素子による反転電位の書き込み後の一定期間、前記信号線から前記第１のスイッチ素子及び前記第３のスイッチ素子を通じて前記インバータ回路の入力端に電源電位を与える駆動を行う
液晶表示装置の駆動方法。
【請求項６】
液晶容量、
一方の電極が前記液晶容量の画素電極に接続され、信号線を介して与えられる、階調を反映した信号電位を保持するＤＲＡＭとして用いられる容量素子、
一端が前記信号線に接続され、当該信号線を介して与えられる、階調を反映した信号電位を前記容量素子に書き込む第１の動作モードではオン状態となり、前記容量素子に保持されている保持電位を読み出した後当該保持電位の極性を反転して前記容量素子に再度書き込む第２の動作モードではオフ状態となる第１のスイッチ素子、
一端が前記第１のスイッチ素子の他端に接続され、他端が前記容量素子の一方の電極及び画素電極に接続され、前記第１の動作モード、前記第２の動作モードにおける前記容量素子からの保持電位の読み出し期間、及び、前記容量素子への反転電位の再書き込み期間にオン状態となる第２のスイッチ素子、
一端が前記第１のスイッチ素子の他端に接続され、前記第１の動作モードではオフ状態となり、前記第２の動作モードにおける前記読み出し期間にオン状態となって前記容量素子から保持電位を前記第２のスイッチ素子を通じて読み出す、ＭＯＳトランジスタからなる第３のスイッチ素子、
ＣＭＯＳインバータからなり、入力端が前記第３のスイッチ素子の他端に接続され、前記第２の動作モードにおける前記読み出し期間に前記第２のスイッチ素子及び前記第３のスイッチ素子を通じて前記容量素子から読み出された保持電位の極性を反転するインバータ回路、
及び、
一端が前記第１のスイッチ素子の他端に接続され、他端が前記インバータ回路の出力端に接続され、前記第１の動作モードではオフ状態となり、前記第２の動作モードにおける前記再書き込み期間にオン状態となって前記インバータ回路で極性反転された反転電位を前記第２のスイッチ素子を通じて前記容量素子に書き込む第４のスイッチ素子
を含む画素が配置されてなる画素アレイ部と、
前記前記第３のスイッチ素子が、前記導通状態から非導通状態に遷移するとき、ゲート−ソース間に存在する寄生容量によるカップリングによって前記インバータ回路の入力電位を下げ、かつ前記画素に対して、前記第４のスイッチ素子による反転電位の書き込み後の一定期間、前記信号線から前記第１のスイッチ素子及び前記第３のスイッチ素子を通じて前記インバータ回路の入力端に電源電位を与える駆動を行う駆動部と
を備えた液晶表示装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置、液晶表示装置の駆動方法、及び、電子機器に関し、特に、画像データを記憶するメモリを画素内に持つ液晶表示装置、当該液晶表示装置の駆動方法、及び、当該液晶表示装置を有する電子機器に関する。
【背景技術】
【０００２】
液晶表示装置の中には、画像データを記憶するメモリを画素内に持つものがある。メモリを画素に内蔵する液晶表示装置では、アナログ表示モードによる表示と、メモリ表示モードによる表示とを実現できる。ここで、アナログ表示モードとは、画素の階調をアナログ的に表示する表示モードである。また、メモリ表示モードとは、画素内のメモリに記憶されている２値情報（論理“１”／“０”）に基づいて、画素の階調をデジタル的に表示する表示モードである。
【０００３】
メモリ表示モードの場合、メモリに保持されている情報を用いるため、階調を反映した信号電位の書き込み動作をフレーム周期で実行する必要がない。そのため、メモリ表示モードの場合は、階調を反映した信号電位の書き込み動作をフレーム周期で実行する必要があるアナログ表示モードの場合に比べて消費電力が少なくて済む。
【０００４】
アナログ表示モードによる表示とメモリ表示モードによる表示の両方に対応可能な液晶表示装置としては、従来、画素に内蔵するメモリにＳＲＡＭ(Static Random Access Memory)を用いた液晶表示装置が知られている（例えば、特許文献１参照）。
【０００５】
図１９に、画素内のメモリにＳＲＡＭを用いた従来例に係る液晶表示装置の画素回路の一例を示す。本従来例に係る液晶表示装置における画素９０は、液晶容量９１、保持容量９２、ＳＲＡＭ９３、及び、５つのスイッチングトランジスタ９４〜９８を有する構成となっている。画素９０には、階調を反映した信号電位Ｖsig、または、コモン電位ＶCOMとは異なる電位ＶXCSが信号線９９を介して選択的に与えられる。
【０００６】
液晶容量９１は、画素電極と当該画素電極に対向して形成される対向電極との間に液晶を封入したときに、画素電極-対向電極間で発生する容量を意味する。液晶容量９１の対向電極には、コモン電位ＶCOMが全画素共通に与えられる。液晶容量９１の画素電極は、保持容量９２の一方の電極と電気的に共通に接続されている。保持容量９２は、階調を反映した信号電位Ｖsigを保持する。保持容量９２の他方の電極には、コモン電位ＶCOMとほぼ同電位のＣＳ電位ＶCSが与えられる。
【０００７】
ＳＲＡＭ９３は、正側の電源電位ＶRAMと負側の電源電位ＶSSとの間に設けられた２つのＣＭＯＳインバータからなり、これら２つのＣＭＯＳインバータの一方の入力端と他方の出力端とが共通に接続され、他方の入力端と一方の出力端とが共通に接続された構成となっている。
【０００８】
ＳＲＡＭ９３を構成する２つのＣＭＯＳインバータのうち、一方のＣＭＯＳインバータは、電源電位ＶRAMと電源電位ＶSSとの間に直列に接続され、ゲート電極が共通に接続されたＰｃｈＭＯＳトランジスタ９３１とＮｃｈＭＯＳトランジスタ９３２とから構成されている。他方のＣＭＯＳインバータは、電源電位ＶRAMと電源電位ＶSSとの間に直列に接続され、ゲート電極が共通に接続されたＰｃｈＭＯＳトランジスタ９３３とＮｃｈＭＯＳトランジスタ９３４とから構成されている。
【０００９】
５つのスイッチングトランジスタ９４〜９８は、例えば、薄膜トランジスタ(Thin Film Transistor)からなる。スイッチングトランジスタ９４，９５は、制御信号ＣTL1によって導通/非導通の制御が行われる。具体的には、スイッチングトランジスタ９４，９５は、階調を反映した信号電位Ｖsigを保持容量５２に書き込む際にアクティブ（高電位）状態になる制御信号ＣTL1に応答して導通状態になる。
【００１０】
スイッチングトランジスタ９６は、アナログ表示モードの場合に階調を反映した信号電位Ｖsigを書き込むときに、または、メモリ表示モードの場合にコモン電位ＶCOMとは異なる電位ＶXCSを書き込むときに導通状態になる。一方、スイッチングトランジスタ９７は、メモリ表示モードにおいて、液晶容量９１の対向電極に与えられるコモン電位ＶCOMとほぼ同電位のＣＳ電位ＶCSを保持容量９２に書き込む際に導通状態になる。
【００１１】
スイッチングトランジスタ９６，９７の導通/非導通の制御には、ＳＲＡＭ９３の保持電位が用いられる。そして、この回路例の場合、スイッチングトランジスタ９６が導通状態のときにスイッチングトランジスタ９７が非導通状態となり、スイッチングトランジスタ９６が非導通状態のときにスイッチングトランジスタ９７が導通状態となる。
【００１２】
スイッチングトランジスタ９８は、ＳＲＡＭ９３に対する制御電位の書き込みの際にアクティブ（高電位）状態になる制御信号ＣTL2によって導通制御が行われる。具体的には、スイッチングトランジスタ９８は、ＳＲＡＭ９３に対して、アナログ表示モードの場合に信号電位Ｖsigを書き込むときに、または、メモリ表示モードの場合に電位ＶXCSを書き込むとき場合にアクティブ状態になる制御信号ＣTL2に応答して導通状態になる。
【００１３】
尚、ここでは、ＳＲＡＭ９３を画素９０毎に１対１の対応関係をもって設ける画素回路例を示したが、１つのＳＲＡＭ９３を複数の画素９０に対して共通に設ける（共有する）構成を採ることも可能である。
【００１４】
一例として、図２０に示すように、カラー表示対応の液晶表示装置において、１つの画素９０を構成する例えばＲ（赤色），Ｇ（緑色），Ｂ（青色）の副画素９０R，９０G，９０Bに対して、１つのＳＲＡＭ９３を共通に設けるようにすることも可能である。図２０において、副画素９０R，９０G，９０Bの各保持容量９２R，９２G，９２Bについては図示しているが、副画素９０R，９０G，９０Bの各液晶容量９１については、図面の簡略化のために図示を省略している。
【００１５】
１つのＳＲＡＭ５３を副画素９０R，９０G，９０Bで共有する構成を採る場合、スイッチングトランジスタ９４（９４R，９４G，９４B）については、副画素９０R，９０G，９０B毎に配されることになる。そして、これらスイッチングトランジスタ９４R，９４G，９４Bは、各色に対応した制御信号ＣTL1（Ｒ），ＣTL1（Ｇ），ＣTL1（Ｂ）によって時分割にて導通／非導通の制御が行われる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００９−９８２３４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
上述したように、画素内のメモリにＳＲＡＭ９３を用いた画素構成を採ると、ＳＲＡＭ９３の構造が複雑であり、画素９０内においてＳＲＡＭ９３が大きな面積を占めるため、画素９０の微細化を図る上で妨げとなる。
【００１８】
一般的に、ＳＲＡＭに比べて、ＤＲＡＭ(Dynamic Random Access Memory)の方が、構造が簡単であることが知られている。しかし、ＤＲＡＭは、データ保持のためにメモリをリフレッシュする必要があるため、ＳＲＡＭに比べて消費電力が大きい。
【００１９】
そこで、本発明は、信号電位を保持する容量素子をＤＲＡＭとして利用し、画素構造の簡略化を図るに当たり、消費電力の低減を可能にした液晶表示装置、液晶表示装置の駆動方法、及び、電子機器を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記の目的を達成するために、本発明は、
液晶容量、
一方の電極が前記液晶容量の画素電極に接続され、信号線を介して与えられる、階調を反映した信号電位を保持するＤＲＡＭとして用いられる容量素子、
一端が前記信号線に接続され、当該信号線を介して与えられる、階調を反映した信号電位を前記容量素子に書き込む第１の動作モードではオン状態となり、前記容量素子に保持されている保持電位を読み出した後当該保持電位の極性を反転して前記容量素子に再度書き込む第２の動作モードではオフ状態となる第１のスイッチ素子、
一端が前記第１のスイッチ素子の他端に接続され、他端が前記容量素子の一方の電極及び画素電極に接続され、前記第１の動作モード、前記第２の動作モードにおける前記容量素子からの保持電位の読み出し期間、及び、前記容量素子への反転電位の再書き込み期間にオン状態となる第２のスイッチ素子、
一端が前記第１のスイッチ素子の他端に接続され、前記第１の動作モードではオフ状態となり、前記第２の動作モードにおける前記読み出し期間にオン状態となって前記容量素子から保持電位を前記第２のスイッチ素子を通じて読み出す第３のスイッチ素子、
入力端が前記第３のスイッチ素子の他端に接続され、前記第２の動作モードにおける前記読み出し期間に前記第２のスイッチ素子及び前記第３のスイッチ素子を通じて前記容量素子から読み出された保持電位の極性を反転するインバータ回路、
及び、
一端が前記第１のスイッチ素子の他端に接続され、他端が前記インバータ回路の出力端に接続され、前記第１の動作モードではオフ状態となり、前記第２の動作モードにおける前記再書き込み期間にオン状態となって前記インバータ回路で極性反転された反転電位を前記第２のスイッチ素子を通じて前記容量素子に書き込む第４のスイッチ素子
を含む画素が配置されてなる液晶表示装置において、
前記画素に対して、前記第４のスイッチ素子による反転電位の書き込み後の一定期間、前記信号線から前記第１のスイッチ素子及び前記第３のスイッチ素子を通じて前記インバータ回路の入力端に電源電位を与える駆動を行う駆動部を備え、
前記インバータ回路は、ＣＭＯＳインバータからなり、
前記第３のスイッチ素子は、ＭＯＳトランジスタからなり、導通状態から非導通状態に遷移するとき、ゲート−ソース間に存在する寄生容量によるカップリングによって前記インバータ回路の入力電位を下げる
構成を採っている。
【００２１】
上記構成の液晶表示装置において、第１の動作モードでは、第３のスイッチ素子及び第４のスイッチ素子がオフ状態にある。従って、第１のスイッチ素子及び第２のスイッチ素子がオン状態になることで、これら第１，第２のスイッチ素子を通じて信号線から、階調を反映した信号電位（アナログ電位または２値電位）が容量素子に書き込まれる。一方、第２の動作モードでは、第１のスイッチ素子がオフ状態になる。この状態において、第２のスイッチ素子及び第３のスイッチ素子がオン状態になる一方、第４のスイッチ素子がオフ状態を維持する。このとき、容量素子の保持電位が第２のスイッチ素子及び第３のスイッチ素子を通じて読み出され、インバータ回路の入力端に与えられる。すると、インバータ回路は容量素子の保持電位の極性を反転する。その後、第３のスイッチ素子がオフ状態となり、第４のスイッチ素子がオン状態になる。そして、第４のスイッチ素子は、インバータ回路の出力電位、即ち、上記保持電位の反転電位を第２のスイッチ素子を通じて容量素子に書き込む（再書き込み動作）。
【００２２】
この第２の動作モードにおける一連の動作、即ち、容量素子から保持電位を読み出す読み出し動作、及び、当該保持電位の極性を反転した反転電位を容量素子に再度書き込む再書き込み動作により、所謂、リフレッシュ動作が実行される。このリフレッシュ動作は、第１のスイッチ素子の作用によって、画素を信号線から切り離した状態で行われる。従って、リフレッシュ動作時に、大きな負荷容量を有する信号線に対する充放電が行われることはない。また、リフレッシュ動作の際に、インバータ回路の作用により、第２の動作モードの繰り返し周期で、容量素子に保持される電位の極性の反転動作が繰り返される。
【００２３】
そして、リフレッシュ動作後の一定期間、具体的には、第４のスイッチ素子による反転電位の書き込み後の一定期間、第１のスイッチ素子及び第３のスイッチ素子がオン状態になる。このとき、信号線の電位は電源電位にあり、第１のスイッチ素子及び第３のスイッチ素子を通じてインバータ回路の入力端に電源電位が与えられる。これにより、インバータ回路の入力電位が電源電位に確定される。ここで、インバータ回路の入力電位が不確定状態となると、インバータ回路に貫通電流が流れ、消費電力の増大を招く。これに対し、インバータ回路の入力電位が電源電位に確定されることで、インバータ回路に貫通電流が流れることはなくなる。
【発明の効果】
【００２４】
本発明によれば、画素内の信号電位を保持する容量素子をＤＲＡＭとして利用し、画素構造の簡略化を図るに当たり、リフレッシュ動作時に大きな負荷容量を有する信号線の充放電が不要であるため、リフレッシュ動作に伴う消費電力を低く抑えることができる。更に、リフレッシュ動作後インバータ回路の入力電位を電源電位に確定することで、インバータ回路に貫通電流が流れないようにすることができるため、消費電力をより低く抑えることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明が適用されるアクティブマトリクス型の液晶表示装置の構成の概略を示すシステム構成図である。
【図２】液晶表示パネル（液晶表示装置）の断面構造の一例を示す断面図である。
【図３】本発明の一実施形態に係る画素の回路構成例を示す回路図である。
【図４】実施例１に係る画素の回路構成を示す回路図である。
【図５】実施例１に係る画素のアナログ表示モードの動作説明に供するタイミング波形図である。
【図６】アナログ表示モードにおいて、階調を反映した信号電位を信号線から書き込む際の画素内の状態を示す回路図である。
【図７】実施例１に係る画素のメモリ表示モードにおけるリフレッシュ動作の動作説明に供するタイミング波形図である。
【図８】ある走査線についてのメモリ表示モードにおける動作の説明に供するタイミング波形図である。
【図９】実施例２に係る画素（３つの副画素）の回路構成を示す回路図である。
【図１０】実施例２に係る３つの副画素のアナログ表示モードの動作説明に供するタイミング波形図である。
【図１１】実施例２に係る３つの副画素のメモリ表示モードにおけるリフレッシュ動作の動作説明に供するタイミング波形図である。
【図１２】ある走査線についてのメモリ表示モードにおける動作の説明に供するタイミング波形図である。
【図１３】変形例として実施例２において、インバータ回路としてラッチ回路を用いた場合の回路図である。
【図１４】本発明が適用されるテレビジョンセットの外観を示す斜視図である。
【図１５】本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図１６】本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図１７】本発明が適用されるビデオカメラの外観を示す斜視図である。
【図１８】本発明が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【図１９】画素内のメモリにＳＲＡＭを用いた従来例に係る液晶表示装置の画素回路の一例を示す回路図である。
【図２０】１つのＳＲＡＭをＲ，Ｇ，Ｂの副画素に対して共通に設けた従来例に係る液晶表示装置の画素回路の一例を示す回路図である。
【発明を実施するための形態】
【００２６】
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本発明が適用される液晶表示装置
１−１．システム構成
１−２．パネル断面構造
２．実施形態に係る液晶表示装置の説明
２−１．実施例１（画素毎にインバータ回路を配置する例）
２−２．実施例２（Ｒ，Ｇ，Ｂの副画素間で１つのインバータ回路を共有する例）
３．変形例
４．適用例（電子機器）
【００２７】
＜１．本発明が適用される液晶表示装置＞
［１−１．システム構成］
図１は、本発明が適用されるアクティブマトリクス型液晶表示装置の構成の概略を示すシステム構成図である。液晶表示装置は、少なくとも一方が透明な２枚の基板（図示せず）が所定の間隔をもって対向して配置され、これら２枚の基板間に液晶が封入されたパネル構造となっている。
【００２８】
本適用例に係る液晶表示装置１０は、液晶容量を含む複数の画素２０と、当該画素２０が行列状に２次元配列されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置された駆動部とを有する構成となっている。当該駆動部は、信号線駆動部４０、制御線駆動部５０及び駆動タイミング発生部６０などからなり、例えば、画素アレイ部３０と同じ基板（液晶表示パネル１１A）上に集積され、画素アレイ部３０の各画素２０を駆動する。
【００２９】
ここで、液晶表示装置１０がカラー表示対応の場合は、１つの画素は複数の副画素（サブピクセル）から構成され、この副画素の各々が画素２０に相当することになる。より具体的には、カラー表示用の液晶表示装置では、１つの画素は、赤色（Ｒ）光の副画素、緑色（Ｇ）光の副画素、青色（Ｂ）光の副画素の３つの副画素から構成される。
【００３０】
但し、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色光の副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光の少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【００３１】
本適用例に係る液晶表示装置１０は、画素２０にメモリを内蔵し、アナログ表示モードによる表示とメモリ表示モードによる表示の両方に対応可能な構成となっている。前にも述べたように、アナログ表示モードとは、画素の階調をアナログ的に表示する表示モードである。また、メモリ表示モードとは、画素内のメモリに記憶されている２値情報（論理“１”／“０”）に基づいて、画素の階調をデジタル的に表示する表示モードである。
【００３２】
メモリ表示モードの場合、メモリに保持されている情報を用いるため、階調を反映した信号電位の書き込み動作をフレーム周期で実行する必要がない。そのため、メモリ表示モードの場合は、階調を反映した信号電位の書き込み動作をフレーム周期で実行する必要があるアナログ表示モードの場合に比べて消費電力が少なくて済む利点がある。
【００３３】
図１において、画素アレイ部３０のｍ行ｎ列の画素配列に対して、列方向に沿って信号線３１1〜３１n（以下、単に「信号線３１」と記述する場合もある）が画素列毎に配線されている。また、行方向に沿って制御線３２1〜３２m（以下、単に「制御線３２」と記述する場合もある）が画素行毎に配線されている。ここで、列方向とは画素列の画素の配列方向（即ち、垂直方向）を言い、行方向とは画素行の画素の配列方向（即ち、水平方向）を言う。
【００３４】
信号線３１1〜３１nの各一端は、信号線駆動部４０の列に対応した各出力端に接続されている。信号線駆動部４０は、任意の階調を反映した信号電位（アナログ表示モードではアナログ電位Ｖsig、メモリ表示モードでは２値電位ＶXCS）を、対応する信号線３１に対して出力するように動作する。また、信号線駆動部４０は、例えばメモリ表示モードの場合でも、画素２０内に保持する信号電位の論理レベルを入れ替える場合、必要な階調を反映した信号電位を対応する信号線３１に対して出力するように動作する。
【００３５】
図１では、制御線３２1〜３２mについて、１本の配線として示しているが、１本に限られるものではない。実際には、制御線３２1〜３２mは複数本の配線からなる。この制御線３２1〜３２mの各一端は、制御線駆動部５０の行に対応した各出力端に接続されている。制御線駆動部５０は、例えばアナログ表示モードの場合、信号線駆動部４０から信号線３１1〜３１nに出力された、階調を反映した信号電位の画素２０に対する書き込み動作の制御を行う。
【００３６】
ここで、本適用例に係る液晶表示装置１０は、画素２０に内蔵するメモリとしてＤＲＡＭを用いる。ＤＲＡＭは、ＳＲＡＭに比べて構造が簡単であることが知られている。しかし、ＤＲＡＭは、データ保持のためにメモリをリフレッシュする必要がある。そこで、制御線駆動部５０は、画素２０内に保持する信号電位のリフレッシュ動作と再書き込み動作のための制御を行う（その詳細については後述する）。
【００３７】
駆動タイミング発生部（ＴＧ；タイミングジェネレータ）６０は、信号線駆動部４０及び制御線駆動部５０に対して、これら駆動部４０，５０を駆動するための各種の駆動パルス（タイミング信号）を供給する。
【００３８】
［１−２．パネル断面構造］
図２は、液晶表示パネル（液晶表示装置）の断面構造の一例を示す断面図である。図２に示すように、液晶表示パネル１０Aは、所定の間隔をもって対向して設けられた２枚のガラス基板１１，１２と、これらガラス基板１１，１２間に封入された液晶層１３とを有する構成となっている。
【００３９】
一方のガラス基板１１の外側表面には偏光板１４が設けられ、内側表面には配向膜１５が設けられている。他方のガラス基板１２についても同様に、外側表面には偏光板１６が設けられ、内側表面には配向膜１７が設けられている。配向膜１５，１７は、液晶層１３の液晶分子群を一定方向に配列させるための膜である。この配向膜１５，１７としは、一般的に、ポリイミド膜が使用される。
【００４０】
また、他方のガラス基板１２には、画素電極１８及び対向電極１９が透明導電膜によって形成されている。本構造例の場合、画素電極１８は、櫛歯状に加工された例えば５本の電極枝１８Aを有し、これら電極枝１８Aの両端を連結部（図示せず）で連結した構造となっている。一方、対向電極１９は、電極枝１８Aよりも下側（ガラス基板１２側）に画素アレイ部３０の領域の全体を覆うように形成されている。
【００４１】
この櫛歯状の画素電極１８及び対向電極１９による電極構造により、電極枝１８Aと対向電極１９との間には、図２に破線で示すように、放射線状の電界が発生する。これにより、画素電極１８の上面側の領域に対しても、電界の影響を与えることができる。このため、画素アレイ部３０の領域全体に亘って、液晶層１３の液晶分子群を所望の配向方向に向けることができる。
【００４２】
＜２．実施形態に係る液晶表示装置の説明＞
上記構成のアクティブマトリックス型液晶表示装置１０において、本実施形態では、メモリを内蔵し、アナログ表示モードによる表示とメモリ表示モードによる表示の両方に対応可能な画素２０の具体的な構成を特徴としている。図３に、本実施形態に係る画素２０の回路構成例を示す。
【００４３】
図３に示すように、本実施形態に係る画素２０は、液晶容量２１、容量素子２２、インバータ回路２３、及び、第１〜第４のスイッチ素子２４〜２７を有し、容量素子２２をＤＲＡＭとして利用する構成となっている。一般的に、ＤＲＡＭはＳＲＡＭに比べて構造が簡単であることが知られている。従って、内蔵するメモリとしてＤＲＡＭを用いることにより、画素構造の簡略化を図ることができるため、画素２０の微細化を図る上でＳＲＡＭを用いる場合よりも有利となる。
【００４４】
液晶容量２１は、画素電極（図２の画素電極１８に相当）と当該画素電極に対向して形成される対向電極（図２の対向電極１９に相当）との間で画素単位で発生する容量を意味する。液晶容量２１の対向電極には、コモン電位ＶCOMが全画素共通に与えられる。液晶容量２１の画素電極は、容量素子２２の一方の電極と電気的に共通に接続されている。
【００４５】
容量素子２２は、信号線３１（３１1〜３１n）から後述する書き込み動作によって書き込まれる、階調を反映した信号電位（アナログ電位Ｖsigまたは２値電位ＶXCS）を保持する。以降、容量素子２２を保持容量２２と記述することとする。保持容量２２の他方の電極には、当該保持容量２２が保持する信号電位の基準となる電位（以下、「ＣＳ電位」と記述する）ＶCSが与えられる。ＣＳ電位ＶCSは、コモン電位ＶCOMとほぼ同電位に設定される。保持容量２２は、メモリ表示モードではＤＲＡＭとして用いられる。
【００４６】
第１のスイッチ素子２４は、一端が信号線３１に接続され、当該信号線３１を介して与えられる、階調を反映した信号電位（Ｖsig／ＶXCS）を保持容量２２に書き込む第１の動作モードでオン（閉）状態となる。すなわち、第１のスイッチ素子２４は、第１の動作モードでオン状態となることによって信号電位（Ｖsig／ＶXCS）を画素２０内に書き込む（取り込む）。
【００４７】
第１のスイッチ素子２４は、保持容量２２に保持されている電位（以下、「保持電位」と記述する）を読み出した後、当該保持電位の極性をインバータ回路２３で反転し、その反転電位を保持容量２２に再度書き込む第２の動作モードではオフ（開）状態になる。第１のスイッチ素子２４のオン／オフ制御は、制御信号ＧＡＴＥ1によって行われる。
【００４８】
第２のスイッチ素子２５は、一端が第１のスイッチ素子２４の他端に接続され、他端が保持容量２２の一方の電極及び液晶容量２１の画素電極に接続されている。そして、第２のスイッチ素子２５は、第１の動作モード、第２の動作モードにおける保持容量２２からの保持電位の読み出し期間、及び、保持容量２２への反転電位の再書き込み期間にオン（閉）状態となり、それ以外の期間ではオフ（開）状態になる。第２のスイッチ素子２５のオン／オフ制御は、制御信号ＧＡＴＥ2によって行われる。
【００４９】
第３のスイッチ素子２６は、一端が第１のスイッチ素子２４の他端（第２のスイッチ素子２５の一端）に接続され、第１の動作モードではオフ（開）状態となる。また、第３のスイッチ素子２６は、第２の動作モードにおける読み出し期間にオン（閉）状態となることで、保持容量２２から保持電位を第２のスイッチ素子２５を通じて読み出し、インバータ回路２３の入力端に与える。第３のスイッチ素子２６のオン／オフ制御は、制御信号ＳＲ1によって行われる。
【００５０】
インバータ回路２３は、入力端が第３のスイッチ素子２６の他端に接続され、第２の動作モードにおける読み出し期間に第２，第３のスイッチ素子２５，２６を通じて保持容量２２から読み出された保持電位の極性を反転する、即ち、論理を反転する。
【００５１】
第４のスイッチ素子２７は、一端が第１のスイッチ素子２４の他端（第２のスイッチ素子２５の一端）に接続され、他端がインバータ回路２３の出力端に接続され、第１の動作モードではオフ（開）状態となる。また、第４のスイッチ素子２７は、第２の動作モードにおける再書き込み期間にオン（閉）状態となってインバータ回路２３で極性反転された反転電位を第２のスイッチ素子２５を通じて保持容量２２に書き込む（再書き込み）。第４のスイッチ素子２７のオン／オフ制御は、制御信号ＳＲ2によって行われる。
【００５２】
スイッチ素子２４〜２７のオン／オフ制御を行うための制御信号ＧＡＴＥ1、制御信号ＧＡＴＥ2、制御信号ＳＲ1、及び、制御信号ＳＲ2は、図１の駆動タイミング発生部６０によるタイミング制御の下に、制御線駆動部５０から与えられる。
【００５３】
上記構成の本実施形態に係る液晶表示装置１０において、第１の動作モードでは、第３のスイッチ素子２６及び第４のスイッチ素子２７がオフ状態にある。従って、第１のスイッチ素子２４及び第２のスイッチ素子２５がオン状態になることで、これら第１，第２のスイッチ素子２４，２５を通じて信号線３１から、階調を反映した信号電位（アナログ電位Ｖsigまたは２値電位ＶXCS）が保持容量２２に書き込まれる。すなわち、第１の動作モードは、階調を反映した信号電位（Ｖsig／ＶXCS）を信号線３１から保持容量２２に書き込む動作モードである。
【００５４】
一方、第２の動作モードでは、第１のスイッチ素子２４がオフ状態になる。この状態において、第２のスイッチ素子２５及び第３のスイッチ素子２６がオン状態になる一方、第４のスイッチ素子２７がオフ状態を維持する。このとき、保持容量２２の保持電位が第２のスイッチ素子２５及び第３のスイッチ素子２６を通じて読み出され、インバータ回路２３の入力端に与えられる。
【００５５】
インバータ回路２３は、保持容量２２の保持電位の極性を反転し、その反転電位を出力する。その後、第３のスイッチ素子２６がオフ状態となり、第４のスイッチ素子２７がオン状態になる。そして、第４のスイッチ素子２７は、インバータ回路２３の反転電位を第２のスイッチ素子２５を通じて保持容量２２に書き込む（再書き込み動作）。すなわち、第２の動作モードは、保持容量２２の保持電位を読み出し、インバータ回路２３で極性反転（論理反転）して保持容量２２に再度書き込む動作モードである。
【００５６】
この第２の動作モードにおける一連の動作、即ち、保持容量２２から保持電位を読み出す読み出し動作、及び、当該保持電位の極性を反転した反転電位を保持容量２２に再度書き込む再書き込み動作により、所謂、リフレッシュ動作が実行される。このリフレッシュ動作は、第１のスイッチ素子２４の作用によって、画素２０を信号線３１から切り離した状態で行われる。従って、リフレッシュ動作時に、大きな負荷容量を有する信号線３１に対する充放電が行われることはない。
【００５７】
すなわち、上記の画素構成によれば、リフレッシュ動作時に大きな負荷容量を有する信号線３１の充放電が不要であるため、リフレッシュ動作に伴う消費電力を低く抑えることができる。また、リフレッシュ動作の際に、インバータ回路２３の作用により、第２の動作モードの繰り返し周期（例えば、１フレーム周期）で、保持容量２２に保持される電位の極性の反転動作が繰り返される。その結果、１フレーム周期で液晶に対する印加電圧の極性が反転駆動される液晶表示装置において、メモリ表示モードでは、画素電極と対向電極との間の電位関係を適切な状態に維持し続けることができる。
【００５８】
上述したように、階調を反映した信号電位（Ｖsig／ＶXCS）を保持する保持容量２２をＤＲＡＭとして利用し、アナログ表示モードによる表示とメモリ表示モードによる表示の両方に対応可能な液晶表示装置１０において、本実施形態では次の構成を採ることを主な特徴としている。
【００５９】
具体的には、画素２０に対して、第４のスイッチ素子２７による反転電位の書き込み後の一定期間、信号線３１から第１のスイッチ素子２４及び第３のスイッチ素子２６を通じてインバータ回路２３の入力端に電源電位を与える駆動を行う構成を採る。このときの駆動は、第１，第３のスイッチ素子２４，２６のオン／オフ制御を行うための制御信号ＧＡＴＥ1及び制御信号ＳＲ1を発生する制御線駆動部５０によって行われる。すなわち、制御線駆動部５０は、上記の駆動を行う駆動部となる。
【００６０】
また、信号線３１から電源電位を与えるに当たって、図１の信号線駆動部４０は、階調を反映した信号電位（アナログ電位Ｖsig／２値電位ＶXCS）の他に、当該電源電位を信号線３１に対して適宜出力するように動作する。
【００６１】
ここで言う「電源電位」とは、基本的に、正側の電源電位ＶDDや負側の電源電位ＶSSである。負側の電源電位ＶSSには、当然のことながら、接地（グランド）電位も含まれる。また、「電源電位」の概念には、電源電位ＶDDや電源電位ＶSS（接地電位）と厳密に一致する場合の他、インバータ回路の入力として与えることで以下に記述する貫通電流が流れないような電位であればよい。そして、種々の要因に起因する、例えば±０．３Ｖ程度の若干のばらつきの存在も勿論含まれるものとする。
【００６２】
更に、液晶容量２１の対向電極に印加されるコモン電位ＶCOMや、保持容量２２の他方の電極に印加されるＣＳ電位ＶCSは、一般的に、電源電位ＶDDに設定される。従って、コモン電位ＶCOMやＣＳ電位ＶCS、更には、それらの反転電位ＸＶCOM，ＸＶCSも、「電源電位」の概念に含まれるものとする。
【００６３】
ところで、インバータ回路２３の反転動作後は、第３のスイッチ素子２６がオフ状態にあり、インバータ回路２３の入力端がフローティング状態にあるために、インバータ回路２３の入力電位が不確定な状態となる。そして、インバータ回路２３の入力電位が不確定状態にあると、当該入力電位がインバータ回路２３の入力段の閾値を越える場合が生じ、その結果、インバータ回路２３に貫通電流が流れるため消費電力の増大を招く。
【００６４】
これに対して、第４のスイッチ素子２７による反転電位の書き込み後の一定期間、信号線３１から第１，第３のスイッチ素子２４，２６を通じてインバータ回路２３の入力端に電源電位を与えることで、当該インバータ回路２３の入力電位が電源電位に確定される。これにより、入力電位がインバータ回路２３の入力段の閾値を超えるような状態になることはなくなる。その結果、インバータ回路２３に貫通電流が流れることはなくなるため、消費電力をより低く抑えることができる。
【００６５】
ここで、インバータ回路２３の入力段が例えばＰｃｈＭＯＳトランジスタからなる場合は、電源電位として、正側の電源電位ＶDD、コモン電位ＶCOM、あるいは、ＣＳ電位ＶCSをインバータ回路２３の入力端に与えるようにすればよい。また、インバータ回路２３の入力段が例えばＮｃｈＭＯＳトランジスタからなる場合は、電源電位として、負側の電源電位ＶSS、コモン電位ＶCOMの反転電位ＸＶCOM、あるいは、ＣＳ電位ＶCSの反転電位ＸＶCSをインバータ回路２３の入力端に与えるようにすればよい。いずれの場合にも、入力段のＭＯＳトランジスタを確実に非導通状態にすることができるために、インバータ回路２３に貫通電流が流れないようにすることができる。
【００６６】
また、インバータ回路２３の入力段が例えばＣＭＯＳインバータからなる場合は、電源電位として、正側の電源電位ＶDD，ＶCOM，ＶCSを与えるようにしてもよいし、負側の電源電位ＶSS，ＸＶCOM，ＸＶCSを与えるようにしてもよい。正側の電源電位ＶDD，ＶCOM，ＶCSを与えることで、ＣＭＯＳインバータのＰｃｈＭＯＳトランジスタが確実に非導通状態になり、負側の電源電位ＶSS，ＸＶCOM，ＸＶCSを与えることで、ＣＭＯＳインバータのＮｃｈＭＯＳトランジスタが確実に非導通状態になる。すなわち、正側、負側のいずれの電源電位を与えるようにしても、インバータ回路２３に貫通電流が流れないようにすることができる。
【００６７】
また、インバータ回路２３の入力段が例えばＣＭＯＳインバータからなる場合には、必ずしも電源電位を与えなくても、ＣＭＯＳインバータを構成する一方のトランジスタを確実に非導通状態にする電位を与えるようにすることで、所期の目的を達成できる。すなわち、インバータ回路２３の正側の電源電位をＶDD、ＰｃｈＭＯＳトランジスタの閾値電圧をＶthpとするとき、（ＶDD−Ｖthp）以上の電位を与えることで、ＰｃｈＭＯＳトランジスタを確実に非導通状態にできる。または、負側の電源電位をＶSSとし、ＮｃｈＭＯＳトランジスタの閾値電圧をＶthnとするとき、（ＶSS＋Ｖthn）以下の電位を与えることで、ＮｃｈＭＯＳトランジスタを確実に非導通状態にできる。従って、インバータ回路２３の入力電位を、（ＶDD−Ｖthp）以上の電位、または、（ＶSS＋Ｖthn）以下の電位に確定することで、インバータ回路２３に貫通電流が流れないようにすることができる。
【００６８】
尚、インバータ回路２３については、画素２０毎に１対１の対応関係をもって設ける構成を採ることも可能であるし、１つのインバータ回路２３を複数の画素２０に対して共通に設ける（共有する）構成を採ることも可能である。以下に、保持容量２２をＤＲＡＭとして利用する画素２０の具体的な実施例について説明する。
【００６９】
［２−１．実施例１］
図４は、実施例１に係る画素の回路構成を示す回路図であり、図中、図３と同等部位には同一符号を付して示している。本実施例１に係る画素２０は、インバータ回路２３を画素毎に１対１の対応関係をもって設ける回路構成例となっている。
【００７０】
（回路構成）
本実施例１に係る画素２０においては、第１〜第４のスイッチ素子２４〜２７として、例えば薄膜トランジスタを用いている。以下、第１〜第４のスイッチ素子２４〜２７を、第１〜第４のスイッチングトランジスタ２４〜２７と記述することとする。ここでは、第１〜第４のスイッチングトランジスタ２４〜２７としてＮｃｈＭＯＳトランジスタを用いているが、ＰｃｈＭＯＳトランジスタを用いることも可能である。
【００７１】
第１〜第４のスイッチングトランジスタ２４〜２７は、各ゲート電極に与えられる制御信号ＧＡＴＥ1、制御信号ＧＡＴＥ2、制御信号ＳＲ1、及び、制御信号ＳＲ2によって導通／非導通の制御が行われる。これら制御信号ＧＡＴＥ1、制御信号ＧＡＴＥ2、制御信号ＳＲ1、及び、制御信号ＳＲ2は、図１の駆動タイミング発生部６０によるタイミング制御の下に、制御線駆動部５０から与えられる。
【００７２】
第１のスイッチングトランジスタ２４は、一方の主電極（ドレイン電極／ソース電極）が信号線３１に接続されている。そして、第１のスイッチングトランジスタ２４は、制御信号ＧＡＴＥ1による制御の下に、階調を反映した信号電位（Ｖsig／ＶXCS）を信号線３１から画素２０内に書き込む（取り込む）ときに導通状態となる。
【００７３】
第２のスイッチングトランジスタ２５は、一方の主電極が液晶容量２１の画素電極及び保持容量２２の一方の電極に共通に接続され、他方の主電極が第１のスイッチングトランジスタ２４の他方の主電極に接続されている。そして、第２のスイッチングトランジスタ２５は、制御信号ＧＡＴＥ2による制御の下に、階調を反映した信号電位（Ｖsig／ＶXCS）を信号線３１から保持容量２２に書き込むときに導通状態となる。
【００７４】
第３のスイッチングトランジスタ２６は、一方の主電極が第１のスイッチングトランジスタ２４の他方の主電極（第２のスイッチングトランジスタ２５の他方の主電極）に接続され、他方の主電極がインバータ回路２３の入力端に接続されている。そして、第３のスイッチングトランジスタ２６は、制御信号ＳＲ1による制御の下に、信号線３１から階調を反映した信号電位（Ｖsig／ＶXCS）を画素２０内に書き込むときに非導通状態となる。
【００７５】
第３のスイッチングトランジスタ２６は更に、制御信号ＳＲ1による制御の下に、メモリ表示モードにおけるリフレッシュ動作の実行時に、各フレームの終了直前の一定期間において導通状態となる。因みに、第３のスイッチングトランジスタ２６が導通状態にあるときに、ＤＲＡＭとして機能する保持容量２２の保持電位が、第２のスイッチングトランジスタ２５及び第３のスイッチングトランジスタ２６を通してインバータ回路２３の入力端に読み出される。
【００７６】
第４のスイッチングトランジスタ２７は、一方の主電極が第１のスイッチングトランジスタ２４の他方の主電極（第２のスイッチングトランジスタ２５の他方の主電極）に接続され、他方の主電極がインバータ回路２３の出力端に接続されている。そして、第４のスイッチングトランジスタ２７は、制御信号ＳＲ2による制御の下に、階調を反映した信号電位（Ｖsig／ＶXCS）を信号線３１から画素２０内に書き込むときに非導通状態となる。
【００７７】
第４のスイッチングトランジスタ２７は更に、制御信号ＳＲ2による制御の下に、メモリ表示モードにおけるリフレッシュ動作の実行時に、各フレームの開始直後の一定期間において導通状態となる。因みに、第４のスイッチングトランジスタ２７が導通状態にあるときに、インバータ回路２３で極性が反転（論理が反転）された、階調を反映した信号電位が、第４のスイッチングトランジスタ２７及び第２のスイッチングトランジスタ２５を通して保持容量２２に書き込まれる。
【００７８】
インバータ回路２３は、例えば、ＣＭＯＳインバータによって構成されている。具体的には、インバータ回路２３は、電源電位ＶDDの電源ラインと電源電位ＶSSの電源ラインとの間に直列に接続されたＰｃｈＭＯＳトランジスタ２３１及びＮｃｈＭＯＳトランジスタ２３２によって構成されている。
【００７９】
ＰｃｈＭＯＳトランジスタ２３１及びＮｃｈＭＯＳトランジスタ２３２の各ゲート電極は共通に接続されてインバータ回路２３の入力端となっている。この入力端は、第３のスイッチングトランジスタ２６の他方の主電極に接続されている。また、ＰｃｈＭＯＳトランジスタ２３１及びＮｃｈＭＯＳトランジスタ２３２の各ドレイン電極は共通に接続されてインバータ回路２３の出力端となっている。この出力端は、第４のスイッチングトランジスタ２７の他方の主電極に接続されている。
【００８０】
（回路動作）
続いて、上記構成の実施例１に係る画素２０の回路動作について、表示モード別に説明する。
【００８１】
（１）アナログ表示モード
図５は、実施例１に係る画素２０のアナログ表示モードの動作説明に供するタイミング波形図である。図５には、（Ａ）信号線３１の電位（即ち、階調を反映した信号電位）、（Ｂ）制御信号ＧＡＴＥ1／ＧＡＴＥ2、及び、（Ｃ）制御信号ＳＲ1／ＳＲ2の各波形を示している。
【００８２】
本例の場合、液晶容量２１の画素電極と対向電極との間に印加される電圧の極性が１水平期間（１Ｈ／１ライン）の周期で反転駆動される、即ち、ライン反転駆動される。周知の通り、液晶表示装置では、液晶に同極性の直流電圧が印加され続けることによって液晶の比抵抗（物質固有の抵抗値）等が劣化するのを防ぐために、コモン電位ＶCOMを中心にある周期にて液晶に対する印加電圧の極性を反転する交流駆動が行われる。
【００８３】
この交流駆動として、本例ではライン反転駆動が行われる。このライン反転駆動を実現するために、信号線３１の電位である、階調を反映した信号電位の極性は、図５（Ａ）に示すように、１Ｈ周期で反転する。図５（Ａ）の波形において、Ｈｉｇｈ側電位はＶDD1であり、Ｌｏｗ側電位はＶSS1である。また、図５（Ａ）には、最大振幅ＶDD1−ＶSS1の場合の例を示している。実際には、信号線３１の電位は、階調に応じてＶDD1−ＶSS1の範囲内のいずれかの電位レベルをとる。
【００８４】
制御信号ＧＡＴＥ1／ＧＡＴＥ2の波形を示す図５（Ｂ）において、Ｈｉｇｈ側電位はＶDD2であり、Ｌｏｗ側電位はＶSS2である。制御信号ＧＡＴＥ1／ＧＡＴＥ2は、信号線３１から保持容量２２に対して、階調を反映した信号電位を書き込む書き込み期間においてＨｉｇｈ側電位ＶDD2になる。
【００８５】
制御信号ＳＲ1／ＳＲ2の波形を示す図５（Ｃ）においても、Ｈｉｇｈ側電位はＶDD2であり、Ｌｏｗ側電位はＶSS2である。制御信号ＳＲ1／ＳＲ2は、アナログ表示モードでは常にＬｏｗ側電位はＶSS2の状態にある。
【００８６】
図６に、アナログ表示モードにおいて、階調を反映した信号電位を信号線３１から書き込む際の画素２０内の状態を示す。図６では、理解を容易にするために、第１〜第４のスイッチングトランジスタ２４〜２７をスイッチのシンボルを用いて表している。
【００８７】
階調を反映した信号電位の書き込み期間では、第１，第２のスイッチングトランジスタ２４，２５が共に導通状態（スイッチ閉状態）となる。一方、第３，第４のスイッチングトランジスタ２６，２７は共に全期間に亘って非導通状態（スイッチ開状態）となって、液晶容量２１の画素電極や保持容量２２側とインバータ回路２３側とを電気的に完全に分離する。これにより、図６に一点鎖線の矢印で示すように、階調を反映した信号電位が、第１のスイッチングトランジスタ２４及び第２のスイッチングトランジスタ２５を通して保持容量２２に書き込まれる。
【００８８】
（２）メモリ表示モード
メモリ表示モードでは、階調を反映した信号電位を信号線３１から保持容量２２に書き込む書き込み動作と、保持容量２２の保持電位をリフレッシュするリフレッシュ動作とが行われる。このうち、書き込み動作は、表示内容を変更する場合等に実行される動作である。なお、信号線３１から階調を反映した信号電位を保持容量２２に書き込む動作については、アナログ表示モードの場合と同じであるので、ここではその説明については省略する。
【００８９】
図７は、実施例１に係る画素２０のメモリ表示モードにおけるリフレッシュ動作の動作説明に供するタイミング波形図であり、１フレーム（１Ｆ）単位での駆動動作の関係を示している。図７には、（Ａ）制御信号ＧＡＴＥ2、（Ｂ）制御信号ＳＲ1／ＳＲ2、（Ｃ）ＣＳ電位ＶCS、及び、（Ｄ）保持容量２２に書き込む信号電位ＰＩＸの各波形を示している。
【００９０】
図７のタイミング波形図から明らかなように、制御信号ＧＡＴＥ2及び制御信号ＳＲ1／ＳＲ2は、１フレーム周期でＨｉｇｈ側電位がパルス状に発生する。ＣＳ電位ＶCSは、１フレーム周期で交互にＨｉｇｈ側電位とＬｏｗ側電位になる。保持容量２２に書き込む信号電位ＰＩＸは、交流駆動を実現するために１フレーム周期で極性が反転する。
【００９１】
尚、メモリ表示モードでは、制御信号ＧＡＴＥ1は常にＬｏｗ側電位の状態にある。これにより、第1のスイッチングトランジスタ２４は非導通状態（スイッチ開状態）となって画素２０を信号線３１から電気的に切り離す。
【００９２】
次に、１フレーム内での動作の詳細について説明する。図８は、ある走査線についてのメモリ表示モードにおける動作の説明に供するタイミング波形図である。図８には、図７のフレームの境界部分における、（Ａ）信号線３１の電位、（Ｂ）制御信号ＧＡＴＥ1、（Ｃ）制御信号ＧＡＴＥ2、（Ｄ）制御信号ＳＲ1、及び、（Ｅ）制御信号ＳＲ2の各波形を拡大した状態で表している。
【００９３】
図８には更に、保持容量２２に保持されている電位（保持電位）ＰＩＸ、インバータ回路２３の入力電位ＩＮＶin、及び、出力電位ＩＮＶoutの各波形についても拡大した状態で表している。尚、図８では、現フレームをフレームＮで表し、次フレームをフレームＮ＋１で表している。また、本例では、制御信号ＧＡＴＥ1、制御信号ＧＡＴＥ2、制御信号ＳＲ1、及び、制御信号ＳＲ2のパルス幅については、例えば１Ｈを単位としている。
【００９４】
第２のスイッチングトランジスタ２５の導通／非導通の制御を行う制御信号ＧＡＴＥ2は、現フレームＮの終了直前（本例では、２Ｈ前）から次フレームＮ＋１の開始直後（本例では、２Ｈ後）までの一定期間（本例では、４Ｈ期間）Ｈｉｇｈ側電位ＶDD2となる。第３のスイッチングトランジスタ２６の導通／非導通の制御を行う制御信号ＳＲ1は、各フレームの終了直前（本例では、２Ｈ前）に一定期間（本例では、１Ｈ期間）だけＨｉｇｈ側電位ＶDD2となる。第４のスイッチングトランジスタ２７の導通／非導通の制御を行う制御信号ＳＲ2は、各フレームの開始直後（本例では、１Ｈ後）に一定期間（本例では、２Ｈ期間）だけＨｉｇｈ側電位ＶDD2となる。
【００９５】
制御信号ＧＡＴＥ2がＨｉｇｈ側電位ＶDD2となることによって第２のスイッチングトランジスタ２５が導通状態になるフレームの境界部分において、先ず、制御信号ＳＲ1がＨｉｇｈ側電位ＶDD2となることによって第３のスイッチングトランジスタ２６が導通状態になる。これにより、保持容量２２の保持電位ＰＩＸが第２，第３のスイッチングトランジスタ２５，２６を通して読み出され、インバータ回路２３にその入力電位ＩＮＶinとして与えられる。
【００９６】
インバータ回路２３は、保持容量２２から読み出された保持電位ＰＩＸの極性（論理）を反転する。このインバータ回路２３の作用により、Ｈｉｇｈ側電位ＶDD1の入力電位ＩＮＶinが、Ｌｏｗ側電位ＶSS1の出力電位ＩＮＶoutに極性反転される。入出力電位ＩＮＶin，ＩＮＶoutにおいて、Ｈｉｇｈ側電位ＶDD1は図４の正側の電源電位ＶDDに相当し、Ｌｏｗ側電位ＶSS1は負側の電源電位ＶSSに相当する。
【００９７】
ここで、第３のスイッチングトランジスタ２６のゲート−ソース間には寄生容量が存在する。従って、制御信号ＳＲ1がＨｉｇｈ側電位ＶDD2からＬｏｗ側電位ＶSS2に遷移するタイミングでは、当該寄生容量によるカップリングにより、インバータ回路２３の入力電位ＩＮＶinはＨｉｇｈ側電位ＶDD1から電位ΔＶだけ降下（低下）する。
【００９８】
次フレームＮ＋１に入り、制御信号ＳＲ2がＨｉｇｈ側電位ＶDD2となることによって第４のスイッチングトランジスタ２７が導通状態になる。これにより、インバータ回路２３で極性反転（論理反転）された信号電位、即ち、インバータ回路２３の出力電位ＩＮＶoutが、第４，第２のスイッチングトランジスタ２７，２５を通して保持容量２２に書き込まれる。その結果、保持容量２２の保持電位ＰＩＸの極性が反転する。この一連の動作により、保持容量２２の保持電位ＰＩＸの極性反転動作及びリフレッシュ動作が実行される。
【００９９】
そして、リフレッシュ動作では、大きな負荷容量を有する信号線３１の充放電は行われない。換言すれば、インバータ回路２３及び第１〜第４のスイッチングトランジスタ２４〜２７の作用により、大きな負荷容量を有する信号線３１に対する充放電を行わずに、保持容量２２の保持電位ＰＩＸのリフレッシュ動作を行うことができる。
【０１００】
上述した、保持容量２２の保持電位ＰＩＸの極性反転動作及びリフレッシュ動作が、メモリ表示モードの間、１フレーム周期で繰り返して実行される。
【０１０１】
以上説明した実施例１に係る画素２０によれば、アナログ表示モードにもメモリ表示モードにも対応可能な液晶表示装置を実現できる。しかも、メモリ表示モードにおいて、保持容量２２をＤＲＡＭとして利用しているために、メモリとしてＳＲＡＭを用いる場合に比べて画素構造の簡略化を図ることができる。従って、メモリとしてＳＲＡＭを用いる場合に比べて画素２０の微細化を図る上で有利となる。
【０１０２】
また、メモリ表示モードにおいては、画素２０と信号線３１とを基本的に電気的に接続する必要がない。すなわち、大きな負荷容量を有する信号線３１を充放電しなくても、ＤＲＡＭとして動作させる保持容量２２の保持電位をリフレッシュできる。従って、メモリ表示モードにおける消費電力を更に少なく抑えることができる。
【０１０３】
ところで、インバータ回路２３の極性反転動作後は、第３のスイッチングトランジスタ２６が非導通状態にあるために、インバータ回路２３の入力端がフローティング状態にある。このフローティング状態においては、容量カップリングによってＶDD1（＝ＶDD）−ΔＶの電位に低下していたインバータ回路２３の入力電位ＩＮＶinが不確定な状態となり、リーク電流等によって低下する場合がある。
【０１０４】
そして、入力電位ＩＮＶinがインバータ回路２３を構成するＰｃｈＭＯＳトランジスタ２３１の閾値電圧Ｖthpを超えると、即ち、ＶDD1（＝ＶDD）−Ｖthpよりも低くなると、ＰｃｈＭＯＳトランジスタ２３１が導通状態になる。このとき、ＮｃｈＭＯＳトランジスタ２３２が導通状態にあることから、インバータ回路２３にはＭＯＳトランジスタ２３１，２３２を通して貫通電流が流れる。インバータ回路２３に貫通電流が流れると、画素２０個々の消費電力、ひいては、液晶表示装置１０全体の消費電力の増大を招く。
【０１０５】
そこで、本実施例１に係る画素２０においては、インバータ回路２３に貫通電流が流れないようにするために、第４のスイッチ素子２７による反転電位の書き込み後一定期間インバータ回路２３の入力電位ＩＮＶinを電源電位に確定する。具体的には、図８に示すように、制御信号ＳＲ2のＨｉｇｈ側電位ＶDD2からＬｏｗ側電位ＶSS2への遷移タイミングから一定期間（本例では、１Ｈ）経過後に、一定期間（本例では、１Ｈ）だけ制御信号ＧＡＴＥ1，ＳＲ1をＬｏｗ側電位ＶSS2からＨｉｇｈ側電位ＶDD2に遷移させる。
【０１０６】
このとき、図１に示す信号線駆動部４０からは信号線３１に対して、階調を反映した信号電位に代えて電源電位、例えば、Ｌｏｗ側電位ＶSS1に相当する接地（ＧＮＤ）電位が出力されているものとする。そして、制御信号ＧＡＴＥ1，ＳＲ1に応答して第１，第３のスイッチングトランジスタ２４，２６が導通状態になることで、これらスイッチングトランジスタ２４，２６を通して信号線３１から接地（ＧＮＤ）電位がインバータ回路２３の入力端に書き込まれる。
【０１０７】
これにより、極性反転動作後のインバータ回路２３の入力電位ＩＮＶinが電源電位、具体的には、接地（ＧＮＤ）電位に確定された状態となる。入力電位ＩＮＶinが接地電位に確定された状態では、ＰｃｈＭＯＳトランジスタ２３１が導通状態にあっても、ＮｃｈＭＯＳトランジスタ２３２が確実に非導通状態になるため、インバータ回路２３に貫通電流が流れることはない。これにより、画素２０個々の消費電力、ひいては、液晶表示装置１０全体の消費電力を低く抑えることができる。
【０１０８】
特に、インバータ回路２３の入力電位ＩＮＶinを確定する電源電位として負側（Ｌｏｗ側）の電源電位ＶSS1、本例では接地（ＧＮＤ）電位を用いることで、特有の作用効果を得ることができる。すなわち、制御信号ＳＲ1がＨｉｇｈ側電位ＶDD2からＬｏｗ側電位ＶSS2に遷移するタイミングでは、第３のスイッチングトランジスタ２６のゲート−ソース間に存在する寄生容量によるカップリングによりインバータ回路２３の入力電位ＩＮＶinは、接地電位から更に電位ΔＶだけ降下する。
【０１０９】
これにより、ＮｃｈＭＯＳトランジスタ２３２をより確実に非導通状態にすることができるため、インバータ回路２３に対する貫通電流の阻止をより確実に行えることになる。特に、次フレームの確定動作までの１フレーム期間に、リーク電流が多少流れることで入力電位ＩＮＶinが上昇したとしても、接地電位−ΔＶからの上昇となるため、接地電位からの上昇の場合に比べて、ＮｃｈＭＯＳトランジスタ２３２非導通状態を維持することができる。
【０１１０】
尚、インバータ回路２３の入力電位ＩＮＶinを確定する電源電位として負側の電源電位ＶSS1に代えて正側の電源電位ＶDD1を、信号線３１からインバータ回路２３の入力端に書き込むようにしてもよい。インバータ回路２３の入力電位ＩＮＶinを正側の電源電位ＶDD1に確定することで、ＮｃｈＭＯＳトランジスタ２３２が導通状態にあっても、ＰｃｈＭＯＳトランジスタ２３１を確実に非導通状態にすることができるため、インバータ回路２３に貫通電流が流れることはない。
【０１１１】
ところで、本実施例１に係る画素２０では、保持容量２２をＤＲＡＭとして利用する構成を採ることで、信号線３１から保持容量２２に至る書き込み経路を、第１，第２のスイッチングトランジスタ２４，２５からなるダブルトランジスタ構造となっている。このダブルトランジスタ構造によれば、一方のスイッチングトランジスタ２４／２５に規定値を超えるリーク電流が流れたとしても、他方のスイッチングトランジスタ２５／２４で当該規定値を超えるリーク電流が流れるのを阻止することができる。従って、リーク電流を規定値内に抑えた液晶表示パネル１０Aを得ることができる。
【０１１２】
一方で、インバータ回路２３の入力電位ＩＮＶinを電源電位に確定するには、一般的には、第１のスイッチングトランジスタ２４を常時導通状態にして、信号線３１から電源電位をインバータ回路２３の入力端に与える手法が考えられる。しかしながら、保持容量２２をＤＲＡＭとして利用する画素２０であって、ダブルトランジスタ構造を採る場合は、第１のスイッチングトランジスタ２４を常時導通状態にすることは、上述したリーク電流の観点からは好ましくない。従って、ダブルトランジスタ構造を採る本実施例１に係る画素２０にあっては、上述したように、１フレーム期間における一定期間だけ第１のスイッチングトランジスタ２４を導通状態にして、信号線３１から電源電位をインバータ回路２３の入力端に与える手法が有効となる。
【０１１３】
［２−２．実施例２］
図９は、実施例２に係る画素の回路構成を示す回路図であり、図中、図４と同等部位には同一符号を付して示している。本実施例２に係る画素２０は、カラー表示対応の画素であり、例えば、Ｒ，Ｇ，Ｂの３つの副画素２０R，２０G，２０Bにより１つの画素を構成している。そして、１つのインバータ回路２３を３つの副画素２０R，２０G，２０Bで共有する構成を採っている。
【０１１４】
（回路構成）
本実施例２に係る副画素２０R，２０G，２０Bでも、実施例1に係る画素２０の場合と同様に、第１〜第４のスイッチ素子である第１〜第４のスイッチングトランジスタ２４〜２７として、例えば薄膜トランジスタを用いている。
【０１１５】
赤色（Ｒ）に対応する副画素２０Rは、液晶容量２１R及び保持容量２２Rに加えて、第２のスイッチングトランジスタ２５Rを有している。第２のスイッチングトランジスタ２５Rは、一方の主電極が液晶容量２１Rの画素電極及び保持容量２２Rの一方の電極に共通に接続され、他方の主電極が第１のスイッチングトランジスタ２４の他方の主電極に接続されている。そして、第２のスイッチングトランジスタ２５Rは、赤色に対応する制御信号ＧＡＴＥ2Rによる制御の下に、階調を反映した信号電位（Ｖsig／ＶXCS）を保持容量２２Rに書き込むときに導通状態となる。
【０１１６】
同様に、緑色（Ｇ）に対応する副画素２０Gは、液晶容量２１G及び保持容量２２Gに加えて、第２のスイッチングトランジスタ２５Gを有している。第２のスイッチングトランジスタ２５Gは、一方の主電極が液晶容量２１Gの画素電極及び保持容量２２Gの一方の電極に共通に接続され、他方の主電極が第１のスイッチングトランジスタ２４の他方の主電極に接続されている。そして、第２のスイッチングトランジスタ２５Gは、緑色に対応する制御信号ＧＡＴＥ2Gによる制御の下に、階調を反映した信号電位（Ｖsig／ＶXCS）を保持容量２２Gに書き込むときに導通状態となる。
【０１１７】
同様に、青色（Ｂ）に対応する副画素２０Bは、液晶容量２１B及び保持容量２２Bに加えて、第２のスイッチングトランジスタ２５Bを有している。第２のスイッチングトランジスタ２５Bは、一方の主電極が液晶容量２１Bの画素電極及び保持容量２２Bの一方の電極に共通に接続され、他方の主電極が第１のスイッチングトランジスタ２４の他方の主電極に接続されている。そして、第２のスイッチングトランジスタ２５Bは、青色に対応する制御信号ＧＡＴＥ2Bによる制御の下に、階調を反映した信号電位（Ｖsig／ＶXCS）を保持容量２２Bに書き込むときに導通状態となる。
【０１１８】
これら副画素２０R，２０G，２０Bに対して、インバータ回路２３、第１のスイッチングトランジスタ２４、及び、第３，第４のスイッチングトランジスタ２６，２７が共通に設けられている。インバータ回路２３の回路構成、第１のスイッチングトランジスタ２４、及び、第３，第４のスイッチングトランジスタ２６，２７の接続関係、並びに、それらの機能については、実施例１の場合と基本的に同じである。
【０１１９】
すなわち、第１のスイッチングトランジスタ２４は、一方の主電極（ドレイン電極／ソース電極）が信号線３１に接続されている。そして、第１のスイッチングトランジスタ２４は、制御信号ＧＡＴＥ1による制御の下に、信号線３１から階調を反映した信号電位（Ｖsig／ＶXCS）を画素２０内に書き込む（取り込む）ときに導通状態となる。
【０１２０】
第３のスイッチングトランジスタ２６は、一方の主電極が第１のスイッチングトランジスタ２４の他方の主電極（第２のスイッチングトランジスタ２５R，２５G，２５Bの各他方の主電極）に接続され、他方の主電極がインバータ回路２３の入力端に接続されている。そして、第３のスイッチングトランジスタ２６は、制御信号ＳＲ1による制御の下に、信号線３１から階調を反映した信号電位（Ｖsig／ＶXCS）を画素２０内に書き込むときに非導通状態となる。
【０１２１】
第３のスイッチングトランジスタ２６は更に、制御信号ＳＲ1による制御の下に、メモリ表示モードにおけるリフレッシュ動作の実行時に、各フレームの終了直前の一定期間において導通状態となる。因みに、第３のスイッチングトランジスタ２６が導通状態にあるときに、ＤＲＡＭとして機能する保持容量２２R，２２G，２２Bの各保持電位が、第２のスイッチングトランジスタ２５R，２５G，２５B及び第３のスイッチングトランジスタ２６を通してインバータ回路２３の入力端に読み出される。
【０１２２】
第４のスイッチングトランジスタ２７は、一方の主電極が第１のスイッチングトランジスタ２４の他方の主電極（第２のスイッチングトランジスタ２５R，２５G，２５Bの各他方の主電極）に接続され、他方の主電極がインバータ回路２３の出力端に接続されている。そして、第４のスイッチングトランジスタ２７は、制御信号ＳＲ2による制御の下に、信号線３１から階調を反映した信号電位（Ｖsig／ＶXCS）を画素２０内に書き込むときに非導通状態となる。
【０１２３】
第４のスイッチングトランジスタ２７は更に、制御信号ＳＲ2による制御の下に、メモリ表示モードにおけるリフレッシュ動作の実行時に、各フレームの開始直後の一定期間において導通状態となる。因みに、第４のスイッチングトランジスタ２７が導通状態にあるときに、インバータ回路２３で極性が反転（論理が反転）された、階調を反映した信号電位が、第４のスイッチングトランジスタ２７及び第２のスイッチングトランジスタ２５R，２５G，２５Bを通して保持容量２２に書き込まれる。
【０１２４】
インバータ回路２３は、例えば、ＣＭＯＳインバータによって構成されている。具体的には、インバータ回路２３は、電源電位ＶDDの電源ラインと電源電位ＶSSの電源ラインとの間に直列に接続されたＰｃｈＭＯＳトランジスタ２３１及びＮｃｈＭＯＳトランジスタ２３２によって構成されている。
【０１２５】
ＰｃｈＭＯＳトランジスタ２３１及びＮｃｈＭＯＳトランジスタ２３２の各ゲート電極は共通に接続されてインバータ回路２３の入力端となっている。この入力端は、第３のスイッチングトランジスタ２６の他方の主電極に接続されている。また、ＰｃｈＭＯＳトランジスタ２３１及びＮｃｈＭＯＳトランジスタ２３２の各ドレイン電極は共通に接続されてインバータ回路２３の出力端となっている。この出力端は、第４のスイッチングトランジスタ２７の他方の主電極に接続されている。
【０１２６】
（回路動作）
続いて、上記構成の実施例２に係る画素、即ち、副画素２０R，２０G，２０Bの回路動作について、表示モード別に説明する。
【０１２７】
（１）アナログ表示モード
図１０は、実施例２に係る副画素２０R，２０G，２０Bのアナログ表示モードの動作説明に供するタイミング波形図である。図１０には、（Ａ）信号線３１の電位、（Ｂ）制御信号ＧＡＴＥ1、（Ｃ）赤色に対応した制御信号ＧＡＴＥ2R、（Ｄ）緑色に対応した制御信号ＧＡＴＥ2G、（Ｅ）青色に対応した制御信号ＧＡＴＥ2B、及び、（Ｆ）制御信号ＳＲ1／ＳＲ2の各波形を示している。
【０１２８】
本例の場合、液晶容量２１R，２１G，２１Bの画素電極と対向電極との間に印加される電圧の極性が１水平期間（１Ｈ／１ライン）の周期で反転駆動される、即ち、ライン反転駆動される（交流駆動）。このライン反転駆動を実現するために、信号線３１の電位である、階調を反映した信号電位の極性は、図１０（Ａ）に示すように、１Ｈ周期で反転する。
【０１２９】
図１０（Ａ）に示す、階調を反映した信号電位の波形において、Ｈｉｇｈ側電位はＶDD1であり、Ｌｏｗ側電位はＶSS1である。また、図１０（Ａ）には、最大振幅ＶDD1−ＶSS1の場合の例を示している。実際には、信号線３１の電位は、階調に応じてＶDD1−ＶSS1の範囲内のいずれかの電位レベルをとる。
【０１３０】
制御信号ＧＡＴＥ1の波形を示す図１０（Ｂ）において、Ｈｉｇｈ側電位はＶDD2であり、Ｌｏｗ側電位はＶSS2である。制御信号ＧＡＴＥ1は、信号線３１から保持容量２２R，２２G，２２Bに対して、階調を反映した信号電位を書き込む書き込み期間においてＨｉｇｈ側電位ＶDD2になる。
【０１３１】
制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2Bの各波形を示す図１０（Ｃ），（Ｄ），（Ｅ）においても、Ｈｉｇｈ側電位はＶDD2であり、Ｌｏｗ側電位はＶSS2である。制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2Bは、信号線３１から保持容量２２R，２２G，２２Bに対して、階調を反映した信号電位を書き込む書き込み期間、即ち、制御信号ＧＡＴＥ1がＨｉｇｈ側電位ＶDD2になる期間において、例えばＲ→Ｇ→Ｂの順番でＨｉｇｈ側電位ＶDD2になる。
【０１３２】
尚、制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2BがＨｉｇｈ側電位ＶDD2になる期間は互いに重複しないように設定されている。また、制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2BがＨｉｇｈ側電位ＶDD2になる各期間には、各色に対応する、階調を反映した信号電位Ｖsigが、図１の信号線駆動部４０から信号線３１に対して出力されることになる。
【０１３３】
制御信号ＳＲ1／ＳＲ2の波形を示す図１０（Ｆ）においても、Ｈｉｇｈ側電位はＶDD2であり、Ｌｏｗ側電位はＶSS2である。制御信号ＳＲ1／ＳＲ2は、アナログ表示モードでは常にＬｏｗ側電位はＶSS2の状態にある。
【０１３４】
（２）メモリ表示モード
メモリ表示モードでは、信号線３１から階調を反映した信号電位を保持容量２２R，２２G，２２Bに書き込む書き込み動作と、保持容量２２R，２２G，２２Bの保持電位をリフレッシュするリフレッシュ動作とが行われる。このうち、書き込み動作は、表示内容を変更する場合等に実行される動作である。なお、信号線３１から階調を反映した信号電位を保持容量２２R，２２G，２２Bに書き込む動作については、アナログ表示モードの場合と同じであるので、ここではその説明を省略する。
【０１３５】
図１１は、実施例２に係る副画素２０R，２０G，２０Bのメモリ表示モードにおけるリフレッシュ動作の動作説明に供するタイミング波形図であり、１フレーム（１Ｆ）単位での駆動動作の関係を示している。図１１には、（Ａ）制御信号ＧＡＴＥ2R、（Ｂ）制御信号ＧＡＴＥ2G、（Ｃ）制御信号ＧＡＴＥ2B、（Ｄ）制御信号ＳＲ1／ＳＲ2、及び、（Ｅ）ＣＳ電位ＶCSの各波形を示している。図１１には更に、（Ｆ）保持容量２２Rに書き込む信号電位ＰＩＸR、（Ｇ）保持容量２２Gに書き込む信号電位ＰＩＸG、及び、（Ｈ）保持容量２２Bに書き込む信号電位ＰＩＸBの各波形を示している。
【０１３６】
図１１のタイミング波形図から明らかなように、制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2Bは、３フレーム周期でＨｉｇｈ側電位がパルス状に発生する。制御信号ＳＲ1／ＳＲ2は、１フレーム周期でＨｉｇｈ側電位がパルス状に発生する。ＣＳ電位ＶCSは、１フレーム周期で交互にＨｉｇｈ側電位とＬｏｗ側電位になる。
【０１３７】
また、図１１（Ｆ），（Ｇ），（Ｈ）において、点線で示す波形がＣＳ電位ＶCSの波形であり、実線で示す波形が階調を反映した信号電位ＰＩＸR，ＰＩＸG，ＰＩＸBの波形である。ＣＳ電位ＶCSの１フレーム周期での変化に伴って、階調を反映した信号電位ＰＩＸR，ＰＩＸG，ＰＩＸBも１フレーム周期で変化するが、ＣＳ電位ＶCSと信号電位ＰＩＸR，ＰＩＸG，ＰＩＸBとの電位関係は、３フレーム周期で変化する。
【０１３８】
すなわち、各色の保持容量２２R，２２G，２２Bの保持電位ＰＩＸR，ＰＩＸG，ＰＩＸBに対する、極性反転動作及びリフレッシュ動作は３フレーム周期で実行される。勿論、前回の極性反転動作及びリフレッシュ動作から今回の極性反転動作及びリフレッシュ動作までは、副画素２０R，２０G，２０Bにおける電位関係が維持される。従って、本例の場合、保持容量２２R，２２G，２２Bには、リフレッシュレートが３フレーム周期になっても、階調を反映した信号電位ＰＩＸR，ＰＩＸG，ＰＩＸBを保持できるだけの容量が求められる。
【０１３９】
尚、メモリ表示モードでは、制御信号ＧＡＴＥ1は常にＬｏｗ側電位の状態にある。これにより、第1のスイッチングトランジスタ２４は非導通状態（スイッチ開状態）となって副画素２０R，２０G，２０Bの各々を信号線３１から電気的に切り離す。
【０１４０】
次に、１フレーム内での動作の詳細について説明する。図１２は、ある走査線についてのメモリ表示モードにおける動作の説明に供するタイミング波形図である。ここでは、一例として、緑色に対応した副画素２０Gの場合を例に挙げて説明するが、他の色の副画素２０R，２０Bの場合についても、副画素２０Gの場合と同じである。
【０１４１】
図１２には、図１１のフレームの境界部分における、（Ａ）信号線３１の電位、（Ｂ）制御信号ＧＡＴＥ1、（Ｃ）Ｇに対応した制御信号ＧＡＴＥ2G、（Ｄ）制御信号ＳＲ1、及び、（Ｅ）制御信号ＳＲ2の各波形を拡大した状態で表している。図１２には更に、保持容量２２Gに保持されている電位（保持電位）ＰＩＸG、インバータ回路２３の入力電位ＩＮＶin、及び、出力電位ＩＮＶoutの各波形についても拡大した状態で表している。
【０１４２】
尚、図１２では、現フレームをフレームＮで表し、次フレームをフレームＮ＋１で表している。また、本例では、制御信号ＧＡＴＥ1、制御信号ＧＡＴＥ2G、制御信号ＳＲ1、及び、制御信号ＳＲ2のパルス幅については、例えば１Ｈを単位としている。
【０１４３】
第２のスイッチングトランジスタ２５Gの導通／非導通の制御を行う制御信号ＧＡＴＥ2Gは、現フレームＮの終了直前（本例では、２Ｈ前）から次フレームＮ＋１の開始直後（本例では、２Ｈ後）までの一定期間（本例では、４Ｈ期間）Ｈｉｇｈ側電位ＶDD2となる。第３のスイッチングトランジスタ２６の導通／非導通の制御を行う制御信号ＳＲ1は、各フレームの終了直前（本例では、２Ｈ前）に一定期間（本例では、１Ｈ期間）だけＨｉｇｈ側電位ＶDD2となる。第４のスイッチングトランジスタ２７の導通／非導通の制御を行う制御信号ＳＲ2は、各フレームの開始直後（本例では、１Ｈ後）に一定期間（本例では、２Ｈ期間）だけＨｉｇｈ側電位ＶDD2となる。
【０１４４】
制御信号ＧＡＴＥ2GがＨｉｇｈ側電位ＶDD2となることによって第２のスイッチングトランジスタ２５Gが導通状態になるフレームの境界部分において、先ず、制御信号ＳＲ1がＨｉｇｈ側電位ＶDD2となることによって第３のスイッチングトランジスタ２６が導通状態になる。これにより、保持容量２２Gの保持電位ＰＩＸGが第２，第３のスイッチングトランジスタ２５G，２６を通して読み出され、インバータ回路２３にその入力電位ＩＮＶinとして与えられる。
【０１４５】
インバータ回路２３は、保持容量２２Gから読み出された保持電位ＰＩＸGの極性（論理）を反転する。このインバータ回路２３の作用により、Ｈｉｇｈ側電位ＶDD1の入力電位ＩＮＶinが、Ｌｏｗ側電位ＶSS1の出力電位ＩＮＶoutに極性反転される。入出力電位ＩＮＶin，ＩＮＶoutにおいて、Ｈｉｇｈ側電位ＶDD1は図９の正側の電源電位ＶDDに相当し、Ｌｏｗ側電位ＶSS1は負側の電源電位ＶSSに相当する。
【０１４６】
ここで、第３のスイッチングトランジスタ２６のゲート−ソース間には寄生容量が存在する。従って、制御信号ＳＲ1がＨｉｇｈ側電位ＶDD2からＬｏｗ側電位ＶSS2に遷移するタイミングでは、当該寄生容量によるカップリングにより、インバータ回路２３の入力電位ＩＮＶinはＨｉｇｈ側電位ＶDD1から電位ΔＶだけ降下（低下）する。
【０１４７】
次フレームＮ＋１に入り、制御信号ＳＲ2がＨｉｇｈ側電位ＶDD2となることによって第４のスイッチングトランジスタ２７が導通状態になる。これにより、インバータ回路２３で極性反転（論理反転）された信号電位、即ち、インバータ回路２３の出力電位ＩＮＶoutが、第４，第２のスイッチングトランジスタ２７，２５Gを通して保持容量２２Gに書き込まれる。その結果、保持容量２２Gの保持電位ＰＩＸGの極性が反転する。この一連の動作により、保持容量２２Gの保持電位ＰＩＸGの極性反転動作及びリフレッシュ動作が実行される。
【０１４８】
そして、実施例１の場合と同様に、リフレッシュ動作では、大きな負荷容量を有する信号線３１の充放電は行われない。換言すれば、インバータ回路２３及び第１〜第４のスイッチングトランジスタ２４〜２７の作用により、大きな負荷容量を有する信号線３１に対する充放電を行わずに、保持容量２２Gの保持電位ＰＩＸGのリフレッシュ動作を行うことができる。
【０１４９】
上述した保持容量２２Gの保持電位ＰＩＸGの極性反転動作及びリフレッシュ動作が、メモリ表示モードの間、３フレーム周期で繰り返して実行される。ここでは、副画素２０Gの場合を例に挙げて説明したが、以上の動作が、フレーム毎に、赤色表示に対応する副画素２０R、緑色表示に対応する副画素２０G、青色表示に対応する副画素２０Bについて順番に実行される。但し、その順番は任意である。
【０１５０】
以上説明した実施例２に係る副画素２０R，２０G，２０Bの場合にも、実施例１に係る画素２０の場合と同様に、アナログ表示モードにもメモリ表示モードにも対応可能な液晶表示装置を実現できる。しかも、実施例２に係る副画素２０R，２０G，２０Bの場合には、１つのインバータ回路２３を３つの副画素２０R，２０G，２０Bで共有する構成を採っているために、液晶表示パネル１０Aを構成する回路素子数を削減できる。その結果、回路素子数を削減できる分だけ、液晶表示パネル１０Aの歩留りを向上できる。
【０１５１】
また、実施例１の場合と同様に、インバータ回路２３の極性反転動作後は、第３のスイッチングトランジスタ２６が非導通状態にあり、インバータ回路２３の入力端がフローティング状態にあるため、インバータ回路２３の入力電位ＩＮＶinが不確定な状態となる。そして、入力電位ＩＮＶinがインバータ回路２３を構成するＰｃｈＭＯＳトランジスタ２３１の閾値電圧Ｖthpを超えると、即ち、ＶDD1（＝ＶDD）−Ｖthpよりも低くなると、インバータ回路２３に貫通電流が流れるために消費電力の増大を招く。
【０１５２】
そこで、実施例２に係る副画素２０R，２０G，２０Bにおいても、実施例1の場合と同様に、インバータ回路２３に貫通電流が流れないようにするために、第４のスイッチ素子２７による反転電位の書き込み後一定期間インバータ回路２３の入力電位ＩＮＶinを電源電位に確定する。具体的には、図１２に示すように、例えば制御信号ＳＲ2GのＨｉｇｈ側電位ＶDD2からＬｏｗ側電位ＶSS2への遷移タイミングから一定期間（本例では、１Ｈ）経過後に、一定期間（本例では、１Ｈ）だけ制御信号ＧＡＴＥ1，ＳＲ1をＬｏｗ側電位ＶSS2からＨｉｇｈ側電位ＶDD2に遷移させる。
【０１５３】
このとき、図１に示す信号線駆動部４０からは信号線３１に対して、階調を反映した信号電位に代えて電源電位、例えば、Ｌｏｗ側電位ＶSS1に相当する接地（ＧＮＤ）電位が出力されているものとする。そして、制御信号ＧＡＴＥ1，ＳＲ1に応答して第１，第３のスイッチングトランジスタ２４，２６が導通状態になることで、これらスイッチングトランジスタ２４，２６を通して信号線３１から接地（ＧＮＤ）電位がインバータ回路２３の入力端に書き込まれる。
【０１５４】
これにより、極性反転動作後のインバータ回路２３の入力電位ＩＮＶinが電源電位、具体的には、接地（ＧＮＤ）電位に確定された状態となる。入力電位ＩＮＶinが接地電位に確定された状態では、ＰｃｈＭＯＳトランジスタ２３１が導通状態にあっても、ＮｃｈＭＯＳトランジスタ２３２が確実に非導通状態になるため、インバータ回路２３に貫通電流が流れることはない。これにより、画素２０個々の消費電力、ひいては、液晶表示装置１０全体の消費電力を低く抑えることができる。
【０１５５】
特に、インバータ回路２３の入力電位ＩＮＶinを確定する電源電位として負側（Ｌｏｗ側）の電源電位ＶSS1、本例では接地（ＧＮＤ）電位を用いることで、特有の作用効果を得ることができる。すなわち、制御信号ＳＲ1がＨｉｇｈ側電位ＶDD2からＬｏｗ側電位ＶSS2に遷移するタイミングでは、第３のスイッチングトランジスタ２６のゲート−ソース間に存在する寄生容量によるカップリングによりインバータ回路２３の入力電位ＩＮＶinは、接地電位から更に電位ΔＶだけ降下する。
【０１５６】
これにより、ＮｃｈＭＯＳトランジスタ２３２をより確実に非導通状態にすることができるため、インバータ回路２３に対する貫通電流の阻止をより確実に行えることになる。特に、次フレームの確定動作までの１フレーム期間に、リーク電流が多少流れることで入力電位ＩＮＶinが上昇したとしても、接地電位−ΔＶからの上昇となるため、接地電位からの上昇の場合に比べて、ＮｃｈＭＯＳトランジスタ２３２非導通状態を維持することができる。
【０１５７】
尚、インバータ回路２３の入力電位ＩＮＶinを確定する電源電位として負側の電源電位ＶSS1に代えて正側の電源電位ＶDD1を、信号線３１からインバータ回路２３の入力端に書き込むようにしてもよい。インバータ回路２３の入力電位ＩＮＶinを正側の電源電位ＶDD1に確定することで、ＮｃｈＭＯＳトランジスタ２３２が導通状態にあっても、ＰｃｈＭＯＳトランジスタ２３１を確実に非導通状態にすることができるため、インバータ回路２３に貫通電流が流れることはない。
【０１５８】
＜３．変形例＞
上記実施形態では、画素２０毎に１対１の対応関係をもってインバータ回路２３を設ける例（実施例１）、３つの副画素２０R，２０G，２０Bに対して１つのインバータ回路２３を共通に設ける例（実施例２）について説明したが、これらの実施例は一例に過ぎない。例えば、１つのインバータ回路２３を４つ以上の画素（副画素）間で共有する構成を採ることも可能である。
【０１５９】
具体的には、カラー表示対応の液晶表示装置において、Ｒ，Ｇ，Ｂの副画素からなる単位画素について、例えば２つの単位画素間、即ち、６つの副画素間で１つのインバータ回路２３を共有する構成等を採ることも可能である。１つのインバータ回路２３を共有する画素（副画素）の数が多くなればなるほど、液晶表示パネル１０Aを構成する回路素子数を削減でき、その分だけ液晶表示パネル１０Aの歩留りを向上できる。
【０１６０】
なお、『インバータ回路』として、図１３に示すようなラッチ回路を用いてもよい。図１３は、変形例として実施例２において、インバータ回路としてラッチ回路を用いた場合の回路図であり、図中、図９と同等部位には同一符号を付して示している。
【０１６１】
本変形例に係る画素回路において、極性反転部２４は、ラッチ回路２４４、第３のスイッチ素子２４２、及び、第４のスイッチ素子２４３を有する構成となっている。本変形例２でも、スイッチ素子であるスイッチングトランジスタ２３１，２３２R，２３２G，２３２B，２４２，２４３として、例えば薄膜トランジスタを用いている。また、スイッチングトランジスタ２３１，２３２R，２３２G，２３２B，２４２，２４３としてＮｃｈＭＯＳトランジスタを用いているが、ＰｃｈＭＯＳトランジスタを用いることも可能である。
【０１６２】
（回路構成）
図１３において、セレクタ部２３の回路構成については、実施例２の場合と全く同じである。すなわち、第１のスイッチングトランジスタ２３１は、一方の主電極（ドレイン電極／ソース電極）が信号線３１に接続されている。そして、第１のスイッチングトランジスタ２３１は、制御信号ＧＡＴＥ1による制御の下に、階調を反映した信号電位（Ｖsig／ＶXCS）を信号線３１から画素２０内に書き込む（取り込む）ときに導通状態となる。
【０１６３】
第２のスイッチングトランジスタ２３２Rは、一方の主電極が液晶容量２１Rの画素電極及び保持容量２２Rの一方の電極に共通に接続され、他方の主電極が第１のスイッチングトランジスタ２３１の他方の主電極に接続されている。そして、第２のスイッチングトランジスタ２３２Rは、赤色に対応する制御信号ＧＡＴＥ2Rによる制御の下に、階調を反映した信号電位（Ｖsig／ＶXCS）を保持容量２２Rに書き込むときに導通状態となる。
【０１６４】
第２のスイッチングトランジスタ２３２Gは、一方の主電極が液晶容量２１Gの画素電極及び保持容量２２Gの一方の電極に共通に接続され、他方の主電極が第１のスイッチングトランジスタ２３１の他方の主電極に接続されている。そして、第２のスイッチングトランジスタ２３２Gは、緑色に対応する制御信号ＧＡＴＥ2Gによる制御の下に、階調を反映した信号電位（Ｖsig／ＶXCS）を保持容量２２Gに書き込むときに導通状態となる。
【０１６５】
第２のスイッチングトランジスタ２３２Bは、一方の主電極が液晶容量２１Bの画素電極及び保持容量２２Bの一方の電極に共通に接続され、他方の主電極が第１のスイッチングトランジスタ２３１の他方の主電極に接続されている。そして、第２のスイッチングトランジスタ２３２Bは、青色に対応する制御信号ＧＡＴＥ2Bによる制御の下に、階調を反映した信号電位（Ｖsig／ＶXCS）を保持容量２２Bに書き込むときに導通状態となる。
【０１６６】
極性反転部２４において、ラッチ回路２４４は、２つのＣＭＯＳインバータによって構成されている。具体的には、一方のＣＭＯＳインバータは、電源電位ＶDDの電源ラインと電源電位ＶSSの電源ラインとの間に直列に接続されたＰｃｈＭＯＳトランジスタＱp11及びＮｃｈＭＯＳトランジスタＱn11によって構成されている。他方のＣＭＯＳインバータも同様に、電源電位ＶDDの電源ラインと電源電位ＶSSの電源ラインとの間に直列に接続されたＰｃｈＭＯＳトランジスタＱp12及びＮｃｈＭＯＳトランジスタＱn12によって構成されている。
【０１６７】
ＰｃｈＭＯＳトランジスタＱp11及びＮｃｈＭＯＳトランジスタＱn11の各ゲート電極は共通に接続されてラッチ回路２４４の入力端となっている。この入力端は、第３のスイッチングトランジスタ２４２の他方の主電極に接続されている。ＰｃｈＭＯＳトランジスタＱp12及びＮｃｈＭＯＳトランジスタＱn12の各ゲート電極は共通に接続されてラッチ回路２４４の出力端となっている。この出力端は、第４のスイッチングトランジスタ２４３の他方の主電極に接続されている。
【０１６８】
また、ＰｃｈＭＯＳトランジスタＱp11及びＮｃｈＭＯＳトランジスタＱn11の各ゲート電極は、制御トランジスタＱn13を介して、ＰｃｈＭＯＳトランジスタＱp12及びＮｃｈＭＯＳトランジスタＱn12の各ドレイン電極に接続されている。ＰｃｈＭＯＳトランジスタＱp12及びＮｃｈＭＯＳトランジスタＱn12の各ゲート電極は直接、ＰｃｈＭＯＳトランジスタＱp11及びＮｃｈＭＯＳトランジスタＱn11の各ドレイン電極に接続されている。
【０１６９】
制御トランジスタＱn13は、制御信号ＳＲ3による制御の下に、メモリ表示モードにおけるリフレッシュ動作の実行の際に、ラッチ回路２４４を選択的に活性化状態にする。具体的には、制御トランジスタＱn13が導通状態のときに、２つのＣＭＯＳインバータからなるラッチ回路２４４が活性化状態となる。ラッチ回路２４４は活性化状態になることで、保持容量２２R，２２G，２２Bの保持電位についての極性反転動作及びリフレッシュ動作を行う。また、制御トランジスタＱn13が非導通状態のときは、２つのＣＭＯＳインバータはそれぞれ独立した増幅回路として動作する。
【０１７０】
第３のスイッチングトランジスタ２４２は、一方の主電極が第１のスイッチングトランジスタ２３１の他方の主電極に接続され、他方の主電極がラッチ回路２４４の入力端（即ち、ＭＯＳトランジスタＱp11，Ｑn11の各ゲート電極）に接続されている。そして、第３のスイッチングトランジスタ２４２は、制御信号ＳＲ1による制御の下に、信号線３１から信号電位（Ｖsig／ＶXCS）を画素２０内に書き込むときに非導通状態となる。
【０１７１】
＜４．適用例＞
以上説明した本発明による液晶表示装置は、電子機器に入力された映像信号、または、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。一例として、図１４〜図１８に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示装置に適用することが可能である。
【０１７２】
このように、あらゆる分野の電子機器の表示装置として本発明による液晶表示装置を用いることにより、各種の電子機器における表示装置の高精細化及び電子機器の消費電力の低減に寄与できる。すなわち、先述した実施形態の説明から明らかなように、本発明による液晶表示装置は、画素内の保持容量をＤＲＡＭに利用することで、ＳＲＡＭを用いる場合に比べて画素構造を簡略化できるため、画素の微細化を図ることができる。しかも、インバータ回路に貫通電流が流れないようにすることができるため、液晶表示装置の消費電力を小さく抑えることができる。このような理由から、各種の電子機器における表示装置の高精細化及び電子機器の消費電力の低減に寄与できる。
【０１７３】
本発明による液晶表示装置は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部を囲むようにシーリング部（図示せず）が設けられ、このシーリング部を接着剤として透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタ、保護膜等、更には、上記した遮光膜が設けられてもよい。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１７４】
以下に、本発明が適用される電子機器の具体例について説明する。
【０１７５】
図１４は、本発明が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本発明による表示装置を用いることにより作製される。
【０１７６】
図１５は、本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本発明による表示装置を用いることにより作製される。
【０１７７】
図１６は、本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本発明による表示装置を用いることにより作製される。
【０１７８】
図１７は、本発明が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本発明による表示装置を用いることにより作製される。
【０１７９】
図１８は、本発明が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本発明による表示装置を用いることにより本適用例に係る携帯電話機が作製される。
【符号の説明】
【０１８０】
１０…液晶表示装置、１０A…液晶表示パネル、２０…画素、２０R，２０G，２０B…副画素、２１，２１R，２１G，２１B…液晶容量、２２，２２R，２２G，２２B…容量素子（保持容量）、２３…インバータ回路、２４〜２７…第１〜第４のスイッチ素子（スイッチングトランジスタ）、３０…画素アレイ部、３１（３１1〜３１n）…信号線、３２（３２1〜３２m）…制御線、４０…信号線駆動部、５０…制御線駆動部、６０…駆動タイミング発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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