(57)【特許請求の範囲】
【請求項１】
容量性負荷に対して、立上がり急峻な高電圧を印加する所の、パルス電圧を利用する高電圧印加装置であって、
容量性負荷に対して、パルストランスを介して、立上がり急峻なパルス波を供給するスイッチング回路をそなえたパルス電圧を利用する高電圧印加装置において、
前記スイッチング回路は、ゲート制御によってオン・オフされる複数のスイッチング素子を有し、
かつ予め定められたデューティ比α％と、デューティ比０％と、当該デューティ比α％からデューティ比０％までの間での少なくとも中間のデューティ比β（α＞β＞０）％との信号を発生し得る発振回路を備えており、
当該発振回路からの矩形波の出力の立上がりに対応して、予め定められた期間だけオン電圧を発生する短パルスが発生され、当該短パルスにもとづいて、前記スイッチング素子がゲート制御されると共に、
前記スイッチング回路の出力が、パルストランスを介して、前記容量性負荷に電圧を印加するよう構成され、
前記パルストランスの２次側漏れインダクタンスと前記容量性負荷のキャパシタンスとで生じる振動電圧の半サイクル分が、前記スイッチング素子がオン・オフされる当該オン期間のパルス幅に対応する値となるように、前記パルストランスの２次側漏れインダクタンスの値が与えられてなる
ことを特徴とするパルス電圧を利用する高電圧印加装置。
【請求項２】
前記発振回路は、前記スイッチング回路に流入する直流電流成分についての、当該直流電流成分に比例する比例電圧成分と、
当該直流電圧成分を所定の時定数をもって積分した積分電圧成分とのいずれか大きい電圧成分の大きさに対応して、
予め定められたデューティ比α％と、デューティ比０％と、当該デューティ比α％からデューティ比０％までの間での少なくとも中間のデューティ比β（α＞β＞０）％とをとり得る構成をもつ
ことを特徴とする請求項１記載のパルス電圧を利用する高電圧印加装置。
【請求項３】
容量性負荷に対して、立上がり急峻な高電圧を印加する所の、パルス電圧を利用するため、
パルストランスを介して、立上がり急峻なパルス波を供給し、
ゲート制御によってオン・オフされる複数のスイッチング素子を有するスイッチング回路と共に、
予め定められたデューティ比α％と、デューティ比０％と、当該デューティ比α％からデューティ比０％までの間での少なくとも中間のデューティ比β（α＞β＞０）％との信号を発生し得る発振回路とが用いられ、
当該発振回路からの矩形波の出力の立上がりに対応して、予め定められた期間だけオン電圧を発生する短パルスが発生され、当該短パルスにもとづいて、前記スイッチング素子がゲート制御されると共に、
前記スイッチング回路の出力が、パルストランスを介して、前記容量性負荷にパルス電圧を印加するよう構成された装置により高電圧を印加する方法において、
下記の式を満足するようパルストランスの２次側漏れインダクタンスＬ1 と、パルス波のパルス幅τ0 の値を与えることを特徴とするパルス電圧を利用する高電圧印加方法
Ｌ1＝（τ0／π）２×（１／Ｃ1 ）
ここで、Ｃ1：容量性負荷のキャパシタンス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オゾン発生などのために用いるプラズマ発生電源用としての、パルス電圧を利用する高電圧印加装置および当該高電圧印加方法に関する。
【背景技術】
【０００２】
オゾン発生などのために用いるプラズマ発生電源装置が知られている。この種の電源装置として特許文献１や特許文献２が知られている。一方、本願出願人は、平成１８年１２月２８日付けで、高電圧印加装置として、特許文献３に示す出願を行っている。
【０００３】
特許文献１や特許文献２に示される構成は、容量性負荷に高電圧を印加せしめるために、いわば正弦波に対応する交番電圧が供給されるトランスを用い、当該トランスの２次側に接続される容量性負荷に対して当該容量性負荷にインダクタンスが接続される形に構成され、当該容量性負荷とインダクタンスとの共振周波数に相当する周波数をもつ交番電圧をトランスに供給せしめるようにしている。
【０００４】
これに対して特許文献３においては、パルストランスを介して容量性負荷が接続されている構成の下で、立上がりが急峻で立下がりが緩やかな、いわば三角波形状の高電圧を発生せしめ、所定の繰返し期間を持つ交番するパルス波電圧を利用して高電圧を印加せしめている。
【０００５】
なお、当該容量性負荷に対して高電圧を印加する高電圧印加装置は、例えば燃焼排ガス中の窒素酸化物（ＮＯx ）や硫黄酸化物（ＳＯx ）を除去するに当たって、ストリーマ放電やグロー放電などの低温プラズマを用いる方法が考慮されており、この場合に、窒素酸化物や硫黄酸化物を除去する手段として用いられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３４０１８５号公報
【特許文献２】特開２００５−６３７６０号公報
【特許文献３】特開２００８−１６７５８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献３に開示される構成においては、電源装置として、スイッチング素子を用いることによって、パルストランスを介して、立上がり急峻な三角波電圧を印加するようにしている。しかし、立上がりを急峻にするといっても、回路設計上に限界があり、波形の立上がり時間（立上がりに要する時間）Ｔ（rise) は、図３に後述するように、波形の立上がり時間Ｔ（rise) （図示（ａ）の  期間）は
Ｔ（rise) ＝Ｔ（ r・delay ）＋５τ（rise)
但し，Ｔ（ r・delay ）：ＰＷＭスイッチングレギュレータＩＣとワンショットＩＣ
とフォトカプラと半導体スイッチング素子ＳＷとの立上が                            り遅延時間の合計。
【０００８】
τ（rise) ：容量性負荷１の等価静電容量Ｃと、スイッチング回路や電
流制限用インダクタンスやパルストランスや配線などの合
成抵抗値Ｒt とによる時定数（当該時定数に「４．６０５
」を乗じることで、ピーク値の９９％の値となるので、時
定数「５」を乗じることで、ピーク値に達する時間になる
とする）。
で与えられるように、回路設計上の遅れが存在する。
【０００９】
本発明は、前記特許文献３に開示される所の、所定期間のパルス成分をもつ交番電圧を印可する構成の下で、前記特許文献１や特許文献２に開示される所のいわば共振現象とは無関係に、より高電圧を発生させ、任意のパルス繰返し周波数を容量性負荷に印加せしめることを目的としている。
【課題を解決するための手段】
【００１０】
図１は本発明の全体の一実施例構成を示す。
【００１１】
図中の符号１は容量性負荷であって放電してガスを励起しプラズマを発生させる誘電体バリア放電リアクタ（ＤＢＤ  Ｌｏａｄ）、２は直流電圧供給回路であって整流回路と平滑回路とをもつもの、３はスイッチング回路であって複数のスイッチング素子ＳＷｉを用いているインバータを構成しているもの、４はパルストランスである。
【００１２】
なお、スイッチング素子ＳＷｉは、好ましくはＭＯＳ−ＦＥＴを使用し、ＩＧＢＴ、トランジスタ等の半導体スイッチング素子でもよい。
【００１３】
また５は電流検出器、６は増幅回路であって検出された直流電流成分に比例した比例電圧成分と当該直流電流成分を所定の時定数をもって積分した積分電圧成分とを得ているもの、７はＯＲ回路であって比例電圧成分と積分電圧成分とのいずれか大きい成分を抽出するものである。
【００１４】
更に、８は発振回路であって設定された周期をもって例えばデューティ比５０％の矩形波を発振するが、前記ＯＲ回路７の出力の大きさに応じてデューティ比５０％以下の矩形波を例えば２５％の矩形波を出力するように制御され、更に前記ＯＲ回路７の出力が限度を超えて大となる場合に、デューティ比０％の矩形波（即ち、発振停止）を出力するように設定されているものである。
【００１５】
次に９は短パルス発生回路であって、発振回路８からの出力の立上がり点を基準として、予め定められた例えばデューティ比１０％の矩形波を発生するものである。また１０はゲートドライブ回路であって、短パルス発生回路９の出力を受けて、前記スイッチング素子ＳＷｉに対するゲート制御信号を発生するものである。
【００１６】
スイッチング回路３においては、原理的に言えば、スイッチング素子ＳＷ１とＳＷ４とがオンされることによって、パルストランス４を図示の上方から下方に向かう電流が供給され、逆にスイッチング素子ＳＷ２とＳＷ３とがオンされることによって、パルストランス４を図示の下方から上方に向かう電流が供給される。即ち、容量性負荷１に対して、立上がりが急峻で立下がりが比較的緩やかな、正極性三角波と負極性三角波とが、前記発振回路８の発振周波数に対応して、印加される。
【００１７】
換言すれば、短パルス発生回路９からの矩形波のデューティ比が５０％以下の値であることから、前記の立上がりが急峻で立下がりが比較的緩やかな三角波が印加されることとなる。
【００１８】
図１に示すパルストランス４の２次側の電圧は、前記三角波電圧、即ち
（ｉ）急峻な立上がりに対応するパルス波成分と、
（ii）緩やかな立下がりに対応する減衰波成分
をもつ、交番電圧となり、当該交番電圧が容量性負荷１に印加される。
【００１９】
この際、容量性負荷１のキャパシタンスＣ1 とすると、本発明においてパルストランス４の２次側漏れインダクタンスＬ1 と、パルス波成分のパルス幅τ0の関係は、
Ｌ1＝（τ0／π）２×（１／Ｃ1 ）  ・・・  （１）
を満足する値となるよう設定する。
つまり、容量性負荷１のキャパシタンスＣ1 によって、パルスの繰返し周期Ｔo に関係なく、前記パルス幅τ0 で、パルストランス４の２次側漏れインダクタンスを選定し、又はパルストランス４の２次側漏れインダクタンスによりパルス幅τ0を決定する。
【発明の効果】
【００２０】
本発明においては、立上がり急峻な三角波電圧として得られる、パルス幅τ0 でのパルスの繰返し周期Ｔ0 なる交番電圧を生成した上で、当該交番電圧における所の、最大の電力効率と出力電圧が任意の繰返し周期Ｔ0 で高電圧を容量性負荷に印加せしめることが可能になり、この結果、例えば排ガス中の窒素酸化物や硫黄酸化物を少ない投入電力で除去することが可能になる。また、容量性負荷に高電圧を供給するトランスの小型化、軽量化、及び低コストを図ることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の全体の一実施例構成を示す。
【図２】各部の波形図を示す。
【図３】スイッチング素子をオン・オフするタイミングによって容量性負荷に印加される高電波形を示している。
【図４】図１に示す増幅回路とＯＲ回路とについての原理的な構成図を示している。
【図５】発振回路が出力する矩形波のデューティ比を説明する図である。
【図６】パルストランスの２次側漏れインダクタンス［Ｈ］を選択せしめてパルストランス出力電圧ピーク値［ｋＶｐｐ］を測定してプロットした図である。
【図７】図６における点［１］に対応する値をもつパルストランスの２次側漏れインダクタンスが選ばれている場合での、図１に示す容量性負荷１に印加される電圧波形を示した図である。
【図８】図６における点［３］に対応する値をもつパルストランスの２次側漏れインダクタンスが選ばれている場合での、図１に示す容量性負荷１に印加される電圧波形を示した図である。
【図９】図６における点［４］に対応する値をもつパルストランスの２次側漏れインダクタンスが選ばれている場合での、図１に示す容量性負荷１に印加される電圧波形を示した図である。
【発明を実施するための形態】
【００２２】
本発明の高電圧印加装置は、図１に示した如き構成を有するが、図２は各部の波形図を示している。
【００２３】
［１］，［２］：発振回路８は、位相のずれた２つの矩形波を発振する。図示の「発振回路出力信号１」と「発振回路出力信号２」との間には、実際には、所定の「同時オフ期間」が存在しているが、本明細書においては簡単のためにこのような場合をもデューティ比５０％の矩形波と呼んでいる。
【００２４】
［３］，［４］：短パルス発生回路９は、図示の「発振回路出力信号１」と「発振回路出力信号２」との夫々の立上がりタイミングに対応して立上がる短パルスを発生する。即ち、図示の「短パルス発生回路出力信号１」と「短パルス発生回路出力信号２」とを発生する。
【００２５】
［５］，［６］，［７］，［８］：スイッチング素子ＳＷ１ないしＳＷ４に印加されるゲート信号は、「短パルス発生回路出力信号１」と「短パルス発生回路出力信号２」とにもとづいて図示の如きものとなる。
【００２６】
［９］：容量性負荷には、パルストランス４が介在されて、立上がりが急峻で立下がりが緩やかな、正極性と負極性の三角波が印加されることとなる。
図３はスイッチング素子をオン・オフするタイミングによって容量性負荷に印加される高電圧波形を示している。
【００２７】
例えばスイッチング素子ＳＷ１とＳＷ４とがオンされるタイミングが図示（ａ）の始点の時点でありかつオフされるタイミングが図示（ｂ）の終点の時点であるとすると、図３に示す波形の立上がり時間Ｔ（rise) （図示（ａ）の期間）は
Ｔ（rise) ＝Ｔ（ r・delay ）＋５τ（rise)
但し，Ｔ（ r・delay ）：ＰＷＭスイッチングレギュレータＩＣとワンショットＩＣ
とフォトカプラと半導体スイッチング素子ＳＷとの立上が
り遅延時間の合計。
【００２８】
τ（rise) ：容量性負荷１の等価静電容量Ｃと、スイッチング回路や                              パルストランスや配線などの合成抵抗値Ｒt とによる時定                            数（当該時定数に「４．６０５」を乗じることで、ピーク                            値の９９％の値となるので、時定数「５」を乗じることで
、ピーク値に達する時間になるとする）。
【００２９】
で与えられる。
【００３０】
また、ピーク電圧維持時間Ｔ(peak)（図示（ｂ）の期間）は
Ｔ(peak)＝Ｔ（on）−Ｔ（rise)
但し、Ｔ（on）：短パルス発生回路で設定したパルス幅である（なお、Ｔ(peak)とＴ
（rise) との和が、後述する立下がり時間Ｔ（fall）よりも小さい
ようにＴ（on）を設定する）。
【００３１】
また、スイッチング素子ＳＷ１とＳＷ４とがオフされるタイミングが図示（ｃ）の始点の時点であるとすると、図３に示す波形の立下がり時間Ｔ（fall）（図示（ｃ）の期間）は
Ｔ（fall）＝Ｔ（ f・delay ）＋５τ（fall)
但し、Ｔ（ f・delay ）：ＰＷＭスイッチングレギュレータＩＣとワンショットＩＣ
とフォトカプラと半導体スイッチング素子ＳＷとの立下が
り遅延時間の合計。
【００３２】
τ（fall）：容量性負荷１の等価静電容量Ｃと、容量性負荷１の抵抗Ｒ
B とによる時定数（この場合も「５」を乗じることにより
零レベルに達する時間になるとする）。
【００３３】
図４は図１に示す増幅回路とＯＲ回路とについての原理的な構成図を示している。図中の符号６，７は図１に対応し、６−１０と６−１１とは増幅器、６−２０はＣＲ回路をもつ時定数回路で積分回路部に対応するもの、６−２１は抵抗回路をもつ比例回路部、７−１０と７−１１とはダイオード、７−２は分圧回路を表している。
【００３４】
増幅回路６に供給される所の、電流検出器５で検出された直流電流成分は、比例回路部６−２１を介して増幅器６−１１に入力され、比例電圧成分として出力される。また当該検出された直流電流成分は、積分回路部６−２０を介して増幅器６−１０に入力され、積分電圧成分として出力される。
【００３５】
両者の電圧成分は、ダイオード７−１０，７−１１と分圧回路７−２とによって構成されるＯＲ回路７に入力され、周知の如く、いずれか大きい値をもつ成分が選択されて、分圧されて出力される。当該分圧された出力は、図１に示す発振回路８に供給される。
【００３６】
前述した如く、立上がりの急峻な高電圧が容量性負荷１に印加されるとき、当該容量性負荷１に対して大きい突入電流が流入される。この突入電流に対応する形で、図１に示す電流検出器５から出力される直流電流成分も瞬間的に大となるが突入電流が小に落着につれて当該直流電流成分も小になる。この結果、突入電流に対応する場合での比例電圧成分と積分電圧成分とがＯＲ回路７に供給された場合でも、図４に示す分圧回路７−２からの出力は、いわばピーク値が一時的に増大するだけというような電圧となっている。
【００３７】
これに対して、仮に容量性負荷１において短絡が生じるような場合には、当該短絡に伴う短絡電流は十分に大きくかつ時間的に持続する。このことから、電流検出器５で検出される当該短絡電流に対応する直流電流成分の場合には、ＯＲ回路７における分圧回路７−２からの出力は所定レベルを超えて持続するような電圧となっている。
【００３８】
図５は、発振回路が出力する矩形波のデューティ比を説明する図である。
【００３９】
発振回路８（図１に示す）の構成と、発振回路８が出力する矩形波の発振周波数とについては後述するが、図５の左側に示す如く、発振回路８により発振される矩形波のデューティ比は、前述のＯＲ回路７から供給される電圧が図示ｖ1 以下の場合には、デューティ比５０％となるようにされ、ＯＲ回路７から供給される電圧がｖ2 あるいはｖ2 以上の場合には、デューティ比０％（即ち、発振停止のこと）となるようにされ、ＯＲ回路７から供給される電圧が図示ｖ1 を超えかつｖ2 より小さい場合には、デューティ比２５％となるようにされている。
【００４０】
前述の如く、容量性負荷１に流入する突入電流の場合には、ＯＲ回路７からの出力は、図５の左側に「突入電流部分」として示しているように、瞬時的には、前述の電圧ｖ1 を超えることもあるが、電圧ｖ2 に達することはない（達しないように設計されている）が、短絡が生じた場合には、図５の左側に「短絡電流部分」と示しているように、ＯＲ回路７からの出力は電圧ｖ2 を超えてしまう。
【００４１】
このことから、図１に示す構成の場合には、短絡が生じた場合には、発振回路８は発振を停止し（即ち、デューティ比０％となり）、他方、突入電流が多少大きくなったとしても発振回路８はデューティ比５０％の矩形波が一時的にデューティ比２５％の矩形波となるだけで、発振は持続される。
【００４２】
前述の如く、発振回路８からの出力にもとづいて、短パルス発生回路９が所定のデューティ比をもつ短パルスを発生することから、前述の如く発振回路８のデューティ比が５０％から２５％に変化しても、図示に示すゲートドライブ回路１０に供給されるパルス波のデューティ比に変化はない。しかし、短絡が発生した場合には、発振回路８は発振停止となり、短パルス発生回路９も短パルスを発生しなくなり、結果的に、スイッチング回路３におけるスイッチング素子ＳＷ１ないしＳＷ４のオン・オフ動作は停止する。
【００４３】
本発明においては、容量性負荷１のキャパシタンスＣ1 とすると、パルストランス４の２次側漏れインダクタンスＬ1 は、パルス波成分のパルス幅をτ0 から、
Ｌ1＝（τ0／π）２×（１／Ｃ1 ）
の値となる。
つまり、容量性負荷１のキャパシタンスＣ1 によって、パルスの繰返し周期Ｔo に関係なく、前記パルス幅τ0で、パルストランス４の２次側漏れインダクタンスを選定する。
【００４４】
なお、本願にいう「パルストランス４の２次側漏れインダクタンスＬ1 」とは、パルストランス４の２次側におけるリード線や当該２次側に付加的に挿入せしめたインダクタンス素子（図示せず）を含めた「等価的なインダクタンス」を意味している。
【００４５】
また、容量性負荷１のキャパシタンスＣ1 とし、パルストランス４における２次側漏れインダクタンスＬ1 であれば、パルス波成分のパルス幅τ0 は、
τ0  ＝  π√Ｌ1 √Ｃ1 
となるよう短パルス発生回路９を調整する。
【００４６】
更に言えば、後述の図８で示すように仮に、パルス幅τ0 ＝１０μｓ、負荷のキャパシタンスＣ1 ＝２００ｐＦとした場合の高電圧パルストランスの２次側漏れインダクタンスＬ1 の値は、
Ｌ1 ＝（τ0 ／π）2 ×（１／Ｃ1 ）
＝０．０５０７［Ｈ］
＝５０．７［ｍＨ］
となる。
【００４７】
図６はパルストランスの２次側漏れインダクタンス［Ｈ］を選択せしめてパルストランス出力電圧ピーク値［ｋＶｐｐ］を測定してプロットした図である。
【００４８】
図６における曲線は前記プロット点を平滑に結んだ線である。
【００４９】
図７ないし図９は、夫々、図６における点［１］、［３］および［４］に対応する値をもつパルストランスの２次側漏れインダクタンスが選ばれている場合での、図１に示す容量性負荷１に印加される電圧波形を示した図である。
【００５０】
図７においては、図６に示される点線に対応する最適と考えられる所の、パルストランスの２次側漏れインダクタンスから、当該インダクタンスが少ない方向にズレている場合の波形が示されている。図２に示す「［９］ＤＢＤ負荷出力」として示す波形が現実には図７に示す波形となって観測されている。
【００５１】
図８においては、図６に示される点線に対応する最適と考えられる所の、パルストランスの２次側漏れインダクタンスに比較的近い場合の波形が示されている。
【００５２】
図９においては、図６に示される点線に対応する最適と考えられる所の、パルストランスの２次側漏れインダクタンスから大きい方向にズレてしまっている場合の波形が示されている。
【００５３】
本願請求項１にいう「前記パルストランスの２次側漏れインダクタンスと前記容量性
負荷のキャパシタンスとで生じる振動電圧の半サイクル分が、前記スイッチング素子がオン・オフされる当該オン期間のパルス幅に対応する値となるように、前記パルストランスの２次側漏れインダクタンスの値が与えられてなる」なる表現における『対応する値となるように』とは、パルストランスの２次側漏れインダクタンスが図６に示す点［１］から点［４］の範囲内にあるように選ばれていることを意味する。この点［１］や点［４］に選ばれている場合には、当該インダクタンスが最適な値に選ばれている場合において得られる「トランス出力電圧［ｋＶｐｐ］の値の大略半分の値を出力している。
【００５４】
以上説明したように、本願発明においては、パルストランスの２次側漏れインダクタンスと容量性負荷のキャパシタンスとで生じる振動波が、図２に示される「［９］ＤＢＤ負荷出力」として示す三角波状波形全体での繰返し周期に共振する形ではなく、好ましくは、当該三角波状波形での先頭のパルス状の成分のパルス幅τ0 に見合う半サイクルをもつように設計している。このために、図６ないし図９に示すように、容量性負荷１に印加される電圧のピーク値が大きく増大されるものとなっている。
【００５５】
なお、本願発明の場合には、容量性負荷１に印加される正ピークと負ピークとの繰返し周期を変化させた場合においても、前記
Ｌ1＝（τ0／π）２×（１／Ｃ1 ）
で与えられる条件は、変化させる必要がない。即ち、パルス繰返し周期Ｔo を、任意に変化させても、高いピーク値電圧が印加されるものとなっている。
【００５６】
このことは、図１に関連して説明した所の、直流電流成分の大きさに対応してデューティ比を変化させる構成が非所望な影響を与えるものとはならないことを示している。
【００５７】
言うまでもなく、前記特許文献１や特許文献２に示されるものにおいては、当該特許文献１や特許文献２での回路上で生じるキャパシタンスとインダクタンスとで生じる共振周波数の周期と、容量性負荷１に印加される正ピークと負ピークとの繰返し周期とが、１対１に対応付けられてしまっている。
【符号の説明】
【００５８】
１：容量性負荷
２：直流電圧供給回路
３：スイッチング回路
４：パルストランス
５：電流検出器
６：増幅回路
７：ＯＲ回路
８：発振回路
９：短パルス発生回路
１０：ゲートドライブ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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