(57)【特許請求の範囲】
【請求項１】
単相入力信号が入力される入力端子と，
正相出力信号が出力される正相出力端子と，
前記正相出力信号と差動関係にある逆相出力信号が出力される逆相出力端子と，
前記入力端子と正相出力端子との間に設けられ，直列に接続された第１，第２のインバータを少なくとも含む第１のインバータ列と，
前記入力端子と逆相出力端子との間に設けられ，直列に接続された第３，第４，第５のインバータを少なくとも含み，第１のインバータ列よりも段数が１段多い第２のインバータ列とを有し，
前記第１のインバータ列は，さらに，前記第１のインバータの出力端子にドレインが接続され，導通しない電圧にゲートが接続されたトランジスタを有するダミーインバータを有し，
前記第１，第２，ダミー，第３，第４，第５のインバータのゲート幅の比が，ｍ／２：ｍ２：ｍ／２：１：ｍ：ｍ２であり，前記ｍはインバータの増倍率である単相差動変換回路。
【請求項２】
単相入力信号が入力される入力端子と，
正相出力信号が出力される正相出力端子と，
前記正相出力信号と逆相の逆相出力信号が出力される逆相出力端子と，
前記入力端子と正相出力端子との間に設けられ，直列に接続された第１，第２のインバータを少なくとも含む第１のインバータ列と，
前記入力端子と逆相出力端子との間に設けられ，直列に接続された第３，第４，第５のインバータを少なくとも含み，第１のインバータ列よりも段数が１段多い第２のインバータ列とを有し，
前記第１のインバータ列は，さらに，
前記第１のインバータの出力端子にドレインが接続され，導通しない電圧にゲートが接続されたトランジスタを有するトランジスタを有する第１のダミーインバータと，前記第１のインバータの出力端子にゲートが接続されたトランジスタを有する第２のダミーインバータとを有し，
前記第１，第２，第１のダミー，第２のダミー，第３，第４，第５のインバータのゲート幅の比が，ｍ：ｍ２：ｍ：ｍ２：１：ｍ：ｍ２であり，前記ｍはインバータの増倍率である単相差動変換回路。
【請求項３】
請求項１または２において，
前記第２，第３のインバータの出力端子は，同じ負荷容量を有する前記正相出力端子と逆相出力端子にそれぞれ接続されている単相差動変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，単相入力信号を差動出力信号に変換する単相差動変換回路に関する。
【背景技術】
【０００２】
単相差動変換回路は，単相の入力信号から正相出力信号とそれと逆相の逆相出力信号とからなる差動出力信号を生成する回路である。単相差動変換回路は，一般に，単相入力信号を偶数段のインバータ列を通過させて正相出力信号を生成し，同じ単相入力信号を奇数段のインバータ列を通過させて正相出力信号とは位相が逆相であり差動の関係をもつ逆相出力信号を生成する。そのため，単相差動変換回路内の正相側と逆相側とでインバータ列の段数が異なり，正相出力信号と逆相出力信号とで位相を一致させることができない。上記の偶数段と奇数段とが逆になっても同じである。
【０００３】
ここで位相が一致するとは，正相出力信号と逆相出力信号とがちょうど１８０°の位相差を有することを意味する。１８０°の位相差からのずれが位相ずれに対応する。 
【０００４】
このような位相ずれをなくすために，インバータの段数が少ない方に遅延回路を挿入したり，インバータの段数が少ないほうのインバータの遅延時間を長くしたりすることが提案されている。例えば，特許文献１，２などである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３４５６８３号公報
【特許文献２】特開平７−７４７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし，遅延回路を挿入することで位相を一致させるためには，遅延回路の遅延量を正確に設定する必要があり，トランジスタデバイスの製造ばらつきを吸収することは困難である。また，インバータの遅延時間を長く調整することも同様に容易ではない。
【０００７】
そこで，本発明の目的は，正相出力信号と逆相出力信号の位相を一致させた単相差動変換回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の側面は，
単相入力信号が入力される入力端子と，
正相出力信号が出力される正相出力端子と，
前記正相出力信号と差動関係にある逆相出力信号が出力される逆相出力端子と，
前記入力端子と正相出力端子との間に設けられ，直列に接続された第１，第２のインバータを少なくとも含む第１のインバータ列と，
前記入力端子と逆相出力端子との間に設けられ，直列に接続された第３，第４，第５のインバータを少なくとも含み、第１のインバータ列よりも段数が１段多い第２のインバータ列とを有し，
前記第１のインバータ列は，さらに，前記第１のインバータの出力端子にドレインが接続され，導通しない電圧にゲートが接続されたトランジスタを有するダミーインバータを有する。
【０００９】
第１の構成において好ましくは，前記第１，第２，ダミー，第３，第４，第５のインバータのゲート幅の比が，ｍ／２：ｍ２：ｍ／２：１：ｍ：ｍ２であり，前記ｍはインバータの増倍率である。
【００１０】
本発明の第２の側面は
単相入力信号が入力される入力端子と，
正相出力信号が出力される正相出力端子と，
前記正相出力信号と逆相の逆相出力信号が出力される逆相出力端子と，
前記入力端子と正相出力端子との間に設けられ，直列に接続された第１，第２のインバータを少なくとも含む第１のインバータ列と，
前記入力端子と逆相出力端子との間に設けられ，直列に接続された第３，第４，第５のインバータを少なくとも含み、第１のインバータ列よりも段数が１段多い第２のインバータ列とを有し，
前記第１のインバータ列は，さらに，
前記第１のインバータの出力端子にドレインが接続され，導通しない電圧にゲートが接続されたトランジスタを有するトランジスタを有する第１のダミーインバータと，前記第１のインバータの出力端子にゲートが接続されたトランジスタを有する第２のダミーインバータとを有する。
【００１１】
第２の構成において好ましくは，第１，第２，ダミー，第３，第４，第５のインバータのゲート幅の比が，ｍ／２：ｍ２：ｍ／２：１：ｍ：ｍ２であり，前記ｍはインバータの増倍率である。
【発明の効果】
【００１２】
本発明の第１の構成または第２の構成により，第1のインバータ列の出力信号と第２のインバータ列の出力信号の位相差を，従来より正確に且つ簡単に１８０°とすることができる。
【図面の簡単な説明】
【００１３】
【図１】単相差動変換回路の単相入力信号と正相及び逆相出力信号とを示す図である。
【図２】単相差動変換回路の一例を示す図である。
【図３】第１の本実施の形態における単相差動変換回路の回路図である。
【図４】インバータの出力遅延特性について説明する図である。
【図５】ＭＯＳトランジスタのゲート容量とドレイン容量とを説明する図である。
【図６】トランジスタのゲート幅とフィンガー数との関係について説明する図である。
【図７】第１の実施の形態の単相差動変換回路のシミュレーション結果を示す図である。
【図８】図７の比較例の回路図である。
【図９】第１の実施の形態の単相差動変換回路の具体例の回路図である。
【図１０】第１の実施の形態の単相差動変換回路の具体例の回路図である。
【図１１】第２の本実施の形態における単相差動変換回路の回路図である。
【図１２】第２の実施の形態の単相差動変換回路の具体例の回路図である。
【図１３】第２の実施の形態の単相差動変換回路の具体例の回路図である。
【発明を実施するための形態】
【００１４】
以下，図面を参照して本実施の形態を説明する。
【００１５】
図１は，単相差動変換回路の単相入力信号と正相及び逆相出力信号とを示す図である。単相入力信号ＩＮは，図に示されるとおり，例えばＨレベルとＬレベルを交互に繰り返すクロック信号である。単相差動変換回路１０は，この単相の入力信号ＩＮを入力し，互いに位相が逆相で差動関係にある正相出力信号ＯＵＴｐと逆相出力信号ＯＵＴｘとを出力する。両出力信号ＯＵＴｐ，ＯＵＴｘが，１８０°の位相差で位相が一致していることが理想的である。
【００１６】
図２は，単相差動変換回路の一例を示す図である。単相差動変換回路１０は，正相側に２つのインバータＩＮＶ１，ＩＮＶ２を有し，逆相側に３つのインバータＩＮＶ３，ＩＮＶ４，ＩＮＶ５を有する。つまり，正相側に偶数段のインバータを，逆相側に奇数段のインバータを有する。その結果，出力信号ＯＵＴｐ，ＯＵＴｘは逆相信号になる。
【００１７】
ただし，正相側と逆相側とでインバータの段数が異なるため，上記の例では，正相出力信号ＯＵＴｐの位相が，逆相出力信号ＯＵＴｘの位相よりも１８０°＋α進んでいる。このαが位相ずれになっている。
【００１８】
図３は，第１の本実施の形態における単相差動変換回路の回路図である。この単相差動変換回路１０は，単相入力信号ＩＮが入力される入力端子１１と，正相出力信号ＯＵＴｐが出力される正相出力端子１２と，正相出力信号と差動関係にある逆相出力信号ＯＵＴｘが出力される逆相出力端子１３とを有する。さらに，単相差動変換回路１０は，入力端子１１と逆相出力端子１３との間に設けられ，ゲート幅ＧＷがａ，ｍａ，ｍ２ａ（ゲート幅比が１：ｍ：ｍ２）のトランジスタをそれぞれ有する第３，第４，第５のインバータＩＮＶ３，ＩＮＶ４，ＩＮＶ５を含む第２のインバータ列を有する。これらのインバータは直列に接続されている。また，単相差動変換回路１０は，入力端子１１と正相出力端子１２との間に設けられ，ゲート幅がｍａ／２，ｍ２ａ（ゲート幅比がｍ／２：ｍ２）のトランジスタをそれぞれ有する第１，第２のインバータＩＮＶ１，ＩＮＶ２を含む第１のインバータ列と，第１のインバータＩＮＶ１の出力端子ｎ１にドレインｄｎ１が接続され且つソースとゲートが接続されゲート幅がｍａ／２のトランジスタを有するダミーインバータＤＩＮＶ１とを有する。第１，第２のインバータも直列に接続されている。
【００１９】
ここで，ａはある１単位のゲート幅を，ｍは増倍数（正の数）をあらわす。もし，増倍数ｍをｍ＝１にすると，第１〜第５のインバータのトランジスタのゲート幅ＧＷ１〜ＧＷ５は，ａ／２，ａ，ａ，ａ，ａになり，ダミーインバータのトランジスタのゲート幅ＧＷｄは，ａ／２になる。そして，単位ゲート幅ａをａ＝２とすると，上記のゲート幅ＧＷ１〜ＧＷ５は，１，２，２，２，２になり，ゲート幅ＧＷｄは１になる。
【００２０】
第１のインバータＩＮＶ１は，それぞれゲート幅ＧＷ１＝ｍａ／２を有するＰチャネルＭＯＳトランジスタＰ１と，ＮチャネルＭＯＳトランジスタＮ１とを有する。ＰチャネルＭＯＳトランジスタＰ１のソースは高い電源Ｖｄｄに接続され，ＮチャネルＭＯＳトランジスタのソースは低い電圧（グランドＧＮＤ）に接続され，ゲートとドレインがそれぞれ互いに接続されている。トランジスタＰ１，Ｎ１からなるＣＭＯＳインバータは，ゲート端子ｇ１が入力端子，ドレイン端子ｄ１が出力端子になる。
【００２１】
第２〜第５のインバータＩＮＶ２〜ＩＮＶ５も，第１のインバータＩＮＶ１と同様にＣＭＯＳインバータである。ただし，各トランジスタのゲート幅ＧＷは，図中に示したような関係になっている。そして，第１のインバータＩＮＶ１の出力端子ｎ１は，第２のインバータＩＮＶ２の入力端子ｇ２に接続されている。第３，第４，第５のインバータＩＮＶ３〜５の出力端子及び入力端子も同様に接続されている。
【００２２】
さらに，ダミーインバータＤＩＮＶ１は，それぞれゲート幅ＧＷｄ＝ｍａ／２のＰチャネルＭＯＳトランジスタＤＰ１と，ＮチャネルＭＯＳトランジスタＤＮ１とを有し，両トランジスタのドレインｄｎ１が接続されている。そして，第１のインバータＩＮＶ１の出力端子ｎ１にはダミーインバータＤＩＮＶ１のトランジスタＤＰ１，ＤＮ１のドレインｄｎ１に接続され，ダミーインバータＤＩＮＶ１のトランジスタＤＰ１のゲートはＤＰ1のソースに，ＤＮ１のゲートはＤＮ１のソースに接続されている。つまり，ダミーインバータＤＩＮＶ１のドレイン容量は第１のインバータＩＮＶ１の出力端子ｎ１に接続されるが，ダミーインバータＤＩＮＶ１のゲート容量は第１のインバータＩＮＶ１の出力端子ｎ１には接続されない。なお，ダミーインバータＤＩＮＶ１のトランジスタＤＰ１，ＤＮ１のゲートは，それぞれのソースに接続されるのが望ましいが，トランジスタを導通させない固定電圧にゲートが接続されればよい。その結果，第１のインバータＩＮＶ１の出力端子ｎ１には，自身ＩＮＶ１のドレイン容量と，ダミーインバータＤＩＮＶ１のドレイン容量と，第２のインバータＩＮＶ２のゲート容量とが接続される。第３のインバータＩＮＶ３の出力端子ｎ３には，自身ＩＮＶ３のドレイン容量と，第４のインバータＩＮＶ４のゲート容量とが接続される。第４のインバータＩＮＶの出力端子ｎ４にも同様の容量が接続される。
【００２３】
また，正相側の最終段のインバータＩＮＶ２と，逆相側の最終段のインバータＩＮＶ５とは，同じゲート幅ＧＷ２＝ＧＷ５＝ｍ２ａを有する。正相出力端子１２と逆相出力端子１３とには，同等の負荷容量が接続される。したがって，両インバータＩＮＶ２，ＩＮＶ５のトランジスタのゲート幅を同等にしておけば，両インバータＩＮＶ２，ＩＮＶ５の遅延時間を同等にすることができる。
【００２４】
図４は，インバータの出力遅延特性について説明する図である。図４の回路は，前段のインバータＩｎｖ１と，後段のインバータＩｎｖ２とを有し，インバータＩｎｖ１はＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１とを有し，インバータＩｎｖ２はＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ２とを有する。
【００２５】
そして，インバータＩｎｖ１のトランジスタＰＭ１，ＮＭ１のドレインが接続され，その接続されたドレインである出力ノードｎ１が，インバータＩｎｖ２の入力ゲートに接続されている。したがって，出力ノードｎ１には，インバータＩｎｖ１のトランジスタＰＭ１，ＮＭ１のドレイン容量Ｃｄと，インバータＩｎｖ２のトランジスタＰＭ２，ＮＭ２のゲート容量Ｃｇとが接続され，これらの容量が遅延時間に影響を与える。さらに，トランジスタＰＭ１が導通状態になり，駆動電流Ｉｄｒが流れる場合は，トランジスタＰＭ１の出力抵抗が遅延時間に影響を与える。トランジスタＮＭ１が導通状態になる場合は，トランジスタＮＭ１の出力抵抗が遅延時間に影響を与える。
【００２６】
図５は，ＭＯＳトランジスタのゲート容量Ｃｇとドレイン容量Ｃｄとを説明する図である。図５（Ａ）は，ＮチャネルのＭＯＳトランジスタＮＭ１と，それに形成される寄生的なゲート容量Ｃｇとドレイン容量Ｃｄとを示している。図５（Ｂ）はＭＯＳトランジスタＮＭ１の断面構造を示している。例えば，Ｐ型基板２０の表面にゲート絶縁膜２１とゲート電極２２とが設けられ，ゲート電極２２の両側にＮ型のドレイン領域２３とソース領域２４とが設けられている。基板２０は，グランドＧＮＤに接続され，ソース領域２４もグランドＧＮＤに接続されている。また，ドレイン領域２３は，ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタ（図示せず）のドレインに接続されている。
【００２７】
図４に戻り，いま仮に，インバータＩｎｖ１の両トランジスタＰＭ１，ＮＭ１のゲート幅をＧＷ１＝ａ１とし，インバータＩｎｖ２の両トランジスタＰＭ２，ＮＭ２のゲート幅をＧＷ２＝ａ２とする。トランジスタのゲート容量とドレイン容量はトランジスタのゲート幅に比例し，出力抵抗はトランジスタのゲート幅に反比例する。したがって，インバータＩｎｖ１の出力端子ｎ１がグランド電位ＧＮＤから電源電圧Ｖｄｄまで立ち上がるときのＣＲ時定数は，
ＣＲ＝（Ｒｄt／ａ１）×（Ｃｄt×ａ１＋Ｃｇt×ａ２）                      （１）
上記の式で，Ｃｇt，Ｃｄt、Ｒｄtは，ゲート幅が単位長さのときゲート容量、ドレイン容量、出力抵抗の値である。
【００２８】
上記の式（１）から理解できるとおり，ＣＭＯＳインバータのトランジスタのゲート幅を大きくすると，出力抵抗は低下するが，そのゲート容量とドレイン容量は増大する。
【００２９】
次に，図３の単相差動変換回路の遅延時間について説明する。図３の回路では，正相側と逆相側の最終段のインバータＩＮＶ２，ＩＮＶ５は，同じゲート幅ｍ２ａにされている。これにより，出力端子１２，１３に同じような出力容量が接続された場合，両インバータＩＮＶ２，ＩＮＶ５の出力信号の遅延時間は同程度になる。そこで，最終段のインバータの遅延特性を除いた正相側と逆相側の遅延特性，すなわちＣＲ時定数について以下説明する。
【００３０】
まず，逆相側のＣＲ時定数ＣＲｘは，インバータＩＮＶ３の出力信号のＣＲ時定数とインバータＩＮＶ４の出力信号のＣＲ時定数の和である。逆相側のインバータＩＮＶ３〜ＩＮＶ５のゲート幅ＧＷがａ，ｍａ，ｍ２ａであるので，ＣＲｘは，
ＣＲｘ
＝（Ｒｄt／ａ）×（Ｃｄt×ａ＋Ｃｇt×ｍａ）＋（Ｒｄt／ｍａ）×（Ｃｄt×ｍａ＋Ｃｇt×ｍ２ａ）
＝（ＲｄtＣｄt＋ｍＲｄtＣｇt）＋（ＲｄtＣｄt＋ｍＲｄtＣｇt）
＝２ＲｄtＣｄt＋２ｍＲｄtＣｇt                                            （２）
つまり，インバータＩＮＶ３，ＩＮＶ４のＣＲ時定数は等しく，両者を合計したＣＲ時定数は上記の式（２）のとおりである。
【００３１】
一方，正相側のＣＲ時定数ＣＲｐは，インバータＩＮＶ１の出力信号のＣＲ時定数である。インバータＩＮＶ１の出力端子ｎ１には，自身ＩＮＶ１のドレイン容量とダミーインバータＤＩＮＶ１のドレイン容量とインバータＩＮＶ２のゲート容量とが接続されているので，正相側のＣＲ時定数ＣＲｐは，以下のとおりである。
ＣＲｐ＝（２Ｒｄt／ｍａ）×｛（Ｃｄt×ｍａ／２）＋（Ｃｄt×ｍａ／２）＋Ｃｇt×ｍ２ａ｝
＝２ＲｄtＣｄt＋２ｍＲｄtＣｇt                                      （３）
第１のインバータＩＮＶ１とダミーインバータＤＩＮＶ１のゲート幅ＧＷ１を，第２のインバータＩＮＶ２のゲート幅ＧＷ２の１／（２ｍ）倍にすることで，正相側のＣＲ時定数を逆相側と等しくすることができる。
【００３２】
このように，上記式（２）（３）は等しいＣＲ時定数になっている。その結果，図３の第１の実施の形態の単相差動変換回路では，正相側の正相出力信号ＯＵＴｐと逆相側の逆相出力信号ＯＵＴｘの位相が，ちょうど１８０°の位相差を有し，その位相差から位相ずれのない逆相関係になる。
【００３３】
上記の式（１）から理解できるとおり，ＣＭＯＳインバータのトランジスタのゲート幅を大きくすると，出力抵抗は低下するが，そのゲート容量とドレイン容量は増大する。そこで，図３の単相差動変換回路では，逆相側の第４〜第６のインバータのゲート幅が，初段のＧＷ３＝ａから，次段のＧＷ４＝ｍａ，その次段のＧＷ５＝ｍ２ａと，増倍率ｍで増える等比数列になっている。このように設定することで，インバータＩＮＶ４，ＩＮＶ５のそれぞれのＣＲ時定数を互いに等しくすることができる。
【００３４】
一方，正相側の第１のインバータＩＮＶ１の出力端子ｎ１には，第２のインバータＩＮＶ２のゲートと，ダミーインバータＤＩＮＶ１のドレインとが接続されているので，上記式（３）のようなＣＲ時定数となる。このＣＲ時定数は，逆相側の式（２）と等しくなる。
【００３５】
さらに，上記式（２）（３）のＣＲ時定数ＣＲｐ，ＣＲｘは，増倍率ｍを含んでいるが，正相CR時定数＝逆相CR時定数という関係は容量Ｃｇｔ，Ｃｄｔ，出力抵抗Ｒｄｔ，単位ゲート幅ａの値によらず成立する。このことは，プロセスばらつきによりトランジスタの諸特性がばらついても，正相逆相の位相ずれに影響がないことを意味する。したがって，プロセスばらつきに依存しないで正相出力信号と逆相出力信号とが１８０度°の位相差で一致する。
【００３６】
図６は，トランジスタのゲート幅とフィンガー数との関係について説明する図である。図６には，３種類のトランジスタの平面図が示されている。図６（Ａ）は，ゲート電極Ｇの両側にドレインＤとソースＳとが設けられ，ゲート幅がＧＷ＝１の例である。ゲート幅は，ゲート電極のソース，ドレインと面している領域の幅である。
【００３７】
図６（Ｂ）は，ゲート幅がＧＷ＝２の例であり，ドレインＤの両側にソースＳがそれぞれ配置され，ドレインＤと両側のソースＳとの間にゲート電極Ｇが１本ずつ設けられている。このトランジスタは，図６（Ａ）のトランジスタのゲート電極Ｇが２本設けられた構造と同じである。
【００３８】
そして，図６（Ｃ）は，ゲート幅がＧＷ＝２の例であり，ゲート電極Ｇは１本であるが，図６（Ａ）のトランジスタのゲート電極Ｇの２倍の長さを有する。
【００３９】
一般に，図６（Ｂ）に示した構造のトランジスタを１単位として，この構造のトランジスタをＮ個並列に設け，ゲートＧ，ドレインＤ，ソースＳを並列に接続すれば，ゲート幅ＧＷを大きくすることができる。そこで，この１単位のトランジスタをＮ個並列に設けたトランジスタを，フィンガー数Ｎのトランジスタと称する。
【００４０】
上述してきたゲート幅ＧＷは，上記のフィンガー数Ｎに置き換えて，第１〜第５のインバータのトランジスタの構造を定義することもできる。その場合は，ゲート容量Ｃｇとドレイン容量Ｃｄはフィンガー数Ｎに比例し，出力抵抗Ｒｄはフィンガー数Ｎに反比例する。
【００４１】
図７は，第１の実施の形態の単相差動変換回路のシミュレーション結果を示す図である。図７（Ａ）は図３の実施の形態例，図７（Ｂ）（Ｃ）は比較例である。それぞれ，正相出力信号ＯＵＴｐと逆相出力信号ＯＵＴｘの波形が示されている。実線が正相出力信号，破線が逆相出力信号であり，いずれの波形も，Ｌレベル（０Ｖ）とＨレベル（１．２Ｖ）との間を上下するクロック信号である。
【００４２】
図７（Ａ）の実施の形態例では，Ｌ，Ｈレベルの中間電圧０．６Ｖでの正相，逆相信号の時間差が，２．４ｐｓである。それに対して，図７（Ｂ）（Ｃ）の比較例では，時間差が５．５ｐｓ，１０．２ｐｓと長くなっている。
【００４３】
図７（Ａ）の実施の形態例では，図３において，ｍ＝１，ａ＝４にした例であり，インバータＩＮＶ１，ＤＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４，ＩＮＶ５のゲート幅（またはフィンガー数）が２，２，４，４，４，４の例である。
【００４４】
図８は，図７の比較例の回路図である。この比較例は，５つのインバータＩＮＶ１〜ＩＮＶ５からなる。図７（Ｂ）の比較例は，５つのインバータのトランジスタのゲート幅ＧＷが全て４の例であり，図７（Ｃ）の比較例は，インバータＩＮＶ１のみゲート幅ＧＷが２で，それ以外のインバータＩＮＶ２〜ＩＮＶ５のトランジスタのゲート幅ＧＷが４の例である。つまり，図７（Ｃ）の比較例は，第１のインバータＩＮＶ１のゲート幅を小さくして遅延時間を長くした例である。
【００４５】
図９，図１０は，第１の実施の形態の単相差動変換回路の具体例の回路図である。いずれも，第１のインバータＩＮＶ１と，ダミーインバータＤＩＮＶ１と，第２〜第５のインバータＩＮＶ２〜ＩＮＶ５とを有し，それらのインバータのトランジスタのゲート幅ＧＷが，図中に示されている。
【００４６】
図９（Ａ）の具体例では，ｍ＝１，ａ＝２の例であり，ＧＷ１，ＧＷｄ，ＧＷ２，ＧＷ３，ＧＷ４，ＧＷ５が，１，１，２，２，２，２である。図９（Ｂ）の具体例では，ｍ＝２，ａ＝１の例であり，ＧＷ１，ＧＷｄ，ＧＷ２，ＧＷ３，ＧＷ４，ＧＷ５が，１，１，４，１，２，４である。さらに，図１０の具体例では，ｍ＝１／２，ａ＝４の例であり，ＧＷ１，ＧＷｄ，ＧＷ２，ＧＷ３，ＧＷ４，ＧＷ５が，１，１，１，４，２，１である。
【００４７】
上記以外にも，ＧＷ１，ＧＷｄ，ＧＷ２，ＧＷ３，ＧＷ４，ＧＷ５が，２，２，１６，１，４，１６の例（ｍ＝４，ａ＝１），３，３，１８，２，６，１８の例（ｍ＝３，ａ＝２）も可能である。ただし，整数比が大きくなると，図６の単位トランジスタの個数が増えるので余り好ましくない。
【００４８】
図３の単相差動変換回路１０は，正相側の２つのインバータと１つのダミーインバータに加えて，また，逆相側の３つのインバータに加えて，例えばＭ個のインバータがそれぞれの入力または出力に追加されていてもよい。ただし，それぞれ追加されるＭ個のインバータによるＣＲ時定数は等しいことが要求される。さらに，正相側の第１のインバータ列よりも逆相側の第２のインバータ列のほうがインバータの段数が１段多い。また，図３の単相差動変換回路１０は，高周波の単相信号を差動信号に変換する場合は，増倍率ｍがｍ＞１であることが望ましい。ｍ＞１にすることで，後段のインバータほどゲート幅が大きくなり，高周波信号を適切に駆動することができるからである。ただし，ｍ＜1の場合であっても，単相差動変換回路の正相出力，逆相出力に，駆動能力が大きく遅延時間が等しいインバータ回路をそれぞれ設けることで高周波信号を駆動することが可能である。
【００４９】
図１１は，第２の実施の形態における単相差動変換回路の回路図である。この単相差動変換回路１０は，図３の第１の実施の形態と同様に，入力端子１１と正相出力端子１２との間に，第１，第２のインバータＩＮＶ１１，ＩＮＶ１２を有し，入力端子１１と逆相出力端子１３との間に，第３，第４，第５のインバータＩＮＶ３，ＩＮＶ４，ＩＮＶ５を有する。そして，第１のインバータＩＮＶ１１の出力端子ｎ１１に，ゲートとソースが接続された第１のダミーインバータＤＩＮＶ１１のドレイン端子ｄｎ１１と，第２のダミーインバータＤＩＮＶ１２のゲート端子ｄｇ１２とが接続されている。第２のインバータＤＩＮＶ１２のドレイン端子は，第１〜第５のインバータＩＮＶ１１〜ＩＮＶ１５の端子と第１のダミーインバータＤＩＮＶ１の端子のいずれにも接続されていない。ただし，第２のインバータＤＩＮＶ１２のドレイン端子は，図示しない他の出力端子に接続されていてもよい。  そして，それぞれのインバータのゲート幅ＧＷの関係は，図示されるとおり，ＧＷ１１＝ｍａ，ＧＷｄ１１＝ｍａ，ＧＷｄ１２＝ｍ２ａ，ＧＷ１２＝ｍ２ａ，ＧＷ１３＝ａ，ＧＷ１４＝ｍａ，ＧＷ１５＝ｍ２ａである。つまり，図１１の単相差動変換回路のインバータＩＮＶ１２，ＩＮＶ１３，ＩＮＶ１４，ＩＮＶ１５のゲート幅は，図３の第１の実施の形態と同じである。ただし，図１１の単相差動変換回路の場合は，第１のインバータＩＮＶ１のゲート幅ＧＷ１１がｍａと図４の例より大きくなり，それに対応して，２つのダミーインバータＤＩＮＶ１１，ＤＩＮＶ１２のドレイン容量とゲート容量が第１のインバータＩＮＶ１の出力端子ｎ１１に接続されている。
【００５０】
図１１の単相差動変換回路において，正相側のＣＲ時定数ＣＲｐと，逆相側のＣＲ時定数ＣＲｘとは以下のとおりである。ＣＲｘは上記の式（２）と同じである。
ＣＲｐ
＝（Ｒｄt／ｍａ）×｛（Ｃｄt×ｍａ）＋（Ｃｄt×ｍａ）＋（Ｃｇt×ｍ２ａ）＋（Ｃｇt×ｍ２ａ）｝
＝２ＲｄtＣｄt＋２ｍＲｄtＣｇt                                            （４）
ＣＲｘ
＝（Ｒｄt／ａ）×（Ｃｄt×ａ＋Ｃｇt×ｍａ）＋（Ｒｄt／ｍａ）×（Ｃｄt×ｍａ＋Ｃｇt×ｍ２ａ）
＝（ＲｄtＣｄt＋ｍＲｄtＣｇt）＋（ＲｄtＣｄt＋ｍＲｄtＣｇt）
＝２ＲｄtＣｄt＋２ｍＲｄtＣｇt                                            （２）
上記の通り，ＣＲｐ＝ＣＲｘとなり，正相側の遅延時間と逆相側の遅延時間とが等しくなる。しかも正相CR時定数＝逆相CR時定数という関係はＣｇｔ，Ｃｄｔ，Ｒｄｔ，ａの値によらず成立する。これによりプロセスばらつきによる遅延時間のばらつきはなく，プロセスばらつきにかかわりなく正相出力信号と逆相出力信号とが１８０°の位相差で一致する。
【００５１】
図１２，図１３は，第２の実施の形態の単相差動変換回路の具体例の回路図である。いずれも，第１〜第５のインバータＩＮＶ１１〜ＩＮＶ１５と，第１のダミーインバータＤＩＮＶ１１と，第２のダミーインバータＤＩＮＶ１２とを有し，それらのインバータのトランジスタのゲート幅ＧＷが，図中に示されている。
【００５２】
図１２（Ａ）の具体例では，ｍ＝１，ａ＝２の例であり，ＧＷ１１，ＧＷｄ１１，ＧＷｄ１２，ＧＷ１２，ＧＷ１３，ＧＷ１４，ＧＷ１５が，２，２，２，２，２，２，２である。つまり，この具体例では，全てのインバータのトランジスタサイズを等しく設定することができる。
【００５３】
図１２（Ｂ）の具体例では，ｍ＝２，ａ＝１の例であり，ＧＷ１１，ＧＷｄ１１，ＧＷｄ１２，ＧＷ１２，ＧＷ１３，ＧＷ１４，ＧＷ１５が，２，２，４，４，１，２，４である。この例では，最終段のトランジスタサイズが大きくなるので，高周波信号には適している。
【００５４】
さらに，図１３の具体例では，ｍ＝１／２，ａ＝４の例であり，ＧＷ１１，ＧＷｄ１１，ＧＷｄ１２，ＧＷ１２，ＧＷ１３，ＧＷ１４，ＧＷ１５が，２，２，１，１，４，２，１である。
【００５５】
上記のどの組み合わせでも，正相側と逆相側の遅延時間が等しくなり，正相出力信号と逆相出力信号との間の位相差が正確に１８０°になる。
【００５６】
第２の実施の形態の場合も，図１１に示したインバータに加えて，正相側と逆相側の入力または出力にそれぞれ同じインバータを追加してもよい。ただし，それぞれ追加されるインバータによるＣＲ時定数は等しいことが要求される。さらに，正相側の第１のインバータ列よりも逆相側の第２のインバータ列のほうがインバータの段数が１段多い。
【符号の説明】
【００５７】
１１：入力端子                  １２：正相出力端子
１３：逆相出力端子
ＩＮ：単相入力信号              ＯＵＴｐ：正相出力信号
ＯＵＴｘ：逆相出力信号
ＩＮＶ１〜ＩＮＶ５：第１〜第５のインバータ
ＤＩＮＶ１：ダミーインバータ
ＩＮＶ１１〜ＩＮＶ１５:第２の実施形態における第１〜第５のインバータ
ＤＩＮＶ１１〜ＤＩＮＶ１２:第２の実施形態における第１〜第２のダミーインバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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