(57)【特許請求の範囲】
【請求項１】
複数の発光素子と、
駆動オン／オフ指令信号に基づき前記発光素子をオン／オフ駆動する駆動回路と、
前記駆動オン／オフ指令信号とは異なる論理状態に任意に設定されたモード変換指令信号に基づき、基準信号を生成するためのレギュレータを有する付帯回路と、
を備えた光プリントヘッドであって、
前記駆動回路は、
前記モード変換指令信号を生成するモード変換指令手段と、
前記モード変換指令手段により生成された前記モード変換指令信号、及び前記付帯回路により生成された前記基準信号に基づき、前記発光素子に対する駆動量を指令する駆動量指令信号を出力する駆動量指令手段と、
前記駆動オン／オフ指令信号、及び前記駆動量指令信号に基づき、前記発光素子をオン／オフ駆動する駆動手段と、
前記モード変換指令手段により生成された前記モード変換指令信号を前記付帯回路へ出力する出力端子と、
を有し、
前記モード変換指令信号は、
前記レギュレータの動作／停止を制御することを特徴とする光プリントヘッド。
【請求項２】
前記モード変換指令信号は、前記付帯回路による前記駆動回路の静的消費電流を遮断するスタンバイ信号であり、
前記レギュレータは、
前記付帯回路に入力されたスタンバイ信号により前記付帯回路の静的消費電流を切り替え可能とすることを特徴とする請求項１記載の光プリントヘッド。
【請求項３】
前記付帯回路は、
前記基準信号として基準電圧を生成して前記駆動量指令手段へ与える基準電圧発生回路であることを特徴とする請求項１又は２記載の光プリントヘッド。
【請求項４】
前記モード変換指令信号は、前記レギュレータに入力されていることを特徴とする請求項１〜３のいずれか１項に記載の光プリントヘッド。
【請求項５】
前記付帯回路は、
前記モード変換指令信号に基づき、前記レギュレータへの電源電圧の供給／停止を切り替えるスイッチ素子を備えたことを特徴とする請求項１〜４のいずれか１項に記載の光プリントヘッド。
【請求項６】
前記付帯回路は、前記付帯回路の電源電圧が正常動作範囲内にあるか否かを判定するリセット回路を備え、
前記駆動回路は、第１の電源電圧の印加により動作し、
前記付帯回路は、第１の電源電圧とは異なる第２の電源電圧の印加により動作することを特徴とする請求項１〜４のいずれか１項に記載の光プリントヘッド。
【請求項７】
複数の発光素子と、
第１の電源電圧の印加により動作し、駆動オン／オフ指令信号に基づき前記発光素子をオン／オフ駆動する駆動回路と、
前記第１の電源電圧とは異なる第２の電源電圧が印加されると動作し、前記第２の電源電圧に基づいて基準信号を生成する基準信号生成手段と、
前記第２の電源電圧が印加されると動作し、前記駆動オン／オフ指令信号に基づき前記駆動回路に対する付帯的な処理を行う付帯回路と、
を備えた光プリントヘッドであって、
前記駆動回路は、
前記駆動オン／オフ指令信号とは異なる論理状態に任意に設定されたモード変換指令信号を生成するモード変換指令手段と、
前記モード変換指令手段により生成された前記モード変換指令信号、及び前記基準信号生成手段により生成された前記基準信号に基づき、前記発光素子に対する駆動量を指令する駆動量指令信号を出力する駆動量指令手段と、
前記駆動オン／オフ指令信号、及び前記駆動量指令信号に基づき、前記発光素子をオン／オフ駆動する駆動手段と、
を有し、
前記モード変換指令信号は、
前記基準信号生成手段及び前記付帯回路への前記第２の電源電圧の印加／停止を制御することを特徴とする光プリントヘッド。
【請求項８】
前記付帯回路の第１の信号入力端子と前記駆動回路の第２の信号入力端子とが接続されて、コネクタ端子ピンが共有化されていることを特徴とする請求項７記載の光プリントヘッド。
【請求項９】
前記付帯回路は、
第１の信号入力端子、前記第２の電源電圧が印加される電源端子、及びグランド端子と、
前記第１の信号入力端子と前記グランド端子との間に接続された静電気保護素子を有する入力回路と、
を備えたことを特徴とする請求項７記載の光プリントヘッド。
【請求項１０】
前記付帯回路は、不揮発性メモリであることを特徴とする請求項７記載の光プリントヘッド。
【請求項１１】
前記モード変換指令信号は、前記付帯回路による前記駆動回路の静的消費電流を遮断するスタンバイ信号であることを特徴とする請求項７〜１０のいずれか１項に記載の光プリントヘッド。
【請求項１２】
前記駆動量指令手段は、
前記駆動量指令信号として制御電圧を生成して出力する制御電圧発生回路であることを特徴とする請求項１〜１１のいずれか１項に記載の光プリントヘッド。
【請求項１３】
請求項１〜１２のいずれか１項に記載の光プリントヘッドを備えたことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被駆動素子の群、例えば、光源に発光素子（発光ダイオード（以下「ＬＥＤ」という。）、発光サイリスタ等）を用いた電子写真プリンタにおけるＬＥＤの列等を選択的に且つサイクリックに駆動する光プリントヘッドと、これを用いた画像形成装置に関するものである。
【背景技術】
【０００２】
従来、例えば、下記の特許文献１等に記載されているように、電子写真プリンタ等の画像形成装置には、発光素子を多数配列させて露光部を形成したものがある。発光素子としては、ＬＥＤ他、有機エレクトロルミネセンス（以下「有機ＥＬ」という。）、発光サイリスタ等が用いられる。
【０００３】
ＬＥＤを用いたものでは、駆動回路とＬＥＤとが１対１、もしくは１対Ｎ（Ｎ＞１）に対応するように設けられ、ＬＥＤのアノード端子（以下単に「アノード」という。）・カソード端子（以下単に「アノード」という。）間に電流を流すか否かにより、発光／非発光の状態を切り替えている。発光状態におけるＬＥＤの光出力は、駆動電流値により決まるものであり、この駆動電流値を調整することで、露光部への露光エネルギー量を調整している。
【０００４】
前記駆動回路として、ＭＯＳトランジスタを飽和領域で動作させることで定電流特性を持たせ、ＬＥＤの定電流駆動を行うと共に、ＬＥＤの駆動電流値をドット毎に調整可能とすることで、ＬＥＤの光量ばらつきを補正する構成が知られている。
【０００５】
前記ＭＯＳトランジスタを飽和領域で動作させるため、ゲート端子（以下単に「ゲート」という。）及びソース端子（以下単に「ソース」という。）間に所定の電圧を印加させ、この制御電圧値を演算増幅器（以下「オペアンプ」という。）を含む制御回路により発生させることができる。そのため、制御回路に対する駆動電流値を指令するための基準電圧を与えることを目的として、画像形成装置には基準電圧発生回路を備えている。
【０００６】
更に、基準電圧発生回路からの出力電圧に正の温度係数を与えることで、ＬＥＤの温度補償を行う構成も知られている。しかし、この構成では、基準電圧発生回路が駆動回路チップとは別の素子として構成されているので、定常的に静的消費電流が生じる。
【０００７】
又、発光素子アレイと、これを駆動するためのモノリシック集積回路（以下「ＩＣ」という。）で構成されたドライバＩＣ等とが搭載されたＬＥＤヘッド等の光プリントヘッド内には、前記ＬＥＤ光量補正のための補正データを格納するために、ＥＥＰＲＯＭ（Electrically  Erasable  and  Programmable  Read  Only  Memory）等の不揮発性メモリを備えることが通例である。しかし、この不揮発性メモリにおいても、電気的な状態により静的な消費電流が生じる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−１０８４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の光プリントヘッド及びこれを用いた画像形成装置では、次のような課題があった。
【００１０】
高密度に配列された発光素子アレイと接続するために、ドライバＩＣは、いわゆるベアチップの状態でプリント配線板に実装されているため、実装時の故障が起きやすい。
【課題を解決するための手段】
【００１１】
本発明のうちの第１の発明の光プリントヘッドは、複数の発光素子と、駆動オン／オフ指令信号に基づき前記発光素子をオン／オフ駆動する駆動回路と、前記駆動オン／オフ指令信号とは異なる論理状態に任意に設定されたモード変換指令信号に基づき、基準信号を生成するためのレギュレータを有する付帯回路とを備えている。
【００１２】
ここで、前記駆動回路は、前記モード変換指令信号を生成するモード変換指令手段と、前記モード変換指令手段により生成された前記モード変換指令信号、及び前記付帯回路により生成された前記基準信号に基づき、前記発光素子に対する駆動量を指令する駆動量指令信号を出力する駆動量指令手段と、前記駆動オン／オフ指令信号、及び前記駆動量指令信号に基づき、前記発光素子をオン／オフ駆動する駆動手段と、前記モード変換指令手段により生成された前記モード変換指令信号を前記付帯回路へ出力する出力端子とを有し、前記モード変換指令信号は、前記レギュレータの動作／停止を制御している。
【００１３】
本発明のうちの第２の発明の光プリントヘッドは、複数の発光素子と、第１の電源電圧の印加により動作し、駆動オン／オフ指令信号に基づき前記発光素子をオン／オフ駆動する駆動回路と、前記第１の電源電圧とは異なる第２の電源電圧が印加されると動作し、前記第２の電源電圧に基づいて基準信号を生成する基準信号生成手段と、前記第２の電源電圧が印加されると動作し、前記駆動オン／オフ指令信号に基づき前記駆動回路に対する付帯的な処理を行う付帯回路とを備えている。
【００１４】
ここで、前記駆動回路は、前記駆動オン／オフ指令信号とは異なる論理状態に任意に設定されたモード変換指令信号を生成するモード変換指令手段と、前記モード変換指令手段により生成された前記モード変換指令信号、及び前記基準信号生成手段により生成された前記基準信号に基づき、前記発光素子に対する駆動量を指令する駆動量指令信号を出力する駆動量指令手段と、前記駆動オン／オフ指令信号、及び前記駆動量指令信号に基づき、前記発光素子をオン／オフ駆動する駆動手段とを有し、前記モード変換指令信号は、前記基準信号生成手段及び前記付帯回路への前記第２の電源電圧の印加／停止を制御している。
【００１５】
第３の発明の画像形成装置は、複数の発光素子を駆動する前記第１の発明の光プリントヘッドを備えている。
【発明の効果】
【００１６】
第１の発明の光プリントヘッドによれば、駆動回路内で生成したモード変換指令信号等に基づき、駆動量指令手段から駆動量指令信号を出力し、更に、駆動回路内で生成したモード変換指令信号を出力端子から外部へ出力する構成にしたので、駆動回路、及び付帯回路の静的消費電流を遮断することが可能となる。そのため、光プリントヘッドの実装組立て時に、駆動回路に損傷を与えたとしても、損傷された駆動回路を内在した光プリントヘッドを不良として検出することができ、光プリントヘッドの品質レベルを向上させることが可能になる。
【００１７】
第２の発明の光プリントヘッドによれば、第２の電源電圧の印加／遮断により付帯回路の動作／停止を切り替える構成にし、更に、駆動回路内で生成したモード変換指令信号等に基づき、駆動量指令手段から駆動量指令信号を出力する構成にしたので、第１の発明と同様に、駆動回路、及び付帯回路の静的消費電流を遮断することが可能となる。そのため、光プリントヘッドの実装組立て時に、駆動回路に損傷を与えたとしても、損傷された駆動回路を内在した光プリントヘッドを不良として検出することができ、光プリントヘッドの品質レベルを向上させることが可能になる。
【００１８】
第３の発明の画像形成装置によれば、複数の発光素子を駆動する前記発明の光プリントヘッドを備えているので、待機時消費電力を略ゼロとすることができ、大幅な省エネルギーが実現できる。
【図面の簡単な説明】
【００１９】
【図１】図１は本発明の実施例１における図４中のＬＥＤヘッド１３を示す構成図である。
【図２】図２は本発明の実施例１における画像形成装置を示す概略の構成図である。
【図３】図３は図２中のＬＥＤヘッド１３の構成を示す概略の断面図である。
【図４】図４は図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。
【図５】図５は図１中のドライバＩＣ１００の詳細な構成を示すブロック図である。
【図６】図６は図５中のメモリ回路１５１の構成を示す回路図である。
【図７】図７は図５中のマルチプレクサ１６１の構成を示す回路図である。
【図８】図８は図５中のドライバ１８１の構成を示す回路図である。
【図９】図９は図５中の制御回路１４１の構成を示す回路図である。
【図１０】図１０は図５中の制御回路１４２の構成を示す回路図である。
【図１１】図１１は図５中の制御電圧発生回路１７０の構成を示す回路図である。
【図１２】図１２は図１中の基準電圧発生回路７０の構成を示す回路図である。
【図１３】図１３は図３中のＬＥＤヘッド基板ユニットを示す構成図である。
【図１４】図１４は本発明の実施例１のＬＥＤヘッド１３に対して行われる補正データ転送処理と、その後に行われる印刷データ転送の様子を示すタイムチャートである。
【図１５】図１５は図１４のＡ部とＢ部の詳細を示すタイムチャートである。
【図１６】図１６は図１４のＣ部とＤ部の詳細を示すタイムチャートである。
【図１７】図１７は図１４のＥ部とＦ部の詳細を示すタイムチャートである。
【図１８】図１８は図１４のＧ部とＨ部の詳細を示すタイムチャートである。
【図１９】図１９は図１２の基準電圧発生回路７０の変形例を示す回路図である。
【図２０】図２０は本発明の実施例２におけるＬＥＤヘッド１３Ｂを示す構成図である。
【図２１】図２１は図２０中のＥＥＰＲＯＭ６０Ｂの構成を従来構成と対して示す回路図である。
【図２２】図２２は図２０中の基準電圧発生回路７０Ｂの構成を示す回路図である。
【図２３】図２３は本発明の実施例２のＬＥＤヘッド１３Ｂに対して行われる補正データ転送処理とスタンバイ状態の設定シーケンスを示すタイムチャートである。
【発明を実施するための形態】
【００２０】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００２１】
（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す概略の構成図である。
【００２２】
この画像形成装置１は、被駆動素子である発光素子（例えば、ＬＥＤ）を用いた光プリントヘッド（例えば、ＬＥＤヘッド）が搭載された電子写真カラープリンタであり、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４個のプロセスユニット１０−１〜１０−４を有し、これらが記録媒体（例えば、用紙）２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。
【００２３】
プロセスユニット１０−３には、像担持体としての感光体ドラム１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置（例えば、光プリントヘッドであるＬＥＤヘッド）１３が配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像器１４と、感光体ドラム１１上のトナーの顕像を記録媒体２０に転写した後に残留したトナーを除去するクリーニング装置１５が配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達され回転する。
【００２４】
画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４と共に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達され回転する。
【００２５】
プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された転写器２７が配設されている。各転写器２７には、感光体ドラム１１上に付着されたトナーによる顕像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写器２７の表面電位に電位差を持たせるための電圧が印加されている。
【００２６】
プロセスユニット１０−４の下流には、定着器２８が配設されている。定着器２８は、ヒータが内蔵された加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９，３０、排出部のピンチローラ３１，３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着器２８から排出された用紙２０を、排出部のピンチローラ３１，３２と共に挟持し、用紙スタッカ部３３に搬送する。これら定着器２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。
【００２７】
このように構成される画像記録装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写器２７の間に搬送される。その後、用紙２０は、感光体ドラム６１及び転写器２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１０−１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各ＬＥＤヘッド１３により形成された静電潜像を各現像器１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。
【００２８】
このようにして記録面上に各色のトナー像が重ね合わされた後、定着器２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に挟持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。
【００２９】
（ＬＥＤヘッド）
図３は、図２中のＬＥＤヘッドの構成を示す概略の断面図である。
【００３０】
このＬＥＤヘッド１３は、ベース部材１３ａを有し、このベース部材１３ａ上にプリント配線板１３ｂが固定されている。プリント配線板１３ｂ上には、駆動回路等が集積された複数個のチップ状のドライバＩＣ１００と複数個のチップ状のＬＥＤアレイ２００とが熱硬化性樹脂等により固着され、それらの複数個のドライバＩＣ１００と複数個のＬＥＤアレイ２００とが、図示しないボンディングワイヤ等により相互に接続されている。複数個のＬＥＤアレイ１００上には、柱状の光学素子を多数配列してなるロッドレインズアレイ１３ｃが配置され、このロッドレインズアレイ１３ｃがホルダ１３ｄにより固定されている。ベース部材１３ａ、プリント配線板１３ｂ及びホルダ１３ｄは、クランプ部材１３ｅ，１３ｆにより固定されている。
【００３１】
（プリンタ制御回路）
図４は、図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。
【００３２】
このプリンタ制御回路は、画像形成装置１における印字部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、マイクロプロセッサ、読み出し専用メモリ（ＲＯＭ）、随時読み書き可能なメモリ（ＲＡＭ）、信号の入出力を行う入出力ポート、タイマ等によって構成され、図示しない画像処理部からの制御信号ＳＧ１、及びビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によって画像形成装置全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部４０には、プロセスユニット１０−１〜１０−４の４個のＬＥＤヘッド１３、定着器２８のヒータ２８ａ、ドライバ４１，４３、用紙吸入口センサ４５、用紙排出口センサ４６、用紙残量センサ４７、用紙サイズセンサ４８、定着器用温度センサ４９、帯電用高圧電源５０、及び転写用高圧電源５１等が接続されている。ドライバ４１には現像・転写プロセス用モータ（ＰＭ）４２が、ドライバ４３には用紙送りモータ（ＰＭ）４４が、帯電用高圧電源５０には現像器１４が、転写用高圧電源５１には転写器２７が、それぞれ接続されている。
【００３３】
このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、画像処理部からの制御信号ＳＧ１によって印刷指示を受信すると、先ず、温度センサ４９によって定着器２８内のヒータ２８ａが使用可能な温度範囲にあるか否かを検出し、温度範囲になければヒータ２８ａに通電し、使用可能な温度まで定着器２８を加熱する。次に、ドライバ４１を介して現像・転写プロセス用モータ４２を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源５０をオンにし、現像器１４の帯電を行う。
【００３４】
そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ４７、用紙サイズセンサ４８によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ４４はドライバ４３を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ４５が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０を画像形成装置内部の印刷機構内に搬送する。
【００３５】
印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。画像処理部においてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０として各ＬＥＤヘッド１３に転送される。各ＬＥＤヘッド１３は、それぞれ１ドット（ピクセル）の印字のために設けられたＬＥＤを複数個線上に配列したものである。
【００３６】
印刷制御部４０は１ライン分のビデオ信号ＳＧ２を受信すると、各ＬＥＤヘッド１３にラッチ信号ＨＤ−ＬＯＡＤを送信し、印刷データ信号ＨＤ−ＤＡＴＡを各ＬＥＤヘッド１３内に保持させる。又、印刷制御部４０は、画像処理部から次のビデオ信号ＳＧ２を受信している最中においても、各ＬＥＤヘッド１３に保持した印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０について印刷することができる。
【００３７】
なお、印刷制御部４０から各ＬＥＤヘッド１３に送信されるクロック信号ＨＤ−ＣＬＫ、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎ（但し、「−Ｎ」は負論理信号を意味する。）、及び駆動オン／オフ指令信号（例えば、印刷駆動信号）ＨＤ−ＳＴＢ−Ｎの内、クロック信号ＨＤ−ＣＬＫは、印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０をＬＥＤヘッド１３へ送信するための信号である。
【００３８】
ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。各ＬＥＤヘッド１３によって印刷される情報は、マイナス電位に帯電された図示しない各感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像器１４において、マイナス電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。
【００３９】
その後、トナー像は転写器２７へ送られ、一方、転写信号ＳＧ４によってプラス電位に転写用高圧電源５１がオン状態になり、転写器２７は感光体ドラム１１と転写器２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、ヒータ２８ａを内蔵する定着器２８に当接して搬送され、この定着器２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されて画像形成装置１の印刷機構から用紙排出口センサ４６を通過して画像形成装置外部へ排出される。
【００４０】
印刷制御部４０は、用紙サイズセンサ４８、及び用紙吸入口４５の検知に対応して、用紙２０が転写器２７を通過している間だけ転写用高圧電源５１からの電圧を転写器２７に印加する。印刷が終了し、用紙２０が用紙排出口センサ４６を通過すると、帯電用高圧電源５０による現像器１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ４２の回転を停止させる。以後、上記の動作を繰り返す。
【００４１】
（ＬＥＤヘッド）
図１は、本発明の実施例１における図４中のＬＥＤヘッド１３を示す構成図である。
【００４２】
このＬＥＤヘッド１３は、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能な構成になっている。
【００４３】
ＬＥＤヘッド１３は、コネクタ端子ＶＤＤ３に接続された付帯回路である不揮発性メモリ（例えば、ＥＥＰＲＯＭ）６０と、付帯回路である基準電圧生成手段（例えば、基準電圧発生回路）７０とを有し、これらのＥＥＰＲＯＭ６０及び基準電圧発生回路７０に、駆動回路である複数のドライバＩＣ１００（＝１００−１，１００−２，・・・）が接続されている。更に、各ドライバＩＣ１００には、ＬＥＤアレイ２００（＝２００−１，２００−２，・・・）がそれぞれ接続されている。なお、ＥＥＰＲＯＭ６０の入力端子の一部は、ドライバＩＣ１００の入力端子の一部とも接続され、ＬＥＤヘッド１３とコネクタ端子を共用している。
【００４４】
ＥＥＰＲＯＭ６０は、ＬＥＤヘッド１３のコネクタ端子ＶＤＤ３に接続された電源電圧ＶＣＣ用のＶＣＣ端子、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎ端子への入力信号を負論理チップイネーブル信号ＣＥとして入力するＣＥ端子、ストローブ信号である印刷駆動信号ＨＤ−ＳＴＢ−Ｎ端子への信号をシリアルデータＳＩとして入力するＳＩ端子、シリアルクロック信号ＳＣＫを入力するＳＣＫ端子、及びシリアルデータＳＯを出力するＳＯ端子を有し、ＣＥ端子から入力される主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎにより活性化され、シリアルクロック信号ＳＣＫに同期して印刷駆動信号ＨＤ−ＳＴＢ−ＮをシリアルデータＳＩとして入力して格納するための半導体メモリである。主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎは、時分割駆動において奇数（ＯＤＤ）番目のＬＥＤ駆動であるか偶数（ＥＶＥＮ）番目のＬＥＤ駆動であるかの初期状態を設定するための信号である。
【００４５】
基準電圧発生回路７０は、ドライバＩＣ１００−１から供給されるモード変換指令信号（例えば、スタンバイ信号）ＳＴＢＹを入力するＳＴＢＹ端子と、ＬＥＤ駆動のための駆動電流値を指令するための基準信号（例えば、基準電圧）ＶＲＥＦを出力するＶＲＥＦ端子とを有し、ＳＴＢＹ端子から入力されるスタンバイ信号ＳＴＢＹにより活性化され（即ち、内部の動作状態がオン／オフ動作され）、基準電圧ＶＲＥＦを発生してＶＲＥＦ端子から出力し、各ドライバＩＣ１００へ供給する回路である。
【００４６】
本実施例では、被駆動素子であるＬＥＤ２０１，２０２，・・・の総数は４９９２ドットであり、これを構成するために２６個のＬＥＤアレイ２００（＝２００−１，２００−２，・・・）が配列されている。各ＬＥＤアレイ２００は、各々１９２個のＬＥＤ２０１，２０２，・・・を有し、各ＬＥＤアレイ２００内の各ＬＥＤ２００−１，２００−２，・・・において、奇数番目のＬＥＤ２０１，・・・のカソード同士、偶数番目のＬＥＤ２０２，・・・のカソード同士が接続され、隣接して配置される２個のＬＥＤ２０１，２０２，・・・のアノード端子同士が接続されており、奇数番目のＬＥＤ２０１，・・・と偶数番目のＬＥＤ２０２，・・・とは時分割に駆動される。
【００４７】
２６個のＬＥＤアレイ２００（＝２００−１，２００−２，・・・）に対応して、駆動回路である２６個のドライバＩＣ１００（＝１００−１，１００−２，・・・）が配列されている。これらの２６個のドライバＩＣは、同一の回路により構成され、隣接するドライバＩＣ１００−１，１００−２，・・・がカスケード接続（縦続接続）されている。
【００４８】
各ドライバＩＣ１００は、印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０を入力するＤＡＴＡＩ３〜ＤＡＴＡＩ０端子、ラッチ信号ＨＤ−ＬＯＡＤを入力するＬＯＡＤ端子、クロック信号ＨＤ−ＣＬＫを入力するＣＬＫ端子、基準電圧発生回路７０から供給される基準電圧ＶＲＥＦを入力するＶＲＥＦ端子、印刷駆動信号ＨＤ−ＳＴＢ−Ｎを入力するＳＴＢ端子、第１の電源電圧ＶＤＤを入力するＶＤＤ端子、グランドＧＮＤに接続されるＧＮＤ端子、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎを入力するＨＳＹＮＣ端子、スタンバイ信号ＳＴＢＹを基準電圧発生回路７０へ出力する出力端子であるＳＴＢＹ端子、制御信号ＫＤＲＶを出力するＫＤＲＶ端子、データＤＡＴＡＯ３〜ＤＡＴＡＯ０を次段のドライバＩＣ１００へ出力するＤＡＴＡＯ３〜ＤＡＴＡＯ０端子、及び各ＬＥＤアレイ２００内のＬＥＤ２０１，２０２，・・・に対して駆動電流ＤＯ１〜ＤＯ９６を供給するＤＯ１端子〜ＤＯ９６端子を有している。
【００４９】
ここで、ＥＥＰＲＯＭ６０の第１の信号入力端子であるＣＥ端子及びＳＩ端子と、各ドライバＩＣ１００の第２の信号入力端子であるＨＳＹＮＣ端子及びＳＴＢ端子とが接続されて、コネクタ端子ピンが共有化されている。このように接続することにより、ＥＥＰＲＯＭ６０とドライバＩＣ１００とが独立に動作可能となると共に、コネクタ端子ピンの数を削減することができる。
【００５０】
ＬＥＤアレイ２００−１，２００−２，・・・の近傍には、奇数（ＯＤＤ）側と偶数（ＥＶＥＮ）側の２個のパワーＭＯＳトランジスタ（例えば、ＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）が設けられている。奇数（ＯＤＤ）側のＮＭＯＳ２１１のドレイン端子（以下単に「ドレイン」という。）は、奇数側のＬＥＤ２０１，・・・のカソードと共通に接続され、偶数（ＥＶＥＮ）側のＮＭＯＳ２１２のドレインは、偶数側のＬＥＤ２０２，・・・のカソードと共通に接続されている。各ＮＭＯＳ２１１，２１２のソースは、グランドＧＮＤに接続されている。ＮＭＯＳ２１１のゲートは、ドライバＩＣ１００−１のＫＤＲＶ端子から供給される制御信号ＫＤＲＶによりゲート制御（即ち、オン／オフ制御）され、ＮＭＯＳ２１２のゲートは、ドライバＩＣ１００−２のＫＤＲＶ端子から供給される制御信号ＫＤＲＶによりゲート制御（即ち、オン／オフ制御）される構成になっている。
【００５１】
このように構成される図１のＬＥＤヘッド１３における動作を説明する。
図１に示す構成においては、印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０は４本であり、隣接するＬＥＤ８個のうち、奇数番目同士あるいは偶数番目同士の４画素分のデータをクロック信号ＨＤ−ＣＬＫ毎に同時に送出する構成になっている。このため、図４の印刷制御部４０から出力される印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０は、クロック端子ＣＬＫに入力されるクロック信号ＨＤ−ＣＬＫと共に、全ドライバＩＣ１００のＤＡＴＡＩ３端子〜ＤＡＴＡＩ０端子に入力される。ここで印刷データは、前述の総数が４９９２のＬＥＤのうち、奇数側のＬＥＤ２０１，・・・に対応する２４９６ドット分の印刷データが、印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０として後述する各ドライバＩＣ１００内のフリップフロップ回路（以下「ＦＦ」という。）からなるシフトレジスタ中を順次転送される。
【００５２】
次に、ラッチ信号ＨＤ−ＬＯＡＤが全ドライバＩＣ１００のＬＯＡＤ端子に入力され、シフトレジスタ内に格納された前述の２４９６ドット分の印刷データが、各ドライバＩＣ１００内のシフトレジスタを構成する各ＦＦに対応して設けられたラッチ回路にラッチされる。続いて、ラッチ回路にラッチされた印刷データ信号と、印刷駆動信号ＨＤ−ＳＴＢ−Ｎとによって、２４９６ドットの奇数側のＬＥＤ２０１，・・・のうち、高レベル（以下「“Ｈ”レベル」という。）であるＤＯ１，ＤＯ２，・・・端子に対応するものが点灯される。
【００５３】
偶数側のＬＥＤ２０２，・・・に対応する残り２４９６ドット分の印刷データについても、奇数側のＬＥＤ２０１，・・・と同様にして順次、転送、ラッチおよび点灯される。
【００５４】
ここで、前記各ドライバＩＣ１００において、ＶＤＤ端子に印加される電源電圧はＶＤＤであり、典型的な例では５Ｖである。これに対し、前記ＥＥＰＲＯＭ６０のＶＣＣ端子に印加される電源電圧はＶＣＣであり、典型的な例では３．３Ｖが用いられる。このようにする理由は、以下の（１）、（２）の通りである。
【００５５】
（１）  各ドライバＩＣ１００の電源電圧ＶＤＤ
各ＬＥＤ２０１，２０２，・・・の点灯時の順電圧が略１．６Ｖであり、この定電流駆動を行う各ドライバＩＣ１００の駆動電源電圧ＶＤＤとして通常のロジックＬＳＩ（大規模集積回路）の多くで採用されている３．３Ｖでは電圧が不足してしまう。そのため、これより高い５Ｖが選ばれている。
【００５６】
（２）  ＥＥＰＲＯＭ６０の電源電圧ＶＣＣ
不揮発性メモリ（例えば、ＥＥＰＲＯＭ６０）の電源電圧ＶＣＣは、典型例では３．３Ｖが選ばれており、ＬＥＤヘッド１３を制御する図４の印刷制御部４０内の制御回路の電源電圧も、通常のロジックＬＳ１の多くで採用されている電源電圧と同様の３．３Ｖとされ、同じ電源系統に属するように構成されている。このようにするのは、下記の理由による。
【００５７】
ＥＥＰＲＯＭ６０においては、この記憶保持されているデータの誤書き込みを防止するため、内部に自身の電源電圧が正常動作範囲内にあるか否かを判定するリセット回路を備えている。
【００５８】
ＬＥＤヘッド搭載装置の電源投入や電源断時におけるこの素子の電源電圧の立ち上がり、立ち下がり時において、電源電圧が正常動作範囲外にある時は、これを制御している図示しない上位装置（例えば、画像処理部）が誤動作して誤った書き込み指令が入力されるおそれがある。このような場合でも、ＥＥＰＲＯＭ６０内に前記リセット回路を備えることで、書き込み動作は禁止されており、その記憶内容を保持することができる。又、ＥＥＰＲＯＭ６０の電源電圧ＶＣＣが正常動作範囲にある時、図４の印刷制御部４０内の制御回路の電源電圧も同じ電源系統に属するように構成されているので、その電源電圧ＶＣＣも正常動作範囲にあり、誤った書き込み指令信号が発せられるおそれがない。
【００５９】
このように、図１の構成とすることで、ＬＥＤヘッド搭載装置の電源投入や電源断時において、ＥＥＰＲＯＭ６０の記憶データが破壊されることを防止できるように工夫されている。
【００６０】
（ドライバＩＣの全体構成）
図５は、図１中のドライバＩＣ１００の詳細な構成を示すブロック図である。
【００６１】
このドライバＩＣ１００は、カスケード接続された複数のＦＦ１１１（＝ＦＦ１１１Ａ１〜ＦＦ１１１Ａ２５，ＦＦ１１１Ｂ１〜ＦＦ１１１Ｂ２５，ＦＦ１１１Ｃ１〜ＦＦ１１１Ｃ２５，ＦＦ１１１Ｄ１〜ＦＦ１１１Ｄ２５）からなるシフトレジスタ１１０を有している。シフトレジスタ１１０は、クロック入力用端子ＣＬＫから入力されるクロック信号ＨＤ−ＣＬＫに同期して、データ入力用ＤＡＴＡＩ３〜ＤＡＴＡＩ０端子から入力される印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０を取り込んでシフトする回路である。
【００６２】
ここで、ＦＦ１１１Ａ１〜ＦＦ１１１Ａ２５は、カスケード接続されており、ドライバＩＣ１００のデータ入力用ＤＡＴＡＩ０端子はＦＦ１１１Ａ１のデータ入力用Ｄ端子に接続され、ＦＦ１１１Ａ２４とＦＦ１１１１Ａ２５のデータ出力用Ｑ端子はセレクタ１２０のデータ入力用端子Ａ０，Ｂ０に接続され、セレクタ１２０のデータ出力用Ｙ０端子がドライバＩＣ１００のデータ出力用ＤＡＴＡＯ０端子に接続されている。同様に、ＦＦ１１１Ｂ１〜ＦＦ１１１Ｂ２５、ＦＦ１１１Ｃ１〜ＦＦ１１１Ｃ２５、及びＦＦ１１１Ｄ１〜ＦＦ１１１Ｄ２５も、それぞれカスケード接続されており、ドライバＩＣ１００のデータ入力用ＤＡＴＡＩ１端子、ＤＡＴＡＩ２端子、ＤＡＴＡＩ３端子が、ＦＦ１１１Ｂ１、ＦＦ１１１Ｃ１、及びＦＦ１１１Ｄ１のデータ入力用Ｄ端子にそれぞれ接続されている。ＦＦ１１１Ｂ２４とＦＦ１１１Ｂ２５、ＦＦ１１１Ｃ２４とＦＦ１１１Ｃ２５、ＦＦ１１１Ｄ２４とＦＦ１１１Ｄ２５のデータ出力用Ｑ端子も、セレクタ１２０のデータ入力用Ａ１端子、Ａ２端子、Ａ３端子、Ｂ１端子、Ｂ２端子、及びＢ３端子にそれぞれ接続され、セレクタ１２０のデータ出力用Ｙ１端子、Ｙ２端子、及びＹ３端子が、ドライバＩＣ１００のデータ出力用ＤＡＴＡＯ１端子、ＤＡＴＡＯ２端子、及びＤＡＴＡＯ３端子にそれぞれ接続されている。
【００６３】
これにより、ＦＦ１１１Ａ１〜ＦＦ１１１Ａ２５、ＦＦ１１１Ｂ１〜ＦＦ１１１Ｂ２５、ＦＦ１１１Ｃ１〜ＦＦ１１１Ｃ２５、及びＦＦ１１１Ｄ１〜ＦＦ１１１Ｄ２５は、それぞれ２５段のシフトレジスタ１１０を構成しており、セレクタ１２０により、シフトレジスタ１１０のシフト段数を２４段と２５段とに切り替えることが可能な構成になっている。そのため、各ドライバＩＣ１００−１，・・・のデータ出力用ＤＡＴＡＯ０端子〜ＤＡＴＡＯ３端子は、次段のドライバＩＣ１００−２，・・・のデータ入力用ＤＡＴＡＩ０端子〜ＤＡＴＡＩ３端子にそれぞれ接続されることになる。従って、ドライバＩＣ１００−１〜１００−２６の全てで構成されるシフトレジスタ１１０，・・・は、図４の印刷制御部４０から初段のドライバＩＣ１００−１中のドライバ１８１−１に入力される印刷データ信号ＨＤ−ＤＡＴＡ３を、クロック信号ＨＤ−ＣＬＫに同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタを構成している。
【００６４】
シフトレジスタ１１０の出力側には、ラッチ回路部１３０及びメモリ回路部１５０の入力側が接続されている。ラッチ回路部１３０の出力側にはドライバ部１８０が接続され、メモリ回路部１５０の入力側に制御回路１４１が接続され、そのメモリ回路部１５０の出力側にマルチプレクサ部１６０が接続されている。マルチプレクサ部１６０の入力側には、制御回路１４２が接続されている。ドライバＩＣ１００の駆動信号入力用ＳＴＢ端子には、プルアップ抵抗１４３及び論理反転用のインバータ１４４が接続され、更に、ドライバＩＣ１００のラッチ信号入力用ＬＯＡＤ端子に、論理反転用のインバータ１４５が接続されている。インバータ１４４，１４５の出力端子には、２入力の否定論理積回路（以下「ＮＡＮＤ回路」という。）１４６の入力端子が接続され、このＮＡＮＤ回路１４６の出力端子に、ドライバ部１８０の入力側が接続されている。ドライバ部１８０の入力側には、駆動量指令手段（例えば、制御電圧発生回路）１７０も接続されている。
【００６５】
ここで、ラッチ回路部１３０は、ラッチ信号入力用ＬＯＡＤ端子から入力されるラッチ信号ＬＯＡＤ−Ｐ（但し、「−Ｐ」は正論理信号を意味する。）により、シフトレジスタ１１０の出力信号をラッチする回路であり、複数のラッチ回路１３１（＝１３１Ａ１，１３１Ｂ１，１３１Ｃ１，１３１Ｄ１〜１３１Ａ２４，１３１Ｂ２４，１３１Ｃ２４，１３１Ｄ２４）により構成されている。各ラッチ回路１３１は、データ入力用Ｄ端子、ラッチ信号入力用Ｇ端子、及び反転データ出力用ＱＮ端子をそれぞれ有し、これらの出力側に、ドライバ部１８０が接続されている。
【００６６】
メモリ回路部１５０は、制御回路１４１によりアクセス制御され、ＬＥＤの光量ばらつき補正のための補正データ（即ち、ドット補正データ）や各ＬＥＤアレイ２００毎の光量補正データ（即ち、チップ補正データ）、もしくは各ドライバＩＣ１００毎の固有データを格納するものである。このメモリ回路部１５０は、複数のメモリ回路１５１（＝１５１Ａ１，１５１Ｂ１，１５１Ｃ１，１５１Ｄ１〜１５１Ａ２４，１５１Ｂ２４，１５１Ｃ２４，１５１Ｄ２４）とメモリ回路１５２とにより構成されている。各メモリ回路１５１は、データ入力用Ｄ端子、信号入力用Ｗ０端子〜Ｗ３、信号入力用Ｅ１端子、Ｅ２端子、データ出力用ＥＶＮ端子、及びＯＤＤ端子をそれぞれ有している。更に、メモリ回路１５２は、データ入力用Ｄ端子、信号入力用Ｗ０端子〜Ｗ３、信号入力用Ｅ１端子、データ出力用Ｑ０端子〜Ｑ３端子を有している。このメモリ回路部１５０の出力側には、マルチプレクサ部１６０及び制御電圧発生回路１７０が接続されている。
【００６７】
メモリ回路部１５０を制御する制御回路１４１は、ラッチ信号入力用ＬＯＡＤ端子、駆動信号入力用ＳＴＢ端子、信号出力用Ｗ０端子〜Ｗ３端子、Ｅ１端子、及びＥ２端子を有し、前記補正データを複数のメモリ回路１５１（＝１５１Ａ１，１５１Ｂ１，１５１Ｃ１，１５１Ｄ１〜１５１Ａ２４，１５１Ｂ２４，１５１Ｃ２４，１５１Ｄ２４）やメモリ回路１５２に対して書き込みする時の書き込み指令信号をＷ０端子〜Ｗ３端子、Ｅ１端子及びＥ２端子から出力する回路である。
【００６８】
更に、制御回路１４１の信号出力用Ｗ３端子及びＥ１端子には、モード変換指令信号であるスタンバイ信号を生成するモード変換指令手段（例えば、２入力の論理積回路（以下「ＡＮＤ回路」という。）１５３とこの出力端子に接続されたラッチ回路１５４）が接続されている。ラッチ回路１５４は、ＦＦ１１１Ｃ２５の出力データを入力するＤ端子、ＡＮＤ回路１５３の出力信号を入力するＧ端子、及びスタンバイ信号ＳＴＢＹを出力するＱ端子を有し、ＡＮＤ回路１５３の出力信号に基づき、ＦＦ１１１Ｃ２５の出力データをラッチしてスタンバイ信号ＳＴＢＹをＱ端子から出力し、制御電圧発生回路１７０及びＳＴＢＹ端子へ供給する回路である。
【００６９】
マルチプレクサ部１６０は、制御回路１４２により制御され、メモリ回路部１５０中の複数のメモリ回路１５１（＝１５１Ａ１，１５１Ｂ１，１５１Ｃ１，１５１Ｄ１〜１５１Ａ２４，１５１Ｂ２４，１５１Ｃ２４，１５１Ｄ２４）から出力されるドット補正データにおいて、隣接したＬＥＤドットのうち、奇数番目ドットの補正データと偶数番目ドットの補正データとを切り替えるものであり、複数のマルチプレクサ１６１（＝１６１Ａ１，１６１Ｂ１，１６１Ｃ１，１６１Ｄ１〜１６１Ａ２４，１６１Ｂ２４，１６１Ｃ２４，１６１Ｄ２４）により構成されている。各マルチプレクサ１６１は、データ入力用ＥＶＮ端子、ＯＤＤ端子、信号入力用Ｓ１Ｎ端子、Ｓ２Ｎ端子、及びデータ出力用Ｑ０端子〜Ｑ３端子をそれぞれ有し、これらの出力側に、ドライバ部１８０が接続されている。
【００７０】
マルチプレクサ部１６０を制御する制御回路１４２は、主走査同期信号入力用ＨＳＹＮＣ端子、ラッチ信号入力用ＬＯＡＤ端子、信号出力用Ｓ１Ｎ端子、及びＳ２Ｎ端子を有し、マルチプレクサ部１６０に対し奇数ドットデータと偶数ドットデータとの切り替え指令信号をＳ１Ｎ端子及びＳ２Ｎ端子から出力する回路である。
【００７１】
ドライバ部１８０の入力側に接続された制御電圧発生回路１７０は、データ入力用Ｓ０〜Ｓ３端子、基準電圧入力用ＶＲＥＦ端子、スタンバイ信号入力用ＳＴＢＹ端子、及び制御電圧出力用Ｖ端子を備え、例えば、図示しないレギュレータ回路から発生された基準電圧ＶＲＥＦを入力し、ＬＥＤ駆動のための駆動量指令信号（例えば、制御電圧）ＶをＶ端子から発生してドライバ部１８０へ供給する機能と、スタンバイ信号ＳＴＢＹを入力すると、内部の動作状態をオフする機能とを有している。この制御電圧発生回路１７０は、ＬＥＤの全点灯駆動時のように電源電圧ＶＤＤが一瞬降下するような状況においても、基準電圧ＶＲＥＦを所定値のままとでき、ＬＥＤ駆動電流の低下を発生させない構成になっている。
【００７２】
ドライバ部１８０は、ラッチ回路部１３０、ＮＡＮＤ回路１４６、マルチプレクサ部１６０、及び制御電圧発生回路１７０の出力信号に基づき、ＬＥＤアレイ２００を駆動するための駆動電流を複数のＤＯ１端子〜ＤＯ９６端子から出力する回路であり、駆動手段である複数のドライバ１８１（＝１８１−１〜１８１−９６）により構成されている。各ドライバ１８１は、データ入力用Ｑ０端子〜Ｑ３端子、Ｅ端子、信号入力用Ｓ端子、及び制御電圧入力用Ｖ端子をそれぞれ有している。
【００７３】
このドライバ部１８０の各信号入力用Ｓ端子に接続されたＮＡＮＤ回路１４６には、ＳＴＢ端子に入力される印刷駆動信号ＨＤ−ＳＴＢ−Ｎと、ＬＯＡＤ端子に入力されるラッチ信号ＬＯＡＤ−Ｐとが、インバータ１４４，１４５を介して入力され、ドライバ部１８０に対する駆動のオン／オフを制御する信号を生成する機能を有している。
【００７４】
（図６中のメモリ回路）
図６は、図５中のメモリ回路１５１の構成を示す回路図である。
【００７５】
図６のメモリ回路１５１（例えば、１５１Ａ１）では、ＬＥＤ光量補正のためのドット補正データは４ビットであり、ＬＥＤ駆動電流をドット毎に１６段階に調整することで光量補正を行うものとしている。
【００７６】
このメモリ回路１５１Ａ１には、隣接する２個（２ドット）のメモリセル回路３００−１，３００−２が示されている。左側のメモリセル回路３００−１は、奇数番目のドット（例えば、ドットＮｏ．１）の補正データを格納するものであり、右側のメモリセル回路３００−２は、偶数番目のドット（例えば、ドットＮｏ．２）の補正データを格納するためのものである。
【００７７】
メモリ回路１５１Ａ１は、シフトレジスタ１１０中のＦＦ１１１Ａ１のデータ出力用Ｑ端子から出力される補正データを入力するＤ端子と、制御手段である制御回路１４１の端子Ｅ１から出力される奇数番目ドットの側のデータ書き込みを許可する書き込みイネーブル信号を入力するＥ１端子と、制御回路１４１のＥ２端子から出力される偶数番目ドットの側のデータ書き込みを許可する書き込みイネーブル信号を入力するＥ２端子と、制御回路１４１のＷ０端子〜Ｗ３端子から出力される書き込み制御信号を入力するＷ０端子〜Ｗ３端子と、奇数番目ドットに関する補正データを出力するＯＤＤ０端子〜ＯＤＤ３端子と、偶数番目ドットに関する補正データを出力するＥＶＮ０端子〜ＥＶＮ３端子とを有している。
【００７８】
補正データ入力用Ｄ端子には、入力された補正データを駆動するバッファ３０１が接続され、このバッファ３０１に、前記補正データの論理を反転して反転補正データを生成するインバータ３０２が接続されている。バッファ３０１の出力端子及びインバータ３０２の出力端子には、メモリセル回路３００−１，３００−２が接続されている。
【００７９】
メモリセル回路３００−１は、メモリ手段（例えば、メモリセル）３１１〜３１４と、バッファ３０１の出力データをメモリセル３１１〜３１４へ伝送するスイッチ手段（例えば、ＮＭＯＳ）３２１〜３２８と、インバータ３０２の出力データをメモリセル３１１〜３１４へ伝送するスイッチ手段（例えば、ＮＭＯＳ）３３１〜３３８とを有している。
【００８０】
メモリセル３１１は、リング状に直列接続された第１及び第２のインバータ３１１ａ，３１１ｂにより構成されている。同様に、メモリセル３１２は、リング状に直列接続されたインバータ３１２ａ，３１２ｂにより、メモリセル３１３は、リング状に直列接続されたインバータ３１３ａ，３１３ｂにより、メモリセル３１４は、リング状に直列接続されたインバータ３１４ａ，３１４ｂにより、それぞれ構成されている。各インバータ３１１ａ，３１１ｂ，３１２ａ，３１２ｂ，３１３ａ，３１３ｂ，３１４ａ，３１４ｂの電源端子は、電源電圧ＶＤＤ（例えば、一定の略５Ｖ）が印加されるＶＤＤ端子に接続されている。
【００８１】
ＮＭＯＳ３２１，３２３，３２５，３２７のゲートは、書き込みイネーブル信号入力用端子Ｅ１に共通に接続され、ＮＭＯＳ３２２，３２４，３２６，３２８のゲートは、書き込み制御信号入力用Ｗ０端子、Ｗ１端子、Ｗ２端子及びＷ３端子にそれぞれ接続されている。バッファ３０１の出力端子には、ＮＭＯＳ３２１，３２２、補正データ端子ＯＤＤ０及びメモリセル３１１の直列回路と、ＮＭＯＳ３２３，３２４、補正データ端子ＯＤＤ１及びメモリセル３１２の直列回と、ＮＭＯＳ３２５，３２６、補正データ端子ＯＤＤ２及びメモリセル３１３の直列回路と、ＮＭＯＳ３２７，３２８、補正データ端子ＯＤＤ３及びメモリセル３１４の直列回路とが、共通に接続されている。
【００８２】
ＮＭＯＳ３３１，３３３，３３５，３３７のゲートは、書き込み制御信号入力用Ｗ０端子、Ｗ１端子、Ｗ２端子及びＷ３端子にそれぞれ接続され、ＮＭＯＳ３３２，３３４，３３６，３３８のゲートは、書き込みイネーブル信号入力用端子Ｅ１に共通に接続されている。インバータ３０２の出力端子には、ＮＭＯＳ３３２，３３１及びメモリセル３１１の直列回路と、ＮＭＯＳ３３４，３３３及びメモリセル３１２の直列回路と、ＮＭＯＳ３３６，３３５及びメモリセル３１３の直列回路と、ＮＭＯＳ３３８，３３７及びメモリセル３１４の直列回路とが、共通に接続されている。
【００８３】
メモリセル回路３００−２は、メモリセル回路３００−１の書き込みイネーブル信号入力用端子Ｅ１に代えて、書き込みイネーブル信号入力用端子Ｅ２に接続され、更に、メモリセル回路３００−１の補正データ出力用ＯＤＤ０端子〜ＯＤＤ３端子に代えて、補正データ出力用ＥＶＮ０端子〜ＥＶＮ３端子に接続されている他は、メモリセル回路３００−１と同様の構成である。
【００８４】
（図６中のマルチプレクサ）
図７は、図５中のマルチプレクサ１６１の構成を示す回路図である。
【００８５】
図７のマルチプレクサ１６１（例えば、１６１Ａ１）は、メモリ回路１５１Ａ１のＯＤＤ０端子〜ＯＤＤ３端子から出力される補正データＯＤＤ０〜ＯＤＤ３を入力するＯＤＤ０端子〜ＯＤＤ３端子と、メモリ回路１５１Ａ１のＥＶＮ０端子〜ＥＶＮ３端子から出力される補正データＥＶＮ０〜ＥＶＮ３を入力するＥＶＮ０端子〜ＥＶＮ３端子と、制御回路１４２のＳ１Ｎ端子及びＳ２Ｎ端子から出力される奇数ドットデータと偶数ドットデータとの切り替え指令信号Ｓ１Ｎ，Ｓ２Ｎを入力するＳ１Ｎ端子及びＳ２Ｎ端子と、補正データＱ０〜Ｑ３を出力するＱ０端子〜Ｑ３端子と、入力データ切り替え用のＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）３４１〜３４８とを有している。
【００８６】
ＰＭＯＳ３４１，３４３，３４５，３４７は、Ｓ１Ｎ端子から入力される切り替え指令信号Ｓ１Ｎによりゲート制御され、入力側のＯＤＤ０端子〜ＯＤＤ３端子と出力側のＱ０端子〜Ｑ３端子との間をそれぞれオン／オフする構成になっている。更に、ＰＭＯＳ３４２，３４４，３４６，３４８は、Ｓ２Ｎ端子から入力される切り替え指定信号Ｓ２Ｎによりゲート制御され、入力側のＥＶＮ０端子〜ＥＶＮ３端子と出力側のＱ０端子〜Ｑ３端子との間をそれぞれオン／オフする構成になっている。
【００８７】
（図６中のドライバ）
図８は、図５中のドライバ１８１の構成を示す回路図である。
【００８８】
図８のドライバ１８１（例えば、１８１−９３）は、ラッチ回路１３１Ａ１の反転出力用端子ＱＮから出力される負論理の印刷データ信号を入力する端子Ｅと、ＮＡＮＤ回路１４６から出力される負論理のＬＥＤ駆動オン／オフ指令信号を入力するＳ端子と、マルチプレクサ１６１Ａ１の端子Ｑ０〜端子Ｑ３から出力される補正データＱ０〜Ｑ３を入力するＱ０端子〜Ｑ３端子と、制御電圧発生回路１７０のＶ端子から出力される制御電圧Ｖｃｏｎｔを入力するＶ端子と、電源電圧ＶＤＤが入力されるＶＤＤ端子と、図示しないボンディングワイヤを介して接続されたＬＥＤのアノードに対して駆動電流ＤＯを供給するＤＯ端子（＝ＤＯ９３端子）とを有している。
【００８９】
Ｅ端子及びＳ端子は、２入力の否定論理和回路（以下「ＮＯＲ回路」という。）３５０の入力端子に接続されている。ＮＯＲ回路３５０は、電源端子がＶＤＤ端子に接続され、グランド端子がＶ端子に接続されて制御電圧Ｖｃｏｎｔに保持されている。ＮＯＲ回路３５０の出力端子とＱ０端子〜Ｑ３端子とは、２入力ＮＡＮＤ回路３５１〜３５４の入力端子にそれぞれ接続されている。各ＮＡＮＤ回路３５１〜３５４は、電源端子がＶＤＤ端子に接続され、グランド端子がＶ端子に接続されて制御電圧Ｖｃｏｎｔに保持されている。更に、ＮＯＲ回路３５０の出力端子は、相補形ＭＯＳインバータ（以下「ＣＭＯＳインバータ」という。）３５５を構成するＰＭＯＳ３５５ａ及びＮＭＯＳ３５５ｂの各ゲートに共通に接続されている。ＰＭＯＳ３５５ａ及びＮＭＯＳ３５５ｂは、ＶＤＤ端子とＶ端子との間に直列に接続されている。
【００９０】
ＮＡＮＤ回路３５１〜３５４の出力端子には、ＰＭＯＳ３５６〜３５９のゲートがそれぞれ接続され、更に、ＣＭＯＳインバータ３５５の出力端子に、ＰＭＯＳ３６０のゲートが接続されている。各ＰＭＯＳ３５６〜３６０のソース・ドレインは、ＶＤＤ端子とＤＯ端子との間に並列に接続されている。ＰＭＯＳ３６０は、ＬＥＤに主たる駆動電流ＤＯを供給する主駆動トランジスタであり、ＰＭＯＳ３５６〜３５９は、ＬＥＤの駆動電流ＤＯをドット毎に調整して光量補正するための補助駆動トランジスタである．
【００９１】
ここで、ＶＤＤ端子の電位と、Ｖ端子から入力される制御電圧Ｖｃｏｎｔの電位との電位差は、ＰＭＯＳ３５６〜３６０がオンする時のゲート・ソース間電圧に略等しく、この電圧を変化させることで、ＰＭＯＳ３５６〜３６０のドレイン電流を調整することが可能となる。制御電圧Ｖｃｏｎｔを供給するための図５中の制御電圧発生回路１７０は、基準電圧ＶＲＥＦを受けて、ＰＭＯＳ３５６〜３６０等のドレイン電流が所定値となるように制御電圧Ｖｃｏｎｔを制御するために設けられている。
【００９２】
このように構成されるドライバ１８１−９３は、次のように動作する。
Ｅ端子に入力される印刷データ信号がオン（＝低レベル、以下「“Ｌ”レベル」という。）であり、Ｓ端子に入力されるＬＥＤ駆動オン／オフ指令信号がオン（＝“Ｌ”レベル）の時、ＮＯＲ回路３５０の出力信号が“Ｈ”レベルとなる。この時、Ｑ３端子〜Ｑ０端子の補正データＱ３〜Ｑ０に従い、ＮＡＮＤ回路３５１〜３５４の出力レベル、及びＣＭＯＳインバータ３５５の出力レベルが、電源電圧ＶＤＤあるいは制御電圧Ｖｃｏｎｔとなる。
【００９３】
主駆動用のＰＭＯＳ３６０は、Ｅ端子に入力される印刷データ信号に従って駆動される。図６のメモリ回路１５１Ａ１には、ＬＥＤ各ドットの発光ばらつきを補正するための補正データＱ０〜Ｑ３が格納されているので、この補正データＱ０〜Ｑ３が、マルチプレクサ１６１Ａ１のＱ０端子〜Ｑ３端子から出力される。補助駆動用のＰＭＯＳ３５６〜３５９は、ＮＯＲ回路３５０の出力レベルが“Ｈ”レベルである時に、マルチプレクサ１６１Ａ１のＱ０端子〜Ｑ３端子から出力される補正データＱ０〜Ｑ３に従って選択的に駆動される。
【００９４】
つまり、主駆動用のＰＭＯＳ３６０と共に、補正データＱ０〜Ｑ３に従って補助駆動用のＰＭＯＳ３５６〜３５９が選択的に駆動され、ＰＭＯＳ３６０のドレイン電流に対し、選択されたＰＭＯＳ３５６〜３５９の各ドレイン電流が加算された駆動電流ＤＯが、ＤＯ９３端子からＬＥＤに供給される。
【００９５】
ＰＭＯＳ３５６〜３５９が駆動されている時、ＮＡＮＤ回路３５１〜３５４の出力レベルは“Ｈ”レベル（≒制御電圧Ｖｃｏｎｔ）であるので、ＰＭＯＳ３５６〜３５９のゲート電位は、略制御電圧Ｖｃｏｎｔに等しくなる。この時、ＰＭＯＳ３５５ａはオフ状態にあり、ＮＭＯＳ３５５ｂはオン状態にあって、ＰＭＯＳ３６０のゲート電位もまた略制御電圧Ｖｃｏｎｔに等しくなる。そのため、ＰＭＯＳ３５６〜３６０のドレイン電流値を、制御電圧Ｖｃｏｎｔにより一括して調整することができる。この際、ＮＡＮＤ回路３５１〜３５４は、電源端子に電源電圧ＶＤＤ、及びグランド端子に制御電圧Ｖｃｏｎｔが印加されて動作しているので、その入力信号の電位も電源電圧ＶＤＤと制御電圧Ｖｃｏｎｔに即したものであってよく、“Ｌ”レベルは必ずしも０Ｖであることを必要としないという利点を有する。
【００９６】
（図５中の制御回路１４１）
図９は、図５中の制御回路１４１の構成を示す回路図である。
【００９７】
この制御回路１４１は、正論理のラッチ信号ＬＯＡＤ−Ｐを入力するＬＯＡＤ端子と、図５中のインバータ１４４から出力される正論理の印刷駆動信号ＳＴＢ−Ｐを入力するＳＴＢ端子と、書き込み制御信号Ｗ０〜Ｗ３を図５中のメモリ回路部１５０へ出力するＷ０端子〜Ｗ３端子と、書き込みイネーブル信号Ｅ１，Ｅ２をメモリ回路部１５０へ出力するＥ１端子及びＥ２端子と、ＦＦ３６１〜３６５と、２入力のＮＯＲ回路３６６と、２入力の論理積回路（以下「ＡＮＤ回路」という。）３６７，３６８と、３入力のＡＮＤ回路３７０〜３７３とを備えている。
【００９８】
各ＦＦ３６１，３６２は、ＬＯＡＤ端子から入力されるラッチ信号ＬＯＡＤ−Ｐを入力する負論理リセット用Ｒ端子と、ＳＴＢ端子から入力される印刷駆動信号ＳＴＢ−Ｐを入力するクロック入力用ＣＫ端子と、データ入力用Ｄ端子と、非反転データ出力用Ｑ端子とを有している。各ＦＦ３６３〜３６５は、ＬＯＡＤ端子から入力されるラッチ信号ＬＯＡＤ−Ｐを入力する負論理リセット用Ｒ端子と、クロック入力用ＣＫ端子と、データ入力用Ｄ端子と、非反転データ出力用Ｑ端子と、反転データ出力用ＱＮ端子とを有している。
【００９９】
ＦＦ３６１，３６２のＱ端子は、ＮＯＲ回路３６６の入力端子と接続され、このＮＯＲ回路３６６の出力端子がＦＦ３６１のＤ端子に接続されている。ＦＦ３６１のＱ端子は、ＦＦ３６３のＣＫ端子に接続され、このＦＦ３６３のＱＮ端子がＤ端子に接続されている。ＦＦ３６３のＱ端子とＬＯＡＤ端子とは、ＡＮＤ回路３６７の入力端子に接続され、このＡＮＤ回路３６７の出力端子がＥ１端子に接続されている。ＦＦ３６３のＱＮ端子とＬＯＡＤ端子とは、ＡＮＤ回路３６８の入力端子に接続され、このＡＮＤ回路３６８の出力端子がＥ２端子に接続されている。
【０１００】
ＡＮＤ回路３６７の出力端子は、ＦＦ３６４，３６５のＣＫ端子に接続され、このＦＦ３６４，３６５のＲ端子が、ＬＯＡＤ端子に接続されている。ＦＦ３６４のＱＮ端子は、ＦＦ３６５のＤ端子に接続されている。ＦＦ３６４，３６５のＱ端子及びＱＮ端子とＦＦ３６２のＱ端子とには、ＡＮＤ回路３７０〜３７３の入力端子が接続され、このＡＮＤ回路３７０〜３７３の出力端子が、Ｗ０端子〜Ｗ３端子に接続されている。
【０１０１】
即ち、ＡＮＤ回路３７３の第１入力端子はＦＦ３６５のＱ端子、及び第２入力端子はＦＦ３６４のＱＮ端子にそれぞれ接続され、ＡＮＤ回路３７２の第１入力端子はＦＦ３６５のＱ端子、及び第２入力端子はＦＦ３６４のＱ端子にそれぞれ接続され、ＡＮＤ回路３７１の第１入力端子はＦＦ３６５のＱＮ端子、及び第２入力端子はＦＦ３６４のＱ端子にそれぞれ接続され、ＡＮＤ回路３７０の第１入力端子はＦＦ３６５のＱＮ端子、及び第２入力端子はＦＦ３６４のＱＮ端子にそれぞれ接続されている。
【０１０２】
（図５中の制御回路１４２）
図１０は、図５中の制御回路１４２の構成を示す回路図である。
【０１０３】
この制御回路１４２は、ＦＦ３８１及びバッファ３８２，３８３を有している。ＦＦ３８１は、ＨＳＹＮＣ端子からの負論理の主走査同期信号ＨＳＹＮＣ−Ｎを入力する負論理のリセット用Ｒ端子と、ＬＯＡＤ端子からの正論理のラッチ信号ＬＯＡＤ−Ｐを入力するクロック入力用ＣＫ端子と、相互に接続されたデータ入力用Ｄ端子及び反転データ出力用ＱＮ端子と、非反転データ出力用Ｑ端子とを有し、これらのＱ端子及びＱＮ端子が、バッファ３９２，３９３を介して切り替え指令信号用Ｓ２Ｎ端子及びＳ１Ｎ端子にそれぞれ接続されている。
【０１０４】
この制御回路１４２では、ＣＫ端子に入力されるラッチ信号ＬＯＡＤ−Ｐに同期して、“Ｈ”又は“Ｌ”の切り替え指令信号Ｓ１Ｎ，Ｓ２ＮをＳ１Ｎ端子及びＳ２Ｎ端子から出力する構成になっている。
【０１０５】
（図６中の制御電圧発生回路）
図１１は、図５中の制御電圧発生回路１７０の構成を示す回路図である。
【０１０６】
この制御電圧発生回路１７０は、ドライバＩＣ１００毎に１回路ずつ設けられ、演算増幅器（以下「オペアンプ」という。）３９１と、ＰＭＯＳ３９２，３９３と、直列接続された分圧抵抗Ｒ００〜Ｒ１５からなる分圧回路３９４と、アナログ形のマルチプレクサ３９５とにより構成されている。
【０１０７】
オペアンプ３９１は、反転入力端子が基準電圧入力用ＶＲＥＦ端子に接続され、非反転入力端子がマルチプレクサ３９５の出力用Ｙ端子に接続され、出力端子がＰＭＯＳ３９２のゲート及び制御電圧出力用Ｖ端子に接続され、スタンバイ端子がスタンバイ信号入力用ＳＴＢＹ端子に接続されている。オペアンプ３９１は、端子ＳＴＢＹから入力されるスタンバイ信号ＳＴＢＹが“Ｌ”レベルの時に動作状態になり、スタンバイ信号ＳＴＢＹが“Ｈ”レベルの時に非動作状態になって消費電流が略ゼロとなる。
【０１０８】
ＰＭＯＳ３９２は、図８中の各ＰＭＯＳ３５６〜３６０とゲート長が等しく、ソースがＶＤＤ端子に接続され、ゲートがオペアンプ３９１の出力端子及び端子Ｖに接続され、ドレインがＰＭＯＳ３９３のソースに接続されている。ＰＭＯＳ３９３は、ゲートがＳＴＢＹ端子に接続され、ドレインが分圧回路３９４を介してグランドＧＮＤに接続されている。ＰＭＯＳ３９３は、ＳＴＢＹ端子から入力されるスタンバイ信号ＳＴＢＹが“Ｌ”レベルの時にオン状態になり、スタンバイ信号ＳＴＢＹが“Ｈ”レベルの時にオフ状態になるスイッチ素子である。そのため、スタンバイ信号ＳＴＢＹが“Ｌ”レベルの時には、オペアンプ３９１が動作状態になると共にＰＭＯＳ３９３がオン状態になり、ＰＭＯＳ３９２，３９３にドレイン電流Ｉｒｅｆが流れる。一方、スタンバイ信号ＳＴＢＹが“Ｈ”レベルとなってスタンバイ状態が指令されると、オペアンプ３９１が非動作状態、及びＰＭＯＳ３９３がオフ状態になり、オペアンプ３９５の消費電流が略ゼロになると共に、前記ドレイン電流Ｉｒｅｆも遮断される。
【０１０９】
マルチプレクサ３９５は、直列接続された分圧抵抗Ｒ１５〜Ｒ００における各接続点からのアナログ電圧が入力される１６個の入力用Ｐ０端子〜Ｐ１５端子と、アナログ電圧を出力する出力用Ｙ端子と、図５中のメモリ回路１５２の出力用Ｑ０端子〜Ｑ３端子から供給される論理信号Ｑ０〜Ｑ３が入力される４個の入力用Ｓ０端子〜Ｓ３端子とを有し、この４本の論理信号Ｓ０〜Ｓ３により設定される１６通りの信号論理の組み合わせによって、入力用Ｐ０端子〜Ｐ１５端子のうちの何れか１つの端子を選択し、この端子に印加されるアナログ電圧をＹ端子からオペアンプ３９１の非反転入力端子へ出力する回路である。換言すれば、マルチプレクサ３９５における入力用Ｓ３端子〜Ｓ０端子の論理信号レベルによって、入力用Ｐ０端子〜Ｐ１５端子のうち何れか１つの端子が選択され、出力用Ｙ端子との間に電流経路が形成される。
【０１１０】
オペアンプ３９１と分圧抵抗Ｒ００〜Ｒ１５及びＰＭＯＳ３９２とで構成される回路により、フィードバック制御回路が構成され、オペアンプ３９１の非反転入力端子の電位が、略基準電圧ＶＲＥＦと等しくなるように制御される。このため、ＰＭＯＳ３９２のドレイン電流Ｉｒｅｆは、分圧抵抗Ｒ００〜Ｒ１５のうち、マルチプレクサ３９５により選択される部位の合成抵抗値と、オペアンプ３９１に入力される基準電圧ＶＲＥＦとから決定されることになる。
【０１１１】
例えば、マルチプレクサ３９５の入力用Ｓ３端子〜Ｓ０端子の論理値が“１１１１”となっていて、補正状態の最大が指令されている時、マルチプレクサ３９５の入力用Ｐ１５端子と出力用Ｙ端子とが導通状態になり、入力用Ｐ１５端子の電圧が基準電圧ＶＲＥＦと略等しくなるように制御される。この結果、ＰＭＯＳ３９２のドレイン電流Ｉｒｅｆは、
Ｉｒｅｆ＝ＶＲＥＦ／Ｒ００
となる。
【０１１２】
一方、入力用Ｓ３端子〜Ｓ０端子の論理値が“０１１１”となっていて、補正状態の中間が指令されている時、マルチプレクサ３９５の入力用Ｐ７端子と出力用Ｙ端子とが導通状態になり、入力用Ｐ７端子の電圧が基準電圧ＶＲＥＦと略等しくなるように制御される。この結果、ＰＭＯＳ３９２のドレイン電流Ｉｒｅｆは、
Ｉｒｅｆ＝ＶＲＥＦ／（Ｒ００＋Ｒ０１＋・・・＋Ｒ０７＋Ｒ０８）
となる。
【０１１３】
更に、入力用Ｓ３端子〜Ｓ０端子の論理値が“００００”となっていて、補正状態の最小が指令されている時、マルチプレクサ３９５の入力用Ｐ０端子と出力用Ｙ端子とが導通状態となり、入力用Ｐ０端子の電圧が前記基準電圧ＶＲＥＦと略等しくなるように制御される。この結果、ＰＭＯＳ３９２のドレイン電流Ｉｒｅｆは、
Ｉｒｅｆ＝ＶＲＥＦ／（Ｒ００＋Ｒ０１＋・・・＋Ｒ１４＋Ｒ１５）
となる。
【０１１４】
このように、図８中のＰＭＯＳ３５６〜３６０と図１１中のＰＭＯＳ３９２とは、ゲート長が相等しく構成され、これらＰＭＯＳが飽和領域で動作するように制御されているので、各ＰＭＯＳはカレントミラーの関係となり、ＰＭＯＳ３５６〜３６０がオン状態となる時、基準電圧ＶＲＥＦに比例するドレイン電流Ｉｒｅｆを生じる。この結果、マルチプレクサ３９５の入力用Ｓ３端子〜Ｓ０端子に与える論理値状態により、ドレイン電流Ｉｒｅｆを１６段階に調整することができ、図８中のＰＭＯＳ３５６〜３６０のドレイン電流もまた１６段階に調整可能とすることができる。
【０１１５】
（図１中の基準電圧発生回路）
図１２は、図１中の基準電圧発生回路７０の構成を示す回路図である。
【０１１６】
この基準電圧発生回路７０は、電源電圧ＶＤＤが印加されるＶＤＤ端子、スタンバイ信号ＳＴＢＹが入力されるＳＴＢＹ端子、基準電圧ＶＲＥＦを出力するＶＲＥＦ端子、及びＧＮＤ端子を有し、そのＶＤＤ端子及びＳＴＢＹ端子に、切り替え回路（例えば、定電圧発生用レギュレータ）４０１が接続されている。レギュレータ４０１は、略記して示す４つの端子１，２，３，４を有し、端子１は電源端子であってＶＤＤ端子と接続され、端子２はＧＮＤ端子との間に所定の出力電圧を出力する出力端子、端子３はグランド端子、端子４はチップイネーブル入力端子であってＳＴＢＹ端子と接続されている。このレギュレータ４０１は、端子４に入力されるスタンバイ信号ＳＴＢＹが“Ｌ”レベルの時に、端子２から定電圧を出力し、スタンバイ信号ＳＴＢＹが“Ｈ”レベルの時に、端子２の出力がオフすると共に、消費電流もまた略ゼロとなる低消費電力モードに移行する切り替え回路である。
【０１１７】
レギュレータ４０１の端子２には、ダイオード部４０２が接続されている。ダイオード部４０２は、２つのダイオード４０２ａ，４０２ｂを有し、これらが順方向に直列に接続されている。ダイオード４０２ｂのカソードには、ＶＲＥＦ端子が接続されると共に、抵抗値Ｒ１の抵抗４０３及び抵抗値Ｒ２の抵抗４０４を介してＧＮＤ端子に接続されている。抵抗４０３及び４０４の接続点は、レギュレータ４０１の端子３に接続されている。
【０１１８】
図１２において、抵抗値Ｒ１の抵抗４０３に流れる電流をＩ１、抵抗値Ｒ２の抵抗４０４に流れる電流をＩ２、レギュレータ４０１の端子３から流れるグランド電流をＩｓｓとする。更に、レギュレータ４０１の端子２，３間に生じる出力電圧をＶｏ、抵抗４０３の両端電圧をＶ１、ダイオード４０２ａ，４０２ｂの順電圧をＶｆとすると、
Ｖ１＝Ｖｏ−２×Ｖｆ
となる。この時、電流Ｉ１は、
Ｉ１＝Ｖ１／Ｒ１＝（Ｖｏ−２×Ｖｆ）／Ｒ１
となる。一方、レギュレータ４０１のグランド電流Ｉｓｓは、電流Ｉ１，Ｉ２と比べて無視できる程小さいので、
Ｉ２＝Ｉ１＋Ｉｓｓ≒Ｉ１
である。抵抗値Ｒ２の抵抗４０４における両端電圧Ｖ２は、
Ｖ２＝Ｒ２×Ｉ２≒Ｒ２×Ｉ１＝（Ｖｏ−２×Ｖｆ）×（Ｒ２／Ｒ１）
と求まる。
【０１１９】
基準電圧発生回路７０のＶＲＥＦ端子から出力される基準電圧ＶＲＥＦは、（Ｖ１＋Ｖ２）であるので、これより基準電圧ＶＲＥＦは、
ＶＲＥＦ＝（１＋Ｒ２／Ｒ１）×（Ｖｏ−２×Ｖｆ）
として求めることができる。
【０１２０】
次に、基準電圧ＶＲＥＦの温度係数を求めてみる。抵抗値Ｒ１の抵抗４０３と、抵抗値Ｒ２の抵抗４０４の温度係数は小さく、レギュレータ自体の温度係数も小さいので、これらの温度係数は無視することができる。そのため、基準電圧ＶＲＥＦの温度係数Ｔｃは、
Ｔｃ＝（１／ＶＲＥＦ）×ΔＶＲＥＦ／ΔＴ＝２／（Ｖｏ−２×Ｖｆ）×（−ΔＶｆ／ΔＴ）
となる。
【０１２１】
ここで、ダイオード４０２ａ，４０２ｂの順電圧Ｖｆはマイナスの温度係数を持つので、出力する基準電圧ＶＲＥＦとして正の温度係数のものが得られ、この数値はレギュレータ４０１の出力電圧Ｖｏの設定により、種々に変えることが可能であることが判る。又、基準電圧ＶＲＥＦ値もまた、抵抗４０３，４０４における抵抗比Ｒ２／Ｒ１を変えることで、前記温度係数Ｔｃの設定とは独立して任意に設定可能である、という設計上の利点を有している。
【０１２２】
（ＬＥＤヘッド基板ユニット）
図１３（ａ）〜（ｃ）は、図３中のＬＥＤヘッド基板ユニットを示す構成図であり、同図（ａ）は平面図、同図（ｂ）はその平面図の一部の拡大図、及び、同図（ｃ）は同図（ｂ）に対比するように描かれた断面図である。
【０１２３】
図１３（ａ）において、長方形のプリント配線板１３ｂの平面（即ち、上面）上には、複数（例えば、２６個）のドライバＩＣ１００（＝１００−１〜１００−２６）がそのプリント配線板１３ｂの長辺方向に沿って配置されると共に、これらのドライＩＣ１００に隣接して、複数（例えば、２６個）のＬＥＤアレイ２００（＝２００−１〜２００−２６）がプリント配線板１３ｂの長辺方向に沿って配置されている。更に、プリント配線板１３ｂの両短辺付近には、ＬＥＤヘッド１３を制御する制御信号端子や図１中のコネクタ端子ＶＤＤ３等の電源端子、及びＧＮＤ端子等を含んだコネクタ２１０と、基準電圧発生回路７０とが搭載されている。
【０１２４】
図１３（ｂ）において、プリント配線板１３ｂの上面上には、ドライバＩＣ１００−１，１００−２，１００−３，・・・に隣接して、端子パッド列２１１が形成され、この端子パッド列２１１における所要所間が、プリント配線板１３ｂ上に形成された配線パターン２１２により接続されている。
【０１２５】
図１３（ｃ）において、例えば、ドライバＩＣ１００−１のＤＡＴＡＯ３端子パッド〜ＤＡＴＡＯ０端子パッドは、ボンディングワイヤ２１３を介して、プリント配線板１３ｂの端子パッド列２１１に接続され、この端子パッド列２１１が配線パターン２１２を介して、他の端子パッド列２１１に接続され、この他の端子パッド列２１１が、ボンディングワイヤ２１３を介して、他のドライバＩＣ１００−２のＤＡＴＡＯ３端子パッド〜ＤＡＴＡＯ０端子パッドに接続されている。各ドライバＩＣ１００−１，・・・のＬＥＤ駆動端子パッドと各ＬＥＤアレイ２００−１，・・・のアノードパッドとが、ボンディングワイヤ２１４により接続され、各ＬＥＤアレイ２００−１，・・・の共通カソードとプリント配線板１３ｂ上の図示しないカソードパッドとが、ボンディングワイヤ２１５により接続されている。
【０１２６】
（ＬＥＤヘッドの全体の動作）
図１４は、本発明の実施例１における画像形成装置１の電源投入後に、図１のＬＥＤヘッド１３に対して行われる補正データ転送処理と、その後に行われる印刷データ転送の様子を示すタイムチャートである。
【０１２７】
補正データの転送開始に先立ち、引き続くデータ転送が補正データであることを示すため、ラッチ信号ＨＤ−ＬＯＡＤを“Ｈ”とする（Ｉ部）。
【０１２８】
次いで、奇数番目に属するドットについて１ドット当たり４ビットからなる補正データのうち、ｂｉｔ３のものを印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０からクロック信号ＨＤ−ＣＬＫに同期して入力して、図５のＦＦ１１１Ａ１〜ＦＦ１１１Ｄ２４で構成されるシフトレジスタ１１０中へシフト入力する。シフト入力が完了すると、Ａ部に示すように、印刷駆動信号ＨＤ−ＳＴＢ−Ｎが３パルス入力され、図９の制御回路１４１の動作が行われる。
【０１２９】
図１４中のＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５は、図９のＦＦ３６１，３６２，３６３，３６５，３６４の各出力端子、Ｅ１，Ｅ２は、ＡＮＤ回路３６７，３６８から出力される書き込みイネーブル信号、Ｗ３〜Ｗ０は、ＡＮＤ回路３７０〜３７３から出力される書き込み制御信号である。更に、Ｓ１Ｎ，Ｓ２Ｎは、図１０中のバッファ３８２，３８３から出力される奇数ドットデータと偶数トッドデータとの切り替え指令信号である。
【０１３０】
図１４のＡ部において、印刷駆動信号ＨＤ−ＳＴＢ−Ｎの１パルス目が入力されると、Ｊ部に示すように、Ｑ１端子の信号が発生し、次いで印刷駆動信号ＨＤ−ＳＴＢ−Ｎの２パルス目で、Ｋ部に示すように、Ｑ２端子の信号が発生する。又、Ｑ１端子の信号が立ち上がる毎にＱ３端子の信号が状態反転し、Ｌ部に示すように、Ｑ３端子の信号が“Ｈ”レベルに遷移する。Ｑ３端子の信号の遷移に引き続き、書き込みイネーブル信号Ｅ１，Ｅ２が発生する。
【０１３１】
書き込みイネーブル信号Ｅ１の立ち上がりエッジに引き続き、Ｍ部に示すように、Ｑ４端子の信号が立ち上がり、書き込みイネーブル信号Ｅ１の次の立ち上がりで、Ｑ５端子の信号が立ち上がり、更に、書き込みイネーブル信号Ｅ１の次の立ち上がりで、Ｑ４端子の信号が立ち下がり、書き込みイネーブル信号Ｅ１の次の立ち上がりで、Ｑ５端子の信号が立ち下がる。
【０１３２】
書き込み制御信号Ｗ３〜Ｗ０は、Ｑ２端子の信号に引き続いて発生するものであるが、Ｏ部、Ｐ部に示すように、書き込み制御信号Ｗ３が２回に亘って出力され、次いで、各書き込み制御信号Ｗ２，Ｗ１，Ｗ０においても、それぞれ２パルスずつ発生する。
【０１３３】
各書き込み制御信号Ｗ３〜Ｗ０のパルスが発生する毎に、図６のメモリ回路１５１にデータの書き込みが行われ、書き込み制御信号Ｗ３〜Ｗ０の１パルス目で、メモリセル回路３００−１内の奇数ドット用メモリセル３１１〜３１４へのデータ書き込みが行われ、２パルス目で、メモリセル回路３００−１内の偶数ドット用メモリセルへのデータ書き込みが行われる。
【０１３４】
前記１パルス目の書き込み制御信号Ｗ３〜Ｗ０（Ｏ部等）は、Ａ部、Ｃ部、Ｅ部、Ｇ部について入力された印刷駆動信号ＨＤ−ＳＴＢ−Ｎを基に発生されるものであり、前記２パルス目の書き込み制御信号Ｗ３〜Ｗ０（Ｐ部等）は、Ｂ部、Ｄ部、Ｆ部、Ｈ部について入力された印刷駆動信号ＨＤ−ＳＴＢ−Ｎを基に発生されるものである。
【０１３５】
以上の過程を経て、補正データｂ３〜ｂ０（Ｏｄｄ＝ＯＤＤ３〜ＯＤＤ０，Ｅｖｅｎ＝ＥＶＮ３〜ＥＶＮ０）のｂｉｔ３〜ｂｉｔ０の全てのデータ書き込みが完了すると、Ｑ部に示すように、ラッチ信号ＨＤ−ＬＯＡＤを“Ｌ”レベルにして、印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０の転送が可能な状態に遷移する。１ラインの印刷開始に際し、引き続くデータ転送が奇数ドットのものであることを示すため、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎが入力される（Ｒ部）。
【０１３６】
次いで、Ｕ部で奇数ドットの印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０が転送され、Ｓ部のラッチ信号ＨＤ−ＬＯＡＤのパルスにより、シフトレジスタ１１０にシフト入力された印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０が、ラッチ部１３０にラッチされる。
【０１３７】
更に、Ｗ部に示すように、印刷駆動信号ＨＤ−ＳＴＢ−Ｎが“Ｌ”レベルへと遷移して、ＬＥＤ２０１，２０２，・・・の発光駆動が行われる。印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０がオン状態であると、“Ｌ”レベルとなる期間、ＬＥＤ２０１，２０２，・・・が発光駆動されることになる。同様にＶ部では、偶数ドットのデータ転送が行われ、このデータはＴ部のパルスによりラッチされ、同様にＸ部において、ＬＥＤ２０１，２０２，・・・が発光駆動される。
【０１３８】
（補正データ転送の詳細）
図１５〜図１８は、図１４のタイムチャートにおいてドライバＩＣ１００（＝１００−１，１００−２，・・・）を１チップのみに簡略化した場合における補正データ転送の詳細波形を示すタイムチャートである。
【０１３９】
ここで、図１５は図１４のＡ部とＢ部の詳細を示すタイムチャート、図１６は図１４のＣ部とＤ部の詳細を示すタイムチャート、図１７は図１４のＥ部とＦ部の詳細を示すタイムチャート、更に、図１８は図１４のＧ部とＨ部の詳細を示すタイムチャートである。
【０１４０】
図１５において、各ドライバＩＣ１００毎に設定されるチップ補正データｂ３〜ｂ０は、奇数ドット転送（例えば、Ａ部）と偶数ドット転送（例えば、Ｂ部）の内、１回のみ行えば十分である。
【０１４１】
このため、図１５〜図１８においては、Ａ部、Ｃ部、Ｅ部、Ｇ部等の奇数ドットの補正データ転送時に、シフトレジスタ１１０の段数を１段多くなるように切り替えて、送出データ列の先頭位置にチップ補正データ（Ｃｈｉｐ−ｂ３，Ｃｈｉｐ−ｂ２，Ｃｈｉｐ−ｂ１，Ｃｈｉｐ−ｂ０等）を割り当てて送出するように工夫されている。
【０１４２】
併せて、図１５に示すように、補正データ列の先頭には、チップ補正データ（Ｃｈｉｐ−ｂ３，Ｃｈｉｐ−ｂ２，Ｃｈｉｐ−ｂ１，Ｃｈｉｐ−ｂ０等）のｂｉｔ３（Ｃｈｉｐ−ｂ３）の他、データ入力信号ＤＡＴＡＩ２の先頭部にスタンバイ信号ＳＴＢＹビットを割り当てており、この信号によって図５中のラッチ回路１５４のスタンバイ信号ＳＴＢＹによるデータを次のシーケンスによって格納することができる。
【０１４３】
先ず、図１５のＡ部で示す補正データ（Ｃｈｉｐ−ｂ３等）の書き込み制御信号（“１”で示す箇所）により、図５中のＡＮＤ回路１５３の出力端子には正極性のパルス信号を生じて、このパルス信号がラッチ回路１５４のＧ端子に入力され、その時、ラッチ回路１５４のＤ端子に印加されているＦＦ１１１Ｃ２６のＱ端子の信号レベルをそのラッチ回路１５４の内部に取り込んで、記憶保持する。
【０１４４】
ここで、図５中のラッチ回路１５４のＱ端子から出力されるスタンバイ信号ＳＴＢＹが“Ｌ”レベルであったとする。
【０１４５】
このスタンバイ信号ＳＴＢＹの“Ｌ”レベルは、制御電圧発生回路１７０に入力され、この制御信号発生回路１７０が動作可能状態になる。又、スタンバイ信号ＳＴＢＹの“Ｌ”レベルは、図１２の基準電圧発生回路７０内におけるレギュレータ４０１の端子４（負論理のチップイネーブル入力端子）にも印加される。そのため、レギュレータ４０１が動作可能状態になり、ダイオード部４０２から所定の基準電圧ＶＲＥＦが発生する。
【０１４６】
即ち、スタンバイ信号ＳＴＢＹの“Ｌ”レベルが入力されると、レギュレータ４０１が動作モードになり、この端子２からダイオード部４０２及び抵抗４０３，４０４を通してグランドＧＮＤへ至る電流Ｉ２を生じる。この結果、レギュレータ４０１の端子１には、それに応じた電源電流を生じることになる。この電源電流は、主としてダイオード部４０２及び抵抗４０３，４０４に流れる電流Ｉ１に略等しく、典型的な設計例では１０ｍＡと大きなものとなる。
【０１４７】
別の場合として、図５中のラッチ回路１５４のＱ端子から出力されるスタンバイ信号ＳＴＢＹが“Ｈ”レベルとなる場合を考える。
【０１４８】
スタンバイ信号ＳＴＢＹの“Ｈ”レベルは、制御信号発生回路１７０に入力される。そのため、制御信号発生回路１７０の動作が停止し、この制御信号発生回路１７０の電源電流は略ゼロになる。又、スタンバイ信号ＳＴＢＹの“Ｈ”レベルは、図１２の基準電圧発生回路７０内におけるレギュレータ４０１の端子４（負論理のチップイネーブル入力端子）にも印加される。そのため、レギュレータ４０１が動作禁止状態になり、このレギュレータ４０１からの電流出力がオフする。そのため、レギュレータ４０１の端子２からダイオード部４０２及び抵抗４０３，４０４を通してグランドＧＮＤへ至る電流Ｉ２は遮断され、レギュレータ４０１の端子１に生じる電流も略ゼロとなる。この結果、制御信号発生回路１７０のみならず、基準電圧発生回路７０全体としても、電源電流を略ゼロにできる。
【０１４９】
（実施例１の効果）
本実施例１によれば、次の（ａ）、（ｂ）のような効果がある。
【０１５０】
（ａ）  従来のＬＥＤヘッドにおいては、多数のドライバＩＣを搭載して、このドライバＩＣの端子パッドとプリント配線板の端子パッドとの間をワイヤボンディングにより接続している。ＬＥＤヘッドの基板ユニットに搭載されるドライバＩＣは多数であり、ボンディングワイヤの数も多数に及ぶので、この製造過程において、ごく稀にではあるがワイヤボンディングを行うときに実装位置ずれを生じて、ボンディングワイヤの接続部がドライバＩＣ側の端子パッドからはみ出してしまい、前記端子パッドに隣接配置されている回路素子を押し潰し、損傷を与える可能性がある。
【０１５１】
このようにして生じる損傷チップの有無を検出するためには、前記損傷箇所を通じて電流が流れることによる電源電流（ＩＤＤｑ電流）を測定することが有効であり、特許文献１には、そのための好適な構成が開示されている。
【０１５２】
ところが、ＬＥＤの温度補償のために、基準電圧発生回路を用いようとすると、これに用いる三端子レギュレータＩＣによって静的な電源電流（典型的な例では１０ｍＡ）を生じてしまい、前記の損傷により生じる微小なＩＤＤｑ電流（典型例では１μＡ以下）の有無により生じる差異を検出することができない。
【０１５３】
このような不都合を解決するために、本実施例１の構成においては、ＬＥＤヘッド１３に用いられる各ドライバＩＣ１００内に、外部からの制御信号により論理状態が任意に設定可能な出力用ＳＴＢＹ端子を設け、このＳＴＢＹ端子から出力されるスタンバイ信号ＳＴＢＹにより、基準電圧発生回路７０の動作状態をオン／オフ切り替えることを可能にしている。これにより、基準電圧発生回路７０により生じていた静的消費電流が遮断され、ＬＥＤヘッド全体での消費電流を略ゼロにすることができる。この結果、ＬＥＤヘッド１３の実装組立て後の試験工程において、実装不具合による損傷チップの有無を、電源電流（ＩＤＤｑ電流）を測定することで、高精度に判別することが可能となり、ＬＥＤヘッド１３の品質レベルを格段に向上させることができる。
【０１５４】
更に、電源電流を遮断して消費電流を略ゼロにできる構成としたことで、ＬＥＤヘッド１３を用いた画像形成装置１の待機時消費電力を低減することも可能となり、大幅な省エネルギーが図れるという効果も得られる。
【０１５５】
（ｂ）  本実施例１の画像形成装置１によれば、前記ＬＥＤヘッド１３を採用するため、スペース効率及び光取り出し効率に優れた高品質の画像形成装置（プリンタ、複写機、ファクシミリ装置、複合機等）を提供することができる。即ち、前記ＬＥＤヘッド１３を用いることにより、上述したフルカラーの画像形成装置１に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に露光装置を数多く必要とするフルカラーの画像形成装置において一層大きな効果が得られる。
【０１５６】
（実施例１の変形例）
図１９は、図１２の基準電圧発生回路７０の変形例を示す回路図である。
【０１５７】
この変形例の基準電圧発生回路７０Ａでは、図１２の基準電圧発生回路７０におけるレギュレータ４０１に代えて、これとは構成の異なるレギュレータ４０５、スイッチ素子としてのＰＮＰトランジスタ４０６、及び抵抗４０７が設けられている。
【０１５８】
レギュレータ４０５は、略記して示す３つの端子１，２，３を有し、端子１は電源端子、端子２は所定の出力電圧を出力する出力端子であってダイオード４０２ａのアノードに接続され、端子３はグランド端子であって抵抗４０３及び４０４の接続点に接続されている。このレギュレータ４０５は、端子１に電源電圧ＶＤＤが印加された時に、端子２から定電圧を出力し、端子１への印加電圧が０Ｖの時に、端子２の出力がオフすると共に、消費電流もまた略ゼロとなる低消費電力モードに移行する回路である。
【０１５９】
レギュレータ４０５の端子１には、ＰＮＰトランジスタ４０６のコレクタ端子（以下単に「コレクタ」という。）が接続され、エミッタ端子（以下単に「エミッタ」という。）に電源電圧ＶＤＤが印加され、ベース端子（以下単に「ベース」という。）に抵抗４０７を介してスタンバイ信号ＳＴＢＹが入力される。その他の構成は、図１２の基準電圧発生回路７０と同様である。
【０１６０】
このような構成の基準電圧発生回路７０Ａでは、入力されるスタンバイ信号ＳＴＢＹが“Ｌ”レベルの時に、トランジスタ４０６がオン状態になって電源電圧ＶＤＤがレギュレータ４０５の端子１に印加され、このレギュレータ４０５が動作する。入力されるスタンバイ信号ＳＴＢＹが“Ｈ”レベルの時には、トランジスタ４０６がオフ状態になり、レギュレータ４０５の端子１が０Ｖになるので、このレギュレータ４０５が非動作状態になる。そのため、レギュレータ４０５の端子２の出力がオフすると共に、消費電流もまた略ゼロとなる低消費電力モードに移行する。従って、図１２の基準電圧発生回路７０とほぼ同様の効果が得られる。
【実施例２】
【０１６１】
本発明の実施例２における画像形成装置の全体構成は、実施例１と同様であるが、この画像形成装置に設けられるＬＥＤヘッドの構成及び動作が実施例１と異なるので、この異なる箇所を以下説明する。
【０１６２】
（ＬＥＤヘッド）
図２０は、本発明の実施例２におけるＬＥＤヘッド１３Ｂを示す構成図であり、実施例１のＬＥＤヘッド１３を示す図１中の要素と共通の要素には共通の符号が付されている。
【０１６３】
本実施例２のＬＥＤヘッド１３Ｂでは、実施例１のＬＥＤヘッド１３におけるＥＥＰＲＯＭ６０、基準電圧発生回路７０及び複数のドライバＩＣ１００（＝１００−１，１００−２，・・・）に代えて、これらとは機能あるいは構成の異なる付帯回路であるＥＥＰＲＯＭ６０Ｂ、基準信号生成手段である基準電圧発生回路７０Ｂ、及び駆動回路である複数のドライバＩＣ１００Ｂ（＝１００−１Ｂ，１００−２Ｂ，・・・）が設けられている。
【０１６４】
ＥＥＰＲＯＭ６０Ｂは、実施例１のＥＥＰＲＯＭ６０に対して内部回路が異なる。即ち、ＥＥＰＲＯＭ６０は、実施例１のＥＥＰＲＯＭ６０と同様に、ＬＥＤヘッド１３Ｂのコネクタ端子ＶＤＤ３に接続された第２の電源電圧ＶＣＣ用のＶＣＣ端子、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎを負論理チップイネーブル信号ＣＥとして入力するＣＥ端子、印刷駆動信号ＨＤ−ＳＴＢ−ＮをシリアルデータＳＩとして入力するＳＩ端子、シリアルクロック信号ＳＣＫを入力するＳＣＫ端子、及びシリアルデータＳＯを出力するＳＯ端子を有し、ＣＥ端子から入力される主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎにより活性化され、シリアルクロック信号ＳＣＫに同期して印刷駆動信号ＨＤ−ＳＴＢ−ＮをシリアルデータＳＩとして入力して格納するための半導体メモリであるが、実施例１のＥＥＰＲＯＭ６０に対して内部回路が異なる。なお、第２の電源電圧ＶＣＣは、第１の電源電圧ＶＤＤとは異なる電源系統である。
【０１６５】
基準電圧発生回路７０Ｂは、コネクタ端子ＶＤＤ３から供給される電源電圧ＶＣＣを入力するＶＣＣ端子と、ＬＥＤ駆動のための駆動電流値を指令するための基準電圧ＶＲＥＦを出力するＶＲＥＦ端子とを有し、電源電圧ＶＣＣがＶＣＣ端子に入力されると活性化され（即ち、内部回路が動作し）、基準電圧ＶＲＥＦを発生してＶＲＥＦ端子から出力し、各ドライバＩＣ１００Ｂへ供給する回路である。電源電圧ＶＣＣが基準電圧発生回路７０ＢのＶＣＣ端子に入力されないと（即ち、ＶＣＣ端子への電源電圧ＶＣＣの入力が停止されると）、この基準電圧発生回路７０Ｂの内部回路における動作が停止し、基準電圧ＶＲＥＦの出力が停止される。
【０１６６】
このように、本実施例２では、コネクタ端子ＶＤＤ３に印加される電源電圧ＶＣＣを遮断することで、ＥＥＰＲＯＭ６０Ｂ及び基準電圧発生回路７０Ｂの電源電流を遮断する構成になっている。
【０１６７】
各ドライバＩＣ１００Ｂは、実施例１の各ドライバＩＣ１００と同様に、複数の端子を有しているが、スタンバイ信号ＳＴＢＹ出力用のＳＴＢＹ端子のみが削除され、内部回路は、実施例１の各ドライバＩＣ１００と同様の構成である。ここで、ＥＥＰＲＯＭ６０Ｂの第１の信号入力端子であるＣＥ端子及びＳＩ端子と、各ドライバＩＣ１００Ｂの第２の信号入力端子であるＨＳＹＮＣ端子及びＳＴＢ端子とが接続されて、コネクタ端子ピンが共有化されている。
その他の構成は、実施例１のＬＥＤヘッド１３と同様である。
【０１６８】
（図２０中のＥＥＰＲＯＭ）
図２１（ａ）、（ｂ）は、図２０中のＥＥＰＲＯＭ６０Ｂの構成を示す概略の回路図であり、同図（ａ）は本実施例２のＥＥＰＲＯＭ６０Ｂの回路図、及び、同図（ｂ）は同図（ａ）と対比するように図示した従来構成のＥＥＰＲＯＭ６０Ｃの回路図である。
【０１６９】
図２１（ｂ）に示すＥＥＰＲＯＭ６０Ｃは、電源電圧ＶＣＣを入力するＶＣＣ端子と、図２０中のＣＥ端子、ＳＩ端子、及びＳＣＫ端子等を総称した端子Ｔとを有し、これらのＶＣＣ端子及びＴ端子に、ＥＥＰＲＯＭ本体である内部のコア部４１１と、このコア部４１１の入力回路を構成する２つのダイオード４１２，４１３とが接続されている。
【０１７０】
ＥＥＰＲＯＭ６０Ｃ内のコア部４１１は、ＥＥＰＲＯＭ６０ＣのＶＣＣ端子及びＴ端子に接続されたＶＣＣ端子及びＴ端子とを有している。ダイオード４１２は、アノードが端子Ｔに接続され、カソードがＶＣＣ端子に接続されている。ダイオード４１３は、アノードがグランドＧＮＤに接続され、カソードがＴ端子に接続されている。ダイオード４１２，４１３は、静電気放電（Electro  Static  Discharge、以下「ＥＳＤ」という。）保護のための静電気保護素子であって、ＥＳＤ等により正極性や負極性の過大電圧がＴ端子に印加された時に、電源側やグランドＧＮＤ側に放電させ、コア部４１１のＴ端子に過大電圧が印加されるのを防止している。
【０１７１】
これに対し、図２１（ａ）に示すＥＥＰＲＯＭ６０Ｂは、図２１（ｂ）のＥＥＰＲＯＭ６０Ｃと同様のコア部４１１と、ＥＥＰＲＯＭ６０Ｃのダイオード４１３に対応したダイオード４１４とを有しているが、ＥＥＰＲＯＭ６０ＣにおけるＴ端子からＶＣＣ端子に向かう方向のダイオード４１２が削除された構成になっている。
【０１７２】
なお、本実施例３のＥＥＰＲＯＭ６０Ｂにおいて、前記ダイオード４１２を削除する代わりに、ダイオード４１４においては、ブレークダウン電圧を低めに設定して、ツェナーダイオードに類似の電圧−電流特性を備えるようにすることで、Ｔ端子に正極性の過大電圧が印加された時には、ダイオード４１４に逆方向に電圧が印加されるが、前記ブレークダウンによりこのダイオード４１４のカソードからアノードへ向けて電流が流れることで、コア部４１１のＴ端子に過大な電圧が印加されることを防止することができる。
【０１７３】
（図２０中の基準電圧発生回路）
図２２は、図２０中の基準電圧発生回路７０Ｂの構成を示す回路図であり、図１９に示す基準電圧発生回路７０Ａ中の要素と共通の要素には共通の符号が付されている。
【０１７４】
本実施例２の基準電圧発生回路７０Ｂでは、図１９の基準電圧発生回路７０ＡにおけるＰＮＰトランジスタ４０６及びＳＴＢＹ端子が削除され、ＶＤＤ端子がレギュレータ４０５の端子１に直接接続された構成になっている。その他の構成は、図１９の基準電圧発生回路７０Ａと同様である。
【０１７５】
（ＬＥＤヘッドのスタンバイ状態の動作）
本実施例２における図２０のＬＥＤヘッド１３Ｂにおいて、図２１（ａ）のＥＥＰＲＯＭ６０Ｂを備えることの動作を、図２１（ｂ）のＥＥＰＲＯＭ６０Ｃを備える場合と対比しつつ、以下説明する。
【０１７６】
図２０のＬＥＤヘッド１３Ｂでは、ＬＥＤヘッド組立て後の完成試験において、実装工程不具合による損傷チップの有無を検出するために、複数のドライバＩＣ１００Ｂ（＝１００−１Ｂ，１００−２Ｂ，・・・）をスタンバイ状態に設定して、消費電流を略ゼロにする。
【０１７７】
同時に、基準電圧発生回路７０ＢのＶＣＣ端子に接続されたコネクタ端子ＶＤＤ３の電圧を略ゼロに設定することで、この基準電圧発生回路７０Ｂによる消費電流を略ゼロとすることができる。またこの時、ＥＥＰＲＯＭ６０ＢのＣＥ端子を“Ｈ”レベルとすることで、このＥＥＰＲＯＭ６０Ｂもまたスタンバイ状態とされ、その消費電流を略ゼロとすることができるはずである。
【０１７８】
ところが、図２０中のＥＥＰＲＯＭ６０Ｂの入力回路が、図２１（ｂ）に示すＥＥＰＲＯＭ６０Ｃのような入力回路の構成であったとすると、図２１（ｂ）中に破線矢印で示す向きの回り込み電流を生じてしまう。
【０１７９】
例えば、図２１（ｂ）のＥＥＰＲＯＭ６０Ｃにおいて、Ｔ端子がシリアルデータ入力用ＳＩ端子であったとすると、このＳＩ端子には主走査同期信号ＨＤ−ＳＴＢ−Ｎが入力されており、この時の主走査同期信号ＨＤ−ＳＴＢ−Ｎのレベルは“Ｈ”であるが、図２１（ｂ）のＶＣＣ端子の電位がゼロであると、ダイオード４１２のアノード・カソード間に電流が流れてしまい、端子Ｔ（この場合は印刷駆動信号ＨＤ−ＳＴＢ−Ｎが入力されている。）の“Ｈ”レベルを低下させる。そのため、図５のドライバＩＣ内部のプルアップ抵抗１４３に電流を生じてしまい、本来ゼロとなるように設定していたドライバＩＣ１００Ｂに電源電流を生じることになる。この結果、図２１（ｂ）の構成のままでは、図２０のＬＥＤヘッド１３Ｂにおいて所望の作用効果を奏することができない。
【０１８０】
そこで、本実施例２では、図２１（ａ）に示すＥＥＰＲＯＭ６０Ｂの構成にすることで、図２１（ｂ）における破線矢印の電流を生じなくすることができる。従って、スタンバイ状態におけるドライバＩＣ１００Ｂの電源電流ゼロの状態を実現することが可能となる。
【０１８１】
（ＬＥＤヘッドの全体の動作）
図２３は、本発明の実施例２における画像形成装置１の電源投入後に、図２０のＬＥＤヘッド１３Ｂに対して行われる補正データ転送処理と、これと同時に行われるスタンバイ状態の設定シーケンスを示すタイムチャートである。この図２３では、実施例１の図１４中の要素と共通の要素には共通の符号が付されている。
【０１８２】
補正データｂ３〜ｂ０（Ｏｄｄ＝ＯＤＤ３〜ＯＤＤ０，Ｅｖｅｎ＝ＥＶＮ３〜ＥＶＮ０）の転送開始に先立ち、引き続くデータ転送が補正データｂ３〜ｂ０であることを示すため、ラッチ信号ＨＤ−ＬＯＡＤを“Ｈ”にする（Ｉ部）。次いで、奇数番目に属するドットについて１ドット当たり４ビットからなる補正データｂ３〜ｂ０のうち、ｂｉｔ３の補正データｂ３をＨＤ−ＤＡＴＡ３端子〜ＨＤ−ＤＡＴＡ０端子からクロック信号ＨＤ−ＣＬＫ−Ｐに同期して入力し、図５中のシフトレジスタ１１０内へシフト入力する。シフト入力が完了すると、Ａ部に示すように、印刷駆動信号ＨＤ−ＳＴＢ−Ｎが３パルス入力され、図９に示す制御回路１４１の動作が行われる。
【０１８３】
図２３のＡ部において、印刷駆動信号ＨＤ−ＳＴＢ−Ｎの１パルス目が入力されると、Ｊ部に示すように、図９中のＦＦ３６１のＱ端子（＝Ｑ１端子）の信号が発生し、次いで、印刷駆動信号ＨＤ−ＳＴＢ−Ｎの２パルス目で、Ｋ部に示すように、図９中のＦＦ３６２のＱ端子（＝Ｑ２端子）の信号が発生する。又、Ｑ１端子の信号が立ち上がる毎に、図９中のＦＦ３６３のＱ端子（＝Ｑ３端子）の信号が状態反転し、Ｌ部に示すように、Ｑ３端子の信号は“Ｈ”レベルに遷移している。
【０１８４】
Ｑ３端子の信号の遷移に引き続き、書き込みイネーブル信号Ｅ１，Ｅ２が発生する。書き込みイネーブル信号Ｅ１の立ち上がりエッジに引き続き、Ｍ部に示すように、図９中のＦＦ３６５のＱ端子（＝Ｑ４端子）の信号が立ち上がり、書き込みイネーブル信号Ｅ１の次の立ち上がりで、図９中のＦＦ３６４のＱ端子（＝Ｑ５端子）の信号が立ち上がり、更に、書き込みイネーブル信号Ｅ１の次の立ち上がりで、Ｑ４端子の信号が立ち下がり、書き込みイネーブル信号Ｅ１の次の立ち上がりで、Ｑ５端子の信号が立ち下がる。
【０１８５】
書き込み制御信号Ｗ３〜Ｗ０はＱ２端子の信号に引き続いて発生するものであるが、Ｏ部、Ｐ部のように、書き込み制御信号Ｗ３が２回に亘って出力され、次いで、書き込み制御信号Ｗ２，Ｗ１，Ｗ０の各信号においても、それぞれ２パルスずつ発生する。
【０１８６】
書き込み制御信号Ｗ３〜Ｗ０の各パルスが発生する毎に、図６のメモリ回路１５１にデータの書き込みが行われ、書き込み制御信号Ｗ３〜Ｗ０の１パルス目で奇数ドット用メモリセル回路３００−１内のメモリセル３１１〜３１４へのデータ書き込みが、２パルス目で偶数ドット用メモリセル回路３００−２内のメモリセルへのデータ書き込みが行われる。
【０１８７】
前記１パルス目の書き込み制御信号Ｗ３（Ｏ部等）は、Ａ部、Ｃ部、Ｅ部、Ｇ部において入力された印刷駆動信号ＨＤ−ＳＴＢ−Ｎを基に発生されるものであり、前記２パルス目の書き込み制御信号Ｗ３（Ｐ部等）は、Ｂ部、Ｄ部、Ｆ部、Ｈ部について入力された印刷駆動信号ＨＤ−ＳＴＢ−Ｎを基に発生されるものである。
【０１８８】
以上の過程を経て、補正データｂ３〜ｂ０のｂｉｔ３〜ｂｉｔ０の全てのデータ書き込みが完了すると、Ｑ部に示すように、ラッチ信号ＨＤ−ＬＯＡＤを“Ｌ”として、補正データｂ３〜ｂ０の格納処理が完了する。これにより、図５のＡＮＤ回路１５３及びラッチ回路１５４の動作において説明したように、各ドライバＩＣ１００Ｂのスタンバイ信号ＳＴＢＹを選択的に設定することができ、ＬＥＤヘッド全体としてスタンバイモード（消費電流を略ゼロとする状態）に設定することができる。
【０１８９】
次いで、Ｒ部に示すように、コネクタ端子ＶＤＤ３の電源電圧ＶＣＣを立ち下げて、電位を略ゼロにする。これにより、図２０中のＥＥＰＲＯＭ６０Ｂ及び基準電圧発生回路７０Ｂの電源電流をゼロとすることができる。そのため、図２１（ａ）を用いて説明したように、ＬＥＤへツド１３Ｂに入力されている“Ｈ”レベル信号（例えば、印刷駆動信号ＨＤ−ＳＴＢ−Ｎ）に生じる電流流入が生じることがなく、その電位状態にも影響を与えることがない。
【０１９０】
（実施例２の効果）
本実施例２によれば、実施例１の（ａ）の効果で説明したような従来の課題を解決できる以下のような効果があり、更に、以下のような効果があるので、実施例１の（ｂ）の効果とほぼ同様の効果がある。
【０１９１】
本実施例２の構成においては、従来の課題を解決するために、ＬＥＤヘッド１３Ｂに用いられる各ドライバＩＣ１００Ｂ内で、外部からの制御信号により静止時消費電流を略ゼロにすると共に、ＬＥＤヘッド１３Ｂの付帯回路である基準電圧発生回路７０Ｂの電源を切断可能とすることで、その消費電流を切断可能として、ＬＥＤヘッド全体での消費電流を略ゼロにすることができる。この結果、ＬＥＤヘッド１３Ｂの実装組立て後の試験工程において、実装不具合による損傷チップの有無を、電源電流（ＩＤＤｑ電流）を測定することで、高精度に判別することが可能となり、ＬＥＤヘッド１３Ｂの品質レベルを格段に向上させることができる。
【０１９２】
更に、電源電流を遮断して消費電流を略ゼロにできる構成としたことで、ＬＥＤヘッド１３Ｂを用いた画像形成装置１の待機時消費電力を低減することも可能となり、大幅な省エネルギーが図れるという効果も得られる。
【０１９３】
（実施例の他の変形例）
本発明は、上記実施例１、２やこれらの変形例に限定されず、その他の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【０１９４】
（ａ）  ＬＥＤが光源として用いられる発光素子に適用した場合について説明したが、本発明はこれに限らず、他の被駆動素子（例えば、有機ＥＬ素子等）への電圧印加制御を行う場合にも適用可能である。例えば、有機ＥＬ素子のアレイで構成される有機ＥＬヘッドを供えたプリンタにおいて利用することができる。
【０１９５】
（ｂ）  本発明は、２端子構造を備えたＬＥＤ等の被駆動素子に限らず、３端子構造を備えた発光サイリスタの他、第１と第２の２個のゲート端子を備えた４端子サイリスタＳＣＳ（Silicon  Semiconductor  Controlled  Switch）を駆動する場合にも適用可能である。又、ＥＥＰＲＯＭ６０，６０Ｂは、他の不揮発性メモリに置換してもよい。
【０１９６】
（ｃ）  本発明の趣旨及び技術思想を考察して明らかなように、本発明は同一構成要素の連続的配置からなる被駆動素子列のドライバに限定されるものではなく、複数若しくは単数の駆動端子出力を備えた任意形状のＩＣチップや、これらを搭載してなるユニット装置等に広く応用することが可能である。
【符号の説明】
【０１９７】
１      画像形成装置
１３      ＬＥＤヘッド
６０，６０Ｂ      ＥＥＰＲＯＭ
７０，７０Ａ，７０Ｂ      基準電圧発生回路
１００，１００Ｂ，１００−１，１００−１Ｂ，１００−２，１００−２Ｂ
ドライバＩＣ
１１０      シフトレジスタ
１２０      セレクタ
１３０      ラッチ回路部
１４１，１４２      制御回路
１５０      メモリ回路部
１６０      マルチプレクサ部
１７０      制御電圧発生回路
１８０      ドライバ部
２００，２００−１，２００−２      ＬＥＤアレイ
３００−１，３００−１Ａ〜３００−１Ｃ，３００−２，３００−２Ａ〜３００−２Ｃ
メモリセル回路
【図１】
0005572341.tif 000002
【図２】
0005572341.tif 000003
【図３】
0005572341.tif 000004
【図４】
0005572341.tif 000005
【図５】
0005572341.tif 000006
【図６】
0005572341.tif 000007
【図７】
0005572341.tif 000008
【図８】
0005572341.tif 000009
【図９】
0005572341.tif 000010
【図１０】
0005572341.tif 000011
【図１１】
0005572341.tif 000012
【図１２】
0005572341.tif 000013
【図１３】
0005572341.tif 000014
【図１４】
0005572341.tif 000015
【図１５】
0005572341.tif 000016
【図１６】
0005572341.tif 000017
【図１７】
0005572341.tif 000018
【図１８】
0005572341.tif 000019
【図１９】
0005572341.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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