(57)【特許請求の範囲】
【請求項１】
行方向にｍ個で、列方向にｎ個（ｍは２以上の整数で、ｎは１以上の整数）のメモリブロックを有するブロックアレイと、
前記ブロックアレイの任意の行を選択すべきページとして選択するページ選択回路と、
前記ページ選択回路で選択されたページに書込むべきデータまたは該ページから読出したデータを格納するページバッファと、を備え、
前記メモリブロックのそれぞれは、
不揮発性で非破壊読出しが可能な複数のメモリセルからなるメモリセルアレイと、
前記メモリセルアレイの任意の行を選択する行選択回路と、
前記メモリセルアレイの任意の列を選択する列選択回路と、を有し、
行指定コマンドと行アドレスとが与えられると、前記ブロックアレイ内の列方向に並んだ前記ｎ個の前記メモリブロックごとに、前記与えられた行アドレスに対応する特定の行のメモリセル群が選択され、
列指定コマンドと列アドレスとが与えられると、前記ブロックアレイ内の行方向に並んだ前記ｍ個の前記メモリブロックごとに、前記与えられた列アドレスに対応する特定の列のメモリセル群が選択され、
前記ページ選択回路は、ページ単位での読出しコマンドまたは書き込みコマンドと、対応するページアドレスとが与えられると、その直前に与えられた行指定コマンド、行アドレス、列指定コマンドおよび列コマンドにより選択されたメモリセル群の中で、前記与えられたページアドレスで示すページ内の互いに離隔された複数のメモリセルを、同時に選択することを特徴とする半導体記憶装置。
【請求項２】
前記ページ選択回路は、ページ単位での読出しコマンドとページアドレスとが与えられると、前記与えられたページアドレスで示すページ内の互いに離隔された複数のメモリセルからデータ同時に読出して、前記ページバッファに格納する制御を行ない、
前記ページ選択回路は、ページ単位での書き込みコマンドとページアドレスとが与えられると、前記与えられたページアドレスで示すページ内の互いに離隔された複数のメモリセルに、前記ページバッファ内のデータを書込む制御を行なうことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
外部から順不同に入力された前記行指定コマンド、前記列指定コマンド、前記読出しコマンドおよび前記書き込みコマンドを、入力された順に前記ブロックアレイまたは前記ページ選択回路に供給する周辺制御回路を備えることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記ブロックアレイと、前記ページ選択回路と、前記ページバッファとを有するバンクが複数個設けられ、
前記行指定コマンドおよび前記列指定コマンドは、すべての前記バンクに対して発行されるか、あるいは一部の前記バンクに対して発行され、
前記読出しコマンドおよび前記書き込みコマンドは、特定のバンクに対して発行されることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記メモリセルは、ＭＲＡＭセルであることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
半導体記憶装置と、
前記半導体記憶装置を制御するコントローラと、を備えるメモリシステムにおいて、
前記半導体記憶装置は、
行方向にｍ個で、列方向にｎ個（ｍは２以上の整数で、ｎは１以上の整数）のメモリブロックを有するブロックアレイと、
前記ブロックアレイの任意の行を選択すべきページとして選択するページ選択回路と、
前記ページ選択回路で選択されたページに書込むべきデータまたは該ページから読出したデータを格納するページバッファと、を備え、
前記メモリブロックのそれぞれは、
不揮発性で非破壊読出しが可能な複数のメモリセルからなるメモリセルアレイと、
前記メモリセルアレイの任意の行を選択する行選択回路と、
前記メモリセルアレイの任意の列を選択する列選択回路と、を有し、
行指定コマンドと行アドレスとが与えられると、前記ブロックアレイ内の列方向に並んだ前記ｎ個の前記メモリブロックごとに、前記与えられた行アドレスに対応する特定の行のメモリセル群が選択され、
列指定コマンドと列アドレスとが与えられると、前記ブロックアレイ内の行方向に並んだ前記ｍ個の前記メモリブロックごとに、前記与えられた列アドレスに対応する特定の列のメモリセル群が選択され、
前記ページ選択回路は、ページ単位での読出しコマンドまたは書き込みコマンドと、対応するページアドレスとが与えられると、その直前に与えられた行指定コマンド、行アドレス、列指定コマンドおよび列コマンドにより選択されたメモリセル群の中で、前記与えられたページアドレスで示すページ内の互いに離隔された複数のメモリセルを、同時に選択することを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性で非破壊読出し可能なメモリセルを備えた半導体記憶装置およびメモリシステムに関する。
【背景技術】
【０００２】
低消費電力で高速アクセス可能な不揮発性メモリとしてＭＲＡＭ（Magnetroresistive Random Access Memory）が開発されている。しかしながら、ＭＲＡＭではＭＴＪ（Magnetic Tunnel Junction）素子の磁化方向の設定（書き込み）と検出（読出し）を電流で行なうため、同時に複数のＭＴＪ素子に対する読み出しおよび書き込みを行なうと、回路ノイズが増大するおそれがあり、複数のＭＴＪ素子への同時アクセスが困難である。
【０００３】
ところで、低消費電力のメモリ標準規格として、ＪＥＤＥＣによるＬＰＤＤＲ２仕様が知られているが、この規格は揮発性で破壊読み出し方式であるＤＲＡＭの特徴に合わせて最適化を図ったものである。このため、各種コマンドの状態遷移が複雑であり、ＭＲＡＭ等の不揮発性メモリにそのまま適用するのは妥当ではない。
【先行技術文献】
【特許文献】
【０００４】
【非特許文献１】JEDEC STANDARD, Low Power Double Data Rate 2, JESD209-2D
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、読出しおよび書き込み時の回路ノイズを抑制でき、かつ読出しおよび書き込みの手順を簡易化できる半導体記憶装置およびメモリシステムを提供するものである。
【課題を解決するための手段】
【０００６】
本実施形態の一態様では、行方向にｍ個で、列方向にｎ個（ｍは２以上の整数で、ｎは１以上の整数）のメモリブロックを有するブロックアレイと、前記ブロックアレイの任意の行を選択すべきページとして選択するページ選択回路と、前記ページ選択回路で選択されたページに書込むべきデータまたは該ページから読出したデータを格納するページバッファと、を備える。
【０００７】
前記メモリブロックのそれぞれは、不揮発性で非破壊読出しが可能な複数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイの任意の行を選択する行選択回路と、前記メモリセルアレイの任意の列を選択する列選択回路と、を有する。行指定コマンドと行アドレスとが与えられると、前記ブロックアレイ内の列方向に並んだ前記ｎ個の前記メモリブロックごとに、前記与えられた行アドレスに対応する特定の行のメモリセル群が選択される。列指定コマンドと列アドレスとが与えられると、前記ブロックアレイ内の行方向に並んだ前記ｍ個の前記メモリブロックごとに、前記与えられた列アドレスに対応する特定の列のメモリセル群が選択される。前記ページ選択回路は、ページ単位での読出しコマンドまたは書き込みコマンドと、対応するページアドレスとが与えられると、その直前に与えられた行指定コマンド、行アドレス、列指定コマンドおよび列コマンドにより選択されたメモリセル群の中で、前記与えられたページアドレスで示すページ内の互いに離隔された複数のメモリセルを、同時に選択する。
【図面の簡単な説明】
【０００８】
【図１】本実施形態による半導体記憶装置１の概略構成を示すブロック図。
【図２】ＲＡＳコマンドと対応する行アドレスが発行された場合の行選択回路８の動作を説明する図。
【図３】ＣＡＳコマンドと対応する列アドレスが発行された場合の列選択回路９の動作を説明する図。
【図４】ＲＥＡＤコマンドと対応するページアドレスが発行された場合のページ選択回路３の動作を説明する図。
【図５】ＷＲＩＴＥコマンドと対応するページアドレスが発行された場合のページ選択回路３の動作を説明する図。
【図６】バンク構成の半導体記憶装置１を備えた一実施形態によるメモリシステムの概略構成を示すブロック図。
【図７】図６の半導体記憶装置１のアドレス割付けの一例を示す図。
【図８】図１および図６に示す本実施形態による半導体記憶装置１の状態遷移図。
【図９】本実施形態による半導体記憶装置１の各コマンドを入力する際の各信号の論理値の一例を示す図。
【図１０】本実施形態による半導体記憶装置１の動作タイミングの一例を示すタイミング図。
【図１１】本実施形態による半導体記憶装置１の動作タイミングの他の例を示すタイミング図。
【図１２】本実施形態による半導体記憶装置１の動作タイミングの他の例を示すタイミング図。
【図１３】本実施形態による半導体記憶装置１の動作タイミングの他の例を示すタイミング図。
【図１４】本実施形態による半導体記憶装置１の動作タイミングの他の例を示すタイミング図。
【図１５】本実施形態による半導体記憶装置１の動作タイミングの他の例を示すタイミング図。
【図１６】本実施形態による半導体記憶装置１の動作タイミングの他の例を示すタイミング図。
【図１７】本実施形態による半導体記憶装置１の動作タイミングの他の例を示すタイミング図。
【図１８】本実施形態による半導体記憶装置１の動作タイミングの他の例を示すタイミング図。
【図１９】本実施形態による半導体記憶装置１の動作タイミングの他の例を示すタイミング図。
【図２０】本実施形態による半導体記憶装置１の動作タイミングの他の例を示すタイミング図。
【図２１】本実施形態による半導体記憶装置１の動作タイミングの他の例を示すタイミング図。
【図２２】本実施形態による半導体記憶装置１の動作タイミングの他の例を示すタイミング図。
【図２３】本実施形態による半導体記憶装置１の動作タイミングの他の例を示すタイミング図。
【図２４】本実施形態による半導体記憶装置１の動作タイミングの他の例を示すタイミング図。
【図２５】本実施形態による半導体記憶装置１の動作タイミングの他の例を示すタイミング図。
【図２６】第１および第２の実施形態におけるメモリセルとしてＭＲＡＭを用いた場合の回路図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら、本実施形態の実施形態を説明する。
【００１０】
図１は本実施形態による半導体記憶装置１の概略構成を示すブロック図である。図１の半導体記憶装置１は、ブロックアレイ２と、ページ選択回路３と、ページバッファ４と、周辺制御回路５とを備えている。
【００１１】
ブロックアレイ２は、行方向にｍ個で、列方向にｎ個（ｍは２以上の整数で、ｎは１以上の整数）のメモリブロック６を有する。各メモリブロック６は、複数のメモリセルからなるメモリセルアレイ７と、このメモリセルアレイ７の任意の行を選択する行選択回路８と、このメモリセルアレイ７の任意の列を選択する列選択回路９とを有する。
【００１２】
ページ選択回路３は、ブロックアレイ２の特定のページを選択する。ここで、ページとは、ブロックアレイ２内の全行（ｍ個分のメモリセルアレイ７を合わせた全行）から選択される特定の行を指す。選択された特定の行には、列方向のｎ個分のメモリセルアレイ７の１行分のメモリセル群が含まれている。
【００１３】
ページバッファ４は、上述した特定の行のメモリセル群から読出したデータ、または特定の行のメモリセル群に書込むためのデータを格納する。
【００１４】
周辺制御回路５は、図１では不図示のプロセッサやコントローラから供給される各種コマンド、アドレスおよびデータをブロックアレイ２側に送出する制御と、メモリセルから読出したデータをプロセッサやコントローラ側に送出する制御とを行なう。
【００１５】
プロセッサやコントローラから周辺制御回路５に供給されるコマンドには、例えば、ＲＡＳコマンド、ＣＡＳコマンド、ＲＥＡＤコマンドおよびＷＲＩＴＥコマンドがある。
【００１６】
ＲＡＳコマンドは、ブロックアレイ２中の行方向に並ぶ複数のメモリセルアレイ７ごとに、特定の行を選択する行指定コマンドである。ＲＡＳコマンドに対応して発行される行アドレスは、各メモリブロック６内の行選択回路８に同時に入力される。各行選択回路８は、対応するメモリセルアレイ７の中から行アドレス上のメモリセルを選択する。
【００１７】
図２はＲＡＳコマンドと対応する行アドレスが発行された場合の行選択回路８の動作を説明する図である。図２の太実線経路は、ＲＡＳコマンドと行アドレスによって選択される箇所を示している。図２に示すように、ＲＡＳコマンドと行アドレスが発行されると、列方向に並ぶｎ個のメモリセルアレイ７ごとに、行アドレスに対応する特定の行上の複数のメモリセルが選択される。
【００１８】
ＣＡＳコマンドは、ブロックアレイ２中の列方向に並ぶ複数のメモリセルアレイ７ごとに、特定の列を選択する列指定コマンドである。ＣＡＳコマンドに対応して発行される列アドレスは、各メモリブロック６内の列選択回路９に同時に入力される。各列選択回路９は、対応するメモリセルアレイ７の中から列アドレス上のメモリセルを選択する。
【００１９】
図３はＣＡＳコマンドと対応する列アドレスが発行された場合の列選択回路９の動作を説明する図である。図３の太実線経路は、ＣＡＳコマンドと列アドレスによって選択される箇所を示している。図３に示すように、ＣＡＳコマンドと列アドレスが発行されると、行方向に並ぶｍ個のメモリセルアレイ７ごとに、列アドレスに対応する特定の列上の複数のメモリセルが選択される。
【００２０】
ＲＥＡＤコマンドは、ブロックアレイ２中のページアドレスに対応する複数のメモリセルからデータを読出す読出しコマンドである。ＲＥＡＤコマンドに対応して発行されるページアドレスは、ページ選択回路３に入力される。ページ選択回路３は、ブロックアレイ２の中からページアドレスのデータを選択する。選択されたデータは、ページバッファ４に格納される。ページアドレスは、上述したページを単位として、ブロックアレイ２内の特定の行に位置するｎ個のメモリセルアレイ７のデータを選択するためのアドレスである。ＲＥＡＤコマンドが発行される前に、ＲＡＳコマンドとＣＡＳコマンドが発行されるため、行選択回路８、列選択回路９およびページ選択回路３で選択された複数のメモリセルのデータがページバッファ４に格納されることになる。
【００２１】
図４はＲＥＡＤコマンドと対応するページアドレスが発行された場合のページ選択回路３の動作を説明する図である。図４のブロックアレイ２内の太線枠は、ページアドレスにより選択されるページを示している。ＲＥＡＤコマンドが発行される前に、ＲＡＳコマンドとＣＡＳコマンドが発行されるため、図４のページ内の○で囲んだ複数のメモリセルのデータが読出されて、ページバッファ４に格納される。このように、同時に読出されるメモリセルは、複数のメモリセルアレイに分散して設けられている。
【００２２】
ＷＲＩＴＥコマンドは、ブロックアレイ２中のページアドレスに対応する複数のメモリセルにデータを書込む書き込みコマンドである。ＷＲＩＴＥコマンドに対応して発行されるページアドレスは、ページ選択回路３に入力される。ページ選択回路３は、ブロックアレイ２の中からページアドレスのデータを選択する。選択されたデータは、ページバッファ４に格納される。ページアドレスは、上述したページを単位として、ブロックアレイ２内の特定の行に位置するｎ個のメモリセルアレイ７のデータを選択するためのアドレスである。ＷＲＩＴＥコマンドが発行される前に、ＲＡＳコマンドとＣＡＳコマンドが発行されるため、行選択回路８、列選択回路９およびページ選択回路３で選択された複数のメモリセルにページバッファ４のデータが書込まれることになる。
【００２３】
図５はＷＲＩＴＥコマンドと対応するページアドレスが発行された場合のページ選択回路３の動作を説明する図である。図５のブロックアレイ２内の太線枠がページアドレスにより選択される。ＷＲＩＴＥコマンドが発行される前に、ＲＡＳコマンドとＣＡＳコマンドが発行されるため、図５のページ内の○で囲んだ複数のメモリセルに、ページバッファ４のデータが書込まれる。このように、同時に書込まれるメモリセルは、複数のメモリセルアレイに分散して設けられている。
【００２４】
本実施形態の半導体記憶装置１は、バンク構成にしてもよいし、しなくてもよい。バンク構成にする場合は、図１のブロックアレイ２、ページ選択回路３およびページバッファ４を含む範囲が一つのバンクになり、複数のバンクを設けることになる。バンク構成の半導体記憶装置１については後述する。
【００２５】
このように、第１の実施形態では、ブロックアレイ２の全体に対して、ＲＡＳコマンドで行選択を行なうとともに、ＣＡＳコマンドで列選択を行ない、その後、ＲＥＡＤコマンドとＷＲＩＴＥコマンドで、ページ単位で読出しと書き込みを行なうため、位置的および時間的に分散させて複数のメモリセルに対する読出しと書き込みを行なうことができ、同時に複数のメモリセルの読出しや書き込みを行なっても、回路ノイズの影響を受けなくなる。したがって、ＭＲＡＭセルのように、読出しや書き込み時に電流を流す必要があるメモリセルであっても、回路ノイズを増大させずに複数のメモリセルの同時読出しや同時書き込みが可能となる。
【００２６】
また、本実施形態は、後述するように、ＲＡＳコマンド、ＣＡＳコマンド、ＲＥＡＤコマンドおよびＷＲＩＴＥコマンドを順不動で発行できるという特徴がある。したがって、メモリセルの読出しや書き込みの制御が容易になり、行選択回路８、列選択回路９およびページ選択回路３の内部構成を簡略化できるとともに、読出しと書き込みを共に高速に行なうことができる。
【００２７】
（第２の実施形態）
第２の実施形態による半導体記憶装置１は、複数のバンクからなることを特徴とする。
【００２８】
図６は複数のバンクからなる半導体記憶装置１を備えた一実施形態によるメモリシステムの概略構成を示すブロック図である。図６のメモリシステムは、８つのバンクｂ０〜ｂ７からなる半導体記憶装置１と、この半導体記憶装置１を制御するコントローラ１１とを備えている。
【００２９】
図６の半導体記憶装置１は、８つのバンクｂ０〜ｂ７と、ＣＡバッファ１２と、ＤＱバッファ１３とを有する。各バンクは、図１と同様に構成されており、ブロックアレイ２と、ページ選択回路３と、ページバッファ４とを有する。ブロックアレイ２の内部構成も、図１と同様である。
【００３０】
ＣＡバッファ１２には、コマンドの種類を識別するためのコマンドアドレス信号ＣＡ０〜ＣＡ９と、クロックイネーブル信号ＣＫＥと、チップセレクト信号ＣＳ＿Ｎと、クロック信号ＣＫ＿ｔ，ＣＫ＿ｃとがコントローラ１１から入力される。
【００３１】
ＤＱバッファ１３には、データ入出力信号ＤＱ０〜ＤＱ３１と、データストローブ信号DQS0_t〜DQS3_t、DQS0_c〜DQS3_cと、データマスク信号ＤＭ０〜ＤＭ３とが入力される。
【００３２】
図６の半導体記憶装置１は、選択されたバンクに対して、上述した各種コマンドを発行して、図２〜図５と同様の動作を行なう。
【００３３】
図７は図６の半導体記憶装置１のアドレス割付けの一例を示す図である。図７は、項目Itemsとして、プリフェッチの種類Prefetchと、バンクの総数Number of Banksと、バンクアドレスBank Addressと、Ｉ／Ｏの数Ｘ８、Ｘ１６、Ｘ３２とを含む。Ｘ８、Ｘ１６、Ｘ３２のそれぞれは、行アドレスRow Addressと、列アドレスColumn Addressと、ページアドレスPage Addressと、ページバッファ４サイズPage Buffer Sizeとを含む。
【００３４】
図７には、メモリ容量が１Ｇビット、２Ｇビット、４Ｇビット、８Ｇビット、１６Ｇビット、３２Ｇビットの各半導体記憶装置１について、上述した各項目の情報が記述されている。
【００３５】
なお、図７の各項目や値は一例にすぎず、メモリ容量や各項目の値は、図示された情報以外の情報も取り得る。
【００３６】
図８は図１および図６に示す第１および第２の実施形態による半導体記憶装置１の状態遷移図である。半導体記憶装置１に電源電圧を供給すると、パワーオン状態に遷移する。パワーオン状態のときにリセット信号が入力されると、所定のリセット処理が行なわれてＩｄｌｅ状態に遷移する。
【００３７】
Ｉｄｌｅ状態のときにＲＡＳコマンドが入力されると、ＲＡＳ状態に遷移する。ＲＡＳ状態では、図２のような行選択動作を行なう。一方、Ｉｄｌｅ状態のときにＣＡＳコマンドが入力されると、ＣＡＳ状態に遷移する。ＣＡＳ状態では、図３のような列選択動作を行なう。
【００３８】
ＲＡＳ状態のときにＣＡＳコマンドが入力されると、ＣＡＳ状態に遷移する。また、ＣＡＳ状態のときにＲＡＳコマンドが入力されると、ＲＡＳ状態に遷移する。
【００３９】
ＲＡＳ状態またはＣＡＳ状態のときにＲＥＡＤコマンドが入力されると、ＲＥＡＤ状態に遷移する。ＲＥＡＤ状態では、図４に示すように、複数のメモリセルからページ単位で読出したデータをページバッファ４に格納する。一方、ＲＡＳ状態またはＣＡＳ状態のときにＷＲＩＴＥコマンドが入力されると、ＷＲＩＴＥ状態に遷移する。ＷＲＩＴＥ状態では、図５に示すように、ページバッファ４内のデータを、選択されたページ内の複数のメモリセルに書込む。
【００４０】
ＲＥＡＤ状態のときにＷＲＩＴＥコマンドが入力されると、ＷＲＩＴＥ状態に遷移し、ＷＲＩＴＥ状態のときにＲＥＡＤコマンドが入力されると、ＲＥＡＤ状態に遷移する。
【００４１】
また、ＲＡＳ状態、ＣＡＳ状態、ＲＥＡＤ状態またはＷＲＩＴＥ状態に遷移してから所定時間が経過すると、自動的にＩｄｌｅ状態に遷移する。
【００４２】
図８の状態遷移図からわかるように、本実施形態では、任意のコマンドから他の任意のコマンドに順不同で遷移することができ、各コマンドによる状態遷移が非常にシンプルになる。状態遷移がシンプルということは、半導体記憶装置１内の行選択回路８、列選択回路９およびページ選択回路３の内部構成を簡略化でき、メモリセルへの高速アクセスが可能になることを意味する。これに対して、ＤＲＡＭでは、プリチャージ動作が必須であること等から、状態遷移が非常に複雑になり、行選択回路８等の内部構成が複雑になり、高速アクセスの制限になる。
【００４３】
図９は本実施形態による半導体記憶装置１の各コマンドを入力する際の各信号の論理値の一例を示す図である。図９には、ＲＡＳコマンドとＣＡＳコマンドがそれぞれ２種類設けられている。１種類は特定のバンクにＲＡＳコマンドまたはＣＡＳコマンドを適用するもので、もう１種類は全バンクにＲＡＳコマンドまたはＣＡＳコマンドを適用するものである。
【００４４】
特定のバンクにＲＡＳコマンドまたはＣＡＳコマンドを適用する場合は、クロック信号ＣＫ＿ｔの立ち上がりのタイミングで、コマンドアドレス信号ＣＡ７〜ＣＡ９で特定のバンクアドレスＢＡ０〜ＢＡ２を指定し、コマンドアドレス信号ＣＡ５とＣＡ６で行アドレスの上位ビット側Ｒ１０，Ｒ１１または列アドレスの上位ビット側Ｃ１０，Ｃ１１を指定する。また、クロック信号ＣＫ＿ｔの立ち下がりのタイミングで、行アドレスの下位ビット側Ｒ０〜Ｒ９または列アドレスの下位ビット側Ｃ０〜Ｃ９を指定する。
【００４５】
ＲＥＡＤコマンドとＷＲＩＴＥコマンドは、全バンクに適用されることはなく、特定のバンクのみに適用される。クロック信号ＣＫ＿ｔの立ち上がりのタイミングで、コマンドアドレス信号ＣＡ７〜ＣＡ９で特定のバンクアドレスＢＡ０〜ＢＡ２を指定し、コマンドアドレス信号ＣＡ５とＣＡ６でページアドレスの上位ビット側Ｐ１０，Ｐ１１を指定する。また、クロック信号ＣＫ＿ｔの立ち下がりのタイミングで、ページアドレスの下位ビット側Ｐ０〜Ｐ９を指定する。
【００４６】
図１０〜図２５は本実施形態による半導体記憶装置１のタイミング図である。図１０〜図１４は同一のバンクに対する読出し動作の例を示している。
【００４７】
図１０は、ＲＡＳコマンド、ＣＡＳコマンドおよびＲＥＡＤコマンドが順に発行され、ＲＥＡＤコマンドが発行されてから３サイクル後に、データストローブ信号DQS_cがハイで、DQS_tがロウになり（リードレイテンシＲＬ＝３）、バーストデータの長さを示すバーストレングスＢＬ＝４の例を示している。
【００４８】
図１０からわかるように、ＲＡＳコマンドが発行されている間に、行アドレス（ロウアドレス）が上位ビット側と下位ビット側に分けて順に入力される。同様に、ＣＡＳコマンドが発行されている間に列アドレス（カラムアドレス）が上位ビット側と下位ビット側に分けて順に入力される。同様に、ＲＥＡＤコマンドが発行されている間にページアドレスが上位ビット側と下位ビット側に分けて順に入力される。
【００４９】
図１１はＲＡＳコマンドの発行を省略する例を示している。ＲＡＳコマンドの発行が省略された場合は、その直前にＲＡＳコマンドが発行されたときの行アドレスがそのまま適用される。図１１の場合、ＣＡＳコマンドとＲＥＡＤコマンドが順に発行されているが、ＲＥＡＤコマンドが発行された後の動作タイミングは図１０と同様である。
【００５０】
図１２はＣＡＳコマンドの発行を省略する例を示している。ＣＡＳコマンドの発行が省略された場合は、その直前にＣＡＳコマンドが発行されたときの列アドレスがそのまま適用される。図１２の場合、ＲＡＳコマンドとＲＥＡＤコマンドが順に発行されているが、ＲＥＡＤコマンドが発行された後の動作タイミングは図１０と同様である。
【００５１】
図１３はＲＡＳコマンドとＣＡＳコマンドの発行をともに省略する例を示している。ＲＡＳコマンドとＣＡＳコマンドの発行が省略された場合は、以前にＲＡＳコマンドとＣＡＳコマンドが発行されたときの行アドレスと列アドレスがそのまま適用される。図１３の場合、ＲＥＡＤコマンドのみが発行され、ＲＥＡＤコマンドと次のＲＥＡＤコマンドとの間隔は１サイクルである。ＲＥＡＤコマンドが発行されてから４サイクル後にデータＤＱが読出される。このため、２つのＲＥＡＤコマンドが連続して発行された場合は、合計８個のバーストデータが連続して読出される。
【００５２】
図１４は、ＲＡＳコマンドとＣＡＳコマンドの発行を省略して、ＲＥＡＤコマンドを発行した後にＷＲＩＴＥコマンドを発行する例を示している。ＲＥＡＤコマンドが発行されてから４サイクル後に４個のバーストデータが読出される。その後、時刻Ｔ６付近でＷＲＩＴＥコマンドが発行され、ライトレイテンシＷＬ＝１で、書き込み用の４個分のバーストデータが入力される。
【００５３】
図１５〜図１９は同一のバンクに対するバースト書き込みの例を示すタイミング図である。図１５はＲＡＳコマンド、ＣＡＳコマンドおよびＷＲＩＴＥコマンドが順に発行され、その後に４個のバーストデータが、データストローブ信号DQS_cとDQS_tの立ち上がりまたは立ち下がりエッジでラッチできるタイミングで入力される。
【００５４】
図１６はＲＡＳコマンドの発行を省略して、ＣＡＳコマンドとＷＲＩＴＥコマンドが順に発行される例を示している。ＲＡＳコマンドの発行が省略された場合は、以前にＲＡＳコマンドが発行されたときの行アドレスがそのまま適用される。
【００５５】
図１７はＣＡＳコマンドの発行を省略して、ＲＡＳコマンドとＷＲＩＴＥコマンドが順に発行される例を示している。ＣＡＳコマンドの発行が省略された場合は、以前にＣＡＳコマンドが発行されたときの列アドレスがそのまま適用される。
【００５６】
図１８はＲＡＳコマンドとＣＡＳコマンドの発行をともに省略する例を示している。ＲＡＳコマンドとＣＡＳコマンドの発行が省略された場合は、以前にＲＡＳコマンドとＣＡＳコマンドが発行されたときの行アドレスと列アドレスがそのまま適用される。図１８の場合、ＷＲＩＴＥコマンドのみが発行され、ＷＲＩＴＥコマンドと次のＷＲＩＴＥコマンドとの間隔は１サイクルである。個々のＷＲＩＴＥコマンドで書込まれるべき４個ずつのバーストデータが連続して入力される。
【００５７】
図１９は、ＲＡＳコマンドとＣＡＳコマンドの発行を省略して、ＷＲＩＴＥコマンドの後にＲＥＡＤコマンドを発行する例を示している。この場合、ＷＲＩＴＥコマンドが発行された後に、書き込み用の４個のバーストデータが入力され、その後、所定のリカバリー期間を置いて、ＲＥＡＤコマンドが発行され、その後３サイクル後にデータストローブ信号DQS_cとDQS_tが変化する。
【００５８】
図２０〜図２２は複数のバンクに対するバースト読出し動作の例を示すタイミング図である。図２０は、まず全バンクを対象として、ＲＡＳコマンドとＣＡＳコマンドを順に発行し、その後、バンクＡに対してＲＥＡＤコマンドを発行し、続いて、バンクＢに対してＲＥＡＤコマンドを発行する例を示している。これら２つのＲＥＡＤコマンドに応じて、読出されたバーストデータは、時刻Ｔ６以降に連続して出力される。
【００５９】
図２１は、まず全バンクを対象としてＲＡＳコマンドを発行した後、バンクＡに対してＣＡＳコマンドとＲＥＡＤコマンドを順に発行し、続いて、バンクＢに対してＣＡＳコマンドとＲＥＡＤコマンドを順に発行する例を示している。この場合のバーストデータを読出すタイミングは、図２０と同様である。
【００６０】
図２２は、図２１とは逆に、まず全バンクを対象としてＣＡＳコマンドを発行した後、バンクＡに対してＲＡＳコマンドとＲＥＡＤコマンドを順に発行し、続いて、バンクＢに対してＲＡＳコマンドとＲＥＡＤコマンドを順に発行する例を示している。この場合のバーストデータを読出すタイミングは、図２０や図２１と同様である。
【００６１】
図２３〜図２５は複数のバンクに対するバースト書き込み動作の例を示すタイミング図である。図２３は、まず全バンクを対象として、ＲＡＳコマンドとＣＡＳコマンドを順に発行し、その後、バンクＡに対してＷＲＩＴＥコマンドを発行し、続いて、バンクＢに対してＷＲＩＴＥコマンドを発行する例を示している。これら２つのＷＲＩＴＥコマンドに応じて、書込まれるバーストデータは、時刻Ｔ４以降に連続して入力される。
【００６２】
図２４は、まず全バンクを対象としてＲＡＳコマンドを発行した後、バンクＡに対してＣＡＳコマンドとＷＲＩＴＥコマンドを順に発行し、続いて、バンクＢに対してＣＡＳコマンドとＷＲＩＴＥコマンドを順に発行する例を示している。この場合、書込まれるバーストデータが入力されるタイミングは、図２３と同様である。
【００６３】
図２５は、図２４とは逆に、まず全バンクを対象としてＣＡＳコマンドを発行した後、バンクＡに対してＲＡＳコマンドとＷＲＩＴＥコマンドを順に発行し、続いて、バンクＢに対してＲＡＳコマンドとＷＲＩＴＥコマンドを順に発行する例を示している。この場合、書込まれるバーストデータが入力されるタイミングは、図２３や図２４と同様である。
【００６４】
このように、本実施形態では、半導体記憶装置１が複数のバンクからなる場合には、全バンクを対象としてＲＡＳコマンドとＣＡＳコマンドの少なくとも一方を発行してもよいし、各バンクごとにＲＡＳコマンドまたはＣＡＳコマンドを発行してもよい。これにより、図１０〜図２５に示すように、全部または一部のバンクを対象として、ブロックアレイ２を単位とする行選択と列選択を行なった上で、ページ単位で複数のメモリセルの読出しと書き込みを行なうことができる。
【００６５】
（その他の実施形態）
上述した第１および第２の実施形態における半導体記憶装置１内のメモリセルは不揮発性で非破壊読出しが可能なものであれば、具体的な種類は問わない。例えば、ＭＲＡＭ、ＰＲＡＭ（Phase Change RAM)、ＳＰＲＡＭ（Spin-Transfer Torque RAM）、およびＲｅＲＡＭ（Resistance RAM）などの各種の不揮発性で非破壊読出し可能なメモリが適用可能である。
【００６６】
図２６は第１および第２の実施形態におけるメモリセルとしてＭＲＡＭセルを用いた場合の回路図である。図２６には、隣り合う２つのメモリセルが図示されている。各メモリセルは、１個のトランジスタＱ１と、１個のＭＴＪ素子２１とを有する。ＭＴＪ素子２１の一端はトランジスタＱ１の電流経路の一端に接続され、このトランジスタＱ１の電流経路の他端は第１ビット線と、隣り合うメモリセル内のトランジスタＱ１の他端とに接続され、このトランジスタＱ１のゲートはワード線ＷＬ１に接続されている。ＭＴＪ素子２１の他端はビット線ＢＬ２に接続されている。
【００６７】
ＭＴＪ素子２１は、ともに強磁性膜の下部固定層と上部可動層の間に絶縁膜を挟み込んだ構造である。書き込み時には、ＭＴＪ素子２１に電流を流して、上部可動層の磁化方向を変化させる。磁化方向により、ＭＴＪ素子２１の抵抗値は変化する。読出し時には、ＭＴＪ素子２１の抵抗値により、上部可動層の磁化方向を検出する。
【００６８】
図２６のようなＭＲＡＭセルを用いてブロックアレイ２を構成すると、書き込みと読出しをともに高速化でき、かつ高集積化も可能となる。また、ＭＲＡＭセルに対して読出しや書き込みを行なうためには、ＭＴＪ素子２１に電流を流す必要があり、複数のＭＲＡＭセルに対する同時アクセスを行なう場合に、回路ノイズが発生するおそれがあった。これに対して、上述した第１および第２の実施形態では、上述したように位置的および時間的に分散させて複数のメモリセルに対する読出しおよび書き込みを行なうため、回路ノイズの発生を抑制できる。
【００６９】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００７０】
１  半導体記憶装置
２  ブロックアレイ
３  ページ選択回路
４  ページバッファ
５  周辺制御回路
６  メモリブロック
７  メモリセルアレイ
８  行選択回路
９  列選択回路
１１  コントローラ
１２  ＣＡバッファ
１３  ＤＱバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図２６】
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【図６】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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