(57)【特許請求の範囲】
【請求項１】
ＺｎＯ系物質層であり、ａ（Ｉｎ２Ｏ３）・ｂ（Ｇａ２Ｏ３）・ｃ（ＺｎＯ）層（ここで、ａ、ｂ、ｃは、それぞれａ≧１、ｂ≧１、０＜ｃ≦１の条件を満足させる実数）である酸化物半導体から形成されたチャンネル層と、
前記チャンネル層の第１及び第２領域にそれぞれ直接接触して互いに対向して位置するソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の下で、前記チャンネル層をカバーするように形成された保護層と、
前記チャンネル層に電界を印加するためのゲート電極と、
前記ゲート電極と前記チャンネル層との間に介在されたゲート絶縁層とを備え、
前記チャンネル層のチャネル幅方向の中央部には、前記チャンネル層と前記ソース電極とが接触した前記第１領域と、前記チャンネル層と前記ドレイン電極とが接触した前記第２領域とが存在し、前記中央部の両側である前記チャンネル層のチャネル幅方向の両端部には、前記第１領域及び前記第２領域は存在せず、
前記チャンネル層のチャネル幅方向の中央部では、平面視におけるチャネル長方向において、前記保護層は前記チャンネル層よりも小さく形成されており、前記中央部の両側である前記チャンネル層のチャネル幅方向の両端部では、平面視におけるチャネル長方向において、前記保護層は前記チャンネル層よりも大きく前記チャンネル層を取り囲むように形成されていることを特徴とする薄膜トランジスタ。
【請求項２】
前記保護層は、前記チャンネル層と前記ソース電極及び前記ドレイン電極とが接触するコンタクト領域を提供する請求項１に記載の薄膜トランジスタ。
【請求項３】
前記保護層は、シリコン酸化物層またはシリコン窒化物層である請求項１〜２のいずれか１つに記載の薄膜トランジスタ。
【請求項４】
前記チャンネル層と前記ソース電極との間及び前記チャンネル層と前記ドレイン電極との間それぞれに、オーミックコンタクト層がさらに形成された請求項１〜３のいずれか１つに記載の薄膜トランジスタ。
【請求項５】
前記ゲート電極は、前記チャンネル層の上に形成される請求項１〜４のいずれか１つに記載の薄膜トランジスタ。
【請求項６】
前記ゲート電極は、前記チャンネル層の下に形成される請求項１〜４のいずれか１つに記載の薄膜トランジスタ。
【請求項７】
請求項１〜５のいずれかに記載の薄膜トランジスタの製造方法であって、
酸化物半導体から形成されたチャンネル層と、前記チャンネル層をカバーする保護層とを形成する工程と、
前記チャンネル層の互いに対向する２つの領域とそれぞれ接するソース電極及びドレイン電極を形成する工程と、
前記保護層、前記ソース電極及び前記ドレイン電極を覆うゲート絶縁層を形成する工程と、
前記チャンネル層上側の前記ゲート絶縁層上にゲート電極を形成する工程とを含むことを特徴とする薄膜トランジスタの製造方法。
【請求項８】
前記チャンネル層及び前記保護層を形成する工程は、
基板上に酸化物半導体膜を蒸着する工程と、
前記酸化物半導体膜をパターニングして前記チャンネル層を形成する工程と、
前記基板及び前記チャンネル層上に保護物質膜を蒸着する工程と、
前記保護物質膜をパターニングして前記保護層を形成する工程とを含む請求項７に記載の薄膜トランジスタの製造方法。
【請求項９】
請求項１〜４、６のいずれかに記載の薄膜トランジスタの製造方法であって、
ゲート電極を形成する工程と、
前記ゲート電極を覆うゲート絶縁層を形成する工程と、
前記ゲート電極上側の前記ゲート絶縁層上に、酸化物半導体物質から形成されたチャンネル層と前記チャンネル層をカバーする保護層とを形成する工程と、
前記チャンネル層の互いに対向する２つの領域とそれぞれ接するソース電極及びドレイン電極を形成する工程とを含むことを特徴とする薄膜トランジスタの製造方法。
【請求項１０】
前記チャンネル層及び前記保護層を形成する工程は、
前記ゲート絶縁層上に酸化物半導体膜を蒸着する工程と、
前記酸化物半導体膜をパターニングして前記チャンネル層を形成する工程と、
前記ゲート絶縁層及び前記チャンネル層上に保護物質膜を蒸着する工程と、
前記保護物質膜をパターニングして前記保護層を形成する工程とを含むことを特徴とする請求項９に記載の薄膜トランジスタの製造方法。
【請求項１１】
前記チャンネル層を形成する工程と前記保護物質膜を形成する工程との間に、前記チャンネル層の表面を酸素プラズマで処理する工程をさらに含む請求項８または１０に記載の薄膜トランジスタの製造方法。
【請求項１２】
前記チャンネル層を形成する工程と前記保護物質膜を形成する工程との間に、前記チャンネル層の表面を湿式洗浄する工程をさらに含む請求項８または１０に記載の薄膜トランジスタの製造方法。
【請求項１３】
前記保護物質膜を、前記チャンネル層と前記ソース電極及び前記ドレイン電極とが接触するコンタクト領域を提供する形態にパターニングする請求項８または１０に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記湿式洗浄時に、洗浄液としてイソプロピルアルコールと脱イオン水とを使用するか、またはアセトン、イソプロピルアルコール及び脱イオン水を使用する請求項１２に記載の薄膜トランジスタの製造方法。
【請求項１５】
前記ソース電極及び前記ドレイン電極と前記チャンネル層との間に、オーミックコンタクト層を形成する工程をさらに含む請求項７〜１４のいずれか１つに記載の薄膜トランジスタの製造方法。
【請求項１６】
前記オーミックコンタクト層は、前記チャンネル層より酸素含有量の少ない伝導性酸化物で形成する請求項１５に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、さらに詳細には、薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）は、液晶表示装置または有機発光表示装置のような平板表示装置においてスイッチング素子として使われる。ＴＦＴの移動度（mobility）または漏れ電流などは、チャンネル層の材質及び状態に大きく左右される。
【０００３】
現在商用化されている液晶表示装置で、ＴＦＴのチャンネル層は、ほとんど非晶質シリコン層である。ＴＦＴのチャンネル層が非晶質シリコン層の場合、移動度は、０．５ｃｍ２／Ｖｓ前後と非常に低いために、液晶表示装置の動作速度を速めることが困難である。
【０００４】
このために、前記非晶質シリコン層より移動度の高い酸化物半導体物質層、例えばＺｎＯ系物質層を前記ＴＦＴのチャンネル層として使用するための研究が進められている。ＺｎＯ系物質層のうち一つであるＧａ−Ｉｎ−Ｚｎ−Ｏ層の移動度は、非晶質シリコン層の移動度の数十倍以上であるために、このＧａ−Ｉｎ−Ｚｎ−Ｏ層をチャンネル層として使用したＴＦＴは、次世代表示装置の駆動素子として期待されている。
【０００５】
しかし、ＺｎＯ系物質層をＴＦＴのチャンネル層として適用する場合、チャンネル層を形成した後の工程でチャンネル層が損傷され、その結果、素子の電気的特性が劣化しやすい。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、前述の従来の問題点を改善するためのものであり、非晶質シリコンより移動度が高く、プラズマによる特性劣化の抑制されたチャンネル層を有するＴＦＴを提供することである。
【０００７】
本発明の他の目的は、前記ＴＦＴの製造方法を提供することである。
【課題を解決するための手段】
【０００８】
前記技術的課題を達成するために、本発明は、酸化物半導体から形成されたチャンネル層と、前記チャンネル層上に互いに対向して位置するソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の下で、前記チャンネル層をカバーするように形成された保護層と、前記チャンネル層に電界を印加するためのゲート電極と、前記ゲート電極と前記チャンネル層との間に介在されたゲート絶縁層とを備えることを特徴とするＴＦＴを提供する。
【０００９】
ここで、前記チャンネル層は、ＺｎＯ系物質層である。
前記チャンネル層は、ａ（Ｉｎ２Ｏ３）・ｂ（Ｇａ２Ｏ３）・ｃ（ＺｎＯ）層（ここで、ａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ＞０の条件を満足させる実数）である。
前記チャンネル層は、ａ（Ｉｎ２Ｏ３）・ｂ（Ｇａ２Ｏ３）・ｃ（ＺｎＯ）層（ここで、ａ、ｂ、ｃは、それぞれａ≧１、ｂ≧１、０＜ｃ≦１の条件を満足させる実数）である。
前記保護層は、前記チャンネル層と前記ソース電極及び前記ドレイン電極とが接触するコンタクト領域を提供する。
前記保護層は、シリコン酸化物層またはシリコン窒化物層である。
前記チャンネル層と前記ソース電極との間及び前記チャンネル層と前記ドレイン電極との間それぞれに、オーミックコンタクト層がさらに形成されている。
前記ゲート電極は、前記チャンネル層の上に形成されている。
前記ゲート電極は、前記チャンネル層の下に形成されている。
【００１０】
また、本発明は、酸化物半導体物質から形成されたチャンネル層と前記チャンネル層をカバーする保護層とを形成する工程、前記チャンネル層の互いに対向する２つの領域とそれぞれ接するソース電極及びドレイン電極を形成する工程、前記保護層、前記ソース電極及び前記ドレイン電極を覆うゲート絶縁層を形成する工程、及び前記チャンネル層上側の前記ゲート絶縁層上にゲート電極を形成する工程を含むことを特徴とするＴＦＴの製造方法を提供する。
【００１１】
ここで、前記チャンネル層は、ＺｎＯ系物質層である。
前記保護層は、前記チャンネル層と前記ソース電極及び前記ドレイン電極とが接触するコンタクト領域を提供する。
前記チャンネル層及び前記保護層を形成する工程は、基板上に酸化物半導体膜を蒸着する工程、前記酸化物半導体膜をパターニングして前記チャンネル層を形成する工程、前記基板及び前記チャンネル層上に保護物質膜を蒸着する工程、及び前記保護物質膜をパターニングして前記保護層を形成する工程を含む。
前記チャンネル層及び前記保護層を形成する工程は、基板上に酸化物半導体膜を蒸着する工程、前記酸化物半導体膜上に保護物質膜を蒸着する工程、及び前記酸化物半導体膜及び前記保護物質膜をパターニングする工程を含む。
前記保護物質膜を、前記チャンネル層と前記ソース電極及び前記ドレイン電極とが接触するコンタクト領域を提供する形態にパターニングする。
【００１２】
さらに、本発明は、ゲート電極を形成する工程、前記ゲート電極を覆うゲート絶縁層を形成する工程、前記ゲート電極上側の前記ゲート絶縁層上に、酸化物半導体物質から形成されたチャンネル層と前記チャンネル層をカバーする保護層とを形成する工程、及び前記チャンネル層の互いに対向する２つの領域とそれぞれ接するソース電極及びドレイン電極を形成する工程を含むことを特徴とするＴＦＴの製造方法を提供する。
【００１３】
ここで、前記チャンネル層は、ＺｎＯ系物質層である。
前記保護層は、前記チャンネル層と前記ソース電極及び前記ドレイン電極とが接触するコンタクト領域を提供する。
前記チャンネル層及び前記保護層を形成する工程は、前記ゲート絶縁層上に酸化物半導体膜を蒸着する工程、前記酸化物半導体膜をパターニングして前記チャンネル層を形成する工程、前記ゲート絶縁層及び前記チャンネル層上に保護物質膜を蒸着する工程、及び前記保護物質膜をパターニングして前記保護層を形成する工程を含む。
前記チャンネル層及び前記保護層を形成する工程は、前記ゲート絶縁層上に酸化物半導体膜を蒸着する工程、前記酸化物半導体膜上に保護物質膜を蒸着する工程、及び前記酸化物半導体膜及び前記保護物質膜をパターニングする工程を含む。
前記保護物質膜を、前記チャンネル層と前記ソース電極及び前記ドレイン電極とが接触するコンタクト領域を提供する形態にパターニングする。
【００１４】
前記の本発明のＴＦＴ製造方法で、前記酸化物半導体膜及び前記保護物質膜をパターニングする工程は、１つのハーフトーン・フォトマスクまたは１つのスリット・フォトマスクを使用して行うことができる。
前記チャンネル層を形成する工程と前記保護物質膜を形成する工程との間に、前記チャンネル層の表面を酸素プラズマで処理する工程をさらに含むことができる。
前記チャンネル層を形成する工程と前記保護物質膜を形成する工程との間に、前記チャンネル層の表面を湿式洗浄する工程をさらに含むことができる。
前記酸化物半導体膜を蒸着する工程と前記保護物質膜を蒸着する工程との間に、前記酸化物半導体膜の表面を酸素プラズマで処理する工程をさらに含むことができる。
前記酸化物半導体膜を蒸着する工程と前記保護物質膜を蒸着する工程との間に、前記酸化物半導体膜の表面を湿式洗浄する工程をさらに含むことができる。
前記湿式洗浄時に、洗浄液としてイソプロピルアルコール及び脱イオン水、またはイソプロピルアルコール、脱イオン水及びアセトンを使用できる。
前記ソース電極及び前記ドレイン電極と前記チャンネル層との間に、オーミックコンタクト層を形成する工程をさらに含むことができる。
前記オーミックコンタクト層を、前記チャンネル層より酸素含有量の少ない伝導性酸化物で形成する。
【発明の効果】
【００１５】
本発明のＴＦＴの酸化物半導体から形成されたチャンネル層は、ソース／ドレイン電極と接触する領域を除外した残りの部分が保護層で覆われているために、ソース電極及びドレイン電極を形成するためのエッチング工程で、チャンネル層の損傷及び特性劣化を防止できる。従って、本発明を利用すれば、移動度の高い酸化物半導体物質、例えばＧａ−Ｉｎ−Ｚｎ−Ｏから形成されたチャンネル層を有するＴＦＴを実現することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の望ましい実施例による薄膜トランジスタ（ＴＦＴ）及びその製造方法について、添付された図面を参照しつつ詳細に説明する。添付された図面に図示された層や領域の幅及び厚さは、明細書の明確性のために誇張されて図示されている。
【００１７】
図１Ａ及び図１Ｂは、本発明の第１実施例によるＴＦＴ（以下、本発明の第１ ＴＦＴ）を示す。
本発明の第１ＴＦＴは、ゲート電極１５０がチャンネル層１１０上に形成されたトップゲート構造である。
図１Ａ及び図１Ｂを参照すれば、基板１００上に、チャンネル層１１０が形成されている。基板１００は、シリコン基板、ガラス基板及びプラスチック基板等、種々の基板を用いることができ、透明でも不透明でもよい。チャンネル層１１０は、酸化物半導体層、例えばＺｎＯ系の物質層とすることができる。前記ＺｎＯ系の物質層としては、例えばＧａ−Ｉｎ−Ｚｎ−Ｏ層等が挙げられる。前記Ｇａ−Ｉｎ−Ｚｎ−Ｏ層は、ａ（Ｉｎ２Ｏ３）・ｂ（Ｇａ２Ｏ３）・ｃ（ＺｎＯ）層とすることができる。ここで、ａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ＞０の条件を満足する実数でり、さらに具体的には、ａ、ｂ、ｃは、それぞれａ≧１、ｂ≧１、０＜ｃ≦１の条件を満足する実数とすることができる。前記Ｇａ−Ｉｎ−Ｚｎ−Ｏ層は、スパッタリング法及び蒸発法を含む物理気相蒸着（ＰＶＤ：Physical Vapor Deposition）法で形成することができる。
【００１８】
チャンネル層１１０上に、互いに対向して、ソース電極１３０ａ及びドレイン電極１３０ｂが形成されている。ソース電極１３０ａ及びドレイン電極１３０ｂは、それぞれチャンネル層１１０周囲の基板１００上に延設することができる。ソース電極１３０ａ及びドレイン電極１３０ｂは、金属層から形成することができる。このとき、前記金属層は、例えばＭｏ層、Ｍｏ層を備える積層層、Ｔｉを含む金属層及びＣｒを含む金属層等のいずれであってもよい。
【００１９】
チャンネル層１１０上に、保護層１２０が存在する。保護層１２０は、チャンネル層１１０でソース／ドレイン電極１３０ａ、１３０ｂと接触される部分を除外した残りの部分を覆う。保護層１２０の一部分は、チャンネル層１１０周囲の基板１００上に拡張されている。ソース／ドレイン電極１３０ａ、１３０ｂは、保護層１２０上に拡張されている。保護層１２０は、チャンネル層１１０とソース電極１３０ａとが接触する第１コンタクト領域及びチャンネル層１１０とドレイン電極１３０ｂとが接触する第２コンタクト領域を提供する。前記第１コンタクト領域及び第２コンタクト領域は、チャンネル層１１０上面の両端とすることができる。換言すれば、保護層１２０は、チャンネル層１１０上面の前記両端を除外した残りの領域を覆うように形成されている。これにより、図１Ｂに図示されているように、保護層１２０は、アレイ状に配置する。このような保護層１２０により、チャンネル層１１０の前記両端の中央部が露出される。ただし、保護層１２０の形状は、特に制限されず、種々の形状であってもよい。例えば、保護層１２０は、チャンネル層１１０をＹ軸方向に横切る四角形でもよい。また、図１Ｂに図示されているように、保護層１２０は、その一部がチャンネル層１１０の外側に延長されるが、保護層１２０がチャンネル層１１０の外側に延長されないこともある。チャンネル層１１０の上面は、保護層１２０、ソース電極１３０ａ及びドレイン電極１３０ｂにより覆われている。
【００２０】
基板１００上に、チャンネル層１１０、保護層１２０、ソース電極１３０ａ及びドレイン電極１３０ｂを覆うゲート絶縁層１４０が形成されている。ゲート絶縁層１４０は、シリコン酸化物層であるか、またはシリコン窒化物層とすることができる。チャンネル層１１０上側のゲート絶縁層１４０上に、ゲート電極１５０が形成されている。ゲート電極１５０は、ソース電極１３０ａと同じ金属から形成された電極であるが、他の金属から形成されたものでもよい。
ゲート絶縁層１４０上に、ゲート電極１５０を覆うパッシベーション層１６０が形成されている。パッシベーション層１６０は、シリコン酸化物層であるか、またはシリコン窒化物層とすることができる。
【００２１】
チャンネル層１１０、ソース電極１３０ａ、ドレイン電極１３０ｂ、ゲート絶縁層１４０及びゲート電極１５０の厚さは、それぞれ３０〜２００ｎｍ、１０〜２００ｎｍ、１０〜２００ｎｍ、１００〜３００ｎｍ及び１００〜３００ｎｍ程度とすることが適している。
【００２２】
図示されていないが、チャンネル層１１０とソース電極１３０ａとの間及びチャンネル層１１０とドレイン電極１３０ｂとの間に、それぞれオーミックコンタクト層をさらに形成してもよい。前記オーミックコンタクト層は、チャンネル層１１０より酸素含有量の少ない伝導性酸化物層とすることが適している。前記このようなオーミックコンタクト層によって、チャンネル層１１０とソース電極１３０ａ及びドレイン電極１３０ｂとの接触抵抗を低くし、ホール（hole）がチャンネル層１１０外部で抜け出ることを防止することができる。
【００２３】
図２Ａ及び図２Ｂは、本発明の第２実施例によるＴＦＴ（以下、本発明の第２ＴＦＴ）を示す。本発明の第２ＴＦＴは、ゲート電極２５０がチャンネル層２１０下に形成されたボトムゲート構造である。
図２Ａ及び図２Ｂを参照すれば、基板２００上にゲート電極２５０が形成されており、基板２００上に、ゲート電極２５０を覆うゲート絶縁層２４０が形成されている。ゲート電極２５０上側のゲート絶縁層２４０上に、チャンネル層２１０が形成されている。Ｘ軸方向へのチャンネル層２１０の幅ｗ１がゲート電極２５０の幅ｗ２より大きいことが望ましい。チャンネル層２１０の一部を除外した残りの領域を覆う保護層２２０がチャンネル層２１０上に形成されている。保護層２２０はアレイ状に形成され、チャンネル層２１０両端の中央部を露出させている。保護層２２０の形状は、種々の形状とすることができる。保護層２２０の一部は、チャンネル層２１０外側のゲート絶縁層２４０上に延設することができる。ソース電極２３０ａ及びドレイン電極２３０ｂがチャンネル層２１０の前記両端の中央部にそれぞれ接触されるように形成されている。ソース電極２３０ａ及びドレイン電極２３０ｂの一部は、保護層２２０上に拡張されている。チャンネル層２１０の上面は、保護層２２０、ソース電極２３０ａ及びドレイン電極２３０ｂにより覆われている。ゲート絶縁層２４０上に、チャンネル層２１０、保護層２２０、ソース電極２３０ａ及びドレイン電極２３０ｂを覆うパッシベーション層２６０が形成されている。
【００２４】
図２Ａ及び図２Ｂの基板２００、チャンネル層２１０、保護層２２０、ソース電極２３０ａ、ドレイン電極２３０ｂ、ゲート絶縁層２４０、ゲート電極２５０及びパッシベーション層２６０それぞれの材質及び厚さは、図１Ａ及び図１Ｂの基板１００、チャンネル層１１０、保護層１２０、ソース電極１３０ａ、ドレイン電極１３０ｂ、ゲート絶縁層１４０、ゲート電極１５０及びパッシベーション層１６０それぞれのそれらと同一とすることができる。
【００２５】
図示されていないが、チャンネル層２１０とソース電極２３０ａとの間及びチャンネル層２１０とドレイン電極２３０ｂとの間に、それぞれオーミックコンタクト層がさらに形成されていてもよい。前記オーミックコンタクト層は、チャンネル層２１０より酸素含有量の少ない伝導性酸化物層とすることができる。
【００２６】
図３Ａないし図３Ｅは、本発明の第１実施例によるＴＦＴの製造方法（以下、本発明の第１方法）を示す。本発明の第１方法は、トップゲート構造のＴＦＴの製造方法である。図１Ａ及び図１Ｂと図３Ａないし図３Ｅとで同じ参照番号（符号）は、同じ構成要素を示す。
【００２７】
図３Ａを参照すれば、基板１００上にチャンネル層１１０を形成する。チャンネル層１１０は、Ｇａ−Ｉｎ−Ｚｎ−Ｏのような酸化物半導体で形成できるが、スパッタリング法及び蒸発法を含む物理気相蒸着（ＰＶＤ）法で形成できる。前記ＰＶＤ法を利用したチャンネル層１１０の形成に、１個以上のターゲットを用いることができる。前記１個以上のターゲットは、Ｉｎ２Ｏ３、Ｇａ２Ｏ３及びＺｎＯのうち少なくとも一つを含むことができる。チャンネル層１１０の形成後、チャンネル層１１０の表面を、例えば、酸素プラズマで処理する。このようにすることにより、チャンネル層１１０表面の酸素濃度が上昇し、チャンネル層１１０表面部の電気抵抗を増大させることができる。チャンネル層１１０表面部の電気抵抗が増大すれば、後続工程でチャンネル層１１０表面部の特性の劣化を低減させることができる。
前記酸素プラズマ処理後、基板１００及びチャンネル層１１０の上面に存在するエッチング副産物を除去するための湿式洗浄を行うことが好ましい。前記湿式洗浄で洗浄液としては、イソプロピルアルコール（ＩＰＡ）と脱イオン水及びアセトンのうち、少なくともいずれか一つを使用することができる。
【００２８】
図３Ｂを参照すれば、チャンネル層１１０上に、チャンネル層１１０の対向する２つの領域を除外した残りの部分を覆う保護層１２０を形成する。保護層１２０は、その一部が基板１００上に延長するように形成できる。このような保護層１２０は、基板１００上に保護物質膜（図示せず）を形成した後、チャンネル層１１０の対向する２つの領域、例えばチャンネル層１１０上面の両端を除外した残りの部分が露出されるように、前記保護物質層をパターニングして形成できる。保護層１２０は、ＣＶＤ（Chemical Vapor Deposition）法またはＰＶＤ法を利用し、シリコン酸化物層またはシリコン窒化物層で形成することができる。
【００２９】
本発明の第１方法で、前述のチャンネル層１１０と保護層１２０との形成方法を、チャンネル層１１０と保護層１２０との第１形成方法とする。
【００３０】
図３Ｃを参照すれば、基板１００上に、チャンネル層１１０及び保護層１２０を覆う金属層１３０を形成する。金属層１３０上に、ソース／ドレイン領域を限定するマスクＭを形成する。マスクＭ周囲の金属層１３０を除去する。このとき、金属層１３０は、湿式または乾式のエッチング法で除去できる。その後、マスクＭを除去する。このようにして、図３Ｄに図示されているように、チャンネル層１１０の前記両端とそれぞれ接触されたソース電極１３０ａ及びドレイン電極１３０ｂが形成される。金属層１３０は、Ｍｏ層、Ｍｏ層を含む積層層、Ｔｉを含む合金層及びＣｒを含む合金層等の種々のものとして形成することができる。金属層１３０は、ＰＶＤ法で形成できる。金属層１３０を湿式エッチング法で除去するとき、エッチャントとして、リン酸（Ｈ３ＰＯ４）、酢酸（ＣＨ３ＣＯＯＨ）、硝酸（ＨＮＯ３）及び脱イオン水の混合液当を使用することができる。
【００３１】
このように保護層１２０が形成されているために、ソース電極１３０ａ及びドレイン電極１３０ｂを形成するためのエッチング工程時に、チャンネル層１１０の損傷及び特性劣化が防止される。さらに具体的に説明すれば、ソース電極１３０ａ及びドレイン電極１３０ｂ用の金属層を湿式エッチング法でエッチングする場合、前記金属層とチャンネル層１１０とのエッチング選択比がなくとも、前記金属層のパターニングが可能である。また、ソース電極１３０ａ及びドレイン電極１３０ｂ用の金属層を乾式エッチング法でエッチングする場合、前記乾式エッチング時に使われるプラズマによるチャンネル層１１０の特性劣化が防止される。
【００３２】
ソース電極１３０ａ及びドレイン電極１３０ｂを高温で形成すれば、ソース電極１３０ａ及びドレイン電極１３０ｂを形成する過程で、チャンネル層１１０とソース電極１３０ａ及びドレイン電極１３０ｂとの間にチャンネル層１１０より酸素含有量の少ないオーミックコンタクト層（図示せず）を形成できる。ソース電極１３０ａ及びドレイン電極１３０ｂを形成する過程で、前記オーミックコンタクト層が形成されない場合、後続のアニーリング工程によって形成することができる。つまり、アニーリング工程により、チャンネル層１１０とソース電極１３０ａ及びドレイン電極１３０ｂとの間に反応が起き、その結果、前記オーミックコンタクト層が形成される。前記アニーリング工程は、ファーネス・アニーリング（furnace annealing）、または急速加熱アニーリング（ＲＴＡ：Rapid Thermal Annealing）等を利用でき、酸素または窒素雰囲気下で、２００〜４００℃の温度、１０分〜２時間行うことができる。
【００３３】
ソース電極１３０ａ及びドレイン電極１３０ｂを形成する過程で、前記オーミックコンタクト層を形成せずに、他の時点で他の方法でオーミックコンタクト層（図示せず）を形成することもできる。例えば、金属層１３０を形成する前に、基板１００上に、チャンネル層１１０と保護層１２０とを覆うオーミックコンタクト層（図示せず）を形成できる。前記オーミックコンタクト層は、チャンネル層１１０より酸素含有量の少ないＧａ−Ｉｎ−Ｚｎ−Ｏ層等とすることができるが、酸素ガスを使用しないＰＶＤ法で形成してもよい。前記オーミックコンタクト層は、ソース電極１３０ａ及びドレイン電極１３０ｂと同じ形態にパターニングすることができる。
【００３４】
図３Ｅを参照すれば、基板１００上に、保護層１２０、ソース電極１３０ａ及びドレイン電極１３０ｂを覆うゲート絶縁層１４０を形成する。ゲート絶縁層１４０は、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法等で形成することができる。ゲート絶縁層１４０は、シリコン酸化物層またはシリコン窒化物層で形成することができる。
次に、ゲート絶縁層１４０上に、ゲート電極１５０を形成する。ゲート電極１５０は、チャンネル層１１０上に位置するように形成する。ゲート電極１５０は、ソース電極１３０ａ及びドレイン電極１３０ｂと同じ金属または他の金属で形成できる。
その次に、ゲート絶縁層１４０上に、ゲート電極１５０を覆うパッシベーション層１６０を形成する。パッシベーション層１６０は、シリコン酸化物層またはシリコン窒化物層で形成することができる。
【００３５】
図４Ａないし図４Ｆは、本発明の第２実施例によるＴＦＴの製造方法（以下、本発明の第２方法）を示す。
本発明の第１方法と本発明の第２方法との差は、チャンネル層１１０及び保護層１２０の形成方法にある。
【００３６】
本発明の第１方法では、チャンネル層１１０と保護層１２０とを別個のフォトマスクを使用して形成したが、本発明の第２方法では、チャンネル層１１０と保護層１２０とを１つのフォトマスク、例えば１つのハーフトーン・フォトマスクまたは１つのスリット・フォトマスクを使用して形成することができる。
【００３７】
図４Ａを参照すれば、基板１００上に、酸化物半導体膜１１０’を形成する。酸化物半導体膜１１０’上に、保護物質膜１２０’を形成する。酸化物半導体膜１１０’と保護物質膜１２０’は、ＰＶＤ法で連続して蒸着することができる。他の方法としては、ＰＶＤ法で酸化物半導体膜１１０’を形成した後、ＣＶＤ法で保護物質膜１２０’を形成することもできる。酸化物半導体膜１１０’の形成後、保護物質膜１２０’を形成する前に、酸化物半導体膜１１０’の表面を酸素プラズマで処理することが好ましい。
【００３８】
保護物質膜１２０’上に感光層を塗布した後、前記感光層をハーフトーン・フォトマスクまたはスリット・フォトマスクを使用してパターニングする。その結果、図４Ａに図示されているように、チャンネル層の形成領域を限定する感光層パターン１０が形成される。感光層パターン１０は、領域によって互いに異なる厚さを有する。感光層パターン１０の中央部の厚さが厚い領域は、第１領域であり、両側エッジの厚さが薄い領域を第２領域とする。
【００３９】
図４Ｂを参照すれば、感光層パターン１０をエッチングマスクとして利用し、保護物質膜１２０’と酸化物半導体膜１１０’とを順にエッチングする。このようなエッチング後に、残った酸化物半導体膜１１０は、チャンネル層になる。
【００４０】
次に、感光層パターン１０を酸素アッシング等の方法で等方性エッチングを行い、前記第２領域を除去する。その結果、図４Ｃに図示されているように、感光膜パターン１０の第１領域周囲の保護物質膜１２０’が露出される。前記第２領域が除去される間、前記第１領域の厚み方向の一部もエッチングされる。
【００４１】
図４Ｃを参照すれば、感光層パターン１０をエッチングマスクとして利用して保護物質膜１２０’の露出された部分をエッチングする。その後、感光層パターン１０を除去する。この結果、図４Ｄに図示されているように、チャンネル層１１０上にチャンネル層１１０の対向する２つの領域を露出させる保護層１２０が形成される。保護層１２０のこのような形態は、前記第２領域の除去された感光膜パターン１０により決定される。従って、図４Ａの感光膜パターン１０を、この点を考慮して形成する。
【００４２】
保護層１２０は、チャンネル層１１０上面の両端、または前記両端の中央部を露出させるが、チャンネル層１１０の外側に延長されない。
【００４３】
本発明の第２方法で記載されたチャンネル層１１０と保護層１２０との形成方法をチャンネル層と保護層との第２形成方法とする。
【００４４】
図４Ｅを参照すれば、基板１００上に、チャンネル層１１０の前記露出された２つの領域をそれぞれ覆うソース／ドレイン電極１３０ａ、１３０ｂを形成する。ソース／ドレイン電極１３０ａ、１３０ｂは、図３Ｃで説明した工程と同じ工程で形成できる。ただし、図４Ｅの場合、チャンネル層１１０の側面一部が露出されているために、ソース電極１３０ａ及びドレイン電極１３０ｂを形成する過程で、チャンネル層１１０の側面方向に損失が発生しうる。しかし、前記損失は無視できる程度に少ない。また、図４Ａで、チャンネル層１１０側面の損失を勘案し、感光層パターン１０を形成することができるために、前記損失は現れないこともある。
【００４５】
図４Ｆを参照すれば、図３Ｄを参照して説明した工程と同じ工程を行い、ゲート絶縁層１４０、ゲート電極１５０及びパッシベーション層１６０を順に形成する。
【００４６】
図５Ａないし図５Ｄは、本発明の第３実施例によるＴＦＴの製造方法（以下、本発明の第３方法）を示す。
本発明の第３方法は、ボトムゲート構造のＴＦＴの製造方法である。図２Ａ及び図２Ｂと図５Ａないし図５Ｄとで同じ参照番号（符号）は、同じ構成要素を示す。
【００４７】
図５Ａを参照すれば、基板２００上にゲート電極２５０を形成し、基板２００上に、ゲート電極２５０を覆うゲート絶縁層２４０を形成する。ゲート絶縁層２４０の形成後、ゲート絶縁層２４０上面に存在する不純物を除去するための湿式洗浄を行うことができる。前記湿式洗浄で洗浄液としては、ＩＰＡと脱イオン水及びアセトンのうち、少なくともいずれか一つを使用できる。
【００４８】
図５Ｂを参照すれば、ゲート絶縁層２４０上に順に積層されたチャンネル層２１０と保護層２２０とを形成する。チャンネル層２１０は、ゲート電極２５０上側のゲート絶縁層２４０上に位置する。チャンネル層２１０と保護層２２０は、前記チャンネル層と保護層との第１形成方法、または前記チャンネル層と保護層との第２形成方法で形成することができる。
【００４９】
図５Ｃを参照すれば、ゲート絶縁層２４０及び保護層２２０上に、チャンネル層２１０の両端とそれぞれ接するソース電極２３０ａ及びドレイン電極２３０ｂを形成する。ソース電極２３０ａ及びドレイン電極２３０ｂは、図３Ｃで説明した工程で形成することができる。またチャンネル層２１０とソース電極２３０ａ及びドレイン電極２３０ｂとの間に、チャンネル層２１０より酸素含有量の少ないオーミックコンタクト層（図示せず）を形成する工程も、前述と同様とすることができる。
【００５０】
図５Ｄを参照すれば、ゲート絶縁層２４０上に、保護層２２０、ソース電極２３０ａ及びドレイン電極２３０ｂを覆うパッシベーション層２６０を形成する。
【００５１】
図６は、本発明の第３方法で製造したＴＦＴのドレイン電圧Ｖｄ別（０．１Ｖ、５．１Ｖ、１０．１Ｖ）のゲート電圧Ｖｇ−ドレイン電流Ｉｄの特性を示す。
図６を参照すれば、本発明の方法で製造したＴＦＴは、１０．１Ｖほどの高いＶｄでも、良好なスイッチング特性を示すことを確認することができる。これは、本発明のＴＦＴ製造時に、チャンネル層２１０の損傷及び特性劣化が防止されたことを意味する。
【００５２】
前記の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものとするより、望ましい実施例の例示として解釈されるものである。例えば、本発明の属する技術分野で当業者ならば、本発明のＴＦＴの構成要素は多様化でき、構造もまた多様な形態に変形できるであろう。また、本発明のＴＦＴは、液晶表示装置や有機発光表示装置だけではなく、メモリ素子及び論理素子の分野にも適用できるということが分かるであろう。よって、本発明の範囲は、説明された実施例によって定められるものではなく、特許請求の範囲に記載された技術的思想によってのみ定められるのである。
【産業上の利用可能性】
【００５３】
本発明のＴＦＴ及びその製造方法は、例えば、半導体素子関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００５４】
【図１Ａ】本発明の第１実施例によるＴＦＴを示す断面図である。
【図１Ｂ】本発明の第１実施例によるＴＦＴを示す平面図である。
【図２Ａ】本発明の第２実施例によるＴＦＴを示す断面図である。
【図２Ｂ】本発明の第２実施例によるＴＦＴを示す平面図である。
【図３Ａ】本発明の第１実施例によるＴＦＴの製造方法を示す断面図である。
【図３Ｂ】本発明の第１実施例によるＴＦＴの製造方法を示す断面図である。
【図３Ｃ】本発明の第１実施例によるＴＦＴの製造方法を示す断面図である。
【図３Ｄ】本発明の第１実施例によるＴＦＴの製造方法を示す断面図である。
【図３Ｅ】本発明の第１実施例によるＴＦＴの製造方法を示す断面図である。
【図４Ａ】本発明の第２実施例によるＴＦＴの製造方法を示す断面図である。
【図４Ｂ】本発明の第２実施例によるＴＦＴの製造方法を示す断面図である。
【図４Ｃ】本発明の第２実施例によるＴＦＴの製造方法を示す断面図である。
【図４Ｄ】本発明の第２実施例によるＴＦＴの製造方法を示す断面図である。
【図４Ｅ】本発明の第２実施例によるＴＦＴの製造方法を示す断面図である。
【図４Ｆ】本発明の第２実施例によるＴＦＴの製造方法を示す断面図である。
【図５Ａ】本発明の第３実施例によるＴＦＴの製造方法を示す断面図である。
【図５Ｂ】本発明の第３実施例によるＴＦＴの製造方法を示す断面図である。
【図５Ｃ】本発明の第３実施例によるＴＦＴの製造方法を示す断面図である。
【図５Ｄ】本発明の第３実施例によるＴＦＴの製造方法を示す断面図である。
【図６】本発明の第３実施例によって製造したＴＦＴの電圧−電流特性を示すグラフである。
【符号の説明】
【００５５】
１０    感光層パターン
１００、２００    基板
１１０、２１０    チャンネル層
１１０’    酸化物半導体膜
１２０、２２０    保護層
１２０’    保護物質膜
１３０    金属層
１３０ａ、２３０ａ    ソース電極
１３０ｂ、２３０ｂ    ドレイン電極
１４０、２４０    ゲート絶縁層
１５０、２５０    ゲート電極
１６０、２６０    パッシベーション層
Ｍ    マスク
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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