(57)【特許請求の範囲】
【請求項１】
第一の出力ノードと、
第二の出力ノードと、
ソースと、前記第１の出力ノードに連結されたドレインと、ゲートとを持つ第１のＮチャネルトランジスタと、
前記第１のＮチャネルトランジスタの前記ソースに連結されたソースと、前記第２の出力ノードに連結されたドレインと、ゲートとを持つ第２のＮチャネルトランジスタと、
ソースと、前記第１の出力ノードに連結されたドレインと、前記第２の出力ノードに連結されたゲートとを持つ第１のＰチャネルトランジスタと、
前記第１のＰチャネルトランジスタの前記ソースに連結されたソースと、前記第２の出力ノードに連結されたドレインと、前記第１の出力ノードに連結されたゲートとを持つ第２のＰチャネルトランジスタと、
前記第１の出力ノードと前記第２の出力ノードとの間に連結される第１の可変抵抗素子、ここで前記第１の可変抵抗素子は複数ビットのデジタル制御信号により制御されて高周波数オペレーティングレンジにおいて低減された出力抵抗を有する、と
を具備する第１の差動ラッチ
を具備するデバイダ。
【請求項２】
第３の出力ノードと、
第４の出力ノードと、
ソースと、前記第３の出力ノードに連結されたドレインと、ゲートとを持つ第３のＮチャネルトランジスタと、
前記第３のＮチャネルトランジスタの前記ソースに連結されたソースと、前記第４の出力ノードに連結されたドレインと、ゲートとを持つ第４のＮチャネルトランジスタと、
ソースと、前記第３の出力ノードに連結されたドレインと、前記第４の出力ノードに連結されたゲートとを持つ第３のＰチャネルトランジスタと、
前記第３のＰチャネルトランジスタの前記ソースに連結されたソースと、前記第４の出力ノードに連結されたドレインと、第３の出力ノードに連結されたゲートとを持つ第４のＰチャネルトランジスタと、
前記第３の出力ノードと前記第４の出力ノードとの間に連結される第２の可変抵抗素子と
を具備する第２の差動ラッチ
をさらに具備する、請求項１のデバイダ。
【請求項３】
前記第１のＮチャネルトランジスタの前記ゲートは前記第４の出力ノードに連結され、前記第２のＮチャネルトランジスタの前記ゲートは前記第３の出力ノードに連結され、前記第３のＮチャネルトランジスタの前記ゲートは前記第１の出力ノードに連結され、前記第４のＮチャネルトランジスタの前記ゲートは前記第２の出力ノードに連結される、請求項２のデバイダ。
【請求項４】
前記第１の差動ラッチは、
ソースと、前記第１のＮチャネルトランジスタの前記ソースおよび前記第２のＮチャネルトランジスタの前記ソースに連結されたドレインと、ゲートとを持つ第３のＮチャネルトランジスタをさらに具備する、請求項１のデバイダ。
【請求項５】
第１の周波数の入力信号は前記第１の差動ラッチの前記第３のＮチャネルトランジスタの前記ゲートにあり、第２の周波数の出力信号は前記第１の差動ラッチの前記第１および第２の出力ノードの間にあり、前記第１の周波数は前記第２の周波数の２倍である、請求項１のデバイダ。
【請求項６】
供給電圧ノードと、前記第１の差動ラッチの前記第１および第２のＰチャネルトランジスタの前記ソースとの間に連結された第２の可変抵抗素子をさらに具備する、請求項１のデバイダ。
【請求項７】
前記第２の可変抵抗素子はマルチ・ビット・デジタル制御信号を受け、マルチ・ビットデジタル制御信号は前記第２の可変抵抗素子の抵抗を決定する、請求項６のデバイダ。
【請求項８】
前記第１の差動ラッチは第５のＮチャネルトランジスタをさらに含み、前記第５のＮチャネルトランジスタのドレインは前記第１の差動ラッチの前記第１および第２のＮチャネルトランジスタの前記ソースに連結され、前記第２の差動ラッチは第６のＮチャネルトランジスタをさらに含み、前記第６のＮチャネルトランジスタのドレインは第２の差動ラッチの前記第３および第４のＮチャネルトランジスタの前記ソースに連結され、前記第５および第６のＮチャネルトランジスタの前記ソースはグランドノードに連結され、差動入力信号は前記第５および第６のＮチャネルトランジスタの前記ゲートの間にあり、同位相（Ｉ）差動出力信号は前記第１の差動ラッチの前記第１および第２の出力ノードの間にあり、直交（Ｑ）差動信号は前記第２の差動ラッチの前記第３および第４の出力ノードの間にある、請求項３のデバイダ。
【請求項９】
前記第１の差動ラッチはデジタル制御出力抵抗を持ち、前記デジタル制御出力抵抗は前記第１の可変抵抗素子の抵抗を調節することによって調節可能である、請求項１のデバイス。
【請求項１０】
デバイダは、前記第１の可変抵抗素子の抵抗を設定するマルチ・ビット・デジタル制御ワードを受ける、請求項１のデバイダ。
【請求項１１】
クロス結合された第１のペアのＰチャネルトランジスタと、前記第１のペアのＰチャネルトランジスタのうちの一方のトランジスタのドレインに結合された第１の出力ノードと、前記第１のペアのＰチャネルトランジスタのうちの他方のトランジスタのドレインに結合された第２の出力ノードと、前記第１の出力ノードと第２の出力ノードとの間に連結された第１の可変抵抗素子とを具備し、前記第１の可変抵抗素子は複数ビットのデジタル制御信号により制御されてその高周波数オペレーティングレンジにおいて低減された出力抵抗を有し、これによりデジタル制御可能の出力抵抗を持つ、第１の差動ラッチと、
クロス結合された第２のペアのＰチャネルトランジスタと、前記第２のペアのＰチャネルトランジスタのうちの一方のトランジスタのドレインに結合された第３の出力ノードと、前記第２のペアのＰチャネルトランジスタのうちの他方のトランジスタのドレインに結合された第４の出力ノードと、前記第３の出力ノードと第４の出力ノードとの間に連結された第２の可変抵抗素子とを具備し、前記第２の可変抵抗素子は複数ビットのデジタル制御信号により制御されてその高周波数オペレーティングレンジにおいて低減された出力抵抗を有し、これによりデジタル制御可能の出力抵抗を持つ、第２の差動ラッチと、を具備し、
前記第１の差動ラッチは、前記第２の差動ラッチのクロッキングに関する位相からおよそ１８０度外れてクロックされる、回路。
【請求項１２】
前記第１の差動ラッチは、複数の制御コンダクタを持ち、マルチ・ビット・デジタル制御値は、少なくとも部分で、前記第１の差動ラッチのデジタル制御可能出力抵抗を決定するために、前記複数の制御コンダクタに供給される、請求項１１の回路。
【請求項１３】
前記第１の差動ラッチは、前記第２の差動ラッチのペアの入力リードへ、第１の差動出力信号を供給し、前記第２の差動ラッチは、前記第１の差動ラッチのペアの入力リードへ、第２の差動出力信号を供給する、請求項１１の回路。
【請求項１４】
第１の差動ラッチのペアの出力ノードの間に、デジタル制御可能の可変抵抗素子を提供することと、
前記デジタル制御可能の可変抵抗素子を複数ビットのデジタル制御信号により制御して、第１差動ラッチの高周波数オペレーティングレンジにおいて低減された出力抵抗値を有するようにし、これにより前記第１の差動ラッチはデジタル制御可能の出力抵抗を有する、方法。
【請求項１５】
前記第１の差動ラッチの部分として、ペアのクロス連結されたＰチャネルトランジスタを提供することを更に具備し、
前記ペアのＰチャネルトランジスタのうちの第１のＰチャネルトランジスタのドレインは、前記デジタル制御可能可変抵抗素子の第１のリードに連結され、前記ペアのＰチャネルトランジスタのうちの第２のＰチャネルトランジスタのドレインは、前記デジタル制御可能可変抵抗素子の第２のリードに連結される、
請求項１４の方法。
【請求項１６】
前記第１の差動ラッチは、デバイダ回路の一部である、請求項１５の方法。
【請求項１７】
前記第１の差動ラッチと本質的に同一の構造の第２の差動ラッチを提供することをさらに具備し、
前記第１の差動ラッチのペアの出力ノードは、前記第２の差動ラッチのペアの入力ノードに連結され、前記第２の差動ラッチのペアの出力ノードは、前記第１の差動ラッチのペアの入力ノードに連結される、
請求項１６の方法。
【請求項１８】
前記第１の差動ラッチへ差動入力信号を供給することと、
前記第１の差動ラッチから差動出力信号を受けることと
をさらに具備する、請求項１４の方法。
【請求項１９】
デバイダ回路において、
差動入力信号を周波数分割し、それにより同位相（Ｉ）差動出力信号と直交（Ｑ）差動出力信号とを発生するための手段であって、前記周波数分割手段は第１の差動ラッチと前記第１の差動ラッチのペアの出力ノード間に結合されたデジタル制御可能の可変抵抗素子とを有する手段と、
前記デジタル制御可能の可変抵抗素子を複数ビットのデジタル制御値によって制御する制御手段であって、前記第１の差動ラッチの高周波数オペレーティングレンジにおいて低減された出力抵抗値を有し、前記第１の差動ラッチはデジタル制御可能の出力抵抗値を有する制御手段とを具備し、
前記周波数分割手段は、直流供給電圧を受け、
前記周波数分割手段は、５ＧＨｚから１４ＧＨｚまでの差動入力信号周波数レンジで動作可能であり、
前記ＩおよびＱ出力信号の出力振幅が、前記差動入力信号周波数レンジの間での前記手段のオペレーションのために、前記直流供給電圧の５０パーセント未満に減少しないように、および、前記手段の直流電流消費が、前記差動入力信号周波数レンジ内でその最小の直流電流消費の２００パーセントを越えないように増加するように、前記周波数分割手段は、前記ＩおよびＱ出力信号を発生するためにあり、
複数のコンダクタが、前記周波数分割手段へのマルチ・ビット・デジタル制御値を受け、
前記マルチ・ビット・デジタル制御値は、前記周波数分割手段の出力抵抗を少なくとも一部において決定する、
デバイダ回路。
【請求項２０】
プロセッサ実行可能命令を記録するプロセッサ可読記録媒体において、
前記プロセッサ実行可能命令は、前記プロセッサに対して、
デバイダの差動ラッチに複数ビットのデジタル制御値を供給させ、ここで前記差動ラッチはクロス結合されたペアのＰチャネルトランジスタと、前記差動ラッチのペアの出力ノードの間に結合されたデジタル制御可能可変抵抗素子とを含む、と、
前記差動ラッチの高周波数オペレーティングレンジ内で低減された出力抵抗値を持つように、前記デジタル制御可能可変抵抗素子をマルチ・ビット・デジタル制御値で制御させ、これにより前記差動ラッチがデジタル制御可能出力抵抗値を持ち、前記マルチ・ビット・デジタル制御値は前記差動ラッチの出力抵抗の少なくとも一部において決定するコードとを含む、
プロセッサ可読記録媒体。
【請求項２１】
前記プロセッサは、第１の集積回路内のプロセッサであり、
前記プロセッサ可読記録媒体は、前記プロセッサによってアクセス可能な前記第１の集積回路内のメモリであり、
前記デバイダは、第２の集積回路内に配置され、
前記プロセッサによる前記プロセッサ実行可能命令の実行は、前記プロセッサに、少なくとも一部において、前記第１の集積回路から前記第２の集積回路までシリアルバスを渡ってデジタル制御情報を送ることによって、出力抵抗を変えさせる、
請求項２０のプロセッサ可読記録媒体。
【発明の詳細な説明】
【背景情報】
【０００１】
技術分野
開示される実施形態は、差動（differential）ラッチを含む高周波数デバイダに関する。
【０００２】
背景情報
高周波数デバイダ（divider）は、無線通信回路類における使用を含む多くの適用における使用を見る。一例において、差動ラッチを含む高周波数デバイダは入力信号を受け、周波数は入力信号を分割し、それによって、２つの低周波数出力信号：同位相（Ｉ）出力信号、および直交（Ｑ）出力信号、を発生する。ＩおよびＱ出力信号の周波数は、例えば、入力信号の周波数の半分とすることができる。デバイダは、整数２に分割する。Ｑ出力信号は、Ｉ出力信号と同じ周波数であり、しかし、Ｉ出力信号に関して９０度位相シフトを持つ。そのようなデバイダは、例えば、ＩおよびＱ信号を無線レシーバのミキサへ供給するために使用されることができる。ミキサへ供給されるようなＩおよびＱ信号の周波数の変更によって、レシーバは、異なる周波数のダウンコンバート信号へ整調させることができる。これは、このタイプの高周波数デバイダのただ１つの適用である。高周波数デバイダは、また、局部発振器内の位相ロックループ（ＰＬＬ）のループデバイダ、または、無線回路類の他の部分における信号の周波数分割で使用を見てもよい。
【０００３】
図１（従来技術）は、あるタイプの従来のデバイダの図である。このデバイダ１は、２つの差動ラッチ２および3を含む。デバイダ１は、コンダクタ４の信号ＶＯＰおよびコンダクタ５の信号ＶＯＮを含む差動入力信号ＶＯを受ける。これらの信号名称での「ＶＯ」文字は、その信号がＶＣＯ出力信号であることを示す。デバイダ１は、差動入力信号ＶＯを受け、そこから２つの差動出力信号ＩおよびＱを発生する。差動出力信号Ｑは、コンダクタ８上の信号ＱＰおよびコンダクタ９上の信号ＱＮを含む。図１の回路は、いくつかの適用で満足に差動するが、それは、望ましくない低周波数オペレーティングレンジを含む制限を持つ。デバイダ１のタイプのデバイダの付加的情報として米国特許番号７５２１９７６号を参照すべきである。
【０００４】
図２（従来技術）は、別のタイプの従来のデバイダの図である。デバイダ１０は、２つの差動ラッチ１１および１２を含む。デバイダ１０は、コンダクタ１３の信号ＶＯＰおよびコンダクタ１４の信号ＶＯＮを含む差動入力信号ＶＯを受ける。デバイダ１０は、２つの差動出力信号ＩおよびＱを発生する。差動出力信号Ｉは、コンダクタ１５の信号ＩＰおよびコンダクタ１６の信号ＩＮを含む。差動出力信号Ｑは、コンダクタ１７の信号ＱＰおよびコンダクタ１８の信号ＱＮを含む。デバイダ１０の回路トポロジのデバイダは、比較的広い周波数オペレーションレンジを持つように実装され、および、制御されることができるが、より高い周波数で、出力信号の電圧振幅が不適当な方法で減少される場合があり、回路は、増加された電流量を消費する場合がある。電池式の携帯電話のレシーバのような適用において、大きな電流量の消費がなく、出力信号の低電圧振幅に関連した障害を受けることがなく、数ギガヘルツまたはよい大きいような高周波数の低位相ノイズＩおよびＱ信号を発生するデバイダを作動することが望まれる場合がある。
【概要】
【０００５】
高周波数デバイダは、複数の差動ラッチを含む。ある適用において、高周波数デバイダは、差動入力信号を受け、信号を２つに周波数分割し、２つの差動出力信号を出力する。複数の差動出力信号のうちの第１の差動出力信号は、同位相（Ｉ）差動出力信号である。複数の差動出力信号のうちの第２の差動出力信号は、直交（Ｑ）差動出力信号である。デバイダのそれぞれの差動ラッチは、ペアのクロス連結されたＰチャネルトランジスタおよびデジタル制御可能可変抵抗素子を含む。差動ラッチは、デジタル制御可能可変抵抗素子に供給されるマルチ・ビット・デジタル制御値を設定することにより高デバイダオペレーティング周波数で低い出力抵抗を持つように制御される。高デバイダオペレーティング周波数でそのように低下された出力抵抗を持つように差動ラッチを制御することは、差動ラッチの３ｄＢ帯域幅（自然の周波数）が、広いオペレーティング周波数レンジに維持されることを可能にする。かなりの直流（ＤＣ）バイアス電流が可変抵抗素子を通過して流れないように、デジタル制御可能可変抵抗素子は、差動ラッチの２つの差動出力ノードの間に配置される。結果として、出力抵抗の縮小はあまり下がらない。従来の高周波数デバイダ回路の出力信号電圧振幅と比較して、デバイダの出力電圧振幅は、高オペレーティング周波数であまり下がらない。出力抵抗が、出力信号電圧振幅の深刻な低下なく、高オペレーティング周波数で減少させることができるため、ラッチを通過して流れる直流バイアス電流は、受理可能な出力信号電圧振幅を維持し、かつ、高オペレーティング周波数で作動するデバイダを維持するために、増加される必要はない。したがって、従来の高周波数デバイダ回路の電流消費と比較して、デバイダの電流消費は、高オペレーティング周波数であまり増加しない。
【０００６】
ある特定の例において、高周波数デバイダは、４．６ギガヘルツから１４ギガヘルツまでの広い周波数レンジで入力信号を周波数分割するために動作可能であり、１．３ボルトのＶＣＣ供給電圧を仮定すると、デバイダの出力信号電圧振幅は、４．６から１４ギガヘルツのオペレーティングレンジでのオペレーティング周波数の粗い機能の場合に、およそ１．１４ボルトからおよそ０．７３ボルトまで減少する。したがって、４．６から１４ギガヘルツのオペレーティング周波数レンジで、出力信号電圧振幅は、供給電圧のおよそ５０パーセント未満に減少しない。もし、例えば供給電圧が１．３ボルトとすると、そのときに、出力信号電圧振幅は、全周波数オペレーティングレンジでおよそ０．６５ボルト未満に減少しない。加えて、特定の例の高周波数デバイダは、４．６ギガヘルツから１４ギガヘルツまでの広い周波数レンジで入力信号を周波数分割するための作動可能であり、デバイダの電流消費は、４．６から１４ギガヘルツのオペレーティングレンジでのオペレーティング周波数の粗い機能の場合に、およそ２．４ミリアンペアからおよそ４．２ミリアンペアまで増加する。したがって、４．６ギガヘルツから１４ギガヘルツのオペレーティングレンジで、デバイダの電流消費は、このオペレーティング周波数レンジ中のその最小値の２００パーセントを越えて増加しない。
【０００７】
上述は概要であり、したがって、必要によって、詳細の単純化、一般化および省略を含む;したがって、当業者は、概要がただ例証であり、いかなる方法で限定されることを意味しないことを、認識するだろう。ここに記述されたデバイスおよび／またはプロセスの他の態様、創造性のある特徴、利点は、請求項によってただ定義されたように、制限しない詳細な説明において明白になるだろう。
【図面の簡単な説明】
【０００８】
【図１】図１（従来技術）は、第１のタイプの従来のデバイダの図を示す。
【図２】図２（従来技術）は、第２のタイプの従来のデバイダの図を示す。
【図３】図３は、携帯電話のようなモバイル通信デバイス１００の非常に単純化された高レベルブロック図である。
【図４】図４は、図３のＲＦトランシーバ集積回路１０２のより詳細な図である。
【図５】図５は、図４のＲＦトランシーバ集積回路におけるレシーバの局部発振器１１１のより詳細な図である。
【図６】図６は、図５の局部発振器１１１内のデバイド-バイ-ツー回路１２４のより詳細な図である。
【図７】図７は、図６のデバイダ１２４と図２の従来デバイダとの間の差異を例証する図である。
【図８】図８は、図６のデバイダと図１および図２の従来のデバイダとのオペレーションを比較するチャートである。
【図９】図９は、図６のデバイダの位相ノイズと、図２の従来のデバイダの位相ノイズとを比較するチャートである。
【図１０】図１０は、ある新態様に係る方法のフローチャートである。
【詳細な説明】
【０００９】
図３は、携帯電話のようなモバイル通信デバイス１００の非常に単純化された高レベルブロック図である。デバイス１００は、（例証されない他の部品に加わって）携帯電話通信を受信および送信するために使用可能なアンテナ１０１、ＲＦトランシーバ集積回路１０２、およびデジタル・ベースバンド集積回路１０３を含む。
【００１０】
図４は、図３のＲＦトランシーバ集積回路１０２のより詳細な図である。携帯電話のオペレーションのある非常に単純化された説明として、携帯電話が携帯電話会話の一部としてオーディオ情報を受信するために使用されている場合、そのときに、入ってくる送信１０４はアンテナ１０１上で受信される。信号はデュプレクサ１０５およびマッチングネットワーク１０６を通過し、受信チェーン１０８の低ノイズ増幅器（ＬＮＡ）１０７によって増幅される。ミキサ１０９によって周波数にダウンコンバートされた後およびベースバンド・フィルタ１１０によってフィルタされた後、情報は、アナログデジタル変換およびさらにデジタルドメイン中の処理のためのデジタル・ベースバンド集積回路１０３へ伝達される。どのように受信チェーンがダウンコンバートするかは、局部発振器１１１によって発生された局部発振器信号ＬＯ１の周波数を変更することにより制御される。局部発振器信号ＬＯ１と呼ばれるものは、２つの差動信号ＩおよびＱを実際に含む。以下で説明されるように、これらの差動信号Ｉおよび！Ｑのそれぞれは、２つのコンダクタの一組を横切って通信される差動信号である。
【００１１】
他方では、携帯電話１００が携帯電話会話の一部としてオーディオ情報を送信するために使用されている場合、そのときに、送信されるオーディオ情報は、ディジタル・ベースバンド集積回路１０３中のアナログ方式に変換される。アナログ情報は、ＲＦトランシーバ集積回路１０２の送信チェーン１１３のベースバンド・フィルタ１１２に供給される。フィルタリングの後、信号はミキサ１１４によって周波数にアップコンバートされる。アップコンバージョン・プロセスは、局部発振器１１５によって発生された局部発振器信号ＬＯ２の周波数を制御することにより調節されおよび制御される。局部発振器信号ＬＯ２は、2つの差動信号ＩおよびＱを含む。結果として生じたアップコンバートされた信号は、ドライバ増幅器１１６および外部電源増幅器１１７によって増幅される。増幅された信号は、出て行く送信１１８として送信用アンテナ１０１に供給される。受信および送信チェーンの局部発振器１１１および１１５は、デジタル・ベースバンド集積回路１０３からシリアルバス１２１によってコンダクタ１１９および１２０経由で受けられた制御信号CONTROLによって制御される。
【００１２】
図５は、図４のＲＦトランシーバ集積回路１０２におけるレシーバの局部発振器１１１のより詳細な図である。局部発振器１１１は、デバイダ１２２、位相ロックループ（ＰＬＬ）１２３デバイド-バイ-ツー回路１２４を含む。図４のコンダクタ１１９のマルチ・ビット・デジタル制御値CONTROLは、実際には、コンダクタ１１９Ｃのマルチ・ビット・デジタル制御値CONTROL C、コンダクタ１１９Ａのマルチ・ビット・デジタル制御値CONTROL Aおよびコンダクタ１１９Ｂのマルチ・ビット・ディジタル制御値CONTROL Bを含む。図５に例証されるように、コンダクタ１１９は、コンダクタ１１９Ａ、１１９Ｂおよび１１９Ｃを含む。
【００１３】
ＰＬＬ１２３は、コンダクタ１２５の外部で発生されたリファレンス信号REF CLK（例えば、外部の水晶発振器によって発生された１９．２ＭＨｚの信号）、および、マルチ・ビット・デジタル制御値CONTROL Cを受け、そこから、差動ＰＬＬ出力信号ＶＯを発生する。ここで使用されるラベル「ＶＯ」は、ＶＯ信号がＶＣＯ出力信号であることを示す。信号ＶＯは、コンダクタ１２６の信号ＶＯＰおよびコンダクタ１２７の信号ＶＯＮを含む。信号ＶＯは、コンダクタのマルチ・ビット制御ワードCONTROL Cによって119C決定されるような希望の周波数である。この場合のＰＬＬ１２３は、位相比較器１２８、ループフィルタ１２９、電圧制御発振器（ＶＣＯ）１３０、ループデバイダ１３１、およびシグマデルタ変調器１３２を含む。ＶＣＯ１３０によるＶＯ信号出力は、局部発振器信号ＬＯ１を発生するために、デバイド-バイ-ツー回路１２４により周波数に下へ分割される。上述のように、局部発振器信号ＬＯ１は、２つの差動出力信号ＩおよびＱを含み、レシーバのミキサ１０９へ供給される。差動出力信号Ｉは、コンダクタ１３３の信号ＩＰおよびコンダクタ１３４の信号ＩＮを含む。差動出力信号Ｑは、コンダクタ１３５の信号ＱＰおよびコンダクタ１３６の信号ＱＮを含む。デバイド-バイ-ツー回路１２４は、また、ペアのマルチ・ビット・デジタル制御値CONTROL AおよびCONTROL Bを受ける。これらの制御値は、以下でさらに詳細に説明されるデバイダ１２４によって使用される。デジタル制御ワードCONTROL A、CONTROL B、およびCONTROL Cは、プロセッサ可読媒体１３９に記憶された１セットのプロセッサ実行命令１３８の実行により、デジタル・ベースバンド集積回路１０３におけるプロセッサ１３７によって決定される(図３を参照)。一度決定されたデジタル制御ワードは、シリアルバス・インターフェース１４０、シリアルバス１２１、シリアルバス・インターフェース１４１、およびコンダクタ１１９を通って局部発振器１１１に伝えられる。
【００１４】
図６は、図５のデバイド-バイ-ツー回路１２４のより詳細な図である。デバイド-バイ-ツー回路１２４は、第１の差動ラッチ１４２および第２の差動ラッチ１４３を含む。２つのラッチは、第１の差動ラッチ１４２のＮチャネルトランジスタ１４４のゲートへのＶＯＰ信号の連結のため、および、第２の差動ラッチ１４３のＮチャネルトランジスタ１４５のゲートへのＶＯＮ信号の連結のため、ＶＯ信号の逆位相でクロックされる。この例において、それぞれのＶＯＰおよびＶＯＮは、シヌソイドの波形を持ち、０．２ボルトと１．３ボルトとの間で発振する。第１の差動ラッチの差動出力ノード１４６（Ａ）および１４７（Ｂ）の差動出力信号は、第２の差動ラッチの差動入力リード１４８および１４９へ供給される。入力リード１４８は、第２の差動ラッチのＮチャネルデータトランジスタ１５０のゲートである。入力リード１４９は、第２の差動ラッチのＮチャネルデータトランジスタ１５１のゲートである。同様に、第２の差動ラッチの差動出力ノード１５２（Ｃ）および１５３（Ｄ）の差動出力信号は、第１の差動ラッチの差動入力リード１５４および１５５へ供給される。入力リード１５４は、第１の差動ラッチのＮチャネルデータトランジスタ１５６のゲートである。入力リード１５５は、第１の差動ラッチのＮチャネルデータトランジスタ１５６のゲートである。第２のラッチの入力リードへの第１のラッチの出力信号の供給のため、および、第１のラッチの入力リードへの第２のラッチから戻る出力信号の連結のため、および、ＶＯ信号の逆位相の２つのラッチのクロッキングのため、全てのデバイダ回路周波数は、２つに分割する。
【００１５】
クロス連結されたＰチャネルトランジスタ１５９および１５９のペアは、供給電圧コンダクタ１６０から第１の差動ラッチの出力ノード１４６および１４７への電流を供給する。同様に、クロス連結されたＰチャネルトランジスタ１６１および１６２のペアは、供給電圧コンダクタ１６０から第２の差動ラッチの出力ノード１５２および１５３への電流を供給する。それぞれの差動ラッチは、例証されるように、可変抵抗素子を含む。可変抵抗素子１６３は、ノード１４６とノード１４７との間で、プログラム可能およびデジタル制御可能な可変抵抗を提供する。リード１６３Ａおよび１６３Ｂの間の可変抵抗素子１６３の抵抗は、コンダクタ１１９Ａのマルチ・ビット・デジタル制御値CONTROL Aによって決定される。可変抵抗素子１６３は、例えば、抵抗性回路素子のネットワーク、および、関連する電界効果トランジスタを含むとしてもよく、このトランジスタは、抵抗性の回路素子をネットワークに入れるまたは外すように切り替えるために、マルチ・ビット・デジタル制御値CONTROL Aの機能としてターンオンおよびオフされ、それによって全ネットワークにわたる抵抗を変える。抵抗性回路素子は、ある例において、抵抗器でもよい。可変抵抗素子１６３は、２００オームから１．４ｋオームまでの範囲内で制御可能な抵抗を持つ。
【００１６】
同様に、可変抵抗素子１６４は、ノード１５２とノード１５３との間で、プログラム可能およびデジタル制御可能な可変抵抗を提供する。リード１６４Ａおよび１６４Ｂの間の可変抵抗素子１６４の抵抗は、コンダクタ１１９Ａのマルチ・ビット・デジタル制御値CONTROL Aによって決定される。ノード１４６およびノード１４７をわたる第１の差動ラッチ１４２の出力抵抗と、ノード１５２およびノード１５３をわたる第２の差動ラッチ１４３の出力抵抗とは、CONTROL Aのマルチ・ビット・デジタル制御値を変えることによって変えることができる。可変抵抗素子１６３および１６４に加えて、デバイダ１２４は、第３のプログラム可能およびデジタル制御可能な可変抵抗素子１６５を含む。コンダクタ１１９ＢのCONTROL Bのマルチ・ビット・デジタル値を変えることによって、供給電圧ノード１６６と供給電圧ノード１６０との間の抵抗は変えることができる。
【００１７】
差動ラッチを含むデバイダの周波数オペレーティングレンジは、ラッチの「３ｄＢ帯域幅」と一般に呼ばれるもの（ラッチの自然周波数）によって、およそ決定される。オペレーティング周波数が増加するときにデバイダが発振し続けるために、ラッチの３ｄＢ帯域は維持されるべきである。ラッチの３ｄＢ帯域は、全デバイダの自然発振周波数に関係する。例えば、図２の回路を考慮する。ラッチの出力ノードはロードされ、デバイダが運転している回路類の容量性のローディングまで含む。ある例において、運転されるこの回路類は、代わるがわる、バッファされたＩおよびＱ信号をミキサへ供給する１ペアのバッファである。周波数が増加すると、この容量性の負荷のローディングは増加する。ラッチの３ｄＢ帯域幅を維持するために、ラッチの出力抵抗は減少される。これは、図２に示される可変プルアップ負荷抵抗の抵抗を縮小することにより行われる。残念にも、これらの抵抗の縮小は、ラッチの電圧利得を減少させる。抵抗を渡る同じ電流フローについて、より小さな抵抗はより小さな出力電圧振幅を生じる。この結果に逆らうために、データトランジスタを通って流れる直流バイアス電流は増加されることができる。直流バイアス電流フローのこの増加は、そのゲートがＶＯ信号で運転される４つのプルダウンＮチャネルトランジスタのゲートにバイアスをかけるバイアス回路(図２に示されない)を通じてバイアス電流を調節することにより達成される。残念にも、高オペレーティング周波数でのこの増加された直流バイアス電流フローは、デバイダの増加された電源消費を生じる。一般に、図２の回路において、周波数が増加すると、出力電圧振幅が低下し、電力消費が増加する。
【００１８】
図７は、図６のデバイダ１２４と図２の従来のデバイダ１０との間の差異を例証する図である。図７の左側の回路１１は、図２のデバイダ１０の左端の差動ラッチ１１を表わす。図７の右側の回路１４２は、図６のデバイダ１２４の左端の差動ラッチを表わす。左の回路１１の場合には、電流Ｉは可変抵抗１６７をわたって流れると、次に、その電流のおよそ半分（１／２Ｉ）は、データトランジスタ１６８および１６９のそれぞれを横切って流れる。なぜなら、２つのトランジスタが電流の流れを共有するためである。データトランジスタを横切るこの減少された１／２Ｉ電流は、電流の流れがフル電流Ｉの状況と比較すると、ラッチのより低い電圧利得へ変換する。左の回路１１と比較すると、右の回路１４２は、データトランジスタ１５７および１５６を横切る増加された電流Ｉを持ち、ここで２つの回路のトランジスタは同じデバイスサイズを持ち、ＶＯＰおよびＶＯＮ信号を受けるＮチャネルプルダウントランジスタは同じようにバイアスされると仮定する。データトランジスタを通る増加された電流の流れは、より高い差動ラッチ電圧利得と相関する。
【００１９】
第一次近似に、全デバイダ１２４の電圧利得Ａｖは、全デバイダのトランスコンダクタンスＧｍと負荷抵抗ＲＬとの積に比例する。この場合の負荷抵抗ＲＬは、可変抵抗素子１６３の抵抗、運転されているバッファの入力の負荷、およびＰチャネルトランジスタ１５８および１５９のドレイン-ソースの抵抗Ｒｄｓとの結合した影響によって決定される。しかしながら、全トランスコンダクタンスＧｍは、データトランジスタを通って直流電流フローの平方根にほぼ比例する。したがって、図２の回路トポロジと比較して、直流電流フローを増加させることは、増加された差動ラッチ電圧利得を生じる。
【００２０】
別の有利な態様では、図７の右の回路１４２のデータトランジスタを通過する直流電流フローは、可変抵抗素子１６３を横切って流れない。図２の従来の回路トポロジでは、他方では、より高いオペレーティング周波数での３ｄＢの帯域幅を維持する直流電流フローの増加は、抵抗１６７および１７０を横切る増加された直流電流フローを生じる。そのような素子１６７および１７０の抵抗を横切る増加された直流電流フローは、差動ラッチの出力ノードの信号の直流バイアスポイントを落とす。この落下は、出力電圧が振幅することができる範囲を縮小する役割を果たし、したがって、出力信号電圧振幅を縮小する。さらに、図７の左の回路１１では、図２の従来の回路でどれくらい低く直流バイアスポイントをセットすることができるかの制限がある。もし出力ノードの直流バイアス電圧がおよそ１ボルト未満に落ちる場合、入力トランジスタは飽和領域中で作動することになり、そのようなオペレーションは維持することができない。直流バイアス電流は、可変抵抗素子１６３を横切って流れないため、図７の右側の差動ラッチ回路は、これらの問題と制限で影響を受けない。図７の左の回路１１で出力信号電圧振幅が低下される程度に、出力信号電圧振幅を低下することなく３ｄＢ帯域幅を維持するために、差動ラッチの出力抵抗は、高オペレーティング周波数で減少される。
【００２１】
図８は、図６のデバイダから図２の従来のデバイダまでのオペレーションを比較するチャートである。図８のチャートで示されるように、図６のデバイダは、４．６ギガヘルツから１４ギガヘルツまでの広い周波数レンジにわたって動作可能であり、ここで、およそ２．４ミリアンペアから４．２ミリアンペアまでの電流消費レンジであり、１．３ボルトの供給電圧に対しておよそ１．１４ボルトから０．７３ボルトまでの出力信号電圧振幅レンジである。１４ギガヘルツの高オペレーティング周波数で、出力信号電圧振幅が１．３ボルト供給電圧に対して０．４８ボルトへ低下した図２の従来のデバイダと比較して、図６のデバイダは、およそ０．７３ボルトの大きい出力信号電圧振幅を維持する。図２の従来の回路が、高い１４ギガヘルツで作動するときに非常に大きい１５．７ミリアンペアを消費するのに対して、図６の回路は、供給電流をただ３．９ミリアンペア消費するとともに、高い１４ギガヘルツのオペレーティング周波数でその大きい出力信号電圧振幅を維持する。したがって、４．６ギガヘルツから１４ギガヘルツのオペレーティング周波数レンジを超えて、デバイダ１２４の出力信号電圧振幅は、供給電圧の５０パーセント未満へ減少しない。さらに、４．６ギガヘルツ１４ギガヘルツのオペレーティングレンジを超えて、デバイダ１２４の電流消費は、その最小値の２００パーセントよりも増加しない(このオペレーティング周波数レンジで)。
【００２２】
図１のデバイダは、４ギガヘルツを超えた周波数で作動できないため、図１の従来のデバイダは、図６のデバイダとほとんど比較できない。高オペレーティング周波数で３ｄＢ帯域幅を維持するために、出力シインピーダンスを低下させる機構が提供されていないため、図１の従来のデバイダは、また、比較的狭い周波数オペレーティングレンジを少なくとも一部において持つ。
【００２３】
図９は、一例として、図６のデバイダの位相ノイズ１７１と、図２の従来のデバイダの位相ノイズ１７２とを比較するチャートである。デバイダに０．８ボルト作動振幅の７．８ギガヘルツ入力信号が供給される場合、チャートは、図６のデバイダのシミュレーションの結果を示す。「オフセット周波数」とラベル付けされた水平軸は、オペレーティング周波数の基本からの周波数のオフセットを示す。図９によって例証されるように、オペレーティング周波数の基本からの５００キロヘルツの周波数レンジ内で、図６の従来の回路によって示された位相ノイズと比較すると、図６のデバイダは、約６ｄＢ低い位相ノイズを示す。
【００２４】
図１０は、ある新態様に係る方法２００のフローチャートである。デジタル制御可能可変抵抗素子は作動ラッチの出力ノードのペアの間に提供され（ステップ２０１）、差動ラッチは、デバイダの複数の差動ラッチのうちの一つである。この方法において、デジタル制御可能可変抵抗素子に供給されるマルチ・ビット・デジタル制御値は、デバイダのオペレーション中、変わる必要はないが、むしろマルチ・ビット・デジタル制御値は、デバイダの初期値にセットされ、その後はデバイダのオペレーション中に固定され続ける値を持つとしてもよい。マルチ・ビット・デジタル制御値の値は、デバイダのオペレーティング周波数に基づいて決定される。このように、同じ集積回路の複数の実例における同じ回路の複数の実例は、異なるマルチ・ビット・デジタル制御値を使用してプログラムされることができ、これにより異なるオペレーティング条件における集積回路の異なる実例のオペレーションを提供する。上述されたように、デジタル制御可能な可変抵抗素子は、３ｄＢ帯域幅（自然な周波数）がオペレーションの周波数に対して維持されるように、制御される。与えられた周波数でのデジタル制御可能な可変抵抗素子の最適な抵抗は、回路シミュレーションによって、実デバイスの試験によって、または、双方によって決定されることができる。デジタル制御可能可変抵抗素子は、例えば、図６のデバイダを具体化した集積回路、または、図６のデバイダを具体化した集積回路を組み込むデバイスを、製造、または、配置、または売ることによって、ステップ２０１で述べられたように提供される場合がある。
【００２５】
１つまたは複数の典型的な実施形態では、説明した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの組合せで実装され得る。ソフトウェアで実装する場合、機能は、１つまたは複数の命令またはコードとして、コンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を越えて送信され得る。コンピュータ可読媒体は、コンピュータ記憶媒体と、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む通信媒体の両方を含む。記憶媒体は、汎用コンピュータまたは特定用途のコンピュータによってアクセス可能な任意の利用可能媒体としてもよい。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ-ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、または、命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用されることができ、汎用コンピュータまたは特定用途コンピュータによってアクセスできる任意の他の媒体、または、汎用コンピュータまたは特定用途コンピュータを含むことができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ここで使用されるようなディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザディスク（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびブルーレイディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含めるべきである。
【００２６】
ある実例となる例において、１セットのプロセッサ実行可能命令１３８は、図３のデジタル・ベースバンド集積回路１０３におけるメモリ（プロセッサ可読媒体）１３９に記憶される。プロセッサ１３７はバスを渡ってメモリ１３９をアクセスし、命令１３８を実行し、それによって、集積回路１０３は、ＲＦトランシーバ集積回路１０２の局部発振器１１１のデバイダ１２４を設定および制御する。マルチ・ビット・デジタル制御値CONTROL Aを変えることにより、プロセッサ１３７は、デバイダ１２４のオペレーティング周波数を増加する機能として、デバイダ１２４における差動ラッチの出力抵抗を縮小する。
【００２７】
ある特定の実施形態は、教示の目的のために上に記述されているが、この特許文書の教えは一般的な適用可能性を持っており、上に記述された特定の実施形態に限定されない。ＩおよびＱ差動信号がブロック１１１から出力されるように、図６のデバイダは図４の局部発振器のブロック１１１内に存在するとして上述されたが、図６のデバイダはミキサブロック１０９内に存在してもよい。もしデバイダがミキサブロック１０９内に存在すると、そのときは、ＶＣＯ出力信号ＶＯＰおよびＶＯＮは、局部発振器ブロック１１１からミキサブロック１０９のデバイダへ供給され、ＩおよびＱ差動信号は、ミキサブロック１０９内で発生される。図４に例証されたブロックは機能的ブロックであり、表された実際の回路の物理的な近接を必ずしも表さない。したがって、記述された特定の実施形態の様々な特徴の様々な変更、適応、組み合わせは、後述される請求の範囲から外れることなく実行されることができる。
以下に、本願出願当初の特許請求の範囲に記載された発明を付記する。
[１]
第一の出力ノードと、
第二の出力ノードと、
ソースと、前記第１の出力ノードに連結されたドレインと、ゲートとを持つ第１のＮチャネルトランジスタと、
前記第１のＮチャネルトランジスタの前記ソースに連結されたソースと、前記第２の出力ノードに連結されたドレインと、ゲートとを持つ第２のＮチャネルトランジスタと、
ソースと、前記第１の出力ノードに連結されたドレインと、前記第２の出力ノードに連結されたゲートとを持つ第１のＰチャネルトランジスタと、
前記第１のＰチャネルトランジスタの前記ソースに連結されたソースと、前記第２の出力ノードに連結されたドレインと、前記第１の出力ノードに連結されたゲートとを持つ第２のＰチャネルトランジスタと、
前記第１の出力ノードと前記第２の出力ノードとの間に連結される第１の可変抵抗素子とを具備する第１の差動ラッチ
を具備するデバイダ。
[２]
第３の出力ノードと、
第４の出力ノードと、
ソースと、前記第３の出力ノードに連結されたドレインと、ゲートとを持つ第３のＮチャネルトランジスタと、
前記第３のＮチャネルトランジスタの前記ソースに連結されたソースと、前記第４の出力ノードに連結されたドレインと、ゲートとを持つ第４のＮチャネルトランジスタと、
ソースと、前記第３の出力ノードに連結されたドレインと、前記第４の出力ノードに連結されたゲートとを持つ第３のＰチャネルトランジスタと、
前記第３のＰチャネルトランジスタの前記ソースに連結されたソースと、前記第４の出力ノードに連結されたドレインと、第３の出力ノードに連結されたゲートとを持つ第４のＰチャネルトランジスタと、
前記第３の出力ノードと前記第４の出力ノードとの間に連結される第２の可変抵抗素子と
を具備する第２の差動ラッチ
をさらに具備する、[１]のデバイダ。
[３]
前記第１のＮチャネルトランジスタの前記ゲートは前記第４の出力ノードに連結され、前記第２のＮチャネルトランジスタの前記ゲートは前記第３の出力ノードに連結され、前記第３のＮチャネルトランジスタの前記ゲートは前記第１の出力ノードに連結され、前記第４のＮチャネルトランジスタの前記ゲートは前記第２の出力ノードに連結される、[２]のデバイダ。
[４]
前記第１の可変抵抗素子はマルチ・ビット・デジタル制御信号を受け、前記マルチ・ビット・デジタル制御信号は前記第１の可変抵抗素子の抵抗を決定する、[１]のデバイダ。
[５]
前記第１の差動ラッチは、
ソースと、前記第１のＮチャネルトランジスタの前記ソースおよび前記第２のＮチャネルトランジスタの前記ソースに連結されたドレインと、ゲートとを持つ第３のＮチャネルトランジスタをさらに具備する、[１]のデバイダ。
[６]
第１の周波数の入力信号は前記第１の差動ラッチの前記第３のＮチャネルトランジスタの前記ゲートにあり、第２の周波数の出力信号は前記第１の差動ラッチの前記第１および第２の出力ノードの間にあり、前記第１の周波数は前記第２の周波数の２倍である、[５]のデバイダ。
[７]
供給電圧ノードと、前記第１の差動ラッチの前記第１および第２のＰチャネルトランジスタの前記ソースとの間に連結された第２の可変抵抗素子をさらに具備する、[１]のデバイダ。
[８]
前記第２の可変抵抗素子はマルチ・ビット・デジタル制御信号を受け、マルチ・ビットデジタル制御信号は前記第２の可変抵抗素子の抵抗を決定する、[７]のデバイダ。
[９]
前記第１の差動ラッチは第５のＮチャネルトランジスタをさらに含み、前記第５のＮチャネルトランジスタのドレインは前記第１の差動ラッチの前記第１および第２のＮチャネルトランジスタの前記ソースに連結され、前記第２の差動ラッチは第６のＮチャネルトランジスタをさらに含み、前記第６のＮチャネルトランジスタのドレインは第２の差動ラッチの前記第３および第４のＮチャネルトランジスタの前記ソースに連結され、前記第５および第６のＮチャネルトランジスタの前記ソースはグランドノードに連結され、差動入力信号は前記第５および第６のＮチャネルトランジスタの前記ゲートの間にあり、同位相（Ｉ）差動出力信号は前記第１の差動ラッチの前記第１および第２の出力ノードの間にあり、直交（Ｑ）差動信号は前記第２の差動ラッチの前記第３および第４の出力ノードの間にある、[３]のデバイダ。
[１０]
前記第１の差動ラッチはデジタル制御出力抵抗を持ち、前記デジタル制御出力抵抗は前記第１の可変抵抗素子の抵抗を調節することによって調節可能である、[１]のデバイダ。
[１１]
デバイダは、前記第１の可変抵抗素子の抵抗を設定するマルチ・ビット・デジタル制御ワードを受ける、[１]のデバイダ。
[１２]
クロス連結されたペアのＰチャネルトランジスタを備え、デジタル制御可能出力抵抗を持つ、第１の差動ラッチと、
クロス連結されたペアのＰチャネルトランジスタを備え、デジタル制御可能出力抵抗を持つ、第２の差動ラッチと
を具備し、
前記第１の差動ラッチは、前記第２の差動ラッチのクロッキングに関する位相からおよそ１８０度外れてクロックされる、回路。
[１３]
前記第１の差動ラッチは、複数の制御コンダクタを持ち、前記複数の制御コンダクタ上にあるマルチ・ビット・デジタル値は、少なくとも部分で、前記第１の差動ラッチのデジタル制御可能出力抵抗を決定する、[１２]の回路。
[１４]
前記第１の差動ラッチは、前記第２の差動ラッチのペアの入力リードへ、第１の差動出力信号を供給し、前記第２の差動ラッチは、前記第１の差動ラッチのペアの入力リードへ、第２の差動出力信号を供給する、[１２]の回路。
[１５]
第１の差動ラッチのペアの出力ノードの間に、デジタル制御可能可変抵抗素子を提供することを具備する、方法。
[１６]
前記第１の差動ラッチの部分として、ペアのクロス連結されたＰチャネルトランジスタを提供することを更に具備し、
前記ペアのＰチャネルトランジスタのうちの第１のＰチャネルトランジスタのドレインは、前記デジタル制御可能可変抵抗素子の第１のリードに連結され、前記ペアのＰチャネルトランジスタのうちの第２のＰチャネルトランジスタのドレインは、前記デジタル制御可能可変抵抗素子の第２のリードに連結される、
[１５]の方法。
[１７]
前記第１の差動ラッチは、デバイダ回路の一部である、[１６]の方法。
[１８]
前記第１の差動ラッチと本質的に同一の構造の第２の差動ラッチを提供することをさらに具備し、
前記第１の差動ラッチのペアの出力ノードは、前記第２の差動ラッチのペアの入力ノードに連結され、前記第２の差動ラッチのペアの出力ノードは、前記第１の差動ラッチのペアの入力ノードに連結される、
[１７]の方法。
[１９]
第１の差動ラッチのデジタル制御可能抵抗素子へ、マルチ・ビット・デジタル制御値を供給することをさらに具備する、[１５]の方法。
[２０]
前記第１の差動ラッチへ差動入力信号を供給することと、
前記第１の差動ラッチから差動出力信号を受けることと
をさらに具備する、[２０]の方法。
[２１]
デバイダ回路において、
差動入力信号を周波数分割し、それにより同位相（Ｉ）差動出力信号と直交（Ｑ）差動出力信号とを発生するための手段と、
前記デバイダ回路へのマルチ・ビット・デジタル制御値を受ける複数のコンダクタとを具備し、
前記手段は、直流供給電圧を受け、
前記手段は、５ＧＨｚから１４ＧＨｚまでの差動入力信号周波数レンジで動作可能であり、
前記ＩおよびＱ出力信号の出力振幅が、前記差動入力信号周波数レンジの間での前記手段のオペレーションのために、前記直流供給電圧の５０パーセント未満に減少しないように、および、前記手段の直流電流消費が、前記差動入力信号周波数レンジ内でその最小の直流電流消費の２００パーセントを越えないように増加するように、前記手段は、前記ＩおよびＱ出力信号を発生するためにあり、
前記マルチ・ビット・デジタル制御値は、前記手段の出力抵抗を少なくとも一部において決定する、
デバイダ回路。
[２２]
前記手段は、差動ラッチを含み、前記手段の前記出力抵抗は、前記差動ラッチのペアの出力ノードの間に連結されたデジタル制御可能可変抵抗素子によって、少なくとも一部において決定される、[２１]のデバイダ回路。
[２３]
プロセッサ実行命令を持つエンコードされたプロセッサ可読媒体において、
プロセッサによる前記プロセッサ実行可能命令に実行は、
デバイダの差動ラッチへマルチ・ビット・デジタル制御値を供給することのためであり、
前記差動ラッチは、ペアのクロス連結されたＰチャネルトランジスタを含み、前記マルチ・ビット・デジタル制御値は、前記差動ラッチの出力抵抗を、少なくとも一部において決定する、プロセッサ可読媒体。
[２４]
前記マルチ・ビット・デジタル制御値は、デジタル制御可能可変抵抗素子に供給され、前記デジタル制御可能可変抵抗素子は、差動ラッチのペアの出力ノードの間に連結される、[２３]のプロセッサ可読記録媒体。
[２５]
前記プロセッサは、第１の集積回路内のプロセッサであり、
前記プロセッサ可読記録媒体は、前記プロセッサによってアクセス可能な前記第１の集積回路内のメモリであり、
前記デバイダは、第２の集積回路内に配置され、
前記プロセッサによる前記プロセッサ実行可能命令の実行は、前記プロセッサに、少なくとも一部において、前記第１の集積回路から前記第２の集積回路までシリアルバスを渡ってデジタル制御情報を送ることによって、出力抵抗を変えさせる、
[２４]のプロセッサ可読記録媒体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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