(57)【特許請求の範囲】
【請求項１】
入力信号を伝播し実信号を出力するメインパスと、
上記実信号を上記メインパスの入力段に帰還させる負帰還ブロックを含む負帰還パスと、を有し、
上記メインパスは、
入力信号を受けて実信号を出力するメインパスブロックを、含み、
上記メインパスの上記メインパスブロックならびに上記負帰還パスの上記負帰還ブロックを含んで形成される負帰還ループ内に、制御理論での無駄時間を含む負帰還型信号処理系として形成される信号処理回路であって、
上記負帰還パスは、
制御信号を生成して上記メインパスの入力信号の入力部に供給する上記負帰還ブロックと、
上記負帰還ブロックの制御信号が供給され擬似実信号を出力する、上記メインパスブロックを模擬するレプリカブロックと、
上記レプリカブロックの擬似実信号をループの無駄時間分遅延させる信号遅延ブロックと、を含み、
上記負帰還ブロックと、上記レプリカブロックと、上記信号遅延ブロックとを含んで無駄時間を含む第１のローカル負帰還系ループが形成され、
上記負帰還ブロックおよび上記レプリカブロックにより無駄時間のない第２のローカル負帰還系ループが形成され、
上記第１のローカル負帰還系ループにおいて、上記信号遅延ブロックの出力信号と上記実信号とを合成し、合成信号を出力する合成部と、
上記合成信号から上記第２のローカル負帰還系ループにおける上記レプリカブロックの擬似実信号を減算し、当該減算後の信号を上記負帰還ブロックに入力させる減算器と、を含む
信号処理回路。
【請求項２】
上記メインパスブロックの伝達関数をＡ（Ｓ）、上記レプリカブロックの伝達関数をＡ´（Ｓ）、上記信号遅延ブロックの伝達関数をＮ（Ｓ）、実信号遅延ブロックの伝達関数をＭ（Ｓ）とすると、次の関係を満足する
請求項１記載の信号処理回路。
【数１】
0005540586.tif 000022
【請求項３】
入力信号の振幅を調整し実信号を出力するメインパスと、
上記実信号の振幅情報を上記メインパスの振幅調整段に帰還させる負帰還ブロックを含む負帰還パスと、を有し、
上記メインパスは、
入力信号の振幅を制御信号に応じて可変する可変利得部を含み、入力信号を受けて実信号を出力するメインパスブロックを、含み、
信号処理回路は、上記メインパスの上記メインパスブロックならびに上記負帰還パスの上記負帰還ブロックを含んで形成される負帰還ループ内に、制御理論での無駄時間を含む負帰還型信号処理系として形成され、
上記負帰還パスは、
上記メインパスから出力される実信号の振幅を検出する振幅検出器と、
上記振幅検出器による振幅情報と目標振幅から上記制御信号を生成し、上記可変利得部に出力する制御ブロックと、を含み、
上記制御ブロックは、
制御信号を生成して上記メインパスの入力信号の入力部に供給する上記負帰還ブロックと、
上記負帰還ブロックの制御信号が供給され擬似振幅信号を出力する、上記メインパスブロックを模擬するレプリカブロックと、
上記レプリカブロックの擬似振幅信号をループの無駄時間分遅延させる信号遅延ブロックと、を含み、
上記負帰還ブロックと、上記レプリカブロックと、上記信号遅延ブロックとを含んで無駄時間を含む第１のローカル負帰還系ループが形成され、
上記負帰還ブロックおよび上記レプリカブロックにより無駄時間のない第２のローカル負帰還系ループが形成され、
上記目標振幅から上記振幅検出器の検出振幅を減算する第１の減算器と、
上記第１のローカル負帰還系ループにおいて、上記信号遅延ブロックの出力信号と上記第１の減算器の出力信号とを合成し、合成信号を出力する合成部と、
上記合成信号から上記第２のローカル負帰還系ループにおける上記レプリカブロックの擬似実信号を減算し、当該減算後の信号を上記負帰還ブロックに入力させる第２の減算器と、を含む
ＡＧＣ回路。
【請求項４】
上記メインパスブロックの伝達関数をＡ（Ｓ）、上記レプリカブロックの伝達関数をＡ´（Ｓ）、上記信号遅延ブロックの伝達関数をＮ（Ｓ）、実信号遅延ブロックの伝達関数をＭ（Ｓ）とすると、次の関係を満足する
請求項３記載のＡＧＣ回路。
【数２】
0005540586.tif 000023
【請求項５】
上記可変利得部は、
入力信号と上記制御信号を掛け算する掛算器を含み、
上記制御ブロックは、
上記掛算器の非線形性を補償する機能を有する
請求項３または４記載のＡＧＣ回路。
【請求項６】
記録媒体の情報をピックアップするピックアップ素子と、
上記ピックアップ素子でピックアップされた信号レベルを調整するＡＧＣ回路と、を有し、
上記ＡＧＣ回路は、
入力信号の振幅を調整し実信号を出力するメインパスと、
上記実信号の振幅情報を上記メインパスの振幅調整段に帰還させる負帰還ブロックを含む負帰還パスと、を有し、
上記メインパスは、
入力信号の振幅を制御信号に応じて可変する可変利得部を含み、入力信号を受けて実信号を出力するメインパスブロックを、含み、
信号処理回路は、上記メインパスの上記メインパスブロックならびに上記負帰還パスの上記負帰還ブロックを含んで形成される負帰還ループ内に、制御理論での無駄時間を含む負帰還型信号処理系として形成され、
上記負帰還パスは、
上記メインパスから出力される実信号の振幅を検出する振幅検出器と、
上記振幅検出器による振幅情報と目標振幅から上記制御信号を生成し、上記可変利得部に出力する制御ブロックと、を含み、
上記制御ブロックは、
制御信号を生成して上記メインパスの入力信号の入力部に供給する上記負帰還ブロックと、
上記負帰還ブロックの制御信号が供給され擬似振幅信号を出力する、上記メインパスブロックを模擬するレプリカブロックと、
上記レプリカブロックの擬似振幅信号をループの無駄時間分遅延させる信号遅延ブロックと、を含み、
上記負帰還ブロックと、上記レプリカブロックと、上記信号遅延ブロックとを含んで無駄時間を含む第１のローカル負帰還系ループが形成され、
上記負帰還ブロックおよび上記レプリカブロックにより無駄時間のない第２のローカル負帰還系ループが形成され、
上記目標振幅から上記振幅検出器の検出振幅を減算する第１の減算器と、
上記第１のローカル負帰還系ループにおいて、上記信号遅延ブロックの出力信号と上記第１の減算器の出力信号とを合成し、合成信号を出力する合成部と、
上記合成信号から上記第２のローカル負帰還系ループにおける上記レプリカブロックの擬似実信号を減算し、当該減算後の信号を上記負帰還ブロックに入力させる第２の減算器と、を含む
記録再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＧＣ(Automatic Gain Control)やオフセット制御等のループ系回路に適用可能な信号処理回路、ＡＧＣ回路、および記録再生装置に関するものである。
【背景技術】
【０００２】
信号処理のアナログ実装からデジタル実装への移行により、従来困難だった複雑な処理が実現されるようになり、製造ばらつきの問題も根本的に解消できるようになった。
しかし他方で、デジタル処理により遅延（ディレイ）が増大してしまう傾向がある。
この増大は信号が一方向に流れてゆく分には余り問題ではないが、ＡＧＣやＰＬＬといったループ処理では系が不安定になり易い。
制御理論では、このディレイを“無駄時間”と呼び、ローパスフィルタ等で発生する“遅れ時間”と区別する。
【０００３】
無駄時間によりフィードバック系が不安定になる現象は良く知られており、古くから研究されている。
その原点となるのが特許文献１に開示されたスミス（Smith）の方法である。また、同様の方法が特許文献２に開示されている。また、類似の方法は、非特許文献１に開示されている。
【０００４】
図１は、特許文献１に開示されたスミス（Smith）の方法を簡略化して示す図である。
【０００５】
図１において、１は制御信号生成部、２は被制御対象、３は無駄時間予測部３、４〜６は加算器（あるいは減算器）をそれぞれ示している。
【０００６】
このスミス（Smith）の方法（以下、Smith法）は、被制御対象２に無駄時間がある場合に、制御信号生成部１に無駄時間予測部３を設けることで、無駄時間分の遅れを見越した補正を加えるというものである。
【０００７】
Smith法が有効であるためには、基準信号ｒの変化が無駄時間Ｌに比べて十分ゆっくりしている必要がある。
なお、図１において、加算器６に入力するｄは外乱入力を示し、本来的には系の外乱応答特性を解析するために用意されている。
【０００８】
図２は、非特許文献１に開示された無駄時間の制御システムの例を示す図である。
【０００９】
この実装は伝達関数的には、基本的に図１と同じであるが、被制御対象から無駄時間ｅ−ｓＬを省いたレプリカＰ（s）７と制御信号生成部Ｃ(s)１とを合わせて、無駄時間がない場合の理想的な閉ループ制御系を構成している、という見方ができる。
すると、“制御信号生成部の特性を修正する”というよりは、“理想フィードバック系の出力を無駄時間分遅らせたものと、実応答との差分を入力にフィードバックする”、と解釈できる。
【００１０】
Smith法は、出力信号ｙを、基準信号ｒにできるだけ精度良く追従させたいという問題意識の下に定式化されている。すなわち、ｙ＝ｒが目標である。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】USP 3,141,982 “CONTROL SYSTEM FOR USE IN CONTROL OF LOOPS WITH DEAD TIME”
【特許文献２】特開昭51-89083号公報
【非特許文献】
【００１２】
【非特許文献１】渡部慶二  著、“無駄時間システムの制御,” コロナ社, 1993.
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところが、信号処理系では入出力で信号加工が目的であり、伝達特性ｙ／ｒの設計が問題である。
ブロック構成的には、図３のような無駄時間系を考察する必要がある。
【００１４】
図３において、Ａ（s）は信号のメインパスの伝達特性を示す。
フィードバック系は、無駄時間を含まない伝達特性、測定系Ｍ（s）、補償系Ｋ（s）、制御信号生成系Ｃ（s）と、それぞれのブロックの無駄時間により形成されている。
この系ではＡ（s）、Ｍ（s）、Ｃ（s）および各ブロックの無駄時間はシステムとして所与のもので、唯一の設計自由度であるＫ（s）で、全体の伝達特性ｙ／ｒを調整する。
しかしながらＫ（s）だけでは、一巡伝達関数に対し無視できない無駄時間がある場合には、十分な応答特性が得られない。
【００１５】
オリジナルのSmith法は信号のメインパスのＡ（s）系の前に制御信号生成部１を入れるので、そのままではＡＧＣなどには使い難い。
【００１６】
本発明は、無駄時間のループ特性に対する影響を応答性良く補償することが可能な信号処理回路、ＡＧＣ回路、および記録再生装置を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の第１の観点に信号処理回路は、入力信号を伝播し実信号を出力するメインパスと、上記実信号を上記メインパスの入力段に帰還させる負帰還ブロックを含む負帰還パスと、を有し、上記メインパスは、入力信号を受けて実信号を出力するメインパスブロックを、含み、上記メインパスの上記メインパスブロックならびに上記負帰還パスの上記負帰還ブロックを含んで形成される負帰還ループ内に、制御理論での無駄時間を含む負帰還型信号処理系として形成される信号処理回路であって、上記負帰還パスは、制御信号を生成して上記メインパスの入力信号の入力部に供給する上記負帰還ブロックと、上記負帰還ブロックの制御信号が供給され擬似実信号を出力する、上記メインパスブロックを模擬するレプリカブロックと、上記レプリカブロックの擬似実信号をループの無駄時間分遅延させる信号遅延ブロックと、を含み、上記負帰還ブロックと、上記レプリカブロックと、上記信号遅延ブロックとを含んで無駄時間を含む第１のローカル負帰還系ループが形成され、上記負帰還ブロックおよび上記レプリカブロックにより無駄時間のない第２のローカル負帰還系ループが形成され、上記第１のローカル負帰還系ループにおいて、上記信号遅延ブロックの出力信号と上記実信号とを合成し、合成信号を出力する合成部と、上記合成信号から上記第２のローカル負帰還系ループにおける上記レプリカブロックの擬似実信号を減算し、当該減算後の信号を上記負帰還ブロックに入力させる減算器と、を含む。
【００１８】
本発明の第２の観点にＡＧＣ回路は、入力信号の振幅を調整し実信号を出力するメインパスと、上記実信号の振幅情報を上記メインパスの振幅調整段に帰還させる負帰還ブロックを含む負帰還パスと、を有し、上記メインパスは、入力信号の振幅を制御信号に応じて可変する可変利得部を含み、入力信号を受けて実信号を出力するメインパスブロックを、含み、信号処理回路は、上記メインパスの上記メインパスブロックならびに上記負帰還パスの上記負帰還ブロックを含んで形成される負帰還ループ内に、制御理論での無駄時間を含む負帰還型信号処理系として形成され、上記負帰還パスは、上記メインパスから出力される実信号の振幅を検出する振幅検出器と、上記振幅検出器による振幅情報と目標振幅から上記制御信号を生成し、上記可変利得部に出力する制御ブロックと、を含み、上記制御ブロックは、制御信号を生成して上記メインパスの入力信号の入力部に供給する上記負帰還ブロックと、上記負帰還ブロックの制御信号が供給され擬似振幅信号を出力する、上記メインパスブロックを模擬するレプリカブロックと、上記レプリカブロックの擬似振幅信号をループの無駄時間分遅延させる信号遅延ブロックと、を含み、上記負帰還ブロックと、上記レプリカブロックと、上記信号遅延ブロックとを含んで無駄時間を含む第１のローカル負帰還系ループが形成され、負帰還ブロックおよび上記レプリカブロックにより無駄時間のない第２のローカル負帰還系ループが形成され、上記目標振幅から上記振幅検出器の検出振幅を減算する第１の減算器と、上記第１のローカル負帰還系ループにおいて、上記信号遅延ブロックの出力信号と上記第１の減算器の出力信号とを合成し、合成信号を出力する合成部と、上記合成信号から上記第２のローカル負帰還系ループにおける上記レプリカブロックの擬似実信号を減算し、当該減算後の信号を上記負帰還ブロックに入力させる第２の減算器と、を含む。
【００１９】
本発明の第３の観点に情報再生装置は、記録媒体の情報をピックアップするピックアップ素子と、上記ピックアップ素子でピックアップされた信号レベルを調整するＡＧＣ回路と、を有し、上記ＡＧＣ回路は、入力信号の振幅を調整し実信号を出力するメインパスと、上記実信号の振幅情報を上記メインパスの振幅調整段に帰還させる負帰還ブロックを含む負帰還パスと、を有し、上記メインパスは、入力信号の振幅を制御信号に応じて可変する可変利得部を含み、入力信号を受けて実信号を出力するメインパスブロックを、含み、信号処理回路は、上記メインパスの上記メインパスブロックならびに上記負帰還パスの上記負帰還ブロックを含んで形成される負帰還ループ内に、制御理論での無駄時間を含む負帰還型信号処理系として形成され、上記負帰還パスは、上記メインパスから出力される実信号の振幅を検出する振幅検出器と、上記振幅検出器による振幅情報と目標振幅から上記制御信号を生成し、上記可変利得部に出力する制御ブロックと、を含み、上記制御ブロックは、制御信号を生成して上記メインパスの入力信号の入力部に供給する上記負帰還ブロックと、上記負帰還ブロックの制御信号が供給され擬似振幅信号を出力する、上記メインパスブロックを模擬するレプリカブロックと、上記レプリカブロックの擬似振幅信号をループの無駄時間分遅延させる信号遅延ブロックと、を含み、上記負帰還ブロックと、上記レプリカブロックと、上記信号遅延ブロックとを含んで無駄時間を含む第１のローカル負帰還系ループが形成され、負帰還ブロックおよび上記レプリカブロックにより無駄時間のない第２のローカル負帰還系ループが形成され、上記目標振幅から上記振幅検出器の検出振幅を減算する第１の減算器と、上記第１のローカル負帰還系ループにおいて、上記信号遅延ブロックの出力信号と上記第１の減算器の出力信号とを合成し、合成信号を出力する合成部と、上記合成信号から上記第２のローカル負帰還系ループにおける上記レプリカブロックの擬似実信号を減算し、当該減算後の信号を上記負帰還ブロックに入力させる第２の減算器と、を含む。
【発明の効果】
【００２０】
本発明によれば、無駄時間のループ特性に対する影響を応答性良く補償することができる。
【図面の簡単な説明】
【００２１】
【図１】特許文献１に開示されたスミス（Smith）の方法を簡略化して示す図である。
【図２】非特許文献１に開示された無駄時間の制御システムの例を示す図である。
【図３】無駄時間補償系を説明するための図である。
【図４】本発明の第１の実施形態に係る信号処理回路の構成例を示す図である。
【図５】本第１の実施形態の信号処理回路の構成過程を説明するための第１図である。
【図６】本第１の実施形態の信号処理回路の構成過程を説明するための第２図である。
【図７】本発明の第２の実施形態に係る信号処理回路の構成例を示す図である。
【図８】本発明の第３の実施形態に係るＡＧＣ回路の構成例を示す図である。
【図９】ＡＧＣの非線形性について説明する単純モデルを示す図である。
【図１０】ＡＧＣ回路の線形化手法の一例を示す図である。
【図１１】所定の入力範囲に対応する直線を組み合わせた折線関数の原理特性のグラフを示す図である。
【図１２】図８のＡＧＣ回路を離散振幅ループとしてモデル化した例を示す図である。
【図１３】図１２のパラメータ例を示す図である。
【図１４】図１２のＡＧＣ回路の設計例の応答特性を示す図である。
【図１５】比較のため無駄時間補償を外した応答特性を示す図である。
【図１６】Ｎ（ｚ）＝１とした場合の応答特性を示す図である。
【図１７】本発明の実施形態に係るＡＧＣ回路を適用した記録再生装置のブロック構成を示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（信号処理回路の基本構成）
２．第２の実施形態（信号処理回路の好適な構成）
３．第３の実施形態（ＡＧＣ回路の構成例）
４．第４の実施形態（記録再生装置の構成例）
【００２３】
＜１．第１の実施形態＞
図４は、本発明の第１の実施形態に係る信号処理回路の構成例を示す図である。
【００２４】
本第１の実施形態に係る信号処理回路１００は、無駄時間を補償する信号処理系の基本構成となる。
信号処理回路１００は、メインパス１１０と負帰還パス１２０によりフィードバックループＬＦＤＢ１が形成されている。
信号処理回路１００は、信号のメインパス１１０のメインパスブロック１１１ならびに負帰還パス１２０の負帰還ブロック１２１を有し、ループ内に無駄時間を持つ負帰還型信号処理系として形成されている。
【００２５】
メインパス１１０は、負帰還パス１２０の帰還部であって、メインパスブロック１１１の入力側に、基準信号（入力信号）ｒと制御信号ｕとのｕ減算を行う減算器１１２を有する。また、ＤＬＹはループ内に存在する無駄時間を集中させた実信号遅延ブロックを示している。一般性を損なうことなく、実際の系ではメインパスや検出系や制御系といったブロックに分散している遅延時間をＤＬＹに集中させたモデルを考えることができるのである。
【００２６】
負帰還パス１２０は、負帰還ブロック１２１に加えて、メインパスブロック１１１のレプリカブロック１２２、無駄時間分の信号遅延ブロック１２３、減算器１２４、および加算器１２５を有する。
【００２７】
負帰還パス１２０において、負帰還ブロック１２１には減算器１２４の出力信号ｅが入力され、負帰還ブロック１２１は、制御信号ｕをレプリカブロック１２２および減算器１１２に出力する。
レプリカブロック１２２は、処理信号（擬似実信号）ｙｐを信号遅延ブロック１２３および減算器１２４の（−）側端子に出力する。
減算器１２４は、（＋）側端子に加算器１２５の出力信号ｒｐが入力される。
加算器１２５は、一方の（＋）端子にメインパスブロック１１１から出力される無駄時間を含む処理信号である実信号ｙが入力され、他方の（＋）端子に信号遅延ブロック１２３の無駄時間を含む信号が入力される。
【００２８】
負帰還パス１２０において、負帰還ブロック１２１、レプリカブロック１２２、信号遅延ブロック１２３、減算器１２４、および合成部としての加算器１２５により無駄時間を含む第１のローカル負帰還系ループ１２６が形成されている。
さらに、負帰還パス１２０において、負帰還ブロック１２１、レプリカブロック１２２、および減算器１２４により、無駄時間のない理想系である第２のローカル負帰還系ループ１２７が形成されている。
【００２９】
このような構成を有する信号処理回路１００は、図２に示す無駄時間を含む負帰還型信号処理系からSmith法を基に独自の発想により信号処理系として構成されている。この構成メカニズムを以下に示す。
【００３０】
図５は、本第１の実施形態の信号処理回路の構成過程を説明するための第１図である。
図６は、本第１の実施形態の信号処理回路の構成過程を説明するための第２図である。
なお、図５および図６は、理解を容易にするために簡略して示してある。
【００３１】
図５は、図２の無駄時間を、フィードバック側に集結させ、すなわち［Ｌ＝Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４］とし、フィードバック特性をＫ(s)に集結させたものである。
実出力信号ｙのタイミングはＬ１分早く出てしまうが、ループ特性を考える上では無視して良い。
【００３２】
負帰還ブロックＫ(s)を、レプリカブロック１２２を用い無駄時間のない閉ループ系を形成したのが図６に示す構成である。これはまだ完成形ではない。
レプリカブロック１２２の出力信号ｙｐを無駄時間分遅らせて、極性を考えてフィードバック経路に注入すると図４の構成を得る。
これが無駄時間を補償する信号処理系の基本構成となる。
【００３３】
図６の構成を有する信号処理回路１００においては、メインパスブロック１１１で処理された実信号ｙと、そのレプリカブロック１２２の出力信号ｙｐが信号遅延ブロック１２３で遅延された信号が加算器１２５で合成される。
そして、合成信号ｒｐが無駄時間のないローカル負帰還系ループ１２７に入力される。  ローカル負帰還系ループ１２７には、減算器１２４を通して実信号の推定誤差ｒｐと無駄時間のない擬似信号ｙｐとの差分が含まれ、それを含む制御信号ｕがメインパス１１０の減算器１１２に入力される。
これにより、閉ループ特性の分母から無駄時間因子が無くなり、無駄時間のループ特性に対する影響を応答性良く補償することができる。
【００３４】
＜２．第２の実施形態＞
図７は、本発明の第２の実施形態に係る信号処理回路の構成例を示す図である。
【００３５】
本第２の実施形態に係る信号処理回路１００Ａの基本的な構成は第１の実施形態に係る信号処理回路１００と同様である。
第２の実施形態に係る信号処理回路１００Ａは、信号検出器の伝達特性を表現するため、遅延ブロックに伝達特性を含めている。
【００３６】
等価変形の手法を用いると多くの信号処理系の無駄時間補償が図４の構成で可能であるが、応用を考えると若干拡張した図７の構成の方がモデルとして便利である。
【００３７】
実信号遅延ブロックＤＬＹＡにおいて、Ｍ(s)には、信号のメインパス１１０以外の伝達特性、たとえば検出系や駆動系の伝達特性を入れる。
またその無駄時間Ｌには、一巡無駄時間を全て足し込んでおく。
設計パラメータとして選択の余地があるのは、帰還ブロック１２１ＡのＫ(s)、レプリカブロック１２２ＡのＡ´(s)、信号遅延ブロック１２３ＡのＮ(s)である。
【００３８】
図７の信号処理回路１００Ａの伝達関数を計算すると、次のようになる。
【００３９】
【数１】
0005540586.tif 000002
【００４０】
この式の分母から無駄時間因子ｅ−ｓＬを消す条件は、次のようになる。
【００４１】
【数２】
0005540586.tif 000003
【００４２】
これを補償条件と呼ぶことにする。
補償条件を要求すると閉ループ伝達関数は、次のようになる。
【００４３】
【数３】
0005540586.tif 000004
【００４４】
この式の右辺第一因子の形から、入力信号（基準信号）ｒの変化は瞬時にＡ（s）倍されて実信号ｙに伝わるが、制御の応答はＬ時間の遅延後から始まることが分かる。
右辺第一因子第二項を、次のように置く。
【００４５】
【数４】
0005540586.tif 000005
【００４６】
最終残渣が０になるためにはＦ（ｓ）ｅ−ｓＬが１に収束する必要がある。ステップ応答に対しては、ラプラス（Laplace）変換の最終値定理から次の条件が必要となる。
【００４７】
【数５】
0005540586.tif 000006
【００４８】
これを残留誤差条件と呼ぶことにする。
もしＫ（s）が完全積分１／ｓなら残留誤差条件は、Ａ（0）、Ｍ（0）が存在するとして、次のようになる。
【００４９】
【数６】
0005540586.tif 000007
【００５０】
すなわち、次式のように置き換えられる。
【００５１】
【数７】
0005540586.tif 000008
【００５２】
そこで補償条件とあわせて特解として、次の関係が得られる。
【００５３】
【数８】
0005540586.tif 000009
【００５４】
この特解ではＡ’（s）は定数であり、Ｎ（s）の方にメインパス特性Ａ（s）が移っている。
閉ループ特性は、Ｋ(s)が主要極を決める状況下では１次系に近い応答になる。後で具体例を示すが、経験した範囲では、この特解で十分である。
なお離散系の場合の残留誤差条件はｚ変換を用いて、次のように表される。
【００５５】
【数９】
0005540586.tif 000010
【００５６】
以上説明した第２の実施形態に係る信号処理回路１００Ａは、第１の実施形態に比べ設計の自由度が大きく、かつ第１の実施形態と同様に、誤差をなくし安定な系として機能し、無駄時間のループ特性に対する影響を応答性良く的確に補償することができる。
【００５７】
＜３．第３の実施形態＞
図８は、本発明の第３の実施形態に係るＡＧＣ回路の構成例を示す図である。
【００５８】
本第３の実施形態のＡＧＣ回路２００は、第１または第２の実施形態の無駄時間補償系を含む信号処理回路１００，１００Ａを適用して構成される。
【００５９】
本ＡＧＣ回路２００は、メインパス２１０と負帰還パス２２０によりフィードバックループＬＦＤＢ２が形成されている。
【００６０】
メインパス２１０には、可変利得部としてＶＣＡ(Voltage Controlled Amplifier)２１１、アナログデジタル変換器（ＡＤＣ）２１２、および信号処理部としての等化器(Equalizer)２１３が配置されている。
負帰還パス２２０には、振幅検出器(Amplitude detector)２２１、制御ブロック(Controller)２２２、およびデジタルアナログ変換器（ＤＡＣ）２２３が配置されている。
【００６１】
このように、ＡＧＣ回路２００は、フィードバックループＬＦＤＢ２内にＡＤＣ２１２を含んで構成されている。
フィードバックループＬＦＤＢ２において、ＡＤＣ２１２の出力からＤＡＣ２２３の入力までの経路においてはデジタル信号処理が行われる。
そして、ＡＧＣ回路２００において、制御ブロック２２２が無駄時間補償系の第１のローカル負帰還系ループおよび第２のローカル負帰還系ループを含んで構成される。
【００６２】
入力信号ｒはＶＣＡ２１１で、ＡＤＣ２１２の入力レンジに合うように振幅調整される。このＶＣＡブロックはＶＧＡ（Variable Gain Amplifier)という略称も良く用いられる。
ＡＤＣ２１２でデジタル化された信号は等化器２１３を通って、後段の信号処理部に送られる。
実信号ｙはまた、振幅検出器２２１にも送られ、振幅情報が検出される。
この振幅情報と目標振幅(target amplitude)ａから制御ブロック２２２が適切な制御信号ｕを生成し、ＤＡＣ２２３経由でＶＣＡ２１１が制御される。
【００６３】
ここでＤＡＣ‐ＶＣＡのペアは必ずしもアナログ経由で結合されている必要はなく、両機能を合わせて直接ＤＣＡ（Digital Controlled Amplifier）を構成していても良い。
【００６４】
また、振幅規範としては、ｐｂ（peak‐bottom）振幅、ＲＭＳ（Root Mean Square)振幅、絶対値平均などが考えられる。
振幅検出の応答速度がＡＧＣの応答速度限界を決めるため、その設計は重要である。
振幅検出手段として、ピーク検出器や平均値検出器があるが、ここではいずれの回路であっても良く、特に限定しないが高速応答なものが望まれる。
【００６５】
また、無駄時間補償系は線形系を前提とするため、ＡＧＣの非線形性対策が必要である。
図９は、ＡＧＣの非線形性について説明する単純モデルを示す図である。
【００６６】
図９のＡＧＣ回路モデル２００Ａでは、ＶＣＡ２１１、振幅検出器２２１、減算器２２４、および積分器２２５を含んで形成されている。
このＡＧＣモデルでは、振幅検出器２２１の実出力信号ｙの振幅と目標振幅ａとの差分が減算器２２４で得られ、その差分が積分器２２５で完全積分され、制御信号ｕとなる。
ＶＣＡ２１１は入力信号ｒと制御信号ｕの掛算器である。非線形性はこの掛算器により生じる。
ＡＧＣは広い引込み幅(多くの場合±６ｄＢ以上)が要求されるため、局所的な線形化ではうまく近似できない。
たとえば、入力が大きい方向からの整定と、小さい方向からの整定では、整定時間に大きな差が観測される。
【００６７】
図１０は、ＡＧＣ回路の線形化手法の一例を示す図である。
【００６８】
図１０のＡＧＣ回路２００Ｂは、ＡＧＣループを準線形化するため積分器２２５の前後に折線アンプ（ｇ（ｘ））２２６とｄＢ−ｌｉｎｅａｒ  ＶＣＡ２１１Ａが配置されている。
【００６９】
折線アンプ（または折線関数発生器）２２６は、減算器２２４による誤差Δａを変数ｘ＝Δａまたは誤差Δａを目標振幅ａで正規化したｘ＝Δａ／ａとした折線関数ｆ（ｘ）の値を出力する。
【００７０】
折線アンプ（または折線関数発生器）２２６に適用される折線関数について考察する。
【００７１】
［折線関数の説明］
ここで、折線関数の原理について説明する。
図１１は、所定の入力範囲に対応する直線を組み合わせた折線関数の原理特性のグラフを示す図である。
以下、折線関数の対象とする関数を対数型関数とするが、対数型関数に限定することなく一般の曲線を表す関数であっても良い。
上述したように、目標振幅をａ、検出された実出力信号ｙの振幅をａ＋Δａとすると、図に示すように、対数化振幅誤差として積分器に入力される値は、
【００７２】
【数１０】
0005540586.tif 000011
である。
【００７３】
数１０の右辺の表現から、この式の値(すなわち積分器の入力)は目標振幅ａとこの目標振幅ａからの差を示すΔａの値を別々に考える必要はなく、その比だけで決まることが分かる。そこでΔａ／ａ＝ｘ（変数ｘと定義する）とおくことにする。
ここで用いる関数ｌｏｇ（対数型関数）は、説明を簡単にするため以下自然対数として説明する。自然対数は常用対数に対してゲイン調整するだけの違いであるから、本質的には同じである。
【００７４】
数１０において変数ｘは、ＡＧＣ整定後は０付近の値をとる。ここで、ＡＧＣの引き込み範囲として信号処理で典型的な値±６ｄＢを想定すると、変数ｘは、次の範囲となる。
【００７５】
【数１１】
0005540586.tif 000012
【００７６】
この範囲で上の式で表される関数ｌｏｇ（１＋ｘ）に対し、折線近似する関数を定義する。
たとえば、折線関数ｆ（ｘ）を次式に定義する。
【００７７】
【数１２】
0005540586.tif 000013
【００７８】
図１１に示すように、関数ｌｏｇ（１＋ｘ）の示す曲線を符号ｈで示し、折線関数ｆ（ｘ）で表す折線を符合ｊで表す。
図１１に示すように、変数ｘが−０．５から＋１．０の範囲において、折線関数ｆ（ｘ）は関数ｌｏｇ（１＋ｘ）を十分近似している。
また、数１２で表される折線関数ｆ（ｘ）は傾きが２、１と１／２と２のべき乗であるため、特にデジタル演算処理においては入力値の変数ｘを掛算器を用いずにビットのシフトと条件判定だけで実現することができる。
すなわち、この条件に基づく折線関数はｌｏｇ（ログ）テーブルを用いる装置（メモリ等とその制御回路）に比べると、大幅に簡素化することができる。
なお、上述した折線関数ｆ（ｘ）は一つの実施例に過ぎず、種々の変形が可能であり、ＡＧＣループはサーボ系を構成しているので、折線関数において横軸（変数ｘ）の多少違う位置で線を折り曲げても、ＡＧＣ特性はそれ程変わらない。
【００７９】
また、ＡＧＣの範囲が±６ｄＢよりさらに広く、たとえば±１２ｄＢとする場合、変数ｘの値域として次の範囲が必要となる。
【００８０】
【数１３】
0005540586.tif 000014
【００８１】
この場合には折線関数ｆ（ｘ）の特性を示す（折）線を４本程度に折り曲げた方が、ＡＧＣ特性としても有効である。
【００８２】
上述した原理に基づく実装では、ｌｏｇアンプを省略できたがこれに伴いΔa／aの割算器が必要になる。割算器はアナログで実現する場合でもデジタルで実現する場合でも重い（演算量が多く時間がかかる）演算となるから、ｌｏｇ関数を簡略化した意味が少なくなってしまう。
この問題を解決するために、折線アンプ（折線関数発生器）をΔａ／ａに対してではなく、Δａを入力とする構成と方法がある。
このような折線アンプ（折線関数発生器）の特性は目標振幅ａによって変ってくるが、あまり大きく変らない限りは設定範囲の中央値に対して設計しておけば、実用上十分であり問題は生じない。
すなわち、目標振幅ａに対する誤差（偏移）をΔａと設定してａ＋Δａを代入した折線関数の演算結果が、相対的に１＋Δａ／ａに対応する折線関数の値に成ればよい。
【００８３】
図１０の回路においては、折線アンプ２２６の働きにより、積分器（Ｋｉ／ｓ）２２５は対数領域で動作し、いわゆるｄＢリニアなＶＣＡ（より適切にはＤＣＡ）との組み合わせにより、広い振幅範囲で線形性が保たれる。
【００８４】
図１２は、図８のＡＧＣ回路を離散振幅ループとしてモデル化した例を示す図である。
【００８５】
図１２のＡＧＣ回路２００Ｃは、制御ブロック２２２が振幅検出器２２１の実出力信号ｙの振幅と目標振幅ａとの差分が減算器２２４と、無駄時間補償系２３０を含んでモデル化されている。
ＡＧＣ回路２００Ｃにおいては、折線アンプ（g(x)）はゲイン１のアンプとして、省略した。ここではデジタルで実装を反映してｚ変換形式で図示した。
【００８６】
無駄時間補償系２３０は、図７の第１のローカル負帰還系ループ１２６および第２のローカル負帰還系ループ１２７と同様の構成を有する。
ここでは、理解を容易にするために、図７と同一符号をもって表している。
【００８７】
負帰還パス２２０において、無駄時間補償系２３０は、負帰還ブロック１２１、レプリカブロック１２２、信号遅延ブロック１２３、減算器１２４、および加算器１２５により無駄時間を含む第１のローカル負帰還系ループ１２６が形成されている。
さらに、無駄時間補償系２３０は、負帰還ブロック１２１、レプリカブロック１２２、および減算器１２４により、無駄時間のない理想系である第２のローカル負帰還系ループ１２７が形成されている。
【００８８】
デジタル信号では各部で必要とするビット幅や小数点位置が異なるが、ゲイン計算ではその意味、すなわち表現される値にのみ着目すれば良い。
ただし、ループ特性を見る場合、ｄＢ換算しないと線形にならないが、デジタル表記のＬＳＢで見る方が分かり易い。
ｄＢリニアなＶＣＡがＫ０ ｄＢ／ＬＳＢのゲイン感度があるとする。これは制御コードが１ＬＳＢ変ると出力振幅が、
【００８９】
【数１４】
0005540586.tif 000015
倍となる。たとえば、Ｋ０＝０．２ ｄＢ／ＬＳＢとすると、
【００９０】
【数１５】
0005540586.tif 000016
倍である。
【００９１】
目標振幅ａを６４ＬＳＢとすると、制御コードの１ＬＳＢ  64・0.0233 ≒1.5 LSBの変化になって現れることを意味する。すなわち、Ａ０＝１．５と求まる。
ここでの計算が、ｄＢとＬＳＢとの単位変換に相当する。その他のパラメータ例を図１３に示す。
【００９２】
図１３に示すように、全体の無駄時間ＬはＬ＝Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４＝４８である。メインパス２１０の伝達関数はＡ＝Ａ０・Ａ１・Ａ２ ＝３と定数である。検出系の伝達関数Ｍ（z）にはＡ４の伝達関数も組み込んで、次のようにする。
【００９３】
【数１６】
0005540586.tif 000017
【００９４】
ただし、Ａ４＝１であることから見かけ上はＡ３と変らない。離散系の残渣条件から、
【００９５】
【数１７】
0005540586.tif 000018
すなわち
【００９６】
【数１８】
0005540586.tif 000019
が求まる。
【００９７】
完全積分系に対し先に述べたコメントからＡ´を定数
【００９８】
【数１９】
0005540586.tif 000020
とし、補償条件からＮ（ｚ）が次のように決定される。
【００９９】
【数２０】
0005540586.tif 000021
【０１００】
図１４は、この設計例の応答特性を示す図である。
図１４は、Matlabによる方式シミュレーションの結果である。図１４において、横軸はクロック数を、縦軸は振幅誤差で任意スケールをそれぞれ表している。
図１４に示すように、Ｋｉの設定にかかわらず、ほぼ１次の系で収束している様子が分かる。Ｋｉが小さいうちは、時定数がＫｉにほぼ反比例しているが、Ｋｉが大きくなると振幅検出器の時定数により高速化が制限されている。
【０１０１】
図１５は、比較のため無駄時間補償を外した応答特性を示す図である。
この場合、Ｋｉ＞1/512では振動的になってしまう。
実質的に無駄時間により応答特性が制限され、図１４の応答特性に及ばない。無駄時間が大きくなるほど、両者の差も開いてしまう。
【０１０２】
実装時、Ｎ（ｚ）を省略できれば、省規模化に有効である。
図１６は、Ｎ（ｚ）＝１とした場合の応答特性を示す図である。
Ｋｉを大きくすると、さすがに振動的になるが、無駄時間補償をしなかった場合よりは応答速度を改善でき、またアンダーシュートも小さい。同じＫｉならアンダーシュートがある分整定が早いということもあり、性能限界を追求しないのであれば、これで十分と言える。
残渣条件はできるだけ厳密に守るべきだが、補償条件は応答特性を見ながら緩和して行く柔軟性が望ましい。
違う視点から見ると、このような大きな理論値からのずれを許容できることから、実設計においては避けられないレプリカと実体のバラツキも、十分許容範囲にあることが期待できる。
【０１０３】
以上述べたように、本実施形態によれば、ループ内に無駄時間を含む信号処理において、この無駄時間のループ特性に対する影響を補償することができる。このような状況で汎用に使える方法で、追加回路も大きくはないため、適用範囲は広い。
ＡＧＣ回路の場合に詳細に説明したが、これに限らないことは明らかである。もうひとつ例を上げるとすれば、オフセットをキャンセルするような用途にも適用できる。
【０１０４】
第３の実施形態にて説明したＡＧＣ回路は、光ディスク装置等の記録再生装置に適用することができる。その構成について第４の実施形態として説明する。
【０１０５】
＜４．第４の実施形態＞
［記録再生装置の構成］
図１７は、本発明の実施形態に係るＡＧＣ回路を適用した記録再生装置のブロック構成を示す図である。
【０１０６】
記録再生装置３００は、不図示のスピンドルモータ、記録媒体としての光ディスク３１０、光ピックアップ素子を含み光―電気変換ＩＣ（ＯＥＩＣ）３２０、ＡＧＣ回路３３０、およびＡＧＣ回路３３０の後段に接続される不図示の信号処理回路等で構成される。
なお、ＡＧＣ回路３３０は、第３の実施形態で説明したＡＧＣ回路と同様の構成および機能を有する。したがって、ここではその詳細な説明は省略する。
【０１０７】
ＯＥＩＣ３２０は、フォトダイオードとアンプ（加算器）等で構成され、フォトダイオードで光信号を電気信号に変換し加算器に出力する。そして、加算器において入力された電気信号を演算処理して、高周波信号等を導出する。
また、不図示の信号処理回路では、入力された高周波信号がデ・インターリーブや誤り訂正された後信号処理されて映像信号や音声信号が再生される。一方、記録動作の場合は、上述の動作とほぼ逆の動作が行われ、フォーカス制御、トラッキング制御の動作を伴いながら映像情報、画像情報、音声情報等が変調されてレーザダイオードを介してディスクに書き込まれる。
【０１０８】
この場合も、ＡＧＣ回路３３０は、誤差をなくし安定な系として機能し、無駄時間のループ特性に対する影響を応答性良く的確に補償することができる。
【符号の説明】
【０１０９】
１００，１００Ａ・・・信号処理回路、１１０，１１０Ａ・・・メインパス、１１１・・・メインパスブロック、１１２・・・減算器、１２０，１２０Ａ・・・負帰還パス、１２１，１２１Ａ・・・負帰還ブロック、１２２，１２２Ａ・・・レプリカブロック、１２３，１２３Ａ・・・信号遅延ブロック、１２４・・・減算器、１２５・・・加算器、１２６・・・第１のローカル負帰還系ループ、１２７・・・第２のローカル負帰還系ループ、ＬＦＤＢ１，ＬＦＤＢ２・・・フィードバックループ、２００，２００Ａ〜２００Ｃ・・・ＡＧＣ回路、２１０・・・メインパス、２１１・・・ＶＣＡ（可変利得部）、２１２・・・アナログデジタル変換器（ＡＤＣ）、２１３・・・等化器、２２０・・・負帰還パス、２２１・・・振幅検出器、２２２・・・制御ブロック、２２３・・・デジタルアナログ変換器（ＤＡＣ）、２２４・・・減算器、２２５・・・積分器、２２６・・・折線アンプ、２３０・・・遅延時間補償系。
【図１】
0005540586.tif 000024
【図２】
0005540586.tif 000025
【図３】
0005540586.tif 000026
【図４】
0005540586.tif 000027
【図５】
0005540586.tif 000028
【図６】
0005540586.tif 000029
【図７】
0005540586.tif 000030
【図８】
0005540586.tif 000031
【図９】
0005540586.tif 000032
【図１０】
0005540586.tif 000033
【図１１】
0005540586.tif 000034
【図１２】
0005540586.tif 000035
【図１３】
0005540586.tif 000036
【図１４】
0005540586.tif 000037
【図１５】
0005540586.tif 000038
【図１６】
0005540586.tif 000039
【図１７】
0005540586.tif 000040