(57)【特許請求の範囲】
【請求項１】
信号の送信側から送信された信号を入力信号として受信し、該受信した入力信号の波形の劣化を等化する等化装置であって、
前記入力信号の波形から、当該入力信号が示すビット値をクロックに従って判定し、該判定の結果であり、複数のビットから構成される判定済信号から、連続する２つのビット値が同じであり、当該連続する２つのビット値の前後のビット値が当該連続する２つのビット値と異なる２ビット遷移信号を検出し、前記クロックの位相を前記検出された２ビット遷移信号の位相に同期させる等化装置。
【請求項２】
請求項１に記載の等化装置において、
前記クロックを出力するクロック出力部と、
前記クロック出力部から出力された前記クロックに従い、前記入力信号の波形から当該入力信号が示すビット値を判定し、該判定した結果を前記判定済信号として出力する等化部と、
前記等化部から出力された判定済信号を受け付け、該受け付けた判定済信号から前記２ビット遷移信号を検出し、前記クロックの位相の変化に応じて変化する電圧閾値における前記検出された前記２ビット遷移信号の位相を示す位相情報を出力する位相検出部と、
前記位相検出部から出力された位相情報を受け付け、該受け付けた位相情報が示す位相に基づいて前記クロックを発生させるタイミングを決定し、該決定されたタイミングを示すタイミング情報を出力する位相タイミング決定部と、を有し、
前記クロック出力部は、前記位相タイミング決定部から出力されたタイミング情報が示すタイミングで前記クロックを発生させ、該発生させた前記クロックを出力する等化装置。
【請求項３】
請求項２に記載の等化装置において、
前記等化部は、
前記入力信号と前記判定済信号とを受け付け、該受け付けた前記入力信号と前記判定済信号とを加算した加算信号を出力する加算部と、
前記クロックに従い、前記加算信号の波形から当該加算信号が示すビット値を判定し、該判定した結果を前記判定済信号として出力する判定部と、を有する等化装置。
【請求項４】
請求項２に記載の等化装置において、
前記等化部は、
前記入力信号と前記判定済信号とを受け付け、該受け付けた前記入力信号と前記判定済信号とを加算した加算信号を出力する加算部と、
前記入力信号に含まれるポストカーソルによる当該入力信号の電圧値の変化に応じた第１の電圧閾値を基準とし、前記加算信号の波形から当該加算信号が示すビット値を前記クロックに従って判定し、該判定の結果であり、複数のビットから構成される第１の判定済信号を出力する第１の判定部と、
前記入力信号に含まれるポストカーソルによる当該入力信号の電圧値の変化に応じた前記第１の電圧閾値とは異なる第２の電圧閾値を基準とし、前記加算信号の波形から当該加算信号が示すビット値を判定し、該判定の結果であり、複数のビットから構成される第２の判定済信号を出力する第２の判定部と、
前記第１の判定済信号または前記第２の判定済信号をビット毎に選択し、該選択されたビットのビット値を示す信号を前記判定済信号として出力する選択部と、を有する等化装置。
【請求項５】
請求項４に記載の等化装置において、
前記選択部は、前記選択の対象となるビットよりも前に選択したビットのビット値に基づき、前記第１の判定済信号または第２の判定済信号をビット毎に選択する等化装置。
【請求項６】
信号の送信側から送信された信号を入力信号として受信し、該受信した入力信号の波形の劣化を等化する等化装置における等化方法であって、
前記入力信号の波形から、当該入力信号が示すビット値をクロックに従って判定する判定処理と、
前記判定の結果であり、複数のビットから構成される判定済信号から、連続する２つのビット値が同じであり、当該連続する２つのビット値の前後のビット値が当該連続する２つのビット値と異なる２ビット遷移信号を検出し、前記クロックの位相を前記検出された２ビット遷移信号の位相に同期させる同期処理と、を有する等化方法。
【請求項７】
請求項６に記載の等化方法において、
前記同期処理は、
前記判定済信号から前記２ビット遷移信号を検出する処理と、
前記クロックの位相の変化に応じて変化する電圧閾値における前記検出された前記２ビット遷移信号の位相に基づき、前記クロックを発生させるタイミングを決定する処理と、を含む等化方法。
【請求項８】
請求項７に記載の等化方法において、
前記判定処理は、
前記入力信号と前記判定済信号とを加算した加算信号を生成する処理と、
前記クロックに従い、前記加算信号の波形から当該加算信号が示すビット値を判定し、該判定した結果を前記判定済信号とする処理と、を含む等化方法。
【請求項９】
請求項７に記載の等化方法において、
前記判定処理は、
前記入力信号と前記判定済信号とを加算した加算信号を生成する処理と、
前記入力信号に含まれるポストカーソルによる当該入力信号の電圧値の変化に応じた第１の電圧閾値を基準とし、前記加算信号の波形から当該加算信号が示すビット値を前記クロックに従って判定し、該判定の結果であり、複数のビットから構成される第１の判定済信号を生成する処理と、
前記入力信号に含まれるポストカーソルによる当該入力信号の電圧値の変化に応じた前記第１の電圧閾値とは異なる第２の電圧閾値を基準とし、前記加算信号の波形から当該加算信号が示すビット値を判定し、該判定の結果であり、複数のビットから構成される第２の判定済信号を生成する処理と、
前記第１の判定済信号または前記第２の判定済信号をビット毎に選択し、該選択されたビットのビット値を示す信号を前記判定済信号とする選択処理と、を含む等化方法。
【請求項１０】
請求項９に記載の等化方法において、
前記選択処理は、前記選択の対象となるビットよりも前に選択したビットのビット値に基づき、前記第１の判定済信号または第２の判定済信号をビット毎に選択する処理である等化方法。
【請求項１１】
信号の送信側から送信された信号を入力信号として受信し、該受信した入力信号の波形の劣化を等化する等化装置に、
前記入力信号の波形から、当該入力信号が示すビット値をクロックに従って判定する判定機能と、
前記判定の結果であり、複数のビットから構成される判定済信号から、連続する２つのビット値が同じであり、当該連続する２つのビット値の前後のビット値が当該連続する２つのビット値と異なるである２ビット遷移信号を検出し、前記クロックの位相を前記検出された２ビット遷移信号の位相に同期させる同期機能と、を実現させるためのプログラム。
【請求項１２】
請求項１１に記載のプログラムにおいて、
前記同期機能は、
前記判定済信号から前記２ビット遷移信号を検出する機能と、
前記クロックの位相の変化に応じて変化する電圧閾値における前記検出された前記２ビット遷移信号の位相に基づき、前記クロックを発生させるタイミングを決定する機能と、を含むプログラム。
【請求項１３】
請求項１２に記載のプログラムにおいて、
前記判定機能は、
前記入力信号と前記判定済信号とを加算した加算信号を生成する機能と、
前記クロックに従い、前記加算信号の波形から当該加算信号が示すビット値を判定し、該判定された結果を前記判定済信号とする機能と、を含むプログラム。
【請求項１４】
請求項１２に記載のプログラムにおいて、
前記判定機能は、
前記入力信号と前記判定済信号とを加算した加算信号を生成する機能と、
前記入力信号に含まれるポストカーソルによる当該入力信号の電圧値の変化に応じた第１の電圧閾値を基準とし、前記加算信号の波形から当該加算信号が示すビット値を前記クロックに従って判定し、該判定の結果であり、複数のビットから構成される第１の判定済信号を生成する機能と、
前記入力信号に含まれるポストカーソルによる当該入力信号の電圧値の変化に応じた前記第１の電圧閾値とは異なる第２の電圧閾値を基準とし、前記加算信号の波形から当該加算信号が示すビット値を判定し、該判定の結果であり、複数のビットから構成される第２の判定済信号を生成する機能と、
前記第１の判定済信号または前記第２の判定済信号をビット毎に選択し、該選択されたビットのビット値を示す信号を前記判定済信号とする選択機能と、を含むプログラム。
【請求項１５】
請求項１４に記載のプログラムにおいて、
前記選択機能は、前記選択の対象となるビットよりも前に選択したビットのビット値に基づき、前記第１の判定済信号または第２の判定済信号をビット毎に選択する機能であるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号の波形の劣化を等化する等化装置、等化方法及びプログラムに関する。
【背景技術】
【０００２】
近年、通信速度の高速化に伴って伝送線路の帯域不足が顕在化してきている。この伝送線路の帯域不足によって引き起こされる問題として符号間干渉がある。符号間干渉とは、０または１のビット値を示す隣接する信号同士が伝送中に干渉し合うことである。この符号間干渉によって信号の波形が劣化し、信号の受信側へ入力された入力信号からビット値を判定しにくくなる。【０００３】
この入力信号の波形の劣化を解決する方法として、波形等化が挙げられる。波形等化とは、符号間干渉による信号の波形の劣化に応じて信号の波形の一部を意図的に変える技術である。【０００４】
図１は、符号間干渉によって劣化した入力信号の一例を示す図である。【０００５】
図１に示すように、入力信号の波形の劣化には、メインタップよりも前にあるプリカーソル成分と、メインタップよりも後ろにあるポストカーソル成分とがある。【０００６】
ここで、ポストカーソル成分の影響を除去することができる判定帰還型等化器が例えば、非特許文献１に開示されている。判定帰還型等化では、入力信号の波形からその入力信号が示すビット値を判定する。そして、その判定の結果に基づき、次に受信側へ入力される入力信号から、既に受信した入力信号の波形の劣化の影響を除去する。【０００７】
そのため、判定帰還型等化では、既に判定されたポストカーソル成分を考慮してその後に入力される入力信号からそのポストカーソル成分の影響を除去することはできる。しかし、プリカーソル成分は、未だ判定されていないため、その後に入力される入力信号からそのプリカーソル成分の影響を除去することはできない。【０００８】
符号間干渉による信号の劣化を完全になくすためには、このプリカーソル成分の影響を除去する必要がある。プリカーソル成分の影響を除去するためには通常、信号を送信する送信側による波形等化が用いられる。送信側による波形等化では、送信する信号が予め分かっているため、プリカーソル成分を考慮した波形等化が可能となる。【０００９】
ここで、送信側による波形等化と受信側による波形等化とを組み合わせた技術が例えば、非特許文献２に開示されている。非特許文献２に開示されている技術では、送信側による波形等化と、受信側による判定帰還型等化とを組み合わせることで、ポストカーソル成分の影響とプリカーソル成分の影響との両方を除去することができる。その結果、符号間干渉による信号の劣化を完全になくすことができる。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】Jihong  Ren  et  al,  “Precursor  ISI  Reduction  in  High-Speed  I/O,”  Symposium  on  VLSI  Circuits,  pp.  134-135  ,  june  2007
【非特許文献２】Vladimir  Stojanovich  et  al,  ”Adaptive  Equalization  and  Data  Recovery  in  a  Dual-Mode  (PAM2/4)Serial  Link  Transceiver,”  Symposium  on  VLSI  Circuits,  pp.  348-  351,  june  2004
【発明の概要】
【発明が解決しようとする課題】
【００１１】
非特許文献２に開示されている技術のように送信側でプリカーソル成分の影響を除去する場合、入力信号の波形から計算された係数を、受信側から送信側へ帰還する必要がある。これは、入力信号の波形に基づいて送信側でプリカーソル成分の影響を除去するためである。【００１２】
この場合、この帰還に必要な回路や配線によって受信側の装置の規模が大きくなるとともに消費電力が増加するという問題点がある。【００１３】
本発明は、回路規模の増大や消費電力の増加を回避しつつ、信号の受信側へ入力される入力信号からプリカーソル成分の影響を除去することができる等化装置、等化方法及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために本発明の等化装置は、信号の送信側から送信された信号を入力信号として受信し、該受信した入力信号の波形の劣化を等化する等化装置であって、
前記入力信号の波形から、当該入力信号が示すビット値をクロックに従って判定し、該判定の結果であり、複数のビットから構成される判定済信号から、連続する２つのビット値が同じであり、当該連続する２つのビット値の前後のビット値が当該連続する２つのビット値と異なる２ビット遷移信号を検出し、前記クロックの位相を前記検出された２ビット遷移信号の位相に同期させる。【００１５】
また、上記目的を達成するために本発明の等化方法は、信号の送信側から送信された信号を入力信号として受信し、該受信した入力信号の波形の劣化を等化する等化装置における等化方法であって、
前記入力信号の波形から、当該入力信号が示すビット値をクロックに従って判定する判定処理と、
前記判定の結果であり、複数のビットから構成される判定済信号から、連続する２つのビット値が同じであり、当該連続する２つのビット値の前後のビット値が当該連続する２つのビット値と異なる２ビット遷移信号を検出し、前記クロックの位相を前記検出された２ビット遷移信号の位相に同期させる同期処理と、を有する。【００１６】
また、上記目的を達成するために本発明のプログラムは、信号の送信側から送信された信号を入力信号として受信し、該受信した入力信号の波形の劣化を等化する等化装置に、
前記入力信号の波形から、当該入力信号が示すビット値をクロックに従って判定する判定機能と、
前記判定の結果であり、複数のビットから構成される判定済信号から、連続する２つのビット値が同じであり、当該連続する２つのビット値の前後のビット値が当該連続する２つのビット値と異なる２ビット遷移信号を検出し、前記クロックの位相を前記検出された２ビット遷移信号の位相に同期させる同期機能と、を実現させる。
【発明の効果】
【００１７】
本発明によれば、等化装置は、入力信号の波形から、当該入力信号が示すビット値をクロックに従って判定する。そして判定の結果であり、複数のビットから構成される判定済信号から、連続する２つのビット値が同じであり、その連続する２つのビット値の前後のビット値がその連続する２つのビット値と異なる２ビット遷移信号を検出し、クロックの位相を検出された２ビット遷移信号の位相に同期させる。【００１８】
そのため、回路規模の増大や消費電力の増加を回避しつつ、信号の受信側へ入力される入力信号からプリカーソル成分の影響を除去することができる。
【図面の簡単な説明】
【００１９】
【図１】符号間干渉によって劣化した入力信号の一例を示す図である。
【図２】本発明の等化装置の第１の実施形態の構成の一例を示すブロック図である。
【図３】図２に示した判定部から出力された判定済信号の２ビット遷移信号及び１ビット遷移信号の一例を示す図である。
【図４】図２に示した判定部から出力された判定済信号の２ビット遷移信号及び１ビット遷移信号の他の例を示す図である。
【図５】図４に示した例においてプリカーソル成分による影響を除去する動作を説明するための図である。
【図６】図２に示した等化装置がプリカーソル成分による影響を除去する動作を説明するためのフローチャートである。
【図７】本発明の等化装置の第１の実施形態の構成の他の例を示すブロック図である。
【図８】本発明の等化装置の第２の実施形態の構成の一例を示すブロック図である。
【図９】本発明の等化装置の第２の実施形態の構成の他の例を示すブロック図である。
【発明を実施するための形態】
【００２０】
以下に、本発明の実施の形態について図面を参照して説明する。
【００２１】
（第１の実施形態）
図２は、本発明の等化装置の第１の実施形態の構成の一例を示すブロック図である。
【００２２】
本実施形態の等化装置１０は図２に示すように、等化部１１と、２ビット遷移パターンフィルタ１２−１を有する位相検出部１２と、位相タイミング決定部１３と、クロック出力部１４とを備えている。
【００２３】
なお、本実施形態において等化部１１は、デュオバイナリ伝送方式に対応している。デュオバイナリ伝送方式とは、隣接する信号同士に限って符号間干渉を許容する伝送方式のことである。これにより、信号の送信側と受信側との間の信号の伝送に必要な周波数帯域を圧縮することができる。従って、低帯域伝送が可能となる。
【００２４】
デュオバイナリ伝送方式では、信号の送信側は、送信するデータの隣接する例えば２ビットの変化に応じてデータを信号に変調し、変調された信号が受信側への入力信号となる。この入力信号は、隣接する２ビットのビット値の変化に応じて「０」または「１」または「２」の３値のいずれか示す。具体的には、隣接する２つのビットのビット値のいずれもが「０」である場合、受信側へ入力される入力信号は「０」となる。また、隣接する２つのビットのビット値の一方が「１」であり、他方が「０」である場合、入力信号は「１」となる。また、隣接するビットの２つのビット値のいずれもが「１」である場合、入力信号は「２」となる。
【００２５】
等化部１１は、上述したような３値を示す信号の波形から０または１のビット値を判定し、判定した結果であり、複数のビットから構成される判定済信号を出力する判定部１１−１と、加算部１１−２とを備えている。
【００２６】
加算部１１−２は、信号の送信側から送信された信号を入力信号として受信する。そして、受信した入力信号と、判定部１１−１から出力された判定済信号とを加算した加算信号を生成し、生成された加算信号を判定部１１−１へ出力する。
【００２７】
判定部１１−１は、加算部１１−２から出力された加算信号を受け付ける。そして、受け付けた加算信号の波形から、その加算信号が示すビット値を判定する。なお、この判定は、クロック出力部１４から出力されたクロックに従って行われる。そして、判定部１１−１は、加算部１１−２及び位相検出部１２へ判定済信号を出力する。このように、判定部１１−１による判定の結果を加算部１１−２へフィードバックすることにより、ポストカーソル成分の影響は除去することができる。
【００２８】
位相検出部１２は、等化部１１から出力された判定済信号を受け付け、２ビット遷移パターンフィルタ１２−１を用い、受け付けた判定済信号から２ビット遷移信号を検出する。なお、２ビット遷移信号とは、判定済信号のうち、連続する２つのビット値が同じであり、その連続する２つのビット値の前後のビット値がその連続する２つのビット値と異なる信号のことである。例えば、ビット列「０１１０」の「１１」の部分、または、ビット列「１００１」の「００」の部分が２ビット遷移信号となる。なお、後述する１ビット遷移信号とは、判定済信号のうち連続する２つのビットのビット値が異なる信号のことである。そして、位相検出部１２は、コモン電圧閾値における２ビット遷移信号の位相を示す位相情報を位相タイミング決定部１３へ出力する。なお、コモン電圧閾値は、差動信号における中央の電位である。
【００２９】
位相タイミング決定部１３は、位相検出部１２から出力された位相情報を受け付け、受け付けた位相情報が示す位相に基づき、クロックを発生させるタイミングを決定する。具体的には、位相タイミング決定部１３は、受け付けた位相情報が示す位相よりもクロックの位相が遅れている場合、クロックの位相が進むようにクロックを発生させるタイミングを調整する。一方、位相情報が示す位相よりもクロックの位相が進んでいる場合には、クロックの位相が遅れるようにクロックを発生させるタイミングを調整する。そして、位相タイミング決定部１３は、決定されたタイミングを示すタイミング情報をクロック出力部１４へ出力する。
【００３０】
クロック出力部１４は、位相タイミング決定部１３から出力されたタイミング情報を受け付け、受け付けたタイミング情報が示すタイミングでクロックを発生させ、発生させたクロックを等化部１１へ出力する。
【００３１】
以下に、上記のように構成された等化装置１０においてプリカーソル成分による影響を除去する動作について説明する。
【００３２】
プリカーソル成分による影響を除去する動作を説明する前に、まず、符号間干渉がない場合について説明する。
【００３３】
図３は、図２に示した判定部１１−１から出力された判定済信号の２ビット遷移信号及び１ビット遷移信号の一例を示す図である。図３は、プリカーソル成分による影響がない場合を示している。
【００３４】
本実施形態においては上述したように、デュオバイナリ伝送方式を用いているため、メインビットのサンプリングポイントは、サンプリングポイント１５１に示す位置となる。なお、メインビットとはビット値を判定する対象となっているビットのことである。
【００３５】
プリカーソル成分による影響がない場合、図３に示すようにサンプリングポイント１５１において、１ビット遷移信号１０１−１と２ビット遷移信号１０１−２との立ち上がり部分が重なっている。このように、サンプリングポイント１５１において１ビット遷移信号１０１−１と２ビット遷移信号１０１−２との立ち上がり部分が重なっていることは、プリカーソル成分による影響がないことを示している。
【００３６】
図４は、図２に示した判定部１１−１から出力された判定済信号の２ビット遷移信号及び１ビット遷移信号の他の例を示す図である。図４は、プリカーソル成分による影響がある場合を示している。
【００３７】
プリカーソル成分による影響がある場合、図４に示すようにサンプリングポイント１５１において、１ビット遷移信号２０１−１と２ビット遷移信号２０１−２との立ち上がり部分が重なっていない。この場合、１ビット遷移信号２０１−１と２ビット遷移信号２０１−２との立ち上がり部分が重なる位置までサンプリングポイント１５１を移動させることができれば、プリカーソル成分による影響が除去されたことになる。
【００３８】
図５は、図４に示した例においてプリカーソル成分による影響を除去する動作を説明するための図である。また、図６は、図２に示した等化装置１０がプリカーソル成分による影響を除去する動作を説明するためのフローチャートである。
【００３９】
まず、加算部１１−２は、信号の送信側から送信された信号を入力信号として受信する。そして、受信した入力信号と、判定部１１−１から出力された判定済信号とを加算した加算信号を生成し、生成された加算信号を判定部１１−１へ出力する。
【００４０】
判定部１１−１は、加算部１１−２から出力された加算信号を受け付ける。そして、クロック出力部１４から出力されたクロックに従い、受け付けた加算信号の波形から、その加算信号が示すビット値を判定する（ステップＳ１）。
【００４１】
そして、判定部１１−１は、加算部１１−２及び位相検出部１２へ判定済信号を出力する。
【００４２】
判定部１１−１から出力された判定済信号を受け付けた位相検出部１２は、２ビット遷移パターンフィルタ１２−１を用い、受け付けた判定済信号から２ビット遷移信号２０１−２を検出する（ステップＳ２）。
【００４３】
次に、位相検出部１２は、検出された２ビット遷移信号２０１−２のコモン電圧閾値１５２−１における位相を示す位相情報を位相タイミング決定部１３へ出力する。
【００４４】
位相検出部１２から出力された位相情報を受け付けた位相タイミング決定部１３は、受け付けた位相情報が示す位相に基づき、クロックを発生させるタイミングを決定する（ステップＳ３）。これにより、クロックの位相がクロック位相固定位置２５１−１に固定される。
【００４５】
そして、位相タイミング決定部１３は、クロック位相固定位置２５１−１がクロックを発生させるタイミングであることを示すタイミング情報をクロック出力部１４へ出力する。
【００４６】
位相タイミング決定部１３から出力されたタイミング情報を受け付けたクロック出力部１４は、受け付けたタイミング情報が示すタイミングでクロックを発生させる（ステップＳ４）。そして、クロック出力部は、発生させたクロックを等化部１１へ出力する。
【００４７】
次に、クロック出力部１４から出力されたクロックの位相の変化に応じ、判定部１１−１における等化が最適化される（ステップＳ５）。
【００４８】
そして、ステップＳ５における等化の最適化により、コモン電圧閾値１５２−１が修正される（ステップＳ６）。具体的には、クロック位相固定位置２５１−１における２ビット遷移信号２０１−２の電圧値と、１ビット遷移信号２０１−１の電圧値との中間値が修正後コモン電圧閾値１５２−２となる。
【００４９】
そして、ステップＳ１の動作へ遷移し、判定部１１−１は、クロック出力部１４から出力されたクロックに従い、受け付けた加算信号の波形からその加算信号が示すビット値を判定する。
【００５０】
ここで、上述したステップＳ６においてコモン電圧閾値１５２−１は、修正後コモン電圧閾値１５２−２へ修正されている。これにより、２ビット遷移信号２０１−２の修正後コモン電圧閾値１５２−２における位相は、コモン電圧閾値１５２−１における位相とは異なる位相となる。これに伴い、クロックの位相の固定位置も、修正後クロック位相固定位置２５１−２となる。これに伴い、修正後コモン電圧閾値１５２−２もまた修正される。
【００５１】
このように、上述したステップＳ１〜Ｓ６の動作を繰り返すことにより、クロックの位相が２ビット遷移信号の位相に近づいていく。つまり、クロックの位相と２ビット遷移信号の位相とが同期するようになる。これにより、１ビット遷移信号２０１−１と２ビット遷移信号２０１−２との立ち上がり部分とが重なり、プリカーソル成分による影響が除去されたこととなる。
【００５２】
このように本実施形態において等化装置１０は、入力信号の波形から、当該入力信号が示すビット値をクロックに従って判定する。そして判定の結果であり、複数のビットから構成される判定済信号から、連続する２つのビット値が同じであり、その連続する２つのビット値の前後のビット値がその連続する２つのビット値と異なる２ビット遷移信号を検出し、クロックの位相を検出された２ビット遷移信号の位相に同期させる。
【００５３】
そのため、回路規模の増大や消費電力の増加を回避しつつ、信号の受信側へ入力される入力信号からプリカーソル成分の影響を除去することができる。
【００５４】
なお、本実施形態において等化部１１は、判定部及び加算部を１つずつ備えていたが、判定部及び加算部を複数備えたｎ相（ｎは自然数）の構成としてもよい。
【００５５】
図７は、本発明の等化装置の第１の実施形態の構成例の他の例を示すブロック図である。図７に示す等化装置１１０は、図２に示した等化装置１０の回路構成を２相としたものである。
【００５６】
図７に示すように等化部１１１が２つの判定部１１−１及び２つの加算部１１−２を備える場合、ポストカーソル成分の影響を２段階で除去する。この場合でもプリカーソル成分の影響を除去するための位相検出部１２、位相タイミング決定部１３及びクロック出力部１４の構成や動作は、図２に示した等化装置１０と同様である。そのため、ここでは説明を省略する。
【００５７】
このように本実施形態において等化部をｎ相の構成としても、回路規模の増大や消費電力の増加を回避しつつ、信号の受信側へ入力される入力信号からプリカーソル成分の影響を除去することができる。
【００５８】
（第２の実施形態）
図８は、本発明の等化装置の第２の実施形態の構成の一例を示すブロック図である。
【００５９】
第１の実施形態において等化装置は、デュオバイナリ伝送方式に対応した判定部１１−１を備えていた。本実施形態では、判定部１１−１の代わりに第１の判定部である判定部２１−１ａと、第２の判定部である判定部２１−１ｂとを備えている。また、選択部２１−３を備えている。
【００６０】
判定部２１−１ａは、加算部２１−２から出力された加算信号を受け付ける。そして、受け付けた加算信号の波形からその加算信号が示すビット値をクロック出力部１４から出力されるクロックに従って判定する。この際、判定部２１−１ａは、入力信号に含まれる第一のポストカーソルに相当する電圧値分だけビット値を判定するための閾値を増加させた第１の電圧閾値を基準としてビット値を判定する。そして、判定部２１−１ａは、判定の結果であり、複数のビットから構成される第１の判定済信号を選択部２１−３へ出力する。
【００６１】
判定部２１−１ｂは、加算部２１−２から出力された加算信号を受け付ける。そして、受け付けた加算信号の波形からその加算信号が示すビット値をクロック出力部１４から出力されるクロックに従って判定する。この際、判定部２１−１ｂは、入力信号に含まれる第一のポストカーソルに相当する電圧値分だけビット値を判定するための閾値を減少させた第２の電圧閾値を基準としてビット値を判定する。そして、判定部２１−１ｂは、判定の結果であり、複数のビットから構成される第２の判定済信号を選択部２１−３へ出力する。
【００６２】
選択部２１−３は、判定部２１−１ａから出力された第１の判定済信号と、判定部２１−１ｂから出力された第２の判定済信号とを受け付ける。そして、受け付けた第１の判定済信号または第２の判定済信号をビット毎に選択する。このとき、どちらの信号のビットが選択されるかは、既に選択された１つ前のビットのビット値に基づいて決められる。そして、選択部２１−３は、選択されたビットのビット値を示す信号を判定済信号として加算部２１−２及び位相検出部１２へ出力する。
【００６３】
このように本実施形態において等化部２１は、投機的実行を行う。投機的実行とは一般的には、コンピュータが実際にはその結果を破棄してしまうかもしれないコードを実行することをいう。本実施形態では、第１のポストカーソルに相当する電圧値分だけコモン電圧閾値を増減させた値を基準として入力信号が示すビット値を判定する。そして、結果として入力信号が正しく等化されている方を選択する。つまり、正しく等化されていない方の結果は破棄されることとなる。
【００６４】
また、本実施形態において判定部２１−１ａ，２１−１ｂは、第１のポストカーソルに相当する電圧値分を考慮して判定を行っている。つまり、第１のポストカーソルの影響を含んだ信号が判定済信号として位相検出部１２へ出力される。従って、本実施形態においても上述した第１の実施形態と同様に、判定済信号に１ビット遷移信号と２ビット遷移信号とが含まれることとなる。
【００６５】
そのため、位相検出部１２、位相タイミング決定部１３及びクロック出力部１４が上述した第１の実施形態と同様に動作することにより、回路規模の増大や消費電力の増加を回避しつつ、信号の受信側へ入力される入力信号からプリカーソル成分の影響を除去することができる。
【００６６】
なお、本実施形態においても上述した第１の実施形態と同様に、等化部が判定部２１−１ａ，２１−１ｂ、加算部２１−２及び選択部２１−３を複数備えたｎ相（ｎは自然数）の構成としてもよい。
【００６７】
図９は、本発明の等化装置の第２の実施形態の構成の他の例を示すブロック図である。図９に示す等化装置１２０は、図８に示した等化装置２０の回路構成を２相としたものである。
【００６８】
図９に示すように等化部１２１が２つの判定部２１−１ａ，２１−１ｂ、２つの加算部２１−２及び２つの選択部２１−３を備える場合、ポストカーソル成分の影響を２段階で除去する。但し、この場合でもプリカーソル成分の影響を除去するための位相検出部１２、位相タイミング決定部１３及びクロック出力部１４の構成や動作は、図８に示した等化装置２０と同様である。そのため、ここでは説明を省略する。
【００６９】
このように本実施形態において等化部をｎ相の構成としても、回路規模の増大や消費電力の増加を回避しつつ、信号の受信側へ入力される入力信号からプリカーソル成分の影響を除去することができる。
【００７０】
なお、上述した第１の実施形態及び第２の実施形態では、等化部１１，１１１及び等化部２１，１２１は、デュオバイナリ伝送方式に対応し、３値を示す信号の波形からビット値を判定する場合について説明した。
【００７１】
ここで、第１の実施形態における等化部１１，１１１は、２値を示す信号の波形からビット値を判定してもよい。この場合、判定部１１−１がビット値と波形遷移とを判定することにより、２ビット遷移信号を検出することができる。そして、検出された２ビット遷移信号の位相とクロックの位相とを同期させることにより、プリカーソルの影響を除去することができる。
【００７２】
同様に、第２の実施形態における等化部２１，１２１は、２値を示す信号からビット値を判定してもよい。この場合、判定部２１−１ａ，２１−１ｂがビット値と波形遷移とを判定することにより、２ビット遷移信号を検出することができる。そして、検出された２ビット遷移信号の位相とクロックの位相とを同期させることにより、プリカーソルの影響を除去することができる。
【００７３】
また、本発明においては、等化装置内の処理は上述の専用のハードウェアにより実現されるもの以外に、その機能を実現するためのプログラムを等化装置にて読取可能な記録媒体に記録し、この記録媒体に記録されたプログラムを等化装置に読み込ませ、実行するものであっても良い。等化装置にて読取可能な記録媒体とは、フレキシブルディスク、光磁気ディスク、ＤＶＤ、ＣＤなどの移設可能な記録媒体の他、等化装置に内蔵されたＨＤＤなどを指す。
【００７４】
以上、実施例を参照して本願発明を説明したが、本願発明は上記実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【００７５】
この出願は、２００９年６月２３日に出願された日本出願特願２００９−１４８６２９を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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