(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリセルアレイと、
複数の前記メモリセルに対して印加する電圧を制御する制御回路と
を備え、
前記メモリセルは、電荷を蓄積する電荷蓄積膜を備え、蓄積される電荷の量に従い複数通りの閾値電圧分布を保持可能に構成され、
前記制御回路は、
前記メモリセルに少なくとも一部が負の閾値電圧分布を与え、これにより前記メモリセルの保持データを消去する一方、前記メモリセルに正の複数通りの閾値電圧分布を与え、これにより前記メモリセルに複数通りのデータを書き込むように構成され、
前記制御回路は、前記メモリセルに対し書き込み動作を実行する場合に、書き込み対象の第１のメモリセルに前記正の複数通りの閾値電圧分布を与える第１の書き込み動作を実行する一方、前記第１のメモリセルに隣接する第２のメモリセルに対し、少なくとも前記正の複数通りの閾値電圧分布のうち最も低い閾値電圧分布である第１閾値電圧分布を与える第２の書き込み動作を実行するように構成された
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルアレイは、複数のメモリセルを直列接続してなるメモリストリングを複数配列して構成され、
複数の前記メモリストリングの各々は、
前記メモリセルのボディとして機能する半導体層と、
前記半導体層に沿って複数のメモリセルが並ぶ方向において、複数の前記メモリセル間も含めて連続的に形成され電荷を蓄積可能な電荷蓄積層を含むメモリゲート絶縁膜と、
前記メモリゲート絶縁膜を挟んで前記半導体層と対向するよう形成され前記メモリセルのゲートとして機能する導電層とを備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記第２のメモリセルに対する前記第２の書き込み動作を、前記第１のメモリセルに対する前記第１の書き込み動作が行われた後に実行するように構成された請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記第２のメモリセルに対する前記第２の書き込み動作の開始前に前記第２のメモリセルに書き込むべきデータを受信した場合に、前記第２の書き込み動作を省略し、前記第２のメモリセルに対し第１の書き込み動作を開始するように構成された請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記第２のメモリセルに対する前記第２の書き込み動作を、前記第１のメモリセルに対する前記第１の書き込み動作に先立って実行するように構成された請求項１又は２記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルに書き込むべきデータを、複数のページデータ毎に受信して保持するデータ保持回路を備え、
前記制御回路は、前記データ保持回路に保持されたページデータを、書き込み動作が進むにつれて順次消去して空き領域を前記データ保持回路に与え、前記空き領域に次に書き込むべきデータを保持させるように構成されたことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルは、それぞれ複数ビットのデータを格納可能に構成され、
前記制御回路は、前記複数ビットのデータを表す複数ページのデータを連続して受信可能に構成され、前記複数ページのデータに基づいて前記複数ビットのデータを同時に書き込む動作を実行可能に構成された請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した不揮発性半導体記憶装置（積層型の不揮発性半導体記憶装置）が多数提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１６１１３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施の形態は、メモリセルに保持されたデータの信頼性を向上可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
以下に説明する実施の形態の不揮発性半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、複数の前記メモリセルに対して印加する電圧を制御する制御回路とを備えている。
【０００６】
ここでのメモリセルは、電荷を蓄積する電荷蓄積膜を備え、蓄積される電荷の量に従い複数通りの閾値電圧分布を保持可能に構成される。
【０００７】
また制御回路は、メモリセルに少なくとも一部が負の閾値電圧分布を与え、これによりメモリセルの保持データを消去する一方、メモリセルに正の複数通りの閾値電圧分布を与え、これによりメモリセルに複数通りのデータを書き込むように構成される。
【０００８】
更にこの制御回路は、メモリセルに対し書き込み動作を実行する場合に、書き込み対象の第１のメモリセルに前記正の複数通りの閾値電圧分布を与える第１の書き込み動作を実行する一方、前記第１のメモリセルに隣接する第２のメモリセルに対し、少なくとも前記正の複数通りの閾値電圧分布のうち最も低い閾値電圧分布である第１閾値電圧分布を与える第２の書き込み動作を実行するように構成されている。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。
【図２】図１に示すメモリセルアレイ１１の一部の概略斜視図である。
【図３】メモリセルアレイ１１の等価回路図である。
【図４】図３に示した回路構成を実現するメモリセルアレイ１１の積層構造について説明する。
【図５】図４の一部の拡大図である。
【図６】１つのメモリセルＭＣに２ビットのデータを記憶させる書き込み方式（２ビット／セル方式）の手順の一例を説明する概念図である。
【図７】２ビット／セルの書き込み方式の手順の別の例を説明する概念図である。
【図８】書き込み対象のメモリセルＭＣｎに隣接するメモリセルＭＣｎ＋１、ＭＣｎ−１に閾値電圧分布Ｅを保持させたまま放置することの問題点を説明する。
【図９】本実施の形態の動作を説明する概念図である。
【図１０Ａ】第１の実施の形態の書き込み動作の手順を示すタイミングチャートである。
【図１０Ｂ】第１の実施の形態の書き込み動作の手順を示すタイミングチャートである。
【図１１Ａ】第１の実施の形態の変形例の書き込み動作の手順を示すタイミングチャートである。
【図１１Ｂ】第１の実施の形態の変形例の書き込み動作の手順を示すタイミングチャートである。
【図１２Ａ】第２の実施の形態の書き込み動作の手順を示すタイミングチャートである。
【図１２Ｂ】第２の実施の形態の書き込み動作の手順を示すタイミングチャートである。
【図１２Ｃ】第２の実施の形態の書き込み動作の手順を示すタイミングチャートである。
【図１３Ａ】第２の実施の形態の第１の変形例の書き込み動作の手順を示すタイミングチャートである。
【図１３Ｂ】第２の実施の形態の第１の変形例の書き込み動作の手順を示すタイミングチャートである。
【図１３Ｃ】第２の実施の形態の第１の変形例の書き込み動作の手順を示すタイミングチャートである。
【図１４Ａ】第２の実施の形態の第２の変形例の書き込み動作の手順を示すタイミングチャートである。
【図１４Ｂ】第２の実施の形態の第２の変形例の書き込み動作の手順を示すタイミングチャートである。
【図１４Ｃ】第２の実施の形態の第２の変形例の書き込み動作の手順を示すタイミングチャートである。
【図１５Ａ】第３の実施の形態の書き込み動作の手順を示すタイミングチャートである。
【図１５Ｂ】第３の実施の形態の書き込み動作の手順を示すタイミングチャートである。
【図１６】第４の実施の形態の書き込み動作の手順を示すタイミングチャートである。
【図１７】第４の実施の形態の書き込み動作の手順を示すタイミングチャートである。
【図１８Ａ】第５の実施の形態の書き込み動作の手順を示すタイミングチャートである。
【図１８Ｂ】第５の実施の形態の書き込み動作の手順を示すタイミングチャートである。
【図１９Ａ】第６の実施の形態の書き込み動作の手順を示すタイミングチャートである。
【図１９Ｂ】第６の実施の形態の書き込み動作の手順を示すタイミングチャートである。
【図１９Ｃ】第６の実施の形態の書き込み動作の手順を示すタイミングチャートである。
【図２０Ａ】第７の実施の形態の書き込み動作の手順を示すタイミングチャートである。
【図２０Ｂ】第７の実施の形態の書き込み動作の手順を示すタイミングチャートである。
【図２０Ｃ】第７の実施の形態の書き込み動作の手順を示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【００１１】
［第１の実施の形態］
［構成］
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
【００１２】
第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、データ回路・ページバッファ１３、カラムデコーダ１４、制御回路１５、入出力回路１６、アドレス・コマンドレジスタ１７、内部電圧発生回路１８、およびコアドライバ１９を備える。
【００１３】
メモリセルアレイ１１は、図２に示すように、カラム方向に延びた複数のビット線ＢＬと、ビット線ＢＬに交差するロウ方向に延びた複数のソース線ＣＥＬＳＲＣと、電気的に書き換え可能な複数のメモリセルＭＴｒを直列に接続されたメモリストリングＭＳを有する。メモリセルアレイ１１は、本実施の形態では、メモリチップ内に２個あるものとして説明するが、本実施の形態に記載の技術はメモリセルアレイ２個の場合に限らず、メモリセルアレイ１１がメモリチップ内に１個のみ存在する装置、あるいは３個以上のメモリセルアレイ１１が１つのメモリチップ内に存在する装置にも適用可能である。なお、以下の実施の形態の説明では、個々のメモリセルアレイ１を、「プレーン」と称し、２つのプレーンを「プレーンｐｌａｎｅ０」、「プレーンｐｌａｎｅ１」のように呼称することがある。
【００１４】
メモリセルアレイ１１は、図２に示すように、データを電気的に記憶するメモリセルＭＴｒを３次元マトリクス状に配列して構成される。すなわち、メモリセルＭＴｒは、積層方向にマトリクス状に配列されるとともに、積層方向に直交する水平方向にもマトリクス状に配列される。積層方向に並ぶ複数個のメモリセルＭＴｒは直列接続され、メモリストリングＭＳを構成する。
【００１５】
メモリストリングＭＳの両端には選択時に導通状態とされるドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒが接続される。このメモリストリングＭＳは、積層方向を長手方向として配列される。ドレイン側選択トランジスタＳＤＴｒの一端は、ビット線ＢＬに接続される。ソース側選択トランジスタＳＳＴｒの一端は、ソース線ＣＥＬＳＲＣに接続される。
【００１６】
ロウデコーダ１２は、図１に示すように、アドレス・コマンドレジスタ１７から入力されたブロックアドレス信号等をデコードし、またコアドライバ１９から出力されるワード線制御信号や選択ゲート制御信号を受けて、メモリセルアレイ１１を制御する。
【００１７】
データ回路・ページバッファ１３は、読み出し動作時にはメモリセルアレイ１１からデータを読み出し、ページバッファにデータを一時的に保持する。また、書き込み動作時にはチップ外部から書き込みデータがページバッファにロードされた後、選択されたメモリセルにデータを書き込む。
【００１８】
本実施の形態では、データ回路・ページバッファ１３は、１つのメモリセルに２ビットのデータを保持する２ビット／セル記憶方式に対応するため、３つのキャッシュメモリＣ０〜Ｃ２を備えている。キャッシュメモリＣ０、Ｃ１は、それぞれ２ビットのデータのうちの下位ページデータＬＯＷＥＲ又は上位ページデータＵＰＰＥＲのいずれかを保持する。また、キャッシュメモリＣ２は、例えば、書き込み動作において、ベリファイ読み出し動作の結果に基づいてビット毎に書きこみ制御するための一時的なデータｔｅｍｐを保持するために用意されている。
【００１９】
カラムデコーダ１４は、アドレス・コマンドレジスタ１７から入力されたカラムアドレス信号をデコードし、データの入出力制御を行う。制御回路１５は、アドレス・コマンドレジスタ１７から読み出し・書き込み・消去動作等を実行する信号を受けて、所定のシーケンスに従って、コア動作に必要な種々の電圧を発生する内部電圧発生回路１８を制御し、また、ワード線やビット線制御の制御を行うコアドライバ１９を制御する。入出力回路１６は、コマンド・アドレス・データの入出力制御を行う。
【００２０】
次に、図３を参照して、メモリセルアレイ１１の回路構成について説明する。図３は、メモリセルアレイ１１のカラム方向の断面に沿って形成されるメモリセルＭＴｒ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒ、及びその周辺回路の等価回路図である。
【００２１】
メモリセルアレイ１１は、図３に示すように、複数のビット線ＢＬ、及び複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に複数のメモリブロックＭＢに跨るようにストライプ状に延びる。メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。
【００２２】
メモリブロックＭＢは、図３に示すように、ロウ方向及びロウ方向と直交するカラム方向にマトリクス状に配列された複数のメモリユニットＭＵを有する。メモリブロックＭＢにおいて、一本のビット線ＢＬには、共通接続された複数のメモリユニットＭＵが設けられている。
【００２３】
メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。ロウ方向において一列に並ぶ複数のメモリユニットＭＵは、１つのサブブロックＳＢを構成する。
【００２４】
メモリストリングＭＳは、直列接続されたメモリセルＭＴｒ０〜ＭＴｒ１５、及びバックゲートトランジスタＢＴｒにて構成されている。メモリセルＭＴｒ０〜ＭＴｒ７は、積層方向に直列に接続されている。メモリセルＭＴｒ８〜ＭＴｒ１５も、同様に積層方向に直列に接続されている。メモリセルＭＴｒ０〜ＭＴｒ１５は、電荷蓄積層に電荷を蓄積させることで、情報を記憶する。
【００２５】
バックゲートトランジスタＢＴｒは、最下層のメモリセルＭＴｒ７とメモリセルＭＴｒ８との間に接続されている。従って、メモリセルＭＴｒ０〜ＭＴｒ１５、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳの他端（メモリセルＭＴｒ０のソース）に接続されている。ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳの一端（メモリセルＭＴｒ１５のドレイン）に接続されている。
【００２６】
メモリユニットＭＵにおいて、１つのメモリブロックＭＢ中のメモリセルＭＴｒ０のゲートは、ワード線ＷＬ０に共通接続されている。同様に、１つのメモリブロックＭＢ中のメモリセルＭＴｒ１〜ＭＴｒ１５それぞれのゲートは、対応するワード線ＷＬ１〜ＷＬ１５に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続されている。
【００２７】
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに共通に接続されている。
【００２８】
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続されている。また、カラム方向に隣接する一対のメモリユニットＭＵにおいて、ロウ方向に一列に配列されたソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＣＥＬＳＲＣに共通に接続されている。
【００２９】
次に、図４を参照して、図３に示した回路構成を実現するメモリセルアレイ１１の積層構造について説明する。図４は、第１実施形態に係るメモリセルアレイ１１の断面図であり、図５は、図４の一部の拡大図である。
【００３０】
メモリセルアレイ１１は、図４に示すように、基板２０、下層から順に、バックゲート層３０、メモリセル層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリセル層４０は、メモリセルＭＴｒ０〜ＭＴｒ１５として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＣＥＬＳＲＣ及びビット線ＢＬとして機能する。
【００３１】
バックゲート層３０は、図４に示すように、基板２０の上に絶縁層２１を介して形成されたバックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、ロウ方向及びカラム方向に広がる板状に形成される。バックゲート導電層３１は、後述するＵ字状半導体層４５の連結部４５Ｂの下面及び側面を覆うように形成される。バックゲート導電層３１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３２】
また、バックゲート層３０は、図４に示すように、バックゲート導電層３１を堀込むように形成されたバックゲート溝３２を有する。バックゲート溝３２は、ロウ方向に短手方向、カラム方向に長手方向を有する開口にて構成されている。バックゲート溝３２は、ロウ方向及びカラム方向に所定間隔毎にマトリクス状に形成される。
【００３３】
メモリセル層４０は、図４に示すように、積層方向に絶縁層４２を介して形成されたワード線導電層４１ａ〜４１ｈを有する。ワード線導電層４１ａ〜４１ｈは、ワード線ＷＬ０〜ＷＬ１５、及びメモリセルＭＴｒ０〜ＭＴｒ１５の制御ゲートとして機能する。ワード線導電層４１ａ〜４１ｈは、メモリブロックＭＢ毎に分断され、ロウ方向に対向する一対の櫛歯状に形成される。同一の層で、櫛歯状に形成されたワード線導電層ごとに独立のコンタクトを接続する。
なお、メモリユニットＭＵ毎に、ワード線ＷＬが独立に駆動になるよう、ワード線導電層４１ａ〜４１ｈも１つのメモリユニット毎に独立のコンタクトに接続されていてもよい。
【００３４】
ワード線導電層４１ａ〜４１ｈは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成された部分を有する。ワード線導電層４１ａ〜４１ｈは、ポリシリコン（ｐｏｌｙ−Ｓｉ）あるいはポリサイドにて構成されている。
【００３５】
また、メモリセル層４０は、図４に示すように、ワード線導電層４１ａ〜４１ｈ、及び絶縁層４２を貫通するように形成されたメモリホール４３を有する。メモリホール４３は、各バックゲート溝３２のカラム方向の両端近傍の位置に整合するように形成される。メモリホール４３は、ロウ方向及びカラム方向にマトリクス状に形成される。
【００３６】
また、上記バックゲートトランジスタ層３０及びメモリセル層４０は、図４に示すように、メモリゲート絶縁層４４、及びＵ字状半導体層４５を有する。Ｕ字状半導体層４５は、メモリセルＭＴｒ０〜ＭＴｒ１５及びバックゲートトランジスタＢＴｒのボディとして機能する。
【００３７】
メモリゲート絶縁層４４は、図４に示すように、メモリホール４３側面、及びバックゲート溝３２内面（側面及び下面）に、連続的に形成される。メモリゲート絶縁層４４は、図５に示すように、ブロック絶縁層４４ａ、電荷蓄積層４４ｂ、及びトンネル絶縁層４４ｃを有する。ブロック絶縁層４４ａは、メモリホール４３側面、及びバックゲート溝３２内面に沿って形成され、ブロック絶縁層４４ａは、ワード線導電層４１ａ〜４１ｈ及びバックゲート導電層３１と接するよう形成される。ブロック絶縁層４４ａは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４４ｂは、ブロック絶縁層４４ａ上に形成される。電荷絶縁層４４ｂは、電荷を蓄積し、メモリセルＭＴｒ０〜ＭＴｒ１５のデータを保持するために用いられる。電荷蓄積層４４ｂは、窒化シリコン（ＳｉＮ）にて構成されている。トンネル絶縁層４４ｃは、電荷蓄積層４４ｂ上に形成される。トンネル絶縁層４４ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００３８】
Ｕ字状半導体層４５は、図４に示すように、ロウ方向からみてＵ字状に形成される。Ｕ字状半導体層４５は、図５に示すように、トンネル絶縁層４４ｃに接して、バックゲート溝３２及びメモリホール４３を埋めるように形成される。Ｕ字状半導体層４５は、ロウ方向からみて基板２０に対して垂直方向に延びる一対の柱状部４５Ａ、及び一対の柱状部４５Ａの下端を連結させるように形成された連結部４５Ｂを有する。Ｕ字状半導体層４５は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３９】
上記メモリセル層４０の構成を換言すると、トンネル絶縁層４４ｃは、柱状部４５Ａの側面を取り囲むように形成される。電荷蓄積層４４ｂは、トンネル絶縁層４４ｃの側面を取り囲むように形成される。ブロック絶縁層４４ａは、電荷蓄積層４４ｂの側面を取り囲むように形成される。ワード線導電層４１ａ〜４１ｈは、ブロック絶縁層４４ａの側面を取り囲むように形成される。なお、電荷蓄積層４４ｂは、ワード線導電層４１ａ〜４１ｈの側面だけでなく、それらの間の層間絶縁膜の側面にも形成され、柱状部４５ａの側面に上下方向に連続的に形成される。ブロック絶縁層４４ａ、トンネル絶縁層４４ｃも同様である。
【００４０】
選択トランジスタ層５０は、図４に示すように、ドレイン側導電層５１、及びそのドレイン側導電層５１と同層に形成されたソース側導電層５２を有する。ドレイン側導電層５１は、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲート電極として機能する。ソース側導電層５２は、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲート電極として機能する。
【００４１】
ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に所定ピッチをもってロウ方向にストライプ状に延びる。ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に２つずつ交互に設けられている。ドレイン側導電層５１、及びソース側導電層５２は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４２】
また、選択トランジスタ層５０は、図４に示すように、ドレイン側ホール５３、及びソース側ホール５４を有する。ドレイン側ホール５３は、ドレイン側導電層５１を貫通するように形成される。ソース側ホール５４は、ソース側導電層５２を貫通するように形成される。ドレイン側ホール５３及びソース側ホール５４は、メモリホール４３に整合する位置に形成される。
【００４３】
また、選択トランジスタ層５０は、図４に示すように、ドレイン側ゲート絶縁層５５、ソース側ゲート絶縁層５６、ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８を有する。ドレイン側柱状半導体層５７は、ドレイン側選択トランジスタＳＤＴｒのボディとして機能する。ソース側柱状半導体層５８は、ソース側選択トランジスタＳＳＴｒのボディと機能する。
【００４４】
ドレイン側ゲート絶縁層５５は、ドレイン側ホール５３の側面に形成される。ソース側ゲート絶縁層５６は、ソース側ホール５４の側面に形成される。ドレイン側ゲート絶縁層５５及びソース側ゲート絶縁層５６は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００４５】
ドレイン側柱状半導体層５７は、ドレイン側ホール５３を埋めるように、ドレイン側ゲート絶縁層５５と接して積層方向に延びる柱状に形成される。ソース側柱状半導体層５８は、ソース側ホール５４を埋めるように、ソース側ゲート絶縁層５６と接して積層方向に延びる柱状に形成される。ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４６】
上記選択トランジスタ層５０の構成を換言すると、ドレイン側ゲート絶縁層５５は、ドレイン側柱状半導体層５７の側面を取り囲むように形成される。ドレイン側導電層５１は、ドレイン側ゲート絶縁層５５の側面を取り囲むように形成される。ソース側ゲート絶縁層５６は、ソース側柱状半導体層５８の側面を取り囲むように形成される。ソース側導電層５２は、ソース側ゲート絶縁層５６の側面を取り囲むように形成される。
【００４７】
配線層６０は、図４に示すように、第１配線層６１、第２配線層６２、及びプラグ層６３を有する。第１配線層６１は、ソース線ＣＥＬＳＲＣとして機能する。第２配線層６２は、ビット線ＢＬとして機能する。
【００４８】
第１配線層６１は、図４に示すように、隣接する２本のソース側柱状半導体層５８の上面に共通に接するように形成される。第１配線層６１は、カラム方向に所定ピッチをもってロウ方向にストライプ状に延びる。第１配線層６１は、タングステン（Ｗ）等の金属にて構成されている。
【００４９】
第２配線層６２は、図４に示すように、プラグ層６３を介してドレイン側柱状半導体層５７の上面に接続されている。第２配線層６２は、ロウ方向に所定ピッチをもってカラム方向にストライプ状に延びる。第２配線層６２は、銅（Ｃｕ）、プラグ層６３は、タングステン（Ｗ）等の金属にて構成されている。
【００５０】
[データの書き込み方法]
次に、この不揮発性半導体記憶装置のデータ書き込み方法を、図６を参照して説明する。説明の便宜上、データ書き込みを行う前に、２ビットのデータを保持可能なメモリセル（２ビット／セル方式）に消去動作を行う例を用いて説明する。
なお、３ビット以上の複数ビットを１つのメモリセルに保持する場合にも、下記の実施の形態は適用可能であり、また、１ビットのデータを１つのメモリセルに保持する場合にも下記の実施の形態が適用可能である。
【００５１】
データ書き込みを行う前に、メモリセルＭＣに対して消去動作を行うと、メモリセルの閾値電圧分布は、図６に示す閾値電圧分布Ｅとなる。ここで、閾値電圧分布Ｅは、下限側の少なくとも一部が負の電圧値となるよう設定される（消去ベリファイ電圧として正の電圧が使用される）。なお、消去ベリファイ電圧として負の電圧を用いて、閾値電圧分布Ｅの上限が負の値になるようにすることも可能である。
【００５２】
閾値電圧分布Ｅを有するメモリセルＭＣに対する２ビットのデータの書き込み動作は、メモリセルに書き込む２ビットのデータに応じて、図６に示す４つの閾値電圧分布Ａ，Ｂ，Ｃ，Ｄ（Ａ＜Ｂ＜Ｃ＜Ｄ）のいずれか１つをメモリセルＭＣに与えることにより行われる。閾値電圧分布Ａは、４つの閾値電圧分布のうちで最も低い分布であり、以下、Ｂ，Ｃ，Ｄの順に高い電圧レベルを有する。２ビットのデータは、下位ページデータ（ＬＰ）、上位ページデータ（ＵＰ）に分けて供給される。
【００５３】
図６の例では、下位ページデータ（ＬＰ）、上位ページデータ（ＵＰ）が共に”１”である場合には、メモリセルＭＣには閾値電圧分布Ａが与えられる。また、下位ページデータ（ＬＰ）、上位ページデータ（ＵＰ）がそれぞれ”１”、”０”である場合には、メモリセルＭＣには閾値電圧分布Ｂが与えられる。下位ページデータ（ＬＰ）、上位ページデータ（ＵＰ）がいずれも”０”である場合には、メモリセルＭＣには閾値電圧分布Ｃが与えられる。下位ページデータ（ＬＰ）、上位ページデータ（ＵＰ）がそれぞれ”１”、”０”である場合には、メモリセルＭＣには閾値電圧分布Ｄが与えられる。なお、これはあくまでも一例であり、閾値電圧分布に対するデータ割り当ては、図６に示すものに限られないことは言うまでもない。
【００５４】
この図６の書き込み方法では、下位ページデータ（ＬＰ）に基づく書き込み（下位ページデータ書き込み）と、上位ページデータ（ＵＰ）に基づく書き込み（上位ページデータ書き込み）を実行する。すなわち、下位ページデータ書き込みと上位ページデータ書き込みを別々に実行する。
【００５５】
この図６の書き込み方法では、１つのメモリセルＭＣに対する下位ページデータ書き込み（２）及び上位ページデータ書き込み（３）の実行前に、そのメモリセルＭＣの閾値電圧分布Ｅを閾値電圧分布Ａに上昇させる書き込み動作（Ａ分布書き込み（第２の書き込み動作））を実行する。閾値電圧分布Ａは、消去後の閾値電圧分布Ｅと同じデータ”１１”が割り当てられる分布である。
このＡ分布書き込みは、通常の書き込み動作（下位ページデータ書き込み、又は上位ページデータ書き込み、或いはその両方）が行われたメモリセル（例えば、ＭＣｎ）に隣接するメモリセル（例えば、ＭＣｎ＋１）に対して実行される。
なお、Ａ分布書き込みは、通常のデータ書き込み動作とは時間を区切って行っても良いし、一連のステップとして実行してもよい。
また、あるワード線ＷＬに沿ったＡ分布書き込みが実行済みか否かを示すデータ（Ａフラグデータ）が、メモリセルアレイ中に記憶されるのが望ましい。制御回路１５は、Ａフラグデータを、メモリセルアレイの一部（例えば１つのワード線ＷＬに沿って形成されたメモリセルＭＣのうちの１つ）に格納することができる。
【００５６】
このＡ分布書き込み（図６の（１））の終了後、下位ページデータ書き込み（２）、上位ページデータ書き込み（３）が順に実行される。
【００５７】
下位ページデータ書き込み（２）は、図６に示すように、Ａ分布書き込み後の、閾値電圧分布Ａを有するメモリセルＭＣに対して実行される。下位ページデータが”１”であれば、当該メモリセルの閾値電圧分布Ａがそのまま維持され、下位ページデータが”０”であれば、中間分布ＬＭを与えるための書き込み動作及び書き込みベリファイ動作が行われる。換言すれば、中間分布ＬＭは、下位ページデータ”０”に対応する閾値電圧分布である。
なお、書き込み動作及び書き込みベリファイ動作において各メモリセルに印加される電圧は、従来と同様であるので、詳細は省略する。この中間分布ＬＭは、例えば閾値電圧分布ＢとＣとの間程度の電圧範囲にある閾値電圧分布であり、上位ページデータ書き込みがされた後は、メモリセルＭＣには残らない分布である。
【００５８】
上位ページデータ書き込みは、外部からページバッファ１３のキャッシュメモリＣ０又はＣ１に与えられた上位ページデータと、下位ページデータとに基づいて行われる。図６の方式の場合、下位ページデータ、上位ページデータが共に”１”であれば、当該メモリセルＭＣは、閾値電圧分布Ａのまま維持される。一方、下位ページデータ、上位ページデータがそれぞれ”１”、”０”であれば、当該メモリセルＭＣは、閾値電圧分布Ａから閾値電圧分布Ｂに変化するよう、書き込み動作の対象とされる。
また、下位ページデータ、上位ページデータがいずれも”０”であれば、当該メモリセルＭＣは、既に下位ページデータ書き込みにより中間分布ＬＭを与えられているので、更に書き込み動作を行って、中間分布ＬＭから閾値電圧分布Ｃに変化させられる。一方、下位ページデータ、上位ページデータがそれぞれ”０”、”１”であれば、当該メモリセルＭＣは、既に下位ページデータ書き込みにより中間分布ＬＭを与えられているので、更に書き込み動作を行って、中間分布ＬＭから閾値電圧分布Ｄに変化させられる。
【００５９】
なお、このような書き込み動作が行われた後のメモリセルＭＣｎの読み出し動作では、従来と同様に、１つのメモリストリング中の選択メモリセルＭＣの制御ゲートに対し、読み出し電圧ＡＲ（閾値電圧分布Ａの上限と閾値電圧分布Ｂの下限との間）、ＢＲ（閾値電圧分布Ｂの上限と閾値電圧分布Ｃの下限との間）、ＣＲ（閾値電圧分布Ｃの上限と閾値電圧分布Ｄの下限との間）が印加される。一方、非選択メモリセルＭＣの制御ゲートには、閾値電圧分布ＣＲの上限よりも大きい読み出しパス電圧が印加される。
下位ページデータの書き込み、及び上位ページデータの書き込みの両方が終わって閾値電圧分布Ａ〜Ｄが得られた状態においては、下位ページデータの読み出しは、電圧ＢＲを用いて１回の読み出し動作により行い得る。一方、下位ページデータ書き込みのみが終わり未だ上位ページデータの書き込みが完了せずメモリセルＭＣが閾値電圧分布ＬＭかＡのいずれかを有する状態においては、下位ページデータ読み出しを行うために、電圧ＡＲ、ＢＲの２つを用いた２回の読み出し動作が必要になる。
なお、このような下位ページデータの書き込み動作（中間分布ＬＭの書き込み動作）が実行済みか否かを示すため、ＬＭフラグデータが、例えばメモリセルアレイの一部に格納され得る。データの書き込み動作、読み出し動作においては、適宜このＬＭフラグデータが参照され得る。
この図６に示すデータ書き込み方法では、下位ページデータ書き込みにおいて、中間分布ＬＭの書き込み動作を実行する。中間分布ＬＭは、最終的にはデータを示す分布として残らないため、閾値電圧分布Ａ〜Ｄに比べ、中間分布ＬＭの分布幅が広くできる。その結果、閾値電圧分布Ａ〜Ｄを直接書き込む場合と比べ、下位ページデータの書き込みに要する時間を短縮することができ、全体として書き込み動作に要する時間を短くすることができる。
【００６０】
[別のデータ書き込み方法]
次に、この不揮発性半導体記憶装置の別のデータ書き込み方法を、図７を参照して説明する。図７でも、図６と同様に、データ書き込みを行う前に、２ビットのデータを保持可能なメモリセル（２ビット／セル方式）に消去動作を行う例を用いて説明する。消去動作が行われると、メモリセルの閾値電圧分布は、図７に示すような少なくとも一部が負の閾値電圧分布Ｅとなる。
ただし、この書き込み方法では、図６のような中間分布ＬＭを与えるための書き込み動作は行わず、直接に最終的な閾値電圧分布Ａ〜Ｄを与えるよう書き込み動作が実行される。
図７における書き込み動作においても、１つのメモリセルＭＣｎに対する下位ページ書き込み（２）、上位ページ書き込み（３）の実行前に、Ａ分布書き込み（１）が実行される。その後に実行される下位ページ書き込み（２）では、閾値電圧分布Ａを有するメモリセルＭＣに対し、下位ページデータ（ＬＰ）に応じて閾値電圧分布Ｂが与えられる。具体的には、下位ページデータが”１”であれば、当該メモリセルＭＣの閾値電圧分布Ａはそのまま維持され、”０”であれば、閾値電圧分布Ｂを与えるための書き込み動作及び書き込みベリファイ動作が行われる。
【００６１】
上位ページ書き込み（３）は、外部からページバッファ１３のキャッシュメモリＣ０又はＣ１に与えられた上位ページデータと、下位ページデータとに基づいて行われる。図７の方式の場合、下位ページデータ、上位ページデータが共に”１”であれば、当該メモリセルＭＣは、閾値電圧分布Ａのまま維持される。一方、下位ページデータ、上位ページデータがそれぞれ”１”、”０”であれば、当該メモリセルＭＣは、閾値電圧分布Ａから閾値電圧分布Ｄに変化するよう、書き込み動作の対象とされる。
【００６２】
また、下位ページデータ、上位ページデータがいずれも”０”であれば、当該メモリセルＭＣは、既に下位ページ書き込みにより閾値電圧分布Ｂを与えられているので、更に書き込み動作を行って、閾値電圧分部Ｂから閾値電圧分布Ｃに変化させられる。一方、下位ページデータ、上位ページデータがそれぞれ”０”、”１”であれば、当該メモリセルＭＣは、既に下位ページ書き込みにより閾値電圧分布Ｂを与えられているので、そのまま閾値電圧分布Ｂを維持される。
【００６３】
このように、本実施の形態では、図６の書き込み方式、図７の書き込み方式、又はこれ以外の書き込み方式のいずれが採られる場合でも、通常のデータ書き込み動作に先立って、消去動作後の閾値電圧分布Ｅから閾値電圧分布Ａに変化させるためのＡ分布書き込み動作が実行される。このＡ分布書き込み動作は、少なくとも通常の書き込み動作（閾値電圧分布Ａ〜Ｄ、又は中間分布ＬＭなど、消去状態以外の閾値電圧分布を与えるための動作）の対象とされるメモリセルＭＣｎに隣接するメモリセルＭＣｎ＋１を対象として実行される。その理由を、図８を参照して説明する。
【００６４】
図８に示すように、例えばワード線ＷＬ６に沿って形成されたメモリセルＭＣ６に対しては、閾値電圧分布Ａ，Ｂ，Ｃ又はＤのいずれかを与えるよう書き込み動作が実行される一方、隣接メモリセルＭＣ５及びＭＣ７には書き込み動作が実行されず、閾値電圧分布Ｅが維持されると仮定する。
【００６５】
このとき、メモリセルＭＣ６の電荷蓄積膜４４ｂには電子（ｅ）が捕捉されている。一方、メモリセルＭＣ５、ＭＣ７にはホール（ｈ、正孔）が捕捉されている。１つのメモリストリングＭＳにおいて電荷蓄積膜４４ｂがメモリセルＭＣ間（層間絶縁膜４２の側部）でも分断されず連続している構造を有する不揮発性半導体記憶装置では、データ書き込み動作後長期間が経過すると、ホール及び電子が移動してホールと電子の再結合が起こり、これによりメモリセルＭＣに保持されたデータの変動（データ化け）が生じる虞がある。このため、少なくとも何らかのデータが書き込み済みのメモリセルＭＣｎに隣接するメモリセルＭＣｎ＋１を、閾値電圧分布Ｅを保持させたまま放置することは望ましくない。
【００６６】
そこで、本実施の形態では、図９に示すように、書き込み対象のメモリセルＭＣ６において閾値電圧分布Ａ，Ｂ，Ｃ，Ｄ又は中間分布ＬＭを与える書き込み動作を実行した場合には、これに隣接するメモリセルＭＣ５、ＭＣ７の閾値電圧分布を正の分布にする必要がある。すなわち、メモリセルＭＣ５及びＭＣ７に対して、閾値電圧分布ＥをＡに変化させるＡ分布書き込み動作を実行する。この動作を行うことにより、メモリセルＭＣ５、ＭＣ７の電荷蓄積膜４４ｂには、ホール（ｈ）に変わり少量の電子（ｅ）が保持される。その結果、メモリセルＭＣ５乃至ＭＣ７には、電子（ｅ）が捕捉される。したがって、ホールと電子の再結合によるデータの変動が生じる虞を抑制することができる。
【００６７】
次に、本実施形態における不揮発性半導体記憶装置の書き込み動作を、図１０Ａ〜図１０Ｂを参照して説明する。この書き込み動作は、図９の原理を用いた書き込み動作である。ワード線ＷＬ０に、中間分布ＬＭを書き込む動作を含む書き込み動作を実行する場合を例にとって説明する。ただし、ワード線ＷＬ０には、既にＡ分布書き込みにより、閾値電圧分布Ａが書き込み済み（Ａｌｒｅａｄｙ ｐｒｏｇｒａｍｍｅｄ）であるものとして説明する（図１０Ａの（ｉ））。
【００６８】
なお、この実施の形態においては、制御回路１５から、図１０Ａ〜図１０Ｃに示すようなトゥルーレディ／ビジー信号（以下、「トゥルーＲＢＢ」と称する）、及びキャッシュレディ／ビジー信号（以下、「キャッシュＲＢＢ」と称する）が発せられる。これら信号に基づき書き込みデータの取り込みが行われる。トゥルーＲＢＢは、メモリセルアレイ１１において各種動作（読み出し動作、書き込み動作、消去動作など）が実行中か否かを示している。キャッシュＲＢＢは、キャッシュメモリＣ０〜Ｃ２が外部から新たなデータを取り込み可能な状態にあるか否かを示している。なお、図１０Ａ、図１０Ｂでは、２つのプレーンｐｌａｎｅ０、ｐｌａｎｅ１に対して連続して書き込みデータをロードして同時にデータ書き込みを実行する例を示している。
【００６９】
ワード線ＷＬ０に書き込みを行う場合、まず、時刻Ｔ０〜Ｔ１において、コマンドＣｍｄ０と共に、プレーンｐｌａｎｅ０のワード線ＷＬ０のアドレスを示すアドレスデータ（Ａｄｄ）、及び書き込むべき下位ページデータ（ＬＰ）が外部から入出力回路１６に入力される。入力された下位ページデータは、制御回路１５の制御を受けて、適宜入出力回路１６からキャッシュメモリＣ０にデータロード（ＤＬ）される。なお、コマンドＣｍｄ１「１１ｈ」は、複数ページのデータを同時に書き込む動作を前提として、後続のページのデータロードを可能にするための擬似的な書き込み実行コマンドである。次のページのデータロードを可能にするためには、キャッシュＲＢＢは“Ｈ”でなければならないので、トゥルーＲＢＢ、キャッシュＲＢＢは、時刻Ｔ１で所定の期間”Ｌ”となった後、再び時刻Ｔ２で”Ｈ”となる。もし、４プレーン構成の半導体記憶装置で４プレーン同時書き込み動作を行う場合には、コマンドＣｍｄ１「１１ｈ」を３回発行して、４ページ分のデータロードを行うことになる。
【００７０】
時刻Ｔ３〜Ｔ４では、コマンドＣｏｍｄ０と共にプレーンｐｌａｎｅ１のワード線ＷＬ０のアドレスデータ（Ａｄｄ）、及び書き込むべき下位ページデータ（ＬＰ）が入出力回路１６に入力される。入力された書き込みデータは順次キャッシュメモリＣ０にデータロード（ＤＬ）される。なお、図１０Ａにおいて、コマンド「１５ｈ」は、一連の書き込みデータの取り込みが一旦終了されることを示している。
【００７１】
コマンド１５ｈが入力されると、その後時刻Ｔ４でトゥルーＲＢＢ、及びキャッシュＲＢＢが所定の期間”Ｌ”となった後、時刻Ｔ５で再びキャッシュＲＢＢのみが”Ｈ”に戻る。すなわち、トゥルーＲＢＢは“Ｌ”のままである。これに従い、時刻Ｔ４〜Ｔ７では、キャッシュメモリＣ０に取り込まれた下位ページデータ（ＬＰ）が、キャッシュメモリＣ１に転送される。時刻Ｔ４から、隣接するワード線ＷＬ１に対するＡ分布書き込み動作が開始される（図１０Ａの（ｉｉ）の矢印）。ワード線ＷＬ１へのＡ分布書き込み動作が例えば時刻Ｔ６で終了すると、その時刻Ｔ６以降にワード線ＷＬ０への下位ページデータ書き込み（ＬＰｐｒｏ）が開始される（図１０Ａの（ｉｉｉ）の矢印）。すなわち、ワード線ＷＬ１へのＡ分布書き込み動作の完了した後に、下位ページデータ（ＬＰ）に基づき、プレーンｐｌａｎｅ０、プレーンｐｌａｎｅ１のワード線ＷＬ０に対する下位ページデータ書き込みが開始される。
ワード線ＷＬ０に対する下位ページデータ書き込みによって、メモリセルＭＣ０には、中間分布ＬＭ又は閾値電圧分布Ａが与えられる。書き込み動作の段階で必要とされるデータは、キャッシュメモリＣ２に一時的に一時保持データｔｅｍｐとして格納される。なお、ワード線ＷＬ１へのＡ分布書き込み動作を開始する前に、ワード線ＷＬ１について格納されているＡフラグデータを読み出し、Ａ分布書き込み動作が必要か否かを判定する動作が実行されてもよい。
【００７２】
時刻Ｔ７においてワード線ＷＬ０に対する下位ページ書き込みが終わると、続いて時刻Ｔ８〜Ｔ１２において、プレーンｐｌａｎｅ０、プレーンｐｌａｎｅ１のワード線ＷＬ０に書き込むべき上位ページデータ（ＵＰ）が入出力回路１６に取り込まれ、その後キャッシュメモリＣ０にデータロードされる。時刻Ｔ８〜Ｔ９でプレーンｐｌａｎｅ０に書き込む上位ページデータ（ＵＰ）が入出力回路１６に取り込まれ、その後時刻Ｔ１１〜Ｔ１２でプレーンｐｌａｎｅ１に書き込む上位ページデータ（ＵＰ）が入出力回路１６に取り込まれ、適宜キャッシュメモリＣ０に転送される。
【００７３】
キャッシュメモリＣ０への上位ページデータ（ＵＰ）のデータロードが終了し、トゥルーＲＢＢ及びキャッシュＲＢＢが時刻Ｔ１２で”Ｌ”になると、ワード線ＷＬ０に対する上位ページ書き込みが開始される。なお、時刻Ｔ１３において、閾値電圧分布Ｂまでの書き込みが終了すると、下位ページデータ（ＬＰ）は不要となるので、キャッシュメモリＣ１に格納されていた下位ページデータ（ＬＰ）は消去され、代わりにキャッシュメモリＣ０に格納されていた上位ページデータ（ＵＰ）がキャッシュメモリＣ１に転送される。その後、閾値電圧分布Ｃ，Ｄまでの書き込み動作が夫々時刻Ｔ１４、Ｔ１５で終了すると、キャッシュメモリＣ１に格納されていた上位ページデータも消去される。以上の動作により、隣接ワード線ＷＬ１へのＡ分布書き込み動作を含むワード線ＷＬ０への書き込み動作が終了する。
【００７４】
以上、図１０Ａ、図１０Ｂを参照して、ワード線ＷＬ０に対する書き込み動作に先立って、Ａ分布書き込み動作を隣接ワード線ＷＬ１に対し実行する例を説明した。同様にして、他のワード線ＷＬｎ（Ｎ≧２）に対する書き込みに先立って、Ａ分布書き込み動作を隣接するワード線ＷＬn＋１に沿って形成されるメモリセルＭＣｎ＋１に対し実行することができる。ワード線ＷＬ０，１，２…のようにワード線ＷＬの昇降順に書き込みが実行される場合には、これに隣接するワード線ＷＬｎ−１には、既にＡ分布書き込み動作又は書き込み動作が実行されている。したがって、ワード線ＷＬｎに対する書き込み動作を開始する前に、ワード線ＷＬｎ＋１にＡ分布書き込み動作を実行すれば、ワード線ＷＬｎに沿って形成されたメモリセルＭＣｎでのデータ変動を抑制することができる。
図１１Ａ、図１１Ｂは、図７に示す書き込み方法を実行した場合の例を示している。それ以外は図１０Ａ、図１０Ｂと同様である。
【００７５】
［第２の実施の形態］
次に、図１２Ａ、図１２Ｂ及び図１２Ｃを参照して、第２の実施の形態に係る不揮発性半導体記憶装置を説明する。第２の実施の形態に係る不揮発性半導体記憶装置は、第１の実施の形態に係る不揮発性半導体記憶装置に対して、ワード線ＷＬ０、ＷＬ１に対し連続的に書き込み動作を実行する書き込み動作である点で相違し、その他の構成などについては同様であり、詳細な説明は省略する。なお、説明の便宜上、ワード線ＷＬ０には、既にＡ分布書き込みにより、閾値電圧分布Ａが書き込み済みであるものとして説明する（図１２Ａの（ｉ））。
【００７６】
この図１２Ａ、図１２Ｂ及び図１２Ｃでは、ワード線ＷＬ０に対する書き込み動作において、ワード線ＷＬ０に書き込むべき下位ページデータ（ＬＰ）、上位ページデータ（ＵＰ）を連続して入出回路１６に取り込み、更にキャッシュメモリＣ０、Ｃ１にデータロードする。
時刻Ｔ０〜Ｔ１において、プレーンｐｌａｎｅ０のワード線ＷＬ０に沿って形成されたメモリセルＭＣ０に書き込むべき下位ページデータがデータロードされる。また、前述と同様にダミー書き込みコマンドＣｍｄ１を経て、時刻Ｔ３〜Ｔ４において、プレーンｐｌａｎｅ１のワード線ＷＬ０に沿って形成されたメモリセルＭＣ０に書き込むべき下位ページデータ（ＬＰ）がデータロードされる。時刻Ｔ４においてキャッシュ書き込み実行コマンドＣｍｄ２が発行されると、この時点では、ページバッファ１３に空き領域があるためキャッシュメモリＣ０にロードされたデータをすぐにキャッシュメモリＣ１に転送することができる。したがって、キャッシュメモリＣ０は、そのデータ転送の終了後に次のデータロードが受け付けられる状態になるので、キャッシュＲＢＢは時刻Ｔ５で”Ｈ”になる。それによって、時刻Ｔ６〜Ｔ７において、プレーンｐｌａｎｅ０のワード線ＷＬ０に沿って形成されたメモリセルＭＣ０に書き込むべき上位ページデータ（ＵＰ）がデータロードされる。また、前述と同様、ダミー書き込みコマンドＣｍｄ１を経て、時刻Ｔ９〜Ｔ１０において、プレーンｐｌａｎｅ１のワード線ＷＬ０に沿って形成されたメモリセルＭＣ０に書き込むべき上位ページデータ（ＵＰ）がデータロードされる。
【００７７】
一方、書き込み対象であるワード線ＷＬ０に隣接するワード線ＷＬ１に沿って形成されたメモリセルＭＣ１に対するＡ分布書き込み動作は、キャッシュ書き込みコマンドＣｍｄ２が発行されたＴ４以降に開始されている。（図１２Ａの時刻Ｔ４〜、Ａｐｒｏ＿ｎｅｘｔ、（ｉｉ）の矢印）。そして、このＡ分布書き込みが時刻Ｔ１１で完了する場合、上位ページデータ（ＵＰ）のデータロードとその上位ページデータ（ＵＰ）に対するキャッシュ書き込みコマンドＣｍｄ２は時刻Ｔ１０ですでに発行済みの状態となっている。制御回路１５は、Ａ分布書き込みが終了した時点で、次の書き込み実行コマンドが発行されているか否かによって、本来の選択ワード線ＷＬ０への書き込み方法を変更する。この場合は、次のキャッシュ書き込みコマンドＣｍｄ２が発行されており、下位ページデータ（ＬＰ）と上位ページデータ（ＵＰ）の両方が既にキャッシュメモリＣ０、Ｃ１に格納済みであるので、最終的な書き込み先をすべて特定できる状態にある。したがって、下位ページデータ書き込みと上位ページデータ書き込みを時間的に分けて書き込む必要がなくなり、閾値電圧分布Ａ〜Ｄを同時に書き上げる書き込み動作（以下、このような書き込み動作を「フルシーケンス書き込み」と称する）を実行することができる。図６に基づく書き込み制御方法においては、上位ページ書き込み動作により、閾値電圧分布Ａから、他の全ての閾値電圧分布Ｂ，Ｃ，Ｄへの書き込みを行う。このため、図６の書き込み制御方法を実行する場合においては、フルシーケンス書き込みに要する時間は、上位ページ書き込みに要する時間とほぼ同じである。したがって、通常通りに下位ページ書き込み動作を行ってから上位ページ書き込み動作を実行する手順を踏むと、下位ページ書き込み動作を行う時間が余分な書き込み時間として見えてしまう。言い換えると、通常、下位ページ書き込み動作の時間と上位ページ書き込み動作の時間の両者が合計の書き込み時間として必要とされる。しかし、本実施形態のように、Ａ分布書き込み動作を下位ページ書き込み動作に先立って行うことによって、フルシーケンス書き込み動作が実行できるようになり、下位ページ書き込み時間を省略できる時短効果が得られる。
第１の実施形態と比べると、後続の書き込みデータのロード時間を内部動作（この場合隣接ワード線ＷＬ１に沿って形成されるメモリセルＭＣ１に対するＡ分布書き込み）中に行うことによる通常のキャッシュ書き込み動作の時短効果に加えて、内部動作時間（Ａ分布書き込み時間と本来の選択ワード線ＷＬ０への書き込み時間）を短縮することができる。
【００７８】
このフルシーケンス書き込み（ＦＳｐｒｏ）が進行し、閾値電圧分布Ｂまでの書き込みが例えば時刻Ｔ１２において完了すると、下位ページデータ（ＬＰ）はもはや不要であるので、キャッシュメモリＣ１から消去され、代わりに上位ページデータ（ＵＰ）がキャッシュメモリＣ１に転送され、キャッシュメモリＣ０は次のデータロードを受け付けられる状態になる。
【００７９】
キャッシュメモリＣ０が時刻Ｔ１２で利用可能になると、図１２Ｂに示すように、隣接ワード線ＷＬ１に書き込むべき下位ページデータ（ＬＰ）の入出力回路１６への取り込みが、時刻Ｔ１３から開始される。図１２Ｂの例では、時刻Ｔ１３〜Ｔ１４において、プレーンｐｌａｎｅ０のワード線ＷＬ１に沿って形成されたメモリセルＭＣ１に書き込むべき下位ページデータ（ＬＰ）が取り込まれる。また、時刻Ｔ１６〜Ｔ１７において、プレーンｐｌａｎｅ１のワード線ＷＬ１に沿って形成されたメモリセルＭＣ１に書き込むべき下位ページデータ（ＬＰ）が取り込まれる。
ここで時刻Ｔ１７では、キャッシュ書き込みコマンドＣｍｄ２が発行されているが、時刻Ｔ１８までは、ページバッファ１３が埋まっているために、キャッシュＲＢＢは”Ｌ”でビジー状態となっている。時刻Ｔ１８において、ワード線ＷＬ０に沿ったメモリセルＭＣ０に対する上位ページデータ書き込み動作が閾値電圧分布Ｃまで終了すると（ＣＥ）、その後に必要な情報は、閾値電圧分布Ｄに書くか否かだけの情報となるので、それまで使用されていたキャッシュメモリＣ１の内容（ワード線ＷＬ０用の上位ページデータ）を別のデータに書き換えてよい状態になる。よって、キャッシュメモリＣ１には、キャッシュメモリＣ０に格納されているワード線ＷＬ１用の下位ページデータ（ＬＰ）が転送されて、キャッシュメモリＣ０は再び利用可能な状態になる。従って、時刻Ｔ１８においてキャッシュＲＢＢも”Ｈ”になる。
したがって、時刻Ｔ１９〜Ｔ２０において、プレーンｐｌａｎｅ０のワード線ＷＬ１に沿って形成されたメモリセルＭＣ１に書き込むべき上位ページデータ（ＵＰ）が取り込まれる。また、時刻Ｔ２２〜Ｔ２３において、プレーンｐｌａｎｅ１のワード線ＷＬ１に沿って形成されたメモリセルＭＣ１に書き込むべき上位ページデータ（ＵＰ）が取り込まれる。
【００８０】
こうして、ワード線ＷＬ１に沿って形成されたメモリセルＭＣ１に書き込むための下位ページデータ（ＬＰ）、上位ページデータ（ＵＰ）が、それぞれキャッシュメモリＣ０、Ｃ１に格納される。図１２Ｃに示すように、制御回路１５は、ワード線ＷＬ０に沿って形成されたメモリセルＭＣ０に対する書き込み動作が、例えば時刻Ｔ２４に閾値電圧分布Ｄまで全て終了すると、ワード線ＷＬ１に対する書き込み動作を開始する前に、時刻Ｔ２４において、ワード線ＷＬ１に隣接するワード線ＷＬ２に沿って形成されたメモリセルＭＣ２に対するＡ分布書き込み動作が開始される（Ａｐｒｏ＿ｎｅｘｔ）。その後、ワード線ＷＬ０に沿って形成されたメモリセルＭＣ０におけるのと同様に、上述したフルシーケンス書き込み動作を、時刻Ｔ２５から開始する（図１２Ｃ参照）。
【００８１】
この図１２Ｂのように、あるワード線ＷＬｎに沿って形成されるメモリセルＭＣに書き込むべき下位ページデータのデータロード及び上位ページデータのデータロードが、ひとつ前のワード線ＷＬｎ−１におけるフルシーケンス書き込み動作中に完全に行うことができると、最も書き込み性能を高めることが可能になる。すなわち最もキャッシュ書き込み動作が有効に機能している状態となる。
【００８２】
この第２の実施の形態では、あるワード線ＷＬに対する２ビット／セル方式の書き込み動作において、下位ページデータと上位ページデータを連続して取り込み、下位ページデータの書き込みと上位ページデータの書き込みとを時間的に区別せず同時に行うフルシーケンス書き込みを実行する。このため、第１の実施の形態に比べ、書き込み動作に要する時間の短縮を図ることができる。また、隣接メモリセルに対するＡ分布書き込み動作が、書き込みデータの取り込みと並行して行われるので、この点においても第１の実施の形態に比べて書き込み動作に要する時間の短縮することが可能である。
【００８３】
図１３Ａ〜図１３Ｃは、第２の実施の形態の第１の変形例に係る書込み動作を示している。この図１３Ａ〜図１３Ｃに示す書込み動作では、図１３Ｂに示すように、時刻Ｔ２３におけるコマンドが「１０ｈ」コマンドとされ、これによりキャッシュＲＢＢは、ワード線ＷＬ１に対する書込み動作が閾値電圧分布Ｄまで終了するまで”Ｌ”（ビジー）に維持される点で、図１２Ａ〜図１２Ｃと異なっている。
【００８４】
図１４Ａ〜図１４Ｃは、第２の実施の形態の第２の変形例に係る書き込み動作を示している。この図１４Ａ〜図１４Ｃでは、図７のような書き込み手順を適用する場合の連続書き込み動作を実行する例を図示している。
図１４Ａの時刻Ｔ６で、キャッシュＲＢＢが”Ｈ”になっていることを識別して、上位ページデータの書き込み処理を開始するように、時間の無駄なく次々にデータロードと書き込みコマンドの発行を続けていくと、図７のような閾値電圧分布の書き込み制御を前提としていても、半導体記憶装置内で実際に実行される動作は、Ａ分布書き込みと前述のフルシーケンス書き込み動作になってしまうので、図１２Ａ〜Ｃと同じ動作になる。
【００８５】
［第３の実施の形態］
次に、図１５Ａ、図１５Ｂを参照して、第３の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図１〜図５に示すのと同様である。ただし、この実施の形態では、図１５Ａ、図１５Ｂに示すように、Ａ分布書き込み動作終了後の書き込み動作の制御方法が、第１の実施の形態とは異なっている。なお、図１０Ａ、図１０Ｂと同様の事項については、説明を省略する。図１５Ａ、図１５Ｂも、ワード線ＷＬ０に沿って形成されたメモリセルＭＣ０に対し書き込み動作を実行する場合を示している。ワード線ＷＬ０には、既にＡ分布書き込みにより、閾値電圧分布Ａが書き込み済みであるものとして説明する（図１５Ａの（ｉ））。
【００８６】
第３の実施の形態の書き込み手順を、図１５Ａ〜Ｃを参照しつつ説明する。時刻Ｔ４までは、第１の実施の形態と略同様である。しかし、この第３の実施の形態では、時刻Ｔ５でキャッシュＲＢＢが”Ｈ”になって次の書き込みデータのデータロードが可能になった後、十分な時間が経過した後の時刻Ｔ６で上位ページデータ（ＵＰ）のデータロードが始まる。このため、２プレーン分（ｐｌａｎｅ０、ｐｌａｎｅ２）の下位ページデータ及び上位ページデータのデータロードが完了してキャッシュ書き込みコマンドが発行される時刻Ｔ１１が、Ａ分布書き込み動作が終了する時刻Ｔ７よりも後になっている。
【００８７】
このように、上位ページデータ（ＵＰ）の取り込みが、ワード線ＷＬ１でのＡ分布書き込み動作の完了（時刻Ｔ７）までに完了しなかった場合には、図１４Ａに示すように、時刻Ｔ７から、上位ページデータ（ＵＰ）のキャッシュメモリＣ０への取り込みの完了を待たずに、格納済みの下位ページデータ（ＬＰ）に基づいて、ワード線ＷＬ０に沿って形成されたメモリセルＭＣ０に対し、下位ページデータ書き込み動作をひとまず開始する（時刻Ｔ７〜Ｔ１１のＬＰｐｒｏ）。図１５Ａのように記載すると、時刻Ｔ７で開始された下位ページ書き込みの後に、上位ページデータ書き込みが実施されることがあたかも予めわかっているかのように見える。だが実際には、Ａ分布書き込み動作が完了する時刻Ｔ７の時点では、時刻Ｔ７の後に上位ページデータ書き込みがあるのか否かも確定しておらず、また上位ページデータ書き込みがあることが確定したとしても、いつ上位ページデータ書き込み動作の実行コマンドが発行される時期などが未確定である。したがって、上位ページデータの書き込み実行コマンドがＡ分布書き込みの終了時刻（Ｔ７）までに入力されなければ、下位ページデータ書き込み（ＬＰｐｒｏ）をひとまず開始することが望ましい。
【００８８】
しかし、上位ページデータ（ＵＰ）のキャッシュメモリＣ０への取り込みが時刻ｔ１１で完了してキャッシュ書き込みコマンドＣｍｄ２（１５ｈコマンド）が発行されると、下位ページデータ（ＬＰ）と上位ページデータ（ＵＰ）とがキャッシュメモリＣ０及びＣ１に揃い、前述のフルシーケンス書き込みが実行できる状態になる。そこで、制御回路１５は、下位ページデータと上位ページデータの両方が揃ってキャッシュ書き込み実行コマンドが発行された状況を識別することができるので、時刻１１になると、実行途中のメモリセルＭＣ０への下位ページデータ書き込み動作（ＬＰｐｒｏ）を中止して、フルシーケンス書き込み（ＦＳｐｒｏ）に移行する。以下、図１５Ｂに示すように、フルシーケンス書き込みが完了するまで、動作を継続する。
【００８９】
このように、本実施の形態では、隣接ワード線ＷＬｎ＋１に沿って形成されたメモリセルへのＡ分布書き込み動作が終了した段階で、上位ページデータがキャッシュメモリに格納されていない場合には、下位ページデータ書き込みをまず開始し、その後上位ページデータと下位ページデータが共に準備でき次第フルシーケンス書き込みに移行できるよう、制御回路１５が構成されている。これにより、本実施形態の不揮発性半導体記憶装置は、第１又は第２の実施形態の中間的な動作状態においても、書き込み動作時間を短縮できるように機能させることができる。
【００９０】
［第４の実施の形態］
次に、図１６〜図１７を参照して、第４の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図１〜図５に示すのと同様である。
【００９１】
この実施の形態は、前述の実施の形態と同様、書き込み対象のワード線ＷＬｎに沿って形成されたメモリセルＭＣｎへの書き込み動作に先立ち、隣接ワード線ＷＬｎ＋１にＡ分布書き込み動作を行うものである。本実施の形態は、前述の実施の形態の特徴に追加的な特徴を有している。すなわち、本実施の形態は、任意の選択ワード線において上位ページの書き込み動作が開始される場合の制御方法に特徴を有している。
【００９２】
図１６は、ある過去の時点でワード線ＷＬ０に沿って形成されたメモリセルＭＣ０に下位ページデータ（ＬＰ）のみが書き込まれた後で、上位ページデータ（ＵＰ）の書き込みが任意のタイミングで開始された場合の動作を示している。このため、ワード線ＷＬ０に沿って形成されたメモリセルＭＣ０には、閾値電圧分布Ａ又は中間分布ＬＭが既に与えられており（図１６の（ｉ））、ワード線ＷＬ１に沿って形成されたメモリセルＭＣ１にも、Ａ分布書き込み動作の結果、閾値電圧分布Ａが既に与えられている（図１６の（ｉ））。
【００９３】
このような状態において、本実施の形態の制御回路１５は、ワード線ＷＬ０に沿って形成されたメモリセルＭＣ０に対する読み出し動作を時刻Ｔ４から開始し（Ｔ＿ＩＤＬ）、読み出したデータを、メモリセルＭＣ０の下位ページデータ（ＬＰ）としてキャッシュメモリＣ１に格納させる。また、これと並行して、ワード線ＷＬ１のＡフラグデータの読み出し動作も実行され、ワード線ＷＬ１にＡ分布書き込み動作が実行済みか否かが判定される。ここで、Ａフラグデータは、この場合ワード線ＷＬ０に沿って形成された所定数のメモリセルに記憶されるデータである。Ａフラグデータは、それぞれのワード線ＷＬにその領域が割り当てられている。ワード線ＷＬ０に沿って形成された所定数のメモリセルにより形成されるＡフラグデータ領域には、ワード線ＷＬ１に沿って形成されたメモリセルＭＣ１における閾値電圧分布Ａの書き込み状態が記憶される。同様に、ワード線ＷＬ１に沿って形成された所定数のメモリセルにより形成されるＡフラグデータ領域には、ワード線ＷＬ２に沿って形成されたメモリセルＭＣ２における閾値電圧分布Ａの書き込み状態が記憶される。すなわち、選択されたワード線ＷＬｎのＡフラグデータ領域には、そのワード線ＷＬｎより後にデータ書き込みが行われる隣のワード線ＷＬｎ＋１に沿ったメモリセルＭＣｎ＋１における閾値電圧分布Ａの書き込み状態が記憶される。
【００９４】
Ａフラグデータに基づく判定の結果、ワード線ＷＬ１に沿って形成されたメモリセルＭＣ１に対するＡ分布書き込みが未了であれば、メモリセルＭＣ１に対しＡ分布書き込みが行われる。
ワード線ＷＬ１に沿って形成されたメモリセルＭＣ１におけるＡ分布書き込みが実行済みであれば、キャッシュメモリＣ０、Ｃ１に格納された下位ページデータ（ＬＰ）及び上位ページデータ（ＵＰ）に基づき、メモリセルＭＣ０に対する上位ページ書き込み動作（ＵＰｐｒｏ）が開始される（〜時刻Ｔ７）。
図１６においては、上位ページ書き込みがコマンドＣｍｄ３（１０ｈ）で実行されている例が示されているため、キャッシュＲＢＢは時刻Ｔ７まで”Ｌ”とされているが、コマンドＣｍｄ２（１５ｈ）で実行された場合には、図１０Ｂと同じように、閾値電圧分布Ｂまでの書き込みが終了した時点で”Ｈ”とされる。
【００９５】
図１７は、ワード線ＷＬ０に沿って形成されたメモリセルＭＣ０への下位ページデータ（ＬＰ）の書き込みは未了であるにも拘わらず、何らかの理由で上位ページデータ（ＵＰ）が先に入出力回路１６に入力された場合の動作を示している。このため、ワード線ＷＬ０に沿って形成されたメモリセルＭＣ０には、閾値電圧分布Ａのみを有しており、一方、ワード線ＷＬ１に沿って形成されたメモリセルＭＣ１にも、Ａ分布書き込みは未了で、閾値電圧分布Ｅが与えられている（図１７の（ｉ））。
【００９６】
このような状態において、本実施の形態の制御回路１５は、ワード線ＷＬ０に沿って形成されたメモリセルＭＣ０に対する読み出し動作を時刻Ｔ４から開始し（Ｔ＿ＩＤＬ）、読み出したデータを、メモリセルＭＣ０の下位ページデータ（ＬＰ）としてキャッシュメモリＣ１に格納させる。また、これと並行して、ワード線ＷＬ１のＡフラグデータの読み出し動作も実行され、ワード線ＷＬ１にＡ分布書き込み動作が実行済みか否かが判定される。
【００９７】
ワード線ＷＬ１に対するＡ分布書き込みが未了であれば、Ａ分布書き込みが実行される（図１７の（ｉｉ））。
Ａ分布書き込みの完了後、ワード線ＷＬ０に対し、上位ページデータのみに基づく書き込み動作が実行される。上位ページデータが”１”であれば、閾値電圧分布Ａを維持すべくメモリセルＭＣ０に対する書き込みは禁止される。一方、上位ページデータが”０”であれば、閾値電圧分布ＡをＢに変化させる書き込み動作が実行される。
【００９８】
このように、本実施の形態によれば、何らかの理由により隣のワード線にＡ分布書き込みが行われていない状態で上位ページ書き込みが行われる場合にも、上記の実施の形態と同様の効果を得つつ書き込み動作を完了することができる。
【００９９】
［第５の実施の形態］
次に、図１８Ａ〜Ｃを参照して、第５の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図１〜図５に示すのと同様である。
【０１００】
この実施の形態は、前述の第１乃至第４の実施の形態と異なり、書き込み対象のメモリセルＭＣｎに対するデータ書き込み動作の少なくとも一部を実行した後に、これに隣接するメモリセルＭＣｎ＋１にＡ分布書き込み動作を実行する（以下では、第１乃至第４の実施の形態を「先書き」方式と呼び、第５実施形態を「後書き」方式と呼ぶ）。
【０１０１】
図１８Ａに示すように、時刻Ｔ５までは第１の実施の形態と同様に、プレーンｐｌａｎｅ０、ｐｌａｎｅ１のワード線ＷＬ０に沿って形成されたメモリセルＭＣ０に与えるべき下位ページデータ（ＬＰ）が取り込まれる。その後、時刻Ｔ４では、この下位ページデータに基づく下位ページデータ書き込み（ＬＰｐｒｏ）が開始され（図１８Ａの（ｉｉ））、この終了後、時刻Ｔ６において、隣接ワード線ＷＬ１に沿って形成されたメモリセルＭＣ１のためのＡ分布書き込み動作（Ａｐｒｏ＿ｎｅｘｔ）が開始される（図１８Ａの（ｉｉｉ））。
【０１０２】
その後、Ａ分布書き込み動作が時刻Ｔ７で終了すると、時刻Ｔ８〜Ｔ１２において、プレーンｐｌａｎｅ０、ｐｌａｎｅ１のワード線ＷＬ０に沿って形成されたメモリセルＭＣ０に与えるべき上位ページデータ（ＵＰ）が取り込まれる。以下、第１の実施の形態と略同様にして、上位ページデータ書き込み（ＵＰｐｒｏ）が実行される（図１８Ｂの（ｉｖ））。
なお、図１８Ｂでは、時刻Ｔ１２でコマンドＣｍｄ３(１０ｈ)を用いて書き込み動作を行っているが、コマンドＣｍｄ２(１５ｈ)を用いて書き込み動作を行ってもよい。その場合にはキャッシュＲＢＢの波形が変化し、閾値電圧分布Ｂまでの書き込みが終了した後の時刻Ｔ１３でキャッシュＲＢＢが”Ｈ”となる。
【０１０３】
このように、この第５の実施の形態では、前述の実施の形態の「先書き」方式と異なり、書き込み対象のワード線ＷＬｎに対する書き込み動作を少なくとも一部完了した後に、隣接ワード線ＷＬｎ＋１に対するＡ分布書き込み動作を開始する「後書き」方式を採用している。このような後書き方式の手順でも、第１の実施の形態と同様の効果を得ることができる。
【０１０４】
［第６の実施の形態］
次に、図１９Ａ、図１９Ｂ及び図１９Ｃを参照して、第６の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図１〜図５に示すのと同様である。この実施の形態も、第６の実施の形態と同様に、書き込み対象のメモリセルＭＣｎに対するデータ書き込み動作の少なくとも一部を実行した後に、これに隣接するメモリセルＭＣｎ＋１にＡ分布書き込み動作を実行する「後書き」方式を採用している。
【０１０５】
以下、図１９Ａ〜Ｃを参照して、第６の実施の形態の書き込み動作を説明する。図１９Ａ〜Ｃは、ワード線ＷＬ０、ＷＬ１に書き込み動作を実行する場合を示している。ワード線ＷＬ０には、既にＡ分布書き込みにより、閾値電圧分布Ａが書き込み済みであるものとして説明する（図１９Ａの（ｉ））。
【０１０６】
図１９Ａでは、第２の実施の形態と同様に、時刻Ｔ０〜Ｔ１０の間に、ワード線ＷＬ０に沿って形成されたメモリセルＭＣ０に書き込まれるべき下位ページデータ（ＬＰ）と上位ページデータ（ＵＰ）の取り込みをキャッシュ書き込みコマンドを用いて連続的に行う場合を示している。
時刻Ｔ４では、下位ページデータ（ＬＰ）のキャッシュ書き込みコマンドＣｍｄ２が発行されるため、後続の上位ページデータ（ＬＰ）がキャッシュメモリＣ０に格納されるのを待たずに、メモリセルＭＣ０への下位ページデータ書き込み（ＬＰｐｒｏ）が開始される。（図１９Ａの（ｉｉ）の矢印）。
【０１０７】
そして、時刻Ｔ１０において、上位ページデータ（ＵＰ）がキャッシュメモリＣ０に格納されキャッシュ書き込みコマンドＣｍｄ２が発行されると、制御回路１５は、下位ページデータ書き込みを中止して、下位ページデータ及び上位ページデータの両方を用いたフルシーケンス書き込み動作（ＦＳｐｒｏ）に移行する（図１９Ａの（ｉｉｉ）の矢印）。このように、この実施の形態では、下位ページデータのみがキャッシュメモリＣ０に準備出来た時点で下位ページデータ書き込み（ＬＰｐｒｏ）をひとまず開始し、下位ページデータと上位ページデータの両方が揃った時点で下位ページデータ書き込み動作を中止しフルシーケンス書き込みを開始している。
【０１０８】
このワード線ＷＬ０へのフルシーケンス書き込みが進行し、閾値電圧分布Ｂまでの書き込みが例えば時刻Ｔ１１において完了すると、下位ページデータ（ＬＰ）はもはや不要であるので、下位ページデータ（ＬＰ）はキャッシュメモリＣ１から消去され、代わりに上位ページデータ（ＵＰ）がキャッシュメモリＣ１に転送され、キャッシュメモリＣ０は次のデータロードを受け付けられる状態となる。
【０１０９】
キャッシュメモリＣ０が時刻Ｔ１１でデータロードが可能な状態になると、図１９Ｂに示すように、隣接ワード線ＷＬ１に書き込むべき下位ページデータ（ＬＰ）が入出力回路１６を介してキャッシュメモリＣ０にロードされる。時刻Ｔ１６でキャッシュ書き込みコマンドＣｍｄ２(１５ｈ)が発行されると、キャッシュＲＢＢは閾値電圧分布Ｃまでの書き込みが終わる時刻Ｔ１７までは、キャッシュメモリＣ０，Ｃ１が占有された状態になるため”Ｌ”となる。
【０１１０】
時刻Ｔ１７において、ワード線ＷＬ０に対する上位ページデータ書き込み動作が閾値電圧分布Ｃまで終了すると、ワード線ＷＬ０の上位ページデータ（ＵＰ）はキャッシュメモリＣ１から消去され、代わりにキャッシュメモリＣ０に格納されているワード線ＷＬ１用の下位ページデータ（ＬＰ）が、キャッシュメモリＣ０からＣ１に転送される。それによってキャッシュメモリＣ０へのデータロードが可能な状態になるので、キャッシュＲＢＢが”Ｈ”になった後の時刻Ｔ１８から、ワード線ＷＬ１用の上位ページデータ（ＵＰ）が、入出力回路１６を介してロードされ、時刻Ｔ２２でキャッシュ書き込みコマンドｃｍｄ２（１５ｈ）が発行される。
【０１１１】
こうして、ワード線ＷＬ１に沿って形成されたメモリセルＭＣ１に書き込むための下位ページデータ（ＬＰ）、上位ページデータ（ＵＰ）が、それぞれキャッシュメモリＣ０、Ｃ１に格納される。図１９Ｂに示すように、制御回路１５は、ワード線ＷＬ０に沿って形成されたメモリセルＭＣ０に対する書き込み動作が、例えば時刻Ｔ２３に閾値電圧分布Ｄまで全て終了すると、ワード線ＷＬ１に沿って形成されたメモリセルＭＣ１に対する書き込み動作を開始する。本実施の形態の動作の場合、時刻Ｔ２３では、ワード線ＷＬ１に沿って形成されたメモリセルＭＣ１に対するＡ分布書き込み動作は未だ実行されていない。そこで、本実施の形態では、時刻Ｔ２３から、閾値電圧分布Ａを書き込むＡ分布書き込み動作を独立して実行することはせずこれを省略し、代わりに、閾値電圧分布Ａを含む全ての閾値電圧分布に対して途切れることなく書き込みを行うフルシーケンス書き込みを行う。（図１９ＢのＦｕｌｌ  ＦＳｐｒｏ）。換言すれば、このフルシーケンス書き込みでは、独立したＡ分布書き込み動作は省略し、得られた下位ページデータ及び上位ページデータに従い、閾値電圧分布Ｅから閾値電圧分布Ａ〜Ｄを１度に書き上げる制御を実行する。
【０１１２】
図１９Ｃに示すように、メモリセルＭＣ１に対する、Ａ分布書き込みを含むフルシーケンス書き込み（別個独立のＡ分布書き込み動作は省略されたフルシーケンス書き込み動作）が時刻Ｔ２７において完了すると、次いで時刻Ｔ２７においてワード線ＷＬ２に沿って形成されたメモリセルＭＣ２に対し、Ａ書き込み動作が実行される（図１９Ｃの（ｖ））。これにより、メモリセルＭＣ１での保持データの変動を回避することが可能になる。
なお、図１９Ｂの時刻Ｔ２２において、書き込みの実行コマンドがＣｍｄ３(１０ｈ)ではなく、Ｃｍｄ２（１５ｈ）であった場合には、キャッシュメモリへのデータロードが可能になり次第キャッシュＲＢＢが””Ｈ”になって、後続のデータロードおよび書き込みコマンドを受け付けられるように制御される。
【０１１３】
本実施の形態は、図１８Ａ〜図１８Ｂに示す第５の実施の形態と比べると、チップ外部からみた動作制御の違いは、ワード線ＷＬ０に沿って形成されたメモリセルＭＣ０に対する上位ページデータの書き込みを始めるタイミングが変更されているだけである。しかし、本実施の形態（図１９Ａ〜Ｃ）では、上位ページデータのキャッシュ書き込み実行コマンドＣｍｄ２（１５ｈ）が、下位ページ書き込み動作（ＬＰｐｒｏ）中（時刻Ｔ１０）に発行される。これにより、図１８Ａでは、メモリセルＭＣ０に対する下位ページデータ書き込み動作（ＬＰｐｒｏ）の後にメモリセルＭＣ１に対するＡ分布書き込み動作（Ａｐｒｏ＿ｎｅｘｔ）が行われるのに対し、図１９Ａ〜Ｃでは、メモリセルＭＣ０に対する上位ページ書き込み（ＵＰｐｒｏ）の後にメモリセルＭＣ１に対するＡ分布書き込み動作が持ち越されている。その結果、メモリセルＭＣ０に対する下位ページ書き込み動作は、下位ページと上位ページとを同時に書き込む、高効率のフルシーケンス書き込みに置き換えれ（時刻Ｔ１０）。また、後回しにされたメモリセルＭＣ１へのＡ分布書き込み動作は、キャッシュ書き込みの仕組みを有効に利用して時間の無駄なくデータロードが行われた同じメモリセルＭＣ１への下位ページデータと上位ページデータの書き込みと共に、連続して行われる。
本実施の形態によれば、上記の実施の形態と同様の効果を得ることが出来る他、Ａ分布書き込みをデータ書き込みのフルシーケンス書き込みの中に取り込んで（含めて）連続書き込みすることが可能になり、書き込み時間を一層短縮することができる。
【０１１４】
［第７の実施の形態］
次に、図２０Ａ、図２０Ｂ及び図２０Ｃを参照して、第７の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図１〜図５に示すのと同様である。この実施の形態も、第６の実施の形態と同様に、書き込み対象のメモリセルＭＣｎに対するデータ書き込み動作の少なくとも一部を実行した後に、これに隣接するメモリセルＭＣｎ＋１にＡ分布書き込み動作を実行する「後書き方式」を採用している。
【０１１５】
以下、図２０Ａ〜Ｃを参照して、第７の実施の形態の書き込み動作を説明する。時刻Ｔ２３までの動作は、第６の実施の形態と略同様である。異なる点は、時刻Ｔ２３の後、ワード線ＷＬ１に沿って形成されたメモリセルＭＣ１にＡ分布書き込み動作（ＡＰｒｏ＿ｎｅｘｔ）を実行し、その完了後に下位ページデータ及び上位ページデータに基づくフルシーケンス書き込みを実行する点である。この実施の形態の場合、閾値電圧分布Ａが、他の閾値電圧分布Ｂ，Ｃ，Ｄとは別個の工程で書き込まれるため、第６の実施の形態に比べ、閾値電圧分布Ａの分布幅を、閾値電圧分布Ｂ，Ｃ，Ｄとは独立して制御することができる。閾値電圧分布Ａは、閾値電圧分布Ｂ，Ｃ，Ｄと比較して分布幅を広くできるため、早い書き込み完了が可能な電圧制御方法を独自に採用できる。その結果、全体として書き込み動作に要する時間を短縮することができる。
【０１１６】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上記の実施の形態では、２ビット／セルの書き込み方式を実行する場合の動作例を説明したが、３ビット以上の複数ビットを１つのメモリセルに保持する場合にも、同様の動作例が適用可能であることは明らかである。１ビットのデータを１つのメモリセルに保持する場合にも下記の実施の形態が適用可能である。
【符号の説明】
【０１１７】
ＭＳ…メモリストリング、  ＭＴｒ、ＭＴｒ１〜ＭＴｒ８…メモリセル、  ＳＤＴｒ…ドレイン側選択トランジスタ、  ＳＳＴｒ…ソース側選択トランジスタ、  ＢＴｒ…バックゲートトランジスタ、  ２０…基板、  ３０…バックゲート層、  ４０…メモリセル層、  ５０…選択トランジスタ層、  ６０…配線層。
【図１】
0005502773.tif 000002
【図２】
0005502773.tif 000003
【図３】
0005502773.tif 000004
【図４】
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【図５】
0005502773.tif 000006
【図６】
0005502773.tif 000007
【図７】
0005502773.tif 000008
【図８】
0005502773.tif 000009
【図９】
0005502773.tif 000010
【図１０Ａ】
0005502773.tif 000011
【図１０Ｂ】
0005502773.tif 000012
【図１１Ａ】
0005502773.tif 000013
【図１１Ｂ】
0005502773.tif 000014
【図１２Ａ】
0005502773.tif 000015
【図１２Ｂ】
0005502773.tif 000016
【図１２Ｃ】
0005502773.tif 000017
【図１３Ａ】
0005502773.tif 000018
【図１３Ｂ】
0005502773.tif 000019
【図１３Ｃ】
0005502773.tif 000020
【図１４Ａ】
0005502773.tif 000021
【図１４Ｂ】
0005502773.tif 000022
【図１４Ｃ】
0005502773.tif 000023
【図１５Ａ】
0005502773.tif 000024
【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８Ａ】
0005502773.tif 000028
【図１８Ｂ】
0005502773.tif 000029
【図１９Ａ】
0005502773.tif 000030
【図１９Ｂ】
0005502773.tif 000031
【図１９Ｃ】
0005502773.tif 000032
【図２０Ａ】
0005502773.tif 000033
【図２０Ｂ】
0005502773.tif 000034
【図２０Ｃ】
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