(57)【特許請求の範囲】
【請求項１】
基板上方に形成され、溝を有する層間絶縁膜と、
前記溝に囲まれた前記層間絶縁膜に埋め込まれた導電パターンと、
前記導電パターン上及び前記溝の側壁の少なくとも一部に形成された下部電極と、
前記下部電極の上に形成された遷移金属酸化物膜と、
前記導電パターン上から前記溝の側壁にかけての前記遷移金属酸化物膜の上に形成され、且つ前記溝の部分で分離された上部電極と、を備えたことを特徴とする半導体メモリ装置。
【請求項２】
前記遷移金属酸化物膜は、前記溝の側壁部分での膜厚が、前記導電パターン上での膜厚よりも薄いことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記導電パターンは複数個形成され、前記溝は複数個の前記導電パターンの周囲に格子状に配置されていることを特徴とする請求項１又は２に記載の半導体メモリ装置。
【請求項４】
基板の上方に層間絶縁膜を形成する工程と、
前記絶縁膜に導電パターンを埋め込む工程と、
前記層間絶縁膜の前記導電パターンを囲む部分に溝を形成する工程と、
前記基板の上面に対して斜め上方向から第１の導電材料をスパッタして下部電極を形成する工程と、
前記下部電極の上に遷移金属酸化物膜を形成する工程と、
前記基板の上面に対して斜め上方向から第２の導電材料をスパッタして上部電極を形成する工程と、を有することを特徴とする半導体メモリ装置の製造方法。
【請求項５】
前記遷移金属酸化物膜の形成は、前記溝の側壁部分での堆積速度が、前記層間絶縁膜の上面での堆積速度よりも遅い条件で行われることを特徴とする請求項４に記載の半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗素子を用いた半導体メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ装置として、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等は書き換え回数が無限であるといった特徴を持つ。しかし、これらは揮発性メモリであり、半導体メモリ装置の電源を切ると記憶したデータが消えてしまう。これに対し、フラッシュメモリは不揮発性メモリであり、半導体メモリ装置の電源を切っても記憶したデータを保持しつつけることができるといった特徴を持つ。
【０００３】
近年、電圧の印加により抵抗値が可変的に変化する材料を用いた可変抵抗素子を有する不揮発性の半導体メモリ装置（Resistive Random Access Memory; ＲｅＲＡＭ）が提案されている。このＲｅＲＡＭは、システムＬＳＩ搭載用として、また単体として、フラッシュメモリに換わる不揮発性の半導体メモリ装置として注目されている。
【０００４】
以下、図２５及び図２６を参照しつつ可変抵抗素子の構造及び動作について説明する。ここに、図２５は、可変抵抗素子の構造を示す断面図であり、図２６は、遷移金属酸化物（Transitional Metal Oxide；ＴＭＯ）膜を用いた可変抵抗素子の電流−電圧特性の一例を示すグラフである。
【０００５】
可変抵抗素子２１０は、図２５に示すように、電界の印加によって抵抗値が変化する遷移金属酸化物膜２１２を、電極２１１、２１３で上下から挟んだ構造を有している。遷移金属酸化物膜２１２の材料としては、例えばＴｉＯやＮｉＯ等が知られている。
【０００６】
この可変抵抗素子２１０に、図２６に示すような電圧を印加することで、低抵抗状態と高抵抗状態との間を可逆的に変化させることができる。図２６は、上部電極、遷移金属酸化物、下部電極からなる可変抵抗素子に印加する電圧と、上部電極と下部電極との間に流れる電流値を示す図である。横軸が印加電圧値、縦軸は電流値を表す。まず、初期状態が高抵抗状態の可変抵抗素子２１０の印加電圧を増加させていくと、図２６の矢印Ｔ１に示すように所定の電圧Ｖ1付近に至るまでは高抵抗状態を維持する。ところが、印加電圧がＶ1に達すると、低抵抗状態へ移る。但し、図２６においては、測定器に設けられた電流リミッタにより、電流は２ｍＡに維持される。電流を所定の範囲内に制限しながら、矢印Ｔ２に示すように印加電圧を下げていくと、抵抗効果膜２１２は絶縁破壊されることなく低抵抗状態が維持される。さらに電圧を下げると、矢印Ｔ３に示すように遷移金属酸化物膜２１２の抵抗値に応じた傾きで電流が低下する。
【０００７】
遷移金属酸化物膜２１２は、一度低抵抗状態に変化する所定の電圧Ｖ2以上の電圧を印加するまでは低抵抗状態を維持する。すなわち、矢印Ｔ４に示すように、電圧Ｖ2までの範囲で電圧を増減させても抵抗値が変化せず、電流は印加電圧に対してほぼ直線的に変化する。しかし、所定の電圧Ｖ2以上の電圧を印加すると、矢印Ｔ５に示すように低抵抗状態から高抵抗状態に変化し、遷移金属酸化物膜２１２を流れる電流が急激に低下する。
【０００８】
このように、遷移金属酸化物膜２１２に所定の電圧Ｖ1又はＶ2を超える電圧を印加することで低抵抗状態と高抵抗状態との間を可逆的に変化させることができ、低抵抗状態及び高抵抗状態をそれぞれ“０”又は“１”と対応させれば情報の記憶を行うことができる。
【０００９】
上述の可変抵抗素子２１０の特性が発現する機構については現在のところ明確に解明されてはいない。ただし、可変抵抗素子２１０の低抵抗状態については、図２５の破線部Ｋに示すように、遷移金属酸化物膜２１２中に微細な径の電流パスが形成され、この電流パスを介して局所的な電流が流れるのではないかと考えられている。また、上下の電極２１１及び２１３で挟まれる部分の面積を小さくすることで、電流パスが形成される領域の面積が減少し、可変抵抗素子２１０の特性のばらつきが減少するといった報告も存在する。図２７は、従来の可変抵抗素子を記憶素子とした不揮発性の半導体メモリ装置の構造を示す断面図である。
【００１０】
図２７に示すように、従来の半導体メモリ装置２３０は、トランジスタＴｒ201及びＴｒ202を有している。トランジスタＴｒ201及びＴｒ202のゲート電極２２４は半導体メモリ装置２３０のワード線を兼ね、図２７において、紙面に垂直な方向に伸びる。トランジスタＴｒ201、Ｔｒ202のソース２２３ｂは共通ソース線２２６に接続され、ドレイン２２３ａには導電体２２５ａが接続される。導電体２２５ａの上には、下部電極２１１、遷移金属酸化物膜２１２、上部電極２１３が下から順に積層された可変抵抗素子２１０が記憶素子として形成される。さらに可変抵抗素子２１０の上には導電体２２５ｂが形成され、上方のビット線２２５と接続されている。このような、プラグ上に下部電極が形成される構造はスタック構造とよばれ、ＦｅＲＡＭ（強誘電体メモリ装置）やＭＲＡＭ（磁気メモリ装置）等の他のメモリ装置でも用いられる。導電体２２５ａは、プラグ及び配線層を積層したものであり、ダマシン法で作製される。そして、可変抵抗素子２１０は、構造物２２５ａの上に、順に下部電極２１１となる導電膜と、遷移金属酸化物膜２１２と、上部電極２１３となる導電膜とを成膜し、これらの積層膜をエッチングすることで隣接する素子間の分離を行う。
【非特許文献１】W. W. Zhuang, et.al., "Novell Colossal Magnetoresistive ThinFilm Nonvolatile Resistance Random Access Memory(RRAM)", Electron Devices Meeting, 2002. IEDM Technical Digest, IEEE, December 2002, Page(s) 193-196.
【非特許文献２】I. G. Beak, et.al., "Multi-layer Cross-point Binary Oxide Resistive Memory(OxRRAM) for Post-NAND Storage Application", Electron Devices Meeting, 2005. IEDM Technical Digest, IEEE, December 2005, Page(s) 750-753.
【特許文献１】特開平８−１９５４０１号公報
【特許文献２】特開２００６−２２１９１６号公報
【特許文献３】特開平１１−３２９７４３号公報
【特許文献４】特開昭５９−１８１６４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述したように、可変抵抗素子２１０をスタック構造とした半導体メモリ装置２３０では、隣接する素子同士の分離を行うために、遷移金属酸化物膜２１２、下部電極２１１及び上部電極２１３をエッチングする必要があった。
【００１２】
また、遷移金属酸化物膜２１２の低抵抗状態が上述のような電流パス的な導通メカニズムによるものである場合には、現行の製造プロセスで作製される、例えば１００ｎｍ×１００ｎｍ程度の遷移金属酸化物膜２１２の面積は低抵抗状態が発現している領域よりもはるかに大きいと考えられる。このため、電流パスが遷移金属酸化物膜２１２上のどこに形成されるか不確定であり、特性のバラツキが生じやすいものと考えられる。そこで、可変抵抗素子を用いた半導体メモリ装置及びその製造方法において、特性及び生産性に優れた構造及びそのための製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述の目的は、基板上方に形成され、溝を有する層間絶縁膜と、前記溝に囲まれた前記層間絶縁膜に埋め込まれた導電パターンと、前記導電パターン上及び前記溝の側壁の少なくとも一部に形成された下部電極と、前記下部電極の上に形成された遷移金属酸化物膜と、前記導電パターン上から前記溝の側壁にかけての前記遷移金属酸化物膜の上に形成され、且つ前記溝の部分で分離された上部電極と、を備えたことを特徴とする半導体メモリ装置により達成することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について、添付の図面を参照して説明する。
【００１５】
（第１実施形態）
図１は、本発明の第１実施形態に係る可変抵抗素子を示す断面図である。図２〜図４は、本発明の第１実施形態に係る可変抵抗素子の製造工程を示す断面図である。
【００１６】
本実施形態の可変抵抗素子１０は、下部電極７、遷移金属酸化物膜８及び上部電極９が積層された構造を有している。図１に示すように、層間絶縁膜２には、溝２ａが形成される。可変抵抗素子１０は、層間絶縁膜２のうち、溝２ａが形成されていない平坦部から溝２ａの側壁部分にかけて屈曲するように形成されている。なお、溝２ａで囲われた領域を、凸部２ｂと呼ぶ。図１において、導電パターン４上にバリアメタル層６が形成される。このバリアメタル層６は導電パターン４の構成元素の拡散を防止するためのものであるが、本発明の必須要素ではなく、必要に応じて形成する。可変抵抗素子１０は、下部電極７が導電パターン４とバリアメタル層６を介して電気的に接続され、上部電極９が導電パターン１４と電気的に接続されている。この可変抵抗素子１０は、ＬＳＩ等の半導体装置（図示せず）の適当な高さに形成された導電パターン間に形成されて記憶素子として用いられる。以下、各部について更に説明する。
【００１７】
層間絶縁膜２は、導電パターン４の周囲に形成され、隣接する導電パターン４同士を分離している。層間絶縁膜２は、例えば、厚さ３００ｎｍ程度の酸化シリコン膜よりなる。
【００１８】
導電パターン４はＣｕ等の導電材料が柱状に形成されたものであり、下方に形成された図示しない半導体素子や配線等と接続されている。導電パターン４は、例えば直径１３０ｎｍ程度に形成される。
【００１９】
溝２ａは、導電パターン４の周囲の層間絶縁膜２に形成されている。溝２ａは、例えば幅１３０ｎｍ程度、深さ２５０ｎｍ程度とすることができる。また、凸部２ｂは、例えば一片の幅が１８０ｎｍ程度の矩形状に形成される。
【００２０】
ＳｉＣ膜３は層間絶縁膜２の上に、例えば、厚さ１０ｎｍ程度に形成されており、導電パターン４をダマシン法で形成する際の研磨ストッパとして設けられている。ＳｉＣ膜３は本発明の必須要素ではなく、必要に応じて形成する。
【００２１】
バリアメタル層６は、凸部２ｂから溝２ａの側壁にかけて形成されている。バリアメタル層６は導電パターン４に含まれる導電材料が周辺の層間絶縁膜２等に拡散するのを防止するために設けられ、例えば厚さ１０ｎｍ程度のＴｉ膜とすることができる。隣接するバリアメタル層６同士は、溝２ａの部分で分離されている。
【００２２】
下部電極７は、バリアメタル層６の上に、凸部２ｂの上面から溝２ａの側壁にかけて形成され、隣接する下部電極７間は溝２ａの部分で分離されている。下部電極膜７は、例えば、厚さ１０ｎｍ程度のＰｔよりなる。尚、下部電極７はＩｒ膜等の貴金属膜としてもよい。
【００２３】
下部電極７は、溝２ａの側壁において上端側から下端側までの長さが凸部２ｂ上での幅に比べて短く、例えば上端側から５０ｎｍ程度に形成されている。
【００２４】
遷移金属酸化物（ＴＭＯ：Transitional Metal Oxide）膜８はニッケル酸化膜（ＮｉＯ）膜を含む。なお、遷移金属酸化物膜８はＮｉＯ膜の他にチタン酸化（ＴｉＯ）膜等の電界の印加によって抵抗値が変化する遷移金属酸化物膜又はこれら含んだ積層膜を用いることができる。遷移金属酸化物膜８は、ＮｉＯ膜等の絶縁材料のみの膜である場合には素子毎に分離する必要はなく、図１に示すように遷移金属酸化物膜８は下部電極７及び溝２ａを覆うように全面に形成される。遷移金属酸化物膜８は、凸部２ｂで例えば２０ｎｍ程度と厚く、溝２ａの側壁で例えば１０ｎｍ程度と薄く形成されている。しかし、この点は本発明の必須要件ではない。
【００２５】
上部電極９は、遷移金属酸化物膜８の上に、凸部２ｂの上面から溝２ａの側壁にかけて形成されており、隣接する上部電極９間は溝２ａの底部で分離されている。上部電極９は、例えば厚さ１０ｎｍ程度のＴｉ膜とすることができる。上部電極９にＴｉ膜を用いることで後述する導電パターン１４のバリアメタル層を兼ねることができる。尚、Ｔｉ膜以外にもＰｔ膜やＩｒ等の貴金属材料やこれらを含んだ積層膜を上部電極９としてもよい。
【００２６】
上部電極９は、溝２ａの側壁において上端側から下端側までの長さが凸部２ｂ上での幅に比べて短く、例えば上端側から５０ｎｍ程度に形成されている。
【００２７】
層間絶縁膜１２は、例えば厚さ３００ｎｍ程度の酸化シリコン膜よりなる。
【００２８】
導電パターン１４は、層間絶縁膜１２に埋め込まれており、例えば銅又はこれを含んだ導電材料が、例えば直径１３０ｎｍ程度の柱状に形成されている。導電パターン１４は、導電パターン４の上方に形成されている。
【００２９】
上部電極９は、導電パターン１４を介して例えばビット線等の配線構造（図示せず）と接続され、下部電極７は、導電パターン４を介してトランジスタやダイオード等の半導体素子（図示せず）と接続されて、半導体メモリ装置に用いられる。この場合には、さらに導電パターン４、可変抵抗素子１０及び導電パターン１４を上下方向に複数設けて、可変抵抗素子１０を上下方向に複数個形成した半導体メモリ装置とすることもできる。
【００３０】
上述のように、層間絶縁膜２に形成された溝２ａの部分で、隣接する下部電極７間及び隣接する上部電極９間が分離される。この構造は、後述するように下部電極７及び上部電極９を、エッチング工程を用いずに形成できるので生産性に優れる。
【００３１】
以下、図２〜図４を参照しつつ、第１実施形態の可変抵抗素子１０の製造工程について説明する。
【００３２】
まず、図２（ａ）に示すように、半導体基板１の上方に、酸化シリコンをＣＶＤ（Chemical Vapor Deposition）法で厚さ３００ｎｍ程度堆積させて層間絶縁膜２を形成する。つづいて、層間絶縁膜２の上にＣＶＤ法により厚さ１０ｎｍ程度のＳｉＣ膜３を形成する。
【００３３】
次に、図２（ｂ）に示すように導電パターン４を形成するまでの工程について説明する。導電パターン４はダマシン法で形成される。まず、フォトリソグラフィ法及びエッチングにより配線溝２ｃ形成予定領域上のＳｉＣ膜３及び層間絶縁膜２を除去して導電パターン形成用の溝２ｃを形成する。次に、溝２ｃの内壁からＳｉＣ膜３の上にかけてＴｉ（チタン）をスパッタ法で厚さ１０ｎｍ程度堆積させてバリアメタル層４ａを形成する。続いて、バリアメタル層４ａの上にＣｕ（銅）をスパッタ法で厚さ１０ｎｍ程度堆積させてシード層４ｂを形成する。その後、シード層４ｂの上に電解めっき法によりＣｕを堆積させて溝２ｃを導電層４ｃで埋め込む。次に、層間絶縁膜１２の上の導電層４ｃをＣＭＰ（Chemical Mechanical Polishing）法で研磨して平坦化する。このとき、ＳｉＣ膜３が研磨ストッパ膜となる。
【００３４】
次に、図２（ｃ）に示すように、ＳｉＣ膜３の一部及び導電パターン４の上を覆うようにレジスト膜５を形成する。そしてレジスト膜５をマスクにＳｉＣ膜３及び層間絶縁膜２をエッチングして溝２ａを例えば幅１３０ｎｍ、深さ２５０ｎｍ程度に形成する。その後、レジスト膜５を除去する。
【００３５】
次に、図３（ａ）に示すように、導電パターン４が露出した半導体基板１の上面に例えばＴｉを厚さ１０ｎｍ程度に堆積させてバリアメタル層６を形成する。このバリアメタル層６は、図３（ａ）で矢印に示すように半導体基板１の上面に対して斜め上方向からスパッタすることで行う。斜め上方向からのスパッタにより、溝２ａにバリアメタル層６が堆積しない影の部分が生じ、隣接する凸部２ｂ上のバリアメタル層６と分離した構造が形成される。
【００３６】
なお、斜め上方向からのスパッタは、例えば、図７に示すようなスパッタ装置８０で行うことができる。スパッタ装置８０は、チャンバ８１内にターゲット８２及び半導体基板１が載置されるステージ８３が設けられている。また、ターゲット８２及びステージ８３にはスパッタ用の電力を供給する電源８４が接続されている。ステージ８３は、チャンバ８１内を矢印Ｌ方向に移動させることで、ターゲット８２に対向する位置からずれた位置に配置することができ、これにより斜め上方向からのスパッタを行うことができる。なお、ステージ８３の移動量でスパッタの角度を調節できる。
【００３７】
このようなスパッタ装置８０でステージ８３をターゲット８２に対して対向する位置からずれた位置に配置し、ターゲット８２にＴｉを用いて、減圧したチャンバ８１内にＡｒガスを導入しつつ電源８４から所定の電力を供給してスパッタを行う。これにより、半導体基板１の上面に対して斜め上方向からターゲット（Ｔｉ）粒子を照射してバリアメタル層６の成膜を行うことができる。
【００３８】
また、斜め上方向のスパッタは上述のスパッタ装置８０以外にも、ターゲットとステージを対向させたスパッタ装置（図示せず）において、ステージ側を傾斜させてスパッタを行ってもよい。その他、イオンビームスパッタ装置においてターゲット及びイオン銃の配置を適宜調整することで半導体基板１の上面に対して斜め上方向からのスパッタを行うこともできる。
【００３９】
図３に戻り、以後の工程について説明する。図３（ａ）に示すように、バリアメタル層６の上にＰｔをスパッタ法で厚さ１０ｎｍ程度堆積させて下部電極７を形成する。下部電極７はバリアメタル層６のときと同様に、例えば図７に示すスパッタ装置８０を用いて半導体基板１の上面に対して斜め上方向からスパッタして成膜することができる。これにより、溝２ａに下部電極７が堆積しない影の部分が生じ、隣接する下部電極７同士が溝２ａの部分で分離した構造を形成できる。なお、下部電極７はＰｔ膜に限定されるものではなくＩｒ等の貴金属膜とすることもできる。
【００４０】
次に、図３（ｂ）に示すように、半導体基板１の上面側全面に、例えばスパッタ法によりＮｉＯ膜を堆積させて遷移金属酸化物膜８を形成する。遷移金属酸化物膜８のスパッタの際の供給電力とガス圧を調整することで溝２ａの側壁部分の膜厚と凸部２ｂでの膜厚の比とを調整することができ、例えば、凸部２ｂの上面での厚さを２０ｎｍ程度、溝２ａの側壁部分での厚さを１０ｎｍ程度としたＮｉＯ膜を形成することができる。
【００４１】
尚、遷移金属酸化物膜８の成膜をＣＶＤ法で行ってもよい。ＣＶＤ法で成膜する場合には、基板温度及びガス圧を調整することで、側壁での膜厚と凸部２ｂ上面の膜厚との比を制御することができる。遷移金属酸化物膜８をＴｉＯ膜とした場合にもＮｉＯ膜のときと同様にスパッタ法又はＣＶＤ法で成膜できる。
【００４２】
次に、図３（ｃ）に示すように、遷移金属酸化物膜８の上に上部電極９を形成する。上部電極９は、Ｔｉをスパッタ法により厚さ１０ｎｍ程度に堆積させることで形成される。図３（ｃ）の矢印に示すように、上部電極９も下部電極７と同様に、半導体基板１の斜め上方向からスパッタして成膜する。これにより、溝２ａに上部電極９が堆積しない影の部分が生じ、隣接する上部電極９間が溝２ａの底部で分離した構造を形成できる。
【００４３】
次に、図４（ａ）に示すように、可変抵抗素子１０及び露出した遷移金属酸化物膜８の上に酸化シリコン膜をＣＶＤ法で厚さ５００ｎｍ程度に堆積させて層間絶縁膜１２を形成する。層間絶縁膜１２を堆積させた後、ＣＭＰ法により表面の平坦化を行ってもよい。その後、層間絶縁膜１２の上面にＣＶＤ法で厚さ１０ｎｍ程度のＳｉＣ膜１３を形成する。
【００４４】
次に、図４（ｂ）に示すように導電パターン１４を形成する。導電パターン１４はダマシン法により作製する。まず、ＳｉＣ膜１３及び層間絶縁膜１２をエッチングして直径１３０ｎｍ程度のビア孔１２ａを形成し、ビア孔１２ａの底部に可変抵抗素子１０の上部電極９を露出させる。その後、スパッタ法で例えばＴｉを厚さ１０ｎｍ程度堆積させてバリアメタル層１４ａを形成し、続いてスパッタ法で例えばＣｕを厚さ１０ｎｍ程度堆積させてシード層１４ｂを順に形成する。続いて、シード層１４ｂの上に電解めっき法でＣｕを堆積させてビア孔１２ａを埋め込むようにして導電層１４ｃを形成する。最後に導電層１４ｃの上面をＣＭＰ法により研磨して平坦化する。このとき、ＳｉＣ膜１３が研磨ストッパ膜となる。
【００４５】
（第１実施形態の変形例）
図５は、本発明の第１実施形態の変形例に係る可変抵抗素子を示す断面図である。図６は、本発明の第１実施形態の変形例に係る可変抵抗素子の遷移金属酸化物膜形成工程の構造を示す模式図である。
【００４６】
本変形例に係る可変抵抗素子２０は、図５に示すように、隣接する遷移金属酸化物膜８ａ同士が溝２ａの部分で分離されている点で第１実施形態の遷移金属酸化物膜８と相違している。なお、変形例のその他の部分は第１実施形態で同一の符号が付された構成と同様である。本変形例では、遷移金属酸化物膜８ａが導電性材料を一部に含んだ積層膜であっても、隣接する遷移金属酸化物膜８ａ同士を溝２ａの部分で分離した構造とすることができる。これにより、可変抵抗素子２０同士が溝２ａの部分で分離した構造を形成することができる。
【００４７】
本変形例に係る可変抵抗素子２０の製造方法は、下部電極７の成膜までは第１実施形態のときと同様である（図２〜図３（ａ）参照）。本変形例に係る遷移金属酸化物膜８ａは、図６で矢印に示すように、半導体基板１の上面に対して斜め上方向からスパッタして成膜する。これにより、溝２ａに遷移金属酸化物膜８ａが堆積しない影の部分が生じ、遷移金属酸化物膜８ａが溝２ａの底部で分離した構造を形成できる。なお、遷移金属酸化物膜８ａは、下部電極７と上部電極９との短絡を防ぐために、下部電極７の表面全面を覆うように形成することが好ましい。この場合には、遷移金属酸化物膜８ａの斜め上方向のスパッタの際の傾きθ２を、下部電極７の斜め上方向のスパッタの際の傾きθ１よりも大きくすればよい。これにより、溝２ａの底部付近まで遷移金属酸化物膜８ａを形成でき、下部電極７を遷移金属酸化物膜８ａで覆うことができる。
【００４８】
その後、上部電極９、層間絶縁膜１２及び導電パターン１４の形成は第１実施形態と同様にして行うことができる（図３（ｃ）〜図４（ｂ）参照）。
【００４９】
（第２実施形態）
以下、図８〜図２２を参照しつつ本発明の第２実施形態について説明する。ここに、図８は、本発明の第２実施形態に係る半導体メモリ装置の全体構成を示すブロック図である。図９、図１１、図１３、図１５、図１７、図１９、図２１は本発明の第２実施形態に係る半導体メモリ装置の製造途中の構造を示す断面図である。図１０、図１２、図１４、図１６、図１８、図２０、図２２は本発明の第２実施形態に係る半導体メモリ装置の製造途中の構造を基板の上面側から見た透視図である。
【００５０】
本発明の第２実施形態に係る半導体メモリ装置６０は、図８に示すように、複数のビット線（ＢＬ１、ＢＬ２、・・・）、ワード線（ＷＬ１、ＷＬ２、・・・）及び共通ソース線（ＳＬ１、ＳＬ２、・・・）が設けられている。ビット線ＢＬ１はビット線ＢＬ１選択回路６１ａを介して共通ビット線６５に接続されている。その他のビット線も同様に対応するビット線選択回路を介して共通ビット線６５に接続されている。共通ビット線６５には後述するメモリセル３０に書き込み及び読み出しのための電気信号を供給する電源回路６３と、メモリセル３０の抵抗値を検出して情報の読み出しを行うセンスアンプ６４とが接続されている。また、各ワード線はワード線選択回路６２に接続されている。
【００５１】
一つのワード線と一つのビット線とが交差する部分にはメモリセル３０が設けられている。メモリセル３０は直列に接続された１つの可変抵抗素子５０と１つのトランジスタとを含む。可変抵抗素子５０の一方の端部はＢＬ１に接続され、他方の端部はトランジスタのドレインに接続されている。トランジスタのゲートはＷＬ１に接続され、ソースはＳＬ１に接続されている。
【００５２】
半導体メモリ装置６０は、ビット線選択回路及びワード線選択回路６２により、特定の箇所に形成されたメモリセル３０にアクセスして、そのメモリセル３０内の可変抵抗素子５０に電源回路６３からの情報書き込みのための信号を印加することができる。また、特定のメモリセル３０に読み取り信号が印加されている時に共通ビット線６５の電圧をセンスアンプ６４で検出することで、特定のメモリセル３０の抵抗状態（記憶状態）を読み出すことができる。
【００５３】
以下、図９〜図２２を参照しつつ本発明の第２実施形態に係る半導体メモリ装置６０を製造工程とともに説明する。
【００５４】
本実施形態に係る      半導体メモリ装置６０は、図９及び図１０に示すようなＭＯＳ型トランジスタが形成された半導体基板１の上に形成される。尚、図９及び図１０は同一の半導体基板１の上面及び断面であり、図９は図１０のI-I線上の断面に対応している。図９に示すように、半導体基板１の上面には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜３１が埋め込まれている。また半導体基板１の上面の素子形成領域３２にはｐ型不純物が導入されたウェル１ａが形成されている。半導体基板１の上面側から見ると、図１０に示すように、島状に配置された素子形成領域３２の周囲に素子分離絶縁膜３１が配置されている。
【００５５】
図９に示すように、素子形成領域３２の上にはゲート絶縁膜３３を介してポリシリコン膜等よりなるゲート電極３４が形成されている。このゲート電極３４は半導体基板１の上面を、例えば図１０に示すようにＹ軸方向に延びて形成されている。このゲート電極３４は半導体メモリ装置６０のワード線ＷＬを兼ねる。図９及び図１０に示すように、ゲート電極３４の側方にはｎ型不純物が拡散されたドレイン領域３２ａ及びソース領域３２ｂが形成されている。ゲート電極３４の側壁上にはサイドウォール３５が形成されている。図１０に示すように、一つの素子形成領域３２上には、例えばＴｒ１、Ｔｒ２といったように、２つのｎＭＯＳトランジスタが形成されている。トランジスタ等が形成された半導体基板１の上面は、例えば酸化シリコンよりなる層間絶縁膜３６によって覆われている。
【００５６】
次に、図１１及び図１２に示す構造を形成するまでの工程について説明する。図１１は図１２のII-II線上の断面に対応する。
【００５７】
まず、図１１に示すように層間絶縁膜３６の上にＳｉＣ膜３７を形成する。続いてフォトリソグラフィ法によりＳｉＣ膜３７及び層間絶縁膜３６をエッチングしてコンタクト孔３６ａを形成する。次に、スパッタ法によりＴｉ膜を成膜してコンタクト孔３６ａの内壁にバリアメタル層（図示せず）を形成する。続いてＣＶＤ法によりタングステン等の高融点金属を堆積させてコンタクト孔３６ａを埋め込む。その後、ＳｉＣ膜３７を研磨ストッパ膜とし、高融点金属の上面をＣＭＰ法で研磨して平坦化してプラグ３８をトランジスタのドレイン側不純物拡散領域３２ａ及びソース側不純物拡散領域３２ｂの上に形成する。
【００５８】
次に、プラグ３８及びＳｉＣ膜３７の上に、ＳｉＯをＣＶＤ法で厚さ３００ｎｍ程度堆積させて層間絶縁膜３９を形成する。つづいて、層間絶縁膜３９の上にＳｉＣをＣＶＤ法で厚さ１０ｎｍ程度堆積させてＳｉＣ膜４０を形成する。
【００５９】
つぎに、ダマシン法により第１導電パターン４１を形成する。まず、フォトリソグラフィ法及びエッチングによりＳｉＣ膜４０及び層間絶縁膜３０に幅１３０ｎｍ程度の配線溝３９ａを形成し、配線溝３９ａの底部にプラグ３８の上面を露出させる。続いて、スパッタ法により配線溝３９ａの内壁からＳｉＣ膜４０の上にかけて例えばＴｉを厚さ１０ｎｍ程度に堆積させてバリアメタル層４１ａを形成する。さらに、バリアメタル層４１ａの上にスパッタ法によりＣｕを厚さ１０ｎｍ程度堆積させてシード層４１ｂを形成する。そして、シード層４１ｂを電極に用いた電解めっき法によりシード層４１ｂの上にＣｕを堆積させて配線溝３９ａを埋め込むようにして導電層４１ｃ形成する。
【００６０】
その後、ＣＭＰ法により研磨にて、ＳｉＣ膜４０を研磨ストッパ膜とし、バリアメタル層４１ａ、シード層４１ｂ及び導電層４１ｃを研磨し第１導電パターン４１を形成する。図１２に示すように、プラグ３８と接続される第１導電パターン４１（ＳＬ）は、トランジスタのゲート電極３４（ワード線ＷＬ）と同じＹ軸方向に伸びて形成され、半導体メモリ装置６０の共通ソース線ＳＬの一部となる。一方、プラグ３８と接続される第１導電パターン４１は、孤立したパターンとして形成される。なお、第１導電パターン４１は、例えば辺の長さが１３０ｎｍ程度の矩形パターンに形成される。
【００６１】
次に、図１３及び図１４に示すように、第２導電パターン４６を形成するまでの工程について説明する。図１３は図１４のIII-III線上の断面に対応する。
【００６２】
まず、第１導電パターン４１に含まれるＣｕの拡散を防ぐため、第１導電パターン４１の上にＳｉＣを厚さ１０ｎｍ程度堆積させて拡散防止層（図示せず）を形成する。つぎに、拡散防止層の上に、ＳｉＯを厚さ３００ｎｍ程度堆積させて層間絶縁膜４２を形成する。同様にして、層間絶縁膜４２の上にＳｉＣを厚さ１０ｎｍ程度堆積させてＳｉＣ膜４３を形成する。さらに、その上にＳｉＯを厚さ３００ｎｍ程度堆積させて層間絶縁膜４４を形成し、その上にＳｉＣを厚さ１０ｎｍ程度堆積させてＳｉＣ膜４５を形成する。なお、層間絶縁膜４２からＳｉＣ膜４５までの各層はＣＶＤ法により成膜することができる。
【００６３】
次に、例えばデュアルダマシン法により、第２導電パターン４６を形成する。この工程は例えば以下のようにして行われる。まず、フォトリソグラフィ法及びエッチングによりＳｉＣ膜４５、層間絶縁膜４４、ＳｉＣ膜４３、層間絶縁膜４２及び拡散防止層（図示せず）にビア孔４２ｃを形成する。ビア孔４２ｃの底部には第１導電パターン４１の上面が露出する。
【００６４】
つぎに、フォトリソグラフィ法及びエッチングにより、ＳｉＣ膜４５及び層間絶縁膜４４に配線溝４４ｃを形成する。このときＳｉＣ膜４３はエッチングストッパ膜となる。次に、例えばＴｉ等をスパッタ法で厚さ１０ｎｍ程度堆積させてビア孔４２ｃ及び配線溝４４ｃの内壁からＳｉＣ膜４５の上面にかけてバリアメタル層４６ａを形成する。つづいて、バリアメタル層４６ａの上にＣｕをスパッタ法で厚さ１０ｎｍ程度堆積させてシード層４６ｂを形成する。そして、シード層４６ｂの上にＣｕを電解めっき法により堆積させてビア孔４２ｃ及び配線溝４４ｃを埋め込んで導電層４６ｃを形成する。
【００６５】
つぎに、導電層４６ｃの上面をＣＭＰ法等により研磨して第２導電パターン４６を形成する。第２導電パターン４６の幅は、例えば１３０ｎｍ程度に形成される。
【００６６】
なお、上述の説明ではデュアルダマシン法により第２導電パターン４６を形成する例について説明したが、これ以外にも、例えばシングルダマシン法によりプラグ部分（層間絶縁膜４２に埋め込まれた部分）と配線層部分（層間絶縁膜４４に埋め込まれた部分）とを別々に形成してもよい。
【００６７】
次に、図１５及び図１６に示す構造を形成するまでの工程について説明する。図１５は図１６のIV-IV線上の断面に対応する。
【００６８】
図１５に示すように、第２導電パターン４６及びその周辺のＳｉＣ膜４５の上を覆うようにレジストパターン４７を形成する。
【００６９】
なお、図１５に示すように、Ｔｒ１、Ｔｒ２及び共通ソース線ＳＬの上方には第２導電パターン４６が形成されず、第２導電パターン４６同士の間隔の広い領域ができてしまう。この部分で溝４４ａ（後述する）を幅広に形成すると、斜め方向からのスパッタ工程において影の部分が溝４４ａの一部分にしかできず、隣接する可変抵抗素子５０同士を分離できなくなってしまう。そこで、第２導電パターン同士の間隔の広い部分に、図１５に示すように、レジストパターン４７ａを形成することでダミー凸部４４ｄを形成する。
【００７０】
つぎに、レジストパターン４７、４７ａをマスクにＳｉＣ膜４５及び層間絶縁膜４４をエッチングして溝４４ａを形成する。なお、レジストパターン４７で覆われた部分は凸部４４ｂとなる。また、レジストパターン４７ａで覆われた部分はダミー凸部４４ｄとなる。図１６に示すように、溝４４ａは第２導電パターン４６の周囲に幅Ｗ１で格子状に形成される。溝４４ａは、例えば幅Ｗ１は１３０ｎｍ程度、深さは２５０ｎｍ程度に形成される。また、凸部４４ｂの辺の長さＷ２は１３０ｎｍ程度に形成される。
【００７１】
溝４４ａ及び凸部４４ｂを形成した後、レジストパターン４７は除去される。
【００７２】
次に、図１７及び図１８に示す構造を形成するまでの工程について説明する。図１７は図１８のV-V線上の断面に対応する。
【００７３】
図１７に示すように、凸部４４ｂから４４ａの側壁にかけて、例えばＴｉを１０ｎｍ程度堆積させてバリアメタル層４８を形成する。バリアメタル層４８は、第１実施形態のバリアメタル層６の形成のときと同様にして（図３（ａ）参照）、半導体基板１の表面に対して斜め上方向（図１７において、Ｚ方向からＸ方向寄りに傾いた方向）からＴｉをスパッタして成膜される。これにより、溝４４ａにスパッタによる成膜が行われない影の部分が生じ、図１７に示すように、隣接するバリアメタル層４８間が溝４４ａの部分で分離した構造を形成できる。
【００７４】
なお、図１８に示すように、本実施形態では、溝４４ａがＸ方向に伸びたものとＹ方向に伸びたものとにより格子状に形成されている。このため、スパッタ成膜の際に影となる部分を確実に形成するべく、図１８においてＸ軸及びＹ軸に対して斜め方向からスパッタすることが好ましい。例えば、図１８においてＺ方向から矢印Ｈ，Ｉ、Ｊ又はＫ等に示す方向に傾けた方向からスパッタを行うことでＸ方向に伸びる溝４４ａとＹ方向に伸びる溝４４ａとの両方に影の部分を形成できる。なお、斜め上方向のからのスパッタには、第１実施形態で説明したスパッタ装置８０を用いることができる。
【００７５】
次に、バリアメタル層４８の上に、Ｐｔを例えば厚さ１０ｎｍ程度に堆積させて下部電極４９ａを形成する。下部電極４９ａも、バリアメタル層４８のときと同様に、半導体基板１の上面に対して斜め上方向からスパッタを行って形成する。下部電極４９ａの形成は溝４４ａの部分に確実に影を形成して、可変抵抗素子５０同士が分離した構造とすべく、バリアメタル層４８と同じ方向からスパッタすることが好ましい。このとき、溝４４ａは均一の幅およびピッチに形成すれば、スパッタの際に各溝４４ａに生じる影の形が均一となり、下部電極４９ａ（及び可変抵抗素子５０）の形状を均一とすることができる。但し、溝４４ａの幅を均一にすることは本発明の必須要件ではない。
【００７６】
このようにして、溝４４ａの部分で隣接する下部電極４９ａ同士が分離した構造を形成できる。尚、下部電極４９ａの成膜もスパッタ装置８０で行うことができる。
【００７７】
次に、下部電極４９ａの上に遷移金属酸化物膜４９ｂを形成する。遷移金属酸化物膜４９ｂは、半導体基板１の上面全面に例えばＮｉＯをＺ方向からスパッタすることで成膜される。
【００７８】
このとき、スパッタを行う際の電力と雰囲気ガスの圧力とを調整することで凸部４４ｂの部分でのＮｉＯ膜の堆積速度を、溝４４ａの側壁部分でのＮｉＯ膜の堆積速度よりも大きくなる条件で成膜を行ってもよい。これにより、凸部４４ｂの部分で厚く（例えば２０ｎｍ程度）、溝４４ａの側壁部分で薄く（例えば１０ｎｍ程度）形成されたＮｉＯ膜よりなる遷移金属酸化物膜４９ｂを形成できる。
【００７９】
なお、ＮｉＯ膜はスパッタ法以外にもＣＶＤ法で成膜してもよい。また本実施形態の遷移金属酸化物膜４９ｂはＮｉＯ膜及びＴｉＯ膜の何れか又はこれらを含んだ積層膜とすることができる。
【００８０】
次に、図１７に示すように、遷移金属酸化物膜４９ｂの上に上部電極４９ｃを形成する。上部電極４９ｃは半導体基板１の上面に対して斜め上方向からスパッタすることで、Ｔｉを厚さ１０ｎｍ程度に成膜する。このスパッタは下部電極４９ｂのときと同様の方向から行うことでＸ方向に伸びる溝４４ａ及びＹ方向に伸びる溝４４ａの両方に影の部分を作ることができる。これにより、隣接する上部電極４９ｃ同士が溝４４ａの部分で分離した構造を形成できる。
【００８１】
上述の例のように上部電極４９ｃにＴｉ膜を用いることで、可変抵抗素子５０の上に接続されるプラグ等のバリアメタルを兼ねることができ好適である。ただし、本実施形態の上部電極４９ｃはＴｉ膜に限定されるものではなく、ＰｔやＩｒ等の貴金属材料の膜又はこれらを含んだ積層膜としてもよい。
【００８２】
以上のようにして、図１７に示すように、凸部４４ｂの上面及び第２導電パターン４６の上から、溝４４ａの側壁上にかけて、下部電極４９ａ、遷移金属酸化物膜４９ｂ及び上部電極４９ｃが積層された可変抵抗素子５０が完成する。隣接する可変抵抗素子５０間は溝４４ａの部分で分離されている。
【００８３】
次に、図１９及び図２０に示す構造を形成するまでの工程について説明する。図１９は図２０のVI-VI線上の断面に対応する。
【００８４】
図１９に示すように、可変抵抗素子５０上に、ＳｉＯをＣＶＤ法で厚さ３００ｎｍ程度堆積させ層間絶縁膜５１を形成する。つづいて、層間絶縁膜５１の上にＣＶＤ法で厚さ１０ｎｍ程度のＳｉＣ膜５２を形成する。さらに、ＳｉＣ膜５２の上にＳｉＯをＣＶＤ法で厚さ３００ｎｍ程度堆積させて層間絶縁膜５３を形成し、その上にＣＶＤ法で厚さ１０ｎｍ程度のＳｉＣ膜５４を形成する。
【００８５】
次に、第３導電パターン５５をデュアルダマシン法により形成する。例えば、フォトリソグラフィ法及びエッチングによりビア孔５１ｃを形成する。図１９に示すようにビア孔５１ｃは第２導電パターン４６の上方に形成され、ビア孔５１ｃの底部には可変抵抗素子５０の上部電極４９ｃが露出する。次に、ＳｉＣ膜５２をエッチングストッパ膜に用いてＳｉＣ膜５４及び層間絶縁膜５３をエッチングして、配線溝５３ｃを形成する。続いて、配線溝５３ｃ及びビア孔５１ｃの内壁からＳｉＣ膜５４の上にかけてＴｉをスパッタ法で厚さ１０ｎｍ程度に堆積させてバリアメタル層５５ａを形成する。その後、Ｃｕをスパッタ法で厚さ１０ｎｍ程度に堆積させてシード層５５ｂを形成する。そして、シード層５５ｂの上に電解めっき法で配線溝５３ｃ及びビア孔５１ｃ埋め込むようにＣｕを堆積させて導電層５５ｃを形成する。その後、ＳｉＣ膜５４を研磨ストッパ膜に用いて半導体基板１の上面を研磨して平坦化して、図１９に示すように、第３導電パターン５５を形成する。第３導電パターン５５は、例えば幅が１３０ｎｍ程度の孤立したパターンとして第２導電パターンの上方の位置に形成される。
【００８６】
次に、図２１及び図２２に示す構造を形成するまでの工程について説明する。図２１は図２２のVII-VII線上の断面に対応する。
【００８７】
まず、図２１に示すように、第３導電パターン５５が形成された半導体基板１の上面全面に、ＳｉＯをＣＶＤ法で厚さ３００ｎｍ程度堆積させて層間絶縁膜５６を形成し、その上にＳｉＣをＣＶＤ法で厚さ１０ｎｍ程度堆積させてＳｉＣ膜５７を形成する。つづいて、ＳｉＣ膜５７の上に、ＳｉＯ膜をＣＶＤ法で厚さ３００ｎｍ堆積させて層間絶縁膜（図示せず）を形成し、その上にＳｉＣをＣＶＤ法で厚さ１０ｎｍ程度堆積させてＳｉＣ膜（図示せず）を形成する。
【００８８】
つぎに、第４導電パターン５８をデュアルダマシン法で形成する。例えば、フォトリソグラフィ法及びエッチングにより、層間絶縁膜５６にビア孔５６ｃを形成し、ビア孔５６ｃの底部に第３導電パターン５５の上面を露出させる。その後、フォトリソグラフィ法及びエッチングにより、ビア孔５６ｃの上に配線溝（図示せず）を形成する。ＳｉＣ膜５７は配線溝のエッチングの際にエッチングストッパ膜となる。
【００８９】
続いて、Ｔｉをスパッタ法で厚さ１０ｎｍ程度堆積させて配線溝（図示せず）及びビア孔５６ｃの内壁にバリアメタル層５８ａを形成し、その上にＣｕをスパッタ法で厚さ３００ｎｍ程度堆積させてシード層５８ｂ形成する。さらに、シード層５８ｂの上にＣｕを電解めっき法で堆積させて配線溝及びビア孔５６ｃを埋め込んで導電層５８ｃを形成する。最後に、最上層のＳｉＣ膜（図示せず）を研磨ストッパ膜としつつ導電層５８ｃの上面をＣＭＰ法で研磨して平坦化することで、第４導電パターン５８が完成する。
【００９０】
第４導電パターン５８は、図２２に示すようにワード線ＷＬと直交する方向（図２２においてＸ方向）に延びて形成されており、半導体メモリ装置６０のビット線ＢＬの一部となる。
【００９１】
以上のようにして、半導体基板１上にメモリセル３０が形成された構造が形成される。その後、各種配線等を形成して半導体メモリ装置６０が完成する。
【００９２】
このように、本実施形態の半導体メモリ装置６０は、溝４４ａを形成し、斜め上方向からスパッタすることで下部電極４９ａ及び上部電極４９ｃを形成する。これにより、隣接する可変抵抗素子５０が溝４４ａの部分で分離された構造を形成できる。
【００９３】
なお、上述の例では、可変抵抗素子５０の遷移金属酸化物膜４９ｂを全面に形成していたが、本実施形態はこれに限定されるものではない。例えば、第１実施形態の変形例の可変抵抗素子２０（図５及び図６参照）のように、遷移金属酸化物膜４９ｂを斜め上方向からスパッタして成膜することで隣接する遷移金属酸化物膜４９ｂ同士が溝４４ａの部分で分離した構造としてもよい。
【００９４】
また、上述の例では可変抵抗素子５０を第２導電パターン４６の上に形成した場合について説明したが、本実施形態に係る半導体メモリ装置６０はこれに限定されるものではなく、例えば第３導電パターン５５、第１導電パターン４１又はその他の配線層に可変抵抗素子５０を形成してもよい。さらに、可変抵抗素子５０を上下方向に複数形成しても良い。
【００９５】
また、ゲート電極３４の上方にゲート電極３４と平行に伸びる配線を、例えば第３導電パターン５５又は第１導電パターン４１等と同一の層に形成し、この配線を適当な個所でゲート電極３４と接続して、ゲート電極３４を裏打ちする構造としてもよい。
【００９６】
（第２実施形態の変形例）
図２３は、第２実施形態の変形例に係る半導体メモリ装置の構造を示す断面図であり、図２４は第２実施形態の変形例に係る半導体メモリ装置のプラグの位置を示す透視図である。図２３は図２４のVIII-VIII線上の断面に対応する。なお、本実施形態の変形例を示す図２３及び図２４において、第２実施形態の半導体メモリ装置６０の対応する構成と同様な構成については同じ符号を付し、その詳細な説明は省略する。
【００９７】
変形例に係る半導体メモリ装置７０は、第２実施形態に係る半導体メモリ装置６０とほぼ同様の構成であるが、第２導電パターン４６の位置が下層側のプラグ３８の位置に対してＸ方向及びＹ方向の何れかの方向又は両方向にずれている点で第２実施形態に係る半導体メモリ装置６０と相違する。すなわち、変形例の半導体メモリ装置７０では、図２３及び図２４に示すように、第２導電パターン４６が下層側のプラグ３８に対して、素子形成領域３２の外寄りの方向にずれた位置に配置されている。第２導電パターン４６とプラグ３８との間は、幅広に形成された第１導電パターン４１によって連結されている。このように、第１導電パターン４１の形状を適宜調整することで、第２導電パターン４６とプラグ３８とがＸ方向及びＹ方向にずれていても両者を接続することができる。これにより、第２導電パターン４６の配置を下層側のプラグ３８やトランジスタの配置に影響されることなく決定することができ、半導体メモリ装置の設計の自由度が向上する。例えば、本変形例による半導体メモリ装置７０では、第１導電パターン４１の幅を適宜調整することで、下層側のプラグ３８やトランジスタ等の配置に関わりなく、第２導電パターン４６同士を面内方向で均等な間隔に整列して配置することができる。これにより、第２導電パターン４６の周囲に配置される溝４４ａを均一な幅で格子状に配置することができ、可変抵抗素子５０を形成するときに影となる部分の形状を均一とすることができる。
【００９８】
以下、本発明の諸態様を、付記としてまとめて記載する。
【００９９】
（付記１）基板上方に形成され、溝を有する層間絶縁膜と、
前記溝に囲まれた前記層間絶縁膜に埋め込まれた導電パターンと、
前記導電パターン上及び前記溝の側壁の少なくとも一部に形成された下部電極と、
前記下部電極の上に形成された遷移金属酸化物膜と、
前記導電パターン上及び前記溝の側壁の少なくとも一部において前記遷移金属酸化物膜の上に形成された上部電極と、を備えたことを特徴とする半導体メモリ装置。
【０１００】
（付記２）前記遷移金属酸化物膜は、前記溝の側壁部分での膜厚が、前記導電パターン上での膜厚よりも薄いことを特徴とする付記１に記載の半導体メモリ装置。
【０１０１】
（付記３）前記導電パターンは複数個形成され、前記溝は複数個の前記導電パターンの周囲に格子状に配置されていることを特徴とする付記１又は２に記載の半導体メモリ装置。
【０１０２】
（付記４）前記遷移金属酸化物膜が、前記溝の部分で分離されていることを特徴とする付記２又は３のいずれか１に記載の半導体メモリ装置。
【０１０３】
（付記５）前記下部電極、前記遷移金属酸化物膜及び前記上部電極よりなる可変抵抗素子が、それぞれ高さの異なる複数の導電パターン上に複数垂直方向に並んで配置されていることを特徴とする付記１乃至４の何れか１に記載の半導体メモリ装置。
【０１０４】
（付記６）基板の上方に層間絶縁膜を形成する工程と、
前記絶縁膜に導電パターンを埋め込む工程と、
前記層間絶縁膜の前記導電パターンを囲む部分に溝を形成する工程と、
前記基板の上面に対して斜め上方向から第１の導電材料をスパッタして下部電極を形成する工程と、
前記下部電極の上に遷移金属酸化物膜を形成す工程と、
前記基板の上面に対して斜め上方向から第２の導電材料をスパッタして上部電極を形成する工程と、を有することを特徴とする半導体メモリ装置の製造方法。
【０１０５】
（付記７）前記遷移金属酸化物膜の形成は、前記溝の側壁部分での堆積速度が、前記層間絶縁膜の上面での堆積速度よりも遅い条件で行われることを特徴とする付記６に記載の半導体メモリ装置の製造方法。
【０１０６】
（付記８）前記導電パターンは複数個形成し、前記溝を複数個の前記導電パターンの周囲に格子状に形成することを特徴とする付記６又は７に記載の半導体メモリ装置の製造方法。
【０１０７】
（付記９）前記各導電パターンの間にダミー凸部を設けることを特徴とする付記６乃至８の何れか１に記載の半導体メモリ装置の製造方法。
【０１０８】
（付記１０）前記遷移金属酸化物膜は、前記基板の上面に対して斜め上方向からスパッタすることを特徴とする付記７に記載の半導体メモリ装置の製造方法。
【図面の簡単な説明】
【０１０９】
【図１】図１は、本発明の第１実施形態に係る可変抵抗素子の構造を示す断面図である。
【図２】図２は、本発明の第１実施形態に係る可変抵抗素子の製造工程を順に示す断面図である（その１）。
【図３】図３は、本発明の第１実施形態に係る可変抵抗素子の製造工程を順に示す断面図である（その２）。
【図４】図４は、本発明の第１実施形態に係る可変抵抗素子の製造工程を順に示す断面図である（その３）。
【図５】図５は、本発明の第１実施形態に係る可変抵抗素子の変形例を示す断面図である。
【図６】図６は、本発明の第１実施形態の変形例に係る可変抵抗素子の遷移金属酸化物膜製造工程の構造を示す模式図である。
【図７】図７は、本発明の第１実施形態に係る可変抵抗素子の製造に使用できるスパッタ装置を示す模式図である。
【図８】図８は、本発明の第２実施形態に係る半導体メモリ装置の全体構成を示すブロック図である。
【図９】図９は、本発明の第２実施形態に係る半導体メモリ装置の製造途中の構造を示す断面図である（その１）。
【図１０】図１０は、図９に示す断面構造完成時の基板上面側の構造を示す上面図である。
【図１１】図１１は、本発明の第２実施形態に係る半導体メモリ装置の製造途中の構造を示す断面図である（その２）。
【図１２】図１２は、図１１に示す断面構造完成時の基板上面側の構造を示す上面図である。
【図１３】図１３は、本発明の第２実施形態に係る半導体メモリ装置の製造途中の構造を示す断面図である（その３）。
【図１４】図１４は、図１３に示す断面構造完成時の基板上面側の構造を示す上面図である。
【図１５】図１５は、本発明の第２実施形態に係る半導体メモリ装置の製造途中の構造を示す断面図である（その４）。
【図１６】図１６は、図１５に示す断面構造完成時の基板上面側の構造を示す上面図である。
【図１７】図１７は、本発明の第２実施形態に係る半導体メモリ装置の製造途中の構造を示す断面図である（その５）。
【図１８】図１８は、図１７に示す断面構造完成時の基板上面側の構造を示す上面図である。
【図１９】図１９は、本発明の第２実施形態に係る半導体メモリ装置の製造途中の構造を示す断面図である（その６）。
【図２０】図２０は、図１９に示す断面構造完成時の基板上面側の構造を示す上面図である。
【図２１】図２１は、本発明の第２実施形態に係る半導体メモリ装置の製造途中の構造を示す断面図である（その７）。
【図２２】図２２は、図２１に示す断面構造完成時の基板上面側の構造を示す上面図である。
【図２３】図２３は、本発明の第２実施形態の変形例に係る半導体メモリ装置を示す断面図である。
【図２４】図２３は、本発明の第２実施形態の変形例に係る半導体メモリ装置のプラグの位置を基板上面側から見て示す透視図である。
【図２５】図２５は、可変抵抗素子の構造を示す断面図である。
【図２６】図２６は、遷移金属酸化物膜を用いた可変抵抗素子の電流−電圧特性の一例を示すグラフである。
【図２７】図２７は、従来の可変抵抗素子を記憶素子とした半導体メモリ装置の構造を示す断面図である。
【符号の説明】
【０１１０】
１…基板、２、１２…絶縁膜、３、３７、４０、４３、４７、５２、５４、５７…ＳｉＣ膜、３６、３９、４２、４４、５１、５３、５６…層間絶縁膜、２ａ、１２ａ、３６ａ、４２ａ、５１ｃ、５６ｃ…ビア孔、２ｂ、４４ａ…溝、４…導電パターン、４ａ、１４ａ、４１ａ、４６ａ、５５ａ、５８ａ…バリアメタル層、４ｂ、１４ｂ、４１ｂ、４６ｂ、５５ｂ、５８ｂ…シード層、４ｃ、１４ｃ、４１ｃ、４６ｃ、５５ｃ、５８ｃ…導電層、５…フォトレジスト膜、６、４８…バリアメタル層、７、４９ａ…下部電極、８、４９ｂ…遷移金属酸化物膜、９、４９ｃ…上部電極、１０、２０、５０…可変抵抗素子、１４、３８…プラグ、３０…メモリセル、３１…素子分絶縁膜（ＳＴＩ）、３２…素子形成領域、３２ａ…ドレイン領域、３２ｂ…ソース領域、３３…ゲート絶縁膜、３４…ゲート電極（ワード線）、３５…サイドウォール、３９ａ、４４ｃ、５５ｃ…配線溝、４１…第１導電パターン、４６…第２導電パターン、５５…第３導電パターン、５８…第４導電パターン、６０、７０…半導体メモリ装置、６１ａ〜６１ｄ…ビット線選択回路、６２…ワード線選択回路、６３…ビット線電源回路、６４…センスアンプ、８０…スパッタ装置、８１…チャンバ、８２…ターゲット、８３…ステージ、８４…電源、２１０…可変抵抗素子、２１１…下部電極、２１２…遷移金属酸化物膜、２１３…上部電極、２２１…半導体基板、２２３ａ…ドレイン領域、２２３ｂ…ソース領域、２２４…ゲート電極（ワード線）、２２５ａ…導電体（下側）、２２５ｂ…導電体（上側）、２２５…ビット線、２２６…共通ソース線、２３０…半導体メモリ装置、ＢＬ１〜４…ビット線、ＷＬ１〜４…ワード線、ＳＬ１、ＳＬ２…共通ソース線、Ｔｒ１、Ｔｒ２、Ｔｒ２０１、Ｔｒ２０２…トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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