(57)【特許請求の範囲】
【請求項１】
基板上に、同一の導電型である第１電界効果型トランジスタ及び第２電界効果型トランジスタが形成され、
前記第１電界効果型トランジスタは、
前記基板における第１活性領域上に形成された第１ゲート電極と、
前記第１ゲート電極の側方に形成された堆積絶縁膜からなる第１サイドウォールスペーサーと、
前記第１活性領域における前記第１ゲート電極下方を挟む両側に形成された第１導電型の第１エクステンション領域とを備え、
前記第２電界効果型トランジスタは、
前記基板における第２活性領域上に形成された第２ゲート電極と、
前記第２ゲート電極の側方に形成された堆積絶縁膜からなる第２サイドウォールスペーサーと、
前記第２活性領域における前記第２ゲート電極下方を挟む両側に形成された第１導電型の第２エクステンション領域とを備え、
前記第１サイドウォールスペーサーと、前記第１ゲート電極との間に、堆積絶縁膜からなる第１オフセットスペーサーが設けられ、
前記第２サイドウォールスペーサーと、前記第２ゲート電極との間に、前記第１オフセットスペーサーよりも厚い、堆積絶縁膜からなる第２オフセットスペーサーが設けられ、
前記第１ゲート電極のゲート長方向の寸法と、前記第２ゲート電極のゲート長方向の寸法とは同一寸法に形成されており、
前記第１電界効果型トランジスタと前記第２電界効果型トランジスタとは、同一不純物濃度のチャネル拡散層を有し、
前記第２電界効果型トランジスタは、前記第１電界効果型トランジスタよりも閾値電圧が高く設定され、
前記第１エクステンション領域と前記第１ゲート電極とが重なるゲート長方向の長さは、前記第２エクステンション領域と前記第２ゲート電極とが重なるゲート長方向の長さよりも長く、
前記第１ゲート電極と前記第１サイドウォールスペーサーとの間の距離は、前記第２ゲート電極と前記第２サイドウォールスペーサーとの間の距離よりも短いことを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、
前記第１オフセットスペーサー及び前記第２オフセットスペーサーのうちの少なくとも前記第２オフセットスペーサーは、２層以上の積層構造であり、
前記第２オフセットスペーサーの積層数は、前記第１オフセットスペーサーの積層数よりも多いことを特徴とする半導体装置。
【請求項３】
請求項１又は２のいずれか１つの半導体装置において、
前記第１エクステンション領域と前記第１ゲート電極とが重なるゲート長方向の長さは、前記第２エクステンション領域と前記第２ゲート電極とが重なるゲート長方向の長さよりも所定の距離だけ長いことを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１つの半導体装置において、
前記第１ゲート電極と前記第１サイドウォールスペーサーとの間の距離は、前記第２ゲート電極と前記第２サイドウォールスペーサーとの間の距離よりも所定の距離だけ短いことを特徴とする半導体装置。
【請求項５】
請求項３又は４の半導体装置において、
前記所定の距離は、前記第１電界効果型トランジスタの閾値電圧と前記第２電界効果型トランジスタの閾値電圧との違いによって設定されていることを特徴とする半導体装置。
【請求項６】
請求項３〜５のいずれか１つの半導体装置において、
前記所定の距離は、２ｎｍ以上で且つ４ｎｍ以下であることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１つの半導体装置において、
前記第１ゲート電極の下方における前記第１エクステンション領域間の距離は、前記第２ゲート電極の下方における前記第２エクステンション領域間の距離よりも短いことを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１つの半導体装置において、
前記第１エクステンション領域と前記基板との間に設けられた第２導電型の第１ハロー領域と、
前記第２エクステンション領域と前記基板との間に設けられた第２導電型の第２ハロー領域とを更に備えることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１つの半導体装置において、
前記第１活性領域における前記第１ゲート電極から見て前記第１エクステンション領域の外側に形成された第１導電型の第１ソース／ドレイン領域と、
前記第２活性領域における前記第２ゲート電極から見て前記第２エクステンション領域の外側に形成された第１導電型の第２ソース／ドレイン領域とを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置とその製造方法に関し、特に、異なる閾値電圧を有する複数の電界効果型トランジスタ（Field Effect Transistor，FET）を備えた半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化を実現するために、個々の半導体素子の微細化が行なわれてきている。微細化が進むに連れて、異なる閾値電圧を有する複数の電界効果トランジスタ（以下、単にトランジスタと呼ぶことがある）を備える半導体装置（例えばｅＳＲＡＭ（embedded Static Random Access Memory））において、それぞれのトランジスタの閾値電圧を同時に最適化することが困難になってきている。
【０００３】
そこで、同一基板上に閾値電圧の異なる複数のトランジスタを含む半導体装置において、それぞれの閾値電圧の調整方法が種々提案されている。その一つについて、以下に説明する。
【０００４】
図５（ａ）〜（ｃ）は、互いに閾値電圧の異なる低閾値電圧（Ｌｖｔ）トランジスタ及び高閾値電圧（Ｈｖｔ）トランジスタを形成する工程を示す図である。これらの図に示すように、半導体基板１０１の表面部が素子分離であるＳＴＩ（Shallow Trench Isolation）１０２により区画され、Ｌｖｔトランジスタ形成領域ＲＬと、Ｈｖｔトランジスタ形成領域ＲＨとが設けられている。
【０００５】
まず、図５（ａ）に示すように、Ｈｖｔトランジスタ形成領域ＲＨを覆うレジスト１０３を形成し、該レジスト１０３をマスクとしてＬｖｔトランジスタ形成領域ＲＬに対してチャネル注入を行なう。これにより、Ｌｖｔトランジスタ形成領域ＲＬの活性領域にチャネル層１０４Ｌが形成される。この後、レジスト１０３を除去する。
【０００６】
次に、図５（ｂ）に示すように、Ｌｖｔトランジスタ形成領域ＲＬを覆うレジスト１０５を形成し、該レジスト１０５をマスクとしてＨｖｔトランジスタ形成領域ＲＨに対してチャネル注入を行なう。これにより、Ｈｖｔトランジスタ形成領域ＲＨの活性領域にチャネル層１０４Ｈが形成される。この後、レジスト１０５を除去する。
【０００７】
図５（ｂ）の工程の後、図５（ｃ）のように、ゲート絶縁膜１０６、ゲート電極１０７及びサイドウォールスペーサー１０８を含むゲート構造１０９を形成する。更に、ゲート構造１０９をマスクとして不純物注入を行ない、ゲート構造１０９の両側にエクステンション領域１１０及びその下方を覆うハロー領域１１１とを形成する。図示は省略するが、この後、ソース／ドレイン領域等の形成も行なわれる。
【０００８】
以上のように、Ｌｖｔトランジスタ形成領域ＲＬとＨｖｔトランジスタ形成領域ＲＨとに対して別々にチャネル注入を行なうことにより、それぞれのチャネル層１０４Ｌ及び１０４Ｈの不純物の濃度、種類を個別に設定することができる。この結果、Ｌｖｔトランジスタ及びＨｖｔトランジスタの両方について、閾値電圧を個別に設定することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−２８１０２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、チャネル層の不純物について設定するだけでは、Ｌｖｔトランジスタ及びＨｖｔトランジスタのそれぞれの性能向上に限度がある。これに対し、チャネル注入に加えて、エクステンション注入についてもトランジスタの種類毎に個別に行なうことは可能である。しかし、そのためにはマスク工程、注入工程をそれぞれ個別に行なうことを要し、製造工程が長くなってしまう。
【００１１】
以上に鑑み、本発明の目的は、閾値電圧の異なる複数のトランジスタを備える半導体装置及びその製造方法において、マスク工程の増加を抑えながら、それぞれのトランジスタの性能を向上することである。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本開示の半導体装置は、基板上に、同一の導電型である第１電界効果型トランジスタ及び第２電界効果型トランジスタが形成され、第１電界効果型トランジスタは、基板における第１活性領域上に形成された第１ゲート電極と、第１ゲート電極の側方に形成された堆積絶縁膜からなる第１サイドウォールスペーサーと、第１活性領域における第１ゲート電極下方を挟む両側に形成された第１導電型の第１エクステンション領域とを備え、第２電界効果型トランジスタは、基板における第２活性領域上に形成された第２ゲート電極と、第２ゲート電極の側方に形成された堆積絶縁膜からなる第２サイドウォールスペーサーと、第２活性領域における第２ゲート電極下方を挟む両側に形成された第１導電型の第２エクステンション領域とを備え、第２電界効果型トランジスタは、第１電界効果型トランジスタよりも閾値電圧が高く、第１エクステンション領域と第１ゲート電極とが重なるゲート長方向の長さは、第２エクステンション領域と第２ゲート電極とが重なるゲート長方向の長さよりも長く、第１ゲート電極と第１サイドウォールスペーサーとの間の距離は、第２ゲート電極と第２サイドウォールスペーサーとの間の距離よりも短い。
【００１３】
このような半導体装置によると、エクステンション領域がゲート電極と重なっている部分のゲート長方向の長さの違いにより、第１電界効果型トランジスタと第２電界効果型トランジスタとでは実効的なゲート長（それぞれゲート電極の両側に設けられているエクステンション領域間の距離）が異なる。このことから、第１電界効果型トランジスタの閾値電圧は、第２電界効果型トランジスタの閾値電圧よりも低くなっている。また、後に説明する通り、共通のマスクを用いた不純物注入によって第１エクステンション領域と第２エクステンション領域を形成することができ、マスク工程の増加を避けることができる。
【００１４】
尚、第１サイドウォールスペーサーと、第１ゲート電極との間に、第１オフセットスペーサーが設けられ、第２サイドウォールスペーサーと、第２ゲート電極との間に、第１のオフセットスペーサーよりも厚い第２オフセットスペーサー設けられていることが好ましい。
【００１５】
ゲート電極とサイドウォールスペーサーとの間の距離の差（第１電界効果型トランジスタにおいて、第２電界効果型トランジスタにおけるよりも短い）を実現するために、このようにしても良い。
【００１６】
ここで、記第１オフセットスペーサー及び第２オフセットスペーサーのうちの少なくとも第２オフセットスペーサーは、２層以上の積層構造であり、第２オフセットスペーサーの積層数は、第１オフセットスペーサーの積層数よりも多いことが好ましい。
【００１７】
第２オフセットスペーサーを第１オフセットスペーサーよりも厚くするために、このようにしてもよい。この場合、第１オフセットスペーサーについては単層構造であっても良い。
【００１８】
また、第１サイドウォールスペーサーは、第１ゲート電極の側壁に接しており、第２サイドウォールスペーサーと、第２ゲート電極との間に、オフセットスペーサーが設けられていることが好ましい。
【００１９】
ゲート電極とサイドウォールスペーサーとの間の距離の差を実現するために、このようにすることもできる。
【００２０】
また、第１エクステンション領域と第１ゲート電極とが重なるゲート長方向の長さは、第２エクステンション領域と第２ゲート電極とが重なるゲート長方向の長さよりも所定の距離だけ長いことが好ましい。
【００２１】
また、第１ゲート電極と第１サイドウォールスペーサーとの間の距離は、第２ゲート電極と第２サイドウォールスペーサーとの間の距離よりも所定の距離だけ短いことが好ましい。
【００２２】
また、所定の距離は、第１電界効果型トランジスタの閾値電圧と第２電界効果型トランジスタの閾値電圧との違いによって設定されていることが好ましい。
【００２３】
それぞれ所定の距離の差により、電界効果型トランジスタ毎に実効的なゲート長の差が生じ、該ゲート長の差に依存して、閾値電圧の差が生じる。よって、望ましい閾値電圧の差に合わせて、前記所定の距離を設定する。
【００２４】
所定の距離は、２ｎｍ以上で且つ４ｎｍ以下であってもよい。具体例の１つとして、このようにしても良い。
【００２５】
また、第１ゲート電極のゲート長方向の寸法と、第２ゲート電極のゲート長方向の寸法とは実質的に同一寸法に形成されていることことが好ましい。
【００２６】
ここで、実質的に同一寸法とは、設計寸法が同じであり、製造過程において生じるバラツキは含むことを意味する。
【００２７】
また、第１ゲート電極の下方における第１エクステンション領域間の距離は、第２ゲート電極の下方における第２エクステンション領域間の距離よりも短いことが好ましい。
【００２８】
ゲート電極自体の寸法が同じであっても、前記のようなエクステンション領域の構成の違いにより、それぞれの電界効果型トランジスタにおける実効的なゲート長に違いを設けることができる。
【００２９】
また、第１エクステンション領域と基板との間に設けられた第２導電型の第１ハロー領域と、第２エクステンション領域と基板との間に設けられた第２導電型の第２ハロー領域とを更に備えることが好ましい。
【００３０】
また、第１活性領域における第１ゲート電極から見て第１エクステンション領域の外側に形成された第１導電型の第１ソース／ドレイン領域と、第２活性領域における第２ゲート電極から見て第２エクステンション領域の外側に形成された第１導電型の第２ソース／ドレイン領域とを備えることが好ましい。
【００３１】
半導体装置として、これらの構成要素備えていても良い。
【００３２】
次に、前記の目的を達成するため、第１ゲート電極を含む第１電界効果型トランジスタ及び第２ゲート電極を含む第２電界効果型トランジスタを備える本開示の第１の半導体装置の製造方法は、基板における第１活性領域上に第１ゲート電極を形成すると共に、基板における第２活性領域上に第２ゲート電極を形成する工程（ａ）と、第１ゲート電極の側壁に第１オフセットスペーサーを堆積法を用いて形成すると共に、第２ゲート電極の側壁に、第１オフセットスペーサーよりも厚さの厚い第２オフセットスペーサーを堆積法を用いて形成する工程（ｂ）と、工程（ｂ）の後に、第１ゲート電極及び第１オフセットスペーサーをマスクとして第１活性領域に対して第１の不純物注入を行ない、第１活性領域における第１ゲート電極の両側に第１導電型の第１エクステンション領域を形成すると共に、第２ゲート電極及び第２オフセットスペーサーをマスクとして第２活性領域に対して第１の不純物注入を行ない、第２活性領域における第２ゲート電極の両側に第１導電型の第２エクステンション領域を形成する工程（ｃ）とを備える。
【００３３】
第１の半導体装置の製造方法において、同じ工程（ｃ）にて不純物注入を行なうため、オフセットスペーサーの端からゲート電極の側にエクステンション領域が延びる距離は、第１電界効果型トランジスタ及び第２電界効果型トランジスタのどちらにおいても同じである。しかし、第１オフセットスペーサーよりも第２オフセットスペーサーの方が厚さが厚いので、第１エクステンション領域と第１ゲート電極とが重なるゲート長方向の長さは、第２エクステンション領域と第２ゲート電極とが重なるゲート長方向の長さよりも長くなる。この結果、第２電界効果型トランジスタの閾値電圧は、第１電界効果型トランジスタの閾値電圧よりも高くなる。
【００３４】
このように、同じ不純物注入工程を利用し、マスク工程を増加させることなく、閾値電圧の異なる複数の電界効果型トランジスタを形成することができる。
【００３５】
尚、第１オフセットスペーサー及び第２オフセットスペーサーのうちの少なくとも第２オフセットスペーサーは、２層以上の積層構造であり、第２オフセットスペーサーの積層数は、第１オフセットスペーサーの積層数よりも多いことが好ましい。
【００３６】
第２オフセットスペーサーを第１オフセットスペーサーよりも厚くするために、このようにしてもよい。
【００３７】
次に、前記目的を達成するため、第１ゲート電極を含む第１電界効果型トランジスタ及び第２ゲート電極を含む第２電界効果型トランジスタを備える本開示の第２の半導体装置の製造方法は、基板における第１活性領域上に第１ゲート電極を形成すると共に、基板における第２活性領域上に第２ゲート電極を形成する工程（ａ）と、第２ゲート電極の側壁にオフセットスペーサーを堆積法を用いて形成する工程（ｂ）と、工程（ｂ）の後に、第１ゲート電極をマスクとして第１活性領域に対して第１の不純物注入を行ない、第１活性領域における第１ゲート電極の両側に第１導電型の第１エクステンション領域を形成すると共に、第２ゲート電極及びオフセットスペーサーをマスクとして第２活性領域に対して第１の不純物注入を行ない、第２活性領域における第２ゲート電極の両側に第１導電型の第２エクステンション領域を形成する工程（ｃ）とを備え、工程（ｃ）において、第１ゲート電極の側壁にオフセットスペーサーが形成されていない状態で第１の不純物注入を行なう。
【００３８】
第２の半導体装置の製造方法においても、同じ工程（ｃ）にて不純物注入を行なう。ここで、第２ゲート電極の側壁にはオフセットスペーサーが設けられ、第１ゲート電極の側壁にはオフセットスペーサーが設けられないため、第１エクステンション領域と第１ゲート電極とが重なるゲート長方向の長さは、第２エクステンション領域と第２ゲート電極とが重なるゲート長方向の長さよりも長くなる。このように、同じ不純物注入工程を利用し、マスク工程を増加させることなく、閾値電圧の異なる複数の電界効果型トランジスタを形成することができる。
【００３９】
また、第１及び第２の半導体装置の製造方法において、工程（ｃ）の後に、第１ゲート電極及び第２ゲート電極の側方にそれぞれ第１サイドウォールスペーサー及び第２サイドウォールスペーサーを形成した後、第１活性領域及び第２活性領域に対して第２の不純物注入を行なうことにより、第１活性領域における第１ゲート電極から見て第１サイドウォールスペーサーの外側に第１導電型の第１ソース／ドレイン領域を形成すると共に、第２活性領域における第２ゲート電極から見て第２サイドウォールスペーサーの外側に第１導電型の第２ソース／ドレイン領域を形成しても良い。
【００４０】
このようにして、第１電界効果型トランジスタ及び第２電界効果型トランジスタについて、ソース／ドレイン領域を形成することができる。
【発明の効果】
【００４１】
本開示の半導体装置及びその製造方法によると、同じ不純物注入により、複数の電界効果型トランジスタにおける実効的なゲート長を互いに異なるようにすることができる。このことから、マスク工程の増加を避けながら、互いに異なる閾値電圧を有する複数の電界効果型トランジスタを形成することができる。
【図面の簡単な説明】
【００４２】
【図１】図１（ａ）〜（ｃ）は、本開示の第１の実施形態に係る例示的半導体装置とその製造方法を模式的に示す図である。
【図２】図２（ａ）〜（ｃ）は、図１（ｃ）に続いて、本開示の第１の実施形態に係る例示的半導体装置とその製造方法を模式的に示す図である。
【図３】図３（ａ）〜（ｃ）は、本開示の第２の実施形態に係る例示的半導体装置とその製造方法を模式的に示す図である。
【図４】図４（ａ）〜（ｃ）は、図３（ｃ）に続いて、本開示の第２の実施形態に係る例示的半導体装置とその製造方法を模式的に示す図である。
【図５】図５（ａ）〜（ｃ）は、背景技術の半導体装置の製造方法について示す図である。
【発明を実施するための形態】
【００４３】
（第１の実施形態）
以下、本発明の第１の実施形態の半導体装置とその製造方法について、図面を参照しながら説明する。
【００４４】
図１（ａ）〜（ｃ）及び図２（ａ）〜（ｃ）は、本実施形態の例示的半導体装置１０の構造及びその製造方法について模式的に示す図である。図２（ｃ）に示すように、半導体装置１０は、シリコンからなる半導体基板等である基板１を用いて形成されている。基板１の表面部は、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法により形成されたシリコン酸化膜からなる素子分離領域２によって基板１からなる活性領域が区画されている。図２（ｃ）には、閾値電圧の低い電界効果型トランジスタ（以下、Ｌｖｔトランジスタと呼ぶ）が形成されたＬｖｔトランジスタ領域ＲＬと、Ｌｖｔトランジスタに比べて閾値電圧の高い電界効果型トランジスタ（以下、Ｈｖｔトランジスタと呼ぶ）が形成されたＨｖｔトランジスタ領域ＲＨとが示されている。尚、本実施形態では、Ｌｖｔトランジスタ及びＨｖｔトランジスタとして、Ｎ型ＦＥＴを用いて説明する。
【００４５】
Ｌｖｔトランジスタ領域ＲＬにおいて、Ｐ型の基板１における素子分離領域２に囲まれた活性領域１Ｌ上に、ゲート絶縁膜１２Ｌを介してゲート電極１３Ｌが形成されている。ゲート電極１３Ｌの側壁には、オフセットスペーサー１４Ｌを介してサイドウォールスペーサー１５Ｌが形成されている。また、活性領域１Ｌにおけるゲート電極１３Ｌの両側方（サイドウォールスペーサー１５Ｌの外側方）に、Ｎ型のソース／ドレイン領域１６Ｌ（ソース領域及びドレイン領域をまとめてこのように呼ぶ）が形成されている。更に、ソース／ドレイン領域１６Ｌよりも内側（ゲート電極１３Ｌ側）に、Ｎ型のエクステンション領域１７Ｌが、活性領域１Ｌにおけるゲート電極１３Ｌ下方のチャネル形成領域を挟んで両側に形成されている。エクステンション領域１７Ｌは、ゲート電極１３Ｌの両側方から一部がゲート電極１３Ｌの下方にまで延びている。エクステンション領域１７Ｌと基板１との間に、エクステンション領域１７Ｌとは導電型が異なるＰ型のハロー領域１８Ｌが形成されている。ハロー領域１８Ｌは、エクステンション領域１７Ｌの底面及び側面（ソース／ドレイン領域１６Ｌに接続している側面は除く）を覆うように形成されている。
【００４６】
ゲート絶縁膜１２Ｌ、ゲート電極１３Ｌ、オフセットスペーサー１４Ｌ及びサイドウォールスペーサー１５Ｌにより、Ｌｖｔトランジスタのゲート構造１１Ｌが構成されている。
【００４７】
次に、Ｈｖｔトランジスタ領域ＲＨには、Ｌｖｔトランジスタ領域ＲＬのＬｖｔトランジスタと類似した構造のＨｖｔトランジスタが形成されている。具体的に、Ｐ型の基板１における素子分離領域２に囲まれた活性領域１Ｈ上に、ゲート絶縁膜１２Ｈを介してゲート電極１３Ｈが形成されている。ゲート電極１３Ｈの側壁には、オフセットスペーサー１４Ｈを介してサイドウォールスペーサー１５Ｈが形成されている。また、活性領域１Ｈにおけるゲート電極１３Ｈの両側方にＮ型のソース／ドレイン領域１６Ｈが形成され、その内側に一部がゲート電極１３Ｈの下方にまで延びたＮ型のエクステンション領域１７Ｈが形成されている。エクステンション領域１７Ｈと基板１との間には、エクステンション領域１７Ｈとは導電型が異なるＰ型のハロー領域１８Ｈが形成されている。ハロー領域１８Ｈは、エクステンション領域１７Ｈの底面及び側面（ソース／ドレイン領域１６Ｈに接続している側面は除く）を覆うように形成されている。
【００４８】
ゲート絶縁膜１２Ｈ、ゲート電極１３Ｈ、オフセットスペーサー１４Ｈ及びサイドウォールスペーサー１５Ｈにより、Ｈｖｔトランジスタのゲート構造１１Ｈが構成されている。
【００４９】
ここで、Ｈｖｔトランジスタにおけるオフセットスペーサー１４Ｈは、ゲート電極１３Ｈの側壁に接する断面形状がＬ字状の第一層１４ＨＡと、該第一層１４ＨＡに積層する第二層１４ＨＢとからなる２層の積層構造であり、２層合わせた厚さは、Ｌｖｔトランジスタにおける一層構造のオフセットスペーサー１４Ｌよりも厚くなっている。
【００５０】
また、Ｌｖｔトランジスタにおいてゲート電極１３Ｌの下方に延びている部分のエクステンション領域１７Ｌの長さ（ゲート電極１３Ｌとのオーバーラップ量）をＤＬとし、Ｈｖｔトランジスタにおいてゲート電極１３Ｈの下方に延びている部分のエクステンション領域１７Ｈの長さをＤＨとすると、ＤＬはＤＨよりも長い。言い換えると、ゲート電極１３Ｌとエクステンション領域１７Ｌとが重なる長さＤＬは、ゲート電極１３Ｈとエクステンション領域１７Ｈとが重なる長さＤＨよりも長い。また、Ｌｖｔトランジスタにおけるエクステンション領域１７Ｌは、Ｈｖｔトランジスタにおけるエクステンション領域１７Ｈに比べると、よりゲート電極の内側にまで延びていることになる。
【００５１】
ここで、ゲート電極１３Ｌのゲート長方向の寸法とゲート電極１３Ｈのゲート長方向の寸法とは、実質的に同一寸法である。実質的に同一寸法とは、設計寸法が同じであり、製造過程において生じるバラツキは含むことを意味する。
【００５２】
このことから、Ｌｖｔトランジスタのゲート電極１３Ｌ下方におけるエクステンション領域１７Ｌ間の距離（実効的なゲート長）は、Ｈｖｔトランジスタのゲート電極１３Ｈ下方におけるエクステンション領域１７Ｈ間の距離よりも短くなっている。
【００５３】
このようにすることによって、Ｌｖｔトランジスタの閾値電圧は、Ｈｖｔトランジスタの閾値電圧に比べて低くなっている。
【００５４】
オーバーラップ量ＤＬとオーバーラップ量ＤＨとの違いは、オフセットスペーサー１４Ｌの厚さとオフセットスペーサー１４Ｈの厚さの違いによって実現されている。
【００５５】
Ｌｖｔトランジスタ領域ＲＬに形成されるＬｖｔトランジスタは、オフリーク電流の低減よりも動作の高速性等を重視する（ＧＩＤＬ、ＢＴＢＴ等を無視できる）トランジスタである。そこで、オーバーラップ量ＤＬが十分に長くなるように、オフセットスペーサー１４Ｌは薄く設定され、閾値電圧が低くなっている。
【００５６】
これに対し、Ｈｖｔトランジスタ領域ＲＨに形成されるＨｖｔトランジスタは、Ｌｖｔトランジスタに比べてオフリーク電流の低減を重視する（ＧＩＤＬ、ＢＴＢＴ等を無視できない）トランジスタである。そこで、オーバーラップ量ＤＨを（オーバーラップ量ＤＬに比べて）短くするために、オフセットスペーサー１４Ｈがオフセットスペーサー１４Ｌよりも厚く設定されている。但し、エクステンション領域１７Ｈがゲート電極１３Ｈに対してオフセットする（ゲート電極１３Ｈの下方に入り込まない配置になる）ことは無いようにする。
【００５７】
以上のように、オフセットスペーサーの厚さをそれぞれ設定することにより、エクステンション領域とゲート電極とのオーバーラップ量を決定し、それぞれのトランジスタの閾値電圧を設定することができる。
【００５８】
次に、図１（ａ）〜（ｃ）及び図２（ａ）〜（ｃ）を参照して、半導体装置１０の製造方法について説明する。
【００５９】
図１（ａ）には、ゲート電極の形成まで行なわれた状態が示されている。まず、Ｐ型の単結晶シリコンからなる半導体基板、Ｐ型ウェル領域が形成された単結晶シリコンからなる半導体基板等であるＰ型の基板１に、例えばＰ型不純物であるＢ（ホウ素）イオン等を注入する。これは、基板１表面のチャネル形成領域に注入するための所定の条件により行なう。その後、熱処理により、Ｐ型チャネル拡散層を形成する（図示省略）。
【００６０】
次に、閾値電圧の低い電界効果型トランジスタを形成するＬｖｔトランジスタ領域ＲＬと、閾値電圧の高い電界効果型トランジスタを形成するＨｖｔトランジスタ領域ＲＨとを定めて、基板１のチャネル形成領域を局所的に露出させる。このためには、基板１の表面部にＬＯＣＯＳ法、ＳＴＩ法等による素子分離領域２を形成する。これにより、素子分離領域２によって囲まれた基板１からなる活性領域１Ｌ及び活性領域１Ｈがそれぞれ形成される。
【００６１】
次に、基板１上を覆うように、ゲート絶縁膜１２Ｌ及び１２Ｈとなる絶縁膜を形成し、更にその上に、ゲート電極１３Ｌ及び１３Ｈとなる電極材料層を形成する。
【００６２】
絶縁膜は、ＳｉＯ2 、ＳｉＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＯ2 等の単層膜又は積層膜とすることができる。形成には、熱酸化法、物理的気相蒸着法（以下、ＰＶＤ（Physical Vapor Deposition）法と呼ぶ）、化学的気相蒸着法（以下、ＣＶＤ（Chemical Vapor Deposition）法と呼ぶ）等を用いることができる。
【００６３】
また、電極材料層は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ａｌ、ＴｉＡｌ等の金属材料の単層構造又はこれらの積層構造であってもよい。更に、前述のいずれかの金属材料からなる金属層と、該金属層上に形成されたＳｉ層又はＳｉを含む材料からなるＳｉ含有層との積層構造であっても良い。これらの層の形成には、ＰＶＤ法、ＣＶＤ法、スパッタ法等を用いることができる。
【００６４】
次に、電極材料層上にレジスト材料を塗布した後、Ｌｖｔトランジスタ領域ＲＬのゲート電極１３Ｌ及びＨｖｔトランジスタ領域ＲＨのゲート電極１３Ｈの形成位置に対応するようにパターニングして、レジスト２０を形成する。続いて、レジスト２０をマスクとして前記電極材料層及び絶縁膜をエッチングすることにより、Ｌｖｔトランジスタ領域ＲＬにおける活性領域１Ｌ上にゲート絶縁膜１２Ｌ及びゲート電極１３Ｌを形成する一方、Ｈｖｔトランジスタ領域ＲＨにおける活性領域１Ｈ上にゲート絶縁膜１２Ｈ及びゲート電極１３Ｈを形成する。この後、レジスト２０を除去する。
【００６５】
次に、図１（ｂ）の工程を行なう。まず、基板１上の全面に、ゲート電極１３Ｌ及び１３Ｈの上面及び側面を覆うように、オフセットスペーサーとなる絶縁膜を形成する。具体例としては、ＳｉＮ膜からなる絶縁膜１４Ａを２ｎｍ〜１０ｎｍの膜厚に堆積した後、該絶縁膜１４Ａを覆うように、ＳｉＯ2 膜からなる絶縁膜１４Ｂを２ｎｍ〜１０ｎｍの膜厚に堆積する。形成方法としては、ＣＶＤ法等を用いればよい。また、ここでは絶縁膜１４ＡをＳｉＮ膜、絶縁膜１４ＢをＳｉＯ2 膜としているが、これらの材料を逆にしても構わない。また、絶縁膜１４Ａに対して絶縁膜１４Ｂを選択的に除去することが可能であれば、それぞれ他の材料を用いることも可能である。
【００６６】
次に、図１（ｃ）の工程を行なう。まず、基板１上の全面にレジスト材料を塗布し、続いてＨｖｔトランジスタ領域ＲＨのみがマスクされるようにパターニングして、レジスト２１を形成する。その後、レジスト２１をマスクとしてウェットエッチングを行ない、Ｌｖｔトランジスタ領域ＲＬにおける絶縁膜１４Ｂのみを選択的に除去する。その後、レジスト２１を除去する。これにより、活性領域１Ｌ上の絶縁膜１４Ｂは除去されて絶縁膜１４Ａのみが残存し、活性領域１Ｈ上には絶縁膜１４Ａ及び絶縁膜１４Ｂが共に残存した状態となる。
【００６７】
次に、図２（ａ）に示すように、異方性エッチングを行なって絶縁膜１４Ａ及び絶縁膜１４Ｂを全面エッチバックし、ゲート電極の側壁を覆う部分のみを残して他の部分を除去することにより、オフセットスペーサーを形成する。より具体的に、Ｌｖｔトランジスタ領域ＲＬのゲート電極１３Ｌの側方に、絶縁膜１４Ａから一層構造のオフセットスペーサー１４Ｌを形成する。また、Ｈｖｔトランジスタ領域ＲＨのゲート電極１３Ｈの側方に、絶縁膜１４Ａからなる断面形状がＬ字状の第一層１４ＨＡと、該第一層１４ＨＡ上に形成された第二層１４ＨＢとからなる２層構造のオフセットスペーサー１４Ｈを形成する。
【００６８】
Ｈｖｔトランジスタ領域ＲＨのオフセットスペーサー１４Ｈは、Ｌｖｔトランジスタ領域ＲＬのオフセットスペーサー１４Ｌと同じ絶縁膜１４Ａからなる第一層１４ＨＡに、第二層１４ＨＢが積層された構造であるから、オフセットスペーサー１４Ｌよりも第二層１４ＨＢの膜厚分だけ厚さが厚くなっている。
【００６９】
次に、図２（ｂ）に示すように、エクステンション領域及びハロー領域の形成を行なう。
【００７０】
まず、エクステンション注入として、Ｎ型不純物であるＡｓ又はＰをイオン注入する。注入の条件としては、例えば、注入イオンがＡｓの場合、注入エネルギーを２ｋｅＶ、ドーズ量を１〜２×１０15／ｃｍ2 、注入角度を０°（基板１の主面の法線に対して成す角が０°）とする。
【００７１】
この際、Ｌｖｔトランジスタ領域ＲＬにおいては、ゲート電極１３Ｌとオフセットスペーサー１４Ｌとがマスクとなって、活性領域１Ｌに、Ｎ型のエクステンション領域１７Ｌが、ゲート電極１３Ｌの下方にオーバーラップ量ＤＬだけ重なるように形成される。
【００７２】
また、Ｈｖｔトランジスタ領域ＲＨにおいては、ゲート電極１３Ｈと、Ｌｖｔトランジスタ領域ＲＬにおけるオフセットスペーサー１４Ｌよりも厚いオフセットスペーサー１４Ｈとがマスクとなって、活性領域１Ｈに、Ｎ型のエクステンション領域１７Ｈが、ゲート電極１３Ｈの下方にオーバーラップ量ＤＨだけ重なるように形成される。
【００７３】
オフセットスペーサー１４Ｌの方がオフセットスペーサー１４Ｈよりも厚さが薄いので、Ｌｖｔトランジスタ領域ＲＬ及びＨｖｔトランジスタ領域ＲＨに対して同様にエクステンション注入を行なったとしても、オーバーラップ量ＤＬがオーバーラップ量ＤＨよりも長くなる。よって、実効的なゲート長に差を設けることを目的として、Ｌｖｔトランジスタ領域ＲＬ及びＨｖｔトランジスタ領域ＲＨに対して別々にエクステンション注入を行なうことは不要になっている。このことから、マスク工程を増加させることなく、互いに閾値電圧の異なる複数の電界効果型トランジスタを同一基板上に設けることができる。
【００７４】
この後、エクステンション領域１７Ｌ及び１７Ｈの下方をそれぞれ覆い、基板１との間に位置するＰ型のハロー領域１８Ｌ及び１８Ｈを形成する。このためには、Ｐ型不純物としてＢ、ＢＦ2 又はＩｎをイオン注入する。注入の条件としては、例えば、注入イオンがＢの場合、注入エネルギーを５〜１０ｋｅＶ、ドーズ量を１〜４×１０13／ｃｍ2 、注入角度を１５〜３８°とする。
【００７５】
ここで、Ｌｖｔトランジスタ領域ＲＬのオフセットスペーサー１４Ｌの厚さと、Ｈｖｔトランジスタ領域ＲＨのオフセットスペーサー１４Ｈの厚さとの差について説明する。
【００７６】
半導体装置１０において、閾値電圧の低いＬｖｔトランジスタと、閾値電圧の高いＨｖｔトランジスタとの閾値電圧の差は、Ｌｖｔトランジスタ及びＨｖｔトランジスタの実効的なゲート長（ゲート電極下方におけるエクステンション領域間の距離）の違いによって実現する。実効的なゲート長の差は、オーバーラップ量ＤＬとＤＨとの差によって決まるので、必要なゲート長の差に応じて、オフセットスペーサーの厚さの差を設定する。
【００７７】
具体的に、閾値電圧の低いＬｖｔトランジスタと、閾値電圧の高いＨｖｔトランジスタとの閾値電圧の差は、例えば、５０〜１００ｍＶ程度とすることが望ましい。また、実効的なゲート長が８ｎｍ変動すると、閾値電圧は１００ｍＶ変動するものとする。このような場合、実効的なゲート長に４ｎｍ〜８ｎｍの差が出るように、オフセットスペーサーの厚さについても、ゲート電極の両側でそれぞれ２ｎｍ〜４ｎｍ（合わせて４ｎｍ〜８ｎｍ）の差を設ける。つまり、Ｈｖｔトランジスタ領域ＲＨのオフセットスペーサー１４Ｈについて、Ｌｖｔトランジスタ領域ＲＬのオフセットスペーサー１４Ｌに比べ、２ｎｍ〜４ｎｍ厚く設定する。言い換えれば、オフセットスペーサー１４Ｈにおける第二層１４ＨＢの膜厚を２ｎｍ〜４ｎｍにすれば良い。
【００７８】
これにより、オーバーラップ量ＤＨは、ゲート電極１３Ｈの両側において２ｎｍ〜４ｎｍ（オーバーラップ量ＤＬよりも）大きくなり、実効的なゲート長の差を４ｎｍ〜８ｎｍとすることができる。
【００７９】
尚、以上の数値は、ゲート電極１３Ｌ及び１３Ｈ自体のゲート長方向の寸法が４０ｎｍ程度であるときに望ましい一例であるが、これには限らない。ゲート電極の寸法、各種の不純物領域（エクステンション領域、ソース／ドレイン領域等）の濃度、望ましい閾値電圧の差等に基づいて設定することができる。
【００８０】
この後、図２（ｃ）に示すように、サイドウォールスペーサーと、ソース／ドレイン領域とを形成する。
【００８１】
まず、ゲート電極１３Ｌ、ゲート電極１３Ｈ等を覆うように、基板１上に、ＳｉＯ2 膜、ＳｉＮ膜又はＳｉＯＮ膜の単層膜、あるいはこれらの積層膜からなる絶縁膜を形成する。次に、該絶縁膜に対して異方性ドライエッチングを行ない、ゲート電極１３Ｌ及びゲート電極１３Ｈの側方の部分を残して他の部分を除去する。このようにして、ゲート電極１３Ｌの側方にオフセットスペーサー１４Ｌを介してサイドウォールスペーサー１５Ｌを形成する一方、ゲート電極１３Ｈの側方にオフセットスペーサー１４Ｈを介してサイドウォールスペーサー１５Ｈを形成する。この結果、ゲート電極１３Ｌとサイドウォールスペーサー１５Ｌとの間の距離は、ゲート電極１３Ｈとサイドウォールスペーサー１５Ｈとの間の距離よりも短くなる。
【００８２】
これまでの工程により、Ｌｖｔトランジスタ領域ＲＬにはゲート構造１１Ｌ、Ｈｖｔトランジスタ領域ＲＨにはゲート構造１１Ｈが構成される。
【００８３】
続いて、ゲート構造１１Ｌ及びゲート構造１１Ｈをマスクとして、活性領域１Ｌ及び活性領域１Ｈに、Ａｓ等のＮ型不純物をイオン注入することにより、ゲート構造１１Ｌ及びゲート構造１１Ｈの両側方にそれぞれＮ型のソース／ドレイン領域１６Ｌ及び１６Ｈを形成する。
【００８４】
以上により、同一基板上にＬｖｔトランジスタとＨｖｔトランジスタとを備えた半導体装置１０が形成される。このような製造方法によると、マスク工程を増加させることなく閾値電圧の異なる電界効果型トランジスタを形成することができ、製造工程を短縮することが可能になる。
【００８５】
尚、オフセットスペーサー１４Ｈを２層構造とすることにより、単層構造のオフセットスペーサー１４Ｌよりも厚くする例を説明したが、他の方法によって厚さに差を設けても良い。オフセットスペーサー１４Ｌについても複数層からなる構造として、それよりも多くの積層数からなるオフセットスペーサー１４Ｈを設けても良い。
【００８６】
また、以上では、二種類の電界効果型トランジスタを形成する例を説明したが、これには限らない。例えば、Ｌｖｔトランジスタ及びＨｖｔトランジスタに加えて、これらの中間の閾値電圧を有するＭｖｔトランジスタを備えていても良い。この場合、オフセットスペーサー１４Ｌとオフセットスペーサー１４Ｈとの中間の厚さのオフセットスペーサーを設けるようにする。また、ＳＲＡＭ用トランジスタ等を備える場合に適用することも可能である。
【００８７】
（第２の実施形態）
次に、本発明の第２の実施形態の半導体装置とその製造方法について、図面を参照しながら説明する。
【００８８】
図３（ａ）〜（ｃ）及び図４（ａ）〜（ｃ）は、本実施形態の例示的半導体装置１０ａの構造及びその製造方法について模式的に示す図である。図４（ｃ）に示す半導体装置１０ａのうち、第１の実施形態の半導体装置１０と同様の構成要素については図２（ｃ）と同じ符号を用い、以下には相違点について詳しく説明する。
【００８９】
図４（ｃ）に示すように、半導体装置１０ａにおいても、閾値電圧の低いＬｖｔトランジスタの形成されたＬｖｔトランジスタ領域ＲＬと、Ｌｖｔトランジスタよりも閾値電圧の高いＨｖｔトランジスタの形成されたＨｖｔトランジスタ領域ＲＨとが設けられている。
【００９０】
Ｌｖｔトランジスタ領域ＲＬにおいて、Ｐ型の基板１における素子分離領域２に囲まれた活性領域１Ｌ上に、ゲート絶縁膜１２Ｌを介してゲート電極１３Ｌが形成されている。ゲート電極１３Ｌの側方には、オフセットスペーサーを介すること無しに、ゲート電極１３Ｌの側壁にサイドウォールスペーサー１５Ｌが接して形成されている。ゲート絶縁膜１２Ｌ、ゲート電極１３Ｌ及びサイドウォールスペーサー１５Ｌにより、Ｌｖｔトランジスタ領域ＲＬのゲート構造１１Ｌが構成されている。
【００９１】
また、ゲート電極１３Ｌの下方にオーバーラップ量ＤＬだけ重なるように、Ｎ型のエクステンション領域１７Ｌが形成されている。エクステンション領域１７Ｌよりも外側にＮ型のソース／ドレイン領域１６Ｌが形成され、また、エクステンション領域１７Ｌと基板１との間に、エクステンション領域１７Ｌの下方を覆うように、Ｐ型のハロー領域１８Ｌが形成されている。
【００９２】
次に、Ｈｖｔトランジスタ領域ＲＨにおいて、Ｐ型の基板１における素子分離領域２に囲まれた活性領域１Ｈ上に、ゲート絶縁膜１２Ｈを介してゲート電極１３Ｈが形成されている。ゲート電極１３Ｈの側方には、オフセットスペーサー１４Ｈを介してサイドウォールスペーサー１５Ｈが形成されている。ゲート絶縁膜１２Ｈ、ゲート電極１３Ｈ、オフセットスペーサー１４Ｈ及びサイドウォールスペーサー１５Ｈにより、Ｈｖｔトランジスタ領域ＲＨのゲート構造１１Ｈが構成されている。
【００９３】
また、ゲート電極１３Ｈの下方にオーバーラップ量ＤＨだけ重なるように、Ｎ型のエクステンション領域１７Ｈが形成されている。エクステンション領域１７Ｈよりも外側にＮ型のソース／ドレイン領域１６Ｈが形成され、また、エクステンション領域１７Ｈと基板１との間に、エクステンション領域１７Ｈの下方を覆うように、Ｐ型のハロー領域１８Ｈが形成されている。
【００９４】
ここで、Ｌｖｔトランジスタにおけるオーバーラップ量ＤＬは、Ｈｖｔトランジスタにおけるオーバーラップ量ＤＨよりも長い。このため、Ｌｖｔトランジスタのゲート電極１３Ｌ下方におけるエクステンション領域１７Ｌ間の距離（実効的なゲート長）は、Ｈｖｔトランジスタのゲート電極１３Ｈ下方におけるエクステンション領域１７Ｈ間の距離よりも短くなっている。
【００９５】
このようにすることによって、Ｌｖｔトランジスタの閾値電圧は、Ｈｖｔトランジスタの閾値電圧に比べて低くなっている。
【００９６】
ここで、オーバーラップ量ＤＬとオーバーラップ量ＤＬとの違いは、Ｌｖｔトランジスタにはオフセットスペーサーが設けられず、Ｈｖｔトランジスタにはオフセットスペーサー１４Ｈが設けられていることにより実現されている。
【００９７】
次に、図３（ａ）〜（ｃ）及び図４（ａ）〜（ｃ）を参照して、半導体装置１０ａの製造方法について説明する。
【００９８】
図３（ａ）には、ゲート電極の形成まで行なわれた状態が示されている。これは、第１の実施形態において図１（ａ）を参照して説明したのと同様にして形成すればよい。図３（ａ）の構成を得た後、レジスト２０は除去する。
【００９９】
次に、図３（ｂ）に示す通り、ゲート電極１３Ｌ及びゲート電極１３Ｈの上面及び側面を覆うように、オフセットスペーサーとなる絶縁膜１４Ａを形成する。例えば、ＳｉＮ膜、ＳｉＯ2 膜等を用い、ＣＶＤ法により２ｎｍ〜１０ｎｍの膜厚に形成する。
【０１００】
次に、図３（ｃ）に示す通り、基板１上の全面に、異方性エッチングを行なって絶縁膜１４Ａを全面エッチバックし、ゲート電極の側壁を覆う部分のみを残して他の部分を除去することにより、オフセットスペーサーを形成する。より具体的に、Ｈｖｔトランジスタ領域ＲＨのゲート電極１３Ｈの側壁を覆うオフセットスペーサー１４Ｈを形成する。Ｌｖｔトランジスタ領域ＲＬにおいても、ゲート電極１３Ｌの側壁を覆うオフセットスペーサー１４Ｌが形成される。
【０１０１】
次に、図４（ａ）に示すように、Ｌｖｔトランジスタ領域ＲＬにおけるオフセットスペーサー１４Ｌを除去する。このためには、レジストの塗布を行ない、Ｈｖｔトランジスタ領域ＲＨのみを覆うレジスト２１としてパターニングする。該レジスト２１をマスクとしてウェットエッチングを行ない、Ｌｖｔトランジスタ領域ＲＬのオフセットスペーサー１４Ｌを選択的に除去する。この後、レジスト２１を除去する。
【０１０２】
次に、図４（ｂ）に示すように、Ｎ型のエクステンション領域及びＰ型のハロー領域の形成を行なう。
【０１０３】
まず、エクステンション注入として、第１の実施形態にて説明したのと同様の条件により、Ｎ型不純物であるＡｓ又はＰをイオン注入する。
【０１０４】
この際、Ｌｖｔトランジスタ領域ＲＬにおいては、ゲート電極１３Ｌだけがマスクとなって、活性領域１Ｌにエクステンション領域１７Ｌが形成される。エクステンション領域１７Ｌは、ゲート電極１３Ｌの下方にオーバーラップ量ＤＬだけ重なるように形成される。
【０１０５】
また、Ｈｖｔトランジスタ領域ＲＨにおいては、ゲート電極１３Ｈと、オフセットスペーサー１４Ｈとがマスクとなる。エクステンション領域１７Ｈは、ゲート電極１３Ｈの下方にオーバーラップ量ＤＨだけ重なるように形成される。
【０１０６】
Ｈｖｔトランジスタ領域ＲＨにおいてのみオフセットスペーサー１４Ｈが形成されているので、Ｌｖｔトランジスタ領域ＲＬ及びＨｖｔトランジスタ領域ＲＨに対して同様にエクステンション注入を行なったとしても、オーバーラップ量ＤＬがオーバーラップ量ＤＨよりも長くなる。よって、個別のマスク工程及び注入工程を要すること無しに、ＬｖｔトランジスタとＨｖｔトランジスタとの実効的なゲート長に差を設けることができ、互いに閾値電圧の異なる複数の電界効果型トランジスタを同一基板上に設けることができる。
【０１０７】
この後、エクステンション領域１７Ｌ及び１７Ｈの下方をそれぞれ覆い、基板１との間に位置するハロー領域１８Ｌ及び１８Ｈを形成する。このためには、Ｐ型不純物としてＢ、ＢＦ2 又はＩｎをイオン注入する。注入の条件としては、第１の実施形態と同様にしても良い。
【０１０８】
ここで、Ｈｖｔトランジスタ領域ＲＨにおけるオフセットスペーサー１４Ｈの厚さについては、必要なゲート長の差に応じて設定する。
【０１０９】
例えば、ＬｖｔトランジスタとＨｖｔトランジスタとの望ましい閾値電圧の差が５０〜１００ｍＶ程度である場合を考える。また、実効的なゲート長の８ｎｍの変動に対して閾値電圧は１００ｍＶ変動することが分っているとする。このような場合、ＬｖｔトランジスタとＨｖｔトランジスタとの実効的なゲート長の差が４ｎｍ〜８ｎｍとなればよい。そこで、オフセットスペーサー１４Ｈの厚さを２ｎｍ〜４ｎｍに形成すればよい。
【０１１０】
これにより、オーバーラップ量ＤＨは、ゲート電極１３Ｈの両側においてそれぞれ２ｎｍ〜４ｎｍ（オーバーラップ量ＤＬよりも）大きくなり、実効的なゲート長の差を４ｎｍ〜８ｎｍとすることができる。但し、これらの数値は一例であり、ゲート電極の寸法、各種の不純物領域の濃度、望ましい閾値電圧の差等に基づいて設定することができる。
【０１１１】
次に、図４（ｃ）に示すように、サイドウォールスペーサーと、ソース／ドレイン領域とを形成する。
【０１１２】
まず、ゲート電極１３Ｌ、ゲート電極１３Ｈ等を覆うように、基板１上に絶縁膜を形成し、該絶縁膜に対して異方性ドライエッチングを行なうことにより、ゲート電極１３Ｌ側面に接するサイドウォールスペーサー１５Ｌと、ゲート電極１３Ｈ側方にオフセットスペーサー１４Ｈを介して形成されるサイドウォールスペーサー１５Ｈとを得る。
【０１１３】
これまでの工程により、Ｌｖｔトランジスタ領域ＲＬにはゲート構造１１Ｌ、Ｈｖｔトランジスタ領域ＲＨにはゲート構造１１Ｈが構成される。
【０１１４】
続いて、ゲート構造１１Ｌ及びゲート構造１１Ｈをマスクとして、活性領域１Ｌ及び活性領域１Ｈに、Ａｓ等のＮ型不純物をイオン注入することにより、ゲート構造１１Ｌ及びゲート構造１１Ｈの両側方にそれぞれＮ型のソース／ドレイン領域１６Ｌ及び１６Ｈを形成する。
【０１１５】
以上により、半導体装置１０ａが形成される。このような製造方法によると、マスク工程を増加させることなく閾値電圧の異なる電界効果型トランジスタを形成することができ、製造工程を短縮することが可能になる。
【０１１６】
尚、第１の実施形態及び第２の実施形態を組み合わせて、それぞれ閾値電圧の異なる３種類の電界効果型トランジスタを設けることも可能である。つまり、オフセットスペーサーの有無及び厚さの違いを設定することにより、一度のエクステンション注入によって、ゲート電極とエクステンション領域とのオーバーラップ量を３通り又はそれ以上に設定することができる。
【０１１７】
また、第１及び第２の実施形態のいずれにおいてもＮチャネル型のトランジスタを例として説明したが、それぞれの構成をＰチャネル型トランジスタに適用することも可能である。
【０１１８】
また、Ｌｖｔトランジスタ及びＨｖｔトランジスタについて、チャネル注入を別々に行なっても良い。これにより、チャネル注入に関する工程数は増加するが、閾値電圧の制御性を更に向上することができる。
【産業上の利用可能性】
【０１１９】
本開示の技術によると、製造工程の増加を抑制しながら、互いに閾値電圧の異なる複数の電界効果型トランジスタを備えた半導体装置及びその製造方法を実現することができ、半導体装置の微細化にも対応可能である。
【符号の説明】
【０１２０】
１          基板
２          素子分離領域
１０          半導体装置
１０ａ        半導体装置
１１Ｈ        ゲート構造
１１Ｌ        ゲート構造
１２Ｈ        ゲート絶縁膜
１２Ｌ        ゲート絶縁膜
１３Ｈ        ゲート電極
１３Ｌ        ゲート電極
１４Ａ        絶縁膜
１４Ｂ        絶縁膜
１４Ｈ        オフセットスペーサー
１４ＨＡ      第一層
１４ＨＢ      第二層
１４Ｌ        オフセットスペーサー
１５Ｈ        サイドウォールスペーサー
１５Ｌ        サイドウォールスペーサー
１６Ｈ        ソース／ドレイン領域
１６Ｌ        ソース／ドレイン領域
１７Ｈ        エクステンション領域
１７Ｌ        エクステンション領域
１８Ｈ        ハロー領域
１８Ｌ        ハロー領域
２０          レジスト
２１          レジスト
【図１】
0005435720.tif 000002
【図２】
0005435720.tif 000003
【図３】
0005435720.tif 000004
【図４】
0005435720.tif 000005
【図５】
0005435720.tif 000006