(57)【特許請求の範囲】
【請求項１】
パッケージングされた半導体チップによって発生する熱を放散するシリコン貫通プラグを有する半導体パッケージ基板であって、
前記半導体パッケージ基板に、シリコン貫通プラグ（ＴＳＰ）が銅シード層の形成後銅メッキ法により形成され、前記ＴＳＰは、前記半導体パッケージ基板の第１の表面から前記第１の表面と反対の第２の表面に延伸し、前記ＴＳＰの断面は、両側にくし歯のパターンを有しており、前記ＴＳＰは、前記半導体チップの熱放散経路を提供する半導体パッケージ基板。
【請求項２】
前記ＴＳＰの全断面積の前記半導体チップの全断面積に対する割合であるデューティー比が、５０％以上である請求項１記載の半導体パッケージ基板。
【請求項３】
前記半導体チップは、発光ダイオードチップである請求項１または２記載の半導体パッケージ基板。
【請求項４】
前記両側のくし歯のそれぞれは、１００μｍ〜３００μｍの間の長さを有し、前記両側のくし歯のそれぞれは、１００μｍ〜３００μｍの間の幅を有する請求項１〜３のいずれかに記載の半導体パッケージ基板。
【請求項５】
前記ＴＳＰの断面の面積は、前記半導体パッケージ基板に面する前記ＬＥＤチップの表面積より大きい請求項３記載の半導体パッケージ基板。
【請求項６】
前記ＬＥＤチップと前記ＴＳＰの間に金属層があり、前記金属層は、ＬＥＤチップの水平の熱放散経路を提供する請求項３記載の半導体パッケージ基板。
【請求項７】
前記両側のくし歯のパターンの２つの隣接する両側のくし歯は、交差したパターンで配置される請求項１〜６のいずれか記載の半導体パッケージ基板。
【請求項８】
パッケージングされた半導体チップによって発生する熱を放散するシリコン貫通プラグ（ＴＳＰ）を有する半導体パッケージ基板の製造方法であって、
シリコン基板に、断面形状が両側にくし歯のパターンを有する凹部を形成し、
該凹部内にメッキ法により前記ＴＳＰとするための銅膜を形成し、
前記シリコン基板の正面に第２の基板を接着してから前記シリコン基板の背面を研磨することにより、前記ＴＳＰを露出させ、
該露出したＴＳＰの一部と接続されるように銅層を形成し、
該銅層上に半導体チップを接合する
ことを特徴とする半導体パッケージ基板の製造方法。
【請求項９】
前記ＴＳＰを、前記半導体チップの底面面積に対する前記ＴＳＰの全断面積の割合であるデューティー比が５０％以上である面積になるように形成する請求項８記載の半導体パッケージ基板の製造方法。
【請求項１０】
前記半導体チップが、発光ダイオードチップである請求項８または９記載の半導体パッケージ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、“METHOD FOR PRODUCING STACKABLE DIES”と題された２００８年１２月５日に出願された米国特許出願番号第１２／３２９、１３８号に関するものであり、これらの全ては引用によって本願に援用される。
【背景技術】
【０００２】
先端の半導体パッケージングにおける動向は、電気的性能を改善する一方でフォームファクタ（form factor）を縮小するものである。これは、産業および消費者の製品を、より速く、より安く、かつより小さくすることを可能にする。シリコン貫通ビア（ＴＳＶ）、更に正確な表現をすれば、シリコン貫通プラグ（through silicon plugs;ＴＳＰ）は、高レベルの集積化および先端の半導体パッケージングのフォームファクタの縮小を達成するための取り組みを提供する。その名が示すように、半導体デバイスの背面および正面の電気的接続は、従来、単一のチップだけに存在した、パッケージ内に複数のチップを垂直に組み立てることを可能にする。したがって、より多くの半導体デバイスがより小さいフォームファクタ内に集積化され得る。また、異なるタイプの半導体チップも単一のパッケージに集積化され得、いわゆるシステムインパッケージ（ＳＩＰ）を作製することができる。この取り組みに関係なく、プリント回路板の複数のパッケージのフットプリント（footprint）は、減少し、最終製品のコストも低下させる。最後に、単一の基板の接続は、複数のチップの接続を可能にするため、ＴＳＶを用いてチップを相互接続するのは、チップと基板（即ちユニット）間の電気的接続の数を減少することができる。これは、組み立てのプロセスも簡易化し、生産量を高めるのに役立つ。また、シリコン貫通ビアは、優れた熱放散のメカニズムを提供する。
【０００３】
照明装置として発光ダイオード（ＬＥＤ）を用いることへの関心は、発光ダイオードの高い光出力の効率により、近年大幅に増した。しかしながら、熱は、電気的エネルギーによってＬＥＤのＰＮ接合から発生され、有用な光へと変換しない。熱が除去されなければ、ＬＥＤは、高温で動作し、これはＬＥＤの効率を低下させるだけでなく、ＬＥＤをより危険でより信頼度のないものにする。よって、ＬＥＤの熱管理は、非常に重要である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、このような状況に鑑みてなされたもので、パッケージングされた半導体チップによって発生する熱を効率よく放散することができるシリコン貫通プラグを有する半導体パッケージ基板およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
１つの実施の形態において、パッケージングされている半導体チップによって発生する熱を放散するシリコン貫通プラグを有する半導体パッケージ基板およびその製造方法が提供される。半導体パッケージ基板は、半導体パッケージ基板上のシリコン貫通プラグ（ＴＳＰ）を有する基板を含み、ＴＳＰは、半導体パッケージ基板の第１の表面から第１の表面と反対側の第２の表面に延伸する。ＴＳＰの断面は、両側にくし歯のパターンを表しており、ＴＳＰは、半導体チップの熱放散経路を提供する。前記ＴＳＰは、銅シード層の形成後銅メッキ法により形成される。
【０００６】
他の実施の形態において、パッケージングされている半導体チップによって発生する熱を放散するシリコン貫通プラグを有する半導体パッケージ基板が提供される。半導体パッケージ基板は、半導体パッケージ基板上のシリコン貫通プラグ（ＴＳＰ）を有する基板を含み、ＴＳＰは、半導体パッケージ基板の第１の表面から第１の表面と反対側の第２の表面に延伸する。ＴＳＰは、約５０％以上のデューティー比を有する。
【発明の効果】
【０００７】
本発明によれば、ＴＳＰが設けられているため、半導体チップで発生する熱を効率よく放散させることができ、半導体チップの動作効率が向上すると共に、半導体チップの寿命を長くすることができる。
【図面の簡単な説明】
【０００８】
この開示は、添付の図面と併せて解釈されると、以下の実施の形態の説明から明白になり、より容易に理解される。図中、同様の参照番号は同様の要素を指している。
【０００９】
【図１Ａ】本発明の一実施の形態に基づく、半導体チップのパッケージを作製する中間段階の工程を示す構造図である。
【図１Ｂ】本発明の一実施の形態に基づく、半導体チップのパッケージを作製する中間段階の工程を示す構造図である。
【図２】本発明の一実施の形態に基づく、半導体チップのパッケージを作製する中間段階の工程を示す構造図である。
【図３】本発明の一実施の形態に基づく、半導体チップのパッケージを作製する中間段階の工程を示す構造図である。
【図４】本発明の一実施の形態に基づく、半導体チップのパッケージを作製する中間段階の工程を示す構造図である。
【図５】本発明の一実施の形態に基づく、半導体チップのパッケージを作製する中間段階の工程を示す構造図である。
【図６】本発明の一実施の形態に基づく、半導体チップのパッケージを作製する中間段階の工程を示す構造図である。
【図７】本発明の一実施の形態に基づく、半導体チップのパッケージを作製する中間段階の工程を示す構造図である。
【図８】本発明の一実施の形態に基づく、半導体チップのパッケージを作製する中間段階の工程を示す構造図である。
【図９】本発明の一実施の形態に基づく、半導体チップのパッケージを作製する中間段階の工程を示す構造図である。
【図１０】本発明の一実施の形態に基づく、半導体チップのパッケージを作製する中間段階の工程を示す構造図である。
【図１１】本発明の一実施の形態に基づく、半導体ダイのパッケージを作製する工程の構造および中間段階を示している。
【図１２】本発明の一実施の形態に基づく、半導体チップのパッケージを作製する中間段階の工程を示す構造図である。
【図１３】本発明の一実施の形態に基づく、半導体チップのパッケージを作製する中間段階の工程を示す構造図である。
【図１４】本発明の一実施の形態に基づく、半導体チップのパッケージを作製する中間段階の工程を示す構造図である。
【図１５】本発明の一実施の形態に基づく、半導体チップのパッケージを作製する中間段階の工程を示す構造図である。
【図１６】本発明の一実施の形態に基づく、半導体チップのパッケージを作製する中間段階の工程を示す構造図である。
【図１７】本発明の一実施の形態に基づく、半導体チップのパッケージを作製する中間段階の工程を示す構造図である。
【図１８】本発明の一実施の形態に基づいて作製した半導体チップのパッケージの構造を示す図である。
【図１９Ａ】本発明の一実施の形態に基づく、シリコン貫通プラグ（ＴＳＰ）の上面図の一例を示す図である。
【図１９Ｂ】本発明の一実施の形態に基づく、シリコン貫通プラグ（ＴＳＰ）の上面図の他の例を示す図である。
【図１９Ｃ】本発明の一実施の形態に基づく、シリコン貫通プラグ（ＴＳＰ）の上面図の他の例を示す図である。
【図１９Ｄ】本発明の一実施の形態に基づく、シリコン貫通プラグ（ＴＳＰ）の上面図の他の例を示す図である。
【図１９Ｅ】本発明の一実施の形態に基づく、シリコン貫通プラグ（ＴＳＰ）の上面図の他の例を示す図である。
【図２０Ａ】本発明の一実施の形態に基づく、シリコン貫通プラグ（ＴＳＰ）の上面図の例を示す図である。
【図２０Ｂ】本発明の一実施の形態に基づく、シリコン貫通プラグ（ＴＳＰ）の上面図の例を示す図である。
【図２１Ａ】本発明の一実施の形態に基づく、パッケージ基板上の半導体チップの上面図を示す図である。
【図２１Ｂ】本発明の一実施の形態に基づく、図２１Ａの側面図を表している。
【図２２】本発明の一実施の形態に基づく、図２０Ｂの角を丸くした図である。
【図２３Ａ】本発明の一実施の形態に基づく、パッケージ基板上のＴＳＰの構造例を示す図である。
【図２３Ｂ】本発明の一実施の形態に基づく、パッケージ基板上のＴＳＰの構造例を示す図である。
【図２３Ｃ】本発明の一実施の形態に基づく、パッケージ基板上のＴＳＰの構造例を示す図である。
【図２３Ｄ】本発明の一実施の形態に基づく、パッケージ基板上のＴＳＰの構造例を示す図である。
【図２３Ｅ】本発明の一実施の形態に基づく、パッケージ基板上のＴＳＰの構造例を示す図である。
【図２３Ｆ】本発明の一実施の形態に基づく、パッケージ基板上のＴＳＰの構造例を示す図である。
【図２４Ａ】本発明の一実施の形態に基づく、パッケージ基板上のＴＳＰの構造例を示す図である。
【図２４Ｂ】本発明の一実施の形態に基づく、パッケージ基板上のＴＳＰの構造例を示す図である。
【図２５Ａ】本発明の一実施の形態に基づく、両側にくし歯状のＴＳＰが形成された例を示す図である。
【図２５Ｂ】本発明の一実施の形態に基づく、両側にくし歯状のＴＳＰが形成された例を示す図である。
【発明を実施するための形態】
【００１０】
次の開示は、その開示の異なる特徴を実施するための、多くの異なる実施の形態または実施例を提供することがわかる。本開示を簡素化するために、複数の要素および複数の配列の特定の実施例が以下に述べられる。これらは単に実施例であり、これらに制限されるものではないことは勿論である。また、本開示は、種々の実施例において、参照番号および／または文字を繰り返し用いている（同じ部分には同じ符号を付してある）。この反復は、簡素化と明確さの目的のためであって、種々の実施の形態および／または議論された構成との関係を規定するものではない。
【００１１】
図１Ａ〜１８は、本発明のいくつかの実施の形態を作製する中間段階の断面図を表している。図１Ａは、本発明の種々の方法で、フォトレジストパターンを形成した第１の基板１００を表している。第１の基板１００は、例えばバルクシリコン、ドープされたまたはドープされていない基板、または半導体オンインシュレータ（ＳＯＩ）基板を含み得る。一般的にＳＯＩ基板は、絶縁層上に形成されたシリコンなどの半導体材料の層を含む。絶縁層は、例えば、埋め込み酸化（ＢＯＸ）膜またはシリコン酸化膜であり得る。絶縁層は、一般的にシリコンまたはガラス基板の基板上に提供される。多層基板または傾斜基板などの他の基板も用いられ得る。
【００１２】
ここで述べられる実施例では、第１の基板１００は、シリコン材料１４０でできており、シリコン材料１４０上に堆積された誘電体層１０１がある。次いで、フォトレジスト層１０２が、誘電体層１０１上に堆積され、フォトレジスト層１０２は、パターニングされてシリコン貫通ビアの開口などの開口が形成される。誘電体層１０１は、シリコン貫通ビアのエッチングプロセス中、基板面を保護するのに用いられる犠牲層である。
【００１３】
いくつかの実施の形態において、図１Ｂに示されるように、フォトレジスト層１０２が堆積されて、パターニングされる前に、第１の基板１００は、内蔵された電気回路１９０が既に形成されている。図１Ｂは、電気回路１９０が第１基板１００上に形成されているのを表している。電気回路１９０は、特定のアプリケーションに適合する任意のタイプの回路であり得る。実施の形態において、回路は、電子デバイス上の１つまたは１つ以上の誘電体層を有する基板上に形成された電気デバイスを含む。金属層は誘電体層の間に形成され、電気デバイス間の電気信号を伝送する。電気デバイスは、１つまたは１つ以上の誘電体層に形成されてもよい。
【００１４】
例えば、電気回路１９０は、トランジスタ、コンデンサ、レジスタ、ダイオード、フォトダイオード、ヒューズなどの種々のＮ型金属酸化膜半導体（ＮＭＯＳ）デバイスおよび／またはＰ型金属酸化膜半導体（ＰＭＯＳ）デバイスを含んで、相互接続され、１つ以上の機能を実行することが可能である。前記機能は、メモリ構造、処理構造、センサ、増幅器、電力配分、入力／出力回路などを含み得る。当業者は、上述の実施例が本発明の応用を更に説明するための例示の目的のためだけに提供されるもので、本発明を限定するものではないことを認識するであろう。
【００１５】
図１Ｂにも表されるのは、エッチストップ層１９１および層間誘電体（ＩＬＤ）層である。いくつかの実施の形態において、エッチストップ層１９１は、隣接の層（下方の第１基板１１０および上方のＩＬＤ層１９２）と異なるエッチング選択比（ecth selectivity）を有する誘電材料から形成されることが好ましい。実施の形態において、エッチストップ層１９１は、化学気相成長（ＣＶＤ）またはプラズマＣＶＤ（ＰＥＣＶＤ）技術によって、窒化ケイ素（ＳｉＮ）、炭窒化ケイ素（ＳｉＣＮ）、シリコンオキシカーバイド（ＳｉＣＯ）、シアン（ＣＮ）、その組み合わせ、または同類のものから形成され得る。
【００１６】
ＩＬＤ層１９２は、例えば、ケイ素酸化物、リンケイ酸ガラス（ＰＳＧ）、ホウリンケイ酸ガラス（ＢＰＳＧ）、フッ化ケイ酸塩ガラス（ＦＳＧ）、酸化窒化ケイ素（ＳｉＯｘＣｙ）、スピンオンガラス、スピンオンポリマー（Spin-On-Polymers）、ケイ素炭素材料（silicon carbon material）、その化合物、その複合物、その組み合わせ、または同類のものなどの低ｋ誘電材料で、スピンコーティング、ＣＶＤ、およびＰＥＣＶＤなどの任意の好適な方法によって形成され得る。注意するのは、エッチストップ層１９１およびＩＬＤ層１９２は、隣接する誘電体層の間に形成されるエッチストップ層を有する、または有さないに関わらず、複数の誘電体層をそれぞれ含み得る。
【００１７】
接点１９５は、ＩＬＤ層１９２を貫通して形成されて、電気回路１９０との電気的接触を提供する。接点１９５は、例えばフォトリソグラフィー技術を用いてＩＬＤ層１９２上にフォトレジスト材料を堆積し、パターンニングし、接点１９５となるＩＬＤ層１９２の部分を露出することで形成され得る。異方性ドライエッチングプロセスなどのエッチングプロセスは、ＩＬＤ層１９２内に開口を作製するのに用いられ得る。開口は、拡散バリア層および／または接着層（図示されていない）で覆われ、導電材料で充填されることが好ましい。好ましくは、拡散バリア層は、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、コバルトタングステン（ＣｏＷ）などを含み、導電材料は、銅、タングステン、アルミニウム、銀、およびその組み合わせなどを含み、図１Ｂに示されたような接点１９５を形成する。
【００１８】
図２は、開口が種々の方法でエッチングされた後の第１の基板１００を表している。図２は、図１Ｂの電気回路１９０、コンタクトプラグ１９５、および誘電体層１９１および１９２を表していないが、前記構造は、図２および図２に続く図にも存在する。実施の形態において、異方性ドライエッチングプロセスなどの時限エッチングプロセス（timed etching process）は、第１の基板１００で所望の深さの開口１１０が得られるまで行われる。注意するのは、ここで述べられるエッチングプロセスは、単一のエッチングプロセスまたは複数のエッチングプロセスで達成され得る。エッチングプロセスは、ドライプロセスまたはウェットプロセスであり得る。
【００１９】
いくつかの実施の形態において、開口の深さは、約２０μｍ〜約２００μｍの範囲であり得る。いくつかの実施の形態において、開口の幅は、約５μｍ〜約１００μｍの範囲であり得る。いくつかの実施の形態において、開口１１０は、シリコン貫通ビア（またはトレンチ）である。フォトレジスト層１０２に完全に頼るこのような深さのエッチングの開口は、プロセスの物理的な制限によって妨げられ得る。ここに表される実施の形態において、誘電体層１０１は、まずエッチングされ、次いでパターンニングマスクとして用いられる。誘電体層１０１の材料は、二酸化ケイ素、窒化ケイ素、または両薄膜の組み合わせなどの任意の誘電材料であり得る。誘電体層１０１の一実施例の材料は、オルトケイ酸テトラエチル（ＴＥＯＳ）をシリコン源として用いた、プラズマＣＶＤによって堆積された酸化ケイ素である。ＰＥＣＶＤのシラン酸化膜（silane oxide film）も用いられ得る。いくつかの実施の形態において、ＴＥＯＳ酸化膜は、約５００Å〜約１００００Åの間の厚さを有する。誘電体層１０１は、ＰＥＣＶＤによって堆積される必要はない。誘電体層１０１は、スピンオン誘電体（ＳＯＤ）またはスピンオンガラス（ＳＯＧ）により形成され得る。誘電体層１０１は、熱成長した二酸化ケイ素、または熱ＣＶＤによって堆積された酸化膜などの熱プロセスによって堆積（または成長）されてもよい。
【００２０】
貫通シリコンビアがエッチングされた後、フォトレジスト層および犠牲誘電体層１０１の両方が除去される。開口１１０などの開口が形成された後、開口は充填される。図３は、基板がまず、種々の方法で絶縁層１０３およびバリア層／銅シード層１０４で覆われた状態を示している。絶縁層１０３は、酸化物、窒化物、または両方の組み合わせなどの誘電材料でできている。絶縁層１０３の一実施例の材料は、シランまたはＴＥＯＳをシリコン源として用いた、プラズマＣＶＤによって堆積されたケイ素酸化物である。いくつかの実施の形態において、絶縁層は、約５００Å〜約１５０００Åの間の厚さを有する。絶縁層１０３は、熱成長した酸化物、または熱ＣＶＤで作製した酸化物などの熱プロセスによって堆積（または成長）されてもよい。また、誘電絶縁層１０３は、リン（Ｐ）、またはホウ素（Ｂ）およびリンなどのドーパントを用いた、ドープされた薄膜であり得る。リンケイ酸ガラス（ＰＳＧ）またはホウ素リンケイ酸ガラス（ＢＰＳＧ）薄膜内のリンは、この実施例のシリコン貫通ビア（またはトレンチ）である開口を充填するのに用いられる銅を吸着し得る。銅はシリコン基板内に拡散する可能性がある。シリコン貫通ビアは、後述のバリア層で覆われるが、バリア層の被覆は、ビアの底部に近接した側壁（例えば角１７０）で不十分である可能性がある。ＰＳＧまたはＢＰＳＧを用いて絶縁層１０３とするのは、銅の拡散に対して更なる保護を提供することができる。
【００２１】
絶縁層１０３は、シリコンより高い熱抵抗を有する。表１は、異なる厚さのシリコン基板と酸化物誘電層の熱抵抗のシミュレーション結果を比較している。
【００２２】
【表１】
0005389092.tif 000002
【００２３】
表１のデータは、酸化物が熱抵抗を大幅に増加し得ることを示している。よって、パッケージの誘電体層の厚さは、最低限に保持されなければならない。
【００２４】
絶縁層１０３が堆積された後、バリア／銅シード層１０４が堆積される。バリア／銅シード層１０４は、少なくとも２つの副層（sub-layers）すなわちバリア層、および銅シード層を含む。バリア層は、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、コバルトタングステン（ＣｏＷ）などの１つ以上の銅バリア材料からできている。バリア層は、シリコン基板１００内への銅の拡散に対して保護を提供する。バリア層は、物理気相成長（ＰＶＤ）、化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）、または他の方法によって堆積され得る。バリア層の堆積後、銅シード層が堆積される。同様に、銅シード層も物理気相成長（ＰＶＤ）、化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）、または他の方法によって堆積され得る。いくつかの実施の形態において、バリア／銅シード層１０４は、ＴａＮ／Ｔａバリア層および銅シード層からできている。この実施の形態のバリア層１０４は、２つの副層すなわちＴａＮ層、およびＴａ層からできている。いくつかの実施の形態において、ＴａＮ、Ｔａ、および銅シード層は、全てＰＶＤによって堆積され、ＴａＮ、Ｔａ、および銅シード層は、異なるターゲット（target）およびスパッタガスを有する単一のＰＶＤチャンバ内で実施される。いくつかの実施の形態において、ＴａＮおよびＴａの各厚さは、約１００Å〜約２０００Åの間であり、銅シード層の厚さは、約１０００Å〜約１５０００Åの間である。
【００２５】
バリア／銅シード層１０４の堆積後、基板はパターンニングされ、銅めっきを受ける領域を規定する。図４は、いくつかの実施の形態に基づいた第１基板１００上に形成されているパターニングされたフォトレジスト層１０５を表している。いくつかの実施の形態において、パターニングされたフォトレジスト層１０５は、従来のフォトレジストでできており、液体形態であり、スピンオンプロセスによって堆積される。もう１つの実施の形態において、パターニングされたフォトレジスト層１０５の材料は、ドライフィルムレジスト（ＤＦＲ）であり、これもフォトリソグラフィー（即ち露光を含む）によってパターニングされ得る。ＤＦＲは、ポジティブまたはネガティブフォトレジストであり得る。ＤＦＲは、回路板の銅めっきのパターンを作製するのに用いられている。ＤＦＲの実施例は、ＭＰ１１２であり、日本のＴＯＫ  ＣＯ．，ＬＴＤにより製造されている。ＤＦＲが第１基板１００上（または層１０４の上方）に積層された後、ＤＦＲは、銅めっきを受ける基板面上の領域を規定するパターンで露光される。ドライフィルムレジストが基板面上にのみ堆積されるという点で、ドライフィルムレジストを用いるのは、ウェットスピンオンフォトレジストより利点がある。逆に、ウェットスピンオンフォトレジストは、例えば開口１１０の開口内に流れ込むおそれがある。シリコン貫通ビア（またはトレンチ）の開口がかなり深い（上述のように、約２０μｍ〜約２００μｍの間）ため、開口内に充填されたウェットフォトレジストは、完全に除去されることが難しく、開口の側壁および底部面上に銅が適切にめっきされない可能性がある。
【００２６】
図５は、第１基板１００上に、種々の方法でめっきされている銅膜１０６および銅めっき後の基板面から剥離されているＤＲＦを表している。半導体デバイスの製造の金属相互接続に用いられる電気銅めっき（electrical copper plating;ＥＣＰ）プロセスまたは無電解銅めっきプロセスが用いられ得る。いくつかの実施の形態において、銅膜１０６の厚さは、約３０μｍより小さい。他の実施の形態において、銅膜１０６の厚さは、約２０μｍより小さい。また、いくつかの他の実施の形態において、銅膜１０６の厚さは、約１０μｍより小さい。厚過ぎる銅膜は、基板の反り（warping）を招く可能性がある。いくつかの実施の形態において、銅膜１０６は、図４に示された、例えば開口１１０の開口（またはシリコン貫通ビア）だけを充填するように堆積される。他の実施の形態において、銅膜１０６は、開口（またはシリコン貫通ビア）を充填するだけでなく、例えばＰＣＢ（プリント回路板）の基板上のパッケージデバイスのランドパッド（landing pads）も提供する、または半導体チップを受けるように堆積される。
【００２７】
いくつかの実施の形態において、銅膜１０６の厚さは、約１０μｍ〜約３０μｍの間である。銅膜１０６がめっきされた後、フォトレジスト層１０５は除去される。ウェットスピンオンフォトレジストおよびドライフィルムレジストの両方は、アッシングプロセスによって除去され得、一般的に続いてウェット洗浄によって基板面上の不純物を完全に除去する。
【００２８】
図６に示されるように、銅めっきおよびレジスト除去の後、種々の方法で銅めっきをされない領域のバリア／銅シード層１０４が除去される。前述の工程に次いで、基板の正面は、図７に示されるように、第２の基板１０８に接着される。第２の基板１０８は、ダミー基板であり、ガラスなどの誘電体材料で作られ得る。また、第２の基板１０８は、誘電体材料の代わりに金属などの導電材料で作られてもよい。図７は、種々の方法で、基板１００が接着層１０７で第２の基板１０８に接着されるのを表している。接着層１０７に用いられる材料は、ダミー基板１０８が必要でなくなった時、容易に除去するものでなければならない。いくつかの実施の形態において、接着層１０７の材料は、エポキシポリマー（epoxy polymer）である。接着層１０７は、まず、液体形態で第１の基板１００に提供される。第２の基板１０８が接着層１０７上に配置された後、接着層は、自然乾燥されるか、または低温で加熱され得る。乾燥および加熱（または硬化）後、基板１００は、ダミー基板１０８にしっかりと接合される。
【００２９】
次いで、第１の基板１００は、背面の研磨を受けて余分なシリコンを除去し、シリコン貫通ビア１２０を露出する。いくつかの実施の形態において、背面研磨は、次いで化学機械研磨（ＣＭＰ）プロセスによって、研磨を受けた基板面を平滑にする。図８は、種々の方法で、背面のシリコンが除去されてシリコン貫通ビア１２０を露出した後の第１の基板１００を表している。いくつかの実施の形態において、シリコンの除去プロセスは、研磨プロセスである。研磨ホイールは、一般的にパッケージングプロセスに用いられ、シリコン基板から余分なシリコンを除去する。研磨は、絶縁層１０３およびバリア／銅シード層１０４がシリコン貫通ビア１２０の底部から完全に除去されるまで行われる。
【００３０】
シリコン基板の厚さの減少は、シリコン基板の放熱効率を改善し得る。表２は、異なる厚さを有するシリコン基板の熱抵抗のシミュレーションの結果を比較している。
【００３１】
【表２】
0005389092.tif 000003
【００３２】
データは、基板の厚さを１００μｍに減少したとき、熱抵抗が大きく減少しているのを表している。シリコン貫通ビア（またはトレンチ）の銅によって提供される熱放散だけでなく、より薄いシリコンの厚さも更なる熱放散を提供する。
【００３３】
図９に示されたように、背面研磨の後、種々の方法で、第１の基板１００の背面に、誘電体層１５０を堆積する。絶縁層１０３と同様に、誘電体層１５０は、酸化物、窒化物、または両方の組み合わせで作られ得る。誘電体層１５０の材料の一例は、シランをシリコン源として用いた、プラズマＣＶＤによって堆積されたケイ素酸化物である。いくつかの実施の形態において、絶縁層は、約５０００Å〜約２００００Åの間の厚さを有する。いくつかの実施の形態において、誘電体層１５０は、リン（Ｐ）、またはホウ素（Ｂ）およびリンなどのドーパントを用いた、ドープされた薄膜である。上述のように、リンケイ酸ガラス（ＰＳＧ）またはホウ素リンケイ酸ガラス（ＢＰＳＧ）薄膜内のリンは、銅をゲッタすることができる。
【００３４】
図１０に示されたように、誘電体層１５０の堆積に次いで、種々の方法で基板上にフォトレジスト層１５１を堆積してパターニングする。フォトレジスト層１５１は、スピンオンフォトレジスト（spin-on resist）（ウェット）またはドライフィルムレジストで堆積され得る。パターンは、これらの領域の誘電体層１５０を除去するために、シリコン貫通ビア（またはトレンチ）の領域で開口する。フォトレジストパターンが形成された後、パターンによって露出された誘電体層１５０は、エッチングによって除去される。半導体チップの製造に用いられる誘電体エッチングプロセスは、除去の目的を達成するのにも用いられ得る。エッチングプロセスは、ドライプロセスまたはウェットプロセスであり得る。図１１は、種々の方法で、開口領域の誘電体層１５０がエッチングされた後の第１の基板１００および第２の基板１０８を示している。
【００３５】
次いで、図１２に示されたように、種々の方法で、バリア／銅シード層１５２が堆積される。バリア／銅シード層は、バリア層と銅シード層の複合層である。バリア層は、拡散された銅からシリコン基板を保護する。上述のように、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、コバルトタングステン（ＣｏＷ）、または上述の薄膜の組み合わせがバリアとして用いられ得る。いくつかの実施の形態において、バリア材料は、Ｔｉであり、約５００Å〜約５０００Åの間の厚さが堆積される。薄い銅シード層は、約１０００Å〜約１００００Åの間の厚さで堆積される。バリア層および銅シード層を堆積するのに用いられ得る堆積方法は、上述されている。
【００３６】
図１３に示されたように、種々の方法で、バリア／銅シード層１５２の堆積後、基板は、フォトレジスト層１５３でパターニングされ、銅めっきを受ける領域を規定する。上述のように、フォトレジストは、スピンオンフォトレジスト（ウェット）またはドライフィルムレジストであり得る。レジストのパターニング後、まず、銅層１５４は、基板の露出された領域（フォトレジストで覆われていない）上にめっきされる。上述のように、銅層１５４のめっきプロセスは、ＥＣＰプロセスまたは無電解銅めっきプロセスであり得る。いくつかの実施の形態において、銅膜１５４の厚さは、上述の基板の反りの問題のため、約３０μｍより小さい。他の実施の形態において、銅層１５４の厚さは、約１０μｍ〜約２０μｍの間である。次いで、拡散バリア層１５５が層１５４上に堆積される。拡散バリア層１５５は、最後にはんだ層および１つ以上の集積回路（ＩＣ）チップを受ける（以下に述べられる）。拡散バリア層１５５は、層１５４からの銅がＴＳＶ基板上に配置されたＩＣチップ内に拡散するのを防ぐ。いくつかの実施の形態において、拡散バリア層１５５も例えばＥＣＰまたは無電解めっきなどのめっきによって堆積される。いくつかの実施の形態において、拡散バリア層１５５は、無電解ニッケル置換金（ＥＮＩＧ）でできている。しかしながら、どの好適な拡散バリア材料も用いられ得る。
【００３７】
拡散バリア層１５５の堆積後、フォトレジスト層１５３およびフォトレジスト層１５３の下方のバリア／銅シード層１５２は、除去される。図１４は、種々の方法で、フォトレジスト層１５３およびフォトレジスト層１５３の下方のバリア／銅シード層１５２のない基板１００を表している。この時点では、第１の基板１００は、半導体チップを受けるように準備される。異なる半導体チップは、やや異なるプロセスの流れで第１の基板１００上に実装され得る。いくつかの実施の形態において、半導体チップは、発光ダイオード（ＬＥＤ）または類似の発光デバイスである。
【００３８】
前述の工程に次いで、半導体チップ１５６が、共晶接合層１５７を用いて拡散バリア層１５５に固定される。いくつかの実施の形態において、共晶接合層１５７は、はんだで作られる。図１５に示される例では、半導体チップ１５６は、発光ダイオード（ＬＥＤ）である。ＬＥＤチップ１５６は、Ｐ接点１５９に配置され、ＬＥＤチップ１５６は、配線１５８を介してＮ接点１６０に電気的に接続される。ワイヤボンディング工程は、ＬＥＤチップ１５６をＮ接点１６０に接続するように実行される。図１５は、種々の方法で、第１の基板１００上にＬＥＤチップ１５６が配置されて、共晶接合層１５７によって基板１００に接合され、且つ配線１５８を介してＮ接点に接合されていることを表している。ＬＥＤチップ１５６は、層１５５およびＰ接点１５９の表面が比較的平坦であるため、導電バンプなしで第１の基板１００上に直接配置される。
【００３９】
図１３〜１５の銅層１５４は、上部に配置された半導体チップ（例えばＬＥＤチップ）１５６との電気的接続および熱的接触を提供する。銅層１５４は、金属パッドとも言われることができ、銅でできている必要はない。いくつかの実施の形態において、金属パッド（１５４）は、はんだで作られ得、めっきプロセス（上述のように）によって、またはフォトレジスト層１５３がパターニングされた後、はんだペーストを基板面上に加えることによって堆積され得る。はんだペーストは、フォトレジスト層１５３によって作製された開口を充填し、フォトレジスト層１５３上に非常に少量のはんだペーストを残す。フォトレジスト層１５３上の少量のはんだペーストは、フォトレジスト層１５３の除去プロセスにほとんど影響を及ぼさない。はんだが（金属パッドとして）層１５４に用いられる場合、バリア／銅シード層１５２の銅シード層の部分は、種々の方法で必要でなくなる。はんだ層がめっきされる場合、はんだシード層、またははんだ材料でできていないシード層が用いられ得る。しかしながら、はんだ層が基板上にペーストで付けられる場合、シード層は必要でなくなる。
【００４０】
図１５に示されるように、ＴＳＶ１２０および層（または金属パッド）１５４の部分は、ＬＥＤチップ１５６のエッジを越えて延伸する。半導体チップの境界を越えたパッケージ基板（例えば基板１００）の電気的および／または熱的接続（例えばＴＳＶＳ１２０および層１５４）の延伸は、ファンアウト（fan-out）型パッケージと言われることができ、再配線（rerouting）および熱放散の追加の更なる領域を提供する。ＬＥＤチップ１５６のエッジを越えた金属層１５４の延伸は、水平経路および熱放散の領域を提供する。ＬＥＤチップ１５６のエッジを越えたＴＳＶ１２０の延伸は、更なるＴＳＶ１２０の空間を提供し、熱放散の垂直経路および領域を提供する。水平と垂直経路および領域の両方は、放熱効率に影響し、改善する。
【００４１】
図１６に示されたように、ＬＥＤチップ１５６が基板に接合され、配線接合された後、種々の方法で、ＬＥＤチップ１５６は、パッケージングされる。いくつかの実施の形態において、蛍光膜（phosphorus film）１６１の層がＬＥＤチップ１５６の上に堆積される。ＬＥＤチップは、赤、青、および緑色光を発するように設計される。赤、青、および緑色光を発するＬＥＤチップは、白色光を生成するためによく組み合わせられる。蛍光膜も白色光を生成するのに用いられ得る。いくつかの実施の形態において、蛍光膜１６１は、ＬＥＤチップ１５６上にコーティングされる。しかしながら、蛍光膜１６１のコーティングは、任意選択のものである。いくつかの実施の形態において、異なる蛍光膜は、異なる色（または異なる発光波長）でＬＥＤ上にコーティングされる。いくつかの実施の形態において、蛍光膜１６１などの蛍光膜は、必要ではない。
【００４２】
次いで、モールド材料１６２が、ＬＥＤチップ１５６、Ｐ接点１５９、およびＮ接点１６０に堆積される。いくつかの実施の形態において、成形材料は、透明エポキシ樹脂でできている。透明の成形材料は、ＬＥＤに適用する。半導体チップがＬＥＤでない場合、成形は透明である必要はない。
【００４３】
図１７は、ＬＥＤチップ１５６のモールド側に粘着テープ１６３が種々の方法で設けられることを示している。粘着テープ（しばしばブルーテープと言われる）１６３は、第２基板１０８を分離（または剥離）する準備の時に、ＬＥＤチップ１５６のモールド部１６２と第１基板１００をしっかりと支持する。第２の基板１０８および接着層１０７が化学的および機械的に除去された後、第１基板１００が分割され、第１基板１００上のダイが物理的に分離する。各ダイは、ＬＥＤチップ１５６、Ｎ接点１６０およびＰ接点１５９を有する。図１８は、種々の方法で、ダミー基板１０８および接着層１０７が除去され、粘着テープ１６３が単一のパッケージチップ１８０を保持しているのを表している。例えばパッケージチップ１８０をＰＣＢ上に配置、粘着テープ１６３を除去するなどの他のプロセス工程が次いで行われ得る。
【００４４】
上述の好ましいプロセスの流れは、半導体チップがシリコン貫通ビアを有する基板にどのようにパッケージングされて熱放散を改善するかを表している。また、シリコン基板の厚さが約２０μｍ〜約２００μｍの間で薄化されているため、上述のパッケージングされたチップの熱放散は、他のシリコン貫通ビアの技術よりも優れている。
【００４５】
上述のように、上述のチップのパッケージング方法および構造は、ＬＥＤでない半導体チップに用いられ得る。パッケージング方法および構造がＬＥＤでないチップに用いられる時、プロセスの流れは、いくつかの部分、特にＬＥＤが用いられた後のプロセス工程（即ち、図１５以降のプロセス工程）で異なる可能性がある。
【００４６】
半導体チップの下方のシリコン貫通プラグは、種々の形状および寸法であり得る。例えば、シリコン貫通ビアは、シリンダーの形状であり得る。図１９Ａは、種々の方法で形成される、ＴＳＰ（またはＴＳＶ）４０１の上面図を表している。ＴＳＰ４０１の直径はＤ１である。上述のように、Ｄ１は、約５μｍ〜約１００μｍの間の範囲にあり得る。ＴＳＰ４０１の表面とほぼ同じ表面積（または上面積）の小型チップでは、例えばＴＳＰ４０１の単一のＴＳＰが用いられ得る。しかしながら、しばしば半導体チップは、単一のＴＳＰの表面積より遥かに大きい表面積（または上面積）を有する。例えば、ＬＥＤチップの表面積は、０．６×０．６ｍｍ2、１×１ｍｍ2、またはそれ以上であり得る。これらの数は単に例にすぎない。また、半導体チップの上面は、方形でなくともよい。上面は、長方形または他の形状でもよい。
【００４７】
ＴＳＰは、長過ぎるギャップ充填時間と他の問題を避けるために、大きく（または大き過ぎる断面積で）作られることができない。図１９Ｂは、ＴＳＰ上に配置された半導体チップの熱放散を提供する、複数のＴＳＰ、例えば４０２、４０３、４０４、および４０５のＴＳＰの実施の形態を表している。図１９Ｂは、４つのＴＳＰのみ表している。しかしながら、４つのＴＳＰより多い、または４つのＴＳＰより少ない（例えば２つ、または３つ）こともできる。いくつかの実施の形態において、図１９Ｂの各ＴＳＰの直径Ｄ２は、約５μｍ〜約１００μｍの間である。Ｄ３は、図１９Ｂの２つのＴＳＰの間の最短距離である。いくつかの実施の形態において、Ｄ３は、Ｄ２以上である。十分な距離が隣接のＴＳＰの間に必要とされ、優れた電気的分離を確保し、構造強度を提供する。上述のプロセスの流れにおいて、基板は背面研磨および場合により化学機械研磨などの機械プロセスを受ける。これは、基板に多大な応力がかかる。ＴＳＰの間の誘電体層の十分な構造の支持がなければ、基板は、亀裂および／またはＴＳＰを有する基板層は、亀裂または剥離する可能性がある。
【００４８】
図１９Ｃに表されるように、いくつかの実施の形態において、ＴＳＰ（またはＴＳＶ）は、中心円柱を有する同心円構成であり得る。同心円は、１つ以上であり得る。図１９Ｃは、中心円柱４０６を囲む１つの同心円４０７を表している。いくつかの実施の形態において、ＴＳＶ４０６の直径Ｄ４およびＴＳＰ４０７の幅Ｄ６は、約５μｍ〜約１００μｍの間である。いくつかの実施の形態において、ＴＳＰ間の距離Ｄ５は、Ｄ４またはＤ６のいずれかと等しい、またはＤ４またはＤ６のいずれかより大きい。上述のように、絶縁層からの十分な支持が必要である。
【００４９】
ＴＳＰは、円形である必要はない。ＴＳＰは、例えば三角形、方形、長方形、楕円形、六角形などの他のタイプの形状であってもよい。図１９Ｄは、種々の方法で形成される、例えばＴＳＰ４０８および４０９の若干の数の長方形ＴＳＰを表している。長方形ＴＳＰ（またはシリコン貫通トレンチ）４０８および４０９の両方は、幅Ｌ１および長さＬ２を有し、距離Ｌ３によって分離される。いくつかの実施の形態において、幅Ｌ１は、約５μｍ〜約１００μｍの間である。いくつかの実施の形態において、ＴＳＰ間の距離Ｌ３は、Ｌ１以上である。長方形のＴＳＰの数は、１つ以上であり得る。
【００５０】
いくつかの実施の形態において、ＴＳＰは、図１９Ｅに表されたパターンであり得る。図１９Ｅは、そのパターン内にある、例えば開口４１１の複数の開口を有するパターニングされたＴＳＰ４１０を表している。図１９Ｅの開口４１１は、方形（断面）である。しかしながら、開口は、長方形柱、円柱、または他の柱形状であり得る。いくつかの実施の形態において、開口４１１間の距離はＬ５であり、開口Ｌ４の幅以下である。
【００５１】
図２０Ａおよび２０Ｂは、いくつかの実施の形態に基づいた、ＴＳＰの２つの他の異なる構成を表している。図２０Ａおよび２０Ｂの構成はいくつかの実施の形態において、類似である。図２０Ａおよび２０ＢのＴＳＰは、両側がくし歯状（doubled-sided combs）の形状をなしている。図２０ＢのＴＳＰの両側のくし歯は、図２０ＡのＴＳＰのくし歯より長い。図２０Ａおよび２０ＢのＴＳＰの幅は、両方ともＬ６であり、いくつかの実施の形態において、約５μｍ〜約１００μｍの間である。図２０Ａおよび２０Ｂのくし歯間の間隔Ｌ７、Ｌ８、およびＬ９は、Ｌ６以上であり、且ついくつかの実施の形態において、約５μｍ〜約１００μｍの間である。図２０ＡのＴＳＰ構造、例えば構造Ａ１、Ａ２、Ａ３、およびＡ４の１つの幅および高さは、それぞれＷ１（幅）およびＨ１（高さ）である。図２０Ａの構造Ａ１の構造間の間隔を合わせた幅がＷ１’であり、高さがＨ１’である。図２０ＢのＴＳＰ構造、例えば構造Ｂ１およびＢ２の１つの幅および高さは、それぞれＷ２（幅）およびＨ２（高さ）である。図２０Ａの構造Ａ１の構造間の間隔を合わせた幅がＷ２’である。構造Ａ１の一つ側のくし歯の数は、３である。しかしながら、その数は、任意の数、例えば、１、２、…Ｎでもよい。Ｎは、整数であり、１０以上であり得る。構造Ｂ１の一つ側のくし歯の数は、ＴＳＰ基板（例えば基板１００）上に配置された半導体チップ（例えばＬＥＤチップ１５６）の全体の幅または長さを延伸するのに必要なくらいの多さである。いくつかの実施の形態において、図２０Ａおよび２０ＢのＴＳＰ構造Ａ１またはＢ１は、半導体チップの全体の幅および長さをカバーするように繰り返される。いくつかの実施の形態において、図２０Ａおよび２０ＢのＴＳＰ構造Ａ１またはＢ１は、半導体チップの全体の幅および長さをカバーするように繰り返され、且つ半導体チップの全体の幅および長さを越えて延伸する（即ち、パッケージ構造のＴＳＰ領域が半導体チップより大きい）。ＴＳＰ構造の幅および高さは、十分な熱放散を提供する半導体チップに最適となるように設計され得る。
【００５２】
図２０ＡのＴＳＰ４１２および図２０ＢのＴＳＰ４１３は、ＴＳＰの断面積を大きくするパターンを有する。しかし、図２０Ａおよび２０ＢのＴＳＰは、図１９ＡのＴＳＰ４０１など、単一の大きなＴＳＰでできていない。このようなパターンは、例えば長いめっき時間、弱い構造的支持、および他の問題など、製造問題を防ぐ。大きな断面積は、多くの熱伝導経路および領域を提供する。上述のように、ＬＥＤチップなどのいくつかの半導体チップは、放散する必要がある大量の熱を発生する。大きな断面積のＴＳＰを有する基板は、多くの熱伝導経路を提供するのに有効である。デューティー比は、ＴＳＰを有するパッケージの熱伝導経路の量を定めるのに用いられる。デューティー比は、以下の式（１）に示されるように、全チップ（例えばＬＥＤチップなど、伝導領域上に配置されたチップ）の断面積によって割られた伝導領域（ＴＳＰの断面）として定義される。
デューティー比＝伝導領域／全チップ断面積        式（１）
【００５３】
高デューティー比を有する半導体パッケージ（または基板）は、低デューティー比を有するパッケージに比べ、より高い熱放散率を提供し得る。図２０Ａおよび２０ＢのＴＳＰ構成の実施の形態は、図２０Ａの４つの分かれたＴＳＰ構造Ａ１、Ａ２、Ａ３、およびＡ４、並びに図２０Ｂの２つの分かれたＴＳＰ構造Ｂ１、Ｂ２を表している。図２０Ａおよび２０ＢのＴＳＰのくし歯状の幅および間隔が同じ場合、図２０ＢのＴＳＰ構成は、図２０Ａの構成より高いデューティー比を有する。図２０Ｂの構成に比べ、図２０Ａの構成は、構造Ａ１とＡ３の間および構造Ａ２とＡ４の間に更なる間隔を有する。よって、図２０Ａの構成のデューティー比は、図２０Ｂの構成のデューティー比より低い。２０ＢのＴＳＰのくし歯状の幅および間隔が同じ（Ｌ６＝Ｌ７＝Ｌ９）場合、全断面積のＴＳＰの断面積が占める割合は、５０％以上である。ＴＳＰの構造が半導体チップのエッジを越えて延伸した場合（ファンアウト型パッケージ）、デューティー比は、５０％以上となる。
【００５４】
図２１Ａは、パッケージ基板４６０の上部に、種々の方法で配置された半導体チップ４５０の上面図を表している。パッケージ基板４６０のＴＳＰ構造は、半導体チップ４５０の幅と長さを越えて延伸する。図２１Ａに表されたパッケージチップのデューティー比は、５０％以上である。図２１Ａは、半導体チップ４５０が種々の方法で形成されるＬＥＤチップである場合の、Ｎ接点の一部である若干の数のＴＳＰ４６３も表している。この状況におけるいくつかの実施の形態において、ＬＥＤチップ４５０は、Ｐ接点上に配置され、配線４６２によってＮ接点に接続される。
【００５５】
上述のように、半導体チップとＴＳＰ構造間の接続を提供する、例えば図１５〜１８の層１５４の金属層があり得る。半導体チップ４５０の外側の金属層の延伸領域４６５は、半導体チップ４５０の水平の熱放散経路を提供する。図２１Ｂは、図２１Ａの線Ｏ−Ｏに沿って切断した側面図を表している。基板４６０のＴＳＰは、垂直の熱放散経路を提供する。
【００５６】
図１９Ｄおよび１９Ｅ、並びに図２０Ａおよび２０ＢのＴＳＰ構造は、全て垂直な角（rigid corner）を有する。基板のプロセス中、パターンニングプロセスは、角を丸くすることができる。図２２は、角が丸くなった図２０Ｂの構造Ｂ１を表している。図２３Ａに示されるように、図２２の丸くなった構造Ｂ１は、ともに２つのユニット構造Ｃ１によって種々の方法で形成される。いくつかの実施の形態において、ユニット構造Ｃ１の長さＨは、約１５０μｍであり、幅は約１２５μｍである。いくつかの実施の形態において、Ｃ１のＴＳＰ構造の幅および間隔は、両方とも約２５μｍである。約０．６×０．６ｍｍ2のＬＥＤチップなどの半導体チップでは、１６個の構造Ｃ１が４×４の方式で配列されて、半導体チップの下方の面積を充填することができる。Ｃ１ユニットの幅は、２つのＣ１ユニットの間に約２５μｍの間隔があるため、約１２５μｍである。図２３Ｂは、１６個の構造Ｃ１がパッケージ基板の０．６ｍｍ×０．６ｍｍの面積を充填し、約０．６×０．６ｍｍ2の半導体チップの熱を放散するのを表している。ユニット構造Ｃ１の間は、約２５μｍの幅を有する間隔がある。
【００５７】
図２３Ｃは、種々の方法で、図２３Ａの構造Ｃ１と類似の構造Ｃ２を表しており、その長さは約３００μｍであり、その幅は、約２５０μｍである。いくつかの実施の形態において、Ｃ２のＴＳＰ構造の幅および間隔は、両方とも約５０μｍである。４個の構造Ｃ２は、約０．６×０．６ｍｍ2の面積を充填するのに用いられ得る。図２３Ｄは、４個のユニット構造Ｃ２を表している。ユニット構造Ｃ２の間は、約２５μｍの幅を有する間隔がある。いくつかの実施の形態において、構造Ｃ１、Ｃ２、およびＣ３などの両側のくし歯のそれぞれは、約１００μｍ〜約３００μｍの間の幅を有する。いくつかの実施の形態において、構造Ｃ１、Ｃ２、およびＣ３などの両側のくし歯のそれぞれは、約１００μｍ〜約３００μｍの間の長さを有する。
【００５８】
その面積が大きい半導体チップでは、追加のＴＳＰユニット構造がＴＳＰ構成（または構造）の設計内に加えられて、熱放散の高デューティー比を提供し得る。いくつかの実施の形態において、半導体チップは、約１×１ｍｍ2の寸法を有する。図２３Ｅに表されるように、いくつかの実施の形態において、このような半導体チップでは、７×７のＣ１のチップの配列は、チップの下方のほとんどの面積を覆う。別の実施の形態において、４×３のＣ２のチップは、１×１ｍｍ2のチップの下方の面積の大部分を覆い得る。図２３Ｆは、１×１ｍｍ2の半導体チップ４５０’の下方にある、基板４６０’上に配列された４×３のＣ２のＴＳＰユニットを表している。図２３Ａおよび２３Ｃに示された模範的なユニット構造だけでなく、他の構造も可能である。図２４Ａは、種々の方法で、構造Ｃ１および構造Ｃ２と類似のＴＳＰユニット構造Ｃ３を表している。ユニット構造は、約１２０μｍの高さおよび約１００μｍの幅を有する。くし歯構造の幅および間隔は、両方とも約２０μｍである。いくつかの実施の形態において、９×９のＣ３のＴＳＰ構造は、パッケージ基板に設計され、１×１ｍｍ2の半導体チップの全表面積を覆う。図２４Ｂは、種々の方法で、パッケージ基板４６０”のＣ３構造の配列および１×１ｍｍ2の半導体チップを表している。
【００５９】
上述の図２０Ａ、２０Ｂ、２１Ａ、２３Ｂ、２３Ｄ、２３Ｅ、２３ＦのＴＳＰの両側のくし歯構造は、全て、くし歯の先端が互いに向き合って平行に配置される。図２５Ａに示されるように、いくつかの実施の形態において、くし歯の先端は、交互に配列され得る。図２５Ａのくし歯Ｄ１およびくし歯Ｄ２は、くし歯の先端が直接互いに向き合っていない。代わりにくし歯Ｄ１およびくし歯Ｄ２は、交互に配列され、互いにずれている。図２５Ａの領域Ｐは、図２５Ｂに拡大されており、くし歯Ｄ１の先端Ｔ１がくし歯Ｄ２の先端Ｔ２と同じ水平線上にないことを表している。上述のように、いくつかの実施の形態において、くし歯の第１の幅Ｄ３は、くし歯の第２の幅Ｄ４とほぼ等しい。上述のように、いくつかの実施の形態において、図２０Ａ、２０Ｂ、２３Ａ、２３Ｂ、２３Ｃ、２３Ｄ、２３Ｅ、２３Ｆ、２４Ａ、および２４Ｂにおいて、２つの分離したくし歯間の間隔Ｄ５は、くし歯の幅Ｄ３、Ｄ４とほぼ等しい。くし歯間の十分な間隔は、ＴＳＰの構造的な支持を提供する。しかしながら、くし歯Ｄ１およびＤ２の交差の特性により、２つの隣接して分離したくし歯の距離は、Ｄ６であり、約１．４１×Ｄ５である。Ｄ６＝Ｄ３＝Ｄ４の場合、Ｄ５は、Ｄ３およびＤ４より小さくあり得、約０．７１×Ｄ３（またはＤ４）であり得る。より小さいＤ５（Ｄ３またはＤ４より）では、くし歯は、更に緊密に配列される。独立して近接のくし歯間の縮小された間隔は、パッケージ構造のデューティー比を増加させ得る。
【００６０】
デューティー比を増加させるために、ＴＳＰ構造を有するパッケージ構造が半導体チップより大きい（例えば５０％以上）ことが望ましいが、ＴＳＰ構造は、空間を占有し、半導体チップをパッケージングするのに用いられる基板面積を望ましくなく増加させる。パッケージサイズを増加させる以外に、より大きいＴＳＰの面積は、ＴＳＰ構造をギャップ充填するためのより多くの金属も必要とし、製造コストを増加させる。いくつかの実施の形態において、デューティー比は、６５％以下に保持される。
【００６１】
上述において、大量の熱を放散する、半導体チップ（例えばＬＥＤチップ）のパッケージ基板のデューティー比は、できるだけ高くなければならないことが強調されている。しかしながら、２０％〜３０％など５０％より小さいデューティー比でも半導体チップによって発生された熱を放散するのに十分である場合がある。いくつかの実施の形態において、ＴＳＰのデューティー比は、約３０％以上である。デューティー比は、パッケージされる半導体チップのタイプによって決まる。
【００６２】
上述のように、ある実施形態においては、半導体チップはＬＥＤチップであり得る。ＬＥＤチップは、多くのＬＥＤを含み得る。単一のＬＥＤは、赤色、黄色、または青色光を発光し得る。白色光を発生するには、３つのまたは複数の３つのＬＥＤが必要である。
【００６３】
上述のＴＳＰの構造およびパターンは、例に過ぎず、ここで述べられていないＴＳＶまたはＴＳＰの形状、パターン、および配列、または上述の構造の変化も可能である。上述の異なるパターンを有するシリコン貫通プラグ（ＴＳＰ）の実施の形態は、１つ以上の半導体チップにおいて用いられて熱放散を増加させることができ、長い銅めっき時間および構造的強度などの管理可能な製造の考慮（manufacturing concerns）によって作られ得る。
【００６４】
上述のＴＳＰ（またはビア）を有するパッケージ基板は、熱管理が必要な半導体チップの水平および垂直の熱放散経路を提供する。高いデューティー比を有するＴＳＰの設計は、最も効果的に熱放散を提供し得る。両側のくし歯のパターンを有するＴＳＰの設計は、例えば５０％以上の高いデューティー比を提供し得る。高いデューティー比を有するパッケージ基板は、大量の熱を発生する半導体チップに役立つ。このような半導体チップの例は、発光ダイオードチップである。
【００６５】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。
【符号の説明】
【００６６】
Ａ１、Ａ２、Ａ３、Ａ４、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｃ３  シリコン貫通プラグ構造
Ｄ１、Ｄ２  シリコン貫通プラグの直径
Ｄ３  プラグ間の最短距離
Ｄ４  シリコン貫通ビアの直径
Ｄ５  シリコン貫通プラグ間の距離
Ｄ６  シリコン貫通プラグ間の幅
Ｈ、Ｈ１、Ｈ２  シリコン貫通プラグ構造の高さ
Ｈ１’  構造間の間隔を合わせた高さ
Ｌ１  長方形シリコン貫通プラグの幅
Ｌ２  長方形シリコン貫通プラグの長さ
Ｌ３  長方形シリコン貫通プラグの間隔
Ｌ４  開口の幅
Ｌ５  開口間の距離
Ｌ６  シリコン貫通プラグの幅
Ｌ７、Ｌ８、Ｌ９  くし歯間の間隔
Ｏ−Ｏ  切断線
Ｐ  領域
Ｔ１、Ｔ２  くし歯の先端
Ｗ、Ｗ１、Ｗ２  シリコン貫通プラグ構造の幅
Ｗ０  シリコン貫通プラグの間隔
Ｗ１’  構造間の間隔を合わせた幅
１００  第１の基板
１０１、１５０  誘電体層
１０２  フォトレジスト層
１０３  絶縁層
１０４、１５２  バリア層／銅シード層
１０５  パターニングされたフォトレジスト層
１０６  銅膜
１０７  接着層
１０８  第２の基板
１１０  開口
１４０  シリコン材料
１５４  銅層
１５５  拡散バリア層
１５６、４５０、４５０’  半導体チップ
１５７  共晶接合層
１５８、４６２  配線
１５９  ｐ接点
１６０  ｎ接点
１６１  蛍光膜
１６２  成形材料
１６３  粘着テープ
１８０  パッケージチップ
１９０  電気回路
１９１  エッチストップ層
１９２  層間誘電体層
１９５  接点
４０１、４０２、４０３、４０４、４０５、４０７、４６３  シリコン貫通プラグ
４０６  中心円柱
４１０  パターニングされたシリコン貫通プラグ
４１１  開口
４６０、４６０’、４６０”  パッケージ基板
４６５  延伸領域
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図１９Ｄ】
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【図１９Ｅ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２３Ｄ】
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【図２３Ｅ】
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【図２３Ｆ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５Ａ】
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【図２５Ｂ】
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