(57)【特許請求の範囲】
【請求項１】
被接合基板と、
上記被接合基板上に形成された薄膜素子と、
上記被接合基板上に接合され、各々、絶縁層及び該絶縁層に積層された回路パターンを有し、該各回路パターンが該各絶縁層に形成されたコンタクトホールを介して互いに接続された複数の下地層が半導体素子本体の上記被接合基板側に積層された半導体素子とを備えた半導体装置であって、
上記複数の下地層のうち、最も上記被接合基板側の下地層では、上記回路パターンが上記薄膜素子側に引き出された延設部を有し、
上記薄膜素子と上記半導体素子との間には、樹脂層が設けられ、
上記薄膜素子と上記半導体素子本体とは、上記樹脂層上に設けられた接続配線、上記延設部及び上記各回路パターンを介して互いに接続されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載された半導体装置において、
上記半導体素子の上記薄膜素子側の端部は、上記各下地層の上記薄膜素子側の端部が上記被接合基板側に行くに従って次第に突出するように、階段状に設けられていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載された半導体装置において、
上記被接合基板は、ガラス基板であることを特徴とする半導体装置。
【請求項４】
請求項３に記載された半導体装置において、
上記薄膜素子は、薄膜トランジスタであり、
上記半導体素子本体は、ＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項５】
半導体素子本体を形成した後に、各々、絶縁層及び該絶縁層に積層された回路パターンを有し、該各回路パターンが該各絶縁層に形成されたコンタクトホールを介して互いに接続された複数の下地層を形成する際に、最後に形成する該下地層において、上記回路パターンに外側に延設された延設部を形成することにより、半導体チップを形成する半導体チップ形成工程と、
被接合基板上に薄膜素子を形成する薄膜素子形成工程と、
上記薄膜素子が形成された被接合基板上に上記半導体チップを上記半導体素子本体側が上方になるように接合する接合工程と、
上記接合された半導体チップにおける上記延設部を露出させることにより、半導体素子を形成し、該半導体素子と上記薄膜素子との間に樹脂層を形成した後に、該樹脂層上に接続配線を形成することにより、上記薄膜素子と上記半導体素子本体とを該接続配線、上記延設部及び上記各回路パターンを介して互いに接続する接続工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載された半導体装置の製造方法において、
上記半導体チップ形成工程では、上記複数の下地層を形成する際に、該各下地層の外端部に上記各回路パターンと同一層に同一材料により金属層を所定の大きさに形成し、
上記半導体チップにおける上記各下地層の外端部の金属層をエッチングすることにより、上記各下地層の上記薄膜素子側の端部が上記被接合基板側に行くに従って次第に突出するように、上記半導体チップの上記薄膜素子側の端部を階段状に加工するエッチング工程を備えることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載された半導体装置の製造方法において、
上記エッチング工程は、上記接合工程の後に行われることを特徴とする半導体装置の製造方法。
【請求項８】
請求項６に記載された半導体装置の製造方法において、
上記エッチング工程は、上記接合工程の前に行われることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、薄膜素子が形成された基板に半導体素子が接合された半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
アクティブマトリクス駆動方式の液晶表示装置は、例えば、画像の最小単位である各画素毎にスイッチング素子として設けられた薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）等の薄膜素子と、各画素のＴＦＴを駆動するための駆動回路等の半導体素子とを備えている。【０００３】
近年、液晶表示装置では、例えば、連続粒界結晶シリコン（Continuous Grain Silicon）を用いて、駆動回路等の周辺回路がモノリシックに形成されたシステム液晶が注目されている。このシステム液晶では、低消費電力化や高精細化等を図るために、周辺回路にサブミクロンオーダーのデザインルール、すなわち、ＩＣ（Integrated Circuit）レベルの微細なパターン精度が求められているものの、使用するガラス基板に対応するステッパ等の製造技術がないので、サブミクロンオーダーの高性能な半導体素子をガラス基板上に直接形成することが困難である。そこで、シリコン基板を用いて高性能な半導体素子を形成した後に、その形成された半導体素子のチップをガラス基板上に転写により接合して、高性能な半導体素子をガラス基板上に形成する方法が提案されている。【０００４】
例えば、特許文献１には、シリコン層及び金属層が積層された構造を有する半導体素子を基板上に転写し、加熱により、シリコン層中の金属層側の部分を構成するシリコンと、金属層中のシリコン層側の部分を構成する金属とから金属シリサイドを形成する、半導体装置の製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００８／０８４６２８号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、ＴＦＴ等の薄膜素子が形成されたガラス基板にＩＣチップ等の半導体素子が転写された従来の半導体装置では、半導体素子に一体に形成された回路パターンの占有面積を抑制して、回路パターンの電気抵抗を低くするために、半導体素子において、複数の回路パターンを絶縁膜を介して互いに重なるように形成し、各層の回路パターンを絶縁膜のコンタクトホールを介して互いに接続する多層配線構造を取ることが多い。ここで、半導体素子は、シリコン基板をダイシングして形成されるので、半導体素子の各側壁は、被接合基板であるガラス基板の表面に対して直立している。そのため、ガラス基板に形成された薄膜素子と、そのガラス基板に接合された多層配線構造を有する半導体素子との間には、例えば、３μｍ程度の大きな段差ができてしまう。そして、ガラス基板上の薄膜素子及び半導体素子を樹脂層で覆って、その樹脂層上に接続配線を形成して、その接続配線を介して薄膜素子と半導体素子とを接続する場合には、薄膜素子と多層配線構造を有する半導体素子との間に形成された大きな段差により、接続配線が断線するおそれがある。【０００７】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、被接合基板上に設けられた薄膜素子と多層配線構造を有する半導体素子とを確実に接続することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、半導体素子を構成する最も被接合基板側の下地層の回路パターンが薄膜素子側に引き出された延設部を有し、薄膜素子と半導体素子本体とが、樹脂層上に設けられた接続配線、延設部及び各回路パターンを介して互いに接続されるようにしたものである。【０００９】
具体的に本発明に係る半導体装置は、被接合基板と、上記被接合基板上に形成された薄膜素子と、上記被接合基板上に接合され、各々、絶縁層及び該絶縁層に積層された回路パターンを有し、該各回路パターンが該各絶縁層に形成されたコンタクトホールを介して互いに接続された複数の下地層が半導体素子本体の上記被接合基板側に積層された半導体素子とを備えた半導体装置であって、上記複数の下地層のうち、最も上記被接合基板側の下地層では、上記回路パターンが上記薄膜素子側に引き出された延設部を有し、上記薄膜素子と上記半導体素子との間には、樹脂層が設けられ、上記薄膜素子と上記半導体素子本体とは、上記樹脂層上に設けられた接続配線、上記延設部及び上記各回路パターンを介して互いに接続されていることを特徴とする。【００１０】
上記の構成によれば、被接合基板上に設けられた薄膜素子と（複数の下地層が積層された多層配線構造を有する）半導体素子との間に大きな段差があったとしても、半導体素子を構成する複数の下地層のうち、最も接合基板側の下地層において、回路パターンが薄膜素子側に引き出された延設部を有しているので、被接合基板上において、延設部の位置、すなわち、半導体素子の接続位置と、薄膜素子の接続位置との間の高低差が小さくなる。そして、薄膜素子と半導体素子との間には、樹脂層が設けられているので、高低差が小さくなった薄膜素子と半導体素子に設けられた延設部とが樹脂層上の接続配線を介して確実に接続される。これにより、薄膜素子と半導体素子本体とが、樹脂層上の接続配線、延設部及び各回路パターンを介して確実に接続されるので、被接合基板上に設けられた薄膜素子と多層配線構造を有する半導体素子とが確実に接続される。【００１１】
上記半導体素子の上記薄膜素子側の端部は、上記各下地層の上記薄膜素子側の端部が上記被接合基板側に行くに従って次第に突出するように、階段状に設けられていてもよい。【００１２】
上記の構成によれば、半導体素子本体の被接合基板側に積層された各下地層の薄膜素子側の端部が被接合基板側に行くに従って次第に突出するように、被接合基板上に接合された半導体素子の薄膜素子側の端部が階段状に設けられているので、半導体素子に設けられた延設部が、例えば、半導体素子の各側壁が被接合基板に対して直立している場合よりも、半導体素子本体から突出することになる。【００１３】
上記被接合基板は、ガラス基板であってもよい。【００１４】
上記の構成によれば、被接合基板がガラス基板であるので、例えば、液晶表示装置を構成するガラス製のアクティブマトリクス基板において、半導体装置が具体的に構成される。【００１５】
上記薄膜素子は、薄膜トランジスタであり、上記半導体素子本体は、ＭＯＳトランジスタであってもよい。【００１６】
上記の構成によれば、薄膜素子が薄膜トランジスタであり、半導体素子本体がＭＯＳ（Metal Oxide Semiconductor）トランジスタであるので、例えば、液晶表示装置を構成するガラス製のアクティブマトリクス基板において、薄膜素子により各画素のスイッチング素子やゲートドライバ等が具体的に構成され、半導体素子本体によりソースドライバやコントローラーのＩＣ等が具体的に構成される。【００１７】
また、本発明に係る半導体装置の製造方法は、半導体素子本体を形成した後に、各々、絶縁層及び該絶縁層に積層された回路パターンを有し、該各回路パターンが該各絶縁層に形成されたコンタクトホールを介して互いに接続された複数の下地層を形成する際に、最後に形成する該下地層において、上記回路パターンに外側に延設された延設部を形成することにより、半導体チップを形成する半導体チップ形成工程と、被接合基板上に薄膜素子を形成する薄膜素子形成工程と、上記薄膜素子が形成された被接合基板上に上記半導体チップを上記半導体素子本体側が上方になるように接合する接合工程と、上記接合された半導体チップにおける上記延設部を露出させることにより、半導体素子を形成し、該半導体素子と上記薄膜素子との間に樹脂層を形成した後に、該樹脂層上に接続配線を形成することにより、上記薄膜素子と上記半導体素子本体とを該接続配線、上記延設部及び上記各回路パターンを介して互いに接続する接続工程とを備えることを特徴とする。【００１８】
上記の方法によれば、被接合基板上に設けられた薄膜素子と（複数の下地層が積層された多層配線構造を有する）半導体素子との間に大きな段差があったとしても、半導体チップ形成工程では、半導体素子を構成する複数の下地層のうち、最も接合基板側の下地層において、回路パターンに延設部を形成するので、接合工程で半導体チップが接合された被接合基板上において、延設部の位置、すなわち、半導体素子の接続位置と、薄膜素子の接続位置との間の高低差が小さくなる。そして、接続工程では、被接合基板上の薄膜素子と半導体素子との間に樹脂層を形成した後に、その樹脂層上に接続配線を形成するので、高低差が小さくなった薄膜素子と半導体素子に設けられた延設部とが樹脂層上の接続配線を介して確実に接続される。これにより、薄膜素子と半導体素子本体とが、樹脂層上の接続配線、延設部及び各回路パターンを介して確実に接続されるので、被接合基板上に設けられた薄膜素子と多層配線構造を有する半導体素子とが確実に接続される。【００１９】
上記半導体チップ形成工程では、上記複数の下地層を形成する際に、該各下地層の外端部に上記各回路パターンと同一層に同一材料により金属層を所定の大きさに形成し、上記半導体チップにおける上記各下地層の外端部の金属層をエッチングすることにより、上記各下地層の上記薄膜素子側の端部が上記被接合基板側に行くに従って次第に突出するように、上記半導体チップの上記薄膜素子側の端部を階段状に加工するエッチング工程を備えてもよい。【００２０】
上記の方法によれば、半導体チップ形成工程において、複数の下地層を形成する際に、各下地層の外端部に各回路パターンと同一層に同一材料により金属層を所定の大きさに形成し、エッチング工程において、半導体素子本体の被接合基板側に積層された各下地層の薄膜素子側の端部が被接合基板側に行くに従って次第に突出するように、半導体チップの薄膜素子側の端部が階段状に加工するので、半導体素子に設けられた延設部が、例えば、半導体素子の各側壁が被接合基板に対して直立している場合よりも、半導体素子本体から突出することになる。【００２１】
上記エッチング工程は、上記接合工程の後に行われてもよい。【００２２】
上記の方法によれば、エッチング工程を接合工程の後に行うので、被接合基板上に接合された半導体チップに対して、エッチング処理を行うことになる。【００２３】
上記エッチング工程は、上記接合工程の前に行われてもよい。【００２４】
上記の方法によれば、エッチング工程を接合工程の前に行うので、例えば、複数の半導体チップを同時に形成するためのシリコンウェハに対して、エッチング処理を行うことになる。
【発明の効果】
【００２５】
本発明によれば、半導体素子を構成する最も被接合基板側の下地層の回路パターンが薄膜素子側に引き出された延設部を有し、薄膜素子と半導体素子本体とが、樹脂層上に設けられた接続配線、延設部及び各回路パターンを介して互いに接続されているので、被接合基板上に設けられた薄膜素子と多層配線構造を有する半導体素子とを確実に接続することができる。
【図面の簡単な説明】
【００２６】
【図１】図１は、実施形態１に係る半導体装置の断面図である。
【図２】図２は、実施形態１に係る半導体装置の製造工程を断面で示す第１の説明図である。
【図３】図３は、図２に続く半導体装置の製造工程を断面で示す第２の説明図である。
【図４】図４は、図３に続く半導体装置の製造工程を断面で示す第３の説明図である。
【図５】図５は、図４に続く半導体装置の製造工程を断面で示す第４の説明図である。
【図６】図６は、図５に続く半導体装置の製造工程を断面で示す第５の説明図である。
【図７】図７は、図６に続く半導体装置の製造工程を断面で示す第６の説明図である。
【図８】図８は、図７に続く半導体装置の製造工程を断面で示す第７の説明図である。
【図９】図９は、図８に続く半導体装置の製造工程を断面で示す第８の説明図である。
【図１０】図１０は、図９に続く半導体装置の製造工程を断面で示す第９の説明図である。
【図１１】図１１は、図１０に続く半導体装置の製造工程を断面で示す第１０の説明図である。
【図１２】図１２は、図１１に続く半導体装置の製造工程を断面で示す第１１の説明図である。
【図１３】図１３は、図１２に続く半導体装置の製造工程を断面で示す第１２の説明図である。
【図１４】図１４は、図１３に続く半導体装置の製造工程を断面で示す第１３の説明図である。
【図１５】図１５は、図１４に続く半導体装置の製造工程を断面で示す第１４の説明図である。
【図１６】図１６は、図１５に続く半導体装置の製造工程を断面で示す第１５の説明図である。
【図１７】図１７は、実施形態１に係る半導体装置の製造工程で用いる中間基板の製造工程を説明する平面図である。
【図１８】図１８は、図１７中のXVIII−XVIII線に沿った断面図である。
【図１９】図１９は、図１７に続く中間基板の製造工程を説明する平面図である。
【図２０】図２０は、図１９中のXX−XX線に沿った断面図である。
【図２１】図２１は、図９に示す半導体チップの変形例の断面図である。
【図２２】図２２は、実施形態２に係る半導体装置の断面図である。
【図２３】図２３は、実施形態２に係る半導体装置の製造工程を断面で示す第１の説明図である。
【図２４】図２４は、図２３に続く半導体装置の製造工程を断面で示す第２の説明図である。
【図２５】図２５は、図２４に続く半導体装置の製造工程を断面で示す第３の説明図である。
【図２６】図２６は、図２５に続く半導体装置の製造工程を断面で示す第４の説明図である。
【図２７】図２７は、図２６に続く半導体装置の製造工程を断面で示す第５の説明図である。
【図２８】図２８は、図２７に続く半導体装置の製造工程を断面で示す第６の説明図である。
【図２９】図２９は、図２８に続く半導体装置の製造工程を断面で示す第７の説明図である。
【図３０】図３０は、図２９に続く半導体装置の製造工程を断面で示す第８の説明図である。
【図３１】図３１は、図３０に続く半導体装置の製造工程を断面で示す第９の説明図である。
【図３２】図３２は、図３１に続く半導体装置の製造工程を断面で示す第１０の説明図である。
【図３３】図３３は、図３２に続く半導体装置の製造工程を断面で示す第１１の説明図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
【００２８】
《発明の実施形態１》
図１〜図２１は、本発明に係る半導体装置及びその製造方法の実施形態１を示している。具体的に、図１は、本実施形態の半導体装置１３０ａの断面図である。
【００２９】
半導体装置１３０ａは、図１に示すように、被接合基板として設けられたガラス基板１００と、ガラス基板１００上に形成された薄膜素子８０と、ガラス基板１００上に接合された半導体素子９０ａと、半導体素子９０ａの薄膜素子８０側の端部及び薄膜素子８０を覆うように設けられた樹脂層１２０と、樹脂層１２０上に設けられ、薄膜素子８０（の後述するソース電極１１８ａ）及び半導体素子９０ａ（の後述する第４回路パターン４０ａｂの延設部Ｅ）を互いに接続するための第１接続配線１２１ａ、並びに薄膜素子８０（の後述するドレイン電極１１８ｂ）に接続するための第２接続配線１２１ｂとを備えている。
【００３０】
薄膜素子８０は、図１に示すように、ガラス基板１００上に第１ベースコート膜１１１及び第２ベースコート膜１１２を介して設けられた半導体層１１３と、半導体層１１３を覆うように設けられたゲート絶縁膜１１４と、ゲート絶縁膜１１４上に設けられたゲート電極１１５と、ゲート電極１１５を覆うように順に設けられた第１層間絶縁膜１１６及び第２層間絶縁膜１１７ａとを備えている。ここで、半導体層１１３は、ゲート電極１１５に重なるように設けられたチャネル領域（不図示）と、そのチャネル領域の一方の外側及び他方の外側にそれぞれ設けられたソース領域（不図示）及びドレイン領域（不図示）とを備え、ポリシリコン膜により構成されている。なお、半導体層１１３において、チャネル領域とソース領域及びドレイン領域との間には、ＬＤＤ（Lightly Doped Drain）領域が設けられていてもよい。そして、第２層間絶縁膜１１７ａ上には、図１に示すように、ゲート絶縁膜１１４、第１層間絶縁膜１１６及び第２層間絶縁膜１１７ａの積層膜に形成された各コンタクトホールを介して半導体層１１３のソース領域及びドレイン領域にそれぞれ接続されたソース電極１１８ａ及びドレイン電極１１８ｂが設けられている。
【００３１】
半導体素子９０ａは、図１に示すように、半導体素子本体５０と、半導体素子本体５０のガラス基板１００側に順に積層された第１下地層５１、第２下地層５２、第３下地層５３、第４下地層５４及び第５絶縁層４８と、半導体素子本体５０のガラス基板１００と反対側に積層された（第２）層間絶縁膜１１７ｂとを備え、各下地層５１、５２、５３及び５４の薄膜素子８０側の端部がガラス基板１００側に行くに従って次第に突出するように、その薄膜素子８０側の端部が階段状に設けられている。ここで、各下地層５１、５２、５３及び５４の厚さは、例えば、０．５μｍ程度であり、下層の下地層（５２及び５３）の端は、その上層の下地層（５１及び５２）の端よりも、例えば、１μｍ程度それぞれ突出している。
【００３２】
半導体素子本体５０は、図１に示すように、単結晶シリコン膜２１の図中左側の領域に設けられたＮ型のＮＭＯＳトランジスタＴａと、単結晶シリコン膜２１の図中右側の領域に設けられたＰ型のＰＭＯＳトランジスタＴｂと、ＮＭＯＳトランジスタＴａ及びＰＭＯＳトランジスタＴｂを分離するためのゲート酸化膜８と、ＮＭＯＳトランジスタＴａ及びＰＭＯＳトランジスタＴｂを覆うように設けられた平坦化膜１８とを備えている。なお、半導体素子本体５０の構成については、相対的に小さく図示された図１を用いて詳細に説明し難いので、後述する半導体装置１３０の製造方法の半導体チップ形成工程の説明において、相対的に大きく図示された図面を用いて詳細に説明する。
【００３３】
第１下地層５１は、図１に示すように、第１層間絶縁膜２２及び第２層間絶縁膜２３からなる第１絶縁層４４と、第１絶縁層４４に積層された第１回路パターン２５ａａ、２５ａｂ、２５ａｃ及び２５ａｄとを備えている。ここで、第１回路パターン２５ａａは、図１に示すように、第１絶縁層４４に形成された第１コンタクトホール４４ａを介してＮＭＯＳトランジスタＴａの単結晶シリコン膜２１のＮ型高濃度不純物領域の一方に接続されている。また、第１回路パターン２５ａｂは、図１に示すように、第１絶縁層４４に形成された第１コンタクトホール４４ｂを介してＮＭＯＳトランジスタＴａの単結晶シリコン膜２１のＮ型高濃度不純物領域の他方に接続されていると共に、第１絶縁層４４及びゲート酸化膜８に形成された第１コンタクトホール４４ｃを介して、後述する中継電極（９ｃ）に接続されている。さらに、図１に示すように、第１回路パターン２５ａｃは、第１絶縁層４４に形成された第１コンタクトホール４４ｄを介してＰＭＯＳトランジスタＴｂの単結晶シリコン膜２１のＰ型高濃度不純物領域の一方に接続され、第１回路パターン２５ａｄは、第１絶縁層４４に形成された第１コンタクトホール４４ｅを介してＰＭＯＳトランジスタＴｂの単結晶シリコン膜２１のＰ型高濃度不純物領域の他方に接続されている。
【００３４】
第２下地層５２は、図１に示すように、第１平坦化膜２６、第１層間絶縁膜２７及び第２層間絶縁膜２８からなる第２絶縁層４５と、第２絶縁層４５に積層された第２回路パターン３０ａａ及び３０ａｂとを備えている。ここで、図１に示すように、第２回路パターン３０ａａは、第２絶縁層４５に形成された第２コンタクトホール４５ａを介して第１回路パターン２５ａｂに接続され、第２回路パターン３０ａｂは、第２絶縁層４５に形成された第２コンタクトホール４５ｂを介して第１回路パターン２５ａｄに接続されている。
【００３５】
第３下地層５３は、図１に示すように、第２平坦化膜３１、第１層間絶縁膜３２及び第２層間絶縁膜３３からなる第３絶縁層４６と、第３絶縁層４６に積層された第３回路パターン３５ａａ及び３５ａｂとを備えている。ここで、図１に示すように、第３回路パターン３５ａａは、第３絶縁層４６に形成された第３コンタクトホール４６ａを介して第２回路パターン３０ａａに接続され、第３回路パターン３５ａｂは、第３絶縁層４６に形成された第３コンタクトホール４６ｂを介して第２回路パターン３０ａｂに接続されている。
【００３６】
第４下地層５４は、図１に示すように、第３平坦化膜３６、第１層間絶縁膜３７及び第２層間絶縁膜３８からなる第４絶縁層４７と、第４絶縁層４７に積層された第４回路パターン４０ａａ及び４０ａｂとを備えている。ここで、図１に示すように、第４回路パターン４０ａａは、第４絶縁層４７に形成された第４コンタクトホール４７ａを介して第３回路パターン３５ａａに接続されている。また、第４回路パターン４０ａｂは、図１に示すように、第４絶縁層４７に形成された第４コンタクトホール４７ｂを介して第３回路パターン３５ａｂに接続されていると共に、薄膜素子８０側に引き出された延設部Ｅを有している。ここで、第４回路パターン４０ａｂの延設部Ｅは、第４絶縁層４７に形成されたコンタクトホール４７ｄの底部に到達するように設けられた第１接続配線１２１ａを介して薄膜素子８０のソース電極１１８ａに接続されている。
【００３７】
第５絶縁層４８は、図１に示すように、第４平坦化膜４１、第１層間絶縁膜４２及び第２層間絶縁膜４３により構成されている。
【００３８】
上記構成の半導体装置１３０ａは、例えば、薄膜素子８０が画像の最小単位である各画素のスイッチング素子やゲートドライバ等を構成すると共に、半導体素子９０ａの半導体素子本体５０がソースドライバやコントローラーのＩＣ等を構成することにより、液晶表示装置を構成するものである。
【００３９】
次に、本実施形態の半導体装置１３０ａの製造方法について、図２〜図２１を用いて一例を挙げて説明する。ここで、図２〜図１６は、半導体装置１３０ａの製造工程を断面で示す一連の説明図である。また、図１７は、半導体装置１３０ａの製造工程で用いる中間基板６０の製造工程を説明する平面図であり、図１８は、図１７中のXVIII−XVIII線に沿った断面図である。さらに、図１９は、図１７に続く中間基板６０の製造工程を説明する平面図であり、図２０は、図１９中のXX−XX線に沿った断面図である。また、図２１は、図９に示す半導体チップ７０ａの変形例の半導体チップ７０ｃの断面図である。なお、本実施形態の製造方法は、半導体チップ形成工程、薄膜素子形成工程、接合工程、エッチング工程及び接続工程を備える。
【００４０】
＜半導体チップ形成工程＞
まず、図２（ａ）に示すように、シリコン基板（単結晶シリコン基板）１上に、例えば、３０ｎｍ程度の熱酸化膜２を形成する。ここで、熱酸化膜２は、後のイオン注入において、シリコン基板１の表面の汚染を防ぐためのものであり、必ずしも必須でないので、省略することができる。
【００４１】
続いて、図２（ｂ）に示すように、熱酸化膜２上にレジスト３を形成した後に、レジスト３をマスクにして、レジスト３の開口領域であるＮウェル形成領域に、例えば、イオン注入法により、Ｎ型不純物元素Ｉｎ（例えば、リン）を注入する。ここで、イオン注入の条件としては、注入エネルギーを５０ｋｅＶ〜１５０ｋｅＶ程度に設定すると共に、ドーズ量を１×１０１２ｃｍ−２〜１×１０１３ｃｍ−２程度とすることが好ましい。また、後の工程において、Ｐ型不純物元素をシリコン基板１の全面に注入するので、このＰ型不純物元素によって打ち消される量を考慮して、Ｎ型不純物元素の注入量を設定することが好ましい。
【００４２】
そして、図２（ｃ）に示すように、レジスト３を除去した後、シリコン基板１全面に、例えば、イオン注入法により、Ｐ型不純物元素Ｉｐ（例えば、ボロン）を注入する。ここで、イオン注入の条件としては、注入エネルギーを１０ｋｅＶ〜５０ｋｅＶ程度にすると共に、ドーズ量を１×１０１２ｃｍ−２〜１×１０１３ｃｍ−２程度とすることが好ましい。また、リンは、ボロンに比べて熱処理に対するシリコン中の拡散係数が小さいので、ボロン元素を注入する前に熱処理を行い、予めリンをシリコン基板中に適度に拡散させてもよい。さらに、Ｎウェル形成領域においてＰ型不純物によるＮ型不純物の打ち消しを避けたい場合には、Ｎウェル形成領域上にレジストを形成した後に、Ｐ型不純物元素を注入してもよい。そして、この場合には、Ｎウェル形成領域でのＮ型不純物注入時におけるＰ型不純物による打ち消しを考慮する必要がない。
【００４３】
さらに、熱酸化膜２を除去した後に、図２（ｄ）に示すように、酸化雰囲気中で９００℃〜１０００℃程度の熱処理を行うことにより、厚さ３０ｎｍ程度の熱酸化膜４を形成すると共に、不純物元素を拡散させて、Ｎウェル領域５及びＰウェル領域６を形成する。
【００４４】
引き続いて、Ｎウェル領域５及びＰウェル領域６が形成された基板全体に、例えば、ＣＶＤ（Chemical Vapor Deposition）法等により、厚さ２００ｎｍ程度の窒化シリコン膜を成膜した後に、その窒化シリコン膜及びその下層の熱酸化膜４をフォトリソグラフィ等を用いてパターニングして、図３（ａ）に示すように、窒化シリコン膜１６ａ及び熱酸化膜４ａを形成する。
【００４５】
その後、図３（ｂ）に示すように、酸素雰囲気中で９００℃〜１０００℃程度の熱処理によりＬＯＣＯＳ（LOCal Oxidation of Silicon）酸化を行うことにより、厚さ２００ｎｍ〜５００ｎｍ程度のＬＯＣＯＳ酸化膜７及び窒化シリコン膜１６ｂを形成する。ここで、ＬＯＣＯＳ酸化膜７は、素子分離を行うためのものであるが、ＬＯＣＯＳ酸化膜７の他に、例えば、ＳＴＩ（Shallow Trench Isolation）等で素子分離を行ってもよい。
【００４６】
さらに、窒化シリコン膜１６ｂを除去した後、酸素雰囲気中で１０００℃程度の熱処理を行うことにより、図３（ｃ）に示すように、ＬＯＣＯＳ酸化膜７により、厚さ１０ｎｍ〜２０ｎｍ程度のゲート酸化膜８を形成する。ここで、窒化シリコン膜１６ｂを除去した後に、トランジスタの閾値電圧をコントロールするため、ＮＭＯＳトランジスタＴａ又はＰＭＯＳトランジスタＴｂを形成する領域に、イオン注入法によってＮ型不純物又はＰ型不純物を注入してもよい。
【００４７】
引き続いて、図４（ａ）に示すように、ゲート酸化膜８が形成された基板全体に、例えば、ＣＶＤ法等により、厚さ３００ｎｍ程度のポリシリコン膜を堆積させた後、そのポリシリコン膜をフォトリソグラフィ等を用いてパターニングして、ＮＭＯＳトランジスタＴａのゲート電極９ａ、ＰＭＯＳトランジスタＴｂのゲート電極９ｂ、及び中継電極９ｃを形成する。
【００４８】
そして、ＬＤＤ領域を形成するために、図４（ｂ）に示すように、ＮＭＯＳトランジスタ形成領域が開口するようにレジスト１０を形成した後に、例えば、イオン注入法により、ゲート電極９ａをマスクとして、Ｎ型不純物元素Ｉｎ（例えば、リン）を注入することにより、Ｎ型低濃度不純物領域１１を形成する。ここで、イオン注入の条件としては、例えばドーズ量を５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２程度とすることが好ましい。このとき、Ｎ型低濃度不純物領域１１の不純物濃度は、例えば、１×１０１７／ｃｍ３〜５×１０１７／ｃｍ３となる。また、このとき、短チャネル効果を抑制するために、ボロン等のＰ型不純物元素の斜め注入（ＨＡＬＯ注入）を行ってもよい。
【００４９】
さらに、レジスト１０を除去し、図４（ｃ）に示すように、ＰＭＯＳトランジスタ形成領域が開口するようにレジスト１２を形成した後に、例えば、イオン注入法により、ゲート電極９ｂをマスクとして、Ｐ型不純物元素Ｉｐ（例えば、ボロン）を注入することにより、Ｐ型低濃度不純物領域１３を形成する。ここで、イオン注入の条件としては、例えば、ドーズ量を５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２程度とすることが好ましい。このとき、Ｐ型低濃度不純物領域１３の不純物濃度は、例えば、１×１０１７／ｃｍ３〜５×１０１７／ｃｍ３となる。また、このとき、短チャネル効果を抑制するために、リン等のＮ型不純物元素の斜め注入（ＨＡＬＯ注入）を行ってもよい。なお、ボロンは、熱拡散係数が大きいので、後工程でのＰＭＯＳトランジスタへのＰ型高濃度不純物注入により注入されたボロンの熱拡散のみでＰＭＯＳの低濃度不純物領域が形成できる場合には、必ずしもＰ型低濃度不純物領域を形成するための不純物注入を行わなくてもよい。
【００５０】
引き続いて、図５（ａ）に示すように、レジスト１２を除去し、例えば、ＣＶＤ法等により、酸化シリコン膜を形成した後に、その酸化シリコン膜に対して異方性ドライエッチングを行うことにより、ゲート電極９ａ及び９ｂ並びに中継電極９ｃの各側壁にサイドウォール１４ａ、１４ｂ及び１４ｃをそれぞれ形成する。
【００５１】
そして、図５（ｂ）に示すように、ＮＭＯＳトランジスタ形成領域が開口するようにレジスト１５を形成し、例えば、イオン注入法により、ゲート電極９ａ及びサイドウォール１４ａをマスクとして、Ｎ型不純物元素Ｉｎ（例えば、リン）を注入することにより、Ｎ型高濃度不純物領域１１ａを形成する。ここで、Ｎ型高濃度不純物領域１１ａの不純物濃度は、例えば、１×１０１９／ｃｍ３〜１×１０２１／ｃｍ３である。
【００５２】
さらに、レジスト１５を除去し、図５（ｃ）に示すように、ＰＭＯＳトランジスタ形成領域が開口するようにレジスト１７を形成した後に、例えば、イオン注入法により、ゲート電極９ｂ及びサイドウォール１４ｂをマスクとして、Ｐ型不純物元素Ｉｐ（例えば、ボロン）を注入することにより、Ｐ型高濃度不純物領域１３ａを形成する。ここで、Ｐ型高濃度不純物領域１３ａの不純物濃度は、例えば、１×１０１９／ｃｍ３〜５×１０２０／ｃｍ３である。その後、例えば、９００℃１０分間の熱処理を行うことにより、注入した不純物元素の活性化を行って、ＮＭＯＳトランジスタＴａ及びＰＭＯＳトランジスタＴｂを形成する。
【００５３】
引き続いて、レジスト１７を除去した後に、ＮＭＯＳトランジスタＴａ及びＰＭＯＳトランジスタＴｂが形成された基板全体に、酸化シリコン膜等の絶縁膜を成膜し、その絶縁膜に対して、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化を行うことにより、図６（ａ）に示すように、平坦化膜１８を形成する。
【００５４】
そして、図６（ｂ）で示すように、シリコン基板１に対して、例えば、イオン注入法により、水素、Ｈｅ又はＮｅ等の不活性元素の少なくとも１つを含む剥離用物質Ｉｈを注入することにより、剥離層１９を形成して、半導体基板２０を形成する。ここで、剥離用物質の注入条件としては、例えば、水素を用いる場合、ドーズ量を２×１０１６ｃｍ−２〜２×１０１７ｃｍ−２とし、注入エネルギーを１００ｋｅＶ〜２００ｋｅＶ程度とする。
【００５５】
さらに、剥離層１９が形成された半導体基板２０の被接合表面、及び中間基板６０の被接合表面に対して、アンモニア−過酸化水素系のＳＣ１洗浄により親水化処理を行った後に、半導体基板２０の被接合表面と中間基板６０の被接合表面とを重ね合わせて、例えば、２００℃〜３００℃で約２時間、熱処理することにより、図６（ｃ）に示すように、半導体基板２０及び中間基板６０を互いに接合する。ここで、中間基板６０は、図６（ｃ）、図１９及び図２０に示すように、複数の開口部６２ａがマトリクス状に形成された熱酸化層６２と、熱酸化層６２の下層に設けられ、熱酸化層６２の各開口部６２ａにそれぞれ繋がる複数の凹状部６３ａが形成されたシリコン基板６１ｂとを備えている。また、中間基板６０には、図２０に示すように、上述した熱酸化層６２と、熱酸化層６２を複数箇所で支持する柱状のシリコン構造６４とにより構成され、シリコン基板６１ｂと熱酸化層６２とが分離可能な分離構造６５が設けられている。そして、中間基板６０は、まず、シリコン基板６１ａを熱酸化して、厚さ１００〜３００ｎｍ程度の熱酸化膜を形成した後に、その熱酸化膜をフォトリソグラフィ等を用いてパターニングすることにより、図１７及び図１８に示すように、例えば、一辺が０．５μｍ程度の正方形状に開口し、その開口ピッチが１．５μｍ程度である複数の開口部６２ａを有する熱酸化層６２を形成し、続いて、シリコン基板６１ａの上層部を各開口部６２ａを介して二フッ化キセノン等のガスによりエッチングして、図１９及び図２０に示すように、凹状部６３ａを形成することにより、製造することができる。なお、シリコン基板６１ａのエッチングには、ＴＭＡＨ（TetraMethyl Ammonium Hydroxide）等のアルカリ性溶液を用いてもよい。また、柱状のシリコン構造６４の径及び高さを適切に設定することにより、後で行うＣＭＰ工程に耐え、且つ、ねじれ応力による分離が可能な中間基板６０を設計することができる。
【００５６】
引き続いて、互いに接合された半導体基板２０及び中間基板６０を５５０℃〜６００℃程度に昇温することにより、図７（ａ）に示すように、シリコン基板１を剥離層１９に沿ってシリコン基板１ａ及び１ｂに分離して、中間基板６０上にＮＭＯＳトランジスタＴａ及びＰＭＯＳトランジスタＴｂを一旦転写する。
【００５７】
そして、図７（ｂ）に示すように、剥離層１９を研磨（上述のＣＭＰ工程）又はエッチング等で除去した後に、ゲート酸化膜８が露出するまでシリコン基板１ｂを研磨又はエッチングすることにより、単結晶シリコン膜２１を形成すると共に、素子分離を行う。
【００５８】
その後、図７（ｃ）に示すように、単結晶シリコン膜２１の表面を保護するために、酸化シリコン膜等の第１層間絶縁膜２２を厚さ１００ｎｍ程度に形成した後に、６５０℃〜８００℃程度で３０分〜２時間程度、熱処理を行うことにより、単結晶シリコン膜２１中の水素を除去すると共に、サーマルドナーや格子欠陥を完全に取り除き、且つ、Ｐ型不純物の再活性化、トランジスタ特性の再現性の向上、及びトランジスタ特性の安定化を図り、さらに、トランジスタ特性に影響を与えず、充分な配線間容量を保つために、酸化シリコン膜等の第２層間絶縁膜２３を厚さ７００ｎｍ程度に形成する。なお、熱処理の温度については、トランジスタの不純物プロファイルが乱れないように、８５０℃以下にすることが好ましい。
【００５９】
引き続いて、図８（ａ）に示すように、単結晶シリコン膜２１、第１層間絶縁膜２２及び第２層間絶縁膜２３を部分的にエッチングすることにより、ＮＭＯＳトランジスタＴａのソース領域及びドレイン領域を構成するＮ型高濃度不純物領域１１ａまで到達する第１コンタクトホール４４ａ及び４４ｂ、ＰＭＯＳトランジスタＴｂのソース領域及びドレイン領域を構成するＰ型高濃度不純物領域１３ａまで到達する第１コンタクトホール４４ｄ及び４４ｅ、並びにＰＭＯＳトランジスタＴｂのＰ型高濃度不純物領域１３の端部が露出する第１開口部４４ｆを形成すると共に、ゲート酸化膜８、第１層間絶縁膜２２及び第２層間絶縁膜２３を部分的にエッチングして、中継電極９ｃまで到達する第１コンタクトホール４４ｃを形成する。
【００６０】
そして、第１コンタクトホール４４ａ〜４４ｅ及び第１開口部４４ｆが形成された基板全体に、低抵抗の金属膜を成膜した後に、その金属膜をフォトリソグラフィ等を用いてパターニングすることにより、図８（ｂ）に示すように、第１回路パターン２５ａａ〜２５ａｄ及び第１金属層２５ｂを形成する。ここで、第１回路パターン２５ａａ〜２５ａｄ及び第１金属層２５ｂは、例えば、バリアメタル層２４ａ及び２４ｂとなるチタン膜及び窒化チタン膜等を順に成膜した後に、低抵抗の金属膜としてＡｌ−Ｃｕ合金膜等を成膜して、それらの積層膜をパターニングすることにより形成される。また、Ｎ型高濃度不純物領域１１ａ及びＰ型高濃度不純物領域１３ａの不純物濃度は、１×１０１９／ｃｍ３〜１×１０２１／ｃｍ３及び１×１０１９／ｃｍ３〜１×１０２０／ｃｍ３となっているので、各第１回路パターン２５ａａ〜２５ａｄと単結晶シリコン膜２１とを確実に低抵抗に接続することができる。さらに、第１コンタクトホール４４ａ、４４ｂ、４４ｄ及び４４ｅを形成する際には、酸化膜とシリコン膜との選択比が高いエッチング条件でシリコン表面を露出させた後に、高濃度不純物領域までのシリコン膜厚を考慮して、単結晶シリコン膜をエッチングすることが好ましい。なお、本実施形態では、単結晶シリコン膜２１中の水素を除去すると共に、サーマルドナーや格子欠陥を取り除くために、熱処理を既に行っているので、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ｃｕ等の金属材料を回路パターンとして用いても、金属材料の拡散を抑制することができる。
【００６１】
さらに、第１回路パターン２５ａａ〜２５ａｄ及び第１金属層２５ｂが形成された基板全体に、ＰＥ（Plasma Enhanced）ＣＶＤ等によりＴＥＯＳ（Tetraethoxysilane）及び酸素の混合ガスを用いて酸化シリコン膜を成膜した後に、その酸化シリコン膜に対して、ＣＭＰ等により平坦化を行うことにより、図８（ｃ）に示すように、第１平坦化膜２６を形成する。
【００６２】
最後に、上述した第１層間絶縁膜、第２層間絶縁膜、コンタクトホール、回路パターン、金属層及び平坦化膜を形成する工程を繰り返すことにより、図９に示すように、第１層間絶縁膜２７、第２層間絶縁膜２８、第２コンタクトホール４５ａ及び４５ｂ、第２開口部４５ｃ、バリアメタル層２９ａ及び２９ｂ、第２回路パターン３０ａａ及び３０ａｂ、第２金属層３０ｂ、第２平坦化膜３１、第１層間絶縁膜３２、第２層間絶縁膜３３、第３コンタクトホール４６ａ及び４６ｂ、第３開口部４６ｃ、バリアメタル層３４ａ及び３４ｂ、第３回路パターン３５ａａ及び３５ａｂ、第３金属層３５ｂ、第３平坦化膜３６、第１層間絶縁膜３７、第２層間絶縁膜３８、第４コンタクトホール４７ａ及び４７ｂ、第４開口部４７ｃ、バリアメタル層３９ａ及び３９ｂ、第４回路パターン４０ａａ及び４０ａｂ、第４金属層４０ｂ、第４平坦化膜４１、第１層間絶縁膜４２、並びに第２層間絶縁膜４３を順に形成した後に、中間基板６０を所定のサイズに分断する。
【００６３】
以上のようにして、中間基板６０に、半導体素子本体５０、第１金属層２５ｂが外端部に設けられた第１下地層５１、第２金属層３０ｂが外端部に設けられた第２下地層５２、第３金属層３５ｂが外端部に設けられた第３下地層５３、第４金属層４０ｂが外端部に設けられた第４下地層５４、及び第５絶縁層４８が順に積層された半導体チップ７０ａを形成することができる。なお、本実施形態では、バリアメタル層２４ｂ、第１金属層２５ｂ、バリアメタル層２９ｂ、第２金属層３０ｂ、バリアメタル層３４ｂ、第３金属層３５ｂ、バリアメタル層３９ｂ及び第４金属層４０ｂが一塊に形成された半導体チップ７０ａを例示したが、図２１に示すように、第１開口部４４ｇ、第２開口部４５ｄ、第３開口部４６ｄ及び第４開口部４７ｃが複数に分割され、バリアメタル層２４ｃ及び第１金属層２５ｃ、バリアメタル層２９ｃ及び第２金属層３０ｃ、バリアメタル層３４ｃ及び第３金属層３５ｂｃ、並びにバリアメタル層３９ｃ及び第４金属層４０ｃがそれぞれ格子状に形成された半導体チップ７０ｃであってもよい。
【００６４】
＜薄膜素子形成工程（図１０等参照）＞
まず、ガラス基板１００上の基板全体に、ＰＥＣＶＤ等により、酸化シリコン膜（厚さ１００ｎｍ程度）及び窒化シリコン膜（厚さ１００ｎｍ程度）を順に成膜した後に、酸化シリコン膜及び窒化シリコン膜の積層膜をフォトリソグラフィ等を用いてパターニングすることにより、第１ベースコート膜１１１及び第２ベースコート膜１１２をそれぞれ形成する。
【００６５】
続いて、第１ベースコート膜１１１及び第２ベースコート膜１１２が形成された基板全体に、ＰＥＣＶＤ等により、アモルファスシリコン膜（厚さ５０ｎｍ程度）を成膜し、加熱処理によりアモルファスシリコン膜をポリシリコン膜に変成した後に、そのポリシリコン膜をフォトリソグラフィ等を用いてパターニングすることにより、半導体層１１３を形成する。
【００６６】
そして、半導体層１１３が形成された基板全体に、ＰＥＣＶＤ等により、酸化シリコン膜（厚さ１００ｎｍ程度）を成膜した後に、その酸化シリコン膜をフォトリソグラフィ等を用いてパターニングすることにより、ゲート絶縁膜１１４を形成する。
【００６７】
その後、ゲート絶縁膜１１４が形成された基板全体に、スパッタリング法により、窒化タンタル膜（厚さ５０ｎｍ程度）及びタングステン膜（厚さ３５０ｎｍ程度）を順に成膜した後に、その窒化タンタル膜及びタングステン膜の積層膜をフォトリソグラフィ等を用いてパターニングすることにより、ゲート電極１１５を形成する。
【００６８】
さらに、ゲート電極１１５をマスクとして、ゲート絶縁膜１１４を介して半導体層１１３に、不純物元素として、例えば、リンを注入することにより、ゲート電極１１５に重なる部分にチャネル領域（不図示）、その外側にソース領域（不図示）及びドレイン領域（不図示）を形成した後に、加熱処理を行い、注入したリンの活性化処理を行うことにより、Ｎチャネル型のＴＦＴを形成する。なお、本実施形態では、リンを注入してＮチャネル型のＴＦＴを形成する方法を例示したが、例えば、ボロンを注入してＰチャネル型のＴＦＴを形成してもよい。
【００６９】
最後に、ゲート電極１１５が形成された基板全体に、ＰＥＣＶＤ等により、酸化シリコン膜（厚さ５０ｎｍ程度）を成膜した後に、その酸化シリコン膜をフォトリソグラフィ等を用いてパターニングすることにより、第１層間絶縁膜１１６を形成する。
【００７０】
以上のようにして、薄膜素子８０を形成することができる。
【００７１】
＜接合工程＞
まず、上記半導体チップ形成工程で形成された半導体チップ７０ａの被接合表面、及び上記薄膜素子形成工程で薄膜素子８０が形成されたガラス基板１００の被接合表面に対して、ＳＣ１洗浄により親水化処理を行った後に、半導体チップ７０ａの被接合表面とガラス基板１００の被接合表面とを重ね合わせることにより、図１０に示すように、薄膜素子８０が形成されたガラス基板１００上に半導体チップ７０ａを接合する。ここで、良好な接合を行うためには、被接合表面の平均表面粗さＲａが０．２ｎｍ〜０．３ｎｍ以下の条件を満たすことが好ましい。なお、平均表面粗さＲａについては、原子間力顕微鏡（Atomic Force Microscopy：ＡＦＭ）を用いて測定することができる。また、半導体チップ７０ａの被接合表面とガラス基板１００の被接合表面とは、ファンデルワールス力及び水素結合で接合されているが、その後、４００℃〜６００℃程度で熱処理することにより、
−Ｓｉ−ＯＨ（ガラス基板１００の被接合表面）＋−Ｓｉ−ＯＨ（半導体チップ７０ａ（第２層間絶縁膜４３）の被接合表面）→−Ｓｉ−Ｏ−Ｓｉ−＋Ｈ２Ｏ
の反応により原子同士の強固な結合に変化させる。ここで、アルミニウム、タングステン、モリブデン等の低抵抗の金属材料を回路パターンとして用いた場合には、より低い温度で熱処理することが望ましい。なお、本実施形態では、被接合基板として、ガラス基板を例示したが、ガラス基板の代わりに、表面を絶縁性の材料（酸化シリコン膜、窒化シリコン膜等）で被覆したステンレス等の金属基板を用いてもよい。そして、このような基板は、耐衝撃性に優れ、例えば、有機ＥＬ（Electro Luminescence）表示装置等においては、基板の透明性を必要としないので好適である。また、表面を酸化シリコン膜で被覆したプラスチック基板であってもよい。このような形態は、より軽量な表示装置に好適である。この場合には、接着剤等により中間基板とプラスチック基板とを貼り合わせてもよい。
【００７２】
続いて、半導体チップ７０ａが接合されたガラス基板１００における中間基板６０に対して、捻り、横滑り又は引き剥がし等の力を加えることによって、図１１に示すように、分離構造６５の部分で中間基板６０を分離する。
【００７３】
その後、図１２に示すように、半導体素子本体５０上に残ったシリコン基板６１ｂの柱状部分の一部及び熱酸化層６２をエッチングで除去することにより、半導体チップ７０ｂを形成する。
【００７４】
さらに、図１３に示すように、半導体チップ７０ｂが形成された基板全体に、ＴＥＯＳ及び酸素によるＣＶＤ等により、第２層間絶縁膜１１７を５００ｎｍ程度に形成した後に、ゲート絶縁膜１１４、第１層間絶縁膜１１６及び第２層間絶縁膜１１７の積層膜、並びに平坦化膜１８及び第２層間絶縁膜１１７の積層膜にコンタクトホールをそれぞれ形成し、続いて、アルミニウム膜等の金属膜を成膜した後に、その金属膜をフォトリソグラフィ等を用いてパターニングすることにより、ソース電極１１８ａ及びドレイン電極１１８ｂを形成する。
【００７５】
＜エッチング工程＞
まず、上記接合工程でソース電極１１８ａ及びドレイン電極１１８ｂが形成されたガラス基板１００上に、図１４に示すように、レジスト１１９を形成する。
【００７６】
さらに、レジスト１１９から露出する第２層間絶縁膜１１７及び平坦化膜１８等の絶縁膜をウエットエッチングにより除去し、続いて、金属層２５ｂ、３０ｂ、３５ｂ及び４０ｂ、並びにバリアメタル層２４ｂ、２９ｂ、３４ｂ及び３９ｂ等の金属膜を上記絶縁膜のウエットエッチングに用いたエッチャントとは異なるエッチャントによるウエットエッチングにより除去して、図１５に示すように、各下地層５１〜５４の薄膜素子８０側の端部がガラス基板１００側に行くに従って次第に突出するように、半導体チップ７０ｂの薄膜素子８０側の端部を階段状に加工する。
【００７７】
＜接続工程＞
まず、上記エッチング工程で用いたレジスト１１９を除去した後に、第４絶縁層４７にコンタクトホール４７ｄを形成して、第４回路パターン４０ａｂの延設部Ｅの一部を露出させることにより、半導体素子９０ａ（図１６参照）を形成する。
【００７８】
続いて、薄膜素子８０及び半導体素子９０ａを覆うように、感光性樹脂膜を成膜した後に、その感光性樹脂膜を露光及び現像することにより、図１６に示すように、半導体素子９０ａの薄膜素子８０側の端部及び薄膜素子８０を被覆する樹脂層１２０を形成する。
【００７９】
さらに、樹脂層１２０が形成された基板全体に、例えば、ＩＴＯ（Indium Tin Oxide）膜等の透明導電膜を成膜した後に、その透明絶縁膜をフォトリソグラフィ等を用いてパターニングすることにより、図１に示すように、第１接続配線１２１ａ及び第２接続配線１２１ｂを形成して、薄膜素子８０と半導体素子本体５０とを接続する。
【００８０】
以上のようにして、半導体装置１３０ａを製造することができる。
【００８１】
以上説明したように、本実施形態の半導体装置１３０ａ及びその製造方法によれば、ガラス基板１００上に設けられた薄膜素子８０と多層配線構造を有する半導体素子９０ａとの間に大きな段差があったとしても、半導体チップ形成工程では、半導体素子９０ａを構成する複数の下地層５１〜５４のうち、最も接合基板側の第４下地層５４において、第４回路パターン４０ａｂに延設部Ｅを形成するので、接合工程で半導体チップ７０ｂが接合されたガラス基板１００上において、第４回路パターン４０ａｂの延設部Ｅの位置、すなわち、半導体素子９０ａの接続位置と、薄膜素子８０の接続位置との間の高低差を小さくすることができる。そして、接続工程では、ガラス基板１００上の薄膜素子８０と半導体素子９０ａとの間に樹脂層１２０を形成した後に、その樹脂層１２０上に第１接続配線１２１ａを形成するので、高低差が小さくなった薄膜素子８０と半導体素子９０ａに設けられた第４回路パターン４０ａｂの延設部Ｅとを樹脂層１２０上の第１接続配線１２１ａを介して確実に接続することができる。これにより、薄膜素子８０と半導体素子本体５０とを、樹脂層１２０上の第１接続配線１２１ａ、延設部Ｅ及び各回路パターン４０ａｂ、３５ａｂ、３０ａｂ及び２５ａｄを介して確実に接続することができるので、ガラス基板１００上に設けられた薄膜素子８０と多層配線構造を有する半導体素子９０ａとを確実に接続することができる。
【００８２】
《発明の実施形態２》
図２２〜図３３は、本発明に係る半導体装置及びその製造方法の実施形態２を示している。具体的に、図２２は、本実施形態の半導体装置１３０ｂの断面図である。なお、以下の実施形態において、図１〜図２１と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００８３】
上記実施形態１では、半導体チップをガラス基板に接合した後に、その接合された半導体チップに対してエッチング処理を行って、チップ端部を階段状に加工する方法を例示したが、本実施形態では、半導体チップをガラス基板に接合する前に、複数の半導体チップを同時に形成するためのシリコンウェハに対してエッチング処理を行って、チップ端部を階段状に加工する方法を例示する。
【００８４】
半導体装置１３０ｂは、図２２に示すように、被接合基板として設けられたガラス基板１００と、ガラス基板１００上に形成された薄膜素子８０と、ガラス基板１００上に接合された半導体素子９０ｂと、半導体素子９０ｂの薄膜素子８０側の端部及び薄膜素子８０を覆うように設けられた樹脂層１２０と、樹脂層１２０上に設けられ、薄膜素子８０のソース電極１１８ａ及び半導体素子９０ｂの第４回路パターン４０ａｂの延設部Ｅを互いに接続するための第１接続配線１２１ａ、並びに薄膜素子８０のドレイン電極１１８ｂに接続するための第２接続配線１２１ｂとを備えている。
【００８５】
薄膜素子８０では、図２２に示すように、ゲート電極１１５が第１層間絶縁膜１１６及び第２層間絶縁膜１１７ｃの積層膜により覆われている。
【００８６】
半導体素子９０ｂは、図２２に示すように、半導体素子本体５０と、半導体素子本体５０のガラス基板１００側に順に積層された第１下地層５１、第２下地層５２、第３下地層５３、第４下地層５４及び第５絶縁層４８と、半導体素子本体５０を覆うように設けられた（第２）層間絶縁膜１１７ｃとを備え、各下地層５１、５２、５３及び５４の薄膜素子８０側の端部がガラス基板１００側に行くに従って次第に突出するように、その薄膜素子８０側の端部が階段状に設けられている。
【００８７】
上記構成の半導体装置１３０ｂは、例えば、薄膜素子８０が画像の最小単位である各画素のスイッチング素子やゲートドライバ等を構成すると共に、半導体素子９０ｂの半導体素子本体５０がソースドライバやコントローラーのＩＣ等を構成することにより、液晶表示装置を構成するものである。
【００８８】
次に、本実施形態の半導体装置１３０ｂの製造方法について、図２３〜図３３を用いて一例を挙げて説明する。ここで、図２３〜図３３は、半導体装置１３０ｂの製造工程を断面で示す一連の説明図である。なお、本実施形態の製造方法は、エッチング工程を含む半導体チップ形成工程、薄膜素子形成工程、接合工程及び接続工程を備える。そして、本実施形態の薄膜素子形成工程は、上記実施形態１の薄膜素子形成工程と実質的に同じであるので、その説明を省略する。
【００８９】
＜半導体チップ形成工程＞
まず、上記実施形態１の半導体チップ形成工程における剥離層１９を形成する工程を行うことにより、半導体基板２０を形成した後に、Ｐ型高濃度不純物領域１３ａの上層部、ゲート酸化膜８及び平坦化膜１８を部分的にエッチングすることにより、図２３（ａ）に示すように、各チップ形成部の外周に沿って延びるスリットＳを形成する。なお、本実施形態で用いるシリコン基板１には、複数の半導体チップが同時に形成されるように、各々、半導体チップを形成する複数のチップ形成部がマトリクス状に規定されている。
【００９０】
さらに、スリットＳが形成された半導体基板２０ａの被接合表面、及び中間基板６０の被接合表面に対して、ＳＣ１洗浄により親水化処理を行った後に、半導体基板２０ａの被接合表面と中間基板６０の被接合表面とを重ね合わせて、例えば、２００℃〜３００℃で約２時間、熱処理することにより、図２３（ｂ）に示すように、半導体基板２０及び中間基板６０を互いに接合する。
【００９１】
引き続いて、互いに接合された半導体基板２０ａ及び中間基板６０を５５０℃〜６００℃程度に昇温することにより、図２４（ａ）に示すように、シリコン基板１を剥離層１９に沿ってシリコン基板１ａ及び１ｂに分離して、中間基板６０上にＮＭＯＳトランジスタＴａ及びＰＭＯＳトランジスタＴｂを一旦転写する。
【００９２】
そして、図２４（ｂ）に示すように、剥離層１９を研磨又はエッチング等で除去した後に、ゲート酸化膜８が露出するまでシリコン基板１ｂを研磨又はエッチングすることにより、単結晶シリコン膜２１を形成すると共に、素子分離を行う。
【００９３】
その後、図２４（ｃ）に示すように、単結晶シリコン膜２１の表面を保護するために、酸化シリコン膜等の第１層間絶縁膜２２を厚さ１００ｎｍ程度に形成した後に、６５０℃〜８００℃程度で３０分〜２時間程度、熱処理を行うことにより、単結晶シリコン膜２１中の水素を除去すると共に、サーマルドナーや格子欠陥を完全に取り除き、且つ、Ｐ型不純物の再活性化、トランジスタ特性の再現性の向上、及びトランジスタ特性の安定化を図り、さらに、トランジスタ特性に影響を与えず、充分な配線間容量を保つために、酸化シリコン膜等の第２層間絶縁膜２３を厚さ７００ｎｍ程度に形成する。なお、熱処理の温度については、トランジスタの不純物プロファイルが乱れないように、８５０℃以下にすることが好ましい。
【００９４】
引き続いて、図２５（ａ）に示すように、単結晶シリコン膜２１、第１層間絶縁膜２２及び第２層間絶縁膜２３を部分的にエッチングすることにより、ＮＭＯＳトランジスタＴａのソース領域及びドレイン領域を構成するＮ型高濃度不純物領域１１ａまで到達する第１コンタクトホール４４ａ及び４４ｂ、ＰＭＯＳトランジスタＴｂのソース領域及びドレイン領域を構成するＰ型高濃度不純物領域１３ａまで到達する第１コンタクトホール４４ｄ及び４４ｅ、並びにＰＭＯＳトランジスタＴｂのＰ型高濃度不純物領域１３の端部が露出する第１開口部４４ｆを形成すると共に、ゲート酸化膜８、第１層間絶縁膜２２及び第２層間絶縁膜２３を部分的にエッチングして、中継電極９ｃまで到達する第１コンタクトホール４４ｃを形成する。
【００９５】
そして、第１コンタクトホール４４ａ〜４４ｅ及び第１開口部４４ｆが形成された基板全体に、低抵抗の金属膜を成膜した後に、その金属膜をフォトリソグラフィ等を用いてパターニングすることにより、図２５（ｂ）に示すように、第１回路パターン２５ａａ〜２５ａｄ及び第１金属層２５ｄを形成する。ここで、第１回路パターン２５ａａ〜２５ａｄ及び第１金属層２５ｄは、例えば、バリアメタル層２４ａ及び２４ｄとなるチタン膜及び窒化チタン膜等を順に成膜した後に、低抵抗の金属膜としてＡｌ−Ｃｕ合金膜等を成膜して、それらの積層膜をパターニングすることにより形成される。また、Ｎ型高濃度不純物領域１１ａ及びＰ型高濃度不純物領域１３ａの不純物濃度は、１×１０１９／ｃｍ３〜１×１０２１／ｃｍ３及び１×１０１９／ｃｍ３〜１×１０２０／ｃｍ３となっているので、各第１回路パターン２５ａａ〜２５ａｄと単結晶シリコン膜２１とを確実に低抵抗に接続することができる。さらに、第１コンタクトホール４４ａ、４４ｂ、４４ｄ及び４４ｅを形成する際には、酸化膜とシリコン膜との選択比が高いエッチング条件でシリコン表面を露出させた後に、高濃度不純物領域までのシリコン膜厚を考慮して、単結晶シリコン膜をエッチングすることが好ましい。なお、本実施形態では、単結晶シリコン膜２１中の水素を除去すると共に、サーマルドナーや格子欠陥を取り除くために、熱処理を既に行っているので、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ｃｕ等の金属材料を回路パターンとして用いても、金属材料の拡散を抑制することができる。
【００９６】
さらに、第１回路パターン２５ａａ〜２５ａｄ及び第１金属層２５ｄが形成された基板全体に、ＰＥＣＶＤ等によりＴＥＯＳ及び酸素の混合ガスを用いて酸化シリコン膜を成膜した後に、その酸化シリコン膜に対して、ＣＭＰ等により平坦化を行うことにより、図２５（ｃ）に示すように、第１平坦化膜２６を形成する。
【００９７】
そして、上述した第１層間絶縁膜、第２層間絶縁膜、コンタクトホール、回路パターン、金属層及び平坦化膜を形成する工程を繰り返すことにより、図２６に示すように、第１層間絶縁膜２７、第２層間絶縁膜２８、第２コンタクトホール４５ａ及び４５ｂ、第２開口部４５ｃ、バリアメタル層２９ａ及び２９ｄ、第２回路パターン３０ａａ及び３０ａｂ、第２金属層３０ｄ、第２平坦化膜３１、第１層間絶縁膜３２、第２層間絶縁膜３３、第３コンタクトホール４６ａ及び４６ｂ、第３開口部４６ｃ、バリアメタル層３４ａ及び３４ｄ、第３回路パターン３５ａａ及び３５ａｂ、第３金属層３５ｄ、第３平坦化膜３６、第１層間絶縁膜３７、第２層間絶縁膜３８、第４コンタクトホール４７ａ及び４７ｂ、第４開口部４７ｃ、バリアメタル層３９ａ及び３９ｄ、第４回路パターン４０ａａ及び４０ａｂ、第４金属層４０ｄ、第４平坦化膜４１、第１層間絶縁膜４２、並びに第２層間絶縁膜４３を順に形成して、中間基板６０に、半導体素子本体５０、第１金属層２５ｄが外端部に設けられた第１下地層５１、第２金属層３０ｄが外端部に設けられた第２下地層５２、第３金属層３５ｄが外端部に設けられた第３下地層５３、第４金属層４０ｄが外端部に設けられた第４下地層５４、及び第５絶縁層４８が順に積層された半導体チップ集合体７０ｄを形成する。
【００９８】
続いて、半導体チップ集合体７０ｄ上にレジストＲを形成した後に、レジストＲから露出する第５絶縁層４８等の絶縁膜をウエットエッチングにより除去し、その後、金属層２５ｄ、３０ｄ、３５ｄ及び４０ｄ、並びにバリアメタル層２４ｄ、２９ｄ、３４ｄ及び３９ｄ等の金属膜を上記絶縁膜のウエットエッチングに用いたエッチャントとは異なるエッチャントによるウエットエッチングにより除去して、図２７に示すように、各下地層５１〜５４の薄膜素子８０側の端部がレジストＲ側に行くに従って次第に突出するように、各々、半導体チップとなるチップ形成部の端部を階段状に加工して、半導体チップ集合体（シリコンウェハ）７０ｅを形成する（エッチング工程）。
【００９９】
さらに、半導体チップ集合体７０ｅを、図２８に示すように、各チップ形成部の外周部のダイシングラインＬに沿って、各チップ形成部毎に分断した後に、レジストＲを除去する。
【０１００】
以上のようにして、半導体チップ７０ｆを形成することができる。
【０１０１】
＜接合工程＞
まず、上記半導体チップ形成工程で形成された半導体チップ７０ｆの被接合表面、及び上記薄膜素子形成工程で薄膜素子８０が形成されたガラス基板１００の被接合表面に対して、ＳＣ１洗浄により親水化処理を行った後に、半導体チップ７０ｆの被接合表面とガラス基板１００の被接合表面とを重ね合わせることにより、図２９に示すように、薄膜素子８０が形成されたガラス基板１００上に半導体チップ７０ｆを接合する。その後、４００℃〜６００℃程度で熱処理することにより、半導体チップ７０ｆの被接合表面とガラス基板１００の被接合表面との接合を原子同士の強固な結合に変化させる。
【０１０２】
続いて、半導体チップ７０ｆが接合されたガラス基板１００における中間基板６０に対して、捻り、横滑り又は引き剥がし等の力を加えることによって、図３０に示すように、分離構造６５の部分で中間基板６０を分離する。
【０１０３】
その後、図３１に示すように、半導体素子本体５０上に残ったシリコン基板６１ｂの柱状部分の一部及び熱酸化層６２をエッチングで除去することにより、半導体チップ７０ｇを形成する。
【０１０４】
さらに、図３２に示すように、半導体チップ７０ｇが形成された基板全体に、ＴＥＯＳ及び酸素によるＣＶＤ等により、第２層間絶縁膜１１７を５００ｎｍ程度に形成した後に、ゲート絶縁膜１１４、第１層間絶縁膜１１６及び第２層間絶縁膜１１７の積層膜にコンタクトホールをそれぞれ形成し、続いて、アルミニウム膜等の金属膜を成膜した後に、その金属膜をフォトリソグラフィ等を用いてパターニングすることにより、ソース電極１１８ａ及びドレイン電極１１８ｂを形成する。
【０１０５】
＜接続工程＞
まず、第４絶縁層４７にコンタクトホール４７ｄを形成して、第４回路パターン４０ａｂの延設部Ｅの一部を露出させることにより、半導体素子９０ｂ（図３３参照）を形成する。
【０１０６】
続いて、薄膜素子８０及び半導体素子９０ｂを覆うように、感光性樹脂膜を成膜した後に、その感光性樹脂膜を露光及び現像することにより、図３３に示すように、半導体素子９０ｂの薄膜素子８０側の端部及び薄膜素子８０を被覆する樹脂層１２０を形成する。
【０１０７】
さらに、樹脂層１２０が形成された基板全体に、例えば、ＩＴＯ膜等の透明導電膜を成膜した後に、その透明絶縁膜をフォトリソグラフィ等を用いてパターニングすることにより、図２２に示すように、第１接続配線１２１ａ及び第２接続配線１２１ｂを形成して、薄膜素子８０と半導体素子本体５０とを接続する。
【０１０８】
以上のようにして、半導体装置１３０ｂを製造することができる。
【０１０９】
以上説明したように、本実施形態の半導体装置１３０ｂ及びその製造方法によれば、上記実施形態１と同様に、半導体素子９０ｂを構成する最もガラス基板１００側の第４下地層５４の第４回路パターン４０ａｂが薄膜素子８０側に引き出された延設部Ｅを有し、薄膜素子８０と半導体素子本体５０とが、樹脂層１２０上に設けられた第１接続配線１２１ａ、延設部Ｅ、各回路パターン４０ａｂ、３５ａｂ、３０ａｂ及び２５ａｄを介して互いに接続されているので、ガラス基板１００上に設けられた薄膜素子８０と多層配線構造を有する半導体素子９０ｂとを確実に接続することができる。
【０１１０】
なお、上記各実施形態では、半導体素子の端部が階段状に設けられた半導体装置を例示したが、本発明は、半導体素子の各側壁が被接合基板に対して直立するように設けられた半導体装置にも適用することができる。
【０１１１】
また、上記各実施形態では、薄膜素子８０としてＴＦＴを例示したが、ＴＦＤ（Thin Film Diode）等であってもよい。
【産業上の利用可能性】
【０１１２】
以上説明したように、本発明は、薄膜素子と多層配線構造を有する半導体素子とを確実に接続することができるので、液晶表示装置や有機ＥＬ表示装置等の表示装置について有用である。
【符号の説明】
【０１１３】
Ｅ        延設部
２５ａａ，２５ａｂ，２５ａｃ，２５ａｄ    第１回路パターン
２５ｂ〜２５ｄ        第１金属層
３０ａａ，３０ａｂ    第２回路パターン
３０ｂ〜３０ｄ        第２金属層
３５ａａ，３５ａｂ    第３回路パターン
３５ｂ〜３５ｄ        第２金属層
４０ａａ，４０ａｂ    第４回路パターン
４０ｂ〜４０ｄ        第４金属層
４４      第１絶縁層
４４ａ〜４４ｅ    第１コンタクトホール
４５      第２絶縁層
４５ａ，４５ｂ    第２コンタクトホール
４６      第３絶縁層
４６ａ，４６ｂ    第３コンタクトホール
４７      第４絶縁層
４７ａ，４７ｂ    第４コンタクトホール
５０          半導体素子本体
５１〜５４    下地層
７０ａ，７０ｂ，７０ｃ，７０ｆ，７０ｇ    半導体チップ
８０          薄膜素子
９０ａ，９０ｂ        半導体素子
１００        ガラス基板（被接合基板）
１２０        樹脂層
１２１ａ      第１接続配線
１３０ａ，１３０ｂ    半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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