(57)【特許請求の範囲】
【請求項１】
半導体デバイスを製造する方法であって、
所定の深さを有するよう基板より上に半導体層物質を堆積するステップと、
０でない深さまで前記半導体層物質内にイオンを押し込むステップであって、衝撃によって生成された欠陥の少なくとも９０パーセントが前記半導体層物質の上面から１／２の厚さに存在するようイオン衝撃パラメータを選択する、ステップと、
少なくとも２つの電極を形成するステップであって、前記半導体層物質が前記２つの電極間に配置される、ステップと、
半導体を調整するステップであって、前記２つの電極間に形成電圧を印加して非金属性パーコレーション経路を形成するステップとを含むことを特徴とする方法。
【請求項２】
請求項１に記載の方法において、前記半導体層物質内にイオンを押し込むステップが、所定の注入量と所定の注入エネルギを用いてイオンを注入するステップを含むことを特徴とする方法。
【請求項３】
請求項２に記載の方法において、
前記半導体層物質内にイオンを注入し、半導体層の厚さの半分にのみイオン注入による欠陥を生成するよう所定の注入量と所定の注入エネルギが選択されることを特徴とする方法。
【請求項４】
請求項１に記載の方法において、前記イオンを押し込むステップが、前記欠陥を生成するよう前記半導体層物質内に非金属イオンを押し込むステップを含むことを特徴とする方法。
【請求項５】
請求項１に記載の方法において、前記イオンを押し込むステップが、前記半導体層物質と等原子価であるイオンを前記半導体層物質内に押し込むステップを含むことを特徴とする方法。
【請求項６】
請求項１に記載の方法において、前記半導体層物質が金属酸化物を含み、前記イオンを押し込むステップが、前記金属酸化物で表されるものと同じ金属の金属イオンを押し込むステップを含むことを特徴とする方法。
【請求項７】
請求項１に記載の方法が、前記電極がニッケル、白金、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウムまたは窒化チタンの少なくとも１つを含むことを特徴とする方法。
【請求項８】
請求項１に記載の方法において、前記半導体層物質が酸化ハフニウムを含み、前記半導体層物質内にイオンを押し込むステップが前記欠陥を生成するよう前記酸化ハフニウム内に酸素イオンまたはハフニウムイオンを押し込むステップを含むことを特徴とする方法。
【請求項９】
請求項１に記載の方法において、前記半導体層物質が、少なくとも４電子ボルトのバンドギャップを有する酸化物を含むことを特徴とする方法。
【請求項１０】
請求項１に記載の方法において、前記半導体層物質が、酸化ハフニウム、酸化タンタル、または酸化ジルコニウムの群から選択された酸化物を含むことを特徴とする方法。
【請求項１１】
請求項１に記載の方法において、
前記半導体層物質が、金属酸化物を含み、
前記イオンを押し込むステップが、前記半導体層物質の１／２の厚さにのみ欠陥を生成するようイオン衝撃パラメータを選択するステップを含み、
前記イオンを押し込むステップが、前記金属酸化物に関連する金属種とは異なる原子価特性を有するイオンを用いるステップを含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本書は、発明者Ｐｒａｓｈａｎｔ  Ｂ．Ｐｈａｔａｋと、Ｔｏｎｙ  Ｃｈｉａｎｇと、Ｐｒａｇａｔｉ  Ｋｕｍａｒと、Ｍｉｃｈａｅｌ  Ｍｉｌｌｅｒとによって２００８年５月１日に提出された不揮発性抵抗スイッチングメモリに関する米国仮出願第６１／０４９，７５２号の利益を主張し、これは参照によって本書に組み込まれる。本書はさらに、発明者Ｍｉｃｈａｅｌ  Ｍｉｌｌｅｒと、Ｐｒａｓｈａｎｔ  Ｐｈａｔａｋと、Ｔｏｎｙ  Ｃｈｉａｎｇとによって２００８年５月１０日に提出された不揮発性抵抗スイッチングメモリに関する米国仮出願第６１／０５２，１７４号の利益を主張し、これも参照によって本書に組み込まれる。
【背景技術】
【０００２】
近年、フラッシュメモリは不揮発性メモリの最も一般的な形態になってきており、主としてこれは高密度のメモリセルを可能にし、低い製造コストを維持し、第２の記憶装置の形態として通常信頼できるからである。しかしながら、従来のフラッシュメモリは、しばしば再プログラムされるほど品質を下げる欠陥と、記憶密度が増加し続けるにつれてより目立つようになる欠点との影響を受ける。さらに、従来のフラッシュメモリはあまりにもゆっくり動作するので、ランダムアクセスメモリ（ＲＡＭ）の汎用の代替品として用いることができない。
【０００３】
産業界はこのため他の不揮発性のフラッシュメモリの代替物を求めており、幾つかの提案されたデバイスは、これらの実効抵抗を変化するよう制御されるメモリセルに基づいており、これによって情報を格納する。これらのデバイスは一般にシリコン処理のバリエーションのためにまだ広く商品化されておらず、（ａ）それは適切にセットまたはリセットすることができないほど幾つかのセルを故障させ、（ｂ）それは、故障していないセルについて、セルを形成（すなわち調整）し、セットし、リセットするのに必要とされる刺激で許容できないバリエーションを生成する。
【０００４】
必要なものは、これらの特性に関してより高い一貫性示す不揮発性デバイスと構造体と、これらのデバイスを作成する方法である。本発明はこれらのニーズを取り扱い、さらに関連する利点を提供する。
【図面の簡単な説明】
【０００５】
【図１】図１はメモリセル１０１の断面図であり、メモリセルは、頂部電極１０３と底部電極１０５を含み、その間に半導体素子層１０７を有し、全て基板１０９より上に取り付けられた。半導体素子層は第１領域１１１を含み、これはイオン注入によってドープされて様々な欠陥を生成し、メモリセルに関連する多安定特性を強化する。これらの欠陥は、入ってくる注入イオンとの原子衝突によって生成される原子空孔や、これらの原子空孔の生成によって生成される格子間欠陥や、原子格子に置き換わらなかった注入イオンによって、および／または通常格子内の原子の１つにより占有される場所に静止するようになったイオン（置換欠陥）によって生成された格子間欠陥とすることができる。
【図２】図２は、層を堆積するステップと、層内にイオンを押し込むステップと、層を調整するステップ（例えば層内のトラップまたは欠陥を少なくとも部分的に埋めるステップ）とによって半導体素子層を製造する方法２０１を示す機能ブロック図である。
【図３】図３は、一連の図面の第１図であり、図１の層１０７などの半導体素子層の製造を示すのに用いられる。図３は、基板３０３より上にそれぞれ堆積された電極３０５と半導体素子層３０７を示す図である。図３で示されないが、特定の実施で望まれるように、これらの層の何れかの間に付加的な「任意の」層がさらに堆積されてもよい。
【図４】図４は、一連の図面の第２図であり、半導体素子層の製造を示すのに用いられる。図４は、一連の矢印４０９を用いて、特定量のエネルギと共に堆積された半導体素子層の表面に向けられたイオンを示す。図４の左手側に正規分布形状４１１により示されるように、イオン注入プロセスは、慎重に制御された方法で（例えば所望の平均深さに関して確率的な方法で）半導体素子層内にイオンを配分するよう制御される。すなわち、線量とエネルギの双方を制御することによって、これは所望のレベルに欠陥の密度を調整してもよい。破線４１３は、少なくとも幾つかの実施形態では、層の上半分に欠陥（例えば空孔欠陥、格子間欠陥、および置換欠陥）を故意に生成する目的で、最初に半導体素子層の「上半分」にイオンが配分されてもよいことを示すのに用いられる。衝撃処理を用いてもよく、矢印４１５により表わされ、頁に垂直に及んで、半導体素子層の平面にこれらの欠陥の一貫した密度を確認するのを支援するためにてもよい。
【図５】図５は、一連の図面の第３図であり、半導体素子層の製造を示すのに用いられる。図５は、衝撃後の半導体素子層が第１領域５０９に効果的に分離されたことを示しており、第１領域５０９ではイオンが制御された方法で様々な欠陥と第２領域５１１とを効果的に生成しており、第２領域５１１では半導体物質が注入処理により実質的に不変のままである。
【図６】図６は、イオン衝撃を示すのに用いられる図であり、半導体素子層の第１領域６１３内に故意に欠陥６１１を生成する。
【図７】図７は、多くのメモリセル７１１を含むメモリアレイ７０１の図であり、それぞれ３つの端子（例えば、水平）設計に基づく。
【図８】図８は、多くのメモリセル８１１を含むメモリアレイ８０１の図であり、それぞれ２つの端子（例えば、垂直）設計に基づく。
【図９】図９は、形成（ｆｏｒｍｉｎｇ）電圧のプロット９０１を示す図であり、例えば抵抗性読み取り専用メモリ（「ＲｅＲＡＭ」）を調整するのに用いられる電圧が累積分布関数（「ＣＤＦ」）として表わされる。自然欠陥のみを有するメモリデバイスに関連する点が三角形９０３により表わされる一方、イオンと衝突させられて調整された個体数の欠陥を生成する類似デバイスに関連する点が円９０５により表わされる。図９は、この開示により説明された原理を用いた欠陥強化が、第１用途のデバイスを調整するのに必要な形成電圧を実質的に低減するのに役立つことを示している。
【図１０】図１０は、セット電圧／リセット電圧のサイクルの関数としてデバイス不良特性評価のプロット１００１を示す。第１線１００３は、自然欠陥のみを有する酸化ハフニウムサンプルのセット／リセットサイクルの関数として不良をプロットする一方、第２線１００５は、付加欠陥を生成するイオンと衝突させられた酸化ハフニウムサンプルの不良をプロットする。図１０は、よりむらがない欠陥を有するサンプルがより高い信頼性を実証し、不良は、それが発生する場合、遅れて生じる傾向があることを示している。
【図１１】図１１は、酸化ハフニウムサンプルに関連したメモリデバイスのセット電圧とリセット電圧の相対的な累積分布プロット１１０１を示す図である。特に、破線１１０３と１１０５は、注入されていない酸化ハフニウムに基づいたデバイスのセット電圧とリセット電圧にそれぞれ相当し、実線１１０７と１１０９は、注入された酸化ハフニウムに基づいたデバイスのセット電圧とリセット電圧にそれぞれ相当する。
【図１２】図１２は、３つのサンプルそれぞれについてオングストロームでの標的深さ対イオン密度のプロット１２０１を示す図であり、各サンプルは異なるイオン衝撃パラメータを用いて処理された。特に、第１曲線１２０５は、９ｋｅＶ（キロ電子ボルト）の注入エネルギを用いて処理されたサンプルに相当し、第２曲線１２０７は、２２．５ｋｅＶの注入エネルギを用いて処理されたサンプルに相当し、第３曲線１２０９は、５５ｋｅＶの注入エネルギを用いて処理されたサンプルに相当する。また２つの垂直線がプロットされており、標的深さ（すなわち半導体素子層の深さ）を表わす第１線１２０３と、その深さの半分を表わす第２線１２１１とを含む。図１２は、特にイオンの密度（および関連する欠陥）とそれらの侵入の深さを調整するようにイオン衝撃パラメータをどのように変更するかを示す実施例を示すのに用いられる。
【図１３】図１３は、図１２で見られるものと類似するプロット１３０１を示す図であるが、これはその代りに図１２で最初に紹介された実施例の衝突効果を示している。すなわち、第１曲線、第２曲線および第３曲線（１３０５、１３０７および１３０９）は、図１２のイオン分布１２０５、１２０７および１２０９に相当し、半導体素子層の厚さのおよそ前半にのみ故意に付加した欠陥を効果的に示している。
【図１４】図１４は、所定の注入量のイオンについて、酸化チタン（ＴｉＯ２）膜内の酸素イオンのイオン注入分布を示す相対的なグラフ１４０１である。特に、第１曲線１４１１が２５０オングストロームの厚さの半導体層の前半の厚みにのみイオンを分配するのに注入エネルギがどのように調整されるか示している一方、第２曲線１４１３が１５０オングストロームの厚さの層の前半の厚みにのみイオンを分配するのに、注入エネルギがどのように用いられるかを示している。
【図１５】図１５は、本書に記載されたメモリセルに用いられる幾つかの物質について、金属酸化物層の厚さと「オン」電流対「オフ」電流（Ｉｏｎ／Ｉｏｆｆ）比率との関係を示すグラフである。本書で用いられる用語「オン」電流とは、２つの状態だけ存在することを厳密に要求するのではなく、ベース状態（例えば、電流が最低であり、最も強い抵抗状態であるベース状態）以外の状態に関連する電流のことをいう。図１５に示されたデータは、少なくともある半導体物質について、Ｉｏｎ／Ｉｏｆｆ比率は半導体素子層の厚さに線形ではなく、これにより抵抗スイッチングメカニズムは、（ａ）非金属である傾向があり、（ｂ）恐らく異なる層間の界面に隣接して生成され、例えばこの開示によって提供される表面処理手順によってそれらが強化されるという考えを支持する。
【図１６】図１６は、多安定メモリセルのアレイ１６０１の成分を示す三次元図である。所望の場合、各セルは本書で記載された原理に従って製造されてもよい。
【図１７】図１７は、典型的な多安定メモリセルを示しており、図１７で示される特定のセルは、第１領域および第２領域と、前記のように、１以上の欠陥アクセス層とを含む。
【図１８】図１８は、多安定メモリデバイスの電流対電圧特性をプロットするグラフ１８０１を示す。特に、図１８は双安定メモリデバイスに関連する曲線１８０３と１８０７を示し、それぞれ高抵抗状態と低抵抗状態の各々を示す。
【図１９】図１９は、多安定メモリセルの電流対電圧特性を示すグラフ１９０１を提示する。図１９は、オーミック反応１９０３を非線形の反応１９０７と比較するのに用いられる（後者は多安定メモリデバイスの動作に要求される）。
【図２０】図２０は、多くの曲線２００３、２００５、２００７、２００９、２０１１、２０１３および２０１５を示すグラフ２００１であり、曲線は非金属物質として金属酸化物の挙動を効果的に示すのに用いられる。
【図２１】図２１は、多安定メモリデバイスの金属酸化物層の厚さと平均セット電圧との関係を示すグラフ２１０１を提示する。異なる種類の点は、異なる形状２１０３、２１０５、２１０７、２１０９および２１１１によって表わされる。各セットの点は、多安定メモリセルの半導体素子層に使用可能な異なる種類の金属酸化物に関係している。
【図２２】図２２は、多安定メモリデバイスの金属酸化物層の厚さと平均リセット電圧の関係を示すグラフ２２０１を提示する。異なる種類の点は、異なる形状２２０３、２２０５、２２０７、２２０９および２２１１によって表わされる。各セットの点は、多安定メモリセルの半導体素子層に使用可能な異なる種類の金属酸化物に関係している。また、このデータは双方とも抵抗スイッチングメカニズムが非金属であることを示し、これらの抵抗スイッチングメカニズムは、少なくとも部分的に半導体素子層（例えば金属酸化物層）と隣接層（例えば電極）との間の界面で根づいていると考えられる。
【発明を実施するための形態】
【０００６】
列挙された請求項によって規定される本発明は、以下の詳細な説明を参照することによってよく理解され、これは添付図面と共に解釈されるべきである。１以上の特定の実施形態の本記述は、請求項によって説明された１または複数の本発明の様々な実施の構築および使用を可能にするよう以下で述べられ、列挙された請求項を限定するのではなく、ある方法とデバイスのこれらのアプリケーションを例示するよう意図されている。以下で述べられる説明は、（ｉ）半導体素子層、すなわちイオンドーピングと欠陥生成を使用してデバイス特性を改善したものを製造する方法と、（ｉｉ）この方法に基づいたデバイスであって、例えば抵抗状態を変化させ、これにより情報を格納するよう制御されるメモリデバイスとして実施されるデバイスを例示する。しかしながら、本発明はさらにその上他の方法とデバイスに適用されてもよい。
【０００７】
Ｉ．概要
添付図面によって例示されるように、本開示は制御された抵抗の変化に基づくメモリデバイスの用途に適切な改善された半導体素子層と、この層を作る方法とを提供する。より具体的には、表面処理工程を用いて予測可能で制御された方法で半導体素子層に様々な欠陥を生成する。これらの付加的な欠陥は次に、多安定抵抗メモリデバイスのセット電圧およびリセット電圧を形成する上でより良好でより厳格な制御を提供し、これによりより多くの歩留まりとより予測可能な動作に導く。すなわち、表面処理の目的は、イオンを用いて導電性金属フィラメントを形成するのではなく、むしろ半導体素子層内の欠陥の形成を制御して、抵抗状態の変化を発生させるメカニズムと関連するより厳格な許容範囲と、抵抗状態の変化を発生させるメカニズムと関連する欠陥の個体数、局在化および品質の変化との双方を達成することである。
【０００８】
以下で示され、図２−図６によって例示された１つの方法は、これらの欠陥を生成するために半導体素子層（例えば金属酸化物層）のイオン衝撃を含んでいる。半導体層は一般に、結晶質構造または非晶質構造となるよう形成され、これはやや予測不能で、不揃いで、二度とない分布の固有の欠陥を有するであろう。すなわち、これらの欠陥は抵抗状態の変化に関係し、これらの欠陥の予測不能な分布が、セットまたはリセットに失敗するメモリセルに幾分寄与したり、またはそれらのメモリセルを制御または読み出すのに必要な電流または電圧に望ましくない不安定性を有すると考えられる。欠陥分布と深さに対するよりよい制御によって、例えば、表面処理工程を用いて物質中に既に存在する自然欠陥に加えて、制御された方法で付加的な欠陥を生成することによって、より予測可能なメモリセル動作を達成することができると考えられる。
【０００９】
より具体的には、注入量と注入エネルギを変化させることによって、イオンで強化された欠陥の相対的な個体数を制御することができ、この欠陥の原始状態が、すなわち置換欠陥、空孔欠陥、および／または格子間欠陥であろうとなかろうと、格子内で静止するイオンによってもたらされ、置換欠陥、空孔欠陥、および格子間欠陥に対してそこを通過するイオンによって層の表面に生成される。他の方法では、注入量と注入エネルギの制御によって、これらの２つの個体数の欠陥の密度を所望のレベルに別々に調整してもよい。またさらに以下で論じられるように、イオン注入の化学種は注入される層の電気的性質を変更するよう選択されてもよく、例えば、本来の原子構造で表わされるものとは異なる原子価または伝導特性を有する原子を注入したり、または他の方法では分子構造または他のメカニズムの欠陥発生によって、帯電差を生成する。
【００１０】
理論に縛られることなく、（この開示の教示を用いて）メモリセルを形成する特定の半導体物質の選択肢は、まさに導入される欠陥に関連する非金属性パーコレーション（ｐｅｒｃｏｌａｔｉｏｎ）経路の形成を促進すると考えられる。むらがない分布と所望の深さプロファイルを有するよう欠陥発生を制御することによって、パーコレーション経路の形成を調整してもよい。これらの原理に基づいたメモリデバイスは、次に、（もし必要ならば第１用途のメモリデバイスを調整するために）より低い形成電圧と、セット電圧およびリセット電圧のより厳格な割り当てとを有するよう製造することができる。
【００１１】
この開示で用いられるように、セット電圧とリセット電圧とは、多安定物質または構造体を状態変化させる潜在力のあるアプリケーションのことをいう。物質または構造体は、この２つの状態、または２以上の状態を支持することができ、第１状態の「セット」とは第２状態からその状態に入ることをいい、「リセット」とは第２状態へスイッチバックすることをいう。概して言えば、抵抗状態の変化に基づく構造は相対的に低圧を用いてよく、現在の状態（状態を変化させない）と、特定の状態をセットするための第２の高電圧と、物質を前の状態へチェンジバックさせるための第３の更なる高電圧とを読み出したり、または検出する。これらの電圧間の典型的な相関関係は図１８で観察することができる。
【００１２】
図１は、この開示によって提供される教示に基づく典型的なメモリセル１０１を示す。メモリセルは、頂部電極１０３、底部電極１０５、半導体素子層１０７および基板１０９を含む。半導体素子層は電極の間に挟まれ、電位差が電極間に印加されるとき、電流が半導体素子層を通って流れる。電圧はＶ１とＶ２の間の差によって図１で表わされ、実施形態に依存して一方の極性を反映してもよい。半導体素子層は、単一の不可欠な層として、または相対的に均一組成を有する一連の単層として最初に形成されてもよい。半導体素子層は異なった処理に晒され、第１領域１１１と第２領域１１３が層内に形成される。第１領域１１１はさらにドーピング層といってもよく、第２領域１１３は半導体層または絶縁体層といってもよく、しかしながら、用語「層」は、（ａ）複数の別個の層（例えば同一か異なる物質）が、異なる領域として堆積または製造される場合と、（ｂ）物質または層が製造後に処理されて２つの領域を生成する場合との双方を含むよう用いられることを理解されたい。
【００１３】
図１の文字によって示されるように、一実施形態では、第１領域はイオン衝撃によって処理されて、理想としては深さと分布を制御された付加的な欠陥を生成するが、第２領域は実質的に未処理のままにする（これによりこの存在する範囲で自然欠陥によってのみ左右される）。所望の場合には、焼なましまたは他の処理がイオン衝撃に先立って用いられ、自然欠陥を抑制または強化してもよい。この抑制は、基礎をなす半導体物質が望ましくない自然欠陥特性を持つと考えられる場合に有用であろう。図１はさらに、１以上の電流ステアリング層または他の任意の層１１５の存在を示しており、これは特定の実施に望まれるであろう。この層またはこれらの層１１５は、それらの任意の特徴を示すために仮想線で示され、任意の層は実際には図１で示される他の様々な層の何れかの間に配置されてもよい（必ずしも図１に示されないが）。例えば、実施に依存して、平滑層、絶縁層、密着層、熱層、遮蔽層または考えられる限り任意の種類の層が、要求されるようにまたは適切に用いられてもよい。電流ステアリング素子を用いる場合には、任意の層が電気的な半導体デバイス（ダイオードまたはトランジスタなど）を形成するよう構成され、個々のメモリセル上の電気制御を容易にしてもよい。これらの付加層の存在または不在に関係なく、上記で参照されるように表面処理が利用されて、製造されるメモリセルの特性を強化する。例えば、制御されたイオン衝撃によって、相対的に低い形成電圧を必要とし、より予測可能な方法でセットおよびリセットするように図１に示されるメモリセルが形成されてもよい。
【００１４】
この開示の全ての実施形態のように、層の正確な順序は、処理に依存して、ある程度まで任意であることをさらに理解されたい。すなわち、例えば、第１領域は第２領域より上または下であって、第２領域より第１電極および基板に近くてもよいし、または上記で紹介された様々な層と比べて異なる順序でもよく、全てはこの開示の教示と一致する。さらに、互いに隣接するよう示される層は、全ても実施形態でそのように配置される必要はなく、それらの間に散在させた他の層があってもよい。例えば、第１領域１１１と頂部電極との間に別の半導体素子層（例えば金属酸化物層）を加えることができる。
【００１５】
ＩＩ．製造プロセス
図２は、図１の中央に示される層など半導体素子層を形成する方法２０１を示す。半導体素子層（一般に金属酸化物）の基材は最初に基板より上に堆積される。本書で用いられる用語「より上」とは、基板より上であるが、半導体素子層より下に他の層、例えば底部電極、任意の層、またはこの双方がさらにあってもよいことを意味する。以下で論じられるように、様々な製造プロセスが半導体素子層を構築するのに用いられてよく、物理蒸着法（「ＰＶＤ」）と、化学蒸着法（「ＣＶＤ」）と、乾式または湿式処理と、含まれる物質に適切な他の従来の半導体製造プロセスとを含む。一旦半導体素子層が所望の厚さに形成されれば、上記で紹介された表面処理工程を用いて欠陥を生成する。図２によって示される実施例では、使用される表面処理工程はイオンを半導体素子層に押し込むことに関係しており、例えば、欠陥を生成し、格子構造を強化または変更し、または格子要素を異なる電気（例えば原子価または伝導）特性を有するイオンと置換する。押し込まれたイオンは、半導体素子層（例えば金属酸化物構造を有する）の分子と衝突して、自然構造（例えば必要に応じて構造内の結晶）を分裂させる。任意の従来のイオン衝撃処理を用いてもよく、例えば、電子に圧入ガスをイオン化させる処理や、標的に対してこれらのイオンを導く加速グリッドを用いる処理や、他の処理がさらに用いられてもよい。以下で説明されるように、イオン衝撃処理は一般に実験上のデータに基づいて予め調整され、全て図２の仮想線のブロック２０７によって示される特定の注入量、注入エネルギ、露出時間および類似パラメータを用いており、半導体素子層に押し込まれたイオンの分布と生成される欠陥の種類を制御する。注入の深さは、概して言えば、正規分布に従う実際の深さを持った確率現象である。層内の侵入の平均深さと欠陥個体数のバリエーションは、選択された注入エネルギの関数であり、分布の高さ（任意の特定の深さでのイオンの密度）は、注入量（すなわち、イオン密度と暴露時間）の関数である。図１の説明に関して上記で示唆されたように、一旦欠陥の個体数を変更したならば、次いで必要に応じて付加層を堆積してメモリセル（または他のデバイス）を完成してもよい。
【００１６】
デバイスを形成処理または他の調整イベントに晒して、第１用途の半導体デバイスを少なくとも部分的に調整してもよい。例えば、形成電圧を印加して、各メモリセ内で用いられ、抵抗状態の変化に関係するパーコレーション経路を効果的にセットしてもよい。空孔発生を重視する実施形態では、調整イベントを用いて、移動によって空孔を他の要素（例えば水素、酸素または他の化学種）と置換してもよい。様々なメカニズムを形成イベントまたは処理の一部として用いることができる。例えば、焼なましまたは他の物理的な変更処理（例えば高速な熱酸化（ＲＴＯ）、フォーミングガスアニール等）を用いて、特定の設計に適切な場合に部分的にデバイスを準備してもよい。第１用途の構造、例えば抵抗スイッチングメモリを調整するのに電子的な処理も適用することができ、パーコレーション経路は欠陥と関連して形成すると考えられており、それゆえ形成電圧を用いてこれらの経路を形成することがしばしば望ましい。以下で論じられる実施形態の多くで、これらのパーコレーション経路が形成されて非金属の特性を示してもよく、例えば、伝導を変化させる処理によって非金属種に関連した挙動を示してもよい。この調整イベントの使用は、図２のブロック２０９によって表わされる。重要なことに、形成処理は、次の最終的な層堆積を含む製造の任意の段階、または堆積処理の中間のある時点で適用されてもよい。
【００１７】
図３−図５は、図２に関して記載されたイオン衝撃処理に関する付加的な詳細を提供するのに用いられる。
【００１８】
特に、図３は基板３０３と、底部電極３０５と、半導体層３０７とを有するデバイス３０１を示す。図３の実施例では、底部電極は、任意の従来の電極物質、例えば窒化チタン、銅、ニッケル、ケイ化物、ポリシリコンまたは別の従来の電極物質で形成されてもよい。電極３０５は図３に示されており、基板３０３と直接接触しており（例えば、この上に形成され）、さらに半導体素子層３０７と直接接触するが、そうである必要はない。図３によって示唆されるように、半導体素子層は、金属酸化物（酸化ハフニウム、ＨｆＯ２など）で形成することができる。実施例を取り扱うこの開示の章に関して、様々な適切な物質が以下で論じられるであろう。
【００１９】
図４は、半導体素子層の表面に衝突させる表面処理工程の使用を示す。図４では、符号４０３、４０５および４０７が基板、底部電極および半導体素子層をそれぞれ参照する一方、デバイスは符号４０１によって通常表わされる。１セットの矢印４０９は、イオンが下方へ向けられ半導体物質の表面４１０に衝突し、イオンが物質内に（例えば酸化ハフニウム内に）ほぼ垂直に押し込まれることを示しているが、その軌道はやや（例えば８３度の角度）に変更されて、純粋な垂直注入により発生する多くの悪影響を回避する。任意の角度を用いてもよく、注入角度は注入されるイオン、注入を受ける物質、注入設備および他の因子に依存してもよいことを理解されたい。重要なことは、前に述べられたように、イオン注入に関連したパラメータを変更して注入を調整し、特定種類または分布の欠陥を生成してもよい。このパラメータとこれらのバリエーションの実施例は、特に図１２と図１３に関してさらに以下で十分に記載される。図４の目的のため、このバリエーションは、図４の左側に示される正規分布曲線４１１によって象徴的に表わされており、半導体素子層内に注入されるイオンの数は、これらの分布において変更されることが好ましいことを表しており、すなわち、イオンが深さに関して配分されて分布曲線４１１によって表わされる正規分布を有する。仮想の水平線４１３は、この分布が線４１３より上に欠陥を形成する（すなわち第１領域を生成する）が、線４１３より下に付加的な欠陥を実質的に生成しないように選択されることを示す。特に、図４によって示される処理の１つの利点は、それがイオン注入（および関連する欠陥発生）に対して相対的に均一の断面分布を生成する処理に役立つということである。すなわち、矢印セット４１５によって表わされる（および図４の「頁内に」延在する）平面における分布は、相対的に均一となるよう作成することができ、これは基礎をなす半導体物質の自然欠陥について当てはまらないであろう。これにより、半導体素子層に渡って欠陥の均一性を適用するのにイオン注入プロセスを用いてもよい。
【００２０】
図５は、半導体素子層が表面処理されて２つの異なる領域を生成したデバイス５０１を示す。特に、デバイスは基板５０３、底部電極５０５、および半導体素子層５０７を含み、後者は第１領域５０９と第２領域５１１を含む。上述したように、表面処理工程（この実施形態のイオン衝撃）は、仮想線５１３によって表わされる金属酸化物の深さより上の第１領域のみに付加的な欠陥を生成および／または修飾し、この線より下の第２領域に任意の実質的な欠陥を生成しないよう構成される。本書で論じられる少なくとも１つの実施形態では、第１領域が半導体素子層５０７全体の約半分の厚さである。すなわち、イオン衝撃によって加えられた欠陥はこの特定の実施形態で生成され、半導体層の上半分にのみ存在する。例えば、１５０オングストロームの半導体素子層を用いる場合、欠陥は上部の７５オングストロームのみにイオン衝撃によって加えることができる。他の実施形態では、第１領域は異なって構成することができ、例えば、半導体素子層の６０％、４０％、２５％もしくは異なった部分、または特に所望の深さ（例えば４０オングストローム）の侵入を含む。
【００２１】
図６は、イオン衝撃の物理的な効果を示しており、上述したイオン注入中に基板によって経験されるであろう。図６は、多くの原子６０３で構成される半導体素子層６０１を示す。上記で紹介されたように、半導体素子層に既に存在する任意の欠陥に加えて様々な欠陥を加えたり、または既存の欠陥を修飾するために、半導体素子層をイオン６０５と衝突させることが望ましい。イオン６０５は、半導体素子層の表面６０７に侵入し、その層を構成する原子６０３と衝突し、最終的に層内にある深さで静止する（参照符号６０９によって例示されるように）。上述したように、注入の深さは確率モデルに従い、注入の実際の深さは、衝撃処理で用いられるイオン注入エネルギと衝撃を与える分子の数とに基づいている。各イオン６０５が半導体層に侵入するとき、それは、少なくとも幾つかの実施形態について、上記で紹介された多安定抵抗特性を促進する空孔６１１と格子間６１９の背後に残る。符号６１３によって示されるように、イオン注入プロセスが制御されて、所定の深さまでのみ空孔欠陥、格子間欠陥または他の欠陥を実質的に加えてもよい。層に侵入するイオンは、実際にこの深さ以上に侵入するかもしれないが（例えば仮想線６１７より下に示されるイオン６１５によって表わされるように）、侵入の分布は実質的には全ての付加的な欠陥がこのレベルより上に存在するようになる。イオン６１５はさらに、故意に注入された置換欠陥または格子間欠陥を生成するのに用いられてもよい。イオン注入の深さおよび関連する衝突イベントと欠陥との関係についての更なる詳細は、図１２と図１３を参照することによって観察されるであろう。
【００２２】
前述されたように、個々のメモリセルはこれらの原理に基づいて形成されてもよいし、電流ステアリング層を含んでもよいし、または各メモリセルの動作を制御するデバイスを制御してもよい。図７および図８は２つの実施形態を示しており、これらはメモリセルのアレイの動作を制御するデバイスに依存する。図７の実施形態は各メモリセルのゲート制御するトランジスタに依存し、図８の実施形態は個々のメモリセルを制御するのに役立つダイオードに依存する。
【００２３】
特に、図７は個々のビット線７０３と７０５、カラム線７０７と７０９に基づいたアレイ７０１を示す。一意のビット線とカラム線の各組み合わせを用いて関連するトランジスタ７１３を作動させることによってメモリセル７１１にアクセスする。例えば、１つの特定のカラム線７０７に設けられる電圧は、カラムに関連したトランジスタを全て作動させ、次いで、ビット線７０３に同時に設けられた電圧は、線７０７と線７０３の一意の組み合わせによって規定されるメモリセルに関連づけられる。電圧の高さ（幾つかの実施形態ではさらに極性）は、関連するメモリセルがセットもしくはリセットされているか、またはメモリ内容を変化させずに読み出されるかどうか判定する。トランジスタの実施形態は、一般に構造がレイアウトされる方法を引用して、時に「水平」構造といわれ、すなわち、トランジスタは一般にメモリセル構造に隣接して設けられる（しかし前に紹介された電流ステアリング層によって表わされるように、さらに垂直方式でトランジスタをメモリセル構造または他の方法の構造と組み合わせることが可能である）。
【００２４】
図８はさらに、複数のビット線８０３と８０５、および複数のカラム線８０７と８０９に基づくアレイ８０１を示しており、線のそれぞれ一意の組み合わせがアクセスされる何れかのメモリセル８１１を制御する。図８の構成は、ダイオード８１３と同時に各メモリセル８１１を示しており、後者はセルを識別するのに役立ち、セルへのアクセスは（関連するビット線とカラム線との間の）関連する電圧降下がダイオードのショットキー障壁閾値を満たすかどうかに依存して要求される。図８に見られる実施形態は、時に「垂直」構造といわれており、これはダイオードが各メモリセル（例えば電流ステアリング層）上または各メモリセル内に複数に垂直に積み重ねられた層としてしばしば構成されるからである。もちろん水平方式でダイオードを構成したり、またはメモリデバイスから他の方法で除去することも可能である。
【００２５】
このように紹介された例示的なメモリデバイスの構成と製造では、動作と信頼性における表面処理の効果の付加的な詳細が図９−図１１に関してここで論じられるであろう。この議論に続いて、図１２−図１４を参照して、どのように上述した処理を調整するかについてデータが示され、多安定動作を支持するために欠陥（空孔、格子間および／または置換）を生成する。最終的に、実施例は、用いられる物質の議論とと共に、図１５−図２２を参照して提示され、トレードオフと関連づけられる。
【００２６】
ＩＩＩ．デバイスの動作と信頼性における効果
図９は、類似の物質（例えば酸化ハフニウム）に基づいた２つの異なるサンプルの形成電圧を比較するプロット９０１を示しており、１つのサンプルは、上記で論じられた原理に従って表面処理され、別のサンプルは表面処理されなかった。他の方法では、多くのメモリセルで構成されるサンプルについて、それぞれシリコン処理バリエーションを有しており、図９は、様々なメモリセルについて初期状態の変化を引き起こすのに必要な最大形成電圧の分布を示す。符号９０３と小さな三角形の記号は、金属酸化物層に表面処理のない酸化ハフニウムメモリセルに基づくデータを表わす一方、符号９０５と円の記号は、例えば図２−図６に関して上記で論じられたように金属酸化物層がイオン衝撃処理に晒され酸化ハフニウムメモリセルを表わす。例えば未処理の酸化ハフニウムメモリセルに関して、累積分布データが示すことは、約１０パーセントのセルが第１状態の変化を引き起こすのに約１２ボルトＤＣの形成電圧を必要とするということであるが、約８０パーセントのメモリセルは、約１８ボルトＤＣの電圧が印加される場合に成功裡に変化する初期状態を有しているということである。対照的に、欠陥を強化するためにイオン衝撃を用いたメモリセルはより小さな形成電圧を顕著に必要とし、図９は争点の１０パーセント酸化ハフニウムメモリセルが３ボルトＤＣ以下の電圧で成功裡にセットされる一方、８０パーセントのメモリセルが９ボルトＤＣ以下の電圧で成功裡にセットされることを示す。
【００２７】
形成電圧はしばしば抵抗スイッチングメモリに関連した重要なパラメータとなり得る。簡単に言えば、まさに最初に状態を変化するメモリセルを得るために最大電圧をしばしば印加しなければならない。なぜ相対的により高い電圧がこの初期状態の変化に必要かに関する１つの理論は、形成イベントが、例えば種の移動、電荷移動、または他のメカニズムを介して伝導に必要とされる経路の構築に関係するかもしれないということである。これらの欠陥またはトラップを埋めるメカニズムは完全には理解されていないが、それはイオンもしくは電子の移動度、原子（例えば酸素）の移動度に基づいたメカニズム、または別のメカニズムであるかもしれない。一旦状態が一度変化させられたならば、続いて電荷移動度に関連するパーコレーション経路を形成および破壊するのにより低い電圧が必要であり、このためセット電圧とリセット電圧が定常状態に落ち着く。高い電圧は潜在的にメモリセルを損傷しうる大電流を引き起こし、一般に最大電圧はまさに第１状態の変化用に印加される必要があるので、特に必要な電圧はシリコン処理のバリエーションと関連してセルからセルへ変化することができるので、形成電圧は一般に抵抗スイッチングメモリデバイスに対する関心事である。潜在的な損傷を最小化するために、最小限の形成電圧と、必要な形成電圧に変化がない程小さいことが通常望まれる。図９に示されるデータは、上記で論じられた表面処理工程の使用が形成電圧を低減する際に実質的な利点を提供することを示唆することが容易に観察されるはずである。
【００２８】
図１０は、サイクルの関数として、故障したメモリセルの故障解析を示す。特に、プロット１００１は動作のサイクル数に基づく故障したセルの累積的な故障データを示しており、仮想線１００３は未処理の酸化ハフニウムに基づく故障したセルを表わし、実線１００５はイオン衝突させられた酸化ハフニウムに基づく故障したセルを表わす。もはやセットおよびリセットすることができない場合セルは故障し、図１０に示されるデータは、上記で論じた表面処理工程が故障を遅らせることを示唆し、すなわち故障する処理済みの酸化ハフニウムに基づくセルは通常多くのサイクル数の後に故障する。［すなわち、一般に形成電圧はメモリセルの初期セットまたはリセットを引き起こすのに用いられる最大電圧であるので、このデータは左手垂直軸に対して斜めになり、故障するセルはより大きな電流を必要とするためにより早く故障する傾向がある。］
【００２９】
デバイス幅に渡ってよりむらがない欠陥の分布を生成し、所望の侵入の深さを調整することによって、上記で論じた原理が形成電圧を低減するのに役立つと考えられ、これはデバイスの各状態に関連した抵抗がより断定できるようになるからである。抵抗がより予測できるので、多安定動作に関連したパーコレーション経路の形成および破壊するのに必要とされる電圧まわりと、これらの電圧を最小化する性能まわりにより良好な期待値があり、すなわち、これらの値まわりのより厳格な割り当てが過度の電圧と関連する電流を回避するのに役立つと考えられる。
【００３０】
図１１は、処理済みおよび未処理の酸化ハフニウム型メモリセルのセット電圧とリセット電圧を比較するプロット１１０１を示す。特に、符号１１０３と１１０５は、未注入の酸化ハフニウム型メモリセルに基づくメモリセルのセット電圧とリセット電圧をそれぞれ示す一方、符号１１０７と１１０９は、イオン衝撃表面処理に晒された酸化ハフニウム型セルのセット電圧とリセット電圧を示す。データは、処理されたメモリセルについて実質的により厳格な分布を示しており、すなわち、イオン衝突された酸化ハフニウム型セルのセット電圧とリセット電圧の累積分布は双方とも「より垂直」であり、ほぼ共により隣接している。この結果はさらに、デバイスの信頼性と低電圧の使用が上記で論じられた製造方法を用いて強化されることを示している。
【００３１】
このように示されたイオン衝撃の利点の幾つかでは、イオン衝撃処理に影響する変数が図１２−図１４に関してここで論じられるであろう。
【００３２】
ＩＶ．注入量と注入エネルギの調整
図１２と図１３はそれぞれ、イオン注入エネルギがイオン注入の深さおよび対応する欠陥発生にどのように影響しうるかを示すデータを提示する。
【００３３】
特に、図１２は３５０オングストロームの厚さの半導体素子層に関連したプロット１２０１を示す。この厚さは、イオン侵入の深さを表わす水平軸を有する垂直線１２０３によって示され、この線の右側の領域は、半導体素子層を通って隣接層内へのイオンの侵入の範囲を表わし、この線の左側の領域は、半導体素子層内のイオンの深さを表わす。３本の曲線がこのプロット上に重ねられ、それぞれは類似の注入量を表わす。第１曲線１２０５は、９ＫｅＶの注入エネルギに関連したデータを提供する一方、第２曲線１２０７と第３曲線１２０９はそれぞれ２２．５ＫｅＶと５５ＫｅＶの注入エネルギと関連したデータを提示する。第２垂直線１２１１はさらに半導体素子層内の中間の深さを識別するために提示される。図１２によって示されるように、イオン注入の深さはほぼ専ら注入エネルギの関数であり、注入量は特定の深さでイオンを描写する密度または「強度」を決定する。特に、最初の２本の曲線１２０５と１２０７に関連したイオン注入はほぼ専ら半導体素子層の上半分に残存するよう制御される一方、第３曲線１２０９は最初に上半分のイオン注入を反映するが、さらに半導体素子層の下半分（すなわち第２領域）に注入されたイオンの実質的な数を反映する。イオンが半導体素子層内にのみ実質的に注入されるように、３つの衝撃処理のそれぞれが構成され、すなわち大部分のイオンが全くこの層を通過せず、電極などの隣接層内に入らない。上記で示された実施例のように、図１２に示されるデータは、金属酸化物、すなわち酸化ハフニウム内に注入されたハフニウムイオンに基づいている。
【００３４】
特に、イオン注入は半導体素子層に既にある物質のイオン種に関係する必要はない。例えば、イオン衝撃はイオン種に関係して選択されてもよく、イオン種は欠陥発生の一部として原子価状態を変化させることが望ましい。イオン種の変化は、付加的な欠陥の特徴を変化させ、これにより最終製品の特性を変える。例えば、アルミニウムイオンまたはイットリウムイオンによる酸化ハフニウムの注入はハフニウムの代わりに置換される場合「１＋の欠陥」を得られる一方、タンタルイオンまたはニオビウムイオンの注入はハフニウムの代わりに置換される場合「１−の欠陥」を得られるであろう。
【００３５】
図１３は、このイオン注入から多くの衝突イベントの数のプロット１３０１を提示する。このデータは、空孔欠陥と格子間欠陥の生成の直接的な測定であり、半導体物質（例えば非結晶質、結晶質、または他の構造）内に進む各イオンは、多くの原子の衝突置換をもたらし、これはＸ軸上に示される半導体物質内への各距離でこのプロットのｙ軸上に示される。上記で示されたケースのように、垂直線１３０３は、半導体素子層の厚さを表わし、この線の右側の領域は隣接層（例えば電極）を表わし、この層の左側の領域は半導体素子層内（すなわち金属酸化物内）の衝突イベントの深さ（すなわち関連する欠陥の深さ）を表わす。示される曲線は、層のオングストローム厚さ当たりの衝突の数を表わす。３本の曲線が図１３に示されており、第１実線曲線１３０５（最も小さな注入エネルギ、すなわち図１２の曲線１２０５に対応する）と、第２破線曲線１３０７（図１２の曲線１２０７に関連した２２．５ＫｅＶの注入エネルギに対応する）と、第３一点鎖線曲線１３０９（図１２の５５ＫｅＶの曲線に対応する）とを含む。特に、層の中間の深さ１３１１まで通過するイオンをもたらす上記で論じられた最高注入エネルギでさえ、それにもかかわらず実質的に総ての欠陥（例えば９０パーセント以上）が、半導体素子層の上半分（すなわち垂直線１３１１の左側）に存在する。このようにほぼ半導体素子層の半分の中に欠陥を生成することが望しいならば、図１３は、半導体素子層の限界を越える実質的なイオンの侵入を回避するまで相対的により大きな注入エネルギを用いてもよいことを示している。重要なことには、適切な抵抗状態と抵抗状態間の識別を生成する欠陥発生を調整するために、当業者は注入量と注入エネルギを実験して争点の物質とメモリセル設計を与えてもよい。これらの２つのセットのプロットの値は、エネルギの増加によって、停止されたイオン（置換とイオン格子間）から発生する欠陥と比べて半導体空孔欠陥／格子間欠陥のペアの生成を増加することができるということである。すなわち、図１２の３本の曲線下の面積は等しいが、図１３の３本の曲線下の面積は根本的に異なり、注入エネルギと注入量の調整を可能にし、各種類の欠陥の特定の密度を達成する。
【００３６】
上記に示された実施例は、金属イオン、すなわち提示された実施例ではハフニウムを用いるイオン注入に焦点を合わせたが、上述のように、非金属イオンを含み、同様に他の種類のイオンを用いることができる。この性能は、多安定動作のメカニズムが導電性金属フィラメントに基づかないという上記で進められた理論を立証しており、すなわち、自身に導電性パスを形成するために金属イオンを注入するのではなく、イオン注入によって生成された欠陥は重要なものである。
【００３７】
図１４は、サンプルのコンビネーショングラフ１４０１を示し、これは注入種として酸素イオンを用いる。特に、グラフ１４０１の上側部分は２５０オングストロームの厚さの酸化チタン（ＴｉＯ２）層の酸素注入のデータを示す一方（２５０オングストロームは垂直線１４０３によって表わされる）、グラフの下側部分は厚さ１５０オングストロームである酸化チタン層（符号１４０５によって表わされる）の酸素注入のデータを示す。上記で紹介された実施形態の幾つかに関して、注入エネルギは各半導体素子層の約半分までのみ延在する欠陥を生成するよう選択されており、それぞれ符号１４０７と１４０９によって表わされる。２本の曲線が示されており、２５０オングストロームの酸化チタンサンプルのイオン注入の深さを示す第１分布曲線１４１１と、１５０オングストロームのサンプルの注入深さを示す第２分布曲線１４１３とを含む。
【００３８】
Ｖ．実施例
物質とデバイスの概要では、デバイスの動作特性を強化するのに用いられる製造プロセスと方法がこのように提示され、特定のデバイスがここでより一層詳しく論じられるであろう。以下で提示される実施形態は、１以上のメモリセルのデバイスのベースを形成する特定物質、またはこのセルのアレイを特定する。後続する議論は２つの安定状態を有する抵抗スイッチングセルの製造に焦点を置いており、高い抵抗状態（それゆえこれに関連した相対的に低い電流「オフ」を有する）と、低い抵抗状態（それゆえこれに関連した相対的に高い電流「オン」を有する）とを含む。
【００３９】
特定のメモリ設計は、各メモリセルに関連した電気特性の検出可能な制御された状態変化に関係する。抵抗スイッチングの状態変化が電流の変化で表わされる場合、ＲｅＲＡＭはこの設計の１つの実施例である。変化は原子または分子レベルで発生し、１つの理論は構造的な欠陥が物理的に変更されて実効抵抗（そしてこれにより所定電圧のメモリセルを通って流れる電流）を変化させるということである。この議論は、例示と紹介の目的にのみ用いられ、すなわち理論によって縛られないが、欠陥が原子、分子、イオンまたは電子によって埋められるトラップを築き、これらは遊離しているか、または製造された物質内に発生する分子変化に関係すると考えられる。調整イベントを用いてこれらのトラップを処理し、関連するメモリセルがセットまたはリセットされるとき、反復可能なイベントを発生させてパーコレーション経路が形成され溶解される。
【００４０】
上記に提示されたデータは、酸化ハフニウムまたは酸化チタンで実質的に構成される１５０−３５０オングストロームの厚さの半導体素子層の堆積を表わすことが思い出されるであろう。他の厚さと物質も可能である。
【００４１】
これらの物質に関して完全な手段はないが、図１５は多くの物質の「オン」電流対「オフ」電流（Ｉｏｎ／Ｉｏｆｆ）の比率を特定するグラフ１５０１を提示しており、ニオビウム、ハフニウム、チタン、アルミニウムとタンタルの酸化物を含む。さらに以下で論じられるように、幾つかの実施形態では、ハフニウム、アルミニウムおよびタンタルの酸化物が特に特有の関心事であり、これは、これらがそれぞれより高いバンドギャップの物質を表わし、すなわちバンドギャップが少なくとも４電子ボルト（ｅＶ）であるからである。概して言えば、多安定メモリデバイスの「オフ」電流を最小化するだけでなく、デバイスの各状態に関連した電流間の差を最大化すること（すなわち、「オン」および「オフ」の抵抗間の良好な識別を提供すること）が望ましい。
【００４２】
図１５のグラフは２つのものを示す。まず、より高いバンドギャップの物質について、層の厚さにつれてやや比率が増加しうるので、より高い比率のＩｏｎ／Ｉｏｆｆを得ることができる。次に、図１５に示されたデータはさらにデータ曲線の始点のない交差を示す（または、少なくともそのデータは薄い半導体素子層の厚さに非線形である）。このデータは次に、多安定特性がさらに導電性金属フィラメントの形成に根づいているのではなく、層界面とある相関関係を有することを示しており、簡単に言えば、図２０に関して後述されるように、伝導機構が非金属であり、半導体物質層と隣接層（例えば、隣接電極）との間の界面にある欠陥によって少なくとも部分的に規定されると考えられる。これはスイッチング機構が表面形態によってのみ発生することを示唆するのではなく、すなわち、伝導特性は、体積効果と界面効果のある組み合わせに関係するであろう。
【００４３】
より高いバンドギャップの物質は、酸化ハフニウム、酸化アルミニウおよび酸化タンタルなどの物質によって例示され、図１５のデータセット１５０３、１５０５および１５０７によって表わされる。酸化ハフニウムは、例えば、５．７ｅＶのバンドギャップを有する一方、酸化アルミニウムと酸化タンタルは、それぞれ８．４と４．６ｅＶのバンドギャップを有している。これらの物質は、酸化チタンと酸化ニオブのデータ１５０９と１５１１に関連した比率より実質的に良好な相対的に高いＩｏｎ／Ｉｏｆｆ比率を提供する（双方とも４．０ｅＶ以下のバンドギャップ、それぞれ３．０と３．４ｅＶのバンドギャップを有する）。これにより、これは少なくとも４．０ｅＶのバンドギャップを有する物質から半導体素子層を製造し、多安定デバイスの各状態に関連した電流間の識別を強化する幾つかの実施形態で好適であろう。酸化ジルコニウムとイットリウム酸化物はさらに高いバンドギャップの物質であると考えられており、この端部に用いられてもよい。特に、これらの物質とプロセスは例示的に過ぎず、全ての実施について望ましくなく、例えば、通常高いＩｏｎ／Ｉｏｆｆ比率を促進するが、高いバンドギャップの物質が最も適切な物質ではなく、他の電気特性が重視される。対照的に、より低いバンドギャップの物質（酸化チタンと酸化ニオブ）に明らかに関連したデータは線形傾向を示しており、これは金属酸化物層の厚さに依存せず、これは代わりに実質的に非金属伝導メカニズムを示す。
【００４４】
デバイスは、ＲｅＲＡＭセルのアレイとして製造されてもよい。図１６は、このセル１６０３を多く有するアレイ１６０１を示す。アレイはそれ自身、集積回路の一部または別の種類のメモリデバイスでもよい（図１６に示さず）。一般に図１６に見られる各セル１６０３はＭＩＭ（「金属−絶縁体−金属」）スタックとして構成され、これは２つの金属電極間の１以上の金属酸化膜半導体素子層を含み、デバイスは多安定である（すなわち、それぞれ異なるインピーダンスを有する２以上の安定状態を示す）。エネルギは一般にこれらの状態を維持するように要求されず、これらの状態を用いて、電子機器アプリケーションの用途に電力がない状態でデジタルデータを格納する。読書回路（さらに図１６を参照）は、個別の信号線１６０５および１６０３に連結されてもよく、これらの信号線はさらに時に「ワード」線と「ビット」線とそれぞれ呼ばれるか、または「ロー」線と「カラム」線と呼ばれる。これらの信号線１６０５と１６０３は、アレイ内の様々なセル１６０７からデータを読み出したり、そこにデータを書き出したりするのに用いられる。上述したように、さらに以下で記載されるように、各セル１６０７は１以上の層から形成されてもよく（符号１６０９によって例示されるように）、これらの１以上は、上記で紹介されたプロセスに従って金属酸化物を含むように特に製造された半導体素子層でもよい。図１６に示されるアレイはさらに、三次元メモリアレイを作るために垂直方向で積み重ねられる。ここで紹介され、図１６に示された構成は単なる例示である。
【００４５】
図１７は様々な実施形態に従って積み重ねられた酸化物システムを用いたメモリセル１７０１を示す。セルは、２つの電極１７０３と１７０５と、半導体素子層とを含む（付加的な欠陥が生成される第１領域１７０７と第２領域１７０９とを含む）。第１領域は、４ｅＶを超えるバンドギャップを有する遷移金属酸化物でもよく、本書で記載されたプロセスに従って製造された酸化ハフニウム、酸化アルミニウム、酸化チタン、酸化ニオブ、酸化タンタルまたは他の物質などである。第２領域は同一の物質、またはもし望まれれば異なる物質でもよく、酸化スカンジウム、酸化イットリウムまたは後述した他のドーピング物質の１つなどである。図示された３つの層構造は、イオン衝撃を土台として第１領域の層１７０７の欠陥の強化してもよく、欠陥アクセス層１７１１を用いて電極１７０３の有効仕事関数を増加してもよい。幾つかの実施形態では、同一の物質または複数の物質が、欠陥アクセス層１７１１と第２領域１７０９の双方で用いることができる。
【００４６】
図１７のメモリセル１７０１は、相互に拡散された領域１７１３を含むよう製造されてもよい。相互に拡散された領域は、例えば、１０秒（ｓ）乃至４時間以上、摂氏３００−１０００度（Ｃ）で、メモリセルのアニーリングによって形成することができる。アニーリングは、結晶構造内で荷電された種の移動をもたらし、これによって欠陥とトラップを安定させ、これを用いてパーコレーション経路を形成することができる。
【００４７】
Ａ．デバイス動作
図１８は、図１７のメモリセルの電流（Ｉ）対電圧（Ｖ）の対数のグラフ１８０１である。図１８は、メモリセルの内容を変化させるのに依存するセット動作とリセット動作を示すのに役立つ。最初に、セルは高い抵抗状態でもよい（図１８にラベル「ＨＲＳ」によって表わされ、例えば論理値「０」を表わす）。この状態の電流と電圧の特性は第１曲線１８０３によって図１８に表わされる。前に記載されたように、この高い抵抗状態は信号線（例えばカラムとロー線）を用いて読書回路によって検出されてもよい。例えば、読書回路はセル間に読み出し電圧Ｖｒｅａｄを印加して、セルとその半導体素子層を通って流れる「オフ」電流Ｉｏｆｆを検出してもよい。論理値「１」を格納するのを望む場合、セルは、読書回路を用いて信号線間にセット電圧Ｖｓｅｔを印加することによってその低い抵抗状態に置くことができる。破線１８０５と頭文字「ＬＲＳ」によって示されるように、セット電圧は一般に読み出し電圧以上であり、セルをその低い抵抗状態に移行させ、この状態の電圧と電流の特性は第２曲線１８０７によって表わされる。言及したように、抵抗状態の変化は、金属酸化物物質内のトラップの充填（すなわち「トラップの媒介」）によって有効にされてもよい。
【００４８】
高い抵抗状態のように、セルの低い抵抗状態「ＬＲＳ」はさらに読書回路を用いて検出することができる。「読み出し」電圧Ｖｒｅａｄがセルに印加される場合、読書回路は、相対的に低い抵抗を与え、「オフ」電流の大きさより高い電流の大きさを検出するであろう。この「オン」電流Ｉｏｎの大きさは、セルがその低い抵抗状態にあることを示す。セルに論理値「０」を格納するのを望む場合、リセット電圧Ｖｒｅｓｅｔがセル間に設けられて破線１８０９によって示されるようにその抵抗状態を高い抵抗状態ＨＲＳに戻すよう変化させる。リセット電圧はさらに一般に「読み取り」電圧以上であり、少なくとも１つの実施形態では、セット電圧に関して異極性となるように作成されてもよい。適切な振幅と持続時間の電圧パルス（図１７参照）は、ちょうど記載された動作のために用いることができる。
【００４９】
図１９は、双安定メモリセルの電流（Ｉ）の対数に対する電圧（Ｖ）の対数のグラフ１９０１を示す。直線１９０３は、傾斜された電圧が印加される場合のオーミック物質の反応を表わす。状態変化（セットまたはリセット）が発生する個々の電圧はないので、オーミック反応は望ましくない。この変化は、１セットの２本の交差する破線１９０５によって図式で表わされ、電流反応に急激な変化が特定電圧で発生する。実際には、適切な反応は、参照符号１９０７によって示される曲線に続き、不連続部分（電流の迅速な増加）がセット電圧で発生し、双安定セルは高い抵抗状態から低い抵抗状態へ変わる。
【００５０】
まさに記載された多安定抵抗特性は、デジタルデータを格納するのに適切なメモリセルを作成する。記載された電圧の印加がない状態でデータが確実に保存されるので、セルは不揮発性であると考えられるであろう。上述したように、セルは「オフ」電流と「オン」電流との間の大きな差（例えば相対的に高いＩｏｎ／Ｉｏｆｆ比率）を有することが望ましく、これはより容易に検出可能なセルの状態を提供する。
【００５１】
下記の議論では、まさに記載された多安定物質に関する追加情報が示され、メカニズムは状態変化に関連すると考えられる。
【００５２】
１．スイッチングメカニズム
上記に示されたように、基本的なＭＩＭ構造は２つの電極とこの電極間に挟まれた半導体素子層とを含む。半導体素子層は一般に金属酸化物層を含み、これは少なくとも１つの金属の酸化物を含み、金属、金属酸化物および未知の潜在的に複雑な接合特性を有する酸素を一緒に混合する。本書で用いられる用語「ＭＩＭ」は、潜在的に他の層を含み、金属−絶縁体−絶縁体−金属と、金属−絶縁体−絶縁体−絶縁体−金属と、金属−絶縁体−金属−絶縁体−金属と、他の類似構造を含み、それらの間の他の強化層を有する構造（例えば他の層の密着性を促進する）を含むことを理解されたい。
【００５３】
理論に縛られることなく、上述した多安定構造は金属酸化物層のバルク（大部分）で少なくとも部分的に媒介するスイッチングメカニズムを用いると考えられる。一実施形態では、スイッチングメカニズムは、フィラメント性または金属性の導電性パスではなく非金属性の導電性パスを用いる。通常、欠陥は堆積された金属酸化物内に形成されるか、または追加加工によって強化することができる。欠陥は、金属酸化物のバンドギャップ内のエネルギにより状態という形をとり、障壁への段階的な経路を電荷担体に提供することによってサンプルを通るより高い伝導率を可能にし、別の方法では絶縁層または半導体層によって示される。これらの欠陥はさらに、物質に依存して金属酸化物層とＭＩＭ構造内の別の層との境界で生成または強化されてもよい。上記で紹介された多安定構造に電圧を印加することによって、トラップなどの欠陥が埋められたり、または空にされたりして各セルの抵抗率を変更することができる。スイッチングメカニズムは、金属酸化物のバルクを通るパーコレーション経路を形成し、これはセット動作中に形成されたり、リセット動作中に破壊されるであろう。
【００５４】
例えば、多安定構造では、セット動作中にメモリセルが低い抵抗状態に変わる。トラップを埋めることによって形成されるパーコレーション経路は、金属酸化物の伝導率を増加し、これによって抵抗率を低減する（すなわち変化する）。この電圧では、トラップが埋められ、金属酸化物の抵抗率が減少するにつれて電流に大きな急増がある。
【００５５】
図１５と共に上述したように、パーコレーション経路は非金属として記載することができる。金属物質では、より低い温度で抵抗率が低下する。本書で記載される多安定構造は、動作温度の低下、さらに図２０に支持される結論と共に抵抗の上昇を実証する。
【００５６】
図２０は、本書で記載されたメモリセルに用いられる金属酸化物の非金属性を示すグラフ２００１を提供する。グラフ２００１は、減少する温度と共に高いバンドギャップ（すなわち４ｅＶを超える）の酸化物層の増加する抵抗率を示し、これは非金属物質の特徴である。グラフ２００１は、ｘ軸電圧に対するｙ軸電流の曲線を示す。図２０に示されるように、３００ケルビン（３００Ｋ）レベルで取得された測定値２００３は、最大電流出力と、これによる最低抵抗率とを示す。符号２００５、２００７、２００９、２０１１、２０１３および２０１５によってそれぞれ表わされる２５０Ｋ、１５０Ｋ、１００Ｋ、６０Ｋ、３５Ｋ、１０Ｋで取得された測定値は、温度が低下するにつれて増加する抵抗率（すなわちより低い電流）を示す。このため、本書で記載された幾つかの実施形態は、非金属性スイッチングメカニズムを示す金属酸化物を含む。
【００５７】
２．スケーリングとバンドギャップ
図２１と図２２は、金属酸化物層の厚さと、得られるセット電圧およびリセット電圧との関係を示す。これらのグラフは、２つの電極を含むシステムと、中間に配置された金属酸化物の単層とのデータを表わす。図２１は、オングストロームの金属酸化物、この場合ニオビウム（２１０３）、ハフニウム（２１０５）、チタン（２１０７）、アルミニウム（２１０９）およびタンタル（２１１１）の酸化物の厚さの関数として平均セット電圧を（ボルトで）特定するチャート２１０１を提供する。図２１で理解できるように、酸化ハフニウム２１０５、酸化アルミニウム２１０９、および酸化タンタル２１１１については、セット電圧が厚さにより増加する（すなわち、厚さに依存するように見える）。幾つかの実施形態では、用いられる物質に依存して、セット電圧は、メモリセルの金属酸化物層の厚さ１００オングストローム（Å）当たり少なくとも１ボルト（Ｖ）である。さらに幾つかの実施形態では、１００Åの金属酸化物層の厚さの増加が、少なくとも１Ｖまでセット電圧を上昇する。同様に図２２に示されるように、酸化ハフニウム２２０３、酸化アルミニウム２２０５、および酸化タンタル２２０７のリセット電圧はさらに厚さに依存する。図２１と図２２が、少なくとも一範囲の層の厚さに対して、セット電圧と厚さおよびリセット電圧と厚さの双方の間にほぼ直線関係を示し、この関係は次に金属酸化物のバルクのパーコレーション経路の形成を示すので、したがってこれらのデータはこれらの物質の体積に少なくとも部分的に依存するセット／リセットメカニズムを支持している。言い換えれば、より厚い物質については、トラップを埋めるためにさらに電圧が必要である。
【００５８】
図２１と図２２に関して前述され、さらに確証されたように、酸化ニオブと酸化チタンのセット電圧とリセット電圧は、層の厚さに依存しないように見える（例えば図２１の符号２１０９と２１１１を参照）。これらの物質のそれぞれは、相対的に低いバンドギャップの物質であり、すなわち、４ｅＶ未満のバンドギャップを有する。このため、より高いバンドギャップ（すなわち４ｅＶを超えるバンドギャップ）の金属酸化物は、スイッチングと計量可能なセット電圧とリセット電圧を示し、これは相対的に体積により依存する。言い換えれば、セット電圧とリセット電圧は、酸化ハフニウムなどの高いバンドギャップの金属酸化物の厚さの減少によって低下することができる。したがって、これらの物質に基づく小型デバイスについては、セット電圧とリセット電圧を低下することができる。
【００５９】
Ｂ．付加物質の検討
上記で論じられる構造について、多種多様の物質が、（ａ）半導体素子層（例えば金属酸化物層）か、（ｂ）ＭＩＭスタックの一方の電極か、または（ｃ）単層もしくは付加層またはＭＩＭスタックで用いられる構造の用途に適切である。例えば、設計の検討材料は、単層（共堆積）または多層（積み重ね）に１以上の金属酸化物を用いるものと、異なる仕事関数を有する電極を用いるものと、少なくとも１つの貴金属電極を用いるものと、異なるバンドギャップを有する異なる金属酸化物を用いるものと、低い漏出量の物質を用いるものとを含む。
【００６０】
１．金属酸化物（１以上の層）
適切なスイッチングメカニズムを示す特定塩基の金属酸化物は、酸化ハフニウム、バナジウム酸化物、酸化スカンジウム、酸化アルミニウム、酸化タンタル、酸化ジルコニウム、および酸化イットリウムを含む。これらの金属酸化物は、４ｅＶより大きいバンドギャップを有し、それらがさらに絶縁しており、このためより高い抵抗率を有することを示す。上記で説明されたように、高いバンドギャップ（すなわち４ｅＶより大きい）の金属酸化物の使用はさらに、金属酸化物の厚さに関してセット電圧の少なくとも部分的なスケーリングを可能にする。
【００６１】
これらの様々な金属と金属酸化物はさらに互いにドープされる。他のドーパントは、酸素、シリコン、酸化シリコン、窒素、フッ素、クロムおよび酸化クロムを含み、同様にランタン、セリウム、プラセオジム、ネオジム、ガドリニウム、エルビウム、イッテルビウム、およびルテチウムなどの希土類金属、並びにこれらの酸化物を含み、この何れかが上記で示された教示につき、イオン衝撃プロセスに用いられてもよい。
【００６２】
ドーパントは、欠陥を生成する能力と共に有望な酸化状態を検討することによって選択することができる。例えば、ハフニウム原子は＋４（Ｈｆ＋４）の酸化状態を有し、アルミニウム原子は＋３（Ａｌ＋３）の酸化状態を有することができる。酸化アルミニウムは、酸化ハフニウム内にドープすることができ、置換欠陥を生成することによって帯電不均衡を生成し、アルミニウム原子がハフニウム原子（すなわちＡｌＨｆ１−）を、およびその逆を置換する（すなわちＨｆＡｌ１＋）。これらの欠陥は、金属酸化物のバルクにパーコレーション経路の形成を可能にする。
【００６３】
ドーパントを選択する別の基準は、ドーパントの（例えばＰ型ドーパントの）価電子帯または（例えばＮ型ドーパントの）伝導帯と、金属酸化物の価電子帯または伝導帯との間の差とすることができる。幾つかの実施形態では、５０ｍｅＶ以上である価電子帯間の差が深い準位のドーパントを提供することができ、これはバルク内により深くよりアクセス可能なトラップを形成することができる。
【００６４】
前に示された実施例に関して示唆されるように、ドーピングと衝撃は、ドーパントが注入される金属酸化物と同じ金属を用いて行うことができる。例えば、酸化ハフニウム層はハフニウムイオンでドープすることができる。ドーピングは、例えば注入を用いて行うことができる。注入エネルギは通常、注入されているイオンと、金属酸化物の厚さと、所望の欠陥発生とに依存して０．５ｋｅＶ乃至５５．０ｋｅＶの範囲としてもよい。このドーピングはメモリセルの歩留まりを改善することができる。これらの層はさらに、例えば高速熱アニール（ＲＴＡ）、高速熱酸化（ＲＴＯ）またはフォーミングガスアニールによって熱処理することができる。熱処理は、物質間の欠陥種の相互拡散や、欠陥の熱により誘導された界面応力の生成や、望まれない欠陥外のアニーリングや、および／または存在する欠陥とこれらの環境の修飾などの様々な効果によって欠陥を修飾することができ、トラップ状態として役立つことができる局地化した欠陥状態を生成する。代わりに上述したように、他の形態のイオンを用いることができ、酸素などの非金属イオンを含む。
【００６５】
もし特定の実施で望まれれば、金属酸化物は金属窒化物の電極に隣接して配置することができ、常金属を用いて双方の物質を形成する。例えば、メモリセルは、窒化チタン電極と、窒化チタン電極に隣接する酸化チタン層とを有するよう形成することができる。この構造は、例えば界面を安定させて、他の層の密着性を促進する役目をしてもよい。メモリセルはさらに、積み重ねられるか、または共堆積される方法で他の金属酸化物（例えば酸化アルミニウムまたは酸化ハフニウム）を含むことができる。
【００６６】
さらに更なる実施形態では、複合酸化物は、別個の層でともに組み合わせることができ、メモリセルの電流特性を調整する。１つの金属酸化物（または酸化物、酸化物もしくは金属の１つの組み合わせ）で主に構成される１つの層は、異なる組み合わせで形成された第２層より小さな「オン」電流を有するか、または異なる電流特性を有することができる。
【００６７】
２．電極
電極物質はシリコン、ケイ化物、窒化チタン（ＴｉＮ）、ニッケル、白金、イリジウム、酸化イリジウム、ルテニウムと酸化ルテニウムを含んでもよい。幾つかの実施形態によれば、一方の電極はより高い仕事関数の物質でもよく、他方の電極はより低い仕事関数の物質でもよい。例えば、一実施形態では、少なくとも一方の電極は貴金属または準貴金属などの高い仕事関数の物質である（すなわち酸化物生成の低い絶対値の自由エネルギ変化（｜ΔＧ｜）を有する金属）。貴金属または準貴金属はイリジウム、イリジウム酸化物、白金、ルテニウムおよび酸化ルテニウムを含む。他方の電極は窒化チタンなどのより低い仕事関数の物質でもよいし、またはさらに貴金属または準貴金属でもよい。幾つかの実施形態では、より高い仕事関数を有する電極のリセット電圧は、正パルスとして印加されてもよい（すなわち、より高い仕事関数の電極がメモリセルの陽極である）。電極はさらに多層電極とすることができ、１以上の異なる物質を含むことができる。例えば、電極は、タングステン、炭窒化タングステン、もしくはタングステン炭素のキャッピング層と共に、ルテニウムと酸化ルテニウムの層またはイリジウム、イリジウム酸化物もしくは白金の層を含むことができる。多層電極は、幾つかの構成と実施形態のメモリセルの接着特性と性能を改善するのに用いることができる。
【００６８】
３．他の層
ＭＩＭスタックの絶縁体または半導体素子層はさらに複数の酸化層を用いて構成することができる。酸化物の組み合わせを用いてメモリセルに所望の特性を与えることができる。例えば後述するように欠陥アクセス層などの他の層をさらに用いてもよい。この層はそれぞれ任意であり、特定の実施に関係があってもなくてもよい。前述したように、スタックはさらに、埋め込まれたトランジスタまたはダイオード（以下では「電流ステアリングデバイス」という）などの別の電気デバイスを含んでもよい。これらのメモリセルの様々な層は、任意の適切な技術を用いて堆積することができ、乾式（ＣＶＤ、ＡＬＤ、ＰＶＤ、ＰＬＤ、蒸着）、湿式（例えばＥＬＤ、ＥＣＤなどの液状薬品）技術を含む。これらの技術の組み合わせをさらに用いることができる。例えば、一方の層はＰＶＤを用いて堆積することができ、別の層はＡＬＤを用いて堆積することができる。
【００６９】
複数の金属酸化物層を含むメモリセルの動作は通常単一金属酸化物層を有するセルについて上述したものと同じである。例えば、上述したセットパルスとリセットパルスおよびパーコレーション経路は、一様に単層金属酸化物の実施形態と多層金属酸化物の実施形態の双方に等しく適用する。概して言えば、酸化物スタックはメモリセルに所望の特性を与えるのに用いることができる。例えば、欠陥アクセス層は、隣接電極の有効な仕事関数を増加することができ、任意の条件によって電極がさらに高い仕事関数を有する。幾つかの実施例では、積み重ねる酸化物は、セット電圧とリセット電圧の分布を改善し、さらにより良好なメモリセルの歩留まりを促進することができる。
【００７０】
欠陥アクセス層は、一方の電極（通常陽極）と半導体素子層との間の層として構成することができる。欠陥アクセス層は、薄層（すなわち、半導体素子層の厚さの２５％またはより薄い）であり、これは電極が欠陥に良好にアクセスするのを可能にする一方、幾つかの実施形態では欠陥アクセス層の増加された抵抗率のために電流を減少する。幾つかの実施形態では、一方の電極が他方の電極より高い仕事関数を有し、これらの実施形態では、欠陥アクセス層が高い仕事関数の電極に隣接して設けられてもよい。欠陥アクセス層は、隣接電極の有効な仕事関数を増加することができ、これによって少ない貴電極もしくは非貴電極の使用を可能にする。さらに、選択された物質に依存して、電極は基層の金属酸化物より欠陥アクセス層に良好な接着性を示すであろう。したがって、欠陥アクセス層は接着層として物質系に用いることができ、メモリセルの物理的な完全性を促進する。別の実施形態では、欠陥アクセス層は、酸化アルミニウムなどの薄い（例えば５０Åまたは２０Å以下）安定した酸化物とすることができ、より高い仕事関数の電極として非貴電極の使用を容易にする。
【００７１】
用いられる物質の更なる実施例を提供するために、一実施形態では、窒化チタン、シリコン、ケイ化物または貴金属が一方の電極に用いることができ、酸化ハフニウムが基層の主成分として用いることができ、酸化アルミニウムがドーピング層として用いることができ、白金、イリジウム、酸化イリジウム、ルテニウムまたは酸化ルテニウムなどの貴金属または準貴金属が、第２電極に用いることができる。このシステムでは、付加的な欠陥は前に記載されたイオン衝撃によって生成されてもよく、相互拡散または異種原子価のドーピングがさらにドーピング層を強化するために用いられてもよい。金属酸化物、例えばハフニウムの異なる酸化状態がスイッチングメカニズムを媒介するトラップを生成する。  
【００７２】
第２の実施例では、基層は、４ｅＶ以上のバンドギャップと、１００Åの厚さ当たり１Ｖ以上のセット電圧と、「オフ」状態の金属酸化物の２０Å当たり０．５Ｖで４０Ａｍｐｓ／ｃｍ２以下の漏れ電流密度とを有する任意の遷移金属酸化物とすることができる。実施例は、酸化ハフニウム、酸化アルミニウム、酸化タンタルおよび酸化ジルコニウムを含む。他の層はさらに酸化チタンもしくは酸化ニオブなどの遷移金属酸化物、または高い抵抗率もしくは他の望ましい特性を示す物質から形成することができる。幾つかの他の実施例は、（ａ）酸化チタン、酸化ハフニウムおよび酸化チタンの層か、（ｂ）酸化ハフニウムおよび酸化イットリウムの層か、または（ｃ）酸化イットリウムおよび酸化ハフニウムの層を混合するスタックを含む。
【００７３】
前で示唆したように、他の電気要素が各メモリセルにさらに連結してもよい。電流ステアリングデバイスは、例えば、ダイオード、ｐ−ｉ−ｎダイオード、シリコンダイオード、シリコンｐ−ｉ−ｎダイオード、トランジスタ等を含んでもよい。電流ステアリングデバイスは、メモリセル内の任意の適切な位置に一列で連結されるか、またはメモリセルに隣接してもよく、上記で参照されるように、一方の電極と残りのセルもしくは酸化物のスタックとの間に含む。電流ステアリングデバイスは、アプリケーションに依存して、メモリセル（または他の半導体構造）の動作または制御を強化するのに用いられてもよい。
【００７４】
ＶＩ．結び
半導体素子層および関連するメモリセル構造を製造する方法が上述され、それぞれ多種多様な物質選択により使用可能である。表面処理工程を行うことによって半導体素子層に欠陥を生成し、欠陥の深さと密度が制御され（例えばイオン衝撃プロセスによって）、よりむらがない電気的パラメータを有する半導体素子層関連メモリセルを生成してもよい。例えば上記で開示された技術を用いて、上述した構造を調整および動作するのに必要とされる電圧と電流を低減してもよい。これにより、上記で提供される教示はより多くの歩留まり、信頼性およびより予測可能な動作を提供する。
【００７５】
上記で提示された実施形態は、層間の相互関係と特定物質を引用し、酸化ニオブ、酸化ハフニウム、酸化チタン、酸化アルミニウムおよび酸化タンタルなどの金属酸化物を含む。これらの酸化物は、例えば上述したように酸素イオンを用いて、金属性もしくは非金属性のイオンによって衝突させてもよい。酸化物層はさらに、衝突させられる金属酸化物によって表わされるのと同じ種の金属イオンによって衝突させてもよい。しかしながら、上述したように、これらの物質と相互関係は例示的であり、上述したように、半導体製造または物質工学の技能を有する者に疑いが発生しないように、多種多様な物質が上述した種の代わりに用いられてもよい。
【００７６】
したがって、前述の議論は例示に過ぎないよう意図されており、他の設計、使用、代替、変更および改良がさらに当業者に発生し、これはそれでもなお本開示の趣旨および範囲内であり、以下の請求項および均等物によってのみ限定および規定される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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