(57)【特許請求の範囲】
【請求項１】
メモリセルトランジスタを有するメモリセルがマトリクス状に複数配列されたメモリセルアレイと、
同一の列に存在する複数の前記メモリセルのドレイン側を共通接続する複数の第１のビット線と、
同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する複数のワード線と、
複数の第２のビット線に接続され、前記複数の第２のビット線の電位を制御する列デコーダと、
前記複数のワード線に接続され、前記複数のワード線の電位を制御する行デコーダと、
前記第１のビット線と前記第２のビット線との間にそれぞれ設けられた複数の第１のトランジスタであって、前記第１のトランジスタのソースが前記第１のビット線に電気的に接続され、前記第１のトランジスタのドレインが前記第２のビット線を介して前記列デコーダに電気的に接続された第１のトランジスタと、
前記複数の第１のトランジスタのゲートの電位を制御する第１の制御部とを有し、
半導体基板内に形成され、前記半導体基板と電気的に分離された第１のウェル上に、前記メモリセルトランジスタは形成されており、
前記半導体基板内に形成され、前記半導体基板と電気的に分離され、且つ、前記第１のウェルと電気的に分離された第２のウェル上に、前記第１のトランジスタは形成されており、
前記第１のウェルに電圧を印加する第１の電圧印加部と、
前記第２のウェルに電圧を印加する第２の電圧印加部とを更に有し、
前記第１のトランジスタのゲート絶縁膜の膜厚は、前記行デコーダ内に設けられ、前記ワード線に接続された第２のトランジスタのゲート絶縁膜の膜厚より薄く、
前記第１のウェルを第１の電位に設定し、前記第１のトランジスタのゲート電極を前記第１の電位より低く、前記半導体基板の電位より高い第２の電位又はフローティングに設定し、前記第２のウェルを前記第１の電位より低く、前記半導体基板の電位より高い第３の電位に設定しながら、前記メモリセルに書き込まれた情報を消去する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
メモリセルトランジスタを有するメモリセルがマトリクス状に複数配列されたメモリセルアレイと、
同一の列に存在する複数の前記メモリセルのドレイン側を共通接続する複数の第１のビット線と、
同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する複数のワード線と、
複数の第２のビット線に接続され、前記複数の第２のビット線の電位を制御する列デコーダと、
前記複数のワード線に接続され、前記複数のワード線の電位を制御する行デコーダと、
前記第１のビット線と前記第２のビット線との間にそれぞれ設けられた複数の第１のトランジスタであって、前記第１のトランジスタのソースが前記第１のビット線に電気的に接続され、前記第１のトランジスタのドレインが前記第２のビット線を介して前記列デコーダに電気的に接続された第１のトランジスタと、
前記複数の第１のトランジスタのゲートの電位を制御する第１の制御部とを有し、
前記メモリセルトランジスタは、第１のウェル上に形成されており、
前記第１のトランジスタは、前記第１のウェルと電気的に分離された第２のウェル上に形成されており、
前記第１のウェルに電圧を印加する第１の電圧印加部と、
前記第２のウェルに電圧を印加する第２の電圧印加部とを更に有し、
前記第１のトランジスタのゲート絶縁膜の膜厚は、前記行デコーダ内に設けられ、前記ワード線に接続された第２のトランジスタのゲート絶縁膜の膜厚より薄く、
前記第１のトランジスタと前記列デコーダとの間に設けられた第３のトランジスタであって、前記第３のトランジスタのソースが前記第１のトランジスタの前記ドレインに電気的に接続され、前記第３のトランジスタのドレインが前記列デコーダに電気的に接続された第３のトランジスタを更に有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２記載の不揮発性半導体記憶装置において、
前記第３のトランジスタは、前記第１のウェル及び前記第２のウェルと電気的に分離された第３のウェル上に形成されており、
前記第３のウェルに第３の電圧を印加する第３の電圧印加部と、
前記第３のトランジスタのゲートの電位を制御する第２の制御部とを更に有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３記載の不揮発性半導体記憶装置において、
前記第３のトランジスタのゲート絶縁膜の膜厚は、前記第１のトランジスタの前記ゲート絶縁膜の膜厚より薄い
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項３又は４記載の不揮発性半導体記憶装置において、
前記第１のウェルを第１の電位に設定し、前記第１のトランジスタのゲート電極を前記第１の電位より低い第２の電位に設定し、前記第２のウェルを前記第１の電位より低い第３の電位に設定し、前記第３のトランジスタのゲート電極を前記第３の電位より低い第４の電位に設定し、前記第３のウェルを前記第３の電位より低い第５の電位に設定しながら、前記メモリセルに書き込まれた情報を消去する
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置において、
前記メモリセルトランジスタは、前記第１のウェル上にトンネル絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲート上に第１の絶縁膜を介して形成されたコントロールゲートとを有し、
前記第１のトランジスタの前記ゲート絶縁膜は、前記トンネル絶縁膜と同一絶縁膜により形成されており、
前記第１のトランジスタのゲート電極は、前記フローティングゲートと同一導電膜により形成されており、
前記第１のトランジスタは、前記ゲート電極上に第２の絶縁膜を介して形成された導電層を更に有し、
前記第１のトランジスタの前記第２の絶縁膜は、前記メモリセルトランジスタの前記第１の絶縁膜と同一絶縁膜により形成されており、
前記第１のトランジスタの前記導電層は、前記メモリセルトランジスタの前記コントロールゲートと同一導電膜により形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の不揮発性半導体記憶装置において、
前記メモリセルアレイは複数のセクタに分割されており、
前記第１のトランジスタは、前記セクタを選択するセクタ選択トランジスタである
ことを特徴とする不揮発性半導体記憶装置。
【請求項８】
メモリセルトランジスタを有するメモリセルがマトリクス状に複数配列されたメモリセルアレイと、同一の列に存在する複数の前記メモリセルのドレイン側を共通接続する複数の第１のビット線と、同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する複数のワード線と、複数の第２のビット線に接続され、前記複数の第２のビット線の電位を制御する列デコーダと、前記複数のワード線に接続され、前記複数のワード線の電位を制御する行デコーダと、前記第１のビット線と前記第２のビット線との間にそれぞれ設けられた複数の第１のトランジスタであって、前記第１のトランジスタのソースが前記第１のビット線に電気的に接続され、前記第１のトランジスタのドレインが前記第２のビット線を介して前記列デコーダに電気的に接続された第１のトランジスタと、前記複数の第１のトランジスタのゲートの電位を制御する第１の制御部とを有し、半導体基板内に形成され、前記半導体基板と電気的に分離された第１のウェル上に、前記メモリセルトランジスタは形成されており、前記半導体基板内に形成され、前記半導体基板と電気的に分離され、且つ、前記第１のウェルと電気的に分離された第２のウェル上に、前記第１のトランジスタは形成されており、前記第１のトランジスタのゲート絶縁膜の膜厚は、前記行デコーダ内に設けられ、前記ワード線に接続された第２のトランジスタのゲート絶縁膜の膜厚より薄い不揮発性半導体記憶装置の消去方法であって、
前記第１のウェルを第１の電位に設定し、前記第１のトランジスタのゲート電極を前記第１の電位より低く、前記半導体基板の電位より高い第２の電位又はフローティングに設定し、前記第２のウェルを前記第１の電位より低く、前記半導体基板の電位より高い第３の電位に設定しながら、前記メモリセルに書き込まれた情報を消去する
ことを特徴とする不揮発性半導体記憶装置の消去方法。
【請求項９】
メモリセルトランジスタを有するメモリセルがマトリクス状に複数配列されたメモリセルアレイと、同一の列に存在する複数の前記メモリセルのドレイン側を共通接続する複数の第１のビット線と、同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する複数のワード線と、複数の第２のビット線に接続され、前記複数の第２のビット線の電位を制御する列デコーダと、前記複数のワード線に接続され、前記複数のワード線の電位を制御する行デコーダと、前記第１のビット線と前記第２のビット線との間にそれぞれ設けられた複数の第１のトランジスタであって、前記第１のトランジスタのソースが前記第１のビット線に電気的に接続され、前記第１のトランジスタのドレインが前記第２のビット線を介して前記列デコーダに電気的に接続された第１のトランジスタと、前記複数の第１のトランジスタのゲートの電位を制御する第１の制御部とを有し、前記メモリセルトランジスタは、第１のウェル上に形成されており、前記第１のトランジスタは、前記第１のウェルと電気的に分離された第２のウェル上に形成されており、前記第１のトランジスタのゲート絶縁膜の膜厚は、前記行デコーダ内に設けられ、前記ワード線に接続された第２のトランジスタのゲート絶縁膜の膜厚より薄い不揮発性半導体記憶装置の消去方法であって、
前記第１のウェルを第１の電位に設定し、前記第１のトランジスタのゲート電極を前記第１の電位より低い第２の電位又はフローティングに設定し、前記第２のウェルを前記第１の電位より低い第３の電位に設定しながら、前記メモリセルに書き込まれた情報を消去し、
前記第１のトランジスタと前記列デコーダとの間に設けられた第３のトランジスタであって、前記第３のトランジスタのソースが前記第１のトランジスタの前記ドレインに電気的に接続され、前記第３のトランジスタのドレインが前記列デコーダに電気的に接続された第３のトランジスタを更に有し、
前記第３のトランジスタは、前記第１のウェル及び前記第２のウェルと電気的に分離された第３のウェル上に形成されており、
前記メモリセルに書き込まれた情報を消去する際には、前記第３のトランジスタのゲート電極を前記第３の電位より低い第４の電位に設定し、前記第３のウェルを前記第３の電位より低い第５の電位に設定する
ことを特徴とする不揮発性半導体記憶装置の消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその消去方法に関する。
【背景技術】
【０００２】
近時、選択トランジスタとメモリセルトランジスタとを有するメモリセルが形成された不揮発性半導体記憶装置が提案されている。【０００３】
このような不揮発性半導体記憶装置では、ビット線、ワード線、ソース線等を列デコーダや行デコーダにより適宜選択することにより、メモリセルが選択され、選択されたメモリセルに対して情報の読み出し、書き込み、消去等が行われる。【０００４】
背景技術としては以下のようなものがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−２３５７９７号公報
【特許文献２】特開２００５−２６８６２１号公報
【特許文献３】特開２００４−２２８３９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、提案されている不揮発性半導体記憶装置では、必ずしも十分に速い動作速度が得られない場合があった。【０００７】
本発明の目的は、動作速度の速い不揮発性半導体記憶装置及びその消去方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の一観点によれば、メモリセルトランジスタを有するメモリセルがマトリクス状に複数配列されたメモリセルアレイと、同一の列に存在する複数の前記メモリセルのドレイン側を共通接続する複数の第１のビット線と、同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する複数のワード線と、複数の第２のビット線に接続され、前記複数の第２のビット線の電位を制御する列デコーダと、前記複数のワード線に接続され、前記複数のワード線の電位を制御する行デコーダと、前記第１のビット線と前記第２のビット線との間にそれぞれ設けられた複数の第１のトランジスタであって、前記第１のトランジスタのソースが前記第１のビット線に電気的に接続され、前記第１のトランジスタのドレインが前記第２のビット線を介して前記列デコーダに電気的に接続された第１のトランジスタと、前記複数の第１のトランジスタのゲートの電位を制御する第１の制御部とを有し、半導体基板内に形成され、前記半導体基板と電気的に分離された第１のウェル上に、前記メモリセルトランジスタは形成されており、前記半導体基板内に形成され、前記半導体基板と電気的に分離され、且つ、前記第１のウェルと電気的に分離された第２のウェル上に、前記第１のトランジスタは形成されており、前記第１のウェルに電圧を印加する第１の電圧印加部と、前記第２のウェルに電圧を印加する第２の電圧印加部とを更に有し、前記第１のトランジスタのゲート絶縁膜の膜厚は、前記行デコーダ内に設けられ、前記ワード線に接続された第２のトランジスタのゲート絶縁膜の膜厚より薄く、前記第１のウェルを第１の電位に設定し、前記第１のトランジスタのゲート電極を前記第１の電位より低く、前記半導体基板の電位より高い第２の電位又はフローティングに設定し、前記第２のウェルを前記第１の電位より低く、前記半導体基板の電位より高い第３の電位に設定しながら、前記メモリセルに書き込まれた情報を消去することを特徴とする不揮発性半導体記憶装置が提供される。
実施形態の他の観点によれば、メモリセルトランジスタを有するメモリセルがマトリクス状に複数配列されたメモリセルアレイと、同一の列に存在する複数の前記メモリセルのドレイン側を共通接続する複数の第１のビット線と、同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する複数のワード線と、複数の第２のビット線に接続され、前記複数の第２のビット線の電位を制御する列デコーダと、前記複数のワード線に接続され、前記複数のワード線の電位を制御する行デコーダと、前記第１のビット線と前記第２のビット線との間にそれぞれ設けられた複数の第１のトランジスタであって、前記第１のトランジスタのソースが前記第１のビット線に電気的に接続され、前記第１のトランジスタのドレインが前記第２のビット線を介して前記列デコーダに電気的に接続された第１のトランジスタと、前記複数の第１のトランジスタのゲートの電位を制御する第１の制御部とを有し、前記メモリセルトランジスタは、第１のウェル上に形成されており、前記第１のトランジスタは、前記第１のウェルと電気的に分離された第２のウェル上に形成されており、前記第１のウェルに電圧を印加する第１の電圧印加部と、前記第２のウェルに電圧を印加する第２の電圧印加部とを更に有し、前記第１のトランジスタのゲート絶縁膜の膜厚は、前記行デコーダ内に設けられ、前記ワード線に接続された第２のトランジスタのゲート絶縁膜の膜厚より薄く、前記第１のトランジスタと前記列デコーダとの間に設けられた第３のトランジスタであって、前記第３のトランジスタのソースが前記第１のトランジスタの前記ドレインに電気的に接続され、前記第３のトランジスタのドレインが前記列デコーダに電気的に接続された第３のトランジスタを更に有することを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
実施形態の更に他の観点によれば、メモリセルトランジスタを有するメモリセルがマトリクス状に複数配列されたメモリセルアレイと、同一の列に存在する複数の前記メモリセルのドレイン側を共通接続する複数の第１のビット線と、同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する複数のワード線と、複数の第２のビット線に接続され、前記複数の第２のビット線の電位を制御する列デコーダと、前記複数のワード線に接続され、前記複数のワード線の電位を制御する行デコーダと、前記第１のビット線と前記第２のビット線との間にそれぞれ設けられた複数の第１のトランジスタであって、前記第１のトランジスタのソースが前記第１のビット線に電気的に接続され、前記第１のトランジスタのドレインが前記第２のビット線を介して前記列デコーダに電気的に接続された第１のトランジスタと、前記複数の第１のトランジスタのゲートの電位を制御する第１の制御部とを有し、半導体基板内に形成され、前記半導体基板と電気的に分離された第１のウェル上に、前記メモリセルトランジスタは形成されており、前記半導体基板内に形成され、前記半導体基板と電気的に分離され、且つ、前記第１のウェルと電気的に分離された第２のウェル上に、前記第１のトランジスタは形成されており、前記第１のトランジスタのゲート絶縁膜の膜厚は、前記行デコーダ内に設けられ、前記ワード線に接続された第２のトランジスタのゲート絶縁膜の膜厚より薄い不揮発性半導体記憶装置の消去方法であって、前記第１のウェルを第１の電位に設定し、前記第１のトランジスタのゲート電極を前記第１の電位より低く、前記半導体基板の電位より高い第２の電位又はフローティングに設定し、前記第２のウェルを前記第１の電位より低く、前記半導体基板の電位より高い第３の電位に設定しながら、前記メモリセルに書き込まれた情報を消去することを特徴とする不揮発性半導体記憶装置の消去方法が提供される。
実施形態の更に他の観点によれば、メモリセルトランジスタを有するメモリセルがマトリクス状に複数配列されたメモリセルアレイと、同一の列に存在する複数の前記メモリセルのドレイン側を共通接続する複数の第１のビット線と、同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する複数のワード線と、複数の第２のビット線に接続され、前記複数の第２のビット線の電位を制御する列デコーダと、前記複数のワード線に接続され、前記複数のワード線の電位を制御する行デコーダと、前記第１のビット線と前記第２のビット線との間にそれぞれ設けられた複数の第１のトランジスタであって、前記第１のトランジスタのソースが前記第１のビット線に電気的に接続され、前記第１のトランジスタのドレインが前記第２のビット線を介して前記列デコーダに電気的に接続された第１のトランジスタと、前記複数の第１のトランジスタのゲートの電位を制御する第１の制御部とを有し、前記メモリセルトランジスタは、第１のウェル上に形成されており、前記第１のトランジスタは、前記第１のウェルと電気的に分離された第２のウェル上に形成されており、前記第１のトランジスタのゲート絶縁膜の膜厚は、前記行デコーダ内に設けられ、前記ワード線に接続された第２のトランジスタのゲート絶縁膜の膜厚より薄い不揮発性半導体記憶装置の消去方法であって、前記第１のウェルを第１の電位に設定し、前記第１のトランジスタのゲート電極を前記第１の電位より低い第２の電位又はフローティングに設定し、前記第２のウェルを前記第１の電位より低い第３の電位に設定しながら、前記メモリセルに書き込まれた情報を消去し、前記第１のトランジスタと前記列デコーダとの間に設けられた第３のトランジスタであって、前記第３のトランジスタのソースが前記第１のトランジスタの前記ドレインに電気的に接続され、前記第３のトランジスタのドレインが前記列デコーダに電気的に接続された第３のトランジスタを更に有し、前記第３のトランジスタは、前記第１のウェル及び前記第２のウェルと電気的に分離された第３のウェル上に形成されており、前記メモリセルに書き込まれた情報を消去する際には、前記第３のトランジスタのゲート電極を前記第３の電位より低い第４の電位に設定し、前記第３のウェルを前記第３の電位より低い第５の電位に設定することを特徴とする不揮発性半導体記憶装置の消去方法が提供される。
【発明の効果】
【００１０】
開示の不揮発性半導体記憶装置及びその消去方法によれば、第１のウェルと第２のウェルとが電気的に分離されており、第２のウェル上に第１のトランジスタが形成されている。このため、メモリセルトランジスタに書き込まれた情報を消去する際に、第１のウェルに印加される電圧と異なる電圧を第２のウェルに印加することが可能である。このため、情報を消去する際に第１のウェルに比較的大きい電圧が印加された場合であっても、第１のトランジスタに加わる電圧を比較的小さくすることが可能となる。このため、第１のトランジスタとして低電圧トランジスタを用いた場合であっても、消去の際に第１のトランジスタセクタにおいて破壊が生じるのを防止し得る。第１のトランジスタとして低電圧トランジスタが用いることが可能であるため、メモリセルトランジスタに書き込まれた情報を読み出す際に、十分に大きな読み出し電流が得られる。このため、メモリセルトランジスタに書き込まれている情報を高速で判定することが可能となり、ひいては、メモリセルトランジスタＭＴに書き込まれている情報を高速に読み出すことが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１実施形態による不揮発性半導体記憶装置を示す回路図である。
【図２】図２は、第１実施形態による不揮発性半導体記憶装置の断面図である。
【図３】図３は、第１実施形態による不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。
【図４】図４は、図３のＡ−Ａ′断面図である。
【図５】図５は、図３のＢ−Ｂ′断面図である。
【図６】図６は、第１実施形態による不揮発性半導体記憶装置の各々の構成要素に使用されているトランジスタの種別、トランジスタの耐圧及びトランジスタのゲート絶縁膜の膜厚を示す図である。
【図７】図７は、第１実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図８】図８は、第１実施形態による不揮発性半導体記憶装置の消去方法を示すタイムチャートである。
【図９】図９は、第１実施形態による不揮発性半導体記憶装置の消去方法を示す断面図である。
【図１０】図１０は、第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図１１】図１１は、第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図１２】図１２は、第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図１３】図１３は、第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図１４】図１４は、第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その５）である。
【図１５】図１５は、第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その６）である。
【図１６】図１６は、第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その７）である。
【図１７】図１７は、第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その８）である。
【図１８】図１８は、第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その９）である。
【図１９】図１９は、第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１０）である。
【図２０】図２０は、第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１１）である。
【図２１】図２１は、第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１２）である。
【図２２】図２２は、第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１３）である。
【図２３】図２３は、第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１４）である。
【図２４】図２４は、第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１５）である。
【図２５】図２５は、第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１６）である。
【図２６】図２６は、第１実施形態の変形例による不揮発性半導体記憶装置を示す断面図である。
【図２７】図２７は、第２実施形態による不揮発性半導体記憶装置を示す回路図である。
【図２８】図２８は、第２実施形態による不揮発性半導体記憶装置の断面図である。
【図２９】図２９は、第２実施形態による不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。
【図３０】図３０は、図２９のＣ−Ｃ′断面図である。
【図３１】図３１は、図２９のＤ−Ｄ′断面図である。
【図３２】図３２は、図２９のＥ−Ｅ′断面図である。
【図３３】図３３は、第２実施形態による不揮発性半導体記憶装置の各々の構成要素に使用されているトランジスタの種別、トランジスタの耐圧及びトランジスタのゲート絶縁膜の膜厚を示す図である。
【図３４】図３４は、第２実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図３５】図３５は、第２実施形態による不揮発性半導体記憶装置の消去方法を示すタイムチャートである。
【図３６】図３６は、第２実施形態による不揮発性半導体記憶装置の消去方法を示す断面図である。
【図３７】図３７は、第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図３８】図３８は、第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図３９】図３９は、第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図４０】図４０は、第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図４１】図４１は、第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その５）である。
【図４２】図４２は、第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その６）である。
【図４３】図４３は、第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その７）である。
【図４４】図４４は、第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その８）である。
【図４５】図４５は、第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その９）である。
【図４６】図４６は、第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１０）である。
【図４７】図４７は、第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１１）である。
【図４８】図４８は、第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１２）である。
【図４９】図４９は、第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１３）である。
【図５０】図５０は、第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１４）である。
【図５１】図５１は、第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１５）である。
【図５２】図５２は、第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１６）である。
【図５３】図５３は、第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１７）である。
【図５４】図５４は、第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１８）である。
【図５５】図５５は、第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１９）である。
【図５６】図５６は、第３実施形態による不揮発性半導体記憶装置を示す回路図である。
【図５７】図５７は、第３実施形態による不揮発性半導体記憶装置を示す断面図である。
【図５８】図５８は、第３実施形態による不揮発性半導体記憶装置の各々の構成要素に使用されているトランジスタの種別、トランジスタの耐圧及びトランジスタのゲート絶縁膜の膜厚を示す図である。
【図５９】図５９は、第３実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図６０】図６０は、第３実施形態による不揮発性半導体記憶装置の消去方法を示す断面図である。
【図６１】図６１は、第４実施形態による不揮発性半導体記憶装置を示す回路図である。
【図６２】図６２は、第４実施形態による不揮発性半導体記憶装置を示す断面図である。
【図６３】図６３は、第４実施形態による不揮発性半導体記憶装置の各々の構成要素に使用されているトランジスタの種別、トランジスタの耐圧及びトランジスタのゲート絶縁膜の膜厚を示す図である。
【図６４】図６４は、第４実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図６５】図６５は、第４実施形態による不揮発性半導体記憶装置の消去方法を示す断面図である。
【図６６】図６６は、第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図６７】図６７は、第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図６８】図６８は、第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図６９】図６９は、第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図７０】図７０は、第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その５）である。
【図７１】図７１は、第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その６）である。
【図７２】図７２は、第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その７）である。
【図７３】図７３は、第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その８）である。
【図７４】図７４は、第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その９）である。
【図７５】図７５は、第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１０）である。
【図７６】図７６は、第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１１）である。
【図７７】図７７は、第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１２）である。
【図７８】図７８は、第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１３）である。
【図７９】図７９は、参考例による不揮発性半導体記憶装置を示す回路図である。
【図８０】図８０は、参考例による不揮発性半導体記憶装置を示す断面図である。
【発明を実施するための形態】
【００１２】
図７９は、参考例による不揮発性半導体記憶装置を示す回路図である。図８０は、参考例による不揮発性半導体記憶装置を示す断面図である。
【００１３】
図７９に示すように、参考例による不揮発性半導体記憶装置は、メモリセルトランジスタＭＴを有する複数のメモリセルＭＣを有している。マトリクス状に配列された複数メモリセルＭＣにより、メモリセルアレイが形成されている。メモリセルアレイは、複数のセクタＳＣＴに分割されている。
【００１４】
同一の列に存在する複数のメモリセルトランジスタＭＴのドレインは、ローカルビット線ＬＢＬにより共通接続されている。同一の行に存在する複数のメモリセルトランジスタＭＴのコントロールゲートは、ワード線ＷＬにより共通接続されている。複数のメモリセルトランジスタＭＴのソースは、それぞれソース線に電気的に接続されている。
【００１５】
各々のセクタＳＣＴには、複数のセクタセレクトトランジスタＳＳＴが設けられている。同一の列に存在する複数のメモリセルトランジスタＭＴのドレインを共通接続するローカルビット線ＬＢＬは、セクタセレクトトランジスタＳＳＴのソースにそれぞれ接続されている。同一の列に存在する複数のセクタセレクトトランジスタＳＳＴのドレインは、メインビット線ＭＢＬにより共通接続されている。ローカルビット線ＬＢＬは、セクタセレクトトランジスタＳＳＴを介してメインビット線ＭＢＬに接続されている。セクタセレクトトランジスタＳＳＴのゲートは、セクタセレクト線ＳＳＬにより共通接続されている。
【００１６】
セクタセレクトトランジスタＳＳＴのドレインを共通接続する複数のメインビット線ＭＢＬは、列デコーダ２１２に接続されている。列デコーダ２１２には、メインビット線ＭＢＬに流れる電流を検出するためのセンスアンプ２１３が接続されている。メモリセルトランジスタＭＴのコントロールゲートを共通接続する複数のワード線ＷＬは、行デコーダ２１４に接続されている。セクタセレクトトランジスタＳＳＴのゲートを共通接続する複数のセクタセレクト線ＳＳＬは、制御回路２２３に接続されている。
【００１７】
図８０に示すように、半導体基板２２０には、素子領域を確定する素子分離領域２２２が形成されている。メモリセルアレイ領域２０２には、半導体基板２２０内に形成されたＮ型ウェル（Ｎ型の拡散層）２２４と、Ｎ型ウェル２２４内に形成されたＰ型ウェル２２６とが形成されている。図７９に示すように、Ｐ型ウェル２２６は、配線を介して第１の電圧印加回路２１５に接続されている。
【００１８】
Ｐ型ウェル２２６上には、トンネル絶縁膜２２８ａを介してフローティングゲート２３０ａが形成されている。フローティングゲート２３０ａ上には、絶縁膜２３２ａを介してコントロールゲート２３４ａが形成されている。フローティングゲート２３０ａとコントロールゲート２３４ａとを有する積層体の両側の半導体基板２２０内には、ソース／ドレイン拡散層２３６ａ、２３６ｃが形成されている。こうして、フローティングゲート２３０ａとコントロールゲート２３４ａとソース／ドレイン拡散層２３６ａ、２３６ｃとを有するメモリセルトランジスタＭＴが形成されている。メモリセルトランジスタＭＴのソース拡散層２３６は、ソース線ＳＬに接続されている。
【００１９】
セクタセレクトトランジスタが形成される領域２０７における半導体基板２２０内には、Ｐ型ウェル２７４Ｐが形成されている。Ｐ型ウェル２７４Ｐ上には、ゲート絶縁膜２７６を介してゲート電極２３４ｄが形成されている。ゲート電極２３４ｄの両側の半導体基板２２０内には、ソース／ドレイン拡散層３０４が形成されている。こうして、ゲート電極２３４ｄとソース／ドレイン拡散層３０４とを有するセクタセレクトトランジスタＳＳＴが形成されている。セクタセレクトトランジスタＳＳＴのソース拡散層３０４は、ローカルビット線ＬＢＬを介してメモリセルトランジスタＭＴのドレイン拡散層２３６ｃに接続されている。
【００２０】
列デコーダが形成される領域２１７における半導体基板２２０内には、Ｐ型ウェル２７４Ｐが形成されている。Ｐ型ウェル２７４Ｐ上には、ゲート絶縁膜２７８を介してゲート電極２３４ｄが形成されている。ゲート電極２７８の両側の半導体基板２２０内には、ソース／ドレイン拡散層３０４が形成されている。こうして、ゲート電極２３４ｄとソース／ドレイン拡散層３０４とを有するＮＭＯＳトランジスタ３１２が形成されている。
【００２１】
ＮＭＯＳトランジスタ３１２のソース拡散層３０４は、メインビット線ＭＢＬを介してセクタセレクトトランジスタＳＳＴのドレイン拡散層３０４に接続されている。ＮＭＯＳトランジスタ３１２のドレイン拡散層３０４は、列デコーダの内部回路に接続されている。
【００２２】
メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、メインビット線ＭＢＬの電位を、フローティングとする。また、セクタ選択線ＳＳＬの電位を、０Ｖとする。
【００２３】
次に、電圧印加回路２１５により、Ｐ型ウェル２２６の電位を例えば９Ｖに設定する。
【００２４】
次に、消去の対象となる第１のセクタＳＣＴ１内のメモリセルＭＣに接続されたワード線ＷＬ１１、ＷＬ１２の電位を、例えば−９Ｖとする。一方、消去の対象ではない第２のセクタＳＣＴ２内のメモリセルＭＣに接続されたワード線ＷＬ２１、ＷＬ２２の電位を、例えばフローティングとする。
【００２５】
ワード線ＷＬ１１、ＷＬ１２の電位を例えば−９Ｖに設定すると、メモリセルトランジスタＭＴのフローティングゲート３０ａから電荷が引き抜かれる。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない状態となり、メモリセルトランジスタＭＴの情報が消去されることとなる。
【００２６】
このように、参考例による不揮発性半導体記憶装置では、メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、Ｐ型ウェル２２６に例えば９Ｖ程度の比較的高い電圧が印加される。Ｐ型ウェル２２６に印加される電圧は、ローカルビット線ＬＢＬを介してセクタセレクトトランジスタＳＳＴのソース拡散層３０４に印加される。このため、メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、セクタセレクトトランジスタＳＳＴに比較的大きい電圧が印加されることとなる。このため、セクタセレクトトランジスタＳＳＴとしては、比較的耐圧の高い高耐圧トランジスタが用いられる。
【００２７】
しかしながら、高耐圧トランジスタは低電圧トランジスタと比較して駆動電流が比較的小さい。このため、参考例による不揮発性半導体記憶装置のように、セクタセレクトトランジスタＳＳＴとして高耐圧トランジスタを用いた場合には、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際に、十分に大きい読み出し電流が得られない。このため、参考例による不揮発性半導体記憶装置では、メモリセルトランジスタＭＴに書き込まれている情報を高速で判定することが困難であり、従って、メモリセルトランジスタＭＴに書き込まれている情報を高速に読み出すことは困難である。
【００２８】
［第１実施形態］
第１実施形態による不揮発性半導体記憶装置及びその読み出し方法、書き込み方法、消去方法、並びに、その不揮発性半導体記憶装置の製造方法を図１乃至図２５を用いて説明する。
【００２９】
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図１及び図２を用いて説明する。図１は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図２は、本実施形態による不揮発性半導体記憶装置の断面図である。
【００３０】
図１に示すように、本実施形態による不揮発性半導体記憶装置は、メモリセルトランジスタＭＴを有する複数のメモリセルＭＣを有している。複数のメモリセルＭＣは、マトリクス状に配列されている。マトリクス状に配列された複数メモリセルＭＣにより、メモリセルアレイが形成されている。メモリセルアレイは、複数のセクタＳＣＴに分割されている。
【００３１】
なお、図１においては、複数のセクタＳＣＴのうちの第１のセクタＳＣＴ１と第２のセクタＳＣＴ２とが示されている。
【００３２】
同一の列に存在する複数のメモリセルトランジスタＭＴのドレインは、ローカルビット線（第１のビット線）ＬＢＬにより共通接続されている。
【００３３】
同一の行に存在する複数のメモリセルトランジスタＭＴのコントロールゲートは、ワード線ＷＬにより共通接続されている。
【００３４】
なお、図１においては、複数のワード線ＷＬのうちのワード線ＷＬ１１、ＷＬ１２、ＷＬ２１、ＷＬ２２が示されている。
【００３５】
ワード線ＷＬ１１は、第１のセクタＳＣＴ１の第１行目に存在する複数のメモリセルトランジスタＭＴのコントロールゲートを共通接続するものである。ワード線ＷＬ１２は、第１のセクタＳＣＴ１の第２行目に存在する複数のメモリセルトランジスタＭＴのコントロールゲートを共通接続するものである。ワード線ＷＬ２１は、第２のセクタＳＣＴ２の第１行目に存在する複数のメモリセルトランジスタＭＴのコントロールゲートを共通接続するものである。ワード線ＷＬ２２は、第２のセクタＳＣＴ２の第２行目に存在する複数のメモリセルトランジスタＭＴのコントロールゲートを共通接続するものである。
【００３６】
複数のメモリセルトランジスタＭＴのソースは、それぞれソース線ＳＬに電気的に接続されている。
【００３７】
各々のセクタには、複数のセクタセレクトトランジスタ（セクタ選択トランジスタ）ＳＳＴが設けられている。セクタセレクトトランジスタＳＳＴとしては、定格電圧や耐圧が比較的低い低電圧トランジスタ（低耐圧トランジスタ）が用いられている。
【００３８】
図６は、各々の構成要素に使用されているトランジスタの種別、トランジスタの耐圧及びトランジスタのゲート絶縁膜の膜厚を示す図である。
【００３９】
図６に示すように、セクタセレクトトランジスタＳＳＴとしては、定格電圧が例えば５Ｖである低電圧トランジスタ（５ＶＴｒ）が用いられている。セクタセレクトトランジスタＳＳＴの耐圧は、例えば８Ｖ程度である。また、セクタセレクトトランジスタＳＳＴのゲート絶縁膜７８（図２５参照）の膜厚は、例えば１１ｎｍ程度である。
【００４０】
低電圧トランジスタ（低耐圧トランジスタ）は、高耐圧トランジスタ（高電圧トランジスタ）と比較して、ゲート長が短く、ゲート絶縁膜の膜厚が薄く、駆動電流が大きい。本実施形態では、セクタセレクトトランジスタＳＳＴとして低電圧トランジスタが用いられているため、大きな読み出し電流を得ることができる。このため、大きな読み出し電流が得られるため、メモリセルトランジスタＭＴに書き込まれた情報を高速で判定することが可能となり、従って、高速な読み出しを実現することが可能である。
【００４１】
同一の列に存在する複数のメモリセルトランジスタＭＴのドレインを共通接続するローカルビット線ＬＢＬは、セクタセレクトトランジスタ（セクタ選択トランジスタ）ＳＳＴのソースにそれぞれ接続されている。
【００４２】
同一の列に存在する複数のセクタセレクトトランジスタＳＳＴのドレインは、メインビット線（第２のビット線、グローバルビット線）ＭＢＬにより共通接続されている。
【００４３】
なお、図１においては、複数のメインビット線ＭＢＬのうちのメインビット線ＭＢＬ１、ＭＢＬ２が示されている。ローカルビット線ＬＢＬは、セクタセレクトトランジスタＳＳＴを介してメインビット線ＭＢＬに接続されている。
【００４４】
セクタセレクトトランジスタＳＳＴのゲートは、セクタセレクト線（セクタ選択線）ＳＳＬにより共通接続されている。
【００４５】
なお、図１においては、複数のセクタセレクト線ＳＳＬのうちのセクタセレクト線ＳＳＬ１１、ＳＳＬ１２、ＳＳＬ２１、ＳＳＬ２２を示している。
【００４６】
セクタセレクトトランジスタＳＳＴのドレインを共通接続する複数のメインビット線ＭＢＬは、列デコーダ１２に接続されている。列デコーダ１２は、複数のメインビット線ＭＢＬの電位をそれぞれ制御するものである。列デコーダ１２は、比較的低い電圧で動作する低電圧回路により形成されている。低電圧回路は、耐圧が比較的低い一方、高速で動作し得る回路である。
【００４７】
列デコーダ１２の低電圧回路には、低電圧トランジスタ（低耐圧トランジスタ）１１２Ｎ、１１２Ｐ（図２５参照）が用いられている。図６に示すように、列デコーダ１２には、定格電圧が例えば５Ｖである低電圧トランジスタ（５ＶＴｒ）が用いられている。行デコーダ１２に用いられている低電圧トランジスタ１１２Ｎ、１１２Ｐの耐圧は、例えば８Ｖ程度である。また、列デコーダ１２に用いられている低電圧トランジスタ１１２Ｎ、１１２Ｐのゲート絶縁膜７８（図２５参照）の膜厚は、例えば１１ｎｍ程度である。列デコーダ１２に低電圧トランジスタ１１２Ｎ、１１２Ｐを用いているのは、メモリセルトランジスタＭＴに書き込まれた情報を高速で読み出すのを可能とするためである。
【００４８】
列デコーダ１２には、メインビット線ＭＢＬに流れる電流を検出するためのセンスアンプ１３が接続されている。
【００４９】
センスアンプ１３には、低電圧トランジスタ１１２Ｎ、１１２Ｐ（図２５参照）が用いられている。図６に示すように、センスアンプ１３には、定格電圧が５Ｖである低電圧トランジスタ（５ＶＴｒ）が用いられている。センスアンプ１３に用いられている低電圧トランジスタの耐圧は、例えば８Ｖ程度である。また、センスアンプ１３に用いられている低電圧トランジスタ１１２Ｎ、１１２Ｐのゲート絶縁膜７８（図２５参照）の膜厚は、例えば１１ｎｍ程度である。センスアンプ１３に低電圧トランジスタ１１２Ｎ、１１２Ｐが用いられているため、メモリセルトランジスタＭＴに書き込まれた情報を高速で判定することができ、ひいては、高速な読み出しを実現することが可能である。
【００５０】
メモリセルトランジスタＭＴのコントロールゲート３４ａを共通接続する複数のワード線ＷＬは、行デコーダ１４に接続されている。行デコーダ１４は、複数のワード線ＷＬの電位をそれぞれ制御するものである。行デコーダ１４は、高電圧回路（高耐圧回路）により形成されている。高電圧回路は、動作速度が比較的遅い一方、耐圧が比較的高い回路である。行デコーダ１４の高電圧回路には、高電圧トランジスタ（高耐圧トランジスタ）１１０Ｎ、１１０Ｐ（図２、図２５参照）が用いられている。図６に示すように、行デコーダ１４には、定格電圧が例えば１０Ｖである高耐圧トランジスタ（１０ＶＴｒ）が用いられている。行デコーダ１４に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐの耐圧は、例えば１２Ｖ程度である。また、行デコーダ１４に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐのゲート絶縁膜７６の膜厚は、例えば１６ｎｍ程度である。
【００５１】
なお、行デコーダ１４に高耐圧トランジスタ１１０Ｎ、１１０Ｐを用いているのは、メモリセルトランジスタＭＴに情報を書き込む際や、メモリセルトランジスタＭＴに書き込まれた情報を消去する際に、ワード線ＷＬに高電圧を印加するためである。
【００５２】
セクタセレクトトランジスタＳＳＴのゲートを共通接続する複数のセクタセレクト線ＳＳＬは、制御回路（制御部）２３に接続されている。制御回路２３は、複数のセクタセレクト線ＳＳＬの電位をそれぞれ制御するものである。制御回路２３は、比較的低い電圧で動作する低電圧回路により形成されている。
【００５３】
制御回路２３には、低電圧回路が用いられている。制御回路２３の低電圧回路には、低電圧トランジスタ（低耐圧トランジスタ）１１２Ｎ、１１２Ｐ（図２５参照）が用いられている。図６に示すように、制御回路２３には、定格電圧が例えば５Ｖである低電圧トランジスタ（５ＶＴｒ）が用いられている。制御回路２３に用いられている低電圧トランジスタ１１２Ｎ、１１２Ｐの耐圧は、例えば８Ｖ程度である。また、制御回路２３に用いられている低電圧トランジスタ１１２Ｎ、１１２Ｐのゲート絶縁膜７８の膜厚は、例えば１１ｎｍ程度である。制御回路２３に低電圧トランジスタ１１２Ｎ、１１２Ｐを用いているのは、セクタＳＣＴの選択を高速で行うことを可能とするためである。
【００５４】
図２（ａ）に示すように、各々のセクタＳＣＴにおけるメモリセルアレイ領域２には、半導体基板２０内に形成されたＮ型ウェル（Ｎ型の拡散層）２４と、Ｎ型ウェル２４内に形成されたＰ型ウェル２６とが形成されている。このような構造は、トリプルウェルと称される。メモリセルトランジスタＭＴは、このようなトリプルウェル上に形成されている。
【００５５】
図１に示すように、Ｐ型ウェル２６は、配線を介して第１の電圧印加回路（第１の電圧印加部）１５に接続されている。第１の電圧印加回路１５は、Ｐ型ウェル２６の電位ＶＢ１を制御するものである。第１の電圧印加回路１５は、高電圧回路により形成されている。第１の電圧印加回路１５の高電圧回路には、高耐圧トランジスタ１１０Ｎ、１１０Ｐ（図２、図２５参照）が用いられている。図６に示すように、第１の電圧印加回路１５には、定格電圧が例えば１０Ｖである高耐圧トランジスタ（１０ＶＴｒ）が用いられている。第１の電圧印加回路１５に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐの耐圧は、例えば１２Ｖ程度である。また、第１の電圧印加回路１５に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐのゲート絶縁膜７６（図２５参照）の膜厚は、例えば１６ｎｍ程度である。
【００５６】
なお、第１の電圧印加回路１５に高耐圧トランジスタ１１０Ｎ、１１０Ｐを用いているのは、メモリセルトランジスタＭＴに書き込まれた情報を消去する際に、Ｐ型ウェル２６に高電圧を印加する必要があるためである
図２（ａ）に示すように、セクタセレクトトランジスタが形成される領域７における半導体基板２０内には、Ｎ型ウェル（Ｎ型の拡散層）２５が形成されている。Ｎ型ウェル２５内には、Ｐ型ウェル７４ＰＳが形成されている。セクタセレクトトランジスタＳＳＴは、このようなトリプルウェル上に形成されている。
【００５７】
図１に示すように、Ｐ型ウェル７４ＰＳは、配線を介して第２の電圧印加回路（第２の電圧印加部）１７に電気的に接続されている。第２の電圧印加回路１７は、Ｐ型ウェル７４ＰＳの電位ＶＢ２を制御するものである。第２の電圧印加回路１７は、低電圧回路により形成されている。第２の電圧印加回路１７の低電圧回路には、低電圧トランジスタ１１２Ｎ、１１２Ｐ（図２５参照）が用いられている。図６に示すように、第２の電圧印加回路１７には、定格電圧が例えば５Ｖである低電圧トランジスタ（５ＶＴｒ）が用いられている。第２の電圧印加回路１７に用いられている低電圧トランジスタ１１２Ｎ、１１２Ｐの耐圧は、例えば８Ｖ程度である。また、第２の電圧印加回路１７に用いられている低電圧トランジスタ１１２Ｎ、１１２Ｐのゲート絶縁膜７８（図２５参照）の膜厚は、例えば１１ｎｍ程度である。
【００５８】
次に、本実施形態による不揮発性半導体記憶装置の構造を図２乃至図５を用いて説明する。図３は、本実施形態による不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。図４は、図３のＡ−Ａ′断面図である。図５は、図３のＢ−Ｂ′断面図である。
【００５９】
半導体基板２０には、素子領域２１を画定する素子分離領域２２が形成されている。半導体基板２０としては、例えばＰ型のシリコン基板が用いられている。素子分離領域２２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。
【００６０】
図２（ａ）に示すように、メモリセルアレイ領域２における半導体基板２０内には、Ｎ型ウェル（Ｎ型の拡散層）２４が形成されている。かかるＮ型ウェル２４は、各々のセクタＳＣＴ（図１参照）毎に形成される。Ｎ型のウェル２４内には、Ｐ型ウェル２６が形成されている。Ｐ型ウェル２６は、Ｎ型ウェル２４により、半導体基板２０と電気的に分離されている。
【００６１】
Ｐ型ウェル２６上には、トンネル絶縁膜２８ａを介してフローティングゲート３０ａが形成されている。図５に示すように、フローティングゲート３０ａは、各々の素子領域２１毎に電気的に分離されている。
【００６２】
フローティングゲート３０ａ上には、絶縁膜３２ａを介してコントロールゲート３４ａが形成されている。同一の行に存在するメモリセルトランジスタＭＴのコントロールゲート３４ａは、共通接続されている。換言すれば、フローティングゲート３０上には、絶縁膜３２ａを介して、コントロールゲート３４ａを共通接続するワード線ＷＬが形成されている。
【００６３】
フローティングゲート３０ａの両側の半導体基板２０内には、Ｎ型の不純物拡散層３６ａ、３６ｃが形成されている。互いに隣接するメモリセルトランジスタＭＴのソースは、同一の不純物拡散層３６ａにより形成されている。
【００６４】
図４に示すように、フローティングゲート３０ａとコントロールゲート３４ａとを有する積層体の側壁部分には、サイドウォール絶縁膜３７が形成されている。
【００６５】
ソース領域３６ａ上、ドレイン領域３６ｃ上、コントロールゲート３４ａ上には、例えばコバルトシリサイドより成るシリサイド層３８ａ〜３８ｃがそれぞれ形成されている。ソース拡散層３６ａ上のシリサイド層３８ａは、ソース電極として機能する。ドレイン拡散層３６ｃ上のシリサイド層３８ｃは、ドレイン電極として機能する。
【００６６】
こうして、フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｃとを有するメモリセルトランジスタＭＴが、Ｐ型ウェル２６上に形成されている。
【００６７】
セクタセレクトトランジスタ形成領域７における半導体基板２０内には、Ｎ型ウェル（Ｎ型の拡散層）２５が形成されている。Ｎ型ウェル２５内には、Ｐ型ウェル７４ＰＳが形成されている。Ｐ型ウェル７４ＰＳは、Ｎ型ウェル２５により半導体基板２０と電気的に分離されている。
【００６８】
Ｐ型ウェル７４ＰＳ上には、ゲート絶縁膜７８を介してゲート電極３４ｄが形成されている。ゲート電極３４ｄの両側の半導体基板２０内には、Ｎ型の不純物拡散層であるソース／ドレイン拡散層１０４が形成されている。
【００６９】
こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０４とを有するセクタセレクトトランジスタＳＳＴが、Ｐ型ウェル７４ＰＳ上に形成されている。
【００７０】
Ｐ型ウェル７４ＰＳとＰ型ウェル２６とは、Ｎ型ウェル２４，２５により互いに電気的に分離されている。
【００７１】
図２（ａ）に示すように、セクタセレクトトランジスタＳＳＴのソース拡散層１０４とメモリセルトランジスタＭＴのドレイン拡散層３６ｃとは、ローカルビット線ＬＢＬにより電気的に接続されている。
【００７２】
また、列デコーダが形成される領域２７には、Ｐ型ウェル７４Ｐが形成されている。Ｐ型ウェル７４Ｐ上には、ゲート絶縁膜７８を介してゲート電極３４ｄが形成されている。ゲート電極３４ａの両側の半導体基板２０内には、Ｎ型の不純物拡散層であるソース／ドレイン拡散層１０４が形成されている。
【００７３】
こうして、列デコーダが形成される領域２７に、ゲート電極３４ｄとソース／ドレイン拡散層１０４とを有する低電圧Ｎチャネルトランジスタ１１２Ｎが形成されている。
【００７４】
図２（ａ）に示すように、列デコーダ１２の低電圧Ｎチャネルトランジスタ１１２Ｎのソース拡散層１０４と、セクタセレクトトランジスタＳＳＴのドレイン拡散層１０４とは、メインビット線ＭＢＬにより電気的に接続されている。低電圧Ｎチャネルトランジスタ１１２Ｎのドレイン拡散層１０４は、列デコーダ１２の内部回路（低電圧回路）に接続されている。
【００７５】
また、図２（ｂ）に示すように、半導体基板２０内には、Ｎ型ウェル（Ｎ型の拡散層）２５が形成されている。Ｎ型ウェル２５内には、Ｐ型ウェル７２Ｐが形成されている。Ｐ型ウェル７２Ｐは、Ｎ型ウェル２５により半導体基板２０と電気的に分離されている。
【００７６】
Ｐ型ウェル７２Ｐ上には、ゲート絶縁膜７６を介してゲート電極３４ｃが形成されている。ゲート電極３４ｃの両側の半導体基板２０内には、Ｎ型の不純物拡散層であるソース／ドレイン拡散層９６が形成されている。
【００７７】
こうして、ゲート電極３４ｃとソース／ドレイン拡散層９６とを有する高耐圧Ｎチャネルトランジスタ１１０Ｎが、Ｐ型ウェル７２Ｐ上に形成されている。
【００７８】
また、半導体基板２０内には、Ｎ型ウェル７２Ｎが形成されている。Ｎ型ウェル７２Ｎ上には、ゲート絶縁膜７６を介してゲート電極３４ｃが形成されている。ゲート電極３４ｃの両側の半導体基板２０内には、Ｐ型の不純物拡散層であるソース／ドレイン拡散層１００が形成されている。
【００７９】
こうして、ゲート電極３４ｃとソース／ドレイン拡散層１００とを有する高耐圧Ｐチャネルトランジスタ１１０Ｐが形成されている。
【００８０】
メモリセルトランジスタＭＴ、セクタセレクトトランジスタＳＳＴ、低電圧トランジスタ１１２Ｎ、１１２Ｐ、高耐圧トランジスタ１１０Ｎ、１１０Ｐ等が形成された半導体基板２０上には、層間絶縁膜４０が形成されている（図４、図５、図２４、図２５参照）。層間絶縁膜４０は、例えば、シリコン窒化膜１１４と、シリコン窒化膜１１４上に形成されたシリコン酸化膜１１６とにより形成されている（図２４、図２５参照）。
【００８１】
層間絶縁膜４０には、ソース電極３８ａ、ドレイン電極３８ｂにそれぞれ達するコンタクトホール４２が形成されている。
【００８２】
コンタクトホール４２内には、例えばタングステンより成る導体プラグ４４が埋め込まれている。
【００８３】
導体プラグ４４が埋め込まれた層間絶縁膜４０上には、配線（第１金属配線層）４６が形成されている。
【００８４】
配線４６が形成された層間絶縁膜４０上には、層間絶縁膜４８が形成されている。
【００８５】
層間絶縁膜４８には、配線４６に達するコンタクトホール５０が形成されている。
【００８６】
コンタクトホール５０内には、例えばタングステンより成る導体プラグ５２が埋め込まれている。
【００８７】
導体プラグ５２が埋め込まれた層間絶縁膜４８上には、配線（第２金属配線層）５４が形成されている。
【００８８】
配線５４が形成された層間絶縁膜４８上には、層間絶縁膜５６が形成されている。
【００８９】
層間絶縁膜５６には、配線５４に達するコンタクトホール５８が形成されている。
【００９０】
コンタクトホール５８内には、例えばタングステンより成る導体プラグ６０が埋め込まれている。
【００９１】
導体プラグ６０が埋め込まれた層間絶縁膜５６上には、配線（第３金属配線層）６２が形成されている。
【００９２】
（不揮発性半導体記憶装置の動作）
次に、本実施形態による不揮発性半導体記憶装置の動作方法を図７及び図８を用いて説明する。図７は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図７においてＦはフローティングを示している。
【００９３】
（読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法について図７を用いて説明する。
【００９４】
なお、ここでは、図１において破線Ａで囲まれたメモリセルＭＣと破線Ｂで囲まれたメモリセルＭＣとに書き込まれた情報を読み出す場合を例に説明する。
【００９５】
メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、各部の電位を以下のように設定する。
【００９６】
即ち、選択すべきメモリセルＭＣに接続されたセクタセレクトトランジスタＳＳＴに接続されているセクタ選択線ＳＳＬ１１の電位を、例えば１．８Ｖとする。一方、選択されたセクタ選択線ＳＳＬ１１以外のセクタ選択線ＳＳＬ１２、ＳＳＬ２１、ＳＳＬ２２の電位は、いずれも０Ｖとする。
【００９７】
また、選択すべきメモリセルＭＣに接続されたセクタセレクトトランジスタＳＳＴに接続されているメインビット線（ビット線）ＭＢＬ１、ＭＢＬ２の電位を、例えば０．５Ｖとする。
【００９８】
また、選択的すべきメモリセルＭＣに接続されたワード線ＷＬ１１の電位を、例えば４．５Ｖとする。一方、選択されたワード線ＷＬ１１以外のワード線ＷＬ１２、ＷＬ２１、ＷＬ２２の電位を、０Ｖとする。
【００９９】
Ｐ型ウェル２６の電位ＶＢ１は、いずれも０Ｖとする。また、Ｐ型ウェル７４ＰＳの電位ＶＢ２は、いずれも０Ｖとする。ソース線ＳＬの電位は、いずれも０Ｖとする。
【０１００】
本実施形態では、セクタセレクトトランジスタＳＳＴとして低電圧トランジスタが用いられているため、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際に、十分に大きな読み出し電流が得られる。十分に大きな読み出し電流が得られるため、本実施形態によれば、メモリセルトランジスタＭＴに書き込まれている情報を高速で判定することが可能となる。このため、本実施形態によれば、メモリセルトランジスタＭＴに書き込まれている情報を高速に読み出すことが可能となる。
【０１０１】
メモリセルトランジスタＭＴに情報が書き込まれている場合、即ち、メモリセルトランジスタＭＴの情報が０”の場合には、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されている。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａとドレイン拡散層３６ｃとの間に電流が流れず、選択されたメインビット線ＭＢＬには電流が流れない。この場合には、メモリセルトランジスタＭＴの情報は“０”であると判断される。
【０１０２】
一方、メモリセルトランジスタＭＴに書き込まれた情報が消去されている場合、即ち、メモリセルの情報が“１”の場合には、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａとドレイン拡散層３６ｃとの間に電流が流れ、選択されたメインビット線ＭＢＬに電流が流れる。選択されたメインビット線ＭＢＬに流れる電流は、センスアンプ１３により検出される。この場合には、メモリセルトランジスタＭＴの情報が“１”であると判断される。
【０１０３】
（書き込み方法）
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図７を用いて説明する。
【０１０４】
なお、ここでは、図１において破線Ａで囲まれたメモリセルＭＣに情報を書き込む場合を例に説明する。
【０１０５】
メモリセルトランジスタＭＴに情報を書き込む際には、各部の電位を以下のように設定する。
【０１０６】
即ち、選択すべきメモリセルＭＣに接続されたセクタセレクトトランジスタＳＳＴに接続されているセクタ選択線ＳＳＬ１１の電位を、例えば５Ｖとする。一方、選択されたセクタ選択線ＳＳＬ１１以外のセクタ選択線ＳＳＬ１２、ＳＳＬ２１、ＳＳＬ２２の電位は、いずれも０Ｖとする。
【０１０７】
また、選択すべきメモリセルＭＣに接続されたセクタセレクトトランジスタＳＳＴに接続されているメインビット線（ビット線）ＭＢＬ１の電位を、例えば４Ｖとする。一方、選択されたメインビット線ＭＢＬ１以外のメインビット線ＭＢＬ２の電位は、０Ｖとする。
【０１０８】
また、選択的すべきメモリセルＭＣに接続されたワード線ＷＬ１１の電位を、例えば９Ｖとする。一方、選択されたワード線ＷＬ１１以外のワード線ＷＬ１２、ＷＬ２１、ＷＬ２２の電位を、０Ｖとする。
【０１０９】
Ｐ型ウェル２６の電位ＶＢ１は、いずれも０Ｖとする。また、Ｐ型ウェル７４ＰＳの電位ＶＢ２は、いずれも０Ｖとする。ソース線ＳＬの電位は、いずれも０Ｖとする。
【０１１０】
各部の電位を上記のように設定すると、メモリセルトランジスタＭＴのソース拡散層３６ａとドレイン拡散層３６ｃとの間に電子が流れ、メモリセルトランジスタＭＴのフローティングゲート３０ａ内に電子が導入される。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積され、メモリセルトランジスタＭＴに情報が書き込まれることとなる。
【０１１１】
（消去方法）
次に、本実施形態による不揮発性半導体記憶装置の消去方法を図７乃至図９を用いて説明する。図８は、本実施形態による不揮発性半導体記憶装置の消去方法を示すタイムチャートである。なお、図８における破線は、０Ｖの電位を示している。図９は、本実施形態による不揮発性半導体記憶装置の消去方法を示す断面図である。
【０１１２】
メモリセルアレイに書き込まれた情報の消去は、例えばセクタＳＣＴ毎に行われる。ここでは、第１のセクタＳＣＴ１内に存在する複数のメモリセルＭＣに書き込まれた情報を一括して消去する場合を例に説明する。
【０１１３】
本実施形態では、以下のようにして、メモリセルトランジスタＭＴに書き込まれた情報を消去する。
【０１１４】
なお、メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、メインビット線ＭＢＬの電位は、常時フローティングとする。また、メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、ソース線ＳＬの電位は、常時フローティングとする。また、半導体基板２０の電位は０Ｖ（接地）とする。
【０１１５】
メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、まず、第２の電圧印加回路１７により、Ｐ型ウェル７４ＰＳの電位ＶＢ２を、第３の電位ＶＥＲＳ３に設定する。ここでは、第３の電位ＶＥＲＳ３を、例えば５Ｖとする。
【０１１６】
また、セクタ選択線ＳＳＬの電位を、第２の電位ＶＥＲＳ２に設定する。ここでは、第２の電位ＶＥＲＳ２を、例えば５Ｖとする。
【０１１７】
次に、第１の電圧印加回路１５により、Ｐ型ウェル２６の電位ＶＢ１を、第１の電位ＶＥＲＳ１に設定する。ここでは、第１の電位ＶＥＲＳ１を、例えば９Ｖとする。
【０１１８】
次に、消去の対象となる第１のセクタＳＣＴ１内のメモリセルＭＣに接続されたワード線ＷＬ１１、ＷＬ１２の電位を、例えば−９Ｖとする。一方、消去の対象ではない第２のセクタＳＣＴ２内のメモリセルＭＣに接続されたワード線ＷＬ２１、ＷＬ２２の電位を、例えばフローティングとする。
【０１１９】
ワード線ＷＬ１１、ＷＬ１２の電位を例えば−９Ｖに設定すると、メモリセルトランジスタＭＴのフローティングゲート３０ａから電荷が引き抜かれる。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない状態となり、メモリセルトランジスタＭＴの情報が消去されることとなる。
【０１２０】
上述したように、メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、Ｐ型ウェル２６の電位（第１の電位）ＶＥＲＳ１は例えば９Ｖに設定される。Ｐ型ウェル２６の電位ＶＥＲＳ１が９Ｖに設定される場合、セクタセレクトトランジスタＳＳＴのソース拡散層１０４の電位ＶＥＲＳ１′は、例えば８．５〜８．７Ｖ程度となる。ソース拡散層１０４の電位ＶＥＲＳ１′がＰ型ウェル２６に印加するバイアス電圧ＶＥＲＳ１より低くなるのは、Ｐ型ウェル２６とドレイン拡散層３６ｃとにより形成されるダイオードにより電圧降下が生じるためである。
【０１２１】
Ｐ型ウェル７４ＰＳの電位（第３の電位）ＶＥＲＳ３が例えば５Ｖの場合、セクタセレクトトランジスタＳＳＴのソース拡散層１０４とＰ型ウェル７４ＰＳとの間の電位差（ＶＥＲＳ１′−ＶＥＲＳ３）は、例えば３．５〜３．７Ｖ程度となる。セクタセレクトトランジスタＳＳＴの耐圧は、上述したように例えば８Ｖ程度であるため、セクタセレクトトランジスタＳＳＴのソース拡散層１０４とＰ型ウェル７４ＰＳとの間において破壊が生じることはない。
【０１２２】
また、セクタ選択線ＳＳＬの電位（第２の電位）ＶＥＲＳ２が例えば５Ｖの場合、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄとソース拡散層１０４との電位差（ＶＥＲＳ１′−ＶＥＲＳ２）は、例えば３．５〜３．７Ｖ程度となる。セクタセレクトトランジスタＳＳＴの耐圧は、上述したように例えば８Ｖ程度であるため、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄとソース拡散層１０４との間において破壊が生じることはない。
【０１２３】
Ｐ型ウェル７４ＰＳの電位（第３の電位）ＶＥＲＳ３が例えば５Ｖに設定される場合、列デコーダ１２に用いられている低電圧トランジスタ１１２Ｎのソース拡散層１０４の電位ＶＥＲＳ３′は、例えば４．５〜４．７Ｖ程度となる。列デコーダ１２の低電圧トランジスタ１１２Ｎのソース拡散層１０４の電位ＶＥＲＳ３′がＰ型ウェル７４ＰＳに印加するバイアス電圧ＶＥＲＳ３より低くなるのは、Ｐ型ウェル７４ＰＳとドレイン拡散層１０４とにより形成されるダイオードにより電圧降下が生じるためである。
【０１２４】
列デコーダ１２に用いられている低電圧トランジスタの耐圧は、上述したように例えば８Ｖ程度であるため、列デコーダ１２の低電圧トランジスタ１１２Ｎにおいて破壊が生じることはない。
【０１２５】
なお、各部の電位は上記に限定されるものではない。
【０１２６】
Ｐ型ウェル２６の電位（第１の電位）ＶＥＲＳ１とＰ型ウェル７４ＰＳの電位（第３の電位）ＶＥＲＳ３との差が、セクタセレクトトランジスタＳＳＴの耐圧より小さくなるように、各々の電位ＶＥＲＳ１、ＶＥＲＳ３が設定される。
【０１２７】
より厳密には、セクタセレクトトランジスタＳＳＴのソース拡散層１０４の電位ＶＥＲＳ１′とＰ型ウェル７４ＰＳの電位ＶＥＲＳ３との差が、セクタセレクトトランジスタＳＳＴの耐圧より小さくなるように、各々のバイアス電圧ＶＥＲＳ１、ＶＥＲＳ３が設定される。
【０１２８】
また、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄの電位（第２の電位）ＶＥＲＳ２とＰ型ウェル２６の電位（第１の電位）ＶＥＲＳ１との差が、セクタセレクトトランジスタＳＳＴの耐圧より小さくなるように、各々の電位ＶＥＲＳ１、ＶＥＲＳ３が設定される。
【０１２９】
より厳密には、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄの電位ＶＥＲＳ２とソース拡散層１０４の電位ＶＥＲＳ１′との差が、セクタセレクトトランジスタＳＳＴの耐圧より小さくなるように、各々の電位ＶＥＲＳ１、ＶＥＲＳ２が設定される。
【０１３０】
また、Ｐ型ウェル７４ＰＳの電位（第３の電位）ＶＥＲＳ３が、列デコーダ１２の低電圧トランジスタ１１２Ｎの耐圧より小さくなるように、Ｐ型ウェル７４ＰＳの電位ＶＥＲＳ３が設定される。
【０１３１】
より厳密には、列デコーダ１２の低電圧トランジスタ１１２Ｎのソース拡散層１０４の電位ＶＥＲＳ３′とＰ型ウェル７４Ｐの電位との差が、列デコーダ１２の低電圧トランジスタ１１２Ｎの耐圧より小さくなるように、第３の電位ＶＥＲＳ３が設定される。
【０１３２】
第１の電位ＶＥＲＳ１、第２の電位ＶＥＲＳ２及び第３の電位ＶＥＲＳ３がいずれも正である場合には、第２の電位ＶＥＲＳ２は第１の電位ＶＥＲＳ１より低く設定され、第３の電位ＶＥＲＳ３も第１の電位ＶＥＲＳ１より低く設定される。
【０１３３】
このように、本実施形態では、Ｐ型ウェル７４ＰＳとＰ型ウェル２６とがＮ型ウェル２４，２５により電気的に分離されており、かかるＰ型ウェル７４ＰＳ上にセクタセレクトトランジスタＳＳＴが形成されている。このため、本実施形態では、メモリセルトランジスタＭＴに書き込まれた情報を消去する際に、Ｐ型ウェル２６に印加される電圧と異なるバイアス電圧をＰ型ウェル７４ＰＳに印加することが可能である。このため、情報を消去する際にＰ型ウェル２６に比較的大きい電圧が印加された場合であっても、セクタセレクトトランジスタＳＳＴのソース拡散層１０４とＰ型ウェル７４ＰＳとの間の電位差を比較的小さくすることが可能となる。また、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄにバイアス電圧を印加することにより、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄとソース拡散層１０４との間の電位差を、比較的小さくすることが可能である。このため、本実施形態によれば、セクタセレクトトランジスタＳＳＴとして耐圧の比較的低い低電圧トランジスタを用いた場合であっても、消去の際にセクタセレクトトランジスタＳＳＴにおいて破壊が生じるのを防止することが可能となる。本実施形態では、セクタセレクトトランジスタＳＳＴとして低電圧トランジスタが用いることが可能であるため、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際に、十分に大きな読み出し電流が得られる。このため、本実施形態によれば、メモリセルトランジスタＭＴに書き込まれている情報を高速で判定することが可能となり、ひいては、メモリセルトランジスタＭＴに書き込まれている情報を高速に読み出すことが可能となる。
【０１３４】
なお、ここでは、メモリセルトランジスタＭＴに書き込まれた情報を消去する際に、セクタ選択線ＳＳＬの電位ＶＥＲＳ２を例えば５Ｖとする場合を例に説明したが、セクタ選択線ＳＳＬを電気的にフローティングとしてもよい。セクタセレクトトランジスタＳＳＴのゲート電極３４ｄは、セクタセレクトトランジスタＳＳＴのソース拡散層１０４及びＰ型ウェル７４ＰＳと容量結合している。このため、セクタ選択線ＳＳＬをフローティング状態とした場合には、Ｐ型ウェル７４ＰＳの電位ＶＥＲＳ３とセクタセレクトトランジスタＳＳＴのソース拡散層１０４の電位ＶＥＲＳ１′とに応じて、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄの電位が上昇する。このため、メモリセルトランジスタＭＴに書き込まれた情報を消去する際に、セクタ選択線ＳＳＬの電位をフローティングとした場合にも、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄとＰ型ウェル７４ＰＳとの間の電位差は比較的小さく維持される。また、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄとセクタセレクトトランジスタＳＳＴのソース／ドレイン拡散層１０２との間の電位差も比較的小さく維持される。このため、メモリセルトランジスタＭＴに書き込まれた情報を消去する際に、セクタ選択線ＳＳＬの電位をフローティングとした場合にも、消去の際にセクタセレクトトランジスタＳＳＴにおいて破壊が生じるのを防止することが可能である。
【０１３５】
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図１０乃至図２５を用いて説明する。図１０乃至図２５は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【０１３６】
図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１（ａ）、図２２及び図２４は、メモリセルアレイ領域（コア領域）２を示している。図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１（ａ）、図２２及び図２４の紙面左側の図は、図３のＢ−Ｂ′断面に対応している。図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１（ａ）、図２２及び図２４の紙面右側の図は、図３のＡ−Ａ′断面に対応している。
【０１３７】
図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２１（ｂ）、図２３及び図２５は、周辺回路領域４を示している。
【０１３８】
図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２１（ｂ）、図２３及び図２５の紙面左側は、高耐圧トランジスタが形成される領域６を示している。
【０１３９】
高耐圧トランジスタが形成される領域６のうちの紙面左側は高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを示している。高耐圧Ｎチャネルトランジスタが形成される領域６Ｎの紙面右側は、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを示している。
【０１４０】
高耐圧Ｐチャネルトランジスタが形成される領域６Ｐの紙面右側は、セクタセレクトトランジスタが形成される領域７を示している。
【０１４１】
図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２１（ｂ）、図２３及び図２５の紙面右側は、低電圧トランジスタが形成される領域８を示している。
【０１４２】
低電圧トランジスタが形成される領域８のうちの紙面左側は低電圧Ｎチャネルトランジスタが形成される領域８Ｎを示しており、低電圧トランジスタが形成される領域８のうちの紙面右側は低電圧Ｐチャネルトランジスタが形成される領域８Ｐを示している。
【０１４３】
まず、図１０に示すように、半導体基板２０を用意する。かかる半導体基板２０としては、例えばＰ型のシリコン基板を用意する。
【０１４４】
次に、全面に、例えば熱酸化法により、例えば膜厚１５ｎｍの熱酸化膜６４を形成する。
【０１４５】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１５０ｎｍのシリコン窒化膜６６を形成する。
【０１４６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１４７】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。かかる開口部は、シリコン窒化膜６６をパターニングするためのものである。
【０１４８】
次に、フォトレジスト膜をマスクとして、シリコン窒化膜６６をパターニングする。これにより、シリコン窒化膜より成るハードマスク６６が形成される。
【０１４９】
次に、ドライエッチングにより、ハードマスク６６をマスクとして、半導体基板２０をエッチングする。これにより、半導体基板２０に溝６８が形成される。半導体基板２０に形成する溝６８の深さは、半導体基板２０の表面から例えば４００ｎｍとする。
【０１５０】
次に、熱酸化法により、半導体基板２０のうちの露出している部分を酸化する。これにより、半導体基板２０のうちの露出している部分にシリコン酸化膜（図示せず）が形成される。
【０１５１】
次に、全面に、高密度プラズマＣＶＤ法により、例えば膜厚７００ｎｍのシリコン酸化膜２２を形成する。
【０１５２】
次に、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、シリコン窒化膜６６の表面が露出するまでシリコン酸化膜２２を研磨する。こうして、シリコン酸化膜より成る素子分離領域２２が形成される（図１１参照）。
【０１５３】
次に、素子分離領域２２を硬化させるための熱処理を行う。熱処理条件は、例えば窒素雰囲気中で９００℃、３０分とする。
【０１５４】
次に、ウエットエッチングにより、シリコン窒化膜６６を除去する。
【０１５５】
次に、図１２に示すように、熱酸化法により、半導体基板２０の表面に犠牲酸化膜６９を成長する。
【０１５６】
次に、図１３に示すように、メモリセルアレイ領域２に、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２４を形成する。また、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎにも、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２５を形成する。また、セクタセレクトトランジスタが形成される領域７にも、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２５を形成する。また、メモリセルアレイ領域２に、埋め込み拡散層２４よりも浅くＰ型のドーパント不純物を注入することにより、Ｐ型のウェル２６を形成する。また、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎに、埋め込み拡散層２５よりも浅くＰ型のドーパント不純物を注入することにより、Ｐ型のウェル７２Ｐを形成する。
【０１５７】
次に、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎに、Ｎ型の拡散層７０を枠状に形成する。かかる枠状の拡散層７０は、半導体基板２０の表面から埋め込み拡散層２５の周縁部に至るように形成する。Ｐ型のウェル７２Ｐは、埋め込み拡散層２５と拡散層７０とにより囲まれた状態となる。
【０１５８】
また、セクタセレクトトランジスタが形成される領域７にも、Ｎ型の拡散層７０を枠状に形成する。かかる枠状の拡散層７０は、半導体基板２０の表面から埋め込み拡散層２５の周縁部に至るように形成する。
【０１５９】
また、図示しないが、メモリセルアレイ領域２のＰ型のウェル２６も、埋め込み拡散層２４と枠状の拡散層７０により囲まれた状態となる。
【０１６０】
次に、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型のウェル７２Ｎを形成する。
【０１６１】
次に、メモリセルアレイ領域２に、チャネルドーピングを行う（図示せず）。
【０１６２】
次に、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎと、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐとに、チャネルドーピングを行う（図示せず）。
【０１６３】
次に、半導体基板２０の表面に存在する犠牲酸化膜６９をエッチング除去する。
【０１６４】
次に、全面に、熱酸化法により、膜厚１０ｎｍのトンネル絶縁膜２８を形成する（図１４参照）。
【０１６５】
次に、全面に、例えばＣＶＤ法により、膜厚９０ｎｍのポリシリコン膜３０を形成する。かかるポリシリコン膜３０としては、不純物がドープされたポリシリコン膜を形成する。
【０１６６】
次に、メモリセル領域２のポリシリコン膜３０をパターニングするとともに、周辺回路領域４に存在するポリシリコン膜３０をエッチング除去する。
【０１６７】
次に、全面に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とを順次積層して成る絶縁膜（ＯＮＯ膜）３２を形成する。かかる絶縁膜３２は、フローティングゲート３０ａとコントロールゲート３４ａとを絶縁するためのものである。
【０１６８】
次に、低電圧Ｎチャネルトランジスタが形成される領域８Ｎに、Ｐ型のドーパント不純物を導入することにより、Ｐ型のウェル７４Ｐを形成する。また、セクタセレクトトランジスタが形成される領域７に、Ｐ型のドーパント不純物を導入することにより、Ｐ型のウェル７４ＰＳを形成する。
【０１６９】
次に、低電圧Ｐチャネルトランジスタが形成される領域８Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型のウェル７４Ｎを形成する。
【０１７０】
次に、低電圧Ｎチャネルトランジスタが形成される領域８Ｎと、低電圧Ｐチャネルトランジスタが形成される領域８Ｐと、セクタセレクトトランジスタが形成される領域７とに、チャネルドーピングを行う（図示せず）。
【０１７１】
次に、周辺回路領域４に存在する絶縁膜（ＯＮＯ膜）３２をエッチング除去する。
【０１７２】
次に、全面に、熱酸化法により、例えば膜厚９ｎｍのゲート絶縁膜７６を形成する（図１５参照）。
【０１７３】
次に、ウエットエッチングにより、セクタセレクトトランジスタが形成される領域７及び低電圧トランジスタが形成される領域８に存在するゲート絶縁膜７６を除去する。
【０１７４】
次に、全面に、熱酸化法により、例えば膜厚１１ｎｍのゲート絶縁膜７８を形成する。これにより、セクタセレクトトランジスタが形成される領域７及び低電圧トランジスタが形成される領域８においては、例えば膜厚１１ｎｍのゲート絶縁膜７８が形成される。一方、高耐圧トランジスタが形成される領域６においては、ゲート絶縁膜７６の膜厚は例えば１６ｎｍ程度となる（図１６参照）。
【０１７５】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１８０ｎｍのポリシリコン膜３４を形成する。
【０１７６】
次に、全面に、反射防止膜８０を形成する（図１７参照）。
【０１７７】
次に、図１８に示すように、フォトリソグラフィ技術を用い、反射防止膜８０、ポリシリコン膜３４、絶縁膜３２及びポリシリコン膜３０をドライエッチングする。これにより、ポリシリコンより成るフローティングゲート３０ａと、ポリシリコンより成るコントロールゲート３４ａとを有する積層体が、メモリセルアレイ領域２内に形成される。
【０１７８】
次に、熱酸化法により、フローティングゲート３０ａの側壁部分及びコントロールゲート３４ａの側壁部分に、シリコン酸化膜（図示せず）を形成する。
【０１７９】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１８０】
次に、フォトリソグラフィ技術を用い、メモリセルアレイ領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１８１】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、フローティングゲート３０ａの両側の半導体基板２０内に、不純物拡散層３６ａ、３６ｃが形成される。この後、フォトレジスト膜を剥離する。
【０１８２】
こうして、フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｃとを有するメモリセルトランジスタＭＴが形成される。
【０１８３】
次に、熱酸化法により、フローティングゲート３０ａの側壁部分、及び、コントロールゲート３４ａの側壁部分に、シリコン酸化膜８２を形成する。
【０１８４】
次に、例えばＣＶＤ法により、膜厚５０ｎｍのシリコン窒化膜８４を形成する。
【０１８５】
次に、ドライエッチングにより、シリコン窒化膜８４を異方性エッチングすることにより、シリコン窒化膜より成るサイドウォール絶縁膜８４を形成する。この際、反射防止膜８０がエッチング除去されることとなる。
【０１８６】
次に、フォトリソグラフィ技術を用い、高耐圧トランジスタが形成される領域６と低電圧トランジスタが形成される領域８のポリシリコン膜３４をパターニングする。これにより、ポリシリコン膜３４より成る高耐圧トランジスタ１１０Ｎ、１１０Ｐのゲート電極３４ｃが形成される。また、ポリシリコン３４より成る低電圧トランジスタ１１２Ｎ、１１２Ｐのゲート電極３４ｄが形成される。また、ポリシリコン３４より成るセクタセレクトトランジスタＳＳＴのゲート電極３４ｄが形成される。
【０１８７】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１８８】
次に、フォトリソグラフィ技術を用い、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１８９】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｎチャネルトランジスタ１１０Ｎのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の低濃度拡散層８６が形成される。この後、フォトレジスト膜を剥離する。
【０１９０】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１９１】
次に、フォトリソグラフィ技術を用い、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１９２】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｐチャネルトランジスタ１１０Ｐのゲート電極３４ｃの両側の半導体基板２０内に、Ｐ型の低濃度拡散層８８が形成される。この後、フォトレジスト膜を剥離する。
【０１９３】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１９４】
次に、フォトリソグラフィ技術を用い、セクタセレクトトランジスタが形成される領域７を露出する開口部（図示せず）及び低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１９５】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の低濃度拡散層９０が形成される。低電圧Ｎチャネルトランジスタ１１２Ｎのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の低濃度拡散層９０が形成される。この後、フォトレジスト膜を剥離する。
【０１９６】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１９７】
次に、フォトリソグラフィ技術を用い、低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１９８】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｐチャネルトランジスタ１１２Ｐのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の低濃度拡散層９２が形成される。この後、フォトレジスト膜を剥離する（図１９参照）。
【０１９９】
次に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜９３を形成する。
【０２００】
次に、ドライエッチングにより、シリコン酸化膜９３を異方性エッチングする。これにより、フローティングゲート３０ａとコントロールゲート３４ａとを有する積層体の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。また、ゲート電極３４ｃ、３４ｄの側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。
【０２０１】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０２０２】
次に、フォトリソグラフィ技術を用い、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０２０３】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｎチャネルトランジスタ１１０Ｎのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の高濃度拡散層９４が形成される。Ｎ型の低濃度拡散層８６とＮ型の高濃度拡散層９４とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層９６が形成される。こうして、ゲート電極３４ｃとソース／ドレイン拡散層９６とを有する高耐圧Ｎチャネルトランジスタ１１０Ｎが形成される。高耐圧Ｎチャネルトランジスタ１１０Ｎは、高電圧回路（高耐圧回路）に用いられる。この後、フォトレジスト膜を剥離する。
【０２０４】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０２０５】
次に、フォトリソグラフィ技術を用い、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０２０６】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｐチャネルトランジスタ１１０Ｐのゲート電極３４ｃの両側の半導体基板２０内に、Ｐ型の高濃度拡散層９８が形成される。Ｐ型の低濃度拡散層８８とＰ型の高濃度拡散層９８とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１００が形成される。こうして、ゲート電極３４ｃとソース／ドレイン拡散層１００とを有する高耐圧Ｐチャネルトランジスタ１１０Ｐが形成される。高耐圧Ｐチャネルトランジスタ１１０Ｐは、高電圧回路（高耐圧回路）に用いられる。この後、フォトレジスト膜を剥離する。
【０２０７】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０２０８】
次に、フォトリソグラフィ技術を用い、セクタセレクトトランジスタが形成される領域７を露出する開口部（図示せず）及び低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０２０９】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の高濃度拡散層１０２が形成される。また、低電圧Ｎチャネルトランジスタ１１２Ｎのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の高濃度拡散層１０２が形成される。Ｎ型の低濃度拡散層９０とＮ型の高濃度拡散層１０２とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層１０４が形成される。こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０４とを有するセクタセレクトトランジスタＳＳＴが形成される。また、ゲート電極３４ｄとソース／ドレイン拡散層１０４とを有する低電圧Ｎチャネルトランジスタ１１２Ｎが形成される。低電圧Ｎチャネルトランジスタ１１２Ｎは、低電圧回路に用いられる。この後、フォトレジスト膜を剥離する。
【０２１０】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０２１１】
次に、フォトリソグラフィ技術を用い、低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０２１２】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｐチャネルトランジスタ１１２Ｐのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の高濃度拡散層１０６が形成される。Ｐ型の低濃度拡散層９２とＰ型の高濃度拡散層１０６とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１０８が形成される。こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０８とを有する低電圧Ｐチャネルトランジスタ１１２Ｐが形成される。低電圧Ｐチャネルトランジスタ１１２Ｐは、低電圧回路に用いられる。この後、フォトレジスト膜を剥離する（図２０参照）。
【０２１３】
次に、例えばスパッタリング法により、全面に、例えば膜厚１０ｎｍのコバルト膜を形成する。
【０２１４】
次に、熱処理を行うことにより、半導体基板２０の表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、コントロールゲート３４ｃの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ポリシリコン膜３４ｄの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ゲート電極３４ｃ、３４ｄの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。こうして、ソース／ドレイン拡散層３６ａ、３６ｃ上にコバルトシリサイド膜３８ａ、３８ｂが形成される。また、コントロールゲート３４ａ上にコバルトシリサイド膜３８ｃが形成される。また、ソース／ドレイン拡散層９６、１００、１０４、１０８上にコバルトシリサイド膜３８ｅが形成される。また、ゲート電極３４ｃ、３４ｄ上にコバルトシリサイド膜３８ｆが形成される。
【０２１５】
次に、未反応のコバルト膜をエッチング除去する。
【０２１６】
メモリセルトランジスタＭＴのソース拡散層３６ａ上に形成されたコバルトシリサイド膜３８ａは、ソース電極として機能する。また、メモリセルトランジスタＭＴのドレイン拡散層３６ｃ上に形成されたコバルトシリサイド膜３８ｂは、ドレイン電極として機能する。
【０２１７】
高耐圧トランジスタ１１０Ｎ、１１０Ｐのソース／ドレイン拡散層９６、１００上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する。
【０２１８】
セクタセレクトトランジスタＳＳＴのソース／ドレイン拡散層１０４上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する。
【０２１９】
低電圧トランジスタ１１２Ｎ、１１２Ｐのソース／ドレイン拡散層１０４、１０８上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する（図２１参照）。
【０２２０】
次に、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン窒化膜１１４を形成する。シリコン窒化膜１１４は、エッチングストッパとして機能するものである。
【０２２１】
次に、全面に、ＣＶＤ法により、膜厚１．６μｍのシリコン酸化膜１１６を形成する。こうして、シリコン窒化膜１１４とシリコン酸化膜１１６とから成る層間絶縁膜４０が形成される。
【０２２２】
次に、ＣＭＰ法により、層間絶縁膜４０の表面を平坦化する。
【０２２３】
次に、フォトリソグラフィ技術を用い、ソース／ドレイン電極３８ａ、３８ｂに達するコンタクトホール４２、コバルトシリサイド膜３８ｅに達するコンタクトホール４２、及び、コバルトシリサイド膜３８ｆに達するコンタクトホール４２を形成する。
【０２２４】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０２２５】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜４４を形成する。
【０２２６】
次に、ＣＭＰ法により、層間絶縁膜４０の表面が露出するまでタングステン膜４４及びバリア膜を研磨する。こうして、コンタクトホール４２内に、例えばタングステンより成る導体プラグ４４が埋め込まれる。
【０２２７】
次に、例えばスパッタリング法により、導体プラグ４４が埋め込まれた層間絶縁膜４０上に、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜及びＴｉＮ膜を順次積層して成る積層膜４６を形成する。
【０２２８】
次に、フォトリソグラフィ技術を用い、積層膜４６をパターニングする。これにより、積層膜より成る配線（第１金属配線層）４６が形成される（図２２及び図２３参照）。
【０２２９】
次に、図２４及び図２５に示すように、例えば高密度プラズマＣＶＤ法により、膜厚７００ｎｍのシリコン酸化膜１１８を形成する。
【０２３０】
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２０を形成する。シリコン酸化膜１１８とシリコン酸化膜１２０とにより層間絶縁膜４８が形成される。
【０２３１】
次に、フォトリソグラフィ技術を用い、配線４６に達するコンタクトホール５０を層間絶縁膜４８に形成する。
【０２３２】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０２３３】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜５２を形成する。
【０２３４】
次に、ＣＭＰ法により、層間絶縁膜４８の表面が露出するまでタングステン膜５２及びバリア膜を研磨する。こうして、コンタクトホール５０内に、例えばタングステンより成る導体プラグ５２が埋め込まれる。
【０２３５】
次に、例えばスパッタリング法により、導体プラグ５２が埋め込まれた層間絶縁膜４８上に、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜及びＴｉＮ膜を順次積層して成る積層膜５４を形成する。
【０２３６】
次に、フォトリソグラフィ技術を用い、積層膜５４をパターニングする。これにより、積層膜より成る配線（第２金属配線層）５４が形成される。
【０２３７】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１２２を形成する。
【０２３８】
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２４を形成する。シリコン酸化膜１２２とシリコン酸化膜１２４とにより層間絶縁膜５６が形成される。
【０２３９】
次に、フォトリソグラフィ技術を用い、配線５４に達するコンタクトホール５８を層間絶縁膜５６に形成する。
【０２４０】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０２４１】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜６０を形成する。
【０２４２】
次に、ＣＭＰ法により、層間絶縁膜５６の表面が露出するまでタングステン膜６０及びバリア膜を研磨する。こうして、コンタクトホール５８内に、例えばタングステンより成る導体プラグ６０が埋め込まれる。
【０２４３】
次に、例えばスパッタリング法により、導体プラグ６０が埋め込まれた層間絶縁膜５６上に、積層膜６２を形成する。
【０２４４】
次に、フォトリソグラフィ技術を用い、積層膜６２をパターニングする。これにより、積層膜より成る配線（第３金属配線層）６２が形成される。
【０２４５】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１２６を形成する。
【０２４６】
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２８を形成する。シリコン酸化膜１２６とシリコン酸化膜１２８とにより層間絶縁膜１３０が形成される。
【０２４７】
次に、フォトリソグラフィ技術を用い、配線６２に達するコンタクトホール１３２を層間絶縁膜１３０に形成する。
【０２４８】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０２４９】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜１３４を形成する。
【０２５０】
次に、ＣＭＰ法により、層間絶縁膜１３０の表面が露出するまでタングステン膜１３４及びバリア膜を研磨する。こうして、コンタクトホール１３２内に、例えばタングステンより成る導体プラグ（図示せず）１３４が埋め込まれる。
【０２５１】
次に、例えばスパッタリング法により、導体プラグ１３４が埋め込まれた層間絶縁膜１３０上に、積層膜１３６を形成する。
【０２５２】
次に、フォトリソグラフィ技術を用い、積層膜１３６をパターニングする。これにより、積層膜より成る配線（第４金属配線層）１３６が形成される。
【０２５３】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１３８を形成する。
【０２５４】
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１４０を形成する。シリコン酸化膜１３８とシリコン酸化膜１４０とにより層間絶縁膜１４２が形成される。
【０２５５】
次に、フォトリソグラフィ技術を用い、配線１３６に達するコンタクトホール１４３を層間絶縁膜１４２に形成する。
【０２５６】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０２５７】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜１４６を形成する。
【０２５８】
次に、ＣＭＰ法により、層間絶縁膜１４２の表面が露出するまでタングステン膜１４６及びバリア膜を研磨する。こうして、コンタクトホール１４３内に、例えばタングステンより成る導体プラグ１４４が埋め込まれる。
【０２５９】
次に、例えばスパッタリング法により、導体プラグ１４４が埋め込まれた層間絶縁膜１４２上に、積層膜１４５を形成する。
【０２６０】
次に、フォトリソグラフィ技術を用い、積層膜１４５をパターニングする。これにより、積層膜より成る配線（第５金属配線層）１４５が形成される。
【０２６１】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１４６を形成する。
【０２６２】
次に、プラズマＣＶＤ法により、膜厚１μｍのシリコン窒化膜１４８を形成する。
【０２６３】
こうして本実施形態による不揮発性半導体記憶装置が製造される。
【０２６４】
（変形例）
次に、本実施形態の変形例による不揮発性半導体記憶装置について図２６を用いて説明する。図２６は、本変形例による不揮発性半導体記憶装置を示す断面図である。
【０２６５】
本変形例による不揮発性半導体記憶装置は、メモリセルアレイ領域２におけるＮ型ウェル（Ｎ型の拡散層）とセクタセレクトトランジスタ形成領域７におけるＮ型ウェル（Ｎ型の拡散層）とが一体に形成されていることに主な特徴がある。
【０２６６】
図２６に示すように、メモリセルアレイ領域２及びセクタセレクトトランジスタ形成領域７には、Ｎ型ウェル（Ｎ型の拡散層）２４ａが形成されている。かかるＮ型ウェル２４ａは、各々のセクタＳＣＴ毎に形成されている。
【０２６７】
メモリセルアレイ領域２におけるＮ型ウェル２４ａ内には、Ｐ型ウェル２６が形成されている。
【０２６８】
セクタセレクトトランジスタ形成領域７におけるＮ型ウェル２４ａ内には、Ｐ型ウェル７４ＰＳが形成されている。
【０２６９】
Ｐ型ウェル７４ＰＳとＰ型ウェル２６とは、Ｎ型ウェル２４ａにより電気的に分離されている。
【０２７０】
このように、メモリセルアレイ領域２におけるＮ型ウェル２４ａとセクタセレクトトランジスタ形成領域７におけるＮ型ウェル２４ａとが一体に形成されていてもよい。
【０２７１】
［第２実施形態］
第２実施形態による不揮発性半導体記憶装置及びその読み出し方法、書き込み方法、消去方法、並びに、その不揮発性半導体記憶装置の製造方法を図２７乃至図５５を用いて説明する。図１乃至図２６に示す第１実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２７２】
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図２７乃至図３６を用いて説明する。図２７は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図２８は、本実施形態による不揮発性半導体記憶装置の断面図である。
【０２７３】
図２７に示すように、選択トランジスタＳＴと、選択トランジスタＳＴに接続されたメモリセルトランジスタＭＴとによりメモリセルＭＣが形成されている。選択トランジスタＳＴのソースは、メモリセルトランジスタＭＴのドレインに接続されている。より具体的には、選択トランジスタＳＴのソースとメモリセルトランジスタＭＴのドレインとは、１つの不純物拡散層３６ｂにより一体に形成されている（図２８参照）。
【０２７４】
同一の列に存在する複数の選択トランジスタＳＴのドレインは、ローカルビット線ＬＢＬにより共通接続されている。
【０２７５】
同一の行に存在する複数のメモリセルトランジスタＭＴのコントロールゲートは、第１のワード線ＣＧにより共通接続されている。
【０２７６】
なお、図２７においては、複数の第１のワード線ＣＧのうちの第１のワード線ＣＧ１１、ＣＧ１２、ＣＧ２１、ＣＧ２２が示されている。
【０２７７】
同一の行に存在する複数の選択トランジスタＳＴのセレクトゲートは、第２のワード線ＳＧにより共通接続されている。
【０２７８】
なお、図２７においては、複数の第２のワード線ＳＧのうちの第２のワード線ＳＧ１１、ＳＧ１２、ＳＧ２１、ＳＧ２２が示されている。
【０２７９】
同一の行に存在する複数のメモリセルトランジスタＭＴのソースは、ソース線ＳＬにより共通接続されている。互いに隣接する行のメモリセルトランジスタＭＴのソースは、共通のソース線ＳＬにより接続されている。
【０２８０】
なお、図２７においては、複数のソース線ＳＬのうちのソース線ＳＬ１１、ＳＬ２１が示されている。
【０２８１】
各々のセクタには、複数のセクタセレクトトランジスタ（セクタ選択トランジスタ）ＳＳＴが設けられている。セクタセレクトトランジスタＳＳＴとしては、耐圧が比較的低い低電圧トランジスタが用いられている。
【０２８２】
図３３は、各々の構成要素に使用されているトランジスタの種別、トランジスタの耐圧及びトランジスタのゲート絶縁膜の膜厚を示す図である。
【０２８３】
図３３に示すように、セクタセレクトトランジスタＳＳＴとしては、定格電圧が例えば３Ｖである低電圧トランジスタ（３ＶＴｒ）が用いられている。セクタセレクトトランジスタＳＳＴの耐圧は、例えば６Ｖ程度である。また、セクタセレクトトランジスタＳＳＴのゲート絶縁膜７７の膜厚は、例えば６ｎｍ程度である。セクタセレクトトランジスタＳＳＴのゲート絶縁膜７７は、後述する第２の低電圧トランジスタ１１３Ｎ、１１３Ｐ（図５５参照）と同一のゲート絶縁膜により形成されている。このため、セクタセレクトトランジスタＳＳＴのゲート絶縁膜７７の膜厚は、第２の低電圧トランジスタ１１３Ｎ、１１３Ｐの膜厚と等しくなっている。
【０２８４】
セクタセレクトトランジスタＳＳＴは、高耐圧トランジスタ１１０Ｎ、１１０Ｐ（図５４参照）と比較して、ゲート長が短く、ゲート絶縁膜７７の膜厚が薄く、駆動電流が大きい。本実施形態では、セクタセレクトトランジスタＳＳＴとして低電圧トランジスタが用いられているため、大きな読み出し電流を得ることができる。このため、本実施形態では、メモリセルトランジスタＭＴに書き込まれた情報を高速で判定することができ、ひいては、高速な読み出しを実現することが可能である。
【０２８５】
同一の列に存在する複数のメモリセルトランジスタＭＴのドレインを共通接続するローカルビット線ＬＢＬは、セクタセレクトトランジスタ（セクタ選択トランジスタ）ＳＳＴのソースにそれぞれ接続されている。
【０２８６】
同一の列に存在する複数のセクタセレクトトランジスタＳＳＴのドレインは、メインビット線（ビット線、グローバルビット線）ＭＢＬにより共通接続されている。各々のローカルビット線ＬＢＬは、セクタセレクトトランジスタＳＳＴを介してメインビット線ＭＢＬに電気的に接続されている。
【０２８７】
なお、図２７においては、複数のメインビット線ＭＢＬのうちのメインビット線ＭＢＬ１、ＭＢＬ２が示されている。
【０２８８】
セクタセレクトトランジスタＳＳＴのゲートは、セクタセレクト線（セクタ選択線）ＳＳＬにより共通接続されている。なお、図２７においては、複数のセクタセレクト線ＳＳＬのうちのセクタセレクト線ＳＳＬ１１、ＳＳＬ１２、ＳＳＬ２１、ＳＳＬ２２を示している。
【０２８９】
セクタセレクトトランジスタＳＳＴのドレインを共通接続する複数のメインビット線ＭＢＬは、電圧緩衝トランジスタ（保護トランジスタ）ＢＴのソースに接続されている。電圧緩衝トランジスタＢＴのドレインは、列デコーダ１２に接続されている。
【０２９０】
電圧緩衝トランジスタＢＴとしては、第１の低電圧トランジスタ（低耐圧トランジスタ）が用いられている。図３３に示すように、電圧緩衝トランジスタＢＴとしては、定格電圧が例えば１．８Ｖである第１の低電圧トランジスタ（１．８ＶＴｒ）が用いられている。電圧緩衝トランジスタＢＴの耐圧は、例えば３Ｖ程度である。また、電圧緩衝トランジスタＢＴのゲート絶縁膜７９（図５５参照）の膜厚は、例えば３ｎｍ程度である。
【０２９１】
図２８（ａ）に示すように、各々のセクタＳＣＴにおける電圧緩衝トランジスタ形成領域１１には、半導体基板２０内に形成されたＮ型ウェル（Ｎ型の拡散層）２５と、Ｎ型ウェル２５内に形成されたＰ型ウェル７４ＰＢとが形成されている。電圧緩衝トランジスタＢＴは、このようなトリプルウェル上に形成されている。
【０２９２】
列デコーダ１２は、セクタセレクトトランジスタＳＳＴのドレインを共通接続する複数のメインビット線ＭＢＬの電位を制御するものである。列デコーダ１２は、比較的低い電圧で動作する低電圧回路により形成されている。
【０２９３】
列デコーダ１２の低電圧回路には、第１の低電圧トランジスタ１１１Ｎ、１１１Ｐ（図５５参照）が用いられている。第１の低電圧トランジスタ１１１Ｎ、１１１Ｐは、後述する第２の低電圧トランジスタ１１３Ｎ、１１３Ｐより定格電圧の低いトランジスタである。第１の低電圧トランジスタ１１１Ｎ、１１１Ｐは、第２の低電圧トランジスタ１１３Ｎ、１１３Ｐと比較して、ゲート絶縁膜７９の膜厚が薄い。図３３に示すように、列デコーダ１２には、定格電圧が例えば１．８Ｖである第１の低電圧トランジスタ（１．８ＶＴｒ）が用いられている。行デコーダ１２に用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐの耐圧は、例えば３Ｖ程度である。また、列デコーダ１２に用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐのゲート絶縁膜７９の膜厚は、例えば３ｎｍ程度である。列デコーダ１２に第１の低電圧トランジスタ１１１Ｎ、１１１Ｐを用いているのは、メモリセルトランジスタＭＴに書き込まれた情報を高速で読み出すのを可能とするためである。
【０２９４】
列デコーダ１２には、メインビット線ＭＢＬに流れる電流を検出するセンスアンプ１３が接続されている。
【０２９５】
図３３に示すように、センスアンプ１３には、定格電圧が例えば１．８Ｖである第１の低電圧トランジスタ（１．８ＶＴｒ）が用いられている。センスアンプ１３に用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐの耐圧は、例えば３Ｖ程度である。また、センスアンプ１３に用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐのゲート絶縁膜７９の膜厚は、例えば３ｎｍ程度である。
【０２９６】
メモリセルトランジスタＭＴのコントロールゲートを共通接続する複数の第１のワード線ＣＧは、第１の行デコーダ１４に接続されている。第１の行デコーダ１４は、メモリセルトランジスタＭＴのコントロールゲート３４ａを共通接続する複数の第１のワード線ＣＧの電位をそれぞれ制御するものである。第１の行デコーダ１４は、高電圧回路により形成されている。第１の行デコーダ１４の高電圧回路には、高電圧トランジスタ１１０Ｎ、１１０Ｐ（図２８，図５４参照）が用いられている。図３３に示すように、第１の行デコーダ１４には、定格電圧が例えば１０Ｖである高耐圧トランジスタ（１０ＶＴｒ）が用いられている。第１の行デコーダ１４に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐの耐圧は、例えば１２Ｖ程度である。また、第１の行デコーダ１４に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐのゲート絶縁膜７６の膜厚は、例えば１６ｎｍ程度である。
【０２９７】
なお、第１の行デコーダ１４に高耐圧トランジスタ１１０Ｎ、１１０Ｐを用いているのは、メモリセルトランジスタＭＴに情報を書き込む際や情報を消去する際に、ワード線ＷＬに高電圧を印加する必要があるためである。
【０２９８】
選択トランジスタＳＴのセレクトゲート３０ｂを共通接続する複数の第２のワード線ＳＧは、第２の行デコーダ１６に接続されている。第２の行デコーダ１６は、複数の第２のワード線ＳＧの電位をそれぞれ制御するものである。第２の行デコーダ１６は、低電圧回路により形成されている。第２の行デコーダ１６の低電圧回路には、第１の低電圧トランジスタ１１１Ｎ、１１１Ｐが用いられている。図３３に示すように、第２の行デコーダ１６には、定格電圧が例えば１．８Ｖである低電圧トランジスタ（１．８ＶＴｒ）が用いられている。第２の行デコーダ１６に用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐの耐圧は、例えば３Ｖ程度である。また、第２の行デコーダ１６に用いられている第１の低耐圧トランジスタ１１１Ｎ、１１１Ｐのゲート絶縁膜７９の膜厚は、例えば３ｎｍ程度である。
【０２９９】
メモリセルトランジスタＭＴのソースを共通接続するソース線ＳＬは、第３の行デコーダ１８に接続されている。第３の行デコーダ１８は、複数のソース線ＳＬの電位をそれぞれ制御するものである。第３の行デコーダ１８は、高電圧回路により形成されている。第３の行デコーダ１８の高電圧回路には、高電圧トランジスタ１１０Ｎ、１１０Ｐが用いられている。図３３に示すように、第３の行デコーダ１８には、定格電圧が例えば１０Ｖである高耐圧トランジスタ（１０ＶＴｒ）が用いられている。第３の行デコーダ１８に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐの耐圧は、例えば１２Ｖ程度である。また、第３の行デコーダ１８に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐのゲート絶縁膜７６の膜厚は、例えば１６ｎｍ程度である。
【０３００】
セクタセレクトトランジスタＳＳＴのゲートを共通接続する複数のセクタセレクト線ＳＳＬは、第１の制御回路（第１の制御部）２３に接続されている。第１の制御回路２３は、複数のセクタセレクト線ＳＳＬの電位を制御するものである。第１の制御回路２３は、比較的低い電圧で動作する低電圧回路により形成されている。
【０３０１】
第１の制御回路２３の低電圧回路には、第２の低電圧トランジスタ（第２の低耐圧トランジスタ）１１３Ｎ、１１３Ｐ（図５５参照）が用いられている。図３３に示すように、第１の制御回路２３には、定格電圧が例えば３Ｖである第２の低電圧トランジスタ（３ＶＴｒ）が用いられている。第１の制御回路２３に用いられている第２の低電圧トランジスタ１１３Ｎ、１１３Ｐの耐圧は、例えば６Ｖ程度である。また、第１の制御回路２３に用いられている第２の低電圧トランジスタ１１３Ｎ、１１３Ｐのゲート絶縁膜７７の膜厚は、例えば６ｎｍ程度である。
【０３０２】
電圧緩衝トランジスタＢＴのゲートＢＧは、第２の制御回路２９に電気的に接続されている。第２の制御回路２９は、電圧緩衝トランジスタのゲートＢＧの電位を制御するものである。第２の制御回路２９は、比較的低い電圧で動作する低電圧回路により形成されている。
【０３０３】
第２の制御回路２９の低電圧回路には、第２の低電圧トランジスタ（第２の低耐圧トランジスタ）１１３Ｎ、１１３Ｐが用いられている。図３３に示すように、第２の制御回路２９には、定格電圧が例えば３Ｖである第２の低電圧トランジスタ（３ＶＴｒ）が用いられている。第２の制御回路２９に用いられている第２の低電圧トランジスタ１１３Ｎ、１１３Ｐの耐圧は、例えば６Ｖ程度である。また、第２の制御回路２９に用いられている第２の低電圧トランジスタ１１３Ｎ、１１３Ｐのゲート絶縁膜７７の膜厚は、例えば６ｎｍ程度である。
【０３０４】
各々のＰ型ウェル２６は、第１の電圧印加回路１５に電気的に接続されている。第１の電圧印加回路１５は、Ｐ型ウェル２６の電位ＶＢ１を制御するものである。第１の電圧印加回路１５は、高電圧回路により形成されている。第１の電圧印加回路１５の高電圧回路には、高耐圧トランジスタ１１０Ｎ、１１０Ｐが用いられている。図３３に示すように、第１の電圧印加回路１５には、定格電圧が例えば１０Ｖである高耐圧トランジスタ（１０ＶＴｒ）が用いられている。第１の電圧印加回路１５に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐの耐圧は、例えば１２Ｖ程度である。また、第１の電圧印加回路１５に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐのゲート絶縁膜７６の膜厚は、例えば１６ｎｍ程度である。
【０３０５】
なお、第１の電圧印加回路１５に高耐圧トランジスタ１１０Ｎ、１１０Ｐを用いているのは、メモリセルトランジスタＭＴに書き込まれた情報を消去する際に、Ｐ型ウェル２６に高電圧を印加する必要があるためである。
【０３０６】
各々のＰ型ウェル７４ＰＳは、第２の電圧印加回路１７に電気的に接続されている。第２の電圧印加回路１７は、Ｐ型ウェル７４ＰＳの電位ＶＢ２を制御するものである。第２の電圧印加回路１７は、高電圧回路により形成されている。第２の電圧印加回路１７の高電圧回路には、高耐圧トランジスタ１１０Ｎ、１１０Ｐが用いられている。具体的には、図３３に示すように、第２の電圧印加回路１７には、定格電圧が例えば１０Ｖである高耐圧トランジスタ（１０ＶＴｒ）が用いられている。第２の電圧印加回路１７に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐの耐圧は、例えば１２Ｖ程度である。また、第２の電圧印加回路１７に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐのゲート絶縁膜７６の膜厚は、例えば１６ｎｍ程度である。
【０３０７】
Ｐ型ウェル７４ＰＢは、第３の電圧印加回路（第３の電圧印加部）１９に電気的に接続されている。第３の電圧印加回路１９は、Ｐ型ウェル７４ＰＢの電位ＶＢ３を制御するものである。第３の電圧印加回路１９は、低電圧回路により形成されている。第３の電圧印加回路１９の低電圧回路には、第２の低電圧トランジスタが用いられている。具体的には、図３３に示すように、第３の電圧印加回路１９には、定格電圧が例えば３Ｖである第２の低電圧トランジスタ（３ＶＴｒ）１１３Ｎ，１１３Ｐが用いられている。第３の電圧印加回路１９に用いられている第２の低電圧トランジスタ１１３Ｎ、１１３Ｐの耐圧は、例えば６Ｖ程度である。また、第３の電圧印加回路１９に用いられている第２の低電圧トランジスタ１１３Ｎ、１１３Ｐのゲート絶縁膜７７の膜厚は、例えば６ｎｍ程度である。
【０３０８】
次に、本実施形態による不揮発性半導体記憶装置の構造を図２８乃至図３２を用いて説明する。図２９は、本実施形態による不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。図３０は、図２９のＣ−Ｃ′断面図である。図３１は、図２９のＤ−Ｄ′断面図である。図３２は、図２９のＥ−Ｅ′断面図である。
【０３０９】
図２８（ａ）に示すように、メモリセルアレイ領域２における半導体基板２０内には、Ｎ型ウェル（Ｎ型の拡散層）２４が形成されている。かかるＮ型ウェル２４は、各々のセクタＳＣＴ（図２７参照）毎に形成される。Ｎ型ウェル２４内には、Ｐ型ウェル２６が形成されている。Ｐ型ウェル２６は、Ｎ型ウェル２４により、半導体基板２０と電気的に分離されている。このように、メモリセルアレイ領域２には、トリプルウェルが形成されている。
【０３１０】
Ｐ型ウェル２６上には、トンネル絶縁膜２８ａを介してフローティングゲート３０ａが形成されている。フローティングゲート３０ａは、各々の素子領域２１毎に電気的に分離されている（図３２参照）。
【０３１１】
フローティングゲート３０ａ上には、絶縁膜３２ａを介してコントロールゲート３４ａが形成されている。同一の行に存在するメモリセルトランジスタＭＴのコントロールゲート３４ａは、共通接続されている。換言すれば、フローティングゲート３０上には、絶縁膜３２を介して、コントロールゲート３４ａを共通接続する第１のワード線ＣＧが形成されている。
【０３１２】
Ｐ型ウェル２６上には、フローティングゲート３０ａと並行して、選択トランジスタＳＴのセレクトゲート３０ｂが形成されている。同一の行に存在する選択トランジスタＳＴのセレクトゲート３０ｂは、共通接続されている。換言すれば、半導体基板２０上には、ゲート絶縁膜２８ｂを介して、セレクトゲート３０ｂを共通接続する第２のワード線ＳＧが形成されている。選択トランジスタＳＴのゲート絶縁膜２８ｂの膜厚は、メモリセルトランジスタＭＴのトンネル絶縁膜２８ａの膜厚と等しくなっている。
【０３１３】
セレクトゲート３０ｂ上には、絶縁膜３２ｂを介して、ポリシリコン層（導電層）３４ｂが形成されている。
【０３１４】
フローティングゲート３０ａの両側の半導体基板２０内、及び、セレクトゲート３０ｂの両側の半導体基板２０内には、Ｎ型の不純物拡散層３６ａ、３６ｂ、３６ｃが形成されている。互いに隣接するメモリセルトランジスタＭＴのソースは、同一の不純物拡散層３６ａにより形成されている。メモリセルトランジスタＭＴのドレインを構成する不純物拡散層３６ｂと選択トランジスタＳＴのソースを構成する不純物拡散層３６ｂとは、同一の不純物拡散層３６ｂにより形成されている。
【０３１５】
フローティングゲート３０ａとコントロールゲート３４ａとを有する積層体の側壁部分には、サイドウォール絶縁膜３７が形成されている。
【０３１６】
また、セレクトゲート３０ｂとポリシリコン層３４ｂとを有する積層体の側壁部分には、サイドウォール絶縁膜３７が形成されている。
【０３１７】
メモリセルトランジスタＭＴのソース領域３６ａ上、選択トランジスタＳＴのドレイン領域３６ｃ上、コントロールゲート３４ａの上部、及び、ポリシリコン層３４ｂの上部には、例えばコバルトシリサイドより成るシリサイド層３８ａ〜３８ｄがそれぞれ形成されている。ソース電極３６ａ上のシリサイド層３８ａは、ソース電極として機能する。ドレイン電極３６ｃ上のシリサイド層３８ｃは、ドレイン電極として機能する。
【０３１８】
こうして、フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｂとを有するメモリセルトランジスタＭＴがＰ型ウェル２６上に形成されている。
【０３１９】
また、セレクトゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴがＰ型ウェル２６上に形成されている。
【０３２０】
こうして、本実施形態による不揮発性半導体記憶装置のメモリセルアレイが形成されている。
【０３２１】
セクタセレクトトランジスタ形成領域７における半導体基板２０内には、Ｎ型ウェル（Ｎ型の拡散層）２５が形成されている。Ｎ型ウェル２５内には、Ｐ型ウェル７４ＰＳが形成されている。Ｐ型ウェル７４ＰＳは、Ｎ型ウェル２５により半導体基板２０と電気的に分離されている。
【０３２２】
Ｐ型ウェル７４ＰＳ上には、ゲート絶縁膜７７を介してゲート電極３４ｄが形成されている。ゲート電極３４ｄの両側の半導体基板２０内には、Ｎ型の不純物拡散層であるソース／ドレイン拡散層１０４が形成されている。
【０３２３】
こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０４とを有するセクタセレクトトランジスタＳＳＴが、Ｐ型ウェル７４ＰＳ上に形成されている。
【０３２４】
Ｐ型ウェル７４ＰＳとＰ型ウェル２６とは、Ｎ型ウェル２４，２５により互いに電気的に分離されている。
【０３２５】
セクタセレクトトランジスタＳＳＴのソース拡散層１０４とメモリセルトランジスタＭＴのドレイン拡散層３６ｃとは、ローカルビット線ＬＢＬにより電気的に接続されている。
【０３２６】
また、電圧緩衝トランジスタが形成される領域１１には、Ｎ型ウェル（Ｎ型の拡散層）２５が形成されている。Ｎ型ウェル２５内には、Ｐ型ウェル７４ＰＢが形成されている。Ｐ型ウェル７４ＰＢは、Ｎ型ウェル２５により半導体基板２０と電気的に分離されている。
【０３２７】
Ｐ型ウェル７４ＰＢ上には、ゲート絶縁膜７９を介してゲート電極３４ｄが形成されている。ゲート電極３４ｄの両側の半導体基板２０内には、Ｎ型の不純物拡散層であるソース／ドレイン拡散層１０４が形成されている。
【０３２８】
こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０４とを有する電圧緩衝トランジスタＢＴが、Ｐ型ウェル７４ＰＢ上に形成されている。
【０３２９】
Ｐ型ウェル７４ＰＢとＰ型ウェル７４ＰＳとＰ型ウェル２６とは、Ｎ型ウェル２４，２５により互いに電気的に分離されている。
【０３３０】
電圧緩衝トランジスタＢＴのソース拡散層１０４とセクタセレクトトランジスタＳＳＴのドレイン拡散層１０４とは、メインビット線（配線）ＭＢＬにより電気的に接続されている。
【０３３１】
また、列デコーダが形成される領域２７には、Ｐ型ウェル７４Ｐが形成されている。Ｐ型ウェル７４Ｐ上には、ゲート絶縁膜７９を介してゲート電極３４ｄが形成されている。ゲート電極３４ａの両側の半導体基板２０内には、Ｎ型の不純物拡散層であるソース／ドレイン拡散層１０４が形成されている。
【０３３２】
こうして、列デコーダが形成される領域２７には、ゲート電極３４ｄとソース／ドレイン拡散層１０４とを有する第１の低電圧トランジスタ（第１の低電圧Ｎチャネルトランジスタ）１１１Ｎが形成されている。
【０３３３】
列デコーダ１２に用いられている第１の低電圧トランジスタ１１１Ｎのソース拡散層１０４と電圧緩衝トランジスタＢＴのドレイン拡散層１０４とは、メインビット線（配線）ＭＢＬにより電気的に接続されている。列デコーダ１２の低電圧Ｎチャネルトランジスタ１１１Ｎのソース拡散層１０４は、列デコーダ１２の内部回路（低電圧回路）に接続されている。
【０３３４】
また、図２８（ｂ）に示すように、半導体基板２０内には、Ｎ型ウェル（Ｎ型の拡散層）２５が形成されている。Ｎ型ウェル２５内には、Ｐ型ウェル７２Ｐが形成されている。Ｐ型ウェル７２Ｐは、Ｎ型ウェル２５により半導体基板２０と電気的に分離されている。
【０３３５】
Ｐ型ウェル７２Ｐ上には、ゲート絶縁膜７６を介してゲート電極３４ｃが形成されている。ゲート電極３４ｃの両側の半導体基板２０内には、Ｎ型の不純物拡散層であるソース／ドレイン拡散層９６が形成されている。
【０３３６】
こうして、ゲート電極３４ｃとソース／ドレイン拡散層９６とを有する高耐圧Ｎチャネルトランジスタ１１０Ｎが、Ｐ型ウェル７２Ｐ上に形成されている。
【０３３７】
また、半導体基板２０内には、Ｎ型ウェル７２Ｎが形成されている。Ｎ型ウェル７２Ｎ上には、ゲート絶縁膜７６を介してゲート電極３４ｃが形成されている。ゲート電極３４ｃの両側の半導体基板２０内には、Ｐ型の不純物拡散層であるソース／ドレイン拡散層１００が形成されている。
【０３３８】
こうして、ゲート電極３４ｃとソース／ドレイン拡散層１００とを有する高耐圧Ｐチャネルトランジスタ１１０Ｐが形成されている。
【０３３９】
（不揮発性半導体記憶装置の動作）
次に、本実施形態による不揮発性半導体記憶装置の動作方法を図３４乃至図３６を用いて説明する。図３４は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図７においてＦはフローティングを示している。
【０３４０】
（読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法について図３４を用いて説明する。
【０３４１】
なお、ここでは、図２７において破線Ａで囲まれたメモリセルＭＣと破線Ｂで囲まれたメモリセルＭＣとに書き込まれた情報を読み出す場合を例に説明する。
【０３４２】
メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、各部の電位を以下のように設定する。
【０３４３】
即ち、選択すべきメモリセルＭＣに接続されたセクタセレクトトランジスタＳＳＴに接続されているセクタ選択線ＳＳＬ１１の電位を、例えば１．８Ｖとする。一方、選択されたセクタ選択線ＳＳＬ１１以外のセクタ選択線ＳＳＬ１２、ＳＳＬ２１、ＳＳＬ２２の電位は、いずれも０Ｖとする。
【０３４４】
また、電圧緩衝トランジスタＢＴのゲートの電位ＢＧを、例えば１．８Ｖとする。
【０３４５】
また、選択すべきメモリセルＭＣに接続されたセクタセレクトトランジスタＳＳＴに接続されているメインビット線（ビット線）ＭＢＬ１、ＭＢＬ２の電位を、例えば０．５Ｖとする。
【０３４６】
また、第１のワード線ＣＧ１１、ＣＧ１２、ＣＧ２１、ＣＧ２２の電位は、常時１．８Ｖとする。
【０３４７】
また、選択すべきメモリセルＭＣに接続された第２のワード線ＳＧ１１の電位を、例えば１．８Ｖとする。一方、選択された第２のワード線ＳＧ１１以外の第２のワード線ＳＧ１２、ＳＧ２１、ＳＧ２２の電位を、０Ｖとする。
【０３４８】
Ｐ型ウェル２６の電位ＶＢ１は、いずれも０Ｖとする。また、Ｐ型ウェル７４ＰＳの電位ＶＢ２は、いずれも０Ｖとする。また、Ｐ型ウェル７４ＰＢの電位ＶＢ３は、いずれも０Ｖとする。ソース線ＳＬ１、ＳＬ２の電位は、いずれも０Ｖとする。
【０３４９】
本実施形態においても、セクタセレクトトランジスタＳＳＴ及び電圧緩衝トランジスタＢＴとして低電圧トランジスタが用いられているため、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際に、十分に大きな読み出し電流が得られる。このため、本実施形態によれば、メモリセルトランジスタＭＴに書き込まれている情報を高速で判定することが可能となり、ひいては、メモリセルトランジスタＭＴに書き込まれている情報を高速に読み出すことが可能となる。
【０３５０】
（書き込み方法）
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図３４を用いて説明する。
【０３５１】
なお、ここでは、図２７において破線Ａで囲まれたメモリセルＭＣに情報を書き込む場合を例に説明する。
【０３５２】
メモリセルトランジスタＭＴに情報を書き込む際には、各部の電位を以下のように設定する。
【０３５３】
即ち、選択すべきメモリセルＭＣ（メモリセルＡ）に接続されたセクタセレクトトランジスタＳＳＴに接続されているセクタ選択線ＳＳＬ１１の電位を、例えば３Ｖとする。一方、選択されたセクタ選択線ＳＳＬ１１以外のセクタ選択線ＳＳＬ１２、ＳＳＬ２１、ＳＳＬ２２の電位は、いずれも０Ｖとする。
【０３５４】
また、電圧緩衝トランジスタＢＴのゲートの電位ＢＧを、例えば３Ｖとする。
【０３５５】
また、選択すべきメモリセルＭＣに接続されたセクタセレクトトランジスタＳＳＴに接続されているメインビット線（ビット線）ＭＢＬ１の電位を、例えば０Ｖとする。一方、選択されたメインビット線ＭＢＬ１以外のメインビット線ＭＢＬ２の電位は、フローティングとする。
【０３５６】
また、選択的すべきメモリセルＭＣに接続された第１のワード線ＣＧ１１の電位を、例えば９Ｖとする。一方、選択された第１のワード線ＣＧ１１以外の第１のワード線ＣＧ１２、ＣＧ２１、ＣＧ２２の電位を、０Ｖとする。
【０３５７】
また、選択的すべきメモリセルＭＣに接続された第２のワード線ＳＧ１１の電位を、例えば２．５Ｖとする。一方、選択された第２のワード線ＳＧ１１以外の第２のワード線ＳＧ１２、ＳＧ２１、ＳＧ２２の電位を、０Ｖとする。
【０３５８】
また、選択すべきメモリセルＭＣに接続されたソース線ＳＬ１１の電位を、例えば５．５Ｖとする。一方、選択されたソース線ＳＬ１以外のソース線ＳＬ２１の電位を、フローティングとする。
【０３５９】
Ｐ型ウェル２６の電位ＶＢ１は、いずれも０Ｖとする。また、Ｐ型ウェル７４ＰＳの電位ＶＢ２は、いずれも０Ｖとする。また、Ｐ型ウェル７４ｐＢの電位ＶＢ３は、いずれも０Ｖとする。
【０３６０】
各部の電位を上記のように設定すると、メモリセルトランジスタＭＴのソース拡散層３６ａとドレイン拡散層３６ｂとの間に電子が流れ、メモリセルトランジスタＭＴのフローティングゲート３０ａ内に電子が導入される。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積され、メモリセルトランジスタＭＴに情報が書き込まれることとなる。
【０３６１】
（消去方法）
次に、本実施形態による不揮発性半導体記憶装置の消去方法を図３４乃至図３６を用いて説明する。図３５は、本実施形態による不揮発性半導体記憶装置の消去方法を示すタイムチャートである。なお、図３５における破線は、０Ｖの電位を示している。図３６は、本実施形態による不揮発性半導体記憶装置の消去方法を示す断面図である。
【０３６２】
メモリセルアレイに書き込まれた情報の消去は、例えばセクタＳＣＴ毎に行われる。ここでは、第１のセクタＳＣＴ１内に存在する複数のメモリセルＭＣに書き込まれた情報を一括して消去する場合を例に説明する。
【０３６３】
本実施形態では、以下のようにして、メモリセルトランジスタＭＴに書き込まれた情報を消去する。
【０３６４】
なお、メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、メインビット線ＭＢＬ１、ＭＢＬ２の電位は、常時フローティングとする。また、メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、ソース線ＳＬ１１，ＳＬ２１の電位は、常時フローティングとする。また、半導体基板２０の電位は０Ｖ（接地）とする。また、選択トランジスタＳＴのゲートＳＧ１１、ＳＧ１２、ＳＧ２１、ＳＧ２２の電位は、常時フローティングとする。
【０３６５】
メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、まず、第３の電圧印加回路１９により、Ｐ型ウェル７４ＰＢの電位ＶＢ３を、第５の電位ＶＥＲＳ５に設定する。ここでは、第５の電位ＶＥＲＳ５を、例えば３Ｖとする。
【０３６６】
また、第２の制御回路（第２の制御部）２９により、電圧緩衝トランジスタＢＴのゲートの電位ＢＧを、第４の電位ＶＥＲＳ４に設定する。ここでは、電圧緩衝トランジスタＢＴのゲートの電位（第４の電位）ＶＥＲＳ４を、例えば３Ｖとする。
【０３６７】
次に、第２の電圧印加回路１７により、Ｐ型ウェル７４ＰＳの電位ＶＢ２を、第３の電位ＶＥＲＳ３に設定する。ここでは、第３の電位ＶＥＲＳ３を、例えば６Ｖとする。
【０３６８】
また、セクタ選択線ＳＳＬ１１、ＳＳＬ１２、ＳＳＬ２１、ＳＳＬ２２の電位を、第２の電位ＶＥＲＳ２に設定する。ここでは、セクタ選択線ＳＳＬ１１、ＳＳＬ１２、ＳＳＬ２１、ＳＳＬ２２の電位（第２の電位）ＶＥＲＳ２を、例えば５Ｖとする。
【０３６９】
次に、第１の電圧印加回路１５により、Ｐ型ウェル２６の電位ＶＢ１を、第１の電位ＶＥＲＳ１に設定する。ここでは、第１の電位ＶＥＲＳ１を、例えば９Ｖとする。
【０３７０】
次に、消去の対象となる第１のセクタＳＣＴ１内のメモリセルＭＣに接続された第１のワード線ＣＧ１１、ＣＧ１２の電位を、例えば−９Ｖとする。一方、消去の対象ではない第２のセクタＳＣＴ２内のメモリセルＭＣに接続されたワード線ＣＧ２１、ＣＧ２２の電位を、例えばフローティングとする。
【０３７１】
第１のワード線ＣＧ１１、ＣＧ１２の電位を例えば−９Ｖに設定すると、メモリセルトランジスタＭＴのフローティングゲート３０ａから電荷が引き抜かれる。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない状態となり、メモリセルトランジスタＭＴの情報が消去されることとなる。
【０３７２】
上述したように、メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、Ｐ型ウェル２６の電位（第１の電位）ＶＥＲＳ１は例えば９Ｖに設定される。Ｐ型ウェル２６の電位ＶＥＲＳ１が９Ｖに設定される場合、セクタセレクトトランジスタＳＳＴのソース拡散層１０４の電位ＶＥＲＳ１′は、例えば８．５〜８．７Ｖ程度となる。ソース拡散層１０４の電位ＶＥＲＳ１′がＰ型ウェル２６の電位（第１の電位）ＶＥＲＳ１より低くなるのは、Ｐ型ウェル２６とドレイン拡散層３６ｃとにより形成されるダイオードにより電圧降下が生じるためである。
【０３７３】
Ｐ型ウェル７４ＰＳの電位（第３の電位）ＶＥＲＳ３が例えば６Ｖの場合、セクタセレクトトランジスタＳＳＴのソース拡散層１０４とＰ型ウェル７４ＰＳとの間の電位差（ＶＥＲＳ１′−ＶＥＲＳ３）は、例えば２．５〜２．７Ｖ程度となる。セクタセレクトトランジスタＳＳＴの耐圧は、上述したように例えば６Ｖ程度であるため、セクタセレクトトランジスタＳＳＴのソース拡散層１０４とＰ型ウェル７４ＰＳとの間において破壊が生じることはない。
【０３７４】
また、セクタ選択線ＳＳＬの電位（第２の電位）ＶＥＲＳ２が例えば５Ｖの場合、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄとソース拡散層１０４との間の電位差（ＶＥＲＳ１′−ＶＥＲＳ２）は、例えば３．５〜３．７Ｖ程度となる。セクタセレクトトランジスタＳＳＴとして用いられている第２の低電圧トランジスタ１１３Ｎ、１１３Ｐの耐圧は、上述したように例えば６Ｖ程度であるため、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄとソース拡散層１０４との間において破壊が生じることはない。
【０３７５】
Ｐ型ウェル７４ＰＳの電位（第３の電位）ＶＥＲＳ３が例えば６Ｖに設定される場合、電圧緩衝トランジスタＢＴのソース拡散層１０４の電位ＶＥＲＳ３′は、例えば５．５〜５．７Ｖ程度となる。ソース拡散層１０４の電位ＶＥＲＳ３′がＰ型ウェル７４ＰＳの電位（第３の電位）ＶＥＲＳ３より低くなるのは、Ｐ型ウェル７４ＰＳとドレイン拡散層１０４とにより形成されるダイオードにより電圧降下が生じるためである。
【０３７６】
Ｐ型ウェル７４ＰＢの電位（第５の電位）ＶＥＲＳ５が例えば３Ｖの場合、電圧緩衝トランジスタＢＴのソース拡散層１０４とＰ型ウェル７４ＰＢとの間の電位差（ＶＥＲＳ３′−ＶＥＲＳ５）は、例えば２．５〜２．７Ｖ程度となる。電圧緩衝トランジスタＢＴとして用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐの耐圧は、上述したように例えば３Ｖ程度であるため、電圧緩衝トランジスタＢＴのソース拡散層１０４とＰ型ウェル７４ＰＢとの間において破壊が生じることはない。
【０３７７】
また、電圧緩衝トランジスタＢＴのゲートＢＧの電位（第４の電位）ＶＥＲＳ４が例えば３Ｖの場合、電圧緩衝トランジスタＢＴのゲート電極３４ｄとソース拡散層１０４との間の電位差（ＶＥＲＳ３′−ＶＥＲＳ４）は、例えば２．５〜２．７Ｖ程度となる。電圧緩衝トランジスタＢＴとして用いられている第２の低電圧トランジスタ１１３Ｎ、１１３Ｐの耐圧は、上述したように例えば３Ｖ程度であるため、電圧緩衝トランジスタＢＴのゲート電極３４ｄとソース拡散層１０４との間において破壊が生じることはない。
【０３７８】
Ｐ型ウェル７４ＰＢの電位（第５の電位）ＶＥＲＳ５が例えば３Ｖの場合、列デコーダ１２に用いられている第１の低電圧トランジスタ１１１Ｎのソース拡散層１０４の電位ＶＥＲＳ５′は、例えば２．５〜２．７Ｖ程度となる。列デコーダ１２の第１の低電圧トランジスタ１１１Ｎのソース拡散層１０４の電位ＶＥＲＳ５′がＰ型ウェル７４ＰＢの電位ＶＥＲＳ５より低くなるのは、Ｐ型ウェル７４ＰＢとドレイン拡散層１０４とにより形成されるダイオードにより電圧降下が生じるためである。
【０３７９】
列デコーダ１２に用いられている第１の低電圧トランジスタ１１１Ｎの耐圧は、上述したように例えば３Ｖ程度であるため、列デコーダ１２の第１の低電圧トランジスタ１１１Ｎにおいて破壊が生じることはない。
【０３８０】
なお、各部の電位は上記に限定されるものではない。
【０３８１】
Ｐ型ウェル２６の電位（第１の電位）ＶＥＲＳ１とＰ型ウェル７４ＰＳの電位（第３の電位）ＶＥＲＳ３との差が、セクタセレクトトランジスタＳＳＴの耐圧より小さくなるように、各々のＶＥＲＳ１、ＶＥＲＳ３が設定される。
【０３８２】
より厳密には、セクタセレクトトランジスタＳＳＴのソース拡散層１０４の電位ＶＥＲＳ１′とＰ型ウェル７４ＰＳの電位ＶＥＲＳ３との差が、セクタセレクトトランジスタＳＳＴの耐圧より小さくなるように、各々の電位ＶＥＲＳ１、ＶＥＲＳ３が設定される。
【０３８３】
また、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄの電位ＶＥＲＳ２とＰ型ウェル２６の電位ＶＥＲＳ１との差が、セクタセレクトトランジスタＳＳＴの耐圧より小さくなるように、各々の電位ＶＥＲＳ１、ＶＥＲＳ２が設定される。
【０３８４】
より厳密には、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄの電位ＶＥＲＳ２とソース拡散層１０４の電位ＶＥＲＳ１′との差が、セクタセレクトトランジスタＳＳＴの耐圧より小さくなるように、各々の電位ＥＲＳ１、ＶＥＲＳ２が設定される。
【０３８５】
また、Ｐ型ウェル７４ＰＳの電位（第３の電位）ＶＥＲＳ３とＰ型ウェル７４ＰＢの電位（第５の電位）ＶＥＲＳ５との差が、電圧緩衝トランジスタＢＴの耐圧より小さくなるように、各々の電位ＶＥＲＳ３、ＶＥＲＳ５が設定される。
【０３８６】
より厳密には、電圧緩衝トランジスタＢＴのソース拡散層１０４の電位ＶＥＲＳ３′とＰ型ウェル７４ＰＢの電位ＶＥＲＳ５との差が、電圧緩衝トランジスタＢＴの耐圧より小さくなるように、各々の電位ＶＥＲＳ３、ＶＥＲＳ５が設定される。
【０３８７】
また、電圧緩衝トランジスタＢＴのゲート電極３４ｄの電位（第４の電位）ＶＥＲＳ４とＰ型ウェル７４ＰＳの電位（第３の電位）ＶＥＲＳ３との差が、電圧緩衝トランジスタＢＴの耐圧より小さくなるように、各々の電位ＶＥＲＳ３、ＶＥＲＳ４が設定される。
【０３８８】
より厳密には、電圧緩衝トランジスタＢＴのゲート電極３４ｄの電位ＶＥＲＳ４とソース拡散層１０４の電位ＶＥＲＳ３′との差が、電圧緩衝トランジスタＢＴの耐圧より小さくなるように、各々の電位ＶＥＲＳ３、ＶＥＲＳ４が設定される。
【０３８９】
また、Ｐ型ウェル７４ＰＢの電位（第５の電位）ＶＥＲＳ５が、列デコーダ１２の第１の低電圧トランジスタ１１１Ｎの耐圧より小さくなるように、Ｐ型ウェル７４ＰＢの電位ＶＥＲＳ５が設定される。
【０３９０】
より厳密には、列デコーダ１２の第１の低電圧トランジスタ１１１Ｎのソース拡散層１０４の電位ＶＥＲＳ５′とＰ型ウェル７４Ｐの電位との差が、列デコーダ１２の第１の低電圧トランジスタ１１１Ｎの耐圧より小さくなるように、第５の電位ＶＥＲＳ５が設定される。
【０３９１】
第１の電位ＶＥＲＳ１〜第５の電位ＶＥＲＳ５がいずれも正である場合には、第２の電位ＶＥＲＳ２は第１の電位ＶＥＲＳ１より低く設定され、第３の電位ＶＥＲＳ３も第１の電位ＶＥＲＳ１より低く設定される。また、第４の電位ＶＥＲＳ４は第３の電位ＶＥＲＳ３より低く設定され、第５の電位ＶＥＲＳ５も第３の電位ＶＥＲＳ３より低く設定される。
【０３９２】
このように、本実施形態では、Ｐ型ウェル７４ＰＢとＰ型ウェル７４ＰＳとＰ型ウェル２６とがＮ型ウェル２４，２５により電気的に分離されている。そして、Ｐ型ウェル７４ＰＳ上にセクタセレクトトランジスタＳＳＴが形成されており、Ｐ型ウェル７４ＰＢ上に電圧緩衝トランジスタＢＴが形成されている。このため、本実施形態では、メモリセルトランジスタＭＴに書き込まれた情報を消去する際に、Ｐ型ウェル２６に印加される電圧と異なるバイアス電圧をＰ型ウェル７４ＰＳに印加することが可能である。また、メモリセルトランジスタＭＴに書き込まれた情報を消去する際に、Ｐ型ウェル７４ＰＳに印加される電圧と異なるバイアス電圧をＰ型ウェル７４ＰＢに印加することが可能である。そして、メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、Ｐ型ウェル２６とＰ型ウェル７４ＰＳとの間の電位差が、セクタセレクトトランジスタＳＳＴの耐圧より小さくなるように、Ｐ型ウェル７４ＰＳにバイアス電圧が印加される。また、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄとソース拡散層１０４との間の電位差が、セクタセレクトトランジスタＳＳＴの耐圧より小さくなるように、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄにバイアス電圧が印加される。また、Ｐ型ウェル７４ＰＳとＰ型ウェル７４ＰＢとの間の電位差が、電圧緩衝トランジスタＢＴの耐圧より小さくなるように、Ｐ型ウェル７４ＰＢにバイアス電圧が印加される。また、列デコーダ１２内の第１の低電圧トランジスタ１１１Ｎに印加される電圧が、第１の低電圧トランジスタ１１１Ｎの耐圧より小さくなるように、Ｐ型ウェル７４ＰＢにバイアス電圧が印加される。また、電圧緩衝トランジスタＢＴのゲート電極３４ｄとソース拡散層１０４との間の電位差が、電圧緩衝トランジスタＢＴの耐圧より小さくなるように、電圧緩衝トランジスタＢＴのゲート電極３４ｄにバイアス電圧が印加される。このため、本実施形態によれば、電圧緩衝トランジスタＢＴが設けられているため、消去の際にセクタセレクトトランジスタＳＳＴに加わる電圧を小さく抑えることができ、セクタセレクトトランジスタＳＳＴにおいて破壊が生じるのを防止することができる。また、電圧緩衝トランジスタＢＴが設けられているため、列デコーダ１２に耐圧が極めて低い第１の低電圧トランジスタ１１２Ｎを用いることができる。本実施形態によれば、更なる高速化や低消費電力化等を実現することが可能となる。
【０３９３】
なお、ここでは、メモリセルトランジスタＭＴに書き込まれた情報を消去する際に、セクタ選択線ＳＳＬの電位ＶＥＲＳ２を例えば５Ｖとする場合を例に説明したが、セクタ選択線ＳＳＬの電位をフローティングとしてもよい。メモリセルトランジスタＭＴに書き込まれた情報を消去する際に、セクタ選択線ＳＳＬの電位をフローティングとした場合にも、消去の際にセクタセレクトトランジスタＳＳＴにおいて破壊が生じるのを防止することが可能である。
【０３９４】
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図３７乃至図５５を用いて説明する。図３７乃至図５５は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【０３９５】
図３７（ａ）、図３９（ａ）、図４１（ａ）、図４３（ａ）、図４５（ａ）、図４７（ａ）、図４９（ａ）、図５１（ａ）及び図５３は、メモリセルアレイ領域２を示している。図３７（ａ）、図３９（ａ）、図４１（ａ）、図４３（ａ）、図４５（ａ）、図４７（ａ）、図４９（ａ）、図５１（ａ）及び図５３の紙面左側の図は、図２９のＥ−Ｅ′断面に対応している。図３７（ａ）、図３９（ａ）、図４１（ａ）、図４３（ａ）、図４５（ａ）、図４７（ａ）、図４９（ａ）、図５１（ａ）及び図５３の紙面右側の図は、図２９のＣ−Ｃ′断面に対応している。
【０３９６】
図３７（ｂ）、図３８、図３９（ｂ）、図４０、図４１（ｂ）、図４２、図４３（ｂ）、図４４、図４５（ｂ）、図４６、図４７（ｂ）、図４８、図４９（ｂ）、図５０、図５１（ｂ）、図５２、図５３、図５４、図５５は、周辺回路領域４を示している。
【０３９７】
図３７（ｂ）、図３９（ｂ）、図４１（ｂ）、図４３（ｂ）、図４５（ｂ）、図４７（ｂ）、図４９（ｂ）、図５１（ｂ）及び図５４の紙面左側は、高耐圧トランジスタが形成される領域６を示している。高耐圧トランジスタが形成される領域６のうちの紙面左側は高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを示している。高耐圧Ｎチャネルトランジスタが形成される領域６Ｎの紙面右側は、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを示している。
【０３９８】
高耐圧Ｐチャネルトランジスタが形成される領域６Ｐの紙面右側は、セクタセレクトトランジスタが形成される領域７を示している。
【０３９９】
図３７（ｂ）、図３９（ｂ）、図４１（ｂ）、図４３（ｂ）、図４５（ｂ）、図４７（ｂ）、図４９（ｂ）、図５１（ｂ）及び図５４の紙面右側は、第１の低電圧トランジスタが形成される領域８を示している。第１の低電圧トランジスタが形成される領域８のうちの紙面左側は、第１の低電圧Ｎチャネルトランジスタが形成される領域８Ｎを示している。低電圧トランジスタが形成される領域８のうちの紙面右側は、第１の低電圧Ｐチャネルトランジスタが形成される領域８Ｐを示している。
【０４００】
図３８、図４０、図４２、図４４、図４６、図４８、図５０、図５２及び図５５の紙面左側は、第１の低電圧トランジスタより耐圧の高い第２の低電圧トランジスタが形成される領域９を示している。第２の低電圧トランジスタが形成される領域９のうちの紙面左側は、第２の低電圧Ｎチャネルトランジスタが形成される領域９Ｎを示している。第２の低電圧トランジスタが形成される領域９のうちの紙面右側は、第２の低電圧Ｐチャネルトランジスタが形成される領域９Ｐを示している。
【０４０１】
まず、半導体基板２０を用意する工程から、犠牲酸化膜６９を成長する工程までは、図１０乃至図１２を用いて上述した第１実施形態による不揮発性半導体記憶装置の製造方法と同様であるので、説明を省略する。
【０４０２】
次に、図３７に示すように、メモリセルアレイ領域２に、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２４を形成する。また、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎにも、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２５を形成する。また、セクタセレクトトランジスタが形成される領域７に、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２５を形成する。また、図３８に示すように、電圧緩衝トランジスタが形成される領域１１に、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２５を形成する。また、メモリセルアレイ領域２に、埋め込み拡散層２４よりも浅くＰ型のドーパント不純物を注入することにより、Ｐ型のウェル２６を形成する。また、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎに、埋め込み拡散層２５よりも浅くＰ型のドーパント不純物を注入することにより、Ｐ型のウェル７２Ｐを形成する。
【０４０３】
次に、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎに、Ｎ型の拡散層７０を枠状に形成する。かかる枠状の拡散層７０は、半導体基板２０の表面から埋め込み拡散層２５の周縁部に至るように形成する。Ｐ型のウェル７２Ｐは、埋め込み拡散層２５と拡散層７０とにより囲まれた状態となる。
【０４０４】
また、セクタセレクトトランジスタが形成される領域７にも、Ｎ型の拡散層７０を枠状に形成する。かかる枠状の拡散層７０は、半導体基板２０の表面から埋め込み拡散層２５の周縁部に至るように形成する。
【０４０５】
また、電圧緩衝トランジスタが形成される領域１１にも、Ｎ型の拡散層７０を枠状に形成する。かかる枠状の拡散層７０は、半導体基板２０の表面から埋め込み拡散層２５の周縁部に至るように形成する。
【０４０６】
また、図示しないが、メモリセルアレイ領域２のＰ型のウェル２６も、埋め込み拡散層２４と枠状の拡散層７０により囲まれた状態となる。
【０４０７】
次に、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型のウェル７２Ｎを形成する。
【０４０８】
次に、メモリセルアレイ領域２に、チャネルドーピングを行う（図示せず）。
【０４０９】
次に、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎと、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐとに、チャネルドーピングを行う（図示せず）。
【０４１０】
次に、半導体基板２０の表面に存在する犠牲酸化膜６９（図１３参照）をエッチング除去する。
【０４１１】
次に、全面に、熱酸化法により、膜厚１０ｎｍのトンネル絶縁膜２８を形成する。
【０４１２】
次に、全面に、例えばＣＶＤ法により、膜厚９０ｎｍのポリシリコン膜３０を形成する。かかるポリシリコン膜３０としては、不純物がドープされたポリシリコン膜を形成する。
【０４１３】
次に、メモリセルアレイ領域２のポリシリコン膜３０をパターニングするとともに、周辺回路領域４に存在するポリシリコン膜３０をエッチング除去する。
【０４１４】
次に、全面に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とを順次積層して成る絶縁膜（ＯＮＯ膜）３２を形成する。かかる絶縁膜３２は、フローティングゲート３０ａとコントロールゲート３４ａとを絶縁するためのものである。
【０４１５】
次に、第１の低電圧Ｎチャネルトランジスタが形成される領域８Ｎに、Ｐ型のドーパント不純物を導入することにより、Ｐ型のウェル７４Ｐを形成する。また、セクタセレクトトランジスタが形成される領域７に、Ｐ型のドーパント不純物を導入することにより、Ｐ型のウェル７４ＰＳを形成する。また、電圧緩衝トランジスタが形成される領域１１に、Ｐ型のドーパント不純物を導入することにより、Ｐ型のウェル７４ＰＢを形成する。また、第２の低電圧Ｎチャネルトランジスタが形成される領域９Ｎに、Ｐ型のドーパント不純物を導入することにより、Ｐ型のウェル７４Ｐを形成する。
【０４１６】
次に、第１の低電圧Ｐチャネルトランジスタが形成される領域８Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型のウェル７４Ｎを形成する。また、第２の低電圧Ｐチャネルトランジスタが形成される領域９Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型のウェル７４Ｎを形成する。
【０４１７】
次に、第１の低電圧Ｎチャネルトランジスタが形成される領域８Ｎと、第１の低電圧Ｐチャネルトランジスタが形成される領域８Ｐとに、チャネルドーピングを行う。また、セクタセレクトトランジスタが形成される領域７と第２の低電圧Ｎチャネルトランジスタが形成される領域９Ｎと、第２の低電圧Ｐチャネルトランジスタが形成される領域９Ｐとに、チャネルドーピングを行う（図示せず）。
【０４１８】
次に、周辺回路領域４に存在する絶縁膜（ＯＮＯ膜）３２をエッチング除去する。
【０４１９】
次に、全面に、熱酸化法により、例えば膜厚１１ｎｍのゲート絶縁膜７６を形成する（図３７及び図３８参照）。
【０４２０】
次に、ウエットエッチングにより、セクタセレクトトランジスタが形成される領域７、第１の低電圧トランジスタが形成される領域８、第２の低電圧トランジスタが形成される領域９及び電圧緩衝トランジスタが形成される領域１１のゲート絶縁膜７６を除去する。
【０４２１】
次に、全面に、熱酸化法により、例えば膜厚４ｎｍのゲート絶縁膜７７を形成する。これにより、セクタセレクトトランジスタ形成領域７、第１の低電圧トランジスタが形成される領域８及び第２の低電圧トランジスタが形成される領域９及び電圧緩衝トランジスタ形成領域１１においては、例えば膜厚４ｎｍのゲート絶縁膜７７が形成される。一方、高耐圧トランジスタが形成される領域６においては、ゲート絶縁膜７６の膜厚が例えば１４ｎｍ程度となる（図３９及び図４０参照）。
【０４２２】
次に、ウエットエッチングにより、第１の低電圧トランジスタが形成される領域８及び電圧緩衝トランジスタが形成される領域１１のゲート絶縁膜７６を除去する。
【０４２３】
次に、全面に、熱酸化法により、例えば膜厚３ｎｍのゲート絶縁膜７９を形成する。これにより、第１の低電圧トランジスタが形成される領域８及び電圧緩衝トランジスタが形成される領域１１においては、例えば膜厚３ｎｍのゲート絶縁膜７９が形成される。第２の低電圧トランジスタが形成される領域９及びセクタセレクトトランジスタが形成される領域７においては、ゲート絶縁膜７７の膜厚が例えば６ｎｍ程度となる。また、高耐圧トランジスタが形成される領域６においては、ゲート絶縁膜７６の膜厚が例えば１６ｎｍ程度となる（図４１及び４２参照）。
【０４２４】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１８０ｎｍのポリシリコン膜３４を形成する。
【０４２５】
次に、全面に、反射防止膜８０を形成する（図４３、図４４参照）。
【０４２６】
次に、図４５及び図４６に示すように、フォトリソグラフィ技術を用い、反射防止膜８０、ポリシリコン膜３４、絶縁膜３２及びポリシリコン膜３０をドライエッチングする。これにより、ポリシリコンより成るフローティングゲート３０ａと、ポリシリコンより成るコントロールゲート３４ａとを有する積層体が、メモリセルアレイ領域２内に形成される。また、ポリシリコンより成るセレクトゲート３０ｂと、ポリシリコン膜３４ｂとを有する積層体がメモリセルアレイ領域２内に形成される。
【０４２７】
次に、配線（第１金属配線）４６とセレクトゲート３０ｂとを接続すべき領域において、ポリシリコン膜３４ｂをエッチング除去する（図示せず）。
【０４２８】
次に、熱酸化法により、フローティングゲート３０ａの側壁部分、コントロールゲート３４ａの側壁部分、セレクトゲート３０ｂの側壁部分及びポリシリコン膜３４ｂの側壁部分に、シリコン酸化膜（図示せず）を形成する。
【０４２９】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４３０】
次に、フォトリソグラフィ技術を用い、メモリセルアレイ領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０４３１】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、フローティングゲート３０ａの両側の半導体基板２０内、及び、セレクトゲート３０ｂの両側の半導体基板２０内に、不純物拡散層３６ａ〜３６ｃが形成される。この後、フォトレジスト膜を剥離する。
【０４３２】
こうして、フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｂとを有するメモリセルトランジスタＭＴが形成される。また、コントロールゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴが形成される。
【０４３３】
次に、熱酸化法により、フローティングゲート３０ａの側壁部分、コントロールゲート３４ｂの側壁部分、セレクトゲート３０ｂの側壁部分及びポリシリコン膜３４ｂの側壁部分に、シリコン酸化膜８２を形成する。
【０４３４】
次に、例えばＣＶＤ法により、膜厚５０ｎｍのシリコン窒化膜８４を形成する。
【０４３５】
次に、ドライエッチングにより、シリコン窒化膜８４を異方性エッチングすることにより、シリコン窒化膜より成るサイドウォール絶縁膜８４を形成する。この際、反射防止膜８０がエッチング除去されることとなる。
【０４３６】
次に、フォトリソグラフィ技術を用い、周辺回路領域４のポリシリコン膜３４をパターニングする。これにより、高耐圧トランジスタが形成される領域６に、ポリシリコン膜３４より成る高耐圧トランジスタ１１０Ｎ、１１０Ｐのゲート電極３４ｃが形成される。また、セクタセレクトトランジスタが形成される領域７に、ポリシリコン３４より成るセクタセレクトトランジスタＳＳＴのゲート電極３４ｄが形成される。また、第１の低電圧トランジスタが形成される領域８に、ポリシリコン３４より成る第１の低電圧トランジスタ１１１Ｎ、１１１Ｐのゲート電極３４ｄが形成される。また、第２の低電圧トランジスタが形成される領域９に、ポリシリコン３４より成る第２の低電圧トランジスタ１１３Ｎ、１１３Ｐのゲート電極３４ｄが形成される。また、電圧緩衝トランジスタが形成される領域１１に、ポリシリコン３４より成る電圧緩衝トランジスタＢＴのゲート電極３４ｄが形成される。
【０４３７】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４３８】
次に、フォトリソグラフィ技術を用い、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０４３９】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｎチャネルトランジスタ１１０Ｎのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の低濃度拡散層８６が形成される。この後、フォトレジスト膜を剥離する。
【０４４０】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４４１】
次に、フォトリソグラフィ技術を用い、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０４４２】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｐチャネルトランジスタ１１０Ｐのゲート電極３４ｃの両側の半導体基板２０内に、Ｐ型の低濃度拡散層８８が形成される。この後、フォトレジスト膜を剥離する。
【０４４３】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４４４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に、第２の低電圧トランジスタが形成される領域９Ｎを露出する開口部（図示せず）を形成する。この際、フォトレジスト膜には、セクタセレクトトランジスタが形成される領域７を露出する開口部（図示せず）も形成される。
【０４４５】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、第２の低電圧Ｎチャネルトランジスタ１１３Ｎのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の低濃度拡散層９０ａが形成される。また、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の低濃度拡散層９０ａが形成される。この後、フォトレジスト膜を剥離する。
【０４４６】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４４７】
次に、フォトリソグラフィ技術を用い、第２の低電圧Ｐチャネルトランジスタが形成される領域９Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０４４８】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、第２の低電圧Ｐチャネルトランジスタ１１３Ｐのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の低濃度拡散層９２ａが形成される。この後、フォトレジスト膜を剥離する。
【０４４９】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４５０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に、第１の低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）を形成する。この際、フォトレジスト膜には、電圧緩衝トランジスタが形成される領域１１を露出する開口部（図示せず）も形成される。
【０４５１】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、第１の低電圧Ｎチャネルトランジスタ１１１Ｎのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の低濃度拡散層９０が形成される。また、電圧緩衝トランジスタＢＴのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の低濃度拡散層９０が形成される。この後、フォトレジスト膜を剥離する。
【０４５２】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４５３】
次に、フォトリソグラフィ技術を用い、第１の低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０４５４】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、第１の低電圧Ｐチャネルトランジスタ１１１Ｐのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の低濃度拡散層９２が形成される。この後、フォトレジスト膜を剥離する（図４７、図４８参照）。
【０４５５】
次に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜９３を形成する。
【０４５６】
次に、ドライエッチングにより、シリコン酸化膜９３を異方性エッチングする。これにより、フローティングゲート３０ａとコントロールゲート３４ａとを有する積層体の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜９３が形成される（図４９、図５０参照）。また、セレクトゲート３０ｂとポリシリコン膜３４ｂとを有する積層体の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。また、ゲート電極３４ｃ、３４ｄの側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。
【０４５７】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４５８】
次に、フォトリソグラフィ技術を用い、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０４５９】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｎチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の高濃度拡散層９４が形成される。Ｎ型の低濃度拡散層８６とＮ型の高濃度拡散層９４とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層９６が形成される。こうして、ゲート電極３４ｃとソース／ドレイン拡散層９６とを有する高耐圧Ｎチャネルトランジスタ１１０Ｎが形成される。高耐圧Ｎチャネルトランジスタ１１０Ｎは、第１の行デコーダ１４、第３の行デコーダ１８、第１の電圧印加回路１５、第２の電圧印加回路１７、第３の電圧印加回路１９等の高電圧回路に用いられる。
【０４６０】
この後、フォトレジスト膜を剥離する。
【０４６１】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４６２】
次に、フォトリソグラフィ技術を用い、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０４６３】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｐチャネルトランジスタ１１０Ｐのゲート電極３４ｃの両側の半導体基板２０内に、Ｐ型の高濃度拡散層９８が形成される。Ｐ型の低濃度拡散層８８とＰ型の高濃度拡散層９８とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１００が形成される。こうして、ゲート電極３４ｃとソース／ドレイン拡散層１００とを有する高耐圧Ｐチャネルトランジスタ１１０Ｐが形成される。高耐圧Ｐチャネルトランジスタ１１０Ｐは、第１の行デコーダ１４、第３の行デコーダ１８、第１の電圧印加回路１５、第２の電圧印加回路１７、第３の電圧印加回路１９等の高電圧回路に用いられる。この後、フォトレジスト膜を剥離する。
【０４６４】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４６５】
次に、フォトリソグラフィ技術を用い、第１の低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）及び第２の低電圧Ｎチャネルトランジスタ９Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。この際、フォトレジスト膜には、セクタセレクトトランジスタが形成される領域７を露出する開口部（図示せず）及び電圧緩衝トランジスタが形成される領域１１を露出する開口部（図示せず）も形成される。
【０４６６】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、第１の低電圧Ｎチャネルトランジスタ１１１Ｎのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の高濃度拡散層１０２が形成される。第２の低電圧Ｎチャネルトランジスタ１１３Ｎのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の高濃度拡散層１０２が形成される。また、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の高濃度拡散層１０２が形成される。また、電圧緩衝トランジスタＢＴのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の高濃度拡散層１０２が形成される。Ｎ型の低濃度拡散層９０とＮ型の高濃度拡散層１０２とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層１０４が形成される。
【０４６７】
こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０４とを有する第１の低電圧Ｎチャネルトランジスタ１１１Ｎが形成される。また、ゲート電極３４ｄとソース／ドレイン拡散層１０４とを有する第２の低電圧Ｎチャネルトランジスタ１１３Ｎが形成される。また、また、ゲート電極３４ｄとソース／ドレイン拡散層１０４とを有するセクタセレクトトランジスタＳＳＴが形成される。また、ゲート電極３４ｄとソース／ドレイン拡散層１０４とを有する電圧緩衝トランジスタＢＴが形成される。
【０４６８】
第１の低電圧Ｎチャネルトランジスタ１１１Ｎは、列デコーダ１２、第２の行デコーダ１６、センスアンプ１３等の低電圧回路に用いられる。また、第２の低電圧Ｎチャネルトランジスタ１１３Ｎは、第１の制御回路２３、第２の制御回路２９等の低電圧回路に用いられる。
【０４６９】
この後、フォトレジスト膜を剥離する。
【０４７０】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０４７１】
次に、フォトリソグラフィ技術を用い、第１の低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出する開口部（図示せず）及び第２の低電圧Ｐチャネルトランジスタが形成される領域９Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０４７２】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、第１の低電圧Ｐチャネルトランジスタ１１１Ｐのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の高濃度拡散層１０６が形成される。第２の低電圧Ｐチャネルトランジスタ１１３Ｐのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の高濃度拡散層１０６が形成される。Ｐ型の低濃度拡散層９２とＰ型の高濃度拡散層１０６とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１０８が形成される。
【０４７３】
こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０８とを有する第１の低電圧Ｐチャネルトランジスタ１１１Ｐが形成される。また、ゲート電極３４ｄとソース／ドレイン拡散層１０８とを有する第２の低電圧Ｐチャネルトランジスタ１１３Ｐが形成される。第１の低電圧Ｐチャネルトランジスタ１１１Ｐは、列デコーダ１２、第２の行デコーダ１６、センスアンプ１３等の低電圧回路に用いられる。また、第２の低電圧Ｐチャネルトランジスタ１１３Ｐは、第１の制御回路２３、第２の制御回路２９等の低電圧回路に用いられる。
【０４７４】
この後、フォトレジスト膜を剥離する（図４９、図５０参照）。
【０４７５】
次に、例えばスパッタリング法により、全面に、膜厚１０ｎｍのコバルト膜を形成する。
【０４７６】
次に、図２１を用いて上述した第１実施形態による不揮発性半導体記憶装置と同様にして、コバルトシリサイド膜３８ａ〜３８ｆを形成する。この後、未反応のコバルト膜をエッチング除去する。
【０４７７】
選択トランジスタＳＴのドレイン拡散層３６ｃ上に形成されたコバルトシリサイド膜３８ｂは、ドレイン電極として機能する。メモリセルトランジスタＭＴのソース拡散層３６ａ上に形成されたコバルトシリサイド膜３８ａは、ソース電極として機能する。
【０４７８】
高耐圧トランジスタ１１０Ｎ、１１０Ｐのソース／ドレイン拡散層９６、１００上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する。第１の低電圧トランジスタ１１１Ｎ、１１１Ｐ、第２の低電圧トランジスタ１１３Ｎ、１１３Ｐのソース／ドレイン拡散層１０４、１０８上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する。また、セクタセレクトトランジスタＳＳＴ、電圧緩衝トランジスタＢＴのソース／ドレイン拡散層１０４上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する（図５１、図５２参照）。
【０４７９】
次に、図５３及び図５４に示すように、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン窒化膜１１４を形成する。シリコン窒化膜１１４は、エッチングストッパとして機能するものである。
【０４８０】
次に、全面に、ＣＶＤ法により、膜厚１．６μｍのシリコン酸化膜１１６を形成する。こうして、シリコン窒化膜１１４とシリコン酸化膜１１６とから成る層間絶縁膜４０が形成される。
【０４８１】
次に、ＣＭＰ法により、層間絶縁膜４０の表面を平坦化する。
【０４８２】
次に、フォトリソグラフィ技術を用い、ソース／ドレイン電極３８ａ、３８ｃに達するコンタクトホール４２、コバルトシリサイド膜３８ｅに達するコンタクトホール４２、及び、コバルトシリサイド膜３８ｆに達するコンタクトホール４２を形成する。
【０４８３】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０４８４】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜４４を形成する。
【０４８５】
次に、ＣＭＰ法により、層間絶縁膜４０の表面が露出するまでタングステン膜４４及びバリア膜を研磨する。こうして、コンタクトホール４２内に、例えばタングステンより成る導体プラグ４４が埋め込まれる。
【０４８６】
次に、例えばスパッタリング法により、導体プラグ４４が埋め込まれた層間絶縁膜４０上に、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜及びＴｉＮ膜を順次積層して成る積層膜４６を形成する。
【０４８７】
次に、フォトリソグラフィ技術を用い、積層膜４６をパターニングする。これにより、積層膜より成る配線（第１金属配線層）４６が形成される（図５３乃至図５５参照）。
【０４８８】
この後、図２４及び図２５を用いて上述した不揮発性半導体記憶装置の製造方法と同様にして、多層配線構造が形成される。
【０４８９】
こうして本実施形態による不揮発性半導体記憶装置が製造される。
【０４９０】
［第３実施形態］
第３実施形態による不揮発性半導体記憶装置及びその読み出し方法、書き込み方法、消去方法、並びに、その不揮発性半導体記憶装置の製造方法を図５６乃至図６０を用いて説明する。図１乃至図５５に示す第１又は第２実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０４９１】
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図５６乃至図５８を用いて説明する。図５６は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図５７は、本実施形態による不揮発性半導体記憶装置を示す断面図である。
【０４９２】
本実施形態による不揮発性半導体記憶装置は、電圧緩衝トランジスタが形成される領域１１がトリプルウェル構造になっていないことに主な特徴がある。
【０４９３】
図５７に示すように、電圧緩衝トランジスタが形成される領域１１における半導体基板２０内は、Ｐ型ウェル７４ＰＢが形成されている。本実施形態においては、電圧緩衝トランジスタが形成される領域１１内には、Ｎ型ウェル（Ｎ型の拡散層）２５（図３６参照）は形成されていない。即ち、電圧緩衝トランジスタが形成される領域１１はトリプルウェル構造になっていない。
【０４９４】
Ｐ型ウェル７４ＰＢ上には、電圧緩衝トランジスタＢＴが形成されている。即ち、Ｐ型ウェル７４ＰＢ上には、ゲート絶縁膜７９を介してゲート電極３４ｄが形成されている。ゲート電極３４ｄの両側の半導体基板２０内には、ソース／ドレイン拡散層１０４が形成されている。こうして、Ｐ型ウェル７４ＰＢ上には、ゲート電極３４ｄとソース／ドレイン拡散層１０４とを有する電圧緩衝トランジスタＢＴが形成されている。
【０４９５】
また、図５６に示すように、本実施形態では、Ｐ型ウェル７４ＰＢに電圧を印加する第３の電圧印加回路１９（図２７参照）は設けられていない。
【０４９６】
図５８は、各々の構成要素に使用されているトランジスタの種別、トランジスタの耐圧及びトランジスタのゲート絶縁膜の膜厚を示す図である。
【０４９７】
図５８に示すように、セクタセレクトトランジスタＳＳＴとしては、定格電圧が例えば３Ｖである低電圧トランジスタ（３ＶＴｒ）が用いられている。セクタセレクトトランジスタＳＳＴのソース／ドレイン拡散層１０４とＰ型ウェル７４ＰＳとの間の耐圧は、例えば６Ｖ程度である。また、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄとソース／ドレイン拡散層１０４との間の耐圧は、例えば６Ｖ程度である。また、セクタセレクトトランジスタＳＳＴのゲート絶縁膜７７の膜厚は、例えば６ｎｍ程度である。
【０４９８】
電圧緩衝トランジスタＢＴとしては、定格電圧が例えば１．８Ｖである低電圧トランジスタ（１．８ＶＴｒ）が用いられている。電圧緩衝トランジスタＢＴの低電圧トランジスタのソース／ドレイン拡散層１０４とＰ型ウェル７４ＰＢとの間の耐圧は、例えば６Ｖ程度である。一方、電圧緩衝トランジスタＢＴのゲート電極３４ｄとソース／ドレイン拡散層１０４との間の耐圧は、例えば３Ｖ程度である。即ち、電圧緩衝トランジスタＢＴのソース／ドレイン拡散層１０４とＰ型ウェル７４ＰＢとの間の耐圧は、ゲート電極３４ｄとソース／ドレイン拡散層１０４との間の耐圧より高い。また、電圧緩衝トランジスタＢＴのゲート絶縁膜７９の膜厚は、例えば３ｎｍ程度である。
【０４９９】
また、列デコーダ１２の低電圧回路には、定格電圧が例えば１．８Ｖである第１の低電圧トランジスタ（１．８ＶＴｒ）１１１Ｎ、１１１Ｐが用いられている。列デコーダ１２に用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐ（図５４参照）のソース拡散層１０４とＰ型ウェル７４Ｐとの間の耐圧は、例えば６Ｖ程度である。一方、列デコーダ１２に用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐのゲート電極３４ｄとソース拡散層１０４との間の耐圧は、例えば３Ｖ程度である。即ち、列デコーダ１２に用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐのソース／ドレイン拡散層１０４とＰ型ウェル７４Ｐとの間の耐圧は、ゲート電極３４ｄとソース／ドレイン拡散層１０４との間の耐圧より高い。また、列デコーダ１２に用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐのゲート絶縁膜７９の膜厚は、例えば３ｎｍ程度である。
【０５００】
また、センスアンプ１３には、定格電圧が例えば１．８Ｖである第１の低電圧トランジスタ（１．８ＶＴｒ）１１１Ｎ、１１１Ｐが用いられている。センスアンプ１３に用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐのソース／ドレイン拡散層１０４とＰ型ウェル７４Ｐとの間の耐圧は、例えば６Ｖ程度である。一方、センスアンプ１３に用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐのゲート電極３４ｄとソース／ドレイン拡散層１０４との間の耐圧は、例えば３Ｖ程度である。即ち、センスアンプ１３に用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐのソース／ドレイン拡散層１０４とＰ型ウェル７４Ｐとの間の耐圧は、ゲート電極３４ｄとソース／ドレイン拡散層１０４との間の耐圧より高い。また、列デコーダ１２に用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐのゲート絶縁膜７９の膜厚は、例えば３ｎｍ程度である。
【０５０１】
また、第１の行デコーダ１４には、定格電圧が例えば１０Ｖである高耐圧トランジスタ（１０ＶＴｒ）１１０Ｎ、１１１Ｐが用いられている。第１の行デコーダ１４に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐの耐圧は、例えば１２Ｖ程度である。また、第１の行デコーダ１４に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐのゲート絶縁膜７６の膜厚は、例えば１６ｎｍ程度である。
【０５０２】
また、第２の行デコーダ１６には、定格電圧が例えば１．８Ｖである第１の低電圧トランジスタ（１．８ＶＴｒ）１１１Ｎ、１１１Ｐが用いられている。第２の行デコーダ１６に用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐのソース／ドレイン拡散層１０４とＰ型ウェル７４Ｐとの間の耐圧は、例えば６Ｖ程度である。一方、第２の行デコーダ１６に用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐのゲート電極３４ｄとソース／ドレイン拡散層１０４との間の耐圧は、例えば３Ｖ程度である。即ち、第２の行デコーダ１６に用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐのソース／ドレイン拡散層１０４とＰ型ウェル７４Ｐとの間の耐圧は、ゲート電極３４ｄとソース／ドレイン拡散層１０４との間の耐圧より高い。また、第２の行デコーダ１６に用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐのゲート絶縁膜７９の膜厚は、例えば３ｎｍ程度である。
【０５０３】
また、第３の行デコーダ１８には、定格電圧が例えば１０Ｖである高耐圧トランジスタ（１０ＶＴｒ）１１０Ｎ、１１０Ｐが用いられている。第３の行デコーダ１８に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐの耐圧は、例えば１２Ｖ程度である。また、第３の行デコーダ１８に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐのゲート絶縁膜７６の膜厚は、例えば１６ｎｍ程度である。
【０５０４】
第１の制御回路２３の低電圧回路には、定格電圧が例えば３Ｖである第２の低電圧トランジスタ（３ＶＴｒ）１１３Ｎ、１１３Ｐが用いられている。第１の制御回路２３に用いられている第２の低電圧トランジスタ１１３Ｎ、１１３Ｐの耐圧は、例えば６Ｖ程度である。また、第１の制御回路２３に用いられている第２の低電圧トランジスタ１１３Ｎ、１１３Ｐのゲート絶縁膜７７の膜厚は、例えば６ｎｍ程度である。
【０５０５】
第２の制御回路２９には、定格電圧が例えば３Ｖである第２の低電圧トランジスタ（３ＶＴｒ）１１３Ｎ、１１３Ｐが用いられている。第２の制御回路２９に用いられている第２の低電圧トランジスタ１１３Ｎ、１１３Ｐの耐圧は、例えば６Ｖ程度である。また、第２の制御回路２９に用いられている第２の低電圧トランジスタ１１３Ｎ、１１３Ｐのゲート絶縁膜７７の膜厚は、例えば６ｎｍ程度である。
【０５０６】
第１の電圧印加回路１５には、定格電圧が例えば１０Ｖである高耐圧トランジスタ（１０ＶＴｒ）１１０Ｎ、１１０Ｐが用いられている。第１の電圧印加回路１５に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐの耐圧は、例えば１２Ｖ程度である。また、第１の電圧印加回路１５に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐのゲート絶縁膜７６の膜厚は、例えば１６ｎｍ程度である。
【０５０７】
第２の電圧印加回路１７には、定格電圧が例えば１０Ｖである高耐圧トランジスタ（１０ＶＴｒ）１１０Ｎ、１１０Ｐが用いられている。第２の電圧印加回路１７に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐの耐圧は、例えば１２Ｖ程度である。また、第２の電圧印加回路１７に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐのゲート絶縁膜７６の膜厚は、例えば１６ｎｍ程度である。
【０５０８】
本実施形態では、電圧緩衝トランジスタＢＴのＰ型ウェル７４ＰＢとソース／ドレイン拡散層１０４との間の耐圧が比較的高いため、メモリセルトランジスタＭＴに書き込まれた情報を消去する際に、Ｐ型ウェル７４ＰＢにバイアス電圧を印加することを要しない。メモリセルトランジスタＭＴに書き込まれた情報を消去する際に、電圧緩衝トランジスタＢＴのゲート電極３４ｄにバイアス電圧を印加すれば、電圧緩衝トランジスタＢＴにおいて破壊が生じるのを防止し得る。本実施形態のように、電圧緩衝トランジスタが形成される領域１１をトリプルウェル構造にしなくてもよい。
【０５０９】
（不揮発性半導体記憶装置の動作）
次に、本変形例による不揮発性半導体記憶装置の動作方法を図５９及び図６０を用いて説明する。図５９は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図５９においてＦはフローティングを示している。
【０５１０】
（読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法について図５９を用いて説明する。
【０５１１】
なお、ここでは、図５６において破線Ａで囲まれたメモリセルＭＣと破線Ｂで囲まれたメモリセルＭＣとに書き込まれた情報を読み出す場合を例に説明する。
【０５１２】
メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、各部の電位を以下のように設定する。
【０５１３】
即ち、選択すべきメモリセルＭＣに接続されたセクタセレクトトランジスタＳＳＴに接続されているセクタ選択線ＳＳＬ１１の電位を、例えば１．８Ｖとする。一方、選択されたセクタ選択線ＳＳＬ１１以外のセクタ選択線ＳＳＬ１２、ＳＳＬ２１、ＳＳＬ２２の電位は、いずれも０Ｖとする。
【０５１４】
また、電圧緩衝トランジスタＢＴのゲートの電位ＢＧを、例えば１．８Ｖとする。
【０５１５】
また、選択すべきメモリセルＭＣに接続されたセクタセレクトトランジスタＳＳＴに接続されているメインビット線（ビット線）ＭＢＬ１、ＭＢＬ２の電位を、例えば０．５Ｖとする。
【０５１６】
また、第１のワード線ＣＧ１１、ＣＧ１２、ＣＧ２１、ＣＧ２２の電位は、常時１．８Ｖとする。
【０５１７】
また、選択すべきメモリセルＭＣに接続された第２のワード線ＳＧ１１の電位を、例えば１．８Ｖとする。一方、選択された第２のワード線ＳＧ１１以外の第２のワード線ＳＧ１２、ＳＧ２１、ＳＧ２２の電位を、０Ｖとする。
【０５１８】
Ｐ型ウェル２６の電位ＶＢ１は、いずれも０Ｖとする。また、Ｐ型ウェル７４ＰＳの電位ＶＢ２は、いずれも０Ｖとする。ソース線ＳＬ１、ＳＬ２の電位は、いずれも０Ｖとする。
【０５１９】
本実施形態においても、セクタセレクトトランジスタＳＳＴ及び電圧緩衝トランジスタＢＴとして低電圧トランジスタが用いられているため、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際に、十分に大きな読み出し電流が得られる。このため、本実施形態によれば、メモリセルトランジスタＭＴに書き込まれている情報を高速で判定することが可能となり、ひいては、メモリセルトランジスタＭＴに書き込まれている情報を高速に読み出すことが可能となる。
【０５２０】
（書き込み方法）
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図５９を用いて説明する。
【０５２１】
なお、ここでは、図５６において破線Ａで囲まれたメモリセルＭＣに情報を書き込む場合を例に説明する。
【０５２２】
メモリセルトランジスタＭＴに情報を書き込む際には、各部の電位を以下のように設定する。
【０５２３】
即ち、選択すべきメモリセルＭＣ（メモリセルＡ）に接続されたセクタセレクトトランジスタＳＳＴに接続されているセクタ選択線ＳＳＬ１１の電位を、例えば３Ｖとする。一方、選択されたセクタ選択線ＳＳＬ１１以外のセクタ選択線ＳＳＬ１２、ＳＳＬ２１、ＳＳＬ２２の電位は、いずれも０Ｖとする。
【０５２４】
また、電圧緩衝トランジスタＢＴのゲートの電位ＢＧを、例えば３Ｖとする。
【０５２５】
また、選択すべきメモリセルＭＣに接続されたセクタセレクトトランジスタＳＳＴに接続されているメインビット線（ビット線）ＭＢＬ１の電位を、例えば０Ｖとする。一方、選択されたメインビット線ＭＢＬ１以外のメインビット線ＭＢＬ２の電位は、フローティングとする。
【０５２６】
また、選択的すべきメモリセルＭＣに接続された第１のワード線ＣＧ１１の電位を、例えば９Ｖとする。一方、選択された第１のワード線ＣＧ１１以外の第１のワード線ＣＧ１２、ＣＧ２１、ＣＧ２２の電位を、０Ｖとする。
【０５２７】
また、選択的すべきメモリセルＭＣに接続された第２のワード線ＳＧ１１の電位を、例えば２．５Ｖとする。一方、選択された第２のワード線ＳＧ１１以外の第２のワード線ＳＧ１２、ＳＧ２１、ＳＧ２２の電位を、０Ｖとする。
【０５２８】
また、選択すべきメモリセルＭＣに接続されたソース線ＳＬ１の電位を、例えば５．５Ｖとする。一方、選択されたソース線ＳＬ１以外のソース線ＳＬ２の電位を、フローティングとする。
【０５２９】
Ｐ型ウェル２６の電位ＶＢ１は、いずれも０Ｖとする。また、Ｐ型ウェル７４ＰＳの電位ＶＢ２は、いずれも０Ｖとする。
【０５３０】
各部の電位を上記のように設定すると、メモリセルトランジスタＭＴのソース拡散層３６ａとドレイン拡散層３６ｂとの間に電子が流れ、メモリセルトランジスタＭＴのフローティングゲート３０ａ内に電子が導入される。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積され、メモリセルトランジスタＭＴに情報が書き込まれることとなる。
【０５３１】
（消去方法）
次に、本実施形態による不揮発性半導体記憶装置の消去方法を図５９及び図６０を用いて説明する。図６０は、本実施形態による不揮発性半導体記憶装置の消去方法を示す断面図である。
【０５３２】
メモリセルアレイに書き込まれた情報の消去は、例えばセクタＳＣＴ毎に行われる。ここでは、第１のセクタＳＣＴ１内に存在する複数のメモリセルＭＣに書き込まれた情報を一括して消去する場合を例に説明する。
【０５３３】
本実施形態では、以下のようにして、メモリセルトランジスタＭＴに書き込まれた情報を消去する。
【０５３４】
なお、メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、メインビット線ＭＢＬ１、ＭＢＬ２の電位は、常時フローティングとする。また、メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、ソース線ＳＬ１１，ＳＬ２１の電位は、常時フローティングとする。また、半導体基板２０の電位は０Ｖ（接地）とする。また、選択トランジスタＳＴのゲートＳＧ１１、ＳＧ１２、ＳＧ２１、ＳＧ２２の電位は、常時フローティングとする。
【０５３５】
メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、まず、第２の制御回路２９により、電圧緩衝トランジスタＢＴのゲートの電位ＢＧを、第４の電位ＶＥＲＳ４に設定する。ここでは、電圧緩衝トランジスタＢＴのゲートの電位（第４の電位）ＶＥＲＳ４を、例えば３Ｖとする。
【０５３６】
次に、第２の電圧印加回路１７により、Ｐ型ウェル７４ＰＳの電位ＶＢ２を、第３の電位ＶＥＲＳ３に設定する。ここでは、第３の電位ＶＥＲＳ３を、例えば６Ｖとする。
【０５３７】
また、セクタ選択線ＳＳＬ１１、ＳＳＬ１２、ＳＳＬ２１、ＳＳＬ２２の電位を、第２の電位ＶＥＲＳ２に設定する。ここでは、セクタ選択線ＳＳＬ１１、ＳＳＬ１２、ＳＳＬ２１、ＳＳＬ２２の電位（第２の電位）ＶＥＲＳ２を、例えば５Ｖとする。
【０５３８】
次に、第１の電圧印加回路１５により、Ｐ型ウェル２６の電位ＶＢ１を、第１の電位ＶＥＲＳ１に設定する。ここでは、第１の電位ＶＥＲＳ１を、例えば９Ｖとする。
【０５３９】
次に、消去の対象となる第１のセクタＳＣＴ１内のメモリセルＭＣに接続された第１のワード線ＣＧ１１、ＣＧ１２の電位を、例えば−９Ｖとする。一方、消去の対象ではない第２のセクタＳＣＴ２内のメモリセルＭＣに接続されたワード線ＣＧ２１、ＣＧ２２の電位を、例えばフローティングとする。
【０５４０】
第１のワード線ＣＧ１１、ＣＧ１２の電位を例えば−９Ｖに設定すると、メモリセルトランジスタＭＴのフローティングゲート３０ａから電荷が引き抜かれる。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない状態となり、メモリセルトランジスタＭＴの情報が消去されることとなる。
【０５４１】
上述したように、メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、Ｐ型ウェル２６の電位（第１の電位）ＶＥＲＳ１は例えば９Ｖに設定される。Ｐ型ウェル２６の電位ＶＥＲＳ１が９Ｖに設定される場合、セクタセレクトトランジスタＳＳＴのソース拡散層１０４の電位ＶＥＲＳ１′は、例えば８．５〜８．７Ｖ程度となる。ソース拡散層１０４の電位ＶＥＲＳ１′がＰ型ウェル２６の電位ＶＥＲＳ１より低くなるのは、Ｐ型ウェル２６とドレイン拡散層３６ｃとにより形成されるダイオードにより電圧降下が生じるためである。
【０５４２】
Ｐ型ウェル７４ＰＳの電位（第３の電位）ＶＥＲＳ３が例えば６Ｖの場合、セクタセレクトトランジスタＳＳＴのソース拡散層１０４とＰ型ウェル７４ＰＳとの間の電位差（ＶＥＲＳ１′−ＶＥＲＳ３）は、例えば２．５〜２．７Ｖ程度となる。セクタセレクトトランジスタＳＳＴとして用いられている第２の低電圧トランジスタの耐圧は、上述したように例えば６Ｖ程度であるため、セクタセレクトトランジスタＳＳＴのソース拡散層１０４とＰ型ウェル７４ＰＳとの間において破壊が生じることはない。
【０５４３】
また、セクタ選択線ＳＳＬの電位（第２の電位）ＶＥＲＳ２が例えば５Ｖの場合、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄとソース拡散層１０４との間の電位差（ＶＥＲＳ１′−ＶＥＲＳ２）は、例えば３．５〜３．７Ｖ程度となる。セクタセレクトトランジスタＳＳＴとして用いられている第２の低電圧トランジスタの耐圧は、上述したように例えば６Ｖ程度であるため、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄとソース拡散層１０４との間において破壊が生じることはない。
【０５４４】
Ｐ型ウェル７４ＰＳの電位（第３の電位）ＶＥＲＳ３が例えば６Ｖに設定される場合、電圧緩衝トランジスタＢＴのソース拡散層１０４の電位ＶＥＲＳ３′は、例えば５．５〜５．７Ｖ程度となる。ソース拡散層１０４の電位ＶＥＲＳ３′がＰ型ウェル７４ＰＳの電位ＶＥＲＳ３より低くなるのは、Ｐ型ウェル７４ＰＳとドレイン拡散層１０４とにより形成されるダイオードにより電圧降下が生じるためである。
【０５４５】
Ｐ型ウェル７４ＰＢの電位は、半導体基板２０の電位と等しく、０Ｖ（接地）である。電圧緩衝トランジスタＢＴのソース拡散層１０４とＰ型ウェル７４ＰＢとの電位差は、例えば５．５〜５．７Ｖ程度となる。電圧緩衝トランジスタＢＴのソース拡散層１０４とＰ型ウェル７４ＰＢとの間の耐圧は、上述したように例えば６Ｖ程度であるため、電圧緩衝トランジスタＢＴのソース拡散層１０４とＰ型ウェル７４ＰＢとの間において破壊が生じることはない。
【０５４６】
また、電圧緩衝トランジスタＢＴのゲートＢＧの電位（第４の電位）ＶＥＲＳ４が例えば３Ｖの場合、電圧緩衝トランジスタＢＴのゲート電極３４ｄとソース拡散層１０４との間の電位差は、例えば２．５〜２．７Ｖ程度となる。電圧緩衝トランジスタＢＴの耐圧は、上述したように例えば３Ｖ程度であるため、電圧緩衝トランジスタＢＴのゲート電極３４ｄとソース拡散層１０４との間において破壊が生じることはない。
【０５４７】
列デコーダ１２に用いられている第１の低電圧トランジスタ１１１Ｎのソース拡散層１０４の電位は、電圧緩衝トランジスタＢＴのゲート電極３４ｄの電位より閾値電圧だけ低い電位ＶＥＲＳ４′となる。電圧緩衝トランジスタＢＴのゲート電極３４ｄの電位が例えば３Ｖであり、電圧緩衝トランジスタＢＴの閾値電圧が例えば０．４Ｖの場合には、列デコーダ１２の第１の低電圧トランジスタ１１１Ｎのソース拡散層１０４の電位ＶＥＲＳ４′は２．６Ｖとなる。列デコーダ１２に用いられている第１の低電圧トランジスタ１１１Ｎのソース拡散層１０４とＰ型ウェル７４Ｐとの間の耐圧は、上述したように６Ｖ程度であるため、列デコーダ１２の第１の低電圧トランジスタ１１１Ｎにおいて破壊が生じることはない。
【０５４８】
なお、各部の電位は上記に限定されるものではない。
【０５４９】
Ｐ型ウェル２６の電位（第１の電位）ＶＥＲＳ１とＰ型ウェル７４ＰＳの電位（第３の電位）ＶＥＲＳ３との差が、セクタセレクトトランジスタＳＳＴの耐圧より小さくなるように、各々の電位ＶＥＲＳ１、ＶＥＲＳ３が設定される。
【０５５０】
より厳密には、セクタセレクトトランジスタＳＳＴのソース拡散層１０４の電位ＶＥＲＳ１′とＰ型ウェル７４ＰＳの電位ＶＥＲＳ３との間の差が、セクタセレクトトランジスタＳＳＴの耐圧より小さくなるように、各々の電位ＶＥＲＳ１、ＶＥＲＳ３が設定される。
【０５５１】
また、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄの電位（第２の電位）ＶＥＲＳ２とＰ型ウェル２６の電位（第１の電位）ＶＥＲＳ１との差が、セクタセレクトトランジスタＳＳＴの耐圧より小さくなるように、各々の電位ＶＥＲＳ１、ＶＥＲＳ２が設定される。
【０５５２】
より厳密には、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄの電位ＶＥＲＳ２とソース拡散層１０４の電位ＶＥＲＳ１′との差が、セクタセレクトトランジスタＳＳＴの耐圧より小さくなるように、各々の電位ＥＲＳ１、ＶＥＲＳ２が設定される。
【０５５３】
また、Ｐ型ウェル７４ＰＳの電位（第３の電位）ＶＥＲＳ３が、電圧緩衝トランジスタＢＴの耐圧より小さくなるように、Ｐ型ウェル７４ＰＳの電位ＶＥＲＳ３が設定される。
【０５５４】
より厳密には、電圧緩衝トランジスタＢＴのソース拡散層１０４の電位ＶＥＲＳ３′とＰ型ウェル７４ＰＢの電位との差が、電圧緩衝トランジスタＢＴの耐圧より小さくなるように、第３の電位ＶＥＲＳ３が設定される。
【０５５５】
また、電圧緩衝トランジスタＢＴのゲート電極３４ｄの電位（第４の電位）ＶＥＲＳ４とＰ型ウェル７４ＰＳの電位（第３の電位）ＶＥＲＳ３との差が、電圧緩衝トランジスタＢＴの耐圧より小さくなるように、各々の電位ＶＥＲＳ３、ＶＥＲＳ４が設定される。
【０５５６】
より厳密には、電圧緩衝トランジスタＢＴのゲート電極３４ｄの電位ＶＥＲＳ４とソース拡散層１０４の電位ＶＥＲＳ３′との差が、電圧緩衝トランジスタＢＴの耐圧より小さくなるように、各々の電位ＶＥＲＳ３、ＶＥＲＳ４が設定される。
【０５５７】
また、電圧緩衝トランジスタＢＴのゲート電極３４ｄの電位（第４の電位）ＶＥＲＳ４が、列デコーダ１２の低電圧トランジスタ１１１Ｎの耐圧より小さくなるように、第４の電位ＶＥＲＳ４が設定される。
【０５５８】
より厳密には、列デコーダ１２の低電圧トランジスタ１１１Ｎのソース拡散層１０４の電位ＶＥＲＳ４′とＰ型ウェル７４Ｐの電位との差が、列デコーダ１２の低電圧トランジスタ１１１Ｎの耐圧より小さくなるように、第４の電位ＶＥＲＳ４が設定される。
【０５５９】
第１の電位ＶＥＲＳ１〜第４の電位ＶＥＲＳ４がいずれも正である場合には、第２の電位ＶＥＲＳ２は第１の電位ＶＥＲＳ１より低く設定され、第３の電位ＶＥＲＳ３も第１の電位ＶＥＲＳ１より低く設定される。また、第４の電位ＶＥＲＳ４は第３の電位ＶＥＲＳ３より低く設定される。
【０５６０】
このように、本実施形態では、電圧緩衝トランジスタＢＴのＰ型ウェル７４ＰＢとソース／ドレイン拡散層１０４との間の耐圧が比較的高いため、情報を消去する際にＰ型ウェル７４ＰＢにバイアス電圧を印加することを要しない。メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、電圧緩衝トランジスタＢＴのゲート電極３４ｄにバイアス電圧を印加すれば、電圧緩衝トランジスタＢＴにおいて破壊が生じるのを防止し得る。本実施形態のように、電圧緩衝トランジスタが形成される領域１１をトリプルウェル構造にしなくてもよい。
【０５６１】
なお、ここでは、メモリセルトランジスタＭＴに書き込まれた情報を消去する際に、セクタ選択線ＳＳＬの電位ＶＥＲＳ２を例えば５Ｖとする場合を例に説明したが、セクタ選択線ＳＳＬの電位をフローティングとしてもよい。メモリセルトランジスタＭＴに書き込まれた情報を消去する際に、セクタ選択線ＳＳＬの電位をフローティングとした場合にも、消去の際にセクタセレクトトランジスタＳＳＴにおいて破壊が生じるのを防止することが可能である。
【０５６２】
［第４実施形態］
第４実施形態による不揮発性半導体記憶装置及びその読み出し方法、書き込み方法、消去方法、並びに、その不揮発性半導体記憶装置の製造方法を図６１乃至図６５を用いて説明する。図１乃至図６０に示す第１乃至第３実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０５６３】
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図６１乃至図６３を用いて説明する。図６１は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図６２は、本実施形態による不揮発性半導体記憶装置を示す断面図である。
【０５６４】
本実施形態による不揮発性半導体記憶装置は、セクタセレクトトランジスタＳＳＴとして、メモリセルトランジスタＭＴやセクタセレクトトランジスタＳＴとほぼ同様のトランジスタが用いられていることに主な特徴がある。
【０５６５】
図６１に示すように、本実施形態では、電圧緩衝トランジスタＢＴ（図２７参照）、ウェル７４ＰＢ（図２７参照）、第２の制御回路２９（図２７参照）及び第３の電圧印加回路１９（図２７参照）は設けられていない。
【０５６６】
セクタセレクトトランジスタＳＳＴのドレインは、電圧緩衝トランジスタＢＴ（図２７参照）を介することなく、メインビット線ＭＢＬにより、列デコーダ１２に接続されている。
【０５６７】
図６２に示すように、セクタセレクトトランジスタＳＳＴが形成される領域７には、Ｎ型ウェル（Ｎ型の拡散層）２５が形成されている。Ｎ型ウェル２５内には、Ｐ型ウェル７２ＰＳが形成されている。
【０５６８】
Ｐ型ウェル７２ＰＳ上には、ゲート絶縁膜２８ｃを介して、ゲート電極３０ｃが形成されている。
【０５６９】
セクタセレクトトランジスタＳＳＴのゲート絶縁膜２８ｃは、メモリセルトランジスタＭＴのトンネル絶縁膜２８ａ及び選択トランジスタＳＴのゲート絶縁膜２８ｂと同一の絶縁膜により形成されている。このため、セクタセレクトトランジスタＳＳＴのゲート絶縁膜２８ｃの膜厚は、メモリセルトランジスタＭＴのトンネル絶縁膜２８ａの膜厚、及び、セクタセレクトトランジスタＳＴのゲート絶縁膜２８ｂの膜厚と等しくなっている。
【０５７０】
セクタセレクトトランジスタＳＳＴのゲート電極３０ｃは、メモリセルトランジスタＭＴのフローティングゲート３０ａ、及び、選択トランジスタＳＴのセレクトゲート３０ｂと同一の導電膜（ポリシリコン膜）により形成されている。このため、セクタセレクトトランジスタＳＳＴのゲート電極３０ｃの厚さは、メモリセルトランジスタＭＴのフローティングゲート３０ａの厚さ、及び、選択トランジスタＳＴのセレクトゲート３０ｂの厚さと等しくなっている。
【０５７１】
セクタセレクトトランジスタＳＳＴのゲート電極３０ｂ上には、絶縁膜３２ｃを介して、ポリシリコン層（導電層）３４ｅが形成されている。セクタセレクトトランジスタＳＳＴの絶縁膜３２ｃは、メモリセルトランジスタＭＴの絶縁膜３２ａ及び選択トランジスタＳＴの絶縁膜３２ｂと同一の絶縁膜により形成されている。このため、セクタセレクトトランジスタＳＳＴの絶縁膜３２ｃの膜厚は、メモリセルトランジスタＭＴの絶縁膜３２ａの膜厚、及び、選択トランジスタＳＴの絶縁膜３２ｂの膜厚と等しくなっている。セクタセレクトトランジスタＳＳＴのポリシリコン膜３４ｅは、メモリセルトランジスタＭＴのコントロールゲート３４ａ、及び、選択トランジスタＳＴのポリシリコン膜３４ｂと同一の導電膜により形成されている。このため、セクタセレクトトランジスタＳＳＴのポリシリコン膜３４ｅの厚さは、メモリセルトランジスタＭＴのコントロールゲート３４ａの厚さ、及び、選択トランジスタＳＴのポリシリコン膜３４ｂの厚さと等しくなっている。
【０５７２】
セクタセレクトトランジスタＳＳＴのゲート電極３０ｂの両側の半導体基板２０内には、Ｎ型の不純物拡散層３６ｄが形成されている。セクタセレクトトランジスタＳＳＴのソース／ドレイン拡散層３６ｄは、選択トランジスタＳＴ及びメモリセルトランジスタＭＴのソース／ドレイン拡散層３６ａ〜３６ｃを形成するのと同時に形成されたものである。
【０５７３】
こうして、ゲート電極３０ｃとポリシリコン膜３４ｅとソース／ドレイン拡散層１０４とを有するセクタセレクトトランジスタＳＳＴがＰ型ウェル７２ＰＳ上に形成されている。このように、本実施形態では、セクタセレクトトランジスタＳＳＴとして、メモリセルトランジスタＭＴや選択トランジスタＳＴとほぼ同様のトランジスタが用いられている。ただし、セクタセレクトトランジスタＳＳＴの細部の構造は、メモリセルトランジスタＭＴやセクタセレクトトランジスタＳＴと必ずしも同一ではない。
【０５７４】
図６３は、各々の構成要素に使用されているトランジスタの種別、トランジスタの耐圧及びトランジスタのゲート絶縁膜の膜厚を示す図である。
【０５７５】
図６３に示すように、セクタセレクトトランジスタＳＳＴとしては、メモリセルトランジスタＭＴや選択トランジスタＳＴと同様のトランジスタ（Ｐ１Ｔｒ）が用いられている。セクタセレクトトランジスタＳＳＴの耐圧は、例えば８Ｖ程度である。即ち、セクタセレクトトランジスタＳＳＴの耐圧は、メモリセルトランジスタＭＴや選択トランジスタＳＴと同様に、比較的高くなっている。また、セクタセレクトトランジスタＳＳＴのゲート絶縁膜２８ｃの膜厚は、例えば８〜１２ｎｍ程度である。
【０５７６】
列デコーダ１２には、定格電圧が例えば１．８Ｖである第１の低電圧トランジスタ（１．８ＶＴｒ）１１１Ｎ、１１１Ｐ（図５４参照）が用いられている。行デコーダ１２に用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐの耐圧は、例えば３Ｖ程度である。また、列デコーダ１２に用いられている第１の低電圧トランジスタ１１１Ｎ、１１１Ｐのゲート絶縁膜７９の膜厚は、例えば３ｎｍ程度である。
【０５７７】
また、センスアンプ１３には、定格電圧が例えば１．８Ｖである第１の低電圧トランジスタ（１．８ＶＴｒ）１１１Ｎ、１１１Ｐが用いられている。センスアンプ１３に用いられている低電圧トランジスタ１１１Ｎ、１１１Ｐの耐圧は、例えば３Ｖ程度である。また、列デコーダ１２に用いられている低電圧トランジスタ１１１Ｎ、１１１Ｐのゲート絶縁膜７９の膜厚は、例えば３ｎｍ程度である。
【０５７８】
また、第１の行デコーダ１４には、定格電圧が例えば１０Ｖである高耐圧トランジスタ（１０ＶＴｒ）１１０Ｎ、１１０Ｐが用いられている。第１の行デコーダ１４に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐの耐圧は、例えば１２Ｖ程度である。また、第１の行デコーダ１４に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐのゲート絶縁膜７６の膜厚は、例えば１６ｎｍ程度である。
【０５７９】
また、第２の行デコーダ１６には、定格電圧が例えば１．８Ｖである第１の低電圧トランジスタ（１．８ＶＴｒ）１１１Ｎ、１１１Ｐが用いられている。第２の行デコーダ１６に用いられている低電圧トランジスタ１１１Ｎ、１１１Ｐの耐圧は、例えば３Ｖ程度である。また、第２の行デコーダ１６に用いられている低電圧トランジスタ１１１Ｎ、１１１Ｐのゲート絶縁膜７９の膜厚は、例えば３ｎｍ程度である。
【０５８０】
また、第３の行デコーダ１８には、定格電圧が例えば１０Ｖである高耐圧トランジスタ（１０ＶＴｒ）１１０Ｎ、１１０Ｐが用いられている。第３の行デコーダ１８に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐの耐圧は、例えば１２Ｖ程度である。また、第３の行デコーダ１８に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐのゲート絶縁膜７６の膜厚は、例えば１６ｎｍ程度である。
【０５８１】
制御回路２３には、定格電圧が例えば１．８Ｖである低電圧トランジスタ（１．８ＶＴｒ）１１１Ｎ、１１１Ｐが用いられている。制御回路２３に用いられている低電圧トランジスタ１１１Ｎ、１１１Ｐの耐圧は、例えば３Ｖ程度である。また、制御回路２３に用いられている低電圧トランジスタ１１１Ｎ、１１１Ｐのゲート絶縁膜７９の膜厚は、例えば３ｎｍ程度である。
【０５８２】
第１の電圧印加回路１５には、定格電圧が例えば１０Ｖである高耐圧トランジスタ（１０ＶＴｒ）１１０Ｎ、１１０Ｐが用いられている。第１の電圧印加回路１５に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐの耐圧は、例えば１２Ｖ程度である。また、第１の電圧印加回路１５に用いられている高耐圧トランジスタ１１０Ｎ、１１０Ｐのゲート絶縁膜７６の膜厚は、例えば１６ｎｍ程度である。
【０５８３】
第２の電圧印加回路１７には、定格電圧が例えば１．８Ｖである第１の低電圧トランジスタ（１．８ＶＴｒ）１１１Ｎ、１１１Ｐが用いられている。第２の電圧印加回路１７に用いられている低電圧トランジスタ１１１Ｎ、１１１Ｐの耐圧は、例えば３Ｖ程度である。また、第２の電圧印加回路１７に用いられている低電圧トランジスタ１１１Ｎ、１１１Ｐのゲート絶縁膜７９の膜厚は、例えば３ｎｍ程度である。
【０５８４】
（不揮発性半導体記憶装置の動作）
次に、本変形例による不揮発性半導体記憶装置の動作方法を図６４及び図６５を用いて説明する。図６４は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図６４においてＦはフローティングを示している。
【０５８５】
（読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法について図６４を用いて説明する。
【０５８６】
なお、ここでは、図６１において破線Ａで囲まれたメモリセルＭＣと破線Ｂで囲まれたメモリセルＭＣとに書き込まれた情報を読み出す場合を例に説明する。
【０５８７】
メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、各部の電位を以下のように設定する。
【０５８８】
即ち、選択すべきメモリセルＭＣに接続されたセクタセレクトトランジスタＳＳＴに接続されているセクタ選択線ＳＳＬ１１の電位を、例えば１．８Ｖとする。一方、選択されたセクタ選択線ＳＳＬ１１以外のセクタ選択線ＳＳＬ１２、ＳＳＬ２１、ＳＳＬ２２の電位は、いずれも０Ｖとする。
【０５８９】
また、選択すべきメモリセルＭＣに接続されたセクタセレクトトランジスタＳＳＴに接続されているメインビット線（ビット線）ＭＢＬ１、ＭＢＬ２の電位を、例えば０．５Ｖとする。
【０５９０】
また、第１のワード線ＣＧ１１、ＣＧ１２、ＣＧ２１、ＣＧ２２の電位は、常時１．８Ｖとする。
【０５９１】
また、選択すべきメモリセルＭＣに接続された第２のワード線ＳＧ１１の電位を、例えば１．８Ｖとする。一方、選択された第２のワード線ＳＧ１１以外の第２のワード線ＳＧ１２、ＳＧ２１、ＳＧ２２の電位を、０Ｖとする。
【０５９２】
Ｐ型ウェル２６の電位ＶＢ１は、いずれも０Ｖとする。また、Ｐ型ウェル７２ＰＳの電位ＶＢ２は、いずれも０Ｖとする。ソース線ＳＬ１、ＳＬ２の電位は、いずれも０Ｖとする。
【０５９３】
本実施形態においても、セクタセレクトトランジスタＳＳＴとして低電圧トランジスタが用いられているため、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際に、十分に大きな読み出し電流が得られる。このため、本実施形態によれば、メモリセルトランジスタＭＴに書き込まれている情報を高速で判定することが可能となり、ひいては、メモリセルトランジスタＭＴに書き込まれている情報を高速に読み出すことが可能となる。
【０５９４】
（書き込み方法）
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図６４を用いて説明する。
【０５９５】
なお、ここでは、図６１において破線Ａで囲まれたメモリセルＭＣに情報を書き込む場合を例に説明する。
【０５９６】
メモリセルトランジスタＭＴに情報を書き込む際には、各部の電位を以下のように設定する。
【０５９７】
即ち、選択すべきメモリセルＭＣ（メモリセルＡ）に接続されたセクタセレクトトランジスタＳＳＴに接続されているセクタ選択線ＳＳＬ１１の電位を、例えば１．８Ｖとする。一方、選択されたセクタ選択線ＳＳＬ１１以外のセクタ選択線ＳＳＬ１２、ＳＳＬ２１、ＳＳＬ２２の電位は、いずれも０Ｖとする。
【０５９８】
また、選択すべきメモリセルＭＣに接続されたセクタセレクトトランジスタＳＳＴに接続されているメインビット線（ビット線）ＭＢＬ１の電位を、例えば０Ｖとする。一方、選択されたメインビット線ＭＢＬ１以外のメインビット線ＭＢＬ２の電位は、フローティングとする。
【０５９９】
また、選択的すべきメモリセルＭＣに接続された第１のワード線ＣＧ１１の電位を、例えば９Ｖとする。一方、選択された第１のワード線ＣＧ１１以外の第１のワード線ＣＧ１２、ＣＧ２１、ＣＧ２２の電位を、０Ｖとする。
【０６００】
また、選択的すべきメモリセルＭＣに接続された第２のワード線ＳＧ１１の電位を、例えば２．５Ｖとする。一方、選択された第２のワード線ＳＧ１１以外の第２のワード線ＳＧ１２、ＳＧ２１、ＳＧ２２の電位を、０Ｖとする。
【０６０１】
また、選択すべきメモリセルＭＣに接続されたソース線ＳＬ１１の電位を、例えば５．５Ｖとする。一方、選択されたソース線ＳＬ１以外のソース線ＳＬ２１の電位を、フローティングとする。
【０６０２】
Ｐ型ウェル２６の電位ＶＢ１は、いずれも０Ｖとする。また、Ｐ型ウェル７２ＰＳの電位ＶＢ２は、いずれも０Ｖとする。
【０６０３】
各部の電位を上記のように設定すると、メモリセルトランジスタＭＴのソース拡散層３６ａとドレイン拡散層３６ｂとの間に電子が流れ、メモリセルトランジスタＭＴのフローティングゲート３０ａ内に電子が導入される。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積され、メモリセルトランジスタＭＴに情報が書き込まれることとなる。
【０６０４】
（消去方法）
次に、本実施形態による不揮発性半導体記憶装置の消去方法を図６４及び図６５を用いて説明する。図６５は、本実施形態による不揮発性半導体記憶装置の消去方法を示す断面図である。
【０６０５】
メモリセルアレイに書き込まれた情報の消去は、例えばセクタＳＣＴ毎に行われる。ここでは、第１のセクタＳＣＴ１内に存在する複数のメモリセルＭＣに書き込まれた情報を一括して消去する場合を例に説明する。
【０６０６】
本実施形態では、以下のようにして、メモリセルトランジスタＭＴに書き込まれた情報を消去する。
【０６０７】
なお、メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、メインビット線ＭＢＬ１、ＭＢＬ２の電位は、常時フローティングとする。また、メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、ソース線ＳＬ１１、ＳＬ２１の電位は、常時フローティングとする。また、半導体基板２０の電位は０Ｖ（接地）とする。また、選択トランジスタＳＴのゲートＳＧ１１、ＳＧ１２、ＳＧ２１、ＳＧ２２の電位は、常時フローティングとする。
【０６０８】
メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、まず、第２の電圧印加回路１７により、Ｐ型ウェル７２ＰＳの電位ＶＢ２を、第３の電位ＶＥＲＳ３に設定する。ここでは、第３の電位ＶＥＲＳ３を、例えば１．８Ｖとする。
【０６０９】
また、セクタ選択線ＳＳＬ１１、ＳＳＬ１２、ＳＳＬ２１、ＳＳＬ２２の電位を、第２の電位ＶＥＲＳ２に設定する。ここでは、第２の電位ＶＥＲＳ２を、例えば１．８Ｖとする。
【０６１０】
次に、第１の電圧印加回路１５により、Ｐ型ウェル２６の電位ＶＢ１を、第１の電位ＶＥＲＳ１に設定する。ここでは、第１の電位ＶＥＲＳ１を、例えば９Ｖとする。
【０６１１】
次に、消去の対象となる第１のセクタＳＣＴ１内のメモリセルＭＣに接続された第１のワード線ＣＧ１１、ＣＧ１２の電位を、例えば−９Ｖとする。一方、消去の対象ではない第２のセクタＳＣＴ２内のメモリセルＭＣに接続されたワード線ＣＧ２１、ＣＧ２２の電位を、例えばフローティングとする。
【０６１２】
第１のワード線ＣＧ１１、ＣＧ１２の電位を例えば−９Ｖに設定すると、メモリセルトランジスタＭＴのフローティングゲート３０ａから電荷が引き抜かれる。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない状態となり、メモリセルトランジスタＭＴの情報が消去されることとなる。
【０６１３】
上述したように、メモリセルトランジスタＭＴに書き込まれた情報を消去する際には、Ｐ型ウェル２６の電位（第１の電位）ＶＥＲＳ１は例えば９Ｖに設定される。Ｐ型ウェル２６の電位ＶＥＲＳ１が９Ｖに設定される場合、セクタセレクトトランジスタＳＳＴのソース拡散層１０４の電位ＶＥＲＳ１′は、例えば８．５〜８．７Ｖ程度となる。ソース拡散層１０４の電位ＶＥＲＳ１′がＰ型ウェル２６の電位ＶＥＲＳ１より低くなるのは、Ｐ型ウェル２６とドレイン拡散層３６ｃとにより形成されるダイオードにより電圧降下が生じるためである。
【０６１４】
Ｐ型ウェル７２ＰＳの電位（第３の電位）ＶＥＲＳ３が例えば１．８Ｖの場合、セクタセレクトトランジスタＳＳＴのソース拡散層１０４とＰ型ウェル７２ＰＳとの間の電位差（ＶＥＲＳ１′−ＶＥＲＳ３）は、例えば６．７〜６．９Ｖ程度となる。セクタセレクトトランジスタＳＳＴの耐圧は、上述したように例えば８Ｖ程度であるため、セクタセレクトトランジスタＳＳＴのＰ型ウェル７２ＰＳとソース拡散層１０４との間において破壊が生じることはない。
【０６１５】
また、セクタ選択線ＳＳＬの電位（第２の電位）ＶＥＲＳ２が例えば１．８Ｖの場合、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄとソース拡散層１０４との間の電位差（ＶＥＲＳ１′−ＶＥＲＳ２）は、例えば６．７〜６．９Ｖ程度となる。セクタセレクトトランジスタＳＳＴの耐圧は、上述したように例えば８Ｖ程度であるため、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄとソース拡散層１０４との間において破壊が生じることはない。
【０６１６】
Ｐ型ウェル７２ＰＳの電位（第３の電位）ＶＥＲＳ３が例えば１．８Ｖに設定される場合、列デコーダ１２の低電圧トランジスタ１１１Ｎのソース拡散層１０４の電位ＶＥＲＳ３′は、例えば１．３〜１．５Ｖ程度となる。列デコーダ１２の低電圧トランジスタ１１１Ｎのソース拡散層１０４の電位ＶＥＲＳ３′がＰ型ウェル７２ＰＳの電位ＶＥＲＳ３より低くなるのは、Ｐ型ウェル７２ＰＳとドレイン拡散層１０４とにより形成されるダイオードにより電圧降下が生じるためである。
【０６１７】
列デコーダ１２に用いられている低電圧トランジスタ１１１Ｎの耐圧は、上述したように３Ｖ程度であるため、列デコーダ１２の第１の低電圧トランジスタ１１１Ｎにおいて破壊が生じることはない。
【０６１８】
なお、各部の電位は上記に限定されるものではない。
【０６１９】
Ｐ型ウェル２６の電位（第１の電位）ＶＥＲＳ１とＰ型ウェル７２ＰＳの電位（第３の電位）ＶＥＲＳ３との差が、セクタセレクトトランジスタＳＳＴの耐圧より小さくなるように、各々の電位ＶＥＲＳ１、ＶＥＲＳ３が設定される。
【０６２０】
より厳密には、セクタセレクトトランジスタＳＳＴのソース拡散層１０４の電位ＶＥＲＳ１′とＰ型ウェル７２ＰＳの電位ＶＥＲＳ３との間の差が、セクタセレクトトランジスタＳＳＴの耐圧より小さくなるように、各々の電位ＶＥＲＳ１、ＶＥＲＳ３が設定される。
【０６２１】
また、セクタセレクトトランジスタＳＳＴのゲート電極３０ｂの電位（第２の電位）ＶＥＲＳ２とＰ型ウェル２６の電位（第１の電位）ＶＥＲＳ１との差が、セクタセレクトトランジスタＳＳＴの耐圧より小さくなるように、各々の電位ＶＥＲＳ１、ＶＥＲＳ２が設定される。
【０６２２】
より厳密には、セクタセレクトトランジスタＳＳＴのゲート電極３４ｄの電位ＶＥＲＳ２とソース拡散層１０４の電位ＶＥＲＳ１′との差が、セクタセレクトトランジスタＳＳＴの耐圧より小さくなるように、各々の電位ＥＲＳ１、ＶＥＲＳ２が設定される。
【０６２３】
また、Ｐ型ウェル７２ＰＳの電位（第３の電位）ＶＥＲＳ３が、列デコーダ１２の低電圧トランジスタ１１１Ｎの耐圧より小さくなるように、第３の電位ＶＥＲＳ４が設定される。
【０６２４】
より厳密には、列デコーダ１２の低電圧トランジスタ１１１Ｎのソース拡散層１０４の電位ＶＥＲＳ３′とＰ型ウェル７２Ｐの電位との差が、列デコーダ１２の低電圧トランジスタ１１１Ｎの耐圧より小さくなるように、第３の電位ＶＥＲＳ３が設定される。
【０６２５】
第１の電位ＶＥＲＳ１〜第３の電位ＶＥＲＳ３がいずれも正である場合には、第２の電位ＶＥＲＳ２は第１の電位ＶＥＲＳ１より低く設定され、第３の電位ＶＥＲＳ３も第１の電位ＶＥＲＳ１より低く設定される。
【０６２６】
このように、本実施形態では、セクタセレクトトランジスタＳＳＴとしてメモリセルトランジスタＭＴや選択トランジスタＳＴと同様のトランジスタが用いられているため、セクタセレクトトランジスタＳＳＴの耐圧が比較的高い。このため、メモリセルトランジスタＭＴに書き込まれた情報を消去する際に、セクタセレクトトランジスタＳＳＴのゲート電極３０ｂ及びＰ型ウェル７２ＰＳに比較的低い電圧を印加した場合であっても、セクタセレクトトランジスタＳＳＴが破壊されることはない。セクタセレクトトランジスタＳＳＴのゲート電極３０ｂ及びＰ型ウェル７２ＰＳに印加する電圧を比較的低く設定しうるため、電圧緩衝トランジスタＢＴを設けることなく、耐圧が極めて低いトランジスタ１１１Ｎを列デコーダ１２に用いることが可能となる。
【０６２７】
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図６６乃至図７８を用いて説明する。図６６乃至図７８は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【０６２８】
図６６（ａ）、図６７（ａ）、図６８（ａ）、図６９（ａ）、図７０（ａ）、図７１（ａ）、図７２（ａ）、図７３（ａ）、図７４（ａ）、図７５（ａ）、図７６（ａ）及び図７７は、メモリセルアレイ領域２を示している。図６６（ａ）、図６７（ａ）、図６８（ａ）、図６９（ａ）、図７０（ａ）、図７１（ａ）、図７２（ａ）、図７３（ａ）、図７４（ａ）、図７５（ａ）、図７６（ａ）及び図７７の紙面左側の図は、図２９のＥ−Ｅ′断面に対応している。図６６（ａ）、図６７（ａ）、図６８（ａ）、図６９（ａ）、図７０（ａ）、図７１（ａ）、図７２（ａ）、図７３（ａ）、図７４（ａ）、図７５（ａ）、図７６（ａ）及び図７７の紙面右側の図は、図２９のＣ−Ｃ′断面に対応している。
【０６２９】
図６６（ｂ）、図６７（ｂ）、図６８（ｂ）、図６９（ｂ）、図７０（ｂ）、図７１（ｂ）、図７２（ｂ）、図７３（ｂ）、図７４（ｂ）、図７５（ｂ）、図７６（ｂ）及び図７８は、周辺回路領域４を示している。図６６（ｂ）、図６７（ｂ）、図６８（ｂ）、図６９（ｂ）、図７０（ｂ）、図７１（ｂ）、図７２（ｂ）、図７３（ｂ）、図７４（ｂ）、図７５（ｂ）、図７６（ｂ）及び図７８の紙面左側は、高耐圧トランジスタが形成される領域６を示している。高耐圧トランジスタが形成される領域６のうちの紙面左側は高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを示している。高耐圧Ｎチャネルトランジスタが形成される領域６Ｎの紙面右側は、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを示している。
【０６３０】
高耐圧Ｐチャネルトランジスタが形成される領域６Ｐの紙面右側は、セクタセレクトトランジスタが形成される領域７を示している。
【０６３１】
図６６（ｂ）、図６７（ｂ）、図６８（ｂ）、図６９（ｂ）、図７０（ｂ）、図７１（ｂ）、図７２（ｂ）、図７３（ｂ）、図７４（ｂ）、図７５（ｂ）、図７６（ｂ）及び図７８の紙面右側は、第１の低電圧トランジスタが形成される領域８を示している。第１の低電圧トランジスタが形成される領域８のうちの紙面左側は、第１の低電圧Ｎチャネルトランジスタが形成される領域８Ｎを示している。低電圧トランジスタが形成される領域８のうちの紙面右側は、第１の低電圧Ｐチャネルトランジスタが形成される領域８Ｐを示している。
【０６３２】
まず、半導体基板２０を用意する工程から、犠牲酸化膜６９を成長する工程までは、図１０乃至図１２を用いて上述した第１実施形態による不揮発性半導体記憶装置の製造方法と同様であるので、説明を省略する。
【０６３３】
次に、図６６に示すように、メモリセルアレイ領域２に、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２４を形成する。また、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎにも、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２５を形成する。また、セクタセレクトトランジスタが形成される領域７に、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２５を形成する。また、メモリセルアレイ領域２に、埋め込み拡散層２４よりも浅くＰ型のドーパント不純物を注入することにより、Ｐ型のウェル２６を形成する。また、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎに、埋め込み拡散層２５よりも浅くＰ型のドーパント不純物を注入することにより、Ｐ型のウェル７２Ｐを形成する。また、セクタセレクトトランジスタが形成される領域７に、埋め込み拡散層２５よりも浅くＰ型のドーパント不純物を注入することにより、Ｐ型のウェル７２ＰＳを形成する。
【０６３４】
次に、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎに、Ｎ型の拡散層７０を枠状に形成する。かかる枠状の拡散層７０は、半導体基板２０の表面から埋め込み拡散層２５の周縁部に至るように形成する。Ｐ型のウェル７２Ｐは、埋め込み拡散層２５と拡散層７０とにより囲まれた状態となる。
【０６３５】
また、セクタセレクトトランジスタが形成される領域７にも、Ｎ型の拡散層７０を枠状に形成する。かかる枠状の拡散層７０は、半導体基板２０の表面から埋め込み拡散層２５の周縁部に至るように形成する。
【０６３６】
また、図示しないが、メモリセルアレイ領域２のＰ型のウェル２６も、埋め込み拡散層２４と枠状の拡散層７０により囲まれた状態となる。
【０６３７】
次に、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型のウェル７２Ｎを形成する。
【０６３８】
次に、メモリセルアレイ領域２に、チャネルドーピングを行う（図示せず）。
【０６３９】
次に、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎと、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐとに、チャネルドーピングを行う（図示せず）。
【０６４０】
次に、セクタセレクトトランジスタが形成される領域７に、チャネルドーピングを行う（図示せず）。
【０６４１】
次に、半導体基板２０の表面に存在する犠牲酸化膜６９（図１３参照）をエッチング除去する。
【０６４２】
次に、全面に、熱酸化法により、膜厚１０ｎｍのトンネル絶縁膜２８を形成する。
【０６４３】
次に、全面に、例えばＣＶＤ法により、膜厚９０ｎｍのポリシリコン膜３０を形成する。かかるポリシリコン膜３０としては、不純物がドープされたポリシリコン膜を形成する。
【０６４４】
次に、図６７に示すように、メモリセルアレイ領域２のポリシリコン膜３０をパターニングするとともに、周辺回路領域４に存在するポリシリコン膜３０をエッチング除去する。
【０６４５】
次に、全面に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とを順次積層して成る絶縁膜（ＯＮＯ膜）３２を形成する。かかる絶縁膜３２は、フローティングゲート３０ａとコントロールゲート３４ａとを絶縁するためのものである。
【０６４６】
次に、第１の低電圧Ｎチャネルトランジスタが形成される領域８Ｎに、Ｐ型のドーパント不純物を導入することにより、Ｐ型のウェル７４Ｐを形成する。
【０６４７】
次に、第１の低電圧Ｐチャネルトランジスタが形成される領域８Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型のウェル７４Ｎを形成する。
【０６４８】
次に、図６８に示すように、高耐圧トランジスタが形成される領域６及び第１の低電圧トランジスタが形成される領域８に存在する絶縁膜（ＯＮＯ膜）３２をエッチング除去する。メモリセルアレイ領域２及びセクタセレクトトランジスタが形成される領域７には、絶縁膜３２が残存する。
【０６４９】
次に、第１の低電圧Ｎチャネルトランジスタが形成される領域８Ｎと、第１の低電圧Ｐチャネルトランジスタが形成される領域８Ｐとに、チャネルドーピングを行う（図示せず）。
【０６５０】
次に、全面に、熱酸化法により、例えば膜厚１５ｎｍのゲート絶縁膜７６を形成する（図６８参照）。
【０６５１】
次に、ウエットエッチングにより、第１の低電圧トランジスタが形成される領域８のゲート絶縁膜７６を除去する。
【０６５２】
次に、全面に、熱酸化法により、例えば膜厚３ｎｍのゲート絶縁膜７９を形成する（図６９参照）。これにより、第１の低電圧トランジスタが形成される領域８においては、例えば膜厚３ｎｍのゲート絶縁膜７９が形成される。また、高耐圧トランジスタが形成される領域６においては、ゲート絶縁膜７６の膜厚が例えば１６ｎｍ程度となる。
【０６５３】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１８０ｎｍのポリシリコン膜３４を形成する。
【０６５４】
次に、全面に、反射防止膜８０を形成する（図７０参照）。
【０６５５】
次に、図７１に示すように、フォトリソグラフィ技術を用い、反射防止膜８０、ポリシリコン膜３４、絶縁膜３２及びポリシリコン膜３０をドライエッチングする。これにより、ポリシリコンより成るフローティングゲート３０ａと、ポリシリコンより成るコントロールゲート３４ａとを有する積層体が、メモリセルアレイ領域２内に形成される。また、ポリシリコンより成るセレクトゲート３０ｂと、ポリシリコン膜３４ｂとを有する積層体がメモリセルアレイ領域２内に形成される。また、ポリシリコンより成るゲート電極３０ｃと、ポリシリコン膜３４ｅとを有する積層体がセクタセレクトトランジスタが形成される領域７内に形成される。
【０６５６】
次に、配線（第１金属配線）４６とセレクトゲート３０ｂとを接続すべき領域において、ポリシリコン膜３４ｂをエッチング除去する（図示せず）。
【０６５７】
次に、熱酸化法により、フローティングゲート３０ａの側壁部分、コントロールゲート３４ａの側壁部分、セレクトゲート３０ｂの側壁部分及びポリシリコン膜３４ｂの側壁部分に、シリコン酸化膜（図示せず）を形成する。
【０６５８】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０６５９】
次に、フォトリソグラフィ技術を用い、メモリセルアレイ領域２を露出する開口部（図示せず）及びセクタセレクトトランジスタが形成される領域７を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０６６０】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、フローティングゲート３０ａの両側の半導体基板２０内、及び、セレクトゲート３０ｂの両側の半導体基板２０内に、不純物拡散層３６ａ〜３６ｃが形成される。また、セクタセレクトトランジスタＳＳＴのゲート電極３０ｃの両側の半導体基板２０内に、不純物拡散領域３６ｄが形成される。この後、フォトレジスト膜を剥離する。
【０６６１】
こうして、図７２に示すように、フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｂとを有するメモリセルトランジスタＭＴが形成される。また、セレクトゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴが形成される。また、ゲート電極３０ｃとソース／ドレイン拡散層３６ｄとを有するセクタセレクトトランジスタＳＳＴが形成される。
【０６６２】
次に、図７３に示すように、熱酸化法により、フローティングゲート３０ａの側壁部分、コントロールゲート３４ｂの側壁部分、セレクトゲート３０ｂの側壁部分及びポリシリコン膜３４ｂの側壁部分に、シリコン酸化膜８２を形成する。
【０６６３】
次に、例えばＣＶＤ法により、膜厚５０ｎｍのシリコン窒化膜８４を形成する。
【０６６４】
次に、ドライエッチングにより、シリコン窒化膜８４を異方性エッチングすることにより、シリコン窒化膜より成るサイドウォール絶縁膜８４を形成する。この際、反射防止膜８０がエッチング除去されることとなる。
【０６６５】
次に、図７４に示すように、フォトリソグラフィ技術を用い、周辺回路領域４のポリシリコン膜３４をパターニングする。これにより、高耐圧トランジスタが形成される領域６に、ポリシリコン膜３４より成る高耐圧トランジスタ１１０Ｎ、１１０Ｐのゲート電極３４ｃが形成される。また、第１の低電圧トランジスタが形成される領域８に、ポリシリコン３４より成る第１の低電圧トランジスタ１１１Ｎ、１１１Ｐのゲート電極３４ｄが形成される。
【０６６６】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０６６７】
次に、フォトリソグラフィ技術を用い、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０６６８】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｎチャネルトランジスタ１１０Ｎのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の低濃度拡散層８６が形成される。この後、フォトレジスト膜を剥離する。
【０６６９】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０６７０】
次に、フォトリソグラフィ技術を用い、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０６７１】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｐチャネルトランジスタ１１０Ｐのゲート電極３４ｃの両側の半導体基板２０内に、Ｐ型の低濃度拡散層８８が形成される。この後、フォトレジスト膜を剥離する。
【０６７２】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０６７３】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に、第１の低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）を形成する。
【０６７４】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、第１の低電圧Ｎチャネルトランジスタ１１１Ｎのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の低濃度拡散層９０が形成される。この後、フォトレジスト膜を剥離する。
【０６７５】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０６７６】
次に、フォトリソグラフィ技術を用い、第１の低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０６７７】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、第１の低電圧Ｐチャネルトランジスタ１１１Ｐのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の低濃度拡散層９２が形成される。この後、フォトレジスト膜を剥離する。
【０６７８】
次に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜９３を形成する。
【０６７９】
次に、ドライエッチングにより、シリコン酸化膜９３を異方性エッチングする。これにより、図７５に示すように、フローティングゲート３０ａとコントロールゲート３４ａとを有する積層体の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。また、セレクトゲート３０ｂとポリシリコン膜３４ｂとを有する積層体の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。また、ゲート電極３０ｃとポリシリコン膜３４ｅとを有する積層体の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。また、ゲート電極３４ｃ、３４ｄの側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。
【０６８０】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０６８１】
次に、フォトリソグラフィ技術を用い、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０６８２】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｎチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の高濃度拡散層９４が形成される。Ｎ型の低濃度拡散層８６とＮ型の高濃度拡散層９４とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層９６が形成される。こうして、ゲート電極３４ｃとソース／ドレイン拡散層９６とを有する高耐圧Ｎチャネルトランジスタ１１０Ｎが形成される。高耐圧Ｎチャネルトランジスタ１１０Ｎは、第１の行デコーダ１４、第３の行デコーダ１８、第１の電圧印加回路１５等の高電圧回路に用いられる。
【０６８３】
この後、フォトレジスト膜を剥離する。
【０６８４】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０６８５】
次に、フォトリソグラフィ技術を用い、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０６８６】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｐチャネルトランジスタ１１０Ｐのゲート電極３４ｃの両側の半導体基板２０内に、Ｐ型の高濃度拡散層９８が形成される。Ｐ型の低濃度拡散層８８とＰ型の高濃度拡散層９８とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１００が形成される。こうして、ゲート電極３４ｃとソース／ドレイン拡散層１００とを有する高耐圧Ｐチャネルトランジスタ１１０Ｐが形成される。高耐圧Ｐチャネルトランジスタ１１０Ｐは、第１の行デコーダ１４、第３の行デコーダ１８、第１の電圧印加回路１５等の高電圧回路に用いられる。この後、フォトレジスト膜を剥離する。
【０６８７】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０６８８】
次に、フォトリソグラフィ技術を用い、第１の低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０６８９】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、第１の低電圧Ｎチャネルトランジスタ１１１Ｎのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の高濃度拡散層１０２が形成される。Ｎ型の低濃度拡散層９０とＮ型の高濃度拡散層１０２とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層１０４が形成される。
【０６９０】
こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０４とを有する第１の低電圧Ｎチャネルトランジスタ１１１Ｎが形成される。
【０６９１】
第１の低電圧Ｎチャネルトランジスタ１１１Ｎは、列デコーダ１２、第２の行デコーダ１６、制御回路２３、第２の電圧印加回路１７、センスアンプ１３等の低電圧回路に用いられる。
【０６９２】
この後、フォトレジスト膜を剥離する。
【０６９３】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０６９４】
次に、フォトリソグラフィ技術を用い、第１の低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０６９５】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、第１の低電圧Ｐチャネルトランジスタ１１１Ｐのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の高濃度拡散層１０６が形成される。Ｐ型の低濃度拡散層９２とＰ型の高濃度拡散層１０６とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１０８が形成される。
【０６９６】
こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０８とを有する第１の低電圧Ｐチャネルトランジスタ１１１Ｐが形成される。第１の低電圧Ｐチャネルトランジスタ１１１Ｐは、列デコーダ１２、第２の行デコーダ１６、制御回路２３、第２の電圧印加回路１７、センスアンプ１３等の低電圧回路に用いられる。
【０６９７】
この後、フォトレジスト膜を剥離する。
【０６９８】
次に、例えばスパッタリング法により、全面に、膜厚１０ｎｍのコバルト膜を形成する。
【０６９９】
次に、図２１を用いて上述した第１実施形態による不揮発性半導体記憶装置と同様にして、コバルトシリサイド膜３８ａ〜３８ｆを形成する。この後、未反応のコバルト膜をエッチング除去する。
【０７００】
選択トランジスタＳＴのドレイン拡散層３６ｃ上に形成されたコバルトシリサイド膜３８ｂは、ドレイン電極として機能する。メモリセルトランジスタＭＴのソース拡散層３６ａ上に形成されたコバルトシリサイド膜３８ａは、ソース電極として機能する。セクタセレクトトランジスタＳＳＴのソース／ドレイン拡散層３６ｄ上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する。
【０７０１】
高耐圧トランジスタ１１０Ｎ、１１０Ｐのソース／ドレイン拡散層９６、１００上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する。第１の低電圧トランジスタ１１１Ｎ、１１１Ｐのソース／ドレイン拡散層１０４、１０８上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する（図７６参照）。
【０７０２】
次に、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン窒化膜１１４を形成する。シリコン窒化膜１１４は、エッチングストッパとして機能するものである。
【０７０３】
次に、全面に、ＣＶＤ法により、膜厚１．６μｍのシリコン酸化膜１１６を形成する。こうして、シリコン窒化膜１１４とシリコン酸化膜１１６とから成る層間絶縁膜４０が形成される。
【０７０４】
次に、ＣＭＰ法により、層間絶縁膜４０の表面を平坦化する。
【０７０５】
次に、フォトリソグラフィ技術を用い、ソース／ドレイン電極３８ａ、３８ｃに達するコンタクトホール４２、コバルトシリサイド膜３８ｅに達するコンタクトホール４２、及び、コバルトシリサイド膜３８ｆに達するコンタクトホール４２を形成する。
【０７０６】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０７０７】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜４４を形成する。
【０７０８】
次に、ＣＭＰ法により、層間絶縁膜４０の表面が露出するまでタングステン膜４４及びバリア膜を研磨する。こうして、コンタクトホール４２内に、例えばタングステンより成る導体プラグ４４が埋め込まれる。
【０７０９】
次に、例えばスパッタリング法により、導体プラグ４４が埋め込まれた層間絶縁膜４０上に、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜及びＴｉＮ膜を順次積層して成る積層膜４６を形成する。
【０７１０】
次に、フォトリソグラフィ技術を用い、積層膜４６をパターニングする。これにより、積層膜より成る配線（第１金属配線層）４６が形成される（図７７及び図７８参照）。
【０７１１】
この後、図２４及び図２５を用いて上述した不揮発性半導体記憶装置の製造方法と同様にして、多層配線構造が形成される。
【０７１２】
こうして本実施形態による不揮発性半導体記憶装置が製造される。
【０７１３】
[変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０７１４】
例えば、第１実施形態では、メモリセルトランジスタＭＴによりメモリセルＭＣが形成されている場合を例に説明したが、第２実施形態のようにメモリセルトランジスタＭＴと選択トランジスタＳＴとによりメモリセルＭＣが形成されていてもよい。
【０７１５】
また、第２乃至第４実施形態では、メモリセルトランジスタＭＴと選択トランジスタＳＴとによりメモリセルＭＣが形成されている場合を例に説明したが、第１実施形態のようにメモリセルトランジスタＭＴによりメモリセルＭＣが形成されていてもよい。
【産業上の利用可能性】
【０７１６】
本発明による不揮発性半導体記憶装置及びその書き込み方法は、動作速度の速い不揮発性半導体記憶装置を提供するのに有用である。
【符号の説明】
【０７１７】
２…メモリセルアレイ領域
４…周辺回路領域
６…高耐圧トランジスタが形成される領域
６Ｎ…高耐圧Ｎチャネルトランジスタが形成される領域
６Ｐ…高耐圧Ｐチャネルトランジスタが形成される領域
７…セクタセレクトトランジスタが形成される領域
８…低電圧トランジスタが形成される領域、第１の低電圧トランジスタが形成される領域
８Ｎ…低電圧Ｎチャネルトランジスタが形成される領域、第１の低電圧Ｎチャネルトランジスタが形成される領域
８Ｐ…低電圧Ｐチャネルトランジスタが形成される領域、第１の低電圧Ｐチャネルトランジスタが形成される領域
９…第２の低電圧トランジスタが形成される領域
９Ｎ…第２の低電圧Ｎチャネルトランジスタが形成される領域
９Ｐ…第２の低電圧Ｐチャネルトランジスタが形成される領域
１１…電圧緩衝トランジスタが形成される領域
１２…列デコーダ
１３…センスアンプ
１４…行デコーダ、第１の行デコーダ
１５…第１の電圧印加回路
１６…第２の行デコーダ
１７…第２の電圧印加回路
１８…第３の行デコーダ
１９…第３の電圧印加回路
２０…半導体基板
２１…素子領域
２２…素子分離領域
２３…制御回路、第１の制御回路
２４…Ｎ型ウェル、Ｎ型の拡散層
２５…Ｎ型ウェル、Ｎ型の拡散層
２６…Ｐ型ウェル
２７…列デコーダが形成される領域
２８…トンネル絶縁膜
２８ａ…トンネル絶縁膜
２８ｂ…ゲート絶縁膜
２８ｃ…ゲート絶縁膜
２９…第２の制御回路
３０…ポリシリコン膜
３０ａ…フローティングゲート
３０ｂ…セレクトゲート
３０ｃ…ゲート電極
３２…絶縁膜、ＯＮＯ膜
３２ａ、３２ｂ、３２ｃ…絶縁膜
３４…ポリシリコン膜
３４ａ…コントロールゲート
３４ｂ…ポリシリコン膜、導電層
３４ｃ、３４ｄ…ゲート電極
３４ｅ…ポリシリコン膜、導電層
３６ａ…不純物拡散層、ソース拡散層
３６ｂ…不純物拡散層、ソース／ドレイン拡散層
３６ｃ…不純物拡散層、ドレイン拡散層
３６ｄ…不純物拡散層、ソース／ドレイン拡散層
３７…サイドウォール絶縁膜
３８ａ…シリサイド層、ソース電極
３８ｂ…シリサイド層、ドレイン電極
３８ｃ、３８ｄ…シリサイド層
３８ｅ…ソース／ドレイン電極
３８ｆ…シリサイド層
４０…層間絶縁膜
４２…コンタクトホール
４４…導体プラグ
４６…配線（第１金属配線層）
４８…層間絶縁膜
５０…コンタクトホール
５２…導体プラグ
５４…配線（第２金属配線層）
５６…層間絶縁膜
５８…コンタクトホール
６０…導体プラグ
６２…配線（第３金属配線層）
６４…熱酸化膜
６６…シリコン窒化膜
６８…溝
６９…犠牲酸化膜
７０…埋め込み拡散層
７２Ｐ…Ｐ型ウェル
７２ＰＳ…Ｐ型ウェル
７２Ｎ…Ｎ型ウェル
７４Ｐ…Ｐ型ウェル
７４Ｎ…Ｎ型ウェル
７４ＰＳ…Ｐ型ウェル
７４ＰＢ…Ｐ型ウェル
７６…ゲート絶縁膜
７８…ゲート絶縁膜
８０…反射防止膜
８２…シリコン酸化膜
８４…シリコン窒化膜、サイドウォール絶縁膜
８６…低濃度拡散層
８８…低濃度拡散層
９０、９０ａ…低濃度拡散層
９２、９２ａ…低濃度拡散層
９３…シリコン酸化膜、サイドウォール絶縁膜
９４…高濃度拡散層
９６…ソース／ドレイン拡散層
９８…高濃度拡散層
１００…ソース／ドレイン拡散層
１０２…高濃度拡散層
１０４…ソース／ドレイン拡散層
１０６…高濃度拡散層
１０８…ソース／ドレイン拡散層
１１０Ｎ…高耐圧Ｎチャネルトランジスタ
１１０Ｐ…高耐圧Ｐチャネルトランジスタ
１１１Ｎ…第１の低電圧Ｎチャネルトランジスタ
１１１Ｐ…第１の低電圧Ｐチャネルトランジスタ
１１２Ｎ…低電圧Ｎチャネルトランジスタ
１１２Ｐ…低電圧Ｐチャネルトランジスタ
１１３Ｎ…第２の低電圧Ｎチャネルトランジスタ
１１３Ｐ…第２の低電圧Ｐチャネルトランジスタ
１１４…シリコン窒化膜
１１６…シリコン酸化膜
１１８…シリコン酸化膜
１２０…シリコン酸化膜
１２２…シリコン酸化膜
１２４…シリコン酸化膜
１２６…シリコン酸化膜
１２８…シリコン酸化膜
１３０…層間絶縁膜
１３２…コンタクトホール
１３４…導体プラグ
１３６…配線（第４金属配線層）
１３８…シリコン酸化膜
１４０…シリコン酸化膜
１４２…層間絶縁膜
１４３…コンタクトホール
１４４…導体プラグ
１４５…配線
１４６…シリコン酸化膜
１４８…シリコン窒化膜
２０２…メモリセルアレイ領域
２０７…セクタセレクトトランジスタが形成される領域
２１２…列デコーダ
２１３…センスアンプ
２１４…行デコーダ
２１５…電圧印加回路
２１７…列デコーダが形成される領域
２２０…半導体基板
２２２…素子分離領域
２２３…制御回路
２２４…埋め込み拡散層、Ｎ型ウェル
２２６…Ｐ型ウェル
２２８ａ…トンネル絶縁膜
２３６ａ、２３６ｃ…ソース／ドレイン拡散層
２３０ａ…フローティングゲート
２３２ａ…絶縁膜
２３４ａ…コントロールゲート
２３４ｄ…ゲート電極
２７４Ｐ…Ｐチャネル
２７６…ゲート絶縁膜
２７８…ゲート絶縁膜
３０４…ソース／ドレイン拡散層
３１２Ｎ…Ｎチャネルトランジスタ
【図１】
0005429305.tif 000002
【図２】
0005429305.tif 000003
【図３】
0005429305.tif 000004
【図４】
0005429305.tif 000005
【図５】
0005429305.tif 000006
【図６】
0005429305.tif 000007
【図７】
0005429305.tif 000008
【図８】
0005429305.tif 000009
【図９】
0005429305.tif 000010
【図１０】
0005429305.tif 000011
【図１１】
0005429305.tif 000012
【図１２】
0005429305.tif 000013
【図１３】
0005429305.tif 000014
【図１４】
0005429305.tif 000015
【図１５】
0005429305.tif 000016
【図１６】
0005429305.tif 000017
【図１７】
0005429305.tif 000018
【図１８】
0005429305.tif 000019
【図１９】
0005429305.tif 000020
【図２０】
0005429305.tif 000021
【図２１】
0005429305.tif 000022
【図２２】
0005429305.tif 000023
【図２３】
0005429305.tif 000024
【図２４】
0005429305.tif 000025
【図２５】
0005429305.tif 000026
【図２６】
0005429305.tif 000027
【図２７】
0005429305.tif 000028
【図２８】
0005429305.tif 000029
【図２９】
0005429305.tif 000030
【図３０】
0005429305.tif 000031
【図３１】
0005429305.tif 000032
【図３２】
0005429305.tif 000033
【図３３】
0005429305.tif 000034
【図３４】
0005429305.tif 000035
【図３５】
0005429305.tif 000036
【図３６】
0005429305.tif 000037
【図３７】
0005429305.tif 000038
【図３８】
0005429305.tif 000039
【図３９】
0005429305.tif 000040
【図４０】
0005429305.tif 000041
【図４１】
0005429305.tif 000042
【図４２】
0005429305.tif 000043
【図４３】
0005429305.tif 000044
【図４４】
0005429305.tif 000045
【図４５】
0005429305.tif 000046
【図４６】
0005429305.tif 000047
【図４７】
0005429305.tif 000048
【図４８】
0005429305.tif 000049
【図４９】
0005429305.tif 000050
【図５０】
0005429305.tif 000051
【図５１】
0005429305.tif 000052
【図５２】
0005429305.tif 000053
【図５３】
0005429305.tif 000054
【図５４】
0005429305.tif 000055
【図５５】
0005429305.tif 000056
【図５６】
0005429305.tif 000057
【図５７】
0005429305.tif 000058
【図５８】
0005429305.tif 000059
【図５９】
0005429305.tif 000060
【図６０】
0005429305.tif 000061
【図６１】
0005429305.tif 000062
【図６２】
0005429305.tif 000063
【図６３】
0005429305.tif 000064
【図６４】
0005429305.tif 000065
【図６５】
0005429305.tif 000066
【図６６】
0005429305.tif 000067
【図６７】
0005429305.tif 000068
【図６８】
0005429305.tif 000069
【図６９】
0005429305.tif 000070
【図７０】
0005429305.tif 000071
【図７１】
0005429305.tif 000072
【図７２】
0005429305.tif 000073
【図７３】
0005429305.tif 000074
【図７４】
0005429305.tif 000075
【図７５】
0005429305.tif 000076
【図７６】
0005429305.tif 000077
【図７７】
0005429305.tif 000078
【図７８】
0005429305.tif 000079
【図７９】
0005429305.tif 000080
【図８０】
0005429305.tif 000081