(57)【特許請求の範囲】
【請求項１】
複数のチップを積層した３次元積層チップ構造を有する半導体装置であって、
前記３次元積層チップ構造は、第１チップと、前記第１チップの上側又は下側において前記第１チップと隣接し且つ前記第１チップよりも大きい第２チップとを含み、
前記第１チップおよび前記第２チップのうちの少なくとも一方には貫通電極が形成されており、
前記第１チップと前記第２チップとは、前記貫通電極を介して電気的に接続されており、
前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の表面上に樹脂が設けられており、
前記樹脂と前記第１チップの側端面との間の少なくとも一部に、隙間が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記貫通電極は前記第２チップに形成されており、
前記第１チップにおける前記第２チップ側の表面上に、電極パッドを表面に有するデバイス層が形成されており、
前記第２チップの前記貫通電極と前記電極パッドとが電気的に接続されるように前記第２チップと前記第１チップとが貼り合わされていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記樹脂は前記第２チップの端部上にも形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の半導体装置において、
前記樹脂の側端面と前記第２チップの側端面とは実質的に面一であることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちのいずれか１項に記載の半導体装置において、
前記３次元積層チップ構造は、前記第１チップと前記第２チップとからなる２層チップ構造であることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記樹脂は、前記第１チップにおける前記第２チップの反対側の表面を覆うように設けられていることを特徴とする半導体装置。
【請求項７】
請求項１〜５のうちのいずれか１項に記載の半導体装置において、
前記樹脂の厚さは、前記第１チップの厚さと同程度であることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記隙間には、前記樹脂とは異なる樹脂が埋め込まれていることを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記３次元積層チップ構造は、前記第１チップにおける前記第２チップの反対側の表面において前記第１チップと隣接し且つ前記第１チップよりも大きい第３チップをさらに含むことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第１チップに第１貫通電極が形成されており、
前記第２チップに第２貫通電極が形成されており、
前記第１チップと前記第２チップとは、前記第１貫通電極と前記第２貫通電極とが電気的に接続されるように貼り合わせられていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第１チップにおける前記第２チップ側の表面上に、前記第１貫通電極と電気的に接続された電極パッドを表面に有するデバイス層が形成されており、
前記第２チップの前記第２貫通電極と前記電極パッドとが電気的に接続されるように前記第２チップと前記第１チップとが貼り合わされていることを特徴とする半導体装置。
【請求項１２】
請求項１０に記載の半導体装置において、
前記第３チップにおける前記第１チップ側の表面上に、電極パッドを表面に有するデバイス層が形成されており、
前記第１チップの前記第１貫通電極と前記電極パッドとが電気的に接続されるように前記第１チップと前記第３チップとが貼り合わされていることを特徴とする半導体装置。
【請求項１３】
請求項９に記載の半導体装置において、
前記樹脂は、前記第１チップの外側に位置する部分の前記第３チップにおける前記第１チップ側の表面と接するように設けられていることを特徴とする半導体装置。
【請求項１４】
請求項９に記載の半導体装置において、
前記隙間には、前記樹脂とは異なる樹脂が埋め込まれていることを特徴とする半導体装置。
【請求項１５】
請求項１〜１４のうちのいずれか１項に記載の半導体装置において、
前記樹脂は、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマーから選ばれた材料からなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、特に、チップ形状の異なる複数のチップが積層された構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電子機器の小型化、薄型化が進むに従って、電子機器に使用される半導体装置に対してもより一層の薄型化が要求されている。また、複数の半導体装置を積層して一つのパッケージに収容した積層型半導体装置の開発も進められており、これによって、半導体装置の薄型化への要求がさらに高まっている。
【０００３】
従来の半導体装置の厚さは２００〜２５０μｍ程度であったが、最近では５０μｍ程度の厚さの半導体装置が作製されるようになっており、さらなる薄型化も進められている。
【０００４】
一方、半導体装置の薄型化が進むと、ＬＳＩチップの欠けやクラックの発生等が問題になるが、これに対する対策としては、一般的に保護樹脂が用いられてきた（例えば、特許文献１参照）。
【０００５】
以下、図１２を参照しながら、従来の保護樹脂を用いたチップの補強方法について説明する。
【０００６】
図１２に示すように、バンプ３が搭載される電極２を表面に有するＬＳＩチップ１において、側壁面は保護樹脂４により被覆されており、バンプ３の搭載面は保護樹脂６により被覆されており、裏面は保護樹脂５により被覆されている。ここで、ＬＳＩチップ１の側壁面に設けられた保護樹脂４は、ＬＳＩチップ１に外的な力が加わることを低減する。この手法によれば、特に、チップのコーナー部の保護が可能になるため、欠損やクラックの発生を防止することができる。この結果、チップの輸送時や搭載時の不良及びチップの実装時の接続不良等が低減されるので、歩留まり及び信頼性が向上する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−２４４２８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述の従来のチップの補強技術は単一チップを対象としており、例えばサイズの異なる複数のチップを積層した積層チップにそのまま適用することはできない。
【０００９】
前記に鑑み、本発明は、サイズの異なる複数のチップを積層した積層チップにおいて、欠けやクラック等の発生を防止できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、本願発明者は、種々の検討を行った結果、以下のような知見を得た。
【００１１】
図１３（ａ）及び（ｂ）は、サイズの異なる複数のチップを積層した積層チップを例示する断面図である。
【００１２】
図１３（ａ）に示す積層チップにおいては、ボトムダイ７上に、ボトムダイ７よりも小さいトップダイ８が搭載されている。この場合、トップダイ８（小さいチップ）の端部と接する部分のボトムダイ７（大きいチップ）に局所的な応力（図中●）がかかる。
【００１３】
また、図１３（ｂ）に示す積層チップにおいては、ボトムダイ７上に、ボトムダイ７よりも小さいミドルダイ９が搭載されており、ミドルダイ９上に、ミドルダイ９よりも大きいトップダイ８が搭載されている。この場合、ミドルダイ９（小さいチップ）の端部と接する部分のボトムダイ７及びトップダイ８（それぞれ大きいチップ）に局所的な応力（図中●）がかかる。
【００１４】
以上のように、積層チップにおいては、単一チップとは全く異なる局所的な応力が発生するため、この局所的な応力を考慮したチップの補強技術が必要となる。
【００１５】
本発明は、以上の知見に基づきなされたものであって、本発明に係る半導体装置は、複数のチップを積層した３次元積層チップ構造を有する半導体装置であって、前記３次元積層チップ構造は、第１チップと、前記第１チップの上側又は下側において前記第１チップと隣接し且つ前記第１チップよりも大きい第２チップとを含み、前記第１チップおよび前記第２チップのうちの少なくとも一方には貫通電極が形成されており、前記第１チップと前記第２チップとは、前記貫通電極を介して電気的に接続されており、前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の表面上に樹脂が設けられている。
【００１６】
尚、本願において、貫通電極は、３次元積層チップ構造を構成する全てのチップに設けられていてもよいし、又は一部のチップのみに設けられていてもよい。また、貫通電極は、チップの少なくとも基板部分を貫通しているものとし、基板上に形成されたデバイス層については貫通していてもよいし、又は貫通していなくてもよい。ここで、デバイス層とは、基板上に形成されたゲート電極、絶縁層、配線層等の総称である。
【００１７】
本発明に係る半導体装置において、前記樹脂は前記第２チップの端部上にも形成されていてもよい。
【００１８】
本発明に係る半導体装置において、前記樹脂の端面と前記第２チップの端面とは実質的に面一であってもよい。
【００１９】
本発明に係る半導体装置において、前記３次元積層チップ構造は、前記第１チップと前記第２チップとからなる２層チップ構造であってもよい。この場合、前記樹脂は、前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の前記表面と前記第１チップの端面とによって構成されるコーナー部を覆うように設けられていると、第１チップの端部と接する部分の第２チップに局所的な応力がかかる事態を確実に回避することができる。尚、前記樹脂は、前記第１チップにおける前記第２チップの反対側の表面を覆うように設けられていてもよい。
【００２０】
本発明に係る半導体装置において、前記３次元積層チップ構造は、前記第１チップにおける前記第２チップの反対側の表面において前記第１チップと隣接し且つ前記第１チップよりも大きい第３チップをさらに含んでいてもよい。この場合、前記樹脂は、前記第１チップの外側に位置する部分の前記第３チップにおける前記第１チップ側の表面と接するように設けられていてもよい。言い換えると、前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の表面と、前記第１チップの外側に位置する部分の前記第３チップにおける前記第１チップ側の表面とによって挟まれるように前記樹脂が設けられていてもよい。このようにすると、第１チップの端部と接する部分の第２チップ及び第３チップに局所的な応力がかかる事態を確実に回避することができる。尚、前記樹脂は、前記第１チップの端面から離間して設けられていてもよい。或いは、前記第１チップの端面と、前記第２チップにおける前記第１チップ側の表面と、前記第３チップにおける前記第１チップ側の表面とによって囲まれた空間に前記樹脂が充填されていてもよい。
【００２１】
本発明に係る半導体装置において、前記樹脂は、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマーから選ばれた材料から構成されていてもよい。
【００２２】
また、本発明に係る第１の半導体装置の製造方法は、貫通電極が形成された基板と第１チップとを貼り合わせる工程と、前記基板上における前記第１チップの周囲に樹脂を塗布して当該樹脂を硬化させる工程と、前記樹脂及び前記基板をダイシングすることによって、前記基板が分割されてなり且つ前記第１チップよりも大きい第２チップと、前記第２チップ上に貼り合わされた前記第１チップと、前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の表面上に形成された前記樹脂とを有する２層チップ構造を形成する工程とを備えている。
【００２３】
本発明に係る第１の半導体装置の製造方法において、前記樹脂は前記第１チップを覆うように塗布されてもよい。
【００２４】
また、本発明に係る第２の半導体装置の製造方法は、貫通電極が形成された基板と第１チップとを貼り合わせる工程と、前記基板上における前記第１チップの周囲に、前記第１チップから離間するように感光性樹脂を塗布して当該感光性樹脂を硬化させる工程と、前記第１チップと前記感光性樹脂との隙間を埋め込むように樹脂を塗布して当該樹脂を硬化させる工程と、前記感光性樹脂及び前記樹脂の少なくとも一方並びに前記基板をダイシングすることによって、前記基板が分割されてなり且つ前記第１チップよりも大きい第２チップと、前記第２チップ上に貼り合わされた前記第１チップと、前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の表面上に形成された前記感光性樹脂及び前記樹脂とを有する２層チップ構造を形成する工程とを備えている。
【００２５】
本発明に係る第２の半導体装置の製造方法において、前記感光性樹脂は前記第１チップの反転パターンとなるように塗布されてもよい。
【００２６】
本発明に係る第２の半導体装置の製造方法において、前記感光性樹脂の塗布及び硬化を行ってから、前記基板と前記第１チップとを貼り合わせてもよい。すなわち、貫通電極が形成された基板上における第１チップ搭載領域の周囲に、当該搭載領域から離間するように感光性樹脂を塗布して当該感光性樹脂を硬化させた後、前記基板と第１チップとを貼り合わせてもよい。
【００２７】
本発明に係る第２の半導体装置の製造方法において、硬化後の前記感光性樹脂の厚さは、前記第１チップの厚さよりも薄くてもよい。
【００２８】
本発明に係る第２の半導体装置の製造方法において、前記感光性樹脂は、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマーから選ばれた材料から構成されていてもよい。
【００２９】
本発明に係る第１又は第２の半導体装置の製造方法において、前記第１チップにおける前記基板側の表面上に、電極パッドを表面に有するデバイス層が形成されており、前記基板の前記貫通電極と前記電極パッドとが電気的に接続されるように前記基板と前記第１チップとが貼り合わされてもよい。
【００３０】
本発明に係る第１又は第２の半導体装置の製造方法において、前記樹脂は、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマーから選ばれた材料から構成されていてもよい。
【００３１】
また、本発明の第３の半導体装置の製造方法は、第１貫通電極が形成された基板と、第２貫通電極が形成された第１チップとを、前記第１貫通電極と前記第２貫通電極とが電気的に接続されるように貼り合わせる工程と、前記基板上における前記第１チップの周囲に感光性樹脂を塗布して当該感光性樹脂を硬化させる工程と、前記基板と貼り合わされた前記第１チップと、前記第１チップよりも大きい第２チップとを貼り合わせる工程と、前記感光性樹脂及び前記基板をダイシングすることによって、前記基板が分割されてなり且つ前記第１チップ及び前記第２チップよりも大きい第３チップと、前記第３チップ上に貼り合わされた前記第１チップと、前記第１チップ上に貼り合わされた前記第２チップと、前記第１チップの外側に位置する部分の前記第３チップにおける前記第１チップ側の表面上に形成された前記感光性樹脂とを有する３層チップ構造を形成する工程とを備えている。
【００３２】
本発明に係る第３の半導体装置の製造方法において、前記感光性樹脂は前記第１チップの反転パターンとなるように塗布されてもよい。
【００３３】
本発明に係る第３の半導体装置の製造方法において、前記感光性樹脂の塗布及び硬化を行ってから、前記基板と前記第１チップとを貼り合わせてもよい。すなわち、第１貫通電極が形成された基板上における第１チップ搭載領域の周囲に、当該搭載領域から離間するように感光性樹脂を塗布して当該感光性樹脂を硬化させた後、前記基板と、第２貫通電極が形成された第１チップとを、前記第１貫通電極と前記第２貫通電極とが電気的に接続されるように貼り合わせてもよい。
【００３４】
本発明に係る第３の半導体装置の製造方法において、硬化後の前記感光性樹脂の厚さは、前記第１チップの厚さよりも薄くてもよい。
【００３５】
本発明に係る第３の半導体装置の製造方法において、前記感光性樹脂は、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマーから選ばれた材料から構成されていてもよい。
【００３６】
本発明に係る第３の半導体装置の製造方法において、前記第１チップにおける前記基板側の表面上に、前記第２貫通電極と電気的に接続された第１電極パッドを表面に有する第１デバイス層が形成されており、前記基板の前記第１貫通電極と前記第１電極パッドとが電気的に接続されるように前記基板と前記第１チップとが貼り合わされてもよい。
【００３７】
本発明に係る第３の半導体装置の製造方法において、前記第２チップにおける前記第１チップ側の表面上に、第２電極パッドを表面に有する第２デバイス層が形成されており、前記第１チップの前記第２貫通電極と前記第２電極パッドとが電気的に接続されるように前記第１チップと前記第２チップとが貼り合わされてもよい。
【００３８】
本発明に係る第３の半導体装置の製造方法において、前記感光性樹脂は、前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の表面と接するように設けられていてもよい。言い換えると、前記第１チップの外側に位置する部分の前記第２チップにおける前記第１チップ側の表面と、前記第１チップの外側に位置する部分の前記第３チップにおける前記第１チップ側の表面とによって挟まれるように前記樹脂が設けられていてもよい。このようにすると、第１チップの端部と接する部分の第２チップ及び第３チップに局所的な応力がかかる事態を確実に回避することができる。
【００３９】
本発明に係る第３の半導体装置の製造方法において、前記感光性樹脂は、前記第１チップの端面から離間して設けられていてもよい。或いは、前記第１チップの端面と、前記第２チップにおける前記第１チップ側の表面と、前記第３チップにおける前記第１チップ側の表面とによって囲まれた空間に前記樹脂が充填されていてもよい。
【発明の効果】
【００４０】
本発明に係る半導体装置及びその製造方法によると、サイズの異なる複数のチップを積層した積層チップにおいて、上側又は下側の隣接チップよりも小さいチップの周囲におけるチップが存在しない領域に樹脂が設けられている。このため、小さいチップとその上側又は下側において隣接する大きいチップに局所的応力がかかる事態、例えば、小さいチップの端部と接する部分の大きいチップに局所的応力がかかる事態を回避できる。従って、欠けやクラック等の発生のない信頼性の高い半導体装置を実現することができる。
【図面の簡単な説明】
【００４１】
【図１】図１は、第１の実施形態に係る半導体装置の断面図である。
【図２】図２（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置をプリント基板上に実装した例を示す平面図及び断面図である。
【図３】図３（ａ）〜（ｇ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図３（ｈ）は、図３（ｄ）に示す工程を示す平面図である。
【図４】図４（ａ）〜（ｈ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図であり、図４（ｉ）は、図４（ｄ）に示す工程を示す平面図であり、図４（ｊ）は、図４（ｅ）に示す工程を示す平面図である。
【図５】図５（ａ）〜（ｈ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図であり、図５（ｉ）は、図５（ｄ）に示す工程を示す平面図であり、図５（ｊ）は、図５（ｅ）に示す工程を示す平面図である。
【図６】図６は、第２の実施形態に係る半導体装置の断面図である。
【図７】図７（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置をプリント基板上に実装した例を示す平面図及び断面図である。
【図８】図８（ａ）〜（ｇ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図９（ｃ）は、図８（ｄ）に示す断面図と対応する平面図であり、図９（ｄ）は、図８（ｅ）に示す断面図と対応する平面図である。
【図１０】図１０（ａ）〜（ｇ）は、第２の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】図１１（ａ）及び（ｂ）は、第２の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図であり、図１１（ｃ）は、図１０（ｄ）に示す断面図と対応する平面図であり、図１１（ｄ）は、図１０（ｅ）に示す断面図と対応する平面図である。
【図１２】図１２は、従来の半導体装置の断面図である。
【図１３】図１３（ａ）及び（ｂ）は、サイズの異なる複数のチップを積層した積層チップを例示する断面図である。
【発明を実施するための形態】
【００４２】
（第１の実施形態）
以下、第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００４３】
図１は、第１の実施形態に係る半導体装置、具体的には、３次元２層チップ構造を有する半導体装置の断面図である。
【００４４】
図１に示すように、第１の実施形態に係る半導体装置１０は、例えばチップサイズが５ｍｍＸ５ｍｍ、チップ厚が２０μｍ程度のロジックチップ（ボトムダイ）１１と、ボトムダイ１１上に形成された、例えばチップサイズが２ｍｍＸ３ｍｍ、チップ厚が１００μｍ程度のＤＲＡＭ（dynamic random access memory）チップ（トップダイ）１２とを有している。
【００４５】
図１に示す半導体装置のように、サイズの異なる複数のチップが積層されていると、「大きいチップ」に局所的応力がかかることを本願発明者は見出した。特に、積層方向に隣接する「小さいチップ」と「大きいチップ」とからなる積層チップ構造において、「小さいチップ」のチップ端からの「大きいチップ」の突き出し長さが、「大きいチップ」の厚さ以上になると、「大きいチップ」の突き出し部分に過大な局所的応力がかかる。
【００４６】
そこで、本実施形態では、トップダイ１２の周囲、つまり、トップダイ１２の外側に位置する部分のボトムダイ１１におけるトップダイ１２側の表面上に、例えばポリイミドからなる樹脂１３を設けた。具体的には、ボトムダイ１１の端部上から、トップダイ１２におけるボトムダイ１１の反対側の表面上まで、ボトムダイ１１上におけるトップダイ１２側の表面上の全面に樹脂１３を設けた。ここで、トップダイ１２の外側に位置する部分のボトムダイ１１におけるトップダイ１２側の表面とトップダイ１２の端面とによって構成されるコーナー部は樹脂１３によって覆われている。また、樹脂１３の端面とボトムダイ１１の端面とは実質的に面一である。
【００４７】
本実施形態によると、隣接チップ（ボトムダイ１１）よりも小さいチップ（トップダイ１２）の周囲におけるチップが存在しない領域に樹脂１３が設けられている。このため、ボトムダイ１１の突き出し部分にかかる応力を樹脂１３に受け止めさせることができるので、ボトムダイ１１に局所的応力がかかる事態、例えば、トップダイ１２の端部と接する部分のボトムダイ１１に局所的応力がかかる事態を回避できる。従って、欠けやクラック等の発生のない信頼性の高い半導体装置を実現することができる。
【００４８】
尚、本実施形態では、ロジックチップとＤＲＡＭチップとを積層する場合について例示したが、これに限られず、他の様々な機能を有するチップ同士を積層する場合にも、本実施形態と同様の効果を得ることができる。また、本実施形態では、２層積層されたチップについて例示したが、これに代えて、３層以上の積層チップの場合にも、本実施形態と同様の効果を得ることができる。
【００４９】
また、本実施形態では、ボトムダイ１１の端部上に樹脂１３を設けたが、これに代えて、ボトムダイ１１の端部上に樹脂１３を設けなくてもよい。また、トップダイ１２におけるボトムダイ１１の反対側の表面上に樹脂１３を設けたが、これに代えて、トップダイ１２におけるボトムダイ１１の反対側の表面上に樹脂１３を設けなくてもよい。また、トップダイ１２の外側に位置する部分のボトムダイ１１におけるトップダイ１２側の表面とトップダイ１２の端面とによって構成されるコーナー部を樹脂１３によって覆ったが、これに代えて、当該コーナー部を樹脂１３によって覆わなくてもよい。言い換えると、樹脂１３は、トップダイ１２の端面から離間して設けられていてもよい。また、樹脂１３の端面とボトムダイ１１の端面とが実質的に面一になるように樹脂１３を設けたが、これに代えて、樹脂１３の端面とボトムダイ１１の端面とが面一にならないように樹脂１３を設けてもよい。
【００５０】
また、本実施形態では、トップダイ１２（小さいチップ）とボトムダイ１１（大きいチップ）とを、小さいチップの下側において小さいチップと大きいチップとが隣接するように積層した。しかし、これに代えて、小さいチップと大きいチップとを、小さいチップの上側において小さいチップと大きいチップとが隣接するように積層する場合にも、小さいチップの周囲におけるチップが存在しない領域に樹脂を設けることによって、本実施形態と同様の効果を得ることができる。
【００５１】
また、本実施形態では、樹脂１３として、ポリイミドを用いたが、これに限られず、樹脂１３として、例えば、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマー等から選ばれた１つ又は複数の材料を用いてもよい。
【００５２】
図２（ａ）及び（ｂ）は、本実施形態と同様の積層チップ構造を有する半導体装置をプリント基板上に実装した例を示す平面図及び断面図である。尚、図２（ａ）は、半導体装置のプリント基板への実装面を、「小さいチップ」の搭載範囲及び当該範囲に位置する「大きいチップ（デバイス層の図示は省略）」の貫通電極と共に示している。また、図２（ａ）及び（ｂ）において、図１に示す本実施形態の半導体装置と対応する構成要素には同じ符号を付している。
【００５３】
図２（ａ）及び（ｂ）に示すように、面積が広くチップ厚の薄いボトムダイ１１上に面積が狭くチップ厚の厚いトップダイ１２が積層されており、これによって、２層積層チップが構成されている。ボトムダイ１１中には貫通電極１４が形成されていると共に、ボトムダイ１１におけるトップダイ１２の反対側の表面上には、貫通電極１４と電気的に接続されたデバイス層１５が設けられている。デバイス層１５におけるボトムダイ１１の反対側の表面上に、はんだバンプ３２が設けられており、当該はんだバンプ３２を介して、ボトムダイ１１とトップダイ１２とからなる２層積層チップがプリント基板３１上にフリップチップ実装されている。
【００５４】
尚、トップダイ１２におけるボトムダイ１１側の表面上には、貫通電極１４と電気的に接続されたデバイス層１６が設けられている。
【００５５】
また、ボトムダイ１１の端部上から、トップダイ１２におけるボトムダイ１１の反対側の表面上まで、ボトムダイ１１上におけるトップダイ１２側の表面上の全面に樹脂１３が設けられている。すなわち、ボトムダイ１１上におけるトップダイ１２のない領域は樹脂１３によって覆われており、これにより、欠けやクラック等の発生のない半導体装置の高密度実装が可能となる。
【００５６】
尚、図２（ａ）及び（ｂ）に示す実装例においては、２層積層チップをプリント基板３１上にフリップチップ実装しているが、プリント基板３１に代えて、インターポーザ（中継用基板）又はシリコンインターポーザ（シリコン製中継用基板）等を用いてもよい。
【００５７】
以下、第１の実施形態に係る半導体装置の製造方法、具体的には、図１に示す第１の実施形態に係る半導体装置と同様の構造を有する半導体装置の製造方法について、図面を参照しながら説明する。
【００５８】
図３（ａ）〜（ｇ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図３（ｈ）は、図３（ｄ）に示す工程を示す平面図である。尚、図３（ａ）〜（ｈ）において、図１及び図２（ａ）、（ｂ）に示す本実施形態の半導体装置と対応する構成要素には同じ符号を付している。
【００５９】
まず、図３（ａ）に示すように、例えば直径５μｍ程度の貫通電極（以下、ＴＳＶ（シリコン貫通ビア）と称する）１４が内部に形成されており且つＴＳＶ１４と電気的に接続するデバイス層１５が一面上に形成されているシリコン（Ｓｉ）ウェハ１１Ａを準備する。
【００６０】
次に、図３（ｂ）に示すように、シリコンウェハ１１Ａの前記一面上にデバイス層１５を挟んでキャリア５０を貼付する。
【００６１】
次に、図３（ｃ）に示すように、シリコンウェハ１１Ａにおけるキャリア５０の反対側の表面（以下、他面と称する）に対して、ＴＳＶ１４が露出するまで研磨を行う。ここで、研磨後のシリコンウェハ１１Ａの厚さは例えば２０μｍ程度である。
【００６２】
次に、図３（ｄ）に示すように、別途チップ状態に加工されており且つデバイス層１６が一面上に形成されている複数のトップダイ１２をそれぞれデバイス層１６を挟んでシリコンウェハ１１Ａの研磨後の前記他面に貼り合わせる。ここで、デバイス層１６の最表面には最上層配線（電極パッド：図示省略）が形成されており、当該電極パッドとシリコンウェハ１１ＡのＴＳＶ１４とが電気的に接続されるようにトップダイ１２とシリコンウェハ１１Ａとを貼り合わせる。尚、トップダイ１２のチップ厚は例えば１００μｍ程度である。図３（ｈ）は、シリコンウェハ１１Ａの研磨後の前記他面上にトップダイ１２の１つが貼り合わされた様子を示している。
【００６３】
次に、図３（ｅ）に示すように、トップダイ１２を覆うようにシリコンウェハ１１Ａの研磨後の前記他面上に、例えばポリイミド等の樹脂１３を塗布して硬化処理を行う。ここで、硬化後の樹脂１３の厚さは例えば５０μｍ程度である。
【００６４】
次に、図３（ｆ）に示すように、硬化した樹脂１３、シリコンウェハ１１Ａ及びキャリア５０をまとめてダイシングすることによって、シリコンウェハ１１Ａが分割されてなり且つトップダイ１２よりも大きいボトムダイ１１と、ボトムダイ１１上に貼り合わされたトップダイ１２と、ボトムダイ１１上においてトップダイ１２を覆うように形成された樹脂１３とを有する複数の２層チップ構造を形成する。
【００６５】
次に、図３（ｇ）に示すように、各２層チップ構造のボトムダイ１１に貼付されているキャリア５０を除去することによって、ボトムダイ１１とトップダイ１２とからなる積層チップを完成させる。
【００６６】
以上に説明した製造工程を経ることにより、サイズの大きい隣接チップ（ボトムダイ１１）よりも小さいチップ（トップダイ１２）の周囲におけるチップが存在しない領域に樹脂１３を設けることができる。このため、ボトムダイ１１のトップダイ１２からの突き出し部分にかかる応力を樹脂１３に受け止めさせることができるので、ボトムダイ１１に局所的応力がかかる事態、例えば、トップダイ１２の端部と接する部分のボトムダイ１１に局所的応力がかかる事態を回避できる。従って、欠けやクラック等の発生のない信頼性の高い半導体装置を実現することができる。
【００６７】
また、本実施形態によると、樹脂１３をスクライブしてチップ分割、つまり、スクライブラインの開口を行うため、ダイシングダメージを低減することができる。特に、例えばＣｕを充填したＴＳＶをエッチングしてスクライブラインの開口を行うＣｕバンドエッチングと組み合わせた場合には、さらなる低ダメージ化を図ることができる。
【００６８】
尚、本実施形態の製造方法には、後述する他の実施形態と比べて、製造工程数が少ないという利点がある。
【００６９】
また、本実施形態では、シリコンウェハ１１Ａの前記他面（デバイス層形成面の反対面）とトップダイ１２のデバイス層形成面とを貼り合わせる場合について例示したが、これに限られず、シリコンウェハ１１Ａのデバイス層形成面とトップダイ１２におけるデバイス層形成面の反対面とを貼り合わせてもよいし、又は、シリコンウェハ１１Ａとトップダイ１２とを各デバイス層形成面において若しくは各デバイス層形成面の反対面において貼り合わせてもよい。
【００７０】
また、本実施形態では、樹脂（コーティング剤）１３として、ポリイミドを用いたが、これに限られず、樹脂１３として、例えば、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマー等から選ばれた１つ又は複数の材料を用いてもよい。
【００７１】
また、本実施形態では、ボトムダイ１１の基板として、シリコンウェハ１１Ａを用いたが、これに代えて、他の材料からなる基板を用いてもよい。
【００７２】
また、本実施形態では、樹脂１３をトップダイ１２を覆うように塗布したが、これに限られず、シリコンウェハ１１Ａ上におけるトップダイ１２の周囲に樹脂１３が塗布されていれば、本実施形態と同様の効果を得ることができる。
【００７３】
（第１の実施形態の第１変形例）
以下、第１の実施形態の第１変形例に係る半導体装置の製造方法、具体的には、図１に示す第１の実施形態に係る半導体装置と同様の構造を有する半導体装置の製造方法について、図面を参照しながら説明する。
【００７４】
図４（ａ）〜（ｈ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図であり、図４（ｉ）は、図４（ｄ）に示す工程を示す平面図であり、図４（ｊ）は、図４（ｅ）に示す工程を示す平面図である。尚、図４（ａ）〜（ｊ）において、図１及び図２（ａ）、（ｂ）に示す第１の実施形態の半導体装置と対応する構成要素には同じ符号を付している。
【００７５】
まず、第１の実施形態の図３（ａ）に示す工程と同様に、図４（ａ）に示すように、例えば直径５μｍ程度のＴＳＶ１４が内部に形成されており且つＴＳＶ１４と電気的に接続するデバイス層１５が一面上に形成されているシリコンウェハ１１Ａを準備する。
【００７６】
次に、第１の実施形態の図３（ｂ）に示す工程と同様に、図４（ｂ）に示すように、シリコンウェハ１１Ａの前記一面上にデバイス層１５を挟んでキャリア５０を貼付する。
【００７７】
次に、第１の実施形態の図３（ｃ）に示す工程と同様に、図４（ｃ）に示すように、シリコンウェハ１１Ａにおけるキャリア５０の反対側の表面（以下、他面と称する）に対して、ＴＳＶ１４が露出するまで研磨を行う。ここで、研磨後のシリコンウェハ１１Ａの厚さは例えば２０μｍ程度である。
【００７８】
次に、第１の実施形態の図３（ｄ）に示す工程と同様に、図４（ｄ）に示すように、別途チップ状態に加工されており且つデバイス層１６が一面上に形成されている複数のトップダイ１２をそれぞれデバイス層１６を挟んでシリコンウェハ１１Ａの研磨後の前記他面に貼り合わせる。ここで、デバイス層１６の最表面には最上層配線（電極パッド：図示省略）が形成されており、当該電極パッドとシリコンウェハ１１ＡのＴＳＶ１４とが電気的に接続されるようにトップダイ１２とシリコンウェハ１１Ａとを貼り合わせる。尚、トップダイ１２のチップ厚は例えば１００μｍ程度である。図４（ｉ）は、シリコンウェハ１１Ａの研磨後の前記他面上にトップダイ１２の１つが貼り合わされた様子を示している。
【００７９】
次に、図４（ｅ）に示すように、シリコンウェハ１１Ａ上におけるトップダイ１２の周囲に、トップダイ１２から離間するように、例えば感光性ポリイミドからなる感光性樹脂５１を塗布して当該感光性樹脂５１を硬化させる。ここで、感光性樹脂５１は、トップダイ１２の反転パターンとなるように塗布される。また、塗布時の感光性樹脂５１とトップダイ１２との間隔は例えば１００μｍ程度であり、硬化処理後の感光性樹脂５１の厚さは、トップダイ１２のチップ厚と同じ１００μｍ程度である。図４（ｊ）は、シリコンウェハ１１Ａ上に貼り合わされたトップダイ１２の１つの周囲に感光性樹脂５１を設けた様子を示している。
【００８０】
本変形例において、トップダイ１２と感光性樹脂５１との間隔を、トップダイ１２のチップ厚と同程度に設定している理由は次の通りである。すなわち、トップダイ１２上を含むシリコンウェハ１１Ａ上の全面に感光性樹脂５１を塗布した後、露光及び現像によって、感光性樹脂５１を図４（ｅ）に示す形状にパターニングする場合、トップダイ１２近傍では感光性樹脂５１の厚さが厚くなる。このため、感光性樹脂５１の厚さを均一に仕上げようとすると、トップダイ１２と感光性樹脂５１との間隔を１００μｍ程度まで十分に広げる必要がある。但し、本実施形態の製造方法の各工程を示す図４（ａ）〜（ｈ）においては、横方向を縮めて描いているため、トップダイ１２と感光性樹脂５１との間隔は実際とは異なるように描かれている。
【００８１】
次に、図４（ｆ）に示すように、トップダイ１２、及び隣接するトップダイ１２間に形成された感光性樹脂５１のそれぞれを覆うように、シリコンウェハ１１Ａの研磨後の前記他面上に、例えばポリイミドからなる樹脂１３を塗布して硬化処理を行う。これにより、トップダイ１２と感光性樹脂５１との間の隙間が樹脂１３によって埋め込まれる。ここで、硬化後の樹脂１３の厚さは、トップダイ１２上及び感光性樹脂５１上で例えば５０μｍ程度である。
【００８２】
次に、図４（ｇ）に示すように、硬化した樹脂１３、硬化した感光性樹脂５１、シリコンウェハ１１Ａ及びキャリア５０をまとめてダイシングすることによって、シリコンウェハ１１Ａが分割されてなり且つトップダイ１２よりも大きいボトムダイ１１と、ボトムダイ１１上に貼り合わされたトップダイ１２と、ボトムダイ１１上においてトップダイ１２を覆うように形成された樹脂１３と、ボトムダイ１１上におけるトップダイ１２の周囲に形成された感光性樹脂５１とを有する複数の２層チップ構造を形成する。
【００８３】
次に、図４（ｈ）に示すように、各２層チップ構造のボトムダイ１１に貼付されているキャリア５０を除去することによって、ボトムダイ１１とトップダイ１２とからなる積層チップを完成させる。
【００８４】
以上に説明した製造工程を経ることにより、サイズの大きい隣接チップ（ボトムダイ１１）よりも小さいチップ（トップダイ１２）の周囲におけるチップが存在しない領域に樹脂１３及び感光性樹脂５１を設けることができる。このため、ボトムダイ１１のトップダイ１２からの突き出し部分にかかる応力を樹脂１３及び感光性樹脂５１に受け止めさせることができるので、ボトムダイ１１に局所的応力がかかる事態、例えば、トップダイ１２の端部と接する部分のボトムダイ１１に局所的応力がかかる事態を回避できる。従って、欠けやクラック等の発生のない信頼性の高い半導体装置を実現することができる。
【００８５】
また、本変形例によると、第１の実施形態と比較して、樹脂１３の表面の平坦性を向上させることができるため、積層チップにかかる応力をより軽減できるという効果が得られる。
【００８６】
また、本変形例によると、感光性樹脂５１をトップダイ１２の反転パターンとなるように塗布するため、樹脂の平坦性をさらに向上させることができるので、さらに信頼性の高い半導体装置を実現することができる。この手法は、特に、３層以上のチップを積層する場合において効果的である。
【００８７】
また、本変形例によると、樹脂１３及び感光性樹脂５１をスクライブしてチップ分割、つまり、スクライブラインの開口を行うため、ダイシングダメージを低減することができる。特に、例えばＣｕを充填したＴＳＶをエッチングしてスクライブラインの開口を行うＣｕバンドエッチングと組み合わせた場合には、さらなる低ダメージ化を図ることができる。
【００８８】
尚、本変形例では、シリコンウェハ１１Ａの前記他面（デバイス層形成面の反対面）とトップダイ１２のデバイス層形成面とを貼り合わせる場合について例示したが、これに限られず、シリコンウェハ１１Ａのデバイス層形成面とトップダイ１２におけるデバイス層形成面の反対面とを貼り合わせてもよいし、又は、シリコンウェハ１１Ａとトップダイ１２とを各デバイス層形成面において若しくは各デバイス層形成面の反対面において貼り合わせてもよい。
【００８９】
また、本変形例では、感光性樹脂５１及び樹脂（コーティング剤）１３として、ポリイミドを用いたが、これに限られず、感光性樹脂５１及び樹脂１３として、例えば、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマー等から選ばれた１つ又は複数の感光性材料及びコーティング剤を用いてもよい。
【００９０】
また、本変形例では、ボトムダイ１１の基板として、シリコンウェハ１１Ａを用いたが、これに代えて、他の材料からなる基板を用いてもよい。
【００９１】
また、本変形例では、樹脂１３をトップダイ１２及び感光性樹脂５１を覆うように塗布したが、これに限られず、トップダイ１２と感光性樹脂５１との隙間を埋め込むように樹脂１３が塗布されていれば、本変形例と同様の効果を得ることができる。この場合、図４（ｇ）に示すダイシング工程では、感光性樹脂５１及び樹脂１３の一方をシリコンウェハ１１Ａ及びキャリア５０と共にダイシングすることによって、ボトムダイ１１と、ボトムダイ１１上に貼り合わされたトップダイ１２と、トップダイ１２の外側に位置する部分のボトムダイ１１におけるトップダイ１２側の表面上に形成された感光性樹脂５１及び樹脂１３とを有する２層チップ構造を形成することができる。
【００９２】
（第１の実施形態の第２変形例）
以下、第１の実施形態の第２変形例に係る半導体装置の製造方法、具体的には、図１に示す第１の実施形態に係る半導体装置と同様の構造を有する半導体装置の製造方法について、図面を参照しながら説明する。
【００９３】
本変形例が、前述の第１の実施形態の第１変形例と異なっている点は次の通りである。すなわち、第１の実施形態の第１変形例では、トップダイ１２とシリコンウェハ１１Ａとを貼り合わせた後、シリコンウェハ１１Ａにおけるトップダイ１２の周囲に感光性樹脂５１を形成した。それに対して、本変形例では、シリコンウェハにおけるトップダイ搭載領域の周囲に感光性樹脂を形成した後、トップダイとシリコンウェハとを貼り合わせる。
【００９４】
図５（ａ）〜（ｈ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法の各
工程を示す断面図であり、図５（ｉ）は、図５（ｄ）に示す工程を示す平面図であり、図５（ｊ）は、図５（ｅ）に示す工程を示す平面図である。尚、図５（ａ）〜（ｊ）において、図１及び図２（ａ）、（ｂ）に示す第１の実施形態の半導体装置と対応する構成要素には同じ符号を付している。
【００９５】
まず、第１の実施形態の図３（ａ）に示す工程と同様に、図５（ａ）に示すように、例えば直径５μｍ程度のＴＳＶ１４が内部に形成されており且つＴＳＶ１４と電気的に接続するデバイス層１５が一面上に形成されているシリコンウェハ１１Ａを準備する。
【００９６】
次に、第１の実施形態の図３（ｂ）に示す工程と同様に、図５（ｂ）に示すように、シリコンウェハ１１Ａの前記一面上にデバイス層１５を挟んでキャリア５０を貼付する。
【００９７】
次に、第１の実施形態の図３（ｃ）に示す工程と同様に、図５（ｃ）に示すように、シリコンウェハ１１Ａにおけるキャリア５０の反対側の表面（以下、他面と称する）に対して、ＴＳＶ１４が露出するまで研磨を行う。ここで、研磨後のシリコンウェハ１１Ａの厚さは例えば２０μｍ程度である。
【００９８】
次に、図５（ｄ）に示すように、シリコンウェハ１１Ａの研磨後の前記他面上におけるトップダイ搭載領域の周囲に、当該搭載領域から離間するように、例えば感光性ポリイミドからなる感光性樹脂５１を塗布して当該感光性樹脂５１を硬化させる。その後、感光性樹脂５１の現像工程及び硬化工程等に起因してチップ間接合が劣化する事態を回避するために、例えば酸素プラズマ処理を行って、トップダイ搭載領域となるシリコンウェハ１１Ａの研磨後の前記他面を清浄化する。ここで、感光性樹脂５１は、後工程でシリコンウェハ１１Ａ上に搭載されるトップダイ１２（図５（ｅ）参照）の反転パターンとなるように塗布される。また、後工程でシリコンウェハ１１Ａ上に搭載されるトップダイ１２と感光性樹脂５１との間隔が例えば２μｍ程度になるように、感光性樹脂５１の幅を調整しておく。尚、硬化処理後の感光性樹脂５１の厚さは、後工程でシリコンウェハ１１Ａ上に搭載されるトップダイ１２のチップ厚と同じ１００μｍ程度である。図５（ｉ）は、シリコンウェハ１１Ａ上におけるトップダイ搭載領域の周囲に感光性樹脂５１を設けた様子を示している。
【００９９】
本変形例において、トップダイ１２と感光性樹脂５１との間隔を、前述の第１の実施形態の第１変形例と比べて非常に狭くしている理由は次の通りである。すなわち、本変形例では、トップダイ１２が無い状態で先に感光性樹脂５１をシリコンウェハ１１Ａ上に塗布するため、塗布後の感光性樹脂５１の厚さをウェハ全面に亘って均一にすることができる。このため、後工程でシリコンウェハ１１Ａ上に搭載されるトップダイ１２と感光性樹脂５１との間隔を、トップダイ１２の接合に支障が無い範囲で狭くすることが可能となる。
【０１００】
次に、図５（ｅ）に示すように、別途チップ状態に加工されており且つデバイス層１６が一面上に形成されている複数のトップダイ１２をそれぞれデバイス層１６を挟んで、シリコンウェハ１１Ａの研磨後の前記他面における感光性樹脂５１に囲まれたトップダイ搭載領域に貼り合わせる。ここで、デバイス層１６の最表面には最上層配線（電極パッド：図示省略）が形成されており、当該電極パッドとシリコンウェハ１１ＡのＴＳＶ１４とが電気的に接続されるようにトップダイ１２とシリコンウェハ１１Ａとを貼り合わせる。尚、トップダイ１２のチップ厚は例えば１００μｍ程度である。図５（ｊ）は、シリコンウェハ１１Ａの研磨後の前記他面上における感光性樹脂５１に囲まれたトップダイ搭載領域にトップダイ１２の１つが貼り合わされた様子を示している。
【０１０１】
次に、図５（ｆ）に示すように、トップダイ１２、及び隣接するトップダイ１２間に形成された感光性樹脂５１のそれぞれを覆うように、シリコンウェハ１１Ａの研磨後の前記他面上に、例えばポリイミドからなる樹脂１３を塗布して硬化処理を行う。これにより、トップダイ１２と感光性樹脂５１との間の隙間が樹脂１３によって埋め込まれる。ここで、硬化後の樹脂１３の厚さは、トップダイ１２上及び感光性樹脂５１上で例えば５０μｍ程度である。
【０１０２】
次に、図５（ｇ）に示すように、硬化した樹脂１３、硬化した感光性樹脂５１、シリコンウェハ１１Ａ及びキャリア５０をまとめてダイシングすることによって、シリコンウェハ１１Ａが分割されてなり且つトップダイ１２よりも大きいボトムダイ１１と、ボトムダイ１１上に貼り合わされたトップダイ１２と、ボトムダイ１１上においてトップダイ１２を覆うように形成された樹脂１３と、ボトムダイ１１上におけるトップダイ１２の周囲に形成された感光性樹脂５１とを有する複数の２層チップ構造を形成する。
【０１０３】
次に、図５（ｈ）に示すように、各２層チップ構造のボトムダイ１１に貼付されているキャリア５０を除去することによって、ボトムダイ１１とトップダイ１２とからなる積層チップを完成させる。
【０１０４】
以上に説明した製造工程を経ることにより、サイズの大きい隣接チップ（ボトムダイ１１）よりも小さいチップ（トップダイ１２）の周囲におけるチップが存在しない領域に樹脂１３及び感光性樹脂５１を設けることができる。このため、ボトムダイ１１のトップダイ１２からの突き出し部分にかかる応力を樹脂１３及び感光性樹脂５１に受け止めさせることができるので、ボトムダイ１１に局所的応力がかかる事態、例えば、トップダイ１２の端部と接する部分のボトムダイ１１に局所的応力がかかる事態を回避できる。従って、欠けやクラック等の発生のない信頼性の高い半導体装置を実現することができる。
【０１０５】
また、本変形例によると、シリコンウェハ１１Ａ上にトップダイ１２を搭載する際に、トップダイ１２の反転パターンとなるように塗布された感光性樹脂５１をテンプレートとして使用することが可能となる。ここで、感光性樹脂５１をパターニングするためのリソグラフィーのアライメント精度は０．１μｍ程度以下であるため、本変形例ではトップダイ１２とシリコンウェハ１１Ａつまりボトムダイ１１との位置合わせを高精度で行うことができる。
【０１０６】
また、本変形例によると、感光性樹脂５１をトップダイ１２の反転パターンとなるように塗布するため、樹脂の平坦性をさらに向上させることができるので、さらに信頼性の高い半導体装置を実現することができる。この手法は、特に、３層以上のチップを積層する場合において効果的である。
【０１０７】
また、本変形例によると、樹脂１３及び感光性樹脂５１をスクライブしてチップ分割、つまり、スクライブラインの開口を行うため、ダイシングダメージを低減することができる。特に、例えばＣｕを充填したＴＳＶをエッチングしてスクライブラインの開口を行うＣｕバンドエッチングと組み合わせた場合には、さらなる低ダメージ化を図ることができる。
【０１０８】
尚、本変形例では、シリコンウェハ１１Ａの前記他面（デバイス層形成面の反対面）とトップダイ１２のデバイス層形成面とを貼り合わせる場合について例示したが、これに限られず、シリコンウェハ１１Ａのデバイス層形成面とトップダイ１２におけるデバイス層形成面の反対面とを貼り合わせてもよいし、又は、シリコンウェハ１１Ａとトップダイ１２とを各デバイス層形成面において若しくは各デバイス層形成面の反対面において貼り合わせてもよい。
【０１０９】
また、本変形例では、感光性樹脂５１及び樹脂（コーティング剤）１３として、ポリイミドを用いたが、これに限られず、感光性樹脂５１及び樹脂１３として、例えば、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマー等から選ばれた１つ又は複数の感光性材料及びコーティング剤を用いてもよい。
【０１１０】
また、本変形例では、ボトムダイ１１の基板として、シリコンウェハ１１Ａを用いたが、これに代えて、他の材料からなる基板を用いてもよい。
【０１１１】
また、本変形例では、樹脂１３をトップダイ１２及び感光性樹脂５１を覆うように塗布したが、これに限られず、トップダイ１２と感光性樹脂５１との隙間を埋め込むように樹脂１３が塗布されていれば、本変形例と同様の効果を得ることができる。この場合、図５（ｇ）に示すダイシング工程では、感光性樹脂５１及び樹脂１３の一方をシリコンウェハ１１Ａ及びキャリア５０と共にダイシングすることによって、ボトムダイ１１と、ボトムダイ１１上に貼り合わされたトップダイ１２と、トップダイ１２の外側に位置する部分のボトムダイ１１におけるトップダイ１２側の表面上に形成された感光性樹脂５１及び樹脂１３とを有する２層チップ構造を形成することができる。
【０１１２】
（第２の実施形態）
以下、第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【０１１３】
図６は、第２の実施形態に係る半導体装置、具体的には、３次元３層チップ構造を有する半導体装置の断面図である。
【０１１４】
図６に示すように、第２の実施形態に係る半導体装置２０は、例えばチップサイズが５ｍｍＸ５ｍｍ、チップ厚が２０μｍ程度のロジックチップ（ボトムダイ）２１と、ボトムダイ２１上に形成された、例えばチップサイズが２ｍｍＸ３ｍｍ、チップ厚が２０μｍ程度のロジックチップ（ミドルダイ）２２と、ミドルダイ２２上に形成された、例えばチップサイズが４ｍｍＸ４ｍｍ、チップ厚が１００μｍ程度のＤＲＡＭチップ（トップダイ）２３とを有している。
【０１１５】
図６に示す半導体装置のように、サイズの異なる複数のチップが積層されていると、「大きいチップ」に局所的応力がかかることを本願発明者は見出した。特に、積層方向に「小さいチップ」と「大きいチップ」とが隣接する積層チップ構造において、「小さいチップ」のチップ端からの「大きいチップ」の突き出し長さが、「大きいチップ」の厚さ以上になると、「大きいチップ」の突き出し部分に過大な局所的応力がかかる。
【０１１６】
そこで、本実施形態では、ミドルダイ２２の周囲、つまり、ボトムダイ２１とトップダイ２３とに挟まれたミドルダイ２２の周囲の領域に、例えばポリイミドからなる樹脂（具体的には感光性樹脂）２４を設けている。具体的には、ミドルダイ２２の外側に位置する部分のボトムダイ２１におけるミドルダイ２２側の表面上において、ボトムダイ２１の端部上からミドルダイ２２の端面まで、ミドルダイ２２の外側に位置する部分のトップダイ２３におけるミドルダイ２２側の表面と接するように、樹脂２４を設けている。ここで、最もサイズの大きいボトムダイ２１の端面と樹脂２４の端面とは実質的に面一である。
【０１１７】
本実施形態によると、隣接チップ（ボトムダイ２１及びトップダイ２３）よりも小さいチップ（ミドルダイ２２）の周囲におけるチップが存在しない領域に樹脂２４が設けられている。このため、ボトムダイ２１及びトップダイ２３のミドルダイ２２からの突き出し部分にかかる応力を樹脂２４に受け止めさせることができるので、ボトムダイ２１及びトップダイ２３に局所的応力がかかる事態、例えば、トップダイ２２の端部と接する部分のボトムダイ２１及びトップダイ２３に局所的応力がかかる事態を回避できる。従って、欠けやクラック等の発生のない信頼性の高い半導体装置を実現することができる。
【０１１８】
尚、本実施形態では、ロジックチップとＤＲＡＭチップとを積層する場合について例示したが、これに限られず、他の様々な機能を有するチップ同士を積層する場合にも、本実施形態と同様の効果を得ることができる。また、本実施形態では、３層積層されたチップについて例示したが、これに代えて、４層以上の積層チップの場合にも、本実施形態と同様の効果を得ることができる。
【０１１９】
また、本実施形態では、ボトムダイ２１の端部上に樹脂２４を設けたが、これに代えて、ボトムダイ２１の端部上に樹脂２４を設けなくてもよい。また、ミドルダイ２２の端面と接するように樹脂２４を設けたが、これに代えて、ミドルダイ２２の端面から離間するように樹脂２４を設けてもよい。また、樹脂２４の端面とボトムダイ２１の端面とが実質的に面一になるように樹脂２４を設けたが、これに代えて、樹脂２４の端面とボトムダイ２１の端面とが面一にならないように樹脂２４を設けてもよい。
【０１２０】
また、本実施形態では、樹脂２４として、ポリイミドを用いたが、これに限られず、樹脂２４として、例えば、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマー等から選ばれた１つ又は複数の材料を用いてもよい。
【０１２１】
図７（ａ）及び（ｂ）は、本実施形態と同様の積層チップ構造を有する半導体装置をプリント基板上に実装した例を示す平面図及び断面図である。尚、図７（ａ）は、半導体装置のプリント基板への実装面を、「小さいチップ」の搭載範囲及び当該範囲に位置する「大きいチップ（ボトムダイ：デバイス層の図示は省略）」の貫通電極と共に示している。また、図７（ａ）及び（ｂ）において、図６に示す本実施形態の半導体装置と対応する構成要素には同じ符号を付している。
【０１２２】
図７（ａ）及び（ｂ）に示すように、面積が広くチップ厚の薄いボトムダイ２１上に、面積が狭くチップ厚の薄いミドルダイ２２、及び面積が広くチップ厚の厚いトップダイ２３が順次積層されており、これによって、３層積層チップが構成されている。ボトムダイ２１中には貫通電極２５が形成されていると共に、ボトムダイ２１におけるミドルダイ２２の反対側の表面上には、貫通電極２５と電気的に接続されたデバイス層２６が設けられている。デバイス層２６におけるミドルダイ２２の反対側の表面上に、はんだバンプ３２が設けられており、当該はんだバンプ３２を介して、ボトムダイ２１とミドルダイ２２とトップダイ２３とからなる３層積層チップがプリント基板３１上にフリップチップ実装されている。
【０１２３】
尚、ミドルダイ２２中には貫通電極２７が形成されていると共に、ミドルダイ２２におけるボトムダイ２１側の表面上には、貫通電極２５と電気的に接続されたデバイス層２８が設けられている。
【０１２４】
また、トップダイ２３におけるミドルダイ２２側の表面上には、貫通電極２７と電気的に接続されたデバイス層２９が設けられている。
【０１２５】
さらに、ボトムダイ２１とトップダイ２３とに挟まれたミドルダイ２２の周囲の領域に樹脂２４が設けられている。すなわち、ボトムダイ２１及びトップダイ２３のミドルダイ２２からの突き出し部分に挟まれるように樹脂２４が設けられており、これにより、欠けやクラック等の発生のない半導体装置の高密度実装が可能となる。
【０１２６】
尚、図７（ａ）及び（ｂ）に示す実装例においては、３層積層チップをプリント基板３１上にフリップチップ実装しているが、プリント基板３１に代えて、インターポーザ（中継用基板）又はシリコンインターポーザ（シリコン製中継用基板）等を用いてもよい。
【０１２７】
以下、第２の実施形態に係る半導体装置の製造方法、具体的には、図６に示す第２の実施形態に係る半導体装置と同様の構造を有する半導体装置の製造方法について、図面を参照しながら説明する。
【０１２８】
図８（ａ）〜（ｇ）及び図９（ａ）、（ｂ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図９（ｃ）は、図８（ｄ）に示す断面図と対応する平面図であり、図９（ｄ）は、図８（ｅ）に示す断面図と対応する平面図である。尚、図８（ａ）〜（ｇ）及び図９（ａ）〜（ｄ）において、図６及び図７（ａ）、（ｂ）に示す本実施形態の半導体装置と対応する構成要素には同じ符号を付している。
【０１２９】
まず、図８（ａ）に示すように、例えば直径５μｍ程度の貫通電極（ＴＳＶ）２５が内部に形成されており且つＴＳＶ２５と電気的に接続するデバイス層２６が一面上に形成されているシリコンウェハ２１Ａを準備する。
【０１３０】
次に、図８（ｂ）に示すように、シリコンウェハ２１Ａの前記一面上にデバイス層２６を挟んでキャリア５０を貼付する。
【０１３１】
次に、図８（ｃ）に示すように、シリコンウェハ２１Ａにおけるキャリア５０の反対側の表面（以下、他面と称する）に対して、ＴＳＶ２５が露出するまで研磨を行う。ここで、研磨後のシリコンウェハ２１Ａの厚さは例えば２０μｍ程度である。
【０１３２】
次に、図８（ｄ）に示すように、別途チップ状態に加工されており且つデバイス層２８が一面上に形成されている複数のミドルダイ２２をそれぞれデバイス層２８を挟んでシリコンウェハ２１Ａの研磨後の前記他面に貼り合わせる。ここで、各ミドルダイ２２は、その基板部分を貫通する貫通電極（ＴＳＶ）２７を有している。また、デバイス層２８の最表面には、ＴＳＶ２７と電気的に接続された最上層配線（電極パッド：図示省略）が形成されており、当該電極パッドとシリコンウェハ２１ＡのＴＳＶ２５とが電気的に接続されるようにミドルダイ２２とシリコンウェハ２１Ａとを貼り合わせる。尚、ミドルダイ２２は、そのデバイス層形成面の反対面にＴＳＶ２７が露出するように予め研磨されており、そのチップ厚は例えば２０μｍ程度である。図９（ｃ）は、シリコンウェハ２１Ａの研磨後の前記他面上にミドルダイ２２の１つが貼り合わされた様子を示している。
【０１３３】
次に、図８（ｅ）に示すように、シリコンウェハ２１Ａ上におけるミドルダイ２２の周囲に、ミドルダイ２２から離間するように、例えば感光性ポリイミドからなる感光性樹脂２４を塗布して当該感光性樹脂２４を硬化させる。ここで、感光性樹脂２４は、ミドルダイ２２の反転パターンとなるように塗布される。また、塗布時の感光性樹脂２４とミドルダイ２２との間隔は例えば１０μｍ程度であり、硬化処理後の感光性樹脂２４の厚さは、ミドルダイ２２のチップ厚よりも若干薄い１８μｍ程度である。感光性樹脂２４の厚さを、ミドルダイ２２のチップ厚よりも若干薄くする理由は次の通りである。すなわち、感光性樹脂２４の厚さがミドルダイ２２のチップ厚よりも厚くなると、ミドルダイ２２とトップダイ２３（図８（ｆ）参照）との接合ができなくなるか、又は両者間の接合強度が低下してしまう。そのような状況を回避するために、ミドルダイ２２のチップ厚及び感光性樹脂２４の厚さ等の加工ばらつきを考慮して、硬化処理後の感光性樹脂２４の厚さを、ミドルダイ２２のチップ厚よりも若干薄くするのである。図９（ｄ）は、シリコンウェハ２１Ａ上に貼り合わされたミドルダイ２２の１つの周囲に感光性樹脂２４を設けた様子を示している。
【０１３４】
次に、図８（ｆ）に示すように、別途チップ状態に加工されており且つデバイス層２９が一面上に形成されている複数のトップダイ２３をそれぞれデバイス層２９を挟んで、複数のミドルダイ２２のデバイス層形成面の反対面に貼り合わせる。ここで、デバイス層２９の最表面には最上層配線（電極パッド：図示省略）が形成されており、当該電極パッドとミドルダイ２２のＴＳＶ２７とが電気的に接続されるようにトップダイ２３とミドルダイ２２とを貼り合わせる。尚、トップダイ２３のチップ厚は例えば１００μｍ程度である。また、トップダイ２３のサイズ（面積）はミドルダイ２２よりも大きく、トップダイ２３におけるミドルダイ２２から突き出している部分が感光性樹脂２４を覆うようにトップダイ２３が設けられている。また、図示は省略しているが、ミドルダイ２２の周囲に形成され且つミドルダイ２２のチップ厚よりも若干薄い厚さを持つ感光性樹脂２４と、その上側に位置する部分のトップダイ２３との間には、ミドルダイ２２の厚さと感光性樹脂２４の厚さとの差に起因する空隙が発生する。
【０１３５】
次に、図８（ｇ）に示すように、トップダイ２３及び感光性樹脂２４を覆うように、シリコンウェハ２１Ａの研磨後の前記他面上に、例えばポリイミド等の樹脂１３を塗布して硬化処理を行う。ここで、硬化後の樹脂１３の厚さは例えば５０μｍ程度である。尚、感光性樹脂２４とその上側に位置する部分のトップダイ２３との間に存在する前述の空隙には、樹脂１３の塗布時に樹脂１３が入り込む結果、感光性樹脂２４が樹脂１３を介してトップダイ２３と接するようになるので、トップダイ２３とボトムダイ２１（図９（ａ）参照）との間の接合強度を補強することができる。
【０１３６】
次に、図９（ａ）に示すように、硬化した樹脂１３、硬化した感光性樹脂２４、シリコンウェハ２１Ａ及びキャリア５０をまとめてダイシングすることによって、シリコンウェハ２１Ａが分割されてなり且つミドルダイ２２及びトップダイ２３よりも大きいボトムダイ２１と、ボトムダイ２１上に貼り合わされたミドルダイ２２と、ミドルダイ２２上に貼り合わされたトップダイ２３と、ボトムダイ２１とトップダイ２３とに挟まれたミドルダイ２２の周囲に形成された感光性樹脂２４とを有する複数の３層チップ構造を形成する。
【０１３７】
次に、図９（ｂ）に示すように、各３層チップ構造のボトムダイ２１に貼付されているキャリア５０を除去することによって、ボトムダイ２１とミドルダイ２２とトップダイ２３とからなる積層チップを完成させる。
【０１３８】
以上に説明した製造工程を経ることにより、サイズの大きい隣接チップ（ボトムダイ２１及びトップダイ２３）に挟まれた、サイズの小さいチップ（ミドルダイ２２）の周囲におけるチップが存在しない領域に感光性樹脂２４を設けることができる。このため、ボトムダイ２１及びトップダイ２３のそれぞれのミドルダイ２２からの突き出し部分にかかる応力を感光性樹脂２４に受け止めさせることができるので、ボトムダイ２１及びトップダイ２３に局所的応力がかかる事態、例えば、ミドルダイ２２の端部と接する部分のボトムダイ２１及びトップダイ２３に局所的応力がかかる事態を回避できる。従って、欠けやクラック等の発生のない信頼性の高い半導体装置を実現することができる。
【０１３９】
また、本実施形態によると、ボトムダイ２１となるシリコンウェハ２１Ａ上にミドルダイ２２を積層させた後、感光性樹脂２４のパターン形成を行うため、感光性樹脂２４の現像工程及び硬化工程等でチップ間接合が劣化する事態を回避することができる。
【０１４０】
また、本実施形態によると、感光性樹脂２４をミドルダイ２２の反転パターンとなるように塗布するため、樹脂の平坦性をさらに向上させることができるので、さらに信頼性の高い半導体装置を実現することができる。この手法は、特に、３層以上のチップを積層する場合において効果的である。
【０１４１】
また、本実施形態によると、感光性樹脂２４をスクライブしてチップ分割、つまり、スクライブラインの開口を行うため、ダイシングダメージを低減することができる。特に、例えばＣｕを充填したＴＳＶをエッチングしてスクライブラインの開口を行うＣｕバンドエッチングと組み合わせた場合には、さらなる低ダメージ化を図ることができる。
【０１４２】
尚、本実施形態では、シリコンウェハ２１Ａの前記他面（デバイス層形成面の反対面）とミドルダイ２２のデバイス層形成面とを貼り合わせると共にミドルダイ２２のデバイス層形成面の反対面とトップダイ２３のデバイス層形成面とを貼り合わせる場合について例示した。しかし、これに限られず、シリコンウェハ２１Ａのデバイス層形成面とミドルダイ２２のデバイス層形成面の反対面とを貼り合わせてもよいし、又は、シリコンウェハ２１Ａとミドルダイ２２とを各デバイス層形成面において若しくは各デバイス層形成面の反対面において貼り合わせてもよい。また、ミドルダイ２２のデバイス層形成面とトップダイ２３のデバイス層形成面の反対面とを貼り合わせてもよいし、又は、ミドルダイ２２とトップダイ２３とを各デバイス層形成面において若しくは各デバイス層形成面の反対面において貼り合わせてもよい。
【０１４３】
また、本実施形態では、３層積層チップの場合を例示したが、これに代えて、４層以上の積層チップの場合にも、本実施形態と同様の効果を得ることができる。
【０１４４】
また、本実施形態では、感光性樹脂２４として、ポリイミドを用いたが、これに限られず、感光性樹脂２４として、例えば、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマー等から選ばれた１つ又は複数の感光性材料を用いてもよい。
【０１４５】
また、本実施形態では、ボトムダイ２１の基板として、シリコンウェハ２１Ａを用いたが、これに代えて、他の材料からなる基板を用いてもよい。
【０１４６】
また、本実施形態では、樹脂１３として、ポリイミドを用いたが、これに限られず、樹脂１３として、例えば、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマー等から選ばれた１つ又は複数の材料を用いてもよい。
【０１４７】
（第２の実施形態の変形例）
以下、第２の実施形態の変形例に係る半導体装置の製造方法、具体的には、図６に示す第２の実施形態に係る半導体装置と同様の構造を有する半導体装置の製造方法について、図面を参照しながら説明する。
【０１４８】
本変形例が、前述の第２の実施形態と異なっている点は次の通りである。すなわち、第２の実施形態では、ミドルダイ２２とシリコンウェハ２１Ａとを貼り合わせた後、シリコンウェハ２１Ａにおけるミドルダイ２２の周囲に感光性樹脂２４を形成した。それに対して、本変形例では、シリコンウェハにおけるミドルダイ搭載領域の周囲に感光性樹脂を形成した後、ミドルダイとシリコンウェハとを貼り合わせる。
【０１４９】
図１０（ａ）〜（ｇ）及び図１１（ａ）、（ｂ）は、第２の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図であり、図１１（ｃ）は、図１０（ｄ）に示す工程を示す平面図であり、図１１（ｄ）は、図１０（ｅ）に示す工程を示す平面図である。尚、図１０（ａ）〜（ｇ）及び図１１（ａ）〜（ｄ）において、図６及び図７（ａ）、（ｂ）に示す第２の実施形態の半導体装置と対応する構成要素には同じ符号を付している。
【０１５０】
まず、第２の実施形態の図８（ａ）に示す工程と同様に、図１０（ａ）に示すように、例えば直径５μｍ程度のＴＳＶ２５が内部に形成されており且つＴＳＶ２５と電気的に接続するデバイス層２６が一面上に形成されているシリコンウェハ２１Ａを準備する。
【０１５１】
次に、第２の実施形態の図８（ｂ）に示す工程と同様に、図１０（ｂ）に示すように、シリコンウェハ２１Ａの前記一面上にデバイス層２６を挟んでキャリア５０を貼付する。
【０１５２】
次に、第２の実施形態の図８（ｃ）に示す工程と同様に、図１０（ｃ）に示すように、シリコンウェハ２１Ａにおけるキャリア５０の反対側の表面（以下、他面と称する）に対して、ＴＳＶ２５が露出するまで研磨を行う。ここで、研磨後のシリコンウェハ２１Ａの厚さは例えば２０μｍ程度である。
【０１５３】
次に、図１０（ｄ）に示すように、シリコンウェハ２１Ａの研磨後の前記他面上におけるミドルダイ搭載領域の周囲に、当該搭載領域から離間するように、例えば感光性ポリイミドからなる感光性樹脂２４を塗布して当該感光性樹脂２４を硬化させる。その後、感光性樹脂２４の現像工程及び硬化工程等に起因してチップ間接合が劣化する事態を回避するために、例えば酸素プラズマ処理を行って、トップダイ搭載領域となるシリコンウェハ２１Ａの研磨後の前記他面を清浄化する。ここで、感光性樹脂２４は、後工程でシリコンウェハ２１Ａ上に搭載されるミドルダイ２２（図１０（ｅ）参照）の反転パターンとなるように塗布される。また、後工程でシリコンウェハ２１Ａ上に搭載されるミドルダイ２２と感光性樹脂２４との間隔が例えば２μｍ程度になるように、感光性樹脂２４の幅を調整しておく。尚、硬化処理後の感光性樹脂２４の厚さは、後工程でシリコンウェハ２１Ａ上に搭載されるミドルダイ２２のチップ厚よりも若干薄い１８μｍ程度である。感光性樹脂２４の厚さを、ミドルダイ２２のチップ厚よりも若干薄くする理由は次の通りである。すなわち、感光性樹脂２４の厚さがミドルダイ２２のチップ厚よりも厚くなると、ミドルダイ２２とトップダイ２３（図１０（ｆ）参照）との接合ができなくなるか、又は両者間の接合強度が低下してしまう。そのような状況を回避するために、ミドルダイ２２のチップ厚及び感光性樹脂２４の厚さ等の加工ばらつきを考慮して、硬化処理後の感光性樹脂２４の厚さを、ミドルダイ２２のチップ厚よりも若干薄くするのである。図１１（ｃ）は、シリコンウェハ２１Ａ上におけるミドルダイ搭載領域の周囲に感光性樹脂２４を設けた様子を示している。
【０１５４】
本変形例において、ミドルダイ２２と感光性樹脂２４との間隔を、前述の第２の実施形態と比べて非常に狭くしている理由は次の通りである。すなわち、本変形例では、ミドルダイ２２が無い状態で先に感光性樹脂２４をシリコンウェハ２１Ａ上に塗布するため、塗布後の感光性樹脂２４の厚さをウェハ全面に亘って均一にすることができる。このため、後工程でシリコンウェハ２１Ａ上に搭載されるミドルダイ２２と感光性樹脂２４との間隔を、ミドルダイ２２の接合に支障が無い範囲で狭くすることが可能となる。
【０１５５】
次に、図１０（ｅ）に示すように、別途チップ状態に加工されており且つデバイス層２８が一面上に形成されている複数のミドルダイ２２をそれぞれデバイス層２８を挟んで、シリコンウェハ２１Ａの研磨後の前記他面における感光性樹脂２４に囲まれたミドルダイ搭載領域に貼り合わせる。ここで、各ミドルダイ２２は、その基板部分を貫通するＴＳＶ２７を有している。また、デバイス層２８の最表面には、ＴＳＶ２７と電気的に接続された最上層配線（電極パッド：図示省略）が形成されており、当該電極パッドとシリコンウェハ２１ＡのＴＳＶ２５とが電気的に接続されるようにミドルダイ２２とシリコンウェハ２１Ａとを貼り合わせる。尚、ミドルダイ２２は、そのデバイス層形成面の反対面にＴＳＶ２７が露出するように予め研磨されており、そのチップ厚は例えば２０μｍ程度である。図１１（ｄ）は、シリコンウェハ２１Ａの研磨後の前記他面上における感光性樹脂２４に囲まれたミドルダイ搭載領域にミドルダイ２２の１つが貼り合わされた様子を示している。
【０１５６】
次に、図１０（ｆ）に示すように、別途チップ状態に加工されており且つデバイス層２９が一面上に形成されている複数のトップダイ２３をそれぞれデバイス層２９を挟んで、複数のミドルダイ２２のデバイス層形成面の反対面に貼り合わせる。ここで、デバイス層２９の最表面には最上層配線（電極パッド：図示省略）が形成されており、当該電極パッドとミドルダイ２２のＴＳＶ２７とが電気的に接続されるようにトップダイ２３とミドルダイ２２とを貼り合わせる。尚、トップダイ２３のチップ厚は例えば１００μｍ程度である。また、トップダイ２３のサイズ（面積）はミドルダイ２２よりも大きく、トップダイ２３におけるミドルダイ２２から突き出している部分が感光性樹脂２４を覆うようにトップダイ２３が設けられている。また、図示は省略しているが、ミドルダイ２２の周囲に形成され且つミドルダイ２２のチップ厚よりも若干薄い厚さを持つ感光性樹脂２４と、その上側に位置する部分のトップダイ２３との間には、ミドルダイ２２の厚さと感光性樹脂２４の厚さとの差に起因する空隙が発生する。
【０１５７】
次に、図１０（ｇ）に示すように、トップダイ２３及び感光性樹脂２４を覆うように、シリコンウェハ２１Ａの研磨後の前記他面上に、例えばポリイミド等の樹脂１３を塗布して硬化処理を行う。ここで、硬化後の樹脂１３の厚さは例えば５０μｍ程度である。尚、感光性樹脂２４とその上側に位置する部分のトップダイ２３との間に存在する前述の空隙には、樹脂１３の塗布時に樹脂１３が入り込む結果、感光性樹脂２４が樹脂１３を介してトップダイ２３と接するようになるので、トップダイ２３とボトムダイ２１（図１１（ａ）参照）との間の接合強度を補強することができる。
【０１５８】
次に、図１１（ａ）に示すように、硬化した樹脂１３、硬化した感光性樹脂２４、シリコンウェハ２１Ａ及びキャリア５０をまとめてダイシングすることにより、シリコンウェハ２１Ａが分割されてなり且つミドルダイ２２及びトップダイ２３よりも大きいボトムダイ２１と、ボトムダイ２１上に貼り合わされたミドルダイ２２と、ミドルダイ２２上に貼り合わされたトップダイ２３と、ボトムダイ２１とトップダイ２３とに挟まれたミドルダイ２２の周囲に形成された感光性樹脂２４とを有する複数の３層チップ構造を形成する。
【０１５９】
次に、図１１（ｂ）に示すように、各３層チップ構造のボトムダイ２１に貼付されているキャリア５０を除去することによって、ボトムダイ２１とミドルダイ２２とトップダイ２３とからなる積層チップを完成させる。
【０１６０】
以上に説明した製造工程を経ることにより、サイズの大きい隣接チップ（ボトムダイ２１及びトップダイ２３）に挟まれた、サイズの小さいチップ（ミドルダイ２２）の周囲におけるチップが存在しない領域に感光性樹脂２４を設けることができる。このため、ボトムダイ２１及びトップダイ２３のそれぞれのミドルダイ２２からの突き出し部分にかかる応力を感光性樹脂２４に受け止めさせることができるので、ボトムダイ２１及びトップダイ２３に局所的応力がかかる事態、例えば、ミドルダイ２２の端部と接する部分のボトムダイ２１及びトップダイ２３に局所的応力がかかる事態を回避できる。従って、欠けやクラック等の発生のない信頼性の高い半導体装置を実現することができる。
【０１６１】
また、本変形例によると、シリコンウェハ２１Ａ上にミドルダイ２２を搭載する際に、ミドルダイ２２の反転パターンとなるように塗布された感光性樹脂２４をテンプレートとして使用することが可能となる。ここで、感光性樹脂２４をパターニングするためのリソグラフィーのアライメント精度は０．１μｍ程度以下であるため、本変形例ではミドルダイ２２とシリコンウェハ２１Ａつまりボトムダイ２１との位置合わせを高精度で行うことができる。
【０１６２】
また、本変形例によると、感光性樹脂２４をミドルダイ２２の反転パターンとなるように塗布するため、樹脂の平坦性をさらに向上させることができるので、さらに信頼性の高い半導体装置を実現することができる。この手法は、特に、３層以上のチップを積層する場合において効果的である。
【０１６３】
また、本変形例によると、感光性樹脂２４をスクライブしてチップ分割、つまり、スクライブラインの開口を行うため、ダイシングダメージを低減することができる。特に、例えばＣｕを充填したＴＳＶをエッチングしてスクライブラインの開口を行うＣｕバンドエッチングと組み合わせた場合には、さらなる低ダメージ化を図ることができる。
【０１６４】
尚、本変形例では、シリコンウェハ２１Ａの前記他面（デバイス層形成面の反対面）とミドルダイ２２のデバイス層形成面とを貼り合わせると共にミドルダイ２２のデバイス層形成面の反対面とトップダイ２３のデバイス層形成面とを貼り合わせる場合について例示した。しかし、これに限られず、シリコンウェハ２１Ａのデバイス層形成面とミドルダイ２２のデバイス層形成面の反対面とを貼り合わせてもよいし、又は、シリコンウェハ２１Ａとミドルダイ２２とを各デバイス層形成面において若しくは各デバイス層形成面の反対面において貼り合わせてもよい。また、ミドルダイ２２のデバイス層形成面とトップダイ２３のデバイス層形成面の反対面とを貼り合わせてもよいし、又は、ミドルダイ２２とトップダイ２３とを各デバイス層形成面において若しくは各デバイス層形成面の反対面において貼り合わせてもよい。
【０１６５】
また、本変形例では、３層積層チップの場合を例示したが、これに代えて、４層以上の積層チップの場合にも、本実施形態と同様の効果を得ることができる。
【０１６６】
また、本変形例では、感光性樹脂２４として、ポリイミドを用いたが、これに限られず、感光性樹脂２４として、例えば、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマー等から選ばれた１つ又は複数の感光性材料を用いてもよい。
【０１６７】
また、本変形例では、ボトムダイ２１の基板として、シリコンウェハ２１Ａを用いたが、これに代えて、他の材料からなる基板を用いてもよい。
【０１６８】
また、本変形例では、樹脂１３として、ポリイミドを用いたが、これに限られず、樹脂１３として、例えば、ポリイミド、アクリレートモノマー、エポキシアクリレート、ウレタンアクリレート、ポリエステルアクリレート、脂環式エポキシ、ビニルエーテル及びハイブリッドモノマー等から選ばれた１つ又は複数の材料を用いてもよい。
【産業上の利用可能性】
【０１６９】
以上に説明したように、本発明に係る半導体装置及びその製造方法は、サイズの異なる複数のチップを積層した積層チップにおいて、ＬＳＩチップの欠けやクラック等の発生を防止することができるものであり、特に、チップ形状の異なる複数のチップが積層された構造を有する半導体装置及びその製造方法に有用である。
【符号の説明】
【０１７０】
１０    半導体装置
１１    ボトムダイ
１１Ａ  シリコンウェハ
１２    トップダイ
１３    樹脂
１４    貫通電極（ＴＳＶ）
１５    デバイス層
１６    デバイス層
２０    半導体装置
２１    ボトムダイ
２１Ａ  シリコンウェハ
２２    ミドルダイ
２３    トップダイ
２４    樹脂（感光性樹脂）
２５    貫通電極（ＴＳＶ）
２６    デバイス層
２７    貫通電極（ＴＳＶ）
２８    デバイス層
２９    デバイス層
３１    プリント基板
３２    はんだバンプ
５０    キャリア
５１    感光性樹脂
【図１】
0005581064.tif 000002
【図２】
0005581064.tif 000003
【図３】
0005581064.tif 000004
【図４】
0005581064.tif 000005
【図５】
0005581064.tif 000006
【図６】
0005581064.tif 000007
【図７】
0005581064.tif 000008
【図８】
0005581064.tif 000009
【図９】
0005581064.tif 000010
【図１０】
0005581064.tif 000011
【図１１】
0005581064.tif 000012
【図１２】
0005581064.tif 000013
【図１３】
0005581064.tif 000014