(57)【特許請求の範囲】
【請求項１】
レベルが漸次変化する参照信号を生成する参照信号生成部から前記参照信号の供給を受けて、当該参照信号とアナログの処理対象信号を比較する比較部およびＡＤ変換用の計数クロックの供給を受けて前記比較部の比較結果に基づき計数動作を行なう計数処理部を、前記処理対象信号が供給されるＸ本の信号線に対してそれぞれ１つ有し、前記計数処理部の出力データに基づき前記処理対象信号のデジタルデータを取得するＡＤ変換部と、
前記比較部の比較結果に基づき前記計数処理部の動作期間を制御する動作期間制御部と、
前記Ｘ本の信号線を介して供給される前記処理対象信号の何れを処理させるかと、各処理対象信号のＸ個のレベルの何れを処理させるかと、それらのＡＤ変換を行なう処理順序を制御する制御部と
を備え、
前記ＡＤ変換部は、前記Ｘ個の処理対象信号の少なくとも２つについての加算結果のデジタルデータを取得し、前記Ｘ本の信号線を介して供給される処理対象信号について前記比較部と前記計数処理部をそれぞれ１つ有する場合に、前記Ｘとは異なるＹ本分の処理対象信号の加算結果のデジタルデータを取得する際には、前記Ｘと前記Ｙの最小公倍数を基本の処理単位として、前記Ｙ分の処理対象信号の加算をできる部分については前記計数処理部で加算結果を取得し、前記Ｙ分の処理対象信号の加算をできない部分については前記計数処理部で各別に処理対象信号のＡＤ変換を行なう
固体撮像装置。
【請求項２】
前記制御部は、各処理対象信号の同じ意味を持つレベル同士の組合せの順でＡＤ変換を行なうように制御する
請求項１に記載の固体撮像装置。
【請求項３】
前記処理対象信号を出力する単位画素が行列状に配置されている画素アレイ部を備え、
前記比較部と前記計数処理部は、前記画素アレイ部の複数列ごとに設けられており、
前記画素アレイ部の複数列の信号線から供給される前記処理対象信号を順番に選択して前記比較部に供給する選択部を備え、
前記参照信号生成部は、前記ＡＤ変換部の各比較部に前記参照信号を共通に供給する
請求項１または２に記載の固体撮像装置。
【請求項４】
前記ＡＤ変換部は、前記Ｘ個のレベルとして、単位画素から出力される前記処理対象信号の基準レベルと受光信号レベルについてＡＤ変換処理を行なう
請求項３に記載の固体撮像装置。
【請求項５】
前記基準レベルについてのデジタルデータを記憶する記憶部を前記Ｘ本の信号線のそれぞれに対応して有し、
前記ＡＤ変換部は、前記基準レベルについてＡＤ変換処理時には各処理対象信号の前記基準レベルについてのデジタルデータを取得した後に対応する前記記憶部に記憶し、前記受光信号レベルについてＡＤ変換処理時には、処理対象信号と対応する前記記憶部から記憶されているデジタルデータを読み出し、その読み出した値を開始点として、前記基準レベルについてのＡＤ変換処理を行なうことで、前記基準レベルと前記受光信号レベルの差分のデジタルデータを取得する
請求項４に記載の固体撮像装置。
【請求項６】
前記ＡＤ変換部は、出力をリセットレベルにするリセット端と出力をプリセットレベルにするプリセット端を具備するカウンタと、
前記カウンタの出力データを記憶した記憶部に記憶されているデータに基づいて前記リセット端と前記プリセット端を制御することで前記記憶部に記憶されているデータを前記カウンタの値として書き戻す書戻し制御部と、
を有する請求項４に記載の固体撮像装置。
【請求項７】
前記ＡＤ変換部は、前記Ｘ個の処理対象信号の全ての加算結果のデジタルデータを取得する
請求項１乃至６の内の何れか一項に記載の固体撮像装置。
【請求項８】
レベルが漸次変化する参照信号を生成する参照信号生成部から前記参照信号の供給を受けて、当該参照信号とアナログの処理対象信号を比較する比較部およびＡＤ変換用の計数クロックの供給を受けて前記比較部の比較結果に基づき計数動作を行なう計数処理部を、前記処理対象信号が供給されるＸ本の信号線に対してそれぞれ１つ有し、前記計数処理部の出力データに基づき前記処理対象信号のデジタルデータを取得するＡＤ変換部と、
前記比較部の比較結果に基づき前記計数処理部の動作期間を制御する動作期間制御部と、
を備え、
前記ＡＤ変換部は、前記Ｘ本の信号線を介して供給される処理対象信号について前記比較部と前記計数処理部をそれぞれ１つ有する場合に、前記Ｘとは異なるＹ本分の処理対象信号の加算結果のデジタルデータを取得する際には前記Ｘと前記Ｙの最小公倍数を基本の処理単位として、前記Ｙ分の処理対象信号の加算をできる部分については前記計数処理部で加算結果を取得し、前記Ｙ分の処理対象信号の加算をできない部分については前記計数処理部で各別に処理対象信号のＡＤ変換を行なう
固体撮像装置。
【請求項９】
前記計数処理部で取得された加算結果と各別に取得された処理対象信号のＡＤ変換結果を加算して前記Ｙ本分の処理対象信号の加算結果を取得する演算部を前記ＡＤ変換部とは別に備える
請求項１または８に記載の固体撮像装置。
【請求項１０】
前記ＸとＹの最小公倍数と一致したチャネル分のデータ転送用の信号線が設けられ、
前記処理単位の各信号線が前記チャネルの各データ転送用の信号線に均等に配分されている
請求項１、８、９の内の何れか一項に記載の固体撮像装置。
【請求項１１】
前記ＡＤ変換部で取得されたデジタルデータを後段回路へ転送する転送部を、前記処理対象信号が供給されるＸ本の信号線に対して１つ有する
請求項１乃至１０の内の何れか一項に記載の固体撮像装置。
【請求項１２】
前記ＡＤ変換部で取得されたデジタルデータを保持する複数個のデータ保持回路を具備するデータ記憶部と、
複数個の前記データ保持回路のデータの何れかを選択する複数個の信号選択部を具備した選択部と、
前記選択部の各信号選択部を制御してデータを選択させる選択制御部と、
前記信号選択部で選択されるデータに基づきデータ転送用の信号線を駆動する転送駆動部を前記複数個の信号選択部のそれぞれに具備する駆動部と、
前記駆動部の各転送駆動部を制御してデータを前記データ転送用の信号線を介して後段回路に転送させる走査部と、
をさらに備え、
前記転送駆動部は、前記信号選択部で選択されるデータに基づき前記データ転送用の信号線を駆動する転送用トランジスタおよび前記走査部からの指示に基づき前記複数個の信号選択部の何れかを選択するための選択トランジスタを有し、前記転送用トランジスタと前記選択トランジスタの双方がオンしたときに前記信号選択部で選択されたデータが前記データ転送用の信号線を介して前記後段回路に転送されるように構成されている
請求項１乃至１１の内の何れか一項に記載の固体撮像装置。
【請求項１３】
複数チャネル分の前記データ転送用の信号線が設けられ、
前記選択部の各信号選択部および前記駆動部の各転送駆動部は、前記複数チャネルの各データ転送用の信号線に均等に配分されている
請求項１２に記載の固体撮像装置。
【請求項１４】
処理対象信号を出力する単位画素が行列状に配置されている画素アレイ部と、
前記画素アレイ部の各単位画素から前記処理対象信号を読み出す垂直走査部と、
レベルが漸次変化する参照信号を生成する参照信号生成部から前記参照信号の供給を受けて、当該参照信号と前記単位画素の処理対象信号を比較する比較部およびＡＤ変換用の計数クロックの供給を受けて前記比較部の比較結果に基づき計数動作を行なう計数処理部を、前記処理対象信号が供給されるＸ本の信号線に対してそれぞれ１つ有し、前記計数処理部の出力データに基づき前記処理対象信号のデジタルデータを取得するＡＤ変換部と、
前記比較部の比較結果に基づき前記計数処理部の動作期間を制御する動作期間制御部と、
前記ＡＤ変換部で取得されたデジタルデータを後段回路に転送させる水平走査部と、
を備え、
前記Ｘ本の信号線を介して供給される前記処理対象信号の何れを処理させるかと、各処理対象信号のＸ個のレベルの何れを処理させるかと、それらのＡＤ変換を行なう処理順序を制御する制御部と
を備え、
前記ＡＤ変換部は、前記Ｘ個の処理対象信号の少なくとも２つについての加算結果のデジタルデータを取得し、前記Ｘ本の信号線を介して供給される処理対象信号について前記比較部と前記計数処理部をそれぞれ１つ有する場合に、前記Ｘとは異なるＹ本分の処理対象信号の加算結果のデジタルデータを取得する際には、前記Ｘと前記Ｙの最小公倍数を基本の処理単位として、前記Ｙ分の処理対象信号の加算をできる部分については前記計数処理部で加算結果を取得し、前記Ｙ分の処理対象信号の加算をできない部分については前記計数処理部で各別に処理対象信号のＡＤ変換を行なう
撮像装置。
【請求項１５】
処理対象信号を出力する単位画素が行列状に配置されている画素アレイ部と、
前記画素アレイ部の各単位画素から前記処理対象信号を読み出す垂直走査部と、
レベルが漸次変化する参照信号を生成する参照信号生成部から前記参照信号の供給を受けて、当該参照信号と前記単位画素の処理対象信号を比較する比較部およびＡＤ変換用の計数クロックの供給を受けて前記比較部の比較結果に基づき計数動作を行なう計数処理部を、前記処理対象信号が供給されるＸ本の信号線に対してそれぞれ１つ有し、前記計数処理部の出力データに基づき前記処理対象信号のデジタルデータを取得するＡＤ変換部と、
前記比較部の比較結果に基づき前記計数処理部の動作期間を制御する動作期間制御部と、
前記ＡＤ変換部で取得されたデジタルデータを後段回路に転送させる水平走査部と、
水平転送されたデータに基づきデジタル演算処理を行なう演算部と、
を備え、
前記ＡＤ変換部は、前記Ｘ本の信号線を介して供給される処理対象信号について前記比較部と前記計数処理部をそれぞれ１つ有する場合に、前記Ｘとは異なるＹ本分の処理対象信号の加算結果のデジタルデータを取得する際には、前記Ｘと前記Ｙの最小公倍数を基本の処理単位として、前記Ｙ分の処理対象信号の加算をできる部分については前記計数処理部で加算結果を取得し、前記Ｙ分の処理対象信号の加算をできない部分については前記計数処理部で各別に処理対象信号のＡＤ変換を行ない、
前記演算部は、前記計数処理部で取得された加算結果と各別に取得された処理対象信号のＡＤ変換結果を加算して前記Ｙ本分の処理対象信号の加算結果を取得する
撮像装置。
【請求項１６】
Ｘ本の信号線を介して供給される各処理対象信号のＸ個のレベルについてのＡＤ変換を行なうに当たり、
各処理対象信号の同じ意味を持つレベル同士の組合せの順でＡＤ変換を行なうように制御しつつ、
レベルが漸次変化する参照信号と前記処理対象信号を比較部で比較し、その比較結果に基づく計数期間においてＡＤ変換用の計数クロックの供給を受けて計数処理部で計数し、
前記比較部と前記計数処理部により参照信号比較型のＡＤ変換を行なうに当たり、
前記Ｘ本の信号線を介して供給される処理対象信号について前記比較部と前記計数処理部をそれぞれ１つ有する場合に、前記Ｘとは異なるＹ本分の処理対象信号の加算結果のデジタルデータを取得する際には、
前記Ｘと前記Ｙの最小公倍数を基本の処理単位として、前記Ｙ分の処理対象信号の加算をできる部分については前記計数処理部で加算結果を取得し、前記Ｙ分の処理対象信号の加算をできない部分については前記計数処理部で各別に処理対象信号のＡＤ変換を行ない、
前記ＡＤ変換を行なうＡＤ変換部とは別に備えられた演算部において、前記計数処理部で取得された加算結果と各別に取得された処理対象信号のＡＤ変換結果を加算して前記Ｙ本分の処理対象信号の加算結果を取得する
ＡＤ変換方法。
【請求項１７】
比較部と計数処理部により参照信号比較型のＡＤ変換を行なうに当たり、
Ｘ本の信号線を介して供給される処理対象信号について前記比較部と前記計数処理部をそれぞれ１つ有する場合に、前記Ｘとは異なるＹ本分の処理対象信号の加算結果のデジタルデータを取得する際には、
前記Ｘと前記Ｙの最小公倍数を基本の処理単位として、前記Ｙ分の処理対象信号の加算をできる部分については前記計数処理部で加算結果を取得し、前記Ｙ分の処理対象信号の加算をできない部分については前記計数処理部で各別に処理対象信号のＡＤ変換を行ない、
前記ＡＤ変換を行なうＡＤ変換部とは別に備えられた演算部において、前記計数処理部で取得された加算結果と各別に取得された処理対象信号のＡＤ変換結果を加算して前記Ｙ本分の処理対象信号の加算結果を取得する
ＡＤ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、撮像装置、ＡＤ変換方法に関する。
【背景技術】
【０００２】
撮像装置において、画素アレイ部の複数列に対して１つの信号処理部を共有するように構成したものが知られている（特許文献１を参照）。複数列が１つの信号処理部を共有することで、回路構成がコンパクトになる、などの利点が得られる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２４３２６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、複数列が１つの信号処理部を共有する場合、共有構成でない場合と同じような信号処理タイミングで信号処理をしていたのでは、全体の処理完了までの時間を考慮したときには、必ずしも効率的でない場合があるということが分かった。また、水平加算画素を行なう場合に、その加算数が共有カラム数と異なるときの対処が問題となると言うことも分かった。
【０００５】
本発明は、上記事情に鑑みてなされたものであり、複数列が１つの信号処理部を共有する構成の場合に、共有構成でない場合と同じような信号処理タイミングで信号処理をする場合よりも処理時間を短縮することのできる仕組みを提供することを第１の目的とする。また、水平加算画素を行なう場合に、その加算数が共有カラム数と異なるときにも、共有カラムでの加算処理を活かすことのできる仕組みを提供することを第２の目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る仕組みでは、先ず、共有構成の場合でも、いわゆる参照信号比較型のＡＤ変換を行なう。それと合わせて、信号加算も行なう。このとき、共有数Ｘと加算数Ｙとが不一致の場合は、ＸとＹの最小公倍数を基本の処理単位として、Ｙ分の処理対象信号の加算をできる部分については計数処理部で加算を行ない、Ｙ分の加算をできない部分については計数処理部で各別に処理対象信号のＡＤ変換を行なうようにした。
【発明の効果】
【００１０】
本発明に係る仕組みでは、共有構成で加算ができる部分についてはその機能を活
かすことができる。その結果、全ての処理対象信号のＡＤ変換を行なってからデジタル
加算する場合よりも処理効率が高まる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ型の固体撮像装置（ＣＭＯＳイメージセンサ）の基本構成図である。
【図２】ＡＤ変換処理とＣＤＳ処理に着目した固体撮像装置の簡易的な回路構成図である。
【図２Ａ】参照信号比較型のＡＤ変換処理の基本を説明するタイミングチャートである。
【図３】カラム信号処理の第１実施形態（第１例）を説明する図である。
【図３Ａ】２入力セレクタの構成例を示す図である。
【図４】２カラム１桁分の概要を示す図である。
【図４Ａ】計数処理部周辺の全体概要の構成例を示す図である。
【図４Ｂ】２カラム１桁分の詳細な回路構成例を示す図である。
【図４Ｃ】Ｄ型フリップフロップの分周動作を説明するタイミングチャートである。
【図５】第１実施形態に対する比較例のカラムＡＤ変換部の構成例を示す図である。
【図５Ａ】比較例（ｈカラム共有時）のカラムＡＤ変換部における全画素読出し時のＡＤ変換とＣＤＳ処理の動作を説明するフローチャートである。
【図５Ｂ】比較例において、２カラム共有としない場合と２カラム共有とする場合における全画素読出し時の１行分の処理時間の比較結果を説明する図である。
【図６】第１実施形態（第１例）のカラムＡＤ変換部における全画素読出し時のＡＤ変換とＣＤＳ処理の動作を説明するフローチャートである。
【図６Ａ】比較例の２カラム共有と第１実施形態（第１例）の２カラム共有における全画素読出し時の１行分の処理時間の比較結果を説明する図である。
【図６Ｂ】比較例と第１実施形態（第１例）の差異をセトリング期間との関係で説明する図である。
【図７】カラム信号処理の第１実施形態（第２例）を説明する図である。
【図７Ａ】３入力セレクタの構成例を示す図である。
【図８】第１実施形態（第２例）のＡＤ変換部に使用される計数処理部の３カラム１桁分の概要を示ず図である。
【図８Ａ】計数処理部の３カラム１桁分の詳細な回路構成例を示す図である。
【図９】第１実施形態（第２例）のカラムＡＤ変換部における全画素読出し時のＡＤ変換とＣＤＳ処理の動作を説明するフローチャートである。
【図９Ａ】第１実施形態（第２例）のカラムＡＤ変換部における全画素読出しの効果を説明する図である。
【図１０】カラム信号処理の第１実施形態（第３例）を説明する図である。
【図１０Ａ】第１実施形態（第３例）のカラムＡＤ変換部における全画素読出し時のＡＤ変換とＣＤＳ処理の動作を説明する図である。
【図１１】カラム信号処理の第２実施形態（第１例）を説明する図である。
【図１１Ａ】第２実施形態（第１例）のカラムＡＤ変換部における共有単位の全列水平加算読出し時のＡＤ変換とＣＤＳ処理の動作を説明する図である。
【図１２】カラム信号処理の第２実施形態（第２例）を説明する図である。
【図１２Ａ】第２実施形態（第２例）のカラムＡＤ変換部における共有単位の全列水平加算読出し時のＡＤ変換とＣＤＳ処理の動作を説明する図である。
【図１３】カラム信号処理の第２実施形態（第３例）を説明する図である。
【図１３Ａ】第２実施形態（第３例）のカラムＡＤ変換部における共有単位の全列水平加算読出し時のＡＤ変換とＣＤＳ処理の手順の一例を示したフローチャートである。
【図１４】カラム信号処理の第２実施形態（第４例）を説明する図である。
【図１５】カラム信号処理の第２実施形態（第５例）を説明する図である。
【図１６】カラム信号処理の第３実施形態（第１例）を説明する図である。
【図１６Ａ】第３実施形態（第１例）のカラムＡＤ変換部における共有単位分の水平加算読出し時のＡＤ変換とＣＤＳ処理の手順の一例を示したフローチャートである。
【図１７】カラム信号処理の第３実施形態（第２例）を説明する図である。
【図１７Ａ】第３実施形態（第２例）のカラムＡＤ変換部における共有単位分の水平加算読出し時のＡＤ変換とＣＤＳ処理の手順の一例を示したフローチャートである。
【図１８】カラム信号処理の第３実施形態（第３例）を説明する図である。
【図１９】カラム信号処理の第３実施形態（第４例）を説明する図である。
【図２０】カラム信号処理の第３実施形態（第５例）を説明する図である。
【図２１】カラム信号処理の第４実施形態を説明する図である。
【図２２】カラム信号処理の第５実施形態を説明する図である。
【図２３】本実施形態の固体撮像装置を適用した撮像装置（第６実施形態）を説明する図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００１３】
なお、説明は以下の順序で行なう。
１．固体撮像装置：基本構成
２．単位画素の構成例と基本動作
３．第１実施形態：カラム信号処理−全画素読出し
４．第２実施形態：カラム信号処理−共有単位の全列水平加算読出し
５．第３実施形態：カラム信号処理−共有単位分の水平加算読出し
６．第４実施形態：カラム信号処理−消費電力低減
７．第５実施形態：カラム信号処理−水平転送効率改善
８．第６実施形態：撮像装置
【００１４】
なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ型の固体撮像装置をデバイスとして使用した場合を例に説明する。特に断りのない限り、ＣＭＯＳ型の固体撮像装置は、全ての単位画素がｎＭＯＳ（ｎチャネル型のＭＯＳトランジスタ）よりなり、信号電荷は負電荷（電子）であるものとして説明する。ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らないし、単位画素がｐＭＯＳ（ｐチャネル型のＭＯＳトランジスタ）で構成されていてもよいし、信号電荷は正電荷（正孔・ホール）であってもよい。
【００１５】
光や放射線などの外部から入力される電磁波に対して感応性をする単位画素をライン状もしくはマトリクス状に複数個配列してなりアドレス制御にて信号を読み出す物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
【００１６】
＜固体撮像装置：基本構成＞
［全体概要］
図１は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ型の固体撮像装置（ＣＭＯＳイメージセンサ）の基本構成図である。固体撮像装置も半導体装置の一例である。固体撮像装置１は、複数個の単位画素３が２次元マトリクス状に配列された画素アレイ部１０を有する。固体撮像装置１は、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤー配列とされている色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。
【００１７】
図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。後述するように、単位画素３は検知部の一例である受光素子（電荷生成部）としてのフォトダイオードの他にたとえば、電荷転送用やリセット用や増幅用などの３個あるいは４個のトランジスタを有する画素内アンプを有する。単位画素３からは、列ごとに垂直信号線１９を介して画素信号電圧Ｖｘが出力される。
【００１８】
また、画素アレイ部１０は、２次元に単位画素３が配列されていればよく、その配列形態は２次元格子状に限らず、斜め格子状に単位画素３を配列した画素ずらしのものでもよいしハニカム状に単位画素３を配列したものでもよい。
【００１９】
垂直信号線１９の画素信号電圧Ｖｘは、時間系列として、基準レベルとしての画素信号の雑音を含むリセットレベルＳrst （暗時信号）の後に信号レベルＳsig （受光信号）が現れるものである。たとえばリセットレベルＳrst はフィードスルーレベルＳfeedにリセット成分Ｖrst を加えたレベルである。信号レベルＳsig はリセットレベルＳrst に信号成分Ｖsig を加えたレベルであり、Ｓsig （＝Ｓrst ＋Ｖsig ）−Ｓrst で信号成分Ｖsig が得られる。この差分処理がいわゆるＣＤＳ処理に該当する。暗時信号と受光信号を取得し、その差分（レベル差）を取得することで、ノイズ成分は暗時信号と光信号の両方に同じようにのることから、差分に含まれるノイズは非常に小さくなる。
【００２０】
固体撮像装置１はさらに、ＣＤＳ（Correlated Double Sampling；相関２重サンプリング）処理機能やデジタル変換機能をなすＡＤ変換部３０２が列並列に設けられているカラムＡＤ変換部３００を有する。詳細は後述するが、カラムＡＤ変換部３００には、垂直線選択部３１０、比較部３２０、カウント動作期間制御部３３０、計数部３５０、データ記憶部３６０が設けられ、それぞれの１列分の機能素子の集合でＡＤ変換部３０２が構成されるようになっている。
【００２１】
“列並列”とは、垂直列の垂直信号線１９（列信号線の一例）に対し並列に複数のＣＤＳ処理機能部やデジタル変換部（ＡＤ変換部）などの機能要素（本例ではＡＤ変換部３０２）が設けられていることを意味する。このような読出方式をカラム読出方式と称する。
【００２２】
典型的なカラム読出方式では、垂直信号線１９とＡＤ変換部３０２が一対一で配置されるが、本実施形態では、予め決められた複数列に対して１つのＡＤ変換部３０２を設けた、いわゆるカラム共有の構成を採っている。そのため、カラムＡＤ変換部３００は、予め決められた複数列に対して１つの垂直信号線１９を選択する垂直線選択部３１０を有している。カラム共有の構成を採ることで、コンパレータやカウンタを複数列で共有することができ、カラムＡＤ変換部３００がセンサチップ上に占有する面積を低減でき、製造費用が安くなるなどの利点が得られる。
【００２３】
固体撮像装置１はさらに、単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、カラムＡＤ変換部３００にＡＤ変換用の参照信号SLP_ADC を供給する参照信号生成部２７と、出力部２８を備えている。
【００２４】
駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能の実現のため水平走査部１２（列走査回路）、垂直走査部１４（行走査回路）、および通信・タイミング制御部２０を備えている。
【００２５】
水平走査部１２は、図示しないが、列アドレスや列走査を制御する水平アドレス設定部や水平駆動部などを有し、データ転送動作時に読み出すべきデータのカラム位置を指示する。垂直走査部１４は、図示しないが、行アドレスや行走査を制御する垂直アドレス設定部や垂直駆動部などを有する。水平走査部１２や垂直走査部１４は、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答して行・列の選択動作（走査）を開始する。
【００２６】
通信・タイミング制御部２０は、端子５ａを介して入力されるマスタークロックCLK0に同期したクロックをデバイス内の各部（走査部１２，１４やカラムＡＤ変換部３００）に供給するタイミングジェネレータ（読出アドレス制御装置の一例）の機能ブロックを備える。さらに、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックを備える。
【００２７】
たとえば、通信・タイミング制御部２０は、内部クロックを生成するクロック変換部の機能を持つクロック変換部２０ａおよび通信機能や各部を制御する機能を持つシステム制御部２０ｂなどを有する。クロック変換部２０ａは、端子５ａを介して入力されるマスタークロックCLK0に基づき、マスタークロックCLK0よりも高速周波数のパルスを生成する逓倍回路を内蔵しており、カウントクロックＣＫcnt1やカウントクロックＣＫdac1などの内部クロックを生成する。
【００２８】
出力部２８は、データ転送用の信号線（転送配線）である水平信号線１８上の信号（デジタルデータではあるが小振幅）を検出するセンスアンプ２８ａ（Ｓ・Ａ）と、固体撮像装置１と外部とのインタフェース機能をなすインタフェース部２８ｂ（ＩＦ部）を有する。インタフェース部２８ｂの出力は出力端５ｃに接続されており、映像データが後段回路に出力される。出力部２８は、センスアンプ２８ａとインタフェース部２８ｂとの間に、各種のデジタル演算処理を行なうデジタル演算部２９を必要に応じて設けてもよい。
【００２９】
単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ変換部３００の垂直列ごとに設けられているＡＤ変換部３０２と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。
【００３０】
垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものである。垂直アドレス設定部は、信号を読み出す行（読出し行：選択行や信号出力行とも称する）の他に、電子シャッタ用の行なども選択する。
【００３１】
［カラムＡＤ回路と参照信号生成部の詳細］
ＡＤ変換部３０２におけるＡＤ変換方式としては、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、参照信号比較型、スロープ積分型、あるいはランプ信号比較型などとも称されるＡＤ変換方式を採用する。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。参照信号比較型のＡＤ変換に当たっては、変換開始（比較処理の開始）から変換終了（比較処理の終了）までの時間に基づいてカウント動作有効期間Ｔenを決定し（ここではその期間を示すカウントイネーブル信号ENとする）、その期間のクロック数に基づき処理対象信号をデジタルデータに変換する。
【００３２】
比較処理によって得られる情報は、アナログ信号（ここでは画素信号電圧Ｖｘ）の大きさに対応した時間情報を持つパルス情報である。参照信号比較型のＡＤ変換処理では、この比較処理で得られるパルス情報（時間情報）に基づき、計数処理の有効期間を決定し、その計数処理の有効期間に一定の割合で値を変化させる計数処理を行なう。典型例としては、カウンタを使用して、基準クロック周期で最下位桁を１ずつ変化させる。これによって得たカウント値をアナログ信号の大きさに応じたデジタルデータとして取得する。
【００３３】
もちろん、一定の割合で値を変化させる計数処理を行なうことができるものであればよく、カウンタを使用した構成に限らず、様々な変形が可能である。たとえば、いわゆる加算器や加減算器とその結果を基準クロック周期で保持するデータ保持部（ラッチ）を使用して巡回型に構成し、各回の変化値を一定の割合（典型例は１）にするように構成してもよい。
【００３４】
参照信号比較型ＡＤ変換方式を採用する場合に、考え方としては、参照信号生成部２７もＡＤ変換部３０２ごとに設けることも考えられる。たとえば、ＡＤ変換部３０２ごとに比較器と参照信号発生器を設け、比較器の比較結果を基に、逐次、参照信号の値を対応する列の参照信号発生器で変化させていく構成を採る場合である。しかしながらこれでは回路規模や消費電力が増える。そこで、本実施形態では、参照信号生成部２７を全てのＡＤ変換部３０２に共通に使用する構成を採り、参照信号生成部２７から発生される参照信号SLP_ADC を各ＡＤ変換部３０２が共通に使用する構成にする。
【００３５】
このため、参照信号生成部２７は、ＤＡ変換部２７０（ＤＡＣ；Digital Analog Converter）を有し、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からカウントクロックＣＫdac1に同期して、制御データＣＮ４で示される傾き（変化率）の参照信号SLP_ADC を生成する。カウントクロックＣＫdac1は計数部３５０の計数処理用のカウントクロックＣＫcnt1と同一にしてもよい。参照信号SLP_ADC は、全体的にある傾きを持って線形に変化する波形を持つものであればよく、その変化が滑らかなスロープ状を呈するものであってもよいし、階段状に順次変化するものであってもよい。
【００３６】
参照信号比較型のＡＤ変換に当たっては、比較部３２０による参照信号SLP_ADC と画素信号電圧Ｖｘとの比較結果に基づいてカウント動作有効期間Ｔen（その期間を示す信号をカウントイネーブル信号ENと称する）を決定し、カウントイネーブル信号ENがアクティブな期間のカウントクロックＣＫcnt1のクロック数に基づきアナログの処理対象信号をデジタルデータに変換する。
【００３７】
基準レベル（リセットレベルＳrst ）についての処理をプリチャージ相（Ｐ相と省略して記すこともある）の処理と称し、信号レベルＳsig についての処理をデータ相（Ｄ相と省略して記すこともある）の処理と称する。Ｐ相の処理後にＤ相の処理を行なう場合、Ｄ相の処理はリセットレベルＳrst に信号成分Ｖsig を加えた信号レベルＳsig についての処理となる。
【００３８】
カウント動作有効期間Ｔenとしては、Ｐ相・Ｄ相とも比較出力が反転するまで計数する前半カウント方式、Ｐ相・Ｄ相とも比較出力が反転してから計数する後半カウント方式、Ｐ相・Ｄ相の何れか一方では比較出力が反転するまで計数するが他方では比較出力が反転してから計数する前後半カウント方式がある。また、それぞれにおいて、Ｐ相・Ｄ相のカウントモードを巧みに組み合わせることやＰ相処理開始時の初期値設定を制御することで、カラム内でＣＤＳ処理を行なうようにすることもできる。
【００３９】
これら、カウント動作有効期間Ｔenをどうとるかや、ＡＤ変換部３０２内で差分処理（ＣＤＳ処理）を行なうか否かなど、本出願人は、参照信号比較型のＡＤ変換方式を種々提案しており、それらも基本的には後述する各実施形態で採用し得る。
【００４０】
何れの処理例においても、原理的には、電圧比較器に参照信号SLP_ADC を供給し、垂直信号線１９を介して入力されたアナログの画素信号を参照信号SLP_ADC と比較する。カウント動作有効期間Ｔenに入るとクロック信号でのカウント（計数）を開始することによって、指定されているカウント動作有効期間Ｔenにおけるクロック数をカウントすることでＡＤ変換を行なう。
【００４１】
前述のような参照信号比較型のＡＤ変換を行なうため、本実施形態のカラムＡＤ変換部３００の各ＡＤ変換部３０２は、セレクタ３１２、コンパレータ３２２（電圧比較部）、カウンタ制御信号生成部３３２（ＥＮ生成部）、計数処理部３５１（カウンタ３５３、一時記憶部３５８）、ラッチ３６２（メモリ）を備える。好ましくは、カウンタ３５３は、アップカウントモードとダウンカウントモードを切替可能なものにする。
【００４２】
一時記憶部３５８（図ではメモリと記すことがある）は、固体撮像素子の業界におけるラッチと称されるものと同様の機能も持つ。一時記憶部３５８は、ＳＲＡＭのメモリセルに近い構成とすることも可能であることから、本明細書においては、ラッチと称せずに一時記憶部と称することにする。
【００４３】
もちろん、一時記憶部とラッチは別物であるとしても、一時記憶部とラッチは同じ意味であるとしても、実態としてはどちらでも構わない。本明細書では、一時記憶部とラッチは別物であるという考え方に基づいて一時記憶部という用語を定義し、この一時記憶部は固体撮像素子の業界におけるラッチを兼ねることもできる、一時記憶部はラッチの役割を果たすことができるというように扱う。
【００４４】
各ＡＤ変換部３０２のコンパレータ３２２の集合で比較部３２０が構成される。各ＡＤ変換部３０２のセレクタ３１２の集合で垂直線選択部３１０が構成される。各ＡＤ変換部３０２のカウンタ制御信号生成部３３２の集合でカウント動作期間制御部３３０が構成される。各ＡＤ変換部３０２の計数処理部３５２（カウンタ３５３と一時記憶部３５８など）の集合で計数部３５０が構成される。各ＡＤ変換部３０２のラッチ３６２の集合でデータ記憶部３６０が構成される。本実施形態の計数処理部３５２には、後述のように、カウンタ３５３と一時記憶部３５８の他に種々の機能要素を備える。
【００４５】
本実施形態のカラムＡＤ変換部３００は、カウント動作期間制御部３３０（カウンタ制御信号生成部３３２）を比較部３２０（コンパレータ３２２）と計数部３５０（カウンタ３５３）の間に配置している。
【００４６】
比較部３２０（コンパレータ３２２）は、参照信号生成部２７（ＤＡ変換部２７０）で生成される参照信号SLP_ADC と選択行の単位画素３から垂直線選択部３１０（セレクタ３１２）で選択された垂直信号線１９を経由して得られる画素信号電圧Ｖｘを比較する。比較部３２０は、参照信号SLP_ADC と画素信号電圧Ｖｘが一致したとき比較出力Co（コンパレート出力）を反転する。
【００４７】
カウント動作期間制御部３３０のカウンタ制御信号生成部３３２は、比較出力Coと通信・タイミング制御部２０からの制御情報に基づきカウントイネーブル信号ENを生成してカウンタ３５３に供給し、カウンタ３５３のカウント動作期間を制御する。
【００４８】
通信・タイミング制御部２０から各ＡＤ変換部３０２のカウンタ３５３には、カウンタ３５３がＰ相・Ｄ相のカウント処理をダウンカウントモードで動作するのかアップカウントモードで動作するのかや、Ｐ相のカウント処理における初期値Ｄini の設定やリセット処理など、その他の制御情報を指示する制御信号ＣＮ５が入力されている。
【００４９】
コンパレータ３２２の一方の入力端子（＋）は、他のコンパレータ３２２の入力端子（＋）と共通に、参照信号生成部２７で生成される参照信号SLP_ADC が入力される。コンパレータ３２２の他方の入力端子（−）には、それぞれ対応するセレクタ３１２で選択された垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧Ｖｘが個々に入力される。
【００５０】
カウンタ３５３のクロック端子ＣＫには、他のカウンタ３５３のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫcnt1が入力されている。データ記憶部３６０を設けない場合、計数部３５０には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。計数部３５０は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ値を保持する。
【００５１】
本実施形態では、計数部３５０にてＣＤＳ処理を行なう基本構成とするが、これに限らず、リセットレベルＳrst のＰ相データと信号レベルＳsig のＤ相データを個別に出力部２８側に転送し、ＡＤ変換部３０２の後段のデジタル演算部２９でＣＤＳ処理を行なってもよい。
【００５２】
水平走査部１２や垂直走査部１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、本実施形態の固体撮像装置１が構成される。
【００５３】
固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、カラムＡＤ変換部３００などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。
【００５４】
個々のＡＤ変換部３０２の出力側は、たとえば、カウンタ３５３の出力を水平信号線１８に接続することができる。また、いわゆるパイプライン水平転送を可能にするため、図示のように、カウンタ３５３の後段に、このカウンタ３５３にて取得したカウント結果を水平転送の対象とされるまでの間保持するメモリ装置としてのデータ記憶部３６０（ラッチ３６２）を備える構成を採ることもできる。データ記憶部３６０は、指示されたタイミングでカウンタ３５３から出力されたカウントデータを保持・記憶する。パイプライン水平転送とは、カラム処理（ＡＤ変換やＣＤＳ処理）と水平転送を並行して行なう処理のことである。
【００５５】
たとえば、詳しくは後述するが、本実施形態では、光信号のＡＤ変換の開始時に、暗時信号のＡＤ変換結果からカウントを開始するために一時記憶部３５８が使用される。逆に言うと、この期間以外は、一時記憶部３５８をラッチとして用いる、つまり、水平転送のために用いることができる。ただし、ラッチを一時記憶部３５８と別には持たない場合、ラッチを水平転送に用いることができない期間が発生し、その分水平転送を高速に行なう必要がある。これに対して、一時記憶部と別にラッチを持つと、両者を独立に使用できるようになり、ＡＤ変換と水平転送を並行して行なうことができ、前述のような水平転送を高速にすることが不要になる。
【００５６】
水平走査部１２は、カラムＡＤ変換部３００の各比較部３２０とカウンタ３５３とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部３６０（ラッチ３６２）が保持していたカウント値を読み出す読出走査部の機能を持つ。データ記憶部３６０の出力は、水平信号線１８に接続されている。水平信号線１８は、ＡＤ変換部３０２のビット幅分もしくはその２倍幅分（たとえば相補出力とするとき）の信号線を有し、それぞれの出力線に対応したセンスアンプ２８ａを有する出力部２８に接続される。水平信号線１８の水平転送チャネルは１つに限らず、複数チャネルにし複数カラムずつグループ化してデータ転送を行なう場合もある。なお、カウンタ３５３、データ記憶部３６０、および水平信号線１８はそれぞれ、Ｎビットに対応した構成を採っている。
【００５７】
＜単位画素の構成例と基本動作＞
図２〜図２Ａは、本実施形態の固体撮像装置１に使用される単位画素３とその動作を説明する図である。ここで、図２はＡＤ変換処理とＣＤＳ処理に着目した固体撮像装置１の簡易的な回路構成図である。図２Ａは、参照信号比較型のＡＤ変換処理の基本を説明するタイミングチャートである。
【００５８】
図２に示すように、単位画素３は、先ず電荷生成部３３を備える。電荷生成部３３は、入射する可視光をその光量に応じた電荷量に光電変換する光電変換素子を含む機能部である。また、単位画素３は、電荷生成部３３の他に、一例として、４個のトランジスタ（読出選択用トランジスタ３４、リセットトランジスタ３６、垂直選択用トランジスタ４０、増幅用トランジスタ４２）を、画素信号生成部５を構成する基本素子として備える。
【００５９】
行制御線１５には、転送配線５４、リセット配線５６、垂直選択線５８が含まれるが、本実施形態の固体撮像装置１では、この３本の行制御線１５が同一画素行の各単位画素３について共通に設けられている。そして、３本の行制御線１５は図２には示していない垂直走査部１４の各画素行に対応した出力端に画素行単位で接続される。
【００６０】
つまり、本実施形態の固体撮像装置１は、カラムＡＤ変換部３００をカラム共有の構成にするが、画素アレイ部１０の各単位画素３を駆動するときには、共有対象の全単位画素３を同じタイミングで駆動することになる。この点は、特許文献１の仕組みでは、画素ずらし構造とし、ずれている行ごとに各別に駆動するので、共有対象の各画素が個別のタイミングで駆動されるのと大きく異なる。この共有対象の単位画素３に対する駆動タイミングが同時（本実施形態）であるのか個別（特許文献１）であるのかの相違とそれに伴うＡＤ変換処理時間の差異についは後で詳しく説明する。なお、以下では、共有対象の各画素を同じタイミングで駆動する本実施形態の方式を共有画素同時駆動方式と称し、共有対象の各画素を個別のタイミングで駆動する方式（たとえば特許文献１の方式）を共有画素個別駆動方式と称する。
【００６１】
転送部を構成する読出選択用トランジスタ３４は、転送配線５４を介して転送信号TRG で駆動される。初期化部を構成するリセットトランジスタ３６は、リセット配線５６を介してリセット信号RST で駆動される。垂直選択用トランジスタ４０は、垂直選択線５８を介して垂直選択信号VSELで駆動される。
【００６２】
電荷生成部３２は、物理量の変化を電荷で検知する検知部の一例である。画素信号生成部５は、電荷生成部３２で検知された電荷を画素信号電圧Ｖｘに変換する。読出選択用トランジスタ３４は、入力される転送制御電位（転送信号TRG ）に基づいて電荷生成部３２で検知された電荷を画素信号生成部５へ転送する転送部の一例である。リセットトランジスタ３６は、画素信号生成部５の電位を初期化する初期化部の一例である。この初期化動作を画素リセットと称する。
【００６３】
フォトダイオードPDなどの受光素子DET で構成される検知部の一例である電荷生成部３３は、受光素子DET の一端（アノード側）が低電位側の基準電位Ｖss（負電位：たとえば−１Ｖ程度）に接続され、他端（カソード側）が読出選択用トランジスタ３４の入力端（典型的にはソース）に接続されている。なお、基準電位Ｖssは接地電位GND としてもよい。読出選択用トランジスタ３４は、出力端（典型的にはドレイン）がリセットトランジスタ３６とフローティングディフュージョン３８と増幅用トランジスタ４２とが接続される接続ノードに接続される。リセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインがリセット電源Ｖrd（通常は電源Ｖddと共通にする）にそれぞれ接続される。
【００６４】
垂直選択用トランジスタ４０は、一例として、ドレインが増幅用トランジスタ４２のソースに、ソースが画素線５１にそれぞれ接続され、ゲート（特に垂直選択ゲートSELVという）が垂直選択線５８に接続されている。増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが電源Ｖddに、ソースは垂直選択用トランジスタ４０を介して画素線５１に接続され、さらに垂直信号線１９に接続されるようになっている。なおこのような接続構成に限らない。垂直選択用トランジスタ４０と増幅用トランジスタ４２の配置を逆にして、垂直選択用トランジスタ４０は、ドレインが電源Ｖddに、ソースが増幅用トランジスタ４２のドレインに接続され、増幅用トランジスタ４２のソースが画素線５１に接続されるようにしてもよい。
【００６５】
垂直信号線１９は、その一端がカラムＡＤ変換部３００側に延在するとともに、その経路において、読出電流源部２４が接続されている。読出電流制御部２４は、その詳細は図示を割愛するが、各垂直列に対して負荷ＭＯＳトランジスタを有し、基準電流源部とトランジスタとの間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線１９に対し電流源２４ａとして機能するようになっている。そして、増幅用トランジスタ４２との間で、略一定の動作電流（読出電流）が供給されるソースフォロワ構成が採られるようになっている。
【００６６】
各カラムの垂直信号線１９とカラム共有方式のＡＤ変換部３０２を具備するカラムＡＤ変換部３００との間には、複数カラムの何れか１つを選択して対応する１つのＡＤ変換部３０２へ接続するセレクタ３１２を具備した垂直線選択部３１０が設けられている。セレクタ３１２の出力は、コンパレータ３２２の一方の端子（この例では反転入力端）に接続されている。これによって、Ｍ列分の単位画素３ごとに、垂直信号線１９を介して、画素信号電圧Ｖｘが選択的にカラムＡＤ変換部３００のＡＤ変換部３０２に供給される。
【００６７】
ＡＤ変換部３０２では、単位画素３から垂直信号線１９に読み出した画素信号電圧Ｖｘを、ＡＤ変換部３０２のコンパレータ３２２で参照信号SLP_ADC と比較する。そして、図示を割愛したカウンタ制御信号生成部３３２がカウンタ３５３をカウントイネーブル信号ENに基づき動作させ、そのカウント動作と１対１の対応をとりながらを参照信号電位を変化させ、垂直信号線１９の画素信号電圧Ｖｘをデジタルデータに変換する。
【００６８】
たとえば、図２Ａは、Ｐ相・Ｄ相の差分処理を、カウント動作有効期間Ｔenを前半カウント方式にし、カウントモードを異ならせることでＣＤＳ処理もカラム内で完結させる方式を採る例で示している。
【００６９】
リセットレベルＳrst についてのＡＤ変換期間であるＰ相の処理期間では、計数処理部３５２の各フリップフロップのカウント値を初期値“０”にリセットする。計数処理部３５２をダウンカウントモードに設定し、コンパレータ３２２による参照信号SLP_ADC と画素信号電圧ＶｘのＰ相レベルとの比較処理と計数処理部３５２によるカウントクロックＣＫcnt1を用いたカウント処理を並行して動作させてＰ相レベルのＡＤ変換を行なう。これにより、計数処理部３５２には、リセットレベルＳrst の大きさに対応したデジタル値（リセットデータ）Ｄrst を示す（符号を加味すれば−Ｄrst を示す）カウント値が保持される。
【００７０】
信号レベルＳsig についてのＡＤ変換期間であるＤ相の処理期間には、リセットレベルＳrst に加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出し、Ｐ相の読出しと同様の動作を行なう。計数処理部３５２をＰ相処理時とは逆のアップカウントモードに設定して、コンパレータ３２２による参照信号SLP_ADC と画素信号電圧ＶｘのＤ相レベルとの比較処理と計数処理部３５２によるカウント処理を並行して動作させることでＤ相レベルのＡＤ変換を行なう。
【００７１】
このとき、Ｐ相の読出しおよびＡＤ変換時に取得された画素信号電圧ＶｘのリセットレベルＳrst のデジタル値（リセットデータ）Ｄrst をスタート点として、Ｐ相とは逆にアップカウントする。信号レベルＳsig は、リセットレベルＳrst に信号成分Ｖsig を加えたレベルであるので、信号レベルＳsig のＡＤ変換結果のカウント値は、基本的には“Ｄrst ＋Ｄsig ”である。しかし、アップカウントの開始点を、リセットレベルＳrst のＡＤ変換結果である“−Ｄrst ”としているので、実際に計数処理部３５２に保持されるカウント値は、“−Ｄrst ＋（Ｄsig ＋Ｄrst ）＝Ｄsig ”となる。
【００７２】
つまり、この例では、Ｐ相の処理時にはダウンカウント、Ｄ相の処理時にはアップカウントと、それぞれのカウントモードを異なるものとしている。このため、計数処理部３５２内で自動的に、リセットレベルＳrst のＡＤ変換結果であるカウント数“−Ｄrst ”と信号レベルＳsig のＡＤ変換結果であるカウント数“Ｄrst ＋Ｄsig ”との間での差分処理が自動的に行なわれる。差分処理結果に応じたカウント数Ｄsig が計数処理部３５２に保持される。差分処理結果に応じた計数処理部３５２に保持されるカウント数Ｄsig は信号成分Ｖsig に応じた信号データを表すものとなる。
【００７３】
２回の信号読出しとカウント処理による計数処理部３５２内での差分処理によって、単位画素３ごとのばらつきを含んだリセットレベルＳrst を除去でき、単位画素３ごとの入射光量に応じた信号成分Ｖsig のみのＡＤ変換結果を簡易な構成で取得できる。よって、ＡＤ変換部３０２は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、ＣＤＳ処理機能部としても動作することとなる。
【００７４】
ここで、読出し対象の単位画素３について垂直選択用トランジスタ４０をオンさせて、画素リセット後に電荷生成部３２で生成された信号電荷をフローティングディフュージョン３８へ転送させることで受光信号に対応する信号電位が垂直信号線１９に現われるようにする。これら一連の動作時の垂直信号線１９の基本的な電位変化としては、たとえば、図２Ａのように、リセットレベルＳrst （暗時信号）の後に信号レベルＳsig （受光信号）が現れる。
【００７５】
図からも分かるように、Ｐ相処理期間やＤ相処理期間において各レベルのＡＤ変換を行なうには、それぞれのレベルが安定してから計数処理を開始することが必要になる。たとえば、画素リセットをかけることで画素信号電圧Ｖｘとして出力されるリセットレベルＳrst が安定するまでには一定に時間（暗時信号セトリング期間spと称する）が必要である。そして、リセットレベルＳrst が安定している期間（暗時信号カウント可能期間cpと称する）内にＰ相のＡＤ変換処理を完結させることが必要となる。同様に、電荷転送を行なうことで画素信号電圧Ｖｘとして出力される信号レベルＳsig が安定するまでにも一定に時間（受光信号セトリング期間sdと称する）が必要である。そして、信号レベルＳsig が安定している期間（受光信号カウント可能期間cdと称する）内にＰ相のＡＤ変換処理を完結させることが必要となる。
【００７６】
複数カラムを１つのＡＤ変換部３０２が共有しない構成では、この様な応答を見越してＡＤ変換処理のタイミングを決めている。一方、複数カラムを１つのＡＤ変換部３０２が共有する構成の場合に、１水平期間内で共有対象の全てのデジタルデータを取得しようとする場合、セトリング期間が問題となる。後述の本実施形態のＡＤ変換処理では、この点に配慮した処理を行なう。
【００７７】
＜カラム信号処理：第１実施形態−全画素読出し＞
［第１例：２カラム共有＆モノクロ］
図３は、カラム信号処理（ＡＤ変換処理とＣＤＳ処理：以下特段の断りのない限り同様）の第１実施形態（第１例）を説明する図である。第１実施形態は、全画素読出しを行なう点が後述の他の実施形態と異なる。
【００７８】
ここで、第１実施形態（第１例）のカラムＡＤ変換部３００ＡＡは、固体撮像装置１がモノクロ撮像用である場合に、２カラム（２本の垂直信号線１９：以下画素列とも称する）に対して、１つのＡＤ変換部３０２ＡＡを共有する構成例である。また、信号処理としては、全画素読出しを行なう事例である。共有対象の２カラムとしては、以下では奇数列とその隣の偶数列の組であるものとして説明する。
【００７９】
各ＡＤ変換部３０２ＡＡは、図３（１）に示すように、２列（２ｎ−１列目と２ｎ列目：ｎは１以上の正の整数）の垂直信号線１９の中から１つを選択する２入力−１出力型のセレクタ３１２（２入力セレクタ３１３と称する）を有し、その後段に、コンパレータ３２２、カウンタ制御信号生成部３３２、カウンタ３５３、一時記憶部３５８が順に配置されている。
【００８０】
カウンタ３５３と一時記憶部３５８は、Ｎビットの各桁に対応するように、桁ごとにカウンタ３５３と一時記憶部３５８の対で設けられる。
【００８１】
ここで、図３（１）では、カウンタ３５３は２列に対して１つを共有する構成であるが、一時記憶部３５８は、２ｎ−１列目と２ｎ列目の各々に対応して設けられる構成となっている。一時記憶部３５８の一方（メモリ１）を一時記憶部３５８_1と記載し、他方（メモリ２）を一時記憶部３５８_2と記載する。たとえば、２ｎ−１列目の計数データが一時記憶部３５８_1に記憶され、２ｎ列目の計数データが一時記憶部３５８_2に記憶される。たとえば、カウンタ３５３は、２カラムに共有される１３桁分が存在し、一時記憶部３５８_1，３５８_2は、各カラムにカウンタの桁数（この例では１３桁）分存在する。
【００８２】
詳細は後述するが、全画素読出し時には、カラムごとに、Ｐ相処理が終わった後でカウンタ３５３の計数データを対応する列の一時記憶部３５８に退避しておき、対応する列のＤ相処理前にその一時記憶部３５８に退避しておいた計数データを読出して（書き戻して）、その書き戻した計数データからＤ相処理を開始する。この構成は、カラムごとに、ＡＤ変換部３０２ＡＡにてＣＤＳ処理を完結しておくことのできる構成である。
【００８３】
これに対して、図３（２）は、パイプライン水平転送に対応する構成例であり、計数処理部３５２（カウンタ３５３）の後段にさらにラッチ３６２をカラムごとに備えている。ラッチ３６２は、２ｎ−１列目と２ｎ列目の各々に対応して設けられる構成となっている。たとえば、各ラッチ３６２は、各カラムにカウンタの桁数（この例では１３桁）分存在する。ラッチ３６２の一方をラッチ３６２_1と記載し、他方をラッチ３６２_2と記載する。たとえば、２ｎ−１列目の計数データがラッチ３６２_1に記憶され、２ｎ列目の計数データがラッチ３６２_2に記憶される。
【００８４】
カラムごとに、Ｄ相処理（ＣＤＳ処理は完結されている）が終わった後でカウンタ３５３の計数データを対応する列のラッチ３６２に記憶する。そして、水平転送時の対応する読出タイミングになったときに、記憶している計数データを水平信号線１８へ出力する。
【００８５】
なお、図３（２）では、Ｄ相処理前に対応する列の一時記憶部３５８に記憶しておいたＰ相処理の計数データを読み出さなければ（書き戻さなければ）、ラッチ３６２に記憶されるのは、ＣＤＳ処理をしていない計数データになる。この場合、パイプライン水平転送では、一時記憶部３５８に記憶したＰ相処理結果とラッチ３６２に記憶したＤ相処理結果の双方をデジタル演算部２９へ転送し、デジタル演算部２９にてＣＤＳ処理を行なうようにする。この場合の一時記憶部３５８は、パイプライン水平転送用のラッチ３６２と同様の機能を持つに過ぎないことになる。書き戻し回路をカラムＡＤ変換部３００に配置しなくて済む、初期値の管理がし易いなどの利点が得られる。
【００８６】
図３では省略しているが、ＡＤ変換部３０２ＡＡは、この他に、たとえば、カウンタ３５３とラッチ３６２の間でデータをやり取りする回路や水平転送ドライバが２カラムに桁数分存在有する。
【００８７】
＊２入力セレクタの構成例
図３Ａは、２入力セレクタ３１３の構成例を示す図である。２入力セレクタ３１３は、ＣＭＯＳスイッチ３１４（相補スイッチ）が２個並列接続されている。１つの２入力セレクタ３１３は４個のトランジスタを使用する。この２入力セレクタ３１３をレイアウトしたときの高さ方向は、通常１５ｕｍ以下に収まる。
【００８８】
２入力セレクタ３１３は、他方のＣＭＯＳスイッチ３１４との間で、ｐＭＯＳとｎＭＯＳの各ゲートが共通に接続される。２入力セレクタ３１３に、相補関係にある１対のセレクト信号ＶＳＥＬ，ｘＶＳＥＬが共通に入力される。なお、セレクト信号は、一方を論理反転して他方を生成する仕組みを採ることも考えられる。
【００８９】
ＣＭＯＳスイッチ３１４は、ｎＭＯＳとｐＭＯＳをＣＭＯＳ型で並列接続したアナログスイッチとして働くＣＭＯＳ構成のトランスファーゲートである。このＣＭＯＳ構成のトランスファーゲートは、ｎＭＯＳとｐＭＯＳを相補接続形で並列接続したものである。ＣＭＯＳ構成のトランスファーゲートは、特にトランスミッションゲートやトランスミッションスイッチとも称される。
【００９０】
一方のＣＭＯＳスイッチ３１４_1の入力が奇数列の垂直信号線１９_1と接続され、他方のＣＭＯＳスイッチ３１４_2の入力が偶数列の垂直信号線１９_2と接続される。各ＣＭＯＳスイッチ３１４_1，３１４_2の出力が共通に図示しないコンパレータ３２２の入力端（本例では反転入力端）と接続される。
【００９１】
セレクト信号ＶＳＥＬ＝Ｈ，ｘＶＳＥＬ＝Ｌのときに奇数列の垂直信号線１９_1が選択され、セレクト信号ＶＳＥＬ＝Ｌ，ｘＶＳＥＬ＝Ｈのときに偶数列の垂直信号線１９_2が選択される。
【００９２】
なお、ここで示した２入力セレクタ３１３の構成は一例に過ぎず、様々な変形が可能である。たとえば、ＣＭＯＳスイッチ３１４_1，３１４_2のそれぞれについて、そのｎＭＯＳとｐＭＯＳのゲートを、相補関係にある１対のセレクト信号ＶＳＥＬ，ｘＶＳＥＬで制御してもよい。
【００９３】
＊計数処理部の構成例：２カラム共有
図４〜図４Ｂは、第１実施形態（第１例）のＡＤ変換部３０２ＡＡに使用されるカウンタ３５３および一時記憶部３５８並びにその周辺回路の構成例を説明する図である。ここで、図４は、２カラム１桁分の概要を示し、図４Ｂは、その詳細な回路構成例を示す。図４Ａは、計数部周辺の全体概要（１３ビット対応）の構成例を示す。
【００９４】
図４（１）に示すように、ＡＤ変換部３０２ＡＡごとに、計数処理部３５２ＡＡは、カウンタ３５３、書込み制御部３５４、書戻し制御部３５６、一時記憶部３５８（メモリ１，２）、水平転送ドライバ３５９を有する。なお、図４（１）は、模式的に回路を表したものであり、レイアウトイメージではない。図４（２）には、計数処理部３５２ＡＡの１桁分の回路ブロック図が示されている。
【００９５】
図４Ａに示すように、２カラム分に対応する（共有される）計数処理部３５２ＡＡは、基本構成としては、Ｄ型のフリップフロップ（ＦＦ）（Ｄ型フリップフロップ４０１）をＮ（＝１３）ビット分縦続接続し、前段のカウント出力を後段のクロック入力端に入力する非同期カウンタの構成を採っている。初段のＤ型フリップフロップ４０１_1のクロック入力端ＣINにカウントクロックＣＫcnt1が供給される。各段のＤ型フリップフロップ４０１に対して、書込み制御部３５４、書戻し制御部３５６、一時記憶部３５８_1，３５８_2、水平転送ドライバ３５９が設けられている。
【００９６】
本実施形態の特徴点として、カウンタ３５３は、各Ｄ型フリップフロップ４０１の自身の反転出力ＸＱをデータ入力端ＤINに戻す際に、反転出力ＸＱに対するホールド機能のオン／オフをＤ型フリップフロップ４０１の別に制御可能な切替時データ保持部４４０（ＨＯＬＤ）を備える。Ｄ型フリップフロップ４０１の反転出力ＸＱが書込み制御部３５４に供給される。
【００９７】
加えて、段間には、カウントモードをアップカウントとダウンカウントの何れかに切り替えるカウントモード切替部４３０（Ｕ／Ｄ）を有する。段間にカウントモード切替部４３０を介在させて、前段のカウント出力（反転出力ＸＱ）の反転／非反転を切り替えることでアップカウントとダウンカウントを切替え可能に構成している。カウントモード切替部４３０の出力が桁出力（ビット出力：論理出力COUT）となり、次段へのクロック入力として供給される。
【００９８】
書込み制御部３５４の出力が、書戻し制御部３５６や一時記憶部３５８のデータ入出力端や水平転送ドライバ３５９（ＤＲ）に供給される。論理出力COUTはシングルエンドデータであるが、書込み制御部３５４を通すことで相補データＢＬ，ＸＢＬ（差動信号）とし、一時記憶部３５８と水平転送ドライバ３５９は相補データを扱うようにする。書戻し制御部３５６へは、書戻し制御部３５６の相補データＢＬ，ＸＢＬの内の一方（たとえば相補データＢＬ）のみを供給するようにする。水平転送ドライバ３５９は、相補（差動）方式の水平転送チャネル（２個の水平信号線１８ａ，１８ｂ）を駆動する。この場合、センスアンプ２８ａは差動増幅回路でデータを再生するようにする。
【００９９】
具体的には、計数処理部３５２は、先ず、１３ビット対応のため、１３個のＤ型フリップフロップ４０１を有する。また計数処理部３５２は、Ｄ型フリップフロップ４０１の反転出力端ＸＱとデータ入力端ＤINの間に切替時データ保持部４４０を有する。各切替時データ保持部４４０は、各別の制御信号ＣＴＨＬＤ，ＸＣＴＨＬＤによって制御されるようになっている。
【０１００】
切替時データ保持部４４０は、カウントモード切替部４３０によるカウントモード切替え時に、Ｄ型フリップフロップ４０１のカウント出力を保持する機能を持つ。その具体的な仕組みについては、切替時データ保持部４４０の構成説明にて詳述する。
【０１０１】
各Ｄ型フリップフロップ４０１のリセット端Ｒには、書戻し制御部３５６から制御信号ＲＨＡが共通に入力されるようになっている。各Ｄ型フリップフロップ４０１のプリセット端ＸＰＲには、書戻し制御部３５６から制御信号ＸＲＬＡが共通に入力されるようになっている。Ｄ型フリップフロップ４０１は、たとえば、制御信号ＲＨＡがアクティブＨで制御信号ＸＲＬＡがインアクティブＨのときには非反転出力ＱをＬレベルに、反転出力端ＸＱをＨレベルに初期化（リセット）する、つまり、Ｄ型フリップフロップ４０１の非反転出力Ｑと反転出力ＸＱをリセットレベルにする。Ｄ型フリップフロップ４０１は、たとえば、制御信号ＸＲＬＡがアクティブＬ（制御信号ＲＨＡは不問）のときには非反転出力ＱをＨレベルに、反転出力端ＸＱをＬレベルに初期化（プリセット）する、つまり、Ｄ型フリップフロップ４０１の非反転出力Ｑと反転出力ＸＱをプリセットレベルにする。
【０１０２】
また、計数処理部３５２ＡＡは、各Ｄ型フリップフロップ４０１の反転出力端ＸＱの後段に、カウントモードをアップカウントとダウンカウントの何れか一方に切り替えるカウントモード切替部４３０を有する。カウントモード切替部４３０は、前段のＤ型フリップフロップ４０１の反転出力端ＸＱのデータをそのまま出力するのか反転して出力するのかを、制御信号ＵＤＳＬ，ＸＵＤＳＬに基づいて切り替える。たとえば、カウントモード切替部４３０は、制御信号ＵＤＳＬ＝Ｈ，ＸＵＤＳＬ＝Ｌのときには計数処理部３５２がアップカウント動作をし、制御信号ＵＤＳＬ＝Ｌ，ＸＵＤＳＬ＝Ｈのときには計数処理部３５２がダウンカウント動作をするように、Ｄ型フリップフロップ４０１の反転出力端ＸＱのデータの反転／非反転を切り替える。
【０１０３】
図４Ａに示す回路ブロック図と図４Ｂの詳細回路図を参照して、各部の構成例を説明する。カウンタ３５３は、インバータ４０２，４０４，４０６、２段構成のフリップフロップ４１０_1，４１０_2、カウントモード切替部４３０、および、切替時データ保持部４４０を有する。インバータ４０２の入力がＤ型フリップフロップ４０１のクロック入力端ＣINである。
【０１０４】
各フリップフロップ４１０は、クロックドインバータ４１２，４１４、複合ゲート４１６（図ではＯＲゲートとＮＡＮＤゲートを組み合わせたように示している）を有する。インバータ４０２，４０４，４０６、フリップフロップ４１０_1，４１０_2で、Ｄ型フリップフロップ４０１が構成される。
【０１０５】
複合ゲート４１６は、第１入力端（force_low ：図のＯＲゲートで示している一方の入力端）がＤ型フリップフロップ４０１のリセット端Ｒとして機能し、第２入力端（図のＯＲゲートで示している他方の入力端）がメイン入力端として機能し、第３入力端（x_force_high：図のＮＡＮＤゲートで示している一方の入力端）がＤ型フリップフロップ４０１のプリセット端ＰＲとして機能する。
【０１０６】
複合ゲート４１６は、第３入力端（x_force_high）がＬのときは、第１入力端（force_low ）および第２入力端（メイン入力端）の論理に関わらず、その出力端はＨになる。この状態は、Ｄ型フリップフロップ４０１をプリセットする状態である。複合ゲート４１６は、第３入力端（x_force_high）と第１入力端（force_low ）の双方がＨのときは、第２入力端（メイン入力端）の論理に関わらず、その出力端はＬになる。この状態は、Ｄ型フリップフロップ４０１をリセットする状態である。複合ゲート４１６は、第３入力端（x_force_high）がＨで、第１入力端（force_low ）がＬのときは、第２入力端（メイン入力端）の論理が反転されて出力端に現われる。この状態は、Ｄ型フリップフロップ４０１を通常動作として使用する状態である。
【０１０７】
クロックドインバータ４１２，４１４は、反転クロック端にＨレベル、非反転クロック端にＬレベルが入力されると、出力端子はハイインピーダンスとなりデータ通過を遮断する。一方、反転クロック端にＬレベル、非反転クロック端にＨレベルが入力されると入力端に入力されたデータが反転されて出力される。
【０１０８】
２つのクロックドインバータ４１２，４１４の出力端が共通に複合ゲート４１６の第１入力端に接続されている。複合ゲート４１６の出力端はフリップフロップ４１０の出力となるとともに、クロックドインバータ４１４の入力端と接続されている。
【０１０９】
フリップフロップ４１０_1，４１０_2は、クロックドインバータ４１２の非反転クロック端およびクロックドインバータ４１４の反転クロック端が非反転クロック入力端ck、クロックドインバータ４１２の反転クロック端およびクロックドインバータ４１４の非反転クロック端が反転クロック入力端 xckである。また、フリップフロップ４１０_1，４１０_2は、クロックドインバータ４１２の入力端がデータ入力端Ｄ、複合ゲート４１６の出力が非反転出力端Ｑである。そして、フリップフロップ４１０_1のクロックドインバータ４１２のデータ入力端ＤがＤ型フリップフロップ４０１のデータ入力端ＤINともなる。
【０１１０】
フリップフロップ４１０_1，４１０_2は、リセット端Ｒに書戻し制御部３５６から制御信号ＲＨＡ（アクティブＨ）が供給され、プリセット端ＸＰＲに書戻し制御部３５６から制御信号ＸＲＬＡ（アクティブＬ）が供給される。制御信号ＲＨＡ，ＸＲＬＡはフリップフロップ４１０_1，４１０_2を初期化するために使用される。また、フリップフロップ４１０_1，４１０_2は、リセット端Ｒとプリセット端ＸＰＲを利用することで、データの書込みが可能になっている。
【０１１１】
フリップフロップ４１０_1，４１０_2は、各クロック入力端CK， XCKに１桁前の計数結果がクロック入力として供給される。１段目のフリップフロップ４１０_1の非反転出力Ｑ_1が２段目のフリップフロップ４１０_2のデータ入力端ＤIN_2に供給される。２段目のフリップフロップ４１０_2の非反転出力Ｑ_2が切替時データ保持部４４０を介して論理反転されて１段目のフリップフロップ４１０_1のデータ入力端ＤIN_1に供給される。これにより、フリップフロップ４１０_1，４１０_2は、各クロック入力端CK， XCKに１桁前の計数結果がクロック入力として供給されることでフリップフロップ４１０_2の非反転出力Ｑ_2（つまりカウンタ３５３の論理出力COUT）を半クロック遅れて反転させる動作を繰り返すことで分周動作をする。
【０１１２】
たとえば、１つ前の桁のデータ（論理出力COUT）がクロック入力端ＣIN（インバータ４０２の入力）に供給され、その出力が１段目のフリップフロップ４１０_1の反転クロック入力端 XCKと２段目のフリップフロップ４１０_2の非反転クロック入力端CKに供給される。インバータ４０２の出力はさらにインバータ４０４に供給され、その出力が１段目のフリップフロップ４１０_1の非反転クロック入力端CKと２段目のフリップフロップ４１０_2の反転クロック入力端 XCKに供給される。
【０１１３】
つまり、図４Ｂに示すように、インバータ４０２の出力が、１段目のフリップフロップ４１０_1のクロックドインバータ４１２の反転クロック端およびクロックドインバータ４１４の非反転クロック端、並びに２段目のフリップフロップ４１０_2のクロックドインバータ４１２の非反転クロック端およびクロックドインバータ４１４の反転クロック端に共通に供給される。
【０１１４】
インバータ４０２の出力はまたインバータ４０４に供給され、その出力が１段目のフリップフロップ４１０_1のクロックドインバータ４１２の非反転クロック端およびクロックドインバータ４１４の反転クロック端、並びに２段目のフリップフロップ４１０_2のクロックドインバータ４１２の反転クロック端およびクロックドインバータ４１４の非反転クロック端に共通に供給される。
【０１１５】
１段目のフリップフロップ４１０_1の複合ゲート４１６の出力は２段目のフリップフロップ４１０_2のクロックドインバータ４１２に入力される。２段目のフリップフロップ４１０_1の複合ゲート４１６の出力はインバータ４０６と切替時データ保持部４４０に入力される。切替時データ保持部４４０の出力が１段目のフリップフロップ４１０_1のクロックドインバータ４１２に入力される。
【０１１６】
インバータ４０６の後段にはカウントモード切替部４３０が設けられている。カウントモード切替部４３０は、カウンタ３５３をアップカウントモードにするかダウンカウントモードにするか制御する機能部である。カウントモード切替部４３０は、クロックドインバータ４３２と、ＣＭＯＳスイッチ３１４と同様のＣＭＯＳスイッチ４３４（ｐＭＯＳとｎＭＯＳで構成）を有する。クロックドインバータ４３２とＣＭＯＳスイッチ３１４の各入力端は共通に接続されインバータ４０６の出力（＝フリップフロップ４１０_2の反転出力ＸＱ_2）が供給される。
【０１１７】
クロックドインバータ４３２とＣＭＯＳスイッチ３１４の各出力端は共通に接続されカウンタ３５３の論理出力COUTとされる。ある桁のカウンタ３５３の論理出力COUTは、次の桁のカウンタ３５３のインバータ４０２へのデータＣINとされる。このような接続が繰り返され、たとえば１３桁目まで続く。
【０１１８】
クロックドインバータ４３２の非反転クロック端およびＣＭＯＳスイッチ４３４のｐＭＯＳのゲートには共通に制御信号ＵＤＳＬが供給され、クロックドインバータ４３２の反転クロック端およびＣＭＯＳスイッチ４３４のｎＭＯＳのゲートには共通に制御信号ｘＵＤＳＬが供給される。
【０１１９】
カウンタ３５３のデータを一時記憶部３５８に書き込むときの制御信号ＵＤＳＬ，ｘＵＤＳＬの状態と、一時記憶部３５８に保持しているデータ（一時的に退避しているデータも含む）をカウンタ３５３へ書き戻す（読み込む）ときの制御信号ＵＤＳＬ，ｘＵＤＳＬの状態は同じにする。たとえば、カウンタ３５３から一時記憶部３５８への書込み時と、一時記憶部３５８からカウンタ３５３への読込みの時はともに、ＵＤＳＬ＝Ｈ，ｘＵＤＳＬ＝Ｌとする。
【０１２０】
制御信号ＵＤＳＬ＝Ｈ、ｘＵＤＳＬ＝Ｌのとき（アップカウントモード）はクロックドインバータ４３２のみがオンすることでインバータ４０６のデータを反転したデータ（＝フリップフロップ４１０_2の非反転出力Ｑ_2）が次の桁へのクロック入力とされる。制御信号ＵＤＳＬ＝Ｌ、ｘＵＤＳＬ＝Ｈのとき（ダウンカウントモード）はＣＭＯＳスイッチ４３４のみがオンすることでインバータ４０６のデータ（＝フリップフロップ４１０_2の反転出力ＸＱ_2）がそのまま次の桁へのクロック入力とされる。たとえば、後述する動作例では、アップカウントモードは受光信号（信号レベルＶsig ）をＡＤ変換するＤ相処理時に使用され、ダウンカウントモードは暗信号（リセットレベルＶrst ）をＡＤ変換する際に使用される。
【０１２１】
切替時データ保持部４４０は、２つのクロックドインバータ４４２，４４４を有する。２段目のフリップフロップ４１０_2の非反転出力Ｑ_2（複合ゲート４１６の出力）がクロックドインバータ４４２へ供給され、それをインバータ４０６で反転したデータ（＝フリップフロップ４１０_2の反転出力ＸＱ_2）がクロックドインバータ４４４へ供給される。２つのクロックドインバータ４４２，４４４の出力端が共通に接続されて、さらに１段目のフリップフロップ４１０_1のデータ入力端ＤIN_1（クロックドインバータ４１２の入力）へ接続される。
【０１２２】
クロックドインバータ４４２の反転クロック端およびクロックドインバータ４４４の非反転クロック端には共通に制御信号ＣＴＨＬＤが供給され、クロックドインバータ４４２の非反転クロック端およびクロックドインバータ４４４の反転クロック端には共通に制御信号ｘＣＴＨＬＤが供給される。
【０１２３】
カウントモード切替部４３０によりアップカウントとダウンカウントを切り替える際は、制御信号ＣＴＨＬＤ＝Ｈ，ｘＣＴＨＬＤ＝Ｌとし、カウンタ３５３の記憶内容が変化しないようにする。それ以外のときは制御信号ＣＴＨＬＤ＝Ｌ，ｘＣＴＨＬＤ＝Ｈとし、記憶状態を変えることができるようにする。
【０１２４】
すなわち、カウントモード切替時には制御信号ＣＴＨＬＤ＝Ｈ，ｘＣＴＨＬＤ＝Ｌとすることで、切替時データ保持部４４０は、クロックドインバータ４４４のみをオンさせてフリップフロップ４１０_2の非反転出力Ｑ_2をフリップフロップ４１０_1のデータ入力端ＤIN_1へ供給してカウンタ３５３の記憶内容を維持する。一方、通常動作時には、制御信号ＣＴＨＬＤ＝Ｌ，ｘＣＴＨＬＤ＝Ｈとすることで切替時データ保持部４４０はクロックドインバータ４４２のみをオンさせてフリップフロップ４１０_2の反転出力ＸＱ_2をフリップフロップ４１０_1のデータ入力端ＤIN_1へ供給して分周動作を可能にする。
【０１２５】
Ｄ型フリップフロップ４０１の非反転出力ＸＱ（インバータ４０６の出力ＰＤ）はカウントモード切替部４３０と書込み制御部３５４に供給されるようになっている。書込み制御部３５４は、カウンタ３５３の計数データを一時記憶部３５８へ一時的に退避させる制御を行なう機能部である。たとえば、書込み制御部３５４は、カウンタ３５３の内容を、選択された一時記憶部３５８へ書き込む。この書込み制御部３５４を構成するトランジスタは、一時記憶部３５８の記憶内容を書き換えることができるように、駆動能力を強めにすることが望ましい。そのために、たとえば、ゲート長をルール内で最短にし、ゲート幅を大きめにするのが望ましい。
【０１２６】
書込み制御部３５４は、インバータ４５１と、クロックドインバータ４５２と、ＣＭＯＳスイッチ３１４と同様のＣＭＯＳスイッチ４５４（ｐＭＯＳとｎＭＯＳで構成）を有する。インバータ４５１の出力がクロックドインバータ４５２とＣＭＯＳスイッチ４５４に共通に入力される。クロックドインバータ４５２の非反転クロック端およびＣＭＯＳスイッチ４５４のｎＭＯＳのゲートには共通に制御信号ＷＲＩＴＥが供給され、クロックドインバータ４５２の反転クロック端およびＣＭＯＳスイッチ４５４のｐＭＯＳのゲートには共通に制御信号ＸＷＲＩＴＥが供給される。
【０１２７】
制御信号ＷＲＩＴＥ＝Ｈ，ｘＷＲＩＴＥ＝Ｌのときには、クロックドインバータ４５２とＣＭＯＳスイッチ４５４がオンすることでカウンタ３５３の計数データを一時記憶部３５８に書き込むモードとなる。このとき、インバータ４５１のデータがクロックドインバータ４５２により反転されて（＝カウンタ３５３の論理出力COUTが）、選択されている一時記憶部３５８や水平転送ドライバ３５９への一方（非反転）の入力信号ＢＬとされる。
【０１２８】
このとき、同時に、インバータ４５１のデータがＣＭＯＳスイッチ４５４を介して、選択されている一時記憶部３５８や水平転送ドライバ３５９への他方（反転）の入力信号ＸＢＬとされる。これにより、後述のようにＳＲＡＭに近いアーキテクチャを採っている一時記憶部３５８の両入出力端からデータを書き込むようになる。
【０１２９】
一方、制御信号ＷＲＩＴＥ＝Ｌ，ｘＷＲＩＴＥ＝Ｈのときは、クロックドインバータ４５２とＣＭＯＳスイッチ４５４がオフすることで、一時記憶部３５８に書き込まれたカウンタ３５３の計数データを保持するモードとなる。このモードでは、一時記憶部３５８に保持したデータが書戻し制御部３５６や水平転送ドライバ３５９に供給可能になる。
【０１３０】
書戻し制御部３５６は、アップカウントとダウンカウントを切り替える際にカウンタ３５３の記憶内容を保持するように制御する機能を持つ。書戻し制御部３５６は、ＣＭＯＳスイッチ３１４と同様の構成の４つのＣＭＯＳスイッチ４６２，４６４，４６６，４６８（ｐＭＯＳとｎＭＯＳで構成）を有する。ＣＭＯＳスイッチ４６２，４６４で制御信号ＲＨＡについての２入力セレクタ４６１が構成され、ＣＭＯＳスイッチ４６６，４６８で制御信号ＸＲＬＡについての２入力セレクタ４６５が構成されるようになっている。
【０１３１】
２入力セレクタ４６１，４６５に、相補関係にある１対の制御信号ＲＥＡＤ，ｘＲＥＡＤが共通に入力される。なお、制御信号ＲＥＡＤ，ｘＲＥＡＤは、一方を論理反転して他方を生成する仕組みを採ることも考えられる。
【０１３２】
２入力セレクタ４６１は、ＣＭＯＳスイッチ４６２の入力に制御信号ＲＨが供給され、ＣＭＯＳスイッチ４６４の入力に書込み制御部３５４のクロックドインバータ４５２の出力ＢＬが供給される。ＣＭＯＳスイッチ４６２，４６４の出力は、共通に接続されて、各段のフリップフロップ４１０の複合ゲート４１６の第１入力端へ接続される。
【０１３３】
２入力セレクタ４６５は、ＣＭＯＳスイッチ４６６の入力に制御信号ＸＲＬが供給され、ＣＭＯＳスイッチ４６８の入力に書込み制御部３５４のクロックドインバータ４５２の出力ＢＬが供給される。ＣＭＯＳスイッチ４６６，４６８の出力は、共通に接続されて、各段のフリップフロップ４１０の複合ゲート４１６の第３入力端へ接続される。
【０１３４】
制御信号ＲＥＡＤ＝Ｈ，ｘＲＥＡＤ＝ＬのときにＣＭＯＳスイッチ４６４，４６８が選択され、制御信号ＲＥＡＤ＝Ｌ，ｘＲＥＡＤ＝ＨのときにＣＭＯＳスイッチ４６２，４６６が選択される。
【０１３５】
書戻し制御部３５６は、カウンタ３５３を初期化する機能と、選択された一時記憶部３５８のデータをカウンタ３５３（フリップフロップ４１０）に書き戻す機能を持つ。たとえば、通常動作時には制御信号ＲＥＡＤ＝Ｌ，ｘＲＥＡＤ＝Ｈの状態で、制御信号ＲＨ＝Ｌ，ＸＲＬ＝Ｈとして用いる。初期化動作時には制御信号ＲＥＡＤ＝Ｌ，ｘＲＥＡＤ＝Ｈの状態で制御信号ＲＨ，ＸＲＬによりカウンタ３５３をリセットまたはプリセットする。また、記憶データの書戻し時には制御信号ＲＡＥＤ＝Ｈ，ｘＲＥＡＤ＝Ｌとして用いる。
【０１３６】
具体的には、初期化動作時には、制御信号ＲＥＡＤ＝Ｌ，ｘＲＥＡＤ＝Ｈとすることで、ＣＭＯＳスイッチ４６２，４６６側をオンさせて、制御信号ＲＨ，ＸＲＬがフリップフロップ４１０_1，４１０_2のリセット端Ｒとプリセット端ＸＰＲに供給されるようにする。そして、この状態で、制御信号ＲＨ＝Ｈ，ＸＲＬ＝Ｈとすることにより、リセット端Ｒとプリセット端ＸＰＲにそれぞれＨレベルが供給される。
【０１３７】
これにより、ノードｓｌａ１（フリップフロップ４１０_1の複合ゲート４１６の出力＝非反転出力Ｑ_1）、ノードｍｓａ１（フリップフロップ４１０_2の複合ゲート４１６の出力＝非反転出力Ｑ_2）がともにＬに初期化され、カウンタ３５３の論理出力COUTがＬにリセットされる。また、制御信号ＲＥＡＤ＝Ｌ，ｘＲＥＡＤ＝Ｈの状態で、制御信号ＲＨ＝Ｌ，ＸＲＬ＝Ｌとすることにより、フリップフロップ４１０_1，４１０_2のリセット端Ｒとプリセット端ＸＰＲにそれぞれＬレベルが供給される。これにより、ノードｓｌａ１（＝非反転出力Ｑ_1）とノードｍｓａ１（＝非反転出力Ｑ_2）がともにＨに初期化され、カウンタ３５３の論理出力COUTがＨにプリセットされる。
【０１３８】
記憶データの書戻し時には、制御信号ＷＲＩＴＥ＝Ｌ，ＸＷＲＩＴＥ＝Ｈとすることで選択されている一時記憶部３５８のデータを読出し可能にするとともに、制御信号ＲＡＥＤ＝Ｈ，ｘＲＥＡＤ＝Ｌとすることで、２入力セレクタ４６１，４６５をＣＭＯＳスイッチ４６４，４６８側に切り替えて、読み出したデータをカウンタ３５３に書き込む。すなわち、選択された一時記憶部３５８に一時的に退避しておいた記憶内容（Ｐ相処理の計数データ）をカウンタ３５３に書き戻す。たとえば、制御信号ＲＡＥＤ＝Ｈ，ｘＲＥＡＤ＝ＬのときにはＣＭＯＳスイッチ４６４，４６８側がオンすることで、一時記憶部３５８から読み出されたデータがフリップフロップ４１０_1，４１０_2のリセット端Ｒとプリセット端ＸＰＲに供給されるようにする。
【０１３９】
このとき、一時記憶部３５８から読み出されたデータが「Ｈ」であれば、フリップフロップ４１０_1，４１０_2のリセット端Ｒとプリセット端ＸＰＲにそれぞれＨレベルが供給される。これにより、ノードｓｌａ１（フリップフロップ４１０_1の複合ゲート４１６の出力＝非反転出力Ｑ_1）、ノードｍｓａ１（フリップフロップ４１０_2の複合ゲート４１６の出力＝非反転出力Ｑ_2）がともにＬに初期化される。よって、Ｄ型フリップフロップ４０１の反転出力ＸＱが「Ｈ」となり、一時記憶部３５８から読み出されたデータの「Ｈ」が適正にカウンタ３５３に書き込まれたことになる。
【０１４０】
また、一時記憶部３５８から読み出されたデータが「Ｌ」であれば、フリップフロップ４１０_1，４１０_2のリセット端Ｒとプリセット端ＸＰＲにそれぞれＬレベルが供給される。これにより、ノードｓｌａ１（非反転出力Ｑ_1）、ノードｍｓａ１（非反転出力Ｑ_2）がともにＨに初期化される。よって、Ｄ型フリップフロップ４０１の反転出力ＸＱが「Ｌ」となり、一時記憶部３５８から読み出されたデータの「Ｌ」が適正にカウンタ３５３に書き込まれたことになる。
【０１４１】
２つの一時記憶部３５８はそれぞれ、インバータ４８５，４８６が互いに逆向きに接続されたメモリセル４８４と、その前後に配されたＣＭＯＳスイッチ４８２，４８８を有する。ＣＭＯＳスイッチ４８２はクロックドインバータ４５２の出力および水平転送ドライバ３５９の一方の入力端ＤＩと接続され、ＣＭＯＳスイッチ４８８はＣＭＯＳスイッチ４５４の出力および水平転送ドライバ３５９の他方の入力端ｘＤＩと接続されている。ＣＭＯＳスイッチ４８２，４８８は、ＣＭＯＳスイッチ３１４と同様に、ｎＭＯＳとｐＭＯＳより構成されるトランスミッションゲートである。
【０１４２】
一時記憶部３５８は、この例では、ＳＲＡＭのメモリセルと近い構造を持つ。一般的なＳＲＡＭのメモリセルとの違いは、２つのノード（インバータ４８５，４８６の入出力端の接続点）を読み書きするためのゲートがｎＭＯＳとｐＭＯＳより構成されるＣＭＯＳスイッチ４８２，４８８（トランスミッションゲート）であることである。
【０１４３】
一時記憶部３５８は、外部から書き込みができるように、フリップフロップ（この例ではインバータ４８５，４８６で構成されたメモリセル４８４）を構成するトランジスタの駆動能力を弱めにすることが好ましい。そのために、たとえば、ゲート長を長めにし、ゲート幅を小さめにするのが望ましい。また、このことと対応して、書込み制御部３５４は、前述のように、駆動能力を強めにすることで、ＳＲＡＭのメモリセルと近い構造を持つ一時記憶部３５８の記憶内容を書き換えることができるようにする。
【０１４４】
一時記憶部３５８_1のＣＭＯＳスイッチ４８２，４８８のｎＭＯＳのゲートと一時記憶部３５８_2のＣＭＯＳスイッチ４８２，４８８のｐＭＯＳのゲートには共通に制御信号ＬＳＥＬが供給される。一時記憶部３５８_1のＣＭＯＳスイッチ４８２，４８８のｐＭＯＳのゲートと一時記憶部３５８_2のＣＭＯＳスイッチ４８２，４８８のｎＭＯＳのゲートには共通に制御信号ｘＬＳＥＬが供給される。制御信号ＬＳＥＬ＝Ｈ，ｘＬＳＥＬ＝Ｌのときには一時記憶部３５８_1が選択され、制御信号ＬＳＥＬ＝Ｌ，ｘＬＳＥＬ＝Ｈのときには一時記憶部３５８_2が選択される。
【０１４５】
こうすることで、一時記憶部３５８は、カウンタ３５３からのデータ書込み、カウンタ３５３へのデータ読込み（書戻し）、並びに、水平信号線１８へのデータ出力（つまり水平転送出力）が可能な構成になる。
【０１４６】
２つの一時記憶部３５８_1，３５８_2に対して共有される水平転送ドライバ３５９は、カラムＡＤ変換部３００の水平位置（カラム位置）を選択して、選択されたカラム位置のデータを出力部２８側に転送する。たとえば、水平転送ドライバ３５９は、１対（２個）の転送用トランジスタ４９２，４９４と、１対（２個）の選択トランジスタ４９６，４９８を有する。つまり、１つの水平転送ドライバ３５９は、４個のトランジスタを使用する構成である。トランジスタ４９２，４９４，４９６，４９８は、何れもｎＭＯＳである。
【０１４７】
転送用トランジスタ４９２のゲートにはクロックドインバータ４５２の出力ＢＬ（カウンタ３５３の論理出力COUTと等価）が入力され、転送用トランジスタ４９４のゲートにはＣＭＯＳスイッチ４５４の出力ＸＢＬ（カウンタ３５３の論理出力COUTの論理反転出力と等価）が入力される。
【０１４８】
転送用トランジスタ４９２，４９４の各ソースは接地されている。転送用トランジスタ４９２のドレインは選択トランジスタ４９６のソースに接続され、転送用トランジスタ４９４のドレインは選択トランジスタ４９８のソースに接続されている。選択トランジスタ４９６のドレインは非反転データ（ＤＯ）用の水平信号線１８ａに接続され、選択トランジスタ４９８のドレインは反転データ（ＸＤＯ）用の水平信号線１８ｂに接続されている。高速化のため、水平転送は差動信号線対（相補データＤＯ，ＸＤＯ用の水平信号線１８ａ，１８ｂ）による電流転送を採用しているのである。選択トランジスタ４９６，４９８のゲートは共通に接続され、図示しない水平走査部１２からの選択制御信号BSELが入力される。
【０１４９】
水平転送ドライバ３５９は、選択制御信号BSEL＝Ｈとなったときに、電流読出しのための差動の水平信号線１８ａ（ＤＯ），１８ｂ（ＸＤＯ）を、選択された一時記憶部３５８の内容で駆動する。
【０１５０】
第１実施形態のＡＤ変換部３０２は、共有されるＡＤ変換部３０２ＡＡの全体をみたとき、一時記憶部３５８は共有対象の複数カラム分設けられるのに対して、その他の機能部は共有単位にそれぞれ１つ設けられる点に特徴がある。パイプライン処理に対応する場合には、さらに共有対象の複数カラム分のラッチ３６２を備えた構成とする。
【０１５１】
たとえば、第１実施形態（第１例）のＡＤ変換部３０２ＡＡは、２入力セレクタ３１３、コンパレータ３２２、カウンタ制御信号生成部３３２、カウンタ３５３、書戻し制御部３５６、書戻し制御部３５６、水平転送ドライバ３５９を、それぞれ１つ有し、一時記憶部３５８を２カラム分備える構成となっている。パイプライン処理に対応する場合には、さらに２カラム分のラッチ３６２を備えた構成とする。
【０１５２】
ここで、水平転送ドライバ３５９とその出力側に接続されるバスラインである水平信号線１８との関係においては、本実施形態の水平転送系Ｈtrは、列（カラム）をＭ本（第１例では２本）ずつのグループに纏めている。水平信号線１８に接続される水平転送ドライバ３５９の数が、列ごとに水平転送ドライバ３５９を設ける場合に比べて１／Ｍ（第１例では１／２）に削減できる。その結果、水平転送ドライバ３５９がドライブしなくてはならない水平転送チャネルの寄生容量を減らすことができ、結果として高速動作が実現される。水平転送ドライバ３５９を複数カラムで共有することは、トランジスタ数の削減、全ての動作モードにおける水平転送の高速化、間引き時のさらなる高速化などのメリットがある。なお、トランジスタ数や制御配線数（ＣＮ数）を考慮した場合、２カラムで１つの水平転送ドライバ３５９を共有する場合では差が殆どなく、３カラム以上で１つの水平転送ドライバ３５９を共有すると効果が出てくる。
【０１５３】
因みに、本構成では、一時記憶部３５８をＳＲＡＭに近いアーキテクチャを採っており、水平転送ドライバ３５９専用のセレクタが不要になることは追加の利点となる。
【０１５４】
本実施形態の計数処理部３５２は、カラム共有方式を採らない場合と比較して、１カラム当たりの一時記憶部３５８の数が増えるし、書込み制御部３５４やセレクタ３１２も増える分、１カラムについてだけで比較した場合は、面積増大は若干ある。しかしながら、本実施形態の計数処理部３５２は、カラム共有方式を採るので、カラム共有数Ｎとした場合に、比較部３２０、カウント動作期間制御部３３０、計数処理部３５２、データ記憶部３６０が、「Ｎ−１」カラム分削減されるので、カラム共有しない方式に比べるとはるかにレイアウト面積は小さくなり、大きな問題にはならない。
【０１５５】
＊Ｄ型フリップフロップの動作
図４Ｃは、Ｄ型フリップフロップ４０１の分周動作を説明するタイミングチャートである。ここで、図４Ｃ（１）は、図４Ｂに示した構成での動作例であり、図４Ｃ（２）は、その変形例の動作例である。以下では、先ず、図４Ｃ（１）の場合で説明する。
【０１５６】
Ｄ型フリップフロップ４０１に分周動作をさせるときは、書戻し制御部３５６への制御信号ＲＥＡＤ＝Ｌ，ｘＲＥＡＤ＝Ｈとし、制御信号ＲＨ＝Ｌ，ＸＲＬ＝Ｈとすることで、リセット動作やプリセット動作を禁止する。また、切替時データ保持部４４０への制御信号ＣＴＨＬＤ＝Ｌ，ＸＣＴＨＬＤ＝Ｈとし、反転出力ＸＱ_2がデータ入力端ＤIN_1へ供給されるようにする。
【０１５７】
このような状態でクロック入力端ＣINにクロックパルス（たとえば前の桁の論理出力COUT）が供給されると、１段目のフリップフロップ４１０_1は、ＣINがＨの期間にクロックドインバータ４１２がオンすることでデータ入力端ＤIN_1の論理を取り込み、ＣINがＬの期間では、クロックドインバータ４１２がオフ、クロックドインバータ４１４がオンすることで、Ｈの期間に取り込んだ論理を保持し続ける。これに対して、２段目のフリップフロップ４１０_1は、ＣINがＬの期間にクロックドインバータ４１２がオンすることでデータ入力端ＤIN_2の論理を取り込み、ＣINがＨの期間では、クロックドインバータ４１２がオフ、クロックドインバータ４１４がオンすることで、Ｌの期間に取り込んだ論理を保持し続ける。
【０１５８】
このため、たとえば、フリップフロップ４１０の反転出力ＸＱ_2がＬの状態で、クロックパルス（＝ＣIN）がＨになると（ｔ１１）、フリップフロップ４１０_1は非反転出力Ｑ_2のＬ状態を取り込むので非反転出力Ｑ_1がＬになる。このとき、非反転出力Ｑ_2はＬ状態が維持される。その後、クロックパルス（＝ＣIN）がＬになっても（ｔ１２）、非反転出力Ｑ_1はＬ状態が維持される。
【０１５９】
一方、クロックパルス（＝ＣIN）がＬになると（ｔ１２）、フリップフロップ４１０_2は非反転出力Ｑ_1のＬ状態を取り込むので非反転出力Ｑ_2がＬになり、インバータ４０６の出力（＝反転出力ＸＱ_2）がＨになる。このとき、非反転出力Ｑ_1はＬ状態が維持される。その後、クロックパルス（＝ＣIN）がＨになっても（ｔ１３）、反転出力ＸＱ_2はＨ状態が維持される。
【０１６０】
一方、クロックパルス（＝ＣIN）がＨになると（ｔ１３）、フリップフロップ４１０_1は反転出力Ｑ_2のＨ状態を取り込むので非反転出力Ｑ_1がＨになる。このとき、反転出力Ｑ_2はＨ状態が維持される。その後、クロックパルス（＝ＣIN）がＬになっても（ｔ１４）、非反転出力Ｑ_1はＨ状態が維持される。
【０１６１】
一方、クロックパルス（＝ＣIN）がＬになると（ｔ１４）、フリップフロップ４１０_2は非反転出力Ｑ_1のＨ状態を取り込むので非反転出力Ｑ_2がＨになり、インバータ４０６の出力（＝反転出力ＸＱ_2）がＬになる。このとき、非反転出力Ｑ_1はＨ状態が維持される。その後、クロックパルス（＝ＣIN）がＨになっても（ｔ１５）、反転出力ＸＱ_2はＬ状態が維持される。
【０１６２】
クロックパルス（＝ＣIN）がＨになる状態（ｔ１５）はタイミングｔ１１にてクロックパルス（＝ＣIN）がＨになるのと同じ状態であり、以後、この様な動作が繰り返される。
【０１６３】
このような動作により、Ｄ型フリップフロップ４０１は、クロックパルス（＝ＣIN）を１／２の周波数のクロックに分周する。クロックパルス（＝ＣIN）との関係で見た場合、、その基本動作はアップカウントをするように構成されている。このようなＤ型フリップフロップ４０１を各桁に使用してカウンタ３５３を構成する場合、カウンタ３５３全体としての動作は、基準となるクロック（カウントクロックCKcnt1）の１周期で最下位桁を「１」ずつ変化させる（１ずつカウントする）ＳＤＲ(Single Data Rate)カウンタとなる。
【０１６４】
なお、図４Ｂに示した詳細構成例は一例に過ぎず、この例に限定されるものではない。同様の機能をなす多様な回路構成例が考えられ、それらも本実施形態の計数処理部３５２に採用し得る。
【０１６５】
たとえば、Ｄ型フリップフロップ４０１の構成として、クロックパルス（＝ＣIN）を１／２の周波数のクロックに分周する際に、図４Ｃ（２）に示す動作例のように、クロックパルス（＝ＣIN）との関係で見た場合に、その基本動作はダウンカウントをするようも構成できる。その場合、カウントモード切替部４３０で非反転出力Ｑ_2が次の桁のデータ入力となるように制御することでカウンタ３５３をアップカウンタにでき、カウントモード切替部４３０で反転出力Ｑ_2が次の桁のデータ入力となるように制御することでカウンタ３５３をダウンカウンタにできる。
【０１６６】
また、前記の構成例では、カウンタ３５３の各桁を全て同じＤ型フリップフロップ４０１を使用するものとしたが、たとえば、最下位桁の構成を残りの上位桁のものと異なるものに変えることも考えられる。たとえば、基準となるクロックの１／２周期で最下位桁を「１」ずつ変化させる（１ずつカウントする）ＤＤＲ(Double Data Rate)カウンタにすることができる。ＤＤＲカウンタを最下位桁に用いることにより、基準となるクロックをＳＤＲカウンタを用いる場合の１／２の速度にしても、同じ期間でＰ相やＤ相のＡＤ変換処理を完結できる利点がある。換言すると、ＤＤＲカウンタを用いることにより、ＳＤＲカウンタの場合の半分のクロック速度で同じＡＤ変換速度が得られる。
【０１６７】
＊動作
図５〜図６Ｂは、２カラム共有構成である第１実施形態（第１例）のカラムＡＤ変換部３００ＡＡにおける全画素読出し時のＡＤ変換とＣＤＳ処理の動作を説明する図である。
【０１６８】
ここで、図５〜図５Ｂは、第１実施形態の仕組み（共有画素同時駆動方式）を採らない比較例を説明する図である。比較例は、共有されるｎカラム分の垂直信号線１９に対して個別に画素リセット（それに伴うセトリング）を行なう共有画素個別駆動方式を採る形態のものを意味する。典型例としては、画素ずらし配置として、画素アレイ部１０の電荷生成部３２が行方向および列方向にハーフピッチズレで配置されているものに２カラム共有を適用するものが該当する。たとえば、特許文献１で採用している２カラム共有の構成が該当する。
【０１６９】
図５は、その比較例の固体撮像装置１Ｘで採用されると考えられるカラムＡＤ変換部３００Ｘの構成例を示す図である。ここでは一例として２カラム共有の場合で示している。図５Ａは、比較例（ｈカラム共有時）のカラムＡＤ変換部３００Ｘにおける全画素読出し時のＡＤ変換とＣＤＳ処理の動作を説明するフローチャートである。図５Ｂは、比較例の固体撮像装置１Ｘにおいて、２カラム共有としない場合と２カラム共有とする場合における全画素読出し時の１行分の処理時間の比較結果を説明する図である。
【０１７０】
図６は、第１実施形態（第１例）のカラムＡＤ変換部３００ＡＡにおける全画素読出し時のＡＤ変換とＣＤＳ処理の動作を説明するフローチャートである。
【０１７１】
図６Ａ〜図６Ｂは、第１実施形態（第１例）のカラムＡＤ変換部３００ＡＡにおける全画素読出しの効果を説明する図である。特に、図６Ａは、比較例の２カラム共有と第１実施形態（第１例）の２カラム共有における全画素読出し時の１行分の処理時間の比較結果を説明する図である。図６Ｂは、比較例と第１実施形態（第１例）の差異をセトリング期間との関係で説明する図である。
【０１７２】
特許文献１では水平・垂直のそれぞれにハーフピッチで画素ずらしを行ない、隣接する２列分を１つの比較器１３やカウンタ１４でＡＤ変換するようにしている。共有される２つの画素については各別の行信号線で垂直駆動するようになっている。
【０１７３】
このような構成の場合、常識的に解釈すると、列並列ＡＤＣブロック１５（本実施形態のカラムＡＤ変換部３００に相当）のレイアウトの概略は、図５（１）または図５（２）のようになると考えられる。図５（１）は、本実施形態の構成と同様であり、カウンタ１４（本実施形態の計数処理部３５２に相当）は、カウンタ３５３が２列に対して１つを共有する構成であるが、一時記憶部３５８は、２ｎ−１列目と２ｎ列目の各々に対応して設けられる構成である。ｈカラム共有に一般展開する場合、一時記憶部３５８をｈ個にすればよい。一方、図５（２）は、複数カラムに１桁当たり１つの一時記憶部３５８を持つ構成である。
【０１７４】
ｈカラム共有時に共有画素個別駆動方式を採る比較例において、全画素読出しでＡＤ変換処理を行なう場合の常識的に考えられる手順を図５Ａに示す。因みに、図５Ａは、図５（１）のレイアウト構成をｈカラム共有に一般展開した場合で記載している。
【０１７５】
共有されるｈ個（図５では２個）の画素を各別の行信号線で垂直駆動することから、共有対象のｈ個の画素のＡＤ変換処理を行順に行なうことを「常識的に考えられる手順」と考える。ｈカラム共有のＡＤ変換部３０２Ｘが担当する１列目の垂直信号線１９_1を１／ｈカラム、２列目の垂直信号線１９_2を２／ｈカラム、…、ｈ−１列目の垂直信号線１９_h-1をｈ−１／ｈカラム、ｈ列目の垂直信号線１９_hをｈ／ｈカラムと記載する。
【０１７６】
先ず、１／ｈカラムの単位画素３（第１画素）の垂直選択用トランジスタ４０をオンして暗時信号を垂直信号線１９に読み込む（Ｓ１００_1）。カウンタ３５３を初期化して（Ｓ１０２_1）、１／ｈカラムの暗時信号をダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ１０４_1）。次に、１／ｈカラムの単位画素３の読出選択用トランジスタ３４（転送ゲート）をオンして受光信号を垂直信号線１９に読み込む（Ｓ１０６_1）。暗時信号のＡＤ変換結果を開始点として１／ｈカラムの受光信号をアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ１０８_1）。カウンタの内容としては１／ｈカラムについてＣＤＳ処理されたＡＤ変換結果が得られるので、その計数結果を１／ｈカラムの一時記憶部へ書き出す（Ｓ１０９_1）。
【０１７７】
同様にして、２／ｈカラムの単位画素３（第２画素）の垂直選択用トランジスタ４０をオンして暗時信号を垂直信号線１９に読み込む（Ｓ１００_2）。カウンタ３５３を初期化して（Ｓ１０２_2）、２／ｈカラムの暗時信号をダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ１０４_2）。次に、２／ｈカラムの単位画素３の読出選択用トランジスタ３４（転送ゲート）をオンして受光信号を垂直信号線１９に読み込む（Ｓ１０６_2）。暗時信号のＡＤ変換結果を開始点として２／ｈカラムの受光信号をアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ１０８_2）。カウンタの内容としては２／ｈカラムについてＣＤＳ処理されたＡＤ変換結果が得られるので、その計数結果を２／ｈカラムの一時記憶部へ書き出す（Ｓ１０９_2）。
【０１７８】
以下同様にして、３／ｈカラム、…、ｈ／ｈカラムについてのＡＤ変換処理を行なう。
【０１７９】
このように、ｈカラム共有時に共有画素個別駆動方式を採る比較例において、全画素読出しでＡＤ変換処理を行なう場合は、第１画素の暗時信号をＡＤ変換した後で第１画素の受光信号をＡＤ変換し、その後に、第２画素の暗時信号をＡＤ変換した後で第２画素の受光信号をＡＤ変換するという順序でＡＤ変換とＣＤＳ処理を行なうと推測できる。
【０１８０】
図５（２）のレイアウトの場合の動作例が図５Ｂに示されている。図５Ｂ（１）は、カラム共有をしないと仮定した場合の動作タイミングであり、図５Ｂ（２）は、２カラム共有の場合の動作タイミングである。図中において、オートゼロ期間azは、コンパレータ３２２の基準つまり零点を調整する処理である。図２Ａにて説明したように、暗時信号セトリング期間spおよび受光信号セトリング期間sdはそれぞれ、暗時信号および受光信号を単位画素３から垂直信号線１９に読み込み、垂直信号線１９の電位（画素信号電圧Ｖｘ）が安定することを待つセトリングの時間である。シャッタ期間shは露光時間を決める電子シャッタの期間であり、リセットトランジスタ３６をオンさせることでフローティングディフュージョン３８に読み出した電荷をたとえば電源Ｖddに掃き捨てる期間である。
【０１８１】
図５（２）のレイアウトの場合は、共有対象の複数カラムに対して１つの一時記憶部３５８であるので、レイアウト面積は小さくなる。しかしながら、水平転送時間に若干制約が発生する。これは、たとえば１／２カラムのＡＤ変換が完了した後にはその処理結果を水平転送してしまわないと次の２／２カラム目の処理に移行できないことに起因する。
【０１８２】
ここで、図２Ａや図５Ｂ（２）から推測されるように、図５（２）のレイアウトの場合に、２カラム共有で全画素読出しを行なうと、１／２カラム目の処理と２／２カラム目の処理のそれぞれに、暗時信号セトリング期間spおよび受光信号セトリング期間sdが存在してしまう。本実施形態の仕組みでは、このセトリング期間の影響を抑制できる仕組みにする。以下、この点について、図６〜図６Ｂを参照して説明する。
【０１８３】
図６には、２カラム共有構成の第１実施形態（第１例）のＡＤ変換部３０２ＡＡにおいて、全画素読出しでＡＤ変換処理を行なう場合の処理手順が示されている。
【０１８４】
先ず、共有画素同時駆動方式を採り、画素ずらしの場合でも共有対象となる２列分の画素について同時に画素を垂直駆動することにする。たとえば、１／２カラムおよび２／２カラムの単位画素３（第１画素および第２画素）の各垂直選択用トランジスタ４０をオンして暗時信号を垂直信号線１９_2n-1 ，１９_2n に読み込む（Ｓ２００）。これにより、１／２カラムおよび２／２カラムの各単位画素３のリセットレベルＳrst が垂直信号線１９_2n-1 ，１９_2n に現われる。
【０１８５】
カウンタ３５３を初期化して（Ｓ２０２_1）、１／２カラムの暗時信号を２入力セレクタ３１３で選択してダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ２０４_1）。カウンタの内容としては１／２カラムのＰ相のＡＤ変換結果が得られるので、その計数結果を１／２カラムの一時記憶部３５８_1へ待避させる（Ｓ２０６_1）。
【０１８６】
カウンタ３５３を初期化して（Ｓ２０２_2）、２／２カラムの暗時信号を２入力セレクタ３１３で選択してダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ２０４_2）。カウンタの内容としては２／２カラムのＰ相のＡＤ変換結果が得られるので、その計数結果を２／２カラムの一時記憶部３５８_2へ待避させる（Ｓ２０６_2）。
【０１８７】
次に、１／２カラムおよび２／２カラムの単位画素３（第１画素および第２画素）の各読出選択用トランジスタ３４（転送ゲート）をオンして受光信号を垂直信号線１９_2n-1 ，１９_2n に読み込む（Ｓ２１０）。これにより、１／２カラムおよび２／２カラムの各単位画素３の信号レベルＳsig  が垂直信号線１９_2n-1 ，１９_2n に現われる。
【０１８８】
本実施形態では、カラム内でＣＤＳ処理を完結させるために、暗時信号のＡＤ変換結果を開始点として各カラムの受光信号をアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する。このためには、本実施形態では、暗時信号のＡＤ変換結果を一時記憶部３５８_1，３５８_2に退避させているのでそれをカウンタ３５３に読み込む（書き戻す）必要がある。
【０１８９】
たとえば、先ず、一時記憶部３５８_1に退避させておいた１／２カラムのＰ相のＡＤ変換結果をカウンタ３５３に読み込む（Ｓ２１２_1）。この後、１／２カラムの受光信号を２入力セレクタ３１３で選択して暗時信号のＡＤ変換結果を開始点としてアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ２１４_1）。カウンタの内容としては１／２カラムについてＣＤＳ処理されたＡＤ変換結果が得られるので、その計数結果を１／２カラムの一時記憶部３５８_1へ書き出す（Ｓ２１６_1）。
【０１９０】
同様にして、一時記憶部３５８_2に退避させておいた２／２カラムのＰ相のＡＤ変換結果をカウンタ３５３に読み込む（Ｓ２１２_2）。この後、２／２カラムの受光信号を２入力セレクタ３１３で選択して暗時信号のＡＤ変換結果を開始点としてアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ２１４_2）。カウンタの内容としては２／２カラムについてＣＤＳ処理されたＡＤ変換結果が得られるので、その計数結果を２／２カラムの一時記憶部３５８_2へ書き出す（Ｓ２１６_2）。
【０１９１】
ここでは、１／２カラムのＰ相処理→２／２カラムのＰ相処理→１／２カラムのＤ相処理→２／２カラムのＤ相処理の順で処理する例で説明したが、同じ意味を持つレベル同士の組合せで切り替えればよく、本例の場合、２カラム分のＰ相処理→２カラム分のＤ相処理となっている限り、他の順にすることができる。Ｐ相処理とＤ相処理のそれぞれについて、１／２カラムと２／２カラムの処理順を逆にしてもよく、たとえば、１／２カラムのＰ相処理→２／２カラムのＰ相処理→２／２カラムのＤ相処理→１／２カラムのＤ相処理の順で処理してもよい。
【０１９２】
このように、第１実施形態（第１例）の仕組みによれば、共有対象の２カラムについて同時に垂直駆動を行なうようにした。これによって、共有対象の２カラムは、同時にセトリングが行なわれる。換言すると、１／２カラムの暗時信号セトリング期間sp_1と２／２カラムの暗時信号セトリング期間sp_2は同一タイミングとなり、１／２カラムの受光信号セトリング期間sd_1と２／２カラムの受光信号セトリング期間sd_2は同一タイミングとなる。したがって、論理的には、本実施形態を採用しない場合に対して、１カラムの「sp（sp_1またはsp_2）＋sd（sd_1またはsd_2）」の分だけ処理時間を短縮できる。
【０１９３】
本実施形態では、処理対象画素の暗時信号をＡＤ変換した後、その処理対象画素の受光信号をＡＤ変換するまでの期間、一時記憶部３５８に暗時信号のＡＤ変換結果を退避させることにした。これによって、共有対象の全画素についてＰ相処理を完結させてからＤ相処理を行なう場合でも、共有対象の全画素でセトリングを同時に行なうことができるようにし、また、全画素読出し時にＣＤＳ処理を可能にしている。
【０１９４】
共有画素同時駆動方式を採り共有対象の全画素でセトリングを同時に行なうこと（セトリング同時実行型と称する）による処理時間短縮の効果が図６Ａおよび図６Ｂに示されている。図６Ａ（１）は、比較例を示したもので図５Ｂ（２）と同じである。図６Ａ（２）は、第１実施形態（第１例）の場合である。
【０１９５】
図６Ａ（２）に示す第１実施形態（第１例）における１行の処理は、オートゼロ期間az、暗時信号セトリング期間sp、暗時信号スイッチ以降セトリング期間sp2 、暗時信号カウント可能期間cp、受光信号セトリング期間sd、受光信号スイッチ以降セトリング期間sd2 、受光信号カウント可能期間cd、シャッタ期間shを含む。
【０１９６】
暗時信号スイッチ以降セトリング期間sp2 は、２カラム分のＰ相処理において１／２カラム目と２／２カラム目を２入力セレクタ３１３で切り替えるために発生する期間である。受光信号スイッチ以降セトリング期間sd2 は、２カラム分のＤ相処理において１／２カラム目と２／２カラム目を２入力セレクタ３１３で切り替えるために発生する期間である。何れも、２入力セレクタ３１３によりコンパレータ３２２側にも少しの寄生容量が存在するため、スイッチ切替え時にも少しセトリングに時間かかる点を考慮した時間である。しかしながら、これらのスイッチ切替えに要する時間は、垂直信号線１９全体をセトリングする時間（暗時信号セトリング期間spや受光信号セトリング期間sd）に比べると遙かに短く、たとえば１／５以下になる。スイッチ切替えに要する時間があったとしても、セトリング同時実行型の方が、２カラム分の暗時信号セトリング期間spおよび受光信号セトリング期間sdを同じタイミングで実行できる分、短い時間でＡＤ変換処理ができる。
【０１９７】
図２Ａでの説明から理解されるように、暗時信号カウント可能期間cpおよび受光信号カウント可能期間cdがＡＤ変換を行なう処理期間であり、この期間に、参照信号SLP_ADC が傾斜状に変化し、コンパレータ３２２で、選択されたカラムの垂直信号線１９に現われる画素信号電圧Ｖｘと比較され、その結果に基づき、カウンタ３５３がカウントを行なったり停止したりする。
【０１９８】
図６Ｂには、セトリング時間短縮の概念図が示されている。図６Ｂ（１）は、共有画素個別駆動方式（垂直信号線個別セトリング型）のカラム共有の垂直信号線１９の波形（画素信号電圧Ｖｘ）を示す。図６Ｂ（２）は、本実施形態の共有画素同時駆動方式を採る垂直信号線同時セトリング型のカラム共有の垂直信号線１９の波形（画素信号電圧Ｖｘ）を示す。図６Ｂ（２）の垂直信号線同時セトリング型のカラム共有では、共有対象の２つの垂直信号線１９_2n-1 ，１９_2n の画素信号電圧Ｖｘ_2n-1 ，Ｖｘ_2n と２入力セレクタ３１３よりコンパレータ３２２側で共有された配線部分の画素信号電圧Ｖｘ_sw について示す。
【０１９９】
図６Ｂ（１）に示す垂直信号線個別セトリング型のカラム共有における暗時信号セトリング期間spおよび受光信号セトリング期間sdの内の１回すつが、図６Ｂ（２）に示す垂直信号線同時セトリング型のカラム共有では、２つの垂直信号線１９_2n-1 ，１９_2n の選択切替えに伴う画素信号電圧Ｖｘ_sw の部分の寄生容量の充電のみの時間で済み、全体のＡＤ変換処理時間が短縮されていることが分かる。
【０２００】
したがって、共有画素同時駆動方式を採るセトリング同時実行型の方が、それを適用しない場合よりも、共有対象の２カラム分のＡＤ変換処理を完結させるために要する時間は短くなる。その結果として、本実施形態を適用しない場合よりも高速にＡＤ変換の処理を行なうことができ、フレームレートが改善する。
【０２０１】
たとえば、画素ずらしを適用する特許文献１との対比では、通常の２行分の処理時間を、それよりも短縮できるので、１水平期間を短くすることで全体のフレームレートの短縮が可能になる。また、元々１行上の２カラムについて画素共有を適用する場合、全画素読出しを通常の１行分の処理時間で完結させる場合、倍速処理を行なう。この場合においても、２カラム分のＡＤ変換処理を完結させるために要する時間を短くできるので、１水平期間を短くすることで全体のフレームレートの短縮が可能になる。
【０２０２】
［第２例：３カラム共有＆モノクロ］
図７は、カラム信号処理の第１実施形態（第２例）を説明する図である。
【０２０３】
第１実施形態（第２例）のカラムＡＤ変換部３００ＡＢは、固体撮像装置１がモノクロ撮像用である場合に、３カラム（３本の垂直信号線１９）に対して、１つのＡＤ変換部３０２ＡＢを共有する構成例である。また、信号処理としては、全画素読出しを行なう事例である。共有対象の３カラムとしては、以下では３ｎ−２列目、３ｎ−１列目、３ｎ列目（ｎは１以上の正の整数）の組であるものとして説明する。
【０２０４】
第１実施形態（第１例）のカラムＡＤ変換部３００ＡＡとの相違は、３カラムで比較部３２０、カウント動作期間制御部３３０、計数処理部３５２、データ記憶部３６０を共有し、３カラムの垂直信号線１９の中から１つを比較部３２０に接続するようにする点である。以下では、第１実施形態（第１例）のカラムＡＤ変換部３００ＡＡとの相違点のみ説明する。
【０２０５】
各ＡＤ変換部３０２ＡＢは、図７（１）に示すように、３列（３ｎ−２列目、３ｎ−１列目、３ｎ列目）の垂直信号線１９の中から１つを選択する３入力−１出力型のセレクタ３１２（３入力セレクタ３１６と称する）を有し、その後段に、コンパレータ３２２、カウンタ制御信号生成部３３２、カウンタ３５３、一時記憶部３５８が順に配置されている。
【０２０６】
ここで、図７（１）は、図３（１）と同様に、カラムごとに、ＡＤ変換部３０２ＡＢにてＣＤＳ処理を完結しておくことのできる構成である。たとえば、カウンタ３５３は３列に対して１つを共有する構成であるが、一時記憶部３５８は、３ｎ−２列目、３ｎ−１列目、３ｎ列目の各々に対応して設けられる構成となっている。たとえば、３ｎ−１列目の計数データが一時記憶部３５８_1に記憶され、３ｎ−１列目の計数データが一時記憶部３５８_2に記憶され、３ｎ列目の計数データが一時記憶部３５８_3に記憶される。
【０２０７】
これに対して、図７（２）は、図７（２）と同様に、パイプライン水平転送に対応する構成例であり、計数処理部３５２（カウンタ３５３）の後段にさらにラッチ３６２をカラムごとに備えている。ラッチ３６２は、３ｎ−２列目、３ｎ−１列目、３ｎ列目の各々に対応して設けられる構成となっている。たとえば、３ｎ−２列目の計数データがラッチ３６２_1に記憶され、３ｎ−１列目の計数データがラッチ３６２_2に記憶され、３ｎ列目の計数データがラッチ３６２_3に記憶される。
【０２０８】
＊３入力セレクタの構成例
図７Ａは、３入力セレクタ３１６の構成例を示す図である。３入力セレクタ３１６は、ＣＭＯＳスイッチ３１４が３個並列接続されている。１つの３入力セレクタ３１６は６個のトランジスタを使用する。ＣＭＯＳスイッチ３１４_1，３１４_2，３１４_3は、各入力側が対応する垂直信号線１９_1（３ｎ−２列目），１９_2（３ｎ−１列目），１９_3（３ｎ列目）に個別に接続され、各出力側が図示しない比較部３２０の反転入力端に共通に接続される。
【０２０９】
３入力セレクタ３１６は、２入力セレクタ３１３とは異なり、ＣＭＯＳスイッチ３１４_1，３１４_2，３１４_3のそれぞれについて、そのｎＭＯＳとｐＭＯＳのゲートを、相補関係にある１対のセレクト信号ＶＳＥＬ，ｘＶＳＥＬで制御する。たとえば、ｎＭＯＳ_1，ｎＭＯＳ_2，ｎＭＯＳ_3にはそれぞれ制御信号ＶＳＥＬ１，ＶＳＥＬ２，ＶＳＥＬ３が各別に入力され、ｐＭＯＳ_1，ｐＭＯＳ_2，ｐＭＯＳ_3にはそれぞれ制御信号ＸＶＳＥＬ１，ＸＶＳＥＬ２，ＸＶＳＥＬ３が各別に入力される。
【０２１０】
ＶＳＥＬ１＝Ｈ，ｘＶＳＥＬ１＝Ｌ，ＶＳＥＬ２＝Ｌ，ｘＶＳＥＬ２＝Ｈ，ＶＳＥＬ３＝Ｌ，ｘＶＳＥＬ３＝Ｈのときに垂直信号線１９_1（３ｎ−２列目）が選択される。ＶＳＥＬ１＝Ｌ，ｘＶＳＥＬ１＝Ｈ，ＶＳＥＬ２＝Ｈ，ｘＶＳＥＬ２＝Ｌ，ＶＳＥＬ３＝Ｌ，ｘＶＳＥＬ３＝Ｈのときに垂直信号線１９_2（３ｎ−１列目）が選択される。ＶＳＥＬ１＝Ｌ，ｘＶＳＥＬ１＝Ｈ，ＶＳＥＬ２＝Ｌ，ｘＶＳＥＬ２＝Ｈ，ＶＳＥＬ３＝Ｈ，ｘＶＳＥＬ３＝Ｌのときに垂直信号線１９_3（３ｎ列目）が選択される。
【０２１１】
なお、ここで示した３入力セレクタ３１６の構成は一例に過ぎず、様々な変形が可能である。たとえば、２入力セレクタ３１３を２段構成にして、１段目で３ｎ−２列目と３ｎ−１列目の何れか一方を選択し、２段目でその出力と３ｎ列目の何れか一方を選択する構成にするなど、その他の構成も採り得る。
【０２１２】
＊計数処理部の構成例：３カラム共有
図８〜図８Ａは、第１実施形態（第２例）のＡＤ変換部３０２ＡＢに使用される計数処理部３５２の構成例を説明する図である。ここで、図８は、３カラム１桁分の概要（回路概要と回路ブロック図）を示し、図８Ａは、その詳細な回路構成例を示す。図示しないが、計数部周辺の全体概要（１３ビット対応）の構成は一時記憶部３５８の部分を除いて図４Ａと同様である。以下では、第１実施形態（第１例）のＡＤ変換部３０２ＡＡとの相違点のみ説明する。
【０２１３】
先ず図８に示す３カラム１桁分の概要においては、各段のＤ型フリップフロップ４０１に対して、書込み制御部３５４、書戻し制御部３５６、３つの一時記憶部３５８_1，３５８_2，３５８_3（メモリ１，２，３）、水平転送ドライバ３５９が設けられている。つまり、ＡＤ変換部３０２ＡＢは、回路ブロック図としては、ＡＤ変換部３０２ＡＡをベースとして、一時記憶部３５８_3（メモリ３）が追加されている点が異なるだけである。
【０２１４】
したがって、図８Ａに示す詳細な回路構成例においても、３つの一時記憶部３５８_1，３５８_2，３５８_3が設けられている。ＡＤ変換部３０２ＡＡとは異なり、３つの一時記憶部３５８_1，３５８_2，３５８_3は、ＣＭＯＳスイッチ４８２_1，４８２_2，４８２_3およびＣＭＯＳスイッチ４８８_1，４８８_2，４８８_3のそれぞれについて、そのｎＭＯＳとｐＭＯＳのゲートを、相補関係にある１対の制御信号ＬＳＥＬ，ｘＬＳＥＬで制御する。
【０２１５】
＊動作
図９〜図９Ａは、３カラム共有構成である第１実施形態（第２例）のカラムＡＤ変換部３００ＡＢにおける全画素読出し時のＡＤ変換とＣＤＳ処理の動作を説明する図である。ここで、図９は、第１実施形態（第２例）のカラムＡＤ変換部３００ＡＢにおける全画素読出し時のＡＤ変換とＣＤＳ処理の動作を説明するフローチャートである。図９Ａは、第１実施形態（第２例）のカラムＡＤ変換部３００ＡＢにおける全画素読出しの効果を説明する図である。特に、図９Ａは、比較例の３カラム共有と第１実施形態（第２例）の３カラム共有における全画素読出し時の１行分の処理時間の比較結果を説明する図である。
比較例は、共有される３カラム分の垂直信号線１９に対して個別に画素リセット（それに伴うセトリング）を行なう共有画素個別駆動方式を採る形態のものを意味する。典型例は、画素ずらし配置として、画素アレイ部１０の電荷生成部３２が行方向および列方向に１／３ピッチズレで配置されているものに３カラム共有を適用するものが該当する。
【０２１６】
先ず、共有画素同時駆動方式を採り、画素ずらしの場合でも共有対象となる３行分の画素について同時に画素を垂直駆動することにする。たとえば、１／３カラム、２／３カラム、３／３カラムの単位画素３（第１画素、第２画素、第３画素）の各垂直選択用トランジスタ４０をオンして暗時信号を垂直信号線１９_3n-2 ，１９_3n-1 ，１９_3n に読み込む（Ｓ３００）。これにより、１／３カラム、２／３カラム、３／３カラムの各単位画素３のリセットレベルＳrst が垂直信号線１９_3n-2 ，１９_3n-1 ，１９_3n に現われる。
【０２１７】
カウンタ３５３を初期化して（Ｓ３０２_1）、１／３カラムの暗時信号を３入力セレクタ３１６で選択してダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ３０４_1）。カウンタの内容としては１／３カラムのＰ相のＡＤ変換結果が得られるので、その計数結果を１／３カラムの一時記憶部３５８_1へ待避させる（Ｓ３０６_1）。
【０２１８】
カウンタ３５３を初期化して（Ｓ３０２_2）、２／３カラムの暗時信号を３入力セレクタ３１６で選択してダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ３０４_2）。カウンタの内容としては２／３カラムのＰ相のＡＤ変換結果が得られるので、その計数結果を２／３カラムの一時記憶部３５８_2へ待避させる（Ｓ３０６_2）。
【０２１９】
カウンタ３５３を初期化して（Ｓ３０２_3）、３／３カラムの暗時信号を３入力セレクタ３１６で選択してダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ３０４_3）。カウンタの内容としては３／３カラムのＰ相のＡＤ変換結果が得られるので、その計数結果を３／３カラムの一時記憶部３５８_3へ待避させる（Ｓ３０６_2）。
【０２２０】
次に、１／３カラム、２／３カラム、３／３カラムの単位画素３（第１画素、第２画素、第３画素）の各読出選択用トランジスタ３４（転送ゲート）をオンして受光信号を垂直信号線１９_3n-2 ，１９_3n-1 ，１９_3n に読み込む（Ｓ３１０）。これにより、１／３カラム、２／３カラム、３／３カラムの各単位画素３の信号レベルＳsig  が垂直信号線１９_3n-2 ，１９_3n-1 ，１９_3n に現われる。
【０２２１】
本実施形態では、カラム内でＣＤＳ処理を完結させるために、暗時信号のＡＤ変換結果を開始点として各カラムの受光信号をアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する。このためには、本実施形態では、暗時信号のＡＤ変換結果を一時記憶部３５８_1，３５８_2，３５８_3に退避させているのでそれをカウンタ３５３に読み込む（書き戻す）必要がある。
【０２２２】
たとえば、先ず、一時記憶部３５８_1に退避させておいた１／３カラムのＰ相のＡＤ変換結果をカウンタ３５３に読み込む（Ｓ３１２_1）。この後、１／３カラムの受光信号を３入力セレクタ３１６で選択して暗時信号のＡＤ変換結果を開始点としてアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ３１４_1）。カウンタの内容としては１／３カラムについてＣＤＳ処理されたＡＤ変換結果が得られるので、その計数結果を１／３カラムの一時記憶部３５８_1へ書き出す（Ｓ３１６_1）。
【０２２３】
同様にして、一時記憶部３５８_2に退避させておいた２／３カラムのＰ相のＡＤ変換結果をカウンタ３５３に読み込む（Ｓ３１２_2）。この後、２／３カラムの受光信号を３入力セレクタ３１６で選択して暗時信号のＡＤ変換結果を開始点としてアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ３１４_2）。カウンタの内容としては２／３カラムについてＣＤＳ処理されたＡＤ変換結果が得られるので、その計数結果を２／３カラムの一時記憶部３５８_2へ書き出す（Ｓ３１６_2）。
【０２２４】
同様にして、一時記憶部３５８_3に退避させておいた３／３カラムのＰ相のＡＤ変換結果をカウンタ３５３に読み込む（Ｓ３１２_3）。この後、３／３カラムの受光信号を３入力セレクタ３１６で選択して暗時信号のＡＤ変換結果を開始点としてアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ３１４_3）。カウンタの内容としては３／３カラムについてＣＤＳ処理されたＡＤ変換結果が得られるので、その計数結果を３／３カラムの一時記憶部３５８_3へ書き出す（Ｓ３１６_3）。
【０２２５】
ここでは、１／３カラムのＰ相処理→２／３カラムのＰ相処理→３／３カラムのＰ相処理→１／３カラムのＤ相処理→２／３カラムのＤ相処理→３／３カラムのＤ相処理の順で処理する例で説明したが、３カラム分のＰ相処理→３カラム分のＤ相処理となっている限り、他の順にすることができる。Ｐ相処理とＤ相処理のそれぞれについて、１／３カラムと２／３カラムと３／３カラムの処理順を逆にしてもよく、たとえば、１／３カラムのＰ相処理→３／３カラムのＰ相処理→２／３カラムのＰ相処理→３／３カラムのＤ相処理→２／３カラムのＤ相処理→１／３カラムのＤ相処理の順で処理してもよい。
【０２２６】
このように、第１実施形態（第２例）の仕組みによれば、共有対象の３カラムについて同時に垂直駆動を行なうようにした。これによって、共有対象の３カラムは、同時にセトリングが行なわれる。換言すると、１／３カラムの暗時信号セトリング期間sp_1と２／３カラムの暗時信号セトリング期間sp_2と３／３カラムの暗時信号セトリング期間sp_3は同一タイミングとなる。１／３カラムの受光信号セトリング期間sd_1と２／３カラムの受光信号セトリング期間sd_2と３／３カラムの受光信号セトリング期間sd_3は同一タイミングとなる。したがって、論理的には、本実施形態を採用しない場合に対して、２カラムの「sp＋sd」の分だけ処理時間を短縮できる。
【０２２７】
第１実施形態（第２例）は、第１実施形態（第１例）と同様に、共有対象の全画素についてＰ相処理を完結させてからＤ相処理を行なう場合でも、共有対象の全画素でセトリングを同時に行なうことができるようにし、また、全画素読出し時にＣＤＳ処理を可能にしている。したがって、第１実施形態（第１例）と同様の効果を享受できる。
【０２２８】
共有画素同時駆動方式を採り共有対象の全画素でセトリングを同時に行なうこと（セトリング同時実行型と称する）による処理時間短縮の効果が図９Ａに示されている。図９Ａ（１）は、比較例を示したものである。図９Ａ（２）は、第１実施形態（第２例）の場合である。各記号の意味は、第１実施形態（第１例）と同様である。
【０２２９】
暗時信号スイッチ以降セトリング期間sp2 は、３カラム分のＰ相処理において１／３カラム目と２／３カラム目および２／３カラム目と３／３カラム目を３入力セレクタ３１６で切り替えるために発生する期間である。受光信号スイッチ以降セトリング期間sd2 は、３カラム分のＤ相処理において１／３カラム目と２／３カラム目を３入力セレクタ３１６で切り替えるために発生する期間である。何れも、３入力セレクタ３１６によりコンパレータ３２２側にも少しの寄生容量が存在するため、スイッチ切替え時にも少しセトリングに時間かかる点を考慮した時間である。
【０２３０】
しかしながら、これらのスイッチ切替えに要する時間は、垂直信号線１９全体をセトリングする時間（暗時信号セトリング期間spや受光信号セトリング期間sd）に比べると遙かに短く、たとえば１／５以下になる。スイッチ切替えに要する時間があったとしても、セトリング同時実行型の方が、３カラム分の暗時信号セトリング期間spおよび受光信号セトリング期間sdを同じタイミングで実行できる分、短い時間でＡＤ変換処理ができる。したがって、共有画素同時駆動方式を採るセトリング同時実行型の方が、それを適用しない場合よりも、共有対象の３カラム分のＡＤ変換処理を完結させるために要する時間は短くなる。
【０２３１】
［第３例：Ｍカラム共有＆モノクロ］
図１０は、カラム信号処理の第１実施形態（第３例）を説明する図である。
【０２３２】
第１実施形態（第３例）のカラムＡＤ変換部３００ＡＣは、固体撮像装置１がモノクロ撮像用である場合に、Ｍカラム（Ｍ本の垂直信号線１９：Ｍは４以上の正の整数）に対して、１つのＡＤ変換部３０２ＡＣを共有する構成例である。また、信号処理としては、全画素読出しを行なう事例である。つまり、第１例では２カラム共有、第２例では３カラム共有について説明したが、第３例は、その考え方を一般展開したものである。以下ではＭｎ−（Ｍ−１）列目、Ｍｎ−（Ｍ−２）列目、Ｍｎ−（Ｍ−３）列目、…、Ｍｎ−１列目、Ｍｎ列目（ｎは１以上の正の整数）の組であるものとして説明する。
【０２３３】
第１実施形態の第１例や第２例との相違は、Ｍカラムで比較部３２０、カウント動作期間制御部３３０、計数処理部３５２、データ記憶部３６０を共有し、Ｍカラムの垂直信号線１９の中から１つを比較部３２０に接続するようにする点である。
【０２３４】
第１例や第２例から、コンパレータ３２２やカウンタ３５３などをたとえば６カラムで共有する６カラム共有方式など、２カラムや３カラム以外の数のカラムを共有する方式が容易に類推できる。以下では、第１例や第２例との相違点のみ説明する。
【０２３５】
各ＡＤ変換部３０２ＡＣは、図１０に示すように、Ｍ列の垂直信号線１９の中から１つを選択するＭ入力−１出力型のセレクタ３１２（Ｍ入力セレクタ３１７と称する）を有し、その後段に、コンパレータ３２２、カウンタ制御信号生成部３３２、カウンタ３５３、一時記憶部３５８が順に配置されている。
【０２３６】
そして、図３（１）と同様に、カラムごとに、ＡＤ変換部３０２ＡＣにてＣＤＳ処理を完結させるべく、カウンタ３５３はＭ列に対して１つを共有する構成であるが、一時記憶部３５８は、Ｍ列の各々に対応して設けられる構成となっている。たとえば、Ｍｎ−（Ｍ−１）列目の計数データが一時記憶部３５８_1に記憶され、Ｍｎ−（Ｍ−２）列目の計数データが一時記憶部３５８_2に記憶され、Ｍｎ−（Ｍ−３）列目の計数データが一時記憶部３５８_3に記憶され、以下同様にして、Ｍｎ−１列目の計数データが一時記憶部３５８_Mn-1に記憶され、Ｍｎ列目の計数データが一時記憶部３５８_Mnに記憶される。図示しないが、図７（２）と同様に、ラッチ３６２をカラムごとに備えることで、パイプライン水平転送に対応する構成例にすることもできる。
【０２３７】
第１実施形態（第３例）のＡＤ変換部３０２ＡＣに使用されるカウンタ３５３および一時記憶部３５８並びにその周辺回路の構成例については図示しないが、前述の第２例の説明から推測されるように、Ｍカラム１桁分について、一時記憶部３５８をＭ個設けるように変形すればよい。つまり、ＡＤ変換部３０２ＡＣは、回路ブロック図や詳細構成図としては、ＡＤ変換部３０２ＡＡをベースとして、一時記憶部３５８をＭ個設けるようにすればよい。
【０２３８】
＊動作
図１０Ａは、Ｍカラム共有構成である第１実施形態（第３例）のカラムＡＤ変換部３００ＡＣにおける全画素読出し時のＡＤ変換とＣＤＳ処理の動作を説明する図である。ここで、図１０Ａは、第１実施形態（第３例）のカラムＡＤ変換部３００ＡＣにおける全画素読出し時のＡＤ変換とＣＤＳ処理の動作を説明するフローチャートである。要するに、２カラム共有の場合（第１例）の全画素読出し動作を示した図６や３カラム共有の場合（第２例）の全画素読出し動作を示した図９をＭカラム共有に一般展開して示したＡＤ変換とＣＤＳ処理を示すフローチャートである。
【０２３９】
先ず、共有画素同時駆動方式を採り、画素ずらしの場合でも共有対象となるＭ行分の画素について同時に画素を垂直駆動することにする。たとえば、１／Ｍカラム、２／Ｍカラム、…、Ｍ／Ｍカラムの単位画素３の各垂直選択用トランジスタ４０をオンして各画素の暗時信号を各垂直信号線１９に読み込む（Ｓ４００）。これにより、１／Ｍカラム、２／Ｍカラム、…、Ｍ／Ｍカラムの各単位画素３のリセットレベルＳrst が各垂直信号線１９に現われる。
【０２４０】
カウンタ３５３を初期化して（Ｓ４０２_1）、１／Ｍカラムの暗時信号をＭ入力セレクタ３１７で選択してダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ４０４_1）。カウンタの内容としては１／ＭカラムのＰ相のＡＤ変換結果が得られるので、その計数結果を１／Ｍカラムの一時記憶部３５８_1へ待避させる（Ｓ４０６_1）。
【０２４１】
カウンタ３５３を初期化して（Ｓ４０２_2）、２／Ｍカラムの暗時信号をＭ入力セレクタ３１７で選択してダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ４０４_2）。カウンタの内容としては２／ＭカラムのＰ相のＡＤ変換結果が得られるので、その計数結果を２／Ｍカラムの一時記憶部３５８_2へ待避させる（Ｓ４０６_2）。
【０２４２】
以下同様にして、Ｍ／ＭカラムについてまでのＰ相処理を完結させる。たとえば、最後のＭ／Ｍカラムについては、カウンタ３５３を初期化して（Ｓ４０２_M）、Ｍ／Ｍカラムの暗時信号をＭ入力セレクタ３１７で選択してダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ４０４_M）。カウンタの内容としてはＭ／ＭカラムのＰ相のＡＤ変換結果が得られるので、その計数結果をＭ／Ｍカラムの一時記憶部３５８_Mへ待避させる（Ｓ４０６_M）。
【０２４３】
次に、１／Ｍカラム、２／Ｍカラム、…、Ｍ／Ｍカラムの単位画素３の各読出選択用トランジスタ３４（転送ゲート）をオンして各画素の受光信号を各垂直信号線１９に読み込む（Ｓ４１０）。これにより、１／Ｍカラム、２／Ｍカラム、…、Ｍ／Ｍカラムの各単位画素３の信号レベルＳsig  が各垂直信号線１９に現われる。
【０２４４】
本実施形態では、カラム内でＣＤＳ処理を完結させるために、暗時信号のＡＤ変換結果を開始点として各カラムの受光信号をアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する。このためには、本実施形態では、暗時信号のＡＤ変換結果を一時記憶部３５８_1，３５８_2，…，３５８_Mに退避させているのでそれをカウンタ３５３に読み込む（書き戻す）必要がある。
【０２４５】
たとえば、先ず、一時記憶部３５８_1に退避させておいた１／ＭカラムのＰ相のＡＤ変換結果をカウンタ３５３に読み込む（Ｓ４１２_1）。この後、１／Ｍカラムの受光信号をＭ入力セレクタ３１７で選択して暗時信号のＡＤ変換結果を開始点としてアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ４１４_1）。カウンタの内容としては１／ＭカラムについてＣＤＳ処理されたＡＤ変換結果が得られるので、その計数結果を１／Ｍカラムの一時記憶部３５８_1へ書き出す（Ｓ４１６_1）。
【０２４６】
同様にして、一時記憶部３５８_2に退避させておいた２／ＭカラムのＰ相のＡＤ変換結果をカウンタ３５３に読み込む（Ｓ４１２_2）。この後、２／Ｍカラムの受光信号をＭ入力セレクタ３１７で選択して暗時信号のＡＤ変換結果を開始点としてアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ４１４_2）。カウンタの内容としては２／ＭカラムについてＣＤＳ処理されたＡＤ変換結果が得られるので、その計数結果を２／Ｍカラムの一時記憶部３５８_2へ書き出す（Ｓ４１６_2）。
【０２４７】
以下同様にして、Ｍ／ＭカラムについてまでのＤ相処理を完結させる。たとえば、最後のＭ／Ｍカラムについては、一時記憶部３５８_Mに退避させておいたＭ／ＭカラムのＰ相のＡＤ変換結果をカウンタ３５３に読み込む（Ｓ４１２_M）。この後、Ｍ／Ｍカラムの受光信号をＭ入力セレクタ３１７で選択して暗時信号のＡＤ変換結果を開始点としてアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ４１４_M）。カウンタの内容としてはＭ／ＭカラムについてＣＤＳ処理されたＡＤ変換結果が得られるので、その計数結果をＭ／Ｍカラムの一時記憶部３５８_Mへ書き出す（Ｓ４１６_M）。
【０２４８】
第１実施形態の第１例や第２例から推測されるように、ここで示した処理順は一例であり、Ｍカラム分のＰ相処理→Ｍカラム分のＤ相処理となっている限り、他の順にすることができる。
【０２４９】
このように、第１実施形態（第３例）の仕組みによれば、共有対象のＭカラムについて同時に垂直駆動を行なうようにした。これによって、共有対象のＭカラムは、同時にセトリングが行なわれる。換言すると、各カラムの暗時信号セトリング期間sp_1，sp_2，…，sp_Mは同一タイミングとなるし、各カラムの受光信号セトリング期間sd_1，sd_2，…，sd_Mは同一タイミングとなる。したがって、論理的には、本実施形態を採用しない場合に対して、Ｍ−１カラムの「sp＋sd」の分だけ処理時間を短縮できる。
【０２５０】
第１実施形態（第３例）は、第１実施形態の第１例や第２例と同様に、共有対象の全画素についてＰ相処理を完結させてからＤ相処理を行なう場合でも、共有対象の全画素でセトリングを同時に行なうことができるようにし、また、全画素読出し時にＣＤＳ処理を可能にしている。したがって、第１実施形態の第１例や第２例と同様の効果を享受できる。
【０２５１】
図６Ａや図９Ａと対応した図は割愛するが、Ｍカラム分のＰ相処理において処理対処カラムをＭ入力セレクタ３１７で切り替えるために暗時信号スイッチ以降セトリング期間sp2 が発生するし、Ｍカラム分のＤ相処理において処理対処カラムをＭ入力セレクタ３１７で切り替えるために受光信号スイッチ以降セトリング期間sd2 が発生する。しかしながら、これらのスイッチ切替えに要する時間は、垂直信号線１９全体をセトリングする時間（暗時信号セトリング期間spや受光信号セトリング期間sd）に比べると遙かに短く、たとえば１／５以下になる。スイッチ切替えに要する時間があったとしても、セトリング同時実行型の方が、Ｍカラム分の暗時信号セトリング期間spおよび受光信号セトリング期間sdを同じタイミングで実行できる分、短い時間でＡＤ変換処理ができる。したがって、共有画素同時駆動方式を採るセトリング同時実行型の方が、それを適用しない場合よりも、共有対象のＭカラム分のＡＤ変換処理を完結させるために要する時間は短くなる。
【０２５２】
因みに、カラム内でＡＤ変換の方式の中で、ＡＤ変換を２段階に行なうことにより、高速化する手法が提案されている。たとえば、下記参考文献Ａに示すような技術がそれに該当する。このような技術を用いる場合、ＡＤ変換の時間が短くなる、つまり、図６Ａや図９Ａにおける暗時信号カウント可能期間cpおよび受光信号カウント可能期間cdで示されるカウント期間が短くなる。その結果、本実施形態を適用しない場合、相対的にセトリングに要する時間（暗時信号セトリング期間spおよび受光信号セトリング期間sd）の割合が大きくなる。よって、参考文献Ａに示すような技術も併用する場合には、本実施形態の技術による効果は、さらに大きなものになる。
【０２５３】
［参考文献Ａ］  M.F. Snoeij, P. Donegan, A.J.P. Theuwissen, K.A.A. Makinwa and J.H. Huijsing, “A CMOS image sensor with a column-level multiple-ramp single-slope ADC,” Digest ISSCC, pp. 506-618, Feb. 2007.
【０２５４】
＜カラム信号処理：第２実施形態−共有単位の全列水平加算読出し＞
［第１例：２カラム共有＆モノクロ］
図１１は、カラム信号処理の第２実施形態（第１例）を説明する図である。第２実施形態は、全画素読出しではなく、水平方向へ共有単位で加算読出しを行なう点が第１実施形態と異なる。水平方向へ加算読出しを行なう点では後述の第３実施形態と似通っているが、全列について同じように、カラム共有を単位として水平方向に加算して読み出す点に特徴がある。この方式を共有単位の全列水平加算読出しと称する。
【０２５５】
ここで、第２実施形態（第１例）のカラムＡＤ変換部３００ＢＡは、固体撮像装置１がモノクロ撮像用である場合に、２カラム（２本の垂直信号線１９）に対して、１つのＡＤ変換部３０２ＢＡを共有する構成例である。また、信号処理としては、共有単位の全列水平加算読出しを行なう事例である。
【０２５６】
図１１は、第２実施形態（第１例）のカラムＡＤ変換部３００ＢＡの構成を、動作の理解がし易いように簡易的に示したものである。カラムＡＤ変換部３００ＢＡの計数処理部３５２ＢＡは、図示のように、２列（２ｎ−１列目、２ｎ列目）の垂直信号線１９に対して、カウンタ３５３と一時記憶部３５８が順に配置されている。そして、カラムごとに、計数処理部３５２ＢＡにてＣＤＳ処理を完結させるべく、カウンタ３５３は２列に対して１つを共有する構成であるが、２列の各々に対応して一時記憶部３５８（メモリ１，２）が設けられる構成となっている。図１１（１）では示さないが、図１１（２）に示すように、２つの垂直信号線１９の中から１つを選択する２入力セレクタ３１３（スイッチ）、コンパレータ３２２、カウンタ制御信号生成部３３２がカウンタ３５３の前段に設けられる。また、図示しないが、ラッチ３６２をカラムごとに備えることで、パイプライン水平転送に対応する構成例にすることもできる。
【０２５７】
全ての計数処理部３５２ＢＡは、第１実施形態（第１例）とは若干異なり、ここでは、共有単位の全列水平加算読出しのみに対応する構成として、書戻し制御部３５６を備えていない（図中に不要と記載）。また、ＡＤ変換処理後に相補データを水平転送ドライバ３５９に供給できればよく、書込み制御部３５４や一時記憶部３５８は第１実施形態（第１例）と同じである必要はないし、複数列についてのＰ相処理と複数列についてのＤ相処理と連続して行なうことができるので、書込み制御部３５４や一時記憶部３５８を設けない構成にすることもできる。ただし、実際には、第１実施形態（第１例）の全画素読出しにも対応できるようにしておくのが好ましく、計数処理部３５２ＢＡは第１実施形態（第１例）と同様の構成のものを使用するのがよい。
【０２５８】
つまり、第２実施形態（第１例）の計数処理部３５２ＢＡの構成自体は、第１実施形態（第１例）の計数処理部３５２ＡＡと同様とするのがよい。その場合の第２実施形態（第１例）の計数処理部３５２ＡＡの構成の詳細は図示しないが、たとえば、図３、図４Ａ〜図４Ｂに示した第１実施形態（第１例）の計数処理部３５２ＡＡと同様の構成のものであればよい。
【０２５９】
＊動作
図１１Ａは、２カラム共有構成である第２実施形態（第１例）のカラムＡＤ変換部３００ＢＡにおける共有単位の全列水平加算読出し（２カラム水平加算処理と称する）時のＡＤ変換とＣＤＳ処理の動作を説明する図である。図１１Ａ（１），図１１Ａ（２）は、信号の流れの概要を示す図である。図１１Ａ（３）は、動作手順の一例を示したフローチャートである。
【０２６０】
第２実施形態（第１例）は２カラム共有であり、水平方向の２画素分を加算するときのＡＤ変換とＣＤＳ処理の手順が示されている。第２実施形態（第１例）の殆どの動作は、全画素読出しを行なう第１実施形態（第１例）と同じである。全画素読出しを行なう第１実施形態（第１例）との相違は、２ｎ−１カラム目の処理結果に２ｎカラム目の処理結果を加算することに起因する。加算処理を行なうので、第１実施形態（第１例）のように、Ｐ相処理結果を一時的に一時記憶部３５８_1，３５８_2に退避させておきＤ相処理時にその退避データを読み出すという処理が不要になる点が大きく異なる。また、２ｎカラム目のＰ相処理時にカウンタのリセットを行なうという処理が不要になる点も異なる。
【０２６１】
２カラム水平加算処理のやり方としては、基本的には２つが考えられる。その違いは、２ｎ−１カラム目用の一時記憶部３５８_1と２ｎカラム目用の一時記憶部３５８_2の何れに水平２カラム分の加算結果を記憶させるかである。このとき、各ＡＤ変換部３０２ＢＡについて、何れを使用するかは本質的には自由である。
【０２６２】
たとえば、図１１Ａ（１）に示すように、ｎが奇数のＡＤ変換部３０２ＢＡ_o（３０２ＢＡ_1，３０２ＢＡ_3，…）は一時記憶部３５８_1に加算結果を記憶し、ｎが偶数のＡＤ変換部３０２ＢＡ_e（３０２ＢＡ_2，３０２ＢＡ_4，…）は一時記憶部３５８_2に加算結果を記憶するということが考えられる。一方、図１１Ａ（２）に示すように、全てのＡＤ変換部３０２ＢＡについて、一時記憶部３５８_1，３５８_2の内で加算結果を記憶する担当を統一することも考えられる（図では一時記憶部３５８_1側）。また、図示しないが、加算結果を記憶する担当をバラバラにすることも考えられる。
【０２６３】
図１１Ａ（３）を参照して、第２実施形態（第１例）の動作を説明する。
【０２６４】
先ず、第１実施形態と同様に、共有画素同時駆動方式を採り、画素ずらしの場合でも共有対象となる２列分の画素について同時に画素を垂直駆動することにする。たとえば、１／２カラムおよび２／２カラムの単位画素３（第１画素および第２画素）の各垂直選択用トランジスタ４０をオンして暗時信号を垂直信号線１９_2n-1 ，１９_2n に読み込む（Ｓ５００）。これにより、１／２カラムおよび２／２カラムの各単位画素３のリセットレベルＳrst が垂直信号線１９_2n-1 ，１９_2n に現われる。
【０２６５】
カウンタ３５３を初期化して（Ｓ５０２）、１／２カラムの暗時信号を２入力セレクタ３１３で選択してダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ５０４_1）。
【０２６６】
カウンタ３５３を初期化せずに、２／２カラムの暗時信号を２入力セレクタ３１３で選択して１／２カラムの暗時信号のＡＤ変換結果を開始点としてダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ５０４_2）。カウンタの内容としては１／２カラムと２／２カラムの各Ｐ相の分を合わせたＡＤ変換結果が得られる。
【０２６７】
次に、１／２カラムおよび２／２カラムの単位画素３（第１画素および第２画素）の各読出選択用トランジスタ３４（転送ゲート）をオンして受光信号を垂直信号線１９_2n-1 ，１９_2n に読み込む（Ｓ５１０）。これにより、１／２カラムおよび２／２カラムの各単位画素３の信号レベルＳsig  が垂直信号線１９_2n-1 ，１９_2n に現われる。
【０２６８】
カウンタ３５３を初期化せずに、１／２カラムの受光信号を２入力セレクタ３１３で選択して、１／２カラムと２／２カラムの各Ｐ相の分を合わせた暗時信号のＡＤ変換結果を開始点としてアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ５１４_1）。カウンタの内容としては１／２カラムと２／２カラムの各Ｐ相の分を合わせた分にさらに１／２カラムのＤ相の分を合わせたＡＤ変換結果が得られる。
【０２６９】
引き続き、カウンタ３５３を初期化せずに、２／２カラムの受光信号を２入力セレクタ３１３で選択して、１／２カラムと２／２カラムの各Ｐ相の分と１／２カラムのＤ相の分を合わせたＡＤ変換結果を開始点としてアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ５１４_2）。カウンタの内容としては１／２カラムと２／２カラムについてＣＤＳ処理されたＡＤ変換結果が得られるので、その計数結果を一時記憶部３５８_1，３５８_2の何れか一方（たとえば１／２カラム用の一時記憶部３５８_1）へ書き出す（Ｓ５１６）。
【０２７０】
第１実施形態から推測されるように、ここで示した処理順は一例であり、２カラム分のＰ相処理→２カラム分のＤ相処理となっている限り、他の順にすることができる。
【０２７１】
このように、第２実施形態（第１例）の仕組みによれば、共有対象の２カラムについて同時に垂直駆動を行なうようにした。これによって、共有対象の２カラムは、同時にセトリングが行なわれる。換言すると、１／２カラムの暗時信号セトリング期間sp_1と２／２カラムの暗時信号セトリング期間sp_2は同一タイミングとなり、１／２カラムの受光信号セトリング期間sd_1と２／２カラムの受光信号セトリング期間sd_2は同一タイミングとなる。したがって、論理的には、本実施形態を採用しない場合に対して、１カラムの「sp＋sd」の分だけ処理時間を短縮できる。
【０２７２】
本実施形態では、水平方向の２画素加算を行なうので、処理対象画素の暗時信号をＡＤ変換した後、その処理対象画素の受光信号をＡＤ変換するまでの期間、一時記憶部３５８に暗時信号のＡＤ変換結果を退避させることや退避データをカウンタ３５３に書き戻すことが不要である。処理の途中に初期化や一時記憶部３５８からの読み出しを行なわず、カウンタ３５３の内容を保持した状態で、２カラム分のＰ相処理とＤ相処理を継続する。これによって、共有対象の全画素についてＰ相処理を完結させてからＤ相処理を行なう場合でも、共有対象の全画素でセトリングを同時に行なうことができるようにし、また、共有単位での水平加算読出し時にＣＤＳ処理を可能にしている。
【０２７３】
このように、第２実施形態（第１例）の仕組みでは、カラムＡＤ変換部３００ＢＡにおいて、水平加算モード時に、水平方向の２カラム分を加算処理しておくことができる。このため、たとえば、感度を維持しつつ水平出力する情報量を半分に低減でき、フレームレートの向上や消費電力の低減を図ることができる。
【０２７４】
また、カラムＡＤ変換処理では、垂直方向の画素加算の仕組みが知られているが、その技術を適用して、たとえば、カラムＡＤ変換部３００ＢＡ内での２カラム垂直加算処理も併用すれば、水平・垂直の両方向における各２画素加算（全体としては４画素加算）を実現できるために、フレームレートのさらなる向上を図ることができる。なお、２カラム垂直加算処理も併用する場合は、２次元空間的にも（垂直方向も）加算中心が均等になるように、たとえば、一時記憶部３５８_1，３５８_2の内で加算結果を記憶する担当を２行単位で切り替えることが考えられる。
【０２７５】
［第２例：３カラム共有＆モノクロ］
図１２は、カラム信号処理の第２実施形態（第２例）を説明する図である。
【０２７６】
第２実施形態（第２例）のカラムＡＤ変換部３００ＢＢは、固体撮像装置１がモノクロ撮像用である場合に、３カラム（３本の垂直信号線１９）に対して、１つのＡＤ変換部３０２ＢＢを共有する構成例である。また、信号処理としては、共有単位の全列水平加算読出しを行なう事例である。
【０２７７】
図１２は、第２実施形態（第２例）のカラムＡＤ変換部３００ＢＢの構成を、動作の理解がし易いように簡易的に示したものである。カラムＡＤ変換部３００ＢＢの計数処理部３５２ＢＢは、図示のように、３列（３ｎ−２列目、３ｎ−１列目、３ｎ列目）の垂直信号線１９に対して、カウンタ３５３と一時記憶部３５８が順に配置されている。そして、カラムごとに、ＡＤ変換部３０２ＢＢにてＣＤＳ処理を完結させるべく、カウンタ３５３は３列に対して１つを共有する構成であるが、３列の各々に対応して一時記憶部３５８（メモリ１〜３）が設けられる構成となっている。図１２（１）では示さないが、図１２（２）に示すように、３つの垂直信号線１９の中から１つを選択する３入力セレクタ３１６、コンパレータ３２２、カウンタ制御信号生成部３３２がカウンタ３５３の前段に設けられる。また、図示しないが、ラッチ３６２をカラムごとに備えることで、パイプライン水平転送に対応する構成例にすることもできる。
【０２７８】
計数処理部３５２ＢＢは、第２実施形態（第１例）と同様に、書戻し制御部３５６を備えていないし（図中に不要と記載）、たとえば、書込み制御部３５４や一時記憶部３５８を設けない構成にすることもできる。ただし、実際には、第１実施形態（第２例）の全画素読出しにも対応できるようにしておくのが好ましく、計数処理部３５２ＢＢは第１実施形態（第２例）と同様の構成のものを使用するのがよい。
【０２７９】
つまり、第２実施形態（第２例）の計数処理部３５２ＢＢの構成自体は、第１実施形態（第２例）の計数処理部３５２ＡＢと同様とするのがよい。第２実施形態（第２例）のＡＤ変換部３０２ＢＢに使用される計数処理部３５２ＢＢの構成の詳細は図示しないが、たとえば、図８〜図８Ａに示した第１実施形態（第２例）の計数処理部３５２ＡＢと同様の構成のものであればよい。
【０２８０】
＊動作
図１２Ａは、３カラム共有構成である第２実施形態（第２例）のカラムＡＤ変換部３００ＢＢにおける共有単位の全列水平加算読出し（３カラム水平加算処理と称する）時のＡＤ変換とＣＤＳ処理の動作を説明する図である。図１２Ａは、動作手順の一例を示したフローチャートである。
【０２８１】
第２実施形態（第２例）は３カラム共有であり、水平方向の３画素分を加算するのときのＡＤ変換とＣＤＳ処理の手順が示されている。第２実施形態（第２例）の殆どの動作は、全画素読出しを行なう第１実施形態（第２例）と同じである。全画素読出しを行なう第１実施形態（第２例）との相違は、３ｎ−２カラム目の処理結果と３ｎ−１カラム目の処理結果と３ｎカラム目の処理結果を加算することに起因する。加算処理を行なうので、第１実施形態（第２例）のように、Ｐ相処理結果を一時的に一時記憶部３５８_1，３５８_2，３５８_3に退避させておきＤ相処理時にその退避データを読み出すという処理が不要になる点が大きく異なる。また、３ｎ−１カラム目や３ｎカラム目のＰ相処理時にカウンタのリセットを行なうという処理が不要になる点も異なる。
【０２８２】
３カラム水平加算処理のやり方としては、基本的には３つが考えられる。その違いは、３ｎ−２カラム目用の一時記憶部３５８_1と３ｎ−１カラム目用の一時記憶部３５８_1と３ｎカラム目用の一時記憶部３５８_3の何れに水平３カラム分の加算結果を記憶させるかである。このとき、各ＡＤ変換部３０２ＢＢについて、何れを使用するかは本質的には自由である。
【０２８３】
たとえば、図示しないが、ｎ＝３ｋ−２（ｋは１以上の正の整数）のＡＤ変換部３０２ＢＡ_ α（３０２ＢＡ_1，３０２ＢＡ_4，…）は一時記憶部３５８_1に加算結果を記憶し、ｎ＝３ｋ−１のＡＤ変換部３０２ＢＡ_ β（３０２ＢＡ_2，３０２ＢＡ_5，…）は一時記憶部３５８_2に加算結果を記憶し、ｎ＝３ｋのＡＤ変換部３０２ＢＡ_ γ（３０２ＢＡ_3，３０２ＢＡ_6，…）は一時記憶部３５８_3に加算結果を記憶するということが考えられる。加算結果を記憶する担当を順次シフトする態様である。一方、全てのＡＤ変換部３０２ＢＡについて、一時記憶部３５８_1，３５８_2，３５８_3の内で加算結果を記憶する担当を統一することも考えられる。また、加算結果を記憶する担当をバラバラにすることも考えられる。
【０２８４】
図１２Ａを参照して、第２実施形態（第２例）の動作を説明する。
【０２８５】
先ず、第１実施形態と同様に、共有画素同時駆動方式を採り、画素ずらしの場合でも共有対象となる３列分の画素について同時に画素を垂直駆動することにする。たとえば、１／３カラム、２／３カラム、３／３カラムの単位画素３の各垂直選択用トランジスタ４０をオンして暗時信号を各垂直信号線１９に読み込む（Ｓ６００）。これにより、１／３カラム、２／３カラム、３／３カラムの各単位画素３のリセットレベルＳrst が各垂直信号線１９に現われる。
【０２８６】
カウンタ３５３を初期化して（Ｓ６０２）、１／３カラムの暗時信号を３入力セレクタ３１６で選択してダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ６０４_1）。
【０２８７】
カウンタ３５３を初期化せずに、２／３カラムの暗時信号を３入力セレクタ３１６で選択して１／３カラムの暗時信号のＡＤ変換結果を開始点としてダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ６０４_2）。カウンタの内容としては１／３カラムと２／３カラムの各Ｐ相の分を合わせたＡＤ変換結果が得られる。
【０２８８】
さらに、カウンタ３５３を初期化せずに、３／３カラムの暗時信号を３入力セレクタ３１６で選択して１／３カラムと２／３カラムの各Ｐ相の分を合わせた暗時信号のＡＤ変換結果を開始点としてダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ６０４_3）。カウンタの内容としては共有対象の全カラムの各Ｐ相の分を合わせたＡＤ変換結果が得られる。
【０２８９】
次に、１／３カラム、２／３カラム、３／３カラムの単位画素３の各読出選択用トランジスタ３４（転送ゲート）をオンして受光信号を各垂直信号線１９に読み込む（Ｓ６１０）。これにより、１／３カラム、２／３カラム、３／３カラムの各単位画素３の信号レベルＳsig  が各垂直信号線１９に現われる。
【０２９０】
カウンタ３５３を初期化せずに、１／３カラムの受光信号を３入力セレクタ３１６で選択して、共有対象の全カラムの各Ｐ相の分を合わせた暗時信号のＡＤ変換結果を開始点としてアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ６１４_1）。カウンタの内容としては共有対象の全カラムの各Ｐ相の分にさらに１／３カラムのＤ相の分を合わせたＡＤ変換結果が得られる。
【０２９１】
引き続き、カウンタ３５３を初期化せずに、２／３カラムの受光信号を３入力セレクタ３１６で選択して、全カラムの各Ｐ相の分にさらに１／３カラムのＤ相の分を合わせたＡＤ変換結果を開始点としてアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ６１４_2）。カウンタの内容としては共有対象の全カラムの各Ｐ相の分にさらに１／３カラムと２／３カラムのＤ相の分を合わせたＡＤ変換結果が得られる。
【０２９２】
引き続き、カウンタ３５３を初期化せずに、３／３カラムの受光信号を３入力セレクタ３１６で選択して、全カラムの各Ｐ相の分にさらに１／３カラムと２／３カラムの各Ｄ相の分を合わせたＡＤ変換結果を開始点としてアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ６１４_3）。カウンタの内容としては共有対象の全カラムの各Ｐ相の分にさらに共有対象の全カラムの各Ｄ相の分となり、共有対象の全カラムについてＣＤＳ処理されたＡＤ変換結果が得られるので、その計数結果を一時記憶部３５８_1，３５８_2，３５８_3の何れか（たとえば１／３カラム用の一時記憶部３５８_1）へ書き出す（Ｓ６１６）。
【０２９３】
第１実施形態から推測されるように、ここで示した処理順は一例であり、３カラム分のＰ相処理→３カラム分のＤ相処理となっている限り、他の順にすることができる。
【０２９４】
このように、第２実施形態（第２例）の仕組みによれば、共有対象の３カラムについて同時に垂直駆動を行なうようにした。これによって、共有対象の３カラムは、同時にセトリングが行なわれる。換言すると、共有対象の３カラムの暗時信号セトリング期間sp_1，sp_2，sp_3は同一タイミングとなり、共有対象の３カラムの受光信号セトリング期間sd_1，sd_2，sd_3は同一タイミングとなる。したがって、論理的には、本実施形態を採用しない場合に対して、２カラムの「sp＋sd」の分だけ処理時間を短縮できる。
【０２９５】
本実施形態では、水平方向の３画素加算を行なうので、処理対象画素の暗時信号をＡＤ変換した後、その処理対象画素の受光信号をＡＤ変換するまでの期間、一時記憶部３５８に暗時信号のＡＤ変換結果を退避させることや退避データをカウンタ３５３に書き戻すことが不要である。処理の途中に初期化や一時記憶部３５８からの読み出しを行なわず、カウンタ３５３の内容を保持した状態で、３カラム分のＰ相処理とＤ相処理を継続する。これによって、共有対象の全画素についてＰ相処理を完結させてからＤ相処理を行なう場合でも、共有対象の全画素でセトリングを同時に行なうことができるようにし、また、共有単位での水平加算読出し時にＣＤＳ処理を可能にしている。
【０２９６】
このように、第２実施形態（第２例）の仕組みでは、カラムＡＤ変換部３００ＢＢにおいて、水平加算モード時に、水平方向の３カラム分を加算処理しておくことができる。このため、たとえば、感度を維持しつつ水平出力する情報量を１／３に低減でき、フレームレートの向上や消費電力の低減を図ることができる。その効果は第２実施形態（第１例）よりも高い。
【０２９７】
また、カラムＡＤ変換部３００ＢＢ内での３カラム垂直加算処理も併用すれば、水平・垂直の両方向における各３画素加算（全体としては９画素加算）を実現できるために、フレームレートのさらなる向上を図ることができる。その効果は第２実施形態（第１例）よりも高い。なお、３カラム垂直加算処理も併用する場合は、２次元空間的にも（垂直方向も）加算中心が均等になるように、たとえば、一時記憶部３５８_1，３５８_2，３５８_3の内で加算結果を記憶する担当を３行単位で切り替えることが考えられる。
【０２９８】
［第３例：Ｍカラム共有＆モノクロ］
図１３は、カラム信号処理の第２実施形態（第３例）を説明する図である。
【０２９９】
第２実施形態（第３例）のカラムＡＤ変換部３００ＢＣは、固体撮像装置１がモノクロ撮像用である場合に、Ｍカラム（Ｍ本の垂直信号線１９：Ｍは４以上の正の整数）に対して、１つのＡＤ変換部３０２ＢＣを共有する構成例である。つまり、第１例では２カラム共有、第２例では３カラム共有について説明したが、第３例は、その考え方を一般展開したものである。また、信号処理としては、共有単位の全列水平加算読出しを行なう事例である。
【０３００】
図１３は、第２実施形態（第３例）のカラムＡＤ変換部３００ＢＣの構成を、動作の理解がし易いように簡易的に示したものである。カラムＡＤ変換部３００ＢＣの計数処理部３５２ＢＣは、図示のように、Ｍ列（Ｍｎ−（Ｍ−１）列目、Ｍｎ−（Ｍ−２）列目、Ｍｎ−（Ｍ−３）列目、…、Ｍｎ−１列目、Ｍｎ列目：ｎは１以上の正の整数）の垂直信号線１９に対してカウンタ３５３と一時記憶部３５８が順に配置されている。そして、カラムごとに、計数処理部３５２ＢＣにてＣＤＳ処理を完結させるべく、カウンタ３５３はＭ列に対して１つを共有する構成であるが、一時記憶部３５８は、Ｍ列の各々に対応して設けられる構成となっている。図示しないが、Ｍ本の垂直信号線１９の中から１つを選択するＭ入力セレクタ３１７、コンパレータ３２２、カウンタ制御信号生成部３３２がカウンタ３５３の前段に設けられる。また、図示しないが、ラッチ３６２をカラムごとに備えることで、パイプライン水平転送に対応する構成例にすることもできる。
【０３０１】
計数処理部３５２ＢＣは、第２実施形態（第１例・第２例）と同様に、書戻し制御部３５６を備えていないし（図中に不要と記載）、たとえば、書込み制御部３５４や一時記憶部３５８を設けない構成にすることもできる。ただし、実際には、第１実施形態（第３例）の全画素読出しにも対応できるようにしておくのが好ましく、計数処理部３５２ＢＣは第１実施形態（第３例）と同様の構成のものを使用するのがよい。
【０３０２】
つまり、第２実施形態（第３例）の計数処理部３５２ＢＣの構成自体は、第１実施形態（第３例）の計数処理部３５２ＡＣと同様とするのがよい。第２実施形態（第３例）のＡＤ変換部３０２ＢＣに使用される計数処理部３５２ＢＣの回路ブロック図や詳細構成図としては、ＡＤ変換部３０２ＡＡをベースとして、一時記憶部３５８をＭ個設けるようにすればよい。
【０３０３】
＊動作
図１３Ａは、Ｍカラム共有構成である第２実施形態（第３例）のカラムＡＤ変換部３００ＢＣにおける共有単位の全列水平加算読出し（Ｍカラム水平加算処理と称する）時のＡＤ変換とＣＤＳ処理の動作を説明する図である。第２実施形態（第３例）はＭカラム共有であり、水平方向のＭ画素分を加算するときのＡＤ変換とＣＤＳ処理の手順が示されている。
【０３０４】
先ず、第１実施形態と同様に、共有画素同時駆動方式を採り、画素ずらしの場合でも共有対象となるＭ列分の画素について同時に画素を垂直駆動することにする。たとえば、１／Ｍカラム、２／Ｍカラム、…、Ｍ／Ｍカラムの単位画素３の各垂直選択用トランジスタ４０をオンして暗時信号を各垂直信号線１９に読み込む（Ｓ７００）。これにより、各カラムの各単位画素３のリセットレベルＳrst が各垂直信号線１９に現われる。
【０３０５】
カウンタ３５３を初期化して（Ｓ７０２）、１／Ｍカラムの暗時信号をＭ入力セレクタ３１７で選択してダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ７０４_1）。
【０３０６】
カウンタ３５３を初期化せずに、２／Ｍカラムの暗時信号をＭ入力セレクタ３１７で選択して１／Ｍカラムの暗時信号のＡＤ変換結果を開始点としてダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ７０４_2）。カウンタの内容としては１／Ｍカラムと２／Ｍカラムの各Ｐ相の分を合わせたＡＤ変換結果が得られる。
【０３０７】
以下同様にして、Ｍ／ＭカラムについてまでのＰ相処理を完結させる。たとえば、最後のＭ／Ｍカラムについては、カウンタ３５３を初期化せずに、Ｍ／Ｍカラムの暗時信号をＭ入力セレクタ３１７で選択してＭ／Ｍカラム以外の全カラムの各Ｐ相の分を合わせた暗時信号のＡＤ変換結果を開始点としてダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ７０４_M）。カウンタの内容としては共有対象の全カラムの各Ｐ相の分を合わせたＡＤ変換結果が得られる。
【０３０８】
次に、１／Ｍカラム、２／Ｍカラム、…、Ｍ／Ｍカラムの単位画素３の各読出選択用トランジスタ３４（転送ゲート）をオンして受光信号を各垂直信号線１９に読み込む（Ｓ７１０）。これにより、各カラムの各単位画素３の信号レベルＳsig  が各垂直信号線１９に現われる。
【０３０９】
カウンタ３５３を初期化せずに、１／Ｍカラムの受光信号をＭ入力セレクタ３１７で選択して、共有対象の全カラムの各Ｐ相の分を合わせた暗時信号のＡＤ変換結果を開始点としてアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ７１４_1）。カウンタの内容としては共有対象の全カラムの各Ｐ相の分にさらに１／ＭカラムのＤ相の分を合わせたＡＤ変換結果が得られる。
【０３１０】
引き続き、カウンタ３５３を初期化せずに、２／Ｍカラムの受光信号をＭ入力セレクタ３１７で選択して、全カラムの各Ｐ相の分にさらに１／ＭカラムのＤ相の分を合わせたＡＤ変換結果を開始点としてアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ７１４_2）。カウンタの内容としては共有対象の全カラムの各Ｐ相の分にさらに１／Ｍカラムと２／ＭカラムのＤ相の分を合わせたＡＤ変換結果が得られる。
【０３１１】
以下同様にして、Ｍ／ＭカラムについてまでのＤ相処理を完結させる。たとえば、最後のＭ／Ｍカラムについては、カウンタ３５３を初期化せずに、Ｍ／Ｍカラムの受光信号をＭ入力セレクタ３１７で選択して、全カラムの各Ｐ相の分にさらにＭ／Ｍカラムを除く各カラムの各Ｄ相の分を合わせたＡＤ変換結果を開始点としてアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ７１４_M）。カウンタの内容としては共有対象の全カラムの各Ｐ相の分にさらに共有対象の全カラムの各Ｄ相の分となり、共有対象の全カラムについてＣＤＳ処理されたＡＤ変換結果が得られるので、その計数結果を一時記憶部３５８_1，３５８_2，…，３５８_Mの何れか（たとえば１／Ｍカラム用の一時記憶部３５８_1）へ書き出す（Ｓ７１６）。
【０３１２】
第１実施形態から推測されるように、ここで示した処理順は一例であり、Ｍカラム分のＰ相処理→Ｍカラム分のＤ相処理となっている限り、他の順にすることができる。
【０３１３】
このように、第２実施形態（第３例）の仕組みによれば、共有対象のＭカラムについて同時に垂直駆動を行なうようにした。これによって、共有対象のＭカラムは、同時にセトリングが行なわれる。換言すると、共有対象のＭカラムの暗時信号セトリング期間sp_1，sp_2，…，sp_Mは同一タイミングとなり、共有対象のＭカラムの受光信号セトリング期間sd_1，sd_2，…，sd_Mは同一タイミングとなる。したがって、論理的には、本実施形態を採用しない場合に対して、Ｍ−１カラムの「sp＋sd」の分だけ処理時間を短縮できる。
【０３１４】
本実施形態では、水平方向のＭ画素加算を行なうので、処理対象画素の暗時信号をＡＤ変換した後、その処理対象画素の受光信号をＡＤ変換するまでの期間、一時記憶部３５８に暗時信号のＡＤ変換結果を退避させることや退避データをカウンタ３５３に書き戻すことが不要である。処理の途中に初期化や一時記憶部３５８からの読み出しを行なわず、カウンタ３５３の内容を保持した状態で、Ｍカラム分のＰ相処理とＤ相処理を継続する。これによって、共有対象の全画素についてＰ相処理を完結させてからＤ相処理を行なう場合でも、共有対象の全画素でセトリングを同時に行なうことができるようにし、また、共有単位での水平加算読出し時にＣＤＳ処理を可能にしている。
【０３１５】
第２実施形態（第３例）の仕組みでは、カラムＡＤ変換部３００ＢＣにおいて、水平加算モード時に、水平方向のＭカラム分を加算処理しておくことができる。このため、たとえば、感度を維持しつつ水平出力する情報量を１／Ｍに低減でき、フレームレートの向上や消費電力の低減を図ることができる。その効果は第２実施形態（第２例）よりも高い。
【０３１６】
また、カラムＡＤ変換部３００ＢＣ内でのＭカラム垂直加算処理も併用すれば、水平・垂直の両方向における各Ｍ画素加算（全体としてはＭ×Ｍ画素加算）を実現できるために、フレームレートのさらなる向上を図ることができる。その効果は第２実施形態（第２例）よりも高い。なお、Ｍカラム垂直加算処理も併用する場合は、２次元空間的にも（垂直方向も）加算中心が均等になるように、たとえば、一時記憶部３５８_1，３５８_2，…，３５８_Mの内で加算結果を記憶する担当をＭ行単位で切り替えることが考えられる。
【０３１７】
［第４例：２カラム共有＆カラー］
図１４は、カラム信号処理の第２実施形態（第４例）を説明する図である。
【０３１８】
第１実施形態（第４例）のカラムＡＤ変換部３００ＢＤは、固体撮像装置１がカラー撮像用である場合に、２カラム（２本の垂直信号線１９）に対して、１つのＡＤ変換部３０２ＢＤを共有する構成例である。また、信号処理としては、共有単位の全列水平加算読出しを行なう事例である。
【０３１９】
画素アレイ部１０における各電荷生成部の電磁波（本例では光）が入射される受光面には、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れかの色フィルタが設けられる。カラー撮像用に使用される色分離フィルタの色配列としては様々なものが知られているが、ここでは、代表的にベイヤー（Ｂａｙｅｒ）配列の基本形で説明する。
【０３２０】
図示した例は、ベイヤー配列の基本形のカラーフィルタを用いており、正方格子状に配された単位画素３がＲ（赤），Ｇ（緑），Ｂ（青）の３色カラーフィルタに対応するように、色分離フィルタの繰返単位が２×２画素で配されて画素アレイ部１０を構成している。行方向において、Ｒと隣接するＧをGr、Ｂと隣接するＧをGb、と記載する。
【０３２１】
奇数行奇数列には第１のカラー（赤；Ｒ）を感知するための第１のカラー画素を配し、奇数行偶数列には第２のカラー（緑；Gr）を感知するための第２のカラー画素を配する。さらに、偶数行奇数列には第３のカラー（緑；Gb）を感知するための第３のカラー画素を配し、偶数行偶数列には第４のカラー（青；Ｂ）を感知するための第４のカラー画素を配している。第２のカラー（緑；Gr）と第３のカラー（緑；Gb）は、何れもＧ色で同じである。これにより、第１実施形態（第４例）の固体撮像装置１ＡＤは、行ごとに異なったＲ／Gr、またはGb／Ｂの２色のカラー画素が市松模様状に配置されることで、画素アレイ部１０をカラー撮像対応にしている。このようなベイヤー配列の基本形のカラーフィルタの色配列は、行方向および列方向の何れについても、Ｒ／GrまたはGb／Ｂの２色が２つごとに繰り返される。
【０３２２】
ここで、このようなカラー撮像用のものに対して、カラムＡＤ変換部３００をカラム共有にする場合、モノクロ用の場合と同様に、単純に奇数列とその隣の偶数列を共有対象としたのでは、水平方向への画素加算を行なう場合に混色が問題となる。
【０３２３】
そこで、第２実施形態（第４例）では、カラー撮像用の場合に画素加算時の混色問題を避けるべく、同一色の単位画素３が共有対象となるようにする。具体的には、図１４に示すように、たとえば、Ｒ画素またはＧｂ画素が配置される最近傍の奇数列同士（２ｎ−１列目と２ｎ＋１列目）やＧｒ画素またはＢ画素が配置される最近傍の偶数列同士（２ｎ列目と２ｎ＋２列目）で共有するように垂直信号線１９と垂直線選択部３１０の２入力セレクタ３１３の間を配線する。２入力セレクタ３１３では、同じ色の単位画素３の２つが接続されたカラム（奇数列同士や偶数列同士）を選択することになる。
【０３２４】
第２実施形態（第４例）の仕組みでも、第２実施形態（第１例）と同様に、水平加算モード時に、水平方向の２カラム分を加算処理しておくことができ、感度を維持しつつ水平出力する情報量を半分に低減する、フレームレートの向上や消費電力の低減を図れる。２カラム垂直加算処理も併用すれば、水平・垂直の両方向における各２画素加算（全体としては４画素加算）を実現でき、フレームレートのさらなる向上を図ることができる。
【０３２５】
なお、加算結果を記憶する一時記憶部３５８を何れにするかは、第１例で説明したことから推測されるように、加算結果を記憶する担当を交互にする態様、バラバラにする態様、統一する態様がある。
【０３２６】
カラー撮像用の場合、本来はさらに、空間距離（空間位置）関係に関して、加算後の画素の色が、元の色分離フィルタの配置態様と同じ状態になるようにすることが望まれる。つまり、最終画像の代表座標点の色と元のフィルタ配列の色が同じになるようにする。ただし、少なくともベイヤー配列の基本形の場合、２カラム共有では、このことが担保されない。このことは、本来は好ましいことではない。
【０３２７】
たとえば、１列目のＲ画素と３列目のＲ画素の画素信号電圧がＡＤ変換部３０２_1のカウンタ３５３などで処理されることでデジタルデータに変換され、その加算結果がＡＤ変換部３０２_1の一時記憶部３５８_1に記憶される。２列目のＧｒ画素と４列目のＧｒ画素の画素信号電圧がＡＤ変換部３０２_2のカウンタ３５３などで処理されることでデジタルデータに変換され、その加算結果がＡＤ変換部３０２_2の一時記憶部３５８_1に記憶される。以下同様にして、同一行に属する同色の画素について水平方向に２画素加算が行なわれ、その加算結果が一時記憶部３５８_1に記憶される。
【０３２８】
図からも分かるように、加算後の画素中心の空間位置が２画素間隔で均等である。しかしながら、ベイヤー配列において、２カラム共有時に加算中心を一定間隔にすると最終画像の代表座標点の色と元の色が同じにならない。
【０３２９】
なお、同一色の２つの単位画素３が共有対象となるように配線すると、図示のように、垂直信号線１９と２入力セレクタ３１３の間の配線の一部には、交差するものが発生する。配線を交差させるには、典型的には、対象となる垂直信号線１９は、ビア（Via Hole）を介して別の配線層を経由させることが必要となる。そのために、垂直信号線１９が交差する一部の垂直信号線１９のみにビアを配置すると、パターン依存性が出る可能性があるため、ビアが必要ない垂直信号線１９にも意図的にビアを配置するなどの工夫が必要になる可能性がある。
【０３３０】
［第５例：３カラム共有＆カラー］
図１５は、カラム信号処理の第２実施形態（第５例）を説明する図である。
【０３３１】
第１実施形態（第５例）のカラムＡＤ変換部３００ＢＥは、固体撮像装置１がカラー撮像用である場合に、３カラム（３本の垂直信号線１９）に対して、１つのＡＤ変換部３０２ＢＥを共有する構成例である。また、信号処理としては、共有単位の全列水平加算読出しを行なう事例である。
【０３３２】
カラー撮像用に使用される色分離フィルタの色配列としては、第２実施形態（第４例）と同様に、ベイヤー配列の基本形で説明する。第４例と同様に、カラー撮像用の場合に画素加算時の混色問題を避けるべく、同一色の単位画素３が共有対象となるようにする。
【０３３３】
具体的には、図１５に示すように、たとえば、Ｒ画素またはＧｂ画素が配置される最近傍の奇数列同士（２ｎ−３列目と２ｎ−１列目と２ｎ＋１列目）やＧｒ画素またはＢ画素が配置される最近傍の偶数列同士（２ｎ−２列目と２ｎ列目と２ｎ＋２列目）で共有するように垂直信号線１９と垂直線選択部３１０の３入力セレクタ３１６の間を配線する。３入力セレクタ３１６では、同じ色の単位画素３の３つが接続されたカラム（３つの奇数列同士や３つの偶数列同士）を選択することになる。
【０３３４】
第２実施形態（第５例）の仕組みでも、第２実施形態（第２例）と同様に、水平加算モード時に、水平方向の３カラム分を加算処理しておくことができ、感度を維持しつつ水平出力する情報量を半分に低減する、フレームレートの向上や消費電力の低減を図れる。３カラム垂直加算処理も併用すれば、水平・垂直の両方向における各３画素加算（全体としては９画素加算）を実現でき、フレームレートのさらなる向上を図ることができる。
【０３３５】
なお、加算結果を記憶する一時記憶部３５８を何れにするかは、第２例で説明したことから推測されるように、加算結果を記憶する担当を順次シフトする態様、バラバラにする態様、統一する態様がある。ここでは、一時記憶部３５８_1，３５８_2，３５８_3の内で加算結果を記憶する担当を統一することで、加算後の画素中心の空間位置が均等になるようにする。
【０３３６】
また、カラー撮像用の場合、さらに、空間距離（空間位置）関係に関して、最終画像の代表座標点の色と元のフィルタ配列の色が同じになるようにする。少なくともベイヤー配列の基本形の場合、３カラム共有では、このことが担保される。
【０３３７】
たとえば、２列目のＧｂ画素と４列目のＧｂ画素と６列目のＧｂ画素の画素信号電圧がＡＤ変換部３０２_2のカウンタ３５３などで処理されることでデジタルデータに変換され、その加算結果がＡＤ変換部３０２_2の一時記憶部３５８_1に記憶される。５列目のＲ画素と７列目のＲ画素と９列目のＲ画素の画素信号電圧がＡＤ変換部３０２_3のカウンタ３５３などで処理されることでデジタルデータに変換され、その加算結果がＡＤ変換部３０２_3の一時記憶部３５８_1に記憶される。以下同様にして、同一行に属する同色の画素について水平方向に３画素加算が行なわれ、その加算結果が一時記憶部３５８_1に記憶される。
【０３３８】
図からも分かるように、加算後の画素中心の空間位置が３画素間隔で均等になり、加えて、ベイヤー配列において、３カラム共有時に加算中心を一定間隔にすると、最終画像の代表座標点の色と元の色が同じになる。
【０３３９】
なお、同一色の３つの単位画素３が共有対象となるように配線すると、図示のように、垂直信号線１９と３入力セレクタ３１６の間の配線の一部には、交差するものが発生するので、第４例と同様の対処を行なう。
【０３４０】
なお、第４例と第５例では、正方格子状に配された単位画素３に対して、Ｒ，Ｇ，Ｂの３色成分をベイヤー配列の基本形に従って配列していたが、フィルタ色やその配列順はベイヤー配列の基本形に限定されない。たとえば、ベイヤー配列の改良形にすることもできるし、補色フィルタあるいはその他のフィルタ色を用いることができる。たとえば、ベイヤー配列における２つのＧ画素の内の一方をＷ（白）画素（色フィルタなしと等価）にしＷ画素を輝度信号として用いることで高感度を達成することが考えられる。
【０３４１】
また、補色フィルタ（シアン（Cy），マゼンタ（Mg），イエロ（Ye））をベイヤー配列にしてもよい。一般的に、原色系は補色系に比べて色再現性がよく、補色系はカラーフィルタの光透過率が高いことから感度の点で有利となる。つまり、補色系の色フィルタは原色系の色フィルタよりも感度が高いので、可視領域の透過光が３原色の各々の補色である補色系の色フィルタを使用することで撮像装置の感度を高めることができる。逆に、原色系の色フィルタを用いることで、差分処理を行なわなくても原色の色信号を取得でき信号処理が簡易になる利点がある。映像の再生時には、原色系あるいは補色系のカラーフィルタを用いて得られた色信号（たとえばＲ，Ｇ，Ｂの原色信号）に対して信号処理が行なわれ、輝度信号および色差信号が合成される。
【０３４２】
また、ベイヤー配列における２つのＧ画素の内の一方をＥ（エメラルド）画素にし、４色カラーフィルタに対応した信号処理とすることが考えられる。色信号処理についての詳細な説明は割愛するが、この４色カラーフィルタに対応して、４色で撮影された各色の映像信号から、人間の目に近いＲＧＢの３色を作り出すためのマトリックス演算を行なう画像処理プロセッサを設ける。この画像処理プロセッサは、たとえばデジタル演算部２９に設けてもよいし、デバイス外部のデジタル処理部に設けてもよい。赤，緑，青のフィルタに加えてエメラルドのフィルタを搭載すれば、３色カラーフィルタよりも色再現の差を低減させることができ、青緑色や赤色の再現性が向上する。
【０３４３】
これらの各種の変形態様においても、カラム共有にして、かつ共有単位の全列水平加算読出しを行なう場合は、前述のように、同一色の単位画素３が共有対象となるようにする。これによって、第２実施形態の第４例や第５例で述べたと同様の効果を享受できる。
【０３４４】
以上説明したように、第１実施形態の各例や、第２実施形態の各例では、先ず、カラム共有の対象となる複数の単位画素３について、同時に画素駆動を行なうようにする。これによって、共有対象の全カラム（全単位画素３）の同時のセトリングができる。そして、共有対象の複数の単位画素３についてのカラムＡＤ変換処理時には、共有対象分のＰ相処理を全て終わらしてから、Ｄ相の処理を開始する。これらによって、特に、毎回、Ｐ相処理からＤ相処理に移行する際に画素信号電圧Ｖｘが静定するまでＤ相処理の開始を待たなければ無かった問題を解消できるようになった。その結果として、本実施形態を適用しない場合よりも高速にＡＤ変換の処理を行なうことができ、フレームレートが改善するようになった。
【０３４５】
また、共有対象分のＰ相処理を全て終わらしてからＤ相の処理を開始する場合でも、各列のＰ相処理結果を一時記憶部３５８に退避させ、対応する列のＤ相処理開始時にカウンタ３５３に書き戻すことで、全カラム読出し時にもＣＤＳ処理をカラム内で行なえる。
【０３４６】
また、共有対象の全カラムを同時に駆動して、共有対象分のＰ相処理を全て終わらしてからＤ相の処理を開始するようにしても、全画素読出しだけでなく、水平方向の画素加算処理も行なうことができる。しかも、加算結果として得られる値をＣＤＳ処理が完結されたものとすることができる。加えて、水平方向の画素加算処理を行なう場合には、Ｐ相処理結果を一時記憶部３５８に退避させ、対応する列のＤ相処理開始時にカウンタ３５３に書き戻すという処理が不要であり、水平レートの処理時間が全画素読出し時よりも短縮される。
【０３４７】
＜カラム信号処理：第３実施形態−共有単位分の水平加算読出し＞
［第１例：２カラム共有＆水平３画素加算＆モノクロ］
図１６は、カラム信号処理の第３実施形態（第１例）を説明する図である。
【０３４８】
図１６Ａは、２カラム共有構成である第３実施形態（第１例）のカラムＡＤ変換部３００ＣＡにおける共有単位分の水平加算読出し（２カラム共有＆水平３画素加算処理と称する）時のＡＤ変換とＣＤＳ処理の動作を説明する図である。図１６（１）には、信号の流れの概要が示されており、この図１６Ａは、その動作手順の一例を示したフローチャートである。
【０３４９】
第３実施形態は、全画素読出しではなく、水平方向へ共有単位で加算読出しを行なう点が第１実施形態と異なる。水平方向へ加算読出しを行なう点では前述の第２実施形態と似通っているが、全列について同じように、カラム共有を単位として水平方向に加算して読み出すのではなく、カラム共有を単位とした水平方向の画素加算が可能なもののみカラム内で水平方向への画素加算を行ない、不可なものはカラム外で加算することで対処する点に特徴がある。この方式を共有単位分の水平加算読出しと称する。
【０３５０】
ここで、第３実施形態（第１例）のカラムＡＤ変換部３００ＣＡは、固体撮像装置１がモノクロ撮像用である場合に、２カラム（２本の垂直信号線１９）に対して、１つのＡＤ変換部３０２ＣＡを共有する構成例である。また、信号処理としては、水平方向に３画素分の画素加算を行なう事例である。この場合、共有単位（２カラム）と水平方向の画素加算（３カラム分の加算）との間にカラム数の相違があるので、第２実施形態のように、全列について同じように、カラム共有を単位として水平方向に加算して読み出すということはできない。この問題に対処するのが共有単位分の水平加算読出しの仕組みである。
【０３５１】
図１６（１）は、第３実施形態（第１例）のカラムＡＤ変換部３００ＣＡの構成を、動作の理解がし易いように簡易的に示したものである。ＡＤ変換部３０２ＣＡに使用される計数処理部３５２ＣＡは、その構成自体は、水平画素加算を行なわない第１実施形態（第１例）と同じ部分と、水平画素加算を行なう第２実施形態（第１例）と同じ部分が混在したようになっている。
【０３５２】
ただし、実際には、第１実施形態（第１例）の全画素読出しや第２実施形態（第１例）の共有単位の全列水平加算読出しにも対応できるようにしておくのが好ましく、実態としては、全ての計数処理部３５２ＣＡは第１実施形態（第１例）と同様の構成のものを使用するのがよい。
【０３５３】
なお、第３実施形態で適用される水平画素加算に対応した計数処理部３５２ＣＡの構成は、第１実施形態や第２実施形態で使用したようなものに限定されない。いわゆる加算器や加減算器とその結果を基準クロック周期で保持するデータ保持部（ラッチ）を使用して巡回型に構成し、各回の変化値を一定の割合（ここでは１または２）にするように構成してもよい。
【０３５４】
たとえば、図１６（２）は、加算器５２２とラッチ５２４を使用して、１クロック当たりΔづつ変化させるように構成している。１クロック当たりΔずつ変化するのでΔ倍カウントが実現される。１クロック当たりの変化幅Δを幾つにするかを変化幅制御部５１０で特定する。各垂直信号線１９の電位を参照信号SLP_ADC と比較するコンパレータ３２２を各カラムに備え、その後段に変化幅制御部５１０が配置されている。参照信号SLP_ADC の方が画素信号電圧Ｖｘよりも電位が高いときにはコンパレータ３２２の出力がＨであるとする。
【０３５５】
変化幅制御部５１０は、セレクタ５１２と変化幅判定部５１４を有する。セレクタ５１２は、水平画素加算をするのかしないのかに応じて、コンパレータ３２２の各出力を切り替える。変化幅判定部５１４は、セレクタ５１２を介して入力される各コンパレータ３２２の比較結果を元に変化幅Δを制御する。
【０３５６】
具体的には、水平画素加算をしない通常モード時には、共有対象のＭカラムの各比較出力を順番に変化幅判定部５１４に渡す。この場合、変化幅判定部５１４は、変化幅Δを「１」に設定する。共有対象のＭ本の垂直信号線１９のそれぞれについて変化幅Δ＝１で計数処理を行なうことになる。
【０３５７】
一方、水平画素加算モード時には、セレクタ５１２は、共有対象のＭカラムの各比較出力を全て変化幅判定部５１４に同時に渡す。変化幅判定部５１４は、共有対象の各カラムについての各比較結果を元にして、全比較結果がＨのときはΔ＝ＭとすることでＭ倍カウント、組合せを問わずＭ−１カラム分の比較結果がＨのときはΔ＝Ｍ−１とすることで「Ｍ−１」倍カウント、組合せを問わずＭ−２カラム分の比較結果がＨのときはΔ＝Ｍ−２とすることで「Ｍ−２」倍カウント、…、組合せを問わず２カラム分の比較結果がＨのときはΔ＝２とすることで２倍カウント、そして、カラムを問わず何れか１カラムのみの比較結果がＨのときはΔ＝１とすることで１倍カウント、全比較結果がＬのときはΔ＝０とすることでカウントを停止する。
【０３５８】
つまり、Ｍカラムの各比較結果の内でＨとなっている数がＸの期間はＸ倍で計数動作をする。これによって、図１６（３）に示すことから理解されるように、計数処理が完了したときには、共有対象のＭカラム分の加算結果が得られる。
【０３５９】
これは、次のことから成立する事項である。図示のように、最初の比較出力が反転（この例ではＬに変化：以下同様）するまで画素信号電圧ＶｘをＶ１、その後に次の比較出力が反転するまで画素信号電圧ＶｘのＶ１との差電圧をＶ２、…、その後に残りの２つの比較出力が反転するまでの差電圧をＶｍ−１、その後に残りの１つの比較出力が反転するまでの画素信号電圧Ｖｍ−１との差電圧をＶｍとする。この場合、共有対象のＭカラム分の加算結果を得るには、Ｖｘ_1，Ｖｘ_2，…，Ｖｘ_m-1，Ｖｘ_mのＡＤ変換結果を加算することになり、このことは図より、「Ｍ×Ｄ１＋（Ｍ−１）×Ｄ２＋…＋２×Ｄｍ−１＋Ｄｍ」なる演算と等価である。
【０３６０】
また、カラム内でのＣＤＳ処理に対応するべく、ラッチ５２４の出力を加算器５２２へ巡回させる経路と、加算器５２２の出力をラッチ５２４のデータ入力端に供給する経路のそれぞれに反転／非反転を切り替えるモード切替部５３０，５３２を設けている。モード切替部５３０，５３２の機能は、カウントモード切替部４３０と同様のもので、カウントアップするときは非反転、カウントダウンするときは反転にする。因みに、ラッチ５２４とモード切替部５３０，５３２はビット数分が設けられる。
【０３６１】
なお、図１６（２），（３）に示している機能をカウンタと加算制御部で実現する仕組みを本出願人は特願２００８−２６０３０２で提案しており、それも第３実施形態での計数処理部３５２として使用できる。特願２００８−２６０３０２における加算制御部の機能は、基本的には、現在値と変化幅Δに基づき、現在値に対して変化幅Δの分だけ変化させた演算値と現在値との関係から、値を変化させる必要のある桁を特定し、その桁に対して変化指示を出すものである。因みに、特願２００８−２６０３０２では、各桁のカウンタの基本動作が、図４Ｃ（１）に示すように、その基本動作はアップカウントをするように構成されていることを前提として記載されている。
【０３６２】
ここで、２カラム共有時の水平２画素加算では、変化幅の最大値は２となることから２倍カウントまで対処すればよい。さらに、現在値の最下位桁が「０」，「１」の何れであっても２桁目を変化させることで２倍カウントに対処できることから、特願２００８−２６０３０２では、２桁目のクロック入力端に１クロックずつ変化指示を出すようにしている。そして、１桁目のクロック入力端に１クロックずつ変化指示を出すことで１倍カウントに対処するようにしている。
【０３６３】
これに対して、３カラム共有時の水平３画素加算では、変化幅の最大値は３となることから３倍カウントまで対処する必要がある。また、１〜３倍カウントの何れでも、１桁目〜３桁目は、１桁目と２桁目の現在値によって変化させる必要が生じる桁が異なることから、特願２００８−２６０３０２では、１桁目と２桁目の現在値と変化幅Δとの関係から現在値に対して変化幅Δの分だけ変化させた演算値とするために、現在値に対して変化させるべき１桁目〜３桁目を特定するためのデコード処理を行なうようにしている（同文献の表１０参照）。
【０３６４】
各桁のカウンタの基本動作が図４Ｃ（２）に示すようにダウンカウントをするように構成されている場合には、それに対処したデコード処理を行なうことになるし、カラム共有数（つまり水平画素加算数）が４以上になる場合には、監視すべき現在値の桁や、その現在値と変化幅Δとの関係から現在値に対して変化させるべき桁の関係も、それに対処して変更を要する。その場合でも、現在値と変化幅Δに基づき、現在値に対して変化幅Δの分だけ変化させた演算値と現在値との関係から、値を変化させる必要のある桁を特定し、その桁に対して変化指示を出す構成である限り、どのような仕組みを採ってもよい。
【０３６５】
次に、カラムＡＤ変換部３００ＣＡのＡＤ変換部３０２ＣＡが２カラム共有の構成である場合に、水平３画素加算を行なう仕組みについて説明する。ＡＤ変換部３０２ＣＡが２カラム共有の構成である場合に、水平３画素加算をするため、水平方向に６カラムを単位として処理をする。６カラムは、２カラム共有の「２」と、水平３画素加算の「３」の最小公倍数から求められたものである。そして、６カラムの範囲内でカラム共有を単位として水平方向に加算できる部分については計数処理部３５２ＣＡで加算処理をして水平転送を行ない、カラム共有を単位として水平方向に加算できない部分については加算せずにカラムごとの計数結果を水平転送する。その後に、カラム外で補充の加算処理を行なう。
【０３６６】
本例の場合、共有カラム数（＝２）に対して水平画素加算数（＝３）の方が大きいので、処理単位（本例では６カラム）において、処理単位／水平画素加算数のグループ（本例では６／３＝２グループ）に分け、グループ内（水平画素加算数内）で、共有カラム数と適合する部分については第２実施形態（第１例）により水平画素加算を行ない、共有カラム数と適合しない残りの部分（１カラム分）は第１実施形態（第１例）により全画素読出しにより個別に読み出す。
【０３６７】
たとえば、図１６中に、６カラム内での各垂直信号線１９に対する参照符号を、左から_1，_2，_3，_4，_5，_6として説明する。それぞれのＡＤ変換結果のデータは、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆであるとする。垂直信号線１９_1，１９_2の２カラムに対して計数処理部３５２_1が共有され、垂直信号線１９_3，１９_4の２カラムに対して計数処理部３５２_3が共有され、垂直信号線１９_5，１９_6の２カラムに対して計数処理部３５２_3が共有されている。
【０３６８】
図から分かるように、このような構成のときに、垂直信号線１９_1，１９_2，１９_3についての水平３画素加算と垂直信号線１９_4，１９_5，１９_6についての水平３画素加算というように、水平３画素加算を行なおうとすると、計数処理部３５２ＣＡ（計数処理部３５２_1，３５０_2，３５０_3）の何れもがそれには対処できない。ただし、計数処理部３５２_1は、垂直信号線１９_1，１９_2，１９_3についての水平３画素加算（Ａ＋Ｂ＋Ｃ）における垂直信号線１９_1，１９_2分の加算（Ａ＋Ｂ）は可能である。計数処理部３５２_3は、垂直信号線１９_4，１９_5，１９_6についての水平３画素加算（Ｄ＋Ｅ＋Ｆ）における垂直信号線１９_5，１９_6分の加算（Ｅ＋Ｆ）は可能である。
【０３６９】
そこで、６カラムを単位として、計数処理部３５２_1，３５２_3は、第２実施形態（第１例）を適用してカラム共有を単位として水平方向に加算して読み出し、計数処理部３５２_2は、第１実施形態（第１例）を適用して全画素読出しを行なう。つまり、水平３画素加算時において、６カラムを単位として、垂直信号線１９_1，１９_2についてはカラム内で画素加算（Ａ＋Ｂ）を行ない、垂直信号線１９_5，１９_6についてもカラム内で画素加算（Ｅ＋Ｆ）を行なうが、垂直信号線１９_3，１９_4についてはカラム内で画素加算を行なわない（Ｃ，Ｄを各別に水平転送する）。カラム内で画素加算を行なわない部分は、カラム外のデジタル演算部２９で加算処理を行なう。
【０３７０】
具体的には、先ず、６カラムの各単位画素３の垂直選択用トランジスタ４０をオンして暗時信号を各垂直信号線１９に読み込む（Ｓ８００）。計数部３５０_1，３５０_2，３５０_3の各カウンタ３５３を初期化して（Ｓ８０２_1）、１／２カラム（Ａ，Ｃ，Ｅ）の各暗時信号を２入力セレクタ３１３で選択してダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ８０４_1）。Ｃに関しては加算対象とならないので、計数部３５０_2については、その計数結果を一時記憶部３５８_1へ待避させるとともに（Ｓ８０６_1）、カウンタ３５３を処理化する（Ｓ８０２_2）。
【０３７１】
次に、２／２カラム（Ｂ，Ｄ，Ｆ）の暗時信号を２入力セレクタ３１３で選択してダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ８０４_2）。Ｄに関しては加算対象とならないので、計数部３５０_2については、その計数結果を一時記憶部３５８_2へ待避させるとともに（Ｓ８０６_2）、カウンタ３５３を処理化する（Ｓ８０２_2）。
【０３７２】
次に、全てのカラムの単位画素３の各読出選択用トランジスタ３４（転送ゲート）をオンして受光信号を各垂直信号線１９に読み込む（Ｓ８１０）。これにより、全てのカラムの各単位画素３の信号レベルＳsig  が各垂直信号線１９に現われる。
【０３７３】
計数部３５０_2は、Ｃに関しての暗時信号のＡＤ変換結果を一時記憶部３５８_1に退避させているのでそれをカウンタ３５３に読み込む（Ｓ８１２_1）。１／２カラム（Ａ，Ｃ，Ｅ）の各受光信号を２入力セレクタ３１３で選択してアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ８１４_1）。Ｃに関しては加算対象とならないので、計数部３５０_2については、その計数結果を一時記憶部３５８_1へ書き出す（Ｓ８１６_1）。
【０３７４】
計数部３５０_2は、Ｄに関しての暗時信号のＡＤ変換結果を一時記憶部３５８_2に退避させているのでそれをカウンタ３５３に読み込む（Ｓ８１２_2）。２／２カラム（Ｂ，Ｄ，Ｆ）の各受光信号を２入力セレクタ３１３で選択してアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ８１４_2）。計数部３５０_1，３５０_3は、その計数結果を一時記憶部３５８_1へ書き出し、計数部３５０_2は、その計数結果を一時記憶部３５８_2へ書き出す（Ｓ８１６_2）。
【０３７５】
そして、それらを水平転送後に、カラム外のデジタル演算部２９は、ＣＤＳ処理と加算処理が済んでいるＡＤ変換結果（Ａ＋Ｂ）とＣＤＳ処理済みのＡＤ変換結果（Ｃ）を加算し、また、ＣＤＳ処理と加算処理が済んでいるＡＤ変換結果（Ｅ＋Ｆ）とＣＤＳ処理済みのＡＤ変換結果（Ｄ）を加算する（Ｓ８１８）。
【０３７６】
つまり、計数処理部３５２_1は垂直信号線１９_1，１９_2についての水平２画素加算を行ない加算結果（Ａ＋Ｂ）を水平転送し、計数処理部３５２_3は垂直信号線１９_5，１９_6についての水平２画素加算を行ない加算結果（Ｅ＋Ｆ）を水平転送する。計数処理部３５２_2は垂直信号線１９_3，１９_4のそれぞれのＡＤ変換結果（Ｃ，Ｄ）を各別に水平転送する。
【０３７７】
そして、カラムＡＤ変換部３００外のデジタル演算部２９は、垂直信号線１９_1，１９_2についての水平２画素加算結果（カラム内で加算済みのＡ＋Ｂ）と垂直信号線１９_3のデータＣを加算して、垂直信号線１９_1，１９_2，１９_3についての水平３画素加算（Ａ＋Ｂ＋Ｃ）を行なう。また、デジタル演算部２９は、垂直信号線１９_5，１９_6についての水平２画素加算結果（カラム内で加算済みのＥ＋Ｆ）と垂直信号線１９_4のデータＤを加算して、垂直信号線１９_4，１９_5，１９_6についての水平３画素加算（Ｄ＋Ｅ＋Ｆ）を行なう。
【０３７８】
第３実施形態（第１例）の仕組みとすることで、２カラム共有の構成のときに、水平３画素加算を行なう場合、ＡＤ変換処理やＣＤＳ処理の時間を増やさずに、全画素を転送する場合に対して水平転送の情報量を２／３に削減でき、水平転送の時間と水平転送時の消費電力を削減することができる。
【０３７９】
［第２例：３カラム共有＆水平２画素加算＆モノクロ］
図１７は、カラム信号処理の第３実施形態（第２例）を説明する図である。図１７Ａは、３カラム共有構成である第３実施形態（第２例）のカラムＡＤ変換部３００ＣＢにおける共有単位分の水平加算読出し（３カラム共有＆水平２画素加算処理と称する）時のＡＤ変換とＣＤＳ処理の動作を説明する図である。図１７には、信号の流れの概要が示されており、この図１７Ａは、その動作手順の一例を示したフローチャートである。
【０３８０】
第３実施形態（第１例）のカラムＡＤ変換部３００ＣＢは、固体撮像装置１がモノクロ撮像用である場合に、３カラム（３本の垂直信号線１９）に対して、１つのＡＤ変換部３０２ＣＢを共有する構成例である。また、信号処理としては、水平方向に２画素分の画素加算を行なう事例である。この場合、共有単位（３カラム）と水平方向の画素加算（２カラム分の加算）との間にカラム数の相違があるので、第２実施形態のように、全列について同じように、カラム共有を単位として水平方向に加算して読み出すということはできない。この問題に対処するのが共有単位分の水平加算読出しの仕組みである。
【０３８１】
図１７は、第３実施形態（第２例）のカラムＡＤ変換部３００ＣＢの構成を、動作の理解がし易いように簡易的に示したものである。ＡＤ変換部３０２ＣＢに使用される計数処理部３５２ＣＢは、その構成自体は、水平画素加算を行なわない第１実施形態（第２例）と同じ部分と、水平画素加算を行なう第２実施形態（第２例）と同じ部分が混在したようになっている。
【０３８２】
ただし、実際には、第１実施形態（第２例）の全画素読出しや第２実施形態（第２例）の共有単位の全列水平加算読出しにも対応できるようにしておくのが好ましく、実態としては、全ての計数処理部３５２ＣＢは第１実施形態（第２例）と同様の構成のものを使用するのがよい。計数処理部３５ＣＢは、図１７の構成に限らず、図１６（２）や特願２００８−２６０３０２で提案している構成を採ることもできる。
【０３８３】
カラムＡＤ変換部３００ＣＢのＡＤ変換部３０２ＣＢが３カラム共有の構成である場合に、水平２画素加算をするために、水平方向に６カラムを単位として処理をする。６カラムは、３カラム共有の「３」と、水平２画素加算の「２」の最小公倍数から求められたものである。そして、６カラムの範囲内でカラム共有を単位として水平方向に加算できる部分については計数処理部３５２ＣＢで加算処理をして水平転送を行ない、カラム共有を単位として水平方向に加算できない部分については加算せずにカラムごとの計数結果を水平転送する。その後に、カラム外で補充の加算処理を行なう。
【０３８４】
本例の場合、共有カラム数（＝３）に対して水平画素加算数（＝２）の方が小さいので、処理単位（本例では６カラム）において、処理単位／共有カラム数のグループ（本例では６／３＝２グループ）に分け、グループ内（共有カラム数内）で、水平画素加算数と適合する部分についてまで第２実施形態（第２例）により水平画素加算を行ない、加算が不要な残りの部分（１カラム分）は第１実施形態（第１例）により全画素読出しにより個別に読み出す。
【０３８５】
たとえば、図１７中に、６カラム内での各垂直信号線１９に対する参照符号を、左から_1，_2，_3，_4，_5，_6として説明する。それぞれのＡＤ変換結果のデータは、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆであるとする。垂直信号線１９_1，１９_2，１９_3の３カラムに対して計数処理部３５２_1が共有され、垂直信号線１９_4，１９_5，１９_6の３カラムに対して計数処理部３５２_2が共有されている。
【０３８６】
図から分かるように、このような構成のときに、垂直信号線１９_1，１９_2についての水平２画素加算と垂直信号線１９_3，１９_4についての水平２画素加算と垂直信号線１９_5，１９_6についての水平２画素加算というように、水平２画素加算を行なおうとすると、計数処理部３５２_1，３５０_2の何れもがそれには対処できない。ただし、計数処理部３５２_1は、３カラム分（Ａ，Ｂ，Ｃ）についての水平加算を行なう能力を有しており、垂直信号線１９_1，１９_2についての水平２画素加算（Ａ＋Ｂ）は可能である。計数処理部３５２_2は、３カラム分（Ｄ，Ｅ，Ｆ）についての水平加算を行なう能力を有しており、垂直信号線１９_5，１９_6についての水平２画素加算（Ｅ＋Ｆ）は可能である。
【０３８７】
そこで、６カラムを単位として、計数処理部３５２ＣＢ（計数処理部３５２_1，３５０_2）は、第２実施形態（第１例）を適用して２カラム分（Ａ，ＢやＥ，Ｆ）だけは水平方向に加算して読み出しつつ、１カラム分（ＣやＤ）は第１実施形態（第１例）を適用して全画素読出しを行なう。つまり、水平２画素加算時において、６カラムを単位として、垂直信号線１９_1，１９_2についてはカラム内で画素加算（Ａ＋Ｂ）を行ない、垂直信号線１９_5，１９_6についてもカラム内で画素加算（Ｅ＋Ｆ）を行なうが、垂直信号線１９_3，１９_4についてはカラム内で画素加算を行なわない（Ｃ，Ｄを各別に水平転送する）。
【０３８８】
具体的には、先ず、６カラムの各単位画素３の垂直選択用トランジスタ４０をオンして暗時信号を各垂直信号線１９に読み込む（Ｓ９００）。計数部３５０_1，３５０_2の各カウンタ３５３を初期化して（Ｓ９０２_1）、１／３カラム（Ａ，Ｄ）の各暗時信号を３入力セレクタ３１６で選択してダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ９０４_1）。Ｄに関しては加算対象とならないので、計数部３５０_2については、その計数結果を一時記憶部３５８_1へ待避させるとともに（Ｓ９０６_1）、カウンタ３５３を処理化する（Ｓ９０２_2）。
【０３８９】
次に、２／３カラム（Ｂ，Ｅ）の暗時信号を３入力セレクタ３１６で選択してダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ９０４_2）。次のＣに関しては加算対象とならないので、計数部３５０_1については、Ａ，Ｂを合わせたＰ相の減算結果を一時記憶部３５８_1へ待避させるとともに（Ｓ９０６_2）、カウンタ３５３を処理化する（Ｓ９０２_3）。
【０３９０】
次に、３／３カラム（Ｃ，Ｆ）の暗時信号を３入力セレクタ３１６で選択してダウンカウントモードでＡＤ変換（減算ＡＤ変換）することで暗時信号のＡＤ変換結果を取得する（Ｓ９０４_3）。Ｃに関しては加算対象とならないので、計数部３５０_1については、その計数結果を一時記憶部３５８_3へ待避させる（Ｓ９０６_3）。また、Ｄに関しては加算対象とならないので、計数部３５０_2については、Ｅ，Ｆを合わせたＰ相の減算結果を一時記憶部３５８_2へ待避させる（Ｓ９０６_3）。
【０３９１】
次に、全てのカラムの単位画素３の各読出選択用トランジスタ３４（転送ゲート）をオンして受光信号を各垂直信号線１９に読み込む（Ｓ９１０）。これにより、全てのカラムの各単位画素３の信号レベルＳsig  が各垂直信号線１９に現われる。
【０３９２】
計数部３５０_1は、Ａ，Ｂを合わせた暗時信号のＡＤ変換結果を一時記憶部３５８_1に退避させているのでそれをカウンタ３５３に読み込み、また、計数部３５０_2は、Ｄに関しての暗時信号のＡＤ変換結果を一時記憶部３５８_1に退避させているのでそれをカウンタ３５３に読み込む（Ｓ９１２_1）。１／３カラム（Ａ，Ｄ）の各受光信号を３入力セレクタ３１６で選択してアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ９１４_1）。Ｄに関しては加算対象とならないので、計数部３５０_2については、その計数結果を一時記憶部３５８_1へ書き出す（Ｓ９１６_1）。
【０３９３】
計数部３５０_2は、Ｅ，Ｆを合わせた暗時信号のＡＤ変換結果を一時記憶部３５８_2に退避させているのでそれをカウンタ３５３に読み込む（Ｓ９１２_2）。２／３カラム（Ｂ，Ｅ）の各受光信号を３入力セレクタ３１６で選択してアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ９１４_2）。Ｃに関しては加算対象とならないので、計数部３５０_1については、これまでの計数結果を一時記憶部３５８_1へ書き出す（Ｓ９１６_2）。
【０３９４】
計数部３５０_1は、Ｃの暗時信号のＡＤ変換結果を一時記憶部３５８_3に退避させているのでそれをカウンタ３５３に読み込む（Ｓ９１２_3）。３／３カラム（Ｃ，Ｆ）の各受光信号を３入力セレクタ３１６で選択してアップカウントモードでＡＤ変換（加算ＡＤ変換）することで受光信号のＡＤ変換結果を取得する（Ｓ９１４_3）。計数部３５０_1は、その計数結果を一時記憶部３５８_3へ書き出し、計数部３５０_2は、その計数結果を一時記憶部３５８_2へ書き出す（Ｓ９１６_2）。
【０３９５】
そして、それらを水平転送後に、カラム外のデジタル演算部２９は、ＣＤＳ処理済みのＡＤ変換結果（Ｃ）とＣＤＳ処理済みのＡＤ変換結果（Ｄ）を加算する（Ｓ９１８）。
【０３９６】
つまり、計数処理部３５２_1は垂直信号線１９_1，１９_2についての水平２画素加算を行なった加算結果（Ａ＋Ｂ）と、垂直信号線１９_3のＡＤ変換結果（Ｃ）を各別に水平転送する。計数処理部３５２_2は、垂直信号線１９_5，１９_6についての水平２画素加算を行なった加算結果（Ｅ＋Ｆ）と、垂直信号線１９_4のＡＤ変換結果（Ｄ）を各別に水平転送する。
【０３９７】
そして、カラムＡＤ変換部３００外のデジタル演算部２９は、垂直信号線１９_1，１９_2についての水平２画素加算結果（カラム内で加算済みのＡ＋Ｂ）と垂直信号線１９_3のデータＣを加算して、垂直信号線１９_1，１９_2，１９_3についての水平３画素加算（Ａ＋Ｂ＋Ｃ）を行なう。また、デジタル演算部２９は、垂直信号線１９_5，１９_6についての水平２画素加算結果（カラム内で加算済みのＥ＋Ｆ）と垂直信号線１９_4のデータＤを加算して、垂直信号線１９_4，１９_5，１９_6についての水平３画素加算（Ｄ＋Ｅ＋Ｆ）を行なう。
【０３９８】
第３実施形態（第２例）の仕組みとすることで、３カラム共有の構成のときに、水平２画素加算を行なう場合、ＡＤ変換処理やＣＤＳ処理の時間を増やさずに、全画素を転送する場合に対して水平転送の情報量を２／３に削減でき、水平転送の時間と水平転送時の消費電力を削減することができる。
【０３９９】
［第３例：Ｘカラム共有＆水平Ｙ画素加算＆モノクロ］
図１８は、カラム信号処理の第３実施形態（第３例）を説明する図である。
【０４００】
第３実施形態（第３例）のカラムＡＤ変換部３００ＣＣは、固体撮像装置１がモノクロ撮像用である場合に、Ｘカラム（Ｘ本の垂直信号線１９）に対して、１つのＡＤ変換部３０２ＣＣを共有する構成例である。また、信号処理としては、水平方向にＹ（Ｙ≠Ｘ）画素分の画素加算を行なう事例である。つまり、第１例では２カラム共有で水平３画素加算、第２例では３カラム共有で水平２画素加算について説明したが、第３例は、その考え方を一般展開したものである。この場合、共有単位（Ｘカラム）と水平方向の画素加算（Ｙカラム分の加算）との間にカラム数の相違があるので、第２実施形態のように、全列について同じように、カラム共有を単位として水平方向に加算して読み出すということはできない。この問題に対処するのが共有単位分の水平加算読出しの仕組みである。
【０４０１】
図１８は、第３実施形態（第３例）のカラムＡＤ変換部３００ＣＣの構成を、動作の理解がし易いように簡易的に示したものである。ＡＤ変換部３０２ＣＣに使用される計数処理部３５２ＣＣは、その構成自体は、第１実施形態（第３例）と同じ部分と、第３実施形態（第３例）と同じ部分が混在したようになっている。
【０４０２】
ただし、実際には、第１実施形態（第３例）の全画素読出しや第２実施形態（第３例）の共有単位の全列水平加算読出しにも対応できるようにしておくのが好ましく、実態としては、全ての計数処理部３５２ＣＣは第１実施形態（第３例）と同様の構成のものを使用するのがよい。計数処理部３５２ＣＣは、図１７の構成に限らず、図１６（２）や特願２００８−２６０３０２で提案している構成を採ることもできる。
【０４０３】
図１８（１）は、第３実施形態（第３例：その１）のＡＤ変換部３０２ＣＣ_1を示すもので、共有カラム数（＝Ｘ）に対して水平画素加算数（＝Ｙ）の方が大きい場合であり、第１例を一般展開したものである。この場合、先ず、水平Ｙ画素加算をするため、共有カラム数（＝Ｘ）と水平画素加算数（＝Ｙ）の最小公倍数を水平方向の処理単位に設定する。処理単位の範囲内でカラム共有を単位として水平方向に加算できる部分については計数処理部３５２ＣＣで加算処理をして水平転送を行ない、カラム共有を単位として水平方向に加算できない部分については加算せずにカラムごとの計数結果を水平転送する。その後に、カラム外で補充の加算処理を行なう。
【０４０４】
たとえば、処理単位において、処理単位／水平画素加算数のグループ（本例では処理単位カラム数／Ｙのグループ）に分け、グループ内（水平画素加算数内）で、共有カラム数と適合する部分については第２実施形態（第１例）により水平画素加算を行ない、共有カラム数と適合しない残りの部分（１カラム分）は第１実施形態（第１例）により全画素読出しにより個別に読み出す。その後に、カラム外で補充の加算処理を行なう。具体的な処理手順のフローチャートは示さないが、前述の第１例に準じて考えればよい。
【０４０５】
たとえば、図１８（１）は、２カラム共有で水平４画素加算を行なう場合である。共有カラム数（＝２）と水平画素加算数（＝４）の最小公倍数は４であるから処理単位を４カラムに設定する。この場合、処理単位／水平画素加算数より１グループとなる。２カラムずつ加算処理をカラム内で行なっておき（Ａ＋Ｂ，Ｃ＋Ｄ）、その結果をカラム外に転送して、カラム外のデジタル演算部２９で、（Ａ＋Ｂ）＋（Ｃ＋Ｄ）なる加算処理を行なうことで、水平４画素加算（Ａ＋Ｂ＋Ｃ＋Ｄ）を完結させる。
【０４０６】
図示しないが、たとえば、３カラム共有で水平９画素加算を行なう場合であれば、共有カラム数（＝３）と水平画素加算数（＝９）の最小公倍数は９であるから処理単位を９カラムに設定することで、１グループで処理が完結するようになる。そして、３カラムずつ加算処理をカラム内で行なっておき（Ａ＋Ｂ＋Ｃ，Ｄ＋Ｅ＋Ｆ，Ｇ＋Ｈ＋Ｉ）、その結果をカラム外に転送して、カラム外のデジタル演算部２９で、（Ａ＋Ｂ＋Ｃ）＋（Ｄ＋Ｅ＋Ｆ）＋（Ｇ＋Ｈ＋Ｉ）なる加算処理を行なうことで、水平９画素加算（Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈ＋Ｉ）を完結させる。
【０４０７】
また、図示しないが、たとえば、２カラム共有で水平５画素加算を行なう場合であれば、共有カラム数（＝２）と水平画素加算数（＝５）の最小公倍数は１０であるから処理単位を１０カラムに設定する。この場合、処理単位／水平画素加算数より２グループとなる。１グループ内は５カラム分であるから、２カラム分の加算を２つ分と加算なしが１カラム分の組合せとなる。よって、各グループでは、２系統の２カラムずつの加算処理をカラム内で行なっておき（Ａ＋Ｂ，Ｃ＋Ｄ，Ｇ＋Ｈ，Ｉ＋Ｊ）、残りは加算しない（Ｅ，Ｆ）。それらをカラム外に転送して、カラム外のデジタル演算部２９で、（Ａ＋Ｂ）＋（Ｃ＋Ｄ）＋Ｅなる加算処理を行なうことで水平５画素加算（Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ）を完結させ、また、Ｆ＋（Ｇ＋Ｈ）＋（Ｉ＋Ｊ）なる加算処理を行なうことで水平５画素加算（Ｆ＋Ｇ＋Ｈ＋Ｉ＋Ｊ）を完結させる。
【０４０８】
第３実施形態（第３例：その１）の仕組みとすることで、Ｘカラム共有の構成のときに、水平Ｙ画素加算（Ｙ＞Ｘ）を行なう場合、ＡＤ変換処理やＣＤＳ処理の時間を増やさずに、全画素を転送する場合に対して水平転送の情報量をＸ／Ｙに削減でき、水平転送の時間と水平転送時の消費電力を削減することができる。
【０４０９】
図１８（２）は、第３実施形態（第３例：その２）のＡＤ変換部３０２ＣＣ_2を示すもので、共有カラム数（＝Ｘ）に対して水平画素加算数（＝Ｙ）の方が小さい場合であり、第２例を一般展開したものである。この場合、先ず、水平Ｙ画素加算をするため、共有カラム数（＝Ｘ）と水平画素加算数（＝Ｙ）の最小公倍数を水平方向の処理単位に設定する。処理単位の範囲内でカラム共有を単位として水平方向に加算できる部分については計数処理部３５２ＣＣで加算処理をして水平転送を行ない、カラム共有を単位として水平方向に加算できない部分については加算せずにカラムごとの計数結果を水平転送する。その後に、カラム外で補充の加算処理を行なう。
【０４１０】
たとえば、処理単位において、処理単位／水平画素加算数のグループ（本例では処理単位カラム数／Ｘのグループ）に分ける。グループ内（共有カラム数内）で、カラム共有を単位として水平方向に加算できる部分については計数処理部３５２ＣＣで加算処理をして水平転送を行ない、カラム共有を単位として水平方向に加算できない部分については加算せずに第１実施形態（第１例）により全画素読出しにより個別に読み出す。その後に、カラム外で補充の加算処理を行なう。具体的な処理手順のフローチャートは示さないが、前述の第２例に準じて考えればよい。
【０４１１】
たとえば、図１８（２）は、４カラム共有で水平２画素加算を行なう場合である。共有カラム数（＝４）と水平画素加算数（＝２）の最小公倍数は４であるから処理単位を４カラムに設定する。この場合、処理単位／共有カラム数より１グループとなる。４カラム共有内では２カラムずつの加算処理（Ａ＋Ｂ，Ｃ＋Ｄ）を２回に分けて行なうことができ、その結果をカラム外に転送すればよい。水平転送されるものは、加算済みの（Ａ＋Ｂ），（Ｃ＋Ｄ）であるからカラム外のデジタル演算部２９では補充の加算処理が不要である。
【０４１２】
図示しないが、たとえば、６カラム共有で水平３画素加算を行なう場合であれば、共有カラム数（＝６）と水平画素加算数（＝３）の最小公倍数は６であるから処理単位を６カラムに設定することで、１グループで処理が完結するようになる。そして、６カラム共有内では３カラムずつの加算処理（Ａ＋Ｂ＋Ｃ，Ｄ＋Ｅ＋Ｆ）を２回に分けて行なうことができ、その結果をカラム外に転送すればよい。水平転送されるものは、加算済みの（Ａ＋Ｂ＋Ｃ），（Ｄ＋Ｅ＋Ｆ）であるから、カラム外のデジタル演算部２９では補充の加算処理が不要である。
【０４１３】
また、図示しないが、たとえば、５カラム共有で水平２画素加算を行なう場合であれば、共有カラム数（＝５）と水平画素加算数（＝２）の最小公倍数は１０であるから処理単位を１０カラムに設定する。この場合、処理単位／共有カラム数より２グループとなる。１グループ内は５カラム分であり、５カラム共有内では２カラムずつの加算処理（Ａ＋Ｂ，Ｃ＋ＤまたはＧ＋Ｈ，Ｉ＋Ｊ）を２回に分けて行なうことができ、１カラム分（Ｅ，Ｆ）は加算対象にできない。そこで、２カラムずつの加算処理（Ａ＋Ｂ，Ｃ＋ＤまたはＧ＋Ｈ，Ｉ＋Ｊ）と加算なし（Ｅ，Ｆ）をカラム外に転送する。水平転送されるものは、加算済みの（Ａ＋Ｂ），（Ｃ＋Ｄ），（Ｇ＋Ｈ），（Ｉ＋Ｊ）と加算されていないＥ，Ｆであるから、カラム外のデジタル演算部２９では、Ｅ，Ｆについて補充の加算処理を行なうことで（Ｅ＋Ｆ）の２画素加算を完結させる。
【０４１４】
第３実施形態（第３例：その２）の仕組みとすることで、Ｘカラム共有の構成のときに、水平Ｙ画素加算（Ｙ＜Ｘ）を行なう場合、ＡＤ変換処理やＣＤＳ処理の時間を増やさずに、全画素を転送する場合に対して水平転送の情報量をＹ／Ｘに削減でき、水平転送の時間と水平転送時の消費電力を削減することができる。
【０４１５】
［第４例：２カラム共有＆水平３画素加算＆カラー］
図１９は、カラム信号処理の第３実施形態（第４例）を説明する図である。
【０４１６】
第３実施形態（第４例）のカラムＡＤ変換部３００ＣＤは、固体撮像装置１がカラー撮像用である場合に、２カラム（２本の垂直信号線１９）に対して、１つのＡＤ変換部３０２ＣＣを共有する構成例である。また、信号処理としては、水平方向に３画素分の画素加算を行なう事例である。カラー撮像用に使用される色分離フィルタの色配列としては、第２実施形態（第４例、第５例）と同様に、ベイヤー配列の基本形で説明する。
【０４１７】
第２実施形態（第４例）の説明から推測がつくように、同一色同士で加算がなされるようにしなければならない。そのため、モノクロ時の６カラムに対して２倍の１２カラムを単位として、カラム共有を単位とした水平方向の画素加算が可能なもののみカラム内で水平方向への画素加算を行ない、不可なものはカラム外で加算する。「２倍」は、ベイヤー配列の色分離フィルタの水平方向の繰返しピッチが２画素であることから規定される。これは、基本の処理単位はモノクロ時の「２×６」であるが、カラーの場合は、さらに、色分離フィルタの水平方向の繰返しピッチ倍した単位で、１サイクルが完結することに基づいて１２カラムを単位としている。
【０４１８】
たとえば、図中に、１２カラム単位で左からＡ〜Ｌとして説明する。Ａ，Ｂ（Ｒ画素）はカラム内で画素加算を行ない、Ｇ，Ｈ（Ｇｒ画素）はカラム内で画素加算を行ない、Ｉ，Ｊ（Ｒ画素）はカラム内で画素加算を行ない、Ｋ，Ｌ（Ｇｒ画素）はカラム内で画素加算を行なう。Ｒ画素のＣ，ＤとＧｒ画素のＥ，Ｆは、カラム内で画素加算を行なわない。水平転送後に、デジタル演算部２９は、１つ左（前）グループＧｐの１１（Ｋ＋Ｌ）と３（Ｃ）を加算し、自グループＧｐの１（Ａ＋Ｂ）と５（Ｅ）を加算し、自グループＧｐの４（Ｄ）と７（Ｇ＋Ｈ）を加算し、自グループＧｐの６（Ｆ）と９（Ｉ＋Ｊ）を加算し、自グループＧｐの１１（Ｋ＋Ｌ）と１つ右（次）のグループＧｐの３（Ｃ）を加算する。
【０４１９】
第３実施形態（第４例）の仕組みとすることで、２カラム共有の構成のときに、水平３画素加算を行なう場合、カラー撮像用であっても、ＡＤ変換処理やＣＤＳ処理の時間を増やさずに、水平転送の時間と水平転送時の消費電力を削減することができる。
【０４２０】
［第５例：３カラム共有＆水平２画素加算＆カラー］
図２０は、カラム信号処理の第３実施形態（第５例）を説明する図である。
【０４２１】
第３実施形態（第５例）のカラムＡＤ変換部３００ＣＥは、固体撮像装置１がカラー撮像用である場合に、３カラム（３本の垂直信号線１９）に対して、１つのＡＤ変換部３０２ＣＤを共有する構成例である。また、信号処理としては、水平方向に２画素分の画素加算を行なう事例である。カラー撮像用に使用される色分離フィルタの色配列としては、第２実施形態（第４例、第５例）と同様に、ベイヤー配列の基本形で説明する。
【０４２２】
第２実施形態（第５例）の説明から推測がつくように、同一色同士で加算がなされるようにしなければならない。そのため、モノクロ時の６カラムに対して２倍の１２カラムを単位として、カラム共有を単位とした水平方向の画素加算が可能なもののみカラム内で水平方向への画素加算を行ない、不可なものはカラム外で加算する。
【０４２３】
たとえば、図中に、１２カラム単位で左からＡ〜Ｌとして説明する。Ｂ，Ｃ（Ｒ画素）はカラム内で画素加算を行ない、Ｄ，Ｅ（Ｇｒ画素）はカラム内で画素加算を行ない、Ｇ，Ｈ（Ｒ画素）はカラム内で画素加算を行ない、Ｋ，Ｌ（Ｇｒ画素）はカラム内で画素加算を行なう。Ｒ画素のＡ，ＩとＧｒ画素のＦ，Ｊは、カラム内で画素加算を行なわない。水平転送後に、デジタル演算部２９は、１つ左（前）のグループＧｐの９（Ｉ）と自グループＧｐ内の１（Ａ）を加算し、自グループＧｐ内の６（Ｆ）と１０（Ｊ）を加算し、自グループＧｐ内の９（Ｉ）と１つ右（次）のグループＧｐの１（Ａ）を加算する。
【０４２４】
第３実施形態（第５例）の仕組みとすることで、３カラム共有の構成のときに、水平２画素加算を行なう場合、カラー撮像用であっても、ＡＤ変換処理やＣＤＳ処理の時間を増やさずに、水平転送の時間と水平転送時の消費電力を削減することができる。
【０４２５】
以上説明したように、第３実施形態では、共有カラム数と水平画素加算数が不一致のときにも、一部についてはカラム内での水平画素加算を適用し、カラム内での水平画素加算を適用できない部分についてはカラム外で対処するようにしている。全てをカラム外で水平画素加算をするよりも、ＡＤ変換処理やＣＤＳ処理の時間を増やさずに、水平転送の時間と水平転送時の消費電力を削減することができる利点がある。
【０４２６】
たとえば、全てをカラム外で水平画素加算する例が特許公開２００８−１１０１２号公報に提案されている。しかし、この場合、加算時に水平転送を行なっても、水平転送の情報量は減らない。そのため、消費電力は、全画素モード時に比べて大きく減らない。また、フレームレートが水平転送能力で律速されている場合は、水平転送の情報量が減らない限りはフレームレートの向上も妨げることとなる。
【０４２７】
カラム内で水平加算を行なう方法として、第２実施形態の手法を提案した。この方法は、この方法では、水平転送情報量を削減できるため、消費電力やフレームレートの点で有利である。第２実施形態の手法は、カラム回路の共有単位と水平画素加算単位が同じ場合であり、全画素読出しに比べると、Ｐ相データの一時待避とＤ相処理前のカウンタ３５３への書戻しが不要になり処理が楽になる。これが、第２実施形態に特有の、カラム回路の共有単位を生かした画素加算の手法である。
【０４２８】
しかしながら、共有単位と水平画素加算単位が異なる場合は、全てについてカラム内で水平画素加算を行なうと言うことはできず、第２実施形態のような、カラム回路の共有単位を生かした画素加算ができない。
【０４２９】
一方、共有単位と水平画素加算単位が異なる処理が求められる場合もある。そのような場合の対処として、第３実施形態を提案した。第３実施形態では、カラム内で画素加算ができる部分のみ画素加算を行ない、できない部分は水平転送後に加算を行なうことにより、水平転送の情報量を可能な範囲で減らすようにしている。これにより、消費電力の削減や、水平転送律速の場合のフレームレートの向上が可能になる。特に、カラム共有の計数部３５０（計数処理部３５２）として、第１・第２実施形態のものを使用すれば、大規模な回路追加なしでそれを実現できる。ただし、その場合に適用されるカラム共有の計数部３５０（計数処理部３５２）の仕組みは、前述のように、第１・第２実施形態のものには限定されない。
【０４３０】
＜カラム信号処理：第４実施形態−消費電力低減＞
図２１は、カラム信号処理の第４実施形態を説明する図である。第４実施形態は、前述の第２または第３実施形態に対する変形例であり、水平転送の情報量が減った場合に、消費電力も減らす手法を適用するものである。ここでは、第３実施形態に対する変形例として、モノクロ（白黒）の画素の場合の、２カラム共有３画素加算の例で示している。
【０４３１】
カラム内で可能な範囲で加算を行なうことにより、６カラム単位で４つの情報を水平転送すればよくなるので、水平転送の情報量は、全画素読出し時に比べて２／３に削減される。
【０４３２】
６カラムでそれぞれ別の水平転送系Ｈtrに接続する。水平転送系Ｈtrとは、ここでは、水平転送ドライバ３５９と水平転送情報の読み出しのためのセンスアンプ２８ａからなる部分のことを表すものとする。
【０４３３】
２カラム共有の構成で水平３画素加算を行なう場合、センスアンプ２８ａ_2と水平転送ドライバ３５９_2からなる水平転送系Ｈtr_2と、センスアンプ２８ａ_6と水平転送ドライバ３５９_6からなる水平転送系Ｈtr_6は、常に使われない。常に使用される水平転送系Ｈtrは、全画素読出し時に比べて２／３に削減される。通常、センスアンプ２８ａから水平転送ドライバ３５９へと直流電流が流れ続けることが多いが、常に使われないのであれば、この直流電流はオフすることができる。したがって、この直流電流を１／３程度削減できる。
【０４３４】
図示しないが、３画素共有の構成で水平２画素加算においても、同様の考え方を用いることができ、常に使用される水平転送系Ｈtrは、全画素読出し時に比べて２／３に削減される。
【０４３５】
なお、カラー撮像用の場合もモノクロ撮像用と近い考え方を用いることができるが、カラーの場合のうち、２画素共有の構成で水平３画素加算の場合は、１２カラムを単位とした第４例から推測されるように、水平転送系Ｈtrを１２本用意しないと、電力効率は最大化しない。カラーの場合のうち２画素共有の構成で水平３画素加算の場合で、水平転送系Ｈtrを６本とし、図１９、図２１においてＢ，Ｈを転送する水平転送系Ｈtrのみをオフする場合、消費電力の削減割合は１／６となる。ただし、図２１の例では、水平画素加算時のフレームレートの向上は、水平３画素加算の本来分である１／３までは見込めない。水平転送の情報量は、全画素読出し時に比べて２／３に削減されるにすぎないからである。
【０４３６】
＜カラム信号処理：第５実施形態−水平転送効率改善＞
図２２は、カラム信号処理の第５実施形態を説明する図である。第５実施形態は、前述の第２または第３実施形態に対する変形例であり、水平転送の情報量が減った場合に、水平転送効率を改善する手法を取り入れたものである。ここでは、第３実施形態に対する変形例として、モノクロ（白黒）の画素の場合の、２カラム共有３画素加算の例で示している。因みに、水平転送チャネルが４つの場合を示す。
【０４３７】
水平転送速度によってフレームレートが律速されている場合には、水平転送効率を改善することでフレームレートが向上する。この場合、水平信号線１８の寄生容量を低減することで、水平転送速度を改善でき、結果、フレームレートを向上させられる。
【０４３８】
ここで、水平信号線１８の寄生容量を低減する仕組みとしては、各データ記憶部３７０（一時記憶部３５８の集合やデータ記憶部３６０）のデータをそのまま列ごとに出力ドライバを介して水平信号線１８に出力するのではなく、データ記憶部３７０の全列数よりも少ない数の出力ドライバを介して水平信号線１８に出力する構成をとる。
【０４３９】
そのための仕組みとしては、様々な仕組みが考えられるが、本実施形態では、データセレクタ方式でデータを水平信号線１８に出力する方式にする。データ記憶部３７０は、カラム（垂直信号線１９）ごとにデータを保持するデータ保持回路３７２（一時記憶部３５８やラッチ３６２）をビット数分有する。データセレクタ部３８０は、サブセレクタ３８２を複数個有するセレクタ部３８１と、水平転送ドライバ３８８（水平転送ＤＲ：水平転送ドライバ３５９と対応）を複数個有するドライバ部３８７を備える。サブセレクタ３８２は、複数列の各データ保持回路３７２のデータの何れかを選択する信号選択部の一例である。水平転送ドライバ３８８は、サブセレクタ３８２で選択されるデータに基づき水平信号線１８を駆動する転送駆動部の一例である。
【０４４０】
データ記憶部３７０の全列をそれぞれがＭ列（Ｍは３以上の正の整数）を含む複数ブロックに分け、１ブロックにつき、水平転送ドライバ３８８を１つ設ける。そして、ブロックごとに、水平転送ドライバ３８８とＭ列の各データ保持回路３７２との間にＭ入力−１出力型のサブセレクタ３８２を設ける。水平転送ドライバ３８８の出力は、バスラインである水平信号線１８を介して出力部２８（センスアンプ２８ａ）に接続されている。図２２に示す態様は、水平転送チャネルを４チャネル分にする場合を示しており、チャネル別に前記の構成が採られている。因みに、相補データ形式でデータ転送するのが好ましい。
【０４４１】
サブセレクタ３８２を利用して水平転送系を階層化し、親階層は図示しない水平走査部１２により制御される水平転送ドライバ３８８内の選択トランジスタにより選択し、子階層は図示を割愛した通信・タイミング制御部２０により制御されるサブセレクタ３８２により選択するようにする。
【０４４２】
本実施形態では、Ｍ＝６とした例を示しており、６つのデータ保持回路３７２（ラッチ群：図では６つの一時記憶部３５８：以下同様）が共通に１つの６入力型のサブセレクタ３８２（以下６入力サブセレクタ３８２Ｅと称する）に入力され、６入力サブセレクタ３８２Ｅの出力が水平転送ドライバ３８８を制御し、水平転送ドライバ３８８が水平転送チャネルをドライブする。水平走査部１２が、特定の水平転送ドライバ３８８の内の選択トランジスタをオンすることにより特定のラッチ群を選択する。１つの水平転送系は、６つのデータ保持回路３７２と、１つの６入力サブセレクタ３８２Ｅと、１つの水平転送ドライバ３８８を備える。
【０４４３】
各６入力サブセレクタ３８２Ｅは通信・タイミング制御部２０からの共通の制御配線により制御される。つまり、通信・タイミング制御部２０は、セレクタ部３８１の各サブセレクタ３８２（ここでは６入力サブセレクタ３８２Ｅ）を制御してデータを選択させる選択制御部の機能を持つ。多数のサブセレクタ３８２（６入力サブセレクタ３８２Ｅ）を使用する場合でも、通信・タイミング制御部２０からの制御配線数の大幅な増加はないと言える。
【０４４４】
水平転送チャネルは４個あり、それぞれに水平転送系Ｈtr_0が用意され、４個の水平転送系Ｈtr_0で１つの水平転送系Ｈtr_1が構成される。隣り合う４個の水平転送ドライバ３８８はそれぞれ異なる水平転送チャネルの水平信号線１８_0〜１８_3をドライブする。水平転送チャネル（水平信号線１８_0〜１８_3）の内容は、図示を割愛した出力部２８のセンスアンプ２８ａによって読み出され、必要に応じてデジタル処理をした後でチップ外に読み出される。
【０４４５】
このように、本実施形態の水平転送系Ｈtr_ は、計数部３５０（カウンタ３５３）と水平転送用のデータ保持回路３７２を内蔵したデータ記憶部３７０を備える構成において、データセレクタ部３８０の水平転送ドライバ３８８をＭカラム（本例では６カラム）で共有する水平転送系Ｈtr_0_kとし、水平転送ドライバ３８８の入力にどのデータ保持回路３７２を接続するかを決める６入力サブセレクタ３８２Ｅを用いている。水平転送ドライバ３８８を数カラムで共有することにより、水平転送系Ｈtr_ を階層化でき、水平転送の効率化を図ることができる。隣の６カラムの水平転送系Ｈtr_0_kも同様の構造とするが、異なる水平転送チャネル（本例では４個ある）に接続している。したがって、４チャネル構成の場合、２４カラム周期の回路構成となる。
【０４４６】
つまり、４チャネル分の水平信号線１８が設けられ、セレクタ部３８１の各サブセレクタ３８２（６入力サブセレクタ３８２Ｅ）およびドライバ部３８７の各水平転送ドライバ３８８は、４チャネルの各水平信号線１８_1〜１８_4に均等に配分されている。間引き動作の有無を問わず、各水平転送ドライバ３８８や各水平信号線１８_1〜１８_4の使用状態の均衡を図るためである。画素アレイ部１０の全垂直列についても、この関係を維持するようにする。
【０４４７】
サブセレクタ３８２の入力数を６以外にする場合やチャネル数を４以外にする場合でも同様であり、Ｊチャネル分の水平信号線１８が設けられるときには、セレクタ部３８１の各サブセレクタ３８２およびドライバ部３８７の各水平転送ドライバ３８８は、Ｊチャネルの各水平信号線１８に均等に配分し、画素アレイ部１０の全垂直列についてもこの関係を維持するようにする。
【０４４８】
水平転送ドライバ３８８とその出力側に接続されるバスラインである水平信号線１８との関係においては、本実施形態の水平転送系Ｈtr_ は、列（カラム）をＭ本（本実施形態では６本）ずつのグループに纏めている。水平信号線１８に接続される水平転送ドライバ３８８の数が、図２１に示した第４実施形態のように列ごとに水平転送ドライバ３５９を設ける場合に比べて１／Ｍに削減できる。その結果、水平転送ドライバ３８８がドライブしなくてはならない水平転送チャネルの寄生容量を減らすことができ、結果として高速動作が実現される。
【０４４９】
また、水平転送ドライバ３８８が多段で接続されておらず、水平転送ドライバ３８８がドライブするときに流れる電流経路上に追加のトランジスタが必要ではなく、直列抵抗は増えない。サブセレクタ３８２の構成に関わらず水平転送ドライバ３８８は１段でよく、水平信号線１８を駆動する際の直列抵抗が増大することはない。その結果、本実施形態のく構成を採らない場合よりも確実に高速なデータ転送が可能になる。
【０４５０】
カラム内で可能な範囲で加算を行なうことにより、６カラム単位で４つの情報を水平転送すればよくなるので、水平転送の情報量は、全画素読出し時に比べて２／３に削減される。図２１に示す第４実施形態では、６カラムの情報を各別の水平転送ドライバ３５９に接続していたが、第５実施形態では、６カラムの情報を６入力サブセレクタ３８２Ｅを通じて、１つの水平転送ドライバ３５９に接続している。６入力サブセレクタ３８２Ｅを使用しているのは、６カラムを単位として繰り返されることに基づく。また、そのような構成を６カラムのグループごとに４グループ分設けて、それらを各別の水平信号線１８を介してセンスアンプ２８ａに接続するようにしている。
【０４５１】
このようなサブセレクタの導入により、水平転送系Ｈtrの寄生容量削減による高速化と、間引き（水平画素加算もその一例）などのモードにおける利用効率の向上による高速化の効果が得られる。これらの点の詳細は、たとえば本出願人による特願２００８−１４７９５０を参照するとよい。
【０４５２】
間引きモードなどにおける利用効率向上の利点は、６カラム単位内に水平転送すべき情報が４つに減った場合も享受することができる。この例では、６カラム単位内に水平転送すべき情報が４つに減ることにより、間引きなどのモードにおける利用効率の向上による高速化だけで、水平転送に要する時間を２／３に減らすことができる。水平転送系Ｈtrの寄生容量削減による効果も含めると、さらに水平転送時間は削減できる。
【０４５３】
図示しないが、３画素共有の構成で水平２画素加算においても、同様の考え方を用いることができ、６カラム単位内に水平転送すべき情報が４つに減るので、同様の効果が得られる。
【０４５４】
なお、カラー撮像用の場合もモノクロ撮像用と近い考え方を用いることができるが、カラーの場合のうち、２画素共有の構成で水平３画素加算の場合は、１２カラムを単位とした第４例から推測されるように、１２入力サブセレクタを使用しないと、水平転送効率は最大化しない。
【０４５５】
＜第６実施形態：撮像装置＞
図２３は、第６実施形態を説明する図である。第６実施形態は、前述の各実施形態の固体撮像装置１を適用した撮像装置である。
【０４５６】
図２３に示すように、撮像装置１０００は、レンズ群１１０１などを含む光学系、固体撮像装置１１０２、カメラ信号処理回路であるＤＳＰ回路１１０３、フレームメモリ１１０４、表示装置１１０５、記録装置１１０６、操作系１１０７、および電源系１１０８などを備える。ＤＳＰ回路１１０３、フレームメモリ１１０４、表示装置１１０５、記録装置１１０６、操作系１１０７、および電源系１１０８がバスライン１１０９を介して相互に接続された構成となっている。撮像装置１０００は、当該装置の全体の制御を行なう主制御部１２００も備える。
【０４５７】
レンズ群１１０１は、被写体からの入射光（像光）を取り込んで固体撮像装置１１０２の撮像面上に結像する。固体撮像装置１０２は、レンズ群１１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置１１０２として、前述の各実施形態の固体撮像装置１が使用される。
【０４５８】
表示装置１１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置などのパネル型表示装置で構成されており、固体撮像装置１１０２で撮像された動画または静止画を表示する。記録装置１１０６は、固体撮像装置１１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)などの記録媒体に記録する。
【０４５９】
操作系１１０７は、ユーザによる操作の下に、撮像装置１０００が持つ様々な機能について操作指令を発する。電源系１１０８は、ＤＳＰ回路１１０３、フレームメモリ１１０４、表示装置１１０５、記録装置１１０６、および操作系１１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０４６０】
撮像装置１０００は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
【０４６１】
このような撮像装置１０００は、前述の各実施形態の固体撮像装置１を備えて構成されており、前述の各実施形態の固体撮像装置１にて得られるのと同様の効果を享受できる。
以上のように、本発明に係る第１の仕組みでは、先ず、共有構成の場合でも、いわゆる参照信号比較型のＡＤ変換を行なう。その際に、Ｘ本の信号線を介して供給される処理対象信号の何れを処理させるかと、各処理対象信号のＸ個のレベルの何れを処理させるかと、それらの処理順序を制御するようにした。
これによって、共有構成でない場合とは異なる信号処理タイミングで信号処理をすることができるようになる。たとえば、各処理対象信号の同じ意味を持つレベル同士の組合せの順でＡＤ変換を行なうように制御することもできる。また、共有単位での加算のＡＤ変換を行なうこともできる。また、共有単位での加算ができない部分については、できる分とできない部分とに分けて処理することもできる。
本発明に係る第２の仕組みでは、先ず、共有構成の場合でも、いわゆる参照信号比較型のＡＤ変換を行なう。それと合わせて、信号加算も行なう。このとき、共有数Ｘと加算数Ｙとが不一致の場合は、ＸとＹの最小公倍数を基本の処理単位として、Ｙ分の処理対象信号の加算をできる部分については計数処理部で加算を行ない、Ｙ分の加算をできない部分については計数処理部で各別に処理対象信号のＡＤ変換を行なうようにした。
以上により、本発明に係る第１の仕組みでは、共有構成でない場合の信号処理タイミングよりも、処理時間を短縮できるようになる。
本発明に係る第２の仕組みでは、共有構成で加算ができる部分についてはその機能を活かすことができる。その結果、全ての処理対象信号のＡＤ変換を行なってからデジタル加算する場合よりも処理効率が高まる。
【符号の説明】
【０４６２】
１…固体撮像装置、１０…画素アレイ部、１９…垂直信号線、２０…通信・タイミング制御部、２７…参照信号生成部、２８…出力部、２９…デジタル演算部、３…単位画素、３００…カラムＡＤ変換部、３０２…ＡＤ変換部、３１０…垂直線選択部、３１２…セレクタ、３１３…２入力セレクタ、３１４…ＣＭＯＳスイッチ、３１６…３入力セレクタ、３１７…Ｍ入力セレクタ、３２０…比較部、３２２…コンパレータ、３３０…カウント動作期間制御部、３３２…カウンタ制御信号生成部、３５０…計数部、３５２…計数処理部、３５３…カウンタ、３５４…書込み制御部、３５６…書戻し制御部、３５８…一時記憶部、３５９…水平転送ドライバ、３６０…データ記憶部、３６２…ラッチ、３８２…サブセレクタ
【図１】
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【図２】
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【図２Ａ】
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【図３】
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【図３Ａ】
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【図４】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図７Ａ】
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【図８】
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【図８Ａ】
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【図９】
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【図９Ａ】
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【図１０】
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【図１０Ａ】
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【図１１】
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【図１１Ａ】
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【図１２】
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【図１２Ａ】
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【図１３】
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【図１３Ａ】
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【図１４】
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【図１５】
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【図１６】
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【図１６Ａ】
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【図１７】
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【図１７Ａ】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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