(57)【特許請求の範囲】
【請求項１】
半導体デバイスを形成する方法であって、
シリコン基板層と、
その上の二酸化シリコン層と、
第１の凹んだソース／ドレイン・トレンチを有するｎ型電界効果トランジスタ（ＮＦＥＴ）ゲート及び第２の凹んだソース／ドレイン・トレンチを有するｐ型電界効果トランジスタ（ＰＦＥＴ）ゲートであって、前記二酸化シリコン層の上に配置される、ＮＦＥＴゲート及びＰＦＥＴゲートと
を含む相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを準備するステップと、
前記第１の凹んだソース／ドレイン・トレンチ及び前記第２の凹んだソース／ドレイン・トレンチ内に窒化物応力ライナを堆積するステップと、
前記窒化物応力ライナの上に酸化物層を堆積するステップと、
前記ＣＭＯＳデバイスをハンドリング・ウェハ上に置くステップであって、前記酸化物層が前記ハンドリング・ウェアに最も近くなるようにする、ステップと、
前記シリコン基板層を除去するステップと、
前記二酸化シリコン層をエッチングしてソース／ドレイン領域の一部に当接する開口部を形成するステップであって、前記ソース／ドレイン領域が、前記第１の凹んだソース／ドレイン・トレンチ及び前記第２の凹んだソース／ドレイン・トレンチのうちの一方に当接する、ステップと、
前記開口部内にコンタクトを形成するステップと
を含む方法。
【請求項２】
前記コンタクトを形成する前記ステップが、前記開口部内にシリサイドを堆積することを含む、請求項１に記載の方法。
【請求項３】
前記コンタクトを形成する前記ステップが、前記シリサイドの上にコンタクト金属を堆積することをさらに含む、請求項２に記載の方法。
【請求項４】
前記二酸化シリコン層をエッチングする前記ステップが、反応性イオンエッチングによって行われる、請求項１に記載の方法。
【請求項５】
前記酸化物層を平坦化するステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記ＣＭＯＳデバイスが、前記ＮＦＥＴゲートに当接する第１のスペーサ及び前記ＰＦＥＴゲートに当接する第２のスペーサをさらに含み、前記方法が、
前記第１のスペーサを除去して前記第１のソース／ドレイン・トレンチを形成し、かつ前記第２のスペーサを除去して前記第２のソース／ドレイン・トレンチを形成するステップをさらに含む、請求項１に記載の方法。
【請求項７】
前記酸化物層を堆積する前に前記窒化物応力ライナの上に金属ライナを堆積するステップをさらに含む、請求項１に記載の方法。
【請求項８】
二酸化シリコン層と、
少なくとも１つの凹んだソース／ドレイン・トレンチを含み、前記二酸化シリコン層の一部の上に配置されたｎ型電界効果トランジスタ（ＮＦＥＴ）と、
少なくとも１つの凹んだソース／ドレイン・トレンチを含み、前記二酸化シリコン層の一部の上に配置されたｐ型電界効果トランジスタ（ＰＦＥＴ）と、
前記ＮＦＥＴ及び前記ＰＦＥＴの上の窒化物応力ライナであって、前記ＮＦＥＴの前記少なくとも１つの凹んだソース／ドレイン・トレンチ及び前記ＰＦＥＴの前記少なくとも１つの凹んだソース／ドレイン・トレンチを充填する、窒化物応力ライナと、
前記二酸化シリコン層内に形成された第１のコンタクトであって、前記ＮＦＥＴ又は前記ＰＦＥＴのうちの一方に当接する第１のコンタクトと
を含む半導体デバイス。
【請求項９】
前記二酸化シリコン層内に形成された第２のコンタクトであって、前記ＮＦＥＴ又は前記ＰＦＥＴのうちのもう一方に当接する前記第２のコンタクトをさらに含む、請求項８に記載の半導体デバイス。
【請求項１０】
前記第１のコンタクトが、前記ＮＦＥＴのソース領域に当接する、請求項８に記載の半導体デバイス。
【請求項１１】
前記第１のコンタクトが、シリサイド部分及び金属部分を含む、請求項８に記載の半導体デバイス。
【請求項１２】
前記窒化物応力ライナの上に金属ライナをさらに含む、請求項８に記載の半導体デバイス。
【請求項１３】
前記窒化物応力ライナが窒化シリコン（ＳｉＮ）を含む、請求項８に記載の半導体デバイス。
【請求項１４】
前記窒化物応力ライナの上に酸化物層をさらに含む、請求項８に記載の半導体デバイス。
【請求項１５】
二酸化シリコン層と、
少なくとも１つの凹んだソース／ドレイン・トレンチを含み、前記二酸化シリコン層の一部の上に配置されたｎ型電界効果トランジスタ（ＮＦＥＴ）と、
少なくとも１つの凹んだソース／ドレイン・トレンチを含み、前記二酸化シリコン層の一部の上に配置されたｐ型電界効果トランジスタ（ＰＦＥＴ）と、
前記ＮＦＥＴに当接する第１のスペーサ及び前記ＰＦＥＴに当接する第２のスペーサと、
前記ＮＦＥＴ及び前記ＰＦＥＴの上の窒化物応力ライナであって、前記ＮＦＥＴの前記少なくとも１つの凹んだソース／ドレイン・トレンチ及び前記ＰＦＥＴの前記少なくとも１つの凹んだソース／ドレイン・トレンチを充填する、窒化物応力ライナと、
前記二酸化シリコン層内に形成された第１のコンタクトであって、前記ＮＦＥＴ又は前記ＰＦＥＴのうちの一方に当接する、第１のコンタクトと
を含む、半導体デバイス。
【請求項１６】
前記窒化物応力ライナの上に金属ライナをさらに含む、請求項１５に記載の半導体デバイス。
【請求項１７】
前記窒化物応力ライナの上に酸化物層をさらに含む、請求項１５に記載の半導体デバイス。
【請求項１８】
前記第１のコンタクトが、シリサイド部分及び金属部分を含む、請求項１５に記載の半導体デバイス。
【請求項１９】
前記ＮＦＥＴ又は前記ＰＦＥＴのうちのもう一方に隣接する第２のコンタクトをさらに含む、請求項１５に記載の半導体デバイス。
【請求項２０】
前記窒化物応力ライナの上の金属ライナと、
前記窒化物応力ライナの上の酸化物層と
をさらに含む、請求項１５に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示される主題は、相補型金属酸化膜半導体（ＣＭＯＳ）内に応力を誘起するための解決法に関する。より詳細には、本明細書に開示される主題は、ＣＭＯＳデバイス内に窒化物応力ライナを形成するためのシステム及び方法に関する。
【背景技術】
【０００２】
半導体デバイスの設計者は、半導体デバイスをその性能のレベルを向上させる一方で、さらに小さくしようと絶えず取り組んでいる。性能を向上させるための１つの手法は、これらのデバイスの一部を覆う応力ライナを使用することである。応力ライナは、例えば、デバイスチャネル内での電子／正孔の移動度を高めるのに特に有益であり得る。しかしながら、デバイスチャネルの近くに配置された応力ライナは、コンタクト形成の際に厄介な問題を引き起こすことがあり、かつデバイス性能に悪影響を及ぼすことがある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、相補型金属酸化膜半導体（ＣＭＯＳ）デバイス内に応力を誘起するための解決法を提供することである。
【課題を解決するための手段】
【０００４】
相補型金属酸化膜半導体（ＣＭＯＳ）デバイス内に応力を誘起するための解決法が開示される。１つの態様において、半導体デバイスを形成する方法が開示され、この方法は、シリコン基板層と、その上の二酸化シリコン層と、第１の凹んだソース／ドレイン・トレンチを有するｎ型電界効果トランジスタ（ＮＦＥＴ）ゲート及び第２の凹んだソース／ドレイン・トレンチを有するｐ型電界効果トランジスタ（ＰＦＥＴ）ゲートであって、二酸化シリコン層の上に配置されるＮＦＥＴゲート及びＰＦＥＴゲートとを含むＣＭＯＳデバイスを準備するステップと、第１の凹んだソース／ドレイン・トレンチ及び第２の凹んだソース／ドレイン・トレンチ内に窒化物応力ライナを堆積するステップと、窒化物応力ライナの上に酸化物層を堆積するステップと、ＣＭＯＳデバイスをハンドリング・ウェハ上に置くステップであって、酸化物層がハンドリング・ウェハに最も近くなるようにする、ステップと、シリコン基板層を除去するステップと、二酸化シリコン層をエッチングしてソース／ドレイン領域の一部に当接する開口部を形成するステップであって、ソース／ドレイン領域が第１の凹んだソース／ドレイン・トレンチ又は第２の凹んだソース／ドレイン・トレンチのうちの一方に当接する、ステップと、開口部内にコンタクトを形成するステップとを含む。
【０００５】
本発明の第１の態様は、半導体デバイスを形成する方法を提供し、この方法は、シリコン基板層と、その上の二酸化シリコン層と、第１の凹んだソース／ドレイン・トレンチを有するｎ型電界効果トランジスタ（ＮＦＥＴ）ゲート及び第２の凹んだソース／ドレイン・トレンチを有するｐ型電界効果トランジスタ（ＰＦＥＴ）ゲートであって、二酸化シリコン層の上に配置されるＮＦＥＴゲート及びＰＦＥＴゲートとを含む相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを準備するステップと、第１の凹んだソース／ドレイン・トレンチ及び第２の凹んだソース／ドレイン・トレンチ内に窒化物応力ライナを堆積するステップと、窒化物応力ライナの上に酸化物層を堆積するステップと、ＣＭＯＳデバイスをハンドリング・ウェハ上に置くステップであって、酸化物層がハンドリング・ウェハに最も近くなるようにする、ステップと、シリコン基板層を除去するステップと、二酸化シリコン層をエッチングしてソース／ドレイン領域の一部に当接する開口部を形成するステップであって、ソース／ドレイン領域が第１の凹んだソース／ドレイン・トレンチ又は第２の凹んだソース／ドレイン・トレンチのうちの一方に当接する、ステップと、開口部内にコンタクトを形成するステップとを含む。
【０００６】
本発明の第２の態様は、半導体デバイスを提供し、この半導体デバイスは、二酸化シリコン層と、少なくとも１つの凹んだソース／ドレイン・トレンチを含み、二酸化シリコン層の一部の上に配置されたｎ型電界効果トランジスタ（ＮＦＥＴ）と、少なくとも１つの凹んだソース／ドレイン・トレンチを含み、二酸化シリコン層の一部の上に配置されたｐ型電界効果トランジスタ（ＰＦＥＴ）と、ＮＦＥＴ及びＰＦＥＴの上の窒化物応力ライナであって、ＮＦＥＴの少なくとも１つの凹んだソース／ドレイン・トレンチ及びＰＦＥＴの少なくとも１つの凹んだソース／ドレイン・トレンチを充填する、窒化物応力ライナと、二酸化シリコン層内に形成された第１のコンタクトであって、ＮＦＥＴ又はＰＦＥＴのうちの一方に当接する、第１のコンタクトとを含む。
【０００７】
本発明の第３の態様は、半導体デバイスを提供し、この半導体デバイスは、二酸化シリコン層と、少なくとも１つの凹んだソース／ドレイン・トレンチを含み、二酸化シリコン層の一部の上に配置されたｎ型電界効果トランジスタ（ＮＦＥＴ）と、少なくとも１つの凹んだソース／ドレイン・トレンチを含み、二酸化シリコン層の一部の上に配置されたｐ型電界効果トランジスタ（ＰＦＥＴ）と、ＮＦＥＴに当接する第１のスペーサ及びＰＦＥＴに隣接する第２のスペーサと、ＮＦＥＴ及びＰＦＥＴの上の窒化物応力ライナであって、ＮＦＥＴの少なくとも１つの凹んだソース／ドレイン・トレンチ及びＰＦＥＴの少なくとも１つの凹んだソース／ドレイン・トレンチを充填する、窒化物応力ライナと、二酸化シリコン層内に形成される第１のコンタクトであって、ＮＦＥＴ又はＰＦＥＴのうちの一方に当接する、第１のコンタクトとを含む。
【０００８】
本発明のこれら及び他の特徴は、以下の本発明の種々の態様の詳細な説明を本発明の種々の実施形態を描く添付の図面と併せることで、さらに容易に理解される。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態による半導体デバイスを形成するステップの断面図を示す。
【図２】本発明の実施形態による半導体デバイスを形成するステップの断面図を示す。
【図３】本発明の実施形態による半導体デバイスを形成するステップの断面図を示す。
【図４】本発明の実施形態による半導体デバイスを形成するステップの断面図を示す。
【図５】本発明の実施形態による半導体デバイスを形成するステップの断面図を示す。
【図６】本発明の実施形態による半導体デバイスを形成するステップの断面図を示す。
【図７】本発明の実施形態による半導体デバイスを形成するステップの断面図を示す。
【図８】本発明の実施形態による半導体デバイスを形成するステップの断面図を示す。
【図９】本発明の代替的な実施形態による半導体デバイスを形成するステップの断面図を示す。
【図１０】本発明の代替的な実施形態による半導体デバイスを形成するステップの断面図を示す。
【図１１】本発明の代替的な実施形態による半導体デバイスを形成するステップの断面図を示す。
【図１２】本発明の別の代替的な実施形態による半導体デバイスを形成するステップの断面図を示す。
【図１３】本発明の別の代替的な実施形態による半導体デバイスを形成するステップの断面図を示す。
【図１４】本発明の別の代替的な実施形態による半導体デバイスを形成するステップの断面図を示す。
【図１５】本発明の別の代替的な実施形態による半導体デバイスを形成するステップの断面図を示す。
【発明を実施するための形態】
【００１０】
本発明の図面は縮尺通りではないことに留意されたい。図面は、本発明の典型的な態様のみを示すことが意図されており、従って本発明の範囲を限定するものと考えるべきではない。図面において、図面間で同様の番号は同様の要素を示す。
【００１１】
ここで使用されている「堆積」という用語は、堆積される材料にふさわしい現時点で公知の又は今後開発されるいかなる技術をも含むことができ、例えば、化学気相堆積（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、準大気圧ＣＶＤ（ＳＡＣＶＤ）及び高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）、急熱ＣＶＤ（ＲＴＣＶＤ）、超高真空ＣＶＤ（ＵＨＣＶＤ）、制限反応処理（limited reaction processing）ＣＶＤ（ＬＲＰＣＶＤ）、金属・有機ＣＶＤ（ＭＯＣＶＤ）、スパッタリング堆積、イオンビーム堆積、電子ビーム堆積、レーザ支援堆積、熱酸化、熱窒化、スピンオン法、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、化学酸化、分子線エピタキシ（ＭＢＥ）、めっき、蒸着などを含むが、それらに限定されない。
【００１２】
図面を参照すると、半導体デバイスを形成する方法が図１−図８に示される。特に、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスの上に窒化物応力ライナを形成する方法が示される。図１は、Ｎ型電界効果トランジスタ（ＮＦＥＴ）デバイス１１０及びＰ型電界効果トランジスタ（ＰＦＥＴ）デバイス１２０を含む相補型金属酸化膜半導体（ＣＭＯＳ）デバイス１０を示す。ＣＭＯＳデバイス１０は、基板１００及びその上に配置される二酸化シリコン層１０２を含むことができる。シリコン基板層１００及び二酸化シリコン層１０２は、本明細書に記載の又は半導体製造の分野で公知のいずれかの従来の方式で堆積することができる。当該分野で公知のように、「ＭＯＳ」デバイスという用語は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を指す。本明細書で用いる場合、「ＭＯＳ」デバイスという用語は、種々の形態のＭＯＳＦＥＴを指す。図１−図８のＣＭＯＳデバイス１０は、当該分野で公知の、例えば、堆積、エッチング及び／又は成長技術のようないずれかの従来の方式で形成することができる。ＣＭＯＳデバイス１０は、シリコン基板層１００、その上の二酸化シリコン層１０２、ＮＦＥＴデバイス１１０、ＰＦＥＴデバイス１２０、並びにＮＦＥＴデバイス１１０及び／又はＰＦＥＴデバイス１２０に隣接して配置される少なくとも１つの浅いトレンチ分離（ＳＴＩ）１３０を含むことができる。当該分野で公知のように、ＳＴＩ１３０は、ＮＦＥＴデバイス１１０とＰＦＥＴデバイス１２０との間の電流の漏れを防ぐことができる。ＳＴＩ１３０は、ＮＦＥＴデバイス１１０及びＰＦＥＴデバイス１２０に先立って形成することができ、かつ二酸化シリコンのような誘電体材料を含むことができる。ＮＦＥＴデバイス１１０は、ＮＦＥＴゲート１１２を含むことができ、ＰＦＥＴデバイス１２０はＰＦＥＴゲート１２２を含むことができる。ＮＦＥＴゲート１１２及びＰＦＥＴゲート１２２は各々、ＣＭＯＳデバイス１０の上に形成される層（図示せず）のためのコンタクト・ポイントを与えることができる。さらに、１つの実施形態において、ＣＭＯＳデバイス１０は、ＮＦＥＴデバイス１１０に当接する第１のスペーサ１１４、及びＰＦＥＴデバイス１２０に当接する第２のスペーサ１２４を含むことができる。
【００１３】
図１に示されるように、ＣＭＯＳデバイス１０は、さらに、少なくとも１つの凹んだソース／ドレイン・トレンチ１５０を含む。凹んだソース／ドレイン・トレンチ１５０は、本明細書に記載の及び／又は当該分野で公知の技術を用いた選択的エッチングのようないずれかの従来の方式で形成することができる。図１に示されるように、凹んだソース／ドレイン・トレンチ１５０は、ソース／ドレイン領域１７０に当接することができ、ＮＦＥＴデバイス１１０及び／又はＰＦＥＴデバイス１２０のソース及び／又はゲート領域の近傍に応力ライナ（図２）を形成させることを可能にすることができる。
【００１４】
図２は、図１のＣＭＯＳデバイス１０の上に堆積された窒化物応力ライナ１０４を示す。窒化物応力ライナ１０４は、本明細書に記載の又は当該分野で公知のいずれかの従来の方式で堆積することができる。例えば、窒化物応力ライナ１０４は、物理気相堆積（ＰＶＤ）によってＣＭＯＳデバイス１０の上に堆積することができる。堆積の後、窒化物応力ライナ１０４は、例えば化学的機械的研磨（ＣＭＰ）を用いて研磨することができる。窒化物応力ライナ１０４は、引張応力又は圧縮応力を生じさせる窒化物から形成することができる。窒化物応力ライナ１０４は、例えば、窒化シリコン又は窒化シリコンホウ素のうちの１つ又は複数を含むことができる。窒化物応力ライナ１０４は、凹んだソース／ドレイン・トレンチ１５０のうちの少なくとも１つを充填することができる。１つの実施形態において、窒化物応力ライナ１０４は、ＮＦＥＴデバイス１１０の凹んだソース・トレンチ１５０及び／又はＰＦＥＴデバイス１２０の凹んだドレイン・トレンチ１５０の両方を充填する。凹んだソース・トレンチ１５０を窒化物応力ライナ１０４で充填することによって、ＮＦＥＴデバイス１１０及び／又はＰＦＥＴデバイス１２０のソース及び／又はゲート領域に対して増大した応力を与えることができ、ＣＭＯＳデバイス１０に対して改善された性能をもたらすことができる。例えば、窒化物応力ライナ１０４は、１１０パーセントまで性能を改善することができる。
【００１５】
図３は、窒化物応力ライナ１０４の上に堆積された酸化物層１０６を含むＣＭＯＳデバイス１０を示す。酸化物層１０６は、例えば、二酸化シリコン又はテトラエチルオルトシリケート（ＴＥＯＳ）を含むことができる。酸化物層１０６は、本明細書に記載の方式のようないずれかの従来の方式で堆積することができる。例えば、１つの実施形態において、酸化物層１０６はＰＶＤによって堆積され、次にＣＭＰを用いて研磨される。
【００１６】
図４を参照すると、シリコン基板層１００を除去した後の図３のＣＭＯＳデバイス１０が示される。１つの実施形態において、除去は、ハンドリング・ウェハ（図示せず）上に、酸化物層１０６がハンドリング・ウェハに最も近くなるようにＣＭＯＳデバイス１０を置くことを含むことができる。このプロセスは、「反転（フリッピング）」と称することもあり、ＣＭＯＳデバイス１０は、図３−図４に示されているような位置から１８０度に配置される。ＣＭＯＳデバイス１０がハンドリング・ウェハ上に配置されると、シリコン基板層１００を除去することができる。シリコン基板層１００の除去は、例えば、エッチング及びＣＭＰを含むことができる。１つの実施形態において、シリコン基板層１００は、フッ化水素酸（ＨＦ）を含む反応性イオンエッチング（ＲＩＥ）を使用して除去することができる。
【００１７】
図５は、二酸化シリコン層１０２をエッチングして開口部１６０を形成した後の図４のＣＭＯＳデバイス１０を示す。二酸化シリコン層１０２のエッチングは、本明細書に記載した技術のようないずれかの従来のエッチング技術を含むことができる。１つの実施形態において、エッチングはＲＩＥを含むことができ、これは、二酸化シリコン層１０２内に開口部１６０を選択的に形成することを支援することができる。しかしながら、当該分野で公知の他の選択的エッチング技術も同様に使用することができる。図５に示されるように、開口部１６０は、ソース／ドレイン領域１７０の一部に当接することができる。
【００１８】
図６は、図５のＣＭＯＳデバイス１０の別の断面図を示す。図６に示される断面図は、図５と同じＣＭＯＳデバイス１０から取ったものであるが、断面の切断は図５の描画から９０度の角度でなされたものである。図６に示されるように、開口部１６０は、ソース／ドレイン領域１７０の一部に直接当接することができる。さらに、図６に示されるように、開口部１６０は、ＳＴＩ１３０の全長にわたって延びて、ソース／ドレイン領域１７０の一部に当接することができる。
【００１９】
図７を参照すると、二酸化シリコン層１０２内の（充填された）開口部１６０（符号は省略）内に形成されたコンタクト１８０が示される。コンタクト１８０は、シリサイド部分１９０及び金属部分１９２を含むことができる。１つの実施形態において、シリサイド部分１９０は、開口部１６０の中でソース／ドレイン領域１７０上に選択的に堆積される（ハンドリング・ウェハ上に置かれている間に）。シリサイド部分１９０は、本明細書に記載の及び／又は当該分野で公知のいずれかの従来の堆積技術を用いて堆積することができる。シリサイド部分１９０は、例えば白金のような、金属を含むことができる。１つの実施形態において、シリサイド部分１９０は、ニッケル（Ｎｉ）及び／又は窒化チタン（ＴｉＮ）を含むことができる。シリサイド部分１９０は、ソース／ドレイン領域１７０と金属部分１９２との間のインタフェースとして役割を果たすことができる。この点で、シリサイド部分１９０は、二酸化シリコン層１０２とソース／ドレイン１７０との間の抵抗を低くするという利益をもたらすことができる。コンタクト１８０は、さらに、金属部分１９２を含むことができる。１つの実施形態において、金属部分１９２は、開口部１６０の中でシリサイド部分１９０上に選択的に堆積される（ハンドリング・ウェハ上に置かれている間に）。金属部分１９２は、本明細書に記載の及び／又は当該分野で公知のいずれかの従来の堆積技術を用いて堆積することができる。金属部１９２は、例えばタングステン、アルミニウム及び／又は銅のような、コンタクト金属を含むことができる。金属部分１９２は、ＣＭＯＳデバイス１０と外部回路、他の半導体デバイスなど（図示せず）との間のコンタクトを提供することができる。
【００２０】
図８を参照すると、図７のＣＭＯＳデバイス１０の別の断面図が示される。図８に示される断面図は、図７と同じＣＭＯＳデバイス１０から取ったものであるが、断面の切断は、図７の描画から９０度の角度でなされものである。図８は、図６において図示され、かつ参照されているものと同様の断面の視点を示す。図８に示されるように、コンタクト１８０は、ソース／ドレイン領域１７０の一部に直接当接することができる。さらに、図８に示されるように、開口部１８０は、ＳＴＩ１３０の全長にわたって延びて、ソース／ドレイン領域１７０の一部に当接することができる。
【００２１】
図９は、第２のＣＭＯＳデバイス２０が従来技術を用いて形成される、代替的な実施形態を示す。ＣＭＯＳデバイス２０は、実質的には、図１のＣＭＯＳデバイス１０と同様であるが、しかしながら、ＣＭＯＳデバイス２０は、図１に図示されるとともにそれ参照して説明されるような１つ又は複数の凹んだソース／ドレイン・トレンチを含まない。図示されるように、ＣＭＯＳデバイス２０は、シリコン基板層２００、その上の二酸化シリコン層２０２、ＮＦＥＴデバイス２１０、ＰＦＥＴデバイス２２０、並びにＮＦＥＴデバイス２１０及び／又はＰＦＥＴデバイス２２０に隣接して配置される少なくとも１つの浅いトレンチ分離（ＳＴＩ）２３０を含むことができる。当該分野で公知のように、ＳＴＩ２３０は、ＮＦＥＴデバイス２１０とＰＦＥＴデバイス２２０との間の電流の漏れを防ぐことができる。ＳＴＩ２３０は、ＮＦＥＴデバイス２１０及びＰＦＥＴデバイス２２０に先立って形成することができ、かつ二酸化シリコンのような誘電体材料を含むことができる。ＮＦＥＴデバイス２１０は、ＮＦＥＴゲート２１２及びソース／ドレイン領域２７０を含むことができ、ＰＦＥＴデバイス２２０は、ＰＦＥＴゲート２２２及びソース／ドレイン領域２７０を含むことができる。ＮＦＥＴゲート２１２及びＰＦＥＴゲート２２２は各々、ＣＭＯＳデバイス２０の上に形成される層（図示せず）のためのコンタクト・ポイントを与えることができる。さらに、図９に示されるように、ＣＭＯＳデバイス２０は、ＮＦＥＴデバイス２１０に当接する第１のスペーサ２１４及びＰＦＥＴデバイス２２０に当接する第２のスペーサ２２４を含むことができる。
【００２２】
図１０を参照すると、第１のスペーサ２１４及び第２のスペーサ２２４の除去後のＣＭＯＳデバイス２０が示される。図示されるように、付加的なスペーサ（２１４、２２４）は除去することもできる。スペーサ２１４、２２４は、当該分野で公知の又は本明細書に記載の標準的なエッチング技術を用いて除去することができる。例えば、スペーサ２１４、２２４は、高温リン酸浴又はＲＩＥによって除去することができる。いずれにしても、スペーサ２１４、２２４を除去することにより、ＮＦＥＴデバイス２１０及び／又はＰＦＥＴデバイス２２０のソース／ドレイン領域２７０に対してよりアクセスし易くさせることができる（図１１を参照して説明される）。
【００２３】
図１１は、ＮＦＥＴデバイス２１０及びＰＦＥＴデバイス２２０の上に窒化物応力ライナ２０４を堆積し、窒化物応力ライナ２０４の上に酸化物層２０６を堆積し、シリコン基板層２００を除去し、二酸化シリコン層２０２内にコンタクト２８０を形成した後の図１０のＣＭＯＳデバイス２０を示す。窒化物応力ライナ２０４及び酸化物層２０６の堆積は、図２−図８に示されるとともにそれらを参照して説明される同様の堆積ステップと実質的に同様に行うことができる。図１１に示されるように、スペーサ２１４、２２４を除去することで、ソース／ドレイン領域２７０に近接して窒化物応力ライナ２０４を堆積することが可能になる。これは、ソース／ドレイン領域２７０に対して大きい応力をもたらすことを可能にし、そのことがＣＭＯＳデバイス２１０の性能をさらに高めることになる。
【００２４】
図１２は、ＣＭＯＳデバイス３０が従来技術に従って形成される、別の代替的な実施形態を示す。図１２に示されるＣＭＯＳデバイス３０は、図９のＣＭＯＳデバイス２０と実質的に同様である。図示されるように、ＣＭＯＳデバイス３０は、シリコン基板層３００、その上の二酸化シリコン層３０２、ＮＦＥＴデバイス３１０、ＰＦＥＴデバイス３２０、並びにＮＦＥＴデバイス３１０及び／又はＰＦＥＴデバイス３２０に隣接して配置される少なくとも１つの浅いトレンチ分離（ＳＴＩ）３３０を含むことができる。当該分野で公知のように、ＳＴＩ３３０は、ＮＦＥＴデバイス３１０とＰＦＥＴデバイス３２０との間の電流の漏れを防ぐことができる。ＳＴＩ３３０は、ＮＦＥＴデバイス３１０及びＰＦＥＴデバイス３２０に先立って形成することができ、かつ二酸化シリコンのような誘電体材料を含むことができる。ＮＦＥＴデバイス３１０は、ＮＦＥＴゲート３１２及びソース／ドレイン領域３７０を含むことができ、ＰＦＥＴデバイス３２０は、ＰＦＥＴゲート３２２及びソース／ドレイン領域３７０を含むことができる。ＮＦＥＴゲート３１２及びＰＦＥＴゲート３２２は各々、ＣＭＯＳデバイス３０の上に形成される層（図示せず）のためのコンタクト・ポイントを与えることができる。さらに、図９に示されるように、ＣＭＯＳデバイス３０は、ＮＦＥＴ３１０に当接する第１のスペーサ３１４及びＰＦＥＴデバイス３２０に当接する第２のスペーサ３２４を含むことができる。
【００２５】
図１３は、図１２のＣＭＯＳデバイス３０の上に堆積された窒化物応力ライナ３０４を示す。窒化物応力ライナ３０４は、本明細書において記載され及び／又は当該分野で公知のいずれかの従来の方式で堆積することができる。例えば、窒化物応力ライナ３０４は、物理気相堆積（ＰＶＤ）によってＣＭＯＳデバイス３０の上に堆積することができる。堆積の後、窒化物応力ライナ３０４は、例えば、化学的機械的研磨（ＣＭＰ）を用いて研磨することができる。窒化物応力ライナ３０４は、引張応力又は圧縮応力を生じさせる窒化物から形成することができる。窒化物応力ライナ３０４は、窒化シリコン及び／又は窒化シリコンホウ素のうちの１つ又は複数を含むことができる。窒化物応力ライナ３０４は、およそ３０オングストロームから６００オングストロームの厚さとすることができる。
【００２６】
図１４は、窒化物応力ライナ３０４の上に高応力金属ライナ３０８を堆積した後の図１３のＣＭＯＳデバイス３０を示す。ここで用いられる「高応力」ライナという用語は、下にある材料（又は層）に対して約０．１ギガパスカル（ＧＰａ）から４ギガパスカルの大きさの応力を誘起することができる特性を有するいずれかの材料を指すことができる。高応力ライナ３０８は、例えば、窒化チタン（ＴｉＮ）を含むことができる。しかしながら、高応力ライナ３０８は、下にある層に対して「高応力」レベルを誘起することができる１つ又は複数の他の材料を含むことができる。
【００２７】
図１５は、高応力ライナ３０８の上に酸化物層３０６を堆積し、シリコン基板層３００を除去し、二酸化シリコン層３０２内にコンタクト３８０を形成した後の図１４のＣＭＯＳデバイス３０を示す。酸化物層３０６の堆積は、図２−図８に示されるとともにそれらを参照して説明される同様の堆積ステップと実質的に同様に行うことができる。図１５に示されるように、高応力ライナ３０８は、ソース／ゲート領域３７０内での応力の誘起を助け、それによりＣＭＯＳデバイス３０の性能を改善する。コンタクト３８０は、図７を参照して説明されるように、外部デバイス（すなわち、回路及び／又は他の半導体デバイス）への同様の接続を提供することができる。
【００２８】
上記のような方法及び構造体は、半導体チップの製造において使用される。その結果得られる半導体チップは、未加工のウェハの形態（すなわち、多数のパッケージされていないチップを有する単一のウェハとして）で、裸のダイとして、又はパッケージされた形態で、製造業者が配給することができる。後者の場合、チップは、単一チップ・パッケージ（例えば、マザーボード又は他のより高レベルの担体に固定されたリード線を備えた、プラスチック担体）、又は多チップ・パッケージ（例えば、表面相互接続又は埋め込み相互接続のいずれか又は両方を備えたセラミック担体）内に装着される。いずれにしても、チップはその後、他のチップ、ディスクリート回路素子、及び／又は他の信号処理デバイスと共に、（ａ）マザーボードのような中間製品、又は（ｂ）最終製品のどちらかの一部として集積される。最終製品は、玩具及びその他の下位アプリケーションから、ディスプレイ、キーボード又は他の入力装置、及び中央処理装置を備えた高度なコンピュータ製品までにわたる、集積回路を含むいずれかの製品であり得る。
【００２９】
前記の図面は、本開示のいくつかの実施形態に従う、関連した処理のうちのいくつかを示す。この点で、図面の流れ図の中の各々の図又はブロックは、記載された方法の実施形態に関連付けられたプロセスを表す。いくつかの代替的な実施形態において、図又はブロックで言及された動作は、関与する動作に応じて、図面に示された順序とは異なる順序で行われてもよく、又は、例えば、実際には実質的に同時に又は逆の順序で実行されてもよいことに留意されたい。また、当業者であれば、処理を説明する付加的なブロックを追加することができることを認識するであろう。
【００３０】
ここで用いられる用語は、単に特定の実施形態を説明する目的のためのものであり、本開示を限定することを意図するものではない。ここで用いられる単数形の「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈から明らかにそうでないことが示されていない限り、複数形も同様に含むことが意図される。「含む（ｃｏｍｐｒｉｓｅｓ）」及び／又は「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、この明細書において用いられる場合、言明された特徴、整数、ステップ、操作、要素及び／又は成分の存在を規定するものであるが、１つ又は複数のその他の特徴、整数、ステップ、操作、要素、成分及び／又はそれらの群の存在又は追加を除外するものではないことがさらに理解される。
【００３１】
以下の特許請求の範囲における全ての「手段又はステップと機能との組合せ（ミーンズ又はステップ・プラス・ファンクション）」要素の対応する構造、材料、行為及び均等物は、その機能を、明確に特許請求されているように他の特許請求された要素と組み合わせて実行するための、いかなる構造、材料又は行為をも含むことが意図される。本発明の説明は、例示及び説明の目的で提示されたものであるが、網羅的であることを意図するものではなく、本開示を開示された形態に限定することを意図するものでもない。多くの変更及び変形が、本開示の範囲及び精神から逸脱することなく当業者には明らかである。実施形態は、本開示の原理及び実際の用途を最も良く説明するため、及び、当業者が本開示を、企図される特定の使用に好適なものとして種々の変更を有する種々の実施形態について理解することを可能にするために、選択及び記載された。
【符号の説明】
【００３２】
１０、２０、３０：相補型金属酸化膜半導体（ＣＭＯＳ）デバイス
１００、２００、３００：シリコン基板
１０２、２０２、３０２：二酸化シリコン層
１０４、２０４、３０４：窒化物応力ライナ
１０６、２０６、３０６：酸化物層
１１０、２１０、３１０：Ｎ型電界効果トランジスタ（ＮＦＥＴ）デバイス
１１２、２１２、３１２：ＮＦＥＴゲート
１１４、２１４、３１４：第１のスペーサ
１２０、２２０、３２０：Ｐ型電界効果トランジスタ（ＰＦＥＴ）デバイス
１２２、２２２、３２２：ＰＦＥＴゲート
１２４、２２４、３２４：第２のスペーサ
１３０、２３０、３３０：浅いトレンチ分離（ＳＴＩ）
１５０：凹んだソース／ドレイン・トレンチ
１６０：開口部
１７０、２７０、３７０：ソース／ドレイン領域
１８０、２８０、３８０：コンタクト
１９０、２９０：シリサイド部分
１９２、２９２、３９２：金属部分
３０８：高応力金属ライナ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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