(57)【特許請求の範囲】
【請求項１】
活性領域を含む半導体基板と、
前記基板の上面の一部に形成され、絶縁領域を定義する絶縁物と、
共通コンダクタ層からパターニングされ、前記基板上に形成され、前記絶縁物上に形成された第１パターン部と、
前記活性領域上に形成され、前記活性領域内に形成されたトランジスタのゲートを含む第２パターン部を含むコンダクタ層パターン、および
前記コンダクタ層パターンの前記第１パターン部上に形成された下部電極、前記下部電極上に形成された誘電層パターン、および前記誘電層パターン上に形成された上部電極を含む絶縁領域内のキャパシタを含み、
前記上部電極は前記誘電層パターン上の第１上部電極層パターンと、前記第１上部電極層パターン上の第２上部電極層パターンとを含み、
前記第１上部電極層パターンの一部は前記第２上部電極層パターンの上面の両端部の上部にあることを特徴とする半導体集積回路素子。
【請求項２】
前記誘電層パターンは、高誘電率物質、酸化物、酸化物−窒化物−酸化物構造のうちから選択された誘電物質のうちのいずれか一つである請求項１に記載の半導体集積回路素子。
【請求項３】
前記誘電層パターンは、前記上部電極の側壁に沿って形成される請求項１に記載の半導体集積回路素子。
【請求項４】
前記基板上に形成された層間絶縁膜をさらに含み、前記キャパシタは前記層間絶縁膜を通して（through）形成され、
前記キャパシタは前記コンダクタパターンの第１パターン部上の一部に形成され、前記下部電極コンタクトが前記層間絶縁膜を介して延長され前記コンダクタパターンの前記第１パターン部の他の部分の上部表面と電気的に連結される請求項１に記載の半導体集積回路素子。
【請求項５】
前記基板上に形成された層間絶縁膜をさらに含み、前記キャパシタは前記層間絶縁膜を通して（through）形成され、
前記層間絶縁膜を介して延長され前記上部電極の上部表面と電気的に連結される上部電極コンタクトをさらに含む請求項１に記載の半導体集積回路素子。
【請求項６】
半導体基板の上部に絶縁領域を定義する絶縁物を形成し、
基板上にコンダクタ層を形成しパターニングして、前記絶縁領域の絶縁物上の第１パターン部と前記活性領域上の第２パターン部とを含む伝導性パターンを形成し、
前記伝導性パターンの前記第１パターン部上に下部電極を形成し前記下部電極上に誘電層パターンを形成して、および前記誘電層パターン上に上部電極を形成して、前記絶縁領域の絶縁物上にキャパシタを形成することを含み、
前記上部電極は前記誘電層パターン上の第１上部電極層パターンと、前記第１上部電極層パターン上の第２上部電極層パターンとを含み、
前記第１上部電極層パターンの一部は前記第２上部電極層パターンの上面の両端部の上部にあることを特徴とする半導体集積回路素子の製造方法。
【請求項７】
前記誘電層パターンは、高誘電物質、酸化物、酸化物−窒化物−酸化物構造のうちから選択されたいずれか一つの誘電物質を含む請求項６に記載の半導体集積回路素子の製造方法。
【請求項８】
前記キャパシタは、
前記伝導性層パターン上の基板上に層間絶縁膜を形成し、
前記層間絶縁膜をパターニングして前記伝導性層パターン上の第１パターン部の一部を露出させるオープニングを形成し、
前記オープニングの底面および内壁に下部電極層を形成し、
前記オープニングの底面上の下部電極層パターンを形成するために前記下部電極層をエッチングし、
前記下部電極上に誘電層を形成し、
前記誘電層上に上部電極層を形成して、
前記上部電極層と前記誘電層下部の前記層間絶縁膜を露出させるために前記層間絶縁膜を平坦化する工程を行うことを含む請求項６に記載の半導体集積回路素子の製造方法。
【請求項９】
前記下部電極層のエッチングは、前記オープニングの内壁から電極層を除去する請求項８に記載の半導体集積回路素子の製造方法。
【請求項１０】
前記層間絶縁膜を平坦化する前に前記層間絶縁膜上に犠牲層をさらに形成してパターニングすることを含み、
前記パターニング工程は前記犠牲層と層間絶縁膜とをパターニングして、第１オープニングを形成することである請求項８に記載の半導体集積回路素子の製造方法。
【請求項１１】
エッチング方法で第２オープニングを形成するために前記第１オープニングを拡張させることをさらに含む請求項１０に記載の半導体集積回路素子の製造方法。
【請求項１２】
前記拡張の後に、前記犠牲層の下が除去された部分が前記第２オープニング上に形成される請求項１１に記載の半導体集積回路素子の製造方法。
【請求項１３】
前記キャパシタは、前記伝導性パターンの前記第１パターン部上の一部に形成され、前記層間絶縁膜を通して延長され前記伝導性パターンの前記第１パターン部の他の部分の上部表面と電気的に連結される下部電極コンタクトを形成することをさらに含む請求項８に記載の半導体集積回路素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＩＭキャパシタを備える半導体集積回路装置およびその製造方法に関する。
【背景技術】
【０００２】
最近になって半導体素子の高集積化（ｈｉｇｈ  ｉｎｔｅｇｒａｔｉｏｎ  ｄｅｇｒｅｅ）および高性能化（ｈｉｇｈ  ｐｅｒｆｏｒｍａｎｃｅ）にともない一つの完全な機能を遂行するためにデジタル回路とアナログ回路とを共に備えるシステムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）に対する必要性が増大している。すなわち、マルチメディア、通信、およびグラフィックプロセッシング用ＩＣ、イメージセンサ、ＬＤＩなどのような多様なシステムＬＳＩ製品ではデジタル回路に付加してアナログ回路が要求される。
【０００３】
半導体集積回路素子は共通的に素子内に集積されたキャパシタを含む。このような集積されたキャパシタは互いに離隔された第１電極と第２電極とを含む。集積回路素子内で、キャパシタは多様で多数の形態で存在する。例えば、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタ、ＰＮ接合キャパシタ、ＰＩＰ（ｐｏｌｙｓｉｌｉｃｏｎ−ｉｎｓｕｌａｔｏｒ−ｐｏｌｙｓｉｌｉｃｏｎ）キャパシタ、およびＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）などである。このような名称は電極または誘電膜を形成する物質の種類によって付けられる。
【０００４】
ＭＯＳとＰＩＰキャパシタ類は多結晶半導体層または単結晶半導体層を電極とするキャパシタで、ＰＮ接合キャパシタ類は下部電極にドーピングされた単結晶シリコンを使用するキャパシタである。このような多結晶半導体または単結晶半導体は金属より抵抗が高い。そのため、キャパシタの多結晶半導体または単結晶半導体で形成された電極にバイアス電圧が印加されるとき、空乏領域が生じてバイアス電圧が不安定となり望まないキャパシタンスの変動を起こす。キャパシタンスの変動はキャパシタに印加される信号（ｓｉｇｎａｌ）の周波数に大きく依存する。
【０００５】
アナログ回路の主要構成要素はキャパシタと抵抗である。アナログ回路キャパシタの性能を向上させるために、アナログキャパシタでは３ｆＦ／μｍ２以上の高いキャパシタンスが要求されるだけでなく、抵抗では数百Ω／mm２から数  ＫΩ／mm２程度の高い抵抗が要求される。また、アナログキャパシタが予測可能な範囲内でエラーなく動作するためにはアナログキャパシタのキャパシタンス電圧係数（Ｖｏｌｔａｇｅ  Ｃｏｅｆｆｉｃｉｅｎｔｓ  ｏｆ  Ｃａｐａｃｉｔａｎｃｅ、以下ＶＣＣ）が所定値以下で一定に維持されなければならず、ウェハ上の位置によるＶＣＣの分布が可能な限り小さくなければならない。
この時、ＶＣＣは、
【０００６】
【数１】
0005629795.tif 000002
のように定義される。
【０００７】
ここで、Ｃ０は素子内での一般的なキャパシタンスであり、（ｄＣ／ｄＶ）は印加された電圧に応答するキャパシタンスの変動である。
ＶＣＣはアナログキャパシタのキャパシタンスと電圧との間の関係を表す２次方程式の各項の係数を指称する。
【０００８】
キャパシタ電極が金属で形成されたＭＩＭキャパシタは電極の抵抗が低く、より安定したキャパシタンスを維持することができる。この場合、周波数依存度が低くなる。金属電極のキャパシタにバイアス電圧が印加される場合、空乏領域が生じなかったり、とても小さくなる。
【０００９】
こういう安定したキャパシタンス特性のため、ＭＩＭキャパシタはアナログ素子、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  ａ  Ｃｈｉｐ）素子、およびすべての混合信号応用分野などに使用される半導体集積回路素子に広く重要に使用される。例えば、ＭＩＭキャパシタはＣＩＳ（ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）、ＬＤＩ（ＬＣＤ  Ｄｒｉｖｅｒ  ＩＣｓ）、ＲＦフィルタ素子およびその他多様に使用される。
【００１０】
一般的なＰＩＰキャパシタは多結晶シリコンで形成された二つの電極を含む。ＰＩＰキャパシタは一枚のフォトマスクだけを使用して製造されるため相対的に簡単である。そのため、ＰＩＰキャパシタは普通低い等級の素子に使用され、ＰＩＰキャパシタの上に金属インターコネクション層が形成されるためルーティング（ｒｏｕｔｉｎｇ）領域が広いのでワイヤリング特性が良い。
【００１１】
しかし、ＰＩＰキャパシタは多結晶シリコン電極が含む空乏領域のためにキャパシタンスの変動が激しい。このような空乏領域は高いキャパシタンスと低いＶＣＣ値とを確保するのに障害となるため、ＰＩＰキャパシタは高い等級の素子に使用しづらい。相対的に、ＭＩＭキャパシタは性能が優れているが金属インターコネクション層と同じ高さに作られるものの、上、下部電極が大きく配線に必要なルーティング面積が狭くてワイヤリング特性が悪い。
一方、ますます複雑化する配線に必要なルーティング面積を最大化することができ、さらに単純化された工程で最小限のマスクを使用し、形成することができる金属アナログキャパシタに対する必要性が増大している。金属アナログキャパシタンスを含む半導体集積回路素子に関しては、特許文献１に記載されたものが知られている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−２６８５５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明が解決しようとする課題は、キャパシタンス値が所定値以上に高く、ＶＣＣが所定値以下に維持されるＭＩＭキャパシタを含む半導体集積回路装置を提供することにある。
【００１４】
本発明が解決しようとする他の課題は、配線ルーティングに有利でありつつも、最小限のマスクを使用するＭＩＭキャパシタの製造方法を提供することにある。
【００１５】
本発明が解決しようとする課題は、以上で言及した技術的課題に制限されず、言及されていないまた他の課題は次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【００１６】
前記課題を達成するための本発明の一実施形態による半導体集積回路素子は、活性領域を含む半導体基板、基板の上面の一部に形成され絶縁領域を定義する絶縁物、共通コンダクタ層からパターニングされ基板上に形成されて絶縁物上に形成された第１パターン部と、活性領域上に形成され活性領域内に形成されたトランジスタのゲートを含む第２パターン部を含むコンダクタ層パターン、およびコンダクタ層パターンの第１パターン部上に形成された下部電極、下部電極上に形成された誘電層パターン、および誘電層パターン上に形成された上部電極を含む絶縁領域内のキャパシタを含み、上部電極は誘電層パターン上の第１上部電極層パターンと、第１上部電極層パターン上の第２上部電極層パターンとを含み、第１上部電極層パターンの一部は第２上部電極層パターンの上部にあることを特徴とする。
【００１７】
また、前記他の課題を達成するための本発明の一実施形態による半導体集積回路素子の製造方法は、半導体基板の上部に絶縁領域を定義する絶縁物を形成し、基板上にコンダクタ層を形成してパターニングして、絶縁領域の絶縁物上の第１パターン部と活性領域上の第２パターン部とを含む伝導性パターンを形成し、および伝導性パターンの第１パターン部上に下部電極を形成して、下部電極上に誘電層パターンを形成し、および誘電層パターン上に上部電極を形成して、絶縁領域の絶縁物上にキャパシタを形成することを含み、上部電極は誘電層パターン上の第１上部電極層パターンと、第１上部電極層パターン上の第２上部電極層パターンとを含み、第１上部電極層パターンの一部は第２上部電極層パターンの上部にあることを特徴とする
その他実施形態の具体的な事項は詳細な説明および図に含まれている。
【発明の効果】
【００１８】
本発明の実施形態によるＭＩＭキャパシタは、素子の低い位置のルーティング層より下に形成されるため広いルーティング領域と金属配線領域とを確保することができ、空乏領域が殆どなくてキャパシタンスが良く、金属電極を有することにより高性能動作をすることができる。
【図面の簡単な説明】
【００１９】
【図１Ａ】本発明の一番実施形態によるＭＩＭキャパシタを製造する方法を説明するためのＭＩＭキャパシタの断面図である（その１）。
【図１Ｂ】本発明の一番実施形態によるＭＩＭキャパシタを製造する方法を説明するためのＭＩＭキャパシタの断面図である（その２）。
【図１Ｃ】本発明の一番実施形態によるＭＩＭキャパシタを製造する方法を説明するためのＭＩＭキャパシタの断面図である（その３）。
【図１Ｄ】本発明の一番実施形態によるＭＩＭキャパシタを製造する方法を説明するためのＭＩＭキャパシタの断面図である（その４）。
【図１Ｅ】本発明の一番実施形態によるＭＩＭキャパシタを製造する方法を説明するためのＭＩＭキャパシタの断面図である（その５）。
【図１Ｆ】本発明の一番実施形態によるＭＩＭキャパシタを製造する方法を説明するためのＭＩＭキャパシタの断面図である（その６）。
【図２】は本発明の第２実施形態によるＭＩＭキャパシタの断面図である。
【図３Ａ】は本発明の第３実施形態によるＭＩＭキャパシタを製造する方法を説明するためのＭＩＭキャパシタの断面図である。  図１に例示されている本発明の一実施形態による半導体集積回路装置の製造工程を示す工程中間段階構造物の断面図である（その１）。
【図３Ｂ】は本発明の第３実施形態によるＭＩＭキャパシタを製造する方法を説明するためのＭＩＭキャパシタの断面図である。  図１に例示されている本発明の一実施形態による半導体集積回路装置の製造工程を示す工程中間段階構造物の断面図である（その２）。
【図３Ｃ】は本発明の第３実施形態によるＭＩＭキャパシタを製造する方法を説明するためのＭＩＭキャパシタの断面図である。  図１に例示されている本発明の一実施形態による半導体集積回路装置の製造工程を示す工程中間段階構造物の断面図である（その３）。
【図３Ｄ】は本発明の第３実施形態によるＭＩＭキャパシタを製造する方法を説明するためのＭＩＭキャパシタの断面図である。  図１に例示されている本発明の一実施形態による半導体集積回路装置の製造工程を示す工程中間段階構造物の断面図である（その４）。
【図３Ｅ】は本発明の第３実施形態によるＭＩＭキャパシタを製造する方法を説明するためのＭＩＭキャパシタの断面図である。  図１に例示されている本発明の一実施形態による半導体集積回路装置の製造工程を示す工程中間段階構造物の断面図である（その５）。
【図４】は本発明の第４実施形態によるＭＩＭキャパシタの断面図である。
【図５】は本発明により製造されたＭＩＭキャパシタで、印加される電圧により相対的に安定したキャパシタンス密度を示す実験データのグラフである。
【図６】は本発明による８種の他の工程によって製造されたＭＩＭキャパシタのウェハで、ＶＣＣ値を反復的に示す実験データのグラフである。
【図７】は本発明により製造されたＭＩＭキャパシタで、ストレス電圧によりフェイルが発生する時間を示す実験データのグラフである。
【図８】は本発明によるウェハ上の互いに異なる位置に製造されたＭＩＭキャパシタで、印加された電圧により相対的に安定した漏洩電流密度を示す実験データのグラフである。
【図９】は本発明によるウェハ上の互いに異なる位置に製造されたＭＩＭキャパシタで、印加された電圧により提供されている定規化されたキャパシタンス値を反復的に示す実験データのグラフである。
【図１０】は本発明による８種の他の工程によって、製造されたＭＩＭキャパシタで、印加電圧にともなう漏洩電流密度を示す実験データのグラフである。
【図１１】は本発明で、図６および図１０の８種類工程の実験データ表である。
【発明を実施するための形態】
【００２０】
本発明の利点および特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述されている実施形態を参照すれば明確になるであろう。しかし本発明は以下で開示される実施形態に限定されるものではなく互いに異なる多様な形態で実現され得るものであり、単に本実施形態は本発明の開示が完全なようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されているもので、本発明は請求項の範囲によってのみ定義される。図面において層および領域の大きさおよび相対的な大きさは説明の明瞭性のために誇張されたものであり得る。明細書全体にかけて、同一参照符号は同一構成要素を指称する。
【００２１】
本明細書で記述する実施形態は本発明の理想的な概略図である平面図および断面図を参考にして説明されるであろう。したがって、製造技術および／または許容誤差などによって例示図の形態が変形され得る。したがって、本発明の実施形態は図示された特定形態に制限されるものではなく、製造工程に伴い生成される形態の変化も含むものである。したがって、図に例示された領域は概略的な属性を有し、図に例示された領域の形は素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するものではない。
【００２２】
本明細書で、「基板」はシリコンバルク基板、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）、または単結晶層から成長したエピタキシャルを含む基板のうち、いずれかの一つを意味し得るが、これに限定さるものではない。
【００２３】
図１Ａないし１Ｆは、本発明の第１実施形態によるＭＩＭキャパシタを製造する方法を説明するためのＭＩＭキャパシタの断面図であり、図２は本発明の実施形態による半導体集積回路装置のＭＩＭキャパシタを表す断面図である。
【００２４】
図１Ｆは本発明の第１実施形態によるＭＩＭキャパシタである。
フィールド酸化膜１０２が基板１００の絶縁領域９０と活性領域９２とを定義し、基板１００内に形成される。活性領域９２にはトランジスタ９４のような活性素子が形成される。本実施形態で、トランジスタ９４は基板１００の活性領域９２上に形成された第１ゲートスタック（ｓｔａｃｋ、１３０ａ）を含む。第１ゲートスタック１３０ａの左右側の基板１００内にはソース／ドレイン領域（ｓｏｕｒｃｅ／ｄｒａｉｎ  ｒｅｇｉｏｎ、１２８）が形成される。
【００２５】
ＭＩＭキャパシタはフィールド酸化膜１０２上に形成される。フィールド酸化膜１０２はＭＩＭキャパシタを基板１００の活性領域９２と隔離させる。ＭＩＭキャパシタの構成要素は第２ゲートスタック１３０ｂ上に形成される。第２ゲートスタック１３０ｂは第１ゲートスタック１３０ａと同一の物質で同時に形成することが出来る。第２ゲートスタック１３０ｂはトランジスタのゲートとしては動作することはないが、ＭＩＭキャパシタの下部電極１６０と上層インターコネクション（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ、２４２ａ）と連結された垂直コンタクト１９０ａとの間で電流経路として動作する。
【００２６】
ＭＩＭキャパシタは、第２ゲートスタック１３０ｂの多結晶シリコンパターン１２０ｂと連結された下部電極１６０、下部電極１６０上のキャパシタ誘電膜１７０、キャパシタ誘電膜１７０上の上部電極１８０を含む。上部電極１８０は金属充填層である第２上部電極層１８４と接着層である第１上部電極層１８２とを含み得る。
【００２７】
第１層間絶縁膜１４０および第２層間絶縁膜２１０がＭＩＭキャパシタとトランジスタの結果物上に形成される。
【００２８】
垂直コンタクト１９０ａ、１９０ｂ、１９０ｃ、１９０ｄがＭＩＭキャパシタの第１および第２電極１６０、１８０と上層配線２４２ａ、２４２ｂとの間、および活性領域９２のトランジスタのゲート、ソース／ドレイン１２８と上層配線２４２ｃ、２４２ｄとの間に第１および第２層間絶縁膜１４０、２１０を貫通して形成される。
【００２９】
次に、図１Ａないし１Ｆを参照して、本発明のＭＩＭキャパシタを含む半導体集積回路素子を製造する方法を説明する。
【００３０】
図１Ａを参照すれば、フィールド酸化膜１０２が基板１００の絶縁領域９０と活性領域９２とを定義し、基板１００内に形成される。本実施形態で、フィールド酸化膜１０２はよく知らされた絶縁技術であるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）またはＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）方法を利用して形成することが出来る。フィールド酸化膜１０２は基板１００の内部と上部にも形成することが出来る。
【００３１】
活性領域９２には、トランジスタ９４のような活性素子が形成される。本実施形態で、第１ゲートスタック１３０ａが基板１００の活性領域９２上に積層およびパターニングされ、第１ゲートスタック１３０ａと同一の物質で第２ゲートスタック１３０ｂがフィールド酸化膜１０２上に積層およびパターニングされる。また、例示的に、第１および第２ゲートスタック１３０ａ、１３０ｂは第１および第２ゲート酸化膜パターン１１０ａ、１１０ｂ、および第１および第２ゲートポリシリコン膜パターン１２０ａ、１２０ｂを形成するためにパターニングされるゲート酸化膜１１０とゲートポリシリコン膜１２０とを含む。
【００３２】
活性領域９２で、シリサイド層１２９がゲート抵抗を減らすため第２ポリシリコンパターン１２０ａの上部に形成することが出来、コンタクト抵抗を減らすためソース／ドレイン領域１２８の上部にも形成することが出来る。図１Ａに図示された実施形態で、第２ゲートポリシリコンパターン１２０ｂ上にシリサイドが形成されるのを防止するために選択的にシリサイドブロッキング層を第２ゲートポリシリコンパターン１２０ｂ上に形成することが出来る。しかし他の実施形態でシリサイド層を第２ゲートポリシリコンパターン１２０ｂ上に形成してもよい。
【００３３】
第１および第２側壁スペーサ１２３ａ、１２３ｂを第１および第２ゲートスタック１３０ａ、１３０ｂの側面に形成してもよい。第１および第２側壁スペーサ１２３ａ、１２３ｂを、よく知らされた側壁スペーサ形成技術によって第１および第２ゲートスタック１３０、１３０ｂ上に絶縁層を形成して、異方性でエッチングして形成することが出来る。
【００３４】
本実施形態で、第１ゲートスタック１３０ａの左右側の基板１００内にはイオン注入方法を利用してソース／ドレイン領域１２８が形成される。各ソース／ドレイン領域１２８は高濃度ドーピング領域１２６と低濃度ドーピング領域１２２とを含み、このような方法はトランジスタ形成技術分野でよく知られている。
【００３５】
その後、第１層間絶縁膜１４０が結果物上に形成される。ある実施形態で、第１層間絶縁膜１４０はシリコン酸化物で形成される。次に第１層間絶縁膜１４０はＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術などを利用して平坦化される。
次に、犠牲層１５０を平坦化された第１層間絶縁膜１４０上に形成する。犠牲層１５０はＴｉＮ、ＴａＮ、ＳｉＮ、金属窒化物など、第１層間絶縁膜１４０がシリコン酸化物である場合に湿式エッチング選択比を有し得る多様な物質で形成される。
【００３６】
図１Ｂを参照すれば、犠牲層１５０と第１層間絶縁膜１４０を、写真エッチング工程でパターニングし、第１層間絶縁膜１４０内にキャパシタオープニング１５２を形成する。
【００３７】
本実施形態で、キャパシタオープニング１５２を形成するためのフォトリソグラフィ工程が一度だけ必要である。キャパシタオープニング１５２はキャパシタを形成するための究極的な位置であり、これはより効果的な集積化されたＭＩＭキャパシタ製造工程である。
【００３８】
図１Ｃを参照すれば、キャパシタオープニング１５２が拡張されたキャパシタオープニング１５４を形成するために広げられる。この工程で、第１層間絶縁膜１４０が選択的にエッチングされ犠牲層１５０はエッチングされず、そのまま残る。この方法で、犠牲層１５０はエッチング工程の間、Ｒ分だけ拡張されたキャパシタオープニング１５４の内部側壁で下が空いた形（ｕｎｄｅｒｍｉｎｅｄ  ｆｅａｔｕｒｅ）で残る。拡張されたキャパシタオープニング１５４を形成する工程は犠牲層１５０を最小限、またはエッチングされないようにするＬＡＬ（Ｌｉｍｕｌｕｓ  Ａｍｅｂｏｃｙｃｌｅ  Ｌｙｓａｔｅ）、またはＨＦを利用して、キャパシタオープニング１５２の内壁をエッチングすることによって行われる。
【００３９】
図１Ｄを参照すれば、犠牲層１５０の表面と拡張されたキャパシタオープニング１５４の内部側壁と底表面上に金属層１６０ａを形成する。金属層１６０ａはスパッタリング方法を利用して形成することが出来る。金属層１６０ａはＴｉ、Ｔａ、Ｗ、Ｈｆ、Ｚｒ、ＴｉＮ、ＴａＮ、ＷＮ、ＨｆＮ、ＺｒＮおよびその組合せのうちから選択されたいずれか一つ以上で形成することが出来る。拡張されたキャパシタオープニング１５４の底面上に形成された金属層１６０ａの一部は後続工程でキャパシタの下部電極として変化する。金属層１６０ａを形成するとき、拡張されたキャパシタオープニング１５４の底面上に形成される金属層１６０ａは内部側壁に形成された金属層１６０ａより十分に厚く形成することが要求される。
【００４０】
図１Ｅを参照すれば、金属層１６０ａが湿式エッチング方法などを利用して分離される。湿式エッチング後に、拡張されたキャパシタオープニング１５４の内部側壁に形成されていた金属層１６０ａが除去される。ＭＩＭキャパシタの下部電極１６０を形成するために、拡張されたキャパシタオープニング１５４の底面上に形成された金属層１６０の一部が残る。犠牲層１５０上に形成された金属層１６０ｂの一部も残る。
【００４１】
次に、キャパシタ誘電層１７０が犠牲層１５０上に形成された金属層１６０ｂ、拡張されたキャパシタオープニング１５４の内部側壁、下が除去された形の犠牲層１５０下部、および下部電極１６０上に形成される。
【００４２】
キャパシタ誘電層１７０は例えば、高誘電率の誘電膜、酸化物、酸化物−窒化物−酸化物構造またはその組合せの物質のうち、いずれかの一つで形成される。
【００４３】
キャパシタ上部電極層１８０がキャパシタ誘電層１７０の上面と側面を覆い、拡張されたキャパシタオープニング１５４を充填し形成される。上部電極層１８０は第１上部電極層１８２と第２上部電極層１８４とで形成することが出来る。第１上部電極層１８２は第２上部電極層１８４とキャパシタ誘電層１７０との接着力を向上させ、拡散障壁の特性を有し、相対的に薄く形成される。第１上部電極は例えば、ＴｉＮ、ＴａＮ、ＷＮ、ＨｆＮ、ＺｒＮ、他の金属窒化物またはその組合せで形成することが出来る。第２上部電極層１８４は例えばＣｕまたはＷのように優秀な充填特性を有し、抵抗が低い金属で形成することが出来る。
【００４４】
図１Ｆを参照すれば、ＣＭＰ工程等を行い、第１層間絶縁膜１４０を露出させる。具体的に、第１層間絶縁膜１４０上に形成された第２上部電極層１８４、第１上部電極層１８２、キャパシタ誘電層１７０、金属層１６０ｂ、および犠牲層１５０が除去される。
【００４５】
ＭＩＭキャパシタは第２ゲートスタック１３０ｂ上に形成された下部電極１６０、キャパシタ誘電層１７０、および第１および第２上部電極層１８２、１８４を含む上部電極１８０を含む構造で形成される。
【００４６】
次に、第２層間絶縁膜２１０を形成して平坦化する。第２層間絶縁膜２１０の厚さはその上に形成される上層のインターコネクション２４２ａ、２４２ｂ、２４２ｃ、２４２ｄが位置しなければならない高さを考慮した厚さで形成することが出来る。
【００４７】
インターコネクション２４２ａ、２４２ｂ、２４２ｃ、２４２ｄを形成する前に、第２および第１層間絶縁膜２１０、１４０を垂直に貫通し、第２ゲートポリシリコンパターン１２０ｂ、上部キャパシタ電極層１８４、第１ゲートスタック１３０ａ上のシリサイド層１２９およびソース／ドレイン領域１２８上のシリサイド領域１２９の上部領域を露出するコンタクトホールが形成される。
【００４８】
次に、第１ないし第４垂直コンタクト１９０ａ、１９０ｂ、１９０ｃ、１９０ｄを形成するためにコンタクトホール内に金属が充填される。この時、上部電極層１８４と電気的に連結される第２垂直コンタクト１９０ｂは抵抗を低くし、電流を増加させるために複数個で形成することが出来る。図示されていないが、第２ゲートポリシリコンパターン１２０および下部電極１６０と電気的に連結された第１垂直コンタクト１９０ａも同じ理由で複数個で形成することが出来る。一般的なＰＩＰとＭＩＭキャパシタの電極と比較すれば、図示されたＭＩＭキャパシタの上部および下部電極１８０、１６０が低い抵抗を有するため、垂直コンタクトはＰＩＰキャパシタに比べ、相対的に少ない数で形成することが出来る。したがって上層金属高さ（ｍｅｔａｌ  ｌｅｖｅｌ）でワイヤリングのための有効面積が増加する。
【００４９】
第２層間絶縁膜２１０上に第１ないし第４垂直コンタクト１９０ａ、１９０ｂ、１９０ｃ、１９０ｄと電気的に連結される上位インターコネクション２４２ａ、２４２ｂ、２４２ｃ、２４２ｄが素子の他の位置に信号を伝達するために形成される。
【００５０】
本実施形態で、ＭＩＭキャパシタの要素を定義するために一枚だけの追加的なフォトマスクが要求されるため工程効率が高くなる。本実施形態で、キャパシタはＭＩＭ構造であるため優秀なＶＣＣ特性を有し、基板１００上に近づくほど低い高さにＭＩＭ構造でキャパシタが形成されるため上層金属高さ（ｍｅｔａｌ  ｌｅｖｅｌ）によって広いルーティング面積を確保することができる。
【００５１】
キャパシタ下部電極１６０は側壁がないように形成することが出来る。言い換えれば、拡張されたキャパシタオープニング１５４の内部側壁に形成されないところがあり得る。側壁が形成される場合、後続ＣＭＰ工程で下部電極１６０の側壁と上部電極１８０の側壁とが短絡（ｓｈｏｒｔ）することがある。
【００５２】
キャパシタオープニング１５２は犠牲層１５０の下が除去された部分を形成するために拡張され、犠牲層１５０の下が除去された領域と隣接する内部側壁とで下部電極１６０を隠すことによってキャパシタオープニング１５２内で相対的に薄い下部電極１６０の側面と相対的に厚い下部電極１６０の底部とを形成する。
【００５３】
この結果物に、後続される湿式エッチング工程を行うと下部電極１６０の側壁は除去され、拡張されたキャパシタオープニング１５４の底の部分に残った金属の相対的に厚い部分は残留する。これは、キャパシタ構造の上部を除去するための後続ＣＭＰ工程が行われる時、下部電極１６０の側壁が存在しないので、短絡問題を避けることができる。
【００５４】
図２は本発明の第２実施形態によるＭＩＭキャパシタを含む半導体集積回路素子の断面図である。
【００５５】
図２の第２実施形態は第１実施形態と比較して、実質的に同じ方法を使用して、製造することが出来、実質的に類似した構造である。第１実施形態とは異なり、第２層間絶縁膜２１０が形成されず、第１層間絶縁膜１４０上に形成された犠牲層１５０、金属層１６０ｂ、キャパシタ誘電層１７０、第１上部電極層１８２および第２上部電極層１８４がＣＭＰ工程で除去される。
【００５６】
本発明の第２実施形態では、第２ゲートポリシリコンパターン１２０ｂの上部領域、第１ゲートスタック１３０ａ上のシリサイド層１２９、および活性領域９２に形成されたトランジスタ９４のソース／ドレイン領域１２８上のシリサイド層１２９を露出するように第１層間絶縁膜１４０内にコンタクトホールが形成される。その後、垂直コンタクト１９０ａ、１９０ｃ、１９０ｄの内部が金属で充填される。
【００５７】
次に、素子の他の領域に信号を伝達するための上層のインターコネクション２４２ａ、２４２ｃ、２４２ｄが垂直コンタクト１９０ａ、１９０ｃ、１９０ｄと電気的に連結され第１層間絶縁膜１４０上に形成される。また、上層のインターコネクションのうちの一つ２４２ｂは直接ＭＩＭキャパシタの上部電極１８０と電気的に連結される。この場合、工程が単純になる。
【００５８】
図３Ａないし３Ｅは本発明の第３実施形態によるＭＩＭキャパシタを製造する方法を説明するための断面図である。第３実施形態は第１実施形態の製造方法と比較して、類似した構造と製造方法である。第３実施形態ではキャパシタオープニング１５２を拡張する工程が行われず、犠牲層が形成されない。この結果として、犠牲層によるシャード効果によってキャパシタオープニング１５２の内部側壁に金属層１６０が形成されない部分がなくなる。
【００５９】
次に、金属層１６０が、第１実施形態と比較して、キャパシタオープニングの側壁に相対的に厚く形成される。
【００６０】
図３Ａを参照すれば、第１実施形態でも説明されたように、フィールド酸化膜１０２が基板１００の絶縁領域９０と活性領域９２とを定義する。本実施形態で、フィールド酸化膜１０２はよく知られたＳＴＩまたはＬＯＣＯＳ工程を使用して形成することが出来る。
【００６１】
第１実施形態で説明したように、活性領域９２内で、トランジスタ９４のような活性素子を形成することが出来る。
【００６２】
本実施形態において、第１ゲートスタック１３０ａは基板１００の活性領域９２上に積層およびパターニングされて形成され、第２ゲートスタック１３０ｂはフィールド酸化膜１０２領域上に積層およびパターニングされて形成することが出来る。
【００６３】
本実施形態において、第１および第２ゲートスタック１３０ａ、１３０ｂは、ゲート酸化物層１１０とゲートポリシリコン層１２０を含む。ゲート酸化物層１１０は第１および第２ゲート酸化膜パターン１１０ａ、１１０ｂを形成するためにパターニングされ、ゲートポリシリコン層１２０は第１および第２ゲートポリシリコン層パターン１２０ａ、１２０ｂを形成するためにパターニングされる。
【００６４】
活性領域９２で、ゲートの抵抗を低くするためのシリサイド層１２９が第１ゲートポリシリコンパターン１２０ａの上部に形成され、コンタクト抵抗を低くするためにソース／ドレイン領域１２８の上部に形成される。
【００６５】
図３Ａに図示された実施形態において、第２ゲートポリシリコンパターン１２０ｂ上にシリサイドが形成されることを防止するために選択的にシリサイドブロッキング層が第２ゲートポリシリコンパターン１２０ｂ上に形成することが出来る。
【００６６】
他の実施形態として、シリサイド層を第２ゲートポリシリコンパターン１２０ｂ上に形成することが出来る。
【００６７】
第１および第２側壁スペーサ１２３ａ、１２３ｂはよく知られた側壁スペーサ形成技術によって第１および第２ゲートスタック１３０、１３０ｂ上に絶縁層を形成し、異方性エッチングにより形成することができる。
【００６８】
図３Ａに図示された実施形態において、第１ゲートスタック１３０ａの左右側の基板１００内にはイオン注入方法を利用してソース／ドレイン領域１２８が形成される。各ソース／ドレイン領域１２８は高濃度ドーピング領域１２６と低濃度ドーピング領域１２２とを含み、このような方法はトランジスタ形成技術分野でよく知られている。
【００６９】
その後、第１層間絶縁膜１４０が結果物上に形成される。ある実施形態として、第１層間絶縁膜１４０はシリコン酸化物で形成することが出来る。その後に第１層間絶縁膜１４０はＣＭＰ等を利用して平坦化される。
【００７０】
図３Ｂを参照すれば、写真エッチング工程を遂行して、第１層間絶縁膜１４０内部にキャパシタオープニング１５２を形成する。
【００７１】
本実施形態で、キャパシタオープニング１５２を形成するために一度のフォトリソグラフィ工程だけが必要である。
【００７２】
キャパシタオープニング１５２はキャパシタを形成するための究極的な位置であり、これはより効果的な集積化されたＭＩＭキャパシタ製造工程である。
【００７３】
図３Ｃを参照すれば、キャパシタオープニング１５２を拡張する工程を行わず、第１層間絶縁膜１４０とキャパシタオープニング１５２の底および内部側壁上に金属層１６０ａが形成される。本実施形態で、金属層１６０ａはスパッタリング方法を行い形成され得る。金属層１６０ａはＴｉ、Ｔａ、Ｗ、Ｈｆ、Ｚｒ、ＴｉＮ、ＴａＮ、ＷＮ、ＨｆＮ、ＺｒＮおよびその組合せのうちから選択されたいずれか一つ以上で形成することが出来る。
【００７４】
キャパシタオープニング１５２の底面上に形成された金属層１６０ａは後続工程でキャパシタの下部電極に変化する。
【００７５】
金属層１６０ａを蒸着する間、第３実施形態のようにキャパシタオープニング１５２の内部側壁が区分されないため、第１層間絶縁膜１４０およびキャパシタオープニング１５２の側壁に形成された金属層１６０ａを除去するための湿式エッチング工程で、下部電極に形成されるための十分な量の金属層１６０ａが残れるほどキャパシタオープニング１５２の底面に形成された金属層１６０ａの底の部分が十分に厚く、キャパシタオープニング１５２の側壁に形成された金属層が相対的に薄い。
【００７６】
図３Ｄを参照すれば、金属層１６０ａが湿式エッチング等を利用し、第１層間絶縁膜１４０上に形成された部分と第２ゲートポリシリコン１２０ｂ上に形成された部分とに分離される。この湿式エッチングの結果として、キャパシタオープニング１５２の内部側壁に形成されていた金属層１６０ａの側壁の部分が除去され、キャパシタオープニング１５２の側壁が露出する。
【００７７】
したがって、キャパシタオープニング１５２の底面に形成されていた金属層１６０ａがＭＩＭキャパシタの下部電極１６０として形成される。この時、第１層間絶縁膜１４０上に形成されていた金属層１６０ａの一部も残る。
【００７８】
キャパシタ誘電層１７０が第１層間絶縁膜１４０上に形成された金属層１６０ｂの上部と下部電極１６０上のキャパシタオープニング１５２の内部側壁と底面とに形成される。
【００７９】
本実施形態で、キャパシタ誘電層１７０は例えば、高誘電率の誘電膜、酸化物、酸化物−窒化物−酸化物構造またはその組合せの物質のうち、いずれかの一つで形成することが出来る。
【００８０】
キャパシタ上部電極１８０がキャパシタ誘電層１７０の上部および側壁を覆いキャパシタオープニング１５２を充填するよう形成される。
【００８１】
本実施形態で、キャパシタ上部電極１８０は第１上部電極層１８２と第２上部電極層１８４として形成される。
【００８２】
第１上部電極層１８２は第２上部電極層１８４とキャパシタ誘電層１７０との接着力を向上させ、拡散障壁の特性を有し、相対的に薄く形成される。第１上部電極は例えば、ＴｉＮ、ＴａＮ、ＷＮ、ＨｆＮ、ＺｒＮ、他の金属窒化物またはその組合せで形成することが出来る。
【００８３】
第２上部電極層１８４は例えばＣｕまたはＷのように優秀な充填特性を有し、抵抗が低い金属で形成される。
【００８４】
図３Ｅを参照すれば、ＣＭＰ工程等を行い、第１層間絶縁膜１４０を露出させる。第１層間絶縁膜１４０上に形成された第２上部電極層１８４、第１上部電極層１８２、キャパシタ誘電層１７０および金属層１６０ｂが除去される。
【００８５】
ＭＩＭキャパシタは第２ゲートスタック１３０ｂ上に形成された下部電極１６０、キャパシタ誘電層１７０、および第１および第２上部電極層１８２、１８４を含む上部電極１８０を含む。
【００８６】
次に、第２層間絶縁膜２１０が形成されて平坦化される。第２層間絶縁膜２１０の厚さはその上に形成される上層のインターコネクション２４２ａ、２４２ｂ、２４２ｃ、２４２ｄが位置しなければならない高さを考慮した厚さで形成される。
【００８７】
上層のインターコネクション２４２ａ、２４２ｂ、２４２ｃ、２４２ｄを形成する前に、第２および第１層間絶縁膜２１０、１４０を垂直に貫通し、第２ゲートポリシリコンパターン１２０ｂ、上部キャパシタ電極層１８４、第１ゲートスタック１３０ａ上のシリサイド層１２９およびソース／ドレイン領域１２８上のシリサイド領域１２９の上部領域を露出するコンタクトホールが形成される。
【００８８】
次に、第１ないし第４垂直コンタクト１９０ａ、１９０ｂ、１９０ｃ、１９０ｄを形成するためにコンタクトホール内に金属が充填される。
【００８９】
上部キャパシタ電極層１８４と電気的に連結される第２垂直コンタクト１９０ｂおよび第２ポリシリコンパターン１２０ｂ／キャパシタ下部電極１６０と電気的に連結される第１垂直コンタクト１９０ａは抵抗を低くして電流を増加させるために複数個で形成することが出来る。
【００９０】
第２層間絶縁膜２１０上に第１ないし第４垂直コンタクト１９０ａ、１９０ｂ、１９０ｃ、１９０ｄと電気的に連結される上層のインターコネクション２４２ａ、２４２ｂ、２４２ｃ、２４２ｄが素子の他の位置に信号を伝達するために形成される。
【００９１】
本実施形態で、ＭＩＭキャパシタの要素を定義するために一枚だけの追加的なフォトマスクが要求されるので工程効率が増加する。
【００９２】
本実施形態で、キャパシタはＭＩＭ構造であるため優秀なＶＣＣ特性を有し、基板１００と上に近く低い高さにＭＩＭ構造でキャパシタが形成されるので金属層（ｍｅｔａｌ  ｌｅｖｅｌ）で広いルーティング面積を確保することができる。
【００９３】
図４は本発明の第４実施形態によるＭＩＭキャパシタを含む半導体集積回路素子の断面図である。
【００９４】
図４の第４実施形態は図３Ａないし３Ｅに図示された第３実施形態と比較して、実質的に同じ方法を使用し、製造することが出来、実質的に類似の構造である。
【００９５】
第３実施形態とは異なり、第２層間絶縁膜２１０が形成されず、第１層間絶縁膜１４０上に形成された金属層１６０ｂ、キャパシタ誘電層１７０、第１上部電極層１８２および第２上部電極層１８４がＣＭＰ工程で除去される。
【００９６】
本発明の第２実施形態では、第２ゲートポリシリコンパターン１２０ｂの上部領域、第１ゲートスタック１３０ａ上のシリサイド層１２９、および活性領域９２に形成されたトランジスタ９４のソース／ドレイン領域１２８上のシリサイド層１２９を露出するように第１層間絶縁膜１４０内にコンタクトホールが形成される。その後、垂直コンタクト１９０ａ、１９０ｃ、１９０ｄの内部が金属で充填される。
【００９７】
次に、素子の他の領域に信号を伝達するための上層のインターコネクション２４２ａ、２４２ｃ、２４２ｄが垂直コンタクト１９０ａ、１９０ｃ、１９０ｄと電気的に連結され第１層間絶縁膜１４０上に形成される。また、上層インターコネクションのうちの一つ２４２ｂは直接ＭＩＭキャパシタの上部電極１８０と電気的に連結される。
【００９８】
多様な実施形態の効果を立証するための実験が行われた。
本実験の目的はキャパシタが半導体ウェハ上に第１上部電極１８０の第１上部電極層１８２と下部電極１６０がＴｉＮであり、キャパシタ誘電層１７０が約２００Åの厚さのＨｆＯ２で形成された場合のキャパシタンスである。図９に見られるように、キャパシタンスは８ｆＦ／μｍ２以上で比較的高いキャパシタンスであった。上部金属線を通さず、データがポリシリコンパターン／キャパシタの下部および上部電極と直接連結されたプローブを利用して得られた。
【００９９】
図５は本発明によって製造されたＭＩＭキャパシタで、印加電圧（Ｘ軸）によって相対的に安定した定規化されたキャパシタンス（左側Ｙ軸）とキャパシタンス密度（右側Ｙ軸）を示す実験データのグラフである。
【０１００】
図５を参照すれば、本発明によるＭＩＭキャパシタのキャパシタンス密度は約８ｆＦ／μｍ２以上で、一般的なＰＩＰキャパシタのキャパシタンス密度の約４ｆＦ／μｍ２より１ないし２ｆＦ／μｍ２以上さらに高い数値である。
【０１０１】
図６は本発明によって、８種の他の工程によって製造されたＭＩＭキャパシタのウェハで、ＶＣＣ値を反復的に示す実験データのグラフである。８種の他の工程は図１１を参照して説明される。
【０１０２】
図６を参照すれば、ウェハナンバーに関係なく約７００ｐｐｍ／Ｖ２程度の相対的に低いＶＣＣ値を示す。一般的なＰＩＰとのこの比較で、一般的なＶＣＣは約３０００ｐｐｍ／Ｖ２程度である。このグラフは他の工程条件で形成されたとしても希望のＶＣＣ値が得られるということを示している。
【０１０３】
図７は本発明によって製造されたＭＩＭキャパシタで、ストレス電圧によってフェイルが発生する時間を示す実験データのグラフである。
【０１０４】
図７を参照すれば、本発明によるＭＩＭを使用したＣＩＳで、一般的な電圧の３．３Ｖでより長い寿命を有すようになることが分かる。さらに詳細に、図７は１２５℃で１０年寿命を満足する電圧が約４．６Ｖであることを表す。
【０１０５】
図８は本発明によって、ウェハ上の互いに異なる位置に製造されたＭＩＭキャパシタで、印加された電圧によって相対的に安定した漏洩電流密度を示す実験データのグラフである。
【０１０６】
図８を参照すれば、ウェハ中心、左側エッジ、右側エッジで測定した漏洩電流特性がすべて良好でほとんど一致することを表している。すなわち、ウェハ位置に格別な影響を受けないことが分かる。
【０１０７】
図９は本発明によって、ウェハ上の互いに異なる位置に製造されたＭＩＭキャパシタで、印加された電圧によって定規化されたキャパシタンス値を反復的に示す実験データのグラフである。
【０１０８】
図９を参照すれば、ウェハ位置に大きい影響を受けない定規化されたキャパシタンス値を示しているのが分かる。すなわち、ＶＣＣ分布がほとんど存在しない。
図１０は本発明による８種の他の工程によって製造されたＭＩＭキャパシタで、印加電圧にともなう漏洩電流密度を示した実験データのグラフである。
【０１０９】
図１０を参照すれば、キャパシタオープニング拡張方法、下部金属層蒸着方式および下部金属電極層除去条件間の比較結果、漏洩電流特性がほとんど同一であることが分かる。
【０１１０】
図１１は本発明においての図１０の８種の工程の実験データ表である。
図１１を参照すれば、キャパシタオープニングを拡張させるための２種の方法（ＨＦ／ＬＡＬ湿式エッチング）と、下部電極層を形成するための２種の方法（物理的気相蒸着方法／イオン化された物理的気相蒸着方法）および多様なＰＡＮ方法による８種の工程条件を示している。
【０１１１】
以上で、ＭＩＭキャパシタを含む半導体集積回路素子およびその製造方法を説明した。特に、他の位置に形成されたトランジスタのゲート層を形成するために使用されるパターニングされた伝導体上に形成されたＭＩＭを含む半導体集積回路素子が説明された。
【０１１２】
以上添付された図面を参照し、本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変更せずとも他の具体的な形態で実施され得るということを理解できるであろう。そのため以上で記述した実施形態はすべての面で例示的なものであり、限定的ではないものと理解しなければならない。
【産業上の利用可能性】
【０１１３】
本発明のＭＩＭキャパシタを含む半導体集積回路素子およびその製造方法はロジック、ＣＩＳおよびメモリ半導体素子、モジュールスマートカード等、電子産業分野に広く使用することが出来る。ただし、以上で言及した素子および産業上利用分野は例示的なものに過ぎない。
【符号の説明】
【０１１４】
１００    基板
９０    絶縁領域
９２    活性領域
９４    トランジスタ
１０２    フィールド酸化膜
１１０    ゲート酸化膜
１２０    ゲートポリシリコン
１２８    ソース／ドレイン領域
１２９    シリサイド領域
１３０    ゲートスタック
１４０    第１層間絶縁膜
１５０    犠牲層
１６０    下部電極
１７０    キャパシタ誘電層
１８０    上部電極
１９０    垂直コンタクト
２１０    第２層間絶縁膜
２４２    インターコネクション
【図１Ａ】
0005629795.tif 000003
【図１Ｂ】
0005629795.tif 000004
【図１Ｃ】
0005629795.tif 000005
【図１Ｄ】
0005629795.tif 000006
【図１Ｅ】
0005629795.tif 000007
【図１Ｆ】
0005629795.tif 000008
【図２】
0005629795.tif 000009
【図３Ａ】
0005629795.tif 000010
【図３Ｂ】
0005629795.tif 000011
【図３Ｃ】
0005629795.tif 000012
【図３Ｄ】
0005629795.tif 000013
【図３Ｅ】
0005629795.tif 000014
【図４】
0005629795.tif 000015
【図５】
0005629795.tif 000016
【図６】
0005629795.tif 000017
【図７】
0005629795.tif 000018
【図８】
0005629795.tif 000019
【図９】
0005629795.tif 000020
【図１０】
0005629795.tif 000021
【図１１】
0005629795.tif 000022