(57)【特許請求の範囲】
【請求項１】
支持基板と、該支持基板に積層された絶縁膜と、該絶縁膜に積層された第１導電型の半導体層とを含み、前記半導体層の主表面から前記絶縁膜に達する誘電体により前記半導体層を分離して形成される半導体領域の少なくとも１つに高耐圧ＭＯＳトランジスタが設けられた半導体装置において、
前記高耐圧ＭＯＳトランジスタは、
前記第１導電型の半導体層を低濃度ドレイン層とした第１の半導体領域と、
ソース電極とドレイン電極との間で前記第１の半導体領域の表面の少なくとも一部に電気的にフローティング状態で形成される第２導電型の第２の半導体領域と、
前記第１の半導体領域の所定領域でドレイン電極とオーミックコンタクトされる第１導電型の高不純物濃度の第３の半導体領域と、
該第３の半導体領域を囲んで隣接して形成される同じ導電型の前記第３の半導体領域より少ない不純物濃度の第４の半導体領域と、
さらに同じ導電型で前記第４の半導体領域よりさらに低不純物濃度であり、かつ、前記第１の半導体領域より高不純物濃度である第５の半導体領域と
を備え、
前記第５の半導体領域が前記第４の半導体領域を囲んで形成される
ことを特徴とする半導体装置。
【請求項２】
支持基板と、該支持基板に積層された絶縁膜と、該絶縁膜に積層された第１導電型の半導体層とを含み、前記半導体層の主表面から前記絶縁膜に達する誘電体により前記半導体層を分離して形成される半導体領域の少なくとも１つに高耐圧ＭＯＳトランジスタが設けられた半導体装置において、
前記高耐圧ＭＯＳトランジスタは、
前記第１導電型の半導体層を低濃度ドレイン層とした第１の半導体領域と、前記第１の半導体領域の所定領域に対向して第１導電型で高不純物濃度の第２および第３の半導体領域とが形成され、それぞれソース領域とドレイン領域を構成し、
前記第２の半導体領域と前記第３の半導体領域とにそれぞれオーミックコンタクトされるソース電極とドレイン電極とが形成され、
ソース電極とドレイン電極との間に素子のオフ状態で電圧が印加されたときに発生する前記第１の半導体領域表面での電界を前記ソース領域とドレイン領域とにそれぞれ個別に作用して同時に電界緩和を行う第２導電型の半導体層および第１導電型の半導体層が、前記第１の半導体領域の中に個別に設けられる
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１の半導体領域の底面で前記支持基板に隣接して設けられた絶縁膜と接する領域に、前記第１の半導体領域よりも高い不純物濃度の第６の半導体領域を積層させた
ことを特徴とする半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置において、
前記第１の半導体領域の底面で前記支持基板に隣接して設けられた絶縁膜と接する領域に前記第１の半導体領域よりも高い不純物濃度の第６の半導体領域及び第７の半導体領域を積層させ、前記第６の半導体領域はソース領域の底部に、前記第７の半導体領域はドレイン領域の底部に、それぞれ設けられ、前記第６の半導体領域の不純物濃度は前記第７の半導体領域の不純物濃度よりも高い
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係り、特に、素子間絶縁に誘電体分離方式を用い、モータをドライブするパワーデバイスを最適に制御するものに好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワーデバイスを最適に制御する半導体装置に誘電体分離型半導体装置が用いられる。誘電体分離型半導体装置は、高耐圧素子，大電流出力回路、及び低耐圧のロジック回路が集積された半導体装置であり、各素子はシリコン酸化膜などの誘電体材料で取り囲まれ、素子間及び素子と基板との間は高電圧で絶縁分離される。
【０００３】
例えば、モータの駆動を制御する誘電体分離型装置は、高電圧側ゲート駆動回路，高電圧側ゲート駆動回路に制御信号を与える高耐圧ＭＯＳトランジスタ、そして制御ロジック回路などの各種回路を含んで構成されるものである。
【０００４】
図１１には、誘電体分離型半導体装置に設けられた第１の従来技術に基づく高耐圧ｎ型ＭＯＳトランジスタの断面図を示す（以後これを従来技術Ａと称する）。
【０００５】
図１１において、ソース端子はｎ+型高不純物濃度層１１０とｐ+型高不純物濃度層１２０とに電気的にオーミック接続されている。ドレイン端子は、ｎ+型高不純物濃度層１３０とオーミック接続されている。１０２はゲート電極である。１４０は、ｐ型チャネル領域であり、ゲート電極１０２の直下でｎ型のチャネル反転層が形成される。これらのｎ型，ｐ型のそれぞれの領域はＳＯＩ（Silicon On Insulator）基板とよばれるシリコン基板を適用して形成されている。
【０００６】
ＳＯＩ基板は、シリコン支持基板１０５とシリコン酸化膜１０６を介して所定の厚みのシリコン活性層１０８とで構成された基板である。以後この中間のシリコン酸化膜１０６を埋め込み酸化膜とよぶ。
【０００７】
そして、シリコン活性層１０８には、シリコン活性層１０８の表面から埋め込み酸化膜１０６に達するほぼ垂直な形状で素子を周囲の領域と電気的にアイソレーションする誘電体分離領域１０７が形成される。誘電体分離領域１０７は、前記垂直溝の側壁に形成されるシリコン酸化膜１７１とその間に埋め込まれた多結晶シリコン層１７２とから構成される。また、シリコン活性層１０８の表面には所定の領域に厚いシリコン酸化膜１６０，１６１（以後これをフィールド酸化膜とよぶ）が形成され、表面でのｎ，ｐ型各不純物領域を相互に分離させている。
【０００８】
図１１に示された半導体装置の断面図では、ソースとドレインとの間のシリコン活性層の所定表面領域に、ｐ-型高不純物濃度層１００が設けられている。このｐ-型高不純物濃度層１００が、電気的にフローティング状態で形成されているため、高い阻止電圧を印加してもシリコン活性層表面の電界が緩和され素子の高耐圧化が図られる。
【０００９】
ここで、フローティング状態とは電位が固定されていない半導体領域および電極等に接触していない状態をいう。
【００１０】
一方、図１２には、誘電体分離型半導体装置に設けられた第２の従来技術に基づく高耐圧ｎ型ＭＯＳトランジスタの断面図を示す（以後これを従来技術Ｂと称する）。
【００１１】
図１２において、ドレイン層がｎ+型高不純物濃度層１３０、これを取り囲んでｎ型不純物濃度層３００、さらにｎ型不純物濃度層３００を囲むｎ-型低不純物濃度層３０１とで構成されている。上記のｎ-型低不純物濃度層３０１は、noffsetと明記されている。noffset３０１は、ドレイン層の抵抗を下げ素子がオンの状態でもオフの状態での耐圧とほぼ等しい耐圧を実現させる目的で導入されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−２４４０９２号公報
【非特許文献】
【００１３】
【非特許文献１】Proc.ISPSD2006，pp.341-344
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記２つの従来技術に基づく素子には、阻止特性の特性変動を低減する点での対策が不十分であることが、本発明者等の詳細検討で初めて明らかになった。
【００１５】
ここで、特性変動とは、以下の現象を意味する。つまり、素子のオフ状態で電圧を印加したとき所望の電圧値より低い電圧でオフ電流が流れてしまう。その後も電圧を印加し続けるとオフ電流は減少して、さらに高い電圧が印加できるようになる。これはオフ電流の立ち上がる電圧が時間とともに増加する現象であり、このような特性変動は高い電圧が印加される高耐圧素子では頻繁におこる。問題は素子の定格電圧以下の低い電圧で電流が立ち上がってしまう場合であり、最初に電流の立ち上がる電圧値を定格阻止電圧以上に高くさせることが重要となる。
【００１６】
ソース，ドレインの半導体層が半導体表面で対向して形成されている横方向素子構造の特性変動原因を調べたところ、印加時のシリコン表面の電界分布に起因することが分かった。
【００１７】
この点をさらに詳述する。図１１と図１２の従来技術に基づいてそれぞれ設計した２種類の素子構造をとりあげシリコン活性層表面での電界分布を数値計算した。その結果を図１３に示す。
【００１８】
図１３に示す如く、従来技術Ａではソース領域で、従来技術Ｂではドレイン領域で、それぞれ電界が２５０ｋＶ／cmを超す領域が発生していることが分かる。
【００１９】
このように、表面電界が局所的に集中すると酸化膜とシリコンとの界面において存在するわずかな界面電荷の影響がさらに追加され、シリコンの絶縁破壊強度を越す高い電界がこの局所的に集中している箇所に現れる。このため定格阻止電圧より低い電圧が印加されても、この部分でシリコン表面でのアバランシェが発生する。アバランシェが発生するとシリコン内部にエネルギーの高いホットな電子が発生するため、酸化膜のポテンシャルバリアをこえてホットな電子が酸化膜中に注入される。注入された電子は界面電荷を中和するのでアバランシェ現象が抑制されリーク電流が減少する。印加電圧を高めると再度アバランシェが発生してホット電子が再び発生し界面電荷をさらに中和する。この現象の繰り返しで電流の立ち上がり電圧が増大する特性変動が発生する。
【００２０】
本発明は上述の点に鑑みなされたもので、その目的とするところは、ＭＯＳトランジスタにおいて、上述の特性変動が少なく安定で信頼性の高い素子構造を有する半導体装置及びその製造方法を提供することにある。
【００２１】
また、本発明の他の目的として、実用性に適した高耐圧化可能な素子構造を有する半導体装置及びその製造方法を提供することを挙げることができる。ここで、実用性に適することの具体的な意味は、素子を形成するＳＯＩ基板の仕様に関するもので、基板の許容範囲を拡げて実用化を容易にすることである。
【課題を解決するための手段】
【００２２】
本発明の半導体装置は、上記目的を達成するために、支持基板と、該支持基板に積層された絶縁膜と、該絶縁膜に積層された第１導電型の半導体層とを含み、前記半導体層の主表面から前記絶縁膜に達する誘電体により前記半導体層を分離して形成される半導体領域の少なくとも１つに高耐圧ＭＯＳトランジスタが設けられた半導体装置において、前記高耐圧ＭＯＳトランジスタは、前記第１導電型の半導体層を低濃度ドレイン層とした第１の半導体領域と、ソース電極とドレイン電極との間で前記第１の半導体領域の表面の少なくとも一部に電気的にフローティング状態で形成される第２導電型の第２の半導体領域と、前記第１の半導体領域の所定領域でドレイン電極とオーミックコンタクトされる第１導電型の高不純物濃度の第３の半導体領域と、該第３の半導体領域を囲んで隣接して形成される同じ導電型の前記第３の半導体領域より少ない不純物濃度の第４の半導体領域と、さらに同じ導電型で前記第４の半導体領域よりさらに低不純物濃度の第５の半導体領域とを備え、前記第５の半導体領域が前記第４の半導体領域を囲んで形成されることを特徴とする。
【００２３】
また、本発明の半導体装置の製造方法は、上記目的を達成するために、シリコン支持基板上にシリコン酸化膜およびシリコン活性層が積層されたＳＯＩ基板を準備する工程と、シリコン層の主表面から前記シリコン酸化膜に達する略垂直な誘電体分離溝を形成する工程と、前記誘電体分離溝の中を熱酸化膜と多結晶シリコンとで埋め込む工程と、前記シリコン活性層の表面に該シリコン活性層と同じ導電型の半導体領域を形成する工程と、前記シリコン活性層の表面にシリコン活性層と反対の導電型の半導体領域を形成する工程と、選択酸化により素子活性層を分離するフィールド酸化膜を形成する工程と、前記シリコン活性層の表面にゲート酸化膜とゲート電極を形成する工程と、高耐圧ＭＯＳトランジスタのチャネル層を形成する工程とを含むことを特徴とする。
【発明の効果】
【００２４】
本発明によれば、高耐圧ＭＯＳトランジスタが形成されているシリコン活性層表面の電界をソース領域およびドレイン領域についてそれぞれ独立かつ同時に制御できる手段をもち、ソース領域からドレイン領域までほぼ平坦にすることができるので、ＭＯＳトランジスタにおいて、特性変動が少なく安定で信頼性の高い素子構造を得ることができる。
【００２５】
さらに、シリコン活性層の深さ方向の電界分布も平坦性が改善できるので、シリコン活性層の抵抗率に対する許容範囲を拡げることができＳＯＩ基板の仕様を緩和することが可能となる。これによりＳＯＩ基板の低コスト化が実現できる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施形態に係わる誘電体分離型半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係わる誘電体分離型半導体装置のｎ+ドレイン領域下の深さ方向での不純物濃度分布を示す特性図である。
【図３】本発明の誘電体分離型半導体装置を用いたモータドライブシステムを示すブロック図である。
【図４】本発明の第１の実施形態に係わる誘電体分離型半導体装置のシリコン活性層表面での電界分布を示す特性図である。
【図５】本発明の第１の実施形態に係わる誘電体分離型半導体装置の耐圧とシリコン活性層の抵抗率との関係を示す特性図である。
【図６】本発明の第１の実施形態に係わる誘電体分離型半導体装置の一例を示す平面図である。
【図７】本発明の第１の実施形態に係わる誘電体分離型半導体装置の平面図の他の例を示す平面図である。
【図８−１】本発明の第１の実施形態に係わる誘電体分離型半導体装置の製造工程の一部を示す断面図である。
【図８−２】本発明の第１の実施形態に係わる誘電体分離型半導体装置の製造工程の一部を示し、図８−１の工程の続きを示す断面図である。
【図８−３】本発明の第１の実施形態に係わる誘電体分離型半導体装置の製造工程の一部を示し、図８−２の続きを示す断面図である。
【図９】本発明の第２の実施形態に係わる誘電体分離型半導体装置を示す断面図である。
【図１０】本発明の第３の実施形態に係わる誘電体分離型半導体装置を示す断面図である
【図１１】第１の従来技術Ａの誘電体分離型半導体装置を示す断面図である。
【図１２】第２の従来技術Ｂの誘電体分離型半導体装置を示す断面図である。
【図１３】従来技術の誘電体分離型半導体装置のシリコン活性層表面での電界分布を示す特性図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図、前述した従来技術を説明するための全図において、同一または類似の部分には原則として同一または類似の符号を付し、その繰り返しの説明は省略する。
【実施例１】
【００２８】
先ず、本発明の第１の実施形態に係わる誘電体分離型半導体装置の詳細を、図１及び図３を参照しつつ説明する。
【００２９】
図３は、誘電体分離型半導体装置を用いたモータドライブシステム１を示す。該図に示す如く、モータドライブシステムは、負荷のモータ３を駆動するＩＧＢＴモジュール５と、このＩＧＢＴモジュール５のスイッチング動作を制御する上下２個のＭＯＳトランジスタを基本構成とする駆動回路７と、さらにこの駆動回路７を最適に制御する誘電体分離型半導体装置１０からなる。ここで、誘電体分離型半導体装置１０は、高電圧側ゲート駆動回路１２とこの駆動回路１２に制御信号を与える高耐圧ＭＯＳトランジスタ１４、さらにはシステム全体を制御するデジタル制御ＩＣとのインターフェースをとる制御ロジック回路２０、図には示されていないが各種の保護回路などで構成されている。
【００３０】
図３において、誘電体分離型半導体装置として集積されている高電圧側ゲート駆動回路を構成する素子はＭＯＳトランジスタ構造である。この高電圧側ゲート駆動回路は、モータドライバの出力回路のうち上アーム素子のゲート端子に接続されて動作するためそのソースは負荷の高圧電源より高い電圧まで上昇するのでゲート電位は高圧電位に持ち上げる必要があり、高耐圧のｎ型ＭＯＳ，高耐圧のｐ型ＭＯＳを用いてレベルシフトさせている。
【００３１】
図１は、本発明の第１の実施形態に係わる誘電体分離型半導体装置の断面図であって、ｎ型のチャネルを形成する高耐圧ｎＭＯＳトランジスタに適用したものである。ただし、図１ではｎＭＯＳトランジスタのみが示されており、その他の素子は省略されている。半導体支持基板、とくにシリコン支持基板１０５はｐ型としたがｎ型シリコンでも問題はない。
【００３２】
シリコン酸化膜（埋め込み酸化）１０６を介して一定の不純物濃度で高抵抗（低不純物濃度）のｎ--型シリコン活性層１０８が積層されて配置された、いわゆるＳＯＩ基板を形成している。ｎ--型基板１０８の主表面から埋め込み酸化膜１０６に達する略垂直な溝が形成される。その溝の中に誘電体部材が埋め込まれ誘電体分離領域１０７が形成される。この溝の平面的形状は閉ループであり内と外を絶縁分離する機能を有する。上記の溝の両側面にはシリコン酸化膜１７１が形成され、このシリコン酸化膜１７１の間に多結晶シリコンが埋め込まれ、多結晶シリコン層１７２が形成された構造である。
【００３３】
本実施例では、素子形成領域を１重の誘電体分離領域１０７で取り囲まれた構造が示されているが、多重構造とすることもある。上記のｎ--型シリコン活性層１０８は、ＮＭＯＳトランジスタのオフ状態での阻止電圧を分担するドリフト層としての作用が主な機能である。
【００３４】
ｎ+型高不純物濃度層１１０，ｐ+型高不純物濃度層１２０が、ゲート電極１０２の一方に形成される。このｎ+型高不純物濃度層１１０は、ＭＯＳトランジスタのソース層であり、以後ｎ+ソース１１０とも記す。ｎ+ソース１１０とｐ+型高不純物濃度層１２０を取り囲み、かつ、ゲート電極１０２の一端から所定の距離だけオーバラップされる配置でｐ型チャネル領域１４０が形成される。このｐ型チャネル領域１４０は、ゲート電極１０２とオーバラップされている表面において、ゲート電極に正の電圧が印加されたときｎ型反転層が形成され、ｎ+ソース１１０より電子が注入されて、この反転層を通ってソース領域と対向するドレイン領域へキャリアが流れる電子のチャネル領域が形成される。この状態は素子のオン状態と呼ばれる。
【００３５】
上述したｐ+型高不純物濃度層１２０は、ｐ型チャネル領域１４０の電位を決める層であり、通常は、ｎ+ソース１１０と同時にソース電極１０１とオーミック接続される。ドレイン領域は、ゲート電極１０２に対してソース領域に対向して所定の距離を隔てたシリコン活性層１０８の表面に形成される。まず、ｎ+型高不純物濃度層１３０が、このｎ+型高不純物濃度層１３０を囲んでこの層よりも低いｎ型不純物濃度層３００が、さらにｎ型不純物濃度層３００を囲んでさらに不純物濃度の低いｎ-型不純物濃度層４００が、ドレイン領域に形成される。
【００３６】
図２に、ドレイン領域でのシリコン活性層表面から深さ方向にとったキャリア濃度分布（略不純物濃度分布に等しい）の代表例を示す。図示のようにドレイン領域はＮ+，Ｎ，Ｎ-，Ｎ--の４段階の構成になっている。
【００３７】
ｎ--型シリコン活性層１０８主表面には厚いシリコン酸化膜が所定の平面形状で形成されフィールド酸化膜１６０および１６１を形成している。
【００３８】
本実施例では、フィールド酸化膜の厚さは一定ではなく、図に示すように２種の膜厚に違えて形成されている点が特徴である。これは厚い酸化膜に到達するまでに順次厚くさせることで配線の加工性、及び電界集中の緩和効果を目的として対策された構造である。
【００３９】
さらに、上記のｎ-型不純物濃度層４００とｎ+ソース１１０との間にｐ-型高不純物濃度層１００がｎ--型のシリコン活性層１０８の表面に形成される。上記ｐ-型高不純物濃度層１００は、フィールド酸化膜１６２の上に延在して形成されたソース電極と平面配置的に重なって形成されている場合を示しているが、この配置は、後述する表面電界の緩和設計との観点から詳細に決めるべきである。重要な点は、上記ｐ-型高不純物濃度層１００がフローティング状態で形成されている点である。また、ドレイン領域に設けられているｎ-型不純物濃度層４００と接触されて示されているが、この点も限定事項ではない。
【００４０】
次に、本実施形態での作用効果について詳述する。オフ状態、つまりゲート電極に０Ｖあるいは負の電圧が印加された状態で、ソース，ドレイン間に阻止電圧（逆方向電圧とも称される）が印加されると、ｐ型チャネル領域１４０とｎ--型ドレインのシリコン活性層１０８とのｐｎ接合面からキャリアの無くなった空乏層が深さおよび横方向へと形成される。この空乏層の拡がり状況は印加される電圧によるが、一般のＳＯＩ型素子の場合ではシリコン活性層のほぼ全面が空乏化されるように設計することで電界緩和を図り、高電圧を阻止できる。
【００４１】
本発明技術の目的は、前記した耐圧特性の変動を低減することであり、このためにはシリコン活性層表面での電界が問題となる。図１３の従来技術での問題点でも示したように、シリコン表面での電界はソース側とドレイン側の２ヶ所に電界の高い部分が現れる。この点をもう少し具体的に調べると、電界の集中点はソース電極１０１、およびドレイン電極１０３の終端点である。そこで、ソース側とドレイン側での電界を同時に制御することができれば全体として電界を平坦にすることができ、特性変動に強い素子を実現できると考えた。
【００４２】
そこで、ドレイン領域にシリコン活性層１０８の不純物濃度よりも少し高い不純物濃度層を設けた構造を検討した。ドレイン領域での深さ方向での電界分布は上記の不純物濃度層がない場合よりも平坦になり、その結果ドレイン表面での電界が低減できることが分かった。この電界緩和効果は、不純物濃度層のプロファイルにも関係しており、表面から内部に向かって不純物濃度が順次低減するようなプロファイルで電界緩和効果が強く、その深さも深い場合に強く表れる。
【００４３】
しかし、ドレイン側で高い電圧を分担できるようになると、ソース側で高くなった電圧を負担する結果、ソース側での電界が高くなる。このとき、電界集中が現れるソース電極端の電界を低減する対策を講じなければならない。この対策として考えたのがｐ-型高不純物濃度層１００である。ｐ-型高不純物濃度層１００は、ソース電極近傍での空乏層の拡がりを高め大幅な電界緩和効果を示す。従って、ｐ-型高不純物濃度層１００とソース電極とが平面位置的にオーバラップされた関係で配置されることが望ましい。
【００４４】
図４は、上記のドレイン側とソース側での電界緩和作用を有する構造を同時に適用させた場合でのシリコン活性層表面で、ソース端からドレインに向かっての電界分布を数値計算手法で求めた結果である。
【００４５】
該図に示す如く、ソース側およびドレイン側での電界のピーク値が略等しく、局所的に電界集中しない。しかも２００ｋＶ／cm以下と低い値に制御できている。一般にシリコンの場合、３００ｋＶ／cmの電界でアバランシェ現象が発生することが知られている。この値に対して３割も低減されているため、アバランシェが表面で発生することはなく、シリコン内部で発生するので特性変動の無い素子を実現できる。
【００４６】
図５には、本実施形態の素子を試作してＮＭＯＳトランジスタの耐圧とシリコン活性層１０８の抵抗率（図にはＳＯＩ活性層の抵抗率と明記）との関係を、従来技術Ａの素子特性と比較して示す。
【００４７】
該図に示す如く、抵抗率が３０Ω・cmから５０Ω・cmの広い範囲で耐圧は略等しい素子が得られ、ＳＯＩ基板の抵抗率に対する要求仕様を従来素子に比較して大幅に緩めることができる。このことは、ＳＯＩ基板を製作する上で大幅な歩留まり向上を達成するものであり、基板コストの低減など実用性の高い効果を達成する。
【００４８】
図６は、本実施形態の平面パターンの代表例を示す。ただし、主な機能を有する部分のみを示している。誘電体分離領域１０７の中央領域にｎ+ソース１１０が配置され、これをＵ字型に囲むｎ+ドレイン１３０が配置されている。ｎ+ソース１１０を取り囲んでｐ-型高不純物濃度層１００がリング形状で配置される。ｎ-型不純物濃度層４００は、ｐ-型高不純物濃度層１００と対向しながらＵ字型のｎ+ドレイン１３０層を取り囲んで形成される。上記のｎ-型不純物濃度層４００の外郭の一部が素子分離領域と接触するように配置されている。
【００４９】
本実施の平面パターンでは、ｎ-型不純物濃度層４００をＵ字形状としたが、場合によってはドレイン側で外郭部分をすべて素子分離領域まで接触させる形で配置する場合もある。このようにドレインの外郭領域にすべてｎ-型高不純物濃度層４００をもうけることで素子分離領域での電界緩和が作用して特性安定性が増す。
【００５０】
図７は、本実施形態の平面パターンの第２の例を示す。図６と同じく主な機能を有する部分のみを示している。図６と異なり、誘電体分離領域１０７の中央領域にｎ+ドレイン１３０が配置され、これをＵ字型に囲むｎ+ソース１１０が配置されている。ｎ+ドレイン１３０を取り囲んでｎ-型不純物濃度層４００がドーナツ形状で配置される。その外側をｐ-型高不純物濃度層１００がｎ-型不純物濃度層４００と対向しながら同じくドーナツ形状で形成される。
【００５１】
本実施の平面パターンでは１本のｎ+ドレイン１３０をＵ字形状で囲むｎ+ソース１１０において、ドレイン電極が外部領域に引き出されている部分では、Ｕ字のｎ+ソース１１０端よりｎ+ドレイン１３０が突出して配置されている。ドレイン電極が引き出されるところでは電界集中が発生しやすく、このためｎ+ソース１１０との対向長を長くとって電界緩和を有効に作用させている。
【００５２】
図６と図７では第１の実施形態についての平面図を示したが、平面パターンは断面構造とは別個として考えられるのでその他の実施形態にも適用できる。
【００５３】
次に、図８を参照しつつ、第１の実施形態に係る誘電体分離型半導体装置の製造方法について説明する。
【００５４】
図８−１，図８−２，図８−３は、第１の実施形態に係る誘電体分離型半導体装置の製造過程を表す工程断面図である。なお、製造過程は、図８−１の（ａ），（ｂ），（ｃ）、図８−２の（ｄ），（ｅ）、図８−３の（ｆ），（ｇ）、の順である。
【００５５】
まず図８−１（ａ）に示されるように、シリコン支持基板１０５の一方の面にシリコン酸化膜１０６を介してｎ--型のシリコン活性層１０８が積層されたＳＯＩ基板を用意する。シリコン酸化膜１０６の厚みは、半導体素子の定格電圧でそれぞれ異なる仕様を適用することとしてもよい。
【００５６】
誘電分離型半導体装置の長期信頼性を保証するために、酸化膜に印加する許容電界を２ＭＶ／cm以下とする。上記の許容電界を６００Ｖ定格の素子で満たそうとすれば、シリコン酸化膜の厚みは、３μｍ必要となる。一方で、このシリコン酸化膜の厚みが増加すると、シリコン酸化膜とシリコンとの熱膨張係数の違いから大きな反りが発生してしまう。反りが大きくなると、フォトリソグラフィでの露光装置へのウエハの装着，ドライエッチング装置へのウエハ装着などに支障が生じるのでそりを低減する対策が必要となる。
【００５７】
図８−１（ｂ）において、ｎ--型のシリコン活性層１０８の主表面から埋め込みシリコン酸化膜１０６にまで達する溝を、ドライエッチング装置を用いて垂直な形状で形成する。溝幅は、幅が広くなるほど埋めることが困難になるため、その幅を２μｍ前後とする。垂直溝を形成したのち酸化性雰囲気において熱処理し、溝側壁にシリコン酸化膜１７１を形成する。その後、溝の隙間にはＣＶＤ法により多結晶シリコン層１７２を成膜して充填し、誘電体分離領域１０７を形成する。
【００５８】
図８−１（ｃ）において、ｎ--型のシリコン活性層１０８の主表面にシリコン酸化膜６１０，フォトレジスト膜６２０を被覆し、フォトリソグラフィ技術を用いてｎ-型不純物濃度層４００とする部分のレジストを除去する。この開口部を通してリンイオンをシリコン中に注入する。加速電圧は１００ｋｅＶから１５０ｋｅＶ、ドーズ量は１０11〜１０12ヶ／cm2程度とする。イオン注入後１２００℃程度の温度で数時間の熱処理を施し少なくとも１０μｍまたはそれ以上の深さまでリンの不純物元素を引き延ばす。この高温熱処理は、後の工程で実施する酸化工程での不純物濃度分布の再分布による変動を少なく抑えることができる。
【００５９】
図８−２（ｄ）において、再度フォトレジスト膜６２１を被覆し直して、フォトリソグラフィ技術によりｐ-型高不純物濃度層１００とする部分のレジストを除去し、イオン注入技術でボロンイオンをシリコン中に注入する。加速電圧は５０ｋｅＶ、ドーズ量は１０12ヶ／cm2程度とする。イオン注入後１１００℃から１２００℃の温度で熱処理しｐ-型高不純物濃度層１００を引き延ばす。図示は省略しているが、引き続き上述と同様にフォトリソグラフィ技術を適用してリンイオンを加速電圧、１２５ｋｅＶ、ドーズ量、１０12ヶ／cm2台でシリコン中に注入後、１２００℃の温度で数時間の熱処理を施しｎ型不純物濃度層３００を形成する。
【００６０】
図８−２（ｅ）において、シリコン窒化膜を用いた選択的酸化法を２回にわたり繰り返して、厚いフィールド酸化膜１６０と、薄いフィールド酸化膜１６１とを形成する。また、３回にわたり選択酸化法を繰り返して、厚みの異なる酸化膜を３種類形成してもよい。
【００６１】
図８−３（ｆ）において、５０ｎｍから８０ｎｍの厚さでシリコン活性層１０８の主表面にシリコン酸化膜を形成し、これをゲート酸化膜１１２とする。そして、ゲート酸化膜の上に多結晶シリコン膜を成膜し、通常のドライエッチング装置でこの多結晶シリコン膜をパターニングして、ゲート電極１０２を形成する。
【００６２】
図８−３（ｇ）において、ゲート電極１０２と自己整合的にボロンイオンを数十ｋｅＶの加速電圧でイオン注入して、高耐圧ｎチャネルＭＯＳのｐ型チャネル領域１４０を形成する。次に、リンイオンを用いて１００ｋｅＶの加速電圧でイオン注入して、ｎ+ドレイン１３０を形成する。さらに、ｎ+ソース１１０，ｐ+型高不純物濃度層１２０、及びｎ+ドレイン１３０をそれぞれイオン注入法によりゲート電極１０２とフィールド酸化膜１６１を用いて自己整合的に形成する。
【００６３】
その後、通常の半導体製造装置で必要な工程、例えば、ＣＶＤ法によりシリコン酸化膜を成膜し、それぞれの素子の上でソース，コレクタ，ゲートなどの電気的接続の必要な箇所にドライエッチング装置で開口する工程，スパッタ法によりアルミニウムを主成分とする電極を成膜，加工する工程などによりソース電極１０１，ドレイン電極１０３を形成する。その後は、水分等の不純物の浸入から素子を守る目的でシリコン窒化膜を成膜して、最終的な電極取り出し開口部を形成する。以上のプロセスを経て、誘電体分離型半導体装置が完成する。
【００６４】
次に、本発明に係わる他の実施形態について説明する。
【実施例２】
【００６５】
次に、本発明の第２の実施形態に係わる誘電体分離型半導体装置について説明する。
【００６６】
図９は、本発明の第２の実施形態に係わる誘電体分離型半導体装置の断面図である。図１の実施形態と異なる点は、ｎ--型低不純物濃度のシリコン活性層１０８の底面、つまり、埋め込み酸化膜１０６と隣接する領域にｎ--型低不純物濃度のシリコン活性層１０８よりも不純物濃度の高いｎ型半導体層１８０を積層させていることである。
【００６７】
この底面に積層されたｎ型半導体層１８０は、厚みと濃度を適正化させる必要があるが、本実施形態では厚みとして１０μｍ以下、不純物濃度は５×１０14cm-3〜１×１０16cm-3の範囲が望ましい。
【００６８】
ドレインに阻止電圧が印加されたとき、シリコン活性層１０８，ｎ型不純物濃度層１８０と埋め込み酸化膜１０６とでこの電圧をそれぞれ分担することになる。本実施形態の場合、分担電圧比がｎ型半導体層１８０が設置された効果で、シリコン酸化膜１０６側での分担電圧が増加し、シリコン側での分担電圧が減少するため、シリコン側で発生する電界は低減され、印加する阻止電圧を高くできる。
【実施例３】
【００６９】
次に、本発明の第３の実施形態に係わる誘電体分離型半導体装置について説明する。
【００７０】
図１０は、本発明の第３の実施形態に係わる誘電体分離型半導体装置の断面図である。図１及び図９のそれぞれの実施形態と異なる点は、ｎ--型低不純物濃度のシリコン活性層１０８の底面、つまり、埋め込みシリコン酸化膜１０６と隣接する領域にｎ--型低不純物濃度のシリコン活性層１０８よりも不純物濃度の高いｎ型半導体層１８０とｎ型半導体層１８１とを積層させていることである。
【００７１】
この底面に積層されたｎ型半導体層１８０，１８１は、厚みと濃度を適正化させる必要があるが、本実施形態では厚みとして１０μｍ以下、不純物濃度は５×１０14cm-3〜１×１０16cm-3の範囲が望ましい。ｎ型半導体層１８０はほぼｎ-型不純物濃度層４００と対向した位置でシリコン活性層１０８の底面に設けられる。ｎ型半導体層１８１はシリコン活性層の底面でｎ型半導体層１８０以外の領域に設置される。そして、ｎ型半導体層１８０よりも不純物濃度が高く設定される。
【００７２】
このようにシリコン活性層の底面に設けるｎ型半導体層の不純物濃度をドレイン領域とソース領域のそれぞれの部分で異なる領域としている点が図９に示す実施形態と異なる。
【００７３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種種変更可能であることはいうまでも無い。
【符号の説明】
【００７４】
１  モータドライブシステム
３  モータ
５  ＩＧＢＴモジュール
７  駆動回路
１０  誘電体分離型半導体装置
１２  高電圧側ゲート駆動回路
１４  高耐圧ＭＯＳトランジスタ（ｎチャネル）
１６  高耐圧ＭＯＳトランジスタ（ｐチャネル）
１８  低電圧側ゲート駆動回路
２０  制御ロジック回路
１００  ｐ-型高不純物濃度層
１０１  ソース電極
１０２  ゲート電極
１０３  ドレイン電極
１０５  シリコン支持基板
１０６  シリコン酸化膜（埋め込み酸化膜）
１０７  誘電体分離領域
１０８  シリコン活性層（ｎ-型）
１１０  ｎ+型高不純物濃度層（ｎ+ソース）
１２０  ｐ+型高不純物濃度層
１３０  ｎ+型高不純物濃度層（ｎ+ドレイン）
１４０  ｐ型チャネル領域
１６０，１６１，１６２  フィールド酸化膜
１７１  シリコン酸化膜
１７２  多結晶シリコン層
１８０，１８１  ｎ型不純物濃度層（ｎ型半導体層）
３００  ｎ型不純物濃度層
４００  ｎ-型不純物濃度層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８−１】
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【図８−２】
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【図８−３】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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