(57)【特許請求の範囲】
【請求項１】
積層された複数のタイル状のメモリアレイを備える複数のメモリボールトであって、各メモリボールトが、積層された複数のメモリアレイダイ部を備える複数のメモリボールトと、
複数のメモリボールトコントローラ（ＭＶＣ）であって、各ＭＶＣが、前記複数のメモリボールトの対応する１つと１対１の関係で接続されており、他の前記複数のＭＶＣと、前記他の複数のＭＶＣに対応するメモリボールトとの間の通信とは独立して前記対応するメモリボールトと通信可能である複数のメモリボールトコントローラ（ＭＶＣ）と、
前記複数のＭＶＣと、送信元デバイスまたは送信先デバイスの少なくとも１つとを通信的に接続するように同時動作可能な複数の設定可能なシリアライズ通信回線インターフェース（ＳＣＬＩ）と、を備える、メモリシステム。
【請求項２】
前記積層された複数のメモリアレイダイ部が、前記積層された複数のタイル状のメモリアレイ各々からの単一のタイルを備える、請求項１に記載のメモリシステム。
【請求項３】
各メモリボールトに対応する前記複数のメモリアレイダイ部が、ウエハを介した相互接続（ＴＷＩ）により相互接続される、請求項１に記載のメモリシステム。
【請求項４】
選択されたＳＣＬＩと選択されたＭＶＣとを相互接続するための、前記複数のＳＣＬＩおよび前記複数のＭＶＣに接続されたスイッチをさらに備える、請求項１に記載のメモリシステム。
【請求項５】
前記複数のＳＣＬＩのアウトバウンドの１つを通じて前記送信元デバイスから送信されたアウトバウンドパケットを受信し、前記アウトバウンドパケットから、アウトバウンドメモリ命令、アウトバウンドメモリアドレス、またはアウトバウンドメモリデータフィールドの少なくとも１つを抽出し、かつ前記スイッチに一組のメモリボールトセレクト信号を提供する、前記スイッチに接続されたパケットデコーダと、
前記複数のＭＶＣの１つからインバウンドメモリ命令、インバウンドメモリアドレス、またはインバウンドメモリデータの少なくとも１つを受信し、かつ前記複数のＳＣＬＩのインバウンドの１つを通じて前記送信先デバイスに送信するために、前記インバウンドメモリアドレスまたは前記インバウンドメモリデータを、インバウンドパケットにエンコードする、前記スイッチに接続されたパケットエンコーダと、をさらに備える、請求項４に記載のメモリシステム。
【請求項６】
設定ソースからの設定パラメータを受信し、選択可能モードに従って動作するように前記スイッチを設定する、前記スイッチに接続された制御レジスタをさらに備える、請求項４に記載のメモリシステム。
【請求項７】
前記選択可能モードが、少なくとも１つの要求に同期して応答する、前記複数のメモリボールトの動作、または少なくとも１つの要求に非同期して応答する、前記複数のメモリボールトの動作の少なくとも１つを含む、請求項６に記載のメモリシステム。
【請求項８】
前記複数のＳＣＬＩのアウトバウンドの１つであるアウトバウンドＳＣＬＩがさらに、
前記アウトバウンドＳＣＬＩを通じて、命令情報、アドレス情報、またはデータの少なくとも１つを含むアウトバウンドパケットを伝送する前記送信元デバイスに接続された複数のアウトバウンド差動対シリアルパス（ＤＰＳＰ）であって、前記複数のアウトバウンドＤＰＳＰ各々が、前記アウトバウンドパケットの第１のデータ転送速度アウトバウンドサブパケット部を第１のデータ転送速度で伝送する複数のアウトバウンド差動対シリアルパス（ＤＰＳＰ）と、
前記アウトバウンドパケットの各第１のデータ転送速度アウトバウンドサブパケット部を、第１の複数のアウトバウンドシングルエンドデータパス（ＳＥＤＰ）を通じて、前記第１のデータ転送速度よりも遅い第２のデータ転送速度で送信するために、複数の第２のデータ転送速度アウトバウンドサブパケットに変換する、前記複数のアウトバウンドＤＰＳＰに接続されたデシリアライザと、
前記複数の第２のデータ転送速度アウトバウンドサブパケット各々を、第２の複数のアウトバウンドＳＥＤＰを通じて、前記第２のデータ転送速度よりも遅い第３のデータ転送速度でパケットデコーダに送信するために、複数の第３のデータ転送速度アウトバウンドサブパケットに変換する、前記デシリアライザと通信的に接続されるデマルチプレクサとを、備えている、請求項１に記載のメモリシステム。
【請求項９】
前記複数のＳＣＬＩのインバウンドの１つを通じて前記送信先デバイスに送信するために、選択されたメモリボールトに関連するＭＶＣから受信した命令情報、アドレス情報、またはデータの少なくとも１つをパケット化し、生じたインバウンドパケットを、複数の第３のデータ転送速度インバウンドサブパケットに分割し、かつ前記第３のデータ転送速度インバウンドサブパケットを、第１の複数のインバウンドシングルエンドデータパス（ＳＥＤＰ）を通じて第３のデータ転送速度で送信する、スイッチと通信的に接続されたパケットエンコーダと、
前記第３のデータ転送速度インバウンドサブパケットの複数のサブセット各々を、第２のデータ転送速度インバウンドサブパケットに多重化し、かつ前記第２のデータ転送速度インバウンドサブパケットを、第２の複数のインバウンドＳＥＤＰを通じて前記第３のデータ転送速度よりも速い第２のデータ転送速度で送信する、前記パケットエンコーダと通信的に接続されるマルチプレクサと、
前記第２のデータ転送速度インバウンドサブパケットの複数のサブセット各々を、第１のデータ転送速度インバウンドサブパケットに統合し、かつ前記第１のデータ転送速度インバウンドサブパケットを、複数のインバウンド差動対シリアルパス（ＤＰＳＰ）を通じて前記第２のデータ転送速度よりも速い第１のデータ転送速度で前記送信先デバイスに送信する、前記マルチプレクサと通信的に接続されたシリアライザとを、さらに備えている、請求項１に記載のメモリシステム。
【請求項１０】
前記ＭＶＣと前記対応するメモリボールトとをインターフェースし、前記対応するメモリボールトに関連するバンク制御信号またはタイミング信号の少なくとも１つを生成するプログラマブルボールト制御論理（ＰＶＣＬ）コンポーネントと、
前記ＰＶＣＬに接続されており、前記対応するメモリボールトに関連する命令デコード工程、メモリアドレス多重化工程、メモリアドレス逆多重化工程、メモリリフレッシュ工程、メモリボールトトレーニング工程、またはメモリボールトプリフェッチ工程の少なくとも１つを実行するメモリシーケンス制御装置と、
前記ＰＶＣＬに接続されており、前記送信元デバイスから前記ＭＶＣに入力するデータをバッファリングする書き込みバッファと、
前記ＰＶＣＬに接続されており、前記対応するメモリボールトから前記ＭＶＣに入力するデータをバッファリングする読み出しバッファと、を各ＭＶＣがさらに備えている、請求項１に記載のメモリシステム。
【請求項１１】
前記メモリシーケンス制御装置が、ダイナミックランダムアクセスメモリ(ＤＲＡＭ)シーケンス制御装置を備えている、請求項１０に記載のメモリシステム。
【請求項１２】
前記ＰＶＣＬが、前記ＭＶＣと前記対応するメモリボールトとをインターフェースし、かつ選択された設定または選択された技術の少なくとも１つのメモリボールトに関連する仕様に従って、前記バンク制御信号またはタイミング信号を生成するように設定されている、請求項１０に記載のメモリシステム。
【請求項１３】
前記メモリシーケンス制御装置が、選択された設定または選択された技術の少なくとも１つのメモリボールトに関連する仕様に従って、前記命令デコード工程、メモリアドレス 多重化工程、メモリアドレス逆多重化工程、メモリリフレッシュ工程、メモリボールトトレーニング工程、またはメモリボールトプリフェッチ工程を実行するように設定されている、請求項１０に記載のメモリシステム。
【請求項１４】
任意の単一のメモリバンクにおける順次的な工程を回避するために、複数のメモリバンクへの読み出し工程または前記複数のメモリバンクへの書き込み工程の少なくとも１つを命令する、各ＭＶＣに関連する乱雑リクエストキューをさらに備えている、請求項１０に記載のメモリシステム。
【請求項１５】
前記対応するメモリボールトに関連する、欠陥メモリアレイアドレスリマップ工程または欠陥のあるウエハを介した相互接続（ＴＷＩ）修復工程の少なくとも１つを実行するメモリボールト修復論理（ＭＶＲＬ）コンポーネントを、各ＭＶＣがさらに備えている、請求項１に記載のメモリシステム。
【請求項１６】
送信元からの命令、アドレス、またはデータの複数のアウトバウンドストリームを複数のシリアライズ通信回線インターフェース（ＳＣＬＩｓ）を介して同時に転送することと、
各ストリームに関連する命令、アドレス、またはデータの少なくとも１つを、対応するメモリボールトに1対1の関係で接続された対応する送信先メモリボールトコントローラ（ＭＶＣ）に同時に切り替えることと、
前記対応するメモリボールトにアウトバウンドデータを書き込むデータ書き込み工程、前記対応するメモリボールトからのデータを読み出すデータ読み出し工程、または前記対応するメモリボールトに関連するメモリボールトハウスキーピング工程の少なくとも１つの実行であって、前記データ書き込み工程、データ読み出し工程、またはハウスキーピング工程を、対応する複数のメモリボールトに接続された他の複数のＭＶＣに関連する同時動作とは独立して実行することと、を含む方法。
【請求項１７】
少なくとも１つのメモリサブシステムロケーションに書き込まれたか、少なくとも１つのメモリサブシステムロケーションから読み出された、少なくとも１つのメモリサブシステム命令、少なくとも１つのメモリサブシステムアドレス、またはデータを含むパケットを、前記パケットの複数の第１のデータ転送速度サブパケット部に分割することと、
前記第１のデータ転送速度サブパケット各々を、第１のデータ転送速度で送信することと、
前記第１のデータ転送速度サブパケット各々を、複数の第２のデータ転送速度サブパケットに分割することと、
前記第２のデータ転送速度サブパケット各々を、前記第１のデータ転送速度よりも遅い第２のデータ転送速度で送信することと、
前記第２のデータ転送速度サブパケット各々を、複数の第３のデータ転送速度サブパケットに分割することと、
前記第３のデータ転送速度サブパケットを、前記第２のデータ転送速度よりも遅い第３のデータ転送速度においてパケットデコーダに送信することと、をさらに含む、請求項１６に記載の方法。
【請求項１８】
パケットに対応する一組のサブパケットを受信することと、
前記一組のサブパケットを、前記パケットにアセンブルすることと、
前記パケットから、アウトバウンド命令、アウトバウンドアドレス、またはアウトバウンドデータの少なくとも１つを抽出することと、
前記アウトバウンド命令、前記アウトバウンドアドレス、または前記アウトバウンドデータを提供することと、をさらに含む、請求項１６に記載の方法。
【請求項１９】
アウトバウンド命令、アウトバウンドアドレス、またはアウトバウンドデータの少なくとも１つをバッファリングすることと、
処理のために、前記アウトバウンド命令、前記アウトバウンドアドレス、または前記アウトバウンドデータを提供することと、をさらに含む、請求項１６に記載の方法。
【請求項２０】
前記対応するメモリボールトに関連する複数のメモリバンクに対する読み出し工程、または前記複数のメモリバンクへの書き込み工程の少なくとも１つを命令することをさらに含む、請求項１９に記載の方法。
【請求項２１】
同期サブセットにおける多くのメモリボールトに対応する、単一のメモリボールトワード長の倍数である幅の、広いデータワードを同期して転送することによって、アクセス待ち時間を減少するために、単一の要求に応答して、前記対応する複数のメモリボールトの前記同期サブセットを動作させることをさらに含む、請求項１６に記載の方法。
【請求項２２】
複数のメモリボールト各々から読み出された命令、アドレス、またはデータから複数のインバウンドデータストリームを生成することと、
複数のメモリボールトコントローラ（ＭＶＣ）であって、各ＭＶＣが、前記複数のメモリボールトの対応する１つと１対１の関係で接続されており、他の前記複数のＭＶＣと、前記他の複数のＭＶＣに対応するメモリボールトとの間の通信とは独立して前記対応するメモリボールトと通信可能である複数のメモリボールトコントローラ（ＭＶＣ）を介して送信された前記複数のインバウンドデータストリームを、対応する複数のシリアライズ通信回線インターフェース（ＳＣＬＩ）に切り替えることと、
前記複数のインバウンドデータストリームを、前記複数のＳＣＬＩを通じて少なくとも１つの送信先デバイスに同時に転送することと、を含む方法。
【請求項２３】
読み出された命令に応答して、前記対応するメモリボールトに関連する選択されたメモリバンクからインバウンドデータワードにアクセスすることと、
前記インバウンドデータワードを提供することと、をさらに含む、請求項２２に記載の方法。
【請求項２４】
前記インバウンドデータワードを、前記複数のＳＣＬＩの選択された１つに関連するパケットエンコーダに切り替えることと、
前記インバウンドデータワードを、インバウンドパケットにパケット化することと、
前記インバウンドパケットを、複数の第３のデータ転送速度インバウンドサブパケットに分割することと、
前記複数の第３のデータ転送速度インバウンドサブパケットを、第３のデータ転送速度でマルチプレクサに送信することと、をさらに含む、請求項２３に記載の方法。
【請求項２５】
前記第３のデータ転送速度インバウンドサブパケットの複数のサブセット各々を、第２のデータ転送速度インバウンドサブパケットに多重化することと、
前記第２のデータ転送速度インバウンドサブパケットを、第２のデータ転送速度で送信することと、
前記第２のデータ転送速度インバウンドサブパケットの複数のサブセット各々を、第１のデータ転送速度インバウンドサブパケットに統合することと、
前記第１のデータ転送速度インバウンドサブパケットを提供することと、
前記第１のデータ転送速度インバウンドサブパケットを、前記インバウンドパケットにアセンブルすることと、
前記インバウンドパケットから前記インバウンドデータワードを抽出することと、をさらに含む、請求項２４に記載の方法。
【請求項２６】
前記インバウンドデータワードを、前記少なくとも１つの送信先デバイスに関連するオペレーティングシステムに提供することをさらに含む、請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本特許出願は、２００８年７月２日に出願された、米国特許出願シリアル番号第１２／１６６８１４号、２００８年７月２日に出願された、米国特許出願シリアル番号第１２／１６６８７１号、および２００８年７月２１日に出願された、米国特許出願シリアル番号第１２／１７６９５１号の一部継続出願である、２００８年１０月３０日に出願された、米国特許出願番号第１２／２６１９４２号における優先権の利益を主張するものであり、その全ての内容は、参照により本明細書中に組み込まれる。
【０００２】
本明細書に記載された種々の実施形態は、積層ダイメモリアーキテクチャを含む半導体メモリに関連する装置、システム、および方法に関する。
【背景技術】
【０００３】
マイクロプロセッサ技術は、半導体メモリ技術よりも急速に発展してきた。その結果、最新のホストプロセッサと、指示およびデータを受信するように、該プロセッサが結合する半導体メモリサブシステムとの性能のミスマッチが頻繁に生じる。例えば、一部の高性能サーバは、メモリ要求の応答を待つ４つのクロックのうちの３つを無作動にしてしまうことが予測される。
【０００４】
さらに、ソフトウェアアプリケーションおよびオペレーティングシステム技術の発展は、プロセッサコアおよびスレッドの数量が増加し続けるにつれて、より高密度のメモリサブシステムに対する要求を増してきている。しかしながら、最新の技術メモリサブシステムは、性能と密度との間における譲歩を頻繁に示している。帯域幅がより高くなると、電子素子技術連合評議会（ＪＥＤＥＣ）の電気的特性を超過すること無く、システムにおいて接続され得るメモリカードまたはモジュールの数量が制限され得る。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
動的データ転送速度（ＤＤＲ）、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）といったＪＥＤＥＣインターフェース規格への拡張が提案されてきたが、ほとんどの場合に、将来予測されるメモリ帯域幅および密度が不足する可能性がある。この欠点には、メモリ電力の最適化、ホストプロセッサとメモリサブシステムとの間のインターフェースの特異性の不足が含まれる。後者の欠点により、プロセッサおよび／またはメモリ技術の変化に伴って、インターフェースを再設計する必要が生じ得る。
【図面の簡単な説明】
【０００６】
【図１】本発明の種々の例示的な実施形態に従った、メモリシステムのブロック図である。
【図２】種々の例示的な実施形態に従った、論理ダイに積層された積層ダイ３Ｄメモリアレイの切欠概念図である。
【図３】種々の例示的な実施形態に従った、例示的なパケットに関連するフィールドを示すパケット図である。
【図４】種々の例示的な実施形態に従った、例示的なパケットに関連するフィールドを示すパケット図である。
【図５】種々の例示的な実施形態に従った、メモリボールトコントローラおよび関連するモジュールのブロック図である。
【図６Ａ】種々の例示的な実施形態に従った方法を示すフローチャートである。
【図６Ｂ】種々の例示的な実施形態に従った方法を示すフローチャートである。
【図７Ａ】種々の例示的な実施形態に従った方法を示すフローチャートである。
【図７Ｂ】種々の例示的な実施形態に従った方法を示すフローチャートである。
【発明を実施するための形態】
【０００７】
図１は、本発明の種々の例示的な実施形態に従ったメモリシステム１００のブロック図である。メモリシステム１００は、（１つ以上のプロセッサ等の）１つ以上の送信元デバイスおよび／または送信先デバイスと、一組の積層アレイメモリ「ボールト」との間における命令、アドレス、および／またはデータの複数のアウトバウンドおよび／またはインバウンドストリームを実質的に同時に転送するように動作する。これにより、メモリシステムの密度、帯域幅、並列性、および拡張性が増大し得る。
【０００８】
本明細書の実施形態におけるマルチダイメモリアレイは、既存の設計では、通常、各個別のメモリアレイダイに配置される制御論理に統合する。「メモリボールト」として本明細書で言及される、小区分の積層されたダイのグループは、共通の制御論理を共有する。メモリボールトアーキテクチャは、電源が入るメモリバンクにおいてより微細な粒度を提供しつつ、エネルギー効率を増大するようにメモリ制御論理を戦略的に分割する。本明細書の実施形態はさらに、システムインターフェースを規格化されたホストプロセッサに記憶可能にする。規格化されたインターフェースは、メモリ技術の発展に伴う再設計のサイクルタイムを削減できる。
【０００９】
図２は、種々の例示的な実施形態に従った、論理ダイ２０２に積層された積層ダイ３Ｄメモリアレイ２００の切欠概念図である。メモリシステム１００は、積層ダイ３Ｄメモリアレイ２００等の、積層されたタイル状のメモリアレイの１つ以上を内蔵する。マルチプルメモリアレイ（例えば、メモリアレイ２０３）は、複数のダイ（例えば、ダイ２０４）各々上に加工される。メモリアレイダイは、次に、積層ダイ３Ｄメモリアレイ２００を形成するように積層される。
【００１０】
積層ダイ各々は、マルチプル「タイル」（例えば、積層ダイ２０４に関連するタイル２０５Ａ、２０５Ｂ、および２０５Ｃ）に分割される。各タイル（例えば、タイル２０５Ｃ）は、１つ以上のメモリアレイ２０３を含んでもよい。一部の実施形態では、各メモリアレイ２０３は、メモリシステム１００内における１つ以上の独立したメモリバンクとして構成され得る。メモリアレイ２０３は、任意の特定のメモリ技術に限定されず、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリ等を含んでもよい。
【００１１】
積層された一組のメモリアレイタイル２０８は、積層ダイ各々からの単一のタイル（例えば、図１では隠れたベースタイル２１２Ｂ、２１２Ｃ、および２１２Ｄ）を含んでもよい。電力、アドレス、および／またはデータ、並びに類似の共通信号は、「ウエハを介した相互接続」（ＴＷＩ）として本明細書で言及される導電性パス（例えば、導電性パス２２４）において、「Ｚ」方向２２０に積層された一組のタイル２０８を行き来できる。ＴＷＩが、必ずしも特定のウエハまたはダイを完全に通過する必要が無いことに留意されたい。
【００１２】
それ故、積層ダイ３Ｄメモリアレイ２００は、一組のメモリ「ボールト」（例えば、メモリボールト２３０）に分割される。各メモリボールトは、一組のタイル２０８において電気的に相互接続する一組のＴＷＩを有する積層された一組のタイル（例えば、一組のタイル２０８）、複数の積層ダイ各々からの１つのタイルを含む。ボールトの各タイルは、１つ以上のメモリアレイ（例えば、メモリアレイ２４０）を含む。
【００１３】
その結果生じた一組のメモリボールト１０２を図１に示す。メモリシステム１００は、複数のメモリボールトコントローラ（ＭＶＣ）１０４（例えば、ＭＶＣ１０６）をさらに含む。各ＭＶＣは、１対１の関係において対応するメモリボールト（例えば、セット１０２のメモリボールト１１０）と通信的に接続される。各ＭＶＣは、それ故、他のＭＶＣとそれらの個別のメモリボールトとの間の通信とは独立して、対応するメモリボールトと通信可能である。
【００１４】
メモリシステム１００は、複数の設定可能なシリアライズ通信回線インターフェース（ＳＣＬＩ）１１２をさらに含む。ＳＣＬＩ１１２は、ＳＣＬＩ１１３であるアウトバウンドグループ（例えば、アウトバウンドＳＣＬＩ１１４）と、ＳＣＬＩ１１５であるインバウンドグループとに分割される。複数のＳＣＬＩ１１２各々は、他のＳＣＬＩ１１２と同時動作可能である。さらに、ＳＣＬＩ１１２は、複数のＭＶＣ１０４と、１つ以上のホストプロセッサ（単数または複数）１１４とを通信的に接続する。メモリシステム１００は、高度に概念化された、マルチリンク、ハイスループットインターフェースを、ホストプロセッサ（単数または複数）１１４に提供する。
【００１５】
メモリシステム１００は、スイッチ１１６をさらに含んでもよい。一部の実施形態では、スイッチ１１６は、マトリクスまたは相互接続スイッチを備えてもよい。スイッチ１１６は、複数のＳＣＬＩ１１２および複数のＭＶＣ１０４と通信的に接続される。スイッチ１１６は、各ＳＣＬＩと、選択されたＭＶＣとを相互接続できる。それ故、ホストプロセッサ（単数または複数）１１４は、実質的に同時に、複数のＳＣＬＩ１１２を通じて複数のメモリボールト１０２にアクセスできる。このアーキテクチャは、マルチコア技術を含む、最新のプロセッサ技術に必要とされるプロセッサメモリ帯域幅を提供できる。
【００１６】
メモリシステム１００は、スイッチ１１６に接続されたメモリファブリック制御レジスタ１１７をさらに含んでもよい。メモリファブリック制御レジスタ１１７は、設定ソースからメモリファブリック設定パラメータを受信し、選択可能モードに従って動作するようにメモリシステム１００の１つ以上のコンポーネントを設定する。例えば、スイッチ１１６、並びに複数のメモリボールト１０２および複数のＭＶＣ１０４各々は、通常、別々のメモリ要求に応答して、互いに独立して動作するように設定され得る。このような設定により、ＳＣＬＩ１１２とメモリボールト１０２との間の並列性の結果としてメモリシステム帯域幅が改善される。
【００１７】
代替的に、単一の要求に応答して、複数のメモリボールト１０２の２つ以上のサブセットおよび対応するＭＶＣのサブセットが同期して動作するように、メモリシステム１００は、メモリファブリック制御レジスタ１１７により再設定され得る。後者の設定は、単一のボールトに関連するデータワードよりも広い幅のデータワードにアクセスするために用いられ得る。下記により詳細に記載するように、この手法は待ち時間を減少できる。選択されたビットパターンをメモリファブリック制御レジスタ１１７内にロードすることによって、他の設定も可能である。
【００１８】
図３および図４は、それぞれ、種々の例示的な実施形態に従った、例示的なパケット３００および４００に関連するフィールドを示すパケット図である。図３および図４を考慮して図１に戻ると、メモリシステム１００は、スイッチ１１６に接続された複数のパケットデコーダ１１８（例えば、パケットデコーダ１２０）をさらに含んでもよい。ホストプロセッサ（単数または複数）１１４は、一部の実施形態では、例示的な命令パケット３００またはデータパケット４００に構造的に類似し得るアウトバウンドパケット１２２をアセンブルする。すなわち、アウトバウンドパケット１２２は、命令フィールド３１０、アドレスフィールド３２０、および／またはデータフィールド４１０を含んでもよい。ホストプロセッサ１１４は、次に、アウトバウンドＳＣＬＩ（例えば、アウトバウンドＳＣＬＩ１１４）の全域におけるアウトバウンドパケット１２２を、下により詳細に記載する方法により、パケットデコーダ１２０に送信する。
【００１９】
アウトバウンドＳＣＬＩ１１４は、複数のアウトバウンド差動対シリアルパス（ＤＰＳＰ）１２８を含んでもよい。ＤＰＳＰ１２８は、ホストプロセッサ（単数または複数）１１４と通信的に接続されており、アウトバウンドパケット１２２をまとめて伝送できる。すなわち、複数のアウトバウンドＤＰＳＰ１２８の各ＤＰＳＰは、アウトバウンドパケット１２２の第１のデータ転送速度アウトバウンドサブパケット部を、第１のデータ転送速度で伝送できる。
【００２０】
アウトバウンドＳＣＬＩ１１４は、複数のアウトバウンドＤＰＳＰ１２８に接続されたデシリアライザ１３０をさらに含んでもよい。デシリアライザ１３０は、アウトバウンドパケット１２２の各第１のデータ転送速度アウトバウンドサブパケット部を、複数の第２のデータ転送速度アウトバウンドサブパケットに変換する。複数の第２のデータ転送速度アウトバウンドサブパケットは、第１の複数のアウトバウンドシングルエンドデータパス（ＳＥＤＰ）１３４を介して第２のデータ転送速度で送信される。第２のデータ転送速度は、第１のデータ転送速度よりも遅い。
【００２１】
アウトバウンドＳＣＬＩ１１４は、デシリアライザ１３０と通信的に接続されるデマルチプレクサ１３８をさらに含んでもよい。デマルチプレクサ１３８は、複数の第２のデータ転送速度アウトバウンドサブパケット各々を、複数の第３のデータ転送速度アウトバウンドサブパケットに変換する。複数の第３のデータ転送速度アウトバウンドサブパケットは、第２の複数のアウトバウンドＳＥＤＰ１４２を介してパケットデコーダ１２０に第３のデータ転送速度で送信される。第３のデータ転送速度は、第２のデータ転送速度よりも遅い。
【００２２】
パケットデコーダ１２０は、アウトバウンドパケット１２２を受信し、（例えば、例示的なパケット３００の）命令フィールド３１０、（例えば、例示的なパケット３００の）アドレスフィールド３２０、および／または（例えば、例示的なパケット４００の）データフィールドを抽出する。一部の実施形態では、パケットデコーダ１２０は、アドレスフィールド３２０をデコードし、対応する一組のメモリボールトセレクト信号を確定する。パケットデコーダ１２０は、一組のメモリボールトセレクト信号を、インターフェース１４６上でスイッチ１１６に提供する。ボールトセレクト信号により、アウトバウンドパケット１２２に対応するＭＶＣ１０６に入力データパス１４８が切り替えられる。
【００２３】
ここで、インバウンドデータパスについて考察すると、メモリシステム１００は、スイッチ１１６に接続された複数のパケットエンコーダ１５４（例えば、パケットエンコーダ１５８）を含んでもよい。パケットエンコーダ１５８は、スイッチ１１６を介して複数のＭＶＣ１０４の１つからのインバウンドメモリ命令、インバウンドメモリアドレス、および／またはインバウンドメモリデータを受信できる。パケットエンコーダ１５８は、インバウンドＳＣＬＩ１６４を通じてホストプロセッサ（単数または複数）１１４にそれらを送信するために、インバウンドメモリ命令、アドレス、および／またはデータをインバウンドパケット１６０にエンコードする。
【００２４】
一部の実施形態では、パケットエンコーダ１５８は、インバウンドパケット１５８を、複数の第３のデータ転送速度インバウンドサブパケットに分割できる。パケットエンコーダ１５８は、第１の複数のインバウンドシングルエンドデータパス（ＳＥＤＰ）１６６を通じて複数の第３のデータ転送速度インバウンドサブパケットを第３のデータ転送速度で送信できる。メモリシステム１００は、パケットエンコーダ１５８と通信的に接続するマルチプレクサ１６８をさらに含んでもよい。マルチプレクサ１６８は、第３のデータ転送速度インバウンドサブパケットの複数のサブセット各々を、第２のデータ転送速度インバウンドサブパケットに多重化できる。マルチプレクサ１６８は、第２の複数のインバウンドＳＥＤＰ１７０を通じて第２のデータ転送速度インバウンドサブパケットを第３のデータ転送速度よりも速い第２のデータ転送速度で送信する。
【００２５】
メモリシステム１００は、マルチプレクサ１６８と通信的に接続されるシリアライザ１７２をさらに含んでもよい。シリアライザ１７２は、第２のデータ転送速度インバウンドサブパケットの複数のサブセット各々を、第１のデータ転送速度インバウンドサブパケットに統合する。第１のデータ転送速度インバウンドサブパケットは、第２のデータ転送速度よりも速い第１のデータ転送速度で、複数のインバウンド差動対シリアルパス（ＤＰＳＰ）１７４を通じてホストプロセッサ（単数または複数）１１４に送信される。それ故、命令、アドレス、およびデータ情報は、スイッチ１１６を介してＳＣＬＩ１１２を通じて、ホストプロセッサ（単数または複数）１１４とＭＶＣ１０４との間において両方向に転送される。ＭＶＣ１０４、ＳＣＬＩ１１２、およびスイッチ１１６は、論理ダイ２０２上に加工される。
【００２６】
図５は、種々の例示的な実施形態に従ったＭＶＣ（例えば、ＭＶＣ１０６）および関連するモジュールのブロック図である。ＭＶＣ１０６は、プログラマブルボールト制御論理（ＰＶＣＬ）コンポーネント（例えば、ＰＶＣＬ５１０）を含んでもよい。ＰＶＣＬ５１０は、ＭＶＣ１０６と、対応するメモリボールト（例えば、メモリボールト１１０）とをインターフェースする。ＰＶＣＬ５１０は、対応するメモリボールト１１０に関連する、１つ以上のバンク制御信号および／またはタイミング信号を生成する。
【００２７】
ＰＶＣＬ５１０は、選択された設定または選択された技術のメモリボールト１１０にＭＶＣ１０６を適合させるように構成され得る。それ故、例えば、メモリシステム１００は、初期には現在利用可能なＤＤＲ２  ＤＲＡＭを用いて設定されてもよい。ＤＤＲ３バンク制御およびタイミング論理を含むようにＰＶＣＬ５１０を再設定することにより、メモリシステム１００は、ＤＤＲ３ベースのメモリボールト技術に適応するように、その後適合され得る。
【００２８】
ＭＶＣ１０６は、ＰＶＣＬ５１０と通信的に接続されるメモリシーケンス制御装置５１４をさらに含んでもよい。メモリシーケンス制御装置５１４は、関連するメモリボールト１１０の実装に用いられる技術に基づいて、メモリ技術の従属する一組の工程を実行する。メモリシーケンス制御装置５１４は、例えば、対応するメモリボールト１１０に関連する命令デコード工程、 メモリアドレス多重化工程、メモリアドレス逆多重化工程、メモリリフレッシュ工程、メモリボールトトレーニング工程、および／またはメモリボールトプリフェッチ工程を実行できる。一部の実施形態では、メモリシーケンス制御装置５１４は、ＤＲＡＭシーケンス制御装置を備えてもよい。一部の実施形態では、メモリリフレッシュ工程は、リフレッシュコントローラ５１５によって起動できる。
【００２９】
メモリシーケンス制御装置５１４は、選択された設定または技術のメモリボールト１１０にメモリシステム１００を適合させるように設定され得る。例えば、メモリシーケンス制御装置５１４は、メモリシステム１００に関連する他のメモリシーケンス制御装置と同期して動作するように設定され得る。このような設定は、単一のキャッシュライン要求に応答して、マルチプルメモリボールトからホストプロセッサ（単数または複数）１１４に関連するキャッシュライン（不図示）に広いデータワードを配信するのに利用され得る。
【００３０】
ＭＶＣ１０６は、書き込みバッファ５１６をさらに含んでもよい。書き込みバッファ５１６は、ホストプロセッサ（単数または複数）１１４からＭＶＣ１０６に入力するデータをバッファリングするようにＰＶＣＬ５１０に接続され得る。ＭＶＣ１０６は、読み出しバッファ５１７をさらに含んでもよい。読み出しバッファ５１７は、対応するメモリボールト１１０からＭＶＣ１０６に入力するデータをバッファリングするようにＰＶＣＬ５１０に接続され得る。
【００３１】
ＭＶＣ１０６は、乱雑リクエストキュー５１８をさらに含んでもよい。乱雑リクエストキュー５１８は、メモリボールト１１０に含まれる複数のメモリバンクへの読み出しおよび／または書き込み工程が順序付けられたシーケンスを構築する。順序付けられたシーケンスは、バンク不一致の低減および読み書き所要時間の減少を目的として、任意の単一のメモリバンクにおける順次的な工程を回避するために選択される。
【００３２】
ＭＶＣ１０６は、メモリボールト修復論理（ＭＶＲＬ）コンポーネント５２４をさらに含んでもよい。ＭＶＲＬ５２４は、アレイ修復論理５２６を利用して、欠陥メモリアレイアドレスリマップ工程を実行できる。アレイ修復論理５２６は、（例えば、図２の積層ダイ２０４における）メモリボールトダイ、および／または論理ダイ２０２に配置された余分なセルまたはセルのアレイ（例えば、予備アレイ５２７）に対する要求をリマップできる。ＭＶＲＬ５２４は、ＴＷＩ修復論理５２８を利用して、対応するメモリボールト１１０に関連するＴＷＩ修復工程をさらに実行できる。
【００３３】
上述したいかなるコンポーネントも、ハードウェア、ソフトウェア、ファームウェアまたはそれらの組み合わせにおける実施形態を含む多くの方法により実装され得る。この文脈における「ソフトウェア」は、法定のソフトウェア構造を指し、単なるソフトウェアリストを意味しないことに留意されたい。
【００３４】
それ故、メモリシステム１００、メモリアレイ２００、２０３、２４０および５２７、ダイ２０２および２０４、タイル２０５Ａ、２０５Ｂ、２０５Ｃ、２０８、２１２Ｂ、２１２Ｃ、および２１２Ｄ、「Ｚ」方向２２０、パス２２４および１４８、メモリボールト２３０、１０２および１１０、ＭＶＣ１０４および１０６、ＳＣＬＩ１１２、１１３、１１４、１１５および１６４、プロセッサ（単数または複数）１１４、スイッチ１１６、レジスタ１１７、パケット３００、４００、１２２および１６０、パケットデコーダ１１８および１２０、フィールド３１０、３２０および４１０、ＤＰＳＰ１２８および１７４、デシリアライザ１３０、ＳＥＤＰ１３４、１４２、１６６および１７０、デマルチプレクサ１３８、インターフェース１４６、パケットエンコーダ１５４および１５８、マルチプレクサ１６８、シリアライザ１７２、ＰＶＣＬ５１０、メモリシーケンス制御装置５１４、リフレッシュコントローラ５１５、バッファ５１６および５１７、乱雑リクエストキュー５１８、ＭＶＲＬ５２４、アレイ修復論理５２６、並びにＴＷＩ修復論理５２８の全ては、本明細書において「モジュール」として特徴付けられる。
【００３５】
モジュールは、メモリシステム１００の設計者により所望の、および種々の実施形態の特定の実装に適したハードウェア回路、光学部品、シングルまたはマルチプロセッサ回路、記憶回路、ソフトウェアプログラムモジュールおよびオブジェクト、ファームウェア、並びにそれらの組み合わせを含み得る。
【００３６】
種々の実施形態における装置およびシステムは、高密度、マルチリンク、ハイスループット半導体メモリサブシステム以外の適用にも有益である。それ故、本発明の種々の実施形態はこのように限定されない。メモリシステム１００の例証は、種々の実施形態における構成についての概略的な理解を提供することが意図される。これらは、本明細書に記載された構成を利用可能である装置およびシステムの全ての構成要素および特徴の完全な記述を提供することを意図しない。
【００３７】
種々の実施形態における新規の装置およびシステムは、コンピュータに用いられる電子回路、通信および信号処理回路、シングルプロセッサまたはマルチプロセッサモジュール、シングルまたはマルチプル組み込みプロセッサ、マルチコアプロセッサ、データスイッチ、並びにマルチレイヤを含むアプリケーション特有のモジュール、マルチチップモジュールを備えるか、内蔵できる。このような装置およびシステムは、テレビ受信機、携帯電話、パーソナルコンピュータ（例えば、ラップトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータ等）、ワークステーション、ラジオ、ビデオプレーヤ、オーディオプレーヤ（例えば、ＭＰ３（映画専門家グループ、オーディオレイヤ３）プレーヤ）、伝達媒体、医療機器（例えば、心臓モニタ、血圧計等）、セットトップボックス、および他のものといった種々の電子装置内のサブコンポーネントとしてさらに含まれてもよい。一部の実施形態は、多くの方法を含み得る。
【００３８】
図６Ａおよび図６Ｂは、種々の例示的な実施形態に従った方法６００を示すフローチャートである。方法６００は、１つ以上の送信元デバイス（例えば、図１のプロセッサ（単数または複数）１１４）から複数のメモリボールト（例えば、図１のメモリボールト１０２）に、命令、アドレス、および／またはデータの複数のアウトバウンドストリームを実質的に同時に転送することを含む。ストリームは、パケット化され得、そして複数のアウトバウンドＳＣＬＩ（例えば、図１のアウトバウンドＳＣＬＩ１１３）を通じて送信元デバイス（単数または複数）から、一組のパケットデコーダ（例えば、図１のパケットデコーダ１１８）に伝送され得る。命令、アドレス、およびデータのストリームは、次に、実行および／またはメモリボールトへの書き込みまたはそれからの読み出しのために対応するＭＶＣ（例えば、ＭＶＣ１０４）に切り替えられる。
【００３９】
方法６００は、送信元デバイスにおいて、アウトバウンドパケットを一組の第１のデータ転送速度サブパケット部に分割するブロック６０６にて開始され得る。一部の実施形態では、送信元デバイスは、１つ以上のプロセッサを含んでもよい。一部の実施形態では、送信元デバイスは、グラフィックスコントローラといった、ダイレクトメモリアクセス（ＤＭＡ）を実行可能な種類のデバイスを含んでもよい。パケットは、１つ以上のメモリサブシステムロケーションに書き込まれた１つ以上のアウトバウンドメモリサブシステム命令、アドレス、またはデータフィールドを伝送できる。
【００４０】
方法６００は、送信元デバイスから（例えば、選択されたプロセッサから）、デシリアライザ（例えば、図１のデシリアライザ１３０）に、第１のデータ転送速度サブパケット各々を送信するブロック６１０に継続し得る。第１のデータ転送速度サブパケットは、選択されたアウトバウンドＳＣＬＩ（例えば、図１のアウトバウンドＳＣＬＩ１１４）に対応する複数のＤＰＳＰ（例えば、図１のＤＰＳＰ１２８）を通じて、第１のデータ転送速度で送信され得る。方法６００は、デシリアライザにおいて、第１のデータ転送速度サブパケット各々を、複数の第２のデータ転送速度サブパケットに分割するブロック６１２をさらに含み得る。
【００４１】
方法６００は、デシリアライザからデマルチプレクサ（例えば、図１のデマルチプレクサ１３８）に、第２のデータ転送速度サブパケット各々を、第１のデータ転送速度よりも遅い第２のデータ転送速度において送信するブロック６１４をさらに含んでもよい。第２のデータ転送速度サブパケット各々は、ブロック６１６に記載するように、デマルチプレクサにおいて、一組の第３のデータ転送速度サブパケットに分割され得る。方法６００は、第３のデータ転送速度サブパケットを、第２のデータ転送速度よりも遅い第３のデータ転送速度でパケットデコーダに送信するブロック６１８をさらに含んでもよい。
【００４２】
方法６００は、選択されたＳＣＬＩからの第３のデータ転送速度サブパケットをパケットデコーダにおいて受信するブロック６２２に継続し得る。方法６００は、一組の第３のデータ転送速度サブパケットを、アウトバウンドパケットにアセンブルするブロック６２６をさらに含んでもよい。方法６００は、パケットからのアウトバウンド命令、アウトバウンドアドレス、またはアウトバウンドデータの少なくとも１つを抽出するブロック６２８をさらに含んでもよい。
【００４３】
方法６００は、アウトバウンド命令、アドレス、またはデータをスイッチに提供するブロック６３２をさらに含んでもよい。方法６００は、スイッチにおいて各ストリームに関連するアウトバウンド命令、アドレス、および／またはデータを同時に切り替えるブロック６３６をさらに含んでもよい。各ストリームに関連するアウトバウンド命令、アドレス、および／またはデータは、対応するメモリボールト（例えば、図１のメモリボールト１１０）に関連する送信先ＭＶＣ（例えば、図１のＭＶＣ１０６）に切り替えられる。
【００４４】
方法６００は、ＭＶＣ書き込みバッファコンポーネント（例えば、図１の書き込みバッファ５１６）においてアウトバウンド命令、アドレス、および／またはデータをバッファリングするブロック６４０に継続し得る。方法６００は、アウトバウンド命令、アドレス、および／またはデータを、処理のためにメモリシーケンス制御装置（例えば、図１のメモリシーケンス制御装置５１４）に提供するブロック６４４を含んでもよい。
【００４５】
一部の実施形態では、方法６００は、メモリサブシステムが同期並行モードにおいて動作するように設定されたか否かを確定するブロック６４５を選択的に含んでもよい。この場合には、方法６００は、単一のメモリ要求に応答してメモリボールトの同期サブセットを動作するブロック６４６を含んでもよい。このような工程は、単一のメモリボールトワード長の倍数である幅の、広いデータワードを同期して転送することによって、アクセス待ち時間を減少するために利用され得る。この結果生じた広いデータワード幅は、ボールトの同期サブセットにおけるメモリボールトの数に対応する。
【００４６】
方法６００は、メモリシーケンス制御装置の乱雑リクエストキューコンポーネント（例えば、図５の乱雑リクエストキュー５１８）において、対応するメモリボールトに関連する複数のメモリバンクへの読み出しおよび／または書き込み工程を命令するブロック６４８を選択的に含んでもよい。この命令は、任意の単一のメモリバンクへのマルチプルシーケンシャル読み出しおよび／または書き込みを回避するように動作し得、これにより、バンク不一致を低減し、かつ読み書き所要時間を減少できる。
【００４７】
方法６００は、対応するメモリボールトにアウトバウンドデータを書き込むデータ書き込み工程、対応するメモリボールトからデータを読み出すデータ読み出し工程、および／またはメモリボールトハウスキーピング工程を実行するブロック６５０において完了し得る。データ書き込み工程、データ読み出し工程、および／またはハウスキーピング工程は、他のメモリボールトに接続された他のＭＶＣに関連する同時動作とは独立して実行され得る。
【００４８】
図７Ａおよび図７Ｂは、種々の例示的な実施形態に従った方法７００を示すフローチャートである。方法７００は、複数のメモリボールト（例えば、図１のメモリボールト１０２）から１つ以上の送信先デバイス（例えば、図１のプロセッサ（単数または複数）１１４）に、パケット化された命令、アドレス、および／またはデータの複数のインバウンドストリームを、実質的に同時に転送することを含む。命令、アドレス、および／またはデータのストリームは、メモリボールトに関連する一組のＭＶＣ（例えば、図１のＭＶＣ１０４）によってメモリボールトから読み出され得、かつ／またはＭＶＣから生じ得る。ストリームは、スイッチ（例えば、図１のスイッチ１１６）により、一組のパケットエンコーダ（例えば、図１のパケットエンコーダ１５４）に切り替えられ得る。ストリームは、次に、パケット化され得、複数のインバウンドＳＣＬＩ（例えば、図１のインバウンドＳＣＬＩ１１５）を通じて送信先デバイス（単数または複数）に伝送され得る。
【００４９】
方法７００は、選択されたメモリボールト（例えば、図１のメモリボールト１１０）に対応するＭＶＣ（例えば、図１のＭＶＣ１０６）においてプロセッサから読み出し命令を受信するブロック７０６において開始され得る。一部の実施形態では、プロセッサおよび送信先デバイスが、同一のデバイスであってもよいが、同一である必要は無いことに留意されたい。方法７００は、ＭＶＣに関連するメモリシーケンス制御装置（例えば、図１のメモリシーケンス制御装置５１４）を利用して、メモリボールトに関連する選択されたメモリバンクからインバウンドデータワードにアクセスするブロック７１０に継続し得る。方法７００は、インバウンドデータワードをスイッチに提供するブロック７１４を含んでもよい。
【００５０】
方法７００は、スイッチを利用して、インバウンドデータワードを、選択されたＳＣＬＩ（例えば、インバウンドＳＣＬＩ１６４）に関連するパケットエンコーダ（例えば、図１のパケットエンコーダ１５８）に切り替えるブロック７１８をさらに含んでもよい。方法７００は、パケットエンコーダを用いて、インバウンドデータワードをインバウンドパケットにパケット化するブロック７２２をさらに含んでもよい。
【００５１】
方法７００は、インバウンドパケットを、複数の第３のデータ転送速度インバウンドサブパケットに分割するブロック７２６に継続し得る。方法７００は、複数の第３のデータ転送速度インバウンドサブパケットを、第３のデータ転送速度でマルチプレクサ（例えば、図１のマルチプレクサ１６８）に送信するブロック７３４を含んでもよい。方法７００は、マルチプレクサを用いて、第３のデータ転送速度インバウンドサブパケットの複数のサブセット各々を、第２のデータ転送速度インバウンドサブパケットに多重化するブロック７３８をさらに含んでもよい。方法７００は、第２のデータ転送速度インバウンドサブパケットを、第２のデータ転送速度でシリアライザ（例えば、図１のシリアライザ１７２）に送信するブロック７４２をさらに含んでもよい。
【００５２】
方法７００は、シリアライザを用いて、第２のデータ転送速度インバウンドサブパケットの複数のサブセット各々を、第１のデータ転送速度インバウンドサブパケットに統合するブロック７４６に継続し得る。方法７００は、第１のデータ転送速度インバウンドサブパケットを、送信先デバイス（単数または複数）に提供するブロック７５４を含んでもよい。方法７００は、第１のデータ転送速度インバウンドサブパケットを、インバウンドパケットにアセンブルするブロック７５８をさらに含んでもよい。方法７００は、ブロック７６２において、インバウンドパケットからインバウンドデータワードを抽出し、ブロック７６８において、インバウンドデータワードを、送信先デバイス（単数または複数）に関連するオペレーティングシステムに提供して完了し得る。
【００５３】
本明細書に記載された機能が、記載された以外の順序で実行されてもよいことに留意されたい。本明細書において特定された方法に関連する記載された種々の機能はさらに、繰り返し、連続、および／または並行して実行されてもよい。
【００５４】
ソフトウェアプログラムは、コンピュータベースのシステムにおけるコンピュータ可読媒体から開始し、ソフトウェアプログラムにおいて定義された機能を実行してもよい。本明細書に開示された方法を実施および実行するように設計されたソフトウェアプログラムを開発するために、種々のプログラミング言語が用いられ得る。プログラムは、ＪａｖａまたはＣ＋＋といった、オブジェクト指向言語を利用したオブジェクト指向のフォーマットにおいて構成されてもよい。代替的に、プログラムは、アセンブリまたはＣといった、手続き型言語を利用した手続き指向のフォーマットにおいて構成されてもよい。ソフトウェアコンポーネントは、中でもアプリケーションプログラムインターフェース、プロセス間通信手法、および遠隔手続呼び出しを含む、周知のメカニズムを利用して通信可能である。種々の実施形態の教示は、任意の特定のプログラミング言語または環境に限定されない。
【００５５】
本明細書に記載された装置、システム、および方法は、１つ以上の送信元および／または送信先デバイス（例えば、１つ以上のプロセッサ）と、一組の積層アレイメモリボールトとの間において、命令、アドレス、および／またはデータの複数のストリームを実質的に同時に転送するように動作できる。これにより、メモリシステムの密度、帯域幅、並列性、および拡張性が増大し得る。
【００５６】
添付の図面は、限定ではなく説明を目的として、主題が実行される特定の実施形態を示す。示された実施形態は、本明細書に開示された教示を当業者が実行可能なように、十分に詳細に記載される。他の実施形態が用いられ得、そこから派生し得る。例えば、本開示の範囲から逸脱すること無く、構成および論理の置き換え、並びに変更がなされ得る。「発明を実施するための形態」は、それ故、限定的に解釈されるべきではない。
【００５７】
発明の主題におけるこのような実施形態は、１つ以上が実際に開示された場合に、この適用を任意の単一の発明または発明概念に自発的に制限することを意図せず、単に便宜のために用語「発明」に基づいて、個々またはまとめて本明細書で言及され得る。それ故、特定の実施形態が本明細書に説明され、記載されたが、同一の目的を達成するように算出された任意の配置が、示された特定の実施形態の代用となり得る。本開示は、種々の実施形態における任意の全ての適応または変化を含むように意図される。上述の実施形態と、本明細書に明確に記載されない他の実施形態との組み合わせは、上述の説明の考察により当業者に明らかとなろう。
【００５８】
技術的な開示の本質を読者が迅速に確認可能な要約を要求する３７Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に従って、「開示内容の要約」が提供される。それは、請求項の範囲または意味を解釈または制限するのに用いられないという理解の上に提供される。上述の「発明を実施するための形態」では、種々の特徴は、本開示を簡素化する目的のため、単一の実施形態において共にグループ化される。開示におけるこの方法は、より多くの特徴を要求するようには解釈されず、むしろ各請求項に明確に列挙される。それどころか、本発明の主題は、単一の開示された実施形態の全ての特徴の中で見いだされる。それ故、下記の請求項は、これにより、「発明を実施するための形態」に組み込まれ、各請求項は、個々の実施形態としてそれ自体に基づく。
【図２】
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【図１】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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