(57)【特許請求の範囲】
【請求項１】
メモリセルが形成されるメモリセル領域とトランジスタが形成される周辺回路領域とを有するシリコン基板の表面に、第１の酸化膜を形成する工程と、
前記周辺回路領域内にある前記シリコン基板の所定箇所に不純物を注入し、その後、前記所定箇所上の前記第１の酸化膜を除去し、その後、前記シリコン基板の前記所定箇所上に第２の酸化膜を形成する工程と、
前記第２の酸化膜を形成する前記工程の後に、前記メモリセル領域内の前記第１の酸化膜にトンネルウィンドウを形成し、該トンネルウィンドウ内で露出した前記シリコン基板上にトンネル酸化膜を形成し、前記トンネル酸化膜を覆うメモリセル用ポリシリコン膜を形成する工程と、
前記第２の酸化膜を形成する前記工程の後に、前記メモリセル用ポリシリコン膜上にＯＮＯ膜を形成する工程と
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記ＯＮＯ膜上に第１の電極用ポリシリコン膜を形成する工程をさらに有することを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
【請求項３】
前記所定箇所に不純物を注入する処理は、レジストパターンを用いて行い、
前記所定箇所上の前記第１の酸化膜を除去する処理は、前記不純物の注入処理時に用いた前記レジストパターンを用いて行う
ことを特徴とする請求項１又は２に記載の半導体集積回路装置の製造方法。
【請求項４】
前記周辺回路領域内において、前記第１の酸化膜及び前記第２の酸化膜上にプロテクトポリシリコン膜を形成する工程と、
前記プロテクトポリシリコン膜上に第２の電極用ポリシリコン膜を形成する工程と
をさらに有することを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
【請求項５】
前記周辺回路領域は、第１の部分と、第２の部分とを有し、
前記第１の部分には、第１の電圧で駆動される第１のトランジスタが形成され、
前記第２の部分には、前記第１の電圧よりも低い第２の電圧で駆動される第２のトランジスタが形成され、
前記所定箇所は、前記第２の部分内にある
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＯＮＯ膜（Ｓｉ酸化膜／Ｓｉ窒化膜／Ｓｉ酸化膜）を備えた半導体集積回路装置の製造方法に関する。
【背景技術】
【０００２】
従来、メモリセルが形成されるメモリセル領域とトランジスタが形成される周辺回路領域とを有する半導体集積回路装置の製造方法が種々提案されている（例えば、特許文献１及び２参照）。図１〜図５は、従来の半導体集積回路装置の製造方法の工程説明図である。これらの図には、製造途中の半導体集積回路装置の概略的な縦断面構造が示されている。また、図において、Ａ１は、メモリセル領域を示し、Ａ２は、メモリセル領域に隣接して配置された周辺回路領域を示す。周辺回路領域Ａ２は、第１の電圧で駆動されるトランジスタが形成される第１の部分Ａ２１と、第１の電圧よりも低い第２の電圧で駆動されるトランジスタが形成される第２の部分Ａ２２とを有している。
【０００３】
工程１では、図１（ａ）に示されるように、Ｐ型シリコン（Ｓｉ）基板２０１の周辺回路領域Ａ２に、高電圧ＰＭＯＳトランジスタ（ＨＶＰＭＯＳ）形成領域となるＮ型ドレインウォール（ＤＷ）領域２０２を形成し、その後、Ｐ型シリコン基板２０１に、素子分離領域（図示せず）を形成し、その後、Ｐ型シリコン基板２０１にメモリセルのゲート酸化膜となる第１のゲート酸化膜２０３を形成する。
【０００４】
次の工程２では、ホトリソグラフィ技術によってレジストパターン（図示せず）を形成し、メモリセルのトンネルウィンドウ領域部２０４の第１のゲート酸化膜２０３を除去し、その後、図１（ｂ）に示されるように、トンネルウィンドウ領域部２０４内にトンネル酸化膜２０５を形成する。
【０００５】
次の工程３では、図１（ｃ）に示されるように、第１のゲート酸化膜２０３及びトンネル酸化膜２０５上に、第１のポリシリコン膜（第１のＰｏｌｙ膜）２０６を形成する。
【０００６】
次の工程４では、第１のポリシリコン膜２０６上に、ＯＮＯ膜２０７を形成する。ＯＮＯ膜２０７は、第１のポリシリコン膜２０６上にボトム酸化膜２０７ａを形成し、ボトム酸化膜２０７ａ上にＣＶＤにより窒化膜２０７ｂを形成し、この窒化膜２０７ｂにヒーリング酸化処理を行って酸化膜２０７ｃを形成することによって作られる。そして、ホトリソグラフィ技術及びエッチング技術により、第１のポリシリコン膜２０６及びＯＮＯ膜２０７の一部を除去し、図２（ａ）に示されるように、メモリセル領域Ａ１における第１のポリシリコン膜２０６及びＯＮＯ膜２０７を残す。
【０００７】
次の工程５では、第１のポリシリコン膜２０６及びＯＮＯ膜２０７を覆うようにレジストパターン（図示せず）を形成し、このレジストパターンが形成されていない領域の第１のゲート酸化膜２０３を除去して、図２（ｂ）に示されるように、Ｐ型シリコン基板２０１の周辺回路領域Ａ２を露出させる。
【０００８】
次の工程６では、図２（ｃ）に示されるように、高電圧（ＨＶ）ゲート酸化を行ってＰ型シリコン基板２０１の表面を、ＨＶゲート酸化膜２０８で覆う。
【０００９】
次の工程７では、図３（ａ）に示されるように、レジストマスク２０９を用いて、高電圧ＰＭＯＳトランジスタ（ＨＶＰＭＯＳ）となる領域２１０に、ＨＶＰＭＯＳの特性を調整するために、イオン２１１を注入する。
【００１０】
次の工程８では、図３（ｂ）に示されるように、レジストマスク２１２を用いて、低電圧ＰＭＯＳトランジスタ（ＬＶＰＭＯＳ）となる領域２１３に、ＬＶＰＭＯＳの特性を調整するために、イオン２１４を注入する。
【００１１】
次の工程９では、図４（ａ）に示されるように、工程８のときと同じレジストマスク２１２を用いて、ＨＶゲート酸化膜２０８を部分的にエッチングする。
【００１２】
次の工程１０では、図４（ｂ）に示されるように、レジストマスク２１５を用いて、低電圧ＮＭＯＳトランジスタ（ＬＶＮＭＯＳ）となる領域２１６においてＨＶゲート酸化膜２０８をエッチングし、ＬＶＮＭＯＳとなる領域２１６に、ＬＶＮＭＯＳの特性を調整するため、イオンを注入する。
【００１３】
次の工程１１では、工程１０におけるレジストマスク２１５を用いてＨＶゲート酸化膜２０８を部分的にエッチングし、ＬＶＰＭＯＳ及びＬＶＮＭＯＳの各トランジスタ上の酸化膜である第２のゲート酸化膜２１９を形成する。
【００１４】
次の工程１２では、図５（ｂ）に示されるように、トランジスタのゲート電極となる第２のポリシリコン膜２２０ａ，２２０ｂ，２２０ｃ，２２０ｄを形成する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平６−７７４３８号公報
【特許文献２】特開平９−２９８２８１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上記従来の製造方法によって製造された半導体集積回路装置では、ＬＶＰＭＯＳ及びＬＶＮＭＯＳの各ＬＶトランジスタ上の第２のゲート酸化膜を形成するときに、メモリセル領域のＯＮＯ膜が露出しているので、Ｐ型シリコン基板の表面を洗浄するための洗浄液として、酸化膜を除去する薬液を使用することができない。このため、第２のゲート酸化膜を形成する際に、Ｐ型シリコン基板を露出させないように、Ｐ型シリコン基板表面上に自然酸化膜やケミカル酸化膜が形成されていた。しかし、このような製造方法では、第２のゲート酸化膜の膜厚のばらつきを制御性よくコントロールすることができず、素子特性にバラツキが生じるという問題点があった。
【００１７】
この理由は、現在、ＥＥＰＲＯＭ回路装置のデザインでは０．３５μｍルール又はこれより微細化したルールが用いられることが多く、このような微細化ルールが用いられる場合には、周辺回路領域のＬＶトランジスタのゲート酸化膜の薄膜化が進んでいるため、ゲート酸化膜の膜厚ばらつきがＬＶトランジスタの特性に与える影響が無視できなくなっているからである。
【００１８】
そこで、本発明は、上記従来技術の課題を解決するためになされたものであり、その目的は、素子特性の安定化を図ることができる半導体集積回路装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の一態様に係る半導体集積回路装置の製造方法は、メモリセルが形成されるメモリセル領域とトランジスタが形成される周辺回路領域とを有するシリコン基板の表面に、第１の酸化膜を形成する工程と、前記周辺回路領域内にある前記シリコン基板の所定箇所に不純物を注入し、その後、前記所定箇所上の前記第１の酸化膜を除去し、その後、前記シリコン基板の前記所定箇所上に第２の酸化膜を形成する工程と、前記第２の酸化膜を形成する前記工程の後に、前記メモリセル領域内の前記第１の酸化膜にトンネルウィンドウを形成し、該トンネルウィンドウ内で露出した前記シリコン基板上にトンネル酸化膜を形成し、前記トンネル酸化膜を覆うメモリセル用ポリシリコン膜を形成する工程と、前記第２の酸化膜を形成する前記工程の後に、前記メモリセル用ポリシリコン膜上にＯＮＯ膜を形成する工程とを有することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、素子特性の安定化を図ることができるという効果がある。
【図面の簡単な説明】
【００２１】
【図１】（ａ）〜（ｃ）は、従来例の半導体集積回路装置の製造方法の工程１〜３の工程説明図である。
【図２】（ａ）〜（ｃ）は、従来例の半導体集積回路装置の製造方法の工程４〜６の工程説明図である。
【図３】（ａ）及び（ｂ）は、従来例の半導体集積回路装置の製造方法の工程７，８の工程説明図である。
【図４】（ａ）及び（ｂ）は、従来例の半導体集積回路装置の製造方法の工程９，１０の工程説明図である。
【図５】（ａ）及び（ｂ）は、従来例の半導体集積回路装置の製造方法の工程１１，１２の工程説明図である。
【図６】（ａ）〜（ｃ）は、実施の形態に係る半導体集積回路装置の製造方法の工程１〜３の工程説明図である。
【図７】（ａ）〜（ｃ）は、実施の形態に係る半導体集積回路装置の製造方法の工程４〜６の工程説明図である。
【図８】（ａ）〜（ｃ）は、実施の形態に係る半導体集積回路装置の製造方法の工程７〜９の工程説明図である。
【図９】（ａ）〜（ｃ）は、実施の形態に係る半導体集積回路装置の製造方法の工程１０〜１２の工程説明図である。
【図１０】（ａ）及び（ｂ）は、実施の形態に係る半導体集積回路装置の製造方法の工程１３，１４の工程説明図である。
【図１１】（ａ）及び（ｂ）は、実施の形態に係る半導体集積回路装置の製造方法の工程１５，１６の工程説明図である。
【発明を実施するための形態】
【００２２】
図６乃至図１１は、実施の形態に係る半導体集積回路装置の製造方法の工程説明図である。これらの図には、製造途中の半導体集積回路装置の概略的な縦断面構造が示されている。また、半導体集積回路装置は、例えば、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）回路装置であるが、他の装置であってもよい。また、図において、Ａ１は、メモリセルが形成されるメモリセル領域を示し、Ａ２は、メモリセル領域Ａ１に隣接配置され、周辺回路が形成される周辺回路領域を示す。また、周辺回路領域Ａ２は、第１の部分Ａ２１と、第２の部分Ａ２２とを有し、第１の部分Ａ２１には、第１の電圧で駆動される第１のトランジスタが形成され、第２の部分Ａ２２には、第１の電圧よりも低い第２の電圧で駆動される第２のトランジスタが形成される。ただし、周辺回路領域Ａ２は、必ずしも使用する電圧に応じて複数に区分される必要はなく、使用電圧が１つの共通の領域であってもよい。また、周辺回路領域Ａ２は、使用電圧に応じた３つ以上の部分に区分されてもよい。
【００２３】
実施の形態に係る半導体集積回路装置の製造方法の工程１では、図６（ａ）に示されるように、Ｐ型シリコン（Ｓｉ）基板１０１に、高電圧ＰＭＯＳトランジスタ（ＨＶＰＭＯＳ）形成領域となるＮ型ドレインウォール（ＤＷ）領域１０２を形成し、その後、Ｐ型シリコン基板１０１に、素子分離領域（図示せず）を形成し、その後、メモリセルのゲート酸化膜となる第１のゲート酸化膜１０３を形成する。なお、シリコン基板１０１としてＮ型を用いることも可能である。また、高電圧ＰＭＯＳトランジスタ形成領域が存在しない装置にも、本発明を適用可能である。
【００２４】
次の工程２では、図６（ｂ）に示されるように、ホトリソグラフィ技術によって、第１のゲート酸化膜１０３上に、低電圧ＰＭＯＳトランジスタ（ＬＶＰＭＯＳ）を形成する領域１０４を開口するレジストパターン１０５を形成し、この領域１０４に開口を通してイオン（不純物）１０６を注入し、Ｎ型ウェル（ＮＷ）領域１０７を形成する。このときのイオン注入は、例えば、次のように行う。
まず、イオン種をリン（Ｐ）とし、加速エネルギを１［ＭｅＶ］とし、ドーズ量を５×１０１２［ｃｍ−２］とするイオン注入を行い、
次に、イオン種をリン（Ｐ）とし、加速エネルギを５００［ｋｅＶ］とし、ドーズ量を５×１０１２［ｃｍ−２］とするイオン注入を行い、
次に、イオン種をリン（Ｐ）とし、加速エネルギを２３０［ｋｅＶ］とし、ドーズ量を８×１０１２［ｃｍ−２］とするイオン注入を行い、
次に、イオン種をヒ素（Ａｓ）とし、加速エネルギを２７０［ｋｅＶ］とし、ドーズ量を６×１０１２［ｃｍ−２］とするイオン注入を行い、
次に、イオン種をボロン（Ｂ）とし、加速エネルギを２０［ｋｅＶ］とし、ドーズ量を８．２×１０１２［ｃｍ−２］とするイオン注入を行う。ただし、イオン種、加速エネルギ、ドーズ量、及びイオン注入の順番は、上記例に限定されない。
【００２５】
次の工程３では、図６（ｃ）に示されるように、同じレジストパターン１０５をエッチング用のマスクとして用い、第１のゲート酸化膜１０３をウェットエッチングして、シリコン基板１０１のＮＷ領域１０７を露出させる。
【００２６】
次の工程４では、図７（ａ）に示されるように、低電圧ＮＭＯＳトランジスタ（ＬＶＮＭＯＳ）となる領域１０８を開口するレジストパターン１０９を形成し、Ｐ型ウェル（ＰＷ）領域１１１を形成するためのイオン（不純物）１１０を注入する。このときのイオン注入は、例えば、次のように行う。
まず、イオン種をボロン（Ｂ）とし、加速エネルギを６００［ｋｅＶ］とし、ドーズ量を５×１０１２［ｃｍ−２］とするイオン注入を行い、
次に、イオン種をボロン（Ｂ）とし、加速エネルギを２００［ｋｅＶ］とし、ドーズ量を５×１０１２［ｃｍ−２］とするイオン注入を行い、
次に、イオン種をボロン（Ｂ）とし、加速エネルギを８０［ｋｅＶ］とし、ドーズ量を８×１０１２［ｃｍ−２］とするイオン注入を行い、
次に、イオン種をボロン（Ｂ）とし、加速エネルギを２０［ｋｅＶ］とし、ドーズ量を２．６×１０１２［ｃｍ−２］とするイオン注入を行う。ただし、イオン種、加速エネルギ、ドーズ量、及びイオン注入の順番は、上記例に限定されない。
【００２７】
次の工程５では、図７（ｂ）に示されるように、同じレジストパターン１０９をエッチング用のマスクとして用い、第１のゲート酸化膜１０３をウェットエッチングしてシリコン基板１０１のＰＷ領域１１１を露出させる。
【００２８】
次の工程６では、図７（ｃ）に示されるように、レジストパターン１０９を除去し、熱酸化処理を行って、第２のゲート酸化膜（第２の酸化膜）１１２を厚さ７０［オングストローム］程度となるように形成する。第２のゲート酸化膜１１２の形成工程において、第１のゲート酸化膜１０３は厚みを増す。
【００２９】
次の工程７では、図８（ａ）に示されるように、プロテクトポリシリコン膜（プロテクトＰｏｌｙ膜）１１３を、５００［オングストローム］程度の膜厚に形成する。
【００３０】
次の工程８では、図８（ｂ）に示されるように、例えば、ホトリソグラフィ技術を用いて、プロテクトポリシリコン膜１１３上にレジストパターンからなるマスク１１４を形成する。
【００３１】
次の工程９では、図８（ｃ）に示されるように、例えば、エッチング技術を用いて、プロテクトポリシリコン膜１１３をエッチングする。このとき、将来メモリセルとなる領域であるメモリセル領域Ａ１内のプロテクトポリシリコン膜１１３をエッチングにより除去する。
【００３２】
次の工程１０では、図９（ａ）に示されるように、例えば、ホトリソグラフィ技術及びエッチング技術を用いて、メモリセルのトンネルウィンドウとなるトンネルウィンドウ（ＴＷ）領域１１５の第１の酸化膜１０３を除去する。
【００３３】
次の工程１１では、図９（ｂ）に示されるように、例えば、熱酸化法を用いてトンネル酸化膜１１６を形成する。このときプロテクトポリシリコン膜の表面にも熱酸化膜１１７が形成される。
【００３４】
次の工程１２では、図９（ｃ）に示されるように、メモリセルのフローティングゲートとなるフローティングポリシリコン膜（フローティングＰｏｌｙ膜）１１８を形成する。
【００３５】
次の工程１３では、図１０（ａ）に示されるように、ＯＮＯ膜（Ｓｉ酸化膜／Ｓｉ窒化膜／Ｓｉ酸化膜）１１９を形成する。ＯＮＯ膜１１９は、ボトム酸化膜１１９ａを形成し、ボトム酸化膜１１９ａ上に低圧（ＬＰ）ＣＶＤにより窒化膜１１９ｂを形成し、この窒化膜１１９ｂにヒーリング酸化処理を行って酸化膜１１９ｃを形成することによって作られる。そして、ホトリソグラフィ技術及びエッチング技術により、ＯＮＯ膜１１９の一部を除去し、メモリセル領域Ａ１におけるＯＮＯ膜１１９を残す。なお、ボトム酸化膜１１９ａは、シリコン基板モニタ換算で５５［オングストローム］程度とし、次に、ＬＰＣＶＤを用いて窒化膜１１９ｂは、１００［オングストローム］程度とし、熱酸化法を用いて窒化膜１１９ｂ表面を酸化して酸化膜１１９ｃを形成する。
【００３６】
次の工程１４では、図１０（ｂ）に示されるように、例えば、ホトリソグラフィ技術を用いて、メモリセル領域のＯＮＯ膜１１９をレジストマスク１２０で覆った後、他の領域のＯＮＯ膜１１９及びプロテクトポリシリコン上の酸化膜を除去する。
【００３７】
次の工程１５では、図１１（ａ）に示されるように、第２のポリシリコン膜（第２のＰｏｌｙシリコン膜）１２１を全面に形成する。この第２のポリシリコン膜１２１は、トランジスタのゲート電極として用いられる。
【００３８】
次の工程１６では、図１１（ｂ）に示されるように、第２のポリシリコン膜１２１をパターニングしてゲート電極１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２１ｅを形成する。
【００３９】
以上に説明したように、本実施の形態に係る半導体集積回路装置の製造方法においては、周辺回路領域Ａ１におけるトランジスタのゲート酸化膜１１２の形成をメモリセル領域Ａ１のＯＮＯ膜１１９の形成より前に行っている。このため、ゲート酸化膜１１２の形成の前における洗浄に、ＯＮＯ膜１１９が存在することによる制限が無くなっており、ゲート酸化膜１１２の形成時に、シリコン基板１０１表面上に自然酸化膜やケミカル酸化膜を形成する必要がない。このため、本実施の形態に係る半導体集積回路装置の製造方法によれば、第２のゲート酸化膜の膜厚のばらつきを制御性よくコントロールすることができ、素子特性のばらつきを小さくでき、その結果、素子特性の安定化を図ることができる。
【００４０】
また、本実施の形態に係る半導体集積回路装置の製造方法によれば、トンネル酸化膜１１６を形成するためのトンネル酸化処理の前に、第２のゲート酸化膜１１２を形成するためのゲート酸化を行っているので、メモリセルの品質の向上を図ることができる。この理由は、メモリセルの重要な構成要素であるトンネル酸化膜１１６は、その形成後の熱処理によってメモリセル特性に影響を与えるので、トンネル酸化膜１１６を形成した後の熱処理を減らすことによって品質の向上を図ることができるからである。
【００４１】
また、ＨＶＰＭＯＳのしきい値の調整のためイオン注入を、ＨＶＰＭＯＳ用のウェルの形成時に行うことも可能であるが、従来の半導体集積回路装置の製造方法においては、その後、酸化膜の形成工程及び除去工程が繰り返されるため、しきい値の調整のためイオン注入をＨＶＰＭＯＳ用のウェルの形成時に行うと、しきい値のばらつきが大きくなり過ぎる問題があった。
本実施の形態に係る半導体集積回路装置の製造方法によれば、酸化膜の形成及び除去工程を１回減らすことが可能となるため、ウェルの形成時に同時にしきい値の調整のためのイオン注入を行っても、しきい値のばらつきが大きくなり過ぎない。このため、ホトリソグラフィ工程を削減することによって工程短縮ができ、その結果、コスト及びＴＡＴ（ｔｕｒｎ  ａｒｏｕｎｄ  ｔｉｍｅ）の削減を図ることができる。
【符号の説明】
【００４２】
１０１  シリコン（Ｓｉ）基板、  １０２  Ｎ型ドレインウォール（ＤＷ）領域、  １０３  第１のゲート酸化膜（第１の酸化膜）、  １０４  低電圧ＰＭＯＳトランジスタ（ＬＶＰＭＯＳ）を形成する領域、  １０５  レジストパターン、  １０６  イオン（不純物）、  １０７  ＮＷ領域、  １０８  低電圧ＮＭＯＳトランジスタ（ＬＶＮＭＯＳ）となる領域、  １０９  レジストパターン、  １１０  イオン（不純物）、  １１１  Ｐ型ウェル（ＰＷ）領域、  １１２  第２のゲート酸化膜（第２の酸化膜）、  １１３，１１３ａ，１１３ｂ，１１３ｃ，１１３ｄ  プロテクトポリシリコン膜、  １１４  レジストパターン、  １１５  トンネルウィンドウ（ＴＷ）領域、  １１６  トンネル酸化膜、  １１７  熱酸化膜、  １１８  フローティングポリシリコン膜、  １１９  ＯＮＯ膜、  １１９ａ  ボトム酸化膜、  １１９ｂ  窒化膜、  １１９ｃ  酸化膜、  １２０  レジストマスク、  １２１  第２のポリシリコン膜、  １２１ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２１ｅ  ゲート電極（第２の電極用ポリシリコン膜）、  １２１ｅ  ゲート電極（第１の電極用ポリシリコン膜）、  Ａ１  メモリセル領域、  Ａ２  周辺回路領域、  Ａ２１  周辺回路領域の第１の部分、  Ａ２２  周辺回路領域の第２の部分。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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