(57)【特許請求の範囲】
【請求項１】
第１導電形の半導体基板の上面に複数本のトレンチを形成する工程と、
前記トレンチの内面上にゲート絶縁膜を形成する工程と、
前記トレンチ内の下部にゲート電極を埋め込む工程と、
前記トレンチ内の上部に絶縁部材を埋め込む工程と、
前記半導体基板の上層部を除去することにより、前記半導体基板の上面から前記絶縁部材を突出させる工程と、
前記半導体基板に不純物を導入することにより、前記半導体基板における前記ゲート電極の下端よりも上方の部分に、第２導電形のベース層を形成する工程と、
前記突出した絶縁部材を覆うように、マスク膜を形成する工程と、
前記ベース層に不純物を導入することにより、前記ベース層の上層部であって下面が前記ゲート電極の上端よりも下方となる部分に、第１導電形の第１半導体層を形成する工程と、
前記マスク膜における前記絶縁部材の側面上に形成された部分をマスクとして、前記半導体基板に不純物を注入することにより、前記ベース層の一部及び前記第１半導体層の一部に実効的な不純物濃度が前記ベース層の実効的な不純物濃度よりも高い第２導電形のキャリア排出層を形成する工程と、
前記半導体基板の上面に接続されるように第１電極を形成する工程と、
前記半導体基板の下面に接続されるように第２電極を形成する工程と、
を備え、
前記マスク膜を形成する工程は、前記半導体基板の上面に接するように、金属膜を形成する工程を有する半導体装置の製造方法。
【請求項２】
第１導電形の半導体基板の上面に複数本のトレンチを形成する工程と、
前記トレンチの内面上にゲート絶縁膜を形成する工程と、
前記トレンチ内の下部にゲート電極を埋め込む工程と、
前記トレンチ内の上部に絶縁部材を埋め込む工程と、
前記半導体基板の上層部を除去することにより、前記半導体基板の上面から前記絶縁部材を突出させる工程と、
前記半導体基板に不純物を導入することにより、前記半導体基板における前記ゲート電極の下端よりも上方の部分に、第２導電形のベース層を形成する工程と、
前記突出した絶縁部材を覆うように、マスク膜を形成する工程と、
前記ベース層に不純物を導入することにより、前記ベース層の上層部であって下面が前記ゲート電極の上端よりも下方となる部分に、第１導電形の第１半導体層を形成する工程と、
前記マスク膜に対して異方性エッチングを施すことにより、前記マスク膜における前記半導体基板の上面上に形成された部分を除去する工程と、
前記マスク膜における前記絶縁部材の側面上に形成された部分をマスクとして、前記半導体基板に不純物を注入することにより、前記ベース層の一部及び前記第１半導体層の一部に実効的な不純物濃度が前記ベース層の実効的な不純物濃度よりも高い第２導電形のキャリア排出層を形成する工程と、
前記絶縁部材の上部を除去することにより、前記絶縁部材の上面を、前記マスク膜における前記絶縁部材の側面上に残留した部分の上端よりも下方の位置まで後退させる工程と、  前記半導体基板の上面に接続されるように第１電極を形成する工程と、
前記半導体基板の下面に接続されるように第２電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項３】
第１導電形の半導体基板の上面に複数本のトレンチを形成する工程と、
前記トレンチの内面上にゲート絶縁膜を形成する工程と、
前記トレンチ内の下部にゲート電極を埋め込む工程と、
前記トレンチ内の上部に絶縁部材を埋め込む工程と、
前記半導体基板の上層部を除去することにより、前記半導体基板の上面から前記絶縁部材を突出させる工程と、
前記半導体基板に不純物を導入することにより、前記半導体基板における前記ゲート電極の下端よりも上方の部分に、第２導電形のベース層を形成する工程と、
前記突出した絶縁部材を覆うように、導電性のマスク膜を形成する工程と、
前記ベース層に不純物を導入することにより、前記ベース層の上層部であって下面が前記ゲート電極の上端よりも下方となる部分に、第１導電形の第１半導体層を形成する工程と、
前記マスク膜における前記絶縁部材の側面上に形成された部分をマスクとして、前記半導体基板に前記マスク膜越しに不純物を注入することにより、前記ベース層の一部及び前記第１半導体層の一部に実効的な不純物濃度が前記ベース層の実効的な不純物濃度よりも高い第２導電形のキャリア排出層を形成する工程と、
前記半導体基板の上面に接続されるように第１電極を形成する工程と、
前記半導体基板の下面に接続されるように第２電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項４】
第１導電形の半導体基板の上面に複数本のトレンチを形成する工程と、
前記トレンチの内面上にゲート絶縁膜を形成する工程と、
前記トレンチ内の下部にゲート電極を埋め込む工程と、
前記トレンチ内の上部に絶縁部材を埋め込む工程と、
前記半導体基板の上層部を除去することにより、前記半導体基板の上面を前記ゲート電極の上端よりも上方に位置させつつ、前記半導体基板の上面から前記絶縁部材を突出させる工程と、
前記半導体基板に不純物を導入することにより、前記半導体基板における前記ゲート電極の下端よりも上方の部分に、第２導電形のベース層を形成する工程と、
前記突出した絶縁部材を覆うように、マスク膜を形成する工程と、
前記ベース層に不純物を導入することにより、前記ベース層の上層部であって下面が前記ゲート電極の上端よりも下方となる部分に、第１導電形の第１半導体層を形成する工程と、
前記マスク膜における前記絶縁部材の側面上に形成された部分をマスクとして、前記半導体基板に不純物を注入することにより、前記ベース層の一部及び前記第１半導体層の一部に実効的な不純物濃度が前記ベース層の実効的な不純物濃度よりも高い第２導電形のキャリア排出層を形成する工程と、
前記半導体基板の上面に接続されるように第１電極を形成する工程と、
前記半導体基板の下面に接続されるように第２電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項５】
前記マスク膜を形成する工程は、前記半導体基板上に、不純物を含有した不純物含有膜を形成する工程を有し、
前記第１導電層を形成する工程は、前記不純物含有膜に含まれる不純物を前記ベース層内に拡散させる工程を有する請求項２〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記半導体基板を単結晶の半導体材料によって形成し、前記不純物含有膜を多結晶の半導体材料によって形成する請求項５記載の半導体装置の製造方法。
【請求項７】
前記半導体基板を単結晶シリコンにより形成し、前記不純物含有膜を多結晶シリコンにより形成する請求項６記載の半導体装置の製造方法。
【請求項８】
前記マスク膜を形成する工程は、
前記不純物含有膜上に金属膜を形成する工程と、
前記不純物含有膜と前記金属膜とを反応させてシリサイド化させる工程と、
をさらに有する請求項７記載の半導体装置の製造方法。
【請求項９】
上面に複数対の突条部が形成された半導体基板部材と、
各対に属する前記突条部間に設けられ、上面が前記突条部の上端よりも下方に位置した絶縁部材と、
前記絶縁部材の直下域に設けられたゲート電極と、
前記半導体基板部材と前記ゲート電極との間に設けられたゲート絶縁膜と、
前記半導体基板部材の上面に接続された第１電極と、
前記半導体基板部材の下面に接続された第２電極と、
を備え、
前記半導体基板部材は、
第１導電形であり、前記第２電極に接続され、前記ゲート電極の下端部が進入した第２半導体層と、
第２導電形であり、前記第２半導体層上に設けられ、前記ゲート電極が貫通したベース層と、
第１導電形であり、前記突条部を構成し、前記第１電極に接続された第１半導体層と、
第２導電形であり、前記半導体基板部材の上層部分における前記突条部の対間の領域の直下域に設けられ、前記第１電極に接続され、実効的な不純物濃度が前記ベース層の実効的な不純物濃度よりも高いキャリア排出層と、
を有した半導体装置。
【請求項１０】
シリコンからなり、上面に複数本のトレンチが形成された半導体基板部材と、
前記トレンチ内に設けられたゲート電極と、
前記半導体基板部材と前記ゲート電極との間に設けられたゲート絶縁膜と、
前記半導体基板部材の上面に接したシリサイド膜と、
前記シリサイド膜の上面に接した第１電極と、
前記半導体基板部材の下面に接続された第２電極と、
を備え、
前記半導体基板部材は、
第１導電形であり、前記第２電極に接続され、前記ゲート電極の下端部が進入した第２半導体層と、
第２導電形であり、前記第２半導体層上に設けられ、前記ゲート電極が貫通したベース層と、
第１導電形であり、実効的な不純物濃度が前記シリサイド膜の実効的な不純物濃度よりも低く、前記ベース層上に設けられ、前記シリサイド膜に接した第１半導体層と、
第２導電形であり、前記トレンチ間であって前記ゲート絶縁膜から離隔した領域に設けられ、前記第１電極に接続され、実効的な不純物濃度が前記ベース層の実効的な不純物濃度よりも高いキャリア排出層と、
を有し、
前記シリサイド膜及び前記第１半導体層における上下方向に沿った不純物濃度プロファイルは、前記シリサイド膜と前記第１半導体層との界面において不純物濃度が不連続的に変化する半導体装置。
【請求項１１】
前記半導体基板部材の上面には複数対の突条部が形成されており、
前記トレンチの上部は各対に属する前記突条部間に形成されており、
前記トレンチの上部内に設けられた絶縁部材をさらに備えた請求項９または１０に記載の半導体装置。
【請求項１２】
上面に複数本の突条部が形成された半導体基板部材と、
前記半導体板基部材内に埋め込まれ、上部が各前記突条部内に配置された絶縁部材と、
前記絶縁部材の直下域に設けられたゲート電極と、
前記半導体基板部材と前記ゲート電極との間に設けられたゲート絶縁膜と、
前記半導体基板部材の上面に接続された第１電極と、
前記半導体基板部材の下面に接続された第２電極と、
を備え、
前記半導体基板部材は、
第１導電形であり、前記第２電極に接続され、前記ゲート電極の下端部が進入した第２半導体層と、
第２導電形であり、前記第２半導体層上に設けられ、前記ゲート電極が貫通したベース層と、
第１導電形であり、前記ベース層上に設けられ、前記絶縁部材の上面を覆い、前記第１電極に接した第１半導体層と、
第２導電形であり、前記突条部間の領域の直下域に設けられ、前記第１半導体層及び前記ベース層に接し、実効的な不純物濃度が前記ベース層の実効的な不純物濃度よりも高いキャリア排出層と、
を有した半導体装置。
【請求項１３】
前記半導体基板部材内における前記ゲート電極の直下域に設けられ、前記ゲート電極及び前記第２電極から絶縁され、前記第１電極に接続された埋込電極をさらに備えた請求項９〜１２のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電力用ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）においては、オン抵抗を低減させるために、半導体基板にゲート電極を埋め込んだトレンチゲート構造（Ｕ−ＭＯＳ構造）が提案されている。Ｕ−ＭＯＳ構造においては、半導体基板の上面に複数本のゲートトレンチを周期的に形成し、このゲートトレンチ内にゲート電極を埋め込み、半導体基板におけるゲートトレンチ間の領域をソース電極に接触させている。このため、ソース電極に接続させるソース層及びキャリア排出層は、ゲートトレンチ間の領域に形成する必要がある。このとき、ソース層はゲートトレンチの近傍に形成し、キャリア排出層はゲートトレンチから離隔した領域に形成する必要がある。そして、１チップ内に形成する複数のＭＯＳＦＥＴ間において、閾値及びオン抵抗等の特性が均一になるように、キャリア排出層とゲートトレンチとの距離を均一とする必要がある。
【０００３】
一方、電力用ＭＯＳＦＥＴの性能を向上させるためには、Ｕ−ＭＯＳ構造を高集積化することが有効である。しかしながら、ゲートトレンチとキャリア排出層との間の位置合わせ精度の限界により、Ｕ−ＭＯＳ構造の高集積化が制約されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００２−５２０８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態によれば、高集積化が容易な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置の製造方法は、第１導電形の半導体基板の上面に複数本のトレンチを形成する工程と、前記トレンチの内面上にゲート絶縁膜を形成する工程と、前記トレンチ内の下部にゲート電極を埋め込む工程と、前記トレンチ内の上部に絶縁部材を埋め込む工程と、前記半導体基板の上層部を除去することにより、前記半導体基板の上面から前記絶縁部材を突出させる工程と、前記半導体基板に不純物を導入することにより、前記半導体基板における前記ゲート電極の下端よりも上方の部分に、第２導電形のベース層を形成する工程と、前記突出した絶縁部材を覆うように、マスク膜を形成する工程と、前記ベース層に不純物を導入することにより、前記ベース層の上層部であって下面が前記ゲート電極の上端よりも下方となる部分に、第１導電形の第１半導体層を形成する工程と、前記マスク膜における前記絶縁部材の側面上に形成された部分をマスクとして、前記半導体基板に不純物を注入することにより、前記ベース層の一部及び前記第１半導体層の一部に実効的な不純物濃度が前記ベース層の実効的な不純物濃度よりも高い第２導電形のキャリア排出層を形成する工程と、前記半導体基板の上面に接続されるように第１電極を形成する工程と、前記半導体基板の下面に接続されるように第２電極を形成する工程と、を備える。
【０００７】
実施形態に係る半導体装置は、上面に複数対の突条部が形成された半導体基板部材と、各対に属する前記突条部間に設けられ、上面が前記突条部の上端よりも下方に位置した絶縁部材と、前記絶縁部材の直下域に設けられたゲート電極と、前記半導体基板部材と前記ゲート電極との間に設けられたゲート絶縁膜と、前記半導体基板部材の上面に接続された第１電極と、前記半導体基板部材の下面に接続された第２電極と、を備える。前記半導体基板部材は、第１導電形であり、前記第２電極に接続され、前記ゲート電極の下端部が進入した第２半導体層と、第２導電形であり、前記第２半導体層上に設けられ、前記ゲート電極が貫通したベース層と、第１導電形であり、前記突条部を構成し、前記第１電極に接続された第１半導体層と、第２導電形であり、前記半導体基板部材の上層部分における前記突条部の対間の領域の直下域に設けられ、前記第１電極に接続され、実効的な不純物濃度が前記ベース層の実効的な不純物濃度よりも高いキャリア排出層と、を有する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置を例示する断面図である。
【図２】横軸に図１に示すＡ−Ａ’線における位置をとり、縦軸に不純物濃度をとって、ソース層における不純物濃度のプロファイルを例示するグラフ図である。
【図３】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図５】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図６】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図７】第１の実施形態の第１の変形例に係る半導体装置を例示する断面図である。
【図８】第１の実施形態の第１の変形例に係る半導体装置の製造方法を例示する工程断面図である。
【図９】第１の実施形態の第２の変形例に係る半導体装置を例示する断面図である。
【図１０】（ａ）〜（ｃ）は、第１の実施形態の第２の変形例に係る半導体装置の製造方法を例示する工程断面図である。
【図１１】第２の実施形態に係る半導体装置を例示する断面図である。
【図１２】第３の実施形態に係る半導体装置を例示する断面図である。
【図１３】（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１４】第３の実施形態の変形例に係る半導体装置を例示する断面図である。
【図１５】第３の実施形態の変形例に係る半導体装置の製造方法を例示する工程断面図である。
【図１６】第４の実施形態に係る半導体装置を例示する断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する断面図であり、
図２は、横軸に図１に示すＡ−Ａ’線における位置をとり、縦軸に不純物濃度をとって、ソース層における不純物濃度のプロファイルを例示するグラフ図である。
本実施形態に係る半導体装置は、低耐圧電力用ＭＯＳＦＥＴである。
【００１０】
図１に示すように、本実施形態に係る半導体装置１は、半導体基板部材１１を有する。半導体基板部材１１は、単結晶シリコンにより形成されたシリコン基板上に、シリコンのエピタキシャル層が形成され、その上に多結晶シリコン部材が設けられたものであり、全体が各種の不純物を含むシリコンによって形成されている。半導体基板部材１１は、平板状の本体部１１ａと、本体部１１ａの上面から突出した複数対の突条部１１ｂとを、一体的に有する。各突条部１１ｂは一方向、すなわち、図１の紙面に対して垂直な方向に延びている。また、隣り合う２本の突条部１１ｂが対をなしている。半導体基板部材１１の内部構造及び作製方法は後述する。
【００１１】
以下、半導体基板部材１１以外の構成要素について説明する。
絶縁部材１２は、対をなす２本の突条部１１ｂの間に設けられ、絶縁性材料、例えばシリコン酸化物を含む。絶縁部材１２は、突条部１１ｂの対毎に設けられており、突条部１１ｂと同じ方向に延びている。絶縁部材１２の上面１２ａは、突条部１１ｂの上端１１ｃよりも下方に位置している。
また、ゲート電極１３は、絶縁部材１２の直下域に設けられている。ゲート電極１３は、導電性材料、例えば、不純物が添加されたポリシリコンを含む。
ゲート電極１３は、突条部１１ｂと同じ方向、すなわち突条部１１ｂに対して平行になるように延びている。
ゲート絶縁膜１４は、絶縁部材１２及びゲート電極１３と半導体基板部材１１との間に設けられ、絶縁性材料、例えばシリコン酸化物を含む。
【００１２】
換言すれば、各対の突条部１１ｂの間には、本体部１１ａ内に到達したゲートトレンチ１５が形成されており、突条部１１ｂと同じ方向、すなわち、図１の紙面に垂直な方向に延びている。
ゲート絶縁膜１４は、ゲートトレンチ１５の内面上に形成されている。ゲートトレンチ１５内の下部には、ゲート絶縁膜１４を介してゲート電極１３が埋め込まれており、ゲートトレンチ１５内の上部にはゲート絶縁膜１４を介して絶縁部材１２が埋め込まれている。
【００１３】
バリアメタル膜１６は、半導体基板部材１１上に設けられている。バリアメタル膜１６は、導電性材料からなり、例えば、チタン層とチタン窒化層との二層膜、又は、チタン層とタングステン層との二層合金膜である。バリアメタル膜１６は、半導体基板部材１１の上面全体及び絶縁部材１２の上面１２ａ全体に接している。バリアメタル膜１６上には、金属、例えば、アルミニウムからなる金属膜１７が設けられている。バリアメタル膜１６及び金属膜１７により、ソース電極１８（第１電極）が構成されている。一方、半導体基板部材１１の下方には、ドレイン電極１９（第２電極）が設けられている。ドレイン電極１９は例えば金属膜であり、半導体基板部材１１の下面全体に接している。
【００１４】
次に、半導体基板部材１１の内部構造について説明する。
半導体基板部材１１の本体部１１ａは、その最下層部に、単結晶のシリコンによって形成されたシリコン基板２１を有する。シリコン基板２１の導電形はｎ形であり、シリコン基板２１の下面はドレイン電極１９に接している。
ドリフト層２２は、シリコン基板２１上に設けられている。ドリフト層２２は、シリコン基板２１上に成長させたシリコンのエピタキシャル層からなり、その導電形はｎ形である。但し、ドリフト層２２の実効的な不純物濃度は、シリコン基板２１の実効的な不純物濃度よりも低い。シリコン基板２１及びドリフト層２２により、ドレイン層２３（第２半導体層）が構成されている。
【００１５】
なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
【００１６】
ドリフト層２２上には、ベース層２４及びキャリア排出層２５が設けられている。ベース層２４及びキャリア排出層２５もエピタキシャル層からなり、その導電形はｐ形である。但し、キャリア排出層２５の実効的な不純物濃度は、ベース層２４の実効的な不純物濃度よりも高い。キャリア排出層２５は、本体部１１ａの上層部における突条部１１ｂの直下域の間の領域に配置されており、その上面は本体部１１ａの上面で露出している。ベース層２４は、本体部１１ａの上層部における突条部１１ｂの直下域及びキャリア排出層２５の下方に配置されている。なお、ベース層２４は、キャリア排出層２５の下端よりも上方に配置されていてもよい。
【００１７】
ソース層２６（第１半導体層）は、突条部１１ｂの直下域及び突条部１１ｂに設けられている。ソース層２６の下部分２６ａはエピタキシャル層、すなわち、単結晶のシリコンにより形成され、下部分２６ａの下部は突条部１１ｂの直下域に配置され、下部分２６ａの上部は突条部１１ｂの下部を構成している。ソース層２６の上部分２６ｂは多結晶のシリコンにより形成され、突条部１１ｂの上部を構成している。ソース層２６にはドナーとなる不純物、例えば、リンが含まれている。そして、ソース層２６の上部分２６ｂにおけるリン濃度は、下部分２６ａにおけるリン濃度よりも高い。このため、上部分２６ｂにおける実効的な不純物濃度は、下部分２６ａにおける実効的な不純物濃度よりも高い。
【００１８】
そして、ゲート電極１３の下端部はドリフト層２２内に進入しており、中間部はベース層２４を貫通しており、上端部は各対の突条部１１ｂに形成された２つのソース層２６の下部分２６ａ間に位置している。ゲート電極１３の上端１３ａは、ベース層２４の上面及びキャリア排出層２５の上面よりも上方であって、ソース層２６の下部分２６ａの上面よりも下方に位置している。すなわち、上下方向において、ゲート電極１３の配設位置は、ドレイン層２３、ベース層２４及びソース層２６の配設位置と重なっている。これにより、半導体装置１においては、ソース層２６毎に、ｎチャネル形のＭＯＳＦＥＴが形成される。
【００１９】
図２に実線Ｌ１で示すように、ソース層２６における上下方向に沿った不純物濃度プロファイルには、下方に向かうときに不純物濃度、すなわちリン濃度が不連続的に減少する点Ｂが存在し、この点Ｂは、ソース層２６の上部分２６ｂと下部分２６ａとの界面に相当する。すなわち、実線Ｌ１に示す不純物濃度プロファイルにおいて、点Ｂの上方における不純物濃度は、点Ｂの下方における不純物濃度よりも十分に高い。具体的には、ソース層２６の上部分２６ｂにおけるリン濃度は、上下方向の位置によらず略一定であり、例えば、１×１０２１ｃｍ−３程度である。これに対して、下部分２６ａにおけるリン濃度は、上端部で最も高く、下方にいくほど低くなる。下部分２６ａの上端部におけるリン濃度は、例えば、１×１０１９ｃｍ−３程度である。
【００２０】
以上説明した半導体装置１によると、ソース電極１８に負極の電源電位を印加し、ドレイン電極１９に正極の電源電位を印加すると、ドリフト層２２とベース層２４との界面を起点として空乏層が形成される。この状態で、ゲート電極１３に閾値よりも高い電位を印加すると、ベース層２４におけるゲート絶縁膜１４の近傍に反転層が形成されて、ドレイン電極１９から、シリコン基板２１、ドリフト層２２、ベース層２４、ソース層２６を介して、電流が流れる。一方、ゲート電極１３に閾値よりも低い電位を印加すると、反転層が消滅して電流が遮断される。このとき、半導体基板部材１１内で発生した正孔は、キャリア排出層２５を介して、速やかにソース電極１８に排出される。
【００２１】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【００２２】
先ず、図３（ａ）に示すように、単結晶シリコンによって形成されたシリコン基板２１を用意する。シリコン基板２１には、ドナーとなる不純物、例えば、リンが添加されている。次に、シリコン基板２１の上面上にシリコンをエピタキシャル成長させて、エピタキシャル層３１を形成する。エピタキシャル層３１に添加されたリンの濃度は、シリコン基板２１におけるリンの濃度よりも低い。シリコン基板２１及びエピタキシャル層３１を総称して、半導体基板３２という。半導体基板３２は単結晶のシリコンからなり、ｎ形の導電形である。
【００２３】
次に、例えば、熱酸化法又はＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、半導体基板３２上にシリコン酸化膜を形成する。次に、リソグラフィ法により、このシリコン酸化膜を選択的に除去して、例えばシリコン酸化物からなるマスク材３３を形成する。次に、マスク材３３をマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施すことにより、エピタキシャル層３２の上部を選択的に除去して、一方向に延びる複数本のゲートトレンチ１５を等間隔に形成する。なお、図３（ａ）において、ゲートトレンチ１５が延びる方向は、紙面に垂直な方向である。その後、マスク材３３を除去する。
【００２４】
次に、図３（ｂ）に示すように、例えば熱酸化処理を行い、半導体基板３２の上面上にゲート絶縁膜１４を形成する。ゲート絶縁膜１４はゲートトレンチ１５の内面上にも形成される。
次に、図３（ｃ）に示すように、全面に、不純物、例えばリンを含有した多結晶シリコンを堆積させる。この多結晶シリコンはゲートトレンチ１５内に埋め込まれると共に、半導体基板３２の上面上にも堆積する。次に、エッチバックを行い、多結晶シリコンのうち、半導体基板３２の上面上に堆積された部分及びゲートトレンチ１５内の上部に埋め込まれた部分を除去する。この結果、多結晶シリコンがゲートトレンチ１５内の下部のみに残留し、ゲート電極１３が形成される。
【００２５】
次に、図４（ａ）に示すように、例えばＣＶＤ法により、全面にシリコン酸化物を堆積させて、シリコン酸化膜３４を形成する。シリコン酸化膜３４は、ゲートトレンチ１５内におけるゲート電極１３上の部分を埋め込むと共に、半導体基板３２の上面上に配置される。
次に、図４（ｂ）に示すように、全面にエッチバックを施し、シリコン酸化膜３４及びゲート絶縁膜１４のうち、半導体基板３２の上面上に形成された部分を除去する。これにより、シリコン酸化膜３４がゲートトレンチ１５内のみに残留し、絶縁部材１２となる。このとき、絶縁部材１２の上面１２ａと半導体基板３２の上面３２ａは、ほぼ同じ高さとなる。
【００２６】
次に、図４（ｃ）に示すように、シリコン酸化物に対してシリコンを選択的にエッチングするような条件でエッチバックを行い、半導体基板３２の上層部を除去する。これにより、半導体基板３２の上面３２ａが下方に向かって後退し、相対的に、絶縁部材１２の大部分及びゲート絶縁膜１４の一部が半導体基板３２の上面３２ａから上方に向かって突出する。このとき、上下方向における半導体基板３２の上面３２ａの位置を、ゲート電極１３の上端１３ａの位置に到達しないようにして、上面３２ａを上端１３ａよりも上方に位置させる。
【００２７】
次に、図５（ａ）に示すように、半導体基板３２に対して、上方から、アクセプタとなる不純物、例えばボロンをイオン注入する。これにより、エピタキシャル層３１におけるゲート電極１３の下端１３ｂよりも上方の部分の導電形が、ｎ形からｐ形に変化する。このとき、エピタキシャル層３１における導電形がｐ形となった部分が、ベース層２４となる。一方、エピタキシャル層３１における導電形がｎ形のまま維持された部分が、ドリフト層２２となる。シリコン基板２１及びドリフト層２２により、ドレイン層２３が構成される。
【００２８】
次に、図５（ｂ）に示すように、例えばＣＶＤ法により、全面に多結晶シリコンを堆積させる。次に、この多結晶シリコン中に、ドナーとなる不純物、例えばリンを導入する。このリンの注入は所謂リンデポ法によって行い、例えば、塩化ホスホリル（オキシ塩化リン）（ＰＯＣｌ３）雰囲気中で熱処理を施すことによって行う。これにより、半導体基板３２上の全面に、リンが高濃度に導入された多結晶シリコンからなる不純物含有膜３５が形成される。不純物含有膜３５は、半導体基板３２の上面３２ａに接すると共に、上面３２ａから突出した絶縁部材１２及びゲート絶縁膜１４を覆う。
【００２９】
次に、図５（ｃ）に示すように、熱処理を施すことにより、不純物含有膜３５に含まれるリンをベース層２４内に拡散させる。これにより、ベース層２４の上層部の導電形がｐ形からｎ形に変化し、ｎ形層３６となる。ｎ形層３６の下面は、ゲート電極１３の上端１３ａよりも下方に位置させる。
【００３０】
このとき、ｎ形層３６の実効的な不純物濃度は、不純物含有膜３５の実効的な不純物濃度よりも低くなる。また、単結晶シリコン中におけるリンの拡散速度は、多結晶シリコン中におけるリンの拡散速度よりも低いため、不純物含有膜３５とｎ形層３６の界面において、リンの濃度は不連続的に変化する。更に、ｎ形層３６においては、不純物含有膜３５から遠ざかるほど、すなわち、下方に向かうほど、リンの濃度が低くなる。
【００３１】
次に、図６（ａ）に示すように、上方から異方性エッチングを施すことにより、不純物含有膜３５における半導体基板３２の上面上、並びに絶縁部材１２及びゲート絶縁膜１４からなる構造体の上面上に形成された部分を除去する。このとき、不純物含有膜３５における絶縁部材１２及びゲート絶縁膜１４からなる構造体の側面上に形成された部分は残留し、側壁３７となる。そして、引き続き異方性エッチングを施すことにより、ｎ形層３６の上部のうち、側壁３７の直下域を除く部分が除去されて、ソーストレンチ３８が形成される。
【００３２】
次に、図６（ｂ）に示すように、側壁３７、すなわち、不純物含有膜３５の残留部分をマスクとして、半導体基板３２に対して、アクセプタとなる不純物、例えば、ボロンをイオン注入する。これにより、ｎ形層３６及びベース層２４における側壁３７の直下域間の部分に、導電形がｐ形であり、実効的な不純物濃度がベース層２４の実効的な不純物濃度よりも高いキャリア排出層２５が形成される。例えば、加速電圧を２水準としてボロンをイオン注入することにより、キャリア排出層２５は、２本の長円柱が上下に連なったような形状となる。なお、不純物含有膜３５には１×１０２１ｃｍ−３程度のリンが導入されており、本工程において注入されるボロンの量は１×１０１９ｃｍ−３程度であるから、このボロン注入により不純物含有膜３５の導電形がｎ形からｐ形に変化することはない。
【００３３】
このとき、ｎ形層３６における導電形がｎ形のまま維持された部分、すなわち、側壁３７の直下域に相当する部分が、ソース層２６の下部分２６ａとなる。一方、側壁３７、すなわち、不純物含有膜３５の残留部分が、ソース層２６の上部分２６ｂとなる。そして、単結晶のシリコンによって形成された半導体基板３２の残留部分、及び多結晶のシリコンによって形成された不純物含有膜３５の残留部分を総称して、半導体基板部材１１という。また、半導体基板部材１１のうち、ソーストレンチ３８の底面よりも下方に位置する部分を本体部１１ａとし、上方に位置する部分を突条部１１ｂとする。
【００３４】
次に、図６（ｃ）に示すように、シリコンに対してシリコン酸化物が選択的にエッチングされる条件でエッチバックを行い、絶縁部材１２及びゲート絶縁膜１４の上部を除去する。これにより、絶縁部材１２の上面１２ａを、側壁３７の上端部、すなわち、突条部１１ｂの上端１１ｃよりも下方まで後退させる。
【００３５】
次に、図１に示すように、半導体基板部材１１の上面を覆うように、バリアメタル膜１６を形成する。バリアメタル膜１６は、ソーストレンチ３８内に進入してキャリア排出層２５の上面に接触すると共に、ソース層２６の露出面全体に接触し、更に、絶縁部材１２の上面１２ａ及びゲート絶縁膜１４の上端面にも接する。次に、バリアメタル膜１６上に金属膜１７を成膜する。バリアメタル膜１６及び金属膜１７により、ソース電極１８が構成される。一方、半導体基板部材１１の下面上にドレイン電極１９を形成する。ドレイン電極１９は半導体基板部材１１の下面、すなわち、シリコン基板２１の下面の全体に接触する。このようにして、半導体装置１が製造される。
【００３６】
本実施形態では、図３（ａ）に示す工程において、半導体基板３２にゲートトレンチ１５を形成し、図４（ｂ）に示す工程において、ゲートトレンチ１５内にゲート電極１３及び絶縁部材１２を形成し、図４（ｃ）に示す工程において、半導体基板３２の上面を後退させることにより絶縁部材１２を突出させ、図６（ａ）に示す工程において、突出した絶縁部材１２の側面上に側壁３７を形成し、図６（ｂ）に示す工程において、側壁３７をマスクとしてイオン注入を行うことにより、キャリア排出層２５を形成している。
【００３７】
このように、本実施形態によれば、一旦、リソグラフィ法によりゲートトレンチ１５を形成した後は、自己整合的な手順によりキャリア排出層２５を形成し、ゲートトレンチ１５とキャリア排出層２５との距離を不純物含有層３５の膜厚によって決定することができる。この結果、プロセス条件が変動しても、全てのＭＯＳＦＥＴ間でゲートトレンチ１５とキャリア排出層２５との距離を一定に保つことができ、各ＭＯＳＦＥＴの特性を均一にすることができる。このため、本実施形態に係る半導体装置１は高集積化が容易である。半導体装置１を高集積化することにより、オン抵抗を低減できる。
【００３８】
これに対して、仮に、ゲートトレンチ１５とキャリア排出層２５とを別々のリソグラフィ工程によって形成した場合には、ゲートトレンチ１５とキャリア排出層２５との間に不可避的に合わせずれが発生する。ゲートトレンチ１５に対するキャリア排出層２５の位置がずれると、ＭＯＳＦＥＴの特性が変動してしまう。例えば、キャリア排出層２５の両側に形成された２つのＭＯＳＦＥＴの閾値が相互に異なってしまい、ゲート電極１３にオン電位を印加しても、一方のＭＯＳＦＥＴがオン状態とならない場合がある。そして、ゲートトレンチ１５間の距離が短くなると、ゲートトレンチ１５とキャリア排出層２５との間の合わせずれが相対的に大きくなるため、ゲートトレンチ１５間の距離を短くすることが困難になる。この結果、半導体装置の高集積化が阻害されてしまう。
【００３９】
また、本実施形態では、図５（ｂ）に示す工程において、リンを高濃度に含有した不純物含有膜３５を形成し、図５（ｃ）に示す工程において、不純物含有膜３５に含まれるリンをベース層２４内に拡散させて、ｎ形層３６を形成している。そして、図６（ａ）に示す異方性エッチングの後、不純物含有膜３５の残留部分をソース層２６の上部分２６ｂとし、ｎ形層３６の残留部分をソース層２６の下部分２６ａとしている。これにより、ソース層２６の下部分２６ａのリン濃度をＭＯＳＦＥＴに適した所定の値としたまま、ソース層２６の上部分２６ｂのリン濃度を高くし、ソース電極１８との間の接触抵抗を低減することができる。ソース層２６の下部分２６ａのリン濃度を抑えることにより、チャネル領域、すなわち、ベース層２４におけるゲート絶縁膜１４の近傍の領域の不純物濃度を抑え、アバランシェ耐量を向上させることができる。
【００４０】
特に、リンデポ法を用いることにより、不純物含有膜３５内にリンを効率よく導入することができる。また、不純物含有膜３５を多結晶シリコンにより形成し、ベース層２４を単結晶シリコンにより形成することにより、多結晶シリコン中におけるリンの拡散速度と単結晶シリコン中におけるリンの拡散速度との差を利用して、不純物含有膜３５のリン濃度とｎ形層３６のリン濃度とを不連続的に大きく異ならせることができる。これにより、上述の効果がより顕著になる。
【００４１】
これに対して、仮に、ソース層２６に対するボロンの注入を、１回のイオン注入によって行うと、図２に破線Ｌ２で示すように、ソース層２６中のリン濃度は上下方向において連続的に変化する。この場合、アバランシェ耐量を確保するためにソース層２６の下部分２６ａのリン濃度を抑えると、上部分２６ｂのリン濃度もあまり高くできないため、ソース電極１８との間の接触抵抗が高くなる。
【００４２】
更に、本実施形態では、図６（ａ）に示す工程において、異方性エッチングを行うことにより、不純物含有膜３５における半導体基板３２の上面上に形成された部分を除去している。これにより、図６（ｂ）に示す工程において、ベース層２４の上層部に対して、効率的にボロンを注入することができる。この結果、半導体装置１のサステイン耐量が向上する。また、半導体基板３２の上面上から不純物含有膜３５が除去された後も、異方性エッチングを継続することにより、新たな工程を追加することなく、ソーストレンチ３８を自己整合的に形成することができる。ソーストレンチ３８を形成することにより、ソース電極１８とソース層２６との間の接触抵抗を低減することができる。
【００４３】
更に、本実施形態では、図６（ｂ）に示す工程において、絶縁部材１２の上部を除去し、絶縁部材１２の上面１２ａを側壁３７の上端部よりも下方に位置させている。これにより、ソーストレンチ３８及びその直上域における側壁３７等によって挟まれた空間のアスペクト比が低下し、図１に示す工程において、バリアメタル膜１６の埋め込みが容易になる。
【００４４】
更にまた、本実施形態では、絶縁部材１２の上面１２ａが、側壁３７の上端部、すなわち、ソース層２６の上端部よりも下方に位置している。これにより、ソース層２６とバリアメタル膜１６との接触面積が大きくなり、接触抵抗が低くなる。
【００４５】
更にまた、本実施形態では、図４（ｃ）に示す工程において、半導体基板３２の上面３２ａを、ゲート電極１３の上端部１３ａよりも上方に位置させている。これにより、リンが高濃度に添加されたソース層２６の上部分２６ａとゲート電極１３とが、上下方向において重なることがなくなる。この結果、その後のウェットエッチング等によってゲート絶縁膜１４が損傷を受けた場合においても、ソース層２６とゲート電極１３との間の短絡が生じにくくなり、耐圧が向上する。また、ソース層２６とゲート電極１３との間の容量を低減することもできる。
【００４６】
なお、本実施形態においては、ソース層２６の上部分２６ｂを多結晶シリコンにより形成する例を示したが、これには限定されない。例えば、上部分２６ｂをエピタキシャル成長させたシリコンによって形成してもよい。また、本実施形態においては、不純物含有膜３５をリンデポ法によって形成する例を示したが、これには限定されない。例えば、多結晶シリコンを堆積させた後、リンをイオン注入することにより、不純物含有膜３５を形成してもよい。
【００４７】
更に、本実施形態においては、図５（ｃ）に示す工程において、不純物含有膜３５からベース層２４に対して不純物を拡散させることにより、ソース層２６の下部分２６ａを形成する例を示したが、これには限定されない。例えば、上部分２６ｂを形成する多結晶シリコンを堆積させる前に、ベース層２４の上層部分に対して不純物をイオン注入して拡散させることにより、下部分２６ａを形成してもよい。これにより、側壁３７（上部分２６ｂ）をエピタキシャルシリコン、シリサイド又は金属材料によって形成する場合にも、下部分２６ｂに対して確実に不純物を導入することができる。特に、側壁をシリサイドでない純粋な金属によって形成する場合には、この側壁から不純物を拡散させることは困難であるため、側壁を形成する前に不純物をイオン注入及び拡散させることが必須となる。これらは、後述する他の実施形態においても同様である。
【００４８】
次に、第１の実施形態の第１の変形例について説明する。
図７は、本変形例に係る半導体装置を例示する断面図である。
図７に示すように、本変形例に係る半導体装置１ａは、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、不純物含有膜３５が側壁３７（図１参照）に加工されておらず、半導体基板３２の上面上に絶縁部材１２の突出部分を覆うように、連続膜として残留している点が異なっている。このため、絶縁部材１２は半導体基板部材１１内に埋め込まれており、絶縁部材１２の上部は半導体基板部材１１の突条部内に配置されている。ソース電極１８は不純物含有膜３５を介してキャリア排出層２５に接続される。なお、半導体装置１ａにおいては、ドレイン電極１９が正極、ソース電極１８が負極となるため、ｐ形のキャリア排出層２５とｎ形の不純物含有膜３５とのｐｎ界面は順接合となり、通電が阻止されることはない。また、半導体装置１ａにおいては、ソーストレンチ３８（図１参照）は形成されていない。本変形例における上記以外の構成は、前述の第１の実施形態と同様である。
【００４９】
次に、本変形例に係る半導体装置の製造方法について説明する。
図８は、本変形例に係る半導体装置の製造方法を例示する工程断面図である。
先ず、前述の第１の実施形態と同様に、図３（ａ）〜図５（ｃ）に示す工程を実施する。
【００５０】
次に、図８に示すように、不純物含有膜３５をエッチバックすることなく、不純物含有膜３５越しに、アクセプタとなる不純物、例えば、ボロンをイオン注入する。この場合、前述の第１の実施形態よりも、イオン注入の加速電圧を高くする。このとき、不純物含有膜３５における絶縁部材１２の側面上に形成された部分は、半導体基板３２の上面上に形成された部分と比較して、上下方向における長さが長いため、マスクとして機能する。この結果、ｎ形層３６及びベース層２４におけるゲートトレンチ１５から不純物含有膜３５の膜厚分だけ離隔した部分に、キャリア排出層２５が形成される。なお、不純物含有膜３５には１×１０２１ｃｍ−３程度のリンが導入されており、図８に示す工程において注入されるボロンの量は１×１０１９ｃｍ−３程度であるから、不純物含有膜３５の導電形がｎ形からｐ形に変化することはない。その後、ソース電極１８及びドレイン電極１９を形成する。このようにして、本変形例に係る半導体装置１ａが製造される。本変形例における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００５１】
本変形例においては、不純物含有膜３５がソース層２６の上部分２６ｂとなる。そして、不純物含有膜３５の上面全体がソース電極１８に接する。このため、ソース電極１８とソース層２６との接触面積が大きく、接触抵抗が小さい。
また、不純物含有膜３５における絶縁部材１２の側面上に形成された部分をマスクとしてボロンをイオン注入することにより、キャリア排出層２５を自己整合的に形成することができる。
【００５２】
更に、前述の第１の実施形態と同様に、不純物含有膜３５に含まれるリンをベース層２４内に拡散させてｎ形層３６を形成しているため、ソース層２６の上部分２６ｂの不純物濃度を高くしてソース電極１８との間の接触抵抗を低減できると共に、下部分２６ａの不純物濃度を抑えてアバランシェ耐量を向上させることができる。更にまた、不純物含有膜３５とゲート電極１３とを上下方向において離隔させているため、ソース層２６とゲート電極１３との間の短絡を防止できると共に、容量を低減できる。
【００５３】
次に、第１の実施形態の第２の変形例について説明する。
図９は、本変形例に係る半導体装置を例示する断面図である。
図９に示すように、本変形例に係る半導体装置１ｂは、前述の第１の変形例に係る半導体装置１ａ（図７参照）と比較して、不純物含有膜３５（図７参照）が設けられていない点が異なっている。また、ソース層２６に含有されているリンは、不純物含有膜３５（図７参照）からの拡散ではなく、イオン注入によって導入されたものである点も異なっている。このため、ソース層２６中におけるリン濃度のプロファイルは、前述の第１の実施形態におけるプロファイル（図２参照）とは異なり、例えば、図２に破線Ｌ２として示すように、上下方向におけるソース層２６の中央部分に１つ以上のピークを持つ。本変形例における上記以外の構成は、前述の第１の変形例と同様である。
【００５４】
次に、本変形例に係る半導体装置の製造方法について説明する。
図１０（ａ）〜（ｃ）は、本変形例に係る半導体装置の製造方法を例示する工程断面図である。
先ず、前述の第１の実施形態と同様に、図３（ａ）〜図５（ａ）に示す工程を実施する。
【００５５】
次に、図１０（ａ）に示すように、イオン注入により、ドナーとなる不純物、例えばリンを、ベース層２４の上部に対して導入する。これにより、ベース層２４の上層部であって下面がゲート電極１３の上端１３ａよりも下方となる部分の導電形がｐ形からｎ形に変化し、ｎ形層３６となる。
次に、図１０（ｂ）に示すように、全面にバリアメタル膜１６を成膜する。バリアメタル膜１６は、絶縁部材１２における半導体基板３２の上面から突出した部分も覆うように形成される。
【００５６】
次に、図１０（ｃ）に示すように、バリアメタル膜１６越しに、アクセプタとなる不純物、例えば、ボロンをイオン注入する。このとき、バリアメタル膜１６における絶縁部材１２の側面上に形成された部分は、半導体基板３２の上面上に形成された部分と比較して、上下方向における長さが長いため、マスクとして機能する。この結果、ｎ形層３６及びベース層２４におけるゲートトレンチ１５からバリアメタル膜１６の膜厚分だけ離隔した部分に、キャリア排出層２５が形成される。その後、ソース電極１８及びドレイン電極１９を形成する。このようにして、本変形例に係る半導体装置１ｂが製造される。本変形例における上記以外の製造方法は、前述の第１の変形例と同様である。
【００５７】
本変形例においては、バリアメタル膜１６における絶縁部材１２の側面上に形成された部分をマスクとして使用することにより、キャリア排出層２５を自己整合的に形成することができる。
【００５８】
次に、第２の実施形態について説明する。
図１１は、本実施形態に係る半導体装置を例示する断面図である。
図１１に示すように、本実施形態に係る半導体装置２は、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、絶縁部材１２の上面１２ａが突条部１１ｂの上端１１ｃよりも上方に位置している点が異なっている。このような半導体装置２は、前述の第１の実施形態と同様に、図３（ａ）〜図６（ｂ）に示す工程を実施した後、図６（ｃ）に示す絶縁部材１２の上部を除去する工程を実施せずに、ソース電極１８及びドレイン電極１９を形成することにより、製造される。本実施形態における上記以外の構成及び製造方法は、前述の第１の実施形態と同様である。
【００５９】
本実施形態においても、前述の第１の実施形態と同様に、側壁３７を利用して、キャリア排出層２５をゲートトレンチ１５に対して自己整合的に形成することができる。また、不純物含有膜３５に含まれるリンをベース層２４内に拡散させてｎ形層３６を形成しているため、ソース層２６の上部分２６ｂの不純物濃度を高くしてソース電極１８との間の接触抵抗を低減できると共に、下部分２６ａの不純物濃度を抑えてアバランシェ耐量を向上させることができる。更に、不純物含有膜３５における半導体基板３２の上面上に形成された部分を除去しているため、ボロンを効率的に注入することができる。また、新たな工程を追加することなく、ソーストレンチ３８を自己整合的に形成することができる。更にまた、ソース層２６の上部分２６ａとゲート電極１３とを上下方向において離隔させているため、ソース層２６とゲート電極１３との間の短絡を防止できると共に、容量を低減できる。
【００６０】
次に、第３の実施形態について説明する。
図１２は、本実施形態に係る半導体装置を例示する断面図である。
図１２に示すように、本実施形態に係る半導体装置３は、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、ソース層２６の上部分２６ｂ（図１参照）、すなわち側壁３７（図１参照）が設けられておらず、その替わりに、シリサイドからなる側壁４１が設けられている点が異なっている。半導体装置３においては、ソース層２６は下部分２６ａのみから構成されている。
【００６１】
また、ソース層２６の実効的な不純物濃度は、側壁４１（シリサイド膜４３）の実効的な不純物濃度よりも低い。そして、側壁４１及びソース層２６における上下方向に沿った不純物濃度プロファイルは、側壁４１とソース層２６との界面において不純物濃度が不連続的に変化する。この不純物濃度プロファイルの形状は、図２に示すプロファイルと同様である。この場合、図２に示す「上部分２６ｂ」は、「側壁４１」に置き換えられる。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００６２】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図１３（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【００６３】
先ず、前述の第１の実施形態と同様に、図３（ａ）〜図５（ｃ）に示す工程を実施する。
次に、図１３（ａ）に示すように、不純物含有膜３５上に、例えばチタン又はタングステン等からなる金属膜４２を成膜する。
次に、図１３（ｂ）に示すように、熱処理を施し、不純物含有膜３５に含まれるシリコンと、金属膜４２に含まれる金属とを反応させ、シリサイド化させる。これにより、不純物含有膜３５がシリサイド膜４３に変化する。次に、シリサイド膜４３上から、未反応な金属膜４２を除去する。
【００６４】
以後の工程は、前述の第１の実施形態と同様である。すなわち、図１３（ｃ）に示すように、上方から異方性エッチングを施すことにより、シリサイド膜４３における半導体基板３２の上面上、並びに絶縁部材１２及びゲート絶縁膜１４からなる構造体の上面上に形成された部分を除去する。このとき、シリサイド膜４３における絶縁部材１２及びゲート絶縁膜１４からなる構造体の側面上に形成された部分は残留し、側壁４１となる。そして、引き続き異方性エッチングを施すことにより、ソーストレンチ３８が形成される。次に、側壁４１をマスクとして、アクセプタとなる不純物、例えば、ボロンをイオン注入する。これにより、ｎ形層３６及びベース層２４における側壁４１の直下域間の部分に、キャリア排出層２５が形成される。
【００６５】
次に、図６（ｃ）に示す工程と同様に、絶縁部材１２の上部を除去する。これにより、絶縁部材１２の上面１２ａが側壁４１の上端よりも下方に位置する。
次に、図１２に示すように、ソース電極１８及びドレイン電極１９を形成する。このとき、ソース電極１８はシリサイドからなる側壁４１に接触する。このようにして、本実施形態に係る半導体装置３が製造される。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００６６】
本実施形態においては、ソース電極１８とソース層２６との間にシリサイドからなる側壁４１が介在しているため、ソース電極１８とソース層２６との間の抵抗をより一層低減することができる。また、本実施形態においても、前述の第１の実施形態と同様に、側壁４１を利用して、キャリア排出層２５を自己整合的に形成することができる。また、シリサイド膜４３における半導体基板３２の上面上に形成された部分を除去しているため、ボロンを効率的に注入することができる。また、新たな工程を追加することなく、ソーストレンチ３８を自己整合的に形成することができる。更にまた、側壁４１とゲート電極１３とを上下方向において離隔させているため、ソース層２６とゲート電極１３との間の短絡を防止できると共に、容量を低減できる。
【００６７】
次に、第３の実施形態の変形例について説明する。
図１４は、本変形例に係る半導体装置を例示する断面図である。
図１４に示すように、本変形例に係る半導体装置３ａは、前述の第３の実施形態に係る半導体装置３（図１２参照）と比較して、シリサイド膜４３が側壁４１（図１２参照）に加工されておらず、半導体基板３２の上面上に、絶縁部材１２の上面を覆うように、連続膜として残留している点が異なっている。このため、ソース電極１８はシリサイド膜４３を介して、ソース層２６及びキャリア排出層２５に接続される。また、半導体装置３ａにおいては、ソーストレンチ３８（図１２参照）が形成されていない。本変形例における上記以外の構成は、前述の第３の実施形態と同様である。
【００６８】
次に、本変形例に係る半導体装置の製造方法について説明する。
図１５は、本変形例に係る半導体装置の製造方法を例示する工程断面図である。
先ず、前述の第３の実施形態と同様に、図３（ａ）〜図５（ｃ）、図９（ａ）及び（ｂ）に示す工程を実施する。
【００６９】
次に、図１５に示すように、シリサイド膜４３をエッチバックすることなく、シリサイド膜４３越しに、アクセプタとなる不純物、例えば、ボロンをイオン注入する。このイオン注入の際の加速電圧は、前述の第１の実施形態においてボロンをイオン注入する際（図６（ｂ）参照）の加速電圧よりも高くする。このとき、シリサイド膜４３における絶縁部材１２の側面上に形成された部分は、半導体基板３２の上面上に形成された部分と比較して、上下方向、すなわち、イオンの注入方向における長さが長いため、マスクとして機能する。この結果、ｎ形層３６及びベース層２４におけるゲートトレンチ１５からシリサイド膜４３の膜厚分だけ離隔した部分に、シリサイド膜４３を介してボロンが注入され、キャリア排出層２５が形成される。その後、ソース電極１８及びドレイン電極１９を形成する。このようにして、本変形例に係る半導体装置３ａが製造される。本変形例における上記以外の製造方法は、前述の第３の実施形態と同様である。
【００７０】
本変形例においても、シリサイド膜４３における絶縁部材１２の側面上に形成された部分をマスクとしてボロンをイオン注入することにより、キャリア排出層２５を自己整合的に形成することができる。また、シリサイド膜４３とゲート電極１３とを上下方向において離隔させているため、ソース層２６とゲート電極１３との間の短絡を防止できると共に、容量を低減できる。
【００７１】
次に、第４の実施形態について説明する。
図１６は、本実施形態に係る半導体装置を例示する断面図である。
図１６に示すように、本実施形態に係る半導体装置４は、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、ゲートトレンチ１５内におけるゲート電極１３の直下域に、埋込電極４６が設けられている点が異なっている。埋込電極４６は、導電性材料、例えば、不純物が添加された多結晶シリコンからなり、ソース電極１８に接続されている。一方、埋込電極４６は、ドレイン電極１９及びゲート電極１３からは絶縁されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００７２】
以上説明した実施形態によれば、高集積化が容易な半導体装置及びその製造方法を実現することができる。
【００７３】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００７４】
１、１ａ、１ｂ、２、３、３ａ、４：半導体装置、１１：半導体基板部材、１１ａ：本体部、１１ｂ：突条部、１１ｃ：上端、１２：絶縁部材、１２ａ：上面、１３：ゲート電極、１３ａ：上端、１３ｂ：下端、１４：ゲート絶縁膜、１５：トレンチ、１６：バリアメタル膜、１７：金属膜、１８：ソース電極、１９：ドレイン電極、２１：シリコン基板、２２：ドリフト層、２３：ドレイン層、２４：ベース層、２５：キャリア排出層、２６：ソース層、２６ａ：下部分、２６ｂ：上部分、３１：エピタキシャル層、３２：半導体基板、３２ａ：上面、３３：マスク材、３４：シリコン酸化膜、３５：不純物含有膜、３６：ｎ形層、３７：側壁、３８：ソーストレンチ、４１：側壁、４２：金属膜、４３：シリサイド膜、４６：埋込電極、Ｂ：点、Ｌ１：実線、Ｌ２：破線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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