(57)【特許請求の範囲】
【請求項１】
入力された信号をサンプリングするサンプリングスイッチと、前記サンプリングスイッチに接続されたヒストリキャパシタと、前記ヒストリキャパシタに並列に接続された複数のローテートキャパシタユニットとを含む離散時間アナログ処理回路が、複数個、並列に配置された離散時間アナログ処理回路群と、
前記離散時間アナログ処理回路群の各々から出力された電荷を蓄積するバッファキャパシタと、前記離散時間アナログ処理回路群の各々と前記バッファキャパシタとの接続状態を制御するダンプスイッチとを含む合成部と、
前記複数のローテートキャパシタユニット及び前記合成部の動作を制御するための複数の制御信号を出力するデジタルコントロールユニットと、
を有し、
前記複数のローテートキャパシタユニットの各々は、積分スイッチと、放出スイッチと、前記積分スイッチ及び前記放出スイッチが接続されたメインローテートキャパシタと、サブローテートキャパシタとを有し、
前記ヒストリキャパシタに蓄積された電荷が前記ローテートキャパシタユニットに入力されるタイミングでは、前記ヒストリキャパシタに対して、前記メインローテートキャパシタと前記サブローテートキャパシタとが前記積分スイッチを介して並列に接続され、前記ローテートキャパシタユニットから前記バッファキャパシタに電荷を出力するタイミングでは、前記メインローテートキャパシタのみが前記放出スイッチに接続される
サンプリング回路。
【請求項２】
前記ヒストリキャパシタに蓄積された電荷が、前記メインローテートキャパシタ及び前記サブローテートキャパシタに入力されるタイミングは、前記離散時間アナログ処理回路に含まれる前記複数のローテートキャパシタユニットの各々で、互いに異なる
請求項１に記載のサンプリング回路。
【請求項３】
前記離散時間アナログ処理回路は、第１のローテートキャパシタユニット群と第２のローテートキャパシタユニット群とを有し、
前記第１のローテートキャパシタユニット群から前記バッファキャパシタへの電荷の出力のタイミングと、前記第２のローテートキャパシタユニット群から前記バッファキャパシタへの電荷の出力のタイミングが異なる、
請求項１に記載のサンプリング回路。
【請求項４】
一つの前記離散時間アナログ処理回路に含まれる前記複数のローテートキャパシタユニット間で、前記メインローテートキャパシタの容量及び前記サブローテートキャパシタの容量が異なる
請求項１に記載のサンプリング回路。
【請求項５】
前記離散時間アナログ処理回路群のうち、第１の離散時間アナログ処理回路に含まれるヒストリキャパシタの容量は、前記第１の離散時間アナログ処理回路とは異なる第２の離散時間アナログ処理回路に含まれるヒストリキャパシタの容量とは異なる
請求項１に記載のサンプリング回路。
【請求項６】
入力された信号をサンプリングするサンプリングスイッチと、前記サンプリングスイッチに接続されたヒストリキャパシタを含む電荷サンプリング回路と、
ローテートキャパシタユニットとバッファキャパシタユニットとを有する離散時間アナログ処理回路が、複数個、並列に配置された離散時間アナログ処理回路群と、
前記離散時間アナログ処理回路群の各々からの出力を加算して出力する合成部と、
前記離散時間アナログ処理回路群及び前記合成部の動作を制御するための複数の制御信
号を出力するデジタルコントロールユニットと、
を有し、
前記ローテートキャパシタユニットは、第１の積分スイッチと、前記第１の積分スイッチに並列に接続されたメインローテートキャパシタと、サブローテートキャパシタを有し、
前記バッファキャパシタユニットは、第２の積分スイッチと、前記第２の積分スイッチに接続されたバッファキャパシタとを有し、
前記ヒストリキャパシタに蓄積された電荷が前記ローテートキャパシタユニットに入力されるタイミングでは、前記ヒストリキャパシタに対して、前記メインローテートキャパシタと前記サブローテートキャパシタとが、前記第１の積分スイッチを介して並列に接続され、
前記ローテートキャパシタユニットから前記合成部に電荷を出力するタイミングでは、前記メインローテートキャパシタのみが前記合成部に接続される
サンプリング回路。
【請求項７】
前記ローテートキャパシタユニットと前記バッファキャパシタユニットとが接続されるタイミングでは、前記バッファキャパシタに対して、前記メインローテートキャパシタと前記サブローテートキャパシタとが、並列に接続される
請求項６記載のサンプリング回路。
【請求項８】
前記合成部は、第３の積分スイッチと、前記第３の積分スイッチに接続された出力用バッファキャパシタと、前記メインローテートキャパシタ及び前記サブローテートキャパシタをリセットするためのリセットスイッチをさらに有する
請求項６に記載のサンプリング回路。
【請求項９】
前記電荷サンプリング回路は、入力された電圧信号を電流に変換する電圧電流変換器をさらに含む
請求項６に記載のサンプリング回路。
【請求項１０】
電荷サンプリングを行なう区間が所望信号周期の１/４であり、
始めの１/４周期の区間において、前記ヒストリキャパシタと、前記ローテートキャパシタユニット内のメインローテートキャパシタ及びサブローテートキャパシタとが入力信号を電荷サンプリングし、
次の１/４周期の区間において、前記ローテートキャパシタユニット内のメインローテートキャパシタ及びサブローテートキャパシタと、前記バッファキャパシタユニット内のバッファキャパシタとが電荷共有を行い、
続く１/４周期の区間において、前記ローテートキャパシタユニット内のメインローテートキャパシタが前記合成部に含まれる前記出力用バッファキャパシタと電荷共有を行い、
最後の１/４周期の区間において、前記ローテートキャパシタユニットに含まれるメインローテートキャパシタ及びサブローテートキャパシタをプリチャージする
という動作を繰り返す
請求項６に記載のサンプリング回路。
【請求項１１】
前記離散時間アナログ処理回路は、１次のＩＩＲフィルタ特性を有する
請求項１に記載のサンプリング回路。
【請求項１２】
離散時間アナログ処理回路群のうち、第１の離散時間アナログ処理回路に含まれる前記複数のローテートキャパシタユニットがそれぞれ有する前記メインローテートキャパシタの容量と、前記サブローテートキャパシタの容量は、前記第１の離散時間アナログ処理回
路とは異なる第２の離散時間アナログ処理回路に含まれる前記複数のローテートキャパシタユニットがそれぞれ有する前記メインローテートキャパシタの容量と、前記サブローテートキャパシタの容量とは異なる
請求項１に記載のサンプリング回路。
【請求項１３】
前記離散時間アナログ信号処理回路に含まれる前記ヒストリキャパシタ、前記ローテートキャパシタユニットに含まれる前記メインローテートキャパシタ、前記サブローテートキャパシタのうち少なくとも一つは、容量値が可変である
請求項１に記載のサンプリング回路。
【請求項１４】
請求項１から請求項１３のいずれかに記載のサンプリング回路と、
前記サンプリング回路から出力されるベースバンド信号を量子化してデジタルベースバンド信号に変換するアナログデジタル変換処理部と、
前記デジタルベースバンド信号に復調処理を行って、受信データを出力するデジタル受信処理部と、を具備する
受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はサンプリング回路及び受信機に関し、特に離散時間アナログ処理により周波数変換やフィルタ処理等の受信信号処理を行う技術に関する。
【背景技術】
【０００２】
無線受信機の小型化、低消費電力化、アナログ信号処理部とデジタル信号処理部の一体化を目指すため、高周波信号を直接、離散時間的にサンプリングして受信処理する構成が知られている（例えば、特許文献１及び非特許文献１参照）。
【０００３】
図１は、特許文献１及び非特許文献１に開示されているサンプリング回路の全体構成を示す図である。図２は、図１のサンプリング回路に入力される制御信号のタイミングチャートを示す図である。図１のサンプリング回路は、受信したアナログＲＦ信号を、マルチタップ・ダイレクト・サンプリング・ミキサ（Multi-Tap Direct Sampling Mixer）を用いて周波数変換し、離散時間アナログ信号へ変換している。より具体的には、図１のサンプリング回路に含まれるキャパシタ間の電荷移動により、ＦＩＲ（Finite Impulse Response）フィルタ、ＩＩＲ（Infinite Impulse Response）フィルタの積となるフィルタ特性を実現する。通過域近傍の特性は、２次ＩＩＲフィルタ特性で決定される。図３Ａ及び図３Ｂに、図１のサンプリング回路の広帯域周波数特性、及び、通過域近傍の狭帯域周波数特性の一例を示す。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００３／００３５４９９号明細書
【非特許文献】
【０００５】
【非特許文献１】R.B.Staszewski他、”All-Digital TX Frequency Synthesizer and Discrete-Time Receiver for Bluetooth Radio in 130n-nm CMOS”, IEEE Journal of Solid-State Circuits, VOL.39, NO.12, December 2004（第２２８４〜２２８７頁、図１２〜図１６）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、図１で示したような従来のサンプリング回路では、２次のフィルタ特性しか得られないため、広帯域な無線通信システムに適用しようとした場合、十分な周波数応答特性を得られない、という課題を有していた。具体的には、図３Ｂで示すようなフィルタ特性を有するサンプリング回路を、前記受信信号帯域の近傍に隣接チャネルの信号やその他の妨害波が存在するような広帯域の無線通信システムに適用しようとした場合、妨害波信号を十分に減衰させることができず、かつ受信信号帯域内に利得変動が生じてしまう。
【０００７】
また、図１で示した構成では、サンプリング回路におけるフィルタの周波数応答特性の変更に寄与する回路素子値は、ヒストリキャパシタ３、ローテートキャパシタ４ａ〜４ｈ、バッファキャパシタ５の３種類の容量値しかない。このため、これらを変更することによって実現できるフィルタ特性は限られるので、フィルタ特性の設計自由度が高くない。
【０００８】
例えば、前記受信チャネル帯域近傍の妨害波を除去するための減衰量を、より大きく確保するような周波数応答特性を実現したい場合、ヒストリキャパシタ３とローテートキャ
パシタ４ａ〜４ｈの容量値との比をより大きく設定することによって実現できる。しかし、これによって受信信号帯域内の利得変動がさらに大きくなってしまう。逆に、受信信号帯域内の利得変動量を小さくしようとした場合、妨害波に対する減衰量を確保できなくなる。
【０００９】
このように、上記サンプリング回路では、妨害波領域の減衰特性の確保と、受信信号の通過帯域内の利得変動量の抑制を両立できないという課題があった。
【００１０】
本発明の目的は、広帯域信号の受信に対応可能なフィルタ特性を実現でき、フィルタ特性の設計自由度が高い、離散時間アナログ処理によるサンプリング回路及び受信機を提供することである。
【課題を解決するための手段】
【００１１】
本発明のサンプリング回路は、入力された信号をサンプリングするサンプリングスイッチと、前記サンプリングスイッチに並列に接続されたヒストリキャパシタと、前記ヒストリキャパシタに接続された複数のローテートキャパシタユニットとを含む離散時間アナログ処理回路が、複数個、並列に配置された離散時間アナログ処理回路群と、前記離散時間アナログ処理回路群の各々から出力された電荷を蓄積するバッファキャパシタと、前記離散時間アナログ処理回路群の各々と前記バッファキャパシタとの接続状態を制御するダンプスイッチとを含む合成部と、前記複数のローテートキャパシタユニット及び前記合成部の動作を制御するための複数の制御信号を出力するデジタルコントロールユニットと、を有し、前記複数のローテートキャパシタユニットの各々は、積分スイッチと、放出スイッチと、前記積分スイッチ及び前記放出スイッチが接続されたメインローテートキャパシタと、前記メインローテートキャパシタとは異なるサブローテートキャパシタとを有し、前記ヒストリキャパシタに蓄積された電荷が前記ローテートキャパシタユニットに入力されるタイミングでは、前記ヒストリキャパシタに対して、前記メインローテートキャパシタと前記サブローテートキャパシタとが前記積分スイッチを介して並列に接続され、前記ローテートキャパシタユニットから前記バッファキャパシタに電荷を出力するタイミングでは、前記メインローテートキャパシタのみが前記放出スイッチに接続される構成を採る。
【００１２】
本発明のサンプリング回路は、入力された信号をサンプリングするサンプリングスイッチと、前記サンプリングスイッチに接続されたヒストリキャパシタを含む電荷サンプリング回路と、ローテートキャパシタユニットとバッファキャパシタユニットとを有する離散時間アナログ処理回路が、複数個、並列に配置された離散時間アナログ処理回路群と、前記離散時間アナログ処理回路群の各々からの出力を加算して出力する合成部と、前記離散時間アナログ処理回路群及び前記合成部の動作を制御するための複数の制御信号を出力するデジタルコントロールユニットと、を有し、前記ローテートキャパシタユニットは、第１の積分スイッチと、前記第１の積分スイッチに並列に接続されたメインローテートキャパシタと、サブローテートキャパシタを有し、前記バッファキャパシタユニットは、第２の積分スイッチと、前記第２の積分スイッチに接続されたバッファキャパシタとを有し、前記ヒストリキャパシタに蓄積された電荷が前記ローテートキャパシタユニットに入力されるタイミングでは、前記ヒストリキャパシタに対して、前記メインローテートキャパシタと前記サブローテートキャパシタとが、前記第１の積分スイッチを介して並列に接続され、前記ローテートキャパシタユニットから前記合成部に電荷を出力するタイミングでは、前記メインローテートキャパシタのみが前記合成部に接続される構成を採る。
【発明の効果】
【００１３】
本発明によれば、複数系統設けられた離散時間アナログ処理回路の構成要素として、メインローテートキャパシタとサブローテートキャパシタを含むローテートキャパシタユニットを複数個用い、メインローテートキャパシタのみが出力側のバッファキャパシタと電
荷共有する構成とすることにより、設定可能な素子パラメータの種類を増やすことが可能となる。従って、広帯域の無線通信システムに適用した場合においても、妨害波を効果的に減衰させることができるとともに、受信信号の通過帯域内の利得変動を抑制することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】従来のサンプリング回路の構成の一例を示す接続図
【図２】従来のサンプリング回路で用いる制御信号のタイミングチャート
【図３】従来のサンプリング回路により実現されるフィルタ特性の例を示す特性図
【図４】実施の形態１に係るサンプリング受信機の構成を示すブロック図
【図５】実施の形態１のサンプリング回路の構成を示す接続図
【図６】実施の形態１のサンプリング回路の具体的構成を示す接続図
【図７】実施の形態１で用いる制御信号のタイミングチャート
【図８】実施の形態１の容量可変のキャパシタの構成を示す図
【図９】実施の形態２のサンプリング回路の構成を示す接続図
【図１０】実施の形態２で用いる制御信号のタイミングチャート
【図１１】実施の形態２により実現される第３のＩＩＲフィルタ特性の例を示す特性図
【図１２】実施の形態３のサンプリング回路の構成を示す接続図
【図１３】実施の形態３のサンプリング回路の具体的構成を示す接続図
【図１４】実施の形態３で用いる制御信号のタイミングチャート
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１６】
（実施の形態１）
図４に、本実施の形態のサンプリング受信機の構成を示す。サンプリング受信機１０は、アンテナ１１と、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）１２と、サンプリング回路１３と、ローカル周波数発振部１４と、Ａ／Ｄ（Analog to Digital）変換処理部１５と、デジタル受信処理部１６とを有する。
【００１７】
このサンプリング受信機１０は、搬送波周波数ｆＲＦで送信された電磁波２１を受信し、この受信信号に対して離散時間的に周波数変換とフィルタ処理を施して所望信号成分を抽出する。そして、サンプリング受信機１０は、抽出した所望信号成分をデジタル信号に変換してデジタル受信処理を行い、得られた受信データ２７を出力する。
【００１８】
アンテナ１１は、図示していない送信局から搬送波周波数（ｆＲＦ）で送信された電磁波２１を受信し、これをアナログＲＦ信号２２に変換する。低雑音増幅器（ＬＮＡ）１２は、アナログＲＦ信号２２を増幅して出力する。
【００１９】
サンプリング回路１３には、増幅されたアナログＲＦ信号２３とローカル周波数信号２４とが入力される。サンプリング回路１３は、アナログＲＦ信号２３をローカル周波数信号（ｆＬＯ）２４を用いて離散時間的に周波数変換してフィルタ処理を行うことで、所望信号成分のみを抽出したベースバンド信号２５を出力する。
【００２０】
ローカル周波数発振部１４は、サンプリング回路１３に対して、サンプリング処理と周波数変換処理に用いるローカル周波数信号（ｆＬＯ）２４を生成して出力する。
【００２１】
Ａ／Ｄ変換処理部１５は、入力されるベースバンド信号を所定のサンプリング周波数でデジタル値に量子化し、デジタル信号に変換されたデジタルベースバンド信号２６を出力する。
【００２２】
デジタル受信処理部１６は、入力されるデジタルベースバンド信号２６に対して復調及び復号等の所定のデジタル受信処理を行い、これにより得た受信データ２７を出力する。
【００２３】
図５において、図４のサンプリング回路１３の構成を示す。図５において、サンプリング回路１００が図４におけるサンプリング回路１３に相当する。サンプリング回路１００では、入力信号に対して離散時間アナログ処理を行う離散時間アナログ処理回路１０１−１〜１０１−ｎが、複数系統、並列に配置されている。各々の離散時間アナログ処理回路１０１−１〜１０１−ｎにおける回路素子値を独立に設定することにより、従来の１系統の離散時間アナログ処理回路で構成されたサンプリング回路に比して、良好なフィルタ周波数応答特性を得ることができる。
【００２４】
＜サンプリング回路の構成＞
図６に、図５のサンプリング回路１００の具体的構成を示す。図６Ａのサンプリング回路１００は、ｎ個の（ｎ系統の）離散時間アナログ処理回路１０１−１〜１０１−ｎが並列に接続された離散時間アナログ処理回路群１０１と、合成器１０２と、デジタルコントロールユニット１０３とを有する。
【００２５】
合成器１０２は、バッファキャパシタ１０２２と、並列接続された複数個の離散時間アナログ処理回路１０１−１〜１０１−ｎとバッファキャパシタ１０２２との接続状態をオンオフ制御するダンプスイッチ１０２１と、離散時間アナログ処理回路１０１−１〜１０１−ｎ内のメインローテートキャパシタ１０１４４１〜１０１４４ｎを接地するためのリセットスイッチ１０２３とを有する。
【００２６】
また、デジタルコントロールユニット１０３は、各離散時間アナログ処理回路１０１−１〜１０１−ｎ及びダンプスイッチ１０２１とリセットスイッチ１０２３のそれぞれに対して、制御信号を生成し送出する。
【００２７】
次に、離散時間アナログ処理回路１０１−１〜１０１−ｎの各々の構成を説明する。各離散時間アナログ処理回路１０１−１〜１０１−ｎは共通の構成を有するため、ここでは、離散時間アナログ処理回路１０１−１について説明する。
【００２８】
離散時間アナログ処理回路１０１−１は、入力されたアナログＲＦ信号（電圧信号）を電流信号に変換する電圧電流変換器（ＴＡ：Transconductance Amplifier）１０１１と、電圧電流変換器（ＴＡ）１０１１に接続されたサンプリングスイッチ１０１２と、サンプリングスイッチ１０１２に接続されたヒストリキャパシタ１０１３と、サンプリングスイッチ１０１２及びヒストリキャパシタ１０１３に並列に接続された複数のローテートキャパシタユニット１０１４からなるローテートキャパシタユニット群とを有する。
【００２９】
図６Ｂに、ローテートキャパシタユニット１０１４の構成を示す。ローテートキャパシタユニット１０１４は、サブローテートキャパシタ１０１４３と、メインローテートキャパシタ１０１４４とを有する。サブローテートキャパシタ１０１４３には、積分スイッチ１０１４１と、放出スイッチ１０１４５とが接続され、メインローテートキャパシタ１０１４４には、積分スイッチ１０１４２と、放出スイッチ１０１４６とが接続される。
【００３０】
デジタルコントロールユニット１０３は、制御信号Ｓ１〜Ｓ２Ｎ、ＳＡＺ、ＳＢＺ、Ｄ、Ｒを生成する。制御信号Ｓ１〜Ｓ２Ｎは、各ローテートキャパシタユニット１０１４内の積分スイッチ１０１４１，１０１４２に供給される。制御信号ＳＡＺ、ＳＢＺは、各ローテートキャパシタユニット１０１４内の放出スイッチ１０１４５，１０１４６に供給される。また、制御信号Ｄはダンプスイッチ１０２１に、制御信号Ｒはリセットスイッチ１
０２３にそれぞれ供給される。
【００３１】
図６Ｂの端子ＣＫ１には、制御信号Ｓ１〜Ｓ２Ｎのいずれかが入力され、端子ＣＫ２には、制御信号ＳＡＺまたはＳＢＺが入力される。図６Ａにおいては、各々の離散時間アナログ処理回路１０１−１〜１０１−ｎは、２×Ｎ個（Ｎは１以上の自然数）のローテートキャパシタユニット１０１４を有する。２×Ｎ個のローテートキャパシタユニット１０１４のうち、左半分のＮ個のローテートキャパシタユニット１０１４の端子ＣＫ２には、制御信号ＳＡＺが入力され、右半分のＮ個のローテートキャパシタユニット１０１４の端子ＣＫ１には、制御信号ＳＢＺが入力される。なお、これは例示であって、制御信号ＳＡＺが入力されるローテートキャパシタユニット１０１４と、制御信号ＳＢＺが入力されるローテートキャパシタユニット１０１４の配列はこれに限定されない。
【００３２】
ここで、各々の離散時間アナログ処理回路１０１−１〜１０１−ｎにおけるヒストリキャパシタ１０１３、ローテートキャパシタユニット１０１４内のサブローテートキャパシタ１０１４３、及び、メインローテートキャパシタ１０１４４の容量値は、それぞれ後述する導出式に基づいて設定されている。これを明示するために、図６では、ヒストリキャパシタ１０１３の容量ＣＨ、サブローテートキャパシタ１０１４３の容量ＣＲｓ、メインローテートキャパシタ１０１４４の容量ＣＲｍの各々に、添え字ｋ（ｋ＝１〜ｎ）を付けて区別している。
【００３３】
なお、上述したように、離散時間アナログ処理回路１０１−１〜１０１−ｎの各々は、２×Ｎ個（Ｎは１以上の自然数）のローテートキャパシタユニット１０１４を有する。ローテートキャパシタユニット１０１４の各々は、メインローテートキャパシタ１０１４４と、サブローテートキャパシタ１０１４３とを１個ずつ含む。サブローテートキャパシタ１０１４３には、積分スイッチ１０１４１と、放出スイッチ１０１４５とが１個ずつ接続される。また、メインローテートキャパシタ１０１４４には、積分スイッチ１０１４２と、放出スイッチ１０１４６とが１個ずつ接続される。
【００３４】
従って、１つの離散時間アナログ処理回路１０１−ｋには、ローテートキャパシタユニット１０１４ｋ、メインローテートキャパシタ１０１４４ｋ、サブローテートキャパシタ１０１４３ｋ、積分スイッチ１０１４１ｋ、１０１４２ｋ、放出スイッチ１０１４５ｋ、１０１４６ｋが、それぞれ２×Ｎ個ずつ含まれる。
【００３５】
なお、本実施の形態において、フィードバック制御用途のキャパシタやその制御信号をさらに用いる構成としてもよいが、本実施の形態では、説明の簡単化のため、フィードバック用のキャパシタの図示と説明を割愛している。
【００３６】
図７は、デジタルコントロールユニット１０３から出力される制御信号及びサンプリングスイッチ１０１２へ供給されるローカル周波数信号のタイミングチャートを示す。制御信号Ｓ１〜Ｓ２Ｎは、互いにハイとなる周期がずれた信号であって、各々がハイ状態になっている期間は、ローカル周波数信号ＬＯのＭ周期分に相当する。また、制御信号ＳＡＺと制御信号ＳＢＺとは、交互にハイの状態になる。これらの制御信号を受けたローテートキャパシタユニット１０１４では、積分スイッチ１０１４１、１０１４２及び放出スイッチ１０１４５、１０１４６のＯＮ／ＯＦＦ状態によって、サブローテートキャパシタ１０１４３及びメインローテートキャパシタ１０１４４の積分と放出を交互に行う。
【００３７】
ここで特徴的なことは、積分スイッチ１０１４２のＯＮ期間にメインローテートキャパシタ１０１４４に入力された電荷は、放出スイッチ１０１４６がＯＮとなるとバッファキャパシタ１０２２へその一部が放出されるのに対し、積分スイッチ１０１４１のＯＮ期間にサブローテートキャパシタ１０１４３に入力された電荷は、放出スイッチ１０１４５が
ＯＮとなるタイミングで接地し放電されることである。
【００３８】
このように、バッファキャパシタ１０２２と電荷共有をするメインローテートキャパシタ１０１４４と、バッファキャパシタ１０２２と電荷共有しないサブローテートキャパシタ１０１４３とを用いることにより、電荷の入力時と出力時とでローテートキャパシタユニット１０１４の容量値を切り替えることができる。このような構成にすることにより、離散時間アナログ処理回路１０１−１〜１０１−ｎのそれぞれで同一の電圧電流変換器（ＴＡ）１０１１を用いたとしてもそれぞれの利得を制御することができる。これにより、後に示す減衰極を有するフィルタ特性を実現する回路を設計する場合においても、減衰極周波数を容量比で制御することが可能となる。
【００３９】
なお、合成器１０２の実現は図６に示すバッファキャパシタ１０２２を用いた電荷共有によるパッシブな構成に限らない。例えば、バッファキャパシタ１０２２を、離散時間アナログ処理回路１０１−１〜１０１−ｎの並列数ｎと同数だけ用意し、バッファキャパシタ１０２２の出力をオペアンプによる加算回路で出力することも可能である。
【００４０】
なお、バッファキャパシタ１０２２の後段をどのような回路構成にするかは、本発明で特に限定されるものではない。例えばバッファキャパシタ１０２２に蓄積された電荷量による離散信号値を、そのまま保持（サンプル・アンド・ホールド）した上でデジタル値に量子化し、以降はデジタル信号処理を行う構成としてもよい。また別の例としては、バッファキャパシタ１０２２に蓄積された電荷量による離散信号値を電圧に変換した上で、さらに信号処理する構成としてもよい。
【００４１】
＜サンプリング回路の動作＞
次に、本実施の形態のサンプリング回路１００の動作について説明する。離散時間アナログ処理回路１０１−１〜１０１−ｎの各々において、入力されたアナログＲＦ信号２３を電圧電流変換器（ＴＡ）１０１１によりアナログＲＦ電流信号に変換し、サンプリングスイッチ１０１２によりアナログＲＦ電流信号とほぼ同じ周波数ＬＯを持ったローカル周波数信号（ｆＬＯ）２４でサンプリングする。さらに、サンプリング回路１００は、離散時間アナログ処理回路１０１−１〜１０１−ｎの各々において、ヒストリキャパシタ１０１３と、ローテートキャパシタユニット１０１４内のサブローテートキャパシタ１０１４３と、メインローテートキャパシタ１０１４４とによって、サンプリングされた信号の電荷を積分し共有することにより時間的に離散化した離散信号を形成する。
【００４２】
さらに、離散時間アナログ処理回路１０１−１〜１０１−ｎの各々において、ヒストリキャパシタ１０１３と、ローテートキャパシタユニット１０１４内のサブローテートキャパシタ１０１４３と、メインローテートキャパシタ１０１４４との間で、ローテートキャパシタユニット１０１４内の積分スイッチ１０１４１と積分スイッチ１０１４２及び放出スイッチ１０１４５と放出スイッチ１０１４６をオン／オフ制御することにより、第１のＦＩＲフィルタ及び第２のＦＩＲフィルタの各特性に相当する動作を行う。
【００４３】
ここで、第１のＦＩＲフィルタの特性は、複数設けられている離散時間アナログ処理回路１０１−１〜１０１−ｎの各系統において、制御信号Ｓ１〜Ｓ２Ｎの各信号がハイになる期間の時間長によって定まる。すなわち、第１のＦＩＲフィルタの特性は、ヒストリキャパシタ１０１３と、ローテートキャパシタユニット１０１４内のサブローテートキャパシタ１０１４３と、メインローテートキャパシタ１０１４４とにおいて、充電による積分と電荷の共有が行われる時間長によって定まる。本実施の形態では、積分される時間長をローカル周波数ＬＯのＭ周期分としているため、各々の系統において実現される第１のＦＩＲフィルタ特性の伝達関数は式（１）で表すことができる。
【数１】
0005425096.tif 000002
【００４４】
また、第２のＦＩＲフィルタの特性は、複数設けられている離散時間アナログ処理回路１０１−１〜１０１−ｎの各系統において使用される各キャパシタの容量値の如何に関わらず、ローテートキャパシタユニット１０１４内の２×Ｎ個のメインローテートキャパシタ１０１４４のうち、制御信号ＳＡＺもしくはＳＢＺによって選択されるメインローテートキャパシタ１０１４４の数Ｎと前記Ｍの値とによって定まる。各々の系統において実現される第２のＦＩＲフィルタ特性の伝達関数は、式（２）で表すことができる。
【数２】
0005425096.tif 000003
【００４５】
また、複数設けられた離散時間アナログ処理回路１０１−１〜１０１−ｎの各々におけるヒストリキャパシタ１０１３と、複数のローテートキャパシタユニット１０１４内のサブローテートキャパシタ１０１４３とメインローテートキャパシタ１０１４４のうち、積分スイッチ１０１４１及び積分スイッチ１０１４２に供給される制御信号Ｓ１〜Ｓ２Ｎによって接続されるキャパシタ間で電荷共有が行われる。そして、各々の系統におけるメインローテートキャパシタ１０１４４に蓄えられた電荷共有の結果が、後段の合成器１０２で電荷共有によって合成されることにより、第１のＩＩＲフィルタ及び第２のＩＩＲフィルタが実現される。
【００４６】
この第１のＩＩＲフィルタ特性は、電圧電流変換器（ＴＡ）１０１１からの入力電荷と１タイミング前の電荷共有の結果であるＣＨｋに蓄えられている電荷を、ＣＲｍｋ、ＣＲｓｋ、及びＣＨｋが電荷共有することによって得られる。この伝達関数は、式（３）で表すことができる。ここで、サブローテートキャパシタ１０１４３はバッファキャパシタ１０２２に接続しない。これにより、離散時間アナログ処理回路１０１−１〜１０１−ｎのそれぞれにおいて、伝達関数の分子の係数は、メインローテートキャパシタ１０１４４の容量の、ヒストリキャパシタ１０１３の容量に対する比によって定まる。また、伝達関数の分母の係数は、メインローテートキャパシタ１０１４４とサブローテートキャパシタ１０１４３の容量の総和の、ヒストリキャパシタ１０１３の容量に対する比によって定まる。
【００４７】
具体的には、式（３）において、これら比は、Σの後の分子にあるＣＲｍｋ/ＣＨｋと、分母にある（ＣＲｍｋ＋ＣＲｓｋ）/ＣＨｋとして記述される。これら比は、メインローテートキャパシタ１０１４４及びサブローテートキャパシタ１０１４３の容量によって独立に設定することが可能であり、かつ容量比で伝達関数の係数を設定可能になっている。容量比は半導体プロセスによる製造においても正確であり、正確な係数設定が可能となる。
【数３】
0005425096.tif 000004
【００４８】
ここで、式（３）において、Ｔｓはサンプリングスイッチ１０１２においてローカル信号周波数ＬＯによってサンプリングされる際のサンプリング期間の時間長である。また、ｇｍは離散時間アナログ処理回路１０１−１〜１０１−ｎにおける電圧電流変換器（ＴＡ）１０１１のトランスコンダンクタンス値である。また、ＣＨｋはｋ番目（ｋは１からｎまでの自然数）の系統の離散時間アナログ処理回路１０１−ｋにおけるヒストリキャパシタ１０１３の容量値である。また、ＣＲｍｋはｋ番目の系統の離散時間アナログ処理回路１０１−ｋにおけるサブローテートキャパシタ１０１４３一個あたりの容量値である。また、ＣＲｓｋはｋ番目の系統の離散時間アナログ処理回路１０１−ｋにおけるメインローテートキャパシタ１０１４４一個あたりの容量値である。
【００４９】
また、複数のローテートキャパシタユニット１０１４内のメインローテートキャパシタ１０１４４のうち、ローテートキャパシタユニット１０１４内の放出スイッチ１０１４６に供給される制御信号ＳＡＺ及びＳＢＺによって接続されるメインローテートキャパシタ１０１４４と、バッファキャパシタ１０２２との間で電荷共有が行われる。このメインローテートキャパシタ１０１４４とバッファキャパシタ１０２２との電荷共有により、第２のＩＩＲフィルタ特性が実現される。その伝達関数は式（４）で表すことができる。（式４）において、ＣＢはバッファキャパシタ１０２２の容量値である。
【数４】
0005425096.tif 000005
【００５０】
なお式（１）〜式（４）内の項の切り分けは明確なものではなく、ここでは後に記述するサンプリング回路のフィルタ特性の設計方法を説明しやすい形でまとめている。正確には、第２のＩＩＲフィルタ特性が実現されると同時に、式（３）の加算が実現される。
【００５１】
以上より、図６Ａで示されるサンプリング回路１００全体で得られるフィルタ処理の総合伝達特性Ｈ（ｚ）は、式（１）〜式（４）までの特性を結合した特性として表され、式（５）のように置き替えることができる。
【数５】
0005425096.tif 000006
【００５２】
ここで重要なことは、式（５）により表現される伝達関数において、ｎ系統分の離散時間アナログ処理回路１０１−１〜１０１−ｎにおける各キャパシタの容量値ＣＨｋ、ＣＲｍｋ、ＣＲｓｋ、ＣＢを任意に設定しても、所望のフィルタ周波数応答特性が得られるわけではないことである。
【００５３】
このうち、特に、式（３）で表される第３のＩＩＲフィルタ特性は、一次のＩＩＲの和
となっていることがわかる。簡易には、式（６）のように記述できる。式（６）において、定数ａｋは、式（４）のＣＲｍｋ/ＣＨｋに対応し、定数ｂｋは、式（４）の（ＣＲｍｋ＋ＣＲｓｋ）/ＣＨｋに対応する。よって、定数ａｋ、ｂｋのそれぞれをメインローテートキャパシタ１０１４４とサブローテートキャパシタ１０１４３の容量で決定することが可能になる。
【数６】
0005425096.tif 000007
【００５４】
ＤＣ利得、減衰極の位置などを任意に設定して定数ａｋ、ｂｋを算出して式（４）のＨＩＩＲ３と式（６）のＨＩＩＲ３とを比較することにより、ｇｍ、ＣＲｍｋ、ＣＲｓｋ、ＣＨｋの値を算出することができる。具体的な素子値の選定方法に関しては実施の形態２に記す。
【００５５】
一方、電圧電流変換器（ＴＡ）１０１１のトランスコンダンクタンス値ｇｍの差を正確に作ることは非常に困難である。そこで、図６Ａの構成では、各々の離散時間アナログ処理回路１０１−１〜１０１−ｎの電圧電流変換器（ＴＡ）１０１１のｇｍを同じ値にした。これにより、それぞれの系統でｇｍ値の異なる電圧電流変換器（ＴＡ）１０１１を設計する場合に比べて、設計上の負担を大幅に削減できる。また、各々の離散時間アナログ処理回路１０１−１〜１０１−ｎがそれぞれ１つの電圧電流変換器（ＴＡ）１０１１を有していることにより、サンプリング回路１００全体で１つの電圧電流変換器（ＴＡ）１０１１を用いる場合に比べて利得増加の効果がある。
【００５６】
以上のように、本実施の形態によれば、複数の離散時間アナログ処理回路１０１−１〜１０１−ｎを並列に接続し、各々の系統の離散時間アナログ処理回路１０１−１〜１０１−ｎで得られた電荷信号をメインローテートキャパシタ１０１４４とサブローテートキャパシタ１０１４３との容量比で重み付けし、バッファキャパシタ１０２２で合成する回路構成とした。これにより、サンプリング回路１００において実現されるＩＩＲフィルタを高次化することが可能となる。
【００５７】
さらに、メインローテートキャパシタ１０１４４、サブローテートキャパシタ１０１４３を用いたことにより、サンプリング回路１００の高次ＩＩＲ設計において、半導体プロセスに適した容量比による重み付けが可能となる。また、フィルタ設計において、設定可能な回路素子値の種類と数が増えるため、フィルタの設計自由度を飛躍的に向上させることが可能となる。特に、受信機に要求されるフィルタ性能に応じて、並列的に設ける離散時間アナログ処理回路１０１−１〜１０１−ｎの系統数ｎを適切に設定することにより、減衰極の数や周波数軸上における位置を任意に設定することが可能となり、広帯域信号の受信に対応可能なフィルタ特性が実現可能となる。
【００５８】
なお、図６では、ｎ系統分設けられた離散時間アナログ処理回路１０１−１〜１０１−ｎの各系統におけるローテートキャパシタユニット１０１４内のサブローテートキャパシタ１０１４３の容量値ＣＲｓｋ、メインローテートキャパシタ１０１４４の容量値ＣＲｍｋを、同じ系統の離散時間アナログ処理回路内では共通の値とし、異なる系統の離散時間アナログ処理回路間では互いに異なる値として説明した。しかし、本発明は必ずしもこれに限定されるものではない。
【００５９】
また、同じ系統の離散時間アナログ処理回路内においても、複数のローテートキャパシタユニット１０１４間で、メインローテートキャパシタ１０１４４の容量値やサブローテートキャパシタ１０１４３の容量値を異なる素子値とすることも可能である。その場合は
伝達関数が変わるので、本実施の形態をもとにサンプリング回路のフィルタ特性の設計方法にも変更が必要である。また、各系統で必要とされる振幅利得がもっとも大きい系統はサブローテートキャパシタ１０１４３を設けず、重み付けの基準とするのが妥当である。
【００６０】
本実施の形態で示した構成では、サンプリングスイッチ１０１２に供給するローカル周波数信号ＬＯをデジタルコントロールユニット１０３とは別に生成して供給する例で説明したが、本発明はこれに限定されるものではない。デジタルコントロールユニット１０３内で、ローカル周波数信号ＬＯをも生成してサンプリングスイッチ１０１２へ供給する構成としてもよい。
【００６１】
本実施の形態で示した構成では、電荷共有後に、リセットスイッチ１０２３によってメインローテートキャパシタ１０１４４、サブローテートキャパシタ１０１４３を接地したが、接地せずに電荷を保持してもよい。電荷をリセットせずに保持することにより、利得の改善を行うことができる。スイッチの数、制御信号の数を減らすことができ、構成を簡易化できる。
【００６２】
また、メインローテートキャパシタ１０１４４、サブローテートキャパシタ１０１４３、ヒストリキャパシタ１０１３を、容量値が変更できる構成にしてもよい。例えば図８に示すように、スイッチＷ（ｉ）（ｉ＝１〜Ｎ）のオンオフを制御することにより、全体の容量が決まる構成にしておくことで、一つの回路構成で利得、カットオフ周波数、減衰極周波数を変更することができる。なお、図８に示す構成全体で、１つのキャパシタに相当する。
【００６３】
（実施の形態２）
本実施の形態では、実施の形態１において示した離散時間アナログ処理回路の並列構成において、並列化する系統数を３とした場合の構成及び実現されるフィルタ特性の例を説明する。また、本実施の形態では、その場合の、適切な構成条件を提示する。
【００６４】
図９に、本実施の形態のサンプリング回路の構成を示す。サンプリング回路２００は、図６で示したサンプリング回路１００において並列接続する離散時間アナログ処理回路１０１−１〜１０１−ｎの系統数ｎを３としたものである。各離散時間アナログ処理回路１０１−１，１０１−２，１０１−３におけるローテートキャパシタユニット１０１４内のメインローテートキャパシタ１０１４４、サブローテートキャパシタ１０１４３、ローテートキャパシタユニット１０１４の数（２×Ｎ）は一例として２×Ｎ＝４（すなわちＮ＝２）とした場合を示している。図９において図６と同様の構成及び動作をするものについては、同一の番号を付しており、これらについての説明は割愛する。
【００６５】
算出される素子値は、多くの場合、負の係数を含む。その場合は電圧電流変換器（ＴＡ）１０１１の入力もしくは、バッファキャパシタ１０２２に接続する系統の差動の正相、逆相を反転させて接続すればよい。
【００６６】
図１０は、本実施の形態においてデジタルコントロールユニット１０３から出力される制御信号及びサンプリングスイッチ１０１２へ供給されるローカル周波数信号のタイミングチャートである。制御信号Ｓ１〜Ｓ４は、互いにハイとなる周期がずれた信号であって、各々がハイ状態になっている時間は、ローカル周波数信号ＬＯのＭ周期分に相当する。本実施の形態では一例としてＭ＝８に設定する。
【００６７】
制御信号Ｓ１〜Ｓ４は、各離散時間アナログ処理回路１０１−１，１０１−２，１０１−３の積分スイッチ１０１４１，１０１４２へ送出される。制御信号ＳＡＺと制御信号ＳＢＺとは、交互にハイの状態になり、送出された放出スイッチ１０１４５，１０１４６に
よって２個のローテートキャパシタユニット１０１４の間を接続状態とするための制御信号である。制御信号ＳＡＺ，ＳＢＺは離散時間アナログ処理回路１０１−１，１０１−２，１０１−３における放出スイッチ１０１４５，１０１４６に送出される。制御信号Ｄ、制御信号Ｒは、それぞれダンプスイッチ１０２１、リセットスイッチ１０２３へ送出される。
【００６８】
以上のように構成されたサンプリング回路２００全体で実現されるフィルタ特性は、式（５）におけるｎ＝３の場合に相当する。
【００６９】
このうち、式（５）内の第３のＩＩＲフィルタ特性を構成する部分では、１次ローパスフィルタが３並列接続されているため、式（６）のｎ＝３として記述することができる。
【００７０】
ここで、指定した周波数に減衰極を持つにように式（６）の係数値を定める。ＤＣ利得をＤ（倍）、ｂ１，ｂ２，ｂ３を任意の値、ωＮを減衰極の角周波数とすると、ａ１，ａ２，ａ３は次式で求めることができる。
【数７】
0005425096.tif 000008
【００７１】
ｎ＝３の場合の式（５）内の第３のＩＩＲフィルタ特性を構成する部分と、式（６）とを比較することにより、式（８）、式（９）、式（１０）が得られる。そして、式（８）、式（９）、式（１０）から、各回路素子の素子値を求めることができる。
【数８】
0005425096.tif 000009
【数９】
0005425096.tif 000010
【数１０】
0005425096.tif 000011
【００７２】
一例として、式（１１）に示す条件を仮定し、式（８）、式（９）、式（１０）よりサンプリング回路２００における各回路素子の値を導出すると式（１２）で示す値が得られる。
【数１１】
0005425096.tif 000012
【数１２】
0005425096.tif 000013
【００７３】
図１１は、図９で示した３並列のサンプリング回路２００において式（１１）で示した条件及び式（１２）で示した回路素子値を用いた場合に得られる第３のＩＩＲフィルタの周波数応答特性を示した図であり、実線でその特性が示されている。一方、点線は、比較例として、離散時間アナログ処理回路を１系統のみとした構成を採用し、３ｄＢ（デシベル）の減衰を得る帯域幅が同等になるように構成した場合の周波数応答特性である。離散時間アナログ処理回路を１系統ではなく３系統で並列に配置する構成にすることにより、通過周波数領域における利得変動は変動させることなく、遮断周波数領域における減衰量をより大きく確保することが可能となることが、図１１から確認できる。なお、特性算出時のバッファキャパシタ１０２２の値は１０ｐＦとした。回路実現の際には、一系統は負の係数を実現する必要があり、正相逆相の入れ替え等の対応が必要である。
【００７４】
以上のように、本実施の形態によれば、３系統の離散時間アナログ処理回路１０１−１，１０１−２，１０２−３を並列に接続し、各々の系統で得られた電荷信号をバッファキャパシタ１０２２で合成する回路構成とした。これにより、サンプリング回路２００において実現されるＩＩＲフィルタの特性を高次化することが可能となり、より急峻な周波数対減衰特性を得る周波数応答特性や、バンドパス特性などを実現することが可能となる。
【００７５】
なお、本実施の形態では、離散時間アナログ処理回路１０１−１〜１０１−ｎの系統数ｎを３とした場合の実施の形態を示したが、本発明はこの並列数に限定されるものではない。これまでの実施の形態で開示した内容に基づけば、並列数が４以上の場合や２の場合に対しても容易に展開可能であることは言うまでもない。
【００７６】
（実施の形態３）
本実施の形態では、回路全体で一つの電圧電流変換器（ＴＡ）を用いる構成によっても、実施の形態１と同様に１次ＩＩＲフィルタ特性の和を実現できることを示す。すなわち、実施の形態１では、図６に示すように、複数の離散時間アナログ処理回路１０１−１〜１０１−ｎの各々が電圧電流変換器（ＴＡ）１０１１を一つずつ有する構成であったの対し、本実施の形態では、サンプリング回路全体として、一つの電圧電流変換器（ＴＡ）を有する。
【００７７】
図１２は、本実施の形態に係るサンプリング回路の構成を示す。図１２において、サンプリング回路３００が、図４におけるサンプリング回路１３に相当する。サンプリング回路３００は、入力電圧信号を電流に変換してサンプリングする電荷サンプリング回路３０１と、複数系統の離散時間アナログ処理回路３０２−１〜３０２−ｎが並列に配置された、離散時間アナログ処理を行う離散時間アナログ処理回路群３０２と、離散時間アナログ処理回路３０２−１〜３０２−ｎの出力を合成して出力する合成器３０３とを有する。各々の離散時間アナログ処理回路３０２−１〜３０２−ｎにおける回路素子値を独立に設定することにより、単一の電圧電流変換器（ＴＡ）を用いる構成においても、従来の１系統の離散時間アナログ処理回路で構成されたサンプリング回路に比して、良好なフィルタ周波数応答特性を実現することができる。
【００７８】
図１３Ａに図１２の具体的構成を示す。電荷サンプリング回路３０１は、電圧電流変換器（ＴＡ）３０１１と、サンプリングスイッチ３０１２と、ヒストリキャパシタ３０１３とを有する。
【００７９】
離散時間アナログ処理回路３０２−１〜３０２−ｎは、図１３Ｂに示すローテートキャパシタユニット３０２１と、図１３Ｃに示すバッファキャパシタユニット３０２２とを有する。ローテートキャパシタユニット３０２１は、積分スイッチ３０２１１と、メインローテートキャパシタ３０２１２と、サブローテートキャパシタ３０２１３とを有する。バ
ッファキャパシタユニット３０２２は、積分スイッチ３０２２１，３０２２２と、バッファキャパシタ３０２２３とを有する。
【００８０】
合成器３０３は、ダンプスイッチ３０３１と、バッファキャパシタ３０３２と、リセットスイッチ３０３３，３０３４とを有する。
【００８１】
デジタルコントロールユニット３０４は、サンプリング回路３００が周波数変換、デシメーション、フィルタリングを行なうことにより、所望の特性を得られるように、電荷サンプリング回路３０１、離散時間アナログ処理回路３０２−１〜３０２−ｎ、合成器３０３に対する制御信号を供給する。
【００８２】
デジタルコントロールユニット３０４が出力する制御信号ＬＯ１〜ＬＯ４のタイミングチャートを図１４に示す。ＬＯ１〜ＬＯ４はハイとなる区間が、入力信号周期の１／４であり、互いにハイとなる区間がずれた信号である。
【００８３】
次に、サンプリング回路３００の動作を説明する。まず、入力されたアナログＲＦ信号２３は、電荷サンプリング回路３０１と、離散時間アナログ処理回路３０２−１〜３０２−ｎとによって電荷サンプリングされる。つまり、入力された電圧信号であるアナログＲＦ信号２３は、電圧電流変換器（ＴＡ）３０１１によって電流に変換される。電流信号は、サンプリングスイッチ３０１２と、ローテートキャパシタユニット３０２１内の積分スイッチ３０２１１を介して、ヒストリキャパシタ３０１３と、メインローテートキャパシタ３０２１２と、サブローテートキャパシタ３０２１３とに入力され、所望入力信号周期の１／４の区間の間、電荷が積分される。サンプリングの初期状態として、ヒストリキャパシタ３０１３が、前回サンプリングした際の電荷を保持していることにより、ＩＩＲフィルタの効果を得られる。
【００８４】
次に、複数系統、並列に配置された、離散時間アナログ処理回路３０２−１〜３０２−ｎにおいて、それぞれローテートキャパシタユニット３０２１と、バッファキャパシタユニット３０２２とが電荷共有を行なう。つまり、メインローテートキャパシタ３０２１２ｋ，サブローテートキャパシタ３０２１３ｋに蓄積された電荷を入力として、積分スイッチ３０２２１ｋ，３０２２２ｋを介して、メインローテートキャパシタ３０２１２ｋ，サブローテートキャパシタ３０２１３ｋ及びバッファキャパシタ３０２２３ｋが電荷共有を行なう。電荷供給の初期状態として、バッファキャパシタ３０２２３ｋが前回電荷共有時の電荷を保持していることにより、ＩＩＲフィルタの効果を得られる。
【００８５】
続いて、複数系統、並列に配置された、離散時間アナログ処理回路３０２−１〜３０２−ｎと合成器３０３において、メインローテートキャパシタ３０２１２ｋとバッファキャパシタ３０３２とが電荷共有を行なう。つまり、メインローテートキャパシタ３０２１２１〜Ｎに蓄積された電荷を入力として、ダンプスイッチ３０３１を介して、メインローテートキャパシタ３０２１２ｋとバッファキャパシタ３０３２とが電荷共有を行なう。この電荷共有によって、受動回路で、離散時間アナログ処理回路３０２−１〜３０２−ｎの出力の加算結果を出力することができる。また、電荷供給の初期状態として、バッファキャパシタ３０３２が前回電荷共有時の電荷を保持していることにより、ＩＩＲフィルタの効果を得られる。
【００８６】
最後に、リセットスイッチ３０３３、３０３４を介してメインローテートキャパシタ３０２１２ｋ及び、サブローテートキャパシタ３０２１３ｋの電位をリセットして、サンプリングスイッチ３０１２が適正に動作する電位に設定する。
【００８７】
上記の動作が繰り返されることによって、式（１３）に示す伝達関数を得ることができ
る。
【数１３】
0005425096.tif 000014
【００８８】
ただし、ｇｍは電圧電流変換器（ＴＡ）３０１１のｇｍ値を示す。また、ＴＳはローカル（ＬＯ）信号の周期を示す。また、各キャパシタの容量値ＣＨはヒストリキャパシタ３０１３の容量値、ＣＲｍｋはメインローテートキャパシタ３０２１２の容量値、ＣＲｓｋはサブローテートキャパシタ３０２１３の容量値、ＣＢ１はバッファキャパシタユニット３０２２内のバッファキャパシタ３０２２３の容量値、ＣＢは合成器３０３内のバッファキャパシタ３０３２の容量値である。
【００８９】
さらにＣＲｍｋ＋ＣＲｓｋ＝ＣＲとすれば、式（１４）のように記述することができる。
【数１４】
0005425096.tif 000015
【００９０】
式（１４）より、単一の電圧電流変換器（ＴＡ）３０１１を用いる構成においても、回路素子の容量比によって係数を決定される１次ＩＩＲフィルタの和を実現できていることがわかる。これにより、設計の負担が小さく、かつ半導体プロセスにおけるバラツキにも強い構成を実現できる。
【００９１】
以上のように、本実施の形態によれば、電荷サンプリング回路３０１に接続された、複数の離散時間アナログ処理回路３０２−１〜３０２−ｎを並列に接続し、各々の系統の離散時間アナログ処理回路３０２−１〜３０２−ｎで得られた電荷信号を、バッファキャパシタ３０３２で合成する回路構成とし、離散時間アナログ処理回路３０２−１〜３０２−ｎにおいて、メインローテートキャパシタ３０２１２、サブローテートキャパシタ３０２１３を用いたことにより、単一の電荷サンプリング回路３０１で、１次ＩＩＲの和を実現し、さらにその係数値を容量比で決定することが可能となる。
【００９２】
これによって、単一の電荷サンプリング回路を用いる構成においても、半導体プロセスに適した容量比による重み付けが可能となる。また、フィルタ設計において、設定可能な回路素子値の種類と数が増えるため、フィルタの設計自由度を飛躍的に向上させることが可能となる。特に、受信機に要求されるフィルタ性能に応じて、並列的に設ける離散時間アナログ処理回路の系統数を適切に設定することにより、減衰極の数や周波数軸上におけ
る位置を任意に設定することが可能となり、広帯域信号の受信に対応可能なフィルタ特性が実現可能となる。
【００９３】
さらに、上記構成ではＬＯ１〜ＬＯ４として、ハイとなる時間が入力信号周期の１／４で、それぞれハイとなる区間がずれた信号を用いることにより、不要な高調波応答を抑圧することができる。これは、離散時間アナログ処理回路が１系統の場合にも有効である。
【００９４】
２００８年１２月３日出願の特願２００８−３０８９５３に含まれる明細書、図面及び要約書の開示内容は、すべて本願に援用される。
【産業上の利用可能性】
【００９５】
本発明に係るダイレクトサンプリング回路及び受信機は、無線通信装置における受信部の高周波信号処理回路に有用であり、信号の周波数変換とフィルタ処理を行う場合に適用して好適である。
【符号の説明】
【００９６】
１０  サンプリング受信機
１２  低雑音増幅器（ＬＮＡ）
１３、１００、２００、３００  サンプリング回路
１０１、３０２  離散時間アナログ処理回路群
１０１−１〜１０１−ｎ、３０２−１〜３０２−ｎ  離散時間アナログ処理回路
１０１１、３０１１  電圧電流変換器（ＴＡ）
１０１２、３０１２  サンプリングスイッチ
１０１３、３０１３  ヒストリキャパシタ
１０１４、３０２１  ローテートキャパシタユニット
１０１４１、１０１４２、３０２１１、３０２２１、３０２２２  積分スイッチ
１０１４３、３０２１３  サブローテートキャパシタ
１０１４４、３０２１２  メインローテートキャパシタ
１０１４５、１０１４６  放出スイッチ
１０２、３０３  合成器
１０２１、３０３１  ダンプスイッチ
１０２２、３０３２，３０２２３  バッファキャパシタ
１０２３、３０３３  リセットスイッチ
１０３、３０４  デジタルコントロールユニット
３０１  電荷サンプリング回路
３０２２  バッファキャパシタユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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