(57)【特許請求の範囲】
【請求項１】
基板上に配設された導電ストラップであって、前記導電ストラップは、前記基板の上の電気的絶縁材料上に配設されたアモルファスシリコンの上の導電材料を含む、導電ストラップと、
前記導電ストラップ上に配設され、かつ、複数の交互にドープされた垂直に重なる半導体領域を含むサイリスタと、
前記サイリスタの前記複数の交互にドープされた垂直に重なる半導体領域のうちの１つの上に配設された制御ゲートと、
を含むことを特徴とするメモリセル。
【請求項２】
基板上の少なくとも１つの導電ストラップであって、前記導電ストラップは、前記基板の上の電気的絶縁材料上に配設されたアモルファスシリコンの上の導電材料を含む、少なくとも１つの導電ストラップと、
前記少なくとも１つの導電ストラップ上に配設された複数のメモリセルであって、前記複数のメモリセルの各々は、複数の交互にドープされた垂直に重なる半導体領域を含むサイリスタと、前記サイリスタに関連する制御ゲートとを含む、複数のメモリセルと、
前記複数のメモリセルの少なくとも一部分と電気的に結合されたデータ線と、
を含むことを特徴とする半導体デバイス。
【請求項３】
前記複数のメモリセルの各々は、４Ｆ２のセルサイズを有する、ことを特徴とする請求項２記載の半導体デバイス。
【請求項４】
前記少なくとも１つの導電ストラップは、論理デバイスの上にある、ことを特徴とする請求項２記載の半導体デバイス。
【請求項５】
共に集積された少なくとも１つの論理デバイスを更に含む、ことを特徴とする請求項２記載の半導体デバイス。
【請求項６】
メモリアレイであって、前記メモリアレイは、
メモリセルのアレイであって、
実質的に、第１方向の複数の行と前記第１方向とは垂直な第２方向の複数の列とに整列された複数のサイリスタであって、前記複数のサイリスタの各々は、複数の垂直に重なる交互にドープされた半導体領域を含む、複数のサイリスタと、
前記複数の列の内の少なくとも１つの前記複数のサイリスタの各々の前記複数の垂直に重なる交互にドープされた領域の１つと電気的に結合された少なくとも１つの制御ゲートと、
を含む、メモリセルのアレイと、
複数の導電ストラップであって、前記複数の導電ストラップの各々は、複数の行の内の少なくとも１つの前記複数のサイリスタの各々と電気的に結合されており、前記複数の導電ストラップは、個々に、基板の上の電気的絶縁材料上に配設されたアモルファスシリコンの上の導電材料を含む、複数の導電ストラップと、
を含むことを特徴するメモリアレイ。
【請求項７】
前記少なくとも１つの制御ゲートは、前記複数の列の内の１つに整列された前記複数のサイリスタの各々の少なくとも１つの側壁上に配設されている、ことを特徴とする請求項６記載のメモリアレイ。
【請求項８】
前記メモリセルのアレイの前記複数の行の内の１つの行の前記複数のサイリスタの各々は、前記複数の導電ストラップのうちの１つの上に配設されている、ことを特徴とする請求項６記載のメモリアレイ。
【請求項９】
半導体デバイスを形成する方法であって、
電気的絶縁材料の上のアモルファスシリコンと、前記アモルファスシリコンの上の導電材料と、前記導電材料の上のドープされた材料と、前記ドープされた材料の上のドープされた結晶シリコンとを含む半導体構造を形成することと、
前記ドープされた結晶シリコン、前記ドープされた材料、前記導電材料、及び前記アモルファスシリコンの各々の一部分を除去して、前記電気的絶縁材料を露出する複数のチャネルを形成することと、
前記ドープされた結晶シリコン及び前記ドープされた材料を除去して、複数の柱を形成することであって、前記複数の柱の各々は、第１のドープ領域と、前記第１のドープ領域に対して反対にドープされた第２のドープ領域とを含む、ことと、
前記複数の柱の各々の少なくとも１つの面上に少なくとも１つの制御ゲートを形成することと、
前記複数の柱を第１のドーパントに暴露して、前記第２のドープ領域に対して反対にドープされた第３のドープ領域を形成することと、
前記複数の柱を第２のドーパントに暴露して、第４のドープ領域を形成することと、
を含むことを特徴とする半導体デバイスの形成方法。
【請求項１０】
前記複数の柱の各々の前記第４のドープ領域上に接触する少なくとも１つの導電線を形成することを更に含む、ことを特徴とする請求項９記載の方法。
【請求項１１】
前記複数の柱の各々の少なくとも１つの面上に少なくとも１つの制御ゲートを形成することは、前記第２及び第３のドープ領域のうちの一方の表面上に前記制御ゲートを形成することを含む、ことを特徴とする請求項９記載の方法。
【請求項１２】
少なくとも１つのメモリアクセスデバイスと、
前記少なくとも１つのメモリアクセスデバイスと動作可能に結合された少なくとも１つの半導体デバイスと、
を含むシステムであって、
前記少なくとも１つの半導体デバイスは、
少なくとも１つの導電ストラップであって、前記導電ストラップは、基板の上の電気的絶縁材料上に配設されたアモルファスシリコンの上の導電材料を含む、少なくとも１つの導電ストラップと、
前記少なくとも１つの導電ストラップ上に配設された複数のメモリセルであって、前記複数のメモリセルの各々は、サイリスタと、前記サイリスタに関連する制御ゲートとを含む、複数のメモリセルと、
前記複数のメモリセルの少なくとも一部分と電気的に結合されたデータ線と、
を含む、ことを特徴とするシステム。
【請求項１３】
前記複数のメモリセルの各々の前記サイリスタは、複数の垂直に重なる交互にドープされた領域を含み、これらの少なくとも１つは、前記少なくとも１つの導電ストラップ上に接触して配設されている、ことを特徴とする請求項１２記載のシステム。
【請求項１４】
前記導電材料は、導電性の金属含有材料又は導電性の金属化合物含有材料を含む、ことを特徴とする請求項１記載のメモリセル。
【請求項１５】
前記導電材料は、導電性の金属含有材料又は導電性の金属化合物含有材料を含む、ことを特徴とする請求項２記載の半導体デバイス。
【請求項１６】
前記導電材料は、導電性の金属含有材料又は導電性の金属化合物含有材料を含む、ことを特徴とする請求項６記載のメモリアレイ。
【請求項１７】
前記導電材料は、導電性の金属含有材料又は導電性の金属化合物含有材料を含む、ことを特徴とする請求項１２記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
〔関連出願に対する参照〕
この出願は、２０１０年３月２日に出願された“ＳＥＭＩＣＯＮＤＵＣＴＯＲ−ＭＥＴＡＬ−ＯＮ−ＩＮＳＵＬＡＴＯＲ ＳＴＲＵＣＴＵＲＥＳ，ＭＥＴＨＯＤ ＯＦ ＦＯＲＭＩＮＧ ＳＵＣＨ ＳＴＲＵＣＴＵＲＥＳ，ＡＮＤ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ ＩＮＣＬＵＤＩＮＧ ＳＵＣＨ ＳＴＲＵＣＴＵＲＥＳ”という題名の同時係属米国特許出願第１２／７１５，７０４号、２０１０年３月２日に出願された“ＦＬＯＡＴＩＮＧ ＢＯＤＹ ＣＥＬＬ ＳＴＲＵＣＴＵＲＥＳ，ＤＥＶＩＣＥＳ ＩＮＣＬＵＤＩＮＧ ＴＨＥ ＳＡＭＥ，ＡＮＤ ＭＥＴＨＯＤＳ ＦＯＲ ＦＯＲＭＩＮＧ ＴＨＥ ＳＡＭＥ”という題名の同時係属米国特許出願第１２／７１５，８４３号、２０１０年３月２日に出願された“ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ ＩＮＣＬＵＤＩＮＧ Ａ ＤＩＯＤＥ ＳＴＲＵＣＴＵＲＥ ＯＶＥＲ Ａ ＣＯＮＤＵＣＴＩＶＥ ＳＴＲＡＰ，ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＦＯＲＭＩＮＧ ＳＵＣＨ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ”という題名の同時係属米国特許出願第１２／７１５，７４３号、及び２０１０年３月２日に出願された“ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＥＬＬＳ，ＡＲＲＡＹＳ，ＤＥＶＩＣＥＳ，ＡＮＤ ＳＹＳＴＥＭ ＨＡＶＩＮＧ Ａ ＢＵＲＩＥＤ ＣＯＮＤＵＣＴＩＶＥ ＬＩＮＥ ＡＮＤ ＭＥＴＨＯＤＳ ＦＯＲ ＦＯＲＭＩＮＧ ＴＨＥ ＳＡＭＥ”という題名の同時係属米国特許出願第１２／７１５，９２２号と関連し、これらの開示は、ここでの言及によって本明細書に組み入れられたものとする。
【０００２】
本発明の実施例は、サイリスタベースメモリセル、１つまたはそれ以上のサイリスタを含む半導体デバイス及びそのようなメモリセルと半導体デバイスを形成する方法に関連する。
【背景技術】
【０００３】
集積回路（ＩＣ）メモリデバイスは、従来のスタティックスランダムアクセスメモリ（ＳＲＡＭ）を含む。従来のＳＲＡＭは、４トランジスタメモリセル（４Ｔ ＳＲＡＭ）または６トランジスタメモリセル（６Ｔ ＳＲＡＭ）に基づく。これらのセルは、低電圧レベルで動作しそして比較的に高速で実行する相補型金属酸化物半導体（ＣＭＯＳ）デバイスのような従来のメモリ素子と互換性がある。しかし、従来のＳＲＡＭは、ＳＲＡＭの高密度設計を制限する大きいセル面積を使う。
【０００４】
ＩＣメモリデバイスの面積を減らす試みにおいて、しばしば“薄い容量性結合サイリスタ（ＴＣＣＴ）”と呼ばれている４層の交互のｎ型及びｐ型のシリコン材料を含む高密度・低電圧ＳＲＡＭセルが製造されている。ここに使われるように、“サイリスタ”という用語は、ｐ−ｎ−ｐ−ｎ構成に配置されたｐ型アノード領域、ｎ型ベース、ｐ型ベース、及びｎ型カソード領域を有する４層構造を含む双安定の３端子デバイスを意味し、そしてそれを含む。サイリスタは、アノードとカソードの２つの主端子、とカソードに隣接するｐ型材料に取り付けられてもよくて、しばしば“ゲート”と呼ばれる制御端子を含んでもよい。サイリスタベースランダムアクセスメモリ（Ｔ−ＲＡＭ）セルは、従来のＳＲＡＭセルと比較して、より速いスイッチング速度とより低い動作電圧を示す。
【０００５】
メモリデバイス内のサイリスタは、ｐ−ｎ−ｐ−ｎチャネルが電流を導電するようにゲートをバイアスすることによってオンされてもよい。一旦、デバイスがオンされることを、“ラッチされる”といい、サイリスタは、カソードとアノード間に導電される電流を維持するのにゲートがバイアスされることを要求しない。代わりに、カソードとアノード間に最小保持電流がもはや維持されなくなるまで、又はアノードとカソード間の電圧が反転されるまでに導電をし続ける。従って、サイリスタは、“オン”状態と“オフ”状態間でスイッチされることが可能なスイッチ又はダイオードとして機能してもよい。
【０００６】
図１Ａを参照すると、従来のＴ−ＲＡＭセル１０は、シリコン基板１１上に形成される、双安定素子としての垂直包囲（サラウンディング）ゲート１４を有する垂直サイリスタ１２と、アクセストランジスタ１６とを含む。サイリスタ１２は、アノード領域１８、ｎベース領域２０、ｐベース領域２２とカソード領域２４を含む。Ｔ−ＲＡＭセル１０は、２つのワード線によってアクセスされ、第１ワード線２６がアクセストランジスタ１６のアクセスゲートを制御するのに使用され、そして、書き込み動作中に第２ワード線として機能するゲート１４が垂直サイリスタ１２のスイッチングを制御するのに用いられる。垂直サイリスタ１２は、参照電圧２８に接続される。ゲート１４は、垂直サイリスタ１２のスイッチング速度を改善し得る。ビット線３０は、Ｔ−ＲＡＭセル１０からのデータの読み出し及びＴ−ＲＡＭセル１０へのデータの書き込みのためにＴ−ＲＡＭセルをセンサーアンプ（図示しない）に接続する。Ｔ−ＲＡＭセル１０は、１０ｐＡの範囲のかなり低いスタンバイ電流を示す。
【０００７】
しかしながら、Ｔ−ＲＡＭセル１０には、スケーラビリティ、制御及び集積上での制限を含む 複数の欠点がある。例えば、Ｔ−ＲＡＭセル１０は、各サイリスタ１２の寸法の制御と同様にアレイ内における各サイリスタ１２のための寸法の再現が困難であることによって制限される。垂直サイリスタ１２とゲート１４のスケーリングにおける困難により、８Ｆ２より小さい面積にＴ−ＲＡＭセル１０を調整することは困難である。ここで、Ｆは最小加工寸法（最少フィーチャサイズ：ｍｉｎｉｍａｌ ｆｅａｔｕｒｅ ｓｉｚｅ）である。さらに、サイリスタ１２のドープされた領域の形成が注入処理によって妨げられ、結果的に、サイリスタ１２内に不要なドーパント濃度又は分布をもたらすことになる。また、Ｔ−ＲＡＭセル１０は、論理デバイスのような任意の他のデバイスからも隔離して製造される必要があり、余分の製造工程を要求する。最後に、ワード線２６とゲート１４によるＴ−ＲＡＭセル１０の接続は、直列抵抗（すなわち、セルとセルの間の抵抗）とデバイス故障をもたらす。
【０００８】
従って、業界に必要とされるのは、改善されたスケーラビリティ、密度及び集積容量を有するデバイスの形成のためのサイリスタベースメモリセル、そしてそれを形成する方法である。
【図面の簡単な説明】
【０００９】
【図１Ａ】図１Ａは、従来の技術に従うＴ−ＲＡＭセルの断面図を示す。
【図２Ａ】図２Ａは、本発明の一実施形態に従う半導体デバイスの一部分の透視図を示す。
【図２Ｂ】図２Ｂは、図２Ａに示す半導体デバイスの一部分を表現する電気回路図を示す。
【図３Ａ】図３Ａは、本発明の一実施形態に従う他の半導体デバイスの一部分の透視図を示す。
【図３Ｂ】図３Ｂは、図３Ａに示す他の半導体デバイスの一部分を表現する電気回路図を示す
【図４】図４は、図２Ａと図２Ｂに示す本発明の実施形態に従う一半導体デバイスの一部分のトップダウン平面図を示す。
【図５】図５は、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図６】図６は、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図７】図７は、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図８】図８は、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図９】図９は、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図１０】図１０は、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図１１Ａ】図１１Ａは、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図１１Ｂ】図１１Ｂは、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図１１Ｃ】図１１Ｃは、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図１２】図１２は、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図１３】図１３は、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図１４】図１４は、本発明の実施形態に従う製造の様々工程中の一半導体構造の一部分の透視図と断面図を示す。
【図１５】図１５は、ここに述べられる本発明の１つまたはそれ以上の実施形態に従う実装されたシステムの簡易ブロック図を示す。
【発明を実施するための形態】
【００１０】
メモリセル、そのようなメモリセルを含む半導体デバイス及びそのようなメモリセルとデバイスを形成するため方法が開示される。そのようなメモリセルは、例えば、導電ストラップ上に配置された垂直に重なる交互にドープされた領域を含む少なくとも１つのサイリスタと、このサイリスタに関連する制御ゲートとを含む。ここに使われるように、“垂直に重なる”という用語は、周囲又は外部表面が略一致するように一方が他方の上に配置され又は位置している材料を意味し、そしてそれらを含む。導電ストラップは、サイリスタのために電気的接続を提供してもよい。改善されたスケーラビリティ、減少された面積そして増加されたメモリセル密度を有する半導体デバイスを提供するために、メモリセルは、４Ｆ２のサイズを有してもよい。ここで、Ｆは最小加工寸法（最少フィーチャサイズ）である。メモリとデバイスは、本発明の様々な実施形態に従って形成され、ＣＭＯＳのような１つ又はそれ以上の論理デバイスと共に集積されてもよく、そして、例えば中央処理装置（ＣＰＵ）、システムオンチップ（ＳＯＣ）、センサー、撮像素子、マイクロエレクトロメカニカル・システム（ＭＥＭＳ）、とナノエレクトロメカニカル・システム（ＮＥＭＳ）のようなシステム内に用いられてもよい。そのようなメモリセルとシステムの形成方法が提供される。この方法は、ドープ領域の制御された形成、そしてメモリセルとデバイスの簡単化された集積を可能にする材料移動処理を含んでもよい。
【００１１】
後続の記述は、本発明の実施形態の完全な記述とそれらの実施を提供するために、材料種類と処理条件のような明確な詳細を提供する。しかしながら、当業者は、本発明の実施形態が、これらの明確な詳細を使用せずに、また、従来の製造技術と組み合わせて実施されてもよいことを理解するであろう。さらに、ここに提供される記述は、半導体デバイス又はシステムを製造するための完全な処理フローではない。本発明の実施形態を理解するのに必要な処理工程と構造のみがここに詳細に述べられる。本発明のある実施形態に従うメモリデバイスを含む完全なシステム又は集積回路デバイスを形成するための追加工程が従来の技術によって実行されてもよい。
【００１２】
ここに述べられる材料は、限定しないが、スピンコーティング（ｓｐｉｎ ｃｏａｔｉｎｇ）、ブランケットコーティング（ｂｌａｎｋｅｔ ｃｏａｔｉｎｇ）、化学蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）、プラズマＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤ）、原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）、プラズマＡＬＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＥＡＬＤ）、または、物理気相蒸着（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）を含む任意の適切な技術によって形成されてもよい。代わりに、材料は、インサイチュで成長されてもよい。特定の材料を堆積又は成長するための適切な技術は、当業者によって選択されてもよい。ここに述べられ又は開示されている材料は、層として形成されてもよいが、材料は、それに限定されず、そして、他の３次元構成に形成されてもよい。
【００１３】
ここに使われるように、“水平”（ｈｏｒｉｚｏｎｔａｌ）と“垂直”（ｖｅｒｔｉｃａｌ）という用語は、ウェハ又は基板の方位に関係なく、ウェハまたは基板の主面または主表面に対する素子又は構造の相対位置を定義し、そして、参照される図面内で開示されるように、述べられる構造の方位に関して理解されるような互いに直交する次元のことである。ここに使われるように、“垂直”という用語は、開示されるように、ウェハまたは基板の主面に実質的に垂直な次元を意味し、そしてそれを含む。“水平”という用語は、開示されるように、ウェハまたは基板の主面に実質的に平行な次元を意味し、そして、図面の左と右側の間に拡張する。ここに使われるように、“ｏｎ”、“ｏｖｅｒ”、“ａｂｏｖｅ”と“ｕｎｄｅｒ”のような前置詞は、述べられる構造に関する垂直方向に対応する関連用語である。
【００１４】
後続の詳細な記載において、参照は付随図面に対してなされ、これの一部を形成し、そして、実例として、本発明の特定の実施形態が実施されてもよいことが示される。これらの実施形態は、当業者が本発明の実施することを可能にするように、十分な詳細で述べられる。しかしながら、他の実施形態が用いられてもよく、そして本発明の範囲から離脱せずに、構造上、論理上、及び電気的の変更がなされてもよい。ここに提示される実例は、任意特定のシステム、論理デバイス、半導体デバイスまたはメモリセルの実際の図形を意図せず、しかし、単に本発明の実施形態を述べるのに用いられる理想化された表現である。ここに提示される図面は、実寸に描かれる必要がない。さらに、図形間で共通する要素は、同一の数字名称を保有してもよい。
【００１５】
図２Ａは、複数のメモリセル１０２を含む半導体デバイス１００を描いたものであり、各メモリセルは、サイリスタ１０４と、それに関連する制御ゲート１０６を含む。半導体デバイス１００の複数のメモリセル１０２は、電気的絶縁材料１５０の上の導電ストラップ１０８上に堆積されてもよい。電気的絶縁材料１５０はまた、誘電体材料として特徴付けられてもよい。簡潔のため、電気的絶縁材料１５０は、以下絶縁材料１５０として参照される。各サイリスタ１０４は、一般形状の柱又はピラー（ｐｉｌｌａｒ）を含んでもよく、そして、シリコン結晶材料、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）材料、ガリウム砒素（ＧａＡｓ）材料または窒化ガリウム（ＧａＮ）材料のような半導体材料を含む。各サイリスタ１０４は、カソード領域１１６、ｐベース領域１１４、ｎベース領域１１２とアノード領域１１０のような、垂直に重なる複数の交互にドープされた領域を含んでもよい。“交互にドープされた領域”（ａｌｔｅｒｎａｔｅｌｙ ｄｏｐｅｄ ｒｅｇｉｏｎｓ）または“交互にドープされた半導体領域”（ａｌｔｅｒｎａｔｅｌｙ ｄｏｐｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｒｅｇｉｏｎｓ）という用語は、互いに逆導電型にドープされた半導体材料が交互に連続して配設されることを意味し、そしてそのような部分を含む。アノード領域１１０は、ｐ型の高ドープされたシリコン材料（つまり、ｐ＋材料）を含んでもよい。ｎベース領域１１２は、ｎ型シリコン材料を含んでもよい。ｐベース領域１１４は、ｐ型シリコン材料を含んでもよい。カソード領域１１６は、高ドープされたシリコンゲルマニウム材料、高ドープされたガリウム砒素又は高ドープされた窒化ガリウム材料のような高ドープされたシリコン材料（つまり、ｎ＋材料）を含んでもよい。ここに使われるように、“高ドープされた”（ｈｉｇｈｌｙ ｄｏｐｅｄ）という用語は、高ドープされない材料より高濃度のドーパントを有する材料を意味して、そして含む。従って、アノード領域１１０とカソード領域１１６は、それぞれｐベース領域１１４とｎベース領域１１２と比較して増加されたドーパント濃度を有する。サイリスタ１０４は、従来の水平に配置されるサイリスタと比較して実質的に減少される面積を有する。従って、半導体装置１００のフットプリント（占有面積）は、従来のＴ−ＲＡＭセルと比較して実質的に減少されるであろう。
【００１６】
非限定例として、メモリセル１０２は、第一方向Ｘに延びる複数の行と第二方向Ｙに延びる複数の列を含むアレイとして配置されてもよい。図２Ａに示される半導体デバイス１００は、三（３）行と四（４）列のサイリスタ１０４を含む。しかしながら、実際においてそして構成されるように、半導体デバイス１００は、任意の数の行と列を含んでもよい。更に、第一方向Ｘに配置されるサイリスタ１０４の行は、第二方向Ｙに配置されるサイリスタ１０４の列と実質的に垂直であってもよい。半導体デバイス１００は、詳細に述べられるように、従来の論理デバイスを含むウェハ（図示しない）の上の絶縁材料１５０上に堆積されてもよい。
【００１７】
制御ゲート１０６（つまり、アクセス線）の各々は、導電材料を含んでもよく、そして各々は、サイリスタ１０４の少なくとも１つの側壁上に配設されてもよい。ゲート誘電体１２４は、制御ゲート１０６とそれに関連する各々のサイリスタ１０４との間に配設されてもよい。例えば、メモリセル１０２の各々は、サイリスタ１０４の１つの側壁上のゲート誘電体１２４上に配設される制御ゲート１０６を含んでもよく、又はサイリスタ１０４の反対側側壁上に配設される制御ゲート１０６を含んでもよい。非限定例として、制御ゲート１０６は、第二方向Ｙに延びてもよく、そして第二方向Ｙに延びる列内に配置されるサイリスタ１０４の少なくとも１つの側壁上に配設されてもよい。制御ゲート１０６又はゲート誘電体１２４は、それが存在する場合には、ｎベース領域１１２又はｐベース領域１１４に隣接するカソード領域１１６と接触せずに、サイリスタ１０４のｐベース領域１１４と直接接触してもよい。制御ゲート１０６の各々は、半導体デバイス１００のサイリスタ１０４をバイアスするための電圧源（図示しない）に、動作可能に接続されてもよい。
【００１８】
導電ストラップ１０８の各々は、アモルファスシリコン１２８と導電材料１３０を含んでもよく、そして絶縁材料１５０と複数のサイリスタ１０４との間に堆積されてもよい。導電ストラップ１０８は、１つまたはそれ以上のサイリスタ１０４のカソード領域１１６への電気的相互接続として機能してもよい。図２Ａに示されるように、幾つかの実施形態において、導電ストラップ１０８の各々は、少なくとも１つの行の下にあって、方向Ｘに延びてもよい。行内の各々のサイリスタ１０４のカソード領域１１６は、下にある１つの導電ストラップ１０８と電気的に結合されてもよい。故に、導電ストラップ１０８は、制御ゲート１０６と実質的に直交するように配置されてもよい。導電ストラップ１０８の各々はまた、露出されたままの相互接続領域１３２を含んでもよい。これによって、半導体デバイス１００は、下にある従来の論理デバイスのような他のデバイス（図示しない）と電気的に結合されることが可能になる。導電ストラップ１０８の垂直表面は、１つの行内のサイリスタ１０４の側壁と位置整合されてもよい。
【００１９】
導電線１３４は、半導体デバイス１００の複数のメモリセル１０２上に堆積されてもよい。例えば、各々の導電線１３４は、１つの行内に配置されるメモリセル１０２の各々のアノード領域１１０上に堆積されてもよく、そしてそれに接続し、そして、故にアノード領域１１０の各々への電気的相互接続として機能してもよい。導電線１３４の各々は、例えば、１つの制御ゲート１０６上に堆積され、かつ、１つの制御ゲート１０６に対して実質的に垂直である。
【００２０】
半導体デバイス１００の動作中に、制御ゲート１０６は、空乏ベース領域が作られるように電圧源を用いてバイアスされてもよく、これにより、各々のサイリスタ１０４のカソード領域１１６からアノード領域１１０へ流れる電流を提供する。導電線１３４の各々は、データ／センス線（つまり、ビット線）として機能してもよく、そして、半導体デバイス１００の動作中に、半導体デバイス１００のメモリセル１０２に電気的に結合される順バイアスを作ってもよい。導電ストラップ１０８は、各々のメモリセル１０２のカソード領域１１６への電気コンタクトとして機能してもよい。
【００２１】
図２Ｂは、図２Ａに示される半導体デバイス１００の一部の電気回路図である。メモリセル１０２は、複数の行１１８及び列１２０に配設され、そして各々がサイリスタ１０４と制御ゲート１０６を含む。制御ゲート１０６の各々は、１つの行１１８内のサイリスタ１０４に電気的に結合され、そして導電ストラップ１０８と導電線１３４の各々は、１つの列１２０内のサイリスタ１０４に電気的に結合される。
【００２２】
図３Ａは、図２Ａに示される半導体デバイス１００と実質的に同様の構成を有する半導体デバイス２００の実例であるが、サイリスタ１０４の垂直的に重なるドープされた領域の順序の例外を有する。例えば、サイリスタ１０４の各々は、図２Ａに示されるそれらに関するものとは逆であってもよい。このため、アノード領域１１０は、１つの導電ストラップ１０８上に堆積され、ｎベース領域１１２は、アノード領域１１０上に堆積され、ｐベース領域１１４は、ｎベース領域１１２とカソード領域１１６との間に堆積される。図２Ａに関連して述べられたように、メモリセル１０２は、第一方向Ｘに延びる複数の行と第二方向Ｙに延びる複数の列を含むアレイとして配置されてもよい。半導体デバイス２００の制御ゲート１０６は、サイリスタ１０４のｐベース領域１１４に沿って堆積されてもよい。
【００２３】
制御ゲート１０６の各々は、半導体デバイス２００のメモリセル１０２をバイアスするための電圧源（図示しない）に動作可能に接続されてもよい。半導体デバイス２００の動作中に、カソードとして機能してもよい導電線１３４に電圧が印加されてもよい。一方、導電ストラップ１０８の各々は、データ／センス線（つまり、ビット線）として機能してもよく、そして半導体デバイス２００のメモリセル１０２に電気的に結合される順バイアスを作ってもよい。
【００２４】
図３Ｂは、図３Ａに示される半導体デバイス２００の一部の電気回路である。メモリセル１０２は、複数の行１１８と列１２０内に堆積され、そして各々がサイリスタ１０４と制御ゲート１０６を含む。制御ゲート１０６の各々は、１つの行１１８内のサイリスタ１０４に電気的に結合され、そして導電ストラップ１０８と導電線１３４の各々は、１つの列１２０内のサイリスタ１０４に電気的に結合される。
【００２５】
図４は、図２Ａ〜３Ｂに示される半導体デバイス１００と２００の一部の断片のトップダウン図である。制御ゲート１０６は、行内に横に延び、そして導電線１３４は、列内に縦に延びる。図２Ａと２Ｂに示される半導体デバイス１００において、導電線１３４は、ｐ型結晶シリコン材料を含むドープ領域（図示されない）上にある。図３Ａと３Ｂに示される半導体デバイス２００において、導電線１３４は、ｎ型結晶シリコン材料を含むドープ領域（図示されない）上にある。メモリセル１０２の各々は、４Ｆ２のセルサイズを有する。４Ｆ２のセルサイズは、半導体デバイス１００の動作中にカソード又はビット線として導電ストラップ１０８を提供することによって成し遂げられる。
【００２６】
図５〜１５を参照して、図２Ａ〜４に示されるような各々がサイリスタ１０４を含む複数のメモリセル１０２を含む半導体デバイス１００と２００の形成方法が述べられる。ここで、同様な要素は、同様な番号で示される。ドープされた材料１４０を有する基板１３８と、その上に形成された導電材料１３０及びアモルファスシリコン１２８とを含むドナーウェハ１３６が形成されてもよい。基板１３８は、全部又は一部が半導体材料（例えば、シリコン、シリコンゲルマニウム、ガリウム砒素、リン化インジウム 、等）からなるウェハや、全部又は一部がｓｉｌｉｃｏｎ−ｏｎ−ｇｌａｓｓ（ＳＯＧ）、ｓｉｌｉｃｏｎ−ｏｎ−ｃｅｒａｍｉｃ（ＳＯＣ）、ｓｉｌｉｃｏｎ−ｏｎ−ｓａｐｐｈｉｒｅ（ＳＯＳ）等のようなｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ（ＳＯＩ）からなるウェハのような製造基板、又は他に知られている適切な製造基板を含んでもよい。ここに使われるように、“ウェハ”という用語は、従来のウェハと同様に他のバルク半導体基板を含む。１つの実施形態において、基板１３８は、結晶シリコン材料を含んでもよい。基板１３８は、ドープされてもよく、又はドープされなくてもよい。１つの実施形態において、基板１３８は、図２Ａに示される半導体デバイス１００を形成するために用いられるｐ型シリコン材料を形成するためにｐ型不純物がドープされてもよい。他の実施形態において、基板１３８は、図３Ａに示される半導体デバイス２００を形成するために用いられるｎ型シリコン材料を形成するためにｎ型不純物がドープされてもよい。
【００２７】
図２Ａと３Ａに関連して述べられたように、ドープされた材料１４０（図５）は、更に後述されるように、図２Ａに示される半導体デバイス１００のカソード領域１１６を形成するために用いられる高ドープされたｎ型材料を含んでもよく、又は図３Ａに示される半導体デバイス２００のアノード１１０領域を形成するために用いられる高ドープされたｐ型材料を含んでもよい。ドープされた材料１４０は、基板１３８上に従来のイオン注入を実施することによって形成されてもよい。１つの実施形態において、ドープされた材料１４０は、基板１３８内に砒素（Ａｓ）、リン（Ｐ）、又はアンチモン（Ｓｂ）のようなｎ型不純物のイオンを注入することによって高ドープされたｎ型シリコン材料（つまり、ｎ＋材料）を含むように形成されてもよい。更に詳細に述べられるように、ドープされた材料１４０は、図２Ａに示される半導体デバイス１００のカソード領域１１６を形成するために用いられてもよいｎ＋材料を含む。他の実施形態において、ドープされた材料１４０は、基板１３８内にホウ素（Ｂ）のようなｐ型不純物のイオンを注入することによって高ドープされたｐ型シリコン材料（つまり、ｐ＋材料）を含むように形成されてもよい。更に詳細に述べられるように、ドープされた材料１４０は、図３Ａに示される半導体デバイス２００のアノード領域１１０を形成するために用いられてもよいｐ＋材料を含む。ドープされた材料１４０は、導電材料１３０に前又は後に形成されてもよく、そしてアモルファスシリコンは、ドナーウェハ１３６上に形成される。他の実施形態において、移動度の改善及びドープされた材料１４０内のドーパントの拡散のよりよい制御を提供するために、ドープされた材料１４０は、ドープされたシリコンゲルマニウム、ドープされたガリウム砒素、又はドープされた窒化ガリウムをエピタキシャル成長又は堆積することによって形成されてもよい。
【００２８】
導電材料１３０は、限定されないが、相変化材料、チタン、ケイ化チタン、酸化チタン、窒化チタン、タンタル、ケイ化タンタル、酸化タンタル、窒化タンタル、タングステン、ケイ化タングステン、酸化タングステン、窒化タングステン、他の金属、ケイ化金属、酸化金属、窒化金属、又は複数の異なる導電材料を含むそれらの組み合わせを含む低抵抗率の材料であってもよい。１つの実施形態において、導電材料１３０は、酸化チタンから形成されてもよい。なぜならば、酸化チタンは、基板１３８として用いられる材料のような多くの材料に対してよい粘着性又は粘着力を有する。酸化チタンはまた、高処理温度によって影響されない高融点（大よそ３０００℃）を有する。酸化チタンはまた、他の導電材料との優れるオーミックな接続を成し遂げる。酸化チタンはまた、半導体製造において共通に用いられており、そして、故に従来の製造プロセスに容易に組み込める。１つの実施形態において、導電材料１３０は、金属モード酸化チタン（ＭＭＴｉｎ）のようなチタン富有の酸化チタンである。導電材料１３０はまた、複数の導電材料から形成されてもよい。他の実施形態において、上に形成される酸化チタン材料の層を持つチタン、タングステン又はアルミのような金属から形成されてもよい。低いオーミックの接続を提供するために、導電材料１３０の厚さは、材料に依存して最適にされてもよい。例えば、導電材料１３０は、ＭＭＴｉｎのような酸化チタンであれば、導電材料１３０は、大よそ１０ｎｍから大よそ５０ｎｍまでの厚さを有してもよい。導電材料１３０は、例えば、原子層エピタキシー（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）、化学蒸着（ＣＶＤ）、又はプラズマ蒸着（ＰＶＤ）のようなよく知られている堆積技術によって形成されてもよい。
【００２９】
アモルファスシリコン１２８は、例えば、ＡＬＤ、ＣＶＤ、又はＰＶＤのようなよく知られている堆積技術によって導電材料１３０の上に形成されてもよい。１つの実施形態において、アモルファスシリコン１２８は、ＰＶＤ及びそれに続く化学機械研磨（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）によって導電材料１３０の上に形成されてもよい。アモルファスシリコン１２８の厚さは、大よそ１０ｎｍから大よそ８０ｎｍまでであってもよい。
【００３０】
ドナーウェハ１３６はまた、基板１３８内に原子種を注入することによって形成される移動領域１４６を含んでもよい。原子種は、水素イオン、不活性ガス又は希ガスと称する稀ガスのイオン、又はフッ素のイオンであってもよい。図５内の折線によって表現される注入されたゾーン１４８を形成するために、原子種は、ドナーウェハ１３６の基板１３８内に注入されてもよい。原子種は、導電材料１３０又はアモルファスシリコン１２８が基板１３８上に形成される前に又は後に、基板１３８内に注入されてもよい。注入されたゾーン１４８は、基板１３８内の要望される深さまで形成されてもよい。この深さは、当技術分野において既知のように、原子種の注入量とエネルギーのようなパラメータに依存する。注入されたゾーン１４８の深さは、図２Ａと３Ａに示されるサイリスタ１０４の要望される深さに基づいて制御されてもよい。注入されたゾーン１４８は、注入された原子種を含む微小なバブル又は微小な空洞を含んでいる可能性があり、基板１３８内に損傷した領域を与える。ドナーウェハ１３６は、注入が成し遂げられる温度以上であるが導電材料１３０の熔解温度以下で熱処理されてもよく、ドナーウェハ１３６内の結晶再配置及び微小なバブル又は微小な空洞の融合を成し遂げる。後述のように、図６に示される半導体構造１７２’を形成するために、ドナーウェハ１３６は、注入されたゾーン１４８において切断されてもよい。
【００３１】
図６に示されるように、ドナーウェハ１３６のアモルファスシリコン１２８が絶縁材料１５０と接触するように、ドナーウェハ１３６は、アクセプタウェハ１５２の上の絶縁材料１５０上に重ねられてもよい。アクセプタウェハ１５２を形成するために、絶縁材料１５０は、例えば、ＡＬＤ、ＣＶＤ又はＰＶＤのような当技術分野において既知の従来の堆積技術を用いてバルク基板１５４上に形成されてもよい。例えば、バルク基板１５４は、シリコン基板を含んでもよい。相補型金属酸化物半導体（ＣＭＯＳ）デバイス１５６のような少なくとも部分的に製造された従来の論理デバイスは、バルク基板１５４上に随意に形成されてもよく、そして従来の技術によって形成されてもよい。例えば、ＣＭＯＳデバイス１５６は、バルク基板１５４内のソース領域１６０とドレイン領域１６２間に堆積される電界効果トランジスタ（ＦＥＴ）１５８のアレイを含んでもよい。ＦＥＴの各々は、スペーサー１６６間に堆積されるゲート誘電体１６３とゲート電極１６４を含んでもよい。誘電体材料１６８は、ＦＥＴ１５８の各々のバルク基板１５４とゲート電極１６４の間に随意に形成されてもよい。ＣＭＯＳデバイス１５６は、ＦＥＴ１５８を相互接続する複数の線相互接続１７０を更に含んでもよい。
【００３２】
ドナーウェハ１３６のアモルファスシリコン１２８は次に、熱への暴露によってアクセプタウェハ１５２の絶縁材料１５０に結合されてもよい。アクセプタウェハ１５２にドナーウェハ１３６を結合させる前に、アモルファスシリコン１２８の表面と絶縁材料１５０の表面の少なくとも１つが随意に処理されてもよく、それらの間の結合強さを改善する。そのような処理技術は、当技術分野において既知であり、例えば、化学的活性化、プラズマ活性化、又は注入活性化を含んでもよい。例えば、絶縁材料１５０の表面は、希釈水酸化アンモニア（ｄｉｌｕｔｅ ａｍｍｏｎｉａ ｈｙｄｒｏｘｉｄｅ）溶液又はフッ化水素溶液によって処理されてもよい。プラズマ活性化表面を形成するために、アモルファスシリコン１２８の表面はまた、例えば、アルゴンのプラズマによって暴露されてもよい。アモルファスシリコン１２８の表面と絶縁材料１５０の表面の少なくとも１つを活性化することは、後続のそれらの結合の運動を活性化させるであろう。これは、アモルファスシリコン１２８の表面と絶縁材料１５０の表面上に造られたイオン化原子種の増加された移動度によるものである。
【００３３】
まだ図６を参照し、半導体構造１７２’を形成するために、ドナーウェハ１３６のアモルファスシリコン１２８は、アクセプタウェハ１５２の絶縁材料１５０と接触して結合されてもよい。アモルファスシリコン１２８は、例えば、半導体構造１７２’を大よそ３００℃から大よそ４００℃までの６００℃以下の温度に加熱することによって絶縁材料１５０に結合されてもよい。絶縁材料１５０は、二酸化シリコンから形成されていれば、アモルファスシリコン１２８と絶縁材料１５０との間に酸化シリコンが形成されてもよい。導電材料１３０は、金属又は他の熱に敏感な材料によって形成されるため、半導体構造１７２’が暴露される温度は、導電材料１３０の融点より少ないであろう。アモルファスシリコン１２８と絶縁材料１５０はまた、熱不要で大気温度（大よそ２０℃から大よそ２５℃まで）において、結合されてもよい。アモルファスシリコン１２８を絶縁材料１５０に結合させるために、ドナーウェハ１３６とアクセプタウェハ１５２に圧力が加えられてもよい。ドナーウェハ１３６がアクセプタウェハ１５２に結合されれば、ドナーウェハ１３６からの導電材料１３０は、絶縁材料１５０と基板１３８との間に配設される埋め込み導電材料を形成してもよい。
【００３４】
図７に示す半導体構造１７２を形成するために、移動領域１４６は次に、基板１３８から除去されてもよい。移動領域１４６は、注入されたゾーン１４８（図６）にせん断力を加えることによる又は注入されたゾーン１４８において熱又はジェットガス流を加えることによるような当技術分野において既知の技術によって除去されてもよい。注入されたゾーン１４８に注入された水素又は他のイオンは、基板１３８内に損傷した領域を作り、分裂しやすくなっている。基板１３８’の残りの部分は、ある厚さを有してもよく、例えば大よそ５０ｎｍから３００ｎｍまで（大よそ５００Åから大よそ３０００Åまで）である。基板１３８’の残りの部分から移動領域１４６を隔離した後、基板１３８’の露出された表面１７６は、望ましくないでこぼことなるであろう。述べられたように、例えば、研磨、ウェットエッチング、と化学的機械研磨（ＣＭＰ）の１つ又はそれ以上のような当技術分野において既知の技術に従って更なる処理を容易にするために、基板１３８’の露出された表面１７６は、なめらかにされてもよい。
【００３５】
半導体構造１７２は、ＳＭＡＲＴ−ＣＵＴ（登録商標）層移動技術の修正によって形成されてもよい。ＳＭＡＲＴ−ＣＵＴ（登録商標）層移動技術は、例えば、Ｂｒｕｅｌへの米国特許第ＲＥ３９，４８４号、Ａｓｐａｒらへの米国特許第６，３０３，４８６号、Ａｓｐａｒらへの米国特許第６，３３５，２５８号、Ｍｏｒｉｃｅａｕらへの米国特許第６，７５６，２８６号、Ａｓｐａｒらへの米国特許第６，８０９，０４４号、Ａｓｐａｒらへの米国特許第６，９４６，３６５号、及びＤｕＰｏｎｔへの米国特許出願第２００６／００９９７７６号に詳細に述べられている。しかしながら、十分に低処理温度が維持されれば、埋め込み導電材料を有する半導体構造を製造するための適切な他の処理はまた、使用されてもよい。ＳＭＡＲＴ−ＣＵＴ（登録商標）層移動技術の従来の実施において、高温度アニールを用いて、ドナーウェハとアクセプタウェハが共に結合される。ドナーとアクセプタウェハを結合するのに用いられる温度は、大よそ１０００℃から大よそ１３００℃である。しかしながら、ここに述べられたように、半導体構造内に導電材料１３０の存在のために、本発明の半導体構造は、熱破損せずにそのような温度に暴露されるのに耐えることが不可能であろう。従って、上述のように、アクセプタウェハ１５２とドナーウェハ１３６を結合するためにより低温度が用いられてもよい。半導体構造１７２を形成するための模範的な方法は、２０１０年３月２日に出願の“ＳＩＬＩＣＯＮ−ＭＥＴＡＬ−ＯＮ−ＩＮＳＵＬＡＴＯＲ ＳＴＲＵＣＴＵＲＥＳ，ＭＥＴＨＯＤＳ ＯＦ ＦＯＲＭＩＮＧ ＳＵＣＨ ＳＴＲＵＣＴＵＲＥＳ，ＡＮＤ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ ＩＮＣＬＵＤＩＮＧ ＳＵＣＨ ＳＴＲＵＣＴＵＲＥＳ”という題名の米国特許出願第１２／７１５，７０４号に詳細に述べられる。図６と図７は、半導体構造１７２を形成するための方法の１つの実施形態を説明しているが、半導体構造１７２を形成するために、米国特許出願第１２／７１５，７０４号に述べられる任意の方法、又は他の知られている方法が使用されてもよい。
【００３６】
図８を参照し、導電ストラップ１０８を形成するために、基板１３８’の一部分、ドープされた材料１４０、導電材料１３０とアモルファスシリコン１２８が除去されてもよい。導電ストラップ１０８の各々は、図２Ａに示される半導体デバイス１００内のカソード相互接続として、又は、図３Ａに示される半導体デバイス２００内のビット線として機能してもよい。図５〜７に関連して述べられる結合及び材料移動処理による埋め込み導電材料１３０を含む半導体構造１７２の形成は、導電ストラップの形成を可能にする。これは、従来のシリコンウェハ又は従来のシリコンオンインシュレーター（ＳＯＩ）構造のいずれを用いても可能ではない。簡潔のために、図６と７内の絶縁材料１５０の下にあるアクセプタウェハ１５２は、残りの図から省略される。導電ストラップ１０８は、基板１３８’上にマスク材料（図示されない）を堆積し、そして、このマスク材料をパターニングして、基板１３８’の表面が露出する開口を形成することによって、形成されてもよい。マスク材料は、例えば、フォトレジスト材料、酸化物材料、透明炭素又はアモルファス炭素を含んでもよい。形成及びパターンニング技術は、当技術分野において既知であるため、ここに詳細に述べられない。マスク材料内の開口を通じて露出された基板１３８’の一部分、ドープされた材料１４０、導電材料１３０とアモルファスシリコン１２８が除去されてもよく、基板１３８’の一部分、ドープされた材料１４０、導電材料１３０とアモルファスシリコン１２８の各々の残り部分の間にスロット１７８を形成する。マスク材料の残りの部分は、次に除去される。
【００３７】
非限定例の方法によって、スロット１７８は、基板１３８’、ドープされた材料１４０、導電材料１３０、及びアモルファスシリコン１２８の各々を通って第一方向Ｘに延びるように形成されてもよい。下にある絶縁材料１５０を露出させるために、基板１３８’、ドープされた材料１４０、導電材料１３０、及びアモルファスシリコン１２８の一部分は、例えば、異方性の反応性イオン（つまり、プラズマ）エッチング処理によって除去されてもよい。例えば、基板１３８’とドープされた材料１４０の各々は、ドープされた結晶シリコン材料から形成されていれば、酸素（Ｏ２）ガス、四フッ化炭素（ＣＦ４） ガスと臭化水素 （ＨＢｒ）ガスを用いる反応性イオンエッチング（ＲＩＥ）処理が実行されてもよく、マスク材料と絶縁材料１５０に対して、ドープされたシリコン材料の一部分を選択的に除去する。導電材料１３０は、窒素化チタン又はケイ化タングステンから形成されていれば、臭素含有ガスとフッ素含有ガスの混合物、又はフッ素含有ガスと塩素含有ガスの混合物を用いて、マスク材料と絶縁材料１５０に対して選択的に、窒素化チタンとアモルファスシリコン材料を除去できる。
【００３８】
図９に示されるように、充填（ｆｉｌｌ）材料１８０は、半導体構造１７２上に形成されてもよい。非限定例の方法により、充填材料１８０は、酸化物材料、窒化物材料又はスピンオンガラス（ＳＯＧ）材料を含んでもよく、そして化学蒸着処理を用いて堆積されてもよい。充填材料１８０の形成後に、半導体構造１７２の上面１７４が実質的に平らになるようにそれらの残りの部分を除去するために化学的機械研磨（ＣＭＰ）処理が用いられてもよい。
【００３９】
図１０は、複数の柱１８２を形成し、導電ストラップ１０８の相互接続領域１３２を露出させるために、基板１３８’とドープされた材料１４０（図９）の部分が除去された後の半導体構造１７２を示す。残りの図において、説明の簡素性及び透明性のために、充填材料１８０が省略される。柱の各々は、基板１３８”の残りの部分とドープされた材料１４０’を含む。１つの実施形態において（図１０に示される）、図２Ａに示される半導体デバイス１００の１つのサイリスタ１０４を形成するために、柱１８２の各々は、カソード領域１１６とｐベース領域１１４を含んでもよい。他の実施形態において（図示されない）、図３Ａに示される半導体デバイス２００のサイリスタ１０４を形成するために、各々の柱１８２は、アノード領域１１０とｎベース領域１１２を含んでもよい。柱１８２は、半導体構造１７２上にマスク材料（図示されない）を堆積し、そして基板１３８’の表面が露出するように貫く開口を形成するようにマスク材料をパターニングすることによって形成されてもよい。随意に、充填材料１８０の表面は、マスク材料を通じて露出させてもよい。マスク材料は、例えば、フォトレジスト材料、酸化物材料、透明炭素又はアモルファス炭素を含んでもよい。形成及びパターンニング技術は、当技術分野において既知であるため、ここに詳細に述べられない。マスク材料内の開口を通じて露出させられた基板１３８’及びドープされた材料１４０の一部分が除去されて、柱１８２を形成し、そして導電ストラップ１０８の相互接続領域１３２を露出させてもよい。例えば、基板１３８’とドープされた材料１４０の各々は、ドープされた結晶シリコン材料から形成されていれば、反応性イオンエッチング（ＲＩＥ）処理が実行されてもよく、導電ストラップ１０８から導電材料１３０を除去せずにドープされたシリコン材料の一部分を選択的に除去する。柱１８２の各々は、大よそ２：１から大よそ２０：１まで、より具体的に、大よそ３：１から大よそ１０：１までのアスペクト比を有するように形成されてもよい。図１０に示される柱１８２は、それらの間にある導電材料１３０の表面を露出させるために、ドープされた材料１４０（図９）を完全に除去することによって形成される。構成されたように、柱１８２は、破線で示されるように、導電ストラップ１０８上にドープされた材料１４０の少なくとも一部分が残るように、基板１３８’（図９）又はその一部分のみを除去することによって形成されてもよい。
【００４０】
図１Ａに示されるように、垂直サイリスタ１２を形成する従来の方法において、カソード領域は、従来のドープ処理によって形成され、ドーパントが垂直サイリスタ１２の上面からカソード領域２４まで注入される。そのようなドープ処理は、しばしば望ましくないドーパント又は不純物の濃度又は分布をもたらす。故に、図１Ａに示される垂直サイリスタ１２のカソード領域２４のような材料の実質上の深さまでドーパント又は不純物を導入するために有効ではない。それに対して、図５〜７に関連して述べられる結合と材料移動処理は、材料移動の前に基板１３８、１３８’とドープされた材料１４０のドープを可能にする。従って、ドーパント濃度又は分布における均一度のような基板１３８、１３８’とドープされた材料１４０の質が実質的に改善される。柱１８２を形成する前に、基板１３８、１３８’とドープされた材料１４０がドープされてもよいため、本発明の方法は、図２Ａに示される半導体デバイス１００のカソード領域１１６とｐベース領域１１４、及び図３Ａに示される半導体デバイス２００のアノード領域１１０とｎベース領域１１２のドーパント濃度の制御と最適化を可能にする。
【００４１】
柱１８２は、柱１８２が第一方向Ｘに整列される複数の行及び柱１８２が第二方向Ｙに整列される複数の列を含むアレイとして形成されてもよい。相互接続領域１３２が、導電ストラップ１０８とその下又は上にある（図示されない）半導体構造とを電気的に接続するのに有用である互い違いの構成を有するように、基板１３８’とドープされた材料１４０が除去されてもよい。
【００４２】
図１１Ａ〜１１Ｃは、柱１８２上に制御ゲート１０６を形成する方法の実施形態を説明し、半導体デバイス１７２上にゲート誘電体材料１８４と導電材料１８６が堆積された後の図１０に示される半導体デバイス１７２の斜視図である。図１１Ａは、柱１８２間に堆積された充填材料１８０を有する半導体デバイス１７２を説明する。図１１Ｂに示されるように、ゲート誘電体材料１８４と導電材料１８６は、半導体構造１７２上にコンフォーマルに形成されてもよい。非限定例の方法により、ゲート誘電体材料１８４は、例えば、化学蒸着処理、熱酸化処理又はそれらの組み合わせを用いて形成される酸化物材料又は窒化物材料であってもよい。導電材料１８６は次に、ゲート誘電体材料１８４上に形成されてもよい。非限定例として、導電材料１８６は、窒化チタン、窒化タリウムタングステン又はアルミから形成されてもよく、そして、化学蒸着処理によって堆積されてもよい。大よそ５０Åと１００Åの間の厚さを有するポリシリコン（多結晶シリコン）のようなライナー材料（図示されない）は、導電材料１８６上に堆積されてもよい。図１１Ｃを参照し、異方性のドライエッチング処理が実施されてもよく、ライナーと導電材料１８６の一部分を除去し、導電材料１８６の残り部分とその上のライナーからなるスペーサー（図示されない）を形成する。スペーサーをハードマスクとして用い、例えば、水酸化アンモニウム（ＮＨ４ＯＨ）、過酸化水素（Ｈ２Ｏ２）と脱イオン水を用いるウェットエッチング処理が実施されて、導電材料１８６をアンダーカットし、図１２に示される制御ゲート１０６を形成してもよい。スペーサーは、次に除去されてもよい。例えば、スペーサーがポリシリコンを含めば、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を用いるウェットエッチングが用いられてもよく、制御ゲート１０６とゲート誘電体１２４に対して選択的に、ポリシリコン材料を除去する。制御ゲート１０６とゲート誘電体１２４は、当技術分野において既知の任意の技術を用いて形成されてもよい。
【００４３】
図１１Ａ〜１１Ｃに示される実施形態において、制御ゲート１０６は、柱１８２の２つの表面上に形成される。しかしながら、制御ゲート１０６はまた、柱１８２の片側上に形成されてもよい。例えば、制御ゲート１０６の形成後に、マスク材料（図示されない）が、半導体構造１７２上に堆積されてもよく、そしてパターンニングされ、柱１８２の片側上の制御ゲート１０６の表面が露出されて複数の開口を形成する。制御ゲート１０６は、柱１８２の片側上に残るように、制御ゲート１０６の各々の露出された部分を除去するために従来のエッチング処理が実施されてもよい。
【００４４】
図１２に示されるように、ゲート誘電体１２４は、随意に、制御ゲート１０６に対して選択的に除去される。図２Ａに示される半導体デバイス１００のｎベース領域１１２、又は図３Ａに示される半導体デバイス２００のｐベース領域１１４を形成するために、柱１８２の各々の上位領域にドーパント又は不純物が注入されてもよい。柱１８２の露出された部分は、イオン注入処理又は高温拡散処理のような従来の方法によってドープされてもよい。１つの実施形態において、ｎ型材料が形成されるように、図２Ａに示される半導体デバイス１００のサイリスタ１０４のｎベース領域１１２は、リン又は砒素のようなｎ型ドーパントに半導体デバイス１７２を暴露させることによって形成されてもよい。他の実施形態において、ｐ型材料が形成されるように、図３Ａに示される半導体デバイス２００のサイリスタ１０４のｐベース領域１１４は、ホウ素又はアルミニウムのようなｐ型ドーパントに半導体デバイス１７２を暴露させることによって形成されてもよい。他の例として、高ドープされたｐ型材料又は高ドープされたｎ型材料の薄膜（図示されない）が、柱１８２の露出された表面上に堆積されてもよく、そして望まれるドープされた材料（つまり、図２Ａに示されるｎベース領域１１２又は図３Ａに示されるｐベース領域１１４）を作り出すために、柱１８２内に高ドープされたｐ型材料又は高ドープされたｎ型材料からのドーパントが移動されるように熱アニール処理が実施されてもよい。
【００４５】
図１３に示されるように、図２Ａに示される半導体デバイス１００のアノード領域１１０、又は図３Ａに示される半導体デバイス２００のカソード領域１１６を形成するために、柱１８２の各々の上位領域にドーパント又は不純物が注入されてもよい。図１２に関連して述べられるように、柱１８２の露出された部分は、従来の方法によってドープされてもよい。１つの実施形態において、高ドープされたｐ型材料が形成されるように、図２Ａに示される半導体デバイス１００のアノード領域１１０は、ｐ型ドーパントに半導体デバイス１７２を暴露させ、又は柱１８２の露出された表面上に高ドープされたｐ型材料を堆積し、そして熱アニールを実施することによって形成されてもよい。他の実施形態において、高ドープされたｎ型材料が形成されるように、図３Ａに示される半導体デバイス２００のカソード領域１１６は、ｎ型ドーパントに半導体デバイス１７２を暴露させ、又は柱１８２の露出された表面上に高ドープされたｎ型材料を堆積し、そして熱アニールを実施することによって形成されてもよい。
【００４６】
図２Ａに示される半導体デバイス１００のアノード領域１１０とｎベース領域１１２、又は、図３Ａに示される半導体デバイス２００のカソード領域１１６とｐベース領域１１４の形成は、図５に示される行為の後に実施されると上述されたが、これらの領域はまた、図５〜７に関連して述べられた結合及び材料移動処理による半導体構造１７２の形成の前に形成されてもよい。図１４に示されるように、ドナーウェハ１３６’は、図５に示されるドナーウェハ１３６と類似する構造を有するように形成されてもよく、そして第一材料１４２と第二材料１４４を追加的に含んでもよい。第一材料１４２と第二材料１４４は、従来のドープ処理によって形成されてもよく、ドナーウェハ１３６’のいずれの第一主面１８８又は第二主面１９０をドーパント又は不純物に暴露させることによって実施されてもよい。１つの実施形態において、基板１３８は、高ドープされたｎ型材料を含んでもよく、第一材料１４２は、ｐ型材料を含んでもよく、第二材料１４４は、ｎ型材料を含んでもよく、そしてドープされた材料１４０は、高ドープされたｐ型材料を含んでもよい。そのようにして、図１０に関連して述べられた柱１８２の形成により、図２Ａに示される半導体デバイス１００のサイリスタ１０４が形成される。他の実施形態において、基板１３８は、高ドープされたｐ型材料を含んでもよく、第一材料１４２は、ｎ型材料を含んでもよく、第二材料１４４は、ｐ型材料を含んでもよく、そしてドープされた材料１４０は、高ドープされたｎ型材料を含んでもよい。そのようにして、図１０に関連して述べられた柱１８２の形成により、図３Ａに示される半導体デバイス２００のサイリスタ１０４が形成される。図５〜７に関連して述べられる結合及び材料移動処理の前に基板１３８にドープすること故に、注入されるドーパントの濃度と分布が制御され、そして最適化される。
【００４７】
使用及び動作中に、制御ゲート１０６にある電圧が印加され、図２Ａ〜２Ｂに示されるサイリスタ１０４のカソード領域１１６からアノード領域１１０へ流れる電流を引き起こす。制御ゲート１０６の形成中に、サイリスタ１０４の制御ゲート１０６とそれに関連するｐベース領域１１４との間にオーバーラップが発生するであろう。そのようなオーバーラップは、キャパシタンスを作り、そして完成されたデバイスの動作中に漏れ電流を増加し、故にアレイの密度を制限する。従って、制御ゲート１０６と、ｐベース領域１１４に接するカソード領域１１６及びｎベース領域１１２とのオーバーラップを最小にするように、ｐベース領域１１４とそれに関連する制御ゲート１０６が形成されてもよい。例えば、ｐベース領域１１４上に延びる制御ゲート１０６の一部分は、制御ゲート１０６が、ｐベース領域１１４と、カソード領域１１６及びｎベース領域１１２の各々との間の界面を越えて延びないように、例えば、従来のプラズマエッチング処理を用いて除去されてもよい。
【００４８】
図２Ａと３Ａに戻って参照し、半導体デバイス１００と２００を形成するために、導電線１３４は、サイリスタ１０４上に接触するように形成されてもよい。導電線１３４は、導電材料を堆積し、そして導電材料をパターンニングし、実質的に制御ゲート１０６と垂直な第一方向Ｘに延びる導電線を形成することによって形成される。１つの実施形態において、導電線１３４は、従来のダマシン又はサブトラクティブ処理を用いて形成されてもよい。例えば、導電材料（図示されない）は、半導体構造１７２（図１２）上に形成されてもよく、そしてフォトレジスト材料内の開口を通じてそれらの一部分が除去され導電線１３４を画定する。他の実施形態において、導電線１３４は、従来のリソグラフィー処理を用いて形成されてもよい。例えば、犠牲誘電体材料（図示されない）は、半導体構造１７２上に形成されてもよく、そして従来のリソグラフィー処理を用いてトレンチのパターン（図示されない）がそこに形成されてもよい。トレンチの各々は、導電線１３４が形成される場所に形成されてもよい。トレンチを満たすように、導電材料は、半導体構造１７２上に堆積されてもよく、そして導電線１３４を形成するために誘電体材料の上にある導電材料の一部分を除去するのに化学機械研磨処理が用いられてもよい。
【００４９】
更に、図２Ａと３Ａにそれぞれ示された半導体デバイス１００及び２００のうちの一方を形成した後、図５〜１３に示される方法が繰り返されて、複数の垂直スタックされた半導体デバイス、メモリ又は論理を含むマルチレベル半導体デバイスを形成し、そして増加されたメモリ密度を有する。
【００５０】
上述のように、導電線１３４は、図２Ａ及び２Ｂに示された半導体デバイス１００の動作中にデータ線（つまり、ビット線）として機能し、また、図３Ａ及び３Ｂに示された半導体デバイス２００の動作中にカソードとして機能する。
【００５１】
図１５は、ここに述べられた１つ又はそれ以上の実施形態に従って実施される電子システム３００のブロックダイアグラムを示す。電子システム３００は、少なくとも１つの入力デバイス３０２、少なくとも１つの出力デバイス３０４、１つ又はそれ以上のプロセッサ３０６のようなメモリアクセスデバイス、そして１つ又はそれ以上のメモリデバイス３０８を含む。メモリデバイス３０８は、ここに述べられた少なくとも１つのデバイス又は方法の実施形態を合体させた少なくとも１つの半導体メモリ３１０を含む。電子システム３００は、計算、処理、そして消費者製品のある数の一部であってもよい。非限定例として、それらの製品の幾つかは、パーソナルコンピュータ、携帯用デバイス、カメラ、電話、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲーム、そして車両を含んでもよい。
【００５２】
〔まとめ〕
幾つかの実施形態において、本発明はメモリセルを含み、このメモリセルは、基板上に配設された導電ストラップと、前記導電ストラップ上に配設され、かつ、複数の交互にドープされた垂直に重なる半導体領域を含むサイリスタと、前記サイリスタの前記複数の交互にドープされた垂直に重なる半導体領域のうちの１つの上に配設された制御ゲートと、を含む。基板上に配設された前記導電ストラップは、アモルファスシリコンの上の導電材料を含んでもよい。前記導電ストラップの少なくとも２つの側壁は、前記サイリスタの側壁に位置整合されていてもよい。前記サイリスタは、互いに垂直に重なり合った、カソード領域、ｐベース領域、ｎベース領域、及びアノード領域を含んでもよい。前記制御ゲートは、前記ｎ型シリコンの露出された側壁上に配設されてもよい。前記制御ゲートは、電圧源に動作可能に接続されてもよい。メモリセルは、４Ｆ２のセルサイズを有してもよい。
【００５３】
別の実施例において、本発明は半導体デバイスを含み、この半導体デバイスは、少なくとも１つの導電ストラップと、前記少なくとも１つの導電ストラップ上に配設された複数のメモリセルと、前記複数のメモリセルの少なくとも一部分と電気的に結合されたデータ線とを含む。前記複数のメモリセルの各々は、４Ｆ２のセルサイズを有してもよい。前記少なくとも１つの導電ストラップは、ウェハ上に形成された論理デバイスの上の電気的絶縁材料上に配設されてもよい。前記サイリスタは、３つの半導体接合を形成する交互のドーパント型の４つドープされた領域を含む。アレイを形成するために、前記複数のメモリセルは、第一方向に延びる複数の行に整列され、そして第一方向と垂直な第二方向に延びる複数の列に整列されてもよい。前記複数のメモリセルの各々のサイリスタは、前記少なくとも１つの導電ストラップ上に配設された高ドープされたｎ型領域と、高ドープされたｎ型領域上に配設されたｐ型領域と、ｐ型領域上に配設されたｎ型領域と、ｎ型領域上に配設された高ドープされたｐ型領域を含む。
【００５４】
更なる実施形態において、本発明は、メモリアレイを含む。前記メモリアレイは、実質的に、第一方向の複数の行及び第一方向と垂直な第二方向の複数の列に整列された複数のサイリスタと、前記複数のサイリスタの各々は、複数の垂直に重なる交互にドープされた領域を含み、そして前記複数の列の内少なくとも１つの前記複数のサイリスタの各々の前記複数の垂直に重なる交互にドープされた領域の１つと電気的に接続する少なくとも１つの制御ゲートとを含む。前記メモリセルは、複数の導電ストラップを更に含み、各々は、前記複数の行の内１つに整列される前記複数のサイリスタの各々と電気的に結合される。前記少なくとも１つの制御ゲートは、前記複数の列の内１つに整列される前記複数のサイリスタの各々の少なくとも１つの側壁上に堆積されてもよい。前記メモリセルのアレイの前記複数の行の内１つの前記複数のサイリスタの各々は、前記複数の導電ストラップの１つ上に堆積されてもよい。更に、前記複数の導電線は、前記複数の行の内１つに整列された前記サイリスタ上に堆積されてもよく、そしてそれに整列されてもよい。メモリアレイは、前記複数の導電ストラップの少なくとも１つと電気的に結合する少なくとも１つの論理デバイスを更に含む。
【００５５】
更なる実施形態において、本発明は半導体デバイスの形成方法を含む。前記形成方法は、電気的絶縁材料の上のアモルファスシリコンと、前記アモルファスシリコンの上の導電材料と、前記導電材料の上のドープされた材料と、前記ドープされた材料の上のドープされた結晶シリコンとを含む半導体構造を形成することと、前記電気的絶縁材料を露出する複数のチャネルを形成するために、前記ドープされた結晶シリコン、前記ドープされた材料、前記導電材料、及び前記アモルファスシリコンの各々の一部分を除去することと、複数の柱を形成するために、前記ドープされた結晶シリコン及び前記ドープされた材料の一部分を除去することであって、前記複数の柱の各々は、第一のドープ領域と、前記第一のドープ領域に対して反対にドープされた第二のドープ領域とを含む、ことと、前記複数の柱の各々の少なくとも１つの表面上に制御ゲートを形成することと、前記第二のドープ領域に対して反対にドープされた第三のドープ領域を形成するために、前記複数の柱を第一ドーパントに暴露することと、第四のドープ領域を形成するために前記複数の柱を第二ドーパントに暴露することと、を含む。前記形成方法は、前記複数の柱の各々の前記第四のドープ領域上に接触して導電線を形成することを更に含んでもよい。前記半導体構造は、前記導電材料の上のアモルファスシリコンを含むドナーウェハを形成することであって、前記導電材料は結晶シリコンウェハ上に配設されたドープされた材料の上にある、ことと、前記結晶シリコンウェハ内に所定の深さまでイオンを注入することと、前記ドナーウェハの前記アモルファスシリコンをアセプタウェハ上の電気的絶縁材料に取り付けることと、前記結晶シリコンウェハ、前記ドープされた材料、前記導電材料、及び前記アセプタウェハの前記電気的絶縁材料の表面の上の前記アモルファスシリコンの一部分を残して、前記ドナーウェハの一部分を切り離すことと、によって形成される。前記半導体構造は、前記電気的絶縁材料の下にあるウェハ上に形成された論理デバイスを含んでもよい。
【００５６】
更なる実施形態において、本発明は、少なくとも１つのメモリアクセスデバイスと、前記少なくとも１つのメモリアクセスデバイスに動作可能に結合された少なくとも１つの半導体デバイスと、を含むシステムを含む。前記少なくとも１つの半導体デバイスは、少なくとも１つの導電ストラップと、前記少なくとも１つの導電ストラップ上に配設された複数のメモリセルと、前記複数のメモリセルの少なくとも一部分と電気的に結合されたデータ線と、を含む。前記複数のメモリセルの各々は、サイリスタと、サイリスタに関連する制御ゲートとを含む。前記サイリスタの各々は、複数の垂直に重なる交互にドープされた半導体領域を含んでもよい。前記システムの前記複数のメモリセルの各々は、４Ｆ２のセルサイズを有してもよい。
【００５７】
本発明は、特定の説明された実施形態とそれらの変形に関して述べられたが、当業者には本発明はそれらに限定されないことが理解されるべきである。むしろ、特許請求の範囲によって規定される発明の範囲及びそれらの法的均等物から逸脱することなく、説明された実施形態への追加、削除そして修正は有効であろう。
【図１Ａ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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