(57)【特許請求の範囲】
【請求項１】
絶縁層上に設けられた半導体層をチャネルとして含むＭＯＳ型トランジスタで構成され、一対のビット線間の電位差を増幅してラッチするセンスアンプ回路であって、
前記センスアンプ回路は、前記一対のビット線間に接続している第１のアンプ回路と、前記一対のビット線間に接続しており前記第１のアンプ回路が増幅した前記一対のビット線間の電位差を増幅する第２のアンプ回路と、前記第１のアンプ回路と前記一対のビット線との間に、前記第１のアンプ回路と前記第２のアンプ回路との間の信号伝達を可能又は不可能とする伝達制御部と、前記第１のアンプ回路の前記ＭＯＳ型トランジスタのゲート−ソース間に前記ＭＯＳ型トランジスタのしきい値以上のパルス電圧を印加するステップ電圧波形印加部と、を有し、
前記第２のアンプ回路の出力電圧の振幅は、前記第１のアンプ回路の出力電圧の振幅よりも大きく、前記第２のアンプ回路が前記一対のビット線間の電位差を増幅し出力する期間において、前記伝達制御部は、前記第１のアンプ回路と前記第２のアンプ回路との間の信号伝達を不可能とし、前記ステップ電圧波形印加部は、前記第１のアンプ回路の前記ＭＯＳ型トランジスタのゲート−ソース間に前記ＭＯＳ型トランジスタのしきい値以上のパルス電圧を印加することを特徴とするセンスアンプ回路。
【請求項２】
絶縁層上に設けられた粒界を有する半導体層をチャネルとして含むＭＯＳ型トランジスタで構成された第１の回路と、絶縁層上に設けられた粒界を有する半導体層をチャネルとして含むＭＯＳ型トランジスタで構成され、前記第１の回路が生成し出力する信号が入力される第２の回路とを有する半導体装置であって、
前記第１の回路と前記第２の回路の間に、前記第１の回路と前記第２の回路との間の信号伝達を可能又は不可能とする伝達制御部と、前記第１の回路の前記ＭＯＳ型トランジスタのゲート−ソース間に前記ＭＯＳ型トランジスタのしきい値以上のパルス電圧を印加するステップ電圧波形印加部と、を有し、
前記第２の回路が生成する信号の振幅は、前記第１の回路が生成する信号の振幅よりも大きく、前記第２の回路が前記第１の回路から入力された信号に基づいて信号を生成し出力する期間において、前記伝達制御部は、前記第１の回路と前記第２の回路との間の信号伝達を不可能とし、前記ステップ電圧波形印加部は、前記第１の回路の前記ＭＯＳ型トランジスタのゲート−ソース間に前記ＭＯＳ型トランジスタのしきい値以上のパルス電圧を印加することを特徴とする半導体装置。
【請求項３】
複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置されて構成された表示部と、前記表示部が形成された基板と同一基板上に形成され、前記表示部に表示すべき情報に対応したデータを記憶するメモリとを有する表示装置であって、前記メモリが請求項１に記載の回路を構成要素として含む表示装置。
【請求項４】
請求項３に記載の表示装置を搭載した携帯情報端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はセンスアンプ回路、半導体装置及び表示装置に関し、特にポリシリコン（多結晶シリコン）ＴＦＴ（Thin Film Transistor）等、ＳＯＩ（Silicon on Insulator）構造のＭＯＳ（Metal Oxide Semiconductor）型トランジスタを集積したセンスアンプ回路、半導体装置及び表示装置に関する。
【背景技術】
【０００２】
絶縁基板上に形成したポリシリコンＴＦＴは、かつて、高温プロセスのため高価な石英基板が必要であり、小型かつ付加価値の高い表示パネルに適用されていた。その後、減圧（ＬＰ）ＣＶＤ、プラズマ（Ｐ）ＣＶＤ、スパッタリング法等により前駆膜を形成し、これをレーザでアニールして多結晶化する技術、即ちガラス基板等が使用可能な低温でポリシリコンＴＦＴを形成できる技術が開発された。また、同時に酸化膜形成技術、微細加工技術、及び回路設計技術も進歩を重ねており、これらの結果、表示パネルの周辺回路を画素と同一の基板上に集積化した携帯電話、携帯情報機器、及びノートＰＣ用のポリシリコンＴＦＴ表示パネルが作成されるようになってきている。
【０００３】
具体的な例として、特許文献１（特開２００４−０４６０５４号）に開示されたアクティブマトリクス型表示装置がある。図４７は、特許文献１の図３７に記載されている従来の一般的な駆動回路一体型の液晶表示装置のディスプレイシステムの構成を示すブロック図である。
【０００４】
図４７を参照すると、従来の駆動回路一体型液晶表示装置では、マトリクス状に配線されＭ行Ｎ列の画素が配置されたアクティブマトリクス表示領域１１０と、行方向の走査回路（走査線（ゲート線）駆動回路）１０９と、列方向の走査回路（データ線駆動回路）３５０４と、アナログスイッチ３５０５と、レベルシフタ３５０３などが、表示デバイス基板１０１上に、ポリシリコンＴＦＴによって一体化して形成されている。
【０００５】
コントローラ１１３、メモリ１１１、デジタル・アナログ変換回路（ＤＡＣ回路）３５０２、走査回路／データレジスタ３５０１などは、単結晶シリコンのウエハー上に形成された集積回路チップ（ＩＣチップ）で、表示デバイス基板１０１の外部に実装されている。アナログスイッチ３５０５は、アクティブマトリクス表示領域１１０の列方向のデータ線の本数Ｎと同じ出力数を有している。インタフェース回路１１４はシステム側回路基板１０３上に形成されている。
【０００６】
また、ポリシリコンＴＦＴで構成された従来の駆動回路一体型の液晶表示装置の中には、ＤＡＣ回路等のより複雑な回路を一体化して形成した装置も存在する。図４８は、特許文献１の図３８に記載されている従来のＤＡＣ回路内蔵型の液晶表示装置のディスプレイシステムの構成を示すブロック図である。従来のＤＡＣ回路内蔵型の液晶表示装置では、ＤＡＣ回路を内蔵しない図４７の装置と同様に、マトリクス状に配線されＭ行Ｎ列の画素が配列されたアクティブマトリクス表示領域１１０と、行方向の走査回路１０９、列方向の走査回路３５０６に加えて、データレジスタ３５０７、ラッチ回路１０５、ＤＡＣ回路１０６、セレクタ回路１０７、レベルシフタ／タイミングバッファ１０８等の回路が表示デバイス基板１０１上に一体化されて形成されている。
【０００７】
この構成では、表示デバイス基板１０１の外部に実装されているコントローラＩＣは、高電圧を使用するＤＡＣ回路を含まず、メモリ１１１、出力バッファ回路（Ｄビット）１１２、コントローラ１１３と全て低電圧の回路・素子で構成可能である。その結果、液晶に書き込むための電圧信号を生成するために必要となる高電圧用のプロセスを併用することなくＩＣを作製できるため、その価格は、前述のＤＡＣを混載したＩＣよりも、低く抑えることができる。
【０００８】
上記した液晶表示装置は、薄型及び軽量である。このような特徴を生かして、これらの液晶表示装置は携帯型情報処理装置に搭載されている。
【０００９】
更に、近年、ポリシリコンＴＦＴで構成した電源回路を表示領域周辺に集積し、駆動に成功した液晶表示装置が非特許文献１（ＳＩＤ（Society for Information Displays）２００３年の予稿集１３９２ページ）に記載された。これによると、走査線駆動回路及び６ビットＤＡＣを含むデータ線駆動回路に加えて、チャージポンプ回路とレギュレータ回路とで構成された電源回路が、ポリシリコンＴＦＴで表示領域周辺に形成されており、単一電源、例えば３Ｖの電源をパネルに供給すると、パネル内で必要となる他の電圧が生成される。そのため、従来、パネルの外部に必要とされた電源回路ＩＣが不要になった。
【００１０】
また、非特許文献２（ＩＳＳＣＣ（IEEE International Solid-State Circuits Conference）２００３年、ペーパー９．４）には、ガラス基板上に形成したＴＦＴにより、電源電圧５Ｖ、動作周波数３ＭＨｚの８ｂｉｔＣＰＵを作成した例が記載されている。加工ルールは２μｍとされている。このように、ポリシリコンＴＦＴ集積回路を作成する技術の発展は目覚しく、例えば３０年前の１９７５年頃は単結晶シリコンのウエハー上に形成されていた集積回路が、現在ではガラス基板上に実現可能なレベルに達しようとしている。
【００１１】
このような背景のもとで、システム・オン・グラスと称されるように、ディスプレイなどの出力機能及びイメージセンサ等の入力機能と、その周辺回路、例えばメモリ及びＣＰＵなどをガラス基板上に集積したデバイスの開発が進められている。
【００１２】
ポリシリコンＴＦＴは一般的に、ソース端子、ドレイン端子、ゲート端子を備えたＭＯＳ型の３端子素子であり、ポリシリコンＴＦＴを用いて回路を構成する場合、その回路構成は単結晶シリコンウェハーを用いて形成されてきた所謂バルクＭＯＳ集積回路の回路構成を参考にすることができる。
【００１３】
従来から知られるバルクＭＯＳ型トランジスタを使用して構成されるバルクＤＲＡＭ（バルクDynamic Random Access Memory）の回路構成及び動作については、例えば、非特許文献３（榎本忠儀著「ＣＭＯＳ集積回路  −入門から実用まで―」）に記載されている。図４９及び図５０はこの非特許文献３の１９２ページに記載されているＤＲＡＭ基本回路及びその読み出し動作と信号波形である。なお、本文献の文章、及び図で用いられている符号のうち、「Ｄ」の反転を示す「Ｄバー」を特許文書における表示の都合上「ＸＤ」と表示して説明する。
【００１４】
図４９及び図５０を参照して、この非特許文献３に開示されたバルクＤＲＡＭについて説明する。先ず、読み出しセルＣ１（２個あるセルのうち上側）の記憶内容が“１”のときの読み出し動作について図４９及び図５０を参照して説明する。プリチャージパルスφＰが立ち上がると、ビット線対のＤ線及びＸＤ線はＶＤ／２に設定される。次に、ワード線ＷＬｘ（２本記載されているうちの上側）が立ち上がり、Ｄ線がΔＶだけ上昇する。φＡｎが高電位になると、ラッチ型センスアンプのｎチャネルのＭＯＳ型トランジスタ（ｎＭ１、ｎＭ２）が動作を開始して、高電位のＤ線の電位を受けてｎチャネルのＭＯＳ型トランジスタ（ｎＭ２）が導通し、低電位側のＸＤ線の電位を０Ｖまで下げる。一方、ｐチャネルのＭＯＳ型トランジスタ側はｎチャネルのＭＯＳ型トランジスタ側と対照的な働きをする。つまり、φＡｐが高電位になると、低電位のＸＤ線の電位を受けてｐチャネルのＭＯＳ型トランジスタ（ｐＭ１）が導通し、高電位のＤ線をＶＤまで充電する。セルの記憶内容が“０”のときは“１”読み出しの場合と反対になるとされている。
【００１５】
このように、メモリセルからビット線対に読み出された微小な電圧信号ΔＶは、ラッチ型センスアンプ回路によってＶＤ及び０に増幅される。また、ここでＶＤ及び０に増幅された信号をビット線を通してメモリセルを構成している容量Ｃ１に書き込むことでリフレッシュ動作を行うことができる。
【００１６】
なお、上で示した駆動方法は「ＶＤ／２プリチャージ方式」とよばれており、ΔＶの絶対値｜ΔＶ｜は一次的な近似値として、下記数式１のとおり与えられる。但し、Ｃ１はメモリセルＣ１の容量、Ｃ２はＤ線又はＸＤ線の寄生容量を示す。
【００１７】
【数１】
0005389098.tif 000002
【００１８】
以上の説明は、バルクＭＯＳ型トランジスタを用いて構成されるバルクＤＲＡＭの構成及び動作についてのものであるが、酸化膜上の単結晶シリコンをチャネルとして利用する所謂ＳＯＩ  ＤＲＡＭについても、同様な回路構成及び動作が知られており、これは、例えば、非特許文献４（Andrew Marshall著の「SOI Design: Analog, Memory and Digital Techniques」の２６１ページ）に記載されている。
【００１９】
また、上述のセンスアンプ回路をＴＦＴを使用して構成した例についても従来から知られている。例えば、特許文献２（特開２００２−３５１４３０号公報）の図２及び明細書段落００７８によると、図４９内に示したラッチ型センスアンプと同様な構成のラッチ型センスアンプがＰチャネル及びＮチャネルのＴＦＴを使用して構成されている。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２００４−０４６０５４号公報  （第３１−３２頁、図３７、３８）
【特許文献２】特開２００２−３５１４３０号公報  （第００７８段落、図２）
【特許文献３】特開１０−１７２２７９号公報
【特許文献４】特開０９−２４６４８３号公報
【特許文献５】特開０９−３２１２５９号公報
【非特許文献】
【００２１】
【非特許文献１】Nonaka他、A DC-DC Converter Circuit Integrated into a Poly-Si TFT-LCD Containing a 6-bit DAC, SID2003の予稿集、２００３年、第１３９２〜１３９５頁
【非特許文献２】Buyeol Lee他、A CPU on a Glass Substrate Using CG-Silicon TFTs, ISSCC 2003の予稿集、２００３年、第９．４頁
【非特許文献３】榎本忠儀著、「ＣＭＯＳ集積回路  −入門から実用まで―」、１９９６年、第１９１〜１９３頁、図６．６、図６．７
【非特許文献４】Andrew Marshall著、「SOI Design: Analog, Memory and Digital Techniques」、第２６１頁
【非特許文献５】Sigeki TOMISHIMA他,“A Long Data Retention SOI-DRAM with the Body Refresh Function”, Symposium on VLSI Circuits Digest of Technical Papers, １９９６年、第１９８頁
【非特許文献６】Setoの論文Journal of Applied Physics, vol.46, No.12, December 1975
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、これらの従来技術は、以下に示す問題点を有する。本発明者は、図４９で示した従来のバルクＤＲＡＭの回路構成を参考にして、ポリシリコンＴＦＴを使用してＤＲＡＭを試作し、評価した。その結果、メモリセルから信号を読み出す際に読み出しエラーが多発するという問題に直面した。そして、この原因の解析を進めたところ、ラッチ型センスアンプの感度が従来のポリシリコンＴＦＴ集積回路の設計及び評価技術からは予測ができないほど悪いことが判明した。先ずこの問題点の発見について説明する。
【００２３】
（ラッチ型センスアンプ評価回路構成）
図５１はガラス基板上にポリシリコンＴＦＴで形成したラッチ型センスアンプの評価回路を示す回路図である。トランジスタＮ１及びトランジスタＮ２はＮチャネルのポリシリコンＴＦＴ・Ｐ１及びトランジスタＰ２はＰチャネルのポリシリコンＴＦＴである。トランジスタＮ２とトランジスタＰ２のドレイン電極はトランジスタＰ１とトランジスタＮ１のゲート電極に共通に接続され、トランジスタＰ１とトランジスタＮ１のドレイン電極はトランジスタＰ２とトランジスタＮ２のゲート電極に共通に接続されている。
【００２４】
トランジスタＮ３はトランジスタＮ１及びトランジスタＮ２のソース電極とグランド電極（０Ｖ）との間をオン・オフさせるためのＮチャネルのポリシリコンＴＦＴであり、トランジスタＰ３はトランジスタＰ１及びトランジスタＰ２のソースとＶＤＤとの間をオン・オフさせるためのＰチャネルのポリシリコンＴＦＴである。ノードＯＤＤ、ノードＥＶＮは、本センスアンプ回路をメモリ回路に適用した場合はビット線対が接続されるノードに相当する。ここではビット線容量等の信号を保持する容量として容量Ｃ１及びＣ２を接続した。ノードＥＶＮにはＳＷ２を介して可変電圧源Ｖ＿ＥＶＮ＿ｉｎを接続した。ノードＯＤＤにはＳＷ１を介して固定電圧源Ｖ＿ＯＤＤ＿ｉｎを接続した。この可変電圧源Ｖ＿ＥＶＮ＿ｉｎと固定電圧源Ｖ＿ＯＤＤ＿ｉｎとＳＷ１，ＳＷ２は、本来はメモリセルから読み出され、ラッチ型センスアンプに与えられる電位差ΔＶを本ラッチ型センスアンプ回路に与えるために設けた。
【００２５】
次に、図５２の入力波形と実測波形を参照してこのラッチ型センスアンプ評価回路の駆動方法について説明する。
【００２６】
（ア）先ず、ＳＥ１がロウレベル、ＳＥ２がハイレベル、即ちトランジスタＮ３、トランジスタＰ３ともにオフの期間にスイッチＳＷ１，ＳＷ２をオンとし、ノードＥＶＮ、ノードＯＤＤに電圧Ｖ＿ＥＶＮ＿ｉｎ、Ｖ＿ＯＤＤ＿ｉｎを夫々与え、その後スイッチＳＷ１，ＳＷ２をオフにすることでこの電圧をＣ２，Ｃ１に夫々サンプリングする。ここではＶＤＤの電圧をＶＤＤ１（ＶＤＤ１は正の電圧で、ＴＦＴ・Ｎ１，Ｎ２のしきい値電圧の２倍以上の電圧に設定されている）、Ｖ＿ＯＤＤ＿ｉｎの電圧を（ＶＤＤ１）／２（これはトランジスタＮ１，Ｎ２のしきい値電圧以上の電圧に設定されている）としてＶ＿ＥＶＮ＿ｉｎの電圧は可変とした。このようにラッチ型センスアンプの２端子（ＥＶＮ、ＯＤＤ）にΔＶを与える。ΔＶは次式で定義できる。
【００２７】
【数２】
0005389098.tif 000003
【００２８】
（イ）このようにラッチ型センスアンプ回路にΔＶを与えた後、先ずＳＥ１をハイレベルにしてトランジスタＮ３をオンさせ、次に、ＳＥ２をロウレベルにしてトランジスタＰ３をオンさせる。そうすると、前述の図４９、図５０に示すＤＲＡＭの動作原理に従って、次のように動作する。
【００２９】
（１）先ず、図５１のトランジスタＮ３をオンさせることで、ビット線対に相当するノード対ＯＤＤ，ＥＶＮのうち、電圧が低いほうのノード（図では、ノードＯＤＤ）の電圧が０Ｖまで引き下げられ、このノードＯＤＤとグランドとの間はロウインピーダンスとなる。このとき、電圧が高いほうのノード（図では、ノードＥＶＮ）の電圧は（Ｖ＿ＥＶＮ＿ｉｎ）で、与えた電圧よりやや下がる（図５２にαで示す）。
【００３０】
電圧が高いほうのノード（図では、ノードＥＶＮ）の電圧がやや下がるのは、以下の二つの理由による。即ち、第１にトランジスタＮ２のゲート電圧及びソース電圧が引き下げられ、その際トランジスタＮ２のゲート・ドレイン、ソース・ドレイン間の容量を介したカップリングにより、容量Ｃ２の電荷が引き抜かれること、第２にトランジスタＮ３をオンさせてから、ノード対の電圧が低いほうのノードの電圧が０Ｖまで引き下げられるのに時間を要し、この時間、トランジスタＮ２はオンであるため、トランジスタＮ２を通して容量Ｃ２の電荷が引き抜かれることである。図示のとおり、αは  （Ｖ＿ＥＶＮ＿ｉｎ）で与えた電圧と、電圧が高いほうのノード（図ではＥＶＮ）の電圧が安定したところの電圧との差を示す。一方、βは（ＶＤＤ１）／２と、電圧が高いほうのノードが安定した電圧との差を示す。通常、αはセンスアンプの動作上問題にならない程度に小さいか、又は問題にならないように回路設計される。
【００３１】
この電圧が高いほうのノードは、未だグランド及び電源（ＶＤＤ）に対してハイインピーダンスの状態である。
【００３２】
（２）次に、トランジスタＰ３をオンさせることで、電圧が高いほうのノード（図ではＥＶＮ）の電圧がＶＤＤ１まで引き上げられ、このノードとＶＤＤ間はロウンピーダンスとなる。
【００３３】
これらの（１）、（２）の増幅動作・ラッチ動作により、ラッチ型センスアンプ回路に与えられたΔＶは、ＶＤＤ１−０の振幅に増幅され、ラッチされる。
【００３４】
（３）その後、ＳＥ１をロウレベルに、ＳＥ２をハイレベルにして、トランジスタＮ３、Ｐ３をオフの状態にする。そして、（１）に戻り一連の動作を繰り返す。
【００３５】
ノードＯＤＤ、ノードＥＶＮの電圧をモニタすることで、図５２のＥＶＮ、ＯＤＤに示すような波形が観測され、ラッチ型センスアンプ回路のしきい値（即ち、ΔＶが何Ｖ以上でＥＶＮノードがハイレベルになるか）と、感度（即ち、ΔＶの絶対値が何Ｖ以上で出力が安定するか）とを調べることができる。
【００３６】
上述のようにして、ラッチ型センスアンプ回路にΔＶを与えて、連続して増幅・ラッチ動作を行い、増幅・ラッチされた電圧、具体的にはＥＶＮノードがハイレベルに増幅・ラッチされるか、ロウレベルに増幅・ラッチされるかを、ΔＶを変えながら測定した。
【００３７】
この測定結果を、図５３のグラフ図に、二点鎖線の線分で示す。図５３に示すとおり、ΔＶ＞Ｖ１の領域では、ＥＶＮノードは１００％の確率でハイレベルに増幅され、また、ΔＶ＜Ｖ２の領域では、ＥＶＮノードは０％の確率でハイレベルに増幅される。ここで、「ＥＶＮノードは０％の確率でハイレベルに増幅される」ということは、ＥＶＮノードが１００％の確率でロウレベルに増幅されることを意味する。そして、Ｖ２＜ΔＶ＜Ｖ１の領域では誤動作が発生した。即ち、ＥＶＮノードは、ハイレベル、ロウレベルのどちらか一方に増幅されるのではなく、図５３に示す割合でハイレベルに増幅され、いわゆる出力が不定の状態が観測された。
【００３８】
上述の如く、広い領域で出力がハイレベルになるかロウレベルになるかが定まらず、不定となる結果、極めて大きな問題が生じる。なぜなら、この問題が解決できない場合、即ち、Ｖ１とＶ２との間で不定になると、少なくとも｜ΔＶ｜＞（Ｖ１又はＶ２のうち絶対値の大きい方の絶対値）となるように数式１に従ってメモリセルの容量Ｃ１とビット線の寄生容量Ｃ２を決めなければ正常な読み出し動作ができない。ΔＶをこのように大きくとるためには、メモリセル容量Ｃ１を大きくするか、ビット線に接続するメモリセル数を減らさなければならず、ＤＲＡＭの集積度が著しく低くなってしまう。
【００３９】
また、このように広い電圧範囲にわたって不定になるという結果には、大きな疑問が生じるものであった。疑問が生じる理由は次のとおりである。
【００４０】
即ち、本実験のように、ひとつのラッチ型センスアンプ回路を連続して測定する場合、ラッチ型センスアンプ回路固有のしきい値はある固定された値なので、ΔＶがこのしきい値より大きければＥＶＮノードは１００％に近い確率でハイレベルに増幅され、ΔＶがこのしきい値より小さければＥＶＮノードは１００％に近い確率でロウレベルに増幅されると考えられるからである。
【００４１】
つまり、図５３のグラフ図に、実線の線分で示すように、確率は急峻な傾きをもつ特性になると予想されるからである。
【００４２】
このラッチ型センスアンプ回路固有のしきい値は、ポリシリコンＴＦＴ・Ｎ１、Ｎ２の特性の差及び容量Ｃ１、Ｃ２の大きさの差に依存して決まり、これは製造上のプロセスばらつきに起因してばらつく。回路のしきい値がばらついた場合、図５３の実線で示した予想特性は、グラフ内の左右方向にシフトするように変化する。このとき、回路のしきい値を境として急峻に変化する様子に変化はない。一方、ポリシリコンＴＦＴを用いた本発明者の実験の結果は、図５３の二点鎖線のように回路のしきい値自身が明確でなくなり、出力が不定となるＶ２＜ΔＶ＜Ｖ１の電圧範囲にわたって、一方の極性に増幅される確率が緩やかに変化する。
【００４３】
つまり、Ｖ２＜ΔＶ＜Ｖ１といった広い領域で出力がハイレベルになるかロウレベルになるか定まらないという不定の問題は、従来から問題となっていた回路間で生じる急峻なしきい値がばらつく問題とは異なる問題である。
【００４４】
本発明者は、Ｖ２＜ΔＶ＜Ｖ１といった広い領域で出力が不定となるという結果について調査した。即ち、なぜ不定領域が広いのかということについて調査した。
【００４５】
その結果、次の特異な現象が観測された。即ち、出力が不定となるΔＶの領域において、反転した出力（エラー出力）の発生に周期があることである。たとえば、ΔＶ＝Ｖ３の場合、図５３を参照すると、ＥＶＮノードがハイレベルに増幅される確率が８０％であることを示しているが、更に、注意深くＥＶＮノード及びＯＤＤノードの波形を観察すると、５回のセンス動作のうち、連続した４回はＥＶＮノードがハイレベルに増幅されているが、１回はロウレベルに増幅されている。そして、その後再び４回ハイレベルに増幅され、その後１回ロウレベルに増幅される。このように４回ハイレベルに増幅され、１回ロウレベルに増幅されることを繰り返していた。
【００４６】
更に、ΔＶを小さくし、例えば、ΔＶ＝Ｖ４にした場合、２回ハイレベルに増幅され、１回ロウレベルに増幅されることを繰り返すようになる。
【００４７】
更に、ΔＶを小さくしてΔＶ＝Ｖｈにすると、１回ハイレベルに増幅され、１回ロウレベルに増幅されることを繰り返すようになる。
【００４８】
更に、ΔＶを小さくし、ΔＶ＝Ｖ５にすると、５回のセンス動作のうち連続した４回はＥＶＮノードがロウレベルに増幅されているが、１回はハイレベルに増幅されている。そして、その後再び連続して４回ロウレベルに増幅され、その後１回ハイレベルに増幅される。このように連続して４回ロウレベルに増幅され、１回ハイレベルに増幅されることを繰り返していた。
【００４９】
つまり、図５３に示した実験結果においては、ＥＶＮノードがハイレベルに増幅される割合しか分からなかったが、ＥＶＮノードの波形を時系列に注意深く観測することで、本発明者は、ハイレベルに増幅される場合が時系列にランダムではなく規則性を持つことを見出したのである。
【００５０】
また、他の現象として、次のことが観測された。誤動作はトランジスタＮ３をオンさせてＯＤＤ、ＥＶＮノードのうち電圧の低いほうのノードを０Ｖに引き下げる際に発生しているということである。図５４にここで得られたラッチ型センスアンプの入出力波形の模式図を示した。図５４に「Ｃ」で示した部分で、電圧の大小関係が反転してしまう現象が確認された。
【００５１】
本発明者は解析を進める過程で、フローティングボディに起因した履歴効果がポリシリコンＴＦＴ  に生じており、これが上述の回路動作上の問題、即ちＶ２＜ΔＶ＜Ｖ１といった広い領域で出力が不定となるという問題を引き起こしていることを突き止めた。
【００５２】
フローティングボディに起因した履歴効果とは、ポリシリコンＴＦＴのソースとドレインに挟まれたボディの領域が電気的にフローティング（浮遊）であるため、この電位が変動してその結果ポリシリコンＴＦＴのしきい値電圧などの特性が、それまでの履歴に応じて動的に変動していると考えられる現象である。ポリシリコンＴＦＴのフローティングボディ効果のうち、静的な現象は、例えばキンク効果の原因として知られているものの、動的な現象、例えばここで論じているように履歴効果により回路動作上問題となった例については本発明者の知る限り無い。
【００５３】
以下にポリシリコンＴＦＴの動的なしきい値電圧変動の測定結果と考察について説明する。フローティングボディに起因したＭＯＳ型トランジスタの動的なしきい値電圧の測定は、従来の静的な特性を測定する方法では測定できない。従来の静的な方法とは、例えば、ＭＯＳ型トランジスタのＩＤ−ＶＧを測定してそのＩＤの値からしきい値電圧を求める方法である。この方法の場合、数秒から数十秒かけてゲート電圧をスイープさせるので、静的なしきい値電圧しか得られない。つまり、その測定時に与えられている端子間電圧ＶＧＳ、ＶＤＳにおける平衡状態の特性しか得られないのである。また、測定の際、長時間ドレイン電流を流すので、インパクトイオンによるボディの電位上昇などが発生し、任意の動作履歴を与えた直後のしきい値電圧を測定することができなかった。
【００５４】
そこで、本発明者は測定方法を工夫し、ＭＯＳ型トランジスタに動作履歴を与えた後の動的なしきい値電圧を測定した。
【００５５】
図５５は図５１に示したラッチ型センスアンプ回路のノードＥＶＮに、増幅・ラッチされて現れる出力電圧が図５２に示すように連続してハイレベルである場合にポリシリコンＴＦＴ・Ｎ１，Ｎ２に印加される電圧を示している。なお、ここでは、ポリシリコンＴＦＴ・Ｎ１，Ｎ２のしきい値電圧がＶｔである場合の例を示す。
【００５６】
図５５（ａ）のように、ポリシリコンＴＦＴ・Ｎ１に印加される電圧波形を「Condition 1」と表記し、図５５（ｂ）のように、ポリシリコンＴＦＴ・Ｎ２に印加される電圧波形を「Condition 2」と表記した。
【００５７】
この電圧波形をモデル化した電圧を単体のポリシリコンＴＦＴに与え、その後にしきい値電圧を測定した。電圧波形のモデル化は次のようにした。
【００５８】
（１）図５５において、０Ｖから（Ｖｔ−ΔＶ）Ｖのパルス電圧波形を０Ｖ一定の電圧波形とした。
【００５９】
（２）図５５において、ＶｔからＶＤＤ１のの範囲で変化するステップ状電圧波形を０ＶからＶＤＤ１のパルス電圧波形とした。
【００６０】
つまり、Condition 1に相当する電圧波形として、ＶＤＳは０Ｖ一定、ＶＧＳは０ＶからＶＤＤ１のパルス電圧波形とし、Condition 2に相当する電圧として、ＶＤＳは０ＶからＶＤＤ１のパルス電圧波形、ＶＧＳは０Ｖ一定の電圧波形とした。そして、次の測定を行った。
【００６１】
（１）ポリシリコンＴＦＴにCondition 1に相当する電圧（ＶＤＳ＝０Ｖ、ＶＧＳに０ＶからＶＤＤ１のパルス電圧）を与えて、その直後のしきい値電圧を測定する。与えるパルス数を変化させることで、しきい値電圧の変動を測定する。
【００６２】
（２）ポリシリコンＴＦＴにCondition 2に相当する電圧（ＶＧＳ＝０Ｖ、ＶＤＳに０ＶからＶＤＤ１のパルス電圧）を与えて、その直後のしきい値電圧を測定する与えるパルス数を変化させることで、しきい値電圧の変動を測定する。
【００６３】
測定結果を図５６に示す。横軸は与えたパルス数、縦軸はしきい値電圧の初期値からの差分ΔＶｔｈを示す。上記（１）の条件における結果を■で、（２）の条件における結果を●でプロットした。
【００６４】
このグラフに示すとおり、履歴として与えたパルス数に応じてしきい値電圧が変動した。また、（１）と（２）とのしきい値電圧の差が大きくなっている。このしきい値電圧の変動は後述するが、ラッチ型センスアンプ評価回路の測定結果をうまく説明できる。
【００６５】
この測定では一つのポリシリコンＴＦＴを用いており、また、測定順序を変更して数回測定しても同様な結果が得られることから、動的にしきい値電圧が変動していると考えられ、ストレスによる劣化とは異なる現象である。
【００６６】
この実験によりポリシリコンＴＦＴの特性（しきい値電圧）が、それまでの履歴に応じて動的に変動することが確認されたので、ポリシリコンＴＦＴ回路は履歴効果を有すると結論付けられる。
【００６７】
次に、解析を進める過程で得られた別の実験結果について説明する。この結果は、後述する本発明の構成において、本発明の効果が得られる理由の一つとなっている。
【００６８】
前述のとおり、図５１のラッチ回路のトランジスタＮ１、Ｎ２は、ラッチ期間のバイアスが不均衡で、また、ラッチ期間からサンプリング期間に遷移する際と、サンプリング期間からラッチ期間に遷移する際に、ＴＦＴ・Ｎ１，Ｎ２に与えられる波形は異なるものである。これにより、履歴効果に起因してＴＦＴ・Ｎ１，Ｎ２の特性は異なった変動をする。
【００６９】
従って、ラッチ期間にＴＦＴ・Ｎ１，Ｎ２に不均衡に与えられるバイアス電圧を下げることにより、履歴効果は低減されると予想される。そこで、次の実験をおこなった。
【００７０】
図５１に示したラッチ型回路を、図５２に示したタイミングチャートに示した駆動タイミングに従って駆動し、電源電圧ＶＤＤを、ＶＤＤ１から（ＶＤＤ１）／２の範囲で変えながら、安定出力を得るために最低限必要なΔＶを測定した。
【００７１】
但し、電源電圧ＶＤＤを変えても、Ｖ＿ＯＤＤ＿ｉｎの電圧は（ＶＤＤ１）／２と固定し、Ｖ＿ＥＶＮ＿ｉｎの電圧は｛（ＶＤＤ１）／２｝＋ΔＶとした。
【００７２】
このように駆動すると、ＴＦＴ・Ｎ１，Ｎ２に印加される最大のＶＧＳ又はＶＤＳは電源電圧ＶＤＤと等しい。
【００７３】
そして、ＥＶＮノードが高電位を保ち、ＯＤＤノードが０Ｖに引き下げられるといった動作を安定して、継続的に動作させるために必要なΔＶの最小値と、ＯＤＤノードが高電位を保ち、ＥＶＮノードが０Ｖに引き下げられるといった動作を安定して、継続的に動作させるために必要なΔＶの最大値とを測定した。
【００７４】
また、同様に、図５９に示したＮチャネルのＭＯＳ型トランジスタだけで構成したラッチ型センスアンプ回路を用いて測定した。この際も、Ｖ＿ＯＤＤ＿ｉｎの電圧は（ＶＤＤ１）／２と固定し、Ｖ＿ＥＶＮ＿ｉｎの電圧は｛（ＶＤＤ１）／２｝＋ΔＶとした。
【００７５】
この場合、ＭＯＳ型トランジスタＮ１，Ｎ２に印加される最大のＶＧＳ又はＶＤＳは、いずれも｛（ＶＤＤ１）／２｝よりやや低い電圧である。
【００７６】
なお、図５１及び図５９内のＭＯＳ型トランジスタは、ここでは、ポリシリコンＴＦＴとした。
【００７７】
図５７にこの実験結果を示す。横軸にＭＯＳ型トランジスタＮ１，Ｎ２に印加される最大のＶＧＳ又はＶＤＳをとり、縦軸に安定出力を得るために最低限必要なΔＶをとって、その結果をプロットした。
【００７８】
ＭＯＳ型トランジスタＮ１，Ｎ２に印加される最大のＶＧＳ又はＶＤＳを低くすることで、不定領域が減少する現象が認められた。これは増幅・ラッチ期間、及びラッチ期間からサンプリング期間に遷移する過程で発生するボディ電位の不均衡が、ＭＯＳ型トランジスタに印加される不均衡な電圧を小さくしたことにより低減されたためであると考えられる。
【００７９】
なお、電源ＶＤＤの電圧をＶＤＤ１とした場合に、ＥＶＮノードが高電位を保ち、ＯＤＤノードが０Ｖに引き下げられるといった動作を安定して、継続的に動作させるために必要なΔＶの最小値を図５７にＶ１として示した。このＶ１の値は図５３で示したＶ１と同一である。同様に、図５７に示したＶ２は図５３に示したＶ２と同一である。
【００８０】
また、図５９に示したＮチャネルのＭＯＳ型トランジスタだけで構成したラッチ回路を用いて測定した結果を、図５７にＶ８、Ｖ９として示した。
【００８１】
この実験結果もセンスアンプ回路の不具合が、フローティングボディによる履歴効果に起因することを支持している。
【００８２】
単結晶シリコンにおけるＰＤ（Partially depleted）−ＳＯＩのＭＯＳ型トランジスタのデバイスモデルを参考にすると、ボディ電位が変動し、このボディ電位の影響を受けてしきい値電圧が変動するメカニズムにはさまざまなものがあるが、上記図５６で示した方向にしきい値電圧が変動する理由は、図５８を参照すると、次のとおり説明される。
【００８３】
周期的にゲートにパルス電圧が与えられた場合、例えばＮチャネルのＭＯＳ型トランジスタの場合はしきい値電圧が上昇する。このメカニズムについて説明する。
【００８４】
図５８（ａ）の右の図はフローティングボディを有するＮチャネルのＭＯＳ型トランジスタの断面の模式図である。この図はソース（Ｓ）とドレイン（Ｄ）と、ゲート（Ｇ）と、ボディ（Ｂ）とが示されている。ＮチャネルのＭＯＳ型トランジスタの場合、活性層（図５８ではボディと空乏層とで構成される部分）である半導体層の伝導型は電界が与えられない場合Ｐ−である。従って、ボディ（Ｂ）で示された領域の半導体はキャリアとして正孔が存在する中性領域で、伝導型はＰ−である。ソースとドレインに０Ｖ、ゲートにしきい値を超える正の電圧（この図ではＶＤＤ１）が印加されると、図５８（ａ）の右の図に示すとおり、半導体層の表面が反転し、誘起された電子によりチャネルが形成される。また、このとき活性層の領域でボディ（Ｂ）以外の領域は空乏化している。
【００８５】
ゲート電圧により誘起された電子の一部は図５８（ａ）の右図に示すとおり、トラップに捕獲される。そして、ゲート電圧にしきい値電圧より小さい電圧を与えると、このトラップされた電子とボディの正孔とが再結合する。
【００８６】
ゲートにこのようなパルス電圧を繰り返し与えて、このＭＯＳ型トランジスタをオン・オフさせることを繰り返すと、電子がボディに流れ、Ｐ−である中性領域（ボディ）の電位がさがる。そして、後述する数式３による説明と同様に、しきい値電圧が上昇する。
【００８７】
ＶＧＳがしきい値より低い状態でドレインに電圧が与えられると、しきい値電圧が下がる。このメカニズムについて説明する。
【００８８】
図５８（ｂ）の右の図はフローティングボディを有するＮチャネルのＭＯＳ型トランジスタの断面の模式図である。この図はソース（Ｓ）とドレイン（Ｄ）と、ゲート（Ｇ）と、ボディ（Ｂ）とが示されている。ＮチャネルのＭＯＳ型トランジスタの場合、活性層である半導体層の伝導型はＰ−である。従って、ボディ（Ｂ）で示された領域の半導体はキャリアとして正孔が存在する中性領域で、伝導型はＰ−である。活性層の領域でボディ（Ｂ）以外の領域は空乏化している。
【００８９】
また、図中にボディ（Ｂ）とドレイン（Ｄ）、並びに、ボディ（Ｂ）とソース（Ｓ）間に形成されるＰＮ接合をダイオードの記号で示した。
【００９０】
図５８（ｂ）の右図に示すように、ＶＧＳにしきい値電圧以下の電圧である０Ｖが与えられ、ＶＤＳに正の電圧ＶＤＤ１が与えられた場合、ボディの伝導型はＰ−で、ドレインの伝導型がＮ＋なので、ドレインとボディとは逆バイアスされたダイオード接続の状態となる。そして、ドレインからボディに逆バイアス状態での接合リーク電流（図中にｉｂｄで示した電流）が流れ、ボディの電位が上昇する。これにより、後述する数式３での説明と同様に、しきい値電圧が下がる。
【００９１】
ポリシリコンＴＦＴの場合、動的にしきい値電圧が変動するメカニズム及びモデルは、単結晶シリコンにおけるＰＤ−ＳＯＩのＭＯＳ型トランジスタと異なると考えられるが、ポリシリコンＴＦＴの動的なしきい値電圧変動測定で得られた結果と単結晶シリコンにおけるＰＤ−ＳＯＩのＭＯＳ型トランジスタのモデルで得られる結果とは定性的に一致するので、単結晶シリコンにおけるＰＤ−ＳＯＩのＭＯＳ型トランジスタのモデルはポリシリコンＴＦＴの挙動を解析するためには有用であると考えられる。
【００９２】
なお、単結晶シリコンウェハー上に形成される所謂バルクＭＯＳ型トランジスタにおいては、基板電位としきい値電圧との関係はＮチャネルトランジスタの場合、下記数式３で表される。
【００９３】
【数３】
0005389098.tif 000004
【００９４】
ここで、ＶｔｈはＭＯＳ型トランジスタのしきい値電圧、φｆは真性半導体のフェルミレベルの位置から測ったチャネルを形成する（Ｐ型）半導体のフェルミレベルのポテンシャル、ＶＦＢはフラットバンド電圧、Ｋは半導体の比誘電率、ε０は真空中の誘電率、ｑは電子の電荷量、Ｎａはイオン化したアクセプタ密度、ＶＳＢは基板からみたソースの電圧、Ｃ０はゲート酸化膜の単位容量を夫々表す。
【００９５】
この式によると、バルクＭＯＳ型トランジスタは基板電位を下げるに従って、即ちＶＳＢを増大することによって、しきい値電圧が単調に増える（但し、変動率は減少する）ことがわかり、この関係は単結晶シリコンにおけるＳＯＩのＭＯＳ型トランジスタ及びポリシリコンＴＦＴでも定性的に成り立つと考えられる。
【００９６】
但し、単結晶シリコンにおけるＳＯＩのＭＯＳ型トランジスタ及びＴＦＴのように、シリコン層が限られている場合、基板電位を下げていくと、あるところで空乏層がシリコン層下端まで到達し、それ以降しきい値電圧は増加しなくなると考えられる。その理由は、空乏層がシリコン層下端まで達し、所謂完全空乏型ＳＯＩと同じ状態となっており、空乏層電荷が基板電位に依存しなくなるからである。また、数式３の第３項の分子は空乏層電荷（＝  −ｑ  ×  Ｎａ  ×  Ｘｄｍａｘ  ，  Ｘｄｍａｘは最大空乏層幅）を示していることからも、空乏層がシリコン層下端まで到達すると、それ以上空乏層が伸びないので、しきい値電圧は増加しなくなることが予想される。
【００９７】
ラッチ型センスアンプ評価回路の波形観測結果で示したように、図５４のＣの部分で電圧の大小関係が反転することから、この場合、図５１に示したラッチ型センスアンプにおいてＳＥ１をハイレベルにすることにより、トランジスタＮ３をオンにして、トランジスタＮ１、Ｎ２を動作させ、一方のビット線（ＥＶＮ又はＯＤＤ）の電位をグランドに引き下げる動作に問題があると考えればよい。即ち、ＮチャネルのポリシリコンＴＦＴで構成されたラッチ回路の動作に注目して解析をすすめる。
【００９８】
そこで、図５９に示すＮチャネルのポリシリコンＴＦＴで構成されるラッチ型センスアンプ回路の動作について考察する。図５９に示したラッチ型センスアンプのノードＥＶＮが高電位でラッチされる条件は、一次近似（しきい値電圧以外の特性は同じとした仮定）で、下記数式４で与えられる。なお、Ｖｔ１はＮ１のしきい値電圧、Ｖｔ２はＮ２のしきい値電圧であらわすことができる。
【００９９】
【数４】
0005389098.tif 000005
【０１００】
一方、下記数式５の場合、センスアンプのノードＥＶＮはロウレベルに増幅・ラッチされる。そして、下記数式６の場合は、ポリシリコンＴＦＴＮ１とトランジスタＮ２のコンダクタンスが等しいため、ノードＥＶＮ、ノードＯＤＤとの間の電位差が増幅されず、いずれも電位が徐々に下がる。
【０１０１】
【数５】
0005389098.tif 000006
【０１０２】
【数６】
0005389098.tif 000007
【０１０３】
与えたパルス数が０のとき、例えばＶＧＳ＝ＶＤＳ＝０Ｖの平衡状態におけるポリシリコンＴＦＴＮ１、Ｎ２のしきい値電圧を夫々Ｖｔｓ１、Ｖｔｓ２、図５６の「ポリシリコンＴＦＴの動的しきい値電圧変動測定結果」から得られたしきい値電圧の変動を夫々ΔＶｔｈ１、ΔＶｔｈ２とするとＶｔ１、Ｖｔ２は、下記数式７，８と表される。これらを用いると、ポリシリコンＴＦＴのしきい値電圧が動的に変動した場合において、センスアンプのノードＥＶＮがハイレベルでラッチされる条件は、下記数式９となる。
【０１０４】
【数７】
0005389098.tif 000008
【０１０５】
【数８】
0005389098.tif 000009
【０１０６】
【数９】
0005389098.tif 000010
【０１０７】
ここで、右辺の２番目の括弧内の値は定義より変動せず、ある定数となるため、これをＤとおくと数式９は、下記数式１０で表すことができる。
【０１０８】
【数１０】
0005389098.tif 000011
【０１０９】
数式１０の意味するところは、センスアンプのノードＥＶＮがハイレベルでラッチされる条件は（ΔＶｔｈ１−ΔＶｔｈ２）に応じて変化するということである。
【０１１０】
図６０は図５６に示した実験結果から（ΔＶｔｈ１−ΔＶｔｈ２）を与えたパルス数に対してプロットしたグラフ図である。前述したとおり、図５６において、ポリシリコンＴＦＴに与えたパルス数はラッチ型センスアンプの動作回数に相当する。従って、図６０はその横軸をセンスアンプの動作回数、縦軸をラッチ型センスアンプのノードＥＶＮがハイレベルに増幅・ラッチされるために最低限必要なΔＶと読み替えることができる。但し、これは数式１０の定数Ｄが０の場合であって、Ｄが０以外の場合はその値に応じて図６０のグラフの縦軸にオフセットを加えればよい。
【０１１１】
図６０からわかるように、ラッチ型センスアンプ回路で同一極性の出力を連続して得るためには、ΔＶを大きくしなければならない。例えば、ノードＥＶＮをハイレベルに（ｎ１＋１）回連続して増幅・ラッチさせる場合、（ｎ１＋１）回目の増幅・ラッチ動作の前に、（ｎ１）回増幅・ラッチ動作を行っている。従って、（ｎ１＋１）回目の増幅・ラッチ動作の前に、履歴として（ｎ１）回のパルスが与えられている。つまり、図６０からわかるように、ノードＥＶＮをハイレベルに（ｎ１＋１）回連続して増幅・ラッチさせるために最低限必要なΔＶはＶ６である。
【０１１２】
同様に、ノードＥＶＮをハイレベルに（ｎ２＋１）回連続して増幅・ラッチさせるためには、ΔＶはＶ７以上必要となる。ラッチ型センスアンプ回路を安定動作させる（例えばノードＥＶＮにハイレベルを安定して無限回出力させる）ためには、図６０のグラフが飽和する電圧より大きなΔＶを与えなければならない。もし、ΔＶがその値より小さい場合は、ある回数連続してハイレベルを出力した後、ロウレベルを出力してしまうこととなる。これはラッチ型センスアンプ評価回路の測定で得られた結果と定性的に一致した。
【０１１３】
ラッチ型センスアンプのノードＥＶＮがある回数連続してハイレベルに増幅された後、上記の理由に従ってロウレベルを出力した場合について、次に、考察する。
【０１１４】
ノードＥＶＮが連続してハイレベルを出力している場合、ポリシリコンＴＦＴ・Ｎ１には図５５のCondition 1に示した電圧が印加されＮ１のしきい値電圧は図５６に示すように増加し、一方、ポリシリコンＴＦＴ・Ｎ２には図５５のCondition 2に示した電圧が印加されＮ２のしきい値電圧は図５６に示すように減少している。その結果、ラッチ型センスアンプに与えているΔＶが十分に大きくない場合、上述の理由により、ノードＥＶＮはロウレベルを出力する。このとき、それまでCondition 1に示した電圧が印加されていたポリシリコンＴＦＴ・Ｎ１にCondition 2に示した電圧が印加され、これまで上昇し続けていたしきい値電圧が減少する。また、それまでCondition 2に示した電圧が印加されていたポリシリコンＴＦＴ・Ｎ２にCondition 1に示した電圧が印加され、これまで減少し続けていたしきい値電圧が増加するする。この結果、これまで増加し続けていた（ΔＶｔｈ１−ΔＶｔｈ２）の値が減少する。これにより、ノードＥＶＮをハイレベルに増幅・ラッチするために最低限必要なΔＶが下がり、再びノードＥＶＮがハイレベルに増幅されるようになる。
【０１１５】
このメカニズムと実験結果とは一致しており、実験においても出力が不定なΔＶの領域において、反転した出力（エラー出力）の発生に周期性が確認されている。
【０１１６】
これまで得られた知見にもとづいて、図５１に示したラッチ型センスアンプ回路を駆動した場合のポリシリコンＴＦＴ・Ｎ１，Ｎ２のボディ電位の推移を推定した。駆動条件の一例としてノードＥＶＮがハイレベル（ＶＤＤ１）を出力する割合が７５％となるΔＶを与えた。ノードＥＶＮがハイレベル（ＶＤＤ１）を出力する場合を正常動作として、ノードＥＶＮがロウレベル（０Ｖ）を出力した場合を誤動作とする。つまり、３回正常動作して、その後１回誤動作する動作例について説明する。
【０１１７】
図６１にポリシリコンＴＦＴ・Ｎ１とＮ２のボディ電位の模式図を示す。横軸は時間、縦軸は各ＴＦＴのボディ電圧を示す。また、サンプリング、増幅・ラッチ等の各動作タイミングを図中に示した。
【０１１８】
一度目の増幅動作（１）から四度目の増幅動作（４）と増幅動作回数が増えるに従ってボディ電位の差が大きくなっている。
【０１１９】
また、図では適宜ＶＧＳ，ＶＤＳを期間に対して明記している箇所がある。明記していない期間はＶＧＳ，ＶＤＳともにそのポリシリコンＴＦＴのしきい値電圧以下と、低い電圧しか印加されない。
【０１２０】
一度目の増幅動作（１）は、増幅動作（１）の矢印のタイミングで行われる。一度目の増幅動作（１）が行われる際、センスアンプに与えられたΔＶは最初にＮチャネルのポリシリコンＴＦＴでその電位差が増幅される。この増幅が開始される瞬間のポリシリコンＴＦＴ・Ｎ１，Ｎ２のボディ電位はサンプリング期間（１）で示した電位であり、両者の電位差は小さい。一度目の増幅動作（１）が行われ、この例ではＥＶＮノードがハイレベルに増幅される。そのため、トランジスタＮ１のＶＧＳに、振幅がほぼＶＤＤ１の立ち上がりパルスが印加され、ゲートとボディの静電容量カップリングにより、トランジスタＮ１のボディ電位は瞬間的に引き上げられる。増幅・ラッチ期間（１）においてはトランジスタＮ１のＶＧＳはＶＤＤ１、ＶＤＳは０Ｖである。
【０１２１】
一方、一度目の増幅動作（１）が行われるとき、ポリシリコンＴＦＴ・Ｎ２のＶＤＳには振幅がほぼＶＤＤ１の立ち上がりパルスが印加され、ドレインとボディの静電容量カップリングにより、トランジスタＮ２のボディ電位は瞬間的に引き上げられる。但し、ドレインとボディとの間の容量は、ゲートとボディとの容量より小さいため、静電容量カップリングにより引き上げられる電圧は、トランジスタＮ１の場合と比べて小さい。増幅・ラッチ期間（１）においては、トランジスタＮ２のＶＧＳは０Ｖ、ＶＤＳはＶＤＤ１であり、ドレイン−ボディ間のリーク電流によりボディの電位は図のように徐々に上昇する。
【０１２２】
増幅・ラッチ期間（１）からサンプリング期間（２）に遷移する際、トランジスタＮ１，Ｎ２のＶＧＳ，ＶＤＳはすべてそのＴＦＴのしきい値電圧以下になるため、トランジスタＮ１はゲートに立下りパルスが、トランジスタＮ２はドレインに立下りパルスが印加される。これに伴い、ゲートとボディ、又はドレインとボディ間の静電容量カップリングを介して、ボディの電位が引き下げられる。このとき、トランジスタＮ１のほうが引き下げられる電圧が大きいのは、前述の如く、ゲートとボディとの間の容量のほうが、ゲートとドレインとの間の容量よりカップリング容量が大きいからである。
【０１２３】
このような動作を経てサンプリング期間（２）になるので、サンプリング期間（２）においてはボディ電位の差がサンプリング期間（１）のときより大きくなっている。即ち、サンプリング期間（２）においては、サンプリング期間（１）にくらべて、トランジスタＮ１のボディ電位は下がっており、トランジスタＮ２のボディ電位は上がっている。つまり、トランジスタＮ１のしきい値電圧はあがり、トランジスタＮ２のしきい値電圧は下がっている。従って、Ｖｔ１−Ｖｔ２の値は大きくなっている。
【０１２４】
サンプリング期間（２）に引き続き、二度目の増幅動作（２）が行われる。そして、二度目の増幅動作（２）においても、ノードＥＶＮがハイレベルに増幅されている。これはＶｔ１−Ｖｔ２が大きくなってもなお、数式４を満たしているからである。即ち、二度目の増幅動作（２）が行われる際、ΔＶ＞Ｖｔ１−Ｖｔ２を満たしていたことになる。二度目の増幅動作（２）によって、トランジスタＮ１のゲート−ソース間には（ＶＤＤ１−Ｖｔ１＋ΔＶ）の立ち上がりパルス、トランジスタＮ２のドレイン・ソース間にはＶＤＤ１−Ｖｔ１の立ち上がりパルスが印加され、静電容量カップリングを介して両者のボディ電位は瞬間的に引き上げられる。これに引き続く増幅・ラッチ期間（２）においては、トランジスタＮ２のＶＧＳは０Ｖ、ＶＤＳはＶＤＤ１であり、ドレイン−ボディ間のリーク電流により、ボディの電位は図のように徐々に上昇する。
【０１２５】
増幅・ラッチ期間（２）からサンプリング期間（３）に遷移する際は、増幅・ラッチ期間（１）からサンプリング期間（２）に遷移する際と同様に、ボディの電位が引き下げられる。このとき、トランジスタＮ１のほうが引き下げられる電圧が大きいのは、前述の如く、ゲートとボディとの間の容量のほうが、ゲートとドレインとの間の容量よりカップリング容量が大きいからである。
【０１２６】
このような動作を経てサンプリング期間（３）になるので、サンプリング期間（３）においては、ボディ電位の差がサンプリング期間（２）のときより大きくなっている。即ち、サンプリング期間（３）においては、サンプリング期間（２）にくらべて、トランジスタＮ１のボディ電位は下がっており、トランジスタＮ２のボディ電位は上がっている。つまり、トランジスタＮ１のしきい値電圧はあがり、トランジスタＮ２のしきい値電圧は下がっている。従って、Ｖｔ１−Ｖｔ２の値は大きくなっている。
【０１２７】
サンプリング期間（３）に引き続き、三度目の増幅動作（３）が行われる。そして、三度目の増幅動作（３）においても、ノードＥＶＮがハイレベルに増幅されている。これはＶｔ１−Ｖｔ２が大きくなってもなお、数式４を満たしているからである。即ち三度目の増幅動作（３）が行われる際、ΔＶ＞Ｖｔ１−Ｖｔ２を満たしていたことになる。三度目の増幅動作（３）によって、二度目の増幅動作（２）同様、静電容量カップリングを介して両者のボディ電位は瞬間的に引き上げられる。これに引き続く増幅・ラッチ期間（３）においては、トランジスタＮ２のＶＧＳは０Ｖ、ＶＤＳはＶＤＤ１であり、ドレインーボディ間のリーク電流によりボディの電位は図のように徐々に上昇する。
【０１２８】
増幅・ラッチ期間（３）からサンプリング期間（４）に遷移する際は、増幅・ラッチ期間（１）からサンプリング期間（２）に遷移する際と同様にボディの電位が引き下げられる。
【０１２９】
このような動作を経てサンプリング期間（４）になるので、サンプリング期間（４）においては、ボディ電位の差がサンプリング期間（３）のときより大きくなっている。即ち、サンプリング期間（４）においては、サンプリング期間（３）にくらべて、トランジスタＮ１のボディ電位は下がっており、トランジスタＮ２のボディ電位は上がっている。つまり、トランジスタＮ１のしきい値電圧は上がり、トランジスタＮ２のしきい値電圧は下がっている。従って、Ｖｔ１−Ｖｔ２の値は大きくなっている。
【０１３０】
サンプリング期間（４）に引き続き、四度目の増幅動作（４）が行われる。そして、四度目の増幅動作（４）においては、ノードＥＶＮがロウレベルに増幅され、誤動作している。これはＶｔ１−Ｖｔ２が大きくなり、ついに数式４を満たさなくなったからである。即ち、四度目の増幅動作（４）が行われる際、ΔＶ＜Ｖｔ１−Ｖｔ２となった。
【０１３１】
四度目の増幅動作（４）によって、今度はトランジスタＮ１のドレインに立ち上がりパルス、トランジスタＮ２のゲートに立ち上がりパルスが印加され、静電容量カップリングにより、両者のボディ電位は瞬間的に引き上げられる。トランジスタＮ１はこのときドレイン−ボディ容量を介したカップリングになるため、カップリングによる引き上げは三度目の増幅動作（３）より小さい。トランジスタＮ２はゲート−ボディ間のカップリング容量を介してボディ電位が引き上げられるため、瞬間的には大きく引き上げられるが、ボディ−ソース間又はボディ−ドレイン間が順方向の接続になるため、急速に電位が下がる。
【０１３２】
その後、増幅・ラッチ期間（４）では、トランジスタＮ１のボディ電位が徐々に上昇する。これはトランジスタＮ１のＶＤＳにＶＤＤ１が印加され、これまで電位が下がっていたボディにドレインから電流が供給されるからである。一方、トランジスタＮ２のボディ電位は図のように低下する。これは依然として高いボディ電位が平衡状態の電位に戻ろうとするからである。
【０１３３】
増幅・ラッチ期間（４）からサンプリング期間（１）に遷移する際、トランジスタＮ１，Ｎ２のＶＧＳ，ＶＤＳは全てそのＴＦＴのしきい値電圧以下になるため、トランジスタＮ１はドレインに立下りパルスが、トランジスタＮ２はゲートに立下りパルスが印加さる。そして、ゲートとボディとの間、又はドレインとボディとの間の静電容量カップリングを介してボディの電位が引き下げられる。このとき、トランジスタＮ２のほうが引き下げられる電圧が大きいのは、前述の如く、トランジスタＮ２はゲートに立ち下がりパルスが印加され、ゲート−ボディ間のカップリング容量が大きいからである。また、増幅・ラッチ期間（４）のトランジスタＮ２のように、ボディ電位が高い場合は、空乏層幅が小さくなり、ゲート−ボディ間の容量はボディ電位が低い場合より大きくなっている。そのためトランジスタＮ２のボディ電位は大きく引き下げられる。
【０１３４】
このような動作を経て次のサンプリング期間へ推移するので、このサンプリング期間においてはボディ電位の差がサンプリング期間（４）のときより小さくなっている。そして、このときのボディ電位はサンプリング期間（１）と同じになる。なぜならば、実験において反転した出力（エラー出力）の発生に周期性が確認されているからであって、この例のように４回の増幅動作のうち一回エラーが出力される場合、４回の増幅動作を１周期とする動作が繰り返されるからである。そして、これはノードＥＶＮ、ＯＤＤの電圧のみならず、ボディ電位についても当てはまるからである。もしボディ電位にこのような周期性が無いならば４回の増幅動作のうち一回エラーが出力されるという周期的な動作も成り立たなくなってしまう。
【０１３５】
サンプリング期間（１）においては、ボディ電位の差がサンプリング期間（４）のときより小さくなっている。即ち、サンプリング期間（１）においては、サンプリング期間（４）にくらべて、Ｎ１のボディ電位は上がっており、Ｎ２のボディ電位は下がっている。つまり、Ｎ１のしきい値電圧は下がり、Ｎ２のしきい値電圧は上がっている。従って、Ｖｔ１−Ｖｔ２の値は小さくなっている。
【０１３６】
これにより、再び数式４が満たされる。数式４はΔＶ＞Ｖｔ１−Ｖｔ２であった。即ち、ΔＶ＞Ｖｔ１−Ｖｔ２を満たし、これに引き続く増幅動作（１）では再び正常動作をしてノードＥＶＮがハイレベルに増幅される。そして、このように（１）から（４）を繰り返す。
【０１３７】
以上のように、ポリシリコンＴＦＴのボディ電位をトレースし、その際のしきい値電圧を考慮してラッチ型センスアンプ回路の動作を理解することで、このラッチ型センスアンプ回路が周期的に誤動作するといった実験結果とポリシリコンＴＦＴのしきい値電圧変動測定結果の関係が明確となり、ラッチ型センスアンプ評価で得られたように、不定領域が広い理由を明確にした。
【０１３８】
以上のとおり、本発明者はラッチ型センスアンプの動作解析等を通して、フローティングボディに起因した履歴効果がポリシリコンＴＦＴに生じており、これが回路動作上問題を引き起こしていることを突き止めた。
【０１３９】
これまで示したとおり、本発明者はポリシリコンＴＦＴにおいても、単結晶シリコンにおけるＰＤ−ＳＯＩのＭＯＳ型トランジスタと同様に、ＭＯＳ型トランジスタに与えるバイアスによりＭＯＳ型トランジスタのしきい値電圧が変動して、その後の回路動作に影響すること（履歴効果）があることを突き止めた。そして、この対策を検討したところ、再び問題に直面した。
【０１４０】
単結晶シリコンにおけるＰＤ−ＳＯＩのＭＯＳ型トランジスタではフローティングボディ効果を抑制するために、ボディコンタクトを設け、ボディ電位を固定する方法が用いられる。しかしながら、ポリシリコンＴＦＴの場合、ボディの抵抗が非常に高いため、ボディの抵抗と容量で計算される時定数が大きく、回路動作に必要とされる時間内にボディ電位を一定に整える設計が困難であることが判明した。つまり、ポリシリコンＴＦＴの場合、ボディコンタクトを設けても、ボディ電位を固定することが困難であるとの結論に達した。
【０１４１】
ポリシリコンＴＦＴのボディの抵抗が非常に高い理由は、例えば、非特許文献６（Setoの論文Journal of Applied Physics, vol.46, No.12, December 1975）を参考にすることができる。ポリシリコンＴＦＴのボディには、粒界に多くのトラップが存在し、正孔及び電子はそのほとんどがトラップされてしまうので、キャリア密度が極めて少なく、また、粒界に生じるポテンシャルバリアが伝導を妨げてしまう。このためボディの抵抗が高い。
【０１４２】
以上の説明のとおり、明らかとなった問題点はポリシリコンＴＦＴを集積した回路において、履歴効果によって動作不良が発生することである。
【０１４３】
本発明はかかる問題点に鑑みてなされたものであって、ポリシリコンＴＦＴ等のＳＯＩ構造のＭＯＳ型トランジスタを集積した回路において、履歴効果による動作不良を抑制し、電気的特性に優れた半導体装置を提供することを目的とする。また、本発明の他の目的は、これらのＴＦＴ、トランジスタを構成要素として含むラッチ型センスアンプ回路及びラッチ回路の感度を向上させることにある。また、本発明の更に他の目的は、これらを使用した電気光学的に優れた表示装置を提供することにある。
【課題を解決するための手段】
【０１４４】
本発明の第１の観点に係る半導体装置は、添付図面の符号を付して説明すると、ＭＯＳ型トランジスタで構成され、第１の期間（５００１）に必要とされる信号を出力する回路（４９０２）と、第２の期間（５００２）に、前記回路（４９０２）内の所定の前記ＭＯＳ型トランジスタ（４９０１）のゲート−ソース間に前記ＭＯＳ型トランジスタのしきい値電圧以上のステップ波形電圧（５００３）を所定の回数与えるステップ波形電圧印加部（４９０４）と、を備えることを特徴とする。なお、この符号は、本発明の理解の容易のために付したものであり、本発明はこれらの符号で示された実施形態に限定されるものではないことは勿論である。
【０１４５】
ステップ波形電圧（５００３）を所定の回数与えるステップ波形電圧印加部（４９０４）を有することにより、第１の期間（５００１）に信号を出力する回路（４９０２）内の所定のＭＯＳ型トランジスタ（４９０１）のゲート−ソース間にしきい値電圧以上のステップ波形電圧（５００３）を所定の回数与える。これにより、「発明の効果」で述べる理由によって、第２の期間（５００２）に所定のＭＯＳ型トランジスタ（４９０１）のボディ電位が整えられ、回路（４９０２）の履歴効果が抑制される。
【０１４６】
本発明の第２の観点に係る半導体装置は、絶縁層上に設けられた粒界を有する半導体層をチャネルとして含むＭＯＳ型トランジスタで構成され、第１の期間（５００１）に必要とされる信号を出力する回路（４９０２）と、第２の期間（５００２）に、前記回路（４９０２）内の所定の前記ＭＯＳ型トランジスタ（４９０１）のゲート−ソース間に前記ＭＯＳ型トランジスタのしきい値電圧以上の電圧（５００３）を所定の回数与える電圧印加部（４９０４）と、を備えることを特徴とする。
【０１４７】
ＭＯＳ型トランジスタのしきい値電圧以上の電圧（５００３）を所定の回数与える電圧印加部（４９０４）を有することにより、第１の期間（５００１）に信号を出力する回路（４９０２）内の所定のＭＯＳ型トランジスタ（４９０１）のゲート−ソース間にしきい値電圧以上の電圧（５００３）を所定の回数与える。これにより、「発明の効果」で述べる理由によって、第２の期間（５００２）に所定のＭＯＳ型トランジスタ（４９０１）のボディ電位が整えられ、回路（４９０２）の履歴効果が抑制される。
【０１４８】
本発明の第３の観点に係る半導体装置の駆動方法は、ＭＯＳ型トランジスタ（４９０１）で構成された第１の回路（４９０２）を有する半導体装置の駆動において、第１の期間（５００１）に前記第１の回路（４９０２）以外の回路（４９０３）で必要とされる信号を前記第１の回路（４９０２）に出力させ、第２の期間（５００２）に、前記第１の回路（４９０２）内の所定の前記ＭＯＳ型トランジスタ（４９０１）のゲート−ソース間に前記ＭＯＳ型トランジスタ（４９０１）のしきい値電圧以上のステップ波形電圧（５００３）を、所定の回数与えることを特徴とする。
【０１４９】
第２の期間（５００２）にＭＯＳ型トランジスタ（４９０１）のしきい値電圧以上のステップ波形電圧（５００３）を所定の回数与え、第１の期間（５００１）に、このＭＯＳ型トランジスタ（４９０１）で構成された回路から出力を得る。これにより、「発明の効果」で述べる理由によって、第２の期間に所定のＭＯＳ型トランジスタ（４９０１）のボディ電位が整えられ、第１の期間（５００１）は、履歴効果が抑制された第１の回路（４９０２）の出力が得られる。
【０１５０】
本発明の第４の観点に係る半導体装置の駆動方法は、絶縁層上に設けられた粒界を有する半導体層をチャネルとして含むＭＯＳ型トランジスタ（４９０１）で構成された第１の回路（４９０２）を有する半導体装置の駆動において、第１の期間（５００１）に前記第１の回路（４９０２）以外の回路（４９０３）で必要とされる信号を前記第１の回路（４９０２）に出力させ、第２の期間（５００２）に、前記第１の回路（４９０２）内の所定の前記ＭＯＳ型トランジスタ（４９０１）のゲート−ソース間に前記ＭＯＳ型トランジスタ（４９０１）のしきい値電圧以上の電圧（５００３）を、所定の回数与えることを特徴とする。
【０１５１】
第２の期間（５００２）にＭＯＳ型トランジスタ（４９０１）のしきい値電圧以上の電圧（５００３）を所定の回数与え、第１の期間（５００１）に、このＭＯＳ型トランジスタ（４９０１）で構成された回路から出力を得る。これにより、「発明の効果」で述べる理由によって、第２の期間に所定のＭＯＳ型トランジスタ（４９０１）のボディ電位が整えられ、第１の期間（５００１）は、履歴効果が抑制された第１の回路（４９０２）の出力が得られる。
【０１５２】
本発明の第５の観点に係る半導体装置は、所定のＭＯＳ型トランジスタ（４９０１）のゲート−ソース間に前記ＭＯＳ型トランジスタ（４９０１）のしきい値電圧以上のステップ波形電圧（５００３）を印加することで前記ＭＯＳ型トランジスタ（４９０１）のボディ電位を所定の電位に変化させるボディ電位リセット部（４９０４）を有することを特徴とする。
【０１５３】
所定のＭＯＳ型トランジスタ（４９０１）のゲート−ソース間に前記ＭＯＳ型トランジスタのしきい値電圧以上のステップ波形電圧（５００３）を印加することで、「発明の効果」で述べる理由によって、ＭＯＳ型トランジスタ（４９０１）のボディ電位が整えられる。この働きをするボディ電位リセット部（４９０４）を有するので、所定のＭＯＳ型トランジスタ（４９０１）の履歴効果が抑制される。
【０１５４】
本発明の第６の観点に係る半導体装置は、所定のＭＯＳ型トランジスタ（４９０１）のゲート−ソース間に前記ＭＯＳ型トランジスタ（４９０１）のしきい値電圧以上の電圧（５００３）を印加することで前記ＭＯＳ型トランジスタ（４９０１）の履歴を抑制する、履歴抑制部（４９０４）を有することを特徴とする
【０１５５】
所定のＭＯＳ型トランジスタ（４９０１）のゲート−ソース間に前記ＭＯＳ型トランジスタのしきい値電圧以上の電圧（５００３）を印加することで、「発明の効果」で述べる理由によって、ＭＯＳ型トランジスタ（４９０１）の履歴が抑制される。この働きをする履歴抑制部（４９０４）を有するので、所定のＭＯＳ型トランジスタ（４９０１）の履歴効果が抑制される。
【０１５６】
本発明の第７の観点に係る半導体装置は、所定のＭＯＳ型トランジスタ（４９０１）のゲート−ソース間に前記ＭＯＳ型トランジスタ（４９０１）のしきい値電圧以上の電圧（５００３）を印加することで前記ＭＯＳ型トランジスタ（４９０１）のボディ電位を所定の電位に変化させるボディ電位リセット部（４９０４）を有することを特徴とする。
【０１５７】
所定のＭＯＳ型トランジスタ（４９０１）のゲート−ソース間に前記ＭＯＳ型トランジスタのしきい値電圧以上の電圧（５００３）を印加することで、「発明の効果」で述べる理由によって、ＭＯＳ型トランジスタ（４９０１）のボディ電位が整えられる。この働きをするボディ電位リセット部（４９０４）を有するので、所定のＭＯＳ型トランジスタ（４９０１）の履歴効果が抑制される。
【０１５８】
本発明の第８の観点に係る半導体装置は、絶縁層上に設けられた半導体層をチャネルとして含むＭＯＳ型トランジスタを構成要素とし、対となる前記ＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）のゲートに印加される電圧の大小を前記対となるＭＯＳ型トランジスタのコンダクタンスの差として検知する検知回路を有する半導体装置であって、前記検知回路を構成する前記対となるＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）の夫々のゲート−ソース間に前記対となるＭＯＳ型トランジスタのしきい値電圧以上のステップ波形電圧（５００３）を、所定の回数与えるステップ波形電圧印加部（４９０４）を備えることを特徴とする。
【０１５９】
ステップ波形電圧印加部（４９０４）を有し、これが対となるＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）の夫々のゲート−ソース間にしきい値電圧以上のステップ波形電圧（５００３）を与える。これにより「発明の効果」で述べる理由によって、対となるＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）のボディ電位が整えられれ、検知回路の履歴効果が抑制される。
【０１６０】
本発明の第９の観点に係るラッチ回路は、絶縁層上に設けられた半導体層をチャネルとして含む第１、第２のＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）を交差結合することで構成されたラッチ回路であって、第１のＭＯＳ型トランジスタ（４９０１ａ）のゲート−ソース間に第１のＭＯＳ型トランジスタ（４９０１ａ）のしきい値電圧以上のステップ波形電圧（５００３ａ）を、所定の回数与える第１のステップ波形電圧印加部（４９０４ａ）と、第２のＭＯＳ型トランジスタ（４９０１ｂ）のゲート−ソース間に第２のＭＯＳ型トランジスタ（４９０１ｂ）のしきい値電圧以上のステップ波形電圧（５００３ｂ）を、所定の回数与える第２のステップ波形電圧印加部（４９０４ｂ）と、を備えることを特徴とする。
【０１６１】
ラッチ回路は第１のＭＯＳ型トランジスタ（４９０１ａ）と第２のＭＯＳ型トランジスタ（４９０１ｂ）のソースどうしが接続され、第１のＭＯＳ型トランジスタのゲートと第２のＭＯＳ型トランジスタのドレインが接続され、第１のＭＯＳ型トランジスタのドレインと第２のＭＯＳ型トランジスタのゲートが接続された、いわゆる交差結合によって構成される。
【０１６２】
また、ステップ波形電圧印加部（４９０４ａ、４９０１ｂ）を有し、これが対となるＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）の夫々のゲート−ソース間にしきい値電圧以上のステップ波形電圧（５００３ａ、５００３ｂ）を与える。これにより「発明の効果」で述べる理由によって、対となるＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）ボディ電位が整えられれ、ラッチ回路の履歴効果が抑制される。
【０１６３】
本発明の第１０の観点に係るラッチ回路は、第１、第２のＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）を交差結合することで構成されたラッチ回路であって、第１及び第２のＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）のゲート−ソース間にしきい値電圧以上のステップ波形電圧（５００３）を、所定の回数与えるステップ波形電圧印加部（４９０４）を備えることを特徴とする。
【０１６４】
ラッチ回路は第１のＭＯＳ型トランジスタ（４９０１ａ）と第２のＭＯＳ型トランジスタ（４９０１ｂ）のソースどうしが接続され、第１のＭＯＳ型トランジスタのゲートと第２のＭＯＳ型トランジスタのドレインが接続され、第１のＭＯＳ型トランジスタのドレインと第２のＭＯＳ型トランジスタのゲートが接続された、いわゆる交差結合によって構成される。
【０１６５】
また、ステップ波形電圧印加部（４９０４）を有し、これが対となるＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）の夫々のゲート−ソース間にしきい値電圧以上のステップ波形電圧（５００３）を与える。これにより「発明の効果」で述べる理由によって、対となるＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）ボディ電位が整えられれ、ラッチ回路の履歴効果が抑制される。
【０１６６】
本発明の第１１の観点に係るラッチ回路の駆動方法は、第１、第２のＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）を交差結合することで構成されたラッチ回路の駆動方法であって、第１のＭＯＳ型トランジスタ（４９０１ａ）のゲート−ソース間に第１のＭＯＳ型トランジスタ（４９０１ａ）のしきい値電圧以上のステップ波形電圧を、所定の回数与える過程と、第２のＭＯＳ型トランジスタ（４９０１ｂ）のゲート−ソース間に第２のＭＯＳ型トランジスタ（４９０１ｂ）のしきい値電圧以上のステップ波形電圧を、所定の与える過程と、これらの過程の後、ラッチ動作を行う過程とを有することを特徴とする。
【０１６７】
ラッチ回路で増幅・ラッチ動作を行う前に、ラッチ回路を構成する第１のＭＯＳ型トランジスタ（４９０１ａ）のゲート−ソース間に第１のＭＯＳトランジスタのしきい値電圧以上のステップ波形電圧を、所定の回数与える過程と、第２のＭＯＳ型トランジスタ（４９０１ｂ）のゲート−ソース間に第２のＭＯＳ型トランジスタ（４９０１ｂ）のしきい値電圧以上のステップ波形電圧を、所定の与える過程とを有する。これにより「発明の効果」で述べる理由によって、第１のＭＯＳ型トランジスタ（４９０１ａ）と第２のＭＯＳ型トランジスタ（４９０１ｂ）のボディ電位が整えられ、その後のラッチ動作を行う過程においては、履歴効果が抑制される。
【０１６８】
本発明の第１２の観点に係るラッチ回路の駆動方法は、第１、第２のＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）を交差結合することで構成されたラッチ回路の駆動方法であって、第１及び第２のＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）のゲート−ソース間にしきい値電圧以上のステップ波形電圧（５００３）を、所定の回数与える過程と、この過程の後、ラッチ動作を行う過程とを有することを特徴とする。
【０１６９】
ラッチ回路で増幅・ラッチ動作を行う前に、第１及び第２のＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）のゲート−ソース間にしきい値電圧以上のステップ波形電圧（５００３）を、所定の回数与える過程を有する。これにより「発明の効果」で述べる理由によって、第１及び第２のＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）のボディ電位が整えられ、その後の増幅・ラッチ動作を行う過程においては、履歴効果が抑制される。
【０１７０】
本発明の第１３の観点に係る半導体装置は、絶縁層上に設けられた粒界を有する半導体層をチャネルとして含むＭＯＳ型トランジスタ（４９０１）で構成された第１の回路（４９０２）と、第１の期間（５００１）に前記第１の回路（４９０２）によって生成された信号を使用し、第２の期間（５００２）は前記第１の回路（４９０２）によって生成されている信号を使用しない第２の回路（４９０３）と、第１の期間（５００１）に第１の回路（４９０２）と第２の回路（４９０３）との間の信号伝達を可能にし、第２の期間（５００２）はこれを不可能とする伝達制御部（４９０５）と、第２の期間（５００２）に、第１の回路（４９０２）内にある、所定の前記ＭＯＳ型トランジスタ（４９０１）のゲート−ソース間にしきい値電圧以上のステップ波形電圧（５００３）を、所定の回数与えるステップ波形電圧印加部（４９０４）と、を備えることを特徴とする。
【０１７１】
第１の回路（４９０２）内にある、所定のＭＯＳ型トランジスタ（４９０１）のゲート−ソース間にしきい値電圧以上のステップ波形電圧（５００３）を、所定の回数与えるステップ波形電圧印加部（４９０４）を有し、第２の期間に（５００２）これを動作させることで、所定のＭＯＳ型トランジスタ（４９０１）のボディ電位が整えられる。また、この第２の期間（５００２）は、第１の回路（４９０２）と第２の回路（４９０３）との信号伝達が、伝達制御部（４９０５）により不可能とされる。
【０１７２】
第１の期間は第１の回路（４９０２）と第２の回路（４９０３）とが、伝達制御部（４９０５）により信号伝達可能とされ、第１の回路（４９０２）によって生成されている信号が第２の回路（４９０３）に伝達される。あるいは第２の回路（４９０３）から第１の回路へ信号が伝達される。
【０１７３】
これにより、ステップ波形電圧印加部（４９０４）を動作させることで発生するノイズが印加されるノードを最小限に抑えることができる。
【０１７４】
また、第２の回路（４９０３）で高い電圧が出力されても、第１の回路（４９０２）にこの高い電圧が印加されることを防ぎ、第１の回路（４９０２）の履歴効果を抑制できる。
【０１７５】
本発明の第１４の観点に係る半導体装置は、絶縁層上に設けられた半導体層をチャネルとして含む第１、第２のＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）を含む半導体装置であって、第１のＭＯＳ型トランジスタ（４９０１ａ）と、第２のＭＯＳ型トランジスタ（４９０１ｂ）のソースは接続され、第１のＭＯＳ型トランジスタのゲートと第２のＭＯＳ型トランジスタのドレイン、及びステップ波形電圧印加回路とが第１のスイッチ（３５０１ａ）を介して接続され、第２のＭＯＳ型トランジスタ（４９０１ｂ）のゲートと第１のＭＯＳ型トランジスタのドレイン、及びステップ波形電圧印加部とが第２のスイッチ（３５０１ｂ）を介して接続され、第１のＭＯＳ型トランジスタのゲートとドレインとが第３のスイッチ（３５０１ｃ）を介して接続され、第２のＭＯＳ型トランジスタのゲートとドレインとが第４のスイッチ（３５０１ｄ）を介して接続された回路構成を有することを特徴とする。
【０１７６】
上記の回路構成において、第３、第４のスイッチ（３５０１ｃ、３５０１ｄ）をオフ（開放）とし、第１、第２のスイッチ（３５０１ａ、３５０１ｂ）をオン（短絡）とすると、この回路は、第１のＭＯＳ型トランジスタ（４９０１ａ）と、第２のＭＯＳ型トランジスタ（４９０１ｂ）とのソースが接続され、また、お互いのゲートとドレインが交差結合され、ラッチ回路を構成する。従って、増幅・ラッチ動作が可能となる。
【０１７７】
一方、全てのスイッチの状態を逆にすると、第１のＭＯＳ型トランジスタ（４９０１ａ）はそのゲートとドレインが接続され、第２のＭＯＳ型トランジスタ（４９０１ｂ）もそのゲートとドレインが接続される。この状態であれば、共通に接続されたソースと、第１、第２のＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）のドレインとの間に同時にステップ波形電圧を印加して、第１、第２のＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）のボディ電位を同時に整えることが可能となる。
【０１７８】
本発明の第１５の観点に係るセンスアンプ回路は、二つのノード（５３０１ａ、５３０１ｂ）間の電位の大小を増幅してラッチするセンスアンプ回路であって、前記センスアンプ回路は、第１及び第２のラッチ回路を有し、前記第１、第２のラッチ回路のうち、少なくともどちらか一方のラッチ回路と、前記二つのノード（５３０１ａ、５３０１ｂ）のどちらか一方との間に、信号伝達を可能、不可能とする伝達制御部（４９０５）を有することを特徴とする。
【０１７９】
伝達制御部（４９０５）を有することで、第１のラッチ回路と第２のラッチ回路とを電気的に接続したり、切り離したりすることが可能となる。
【０１８０】
例えば、第１のラッチ回路によって増幅・ラッチされた信号を第２のラッチ回路で受けて、その後に伝達制御部（４９０５）を用いて、第１、第２のラッチ回路を電気的に切り離すことで、第１のラッチ回路を構成するＭＯＳ型トランジスタ（４９０１）にステップ波形電圧（５００３）を印加してボディ電位を整えると同時に、第２のラッチ回路受けた信号を、第２のラッチ回路で増幅・ラッチ動作させ、その出力信号を利用することが可能となる。
【０１８１】
本発明の第１６の観点に係るセンスアンプ回路は、前記請求項１５に係る発明の特徴を有し、更に、第１回路（４９０２）（第１のラッチ回路）の出力電圧振幅が、第２の回路（４９０３）（第２のラッチ回路）の出力電圧振幅より小さいことを特徴とする。
【０１８２】
伝達制御部（４９０５）を有することで、第１のラッチ回路と第２のラッチ回路とを電気的に接続したり、切り離したりすることが可能となる。
【０１８３】
そして、第１のラッチ回路によって低い振幅で増幅・ラッチされた信号を第２のラッチ回路で受けて、その後に伝達制御部を用いて、第１、第２のラッチ回路を電気的に切り離す。その後第２のラッチ回路によって、所望の振幅まで増幅・ラッチをさせる。
【０１８４】
これにより、第１のラッチ回路に印加される電圧を低く抑えることが可能となり、第１のラッチ回路で生じる履歴効果を低減できる。
【０１８５】
本発明の第１７の観点に係る半導体装置は、ＭＯＳ型トランジスタで構成された第１の回路（４９０２）と、第２の回路（４９０３）とを有する半導体装置であって、前記第1の回路と前記第2の回路とが、前記第２の回路で発生する高電圧が前記第１の回路を構成するＭＯＳ型トランジスタに印加されないような伝達制御部（４９０５）を介して接続されていることを特徴とする。
【０１８６】
伝達制御部（４９０５）を有することで、第１の回路と第２の回路とを電気的に接続したり、切り離したりすることが可能となる。これにより第2の回路で発生する高電圧が第１の回路に含まれるＭＯＳ型トランジスタに印加されるのを防ぐことができ、第１の回路で生じる履歴効果を低減できる。
【０１８７】
本発明の第１８の観点に係るセンスアンプ回路は、絶縁層上に設けられた半導体層をチャネルとして含む第１、第２のＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）を交差結合して構成した第１の回路（４９０２）（第１のラッチ回路）と、前記第１のラッチ回路に、第１の期間は信号伝達を可能にし、第２の期間はこれを不可能とする伝達制御部（４９０５）を介して接続された二つのノード（５３０１ａ、５３０１ｂ）と、前記二つのノードに接続された第２の回路（４９０３）（第２のラッチ回路）と、前記第２の期間に、前記第１、第２のＭＯＳ型トランジスタのゲート−ソース間に第１、第２のＭＯＳ型トランジスタのしきい値電圧以上のステップ波形電圧（５００３）を、所定の回数与えるステップ波形電圧印加部（４９０４）と、を備えることを特徴とする。
【０１８８】
伝達制御部（４９０５）を有することで、第１のラッチ回路と第２のラッチ回路とを電気的に接続したり、切り離したりすることが可能となる。
【０１８９】
そして、第１のラッチ回路によって増幅・ラッチされた信号を第２のラッチ回路で受けて、その後に伝達制御部（４９０５）を用いて、第１、第２のラッチ回路を電気的に切り離すことで、第１のラッチ回路を構成する第１、第２のＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）にステップ波形電圧印加部（４９０４）を用いてステップ波形電圧を印加してボディ電位を整えると同時に、第２のラッチ回路で増幅・ラッチ動作させ、その信号を利用することが可能となる。
【０１９０】
また、第１のラッチ回路によって低い振幅で増幅・ラッチされた信号を第２のラッチ回路で受けて、その後に伝達制御部を用いて、第１、第２のラッチ回路を電気的に切り離す。その後第２のラッチ回路によって、所望の振幅まで増幅・ラッチをさせる。これにより、第１のラッチ回路に印加される電圧を低く抑えることが可能となり、第１のラッチ回路で生じる履歴効果を低減できる。
【０１９１】
本発明の第１９の観点に係るメモリ回路は、絶縁層上に設けられた半導体層をチャネルとして含む第１、第２のＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）を含む第１の回路（４９０２）（第１のラッチ型センスアンプ回路）と、第２の回路（４９０３）（第２のラッチ型センスアンプ回路）とを有し、第１の期間（５００１）に前記第１のラッチ型センスアンプ回路と一対のビット線（５３０１ａ、５３０１ｂ）との間の信号伝達を可能にし、第２の期間（５００２）はこれを不可能とする伝達制御部（４９０５）と、少なくとも一方のビット線に接続されたプリチャージ回路（５３０２）と、少なくとも一方のビット線に接続されたメモリセル（５３０３）と、前記第２の期間（５００２）に、前記第１のラッチ型センスアンプ回路内の前記第１、第２のＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）のゲート−ソース間に第１、第２のＭＯＳ型トランジスタのしきい値電圧以上のステップ波形電圧を、所定の回数与えるステップ波形電圧印加部（４９０４）と、を備えることを特徴とする。
【０１９２】
伝達制御部（４９０５）を有することで、第１のラッチ回路と一対のビット線とを電気的に接続したり、切り離したりすることが可能となる。
【０１９３】
第１のラッチ回路によって増幅・ラッチされた信号を一対のビット線に書き込み、その後に伝達制御部（４９０５）を用いて、第１のラッチ回路を一対のビット線から電気的に切り離す。そして、第１のラッチ回路を構成する第１、第２のＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）はステップ波形電圧印加部（４９０４）によってステップ波形電圧が印加され、ボディ電位が整えられる。このとき同時に第２のラッチ回路はビット線に書き込まれた電圧を受けて増幅・ラッチ動作を行い、この増幅・ラッチされた信号でメモリセル（５３０３）のリフレッシュやデータの出力を行う。従って、ボディ電位を整える動作と、メモリセル（５３０３）のリフレッシュ動作やデータの出力動作とを同時に行うことが可能で、動作周期を短くできる。
【０１９４】
また、プリチャージ回路によって一対のビット線を低い電圧でプリチャージし、第１のラッチ回路によって低い振幅で増幅・ラッチした信号を一対のビット線に書き込み、その後に伝達制御部を用いて、第１のラッチ回路と、一対のビット線とを電気的に切り離す。その後、ビット線に書き込まれた信号は、第２のラッチ回路によって更に、増幅される。その後、一対のビット線が低い電圧で再びプリチャージされ、この後に伝達制御部（４９０５）を用いて、第１のラッチ回路を一対のビット線と電気的に接続する。これにより、第１のラッチ回路に印加される電圧を低く抑えることが可能となり、第１のラッチ回路で生じる履歴効果を低減できる。
【０１９５】
本発明の第２０の観点に係る差動増幅回路は、絶縁層上に設けられた半導体層をチャネルとして含むＭＯＳ型トランジスタを構成要素とし、対となる前記ＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）のゲートに印加される電圧の大小を前記対となるＭＯＳ型トランジスタのコンダクタンスの差として増幅する差動増幅回路（６４０１）において、前記対となるＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）の夫々のゲート−ソース間に前記対となるＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）のしきい値電圧以上のステップ波形電圧を、所定の回数与えるステップ波形電圧印加部（４９０４）を備えることを特徴とする。
【０１９６】
ステップ波形電圧印加部（４９０４）を有することにより、差動増幅回路（６４０１）を構成する対となるＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）に、そのゲート−ソース間電圧がしきい値電圧以上となるステップ波形電圧を与えることが可能となる。
【０１９７】
差動増幅回路（６４０１）から出力を得るよりも前に、ＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）にこのステップ波形電圧を与えるので、これらＭＯＳ型トランジスタのボディ電位が整えられ、履歴効果が抑制される。
【０１９８】
本発明の第２１の観点に係るボルテージフォロワ回路は、絶縁層上に設けられた半導体層をチャネルとして含むＭＯＳ型トランジスタを構成要素とし、対となる前記ＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）のゲートに印加される電圧の大小を前記対となるＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）のコンダクタンスの差として増幅する差動増幅回路において、前記差動増幅回路の出力を、前記対となるＭＯＳ型トランジスタの一方のゲートに入力することで構成したボルテージフォロワ回路であって、前記対となるＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）の夫々のゲート−ソース間に前記対となるＭＯＳ型トランジスタのしきい値電圧以上のステップ波形電圧（５００３）を、所定の回数与えるステップ波形電圧印加部（４９０４）を備えることを特徴とする。
【０１９９】
ステップ波形電圧印加部（４９０４）を有することにより、差動増幅回路を構成する対となるＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）に、そのゲート−ソース間電圧がしきい値電圧以上となるステップ波形電圧（５００３）を与えることが可能となる。
【０２００】
この差動増幅回路を用いて構成されるボルテージフォロワ回路から出力を得るよりも前に、ＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）にこのステップ波形電圧（５００３）を与えるので、これらＭＯＳ型トランジスタのボディ電位が整えられ、履歴効果が抑制される。
【０２０１】
本発明の第２２の観点に係るソースフォロワ回路は、絶縁層上に設けられた半導体層をチャネルとして含む第１のＭＯＳ型トランジスタ（４９０１）を含んで構成されたソースフォロワ回路であって、第１の期間に必要とされる信号を出力し、第２の期間に、前記第１のＭＯＳ型トランジスタ（４９０１）のゲート−ソース間に前記第１のＭＯＳ型トランジスタのしきい値電圧以上のステップ波形電圧（５００３）を、所定の回数与えるステップ波形電圧印加部（４９０４）と、を備えることを特徴とする。
【０２０２】
ステップ波形電圧印加部（４９０４）を有することにより、ソースフォロワを構成するＭＯＳ型トランジスタ（４９０１）に、そのゲート−ソース間電圧がしきい値電圧以上となるステップ波形電圧（５００３）を与えることが可能となる。
【０２０３】
このソースフォロワ回路から出力を得るよりも前に、ＭＯＳ型トランジスタ（４９０１）にこのステップ波形電圧（５００３）を与えるので、これらＭＯＳ型トランジスタのボディ電位が整えられ、履歴効果が抑制される。
【０２０４】
本発明の第２３の観点に係る表示装置は、第１、２、５、６、７、８、１３、１４又は１７のいずれかの観点に係る半導体装置において、更に、複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置されて構成された表示部（５５０２）と、前記表示部に表示すべき情報に対応したデータを記憶するメモリ（５５０１）とが同一基板上に形成されていることを特徴とする。
【０２０５】
本発明においては、メモリ（５５０１）と表示部（５５０２）とが同一基板上に形成に形成されており、メモリには表示部に表示すべき情報に対応したデータが記憶される。これにより、小型・低コスト・低消費電力・高画質の表示装置が得られる。
【０２０６】
本発明の第２４の観点に係る表示装置は、複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置されて構成された表示部（５５０２）と、前記表示部が形成された基板と同一基板上に形成され、前記表示部に表示すべき情報に対応したデータを記憶するメモリ（５５０１）とを有する表示装置であって、前記メモリが第９，１０，１５，１６，１８，又は１９のいずれかの観点に係る回路を構成要素として含むことを特徴とする。
【０２０７】
メモリ（５５０１）と表示部（５５０２）とが同一基板上に形成に形成されており、メモリには表示部に表示すべき情報に対応したデータが記憶される。このメモリは、第９，１０，１５，１６，１８，又は１９のいずれかの観点に係る回路を構成要素として含む。これにより、高集積のメモリを表示領域周辺に形成できるので、小型・低コストの表示装置が得られる。
【０２０８】
本発明の第２５の観点に係る表示装置は、複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置されて構成された表示部（５５０２）と、上位装置から供給されたデジタル信号の表示データを受け、前記デジタル信号の表示データをアナログ電圧信号に変換するデジタル・アナログ変換回路（５５０５）とを有する表示装置であって、前記デジタル・アナログ変換回路（５５０５）が前記第２０，２１又は２２のいずれかの観点に係る回路を構成要素として含む。
【０２０９】
デジタル・アナログ変換回路（５５０５）と表示部（５５０２）とが同一基板上に形成に形成されており、デジタル・アナログ変換回路（５５０５）は上位装置から供給されたデジタル信号の表示データを受け、前記デジタル信号の表示データをアナログ電圧信号に変換し、表示部のデータ線にその信号を書き込む。このデジタル・アナログ変換回路（５５０５）は前記第２０，２１又は２２の観点に係る回路を構成要素として含む。前記第２０，２１又は２２の観点に係る回路は履歴効果が抑制されるので、小型・低コスト・高画質の表示装置が得られる。
【０２１０】
本発明の第２６の観点に係る携帯情報端末は、前記第２３，２４又は２５のいずれかの観点に係る表示装置を搭載する。
【０２１１】
これにより、低消費電力で小型の携帯情報端末が低コストで実現される。
【０２１２】
本発明の第２７の観点に係るＭＯＳ型トランジスタは、絶縁層上に設けられた粒界を有する半導体層をチャネルとして含むＭＯＳ型トランジスタであって、前記MOS型トランジスタにはボディコンタクト（８５００）が設けられていることを特徴とする。
【０２１３】
ボディコンタクト部に所定の電圧を印加し、ボディとボディコンタクト部を順方向にバイアスすることでボディ部に蓄積された電荷（n型トランジスタの場合は正孔）を引き抜くことができる。これにより履歴効果をある程度抑制できる。ｎ型トランジスタの場合ボディコンタクトに印加する電圧を十分低くすることでより優れた効果が得られる。
【０２１４】
本発明の第２８の観点に係るＭＯＳ型トランジスタは、絶縁層上に設けられた粒界を有する半導体層をチャネルとして含むＭＯＳ型トランジスタであって、前記MOS型トランジスタにはバックゲート（１８０）が設けられていることを特徴とする。
【０２１５】
バックゲート部に所定の電圧を印加し、半導体層の空乏層を拡大させ、中性領域を縮減させることで履歴効果の原因となる電荷の蓄積を抑制でき、履歴効果をある程度抑制できる。
【発明の効果】
【０２１６】
本発明によれば、ＭＯＳ型トランジスタのゲート−ソース間にＭＯＳ型トランジスタのしきい値電圧以上のステップ波形電圧を与えるので、ＭＯＳ型トランジスタのボディ電位が整えられる。そして、その後に、このＭＯＳ型トランジスタを含む回路に所望の動作をさせるので履歴効果が抑制される。
【０２１７】
この理由は次のとおりである。しきい値電圧以上のステップ波形電圧（５００３）をＭＯＳ型トランジスタ（４９０１）に与えると、ゲート−ボディ間の容量を介した静電誘導カップリングによりボディ電位は上昇し、その後、ＭＯＳ型トランジスタのボディ電位は「熱的平衡の電位」＋「φｂｉ（ビルトインポテンシャル）」の電位に向かって速やかに収束するので、ボディの電位をリセットすることが可能となる。これにより、しきい値電圧を整えることが可能となる。
【０２１８】
また、しきい値電圧以上のステップ波形電圧（５００３）を与えると、ソースから半導体表面に速やかに電子が供給される。ＭＯＳ型トランジスタがオンしているので、半導体層が多結晶の場合でも、ソースから供給される電子はソース接合から離れた位置にも十分な数、速やかに供給される。供給された電子の一部は、半導体層内のトラップに捕獲される。ＭＯＳ型トランジスタをオフにしたとき、トラップに捕獲されている電子はボディの正孔と再結合するのでボディ電位がリセットされ、本発明の効果が得られる。
【０２１９】
また、この動作を繰り返すとあるところで空乏層がシリコン層下端まで到達し、それ以降しきい値電圧は増加しなくなり、しきい値電圧を整えることが可能となる。
【０２２０】
これらの動作を第２の期間（５００２）に実施した後、第１の期間（５００１）にＭＯＳ型トランジスタ（４９０１）で構成された回路を動作させ、出力を得るので、このＭＯＳ型トランジスタ（４９０１）で構成された回路の履歴効果が抑制される。
【０２２１】
また、ＭＯＳ型トランジスタのゲート−ソース間にしきい値電圧以上のステップ波形電圧（５００３）を与える期間、ソース電圧が０Ｖであることに加えドレイン電圧も０Ｖとされる。従って、ゲート−ソース間にステップ波形電圧を与えてＭＯＳ型トランジスタをオンさせてもドレイン−ソース間に電流が流れない。このためボディ電位リセット動作に伴う電力が小さい。
【０２２２】
また、ゲート−ソース間にしきい値電圧以上のステップ波形電圧（５００３）を与える期間、ソース電位が０Ｖであることに加えてドレイン電圧も０Ｖとされる。従って、ボディに蓄積した正孔を消滅させるのに必要な電子がソース及びドレインの双方から供給され、効果的にボディの電位を引き下げられ、効果的にボディ電位をリセットできる。
【０２２３】
また、実施の形態で詳細に述べるように、履歴効果を抑制するために従来のＳＯＩ技術では必要であったボディコンタクトが不要であるため、新規デバイスの開発、新規プロセスの開発は不要である。このため開発コストが極めて低い。
【０２２４】
また、本発明のラッチ回路によれば、電圧の大小の差を増幅する前に、増幅を行う対となるＭＯＳ型トランジスタのボディ電位をリセットするので、履歴効果が抑制されラッチ回路のラッチ動作が不定となる不定領域が減少する。
【０２２５】
また、ノード間の信号を伝達の可否を制御する伝達制御部を用いてしきい値電圧以上のステップ波形電圧（５００３）が印加されるノード、及びステップ波形電圧により発生するノイズが印加されるノードを最小限にしたので、リセット時の電力が低減される。
【０２２６】
また、本発明によれば、ＭＯＳ型トランジスタのゲート−ソース間にしきい値電圧以上のステップ波形電圧（５００３）を与えてボディ電位をリセットする期間に、ラッチ回路の交差結合が解かれるので２つのＭＯＳ型トランジスタを同時にリセットすることが可能となる。これによりボディ電位をリセットするのに要する時間を短縮することが可能となり、ひいてはこの回路を用いた回路・システム全体の高速化が図れる。
【０２２７】
また、例えばＰチャネルのＭＯＳ型トランジスタで構成された第２のラッチ回路と、例えばＮチャネルのＭＯＳ型トランジスタで構成された第１のラッチ回路を有し、第２のラッチ回路で増幅・ラッチ動作をさせる前に第１のラッチ回路で増幅・ラッチ動作をさせると、信号電圧の大小はある程度、例えば数Ｖ程度の値に増幅される。従って、これに引き続いて第２のラッチ回路で増幅・ラッチ動作させるときは、すでに十分な電圧差が一対のノード間に与えられている。このため第２のラッチ回路内のＭＯＳ型トランジスタに対ししきい値電圧以上のステップ波形電圧を与えなくても誤動作は発生しない。
【０２２８】
また、本発明のラッチ型センスアンプは、信号電圧の大小を最初に増幅する第１のラッチ回路「小振幅プリアンプ部」と、最終的に必要となる電圧まで増幅する第２のラッチ回路「フルスイングアンプ部」とで構成され、第１のラッチ回路「小振幅プリアンプ部」の出力電圧が最終的に必要とされる出力電圧より低く設定されている。
【０２２９】
そして、ノード間の信号を伝達の可否を制御する伝達制御部を用いることによって、第２のラッチ回路で増幅された高い電圧、即ち最終的に必要とされる出力電圧が第１のラッチ回路に印加されないように駆動している。これらによって、第１のラッチ回路を構成するＭＯＳ型トランジスタに印加される電圧が低く抑えられ、その結果、履歴効果が抑制され不定領域が狭くなる。
【０２３０】
また、第２のラッチ回路が増幅・ラッチ動作をしている期間に、伝達制御部によって切り離された第１のラッチ回路のＭＯＳ型トランジスタにしきい値電圧以上のステップ波形電圧が与えられる。即ち、第２のラッチ回路の増幅・ラッチ動作と第１のラッチ回路のボディ電位リセット動作を並行して実行しているのでリセット動作に伴うサイクル時間増大を抑制できる。
【０２３１】
また、ボディ電位リセット動作を行うことでラッチ型センスアンプ回路の感度が高くなり、電圧の大小の差の絶対値が小さい場合であっても誤動作せず安定した読み出し動作が可能となる。そのためビット線に接続可能なメモリセル数を増やすことが可能となり、単位面積あたりの記憶容量が向上する。
【０２３２】
また、本発明の表示装置は情報に対応したデータを記憶するメモリ（いわゆるフレームメモリに相当）をＬＣＤパネル内に有するため、静止画を表示させる場合は外部から映像データを供給する必要がなく、外部の映像データ供給のために駆動されていた回路部を停止させることが可能となり、電力を減らすことができる。
【０２３３】
一般には動画といわれている映像であっても、パネルの駆動周波数（たとえば６０Ｈｚ、これは一秒間に６０回画素に信号が書き込まれる駆動を意味する）と、映像データのフレームレート（たとえば３０ｆｐｓ、これは映像データが一秒間に３０回更新されることを意味する）とはかっこ内に示した例のように周波数が異なる場合が多い。これは例えば、映像データを生成するための要素の処理速度が遅い場合に起こることで、映像データのフレームレートが遅い場合（たとえば１０ｆｐｓ以下）は動画がコマ送りのように表示される。
【０２３４】
上の数値例（パネルの駆動周波数が６０Ｈｚで映像データのフレームレートが３０ｆｐｓ）の場合、パネルは実質的に２フレーム同一の画像を表示しており、これは一種の静止画と考える。つまり、フレームメモリをＬＣＤパネル内に有することにより、一般には動画であっても外部から供給すべき映像データの帯域を半分にすることができる。
【０２３５】
つまり、ＬＣＤパネルにフレームメモリが無い場合は、映像データのフレームレートにかかわらず６０Ｈｚに相当する信号を供給しなければならなかったが、本実施の形態の場合、映像データのフレームレートにあわせて信号を供給すればよく、たとえば３０Ｈｚでよく、パネルに供給するデータの帯域を低減できる。
【０２３６】
また、感度の高いセンスアンプとメモリセル面積の小さいＤＲＡＭを用いたため表示部周辺のいわゆる額縁部分に１フレーム分の容量のメモリを形成することができた。その結果、別のチップとして供給されるメモリチップを実装する構成に対し、省スペースでフレームメモリを得ることができた。
【０２３７】
また、パネルを設計・作成するときに同時にフレームメモリも設計・作成されるため、メモリチップの調達が不要であり、納期の管理が容易になった。部材の在庫も削減され、在庫管理も不要となり低価格で製品を供給できるようになる。また、モジュール組み立ての実装コストを削減できた。
【０２３８】
また、表示部の画素の配列と、メモリのメモリセルとの配列が同一であるため、メモリから表示部までのレイアウトが単純でレイアウト面積が少なくてすむ。
【０２３９】
また、実施の形態に示す表示装置では、マルチプレクサでデータを選択して、ＤＡＣでアナログ信号に変換し、デマルチプレクサで書き込むべきデータ線を選択するように構成し、かつマルチプレクサとデマルチプレクサが対となって動作するように構成した。従来の構成では、マルチプレクサとデマルチプレクサが１対１に対応しないため、マルチプレクサからＤＡＣを介しデマルチプレクサまで至る信号線を横方向に引き回して配線する必要があった。本発明では、この引き回し配線の必要がなく、レイアウト面積が小さくてすんだ。更に、ＤＡＣの個数もその回路面積、動作速度、消費電力の観点から最適なものを選択できたので小面積低電力な回路及び表示装置が実現できた。
【０２４０】
また、表示品質を保つため、液晶表示装置では静止画であっても一定の周期ですべての画素にデータを書き込む。一般にこの周期は１６．６ｍｓである。本実施の形態で作成したＤＲＡＭのメモリセルは保持時間がこの周期より長くなるように設計している。従ってフレームデータを格納している全てのセルに一定の周期でアクセスがなされ、このときにメモリセルのデータがリフレッシュされるので、通常ＤＲＡＭに必要なリフレッシュ用の回路や動作が不要となる。
【０２４１】
表示装置内に、メモリを含む各種回路が小面積で内蔵されるため、本発明の表示装置を用いることで、携帯情報端末を小型化できる。
【０２４２】
また、本発明ではしきい値電圧以上のステップ波形電圧を与えている期間はラッチ回路で出力電圧が保持されており、このラッチ回路と、ステップ波形電圧が与えられるＭＯＳ型トランジスタとが伝達制御部で切り離されるので、ステップ波形電圧が出力に影響を与えることがない。
【０２４３】
更に、本発明では出力がラッチされて、次段の回路で利用されている期間にしきい値電圧以上のステップ波形電圧を与えているので、ボディ電位リセット動作にともなう動作サイクル時間の増大を抑制できる。
【０２４４】
更にまた、本発明の差動増幅回路は、差動対を構成する２つのＭＯＳ型トランジスタにそのゲート−ソース間がしきい値電圧以上となるステップ波形電圧が印加されるため、これらＭＯＳ型トランジスタのボディの電位がリセットされる。これによって動作履歴により生じていた差動増幅回路のオフセットが減少する。
【０２４５】
更にまた、この差動増幅回路を用いてボルテージフォロワを構成するので入出力特性が改善される。
【０２４６】
更にまた、本ボルテージフォロワ回路をＤＡＣ回路の出力段に適用した表示装置の画質が向上した。
【０２４７】
また、本発明のソースフォロワ回路は、ＭＯＳ型トランジスタのゲート―ソース間にしきい値電圧より高いステップ波形電圧が与えられるのでボディ電位がリセットされる。これにより回路の動作履歴によって生じていたソースフォロワ回路の入出力特性の変動を抑制することができる。
【０２４８】
また、しきい値電圧以上のステップ波形電圧を与える際は電源−グランド間のパスをオフとする伝達制御部を有するため、消費電流の増加を抑制できる。
【０２４９】
また、本ソースフォロワ回路をＤＡＣ回路の出力段に適用したところ、表示部の画質が向上した。
【図面の簡単な説明】
【０２５０】
【図１】本発明の第１実施の形態のラッチ回路の駆動方法を示すフローチャート図である。
【図２】本発明の第１実施の形態の回路図である。
【図３】本発明の第１実施の形態の駆動方法を示すタイミングチャート図である。
【図４】本発明の第１実施の形態で得られたパルス電圧（Ｖｒｓｔ）と安定出力を得るために最低限必要なΔＶとの関係を示す実測値のグラフ図である。
【図５】ＭＯＳ型トランジスタモデルとリセットパルス印加時のボディ電位を示し、（ａ）はフローティングボディを有するエンハンスメントモードのＰＤ（Partially depleted）ＭＯＳ型トランジスタのモデル、（ｂ）は２つのＭＯＳ型トランジスタのボディ電位ＶＢＳの時間変化及びゲート−ソース間に印加する電圧ＶＧＳの時間変化を示す図である。
【図６】ＮチャネルのＭＯＳ型トランジスタでボディとソースが順方向にバイアスされた場合のボディ−ソースのバンド図であり、（ａ）はボディが単結晶の場合、（ｂ）はボディが多結晶の場合である。
【図７】ＭＯＳ型トランジスタをオン状態とした場合における半導体表面付近のラテラル方向のバンド図である。
【図８】ＭＯＳ型トランジスタのゲート（Ｇ）からボディ方向（バーチカル方向）のバンド図、（ａ）ＭＯＳ型トランジスタにしきい値電圧以上の電圧をＶＧＳに印加した場合、（ｂ）ＭＯＳ型トランジスタをオフにした場合の図である。
【図９】（ａ）乃至（ｃ）は本発明のＭＯＳ型トランジスタを示す平面図である。
【図１０】本発明のＭＯＳ型トランジスタを示す断面図である。
【図１１】本発明の第２実施の形態のラッチ回路の駆動方法を示すフローチャート図である。
【図１２】本発明の第２実施の形態の駆動方法を示すタイミングチャート図である。
【図１３】本発明の第３実施の形態のラッチ型センスアンプの回路図であり、（ａ）はラッチ型センスアンプの回路図、（ｂ）はクロックトインバータの回路図である。
【図１４】本発明の第３実施の形態の駆動方法を示すタイミングチャート図である。
【図１５】本発明の第４実施の形態のラッチ回路の回路図である。
【図１６】本発明の第４実施の形態のラッチ回路の駆動方法を示すフローチャート図である。
【図１７】本発明の第５実施の形態のラッチ回路の駆動方法を示すフローチャート図である。
【図１８】本発明の第５実施の形態の効果を確かめた実験回路である。
【図１９】本発明の第５実施の形態の駆動方法を示すタイミングチャート図である。
【図２０】本発明の第５実施の形態で得られたリセットパルス電圧と安定出力を得るために最低限必要なΔＶとの関係を示す実測値のグラフ図である。
【図２１】本発明の第６実施の形態のラッチ回路の駆動方法を示すフローチャート図である。
【図２２】本発明の第６実施の形態の効果を確かめた実験回路である。
【図２３】本発明の第６実施の形態の駆動方法を示すタイミングチャート図である。
【図２４】本発明の第７実施の形態のラッチ回路の駆動方法を示すフローチャート図である。
【図２５】本発明の第８実施の形態のラッチ型センスアンプの回路図である。
【図２６】本発明の第８実施の形態の駆動方法を示すタイミングチャート図である。
【図２７】本発明の第９実施の形態のラッチ型センスアンプの回路図である。
【図２８】本発明の第９実施の形態の駆動方法を示すタイミングチャート図である。
【図２９】本発明の第９実施の形態で実測されたラッチ型センスアンプに入力する電位差ΔＶとＥＶＮノードがハイレベルに増幅される確率を示す図である。
【図３０】本発明の第９実施の形態で得られたリセットパルス電圧と安定出力を得るために最低限必要なΔＶとの関係を示す実測値のグラフ図である。
【図３１】本発明の概念を示す回路ブロック図である。
【図３２】本発明の第１０実施の形態のＤＲＡＭ回路図（上部）である。
【図３３】本発明の第１０実施の形態のＤＲＡＭ回路図（下部）である。
【図３４】本発明の第１０実施の形態のＤＲＡＭの駆動方法を示すタイミングチャート図である。
【図３５】本発明の第１１実施の形態の表示装置を示すブロック図である。
【図３６】本発明の第１１実施の形態の表示装置に含まれるデータレジスタとＭＰＸ、ＤＡＣ，ＤＥＭＵＸの回路構成図である。
【図３７】本発明の第１２実施の形態の携帯端末を示す図である。
【図３８】（ａ）乃至（ｄ）は本発明の実施の形態で使用する表示パネル基板の製造方法を工程順に示す断面図である。
【図３９】（ｅ）乃至（ｈ）は本発明の実施の形態で使用する表示パネル基板の製造方法を工程順に示す断面図であって、図１７の次の工程を示す。
【図４０】本発明の第１４実施の形態のレベル変換回路の回路図である。
【図４１】本発明の第１４実施の形態のレベル変換回路の駆動方法を示すタイミングチャート図である。
【図４２】本発明の第１５実施の形態のラッチトコンパレータ回路の回路図である。
【図４３】本発明の第１５実施の形態のラッチトコンパレータ回路の駆動方法を示すタイミングチャート図である。
【図４４】本発明の第１６実施の形態の差動増幅回路及びボルテージフォロワ回路の回路図である。
【図４５】本発明の第１７実施の形態のソースフォロワ回路の回路図である。
【図４６】本発明の第１７実施の形態のソースフォロワ回路の駆動方法を示すタイミングチャート図である。
【図４７】従来の駆動回路一体型液晶表示装置を用いたディスプレイシステムの構成を示すブロック図である。
【図４８】従来のＤＡＣ回路内蔵型の液晶表示装置のディスプレイシステムの構成を示すブロック図である。
【図４９】従来のバルクＭＯＳ型トランジスタを用いて構成されるＤＲＡＭの回路構成図である。
【図５０】図４９で示したＤＲＡＭの“１”読み出し動作における信号波形図である。
【図５１】ラッチ型センスアンプ評価回路の回路図である。
【図５２】図５１に示したラッチ型センスアンプ評価回路を駆動するための入力波形とノードＥＶＮ、ノードＯＤＤで実測された波形例を示す図である。
【図５３】実測されたラッチ型センスアンプに入力する電位差ΔＶとＥＶＮノードがハイレベルに増幅される確率を示すグラフ図である。
【図５４】図５１に示したラッチ型センスアンプ評価回路を駆動するための入力波形と誤動作した際にノードＥＶＮ、ノードＯＤＤで実測された波形図である。
【図５５】図５１に示したラッチ型センスアンプを構成するＭＯＳ型トランジスタＮ１，Ｎ２に印加される電圧を示すタイミングチャート図であり、（ａ）はトランジスタＮ１の電圧、（ｂ）はトランジスタＮ２の電圧を示す。
【図５６】ポリシリコンＴＦＴの動的なしきい値電圧変動の測定結果を示すグラフ図である。
【図５７】ラッチ型センスアンプ回路の電源電圧と安定出力を得るために必要なΔＶとの関係の実測値を示すグラフ図である。
【図５８】パルス電圧を与えることによって、ＭＯＳ型トランジスタのしきい値電圧が動的に変動する理由の推測を示すタイミングチャートとデバイス断面図であり、（ａ）はボディ電位が下がる場合、（ｂ）はボディ電位が上がる場合である。
【図５９】ＮチャネルＭＯＳ型トランジスタで構成されるラッチ型センスアンプの回路図である。
【図６０】ΔＶｔｈ１−ΔＶｔｈ２と与えたパルス数との関係を示すグラフ図である。
【図６１】ＭＯＳ型トランジスタのボディ電位の推測図である。
【発明を実施するための形態】
【０２５１】
次に、本発明の実施形態について、添付の図面を参照して具体的に説明する。なお、以下に示す本発明の実施の形態の中には、「所定の一つ又は複数の前記ＭＯＳ型トランジスタ（４９０１）のゲート−ソース間にステップ波形電圧（５００３）を与えること」を特徴とするものがある。このＭＯＳ型トランジスタ（４９０１）が複数個の場合、個々のＭＯＳ型トランジスタの区別を明確にする都合で、その符号を（４９０１ａ、４９０１ｂ）と小文字のアルファベットを添えたものとした。同様に、ステップ波形電圧（５００３）を区別する必要がある場合は、その符号を（５００３ａ、５００３ｂ）と小文字のアルファベットを添えたものとした。また、ステップ波形電圧を与えるためのステップ波形電圧印加部（４９０４）も同様に（４９０４ａ、４９０４ｂ）とした。また、伝達制御部（４９０５）についても同様に（４９０５ａ、４９０５ｂ）とした。一方、ステップ波形電圧（５００３、５００３ａ，５００３ｂ等）は、発明の実施の形態では、リセットパルス又はボディ電位リセットパルスとよぶ。
【０２５２】
更に、符号（４９０４）、（４９０４ａ）及び（４９０４ｂ）のステップ波形電圧印加部を、履歴抑制部、又は電圧印加部と表記した部分もある。この理由はステップ波形以外の電圧、例えばエクスポネンシャル波形、正弦波形又はパルス波形であっても、同様の効果、即ち履歴効果を抑制する効果が得られるためである。
【０２５３】
同様に、符号（５００３）、（５００３ａ）、（５００３ｂ）のステップ波形電圧を、ＭＯＳ型トランジスタのしきい値電圧以上の電圧と表記した部分もある。
【０２５４】
（第１実施形態）
図１は本発明の第１実施形態に係るラッチ回路の駆動方法を示すフローチャートである。この駆動方法を説明するために用いたラッチ回路は図５９に示したＮチャネルＭＯＳ型トランジスタで構成されるラッチ型センスアンプ回路と同一である。即ち、本ラッチ回路は、そのソースが共通に接続されたポリシリコンＴＦＴ・Ｎ１（４９０１ａ），ポリシリコンＴＦＴ・Ｎ２（４９０１ｂ）を備える。ＴＦＴ・Ｎ１のゲートはトランジスタＮ２のドレインに接続され、更に、容量Ｃ２に接続されている。ＴＦＴ・Ｎ２のゲートはトランジスタＮ１のドレインに接続され、更に、容量Ｃ１に接続されている。
【０２５５】
ラッチ回路は、第１の期間（有効期間）（５００１）にＭＯＳ型トランジスタ（４９０１ａ，４９０１ｂ）の電気的特性を利用して、図示していないラッチ回路以外の回路で必要とされる信号を出力し、第２の期間（休止期間）（５００２）に、ＭＯＳ型トランジスタ（４９０１ａ，４９０１ｂ）のゲート−ソース間にＭＯＳ型トランジスタのしきい値電圧以上のリセットパルス（５００３ａ，５００３ｂ）を、予め決められた回数与えて駆動する。
【０２５６】
次に、駆動方法について、図１を参照して、詳しく説明する。本発明の駆動方法は増幅・ラッチ動作をさせるより前に、ＴＦＴ・Ｎ１，Ｎ２にボディ電位をリセットするリセットパルスを与えることを特徴とする。
【０２５７】
始めに、図１（ａ）に示すように、トランジスタＮ１、Ｎ２のソースに０Ｖ、ノードＯＤＤに０Ｖを与えた状態で、ノードＥＶＮにＴＦＴ・Ｎ１のしきい値電圧よりも高い電圧のパルス（５００３ａ）を与える。
【０２５８】
次に、図１（ｂ）に示すように、トランジスタＮ１、Ｎ２のソースに０Ｖ、ノードＥＶＮに０Ｖを与えた状態で、ノードＯＤＤにＴＦＴ・Ｎ２のしきい値電圧よりも高い電圧のパルス（５００３ｂ）を与える。
【０２５９】
次に、図１（ｃ）に示すように、ノードＥＶＮ，ＯＤＤに電位差ΔＶを与え（期間５４０１）、これを容量Ｃ１，Ｃ２で保持した状態とする。つまり、容量にサンプリングされた状態とし、ノードＥＶＮ，ＯＤＤはフローティングの状態とされる。また、このときトランジスタＮ１，Ｎ２の共通のソースはフローティングにするか、又はトランジスタＮ１，Ｎ２がオンしない程度に高い電圧を与えておく。この例では、トランジスタＮ１，Ｎ２の共通のソースをフローティングとし、また、トランジスタＮ１，Ｎ２のしきい値電圧をＶｔとしたので、トランジスタＮ１，Ｎ２の共通のソースの電圧を｛（ＶＤＤ１）／２｝＋ΔＶ−Ｖｔ（ΔＶが正の場合）と図示した。
【０２６０】
次に、図１（ｄ）に示すように、Ｎ１、Ｎ２の共通のソースを０Ｖまで引き下げることで、図１（ｃ）で与えた電位差がＴＦＴ・Ｎ１，Ｎ２のコンダクタンスの差によって増幅され、図１（ｃ）で与えた電位が低いほうのノードが０Ｖまで引き下げられ、一方、高いほうのノードの電位はほとんど下がらない状態、｛（ＶＤＤ１）／２−β｝でラッチされる。βは図５２で説明したものであり、ＶＤＤ１／２と、電圧が高いほうのノードが安定した電圧との差である。
【０２６１】
そして、これに引き続き増幅・ラッチ動作をさせる場合は、再び図１（ａ）に戻り、同様の動作をさせる。
【０２６２】
増幅・ラッチ動作をさせる前にＴＦＴ・Ｎ１、Ｎ２のゲート電極に、それらのＶＧＳがしきい値電圧を超えるパルス（これをボディ電位リセットパルスとよぶ）を与えることで、動作履歴により生じていたＴＦＴＮ１，Ｎ２の特性のずれをそろえることができる。そして、その結果ラッチ回路に与えるΔＶが小さい場合でも誤動作せずに、ΔＶを増幅することが可能となり、正常なラッチ動作が可能となる。
【０２６３】
以下、本実施の形態の効果について、実験結果に基づき説明する。
【０２６４】
図２はラッチ型センスアンプを評価するための評価回路を示す回路図である。図示中央の回路ブロックは、ガラス基板上にポリシリコンＴＦＴで構成したラッチ回路４９００であり、メモリ回路のセンスアンプにも使用される回路である。このラッチ回路４９００のトランジスタＮ１及びＮ２はＮチャネルのポリシリコンＴＦＴで、トランジスタＮ３はトランジスタＮ１及びＮ２のソースとＳＡＮノードとの間をオン・オフさせるためのＮチャネルのポリシリコンＴＦＴである。ＳＡＮノードはグランド（０Ｖ）に接続されている。ノードＯＤＤ、ノードＥＶＮはメモリ回路において、ビット線対が接続されるノードに相当し、ビット線容量に代えて容量Ｃ１及びＣ２が接続されている。ノードＥＶＮにはスイッチ（ＳＷ４）を介して切り替えスイッチ（７０００ｂ）が接続されている。
【０２６５】
この切り替えスイッチは制御信号「Ａ／Ｂ」によって制御され、「Ａ」がハイレベルのときはノードＤ０とＳＷ２＿Ａが導通し、「Ａ」がロウレベルのときはノードＤ０と可変電圧源ＶＥＶＮとが導通する。ＳＷ２＿Ａにはパルス電圧発生器Ｖｒｓｔ２（４９０４ｂ）の信号が印加される。
【０２６６】
ノードＯＤＤにはスイッチ（ＳＷ３）を介して切り替えスイッチ（７０００ａ）が接続されている。この切り替えスイッチは制御信号「Ａ／Ｂ」によって制御され、「Ａ」がハイレベルのときはノードＤ１とＳＷ１＿Ａが導通し、「Ａ」がロウレベルのときはノードＤ１と固定電圧源ＶＯＤＤとが導通する。ＳＷ１＿Ａにはパルス電圧発生器Ｖｒｓｔ１（４９０４ａ）の信号が印加される。
【０２６７】
これらの可変電圧源ＶＥＶＮと固定電圧源ＶＯＤＤとスイッチ（ＳＷ３，ＳＷ４）は、本来はメモリセルから読み出されるΔＶをラッチ型センスアンプ回路に与えるために設けられている。
【０２６８】
次に、図３を参照して、このラッチ型センスアンプ回路の駆動方法について説明する。
【０２６９】
（期間Ｃ）スイッチ（ＳＷ３，ＳＷ４）はオン、ＳＥ１はハイレベル、Ａ／Ｂはハイレベルにして、Ｄ０，Ｄ１とパルス電圧発生器（Ｖｒｓｔ２、Ｖｒｓｔ１）とを接続する。このとき、Ｖｒｓｔ１，Ｖｒｓｔ２はいずれも０Ｖにする。即ち、トランジスタＮ１、Ｎ２のソースに０Ｖを与え、ＥＶＮ，ＯＤＤノードにも０Ｖを与える。
【０２７０】
（期間Ｄ）パルス電圧値がＶｒｓｔであるパルスをＶｒｓｔ２から出力させる。これによりトランジスタＮ１のゲート−ソース間にパルス電圧値がＶｒｓｔであるパルスが印加される。
【０２７１】
（期間Ｆ）パルス電圧値がＶｒｓｔであるパルスをＶｒｓｔ１から出力させる。これによりトランジスタＮ２のゲート−ソース間にパルス電圧値がＶｒｓｔであるパルスが印加される。
【０２７２】
（期間Ｊ）スイッチ（ＳＷ３，ＳＷ４）はオン、ＳＥ１はロウ、Ａ／Ｂはロウレベルにして、Ｄ０とＶＥＶＮ，Ｄ１とＶＯＤＤとを接続する。ＶＯＤＤは（ＶＤＤ１）／２、ＶＥＶＮは（ＶＤＤ１）／２＋ΔＶとして、センスアンプにΔＶの電位差を与える。その後、スイッチ（ＳＷ３，ＳＷ４）をオフにすることで、これらの電圧をＣ２，Ｃ１に夫々サンプリングする。
【０２７３】
（期間Ｌ）スイッチ（ＳＷ３，ＳＷ４）はオフ、ＳＥ１はハイにしてＮ１、Ｎ２のソース電位を０Ｖまで引き下げ、増幅・ラッチ動作をさせる。
【０２７４】
そして、再び期間Ｃに戻り動作を繰り返す。
【０２７５】
ノードＯＤＤ、ノードＥＶＮの電圧をモニタすることで、センスアンプ回路の感度、即ちΔＶの絶対値が何Ｖ以上で出力が安定するかを調べることができる。
【０２７６】
なお、本ラッチ型センスアンプが有効な出力をする期間（第１の期間）は期間Ｌ（５００１）である。そして、それ以外の期間の一部（第２の期間）（５００２）にパルス電圧発生器（Ｖｒｓｔ２、Ｖｒｓｔ１）を用いて、トランジスタＮ１，Ｎ２にパルスを与えた。
【０２７７】
次に、安定して出力させるために最低限必要なΔＶの正側の値、及びΔＶの負側の値をパルス電圧値Ｖｒｓｔをパラメータとして測定した。
【０２７８】
この測定結果を、図４に示す。データ「Ｈ出力」はＥＶＮノードが高電位を保ち、ノードＯＤＤが０Ｖに引き下げられるといった動作を安定して、継続的に動作させるために必要なΔＶの最小値を示す。これは図５３で示したＶ１に対応する電圧である。また、データ「Ｌ出力」はＯＤＤノードが高電位を保ち、ＥＶＮノードが０Ｖに引き下げられるといった動作を安定して、継続的に動作させるために必要なΔＶの最大値を示し、これは図５３で示したＶ２に対応する電圧である。
【０２７９】
従って、図４のグラフにおいて、データ「Ｈ出力」より小さく、データ「Ｌ出力」よりも大きな領域にあるΔＶがラッチ回路に与えられた場合、このラッチ回路は安定動作しないことを意味している。即ち、この領域は、ラッチ回路出力（例えばＥＶＮノードの電圧が）が０Ｖとなるか高電位となるかが不定な領域で、グラフ内に不定領域と記載した。この不定領域が狭いほどラッチ回路として、又はラッチ型センスアンプとして優れていることは明らかである。
【０２８０】
この結果が示すように、ボディ電位リセットパルス電圧が低い場合は不定領域が大きいが、ボディ電位リセットパルス電圧を上げるに従って不定領域は小さくなる傾向がある。特に、ボディ電位リセットパルス電圧をトランジスタＮ１、Ｎ２の平衡状態におけるしきい値電圧より高くした場合に、不定領域を小さくする効果があらわれる。
【０２８１】
なお、本ラッチ回路に従来から知られる通常の駆動方法を適用した場合の不定領域はすでに図５７で示したとおり、Ｖ９＜ΔＶ＜Ｖ８であって、ボディ電位リセットパルス電圧が０の場合と同程度に広い。
【０２８２】
一方、図４のグラフにおいて、例えばリセットパルスがＶ１０の場合の不定領域の幅は、従来の駆動方法の場合（Ｖ８−Ｖ９）に対して１／２２以下となり、大幅な減少が認められる。これにより、本発明の効果が確認される。
【０２８３】
即ち、ＭＯＳ型トランジスタ（４９０１ａ，４９０１ｂ）のゲート−ソース間にＭＯＳ型トランジスタのしきい値電圧以上のリセットパルス（５００３ａ，５００３ｂ）を、予め決められた回数与えて駆動することで、ラッチ回路の不定領域が減少する。
【０２８４】
また、この駆動方法の場合、ＭＯＳ型トランジスタＮ１，Ｎ２のゲートにボディ電位リセットパルスを与える期間、ソース電位が０Ｖであることに加えて、ドレイン電圧も０Ｖとされる。従って、ゲートにボディ電位リセットパルスを与えてＭＯＳ型トランジスタをオンさせてもドレイン−ソース間に電流が流れない。このため、ボディ電位リセット動作に伴う電力が小さいといった効果もある。
【０２８５】
また、この駆動方法の場合、ゲートにパルスを与える期間、ソース電位が０Ｖであることに加えてドレイン電圧も０Ｖとされる。従って、ボディに蓄積した正孔を消滅させるのに必要な電子がソース及びドレインの双方から供給されやすく、効果的にボディの電位を引き下げることができる。
【０２８６】
本発明においては、従来必要であったボディコンタクトを使用しなくても、ボディ電位を安定させ履歴効果による悪影響を改善することができる。即ち、ボディコンタクトが不要であるため、新規デバイスの開発、新規プロセスの開発は不要である。このため開発コストが極めて低いといった効果もある。なお、ボディコンタクトを使用した回路においても、本発明は有効であり、良好な効果が得られる。
【０２８７】
前述のように、本発明者は、従来の駆動方法でラッチ回路又はラッチ型センスアンプ回路を駆動した場合に、不定領域幅が広い理由はΔＶの増幅を行うＭＯＳ型トランジスタＮ１、Ｎ２の特性が、その増幅動作前の履歴に応じて変化するからであることを見いだした。そして、それはＭＯＳ型トランジスタＮ１、Ｎ２がフローティングボディを有する構造であることに起因する。
【０２８８】
そこで、ΔＶの増幅を行う前に、ΔＶの増幅を行うＭＯＳ型トランジスタＮ１、Ｎ２に履歴の影響がでないようにＭＯＳ型トランジスタＮ１、Ｎ２のボディ電位をリセットすればよいと考えられる。つまり、ΔＶの増幅を行う前に、ΔＶの増幅を行うＭＯＳ型トランジスタＮ１、Ｎ２に履歴の影響がでないようにＭＯＳ型トランジスタＮ１、Ｎ２のボディ電位をリセットすることにより、本発明の効果が得られる。
【０２８９】
次に、ボディ電位をリセットする方法について説明する。図５（ａ）はフローティングボディを有するエンハンスメントモードのＰＤ（Partially depleted）ＭＯＳ型トランジスタのモデルを示している。ここではＮチャネルのＭＯＳ型トランジスタを例に説明する。ＮチャネルのＭＯＳ型トランジスタの場合、ソース及びドレインは高密度のドナー不純物が注入されたＮ型の半導体（Ｎ＋）で、チャネルが形成される部分の半導体はＰ型の半導体（Ｐ−）で形成される。そして、図５（ａ）に示すように、ゲート（Ｇ）、ドレイン（Ｄ）、ソース（Ｓ）に０Ｖが印加された場合、Ｐ型の半導体（Ｐ−）の一部は空乏化して空乏層を形成し、残りの領域がボディ（Ｐ−の中性領域）となる。
【０２９０】
ボディとソース、ボディとドレインはＰＮ接合を形成している。この図５（ａ）では、ＰＮ接合をダイオードとして示す。
【０２９１】
また、ゲート−ボディ間の容量ＣＧＢを示す。但し、ボディ−ソース間の容量及びボディドレイン間の容量等は、以下の説明で使用しないので図示していない。
【０２９２】
図５（ｂ）は２つのＭＯＳ型トランジスタのボディ電位ＶＢＳの時間変化及びゲート−ソース間に印加する電圧ＶＧＳの時間変化を模式的に示している。２つのＭＯＳ型トランジスタのＶＢＳの一方を実線、他方を鎖線で示した。図５（ｂ）における（１）、（２）はボディ電位が一致していない状態を示している。
【０２９３】
ここで、ソース電位を０Ｖにしてゲートに立ち上がりステップ波形電圧を与えると、ゲート−ボディ間の容量ＣＧＢを介した静電誘導カップリングによりボディ電位は上昇する。ボディ電位が「熱的平衡時のボディの電位」＋「ＰＮ接合のφｂｉ（ビルトインポテンシャル）」以上になった場合、ボディ−ソース間のＰＮ接合によるダイオードは障壁のない順方向バイアスが与えられた状態となるので、２つのＭＯＳ型トランジスタのボディ電位は「熱的平衡時のボディの電位」＋「ＰＮ接合のφｂｉ」の電位に向かって速やかに収束し、その結果２つのボディ電位がほぼ一致した状態となる。その後、ゲート電圧を０Ｖまで引き下げると、ＣＧＢを介した静電誘導カップリングにより、ボディ電位が下がり、（１）’（２）’に示すようにボディ電位が一致する。
【０２９４】
つまり、フローティングボディを有するＭＯＳ型トランジスタのゲートとソース間にステップ波形電圧を印加するので、ボディ電位がリセットされる。これは、本発明で効果が得られる理由のひとつである。
【０２９５】
更に、本実施の形態の場合、ＭＯＳ型トランジスタはポリシリコンＴＦＴであって、ボディの半導体が単結晶ではなく粒界を有するいわゆる多結晶であるがために、単にボディ電位を上昇させて、ボディ−ソース間を順方向バイアスにするだけでは、後述のように効果がほとんど得られない。効果を得るにはボディ電位リセットパルスを与えた際に、ＶＧＳがこのＭＯＳ型トランジスタのしきい値電圧以上になることが重要であり、これは図４に示した本実験結果からも読み取ることができる。
【０２９６】
ここで、単結晶の場合と多結晶の場合とでメカニズムが異なる理由を説明する。
【０２９７】
先ず、先にも示したとおり、チャネルをつくる半導体が単結晶の場合、その半導体に注入する不純物（ドーパント）の量に応じてキャリア濃度は増加するので、フェルミレベルがバンド端に近づき、（Ｐ型シリコンの場合、フェルミレベルが価電子帯に近づき）伝導に寄与するキャリア（Ｐ型シリコンの場合正孔）が存在する。このため単結晶シリコンにおけるＰＤ（Partially depleted）−ＳＯＩのＭＯＳ型トランジスタのボディには伝導に寄与するキャリアが存在する。
【０２９８】
しかしながら、多結晶の場合は不純物を注入しても、（１）正孔及び電子は粒界にトラップされたり、（２）主として粒界部に構造の自由度が大きい部分が存在するため、原子価の異なる不純物を入れても、価電子要求を満たしてしまい、電子及び正孔の供給を行わなかったりするので、キャリアの濃度はあがらない。また、粒界部にポテンシャルバリアが存在する。これらの理由により多結晶シリコンＴＦＴのボディ部には伝導に寄与するキャリアがほとんどない。
【０２９９】
このため、単結晶の場合はフローティングボディ効果により蓄積したキャリア（ＮチャネルのＭＯＳ型トランジスタの場合は正孔）を、ボディとソースが順方向になるようにすることで引き抜くことができるとされているが、多結晶の場合は引き抜くのが困難である。
【０３００】
図６にＮチャネルのＭＯＳ型トランジスタでボディとソースが順方向にバイアスされた場合を例にとり、ボディ−ソースのバンド図を示す。なお、図中の容量はボディとソースの接合容量以外の容量（ボディ−ドレイン容量等）を示す。
【０３０１】
図６（ａ）は単結晶の場合を示し、ボディ部にはフローティングボディ効果で蓄積された伝導に寄与する正孔が存在し、順方向にバイアスすることで接合付近の正孔はソースの方向に拡散し、また、接合から離れた部分の正孔もソースの方向へ拡散・ドリフトする。また、ソースの電子も同様に接合付近の電子はボディの方向に拡散し、また、接合から離れた部分の電子もボディの方向へ拡散・ドリフトする。
【０３０２】
接合付近では電子・正孔が再結合しており、これらの動作によりボディ部に蓄積された正孔が引き抜かれる。つまり、単結晶の場合、ボディに存在する正孔はラテラル方向（横方向、図５（ａ）においてはボディからソースの方向）に容易にドリフト・拡散することができるので、ボディ部に蓄積された正孔を引き抜くことが可能となっている。
【０３０３】
図６（ｂ）は多結晶の場合を示す。ボディ部にはフローティングボディ効果により正孔が蓄積されているが、これらは図６（ｂ）に示すように、粒界部のポテンシャルバリアに阻止されたり、トラップされたりするので伝導にほとんど寄与することができない。接合付近のソースの電子はボディの方向に拡散するが、再結合相手の正孔がないので、その結果接合部の電位障壁を高くするのみで電流を流すことができない。つまり蓄積された正孔を引き抜くことはできないのである。
【０３０４】
また、このモデルは蓄積された正孔を引き抜くことができないことを示すと同時に、単結晶の場合とくらべてより多くの正孔が蓄積されることを示している。
【０３０５】
例えば、ＮチャネルのＭＯＳ型トランジスタにＶＧＳ＝０Ｖ、ＶＤＳ＝ＶＤＤ１の電圧が与えられた場合、図５８（ｂ）に示したように、ドレインからボディに接合リーク電流が流れる。単結晶の場合はボディの電位が「熱的平衡時のボディの電位」＋「ＰＮ接合のφｂｉ（ビルトインポテンシャル）」以上になった場合、正孔はボディを流れてすみやかにソースへ逃げてゆくが、多結晶の場合は粒界部のポテンシャルバリアに阻止され、粒界間に電位差を形成するのみで、正孔がソースへ逃げにくい。
【０３０６】
つまり、多結晶の場合、ボディに存在する正孔はラテラル方向（横方向、図５においてはボディからソースの方向）に容易にドリフト・拡散しない。そのため、ボディ部に蓄積された正孔を引き抜くことが困難となる。このため、本発明のように、ゲートとソース間にステップ波形電圧を印加してボディ電位をリセットする動作が無い場合、単結晶に比べて多数の正孔がボディに蓄積され、しきい値電圧が変化し、フローティングボディによる履歴効果等がより深刻に現れることになる。
【０３０７】
一方、ＭＯＳ型トランジスタのゲート−ソース間にしきい値電圧以上のパルス波形電圧を印加することを繰り返した場合、図５６の結果から、しきい値電圧は上がり（つまり、ボディ電位は下がり）、前述のとおり、シリコン層が限られている場合、あるところで空乏層がシリコン層下端まで到達し、それ以降、しきい値電圧は増加しなくなると考えられる。
【０３０８】
つまり、ＭＯＳ型トランジスタのゲート−ソース間にしきい値電圧以上のパルス波形電圧を印加することを繰り返した場合、所謂完全空乏型ＳＯＩと同じ状態となり、このときＭＯＳ型トランジスタのしきい値電圧はある固有の値で飽和し、この値よりしきい値電圧が大きくなることはない。
【０３０９】
従って、ＭＯＳ型トランジスタを用いて増幅動作をさせる前に、ＭＯＳ型トランジスタのゲート−ソース間にしきい値電圧以上のパルス波形電圧を印加することでしきい値電圧をある固有の値に飽和させられ、増幅動作開始時のしきい値電圧を一定にすることが可能となる。
【０３１０】
また、パルス波形電圧の印加を１回だけ行った場合でもボディ電位は下がる。つまり、ボディに蓄積された正孔を引き抜くことが可能である。これは、ＭＯＳ型トランジスタにしきい値電圧以上の電圧を印加した際にトラップされたチャネルの電子と正孔とを再結合させ、ボディに蓄積した正孔を引き抜くといったメカニズムによる。このメカニズムを図を参照して説明する。
【０３１１】
図７はＭＯＳ型トランジスタにしきい値電圧以上の電圧をＶＧＳに印加して、ＭＯＳ型トランジスタをオン状態とした場合における半導体表面付近のラテラル方向のバンド図を示す。
【０３１２】
ゲート−ソース間電圧ＶＧＳがこのＭＯＳ型トランジスタのしきい値電圧以上になるように電圧を印加することで、このＭＯＳ型トランジスタはオンの状態となり、ソースから速やかに供給された電子によりチャネルが形成される。即ち、ゲートの下部は十分な数の電子が存在する。つまり、ボディの上部に十分な数の電子が存在する。このため、粒界に存在する多くの電子トラップが電子を捕獲した状態となる。
【０３１３】
図８（ａ）は、同様にＭＯＳ型トランジスタにしきい値電圧以上の電圧をＶＧＳに印加して、ＭＯＳ型トランジスタをオン状態とした場合におけるゲート電極近辺のバーチカル方向のバンド図で、ゲート（Ｇ）からボディ方向を示す。図７の説明で示したとおり、半導体表面付近で多くの電子トラップが電子を捕獲した状態を示している。
【０３１４】
この状態から、トランジスタをオフにすると、図８（ｂ）に示すようなバンド図となる。即ち、多くの電子トラップのエネルギーが、フェルミレベルより高い状態となる。従ってトラップされていた電子が価電子帯の正孔と再結合する。これによってボディに蓄積されていた正孔の全て、又は一部がボディから引き抜かれることとなる。
【０３１５】
図８（ａ）と図８（ｂ）とを繰り返すことで、上で述べた（ａ）と（ｂ）の動作が繰り返され、シリコン層が限られている場合、ボディの正孔の大部分が引き抜かれ、あるところで空乏層がシリコン層下端まで到達し、それ以降、しきい値電圧は増加しなくなると考えられる。
【０３１６】
図８では正孔の移動する方向に粒界に起因するポテンシャルバリアを記載していないが、これは、正孔の移動する方向がバーチカル方向であって、その移動距離がラテラル方向に比べてきわめて短いので、粒界の存在確率が極めて小さいからである。即ち、ボディからチャネルが形成される半導体表面までの距離が短いので、キャリアが再結合するまでに越える粒界の数が少ないか、又は無い。
【０３１７】
また、キャリアが移動すべき距離も短い。更に、キャリアが移動する半導体の断面積が広い。これらの理由で、ボディに存在する正孔はバーチカル方向に移動しやすい。その結果、容易に電子と再結合することが可能となる。即ち、しきい値電圧以上の電圧がゲートに印加された場合、バーチカル方向の再結合によって、蓄積された正孔が引き抜かれボディ電位が整えられる。
【０３１８】
つまり、本発明では、ＭＯＳ型トランジスタのしきい値電圧以上のステップ波形電圧をゲート−ソース間に印加するので、そのＭＯＳ型トランジスタがオンして、ソースから半導体表面に速やかに電子が供給される。そして、この電子は、ＭＯＳ型トランジスタがオンしているので半導体が多結晶の場合であってもソース接合から離れた場所にも十分な数供給される。そして、このときトラップされた電子が、ＭＯＳ型トランジスタをオフにしたときにボディの正孔と再結合するのでボディ電位がリセットされ、本発明の効果が得られる。
【０３１９】
このように、本発明で効果が得られる理由として、先に述べた「フローティングボディを有するＭＯＳ型トランジスタのゲートとソースとの間にステップ波形電圧を印加するので、ボディ電位がリセットされる」という理由に加えて、「ボディに存在する正孔をバーチカル方向（縦方向、図５においてはボディからゲートの方向）にドリフト・拡散させ、再結合させる」という理由も存在する。
【０３２０】
以上説明のとおり、本実施の形態では、ボディが単結晶ではなく、多結晶であるために、単にボディ電位を上昇させて、ボディとソースを順方向にバイアスにするだけでは効果がほとんど得られない。しかし、本実施の形態のように、ゲート−ソース間にＭＯＳ型トランジスタのしきい値電圧以上のステップ波形電圧（リセットパルス又はボディ電位リセットパルスとよぶ）を与えることで効果が得られる。
【０３２１】
一方、ボディが単結晶の場合、ゲート電極の存在を意識することなく、単にボディ電位を引き上げて（ボディに対してソースの電位を引き下げて）、ボディとソースを順方向バイアスにすると効果があるとされている。これは次の文献を参照することができる。特許文献３（特開平１０−１７２２７９）、特許文献４（特開平０９−２４６４８３）、非特許文献５（  Sigeki TOMISHIMA, et al., “A Long Data Retention SOI-DRAM with the Body Refresh Function”, Symposium on VLSI Circuits Digest of Technical Papers, 1996, pp198 ）、特許文献５（特開平０９−３２１２５９）。
【０３２２】
特許文献３、４及び非特許文献５は、ＤＲＡＭのメモリセル内のスイッチトランジスタの保持時のリーク電流を低減する目的で考案された駆動法で、メモリセル内のキャパシタが電荷を保持している間に、ソース電位を引き下げてボディ−ソースを順方向バイアスにして、ボディに蓄積された電荷を引き抜く。これによりボディ電位が下がり、しきい値電圧があがるのでリークが減るとされている。ところで、この動作をさせている間、対象となるトランジスタはオフ状態のままであるため、しきい値電圧以上の電圧をゲート−ソース間に印加してオン状態とする本発明とは異なる。
【０３２３】
また、本発明で明らかにしたとおり、トランジスタがオフ状態のままでボディとソースを順方向にバイアスしても、ボディが多結晶であったり非晶質であったりする場合は、本発明の効果が得られない。
【０３２４】
また、特許文献５はロジック回路が休止状態にあるときのリーク電流を下げる目的で考案された駆動法について記載されており、ソースの電位を引き下げ、ボディ−ソースを順方向バイアスにして、ボディに蓄積された電荷を引き抜く。これによりボディ電位が下がり、しきい値電圧があがるのでリークが減るとされている。この特許文献５においても特許文献３、４及び非特許文献５と同様に、この動作をさせている間、対象となるトランジスタはオフ状態のままであるため、しきい値電圧以上の電圧をゲート−ソース間に印加してオン状態とする本発明とは異なり、また、本発明で明らかにしたとおり、ボディが多結晶であったり非晶質であったりする場合は本発明で示したような効果が得られない。
【０３２５】
なお、本実施の形態ではボディ電位リセットパルスの数をＭＯＳ型トランジスタ１つにつき１回の例を示しているが、パルスの数は２回以上であってもよく、この場合も同様な効果が得られた。
【０３２６】
また、上記実施形態は、ＭＯＳ型トランジスタの動的な特性変動をリセットするために、ＭＯＳ型トランジスタのゲート−ソース間にステップ波形を与えた例であるが、エクスポネンシャル波形又は正弦波形を与えた場合も同様の効果が得られる。ステップ波形の変わりにエクスポネンシャル波形又は正弦波形を与えることで、この波形により発生するノイズの量及び帯域幅を低減できる。
【０３２７】
また、ＭＯＳ型トランジスタの動的な特性変動をリセットするために、ボディ電位リセットパルスを与えるといった対策をすると同時に、デバイス構成による対策を併用してもよい。例えば、ボディコンタクトを有するＴＦＴに、ボディ電位リセットパルスを与える駆動方法の場合であっても効果が得られる。図９はボディコンタクトを設けたＴＦＴの平面図である。図９（ａ）は、シリコン膜（８５０１）の表面上にゲート電極（８５０２）が形成されたＭＯＳ型トランジスタにおいて、ｎ＋拡散層からなるソース部（８５０３）にＰ＋領域からなるボディコンタクト（８５００）を設けた例である。このＰ＋領域にソースと同電圧、又は更に低い電圧を与えることで、ボディに蓄積した電荷を引き抜くことができ、履歴効果抑制効果が得られる。図９（ｂ）、（ｃ）は、Ｔ字形のゲート電極（８５０２）の近傍に、Ｐ＋領域からなるボディコンタクト（８５０２）を設けた例であり、この場合も同様に、Ｐ＋領域にソース電圧以下の電圧を与えることで、ボディに蓄積した電荷を引き抜くことができ、履歴効果抑制効果が得られる。
【０３２８】
また、ＴＦＴにバックゲートを設け、バックゲートに適当な電圧を与えてボディの空乏層を広げることで、ボディに蓄積される電荷を減らすことができ、このようなＴＦＴにボディ電位リセットパルスを与える駆動を適用することで履歴効果を低減できる。
【０３２９】
図１０はバックゲート（２８０）を有するＭＯＳ型トランジスタ（ＴＦＴ）の断面図である。この半導体装置は、入力光を電気信号に変換するフォトダイオード領域Ｐと、このフォトダイオードを充電するためのスイッチ領域Ｓと、このスイッチをオン／オフ制御するための走査回路（２０１）とを含む。ガラス基板（２２０）は、例えば、厚さが１．１ｍｍである。このガラス基板（２２０）からの汚染防止及び平坦化のため、酸化シリコン膜（２２１）がＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法で約３０００オングストロームの厚さで形成されている。
【０３３０】
この酸化シリコン膜（２２１）の上であって、走査回路（２０１）が形成される領域及びスイッチングトランジスタ（２２３）が形成される領域に相当する位置に第１のバックゲート（２８０）が形成され、また、スイッチ領域Ｓに遮光膜（３１０）が形成されている。このバックゲート（２８０）は、バックゲート形成以降のプロセス温度に耐えられるよう高融点の導電体が望ましく、例えばＷＳｉを膜厚１８００オングストロームでスパッタしてフォトリソグラフィ法で形成する。
【０３３１】
次に、これら全体を覆うようにして、厚さが例えば１００００オングストロームの酸化シリコン膜（２８１）が形成されている。この酸化シリコン膜（２８１）の膜厚により回路に寄生する容量が決まるため、この回路に要求される動作速度や消費電力に応じて膜厚を調整することが望ましい。
【０３３２】
酸化シリコン膜（２８１）上に、多結晶シリコン薄膜３４０が例えばＣＶＤ法で厚さ５００〜１０００オングストロームに形成されており、トランジスタ形状にフォトリソグラフィ工程でパターニングされている。この多結晶シリコン薄膜（３４０）上にゲート酸化膜（３４１）が厚さ１００〜１０００オングストロームに形成されている。多結晶シリコン薄膜（３４０）は、ＣＶＤ法でアモルファスシリコンを形成した後、この膜をレーザアニール法で溶融、再結晶化させることで、より低温に形成できる。
【０３３３】
次に、ゲート電極（２２４）として、ポリシリコン又は金属膜とシリサイドの積層構造膜が１０００〜３０００オングストローム程度の厚さで形成され、同様にパターニングされている。
【０３３４】
この状態で、薄膜トランジスタのソース・ドレイン領域形成のためのイオンドーピングが行われる。このときｎ型には燐（Ｐ）を、ｐ型にはボロン（Ｂ）イオンを所定のドーズ量で導入する。
【０３３５】
このようにして多結晶シリコンを活性層とする薄膜トランジスタ（２２３）が形成されている。イオンドーピング後、バックゲート（２８０）と後で形成されるアルミニウム配線（２９０、２９１）とのコンタクトをとりやすくするため、コンタクトホール（２９２）を形成する予定部周囲の絶縁用の酸化シリコン膜（２８１）が局部的にエッチング除去される。
【０３３６】
その後、これら全面を覆って第１の層間膜（２２５）として酸化シリコン膜が２０００〜５０００オングストロームの厚さにＣＶＤ法で形成されている。この第１の層間膜（２２５）上にフォトダイオード部の下部電極（３４２）が、例えばクロム等の金属で形成されている。
【０３３７】
下部電極（３４２）の上に、アモルファスシリコン層（３４３）が下からｉ層、ｐ層の順でＣＶＤ法により約８０００オングストロームの厚さで形成されている。アモルファスシリコン層（３４３）の上に、透明電極（３４５）としてのＩＴＯ層が１０００オングストロームの厚さで形成され、タングステンシリサイド等のバリアメタル層による電極（３４６）が５００〜２０００オングストロームの膜厚で順次形成されている。これらのバリアメタル層、ＩＴＯ層、アモルファスシリコン層はフォトリソグラフィ工程により、フォトダイオード形状に形成されている。
【０３３８】
これらの上に、窒化シリコン膜（２８２）が２０００〜５０００オングストローム程度の膜厚でＣＶＤ法で形成されている。
【０３３９】
そして、薄膜トランジスタ領域と、フォトダイオードの上部電極（３４６）のコンタクトホール、フォトダイオード下部電極（３４２）のコンタクトホール、バックゲート（２８０）とのコンタクトホール（２９２）を形成すべき部分の周囲の第２の層間膜（２８２）が除去されている。
【０３４０】
また、ＴＦＴのソース・ドレイン、ゲート電極及びバックゲート（２８０）へのコンタクトホール（２９２）の部分の第１の層間膜（２２５）が除去されている。第１のバックゲート（２８０）の抵抗値を下げるために、アルミニウム配線（２９０、２９１）と第１のバックゲート（２８０）とが多数のコンタクトホール（２９２）で接続されており、このアルミニウム配線両端にボンディングパッドが設けられている。アルミニウム配線（２９０、２９１）は、Ａｌ等の金属で、５０００〜１００００オングストロームの膜厚に形成され、所望の配線形状にエッチングされている。
【０３４１】
パッシベーション膜（２２７）は、窒化シリコン膜又はポリイミド膜で形成されており、ボンディングパッド部の部分はエッチング除去されている。なお、コンタクトホール（２９２）同士の間には、トランジスタ（２２３）が多数形成されている。
【０３４２】
ボディ電位リセットパルスによる対策とデバイスによる対策を併用しない場合、つまりデバイスによる対策のみであってもある程度、履歴効果を低減できた。これは課題が履歴効果である他の実施の形態で示すような場合においても効果が得られた。
【０３４３】
本実施の形態では、回路を構成するＭＯＳ型トランジスタとしてポリシリコンＴＦＴを例として説明したが、アモルファスシリコンＴＦＴ及びポリシリコンとアモルファスとの中間状態の微結晶シリコンをチャネルとするＭＯＳ型トランジスタ、結晶シリコンをチャネルとするＳＯＩ構造のＭＯＳ型トランジスタ等、フローティングボディを有するＭＯＳ型トランジスタであれば同様な効果が得られる。
【０３４４】
本実施の形態では回路を構成するＭＯＳ型トランジスタとしてトップゲート構造のＭＯＳ型トランジスタを例として説明したが、ボトムゲート構造のＭＯＳ型トランジスタにおいても同様な効果が得られる。
【０３４５】
（第２実施の形態）
第１実施の形態では、ボディ電位リセットパルスが与えられる際、ＭＯＳ型トランジスタのＶＤＳが０であり、ドレイン電流が流れない例を示したが、本第２実施の形態では第１実施の形態と同じ回路（図５９に示した回路）を用い、図１と異なる駆動をする。
【０３４６】
図１１は本発明のラッチ回路の駆動方法を示すフローチャートである。図１と異なる点は、ボディ電位リセットパルスを与えている期間にノードＫに（ＶＤＤ１−Ｖｔ）Ｖを与え、ボディ電位リセットパルスが入力されているＭＯＳ型トランジスタにドレイン電流を流すようにした点である。
【０３４７】
ここで、ノードＫに与えた（ＶＤＤ１−Ｖｔ）Ｖとされているが、これは実験で図２の回路を用いた都合上の電圧であって、単にＶＤＤ１を与えても本質的には同じである。
【０３４８】
ラッチ回路は、第１の期間（有効期間）（５００１）にＭＯＳ型トランジスタ（４９０１ａ，４９０１ｂ）の電気的特性を利用して、図示していないラッチ回路以外の回路で必要とされる信号を出力し、第１の期間を除いた第２の期間（休止期間）（５００２）に、ＭＯＳ型トランジスタ（４９０１ａ，４９０１ｂ）のゲート−ソース間にＭＯＳ型トランジスタのしきい値電圧以上のステップ波形電圧（５００３ａ，５００３ｂ）（リセットパルス又はボディ電位リセットパルスとよぶ）を、予め決められた回数与えて駆動した。
【０３４９】
図１１のフローチャートを参照して駆動方法について説明する。
【０３５０】
先ず、図１１（ａ）に示すように、ポリシリコンＴＦＴ・Ｎ１（４９０１ａ）及びポリシリコンＴＦＴ・Ｎ２（４９０１ｂ）のノードＫに（ＶＤＤ１−Ｖｔ）（ボルト）、ノードＯＤＤに０Ｖを与えた状態で、ノードＥＶＮにＴＦＴ・Ｎ１のしきい値電圧よりも高い電圧のパルス（５００３ａ）を与える。
【０３５１】
引き続き、図１１（ｂ）に示すように、トランジスタＮ１、Ｎ２のノードＫに（ＶＤＤ１−Ｖｔ）、ノードＥＶＮに０Ｖを与えた状態で、ノードＯＤＤにＴＦＴ・Ｎ２のしきい値電圧よりも高い電圧のパルス（５００３ｂ）を与える。
【０３５２】
次に、図１１（ｃ）に示すように、ノードＥＶＮ，ＯＤＤに電位差ΔＶを与え（５４０１）、これを容量Ｃ１，Ｃ２で保持した状態とする。つまり、容量にサンプリングされた状態とし、ノードＥＶＮ，ＯＤＤはフローティングの状態とされる。なお、ΔＶを与える電圧は実施の形態１と同様に、ノードＯＤＤに（ＶＤＤ１）／２、ノードＥＶＮに（ＶＤＤ１）／２＋ΔＶとした。
【０３５３】
また、このときトランジスタＮ１，Ｎ２の共通のソースはフローティングにするか、トランジスタＮ１，Ｎ２がオンしない程度に高い電圧（この図では、（ＶＤＤ１）／２−Ｖｔ＋ΔＶとした）を与えておく。
【０３５４】
次に、図１１（ｄ）に示すように、トランジスタＮ１、Ｎ２の共通のソースを０Ｖまで引き下げることで、（ｃ）で与えた電位差がＴＦＴ・Ｎ１，Ｎ２のコンダクタンスの差によって増幅され、（ｃ）で与えた電位が低いほうのノードが０Ｖまで引き下げられ、一方高いほうのノードの電位はほとんど下がらない状態（｛（ＶＤＤ１）／２−β｝、βは図５２で説明したもの）となり、増幅・ラッチ動作を完了する。
【０３５５】
そして、これに引き続き増幅・ラッチ動作をさせる場合は再び図１１（ａ）に戻り、同様の動作をさせる。
【０３５６】
ラッチ動作をさせる前にＴＦＴ・Ｎ１、Ｎ２のゲート電極に、それらのＶＧＳがしきい値電圧を超えるパルス（これをボディ電位リセットパルスとよぶ）を与えることで、動作履歴により生じていたＴＦＴ・Ｎ１，Ｎ２の特性のずれをそろえることができる。そして、その結果ラッチ回路に与えるΔＶが小さい場合でも誤動作せずにΔＶを増幅することが可能となり、正常なラッチ動作が可能となる。
【０３５７】
次に、本実施の形態における発明の効果について実験結果に基づき説明する。
【０３５８】
ラッチ型センスアンプを評価するための実験回路は第１実施の形態で示した図２を使用する。この実験回路は第１実施の形態で説明しているので、それ以上の説明は省略する。
【０３５９】
次に、図１２を参照してこのラッチ型センスアンプ回路の駆動方法について説明する。
【０３６０】
（期間Ａ）スイッチＳＷ３、ＳＷ４はオン、ＳＥ１はハイレベル、ＳＡＮにハイレベル（ＶＤＤ１）、Ａ／Ｂはハイレベルにして、Ｄ０，Ｄ１とパルス電圧発生器Ｖｒｓｔ２，Ｖｒｓｔ１とを接続し、パルス電圧値がＶｒｓｔであるパルスをＶｒｓｔ２から出力させる。このとき、Ｖｒｓｔ１は０Ｖを出力しており、ノードＫには（ＶＤＤ１−Ｖｔ）Ｖ（ここでＶｔはＴＦＴ・Ｎ３のしきい値電圧）が印加されているため、ＴＦＴ・Ｎ１のソースはノードＯＤＤ側となる。これにより、トランジスタＮ１のゲート−ソース間にパルス電圧値がＶｒｓｔであるパルスが印加される。そして、ノードＫからノードＯＤＤの方向にトランジスタＮ１を通してドレイン電流が流れる。また、このときＶｒｓｔ１は０Ｖであるため、ＴＦＴ・Ｎ２はオフのままである。
【０３６１】
（期間Ｃ）スイッチＳＷ３、ＳＷ４はオン、ＳＥ１はハイレベル、ＳＡＮにハイレベル（ＶＤＤ１）、Ａ／Ｂはハイレベルにして、Ｄ０，Ｄ１とパルス電圧発生器Ｖｒｓｔ２，Ｖｒｓｔ１とを接続し、パルス電圧値がＶｒｓｔであるパルスをＶｒｓｔ１から出力させる。このとき、Ｖｒｓｔ２は０Ｖを出力しており、ノードＫには（ＶＤＤ１−Ｖｔ）Ｖ（ここでＶｔはＴＦＴＮ３のしきい値電圧）の電圧が印加されているため、ＴＦＴ・Ｎ２のソースはノードＥＶＮ側となる。これにより、トランジスタＮ２のゲート−ソース間にパルス電圧値がＶｒｓｔであるパルスが印加される。そして、ノードＫからノードＥＶＮの方向にＮ２を通してドレイン電流が流れる。また、このときＶｒｓｔ２は０Ｖであるため、ＴＦＴＮ１はオフのままである。
【０３６２】
（期間Ｇ）スイッチＳＷ３、ＳＷ４はオン、ＳＥ１はロウ、Ａ／Ｂはロウレベルにして、Ｄ０と可変電圧源ＶＥＶＮ、Ｄ１と固定電圧源ＶＯＤＤとを接続する。ＶＯＤＤは（ＶＤＤ１）／２、ＶＥＶＮは（ＶＤＤ１）／２＋ΔＶとして、センスアンプにΔＶの電位差を与える。その後、ＳＷ３，ＳＷ４をオフにすることで、この電圧をＣ２，Ｃ１に夫々サンプリングする。
【０３６３】
（期間Ｊ）スイッチＳＷ３、ＳＷ４はオフ、ＳＥ１はハイレベル、ＳＡＮはロウレベルにして、ノードＫのトランジスタＮ１、Ｎ２のソース電位を０Ｖまで引き下げる。
【０３６４】
そして、再び期間Ａに戻り動作を繰り返す。
【０３６５】
ノードＯＤＤ、ノードＥＶＮの電圧をモニタすることで、センスアンプ回路感度、即ちΔＶの絶対値が何Ｖ以上で出力が安定するかを調べることができる。
【０３６６】
第１実施の形態と同様に、安定して出力させるために最低限必要なΔＶの正側の値、及びΔＶの負側の値をパルス電圧値Ｖｒｓｔをパラメータとして測定し、不定領域を求める。その結果、第１実施の形態で得られた図４と同様な結果が得られる。
【０３６７】
つまり、パルス電圧が低い場合は不定領域が大きいが、パルス電圧を上げるに従って不定領域は小さくなる傾向がある。特にパルス電圧をＮ１、Ｎ２のしきい値電圧より高くした場合に、不定領域を小さくする効果が現れる。
【０３６８】
例えば、パルス電圧値が、図４同様Ｖ１０の場合の不定領域の幅は、図５７に示した従来の駆動方法の場合の（Ｖ８−Ｖ９）に対して１／２４以下となり、大幅に減少する。即ち、本実施形態も、第１実施の形態と同様の理由で、同様の効果が得られる。
【０３６９】
（第３実施の形態）
本第３実施の形態では、第１実施の形態の駆動方法を適用した具体的なラッチ型センスアンプの回路例について説明する。
【０３７０】
図１３（ａ）に本発明のセンスアンプ回路の回路図を示す。トランジスタＮ１（４９０１ａ）及びトランジスタＮ２（４９０１ｂ）はＮチャネルのポリシリコンＴＦＴで、トランジスタＮ３はトランジスタＮ１及びＮ２のソース（ノードＫ）とＳＡＮ電極との間を信号ＳＥ３に従ってオン・オフさせるためのＮチャネルのポリシリコンＴＦＴである。ＳＡＮはＶＳＳ（例えば０Ｖ）に接続される。
【０３７１】
トランジスタＮ１のドレインにはノードＡ、トランジスタＮ２のドレインにはノードＢの記号を付した。ノードＡにはＰＡＳでオン・オフが制御されるスイッチＭ０３（４９０５ａ）を介してビット線ＯＤＤ（５３０１ａ）が接続されている。また、ノードＢにはＰＡＳでオン・オフが制御される伝達制御部、即ちスイッチＭ０４（４９０５ｂ）を介してビット線ＥＶＮ（５３０１ｂ）が接続されている。
【０３７２】
更に、ノードＡにはクロックトインバータＣＩＮＶ１（４９０４ａ）、ノードＢにはクロックトインバータタＣＩＮＶ２（４９０４ｂ）の出力が夫々接続されている。クロックトインバータは例えば図１３（ｂ）に示すように構成されており、クロックφがハイレベル、クロックＸφがロウレベルのときはインバータとして動作し、入力ＩＮがロウレベルのときはハイレベルであるＶＲＳＴの電圧をＯＵＴに出力し、入力ＩＮがハイレベルのときはＶＳＳをＯＵＴに出力する。クロックφがロウレベル、クロックＸφがハイレベルのときはＯＵＴはハイインピーダンスとなる。クロックトインバータＣＩＮＶ１、ＣＩＮＶ２の図１３（ｂ）のφに相当するノードには、実際には図１３（ａ）のようにＡＣＴが接続され、ＣＩＮＶ１の入力にはＡＩＮが、ＣＩＮＶ２の入力にはＢＩＮが接続される。
【０３７３】
トランジスタＮ１、Ｎ２、Ｎ３で構成されるラッチ回路は、第１の期間（有効期間）（５００１）にＭＯＳ型トランジスタ（４９０１ａ，４９０１ｂ）の電気的特性を利用して、ラッチ回路以外の回路（ビット線とそれに接続されている図示していない回路）で必要とされる信号を出力し、第１の期間を除いた第２の期間（休止期間）（５００２）に、ＭＯＳ型トランジスタ（４９０１ａ，４９０１ｂ）のゲート−ソース間にＭＯＳ型トランジスタのしきい値電圧以上のステップ波形電圧（５００３ａ，５００３ｂ）（リセットパルス又はボディ電位リセットパルスとよぶ）を、予め決められた回数与えて駆動する。
【０３７４】
次に、図１４を参照してこのラッチ型センスアンプ回路の駆動方法について説明する。
【０３７５】
（１）期間（ア）ではＳＥ３はハイレベル、ＡＩＮ，ＢＩＮはハイレベルである。また、ＰＡＳはロウレベルであり、ビット線対はセンスアンプから切り離された状態である。
【０３７６】
（２）タイミング（Ａ）でＡＣＴを立ち上げることで、ＣＩＮＶ１、ＣＩＮＶ２がその入力ＡＩＮ，ＢＩＮに応じた出力をするようになり、ここではその入力（ハイレベル）に応じてロウレベルが出力される。従って、期間（イ）ではノードＫ，Ａ，Ｂいずれも０Ｖとなる。
【０３７７】
（３）期間（ウ）において、ＢＩＮに立下りパルスを与えることで、ノードＢには立ち上がりパルスが印加される。このとき、パルスの低いほうの電圧はＶＳＳで、高いほうの電圧はＶＲＳＴであり、このＶＲＳＴはＴＦＴ・Ｎ１、Ｎ２のしきい値電圧より高い電圧に設定されている。この期間（ウ）においてＴＦＴ・Ｎ１には、ノードＫが０Ｖであるので、そのＶＧＳがしきい値電圧以上となるパルス（５００３ａ）が印加されてボディ電位がリセットされる。
【０３７８】
（４）期間（エ）において、ＡＩＮに立下りパルスを与えることで、ノードＡには立ち上がりパルスが印加される。このときパルスの低いほうの電圧はＶＳＳで高いほうの電圧はＶＲＳＴであり、このＶＲＳＴはＴＦＴ・Ｎ１、Ｎ２のしきい値電圧より高い電圧に設定されている。この期間（エ）においてＴＦＴ・Ｎ２には、ノードＫが０Ｖであるので、そのＶＧＳがしきい値電圧以上となるパルス（５００３ｂ）が印加されてボディ電位がリセットされる。
【０３７９】
（５）期間（オ）ではＳＥ３はロウレベル、ＡＣＴはロウレベル、ＰＡＳはロウレベルであり、ノードＡ，Ｂ，Ｋはいずれもフローティングとなる。
【０３８０】
（６）タイミング（Ｂ）でＰＡＳを立ち上げることでノードＯＤＤとノードＡ及びノードＥＶＮとノードＢとの間が導通し、センスアンプのＡ，Ｂのノードにはビット線対を通して、増幅すべきＯＤＤとＥＶＮの電圧差ΔＶが与えられる。
【０３８１】
（７）タイミング（Ｃ）で、ＳＥ３にハイレベルを与えることでトランジスタＮ３がオンし、ノードＫがＶＳＳに引き下げられるのに応じてΔＶが増幅される。また、このときＭ０３，Ｍ０４はともにオンであるため、センスアンプで増幅された電圧はビット線対（ＯＤＤ（５３０１ａ）、ＥＶＮ（５３０１ｂ））に同時に書き込まれる。
【０３８２】
（８）その後、（Ｄ）のタイミングでＰＡＳをたち下げＭ０３，Ｍ０４をオフとし、（１）にもどる。
【０３８３】
第１実施の形態と同様に、安定して出力させるために最低限必要なΔＶの正側の値、及びΔＶの負側の値をパルス電圧値Ｖｒｓｔをパラメータとして測定した。その結果、第１実施の形態で得られた図４と同様な結果が得られた。このような効果が得られる理由は、第１実施の形態の場合と同様である。
【０３８４】
また、本第３実施の形態のように回路を構成して駆動した場合、ボディ電位のリセット動作を行う際、ラッチ回路とビット線とが伝達制御部、即ちスイッチ（４９０５ａ、４９０５ｂ）により切り離されているため、ボディ電位リセットパルスに起因するノイズ（パルス電圧）がビット線（５３０１ａ、５３０１ｂ）に伝達されない。即ち、ボディ電位リセットパルスが印加されるノードを最小限にしたことでリセット時の電力が低減される。
【０３８５】
（第４実施の形態）
図１５は本実施の形態のラッチ回路の回路図である。本ラッチ回路は、そのソースが共通に接続（ノードＫ）されたポリシリコンＴＦＴ・Ｎ１（４９０１ａ），Ｎ２（４９０１ｂ）をそなえる。ＴＦＴ・Ｎ１のゲートはスイッチＳ２（３５０１ａ）を介してＮ２のドレイン（ノードＥＶＮ）に接続され、更に、容量Ｃ２に接続される。ＴＦＴ・Ｎ２のゲートはスイッチＳ３（３５０１ｂ）を介してトランジスタＮ１のドレイン（ノードＯＤＤ）に接続され、更に、容量Ｃ１に接続される。また、ＴＦＴ・Ｎ１のドレインとゲート間にスイッチＳ４（３５０１ｃ），ＴＦＴ・Ｎ２のドレインとゲート間にスイッチＳ５（３５０１ｄ）が夫々設けられている。
【０３８６】
次に、図１６のフローチャートを参照して、本発明の駆動方法について説明する。本発明の駆動方法はラッチ動作をさせるより前の第２の期間（５００２）に、ＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）のゲート−ソース間にこれらＭＯＳ型トランジスタのしきい値電圧以上のステップ波形電圧（５００３ａ、５００３ｂ）を予め決められた回数与えることを特徴とする。
【０３８７】
また、本発明の駆動方法は第２の期間（５００２）にＭＯＳ型トランジスタＮ１，Ｎ２にボディ電位リセットパルスを殆ど同時に与えることを特徴とする。このため、本発明のラッチ回路はＴＦＴ・Ｎ１，Ｎ２にボディ電位リセットパルスを殆ど同時に与えることが可能な構成であることを特徴とする。
【０３８８】
始めに、図１６（ａ）に示すように、スイッチＳ２，Ｓ３をオフ、スイッチＳ４、Ｓ５をオン、トランジスタＮ１、Ｎ２のソースに０Ｖを与えた状態にする。そして、ノードＥＶＮにＴＦＴＮ２のしきい値電圧よりも高い電圧のパルス（０ＶからＶｒｓｔのパルス）（５００３ｂ）を与える。これにより、ＴＦＴ・Ｎ２のゲートソース間にはトランジスタＮ２のしきい値電圧を超えるパルス電圧が印加され、ＴＦＴ・Ｎ２のボディ電位がリセットされる。また、このとき同時に、ノードＯＤＤにＴＦＴ・Ｎ１のしきい値電圧よりも高い電圧のパルス（０ＶからＶｒｓｔのパルス）（５００３ａ）を与える。これにより、ＴＦＴ・Ｎ１のゲートソース間には、トランジスタＮ１のしきい値電圧を超えるパルス電圧が印加され、ＴＦＴ・Ｎ２のボディ電位がリセットされる。
【０３８９】
次に、図１６（ｂ）に示すように、スイッチＳ２，Ｓ３をオン、スイッチＳ４、Ｓ５をオフとする。また、ノードＯＤＤを（ＶＤＤ１）／２、ノードＥＶＮを（ＶＤＤ１）／２＋ΔＶとし、ノードＥＶＮ、ＯＤＤ間に電位差ΔＶを与える。このとき、トランジスタＮ１，Ｎ２の共通に接続されたソースノード（ノードＫ）はフローティングにするか、トランジスタＮ１，Ｎ２がオンしない程度に高い電圧を与えておく。図ではフローティングにした場合の電圧値を示している。ここでは例として、トランジスタＮ１、Ｎ２のしきい値電圧をＶｔ、ΔＶが正である場合の電圧値を示す。
【０３９０】
次に、図１６（ｃ）に示すように、トランジスタＮ１、Ｎ２の共通のソース（ノードＫ）を０Ｖまで引き下げることで増幅動作が開始され、図１６（ｂ）で与えた電位差ΔＶがＴＦＴ・Ｎ１，Ｎ２のコンダクタンスの差によって増幅され、図１６（ｂ）で与えた電位が低いほうのノードが０Ｖまで引き下げられ、一方高いほうのノードの電位はほとんど下がらない状態｛（ＶＤＤ１）／２−β｝でラッチ状態となる。βは図５２で説明したものである。
【０３９１】
そして、これに引き続きラッチ動作をさせる場合は、再び図１６（ａ）に戻り、同様の動作をさせる。
【０３９２】
ラッチ動作をさせる前に、ＴＦＴ・Ｎ１、Ｎ２のゲート電極に、それらのＶＧＳがしきい値電圧を超えるパルス（これをボディ電位リセットパルスとよぶ）を与えることで、動作履歴により生じていたＴＦＴ・Ｎ１，Ｎ２の特性のずれをそろえることができる。そして、その結果ラッチ回路に与えるΔＶが小さい場合でも誤動作せずにΔＶを増幅することが可能となり、正常なラッチ動作が可能となる。
【０３９３】
本実施の形態の回路及び駆動方法を用いると、第１実施の形態と同様、ラッチ回路の不定領域幅が狭くなるという効果が得られる。そして、本実施形態も、第１実施の形態と同様の理由で、同様の効果が得られる。
【０３９４】
また、本実施の形態の回路を用いると、ボディ電位をリセットする期間にラッチ回路の交差結合が解かれるので、２つのＭＯＳ型トランジスタＮ１とＮ２を同時にリセットすることが可能となる。これにより、ボディ電位をリセットするのに要する時間を短縮することが可能となり、ひいてはこの回路を用いた回路・システム全体の高速化を図ることができる。
【０３９５】
（第５実施の形態）
図１７は本発明のラッチ回路の駆動方法の第５の実施の形態を示すフローチャート図である。本実施の形態を説明するためのラッチ回路は、第１の実施の形態で説明したラッチ回路（図１）をＣＭＯＳ（Complementary Metal Oxide Semiconductor）で構成した回路である。
【０３９６】
本ラッチ回路は、図１７（ａ）に示すように、そのソースが共通に接続（ノードＫ）されたＮチャネルポリシリコンＴＦＴ・Ｎ１（４９０１ａ），Ｎ２（４９０１ｂ）が備えられている。ＴＦＴ・Ｎ１のゲートは、トランジスタＮ２のドレイン（ノードＥＶＮ）に接続され、更に、容量Ｃ２に接続される。ＴＦＴ・Ｎ２のゲートはトランジスタＮ１のドレインに（ノードＯＤＤ）接続され、更に、容量Ｃ１に接続される。
【０３９７】
更に、ＰチャネルＴＦＴを用いてコンプリメンタリな回路が構成され、ノードＥＶＮ、ＯＤＤに接続されている。即ち、そのソースが共通に接続されたＰチャネルポリシリコンＴＦＴ・Ｐ１，Ｐ２が備えられている。ＴＦＴ・Ｐ１のゲートはトランジスタＰ２のドレインに接続され、更に、容量Ｃ２に接続される。ＴＦＴ・Ｐ２のゲートはトランジスタＰ１のドレインに接続され、更に、容量Ｃ１に接続されている。
【０３９８】
次に、駆動方法について詳しく説明する。本発明の駆動方法はラッチ動作をさせるより前に、ＴＦＴ・Ｎ１，Ｎ２にボディ電位リセットパルス（５００３ａ、５００３ｂ）を与えることを特徴とする。
【０３９９】
図１７（ａ）〜（ｄ）までは、第１実施の形態と同様で、図１７（ｄ）を行うことで、第１実施の形態と同様、図１７（ｃ）で与えた電位が低いほうのノードが０Ｖまで引き下げられ、一方、高いほうのノードの電位はほとんど下がらない状態、例えば｛（ＶＤＤ１）／２−β｝となり、ＮチャネルＴＦＴによる増幅が完了し、ＮチャネルＴＦＴによって、ラッチされた状態となる。なお、βは図５２内で説明したものと同一である。
【０４００】
但し、図１７（ａ）から図１７（ｄ）の期間、トランジスタＰ１、Ｐ２のソースはフローティングにするか、又はトランジスタＰ１，Ｐ２がオンしない程度に低い電圧を与えておく。
【０４０１】
次に、図１７（ｅ）に示すように、トランジスタＰ１、Ｐ２の共通のソースを、例えば、ＶＤＤ１まで引き上げることで、図１７（ｄ）でラッチされていた電位差がＴＦＴ・Ｐ１，Ｐ２のコンダクタンスの差によって増幅され、図１７（ｄ）でラッチされていた電位が高いほうのノードがＶＤＤ１まで引き上げられ、一方、低いほうのノードの電位は０Ｖのままとなる。これによって、Ｎチャネル及びＰチャネルＴＦＴによる増幅・ラッチ動作が完了する。
【０４０２】
即ち、本実施形態では、図１７（ｄ）及び（ｅ）によって、Ｎチャネル及びＰチャネルのＴＦＴにより増幅・ラッチ動作を行う。そして、これに引き続き、増幅・ラッチ動作をさせる場合は、再び図１７（ａ）に戻り同様の動作をさせる。
【０４０３】
次に、本実施の形態における効果について、実験結果に基づき説明する。
【０４０４】
図１８はラッチ型センスアンプを評価するための実験回路を示す回路図である。四角で囲むラッチ回路８０００は、ガラス基板上にポリシリコンＴＦＴで構成したラッチ回路であり、メモリ回路のセンスアンプにも使用される回路である。トランジスタＮ１及びＮ２はＮチャネルのポリシリコンＴＦＴで、トランジスタＮ３はトランジスタＮ１及びＮ２のソースとグランド電極に接続されたＳＡＮノードとの間をオン・オフさせるためのＮチャネルのポリシリコンＴＦＴである。トランジスタＰ１及びＰ２はＰチャネルのポリシリコンＴＦＴで、トランジスタＰ３はトランジスタＰ１及びＰ２のソースと電源ＶＤＤ（ここではその電圧をＶＤＤ１とする）に接続されたＳＡＰノードとの間を信号ＳＥ２に従ってオン・オフさせるためのＰチャネルのポリシリコンＴＦＴである。
【０４０５】
ノードＯＤＤ、ノードＥＶＮはメモリ回路においてビット線対が接続されるノードに相当し、ビット線容量に代えて容量Ｃ１及びＣ２が接続される。ノードＥＶＮにはスイッチＳＷ４を介して切り替えスイッチ（７０００ｂ）が接続される。この切り替えスイッチは制御信号「Ａ／Ｂ」によって制御され、「Ａ」がハイレベルのときはノードＤ０とＳＷ２＿Ａが導通し、「Ａ」がロウレベルのときはノードＤ０と可変電圧源ＶＥＶＮとが導通する。ＳＷ２＿Ａ端子にはパルス電圧発生器Ｖｒｓｔ２が接続されている。
【０４０６】
ノードＯＤＤにはスイッチＳＷ３を介して切り替えスイッチ（７０００ａ）が接続されている。この切り替えスイッチは制御信号「Ａ／Ｂ」によって制御され、「Ａ」がハイレベルのときはノードＤ１とＳＷ１＿Ａが導通し、「Ａ」がロウレベルのときはノードＤ１と固定電圧源ＶＯＤＤとが導通する。ＳＷ１＿Ａ端子にはパルス電圧発生器Ｖｒｓｔ１が接続されている。
【０４０７】
これらの可変電圧源ＶＥＶＮと固定電圧源ＶＯＤＤとスイッチ（ＳＷ３、ＳＷ４）は、本来はメモリセルから読み出されるΔＶをラッチ型センスアンプ回路に与えるために設けたものである。
【０４０８】
次に、図１９を参照してこのラッチ型センスアンプ回路の駆動方法について説明する。
【０４０９】
（期間Ｃ）スイッチＳＷ３、ＳＷ４はオン、ＳＥ１はハイレベルで、トランジスタＮ３はオン、ＳＥ２はハイレベルで、トランジスタＰ３はオフ、ＳＡＮは０Ｖ、ＳＡＰはＶＤＤ１にして、トランジスタＮ１，Ｎ２のソースに０Ｖを与える。一方、Ａ／ＢはハイレベルにしてＤ０，Ｄ１とパルス電圧発生器とを接続、Ｖｒｓｔ１，Ｖｒｓｔ２ともに０Ｖにする。即ち、ＥＶＮ，ＯＤＤノードに０Ｖを与える。
【０４１０】
（期間Ｄ）パルス電圧値がＶｒｓｔであるパルスをＶｒｓｔ２から出力させる。これによりＮ１のゲート−ソース間にパルス電圧値がＶｒｓｔであるパルスが印加される。
【０４１１】
（期間Ｆ）パルス電圧値がＶｒｓｔであるパルスをＶｒｓｔ１から出力させる。これによりＮ２のゲート−ソース間にパルス電圧値がＶｒｓｔであるパルスが印加される。
【０４１２】
（期間Ｊ）ＳＥ１はロウレベルで、トランジスタＮ３はオフ、ＳＥ２はハイレベルで、トランジスタＰ３はオフ、スイッチＳＷ３、ＳＷ４はオンとする。一方、Ａ／Ｂはロウレベルにして、Ｄ０とＶＥＶＮ、Ｄ１とＶＯＤＤとを接続する。ＶＯＤＤはその電圧を（ＶＤＤ１）／２、ＶＥＶＮはその電圧を｛（ＶＤＤ１）／２＋ΔＶ｝として、センスアンプにΔＶの電位差を与える。その後、スイッチＳＷ３、ＳＷ４をオフにすることで、この電圧を容量Ｃ１、Ｃ２に夫々サンプリングする。
【０４１３】
（期間Ｌ）スイッチＳＷ３、ＳＷ４はオフ、ＳＥ１はハイにして、トランジスタＮ１、Ｎ２のソース電位を０Ｖまで引き下げる。
【０４１４】
（期間Ｍ）ＳＥ１はハイ、ＳＥ２をロウにして、トランジスタＰ３をオンにして、トランジスタＰ１、Ｐ２のソース電位をＶＤＤ１まで引き上げる。
【０４１５】
（期間Ｎ）必要とされる時間ラッチした後、ＳＥ１をロウレベルにして、トランジスタＮ３をオフし、その後ＳＥ２をハイレベルとしてトランジスタＰ３をオフにして、期間Ａに移る。
【０４１６】
（期間Ｂ）ＳＥ１をハイレベルにしてトランジスタＮ３をオンさせ、トランジスタＮ１，Ｎ２のソースに０Ｖを与える。また、Ａ／ＢはハイレベルにしてＤ０，Ｄ１とパルス電圧発生器とを接続、Ｖｒｓｔ１，Ｖｒｓｔ２ともに０Ｖにする。
【０４１７】
そして、再び期間Ｃに戻り動作を繰り返す。
【０４１８】
ノードＯＤＤ、ノードＥＶＮの電圧をモニタすることで、センスアンプ回路感度、即ちΔＶの絶対値が何Ｖ以上で出力が安定するかを調べることができる。
【０４１９】
安定して出力させるために最低限必要なΔＶの正側の値、及びΔＶの負側の値をパルス電圧値がＶｒｓｔをパラメータとして測定した。
【０４２０】
実験結果を図２０に示す。図２０によると図４と同様に、ボディ電位リセットパルス電圧が低い場合は不定領域が大きいが、ボディ電位リセットパルス電圧を上げるに従って不定領域は小さくなる傾向がある。特にボディ電位リセットパルス電圧をＴＦＴ・Ｎ１，Ｎ２のしきい値電圧より高くした場合に効果が顕著である。
【０４２１】
従来から知られる通常の駆動方法を適用した場合の不定領域はすでに図５７（ＶＤＤ＝ＶＤＤ１のデータ）で示したとおり、Ｖ２＜ΔＶ＜Ｖ１であって、不定領域の幅（Ｖ１−Ｖ２）はボディ電位リセットパルス電圧が０の場合と同程度に広い。
【０４２２】
一方、図２０のグラフにおいて、例えばリセットパルスがＶ１０の場合の不定領域の幅は、従来の駆動方法の場合（Ｖ１−Ｖ２）に対して１／３程度となり、大幅な減少が確認された。これにより、本実施形態も前述の実施形態と同様の効果を奏することがわかる。
【０４２３】
即ち、ＭＯＳ型トランジスタ（４９０１ａ，４９０１ｂ）のゲート−ソース間にＭＯＳ型トランジスタのしきい値電圧以上のステップ波形電圧（５００３ａ，５００３ｂ）（リセットパルス又はボディ電位リセットパルスとよぶ）を、予め決められた回数与えて駆動することで、ラッチ回路の不定領域が減少する。
【０４２４】
また、この駆動方法の場合、第１実施の形態と同様に、ゲートにパルスを与えてＭＯＳ型トランジスタをオンさせても、ドレイン−ソース間に電流が流れない。このため、ボディ電位リセット動作に伴う電力が小さいといった効果もある。
【０４２５】
また、この駆動方法の場合、第１実施の形態と同様に、ゲートにボディ電位リセットパルスを与える期間、ソース電位が０Ｖであることに加えてドレイン電圧も０Ｖとされる。従って、ソース及びドレイン両方から蓄積した正孔を消滅させるのに必要な電子が供給されやすく、効果的にボディの電位を引き下げることができる。
【０４２６】
よって、本実施形態も、第１実施の形態と同様の理由で本発明の効果が得られる。本実施の形態の効果及びその理由は次のとおりである。
【０４２７】
ＰチャネルのＭＯＳ型トランジスタで構成されたラッチ回路で増幅・ラッチ動作をさせる前にＮチャネルのＭＯＳ型トランジスタで構成されたラッチ回路で増幅・ラッチ動作をさせると、ΔＶはこの例では｛（ＶＤＤ１）／２−β｝程度に増幅される。従って、これに引き続いてＰチャネルのＭＯＳ型トランジスタで構成されたラッチ回路で増幅・ラッチ動作させるときは、すでに十分な電圧差がノードＥＶＮ、ＯＤＤ間に与えられている。このためＰチャネルのＭＯＳ型トランジスタＰ１、Ｐ２にボディ電位リセットパルスを与えなくても誤動作は発生しない。
【０４２８】
本実施の形態では、ＮチャネルのＭＯＳ型トランジスタで構成されたラッチ回路部分を先に活性化させる駆動方法を示したが、ＰチャネルのＭＯＳ型トランジスタで構成されたラッチ回路部分を先に活性化させてもよい。この場合はＰチャネルのＭＯＳ型トランジスタＰ１、Ｐ２にＰチャネルのＭＯＳ型トランジスタのゲートソース間電圧｜ＶＧＳ｜がこれらＭＯＳ型トランジスタのしきい値電圧以上になるようにＶＧＳ電圧を印加するようなボディリセット駆動を適用すればよい。
【０４２９】
なお、この駆動法を適用せず、ＰチャネルのＭＯＳ型トランジスタで構成されたラッチ回路部分を先に活性化させた場合はやはり広い不定領域が測定された。
【０４３０】
本実施の形態では、回路を構成するＭＯＳ型トランジスタとしてポリシリコンＴＦＴを例として説明したが、アモルファスシリコンＴＦＴ及びポリシリコンとアモルファスとの中間状態の微結晶シリコンをチャネルとするＭＯＳ型トランジスタ及び結晶シリコンをチャネルとするＳＯＩ構造のＭＯＳ型トランジスタにおいても、同様な効果が得られる。
【０４３１】
（第６実施の形態）
図２１は本発明の第６の実施の形態のラッチ回路の駆動方法のフローチャートである。ラッチ回路は、第５実施の形態で説明した図１７（ａ）と同じ回路とし、駆動方法を変更している。
【０４３２】
本発明の駆動方法はラッチ動作（５００１）をさせるより前に、ＴＦＴ・Ｎ１，Ｎ２にボディ電位リセットパルスをほぼ同時に与える（５００２）ことを特徴とする。
【０４３３】
始めに、図２１（ａ）（期間５００２）に示すように、トランジスタＮ１（４９０１ａ）、トランジスタＮ２（４９０１ｂ）のソースに０Ｖ、トランジスタＰ１、トランジスタＰ２のソースをフローティング又はトランジスタＰ１，Ｐ２がオンしない程度に低い電圧にした状態で、ノードＥＶＮ、ノードＯＤＤに、トランジスタＮ１、Ｎ２のしきい値電圧よりも高い電圧のパルス（５００３ａ、５００３ｂ）を与える。
【０４３４】
次に、図２１（ｂ）（期間５４０１）に示すように、ノードＯＤＤを（ＶＤＤ１）／２、ノードＥＶＮを（ＶＤＤ１）／２＋ΔＶとすることでノードＥＶＮ，ＯＤＤに電位差ΔＶを与え、夫々のノードの電圧を容量Ｃ１、Ｃ２にサンプリングする。このとき、トランジスタＮ１，Ｎ２のソースノードはフローティングにするか、トランジスタＮ１，Ｎ２がオンしない程度に高い電圧を与えておく。同様にトランジスタＰ１，Ｐ２のソースノードはフローティングにするか、トランジスタＰ１，Ｐ２がオンしない程度に低い電圧を与えておく。
【０４３５】
次に、図２１（ｃ）に示すように、トランジスタＮ１、Ｎ２の共通のソースを０Ｖまで引き下げることで、図２１（ｂ）で与えた電位差がＴＦＴ・Ｎ１，Ｎ２のコンダクタンスの差によって増幅され、図２１（ｂ）で与えた電位が低いほうのノードが０Ｖまで引き下げられ、一方高いほうのノードの電位はほとんど下がらない状態、たとえば｛（ＶＤＤ１）／２−β｝でＮ型ＴＦＴによる増幅を完了し、ラッチ状態となる。βは図５２で説明したものである。
【０４３６】
次に、図２１（ｄ）に示すように、トランジスタＰ１、Ｐ２の共通のソースをＶＤＤ１まで引き上げることで、図２１（ｃ）でラッチされていた電位差がＴＦＴ・Ｐ１，Ｐ２のコンダクタンスの差によって更に増幅され、図２１（ｃ）でラッチされていた電位が高いほうのノードがＶＤＤまで引き上げられ、一方低いほうのノードの電位は０Ｖのままで、Ｎ型及びＰ型ＴＦＴによる増幅・ラッチ動作が完了する。
【０４３７】
これらの図２１（ｃ）と図２１（ｄ）期間５００１はラッチ回路により信号がラッチされているので有効な信号が出力されている期間（有効期間）（５００１）となる。この信号は図示しない回路で利用されることとなる。
【０４３８】
そして、これに引き続き増幅・ラッチ動作をさせる場合は、再び図２１（ａ）に戻り、同様の動作をさせる。
【０４３９】
増幅・ラッチ動作をさせる前にＴＦＴ・Ｎ１、Ｎ２のゲート電極に、それらのＶＧＳがしきい値電圧を超えるパルス（これをボディ電位リセットパルスとよぶ）を同時に与えることで、動作履歴により生じていたＴＦＴ・Ｎ１，Ｎ２の特性のずれをそろえることができる。そして、その結果、ラッチ回路に与えるΔＶが小さい場合でも誤動作せずにΔＶを増幅することが可能となり、正常なラッチ動作が可能となる。
【０４４０】
本実施の形態における発明の効果について実験結果に基づき説明する。
【０４４１】
図２２はラッチ型センスアンプを評価するための実験回路である。ガラス基板上にポリシリコンＴＦＴで構成したラッチ回路は、第５実施の形態で用いた図１８の回路と同様である。図１８と異なる点は、ＳＷ２＿Ａ端子並びにＳＷ１＿Ａ端子同士が接続され、更に可変電圧源Ｖｒｓｔ（４９０４）が接続されている点である。
【０４４２】
次に、図２３を参照してこのラッチ型センスアンプ回路の駆動方法について説明する。
【０４４３】
（期間Ｃ）スイッチＳＷ３、ＳＷ４はオン、Ａ／Ｂはハイレベルにして、Ｄ０，Ｄ１と電圧源Ｖｒｓｔとを接続する。このとき、ノードＯＤＤ，ノードＥＶＮには電圧Ｖｒｓｔが与えられる。一方、ＳＥ１はロウレベルでトランジスタＮ３をオフ、ＳＥ２はハイレベルでトランジスタＰ３をオフとし、ＳＡＮは０Ｖ、ＳＡＰはＶＤＤ１とする。ノードＥＶＮとノードＯＤＤにＶｒｓｔが印加されるが、トランジスタＮ３がオフなので、トランジスタＮ１、Ｎ２のソースにはＶｒｓｔよりトランジスタＮ１、Ｎ２のしきい値電圧分だけ低い電位があらわれている。但し０Ｖより低くなることはない。即ち、トランジスタＮ１，Ｎ２のＶＧＳはほぼしきい値電圧Ｖｔか、又はそれ以下の値となっている。
【０４４４】
（期間Ｄ）ＳＥ１がハイレベルとなり、トランジスタＮ３がオンし、トランジスタＮ１，Ｎ２のソースは０Ｖまで引き下げられる。そして、トランジスタＮ１，Ｎ２のＶＧＳにはＶｒｓｔの電圧が印加される（５００２）。
【０４４５】
（期間Ｅ）ＳＥ１はロウレベルでトランジスタＮ３をオフ、ＳＥ２はハイレベルでトランジスタＰ３をオフとする。また、ＳＷ３、ＳＷ４はオン、Ａ／ＢはロウレベルでＤ０とＶＥＶＮ，Ｄ１とＶＯＤＤとを接続する。ＶＯＤＤは（ＶＤＤ１）／２、ＶＥＶＮは｛（ＶＤＤ１）／２＋ΔＶ｝として、センスアンプにΔＶの電位差を与える。その後、ＳＷ３、ＳＷ４をオフにすることで、与えられた電圧をＣ２，Ｃ１に夫々サンプリングする（５４０１）。
【０４４６】
（期間Ｆ）スイッチＳＷ３、ＳＷ４はオフ、ＳＥ１はハイレベルにして、トランジスタＮ１、Ｎ２のソース電位を０Ｖまで引き下げる。
【０４４７】
（期間Ｇ）ＳＥ１はハイレベル、ＳＥ２をロウレベルにして、トランジスタＰ３をオンにしてトランジスタＰ１、Ｐ２のソース電位をＶＤＤ１まで引き上げる。
【０４４８】
これらの期間Ｆと期間Ｇはラッチ回路により信号がラッチされているので有効な信号が出力されている期間（有効期間）（５００１）となる。この信号は図示しない回路で利用されることとなる。
【０４４９】
そして、再び期間Ｃに戻り動作を繰り返す。
【０４５０】
ノードＯＤＤ、ノードＥＶＮの電圧をモニタすることで、センスアンプ回路感度、即ちΔＶの絶対値が何Ｖ以上で出力が安定するかを調べることができる。
【０４５１】
安定して出力させるために最低限必要なΔＶの正側の値、及びΔＶの負側の値をパルス電圧値Ｖｒｓｔをパラメータとして測定した。
【０４５２】
これまでの実施の形態と同様に、リセット電圧Ｖｒｓｔが低い場合は不定領域が大きいが、リセット電圧を上げるに従って不定領域は小さくなる傾向がある。特にリセット電圧をＴＦＴ・Ｎ１，Ｎ２の平衡状態におけるしきい値電圧より高くした場合に効果が顕著である。
【０４５３】
本ラッチ回路に従来から知られる通常の駆動方法を適用した場合の不定領域はすでに図５７（ＶＤＤ＝ＶＤＤ１のデータ）で示したとおり、Ｖ２＜ΔＶ＜Ｖ１であって、その幅（Ｖ１−Ｖ２）はボディ電位リセットパルス電圧が０の場合と同程度に広い。
【０４５４】
一方、例えば、リセットパルスがこれまでの実施の形態同様Ｖ１０の場合の不定領域の幅は、従来の駆動方法の場合（Ｖ１−Ｖ２）に対して１／５以下となり、大幅な減少が確認された。
【０４５５】
また、この駆動方法の場合、トランジスタＮ１とＮ２が同時にリセットされるため、リセットに要する時間を短縮することが可能となり、ひいてはこの回路を用いた回路・システム全体の高速化が図られる。
【０４５６】
（第７実施の形態）
第５実施の形態ではボディ電位リセットパルスが与えられるＭＯＳ型トランジスタのＶＤＳが０であり、ドレイン電流が流れない例を示したが、本第７実施の形態では、ドレイン電流が流れる場合における例である。
【０４５７】
図２４は本実施形態の駆動方法を示すフローチャートである。図１７と異なる点は、ボディ電位リセットパルスを与えている期間にノードＫに（ＶＤＤ１−Ｖｔ）Ｖを与え、ボディ電位リセットパルスが入力されているＭＯＳ型トランジスタにドレイン電流を流すようにした点である。即ち、図１７（ａ），（ｂ）ではノードＫに０Ｖを与えているが、本実施の形態の図２４（ａ）、（ｂ）ではノードＫに（ＶＤＤ１−Ｖｔ）Ｖを与えている点のみが異なる。それ以外の駆動方法は、図１７と同様である。
【０４５８】
次に、本実施の形態における効果について実験結果に基づき説明する。
【０４５９】
ラッチ型センスアンプを評価するための実験回路は第５実施の形態で示した図１８を用いた。
【０４６０】
ボディ電位のリセット期間内のノードＫの電位以外は、図１９のタイミングチャートに基づいて駆動した。
【０４６１】
今までの実施の形態と同様、安定して出力させるために最低限必要なΔＶの正側の値、及びΔＶの負側の値をパルス電圧値がＶｒｓｔをパラメータとして測定した。
【０４６２】
その結果、これまでの実施の形態と同様、ボディ電位リセットパルス電圧が低い場合は不定領域が大きいが、ボディ電位リセットパルス電圧を上げてパルス電圧をＴＦＴ・Ｎ１，Ｎ２の平衡状態におけるしきい値電圧より高くした場合に効果が顕著であった。
【０４６３】
本ラッチ回路に従来から知られる通常の駆動方法を適用した場合の不定領域の幅は（Ｖ１−Ｖ２）でボディ電位リセットパルス電圧が０の場合と同程度に広い。
【０４６４】
一方、例えばリセットパルスが今までの実施の形態と同様にＶ１０の場合の不定領域の幅は、従来の駆動方法の場合（Ｖ１−Ｖ２）に対して１／５以下となり、大幅な減少が確認された。
【０４６５】
（第８実施の形態）
ここでは第８実施の形態の駆動方法を具体的に実現するための回路例について説明する。
【０４６６】
図２５に本実施形態のラッチ型センスアンプ回路の回路図を示す。図１３の回路に、３個のＰ型のポリシリコンＴＦＴ・Ｐ１、Ｐ２、Ｐ３が付加され、トランジスタＰ３に電位を与えるＳＥ２並びにＳＡＰ（例えば、ＶＤＤ１の電位を与える）の信号が追加されている。この付加されたＰ型ポリシリコンＴＦＴは、ＮチャネルのポリシリコンＴＦＴで構成されたラッチ回路とコンプリメンタリなラッチ回路を構成してノードＡ、Ｂに接続している。即ち、トランジスタＰ１とＰ２のソースが共通に接続され、トランジスタＰ１のゲートはトランジスタＰ２のドレインに接続され、ノードＢに接続される。また、トランジスタＰ２のゲートはトランジスタＰ１のドレインに接続され、ノードＡに接続される。
【０４６７】
次に、図２６を参照して、このラッチ型センスアンプ回路の駆動方法について説明する。図１４のタイミングチャートと異なる点は、トランジスタＰ３を制御するＳＥ２の信号がタイミングチャート内に付加されている点である。
【０４６８】
（１）期間（ア）ではＳＥ１はハイレベルである。ＳＥ２は（Ｆ）のタイミングでロウレベルからハイレベルに立ち上がる。このとき、ラッチ回路はロウレベルの信号をロウインピーダンスでラッチしている状態で、ハイレベルの信号はハイインピーダンスで保持されている。一方、ＡＩＮ，ＢＩＮはハイレベル、ＰＡＳは（Ｄ）のタイミングでロウレベルとなる。従って、ビット線対ＯＤＤ，ＥＶＮはラッチ回路から切り離された状態である。
【０４６９】
（２）タイミング（Ａ）でＡＣＴを立ち上げることで、ＣＩＮＶ１、ＣＩＮＶ２がその入力ＡＩＮ，ＢＩＮに応じた出力をするようになり、ここではその入力に応じてロウレベルが出力される。従って、期間（イ）ではノードＫ，Ａ，Ｂいずれも０Ｖとなる。
【０４７０】
（３）期間（ウ）において、ＢＩＮに立下りパルスを与えることで、ノードＢには立ち上がりパルスが印加される。このときパルスの低いほうの電圧はＶＳＳで高いほうの電圧はＶＲＳＴであり、このＶＲＳＴはポリシリコンＴＦＴＮ１、Ｎ２のしきい値電圧より高い電圧に設定されている。この期間（ウ）においてポリシリコンＴＦＴＮ１には、そのＶＧＳがしきい値電圧以上となるパルスが印加されてボディ電位がリセットされる。
【０４７１】
（４）期間（エ）において、ＡＩＮに立下りパルスを与えることで、ノードＡには立ち上がりパルスが印加される。このときパルスの低いほうの電圧はＶＳＳで高いほうの電圧はＶＲＳＴであり、このＶＲＳＴはポリシリコンＴＦＴＮ１、Ｎ２のしきい値電圧より高い電圧に設定されている。この期間（エ）においてポリシリコンＴＦＴＮ２には、そのＶＧＳがしきい値電圧以上となるパルスが印加されてボディ電位がリセットされる。
【０４７２】
（５）期間（オ）ではＳＥ１はロウレベル、ＳＥ２はハイレベル、ＡＣＴはロウレベル、ＰＡＳはロウレベルであり、ノードＡ，Ｂ，Ｋ、Ｌはいずれもフローティングとなる。
【０４７３】
（６）タイミング（Ｂ）でＰＡＳを立ち上げることでノードＯＤＤとノードＡ及びノードＥＶＮとノードＢとの間が導通し、センスアンプのＡ，Ｂのノードにはビット線対を通して、増幅すべき電圧差ΔＶが与えられる。
【０４７４】
（７）その後、（Ｃ）のタイミングでＳＥ１にハイレベルを与えることでＮ３がオンし、ノードＫがＶＳＳに引き下げられるのに応じてΔＶが増幅される。更に、（Ｅ）のタイミングでＳＥ２にロウレベルを与えることでＰ３がオンし、ノードＬがＶＤＤ１に引き下げられるのに応じて、ΔＶが更に、増幅される。また、このときＭ０３，Ｍ０４はともにオンであるため、センスアンプで増幅された電圧はビット線対に同時に書き込まれる。
【０４７５】
（８）その後、（Ｄ）のタイミングでＰＡＳをたち下げＭ０３，Ｍ０４をオフとし、（１）にもどる。
【０４７６】
タイミング（Ｃ）から（Ｄ）の期間（５００１）は、ラッチ回路が増幅・ラッチした電圧を出力している期間で、この信号はビット線（５３０１ａ、５３０１ｂ）に伝達される。
【０４７７】
タイミング（Ｄ）から（Ｂ）の期間（５００２）は、ラッチ回路がビット線から切り離され、ラッチ回路の出力が必要とされない期間である。
【０４７８】
タイミング（Ｂ）から（Ｃ）の期間（５００４）は、ラッチ回路に増幅すべき電圧差ΔＶが印加される期間である。
【０４７９】
本実施の形態８では、実施の形態３と同様に、ボディ電位リセットパルスが印加されるノードを最小限にしたことでリセット時の電力が低減される。
【０４８０】
更に、実施の形態５と同様に、Ｐ型ポリシリコンＴＦＴの活性化においては、すでに十分な電圧差がノードＥＶＮ、ＯＤＤ間に与えられているため、Ｐ１、Ｐ２をリセットせずとも誤動作は発生しない。
【０４８１】
（実施の形態９）
図２７に本発明のボディ電位をリセットするセンスアンプ回路の一例を示す。
【０４８２】
本回路はこれまでに得られた知見に基づき、ＮチャネルのポリシリコンＴＦＴで構成されたラッチ型センスアンプ回路にリセット駆動を適用し、ノード間の電位差を比較的小さな振幅値まで増幅する第１の回路、「小振幅プリアンプ部」（４９０２）を有する。更に、小振幅プリアンプ部（以下、プリアンプ部と略す）によって得られた電位差を本来必要とされる振幅値まで増幅する第２の回路「フルスイングアンプ部」（４９０３）を有する。プリアンプ部ではビット線対ＯＤＤ，ＥＶＮに読み出された電位差ΔＶを例えば０Ｖと｛（ＶＤＤ１）／２−β｝に増幅する。βは図５２内で説明したものと同一である。その後、ビット線対に保持された０Ｖ、｛（ＶＤＤ１）／２−β｝をフルスイングアンプにより例えば０ＶとＶＤＤ１に増幅する。プリアンプ部のポリシリコンＴＦＴトランジスタ（Ｎ１，Ｎ２）にフルスイング時の電圧ＶＤＤ１がかからないようにするため、フルスイングアンプを動作させる前にスイッチＭ０３，Ｍ０４をオフにしてプリアンプ部をビット線から切り離す。フルスイングアンプが増幅動作をしている期間に、切り離されたプリアンプのトランジスタＮ１，Ｎ２にボディ電位リセットパルスが与えられる。
【０４８３】
次に、図２８のタイミングチャートを参照してこのラッチ型センスアンプ回路の駆動方法について説明する。
【０４８４】
（１）期間（ア）ではＰＡＳがハイレベルであり、小信号プリアンプ部はスイッチＭ０３，Ｍ０４を通してビット線、ＯＤＤ，ＥＶＮと低インピーダンス（スイッチオンの状態）で接続されている。このとき、ＳＥ１，ＳＥ３はロウレベル、ＳＥ２はハイレベルに設定されており、小信号プリアンプとフルスイングとは両者とも非活性である。なお、タイミングＡでＰＡＳが立ち上がる前に、ビット線対ＥＶＮとＯＤＤは図示しないビット線プリチャージ回路により（ＶＤＤ１）／２が与えられている。
【０４８５】
（２）タイミングＢでＳＥ３を立ち上げると、ノードＫがＶＳＳに引き下げられるのに応じてＳＥ３を立ち上げるより前にビット線に与えられたΔＶが増幅される。これによりＯＤＤ，ＥＶＮのうち、与えられた電位の低かった側のノードはＶＳＳ（＝０Ｖ）まで引き下げられ、もう一方のノードは（ＶＤＤ１）／２より僅かに低い電位（｛（ＶＤＤ１）／２−β｝）でラッチされる。
【０４８６】
（３）タイミングＣでＰＡＳがたち下がると、スイッチＭ０３、スイッチＭ０４がオフとなり、プリアンプ回路はビット線から切り離される。そして、ビット線対にはプリアンプで増幅された、（０Ｖ、｛（ＶＤＤ１）／２−β｝）の電圧がビット線容量により保持される。
【０４８７】
これ以降、プリアンプはポリシリコンＴＦＴのボディ電位リセット動作を、メインアンプはプリアンプで増幅された、（０Ｖ、｛（ＶＤＤ１）／２−β｝）を（０Ｖ、ＶＤＤ１）に増幅する動作を平行して行う。
【０４８８】
タイミングＤではＳＥ１が立ち上がり，ＳＥ２がたち下がり、フルスイングアンプが活性化される。この動作により、プリアンプで増幅されて保持されていた、（０Ｖ、｛（ＶＤＤ１）／２−β｝）が（０Ｖ、ＶＤＤ１）に増幅される。この電圧はメモリの外部に読み出されるか、もしくはメモリセルをリフレッシュするために用いられる。
【０４８９】
一方、プリアンプ側では、ＰＡＳが立ち下がった後、タイミングＥでＡＣＴを立ち上げることで、ＣＩＮＶ１、ＣＩＮＶ２がその入力ＡＩＮ，ＢＩＮに応じた出力をするようになる。ここではその入力に応じてロウレベルが出力される。従って、期間（イ）ではノードＫ，Ａ，Ｂいずれも０Ｖとなる。
【０４９０】
期間（ウ）において、ＢＩＮに立下りパルスを与えることで、ノードＢには立ち上がりパルスが印加される。このときパルスの低いほうの電圧はＶＳＳで高いほうの電圧はＶＲＳＴであり、このＶＲＳＴはポリシリコンＴＦＴＮ１、Ｎ２のしきい値電圧より高い電圧に設定されている。この期間（ウ）においてポリシリコンＴＦＴＮ１には、そのＶＧＳがしきい値電圧以上となるパルスが印加されてボディ電位がリセットされる。
【０４９１】
期間（エ）において、ＡＩＮに立下りパルスを与えることで、ノードＡには立ち上がりパルスが印加される。このときパルスの低いほうの電圧はＶＳＳで高いほうの電圧はＶＲＳＴであり、このＶＲＳＴはポリシリコンＴＦＴＮ１、Ｎ２のしきい値電圧より高い電圧に設定されている。この期間（エ）においてポリシリコンＴＦＴＮ２には、そのＶＧＳがしきい値電圧以上となるパルスが印加されてボディ電位がリセットされる。
【０４９２】
期間（オ）ではＳＥ３はロウレベル、ＡＣＴはロウレベル、ＰＡＳはロウレベルであり、ノードＡ，Ｂ，Ｋはいずれもフローティングとなる。
【０４９３】
そして、（１）に戻り、動作を繰り返す。
【０４９４】
このような動作を繰り返しているため、プリアンプのポリシリコンＴＦＴ・Ｎ１，Ｎ２は、センス動作をするより前にボディ電位リセットパルスが与えられていることになる。
【０４９５】
このように、「小振幅プリアンプ部」と「フルスイングアンプ部」とで構成し、フルスイングアンプで増幅された高い電圧、即ち最終的に必要とされる出力電圧が「小振幅プリアンプ部」に印加されないよう駆動しているので、「小振幅プリアンプ部」を構成するポリシリコンＴＦＴに印加される電圧が低く抑えられ、その結果、履歴効果を低減させることができる。
【０４９６】
これは、例えば、図５７のデータから効果を確かめることができる。ここではリセット駆動は適用していないが、電源電圧が下がると出力が不定となるΔＶの領域が低減している。
【０４９７】
そして、本発明のリセット駆動を適用した場合においては、図４に示した実験結果と図２０に示した実験結果を比較すると、どちらもリセット駆動を適用しているものの、ポリシリコンＴＦＴに印加される電圧が低い図４のほうが不定領域幅は小さくなっている。これは、Ｖ１，Ｖ２，Ｖ８，Ｖ９の大小関係は図５７で示しているものと同一であるからである。
【０４９８】
フルスイングアンプが増幅動作をしている期間に、切り離されたプリアンプのＮ１，Ｎ２にボディ電位リセットパルスが与えられる。即ち、フルスイングアンプの増幅・ラッチ動作とプリアンプのリセット動作をパラレルに実行しているのでボディ電位リセット動作に伴うサイクル時間増大を抑制できる。
【０４９９】
図２９に本実施の形態で作成したセンスアンプの測定結果を示す。本発明のセンスアンプ回路にΔＶを入力し、その後センスアンプを活性化させてセンス動作させることを繰り返した。図２９は、図５３と同様に、横軸を入力した電位差ΔＶ、縦軸をＥＶＮノードがハイレベルに増幅される確率を示した。
【０５００】
その結果、従来のセンスアンプで得られていた不定領域に対して１／４０以下にまで抑制できた。
【０５０１】
また、図３０に本実施の形態で作成したセンスアンプの測定結果を示す。この図では、同様に作製した３つのサンプルを用いて測定した結果を示す。サンプル１が四角、サンプル２が丸、サンプル３が三角の記号で示されている。全てのサンプルでボディ電位リセットパルスの電圧がポリシリコンＴＦＴのしきい値電圧を超えるあたりから不定領域の減少がみられた。この結果は実施の形態１で説明した本発明の特徴が再度示されている。即ち、ボディが単結晶ではなく、多結晶であるがために、単にボディ電位を引き上げて、ボディとソースを順方向バイアスにするだけでは効果がほとんど得られず、効果を得るにはボディ電位リセットパルスを与えた際に、ＶＧＳがこのポリシリコンＴＦＴのしきい値電圧以上であることが必要である。
【０５０２】
従来から知られる通常の駆動方法を適用した場合の不定領域はすでに図５７（ＶＤＤ＝ＶＤＤ１のデータ）で示したとおり、Ｖ２＜ΔＶ＜Ｖ１であった。
【０５０３】
一方、図３０のグラフにおいて、例えば、ボディ電位リセットパルスの電圧がＶ１０の場合、不定領域の幅は、従来の駆動方法の場合（Ｖ１−Ｖ２）に対して１／４０以下となり、大幅な減少が確認された。
【０５０４】
サンプルによって、安定出力を得るために最低限必要なΔＶの値にオフセットが見られたが、全てのサンプルで、不定領域が３８分の１以下になっており、本発明の効果が確認された。このサンプル毎のオフセットを見込んだ設計を行った場合においても、最低限必要な｜ΔＶ｜が従来の８分の１となり、非常によい効果が得られる。この結果、本発明では、従来より設計が容易となると共に、使用時のマージンも広がり安定動作が得られた。
【０５０５】
なお、本第９実施の形態では、リセットパルスを与えた場合について注目して説明してきたが、リセットパルスを与えない場合であっても、本実施の形態のように、「小振幅プリアンプ部」と「フルスイングアンプ部」とで構成し、フルスイングアンプで増幅された高い電圧、即ち最終的に必要とされる出力電圧が「小振幅プリアンプ部」に印加されないよう駆動することで、不定領域が小さくなる効果が得られる。
【０５０６】
これは増幅・ラッチ期間、及びラッチ期間からサンプリング期間に遷移する過程で発生するボディ電位の不均衡が、ＭＯＳ型トランジスタに印加される不均衡な電圧を小さくすることで低減されるからである。
【０５０７】
この効果は、図３０でリセットパルス電圧が０Ｖの場合と、図５７で示した従来のセンスアンプを電源電圧ＶＤＤ１で駆動した場合とを比較することで確認できる。即ち、従来から知られる通常の駆動方法を適用した場合の不定領域はすでに図５７（ＶＤＤ＝ＶＤＤ１のデータ）で示したとおり、Ｖ２＜ΔＶ＜Ｖ１であって、その幅は（Ｖ１−Ｖ２）である。
【０５０８】
一方、本第９実施の形態の回路を用いてリセットパルス電圧が０Ｖ（リセットパルスなし）の場合、不定領域（サンプル１の場合）はＶ１６＜ΔＶ＜Ｖ１５であって、その幅は（Ｖ１５−Ｖ１６）であり、これは従来の駆動方法で得られた幅（Ｖ１−Ｖ２）の１／３以下である。
【０５０９】
従って、「小振幅プリアンプ部」と「フルスイングアンプ部」とで構成し、フルスイングアンプで増幅された高い電圧、即ち最終的に必要とされる出力電圧が「小振幅プリアンプ部」に印加されないよう駆動することで、リセットパルスを与えなくても、不定領域が小さくなる効果が得られる。
【０５１０】
更に、しきい値電圧以上のリセットパルスを与えることにより、不定領域を極めて小さくできることは前述の通りである。
【０５１１】
なお、本第９実施の形態のラッチ型センスアンプを示す図２７の主要な構成要素を簡略化して、図３１に示した。図３１は第１の回路、「小振幅プリアンプ部」（４９０２）とこれに接続されたクロックトインバータで構成されたステップ電圧波形印加部（４９０４）を示しており、この構成を有することで、履歴効果が抑制される。
【０５１２】
また、第１実施形態のラッチ回路を示す図２も同様に図３１に対応付けられる。つまり、図２の符号４９０４a、４９０４ｂは、図３１の履歴抑制部（４９０４）に相当し、図２のラッチ回路（４９００）は図３１の第一の回路（４９０２）に対応する。つまり、本発明の概念は図３１によって示すことができる。
【０５１３】
（第１０実施の形態）
この実施の形態では、第９実施の形態で説明したセンスアンプを用いたＤＲＡＭを作成する。ビット線回路の構成について図３２及び図３３を参照して説明する。図示の便宜上、２枚に分割した。図３２（ＤＲＡＭ回路図上部）及び図３３（ＤＲＡＭ回路図下部）に示した点Ｊ同士、点Ｋ同士を接続することにより、ひとつのビット線回路が構成される。
【０５１４】
ビット線には第９実施の形態で説明した第１の回路、即ち小振幅プリアンプ回路（４９０２）と、第２の回路、即ちフルスイングアンプ回路（４９０３）とがビット線対に接続される。ビット線ＯＤＤにはワードアドレスが奇数の場合に選択されるメモリセルが接続される。一例としてＮチャネルのＭＯＳ型トランジスタＭ１２と容量Ｃ２で構成されるメモリセル（５３０３）がＷＬ＿ＯＤＤで選択されるセルとして図中に示されている。同様に、ビット線ＥＶＮにはワードアドレスが偶数の場合に選択されるメモリセルが接続される。一例としてＮチャネルのＭＯＳ型トランジスタＭ１３と容量Ｃ１で構成されるメモリセルがワード線ＷＬ＿ＥＶＮで選択されるセルとして図中に示されている。それ以外の複数のメモリセルは省略されている。
【０５１５】
更に、ビット線対にはＮチャネルのＭＯＳ型トランジスタＭ１４からトランジスタＭ１６で構成されるプリチャージ回路（５３０２）が接続されている。ＰＣノードに与える信号でこれらのＭＯＳ型トランジスタのオン・オフを制御する。ＰＣＳには（ＶＤＤ１）／２が与えられていて、制御線ＰＣにハイレベルが与えられたときビット線対は（ＶＤＤ１）／２に設定される。
【０５１６】
データ読み出し用に、ビット線ＥＶＮにはＭＴＧ３Ａ，ＭＸＴＧ３Ａで構成されたトランスファゲートが接続され、これは制御線ＴＧ３ＡとＸＴＧ３Ａ（ＴＧ３Ａと相補関係の信号が与えられる）でオン・オフする。また、ビット線ＯＤＤにはＭＴＧ３Ｂ、ＭＸＴＧ３Ｂで構成されたトランスファゲートが接続され、これは制御線ＴＧ３ＢとＸＴＧ３Ｂでオン・オフする。これらはデータをＯＵＴ端子に読み出す際に活性化される。読み出すメモリセルのワードアドレスが偶数か、奇数かに応じていずれか一方のみのトランスファゲートがオンするよう制御される。
【０５１７】
データ書き込み用にビット線ＥＶＮにはスイッチＭＴＧ１Ａが接続され、これは制御線ＴＧ１Ａでオン・オフする。また、ビット線ＯＤＤにはスイッチＭＴＧ１Ｂが接続され、これは制御線ＴＧ１Ｂでオン・オフする。これらはデータを書き込む際に活性化される。書き込むメモリセルのワードアドレスが偶数か、奇数かに応じてどちらか一方のみのアナログスイッチがオンするよう制御される。
【０５１８】
ＭＤＲＧＴ、ＭＸＤＲＧＴで構成されるトランスファゲートは図示しないカラムデコーダでオン・オフが制御される。書き込み動作時で、かつカラムアドレスがそのビット線回路に相当する場合ＤＲＧＴがオンされ、データバスの信号をスイッチＭＴＧ１Ａ、ＭＴＧ１Ｂに転送し、どちらか一方のスイッチを経てビット線に書き込む。
【０５１９】
本実施の形態では電源電圧をＶＤＤ１とした。小振幅プリアンプ回路のＳＡＮノードならびにフルスイングアンプ回路のＳＡＮはＶＳＳ（＝０Ｖ）に接続した。ＳＡＰはＶＤＤ１に接続した。メモリセル内の容量のＭＯＳ型トランジスタに接続されない側の端子Ｖｐｌａｔｅは（ＶＤＤ１）／２に接続して、容量端子間の電圧ストレスを最小限にした。図３２には各ビット線の寄生容量としてＣｄを記載した。
【０５２０】
次に、図３４を参照して本実施形態の動作について説明する。
【０５２１】
（１）始めに、メモリセルからＯＵＴノードにデータを読み出す場合の動作について説明する。
【０５２２】
ＡのタイミングでＰＣを立ち上げることでプリチャージ回路（５３０２）によりビット線対（ＯＤＤ、ＥＶＮ）は（ＶＤＤ１）／２にプリチャージされる。ビット線対がプリチャージされたＢのタイミングでＰＡＳにハイレベルを与えＭ０３，Ｍ０４をオンにする。すると、ノードＡ、Ｂがこの（ＶＤＤ１）／２にプリチャージされる。
【０５２３】
その後、Ｃのタイミングでひとつのワード線に高電圧を与える。ここでは例としてＷＬ＿ＥＶＮに高電圧を与える。これによりビット線ＥＶＮには、メモリセルＣ１によって保持されていた電圧によりΔＶの電圧が読み出される。Ｃ１によって保持されていた電圧がＶＤＤの場合は、（ＶＤＤ１）／２＋｜ΔＶ｜の電圧、Ｃ１によって保持されていた電圧が０の場合は（ＶＤＤ１）／２―｜ΔＶ｜の電圧がビット線ＥＶＮに現れる。｜ΔＶ｜の値は「従来の技術」で記載した数式１で示される値である。以下ではＣ１によって保持されていた電圧がＶＤＤ１で、（ＶＤＤ１）／２＋｜ΔＶ｜の電圧が現れた場合について説明する。
【０５２４】
Ｄのタイミングで、ＳＥ３にハイレベルを与えることで小振幅プリアンプ回路が増幅・ラッチ動作を開始する。ＥＶＮの電圧が（ＶＤＤ１）／２＋｜ΔＶ｜、ＯＤＤの電圧が（ＶＤＤ１）／２なので、小振幅プリアンプ回路のセンス動作によりＯＤＤの電圧はＶＳＳ（＝０Ｖ）まで引き下げられる。一方、ＥＶＮの電圧はほとんど下がらず、たとえば｛（ＶＤＤ１）／２−β｝程度となる。βは図５２内で説明したものと同一である。
【０５２５】
小振幅プリアンプ回路によって、ＥＶＮとＯＤＤの電位差ΔＶが所望の電位差に増幅され、ビット線対（ＯＤＤ、ＥＶＮ）に書き込まれたらＥで示すようにＰＡＳをロウレベルとして小振幅プリアンプ回路をビット線対から切り離す。
【０５２６】
その後、小振幅プリアンプ回路にはＭ０１，Ｍ０２のボディ電位をリセットするためのボディ電位リセットパルスが与えられる。
【０５２７】
一方、小振幅プリアンプ回路で増幅されてビット線対に保持されている電圧（０Ｖ、｛（ＶＤＤ１）／２−β｝）はタイミングＦにおいて、フルスイングアンプ回路によって（０Ｖ、ＶＤＤ１）に増幅される。これらの動作は実施の形態９と同様である。
【０５２８】
電源電圧まで増幅された信号はＭＴＧ３Ａなどで構成されるトランスファゲートをオンすることでＯＵＴノードに読み出される。
【０５２９】
ここまでが一つの周期での動作であり、再び読み出すか、書き込む場合はビット線のプリチャージに動作を戻す。
【０５３０】
ここではＯＵＴにデータを読み出す動作を説明したが、メモリセルのリフレッシュ動作も同時に行われている。即ち、ＳＥ１、ＳＥ２によってフルスイングアンプ回路がＦのタイミングで活性化される際、ワード線（ここではＷＬ＿ＥＶＮ）はハイレベルが与えられているので、電源電圧まで増幅されたビット線の信号はそのままメモリセルに書き込まれ、メモリセルのデータはリフレッシュされる。
【０５３１】
（２）次に、データバスからメモリセル内の容量Ｃ１に０Ｖを書き込む際の動作について説明する。
【０５３２】
ＡのタイミングからＦのタイミング、及び小振幅プリアンプ回路にボディ電位リセットパルスが与える駆動は（１）と同様である。
【０５３３】
Ｆのタイミング以降について説明する。
【０５３４】
ＧのタイミングでＭＴＧ１Ａをオンにする。このときカラムデコーダによりＭＤＲＧＴ等で構成されるトランスファゲートはオンにされており、また、ＷＬ＿ＥＶＮによりＭ１３がオンにされているので、データバスからビット線ＥＶＮ，Ｍ１３のパスでデータバスに現れている０Ｖを容量Ｃ１に書き込むことができる。
【０５３５】
このとき、フルスイングアンプはラッチ状態であるが、データバス、ＭＤＲＧＴ等で構成されるトランスファゲート、ＭＴＧ１Ａのインピーダンスが十分低く、ラッチ状態を反転させることが可能で、そうしてデータを書き込む。
【０５３６】
ここまでが一つの周期での動作であり、再び読み出すか、書き込む場合はビット線のプリチャージに動作を戻す。
【０５３７】
ボディ電位リセット動作を行うことでラッチ型センスアンプ回路の感度が高くなり、ΔＶの絶対値が小さい場合であっても誤動作せず安定した読み出し動作が可能となった。そのため、一組のビット線対に接続可能なメモリセル数を増やすことが可能となり、単位面積あたりの記憶容量を向上させることが可能となる。
【０５３８】
なお、電源投入後はメモリセルへの書き込み動作が、メモリセルからの読み出し動作より先に行われる。この書き込み動作時に小振幅プリアンプのＭＯＳ型トランジスタＮ１，Ｎ２にボディ電位リセットパルスが与えられるので、電源投入後最初の読み出しであってもラッチ型センスアンプの誤動作を避けることができる。
【０５３９】
（第１１実施の形態）
この実施の形態では、本発明の表示装置として液晶表示装置（ＬＣＤ）を作成した。図３５に本実施形態の液晶表示装置の回路構成を示す。図３２及び図３３に示したビット線回路のワード線数を２４０本とし、これを横方向に３１６８個（１８ｘ１７６個）並べることで１８ｂｉｔｘ（１７６×２４０）ワードのメモリ容量をもつメモリセルアレイを作成した。
【０５４０】
また、メモリセルアレイ周辺に、又は内部にカラムデコーダ、ロウデコーダ、バスレジスタを作成し、メモリ（５５０１）を作成した。
【０５４１】
このメモリは例えば、本液晶表示装置のフレームメモリとして利用したり、ＬＣＤの動作モードを設定するためのレジスタとして利用したり、データと表示パターンとを関連付けるための表示ＲＡＭとして利用する。このメモリの上部に図３５に示すように１８ｂｉｔ×１７６データレジスタ（５５０３）を接続して、ロウデコーダでひとつのワード線を選択した場合に、そのワード線に接続されるすべてのメモリセルのデータが一括してこのデータレジスタに読み出されるように構成した。データレジスタには更に、マルチプレクサ（９ｔｏ１ＭＰＸ）（５５０４）、６ｂｉｔＤＡＣ（５５０５）、デマルチプレクサ（１ｔｏ９ＤＥＭＵＸ）（５５０６）を順に接続した。デマルチプレクサには表示部を構成するデータバスラインが接続される。
【０５４２】
表示部は、複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置されて構成されている。また、走査線に順次電圧を印加するゲートドライバ回路を表示部周辺に作成した。
【０５４３】
これら回路動作を制御するためのコントローラも作成した。これら回路等をポリシリコンＴＦＴでガラス基板上に作成した。
【０５４４】
図３６に本実施の形態の表示装置に含まれるデータレジスタ（５５０３）、９ｔｏ１ＭＰＸ（５５０４），６ｂｉｔＤＡＣ（５５０５），１ｔｏ９ＤＥＭＵＸ（５５０６）の構成をより詳細に示した。データレジスタに読み出され保持されているデータは表示部を構成する１行分の画素アレイに書き込まれるデータに相当する。ここに保持されたデータは、９ｔｏ１ＭＰＸで時系列に、選択され、６ｂｉｔＤＡＣによりアナログ信号に変換され、１ｔｏ９ＤＥＭＵＸで選択されたデータバスライン（５５０７）に書き込まれる。ここで、９ｔｏ１ＭＰＸと１ｔｏ９ＤＥＭＵＸは対になって動作し、共通の選択信号ＳＥＬ［９：１］信号で選択されるように構成した。
【０５４５】
上記メモリをフレームメモリとして利用した場合、フレームメモリをＬＣＤパネル内に有するため、静止画を表示させる場合は外部から映像データを供給する必要がないため、外部の映像データ供給のために駆動されていた回路部を停止させることが可能となり、電力を減らすことができる。
【０５４６】
一般には動画といわれている映像であっても、パネルの駆動周波数（例えば、６０Ｈｚ、これは一秒間に６０回画素に信号が書き込まれる駆動を意味する）と、映像データのフレームレート（例えば、３０ｆｐｓ、これは映像データが一秒間に３０回更新されることを意味する）とはかっこ内に示した例のように周波数が異なる場合が多い。これは例えば、映像データを生成するための要素の処理速度が遅い場合に起こることで、映像データのフレームレートが遅い場合（例えば、１０ｆｐｓ以下）は動画がコマ送りのように表示される。
【０５４７】
上の数値例（パネルの駆動周波数が６０Ｈｚで映像データのフレームレートが３０ｆｐｓ）の場合、パネルは実質的に２フレーム同一の画像を表示しており、これは一種の静止画と考える。つまり、フレームメモリをＬＣＤパネル内に有することにより、一般には動画であっても外部から供給すべき映像データの帯域を半分にすることができる。
【０５４８】
つまり、ＬＣＤパネルにフレームメモリが無い場合は、映像データのフレームレートにかかわらず６０Ｈｚに相当する信号を供給しなければならなかったが、本実施の形態の場合、映像データのフレームレートにあわせて信号を供給すればよく、たとえば３０Ｈｚでよく、パネルに供給するデータの帯域を低減できる。
【０５４９】
また、感度の高いセンスアンプとメモリセル面積の小さいＤＲＡＭを用いたため表示部周辺のいわゆる額縁部分に１フレーム分の容量のメモリを形成することができた。即ち、別のチップとして供給されるメモリチップを実装する構成に対して、省スペースでフレームメモリを得ることができた。また、ＬＣＤパネルと同時にフレームメモリも製造できるので、メモリチップの調達が不要であり、納期の管理が容易になった。また、モジュール組み立ての実装コストを削減できた。
【０５５０】
また、部材の在庫も削減され、在庫管理も不要となり低価格で製品を供給できるようになる。
【０５５１】
表示部の画素の配列と、メモリのメモリセルとの配列が同一であるため、メモリから表示部までのレイアウトが単純でレイアウト面積が少なくてすんだ。
【０５５２】
マルチプレクサでデータを選択して、ＤＡＣでアナログ信号に変換し、デマルチプレクサで書き込むべきデータ線を選択するように構成し、かつマルチプレクサとデマルチプレクサが対となって動作するように構成した。従来の構成では、マルチプレクサとデマルチプレクサが１対１に対応しないため、マルチプレクサからＤＡＣを介しデマルチプレクサまで至る信号線を横方向に引き回して配線する必要があった。本発明では、この引き回し配線の必要がなく、レイアウト面積が小さくてすんだ。更に、ＤＡＣの個数もその回路面積、動作速度、消費電力の観点から最適なものを選択できたので小面積低電力な回路及び表示装置が実現できた。
【０５５３】
表示品質を保つため、液晶表示装置では静止画であっても一定の周期ですべての画素にデータを書き込む。一般にこの周期は１６．６ｍｓである。本実施の形態で作成したＤＲＡＭのメモリセルは保持時間がこの周期より長くなるように設計している。従ってフレームデータを格納している全てのセルに一定の周期でアクセスがなされ、このときにメモリセルのデータがリフレッシュされるので、通常ＤＲＡＭに必要なリフレッシュ用の回路が不要となった。
【０５５４】
（第１２実施の形態）
この実施の形態は、図３７に示すような携帯情報端末（携帯電話）に関するものである。本実施形態においては、第１１実施の形態で作成した表示装置が携帯情報端末に組み込まれている。
【０５５５】
感度の高いセンスアンプとメモリセル面積の小さいＤＲＡＭを用いたため表示部周辺のいわゆる額縁部分に１フレーム分の容量のメモリを形成することができる。即ち、別のチップとして供給されるメモリチップを実装する構成に対して、省スペースでフレームメモリを得ることができる。そして、携帯情報端末を小型化することができる。
【０５５６】
（第１３実施の形態）
この実施の形態では、ポリシリコンＴＦＴアレイに関するものである。図３８及び図３９は、多結晶シリコンの表面層にチャネルを形成するポリシリコンＴＦＴ（プレーナ構造）のアレイの製造方法を工程順に示す断面図である。
【０５５７】
具体的には、先ず、図３８（ａ）に示すように、ガラス基板１０上に、酸化シリコン膜１１を形成した後、アモルファスシリコン１２を成長させる。次に、エキシマレーザを用いアニールし、アモルファスシリコンをポリシリコン化させる。
【０５５８】
更に、図３８（ｂ）に示すように、膜厚１０ｎｍの酸化シリコン膜１３を成長させ、パターニングした後、図３８（ｃ）に示すように、フォトレジスト１４を塗布してパターニングし、リン（Ｐ）イオンをドーピングすることにより、ｎチャネルのソースとドレイン領域を形成する。
【０５５９】
更に、図３８（ｄ）に示すように、ゲート絶縁膜となる膜厚４０ｎｍの酸化シリコン膜１５を成長させた後、ゲート電極を構成するための、マイクロクリスタルシリコン（μ−ｃ−Ｓｉ）膜１６とタングステンシリサイド（ＷＳｉ）膜１７を成長させ、ゲート形状にパターニングする。次に、図３９（ｅ）に示すように、フォトレジスト１８を塗布してパターニングし（ｎチャネル領域をマスクする）、ボロン（Ｂ）をドーピングし、ｐチャネルのソースとドレイン領域を形成する。
【０５６０】
次いで、図３９（ｆ）に示すように、酸化シリコン膜と窒化シリコン膜１９を連続成長させた後、コンタクト用の穴をあけ、図３９（ｇ）に示すように、アルミニウム膜とチタン膜２０をスパッタリング法で形成し、パターニングを行う。このパターニングで周辺回路のＣＭＯＳのソース・ドレインの電極と、画素スイッチＴＦＴのドレインに接続するデータ線配線、画素電極へのコンタクトが形成される。
【０５６１】
続いて、図３９（ｈ）に示すように、絶縁膜の窒化シリコン膜２１を形成し、コンタクト用の穴をあけ、画素電極用に透明電極であるＩＴＯ（Indium Tin Oxide）２２を形成し、パターニングする。
【０５６２】
このようにして、プレーナ構造のＴＦＴ画素スイッチを作成し、ＴＦＴアレイを形成した。周辺回路部は、画素スイッチと同様のｎチャネルＴＦＴと共に、ｎチャネルＴＦＴとほぼ同様の工程であるが、ボロンのドーピングによって、ｐチャネルとしたＴＦＴとを作り込む。図３９（ｈ）において、図の左側から、周辺回路のｎチャネルＴＦＴ、周辺回路のｐチャネルＴＦＴ、画素スイッチ（ｎチャネルＴＦＴ）、保持容量、画素電極が示されている。また、図示していないが、ＤＲＡＭを形成する場合メモリセルの容量はこの保持容量と同様に、ゲート電極とボディ（ポリシリコン層）とで作成する。
【０５６３】
図３５に示した表示デバイス基板上の回路を構成するＴＦＴは、同一のプロセスのＴＦＴで作成する。最も高電圧を必要とする画素スイッチが動作可能なプロセスである。
【０５６４】
更に、このＴＦＴ基板上に４μｍのパターニングされた柱を作製し（図示せず）、セルギャップを保つためのスペーサとして使用すると同時に耐衝撃力を具備させる。また、対向基板（図示されない）の画素領域外部に、紫外線硬化用のシール材を塗布する。
【０５６５】
ＴＦＴ基板と対向基板を接着した後、液晶を注入した。液晶材料はネマチック液晶とし、カイラル材を加えラビング方向をマッチさせることによって、ツイストネマチック（ＴＮ）型とする。
【０５６６】
本実施の形態では、従来の構成に比べ高精細、多階調、低コスト、低消費電力を同時に満たす透過型液晶表示装置を実現できる。
【０５６７】
本実施の形態では、ポリシリコン膜の形成に、エキシマレーザを用いたが、他のレーザ、例えば、連続発振するＣＷレーザ等を使用してもよい。
【０５６８】
本実施の形態では、高電圧を必要とする画素スイッチが動作可能なプロセスと同一プロセスで周辺のＣＭＯＳ回路を構成することができる。
【０５６９】
（第１４実施の形態）
この実施の形態は、レベルシフト回路（レベル変換回路ともよぶ）に関するものである。図４０に本実施形態のレベルシフト回路の回路構成図を示す。入力はＤとＸＤであり、相補関係にある低電圧のロジック信号が入力される。出力はノードＫに現れ、そのロジック信号の振幅は高電圧のロジックのハイレベル側の電源電圧ＶＤＤＨ―ＶＳＳとなる。つまり、低電圧のロジック信号の振幅を増幅して高電圧の振幅のロジック信号を出力する。
【０５７０】
なお、図４０の回路図からリセット動作制御部（４９０４）、伝達制御部（４９０５）を取り除き、また、Ｓ１、Ｓ２、Ｓ３のスイッチを短絡することで取り除いた回路は、従来から知られるレベルシフト回路である。
【０５７１】
本実施の形態はＰチャネルのＭＯＳ型トランジスタＭ０１（４９０１ａ），Ｍ０２（４９０１ｂ）にボディ電位リセットパルス（５００３ａ、５００３ｂ）を与えることで、出力の立ち上がり、立下り遅延のばらつきを抑制することを目的としている。リセット制御部（４９０４）はノードＡ及びノードＢを通してトランジスタＭ０１、Ｍ０２にリセット電圧を与える。また、リセットを与えている期間はスイッチＳ１、Ｓ２、Ｓ３がオフとなり、トランジスタＭ０１、Ｍ０２にドレイン電流が流れるのを防ぐ。また、他の回路部分に流れる電流をカットする。このスイッチＳ１、Ｓ２、Ｓ３はリセット動作制御部（４９０４）からノードＣを通して制御されるもので、ＣがハイレベルのときスイッチＳ１、Ｓ２、Ｓ３はオフするように動作する。
【０５７２】
ノードＢの先には例えばラッチ回路で構成される伝達制御部（４９０５）が接続される。この伝達制御部（４９０５）はリセット動作制御部（４９０４）からノードＣを通して制御され、ＣがロウレベルのときはノードＢの論理値、即ちハイレベル又はロウレベル、がそのままノードＫに伝達され、ノードＣ立ち上がりでノードＢの理論値がラッチされ、ノードＣがハイレベルの期間はこのラッチされた値がＫに出力される。
【０５７３】
次に、図４１のタイミングチャートを参照して動作について説明する。
【０５７４】
本実施の形態の駆動方法は、第１の期間（有効期間）（５００１）に必要とされる信号を出力させ、第２の期間（休止期間）（５００２）に、所定の２つのＭＯＳ型トランジスタ（４９０１ａ、４９０１ｂ）のゲート−ソース間にＭＯＳ型トランジスタのしきい値電圧以上のステップ波形電圧（５００３ａ、５００３ｂ）を、与えることを特徴とする。
【０５７５】
（エ）のタイミングでＤには信号パルスが入力される。この後、（ア）の期間でノードＣがハイレベルとなる。これによりＳ１，Ｓ２、Ｓ３はオフとなる。また、ノードＫは直前のノードＢのロウレベルがラッチされ出力される。また、ノードＡ及びノードＢにはトランジスタＭ０１、Ｍ０２のＶＧＳが０ＶとなるようにＶＤＤＨの電圧がリセット動作制御部（４９０４）によって与えられる。そして、期間（イ）及び期間（ウ）でＭ０１，Ｍ０２のゲートに、これらＭＯＳ型トランジスタがオンする程度以上のボディ電位リセットパルスが与えられる。その後、Ｃの立下りのタイミングでＡ、Ｂから見たリセット動作制御部（４９０４）のインピーダンスがハイインピーダンスに設定される。また、スイッチＳ１、Ｓ２、Ｓ３がオンする。これにより（オ）のタイミングで、伝達制御部（４９０５）は再びＢの値をＫに出力するよう動作する。
【０５７６】
その後Ｄに再び信号パルスが与えられ、これに応じてＫにはレベルシフトされた信号パルスが出力される。
【０５７７】
ＭＯＳ型トランジスタボディ電位をリセットでき、動作履歴によって変動したＭＯＳ型トランジスタの特性をそろえることができるので、レベル変換回路の動作が安定するようになった。特に、立ち上がり、立下り時間の変動を抑制することができた。
【０５７８】
（第１５実施の形態）
この実施の形態では、ラッチトコンパレータ回路を作成した。図４２に本実施形態のラッチトコンパレータ回路を示す。従来から知られるラッチトコンパレータ回路にスイッチＳ１〜Ｓ４を追加した。更に、スイッチＳ５（４９０４ｂ）を追加した。
【０５７９】
本ラッチトコンパレータ回路は、図４２に示すとおり、ＭＯＳ型トランジスタＭ０１（４９０１ｂ），Ｍ０２（４９０１ａ）と定電流源Ｉｓ１と負荷Ｒ０１，Ｒ０２で構成される差動増幅回路と、この差動増幅回路の出力をラッチするラッチ回路（４９０３）とを含んで構成されている。トランジスタＭ０５はＣＬＫがハイレベルのときオンし、差動増幅回路を動作させ、ＣＬＫがロウレベルのときはオフし、増幅動作を止めるために設けられている。なお、ＸＣＬＫはＣＬＫの反転信号、ＸＯＵＴはＯＵＴの反転信号を表す。
【０５８０】
また、トランジスタＭ０１，Ｍ０２のドレイン端子をオープンにするためのスイッチＳ１、Ｓ２を含んでいる。また、トランジスタＭ０１，Ｍ０２のソース端子にＶＳＳを与えるためのスイッチＳ５を含んでいる。また、差動増幅回路の入力端子（ＩＮ）とトランジスタＭ０１，Ｍ０２のゲート端子との間をオン・オフするためのスイッチＳ４、Ｓ３を含んでいる。更に、ノードＡ及びノードＢにステップ電圧を与えるためのクロックトインバータ回路ＣＩＮＶ０１（４９０４ａ）を含んで構成されている。この例ではＣＩＮＶ０１の電源をＶＤＤ、ＶＳＳとした。
【０５８１】
次に、図４３に示した本回路のタイミングチャートを参照して動作について説明する。ＣＬＫがハイレベルである期間Ａ〜Ｂ（５００１）では、ＭＯＳ型トランジスタＭ０５がオンでＭ０６はオフである。また、スイッチＳ１〜４がオン、スイッチＳ５がオフであるので、差動増幅回路がＶｒｅｆの電圧、及びＩＮに与えられた電圧に従って動作し、ＯＵＴ、ＸＯＵＴ端子に入力電圧が増幅された電圧があらわれる。
【０５８２】
引き続いてＣＬＫがたち下がると、トランジスタＭ０３、Ｍ０４で構成されたラッチ回路が動作し、先ほどＯＵＴ、ＸＯＵＴ端子にあらわれた電圧のうち、電圧の低いほうのノードの電圧が引き下げられ、電圧の高いほうのノード（この図ではＯＵＴ）はＶＤＤまで引き上げられる。これにより出力はラッチ状態となる。
【０５８３】
これらの動作に加えてＣＬＫがロウの期間（５００２）にＭＯＳ型トランジスタＭ０１，Ｍ０２にボディ電位リセットパルスが与えられる。先ず、スイッチＳ１〜４をオフにし、ＳＷ５をオンにする。そして、ＡＣＴにハイレベルを与えてクロックトインバータＣＩＮＶ０１を活性化し、ＡＩＮに立下りパルスを与える。これによりノードＡ、Ｂに立ち上がりパルスが与えられる。このときスイッチＳ５が導通しているため、トランジスタＭ０１，Ｍ０２のＶＧＳはＶＤＤ−ＶＳＳのパルスが与えられる。
【０５８４】
引き続いてクロックが立ち上がるときは、スイッチＳ１〜４はオン、スイッチＳ５はオフとし、次の入力信号に従ってコンパレータ動作を繰り返して動作を続ける。
【０５８５】
従来のラッチトコンパレータ回路では、トランジスタＭ０１、Ｍ０２に異なる電圧ストレスがかかり、これによりトランジスタＭ０１，Ｍ０２のしきい値電圧が動的に変動していた。そして、コンパレータ回路のしきい値が動的に変動して比較誤差の大きな、又は履歴により出力が変動する回路となってしまう。
【０５８６】
本実施形態では、トランジスタＭ０１、Ｍ０２のＶＧＳにステップ電圧を印加しているので、これによりトランジスタＭ０１、Ｍ０２のボディ電圧がリセットされ、しきい値電圧の動的な変動がリセットされる。そして、比較誤差の小さい、又は履歴によらないラッチトコンパレータ回路が得られる。
【０５８７】
また、本実施形態では、ボディ電位リセットパルスを与えている期間はラッチ回路で出力電圧が保持されており、スイッチＳ１、Ｓ２をオープンにすることでボディ電位リセットパルスが出力に影響を与えることがない。
【０５８８】
また、本実施形態では、出力がラッチされて、次段の回路で利用されている期間にボディ電位リセットパルスを与えているので、リセット動作にともなうサイクルの増大を抑制できている。
【０５８９】
また、本実施形態では、トランジスタＭ０６をオンすることで、ＯＵＴノード、ＸＯＵＴノードがＶＤＤからＶＳＳにフルスイングするように構成されているので、トランジスタＭ０６をオンする前に、スイッチＳ１、Ｓ２がオフとなるように駆動することで、入力電圧の大小を検出するトランジスタＭ０１、Ｍ０２に印加される電圧を低く抑えることができる。このように駆動した場合、トランジスタＭ０１、Ｍ０２の履歴効果が抑制されるので、リセットパルスを与えなくても所望の精度が確保できる。
【０５９０】
（第１６実施の形態）
この実施の形態は、差動増幅回路を用いたボルテージフォロワ回路に関するものである。図４４に本実施形態のボルテージフォロワ回路を示す。従来から知られるボルテージフォロワ回路はスイッチＳ１、Ｓ２は無く、Ｓ１に相当する部分は入力ノードＩＮがＭ０１のゲートに接続され、Ｍ０２のゲートは直接ＯＵＴノードに接続されている。
【０５９１】
従来のボルテージフォロワ回路では、この回路の入力に応じてノードＶとノードＷの電圧が異なる。従って、入力された電圧の履歴に依存してＭＯＳ型トランジスタＭ０１、Ｍ０２の特性がフローティングボディ効果によって異なる変動をしており、これにより入出力特性が劣化していた。
【０５９２】
本発明のボルテージフォロワ回路においては、ある入力と次の入力との間の期間にトランジスタＭ０１、Ｍ０２のボディ電位をリセットする部（４９０４）が設けられている。通常にボルテージフォロワとして機能させるにはスイッチＳ１をＡ側に接続し、スイッチＳ２をＣ側に接続する。ボディ電位をリセットする場合はスイッチＳ１をＢ側に接続し、スイッチＳ２をＤ側に接続する。そして、ステップ電圧発生回路（４９０４）を用いてノードＲにステップ電圧を印加する。このときトランジスタＭ０１，Ｍ０２のＶＧＳが、これらのＭＯＳ型トランジスタのしきい値電圧以上になるようにステップ電圧を与える。
【０５９３】
本実施の形態では、ボルテージフォロワについて説明したが、回路形式はボルテージフォロワに限るものではなく、差動増幅回路のように２つのＭＯＳ型トランジスタのコンダクタンスの差を利用して増幅動作を行う回路一般に適用できる。即ち、この２つのＭＯＳ型トランジスタにＶＧＳがしきい値電圧以上となるステップ電圧を印加することにより、これら２つのＭＯＳ型トランジスタの動的な特性変動をリセットすることができる。
【０５９４】
また、本ボルテージフォロワ回路を図３５で示したＤＡＣ回路の出力段に適用したところ、表示部の画質が向上した。
【０５９５】
ＭＯＳ型トランジスタＭ０１とＭ０２にそのＶＧＳがしきい値電圧以上となるステップ電圧が印加されるため、これらのＭＯＳ型トランジスタのボディの電位がリセットされる。これによって動作履歴により生じていたボルテージフォロワ回路のオフセットが改善され、ボルテージフォロワの入出力特性の劣化が改善された。
【０５９６】
これにより、本ボルテージフォロワ回路を図３５で示したＤＡＣ回路の出力段に適用した表示装置の画質が向上した。
【０５９７】
（第１７実施の形態）
本実施の形態はソースフォロワ回路に関するものである。図４５に回路構成を示す。スイッチＳ１をＡ側に接続し、スイッチＳ２をオンにして動作させることで本回路は従来から知られているソースフォロワとして動作する。
【０５９８】
ソースフォロワの入力電圧に応じてＭＯＳ型トランジスタＭ０１のドレイン−ソース間電圧（ＶＤＳ）は大きく変動する。そして、これにともないＭ０１のボディ電位が動的に変動する。これにより、本発明者は、トランジスタＭ０１のＭＯＳ型トランジスタ特性は動的に変動し、従来のソースフォロワは履歴に応じて入出力特性が変動してしまうことを見出した。
【０５９９】
これを解決するために、トランジスタＭ０１のゲート−ソース間にボディ電位リセットパルスを印加する。ノードＲにはボディ電位リセットパルスを印加するためのステップ波形電圧源（４９０４）が接続されている。また、リセット時にトランジスタＭ０１を通して電流が流れることを抑止するためにスイッチＳ２が設けられている。
【０６００】
次に、図４６に示したタイミングチャートを参照して駆動方法について説明する。タイミングチャートの（イ）〜（ロ）の期間では、本回路はトランジスタＭ０１を増幅素子としたソースフォロワとして動作している。即ち、Ｓ１がＡ側に接続され、また、Ｓ２はオン（閉）である。タイミングチャートの（ロ）〜（ハ）の期間でトランジスタＭ０１にボディ電位リセットパルスが印加される。即ちこの期間はＳＷ１がＢ側に接続され、トランジスタＭ０１のゲート電極とステップ波形電圧源（４９０４）とが接続される。また、スイッチＳ２がオフ（開）になり、これによりリセット時にトランジスタＭ０１に電流が流れるのを抑止する。引き続く（ハ）〜（ニ）の期間はふたたびソースフォロワ回路として動作させている。
【０６０１】
また、本ソースフォロワ回路を図３５で示したＤＡＣ回路の出力段に適用したところ、表示部の画質が向上した。
【０６０２】
ＭＯＳ型トランジスタＭ０１のゲート−ソース間に、ＶＧＳがこのＭＯＳ型トランジスタのしきい値電圧より高いステップ電圧が与えられるのでボディ電位がリセットされる。これにより回路の動作履歴によって生じていたソースフォロワ回路の入出力特性の変動を抑制することができた。
【０６０３】
これにより、本ソースフォロワ回路を図３５で示したＤＡＣ回路の出力段に適用した表示装置の画質が向上した。
【０６０４】
また、ボディ電位リセットパルスを与える際はスイッチＳ２がオフであるため消費電流の増加を抑制できた。
【０６０５】
（その他の実施の形態）
第１実施の形態乃至第１０実施の形態及び第１４実施の形態乃至第１７実施の形態で説明した回路とコンプリメンタリな回路並びにこれに応じた駆動方法（ＮチャネルのＭＯＳ型トランジスタとＰチャネルのＭＯＳ型トランジスタを入れ替えて、電源やリセットパルス電圧の正負を入れ替えた回路や駆動方法）を用いても、本発明の効果が得られる。
【０６０６】
本発明の実施の形態によれば、所定のＭＯＳ型トランジスタのＶＧＳに、振幅が０ＶからＶｒｓｔのリセットパルス電圧を与える例が記載されている。ここで、低いほうの電圧は０Ｖ以外であっても本発明の効果は得られる。つまり、低いほうの電圧はＭＯＳ型トランジスタのしきい値電圧より低ければ本発明の効果が得られる。
【符号の説明】
【０６０７】
１８０  バックゲート
１５０１  容量
３５０１  ３５０１ａ  ３５０１ｂ  ３５０１ｃ  ３５０１ｄ  スイッチ
４９０１  ４９０１ａ  ４９０１ｂ  ４９０１ｃ  ＭＯＳ型トランジスタ
４９０２  第１の回路
４９０３  ４９０３ａ  ４９０３ｂ  第２の回路
４９０４  ４９０４ａ  ４９０４ｂ  ステップ波形電圧印加部
４９０５  ４９０５ａ  ４９０５ｂ  伝達制御部
４９０４  ４９０４ａ  ４９０４ｂ  ステップ波形電圧印加部、又は履歴抑制部、又は電圧印加部
５００１  第１の期間
５００２  第２の期間
５００３  ５００３ａ  ５００３ｂ  ステップ波形電圧又はＭＯＳ型トランジスタのしきい値電圧以上の電圧
５００３  ５００３ａ  ５００３ｂ  ステップ波形電圧
５３０１  ５３０１ａ  ５３０１ｂ  ビット線
５３０２  プリチャージ回路
５３０３  メモリセル
５４０１  電圧信号入力過程
５５０１  メモリ
５５０２  表示部
５５０３  ラッチ回路
５５０４  ９  ｔｏ  １  ＭＰＸ
５５０５  ＤＡＣ
５５０６  １  ｔｏ  ９  ＤＥＭＵＸ
５５０７  データ線
６４０１  差動増幅回路、
７０００ａ、７０００ｂ  切り替えスイッチ
７５００  伝達部
８５００  ボディコンタクト
【図１】
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【図２】
0005389098.tif 000013
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005389098.tif 000024
【図１４】
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【図１５】
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【図１６】
0005389098.tif 000027
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
0005389098.tif 000045
【図３５】
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【図３６】
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【図３７】
0005389098.tif 000048
【図３８】
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【図３９】
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【図４０】
0005389098.tif 000051
【図４１】
0005389098.tif 000052
【図４２】
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【図４３】
0005389098.tif 000054
【図４４】
0005389098.tif 000055
【図４５】
0005389098.tif 000056
【図４６】
0005389098.tif 000057
【図４７】
0005389098.tif 000058
【図４８】
0005389098.tif 000059
【図４９】
0005389098.tif 000060
【図５０】
0005389098.tif 000061
【図５１】
0005389098.tif 000062
【図５２】
0005389098.tif 000063
【図５３】
0005389098.tif 000064
【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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