(57)【特許請求の範囲】
【請求項１】
ＴＳ信号をＡＲＩＢ  ＳＴＤ−Ｂ２０準拠の方法で伝送路符号化して生成された信号が分割されてシンボルにマッピングされたデータであるシンボルマッピングデータと、スーパーフレームの先頭を示すスーパーフレーム同期パルス信号に応じた同期ビットとを結合してデータブロックを出力するビット結合部と、前記データブロックをペイロード部にマッピングしたＭＰＥＧ２−ＴＳパケットを生成するＴＳパケット化処理部と、
を備えたことを特徴とするシンボル信号変換回路。
【請求項２】
前記ビット結合部が４ビットのデータブロックを出力する請求項１に記載のシンボル信号変換回路であって、 
前記ビット結合部から出力される４ビットのデータブロックを２つ結合して８ビットに変換する４ビット／８ビット変換部を有することを特徴とするシンボル信号変換回路。
【請求項３】
前記ビット結合部は、前記同期ビットを前記データブロックの最上位ビットに結合した８ビットのデータブロックを出力することを特徴とする請求項１に記載のシンボル信号変換回路。
【請求項４】
変調方式を示す変調方式データを生成する変調方式データ生成部を有し、
前記ＴＳパケット化処理部は、前記変調方式データを前記ペイロード部の先頭バイトにマッピングすることを特徴とする請求項２に記載のシンボル信号変換回路。
【請求項５】
ＴＳ信号をＡＲＩＢ  ＳＴＤ−Ｂ２０準拠の方法で伝送路符号化して生成された信号が分割されてシンボルにマッピングされたデータであるシンボルマッピングデータと、スーパーフレームの先頭を示すスーパーフレーム同期パルス信号に応じた同期ビットとを結合してデータブロックを出力し、
前記データブロックをペイロード部にマッピングしたＭＰＥＧ２−ＴＳパケットを生成することを特徴とするシンボル信号変換方法。
【請求項６】
前記データブロックが４ビットのデータブロックである請求項５に記載のシンボル信号変換方法であって、
出力される４ビットのデータブロックを２つ結合して８ビットに変換することを特徴とするシンボル信号変換方法。
【請求項７】
前記同期ビットを前記データブロックの最上位ビットに結合した８ビットのデータブロックを出力することを特徴とする請求項５に記載のシンボル信号変換方法。
【請求項８】
変調方式を示す変調方式データを生成し、
前記変調方式データを前記ペイロード部の先頭バイトにマッピングすることを特徴とする請求項７に記載のシンボル信号変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シンボル信号変換回路及びシンボル信号変換方法に関し、特に、デジタル変調において生成されるシンボル信号をＭＰＥＧ２−ＴＳパケットに変換するシンボル信号変換回路及びシンボル信号変換方法に関する。
【背景技術】
【０００２】
ＢＳデジタル放送用の送信システムでは、例えば、特許文献１に開示されているように、送信対象の種々のシンボルを多重化し、デジタル変調して送信している。このような送信システムでは、送信対象のシンボルをシンボル信号としてデジタル変調を行う変調部に入力する。シンボル信号は、例えば変調方式が８ＰＳＫ（Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）の場合は、３ビットのシンボルマッピングデータと、スーパーフレーム同期パルスと、シンボルクロック（２８．８６ＭＨｚ）によって構成されている
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１０６８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
シンボル信号は汎用的なインタフェースでない為、シンボル信号を解析出来る測定器やシンボル信号を収録出来る収録装置が存在していなかった。その為、デジタル変調を行う前の処理を行う装置の評価、あるいは変調部の評価を目的として、シンボル信号の状態で正常性確認を行うことが困難であり、この正常性確認を行う為の手段が求められている。
【０００５】
本発明は、シンボル信号に含まれるシンボルマッピングデータを汎用の収録装置で収録でき、シンボル信号の正常性確認を行うことを可能とするシンボル信号変換回路及びシンボル信号変換方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のシンボル信号変換回路は、ＴＳ信号をＡＲＩＢ  ＳＴＤ−Ｂ２０準拠の方法で伝送路符号化して生成された信号が分割されてシンボルにマッピングされたデータであるシンボルマッピングデータと、スーパーフレームの先頭を示すスーパーフレーム同期パルス信号に応じた同期ビットとを結合してデータブロックを出力するビット結合部と、前記データブロックをペイロード部にマッピングしたＭＰＥＧ２−ＴＳパケットを生成するＴＳパケット化処理部とを備えている。
【０００７】
また本発明のシンボル信号変換方法は、ＴＳ信号をＡＲＩＢ  ＳＴＤ−Ｂ２０準拠の方法で伝送路符号化して生成された信号が先頭から分割されて各シンボルにマッピングされたデータであるシンボルマッピングデータと、スーパーフレームの先頭を示すスーパーフレーム同期パルス信号に応じた同期ビットとを結合してデータブロックを出力するステップと、前記データブロックをペイロード部にマッピングしたＭＰＥＧ２−ＴＳパケットを生成するステップとを備えている。
【発明の効果】
【０００８】
本発明によれば、シンボル信号をＭＰＥＧ２−ＴＳパケットに変換することが可能となる為、汎用のＴＳ収録装置で収録が出来、シンボル信号の解析が可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態の構成を示すブロック図である。
【図２】図１のシンボル信号変換回路の第１の実施例の構成を示すブロック図である。
【図３】図２のシンボル信号変換回路においてＭＰＥＧ２−ＴＳパケットのペイロード部にシンボル信号に対応するデータをマッピングした様子を示す図である。
【図４】図１のシンボル信号変換回路の第２の実施例においてＭＰＥＧ２−ＴＳパケットのペイロード部にシンボル信号に対応するデータをマッピングした様子を示す図である。
【図５】図１のシンボル信号変換回路の第２の実施例の構成を示すブロック図である。
【図６】図１のシンボル信号変換回路の第３の実施例においてＭＰＥＧ２−ＴＳパケットのペイロード部にシンボル信号に対応するデータをマッピングした様子を示す図である。
【図７】図１のシンボル信号変換回路の第３の実施例の構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
図１は本発明のシンボル信号変換回路の一実施形態を含む放送局用システムの構成を示すブロック図である。
【００１１】
図１において、ＴＳ発生部１は、放送事業者により作成された放送ＴＳ信号を送出する。
【００１２】
ＴＳ合成装置２、３は、放送事業者の放送ＴＳ信号を合成し、ＡＲＩＢ  ＳＴＤ−Ｂ２０準拠の方法で伝送路符号化してシンボル信号を生成する。シンボル信号は、例えば、変調方式が８ＰＳＫの場合は、８ＰＳＫシンボルマッピングデータの３ビットと、スーパーフレーム同期パルスと、シンボルクロック（２８．８６ＭＨｚ）によって構成される。ＴＳ合成装置２、３は、冗長構成となっており、一方を現用系とし、他方は現用系が故障あるいは保守のときに切り替えて使用される待機系となっている。
【００１３】
シンボルセレクタ装置４のＳＥＬ１１は、ＴＳ合成装置２、３からのシンボル信号の片方を選択し出力する。
【００１４】
シンボル信号装置４のシンボル信号変換回路１２は、ＳＥＬ１１に選択されたシンボル信号をＤＶＢ−ＡＳＩ（Digital Video Broadcasting−Asynchronous Serial Interface）信号に変換し出力する。
【００１５】
ＢＳデジタル用変調器５は、シンボル信号を衛星回線に伝送する為の信号に変換する。
【００１６】
ＴＳ収録装置６は、ＤＶＢ−ＡＳＩ信号を収録可能な汎用のＴＳ収録装置である。
【００１７】
図２は、シンボル信号変換回路１２の第１の実施例の構成を示すブロック図である。
【００１８】
シンボル信号変換回路１２は、ビット結合部２１と、４ビット／８ビット変換部２２と、周波数変換用メモリ２３と、ＴＳパケット化処理部２４と、パラレル／シリアル変換部２５を備えている。
【００１９】
ビット結合部２１は、例えば、ＢＳデジタル用変調器における変調方式が８ＰＳＫの場合は、シンボル信号の８ＰＳＫシンボルマッピングデータ（３ビット）とスーパーフレーム同期パルスに応じた同期ビット（１ビット）を結合し４ビットのデータにする。
【００２０】
４ビット／８ビット変換部２２は、ビット結合部２１より入力される４ビットのデータを２つ結合して８ビットのデータにして出力する。
【００２１】
周波数変換用メモリ２３は、４ビット／８ビット変換部２２から出力される８ビット幅に変換後のデータの周波数（１４．４３ＭＨｚ）をＭＰＥＧ２−ＴＳパケット化で必要なＤＶＢ−ＡＳＩ（２７０ＭＨｚ）のパラレルデータの周波数（２７ＭＨｚ）に変換する。
【００２２】
ＴＳパケット化処理部２４は、周波数変換用メモリ２３から読み出したデータにＭＰＥＧ−２用ＴＳヘッダを付加しＭＰＥＧ２−ＴＳパケットを生成する。
【００２３】
メモリ制御部２６は、周波数変換用メモリ２３へのライト制御とリード制御を行う。
【００２４】
パラレル／シリアル変換部２５は、８ビット幅のＭＰＥＧ２−ＴＳパケットをシリアルデータに変換しＤＶＢ−ＡＳＩ信号として出力する。
【００２５】
次に本実施例のシンボル信号変換回路の動作を説明する。
【００２６】
図３は本実施例のシンボル信号変換回路においてシンボル信号をＭＰＥＧ２−ＴＳパケット化する際のデータのマッピング処理を示す図である。
【００２７】
図３に示すようにスーパーフレーム同期パルスは、スーパーフレームの先頭ビットがＬ、すなわち０で、その後はＨ、すなわち１となる信号である。８ＰＳＫシンボルマッピングデータは３ビットのデータである。ＭＰＥＧ２−ＴＳパケットは、ヘッダ部４ビットとペイロード部２００バイトから構成される。
【００２８】
図３に示すように、シンボル信号の８ＰＳＫシンボルマッピングデータ（３ビット）とスーパーフレーム同期パルスに応じた同期ビット（１ビット）をセットにして、ＭＰＥＧ２−ＴＳパケットのヘッダ部（４バイト）を除いたペイロード部に４ビットずつ割り当てる。
【００２９】
スーパーフレームの先頭のシンボルのセットは、図３に示すように、ペイロード部の先頭バイトのＤ（０）からＤ（３）に割り当てられる。更に詳細には、シンボルマッピングデータはＤ（０）からＤ（２）に、スーパーフレーム同期パルスに応じた同期ビットはＤ（３）に、割り当てられる。
【００３０】
２番目のシンボルのセットは、ペイロード部の先頭バイトのＤ（４）からＤ（７）に割り当てられる。シンボルマッピングデータはＤ（４）からＤ（６）に、スーパーフレーム同期パルスに応じた同期ビットはＤ（７）に、割り当てられる。
【００３１】
３番目のシンボルのセットは、ペイロード部の２バイト目のＤ（０）からＤ（３）に割り当てられる。シンボルマッピングデータはＤ（０）からＤ（２）に、スーパーフレーム同期パルスに応じた同期ビットはＤ（３）に、割り当てられる。
【００３２】
このように、２ｎ―１番目（nは１以上の整数）のシンボルのセットは、ペイロード部のｎバイト目のＤ（０）からＤ（３）に割り当てられ、シンボルマッピングデータはＤ（０）からＤ（２）に、スーパーフレーム同期パルスに応じた同期ビットはＤ（３）に割り当てられる。また２ｎ番目（nは１以上の整数）のシンボルのセットは、ペイロード部のｎバイト目のＤ（４）からＤ（７）に割り当てられ、シンボルマッピングデータはＤ（４）からＤ（６）に、スーパーフレーム同期パルスに応じた同期ビットはＤ（７）に、割り当てられる。
【００３３】
シンボル信号のスーパーフレーム同期パルスと８ＰＳＫシンボルマッピングデータ（３ビット）が図２のビット結合部２１に入力されると、ビット結合部２１は、スーパーフレーム同期パルスに応じた同期ビットと８ＰＳＫシンボルマッピングデータ（３ビット）を結合し４ビットのデータとして出力する。
【００３４】
４ビット／８ビット変換部２２は、ビット結合部２１より入力された４ビット幅のデータを８ビット幅のデータに並び替えを行う。また４ビット幅から８ビット幅にデータ幅が倍増する為、データの周波数は逆に２８．８６ＭＨｚの半分の１４．４３ＭＨｚに変換して出力する。
【００３５】
周波数変換用メモリ２３は、ＭＰＥＧ２−ＴＳパケット化する際に必要となる周波数（２７ＭＨｚ）に変換する。周波数変換用メモリ２３には、４ビット／８ビット変換部２２からの１４．４３ＭＨｚのクロックで、４ビット／８ビット変換部２２から出力される８ビットデータが書き込まれる。周波数変換用メモリ２３からデータが読み出されるときは、２７ＭＨｚのクロックで読み出される。
【００３６】
メモリ制御部２６は、周波数変換用メモリ２３への書き込み制御および読み出し制御を行う。また、書き込みに対し読み出しの周波数の方が速い為、メモリのリードアドレスがライトアドレスを追い越し不要なデータを読み出さないように制御を行う。
【００３７】
ＴＳパケット化処理部２４は、周波数変換用メモリ２３から読み出した２７ＭＨｚの周波数のデータに対してＭＰＥＧ２−ＴＳパケット化する為に２００バイト毎にＭＰＥＧ２−ＴＳパケット用のヘッダ（４バイト）を付加し、ＭＰＥＧ２−ＴＳパケット化を行う。
【００３８】
パラレル／シリアル変換部２５は、入力されたＭＰＥＧ２−ＴＳパケットをＤＶＢ−ＡＳＩ信号として出力する。
【００３９】
以上説明した本発明の第１の実施例においては、以下に記載するような効果を奏する。
【００４０】
第１の効果は、シンボル信号をＭＰＥＧ２−ＴＳパケットに変換しているので汎用のＴＳ収録装置で収録出来るということである。それによりＴＳ収録装置で収録したデータを取り出しＰＣ上で解析出来るようになる為、シンボル信号の正常性の確認が行える。
【００４１】
第２の効果は、シンボル信号のＭＰＥＧ２−ＴＳパケット化への変換はＭＰＥＧ２−ＴＳパケットのペイロード部にシンボル信号を４ビットずつマッピングする簡易な処理で実現している為、小規模な回路で構成出来る。
【００４２】
次に、本発明の第２の実施例について説明する。
【００４３】
本実施例はデータのマッピングが第１の実施例と異なる。
【００４４】
図４はシンボル信号変換回路の第２の実施例においてシンボル信号をＭＰＥＧ２−ＴＳパケット化する際のデータのマッピング処理について示したものである。
【００４５】
本実施例では、変調方式を判断し、シンボル信号変換回路に入力されたシンボル信号の上位ビットに０を追加する。すなわち８ＰＳＫシンボルマッピングデータの場合は、上位４ビットは０とし、シンボル信号変換回路に入力された３ビットと結合して７ビットとする。これにスーパーフレーム同期パルスに応じた同期ビット（１ビット）を最上位のビットとして結合した８ビットのデータにして、ＭＰＥＧ２−ＴＳパケットのペイロード部に８ビットずつ割り当てる。すなわち、本実施例では、ｎ番目（ｎは１以上の整数）のシンボルのセットは、ペイロード部のｎバイト目に割り当てられ、８ＰＳＫシンボルマッピングデータの場合は、シンボルマッピングデータはＤ（０）からＤ（２）に、０である上位４ビットはＤ（３）からＤ（６）に、スーパーフレーム同期パルスに応じた同期ビットはＤ（７）に割り当てられる。なおスーパーフレーム同期パルスに応じた同期ビットは、第１の実施例と同様に、スーパーフレームの先頭ビットが０の値をとり、その後１の値をとる。ＭＰＥＧ２−ＴＳパケットは、ヘッダ部４バイトとペイロード部２００バイトから構成される。
【００４６】
図５は、シンボル信号変換回路の第２の実施例の構成を示すブロック図である。図５に示すように本実施例のシンボル信号変換回路は、４ビット／８ビット変換部２２がない点で第１の実施例と異なる。
【００４７】
ビット結合部３１は、シンボル信号のスーパーフレーム同期パルスと８ＰＳＫシンボルマッピングデータ（３ビット）がビット結合部２１に入力されると、ビット結合部２１は、スーパーフレーム同期パルスに応じた同期ビットを最上位のビットに結合した８ビットのデータとして出力する。
【００４８】
本実施例の周波数変換用メモリ３３は、第１の実施例とは異なり、ビット結合部２１から出力されるデータの周波数（２８．８６ＭＨｚ）をＤＶＢ−ＡＳＩ（２７０ＭＨｚ）のパラレルデータの周波数（２７ＭＨｚ）に変換する。
【００４９】
ＴＳパケット化処理部２４は、周波数変換用メモリ２３から読み出したデータにＭＰＥＧ−２用ＴＳヘッダを付加しＭＰＥＧ２−ＴＳパケットを生成する。
【００５０】
メモリ制御部２６は、周波数変換用メモリ３３へのライト制御とリード制御を行う。
【００５１】
パラレル／シリアル変換部２５は、８ビット幅のＭＰＥＧ２−ＴＳパケットをシリアルデータに変換しＤＶＢ−ＡＳＩ信号として出力する。
【００５２】
以上説明した第２の実施例においては、第１の実施例と比較して、４ビット／８ビット変換部が不要な簡単な構成で、シンボル信号をＭＰＥＧ２−ＴＳパケットに変換しＴＳ収録装置で収録したデータを取り出しＰＣ上で解析出来、シンボル信号の正常性の確認を行うことができる。
【００５３】
次に、本発明の第３の実施例について説明する。
【００５４】
本実施例は、データのマッピングが第１の実施例とも、第２の実施例とも異なり、ペイロード部の１バイト目には、変調方式を示すデータが記入される。また変調方式に応じてマッピングを変更する。
【００５５】
図６はシンボル信号変換回路の第３の実施例においてシンボル信号をＭＰＥＧ２−ＴＳパケット化する際のデータのマッピング処理について示したものである。
【００５６】
本実施例では、図６に示すように、ペイロード部の先頭バイトには、変調方式を示すデータが記入される。例えば、変調方式が８ＰＳＫの場合は、８を２進法で示すデータ（１０００）とし、ペイロード部の先頭バイトのＤ（０）〜Ｄ（２）を０、Ｄ(３)を１としてもよい。ペイロード部の２バイト目以降に、シンボル信号のシンボルマッピングデータとスーパーフレーム同期パルスに応じた同期ビット（１ビット）をセットにして割り当てる。
【００５７】
シンボルマッピングデータが３ビット以下の変調方式の場合は、図６に示すように、２ｎ―１番目（ｎは１以上の整数）のシンボルのセットは、ペイロード部のｎ＋１バイト目のＤ（０）からＤ（３）に割り当てられ、シンボルマッピングデータはＤ（０）からＤ（２）に、スーパーフレーム同期パルスに応じた同期ビットはＤ（３）に割り当てられる。また２ｎ番目（nは１以上の整数）のシンボルのセットは、ペイロード部のｎ＋１バイト目のＤ（４）からＤ（７）に割り当てられ、シンボルマッピングデータはＤ（４）からＤ（６）に、スーパーフレーム同期パルスに応じた同期ビットはＤ（７）に、割り当てられる。
【００５８】
一方、シンボルマッピングデータが７ビットから４ビットの変調方式の場合は、図示しないが、ｎ番目（ｎは１以上の整数）のシンボルのセットは、ペイロード部のｎ＋１バイト目のＤ（０）からＤ（６）にシンボルマッピングデータが、Ｄ（７）にスーパーフレーム同期パルスに応じた同期ビットが割り当てられる。
【００５９】
図７は、シンボル信号変換回路の第３の実施例の構成を示すブロック図である。
【００６０】
シンボルマッピングデータが３ビット以下の変調方式の場合は、ビット結合部３１は、シンボル信号のシンボルマッピングデータの最上位ビットにスーパーフレーム同期パルスをデータ化したもの（１ビット）を結合した４ビットデータにする。８ＰＳＫシンボルマッピングデータの場合は、シンボルマッピングデータはＤ（０）からＤ（２）に、スーパーフレーム同期パルスに応じた同期ビットはＤ（３）に割り当てられる。ＱＰＳＫシンボルマッピングデータの場合は、シンボルマッピングデータはＤ（０）からＤ（１）に、スーパーフレーム同期パルスに応じた同期ビットはＤ（３）に割り当てられ、Ｄ（２）は０とする。
【００６１】
また、４ビット／８ビット変換部３２は、シンボルマッピングデータが３ビット以下の変調方式の場合は、ビット結合部２１より入力された４ビット幅のデータを８ビット幅のデータに並び替えを行う。またデータの周波数は１４．４３ＭＨｚに変換して出力する。
【００６２】
変調方式データ生成部４２は、生成されるＴＳパケットに記録するために、上述のようなシンボル信号の変調方式を示すデータを生成する。このデータは上述のように、例えば、変調方式が８ＰＳＫの場合は、８を２進法で示すデータ（１０００）とし、ペイロード部の先頭バイトのＤ（０）〜Ｄ（２）を０、Ｄ(３)を１としてもよい。
【００６３】
周波数変換用メモリ４３には、４ビット／８ビット変換部３２からの１４．４３ＭＨｚのクロックで、４ビット／８ビット変換部３２から出力される８ビットデータが書き込まれる。読み出されるときは、ＭＰＥＧ２−ＴＳパケット化する際に必要となる周波数（２７ＭＨｚ）で読み出される。
【００６４】
一方、シンボルマッピングデータが７ビットから４ビットの変調方式の場合は、ビット結合部３１は、第２の実施例と同様に、シンボル信号のシンボルマッピングデータの最上位ビットにスーパーフレーム同期パルスに応じた同期ビット（１ビット）を結合した８ビットデータにする。
【００６５】
周波数変換用メモリ４３は、シンボルマッピングデータが７ビットから４ビットの変調方式の場合は、２８．８６ＭＨｚのクロックで、ビット結合部３１から出力される８ビットデータが書き込まれる。
【００６６】
読み出されるときは、シンボルマッピングデータが３ビット以下の変調方式の場合と同様に、ＤＶＢ-ＡＳＩ(270ＭＨｚ)のパラレルデータの周波数（２７ＭＨｚ）で読み出される。
【００６７】
ＴＳパケット化処理部２４は、周波数変換用メモリ４３から読み出したデータにＭＰＥＧ−２用ＴＳヘッダと、変調方式データ生成部から入力されたシンボル信号の変調方式を示すデータを付加しＭＰＥＧ２−ＴＳパケットを生成する。
【００６８】
メモリ制御部２６は、周波数変換用メモリ２３へのライト制御とリード制御を行う。
【００６９】
パラレル／シリアル変換部２５は、８ビット幅のＭＰＥＧ２−ＴＳパケットをシリアルデータに変換しＤＶＢ−ＡＳＩ信号として出力する。
【００７０】
以上説明した第３の実施例においては、第２の実施例と比較して、複数種類の変調方式に対応したシンボル信号をＭＰＥＧ２−ＴＳパケットに変換し、ＴＳ収録装置では、収録したデータを記録された変調方式に応じてシンボル信号を生成してＰＣ上で解析出来、シンボル信号の正常性の確認を行うことができる。
【００７１】
なお、本発明は、上述の実施例の構成のみに限定されず、種々の変更が可能である。例えば、上述の実施例では、シンボル信号をＴＳパケットに変換しているが、シンボル信号に限らず、同期信号を含むあらゆるデジタル信号に関してもＴＳパケットに変換することが可能である。
【００７２】
またＴＳパケットへの変換は、ＴＳパケットのサイズが２０４バイトのものについて説明したが、その他のバイト数、例えば１８８バイトのものに適用してもよい。
【００７３】
またシンボル変換回路はＴＳ合成装置に実装することも可能である。
【産業上の利用可能性】
【００７４】
本発明は、同期信号を含むデジタル信号をペイロード部にマッピングしたＴＳパケットを生成する装置、ＴＳパケット化されたデジタル信号を収録する収録装置、ＴＳパケット化されたデジタル信号を解析する解析装置に利用される。
【符号の説明】
【００７５】
１    ＴＳ発生部
２、３    ＴＳ合成装置
４    シンボルセレクタ装置
５    ＢＳデジタル用変調器
６    ＴＳ収録装置
１１    ＳＥＬ
１２    シンボル信号変換回路
２１、３１、４１    ビット結合部
２２、３２    ４ビット／８ビット変換部
２３、３３、４３    周波数変換用メモリ
２４    ＴＳパケット化処理部
２５    パラレル／シリアル変換部
２６    メモリ制御部
４２    変調方式データ生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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