(57)【特許請求の範囲】
【請求項１】
コントローラからパラレルに供給される｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝のビット幅のデータを受ける、レベルシフト回路とラッチを備えた｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個のＰ相展開回路を備え、
前記Ｐ相展開回路の各々は、１ビットデータをＰ回受けＰビットのパラレルビットに相展開し、相展開した｛（Ｎ×Ｂ）／Ｓ｝本のパラレルビット信号を、Ｂビットの信号をアナログ信号に変換する（Ｎ／Ｓ）個のデジタル・アナログ変換回路に入力し、
前記デジタル・アナログ変換回路の出力を受ける１：Ｓのデマルチプレクサを（Ｎ／Ｓ）個備え、Ｎ本のデータ線に印加するデータ線駆動回路を有する表示装置であって、
前記コントローラから｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個の前記Ｐ相展開回路に供給される｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビットデータを伝える｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝の配線の各々が、他のビットデータを伝える配線と交差しないことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プロジェクタ、ノートＰＣ、モニタ、携帯電話、ＰＤＡ等に用いられるディスプレイ装置に関し、特に、液晶表示装置等の電圧駆動型表示装置並びに電流駆動型表示装置に関する。
【０００２】
また、本発明は半導体装置に関し、特にアレイ状に形成された被駆動素子を備えた半導体装置、例えばプロジェクタ、ノートＰＣ、モニタ、携帯電話、ＰＤＡ等に用いられる液晶表示装置等の電圧駆動型表示装置並びに電流駆動型表示装置、メモリ装置、光プリンタヘッド等、に関する。
【背景技術】
【０００３】
マルチメディア時代の進展とともに、ディスプレイ装置は、プロジェクタ装置やビデオカメラのビューファインダや携帯電話機（mobile  phone）等に用いられている小型のものから、自動車用テレビやナビゲーションシステムの表示パネル、ＰＤＡ（Personal  Digital  Assistants）やポケットＰＣ（Personal  Computer）等の携帯端末等に用いられている中型のもの、ノートＰＣ、モニタ等に用いられている大型のものまで、急速に普及が進んできている。これらのディスプレイ装置のうち、液晶表示装置は現在最も広い製品群に適用されている。特に、薄膜トランジスタ（Thin  Film  Transistor(以下、「ＴＦＴ」と略記する)等）で駆動するアクティブマトリクス型液晶表示装置は、単純マトリクス型液晶表示装置に比べて、高解像度、高画質が得られることから、液晶表示装置の主流となっている。ＴＦＴは、使用される半導体材料の違いによってアモルファスシリコンＴＦＴとポリシリコンＴＦＴとに分類される。
【０００４】
アモルファスシリコンＴＦＴは、高温プロセスを必要としないため、ガラス等の基板を用いてパネルを作製することが可能である。
【０００５】
ポリシリコンＴＦＴは、従来、高温プロセスのため高価な石英基板が必要であり、小型かつ付加価値の高いパネルに限定されていた。近年、レーザアニール等の技術の進歩により、減圧（LP）CVD、プラズマ（P）CVD、スパッタリング法等により前駆膜を形成し、これをレーザでアニールして多結晶化し、ガラス基板等が使用可能な低温でポリシリコンＴＦＴを形成できる技術が開発されており、中型及びノートＰＣ用の表示パネルも、ポリシリコンＴＦＴで作製されるようになっている。
【０００６】
ポリシリコンＴＦＴの移動度は、アモルファスシリコンＴＦＴに比較し、一桁以上高い値であり、電流駆動能力が高い。
【０００７】
ポリシリコンＴＦＴを用いて液晶表示装置を構成する場合、ポリシリコンＴＦＴの電流駆動能力が高いことにより、周辺回路を、画素と同一の基板上に集積化して形成することができるため、ＬＳＩ数の削減、小型化が可能とされ、実装コストを低減することができる。
【０００８】
このように、周辺回路が同一基板に一体化された液晶表示装置は、「駆動回路一体型液晶表示装置」と呼ばれる。
【０００９】
駆動回路一体型液晶表示装置は、周辺回路として、画素ＴＦＴのソース端子に接続されたデータ線を駆動するデータドライバと、画素ＴＦＴのゲート端子に接続されたゲート線を駆動するゲートドライバと、を備えた形態が、最も普及しており、小型、且つ高精細の液晶表示装置が要求される液晶プロジェクタや、額縁の縮小化が要求される携帯用ノートパソコン等で多く用いられる。
【００１０】
従来の液晶表示装置のうち駆動回路を一体化しない駆動装置では、ゲートドライバＬＳＩ（Large  Scale  Integrated  Circuit）チップ群及びゲートドライバＬＳＩチップ群、コントローラ、DC−DCコンバータ等が、ＴＣＰ(Tape  Carrier  Package)及びフレキシブル基板もしくは接続用回路基板上に設けられている。この構造では、高精細化と多階調化と共に、実装の複雑化と、額縁の増大が避けられなくなっている。同時に、周波数の増大のために、ＥＭＩ(Electro  Magnetic  Interference：電波障害）の問題が大きくなる。そのため、使用するプリント基板のアース線の強化、プリント基板の部品材料の配置変更や配線引き回し変更、ＥＭＩフィルタの追加や、インタフェース改善等のノイズ対策に多くの努力が支払われる。
【００１１】
これに対し、周辺回路が同一基板に一体化された駆動回路一体型は、実装が容易であり、また、高精細化や多階調化が進んでも額縁のサイズはほとんど変化しない。このため、携帯用途として非常に有効である。
【００１２】
図３７は、従来の一般的な駆動回路一体型の液晶表示装置のディスプレイシステムの概要を示す図である。図３７を参照すると、従来の駆動回路一体型液晶表示装置では、マトリクス状に配線されＭ行Ｎ列の画素が配置されたアクティブマトリクス表示領域110と、行方向の走査回路（走査線（ゲート線）駆動回路）109と、列方向の走査回路（データ線駆動回路）3504と、アナログスイッチ3505と、並びにレベルシフタ3503などが、表示デバイス基板101上に、ポリシリコンＴＦＴによって一体化して形成されている。
【００１３】
コントローラ113、メモリ111、デジタル・アナログ変換回路（ＤＡＣ回路）3502、走査回路／データレジスタ3501、インタフェース回路114などは、単結晶シリコン回路（ＬＳＩ）で、表示デバイス基板101の外部に形成されている。
【００１４】
アナログスイッチ3505は、アクティブマトリクス表示領域110の列方向のデータ線の本数Ｎと同じ出力数を有している。
【００１５】
また、従来の駆動回路一体型の液晶表示装置の中には、ＤＡＣ回路等のより複雑な回路を内蔵した形式の装置も存在する。図３８は従来のＤＡＣ回路内蔵型の液晶表示装置のディスプレイシステムの概要を示す図である。従来のＤＡＣ回路内蔵型の液晶表示装置では、ＤＡＣ回路を内蔵しない図３７の装置と同様の、マトリクス状に配線されＭ行Ｎ列の画素が配列されたアクティブマトリクス表示領域110と、行方向の走査回路109、列方向の走査回路3506に加えて次のような回路が表示デバイス基板101上に形成されている。すなわち、データレジスタ3507、ラッチ回路105、ＤＡＣ回路106、セレクタ回路107、レベルシフタ／タイミングバッファ108、レベルシフタ等が表示デバイス基板101上に形成される。
【００１６】
この構成では、メモリ内蔵コントローラＩＣに、ＤＡＣ回路を含まず、メモリ１１１、出力バッファ１１２、コントローラ１１３と全てデジタル回路で構成される。その結果、アナログ回路用のプロセスを併用することなく作製できるため、ＩＣの価格は、前述のメモリ内蔵ドライバＩＣよりも、低価格で構成できる。
【００１７】
上記した液晶表示装置は、薄型・軽量であり、また、ＣＲＴ（Cathode  Ray  Tube）管に比較して低消費電力である。このような特徴を生かして、液晶表示装置は携帯型情報処理装置に搭載されている。
【００１８】
近年の携帯電話やＰＤＡまたはモバイルＰＣ等の携帯端末の急速な普及により、携帯（モバイル）用途のディスプレイへのニーズが更に高まっている。このような携帯端末におけるディスプレイでは、例えば、次のような要求がある。
【００１９】
（１）携帯性を高めるために、表示部以外の面積を縮小化する、ことである。
【００２０】
（２）携帯端末では、バッテリー駆動方式が一般に採用されており、１回の充電によるバッテリー駆動の持続時間を延ばすために、低消費電力であることが望まれる。
【００２１】
（３）携帯端末の普及には、低価格性も要求されるため、携帯用ディスプレイも低コストであることが望まれている。
【００２２】
そして、これらの要求は、駆動回路一体型の液晶表示装置や有機ＥＬ(electro  luminescence；電界発光)装置等によって実現できるものと期待されている。
【００２３】
周辺回路内蔵型液晶ディスプレイの低消費電力化、小型化、高精細化を測る装置として、例えば特開平１１−２０２２９０号公報には、ＴＦＴ基板上に液晶を駆動するための信号側周辺回路及び走査側周辺回路と、信号配線に表示データを転送するための中継バスをもつ接続部を形成し、この接続部を介してＣＰＵから書き込まれた表示データを少なくとも１ライン分記憶する画像メモリや読み出し制御回路を形成した画像メモリチップを、液晶表示装置に実装し、画像メモリチップからの表示データは１ライン分毎に低速のクロックでパラレルに転送される構成の装置が開示されている。
【先行技術文献】
【非特許文献】
【００２４】
【非特許文献１】T.Nakamura et al., "Low Temperature Poly-Si TFT-LCD with Integrated Analog Circuit," Asia Display '01 Digest, pp1603-1606(2001)
【非特許文献２】Y.Mikami et al., "A 5-in. SVGA TFT-LCD with Integrated Multiple DAC Using Low-Temperature poly-Si TFTs," Asia Display '01 Digest, pp1607-1610(2001)
【非特許文献３】H.Kimura et al.,"A 2.15 inch QCIF Reflective Color TFT-LCD with Digital Memory on Glass(DMOG)," SID '01 Digest, pp268-271(2001)
【非特許文献４】Y.Nakajima et al., "A 3.8 inch QVGA Reflective Color LCD with Integrated 3b DAC Driver," ISSC2000 Digest, pp188-189(2000)
【非特許文献５】M.Azami et al.," A 2.6-in DTV TFT-LCD with Area-Reduced integrated 8-bit Digital Data Drivers Using 400-Mobility CGS Technology," SID'99 Digest, pp6-9(1999)
【発明の概要】
【発明が解決しようとする課題】
【００２５】
上記した従来の表示装置の問題点について説明する。
【００２６】
第１の問題点は、ディスプレイの高精細化並びに多階調化に伴い、ドライバＩＣの価格及び消費電力が上昇する、ということである。
【００２７】
その理由は、液晶モジュールに対して、1フレーム時間ごとに、全ての画素の表示データを、シリアルに高速転送しなければならないためである。高精細度化し、画素数が多くなるほど、この時の転送レートは、増大する。高速転送の結果、ドライバＩＣにも高速性が要求され、回路素子を構成する多数のＣＭＯＳに貫通電流等が生じ、動作速度の上昇と共に消費電力が増大する。また、高速動作をするＩＣは、価格も増大する。そして、階調数が増大すると回路構成の複雑化及び転送速度の更なる増大が生じ、消費電力の更なる増大及びコストの増大を招く。また、前述したように、ＤＡＣ回路等を内蔵したＩＣでは、異種プロセスを併用する必要があり、更なるコストの増加をもたらす。
【００２８】
第２の問題点は、システム全体の消費電力および価格を抑える必要性から、画素数や階調数が制限される、ということである。
【００２９】
その理由は、上述のように画素数や、階調数を増大すると、ドライバＩＣの消費電力が増大するためである。
【００３０】
第３の問題点は、高周波数動作のために信頼性に問題がある、ということである。
【００３１】
その理由は、低温ポリシリコンＴＦＴを高周波動作させると、ＴＦＴ特性の変化が生じやすいためである。
【００３２】
第４の問題点は、表示パネル基板上の回路ブロック毎に使用する電圧が異なるために、複数の電圧に対応したプロセスを併用する必要性がある、ということである。
【００３３】
更には、入力信号の周波数が高くなった場合に、ＥＭＩの問題が大きい、ということである。その理由は、入力周波数そのままでソースドライバＩＣを駆動するためである。この結果、駆動回路の矩形波から生じるスプリアス（Ｓｐｕｒｉｏｕｓ：疑似）電波が増加し、ＥＭＩノイズも増加する。そのため、前述のように、各種のＥＭＩ対策に多大な努力が支払われていた。
【００３４】
一方、ＥＭＩのノイズレベルが十分に小さくなると、各種の基準試験を容易に通過することが出来、信頼性が向上するだけでなく、ＥＭＩ関連の試験に関わるコストも削減することが出来る。
【００３５】
したがって、本発明は、上記問題点に鑑みて創案されたものであって、その目的は、低コスト、低消費電力で、高精細、多階調の表示を実現する表示装置を提供することにある。
【００３６】
本発明の他の目的は、信頼性を向上する表示装置を提供することにある。
【００３７】
本発明のさらに他の目的は、ＥＭＩの影響を抑止する表示装置を提供することにある。
【００３８】
本発明のさらに他の目的は、複数の電圧に対するプロセスを併用することなく、一種類の電圧に対するプロセスによって全ての回路を駆動できる駆動回路一体型の表示装置を提供することにある。本発明のさらに他の目的は、シリアル−パラレル変換回路のレイアウト面積を小さくする半導体装置及び表示装置を提供することにある。
【課題を解決するための手段】
【００３９】
前記目的を達成する本発明に係る表示装置は、その一つのアスペクト（側面）において、複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置された表示部を有する表示パネル部と、前記複数の走査線に順次電圧を印加する走査線駆動回路と、上位装置から供給された表示データを受け、前記表示データに対応した信号を前記複数のデータ線に印加するデータ線駆動回路と、を有する表示装置において、表示データを格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル部へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し前記上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を、前記表示パネル部の外部に備え、前記表示パネル部に、前記データ線駆動回路の一部を構成し、前記コントローラ装置から転送されたデジタル信号の表示データをアナログ信号に変換するデジタル・アナログ変換回路（「ＤＡＣ回路」という）を備え、前記コントローラ装置と、前記表示パネル部との間のデータ転送用のバスの幅が、前記コントローラと前記上位装置の間のバスよりも、一回あたりの転送で多くのビットデータが並列転送される構成とされている。本発明において、データ転送のバス幅を大としたことで、データ線駆動回路の動作周波数が低減され、これにより、データ線駆動回路及び走査線駆動回路を含む周辺回路を構成するトランジスタ素子が、前記表示パネル部に形成される画素スイッチをなすＴＦＴ（Thin  Film  Transistor）と同一プロセスで形成され、前記周辺回路のトランジスタ素子のゲート絶縁膜の膜厚は、高電圧駆動される画素スイッチのＴＦＴのゲート絶縁膜の膜厚と同一に設定されている。
言い換えれば、前記データ線駆動回路、前記走査線駆動回路、前記表示部を構成しているそれぞれのトランジスタのゲート絶縁膜は同一構造で、その膜厚はプロセスばらつきの範囲内で等しい。
【００４０】
また本発明は、別のアスペクトにおいて、前記表示パネル部に、表示データを格納する表示メモリと、デジタル信号の表示データをアナログ信号に変換するデジタル・アナログ変換回路（「ＤＡＣ回路」という）を備えている。本発明において、ＤＡＣ回路と表示メモリは、画素部のＴＦＴ（Thin  Film  Transistor）形成プロセスと同一のプロセスで形成されている。
【００４１】
言い換えれば、前記ＤＡＣ回路、前記表示メモリ、前記画素部を構成しているそれぞれのトランジスタのゲート絶縁膜は同一構造で、その膜厚はプロセスばらつきの範囲内で等しい。
【００４２】
本発明において、前記表示パネル部に、前記ＤＡＣ回路の出力を入力とし、データ線群に出力が接続されたセレクタ回路を有する。本発明において、前記表示パネル部に、前記コントローラＩＣの電源電圧で規定される信号振幅を、前記表示パネル部側の高電圧にレベルシフトするレベルシフタを有する。本発明において、前記表示パネル部に、シリアルのデータをパラレル・データに変換するシリアル・パラレル変換回路を備え、前記ＤＡＣ回路には、前記シリアル・パラレル変換回路でパラレルに変換されたデータが供給される。以下の実施の形態の記載からも、当業者には、明らかであるように、特許請求の範囲の各請求項の本発明によっても上記目的は達成される。
【００４３】
また本発明は、別のアスペクトにおいて、前記シリアル−パラレル変換回路機能が、１ビット入力のシリアル−パラレル変換回路を複数個用い、これらを同時に駆動することで達成されている。
【発明の効果】
【００４４】
本発明によれば、低コスト、低消費電力で、高精細、多階調の表示を実現する表示装置を提供することができる。
【００４５】
本発明によれば、信頼性を向上する表示装置を提供することができる。
【００４６】
本発明によれば、ＥＭＩの影響を抑止する表示装置を提供することができる。
【００４７】
本発明によれば、複数の電圧に対するプロセスを併用することなく、一種類の電圧に対するプロセスによって全ての回路を駆動できる駆動回路一体型の表示装置を提供するこができる。本発明によれば、シリアル−パラレル変換回路のレイアウト面積を小さくする半導体装置及び表示装置を提供することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施例の表示装置の構成を示す図である。
【図２】本発明の第１の実施例の表示装置のタイミング動作を説明するための図である。
【図３】メモリ内蔵ドライバＩＣ並びにメモリ内蔵コントローラＩＣに対して、内蔵するメモリ容量とＩＣコストの関係を示す図である。
【図４】読み出し周波数とインタフェース回路消費電力の関係を示す図である。
【図５】本発明の第２の実施例の表示装置の構成を示す図である。
【図６】本発明の第３の実施例の表示装置の構成を示す図である。
【図７】本発明の第４の実施例の表示装置の構成を示す図である。
【図８】本発明の第５の実施例の表示装置の構成を示す図である。
【図９】本発明の第５の実施例の表示装置のタイミング動作を説明するための図である。
【図１０】本発明の第６の実施例の表示装置の構成を示す図である。
【図１１】本発明の第７の実施例の表示装置の構成を示す図である。
【図１２】本発明の第７の実施例の表示装置のタイミング動作を説明するための図である。
【図１３】本発明の第８の実施例の表示装置の構成を示す図である。
【図１４】本発明の第９の実施例の表示装置の構成を示す図である。
【図１５】本発明の第１０の実施例の表示装置の構成を示す図である。
【図１６】本発明の第１０の実施例の表示装置のタイミング動作を説明するための図である。
【図１７】本発明の第１１の実施例の表示装置の構成を示す図である。
【図１８】本発明の第１２の実施例の表示装置の構成を示す図である。
【図１９】本発明の第１２の実施例の表示装置のタイミング動作を説明するための図である。
【図２０】本発明の第１３の実施例の表示装置の構成を示す図である。
【図２１】本発明の第１４の実施例の表示装置の構成を示す図である。
【図２２】本発明の第１５の実施例の表示装置の構成を示す図である。
【図２３】本発明の第１６の実施例の表示装置の構成を示す図である。
【図２４】本発明の第１６の実施例の表示装置のタイミング動作を説明するための図である。
【図２５】本発明の第１７の実施例の表示装置の構成を示す図である。
【図２６】本発明の第１８の実施例の表示装置の構成を示す図である。
【図２７】本発明の第１８の実施例の表示装置のタイミング動作を説明するための図である。
【図２８】本発明の第１９の実施例の表示装置の構成を示す図である。
【図２９】本発明の第２０の実施例の表示装置の構成を示す図である。
【図３０】本発明の第２１の実施例の表示装置の構成を示す図である。
【図３１】本発明の第２１の実施例の表示装置のタイミング動作を説明するための図である。
【図３２】本発明の第２２の実施例の表示装置の構成を示す図である。
【図３３】本発明の第２３の実施例の表示装置の構成を示す図である。
【図３４】本発明の第２４の実施例の表示装置の構成を示す図である。
【図３５】本発明の実施例で用いられる表示パネル基板の作成の主要工程を説明するための断面図である。
【図３６】本発明の実施例で用いられる表示パネル基板の作成の主要工程を説明するための断面図である。
【図３７】従来の駆動回路一体型の液晶表示装置を用いたディスプレイシステムの概要を示す図である。
【図３８】従来のＤＡＣ回路内蔵の駆動回路一体型液晶表示装置を用いたディスプレイシステムの概要を示す図である。
【図３９】比較例として従来のアーキテクチャを適用した表示装置の構成を示す図である。
【図４０】図３９のシフトレジスタの回路構成を示す図である。
【図４１】図３９の６ビットデータレジスタとこれに接続されるデジタルデータバスラインの回路構成を示す図である。
【図４２】図３９の6×66ロードラッチの回路構成を示す図である。
【図４３】図３９のシフトレジスタ回路およびデジタルデータバスラインに入力される信号のタイミングチャートである。
【図４４】従来のレベル変換回路の回路構成を示す図である。
【図４５】本発明の実施例の表示装置の構成を示すブロック図である。
【図４６】図４５に示した本発明の実施例におけるレベル変換機能つき1-to-2シリアルパラレル変換回路の回路構成を示す図である。
【図４７】図４６に示した1-to-2シリアルパラレル変換回路のタイミング波形を示すタイミングチャート図である。
【図４８】図４６に示した1-to-2シリアルパラレル変換回路の最高動作周波数の測定結果を示したグラフである。
【図４９】図４６内に含まれるレベル変換部と図４４に示した従来のレベル変換回路との消費電力を比較したグラフである。
【図５０】図３９に示した表示装置と図４５に示した表示装置の、表示基板上に集積されたデジタル信号処理部の消費電力を比較したものである。
【図５１】１ビット入力２ビット出力シリアル−パラレル変換回路の回路構成を示す図である。
【図５２】１ビット入力６ビット出力のシリアル−パラレル変換回路の回路構成を示す図である。
【図５３】１ビット入力６ビット出力のシリアル−パラレル変換回路の回路構成を示す図である。
【発明を実施するための形態】
【００４９】
発明の実施の形態について説明する。本発明に係る表示装置は、その好ましい一実施の形態において、複数のデータ線と複数の走査線の交点にマトリクス状に配置された画素部を有する表示部（図１の110）と、前記複数の走査線に順次電圧を印加する走査線駆動回路（図１の109）と、上位装置から供給された表示データを受け、前記表示データに対応した信号を前記複数のデータ線に印加するデータ線駆動回路と、を有する表示装置において、表示デバイス基板（図１の101）の外に、前記画素部に対応する表示データを格納する表示メモリ（図１の111）と、表示メモリからデータを読み出し表示デバイス基板（図１の101）へ出力する出力バッファ（図１の112）と、表示メモリ（図１の111）および出力バッファ（図１の112）を制御し上位装置との通信並びに制御を司るコントローラ（図１の113）と、を有するコントローラＩＣ（図１の102）を備え、表示デバイス基板（図１の101）に、データ線駆動回路の一部を構成し、デジタル信号の表示データをアナログ信号に変換するＤＡＣ（デジタル・アナログ変換）回路（図１の106）を備え、コントローラＩＣ（図１の102）と、表示デバイス基板（図１の101）上のデータ線駆動回路との間のデータ転送用のバスの幅が、コントローラ（図１の113）と前記上位装置（図１の114）の間のバスよりも、一回あたりの転送で多くのビットデータが並列転送される構成とされている。
【００５０】
より詳細には、本発明に係る表示装置は、その好ましい一実施の形態において、表示デバイス基板（図１の101）が複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部（図１の110）を備え、Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリ（図１の111）と、表示メモリ（図１の111）からデータを読み出し表示パネル基板（図１の101）側へ出力する出力バッファ（図１の112）と、表示メモリ（図１の111）および出力バッファ（図１の112）を制御し、上位装置との通信並びに制御を司るコントローラ（図１の113）と、を有するコントローラＩＣ（図１の102）を、表示デバイス基板（図１の101）とは別に備えている。
【００５１】
コントローラＩＣ（図１の102）において、出力バッファ（図１の112）は、メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットをブロック分割数Ｓで分割した｛（Ｎ×Ｂ）／Ｓ｝個配置されている。
【００５２】
コントローラＩＣ（図１の102）の出力バッファ（図１の112）からは、｛（Ｎ×Ｂ）／Ｓ｝ビット幅のデータバスを介して、表示デバイス基板（図１の101）側に、｛（Ｎ×Ｂ）／Ｓ｝ビット単位で、１水平期間に、前記ブロック分割数Ｓ回に分割して、１ライン分の表示データが転送される。
【００５３】
表示デバイス基板（図１の101）には、前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトして出力するレベルシフタ（図１の104）と、このレベルシフタの出力をラッチするラッチ回路（図１の105）と、ラッチ回路のＢビットの出力を入力してアナログ信号を出力するＤＡＣ回路（図１の106）と、ＤＡＣ回路の出力を入力とし、前記表示部のＮ列と同じＮ出力を有するセレクタ（図１の107）と、を含むデータ線駆動回路と、前記複数の走査線（ゲート線）に順次電圧を印加する走査線駆動回路（図１の109）と、を備えている。レベルシフタ(図１の104)とラッチ回路(図１の105)は、いずれも｛（Ｎ×Ｂ）／Ｓ｝個配置され、ＤＡＣ回路(図１の106)は（Ｎ／Ｓ）個配置され、セレクタ回路(図１の107)は、（Ｎ／Ｓ）個のＤＡＣ回路（図１の106）の出力を受け、入力されるセレクタ制御信号に基づき、前記各ＤＡＣ回路の出力ごとに、１水平期間を前記ブロック分割数Ｓで分割した時間で、順次、Ｓ本のデータ線群へデータ信号の供給を行い、コントローラＩＣのコントローラ（図１の113）は、表示デバイス基板上(図１の101)のレベルシフタ・タイミングバッファ（図１の108）にクロック信号を供給し、レベルシフタ・タイミングバッファ（図１の108）で昇圧されて出力されるラッチクロック信号とセレクタ制御信号が、前記ラッチ回路（図１の105）とセレクタ回路（図１の107）にそれぞれ供給される。
【００５４】
本発明の一実施の形態において、表示デバイス基板上に形成されたデータ線駆動回路及び走査線駆動回路を含む周辺回路を構成するトランジスタ素子が、表示部に形成される画素スイッチをなすＴＦＴ（Thin  Film  Transistor）と同一プロセスで形成されており、好ましくは、多結晶シリコンＴＦＴよりなる。
【００５５】
すなわち、前記データ線駆動回路、前記走査線駆動回路、前記表示部を構成しているそれぞれのトランジスタのゲート絶縁膜は同一構造で、その膜厚はプロセスばらつきの範囲内で等しく設定されている。
【００５６】
本発明の実施の形態において、表示部の両側に、走査線駆動回路（図５の109）と、データ線駆動回路にクロックを供給するレベルシフタ／タイミングバッファ（図５の108）を備えた構成としてもよい。
【００５７】
本発明の実施の形態において、表示デバイス基板（101）に作成され、データ線駆動回路を構成するラッチ回路とレベルシフタは、その位置を入れ替えるようにしてもよい（図６参照）。
【００５８】
本発明の実施の形態において、コントローラＩＣ（図７の102）の信号の振幅と表示デバイス基板（図７の101）の信号の振幅を同一としてもよい。表示デバイス基板（図７の101）において、レベルシフト回路は省略される。
【００５９】
本発明の実施の形態においては、電流駆動型の画素素子を駆動するため、表示データの階調に対応した電流を生成し、データ線に電流を供給する電圧−電流変換回路／電流出力バッファ（図８、図１５の801）、デコーダと電流出力バッファ（図１０、図１７の1001と1002）を備えた構成としてもよい。
【００６０】
本発明の別の実施の形態において、コントローラＩＣ（図１１、図２９の102）の出力バッファ（図１１、図１３の112）が（Ｎ×Ｂ）個配置され、コントローラＩＣから、（Ｎ×Ｂ）ビット幅のデータバスを介して、表示デバイス基板（図１１、図１３の101）側に、（Ｎ×Ｂ）ビット単位で、１水平期間に１ライン分の表示データが１回で転送され、ＤＡＣ回路（図１１、図１３の106）をデータ線に対応させてＮ個備える構成としてもよい。かかる構成において、コントローラＩＣ（図１４、図２９の102）の信号の振幅と表示デバイス基板（図１４、図２９の101）の信号の振幅を同一としてもよい。表示デバイス基板（図１４の101）において、レベルシフト回路は省略される。
【００６１】
本発明の実施の形態において、表示デバイス基板（101）にシリアルのデータをパラレル・データに変換するシリアル・パラレル変換回路（図１８、図２０〜図２３、図２５、図２６、図２８〜図３０、図３２〜図３４の1801）を備え、ＤＡＣ回路には、シリアル・パラレル変換回路でパラレルに変換されたデータが供給される構成としてもよい。シリアル・パラレル変換回路でパラレルビットに変換されたデータ（これをラッチした信号及び／又はレベルシフトした信号）をＤＡＣ回路の入力に供給することで、ＤＡＣ回路の動作周波数を下げることができる。
【００６２】
この多ビット入力多ビット出力シリアル−パラレル変換回路は、１ビット入力のシリアル−パラレル変換回路複数個によって構成され、これら複数の１ビット入力のシリアル−パラレル変換回路は同時に駆動される。
【００６３】
本発明に係る表示装置は、別の実施の形態において、表示パネル部（図３３、図３４の101）に、デジタル信号の表示データをアナログ信号に変換するＤＡＣ回路（図３３の106）と、表示データを格納する表示メモリ（図３３、図３４の111）を備え、前記ＤＡＣ回路及び表示メモリは、画素部のＴＦＴ（Thin  Film  Transistor）形成プロセスと同一のプロセスで形成されている。
【００６４】
言い換えれば、前記ＤＡＣ回路、前記表示メモリ、前記画素部を構成しているそれぞれのトランジスタのゲート絶縁膜は同一構造で、その膜厚はプロセスばらつきの範囲内で等しい。
【００６５】
より詳細には、本発明に係る表示装置は、別の実施の形態において、表示デバイス基板（図３３の101）が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部（図３３の110）と、Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納するメモリ（図３３の111）と、表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファ（図３３の112）と、表示メモリ（図３３の111）および出力バッファ（図３３の112）を制御し上位装置との通信並びに制御を司るコントローラ（図３３の113）と、を同一基板に有している。出力バッファ（図３３の112）は、前記メモリ（図３３の111）の（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットを、ブロック分割数Ｓの数とＰ相で分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個配置されている。
【００６６】
表示デバイス基板（図３３の101）は、出力バッファ（図３３の112）の出力をシリアルに入力しＰ相に展開して出力するシリアル・パラレル変換回路（図３３の1801）と、シリアル・パラレル変換回路（図３３の1801）の出力をラッチするラッチ回路（図３３の105）と、前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するＤＡＣ回路（図３３の106）と、ＤＡＣ回路の出力を入力とし、前記表示部のＮ列と同じＮ出力を有するセレクタ（図３３の107）と、を含むデータ線駆動回路と、前記複数の走査線に順次電圧を印加する走査線駆動回路（図３３の109）と、を備えている。シリアル／パラレル変換回路（図３３の1801）は、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個配置され、ラッチ回路（図３３の105）は｛（Ｎ×Ｂ）／Ｓ｝個配置され、ＤＡＣ回路（図３３の106）は（Ｎ／Ｓ）個配置され、セレクタ回路（図３３の107）は、（Ｎ／Ｓ）個のＤＡＣ回路（図３３の106）の出力を受け、セレクタ制御信号に基づき、各ＤＡＣ回路の出力ごとに、前記ブロック分割数Ｓに分割された時間で、順次Ｓ本のデータ線群へデータ信号の供給を行う。コントローラ（図３３の113）から、ラッチ回路（図３３の105）へラッチクロック信号が供給され、セレクタ回路（図３３の107）にセレクタ制御信号が供給され、シリアル／パラレル変換回路（図３３の1801）にシリアル・パラレル変換制御信号が供給される。
【００６７】
この実施の形態において、データ線駆動回路、走査線駆動回路を含む周辺回路を構成するＴＦＴは、表示部の画素スイッチのＴＦＴと同一のプロセスで形成される。
【００６８】
言い換えれば、前記データ線駆動回路、前記走査線駆動回路、前記表示部を構成しているそれぞれのトランジスタのゲート絶縁膜は同一構造で、その膜厚はプロセスばらつきの範囲内で等しく設定されている。
【実施例】
【００６９】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。
【００７０】
［実施例１］
図１は、本発明の第１の実施例の構成を示す図である。図１を参照して、本発明の第１の実施例を詳細に説明する。図１を参照すると、本発明の第１の実施例は、システム側回路基板103と、コントローラＩＣ102、及び、表示デバイス基板101を備えて構成される。システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ／タイミングバッファ（コントローラ）108、走査回路（走査線駆動回路）109、レベルシフタ104、ラッチ回路105、ＤＡＣ回路106、セレクタ回路107並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。レベルシフタ回路104、ラッチ回路105、ＤＡＣ回路106、セレクタ回路107はこの順に配置され、セレクタ回路107が表示部110の列側に接続されており、レベルシフタ回路104の出力をラッチ回路105でラッチし、ラッチ回路105の出力はＤＡＣ回路106でアナログ信号に変換され、セレクタ回路107を介して表示部110のデータ線に出力される。
【００７１】
本実施例では、表示部110において、階調ビット数Ｂで、Ｍ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。セレクタ回路107は、表示部110の列側入力数と同じＮ出力を有する。
【００７２】
出力バッファ112は、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットを、ブロック分割数Ｓの数だけ分割した｛（Ｎ×Ｂ）／Ｓ｝ビット数の回路から構成される。
【００７３】
レベルシフタ104及びラッチ回路105は、出力バッファ112と同じ｛（Ｎ×Ｂ）／Ｓ｝ビット数の回路から構成される。
【００７４】
ＤＡＣ回路106は、（Ｎ／Ｓ）回路からなり、階調ビット数Ｂを入力して各階調のデジタル値に応じたアナログ信号を出力する。
【００７５】
図２は、本発明の第１の実施例のタイミング動作を説明するための図である。図２を参照すると、１水平期間中に、コントローラＩＣ102の出力バッファ112から、表示デバイス基板101へ、｛（Ｎ×Ｂ）／Ｓ｝ビットのデータバスを介して、入力データ信号を入力すると、ラッチ回路105に供給されるラッチクロック信号の立ち下がりエッジで、ラッチされる。その結果、ラッチ回路105の出力信号は、次のＤＡＣ回路106への入力信号となる。ラッチクロック信号は、レベルシフタ／タイミングバッファ108からラッチ回路105に供給される。
【００７６】
ＤＡＣ回路106で各データ信号は、ＤＡ変換（デジタル・アナログ変換）され、各階調のデジタル値に応じたアナログ信号となる。
【００７７】
セレクタ回路107に供給されるセレクタ制御信号として、ブロック分割数Ｓ（図２では、Ｓ＝４）分の配線に対し、制御用パルスが、図２のように、順次走査される。セレクタ制御信号は、レベルシフタ／タイミングバッファ108からセレクタ回路107に供給される。
【００７８】
このセレクタ制御信号をセレクタ回路107に入力すると、ＤＡＣ回路106の出力信号から順次に信号をセレクトし、ブロック分割数Ｓの数（Ｓ本）の信号に分離し、本数がブロック分割数Ｓである信号線群の各信号線（データ線）に送られる。
【００７９】
このような信号線群が（Ｎ／Ｓ）個並び全てに並列に信号が供給されることによって、１水平期間中でのＮ本の信号線への信号供給が実現される。
【００８０】
表示部110のＭ行の画素スイッチの各ゲート線を駆動するゲート信号は、走査回路109（Ｍ個）から供給され、１水平期間の間、高レベルに保たれ、それ以外の期間は低レベルである。このようなゲート信号が順次走査され、Ｍ本の各ゲート線にゲート信号が供給される。
【００８１】
本実施例では、図１及び図２の構成により、Ｍ行Ｎ列の表示部110に対し表示を行うことが可能である。
【００８２】
Ｍ行Ｎ列の表示部110に対するデータ信号は、デジタル信号で用意され、デジタル階調のビット数Ｂに応じ、（Ｍ×Ｎ×Ｂ）ビットのデータがメモリ111に記憶される。
【００８３】
出力バッファ112では、Ｍ本のゲート走査線毎にブロック分割数Ｓに分割して出力するため、｛（Ｎ×Ｂ）／Ｓ｝ビットでデータが転送される。コントローラＩＣ102の出力バッファ112から、表示デバイス基板101へ、｛（Ｎ×Ｂ）／Ｓ｝ビットのデータバスを介して、１水平期間にブロック分割数Ｓ（＝４）回に分割して、１ライン分の表示データが転送される。この結果、従来のシリアル転送方法に比べて、遅い転送速度で、データが転送可能である。
【００８４】
転送されたデータ信号は、レベルシフト回路104で低い電圧振幅の入力データから高い電圧値（電圧振幅）への昇圧を行う。
【００８５】
このレベルシフト回路104により、高い電圧でのデータ転送が不要となるため、消費電力が大きく低下する。
【００８６】
ラッチ回路105では、図２に示すように、データ信号を、ラッチ回路105に供給されるラッチクロック信号の立ち下がりエッジでラッチする。ラッチ回路105には、コントローラ113からの信号をレベルシフタ／タイミングバッファ108で高い電圧振幅へ昇圧した信号が供給されるラッチクロック信号として供給される。このレベルシフト回路104及びラッチ回路105は、出力バッファ112から転送されるビット数と同じ｛（Ｎ×Ｂ）／Ｓ｝ビットで処理が行われる。
【００８７】
ＤＡＣ回路106は（Ｎ／Ｓ）回路からなり、入力される｛（Ｎ×Ｂ）／Ｓ｝ビットの内の階調ビット数Ｂずつのデータ群からデジタル・アナログ変換し、１本のアナログ信号を得ることにより、全回路で（Ｎ／Ｓ）本（ビット）のアナログ信号データを出力する。すなわち、｛（Ｎ×Ｂ）／Ｓ｝個のラッチ回路105のＢ個出力が、対応する一つのＤＡＣ106に入力され、ＤＡＣ106から階調データに対応するアナログ電圧信号が出力される。
【００８８】
ＤＡＣ106の（Ｎ／Ｓ）本（ビット）のアナログデータ信号は、セレクタ回路107で、セレクタ制御信号に基づき、１出力毎に、ブロック分割数Ｓに分割された時間で、順次選択され、Ｓ本（図２ではＳ＝４）のデータ線群へのデータ信号供給を行う。
【００８９】
この結果、Ｎ本のデータ線へのデータ信号の供給が行われる。
【００９０】
Ｍ本の各ゲート線が走査される毎に、メモリ111より、順次、対応するデータの読み出しが行われ、表示部110への書込みが行われて表示が行われる。
【００９１】
［実施例２］
本発明の第２の実施例について説明する。図５は、本発明の第２の実施例の構成を示す図である。図５を参照すると、本発明の第２の実施例は、システム側回路基板103と、コントローラＩＣ102及び表示デバイス基板101から構成される。システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ／タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、ＤＡＣ回路106、セレクタ回路107並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。レベルシフタ回路104、ラッチ回路105、ＤＡＣ回路106、セレクタ回路107は、この順に並び、セレクタ回路107が表示部110の列側に接続されている。
【００９２】
本実施例では、前記第1の実施例と相違して、レベルシフタ／タイミングバッファ108及び走査回路109が、表示部110を間に挟んで相対する両側に配置されている。走査回路109のゲートドライバの駆動能力の低減と、ゲート線の両端間での遅延が解消される。
【００９３】
本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。また、セレクタ回路107は表示部110の列側入力数と同じＮ出力を有する。出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビットをブロック分割数Ｓの数だけ分割した｛（Ｎ×Ｂ）／Ｓ｝ビット数の回路がある。レベルシフタ104及びラッチ回路105は、出力バッファ112と同じ｛（Ｎ×Ｂ）／Ｓ｝ビット数の回路がある。ＤＡＣ回路106は、（Ｎ／Ｓ）回路からなる。
【００９４】
［実施例３］
本発明の第３の実施例について説明する。図６は、本発明の第３の実施例の構成を示す図である。図６を参照すると、本発明の第３の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ／タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、ＤＡＣ回路106、セレクタ回路107並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。ラッチ回路105、レベルシフタ回路104、ＤＡＣ回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
【００９５】
すなわち、本実施例では、ラッチ回路105とレベルシフタ104の配置が、第１の実施例と相違している。
【００９６】
本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。
【００９７】
メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。
【００９８】
また、セレクタ回路107は表示部110の列側入力数と同じＮ出力を有する。出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビットをブロック分割数Ｓの数だけ分割した｛（Ｎ×Ｂ）／Ｓ｝ビット数の回路がある。
【００９９】
レベルシフタ104及びラッチ回路105は、出力バッファ112と同じ｛（Ｎ×Ｂ）／Ｓ｝ビット数の回路がある。ＤＡＣ回路106は、（Ｎ／Ｓ）回路からなる。
【０１００】
なお、本実施例でも、第２の実施例と同様にレベルシフタ／タイミングバッファ108及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０１０１】
［実施例４］
次に本発明の第４の実施例について説明する。図７は、本発明の第４の実施例の構成を示す図である。図７を参照すると、本発明の第４の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、タイミングバッファ７01、走査回路109、ラッチ回路105、ＤＡＣ回路106、セレクタ回路107並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。ラッチ回路105、ＤＡＣ回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
【０１０２】
すなわち、本実施例では、レベルシフタ回路104が存在せず、レベルシフタ／タイミングバッファ108の代わりに、タイミングバッファ701が配置される点で、第１及び第３の実施例と相違している。
【０１０３】
本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。また、セレクタ回路107は表示部110の列側入力数と同じＮ出力を有する。出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビットをブロック分割数Ｓの数だけ分割した｛（Ｎ×Ｂ）／Ｓ｝ビット数の回路がある。ラッチ回路105は、出力バッファ112と同じ｛（Ｎ×Ｂ）／Ｓ｝ビット数の回路がある。ＤＡＣ回路106は、（Ｎ／Ｓ）回路からなる。なお、本実施例でも、第２の実施例と同様に、タイミングバッファ701及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０１０４】
［実施例５］
次に本発明の第５の実施例について説明する。図８は、本発明の第５の実施例の構成を示す図である。図８を参照すると、本発明の第５の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ／タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、ＤＡＣ回路106、セレクタ回路107、電圧−電流変換回路／電流出力バッファ801並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。レベルシフタ回路104、ラッチ回路105、ＤＡＣ回路106、電圧−電流変換回路／電流出力バッファ801、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
【０１０５】
すなわち、本実施例では、電圧−電流変換回路／電流出力バッファ801が存在する点で、第１乃至第４の実施例と相違している。
【０１０６】
本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。また、セレクタ回路107は表示部110の列側入力数と同じＮ出力を有する。出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビットをブロック分割数Ｓの数だけ分割した｛（Ｎ×Ｂ）／Ｓ｝ビット数の回路がある。レベルシフタ104及びラッチ回路105は、出力バッファ112と同じ｛（Ｎ×Ｂ）／Ｓ｝ビット数の回路がある。
【０１０７】
ＤＡＣ回路106及び電圧−電流変換回路／電流出力バッファ801は、（Ｎ／Ｓ）回路からなる。なお、本実施例でも、第２の実施例と同様にレベルシフタ／タイミングバッファ108及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０１０８】
本実施例では、第１乃至第４の実施例と異なり、電圧−電流変換回路／電流出力バッファ801を備えたことにより、電圧駆動で無く、電流駆動の表示素子へデータ信号を供給することが可能である。
【０１０９】
図９は、本発明の第５の実施例のタイミング動作を説明するための図である。図９を参照すると、１水平期間中に表示デバイス基板101へ入力データ信号を入力すると、ラッチ回路105に供給されるラッチクロック信号の立ち下がりエッジでラッチされる。その結果、ラッチ回路105の出力信号は、図９の通りとなる。この信号は、次のＤＡＣ回路106への入力信号となる。
【０１１０】
ＤＡＣ回路106で各データ信号はＤＡ変換（デジタル・アナログ変換）され、各階調のデジタル値に応じたアナログ信号となる。このＤＡＣ出力信号は、電圧−電流変換回路／電流出力バッファ801で電圧信号から電流信号へ変換される。
【０１１１】
セレクタ制御信号として、ブロック分割数Ｓ（図９ではＳ＝４）分の配線に対し、制御用パルスが、図９のように順次走査される。
【０１１２】
このセレクタ制御信号をセレクタ回路107に入力すると、電圧−電流変換回路／電流出力バッファ801の出力信号から順次に信号をセレクトし、ブロック分割数Ｓの数の信号に分離し、本数がブロック分割数Ｓである信号線群の各信号線に送られる。
【０１１３】
このような信号線群が（Ｎ／Ｓ）個並び全てに並列に信号が供給されることによって、１水平期間中でのＮ本の信号線への信号供給が実現される。
【０１１４】
ゲート信号は、１水平期間の間、高レベルに保たれ、それ以外の期間は低レベルである。このようなゲート信号が順次走査され、Ｍ本の各ゲート線にゲート信号が供給される。
【０１１５】
本実施例では、図８及び図９の構成により、Ｍ行Ｎ列の電流信号による表示部110に対し表示を行うことが可能である。Ｍ行Ｎ列の表示部に対するデータ信号はデジタル信号で用意され、デジタル階調のビット数Ｂに応じ、（Ｍ×Ｎ×Ｂ）ビットのデータがメモリ111に記憶される。出力バッファ112では、Ｍ本のゲート走査線毎にブロック分割数Ｓに分割して出力するため、｛（Ｎ×Ｂ）／Ｓ｝ビットでデータが転送される。この結果、従来の転送方法に比べ、遅い転送速度でデータが転送可能である。
【０１１６】
転送されたデータ信号は、レベルシフト回路104で低い電圧値の入力データから高い電圧値への昇圧を行う。このレベルシフト回路104により、高い電圧でのデータ転送が不要となるため、消費電力が大きく低下する。ラッチ回路105では、図９に示すようにデータ信号をラッチする。このレベルシフト回路104及びラッチ回路105は、出力バッファ112から転送されるビット数と同じ｛（Ｎ×Ｂ）／Ｓ｝ビットで処理が行われる。ＤＡＣ回路106は（Ｎ／Ｓ）回路からなり、入力される｛（Ｎ×Ｂ）／Ｓ｝ビットの内の階調ビット数Ｂずつのデータ群からデジタル・アナログ変換し１ビットのアナログ信号を得ることにより、全回路で（Ｎ／Ｓ）ビットのアナログ信号データを出力する。
【０１１７】
この（Ｎ／Ｓ）ビットのアナログデータ信号は、次の電圧−電流変換回路／出力バッファ801で電圧値から電流値へと変換される。この信号は、次のセレクタ回路107で、１ビット毎にブロック分割数Ｓに分割された時間で順次選択されＳ本のデータ線群へのデータ信号供給を行う。
【０１１８】
この結果、Ｎ本のデータ線へのデータ信号（１ライン分）の供給がなされる。Ｍ本の各ゲート線が走査される毎に、メモリ111より順次データの読み出しが行われ表示部110への書込みがなされる。
【０１１９】
［実施例６］
次に本発明の第６の実施例について説明する。図１０は、本発明の第６の実施例の構成を示す図である。図１０を参照すると、本発明の第６の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ／タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、セレクタ回路107、デコーダ回路1001、電流出力バッファ1002並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。レベルシフタ回路104、ラッチ回路105、デコーダ回路1001、電流出力バッファ1002、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
【０１２０】
すなわち、本実施例では、ＤＡＣ回路106が存在せず、デコーダ回路1001、電流出力バッファ1002が存在する点で、第１乃至第５の実施例と相違している。電流出力バッファ1002は、出力電流可変型とされ、デコーダ回路1001のデコード結果に応じた電流を出力する。
【０１２１】
本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。また、セレクタ回路107は表示部110の列側入力数と同じＮ出力を有する。出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビットをブロック分割数Ｓの数だけ分割した｛（Ｎ×Ｂ）／Ｓ｝ビット数の回路がある。レベルシフタ104及びラッチ回路105は、出力バッファ112と同じ｛（Ｎ×Ｂ）／Ｓ｝ビット数の回路がある。デコーダ回路1001及び電流出力バッファ1002は、（Ｎ／Ｓ）回路からなる。なお、本実施例でも、第２の実施例と同様にレベルシフタ／タイミングバッファ108及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０１２２】
［実施例７］
次に本発明の第７の実施例について説明する。図１１は、本発明の第７の実施例の構成を示す図である。図１１を参照すると、本発明の第７の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。
【０１２３】
表示デバイス基板101は、レベルシフタ／タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、ＤＡＣ回路106並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。レベルシフタ回路104、ラッチ回路105、ＤＡＣ回路106はこの順に並び、ＤＡＣ回路106が表示部110の列側に接続されている。本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。また、ＤＡＣ回路106は表示部110の列側入力数と同じＮ出力を有する。出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビット数の回路がある。レベルシフタ104及びラッチ回路105は、出力バッファ112と同じ（Ｎ×Ｂ）ビット数の回路がある。
【０１２４】
すなわち、本実施例では、セレクタ回路107が存在しない点と、ブロック分割がされない点で、第１乃至第６の実施例と相違している。なお、本実施例でも、第２の実施例と同様にレベルシフタ／タイミングバッファ108及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０１２５】
図１２は、本発明の第７の実施例のタイミング動作を説明するための図である。図１２を参照すると、１水平期間中に表示デバイス基板101へ入力データ信号を入力すると、ラッチ回路105に供給されるラッチクロック信号の立ち下がりエッジでラッチされる。
【０１２６】
その結果、ラッチ回路105の出力信号は、図１２の通りとなる。この信号は、次のＤＡＣ回路106への入力信号となる。ＤＡＣ回路106で各データ信号はＤＡ変換（デジタル・アナログ変換）され、各階調のデジタル値に応じたアナログ信号となる。ＤＡＣ出力信号はそのまま各データ信号線に送られる。
【０１２７】
ゲート信号は、１水平期間の間、高レベルに保たれ、それ以外の期間は低レベルである。このようなゲート信号が順次走査され、Ｍ本の各ゲート線にゲート信号が供給される。
【０１２８】
本実施例では、図１１及び図１２の構成により、Ｍ行Ｎ列の表示部110に対し表示を行うことが可能である。Ｍ行Ｎ列の表示部に対するデータ信号はデジタル信号で用意され、デジタル階調のビット数Ｂに応じ、（Ｍ×Ｎ×Ｂ）ビットのデータがメモリ111に記憶される。出力バッファ112では、Ｍ本のゲート走査線毎に出力するため、（Ｎ×Ｂ）ビットでデータが転送される。この結果、従来の転送方法に比べ、遅い転送速度でデータが転送可能である。転送されたデータ信号は、レベルシフト回路104で低い電圧値の入力データから高い電圧値への昇圧を行う。このレベルシフト回路104により、高い電圧でのデータ転送が不要となるため、消費電力が大きく低下する。
【０１２９】
ラッチ回路105では、図１２に示すようにデータ信号をラッチする。このレベルシフト回路104及びラッチ回路105は、出力バッファ112から転送されるビット数と同じ（Ｎ×Ｂ）ビットで処理が行われる。ＤＡＣ回路106はＮ回路からなり、入力される（Ｎ×Ｂ）ビットの内の階調ビット数Ｂずつのデータ群からデジタル・アナログ変換し１ビットのアナログ信号を得ることにより、全回路でＮビットのアナログ信号データを出力する。このＮビットのアナログデータ信号は、Ｎ本のデータ線へ直接供給され、データ信号の供給がなされる。Ｍ本の各ゲート線が走査される毎に、メモリ111より順次データの読み出しが行われ表示部110への書込みがなされる。
【０１３０】
［実施例８］
次に本発明の第８の実施例について説明する。図１３は、本発明の第８の実施例の構成を示す図である。図１３を参照すると、本発明の第８の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ／タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、ＤＡＣ回路106並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。ラッチ回路105、レベルシフタ回路104、ＤＡＣ回路106はこの順に並び、ＤＡＣ回路106が表示部110の列側に接続されている。
【０１３１】
すなわち、本実施例では、ラッチ回路105とレベルシフタ104の配置が、第７の実施例と相違している。
【０１３２】
本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。また、ＤＡＣ回路106は表示部110の列側入力数と同じＮ出力を有する。出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビット数の回路がある。レベルシフタ104及びラッチ回路105は、出力バッファ112と同じ（Ｎ×Ｂ）ビット数の回路がある。
【０１３３】
すなわち、本実施例では、セレクタ回路107が存在しない点とブロック分割がされない点で、第7の実施例と同様に第１乃至第６の実施例と相違している。なお、本実施例でも、第２の実施例と同様にレベルシフタ／タイミングバッファ108及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０１３４】
［実施例９］
次に本発明の第９の実施例について説明する。図１４は、本発明の第９の実施例の構成を示す図である。図１４を参照すると、本発明の第９の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、タイミングバッファ401、走査回路109、ラッチ回路105、ＤＡＣ回路106並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。
【０１３５】
ラッチ回路105、ＤＡＣ回路106は、この順に並び、Ｎ個のＤＡＣ回路106が、表示部110の列側に接続されている。すなわち、本実施例では、レベルシフタ回路104が存在せず、レベルシフタ／タイミングバッファ108の代わりに、タイミングバッファ401が配置される点で、第７及び第８の実施例と相違している。
【０１３６】
本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。また、ＤＡＣ回路106は表示部110の列側入力数と同じＮ出力を有する。
【０１３７】
出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビット数の回路が設けられている。ラッチ回路105には、出力バッファ112と同じ（Ｎ×Ｂ）ビット数の回路が設けられている。
【０１３８】
すなわち、本実施例では、セレクタ回路107が存在しない点とブロック分割がされない点で、第7の実施例と同様に第１乃至第６の実施例と相違している。なお、本実施例でも、第２の実施例と同様にレベルシフタ／タイミングバッファ108及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０１３９】
［実施例１０］
次に本発明の第１０の実施例について説明する。図１５は、本発明の第１０の実施例の構成を示す図である。図１５を参照すると、本発明の第１０の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ／タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、ＤＡＣ回路106、電圧−電流変換回路／電流出力バッファ801並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。レベルシフタ回路104、ラッチ回路105、ＤＡＣ回路106、電圧−電流変換回路／電流出力バッファ801はこの順に並び、電圧−電流変換回路／電流出力バッファ801が表示部110の列側に接続されている。
【０１４０】
本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。また、電圧−電流変換回路／電流出力バッファ801は表示部110の列側入力数と同じＮ出力を有する。出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビット数の回路がある。レベルシフタ104及びラッチ回路105は、出力バッファ112と同じ（Ｎ×Ｂ）ビット数の回路がある。ＤＡＣ回路106は、Ｎ回路からなる。
【０１４１】
すなわち、本実施例では、セレクタ回路107が存在しない点とブロック分割がされない点で、第５の実施例と相違している。なお、本実施例でも、第２の実施例と同様にレベルシフタ／タイミングバッファ108及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０１４２】
図１６は、本発明の第１０の実施例のタイミング動作を説明するための図である。図１６を参照すると、１水平期間中に表示デバイス基板101へ入力データ信号を入力すると、ラッチ回路105に供給されるラッチクロック信号の立ち下がりエッジでラッチされる。その結果、ラッチ回路105の出力信号は、図１６に示す通りとなる。この信号は、次のＤＡＣ回路106への入力信号となる。ＤＡＣ回路で各データ信号はＤＡ変換（デジタル・アナログ変換）され、各階調のデジタル値に応じたアナログ信号となる。このＤＡＣ出力信号は電圧信号であるが、電圧−電流変換回路・電流出力バッファ801によって電流出力信号に変換される。この電流出力信号はそのまま各データ信号線に送られる。ゲート信号は、１水平期間の間、高レベルに保たれ、それ以外の期間は低レベルである。このようなゲート信号が順次走査され、Ｍ本の各ゲート線にゲート信号が供給される。
【０１４３】
本実施例では、図１５及び図１６の構成により、Ｍ行Ｎ列の表示部110に対し表示を行うことが可能である。Ｍ行Ｎ列の表示部に対するデータ信号はデジタル信号で用意され、デジタル階調のビット数Ｂに応じ、（Ｍ×Ｎ×Ｂ）ビットのデータがメモリ111に記憶される。出力バッファ112では、Ｍ本のゲート走査線毎に出力するため、（Ｎ×Ｂ）ビットでデータが転送される。この結果、従来の転送方法に比べ、遅い転送速度でデータが転送可能である。転送されたデータ信号は、レベルシフト回路104で低い電圧値の入力データから高い電圧値への昇圧を行う。このレベルシフト回路により、高い電圧でのデータ転送が不要となるため、消費電力が大きく低下する。
【０１４４】
ラッチ回路105では、図１６に示すようにデータ信号をラッチする。このレベルシフト回路104及びラッチ回路105は、出力バッファ112から転送されるビット数と同じ（Ｎ×Ｂ）ビットで処理が行われる。
【０１４５】
ＤＡＣ回路106はＮ回路からなり、入力される（Ｎ×Ｂ）ビットの内の階調ビット数Ｂずつのデータ群からデジタル・アナログ変換し、１ビットのアナログ信号を得ることにより、全回路でＮビットのアナログ信号電圧データを出力する。このＮビットのアナログデータ信号は、電圧−電流変換回路／電流出力バッファ801で、電圧信号から電流信号に変換される。このＮビットのアナログ電流信号はＮ本のデータ線へ直接供給され、データ信号の供給がなされる。Ｍ本の各ゲート線が走査される毎に、メモリ111より順次データの読み出しが行われ表示部110への書込みがなされる。
【０１４６】
［実施例１１］
次に本発明の第１１の実施例について説明する。図１７は、本発明の第１１の実施例の構成を示す図である。図１７を参照すると、本発明の第１１の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ／タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、デコーダ回路1001、電流出力バッファ1002並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。レベルシフタ回路104、ラッチ回路105、Ｂ個のラッチ回路105の出力を入力するデコーダ回路1001、デコーダ回路1001の出力を入力しデコード結果に応じた電流値を出力する電流出力バッファ1002はこの順に並び、電流出力バッファ1002が表示部110の列側に接続されている。本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。また、電流出力バッファ1002は、表示部110の列側入力数と同じＮ出力を有する。出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビット数の回路がある。レベルシフタ104及びラッチ回路105は、出力バッファ112と同じ（Ｎ×Ｂ）ビット数の回路がある。デコーダ回路1001は、Ｎ回路からなる。
【０１４７】
すなわち、本実施例では、セレクタ回路107が存在しない点とブロック分割がされない点で、第６の実施例と相違している。なお、本実施例でも、第２の実施例と同様に、レベルシフタ／タイミングバッファ108及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０１４８】
［実施例１２］
次に本発明の第１２の実施例について説明する。図１８は、本発明の第１２の実施例の構成を示す図である。図１８を参照すると、本発明の第１２の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ／タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、ＤＡＣ回路106、セレクタ回路107、シリアル／パラレル変換回路1801並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。レベルシフタ回路104、シリアル／パラレル変換回路1801、ラッチ回路105、ＤＡＣ回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
【０１４９】
本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。また、セレクタ回路107は表示部110の列側入力数と同じＮ出力を有する。出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビットをブロック分割数Ｓの数及びシリアル／パラレル相展開数Ｐだけ分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット数の回路がある。レベルシフタ104は、出力バッファ112と同じ｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット数の回路がある。ラッチ回路105は、｛（Ｎ×Ｂ）／Ｓ｝ビット数の回路がある。ＤＡＣ回路106は、（Ｎ／Ｓ）回路からなる。
【０１５０】
本実施例では、シリアル／パラレル変換回路1801が設けられており、各回路のビット数が異なる点でその他の実施例と異なる。
【０１５１】
図１９は、本発明の第１２の実施例のタイミング動作を説明するための図である。図１９を参照すると、１水平期間中に表示デバイス基板101へ入力データ信号を入力すると、シリアル／パラレル変換回路1801によりシリアル／パラレル展開数Ｐ（ここでは、Ｐ＝２）に展開された信号となる。
【０１５２】
このＰ相展開は、シリアル／パラレル変換回路（以下、「Ｓ／Ｐ変換回路」と略記される）1801で、Ｓ／Ｐ変換回路制御信号によって制御される。Ｓ／Ｐ変換回路制御信号は、レベルシフタ／タイミングバッファ108からＳ／Ｐ変換回路1801に供給される。
【０１５３】
図１９の例では、Ｓ／Ｐ変換回路制御信号の奇数（偶数）パルスの立ち下がりエッジで、入力データ信号の奇数データがラッチされ、Ｓ／Ｐ変換回路出力Ａが生成される。一方、Ｓ／Ｐ変換回路制御信号の偶数(奇数)パルスの立ち下がりエッジで、入力データ信号の偶数データがラッチされ、Ｓ／Ｐ変換回路出力Ｂが生成される。展開数Ｐが３以上の場合は、データ信号をＰの倍数毎に展開する。次にラッチ回路105に供給されるラッチクロック信号の立ち下がりエッジでラッチされる。その結果、ラッチ回路105の出力信号は図の通りとなる。この信号は、次のＤＡＣ回路106への入力信号となる。ＤＡＣ回路で各データ信号はＤＡ変換（デジタル・アナログ変換）され、各階調のデジタル値に応じたアナログ信号となる。
【０１５４】
セレクタ制御信号として、ブロック分割数Ｓ（図１９ではＳ＝４）分の配線に対し、制御用パルスが図１９のように順次走査される。このセレクタ制御信号をセレクタ回路107に入力すると、ＤＡＣ出力信号から順次に信号をセレクトし、ブロック分割数Ｓの数の信号に分離し、本数がブロック分割数Ｓである信号線群の各信号線に送られる。
【０１５５】
このような信号線群が（Ｎ／Ｓ）個並び全てに並列に信号が供給される事によって、１水平期間中でのＮ本の信号線への信号供給が実現される。ゲート信号は、１水平期間の間、高レベルに保たれ、それ以外の期間は低レベルである。このようなゲート信号が順次走査され、Ｍ本の各ゲート線にゲート信号が供給される。
【０１５６】
本実施例では、図１８及び図１９の構成により、Ｍ行Ｎ列の表示部110に対し表示を行うことが可能である。Ｍ行Ｎ列の表示部に対するデータ信号はデジタル信号で用意され、デジタル階調のビット数Ｂに応じ、（Ｍ×Ｎ×Ｂ）ビットのデータがメモリ111に記憶される。出力バッファ112では、Ｍ本の各ゲート走査線毎にブロック分割数Ｓに分割し、且つ、シリアル／パラレル相展開数Ｐに分離して出力するため、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビットでデータが転送される。
【０１５７】
この結果、従来の転送方法に比べ、遅い転送速度でデータが転送可能である。転送されたデータ信号は、レベルシフト回路104で低い電圧値の入力データから高い電圧値への昇圧を行う。このレベルシフト回路により、高い電圧でのデータ転送が不要となるため、消費電力が大きく低下する。シリアル／パラレル変換回路1801では、図１９に示すようにシリアル／パラレル相展開数Ｐ（ここではＰ＝２）の出力信号に展開する。このレベルシフト回路104及びシリアル／パラレル変換回路1801は、出力バッファ112から転送されるビット数と同じ｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビットで処理が行われる。
【０１５８】
ラッチ回路105では、図１９に示すようにデータ信号をラッチする。このラッチ回路105は、シリアル／パラレル変換によりＰ倍のビット数となり、｛（Ｎ×Ｂ）／Ｓ｝ビットで処理が行われる。ＤＡＣ回路106は（Ｎ／Ｓ）回路からなり、入力される｛（Ｎ×Ｂ）／Ｓ｝ビットの内の階調ビット数Ｂずつのデータ群からデジタル・アナログ変換し１ビットのアナログ信号を得ることにより、全回路で（Ｎ／Ｓ）ビットのアナログ信号データを出力する。この（Ｎ／Ｓ）ビットのアナログデータ信号は、次のセレクタ回路107で、１ビット毎にブロック分割数Ｓに分割された時間で順次選択されＳ本のデータ線群へのデータ信号供給を行う。この結果、Ｎ本のデータ線へのデータ信号の供給がなされる。Ｍ本の各ゲート線が走査される毎に、メモリ111より順次データの読み出しが行われ表示部110への書込みがなされる。
【０１５９】
なお、本実施例では、Ｓ／Ｐ変換回路制御信号の立ち下がりエッジでラッチする構成としたが、立ち上がりエッジでラッチしても良い。また、出力Ａを立ち下がり(立ち上がり)エッジでラッチし、出力Ｂを立ち上がり(立ち下がり)エッジでラッチする構成としても良い。この構成の場合、Ｓ／Ｐ変換回路制御信号は、図１９のＳ／Ｐ変換回路制御信号の２倍の周期の波形が利用できる。
【０１６０】
［実施例１３］
次に本発明の第１３の実施例について説明する。図２０は、本発明の第１３の実施例の構成を示す図である。図２０を参照すると、本発明の第１３の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ／タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、ＤＡＣ回路106、セレクタ回路107、シリアル／パラレル変換回路1801並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。レベルシフタ回路104、シリアル／パラレル変換回路1801、ラッチ回路105、ＤＡＣ回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
【０１６１】
本実施例では、第１２の実施例と異なり、レベルシフタ／タイミングバッファ108及び走査回路109が表示部110の左右両側に配置されている。本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。また、セレクタ回路107は表示部110の列側入力数と同じＮ出力を有する。出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビットをブロック分割数Ｓの数及びシリアル／パラレル相展開数Ｐだけ分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット数の回路がある。レベルシフタ104は、出力バッファ112と同じ｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット数の回路がある。ラッチ回路105は、｛（Ｎ×Ｂ）／Ｓ｝ビット数の回路がある。ＤＡＣ回路106は、（Ｎ／Ｓ）回路からなる。
【０１６２】
［実施例１４］
次に本発明の第１４の実施例について説明する。図２１は、本発明の第１４の実施例の構成を示す図である。図２１を参照すると、本発明の第１４の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ／タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、ＤＡＣ回路106、セレクタ回路107、シリアル／パラレル変換回路1801並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。シリアル／パラレル変換回路1801、ラッチ回路105、レベルシフタ回路104、ＤＡＣ回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
【０１６３】
本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。また、セレクタ回路107は表示部110の列側入力数と同じＮ出力を有する。出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビットをブロック分割数Ｓの数及びシリアル／パラレル相展開数Ｐだけ分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット数の回路がある。
【０１６４】
レベルシフタ104及びラッチ回路105は、シリアル／パラレル変換後に配置されるために出力バッファの個数よりもＰ倍多い｛（Ｎ×Ｂ）／Ｓ｝ビット数分の回路がある。
【０１６５】
ＤＡＣ回路106は、（Ｎ／Ｓ）回路からなる。
【０１６６】
本実施例では、シリアル／パラレル変換回路1801、レベルシフタ104及びラッチ回路105の配置順及び回路数が第１２及び第１３の実施例と異なる。なお、本実施例でも、第１３の実施例と同様にレベルシフタ／タイミングバッファ108及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０１６７】
［実施例１５］
次に本発明の第１５の実施例について説明する。図２２は、本発明の第１５の実施例の構成を示す図である。図２２を参照すると、本発明の第１５の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、タイミングバッファ401、走査回路109、ラッチ回路105、ＤＡＣ回路106、セレクタ回路107、シリアル／パラレル変換回路1801並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。シリアル／パラレル変換回路1801、ラッチ回路105、ＤＡＣ回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
【０１６８】
本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。また、セレクタ回路107は表示部110の列側入力数と同じＮ出力を有する。出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビットをブロック分割数Ｓの数及びシリアル／パラレル相展開数Ｐだけ分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット数の回路がある。ラッチ回路105はシリアル／パラレル変換後に配置されるために出力バッファよりＰ倍多い、｛（Ｎ×Ｂ）／Ｓ｝ビット数の回路がある。ＤＡＣ回路106は、（Ｎ／Ｓ）回路からなる。
【０１６９】
本実施例では、レベルシフタ回路104が存在せず、レベルシフタ／タイミングバッファ108の代わりにタイミングバッファ401が配置される点で、第１２及び第１４の実施例と相違している。なお、本実施例でも、第２の実施例と同様にタイミングバッファ401及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０１７０】
［実施例１６］
次に本発明の第１６の実施例について説明する。図２３は、本発明の第１６の実施例の構成を示す図である。図２３を参照すると、本発明の第１６の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ／タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、ＤＡＣ回路106、セレクタ回路107、シリアル／パラレル変換回路1801、電圧−電流変換回路／電流出力バッファ801並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。レベルシフタ回路104、シリアル／パラレル変換回路1801、ラッチ回路105、ＤＡＣ回路106、電圧−電流変換回路／電流出力バッファ801、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
【０１７１】
本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。また、セレクタ回路107は表示部110の列側入力数と同じＮ出力を有する。出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビットをブロック分割数Ｓの数及びシリアル／パラレル相展開数Ｐだけ分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット数の回路がある。
【０１７２】
レベルシフタ104は、出力バッファ112と同じ｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット数の回路がある。
【０１７３】
ラッチ回路105は、｛（Ｎ×Ｂ）／Ｓ｝ビット数の回路がある。ＤＡＣ回路106並びに電圧−電流変換回路／電流出力バッファ801は、（Ｎ／Ｓ）回路からなる。
【０１７４】
本実施例では、電圧−電流変換回路／電流出力バッファ801が存在する点で他の実施例と異なる。なお、本実施例でも、第１３の実施例と同様にレベルシフタ／タイミングバッファ108及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０１７５】
図２４は、本発明の第１６の実施例のタイミング動作を説明するための図である。図２４を参照すると、１水平期間中に表示デバイス基板101へ入力データ信号を入力すると、シリアル／パラレル変換回路1801によりシリアル／パラレル展開数Ｐ（ここでは、Ｐ＝２）に展開された信号となる。この展開は、シリアル／パラレル変換回路（以下、「Ｓ／Ｐ変換回路」と略記する）1801でＳ／Ｐ変換回路制御信号によって制御される。
【０１７６】
図２４の例では、Ｓ／Ｐ変換回路制御信号の奇数（偶数）パルスの立ち下がりエッジで入力データ信号の奇数データがラッチされ、Ｓ／Ｐ変換回路出力Ａが生成される。一方、Ｓ／Ｐ変換回路制御信号の偶数(奇数)パルスの立ち下がりエッジで入力データ信号の偶数データがラッチされ、Ｓ／Ｐ変換回路1801の出力Ｂが生成される。
【０１７７】
展開数Ｐが３以上の場合は、データ信号をＰの倍数毎に展開する。
【０１７８】
次にラッチ回路105に供給されるラッチクロック信号の立ち下がりエッジでラッチされる。
【０１７９】
その結果、ラッチ回路105の出力信号は図２４の通りとなる。この信号は、次のＤＡＣ回路106への入力信号となる。
【０１８０】
ＤＡＣ回路106で各データ信号はＤＡ変換（デジタル・アナログ変換）され、各階調のデジタル値に応じたアナログ信号となる。このＤＡＣ出力信号は、電圧−電流変換回路／電流出力バッファ801で電圧信号から電流信号へ変換される。セレクタ制御信号として、ブロック分割数Ｓ（図２４ではＳ＝４）分の配線に対し、制御用パルスが図２４のように順次走査される。
【０１８１】
このセレクタ制御信号をセレクタ回路107に入力すると、ＤＡＣ出力信号から順次に信号をセレクトし、ブロック分割数Ｓの数の信号に分離し、本数がブロック分割数Ｓである信号線群の各信号線に送られる。このような信号線群が（Ｎ／Ｓ）個並び全てに並列に信号が供給される事によって、１水平期間中でのＮ本の信号線への信号供給が実現される。ゲート信号は、１水平期間の間、高レベルに保たれ、それ以外の期間は低レベルである。このようなゲート信号が順次走査され、Ｍ本の各ゲート線にゲート信号が供給される。
【０１８２】
本実施例では、図２３及び図２４の構成により、Ｍ行Ｎ列の表示部110に対し表示を行うことが可能である。Ｍ行Ｎ列の表示部110に対するデータ信号はデジタル信号で用意され、デジタル階調のビット数Ｂに応じ、（Ｍ×Ｎ×Ｂ）ビットのデータがメモリ111に記憶される。
【０１８３】
出力バッファ112では、Ｍ本のゲート走査線毎にブロック分割数Ｓに分割し、且つ、シリアル／パラレル相展開数Ｐに分離して出力するため、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビットでデータが転送される。この結果、従来の転送方法に比べ、遅い転送速度でデータが転送可能である。
【０１８４】
転送されたデータ信号は、レベルシフト回路104で低い電圧値の入力データから高い電圧値への昇圧を行う。このレベルシフト回路104により、高い電圧でのデータ転送が不要となるため、消費電力が大きく低下する。
【０１８５】
シリアル／パラレル変換回路1801では、図２４に示すようにシリアル／パラレル相展開数Ｐ（ここではＰ＝２）の出力信号に展開する。このレベルシフト回路104及びシリアル／パラレル変換回路1801は、出力バッファ112から転送されるビット数と同じ｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビットで処理が行われる。
【０１８６】
ラッチ回路105では、図２４に示すようにデータ信号をラッチする。このラッチ回路105は、シリアル／パラレル変換により、Ｐ倍のビット数となり、｛（Ｎ×Ｂ）／Ｓ｝ビットで処理が行われる。
【０１８７】
ＤＡＣ回路106は（Ｎ／Ｓ）回路からなり、入力される｛（Ｎ×Ｂ）／Ｓ｝ビットの内の階調ビット数Ｂずつのデータ群からデジタル・アナログ変換し１ビットのアナログ信号を得ることにより、全回路で（Ｎ／Ｓ）ビットのアナログ信号データを出力する。
【０１８８】
この（Ｎ／Ｓ）ビットのアナログデータ信号は、電圧−電流変換回路／電流出力バッファ801で、電圧信号から電流信号に変換される。この（Ｎ／Ｓ）ビットのアナログ電流信号は、次のセレクタ回路107で、１ビット毎にブロック分割数Ｓに分割された時間で順次選択されＳ本のデータ線群へのデータ信号供給を行う。この結果、Ｎ本のデータ線へのデータ信号の供給がなされる。
【０１８９】
Ｍ本の各ゲート線が走査される毎に、メモリ111より順次データの読み出しが行われ表示部110への書込みがなされる。
【０１９０】
なお、本実施例では、Ｓ／Ｐ変換回路制御信号の立ち下がりエッジでラッチする構成としたが、立ち上がりエッジでラッチしても良い。また、出力Ａを立ち下がり(立ち上がり)エッジでラッチし、出力Ｂを立ち上がり(立ち下がり)エッジでラッチする構成としても良い。この構成の場合、Ｓ／Ｐ変換回路制御信号は、図２４のＳ／Ｐ変換回路制御信号の２倍の周期の波形が利用できる。
【０１９１】
［実施例１７］
次に本発明の第１７の実施例について説明する。図２５は、本発明の第１７の実施例の構成を示す図である。図２５を参照すると、本発明の第１７の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ／タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、デコーダ回路1001、セレクタ回路107、シリアル／パラレル変換回路1801、電流出力バッファ1002並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。レベルシフタ回路104、シリアル／パラレル変換回路1801、ラッチ回路105、デコーダ回路1001、電流出力バッファ1002、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
【０１９２】
本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。また、セレクタ回路107は表示部110の列側入力数と同じＮ出力を有する。出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビットをブロック分割数Ｓの数及びシリアル／パラレル相展開数Ｐだけ分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット数の回路がある。レベルシフタ104は、出力バッファ112と同じ｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット数の回路がある。ラッチ回路105は、｛（Ｎ×Ｂ）／Ｓ｝ビット数の回路がある。デコーダ回路1001並びに電流出力バッファ1002は、（Ｎ／Ｓ）回路からなる。
【０１９３】
本実施例では、デコーダ回路1001並びに電流出力バッファ1002が存在する点で、前記した実施例と異なる。なお、本実施例でも、第１３の実施例と同様にレベルシフタ／タイミングバッファ108及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０１９４】
［実施例１８］
次に本発明の第１８の実施例について説明する。図２６は、本発明の第１８の実施例の構成を示す図である。図２６を参照すると、本発明の第１８の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ／タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、ＤＡＣ回路106、シリアル／パラレル変換回路1801並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。レベルシフタ回路104、シリアル／パラレル変換回路1801、ラッチ回路105、ＤＡＣ回路106はこの順に並び、ＤＡＣ回路106が表示部110の列側に接続されている。
【０１９５】
本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。
【０１９６】
また、ＤＡＣ回路106は表示部110の列側入力数と同じＮ出力を有する。出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビットをシリアル／パラレル相展開数Ｐだけ分割した｛（Ｎ×Ｂ）／Ｐ｝ビット数の回路がある。レベルシフタ104は、出力バッファ112と同じ｛（Ｎ×Ｂ）／Ｐ｝ビット数の回路がある。ラッチ回路105は、（Ｎ×Ｂ）ビット数の回路がある。ＤＡＣ回路106は、Ｎ回路からなる。
【０１９７】
本実施例では、セレクタ回路107が存在せず、各回路のビット数が異なる点がその他の実施例と異なる。なお、本実施例でも、第１３の実施例と同様にレベルシフタ／タイミングバッファ108及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０１９８】
図２７は、本発明の第１８の実施例のタイミング動作を説明するための図である。図２７を参照すると、１水平期間中に表示デバイス基板101へ入力データ信号を入力すると、シリアル／パラレル変換回路1801によりシリアル／パラレル展開数Ｐ（ここでは、Ｐ＝２）に展開された信号となる。この展開は、シリアル／パラレル変換回路（以下、「Ｓ／Ｐ変換回路」と略記する）1801で、Ｓ／Ｐ変換回路制御信号によって制御される。
【０１９９】
図２７の例では、Ｓ／Ｐ変換回路制御信号の奇数（偶数）パルスの立ち下がりエッジで入力データ信号の奇数データがラッチされ、Ｓ／Ｐ変換回路出力Ａが生成される。一方、Ｓ／Ｐ変換回路制御信号の偶数(奇数)パルスの立ち下がりエッジで入力データ信号の偶数データがラッチされ、Ｓ／Ｐ変換回路出力Ｂが生成される。展開数Ｐが３以上の場合は、データ信号をＰの倍数毎に展開する。次にラッチ回路105に供給されるラッチクロック信号の立ち下がりエッジでラッチされる。その結果、ラッチ回路105の出力信号は図の通りとなる。この信号は、次のＤＡＣ回路106への入力信号となる。ＤＡＣ回路で各データ信号はＤＡ変換（デジタル・アナログ変換）され、各階調のデジタル値に応じたアナログ信号となる。ＤＡＣ出力信号はそのまま各データ信号線に送られる。ゲート信号は、１水平期間の間、高レベルに保たれ、それ以外の期間は低レベルである。このようなゲート信号が順次走査され、Ｍ本の各ゲート線にゲート信号が供給される。
【０２００】
本実施例では、図２６及び図２７の構成により、Ｍ行Ｎ列の表示部110に対し表示を行うことが可能である。Ｍ行Ｎ列の表示部に対するデータ信号はデジタル信号で用意され、デジタル階調のビット数Ｂに応じ、（Ｍ×Ｎ×Ｂ）ビットのデータがメモリ111に記憶される。出力バッファ112では、Ｍ本のゲート走査線毎にシリアル／パラレル相展開数Ｐに分離して出力するため、｛（Ｎ×Ｂ）／Ｐ｝ビットでデータが転送される。この結果、従来の転送方法に比べ、遅い転送速度でデータが転送可能である。転送されたデータ信号は、レベルシフト回路104で低い電圧値の入力データから高い電圧値への昇圧を行う。このレベルシフト回路により、高い電圧でのデータ転送が不要となるため、消費電力が大きく低下する。
【０２０１】
シリアル／パラレル変換回路1801では、図２７に示すようにシリアル／パラレル相展開数Ｐ（ここではＰ＝２）の出力信号に展開する。このレベルシフト回路104及びシリアル／パラレル変換回路1801は、出力バッファ112から転送されるビット数と同じ｛（Ｎ×Ｂ）／Ｐ｝ビットで処理が行われる。ラッチ回路105では、図２７に示すようにデータ信号をラッチする。このラッチ回路105は、シリアル／パラレル変換によりＰ倍のビット数となり、（Ｎ×Ｂ）ビットで処理が行われる。ＤＡＣ回路106はＮ回路からなり、入力される（Ｎ×Ｂ）ビットの内の階調ビット数Ｂずつのデータ群からデジタル・アナログ変換し１ビットのアナログ信号を得ることにより、全回路でＮビットのアナログ信号データを出力する。このＮビットのアナログデータ信号は、そのままＮ本のデータ線へ供給される。Ｍ本の各ゲート線が走査される毎に、メモリ111より順次データの読み出しが行われ表示部110への書込みがなされる。
【０２０２】
なお、本実施例では、Ｓ／Ｐ変換回路制御信号の立ち下がりエッジでラッチする構成としたが、立ち上がりエッジでラッチしても良い。また、出力Ａを立ち下がり(立ち上がり)エッジでラッチし、出力Ｂを立ち上がり(立ち下がり)エッジでラッチする構成としても良い。この構成の場合、Ｓ／Ｐ変換回路制御信号は、図２７のＳ／Ｐ変換回路制御信号の２倍の周期の波形が利用できる。
【０２０３】
［実施例１９］
次に本発明の第１９の実施例について説明する。図２８は、本発明の第１９の実施例の構成を示す図である。図２８を参照すると、本発明の第１９の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。
【０２０４】
ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ／タイミングバッファ108、走査回路109、シリアル／パラレル変換回路1801、レベルシフタ104、ラッチ回路105、ＤＡＣ回路106並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。シリアル／パラレル変換回路1801、レベルシフタ回路104、ラッチ回路105、ＤＡＣ回路106はこの順に並び、ＤＡＣ回路106が表示部110の列側に接続されている。本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。また、ＤＡＣ回路106は表示部110の列側入力数と同じＮ出力を有する。
【０２０５】
出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する｛（Ｎ×Ｂ）／Ｐ｝ビット数の回路がある。ラッチ回路105は、（Ｎ×Ｂ）ビット数の回路がある。ＤＡＣ回路106は、Ｎ回路からなる。
【０２０６】
本実施例では、レベルシフタ104の並び方及びビット数が第１８の実施例と異なる。なお、本実施例でも、第１３の実施例と同様にレベルシフタ／タイミングバッファ108及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０２０７】
［実施例２０］
次に本発明の第２０の実施例について説明する。図２９は、本発明の第２０の実施例の構成を示す図である。図２９を参照すると、本発明の第２０の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、タイミングバッファ401、走査回路109、シリアル／パラレル変換回路1801、ラッチ回路105、ＤＡＣ回路106、表示部110を内蔵しており、コントローラＩＣ102に接続される。シリアル／パラレル変換回路1801、ラッチ回路105、ＤＡＣ回路106はこの順に並び、ＤＡＣ回路106が表示部110の列側に接続されている。
【０２０８】
本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。また、ＤＡＣ回路106は表示部110の列側入力数と同じＮ出力を有する。
【０２０９】
出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する｛（Ｎ×Ｂ）／Ｐ｝ビット数の回路がある。シリアル／パラレル変換回路1801は、出力バッファ112からのシリアル出力をＰ回受けてＰ相に展開し（Ｐビットパラレル出力し）、シリアル／パラレル変換回路1801からは（Ｎ×Ｂ）ビットが並列出力される。ラッチ回路105は、（Ｎ×Ｂ）ビット数の回路がある。ＤＡＣ回路106は、Ｎ回路からなる。
【０２１０】
本実施例では、レベルシフタ回路104が存在せず、レベルシフタ／タイミングバッファ108の代わりにタイミングバッファ401が配置される点で、第１８及び第１９の実施例と相違している。なお、本実施例でも、第１３の実施例と同様にタイミングバッファ401及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０２１１】
［実施例２１］
次に本発明の第２１の実施例について説明する。図３０は、本発明の第２１の実施例の構成を示す図である。図３０を参照すると、本発明の第２１の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ／タイミングバッファ108、走査回路109、シリアル／パラレル変換回路1801、レベルシフタ104、ラッチ回路105、ＤＡＣ回路106、電圧−電流変換回路／電流出力バッファ801並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。レベルシフタ回路104、シリアル／パラレル変換回路1801、ラッチ回路105、ＤＡＣ回路106、電圧−電流変換回路／電流出力バッファ801はこの順に並び、電圧−電流変換回路／電流出力バッファ801が表示部110の列側に接続されている。
【０２１２】
本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。また、電圧−電流変換回路／電流出力バッファ801は表示部110の列側入力数と同じＮ出力を有する。
【０２１３】
出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビットをＰで分割した｛（Ｎ×Ｂ）／Ｐ｝ビット数の回路がある。レベルシフタ104は、出力バッファ112と同じ｛（Ｎ×Ｂ）／Ｐ｝ビット数の回路がある。シリアル／パラレル変換回路1801のパラレル出力（Ｐ）を受けるラッチ回路105は、（Ｎ×Ｂ）個の回路がある。ＤＡＣ回路106並びに電圧−電流変換回路／電流出力バッファ801は、Ｎ回路からなる。
【０２１４】
本実施例では、電圧−電流変換回路／電流出力バッファ801が存在する点で、その他の実施例と異なる。なお、本実施例でも、第１３の実施例と同様にレベルシフタ／タイミングバッファ108及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０２１５】
図３１は、本発明の第２１の実施例のタイミング動作を説明するための図である。図３１を参照すると、１水平期間中に表示デバイス基板101へ入力データ信号を入力すると、シリアル／パラレル変換回路1801によりシリアル／パラレル展開数Ｐ（ここでは、Ｐ＝２）に展開された信号となる。
【０２１６】
この展開は、シリアル／パラレル変換回路（以下、「Ｓ／Ｐ変換回路」と略記する）1801でＳ／Ｐ変換回路制御信号によって制御される。図３１の例では、Ｓ／Ｐ変換回路制御信号の奇数（偶数）パルスの立ち下がりエッジで入力データ信号の奇数データがラッチされ、Ｓ／Ｐ変換回路出力Ａが生成される。一方、Ｓ／Ｐ変換回路制御信号の偶数(奇数)パルスの立ち下がりエッジで入力データ信号の偶数データがラッチされ、Ｓ／Ｐ変換回路出力Ｂが生成される。展開数Ｐが３以上の場合は、データ信号をＰの倍数毎に展開する。
【０２１７】
次にラッチ回路105に供給されるラッチクロック信号の立ち下がりエッジでラッチされる。その結果、ラッチ回路105の出力信号は図の通りとなる。この信号は、次のＤＡＣ回路106への入力信号となる。ＤＡＣ回路で各データ信号はＤＡ変換（デジタル・アナログ変換）され、各階調のデジタル値に応じたアナログ信号となる。このＤＡＣ出力信号は電圧信号であるが、電圧−電流変換回路／電流出力バッファ801によって電流出力信号に変換される。この電流出力信号はそのまま各データ信号線に送られる。ゲート信号は、１水平期間の間、高レベルに保たれ、それ以外の期間は低レベルである。このようなゲート信号が順次走査され、Ｍ本の各ゲート線にゲート信号が供給される。
【０２１８】
本実施例では、図３０及び図３１の構成により、Ｍ行Ｎ列の表示部110に対し表示を行うことが可能である。Ｍ行Ｎ列の表示部に対するデータ信号はデジタル信号で用意され、デジタル階調のビット数Ｂに応じ、（Ｍ×Ｎ×Ｂ）ビットのデータがメモリ111に記憶される。出力バッファ112では、Ｍ本のゲート走査線毎にシリアル／パラレル相展開数Ｐに分離して出力するため、｛（Ｎ×Ｂ）／Ｐ｝ビットでデータが転送される。この結果、従来の転送方法に比べ、遅い転送速度でデータが転送可能である。転送されたデータ信号は、レベルシフト回路104で低い電圧値の入力データから高い電圧値への昇圧を行う。レベルシフト回路104により、高い電圧でのデータ転送が不要となるため、消費電力が大きく低下する。シリアル／パラレル変換回路1801では、図３１に示すようにシリアル／パラレル相展開数Ｐ（ここではＰ＝２）の出力信号に展開する。このレベルシフト回路104及びシリアル／パラレル変換回路1801は、出力バッファ112から転送されるビット数と同じ｛（Ｎ×Ｂ）／Ｐ｝ビットで処理が行われる。
【０２１９】
ラッチ回路105では、図３１に示すようにデータ信号をラッチする。このラッチ回路105は、シリアル／パラレル変換によりＰ倍のビット数となり、（Ｎ×Ｂ）ビットで処理が行われる。ＤＡＣ回路106はＮ回路からなり、入力される（Ｎ×Ｂ）ビットの内の階調ビット数Ｂずつのデータ群からデジタル・アナログ変換し１ビットのアナログ信号を得ることにより、全回路でＮビットのアナログ信号データを出力する。このＮビットのアナログデータ信号は、Ｎビットからなる電圧−電流変換回路／電流出力バッファ801で電圧信号から電流信号に変換される。このＮビットのアナログ電流データ信号は、そのままＮ本のデータ線へ供給される。Ｍ本の各ゲート線が走査される毎に、メモリ111より順次データの読み出しが行われ表示部110への書込みがなされる。
【０２２０】
なお、本実施例では、Ｓ／Ｐ変換回路制御信号の立ち下がりエッジでラッチする構成としたが、立ち上がりエッジでラッチしても良い。また、出力Ａを立ち下がり(立ち上がり)エッジでラッチし、出力Ｂを立ち上がり(立ち下がり)エッジでラッチする構成としても良い。この構成の場合、Ｓ／Ｐ変換回路制御信号は、図３１のＳ／Ｐ変換回路制御信号の２倍の周期の波形が利用できる。
【０２２１】
［実施例２２］
次に本発明の第２２の実施例について説明する。図３２は、本発明の第２２の実施例の構成を示す図である。図３２を参照すると、本発明の第２２の実施例は、システム側回路基板103とコントローラＩＣ102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラＩＣ102と接続される。コントローラＩＣ102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ／タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、シリアル／パラレル変換回路1801、デコーダ回路1001、電流出力バッファ1002並びに表示部110を内蔵しており、コントローラＩＣ102に接続される。レベルシフタ回路104、シリアル／パラレル変換回路1801、ラッチ回路105、デコーダ回路1001、電流出力バッファ1002はこの順に並び、電流出力バッファ1002が表示部110の列側に接続されている。
【０２２２】
本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。電流出力バッファ1002は表示部110の列側入力数と同じＮ出力を有する。
【０２２３】
出力バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビットをシリアル／パラレル相展開数Ｐだけ分割した｛（Ｎ×Ｂ）／Ｐ｝ビット数の回路がある。
【０２２４】
レベルシフタ104は、出力バッファ112と同じ｛（Ｎ×Ｂ）／Ｐ｝ビット数の回路がある。ラッチ回路105は、（Ｎ×Ｂ）ビット数の回路がある。
【０２２５】
デコーダ回路1001と電流出力バッファ1002は、Ｎ回路からなる。
【０２２６】
本実施例では、電流出力バッファ1002が存在する点でその他の実施例と異なる。なお、本実施例でも、第１３の実施例と同様にレベルシフタ／タイミングバッファ108及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０２２７】
［実施例２３］
次に本発明の第２３の実施例について説明する。図３３は、本発明の第２３の実施例の構成を示す図である。図３３を参照すると、本発明の第２３の実施例は、システム側回路基板103と表示デバイス基板101から構成される。ここで、システム側回路基板103は、インタフェース回路114を含み、表示デバイス基板101と接続される。表示デバイス基板101は、コントローラ113、メモリ111、バッファ112、走査回路109、ラッチ回路105、シリアル／パラレル変換回路1801、ＤＡＣ回路106、セレクタ回路107並びに表示部110を内蔵しており、システム側回路基板103に接続される。シリアル／パラレル変換回路1801、ラッチ回路105、ＤＡＣ回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
【０２２８】
本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。また、セレクタ回路107は表示部110の列側入力数と同じＮ出力を有する。バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビットをブロック分割数Ｓの数及びシリアル／パラレル相展開数Ｐだけ分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット数の回路がある。ラッチ回路105はシリアル／パラレル変換後に配置されるために出力バッファよりＰ倍多い、｛（Ｎ×Ｂ）／Ｓ｝ビット数の回路がある。
【０２２９】
ＤＡＣ回路106は、（Ｎ／Ｓ）回路からなる。本実施例では、コントローラＩＣ102が存在せず、メモリ111やバッファ112が表示デバイス基板101上に配置される点で、他の実施例と相違している。なお、本実施例でも、第２の実施例と同様にコントローラ113及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０２３０】
［実施例２４］
次に本発明の第２４の実施例について説明する。図３４は、本発明の第２４の実施例の構成を示す図である。図３４を参照すると、本発明の第２４の実施例は、システム側回路基板103と表示デバイス基板101から構成される。ここで、システム側回路基板103は、インタフェース回路114を含み、表示デバイス基板101と接続される。表示デバイス基板101は、コントローラ113、メモリ111、バッファ112、走査回路109、ラッチ回路105、シリアル／パラレル変換回路1801、ＤＡＣ回路106並びに表示部110を内蔵しており、システム側回路基板103に接続される。シリアル／パラレル変換回路1801、ラッチ回路105、ＤＡＣ回路106はこの順に並び、ＤＡＣ回路106が表示部110の列側に接続されている。
【０２３１】
本実施例では、表示部110において階調ビット数ＢでＭ行Ｎ列のアクティブマトリクス表示が行われる。メモリ111は、（Ｍ×Ｎ×Ｂ）ビットの容量を有する。
【０２３２】
また、ＤＡＣ回路106は、Ｎ回路を有し、表示部110の列側入力数と同じＮ出力を有する。バッファ112には、メモリ111の（Ｍ×Ｎ×Ｂ）ビットの内の1行分に相当する（Ｎ×Ｂ）ビットをシリアル／パラレル相展開数Ｐだけ分割した｛（Ｎ×Ｂ）／Ｐ｝ビット数の回路が設けられている。ラッチ回路105はシリアル／パラレル変換後に配置されるために出力バッファよりＰ倍多い、（Ｎ×Ｂ）ビット数の回路がある。本実施例では、コントローラＩＣ102が存在せず、メモリ111やバッファ112が表示デバイス基板101上に配置される点で、他の実施例と相違している。なお、本実施例でも、第２の実施例と同様にコントローラ113及び走査回路109が表示部110の左右両側に配置される構成としてもよいことは勿論である。
【０２３３】
次に、前記各実施例で用いられた表示パネル基板の製造方法について説明する。
【０２３４】
［実施例２５］
この実施例では、ポリシリコン(多結晶シリコン、poly-Ｓｉ)のＴＦＴアレイを作製した。図３５乃至図３６は、多結晶シリコンの表面層にチャネルを形成するポリシリコンＴＦＴ（プレーナ構造）のアレイの製造構成を示す工程断面図である。
【０２３５】
具体的には、ガラス基板１０上に、酸化シリコン膜１１を形成した後、アモルファスシリコン１２を成長させた。次に、エキシマレーザを用いアニールし、アモルファスシリコンをポリシリコン化させた（図３５（ａ））。
【０２３６】
更に、膜厚１０ｎｍの酸化シリコン膜１３を成長させ、パターニングした後（図３５（ｂ））、フォトレジスト１４を塗布してパターニングし（ｐチャネル領域をマスクする）、リン（Ｐ）イオンをドーピングすることにより、ｎチャネルのソースとドレイン領域を形成した（図３５（ｃ））。
【０２３７】
更に、ゲート絶縁膜となる膜厚９０ｎｍの酸化シリコン膜１５を成長させた後、ゲート電極を構成するための、マイクロクリスタルシリコン（μ-c-Ｓｉ）１６とタングステンシリサイド（ＷＳｉ）１７を成長させ、ゲート形状にパターニングした（図３５（ｄ））。
【０２３８】
フォトレジスト１８を塗布してパターニングし（ｎチャネル領域をマスクする）、ボロン（Ｂ）をドーピングし、ｎチャネルのソースとドレイン領域を形成した（図３６（ｅ））。
【０２３９】
酸化シリコン膜と窒化シリコン膜１９を連続成長させた後、コンタクト用の穴をあけ（図３６（ｆ））、アルミニウムとチタン２０をスパッタリング法で形成し、パターニングを行った（図３６（ｇ））。このパターニングで周辺回路のＣＭＯＳのソース・ドレインの電極と、画素スイッチＴＦＴのドレインに接続するデータ線配線、画素電極へのコンタクトが形成される。
【０２４０】
つづいて絶縁膜の窒化シリコン膜２１を形成し、コンタクト用の穴をあけ、画素電極用に透明電極であるＩＴＯ（indium tin oxide）２２を形成し、パターニングした（図３６（ｈ））。
【０２４１】
このようにしてプレーナ構造のＴＦＴ画素スイッチを作成し、ＴＦＴアレイを形成した。
【０２４２】
周辺回路部は、画素スイッチと同様のｎチャネルＴＦＴと共に、ｎチャネルＴＦＴとほぼ同様の工程であるが、ボロンのドーピングによって、ｐチャネルとしたＴＦＴとを作りこんだ。図３６（ｈ）において、図の左側から、周辺回路のｎチャネルＴＦＴ、周辺回路のｐチャネルＴＦＴ、画素スイッチ（ｎチャネルＴＦＴ）、保持容量、画素電極が示されている。
【０２４３】
回路の構成は、図１に示した第１の実施例の構造とした。表示デバイス基板上の回路を構成するＴＦＴは、同一のプロセスのＴＦＴで作成した。最も高電圧を必要とする、画素スイッチおよびセレクタ回路107が動作可能なプロセスとした。
【０２４４】
更に、このＴＦＴ基板上に４ｕｍのパターニングされた柱を作製し（図示されない）、セルギャップを保つためのスペーサとして使用すると同時に耐衝撃力を有するようにした。
【０２４５】
また、対向基板（図示されない）の画素領域外部に、紫外線硬化用のシール材を塗布した。
【０２４６】
ＴＦＴ基板と対向基板を接着した後、液晶を注入した。液晶材料はネマチック液晶とし、カイラル材を加えラビング方向をマッチさせることによって、ツイストネマチック（ＴＮ）型とした。
【０２４７】
本実施例では、従来の構成に比べ高精細、多階調、低コスト、低消費電力を同時に満たす透過型液晶表示装置を実現できた。
【０２４８】
本実施例では、ポリシリコン膜の形成に、エキシマレーザを用いたが、他のレーザ、例えば、連続発振するCWレーザ等を使用してもよい。
【０２４９】
前記第１の実施例等では、コントローラＩＣ102から表示デバイス基板101のデータ線駆動回路には、１ライン単位、あるいは１ラインをブロック分割数Ｓ（＝４）等で分割したビットデータ単位に転送され、データ線駆動回路の動作周波数は、低減される。一般にトランジスタのゲート絶縁膜の膜厚が厚いほど、閾値は高くなり、動作速度は遅くなる。周辺回路の動作周波数を低減させた上記実施例では、動作速度の遅いＴＦＴを用いても、動作させることができる。すなわち動作周波数が高くなると、トランジスタの閾値の最適化等が必要とされるが、動作周波数を下げることで、この実施例では、トランジスタの閾値を最適化を要しない。本実施例では、高電圧を必要とする、画素スイッチ、セレクタ回路107が動作可能なプロセスと、同一プロセスで作成される多結晶シリコンＴＦＴ（ゲート絶縁膜の膜厚は９０ｎｍ）のＣＭＯＳ回路を用いて周辺回路を構成することができる。
【０２５０】
［実施例２６］
本発明の第２６の実施例として、ポリシリコン(多結晶シリコン、poly-Ｓｉ)のＴＦＴアレイを作製し、反射型表示装置を構成した。図３５、図３６を参照すると、ガラス基板１０上に酸化シリコン膜１１を形成した後、アモルファスシリコン１２を成長させ、次にエキシマレーザを用いアニールし、アモルファスシリコンをポリシリコン化させ（図３５（ａ））、更に１０ｎｍの酸化シリコン膜を成長させた（図３５（ｂ））。
【０２５１】
パターニングした後、フォトレジストをパターニングしリンイオン（Ｐ）をドーピングすることにより、ｎチャネルＴＦＴのソースとドレイン領域を形成した（図３５（ｃ））。
【０２５２】
更に、９０ｎｍの酸化シリコン膜１５を成長させた後、マイクロクリスタルシリコン（μ-c-Ｓｉ）１６とタングステンシリサイド（ＷＳｉ）１７を成長させ、ゲート形状にパターニングした（図３５（ｄ））。
【０２５３】
酸化シリコン膜と窒化シリコン膜を連続成長させた後、コンタクト用の穴をあけ(図３６（ｆ）)、アルミニウムとチタンをスパッタリングで形成し、パターニングした(図３６（ｇ）)。
【０２５４】
つづいて、有機膜を塗布し、ほぼランダムな凹凸構造を実現するマスクを用いパターニングした。再度、コンタクト用の穴をあけ、アルミニウムとチタンをスパッタで形成しパターニングし、反射画素電極（反射板）とした。
【０２５５】
ＴＦＴ基板上に３．５ｕｍのシリカスペーサを散布した。また、対向基板の画素領域外部に紫外線硬化用のシール材を塗布した。ＴＦＴ基板と対向基板を接着した後、液晶を注入した。液晶材料はネマチック液晶とし、カイラル材を加えラビング方向をマッチさせることによって、ツイスト角が６７度のツイストネマチック（ＴＮ）型とした。
【０２５６】
また、対向基板上のカラーフィルタは、反射型構成に適した濃度・色調のものを採用した。更に、補償板および、最適化した偏光板を用いることで、コントラスト比が高く、反射率の高い、反射型液晶表示装置を実現した。
【０２５７】
本実施例で使用した回路構成は、第１２の実施例である図１８の構成とした。この構成で、対向基板の共通電力電位（Ｖｃｏｍ）を１走査線毎に反転する駆動方式とした。これにより、液晶への印加電圧は、最大で５Ｖの振幅とした（データ線を駆動するトランジスタは５Ｖ駆動となる）。
【０２５８】
本実施例は、反射型液晶であるため、バックライトを必要とせず、前記第２５の実施例よりも更に低消費電力の液晶表示装置を実現できた。
【０２５９】
［実施例２７］
有機ＥＬを表示素子として使用している。ＴＦＴアレイを、前記第２６の実施例と同様に作成した後、素子分離膜を形成し、パターニングした。次に、ホール注入層、発光層を順次、インクジェット・パターニングで形成した。この工程では、任意の位置にインクを吐出できる制御機構を有したインクジェット・パターニング装置を使用し、ホール注入層、並びに発光層をパターニングした。陰極を形成した後、封止した。
【０２６０】
本実施例で使用した回路構成は、第１６の実施例である図２３の構成とした。本実施例では、有機ＥＬを駆動し、良好な表示を得ることができた。
【０２６１】
上記実施例では、表示素子を順次走査する構成を示した。これに対して、画素部に二つのメモリを設けることによって、二つのメモリに２フィールド分のデータを記憶し、パネル全面を、一括で走査する、パネル順次走査を用いてもよい。
【０２６２】
上記した本実施例の作用効果について説明する。
【０２６３】
（１）ＤＡＣ回路を内蔵した駆動回路一体型表示装置と共にメモリ内蔵コントローラＩＣを備えたことにより、ＩＣコストの大幅な低減を可能としている。
【０２６４】
ＤＡＣ回路を内蔵しない駆動回路一体型表示装置では、コントローラＩＣではなくメモリ内蔵のドライバＩＣが必要である。図３に、内蔵するメモリ容量とＩＣコストの関係を、メモリ内蔵ドライバＩＣ並びにメモリ内蔵コントローラＩＣについて示した。ＩＣコストは、メモリ容量の増大に伴って、増大している。メモリ内蔵ドライバＩＣとメモリ内蔵コントローラＩＣを比較すると、メモリ内蔵コントローラＩＣは約半分のコストであることがわかる。このように、本発明によればコストの低下が容易である。
【０２６５】
（２）インタフェース回路の消費電力を低減する。
【０２６６】
図４に、読み出し周波数（ＭＨｚ）とインタフェース回路消費電力の関係を示す。図４からも分かるように、読み出し周波数が一桁低下すると、消費電力もほぼ一桁低下する。
【０２６７】
本発明では、メモリ内蔵コントローラＩＣからのバス幅を太くすることによって、読み出し周波数を低下している。この周波数の低下によって、消費電力が大幅に低下可能である。
【０２６８】
[実施例２８]
本発明の第２８の実施例について説明する。以下では、特に、消費電力に注目し、比較例として従来の表示装置の回路構成を比較しながら、なぜ、本発明で、消費電力を下げることができるのかに関して詳細に説明する。まず、比較例として、従来の公知のポリシリコンＴＦＴ―ＬＣＤの構成の一典型例における、電力消費について考察する。
【０２６９】
図３９は、比較例として、従来の構成原理を適用した場合における、表示装置のアーキテクチャの一例を示す図である。図３９で用いられているシフトレジスタ（66-bit  Shift-Register）、データレジスタ（DATA  REGISTER）、ロードラッチ（LOAD-LATCH）、レベルシフト(Level-Shifter)の１エレメントの回路構成の一例が、図４０、図４１、図４２、図４４にそれぞれ示されている。図４３は、図３９のシステムのタイミング動作を示すタイミングチャートである。図３９に示した具体的な数値は、説明及び比較のため、以降で説明する本発明の第２８の実施例の表示装置（図４５参照）の仕様に合致するように設定している。
【０２７０】
図３９を参照すると、デジタル映像データDB０〜DB５（例えば０−3.0V）は、レベルシフト回路（Level  Shifter）で例えば０−10Vにレベルシフトされ、バッファ（Buffer）から出力される。また66ビットのシフトレジスタ（66-bit Shift-Register）に供給されるクロックCLKもレベルシフト回路（Level  Shifter）でレベルシフトされる。バッファ（Buffer）からはCLK、XCLK、D1、D2の４ビット幅の信号がシフトレジスタ（6-bit  Shift-Register）に供給される。６６個のデータレジスタ（DATA  REGISTER）は、66ビットのシフトレジスタ（66-bit Shift-Register）からのラッチタイミング信号Rn（ｎ＝１〜６６）で、６ビットのデータバスDB０〜DB５のデータ信号をとり込み、その相補信号XRnにより記憶保持するラッチ回路を並列に備えている。
【０２７１】
図４０のシフトレジスタ（66-bit Shift-Register）において、第１のクロックドインバータと、第１のクロックドインバータの出力に入力が接続されるインバータと、インバータの出力に入力が接続され出力が第１のクロックドインバータの出力に接続される第２のクロックドインバータが単位ラッチ回路を構成し、図４０のシフトレジスタは、データレジスタ（６ｂ−ＤＡＴＡ  ＲＥＧＩＳＴＥＲ）の個数である６６段縦続形態に接続されたラッチを備えている。２段のラッチは、対応するクロックドインバータに入力されるクロック信号が相補であり（ＣＬＫとＸＣＬＫ）、２段のラッチごとにマスタースレーブ型ラッチを構成している。シフトレジスタの６６個の出力からは、データラッチのラッチタイミング信号R1〜R66が出力される。このラッチタイミング信号R１〜R66は、シフトレジスタに供給される制御信号DST、D1、D2で制御される（図４３に示すように、DSTがｈｉｇｈレベルで、D1がｈｉｇｈレベルで、R1はｈｉｇｈレベルとなる）。またロードラッチ（LOAD-LATCH）は、図４２に示すように、クロックDCLでオン・オフされる第１のクロックドインバータと、第１のクロックドインバータの出力に入力が接続されるインバータと、インバータの出力に入力が接続され出力が第１のクロックドインバータの出力に接続され、クロックDCLの相補クロックXDCLでオン・オフされる第２のクロックドインバータが単位ラッチ回路で構成される。
【０２７２】
レベルシフト回路（Level  Shifter）は、図４４に示すように、１０V側にソースが接続された１対のP型MOSトランジスタのゲートとドレインを互いに交差接続し、１対のP型MOSトランジスタのドレインとグランド間に接続された１対のN型MOSトランジスタを備え、１対のN型MOSトランジスタのゲートには、データ（０−３Ｖ）とその相補信号が差動で入力され、振幅０−１０Ｖの出力信号が取り出される構成とされている。
【０２７３】
図３９に示した構成では、６６個の6b-DAC（６ビットデジタルアナログ変換器）に、所望のタイミングで同時にデジタル映像データを入力し、一定期間保持するために、6×66bitのロードラッチ（LOAD-LATCH）が配置される。このロードラッチにデジタル映像データを書き込むために、シフトレジスタ（66b-Shift-Register）でアドレスされる６bitのデータレジスタ(6b-DATA-REGISTER)が66回路、バス方式で接続される。これらのロジック回路、すなわちデジタル信号処理回路は、１０Vあるいはそれ以上の電源電圧で駆動される。そのため、６bitデータレジスタ（6b-DATA-REGISTER）が接続される６本のデジタルデータバスラインのデジタル信号もレベル変換回路(Level-Shifter)を用いて１０Vあるいはそれ以上の振幅で駆動される。
【０２７４】
このように、図３９に示す従来の構成では、６ビットＤＡＣ６６個を同時に駆動するために、６ビット幅で入力されたデジタルデータを、３９６ビット幅のデジタルデータに変換している。すなわち、この表示装置は、６本のデータバスラインと、このバスラインにバス接続された６６個の６ビットデータレジスタと、各データレジスタの取り込み口を開けたり、データを保持したりするための制御信号を与えるシフトレジスタと、３９６ビット幅のデータを一定期間保持するためのロードラッチによって、６ビット入力３９６ビット出力のシリアル−パラレル変換回路が構成されている。
【０２７５】
そして、このデジタルデータバスライン、およびシフトレジスタを駆動するためのクロックラインは表示装置基板上で最も高速に駆動される。図４３は、この制御装置を駆動するための制御線のタイミングチャートを示している。
【０２７６】
この従来のアーキテクチャで、表示装置を設計した場合、上記回路で構成されるデジタル信号処理回路は、後述するが、ガラス基板上で消費される全電力の約半分を消費する（残りの大部分は、ＤＡＣで消費される）。従って、このデジタル信号処理回路の電力を低減させるための工夫は有用である。
【０２７７】
上記デジタル信号処理回路の電力について考察すると、次の（ａ）〜（ｃ）が消費の要因となっている。
（ａ）デジタルデータバスラインは大きな寄生容量をもつ。その第一の理由は、多くのデータレジスタがこれに接続されているからである。第二の理由は、バスラインからデータレジスタに接続する支線が、レイアウト上、バスラインをクロスするため多くのインタラインカップリングが生じるためである。
【０２７８】
図４１には、図３９の６ビットデータレジスタ（6b-DATA-REGISTER）の１エレメントの回路とバスラインD0〜D5が示されている。
（ｂ）上記デジタルデータバスラインは、ガラス基板上で、最も高い周波数で駆動される。また、シフトレジスタ（66b-Shift-Register）を駆動するためのクロックライン（図３９のCLK、XCLK）も同様に最も高い周波数で駆動される。
（ｃ）レベル変換回路(Level-Shifter)（例えば図４４参照）は、多くの電力を消費する。
【０２７９】
従って、これらの要因を減らすことで、消費電力を低減できるものと、本発明者らは知見した。すなわち、上記に示した電力消費の要因に鑑み、新たな表示装置のアーキテクチャを創案した。
【０２８０】
図４５に、本発明の第２８の実施例をなす表示装置の構成を示す。図４５には、本発明に係るパラレルアーキテクチャの表示装置が示されている。また，表１に示す設計仕様にもとづき、画素数176×RGB×234、６bit階調（２６万色）のDACをガラス基板上に集積し、３Vデジタルインターフェイス（3.0V  Interface）のＬＣＤをフレーム周波数３０Hzで駆動する。
【０２８１】
表１  本発明の表示装置の仕様
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【０２８２】
図４５に示した本発明の実施例に係る表示装置は、表示デバイス基板（図４５ではガラス基板(Glass Substrate)）が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部表示領域（Display Area）を備え、Ｂビット（図４５では６ビット）の階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリ（Frame Memory）と、表示メモリからデータ（Digital Image Data）を読み出し前記表示パネル基板（Glass Substrate）側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置（Controller Frame Memory）を備えており、コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットを、ブロック分割数Ｓの数とＰ相で分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個配置されている。
【０２８３】
図４５に示す例では、Ｎ＝１７６×３（ＲＧＢ分）＝５２８、Ｍ＝２３４、Ｓ＝８、Ｐ＝２である。表示領域（Display Area）のデータ線（信号線）の本数はＳ００１〜Ｓ５２８の計５２８本であり、データバスのデータ線の本数（コントローラ装置の出力バッファの個数）は、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝＝５２８×６／（８×２）＝６６×３＝１９８であり、コントローラＩＣ（Controller Frame Memory）と、ガラス基板（Glass Substrate）との間にはデジタル映像データ（Digital Image Data）転送用のデータバスがＤ００１〜Ｄ１９８の１９８ビット設けられ、１２５ＫＨｚの転送レートで駆動される。
【０２８４】
ガラス基板(Glass Substrate)上の表示領域のデータ線を駆動するデータ線駆動回路（Data Driver）には、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット幅のデータバスを介して、表示データ（デジタル映像データ）が転送される。１水平期間には、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビットのデジタル映像データが、（Ｐ×Ｓ）回に分割されて、１ライン分の表示データが転送される。図４５に示す例では、１９８ビット幅のデータ（Ｄ００１〜Ｄ１９８）が、２×８回に分割されて１ライン分の表示データが転送される。
【０２８５】
ガラス基板(Glass Substrate)上のデータ線駆動回路（Data Driver）は、データバスのうちの１本のデータ線に対して共通に接続されるＰ個のレベルシフト回路（ＬＳ）であって、コントローラ装置側の出力バッファより出力され、データ線を介して順次受け取ったＰ相の信号の振幅をそれぞれより高い振幅の信号にレベルシフトするレベルシフト回路と、Ｐ個の前記レベルシフト回路の出力を駆動クロックにしたがってそれぞれラッチし、Ｐ相のシリアルビットデータを、Ｐ個のパラレルビットに展開してＰビットパラレルデータとしてラッチ出力するラッチ回路（ＬＡＴｓ）を備えたＰ相展開回路（ＳＰＣ）を備え、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝本のデータ線のデータバスに対して、このＰ相展開回路（ＳＰＣ）を｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個備えている。｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個のＰ相展開回路（ＳＰＣ）からは、｛（Ｎ×Ｂ）／Ｓ｝ビットのデータがパラレルに出力される、このうちのＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）を（Ｎ／Ｓ）個備え、（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を入力を受け、表示部のＮ本のデータ線に出力するセレクタとを含む。
【０２８６】
図４５に示した構成においては、レベルシフト回路（ＬＳ）を２つと複数のラッチ回路（ＬＡＴｓ）よりなる２相展開回路（ＳＰＣ）が、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個、すなわち、｛（５２８×６）／（２×８）｝＝６６×３＝１９８個、並設されている。当然のことながら、この数は、データ信号線Ｄ００１〜Ｄ１９８の本数と等しい。１９８個の２相展開回路（ＳＰＣ）からは、｛（５２８×６）／８｝＝６６×６＝３９６ビット（Ｇ００１〜Ｇ３９６）のデータが出力される。さらに、６ビットのＤＡＣ回路（６ｂ−ＤＡＣ）を、（Ｎ／Ｓ）＝５２８／８＝６６個備えており、６６個のＤＡＣ回路（６ｂ−ＤＡＣ）の出力（６６のアナログ電圧出力）を入力に受け、表示部（Display  Area）のＮ本（５２８本）のデータ線（Ｓ００１〜Ｓ５２８）に出力するセレクタは、１対８のデマルチプレクサとして構成される。１対８のデマルチプレクサは、１本の信号を８本の出力に分割する。このデマルチプレクサ（１-to-８ＤＥＭＵＸ）を（Ｎ／Ｓ）＝６６個備えている。セレクタ回路（１-to-８ＤＥＭＵＸ×６６）は、６６個のＤＡＣ回路（６ｂ−ＤＡＣ）の出力を受け、セレクタ制御信号に基づき、６６個の各ＤＡＣ回路の出力（６６個のアナログ電圧出力）を、ブロック分割数８に分割された時間で、順次、６６本のデータ線群へデータ信号の供給を行う。さらに、表示部（Display  Area）の複数の走査線に順次電圧を印加する走査線駆動回路（Scan Line Driver）を備えている。
【０２８７】
コントローラ装置は、ガラス基板上のレベルシフト回路（Level  Shifter  （２））に、クロック（CLK）（周波数６２．５ｋHz）、水平同期信号（Hｓｙｎｃ）、垂直同期信号（Vｓｙｎｃ）等の制御信号を供給する。データバスとともにこれらのクロック、制御信号は３．０Ｖインタフェースに従う。レベルシフト回路（Level  Shifter  （２））では、クロック、制御信号を１０V系にレベル変換し、タイミング回路（Timing  Circuit）に出力する。タイミング回路（Timing  Circuit）は、１０V振幅のクロック（CLK）と、クロック（CLK）の相補クロックであるXCLKを、ＳＰＣ等に供給する。また電源回路（Power）は、ガラス基板に電源電圧１０V、−５Ｖ等を供給する。
【０２８８】
このように、ガラス基板上に集積されたデータドライバ（DATA Driver）は、３Vインターフェイス用サンプリングレベル変換と２相展開回路（SPC）、6bit DAC、1-対-8デマルチプレクサ(1  to 8  DEMUX)で構成される。
【０２８９】
図４６は、図４５の２相展開回路（SPC）の１つのエレメントの回路（１つのデータ信号D(ｎ)に接続されるSPC）の一例を示す図である。この２相展開回路（SPC）（１ビットシリアルデータを２ビットパラレルデータに変換する回路）は、データバッファの出力Ｄ（ｎ）（０−３Ｖ）に共通に接続される２つのサンプリングレベルシフト回路（ＬＳ）と、２つのサンプリングレベル変換回路（ＬＳ）の各出力に接続される複数のラッチ回路（ＬＡＴ）を含み、各ラッチ回路は、サンプリングクロックＣＬＫとその相補のクロックＸＣＬＫで入力データをラッチする。
【０２９０】
図４６のＳＰＣ内の上側の第１のサンプリングレベルシフト回路（ＬＳ）は、高位側電源（この例では１０Ｖ）と低位側電源（ＧＮＤ）間に直列形態に接続され、第１乃至第３のスイッチ素子をなす第１乃至第３のＭＯＳトランジスタ（Ｐ１、Ｎ３、Ｎ２）と、第１、第２のＭＯＳトランジスタ（Ｐ１、Ｎ３）の接続点に接続されている容量（Ｃ２）と、Ｄ（ｎ）に接続される入力端子と第３のＭＯＳトランジスタ（Ｎ２）のゲート端子との間に接続され、第４のスイッチ素子をなす第４のＭＯＳトランジスタ（Ｎ１）と、第３のＭＯＳトランジスタ（Ｎ２）のゲートに接続されている容量（Ｃ１）と、を備え、第１、第２のＭＯＳトランジスタ（Ｐ１、Ｎ３）のゲートには第１のサンプリングクロック（ＣＬＫ）（０−１０Ｖ）が共通入力され、第４のＭＯＳトランジスタ（Ｎ１）のゲートには、第１のサンプリングクロック（ＣＬＫ）に相補の第２のサンプリングクロック（ＸＣＬＫ）が入力される。
【０２９１】
このサンプリングレベルシフト回路（ＬＳ）の動作を説明すると、第１のサンプリングクロック（ＣＬＫ）がｌｏｗレベルのとき（セットアップ期間）、第１のスイッチ素子をなすＭＯＳトランジスタ（Ｐ１）がオンし、第２のスイッチ素子をなすＭＯＳトランジスタ（Ｎ３）はオフし、容量（Ｃ２）が高位側電源の電源電圧に充電される。第２のサンプリングクロック（ＸＣＬＫ）がｈｉｇｈレベルのとき第４のスイッチ素子をなす第４のＭＯＳトランジスタ（Ｎ１）がオンし、容量（Ｃ１）は入力信号電圧で充電される。
【０２９２】
第１のサンプリングクロック（ＣＬＫ）がｈｉｇｈレベルのとき（出力期間）、第１のスイッチ素子をなすＭＯＳトランジスタ（Ｐ１）はオフし、第２のスイッチ素子をなすＭＯＳトランジスタ（Ｎ３）がオンし、このときの容量（Ｃ２）の端子電圧が、直接に、又は、間接的に、出力信号として取り出される。サンプリングレベルシフト回路（ＬＳ）は、ガラス基板上に搭載されており、第１のＭＯＳトランジスタＰ１は、Ｐ型ＴＦＴよりなり、第２乃至第４のＭＯＳトランジスタＮ３、Ｎ２、Ｎ１は、Ｎ型ＴＦＴ（Thin  Film  Transistor）よりなる。
【０２９３】
図４６のＳＰＣの下側の第２のサンプリングレベルシフト回路（ＬＳ）も、構成は同様とされており、サンプリングクロックの接続が、第１のサンプリングレベルシフト回路（ＬＳ）と相違している。第１、第２のＭＯＳトランジスタ（Ｐ１、Ｎ３）のゲートには第２のサンプリングクロック（ＸＣＬＫ）が共通入力され、第４のＭＯＳトランジスタ（Ｎ１）のゲートには、第１のサンプリングクロック（ＣＬＫ）が入力される。この第２のサンプリングレベルシフト回路（ＬＳ）は、第２のサンプリングクロック（ＸＣＬＫ）がｌｏｗレベルのとき（セットアップ期間）、第２のサンプリングクロック（ＸＣＬＫ）がｈｉｇｈレベルのとき（出力期間）となり、第１のサンプリングレベルシフト回路（ＬＳ）と相補の動作を行う。
【０２９４】
図４６に示した、本発明のサンプリングレベルシフト回路（ＬＳ）によれば、以下の作用効果を奏する。
【０２９５】
（ａ）定常電流が流れないため、低消費電力である。
【０２９６】
（ｂ）単相入力（＝反転データ不要）のため、端子数が少なくてすむ（一般的なレベル変換回路はデータと反転データの２入力を必要とする）。
【０２９７】
（ｃ）入力端子に、高電圧側の電位が発生することがなく、低電圧側の回路を破壊する可能性が低い。図４４に示したラッチ型センスアンプをレベルシフタに用いた場合、入力端子に高電圧側の電位が生じる場合がある。
【０２９８】
ポリシリコンＴＦＴ ＬＣＤの場合、例えば、２００個ほどのデータ入力端子を備える構成とされており、本発明は、このように多数のデータのサンプリングとレベルシフトが必要とされる用途に用いた場合、特に有効である。
【０２９９】
図４６に示すように、２相展開回路（ＳＰＣ）においては、第１、第２のサンプリングレベルシフト回路（ＬＳ）を備え、第１及び第２のサンプリングレベルシフト回路には入力信号Ｄ（ｎ）が共通に入力され、第２のサンプリングレベルシフト回路には、第１のサンプリングレベルシフト回路の第１、第２のサンプリングクロック信号（ＣＬＫ、ＸＣＬＫ）の値が反転された値の信号（すなわちＸＣＬＫ、ＣＬＫ）が第１、第２のサンプリングクロックとして、それぞれ対応するスイッチ素子に入力され、第１のサンプリングレベルシフト回路の出力を前第１のサンプリングクロック信号（ＣＬＫ）に基づき取り込む第１のラッチ（ＬＡＴ）、第１のラッチ（ＬＡＴ）の出力を第２のサンプリングクロック信号（ＸＣＬＫ）に基づきラッチ出力する第２のラッチ（ＬＡＴ）と、第２のラッチ（ＬＡＴ）のラッチの出力を第１のサンプリングクロック信号（ＣＬＫ）に基づき出力する第３のラッチ（ＬＡＴ）と、第２のサンプリングレベルシフト回路の出力を第２のサンプリングクロック信号（ＸＣＬＫ）に基づき取り込む第４のラッチ（ＬＡＴ）と、第４のラッチの出力を第１のサンプリングクロック信号（ＣＬＫ）に基づき出力する第５のラッチ（ＬＡＴ）と、を備えている。第１、第２のラッチは、第１のマスタースレーブ型のラッチを構成しており、第４、第５のラッチは、第２のマスタースレーブ型のラッチを構成している。各ラッチ（ＬＡＴ）は、入力されるクロック信号で活性化が制御され、入力と出力がラッチの入力端子と出力端子に接続された第１のクロックドインバータと、第１のクロックドインバータの出力に入力が接続されたインバータと、インバータの出力に入力が接続され、出力がインバータの入力に接続された第２のクロックドインバータとを備え、第１、第２のクロックドインバータは、それぞれクロックＣＬＫと相補のクロックＸＣＬＫで活性化／非活性化が制御される。
【０３００】
図４７は、図４６の回路のこの動作波形を示す図である。３段縦続接続されたラッチ出力から、奇数番目の信号（Ｇ（２ｎ−１））が、２段縦続接続されたラッチ出力から、偶数番目の信号（Ｇ（２ｎ））がパラレルに、第１のサンプリングクロック信号（ＣＬＫ）に同期して出力される。
【０３０１】
図４５に示す表示装置において、デジタル映像データ（Digital  Image  Data）は、３Ｖ振幅、１９８ビット幅で外部コントローラＩＣより入力され、デジタル信号処理回路（SPCのアレイ）により、信号レベルを１０V振幅に変換し、又所望のタイミングで、DACに供給される。１つのDACの出力はデマルチプレクサ（DEMUX）を用いて画素アレイ（Display  Area）に接続された８本のデータ線を時分割で駆動する。
【０３０２】
この構成の特徴は、太いバス幅（１９８bit幅）をもつインターフェイスを経由して低速でデータが供給され、このデータは、ガラス基板上で、パラレルに駆動されたレベル変換機能を持つ２相展開回路（ＳＰＣ）で処理される点である。このように、多数の相展開回路を、パラレルに駆動することによって、デジタル信号処理を行うので、この構成を「パラレル・デジタルデータドライバ・アーキテクチャ」と呼ぶ。
【０３０３】
表２に、このパラレル・デジタルデータドライバ・アーキテクチャと、従来のアーキテクチャとを比較し、このパラレルアーキテクチャがなぜ低消費電力なのか考察する。
【０３０４】
表２  アーキテクチャの比較
0005389507.tif 000003
【０３０５】
()内は比を示す  
【０３０６】
本発明のパラレル・ドライバ・アーキテクチャでは、デジタル映像データのインターフェイスのバス幅を広くし、１９８個の２相展開回路（SPC）を、パラレルに駆動することで、スループットを維持したまま、クロック周波数を、2.1MHzから62.5kHzに低減している。
【０３０７】
ＤＡＣより手前（ＤＡＣの入力側）に配置されるデジタル信号処理回路について注目すると、本発明のパラレル・ドライバ・アーキテクチャでは、62.5kHzで駆動されるクロックラインに、5148個のトランジスタが接続され、一方、従来のアーキテクチャでは、2.1MHzで駆動されるシフトレジスタのクロックラインに396個のトランジスタが接続される。
【０３０８】
それぞれのアーキテクチャでクロックラインに接続されるトランジスタ数とクロック周波数との積を計算すると、パラレルアーキテクチャの方が小さい。つまり、クロックラインの充放電に伴う消費電力は、パラレルアーキテクチャの方が小さくなる。
【０３０９】
また、パラレルアーキテクチャでは、デジタルデータバスラインとその支線とのインタラインカップリングが存在しないため、その充放電に関する電力は０である。
【０３１０】
インタラインカップリング、つまり、デジタルデータを伝達するある配線が、他のデジタルデータを伝達するある配線とクロスする場所に生じる容量について説明する。
【０３１１】
図３９に示した例の場合、入力されるデータのバス幅が６ビットで、シフトレジスタ（66-bit  Shift−Register）とデータラッチ（DATA-REGISTER）とロードラッチ（LOAD-LATCH）で構成される相展開回路によって展開された、相展開後のデータのバス幅は、６×６６bitである。
【０３１２】
このとき、バスラインとその支線との交差点の数は、９７５個である。一般に、入力されるデータのバス幅がｎビット、相展開回路によって出力されるバス幅がｋ×ｎビットの場合、インタラインカップリングの個数Ｃは
C=n(n-1)(k-1)/2
で示される。すなわち、
インタラインカップリング（図３９内でCiと記述されている）の数は、９７５個であり、一般にこのような構成の場合、入力されるデータのバス幅がｎビット、相展開回路によって出力されるバス幅がｋ×ｎビットの場合、インタラインカップリングの個数Ｃは、すくなくとも
C=n(n-1)(k-1)/2
で示される個数存在する。
【０３１３】
上記の例では、n=６、k=６６となる。従来の構成である、バスラインとそれに接続されたデータラッチで構成される相展開回路の場合、このインタラインカップリングの個数を減らすことはできない。
【０３１４】
これに対して、本発明では、このインタラインカップリングの個数が０であるため、バスラインの充放電に伴う電力が無くなり、低消費電力化が図れる。
【０３１５】
一般に、パラレルアーキテクチャは回路規模の増大を伴うが（クロック周波数を1/ｎにした場合、同一のスループットを得るためには回路規模はｎ倍必要）、この例で示すデジタルインターフェイス回路の場合、従来のアーキテクチャ（図３９）でトランジスタ数は、約8600個、パラレル・ドライバ・アーキテクチャ（図４５）で9900個とそれほど増大を伴わない。
【０３１６】
図５０に、本発明のパラレル・デジタルデータドライバ・アーキテクチャと従来のアーキテクチャにおけるデジタル信号処理回路の消費電力を比較して示す。
【０３１７】
レベル変換回路を除いたロジック部においては、寄生容量の充放電を含めて、5.8mWから、0.82mWに低減した。
【０３１８】
結局、デジタル信号処理回路の消費電力は、本発明のパラレル・デジタルデータドライバ・アーキテクチャを採用することにより、１パネル当り、12.5mWから1.08mWに低減できた。
【０３１９】
なお、図４６に示した新規のレベル変換回路（ＬＳ）１エレメントあたり（図４９内の破線内のレベルシフト回路（New  Level  Shifter））の電力は、図４９のようになった。新規のレベル変換回路では、データレート200KHzで数μW程である。図４６に比較して示すように、図４４に示した従来のレベル変換回路では、データレート100KHzで25μW、150KHzで35μW、200KHzで47μW程度となる。
【０３２０】
また、本発明のアーキテクチャの場合、表示基板（Glass  Substrate）上の最高動作クロックは62.5kHzであり、従来の２MHzと比較して大幅に低減されている。これにより、回路の動作マージンが広がる。
【０３２１】
図４８は、レベル変換機能を持つ２相展開回路（ＳＰＣ）の最高動作周波数（maximum  clock  frequency）を測定したものである。図４８から、入力信号電圧（Input  Data  Voltage）が３Vのとき３MHz以上で動作していることがわかる。また電源電圧VDDも、１０Vからさらに下げることが可能であることがわかり、このように、電源電圧を下げることで、低消費電力化を図ることができる。
【０３２２】
図４５に示した実施例のＴＦＴ−ＬＣＤの構成について参照してさらに具体的に説明しておくと、基板外部のコントローラ（Controller Frame Memory）の３．０Ｖインタフェースから並列に供給される１９８ビット（１２５ｋＨｚ）のデジタル映像データ（３Ｖ振幅）は、ガラス基板（Ｇｌａｓｓ  Ｓｕｂｓｔｒａｔｅ）上のデータドライバ（Ｄａｔａ  Ｄｒｉｖｅｒ）の端子D001からD198に入力される。D001は１ビット入力２ビット出力のシリアル−パラレル変換回路（ＳＰＣ）の入力端子である。シリアル−パラレル変換回路（ＳＰＣ）は、図４６を参照して説明したように、２つのレベルシフタ（Ｌ／Ｓ）と、ラッチ（ＬＡＴ）から構成される。端子D002からD198についても同様であり、それぞれは１ビット入力２ビット出力のシリアル−パラレル変換回路の入力端子である。１ビット入力２ビット出力のシリアル−パラレル変換回路１９８個で、１９８ビット入力３９８ビット出力のシリアル−パラレル変換回路は構成され、３９８ビットの出力ノードは、図のG001からG396で示されている。これらG001からG396で示されたノードは、6ビット階調のＤＡコンバータ６６個の入力ノードに接続される。これら６６個のＤＡコンバータの出力はデマルチプレクサアレイ（１  to ８ DEMUX×６６）に入力されてデマルチプレクサアレイの出力S001からS528は、表示エリアのアナログデータラインに接続され、表示エリア部（Ｄｉｓｐｌａｙ  Ａｒｅａ）に配線されたデータバスラインを駆動する。なお、図４５の表示部（Ｄｉｓｐｌａｙ  Ａｒｅａ）は、一例として２．４−インチ、４１Ｋ（１７６×２３４）ピクセルＴＦＴ−ＬＣＤで作製されている。
【０３２３】
図４５において、シリアル−パラレル変換回路（ＳＰＣ）の入力ノードに入力されたデータ（例えばＤ００１）をシリアル−パラレル変換して得られた信号を出力する出力ノード群（例えばＧ００１、Ｇ００２）と、該入力ノード（Ｄ００１）に隣接する入力ノード（例えばＤ００２）に入力されたデータをシリアル−パラレル変換して得られた信号を出力する出力ノード群（Ｇ００３、Ｇ００４）とは、隣接している。また、図４５に示すように、シリアル−パラレル変換回路（ＳＰＣ）を有する回路ユニットはおよそ長方形状にレイアウトされており、長方形の長辺のうち一辺に入力ノード群が設けられ、長辺のもう一辺に出力ノード群が設けられている。
【０３２４】
図４５に示す表示装置は、１９８ビット幅で入力されたデジタルデータを、３９６ビット幅のデジタルデータに変換し、データ線駆動回路であるDACアレイに入力している。この１９８ビット入力３９６ビット出力のシリアル−パラレル変換回路は、１ビット入力２ビット出力のシリアル−パラレル変換回路（ＳＰＣ）を１９８回路用いて構成されている。また、これら１９８個の１ビット入力２ビット出力のシリアル−パラレル変換回路（ＳＰＣ）は共通に接続されたＣＬＫ、ＸＣＬＫ配線によって同時に駆動されている。このように多数のシリアル−パラレル変換回路を、パラレルに駆動することによって、デジタル信号処理を行うので、この構成を「パラレル・デジタルデータドライバ・アーキテクチャ」と呼ぶ。
【０３２５】
本発明のアーキテクチャの場合、表示基板（Glass  Substrate）上の最高動作周波数は62.5kHzであり、従来の２MHzと比較して大幅に低減されている。これにより、回路の動作マージンが広がる。さらに、動作周波数が下がっているためＥＭＩノイズが軽減される。さらに加えて、従来例である図３９では、データバスラインが、表示装置の辺の端から端まで配線されているのに対し、本発明である図４５においては、入力端子（パッド）からそれぞれのＳＰＣに配線されるだけである。つまりデータ配線長が極めて短くなっているためＥＭＩノイズは相乗的に低減される。
【０３２６】
従来例の回路の場合（図３９）、６個のデジタルデータバスライン、１つのシフトレジスタ、６６×６のデータレジスタ、１つのロードラッチ、８個の従来型のレベルシフタを備えている。
【０３２７】
図４７は、２相展開回路（ＳＰＣ）の電圧波形の測定結果を示す図であり、３Ｖ振幅の（Ｄ（ｎ））の入力はクロック信号ＣＬＫの立ち上がりと立ち下がりタイミングに同期してサンプルされ、クロック信号ＣＬＫの次の立ち上がりタイミングに同期して１０ＶのデジタルデータＧ（２ｎ−１）、Ｇ（２ｎ）が生成される。クロック信号の周波数は、６２．５ｋＨｚであり、ＬＣＤの実際の駆動周波数である。
【０３２８】
また、前述した図４９を参照すると、本発明では、ソースが共通接続されたｎ−チャネルＴＦＴ対に接続され、交差接続された１対のｐ−チャネルＴＦＴラッチ（図４９参照）を用い（ＣＶＳＬ（Ｃａｓｃｏｄｅ−Ｖｏｌｔａｇｅ  Ｓｗｉｔｃｈ  Ｌｏｇｉｃ）という）ている。
【０３２９】
図４９は、新しいレベルシフト（Ｌ／Ｓ）回路と、従来のレベルシフタの電力を対比して示している。１２５ＫＨｚで本発明の回路は、１．４μＷであり、従来例の回路は３０μＷである。従来例の回路では、おおかたの電力消費は、過渡期間に貫通電流として生じる。ｐ−チャネルＴＦＴ、ｎ−チャネルＴＦＴが、ＬＯＷからＨＩＧＨ、ＨＩＧＨからＬＯＷへの遷移時に、＋１０Ｖの電源から、０Ｖグランドにｐ−チャネルＴＦＴ、ｎ−チャネルＴＦＴを介して流れる。
【０３３０】
これに対して、本発明に係る新たなレベルシフタ（Ｌ／Ｓ）では、電源からグランドへはほとんど電流は流れない。
【０３３１】
デジタル映像データのインターフェイスのバス幅を広くし、１９８ビット入力を実現することは、従来構成である図３９を参考にして、実現することも可能である。しかしながら、従来構成にある６ビット入力を１９８ビット入力に変更した場合、１９８本のデータバスラインを表示装置の辺の端から端まで配線することとなり、例えば、5um幅の配線を10umピッチで配線した場合、配線領域の幅だけで約2mmのレイアウト面積を必要としてしまう。
【０３３２】
一方、本発明は、図４５に示すように、1ビット入力２ビット出力のシリアル−パラレル変換回路の入力部にパッドから１対１に配線することで、図４５の水平方向に多数のデータ配線をレイアウトする必要がなく、レイアウト面積の低減が可能となる。図４５の例の場合、レベルシフト機能を含んだ１ビット入力２ビット出力のシリアル−パラレル変換回路（SPC）の図の縦方向の高さは、約0.4mmで済んだ。
【０３３３】
図４８では、回路には電源電圧（ＶＤＤ）１０Ｖが供給され、３．０Ｖの入力振幅で３ＭＨｚを超えたクロック周波数範囲で動作している。また、１．５Ｖまたはそれ以下の入力データ電圧でも動作している。これは、コントローラなどの外部のシリコンＩＣに要求される電力を低く抑えている。
【０３３４】
また図５０は、従来型の設計と本発明のアーキテクチャの電力を対比させたものであり、図５０から、従来のアーキテクチャのレベルシフタが６．７ｍＷであるのに対して、本発明のレベル変換回路では、９６％減少させた０．２６ｍＷとされる。これらの電力は、図５０の結果に基づき計、レベルシフタの個数、各アーキテクチャで要求されるデータレートを考慮して計算された。
【０３３５】
インターラインカップリングにおける寄生容量を変化（反転）させるために必要な電力を含む論理における電力は、本発明では、０．８２ｍＷであるのに対して、従来型アーキテクチャでは、５．８ｍＷであった。図４５の本発明の回路により全体の電力は、１２．５ｍＷから１．０８ｍＷに減少された。
【０３３６】
低消費デジタルデータドライバ（パラレルデジタルデータドライバ）と、２．４インチ、ポリシリコンＴＦＴ  ＬＣＤ上の３Ｖインタフェース・レベルシフタ（Ｌ／Ｓ）を集積して作成し、ＬＣＤの消費電力を測定した。３０Ｈｚのフレーム周波数で、全体の消費電力は１２ｍＷであった。従来の回路では、２３ｍＷであった。
【０３３７】
デジタルデータ転送回路もよって約１．１ｍが消費され、残りの大半がＤＡＣで消費される。
【０３３８】
反射型の表示装置の仕様の一例を示しておく。
表示タイプ：  ２．４−インチ、低温ポリシリコンＴＦＴ  反射型ＬＣＤ
ピクセルピッチ：  １７６×ＲＧＢ×２３４
カラーの数：  ６ビット（２６２ｋ）
データドライバ周波数：  ６２．５ｋＨｚ
消費電力：  １２ｍＷ（２３ｍＷ：  従来型の技術）
入力データ電圧：ＨＩＧＨレベル３Ｖ、ＬＯＷレベル：０Ｖ
電源電圧：  １０Ｖ、０Ｖ、−５Ｖ
【０３３９】
このように、ポリシリコンＴＦＴ  ＬＣＤにおいて、低消費電力化を図るパラレルデジタルデータアーキテクチャが開発され、３Ｖインタフェースのレベルシフタ、６２．５ｋＨｚの低速クロック信号で駆動される１９８個のシリアル・パラレル変換回路を特徴とし、６ｂ  ＤＡＣを集積した２．４−インチ、４１Ｋ（１７６×２３４）ピクセル  ＴＦＴ  ＬＣＤの消費電力は３０−Ｈｚ  フレーム周波数で１２ｍＷであった。この特徴は、本発明のアーキテクチャがモバイルアプリケーション表示システムに好適とされる。以下の文献が参照される（非特許文献１乃至５）。
【０３４０】
図４５から図４７の実施例では、レベル変換機能を含んだ１ビット入力２ビット出力のシリアル−パラレル変換回路（SPC）について述べているが、レベル変換機能は必要に応じて持たせればよく、レベル変換機能が不要な場合には、例えば、図５１に示す１ビット入力２ビット出力のシリアル−パラレル変換回路を用いればよい。
【０３４１】
図５１に示す基本構成は、図４６のシリアル−パラレル変換回路（SPC）におけるレベル変換機能（ＬＳ）を削除したものであり、論理振幅０−３ＶのデータＤ（ｎ）をサンプリッククロックＣＬＫと、その反転信号ＸＣＬＫでラッチするラッチ回路５１１、５１２を備え、ラッチ回路５１１の出力段に縦続形態に接続され、クロックＸＬＣＫとＣＬＫで前段のラッチ回路の出力をラッチするラッチ回路５１３、５１５を備え、ラッチ回路５１２の出力段に縦続形態に接続され、クロックＣＬＫでラッチ回路５１２の出力をラッチするラッチ回路５１４を備えている。
【０３４２】
また上記実施例では、１ビット入力２ビット出力のシリアル−パラレル変換回路（SPC）を多数用いた例を示しているが、例えば１ビット入力６ビット出力のシリアル−パラレル変換回路を用いる場合には、図５２及び図５３に示すような回路を適用してもよい。図５２は、レベルシフト機能を具備しない、２相展開回路であり、論理振幅０−２．５ＶのデータＤ（ｎ）を共通に入力とするＣＭＯＳインバータ（電源電圧＝４．０Ｖ）を２つ備え、一方のＣＭＯＳインバータの出力をインバータで反転した信号を、クロックドインバータとフリップフロップ（インバータとクロックドインバータ）よりなるラッチを２段備えたマスタースレーブラッチとラッチ（クロックドインバータとフリップフロップ）でサンプルして（サンプリングクロックＳＭＰとＸＳＭＰは相補のクロック信号）、ＤＡＴＡＯＤＤを出力し、他方のＣＭＯＳインバータの出力をインバータで反転した信号を、クロックドインバータとフリップフロップ（インバータとクロックドインバータ）よりなるマスタースレーブラッチでサンプルしてＤＡＴＡＥＶＥＮを出力する。
【０３４３】
図５３を参照すると、図５２の２相展開回路において、ＤＡＴＡＯＤＤが伝達されるノード（Ａ）をインバータ８２、８３で遅延させ、入力データ（ＤＡＴＡ）の周波数を６分周した信号ＤＣＬの立ち上がりで出力するラッチ（クロックドインバータ５２、インバータ５３、クロックドインバータ５４）と、ラッチの出力を反転した信号をＤ１として出力するインバータ５５を備えている。
【０３４４】
ノードＡの電位を、信号ＸＳＭＰの立ち下がりで取り込み、信号ＳＭＰの立ち上がりで出力する第１のマスタースレーブ型のラッチ（クロックドインバータ３０、インバータ３１、クロックドインバータ３２、クロックドインバータ３３、インバータ３４、クロックドインバータ３５）と、クロックドインバータ３３の出力（ノードＣ）を信号ＸＳＭＰの立ち下がりで取り込み、信号ＳＭＰの立ち上がりで出力する第２のマスタースレーブ型のラッチ（クロックドインバータ３６、インバータ３７、クロックドインバータ３８、クロックドインバータ３９（出力はノードＥ）、インバータ４０、クロックドインバータ４１）を備え、第１のマスタースレーブ型のラッチのインバータ３４の出力をインバータ４２で反転した信号を、信号ＤＣＬの立ち上がりで出力するラッチ（クロックドインバータ４８、インバータ４９、クロックドインバータ５０）と、このラッチの出力を反転した信号をＤ２として出力するインバータ５１を備えている。第２のマスタースレーブ型のラッチのインバータ４０の出力をインバータ４３で反転した信号を、信号ＤＣＬの立ち上がりで出力するラッチ（クロックドインバータ４４、インバータ４５、クロックドインバータ４６）と、このラッチの出力を反転した信号をＤ３として出力するインバータ４７を備えている。
【０３４５】
ＤＡＴＡＥＶＥＮ系は、２相展開回路において、ＤＡＴＡＥＶＥＮ信号が伝達されるノード（Ｆ）をインバータ８４、８５で遅延させ、入力データを６分周した信号ＤＣＬの立ち上がりで出力するラッチ（クロックドインバータ７８、インバータ７９、クロックドインバータ８０）と、ラッチの出力を反転した信号をＤ０として出力するインバータ８１を備えている。
【０３４６】
ノードＦの電位を、信号ＸＳＭＰの立ち下がりで取り込み、信号ＳＭＰの立ち上がりで出力する第３のマスタースレーブ型のラッチ（クロックドインバータ５６、インバータ５７、クロックドインバータ５８、クロックドインバータ５９、インバータ６０、クロックドインバータ６１）と、クロックドインバータ５９の出力（ノードＨ）を信号ＸＳＭＰの立ち下がりで取り込み、信号ＳＭＰの立ち上がりで出力する第４のマスタースレーブ型のラッチ（クロックドインバータ６２、インバータ６３、クロックドインバータ６４、クロックドインバータ６５（出力はノードＪ）、インバータ６６、クロックドインバータ６７）を備え、第３のマスタースレーブ型のラッチのインバータ６０の出力をインバータ６８で反転した信号を、信号ＤＣＬの立ち上がりで出力するラッチ（クロックドインバータ７４、インバータ７５、クロックドインバータ７６）と、このラッチの出力を反転した信号をＤ２として出力するインバータ７７を備えている。第４のマスタースレーブ型のラッチのインバータ６６の出力をインバータ６９で反転した信号を、信号ＤＣＬの立ち上がりで出力するラッチ（クロックドインバータ７０、インバータ７１、クロックドインバータ７２）と、このラッチの出力を反転した信号をＤ４として出力するインバータ７３を備えている。
【０３４７】
６相展開回路の動作の概略を説明すると、入力データＤＡＴＡからＤＡＴＡＯＤＤ（ノードＡ）、ＤＡＴＡＥＶＥＮ（Ｆ）が生成され、ＤＡＴＡＯＤＤのパスのノードＣ、Ｅで、ノードＦの信号がサンプリングパルス信号ＳＭＰの１サイクル、２サイクル分遅延され、入力データＤＡＴＡの６分周クロックであるＤＣＬの立ち上がり（入力データＤＡＴＡの７が入力されるタイミング）で、ノードＡ、Ｃ、ＥのデータがＤ１、Ｄ３、Ｄ５としてパラレル出力される。ＤＡＴＡＥＶＥＮのパスのノードＨ、Ｊで、ノードＦの信号がサンプリングパルス信号ＳＭＰの１サイクル、２サイクル分遅延され、入力データＤＡＴＡの６分周クロックであるＤＣＬの立ち上がり（入力データＤＡＴＡの７が入力されるタイミング）で、ノードＦ、Ｈ、ＪのデータがＤ０、Ｄ２、Ｄ４としてパラレル出力される。
【０３４８】
以上、本発明を上記各実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、本発明は、プリンタヘッド、液晶ドライバIC、メモリ等、入力されたデータをシリアル−パラレル変換する半導体装置に適用した例を含むことは勿論である。
【０３４９】
以上、説明したように、本実施例によれば下記記載の効果を奏する。
【０３５０】
第１の効果は、ＤＡＣ回路を内蔵した駆動回路一体型表示装置と共にメモリ内蔵コントローラＩＣを備えたことにより、ＩＣコストの大幅な低減を可能としている、ということである。
【０３５１】
第２の効果は、メモリ内蔵コントローラＩＣからのバス幅を太くすることによって、読み出し周波数を低下し、インタフェース回路の消費電力が低下することである。また、配線同士の交差点の数を減らすことによって、インタフェース回路の消費電力が低下することである。
【０３５２】
第３の効果は、ＥＭＩの影響が無視できることである。その理由は、太いバスの利用によって、データ処理の周波数が低下しているためである。処理周波数が低下すると、ＥＭＩノイズは激減するためＥＭＩの影響は無視できる。さらに、データ配線長が短くなるためＥＭＩノイズは相乗的に小さくなる。
【０３５３】
第４の効果は、基板内を、同一のプロセスで作成できる、ということである。従来、各種回路素子を形成した場合、各回路群で使用する電圧に合わせて各種プロセスが使用されていた。本発明では、処理する周波数が低いために、最も高電圧を必要とする回路群に合わせた単一のプロセスですべての回路群を作成しても問題なく動作する。基板内を、同一のプロセスで作成できるということは、言い換えれば、基板上に形成されたトランジスタのゲート絶縁膜はすべて同一構造で、その膜厚はプロセスばらつきの範囲内で等しくすることができる。すなわち、トランジスタの閾値電圧が高電圧用に高く設定されていても、周波数が低いため低電圧駆動が可能である。
【０３５４】
第５の効果は、表示装置の信頼性を向上する、ということである。その理由は、本発明においては、回路の動作周波数を低く抑えることができるためである。動作周波数が低いと各素子にかかるストレスが小さくなるため、信頼性が向上する。単純な見積もりでは、周波数の低下割合と連続使用可能時間の上昇割合は比例関係にある。すなわち、周波数が低下すると信頼性が向上する。また、前述のＥＭＩの影響がない点も信頼性の向上に大きな役割を果たす。
【０３５５】
第６の効果は、電圧―電流変換回路を備え、電流駆動素子を駆動することができる、ということである。これらの効果により、高精細・多階調・低コスト・低消費電力ディスプレイ装置を実現できる。
【０３５６】
第７の効果は、シリアル−パラレル変換回路のレイアウト面積が小さくなることである。これは、１ビット入力のシリアル−パラレル変換回路複数個配置することで多ビット入力多ビット出力のシリアル−パラレル変換回路を実現するため、パッドから個々の１ビット入力のシリアル−パラレル変換回路に１対１に配線を設けるだけで済み、従来のように多ビット入力多ビット出力のシリアル−パラレル変換回路レイアウト領域全体に渡って多数本のデータバス配線を引き回す必要が無いからである。
【０３５７】
本発明の実施形態によれば、次の構成が得られる。
（付記１）
複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置された表示部を有する表示パネル部と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
上位装置から供給された表示データを受け、前記表示データに対応した信号を前記複数のデータ線に印加するデータ線駆動回路と、
を有する表示装置において、
表示データを格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル部へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し前記上位装置との通信並びに制御を司るコントローラと、を有するコントローラＩＣを、前記表示パネル部の外部に備え、
前記表示パネル部に、前記データ線駆動回路の一部を構成し、前記コントローラ装置から転送されたデジタル信号の表示データをアナログ信号に変換するデジタル・アナログ変換回路（「ＤＡＣ回路」という）を備え、
前記コントローラＩＣと、前記表示パネル部との間のデータ転送用のバスの幅が、前記コントローラと前記上位装置の間のバスよりも、一回あたりの転送で多くのビットデータが並列転送される構成とされている、ことを特徴とする表示装置。
（付記２）
複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置された表示部を有する表示パネル部と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
上位装置から供給された表示データを受け、前記表示データに対応した信号を前記複数のデータ線に印加するデータ線駆動回路と、
を有する表示装置において、
前記表示パネル部に、表示データを格納する表示メモリと、
前記表示メモリから読み出されて転送されたデジタル信号の表示データをアナログ信号に変換するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
を備え、
前記ＤＡＣ回路及び前記表示メモリは、前記表示部の画素スイッチのＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）の形成プロセスと同一プロセスで形成されている、ことを特徴とする表示装置。
（付記３）
前記表示パネル部に、前記ＤＡＣ回路の出力を入力とし、データ線群に出力が接続されたセレクタ回路を有する、ことを特徴とする付記１又は２に記載の表示装置。
（付記４）
前記表示パネル部に、前記コントローラＩＣの電源電圧で規定される信号振幅を、前記表示パネル部側の高電圧にレベルシフトするレベルシフタを有する、ことを特徴とする付記１記載の表示装置。
（付記５）
前記表示パネル部に、シリアルのデータをパラレル・データに変換するシリアル・パラレル変換回路を備え、
前記ＤＡＣ回路には、前記シリアル・パラレル変換回路でパラレルに変換されたデータが供給される、ことを特徴とする付記１又は２に記載の表示装置。
（付記６）
前記表示部の両側に前記走査線駆動回路を備えるとともに、前記データ線駆動回路にクロックを供給するタイミングバッファを前記表示部の両側に備えている、ことを特徴とする付記１又は２に記載の表示装置。
（付記７）
前記表示パネル部に、前記データ線駆動回路の一部を構成する回路として、電圧から電流へ変換する回路を備え、前記データ線を電流駆動する、ことを特徴とする付記１又は２記載の表示装置。
（付記８）
前記表示部が、液晶からなることを特徴とする付記１又は２記載の表示装置。
（付記９）
前記表示部が、有機ＥＬ（エレクトロルミネセンス）からなることを特徴とする付記１又は２記載の表示装置。
（付記１０）
前記表示パネル部に形成され、前記データ線駆動回路及び前記走査線駆動回路を含む周辺回路を構成するトランジスタが、前記表示パネル部上に形成される前記表示部の画素スイッチをなすトランジスタと同一プロセスで形成されており、
前記データ線駆動回路及び前記走査線駆動回路を含む周辺回路のトランジスタのゲート絶縁膜の膜厚は、高電圧駆動されるトランジスタのゲート絶縁膜の膜厚に合わせて同一に設定されている、ことを特徴とする付記１乃至７のいずれか一に記載の表示装置。
（付記１１）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し、上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットをブロック分割数Ｓで分割した｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記コントローラ装置の前記出力バッファからは、｛（Ｎ×Ｂ）／Ｓ｝ビット幅のデータバスを介して、前記表示デバイス基板側に、｛（Ｎ×Ｂ）／Ｓ｝ビット単位で、１水平期間に、前記ブロック分割数Ｓ回に分割して、１ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトして出力するレベルシフタと、
前記レベルシフタの出力をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
前記ＤＡＣ回路の出力を入力とし、前記表示部のＮ列と同じＮ出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記ＤＡＣ回路は、（Ｎ／Ｓ）個配置され、
前記セレクタ回路は、（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を受け、セレクタ制御信号に基づき、前記各ＤＡＣ回路の出力ごとに、１水平期間を前記ブロック分割数Ｓで分割した時間で、順次、Ｓ本のデータ線群へデータ信号の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されて出力されるラッチクロック信号と前記セレクタ制御信号が、前記ラッチ回路と前記セレクタ回路にそれぞれ供給される、
ことを特徴とする表示装置。
（付記１２）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し、上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットをブロック分割数Ｓで分割した｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記コントローラ装置の前記出力バッファからは、｛（Ｎ×Ｂ）／Ｓ｝ビット幅のデータバスを介して、前記表示デバイス基板に、｛（Ｎ×Ｂ）／Ｓ｝ビット単位で、１水平期間に、前記ブロック分割数Ｓ回に分割して、１ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号をラッチするラッチ回路と、
前記ラッチ回路の出力振幅をより高い振幅の信号にレベルシフトして出力するレベルシフタと、
前記レベルシフタのＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
前記ＤＡＣ回路の出力を入力とし、前記表示部のＮ列と同じＮ出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記ＤＡＣ回路は、（Ｎ／Ｓ）個配置され、
前記セレクタ回路は、（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を受け、セレクタ制御信号に基づき、前記各ＤＡＣ回路の出力ごとに、１水平期間を前記ブロック分割数Ｓで分割した時間で、順次、Ｓ本のデータ線群へデータ信号の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されて出力されるラッチクロック信号と前記セレクタ制御信号が、前記ラッチ回路と前記セレクタ回路にそれぞれ供給される、
ことを特徴とする表示装置。
（付記１３）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットをブロック分割数Ｓで分割した｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記コントローラ装置の前記出力バッファからは、｛（Ｎ×Ｂ）／Ｓ｝ビット幅のデータバスを介して、前記表示デバイス基板側に、｛（Ｎ×Ｂ）／Ｓ｝ビット単位で、１水平期間に、前記ブロック分割数Ｓ回に分割して、１ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
前記ＤＡＣ回路の出力を入力とし、前記表示部のＮ列と同じＮ出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記ＤＡＣ回路は、（Ｎ／Ｓ）個配置され、
前記セレクタ回路は、（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を受け、セレクタ制御信号に基づき、前記各ＤＡＣ回路の出力ごとに、１水平期間を前記ブロック分割数Ｓで分割した時間で、順次、Ｓ本のデータ線群へデータ信号の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のタイミングバッファにクロック信号を供給し、前記タイミングバッファからのラッチクロック信号と前記セレクタ制御信号が、前記ラッチ回路と前記セレクタ回路にそれぞれ供給される、
ことを特徴とする表示装置。
（付記１４）
前記ＤＡＣ回路と前記セレクタ回路との間に、前記ＤＡＣ回路の出力電圧を電流に変換する電圧−電流変換回路と、前記電圧−電流変換回路で変換された電流を、前記セレクタ回路に出力する電流出力バッファを備え、前記セレクタ回路のＮ出力からＮ本のデータ線に電流が供給される、ことを特徴とする付記１１記載の表示装置。
（付記１５）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットを、ブロック分割数Ｓの数だけ分割した｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記コントローラ装置の前記出力バッファからは、｛（Ｎ×Ｂ）／Ｓ｝ビット幅のデータバスを介して、前記表示デバイス基板に、｛（Ｎ×Ｂ）／Ｓ｝ビット単位で、１水平期間に、前記ブロック分割数Ｓ回に分割して、１ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力するデコーダ回路と、
前記デコーダ回路の出力を入力としデコード結果に応じた電流を出力する電流出力バッファと、
前記電流出力バッファの出力電流を入力とし、前記表示部のＮ列と同じＮ出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも前記出力バッファと同じ数の｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記デコーダ回路は、（Ｎ／Ｓ）個配置され、
前記セレクタ回路は、（Ｎ／Ｓ）個の前記電流出力バッファ回路の電流出力を受け、セレクタ制御信号に基づき、１出力ごとに、前記ブロック分割数に分割された時間で、順次Ｓ本のデータ線群へ電流の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されたラッチクロック信号と前記セレクタ制御信号が、前記ラッチ回路と前記セレクタ回路にそれぞれ供給される、
ことを特徴とする表示装置。
（付記１６）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）個が配置され、
前記コントローラ装置の前記出力バッファからは、（Ｎ×Ｂ）ビット幅のデータバスを介して、前記表示デバイス基板側に、一回の転送、１ライン分の表示データが並列転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも前記出力バッファと同じ数の（Ｎ×Ｂ）個が配置され、
前記ＤＡＣ回路は、Ｎ個配置され、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されたラッチクロック信号が前記ラッチ回路に供給される、
ことを特徴とする表示装置。
（付記１７）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）個が配置され、
前記コントローラ装置の前記出力バッファからは、（Ｎ×Ｂ）ビット幅のデータバスを介して、前記表示デバイス基板側に、１回の転送で１ライン分の表示データが並列転送され、
前記表示デバイス基板は、
前記データバスから受け取った低振幅の信号をラッチするラッチ回路と、
前記ラッチ回路の出力の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタのＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも前記出力バッファと同じ数の（Ｎ×Ｂ）個配置され、
前記ＤＡＣ回路は、Ｎ個配置され、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されたラッチクロック信号が前記ラッチ回路に供給される、
ことを特徴とする表示装置。
（付記１８）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）個配置され、
前記コントローラ装置の前記出力バッファからは、（Ｎ×Ｂ）ビット幅のデータバスを介して、前記表示デバイス基板側に、１水平期間に１ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスに転送された信号をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の（Ｎ×Ｂ）個配置され、
前記ＤＡＣ回路はＮ個配置され、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のタイミングバッファにクロック信号を供給し、
前記タイミングバッファからのラッチクロック信号が前記ラッチ回路に供給される、
ことを特徴とする表示装置。
（付記１９）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）個配置され、
前記コントローラ装置の前記出力バッファからは、（Ｎ×Ｂ）ビット幅のデータバスを介して、前記表示デバイス基板側に、１回の転送で１ライン分の表示データが並列転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
前記ＤＡＣ回路の出力を入力して電圧電流変換し、対応するデータ線に電流出力する電圧−電流変換回路・電流出力バッファ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも前記出力バッファと同じ数の（Ｎ×Ｂ）個が配置され、
前記ＤＡＣ回路と前記電圧−電流変換回路・電流出力バッファ回路は、Ｎ個配置され、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフト・タイミングバッファにクロック信号を供給し、
前記レベルシフト・タイミングバッファからのラッチクロック信号が前記ラッチ回路に供給される、
ことを特徴とする表示装置。
（付記２０）
前記ＤＡＣ回路と前記電圧−電流変換回路・電流出力バッファ回路に換えて、
前記ラッチ回路のＢビットの出力を入力してデコードするデコーダ回路を備え、
前記デコーダ回路の出力を入力して対応するデータ線に電流出力する電流出力バッファ回路を備えている、ことを特徴とする付記１９記載の表示装置。
（付記２１）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットを、ブロック分割数Ｓの数とＰ相で分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個配置され、
前記コントローラ装置の前記出力バッファからは、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット幅のデータバスを介して前記表示デバイス基板側に表示データが転送され、１水平期間には、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビットのデータが（Ｐ×Ｓ）回に分割されて、１ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をシリアル入力しＰ相のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
前記ＤＡＣ回路の出力を入力とし、前記表示部のＮ列と同じＮ出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタは、前記出力バッファと同じ数の｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個配置され、
前記ラッチ回路は、｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記ＤＡＣ回路は、（Ｎ／Ｓ）個配置され、
前記セレクタ回路は、（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を受け、セレクタ制御信号に基づき、前記各ＤＡＣ回路の出力ごとに、前記ブロック分割数Ｓに分割された時間で、順次Ｓ本のデータ線群へデータ信号の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されたラッチクロック信号と前記セレクタ制御信号とシリアル・パラレル変換制御信号が、前記ラッチ回路と前記セレクタ回路と前記シリアル・パラレル変換回路にそれぞれ供給される、
ことを特徴とする表示装置。
（付記２２）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットを、ブロック分割数Ｓの数とＰ相で分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個配置され、
前記コントローラ装置の前記出力バッファからは｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット幅のデータバスを介して、前記表示デバイス基板側に表示データが転送され、１水平期間には、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビットのデータが（Ｐ×Ｓ）回に分割されて、１ライン分の表示データが転送され、
前記表示デバイス基板上には、前記データバスに転送される｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビットの各ビットデータをシリアル入力しＰ相のパラレルビットに展開するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路の出力をレベルシフトするレベルシフタと、
前記レベルシフタのＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
前記ＤＡＣ回路の出力を入力とし、前記表示部のＮ列と同じＮ出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個配置され、
前記レベルシフタは、｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記ＤＡＣ回路は、（Ｎ／Ｓ）個配置され、
前記セレクタ回路は、（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を受け、セレクタ制御信号に基づき、前記ＤＡＣ回路の１出力ごとに、前記ブロック分割数Ｓに分割された時間で、順次Ｓ本のデータ線群へデータ信号の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されたラッチクロック信号と前記セレクタ制御信号とシリアル・パラレル変換制御信号が、前記ラッチ回路と前記セレクタ回路と前記シリアル・パラレル変換回路にそれぞれ供給される、
ことを特徴とする表示装置。
（付記２３）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットを、ブロック分割数Ｓの数とＰ相で分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個配置され、
前記コントローラ装置の前記出力バッファからは、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット幅のデータバスを介して、前記表示デバイス基板側に表示データが転送され、１水平期間には、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビットのデータが（Ｐ×Ｓ）回に分割されて１ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスからの各ビットデータをシリアル入力しＰ相のパラレルビットに展開するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
前記ＤＡＣ回路の出力を入力とし、前記表示部のＮ列と同じＮ出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記ＤＡＣ回路は（Ｎ／Ｓ）個配置され、
前記セレクタ回路は、（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を受け、セレクタ制御信号に基づき、前記各ＤＡＣ回路の１出力ごとに、前記ブロック分割数Ｓに分割された時間で、順次Ｓ本のデータ線群へデータ信号の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のタイミングバッファにクロック信号を供給し、
前記タイミングバッファからのラッチクロック信号と前記セレクタ制御信号とシリアル・パラレル変換制御信号が、前記ラッチ回路と前記セレクタ回路と前記シリアル・パラレル変換回路にそれぞれ供給される、
ことを特徴とする表示装置。
（付記２４）
前記ＤＡＣ回路と前記セレクタの間に、前記ＤＡＣ回路の出力を電圧電流変換して、電流出力する電圧−電流変換回路・電流出力バッファ回路を備えている、ことを特徴とする付記２３記載の表示装置。
（付記２５）
前記ＤＡＣ回路に換えて、それぞれがＢ個の前記ラッチ回路の出力を入力してデコードするデコーダ回路と、前記デコーダ回路のデコード結果出力に対応する電流を出力する電流出力バッファとが、前記ラッチ回路と前記セレクタの間に、それぞれ（Ｎ／Ｓ）回路配置される、ことを特徴とする付記２１記載の表示装置。
（付記２６）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、｛（Ｎ×Ｂ）／Ｐ｝個配置され、
前記コントローラ装置の前記出力バッファからは、｛（Ｎ×Ｂ）／Ｐ｝ビット幅のデータバスを介して、前記表示デバイス基板側に、１水平期間あたり、Ｐ回に分割されて、１ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をシリアル入力しＰ相のパラレルビットに展開するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタは、前記出力バッファと同じ数の｛（Ｎ×Ｂ）／Ｐ｝個配置され、
前記ラッチ回路は、（Ｎ×Ｂ）個配置され、
前記ＤＡＣ回路は、Ｎ個配置され、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されたラッチクロック信号とシリアル・パラレル変換制御信号が、前記ラッチ回路と前記シリアル・パラレル変換回路にそれぞれ供給される、
ことを特徴とする表示装置。
（付記２７）
前記表示デバイス基板において、
前記レベルシフタと前記シリアル・パラレル変換回路の位置を入れ替え、
前記シリアル・パラレル変換回路が、前記データバスの各ビット信号をシリアル入力してＰ相のパラレルビットに展開し、
前記レベルシフタは、前記シリア・パラレル変換回路の出力信号の振幅をより高振幅の信号にレベルシフトし、
前記ＤＡＣ回路が前記レベルシフタの出力を入力する、
ことを特徴とする付記２６記載の表示装置。
（付記２８）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分をＰ相で分割した数に相当する｛（Ｎ×Ｂ）／Ｐ｝個配置され、
前記コントローラ装置の前記出力バッファからは｛（Ｎ×Ｂ）／Ｐ｝ビット幅のデータバスを介して、前記表示デバイス基板側に、１水平期間あたり、Ｐ回分割して、１ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスからの各ビットデータをシリアルに入力しＰ個のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、（Ｎ×Ｂ）個配置され、
前記ＤＡＣ回路は、Ｎ個配置され、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のタイミングバッファにクロック信号を供給し、前記タイミングバッファからラッチクロック信号とシリアル・パラレル変換制御信号が、前記ラッチ回路と前記シリアル・パラレル変換回路にそれぞれ供給される、
ことを特徴とする表示装置。
（付記２９）
前記ＤＡＣ回路の出力電圧を入力して電圧−電流変換して、電流出力する電圧−電流変換回路・電流出力バッファをＮ個備えている、ことを特徴とする付記２８記載の表示装置。
（付記３０）
前記ＤＡＣ回路に換えて、それぞれがＢ個の前記ラッチ回路の出力を入力してデコードするＮ個のデコーダ回路と、前記デコーダ回路のデコード結果に応じた電流を出力するＮ個の電流出力バッファ回路を備えている、ことを特徴とする付記２８記載の表示装置。
（付記３１）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部と、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、
前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、
前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、
を同一基板上に有し、
前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットを、ブロック分割数Ｓの数とＰ相で分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個配置されており、
前記表示デバイス基板上に、さらに、
前記出力バッファの出力をシリアルに入力しＰ相のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
前記ＤＡＣ回路の出力を入力とし、前記表示部のＮ列と同じＮ出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記シリアル／パラレル変換回路は、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個配置され、
前記ラッチ回路は、｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記ＤＡＣ回路は、（Ｎ／Ｓ）個配置され、
前記セレクタ回路は、（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を受け、セレクタ制御信号に基づき、前記各ＤＡＣ回路の出力ごとに、前記ブロック分割数Ｓに分割された時間で、順次Ｓ本のデータ線群へデータ信号の供給を行い、
前記コントローラから、前記ラッチ回路にラッチクロック信号が供給され、前記セレクタ回路に前記セレクタ制御信号が供給され、前記シリアル・パラレル変換回路にシリアル・パラレル変換制御信号が供給される、
ことを特徴とする表示装置。
（付記３２）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部と、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、
前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、
前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、
を同一基板上に有し、
前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットを、Ｐ相で分割した｛（Ｎ×Ｂ）／Ｐ｝個配置されており、
前記表示デバイス基板上に、さらに、
前記出力バッファの出力をシリアルに入力しＰ相のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記シリアル／パラレル変換回路は、｛（Ｎ×Ｂ）／Ｐ｝個配置され、
前記ラッチ回路は、（Ｎ×Ｂ）個配置され、
前記ＤＡＣ回路は、Ｎ個配置され、
前記コントローラから、前記ラッチ回路にラッチクロック信号が供給され、前記シリアル・パラレル変換回路にシリアル・パラレル変換制御信号が供給される、ことを特徴とする表示装置。
（付記３３）
前記表示デバイス基板上に形成される回路を構成するトランジスタが、前記表示部の画素スイッチと同一の製造プロセスで作成されている、ことを特徴とする付記１１乃至３２のいずれか一に記載の表示装置。
（付記３４）
前記表示デバイス基板上に形成される、前記データ線駆動回路及び前記走査線駆動回路を含む周辺回路を構成するトランジスタが、前記表示デバイス基板上に形成される前記表示部の画素スイッチをなすトランジスタと同一プロセスで形成されており、
前記データ線駆動回路及び前記走査線駆動回路を含む周辺回路を構成するトランジスタのゲート絶縁膜の膜厚が、前記画素スイッチをなすトランジスタのゲート絶縁膜の膜厚と同一とされている、ことを特徴とする付記１１乃至３２のいずれか一に記載の表示装置。
（付記３５）
表示データを格納する表示メモリ回路から読み出された１ライン分、又は１ライン分を複数に分割して、パラレルに転送されるデジタル信号を、アナログ信号に変換するデジタル・アナログ変換回路を少なくとも備え、前記表示部の複数のデータ線にアナログのデータ信号を印加するデータ線駆動回路を含む表示装置において、
前記デジタル・アナログ変換回路、又は、前記デジタル・アナログ変換回路と前記表示メモリ回路は、前記表示部と同一の基板上に形成されており、
前記表示部と同一の基板上に形成される回路を構成するトランジスタは、前記表示部の画素スイッチをなすトランジスタと同一のプロセスで形成されるとともに、そのゲート絶縁膜の膜厚は、前記画素スイッチをなすトランジスタのゲート絶縁膜の膜厚と同一とされている、ことを特徴とする表示装置。
（付記３６）
前記トランジスタが、多結晶シリコンＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）よりなる、ことを特徴とする付記１０、３４、３５のいずれか一に記載の表示装置。
（付記３７）
上位装置から供給される表示データを受け、表示データに対応した信号をデータ線に印加するデータ線駆動回路を有する表示装置であって、少なくとも表示データを相展開する回路において、表示信号を伝える配線が、他の表示信号を伝える配線と交差しないことを特徴とする表示装置。
（付記３８）
上位装置から供給される表示データを受けて、この表示データを相展開する回路を有する表示装置であって、
相展開前の信号を伝える、ある信号線が他の信号線と交差する交差点の数Ｃが
Ｃ＝ｎ（ｎ−１）（ｋ−１）／２
（ただし、ｎは供給される表示データの並列度、ｋ×ｎは、相展開後の表示データの並列度を示す）
よりも少ない、ことを特徴とする表示装置。
（付記３９）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置の出力バッファから、前記表示メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットを、ブロック分割数Ｓの数とＰ相で分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット幅のデータバスを介して、前記表示デバイス基板側に、デジタル表示データが転送され、
前記表示デバイス基板が、
前記表示部のデータ線を駆動するデータ線駆動回路であって、
前記データバスのうちの１本のデータ線に対して共通に接続されるＰ個のレベルシフト回路であって、前記出力バッファより出力され前記データ線を介して順次受け取ったＰ相の信号の振幅をそれぞれより高い振幅の信号にレベルシフトするレベルシフト回路と、Ｐ個の前記レベルシフト回路の出力を駆動クロックにしたがってそれぞれラッチし、Ｐ相のシリアルビットデータをレベルシフトされたＰビットのパラレルデータに展開してラッチ出力するラッチ回路を備えたＰ相展開回路を備え、
｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット幅の前記データバスに対応して設けられた｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個の前記Ｐ相展開回路からは、｛（Ｎ×Ｂ）／Ｓ｝ビットのデータがパラレルに出力され、
｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個の前記Ｐ相展開回路に対して、（Ｎ／Ｓ）個設けられ、前記Ｐ相展開回路のからのＢビットデータを入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を入力として受け、前記表示部のＮ本のデータ線に接続されるＮ本の出力を有し、（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を、前記ブロック分割数Ｓに分割された時間で、順次、前記表示部のデータ線群へ供給するセレクタと、
を含むデータ線駆動回路を備えている、ことを特徴とする表示装置。
（付記４０）
前記コントローラ装置から前記データバスを介して、１水平期間には、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビットのデジタル映像データが、（Ｐ×Ｓ）回に分割されて１ライン分の表示データが、前記表示デバイス基板のデータ線駆動回路に転送される、ことを特徴とする付記３９記載の表示装置。
（付記４１）
前記Ｐ相展開回路が、前記レベルシフト回路として、高位側電源と低位側電源間に直列形態に接続されている第１乃至第３のスイッチ素子を備え、
前記第１のスイッチ素子と前記第２のスイッチ素子の接続点には第１の容量が接続され、
入力信号が入力される入力端子と前記第３のスイッチ素子の制御端子との間に接続された第４のスイッチ素子を備え、
前記第３のスイッチ素子の制御端子と前記第４のスイッチ素子との接続点には第２の容量が接続され、
前記第１のスイッチ素子と前記第２のスイッチ素子は、それぞれの制御端子に第１のサンプリング制御信号が共通に入力され、一方がオンのとき、他方はオフとされ、
前記第４のスイッチ素子の制御端子には、第２のサンプリング制御信号が入力され、
前記第１の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出されるレベルシフト回路を備えている、ことを特徴とする付記３９記載の表示回路。
（付記４２）
前記Ｐ相展開回路が、前記レベルシフト回路として、高位側電源と低位側電源間に直列形態に接続されている第１乃至第３のスイッチ素子を備え、
前記第１のスイッチ素子と前記第２のスイッチ素子の接続点には第１の容量が接続され、
入力信号が入力される入力端子と前記第３のスイッチ素子の制御端子との間に接続された第４のスイッチ素子を備え、
前記第３のスイッチ素子の制御端子と前記第４のスイッチ素子との接続点に第２の容量が接続されており、
前記第１のスイッチ素子の制御端子と前記第２のスイッチ素子の制御端子には第１のサンプリング制御信号が共通に入力され、
前記第１のサンプリング制御信号が第２の論理値のとき、前記第１のスイッチ素子がオンし、前記第２のスイッチ素子はオフし、前記第１の容量が前記高位側電源の電源電圧に充電され、
前記第４のスイッチ素子の制御端子には、第２のサンプリング制御信号が入力され、前記第２のサンプリング制御信号が第１の論理値のとき前記第４のスイッチ素子はオンし、前記第２の容量は前記入力信号電圧で充電され、
前記第１のサンプリング制御信号が第１の論理値のとき、前記第１のスイッチ素子はオフし、前記第２のスイッチ素子がオンし、このときの前記第１の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出されるレベルシフト回路を備えている、ことを特徴とする付記３９記載の表示回路。
（付記４３）
前記Ｐ相展開回路が２相展開回路よりなり、
前記２相展開回路は、データ線に入力端が共通に接続される第１、第２のレベルシフト回路を備え、
前記第１のレベルシフト回路は、高位側電源と低位側電源間に直列形態に接続されている第１乃至第３のスイッチ素子を備え、
前記第１のスイッチ素子と前記第２のスイッチ素子の接続点には第１の容量が接続され、
入力信号が入力される入力端子と前記第３のスイッチ素子の制御端子との間に接続された第４のスイッチ素子を備え、
前記第３のスイッチ素子の制御端子と前記第４のスイッチ素子との接続点に第２の容量が接続されており、
前記第１のスイッチ素子の制御端子と前記第２のスイッチ素子の制御端子には第１のサンプリング制御信号が共通に入力され、
前記第１のサンプリング制御信号が第２の論理値のとき、前記第１のスイッチ素子がオンし、前記第２のスイッチ素子はオフし、前記第１の容量が前記高位側電源の電源電圧に充電され、
前記第４のスイッチ素子の制御端子には、前記第１のサンプリング制御信号と相補の第２のサンプリング制御信号が入力され、前記第２のサンプリング制御信号が第１の論理値のとき前記第４のスイッチ素子はオンし、前記第２の容量は前記入力信号電圧で充電され、
前記第１のサンプリング制御信号が第１の論理値のとき、前記第１のスイッチ素子はオフし、前記第２のスイッチ素子がオンし、このときの前記第１の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出され、
前記第２のレベルシフト回路は、前記第１のレベルシフト回路と同一の回路構成とされ、
前記第１及び第２のレベルシフト回路には、入力信号が共通に入力され、
前記第２のレベルシフト回路の前記第１のスイッチ素子の制御端子と前記第２のスイッチ素子の制御端子には前記第２のサンプリング制御信号が共通に入力され、前記第２のレベルシフト回路の前記第４のスイッチ素子の制御端子には、前記第１のサンプリング制御信号が入力され、
前記第１のレベルシフト回路の出力を、前記第１のサンプリング制御信号に基づき取り込み、前記第２のサンプリング制御信号に基づき出力する第１のマスタースレーブ型のラッチと、
前記第１のマスタースレーブ型のラッチの出力を前記第１のサンプリング制御信号に基づき出力するラッチと、
前記第２のレベルシフト回路の出力を、前記第２のサンプリング制御信号に基づき取り込み、前記第１のサンプリング制御信号に基づき出力する第２のマスタースレーブ型のラッチと、
を備えている、ことを特徴とする付記３９記載の表示回路。
（付記４４）
複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置された表示部を有する表示パネル部と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
上位装置から供給された表示データを受け、前記表示データに対応した信号を前記複数のデータ線に印加するデータ線駆動回路と、
を有する表示装置において、
表示データを格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル部へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し前記上位装置との通信並びに制御を司るコントローラと、を有するコントローラＩＣを、前記表示パネル部の外部に備え、
前記表示パネル部に、前記データ線駆動回路の一部を構成し、前記コントローラ装置から転送されたデジタル信号の表示データをアナログ電流信号に変換する電圧・電流変換回路と、を備え、
前記コントローラＩＣと、前記表示パネル部との間のデータ転送用のバスの幅が、前記コントローラと前記上位装置の間のバスよりも、一回あたりの転送で多くのビットデータが並列転送される構成とされている、ことを特徴とする表示装置。
（付記４５）
複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置された表示部を有する表示パネル部と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
上位装置から供給された表示データを受け、前記表示データに対応した信号を前記複数のデータ線に印加するデータ線駆動回路と、
を有する表示装置において、
前記表示パネル部に、少なくとも、表示データを格納する表示メモリと、
前記表示メモリから読み出されて転送されたデジタル信号の表示データをアナログ信号に変換するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
を備えることを特徴とする表示装置。
（付記４６）
複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置された表示部を有する表示パネル部と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
上位装置から供給された表示データを受け、前記表示データに対応した信号を前記複数のデータ線に印加するデータ線駆動回路と、
を有する表示装置において、
前記表示パネル部に、少なくとも、表示データを格納する表示メモリと、
前記表示メモリから読み出されて転送されたデジタル信号の表示データをアナログ電流信号に変換する電圧・電流変換回路と、
を備えることを特徴とする表示装置。
（付記４７）
前記表示パネル部に、前記ＤＡＣ回路の出力を入力とし、データ線群に出力が接続されたセレクタ回路を有する、ことを特徴とする付記４５に記載の表示装置。
（付記４８）
前記表示パネル部に、前記コントローラＩＣの電源電圧で規定される信号振幅を、前記表示パネル部側の高電圧にレベルシフトするレベルシフタを有する、ことを特徴とする付記４４に記載の表示装置。
（付記４９）
前記表示パネル部に、シリアルのデータをパラレル・データに変換するシリアル・パラレル変換回路を備え、
前記ＤＡＣ回路には、前記シリアル・パラレル変換回路でパラレルに変換されたデータが供給される、ことを特徴とする付記４５に記載の表示装置。
（付記５０）
前記表示部の両側に前記走査線駆動回路を備えるとともに、前記データ線駆動回路にクロックを供給するタイミングバッファを前記表示部の両側に備えている、ことを特徴とする付記４４乃至４６のいずれか一に記載の表示装置。
（付記５１）
前記表示パネル部に、前記データ線駆動回路の一部を構成する回路として、電圧から電流へ変換する回路を備え、前記データ線を電流駆動する、ことを特徴とする付記４４乃至４６のいずれか一に記載の表示装置。
（付記５２）
前記表示部が、液晶からなることを特徴とする付記４４乃至４６のいずれか一に記載の表示装置。
（付記５３）
前記表示部が、有機ＥＬ（エレクトロルミネセンス）からなることを特徴とする付記４４乃至４６のいずれか一に記載の表示装置。
（付記５４）
前記表示パネル部に形成された、前記表示部、前記データ線駆動回路部、前記走査線駆動回路部を構成しているそれぞれのトランジスタのゲート絶縁膜は同一構造で、その膜厚はプロセスばらつきの範囲内で等しい、ことを特徴とする付記１乃至４、４４乃至４６のいずれか一に記載の表示装置。
（付記５５）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し、上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットをブロック分割数Ｓで分割した｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記コントローラ装置の前記出力バッファからは、｛（Ｎ×Ｂ）／Ｓ｝ビット幅のデータバスを介して、前記表示デバイス基板側に、｛（Ｎ×Ｂ）／Ｓ｝ビット単位で、１水平期間に、前記ブロック分割数Ｓ回に分割して、１ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトして出力するレベルシフタと、
前記レベルシフタの出力をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
前記ＤＡＣ回路の出力を入力とし、前記表示部のＮ列と同じＮ出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記ＤＡＣ回路は、（Ｎ／Ｓ）個配置され、
前記セレクタ回路は、（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を受け、セレクタ制御信号に基づき、前記各ＤＡＣ回路の出力ごとに、１水平期間を前記ブロック分割数Ｓで分割した時間で、順次、Ｓ本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
（付記５６）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し、上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットをブロック分割数Ｓで分割した｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記コントローラ装置の前記出力バッファからは、｛（Ｎ×Ｂ）／Ｓ｝ビット幅のデータバスを介して、前記表示デバイス基板に、｛（Ｎ×Ｂ）／Ｓ｝ビット単位で、１水平期間に、前記ブロック分割数Ｓ回に分割して、１ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号をラッチするラッチ回路と、
前記ラッチ回路の出力振幅をより高い振幅の信号にレベルシフトして出力するレベルシフタと、
前記レベルシフタのＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
前記ＤＡＣ回路の出力を入力とし、前記表示部のＮ列と同じＮ出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記ＤＡＣ回路は、（Ｎ／Ｓ）個配置され、
前記セレクタ回路は、（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を受け、セレクタ制御信号に基づき、前記各ＤＡＣ回路の出力ごとに、１水平期間を前記ブロック分割数Ｓで分割した時間で、順次、Ｓ本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
（付記５７）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットをブロック分割数Ｓで分割した｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記コントローラ装置の前記出力バッファからは、｛（Ｎ×Ｂ）／Ｓ｝ビット幅のデータバスを介して、前記表示デバイス基板側に、｛（Ｎ×Ｂ）／Ｓ｝ビット単位で、１水平期間に、前記ブロック分割数Ｓ回に分割して、１ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
前記ＤＡＣ回路の出力を入力とし、前記表示部のＮ列と同じＮ出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記ＤＡＣ回路は、（Ｎ／Ｓ）個配置され、
前記セレクタ回路は、（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を受け、セレクタ制御信号に基づき、前記各ＤＡＣ回路の出力ごとに、１水平期間を前記ブロック分割数Ｓで分割した時間で、順次、Ｓ本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
（付記５８）
前記ＤＡＣ回路と前記セレクタ回路との間に、前記ＤＡＣ回路の出力電圧を電流に変換する電圧−電流変換回路と、前記電圧−電流変換回路で変換された電流を、前記セレクタ回路に出力する電流出力バッファを備え、前記セレクタ回路のＮ出力からＮ本のデータ線に電流が供給される、ことを特徴とする付記５５乃至５７のいずれか一に記載の表示装置。
（付記５９）
前記ＤＡＣ回路に換えて、デジタル電圧信号の表示データからアナログ電流信号に変換する電圧・電流変換回路を備え、前記セレクタ回路のＮ出力からＮ本のデータ線に電流が供給される、ことを特徴とする付記１１乃至１３、５５乃至５７のいずれか一に記載の表示装置。
（付記６０）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットを、ブロック分割数Ｓの数だけ分割した｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記コントローラ装置の前記出力バッファからは、｛（Ｎ×Ｂ）／Ｓ｝ビット幅のデータバスを介して、前記表示デバイス基板に、｛（Ｎ×Ｂ）／Ｓ｝ビット単位で、１水平期間に、前記ブロック分割数Ｓ回に分割して、１ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力するデコーダ回路と、
前記デコーダ回路の出力を入力としデコード結果に応じた電流を出力する電流出力バッファと、
前記電流出力バッファの出力電流を入力とし、前記表示部のＮ列と同じＮ出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも前記出力バッファと同じ数の｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記デコーダ回路は、（Ｎ／Ｓ）個配置され、
前記セレクタ回路は、（Ｎ／Ｓ）個の前記電流出力バッファ回路の電流出力を受け、セレクタ制御信号に基づき、１出力ごとに、前記ブロック分割数に分割された時間で、順次Ｓ本のデータ線群へ電流の供給を行う、
ことを特徴とする表示装置。
（付記６１）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）個が配置され、
前記コントローラ装置の前記出力バッファからは、（Ｎ×Ｂ）ビット幅のデータバスを介して、前記表示デバイス基板側に、１回の転送で１ライン分の表示データが並列転送され、
前記表示デバイス基板は、
前記データバスから受け取った低振幅の信号をラッチするラッチ回路と、
前記ラッチ回路の出力の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタのＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも前記出力バッファと同じ数の（Ｎ×Ｂ）個配置され、
前記ＤＡＣ回路は、Ｎ個配置されている、
ことを特徴とする表示装置。
（付記６２）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）個配置され、
前記コントローラ装置の前記出力バッファからは、（Ｎ×Ｂ）ビット幅のデータバスを介して、前記表示デバイス基板側に、１水平期間に１ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスに転送された信号をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の（Ｎ×Ｂ）個配置され、
前記ＤＡＣ回路はＮ個配置されている、
ことを特徴とする表示装置。
（付記６３）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）個配置され、
前記コントローラ装置の前記出力バッファからは、（Ｎ×Ｂ）ビット幅のデータバスを介して、前記表示デバイス基板側に、１水平期間に１ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスに転送された信号をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の（Ｎ×Ｂ）個配置され、
前記ＤＡＣ回路はＮ個配置されている、
ことを特徴とする表示装置。
（付記６４）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）個配置され、
前記コントローラ装置の前記出力バッファからは、（Ｎ×Ｂ）ビット幅のデータバスを介して、前記表示デバイス基板側に、１回の転送で１ライン分の表示データが並列転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
前記ＤＡＣ回路の出力を入力して電圧電流変換し、対応するデータ線に電流出力する電圧−電流変換回路・電流出力バッファ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも前記出力バッファと同じ数の（Ｎ×Ｂ）個が配置され、
前記ＤＡＣ回路と前記電圧−電流変換回路・電流出力バッファ回路は、Ｎ個配置されている、
ことを特徴とする表示装置。
（付記６５）
前記ＤＡＣ回路と前記電圧−電流変換回路・電流出力バッファ回路に換えて、前記ラッチ回路のＢビットの出力を入力してアナログ電流信号に変換する電圧・電流変換回路を備えている、ことを特徴とする付記６４記載の表示装置。
（付記６６）
前記ＤＡＣ回路と前記電圧−電流変換回路・電流出力バッファ回路に換えて、前記ラッチ回路のＢビットの出力を入力してデコードするデコーダ回路を備え、  前記デコーダ回路の出力を入力して対応するデータ線に電流出力する電流出力バッファ回路を備えている、ことを特徴とする付記６４記載の表示装置。
（付記６７）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットを、ブロック分割数Ｓの数とＰ相で分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個配置され、
前記コントローラ装置の前記出力バッファからは、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット幅のデータバスを介して前記表示デバイス基板側に表示データが転送され、１水平期間には、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビットのデータが（Ｐ×Ｓ）回に分割されて、１ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をシリアル入力しＰ相のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
前記ＤＡＣ回路の出力を入力とし、前記表示部のＮ列と同じＮ出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタは、前記出力バッファと同じ数の｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個配置され、
前記ラッチ回路は、｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記ＤＡＣ回路は、（Ｎ／Ｓ）個配置され、
前記セレクタ回路は、（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を受け、セレクタ制御信号に基づき、前記各ＤＡＣ回路の出力ごとに、前記ブロック分割数Ｓに分割された時間で、順次Ｓ本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
（付記６８）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットを、ブロック分割数Ｓの数とＰ相で分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個配置され、
前記コントローラ装置の前記出力バッファからは｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット幅のデータバスを介して、前記表示デバイス基板側に表示データが転送され、１水平期間には、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビットのデータが（Ｐ×Ｓ）回に分割されて、１ライン分の表示データが転送され、
前記表示デバイス基板上には、前記データバスに転送される｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビットの各ビットデータをシリアル入力しＰ相のパラレルビットに展開するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路の出力をレベルシフトするレベルシフタと、
前記レベルシフタのＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
前記ＤＡＣ回路の出力を入力とし、前記表示部のＮ列と同じＮ出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個配置され、
前記レベルシフタは、｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記ＤＡＣ回路は、（Ｎ／Ｓ）個配置され、
前記セレクタ回路は、（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を受け、セレクタ制御信号に基づき、前記ＤＡＣ回路の１出力ごとに、前記ブロック分割数Ｓに分割された時間で、順次Ｓ本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
（付記６９）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットを、ブロック分割数Ｓの数とＰ相で分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個配置され、
前記コントローラ装置の前記出力バッファからは、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット幅のデータバスを介して、前記表示デバイス基板側に表示データが転送され、１水平期間には、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビットのデータが（Ｐ×Ｓ）回に分割されて１ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスからの各ビットデータをシリアル入力しＰ相のパラレルビットに展開するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
前記ＤＡＣ回路の出力を入力とし、前記表示部のＮ列と同じＮ出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記ＤＡＣ回路は（Ｎ／Ｓ）個配置され、
前記セレクタ回路は、（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を受け、セレクタ制御信号に基づき、前記各ＤＡＣ回路の１出力ごとに、前記ブロック分割数Ｓに分割された時間で、順次Ｓ本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
（付記７０）
前記ＤＡＣ回路と前記セレクタの間に、前記ＤＡＣ回路の出力を電圧電流変換して、電流出力する電圧−電流変換回路・電流出力バッファ回路を備えている、ことを特徴とする付記６７乃至６９のいずれか一に記載の表示装置。
（付記７１）
前記ＤＡＣ回路に換えて、前記ラッチ回路の出力を入力してアナログ電流信号に変換する電圧・電流変換回路を備えている、ことを特徴とする付記６７乃至６９のいずれか一に記載の表示装置。
（付記７２）
前記ＤＡＣ回路に換えて、それぞれがＢ個の前記ラッチ回路の出力を入力してデコードするデコーダ回路と、前記デコーダ回路のデコード結果出力に対応する電流を出力する電流出力バッファとが、前記ラッチ回路と前記セレクタの間に、それぞれ（Ｎ／Ｓ）回路配置される、ことを特徴とする付記６７乃至６９のいずれか一に記載の表示装置。
（付記７３）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、｛（Ｎ×Ｂ）／Ｐ｝個配置され、
前記コントローラ装置の前記出力バッファからは、｛（Ｎ×Ｂ）／Ｐ｝ビット幅のデータバスを介して、前記表示デバイス基板側に、１水平期間あたり、Ｐ回に分割されて、１ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をシリアル入力しＰ相のパラレルビットに展開するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタは、前記出力バッファと同じ数の{（Ｎ×Ｂ）/Ｐ}個配置され、
前記ラッチ回路は、（Ｎ×Ｂ）個配置され、
前記ＤＡＣ回路は、Ｎ個配置されている、
ことを特徴とする表示装置。
（付記７４）
前記表示デバイス基板において、
前記レベルシフタと前記シリアル・パラレル変換回路の位置を入れ替え、
前記シリアル・パラレル変換回路が、前記データバスの各ビット信号をシリアル入力してＰ相のパラレルビットに展開し、
前記レベルシフタは、前記シリア・パラレル変換回路の出力信号の振幅をより高振幅の信号にレベルシフトし、
前記ＤＡＣ回路が前記レベルシフタの出力を入力する、
ことを特徴とする付記７３記載の表示装置。
（付記７５）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分をＰ相で分割した数に相当する｛（Ｎ×Ｂ）／Ｐ｝個配置され、
前記コントローラ装置の前記出力バッファからは｛（Ｎ×Ｂ）／Ｐ｝ビット幅のデータバスを介して、前記表示デバイス基板側に、１水平期間あたり、Ｐ回分割して、１ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスからの各ビットデータをシリアルに入力しＰ個のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、（Ｎ×Ｂ）個配置され、
前記ＤＡＣ回路は、Ｎ個配置されている、
ことを特徴とする表示装置。
（付記７６）
前記ＤＡＣ回路の出力電圧を入力して電圧−電流変換して、電流出力する電圧−電流変換回路・電流出力バッファをＮ個備えている、ことを特徴とする付記７５記載の表示装置。
（付記７７）
前記ＤＡＣ回路に換えて、前記ラッチ回路の出力を入力してアナログ電流信号に変換する電圧・電流変換回路を備えている、ことを特徴とする付記７５記載の表示装置。
（付記７８）
前記ＤＡＣ回路に換えて、それぞれがＢ個の前記ラッチ回路の出力を入力してデコードするＮ個のデコーダ回路と、前記デコーダ回路のデコード結果に応じた電流を出力するＮ個の電流出力バッファ回路を備えている、ことを特徴とする付記７５記載の表示装置。
（付記７９）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部と、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、
前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、
前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、
を同一基板上に有し、
前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットを、ブロック分割数Ｓの数とＰ相で分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個配置されており、
前記表示デバイス基板上に、さらに、
前記出力バッファの出力をシリアルに入力しＰ相のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
前記ＤＡＣ回路の出力を入力とし、前記表示部のＮ列と同じＮ出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記シリアル／パラレル変換回路は、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個配置され、
前記ラッチ回路は、｛（Ｎ×Ｂ）／Ｓ｝個配置され、
前記ＤＡＣ回路は、（Ｎ／Ｓ）個配置され、
前記セレクタ回路は、（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を受け、セレクタ制御信号に基づき、前記各ＤＡＣ回路の出力ごとに、前記ブロック分割数Ｓに分割された時間で、順次Ｓ本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
（付記８０）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部と、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、
前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、
前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、
を同一基板上に有し、
前記出力バッファは、前記メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットを、Ｐ相で分割した｛（Ｎ×Ｂ）／Ｐ｝個配置されており、
前記表示デバイス基板上に、さらに、
前記出力バッファの出力をシリアルに入力しＰ相のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のＢビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記シリアル／パラレル変換回路は、｛（Ｎ×Ｂ）／Ｐ｝個配置され、
前記ラッチ回路は、（Ｎ×Ｂ）個配置され、
前記ＤＡＣ回路は、Ｎ個配置されている、
ことを特徴とする表示装置。
（付記８１）
前記表示デバイス基板上に形成される回路を構成するトランジスタが、前記表示部の画素スイッチと同一の製造プロセスで作成されている、ことを特徴とする付記５５乃至８０のいずれか一に記載の表示装置。
（付記８２）
前記表示デバイス基板上に形成される、前記データ線駆動回路及び前記走査線駆動回路を含む周辺回路を構成するトランジスタが、前記表示デバイス基板上に形成される前記表示部の画素スイッチをなすトランジスタと同一プロセスで形成されており、
前記データ線駆動回路及び前記走査線駆動回路を含む周辺回路を構成するトランジスタのゲート絶縁膜の膜厚が、前記画素スイッチをなすトランジスタのゲート絶縁膜の膜厚と同一とされている、ことを特徴とする付記５５乃至８０のいずれか一に記載の表示装置。
（付記８３）
前記表示デバイス基板上に形成された、前記表示部、前記データ線駆動回路部、前記走査線駆動回路部を構成しているそれぞれのトランジスタのゲート絶縁膜は同一構造で、その膜厚はプロセスばらつきの範囲内で等しい、ことを特徴とする付記１１乃至３２、５５乃至８０のいずれか一に記載の表示装置。
（付記８４）
表示データを格納する表示メモリ回路から読み出された１ライン分、又は１ライン分を複数に分割して、パラレルに転送されるデジタル信号を、アナログ信号に変換するデジタル・アナログ変換回路を少なくとも備え、前記表示部の複数のデータ線にアナログのデータ信号を印加するデータ線駆動回路を含む表示装置において、
前記デジタル・アナログ変換回路、又は、前記デジタル・アナログ変換回路と前記表示メモリ回路は、前記表示部と同一の基板上に形成されており、
前記表示部と同一の基板上に形成される回路を構成するトランジスタと、前記表示部の画素スイッチをなすトランジスタのゲート絶縁膜は、同一構造で、その膜厚はプロセスばらつきの範囲内で等しい、ことを特徴とする表示装置。
（付記８５）
前記トランジスタが、多結晶シリコンＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）よりなる、ことを特徴とする付記５４、８２、８４のいずれか一に記載の表示装置。
（付記８６）
上位装置から供給されるデータを受け、該データに対応した信号をデータ線に印加するデータ線駆動回路を有する半導体装置であって、少なくともデータを相展開する回路において、データ信号を伝える配線が、他のデータ信号を伝える配線と交差しないことを特徴とする半導体装置。
（付記８７）
上位装置から供給されるデータを受けて、このデータを相展開する回路を有する半導体装置であって、
相展開前の信号を伝える、ある信号線が他の信号線と交差する交差点の数Ｃが
Ｃ＝ｎ（ｎ−１）（ｋ−１）／２
（ただし、ｎは供給されるデータの並列度、ｋ×ｎは、相展開後のデータの並列度を示す）
よりも少ない、ことを特徴とする半導体装置。
（付記８８）
表示デバイス基板が、複数のデータ線（Ｎ本）と複数の走査線（Ｍ本）の交点にマトリクス状にＭ行Ｎ列に配置された画素群を有する表示部を備え、
Ｂビットの階調の表示データを（Ｍ×Ｎ）画素分（すなわち（Ｍ×Ｎ×Ｂ）ビット）格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置の出力バッファから、前記表示メモリの（Ｍ×Ｎ×Ｂ）ビットの内の１行分に相当する（Ｎ×Ｂ）ビットを、ブロック分割数Ｓの数とＰ相で分割した｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット幅のデータバスを介して、前記表示デバイス基板側に、デジタル表示データが転送され、
前記表示デバイス基板が、
前記表示部のデータ線を駆動するデータ線駆動回路であって、
前記データバスのうちの１本のデータ線に対して共通に接続されるＰ個のレベルシフト回路であって、前記出力バッファより出力され前記データ線を介して順次受け取った信号の振幅をそれぞれより高い振幅の信号にレベルシフトするレベルシフト回路と、Ｐ個の前記レベルシフト回路の出力を駆動クロックにしたがってそれぞれラッチし、レベルシフトされたＰビットのパラレルデータに展開してラッチ出力するラッチ回路を備えたＰ相展開回路を備え、
｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビット幅の前記データバスに対応して設けられた｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個の前記Ｐ相展開回路からは、｛（Ｎ×Ｂ）／Ｓ｝ビットのデータがパラレルに出力され、
｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝個の前記Ｐ相展開回路に対して、（Ｎ／Ｓ）個設けられ、前記Ｐ相展開回路のからのＢビットデータを入力してアナログ信号を出力するデジタル・アナログ変換回路（「ＤＡＣ回路」という）と、
（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を入力として受け、前記表示部のＮ本のデータ線に接続されるＮ本の出力を有し、（Ｎ／Ｓ）個の前記ＤＡＣ回路の出力を、前記ブロック分割数Ｓに分割された時間で、順次、前記表示部のデータ線群へ供給するセレクタと、
を含むデータ線駆動回路を備えている、ことを特徴とする表示装置。
（付記８９）
前記コントローラ装置から前記データバスを介して、１水平期間には、｛（Ｎ×Ｂ）／（Ｐ×Ｓ）｝ビットのデジタル映像データが、（Ｐ×Ｓ）回に分割されて１ライン分の表示データが、前記表示デバイス基板のデータ線駆動回路に転送される、ことを特徴とする付記８８記載の表示装置。
（付記９０）
前記Ｐ相展開回路が、前記レベルシフト回路として、高位側電源と低位側電源間に直列形態に接続されている第１乃至第３のスイッチ素子を備え、
前記第１のスイッチ素子と前記第２のスイッチ素子の接続点には第１の容量が接続され、
入力信号が入力される入力端子と前記第３のスイッチ素子の制御端子との間に接続された第４のスイッチ素子を備え、
前記第３のスイッチ素子の制御端子と前記第４のスイッチ素子との接続点には第２の容量が接続され、
前記第１のスイッチ素子と前記第２のスイッチ素子は、それぞれの制御端子に第１のサンプリング制御信号が共通に入力され、一方がオンのとき、他方はオフとされ、
前記第４のスイッチ素子の制御端子には、第２のサンプリング制御信号が入力され、
前記第１の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出されるレベルシフト回路を備えている、ことを特徴とする付記８８記載の表示回路。
（付記９１）
前記Ｐ相展開回路が、前記レベルシフト回路として、高位側電源と低位側電源間に直列形態に接続されている第１乃至第３のスイッチ素子を備え、
前記第１のスイッチ素子と前記第２のスイッチ素子の接続点には第１の容量が接続され、
入力信号が入力される入力端子と前記第３のスイッチ素子の制御端子との間に接続された第４のスイッチ素子を備え、
前記第３のスイッチ素子の制御端子と前記第４のスイッチ素子との接続点に第２の容量が接続されており、
前記第１のスイッチ素子の制御端子と前記第２のスイッチ素子の制御端子には第１のサンプリング制御信号が共通に入力され、
前記第１のサンプリング制御信号が第２の論理値のとき、前記第１のスイッチ素子がオンし、前記第２のスイッチ素子はオフし、前記第１の容量が前記高位側電源の電源電圧に充電され、
前記第４のスイッチ素子の制御端子には、第２のサンプリング制御信号が入力され、前記第２のサンプリング制御信号が第１の論理値のとき前記第４のスイッチ素子はオンし、前記第２の容量は前記入力信号電圧で充電され、
前記第１のサンプリング制御信号が第１の論理値のとき、前記第１のスイッチ素子はオフし、前記第２のスイッチ素子がオンし、このときの前記第１の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出されるレベルシフト回路を備えている、ことを特徴とする付記８８記載の表示回路。
（付記９２）
前記Ｐ相展開回路が２相展開回路よりなり、
前記２相展開回路は、データ線に入力端が共通に接続される第１、第２のレベルシフト回路を備え、
前記第１のレベルシフト回路は、高位側電源と低位側電源間に直列形態に接続されている第１乃至第３のスイッチ素子を備え、
前記第１のスイッチ素子と前記第２のスイッチ素子の接続点には第１の容量が接続され、
入力信号が入力される入力端子と前記第３のスイッチ素子の制御端子との間に接続された第４のスイッチ素子を備え、
前記第３のスイッチ素子の制御端子と前記第４のスイッチ素子との接続点に第２の容量が接続されており、
前記第１のスイッチ素子の制御端子と前記第２のスイッチ素子の制御端子には第１のサンプリング制御信号が共通に入力され、
前記第１のサンプリング制御信号が第２の論理値のとき、前記第１のスイッチ素子がオンし、前記第２のスイッチ素子はオフし、前記第１の容量が前記高位側電源の電源電圧に充電され、
前記第４のスイッチ素子の制御端子には、前記第１のサンプリング制御信号と相補の第２のサンプリング制御信号が入力され、前記第２のサンプリング制御信号が第１の論理値のとき前記第４のスイッチ素子はオンし、前記第２の容量は前記入力信号電圧で充電され、
前記第１のサンプリング制御信号が第１の論理値のとき、前記第１のスイッチ素子はオフし、前記第２のスイッチ素子がオンし、このときの前記第１の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出され、
前記第２のレベルシフト回路は、前記第１のレベルシフト回路と同一の回路構成とされ、
前記第１及び第２のレベルシフト回路には、入力信号が共通に入力され、
前記第２のレベルシフト回路の前記第１のスイッチ素子の制御端子と前記第２のスイッチ素子の制御端子には前記第２のサンプリング制御信号が共通に入力され、前記第２のレベルシフト回路の前記第４のスイッチ素子の制御端子には、前記第１のサンプリング制御信号が入力され、
前記第１のレベルシフト回路の出力を、前記第１のサンプリング制御信号に基づき取り込み、前記第２のサンプリング制御信号に基づき出力する第１のマスタースレーブ型のラッチと、
前記第１のマスタースレーブ型のラッチの出力を前記第１のサンプリング制御信号に基づき出力するラッチと、
前記第２のレベルシフト回路の出力を、前記第２のサンプリング制御信号に基づき取り込み、前記第１のサンプリング制御信号に基づき出力する第２のマスタースレーブ型のラッチと、
を備えている、ことを特徴とする付記８８記載の表示回路。
（付記９３）
被駆動素子がアレイ状に形成された被駆動素子アレイ部と、
前記被駆動素子を駆動するためのデータを並列処理化するために、２ビット以上の入力数をもつシリアル−パラレル変換回路機能と、
を有する半導体装置であって、
前記２ビット以上の入力数をもつシリアル−パラレル変換回路機能は、１ビット入力のシリアル−パラレル変換回路複数個で構成される、ことを特徴とする半導体装置。
（付記９４）
前記複数個の１ビット入力のシリアル−パラレル変換回路のうち少なくとも２個が、共通に接続された制御線によって、同時に駆動されることを特徴とする付記９３記載の半導体装置。
（付記９５）
被駆動素子がアレイ状に形成された被駆動素子アレイ部と、
前記被駆動素子に電気信号を書き込むための駆動回路と、
データを並列処理化するために、２ビット以上の入力数をもつシリアル−パラレル変換回路機能と、
を備える半導体装置であって、
前記シリアル−パラレル変換回路の入力ノードに入力されたデータをシリアル−パラレル変換して得られた信号を出力する出力ノード群と、
前記入力ノードに隣接する入力ノードに入力されたデータをシリアル−パラレル変換して得られた信号を出力する出力ノード群とが、隣接していることを特徴とする半導体装置。
（付記９６）
被駆動素子がアレイ状に形成された被駆動素子アレイ部と、
前記被駆動素子に電気信号を書き込むための駆動回路と、
データを並列処理化するために、２ビット以上の入力数をもつシリアル−パラレル変換回路機能と、
を備える半導体装置であって、
前記シリアル−パラレル変換回路機能を有する回路は長方形状にレイアウトされており、
前記長方形の長辺のうち一辺に入力ノード群が設けられ、
長辺のもう一辺に出力ノード群が設けられている、ことを特徴とする半導体装置。
【符号の説明】
【０３５８】
１０  ガラス基板
１１  酸化シリコン膜
１２  アモルファスシリコン
１３  酸化シリコン膜
１４  フォトレジスト
１５  酸化シリコン膜
１６  マイクロクリスタルシリコン（μ-c-Ｓｉ）
１７  タングステンシリサイド（ＷＳｉ）１７
１８  フォトレジスト
１９  酸化シリコン膜／窒化シリコン膜
２０  金属（アルミニウムとチタン）
２１  窒化シリコン膜
２２  画素電極（ＩＴＯ）
３０、３２、３３、３５、３６、３８、３９、４１、４８、５０、５２、５４、５６、５８  クロックドインバータ
３１、３４、３７、４０、４２、４３、４９、５１、５３、５５、５７  インバータ
６１、６２、６３、６５、６７、７０、７２、７４、７６、７８、８０  クロックドインバータ
５７、６０、６３、６６、６８、６９、７１、７３、７５、７７、７９、８１、８２、８３、８４、８５  インバータ
１０１  表示デバイス基板
１０２  コントローラＩＣ
１０３  システム側回路基板
１０４  レベルシフタ
１０５  ラッチ回路
１０６  ＤＡＣ回路
１０７  セレクタ回路
１０８  レベルシフタ／タイミングバッファ
１０９  走査回路
１１０  表示部
１１１  メモリ
１１２  出力バッファ
１１３  コントローラ
１１４  インタフェース回路
４０１  タイミングバッファ
５１１〜５１５  ラッチ
７０１  タイミングバッファ
８０１  電圧−電流変換回路／電流出力バッファ
１００１  デコーダ
１００２  電流出力バッファ
１８０１  シリアル／パラレル変換回路
３５０１  走査回路／データレジスタ
３５０２  ＤＡＣ
３５０３  レベルシフタ
３５０４  走査回路
３５０５  アナログスイッチ
３５０６  走査回路
３５０７  データレジスタ
【図１】
0005389507.tif 000004
【図２】
0005389507.tif 000005
【図３】
0005389507.tif 000006
【図４】
0005389507.tif 000007
【図５】
0005389507.tif 000008
【図６】
0005389507.tif 000009
【図７】
0005389507.tif 000010
【図８】
0005389507.tif 000011
【図９】
0005389507.tif 000012
【図１０】
0005389507.tif 000013
【図１１】
0005389507.tif 000014
【図１２】
0005389507.tif 000015
【図１３】
0005389507.tif 000016
【図１４】
0005389507.tif 000017
【図１５】
0005389507.tif 000018
【図１６】
0005389507.tif 000019
【図１７】
0005389507.tif 000020
【図１８】
0005389507.tif 000021
【図１９】
0005389507.tif 000022
【図２０】
0005389507.tif 000023
【図２１】
0005389507.tif 000024
【図２２】
0005389507.tif 000025
【図２３】
0005389507.tif 000026
【図２４】
0005389507.tif 000027
【図２５】
0005389507.tif 000028
【図２６】
0005389507.tif 000029
【図２７】
0005389507.tif 000030
【図２８】
0005389507.tif 000031
【図２９】
0005389507.tif 000032
【図３０】
0005389507.tif 000033
【図３１】
0005389507.tif 000034
【図３２】
0005389507.tif 000035
【図３３】
0005389507.tif 000036
【図３４】
0005389507.tif 000037
【図３５】
0005389507.tif 000038
【図３６】
0005389507.tif 000039
【図３７】
0005389507.tif 000040
【図３８】
0005389507.tif 000041
【図３９】
0005389507.tif 000042
【図４０】
0005389507.tif 000043
【図４１】
0005389507.tif 000044
【図４２】
0005389507.tif 000045
【図４３】
0005389507.tif 000046
【図４４】
0005389507.tif 000047
【図４５】
0005389507.tif 000048
【図４６】
0005389507.tif 000049
【図４７】
0005389507.tif 000050
【図４８】
0005389507.tif 000051
【図４９】
0005389507.tif 000052
【図５０】
0005389507.tif 000053
【図５１】
0005389507.tif 000054
【図５２】
0005389507.tif 000055
【図５３】
0005389507.tif 000056