(57)【特許請求の範囲】
【請求項１】
半導体基板の主面上に形成された下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とからなる容量素子を備えた半導体装置であって、
前記下部電極は、前記半導体基板の主面上の絶縁膜に形成された電極溝の内部に埋め込まれた第１金属膜によって構成されており、
前記電極溝は、第１角度の傾斜を有して加工された上部と、第１角度よりも大きい角度の第２角度を有して加工された下部とからなり、
前記上部電極は、第２金属膜と、前記第２金属膜上に形成された第３金属膜との積層膜によって構成されており、
前記第３金属膜自体が酸化されて、前記第２金属膜への大気中の酸素の拡散を抑制することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第３金属膜はＴｉ膜、またはＴｉ膜とＴｉＮ膜とからなる積層膜であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記第３金属膜の厚さは５〜１５ｎｍであることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記第２金属膜はＴｉＮ膜であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記第１金属膜と前記電極溝の側面との間にバリアメタル膜が形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、前記第１金属膜はＷ膜であり、前記バリアメタル膜は、ＴｉＮ膜、またはＴｉ膜とＴｉＮ膜とからなる積層膜であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＭＩＭ（Metal Insulator Metal）構造の容量素子を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００３−２１８２１４号公報（特許文献１）には、下部電極と容量絶縁膜と上部電極とを備えたＭＩＭ型容量素子を有し、上部電極は多結晶構造を有して少なくとも２層以上の結晶粒形状の異なる導電膜を積層した積層膜から構成された半導体装置が開示されている。
【０００３】
また、特開２００８−２１０９９６号公報（特許文献２）には、容量素子を構成する金属材料からなる下部電極の上層に設けられた上層バリア膜の膜厚を、１１０ｎｍ以上とすることにより、上層バリア膜のクラックに起因する容量絶縁膜の絶縁耐圧の低下を防止する技術が開示されている。
【０００４】
また、特開２００７−２３３８０号公報（特許文献３）には、基板処理システムにおいて、化学気相蒸着処理チャンバで基板上に１つまたは複数のシリコン含有層を蒸着した後、真空を破ることなく基板を移動し、さらに物理気相蒸着処理チャンバでシリコン含有層の表面に１つまたは複数の金属含有層を含む積層膜を処理する方法が開示されている。
【０００５】
また、特開２００５−１４２３３７号公報（特許文献４）には、上部電極上に酸化防止膜が形成されたＭＩＭ構造の容量素子が開示されている。
【０００６】
また、特開２００６−３１９１７４号公報（特許文献５）には、層間絶縁膜の電極溝内に形成された下部電極と、下部電極上に形成された誘電膜と、誘電膜上に形成された上部電極とからなるＭＩＭ構造を有する容量素子が開示されており、上部電極および誘電膜は下部電極よりも大きい面積で形成され、下部電極の全体が上部電極および誘電膜の内側に配置されることが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２１８２１４号公報
【特許文献２】特開２００８−２１０９９６号公報
【特許文献３】特開２００７−２３３８０号公報
【特許文献４】特開２００５−１４２３３７号公報
【特許文献５】特開２００６−３１９１７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
近年、ＬＳＩ（Large Scale Integration）システムの高速性能化および低消費電力化などのニーズから、寄生抵抗および寄生容量を低減できるＭＩＭ構造の容量素子が半導体装置に用いられている。
【０００９】
しかしながら、ＭＩＭ構造の容量素子については、以下に説明する種々の技術的課題が存在する。
【００１０】
ＭＩＭ構造の容量素子は、金属膜からなる下部電極と、下部電極上に形成された容量絶縁膜と、容量絶縁膜上に形成された金属膜からなる上部電極とから構成される。本発明者らは、上部電極に、例えばスパッタリング法により形成されるＴｉＮ（窒化チタン）膜、下部電極に、例えばＣＶＤ（Chemical Vapor Deposition）により形成されるＷ（タングステン）膜、容量絶縁膜に、例えばプラズマＣＶＤ法により形成される窒化シリコン膜を用いたＭＩＭ構造の容量素子を製造している。
【００１１】
ところが、上記ＭＩＭ構造を有する複数の容量素子を製造した後、大気中に室温で放置すると、容量素子のなかには、放置時間に依存してリーク電流が増加するものがあることが明らかとなった。すなわち、製造直後では、全ての容量素子のリーク電流は１×１０−１１Ａ以下であり、問題とはならなかった。しかし、例えば１００時間放置したときの複数の容量素子のリーク電流は１×１０−１２Ａ〜１×１０−７Ａの範囲でばらつき、さらに２００時間放置したときの複数の容量素子のリーク電流は１×１０−１２Ａ〜１×１０−５Ａの範囲でばらつき、放置時間が長くなるに従ってリーク電流が増加し、ばらつきの幅も大きくなることが分かった。
【００１２】
本発明の目的は、ＭＩＭ構造の容量素子を有する半導体装置において、容量素子の信頼性を向上させることのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１５】
この実施の形態は、半導体基板の主面上に形成された下部電極と、下部電極上に形成された容量絶縁膜と、容量絶縁膜上に形成された上部電極とからなるＭＩＭ構造の容量素子を備えた半導体装置である。下部電極は、半導体基板の主面上の絶縁膜に形成された電極溝の内部に埋め込まれたＷ膜によって構成され、上部電極は、ＴｉＮ膜と、ＴｉＮ膜上に形成されたＴｉ膜との積層膜によって構成されている。
【００１６】
また、この実施の形態は、半導体基板の主面上に形成された下部電極と、下部電極上に形成された容量絶縁膜と、容量絶縁膜上に形成された上部電極とからなるＭＩＭ構造の容量素子を備えた半導体装置である。下部電極は、半導体基板の主面上の絶縁膜に形成された電極溝の内部に埋め込まれたＷ膜によって構成され、上部電極は、ＴｉＮ膜と、Ｔｉ膜と、ＴｉＮ膜とを大気中にさらすことなく連続して堆積した積層膜によって構成されている。
【００１７】
また、この実施の形態は、半導体基板の主面上に形成された下部電極と、下部電極上に形成された容量絶縁膜と、容量絶縁膜上に形成された上部電極とからなるＭＩＭ構造の容量素子を備えた半導体装置である。下部電極は、半導体基板の主面上の絶縁膜に形成された電極溝の内部に埋め込まれたＷ膜によって構成されており、その電極溝の側面上部に傾斜が形成されている。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
ＭＩＭ構造の容量素子を有する半導体装置において、上部電極の酸化により生じるストレス変動に起因した容量絶縁膜の劣化を防いで容量素子の信頼性を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明者らが検討したＭＩＭ構造の容量素子の要部平面図である。
【図２】図１のＡ−Ａ′線に沿った要部断面図である。
【図３】本発明者らが検討した複数のＭＩＭ構造の容量素子で得られたリーク電流と放置時間との関係を示すグラフ図である。
【図４】リーク電流が増加したＭＩＭ構造の容量素子の一部を拡大して示す要部断面の模式図である。
【図５】本発明の実施の形態１によるＭＩＭ構造の容量素子の製造工程の一例を示す工程フロー図である。
【図６】本発明の実施の形態１によるＭＩＭ構造の容量素子を有する半導体装置の製造方法を示す半導体装置の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１１】本発明の実施の形態１によるＭＩＭ構造の容量素子のリーク電流のばらつき分布を説明するグラフ図である。
【図１２】図１０に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１４】本発明の実施の形態２によるＭＩＭ構造の容量素子を示す要部断面図である。
【図１５】本発明の実施の形態２によるＭＩＭ構造の容量素子のリーク電流のばらつき分布を説明するグラフ図である。
【図１６】本発明の実施の形態３によるＭＩＭ構造の容量素子の配線溝を説明する配線溝の要部断面の拡大模式図である。
【図１７】本発明の実施の形態３によるＭＩＭ構造の容量素子を示す要部断面図である。
【図１８】本発明の実施の形態４によるＭＩＭ構造の容量素子を示す要部断面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型ＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型ＭＩＳＦＥＴをｎＭＩＳと略す。なお、上記Metalは、金属のみならず、多結晶シリコン等の導電膜をも含むものである。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、以下の実施の形態において、窒化シリコン膜と言うときは、化学量論的組成（Ｓｉ３Ｎ４）の絶縁膜は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとし、酸化シリコン膜と言うときは、化学量論的組成（ＳｉＯ２）の絶縁膜は勿論であるが、それのみではなく、シリコンの酸化物で類似組成の絶縁膜を含むものとする。
【００２４】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２５】
まず、本発明の実施の形態によるＭＩＭ構造の容量素子がより明確となると思われるため、比較例として、本発明者らによって検討された、本発明が適用される前のＭＩＭ構造の容量素子において生じるリーク電流の原因について、図１〜図４を用いて以下に説明する。図１は本発明者らが検討したＭＩＭ構造の容量素子の要部平面図、図２は図１のＡ−Ａ′線に沿った要部断面図、図３は本発明者らが検討した複数のＭＩＭ構造の容量素子で得られたリーク電流と放置時間との関係を示すグラフ図、図４はリーク電流が増加したＭＩＭ構造の容量素子の一部を拡大して示す要部断面の模式図である。
【００２６】
図１および図２に示すように、ＭＩＭ構造の容量素子は、絶縁膜５１に形成した電極溝５２の内部に埋め込まれたＷ膜からなる下部電極５３と、下部電極５３上に形成された窒化シリコン膜からなる容量絶縁膜５４と、容量絶縁膜５４上に形成されたＴｉＮ膜からなる上部電極５５とで構成されている。下部電極５３の一部は、電気的な取り出しに必要な部分を設けるために、絶縁膜５１上に乗り上げている。
【００２７】
上記Ｗ膜は、例えばＷＦ６（六フッ化タングステン）ガスを用いたＣＶＤ法により形成され、上記窒化シリコン膜は、例えばプラズマＣＶＤ法により形成され、上記ＴｉＮ膜は、例えばスパッタリング法により形成される。絶縁膜５１と下部電極５３との間には、下部電極５３を形成する際に用いるＷＦ６ガスからのＷの拡散を防止するためおよび下部電極５３を構成するＷ膜の剥がれを防止するために、Ｔｉ（チタン）膜とＴｉＮ膜とを下層から順次積層したバリアメタル膜５６が形成されている。
【００２８】
しかしながら、前述したように、ＭＩＭ構造の容量素子を製造した後、大気中に室温で放置しておくと、ＭＩＭ構造の容量素子のなかには、放置時間の経過と共にリーク電流が徐々に増加するものが現れる。リーク電流が増加したＭＩＭ構造の容量素子を調べたところ、絶縁膜５１上に乗り上げておらず、上部電極５５に覆われた下部電極５３の端部（図１および図２に“×”で示す電極溝５２の側面上部）において容量絶縁膜５４が劣化することが分かった。
【００２９】
図３に、複数のＭＩＭ構造の容量素子で得られたリーク電流と放置時間との関係を示す。容量絶縁膜（窒化シリコン膜）の厚さは３９ｎｍ（比誘電率を考慮したＳｉＯ２膜厚換算値）、上部電極（ＴｉＮ膜）の厚さは５０ｎｍである。また、上部電極と下部電極との間には３．６Ｖの電圧を印加している。
【００３０】
製造直後は、全てのＭＩＭ構造の容量素子のリーク電流は１×１０−１１Ａ以下である。しかし、放置時間が２４時間を超えると、一部のＭＩＭ構造の容量素子にリーク電流の増加が見られ、放置時間が１００時間を超えると、ＭＩＭ構造の容量素子のリーク電流は１×１０−１２Ａ〜１×１０−５Ａの範囲でばらつく。
【００３１】
本発明者らは、リーク電流が増加したＭＩＭ構造の容量素子について発光解析、ＴＥＭ（Transmission Electron Microscope）解析、およびシミュレーションによる応力解析等を行った。これら解析結果から、以下に説明する現象が明らかとなった。
【００３２】
図４に示すように、リーク電流が増加したＭＩＭ構造の容量素子では、上部電極５５を構成するＴｉＮ膜の結晶粒界（grain boundary）５７に沿って酸素が検出された。ＴｉＮ膜は柱状結晶構造であり、結晶粒径が比較的大きい。そのため、大気中の酸素がＴｉＮ膜の結晶粒界５７に沿って容易に侵入し、上部電極５５を酸化したと考えられる。また、シミュレーションによる解析結果からは、上部電極５５の酸化が進むと、上部電極５５に覆われた下部電極５３の端部においてストレス（圧縮応力）が集中し、その圧縮応力を緩和するために、容量絶縁膜５４は引っ張られる方向（図２に示す矢印方向）に応力が働くことが分かった。
【００３３】
ところで、下部電極５３を構成するＷ膜は、絶縁膜５１に形成された電極溝５２の内部に埋め込まれている。この下部電極５３を形成するには、まず、絶縁膜５１に形成された電極溝５２の内部にバリアメタル膜５６を形成する。バリアメタル膜５６は、例えばＴｉ膜およびＴｉＮ膜を下層からスパッタリング法により順次堆積した積層膜であり、その厚さは、例えば３〜５ｎｍ程度である。続いて、Ｗ膜をＣＶＤ法で堆積する。Ｗ膜により電極溝５２の内部は完全に埋め込まれる。その後、電極溝５２の外部のＷ膜およびバリアメタル膜５６をＣＭＰ（Chemical Mechanical Polishing）法により除去する。
【００３４】
上記ＣＭＰの際、電極溝５２の側面上部においてスラリが溜まり易いため、この部分において研磨速度が速くなり、Ｗ膜およびバリアメタル膜５６の一部が他の部分よりも数ｎｍ程度深く削られることがある。また、上記ＣＭＰの後、スラリを取り除くために行う洗浄においても、露出したバリアメタル膜５６が削られることがある。その結果、下部電極５３上に形成される容量絶縁膜５４は、Ｗ膜またはバリアメタル膜５６が削られた形状に倣って堆積されるため、電極溝５２の側面上部において容量絶縁膜５４の一部に窪み、すなわち凹部が形成されることがある。
【００３５】
そのため、前述した容量絶縁膜５４に掛かる引っ張り応力が、主に、電極溝５２の側面上部に位置し、他の部分よりも窪んでいる容量絶縁膜５４の一部に掛かり、そして、この部分において容量絶縁膜５４が劣化して、ＭＩＭ構造の容量素子のリーク電流が増加すると考えられる。下部電極５３上に堆積する容量絶縁膜５４の厚さを現状の厚さ（３９ｎｍ（比誘電率を考慮したＳｉＯ２膜厚換算値））よりも厚い４０ｎｍ（比誘電率を考慮したＳｉＯ２膜厚換算値）以上とすることにより、容量絶縁膜５４の劣化を防ぐことは可能である。しかし、容量絶縁膜５４の厚さが厚くなると、容量値が減少するという課題が生じる。
【００３６】
そこで、本願発明では、上部電極５５の酸化を抑制する、または下部電極５３のストレス変動に対して容量絶縁膜５４が劣化し難いＭＩＭ構造とすることにより、容量素子の信頼性を向上する。
【００３７】
（実施の形態１）
本実施の形態１によるＭＩＭ構造の容量素子を有する半導体装置を、その製造方法に従って説明する。図５はＭＩＭ構造の容量素子の製造工程の一例を示す工程フロー図、図６〜図１０、図１２および図１３は半導体装置の要部断面図、図１１はＭＩＭ構造の容量素子のリーク電流のばらつき分布を説明するグラフ図である。半導体装置には、種々の半導体素子が形成されるが、ここでは、その一例としてＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスおよびＭＩＭ構造の容量素子を示す。
【００３８】
まず、図６に示すように、例えば単結晶シリコンからなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１の主面にｎＭＩＳ（Ｑｎ）およびｐＭＩＳ（Ｑｐ）を形成する。図中の符号２は素子分離部、符号３はｐ型ウェル、符号４はｎ型ウェルである。素子分離部２は、半導体基板１に形成した溝の内部に絶縁膜を埋め込むことにより形成する。ｐ型ウェル３は半導体基板１にｐ型不純物（例えばボロン）をイオン注入した後、半導体基板１に熱処理を施してｐ型不純物を活性化することにより形成する。ｎ型ウェル４は半導体基板１にｎ型不純物（例えばリン）をイオン注入した後、半導体基板１に熱処理を施してｎ型不純物を活性化することにより形成する。
【００３９】
ｎＭＩＳ（Ｑｎ）は、ｐ型ウェル３の表面に形成されたゲート絶縁膜５、ゲート絶縁膜５上に形成されたゲート電極６、ゲート電極６の側壁に形成されたサイドウォール７、ゲート電極６の両側のｐ型ウェル３に形成された一対のｎ型半導体領域（ソース、ドレイン）８などによって構成される。同様に、ｐＭＩＳ（Ｑｐ）は、ｎ型ウェル４の表面に形成されたゲート絶縁膜５、ゲート絶縁膜５上に形成されたゲート電極６、ゲート電極６の側壁に形成されたサイドウォール７、ゲート電極６の両側のｎ型ウェル４に形成された一対のｐ型半導体領域（ソース、ドレイン）９などによって構成される。ゲート絶縁膜５は、例えば酸化シリコン膜または酸窒化シリコン膜からなる。ｎＭＩＳ（Ｑｎ）のゲート電極６は、例えばｎ型不純物（例えばリン）が導入された多結晶シリコン膜からなり、ｐＭＩＳ（Ｑｐ）のゲート電極６は、例えばｐ型不純物（例えばボロン）が導入された多結晶シリコン膜からなる。サイドウォール７は、例えば窒化シリコン膜からなる。
【００４０】
また、ｎＭＩＳ（Ｑｎ）のゲート電極６およびｎ型半導体領域８のそれぞれの表面およびｐＭＩＳ（Ｑｐ）のゲート電極６およびｐ型半導体領域９のそれぞれの表面には、例えばＣｏＳｉ（コバルトシリサイド）膜からなるシリサイド膜１０が形成されている。
【００４１】
次に、図７に示すように、半導体基板１の主面上にＣＶＤ法によりエッチングストッパ膜１１および絶縁膜１２を順次堆積した後、絶縁膜１２の表面をＣＭＰ法により平坦化する。エッチングストッパ膜１１は、例えば窒化シリコン膜からなり、絶縁膜１２は、例えば酸化シリコン膜からなる。続いて、レジストパターンをマスクにして絶縁膜１２およびエッチングストッパ膜１１を順次エッチングすることによりｎＭＩＳ（Ｑｎ）のｎ型半導体領域８およびｐＭＩＳ（Ｑｐ）のｐ型半導体領域９などに達する接続孔１３を形成した後、接続孔１３の内部にプラグ１４を形成する。プラグ１４は、例えばＴｉＮ膜（またはＴｉ膜とＴｉＮ膜との積層膜）とＷ膜とを順次堆積した積層膜で構成する。
【００４２】
次に、図８に示すように、半導体基板１の主面上にプラズマＣＶＤ法によりエッチングストッパ膜１５および絶縁膜１６を順次堆積する（図５の工程１０１）。エッチングストッパ膜１５は、例えば窒化シリコン膜からなり、絶縁膜１６は、例えば酸化シリコン膜からなる。続いて、レジストパターンをマスクにして絶縁膜１６およびエッチングストッパ膜１５を順次エッチングすることにより、容量素子の形成領域に電極溝１７ａを形成し（図５の工程１０２および１０３）、また、プラグ１４に達する配線溝１７ｂを形成する。配線溝１７ｂの底部にはプラグ１４が露出する。
【００４３】
次に、図９に示すように、容量素子の下部電極ＤＥおよび第１層目の配線２０を形成する。まず、半導体基板１の主面上にバリアメタル膜１８および金属膜１９を順次堆積して、電極溝１７ａおよび配線溝１７ｂの内部を完全に埋め込む（図５の工程１０４）。バリアメタル膜１８は、例えばＴｉ膜およびＴｉＮ膜をスパッタリング法により下層から順次堆積した積層膜からなり、金属膜１９は、例えばＣＶＤ法により形成されたＷ膜からなる。続いて、電極溝１７ａおよび配線溝１７ｂの外部の金属膜１９およびバリアメタル膜１８をＣＭＰ法により除去する。これにより、電極溝１７ａの内部に金属膜１９を主材料とする下部電極ＤＥが形成され（図５の工程１０５）、配線溝１７ｂの内部に金属膜１９を主材料とする第１層目の配線２０が形成される。すなわち、本実施の形態１では、容量素子の下部電極ＤＥはダマシン法により形成される。
【００４４】
次に、図１０に示すように、下部電極ＤＥの上部に容量絶縁膜ＣＥＬおよび上部電極ＵＥを順次形成する。まず、半導体基板１の主面上に絶縁膜２１を堆積する（図５の工程１０６）。絶縁膜２１は、例えばスパッタリング法により形成された窒化シリコン膜であり、その厚さは、例えば３９ｎｍ（比誘電率を考慮したＳｉＯ２膜厚換算値）である。続いて、半導体基板１の主面上（絶縁膜２１上）に下層金属膜およびキャップ金属膜を順次堆積する（図５の工程１０７および工程１０８）。下層金属膜は、例えばスパッタリング法により形成されたＴｉＮ膜２２であり、その厚さは、例えば５０ｎｍである。キャップ金属膜は、例えばスパッタリング法により形成されたＴｉ膜２３であり、その厚さは、例えば５〜１５ｎｍである。下層金属膜であるＴｉＮ膜２２およびキャップ金属膜であるＴｉ膜２３の成膜は、ＴｉＮ膜２２の酸化を防ぐためと、ＴｉＮ膜２２とＴｉ膜２３との密着性を良くするために、大気中にさらすことなく、連続してスパッタリング法により形成する。
【００４５】
続いて、Ｔｉ膜２３の上面を洗浄した後（図５の工程１０９）、レジストパターンをマスクにしてＴｉ膜２３、ＴｉＮ膜２２、および絶縁膜２１を順次エッチングすることにより、絶縁膜２１からなる容量絶縁膜ＣＥＬ、ＴｉＮ膜２２とＴｉ膜２３との積層膜からなる上部電極ＵＥを形成する（図５の工程１１０および工程１１１）。
【００４６】
図１１は、ＭＩＭ構造の容量素子を製造し、大気中において室温で５５７時間放置した後に測定したリーク電流のばらつき分布を説明するグラフ図である。図１１には、上部電極ＵＥをＴｉＮ膜のみで構成した容量素子（＃０８，＃１０，＃１１）、ＴｉＮ膜とＴｉ膜との積層膜で構成した容量素子（＃０６，＃０７）のリーク電流のばらつき分布を示している。容量素子（＃０８）の上部電極ＵＥは、厚さ２５ｎｍのＴｉＮ膜を２層重ねた積層膜から構成され、容量素子（＃１０）の上部電極ＵＥは、厚さ５０ｎｍのＴｉＮ膜から構成され、容量素子（＃１１）の上部電極ＵＥは、厚さ２５ｎｍのＴｉＮ膜から構成され、容量素子（＃０６）の上部電極ＵＥは、厚さ５０ｎｍのＴｉＮ膜と厚さ１５ｎｍのＴｉ膜とを重ねた積層膜から構成され、容量素子（＃０７）の上部電極ＵＥは、厚さ５０ｎｍのＴｉＮ膜と厚さ５ｎｍのＴｉ膜とを重ねた積層膜から構成される。また、全ての容量素子（＃０６，＃０７，＃０８，＃１０，＃１１）の容量絶縁膜ＣＥＬには、厚さ３９ｎｍ（比誘電率を考慮したＳｉＯ２膜厚換算値）の窒化シリコン膜を用いている。
【００４７】
図１１に示すように、上部電極ＵＥをＴｉＮ膜単層またはＴｉＮ膜積層により構成した容量素子（＃０８，＃１０，＃１１）では、リーク電流が５×１０−１２Ａ〜５×１０−５Ａとなり、多くの容量素子においてリーク電流の増加が見られる。これに対して、上部電極ＵＥをＴｉＮ膜とＴｉ膜とを重ねた積層膜により構成した容量素子（＃０６，＃０７）では、リーク電流は２×１０−１１Ａ以下であり、リーク電流の増加は見られない。
【００４８】
すなわち、ＴｉＮ膜２２上にＴｉ膜２３を重ねることにより、リーク電流の増加を抑えることができる。これは、大気中の酸素がＴｉ膜２３と反応してＴｉＯ膜が形成され、このＴｉＯ膜が、ＴｉＮ膜２２への大気中の酸素の侵入を防ぐことによって、ＴｉＮ膜２２の結晶粒界に沿った酸化が抑えられたと考えられる。従って、ＴｉＮ膜２２の酸化は進まないので、前述したような容量絶縁膜ＣＥＬに掛かる引っ張り方向が緩和されて、容量絶縁膜ＣＥＬの劣化を防止することができる。
【００４９】
なお、本発明者らは、ＴｉＮ膜が柱状結晶であることから、ＴｉＮ膜を２層重ねることにより上層のＴｉＮ膜と下層のＴｉＮ膜の境界で、大気中の酸素の侵入を防ぐことができると考えて、厚さ２５ｎｍのＴｉＮ膜を２層重ねた積層膜から構成される上部電極ＵＥを検討した。しかし、この上部電極ＵＥを用いた容量素子では、図１１の容量素子（＃０８）に示すように、リーク電流が増加する落ちこぼれがあり、容量絶縁膜ＣＥＬの劣化を防止することはできなかった。
【００５０】
次に、図１２に示すように、半導体基板１の主面上にプラズマＣＶＤ法によりエッチングストッパ膜３０および絶縁膜３１を順次堆積する。エッチングストッパ膜３０は、例えば窒化シリコン膜からなり、絶縁膜３１は、例えば酸化シリコン膜からなる。続いて、レジストパターンをマスクにして絶縁膜３１およびエッチングストッパ膜３０を順次エッチングすることにより、容量素子の上部電極ＵＥに達する接続孔３２および下部電極ＤＥに達する接続孔（図示は省略）を形成し、同時に、第１層目の配線２０に達する接続孔３２を形成する。
【００５１】
次に、半導体基板１の主面上にバリアメタル膜３３および金属膜３４を順次堆積して、接続孔３２の内部を完全に埋め込む。バリアメタル膜３３は、例えばＴｉ膜およびＴｉＮ膜をスパッタリング法により下層から順次堆積した積層膜からなり、金属膜３４は、例えばＷ膜からなる。続いて、接続孔３２の外部の金属膜３４およびバリアメタル膜３３をＣＭＰ法により除去することにより、接続孔３２の内部に金属膜３４を主材料とするプラグ３５が形成される。
【００５２】
次に、図１３に示すように、プラグ３５を介在して容量素子の上部電極ＵＥまたは下部電極ＤＥと電気的に接続される第２層目の配線３６を形成する。このとき、プラグ３５を介在して第１層目の配線２０と電気的に接続される第２層目の配線３６も形成される。その後、さらに上層の配線を形成することにより、本実施の形態１によるＭＩＭ構造の容量素子を有する半導体装置が略完成する。
【００５３】
なお、本実施の形態１では、キャップ金属膜にＴｉ膜２３を用いたが、これに限定されるものではなく、自らが大気中の酸素と反応することにより酸化されて、その下のＴｉＮ膜２２への酸素の拡散を抑制する金属膜であればよい。
【００５４】
このように、本実施の形態１によれば、ＭＩＭ構造の容量素子の上部電極ＵＥを、ＴｉＮ膜２２からなる下層金属膜と、Ｔｉ膜２３からなるキャップ金属膜とを積層した構成とすることにより、大気中の酸素とＴｉ膜２３とが反応してＴｉＯ膜が形成され、このＴｉＯ膜が、ＴｉＮ膜２２への大気中の酸素の侵入を防ぐことによって、ＴｉＮ膜２２の結晶粒界に沿った酸化を抑えることができる。従って、Ｔｉ膜２３下のＴｉＮ膜２２の酸化は進まないので、下部電極ＤＥの端部においてストレス（圧縮応力）が集中することがなく、その圧縮応力を低減するために容量絶縁膜ＣＥＬに掛かる引っ張り方向が緩和されて、容量絶縁膜ＣＥＬの劣化を防止することができる。
【００５５】
（実施の形態２）
本発明の実施の形態２による半導体装置は、前述した実施の形態１と同様であり、ＭＩＭ構造の容量素子を有するものであるが、容量素子の上部電極ＵＥの構成が前述の実施の形態１と相違する。すなわち、前述した実施の形態１では、下層金属膜（ＴｉＮ膜２２）およびキャップ金属膜（Ｔｉ膜２３）の２層の金属膜から構成された上部電極ＵＥについて説明した。これに対して、本実施の形態２では、下層金属膜、キャップ金属膜、および上層金属膜の３層の金属膜から構成された上部電極ＵＥについて説明している。
【００５６】
このような本実施の形態２のＭＩＭ構造の容量素子について図１４を用いて説明する。図１４はＭＩＭ構造の容量素子の要部断面図である。ＭＩＭ構造の容量素子の下部電極ＤＥおよび容量絶縁膜ＣＥＬの構成は、前述した実施の形態１と同様であるため、その説明を省略する。
【００５７】
図１４に示すように、本実施の形態２によるＭＩＭ構造の容量素子の上部電極ＵＥは、下層金属膜、キャップ金属膜、および上層金属膜を順次堆積することにより形成された３層の金属膜から構成される。下層金属膜は、例えばＴｉターゲットおよびＮ２ガスを用いたスパッタリング法により形成された下層ＴｉＮ膜３７であり、その厚さは、例えば２０〜５０ｎｍである。キャップ金属膜は、例えばＴｉターゲットおよびＡｒガスを用いたスパッタリング法により形成されたＴｉ膜３８であり、その厚さは、例えば１５ｎｍである。上層金属膜は、例えばＴｉターゲットおよびＮ２ガスを用いたスパッタリング法により形成された上層ＴｉＮ膜３９であり、その厚さは、例えば２０〜３０ｎｍである。下層金属膜である下層ＴｉＮ膜３７、キャップ金属膜であるＴｉ膜３８、および上層金属膜である上層ＴｉＮ膜３９の成膜は、下層ＴｉＮ膜３７の酸化を防ぐためと、下層ＴｉＮ膜３７とＴｉ膜３８との密着性またはＴｉ膜３８と上層ＴｉＮ膜３９との密着性を良くするために、大気中にさらすことなく、連続してスパッタリング法により形成する。
【００５８】
図１５は、ＭＩＭ構造の容量素子を製造し、大気中において室温で６５８時間放置した後に測定したリーク電流のばらつき分布を説明するグラフ図である。図１５には、上層ＴｉＮ膜とＴｉ膜と下層ＴｉＮ膜の積層膜で構成した容量素子（＃０５，＃０７，＃０８）のリーク電流のばらつき分布を示している。容量素子（＃０５）の上部電極ＵＥは、厚さ２０ｎｍの上層ＴｉＮ膜と厚さ１５ｎｍのＴｉ膜と厚さ２０ｎｍの下層ＴｉＮ膜とを重ねた積層膜から構成され、容量素子（＃０７）の上部電極ＵＥは、厚さ３０ｎｍの上層ＴｉＮ膜と厚さ１５ｎｍのＴｉ膜と厚さ５０ｎｍの下層ＴｉＮ膜とを重ねた積層膜から構成され、容量素子（＃０８）の上部電極ＵＥは、厚さ２０ｎｍの上層ＴｉＮ膜と厚さ１５ｎｍのＴｉ膜と厚さ５０ｎｍの下層ＴｉＮ膜とを重ねた積層膜から構成される。
【００５９】
図１５に示すように、上部電極ＵＥを下層ＴｉＮ膜とＴｉ膜と上層ＴｉＮ膜とを重ねた積層膜により構成した容量素子（＃０５，＃０７，＃０８）では、リーク電流は２×１０−１１Ａ以下であり、リーク電流の顕著な増加は見られない。
【００６０】
すなわち、前述した実施の形態１で説明したように、下層ＴｉＮ膜３７にＴｉ膜３８のみを重ねることによっても、下層ＴｉＮ膜３７の酸化を防ぐことができる。しかし、さらにＴｉ膜３８上に上層ＴｉＮ膜３９を重ねることにより、上層ＴｉＮ膜３９の結晶粒界に沿った酸化とＴｉ膜３８の酸化によるＴｉＯ膜の形成とが生じることにより、下層ＴｉＮ膜３７にＴｉ膜３８のみを重ねた場合よりも下層ＴｉＮ膜３７への大気中の酸素の侵入を減らすことができる。従って、下層ＴｉＮ膜３７の酸化は進まないので、前述した実施の形態１と同等またはそれ以上の効果が得られる。
【００６１】
（実施の形態３）
本発明の実施の形態３による半導体装置は、前述した実施の形態１と同様であり、ＭＩＭ構造の容量素子を有するものであるが、容量素子の下部電極ＤＥを埋め込む電極溝の形状が前述の実施の形態１と相違する。すなわち、前述した実施の形態１では、下部電極ＤＥを埋め込む電極溝１７ａの上部の角部が９０°に近い角度を有する容量素子について説明した。これに対して、本実施の形態３では、下部電極ＤＥを埋め込む電極溝１７ａの側面上部に傾斜を有する容量素子について説明している。
【００６２】
本実施の形態３によるＭＩＭ構造の容量素子について図１６および図１７を用いて説明する。図１６はＭＩＭ構造の容量素子の配線溝を説明する配線溝の要部断面の拡大模式図、図１７はＭＩＭ構造の容量素子の要部断面図である。ＭＩＭ構造の容量素子の下部電極ＤＥ、容量絶縁膜ＣＥＬ、および上部電極ＵＥの構成は、前述した実施の形態１と同様であるため、その説明を省略する。
【００６３】
図１６に示すように、絶縁膜４２に形成された電極溝４０は、第１角度θ１の傾斜を有して加工された上部（傾斜部）４３ｂと、第１角度θ１よりも大きい角度の第２角度θ２を有して加工された下部４３ｃとからなる。ここで、第１角度θ１は、電極溝４０が形成されていない絶縁膜４２の上面４３ａに平行な面と、傾斜が形成された電極溝４０の上部（傾斜部）４３ｂの絶縁膜４２の側面とが成す角度であり、例えば３０〜８０°程度である。また、第２角度θ２は、電極溝４０が形成されていない絶縁膜４２の上面４３ａに平行な面と、電極溝４０の下部４３ｃの絶縁膜４２の側面とが成す角度である。なお、前記上部４３ｂの側面は、電極溝４０を形成した後、スパッタエッチングまたはＨＦ（フッ酸）処理等を用いることにより形成することができる。
【００６４】
図１７に示すように、電極溝４０の内部には、下部電極ＤＥが埋め込まれ、さらに、下部電極ＤＥ上に容量絶縁膜ＣＥＬおよび上部電極ＵＥが形成される。
【００６５】
下部電極ＤＥを構成するＷ膜は、絶縁膜４２に形成された電極溝４０の内部に埋め込まれている。この下部電極ＤＥを形成するには、まず、絶縁膜４２に形成された電極溝４０の内部にバリアメタル膜４４を形成する。バリアメタル膜４４は、例えばＴｉ膜およびＴｉＮ膜を下層からスパッタリング法により順次堆積した積層膜であり、その厚さは、例えば３〜５ｎｍ程度である。続いて、電極溝４０の内部を完全に埋め込むＷ膜をＣＶＤ法で堆積する。その後、電極溝４０の外部のＷ膜およびバリアメタル膜４４をＣＭＰ法により除去する。
【００６６】
ところが、前述の図４を用いて説明したように、下部電極ＤＥを埋め込む電極溝４０の上部の角部が９０°に近い角度を有していると、上記ＣＭＰの際、電極溝４０の側面上部においてスラリが溜まり易いため、この部分において研磨速度が速くなり、Ｗ膜およびバリアメタル膜４４の一部が他の部分よりも数ｎｍ程度深く削られることがある。また、上記ＣＭＰの後、スラリを取り除くために行う洗浄においても、露出したバリアメタル膜４４が削られることがある。その結果、下部電極ＤＥ上に形成された容量絶縁膜ＣＥＬは、Ｗ膜またはバリアメタル膜４４が削られた形状に倣って堆積されるため、電極溝４０の側面上部において容量絶縁膜ＣＥＬの一部が薄くなってしまう。これにより、電極溝４０の側面上部においてストレスが集中して、リーク電流が増加し易くなる。
【００６７】
しかし、本実施の形態３では、下部電極ＤＥを埋め込む電極溝４０の側面上部に所定の角度を有する傾斜を設けていることから、上記ＣＭＰの際、電極溝４０の側面上部においてスラリが溜まりにくくなり、この部分においてＷ膜またはバリアメタル膜４４が深く削られることがない。従って、容量絶縁膜ＣＥＬは下部電極ＤＥの形状に倣って形成されるので、電極溝４０の側面上部において、ほぼ均一な厚さの容量絶縁膜ＣＥＬを形成することができる。そして、電極溝４０の側面上部の容量絶縁膜ＣＥＬにストレスが掛かったとしても、そのストレスは傾斜面全体の容量絶縁膜ＣＥＬに掛かるので、容量絶縁膜ＣＥＬの一部にストレスが集中することを回避できる。
【００６８】
このように、本実施の形態３によれば、下部電極ＤＥを埋め込む電極溝４０の側面上部に傾斜を設けることにより、容量絶縁膜ＣＥＬの一部にストレスが集中することを回避できるので、容量絶縁膜ＣＥＬのリーク電流の増加を防ぐことができる。
【００６９】
（実施の形態４）
本発明の実施の形態４による半導体装置は、前述した実施の形態１と同様であり、ＭＩＭ構造の容量素子を有するものであるが、容量素子の上部電極ＵＥの構成が前述の実施の形態１と相違する。すなわち、前述した実施の形態１では、プラズマＣＶＤ法により形成された下層金属膜（ＴｉＮ膜２２）およびキャップ金属膜（Ｔｉ膜２３）の２層の金属膜から構成された上部電極ＵＥについて説明した。これに対して、本実施の形態４では、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により形成された１層の金属膜（例えばＴｉ膜またはＴｉＮ膜）から構成された上部電極ＵＥについて説明している。
【００７０】
図１８に、本実施の形態４によるＭＩＭ構造の容量素子の要部断面図を示す。
【００７１】
ＭＯＣＶＤ法により形成された金属膜は、プラズマＣＶＤ法により形成された金属膜よりも組成や構造等を制御しやすいことから緻密な膜を形成することができる。従って、上部電極ＵＥを１層の金属膜４５により構成しても、金属膜４５への大気中の酸素が侵入するのを防ぐことができて、金属膜４５の結晶粒界に沿った酸化を抑えることができる。上部電極ＵＥは酸化され難いので、下部電極ＤＥの端部においてストレス（圧縮応力）が集中することがなく、その圧縮応力を低減するために容量絶縁膜ＣＥＬに掛かる引っ張り方向が緩和されて、容量絶縁膜ＣＥＬの劣化を防止することができる。
【００７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７３】
本発明は、ＭＩＭ構造の容量素子を有する半導体装置に適用して有効なものである。
【符号の説明】
【００７４】
１  半導体基板
２  素子分離部
３  ｐ型ウェル
４  ｎ型ウェル
５  ゲート絶縁膜
６  ゲート電極
７  サイドウォール
８  ｎ型半導体領域（ソース、ドレイン）
９  ｐ型半導体領域（ソース、ドレイン）
１０  シリサイド膜
１１  エッチングストッパ膜
１２  絶縁膜
１３  接続孔
１４  プラグ
１５  エッチングストッパ膜
１６  絶縁膜
１７ａ  電極溝
１７ｂ  配線溝
１８  バリアメタル膜
１９  金属膜
２０  第１層目の配線
２１  絶縁膜
２２  ＴｉＮ膜（下層金属膜）
２３  Ｔｉ膜（キャップ金属膜）
３０  エッチングストッパ膜
３１  絶縁膜
３２  接続孔
３３  バリアメタル膜
３４  金属膜
３５  プラグ
３６  第２層目の配線
３７  下層ＴｉＮ膜（下層金属膜）
３８  Ｔｉ膜（キャップ金属膜）
３９  上層ＴｉＮ膜（上層金属膜）
４０  電極溝
４２  絶縁膜
４３ａ  上面
４３ｂ  上部
４３ｃ  下部
４４  バリアメタル膜
４５  金属膜
５１  絶縁膜
５２  電極溝
５３  下部電極
５４  容量絶縁膜
５５  上部電極
５６  バリアメタル膜
５７  結晶粒界
ＣＥＬ  容量絶縁膜
ＤＥ  下部電極
ＰＬ  プラグ
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
ＵＥ  上部電極
【図１】
0005562631.tif 000002
【図２】
0005562631.tif 000003
【図３】
0005562631.tif 000004
【図４】
0005562631.tif 000005
【図５】
0005562631.tif 000006
【図６】
0005562631.tif 000007
【図７】
0005562631.tif 000008
【図８】
0005562631.tif 000009
【図９】
0005562631.tif 000010
【図１０】
0005562631.tif 000011
【図１１】
0005562631.tif 000012
【図１２】
0005562631.tif 000013
【図１３】
0005562631.tif 000014
【図１４】
0005562631.tif 000015
【図１５】
0005562631.tif 000016
【図１６】
0005562631.tif 000017
【図１７】
0005562631.tif 000018
【図１８】
0005562631.tif 000019