(57)【特許請求の範囲】
【請求項１】
基板（２０１，３０１）の上に形成された第１のトランジスタ（２２０，３２０Ａ）の上に、前記第１のトランジスタ（２２０，３２０Ａ）のチャネル領域（２２４，３２４）内に第１の種類の歪みを発生させる第１の応力誘起層（２３０，３３０Ａ）を形成するステップと、
前記第１の応力誘起層（２３０，３３０Ａ）の上に第１の層間絶縁材料（２５０Ａ，３５０Ａ）を形成するステップと、
前記第１のトランジスタ（２２０，３２０Ａ）の上に、前記第１のトランジスタ（２２０，３２０Ａ）の前記チャネル領域（２２４，３２４）内に前記第１の種類の歪みを発生させる第２の応力誘起層（２３３，３３２）を形成するステップと、
前記第２の応力誘起層（２３３，３３３）の上に第２の層間絶縁材料（２５０Ｂ，３５０Ｂ）を形成するステップと、
前記第１の応力誘起層（２３０，３３０Ａ）と前記第２の応力誘起層（２３３，３３３）をエッチストップ層として使用して、前記第１の層間絶縁材料（２５０Ａ，３５０Ａ）および前記第２の層間絶縁材料（２５０Ｂ，３５０Ｂ）にコンタクト開口（２５１）を形成するステップとを含む、方法。
【請求項２】
前記第１の層間絶縁材料（２５０Ａ，３５０Ａ）の平均膜厚は、前記第１の応力誘起層（２３０，３３０Ａ）の膜厚よりも厚い請求項１に記載の方法。
【請求項３】
前記第１の応力誘起層（２３０，３３０Ａ）および第２の応力誘起層（２３３，３３３）は、第１のギャップフィル能を有する第１の堆積法によって形成され、少なくとも前記第１の層間絶縁材料（２５０Ａ，３５０Ａ）は、前記第１のギャップフィル能よりも高い第２のギャップフィル能を有する第２の堆積法によって形成される請求項２に記載の方法。
【請求項４】
前記第２の層間絶縁材料（２５０Ｂ，３５０Ｂ）の上に、前記チャネル領域（２２４，３２４）内に前記第１の種類の歪みを発生させる第３の応力誘起層（２３４，３３４）を形成するステップと、前記第３の応力誘起層（２３４，３３４）の上に第３の層間絶縁材料（２５０Ｃ）を形成するステップと、を更に含み、前記コンタクト開口（２５１）は、前記第３の応力誘起層（２３４，３３４）をエッチストップ層として使用して、前記第３の層間絶縁材料（２５０Ｃ）に形成される請求項２に記載の方法。
【請求項５】
第２のトランジスタ（３２０Ｂ）の上に前記第２の応力誘起層（３３３）を形成するステップと、前記第２のトランジスタ（３２０Ｂ）の上の一部の上の前記第２の応力誘起層（３３３）の応力レベルを選択的に低下させるステップとを更に含む、請求項２に記載の方法。
【請求項６】
第２のトランジスタ（３２０Ｂ）の上に前記第２の応力誘起層（３３３）を形成するステップと、前記第２のトランジスタ（３２０Ｂ）の上から前記第２の応力誘起層（３３３）を選択的に除去するステップと、前記第２のトランジスタ（３２０Ｂ）の上に、前記第２のトランジスタ（３２０Ｂ）のチャネル領域内に前記第１の種類の歪みとは異なる第２の種類の歪みを発生させる更に別の応力誘起層（３３３Ｂ）を形成するステップとを更に含む、請求項２に記載の方法。
【請求項７】
第２のトランジスタの上に前記第１の応力誘起層（３３０Ａ）を形成するステップと、前記第２のトランジスタ（３２０Ｂ）の上に存在する前記第１の応力誘起層（３３０Ｂ）の一部で応力レベルを選択的に低下させるステップとを含む、請求項２に記載の方法。
【請求項８】
第２のトランジスタ（３２０Ｂ）の上に前記第１の応力誘起層（３３０Ａ）を形成するステップと、前記第２のトランジスタ（３２０Ｂ）の上から前記第１の応力誘起層（３３０Ａ）を選択的に除去するステップと、前記第２のトランジスタ（３２０Ｂ）の上に、前記第２のトランジスタ（３２０Ｂ）内に前記第１の種類の歪みとは異なる第２の種類の歪みを発生させる別の応力誘起層（３３０Ｂ）を形成するステップとを更に含む、請求項２に記載の方法。
【請求項９】
前記第１の層間絶縁材料（２５０Ａ，３５０Ａ）の平均膜厚は、前記第１の応力誘起層（２３０，３３０Ａ）の膜厚および前記第２の応力誘起層（２５０Ｂ，３５０Ｂ）の膜厚よりも厚い、請求項１に記載の方法。
【請求項１０】
第１のトランジスタ（２２０，３２０Ａ）の上に、前記第１のトランジスタ（２２０，３２０Ａ）のチャネル領域（２２４，３２４）内に第１の種類の歪みを発生させる２層以上の第１の応力誘起層（２３０，３３０Ａ，２３３，３３３，２３４，３３４）を形成するステップと、
前記２層以上の第１の応力誘起層（２３０，３３０Ａ，２３３，３３３，２３４，３３４）のそれぞれの２層の間に層間絶縁材料（２５０Ａ，３５０Ａ，２５０Ｂ，３５０Ｂ）を形成するステップと、
前記第１のトランジスタ（２２０，３２０Ａ）に接続するコンタクト開口（２５１）を形成するステップと、を含み、
前記層間絶縁材料（２５０Ａ，３５０Ａ，２５０Ｂ，３５０Ｂ）の平均膜厚は、前記２層以上の第１の応力誘起層（２３０，３３０Ａ，２３３，３３３，２３４，３３４）の膜厚よりも厚く、
前記コンタクト開口（２５１）は、前記層間絶縁材料（２５０Ａ，３５０Ａ，２５０Ｂ，３５０Ｂ）と前記２層以上の第１の応力誘起層（２３０，３３０Ａ，２３３，３３３，２３４，３３４）とを通って延びる方法。
【請求項１１】
第２のトランジスタ（３２０Ｂ）の上に、前記第２のトランジスタ（３２０Ｂ）のチャネル領域内に前記第１の種類の歪みとは異なる第２の種類の歪みを発生させる少なくとも１層の第２の応力誘起層（３３０Ｂ，３３３Ｂ）を形成するステップを更に含む、請求項１０に記載の方法。
【請求項１２】
第２のトランジスタ（３２０Ｂ）の上に、前記２層以上の第１の応力誘起層（２３０，３３０Ａ，２３３，３３３，２３４，３３４）の少なくとも１層を形成するステップと、前記第２のトランジスタ（３２０Ｂ）の上に存在する少なくとも１層の前記第１の応力誘起層（２３０，３３０Ａ，２３３，３３３，２３４，３３４）の一部において応力レベルを選択的に低下させるステップとを更に含む、請求項１０に記載の方法。
【請求項１３】
前記コンタクト開口（２５１）を形成するステップは、前記２層以上の第１の応力誘起層（２３０，３３０Ａ，２３３，３３３，２３４，３３４）のそれぞれの２層の間に存在する前記層間絶縁材料（２５０Ａ，３５０Ａ，２５０Ｂ，３５０Ｂ）の個々の部分をパターニングするための２以上のエッチングプロセスを行うステップと、前記２層以上の応力誘起層（２３０，３３０Ａ，２３３，３３３，２３４，３３４）のそれぞれをエッチストップ層として使用するステップとを含む、請求項１０に記載の方法。
【請求項１４】
第１のトランジスタ（２２０，３２０Ａ）の上に存在し、前記第１のトランジスタ（２２０，３２０Ａ）のチャネル領域（２２４，３２４）内に第１の種類の歪みを発生させる第１の応力誘起層（２３０，３３０Ａ）と、
前記第１の応力誘起層（２３０，３３０Ａ）の上に形成された第１の層間絶縁材料（２５０Ａ，３５０Ａ）と、
前記第１の層間絶縁材料（２５０Ａ，３５０Ａ）の上に形成され、前記チャネル領域（２２４，３２４）内に前記第１の種類の歪みを発生させる第２の応力誘起層（２３３，３３３）と、
前記第２の応力誘起層（２３３，３３３）の上に形成された第２の層間絶縁材料（２５０Ｂ，３５０Ｂ）と、
前記第１の層間絶縁材料（２５０Ａ，３５０Ａ）、前記第２の層間絶縁材料（２５０Ｂ，３５０Ｂ）、前記第１の応力誘起層（２３０，３３０Ａ）、および前記第２の応力誘起層（２３３，３３３）を通って延び、前記第１のトランジスタ（２２０，３２０Ａ）のコンタクト領域に接続するコンタクト素子（２５１）とを備え、
前記第１の層間絶縁材料（２５０Ａ，３５０Ａ）の平均膜厚は、前記第１の応力誘起層（２３０，３３０Ａ）の膜厚よりも厚い半導体デバイス（２００，３００）。
【請求項１５】
前記第２の層間絶縁材料（２５０Ｂ，３５０Ｂ）の平均膜厚は、前記第２の応力誘起層（２３３，３３３）の膜厚よりも厚い、請求項１４に記載の半導体デバイス（２００，３００）。
【請求項１６】
第２のトランジスタ（３２０Ｂ）を更に備え、前記第１の応力誘起層（３３０Ｂ）と前記第２の応力誘起層（３３３）が、低減された固有応力レベルを有して前記第２のトランジスタ（３２０Ｂ）の上に形成されている、請求項１４に記載の半導体デバイス（２００，３００）。
【請求項１７】
第２のトランジスタ（３２０Ｂ）と少なくとも第３の応力誘起層（３３０Ｂ，３３３Ｂ）とを更に備え、前記第３の応力誘起層（３３０Ｂ，３３３Ｂ）は、前記第２のトランジスタ（３２０Ｂ）のチャネル領域内に前記第１の種類の歪みとは異なる第２の種類の歪みを発生させる、請求項１４に記載の半導体デバイス（２００，３００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、集積回路の分野に関し、より詳細には、トランジスタの上に形成され、トランジスタのチャネル領域内に所望の種類の歪みを発生させるために使用される応力誘電層に基づく電界効果トランジスタおよび製造技術に関する。
【背景技術】
【０００２】
集積回路は、一般に、所定の回路レイアウトに従って所定のチップ領域に配置された多数の回路素子を有し、複雑な回路では、電界効果トランジスタが１つの主要な回路素子である。一般に、複数のプロセス技術が現在実施されており、マイクロプロセッサ、記憶チップなどの電界効果トランジスタに基づく複雑な回路では、ＣＭＯＳ技術は、動作速度および／または消費電力および／または対費用効果の点でその優れた特性により、現在最も有望なアプローチの１つである。ＣＭＯＳ技術を使用して複雑な集積回路を製造する際には、何百万もの相補型トランジスタ（すなわちＮチャネルトランジスタとＰチャネルトランジスタ）が、結晶性半導体層を有する基板に形成される。電界効果トランジスタは、ＮチャネルトランジスタとＰチャネルトランジスタのいずれの場合についてもいわゆるＰＮ接合を有し、これは、高濃度にドープされたドレインおよびソース領域と、ドレイン領域とソース領域の間に配置され、逆極性または微量（weakly）にドープされたチャネル領域との界面によって形成される。
【０００３】
チャネル領域の電気伝導度（すなわち導電チャネルが電流を流す能力）は、チャネル領域の上に形成され、薄い絶縁層によってチャネル領域から絶縁されているゲート電極によって制御される。ゲート電極に適切な制御電圧を印加することにより、導電チャネルが生成された際のチャネル領域の電気伝導度は、ドーパント濃度、多数電荷キャリアの移動度によって決まり、トランジスタの幅方向におけるチャネル領域の所定の長さでは、ソース領域とドレイン領域間の距離（チャネル長とも呼ばれる）によって決まる。このため、ゲート電極に制御電圧を印加したときに絶縁層の下に速く導電チャネルを形成させる能力と共に、チャネル領域の電気伝導度は、ＭＯＳトランジスタの性能を実質的に決定する。このため、チャネル長の減少と、これに関連するチャネルの抵抗の低下とが、集積回路の動作速度の高速化を達成するための支配的な設計条件となりうる。
【０００４】
しかし、トランジスタの寸法の縮小は、関連する多くの問題を招いており、これらの問題には、ＭＯＳトランジスタのチャネル長を着実に短縮することによって得られた利点を必要以上に相殺しないように対処しなければならない。ゲート長の短縮に関連する１つの課題に、いわゆる「短チャネル効果」があり、これは、チャネルの制御性が低下したことにより発生する。短チャネル効果は特定の設計技術によって対処することができるが、その一部は、チャネルの導電性の低下を引き起こし、このためチャネル長の短縮によって得られる利点が部分的に相殺されてしまう。
【０００５】
この状況に鑑みて、トランジスタの寸法を縮小するだけではなく、所定のチャネル長に対して、チャネル領域内の電荷キャリア移動度を上げて、電流駆動能力を向上させ、トランジスタの性能を向上させることにより、電界効果トランジスタの性能を改善することも提案されている。例えば、チャネル領域の格子構造を、例えば、チャネル領域内に引張歪みまたは圧縮歪みを生成することで変え、その結果、電子とホールのそれぞれの移動度を調整することができる。例えば、標準的な結晶構成を有するシリコン層のチャネル領域内に引張歪みを発生させると、電子の移動度が上がり、これによって、Ｎ型トランジスタの導電性が対応して直接増大しうる。他方で、チャネル領域において圧縮歪みを発生させればホールの移動度を上げることができ、これによって、Ｐ型トランジスタの性能を向上できる可能性がもたらされる。
【０００６】
この点で、１つの有効なアプローチは、基本的なトランジスタ構造の上に形成された誘電層スタックの応力特性を調整することによって、異なるトランジスタ素子のチャネル領域内に、所望の応力状態を作り出せるようにする技術である。誘電層スタックは、一般に、トランジスタの近くに存在し、ゲート、ドレインおよびソースの端子にコンタクト開口を形成するために、個々のエッチングプロセスを制御する際に使用されうる１つ以上の誘電層を含む。このため、このような層（「コンタクトエッチストップ層」とも呼ばれうる）の固有応力を個々に調整して、固有圧縮応力を有するコンタクトエッチストップ層をＰチャネルトランジスタの上に設ける一方で、固有引張歪みを有するコンタクトエッチストップ層をＮチャネルトランジスタの上に設けて、個々のチャネル領域内に圧縮歪みと引張歪みをそれぞれ発生させることによって、チャネル領域における機械的応力の有効な制御（すなわち有効な応力エンジニアリング）を行うことができる。
【０００７】
一般に、コンタクトエッチストップ層は、プラズマ化学気相成長法（ＰＥＣＶＤ）プロセスによってトランジスタの上に（すなわち、ゲート構造と、ドレインおよびソース領域との上に）形成され、例えば、二酸化シリコンに対して高いエッチング選択性を有するという理由により、実績のある層間絶縁材料である窒化シリコンが使用されうる。更に、ＰＥＣＶＤ窒化シリコンは、高い固有応力（例えば、最大２ギガパスカル（ＧＰａ）またはこれを遙かに超える圧縮応力、および最大１ＧＰａまたはこれを遙かに超える引張応力など）を有して堆積され、固有応力の種類と大きさは、適切な堆積パラメータを選択することによって効率的に調整されうる。例えば、所望の固有応力を得るために使用することができる個々のパラメータとして、イオン衝撃、堆積圧力、基板温度、ガス流量などが挙げられる。
【０００８】
２種類の応力層の形成中に、６５ｎｍ技術や更に高度な手法を使用することにより、デバイスの寸法が一層微細化されると、使用する堆積プロセスのコンフォーマルな堆積能の制限により、従来の技術の効率が低下しうる。この結果、図１ａ〜１ｃを参照して以下で説明するように、応力層をパターニングし、コンタクト開口を形成するための後から行うプロセスステップにおいて、個々のプロセスに不均一性が生じることがある。
【０００９】
図１ａは、第１のデバイス領域１２０Ａと第２のデバイス領域１２０Ｂの上に応力誘起層を形成するための特定の製造段階における半導体デバイス１００の断面図を模式的に示す。第１および第２のデバイス領域１２０Ａ，１２０Ｂ（一般に個々のトランジスタ素子を表す）が、シリコン系の層などの半導体層１０２を含む基板１０１の上に形成されうる。シリコンオンインシュレータ（ＳＯＩ）構成が考えられる場合は、半導体層１０２が、適切な埋め込み絶縁層によって基板１０１から分離されうる。ここに示した例では、第１および第２のデバイス領域１２０Ａ，１２０Ｂは、想定している技術の設計ルールに従う横方向の距離を有する複数のトランジスタ素子を有しうる。第１および第２のデバイス領域１２０Ａ，１２０Ｂのトランジスタは、個々のゲート絶縁層上に形成されたゲート電極１２１を有し、ゲート絶縁層は、個々のドレイン／ソース領域１２５間に横方向に存在する対応するチャネル領域１２４から、ゲート電極１２１を分離している。更に、ゲート電極１２２の側壁に側壁スペーサ構造１２１が形成されうる。一般に、ドレインおよびソース領域１２５と、ゲート電極１２１に、これらの領域の導電性を上げるために、金属シリサイド領域（不図示）が設けられうる。半導体デバイス１００は、高度なデバイスであってもよく、ゲート長（すなわち、図１ａにおけるゲート電極１２１の横方向の広がり（horizontal extension））などのクリティカルディメンションが、約５０ｎｍ、またはこれよりも著しく短いことがある。この結果、個々のトランジスタ素子間の距離、すなわち、狭間隔のトランジスタ素子の隣接する側壁スペーサ構造１２２間の横方向の距離が、約１００ｎｍかこれよりも短くなっており、デバイス構成によっては、密度の高いデバイス領域に複数の狭間隔の回路素子が設けられうる。
【００１０】
いうまでもなく、第１および第２のデバイス領域１２０Ａ，１２０Ｂが、必要に応じて適切な分離構造（不図示）によって分離されてもよい。更に、図１ａに示す製造段階では、高い固有応力を備えた窒化シリコン層１３０が、第１および第２のデバイス領域１２０Ａ，１２０Ｂの上に形成され、その後、二酸化シリコンを含むエッチング指標層１３１が形成される。いうまでもなく、必要に応じて、第１および第２のデバイス領域１２０Ａ，１２０Ｂにおいて、適切な膜厚および密度の二酸化シリコン層などのエッチストップ層が、窒化シリコン層１３０と個々のトランジスタ素子との間に設けられてもよい。
【００１１】
図１ａから明らかなように、隣接するトランジスタ素子間の間隔が狭いため、窒化シリコン層１３０は個々の表面凹凸（surface topography）を形成することがある。この場合、トランジスタ素子間の間隔が、窒化シリコン層１３０の層厚の２倍のオーダーであるため、狭間隔のトランジスタ素子間に、「シーム１３２」とも呼ばれるテーパー状の凹部が形成され、この結果、コンフォーマルな埋め込み能の限界と相まって、対応する欠陥（ボイド１３２Ａなど）が形成されることがある。また、シーム１３２において表面凹凸が顕著であるため、ほかの領域とは局所的に堆積条件が異なるため、二酸化シリコン層１３１が、この領域で膜厚が著しく大きくなり、この結果、その後の層１３０のパターニング時のエッチングの不均一性が更に大きくなってしまう。
【００１２】
更に、この製造段階では、半導体デバイス１００は、第１のデバイス領域１２０Ａを露出させる一方で、第２のデバイス領域１２０Ｂを覆っているレジストマスク１０３も有しうる。この場合、窒化シリコン層１３０の固有応力が、第２のデバイス領域１２０Ｂにおけるトランジスタ性能を改善するように適切に選択されうると考えられる。
【００１３】
図１ａに示す半導体デバイス１００を形成するための代表的なプロセスフローには、以下のプロセスが含まれうる。ゲート電極１２１とゲート絶縁層が、高度なフォトリソグラフィ、堆積、酸化、およびエッチングの各技術などの実績のあるプロセス技術に基づいて形成およびパターニングされうる。その後、所望の縦方向および横方向のドーパントプロファイルを形成するために、側壁スペーサ構造１２２と組み合わせて、実績のある堆積、異方性エッチングプロセスおよび注入シーケンスに基づいて、ドレインおよびソース領域１２５が形成されうる。その後、必要に応じて、実績のある技術に基づいて、個々のシリサイド領域が形成されうる。次に、必要に応じて、対応する二酸化シリコンエッチストップ層が形成され、続いて、窒化シリコン層１３０が堆積されうる。窒化シリコン材料の堆積時に、キャリアガスおよび反応ガスの組成、基板温度、堆積圧力、特に、堆積中のイオン衝撃などの個々のプロセスパラメータが、下層の材料に対して堆積される材料の最終的な固有応力を大きく左右しうる。このため、適切なパラメータ値を選択することによって、第１のデバイス領域１２０Ａにおけるトランジスタの性能を改善するために、最大２ギガパスカル（ＧＰａ）またはこれを遙かに超える圧縮応力、および最大１ＧＰａまたはこれを遙かに超える引張応力などの高い固有応力が生成されうる。特定の層厚の上への窒化シリコン堆積プロセスのコンフォーマル性がさほど高くなく、かつアスペクト比が高いために、図に示す高密度のデバイス領域内の適度なサイズのゲート高の隣接するトランジスタ素子間の距離が短いため、高度に微細化されたデバイスで発生するように、狭間隔のトランジスタ素子間で、窒化シリコン材料が横の成長方向でくっつき、これにより、個々のシーム１３１が形成されるか、個々のオーバーハングが形成され、ボイド１３２Ａが発生してしまう。このため、その後の二酸化シリコン層１３２の堆積時に、シーム１３１のおける局所的な堆積条件により層厚が不均一となり、二酸化シリコンの膜厚が局所的に著しく大きくなることがある。その際の膜厚は、シーム１３１から離れた領域の膜厚の最大３〜４倍にも達することがある。一方、ボイド１３２Ａにより、後から行うコンタクトのエッチングプロセスにおいて個々の（respective）エッチングの不均一性が発生することがある。
【００１４】
二酸化シリコン層１３２の堆積の後に、実績のあるフォトリソグラフィ技術に基づいて、レジストマスク１０３が形成されうる。次に、第２のデバイス領域１２０Ｂから層１３０，１３１の一部を除去するために、適切に設計されたエッチングプロセスが行われうる。対応するエッチングプロセスにおいて、層１３１の二酸化シリコン材料が最初に除去され、続いて、窒化シリコン層１３０の材料を除去するための選択的エッチングプロセスが行われ、その際、必要に応じて、対応するエッチングプロセスがエッチストップ層に基づいて制御されてもよい。シーム１３２の二酸化シリコン層１３１の層厚が著しく高いため、層１３１を除去する際のエッチングプロセス中に材料が完全には除去されないことがある。このため、後続のエッチングプロセスにおいて、選択的なエッチング化学物質による、窒化シリコン層１３０の露出された部分の除去が大きく阻害される。
【００１５】
この結果、第１のデバイス領域１２０Ａのトランジスタ間に個々の（respective）材料の残渣が残り、この結果、後の処理において（例えば、第１のデバイス領域１２０Ａのトランジスタのトランジスタ性能を改善するように設計された高固有応力の別の誘電層の堆積時など）、個々の不均一性が発生しうる。
【００１６】
図１ｂは、製造が更に進んだ段階の半導体デバイス１００を模式的に示す。図に示すように、第１および第２のデバイス領域１２０Ａ，１２０Ｂの上に、第２の誘電層１４０が形成され、対応する材料の残渣（符号１３２で示し、層１３１，１３０の材料からなる）が残る一方で、第２のデバイス領域１２０Ｂに、個々の欠陥（すなわちボイド１３２Ａ）が依然として存在しうる。この結果、上で説明したように、層１４０の周囲の材料とは異なる材料を含み、異なる種類の固有応力を有しうる材料の残渣１３２により、個々の応力伝達機構が劣化する一方、個々のコンタクト開口を形成するための後に行うパターニングシーケンスにおいて、残渣１３２により、個々のエッチング不均一性が発生しうる。同様に、第２のデバイス領域１２０Ｂのボイド１３２Ａにより、応力伝達機構が劣化すると共に、後の処理におけるエッチングの均一性が低下しうる。更に、図１ｂに示す製造段階では、第２のデバイス領域１２０Ｂにおいて層１４０の露出部分を除去するための対応するエッチングプロセス１０５中に誘電層１４０を保護するために、対応するレジストマスク１０４が設けられる。
【００１７】
第２の誘電層１４０の形成に関しては、層１３０を参照して上記したものと実質的に同じ基準があてはまる。このため、層１４０の堆積時には、所望の高い固有応力が得られるように個々のプロセスパラメータが適切に調整されうる。高度なアプリケーション、すなわち、特徴サイズ（feature size）が約５０ｎｍ以下の半導体デバイスにおいては、層１４０を形成するための堆積プロセスのギャップフィル能が、エッチングプロセス１０５においても重要な役割を果たしうる。この理由は、層１４０の露出部分が実質的に完全に除去されるかどうかは、層１３０の堆積時に生じる表面凹凸と共に、所定のデバイス構造（geometry）のための後続の堆積の堆積性能によって決まるからである。このため、第２のデバイス領域１２０Ｂの層１４０を実質的に完全に除去し、全体的な応力伝達機構に過度に影響を与えないようにするには、層１４０の膜厚を、特定の範囲内に収める必要がある。このため、エッチング指標層１３１に基づいて制御されうるプロセス１０５によって、層１４０の露出部分を有効に除去するためには、層１４０の堆積に個々の（respective）高いコンフォーマル性が必要とされ、このため、層１３０の材料を過度に除去せずに、層１４０の材料を実質的に完全に除去するために、層１４０に適度に均一な層厚が要求される。
【００１８】
図１ｃは、製造が更に進んだ段階のデバイス１００を模式的に示し、第１および第２の誘電層１３０，１４０の上に、例えば、二酸化シリコンを含む対応する層間絶縁材料１５０が形成されうる。誘電材料１５０が、実績ある技術（例えばＴＥＯＳなどに基づく準常圧堆積プロセス）に基づいて形成され、続いて、必要に応じて、個々の平坦化プロセスが行われてもよい。その後、個々のコンタクト開口１５１が形成されうる。このコンタクト開口１５１は、場合によっては（例えば密集したＲＡＭ領域など）、個々の狭間隔のトランジスタ間の領域のデバイス層に接続しうる。このため、対応する不規則性１３２，１３２Ａが対応するプロセスに影響を与え、この結果、コンタクトの信頼性を低下させたり、場合によってはコンタクト不良を発生させる。
【００１９】
この結果、デバイスが更に微細化されると、高固有応力の誘電材料を得るための堆積プロセスの個々の（respective）制限のため、高度なデバイス構造でみられる高いアスペクト比を満たすために、層厚を大幅に薄くすることが要求されうる。しかし、この場合には、応力誘電材料が発生させる個々の歪みが著しく小さくなり、このためトランジスタ性能が低下してしまう。別の場合には、１層の応力材料のみを設けることもできるが、一方のタイプのトランジスタの性能しか改善されない。
【発明の概要】
【発明が解決しようとする課題】
【００２０】
本開示は、上に記載した問題の影響の１つ以上を阻止することができるか、少なくとも低減することができる各種の方法およびデバイスを対象としている。
【課題を解決するための手段】
【００２１】
以下では、本発明の一部の態様の基本を理解できるように、発明の概要を説明する。この概要は、本発明のすべてを概観するものではない。本発明の主要または重要な要素を特定したり、本発明の範囲を詳細に記載することを意図するものでもない。その唯一の目的は、下で説明する詳細な説明に先だって、概念の一部を簡潔に示すことにある。
【００２２】
一般に、ここに開示の主題は、高固有応力の誘電材料の堆積プロセスの制限により、高度に微細化されたトランジスタ素子において歪み誘発機構の有効性が低下するという問題を、２層以上の個々の応力誘起層を設ける一方で、応力誘起層のそれぞれの２層の間に層間絶縁材料を提供することによって解決する。このようにして、高応力誘電材料が、ＰＥＣＶＤ法などの適切な堆積法に基づいて形成されうる。その際、堆積中に所望の高いコンフォーマルな挙動が得られるように、特定のデバイスアーキテクチャが考慮される一方、層間絶縁材料のその後形成する部分が、高いギャップフィル能を示す実績のある堆積技術に基づいて堆積され、これにより、形成される表面凹凸をある程度低減させることができる。このため、その後行う非常にコンフォーマルな堆積プロセスにおいて、固有応力の高い別の材料が堆積され、これにより、個々のトランジスタ素子の上に設ける応力材料の全体的な量を増やすことができる。更に、コンタクト開口をパターニングするための製造シーケンス中にエッチストップ材料として機能することができる高応力誘電材料を「分散」させることにより、全体的なパターニングプロセスの制御性を向上させることができる。この理由は、層間絶縁膜スタックの全体に、高さの異なるエッチストップが導入される一方で、個々のエッチストップ層（すなわち、高応力誘電層）の開口部がさほどクリティカルではなくなって、パターニングによりコンタクト不良が発生する可能性が低減されるためである。このため、高応力誘電材料が、ギャップフィル能の観点から制約が緩和された条件で、回路密度の高いデバイス領域にも設けられ、このため、本開示は、６５ｎｍ以下の技術のトランジスタ素子に極めて有利なものとなる。
【００２３】
ここに開示する１つの例示的な方法は、基板の上に形成された第１のトランジスタの上に、前記第１のトランジスタのチャネル領域内に第１の種類の歪みを発生させる第１の応力誘起層を形成するステップを有する。前記方法は、前記第１の応力誘起層の上に第１の層間絶縁材料を形成するステップと、前記第１のトランジスタの上に、前記第１のトランジスタの前記チャネル領域内に前記第１の種類の歪みを発生させる第２の応力誘起層を形成するステップとを含む。更に、前記第２の応力誘起層の上に第２の層間絶縁材料が形成され、前記第１の応力誘起層と前記第２の応力誘起層をエッチストップ層として使用して、前記第１の層間絶縁材料および前記第２の層間絶縁材料にコンタクト開口が形成される。
【００２４】
ここに開示する別の例示的な方法は、第１のトランジスタの上に、前記第１のトランジスタのチャネル領域内に第１の種類の歪みを発生させる２層以上の第１の応力誘起層を形成するステップを含む。前記方法は、更に、前記２層以上の第１の応力誘起層のそれぞれの２層の間に層間絶縁材料を形成するステップを含む。また、前記方法は、前記第１のトランジスタに接続するコンタクト開口を形成するステップとを含み、前記コンタクト開口は、前記層間絶縁材料と前記２層以上の第１の応力誘起層とを通って延びる。
【００２５】
ここに開示する１つの例示的な半導体デバイスは、第１のトランジスタの上に存在し、前記第１のトランジスタのチャネル領域内に第１の種類の歪みを発生させる第１の応力誘起層を備える。更に、前記第１の応力誘起層の上に第１の層間絶縁材料が形成され、前記第１の層間絶縁材料の上に、前記チャネル領域内に前記第１の種類の歪みを発生させる第２の応力誘起層が形成される。また、前記半導体デバイスは、前記第２の応力誘起層の上に形成された第２の層間絶縁材料と、前記第１の層間絶縁材料、前記第２の層間絶縁材料、前記第１の応力誘起層、および前記第２の応力誘起層を通って延び、前記第１のトランジスタのコンタクト領域に接続するコンタクト素子とを備える。
【図面の簡単な説明】
【００２６】
【図１ａ】従来の技術による、異なる応力を有するコンタクトエッチストップ層を形成する際の各種製造段階における、狭間隔のトランジスタ素子を有する半導体デバイスの断面図。
【図１ｂ】従来の技術による、異なる応力を有するコンタクトエッチストップ層を形成する際の各種製造段階における、狭間隔のトランジスタ素子を有する半導体デバイスの断面図。
【図１ｃ】従来の技術による、異なる応力を有するコンタクトエッチストップ層を形成する際の各種製造段階における、狭間隔のトランジスタ素子を有する半導体デバイスの断面図。
【図２ａ】トランジスタ素子の上に、コンタクトエッチストップ層などの複数の応力誘電材料が中間誘電材料と共に形成されている、例示的な実施形態に係る、１つ以上のトランジスタ素子を有する半導体デバイスの断面図。
【図２ｂ】トランジスタ素子の上に、コンタクトエッチストップ層などの複数の応力誘電材料が中間誘電材料と共に形成されている、例示的な実施形態に係る、１つ以上のトランジスタ素子を有する半導体デバイスの断面図。
【図２ｃ】トランジスタ素子の上に、コンタクトエッチストップ層などの複数の応力誘電材料が中間誘電材料と共に形成されている、例示的な実施形態に係る、１つ以上のトランジスタ素子を有する半導体デバイスの断面図。
【図２ｄ】トランジスタ素子の上に、コンタクトエッチストップ層などの複数の応力誘電材料が中間誘電材料と共に形成されている、例示的な実施形態に係る、１つ以上のトランジスタ素子を有する半導体デバイスの断面図。
【図２ｅ】トランジスタ素子の上に、コンタクトエッチストップ層などの複数の応力誘電材料が中間誘電材料と共に形成されている、例示的な実施形態に係る、１つ以上のトランジスタ素子を有する半導体デバイスの断面図。
【図２ｆ】トランジスタ素子の上に、コンタクトエッチストップ層などの複数の応力誘電材料が中間誘電材料と共に形成されている、例示的な実施形態に係る、１つ以上のトランジスタ素子を有する半導体デバイスの断面図。
【図２ｇ】トランジスタ素子の上に、コンタクトエッチストップ層などの複数の応力誘電材料が中間誘電材料と共に形成されている、例示的な実施形態に係る、１つ以上のトランジスタ素子を有する半導体デバイスの断面図。
【図２ｈ】トランジスタ素子の上に、コンタクトエッチストップ層などの複数の応力誘電材料が中間誘電材料と共に形成されている、例示的な実施形態に係る、１つ以上のトランジスタ素子を有する半導体デバイスの断面図。
【図２ｉ】別の例示的な実施形態による、高いギャップフィル能を有する堆積法に基づいて形成された層間絶縁材料によって分離されている複数の応力誘起層を有する半導体デバイスの断面図。
【図３ａ】更に別の例示的な実施形態による、種類の異なるトランジスタ素子を有し、その上に応力誘起層と中間誘電材料とが形成され、１種類のトランジスタへの応力誘起層の悪影響が低減されている、半導体デバイスの断面図。
【図３ｂ】更に別の例示的な実施形態による、種類の異なるトランジスタ素子を有し、その上に応力誘起層と中間誘電材料とが形成され、１種類のトランジスタへの応力誘起層の悪影響が低減されている、半導体デバイスの断面図。
【図３ｃ】更に別の例示的な実施形態による、種類の異なるトランジスタの上に、個々の中間誘電材料と共に、異なる応力誘起層を形成するための製造シーケンス中の、半導体デバイスの断面図。
【図３ｄ】更に別の例示的な実施形態による、種類の異なるトランジスタの上に、個々の中間誘電材料と共に、異なる応力誘起層を形成するための製造シーケンス中の、半導体デバイスの断面図。
【図３ｅ】更に別の例示的な実施形態による、１つの種類のトランジスタの上で、複数の応力誘起層の固有応力の緩和が行われうる、種類の異なるトランジスタを有する半導体デバイス。
【発明を実施するための形態】
【００２７】
添付の図面と併せて下記の説明を読めば、本発明が理解されるであろう。添付の図面においては、同一の参照符号は同じ要素を参照している。
【００２８】
本明細書に記載の主題は、種々の変形および代替の形態を取りうるが、その特定の実施形態が、図面に例として図示され、ここに詳細に記載されているに過ぎない。しかし、この特定の実施形態の詳細な説明は、本発明を開示した特定の形態に限定することを意図するものではなく、反対に、添付の特許請求の範囲によって規定される本発明の趣旨ならびに範囲に含まれる全ての変形例、均等物および代替例を含む点に留意すべきである。
【００２９】
本発明の各種の例示的な実施形態を下記に記載する。簡潔を期すために、実際の実装の特徴を全て本明細書に記載することはしない。当然、実際の実施形態の開発においては、システム上の制約およびビジネス上の制約に適合させるなど、開発の具体的な目的を達成するために、実装に固有の判断が数多く必要とされ、これは実装によって変わるということが理解される。更に、この種の開発作業は複雑かつ時間がかかるものであるが、本開示の利益を受ける当業者にとって日常的な作業であるということを理解されたい。 
【００３０】
次に、添付の図面を参照して本主題を説明する。説明のみを目的として、当業者に知られている細かい点を説明して本開示をわかりにくくすることのないように、さまざまな構造、システムおよびデバイスが、図面で模式的に示されている。本明細書において使用される語句は、関連技術の当業者が理解している意味と同じ意味に使用されていると理解および解釈すべきである。本明細書においてある語句が矛盾なく用いられている場合、その語句が特別な定義を有する、すなわち通常かつ慣用的に用いられ、当業者が理解している意味と異なる定義を有することはない。ある語句が特別な意味を有する、すなわち当業者の理解とは異なる意味に用いられる場合は、そのような特別な定義は本明細書に明示的に記載して、その特別な定義を直接的かつ明確に示す。
【００３１】
一般に、ここに開示の主題は、高応力材料を「垂直方向に分散」させる一方で、高いギャップフィル能により層間絶縁材料を設ける堆積プロセスを断続的に行うことによって、狭間隔のトランジスタ素子を有するデバイス領域の上に応力誘起層が形成され、これにより、後から高応力材料を堆積するために、実際上の表面凹凸を低減することができる、改善されたプロセス技術と個々の（respective）半導体デバイスに関する。したがって、ここに開示の技術およびデバイスは、例えば、狭間隔のデバイス領域が考察される場合など、高度に微細化されたトランジスタ素子によって生じる表面凹凸に合致するプロセスパラメータに基づいて、誘電材料を堆積できる一方で、応力コンタクトエッチストップ層を形成するための従来の手法において生じうる欠陥とプロセスの高い不均一性の悪影響を実質的に低減できる可能性をもたらす。ここに開示の原理により、望ましくないボイドまたはその他の表面不規則性（irregularities）を実質的に防止するか、その形成を大幅に低減するように選択されたプロセスパラメータに基づいて、高固有応力の誘電材料が、第１の層の形で堆積されうる。このため、想定している堆積レシピのギャップフィル能が、デバイス形状に適したものとなる一方、層間絶縁材料の一部を設けるための、ＴＥＯＳ、二酸化シリコンなどの実績のある材料に基づいた、その後行う高いギャップフィル能を有する堆積プロセスによる堆積に関連する制約が、第１の応力誘起層の堆積によって得られる表面形状により緩和されうる。表面凹凸がさほど顕著でない状態で別の応力誘起材料が堆積される一方で、ＰＥＣＶＤ法などの想定している堆積法のギャップフィル能が考慮されることで、欠陥が形成される可能性が大きく低減され、従来のデュアル応力ライン手法よりも、トランジスタ素子の上に多くの高応力材料を付与することができる。その後、コンタクト層スタック全体の最終材料層である層間絶縁材料の更に別の層が堆積され、その後行う平坦化技術との高い互換性を保つことができ、この後に、コンタクト層スタックにコンタクト開口を形成するための個々のリソグラフィプロセスが行われうる。高い固有応力レベルを有する誘電材料は、一般に、異なる材料組成を有して形成され、このため、複数の異方性エッチングレシピに対するエッチング速度が大きく異なるため、誘電層スタックにおけるコンタクト開口のパターニングの制御性を改善することができる。この理由は、このさまざまな応力誘起材料層が、適度の層厚を有して異なる高さに設けられうるエッチストップ層として機能し、これにより、個々の中間層材料部分を貫通するエッチングに加えて、応力エッチストップ層のエッチング中にも、高い均一性が得られるからである。
【００３２】
ここに開示する一部の例示的な態様では、上記の原理が、異なる種類の歪みを発生させるために応力誘電材料を必要とする、例えば、デバイス１００（図１ａ〜１ｃ）を参照して上で説明したような半導体デバイスに有利に使用することができる。これにより、ＣＭＯＳデバイスの全体の性能を向上させることができ、上記の改善されたデュアル応力ライン手法の高度な拡張性を実現することができる。
【００３３】
図２ａは、半導体デバイス２００の断面図を模式的に示す。半導体デバイス２００は、例えば、シリコン系の半導体バルク基板、あるいは、絶縁体を有し、その上に実質的に結晶性の半導体層２０２が形成されて、個々の（respective）ＳＯＩ構成を形成しているものなど、任意の適したキャリア材料などの基板２０１を有する。いうまでもなく、半導体デバイス２００が、異なるトランジスタアーキテクチャ（すなわち、バルク構成またはＳＯＩ構成）が使用されている別のデバイス領域を有し、基板２０１の上に、この２つのトランジスタアーキテクチャが同時に形成されてもよい。図の実施形態では、半導体デバイス２００は、ゲート電極構造２２１を有する１つ以上の第１のトランジスタ素子２２０を有し、ゲート電極構造２２１は、プロセス戦略に応じて側壁スペーサ２２２を有しうる。更に、１つ以上の第１のトランジスタ２２０は、横方向に、個々のドレインおよびソース領域２２５によって囲まれたチャネル領域２２４も有しうる。場合によっては、ドレインおよびソース領域２２５と、チャネル領域２２４の少なくとも一方に適切な材料が導入されて、領域２２４における全体的な電荷キャリア移動度が更に改善されてもよい。便宜上、このような任意の材料（埋め込みシリコン／ゲルマニウム合金、シリコン／カーボン合金、シリコン／スズ合金など）は図示しない。同様に、前の製造段階で行った応力記憶技術により、チャネル領域２２４の材料が、「事前に歪ませた」状態で設けられてもよい。すなわち、プロセスとデバイスの要件に応じて、先の製造段階において、ドレインおよびソース領域２２５とチャネル領域２２４の少なくとも一方、またはその一部が、応力材料または剛性材料に基づいて非晶質化されて再結晶され、チャネル領域２２４内に特定の歪みが形成されており、この（respective）剛性材料を完全にまたは部分的に除去した後も、この歪みが、少なくともある程度保持されうる。更に、ゲート電極２２１は、ゲート電極２２１の電気特性を改善するために、金属シリサイドまたは他の任意の適切な金属材料などの金属含有材料を含んでもよい。ゲート電極２２１は、長さ（すなわち、図２ａにおいては、スペーサ２２２（設けられる場合）を含めないゲート電極構造２２１の横方向の広がり）を有し、この長さは、想定している技術標準に応じて、約５０ｎｍ〜数十ｎｍであってもよい。同様に、隣接するトランジスタ２２０間の間隔は、数十ｎｍの範囲であり、特定の表面凹凸を規定し、１つ以上のトランジスタ２２０の上に高応力誘電材料を設けるために必要な堆積法のアスペクト比を規定している。
【００３４】
更に、この製造段階では、１つ以上のトランジスタ２２０の上に、所望の高い固有応力を示す応力誘起層２３０が形成されており、この層２３０の固有応力は、１つ以上のトランジスタ２２０の性能が向上するように選択される。例えば、トランジスタ２２０は、半導体層２０２の代表的な結晶構成に基づいて形成されるＰチャネルトランジスタであってもよい。すなわち、半導体層２０２は、（１００）表面配向を有し、チャネル領域２２４の長さ方向が＜１１０＞結晶方位に配向していてもよい。この場合、層２３０の高い圧縮応力により、チャネル領域２２４内に所望の圧縮歪みが発生し、ホールの移動度を上げ、これが直接、１つ以上のトランジスタ２２０の電流駆動能力の向上と、ひいてはスイッチング速度の向上につながる。上で説明したように、応力誘起層２３０は、窒化シリコン、シリコンカーバイド、窒素含有シリコンカーバイドを含み、２ＧＰａ以上の固有応力レベルを有しうる。更に、符号２３０Ｔで示す層２３０の膜厚は、対応する堆積プロセスのギャップフィル能、すなわち、高いコンフォーマル性に適合する一方で、上で説明したように不規則性（例えばボイドなど）の形成を実質的に阻止するように選択されうる。例えば、膜厚２３０Ｔは、１００ｎｍ以下など、６５ｎｍ技術ノードに対応するトランジスタでは約５０ｎｍでなどである。
【００３５】
図２ａに示す半導体デバイス２００は、以下のプロセスに基づいて形成することができる。第１または第２のデバイス領域１２０Ａ，１２０Ｂのトランジスタ（図１ａ〜１ｃ）について上で説明したのと実質的に同じプロセス技術に基づいて、１つ以上のトランジスタ２２０が形成されうる。基本的なトランジスタ構造の完了後に、例えば、ＰＥＣＶＤ法に基づいて応力誘起層２３０が堆積され、その際、上で説明したように、所望の固有応力の種類と大きさが得られるようにプロセスパラメータが適切に選択される。更に、目標の膜厚は、この膜厚２３０Ｔによって、表面不規則性またはボイドが事実上形成されず、実質的にコンフォーマルな堆積が得られるように選択される。一部の例示的な実施形態では、応力誘起層２３０が、１つ以上のトランジスタ２２０上に直接形成されてもよい。すなわち、層２３０の材料が、例えば、ドレインおよびソース領域２２５に形成された金属シリサイド領域などに直接接し、ゲート電極２２１にも直接接してもよい。別の場合には、応力誘起層２３０の堆積の前に、薄いバッファ層（不図示）が形成されてもよく、このバッファ層は、応力誘起層２３０の形成時（層２３０の堆積前にトランジスタ２２０の上に形成されている任意の材料の除去など）に保護層として機能しうる。別の場合には、高応力層２３０を形成するためのコンフォーマルな堆積法の制約を更に緩和させるために、バッファ層が、表面凹凸をある程度低減させることが可能な堆積法に基づいて設けられてもよい。 
【００３６】
図２ｂは、製造が更に進んだ段階の半導体デバイス２００を模式的に示し、応力誘起層２３０の上に、第１の層２５０Ａである層間絶縁材料が形成される。材料２５０Ａは、高いギャップフィル能を与え、コンタクト層スタックの層間絶縁材料の要件に適合する任意の適切な材料組成を含んでもよい。すなわち、層２５０Ａの材料は、半導体デバイス２００の後のその処理と動作時にトランジスタ２２０が問題ないこと（integrity）を保証するために、所望の機械的および化学的な安定性を有する誘電材料である。例示的な一実施形態では、材料２５０Ａは、応力誘起層２３０によって形成される表面凹凸を低減させるように選択された平均膜厚を有する二酸化シリコン材料であってもよい。例えば、この目的のために、ゲート電極２２１の上の層間絶縁材料２５０Ａの膜厚２５０Ｕが、２つの隣接するトランジスタ２２０間の距離の中央の膜厚２５０Ｔよりも低くなるように、層間絶縁材料２５０Ａが設けられうる。このため、層２５０Ａによってある程度の「平坦化（leveling）」が得られ、これにより、後から行う、ギャップフィル能が限られているが高応力材料の堆積が可能な堆積法（窒化シリコン、シリコンカーバイドなどを形成するためのＰＥＣＶＤ法など）の制約が緩和される。層２５０Ａの平均膜厚（値２５０Ｕと値２５０Ｔから得られる平均値とみなすことができる）は、層２３０の膜厚２３０Ｔ（図２ａ）よりも高い。
【００３７】
層２５０Ａは、高いギャップフィル能を有する堆積法に基づいて形成され、例えば、前駆物質材料（プリカーサ：precursor）としてＴＥＯＳを使用し、優れたギャップフィル能を有する堆積プロセスを提供する熱化学気相成長（ＣＶＤ）プロセスに基づいて、二酸化シリコン材料が形成されうる。この場合、選択したパラメータロセスによっては、低いコンフォーマル性（例えば、実質的に「フロー・ライク」の埋め込み挙動）が得られてもよい。この（respective）熱堆積プロセスは、例えば、２００〜７００Ｔｏｒｒの範囲など、プラズマ堆積法よりも著しく高圧下で行われてもよく、このため、このプロセスは、「準常圧」化学気相成長法（ＳＡＣＶＤ）と呼ばれることが多い。別の場合には、ＴＥＯＳに基づいて実施されるＰＥＣＶＤプロセスで高密度プラズマが生成されてもよく、これにより、高いギャップフィル能を有する二酸化シリコン材料が得られる。 
【００３８】
図２ｃは、製造が更に進んだ段階の半導体デバイス２００を模式的に示す。図に示すように、半導体デバイス２００は、チャネル領域２２４内の歪みを更に大きくするために、高い固有応力レベルを有しうる別の応力誘起層２３３を有しうる。例えば、トランジスタ２２０が半導体層２０２の標準的な結晶構成に従って形成されたＰチャネルトランジスタである場合には、層２３０，２３３は、高い固有圧縮応力レベルを有し、トランジスタ２２０の性能を向上させることができる。応力誘起層２３３は、窒化シリコン、シリコンカーバイドなどを含み、ボイド、シームなどの欠陥が形成されるのを実質的に阻止するようなプロセスパラメータに基づいて形成され、先に形成した層２５０Ａは、層２３０の堆積時の初期の表面凹凸と同様の表面条件、あるいはこれより良好な表面条件を与える。すなわち、層２３３が、所望の高い固有応力レベルを与えるプロセスパラメータに基づいて形成され、層２５０Ａが画定する表面形状に適合した膜厚２３３Ｔが得られるように、堆積時間が適切に選択される。例えば、層２５０Ａを堆積することで、隣接するトランジスタ（例えばトランジスタ２２０）間の空間によって形成される凹部のアスペクト比が下がる場合には、膜厚２３３Ｔは、膜厚２３０Ｔ（図２ａ）と同じでも、あるいはこれより高くてもよい。例えば、デバイス構成によっては１００ｎｍ以下の膜厚が選択され、いうまでもなく、層２３０，２３３の合計の膜厚が、従来のデバイス（例えば、応力層１３０または１４０を含むデバイス１００）の膜厚よりも高くなる。この結果、トランジスタ２２０の上に存在する応力材料の量が増える一方で、ボイドまたはシームの形の欠陥が形成されるのを大きく低減させるか、これを実質的に阻止するために、ＰＥＣＶＤ法のギャップフィル能が考慮される。
【００３９】
この結果、例えば、層２３０，２３３における高い圧縮応力を考慮すると、層２３３が、層２５０Ａの材料に作用して、層２５０Ａも圧縮して、層２３０の効果を高め、ひいては、最終的にはチャネル領域２２４内の歪みも増大する。
【００４０】
図２ｄは、応力誘起層２３３の上に、更に別の層間絶縁材料２５０Ｂが形成されている半導体デバイス２００を模式的に示す。層間絶縁材料２５０Ｂは、層間絶縁材料に多く用いられる、ＴＥＯＳに基づいて形成される二酸化シリコンなどの任意の適切な材料組成を含んでもよい。このため、層２５０Ｂがトランジスタ２２０の上に形成される完成した誘電層スタックの最終材料層である場合、従来のプロセス戦略との高い互換性を得ることができる。更に、層２５０Ｂは、膜厚値２５０Ｕと２５０Ｔによって規定される平均膜厚を有し、この値は、膜厚値２３３Ｔ（図２ｃ）、２３０Ｔ（図２ａ）のそれぞれよりも高く、層２５０Ａの平均膜厚よりも高くてもよい。例えば、デバイス要件によっては、層２５０Ｂが、数百ｎｍ以上の平均膜厚で設けられてもよい。材料２５０Ａを参照して上で説明したように、層２５０Ｂも、ギャップフィル能およびスループットに関して所望の材料特性と堆積挙動を得るために、ＳＡＣＶＤ法に基づいて形成されうる。
【００４１】
図２ｅは、平坦化プロセス２５３中の半導体デバイス２００を模式的に示し、このプロセスには、化学的機械研磨（ＣＭＰ）プロセス、エッチングプロセスと、場合によっては別の平坦化材料の堆積などが含まれうる。プロセス２５３では、トランジスタ２２０の１つ以上のコンタクト領域（ドレインおよびソース領域２２５など）に接続するために、スタック２６０を貫通してコンタクト開口を形成するパターニングプロセスのために層間絶縁膜スタック２６０を準備するために、最終的な表面凹凸が平坦化されうる。一部の例示的な実施形態では、スタック２６０の最終層（すなわち、層間絶縁材料２５０Ｂ（図２ｄ））が従来の層間絶縁材料として設けられうるため、平坦化プロセス２５３が実績あるレシピに基づいて行われうる。
【００４２】
図２ｆは、スタック２６０にコンタクト開口２５１の横方向の位置とサイズを画定するために、開口２６１Ａが形成されたエッチングマスク２６１を有する半導体デバイス２００を模式的に示す。上で説明したように、最終層２５０Ｂのために同じ材料が設けられるため、層スタック２６０の表面特性が、実績のあるレシピと適合しているため、エッチングマスク２６１を、実績あるリソグラフィ技術に基づいて形成することができる。エッチングプロセス２６２中に、開口２６１Ａに基づいて、層間絶縁材料２５０Ｂに、コンタクト開口２５１の第１の部分が形成され、例示的な一実施形態では、このエッチングプロセス２６２は、応力誘起層２３３がエッチストップ材料として機能できるように、選択的エッチングレシピであってもよい。したがって、エッチストップ層として機能する層２３３によって規定される第１の高さまで延びるように、エッチングプロセス２６２時に開口２５１が形成される。
【００４３】
図２ｇは、層２３３を貫通してエッチングするように設計された別のエッチングステップ２６３中の半導体デバイス２００を模式的に示す。このとき、層２５０Ｂに二酸化シリコンが使用され、層２３３に窒化シリコンまたはシリコンカーバイド系の材料が使用される場合、実績のあるエッチングレシピが使用されうる。この場合、層２５０Ａはエッチストップ材料として機能し、これにより、エッチングプロセス２６３中の基板内の均一性が改善される。その後、材料層２５０Ａと２５０Ｂが、実質的に同じ材料組成を有する場合には、例えば、エッチングプロセス２６２に対応するプロセスパラメータを用いて、エッチングレシピが再び変更されうる。この更なるエッチングプロセス時に、層２３０はエッチストップ材料として機能し、次に、層２３０に、更に別のエッチングプロセスに基づいて（例えば、エッチングプロセス２６３に対応するレシピに基づいて）開口が形成されうる。この結果、各エッチングステップが、個々のエッチストップ層（すなわち、層２３３，２３０）に基づいて制御され、このため、高いプロセス均一性が得られる一方で、狭間隔のトランジスタ間で、中程度の厚さのエッチストップ材料に開口を形成する際に、従来の戦略で発生しうる不規則性を実質的に防止することができる。
【００４４】
図２ｈは、半導体デバイス２００を模式的に示し、この段階ではコンタクト開口２５１がコンタクト領域２２５Ａまで延びており、この開口に、デバイス要件に応じて、タングステン、銅、アルミニウムなどの任意の適切な導電性材料が埋め込まれうる。
【００４５】
図２ｉは、別の例示的な実施形態に係る半導体デバイス２００を模式的に示す。図に示すように、誘電コンタクト層スタック２６０は、複数の応力誘起層２３０，２３３，２３４を有し、そのそれぞれは、上で説明したように、高い固有応力レベルを有し、チャネル領域２２４内に所望の種類の歪みを発生させうる。例えば、層２３０，２３３，２３４は、２ＧＰａ以上の高い圧縮応力を示す応力誘起層であってもよい。別の場合には、層２３０，２３３，２３４は、引張性の応力誘電材料であってもよい。層２３０，２３３，２３４のそれぞれの２層の間に、上で説明したように、材料２５０Ａ，２５０Ｂなどの層間絶縁材料が設けられ、層２３０，２３３，２３４の個々の堆積の前に表面凹凸が低減されうる。更に、最終層２５０Ｃが設けられ、この層は、一部の例示的な実施形態では、実績のあるコンタクト層スタックと同様の材料特性を有してもよく、これにより、従来のプロセス戦略と高い互換性を保つことができる。
【００４６】
層２３４の堆積に関しては、層２３０，２３３を参照して上記したものと同じ基準があてはまる。同様に、層２５０Ｂ，２５０Ｃは、上で説明したように、高いギャップフィル能を有する堆積法に基づいて形成されうる。続いて、例えば上記のプロセスに基づいて層スタック２６０を平坦化し、コンタクト開口２５１（図２ｈ）を形成するためにパターニングプロセスを行って、その後の処理が続けられうる。この場合、個々のエッチングプロセス２６２（図２ｆ）と２６３（図２ｇ）が交互に行われて、層２５０Ｃ，２５０Ｂ，２５０Ａ、および層２３４，２３３，２３０のいずれか１つがパターニングされうる。別の例示的な実施形態では、応力誘起層と層間絶縁材料の間に実質的に選択性のない第１のエッチングプロセスが使用され、所定のエッチング時間の後に、層２５０Ｂ，２５０Ａの材料または層２３３，２３０の材料に対してエッチング選択性が高くなるようにエッチング化学物質が変更され、これにより、残りのエッチングプロセスを効率的に制御することが可能となる。このため、この場合、スタック２６０の特定の深さまで効率的なエッチングプロセスを行うことができ、次に、非常に選択的なエッチングレシピに切り換えて、少なくとも１つのエッチストップ材料に基づいて処理を続けることによって、高い制御性と均一性を得ることができる。
【００４７】
別の例示的な実施形態では、層２３３または２５０Ａなどの下層の材料層の１つにエッチング指標（etch indicator）材料が導入されて、顕著な終点検出信号（endpoint detection signal）が提供されてもよく、この場合、適度に選択性の低いエッチングプロセスのエッチング前線（etch front）によって、対応するエッチング指標種（etch indicator species）が遊離する。別の例示的な実施形態では、エッチング指標種が、層スタック２６０の完成後に導入されて、このエッチング指標材料が実質的に均一な高さに設けられ、所定のエッチング深さに達したときに、このことを示す信号が供給されてもよい。その後、例えば、この均一な高さが層２５０Ｂと２３４内に存在する場合、選択的エッチングレシピに切り換えられ、このレシピが、層２３０，２３３などの１つ以上のエッチストップ層に基づいて続けられうる。このため、スタック２６０に複数の異なる材料層が設けられているにも関わらず、効率的なパターニング法が実現され、高い制御性も得ることができる。更に、層２３０，２３３，２３４など、高応力層を複数設けることにより、顕著な表面凹凸のため、高応力材料のそれぞれの層厚を適度に薄くする必要がある高度に微細化された半導体デバイスであっても、トランジスタ２２０の上に、更に多くの応力材料を設けることができる。
【００４８】
図３ａ〜３ｅを参照して、更に別の例示的な実施形態について説明する。この実施形態では、一方の種類のトランジスタの性能を向上させるために、異なるデバイス領域に、固有応力の大きさおよび／または種類が異なる応力誘電材料が設けられうる一方で、もう一方の種類のトランジスタに実質的に悪影響を及ぼさずに、両方の種類のトランジスタの性能がそれぞれ改善される。
【００４９】
図３ａは、半導体層３０２が形成されている基板３０１を含む半導体デバイス３００を模式的に示す。更に、第１のデバイス領域の上に形成された第１のトランジスタ３２０Ａと、第２のデバイス領域の上に形成された第２のトランジスタ３２０Ｂとは、種類の異なるトランジスタであり、トランジスタ３２０Ａ，３２０Ｂの性能を個々に向上させるために、チャネル領域３２４内に種類の異なる歪みが必要とされうる。トランジスタ３２０Ａと３２０Ｂは種類が異なるが、半導体デバイス１００，２００を参照して上で説明したように、場合によってはスペーサ構造３２２と組み合わせたゲート電極構造３２１を有し、横方向にチャネル領域３２４を囲んでいるドレインおよびソース領域３２５を有しうる。いうまでもなく、トランジスタ３２０Ａ，３２０Ｂは、同じ構成を有して図示されているが、導電型の異なるトランジスタでも、動作挙動の異なるトランジスタでもよく、このため、個々のチャネル領域３２４内に大きさまたは種類の異なる歪みが必要となる。例えば、トランジスタ３２０Ｂが１つ以上のＮチャネルデバイスであり、トランジスタ３２０Ａが１つ以上のＰチャネルトランジスタなどである。更に、他の構成要素（すなわち、基板３０１および半導体層３０２）に関して、上記したものと同じ基準があてはまる。この段階では、デバイス３００は、トランジスタ３２０Ａのチャネル領域３２４内に第１の種類の歪みを発生させるように構成された第１の応力誘起層３３０Ａを有する一方、例示的な一実施形態では、第２の層３３０Ｂは、トランジスタ３２０Ｂの性能を改善させるための歪みを発生させる応力誘起層であってもよい。別の場合には、層３３０Ｂは、実質的に中立応力層（stress-neutral layer）であってもよい。層３３０Ａ，３３０Ｂの上に、材料２５０Ａに関して上で説明したように、第１の層間絶縁材料３５０Ａが、例えば、ギャップフィル能が高く、適切な膜厚を有する二酸化シリコンの形で設けられる。更に、第１および第２のトランジスタ３２０Ａ，３２０Ｂの上に、別の応力誘起層３３３が形成され、図に示す実施形態では、層３３３は、第１のトランジスタ３２０Ａのチャネル領域３２４内の歪みを更に強化するように、高い固有応力を有しうる。
【００５０】
図３ａに示す半導体デバイス３００は、以下のプロセスに基づいて形成することができる。実績ある技術に基づいてトランジスタ３２０Ａ，３２０Ｂを形成した後に、図１ａ〜１ｃを参照して上で説明したように、従来のデュアル応力ライナ手法によって、層３３０Ａ，３３０Ｂが形成されうる。しかし、図１ａ〜１ｃに関して記載した場合と異なり、個々の応力材料の膜厚が、個々の堆積法のギャップフィル能に従って選択され、これにより、ボイドまたはシームが形成される可能性が低減される。別の例示的な実施形態では、層３３０Ｂが実質的に中立応力層であってもよい。この場合、トランジスタ３２０Ａ，３２０Ｂの両方の上に層３３０Ａが形成され、第２のトランジスタ３２０Ｂの上にイオン注入を行うことで固有応力レベルが低減または緩和されうる。その後、上で説明したプロセス戦略に基づいて材料３５０Ａが形成され、続いて、上記のように、層３３３の堆積が行われうる。第２のトランジスタ３２０Ｂの上における層３３３の悪影響を低減させるために、イオン注入プロセスが行われ、第２のトランジスタ３２０Ｂの上の応力レベルが大幅に低減または緩和されうる。
【００５１】
図３ｂは、第１のトランジスタ３２０Ａを覆う一方で、第２のトランジスタ３２０Ｂを露出させている個々の（respective）注入マスク３７１に基づいて行われる、対応する注入プロセス３７０中のデバイス３００を模式的に示す。この注入プロセスは、キセノンなどの任意の適切な種に基づいて、選択がさほどクリティカルではないプロセスパラメータを使用して行われうる。この理由は、層３５０Ａはバッファ材料であり、例えば、層３３０Ｂが引張性の応力材料などの高応力層である場合に、層３３０Ｂへの望ましくない侵入を実質的に阻止することができるためである。その後、例えば、個々のコンタクト層スタックの最終材料として別の層間絶縁材料を堆積するか、層間絶縁材料と高応力材料を交互に堆積させつつ、注入プロセス（プロセス３７０など）に基づいて第２のトランジスタ３２０Ｂの上の高応力材料をそれぞれ緩和させて、後続の処理が行われうる。
【００５２】
図３ｃは、更に別の例示的な実施形態に係る半導体デバイス３００を模式的に示す。プロセス３７０は、層３３３の露出部分を除去するためのエッチングプロセスであり、その際、第２のトランジスタ３２０Ｂの上の材料３５０Ａが、エッチストップ材料として使用されうる。このため、この構成に基づいて、層間絶縁材料などの更に別のバッファ材料が形成され、続いて、第２のトランジスタ３２０Ｂの性能を改善するように設計された高応力材料が堆積されうる。図３ｃは、上記のプロセスシーケンスの後の半導体デバイス３００を模式的に示し、このため、第１のトランジスタ３２０Ａの上に選択的に形成された層３３３、層間絶縁材料３５０Ｂ、および高応力層３３３Ｂを有する。
【００５３】
図３ｄは、製造が更に進んだ段階の半導体デバイス２００を模式的に示す。図に示すように、第１のトランジスタ３２０Ａの上において応力材料３３３Ｂが選択的に除去され、この除去は、例えば、材料３５０Ｂをエッチストップ材料として使用する選択的エッチングプロセスによって行われうる。このため、第１のトランジスタ３２０Ａは、応力層３３０Ａ，３３３を有し、第２のトランジスタ３２０Ｂは、応力層または中立層３３０Ｂ，３３３Ｂを有する。いうまでもなく、層３３０Ａ，３３０Ｂ，３３３，３３３Ｂは、すべて、堆積法（すなわち、ＰＥＣＶＤ法）のギャップフィル能を考慮するために適切な膜厚に基づいて設けられる一方、材料３５０Ａ，５０Ｂは、層３３３，３３３Ｂの堆積のために表面凹凸を緩和しうる。その後、例えば、上で説明したように、対応するコンタクト層スタックの最終層を堆積させるか、別の層間絶縁材料を形成して、その上に更に別の応力誘起層を堆積させ、続いて更に別の層間絶縁材料を堆積させて、上で説明したように、後続の処理が続けられうる。
【００５４】
図３ｅは、更に別の例示的な実施形態に係る半導体デバイス３００を模式的に示す。図に示すように、デバイスは層３３０Ａ，３３０Ｂを有し、これらは、それぞれ、第１の種類の歪みを発生させる高応力材料と、第２の種類の歪みを発生させる高応力材料であってもよく、上で説明したように、層３３０Ｂは、実質的に中立応力材料であってもよい。更に、第１および第２のトランジスタ３２０Ａ，３２０Ｂの上に層３５０Ａが形成され、続いて、応力誘起層３３３と別の層間絶縁材料３５０Ｂが形成されうる。また、更に別の応力誘起層３３４も設けられうる。いうまでもなく、図に示した実施形態では、層３３３，３３４は、Ｐチャネルトランジスタなどである第１のトランジスタ３２０Ａの性能を向上させるように構成された固有応力レベルを有しうる。別の場合には、層３３３，３３４は、第２のトランジスタ３２０Ｂの性能を向上させるように設計されていてもよい。また、注入プロセス３７３において第１のトランジスタ３２０Ａを覆う一方で、第２のトランジスタ３２０Ｂを露出させる注入マスク３７２も設けられうる。
【００５５】
いうまでもなく、層３３３，３３４は、対応する堆積法の個々のギャップフィル能を考慮するために、上記したプロセス戦略に基づいて形成されうる。層３３３，３３４の露出部分において応力を大幅に緩和させるために、イオン注入３７３において、特定の注入種に対して、注入エネルギーおよびドーズ量などの適切なプロセスパラメータが選択されうる。この結果、これらの層によるトランジスタ３２０Ａへの悪影響が大きく低減されうる。このため、層３３３，３３４の露出部分の応力の緩和または低下を１回の注入ステップに基づいて行うことができ、これにより、プロセス全体を簡素化することができる。いうまでもなく、材料３３０Ｂが高応力材料の形で設けられる場合、材料３５０Ａは、層３３０Ｂへの応力緩和効果を低減させるための効率的なバッファ材料となるため、注入エネルギーなどのプロセスパラメータはさほどクリティカルではない。
【００５６】
このように、本開示は、高度な表面形状の場合であっても、高応力材料と高いギャップフィル能を有する堆積法に基づいて設けられる層間絶縁材料とを交互に堆積させることによって、トランジスタ素子の上に、多くの高応力材料を設けることができる技術および半導体デバイスに関する。したがって、中間誘電材料の堆積後に、高応力材料が、緩和された表面条件で堆積され、これにより、ボイドまたは他の欠陥が形成される可能性を低減できる一方で、併せて多くの高応力材料を提供することができる。ここに開示した原理は、個々のトランジスタ素子により、種類または大きさが異なる歪みが必要となりうる異なるデバイス領域にも適用することができる。この目的のため、異なるトランジスタ型の性能をそれぞれ向上させるか、少なくとも一方のトランジスタへの悪影響を防ぐ一方で、もう一方のトランジスタ型の性能を顕著に向上させるために、個々の応力誘起層の１つ以上の応力緩和および／または選択的な除去が、適切な応力を有する誘電材料の堆積と共に行われうる。例えば、二酸化シリコンなどの中間誘電材料を有する２層以上の応力誘電層に基づいて、適度に高い圧縮応力が与えられ、これにより、Ｐチャネルトランジスタの性能が著しく改善される一方で、従来の戦略との高い互換性が保たれる。この２層以上の応力誘起層は、エッチストップ材料として効率的に使用され、これにより、最終的に得られたコンタクト層スタックにコンタクト開口を形成するための個々のプロセスの制御性も改善される。
【００５７】
上記に記載した特定の実施形態は例に過ぎず、本発明は、本開示の教示の利益を得る当業者にとって自明の、異なるが均等の別法によって変更および実施されてもよい。例えば、上記のプロセス工程を記載した順序とは異なる順序で実行してもよい。更に、ここに記載した構成または設計の詳細が、添付の特許請求の範囲以外によって限定されることない。このため、上記に記載した特定の実施形態を変形または変更することが可能であり、このような変形例はすべて本発明の範囲ならびに趣旨に含まれることが意図されることが明らかである。したがって、ここに保護を請求する対象は、添付の特許請求の範囲に記載したとおりである。 
【図１ａ】
0005389813.tif 000002
【図１ｂ】
0005389813.tif 000003
【図１ｃ】
0005389813.tif 000004
【図２ａ】
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【図２ｂ】
0005389813.tif 000006
【図２ｃ】
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【図２ｄ】
0005389813.tif 000008
【図２ｅ】
0005389813.tif 000009
【図２ｆ】
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【図２ｇ】
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【図２ｈ】
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【図２ｉ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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