(57)【特許請求の範囲】
【請求項１】
複数の画素が２次元行列状に配置された画素アレイと、前記画素アレイの画素列に対応して設けられ前記画素列内の画素の信号を出力する信号出力端子とを有し、前記画素アレイの列方向に複数の信号出力端子が配列された信号出力端子群が、前記画素アレイの行方向に配列される固体撮像素子と、
前記信号出力端子群毎に設けられ複数の配線層が積層された積層配線を具備する基板とを備え、
前記積層配線は、
前記画素アレイの列方向に延設されて、前記信号出力端子群の各信号出力端子に対向する位置に各配線層が露出された第１端子部を備え、
前記信号出力端子と前記第１端子部とがバンプを介して接続されることを特徴とする撮像装置。
【請求項２】
前記固体撮像素子から出力される信号を処理する信号処理チップを備え、
該信号処理チップは、前記積層配線を介して前記信号出力端子に接続される接続端子を備え、
前記積層配線は、前記信号処理チップの前記接続端子に対向する位置に各配線層が露出された第２端子部を備え、
前記接続端子と前記第２端子部とが前記バンプを介して接続されることを特徴とすることを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記バンプは、スタッドバンプであることを特徴とする請求項１又は２に記載の撮像装置。
【請求項４】
前記バンプは、メッキバンプであることを特徴とする請求項１乃至３の何れか一項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、被写体像を撮像する撮像装置に関するものである。
【背景技術】
【０００２】
近年、いわゆるデジタル一眼レフカメラに使用される大型のセンサチップにあっては、更なる高速動作が要望されており、同じチップ上に設けられた画素アレイのカラム毎にＡ／Ｄ変換器を設けて並列に信号処理を行うことで、Ａ／Ｄ変換器の処理速度を比較的低く抑えて低消費電力化を図ることが行われている。しかし、高速処理化を図った場合、ローノイズでダイナミックレンジが大きく電源電圧の高いセンサ部と、微細トランジスタを設けて低電源電圧で超高速動作を行うデジタル回路とが１チップで構成されるため、製造プロセスが複雑になり、歩留まりが悪くなってしまう。また、高速動作を行う場合には、チップの発熱、とりわけＡ／Ｄ変換器の発熱が大きくなり、画素アレイに温度上昇による画質低下などの悪影響がでてしまう虞がある。
【０００３】
そのため、上述した画素アレイに対するＡ／Ｄ変換器からの熱伝導を遮断するとともに、歩留まりを向上するべく、Ａ／Ｄ変換器を備えた信号処理部と画素アレイとを、それぞれ個別のチップにより構成して一つのガラスチップ上に実装するいわゆるマルチチップ実装が行われる場合がある。
【０００４】
そして、上述したようなデジタルスチルカメラ等の撮像装置に用いる固体撮像素子にあっては、複数のリードが絶縁層を挟んで積層された積層配線と固体撮像素子とを接続するものが知られている（例えば、特許文献１参照）。この積層配線と固体撮像素子とはワイヤボンディングにより接続される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４３７３６９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上述したデジタルスチルカメラ等の撮像装置では、画素アレイの更なる高画素化が要望されているが、画素アレイから延びる固体撮像素子の信号線がカラムの方向に沿って平行に敷設されるため、固体撮像素子の幅寸法を一定とした場合、高画素化に伴って、信号線よりも幅寸法が大きいパッド部の配置スペースが不足してしまうという課題がある。
【０００７】
また、固体撮像素子と信号処理チップとの間を接続する基板上のプリント配線等にも固体撮像素子や信号処理チップに接続するための電極を形成する必要があるため、プリント配線の高密度化には限界がある。これに対して、例えば積層配線を用いて固体撮像素子と信号処理チップとを接続することで配線の高密度化が可能となるが、固体撮像素子のパッドと積層配線とをワイヤボンディングで接続してしまうと、ワイヤボンディング用に水平方向に離間してパッドと積層配線を配置する必要があると共に積層配線間のスペースがある程度必要となる。
一方、固体撮像素子のパッドと積層配線をスルーホールによるＶＩＡ接続しようとした場合には、ＶＩＡ接続される部分の例えばランド等の幅寸法が大型化してしまう。
そのため、固体撮像素子や基板を大型化することなしに積層配線の本数を増加することが困難になるという課題がある。
【０００８】
この発明は、上記事情に鑑みてなされたものであり、固体撮像素子や基板を大型化することなしに、固体撮像素子のパッド部の配置スペースを確保すると共に積層配線の高密度化を可能とし、画素アレイの高画素化を図ることが可能な撮像装置を提供するものである。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、本発明の撮像装置は、複数の画素が２次元行列状に配置された画素アレイと、前記画素アレイの画素列に対応して設けられ前記画素列内の画素の信号を出力する信号出力端子とを有し、前記画素アレイの列方向に複数の信号出力端子が配列された信号出力端子群が前記画素アレイの行方向に配列される固体撮像素子と、前記信号出力端子群毎に設けられ複数の配線層が積層された積層配線を具備する基板とを備え、前記積層配線は、前記画素アレイの列方向に延設されて、前記信号出力端子群の各信号出力端子に対向する位置に各配線層が露出された第１端子部を備え、前記信号出力端子と前記第１端子部とがバンプを介して接続されることを特徴としている。
【発明の効果】
【００１０】
本発明によれば、複数の信号出力端子を画素アレイの列方向に配列した信号出力端子群が、画素アレイの行方向に配列されることで、画素アレイの画素列の間隔よりも広い間隔で信号出力端子を配置することができるため、従来の撮像装置の固体撮像素子と同じ幅内で、より多くの信号出力端子を配置することができる。
また、固体撮像素子の信号出力端子と積層配線の第１端子部とが対向配置されて、これら信号出力端子と第１端子部とがバンプ接合されることで、ワイヤボンディングやスルーホールによるＶＩＡ接続の場合と比較して接続部分を小型化することができるため、同じ幅内により多くの積層配線を配索させて高密度化を図ることが可能になる。
したがって、固体撮像素子や基板の幅寸法が大型化するのを抑制しつつ、固体撮像素子の信号出力端子の配置スペースを確保すると共に配線の高密度化を可能とし、画素アレイの高画素化を図ることが可能になる効果がある。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態における撮像装置の斜視図である。
【図２】本発明の実施形態における撮像装置の概略構成を示すブロック図である。
【図３】本発明の実施形態におけるマルチチップモジュールの正面図である。
【図４】本発明の実施形態におけるパッドと第１接続部およびパッドと第２接続部との配置および接続関係を示す図である。
【図５】本発明の実施形態におけるセンサチップと上側信号処理チップとの接続状態を示す側面図であり、（ａ）はセンサチップと積層配線との接続部分の拡大図、（ｂ）は配線層の接続状態を示す図である。
【図６】従来の撮像装置における接続端子の間隔を説明する図であって、（ａ）は単列配置、（ｂ）は千鳥配置の場合を示している。
【図７】本願の実施形態における図６に相当する説明図である。
【発明を実施するための形態】
【００１２】
次に、この発明の実施形態の撮像装置について図面を参照しながら説明する。
図１は、この実施形態の撮像装置１を示している。この撮像装置１は、いわゆるデジタル一眼レフカメラであり、この撮像装置１は、カメラボディ２のレンズマウント（不図示）にレンズ鏡筒３が着脱自在に取り付けられ、このレンズ鏡筒３のレンズ４を通した光がカメラボディ２の背面側に配置されたマルチチップモジュール７のセンサチップ（固体撮像素子）５上に結像される。このセンサチップ５は、いわゆるＣＭＯＳイメージセンサ等のベアチップである。
【００１３】
図２に示すように、マルチチップモジュール７は、センサチップ５、上側信号処理チップ５０ａ、および、下側信号処理チップ５０ｂを備えて構成される。
センサチップ５は、入射光に応じた信号（以下、単に画素信号と称す）を出力する複数の画素が２次元的に列方向および行方向に沿って格子状に配列されてなる画素アレイ２０と、この画素アレイ２０を駆動する画素駆動ドライバ２１と、画素アレイ２０の出力を増幅する２つのカラムプリアンプ２２ａ，２２ｂと、外部からの制御信号（Vref-pix）に基づきセンサチップ５の主にカラムプリアンプ２２ａ，２２ｂへバイアス用の基準電圧および電流を供給するセンサ用バイアス回路２３とを備えて構成される。センサチップ５は、さらに画素駆動ドライバ２１用の駆動制御バス２４を備え、この駆動制御バス２４が上側信号処理チップ５０ａおよび下側信号処理チップ５０ｂにも接続される。
【００１４】
上述したカラムプリアンプ２２ａ，２２ｂのうち、一方のカラムプリアンプ２２ａは、画素アレイ２０の奇数列の画素信号を列毎に並列に増幅して、この増幅した画素信号を上側信号処理チップ５０ａに向けて出力し、他方のカラムプリアンプ２２ｂは、画素アレイ２０の偶数列の画素信号を列毎に並列に増幅して、この増幅した画素信号を下側信号処理チップ５０ｂに向けて出力する。
【００１５】
上側信号処理チップ５０ａは、入力された信号を信号処理する信号処理回路として、センサチップ５のカラムプリアンプ２２ａから出力されるカラム毎のアナログ電気信号を並列にデジタル変換する複数のアナログデジタル変換器（以下、単にカラムＡＤＣと称す）２５ａと、カラムＡＤＣ２５ａから出力されるデジタル信号用のデジタル出力バス２６ａと、このデジタル出力バス２６ａの信号を小振幅化してチップ外部に差動伝送（data-out-A）するデジタル小振幅差動出力回路２７ａと、カラムＡＤＣ２５ａのバイアス回路２８ａと、これらカラムＡＤＣ２５ａ、デジタル出力バス２６ａ、デジタル小振幅差動出力回路２７ａおよびバイアス回路２８ａを制御する制御回路（CONT.-N）２９ａを備えて構成される。
【００１６】
同様に下側信号処理チップ５０ｂは、入力された信号を信号処理する信号処理回路として、センサチップ５のカラムプリアンプ２２ｂから出力されるカラム毎のアナログ電気信号を並列にデジタル変換する複数のカラムＡＤＣ２５ｂと、カラムＡＤＣ２５ｂから出力されるデジタル信号用のデジタル出力バス２６ｂと、このデジタル出力バス２６ｂの信号を小振幅化してチップ外部に差動伝送（data-out-B）するデジタル小振幅差動出力回路２７ｂと、カラムＡＤＣ２５ｂのバイアス回路２８ｂと、これらカラムＡＤＣ２５ｂ、デジタル出力バス２６ｂ、デジタル小振幅差動出力回路２７ｂおよびバイアス回路２８ｂを制御する制御回路（CONT.-S）２９ｂを備えて構成される。
【００１７】
なお、上述した制御回路２９ａ，２９ｂ、画素駆動ドライバ２１、カラムプリアンプ２２ａ，２２ｂには、外部からマルチチップモジュール７の動作テスト用の制御信号（Pix-test i/o）が入力可能となっている。
【００１８】
次に、上述したチップ構成を備えるマルチチップモジュール７の動作について説明する。なお、上記動作テストの動作の説明は省略する。
まず、マルチチップモジュール７の外部から２つの制御線（図２中、「cont.-A-i/o」,「cont.-B-i/o」で示す）を介して制御信号が入力されると、上側信号処理チップ５０ａの制御回路２９ａと、下側信号処理チップ５０ｂの制御回路２９ｂとの少なくとも何れか一方により制御信号が駆動制御バス２４を介して画素駆動ドライバ２１に入力される。すると、画素駆動ドライバ２１により画素アレイ２０が駆動されて、１行ずつ選択された画素信号が、カラム毎のカラムプリアンプ２２ａ，２２ｂに並列に入力される。カラムプリアンプ２２ａ，２２ｂに入力された画素信号は、必要なゲインを施された後にセンサチップ５から出力される。このセンサチップ５から出力された画素信号は、列方向に沿って形成された後述する積層配線３２（図２中に１点鎖線で囲む配線）を介して上側信号処理チップ５０ａおよび下側信号処理チップ５０ｂへそれぞれ入力される。なお、上側信号処理チップ５０ａと下側信号処理チップ５０ｂとは入力される画素アレイ２０の出力信号が偶数列か奇数列かの違いだけ同様な構成であり同様な動作を行うため、以下、上側信号処理チップ５０ａについてのみ説明し、下側信号処理チップ５０ｂについての説明を省略する。
【００１９】
上側信号処理チップ５０ａに入力された画素信号は、カラム毎のカラムＡＤＣ２５ａに並列に入力されて、制御回路２９ａの制御信号に基づいて、アナログデジタル変換される。このアナログデジタル変換されたデジタル画素信号は、制御回路２９ａの制御信号に基づき、デジタル出力バス２６ａを通じてデジタル小振幅差動出力回路２７ａへ入力され、小振幅化されて差動出力（図２中、「data-out-A」で示す）される。ここで、上側信号処理チップ５０ａおよび下側信号処理チップ５０ｂからの出力（「data-out-A」および「data-out-B」）は、予め設定された所定の順番で出力され、これら上側信号処理チップ５０ａおよび下側信号処理チップ５０ｂより出力されたデジタル画素信号は、フレキシブルプリント基板Ｆ（図３参照）を介してマルチチップモジュール７の外部へと伝送される。
【００２０】
なお、上述した説明ではデジタル小振幅差動出力回路２７ａ，２７ｂが上側信号処理チップ５０ａと下側信号処理チップ５０ｂとに各々設けられる場合について説明したが、必要な画素出力速度に応じて複数個（複数レーン）のデジタル小振幅差動出力回路２７ａ〜２７ｎを設けて、制御回路２９ａ又は制御回路２９ｂにより出力順を切換えてデジタル画素信号を伝送するようにしてもよい。また、上述したカラムＡＤＣ２５ａ，２５ｂでは、アナログデジタル変換のみを行う場合について説明したが、必要に応じてより高度なデジタル演算を行う信号処理回路を内蔵させて、データのオフセット値の付加、フィキストパターンノイズ（ＦＰＮ）の減算補正、カラムＡＤＣ２５ａ，２５ｂ毎の誤差ばらつきを補正する演算を行わせるようにしてもよい。
【００２１】
上述したマルチチップモジュール７は、センサチップ５、上側信号処理チップ５０ａ、および、下側信号処理チップ５０ｂが、直接的にガラス基板６上にベアチップ実装されたＣＯＧ（Chip On Glass）タイプのモジュールである。センサチップ５は、いわゆる３５ｍｍフルサイズ等の比較的大型なセンサチップであって、その受光面８がガラス基板６側を向いた状態で取り付けられる。
【００２２】
ガラス基板６は、例えば、上述した画素アレイ２０（図２参照）のカラムに沿う方向が長手方向となる略長方形の透明板状に形成され、このガラス基板６の長手方向の略中央にセンサチップ５が実装される。また、上側信号処理チップ５０ａと下側信号処理チップ５０ｂとは、それぞれガラス基板６の幅方向に沿う上面視略長方形に形成され、センサチップ５を中心として、ガラス基板６の長手方向上側に上側信号処理チップ５０ａが実装され、ガラス基板６の長手方向下側に下側信号処理チップ５０ｂが実装される。
【００２３】
図４は、上述したマルチチップモジュール７のセンサチップ５と上側信号処理チップ５０ａとの接続構造を示している。なお、センサチップ５と下側信号処理チップ５０ｂとの接続構造もセンサチップ５と上側信号処理チップ５と同様な接続構造となっているため説明を省略する。
図４に示すように、センサチップ５には、画素アレイ２０の各画素列に接続される複数の信号線５２が略平行に配索され、この信号線５２の端部に、信号出力端子であるパッド５１が形成される。パッド５１は、信号線５２よりも幅広の略矩形に形成され、センサチップ５の下面に露出される。
【００２４】
各パッド５１は、画素アレイ２０の列方向に複数、例えば４個ずつ、間隔ｄを隔てて配列され、これら複数のパッド５１の組により信号出力端子群５１Ｇが構成される。そして、信号出力端子群５１Ｇは、画素アレイ２０の行方向に沿って複数組配列される。なお、信号出力端子群５１Ｇの組数は、信号線５２の数を一つの信号出力端子群５１Ｇ当たりに設けられるパッド５１の数で除算した値となる。すなわち、画素列の画素ピッチを信号出力端子群５１Ｇ当たりのパッド５１の数で乗算した間隔で、信号出力端子群５１Ｇを画素アレイ２０の行方向に配列することができる。
【００２５】
同様に、上側信号処理チップ５０ａには、センサチップ５側の縁部の上述したパッド５１と対称位置に、上側信号処理チップ５０ａの下面に露出するパッド５３が形成される。これらパッド５３は、それぞれ信号線（不図示）を介してカラムＡＤＣ２５ａに接続される。これらパッド５３も、画素アレイ２０の列方向に複数、例えば４個ずつ、間隔ｄを隔てて配列される。そして、これら複数のパッド５３の組により信号入力端子群５３Ｇが構成される。信号入力端子群５３Ｇは、画素アレイ２０の行方向に沿って複数組配列される。
【００２６】
ここで、センサチップ５上の画素の間隔と信号線の間隔について説明する。
図６（ａ）、図６（ｂ）は、従来のセンサチップ上の画素の間隔と信号線５２の間隔とを示したものであり、これら図６（ａ）、図６（ｂ）では、画素アレイ２０に設けられている画素を「○」で示し、画素アレイ２０の行方向の画素ピッチを「ＰＰ」で示している（図７も同様）。各画素は、列方向の信号線５２に信号を出力する。
【００２７】
図６（ａ）は、センサチップ５の接続端子１５１を、信号線５２と同様に行方向に並べて配置するとともに、列方向で同じ位置に配置した「単列配置」型を示している。この「単列配置」型の場合、画素列が奇数列の場合と偶数列の場合とによって信号を出力する向きが互いに正反対になっており、同一方向に出力する信号数が、全ての信号を一方向にのみ出力する場合と比較して半分にされるため、接続端子１５１同士の間隔ＣＰ１を、画素ピッチの２倍（２ＰＰ）とすることができる。なお、符号１３２は、接続端子１５１に接続されるガラス基板６上の配線パターンである。
【００２８】
一方、図６（ｂ）は、図６（ａ）の接続端子１５１を、隔列で列方向に互い違いにずらして配置した「千鳥配置」型を示している。この「千鳥配置」型の場合、行方向で隣り合う接続端子１５１同士の間隔ＣＰ２を、画素ピッチの４倍（４ＰＰ）とすることができ、「単列配置」型の２倍の間隔を確保することが可能となっている。なお、ガラス基板６と、このガラス基板６上に配置されるセンサチップ５を定められた位置に調整して配置する精度の限界に伴い、上述した接続端子１５１の間隔ＣＰ１や間隔ＣＰ２の下限に制限が生じてしまい、さらに、センサチップ５の画素アレイ２０上に配置される画素の画素ピッチは、半導体の製造プロセスの精度限界により下限に制限が生じてしまう。
【００２９】
これに対して、図７に示すように、この実施形態の撮像装置１では、画素アレイ２０の奇数列および偶数列で信号を出力する方向が正反対になるとともに、４つのパッド５１が列方向に間隔ｄで配列されるため、行方向のパッド５１の間隔ＣＰ３を、画素ピッチの２×４＝８倍（８ＰＰ）とすることができる。
【００３０】
図４に示すように、ガラス基板６の上面には、電極である第１端子部６１がセンサチップ５の各パッド５１に対向する位置にそれぞれ露出して形成される。さらに、ガラス基板６の上面には、電極である第２端子部６３が上側信号処理チップ５０ａの各パッド５３に対向する位置にそれぞれ露出して形成される。第１端子部６１と第２端子部６３とは、積層配線３２の一部を構成するものであり、この積層配線３２を介してパッド５１とパッド５３とが電気的に接続される。なお、図４では、図示都合上、パッド５１と第１端子部６１との間およびパッド５３と第２端子部６３との間にそれぞれ介在されるバンプ９を省略している。また、図示都合上、ガラス基板６に対する上側信号処理チップ５０ａとセンサチップ５の間隔を拡大して示している。
【００３１】
次に、センサチップ５と上側信号処理チップ５０ａとの接続形態について図５を参照しながら説明する。なお、センサチップ５と上側信号処理チップ５０ａとの接続形態と、センサチップ５と下側信号処理チップ５０ｂとの接続形態とは同様な接続形態であるため、センサチップ５と上側信号処理チップ５０ａとの接続形態についてのみ説明する。
【００３２】
図５（ａ）は、パッド５１と第１端子部６１との接続部分を示したものであって、積層配線３２は、導体で形成される複数の配線層７１と絶縁体からなる複数の絶縁層７２とを交互に積層して形成される。より具体的には、積層配線３２は、一つの信号入力端子群５３Ｇのパッド５１の数と同数の４つの配線層７１と、これら配線層７１の間に設けられた４つの絶縁層７２とが交互に積層されている。積層配線３２の端部は、各配線層７１と各絶縁層７２との端部上面が交互に露出するように階段状に形成され、配線層７１の端部の露出される部分が、上述した第１端子部６１として積層配線３２の本体部３２ａよりもやや幅広に形成される。
【００３３】
ここで、ＶＩＡ接続する場合の端子部の一辺の寸法が最小で５０μｍ程度であるのに対して、第１端子部６１は、３０μｍ程度に形成することが可能である。これにより、ＶＩＡ接続の場合よりも積層配線３２を狭間隔化したり、配線幅を増大して低抵抗化を図るなど、スペースをより有効に利用することが可能となる。
【００３４】
第１端子部６１と、この第１端子部６１に対向配置されるパッド５１とは、それぞれ高さの異なるバンプ９を介して接続される。バンプ９は、Ａｕなど金属製のいわゆるマイクロバンプであり、フリップチップボンダ（不図示）などによる加熱圧着工程を経ることで、互いに対向するパッド５１と第１端子部６１とを電気的に接続する。なお、バンプ９は、金属製に限られず、樹脂バンプ等を用いても良い。また、バンプ９として、メッキバンプやスタッドバンプなどを用いることができる。
【００３５】
積層配線３２の最下層に設けられた第１端子部６１は、センサチップ５の列方向の最も内側に形成されるパッド５１にバンプ接合される。この最下層に設けられる第１端子部６１とパッド５１との間隙が最も大きくなるため、これらを接続するバンプ９の高さが最も高く形成される。そして、積層配線３２の最下層よりも一つ上層の第１端子部６１は、センサチップ５の列方向の最も内側に形成されるパッド５１よりも一つ外側に配置されるパッド５１とバンプ接合される。同様に、第１端子部６１は、積層配線３２の上層になるにつれて、センサチップ５の列方向外側に配置されるパッド５１とバンプ接合される。この際、第１端子部６１が上層のものになるにつれて、第１端子部６１とパッド５１との間隙が狭くなるため、この層の厚さ分に応じてバンプ９の高さが順次低く形成される。
【００３６】
図５（ｂ）に示すように、最上層の配線層７１は、それぞれセンサチップ５と上側信号処理チップ５０ａとの最も近いパッド５１、パッド６１同士をそれぞれ接続し、上から２番目の配線層７１は、２番目に近いパッド５１、パッド６１同士をそれぞれ接続する。同様に上から３番目の配線層７１および最下層の配線層７１も同様に、順次一つずつ遠いパッド５１、パッド６１同士をそれぞれ接続する。なお、図示都合上、図５（ｂ）では、絶縁層７２を省略している。
【００３７】
したがって、上述した実施形態における撮像装置によれば、センサチップ５において、複数のパッド５１を画素アレイ２０の列方向に配列した信号出力端子群５１Ｇが、画素アレイ２０の行方向に配列されることで、画素アレイ２０の画素列の間隔よりも広い間隔でパッド５１を配置することができるため、従来の撮像装置のセンサチップと同じ幅内で、より多くのパッド５１を配置することができる。
【００３８】
さらに、センサチップ５のパッド５１と積層配線３２の第１端子部６１とが対向配置されて、これらパッド５１と第１端子部６１とがバンプ接合されることで、ワイヤボンディングやスルーホールによるＶＩＡ接続の場合と比較して接続部分を小型化することができるため、従来と同じ幅内により多くの積層配線３２を配索させて高密度化を図ることが可能になる。
【００３９】
そして、センサチップ５やガラス基板６の幅寸法が大型化するのを抑制しつつ、センサチップ５のパッド５１の配置スペースが確保されると共に積層配線３２の高密度化が可能となることで、画素アレイ２０の高画素化を図ることが可能になる。
【００４０】
また、上側信号処理チップ５０ａおよび下側信号処理チップ５０ｂの場合も同様に、複数のパッド５３を列方向に配列した信号入力端子群５３Ｇが、行方向に配列されることで、画素列の間隔よりも広い間隔でパッド５３を配置することができるため、上側信号処理チップ５０ａおよび下側信号処理チップ５０ｂが大型化するのを抑制することができる。
【００４１】
さらに、上側信号処理チップ５０ａおよび下側信号処理チップ５０ｂのパッド５３と積層配線３２の第２端子部６３とが対向配置されて、これらパッド５３と第２端子部６３とがバンプ接合されることで、ワイヤボンディングやスルーホールによるＶＩＡ接続の場合と比較してパッド５１，６１、第１接続部５３、第２接続部６３をそれぞれ小型化することができるため、従来と同じ幅内により多くの積層配線３２を配索させて高密度化を図ることが可能になる。
【００４２】
なお、この発明は上述した実施形態の構成に限られるものではなく、その要旨を逸脱しない範囲で設計変更可能である。
例えば、上述した実施形態では、センサチップ５と上側信号処理チップ５０ａ及び下側信号処理チップ５０ｂとが個別に形成されるマルチチップ実装を一例に説明したが、これらセンサチップ５と上側信号処理チップ５０ａと下側信号処理チップ５０ｂとが一体的に形成されたセンサチップ５をガラス基板６に実装する場合にも本願発明は適用可能である。
【００４３】
さらに、上述した実施形態では、センサチップ５をガラス基板６に実装する場合について説明したが、ガラス基板６に限られず、例えば、シリコン基板やインターポーザであってもよい。
【００４４】
また、上述した実施形態では撮像装置１がデジタル一眼レフカメラの場合について説明したが、撮像装置は、デジタル一眼レフカメラに限られず、例えばビデオカメラやデジタルコンパクトカメラ等の撮像装置にも適用可能である。
そして、ガラス基板４１に限られず、ガラス以外の透明な基板を用いても良い。
【符号の説明】
【００４５】
５  センサチップ（固体撮像素子）
６  ガラス基板（基板）
９  バンプ
２０  画素アレイ
５１  パッド（信号出力端子）
５１Ｇ  信号出力端子群
６１  第１端子部
６３  第２端子部
３２  積層配線
７１  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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