(57)【特許請求の範囲】
【請求項１】
磁気トンネル接合（ＭＴＪ）構造と、
前記ＭＴＪ構造につながれた読み出しパスと、
前記ＭＴＪ構造につながれ、前記読み出しパスから離れている書き込みパスと、
を具備し、
前記ＭＴＪ構造は、
自由層と、
第１の基準層と、
第２の基準層と、
前記自由層と前記第１の基準層との間に設けられた第１のトンネルバリアと、
前記自由層と前記第２の基準層との間に設けられた第２のトンネルバリアと、
を有し、
前記第１のトンネルバリアは、前記第２のトンネルバリアより低い抵抗を有し、
前記読み出しパスは、前記自由層、前記第１および第２の基準層、前記第１および第２のトンネルバリアを含み、
前記書き込みパスは、前記自由層、前記第１の基準層、前記第１のトンネルバリア、前記自由層の側面に接する導電層を含む、装置。
【請求項２】
請求項１の装置であって、前記読み出しパスは、前記書き込みパスより高い抵抗を有する、装置。
【請求項３】
請求項１の装置であって、前記ＭＴＪ構造は、第２のＭＴＪコンポーネントにつながれた第１のＭＴＪコンポーネントを具備し、前記読み出しパスは、前記第１および第２のＭＴＪコンポーネントを具備し、前記書き込みパスは、前記第２のＭＴＪコンポーネントを具備するが、前記第１のＭＴＪコンポーネントを具備しない、装置。
【請求項４】
請求項３の装置であって、前記第２のＭＴＪコンポーネントは、前記第１のＭＴＪコンポーネントにつながれる、装置。
【請求項５】
請求項１の装置であって、前記読み出しパスおよび前記書き込みパスは、中間層と、第１の合成反強磁性（ＳＡＦ）層と、第１の反強磁性（ＡＦＭ）層と、をさらに含む、装置。
【請求項６】
請求項５の装置であって、前記読み出しパスは、第２のＳＡＦ層と、第２のＡＦＭ層と、を含む、装置。
【請求項７】
請求項６の装置であって、前記第１のＳＡＦ層および前記第２のＳＡＦ層は、コバルト鉄ボロン（ＣｏＦｅＢ）層と、ルテニウム（Ｒｕ）層と、コバルト鉄（ＣｏＦｅ）層と、を含む、装置。 
【請求項８】
磁気トンネル接合（ＭＴＪ）装置にデータを書き込む方法であって、前記方法は、
前記ＭＴＪ装置の自由層でデータ値を格納するために、前記ＭＴＪ装置につながれた書き込みパスに電流を流すことを具備し、
前記ＭＴＪ装置は、前記書き込みパスから離れている読み出しパスにさらにつながれ、
前記ＭＴＪ装置は、
前記自由層と、
第１の基準層と、
第２の基準層と、
前記自由層と前記第１の基準層との間に設けられた第１のトンネルバリアと、
前記自由層と前記第２の基準層との間に設けられた第２のトンネルバリアと、
を有し、
前記第１のトンネルバリアは、前記第２のトンネルバリアより低い抵抗を有し、
前記読み出しパスは、前記自由層、前記第１および第２の基準層、前記第１および第２のトンネルバリアを含み、
前記書き込みパスは、前記自由層、前記第１の基準層、前記第１のトンネルバリア、前記自由層の側面に接する導電層を含む、方法。
【請求項９】
請求項８の方法であって、前記書き込みパスは、前記読み出しパスより低い抵抗を有する、方法。
【請求項１０】
磁気トンネル接合（ＭＴＪ）装置からデータを読み出す方法であって、前記方法は、
前記ＭＴＪ装置の自由層からデータ値を読み出すために、前記ＭＴＪ装置につながれた読み出しパスに電流を流すことを具備し、
前記ＭＴＪ装置は、前記読み出しパスから離れている書き込みパスにさらにつながれ、
前記ＭＴＪ装置は、
自由層と、
第１の基準層と、
第２の基準層と、
前記自由層と前記第１の基準層との間に設けられた第１のトンネルバリアと、
前記自由層と前記第２の基準層との間に設けられた第２のトンネルバリアと、
を有し、
前記第１のトンネルバリアは、前記第２のトンネルバリアより低い抵抗を有し、
前記読み出しパスは、前記自由層、前記第１および第２の基準層、前記第１および第２のトンネルバリアを含み、
前記書き込みパスは、前記自由層、前記第１の基準層、前記第１のトンネルバリア、前記自由層の側面に接する導電層を含む、方法。
【請求項１１】
請求項１０の方法であって、前記ＭＴＪ装置は、互いに磁気的につながれる２つのＭＴＪ構造を具備する、方法。 
【請求項１２】
磁気ランダムアクセスメモリ（ＭＲＡＭ）セルのアレイと、
ワード線を活性化し、前記アレイの選択されたセルにアクセスするための読み出しビット線および書き込みビット線のうちの１つを選択的に活性化するのに適したメモリ管理ロジック回路と、
を具備し、
前記ＭＲＡＭセルは、磁気トンネル接合（ＭＴＪ）構造を有し、
前記ＭＴＪ構造は、
自由層と、
第１の基準層と、
第２の基準層と、
前記自由層と前記第１の基準層との間に設けられた第１のトンネルバリアと、
前記自由層と前記第２の基準層との間に設けられた第２のトンネルバリアと、
を有し、
前記第１のトンネルバリアは、前記第２のトンネルバリアより低い抵抗を有し、
前記ＭＴＪ構造につながれた読み出しパスは、前記読み出しビット線、前記自由層、前記第１および第２の基準層、前記第１および第２のトンネルバリアを含み、
前記ＭＴＪ構造につながれた書き込みパスは、前記書き込みビット線、前記自由層、前記第１の基準層、前記第１のトンネルバリア、前記自由層の側面に接する導電層を含み、
前記書き込みパスは、前記読み出しパスから離れている、メモリ装置。
【請求項１３】
請求項１２のメモリ装置であって、前記ＭＲＡＭセルのアレイにつながれた第１のデータ読み出しポートと、前記ＭＲＡＭセルのアレイにつながれた第２のデータ読み出しポートと、をさらに具備する、メモリ装置。
【請求項１４】
請求項１３のメモリ装置であって、前記第１のデータ読み出しポートおよび前記第２のデータ読み出しポートの少なくとも１つは、前記メモリ管理ロジック回路につながれる、メモリ装置。
【請求項１５】
磁気トンネル接合（ＭＴＪ）装置の製造方法であって、前記方法は、
第１の基準層と第１のトンネルバリアと自由層とを含む第１のＭＴＪ構造を形成するために、基板上に第１の複数のフィルム層を堆積することと、
前記第１のＭＴＪ構造の前記自由層の側面につながれた導電層を堆積することと、
前記自由層と前記第２のトンネルバリアと前記第２の基準層とを含む第２のＭＴＪ構造を形成するために、前記第１のＭＴＪ構造上に第２の複数のフィルム層を堆積することと、
を具備し、
前記第１のトンネルバリアは、前記第２のトンネルバリアより低い抵抗を有し、
前記ＭＴＪ装置につながれた読み出しパスは、前記自由層、前記第１および第２の基準層、前記第１および第２のトンネルバリアを含み、
前記ＭＴＪ装置につながれた書き込みパスは、前記自由層、前記第１の基準層、前記第１のトンネルバリア、前記導電層を含み、
前記書き込みパスは、前記読み出しパスから離れている、方法。
【請求項１６】
請求項１５の方法であって、
前記第２のＭＴＪ構造に読み出し線をつなぐことと、
前記導電層に書き込み線をつなぐことと、
をさらに具備する、方法。
【請求項１７】
請求項１の装置であって、前記自由層の少なくとも一部の幅は、前記第１のトンネルバリアの幅より小さく、
前記導電層は、前記第１のトンネルバリアの上面と接する、装置。
【請求項１８】
請求項８の方法であって、前記自由層の少なくとも一部の幅は、前記第１のトンネルバリアの幅より小さく、
前記導電層は、前記第１のトンネルバリアの上面と接する、方法。
【請求項１９】
請求項１０の方法であって、前記自由層の少なくとも一部の幅は、前記第１のトンネルバリアの幅より小さく、
前記導電層は、前記第１のトンネルバリアの上面と接する、方法。
【請求項２０】
請求項１２のメモリ装置であって、前記自由層の少なくとも一部の幅は、前記第１のトンネルバリアの幅より小さく、
前記導電層は、前記第１のトンネルバリアの上面と接する、メモリ装置。
【請求項２１】
請求項１５の方法であって、前記自由層の少なくとも一部の幅は、前記第１のトンネルバリアの幅より小さく、
前記導電層は、前記第１のトンネルバリアの上面と接する、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、個別の読み出しおよび書き込みデータパスを有する磁気トンネル接合（ＭＴＪ）構造を含む装置を対象とする。
【背景技術】
【０００２】
従来のスピントランスファトルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルは、トランジスタと磁気トンネル接合（ＭＴＪ）構造とを含んでいる。基本的なＭＴＪ構造は、酸化トンネルバリア層を間に挟む２つの磁気電極からなる。個々の磁気電極の磁気モーメントは、横方向に長い素子の長軸に沿って適応させられる。トンネルバリアの一方側の２つの磁性層間の平行および反平行磁気モーメント配向性は、２つのメモリ状態に起因して、バリアを越えて２つの異なる抵抗を生じさせる。自由層と呼ばれた磁気電極の１つは、切り替えることができる磁気モーメント方向がある。基準層と呼ばれた別の磁気電極は、特定方向に固定された磁化がある。
【０００３】
従来のＳＴＴ−ＭＲＡＭ構造では、注入された電流は、自由層の磁化でスピントランスファトルク（ＳＴＴ）の結果、基準層の固定磁化に起因して偏極されたスピンになる。注入された電流の電流密度がしきい値を越える場合、自由層の磁化配向性はスピントランスファトルクによって切り替えることができる。その結果のメモリ状態（つまり、０または１）は、電流の方向によって決定される。
【０００４】
慣例通りに、読み出しプロセスおよび書き込みプロセスの両方は、電流注入の使用によって動作される。書き込みプロセスについては、ＳＴＴ−ＭＲＡＭビットセル中のＭＴＪ装置を通って流れることが可能な電流密度は、ＭＴＪ抵抗の上に強く依存している。ＭＴＪ抵抗が低い場合、さらに電流がＭＴＪ装置を通り抜けることを許可される。したがって、小さなＭＴＪ抵抗は、ＭＲＡＭ設計者により大きなデータ書き込み動作マージンを備える。しかしながら、小さなＭＴＪ抵抗は、小さなデータ読み出しセンスマージンに帰着する。同様に、データ読み出しセンスマージンを改善する大きなＭＴＪ抵抗は、データ書き込み動作マージンを害する。その結果、従来のＭＴＪ設計のＭＴＪ抵抗は、データ読み出しセンスマージンの改善とデータ書き込み動作マージンの改善との間の設計妥協を示す。
【０００５】
さらに、２重ＭＴＪ  ＳＴＴ−ＭＲＡＭセル設計は、ＭＴＪセルの書き込み能力を増加させるために提案された。しかしながら、２重ＭＴＪ設計は、データ読み出しセンスマージンのために、ＭＴＪ抵抗および大きな感度でさらに制限が出される。
【概要】
【０００６】
特定の実施形態では、磁気トンネル接合（ＭＴＪ）構造を含んでいる装置が示される。装置は、ＭＴＪ構造につながれた読み出しパスと、ＭＴＪ構造につながれた書き込みパスと、を含んでいる。書き込みパスは、読み出しパスと離れている。
【０００７】
別の実施形態では、磁気トンネル接合装置の書き込み方法が示される。方法は、磁気トンネル接合（ＭＴＪ）装置の自由層でデータ値を格納するために、ＭＴＪ装置につながれた書き込みパスに電流を流すことを具備する。ＭＴＪ装置は、個別の読み出しパスにつながれる。
【０００８】
別の実施形態では、ＭＴＪ装置からデータを読み出す方法が示される。方法は、データ値を読み出すために、ＭＴＪ装置につながれた読み出しパスに電流を流すことを具備する。ＭＴＪ装置は、個別の書き込みパスにつながれる。
【０００９】
別の実施形態では、メモリ装置が示される。メモリ装置は、磁気ランダムアクセスメモリ（ＭＲＡＭ）セルのアレイを含んでいる。メモリ装置は、ワード線を活性化し、メモリアレイの選択されたセルにアクセスするための読み出しビット線または書き込みビット線のいずれかを選択的に活性化するのに適したメモリ管理ロジック回路を含んでいる。
【００１０】
別の実施形態では、磁気トンネル接合（ＭＴＪ）装置の製造方法が示される。方法は、第１のＭＴＪ構造を形成するために、基板上に複数のフィルム層を堆積することを含んでいる。第１のＭＴＪ構造は、自由層を含んでいる。方法は、第１のＭＴＪ構造の自由層につながれた導電層を堆積することを含んでいる。方法は、第２のＭＴＪ構造を形成するために、第１のＭＴＪ構造上に第２の複数のフィルム層を堆積することをさらに含んでいる。
【００１１】
開示された実施形態によって提供されるある特定の利点は、読み出しおよび書き込みマージンの両方がＳＴＴ−ＭＲＡＭ装置で改善することができるということである。
【００１２】
開示された実施形態によって提供される別の利点は、ＳＴＴ−ＭＲＡＭ装置でデータ値を格納するために要求された書き込み電流が減少することである。
【００１３】
現在の開示の他の態様、利点および特徴は、次のセクション（図面の説明、詳細な説明および請求項）を含む全出願のレビューの後に明白になるだろう。
【図面の簡単な説明】
【００１４】
【図１】図１は、個別のデータ読み出しおよび書き込みパスを備えた磁気トンネル接合（ＭＴＪ）装置の特定の実例となる実施形態のブロック図である。
【図２】図２は、個別のデータ読み出しおよび書き込みパスを備えた磁気トンネル接合（ＭＴＪ）装置の第２の実例となる実施形態のブロック図である。
【図３】図３は、個別のデータ読み出しおよび書き込みパスを備えた磁気トンネル接合（ＭＴＪ）装置の第３の実例となる実施形態のブロック図である。
【図４】図４は、個別のデータ読み出しおよび書き込みパスを備えた磁気トンネル接合（ＭＴＪ）装置の第４の実例となる実施形態のブロック図である。
【図５】図５は、共通ビット線を共有する個別のデータ読み出しおよび書き込みパスを備えた２つの磁気トンネル接合（ＭＴＪ）装置を含むシステムの特定の実例となる実施形態のブロック図である。
【図６】図６は、個別のデータ読み出しおよび書き込みパスを備えた磁気トンネル接合（ＭＴＪ）装置のアレイを含むシステムの第１の実例となる実施形態のブロック図である。
【図７】図７は、個別のデータ読み出しおよび書き込みパスを備えた磁気トンネル接合（ＭＴＪ）装置のアレイを含むシステムの第２の実例となる実施形態のブロック図である。
【図８】図８は、共通ビット線を共有する個別のデータ読み出しおよび書き込みパスを備えた磁気トンネル接合（ＭＴＪ）装置のアレイを含むシステムの第１の実例となる実施形態のブロック図である。
【図９】図９は、共通ビット線を共有する個別のデータ読み出しおよび書き込みパスを備えた磁気トンネル接合（ＭＴＪ）装置のアレイを含むシステムの第２の実例となる実施形態のブロック図である。
【図１０】図１０は、共通ビット線を共有する個別のデータ読み出しおよび書き込みパスを備えた磁気トンネル接合（ＭＴＪ）装置のアレイを含むシステムの第３の実例となる実施形態のブロック図である。
【図１１】図１１は、磁気トンネル接合（ＭＴＪ）装置の動作方法の特定の実例となる実施形態の流れ図である。
【図１２】図１２は、磁気トンネル接合（ＭＴＪ）装置の製造方法の特定の実例となる実施形態の流れ図である。
【図１３】図１３は、図１２の方法の製造段階の特定の実例となる実施形態を例証する。
【図１４】図１４は、図１２の方法の製造段階の特定の実例となる実施形態を例証する。
【図１５】図１５は、図１２の方法の製造段階の特定の実例となる実施形態を例証する。
【図１６】図１６は、図１２の方法の製造段階の特定の実例となる実施形態を例証する。
【図１７】図１７は、図１２の方法の製造段階の特定の実例となる実施形態を例証する。
【図１８】図１８は、図１２の方法の製造段階の特定の実例となる実施形態を例証する。
【図１９】図１９は、図１２の方法の製造段階の特定の実例となる実施形態を例証する。
【図２０】図２０は、複数の磁気トンネル接合（ＭＴＪ）セルを含んでいるメモリ装置を含む通信装置のブロック図である。
【詳細な説明】
【００１５】
図１を参照して、個別のデータ読み出しおよび書き込みパスを備えた磁気トンネル接合（ＭＴＪ）装置の特定の実例となる実施形態のブロック図は、表され、一般に１００で示される。特定の実施形態では、装置１００は、ＳＴＴ−ＭＲＡＭビットセルに含まれていてもよい。データ読み出しパス１０２およびデータ書き込みパス１０４は、装置１００のＭＴＪ構造につながれた個別の電流パスを提供する。第１の基準層１１０、トンネルバリア層１１２および自由層１１４は、第１のＭＴＪコンポーネント１０８を形成する。自由層１１４、第２のトンネルバリア層１１６および第２の基準層１１８は、第２のＭＴＪコンポーネント１０６を形成する。書き込み端子１３０は、自由層１１４につながれる。読み出し端子１５０は、第２の基準層１１８につながれる。トランジスタのようなスイッチ１４２は、第１の基準層１１０とソース端子１４０との間で連結される。スイッチ１４２は、制御信号１４４を受け取るために連結される。特定の実施形態では、装置１００は、磁気ランダムアクセスメモリ（ＭＲＡＭ）装置のアレイの一部でもよい。
【００１６】
特定の実施形態では、データ読み出しパス１０２は、読み出し端子１５０、第２のＭＴＪコンポーネント１０６、第１のＭＴＪコンポーネント１０８、スイッチ１４２およびソース端子１４０を含んでいる。第１の基準層１１０および第２の基準層１１８の磁気モーメントは、同じ方向で固定される。また、自由層１１４の磁気モーメントは、基準層１１０および１１８に対して平行方向または反平行方向でセットされてもよい。
【００１７】
データ読み出しパス１０２に沿った電流に対する抵抗は、第２の基準層１１８と自由層１１４との間の第２のトンネルバリア１１６を横断した抵抗に起因して、自由層１１４と第１の基準層１１０との間の第１のトンネルバリア１１２を横断した抵抗に起因して、発生する。装置１００の抵抗は、装置１００で格納されたデータ値に相当するので、格納されたデータ値は、読み出し信号を提供することと出力を参照信号と比較することとにより決定されてもよい。例えば、読み出し信号は、読み出し端子１５０とソース端子１４０との間で供給された電圧でもよい。また、データ読み出しパス１０２に沿った合成電流は、参照電流と比較されてもよい。別の例として、読み出し信号は、データ読み出しパス１０２に沿って提供される電流でもよい。また、読み出し端子１５０とソース端子１４０との間の合成電圧は、基準電圧と比較されてもよい。
【００１８】
データ書き込みパス１０４に沿った電流は、第２のトンネルバリア１１６を横断するのではなく第１のトンネルバリア１１２を横断して抵抗に遭遇する。したがって、データ書き込みパス１０４は、データ読み出しパス１０２より低い抵抗を有している。特定の実施形態では、第２の基準層１１８および第２のトンネルバリア１１６も、データ書き込みパス１０４と比較してデータ読み出しパス１０２に沿った抵抗の差を増加させるために、第１の基準層１１０および第１のトンネルバリア１１２より高い抵抗を持つように構成されてもよい。
【００１９】
したがって、データ読み出しパス１０２に沿った読み出し電流は、高いトンネル磁気抵抗および改善された読み出しマージンに遭遇する。また、データ書き込みパス１０４に沿った書き込み電流は、低いトンネル磁気抵抗および改善された書き込みマージンに遭遇し、データの読み書きのために単一のパスを使用して達成可能だろう。さらに、データ書き込みパス１０４中の減少した抵抗は、書き込みバイアス電圧の減少、装置外観の小型化、高密度および低電力消費を可能にする。
【００２０】
図２を参照して、個別のデータ読み出しを備えた磁気トンネル接合（ＭＴＪ）装置の第２の実例となる実施形態のブロック図は、表され、一般に２００で示される。特定の実施形態では、装置２００は、ＳＴＴ−ＭＲＡＭビットセルに含まれていてもよい。特定の実施形態では、装置２００は、図１の中で例証された装置１００と本質的に同様に動作する。自由層２０２は、第１の基準層２０４および第２の基準層２０６との間に挟まれ、磁気的に結合される。書き込みビット線端子２０８は、自由層２０２に接する導電層２１０につながれる。ボトムコンダクタ２１２は、第１の基準層２０４につながれ、スイッチ２１４につながれる。スイッチ２１４は、ワード線制御信号２１６およびソース線制御信号２１８のような、１つ以上の制御信号を受け取るために連結される。データ書き込みパスは、書き込みビット線端子２０８、導電層２１０、自由層２０２、第１の基準層２０４、ボトムコンダクタ２１２およびスイッチ２１４を含んでいる。データ読み出しパスは、ビット線読み出しコンダクタ２４０、第２の基準層２０６、自由層２０２、第１の基準層２０４、ボトムコンダクタ２１２およびスイッチ２１４を含んでいる。
【００２１】
自由層２０２は、データ書き込みパスおよびデータ読み出しパスの両方中の少なくとも２つの自由層部分２２０および２２２を含んでいる。自由層２０２は、さらにデータ読み出しパスに自由層部分２５２を含んでいる。自由層部分２２０、２２２および２５２中の材料は、隣接層の材料に依存してもよい。例えば、下から上へ、自由層部分２２０、２２２および２５２は、ＣｏＦｅＢ／ＮｉＦｅ／ＣｏＦｅＢ、ＣｏＦｅＢ、ＣｏＦｅ／ＣｏＦｅＢ、ＮｉＦｅ／ＣｏＦｅＢ、または、ＣｏＦｅ／ＮｉＦｅ／ＣｏＦｅＢを含んでいてもよい。特定の実施形態では、自由層２０２に接する導電層２１０および書き込みビット線端子２０８は、Ｔａ、Ｒｕ、Ｃｕ、Ｍｇ、Ａｌ、Ｔｉ、Ａｕ、またはそれらの任意のコンビネーションのような、導体材料を含んでいる。特定の実施形態では、自由層部分２２０、２２２および２５２の形状、サイズおよび材料組成は、互いとは異なることができる。別の実施形態では、自由層２０２は、自由層部分２２０、２２２および２５２のうちの１つまたは２つのみを含んでもよい。
【００２２】
第１の中間層２２４は、自由層２０２と第１の基準層２０４との間に位置する。特定の実施形態では、書き込み電流を増加させるために、第１の基準層２０４と結合する自由層２０２は、非常に薄いＭｇＯバリアを備えた、膜面に垂直に電流を流す（ＣＰＰ）巨大磁気抵抗効果（ＧＭＲ）またはトンネル磁気抵抗効果（ＴＭＲ）構造のいずれかになりえる。特定の実施形態では、第１の中間層２２４は、ＭｇＯまたはＡｌＯｘのような、酸化トンネルバリアを含んでいる。別の実施形態では、第１の中間層２２４は、Ｒｕ、Ｃｕ、またはＣｒのような、導電層を含んでいる。
【００２３】
特定の実施形態では、第１の基準層２０４は、ＣｏＦｅＢ層２２６、Ｒｕ層２２８およびＣｏＦｅ層２３０で形成されたシンセティック反強磁性（ＳＡＦ）構造を含んでいる。ＳＡＦ構造の磁場の方向は、反強磁性（ＡＦＭ）層２３２によって固定される。ＡＦＭ層２３２は、ボトムコンダクタ２１２につながれる。他の実施形態では、ＡＦＭ層２３２は、シード層または基板層につながれてもよい。
【００２４】
特定の実施形態では、ビット線読み出しコンダクタ２４０は、装置２００のキャッピング層としてさらに機能するトップコンダクタである。特定の実施形態では、ビット線読み出しコンダクタ２４０は、主として、Ｒｕ、Ｔａ、Ｃｕ、Ａｕまたはそれらの任意のコンビネーションのような導体材料を含める。第２の基準層２０６は、ビット線読み出しコンダクタ２４０につながれたＡＦＭ層２４２を含んでいる。ＡＦＭ層２４２は、特定の実施形態中で、ＣｏＦｅ層２４４、Ｒｕ層２４６およびＣｏＦｅＢ層２４８を含んでいる第２のＳＡＦ構造の磁場方向を固定する。第１の基準層２０４の固定された磁場は、第２の基準層２０６の固定された磁場と平行である。
【００２５】
第２の中間層２５０は、第２の基準層２０６と自由層２０２との間に位置する。特定の実施形態では、第２の中間層２５０は、データ読み出しパスに沿ったＴＭＲを提供するＭｇＯまたはＡｌＯｘの層である。第２の中間層２５０を横断する抵抗は、第２の中間層２５０の膜厚の増加につれて増加してもよい。特定の実施形態では、第２の中間層２５０は、第１の中間層２２４より非常に厚くてもよい。
【００２６】
図３を参照して、個別のデータ読み出しおよび書き込みパスを備えた磁気トンネル接合（ＭＴＪ）装置の第３の実例となる実施形態のブロック図は、表され、一般に３００と示される。特定の実施形態では、装置３００は、ＳＴＴ−ＭＲＡＭビットセルに含まれていてもよい。特定の実施形態では、装置３００は、図１の中で例証された装置１００と同様に本質的に動作する。自由層３０２は、第１の基準層３０４および第２の基準層３０６とのに間に挟まれ、磁気的に結合される。電流パスと抵抗のような装置３００のプロパティは、第１の基準層３０４および第２の基準層３０６ではなく、自由層３０２のエリアによって主として決定される。したがって、第１の基準層３０４、第２の基準層３０６および自由層３０２の形状およびサイズは、設計と製造の必要条件によって調節されてもよい。図３の中で例証されるように、第１の基準層３０４は、装置３００の幅以上、実質的に伸びてもよい。
【００２７】
書き込みビット線端子３０８は、自由層３０２に接する導電層３１０につながれる。ボトムコンダクタ３１２は、第１の基準層３０４につながれ、スイッチ３１４につながれる。スイッチ３１４は、ワード線制御信号３１６およびソース線制御信号３１８のような、１つ以上の制御信号を受け取るために連結される。データ書き込みパスは、書き込みビット線端子３０８、導電層３１０、自由層３０２、第１の基準層３０４、ボトムコンダクタ３１２、およびスイッチ３１４を含んでいる。データ読み出しパスは、ビット線読み出しコンダクタ３４０、第２の基準層３０６、自由層３０２、第１の基準層３０４、ボトムコンダクタ３１２およびスイッチ３１４を含んでいる。
【００２８】
自由層３０２は、データ書き込みパスおよびデータ読み出しパスの両方中の少なくとも２つの自由層部分３２０および３２２を含んでいる。自由層３０２は、さらにデータ読み出しパスに自由層部分３５２を含んでいる。自由層部分３２０、３２２および３５２中の材料は、隣接層の材料に依存してもよい。例えば、下から上へ、自由層部分３２０、３２２および３５２は、ＣｏＦｅＢ／ＮｉＦｅ／ＣｏＦｅＢ、ＣｏＦｅＢ、ＣｏＦｅ／ＣｏＦｅＢ、ＮｉＦｅ／ＣｏＦｅＢ、またはＣｏＦｅ／ＮｉＦｅ／ＣｏＦｅＢを含んでいてもよい。特定の実施形態では、自由層３０２および書き込みビット線端子３０８に接する導電層３１０は、Ｔａ、Ｒｕ、Ｃｕ、Ｍｇ、Ａｌ、Ｔｉ、Ａｕまたはそれらの任意のコンビネーションのような導体材料を使用して形成される。
【００２９】
第１の中間層３２４は、自由層３０２と第１の基準層３０４との間に位置する。特定の実施形態では、書き込み電流を増加させるために、第１の基準層３０４と接続する自由層３０２は、非常に薄いＭｇＯ障壁を備えた、膜面に垂直に電流を流す（ＣＰＰ）巨大磁気抵抗効果（ＧＭＲ）またはトンネル磁気抵抗効果（ＴＭＲ）構造のいずれかになりえる。特定の実施形態では、第１の中間層３２４は、ＭｇＯまたはＡｌＯｘのような、酸化トンネルバリアを含んでいる。別の実施形態では、第１の中間層３２４は、Ｒｕ、ＣｕまたはＣｒのような、導電層を含んでいる。
【００３０】
特定の実施形態では、第１の基準層３０４は、ＣｏＦｅＢ層３２６、Ｒｕ層３２８およびＣｏＦｅ層３３０で形成されたシンセティック反強磁性（ＳＡＦ）構造を含んでいる。ＳＡＦの磁場の方向は反強磁性（ＡＦＭ）層３３２によって固定される。ＡＦＭ層３３２は、ボトムコンダクタ３１２につながれる。他の実施形態では、ＡＦＭ層３３２は、シード層または基板層につながれてもよい。
【００３１】
特定の実施形態では、ビット線読み出しコンダクタ３４０は、装置３００のキャッピング層として機能するトップコンダクタである。特定の実施形態では、ビット線読み出しコンダクタ３４０は、主としてＲｕ、Ｔａ、Ｃｕ、Ａｕ、Ｔｉまたはそれらの任意のコンビネーションのような、導体材料を含める。第２の基準層３０６は、ビット線読み出しコンダクタ３４０につながれたＡＦＭ層３４２を含んでいる。特定の実施形態では、ＡＦＭ層３４２は、ＣｏＦｅ層３４４、Ｒｕ層３４６およびＣｏＦｅＢ層３４８が形成された第２のＳＡＦ構造の磁気モーメント方向を固定する。第１の基準層３０４の固定された磁気モーメントは、第２の基準層３０６の固定された磁気モーメントと平行である。
【００３２】
第２の中間層３５０は、第２の基準層３０６と自由層３０２との間に位置する。特定の実施形態では、第２の中間層３５０は、データ読み出しパスに沿ったＴＭＲを提供するＭｇＯまたはＡｌＯｘの層である。第２の中間層３５０を横断する抵抗は、第２の中間層３５０の膜厚の増加につれて増加してもよい。特定の実施形態では、第２の中間層３５０は、第１の中間層３２４より非常に厚くてもよい。
【００３３】
図４を参照して、個別のデータ読み出しおよび書き込みパスを備えた磁気トンネル接合（ＭＴＪ）装置の第４の実例となる実施形態のブロック図は、表され、一般に４００で示される。特定の実施形態では、装置４００は、ＳＴＴ−ＭＲＡＭビットセルに含まれていてもよい。特定の実施形態では、装置４００は、図１の中で例証された装置１００、図２の中で例証された装置２００または図３の中で例証された装置３００と本質的に同様に動作する。自由層４０２は、第１の基準層４０４および第２の基準層４０６の間に挟まれ、磁気的に結合される。
【００３４】
書き込みビット線端子４０８は、自由層４０２に接する導電層４１０につながれる。ボトムコンダクタ４１２は、第１の基準層４０４につながれ、スイッチ４１４につながれる。スイッチ４１４は、ワード線制御信号４１６およびソース線制御信号４１８のような、１つ以上の制御信号を受け取るために連結される。データ書き込みパスは、書き込みビット線端子４０８、導電層４１０、自由層４０２、第１の基準層４０４、ボトムコンダクタ４１２およびスイッチ４１４を含んでいる。データ読み出しパスは、ビット線読み出しコンダクタ４４０、第２の基準層４０６、自由層４０２、第１の基準層４０４、ボトムコンダクタ４１２およびスイッチ４１４を含んでいる。
【００３５】
第１の中間層４２４は、自由層４０２と第１の基準層４０４との間に位置する。第１の基準層４０４は、合成反強磁性（ＳＡＦ）構造４２５および反強磁性（ＡＦＭ）層４３２を含んでいる。ＡＦＭ層４３２は、ＳＡＦ構造４２５中の磁気モーメントの方向を固定する。ＡＦＭ層４３２は、ボトムコンダクタ４１２につながれる。
【００３６】
特定の実施形態では、ビット線読み出しコンダクタ４４０は、装置４００のキャッピング層として機能するトップコンダクタである。データ読み出しパスは、第２の基準層４０６につながれた、ビット線読み出しコンダクタ４４０を含んでいる。第２の基準層４０６は、ＳＡＦ層４４３の磁気モーメント方向を固定する第２のＡＦＭ構造４４２を含んでいる。第１の基準層４０４の固定された磁気モーメントは、第２の基準層４０６の固定された磁気モーメントと平行である。第２の中間層４５０は、第２の基準層４０６につながれる。
【００３７】
特定の実施形態では、薄層４６０は、第２の中間層４５０と自由層４０２との間に挟まれる。特定の実施形態では、薄層４６０は、書き込み電流パス内にではなく、読み出し電流パス内にある。特定の実施形態では、薄層４６０は、Ｍｇから主としてできている薄層である。他の実施形態では、装置４００は、薄層４６０を含んでいなくてもよい。
【００３８】
図５を参照して、共通ビット線を共有する個別のデータ読み出しおよび書き込みパスを備えた２つの磁気トンネル接合（ＭＴＪ）装置を含むシステムの特定の実例となる実施形態のブロック図を、表し、一般に５００で示される。システム５００は、第１のＭＴＪ装置５０２および第２のＭＴＪ装置５０４を含んでいる。第１のＭＴＪ装置５０２は、データ書き込みパス５０８から離れているデータ読み出しパス５０６を含んでいる。第２のＭＴＪ装置５０４は、データ書き込みパス５１２から離れているデータ読み出しパス５１０を含んでいる。
【００３９】
第１のＭＴＪ装置５０２は、第１の基準層５１６、第１の中間層５１８、第１の自由層５２０、第２の中間層５２２および第２の基準層５２４を含んでいる。スイッチ５２６は、ソース端子５３０に第２の基準層５２４を選択的につなぐために、制御信号５２８に反応する。データ読み出しパス５０６は、第１の基準層５１６、第１の中間層５１８、自由層５２０、第２の中間層５２２、第２の基準層５２４、スイッチ５２６およびソース端子５３０につながれたビット線５１４を含んでいる。データ書き込みパス５０８は、自由層５２０、第２の中間層５２２、第２の基準層５２４、スイッチ５２６およびソース端子５３０につながれた共通ビット線５３２を含んでいる。
【００４０】
特定の実施形態では、基準層５１６および５２４は、固定された平行磁気モーメントをそれぞれ含んでいる。中間層５１８および５２２は、トンネルバリア層を含んでいてもよい。自由層５２０は、基準層５１６および５２４の磁気モーメントと平行または反平行になるようにプログラムされてもよい磁気モーメントを含んでいる。自由層５２０の磁気モーメントの方向は、第１のＭＴＪ装置５０２の抵抗を決定し、第１のＭＴＪ装置５０２で格納されたデータ値を示す。
【００４１】
第２のＭＴＪ装置５０４は、第１の基準層５３６、第１の中間層５３８、第１の自由層５４０、第２の中間層５４２および第２の基準層５４４を含んでいる。スイッチ５４６は、ソース端子５５０に第２の基準層５４４を選択的につなぐ制御信号５４８に反応する。データ読み出しパス５１０は、第１の基準層５３６、第１の中間層５３８、自由層５４０、第２の中間層５４２、第２の基準層５４４、スイッチ５４６およびソース端子５５０につながれた共通ビット線５３２を含んでいる。データ書き込みパス５１２は、自由層５４０、第２の中間層５４２、第２の基準層５４４、スイッチ５４６およびソース端子５５０につながれたビット線５５２を含んでいる。
【００４２】
特定の実施形態では、基準層５３６および５４４は、固定された平行磁気モーメントをそれぞれ含んでいる。中間層５３８および５４２は、トンネルバリア層を含んでいてもよい。自由層５４０は、基準層５３６および５４４の磁気モーメントと平行または反平行になるようにプログラムされてもよい磁気モーメントを含んでいる。自由層５４０の磁気モーメントの方向は、第２のＭＴＪ装置５０４の抵抗を決定し、第２のＭＴＪ装置５０４で格納されたデータ値を示す。
【００４３】
動作中に、共通ビット線５３２は、第２のＭＴＪ装置５０４のデータ読み出し動作、第１のＭＴＪ装置５０２のデータ書き込み動作または両方に使用されてもよい。信号が共通ビット線５３２上で提供される場合、制御信号５２８および５４８は、第１のＭＴＪ装置５０２用のデータ書き込みパス５０８がイネーブルになるか、第２のＭＴＪ装置５０４用のデータ読み出しパス５１０がイネーブルになるか、または両方について判断する。したがって、第１のＭＴＪ装置５０２および第２のＭＴＪ装置５０４がＭＴＪ装置のアレイの一部である場合、ビット線の数は減少されてもよい。
【００４４】
図６を参照して、個別のデータ読み出しおよび書き込みパスを備えた磁気トンネル接合（ＭＴＪ）装置のアレイを含むシステムの第１の実例となる実施形態のブロック図を、表し、一般に６００で示される。システム６００は、磁気ランダムアクセスメモリ（ＭＲＡＭ）メモリセルのアレイ６０４につながれたメモリ管理ロジック回路６０２を含んでいる。代表的なセル６０８のようなＭＲＡＭメモリセルのアレイ６０４のそれぞれは、個別のデータ読み出しおよび書き込みパスを使用して動作するように構成される。
【００４５】
メモリ管理ロジック回路６０２は、１組のワード線６０６によってアレイ６０４の特定のロウを選択するために連結される。メモリ管理ロジック回路６０２は、読み出しビット線６１０、６２０、６３０を経由して読み出すためにおよび書き込みビット線６１２、６２２、６３２を経由して書き込むために、アレイ６０４の特定のカラムを選択するために連結される。ソース線６１４、６２４、６３４は、アレイ６０４の選択されたセルからメモリ管理ロジック回路６０２にリターン電流パスを供給する。１つ以上のデータ読み出しポートは、第１のデータ読み出しポート６５０および第２のデータ読み出しポート６５２（それらはメモリ管理ロジック回路６０２によってアレイ６０４につながれる）のようなアレイ６０４につながれてもよい。
【００４６】
特定の実施形態では、ＭＲＡＭメモリセルのアレイ６０４は、図１〜４の中で例証されたような磁気トンネル接合（ＭＴＪ）装置を含んでいてもよい。ＭＴＪ装置は、読み出しビット線につながれた第１の基準層と、書き込みビット線につながれた自由層とを、それぞれ含んでいてもよい。例えば、代表的なセル６０８は、読み出しビット線６１０につながれた第１の基準層と書き込みビット線６１２につながれた自由層とを有するＭＴＪ構造を含んでいてもよい。第２の基準層は、ワード線６０６のそれぞれの１つに反応するゲート端子を有する、トランジスタのようなスイッチにつながれてもよい。
【００４７】
代表的なセル６０８のデータ読み出しパスは、読み出しビット線６１０、第１の基準層、第１の基準層と自由層との間の第１のトンネルバリア、自由層、自由層と第２の基準層との間の第２のトンネルバリア、第２の基準層、スイッチおよびソース線６１４を含んでいてもよい。これに対して、代表的なセル６０８のデータ書き込みパスは、書き込みビット線６１２、自由層、第２のトンネルバリア、第２の基準層、スイッチおよびソース線６１４を含んでいてもよい。データ読み出しパスの抵抗は、データ読み出しパス中の追加の基準層およびトンネル層のうち少なくとも一部分が原因で、データ書き込みパスの抵抗より高くてもよい。
【００４８】
動作中に、メモリ管理ロジック回路６０２は、アレイ６０４の選択されたセルにアクセスするために、ワード線６０６を活性化し、かつ読み出しビット線６１０、６２０、６３０または書き込みビット線６１２、６２２、６３２を選択的に活性化するように構成されてもよい。信号は、選択ビット線に適用されてもよい。また、選択されたセルに格納されたデータ値を決定するために、結果出力は基準と比較されてもよい。例えば、メモリ管理ロジック回路６０２は、読み出し線６１０とソース線６１４との間の電圧を加えることにより、代表的なセル６０８で読み出し動作を行なってもよい。読み出し線６１０またはソース線６１４を通って生じる電流は、電流センスアンプによってのように参照電流と比較されてもよい。別の例として、電流は、読み出し線６１０に適用されてもよい。また、読み出し線６１０とソース線６１４との間に生じる電圧は、電圧センスアンプによってのように基準電圧と比較されてもよい。読み出し動作から決定されたデータ値は、第１のデータ読み出しポート６５０または第２のデータ読み出しポート６５２経由で提供されてもよい。 
図７を参照して、個別のデータ読み出しおよび書き込みパスを備えた磁気トンネル接合（ＭＴＪ）装置のアレイを含むシステムの第２の実例となる実施形態のブロック図を、表し、一般に７００で示される。システム７００は、磁気ランダムアクセスメモリ（ＭＲＡＭ）メモリセルのアレイ７０４につながれたメモリ管理ロジック回路７０２を含んでいる。代表的なセル７０８のようなＭＲＡＭメモリセルのアレイ７０４のそれぞれは、個別のデータ読み出しおよび書き込みパスを使用して動作するように構成される。
【００４９】
メモリ管理ロジック回路７０２は、１組のワード線７０６によってアレイ７０４の特定のロウを選択するために連結される。メモリ管理ロジック回路７０２は、読み出しビット線７１０、７２０、７３０を経由して読み出すためにおよび書き込みビット線７１２、７２２、７３２を経由して書き込むために、アレイ７０４の特定のカラムを選択するために連結される。ソース線７１４、７２４、７３４は、アレイ７０４の選択されたセルからメモリ管理ロジック回路７０２にリターン電流パスを供給する。アレイ７０４の各ロウのメモリセルは、ソース線７１４、７２４、または７３４のそれぞれを共有する。１つ以上のデータ読み出しポートは、第１のデータ読み出しポート７５０および第２のデータ読み出しポート７５２（それらはメモリ管理ロジック回路７０２によってアレイ７０４につながれる）のようなアレイ７０４につながれてもよい。
【００５０】
特定の実施形態では、ＭＲＡＭメモリセルのアレイ７０４は、図１〜４の中で例証されたような磁気トンネル接合（ＭＴＪ）装置を含んでいてもよい。ＭＴＪ装置は、読み出しビット線につながれた第１の基準層と書き込みビット線につながれた自由層とをそれぞれ含んでいてもよい。例えば、代表的なセル７０８は、読み出しビット線７１０につながれた第１の基準層と書き込みビット線７１２につながれた自由層とを有するＭＴＪ構造を含んでいてもよい。第２の基準層は、ワード線７０６のそれぞれの１つに反応するゲート端子を有する、トランジスタのようなスイッチにつながれてもよい。
【００５１】
代表的なセル７０８のデータ読み出しパスは、読み出しビット線７１０、第１の基準層、第１の基準層と自由層との間の第１のトンネルバリア、自由層、自由層と第２の基準層との間の第２のトンネルバリア、第２の基準層、スイッチおよびソース線７１４を含んでいてもよい。これに対して、代表的なセル７０８のデータ書き込みパスは、書き込みビット線７１２、自由層、第２のトンネルバリア、第２の基準層、スイッチおよびソース線７１４を含んでいてもよい。データ読み出しパスの抵抗は、データ読み出しパス中の追加の基準層およびトンネル層のうち少なくとも一部分が原因で、データ書き込みパスの抵抗より高くてもよい。
【００５２】
動作中に、メモリ管理ロジック回路７０２は、アレイ７０４の選択されたセルにアクセスするために、ワード線７０６を活性化し、かつ読み出しビット線７１０、７２０、７３０または書き込みビット線７１２、７２２、７３２を選択的に活性化するように構成されてもよい。信号は、選択ビット線に適用されてもよい。また、選択されたセルに格納されたデータ値を決定するために、結果出力は基準と比較されてもよい。例えば、メモリ管理ロジック回路７０２は、読み出し線７１０とソース線７１４との間の電圧を加えることにより、代表的なセル７０８で読み出し動作を行なってもよい。読み出し線７１０またはソース線７１４を通って生じる電流は、電流センスアンプによってのように参照電流と比較されてもよい。別の例として、電流は、読み出し線７１０に適用されてもよい。また、読み出し線７１０とソース線７１４との間の生じる電圧は、電圧センスアンプによってのように基準電圧と比較されてもよい。読み出し動作から決定されたデータ値は、第１のデータ読み出しポート７５０または第２のデータ読み出しポート７５２を経由して提供されてもよい。
【００５３】
図８を参照して、共通ビット線を共有する個別の読み出しおよび書き込みパスを備えた磁気トンネル接合（ＭＴＪ）装置のアレイを含むシステムの第１の実例となる実施形態のブロック図を、表し、一般に８００で示される。システム８００は、磁気ランダムアクセスメモリ（ＭＲＡＭ）メモリセルのアレイ８０４につながれたメモリ管理ロジック回路８０２を含んでいる。第１の代表的なセル８０８および第２の代表的なセル８０９のようなＭＲＡＭメモリセルのアレイ８０４のそれぞれは、個別のデータ読み出しおよび書き込みパスを使用して動作するように、かつ共通ビット線を共有するように構成される。 
メモリ管理ロジック回路８０２は、１組のワード線８０６によってアレイ８０４の特定のロウを選択するために連結される。メモリ管理ロジック回路８０２は、ビット線８１０、８２０、８３０によって読み出しおよび書き込みをするために、アレイ８０４の特定のカラムを選択するために連結される。ソース線８１４、８２４、８３４は、アレイ８０４の選択されたセルからメモリ管理ロジック回路８０２にリターン電流パスを供給する。
【００５４】
特定の実施形態では、ＭＲＡＭメモリセルのアレイ８０４は、図１〜５の中で例証されたような磁気トンネル接合（ＭＴＪ）装置を含んでいてもよい。ＭＴＪ装置は、読み出しビット線につながれた第１の基準層と書き込みビット線につながれた自由層とをそれぞれ含んでいてもよい。例えば、代表的なセル８０８は、ビット線８１０につながれた第１の基準層とビット線８２０につながれた自由層とを有するＭＴＪ構造を含んでいてもよい。第２の基準層は、ワード線８０６のそれぞれの１つに反応するゲート端子を有する、トランジスタのようなスイッチにつながれてもよい。
【００５５】
第１の代表的なセル８０８のデータ読み出しパスは、ビット線８１０、第１の基準層、第１の基準層と自由層との間の第１のトンネルバリア、自由層、自由層と第２の基準層との間の第２のトンネルバリア、第２の基準層、スイッチおよびソース線８１４を含んでいてもよい。これに対して、代表的なセル８０８のデータ書き込みパスは、ビット線８２０、自由層、第２のトンネルバリア、第２の基準層、スイッチおよびソース線８１４を含んでいてもよい。データ読み出しパスの抵抗は、データ読み出しパス中の追加の基準層およびトンネル層による少なくとも一部分が原因で、データ書き込みパスの抵抗より高くてもよい。
【００５６】
第２の代表的なセル８０９のデータ読み出しパスは、第１の代表的なセル８０８のデータ書き込みパスと共有されるビット線８２０を含んでいてもよい。第２の代表的なセル８０９のデータ読み出しパスは、さらに第１の基準層、第１の基準層と自由層との間の第１のトンネルバリア、自由層、自由層と第２の基準層との間の第２のトンネルバリア、第２の基準層、スイッチおよびソース線８２４を含んでいてもよい。第２の代表的なセル８０９のデータ書き込みパスは、ビット線８３０、自由層、第２のトンネルバリア、第２の基準層、スイッチおよびソース線８２４を含んでいてもよい。データ読み出しパスの抵抗は、データ読み出しパス中の追加の基準層およびトンネル層による少なくとも一部分が原因で、データ書き込みパスの抵抗より高くてもよい。
【００５７】
動作中に、メモリ管理ロジック回路８０２は、アレイ８０４の選択されたセルにアクセスするために、ビット線８１０、８２０、８３０を活性化し、そして読み出しワード線または書き込みワード線を選択的に活性化するように構成されてもよい。例えば、メモリ管理ロジック回路８０２は、第１の代表的なセル８０８に書き込むために、共通ビット線８２０を活性化し、第１の代表的なセル８０８につながれた第１のワード線８１６を活性化してもよい。さらに、メモリ管理ロジック８０２は、第２の代表的なセル８０９から読み出すために、共通ビット線８２０を活性化し、第２の代表的なセル８０９につながれた第２のワード線８１８を活性化してもよい。さらに、共通ビット線８２０を共有する隣接セル８０８および８０９が、個別のソース線８１４および８２４につながれるので、書き込みおよび読み出し動作は、共通ビット線８２０を使用してセル８０８および８０９で同時に実行されてもよい。したがって、読み出し動作、書き込み動作または両方は、隣接セルによって共有される同じビット線を使用して行なわれてもよい。
【００５８】
図９を参照して、共通ビット線を共有する個別の読み出しおよび書き込みパスを備えた磁気トンネル接合（ＭＴＪ）装置のアレイを含むシステムの第２の実例となる実施形態のブロック図を、表し、一般に９００で示される。システム９００は、磁気ランダムアクセスメモリ（ＭＲＡＭ）メモリセルのアレイ９０４につながれたメモリ管理ロジック回路９０２を含んでいる。第１の代表的なセル９０８および第２の代表的なセル９０９のようなＭＲＡＭメモリセルのアレイ９０４のそれぞれは、個別のデータ読み出しおよび書き込みパスを使用して動作し、かつ共通ビット線を共有するように構成される。
【００５９】
メモリ管理ロジック回路９０２は、１組のワード線９０６によってアレイ９０４の特定のロウを選択するために連結される。メモリ管理ロジック回路９０２は、ビット線９１０、９２０、９３０によって読み出しおよび書き込みをするために、アレイ９０４の特定のカラムを選択するために連結される。ソース線９１４、９２４、９３４は、アレイ９０４の選択されたセルからメモリ管理ロジック回路９０２にリターン電流パスを供給する。
【００６０】
特定の実施形態では、ＭＲＡＭメモリセルのアレイ９０４は、図１〜５の中で例証されたような磁気トンネル接合（ＭＴＪ）装置を含んでいてもよい。ＭＴＪ装置は、読み出しビット線につながれた第１の基準層と書き込みビット線につながれた自由層とをそれぞれ含んでいてもよい。例えば、代表的なセル９０８は、ビット線９１０につながれた第１の基準層とビット線９２０につながれた自由層とを有するＭＴＪ構造を含んでいてもよい。第２の基準層は、ワード線９０６のそれぞれの１つに反応するゲート端子を有する、トランジスタのようなスイッチにつながれてもよい。
【００６１】
第１の代表的なセル９０８のデータ読み出しパスは、ビット線９１０、第１の基準層、第１の基準層と自由層との間の第１のトンネルバリア、自由層、自由層と第２の基準層との間の第２のトンネルバリア、第２の基準層、スイッチおよびソース線９１４を含んでいてもよい。これに対し、代表的なセル９０８のデータ書き込みパスは、ビット線９２０、自由層、第２のトンネルバリア、第２の基準層、スイッチおよびソース線９１４を含んでいてもよい。データ読み出しパスの抵抗は、データ読み出しパス中の追加の基準層およびトンネル層による少なくとも一部分が原因で、データ書き込みパスの抵抗より高くてもよい。
【００６２】
第２の代表的なセル９０９のデータ読み出しパスは、第１の代表的なセル９０８のデータ書き込みパスと共有されるビット線９２０を含んでいてもよい。第２の代表的なセル９０９のデータ読み出しパスは、さらに第１の基準層、第１の基準層と自由層との間の第１のトンネルバリア、自由層、自由層と第２の基準層との間の第２のトンネルバリア、第２の基準層、スイッチおよびソース線９２４を含んでいてもよい。第２の代表的なセル９０９のデータ書き込みパスは、ビット線９３０、自由層、第２のトンネルバリア、第２の基準層、スイッチおよびソース線９２４を含んでいてもよい。データ読み出しパスの抵抗は、データ読み出しパス中の追加の基準層およびトンネル層による少なくとも一部分が原因で、データ書き込みパスの抵抗より高くてもよい。
【００６３】
動作中に、メモリ管理ロジック回路９０２は、読み出しおよび書き込み動作のためのアレイ９０４のセルを選択的に活性化するために、ビット線９１０、９２０、９３０、ワード線９０６、ソース線９１４、９２４、９３４を活性化するように構成されてもよい。例えば、メモリ管理ロジック回路９０２は、共通ビット線９２０を活性化し、第１の代表的なセル９０８および第２の代表的なセル９０９につながれた第１のワード線９１６を活性化してもよい。メモリ管理ロジック回路９０２は、第１の代表的なセル９０８で書き込み動作を行なうためのソース線９１４または第２の代表的なセル９０９で読み出し動作を行なうためのソース線９２４を活性化してもよい。
【００６４】
図１０を参照して、共通ビット線を共有する個別の読み出しおよび書き込みパスを備えた磁気トンネル接合（ＭＴＪ）装置のアレイを含むシステムの第３の実例となる実施形態のブロック図を、表し、一般に１０００で示される。システム１０００は、磁気ランダムアクセスメモリ（ＭＲＡＭ）メモリセルのアレイ１００４につながれたメモリ管理ロジック回路１００２を含んでいる。第１の代表的なセル１００８および第２の代表的なセル１００９のようなＭＲＡＭメモリセルのアレイ１００４のそれぞれは、個別のデータ読み出しおよび書き込みパスを使用して動作し、かつ共通ビット線を共有するように構成される。
【００６５】
メモリ管理ロジック回路１００２は、１組のワード線１０１４、１０２４、１０３４によってアレイ１００４の特定のカラムを選択するために連結される。メモリ管理ロジック回路１００２は、ソース線１０４０および１０４２によってアレイ１００４の特定のロウを選択するために連結される。メモリ管理ロジック回路１００２は、アレイ１００４の選択されたセルで読み出し動作または書き込み動作を決定するために、ビット線（-bBit lines）１０１０、１０２０、１０３０を選択するために連結される。
【００６６】
特定の実施形態では、ＭＲＡＭメモリセルのアレイ１００４は、図１〜５の中で例証されたような磁気トンネル接合（ＭＴＪ）装置を含んでいてもよい。ＭＴＪ装置は、読み出しビット線につながれた第１の基準層と書き込みビット線につながれた自由層とをそれぞれ含んでいてもよい。例えば、代表的なセル１００８は、ビット線１０１０につながれた第１の基準層とビット線１０２０につながれた自由層とを有するＭＴＪ構造を含んでいてもよい。第２の基準層は、ワード線１０１４に反応するゲート端子を有する、トランジスタのようなスイッチにつながれてもよい。
【００６７】
第１の代表的なセル１００８のデータ読み出しパスは、ビット線１０１０、第１の基準層、第１の基準層と自由層との間の第１のトンネルバリア、自由層、自由層と第２の基準層との間の第２のトンネルバリア、第２の基準層、スイッチおよびソース線１０４０を含んでいてもよい。これに対して、代表的なセル１００８のデータ書き込みパスは、ビット線１０２０、自由層、第２のトンネルバリア、第２の基準層、スイッチおよびソース線１０４０を含んでいてもよい。データ読み出しパスの抵抗は、データ読み出しパス中の追加の基準層およびトンネル層による少なくとも一部分が原因で、データ書き込みパスの抵抗より高くてもよい。
【００６８】
第２の代表的なセル１００９のデータ読み出しパスは、第１の代表的なセル１００８のデータ書き込みパスと共有されるビット線１０２０を含んでいてもよい。第２の代表的なセル１００９のデータ読み出しパスは、さらに第１の基準層、第１の基準層と自由層との間の第１のトンネルバリア、自由層、自由層と第２の基準層との間の第２のトンネルバリア、第２の基準層、スイッチおよびソース線１０４０を含んでいてもよい。第２の代表的なセル１００９のデータ書き込みパスは、ビット線１０３０、自由層、第２のトンネルバリア、第２の基準層、スイッチおよびソース線１０４０を含んでいてもよい。データ読み出しパスの抵抗は、データ読み出しパス中の追加の基準層およびトンネル層による少なくとも一部分が原因で、データ書き込みパスの抵抗より高くてもよい。
【００６９】
動作中に、メモリ管理ロジック回路１００２は、読み出しまたは書き込み動作のためにアレイ１００４のセルを選択的に活性化するために、ビット線１０１０、１０２０、１０３０、ワード線１０１４、１０２４、１０３４、ソース線１０４０、１０４２を活性化するように構成されてもよい。例えば、メモリ管理ロジック回路１００２は、第１の代表的なセル１００８に書き込むために、共通ビット線１０２０、ワード線１０１４およびソース線１０４０を活性化してもよい。活性化された共通ビット線１０２０およびソース線１０４０で、メモリ管理ロジック１０２は、第２の代表的なセル１００９から読み出すために、ワード線１０１４を非活性化し、ワード線１０２４を活性化してもよい。図１０中で例証された実施形態中で、ワード線１０１４、１０２４、１０３４のそれぞれは、アレイ１００４のそれぞれのカラムを指定し、ソース線１０４０および１０４２のそれぞれは、アレイ１００４のそれぞれの行を指定するが、ここに使用されるように、他の開示された実施形態との一貫性を保つために、用語「ソース線」はスイッチのスイッチング端子（例え、電界効果トランジスタのソース端子）につながれた線を指定するために使用され、「ワード線」は、スイッチの制御端子（例えば、電界効果トランジスタのゲート）につながれた線を指定するために使用される。
【００７０】
図１１を参照して、磁気トンネル接合（ＭＴＪ）装置を動作する方法の特定の実例となる実施形態の流れ図が描かれる。１１０２で、書き込み動作は、ＭＴＪ装置の自由層でデータ値を格納するために、磁気トンネル接合（ＭＴＪ）装置につながれたデータ書き込みパスに電流を流すことにより行なわれる。ＭＴＪ装置は、個別のデータ読み出しパスにつながれる。特定の実施形態では、データ書き込みパスは、データ読み出しパスより低い抵抗を有している。実例となる実施形態では、データ書き込みパスは、１つの基準層を含んでいる。また、データ読み出しパスは、２つの基準層を含んでいる。特定の実施形態では、ＭＴＪ装置は、図６〜１０の中で例証されたようなメモリ管理ロジック回路によって制御されたＭＴＪ装置のアレイ内にあってもよい。
【００７１】
１１０４まで進んで、読み出し動作は、データ値を読み出すために、磁気トンネル接合（ＭＴＪ）装置につながれたデータ読み出しパスに電流を流すことにより行なわれる。ＭＴＪ装置は、個別のデータ書き込みパスにつながれる。特定の実施形態では、読み出しおよび書き込み動作は、個別のＭＴＪ装置で同時に行なわれてもよい。特定の実施形態では、読み出しおよび書き込み動作は、同じＭＴＪ装置で連続的に行なわれてもよい。特定の実施形態では、ＭＴＪ装置は、データ値を格納するために自由層を含んでおり、自由層に磁気的に結合された基準層を含んでいる。また、データ読み出しパスは、第２の基準層を含んでいる。特定の実施形態では、ＭＴＪ装置は、図１の中で例証されたＭＴＪコンポーネント１０６および１０８のように、互いに磁気的に結合された２つのＭＴＪ構造を含んでいる。 
図１２を参照して、磁気トンネル接合（ＭＴＪ）装置の製造方法の特定の実例となる実施形態の流れ図が描かれる。特定の実施形態では、方法は、図１〜４の中で例証されたような個別の読み出しおよび書き込みパスを有するＭＴＪ装置を製造するために使用されてもよい。１２０２で、フィルム層は、第１のＭＴＪ構造を形成するために基板上に堆積される。図１３の中で描かれる例１３００は、実例であって限定されず、反強磁性（ＡＦＭ）層１３０２、シンセティック反強磁性（ＳＡＦ）層１３０４、中間層１３０６および自由層１３０８を含んでいる。例えば、ＳＡＦ層１３０４は、ＣｏＦｅ／Ｒｕ／ＣｏＦｅＢサブレイヤを含んでいてもよい。中間層１３０６は、ＭｇＯまたはＡｌＯｘのようなトンネルバリア層、または、ＣｕまたはＲｕのような導電層でもよい。自由層１３０８は、説明において、制限しない例として、ＣｏＦｅＢ／ＮｉＦｅ／ＣｏＦｅＢ、ＣｏＦｅＢ、ＣｏＦｅ／ＣｏＦｅＢ、ＮｉＦｅ／ＣｏＦｅＢ、またはＣｏＦｅ／ＮｉＦｅ／ＣｏＦｅＢサブレイヤを含んでいてもよい。
【００７２】
１２０４まで進んで、特定の実施形態では、ボトム基準電極はパターン化される。パターン化されたボトム電極１４００の実例であって限定されない例は、図１４の中で描かれる。パターン化されたボトム電極１４００は、パターン化されたＡＦＭ層１４０２、パターン化されたＳＡＦ層１４０４、パターン化されたトンネルバリア層１４０６およびパターン化された自由層１４０８を含んでいる。
【００７３】
１２０６まで進んで、特定の実施形態では、ボトム基準電極のパターニング中に第１のＭＴＪ構造で作られるボイドは、窒化シリコンのような誘電材料で満たされる。実例であって限定されない例１５００は、図１５の中で描かれ、ＳｉＮｘまたは他の誘電材料１５１０および１５１２がボトム電極のパターニング中に作られたボイドを満たすことを例証する。
【００７４】
１２０８まで進んで、特定の実施形態では、第１のＭＴＪ構造の自由層は、パターン化される。実例であって限定されない例１６００は、図１６の中で描かれ、フォトレジスト１６１６の塗布およびエッチング工程の後に自由層１６１４がパターン化されることを例証する。
【００７５】
１２１０まで進んで、第１のＭＴＪ構造の自由層につながれる導電層は、堆積される。特定の実施形態では、導電層は、自由層の少なくとも１つの壁に接する。実例であって限定されない例１７００は、図１７の中で描かれ、ＭＴＪ構造のパターン化された自由層に接する導電層１７１８が堆積されることを例証する。説明の例として、導電層１７１８は、Ｃｕ、Ｒｕ、Ｔａ、Ｍｇ、Ａｌ、他の導体材料またはそれらの任意のコンビネーションでもよい。
【００７６】
１２１２まで進んで、特定の実施形態では、実質的に平面的なトップ部は形成される。例えば、実質的に平面的なトップ部の形成は、自由層をパターニングする間に堆積されたフォトレジストを削除することを含んでいてもよい。実例であって限定されない例１８００は、図１８の中で描かれ、実質的に平面的なトップ部１８０２を例証する。
【００７７】
１２１４まで進んで、フィルム層の第２のセットは、第１のＭＴＪ構造上に第２のＭＴＪ構造を形成するために堆積される。実例であって限定されない例１９００は、図１９の中で描かれ、自由層部分１９２０、トンネルバリア層１９２２、ＳＡＦ層１９２４、ＡＦＭ層１９２６およびトップ導電層１９２８を例証する。実例となる例として、自由層部分１９２０は、図１３の中で例証されたサブレイヤ１３０８の１つ以上を含んでいてもよい。他の実施形態として、フィルム層のセットは、自由層部分１９２０を含んでいなくてもよい。トンネルバリア層１９２２は、装置の読み出し抵抗を増加させるために、厚いＭｇＯまたはＡｌＯｘ層を含んでいてもよい。ＳＡＦ層１９２４は、ＣｏＦｅ／Ｒｕ／ＣｏＦｅＢサブレイヤを含んでいてもよい。トップ導電層１９２８は、Ｃｕ、Ｒｕ、Ｔａ、Ｍｇ、Ａｌ、他の導体材料またはそれらの任意のコンビネーションを含んでいてもよい。特定の実施形態では、読み出し線は第２のＭＴＪ構造につながれる。また、書き込み線は導電層につながれる。
【００７８】
図２０は、複数の磁気トンネル接合（ＭＴＪ）セルを含んでいるメモリ装置を含む通信装置２０００のブロック図である。通信装置２０００は、ＭＴＪセルのメモリアレイ２０３２およびＭＴＪセルのキャッシュメモリ２０６４を含んでいる。それらは、デジタル信号プロセッサ（ＤＳＰ）２０１０のようなプロセッサにつながれる。通信装置２０００は、さらにＤＳＰ２０１０につながれる磁気ランダムアクセスメモリ（ＭＲＡＭ）装置２０６６を含んでいる。具体例では、ＭＴＪセルのメモリアレイ２０３２、ＭＴＪセルのキャッシュメモリ２０６４およびＭＲＡＭ装置２０６６は、多数のＭＴＪセルを含んでいる。ここで、図１〜１６に関して記述されるように、各ＭＴＪセルは、個別の読み出しおよび書き込みパスを含む。
【００７９】
図２０は、さらにデジタル信号プロセッサ２０１０およびディスプレイ２０２８につながれるディスプレイコントローラ２０２６を示す。コーダ／デコーダ（ＣＯＤＥＣ）２０３４も、デジタル信号プロセッサ２０１０につなぐことができる。スピーカ２０３６およびマイクロホン２０３８は、ＣＯＤＥＣ２０３４につなぐことができる。
【００８０】
図２０は、無線コントローラ２０４０をデジタル信号プロセッサ２０１０および無線アンテナ２０４２につなぐことができることをさらに示す。特定の実施形態では、入力装置２０３０および電源２０４４は、オンチップ・システム２０２２につながれる。さらに、図２０の中で例証されるように、特定の実施形態中で、ディスプレイ２０２８、入力装置２０３０、スピーカ２０３６、マイクロホン２０３８、無線アンテナ２０４２および電源２０４４は、オンチップ・システム２０２２の外部にある。しかしながら、各々は、インターフェースまたはコントローラのようなオンチップ・システム２０２２のコンポーネントにつなぐことができる。
【００８１】
当業者は、電子ハードウェア、コンピュータソフトウェアまたは両方のコンビネーションとして、ここに開示された実施形態に関して記述された、様々な実例となる論理ブロック、コンフィギュレーション、モジュール、回路、およびアルゴリズムステップがインプリメントされてもよいことをさらに認識するだろう。明白にハードウェアとソフトウェアのこの互換性を例証するために、様々な実例となるコンポーネント、ブロック、コンフィギュレーション、モジュール、回路およびステップは、それらの機能性の点から一般に上記であると説明された。総合体系に課された特定のアプリケーションおよび設計制約に依存したハードウェアまたはソフトウェアとして、そのような機能であろうとなかろうとインプリメントされる。熟練した職人は、各特定のアプリケーションの方法を変える際に記述された機能性をインプリメントしてもよい。しかし、そのようなインプリメンテーション決定は、現在の開示の範囲から逸脱すると解釈されるべきでない。
【００８２】
ここに開示された実施形態に関して記述された方法またはアルゴリズムのステップは、プロセッサによって実行されたハードウェア、ソフトウェア・モジュール、または２つのコンビネーションで直接具体化されてもよい。ソフトウェア・モジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＰＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭまたは技術中で既知の記憶メディアの他の形式で備えてもよい。典型的な記憶メディアは、プロセッサにつながれる。そのようなプロセッサは、記憶メディアから情報を読み出し、そして、情報を書き込むことができる。代案では、記憶メディアは、プロセッサに不可欠かもしれない。プロセッサと記憶メディアは、ＡＳＩＣに存在してもよい。ＡＳＩＣは、コンピュータデバイスまたはユーザ端末に存在してもよい。代案では、プロセッサと記憶メディアは、コンピュータデバイスまたはユーザ端末中の個別部品として存在してもよい。
【００８３】
開示された実施形態の前の記述は、開示された実施形態をどんな当業者も作るか使用することを可能にするために提供される。これらの実施形態の様々な変更は、当業者に容易に明白になる。また、ここに定義された一般的な法則は、開示の精神または範囲から外れずに、他の実施形態に適用されてもよい。したがって、現在の開示は、ここに開示された実施形態に限定されることは意図されず、次の請求項によって定義されるような法則と新しい特徴と一致して、可能な限り広い範囲を与えられることになっている。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
［１］  磁気トンネル接合（ＭＴＪ）構造と、
前記ＭＴＪ構造につながれた読み出しパスと、
前記ＭＴＪ構造につながれた書き込みパスと、前記書き込みパスは前記読み出しパスから離れている、
を具備する装置。
［２］  上記［１］の装置であって、前記ＭＴＪ構造は、
前記読み出しパスおよび前記書き込みパスの第１の基準層と、
前記書き込みパスの第２の基準層と、
を具備する。
［３］  上記［１］の装置であって、前記読み出しパスは、前記書き込みパスより高い抵抗を有する。
［４］  上記［１］の装置であって、前記ＭＴＪ構造は、前記読み出しパスおよび前記書き込みパスの第１のトンネルバリアと、前記読み出しパスの第２のトンネルバリアと、を具備する。
［５］  上記［４］の装置であって、前記第１のトンネルバリアは、前記第２のトンネルバリアより低い抵抗を有する。
［６］  上記［１］の装置であって、前記ＭＴＪ構造は、第２のＭＴＪコンポーネントにつながれた第１のＭＴＪコンポーネントを具備し、前記読み出しパスは、前記第１のＭＴＪコンポーネントを具備し、前記書き込みパスは、前記第２のＭＴＪコンポーネントを具備する。
［７］  上記［６］の装置であって、前記第２のＭＴＪコンポーネントは、前記第１のＭＴＪコンポーネントにつながれる。
［８］  上記［１］の装置であって、前記ＭＴＪ構造は、
バリア層と、
自由層と、
基準層と、
を具備する。
［９］  上記［１］の装置であって、前記読み出しパスおよび前記書き込みパスは、自由層と、中間層と、第１の合成反強磁性（ＳＡＦ）層と、第１の反強磁性（ＡＦＭ）層と、を具備する。
［１０］  上記［９］の装置であって、前記読み出しパスは、第２のＳＡＦ層と、第２のＡＦＭ層と、を含む。
［１１］  上記［１０］の装置であって、前記第１のＳＡＦ層および前記第２のＳＡＦ層は、コバルト鉄ボロン（ＣｏＦｅＢ）層と、ロジウム（Ｒｕ）層と、コバルト鉄（ＣｏＦｅ）層と、を含む、前記書き込みパスは、前記自由層に接する導電層を含む。
［１２］  磁気トンネル接合装置にデータを書き込む方法であって、前記方法は、
磁気トンネル接合（ＭＴＪ）装置の自由層でデータ値を格納するために、前記ＭＴＪ装置につながれた書き込みデータパスに電流を流すことを具備し、
前記ＭＴＪ装置は、個別の読み出しデータパスにつながれる。
［１３］  上記［１２］の方法であって、前記書き込みパスは、１つの基準層を含む、前記読み出しパスは、２つの基準層を含む。
［１４］  上記［１２］の方法であって、前記書き込みパスは、前記読み出しパスより低い抵抗を有する。
［１５］  磁気トンネル接合装置からデータを読み出す方法であって、前記方法は、
データ値を読み出すために、磁気トンネル接合（ＭＴＪ）装置につながれた読み出しデータパスに電流を流すことを具備し、
前記ＭＴＪ装置は、個別の書き込みデータパスにつながれる。
［１６］  上記［１５］の方法であって、前記ＭＴＪ装置は、前記データ値を格納するための自由層と、前記自由層に磁気的につながれる基準層と、を含む、前記書き込みデータパスは、第２の基準層を含む。
［１７］  上記［１５］の方法であって、前記ＭＴＪ装置は、互いに磁気的につながれる２つのＭＴＪ構造を具備する。
［１８］  磁気ランダムアクセスメモリ（ＭＲＡＭ）セルのアレイと、
ワード線を活性化し、前記アレイの選択されたセルにアクセスするための読み出しビット線および書き込みビット線のうちの１つを選択的に活性化するのに適したメモリ管理ロジック回路と、
を具備するメモリ装置。
［１９］  上記［１８］のメモリ装置であって、前記ＭＲＡＭセルのアレイにつながれた第１のデータ読み出しポートと、前記ＭＲＡＭセルのアレイにつながれた第２のデータ読み出しポートと、をさらに具備する。
［２０］  上記［１９］のメモリ装置であって、前記第１のデータ読み出しポートおよび前記第２のデータ読み出しポートの少なくとも１つは、前記メモリ管理ロジックにつながれる。
［２１］  磁気トンネル接合（ＭＴＪ）装置の製造方法であって、前記方法は、
自由層を含む第１のＭＴＪ構造を形成するために、基板上に複数のフィルム層を堆積することと、
前記第１のＭＴＪ構造の前記自由層につながれた導電層を堆積することと、
第２のＭＴＪ構造を形成するために、前記第１のＭＴＪ構造上に第２の複数のフィルム層を堆積することと、
を具備する。
［２２］  上記［２１］の方法であって、
前記第２のＭＴＪ構造に読み出し線をつなぐことと、
前記導電層に書き込み線をつなぐことと、
をさらに具備する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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