(57)【特許請求の範囲】
【請求項１】
ベース基板上にゲート配線と前記ゲート配線に連結されたゲート電極を含む第１金属パターンを形成する段階と、
前記第１金属パターンが形成されたベース基板上にゲート絶縁層を形成する段階と、
前記ゲート配線と交差するデータ配線、前記データ配線に連結されたソース電極、及び前記ソース電極と離隔したドレイン電極を含む第２金属パターンを形成する段階と、
前記第２金属パターンをキャップするように覆うキャッピング層及び画素領域に形成された共通電極を含む第１透明導電層を形成する段階と、
前記ドレイン電極のキャッピング層と接触され、複数の開口部が形成され前記共通電極と対向する画素電極を含む第２透明導電層を形成する段階と、
を含み、
前記第１透明導電層を形成する段階は、前記キャッピング層及び前記共通電極をパターニングするエッチング段階を有し、前記エッチング段階において、前記第２金属パターンの残渣を除去しつつ、前記キャッピング層により前記第２金属パターンをキャップするともに前記共通電極を形成し、
前記キャッピング層により前記共通電極と、前記共通電極に隣接する前記第２金属パターンとのショート不良を抑制する、表示基板の製造方法。
【請求項２】
前記ゲート絶縁層が形成されたベース基板上に半導体層及びオーミックコンタクト層を含むチャンネル層を形成する段階と、
前記ゲート絶縁層及び前記チャンネル層をエッチングしてゲートパッドホールを形成する段階と、を更に含むことを特徴とする請求項１記載の表示基板の製造方法。
【請求項３】
前記キャッピング層が形成された前記ソース及びドレイン電極をマスクとして前記オーミックコンタクト層をエッチングする段階を更に含むことを特徴とする請求項２記載の表示基板の製造方法。
【請求項４】
前記第２金属パターンは、前記ゲートパッドホールを通じて前記ゲート配線の端部と接触する連結電極を含むことを特徴とする請求項２記載の表示基板の製造方法。
【請求項５】
前記画素電極の形成時に、
前記連結電極のキャッピング層と接触されるゲートパッド電極を形成することを特徴とする請求項４記載の表示基板の製造方法。
【請求項６】
前記ゲート絶縁層にゲートパッドホールを形成する段階と、
前記ゲートパッドホールが形成されたベース基板上に半導体層及びオーミックコンタクト層を含むチャンネル層を形成する段階と、
前記チャンネル層をパターニングして前記ゲート電極とオーバーラップするチャンネルパターンを形成する段階と、を更に含むことを特徴とする請求項１記載の表示基板の製造方法。
【請求項７】
前記キャッピング層が形成された前記ソース及びドレイン電極をマスクとして前記オーミックコンタクト層をエッチングする段階を更に含むことを特徴とする請求項６記載の表示基板の製造方法。
【請求項８】
前記第２金属パターンは、前記ゲートパッドホールを通じて前記ゲート配線の端部と接触する連結電極を含むことを特徴とする請求項６記載の表示基板の製造方法。
【請求項９】
前記画素電極の形成時に、
前記連結電極のキャッピング層と接触されるゲートパッド電極を形成することを特徴とする請求項８記載の表示基板の製造方法。
【請求項１０】
前記キャッピング層及び前記共通電極が形成されたベース基板上に保護絶縁層を形成する段階と、
前記保護絶縁層をエッチングして前記ドレイン電極上にコンタクトホールと前記データ配線の端部上にデータパッドホールを形成する段階と、を含むことを特徴とする請求項１記載の表示基板の製造方法。
【請求項１１】
前記画素電極の形成時に、
前記データパッドホールを通じて前記データ配線のキャッピング層と接触されるデータパッド電極を形成する段階を更に含むことを特徴とする請求項１０記載の表示基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示基板及びその製造方法に関し、より詳細には製造工程の信頼性を向上させるための表示基板及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置の広視野角の具現のための液晶モード技術としてＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モード及びＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードが開発されている。前記ＩＰＳモードは、画素電極及び前記画素電極と同じ平面上、つまり同一基板上に形成された共通電極を含む。これにより、前記画素電極と共通電極との間の電場の方向を基板と平行な横電界を有するように形成する。前記ＩＰＳモードは、液晶分子を基板と平行な面内で回転させるので、観察者が見る液晶の屈折率異方性の差異が小さく、垂直断面内で液晶分子の回転方向が逆になる２つの液晶層が存在するので、光の位相差が補償され広い視野角を具現する。
【０００３】
前記ＦＦＳモードは前記ＩＰＳモードの一種で、前記横電界を利用して液晶を配列させる側面では同じである。しかし、前記ＦＦＳモードは、前記画素電極と共通電極とを互いに異なる層に形成することにより、水平電界及び垂直電界の２つの電界を利用して液晶分子を配列させる。
【０００４】
即ち、前記垂直電界によって液晶分子が配列されることにより、透過率の側面において前記ＩＰＳモードより有利な構造を有する。又、視野角の側面では、殆どの液晶分子が前記ＩＰＳモードと同様に水平方向に動くことにより視野角特性面では前記ＩＰＳモードと同じ特性を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、このような表示装置において製造工程の信頼性を向上させるための表示基板を提供することにある。
【０００６】
本発明の他の目的は、前記表示基板の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記した本発明１による表示基板は、第１金属パターン、第２金属パターン、第１透明導電層、及び第２透明導電層を含む。前記第１金属パターンは、ゲート配線及び前記ゲート配線に連結されたゲート電極を含む。前記第２金属パターンは、前記ゲート配線と交差するデータ配線、前記データ配線に連結されたソース電極及び前記ソース電極と離隔されたドレイン電極を含む。前記第１透明導電層は、前記第２金属パターンをキャップするように覆うキャッピング層及び画素領域に形成された共通電極を含む。前記第２透明導電層は前記ドレイン電極のキャッピング層と接触し、複数の開口部が形成され前記共通電極と対向する画素電極を含む。
発明２は、発明１において、前記第１金属パターンと前記第２金属パターンとの間に形成され、前記ゲート配線の端部上に形成されたゲートパッドホールを含むゲート絶縁層を更に含む。
発明３は、発明２において、前記第２金属パターンは、前記ゲートパッドホールを通じて前記ゲート配線の端部と接触する連結電極を更に含む。
発明４は、発明３において、前記第２透明導電層は、前記連結電極のキャッピング層と接触するゲートパッド電極を更に含む。
発明５は、発明２において、前記第２金属パターンと前記ゲート絶縁層との間に形成されたチャンネルパターンを更に含む。
発明６は、発明５において、前記キャッピング層は、前記第２金属パターンの上面及び側面と、前記チャンネルパターンの側面と、を覆う。
発明７は、発明１において、前記第１透明導電層と前記第２透明導電層との間に形成され、前記ドレイン電極上に形成されたコンタクトホール及び前記データ配線の端部上に形成されたデータパッドホールを含む保護絶縁層を更に含む。
発明８は、発明７において、前記第２透明導電層は、前記データパッドホールを通じて露出された前記データ配線のキャッピング層と接触するデータパッド電極を更に含む。
【０００８】
前記した本発明９による表示基板の製造方法は、ベース基板上にゲート配線と前記ゲート配線に連結されたゲート電極を含む第１金属パターンを形成する。前記ゲート配線と交差するデータ配線、前記データ配線に連結されたソース電極及び前記ソース電極と離隔されたドレイン電極を含む第２金属パターンを形成する。前記第２金属パターンをキャップするように覆うキャッピング層及び画素領域に形成された共通電極を含む第１透明導電層を形成する。前記ドレイン電極のキャッピング層と接触され複数の開口部が形成され前記共通電極と対向する画素電極を含む第２透明導電層を形成する。
発明１０は、発明９において、前記ゲート絶縁層が形成されたベース基板上に半導体層及びオーミックコンタクト層を含むチャンネル層を形成する段階と、前記ゲート絶縁層及び前記チャンネル層をエッチングしてゲートパッドホールを形成する段階と、を更に含む。
発明１１は、発明１０において、前記キャッピング層が形成された前記ソース及びドレイン電極をマスクとして前記オーミックコンタクト層をエッチングする段階を更に含む。
発明１２は、発明１０において、前記第２金属パターンは、前記ゲートパッドホールを通じて前記ゲート配線の端部と接触する連結電極を含む。
発明１３は、発明１２において、前記画素電極の形成時に、前記連結電極のキャッピング層と接触されるゲートパッド電極を形成する。
発明１４は、発明９において、前記ゲート絶縁層にゲートパッドホールを形成する段階と、前記ゲートパッドホールが形成されたベース基板上に半導体層及びオーミックコンタクト層を含むチャンネル層を形成する段階と、前記チャンネル層をパターニングして前記ゲート電極とオーバーラップするチャンネルパターンを形成する段階と、を更に含む。
発明１５は、発明１４において、前記キャッピング層が形成された前記ソース及びドレイン電極をマスクとして前記オーミックコンタクト層をエッチングする段階を更に含む。
発明１６は、発明１４において、前記第２金属パターンは、前記ゲートパッドホールを通じて前記ゲート配線の端部と接触する連結電極を含む。
発明１７は、発明１６において、前記画素電極の形成時に、前記連結電極のキャッピング層と接触されるゲートパッド電極を形成する。
発明１８は、発明９において、前記キャッピング層及び前記共通電極が形成されたベース基板上に保護絶縁層を形成する段階と、前記保護絶縁層をエッチングして前記ドレイン電極上にコンタクトホールと前記データ配線の端部上にデータパッドホールを形成する段階と、を含む。
発明１９は、発明１８において、前記画素電極の形成時に、前記データパッドホールを通じて前記データ配線のキャッピング層と接触されるデータパッド電極を形成する段階を更に含む。
【発明の効果】
【０００９】
このような表示基板及びその製造方法によると、第２金属パターンをキャッピングするキャッピング層と共通電極を第１透明導電層で形成することにより、互いに隣接した第２金属パターンと共通電極間のショート不良を防止することができる。
【発明を実施するための最良の形態】
【００１０】
図面において、多数層及び領域を明確に表現するために、厚みを拡大して示した。詳細な説明において、層、膜、領域、板等の部分が他の部分の「上に」にあるとする場合、これは他の部分の「すぐ上に」ある場合のみならず、その中間に更に他の部分がある場合も含む。逆に、層、膜、領域、板等の部分が他の部分の「下に」あるとする場合、これは他の部分の「すぐ下に」ある場合のみならず、その中間に更に他の部分がある場合も含む。
【００１１】
以下、添付図面を参照して、本発明をより詳細に説明する。
【００１２】
図１は、本発明の一実施例による表示パネルの平面図である。図２は、図１のＩ−Ｉ’に沿って切断した断面図である。
【００１３】
図１及び図２を参照すると、表示パネルは、表示基板１００、対向基板２００、及び前記表示基板１００と前記対向基板２００との間に介在された液晶層３００を含む。
【００１４】
前記表示基板１００は、第１ベース基板１０１を含む。前記第１ベース基板１０１は、光を透過することができる透明な材質、例えば、ガラス基板である。前記第１ベース基板１０１は、表示領域と前記表示領域を囲む周辺領域を含む。前記表示領域には複数の画素部Ｐが形成され、前記周辺領域には各画素部Ｐに駆動信号を提供するゲートパッド部ＧＰ及びデータパッド部ＤＰが形成される。
【００１５】
各画素部Ｐは、互いに交差するゲート配線ＧＬとデータ配線ＤＬに連結されたスイッチング素子ＴＲと、前記スイッチング素子ＴＲと電気的に連結された画素電極ＰＥ及び前記画素電極ＰＥと対向する共通電極ＣＥを含む。
【００１６】
前記スイッチング素子ＴＲは、前記ゲート配線ＧＬと連結されたゲート電極ＧＥ、前記データ配線ＤＬと連結されたソース電極ＳＥ及び前記ソース電極ＳＥと離隔されチャンネルパターン１３０ｃによって前記ソース電極ＳＥと電気的に連結されたドレイン電極ＤＥを含む。
【００１７】
前記ゲート配線ＧＬ及び前記ゲート電極ＧＥは、ゲート金属層をパターニングして形成された第１金属パターンである。前記ゲート配線ＧＬ及び前記ゲート電極ＧＥ上にはゲート絶縁層１２０が形成される。前記ゲート絶縁層１２０は、例えば、窒化シリコン（ＳｉＮｘ）で約３５００Å〜４５００Åの厚みに形成されることができる。
【００１８】
前記チャンネル領域ＣＨＡは、順次に積層された非晶質シリコンからなる半導体層１３１及びｎ＋イオンドーピングされた非晶質シリコンからなるオーミックコンタクト層１３２を含む。
【００１９】
前記データ配線ＤＬ、前記ソース電極ＳＥ、及び前記ドレイン電極ＤＥは、ソース金属層をパターニングして形成された第２金属パターンである。前記第２金属パターンの下にはチャンネルパターン１３０ｃ、１３０ｄが形成される。前記チャンネルパターンは、前記半導体層１３１及び前記オーミックコンタクト層１３２を含む。
【００２０】
前記第２金属パターン、即ち、前記データ配線ＤＬ、前記ソース電極ＳＥ、及び前記ドレイン電極ＤＥは、それぞれは配線キャッピング層１５５、ソースキャッピング層１５１、及びドレインキャッピング層１５２によって覆われる。前記キャッピング層１５１、１５２、１５５は、前記第２金属パターン及び前記チャンネルパターン１３０ｄ、１３０ｃをキャップするように覆っている。つまり、前記配線キャッピング層１５５、ソースキャッピング層１５１、及びドレインキャッピング層１５２は、前記データ配線ＤＬ、前記ソース電極ＳＥ、及び前記ドレイン電極ＤＥの上面及び側面をそれぞれキャップするように覆っている。
ここで、前記ソースキャッピング層１５１及びドレインキャッピング層１５２は前記ソース及びドレイン電極ＳＥ、ＤＥの下に形成された前記チャンネルパターン１３０ｄ、１３０ｃの側面をキャップするように覆っている。具体的に、図２に示すように、ドレイン電極ＤＥのチャンネル領域ＣＨＡとは別の端部では、ドレイン電極ＤＥの上面及び側面と、チャンネルパターン１３０ｃの側面がドレインキャッピング層１５２により覆われている。また、ドレイン電極のチャンネル領域ＣＨＡ側では、ドレイン電極ＤＥの上面及び側面がドレインキャッピング層１５２により覆われている。チャンネル領域ＣＨＡ側では、チャンネルパターン１３０ｃのうちオーミックコンタクト層１３２の上面はドレインキャッピング層１５２により覆われているが、オーミックコンタクト層１３２の側面と半導体層１３１の上面は露出されている。ソースキャッピング層１５１もまたドレインキャッピング層１５２と同様に構成されている。
【００２１】
また、前記配線キャッピング層１５５は、データ配線ＤＬの下に形成されたチャンネルパターン１３０ｄの側面をキャップするように覆っている。
前記データパッド部ＤＰは、図２に図示されたように前記データ配線ＤＬの端部１４５の上部面及び側面とチャンネルパターン１３０ｄの側面とをキャップするように覆っている。
【００２２】
前記配線キャッピング層１５５、ソースキャッピング層１５１、及びドレインキャッピング層１５２は第１透明導電性物質で形成される。前記第１透明導電性物質としては、インジウムティンオキサイド、インジウムジンクオキサイド、非晶質インジウムティンオキサイド等が挙げられる。
【００２３】
前記画素部Ｐが定義された画素領域には、前記第１透明導電性物質で形成された前記共通電極ＣＥが形成される。前記共通電極ＣＥは、前記画素領域の前記ゲート絶縁層１２０上に形成される。
【００２４】
前記スイッチング素子ＴＲ及び前記共通電極ＣＥ上には保護絶縁層１６０が形成される。前記保護絶縁層１６０は、例えば、窒化シリコン（ＳｉＮｘ）で約４０００Å〜６０００Åの厚みに形成されることができる。前記保護絶縁層１６０には前記ドレインキャッピング層１５２を露出させるコンタクトホールＨが形成される。
【００２５】
前記共通電極ＣＥと対向する前記保護絶縁層１６０上には第２透明導電性物質で形成された前記画素電極ＰＥが形成される。前記画素電極ＰＥはパターニングされた複数の開口部ＯＰを含み、前記コンタクトホールＨを通じて前記スイッチング素子ＴＲと電気的に連結される。前記第２透明導電性物質としてはインジウムティンオキサイド、インジウムジンクオキサイド、非晶質インジウムティンオキサイド等が挙げられる。
【００２６】
画素電極ＰＥと前記共通電極ＣＥとの間に電圧が印加されると、前記画素電極ＰＥに形成された前記開口部ＯＰによるフリンジフィールドによって、前記画素電極ＰＥと前記共通電極ＣＥとの間に水平電界及び垂直電界が形成される。つまり、画素電極ＰＥと前記共通電極ＣＥとの間に、開口部ＯＰに向かって傾斜する電界が形成される。この前記水平電界及び垂直電界によって前記液晶層３００の液晶分子の配列角を調節して透過される光の明るさを調節する。好ましく、前記開口部ＯＰは等間隔に離隔されるように形成される。
【００２７】
前記のように、前記共通電極ＣＥが前記ゲート絶縁層１２０と前記保護絶縁層１６０との間に形成された構造を「Ｍｉｄｄｌｅ  ＶＣＯＭ構造」という。
【００２８】
前記ゲートパッド部ＧＰは、前記ゲート配線ＧＬの端部１１３に形成されゲート信号が印加され、前記データパッド部ＤＰは前記データ配線ＤＬの端部１４５に形成されデータ信号が印加される。
【００２９】
具体的に、前記ゲートパッド部ＧＰは、前記ゲート配線ＧＬの端部１１３とゲートパッドホールＧＨを通じて接触される連結電極１４３と、前記連結電極１４３をキャップするように覆う連結キャッピング層１５３、及び前記連結キャッピング層１５３上に形成されたゲートパッド電極１７３を含む。前記ゲートパッドホールＧＨは前記ゲート絶縁層１２０がエッチングされ形成され、前記連結キャッピング層１５３は前記第１透明導電性物質で形成され、前記ゲートパッド電極１７３は前記第２透明導電性物質で形成される。
【００３０】
前記データパッド部ＤＰは、前記データ配線ＤＬの端部１４５を覆う前記配線キャッピング層１５５と、データパッドホールＤＨを通じて接触されるデータパッド電極１７５とを含む。前記端部１４５の下には前記半導体層１３１及び前記オーミックコンタクト層１３２がパターニングされたチャンネルパターン１３０ｄが形成される。
【００３１】
前記データパッドホールＤＨは前記保護絶縁層１６０がエッチングされることで形成され、前記配線キャッピング層１５５は前記第１透明導電性物質で形成され、前記データパッド電極１７５は前記第２透明導電性物質で形成される。
【００３２】
前記対向基板２００は第２ベース基板２０１を含み、前記第２ベース基板２０１上には遮光層２１０及びカラーフィルタ２２０が形成される。前記遮光層２１０は、前記ゲート配線ＧＬ、ソース配線ＤＬ、及びスイッチング素子ＴＲに対応する領域に形成される。前記カラーフィルタ２２０は前記画素領域に形成される。
【００３３】
図３乃至図９は、図２に図示された表示基板の製造方法を説明するための断面図である。
【００３４】
まず、図１及び図３を参照すると、ベース基板１０１上に第１金属層（図示せず）を形成する。
【００３５】
前記第１金属層は、例えば、クロム、アルミニウム、タンタル、モリブデン、チタニウム、タングステン、銅、銀等の金属又はこれらの合金等で形成されることができ、スパッタリング工程によって蒸着される。又、前記第１金属層は物理的性質の異なる２つ以上の層に形成されることができる。前記第１金属層上にはフォトレジスト膜を塗布する。前記フォトレジスト膜は、一例として、露光された領域が現像液によって溶解されるポジティブ型フォトレジストで形成されることができる。
【００３６】
第１マスク４１０を利用した写真工程で前記フォトレジスト膜をパターニングして第１フォトレジストパターンＰＲ１を形成する。前記第１フォトレジストパターンＰＲ１を利用したエッチング工程で前記第１金属層をパターニングしてゲート配線ＧＬ、ゲート配線の端部１１３、及びゲート電極ＧＥを含む第１金属パターンを形成する。
【００３７】
前記ゲート配線ＧＬは、ベース基板１０１上で第１方向に延長されて形成され、前記ゲート電極ＧＥは直線状の前記ゲート配線ＧＬから突出するように形成される。
【００３８】
前記第１金属パターンを形成するエッチング工程は、一例として、ウェットエッチングで進行される。又、前記第１金属パターンを形成するエッチング工程を終了すると、前記第１フォトレジストパターンＰＲ１を除去するストリップ工程を進行する。
【００３９】
図１及び図４を参照すると、前記第１金属パターンが形成されたベース基板１０１上に化学気相蒸着方法を利用してゲート絶縁層１２０を形成する。前記ゲート絶縁層１２０は、一例として、窒化シリコン（ＳｉＮｘ）、又は酸化シリコン（ＳｉＯｘ）で形成することができる。又、前記ゲート絶縁層１２０は、材質及び形成工程が互いに異なる二重層構造で形成することもできる。前記ゲート絶縁層１２０は、約３５００Å〜４５００Åの厚みに形成されることができる。
【００４０】
前記化学気相蒸着方法を利用して前記ゲート絶縁層１２０上に半導体層１３１及びオーミックコンタクト層１３２が順次に積層されたチャンネル層１３０を形成する。前記半導体層１３１は、一例として、非晶質シリコンで形成され、前記オーミックコンタクト層１３２は、一例として、ｎ型イオンが高濃度でドーピングされた非晶質シリコンで形成される。
【００４１】
第２マスク４２０を利用した写真工程で前記オーミックコンタクト層１３２上に第２フォトレジストパターンＰＲ２を形成する。前記第２フォトレジストパターンＰＲ２を利用して前記チャンネル層１３０及びゲート絶縁層１２０をエッチングして前記ゲート配線ＧＬの端部１１３を露出させるゲートパッドホールＧＨを形成する。前記ゲートパッドホールＧＨを形成した後、前記第２フォトレジストパターンＰＲ２はストリップ工程で除去する。
【００４２】
図１及び図５を参照すると、前記ゲートパッドホールＧＨが形成されたベース基板１０１上に第２金属層（図示せず）を形成する。
【００４３】
前記第２金属層は、例えば、クロム、アルミニウム、タンタル、モリブデン、チタニウム、タングステン、銅、銀等の金属又はこれらの合金等で形成されることができ、スパッタリング工程によって蒸着される。又、前記第２金属層は物理的性質の異なる２つ以上の層で形成されることもできる。
【００４４】
前記第２金属層上にフォトレジスト膜（図示せず）を塗布して第３マスク４３０を利用した写真工程で前記フォトレジスト膜をパターニングして第３フォトレジストパターンを形成する。前記第３フォトレジストパターンは、前記データ配線ＤＬ、ゲートパッド部ＧＰの連結電極１４３、データ配線ＤＬの端部１４５、ソース電極ＳＥ、及びドレイン電極ＤＥに対応する領域に第１厚みに形成された第１フォトパターンＰＲ３１と、前記ソース及びドレイン電極ＳＥ、ＤＥ間の離隔された領域、即ち、チャンネル領域ＣＨＡに第１厚みより薄い第２厚みに形成された第２フォトパターンＰＲ３２を含む。このため、第３マスク４３０は、第１フォトパターンＰＲ３１に対応する部分では完全に光を遮断し、第２フォトパターンＰＲ３２に対応する部分では部分的に光を遮断することが可能なように形成されている。
【００４５】
前記第３フォトレジストパターンＰＲ３１、ＰＲ３２を利用して前記第２金属層及び前記チャンネル層１３０をパターニングして前記データ配線ＤＬ、前記連結電極１４３、前記データ配線ＤＬの端部１４５及び電極パターンＥＰを形成する。
【００４６】
前記データ配線ＤＬは、前記ゲート配線ＧＬと交差する第２方向に延長されて形成され、前記連結電極１４３は前記ゲートパッドホールＧＨを通じて前記ゲート配線の端部１１３と接触されるように形成され、前記ゲート電極ＧＥと重なる前記電極パターンＥＰは前記チャンネル領域ＣＨＡが除去されないソース及びドレイン電極である。
【００４７】
又、前記データ配線ＤＬ、前記連結電極１４３、前記端部１４５、及び電極パターンＥＰの下には前記チャンネル層１３０がパターニングされたチャンネルパターンがそれぞれ形成される。図５に図示されたように、前記電極パターンＥＰの下にはチャンネルパターン１３０ｃが形成され、前記データ配線ＤＬ及びデータ配線の端部１４５の下にはチャンネルパターン１３０ｄがそれぞれ形成される。
【００４８】
図１及び図６を参照すると、アッシング工程を通じて前記第３フォトレジストパターンＰＲ３１、ＰＲ３２を一定厚みエッチング除去することで、前記第１フォトパターンＰＲ３１から一定の厚みが減少した第３フォトパターンＰＲ３３を形成する。前記第３フォトパターンＰＲ３３は、前記連結電極１４３、前記データ配線の端部１４５、ソース電極ＳＥ、及びドレイン電極ＤＥに対応する領域に形成される。反面、前記第２フォトパターンＰＲ３２が除去され前記チャンネル領域ＣＨＡの電極パターンＥＰが露出される。
【００４９】
前記第３フォトパターンＰＲ３３を利用して前記チャンネル領域ＣＨＡの電極パターンＥＰを除去し、互いに離隔された前記ソース及びドレイン電極ＳＥ、ＤＥを形成した後、前記第３フォトパターンＰＲ３３はストリップ工程で除去する。
【００５０】
図７は、図２に図示された表示基板が第４マスクによって製造された断面図である。
【００５１】
図１及び図７を参照すると、前記ソース及びドレイン電極ＳＥ、ＤＥ等が形成されたベース基板１０１上に第１透明導電層（図示せず）を形成する。前記第１透明導電層は、例えば、インジウムティンオキサイド、インジウムジンクオキサイド、非晶質インジウムティンオキサイド等のような透明な導電性物質で形成されることが好ましい。前記第１透明導電層は、スパッタリング方法を利用して蒸着することができ、約７００Åの厚みに形成される。
【００５２】
前記第１透明導電層上にフォトレジスト膜を塗布する。第４マスク４４０を利用した写真工程で前記フォトレジスト膜をパターニングして前記第１透明導電層上に第４フォトレジストパターンＰＲ４を形成する。前記第４フォトレジストパターンＰＲ４を利用して前記ソース電極ＳＥ、ドレイン電極ＤＥ、連結電極１４３、データ配線ＤＬ、及び端部１４５をそれぞれキャップするように覆うキャッピング層及び共通電極ＣＥを形成する。
このとき、ＰＲ４は、その幅が、ソース電極ＳＥ、ドレイン電極ＤＥ、連結電極１４３、データ配線ＤＬ、及び端部１４５の幅よりも大きくなるように形成される。第４マスク４４０の光を遮断する部分はＰＲ４の幅に対応するように形成されている。そして、ソース電極ＳＥ、ドレイン電極ＤＥ、連結電極１４３、データ配線ＤＬ、端部１４５、チャンネル領域上の半導体層１３１及びオーミックコンタクト層１３２上に形成された第１透明導電層は、ＰＲ４を用いてパターニングされる。
【００５３】
前記キャッピング層は、前記ソース電極ＳＥをキャッピングするソースキャッピング層１５１、前記ドレイン電極ＤＥをキャッピングするドレインキャッピング層１５２、前記連結電極１４３をキャッピングする連結キャッピング層１５３、及び前記データ配線ＤＬ及び端部１４５をキャッピングする配線キャッピング層１５５を含む。又、前記キャッピング層は、前記第２金属パターンの下に形成されたチャンネルパターンの露出された側面をキャッピングする。具体的には、図７に示すようにドレイン電極ＤＥのチャンネル領域ＣＨＡとは別の端部では、ドレイン電極ＤＥの上面及び側面と、チャンネルパターン１３０ｃの側面がドレインキャッピング層１５２により覆われている。また、ドレイン電極のチャンネル領域ＣＨＡ側では、ドレイン電極ＤＥの上面及び側面がドレインキャッピング層１５２により覆われている。チャンネル領域ＣＨＡ側では、チャンネルパターン１３０ｃのうちオーミックコンタクト層１３２の上面はドレインキャッピング層１５２により覆われているが、オーミックコンタクト層１３２の側面と半導体層１３１の上面は露出されている。ソースキャッピング層１５１もまたドレインキャッピング層１５２と同様に構成されている。
【００５４】
前記共通電極ＣＥは、前記画素部が定義される画素領域に平板形状に形成され、隣り合う画素部の共通電極ＣＥと電気的に連結されるようにパターニングされる。
【００５５】
前記のように前記第１透明導電層が前記第２金属パターンを覆うように形成することにより、前記共通電極ＣＥとこれと隣接した前記第２金属パターンがショートされる不良を防止することができる。
【００５６】
例えば、第１透明導電層で形成された共通電極ＣＥと第２金属層で形成された第２金属パターンが同じ層上に隣接するように形成されることにより、第１透明導電層残渣又は第２金属層残渣等による前記共通電極ＣＥと第２金属パターン間のショート不良がよく発生するという問題があった。
【００５７】
しかし、前記実施例によると、前記第２金属パターンをキャッピングするキャッピング層と前記共通電極ＣＥが同じ物質で同じ層上に形成され、一回のエッチング工程を通じてパターニングされるので、ショート不良を最小化させることができる。
具体的に説明すると、第２データ金属層を、共通電極（第１透明導電層）と同じ材質であるキャッピング層で覆うことで、共通電極及びキャッピング層形成後の残渣を同じエッチング工程で除去可能である。また、残渣をエッチング処理することで、残渣によるショート不良も除去することができる。さらに、そのキャッピング層を形成する工程は共通電極を形成する工程と同じ工程であるため、製造工程を増やすことなく、前記効果を得ることができるキャッピング層を形成することができる。
【００５８】
前記キャッピング層及び共通電極ＣＥを形成した後、前記ソースキャッピング層１５１及びドレインキャッピング層１５２が形成された前記ソース及びドレイン電極ＳＥ、ＤＥをマスクとして前記チャンネル領域ＣＨＡのオーミックコンタクト層１３２を除去して前記半導体層１３１を露出させる。
【００５９】
この場合、前記キャッピング層１５１、１５２は、前記オーミックコンタクト層１３２をエッチングするエッチング条件下で前記ソース及びドレイン電極ＳＥ、ＤＥを保護する保護膜として作用することになる。これにより、前記キャッピング層が形成されたソース及びドレイン電極ＳＥ、ＤＥをマスクとして使用することにより、前記ソース電極及びドレイン電極ＳＥ、ＤＥが損傷されることを防止することができる。
【００６０】
例えば、第２金属層で形成されたソース及びドレイン電極ＳＥ、ＤＥをマスクとして前記オーミックコンタクト層をエッチングする場合、前記ソース及びドレイン電極が約０．４μｍ程度エッチングされ傾斜（ｓｋｅｗ）が発生した。
【００６１】
このような点で前記実施例によると、前記ソース及びドレイン電極ＳＥ、ＤＥが損傷され傾斜が発生することを防止することができる。
【００６２】
前記オーミックコンタクト層１３２をエッチングした後、前記第４フォトレジストパターンＰＲ４はストリップ工程で除去する。
【００６３】
図１及び図８を参照すると、前記共通電極ＣＥが形成されたベース基板１０１上に保護絶縁層１６０を形成する。前記保護絶縁層１６０は、例えば、窒化シリコン（ＳｉＮｘ）乃至は酸化シリコン（ＳｉＯｘ）等で形成することができ、化学気相蒸着方法で形成することができる。又、保護絶縁層１６０は有機物質で形成することもできる。前記保護絶縁層１６０は約４０００Å〜６０００Åの厚みに形成される。
【００６４】
前記保護絶縁層１６０上にフォトレジスト膜を塗布して第５マスク４５０を利用した写真工程で前記フォトレジスト膜をパターニングして第５フォトレジストパターンＰＲ５を形成する。
【００６５】
前記第５フォトレジストパターンＰＲ５を利用して前記保護絶縁層１６０をエッチングして前記ドレイン電極ＤＥ上に形成された前記ドレインキャッピング層１５２を露出させるコンタクトホールＨ及び前記データ配線ＤＬの端部１４５上に形成された前記配線キャッピング層１５５を露出させるデータパッドホールＤＨを形成する。
【００６６】
一方、前記ゲートパッド部ＧＰが形成される領域には前記保護絶縁層１６０を除去して前記連結キャッピング層１５３を露出させる。本実施例では、ゲートパッド部上の保護絶縁層１６０全体を除去したが、一部分のみ除去することもできる。
【００６７】
前記コンタクトホールＨ及びデータパッドＤＨを形成した後、前記第５フォトレジストパターンＰＲ５はストリップ工程で除去する。
【００６８】
図１及び図９を参照すると、前記コンタクトホールＨ及びデータパッドホールＤＨが形成されたベース基板１０１上に第２透明導電層（図示せず）を形成する。前記第２透明導電層は、例えば、インジウムティンオキサイド、インジウムジンクオキサイド、非晶質インジウムティンオキサイド等のような透明な導電性物質で形成されることができる。前記第２透明導電層は、スパッタリング方法を利用して蒸着することができ、約５００Åの厚みに形成される。
【００６９】
前記第２透明導電層上にフォトレジスト膜を塗布する。第６マスク４６０を利用した写真工程で前記フォトレジスト膜をパターニングして前記第２透明導電層上に第６フォトレジストパターンＰＲ６を形成する。前記第６フォトレジストパターンＰＲ６を利用して画素電極ＰＥ、ゲートパッド電極１７３、及びデータパッド電極１７５を形成する。
【００７０】
前記画素電極ＰＥは、前記コンタクトホールＨを通じて前記ドレイン電極ＤＥと電気的に連結され前記共通電極ＣＥと向かい合うように形成され、複数の開口部ＯＰを含み前記開口部は等間隔に形成される。前記等間隔に形成された開口部ＯＰを含む前記画素電極ＰＥと前記共通電極ＣＥ間にはフリンジフィールドが形成される。前記共通電極ＣＥ、前記保護絶縁層１６０、及び前記画素電極ＰＥによって前記画素部Ｐのストレージキャパシタが定義される。
【００７１】
ここでは、開口部ＯＰが前記ゲート配線ＧＬが延長された前記第１方向と平行な構造を例としているが、前記開口部ＯＰは、前記データ配線ＤＬが延長された前記第２方向と平行な構造に形成されることができる。又、前記開口部ＯＰは、前記第１又は第２方向に曲げられたウェッジ（Ｗｅｄｇｅ）又はＶ字形状等の多様な形態に形成されることができる。
【００７２】
前記ゲートパッド電極１７３は前記連結キャッピング層１５３と接触され、前記データパッド電極１７５は前記端部１４５上の配線キャッピング層１５５と接触される。
【００７３】
前記画素電極ＰＥ、ゲートパッド電極１７３、及びデータパッド電極１７５を形成した後、前記第６フォトレジストパターンＰＲ６はストリップ工程で除去する。
【００７４】
図１０は、本発明の他の実施例による表示基板の断面図である。
【００７５】
図２及び図１０を参照すると、表示基板５００は、図２に図示された一実施例の表示基板１００と比較する時、一実施例の表示基板１００はチャンネル層及び第２金属層を１つのマスクを使用して形成する反面、前記表示基板５００はチャンネル層及び第２金属層を互いに異なるマスクを通じてそれぞれ形成する。
【００７６】
この場合、マスクをもう１つ追加して前記チャンネル層と第２金属層を別途にパターニングする。その他の構成要素は、実質的に互いに同じなので、反復される詳細な説明は簡略に後述する。
【００７７】
前記表示基板５００は、画素部Ｐ、ゲートパッド部ＧＰ、及びデータパッド部ＤＰを含む。
【００７８】
前記画素部Ｐは、スイッチング素子ＴＲ、共通電極ＣＥ、及び画素電極ＰＥを含む。前記スイッチング素子ＴＲは、ゲート配線ＧＬと連結されたゲート電極ＧＥ、データ配線ＤＬと連結されたソース電極ＳＥ、及び前記ソース電極ＳＥと離隔してチャンネルパターン５３０によって前記ソース電極ＳＥと電気的に連結されたドレイン電極ＤＥを含む。
【００７９】
前記ゲート電極ＧＥは第１金属層で形成され、前記ゲート電極ＧＥ上にはゲート絶縁層５２０が形成される。前記チャンネル部５３０は順次に積層された非晶質シリコンからなる半導体層及びｎ＋イオンドーピングされた非晶質シリコンからなるオーミックコンタクト層を含む。前記ソース電極ＳＥ及び前記ドレイン電極は第２金属層で形成され、第１透明導電性物質で形成されたソースキャッピング層５５１及びドレインキャッピング層５５２によってそれぞれ覆われる。
【００８０】
前記共通電極ＣＥは、前記画素部Ｐが定義された画素領域の前記ゲート絶縁層５２０上に第１透明導電性物質で形成される。前記スイッチング素子ＴＲと前記共通電極ＣＥ上には保護絶縁層５６０が形成される。
【００８１】
前記画素電極ＰＥは、前記保護絶縁層５６０上に第２透明導電性物質で形成され前記スイッチング素子ＴＲと電気的に連結される。前記共通電極ＣＥ、前記保護絶縁層５６０、及び前記画素電極ＰＥによって前記画素部Ｐのストレージキャパシタが定義される。
【００８２】
前記画素電極ＰＥは複数の開口部ＯＰを含み、前記開口部ＯＰは前記共通電極ＣＥと共にフリンジフィールドを形成するために等間隔に離隔することが好ましい。
【００８３】
前記ゲートパッド部ＧＰは、前記ゲート配線ＧＬの端部５１３とゲートパッドホールＧＨを通じて接触される連結電極５４３と、前記連結電極５４３をキャップするように覆う連結キャッピング層５５３及び前記連結キャッピング層５５３上に形成されたゲートパッド電極５７３を含む。前記ゲートパッドホールＧＨは、前記ゲート絶縁層５２０がエッチングされ形成され、前記連結キャッピング層５５３は前記第１透明導電性物質で形成され、前記ゲートパッド電極５７３は前記第２透明導電性物質で形成される。
【００８４】
前記データパッド部ＤＰは、前記データ配線ＤＬの端部５４５をキャッピングする前記配線キャッピング層５５５とデータパッドホールＤＨを通じて接触されるデータパッド電極５７５を含む。
【００８５】
前記データパッドホールＤＨは前記保護絶縁層５６０がエッチングされ形成され、前記配線キャッピング層５５５は前記第１透明導電性物質で形成され、前記データパッド電極５７５は前記第２透明導電性物質で形成される。
【００８６】
前記表示基板５００の製造工程は次のようである。
【００８７】
まず、ベース基板５０１上に第１金属層を形成し、第１マスクを使用してゲート配線ＧＬ及びゲート電極ＧＥを含む第１金属パターンを形成する。
【００８８】
前記第１金属パターンが形成されたベース基板５０１上にゲート絶縁層５２０を形成し、第２マスクを使用して前記ゲート配線ＧＬの端部５１３を露出させるゲートパッドホールＧＨを形成する。
【００８９】
前記ゲートパッドホールＧＨが形成されたベース基板５０１上に半導体層５３１及びオーミックコンタクト層５３２を形成し、第３マスクを使用して前記ゲート電極ＧＥとオーバーラップされるチャンネルパターン５３０を形成する。
【００９０】
前記チャンネルパターン５３０が形成されたベース基板５０１上に第２金属層を形成し、第４マスクを使用してソース電極ＳＥ、ドレイン電極ＤＥ、データ配線ＤＬ、連結電極５４３、データ配線の端部５４５を含む第２金属パターンを形成する。
【００９１】
前記第２金属パターンが形成されたベース基板５０１上に第１透明導電層を形成し、第５マスクを使用して前記第２金属パターンをキャップするように覆うキャッピング層５５１、５５２、５５３、５５５、及び共通電極ＣＥを形成した後、ソース電極ＳＥとドレイン電極ＤＥとの間のチャンネル領域上に位置したオーミックコンタクト層５３２を除去する。
【００９２】
前記共通電極ＣＥが形成されたベース基板５０１上に保護絶縁層５６０を形成し、第６マスクを使用して前記ドレイン電極ＤＥ上にコンタクトホールＨ及び前記データ配線ＤＬの端部５４５上にデータパッドホールＤＨを形成する。
【００９３】
前記コンタクトホールＨ及びデータパッドホールＤＨが形成されたベース基板５０１上に第２透明導電層を形成し、第７マスクを使用して前記画素電極ＰＥ、ゲートパッド電極５７３、及びデータパッド電極５７５を形成する。
上記図２及び図１０では、チャンネル領域ＣＨＡにおいて、ソースキャッピング層１５１及びドレインキャッピング層１５２は、オーミックコンタクト層１３２の上面は覆っているが、オーミックコンタクト層１３２の側面は覆っていない。しかし、ソースキャッピング層１５１及びドレインキャッピング層１５２は、オーミックコンタクト層１３２の上面及び側面をともに覆うように形成されても良い。
この場合、図６において、第３フォトパターンＰＲ３３を用いて、チャンネル領域ＣＨＡのオーミックコンタクト層１３２も除去し、半導体層１３１を露出させる。そして、次に半導体層１３１及びソース及びドレイン電極ＳＥ、ＤＥ等上に第１透明導電層を形成し、第４フォトレジストパターンＰＲ４を用いてキャッピング層をパターニングする。これにより、ソースキャッピング層１５１及びドレインキャッピング層１５２は、オーミックコンタクト層１３２の上面及び側面をともに覆うように形成される。
また、上記では開口部ＯＰは等間隔に形成されたが、必ずしも等間隔で形成される必要は無く、液晶の傾斜等を考慮し、適宜間隔は変更され得る。
【００９４】
以上で説明したように、本発明によると、共通電極を形成する透明導電層をキャッピング層としてデータ配線、ソース電極、及びドレイン電極を含む金属パターンをキャッピングした後、一回のエッチング工程を通じて前記共通電極と金属パターン間のショート不良を防止することができる。
【００９５】
又、前記キャッピング層が形成されたソース電極及びドレイン電極を利用してスイッチング素子のチャンネル領域に形成されたオーミックコンタクト層をエッチングすることにより、前記ソース及びドレイン電極の損失を防止することができる。
【００９６】
又、チャンネル層とソース金属層を１つのマスクを使用して前記金属パターンを形成することにより、製造工程の単純化を図ることができる。
【００９７】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００９８】
【図１】本発明の一実施例による表示パネルの平面図である。
【図２】図１のＩ−Ｉ’に沿って切断した断面図である。
【図３】図２に図示された表示基板の製造方法を説明するための断面図である。
【図４】図２に図示された表示基板の製造方法を説明するための断面図である。
【図５】図２に図示された表示基板の製造方法を説明するための断面図である。
【図６】図２に図示された表示基板の製造方法を説明するための断面図である。
【図７】図２に図示された表示基板の製造方法を説明するための断面図である。
【図８】図２に図示された表示基板の製造方法を説明するための断面図である。
【図９】図２に図示された表示基板の製造方法を説明するための断面図である。
【図１０】本発明の他の実施例による表示基板の断面図である。
【符号の説明】
【００９９】
１００、５００    表示基板
１２０    ゲート絶縁層
２００    対向基板
３００    液晶層
１３０ｃ、１３０ｄ    チャンネルパターン
１３１    半導体層
１３２    オーミックコンタクト層
１５１、１５２、１５３、１５５    キャッピング層
ＣＥ    共通電極
ＰＥ    画素電極
ＯＰ    開口部
ＧＰ    ゲートパッド部
ＤＰ    データパッド部
【図１】
0005389381.tif 000002
【図２】
0005389381.tif 000003
【図３】
0005389381.tif 000004
【図４】
0005389381.tif 000005
【図５】
0005389381.tif 000006
【図６】
0005389381.tif 000007
【図７】
0005389381.tif 000008
【図８】
0005389381.tif 000009
【図９】
0005389381.tif 000010
【図１０】
0005389381.tif 000011