(57)【特許請求の範囲】
【請求項１】
メモリセルアレイと、複数本のワードライン（row lines）と、複数のフィールド分離領域（Field isolations）と、複数本のビットライン(column lines)と、複数本のサブビットラインとを含む不発揮性メモリ（ＮＶＭ）であって、
前記メモリセルアレイは、複数のＮＶＭセルを含み、前記ＮＶＭセルは基板上に列（column）と行（row）を有するように配置された回路構造であり、各前記ＮＶＭセルは電荷蓄積物質、コントロールゲート（control gate）、第一ソース/ドレイン及び第二ソース/ドレインを有し、
前記ワードラインは、第一方向に延伸し、同一行の複数のＮＶＭセルのコントロールゲートに接続され、
前記フィールド分離領域は、設けられたパターンが前記メモリセルアレイの前記第一方向に沿って、一つの列ピッチ(column pitch)よりも小さく又は等しく変移し、
前記ビットラインは、第二方向へ延伸し、且つ前記ワードラインの上方に位置し
前記サブビットラインは、前記フィールド分離領域の二つの側に設けられ、対応するフィールド分離領域の一方側に沿って延伸する各サブビットラインは上段部及び下段部を含み、そのうち、前記上段部は同一列に配列された連続する第一数量のＮＶＭセルの第二ソース/ドレインに接続され、前記下段部がそれに隣接する列に配列された連続する第二数量のＮＶＭセルの第一ソース/ドレインに接続され、そのうち、第一層に位置する前記上段部及び前記下段部は、複数の電気接点のうちの１つにより第二層に位置する共通ビットラインに接続されており、
そのうち、前記第一数量の連続するＮＶＭセル及び前記第二数量の連続するＮＶＭセルは前記ビットラインに接続する如何なる電気接点(electric contact)を含まないことを特徴とする不発揮性メモリ。
【請求項２】
前記第一ソース/ドレイン、前記第二ソース/ドレイン及び前記サブビットラインは、不純物をインプラントすることにより形成され、且つ前記不純物が有する導電タイプ(conductivity type)は、前記基板とは相反し、
又、前記サブビットラインは、前記第二方向にそって前記フィールド分離領域の二つ側へ延伸し、複数のシリコン活性領域を跨ぎ、
そのうち、前記シリコン活性領域が、前記電気接点を設置する領域であることを特徴とする請求項１記載の不発揮性メモリ。
【請求項３】
前記不純物をインプラントする工程により形成される複数の半導体領域を更に含み、
そのうち、前記半導体領域は前記第二方向に沿って延伸することを特徴とする請求項２記載の不発揮性メモリ。
【請求項４】
前記フィールド分離領域が、隣接する列（column adjacent）の複数の対のサブビットラインを分離し、
そのうち前記フィールド分離領域の深さは、前記サブビットラインの深さよりも大きいことを特徴とする請求項１記載の不発揮性メモリ。
【請求項５】
前記上端部と前記下段部の接合箇所毎で、前記フィールド分離領域のパターンが前記第一方向に一つの列ピッチより小さく又は等しく変移して生成されることを特徴とする請求項１記載の不発揮性メモリ。
【請求項６】
同一フィールド分離領域にそって隣接する二つのサブビットラインの第一サブビットラインは、前記フィールド分離領域の第一側で止まり、前記フィールド分離領域に位置する第二側の第二サブビットラインが捻れ点を超えて、前記第一側へ延伸し続け、
そのうち、前記捻れ点において、前記フィールド分離領域パターンが前記第一方向へ一つの列ピッチよりも小さいか又は等しい偏移を生成することを特徴とする請求項１記載の不発揮性メモリ。
【請求項７】
前記第二サブビットラインは、電気接点により対応するビットラインに接続されることを特徴とする請求項６記載の不発揮性メモリ。
【請求項８】
各前記ＮＶＭセルの面積は、実質的に4F2に等しく、Ｆは半導体プロセステクノロジーノード(process technology node)の最小形状(feature size)を表すことを特徴とする請求項１記載の不発揮性メモリ。
【請求項９】
前記サブビットラインは、不純物をインプラントすることにより形成され、且つ前記不純物が有する導電タイプは前記第一ソース/ドレイン及び前記第二ソース/ドレインと同様であることを特徴とする請求項１記載の不発揮性メモリ。
【請求項１０】
前記電荷蓄積物質は、導電フローティングゲート(floating gate)、窒化シリコン膜(silicon nitride film)及びナノクリスタル粒(nano-crystal grain)のうちの一つであることを特徴とする請求項１記載の不発揮性メモリ。
【請求項１１】
ＮＯＲフラッシュメモリであることを特徴とする請求項１記載の不発揮性メモリ。
【請求項１２】
基板に、不純物をインプラントして複数のインプラントバンド領域を形成し、そのうち、前記インプラントバンド領域が第一方向へ延伸し、前記不純物の導電タイプが前記基板に相反する工程と、
前記基板表面に、第一誘電層(dielectric)と第一ポリシリコン(poly-silicon)膜を順に蒸着する工程と、
前記第一ポリシリコン膜に、ハードマスク(hard mask)を蒸着し、パターン化する工程と、
前記第一誘電層と前記第一ポリシリコン膜を前記基板の所定深さまでエッチングし、前記基板の表面に複数の溝を形成することにより、各前記インプラントバンド領域が複数の対に分離されたサブビットラインを形成し、同時に、前記基板の表面において複数の接点設置領域を選択的にエッチングせず、そのうち、各前記サブビットラインがメモリセルアレイにおいて複数のＮＶＭセルのソース/ドレインを含む工程と、
前記基板の表面に、第二誘電層を蒸着する工程と、
前記第二誘電層に、第二ポリシリコン膜を蒸着しパターン化して前記ＮＶＭセルのコントロールゲートを形成する工程と、
前記接点設置領域において、複数の電気接点を形成し、複数のビットライン領域に導電物質を蒸着する工程と
を含むことを特徴とする導電フローティングゲート不発揮性メモリの形成方法。
【請求項１３】
前記溝の深さは前記サブビットライン及び前記ソース/ドレインの接合深さよりも大きいことを特徴とする請求項１２記載の方法。
【請求項１４】
前記ＮＶＭセルが前記基板上に列（column）と行（row）を有するように配置された回路構造であり、各前記ＮＶＭセルがフローティングゲート、コントロールゲート、第一ソース/ドレイン及び第二ソース/ドレインを有することを特徴とする請求項１２記載の方法。
【請求項１５】
溝の一側に沿って延伸する各サブビットラインが、上段部及び下段部を有し、そのうち、前記上段部が同一列に配列された連続する第一数量のＮＶＭセルの第二ソース/ドレインに接続され、前記下段部がそれに隣接する列に配列された連続する第二数量のＮＶＭセルの第一ソース/ドレインに接続され、そのうち、第一層に位置する前記上段部及び前記下段部は、複数の電気接点のうちの１つにより第二層に位置する共通ビットラインに接続されていることを特徴とする請求項１４記載の方法。
【請求項１６】
前記第一数量の連続するＮＶＭセル及び前記第二数量の連続するＮＶＭセルが前記ビットラインに接続する如何なる電気接点を含まないことを特徴とする請求項１５記載の方法。
【請求項１７】
前記溝が設けられたパターンは、前記ＮＶＭセルの前記第二方向に沿って一つの列ピッチよりも小さいか又は等しく変移することを特徴とする請求項１５記載の方法。
【請求項１８】
前記上段部と前記下段部の各接合箇所において、前記フィールド分離領域のパターンは前記第一方向に一つの列ピッチより小さいか又は等しく変移して生成されることを特徴とする請求項１７記載の方法。
【請求項１９】
各前記ＮＶＭセルの面積は実質的に４Ｆ２に等しく、Ｆは半導体プロセステクノロジーノード(process technology node)の最小形状(feature size)を表すことを特徴とする請求項１２記載の方法。
【請求項２０】
前記不発揮性メモリがＮＯＲフラッシュメモリであることを特徴とする請求項１２記載の方法。
【請求項２１】
基板に、不純物をインプラントして複数のインプラントバンド領域を形成し、そのうち、前記インプラントバンド領域が第一方向へ延伸し、前記不純物の導電タイプが前記基板に相反する工程と、
前記基板表面に、ハードマスク(hard mask)を蒸着し、パターン化する工程と、
前記基板を所定深さまでエッチングし、前記基板の表面に複数の溝を形成することにより、各前記インプラントバンド領域が複数の対に分離されたサブビットラインを形成し、同時に、前記基板の表面において複数の接点設置領域を選択的にエッチングせず、そのうち、各前記サブビットラインがメモリセルアレイにおいて複数のＮＶＭセルのソース/ドレインを含む工程と、
前記基板の表面に、第一誘電層と、電荷蓄積物質と、第二誘電層を順に蒸着する工程と、
前記第二誘電層に、ポリシリコン膜を蒸着しパターン化して前記ＮＶＭセルのコントロールゲートを形成する工程と、
前記接点設置領域において、複数の電気接点を形成し、複数のビットライン領域に導電物質を蒸着する工程と、を含み、
そのうち、前記ＮＶＭセルが前記基板上に列（column）と行（row）を有するように配置された回路構造であり、各前記ＮＶＭセルが電荷蓄積物質層、コントロールゲート、第一ソース/ドレイン及び第二ソース/ドレインを有し、
溝の一側に沿って延伸する各サブビットラインが、上段部及び下段部を有し、そのうち、前記上段部が同一列に配列された連続する第一数量のＮＶＭセルの第二ソース/ドレインに接続され、前記下段部がそれに隣接する列に配列された連続する第二数量のＮＶＭセルの第一ソース/ドレインに接続され、そのうち、第一層に位置する前記上段部及び前記下段部は、複数の電気接点のうちの１つにより第二層に位置する共通ビットラインに接続されていることを特徴とする不発揮性メモリの形成方法。
【請求項２２】
前記電荷蓄積物質が、窒化シリコン膜及びナノクリスタル膜のうち一つであることを特徴とする請求項２１記載の方法。
【請求項２３】
前記電荷蓄積物質層がナノクリスタル膜である時、前記ナノクリスタル膜が化学気相蒸着(Chemical Vapor Deposition)膜及びナノクリスタル成分がインプラントされた酸化物膜のうちの一つであることを特徴とする請求項２２記載の方法。
【請求項２４】
前記溝の深さが前記サブビットライン及び前記ソース/ドレインの接合深さより大きいことを特徴とする請求項２１記載の方法。
【請求項２５】
前記第一数量の連続するＮＶＭセル及び前記第二数量の連続するＮＶＭセルが前記ビットラインに接続する如何なる電気接点を含まないことを特徴とする請求項２１記載の方法。
【請求項２６】
前記溝が設けられたパターンは、前記ＮＶＭセルの前記第二方向に沿って一つの列ピッチよりも小さいか又は等しく変移することを特徴とする請求項２１記載の方法。
【請求項２７】
前記上段部と前記下段部の各接合箇所において、前記溝のパターンは前記第二方向に一つの列ピッチより小さいか又は等しく変移して生成されることを特徴とする請求項２６記載の方法。
【請求項２８】
各前記ＮＶＭセルの面積は、実質的に４Ｆ２に等しく、Ｆは半導体プロセステクノロジーノードの最小形状を表すことを特徴とする請求項２１記載の方法。
【請求項２９】
前記不発揮性メモリがＮＯＲフラッシュメモリであることを特徴とする請求項２１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体不発揮性メモリ(ＮＶＭ、non  volatile memory)のアレイ(array)構造及び従来の相補型金属酸化膜半導体(ＣＭＯＳ、Complimentary  Metal  Oxide  Semiconductor)製造技術により上記アレイを製造する方法に関わり、特に、本発明は複数のＮＯＲ ＮＶＭセルストリング(cell string)が、複数のフィールドサイドサブビットライン（field side sub bitline）により一連の半導体ＮＶＭセルを接続することに関する。前記ＮＯＲ ＮＶＭセルストリングを含んだ前記ＮＯＲフラッシュメモリアレイは、従来のＮＡＮＤフラッシュアレイと同様に高いセル面積密度(cell area density)を有する。セル面積密度を高める以外に、本発明は従来のＮＯＲフラッシュメモリがＮＡＮＤフラッシュメモリと比較して、読み出し/書き込み速度が速く、低動作(operation)電圧におけるメリットを依然維持することができる。
【背景技術】
【０００２】
半導体不発揮性メモリ、特にＥＥＰＲＯＭ(electrical erasable programmable read only memory)は、コンピュータ、電子通信端末から消費家電製品（consumer appliance）まで幅広く電子設備に用いられている。一般的に、ＥＥＰＲＯＭにおいて、不発揮性メモリのメカニズムはファームウェア(firmware)とデータを記憶し、即ちシステムの電源をオフにした後でも、前記ファームウェアとデータが保存でき、しかも、その後必要であれば、前記ファームウェアとデータの補正が可能である。ＥＥＰＲＯＭ セル(cell)がデータを記憶する方法は、電荷担体(charge carrier)を金属酸化膜半導体電界効果トランジスタ(ＭＯＳＦＥＴ、Metal Oxide Semiconductor Field Effect Transistors)の基板(substrate)から電荷蓄積層（charge storage layer）に注入することによりＭＯＳＦＥＴのしきい電圧(threshold voltage)(素子の電圧のON/OFF)を調整して行う。例えば、ｎチャンネルＭＯＳＦＥＴを例に挙げると、電子がトランジスタチャネル領域上方のフローティングゲート(floating gate)、又は誘電層(dielectric layer)、又はナノクリスタル(nano-crystals)に堆積した場合、ＭＯＳＦＥＴが相対的に高いしきい電圧を有することになる。
【０００３】
フラッシュＥＥＰＲＯＭが特別に配置されたＥＥＰＲＯＭセルアレイとみなされ、データを消去する時、一度だけ全てのメモリセルのデータを消去、又はセクター(sector)を単位として消去できる。メモリセルがアレイにおいて接続配置される方法に基づき、フラッシュＮＶＭアレイはＮＯＲフラッシュアレイとＮＡＮＤフラッシュアレイに分割される。図1を参照すると、ＮＯＲフラッシュアレイは並列(parallel)に複数のＮＶＭセル(ＮＶＭ cell)が接続されており、そのうち、前記ＮＶＭセルのソース(source)は共通グランド(common ground)１２に接続され、前記ＮＶＭセルのドレイン(drain)はそれぞれ複数のビットライン(bitline)(Ｂ1〜ＢＭ)に接続される。図1のＭ×Ｎ ＮＯＲフラッシュアレイにおいて、ｘ軸方向に沿って延伸する各ワードライン(wordline)はＭ個のＮＶＭセルを含み、各ドレインはそれぞれＭ本のビットラインに接続される。かつ、ｙ軸方向に沿って延伸する各ビットラインは、Ｎ個のＮＶＭセルのドレインに接続される。前記ＮＯＲフラッシュアレイ中の全てのＮＶＭセルのソースは、いずれも単一の共通グランド(common ground)１２に接続される。
【０００４】
ワードラインが選択されるとき、前記ワードラインと連結されるＭ個のＮＶＭセルはいずれも起動(activated)される。一方、選択されていない複数のワードラインと連結されるその他のＮＶＭセルはＭ本のビットラインと電気的に分離される。連結されたＭ本のビットラインを介して、Ｍ個の選択されたＮＶＭセルのドレインの電気反応を検出することができる。ＮＯＲフラッシュアレイにおいてバイアス(bias)及び信号はいずれも前記選択されたＮＶＭセルの電極に直接印加するので、一般的に、ＮＡＮＤフラッシュアレイに比べて、ＮＯＲフラッシュアレイは読み出し/書き込み速度において高速であり、且つ低動作電圧である。
【０００５】
ＮＡＮＤフラッシュアレイは直列接続方式で複数のＮＶＭセルと接続される。ＮＡＮＤフラッシュアレイは、ＮＯＲフラッシュアレイにおけるソース−ソース間の接続、又は、ドレイン−ドレイン間の接続とは異なる接続配置方法を取っており、ＮＡＮＤフラッシュアレイは、ＮＶＭセルのドレインを隣り合う次のＮＶＭセルのソースに接続させる。半導体プロセステクノロジーノード（process technology node）により、単一ＮＡＮＤセルストリングは、直列接続するＮＶＭセルの数量が８から３２まで異なる。図２を参照すると、Ｎ×ＮのＮＡＮＤフラッシュアレイは、Ｍ個のＮＡＮＤセルストリングを含み、各ＮＡＮＤセルストリングは、ｐ(＝８〜３２)個のＮＶＭセル及び一つの選択ゲート(selection gate)を含み、前記選択ゲートにより前記ＮＡＮＤセルストリングを対応するメインビットラインに接続する。各メインビットラインは、ｑ個のＮＡＮＤセルストリングに接続されるので、Ｍ×Ｎ ＮＡＮＤフラッシュアレイにおいて、各メインビットラインがｐ×ｑ（＝Ｎ）個のＮＶＭセルに接続される。各ＮＡＮＤセルストリングにとって、接点（ｃｏｎｔａｃｔ）１１が前記ＮＡＮＤセルストリングの末端に位置し、前記ＮＡＮＤセルストリングが対応するメインビットラインに接続される以外に、各ＮＶＭセルのソースとドレインが相互に重なるので、直列接続する各ＮＶＭセルの間に接点を有さない。通常、ＮＡＮＤフラッシュアレイにおいて、複数のＮＡＮＤセルストリングに接続する各メインビットラインはｙ軸方向に延伸し、各共通ソースライン１２はｘ軸方向に延伸する。その一方、図１に示されるように、ＮＯＲフラッシュアレイの各ＮＶＭセルは、いずれも接点１１を設けて、各ＮＶＭセルのドレインを対応するメインビットラインに接続する。ｐ=１のとき、ＮＯＲフラッシュアレイはＮＡＮＤフラッシュアレイに実質的に相当する。通常、ＮＯＲフラッシュアレイにおいて、接点１１を含む各ＮＯＲ ＮＶＭセル面積(cell size)が９〜１０Ｆ2であるが、ＮＡＮＤフラッシュアレイにおいて、各ＮＡＮＤ ＮＶＭセル面積は接点を含まないので、僅か４〜５Ｆ2に過ぎない。ここでＦは半導体プロセステクノロジーノードの最小形状(minimum feature size)を表す。従って、同様のメモリ面積及び同様の半導体プロセステクノロジーノードの条件の下、ＮＡＮＤフラッシュアレイのチップセルアレイ面積(chip cell array area)はＮＯＲフラッシュアレイのチップセルアレイ面積より(約４０％〜５０％)小さい。つまり、同様のビット蓄積容量の条件において、セルアレイ面積の小さいＮＡＮＤフラッシュアレイは、製造コストが低く競争力を有する。
【０００６】
一方、ＮＡＮＤセルストリングのＮＶＭセルにアクセスする場合、選択されていないＮＶＭセルのコントロールゲート(control gate)に十分に高い電圧を印加して、バイアスが選択されたＮＶＭセルのソースとドレインに供給する必要がある。ＮＡＮＤセルストリングのアクセス時間は長く、通常約数１０ミリセカンド(microsecond)である。これは、ＮＡＮＤセルストリングのバイアスを供給するために、選択されていないＮＶＭセルのゲートを十分に高い電圧まで充電してＮＶＭセルを導通(turn ON)するのに一定の時間が必要であるからである。その一方、ＮＯＲフラッシュアレイのアクセス時間は、通常、数１０ナノセカンド(nanosecond)しかかからない。よって、ランダムアクセススピードにおいて、ＮＯＲフラッシュアレイはＮＡＮＤフラッシュメモリより数百倍高速である。
【０００７】
プログラミング(programming)方法において、ＮＯＲフラッシュアレイは、通常ホットキャリア注入（hot carrier injection）法を採択し、ＮＡＮＤフラッシュアレイは、Ｆ/Ｎトンネリング（Fowler-ＮＯＲdheim tunneling）法を採択する。ホットキャリア注入法と比べて、前記Ｆ/Ｎトンネリング法は、高い電圧を印加し、長いパルス(pulse)期間を維持することにより、半導体ＮＶＭセルの同様のしきい電圧変化量(threshold voltage shift)を得る必要がある。従来、前述のＦ/Ｎトンネリング法を使用した電圧は１７Ｖから２２Ｖであり、パルス持続期間は数百μｓから数十ｍｓである。一方、ホットキャリア注入法の電圧は３Ｖから１０Ｖであり、パルス持続期間は数百ｎｓから数十μｓである。よって、ＮＯＲフラッシュアレイの各電圧パルス毎のプログラム効率(program efficiency per pulse shot)はＮＡＮＤフラッシュアレイに比べて非常に高い。
【０００８】
本発明のフィールドサイドサブビットラインＮＯＲ  フラッシュアレイは、フィールドサイドサブビットラインにより複数のＮＶＭセルを接続して、ＮＯＲセルストリングを形成する。読み取り/書き込み速度が高速であり、低動作電圧であるメリットを有する以外に、本発明のＮＯＲフラッシュアレイはＮＡＮＤフラッシュアレイと同様のセル面積密度も有する。以下において、従来のＭＯＳＦＥＴ製造技術により本発明のフィールドサイドサブビットラインＮＯＲフラッシュアレイの製造方法を説明する。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、フィールドサイドサブビットラインＮＯＲフラッシュアレイ及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
図３は、本発明のフィールドサイドサブビットラインＮＯＲフラッシュアレイの実施例の構造図である。図３を参照すると、本実施例のアレイのサイズはＭ×Ｎである。特定半導体製造プロセス技術ノードの最小コントロールゲートのピッチ（pitch）に基づき、複数のＮＶＭセルのコントロールゲートにより形成されるＮ本のワードラインがｘ軸方向へ延伸する。そして、特定半導体製造プロセス技術ノードの最小第一金属線ピッチに基づき、複数本の第一金属ビットラインにより形成されるＭ本のメインビットラインがｙ軸方向へ延伸する。各フィールドサイドサブビットライン３２はそれぞれ２ｐ個のＮＶＭセルのソース/ドレインに接続され、同時に、電気接点３１は、各フィールドサブビットライン３２の中間の捻れ点（twisted  point）に位置し、対応するメインビットライン(Ｂ１〜ＢＭ)に接続する。各フィールドサイドサブビットライン３２は二つの末端で止まり、且つ前記捻れ点において電気接点３１を形成する。各メインビットラインは、ｑ本のフィールドサイドサブビットライン３２に接続する。二つの隣接するフィールドサイドサブビットライン３２は、中間点を中心として、単一メインビットラインに沿って相互に交差配置されるので、各メインビットラインを超える各ワードラインは二つの隣接するＮＶＭセルのソースとドレインを含む。従って、Ｍ×ＮサイズのフィールドサイドサブビットラインＮＯＲフラッシュアレイにおいて、一列(column)にＮ個のＮＶＭセルを有し、且つＮ＝ｐ×ｑである。そのうち、ｑは、各メインビットラインが接続するフィールドサイドサブビットライン３２の総数であり、ｐは各フィールドサイドサブビットライン３２が接続するＮＶＭセルの総数（２ｐ）の半分である。
【００１１】
図４Ａ及び図４Ｂは、それぞれ本発明のＮ型とＰ型フィールドサイドサブビットラインＮＯＲフラッシュアレイの断面図である。図４Ａ及び図４Ｂを参照すると、Ｐ型シリコン基板４０１及びＮ型シリコン基板４２１の活性表面（active surface）は、それぞれ電界酸化物(field oxide)が充填された複数の分離溝（isolation trench）４０３により分離されている。図４Ａに示されるように、分離溝４０３の二つの側壁に沿って、Ｎ型ＮＶＭセルのＮ型拡散(diffusion)ソース/ドレイン４０２はＰ型シリコン基板４０１の活性表面内に形成される。図４Ｂに示されるように、分離溝４０３の二つの側壁に沿って、Ｐ型ＮＶＭセルのＰ型拡散ソース/ドレイン４２２がＮ型シリコン基板４２１の活性表面内に形成される。ＮＶＭセルのチャネル(channel)領域４０５がコントロールゲート（ワードライン）４０６（ｘ軸方向に沿って延伸する）の下方、及びソースとドレインの間の活性表面上に形成される。よって、本発明のフィールドサイドサブビットラインＮＯＲフラッシュアレイによれば、ＮＶＭセルのチャネル長さ及び幅は、それぞれ活性シリコン領域（active silicon area）の幅とコントロールゲート４０６の幅に等しい。一方、従来のＮＶＭ及びＮＡＮＤフラッシュアレイのチャネル長さ及び幅は、それぞれコントロールゲートの幅と活性シリコン領域の幅に等しい。トネリング誘電層（tunneling dielectric）４０７は、前記活性シリコン基板表面の上方に位置し、蓄積物質(storing material)４０８がトネリング誘電層４０７の上方に堆積する。蓄積物質４０８は、多結晶質（poly-crystalline）、窒化シリコン膜（silicon nitride film）、ナノ結晶粒（nano-crystal grain）の層であってもよい。セルコントロールゲート４０６はカップリング誘電層（coupling dielectric）４１０の上方に位置し、カップリング誘電層４１０も蓄積物質４０８の上方に位置する。図４Ａ及び図４Ｂに示すように、ＮＶＭセルの複合積層膜（composite film stack）は、シリコン基板、トネリング誘電層、蓄積物質、カップリング誘電層及びコントロールゲート材料が下から上へ順に積層する。          
【００１２】
本発明によれば、ＮＶＭセルのソース/ドレインと同一タイプの不純物(impurity)を使用することにより、フィールドサイドサブビットライン３２を形成して、図４Ａ及び図４Ｂに示されるように、フィールドサイドサブビットライン３２は、分離溝４０３の二つの側壁に位置する複数のＮＶＭセルのソース/ドレインに接続される。拡散フィールドサイドサブビットライン３２の接合深さ（junction depth）（それぞれ、図４Ａ中のＮ型拡散ソース/ドレイン４０２の接合深さ及び図４Ｂ中のＰ型拡散ソース/ドレイン４２２の接合深さに相当する）は分離溝４０３の底部よりも高いので（即ち分離溝４０３の底部はサブビットライン３２の底部よりもさらに深い）、同一の分離溝４０３の二つの側壁に沿って形成された二つの隣接するフィールドサイドサブビットライン３２は前記分離溝４０３により電気的に隔離される。図５の俯瞰図を参照すると、拡散フィールドサイドサブビットライン３２は分離溝４０３の二つの側に沿って延伸する。この交差するサブビットライン構造において、ある側のサブビットラインは、電界酸化物が充填される対角形状（diagonal shape）の溝に止まり、隣接する側のサブビットラインが中間の捻れ点を超えて溝の他の側に延伸する。同時に、フィールドサイドサブビットライン３２の中間の前記捻れ点に電気接点(electrical contact)を設置して、前記フィールドサイドサブビットライン３２を対応するメインビットラインに接続する。
【００１３】
特定半導体プロセステクノロジーノードにおいて、本発明のフィールドサイドサブビットラインＮＯＲフラッシュアレイは従来のＮＡＮＤフラッシュアレイと同様に、同一のセルアレイ面積を有するとともに、依然読み取り/書き込み速度が速く、低動作電圧のメリットを維持する。以下の説明において、本発明の実施例を挙げることにより、当業者は、本発明が各種可能方法により実施でき、下記の実施例又は実施例中の特徴に制限されないことが理解できる。
【図面の簡単な説明】
【００１４】
【図１】図１は、従来のＮＯＲフラッシュアレイの構造図である。
【図２】図2は、従来のＮＡＮＤフラッシュアレイの構造図である。
【図３】図3は、本発明のフィールドサイドサブビットラインＮＯＲフラッシュアレイの実施例の構造図である。
【図４Ａ】図４Aは、図３に基づいた本発明のＮ型フィールドサイドサブビットラインＮＯＲフラッシュアレイの一部断面図である。
【図４Ｂ】図４Bは、図３に基づいた本発明のＰ型フィールドサイドサブビットラインＮＯＲフラッシュアレイの一部断面図である。
【図５】図５は、図３に基づいた本発明のフィールドサイドサブビットラインＮＯＲフラッシュアレイの一部平面図である。
【図６Ａ】図６Aは、本発明のサブビットラインのインプラント領域及びインプラントブロッキング(blocking)領域のフォトマスク図である。
【図６Ｂ】図６Bは、本発明の活性領域(active area)及びフィールド領域(field area)のフォトマスク図である。
【図６Ｃ】図６Cは、本発明のサブビットラインのインプラント領域、セルアレイ活性領域及びフィールド領域が重なった図である。
【図７】図７は、本発明の実施例に基づく、Ｐ型基板にＮ型フィールドサイドサブビットラインを形成するプロセスフローモジュールである。
【図８】図８は、本発明の実施例に基づく、ポリシリコンを蓄積物質（フローティングゲート）として使用した横断面図である。
【図９】図９は、本発明の実施例に基づく、堆積式窒化物膜(stacked nitride film)を蓄積物質として使用した横断面図である。
【図１０】図１０は、本発明の実施例に基づく、埋め込みナノクリスタル粒子を蓄積物質として使用した横断面図である。
【発明を実施するための形態】
【００１５】
＜実施例＞
以下の実施例は、複数のＮ-型ＮＶＭセルを例として図に示し、本発明のフィールドサイドサブビットラインＮＯＲフラッシュアレイの製造方法を説明する。当然、本発明のフィールドサイドサブビットラインＮＯＲフラッシュアレイは、複数のＮ-型ＮＶＭセルを使用しての実施に制限されない。特定半導体プロセステクノロジーノードに基づき、本発明のフィールドサイドサブビットラインＮＯＲフラッシュアレイのＮＶＭセル面積はコントロールゲートのピッチ及び第一金属線のピッチによって決まる。Ｆは特定半導体プロセステクノロジーノードの最小形状を表す。特定半導体プロセステクノロジーノードにとって、コントロールゲートのピッチ及び第一金属線のピッチは、２Ｆに等しくできるので、従来のＮＯＲフラッシュアレイのセルの特徴面積が９〜１０Ｆ2であるのに対して、本発明のフィールドサイドサブビットラインＮＯＲフラッシュアレイのセルの特徴面積は僅か４Ｆ2に過ぎない。
【００１６】
図３を参照すると、フィールドサイドサブビットラインの記号は３２で表す。ＮＶＭセルのソース/ドレインと同一タイプの不純物（impurity）を使用することにより、フィールドサイドサブビットライン３２を形成し、フィールドサイドサブビットライン３２が分離溝４０３の二つの側壁に位置する複数のＮＶＭセルのソース/ドレインに接続される。各フィールドサイドサブビットライン３２はその二端末で止まり、その中点に設けられた電気接点３１により対応するメインビットラインに接続される。拡散フィールドサイドサブビットライン３２の接合深さは分離溝４０３の底部よりも高い必要があり、よって、同一の分離溝４０３の二つの側壁に沿って、形成された二つの隣接するフィールドサイドサブビットライン３２は前記分離溝４０３により電気的に隔離される。
【００１７】
図７のＮ-型サブビットラインＮＶＭ素子を形成するため、Ｐ-型ベアシリコンウェハ（Bare Si wafer）４０１のセルアレイ領域内にセルウェルインプラント（cell well implant）を行う。前記セルウェルインプラントは、ディープＮ-型ウェル分離、Ｐ−型フィールド及びパンチスルー（punch through）インプラントを含む。図６Ａに示されるように、サブビットラインフォトマスク(photo mask)６１により、セルソース/ドレインサブビットライン、及びソース/ドレインポケットインプラント(pocket implant)を行う。シリコンに対する低熱拡散率（low thermal diffusivities）の重イオン（heavy ion）物質、例えば、ヒ素(arsenic)及びインジウム（indium）は、図６Ａの領域６２にインプラントする場合、優先的に選択される。前記二種のインプラントを行う時、エネルギー（energy）、ドーズ量（dosage）及び入射角度（incident angle）を調整して最適化することにより、本発明のフィールドサイドサブビットラインＮＯＲフラッシュアレイは高素子透過性、高プログラミング化効率及び低サブビットライン低効率（resistivity）が達成できる。この後、シリコンウェハは分離溝が形成され、即ち溝エッチング工程が行われ、図６Ａのインプラント領域６２をエッチング透過し、元々の単一のサブビットラインを２本の隔離されたサブビットライン３２に分けられる。
【００１８】
本発明の実施例に基づき、ポリシリコン(poly-silicon)を蓄積物質のフローティングゲートＮＶＭ素子として使用し、以下のようにＳＡＳＴＩ （self-aligned shallow trench isolation）工程を行う。図８を参照すると、（１）シリコン基板４０１にトンネル酸化層４０７を熱生成する。（２）シリコンウェハに第一ポリシリコン膜８１及び窒化物ハードマスクフィルム（nitride hard mask film）を蒸着させる(図示せず)。（３）図６Ｂに示されるように、活性領域６３に基づき、窒化物ハードマスクフィルムがパターン化(patterned)され且つエッチングされる。窒化物ハードマスクフィルムは、活性領域６３だけを被覆する。図６Ｃは、サブビットラインインプラント領域６２、活性領域６３及びフィールド領域４０３が重なった図である。図６Ｃからわかるように、サブビットラインインプラント領域６２及び活性領域６３は領域６５において重なっている。（４）溝エッチング工程を行う。第一ポリシリコン膜８１及びトンネル酸化層４０７をエッチングし、シリコン基板４０１に第一ポリシリコン膜８１及びトンネル酸化層４０７を貫通する分離溝４０３を形成し、分離溝４０３の深さはサブビットライン３２の接合深さよりも大きい。図６Ｂからわかるように、これら前記分離溝(即ちフィールド)４０３は、パターンが設けられ、アレイのｘ軸方向に沿って、列ピッチ(column pitch)よりも小さく又は等しく変移する。（５）周辺ＭＯＳＦＥＴのゲート酸化物生成ステップの前、及び周辺ＭＯＳＦＥＴのウェルインプラントステップの後に、ＮＶＭセルのカップリング誘電層４１０を蒸着する。（６）カップリング誘電層４１０上に蒸着した第二ポリシリコン膜８２がパターン化且つエッチングされて、ＮＶＭ素子のコントロールゲート４０６(即ちＮＶＭアレイのワードライン)を形成する。（７）従来の後段の金属導線製造工程において、金属接点及び金属線が、メモリアレイの電気接点３１及び列（column)ラインにそれぞれ設けられる。
【００１９】
周辺ＭＯＳＦＥＴを形成するプロセスは現在のＣＭＯＳプロセス分野において通常の知識を有する者が熟知するところなので、詳述しない。しかし、本発明を完全に説明するために、下記のように概説する。（１）イオンインプラント(ion implantation)によりＮ型ＭＯＳＦＥＴウェル及びＰ型ＭＯＳＦＥＴウェルを形成する。（２）ＭＯＳＦＥＴゲート酸化物（厚い及び薄い）を成長させる。（３）第二ポリシリコンゲートを蒸着する。（４）フォトマスク及びエッチングプロセスにより、セルコントロールゲート及び周辺ＭＯＳＦＥＴのゲートを形成する。（５）イオンインプラントにより、ＭＯＳＦＥＴのＬＤＤ（lightly doped drain）とポケットを行う。（６）ＭＯＳＦＥＴスペーサーを形成する。（７）インプラントにより、Ｎ型及びＰ型ＭＯＳＦＥＴのソースとドレインを形成する。（８）不純物の活性化アニール（impurity activation anneals）を行う。（９）ＳＡＬＩＣＩＤＥ(self-aligned silicide)８３を形成する。前段のプロセステクノロジーにより周辺ＭＯＳＦＥＴ素子及びＮＶＭセル素子が完成する。
【００２０】
後段のプロセステクノロジーにより、アレイにおけるＮＶＭセル素子及び回路中のＭＯＳＦＥＴ素子を誘電膜内の導電材質を隔離することにより接続させることができる。前記後段のプロセステクノロジーは、接点に導電材質を形成し、層間誘電層(inter-dielectric layer)にビアホール(via hole)を形成し、層間金属層(inter-metal layer)に金属線を形成する工程（以下、後段金属線製造工程と称す）を含む。よって、複数の電気接点３１がフィールドサイドサブビットライン中間の捻れ点に形成され、導電物質がメインビットライン領域に蒸着される。
【００２１】
本発明の実施例によれば、図９は、窒化物膜(nitride film)を蓄積物質として使用する窒化物ＮＶＭ素子の断面図である。図７のセルアレイウェル及びサブビットラインのソース/ドレインを形成した後、以下の工程を行う。（１）シリコンウェハにハードマスクフィルムを蒸着する（図示せず）。その後、図６Ｂに示すように、活性領域６３に基づき、窒化物ハードマスクがパターン化され且つエッチングされる。窒化物ハードマスクは活性領域６３のみを覆蓋する。（２）活性領域のパターン化、エッチング、フィールド酸化物の充填、及びケミカル機械研磨（Chemical Mechanical Planarization）を含む、溝エッチングステップを行う。エッチングステップにより、シリコン基板４０１はエッチングされ分離溝４０３が形成される。分離溝４０３の深さをサブビットライン３２の接合深さより大きくする。図６Ｂからわかるように、分離溝（即ちフィールド領域）４０３が設けられるパターンは、アレイのｘ軸方向へ一つの列ピッチよりも小さく又は等しく変移する。（３）複数回のイオンインプラントにより周辺ＭＯＳＦＥＴの各タイプのウェルを形成する。（４）シリコン基板４０１にトンネル酸化層４０７を形成し、熱生成酸化層４０７の上部に窒化物堆積膜(nitride based stacked film)９１を蒸着する。（５）ＭＯＳＦＥＴゲート酸化物を成長させる。（６）ポリシリコン膜９２を蒸着しエッチングして、セルコントロールゲート及び周辺ＭＯＳＦＥＴのゲートをそれぞれ形成する。（７）ＭＯＳＦＥＴ低ドープドレインインプラントを行う。（８）ＭＯＳＦＥＴスペーサーを形成する。（９）Ｎ型及びＰ型ＭＯＳＦＥＴのソースとドレインを形成する。（１０）不純物の活性化アニール（impurity activation anneals）を行う。（１１）ＳＡＬＩＣＩＤＥ(self-aligned silicide)８３を形成する。（１２）フィールドサイドサブビットライン３２中間の捻れ点に複数の電気接点３１を形成し、メインビットラインに導電物質を蒸着する後段金属線製造プロセスを行う。
【００２２】
図１０は、本発明の実施例に基づく、内蔵ナノクリスタル粒を蓄積物質層としたナノクリスタルＮＶＭ素子の断面図である。図７に示すセルアレイウェル及びサブビットラインのソース/ドレインを形成した後、以下のプロセスを行う。（１）シリコンウェハにハードマスク膜（図示せず）を蒸着する。その後、図６Ｂに示すように、活性領域６３に基づき、窒化物ハードマスクがパターン化且つエッチングされる。窒化物ハードマスクは活性領域６３のみを覆蓋する。（２）活性領域のパターン化、エッチング、フィールド酸化物の充填、化学機械研磨を含む溝エッチングステップを行う。エッチングステップにより、シリコン基板４０１はエッチングされて分離溝４０３を形成する。分離溝４０３の深さをサブビットライン３２の接合深さよりも大きくする。図６Ｂからわかるように、分離溝（即ちフィールド）４０３は、パターンが設けられ、アレイのｘ軸方向へ一つの列ピッチよりも小さいか等しく変移する。（３）複数回のイオンインプラントを行い、周辺ＭＯＳＦＥＴの各種ウェルを形成する。（４）シリコン基板４０１にトンネル酸化層１７を形成して、化学気相蒸着法（chemical vapor deposition）により、ナノクリスタル膜１６を蒸着する。又は、ナノクリスタル粒が形成可能な成分を酸化物膜１７にインプラントする。アニール後、ナノクリスタル粒１６が酸化物膜１７内に組み込まれる。（５）ＭＯＳＦＥＴのゲート酸化層を成長させる。（６）ポリシリコン膜９２を蒸着しエッチングして、セルコントロールゲート及び周辺ＭＯＳＦＥＴのゲートをそれぞれ形成する。（７）ＭＯＳＦＥＴ低ドープドレインインプラントを行う。（８）ＭＯＳＦＥＴスペーサーを形成する。（９）Ｎ型及びＰ型ＭＯＳＦＥＴのソースとドレインを形成する。（１０）不純物の活性化アニール（impurity activation anneals）を行う。（１１）ＳＡＬＩＣＩＤＥ(self-aligned silicide)８３を形成する。（１２）フィールドサイドサブビットライン３２中間の捻れ点に複数の電気接点３１を形成し、メインビットラインに導電物質を蒸着する、後段金属線製造プロセスを行う。
【産業上の利用可能性】
【００２３】
以上により、本発明のフィールドサイドサブビットラインＮＯＲ  ＮＶＭフラッシュアレイ及びその製造方法を開示した。本発明のフィールドサイドサブビットライン構造により、従来のＮＯＲフラッシュアレイ中のセル接点を除去できる。従って、本発明のフィールドサイドサブビットラインＮＯＲフラッシュアレイは、少なくとも従来のＮＡＮＤフラッシュアレイのセル密度を有するとともに、本発明により、依然、読み取り/書き込み速度が高速で、低動作電圧において従来のＮＡＮＤフラッシュメモリと同等の競争力を維持できる。
【００２４】
実施例により本発明を説明したが、本発明の範囲をこれに制限するものではなく、本発明の本質から外れなければ、当業者は各種変形又は変更により実施できる。
【符号の説明】
【００２５】
１１  電気接点
３１  電気接点       
１２  アース線
１６  ナノクリスタル膜         
１７  トンネル酸化物
３２  フィールドサイドサブビットライン       
Ｂ１〜ＢＭ ビットライン
Ｗ１〜ＷＮ ワードライン
６１  サブビットラインインプラントブロッキング領域
６２  サブビットラインインプラント領域
６３  シリコン活性領域
８１  第一ポリシリコン膜        
８２  第二ポリシリコン膜
８３  ＳＡＬＩＣＩＤＥ(self-aligned silicide)
９１  窒化物堆積膜        
９２  ポリシリコン膜
４０１ Ｐ型シリコン基板         
４０２  Ｎ型拡散ソース/ドレイン
４０３  分離溝          
４０６  コントロールゲート
４０７  トネリング誘電層         
４０８  蓄積物質
４１０  カップリング誘電層
４２１  Ｎ型シリコン基板         
４２２  Ｐ型拡散ソース/ドレイン
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９】
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【図１０】
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