(57)【特許請求の範囲】
【請求項１】
行列状に配置され、受光量に応じた電気信号を出力する複数の画素と、
前記複数の画素の列ごとに設けられ、前記複数の画素のうち対応する列から出力される電気信号を順次転送するための複数の列信号線と、
前記複数の列信号線ごとに設けられ、対応する列の前記複数の列信号線を通して転送された前記電気信号を保持する複数の保持回路とを備え、
前記複数の保持回路は、前記保持回路に設けられた回路素子の入力容量に前記電気信号を保持し、
前記回路素子は、保持トランジスタであり、
前記入力容量は、前記保持トランジスタのゲート容量であり、
前記複数の保持回路のそれぞれは、
前記複数の列信号線から前記電気信号が入力される第１のトランジスタと、
前記電気信号を保持する前記保持トランジスタと、
前記保持トランジスタから前記電気信号を読み出す第２のトランジスタとを有し、
前記第１のトランジスタは、ソースおよびドレインのいずれか一方が前記複数の列信号線に接続され、他方が前記保持トランジスタのゲートに接続され、
前記保持トランジスタは、ソースまたはドレインが前記第２のトランジスタのソースおよびドレインのいずれか一方に接続され、
前記第２のトランジスタは、ソースおよびドレインのいずれか他方が読み出し列信号線
に接続され、
前記複数の保持回路のそれぞれは、前記保持トランジスタに前記電気信号を保持するときに、前記第１のトランジスタおよび前記第２のトランジスタを導通することで、前記電気信号を増幅しながら前記電気信号を保持する
固体撮像素子。
【請求項２】
前記読み出し列信号線にそれぞれ接続され、前記複数の画素が受光していないときのリセット信号と前記電気信号との差分信号を前記保持回路から出力する複数の差分回路を更に備える
請求項１に記載の固体撮像素子。
【請求項３】
固体撮像素子の駆動方法であって、
前記固体撮像素子は、
行列状に配置され、受光量に応じた電気信号を出力する複数の画素と、
前記複数の画素の列ごとに設けられ、前記複数の画素のうち対応する列から出力される電気信号を順次転送するための複数の列信号線と、
前記複数の列信号線ごとに設けられ、対応する列の前記複数の列信号線を通して転送された前記電気信号を保持する複数の保持回路とを備え、
前記複数の保持回路のそれぞれは、
前記複数の列信号線から前記電気信号が入力される第１のトランジスタと、
前記電気信号を保持する保持トランジスタと、
前記保持トランジスタから前記電気信号を読み出す第２のトランジスタとを有し、
前記第１のトランジスタは、ソースおよびドレインのいずれか一方が前記複数の列信号線に接続され、他方が前記保持トランジスタのゲートに接続され、
前記保持トランジスタは、ソースまたはドレインが前記第２のトランジスタのソースおよびドレインのいずれか一方に接続され、
前記第２のトランジスタは、ソースおよびドレインのいずれか他方が読み出し列信号線に接続され、
前記複数の保持回路のそれぞれは、
前記保持トランジスタに前記電気信号を保持するときに、前記第１のトランジスタおよび前記第２のトランジスタを導通することで、前記電気信号を増幅しながら前記電気信号を保持する
固体撮像素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラなどに組み込まれたＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のエリアイメージセンサである固体撮像素子および固体撮像素子の駆動方法に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ型イメージセンサでグローバルシャッター動作を実現するため、特許文献１のような技術が提案されている。【０００３】
図２８は、ＣＣＤイメージセンサとＭＯＳイメージセンサのシャッター動作を示すである。同図に示すように、ＣＣＤイメージセンサは、全画素の露光タイミングを一致させるグローバルシャッター動作を行う。これに対して、ＭＯＳイメージセンサは、同じ行内の画素の露光タイミングを一致させるローリングシャッター動作を基本としている。ローリングシャッターでは、最初の読み出し行内の画素と最後の読み出し行内の画素においてシャッタータイミングに時間差があることから、高速に移動する被写体形状に歪みが発生するという課題がある。【０００４】
このような状況を鑑みて、図２９に示すような従来技術が公開されている（特許文献１）。【０００５】
図２９は、従来の固体撮像素子２００の構成を示すブロック図である。図２９に示すように、固体撮像素子２００は、光信号を電気信号に変換する画素セル２０１と、画素セル２０１を２次元状に配列した画素回路部２０２と、画素回路部２０２の垂直方向（行）を選択する垂直走査部２０３と、選択行からの画素信号のノイズを抑制するノイズ抑圧部２３１と、ノイズ抑圧部２３１の出力信号を蓄積するメモリセル２２１を２次元状に配列したメモリ部２２２と、メモリ部２２２の垂直方向（メモリ行）を選択するメモリ用垂直走査部２２３と、選択されたメモリ行の信号を選択する水平選択部２０５と、水平選択部２０５を水平方向に順次選択する水平走査部２０６と、出力アンプ２１２とから構成されている。【０００６】
図３０は、図２９に示すノイズ抑圧部２３１とメモリ部２２２の構成を示す回路図である。メモリ部２２２に設けられたメモリセル２２１は、ノイズ抑圧部２３１の出力信号を蓄積するメモリ容量Ｃ３１と、メモリ容量Ｃ３１へ出力信号を書き込むためのメモリ書き込みトランジスタＭ３１と、メモリ容量Ｃ３１に蓄積された信号を増幅するメモリ用アンプＡ３１と、メモリ用アンプＡ３１の出力を読み出すメモリ読み出しトランジスタＭ３２とから構成されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−０７２１８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載の技術では、それぞれのメモリセルでメモリ容量とメモリ用アンプ（増幅用のトランジスタ）とを独立に備える構成となっており、メモリセルの回路面積が増大する。この回路面積の増大に伴い、画素セルにおける受光部の開口度の低下が問題となる。【０００９】
また、従来技術は低消費電力化のための手段を具備していないため、全画素数分のメモリにデータを書き込み、読み出すために消費される電力が膨大となり、素子温度増大に伴う暗電流増加、寄生回路部でのラッチアップ発生、ひいては素子の破壊にすらおよぶ危険性がある。【００１０】
また、従来技術はメモリ部に用いられているキャパシタに高電圧を印加することで信号を保持する方式であったため、長時間の信号保持特性が悪く、多画素数の全画素読み出し後の画像にリーク電流のばらつきノイズが重畳するという実用上大きな課題があった。【００１１】
本発明の第１の目的は、画素からの信号を保持するための回路を小面積で実現することができる固体撮像素子を提供することである。【００１２】
本発明の第２の目的は、消費電力を低減して暗電流を低減する固体撮像装置を提供することである。【００１３】
本発明の第３の目的は、リーク電流によるばらつきノイズを低減する固体撮像装置を提供することである。
【課題を解決するための手段】
【００１４】
上記第１の目的を達成するために、本発明の一形態に係る固体撮像素子は、行列状に配置され、受光量に応じた電気信号を出力する複数の画素と、前記複数の画素の列ごとに設けられ、前記複数の画素のうち対応する列から出力される電気信号を順次転送するための複数の列信号線と、前記複数の列信号線ごとに設けられ、対応する列の前記複数の列信号線を通して転送された前記電気信号を保持する複数の保持回路とを備え、前記複数の保持回路は、前記保持回路に設けられた回路素子の入力容量に前記電気信号を保持する。【００１５】
このような構成によれば、保持回路に設けられた素子の入力容量を、画素から出力された電気信号の保持用の容量として使用するので、保持用の容量を改めて設ける必要がなくなる。したがって、回路の面積を縮小することができる。【００１６】
また、前記回路素子は、保持トランジスタであり、前記入力容量は、前記保持トランジスタのゲート容量であることが好ましい。【００１７】
このような構成によれば、保持トランジスタのゲート容量を、画素から出力された電気信号の保持用の容量として使用するので、保持用の容量とアンプ（増幅用のトランジスタ）とを別々に設ける必要がなくなる。つまり、保持トランジスタは、保持用の容量としての役割とアンプとしての役割の双方を担っており、保持用の容量とアンプとを独立に備えていた従来技術と比較して回路の面積を縮小することが可能である。【００１８】
また、前記複数の保持回路のそれぞれは、前記複数の列信号線から前記電気信号が入力される第１のトランジスタと、前記電気信号を保持する前記保持トランジスタと、前記保持トランジスタから前記電気信号を読み出す第２のトランジスタとを有し、前記第１のトランジスタは、ソースおよびドレインのいずれか一方が前記複数の列信号線に接続され、他方が前記保持トランジスタのゲートに接続され、前記保持トランジスタは、ソースまたはドレインが前記第２のトランジスタのソースおよびドレインのいずれか一方に接続され、前記第２のトランジスタは、ソースおよびドレインのいずれか他方が読み出し列信号線に接続されていることが好ましい。【００１９】
このような構成によれば、保持回路に設けられた保持トランジスタを利用して、当該保持トランジスタのゲート容量を画素から出力された電気信号の保持用の容量として使用するので、保持回路の構成を大きく変更することなく、回路の面積を縮小することができる。【００２０】
また、前記複数の保持回路のそれぞれは、前記保持トランジスタに前記電気信号を保持するときに、前記第１のトランジスタおよび前記第２のトランジスタを導通することで、前記電気信号を増幅しながら前記電気信号を保持することが好ましい。【００２１】
このような構成によれば、第１のトランジスタが導通するとき、第２のトランジスタも導通しているため、保持トランジスタおよび第２のトランジスタは電流源とともにソースフォロア、つまりアンプとして動作する。したがって、保持トランジスタのゲート容量に蓄積された電気信号に応じた出力信号を増幅して効率よく読み出し列信号線に出力することができる。【００２２】
また、保持回路に電気信号を保持するとき、保持トランジスタおよび第２のトランジスタは、保持回路に保持されている電気信号を読み出すときと同様に導通状態にされる。つまり、保持回路に電気信号を保持するとき、保持回路に保持されている電気信号を読み出すときの状態と同じ状態になるので、保持している信号値を正確に保持し読み出すことができる。【００２３】
また、前記読み出し列信号線にそれぞれ接続され、前記複数の画素が受光していないときのリセット信号と前記電気信号との差分信号を前記保持回路から出力する複数の差分回路を更に備えることが好ましい。【００２４】
このような構成によれば、上記した構成の固体撮像素子に差分回路を組み合わせることで、電気信号に含まれるノイズを抑制することが可能である。【００２５】
また、本発明の一形態に係る固体撮像素子は、固体撮像素子の駆動方法であって、前記固体撮像素子は、行列状に配置され、受光量に応じた電気信号を出力する複数の画素と、前記複数の画素の列ごとに設けられ、前記複数の画素のうち対応する列から出力される電気信号を順次転送するための複数の列信号線と、前記複数の列信号線ごとに設けられ、対応する列の前記複数の列信号線を通して転送された前記電気信号を保持する複数の保持回路とを備え、前記複数の保持回路のそれぞれは、前記複数の列信号線から前記電気信号が入力される第１のトランジスタと、前記電気信号を保持する保持トランジスタと、前記保持トランジスタから前記電気信号を読み出す第２のトランジスタとを有し、前記第１のトランジスタは、ソースおよびドレインのいずれか一方が前記複数の列信号線に接続され、他方が前記保持トランジスタのゲートに接続され、前記保持トランジスタは、ソースまたはドレインが前記第２のトランジスタのソースおよびドレインのいずれか一方に接続され、前記第２のトランジスタは、ソースおよびドレインのいずれか他方が読み出し列信号線に接続され、前記複数の保持回路のそれぞれは、前記保持トランジスタに前記電気信号を保持するときに、前記第１のトランジスタおよび前記第２のトランジスタを導通することで、前記電気信号を増幅しながら前記電気信号を保持する。【００２６】
このような構成によれば、第１のトランジスタが導通するとき、第２のトランジスタも導通しているため、保持トランジスタおよび第２のトランジスタは電流源とともにソースフォロア、つまりアンプとして動作する。したがって、保持トランジスタのゲート容量に蓄積された電気信号に応じた出力信号を増幅して効率よく読み出し列信号線に出力することができる。【００２７】
また、保持回路に電気信号を保持するとき、保持トランジスタおよび第２のトランジスタは、保持回路に保持されている電気信号を読み出すときと同様に導通状態にされる。つまり、保持回路に電気信号を保持するとき、保持回路に保持されている電気信号を読み出すときの状態と同じ状態になるので、保持している信号値を正確に保持し読み出すことができる。【００２８】
上記第２の目的を達成するために本発明の一形態における固体撮像装置は、行列状に配置され受光量に応じた電気信号を出力する複数の画素部と、前記複数の画素部の列毎に設けられた列信号線と、前記列信号線から伝達される電気信号を記憶する行列状に配置された複数の記憶セルを有する第１の記憶部とを備え、前記記憶セルは、デプレッション型電界効果トランジスタを有し、前記列信号線からの前記電気信号を、前記デプレッション型電界効果トランジスタのゲート容量に記憶する。【００２９】
この構成によれば、書き込み読み出し動作時のゲート電圧の変動に対しても変動の少ないゲート容量に電気信号を記憶させるので、消費電力を低減して暗電流を低減することができる。【００３０】
ここで、前記第１の記憶部は、前記複数の記憶セルと、前記複数の画素部の列に対応する複数の出力信号線と、前記出力信号線に接続された電流源トランジスタとを有し、各記憶セルは、ドレインおよびソースの一方が電源線または接地線に接続された前記デプレッション型電界効果トランジスタと、対応する列信号線と前記デプレッション型電界効果トランジスタのゲートとの間に挿入された書き込みスイッチトランジスタと、前記デプレッション型電界効果トランジスタのドレインおよびソースの他方と、対応する出力信号線との間に挿入された読み出しスイッチトランジスタとを備えるようにとしてもよい。【００３１】
この構成によれば、デプレッション型電界効果トランジスタは、ゲート容量にアナログ信号を保持する記憶セルとしての機能と、ゲート容量に保持されたアナログ信号に応じた電圧を出力するソースフォロアアンプとしての機能とを兼用するので、第１の記憶部の回路構成を簡単にし、部品点数や配線抵抗を低減し、チップ全体の消費電力を大幅に低減することが可能となる。その結果、発熱量を低減し暗電流を低減することができる。【００３２】
ここで、前記記憶セルは、対応する列信号線から前記電気信号が伝達されたとき、前記読み出しスイッチトランジスタがオフの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記電気信号を前記ゲート容量に記憶させる構成としてもよい。【００３３】
この構成によれば、前記電気信号の書き込み時に、前記デプレッション型電界効果トランジスタと出力信号線との間で前記読み出しスイッチトランジスタを通じて流れる電流を除去する。このために要する消費電力を大幅に低減することが可能となる。また、前記基準信号の書き込み時に前記デプレッション型トランジスタの寄生ドレイン電流成分を完全に除去し、消費電力を大幅に低減することが可能となる。【００３４】
ここで、前記電気信号は、リセット状態の画素部から出力される基準電圧を示す基準信号と受光量に応じた画素信号とを含み、前記記憶セルは、対応する列信号線から前記基準信号が伝達されたとき、前記読み出しスイッチトランジスタがオフの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記基準信号を前記ゲート容量に記憶させる構成としてもよい。【００３５】
この構成によれば、前記基準信号の書き込み時に、前記デプレッション型電界効果トランジスタと出力信号線との間で前記読み出しスイッチトランジスタを通じて流れる電流を除去する。このために要する消費電力を大幅に低減することが可能となる。また、前記基準信号の書き込み時に前記デプレッション型トランジスタの寄生ドレイン電流成分を完全に除去し、消費電力を大幅に低減することが可能となる。【００３６】
ここで、前記記憶セルは、さらに、前記書き込みスイッチトランジスタがオフの状態で、前記読み出しスイッチトランジスタを一時的にオンにすることにより、前記デプレッション型電界効果トランジスタのドレインおよびソースの前記他方から、前記ゲート容量に記憶された前記基準信号を対応する出力信号線に出力する構成としてもよい。【００３７】
ここで、前記記憶セルは、さらに、対応する列信号線から前記画素信号が伝達されたとき、前記読み出しスイッチトランジスタがオンの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記デプレッション型電界効果トランジスタのドレインおよびソースの前記他方から対応する出力信号線に、前記画素信号を出力する構成としてもよい。【００３８】
ここで、前記電気信号は、基準電圧を示す基準信号と受光量に応じた画素信号とを含み、前記記憶セルは、対応する列信号線から前記画素信号が伝達されたとき、前記読み出しスイッチトランジスタがオフの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記画素信号を前記ゲート容量に記憶させる構成としてもよい。【００３９】
ここで、前記記憶セルは、さらに、前記書き込みスイッチトランジスタがオフの状態で、前記読み出しスイッチトランジスタを一時的にオンにすることにより、前記デプレッション型電界効果トランジスタのドレインおよびソースの前記他方から、前記ゲート容量に記憶された前記画素信号を対応する出力信号線に出力する構成としてもよい。【００４０】
また、本発明の一形態における固体撮像装置の駆動方法は、前記複数の画素部から前記列信号線に前記電気信号を出力し、対応する列信号線から前記電気信号が伝達されたとき、前記読み出しスイッチトランジスタがオフの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記電気信号を前記ゲート容量に記憶させる。【００４１】
上記第３の目的を達成するために本発明の一形態における固体撮像装置は、行列状に配置され受光量に応じた電気信号を出力する複数の画素部と、前記複数の画素部の列毎に設けられた列信号線と、前記列信号線毎に設けられ、対応する列信号線からの電気信号の極性を反転する反転増幅器と、行列状に配置された複数の記憶セルを有し前記反転増幅器から出力される反転電気信号を記憶する第１の記憶部とを備えることを特徴とする。このような構成とすることによって、電圧の高い電気信号ほどメモリに低電圧で書き込まれることになる。記憶セルのリークは電界強度に比例するため低電圧で書き込むほどリークが少なく信号劣化が少なくなる。画像では輝度の低いところほどノイズが目立ちやすいため、輝度の低いところほど高い電気信号になる画像では、低輝度部分のリーク電流による信号劣化を少なくすることで、ばらつきノイズの少ないより良好な画像を得ることができる。【００４２】
ここで、前記第１の記憶部は、前記複数の記憶セルと、前記複数の画素部の列に対応する複数の出力信号線と、前記出力信号線に接続された電流源トランジスタとを有し、各記憶セルは、ドレインおよびソースの一方が電源線または接地線に接続されたデプレッション型電界効果トランジスタと、対応する前記反転増幅器の出力端子と前記デプレッション型電界効果トランジスタのゲートとの間に挿入された書き込みスイッチトランジスタと、前記デプレッション型電界効果トランジスタのドレインおよびソースの他方と、対応する前記出力信号線との間に挿入された読み出しスイッチトランジスタとを備える構成としてもよい。【００４３】
この構成によれば、デプレッション型電界効果トランジスタは、ゲート容量にアナログ信号を保持する記憶セルとしての機能と、ゲート容量に保持されたアナログ信号に応じた電圧を出力するソースフォロアアンプとしての機能とを兼用するので、第１の記憶部の回路構成を簡単にし、部品点数や配線抵抗を低減し、チップ全体の消費電力を大幅に低減することが可能となる。その結果、発熱量を低減し暗電流を低減することができる。【００４４】
ここで、前記記憶セルは、対応する反転増幅器から前記反転電気信号が出力されたとき、前記読み出しスイッチトランジスタがオフの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記電気信号を前記ゲート容量に記憶させる構成としてもよい。【００４５】
この構成によれば、前記電気信号の書き込み時に、前記デプレッション型電界効果トランジスタと出力信号線との間で前記読み出しスイッチトランジスタを通じて流れる電流を除去する。このために要する消費電力を大幅に低減することが可能となる。また、前記基準信号の書き込み時に前記デプレッション型トランジスタの寄生ドレイン電流成分を完全に除去し、消費電力を大幅に低減することが可能となる。【００４６】
ここで、前記電気信号は、電源電圧にリセットされた画素部から出力される基準信号と受光量に応じた画素信号とを含み、前記反転電気信号は、反転基準信号と反転画素信号とを含み、前記記憶セルは、対応する反転増幅器から前記反転基準信号が出力されたとき、前記読み出しスイッチトランジスタがオフの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記反転基準信号を前記ゲート容量に記憶させる構成としてもよい。【００４７】
この構成によれば、前記基準信号の書き込み時に、前記デプレッション型電界効果トランジスタと出力信号線との間で前記読み出しスイッチトランジスタを通じて流れる電流を除去する。このために要する消費電力を大幅に低減することが可能となる。また、前記基準信号の書き込み時に前記デプレッション型トランジスタの寄生ドレイン電流成分を完全に除去し、消費電力を大幅に低減することが可能となる。【００４８】
ここで、前記記憶セルは、さらに、前記書き込みスイッチトランジスタがオフの状態で、前記読み出しスイッチトランジスタを一時的にオンにすることにより、前記デプレッション型電界効果トランジスタのドレインおよびソースの前記他方から、前記ゲート容量に記憶された前記反転基準信号を対応する出力信号線に出力する構成してもよい。【００４９】
ここで、前記記憶セルは、さらに、対応する反転増幅器から前記反転画素信号が出力されたとき、前記読み出しスイッチトランジスタがオンの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記デプレッション型電界効果トランジスタのドレインおよびソースの前記他方から対応する出力信号線に、前記反転画素信号を出力する構成としてもよい。【００５０】
ここで、前記電気信号は、電源電圧にリセットされた画素部から出力される基準信号と受光量に応じた画素信号とを含み、前記反転電気信号は、反転基準信号と反転画素信号とを含み、前記記憶セルは、対応する反転増幅器から前記反転画素信号が出力されたとき、前記読み出しスイッチトランジスタがオフの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記反転画素信号を前記ゲート容量に記憶させる構成としてもよい。【００５１】
ここで、前記記憶セルは、さらに、前記書き込みスイッチトランジスタがオフの状態で、前記読み出しスイッチトランジスタを一時的にオンにすることにより、前記デプレッション型電界効果トランジスタのドレインおよびソースの前記他方から、前記ゲート容量に記憶された前記反転画素信号を対応する出力信号線に出力するとしてもよい。【００５２】
ここで、前記デプレッション型電界効果トランジスタはＰチャネル型であってもよい。【００５３】
また、本発明の固体撮像装置の駆動方法は、固体撮像装置の駆動方法であって、前記固体撮像装置は、行列状に配置され受光量に応じた電気信号を出力する複数の画素部と、前記複数の画素部の列毎に設けられた列信号線と、行列状に配置された複数の記憶セルを有し前記反転増幅器から出力される反転電気信号を記憶する第１の記憶部とを備え、各記憶セルは、ドレインおよびソースの一方が電源線または接地線に接続された前記デプレッション型電界効果トランジスタと、対応する列信号線と前記デプレッション型電界効果トランジスタのゲートとの間に挿入された書き込みスイッチトランジスタと、前記デプレッション型電界効果トランジスタのドレインおよびソースの他方と、対応する出力信号線との間に挿入された読み出しスイッチトランジスタとを備え、前記固体撮像装置の駆動方法は、前記複数の画素部から前記列信号線に前記電気信号を出力し、前記反転増幅器において前記電気信号の極性を反転し、対応する反転増幅器から反転電気信号が出力されたとき、前記読み出しスイッチトランジスタがオフの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記反転電気信号を前記ゲート容量に記憶させる。
【発明の効果】
【００５４】
上記第１の目的を達成する本発明によれば、画素からの信号を保持するための回路を小面積で実現することができる固体撮像素子を提供することができる。【００５５】
上記第２の目的を達成する本発明によれば、各画素信号からの出力電気信号を素子内記憶装置に記憶する固体撮像素子において消費電力消費電力を低減して暗電流を低減することができる。【００５６】
上記第３の目的を達成する本発明によれば、各画素信号からの出力電気信号を素子内記憶装置に記憶する固体撮像素子において容量リークに伴うノイズを大幅に低減し高画質の撮像が可能となる。
【図面の簡単な説明】
【００５７】
【図１】図１は、本発明の第１の実施の形態に係る固体撮像素子の構成を示すブロック図である。
【図２】図２は、図１に示した固体撮像素子の１列２行分の画素回路部の構成の一例を示す回路図である。
【図３】図３は、図１に示した固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。
【図４】図４は、図１に示した固体撮像素子における保持回路部の構成の一例を示す回路図である。
【図４Ａ】図４Ａは、メモリスルーモードに対応する保持回路の構成の一例を示す回路図である。
【図５】図５は、図１に示した固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。
【図６】図６は、図１に示した固体撮像素子における差分回路部の構成の一例を示す回路図である。
【図７】図７は、図１に示した固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。
【図７Ａ】図７Ａは、２行分の保持回路の構成を示す回路図である。
【図７Ｂ】図７Ｂは、本実施の形態に係る固体撮像素子におけるもうひとつの主要な信号の時間変化を示すタイミングチャートである。
【図８Ａ】図８Ａは、複数の光電変換素子によりＦＤを共有する画素回路部の構成の一例を示す回路図である。
【図８Ｂ】図８Ｂは、複数の光電変換素子によりＦＤを共有する画素回路部の構成の一例を示す回路図である。
【図９】図９は、本実施の形態のカメラの概略構成を示す図である。
【図１０】図１０は、本発明の第２の実施の形態に関る固体撮像素子の構成を示すブロック図である。
【図１１】図１１は、本発明の第２の実施の形態に係る画素回路の１列２行分の回路図である。
【図１２】図１２は、本発明の第２の実施の形態に係る第１の記憶回路の１列２行分の記憶セルおよび単位差分回路の回路図である。
【図１３】図１３は、本発明の第２の実施の形態に係る第２の記憶回路の１列２行分の記憶セルおよび単位差分回路の回路図である。
【図１４】図１４は、本発明の第２の実施の形態に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。
【図１５】図１５は、本発明の第２の実施の形態に係る画素部から記憶回路への信号の転送方法を示したタイミングチャートである。
【図１６】図１６は、本発明の第３の実施の形態に係る第１の記憶回路の１列２行分の記憶セルおよび単位差分回路の回路図である。
【図１７】図１７は、本発明の第３の実施の形態に係る第２の記憶回路の１列２行分の記憶セルおよび単位差分回路の回路図である。
【図１８】図１８は、本発明の第３の実施の形態に係る画素部から記憶回路への信号の転送方法を示したタイミングチャートである。
【図１９】図１９は、本発明の第４の実施の形態に係る固体撮像素子の構成を示すブロック図である。
【図２０】図２０は、本発明の第４の実施の形態に係る画素回路の１列２行分の回路図である。
【図２１】図２１は、本発明の第４の実施の形態に係る第１の記憶回路の１列２行分の記憶セルおよび単位差分回路の回路図である。
【図２２】図２２は、本発明の第４の実施の形態に係る第２の記憶回路の１列２行分の記憶セルおよび単位差分回路の回路図である。
【図２３】図２３は、本発明の第４の実施の形態に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。
【図２４】図２４は、本発明の第４の実施の形態に係る画素部から記憶回路への信号の転送方法を示したタイミングチャートである。
【図２５】図２５は、本発明の第５の実施の形態に係る第１の記憶回路の１列２行分の記憶セルおよび単位差分回路の回路図である。
【図２６】図２６は、本発明の第５の実施の形態に係る第２の記憶回路の１列２行分の記憶セルおよび単位差分回路の回路図である。
【図２７】図２７は、本発明の第５の実施の形態に係る画素部から記憶回路への信号の転送方法を示したタイミングチャートである。
【図２８】図２８は、CCDとCMOSセンサのシャッター動作の違いを模式的に説明する図である。
【図２９】図２９は、従来技術の構成ブロックを表す図である。
【図３０】図３０は、固体撮像素子のノイズ抑圧部とメモリ部の構成を示す回路図である。
【発明を実施するための形態】
【００５８】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、本発明について、以下の実施の形態および添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。
【００５９】
（第１の実施の形態）
本発明の第１の実施の形態について述べる。
【００６０】
本実施の形態に係る固体撮像素子は、行列状に配置され、受光量に応じた電気信号を出力する複数の画素と、複数の画素の列ごとに設けられ、複数の画素のうち対応する列から出力される電気信号を順次転送するための複数の列信号線と、複数の列信号線ごとに設けられ、対応する列の複数の列信号線を通して転送された電気信号を保持する複数の保持回路とを備え、複数の保持回路は、保持回路に設けられた回路素子の入力容量に電気信号を保持する。このような構成により、画素からの信号を保持するための回路を小面積で実現することができる。
【００６１】
図１は、本実施の形態に係る固体撮像素子１００の構成を示すブロック図である。
【００６２】
図１の固体撮像素子１００は、画素回路部１と、保持回路部２と、差分回路部３と、出力線４と、水平走査回路５と、垂直走査回路６とを備える。
【００６３】
画素回路部１は、単位画素を行列状に複数有する。保持回路部２は、単位保持回路である保持回路を行列状に複数有する。画素回路部１と保持回路部２は、列信号線２１により、列ごとに接続されている。また、差分回路部３は、単位差分回路である差分回路を行列状に複数有する。保持回路部２と差分回路部３は、読み出し列信号線３４により、列ごとに接続されている。
【００６４】
画素回路部１からは、基準出力と信号出力が出力される。基準出力とは、画素回路部１に光が照射されていない場合に画素回路部１から出力される電気信号、つまり、初期状態の電気信号をいう。また、信号出力とは、画素回路部１に光が照射された場合に画素回路部１の受光量に応じて画素回路部１から出力される電気信号をいう。保持回路部２は、画素回路部１から出力された基準出力と信号出力を保持する。差分回路部３は、保持回路部２に保持されている基準出力と信号出力の差分である差分出力信号を出力する。この差分出力信号は、水平走査回路５の出力信号に同期して、出力線４に出力される。垂直走査回路６は、画素回路部１、保持回路部２に信号を列信号線２１、読み出し列信号線３４に読み出すためのパルス信号を印加する。
【００６５】
なお、垂直走査回路６はシフトレジスタやデコーダ等の回路で構成できる。すなわち、走査できる回路であればこれに限らない。水平走査回路５も同様である。例えば、垂直走査回路６が、保持回路部２の行を指す行アドレスをデコードして保持回路部２に行選択信号を出力するＹデコーダ回路を含み、水平走査回路５が、保持回路２の列を指す列アドレスをデコードして保持回路２または差分回路部３に列選択信号を出力するＸデコーダ回路を含む構成としてもよい。こうすれば、保持回路部２へのランダムアクセスを容易にする。例えば、保持回路部２に保持された電気信号が表す画像のうち、任意の画素または領域の読み出し、任意の矩形領域の読み出しを容易に実現することができる。また、Ｋ（Ｋは２以上の整数）行おきの読み出し、Ｌ（Ｌは２以上の整数）列おきの読み出しや、それらを組み合わせた間引き読み出し（縮小読み出し）を容易に実現することができる。
【００６６】
図２は、画素回路部１の１列２行分の画素の構成の一例を示す回路図である。図２中の破線は、画素回路部１を構成する単位画素である画素１ａ、１ｂを示している。画素１ａは、フォトダイオード１０と、転送ＭＯＳトランジスタ１１と、リセットＭＯＳトランジスタ１２と、出力ＭＯＳトランジスタ１３とで構成される。画素１ｂは、画素１ａと同様に、フォトダイオード１５と、転送ＭＯＳトランジスタ１６と、リセットＭＯＳトランジスタ１７と、出力ＭＯＳトランジスタ１８とで構成される。
【００６７】
画素１ａにおいて、フォトダイオード１０は、受光した光信号を電気信号に変換し、受光量に応じた電気信号を生成する。フォトダイオード１０のアノードは接地され、カソードは転送ＭＯＳトランジスタ１１のドレインに接続される。転送ＭＯＳトランジスタ１１のソースは、リセットＭＯＳトランジスタ１２のソースと出力ＭＯＳトランジスタ１３のゲートに接続され、ゲートは端子２３に接続される。転送ＭＯＳトランジスタ１１のソースからリセットＭＯＳトランジスタ１２のソース、出力ＭＯＳトランジスタ１３のゲートまでの領域は、フローティングディフュージョン（以後ＦＤと呼ぶ）と呼ばれる拡散容量を形成する。リセットＭＯＳトランジスタ１２のドレインは電源に接続され、ゲートは端子２２に接続される。出力ＭＯＳトランジスタ１３のドレインは電源に接続され、ソースは行選択ＭＯＳトランジスタ１４のドレインに接続される。電流源２０は、列信号線２１に接続される。行選択ＭＯＳトランジスタ１４のゲートは端子２４に接続され、導通しているときは出力ＭＯＳトランジスタ１３と電流源２０とでソースフォロアが形成される。
【００６８】
画素１ｂにおいても、フォトダイオード１５は、受光した光信号を電気信号に変換し、受光量に応じた電気信号を生成する。フォトダイオード１５のアノードは接地され、カソードは転送ＭＯＳトランジスタ１６のドレインに接続される。転送ＭＯＳトランジスタ１６のソースは、リセットＭＯＳトランジスタ１７のソースと出力ＭＯＳトランジスタ１８のゲートに接続され、ゲートは端子２５に接続される。転送ＭＯＳトランジスタ１６のソースからリセットＭＯＳトランジスタ１７のソース、出力ＭＯＳトランジスタ１８のゲートまでの領域は、ＦＤと呼ばれる拡散容量を形成する。リセットＭＯＳトランジスタ１７のドレインは電源に接続され、ゲートは端子２５に接続される。出力ＭＯＳトランジスタ１８のドレインは電源に接続され、ソースは行選択ＭＯＳトランジスタ１９のドレインに接続される。行選択ＭＯＳトランジスタ１９のゲートは端子２７に接続され、導通しているときは出力ＭＯＳトランジスタ１８と電流源２０とでソースフォロアが形成される。
【００６９】
また、画素１ａ、１ｂの出力は、行選択ＭＯＳトランジスタ１４、行選択ＭＯＳトランジスタ１９を介していずれも列信号線２１に接続される。列信号線２１は、図１の第１の保持回路部２に接続され、画素１ａ、１ｂからの出力信号が保持回路部２に入力される。
【００７０】
図３は、本実施の形態に係る固体撮像素子１００における主要な信号の時間変化を示すタイミングチャートである。
【００７１】
図３には、垂直走査回路６から図２中の各端子２２、２３、２４、２５、２６、２７に印加される制御信号が示されている。制御信号は、印加される端子の符号にＳを付した名称で表わされている。
【００７２】
つまり、信号Ｓ２２は、端子２２に印加されるリセットＭＯＳトランジスタ１２のゲートに入力される信号である。信号Ｓ２３は、端子２３に印加される転送ＭＯＳトランジスタ１１のゲートに入力される信号である。信号Ｓ２４は、端子２４に印加される行選択ＭＯＳトランジスタ１４のゲートに入力される信号である。また、信号ＳＶは、列信号線２１に出力される出力信号を示す。
【００７３】
次に、本実施の形態に係る固体撮像素子１００の画素回路部１の動作について、図２、図３を参照しながら説明する。
【００７４】
図３中の時点ｔ１において、信号Ｓ２２は“ＨＩＧＨ”となり、垂直走査回路６は、画素１ａのリセットＭＯＳトランジスタ１２のゲートに“ＨＩＧＨ”レベルのパルス信号を与えてリセットＭＯＳトランジスタ１２を導通させ、画素１ａのＦＤを電源に接続して初期状態とする。時点ｔ２において、信号Ｓ２２は“ＬＯＷ”となり、ＭＯＳトランジスタ１２は非導通となる。これにより、画素１ａは初期（リセット）状態となる。
【００７５】
時点ｔ３〜ｔ４において、信号Ｓ２４は“ＨＩＧＨ”となり、垂直走査回路６は、行選択トランジスタ１４のゲートに“ＨＩＧＨ”レベルのパルス信号を与えて行選択トランジスタ１４を導通させ、画素１ａの初期状態のＦＤの電位に対応する基準出力が、出力ＭＯＳトランジスタ１３、電流源２０で構成するソースフォロアを介して列信号線２１に出力される（図３の信号ＳＶの時点ｔ３のＶｒｅｆ値：基準出力）。
【００７６】
時点ｔ５〜ｔ６において、信号Ｓ２３は“ＨＩＧＨ”となり、垂直走査回路６は、画素１ａの転送ＭＯＳトランジスタ１１のゲートに“ＨＩＧＨ”レベルのパルス信号を与えて転送トランジスタ１１を導通させ、画素１ａのフォトダイオード１０に蓄積された電荷がＦＤに転送される。そして、転送された電荷とＦＤの容量により発生した電圧（ＦＤ電位）が、出力ＭＯＳトランジスタ１３のゲートに印加される。
【００７７】
時点ｔ７〜ｔ８において、信号Ｓ２４は“ＨＩＧＨ”となり、垂直走査回路６は、行選択トランジスタ１４のゲートに“ＨＩＧＨ”レベルのパルス信号を与えて行選択トランジスタ１４を導通させ、画素１ａのＦＤ電位に対応する信号出力が、出力ＭＯＳトランジスタ１３および電流源２０で構成されるソースフォロアを介して列信号線２１に出力される（図３の信号ＳＶの時点ｔ７のＶ１値：信号出力）。
【００７８】
時点ｔ８以降、画素１ｂも上記した駆動と同様の駆動がなされる。
【００７９】
図４は、本実施の形態に係る固体撮像素子１００における保持回路部２の構成の一例を示す回路図である。
【００８０】
図４は、保持回路部２を構成する単位保持回路である保持回路２ａおよび２ｂを示している。保持回路２ａは、列信号線２１および読み出し列信号線３４に接続されており、書き込みトランジスタ３１と、保持トランジスタ３２と、読み出しトランジスタ３３とを有する。保持回路２ｂは、列信号線２１および読み出し列信号線３４に接続されており、書き込みトランジスタ３６と、保持トランジスタ３７と、読み出しトランジスタ３８とを有する。
【００８１】
保持トランジスタ３２は、読み出しトランジスタ３３と電流源３５とでソースフォロアを形成する。また、保持トランジスタ３７は、読み出しトランジスタ３８と電流源３５とでソースフォロアを形成する。保持回路２ａおよび２ｂは、それぞれ、保持トランジスタ３２および３７のゲート容量に列信号線２１から入力された信号出力を保持し、出力する。すなわち、保持回路２ａおよび２ｂは、保持容量としての役割と、アンプ（増幅用のトランジスタ）としての役割の双方を担っている。
【００８２】
ここで、書き込みトランジスタ３１、３６が本実施の形態における第１のトランジスタ、読み出しトランジスタ３３、３８が第２のトランジスタに相当する。
【００８３】
書き込みトランジスタ３１、３６のゲートはそれぞれ端子４０、４２に、読み出しトランジスタ３３、３８のゲートはそれぞれ端子４１、４３に接続される。
【００８４】
図５は、本実施の形態に係る固体撮像素子１００における主要な信号の時間変化を示すタイミングチャートである。
【００８５】
図５には、垂直走査回路６から図２および図４中の各端子２２、２３、２４、２５、２６、２７、４０、４１、４２、４３に印加される制御信号が示されている。制御信号は、印加される端子の符号にＳを付した名称で表わされている。
【００８６】
信号Ｓ２２、信号Ｓ２３、信号Ｓ２４、信号ＳＶは、図３に記載したものと同一である。
【００８７】
また、信号Ｓ４０は、端子４０に印加される書き込みトランジスタ３１のゲートに入力される信号である。信号Ｓ４２は、端子４２に印加される書き込みトランジスタ３６のゲートに入力される信号である。信号Ｓ４１は、端子４１に印加される読み出しトランジスタ３３のゲートに入力される信号である。信号Ｓ４３は、端子４３に印加される読み出しトランジスタ３８のゲートに入力される信号である。
【００８８】
次に、本実施の形態に係る固体撮像素子１００の保持回路部２の動作について、図４、図５を参照しながら説明する。
【００８９】
図５中の時点ｔ３〜ｔ４において、画素１ａから列信号線２１に基準出力：Ｖｒｅｆが出力される。このとき、信号Ｓ４０、信号Ｓ４１が“ＨＩＧＨ”になることで、垂直走査回路６は、書き込みトランジスタ３１、読み出しトランジスタ３３の各ゲートに“ＨＩＧＨ”レベルのパルス信号を与えて、書き込みトランジスタ３１、読み出しトランジスタ３３を導通させる。書き込みトランジスタ３１が導通されることで、列信号線２１の基準出力：Ｖｒｅｆは保持トランジスタ３２のゲートに導かれ、保持トランジスタ３２のゲート容量に保持される。このとき、読み出しトランジスタ３３も導通されているため、保持トランジスタ３２、読み出しトランジスタ３３、電流源３５で構成されるソースフォロアも動作する。このため、後述する時点ｔ９では、保持トランジスタ３２のゲート容量に蓄積された基準出力：Ｖｒｅｆに応じた出力信号が、読み出し列信号線３４に出力される。
【００９０】
このように、書き込みトランジスタ３１が導通するとき、読み出しトランジスタ３３も導通しているため、保持トランジスタ３２および読み出しトランジスタ３３は電流源３５とともにソースフォロア、つまりアンプとして動作する。したがって、保持トランジスタ３２のゲート容量に蓄積された電気信号に応じた出力信号を増幅して効率よく読み出し列信号線３４に出力することができる。
【００９１】
また、保持回路２ａに電気信号を保持するとき、保持トランジスタ３２および読み出しトランジスタ３３は、保持回路２ａに保持されている電気信号を読み出すときと同様に導通状態にされる。つまり、保持回路２ａに電気信号を保持するとき、保持回路２ａに保持されている電気信号を読み出すときの状態と同じ状態になるので、保持している信号値を正確に保持し読み出すことができる。
【００９２】
時点ｔ７〜ｔ８において、画素１ａから列信号線２１に信号出力：Ｖ１が出力される。このとき、信号Ｓ４２、信号Ｓ４３が“ＨＩＧＨ”になることで、垂直走査回路６は、書き込みトランジスタ３６、読み出しトランジスタ３８の各ゲートに“ＨＩＧＨ”レベルのパルス信号を与えて、書き込みトランジスタ３６、読み出しトランジスタ３８を導通させる。書き込みトランジスタ３６が導通されることで、列信号線２１の信号出力：Ｖ１は保持トランジスタ３７のゲートに導かれ、保持トランジスタ３７のゲート容量に保持される。このとき、読み出しトランジスタ３８も導通されているため、保持トランジスタ３７、読み出しトランジスタ３８、電流源３５で構成されるソースフォロアも動作する。このため、後述する時点ｔ１０では、保持トランジスタ３７のゲート容量に蓄積された信号出力：Ｖ１に応じた出力が、読み出し列信号線３４に出力される。
【００９３】
このように、書き込みトランジスタ３６が導通するとき、読み出しトランジスタ３８も導通しているため、保持トランジスタ３７および読み出しトランジスタ３８は電流源３５とともにソースフォロア、つまりアンプとして動作する。したがって、保持トランジスタ３７のゲート容量に蓄積された電気信号に応じた出力信号を増幅して効率よく読み出し列信号線３４に出力することができる。
【００９４】
また、保持回路２ｂに電気信号を保持するとき、保持トランジスタ３７および読み出しトランジスタ３８は、保持回路２ｂに保持されている電気信号を読み出すときと同様に導通状態にされる。つまり、保持回路２ｂに電気信号を保持するとき、保持回路２ｂに保持されている電気信号を読み出すときの状態と同じ状態になるので、保持している信号値を正確に保持し読み出すことができる。
【００９５】
時点ｔ９では、信号Ｓ４１は“ＨＩＧＨ”となり、読み出しトランジスタ３３が導通されて基準出力：Ｖｒｅｆに応じた出力信号が、読み出し列信号線３４に出力される。
【００９６】
時点ｔ１０では信号Ｓ４３は“ＨＩＧＨ”となり、読み出しトランジスタ３８が導通されて信号出力：Ｖ１に応じた出力信号が、読み出し列信号線３４に出力される。
【００９７】
このように、本実施の形態に係る固体撮像素子の保持回路において、保持トランジスタ３２および３７は、保持容量としての役割と、アンプ（増幅用のトランジスタ）としての役割の双方を担っており、保持容量とアンプとを独立に備えていた従来技術における固体撮像素子と比較して、回路面積を縮小することが可能である。
【００９８】
また、図６は、本実施の形態に係る固体撮像素子１００の差分回路部３の構成の一例を示す回路図である。差分回路部３は、画素回路部１が受光していないときのリセット信号と電気信号との差分信号を保持回路部２から出力する。
【００９９】
図６は、差分回路部３を構成する単位差分回路である差分回路３ａを示している。図６に示すように、差分回路３ａは、読み出し列信号線３４に接続された容量５０と、接地された容量５１と、ＭＯＳトランジスタ５２とを有する。ＭＯＳトランジスタ５２のゲートは端子５３に、ＭＯＳトランジスタ５２のソースまたはドレインはバイアス電圧を印加する端子５４に接続される。また、容量５０の容量値はＣ１、容量５１の容量値はＣ２である。
【０１００】
図７は、本実施の形態に係る固体撮像素子１００における主要な信号の時間変化を示すタイミングチャートである。信号Ｓ５３以外の信号は、図５に示した各信号と同様である。Ｓ５３はＭＯＳトランジスタ５２のゲートに印加される制御信号である。
【０１０１】
次に、本実施の形態に係る固体撮像素子１００の差分回路部３の動作について、図６、図７を参照しながら説明する。
【０１０２】
図７中の時点ｔ９において、保持回路２ａの読み出しトランジスタ３３より基準出力：Ｖｒｅｆが読み出し列信号線３４に出力される。同時に、信号Ｓ５３が“ＨＩＧＨ”になることで、ＭＯＳトランジスタ５２のゲートに“ＨＩＧＨ”レベルのパルス信号が印加されるため、ＭＯＳトランジスタ５２が導通し、端子５４のバイアス電圧が図７中のＭ点に伝達される。このバイアス電圧をＶＢとすると、容量５０の読み出し列信号線３４側の電位はＶｒｅｆ、Ｍ点側の電位はＶＢとなり、（Ｖｒｅｆ−ＶＢ）の電圧が容量５０に印加される。一方、容量５１のＭ点側は、ＶＢの電圧が印加される。
【０１０３】
時点ｔ１０において、信号Ｓ５３が“ＬＯＷ”になり、ＭＯＳトランジスタ５２は非導通、読み出し列信号線３４には信号出力：Ｖ１が出力される。このとき、容量５０の読み出し列信号線側の電位は（Ｖｒｅｆ−Ｖ１）で、Ｍ点側の電位は（Ｖｒｅｆ−Ｖ１）＊Ｃ１／（Ｃ１＋Ｃ２）となり、基準出力：Ｖｒｅｆと信号出力：Ｖ１の容量分圧された差分電圧が得られる。すなわち、Ｖ１およびＶｒｅｆにノイズが含まれていたとしても、上記した（Ｖｒｅｆ−Ｖ１）と（Ｖｒｅｆ−Ｖ１）＊Ｃ１／（Ｃ１＋Ｃ２）から差分電圧を得るので、ノイズの影響が除去された出力信号が得られる。
【０１０４】
このように、差分回路部３を組み合わせることで、固体撮像素子１００においてノイズの出力を抑制することが可能である。
【０１０５】
つづいて、本実施の形態における固体撮像装置における種々の動作について説明する。以下では、（１）メモリスルーモード、（２）複数フレーム保持モード、（３）メカニカルシャッター併用モードについて説明する。
【０１０６】
まず、（１）メモリスルーモードについて説明する。図７の時点ｔ８が終了した後、保持回路部２の１行分の単位保持回路、たとえば図４の一行分の保持回路２aでは第１のトランジスタ３１、第２のトランジスタ３３を常に導通状態にすると、時点ｔ８以前のＮフレーム目の画素信号情報は保持回路部２に保持した状態で（Ｎ＋１）フレーム目の画素信号情報を保持回路部２に保持させずにそのまま出力できる。すなわち、画素信号情報を保持回路部２に保持しながら、次の画素信号情報を読み出すことができる。これを「メモリスルーモード」と呼ぶ。
【０１０７】
また、図４Ａに示すように、トランジスタ４５を列信号線２１と読み出し列信号線３４の間に接続し、トランジスタ４５のゲート端子４４にトランジスタ４５が導通する信号を印加して、トランジスタ４５を導通させることでも上記動作「メモリスルーモード」が可能である。これを「メモリスルーモード」と呼ぶ。
【０１０８】
カメラの要求特性、撮像モードによっては、保持回路部に信号を保持することに起因する雑音、暗電流の画質劣化が問題となる場合がある。このような場合は、メモリスルーモードを利用すれば画素信号情報を保持回路部に保持しながら次の信号情報を読み出ことにより、低雑音、低暗電流を実現することが出来る。
【０１０９】
次に、（２）複数フレーム保持モードについて説明する。図１の保持回路部２は画素回路部１の画素数に対応する保持回路数を設けているが、保持回路部２の保持回路数を画素数に対応する数以上にも配置できる。
【０１１０】
たとえば、保持回路部２の保持回路数を画素数に対応する数の２倍を配置すると、２フレーム分保持できることになり、たとえば、暗時の画素信号情報を１フレーム分に保持し、明時の画素信号情報を残りの１フレーム分に保持すると暗時の画素信号情報と明時の画素信号情報との差分を求めることで画素回路部１のシェーディングの補正ができる。このように保持回路部２の保持回路数を画素数に対応する数以上にも配置することで信号情報の補正や処理が可能である。
【０１１１】
また、保持回路部２を画素回路部１の画素数に対応する保持回路数を設けた場合でも、画素間引きを行うと少ない画素数の複数フレームを保持できる。たとえば、水平２画素間引き、垂直２画素間引きを行うと１／４画素数の４フレーム分が保持できる。また、水平３画素間引き、垂直３画素間引きを行うと１／９画素数の９フレーム分が保持できる。例えば、露光期間の異なり、かつ時間的に連続する複数フレームを保持回路２に保持させ、固体撮像装置外部で当該複数フレームを１フレームに合成すれば、ダイナミックレンジを向上させた画像を得ることができる。
【０１１２】
さらに、（３）メカニカルシャッター併用モードについて説明する。図７Ａは２行分の保持回路を示す。これは１行分の保持回路（図４に示す）を２個配置したものである。図４同様、単位保持回路である保持回路１０２ａおよび１０２ｂを示している。保持回路１０２ａは、列信号線２１および読み出し列信号線３４に接続されており、書き込みトランジスタ１３１と、保持トランジスタ１３２と、読み出しトランジスタ１３３とを有する。保持回路１０２ｂは、列信号線２１および読み出し列信号線３４に接続されており、書き込みトランジスタ１３６と、保持トランジスタ１３７と、読み出しトランジスタ１３８とを有する。保持トランジスタ１３２は、読み出しトランジスタ１３３と電流源３５とでソースフォロアを形成する。また、保持トランジスタ１３７は、読み出しトランジスタ１３８と電流源３５とでソースフォロアを形成する。保持回路１０２ａおよび１０２ｂは、それぞれ、保持トランジスタ１３２および１３７のゲート容量に列信号線２１から入力された信号出力を保持し、出力する。すなわち、保持回路１０２ａおよび１０２ｂは、保持容量としての役割と、アンプ（増幅用のトランジスタ）としての役割の双方を担っている。
【０１１３】
図７Ｂは、本実施の形態に係る固体撮像素子１００におけるもうひとつの主要な信号の時間変化を示すタイミングチャートである。
【０１１４】
図７Ｂには、垂直走査回路６から図２および図７ａの各端子２２、２３、２４、２５、２６、２７、４０、４２、１４０、１４２に印加される制御信号が示されている。制御信号は、印加される端子の符号にＳを付した名称で表わされている。
【０１１５】
図７Ｂの駆動は図３、図５、図７の駆動と異なる点は各画素を初期（リセット）状態にする信号に重なりを有すること、各画素からＦＤに電荷を転送する信号に重なりを有することである。
【０１１６】
期間ｔ１００から期間ｔ１０３に画素１ａに初期化信号Ｓ２２を印加し、画素１ａの初期化信号を期間ｔ１０２から期間ｔ１０３の間にトランジスタ２４、トランジスタ３１を介してトランジスタ３２のゲートに保持する。期間ｔ１０１から期間ｔ１０６に画素１ｂに初期化信号Ｓ２５を印加し、画素１ｂの初期化信号を期間ｔｔ１０４から期間ｔ１０６の間にトランジスタ２７、トランジスタ１３１を介してトランジスタ１３２のゲートに保持する。また、期間ｔ１０５から期間ｔ１１０に画素１ａの電荷をＦＤに転送する信号Ｓ２３を印加し、画素１ａのＦＤ信号を期間ｔ１０９から期間ｔ１１０の間にトランジスタ２４、トランジスタ３６を介してトランジスタ３７のゲートに保持する。期間ｔ１０８から期間ｔ１１２に画素１ｂの電荷をＦＤに転送する信号Ｓ２６を印加し、画素１ｂのＦＤ信号を期間ｔ１１１から期間ｔ１１２の間にトランジスタ２７、トランジスタ１３６を介してトランジスタ１３７のゲートに保持する。このように各画素を初期（リセット）状態にする信号、各画素からＦＤに電荷を転送する信号に重なりを有する駆動を行うと画素信号を保持回路部に高速に転送が可能になる。保持回路の読み出しは上記説明と同様に行う。
【０１１７】
たとえば、画素行数が４０００行選択、１行分の初期化信号とＦＤ信号の転送を１マイクロ秒で行うと全行の画素信号を保持回路に転送する時間は４ミリ秒で行える。
【０１１８】
カメラの場合、メカニカルシャッターが閉じると同時に画素信号を保持回路に４ミリ秒で転送して保持回路に１フレーム（例えば全画素）の画素信号を保持回路に保持した状態で「メモリスルーモード」に移ればモニター画像（例えば間引きまたは混合による縮小画像）が、メカニカルシャッターが閉じた後４ミリ秒後に得ることができる。例えば、メカニカルシャッターがフォーカルプレーンシャッターの後幕シャッターである場合、電子シャッターによる露光開始と後幕シャッターによる露光終了とを同期させる制御等により実現できる。
【０１１９】
従来であれば５ＦＰＳの連写モードでもメカニカルシャッターが閉じた後２００ミリ秒後にしかモニター画像が得られない。これに対して、メカニカルシャッター併用モードでは、高速にモニター画像を得ることができ、モニター画像のリアルタイム性を向上させることができる。
【０１２０】
なお、保持回路２からの読み出しは、非破壊読み出しである。すなわち、図４のトランジスタ３２、トランジスタ３７はゲート部に信号を保持するため、トランジスタ３２では図７の時点ｔ３から時点ｔ４間、トランジスタ３７では図４の時点７から時点ｔ８間で信号情報を読み出してもトランジスタ３２、トランジスタ３７のゲート部の信号（電荷）は保持されており消滅などの変化はない。従って、何度も読み出しが可能な非破壊読み出しができる。例えば、上記のランダムアクセスにより矩形領域の読み出しを行った場合に、少し位置をずらした矩形領域の再読み出し等を行うことができる。
【０１２１】
なお、上記の（１）〜（３）の動作モードを組み合わせて動作させてもよい。これにより、従来では固体撮像装置の外部でしかできなかった動作を固体撮像装置内部の動作モードにより実現する点で高速化が容易である。
【０１２２】
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
【０１２３】
例えば、本実施の形態では、単位画素に光電変換素子が一つ含まれる場合を示したが、本発明はそれに限定されず、単位画素に複数の光電変換素子が含まれ、ＦＤが複数の光電変換素子により共有される場合にも適応可能である。例えば、図８Ａ、図８Ｂのような画素構成が考えられる。
【０１２４】
図８Ａにおいては、単位画素２１１は、光電変換素子であるフォトダイオード６０、６５と、転送トランジスタ６１、６６と、リセットトランジスタ６２と、ＳＦトランジスタ６３とを備えている。つまり、光電変換素子２個、転送トランジスタ２個に対してＦＤ１個、リセットトランジスタ（共有リセットトランジスタ）１個、ＳＦトランジスタ（共有ＳＦトランジスタ）１個で構成されており、２個の光電変換素子の信号が各転送トランジスタ６１、６６を通り、ＦＤに読み出される構成である。
【０１２５】
また、図８Ｂにおいては、単位画素２１１は、図８Ａの構成に加えて単位画素２１１内の選択トランジスタ６４を備えた構成である。このように、複数の光電変換素子によりＦＤを共有することで、画素セルにおける受光部の開口度が更に向上する。
【０１２６】
なお、図９は、本実施の形態のカメラの概略構成を示す図である。
【０１２７】
このカメラは、固体撮像装置１００（または２００でもよい）、レンズ１０１ａ、メカニカルシャッター１０１ｂ、ＤＳＰ（デジタル信号処理回路）１１０、画像表示デバイス１２０および画像メモリ１３０から構成される。なお、メカニカルシャッター１０１ｂには、レンズシャッターあるいはフォーカルプレーンシャッターを用いる。さらに、フォーカルプレーンシャッターの場合は、２つの幕である先幕と後幕から構成される。また、この図における、直線矢印は、各種信号の送信方向である。
【０１２８】
このカメラでは、レンズ１０１ａとメカニカルシャッター１０１ｂとを介して外部から光が入射し、入射した光は固体撮像装置１００により出力信号に変換されて水平信号線３および出力Ｉ／Ｆ１０３から出力される。そして、出力された出力信号はＤＳＰ１１０により処理されて映像信号として画像メモリ１３０に出力されて記録され、また画像表示デバイス１２０に出力されて画像表示される。
【０１２９】
ＤＳＰ１１０は、固体撮像装置１００の出力信号に対してノイズ除去等の処理を行って映像信号を生成する画像処理回路１１１と、固体撮像装置における画素の走査タイミングおよびゲインの制御を行うカメラシステム制御部１１２とから構成される。ＤＳＰ１１０は、例えば固体撮像装置１００の単位セル内で共有される画素間での特性差に関する補正を行う。
【０１３０】
通信・タイミング制御部（タイミングジェネレータ）１０２は、外部端子を介して入力されたマスタークロックＣＬＫ０およびデータＤＡＴＡを受け取り、種々の内部クロックを生成し垂直走査回路６、差分回路部３、水平走査回路部５、出力Ｉ／Ｆ１０３などを制御する。
【０１３１】
なお、本実施の形態において、保持回路２と出力Ｉ／Ｆ１０３のあいだに、アナログ／デジタル信号処理部（ＡＤ変換部）を備えていても良い。
【０１３２】
（第２の実施の形態）
図１０は、本実施の形態の固体撮像素子の構成を示すブロック図である。
【０１３３】
図１０の固体撮像素子は、画素回路ａａ１と、第１の記憶回路ａ２と、第１の差分回路ａ３と、第２の記憶回路ａ４と、第２の差分回路ａ５と、出力線ａ６と、水平走査回路ａ７と、垂直走査回路ａ８と、列信号線ａ２１とを備える。
【０１３４】
画素回路ａ１は、行列状に配置され受光量に応じた電気信号を出力する複数の画素部ａ１ａを有する。各画素部ａ１ａからは、上記の電気信号として、基準信号と画素信号とが出力される。基準信号は、リセット状態の画素部ａ１ａから出力される基準電圧を示す信号であり、ほぼ電源電圧のレベルである。画素信号は、受光量に応じた電圧レベルをもつ信号である。
【０１３５】
列信号線２１は、複数の画素部ａ１ａの列毎に設けられる。
【０１３６】
第１の記憶回路ａ２は、列信号線ａ２１から伝達される電気信号を記憶する行列状に配置された複数の記憶セルａ２ａを有する。各記憶セルａ２ａは、デプレッション型電界効果トランジスタを有し、列信号線ａ２１からの電気信号を、デプレッション型電界効果トランジスタのゲート容量に記憶するように構成されている。第１の記憶回路ａ２は基準信号と画素信号、もしくは基準信号のみを記憶する。
【０１３７】
第１の差分回路ａ３は列毎に設けられた単位差分回路ａ３ａを有する。各単位差分回路ａ３ａは、第１の記憶回路ａ２に記憶されている基準信号と画素信号の差分、もしくは第１の記憶回路ａ２に記憶されている基準信号と画素回路ａ１から出力される画素信号の差分を出力する。第２の記憶回路ａ４は第１の差分回路ａ３から出力される差分を記憶する。第２の差分回路ａ５は列毎に設けられた単位差分回路ａ５ａを有する。各単位差分回路ａ５ａは、記憶回路ａ４に記憶されている差分と基準電圧とを差分し、水平走査回路ａ７の出力に同期して出力線ａ６に出力される。垂直走査回路ａ８は画素回路ａ１、第１の記憶回路ａ２、第２の記憶回路ａ４にパルスを印加する。
【０１３８】
図１０の構成によれば、書き込み読み出し動作時のゲート電圧の変動に対しても変動の少ないゲート容量に電気信号を記憶させるので、消費電力を低減して暗電流を低減することができる。
【０１３９】
図１１は画素回路ａ１の１列２行分を例に具体的に示す。図１１中の破線ａ１-１、ａ１-２は画素部ａ１ａを示し、画素部ａ１−１（ａ１ａ）はフォトダイオードａ１０と、転送ＭＯＳトランジスタａ１１と、リセットＭＯＳトランジスタａ１２と、出力ＭＯＳトランジスタａ１３とで構成される。画素部ａ１−２（ａ１ａ）は画素部ａ１−１（ａ１ａ）と同様にフォトダイオードａ１５と、転送ＭＯＳトランジスタａ１６と、リセットＭＯＳトランジスタａ１７と、出力ＭＯＳトランジスタａ１８とで構成される。
【０１４０】
画素部ａ１−１（ａ１ａ）において、フォトダイオードａ１０のアノードは接地され、カソードは転送ＭＯＳトランジスタａ１１のドレインに接続される。転送ＭＯＳトランジスタａ１１のソースはリセットＭＯＳトランジスタａ１２のソースと出力ＭＯＳトランジスタａ１３のゲートに接続され、ゲートは端子ａ２３に接続される。この領域はフローティングディフュージョン（以後ＦＤと呼ぶ）と呼ばれる拡散容量を形成する。リセットＭＯＳトランジスタａ１２のドレインは電源に接続され、ゲートは端子ａ２２に接続される。出力ＭＯＳトランジスタａ１３のドレインは電源に接続され、ソースは行選択ＭＯＳトランジスタａ１４のドレインに接続される。電流源ａ２０は列信号線ａ２１に接続される。行選択ＭＯＳトランジスタａ１４のゲートは端子ａ２４に接続され、導通している時は出力ＭＯＳトランジスタａ１３と電流源ａ２０とでソースフォロアを形成する。
【０１４１】
画素部ａ１−２（ａ１ａ）においても、フォトダイオードａ１５のアノードは接地され、カソードは転送ＭＯＳトランジスタａ１６のドレインに接続される。転送ＭＯＳトランジスタａ１６のソースはリセットＭＯＳトランジスタａ１７のソースと出力ＭＯＳトランジスタａ１８のゲートに接続され、ゲートは端子ａ２５に接続される。この領域はＦＤと呼ばれる拡散容量を形成する。リセットＭＯＳトランジスタａ１７のドレインは電源に接続され、ゲートは端子ａ２５に接続される。出力ＭＯＳトランジスタａ１８のドレインは電源に接続され、ソースは行選択ＭＯＳトランジスタａ１９のドレインに接続される。行選択ＭＯＳトランジスタａ１９のゲートは端子ａ２７に接続され、導通している時は出力ＭＯＳトランジスタａ１９と電流源ａ２０とでソースフォロアを形成する。画素部ａ１−１（ａ１ａ）、画素部ａ１−２（ａ１ａ）の出力は行選択ＭＯＳトランジスタａ１４、行選択ＭＯＳトランジスタａ１９を介して列信号線ａ２１に接続される。列信号線ａ２１は図１０の第１の記憶回路ａ２に入力される。
【０１４２】
なお、本実施の形態の固体撮像素子は、各画素部ａ１−１（ａ１ａ）、ａ１−２（ａ１ａ）が１つのフォトダイオードａ１０、ａ１５を備える構成としたが、本発明の固体撮像装置はこのような構成に限定されるものではない。例えば、各画素部が複数のフォトダイオードを備え、複数のフォトダイオードがＦＤを共有するような構成であってもよい。
【０１４３】
第１の記憶回路ａ２（第１の記憶部）は、複数の記憶セルａ２ａと、複数の画素部ａ１ａの列に対応する複数の出力信号線と、出力信号線に接続された電流源トランジスタとを有する。
【０１４４】
各記憶セルａ２ａは、ドレインおよびソースの一方が電源線または接地線に接続されたデプレッション型電界効果トランジスタと、対応する列信号線とデプレッション型電界効果トランジスタのゲートとの間に挿入された書き込みスイッチトランジスタと、デプレッション型電界効果トランジスタのドレインおよびソースの他方と、対応する出力信号線との間に挿入された読み出しスイッチトランジスタとを備える。
【０１４５】
図１２に図１０で示した第１の記憶回路ａ２の１列２行分の記憶セルａ２ａおよび単位差分回路ａ３ａを具体的に示す。図１２中、ａ２１は図１１の1列分の画素からの出力信号線であり、破線ａ３-１、ａ３-２は図１１の各々画素ａ１-１（ａ１ａ）、画素ａ１-２に対応する単位記憶回路（記憶セルａ２ａ）を示す。画素部ａ１−１に対応する記憶回路ａ３−１（記憶セルａ２ａ）は、書き込みスイッチトランジスタである書き込み行選択ＭＯＳトランジスタａ３０１、デプレッション型電界効果トランジスタである記憶ＭＯＳトランジスタａ３０２と、読み出しスイッチトランジスタである読み出し行選択ＭＯＳトランジスタａ３０３からなり、読み出し行選択ＭＯＳトランジスタａ３０３のソースは電流源ＭＯＳトランジスタａ３０４に接続された出力線ａ３０に接続されている。電流源ＭＯＳトランジスタａ３０４のドレインは電源に接続されている。電流源ＭＯＳトランジスタａ３０４のゲートにはバイアス電圧ａ３１２が印加されている。
【０１４６】
記憶ＭＯＳトランジスタａ３０２および電流源ＭＯＳトランジスタａ３０４は、読み出し行選択ＭＯＳトランジスタａ３０３がオンのときにソースフォロアアンプとして動作する。つまり、記憶ＭＯＳトランジスタａ３０２は、ゲートに保持された電気信号（電圧）をドライブするドライブトランジスタとなり、電流源ＭＯＳトランジスタａ３０４は、ドライブトランジスタに対する負荷（トランジスタ）となる。同様に、記憶ＭＯＳトランジスタａ３０６および電流源ＭＯＳトランジスタａ３０４も、読み出し行選択ＭＯＳトランジスタａ３０７がオンのときにソースフォロアアンプとして動作する。
【０１４７】
このように、記憶ＭＯＳトランジスタは、デプレッション型の電界効果トランジスタであって、そのゲート容量にアナログ信号を保持する記憶セルとしての機能と、ゲート容量に保持されたアナログ信号に応じた電圧を出力するソースフォロアアンプとしての機能とを兼用する。これにより、第１の記憶部の回路構成を簡単にし、部品点数や配線抵抗を低減し、チップ全体の消費電力を大幅に低減することが可能となる。その結果、発熱量を低減し暗電流を低減することができる。
【０１４８】
さらに、出力線ａ３０は図１０中の単位差分回路ａ３−３（ａ３ａ）に接続される。単位差分回路ａ３−３（ａ３ａ）は列選択ＭＯＳトランジスタａ３０８、サンプル容量ａ３０９、分割容量ａ３１０、バイアス用ＭＯＳトランジスタａ３１１よりなり、差分出力信号は出力線ａ３１に出力される。画素部ａ１−２に対応する記憶回路ａ３−２（ａ２ａ）も、画素部ａ１−１に対応する記憶回路ａ３−１（ａ２ａ）と同様の構成であり、書き込み行選択ＭＯＳトランジスタａ３０５、記憶ＭＯＳトランジスタａ３０６、読み出し行選択ＭＯＳトランジスタａ３０７からなり、読み出し行選択ＭＯＳトランジスタａ３０７のソースは電流源ＭＯＳトランジスタａ３０４に接続された出力線ａ３０に記憶回路ａ３−１の出力と共有する形で接続される。記憶ＭＯＳトランジスタのドレインは電源に接続されている。ここで、記憶ＭＯＳトランジスタａ３０２、ａ３０６はデプレッション型電界効果トランジスタを用いる。このような構成とすることにより、省電力でありながら、図１１の画素ａ１−１、画素ａ１−２より出力されたリセット信号と光信号を記憶部ａ３−１、記憶部ａ３−２に各々異なるタイミングで記憶し、さらに各々の記憶部の出力を出力線ａ３０を介して接続された差分回路ａ３−３において、各記憶部からのリセット信号と光信号の差分に比例した電圧を出力線ａ３１に出力することが可能となる。
【０１４９】
図１３に図１０で示した第二の記憶回路ａ４の１列２行分の記憶セルａ４ａおよび単位差分回路ａ５ａを具体的に示す。図１３中、ａ３１は図１２の1列分の記憶回路からの出力信号線であり、破線ａ４-１、ａ４-２は図１２の各々単位記憶回路ａ３-１、単位記憶回路ａ３-２に対応する単位記憶回路（つまり記憶セルａ４ａ）を示す。同図のように記憶セルａ４ａは、記憶セルａ２ａと同じ構成でよい。画素部ａ１−１に対応する記憶回路ａ４−１（記憶セルａ４ａ）は、書き込み行選択ＭＯＳトランジスタａ４０１、記憶ＭＯＳトランジスタａ４０２、読み出し行選択ＭＯＳトランジスタａ４０３からなり、読み出し行選択ＭＯＳトランジスタａ４０３のソースは電流源ＭＯＳトランジスタａ４０４に出力線ａ４０を介して接続されている。電流源ＭＯＳトランジスタのドレインは電源に接続されている。さらに、出力線ａ４０は単位差分回路ａ４−３（ａ５ａ）に接続される。単位差分回路ａ５ａは列選択ＭＯＳトランジスタａ４０８、サンプル容量ａ４０９、分割容量ａ４１０、バイアス用ＭＯＳトランジスタａ４１１よりなり、差分出力信号は出力線ａ４１に出力される。画素部ａ１−２に対応する記憶回路ａ４−２も、画素部ａ１−１に対応する記憶回路ａ４−１と同様の構成であり、書き込み行選択ＭＯＳトランジスタａ４０５、記憶ＭＯＳトランジスタａ４０６、読み出し行選択ＭＯＳトランジスタａ４０７からなり、読み出し行選択ＭＯＳトランジスタａ４０７のソースは電流源ＭＯＳトランジスタａ４０４に接続された出力線ａ４０に記憶回路ａ４−１の出力と共有する形で接続される。記憶ＭＯＳトランジスタのドレインは電源に接続されている。ここで、記憶ＭＯＳトランジスタａ４０２、ａ４０６はデプレッション型電界効果トランジスタを用いる。このような構成とすることにより、省電力でありながら、図１１の画素ａ１−１、画素ａ１−２より出力された光信号に相当する信号を記憶部ａ４−１、記憶部ａ４−２に各々異なるタイミングで記憶し、さらに各々の記憶部の出力を出力線ａ４０を介して接続された差分回路ａ４−３において、各記憶部からのリセット信号と光信号の差分に比例した電圧を出力線ａ４１に出力することが可能となる。
【０１５０】
図１４は、本発明の第２の実施の形態に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。図１４には、図１１中の各端子に印加される制御信号が示される。制御信号は、印加される端子の符号にＳを付した名称で表わされている。
【０１５１】
信号Ｓａ２２は端子ａ２２からリセットＭＯＳトランジスタａ１２のゲートに入力される。
【０１５２】
信号Ｓａ２３は端子ａ２３から転送ＭＯＳトランジスタａ１１のゲートに入力される。
【０１５３】
信号Ｓａ２４は端子ａ２４から行選択ＭＯＳトランジスタａ１４のゲートに入力される。
【０１５４】
信号Ｓａ２５は端子ａ２５からリセットＭＯＳトランジスタａ１７のゲートに入力される。
【０１５５】
信号Ｓａ２６は端子ａ２６から転送ＭＯＳトランジスタａ１６のゲートに入力される。
【０１５６】
信号Ｓａ２７は端子ａ２７から行選択ＭＯＳトランジスタａ１９のゲートに入力される。
【０１５７】
信号ＳＶは列信号線ａ２１に出力される出力を示す。
【０１５８】
本発明の第２の実施の形態に係る固体撮像素子の動作について、図１１、図１４を参照しながら説明する。
【０１５９】
図１４中の期間ｔ１で信号Ｓａ２２、Ｓａ２４、Ｓａ２５は“ＨＩＧＨ”となり、画素部各画素のリセットＭＯＳトランジスタａ１２、ａ１７のゲートを“ＨＩＧＨ”にして導通させ、各画素のＦＤを同時に電源に接続して初期状態とする。また、行選択トランジスタａ１４のゲートも“ＨＩＧＨ”にして導通させ、画素部ａ１−１の初期状態のＦＤ電位が出力ＭＯＳトランジスタａ１３、電流源ａ２０で構成するソースフォロアを介して列信号線ａ２１に出力される（図１４の信号ＳＶの期間ｔ１のＶｒｅｆ値）。
【０１６０】
期間ｔ２では信号Ｓａ２２、Ｓａ２７、Ｓａ２５は“ＨＩＧＨ”となり、画素部各画素のリセットＭＯＳトランジスタａ１２、ａ１７のゲートを“ＨＩＧＨ”にして導通させ、各画素のＦＤを同時に電源に接続して初期状態を維持する。行選択トランジスタａ１９のゲートを“ＨＩＧＨ”にして導通させ、画素部ａ１−２の初期状態のＦＤ電位が出力ＭＯＳトランジスタａ１８、電流源ａ２０で構成するソースフォロアを介して列信号線ａ２１に出力される（図１４の信号ＳＶの期間ｔ２のＶｒｅｆ値）。
【０１６１】
期間ｔ３では信号Ｓａ２２、Ｓａ２５が“ＨＩＧＨ”を維持し、信号Ｓａ２４、Ｓａ２７は“ＬＯＷ”となる。図１４では２行分の画素を例として説明しているが、実際の３行以上の画素の場合、期間ｔ３でも信号ＳＶにはＶｒｅｆ値が出力されるのは言うまでもない。
【０１６２】
期間ｔ４ではすべての信号が“ＬＯＷ”となる。
【０１６３】
期間ｔ５では信号Ｓａ２３、Ｓａ２４、Ｓａ２６は“ＨＩＧＨ”となり、画素部各画素の転送ＭＯＳトランジスタａ１１、ａ１６のゲートを“ＨＩＧＨ”にして導通させ、各画素のフォトダイオードａ１０、ａ１５に蓄積した電荷をＦＤに転送される。転送された電荷とＦＤの容量で電圧が出力ＭＯＳトランジスタａ１３、ａ１８のゲートに発生する。また、行選択トランジスタａ１４のゲートも“ＨＩＧＨ”にして導通させ、画素部ａ１−１のＦＤ電位が出力ＭＯＳトランジスタａ１３、電流源ａ２０で構成するソースフォロアを介して列信号線ａ２１に出力される（図１４の信号ＳＶの期間ｔ１のＶ１値）。
【０１６４】
期間ｔ６では信号Ｓａ２３、Ｓａ２６は“ＨＩＧＨ”を維持し、転送された電荷とＦＤの容量で電圧が出力ＭＯＳトランジスタａ１３、ａ１８のゲートに発生し続ける。行選択トランジスタａ１９のゲートを“ＨＩＧＨ”にして導通させ、画素部ａ１−２のＦＤ電位が出力ＭＯＳトランジスタａ１８、電流源ａ２０で構成するソースフォロアを介して列信号線ａ２１に出力される（図１４の信号ＳＶの期間ｔ１のＶ２値）。
【０１６５】
このように、図１４に各画素部のリセットＭＯＳトランジスタを同時に導通させ、ＦＤの初期状態に対応した画素信号（Ｖｒｅｆ）を出力する期間Ｔ１と各画素部の転送ＭＯＳトランジスタを同時に導通させ、フォトダイオードに蓄積した電荷に対応した画素信号（Ｖ１、Ｖ２）を出力する期間Ｔ２を有する画素回路の駆動方法を説明した。
【０１６６】
次に図１５に本実施の形態における画素部から記憶回路への信号の転送方法を示す。図１５においてＳａ２１は図１１における列信号線ａ２１の時系列出力信号を画素回路ａ１−１、画素回路ａ１−２に対応して示す。Ｓａ３１３、Ｓａ３１４、Ｓａ３１５、Ｓａ３１６、Ｓａ３１７、Ｓａ３１９は各々図１２の端子ａ３１３、ａ３１４、ａ３１５、ａ３１６、ａ３１７、ａ３１９に接続される信号線の時系列入力信号を示す。Ｓａ４１３、Ｓａ４１４は各々図１３の端子ａ４１３、ａ４１４に接続される信号線の時系列入力信号を示す。
【０１６７】
期間ｔ１、ｔ２は図１４の期間ｔ１、ｔ２に対応し、初期状態画素信号が画素部ａ１−１、ａ１−２の順に連続して出力される。以降、ｔ３期間において同一列の画素部から、所定の行数分の画素からの初期状態信号が順次出力される。各画素の初期状態信号の出力期間中に第１の記憶回路に書き込むために、対応するアドレスの書き込み用トランジスタをONにするための書き込み信号を入力する。例えば、画素単位ａ１−１の初期状態信号が出力されている期間ｔ１内にＳａ３１３にONパルスを送信し、書き込みトランジスタａ３０１を導通せしめ、トランジスタａ３０２のゲート容量に書き込む。同様に期間ｔ２内にＳａ３１５にONパルスを送信し、書き込みトランジスタａ３０５を導通せしめ、トランジスタａ３０６のゲート容量に書き込む。ここで、記憶ＭＯＳトランジスタがデプレッション型電界効果トランジスタであることから、書き込み時に読み出し選択ＭＯＳトランジスタａ３０３、ａ３０７を導通せしめる必要が無い。すなわち、出力線ａ３０と記憶ＭＯＳトランジスタａ３０２、ａ３０６は、書き込み時に電気的に遮断されている。そのため、記憶ＭＯＳトランジスタがデプレッション型電界効果トランジスタでない場合と比較して、省電力化が図られる。また、書き込み時に記憶ＭＯＳトランジスタのソースとドレインの電位は等しい。そのため、更なる省電力化が図られる。また、書き込み時に保持容量が変化しないため、安定した書き込みが可能である。この動作を繰り返し、期間ｔ３終了までに所定の行数分の画素の初期状態信号を独立に第１の記憶回路に記憶する。
【０１６８】
次に、ｔ４で示すブランキング期間の後、列信号線ａ２１に、期間ｔ５ａ、ｔ５ｂ、に画素部ａ１−１の出力信号が、引き続き期間ｔ６ａ、ｔ６ｂに画素部ａ１−２の出力信号が順に出力され、以下同様に、期間ｔ３に初期状態信号を記憶回路に記憶した画素からの出力信号が順次出力される。この各画素からの光画素信号期間内に次段の第１の差分回路ａ３−３において、初期状態信号と光信号の差分をとり、さらに後段の第二の記憶回路部ａ４−１（記憶セルａ４ａ）への該差分信号の書き込みを行う。この動作を画素部ａ１−１の光信号について説明する。まず光画素信号期間ｔ５ａの直前の期間ｔ４ａにおいて、信号Ｓａ３１４にHighパルスを入力し、読み出し用トランジスタａ３０３を導通状態にすることで、期間ｔ１で記憶した初期状態出力を読み出し、出力線ａ３０に出力する。ここで、記憶ＭＯＳトランジスタａ３０２がデプレッション型電界効果トランジスタであるため、小さな信号であってもソースフォロアが正確に動作する。さらにこのデータを差分回路ａ３−３のサンプル容量ａ３０９に保存するために期間ｔ４ａのスタートと同時にトランジスタａ３０８とａ３１１を導通状態とせしめるために、各々Ｓａ３１７とＳａ３１９にHigh信号を入力する。この後、Ｓａ３１７は所定の画素信号の光信号を全て後段の記憶回路に記憶するまで、High状態に保持される。一方、Ｓａ３１９はサンプル容量ａ３０９に初期状態信号の保持を終了した後に、遮断される。
【０１６９】
次に、期間ｔ５ａのスタートと同時に画素信号を書き込むために信号Ｓａ３１３にHighパルスを入力し、トランジスタａ３０１を導通状態とする。ここで、トランジスタａ３０３とａ３０８はそれぞれＳａ３１４とＳａ３１７によって導通状態であるので、本画素信号はそのまま、読み出しトランジスタａ３０３によって読み出され、差分回路ａ３−３に出力される。差分回路ａ３−３においてはＳａ３１９がLoｗに設定されているので、トランジスタａ３１１が既に遮断状態となり、出力線ａ３１にはサンプル容量ａ３０９と分割容量ａ３１０の比に比例した初期状態信号と画素信号の差分信号が出力される。さらにこの期間ｔ５ａ内に第二の記憶回路ａ４−１の書き込み用トランジスタａ４０１を導通状態とするためにＳａ４１３にHigh信号を入力し、前記初期状態出力と画素信号の差分信号をトランジスタａ４０２のゲート容量に記憶する。このとき、記憶ＭＯＳトランジスタａ４０２、ａ４０６がデプレッション型であることから、トランジスタａ４０３は遮断状態、すなわちＳａ４１４はLowレベルとすることが可能であり、トランジスタａ４０２の消費電力を低減する。た、書き込み時に記憶ＭＯＳトランジスタのソースとドレインの電位は等しい。そのため、更なる省電力化が図られる。また、書き込み時に保持容量が変化しないため、安定した書き込みが可能である。
【０１７０】
画素部ａ１−１の初期状態出力と画素信号の差分を期間ｔ５ａ内に記憶回路ａ４−１に記憶した後、画素部ａ１−２について期間ｔ５ｂより同様の動作によって期間ｔ６ａ内で記憶回路ａ４−２への差分信号書き込み動作を行い、以降順次所定の行数分の画素について記憶部に差分信号を記憶する。このように本実施例の一連の画素信号読み出しと記憶動作によって、画素信号をほぼ全画素同時に読み出すグローバルシャッター動作に近い読み出しを非常に低消費電力で、かつ、容量の変動が少なく安定な信号レベルで行うことが可能となる。一般にグローバルシャッター動作による読み出し方式は高速に移動する被写体であっても、蓄積時間を短くすることによって、歪みなく撮像することが可能であるという利点を有する。
【０１７１】
以上説明してきたように、本実施の形態における固体撮像装置において、記憶セルａ２ａは、対応する列信号線から電気信号が伝達されたとき、読み出しスイッチトランジスタがオフの状態で、書き込みスイッチトランジスタを一時的にオンにすることにより、電気信号をゲート容量に記憶させる（図１５のｔ１、ｔ２）。
【０１７２】
この構成によれば、電気信号の書き込み時に、デプレッション型電界効果トランジスタと出力信号線との間で読み出しスイッチトランジスタを通じて流れる電流を除去する。このために要する消費電力を大幅に低減することが可能となる。また、基準信号の書き込み時にデプレッション型トランジスタの寄生ドレイン電流成分を完全に除去し、消費電力を大幅に低減することが可能となる。
【０１７３】
また、記憶セルａ２ａは、対応する列信号線から基準信号が伝達されたとき、読み出しスイッチトランジスタがオフの状態で、書き込みスイッチトランジスタを一時的にオンにすることにより、基準信号をゲート容量に記憶させる（図１５のｔ１、ｔ２）。
【０１７４】
この構成によれば、基準信号の書き込み時に、デプレッション型電界効果トランジスタと出力信号線との間で読み出しスイッチトランジスタを通じて流れる電流を除去する。このために要する消費電力を大幅に低減することが可能となる。また、基準信号の書き込み時にデプレッション型トランジスタの寄生ドレイン電流成分を完全に除去し、消費電力を大幅に低減することが可能となる。
【０１７５】
記憶セルａ２ａは、さらに、書き込みスイッチトランジスタがオフの状態で、読み出しスイッチトランジスタを一時的にオンにすることにより、デプレッション型電界効果トランジスタのドレインおよびソースの他方から、ゲート容量に記憶された基準信号を対応する出力信号線に出力する（図１５のｔ４ａ、ｔ５ｂ）。
【０１７６】
記憶セルａ２ａは、さらに、対応する列信号線から画素信号が伝達されたとき、読み出しスイッチトランジスタがオンの状態で、書き込みスイッチトランジスタを一時的にオンにすることにより、デプレッション型電界効果トランジスタのドレインおよびソースの他方から対応する出力信号線に、画素信号を出力する（図１５のｔ５ａ、ｔ６ａ）。
【０１７７】
なお、記憶セルａ２ａは、対応する列信号線から画素信号が伝達されたとき、読み出しスイッチトランジスタがオフの状態で、書き込みスイッチトランジスタを一時的にオンにすることにより、画素信号をゲート容量に記憶させるようにしてもよい。さらに、記憶セル２ａは、書き込みスイッチトランジスタがオフの状態で、読み出しスイッチトランジスタを一時的にオンにすることにより、デプレッション型電界効果トランジスタのドレインおよびソースの他方から、ゲート容量に記憶された画素信号を対応する出力信号線に出力するようにしてもよい。
【０１７８】
なお、第１の記憶回路ａ２内の記憶セルａ２ａの個数は、画素部ａ１ａと同数であってもよい。
【０１７９】
記憶セルａ２ａの個数が画素部ａ１ａと同数の場合は、第１の差分回路からの差分を、水平走査回路ａ７の制御に従って直接出力線ａ６から出力する構成とし、第２の記憶部ａ４および第２の差分回路ａ５を備えない構成としてもよい。
【０１８０】
また、記憶セルａ２ａの個数が、画素部ａ１ａの少なくとも２行に対応する個数であってもよい。この場合、第２の記憶回路ａ２内の記憶セルａ４ａの個数は、画素部ａ１ａと同数であることが望ましく、記憶セルａ２ａの行を巡回的に使いまわして、差分回路ａ３から第２の記憶回路ａ４へ行単位で差分信号を転送することができる。
【０１８１】
（第３の実施の形態）
次に本発明に関る第３の実施の形態について図１６から図１０を用いて説明する。本実施の形態においては、回路ブロック構成は図１０と、また、画素部回路は図１１と同様である。
【０１８２】
図１６に本実施の形態に関る図１０で示した第１の記憶回路ａ２の１列２行分の記憶セルおよび単位差分回路を具体的に示す。図１６中、ａ２１は図１１の1列分の画素からの出力信号線であり、インバータ回路（反転増幅器）ａ７００を介して列信号線ａ２１'に出力され、破線ａ７-１、ａ７-２で示す図１１の各々画素ａ１-１、画素ａ１-２に対応する単位記憶回路に接続される。画素部ａ１−１に対応する記憶回路ａ７−１は、書き込み行選択ＭＯＳトランジスタａ７０１、記憶ＭＯＳトランジスタａ７０２、読み出し行選択ＭＯＳトランジスタａ７０３からなり、読み出し行選択ＭＯＳトランジスタａ７０３のソースは電流源ＭＯＳトランジスタａ７０４に出力線ａ７０を介して接続されている。さらに、出力線ａ７０は図１０中３で示した第１の差分回路部ａ７−３に接続される。第１の差分回路部は列選択ＭＯＳトランジスタａ７０８、サンプル容量ａ７０９、分割容量ａ７１０、バイアス用ＭＯＳトランジスタａ７１１よりなり、差分出力信号は出力線ａ７１に出力される。画素部ａ１−２に対応する記憶回路ａ７−２も、画素部ａ１−１に対応する記憶回路ａ７−１と同様の構成であり、書き込み行選択ＭＯＳトランジスタａ７０５、記憶ＭＯＳトランジスタａ７０６、読み出し行選択ＭＯＳトランジスタａ７０７からなり、読み出し行選択ＭＯＳトランジスタａ７０７のソースは電流源ＭＯＳトランジスタａ７０４に接続された出力線ａ７０に記憶回路ａ７−１の出力と共有する形で接続される。このような構成とすることにより、図１１の画素ａ１−１、画素ａ１−２より出力されたリセット信号と光信号を記憶部ａ７−１、記憶部ａ７−２に各々異なるタイミングで記憶し、さらに各々の記憶部の出力を出力線ａ７０を介して接続された差分回路ａ７−３において、各記憶部からのリセット信号と光信号の差分に比例した電圧を出力線ａ７１に出力することが可能となる。ここで、トランジスタａ７０１，ａ７０２，ａ７０３，ａ７０４，ａ７０５，ａ７０６，ａ７０７は全てｐチャネルＭＯＳトランジスタであり、Highレベルの初期状態信号をLowレベル信号として記憶することが可能である。また、より多い信号量をより高い電圧レベルとして記憶する。
【０１８３】
図１７に本実施の形態に関る図１０で示した第二の記憶回路ａ４の１列２行分の記憶セルおよび単位差分回路を具体的に示す。図１７中、ａ７１は図１６の1列分の記憶回路からの出力信号線であり、破線ａ８-１、ａ８-２は図１６の各々単位記憶回路ａ７-１、単位記憶回路ａ７-２に対応する単位記憶回路を示す。画素部ａ１−１に対応する記憶回路ａ８−１は、書き込み行選択ＭＯＳトランジスタａ８０１、記憶ＭＯＳトランジスタａ８０２、読み出し行選択ＭＯＳトランジスタａ８０３からなり、読み出し行選択ＭＯＳトランジスタａ８０３のソースは電流源ＭＯＳトランジスタａ８０４に出力線ａ８０を介して接続されている。さらに、出力線ａ８０は図１０中ａ５で示した第二の差分回路部ａ８−３に接続される。第二の差分回路部は列選択ＭＯＳトランジスタａ８０８、サンプル容量ａ８０９、分割容量ａ８１０、バイアス用ＭＯＳトランジスタａ８１１よりなり、差分出力信号は出力線ａ８１に出力される。画素部ａ１−２に対応する記憶回路ａ８−２も、画素部ａ１−１に対応する記憶回路ａ８−１と同様の構成であり、書き込み行選択ＭＯＳトランジスタａ８０５、記憶ＭＯＳトランジスタａ８０６、読み出し行選択ＭＯＳトランジスタａ８０７からなり、読み出し行選択ＭＯＳトランジスタａ８０７のソースは電流源ＭＯＳトランジスタａ８０４に接続された出力線ａ８０に記憶回路ａ８−１の出力と共有する形で接続される。このような構成とすることにより、図１１の画素ａ１−１、画素ａ１−２より出力された光信号に相当する信号を記憶部ａ８−１、記憶部ａ８−２に各々異なるタイミングで記憶し、さらに各々の記憶部の出力を出力線ａ８０を介して接続された差分回路ａ８−３において、各記憶部からのリセット信号と光信号の差分に比例した電圧を出力線ａ８１に出力することが可能となる。
【０１８４】
本発明の第３の実施の形態に係る固体撮像素子における画素部に関る主要な信号の時間変化を示すタイミングチャートは図１４と同様である。
【０１８５】
次に図９に本実施の形態における画素部から記憶回路への信号の転送方法を示す。図９においてＳａ２１'は図１６における列信号線２１'の時系列出力信号を画素回路ａ１−１、画素回路ａ１−２に対応して示す。Ｓａ７１３、Ｓａ７１４、Ｓａ７１５、Ｓａ７１６、Ｓａ７１７、Ｓａ７１９は各々図１２の端子ａ７１３、ａ７１４、ａ７１５、ａ７１６、ａ７１７、ａ７１９に接続される信号線の時系列入力信号を示す。Ｓａ８１３、Ｓａ８１４は各々図１７の端子ａ８１３、ａ８１４に接続される信号線の時系列入力信号を示す。
【０１８６】
期間ｔ１、ｔ２は図１４の期間ｔ１、ｔ２に対応し、初期状態画素信号が画素部ａ１−１、ａ１−２の順に連続して出力される。以降、ｔ３期間において同一列の画素部から、所定の行数分の画素からの初期状態信号が順次出力される。各画素の初期状態信号の出力期間中に第１の記憶回路に書き込むために、対応するアドレスの書き込み用トランジスタをONにするための書き込み信号を入力する。例えば、画素部ａ１−１の初期状態信号が出力されている期間ｔ１内にＳａ７１３にONパルスを送信し、書き込みトランジスタａ７０１を導通せしめ、トランジスタａ７０２のゲート容量に書き込む。同様に期間ｔ２内にＳａ７１５にONパルスを送信し、書き込みトランジスタａ７０５を導通せしめ、トランジスタａ７０６のゲート容量に書き込む。この動作を繰り返し、期間ｔ３終了までに所定の行数分の画素の初期状態信号を独立に第１の記憶回路に記憶する。
【０１８７】
次に、ｔ４で示すブランキング期間の後、列信号線２１に、期間ｔ５ａ、ｔ５ｂ、に画素部ａ１−１の出力信号が、引き続き期間ｔ６ａ、ｔ６ｂに画素部ａ１−２の出力信号が順に出力され、以下同様に、期間ｔ３に初期状態信号を記憶回路に記憶した画素からの出力信号が順次出力される。この各画素からの光画素信号期間内に次段の第１の差分回路ａ７−３において、初期状態信号と光信号の差分をとり、さらに後段の第二の記憶回路部ａ８−１への該差分信号の書き込みを行う。この動作を画素部ａ１−１の光信号について説明する。まず光画素信号期間ｔ５ａの直前の期間ｔ４ａにおいて、信号Ｓａ８１４にHighパルスを入力し、読み出し用トランジスタａ７０３を導通状態にすることで、期間ｔ１で記憶した初期状態出力を読み出し、出力線ａ７０に出力する。さらにこのデータを差分回路ａ７−３の保持容量ａ７０９に保存するために期間ｔ４ａのスタートと同時にトランジスタａ７０８とａ７１１を導通状態とせしめるために、各々Ｓａ７１７とＳａ７１９にHigh信号を入力する。この後、Ｓａ７１７は所定の画素信号の光信号を全て後段の記憶回路に記憶するまで、High状態に保持される。一方、Ｓａ７１９は保持容量ａ７０９に初期状態信号の保持を終了した後に、遮断される。次に、期間ｔ５ａのスタートと同時に画素信号を書き込むために信号Ｓａ７１３にHighパルスを入力し、トランジスタａ７０１を導通状態とする。ここで、トランジスタａ７０３とａ７０８はそれぞれＳａ７１４とＳａ７１７によって導通状態であるので、本画素信号はそのまま、読み出しトランジスタａ７０３によって読み出され、差分回路ａ７−３に出力される。差分回路ａ７−３においてはＳａ７１８がLoｗに設定されているので、トランジスタａ７１１が既に遮断状態となり、出力線ａ７１には容量ａ７０９とａ７１０の比に比例した初期状態信号と画素信号の差分信号が出力される。さらにこの期間ｔ５ａ内に第二の記憶回路ａ８−１の書き込み用トランジスタ８０１を導通状態とするためにＳａ８１３にHigh信号を入力し、前記初期状態出力と画素信号の差分信号をトランジスタａ８０２のゲート容量に記憶する。このとき、トランジスタａ８０３は遮断状態、すなわちＳａ８１４はLowレベルとし、トランジスタａ８０２の消費電力を低減する。
【０１８８】
画素部ａ１−１の初期状態出力と画素信号の差分を期間ｔ５ａ内に記憶回路ａ８−１に記憶した後、画素部ａ１−２について期間ｔ５ｂより同様の動作によって期間ｔ６ａ内で記憶回路ａ８−２への差分信号書き込み動作を行い、以降順次所定の行数分の画素について記憶部に差分信号を記憶する。
【０１８９】
このように本実施例の一連の画素信号読み出しと記憶動作によって、画素信号をほぼ全画素同時に読み出すグローバルシャッター動作に近い読み出しを非常に低消費電力で、かつ、容量の変動が少なく安定な信号レベルで行うことが可能となる。さらに本実施例においては、画素出力の高電圧状態を低電圧状態に変換して記憶するので、記憶期間における印加電圧を低減せしめ、消費電力をより一層低減することが可能となる。
【０１９０】
以上説明したように第２および第３の実施の形態における固体撮像装置は、上記の第２の目的を達成するために、行列状に配置され受光量に応じた電気信号を出力する複数の画素部と、前記複数の画素部の列毎に設けられた列信号線と、前記列信号線から伝達される電気信号を記憶する行列状に配置された複数の記憶セルを有する第１の記憶部とを備え、前記記憶セルは、デプレッション型電界効果トランジスタを有し、前記列信号線からの前記電気信号を、前記デプレッション型電界効果トランジスタのゲート容量に記憶する。
【０１９１】
この構成によれば、書き込み読み出し動作時のゲート電圧の変動に対しても変動の少ないゲート容量に電気信号を記憶させるので、消費電力を低減して暗電流を低減することができる。
【０１９２】
ここで、前記第１の記憶部は、前記複数の記憶セルと、前記複数の画素部の列に対応する複数の出力信号線と、前記出力信号線に接続された電流源トランジスタとを有し、各記憶セルは、ドレインおよびソースの一方が電源線または接地線に接続された前記デプレッション型電界効果トランジスタと、対応する列信号線と前記デプレッション型電界効果トランジスタのゲートとの間に挿入された書き込みスイッチトランジスタと、前記デプレッション型電界効果トランジスタのドレインおよびソースの他方と、対応する出力信号線との間に挿入された読み出しスイッチトランジスタとを備えるようにとしてもよい。
【０１９３】
この構成によれば、デプレッション型電界効果トランジスタは、ゲート容量にアナログ信号を保持する記憶セルとしての機能と、ゲート容量に保持されたアナログ信号に応じた電圧を出力するソースフォロアアンプとしての機能とを兼用するので、第１の記憶部の回路構成を簡単にし、部品点数や配線抵抗を低減し、チップ全体の消費電力を大幅に低減することが可能となる。その結果、発熱量を低減し暗電流を低減することができる。
【０１９４】
ここで、前記記憶セルは、対応する列信号線から前記電気信号が伝達されたとき、前記読み出しスイッチトランジスタがオフの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記電気信号を前記ゲート容量に記憶させる構成としてもよい。
【０１９５】
この構成によれば、前記電気信号の書き込み時に、前記デプレッション型電界効果トランジスタと出力信号線との間で前記読み出しスイッチトランジスタを通じて流れる電流を除去する。このために要する消費電力を大幅に低減することが可能となる。また、前記基準信号の書き込み時に前記デプレッション型トランジスタの寄生ドレイン電流成分を完全に除去し、消費電力を大幅に低減することが可能となる。
【０１９６】
ここで、前記電気信号は、リセット状態の画素部から出力される基準電圧を示す基準信号と受光量に応じた画素信号とを含み、前記記憶セルは、対応する列信号線から前記基準信号が伝達されたとき、前記読み出しスイッチトランジスタがオフの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記基準信号を前記ゲート容量に記憶させる構成としてもよい。
【０１９７】
この構成によれば、前記基準信号の書き込み時に、前記デプレッション型電界効果トランジスタと出力信号線との間で前記読み出しスイッチトランジスタを通じて流れる電流を除去する。このために要する消費電力を大幅に低減することが可能となる。また、前記基準信号の書き込み時に前記デプレッション型トランジスタの寄生ドレイン電流成分を完全に除去し、消費電力を大幅に低減することが可能となる。
【０１９８】
ここで、前記記憶セルは、さらに、前記書き込みスイッチトランジスタがオフの状態で、前記読み出しスイッチトランジスタを一時的にオンにすることにより、前記デプレッション型電界効果トランジスタのドレインおよびソースの前記他方から、前記ゲート容量に記憶された前記基準信号を対応する出力信号線に出力する構成としてもよい。
【０１９９】
ここで、前記記憶セルは、さらに、対応する列信号線から前記画素信号が伝達されたとき、前記読み出しスイッチトランジスタがオンの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記デプレッション型電界効果トランジスタのドレインおよびソースの前記他方から対応する出力信号線に、前記画素信号を出力する構成としてもよい。
【０２００】
ここで、前記電気信号は、基準電圧を示す基準信号と受光量に応じた画素信号とを含み、前記記憶セルは、対応する列信号線から前記画素信号が伝達されたとき、前記読み出しスイッチトランジスタがオフの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記画素信号を前記ゲート容量に記憶させる構成としてもよい。
【０２０１】
ここで、前記記憶セルは、さらに、前記書き込みスイッチトランジスタがオフの状態で、前記読み出しスイッチトランジスタを一時的にオンにすることにより、前記デプレッション型電界効果トランジスタのドレインおよびソースの前記他方から、前記ゲート容量に記憶された前記画素信号を対応する出力信号線に出力する構成としてもよい。
【０２０２】
また、本発明の一形態における固体撮像装置の駆動方法は、前記複数の画素部から前記列信号線に前記電気信号を出力し、対応する列信号線から前記電気信号が伝達されたとき、前記読み出しスイッチトランジスタがオフの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記電気信号を前記ゲート容量に記憶させる。
【０２０３】
（第４の実施の形態）
図１９は、本実施の形態の固体撮像素子の構成を示すブロック図である。
【０２０４】
図１９の固体撮像素子は、画素回路ｂ１と、反転増幅器（インバータ）ｂ３００と、第１の記憶回路ｂ２と、第１の差分回路ｂ３と、第２の記憶回路ｂ４と、第２の差分回路ｂ５と、出力線ｂ６と、水平走査回路ｂ７と、垂直走査回路ｂ８と、列信号線ｂ２１とを備える。
【０２０５】
画素回路ｂ１は、行列状に配置され受光量に応じた電気信号を出力する複数の画素部ｂ１ａを有する。各画素部ｂ１ａからは、上記の電気信号として、基準信号と画素信号が出力される。基準信号は、リセット状態の画素部ｂ１ａから出力される基準電圧を示す信号であり、ほぼ電源電圧のレベルである。画素信号は、受光量に応じた電圧レベルをもつ信号である。
【０２０６】
列信号線ｂ２１は、複数の画素部ｂ１ａの列毎に設けられる。
【０２０７】
反転増幅器ｂ３００は、列信号線ｂ２１毎に設けられ、対応する列信号線ｂ２１からの電気信号の極性を反転し、反転電気信号を出力する。反転電気信号には、反転基準信号と、反転画素信号の２種類がある。
【０２０８】
第１の記憶回路ｂ２は、反転増幅器ｂ３００から出力される反転電気信号を記憶する行列状に配置された複数の記憶セルｂ２ａを有する。各記憶セルｂ２ａは、デプレッション型電界効果トランジスタを有し、反転電気信号を、デプレッション型電界効果トランジスタのゲート容量に記憶するように構成されている。第１の記憶回路ｂ２は反転基準信号と反転画素信号、もしくは反転基準信号のみを記憶する。このとき、電圧の高い電気信号ほど記憶セルｂ２ａに低電圧で書き込まれることになる。記憶セルｂ２ａのリークは電界強度に比例するため低電圧で書き込むほどリークが少なく信号劣化が少なくなる。画像では輝度の低いところほどノイズが目立ちやすいため、輝度の低いところほど高い電気信号になる画像では、低輝度部分のリーク電流により信号劣化を少なくすることで、ばらつきノイズの少ないより良好な画像を得ることができる。
【０２０９】
第１の差分回路ｂ３は列毎に設けられた単位差分回路ｂ３ａを有する。各単位差分回路ｂ３ａは、第１の記憶回路ｂ２に記憶されている反転基準信号と反転画素信号の差分、もしくは第１の記憶回路ｂ２に記憶されている反転基準信号と画素回路ｂ１から出力される反転画素信号の差分を出力する。第２の記憶回路ｂ４は第１の差分回路ｂ３から出力される差分を記憶する。第２の差分回路ｂ５は列毎に設けられた単位差分回路ｂ５ａを有する。各単位差分回路ｂ５ａは、記憶回路ｂ４に記憶されている差分と基準電圧とを差分し、水平走査回路ｂ７の出力に同期して出力線ｂ６に出力される。垂直走査回路ｂ８は画素回路ｂ１、第１の記憶回路ｂ２、第２の記憶回路ｂ４にパルスを印加する。
【０２１０】
図２０は画素回路ｂ１の１列２行分を例に具体的に示す。図２０中の破線ｂ１-１、ｂ１-２は画素部ｂ１ａを示し、画素部ｂ１−１（ｂ１ａ）はフォトダイオードｂ１０と、転送ＭＯＳトランジスタｂ１１と、リセットＭＯＳトランジスタｂ１２と、出力ＭＯＳトランジスタｂ１３とで構成される。画素部ｂ１−２（ｂ１ａ）は画素部ｂ１−１（ｂ１ａ）と同様にフォトダイオードｂ１５と、転送ＭＯＳトランジスタｂ１６と、リセットＭＯＳトランジスタｂ１７と、出力ＭＯＳトランジスタｂ１８とで構成される。
【０２１１】
画素部ｂ１−１（ｂ１ａ）において、フォトダイオードｂ１０のアノードは接地され、カソードは転送ＭＯＳトランジスタｂ１１のドレインに接続される。転送ＭＯＳトランジスタｂ１１のソースはリセットＭＯＳトランジスタｂ１２のソースと出力ＭＯＳトランジスタｂ１３のゲートに接続され、ゲートは端子ｂ２３に接続される。この領域はフローティングディフュージョン（以後ＦＤと呼ぶ）と呼ばれる拡散容量を形成する。リセットＭＯＳトランジスタｂ１２のドレインは電源に接続され、ゲートは端子ｂ２２に接続される。出力ＭＯＳトランジスタｂ１３のドレインは電源に接続され、ソースは行選択ＭＯＳトランジスタｂ１４のドレインに接続される。電流源ｂ２０は列信号線ｂ２１に接続される。行選択ＭＯＳトランジスタｂ１４のゲートは端子ｂ２４に接続され、導通している時は出力ＭＯＳトランジスタｂ１３と電流源ｂ２０とでソースフォロアを形成する。
【０２１２】
画素部ｂ１−２（ｂ１ａ）においても、フォトダイオードｂ１５のアノードは接地され、カソードは転送ＭＯＳトランジスタｂ１６のドレインに接続される。転送ＭＯＳトランジスタｂ１６のソースはリセットＭＯＳトランジスタｂ１７のソースと出力ＭＯＳトランジスタｂ１８のゲートに接続され、ゲートは端子ｂ２５に接続される。この領域はＦＤと呼ばれる拡散容量を形成する。リセットＭＯＳトランジスタｂ１７のドレインは電源に接続され、ゲートは端子ｂ２５に接続される。出力ＭＯＳトランジスタｂ１８のドレインは電源に接続され、ソースは行選択ＭＯＳトランジスタｂ１９のドレインに接続される。行選択ＭＯＳトランジスタｂ１９のゲートは端子ｂ２７に接続され、導通している時は出力ＭＯＳトランジスタｂ１９と電流源ｂ２０とでソースフォロアを形成する。画素部ｂ１−１（ｂ１ａ）、画素部ｂ１−２（ｂ１ａ）の出力は行選択ＭＯＳトランジスタｂ１４、行選択ＭＯＳトランジスタｂ１９を介して列信号線ｂ２１に接続される。列信号線ｂ２１は図１９の第１の記憶回路ｂ２に入力される。
【０２１３】
第１の記憶回路ｂ２（第１の記憶部）は、複数の記憶セルｂ２ａと、複数の画素部ｂ１ａの列に対応する複数の出力信号線と、出力信号線に接続された電流源トランジスタとを有する。
【０２１４】
各記憶セルｂ２ａは、ドレインおよびソースの一方が電源線または接地線に接続されたデプレッション型電界効果トランジスタと、対応する反転増幅器の出力端子とデプレッション型電界効果トランジスタのゲートとの間に挿入された書き込みスイッチトランジスタと、デプレッション型電界効果トランジスタのドレインおよびソースの他方と、対応する出力信号線との間に挿入された読み出しスイッチトランジスタとを備える。
【０２１５】
図２１に図１９で示した第１の記憶回路ｂ２の１列２行分の記憶セルｂ２ａおよび単位差分回路ｂ３ａを具体的に示す。図２１中、ｂ２１は図２０の1列分の画素からの出力信号線であり、破線ｂ３-１、ｂ３-２は図２０の各々画素ｂ１-１、画素ｂ１-２に対応する単位記憶回路（記憶セルｂ２ａ）を示す。画素部ｂ１−１に対応する記憶回路ｂ３−１（記憶セル２ａ）は、書き込みスイッチトランジスタである書き込み行選択ＭＯＳトランジスタｂ３０１、デプレッション型電界効果トランジスタである記憶ＭＯＳトランジスタｂ３０２と、読み出しスイッチトランジスタである読み出し行選択ＭＯＳトランジスタｂ３０３からなる。読み出し行選択ＭＯＳトランジスタｂ３０３のソースは電流源ＭＯＳトランジスタｂ３０４に接続された出力線ｂ３０に接続されている。電流源ＭＯＳトランジスタｂ３０４のドレインは電源に接続されている。電流源ＭＯＳトランジスタｂ３０４のゲートにはバイアス電圧ｂ３１２が印加されている。
【０２１６】
記憶ＭＯＳトランジスタｂ３０２および電流源ＭＯＳトランジスタｂ３０４は、読み出し行選択ＭＯＳトランジスタｂ３０３がオンのときにソースフォロアアンプとして動作する。つまり、記憶ＭＯＳトランジスタｂ３０２はゲートに保持された電気信号（電圧）をドライブするドライブトランジスタとなり、電流源ＭＯＳトランジスタｂ３０４はドライブトランジスタに対する負荷（トランジスタ）となる。同様に、記憶ＭＯＳトランジスタｂ３０６および電流源ＭＯＳトランジスタｂ３０４も、読み出し行選択ＭＯＳトランジスタｂ３０７がオンのときにソースフォロアアンプとして動作する。
【０２１７】
このように、記憶ＭＯＳトランジスタは、デプレッション型の電界効果トランジスタであって、そのゲート容量にアナログ信号を保持する記憶セルとしての機能と、ゲート容量に保持されたアナログ信号に応じた電圧を出力するソースフォロアアンプとしての機能とを兼用する。これにより、第１の記憶部の回路構成を簡単にし、部品点数や配線抵抗を低減し、チップ全体の消費電力を大幅に低減することが可能となる。その結果、発熱量を低減し暗電流を低減することができる。
【０２１８】
さらに、出力線ｂ３０は図１９中３で示した第１の差分回路部ｂ３−３に接続される。第１の差分回路部は列選択ＭＯＳトランジスタｂ３０８、サンプル容量ｂ３０９、分割容量ｂ３１０、バイアス用ＭＯＳトランジスタｂ３１１よりなり、差分出力信号は出力線ｂ３１に出力される。画素部ｂ１−２に対応する記憶回路ｂ３−２も、画素部ｂ１−１に対応する記憶回路ｂ３−１と同様の構成であり、書き込み行選択ＭＯＳトランジスタｂ３０５、記憶ＭＯＳトランジスタｂ３０６、読み出し行選択ＭＯＳトランジスタｂ３０７からなり、読み出し行選択ＭＯＳトランジスタｂ３０７のソースは電流源ＭＯＳトランジスタｂ３０４に接続された出力線ｂ３０に記憶回路ｂ１−１の出力と共有する形で接続される。このような構成とすることにより、図２０の画素ｂ１−１、画素ｂ１−２より出力されたリセット信号と光信号を記憶部ｂ３−１、記憶部ｂ３−２に各々異なるタイミングで記憶し、さらに各々の記憶部の出力を出力線ｂ３０を介して接続された差分回路ｂ３−３において、各記憶部からのリセット信号と光信号の差分に比例した電圧を出力線ｂ３１に出力することが可能となる。
【０２１９】
図２２に図１９で示した第二の記憶回路ｂ４の１列２行分の記憶セルｂ４ａおよび単位差分回路ｂ５ａを具体的に示す。図２２中、ｂ３１は図２１の1列分の記憶回路からの出力信号線であり、破線ｂ４-１、ｂ４-２は図２１の各々単位記憶回路ｂ３-１、単位記憶回路ｂ３-２に対応する単位記憶回路（つまり記憶セルｂ４ａ）を示す。同図のように記憶セルｂ４ａは、記憶セルｂ２ａと同じ構成でよい。画素部ｂ１−１に対応する記憶回路ｂ４−１（記憶セルｂ４ａ）は、書き込み行選択ＭＯＳトランジスタｂ４０１、記憶ＭＯＳトランジスタｂ４０２、読み出し行選択ＭＯＳトランジスタｂ４０３からなり、読み出し行選択ＭＯＳトランジスタｂ４０３のソースは電流源ＭＯＳトランジスタｂ４０４に出力線ｂ４０を介して接続されている。電流源ＭＯＳトランジスタのドレインは電源に接続されている。さらに、出力線ｂ４０は単位差分回路ｂ４−３（ｂ５ａ）に接続される。単位差分回路ｂ５ａは列選択ＭＯＳトランジスタｂ４０８、サンプル容量ｂ４０９、分割容量ｂ４１０、バイアス用ＭＯＳトランジスタｂ４１１よりなり、差分出力信号は出力線ｂ４１に出力される。画素部ｂ１−２に対応する記憶回路ｂ４−２も、画素部ｂ１−１に対応する記憶回路ｂ４−１と同様の構成であり、書き込み行選択ＭＯＳトランジスタｂ４０５、記憶ＭＯＳトランジスタｂ４０６、読み出し行選択ＭＯＳトランジスタｂ４０７からなり、読み出し行選択ＭＯＳトランジスタｂ４０７のソースは電流源ＭＯＳトランジスタｂ４０４に接続された出力線ｂ４０に記憶回路ｂ４−１の出力と共有する形で接続される。このような構成とすることにより、図２０の画素ｂ１−１、画素ｂ１−２より出力された光信号に相当する信号を記憶部ｂ４−１、記憶部ｂ４−２に各々異なるタイミングで記憶し、さらに各々の記憶部の出力を出力線ｂ４０を介して接続された差分回路ｂ４−３において、各記憶部からのリセット信号と光信号の差分に比例した電圧を出力線ｂ４１に出力することが可能となる。
【０２２０】
図２３は、本発明の第４の実施の形態に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。図２３には、図２０中の各端子に印加される制御信号が示される。制御信号は、印加される端子の符号にＳを付した名称で表わされている。
【０２２１】
信号Ｓｂ２２は端子ｂ２２からリセットＭＯＳトランジスタｂ１２のゲートに入力される。
【０２２２】
信号Ｓｂ２３は端子ｂ２３から転送ＭＯＳトランジスタｂ１１のゲートに入力される。
【０２２３】
信号Ｓｂ２４は端子ｂ２４から行選択ＭＯＳトランジスタｂ１４のゲートに入力される。
【０２２４】
信号Ｓｂ２５は端子ｂ２５からリセットＭＯＳトランジスタｂ１７のゲートに入力される。
【０２２５】
信号Ｓｂ２６は端子ｂ２６から転送ＭＯＳトランジスタｂ１６のゲートに入力される。
【０２２６】
信号Ｓｂ２７は端子ｂ２７から行選択ＭＯＳトランジスタｂ１９のゲートに入力される。
【０２２７】
信号ＳＶは列信号線ｂ２１に出力される出力を示す。
【０２２８】
本発明の第４の実施の形態に係る固体撮像素子の動作について、図２０、図２３を参照しながら説明する。
【０２２９】
図２３中の期間ｔ１で信号Ｓｂ２２は“ＨＩＧＨ”となり、画素部各画素のリセットＭＯＳトランジスタｂ１２のゲートを“ＨＩＧＨ”にして導通させ、各画素のＦＤを同時に電源に接続して初期状態とする。また、期間ｔ２で信号Ｓｂ２５は“ＨＩＧＨ”となり、画素部各画素のリセットＭＯＳトランジスタ１７のゲートを“ＨＩＧＨ”にして導通させ、各画素のＦＤを同時に電源に接続して初期状態とする。また、期間ｔ３で行選択トランジスタｂ１４のゲートも“ＨＩＧＨ”にして導通させ、画素部ｂ１−１の初期状態のＦＤ電位が出力ＭＯＳトランジスタｂ１３、電流源ｂ２０で構成するソースフォロアを介して列信号線ｂ２１に出力される（図２３の信号ＳＶの期間ｔ１のＶｒｅｆ値）。同様に期間ｔ４で行選択トランジスタｂ１９のゲートを“ＨＩＧＨ”にして導通させ、画素部１−２の初期状態のＦＤ電位が出力ＭＯＳトランジスタｂ１８、電流源ｂ２０で構成するソースフォロアを介して列信号線ｂ２１に出力される（図２３の信号ＳＶの期間ｔ２のＶｒｅｆ値）。
【０２３０】
図２３では２行分の画素を例として説明しているが、実際の３行以上の画素の場合、期間ｔ５でも信号ＳＶにはＶｒｅｆ値が出力されるのは言うまでもない。
【０２３１】
期間ｔ５ではすべての信号が“ＬＯＷ”となる。
【０２３２】
期間ｔ６では信号Ｓｂ２３は“ＨＩＧＨ”となり、画素部各画素の転送ＭＯＳトランジスタｂ１１のゲートを“ＨＩＧＨ”にして導通させ、各画素のフォトダイオード１０に蓄積した電荷をＦＤに転送される。転送された電荷とＦＤの容量で電圧が出力ＭＯＳトランジスタｂ１３のゲートに発生する。期間ｔ７では信号Ｓｂ２３、Ｓｂ２６は“ＨＩＧＨ”となり、画素部各画素の転送ＭＯＳトランジスタｂ１１、ｂ１６のゲートを“ＨＩＧＨ”にして導通させ、各画素のフォトダイオードｂ１０、ｂ１５に蓄積した電荷をＦＤに転送される。転送された電荷とＦＤの容量で電圧が出力ＭＯＳトランジスタｂ１３、ｂ１８のゲートに発生する。また、期間ｔ８で行選択トランジスタｂ１４のゲートも“ＨＩＧＨ”にして導通させ、画素部ｂ１−１のＦＤ電位が出力ＭＯＳトランジスタｂ１３、電流源ｂ２０で構成するソースフォロアを介して列信号線２１に出力される。（図２３の信号ＳＶの期間ｔ８のＶ１値）同様に、期間ｔ９で行選択トランジスタｂ１９のゲートも“ＨＩＧＨ”にして導通させ、画素部ｂ１−１のＦＤ電位が出力ＭＯＳトランジスタｂ１８、電流源ｂ２０で構成するソースフォロアを介して列信号線ｂ２１に出力される（図２３の信号ＳＶの期間ｔ９のＶ２値）。
【０２３３】
このように、図２３に各画素部のリセットＭＯＳトランジスタを同時に導通させ、ＦＤの初期状態に対応した画素信号（Ｖｒｅｆ）を出力する期間Ｔ１と各画素部の転送ＭＯＳトランジスタを同時に導通させ、フォトダイオードに蓄積した電荷に対応した画素信号（Ｖ１、Ｖ２）を出力する期間Ｔ２を有する画素回路の駆動方法を説明した。図２０のような構成の画素を用いた場合、フォトダイオードに入力される光が暗い場合、画素からの画素信号は高電圧となる。反対に、フォトダイオードに入力される光が明るい場合、画素からの画素信号は低電圧となる。
【０２３４】
次に図２４に本実施の形態における画素部から記憶回路への信号の転送方法を示す。図２４においてSｂ２１は図２０における画素出力線２１の時系列出力信号を画素回路ｂｂ１−１、画素回路ｂ１−２に対応して示す。ここで、Ｓｂ２１に備えられたインバータ３００により、画素からの出力電圧は反転されてそれぞれの記憶回路へ入力される。つまり、フォトダイオードに入力される光が暗い場合、第１の記憶回路への入力は低電圧となる。反対に、フォトダイオードに入力される光が明るい場合、第１の記憶回路への入力は高電圧となる。Sｂ３１３、Sｂ３１４、Sｂ３１５、Sｂ３１６、Sｂ３１７、Sｂ３１９は各々図２１の端子ｂ３１３、ｂ３１４、ｂ３１５、ｂ３１６、ｂ３１７、ｂ３１９に接続される信号線の時系列入力信号を示す。Sｂ４１３、Sｂ４１４は各々図２２の端子ｂ４１３、ｂ４１４に接続される信号線の時系列入力信号を示す。
【０２３５】
期間ｔ１、ｔ２は図２３の期間ｔ３、ｔ４に対応し、初期状態画素信号が画素部ｂ１−１、１−２の順に連続して出力される。以降、ｔ３期間において同一列の画素部から、所定の行数分の画素からの初期状態信号が順次出力される。各画素の初期状態信号の出力期間中に第１の記憶回路に書き込むために、対応するアドレスの書き込み用トランジスタをONにするための書き込み信号を入力する。例えば、画素部１−１の初期状態信号が出力されている期間ｔ１内にSｂ３１３にONパルスを送信し、書き込みトランジスタｂ３０１を導通せしめ、トランジスタｂ３０２のゲート容量に書き込む。同様に期間ｔ２内にSｂ３１５にONパルスを送信し、書き込みトランジスタｂ３０５を導通せしめ、トランジスタｂ３０６のゲート容量に書き込む。この動作を繰り返し、期間ｔ３終了までに所定の行数分の画素の初期状態信号を独立に第１の記憶回路に記憶する。
【０２３６】
次に、ｔ４で示すブランキング期間の後、画素出力線ｂ２１に、期間ｔ５ａ、ｔ５ｂ、に画素部ｂ１−１の出力信号が、引き続き期間ｔ６ａ、ｔ６ｂに画素部ｂ１−２の出力信号が順に出力され、以下同様に、期間ｔ３に初期状態信号を記憶回路に記憶した画素からの出力信号が順次出力される。この各画素からの光画素信号期間内に次段の第１の差分回路ｂ３−３において、初期状態信号と光信号の差分をとり、さらに後段の第二の記憶回路部ｂ４−１への該差分信号の書き込みを行う。この動作を画素部ｂ１−１の光信号について説明する。まず光画素信号期間ｔ５ａの直前の期間ｔ４ａにおいて、信号Sｂ３１４にHighパルスを入力し、読み出し用トランジスタｂ３０３を導通状態にすることで、期間ｔ１で記憶した初期状態出力を読み出し、出力線ｂ３０に出力する。さらにこのデータを差分回路ｂ３−３の保持容量ｂ３０９に保存するために期間ｔ４ａのスタートと同時にトランジスタｂ３０８とｂ３１１を導通状態とせしめるために、各々Sｂ３１７とSｂ３１９にHigh信号を入力する。この後、Sｂ３１７は所定の画素信号の光信号を全て後段の記憶回路に記憶するまで、High状態に保持される。一方、Sｂ３１９は保持容量ｂ３０９に初期状態信号の保持を終了した後に、遮断される。次に、期間ｔ５ａのスタートと同時に画素信号を書き込むために信号Sｂ３１３にHighパルスを入力し、トランジスタｂ３０１を導通状態とする。ここで、トランジスタｂ３０３とｂ３０８はそれぞれSｂ３１４とSｂ３１７によって導通状態であるので、本画素信号はそのまま、読み出しトランジスタｂ３０３によって読み出され、差分回路ｂ３−３に出力される。差分回路ｂ３−３においてはSｂ３１９がLoｗに設定されているので、トランジスタｂ３１１が既に遮断状態となり、出力線ｂ３１には容量ｂ３０９とｂ３１０の比に比例した初期状態信号と画素信号の差分信号が出力される。さらにこの期間ｔ５ａ内に第二の記憶回路ｂ４−１の書き込み用トランジスタｂ４０１を導通状態とするためにSｂ４１３にHigh信号を入力し、前記初期状態出力と画素信号の差分信号をトランジスタｂ４０２のゲート容量に記憶する。このとき、トランジスタｂ４０３は遮断状態、すなわちSｂ４１４はLowレベルとし、トランジスタｂ４０２の消費電力を低減する。
【０２３７】
画素部ｂ１−１の初期状態出力と画素信号の差分を期間ｔ５ａ内に記憶回路ｂ４−１に記憶した後、画素部ｂ１−２について期間ｔ５ｂより同様の動作によって期間ｔ６ａ内で記憶回路ｂ４−２への差分信号書き込み動作を行い、以降順次所定の行数分の画素について記憶部に差分信号を記憶する。
【０２３８】
このように本実施例の一連の画素信号読み出しと記憶動作によって、画素信号をほぼ全画素同時に読み出すグローバルシャッター動作に近い読み出しを非常に低消費電力で行うことが可能となる。インバータｂ３００により画素からの出力信号を反転しているため、第１の記憶回路への入力電圧はインバータｂ３００がない場合と比較して低くなり、リセット時の記憶回路への入力電圧は接地電圧に近くなる。そのため、更なる低消費電力化が図られる。また、それに伴い第二の記憶回路への入力電圧も、フォトダイオードに入力される光が暗い場合、第二の記憶回路への入力は低電圧となる。反対に、フォトダイオードに入力される光が明るい場合、第二の記憶回路への入力は高電圧となる。そのため、更なる低消費電力化が図られる。
【０２３９】
以上説明してきたように、本実施の形態における固体撮像装置において、記憶セルｂ２ａは、対応する反転増幅器から反転電気信号が出力されたとき、読み出しスイッチトランジスタがオフの状態で、書き込みスイッチトランジスタを一時的にオンにすることにより、電気信号をゲート容量に記憶させる（図２４のｔ１、ｔ２）。
【０２４０】
この構成によれば、電気信号の書き込み時に、デプレッション型電界効果トランジスタと出力信号線との間で読み出しスイッチトランジスタを通じて流れる電流を除去する。このために要する消費電力を大幅に低減することが可能となる。また、基準信号の書き込み時にデプレッション型トランジスタの寄生ドレイン電流成分を完全に除去し、消費電力を大幅に低減することが可能となる。
【０２４１】
また、電気信号は、電源電圧にリセットされた画素部から出力される基準信号と受光量に応じた画素信号とを含み、反転電気信号は、反転基準信号と反転画素信号とを含む。記憶セルｂ２ａは、対応する反転増幅器から反転基準信号が出力されたとき、読み出しスイッチトランジスタがオフの状態で、書き込みスイッチトランジスタを一時的にオンにすることにより、反転基準信号をゲート容量に記憶させる（図２４のｔ１、ｔ２）。
【０２４２】
この構成によれば、基準信号の書き込み時に、デプレッション型電界効果トランジスタと出力信号線との間で読み出しスイッチトランジスタを通じて流れる電流を除去する。このために要する消費電力を大幅に低減することが可能となる。また、基準信号の書き込み時にデプレッション型トランジスタの寄生ドレイン電流成分を完全に除去し、消費電力を大幅に低減することが可能となる。
【０２４３】
記憶セルｂ２ａは、さらに、書き込みスイッチトランジスタがオフの状態で、読み出しスイッチトランジスタを一時的にオンにすることにより、デプレッション型電界効果トランジスタのドレインおよびソースの他方から、ゲート容量に記憶された反転基準信号を対応する出力信号線に出力する（図２４のｔ４ａ、ｔ５ｂ）。
【０２４４】
記憶セルｂ２ａは、さらに、対応する反転増幅器から反転画素信号が出力されたとき、読み出しスイッチトランジスタがオンの状態で、書き込みスイッチトランジスタを一時的にオンにすることにより、デプレッション型電界効果トランジスタのドレインおよびソースの他方から対応する出力信号線に、反転画素信号を出力する（ｔ５ａ／ｔ６ａ）。
【０２４５】
また、記憶セルｂ２ａは、対応する反転増幅器から反転画素信号が出力されたとき、読み出しスイッチトランジスタがオフの状態で、書き込みスイッチトランジスタを一時的にオンにすることにより、反転画素信号をゲート容量に記憶させるようにしてもよい。記憶セルｂ２ａは、さらに、書き込みスイッチトランジスタがオフの状態で、読み出しスイッチトランジスタを一時的にオンにすることにより、デプレッション型電界効果トランジスタのドレインおよびソースの他方から、ゲート容量に記憶された反転画素信号を対応する出力信号線に出力するようにしてもよい。
【０２４６】
なお、第１の記憶回路ｂ２内の記憶セルｂ２ａの個数は、画素部ｂ１ａと同数であってもよい。記憶セルｂ２ａの個数が画素部ｂ１ａと同数の場合は、第１の差分回路からの差分を、水平走査回路ｂ７の制御に従って直接出力線ｂ６から出力する構成とし、第２の記憶部ｂ４および第２の差分回路ｂ５を備えない構成としてもよい。
【０２４７】
また、記憶セルｂ２ａの個数が、画素部ｂ１ａの少なくとも２行に対応する個数であってもよい。この場合、第２の記憶回路ｂ２内の記憶セルｂ４ａの個数は、画素部ｂ１ａと同数であることが望ましく、記憶セルｂ２ａの行を巡回的に使いまわして、差分回路ｂ３から第２の記憶回路ｂ４へ行単位で差分信号を転送することができる。
【０２４８】
また、説明ではブランキング期間ｔ４を設けた場合の動作を示したが、ブランキング期間はなくても良い。さらには図２３のＳｂ２４、Ｓｂ２７の期間を約半分にして図２４のＳｂ３１３、Ｓｂ３１５と同等にすることで、リセット信号と光信号を交互に出力信号線に出力し、記憶回路へのリセット信号の書き込み動作と別の記憶回路からの読出しおよび光信号との差分信号出力を同時に行っても良い。この場合、たとえば図２４のｔ５ｂの期間で第一の画素のリセット信号を第一の記憶回路に書込むと同時に事前に第二の記憶回路に記憶されていた第二の画素のリセット信号を差分回路に出力し、ｔ６ａの期間で第二の画素の光信号を差分回路に出力することにより、第二画素のリセット信号と光信号の差分を出力する。このように出力することで、一行ごとにリセット信号と光信号を読み出して差分を出力する方法にくらべ、高速に一画面分の差分出力を出すことが出来る。
【０２４９】
（第５の実施の形態）
次に本発明に関わる第５の実施の形態について図２５から図２７を用いて説明する。本実施の形態においては、回路ブロック構成は図１９と、また、画素部回路は図２０と同様である。
【０２５０】
図２５に本実施の形態に関わる図１９で示した第１の記憶回路ｂ２の１列２行分の記憶セルおよび単位差分回路を具体的に示す。図２５中、ｂ２１は図２０の1列分の画素からの出力信号線であり、インバータ回路（反転増幅器）ｂ７００を介して出力線ｂ２１'に出力され、破線ｂ７-１、ｂ７-２で示す図２０の各々画素ｂ１-１、画素ｂ１-２に対応する単位記憶回路に接続される。画素部ｂ１−１に対応する記憶回路ｂ７−１は、書き込み行選択ＭＯＳトランジスタｂ７０１、記憶ＭＯＳトランジスタｂ７０２、読み出し行選択ＭＯＳトランジスタｂ７０３からなり、読み出し行選択ＭＯＳトランジスタｂ７０３のソースは電流源ＭＯＳトランジスタｂ７０４に出力線ｂ７０を介して接続されている。さらに、出力線ｂ７０は図１９中３で示した第１の差分回路部ｂ７−３に接続される。第１の差分回路部は列選択ＭＯＳトランジスタｂ７０８、サンプル容量ｂ７０９、分割容量ｂ７１０、バイアス用ＭＯＳトランジスタｂ７１１よりなり、差分出力信号は出力線ｂ７１に出力される。画素部ｂ１−２に対応する記憶回路ｂ７−２も、画素部ｂ１−１に対応する記憶回路ｂ７−１と同様の構成であり、書き込み行選択ＭＯＳトランジスタｂ７０５、記憶ＭＯＳトランジスタｂ７０６、読み出し行選択ＭＯＳトランジスタｂ７０７からなり、読み出し行選択ＭＯＳトランジスタｂ７０７のソースは電流源ＭＯＳトランジスタｂ７０４に接続された出力線ｂ７０に記憶回路ｂ７−１の出力と共有する形で接続される。このような構成とすることにより、図２０の画素ｂ１−１、画素ｂ１−２より出力されたリセット信号と光信号を記憶部ｂ７−１、記憶部ｂ７−２に各々異なるタイミングで記憶し、さらに各々の記憶部の出力を出力線ｂ７０を介して接続された差分回路ｂ７−３において、各記憶部からのリセット信号と光信号の差分に比例した電圧を出力線ｂ７１に出力することが可能となる。ここで、トランジスタｂ７０１，ｂ７０２，ｂ７０３，ｂ７０４，ｂ７０５，ｂ７０６，ｂ７０７は全てｐチャネルＭＯＳトランジスタであり、Highレベルの初期状態信号をLowレベル信号として記憶することが可能である。また、より多い信号量をより高い電圧レベルとして記憶する。
【０２５１】
図２６に本実施の形態に関わる図１９で示した第二の記憶回路ｂ４の１列２行分の記憶セルおよび単位差分回路を具体的に示す。図２６中、ｂ７１は図２５の1列分の記憶回路からの出力信号線であり、破線ｂ８-１、ｂ８-２は図２５の各々単位記憶回路ｂ７-１、単位記憶回路ｂ７-２に対応する単位記憶回路を示す。画素部ｂ１−１に対応する記憶回路ｂ８−１は、書き込み行選択ＭＯＳトランジスタｂ８０１、記憶ＭＯＳトランジスタｂ８０２、読み出し行選択ＭＯＳトランジスタｂ８０３からなり、読み出し行選択ＭＯＳトランジスタｂ８０３のソースは電流源ＭＯＳトランジスタｂ８０４に出力線ｂ８０を介して接続されている。さらに、出力線ｂ８０は図１９中ｂ５で示した第二の差分回路部ｂ８−３に接続される。第二の差分回路部は列選択ＭＯＳトランジスタｂ８０８、サンプル容量ｂ８０９、分割容量ｂ８１０、バイアス用ＭＯＳトランジスタｂ８１１よりなり、差分出力信号は出力線ｂ８１に出力される。画素部ｂ１−２に対応する記憶回路ｂ８−２も、画素部ｂ１−１に対応する記憶回路ｂ８−１と同様の構成であり、書き込み行選択ＭＯＳトランジスタｂ８０５、記憶ＭＯＳトランジスタｂ８０６、読み出し行選択ＭＯＳトランジスタｂ８０７からなり、読み出し行選択ＭＯＳトランジスタｂ８０７のソースは電流源ＭＯＳトランジスタｂ８０４に接続された出力線ｂ８０に記憶回路ｂ８−１の出力と共有する形で接続される。このような構成とすることにより、図２０の画素ｂ１−１、画素ｂ１−２より出力された光信号に相当する信号を記憶部ｂ８−１、記憶部ｂ８−２に各々異なるタイミングで記憶し、さらに各々の記憶部の出力を出力線ｂ８０を介して接続された差分回路ｂ８−３において、各記憶部からのリセット信号と光信号の差分に比例した電圧を出力線ｂ８１に出力することが可能となる。
【０２５２】
本発明の第５の実施の形態に係る固体撮像素子における画素部に関わる主要な信号の時間変化を示すタイミングチャートは図２３と同様である。
【０２５３】
次に図９に本実施の形態における画素部から記憶回路への信号の転送方法を示す。図９においてSｂ２１'は図２５におけるインバータ出力線ｂ２１'の時系列出力信号を画素回路ｂ１−１、画素回路ｂ１−２に対応して示す。Sｂ７１３、Sｂ７１４、Sｂ７１５、Sｂ７１６、Sｂ７１７、Sｂ７１９は各々図２１の端子ｂ７１３、ｂ７１４、ｂ７１５、ｂ７１６、ｂ７１７、ｂ７１９に接続される信号線の時系列入力信号を示す。Sｂ８１３、Sｂ８１４は各々図２６の端子ｂ８１３、ｂ８１４に接続される信号線の時系列入力信号を示す。
【０２５４】
期間ｔ１、ｔ２は図２３の期間ｔ３、ｔ４に対応し、初期状態画素信号が画素部ｂ１−１、ｂ１−２の順に連続して出力される。以降、ｔ３期間において同一列の画素部から、所定の行数分の画素からの初期状態信号が順次出力される。各画素の初期状態信号の出力期間中に第１の記憶回路に書き込むために、対応するアドレスの書き込み用トランジスタをONにするための書き込み信号を入力する。例えば、画素部ｂ１−１の初期状態信号が出力されている期間ｔ１内にSｂ７１３にONパルスを送信し、書き込みトランジスタｂ７０１を導通せしめ、トランジスタｂ７０２のゲート容量に書き込む。同様に期間ｔ２内にSｂ７１５にONパルスを送信し、書き込みトランジスタｂ７０５を導通せしめ、トランジスタｂ７０６のゲート容量に書き込む。この動作を繰り返し、期間ｔ３終了までに所定の行数分の画素の初期状態信号を独立に第１の記憶回路に記憶する。
【０２５５】
次に、ｔ４で示すブランキング期間の後、画素出力線ｂ２１に、期間ｔ５ａ、ｔ５ｂ、に画素部ｂ１−１の出力信号が、引き続き期間ｔ６ａ、ｔ６ｂに画素部ｂ１−２の出力信号が順に出力され、以下同様に、期間ｔ３に初期状態信号を記憶回路に記憶した画素からの出力信号が順次出力される。この各画素からの光画素信号期間内に次段の第１の差分回路ｂ７−３において、初期状態信号と光信号の差分をとり、さらに後段の第二の記憶回路部８−１への該差分信号の書き込みを行う。この動作を画素部ｂ１−１の光信号について説明する。まず光画素信号期間ｔ５aの直前の期間ｔ４ａにおいて、信号Sｂ８１４にHighパルスを入力し、読み出し用トランジスタｂ７０３を導通状態にすることで、期間ｔ１で記憶した初期状態出力を読み出し、出力線ｂ７０に出力する。さらにこのデータを差分回路ｂ７−３の保持容量ｂ７０９に保存するために期間ｔ４ａのスタートと同時にトランジスタｂ７０８とｂ７１１を導通状態とせしめるために、各々Sｂ７１７とSｂ７１９にHigh信号を入力する。この後、Sｂ７１７は所定の画素信号の光信号を全て後段の記憶回路に記憶するまで、High状態に保持される。一方、Sｂ７１９は保持容量ｂ７０９に初期状態信号の保持を終了した後に、遮断される。次に、期間ｔ５aのスタートと同時に画素信号を書き込むために信号Sｂ７１３にHighパルスを入力し、トランジスタｂ７０１を導通状態とする。ここで、トランジスタｂ７０３とｂ７０８はそれぞれSｂ７１４とSｂ７１７によって導通状態であるので、本画素信号はそのまま、読み出しトランジスタｂ７０３によって読み出され、差分回路ｂ７−３に出力される。差分回路ｂ７−３においてはSｂ７１８がLoｗに設定されているので、トランジスタｂ７１１が既に遮断状態となり、出力線ｂ７１には容量ｂ７０９とｂ７１０の比に比例した初期状態信号と画素信号の差分信号が出力される。さらにこの期間ｔ５a内に第二の記憶回路ｂ８−１の書き込み用トランジスタｂ８０１を導通状態とするためにSｂ８１３にHigh信号を入力し、前記初期状態出力と画素信号の差分信号をトランジスタｂ８０２のゲート容量に記憶する。このとき、トランジスタｂ８０３は遮断状態、すなわちSｂ８１４はLowレベルとし、トランジスタｂ８０２の消費電力を低減する。
【０２５６】
画素部ｂ１−１の初期状態出力と画素信号の差分を期間ｔ５a内に記憶回路ｂ８−１に記憶した後、画素部ｂ１−２について期間ｔ５ｂより同様の動作によって期間ｔ６ａ内で記憶回路ｂ８−２への差分信号書き込み動作を行い、以降順次所定の行数分の画素について記憶部に差分信号を記憶する。
【０２５７】
このように本実施例の一連の画素信号読み出しと記憶動作によって、画素信号をほぼ全画素同時に読み出すグローバルシャッター動作に近い読み出しを非常に低消費電力で、かつ、容量の変動が少なく安定な信号レベルで行うことが可能となる。さらに本実施例においては、画素出力の高電圧状態を低電圧状態に変換して記憶するので、記憶期間における印加電圧を低減せしめ、消費電力をより一層低減することが可能となる。
【０２５８】
以上説明してきたように、第４および第５の実施の形態における固体撮像装置は、上記第３の目的を達成するために、行列状に配置され受光量に応じた電気信号を出力する複数の画素部と、前記複数の画素部の列毎に設けられた列信号線と、前記列信号線毎に設けられ、対応する列信号線からの電気信号の極性を反転する反転増幅器と、行列状に配置された複数の記憶セルを有し前記反転増幅器から出力される反転電気信号を記憶する第１の記憶部とを備えることを特徴とする。このような構成とすることによって、電圧の高い電気信号ほどメモリに低電圧で書き込まれることになる。記憶セルのリークは電界強度に比例するため低電圧で書き込むほどリークが少なく信号劣化が少なくなる。画像では輝度の低いところほどノイズが目立ちやすいため、輝度の低いところほど高い電気信号になる画像では、低輝度部分のリーク電流による信号劣化を少なくすることで、ばらつきノイズの少ないより良好な画像を得ることができる。
【０２５９】
ここで、前記第１の記憶部は、前記複数の記憶セルと、前記複数の画素部の列に対応する複数の出力信号線と、前記出力信号線に接続された電流源トランジスタとを有し、各記憶セルは、ドレインおよびソースの一方が電源線または接地線に接続されたデプレッション型電界効果トランジスタと、対応する前記反転増幅器の出力端子と前記デプレッション型電界効果トランジスタのゲートとの間に挿入された書き込みスイッチトランジスタと、前記デプレッション型電界効果トランジスタのドレインおよびソースの他方と、対応する前記出力信号線との間に挿入された読み出しスイッチトランジスタとを備える構成としてもよい。
【０２６０】
この構成によれば、デプレッション型電界効果トランジスタは、ゲート容量にアナログ信号を保持する記憶セルとしての機能と、ゲート容量に保持されたアナログ信号に応じた電圧を出力するソースフォロアアンプとしての機能とを兼用するので、第１の記憶部の回路構成を簡単にし、部品点数や配線抵抗を低減し、チップ全体の消費電力を大幅に低減することが可能となる。その結果、発熱量を低減し暗電流を低減することができる。
【０２６１】
ここで、前記記憶セルは、対応する反転増幅器から前記反転電気信号が出力されたとき、前記読み出しスイッチトランジスタがオフの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記電気信号を前記ゲート容量に記憶させる構成としてもよい。
【０２６２】
この構成によれば、前記電気信号の書き込み時に、前記デプレッション型電界効果トランジスタと出力信号線との間で前記読み出しスイッチトランジスタを通じて流れる電流を除去する。このために要する消費電力を大幅に低減することが可能となる。また、前記基準信号の書き込み時に前記デプレッション型トランジスタの寄生ドレイン電流成分を完全に除去し、消費電力を大幅に低減することが可能となる。
【０２６３】
ここで、前記電気信号は、電源電圧にリセットされた画素部から出力される基準信号と受光量に応じた画素信号とを含み、前記反転電気信号は、反転基準信号と反転画素信号とを含み、前記記憶セルは、対応する反転増幅器から前記反転基準信号が出力されたとき、前記読み出しスイッチトランジスタがオフの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記反転基準信号を前記ゲート容量に記憶させる構成としてもよい。
【０２６４】
この構成によれば、前記基準信号の書き込み時に、前記デプレッション型電界効果トランジスタと出力信号線との間で前記読み出しスイッチトランジスタを通じて流れる電流を除去する。このために要する消費電力を大幅に低減することが可能となる。また、前記基準信号の書き込み時に前記デプレッション型トランジスタの寄生ドレイン電流成分を完全に除去し、消費電力を大幅に低減することが可能となる。
【０２６５】
ここで、前記記憶セルは、さらに、前記書き込みスイッチトランジスタがオフの状態で、前記読み出しスイッチトランジスタを一時的にオンにすることにより、前記デプレッション型電界効果トランジスタのドレインおよびソースの前記他方から、前記ゲート容量に記憶された前記反転基準信号を対応する出力信号線に出力する構成してもよい。
【０２６６】
ここで、前記記憶セルは、さらに、対応する反転増幅器から前記反転画素信号が出力されたとき、前記読み出しスイッチトランジスタがオンの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記デプレッション型電界効果トランジスタのドレインおよびソースの前記他方から対応する出力信号線に、前記反転画素信号を出力する構成としてもよい。
【０２６７】
ここで、前記電気信号は、電源電圧にリセットされた画素部から出力される基準信号と受光量に応じた画素信号とを含み、前記反転電気信号は、反転基準信号と反転画素信号とを含み、前記記憶セルは、対応する反転増幅器から前記反転画素信号が出力されたとき、前記読み出しスイッチトランジスタがオフの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記反転画素信号を前記ゲート容量に記憶させる構成としてもよい。
【０２６８】
ここで、前記記憶セルは、さらに、前記書き込みスイッチトランジスタがオフの状態で、前記読み出しスイッチトランジスタを一時的にオンにすることにより、前記デプレッション型電界効果トランジスタのドレインおよびソースの前記他方から、前記ゲート容量に記憶された前記反転画素信号を対応する出力信号線に出力するとしてもよい。
【０２６９】
ここで、前記デプレッション型電界効果トランジスタはＰチャネル型であってもよい。
【０２７０】
また、本発明の固体撮像装置の駆動方法は、固体撮像装置の駆動方法であって、前記固体撮像装置は、行列状に配置され受光量に応じた電気信号を出力する複数の画素部と、前記複数の画素部の列毎に設けられた列信号線と、行列状に配置された複数の記憶セルを有し前記反転増幅器から出力される反転電気信号を記憶する第１の記憶部とを備え、各記憶セルは、ドレインおよびソースの一方が電源線または接地線に接続された前記デプレッション型電界効果トランジスタと、対応する列信号線と前記デプレッション型電界効果トランジスタのゲートとの間に挿入された書き込みスイッチトランジスタと、前記デプレッション型電界効果トランジスタのドレインおよびソースの他方と、対応する出力信号線との間に挿入された読み出しスイッチトランジスタとを備え、前記固体撮像装置の駆動方法は、前記複数の画素部から前記列信号線に前記電気信号を出力し、前記反転増幅器において前記電気信号の極性を反転し、対応する反転増幅器から反転電気信号が出力されたとき、前記読み出しスイッチトランジスタがオフの状態で、前記書き込みスイッチトランジスタを一時的にオンにすることにより、前記反転電気信号を前記ゲート容量に記憶させる。
【０２７１】
なお、第２〜第５の実施の形態の固体撮像装置においても、第１の実施の形態で説明した（１）メモリスルーモード、（２）複数フレーム保持モード、（３）メカニカルシャッター併用モードで動作させてもよいし、（１）〜（３）の動作モードを組み合わせて動作させてもよい。
【０２７２】
また、第２〜第５の実施の形態の固体撮像装置においても、第１の実施の形態で説明したカメラ（図９）に適用してもよい。
【０２７３】
また、本発明において使用される各トランジスタは、ｐ型、ｎ型のいずれであってもよい。
【０２７４】
また、本発明に係る固体撮像素子には、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像素子を備えた各種デバイスなども本発明に含まれる。例えば、本発明に係る固体撮像素子を備えたムービーカメラも本発明に含まれる。
【産業上の利用可能性】
【０２７５】
本発明に係る固体撮像素子は、画素からの信号を保持する保持回路を小面積で実現できる固体撮像素子として、デジタルカメラ、高級コンパクトカメラなどへの利用が可能である。
【符号の説明】
【０２７６】
１、２０２  画素回路部
１ａ、１ｂ  画素
２  保持回路部
２ａ、２ｂ  保持回路
３、２０５  差分回路部
３ａ  差分回路
２１  列信号線
３１、３６  第１のトランジスタ
３２、３７  保持トランジスタ
３３、３８  第２のトランジスタ
３４  読み出し列信号線
１００、２００  固体撮像素子
２１１  単位画素（画素）
ａ１  画素回路
ａ１ａ  画素部
ａ２  第１の記憶回路
ａ２ａ  単位記憶回路（記憶セル）
ａ３  第１の差分回路
ａ３ａ  単位差分回路
ａ４  第２の記憶回路
ａ４ａ  単位記憶回路（記憶セル）
ａ５  差分回路
ａ５ａ  単位差分回路
ａ６  出力線
ａ７  水平走査回路
ａ８  垂直走査回路
ａ１０、ａ１５  フォトダイオード
ａ１１、ａ１６  転送ＭＯＳトランジスタ
ａ１２、ａ１７  リセットＭＯＳトランジスタ
ａ１３、ａ１８  出力ＭＯＳトランジスタ
ａ１４、ａ１９  行選択ＭＯＳトランジスタ
ａ２０  電流源
ａ２１  列信号線
ａ３０、ａ３１、ａ４０、ａ４１  出力線
ａ７０、ａ７１、ａ８０、ａ８１  出力線
ａ７００  反転増幅器
ａ３０１、ａ３０５、ａ４０１、ａ４０５  書き込み行選択ＭＯＳトランジスタ
ａ７０１、ａ７０５、ａ８０１、ａ８０５  書き込み行選択ＭＯＳトランジスタ
ａ３０２、ａ３０６、ａ４０２、ａ４０６  記憶ＭＯＳトランジスタ
ａ７０２、ａ７０６、ａ８０２、ａ８０６  記憶ＭＯＳトランジスタ
ａ３０３、ａ３０７  ａ４０３、ａ４０７  読み出し行選択ＭＯＳトランジスタ
ａ７０３、ａ７０７、ａ８０３、ａ８０７  読み出し行選択ＭＯＳトランジスタ
ａ３０４、ａ４０４、ａ７０４  電流源ＭＯＳトランジスタ
ａ３０８、ａ４０８、ａ７０８、ａ８０８  列選択ＭＯＳトランジスタ
ａ３０９、ａ４０９、ａ７０９、ａ８０９  サンプル容量
ａ３１０、ａ４１０、ａ７１０、ａ８１０  分割容量
ａ３１２、ａ４１２、ａ７１２、ａ８１２  バイアス電圧
ｂ１  画素回路
ｂ１ａ  画素部
ｂ２  第１の記憶回路
ｂ２ａ  単位記憶回路（記憶セル）
ｂ３  第１の差分回路
ｂ３ａ  単位差分回路
ｂ４  第２の記憶回路
ｂ４ａ  単位記憶回路（記憶セル）
ｂ５  差分回路
ｂ５ａ  単位差分回路
ｂ６  出力線
ｂ７  水平走査回路
ｂ８  垂直走査回路
ｂ１０、ｂ１５  フォトダイオード
ｂ１１、ｂ１６  転送ＭＯＳトランジスタ
ｂ１２、ｂ１７  リセットＭＯＳトランジスタ
ｂ１３、ｂ１８  出力ＭＯＳトランジスタ
ｂ１４、ｂ１９  行選択ＭＯＳトランジスタ
ｂ２０  電流源
ｂ２１  列信号線
ｂ３１  出力線
ｂ４０  出力線
ｂ４１  出力線
ｂ７０  出力線
ｂ７１  出力線
ｂ８０  出力線
ｂ８１  出力線
ｂ３００、ｂ７００  反転増幅器
ｂ３０１、ｂ３０５、ｂ４０１、ｂ４０５  書き込み行選択ＭＯＳトランジスタ
ｂ７０１、ｂ７０５、ｂ８０１、ｂ８０５  書き込み行選択ＭＯＳトランジスタ
ｂ３０２、ｂ３０６、ｂ４０２、ｂ４０６  記憶ＭＯＳトランジスタ
ｂ７０２、ｂ７０６、ｂ８０２、ｂ８０６  記憶ＭＯＳトランジスタ
ｂ３０３、ｂ３０７、４０３、ｂ４０７  読み出し行選択ＭＯＳトランジスタ
ｂ７０３、ｂ７０７、ｂ８０３、ｂ８０７  読み出し行選択ＭＯＳトランジスタ
ｂ３０４、ｂ４０４、ｂ７０４  電流源ＭＯＳトランジスタ
ｂ３０８、ｂ４０８、ｂ７０８、ｂ８０８  列選択ＭＯＳトランジスタ
ｂ３０９、ｂ４０９、ｂ７０９、ｂ８０９  サンプル容量
ｂ３１０、ｂ４１０、ｂ７１０、ｂ８１０  分割容量
ｂ３１２、ｂ４１２、ｂ７１２、ｂ８１２  バイアス電圧
【図１】
0005548263.tif 000002
【図２】
0005548263.tif 000003
【図３】
0005548263.tif 000004
【図４】
0005548263.tif 000005
【図４Ａ】
0005548263.tif 000006
【図５】
0005548263.tif 000007
【図６】
0005548263.tif 000008
【図７】
0005548263.tif 000009
【図７Ａ】
0005548263.tif 000010
【図７Ｂ】
0005548263.tif 000011
【図８Ａ】
0005548263.tif 000012
【図８Ｂ】
0005548263.tif 000013
【図９】
0005548263.tif 000014
【図１０】
0005548263.tif 000015
【図１１】
0005548263.tif 000016
【図１２】
0005548263.tif 000017
【図１３】
0005548263.tif 000018
【図１４】
0005548263.tif 000019
【図１５】
0005548263.tif 000020
【図１６】
0005548263.tif 000021
【図１７】
0005548263.tif 000022
【図１８】
0005548263.tif 000023
【図１９】
0005548263.tif 000024
【図２０】
0005548263.tif 000025
【図２１】
0005548263.tif 000026
【図２２】
0005548263.tif 000027
【図２３】
0005548263.tif 000028
【図２４】
0005548263.tif 000029
【図２５】
0005548263.tif 000030
【図２６】
0005548263.tif 000031
【図２７】
0005548263.tif 000032
【図２８】
0005548263.tif 000033
【図２９】
0005548263.tif 000034
【図３０】
0005548263.tif 000035