(57)【特許請求の範囲】
【請求項１】
第１のレベルシフト要素と、第２のレベルシフト要素と、コンパレータ回路と、基準電圧源とを備えるレベルシフト回路であって、ＶＩＮ端子は、前記第１のレベルシフト要素と、前記第２のレベルシフト要素のＶＩＮ端に接続され、ＶＯＵＴ端子は、前記第１のレベルシフト要素と、前記第２のレベルシフト要素のＶＯＵＴ端に接続され、前記第１のレベルシフト要素の第１の電源端は第１の高電位側電源に接続され、第２の電源端は第２の高電位側電源に接続され、接地端は低電位側電源に接続され、前記第２のレベルシフト要素の第１の電源端は第１の高電位側電源に接続され、第２の電源端は第２の高電位側電源に接続され、接地端は低電位側電源に接続され、前記第１のレベルシフト要素と前記第２のレベルシフト要素の電源ＯＮ／ＯＦＦ動作は、前記コンパレータの出力により制御され、前記コンパレータは基準電圧源の出力電圧と外部より入力される第２の高電位側電源電圧とを比較するよう構成されたレベルシフト回路。
【請求項２】
前記第１のレベルシフト要素と、前記第２のレベルシフト要素と、前記コンパレータ回路と、前記基準電圧源とを備えるレベルシフト回路であって、前記第１のレベルシフト要素は、インバータ（７），インバータ（９），ＡＮＤ（８）の電源端は第１の高電位側電源に接続され、接地端は低電位側電源に接続され、ＳＷ端子はインバータ（７）の入力とＮＭＯＳ（２０），ＮＭＯＳ（２１），ＮＭＯＳ（２７）のゲートに入力され、インバータ（７）の出力はＡＮＤ（８）の片方の入力とＮＭＯＳ（１２），ドレイン高耐圧ＮＭＯＳ（２５）のゲートに接続され、ＮＭＯＳ（１２）のドレインは抵抗（１１），抵抗（１０）を介して第２の高電位側電源に接続され、抵抗（１１），抵抗（１０）が互いに接続されるノードはドレイン高耐圧ＰＭＯＳ（１７），ドレイン高耐圧ＰＭＯＳ（２２），ドレイン高耐圧ＰＭＯＳ（２４）のゲートに接続され、ドレイン高耐圧ＰＭＯＳ（１７），ドレイン高耐圧ＰＭＯＳ（２２）のソースは第２の高電位側電源に接続され、ＶＩＮ端子はＡＮＤ（８）のもう片方の入力に接続され、ＡＮＤ（８）の出力とインバータ（９）によりその反転信号とされた出力とをゲートに受ける、一対の入力ＭＯＳトランジスタＮＭＯＳ（１５），ＮＭＯＳ（１６）に接続され、ＮＭＯＳ（１５），ＮＭＯＳ（１６）はソースが低電位側電源に接続され、ＮＭＯＳ（１５）のドレインはＰＭＯＳ（１３）のドレインに接続され、ＮＭＯＳ（１６）のドレインはＰＭＯＳ（１４）のドレインに接続され、ＰＭＯＳ（１３），ＰＭＯＳ（１４）のゲートはそれぞれのドレインに相互接続され、ＮＭＯＳ（１６）のドレインはＰＭＯＳ（１８），ＮＭＯＳ（１９）のゲートに接続され、ＮＭＯＳ（１９）のソースは低電位側電源に接続され、ＰＭＯＳ（１８），ＮＭＯＳ（１９）のドレインはそれぞれが接続され、ＰＭＯＳ（２３），ＮＭＯＳ（２６）のゲートに入力され、ＮＭＯＳ（２６）のソースは、低電位側電源に接続され、ドレインはドレイン高耐圧ＮＭＯＳ（２５），ドレイン高耐圧ＰＭＯＳ（２４）を介してＰＭＯＳ（２３）のドレインに接続され、ＰＭＯＳ（１３），ＰＭＯＳ（１４），ＰＭＯＳ（１８）のソースはドレイン高耐圧ＰＭＯＳ（１７）のドレインに接続され、ＰＭＯＳ（２３）のソースはドレイン高耐圧ＰＭＯＳ（２２）のドレインに接続され、ＶＯＵＴ端子はドレイン高耐圧ＮＭＯＳ（２５），ドレイン高耐圧ＰＭＯＳ（２４）のドレインに接続され、ＮＭＯＳ（２０）のドレインはドレイン高耐圧ＰＭＯＳ（１７）のドレインに接続され、ＮＭＯＳ（２１）のドレインはＮＭＯＳ（２６）のゲートに接続され、ＮＭＯＳ（２７）のドレインはドレイン高耐圧ＮＭＯＳ（２５）のソースに接続され、ＮＭＯＳ（１２），ＮＭＯＳ（２０），ＮＭＯＳ（２１），ＮＭＯＳ（２７）のソースは低電位側電源に接続され構成された、請求項１に記載のレベルシフト回路。
【請求項３】
ＮＭＯＳ（３０）のドレインは抵抗（２９），抵抗（２８）を介して第２の高電位側電源に接続され、抵抗（２９），抵抗（２８）が互いに接続されるノードはＰＭＯＳ（３１）のゲートに接続され、ＮＭＯＳ（３４）のドレインは抵抗（３３），抵抗（３２），ＰＭＯＳ（３１）を介して第２の高電位側電源に接続され、抵抗（３３），抵抗（３２）が互いに接続されるノードはドレイン高耐圧ＰＭＯＳ（２４）のソース及び、ＴＯＵＴ端子に接続され、ＮＭＯＳ（３０），ＮＭＯＳ（３４）のソースは低電位側電源に接続され、ゲートはＳＷ端子に接続され、構成された、請求項２に記載のレベルシフト回路。
【請求項４】
前記第１のレベルシフト要素と、前記第２のレベルシフト要素と、前記コンパレータ回路と、前記基準電圧源とを備えるレベルシフト回路であって、前記第２のレベルシフト要素は、インバータ（３５），ＮＯＲ（３６），ＡＮＤ（３７）の電源端は第１の高電位側電源に接続され、接地端は低電位側電源に接続され、ＶＩＮ端子はＮＯＲ（３６）の片方の入力及び、ＡＮＤ（３７）の片方の入力に接続され、ＮＯＲ（３６）の出力はドレイン高耐圧ＮＭＯＳ（５０），ドレイン高耐圧ＮＭＯＳ（５４）のゲートに入力され、ＡＮＤ（３７）の出力はドレイン高耐圧ＮＭＯＳ（４７）のゲートに接続され、ドレイン高耐圧ＮＭＯＳ（４７），ドレイン高耐圧ＮＭＯＳ（５０），ドレイン高耐圧ＮＭＯＳ（５４）のソースは低電位側電源に接続され、ドレイン高耐圧ＰＭＯＳ（５３）はソースが第２の高電位側電源に接続され、ドレインはドレイン高耐圧ＮＭＯＳ（５４）のドレイン及び、ＶＯＵＴ端子に接続され、ドレイン高耐圧ＮＭＯＳ（４７）のドレインは、ＰＭＯＳ（４６），ＰＭＯＳ（４５）を介して第２の高電位側電源に接続され、ＰＭＯＳ（４６）のソースは、ドレイン高耐圧ＰＭＯＳ（５３）のゲート，ＰＭＯＳ（５１）のドレイン，ＰＭＯＳ（５２）のドレインに接続され、ゲートは第１の高電位側電源に接続され、ＰＭＯＳ（５１）のソースは第２の高電位側電源に接続され、ドレイン高耐圧ＮＭＯＳ（５０）のドレインは、ＰＭＯＳ（４９），ＰＭＯＳ（４８）を介して第２の高電位側電源に接続され、ＰＭＯＳ（４９）のソースは、ＰＭＯＳ（５１）のゲートに接続され、ゲートは第１の高電位側電源に接続され、ＳＷＢ端子はＡＮＤ（３７）のもう片方の入力，インバータ（３５）の入力及び、ＮＭＯＳ（４２）のゲートに接続され、インバータ（３５）の出力は、ＮＯＲ（３６）のもう片方の入力及び、ドレイン高耐圧ＮＭＯＳ（４０）のゲートに接続され、ＮＭＯＳ（４２）のソースは電流源（４３）を介して低電位側電源に接続され、ドレインはＰＭＯＳ（４１）を介して第２の高電位側電源に接続され、ＰＭＯＳ（４１）のドレイン及びゲートはＰＭＯＳ（４５）のゲート，ＰＭＯＳ（４８）のゲートに接続され、ＰＭＯＳ（４１）のゲートはＰＭＯＳ（４４）のドレインに接続され、ドレイン高耐圧ＮＭＯＳ（４０）のソースは低電位側電源に接続され、ドレインは抵抗（３９），抵抗（３８）を介して第２の高電位側電源に接続され、抵抗（３９），抵抗（３８）が互いに接続されるノードは、ＰＭＯＳ（４４），ＰＭＯＳ（５２）のゲートに接続され、ＰＭＯＳ（４４），ＰＭＯＳ（５２）のソースは第２の高電位側電源に接続され構成された、請求項１に記載のレベルシフト回路。
【請求項５】
前記第１のレベルシフト要素を単独で使用するレベルシフト回路であって、請求項２と同じ前記第１のレベルシフト要素で構成され、電源ＯＮ／ＯＦＦ動作は、外部より入力される信号で制御されるよう構成された、請求項２又は３に記載のレベルシフト回路。
【請求項６】
前記第２のレベルシフト要素を単独で使用するレベルシフト回路であって、請求項４と同じ前記第２のレベルシフト要素で構成され、電源ＯＮ／ＯＦＦ動作は、外部より入力される信号で制御されるよう構成された、請求項４に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電源電圧側の信号を高電源電圧側へ伝達するレベルシフト回路において、ＭＯＳトランジスタのゲート酸化膜を厚くすることなくレベルシフト回路の高耐圧化を実現する技術に関し、例えばスイッチング・レギュレータ等に用いられるレベルシフト回路及び半導体装置に利用して有用な技術に関する。
【背景技術】
【０００２】
従来のレベルシフト回路は、図１３に示されるような構成を有していた。
【０００３】
図１３は特許文献１（第１１項、図６）で開示されている、公知のレベルシフト回路を示している。
【０００４】
図１３を用いて、公知のレベルシフト回路について説明する。
【０００５】
図１３において、７６，８１はインバータ、７９，８０はＰＭＯＳトランジスタ（以下、ＰＭＯＳと略称）、７７，７８はＮＭＯＳトランジスタ（以下、ＮＭＯＳと略称）、Ｖｄｄ１は第１の高電位側電源、Ｖｄｄ２は第２の高電位側電源、Ｖｓｓ１は低電位側電源、ＶＩＮは信号入力端子、ＶＯＵＴは信号出力端子である。
【０００６】
公知のレベルシフト回路として、信号入力端子ＶＩＮをＮＭＯＳ（７８）のゲート及び、Ｖｓｓ１に接地端を接続し、Ｖｄｄ１に電源端を接続するインバータ（７６）の入力端に接続し、インバータ（７６）の出力端は、ＮＭＯＳ（７７）のゲートに接続される。Ｖｄｄ２にソースを接続するＰＭＯＳ（７９）、ＰＭＯＳ（８０）のゲートをそれぞれのドレインに相互接続し、ＰＭＯＳ（７９）のドレインはＮＭＯＳ（７７）を介してＶｓｓ１に接続し、ＰＭＯＳ（８０）のドレインはＮＭＯＳ（７８）を介してＶｓｓ１に接続する。ＰＭＯＳ（８０）のドレインは、Ｖｓｓ１に接地端を接続し、Ｖｄｄ２に電源端を接続するインバータ（８１）の入力端にも接続し、インバータ（８１）の出力を信号出力端子ＶＯＵＴに接続して構成する。
【０００７】
電源電圧［Ｖｄｄ１−Ｖｓｓ１（ＧＮＤ）］により生成される入力信号ＶＩＮを、電源電圧［Ｖｄｄ１−Ｖｓｓ１］とは異なる電源電圧［Ｖｄｄ２−Ｖｓｓ１］によって入力信号ＶＩＮとは異なる振幅出力信号ＶＯＵＴにレベルシフトする回路である。
【０００８】
図１３に示すレベルシフト回路は、Ｖｄｄ２がＶｄｄ１より低い電位で動作が可能である半面、Ｖｄｄ２が高くなった場合、ＰＭＯＳ（７９），ＰＭＯＳ（８０）のゲート・ソース間電圧ＶＧＳに、［Ｖｄｄ２−Ｖｓｓ１］の高い電位差が印加されるため、素子の高耐圧化を図る必要があった。一般に素子のゲート酸化膜を厚く形成することで、ゲート・ソース間に大きな電圧がかかっても素子破壊が生じないように高耐圧化を図っているが、ゲート酸化膜を厚くすると、素子サイズが大きくなり、ＩＣのコストが高くなってしまうと共に、ＭＯＳトランジスタの閾値電圧Ｖｔｈ、すなわち動作電圧が高くなったり、ＭＯＳトランジスタの反転スピードが遅くなるなどの不都合が生じる問題があった。
【０００９】
図１３に示す回路の課題を解決すべく、特許文献１においては、図１２に示すような構成が提案されている。図１２は特許文献１（第１０項、図１）で開示されている、公知のレベルシフト回路を示している。
【００１０】
図１２を用いて、公知のレベルシフト回路について説明する。
【００１１】
図１２において、５９，７３はインバータ、６８，６９はＰＭＯＳ、６０，６１，６３，６４，６５，７１，７２はＮＭＯＳ、６６，６７はドレイン高耐圧ＮＭＯＳトランジスタ（以下、ドレイン高耐圧ＮＭＯＳと略称）、６２，７０は抵抗、７４は第１定電流回路、７５は第２定電流回路、Ｖｄｄ１は第１の高電位側電源、Ｖｄｄ２は第２の高電位側電源、Ｖｓｓ１は第１の低電位側電源、Ｖｓｓ２は第２の低電位側電源、ＶＩＮは信号入力端子、ＶＯＵＴは信号出力端子である。
【００１２】
ここで、ドレイン高耐圧ＮＭＯＳは、ドレインが高耐圧に形成されていることで、ゲート・ドレイン間やソース・ドレイン間に高い電圧が印加されても、素子の破壊が回避されるＮＭＯＳトランジスタである。
【００１３】
電源電圧［Ｖｄｄ１−Ｖｓｓ１］により生成される入力信号ＶＩＮを、電源電圧［Ｖｄｄ１−Ｖｓｓ１］より電位の高い電源電圧［Ｖｄｄ２−Ｖｓｓ２］によって入力信号ＶＩＮよりも中心電位の高い出力信号ＶＯＵＴにレベルシフトする回路である。
【００１４】
図１２に示す回路が動作する条件は、特許文献１によると、以下の通りである。
【００１５】
第３項の段落番号０００９には以下の記載がある。
【００１６】
「上記電源電圧［Ｖｄｄ２−Ｖｓｓ２］は、例えば１０Ｖ−５Ｖのようなロジック系の電源電圧［Ｖｄｄ１−Ｖｓｓ１（ＧＮＤ）］と電位差がほぼ同じで電位のみ高くされた電圧である。」
第５項の段落番号００１６には以下の記載がある。
【００１７】
「高電位側の基準電位（低い方の電源電圧）Ｖｓｓ２」
この動作条件は、Ｖｄｄ１（低い方の電源電圧）とＶｓｓ２（高電位側の基準電位）が同じ電圧であり、電源電圧［Ｖｄｄ２−Ｖｓｓ２］は、電源電圧［Ｖｄｄ１−Ｖｓｓ１］と電位差がほぼ同じで電位のみ高くされた電圧であり、電源電圧［Ｖｄｄ２−Ｖｓｓ１］の電位差は電源電圧［Ｖｄｄ１−Ｖｓｓ１］のほぼ２倍が必要なことを示し、Ｖｄｄ２はＶｄｄ１より高い電位での動作を条件としている。
【００１８】
図１２のレベルシフト回路は、入力信号ＶＩＮとその反転信号をゲートに受ける一対の入力ＭＯＳトランジスタＮＭＯＳ（６０），ＮＭＯＳ（６１）と、Ｖｄｄ２にソースが接続されたカレントミラー接続の負荷ＭＯＳトランジスタＰＭＯＳ（６８），ＰＭＯＳ（６９）と、上記入力ＭＯＳトランジスタＮＭＯＳ（６０），ＮＭＯＳ（６１）と負荷ＭＯＳトランジスタＰＭＯＳ（６８），ＰＭＯＳ（６９）との間にそれぞれ直列に接続されたドレイン高耐圧ＮＭＯＳ（６６），ＮＭＯＳ（６７）およびＮＭＯＳ（６６），ＮＭＯＳ（６７）に流れる電流を制限する電流制限用ＭＯＳトランジスタＮＭＯＳ（６４），ＮＭＯＳ（６５）と、この電流制限用ＭＯＳトランジスタＮＭＯＳ（６４），ＮＭＯＳ（６５）の電流量を決定する第１定電流回路（７４）と、上記ドレイン高耐圧ＭＯＳトランジスタＮＭＯＳ（６７）のドレイン電位が下がり過ぎないように電流を供給する電流供給用ＭＯＳトランジスタＮＭＯＳ（７１）と、このＮＭＯＳ（７１）の電流量を決定する第２定電流回路（７５）と、負荷ＭＯＳトランジスタＰＭＯＳ（６９）のドレインに生成された出力電圧を波形整形して出力するインバータ（７３）等から構成される。
【００１９】
上記のＮＭＯＳ（６０），ＮＭＯＳ（６１）は、ソースがＶｓｓ１に接続され、その一方のゲートには入力信号ＶＩＮが直接入力されている。また、他方のゲートにはインバータ（５９）を介して反転された信号が入力され、入力信号ＶＩＮの信号レベルに応じてＮＭＯＳ（６０），ＮＭＯＳ（６１）がオン・オフ動作するようになっている。
【００２０】
ＰＭＯＳ（６８），ＰＭＯＳ（６９）は、ソースがＶｄｄ２に接続され、ＰＭＯＳ（６８）のゲート・ドレイン間が結合され、ＰＭＯＳ（６９）のゲートにはＰＭＯＳ（６８）のドレイン電圧が印加されている。
【００２１】
ドレイン高耐圧ＮＭＯＳ（６６），ドレイン高耐圧ＮＭＯＳ（６７）は、それぞれドレインがＰＭＯＳ（６８），ＰＭＯＳ（６９）側に、ソースがＮＭＯＳ（６０），ＮＭＯＳ（６１）側に接続され、且つ、ゲートにはＶｄｄ１が印加されるように接続されている。このようなＮＭＯＳ（６６），ＮＭＯＳ（６７）によれば、そのドレインに高い電圧が印加された場合でも、ソース電位がゲート電位（Ｖｄｄ１）とＭＯＳトランジスタの閾値電圧Ｖｔｈにより決定されるクランプ電圧（Ｖｄｄ１−Ｖｔｈ）に固定され、高い電圧がソース側の素子ＮＭＯＳ（６４），ＮＭＯＳ（６５），ＮＭＯＳ（６０），ＮＭＯＳ（６１）に印加されないようにされる。
【００２２】
ＮＭＯＳ（６４），ＮＭＯＳ（６５）は、ＮＭＯＳ（６０），ＮＭＯＳ（６１）とそれらに対応するＮＭＯＳ（６６），ＮＭＯＳ（６７）との間にそれぞれ直列に接続されるとともに、第１定電流回路（７４）を構成するＮＭＯＳ（６３）とカレントミラー接続され、ＮＭＯＳ（６０），ＮＭＯＳ（６１）の何れかがオン状態の場合に、対応するＮＭＯＳ（６６），ＮＭＯＳ（６７）に流れる電流を定電流回路（７４）により決定される電流量に制限する。
【００２３】
第１定電流回路（７４）は、ゲート・ドレインを結合したＮＭＯＳ（６３）と抵抗（６２）とをＶｄｄ１，Ｖｓｓ１間に直列に接続したものである。
【００２４】
ＮＭＯＳ（７１）は、第２定電流回路（７５）のＮＭＯＳ（７２）とカレントミラー接続され、出力ノードＮ１１の電位が下がったときに第２定電流回路（７５）により決定される電流を出力ノードＮ１１に供給してＮ１１の電位を高電位側の基準電位（低い方の電源電圧）Ｖｓｓ２より低くならないように制御する。なお、ＮＭＯＳ（６４），ＮＭＯＳ（６５）による電流の制限等により、Ｎ１１の電位が基準電位Ｖｓｓ２より低くならないように構成されていれば、ＮＭＯＳ（７１）や第２定電流回路（７５）は省略することが出来る。第２定電流回路（７５）は、抵抗（７０）とＮＭＯＳ（７２）とがＶｄｄ２，Ｖｓｓ２間に直列に接続されている。上記構成のレベルシフト回路によれば、入力信号ＶＩＮがＨレベルのときには、一方の入力ＮＭＯＳ（６１）がオンされてＰＭＯＳ（６９），ＮＭＯＳ（６７），ＮＭＯＳ（６５）に電流が流されるとともに、他方の入力ＮＭＯＳ（６０）がオフされてＰＭＯＳ（６８），ＮＭＯＳ（６６），ＮＭＯＳ（６４）に流れる電流が遮断される。その結果、Ｎ１１の電位が低い状態にされてインバータ（７３）の出力信号ＶＯＵＴはＶｄｄ２に近いレベルの信号となる。
【００２５】
逆に、入力信号ＶＩＮがＬレベルのときには、一方の入力ＮＭＯＳ（６１）がオフされてＮＭＯＳ（６７），ＮＭＯＳ（６５）の電流が遮断されるとともに、他方の入力ＮＭＯＳ（６０）がオンされてＰＭＯＳ（６８），ＮＭＯＳ（６６），ＮＭＯＳ（６４）に電流が流される。そして、ＰＭＯＳ（６８）とＰＭＯＳ（６９）とがカレントミラー接続されているため、ＰＭＯＳ（６９）のドレイン電圧はＮ１１に接続されるノードを充電しながら非飽和領域に入り、その結果、Ｎ１１の電位がＶｄｄ２に近いレベルにされてインバータ（７３）の出力がＶｓｓ２に近いレベルの信号となる。
【００２６】
ここで、非飽和領域とは、図１０に符号５６として示す、ＭＯＳトランジスタの静特性でドレイン・ソース間電圧ＶＤＳが低く、ドレイン電流ＩＤも低く、ＶＤＳに対するＩＤの変化が大きい領域を示す。同図１０中、符号５７は飽和領域である。
【００２７】
このように構成されたレベルシフト回路によれば、ＮＭＯＳ（６６），ＮＭＯＳ（６７）のゲート・ドレイン間やソース・ドレイン間にのみＶｓｓ１とＶｄｄ２との電位差に相当する大きな電圧がかかるが、ＮＭＯＳ（６６），ＮＭＯＳ（６７）のドレインが高耐圧に形成されていることで、素子の破壊が回避される。すなわち、レベルシフト回路のレベルシフト量が大きくなっても素子のゲート酸化膜を厚くする必要がなく、これによってゲート酸化膜を厚くして耐圧を図るレベルシフト回路に較べて、回路の占有面積の縮小や動作速度の向上を図ることが出来る。
【００２８】
しかしながら、図１２の提案では、ゲート酸化膜を厚くすることなく素子の耐圧を確保できる反面、Ｖｄｄ２はＶｄｄ１よりも低い電圧では動作せず、低電圧で動作できない問題があった。加えて、最終段であるインバータ（７３）の入力部を電流源で充電して動作させる構成により、動作を早くするには消費電流が増大する問題もあった。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】特開２００４−７２８２９号公報（第３、５、１０−１１頁、第１、６図）
【発明の概要】
【発明が解決しようとする課題】
【００３０】
図１３に示す従来のレベルシフト回路は、Ｖｄｄ２がＶｄｄ１より低い電圧で動作が可能である半面、Ｖｄｄ２が高くなった場合、耐圧を確保するためにレベルシフト回路の構成素子のゲート酸化膜を厚くする必要があった。ゲート酸化膜を厚くすると、それに伴って素子サイズが大きくなることから回路全体の占有面積が大きくなり、ＩＣのコストが高くなってしまう。さらに、ＭＯＳトランジスタの閾値電圧Ｖｔｈすなわち動作電圧が高くなったり、ＭＯＳトランジスタの反転スピードが遅くなるなどの不都合が生じる問題があった。
【００３１】
さらに、図１２に示す従来のレベルシフト回路は、前述の通り、電源電圧［Ｖｄｄ２−Ｖｓｓ１］の電位差は電源電圧［Ｖｄｄ１−Ｖｓｓ１］のほぼ２倍であることが動作条件であり、Ｖｄｄ２をＶｄｄ１よりも低い電圧で動作させられない問題点を有していた。
【００３２】
加えて、最終段であるインバータ（７３）の入力部、Ｎ１１の電位をＬレベルからＨレベルに立ち上げる時間は、Ｎ１１に接続されるノードをＰＭＯＳ（６９）が、出力する電流によって充電しながら非飽和領域に入る動作で決定されるため、立ち上がり時間を短くするには、ＰＭＯＳ（６３），ＰＭＯＳ（６４），ＰＭＯＳ（６５）で構成されるカレントミラー回路の電流を増やす必要があり、消費電流が増加する問題点をも有していた。
【００３３】
本発明は上記従来の問題点を解決するものであり、Ｖｄｄ２がＶｄｄ１よりも低い電圧の場合にも動作でき、Ｖｄｄ２が高くなった場合には、使用する素子の耐圧を超えない状態で動作でき、且つ、消費電流を増加させることなく、動作速度を高速にすることのできる、低電圧動作、高耐圧、低消費電流、高速動作のレベルシフト回路及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００３４】
以下の課題を解決するための手段においては、後述する実施例との関連性を示すと共に、発明を理解しやすくするために、括弧内に後述する実施例において用いた参照符号等を記載した。但し、これらの参照符号等は本発明を後述する実施例の構成に限定するものではなく、本発明には後述する実施例に記載した機能、構成と同様の機能、構成を示す各種要素が含まれる。
【００３５】
本発明の第１の観点のレベルシフト回路は、電源電圧［Ｖｄｄ１−Ｖｓｓ１（ＧＮＤ）］により生成される、第１の振幅の入力信号ＶＩＮを、電源電圧［Ｖｄｄ２−Ｖｓｓ１］により生成される、第２の振幅の出力信号ＶＯＵＴにレベルシフトする回路であって、上記目的を達成するために、第１のレベルシフト要素（１）として、Ｖｄｄ２がＶｄｄ１よりも低い電圧の場合に電源ＯＮで動作状態として用い、Ｖｄｄ２の電圧が高い場合には素子の耐圧を確保して電源ＯＦＦし停止状態で用いる低電源電圧用レベルシフト回路を備え、第２のレベルシフト要素（２）として、Ｖｄｄ２の電圧が低い場合には電源ＯＦＦし停止状態で用い、Ｖｄｄ２の電圧が高い場合に、素子の耐圧を確保して電源ＯＮし動作状態で用いる高電源電圧用レベルシフト回路とを備え、コンパレータ回路（３）と抵抗（４）、抵抗（５）及び、基準電圧源（６）で構成されるレベルシフト回路であって、前記第１のレベルシフト要素（１）と前記第２のレベルシフト要素（２）の電源ＯＮ／ＯＦＦは前記コンパレータ回路（３）の出力により決定され、前記コンパレータ回路（３）は前記基準電圧源（６）より与えられる基準電圧と、Ｖｄｄ２を抵抗（４）、抵抗（５）で分割した電圧を比較した結果を出力するように構成されている。
【００３６】
このように構成された第１の観点のレベルシフト回路は、前記第１のレベルシフト要素（１）と前記第２のレベルシフト要素（２）の電源ＯＮ／ＯＦＦ動作状態を、Ｖｄｄ２の電圧によって切り替えられるように構成されており、Ｖｄｄ２がＶｄｄ１よりも低い低電圧では、前記第１のレベルシフト要素（１）によって動作でき、Ｖｄｄ２が高い電圧の場合には、前記第２のレベルシフト要素（２）によって素子の耐圧が確保された状態で動作することができ、低電圧動作、高耐圧のレベルシフト回路及び半導体装置を提供することができる。
【００３７】
本発明の第２の観点のレベルシフト回路は、第１のレベルシフト要素（１）と、第２のレベルシフト要素（２）と、コンパレータ回路（３）と抵抗（４）、抵抗（５）及び、基準電圧源（６）で構成されるレベルシフト回路であって、前記の第１の観点における第１のレベルシフト要素（１）が、第１の振幅の入力信号ＶＩＮを、第２の振幅の出力信号ＶＯＵＴにレベルシフトする回路であって、第２の振幅の信号が出力される回路は、高い電位差が発生するノードにＯＮ／ＯＦＦ動作が可能なドレイン高耐圧ＭＯＳトランジスタ（以下、ドレイン高耐圧ＭＯＳと略称）を設け、前記ドレイン高耐圧ＭＯＳのドレイン又はソースに定電圧を印加するように構成されている。
【００３８】
ここで、ドレイン高耐圧ＭＯＳは、ドレインが高耐圧に形成されていることで、ゲート・ドレイン間やソース・ドレイン間に高い電圧が印加されても、素子の破壊が回避されるＭＯＳトランジスタである。
【００３９】
このように構成された第２の観点のレベルシフト回路は、第１のレベルシフト要素（１）が、Ｖｄｄ２がＶｄｄ１よりも低い電圧の場合にも動作でき、Ｖｄｄ２が高くなった場合には、電源ＯＦＦで停止状態になることで、前記ドレイン高耐圧ＭＯＳにより素子の耐圧が確保される。さらに電源ＯＦＦ時には、ドレイン高耐圧ＭＯＳに印加する定電圧をモニタすることで、新たに回路を追加することなく、第１のレベルシフト要素（１）が停止していることを確認できる。
【００４０】
本発明の第３の観点のレベルシフト回路は、第１のレベルシフト要素（１）と、第２のレベルシフト要素（２）と、コンパレータ回路（３）と抵抗（４）、抵抗（５）及び、基準電圧源（６）で構成されるレベルシフト回路であって、前記の第１の観点における、第２のレベルシフト要素（２）が、第１の振幅の入力信号ＶＩＮを、第２の振幅の出力信号ＶＯＵＴにレベルシフトする回路であって、出力段のＰＭＯＳトランジスタのゲートに、電流供給能力を切替える機能を有した電流供給能力ＵＰ切換要素（５５）を備え、前記電流供給能力ＵＰ切換要素（５５）を含む、回路で使用する素子の耐圧を確保して動作させることができる構成としたものである。
【００４１】
このように構成された第３の観点のレベルシフト回路は、第２のレベルシフト要素（２）が、Ｖｄｄ２が高くなった場合に、使用するトランジスタの耐圧を超えない状態で動作でき、電流供給能力ＵＰ切換要素（５５）の作用により、低消費電流で高速動作することができる。
【００４２】
本発明の第４の観点のレベルシフト回路は、前記第２の観点のレベルシフト回路における第１のレベルシフト要素（１）を単独で使用するレベルシフト回路であり、Ｖｄｄ２がＶｄｄ１よりも低い電圧の場合にも動作でき、Ｖｄｄ２が高くなった場合には、電源ＯＦＦで停止状態になることで、素子の耐圧が確保される。さらに電源ＯＦＦ時には、定電圧をモニタすることで、新たに回路を追加することなく、第４の観点のレベルシフト回路が停止していることを確認できる。
【００４３】
本発明の第５の観点のレベルシフト回路は、前記第３の観点のレベルシフト回路における第２のレベルシフト要素（２）を単独で使用するレベルシフト回路である。Ｖｄｄ２が高くなった場合に、使用するトランジスタの耐圧を超えない状態で動作でき、電流供給能力ＵＰ切換要素（５５）の作用により、低消費電流で高速動作することができる。
【発明の効果】
【００４４】
本発明においては、低電源電圧用レベルシフト回路と、高電源電圧用レベルシフト回路をコンパレータ回路により切替える構成にしており、印加される電源電圧により使用するレベルシフト回路を切替えられ、Ｖｄｄ２がＶｄｄ１よりも低い電源電圧でも動作でき、Ｖｄｄ２が高い電源電圧の場合でも素子の耐圧を確保し、低消費電流、高速動作を実現できるレベルシフト回路を提供することができる。
【図面の簡単な説明】
【００４５】
【図１】実施例１の構成図
【図２】実施例２及び、実施例４の構成図
【図３Ａ】図２に示すレベルシフト回路の動作の説明図
【図３Ｂ】図２に示すレベルシフト回路の動作の説明図
【図４】図２に示すレベルシフト回路の動作の説明図
【図５】実施例３及び、実施例５の構成図
【図６】図５から電流供給能力ＵＰ切換機能（５５）を除いた構成図
【図７】図５に示すレベルシフト回路の動作の説明図
【図８Ａ】図５に示すレベルシフト回路の動作の説明図
【図８Ｂ】図５に示すレベルシフト回路の動作の説明図
【図９】実施例１のコンパレータ回路（３）の入出力特性
【図１０】ＭＯＳトランジスタの静特性ＶＤＳ−ＩＤ特性図
【図１１】図５及び、図６に示すレベルシフト回路のＶＯＵＴ出力波形図
【図１２】特許文献１  第１０項  図１で開示されている公知のレベルシフト回路
【図１３】特許文献１  第１１項  図６で開示されている公知のレベルシフト回路
【発明を実施するための形態】
【００４６】
以下、本発明のレベルシフト回路の好適な実施例について、添付の図面を参照しながら説明する。なお、以下の実施例の説明において同じ符号を付した構成要素は実質的に同様の機能、構成、動作を示すものであり、記載が重複するときにはその説明を省略する場合がある。また、実施例の説明は例示として示したものであり、同様の技術的思想に基づく同様のレベルシフト回路は本発明に含まれるものである。
【実施例１】
【００４７】
図１は、本発明に係る実施例１のレベルシフト回路の構成を示す図である。
【００４８】
図１において、符号１は第１のレベルシフト要素、符号２は第２のレベルシフト要素、符号３はコンパレータ回路、符号４，５は抵抗、符号６は基準電圧源、Ｖｄｄ１は第１の高電位側電源、Ｖｄｄ２は第２の高電位側電源、Ｖｓｓ１は低電位側電源、ＶＩＮは信号入力端子、ＶＯＵは信号出力端子、ＴＯＵＴはＯＮ／ＯＦＦ判別端子である。
【００４９】
第１のレベルシフト要素（１）は、電源電圧［Ｖｄｄ１−Ｖｓｓ１］により生成される、第１の振幅の入力信号ＶＩＮを、電源電圧［Ｖｄｄ２−Ｖｓｓ１］により生成される、第２の振幅の出力信号ＶＯＵＴにレベルシフトする回路であって、ＳＷ端より入力される信号により、電源ＯＮ／ＯＦＦ動作を切替えでき、Ｖｄｄ２がＶｄｄ１よりも低い電圧の場合にもＶＯＵＴ端子から信号を出力することができ、Ｖｄｄ２が高い電源電圧の場合には、ＳＷ端より入力される信号により素子の耐圧を確保して電源ＯＦＦし停止状態になる機能を有する。
【００５０】
さらに、ＴＯＵＴ端子は回路内部の電圧をモニタでき、電源ＯＦＦの停止状態で定電圧が出力され、電源ＯＮの動作状態でＶＯＵＴ信号とほぼ同じ振幅の信号を出力する機能を有する。
【００５１】
第２のレベルシフト要素（２）は、第１の振幅の入力信号ＶＩＮを、第２の振幅の出力信号ＶＯＵＴにレベルシフトする回路であって、ＳＷＢ端より入力される信号により、第１のレベルシフト要素（１）と反転の動作で電源ＯＦＦ／ＯＮ動作を切替えでき、Ｖｄｄ２が高い電源電圧の場合に、素子の耐圧を確保して電源ＯＮし動作できる機能を有する。
【００５２】
コンパレータ回路（３）は基準電圧源（６）より与えられる基準電圧Ｖ６と、電源電圧［Ｖｄｄ２−Ｖｓｓ１］を抵抗（４）、抵抗（５）で分割した入力電圧を比較し、基準電圧と入力電圧の差異により出力をＬレベル／Ｈレベルに変化させる機能を有する。
【００５３】
コンパレータ回路（３）の出力端は、第１のレベルシフト要素（１）のＳＷ端及び、第２のレベルシフト要素（２）のＳＷＢ端に接続される。ＶＩＮ信号入力端子は、第１のレベルシフト要素（１）のＶＩＮ端及び、第２のレベルシフト要素（２）のＶＩＮ端に接続される。ＶＯＵＴ信号出力端子は第１のレベルシフト要素（１）のＶＯＵＴ端及び、第２のレベルシフト要素（２）のＶＯＵＴ端に接続される。
【００５４】
第１のレベルシフト要素（１）のＶｄｄ１端は第１の高電位側電源であるＶｄｄ１に接続され、Ｖｄｄ２端は第２の高電位側電源であるＶｄｄ２に接続され、接地端は低電位側電源に接続される。
【００５５】
第２のレベルシフト要素（２）のＶｄｄ１端は第１の高電位側電源であるＶｄｄ１に接続され、Ｖｄｄ２端は第２の高電位側電源であるＶｄｄ２に接続され、接地端は低電位側電源に接続するように構成されている。
【００５６】
以上のように構成される図１のレベルシフト回路について、その動作を詳細に説明する。
【００５７】
コンパレータ回路（３）の入出力特性を、具体的な例を挙げて図９に示す。
【００５８】
図９における条件は、前記基準電圧Ｖ６を式（１）に掲載される電圧とし、Ｖｄｄ２＝５Ｖの時に基準電圧Ｖ６と前記入力電圧とが一致するとし、入力電圧が基準電圧Ｖ６よりも低い場合は、コンパレータ回路（３）の出力はＬレベル、逆に入力電圧が基準電圧Ｖ６よりも高い場合はＨレベルが出力されるものとした例である。
【００５９】
なお、式（１）におけるＲ５は抵抗（５）の抵抗値、Ｒ４は抵抗（４）の抵抗値を示す。
【００６０】
基準電圧Ｖ６＝５［Ｖ］×Ｒ５／（Ｒ４＋Ｒ５）・・・（１）
コンパレータ出力がＬレベルからＨレベル、またはその逆に切替わる基準電圧Ｖ６は、Ｖｄｄ１よりもＶｄｄ２の電圧が高く、Ｖｄｄ２が半導体装置内で使用する素子の耐圧を超えない電圧に設定する。表１は、後述する具体的な回路例で使用する各素子の耐圧を示した例である。
【００６１】
【表１】
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【００６２】
表１に掲載の耐圧で最も低い値は６[Ｖ]である。図９ではＶｄｄ１よりもＶｄｄ２の電圧が高く、Ｖｄｄ２が６[Ｖ]を超えない電圧を５Ｖとして例示している。
【００６３】
以上のように構成されたレベルシフト回路は、Ｖｄｄ２の電圧値により、第１のレベルシフト要素（１）と第２のレベルシフト要素（２）の電源ＯＮ／ＯＦＦ動作状態を切り替えられるように構成されており、Ｖｄｄ２がＶｄｄ１よりも低い低電圧では第１のレベルシフト要素（１）が電源ＯＮで動作し、第１の振幅の入力信号ＶＩＮを、第２の振幅の出力信号にレベルシフトしてＶＯＵＴ端子に出力すると共に、ＴＯＵＴ端子からは、ＶＯＵＴに出力される信号とほぼ同じ振幅の信号が出力される。この時、第２のレベルシフト要素（２）は、電源ＯＦＦで停止状態になっている。
【００６４】
次に、Ｖｄｄ２が高くなり、コンパレータへの入力電圧が基準電圧Ｖ６よりも高い電圧になった場合、第１のレベルシフト要素（１）は電源ＯＦＦで素子の耐圧を確保して停止状態となり、ＴＯＵＴ端子からは定電圧が出力され、停止状態であることが確認できる。さらに、第２のレベルシフト要素（２）は素子の耐圧が確保された状態で電源ＯＮし動作状態となり、前記第１の振幅の入力信号ＶＩＮを、前記第２の振幅の出力信号にレベルシフトし、ＶＯＵＴ端子に出力するという動作を実現している。
【００６５】
上記の動作を行うことにより、Ｖｄｄ２がＶｄｄ１よりも低い低電圧の場合でも動作でき、Ｖｄｄ２が高い電圧の場合でも素子の耐圧を確保した上で動作でき、さらに切替えて停止した第１のレベルシフト要素（１）の電源ＯＦＦ状態を容易に判別できる効果を奏する。
【実施例２】
【００６６】
図２は実施例２におけるレベルシフト回路の構成を示し、実施例１における第１のレベルシフト要素（１）での使用に好適な具体的構成を示す図である。
【００６７】
図２において、符号７，９はインバータ、符号８はＡＮＤ、符号１０，１１，２８，２９，３２，３３は抵抗、符号１３，１４，１８，２３，３１はＰＭＯＳ、符号１７，２２，２４はドレイン高耐圧ＰＭＯＳトランジスタ（以下、ドレイン高耐圧ＰＭＯＳと略称）、符号１２，１５，１６，１９，２０，２１，２６，２７，３０，３４はＮＭＯＳ、符号２５はドレイン高耐圧ＮＭＯＳ、Ｖｄｄ１は第１の高電位側電源、Ｖｄｄ２は第２の高電位側電源、Ｖｓｓ１は低電位側電源、ＳＷは電源ＯＮ／ＯＦＦ切替え端子、ＶＩＮは信号入力端子、ＶＯＵＴは信号出力端子、ＴＯＵＴはＯＮ／ＯＦＦ判別端子である。
【００６８】
ここで、ドレイン高耐圧ＰＭＯＳは、ドレインが高耐圧に形成されていることで、ゲート・ドレイン間やソース・ドレイン間に高い電圧が印加されても、素子の破壊が回避されるＰＭＯＳトランジスタである。
【００６９】
インバータ（７），インバータ（９），ＡＮＤ（８）の電源端はＶｄｄ１に接続され、接地端はＶｓｓ１に接続される。
【００７０】
ＳＷ端子はインバータ（７）の入力とＮＭＯＳ（２０），ＮＭＯＳ（２１），ＮＭＯＳ（２７），ＮＭＯＳ（３０），ＮＭＯＳ（３４）のゲートに入力され、インバータ（７）の出力はＡＮＤ（８）の片方の入力とＮＭＯＳ（１２），ドレイン高耐圧ＮＭＯＳ（２５）のゲートに接続される。
【００７１】
ＮＭＯＳ（１２）のドレインは抵抗（１１），抵抗（１０）を介してＶｄｄ２に接続され、抵抗（１１），抵抗（１０）が互いに接続されるノードはドレイン高耐圧ＰＭＯＳ（１７），ドレイン高耐圧ＰＭＯＳ（２２），ドレイン高耐圧ＰＭＯＳ（２４）のゲートに接続される。
【００７２】
ドレイン高耐圧ＰＭＯＳ（１７），ドレイン高耐圧ＰＭＯＳ（２２）のソースはＶｄｄ２に接続される。
【００７３】
ＶＩＮ端子はＡＮＤ（８）のもう片方の入力に接続され、ＡＮＤ（８）の出力とインバータ（９）によりその反転信号とされた出力とをゲートに受ける、一対の入力ＭＯＳトランジスタＮＭＯＳ（１５），ＮＭＯＳ（１６）に接続され、ＮＭＯＳ（１５），ＮＭＯＳ（１６）はソースがＶｓｓ１に接続され、ＮＭＯＳ（１５）のドレインはＰＭＯＳ（１３）のドレインに接続され、ＮＭＯＳ（１６）のドレインはＰＭＯＳ（１４）のドレインに接続され、ＰＭＯＳ（１３），ＰＭＯＳ（１４）のゲートはそれぞれのドレインに相互接続される。
【００７４】
ＮＭＯＳ（１６）のドレインはＰＭＯＳ（１８），ＮＭＯＳ（１９）のゲートに接続され、ＮＭＯＳ（１９）のソースはＶｓｓ１に接続され、ＰＭＯＳ（１８），ＮＭＯＳ（１９）のドレインはそれぞれが接続され、ＰＭＯＳ（２３），ＮＭＯＳ（２６）のゲートに入力される。
【００７５】
ＮＭＯＳ（２６）のソースは、Ｖｓｓ１に接続され、ドレインはドレイン高耐圧ＮＭＯＳ（２５），ドレイン高耐圧ＰＭＯＳ（２４）を介してＰＭＯＳ（２３）のドレインに接続される。
【００７６】
Ｖｄｄ２が高くなった場合に、ドレイン高耐圧ＭＯＳトランジスタを介することで電源ＯＦＦの停止状態で各素子の耐圧を確保するため、ＰＭＯＳ（１３），ＰＭＯＳ（１４），ＰＭＯＳ（１８）のソースをドレイン高耐圧ＰＭＯＳ（１７）のドレインに接続し、ＰＭＯＳ（２３）のソースをドレイン高耐圧ＰＭＯＳ（２２）のドレインに接続し、ＶＯＵＴ端子をドレイン高耐圧ＮＭＯＳ（２５），ドレイン高耐圧ＰＭＯＳ（２４）のドレインに接続する。
【００７７】
ドレイン高耐圧ＭＯＳトランジスタをＯＦＦ状態にした時のドレイン及び、ソース電圧を決定するため、ＮＭＯＳ（２０）のドレインはドレイン高耐圧ＰＭＯＳ（１７）のドレインに接続され、ＮＭＯＳ（２１）のドレインはＮＭＯＳ（２６）のゲートに接続され、ＮＭＯＳ（２７）のドレインはドレイン高耐圧ＮＭＯＳ（２５）のソースに接続される。
【００７８】
ドレイン高耐圧ＭＯＳトランジスタをＯＦＦ状態にした時のドレイン及び、ソース電圧を決定すると共に、実施例２を用いた実施例１の第１のレベルシフト要素（１）が電源ＯＦＦで停止状態にあるとき、ＴＯＵＴ端子に定電圧を出力するため、ＮＭＯＳ（３０）のドレインは抵抗（２９），抵抗（２８）を介してＶｄｄ２に接続され、抵抗（２９），抵抗（２８）が互いに接続されるノードはＰＭＯＳ（３１）のゲートに接続され、ＮＭＯＳ（３４）のドレインは抵抗（３３），抵抗（３２），ＰＭＯＳ（３１）を介してＶｄｄ２に接続され、抵抗（３３），抵抗（３２）が互いに接続されるノードはドレイン高耐圧ＰＭＯＳ（２４）のソース及び、ＴＯＵＴ端子に接続される。
【００７９】
ＮＭＯＳ（１２），ＮＭＯＳ（２０），ＮＭＯＳ（２１），ＮＭＯＳ（２７），ＮＭＯＳ（３０），ＮＭＯＳ（３４）のソースはＶｓｓ１に接続される。
【００８０】
以上のように構成された実施例２の第１のレベルシフト要素（１）の動作について説明する。
【００８１】
図３Ａは、ＳＷ端子にＬレベルの信号が入力され、かつＶＩＮ端子にＨレベルの信号が入力された場合のレベルシフト回路の状態を説明するための図である。図３Bは、ＳＷ端子にＬレベルの信号が入力され、かつＶＩＮ端子にＬレベルの信号が入力された場合のレベルシフト回路の状態を説明するための図である。図３A及び図３Bに示される太線は、Ｈレベルにアサートされた信号経路及びトランジスタがオンすることによって形成された電流経路を表している。
【００８２】
ＳＷ端子に第１の振幅の入力信号でＬレベルが入力されている場合、ＮＭＯＳ（２０），ＮＭＯＳ（２１），ＮＭＯＳ（２７），ＮＭＯＳ（３０），ＮＭＯＳ（３４）はＯＦＦ動作し、ＮＭＯＳ（１２），ドレイン高耐圧ＮＭＯＳ（２５）はＯＮ動作し、ＮＭＯＳ（１２）のＯＮ動作により、ドレイン高耐圧ＰＭＯＳ（１７），ドレイン高耐圧ＰＭＯＳ（２２），ドレイン高耐圧ＰＭＯＳ（２４）がＯＮ動作し、第１のレベルシフト要素（１）は電源ＯＮし動作状態となる。
【００８３】
ＮＭＯＳ（１５）のゲートには、ＶＩＮ端子に入力される、第１の振幅の信号がＡＮＤ（８）を介して入力され、ＮＭＯＳ（１６）のゲートには、ＶＩＮ端子に入力される信号がＡＮＤ（８）とインバータ（９）を介し、反転された信号として入力され、入力信号ＶＩＮの信号レベルに応じてＮＭＯＳ（１５），ＮＭＯＳ（１６）がＯＮ／ＯＦＦ動作する。
【００８４】
ＮＭＯＳ（１５），ＮＭＯＳ（１６）は、それぞれのＯＮ／ＯＦＦ動作により、ドレインに接続される負荷ＰＭＯＳ（１３），ＰＭＯＳ（１４）を駆動し、そのドレイン電圧を、電源電圧［Ｖｄｄ２−Ｖｓｓ１］により生成される、第２の振幅で変化させる。ＮＭＯＳ（１６）のドレインに出力される振幅は、ＰＭＯＳ（１８），ＮＭＯＳ（１９）で構成されるインバータと、ＰＭＯＳ（２３），ＮＭＯＳ（２６），ドレイン高耐圧ＰＭＯＳ（２４），ドレイン高耐圧ＮＭＯＳ（２５）で構成されるインバータを介し、ＶＯＵＴ端子及び、ＴＯＵＴ端子に出力される。
【００８５】
実施例２の回路が電源ＯＮの動作状態にある時、動作可能なＶｄｄ２の電圧について説明する。
【００８６】
Ｖｄｄ２動作可能下限電圧は、ドレイン高耐圧ＰＭＯＳ（１７）のドレインから、ＰＭＯＳ（１３），ＰＭＯＳ（１４）及び、ＮＭＯＳ（１５），ＮＭＯＳ（１６）を介してＶｓｓ１に接続される部位で決定され、式（２）のように決定されており、Ｖｄｄ１に依存していないため、Ｖｄｄ２はＶｄｄ１より低い電圧でも動作が可能である。
【００８７】
なお、ＶＤＳ（１７）はドレイン高耐圧ＰＭＯＳ（１７）のドレイン・ソース間電圧、ＶＧＳ（１３）はＰＭＯＳ（１３）のゲート・ソース間電圧、ＶＤＳ（１６）はＮＭＯＳ（１６）のドレイン・ソース間電圧である。
【００８８】
また、式（２）において、ＶＧＳ（１３）はＶＧＳ（１４）に、ＶＤＳ（１６）はＶＤＳ（１５）に置き換えても同じＶｄｄ２動作可能下限電圧を示す式となる。
【００８９】
Ｖｄｄ２動作可能下限電圧＝ＶＤＳ（１７）＋ＶＧＳ（１３）＋ＶＤＳ（１６）  ・・・（２）
図４は、ＳＷ端子にＨレベルの信号が入力され、かつＶＩＮ端子にＨレベルの信号が入力された場合のレベルシフト回路の状態を説明するための図である。図４に示される太線は、Ｈレベルにアサートされた信号経路及びトランジスタがオンすることによって形成された電流経路を表している。
【００９０】
ＳＷ端子に第１の振幅の入力信号でＨレベルが入力されている場合、実施例２の回路は電源ＯＦＦし停止状態となる。
【００９１】
ＮＭＯＳ（２０），ＮＭＯＳ（２１），ＮＭＯＳ（２７），ＮＭＯＳ（３０），ＮＭＯＳ（３４）はＯＮ動作し、ＮＭＯＳ（１２），ドレイン高耐圧ＮＭＯＳ（２５）はＯＦＦ動作し、ＮＭＯＳ（１２）のＯＦＦ動作により、ドレイン高耐圧ＰＭＯＳ（１７），ドレイン高耐圧ＰＭＯＳ（２２），ドレイン高耐圧ＰＭＯＳ（２４）がＯＦＦ動作する。この状態において、ドレイン高耐圧ＰＭＯＳ（１７）のドレインにはＮＭＯＳ（２０）を介してＶｓｓ１の電圧が印加され、ドレイン高耐圧ＰＭＯＳ（２４）のソースにはＮＭＯＳ（３４），抵抗（３３），抵抗（３２），ＰＭＯＳ（３１）によりＶｄｄ２をインピーダンス分割して生成される定電圧が印加され、ＴＯＵＴに出力される。
【００９２】
この時、ドレイン高耐圧ＰＭＯＳ（２４），ドレイン高耐圧ＮＭＯＳ（２５）がＯＦＦ動作していることにより、ＶＯＵＴ端子からＴＯＵＴ端子に信号が出力されることはない。
【００９３】
実施例２の回路が電源ＯＦＦの停止状態にある時、耐圧が確保される状態を表１を用いて説明する。
【００９４】
電源電圧［Ｖｄｄ１−Ｖｓｓ１］＝３Ｖ、電源電圧［Ｖｄｄ２−Ｖｓｓ１］＝７Ｖとして説明する。
表１は各素子の耐圧の一例を示す。表１において、ＶＧＳはゲート・ソース間耐圧、ＶＧＤはゲート・ドレイン間耐圧、ＶＤＳはドレイン・ソース間耐圧を示す。ドレイン高耐圧ＭＯＳのＶＧＤ，ＶＤＳ以外は全て耐圧は６Ｖとし、ドレイン高耐圧ＭＯＳのＶＧＤ，ＶＤＳは１５Ｖとした。
【００９５】
図２において、電源ＯＦＦの停止状態にある場合、ドレイン高耐圧ＰＭＯＳ（１７）のドレインはＮＭＯＳ（２０）を介してＶｓｓ１に近い電圧になるため、ドレイン高耐圧ＰＭＯＳ（１７）のドレインとＶｓｓ１との間に接続される素子にはＶｄｄ２＝７Ｖが印加されることはなくなる。ドレイン高耐圧ＰＭＯＳ（１７）のＶＤＳは［Ｖｄｄ２−Ｖｓｓ１］＝７Ｖの電圧が印加されることになるが、ここは、ＶＤＳ耐圧が１５Ｖあるため耐圧は確保されている。
【００９６】
ドレイン高耐圧ＮＭＯＳ（２５）のソースはＮＭＯＳ（２７）を介してＶｓｓ１に近い電圧が印加され、ドレイン高耐圧ＰＭＯＳ（２２）のドレインにはＮＭＯＳ（３４），抵抗（３３），抵抗（３２），ＰＭＯＳ（３１）によりＶｄｄ２をインピーダンス分割して生成される定電圧が、ＰＭＯＳ（２３）が非飽和領域に入ることで印加される。
【００９７】
抵抗（３３），抵抗（３２）を調整しＴＯＵＴ＝５Ｖの定電圧にすることで、ＶＯＵＴ端子が第２のレベルシフト要素（２）の出力により電源電圧［Ｖｄｄ２−Ｖｓｓ１］＝７Ｖにより生成される、第２の振幅で振れた場合でも、ドレイン高耐圧ＰＭＯＳ（２４），ドレイン高耐圧ＮＭＯＳ（２５）がＯＦＦしていることにより、表１にある耐圧を超えることなく各素子の耐圧を確保することができる。
【００９８】
ＯＮ／ＯＦＦ判別信号を出力するＴＯＵＴ端子は、第１のレベルシフト要素（１）が電源ＯＮの動作状態にある時、ＮＭＯＳ（１６）のドレインに生成される振幅を、ＰＭＯＳ（１８），ＮＭＯＳ（１９）で構成されるインバータと、ＰＭＯＳ（２３），ＮＭＯＳ（２６），ドレイン高耐圧ＰＭＯＳ（２４），ドレイン高耐圧ＮＭＯＳ（２５）で構成されるインバータを介して出力しているが、電源ＯＦＦの停止状態にある時は、ＮＭＯＳ（３４），抵抗（３３），抵抗（３２），ＰＭＯＳ（３１）によりＶｄｄ２をインピーダンス分割して生成される定電圧が印加され、ドレイン高耐圧ＰＭＯＳ（２４），ドレイン高耐圧ＮＭＯＳ（２５）がＯＦＦしていることにより、ＶＯＵＴ端子が、第２の振幅で振れている場合でも、振幅のない定電圧を出力することができ、第１のレベルシフト要素（１）の動作／停止状態を、電源ＯＮの動作状態で第２の振幅で振れる信号を出力しているか、電源ＯＦＦの停止状態で振幅のない定電圧を出力しているかによって、簡単に判別することができる。
【００９９】
上記の構成により、実施例２における第１のレベルシフト要素（１）は電源ＯＮ状態ではＶｄｄ２が低電圧から動作でき、電源ＯＦＦ状態では、Ｖｄｄ２が高い電圧でも素子の耐圧を確保でき、ＳＷ端子からの入力により電源ＯＮ／ＯＦＦを切替えた時に、その動作／停止状態を容易に判別できる効果を奏する。
【実施例３】
【０１００】
図５は実施例３におけるレベルシフト回路の構成を示し、実施例１における第２のレベルシフト要素（２）での使用に好適な具体的構成を示す図である。
【０１０１】
図５において、符号３５はインバータ、符号３６はＮＯＲ、符号３７はＡＮＤ、符号３８，３９は抵抗、符号４１，４４，４５，４６，４８，４９，５１，５２はＰＭＯＳ、符号４２はＮＭＯＳ、符号５３はドレイン高耐圧ＰＭＯＳ、符号４０，４７，５０，５４はドレイン高耐圧ＮＭＯＳ、符号４３は電流源、符号５５は電流供給能力ＵＰ切換要素、Ｖｄｄ１は第１の高電位側電源、Ｖｄｄ２は第２の高電位側電源、Ｖｓｓ１は低電位側電源、ＳＷＢは電源ＯＦＦ／ＯＮ切替え端子、ＶＩＮは信号入力端子、ＶＯＵＴは信号出力端子である。
【０１０２】
インバータ（３５），ＮＯＲ（３６），ＡＮＤ（３７）の電源端はＶｄｄ１に接続され、接地端はＶｓｓ１に接続される。
【０１０３】
ＶＩＮ端子はＮＯＲ（３６）の片方の入力及び、ＡＮＤ（３７）の片方の入力に接続され、ＮＯＲ（３６）の出力はドレイン高耐圧ＮＭＯＳ（５０），ドレイン高耐圧ＮＭＯＳ（５４）のゲートに入力され、ＡＮＤ（３７）の出力はドレイン高耐圧ＮＭＯＳ（４７）のゲートに接続される。
【０１０４】
ドレイン高耐圧ＮＭＯＳ（４７），ドレイン高耐圧ＮＭＯＳ（５０），ドレイン高耐圧ＮＭＯＳ（５４）のソースはＶｓｓ１に接続される。
【０１０５】
ドレイン高耐圧ＰＭＯＳ（５３）はソースがＶｄｄ２に接続され、ドレインはドレイン高耐圧ＮＭＯＳ（５４）のドレイン及び、ＶＯＵＴ端子に接続される。
【０１０６】
ドレイン高耐圧ＰＭＯＳ（５３）のゲート電圧下限を式（３）に制限する構成として、ドレイン高耐圧ＮＭＯＳ（４７）のドレインは、ＰＭＯＳ（４６），ＰＭＯＳ（４５）を介してＶｄｄ２に接続され、ＰＭＯＳ（４６）のソースは、ドレイン高耐圧ＰＭＯＳ（５３）のゲート，ＰＭＯＳ（５１）のドレイン，ＰＭＯＳ（５２）のドレインに接続され、ゲートはＶｄｄ１に接続される。式（３）において、ＶＧＳ（４６）はＰＭＯＳ（４６）のゲート・ソース間電圧である。
【０１０７】
ドレイン高耐圧ＰＭＯＳ（５３）のゲート電圧下限＝Ｖｄｄ１＋ＶＧＳ（４６）・・・（３）
電流供給能力ＵＰ切換要素（５５）の構成として、ＰＭＯＳ（５１）のソースはＶｄｄ２に接続され、ドレイン高耐圧ＮＭＯＳ（５０）のドレインは、ＰＭＯＳ（４９），ＰＭＯＳ（４８）を介してＶｄｄ２に接続され、ＰＭＯＳ（４９）のソースは、ＰＭＯＳ（５１）のゲートに接続され、ゲートはＶｄｄ１に接続される。
【０１０８】
電流供給能力ＵＰ切換要素（５５）はＰＭＯＳ（５１）のゲート電圧下限を式（４）に制限する構成になっており、Ｖｄｄ２が高い電圧でも素子の耐圧が確保でき、低消費電流、高速動作を可能とする構成となっている。
【０１０９】
式（４）において、ＶＧＳ（４９）はＰＭＯＳ（４９）のゲート・ソース間電圧である。
【０１１０】
ＰＭＯＳ（５１）のゲート電圧下限＝Ｖｄｄ１＋ＶＧＳ（４９）・・・（４）
ＳＷＢ端子はＡＮＤ（３７）のもう片方の入力，インバータ（３５）の入力及び、ＮＭＯＳ（４２）のゲートに接続され、インバータ（３５）の出力は、ＮＯＲ（３６）のもう片方の入力及び、ドレイン高耐圧ＮＭＯＳ（４０）のゲートに接続される。
【０１１１】
ＮＭＯＳ（４２）のソースは電流源（４３）を介してＶｓｓ１に接続され、ドレインはＰＭＯＳ（４１）を介してＶｄｄ２に接続される。ＰＭＯＳ（４１）のドレイン及びゲートはＰＭＯＳ（４５）のゲート，ＰＭＯＳ（４８）のゲートに接続され、カレントミラー回路となっており、ＰＭＯＳ（４１）のゲートはＰＭＯＳ（４４）のドレインにも接続される。
【０１１２】
ドレイン高耐圧ＮＭＯＳ（４０）のソースはＶｓｓ１に接続され、ドレインは抵抗（３９），抵抗（３８）を介してＶｄｄ２に接続される。抵抗（３９），抵抗（３８）が互いに接続されるノードは、ＰＭＯＳ（４４），ＰＭＯＳ（５２）のゲートに接続され、ＰＭＯＳ（４４），ＰＭＯＳ（５２）のソースはＶｄｄ２に接続される。
【０１１３】
以上の接続により、低消費電流で高速動作を可能とする、電流供給能力を切替える機能を有した電流供給能力ＵＰ切換要素（５５）を備え、前記電流供給能力ＵＰ切換要素（５５）を含む、回路で使用する素子の耐圧を確保して動作させることができる。
【０１１４】
以上のように構成された実施例３のレベルシフト回路について動作を説明する。
【０１１５】
図７は、ＳＷＢ端子にＬレベルの信号が入力され、かつＶＩＮ端子にＨレベルの信号が入力された場合のレベルシフト回路の状態を説明するための図である。図７に示される太線は、Ｈレベルにアサートされた信号経路及びトランジスタがオンすることによって形成された電流経路を表している。
【０１１６】
ＳＷＢ端子に電源電圧［Ｖｄｄ１−Ｖｓｓ１］により生成される、第１の振幅の入力信号でＬレベルが入力されている場合、ＮＭＯＳ（４２）はＯＦＦ動作し、電流源（４３）からの電流が遮断される。ドレイン高耐圧ＮＭＯＳ（４０）のゲートにはインバータ（３５）により反転したＳＷＢの信号が入力されＯＮ動作し、ＰＭＯＳ（４４），ＰＭＯＳ（５２）のゲートに抵抗（３８），抵抗（３９）でＶｄｄ２を分圧した電圧を印加し、それぞれをＯＮ動作させ、ドレイン高耐圧ＰＭＯＳ（５３）をＯＦＦ状態とする。
【０１１７】
ＳＷＢより入力されたＬレベルの信号は、インバータ（３５），ＮＯＲ（３６）を介してドレイン高耐圧ＮＭＯＳ（５０），ドレイン高耐圧ＮＭＯＳ（５４）のゲートに入力されＯＦＦ状態とし、ＡＮＤ（３７）を介してドレイン高耐圧ＮＭＯＳ（４７）のゲートに入力されＯＦＦ状態として実施例３の回路は電源ＯＦＦし停止状態となる。
【０１１８】
図８Ａは、ＳＷＢ端子にＨレベルの信号が入力され、かつＶＩＮ端子にＨレベルの信号が入力された場合のレベルシフト回路の状態を説明するための図である。図８Bは、ＳＷＢ端子にＨレベルの信号が入力され、かつＶＩＮ端子にＬレベルの信号が入力された場合のレベルシフト回路の状態を説明するための図である。図８A及び図８Bに示される太線は、Ｈレベルにアサートされた信号経路及びトランジスタがオンすることによって形成された電流経路を表している。
【０１１９】
ＳＷＢ端子に第１の振幅の入力信号でＨレベルが入力されている場合、ＮＭＯＳ（４２）はＯＮ動作し、ＰＭＯＳ（４１）に電流源（４３）の出力電流が供給され、インバータ（３５）を介して反転した信号がドレイン高耐圧ＮＭＯＳ（４０）のゲートに入力され、ＯＦＦ状態となることで、ＰＭＯＳ（４４），ＰＭＯＳ（５２）がＯＦＦし、実施例３の回路は電源ＯＮし動作状態となる。
【０１２０】
ＰＭＯＳ（４１），ＰＭＯＳ（４５），ＰＭＯＳ（４８）はカレントミラー回路を構成しており、電流源（４３）の出力電流がＮＭＯＳ（４２）のＯＮ動作により、ＰＭＯＳ（４１）の接続されたゲート・ドレインに入力され、ＰＭＯＳ（４５），ＰＭＯＳ（４８）から、ＰＭＯＳ（４１）とＰＭＯＳ（４５），ＰＭＯＳ（４８）のトランジスタサイズ比に応じた電流を出力する。
【０１２１】
ドレイン高耐圧ＮＭＯＳ（５０），ドレイン高耐圧ＮＭＯＳ（５４）のゲートには、ＶＩＮ端子に入力される第１の振幅の信号がＮＯＲ（３６）を介して反転された信号として入力され、ドレイン高耐圧ＮＭＯＳ（４７）のゲートには、ＶＩＮ端子に入力される信号がＡＮＤ（３７）を介して入力され、入力信号ＶＩＮの信号レベルに応じてドレイン高耐圧ＮＭＯＳ（４７）がＯＮ／ＯＦＦ動作し、反転された信号でドレイン高耐圧ＮＭＯＳ（５０），ドレイン高耐圧ＮＭＯＳ（５４）がＯＦＦ／ＯＮ動作する。
【０１２２】
入力信号ＶＩＮがＨレベルのときには、ＮＯＲ（３６）を介して反転された信号により、ドレイン高耐圧ＮＭＯＳ（５４），ドレイン高耐圧ＮＭＯＳ（５０）がＯＦＦされてＰＭＯＳ（４９）に流れる電流が遮断され、ＰＭＯＳ（４８）はその出力電流でＰＭＯＳ（５１）のゲートに接続されるノードを充電しながら非飽和領域に入りＰＭＯＳ（５１）のゲート電圧をＶｄｄ２に近い値としＯＦＦさせ、ＡＮＤ（３７）を介した信号によりドレイン高耐圧ＮＭＯＳ（４７）がＯＮされてＰＭＯＳ（４６）にＰＭＯＳ（４５）から出力される電流が流され、ドレイン高耐圧ＰＭＯＳ（５３）のゲートは、式（３）の電圧に固定され、ドレイン高耐圧ＰＭＯＳ（５３）がＯＮされ、ＶＯＵＴ端子にはＶｄｄ２に近い電圧が出力される。
【０１２３】
入力信号ＶＩＮがＬレベルのときには、ドレイン高耐圧ＮＭＯＳ（４７）がＯＦＦされてＰＭＯＳ（４６）に流れる電流が遮断され、ＰＭＯＳ（４５）はその出力電流でドレイン高耐圧ＰＭＯＳ（５３）のゲートに接続されるノードを充電しながら非飽和領域に入り、ドレイン高耐圧ＰＭＯＳ（５３）のゲートをＶｄｄ２に近い電圧としＯＦＦさせる。
【０１２４】
さらに、電流供給能力ＵＰ切換要素（５５）も動作しており、ドレイン高耐圧ＮＭＯＳ（５０）がＯＮされてＰＭＯＳ（４９）に、ＰＭＯＳ（４８）から出力される電流が流れ、ＰＭＯＳ（５１）のゲート電圧を式（４）の電圧に固定し、ＰＭＯＳ（５１）をＯＮさせ、ドレイン高耐圧ＰＭＯＳ（５３）のゲートへの電流供給能力を増加させてドレイン高耐圧ＰＭＯＳ（５３）のゲートがＶｄｄ２に近い電圧になりＯＦＦする時間を早くする。
【０１２５】
このとき、ドレイン高耐圧ＮＭＯＳ（５４）がＯＮされて、ＶＯＵＴ端子にはＶｓｓ１に近い電圧が出力される。
【０１２６】
ここで、電流供給能力ＵＰ切換要素（５５）についてその効果を詳細に説明する。電流供給能力ＵＰ切換要素（５５）は、入力信号ＶＩＮがＨレベルからＬレベルに変化する場合に、ＶＯＵＴ出力がＨレベルからＬレベルに立ち下がるスピードを早くするための要素である。
【０１２７】
図６は、比較のために図５から電流供給能力ＵＰ切換要素（５５）を除いた回路図である。各部の符号、接続、動作は、電流供給能力ＵＰ切換要素（５５）が除かれている以外は図５と同じであるため、説明は省略する。
【０１２８】
図６は、出力トランジスタであるドレイン高耐圧ＰＭＯＳ（５３）のゲートが接続されるノードをカレントミラー回路のＰＭＯＳ（４５）がその出力電流で充電しながら非飽和領域に入りＶｄｄ２に近い値にする構成であり、図１２に示す公知のレベルシフト回路が、インバータ（７３）の入力をカレントミラー回路のＰＭＯＳ（６９）が出力する電流で充電してＶｄｄ２に近い値にする動作と同じである。
【０１２９】
ＶＯＵＴ信号の立下り時間については、図６  ＰＭＯＳ（４５），図１２  ＰＭＯＳ（６９）の出力電流を同じとし、その負荷を同じ値とした場合には、図６は図１２の立下り時間と同等の時間となる構成である。
【０１３０】
表２は図５及び、図６を用いたＶＯＵＴ信号の立下り時間のシミュレーション結果である。
【０１３１】
【表２】
0005389762.tif 000003
【０１３２】
図１１は表２における立下り時間がＶＯＵＴ信号のどの部位を差すか示した図である。図１１中、符号５８が立下り時間であり、ＶＯＵＴ信号の高電位ピークから１０％下がった電圧と、低電位ピークに至るよりも１０％高い電圧との間の立下り時間を指す。
【０１３３】
表３は表２の結果を得たシミュレーションの条件である。条件は、Ｖｄｄ１＝３．０Ｖ、Ｖｄｄ２＝７．０Ｖ、温度＝２７℃、ＶＩＮ振幅＝３．０Ｖｐｐ、ＳＷＢ＝３．０Ｖとした。
【０１３４】
【表３】
0005389762.tif 000004
【０１３５】
表４は表２の結果を得たシミュレーションにおける、図５、図６の抵抗値を示している。
抵抗（３８）は２５０ｋΩ、抵抗（３９）は２５ｋΩとした。
【０１３６】
【表４】
0005389762.tif 000005
【０１３７】
表５は、表２の結果を得たシミュレーションにおける、図５、図６のトランジスタサイズを示している。
【０１３８】
【表５】
0005389762.tif 000006
【０１３９】
ドレイン高耐圧ＮＭＯＳ（４０）はＬ＝０．２５μｍ，Ｗ＝１９．６μｍ、
ＰＭＯＳ（４１）はＬ＝１．５μｍ，Ｗ＝１２．５μｍ、
ＮＭＯＳ（４２）はＬ＝１．５μｍ，Ｗ＝１２．５μｍ、
ＰＭＯＳ（４４）はＬ＝０．６μｍ，Ｗ＝０．９μｍ、
ＰＭＯＳ（４５）はＬ＝１．５μｍ，Ｗ＝１２．５μｍ、
ＰＭＯＳ（４６）はＬ＝１．５μｍ，Ｗ＝２５μｍ、
ドレイン高耐圧ＮＭＯＳ（４７）はＬ＝０．２５μｍ，Ｗ＝１９．６μｍ、
ＰＭＯＳ（４８）はＬ＝１．５μｍ，Ｗ＝１２．５μｍ、
ＰＭＯＳ（４９）はＬ＝１．５μｍ，Ｗ＝２５μｍ、
ドレイン高耐圧ＮＭＯＳ（５０）はＬ＝０．２５μｍ，Ｗ＝１９．６μｍ、
ＰＭＯＳ（５２）はＬ＝０．６μｍ，Ｗ＝０．９μｍ、
ドレイン高耐圧ＰＭＯＳ（５３）はＬ＝１．６μｍ，Ｗ＝２４０μｍ、
ドレイン高耐圧ＮＭＯＳ（５４）はＬ＝０．２５μｍ，Ｗ＝７８．４μｍとした。
【０１４０】
表２より、図５に示す、実施例３のレベルシフト回路の立下り時間はＳＩＭ  Ｎｏ．１に示す７．３ｎｓｅｃと、最も短い時間で立ち下がっている。図６に示す図５中の電流供給能力ＵＰ切換要素（５５）を除いた構成を用いた回路では、ＳＩＭ  Ｎｏ．２に示す１０６．３ｎｓｅｃと、図５の回路に比べ、１４．６倍の時間を要している。ＳＩＭ  Ｎｏ．３は、図６において電流源（４３）の電流値をＳＩＭ  Ｎｏ．１の１５倍にした結果である。立下り時間は７．６ｎｓｅｃと図５に示す、実施例３のレベルシフト回路には及ばないものの、０．３ｎｓｅｃ差まで立下り時間が早くなっているが、１５倍の電流を要することを示しており、図５に示す、実施例３のレベルシフト回路は、電流供給能力ＵＰ切換要素（５５）の動作により低消費電流で高速動作を行う効果を奏する。
【０１４１】
ここで、図５に示す、実施例３のレベルシフト回路が電源ＯＮの動作状態にある時、耐圧が確保される状態を表１を用いて説明する。
【０１４２】
電源電圧［Ｖｄｄ１−Ｖｓｓ１］＝３Ｖ、電源電圧［Ｖｄｄ２−Ｖｓｓ１］＝７Ｖとして説明する。
【０１４３】
表１は各素子の耐圧の一例を示している。
【０１４４】
電流供給能力ＵＰ切換要素（５５）の状態から説明する。
【０１４５】
入力信号ＶＩＮがＨレベルのときには、ドレイン高耐圧ＮＭＯＳ（５０）がＯＦＦされてＰＭＯＳ（４９）に流れる電流が遮断され、ＰＭＯＳ（４８）はその出力電流でＰＭＯＳ（５１）のゲートに接続されるノードを充電しながら非飽和領域に入りＰＭＯＳ（４９）を介してドレイン高耐圧ＮＭＯＳ（５０）のドレインをＶｄｄ２に近い電圧とし、ドレイン高耐圧ＮＭＯＳ（５０）のドレイン・ソース間電圧ＶＤＳは［Ｖｄｄ２−Ｖｓｓ１］＝７Ｖに近い電圧が印加されているが、ドレイン高耐圧ＮＭＯＳ（５０）のＶＤＳ耐圧は１５Ｖであり、耐圧は確保されている。
【０１４６】
入力信号ＶＩＮがＬレベルのときには、ドレイン高耐圧ＮＭＯＳ（５０）がＯＮされてＰＭＯＳ（４９）にＰＭＯＳ（４８）から出力される電流が流されることで、ＰＭＯＳ（５１）のゲートは、式（４）の電圧に固定され、ゲート・ソース間電圧ＶＧＳに［Ｖｄｄ２−Ｖｓｓ１］＝７Ｖの電位差が印加されることはなく、耐圧が確保される。
【０１４７】
以上より、電流供給能力ＵＰ切換要素（５５）は耐圧を確保した上で、ドレイン高耐圧ＰＭＯＳ（５３）のゲートが接続されるノードへの電流供給能力を切替える機能を実現しており、高耐圧、低消費電流、高速動作を行うための要素となっている。
【０１４８】
次に、電流供給能力ＵＰ切換要素（５５）以外の耐圧確保の状態を説明する。
【０１４９】
入力信号ＶＩＮがＨレベルのときに、ドレイン高耐圧ＮＭＯＳ（４７）がＯＮされてＰＭＯＳ（４６）にＰＭＯＳ（４５）から出力される電流が流されることで、ドレイン高耐圧ＰＭＯＳ（５３）のゲートは、式（３）の電圧に固定され、ゲート・ソース間電圧ＶＧＳに［Ｖｄｄ２−Ｖｓｓ１］＝７Ｖの電位差が印加されることはなく、耐圧が確保される。
【０１５０】
ＶＯＵＴ端子にはＶｄｄ２に近い電圧が出力されるが、ドレイン高耐圧ＮＭＯＳ（５４）のＶＤＳ耐圧は１５Ｖであり、耐圧は確保されている。
【０１５１】
入力信号ＶＩＮがＬレベルのときには、ドレイン高耐圧ＮＭＯＳ（４７）がＯＦＦされてＰＭＯＳ（４６）に流れる電流が遮断され、ＰＭＯＳ（４５）はその出力電流でドレイン高耐圧ＰＭＯＳ（５３）のゲートに接続されるノードを充電しながら非飽和領域に入り、ＰＭＯＳ（４６）を介してドレイン高耐圧ＮＭＯＳ（４７）のドレインをＶｄｄ２に近い電圧とし、ドレイン高耐圧ＮＭＯＳ（４７）のドレイン・ソース間電圧ＶＤＳは［Ｖｄｄ２−Ｖｓｓ１］＝７Ｖに近い電位差が印加されているが、ドレイン高耐圧ＮＭＯＳ（４７）のＶＤＳ耐圧は１５Ｖであり、耐圧は確保されている。
【０１５２】
さらに、ドレイン高耐圧ＮＭＯＳ（５４）がＯＮされて、ＶＯＵＴ端子にはＶｓｓ１に近い電圧が出力されるが、ドレイン高耐圧ＰＭＯＳ（５３）のＶＤＳ耐圧は１５Ｖであり、耐圧は確保されている。
【０１５３】
ＳＷＢがＨレベル状態では、ドレイン高耐圧ＮＭＯＳ（４０）はＯＦＦ状態にあり、ドレインはＶｄｄ２に近い電圧となり、このとき、ドレイン高耐圧ＮＭＯＳ（４０）のドレイン・ソース間電圧ＶＤＳは［Ｖｄｄ２−Ｖｓｓ１］＝７Ｖに近い電位差が印加されているが、ドレイン高耐圧ＮＭＯＳ（４０）のＶＤＳ耐圧は１５Ｖであり、耐圧は確保されている。
【０１５４】
以上より、図５に示す、実施例３のレベルシフト回路は電源ＯＮの動作状態にある時、Ｖｄｄ２が高い電圧でも素子の耐圧が確保され、高耐圧、低消費電流、高速動作が可能という優れた効果を奏する。
【実施例４】
【０１５５】
図２は実施例４におけるレベルシフト回路の構成を示し、図２の回路を単独で使用する構成を示す図でもある。
【０１５６】
実施例１のレベルシフト回路における、第１のレベルシフト要素（１）に使用することも可能であるが、Ｖｄｄ２が低電圧の場合に動作させ、Ｖｄｄ２が高い電圧になった場合には停止させて耐圧を確保する動作に好適なレベルシフト回路として単独での使用にも適する。
【０１５７】
構成と動作説明については、実施例２と同じであるため省略する。
【０１５８】
実施例４におけるレベルシフト回路は電源ＯＮ状態ではＶｄｄ２が低電圧から動作でき、電源ＯＦＦ状態では、Ｖｄｄ２が高い電圧でも素子の耐圧を確保でき、ＳＷ端子からの入力により電源ＯＮ／ＯＦＦを切替えた時に、その動作／停止状態を容易に判別できる効果を奏する。
【実施例５】
【０１５９】
図５は実施例５におけるレベルシフト回路の構成を示し、図５の回路を単独で使用する構成を示す図でもある。
【０１６０】
実施例１のレベルシフト回路における、第２のレベルシフト要素（２）に使用することも可能であるが、Ｖｄｄ２が高い電圧になった場合に素子の耐圧を確保した上で、低消費電流、高速動作に好適なレベルシフト回路として単独での使用にも適する。
【０１６１】
構成と動作説明については、実施例３と同じであるため省略する。
【０１６２】
実施例５のレベルシフト回路では、Ｖｄｄ２が高い電圧でも素子の耐圧が確保でき、高耐圧、低消費電流、高速動作が可能という優れた効果を奏する。
【産業上の利用可能性】
【０１６３】
本発明のレベルシフト回路は、スイッチング・レギュレータに用いられる半導体装置の構成要素として低電圧動作、高耐圧、低消費電流、動作周波数の向上、検査容易化を実現するものとして有用である。
【符号の説明】
【０１６４】
１  第１のレベルシフト要素
２  第２のレベルシフト要素
３  コンパレータ回路
４  抵抗
５  抵抗
６  基準電圧源
７  インバータ
８  ＡＮＤ
９  インバータ
１０  抵抗
１１  抵抗
１２  ＮＭＯＳ
１３  ＰＭＯＳ
１４  ＰＭＯＳ
１５  ＮＭＯＳ
１６  ＮＭＯＳ
１７  ドレイン高耐圧ＰＭＯＳ
１８  ＰＭＯＳ
１９  ＮＭＯＳ
２０  ＮＭＯＳ
２１  ＮＭＯＳ
２２  ドレイン高耐圧ＰＭＯＳ
２３  ＰＭＯＳ
２４  ドレイン高耐圧ＰＭＯＳ
２５  ドレイン高耐圧ＮＭＯＳ
２６  ＮＭＯＳ
２７  ＮＭＯＳ
２８  抵抗
２９  抵抗
３０  ＮＭＯＳ
３１  ＰＭＯＳ
３２  抵抗
３３  抵抗
３４  ＮＭＯＳ
３５  インバータ
３６  ＮＯＲ
３７  ＡＮＤ
３８  抵抗
３９  抵抗
４０  ドレイン高耐圧ＮＭＯＳ
４１  ＰＭＯＳ
４２  ＮＭＯＳ
４３  電流源
４４  ＰＭＯＳ
４５  ＰＭＯＳ
４６  ＰＭＯＳ
４７  ドレイン高耐圧ＮＭＯＳ
４８  ＰＭＯＳ
４９  ＰＭＯＳ
５０  ドレイン高耐圧ＮＭＯＳ
５１  ＰＭＯＳ
５２  ＰＭＯＳ
５３  ドレイン高耐圧ＰＭＯＳ
５４  ドレイン高耐圧ＮＭＯＳ
５５  電流供給能力ＵＰ切換要素
５６  非飽和領域
５７  飽和領域
５８  立下り時間
５９  インバータ
６０  ＮＭＯＳ
６１  ＮＭＯＳ
６２  抵抗
６３  ＮＭＯＳ
６４  ＮＭＯＳ
６５  ＮＭＯＳ
６６  ドレイン高耐圧ＮＭＯＳ
６７  ドレイン高耐圧ＮＭＯＳ
６８  ＰＭＯＳ
６９  ＰＭＯＳ
７０  抵抗
７１  ＮＭＯＳ
７２  ＮＭＯＳ
７３  インバータ
７４  第１定電流回路
７５  第２定電流回路
７６  インバータ
７７  ＮＭＯＳ
７８  ＮＭＯＳ
７９  ＰＭＯＳ
８０  ＰＭＯＳ
８１  インバータ
【図１】
0005389762.tif 000007
【図２】
0005389762.tif 000008
【図３Ａ】
0005389762.tif 000009
【図３Ｂ】
0005389762.tif 000010
【図４】
0005389762.tif 000011
【図５】
0005389762.tif 000012
【図６】
0005389762.tif 000013
【図７】
0005389762.tif 000014
【図８Ａ】
0005389762.tif 000015
【図８Ｂ】
0005389762.tif 000016
【図９】
0005389762.tif 000017
【図１０】
0005389762.tif 000018
【図１１】
0005389762.tif 000019
【図１２】
0005389762.tif 000020
【図１３】
0005389762.tif 000021