(57)【特許請求の範囲】
【請求項１】
集積回路装置にスタックされるメモリーのデータの読み出し制御、書き込み制御を行う制御部と、
前記メモリーの第１のメモリーパッド〜第ｉのメモリーパッドに接続される第１のパッド〜第ｉのパッドと、
前記メモリーの第ｊのメモリーパッド〜第ｋ（１＜ｉ＜ｊ＜ｋ）のメモリーパッドに接続される第ｊのパッド〜第ｋのパッドと、
前記第ｉのパットと前記第ｊのパッドの間に配置される少なくとも１つのパッドと、
を含み、
前記制御部は、
前記メモリーのチップが集積回路装置にスタックされるスタックモードでは、前記メモリーのデータの読み出し制御、書き込み制御を行い、集積回路装置に前記メモリーのチップがスタックされない非スタックモードでは、外部メモリーのデータの読み出し制御、書き込み制御を行い、
前記第ｉのパットと前記第ｊのパッドの間に配置される前記少なくとも１つのパッドは、前記メモリーのメモリーパッドには非接続であり、前記非スタックモードにおいて、前記外部メモリーのデータ信号、アドレス信号及び制御信号の少なくとも１つ信号を出力又は入力するための非スタックモード用パッドであることを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記第ｉのメモリーパッドと前記第ｊのメモリーパッドの間は、メモリーパッドが非配置になっていることを特徴とする集積回路装置。
【請求項３】
請求項２において、
前記第ｉのメモリーパッドと前記第ｊのメモリーパッドの間の距離をＬＤＳとし、メモリーパッドの配置ピッチをＬＰとした場合に、ＬＤＳ≧２ＬＰであることを特徴とする集積回路装置。
【請求項４】
請求項１において、
前記第ｉのメモリーパッドと前記第ｊのメモリーパッドの間には、電源パッドが配置されていることを特徴とする集積回路装置。
【請求項５】
画像メモリーが、前記画像メモリーに記憶される前記画像データに基づき電気光学装置の表示制御を行う集積回路装置にスタックされる場合に、前記画像メモリーのデータの読み出し制御、書き込み制御を行う制御部と、
前記画像メモリーの第１のメモリーパッド〜第ｉのメモリーパッドに接続される第１のパッド〜第ｉのパッドと、
前記画像メモリーの第ｊのメモリーパッド〜第ｋ（１＜ｉ＜ｊ＜ｋ）のメモリーパッドに接続される第ｊのパッド〜第ｋのパッドと、
前記第ｉのパットと前記第ｊのパッドの間に配置される少なくとも１つのパッドと、
を含み、
前記少なくとも１つのパッドは、前記画像メモリーのメモリーパッドには非接続であり、集積回路装置の外部との間で信号を入力又は出力するためのパッドであり、
前記制御部は、
前記画像メモリーのチップが集積回路装置にスタックされるスタックモードでは、前記画像メモリーからの前記画像データに基づいて、前記電気光学装置の表示制御を行い、
集積回路装置に前記画像メモリーのチップがスタックされない非スタックモードでは、外部画像メモリーからの外部画像データに基づいて、前記電気光学装置の表示制御を行うことを特徴とする集積回路装置。
【請求項６】
請求項５において、
前記スタックモードではボンディングワイヤーにより第１の電源電圧に設定され、前記非スタックモードではボンディングワイヤーにより第２の電源電圧に設定されるスタック識別用パッドを含むことを特徴とする集積回路装置。
【請求項７】
画像メモリーが、前記画像メモリーに記憶される前記画像データに基づき電気光学装置の表示制御を行う集積回路装置にスタックされる場合に、前記画像メモリーのデータの読み出し制御、書き込み制御を行う制御部と、
ホストとのインターフェース処理を行うホストインターフェースと、
前記ホストに対して情報を提示する情報レジスターと、
前記画像メモリーの第１のメモリーパッド〜第ｉのメモリーパッドに接続される第１のパッド〜第ｉのパッドと、
前記画像メモリーの第ｊのメモリーパッド〜第ｋ（１＜ｉ＜ｊ＜ｋ）のメモリーパッドに接続される第ｊのパッド〜第ｋのパッドと、
前記第ｉのパットと前記第ｊのパッドの間に配置される少なくとも１つのパッドと、
を含み、
前記少なくとも１つのパッドは、前記画像メモリーのメモリーパッドには非接続であり、集積回路装置の外部との間で信号を入力又は出力するためのパッドであり、
前記情報レジスターは、
前記ホストが発行する各コマンドを構成するインストラクションコードが記述されたインストラクションコード情報を選択するためのインストラクション選択情報を記憶し、
前記電気光学装置を含む電子機器の製造時に、複数のインストラクションコード情報の中から、前記情報レジスターに記憶される前記インストラクション選択情報により選択されたインストラクションコード情報が情報メモリーにロードされ、
前記制御部は、
前記電子機器の実動作時に、前記ホストが発行したコマンドと、前記情報メモリーから読み出された前記インストラクションコード情報に基づいて、集積回路装置の動作制御を行うことを特徴とする集積回路装置。
【請求項８】
請求項７において、
前記情報レジスターは、
前記インストラクション選択情報として、画像データを記憶する前記画像メモリーのチップが集積回路装置にスタックされるスタックモードと、前記画像メモリーのチップが集積回路装置にスタックされない非スタックモードを識別するためのスタック識別情報を記憶することを特徴とする集積回路装置。
【請求項９】
請求項８において、
前記スタックモードにおいては、
前記電子機器の製造時に、前記複数のインストラクションコード情報の中から、スタックモード用インストラクションコード情報が前記情報メモリーにロードされ、前記電子機器の実動作時に、前記ホストが発行したコマンドと、前記スタックモード用インストラクションコード情報に基づいて、集積回路装置の動作制御が行われ、
前記非スタックモードにおいては、
前記電子機器の製造時に、前記複数のインストラクションコード情報の中から、非スタックモード用インストラクションコード情報が前記情報メモリーにロードされ、前記電子機器の実動作時に、前記ホストが発行したコマンドと、前記非スタックモード用インストラクションコード情報に基づいて、集積回路装置の動作制御が行われることを特徴とする集積回路装置。
【請求項１０】
請求項８又は９において、
前記スタックモードではボンディングワイヤーにより第１の電源電圧に設定され、前記非スタックモードではボンディングワイヤーにより第２の電源電圧に設定されるスタック識別用パッドを含み、
前記情報レジスターは、
前記スタック識別用パッドの電圧に基づき設定された前記スタック識別情報を記憶することを特徴とする集積回路装置。
【請求項１１】
請求項５乃至１０のいずれかにおいて、
前記第１のメモリーパッド〜前記第ｉのメモリーパッド及び前記第ｊのメモリーパッド〜前記第ｋのメモリーパッドは、前記画像メモリーのチップの第１のチップ辺に沿って配置される第１のメモリーパッド群に含まれるメモリーパッド、又は、前記画像メモリーのチップの前記第１のチップ辺に対向する第３のチップ辺に沿って配置される第２のメモリーパッド群に含まれるメモリーパッドであり、
前記第１のパッド〜前記第ｉのパッド及び前記第ｊのパッド〜前記第ｋのパッドは、集積回路装置の第１の辺に沿って配置される第１のパッド群に含まれるパッド、又は、集積回路装置の前記第１の辺に対向する第３の辺に沿って配置される第２のパッド群に含まれるパッドであることを特徴とする集積回路装置。
【請求項１２】
請求項１１において、
前記画像メモリーのチップの前記第１のチップ辺に沿って配置される前記第１のメモリーパッド群に接続され、集積回路装置の前記第１の辺に沿って配置される前記第１のパッド群と、
前記画像メモリーのチップの前記第３のチップ辺に沿って配置される前記第２のメモリーパッド群に接続され、集積回路装置の前記第３の辺に沿って配置される前記第２のパッド群と、
前記電気光学装置の表示制御用のデータ信号及び制御信号が出力され、集積回路装置の前記第１の辺及び前記第３の辺に交差する第２の辺に沿って配置される第３のパッド群とを含むことを特徴とする集積回路装置。
【請求項１３】
請求項１２において、
ホストインターフェース用の第４のパッド群を含み、
前記第４のパッド群は、集積回路装置の前記第２の辺に対向する第４の辺に沿って配置されることを特徴とする集積回路装置。
【請求項１４】
請求項１２又は１３において、
前記電気光学装置の電源回路の制御用の信号が出力される第５のパッド群を含み、
前記第５のパッド群は、集積回路装置の前記第２の辺に沿って配置されることを特徴とする集積回路装置。
【請求項１５】
請求項１乃至１４のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
従来より、複数のメモリーをスタックしてパッケージングすることで大きな記憶容量を得るスタックメモリー手法が知られている。このスタックメモリー手法の従来技術としては特許文献１に開示される技術がある。
【０００３】
しかしながら、このスタックメモリー手法では、同じパッド配列のメモリーをスタックするものであり、例えば電気光学パネルの表示制御を行う表示コントローラーのチップと画像メモリーのチップをスタックするというように、パッド配列が異なるチップをスタックするものではなかった。
【０００４】
そして、このようにパッド配列が異なる第１、第２のチップをスタックして、第１のチップのパッドと第２のチップのパッドを接続する際に、接続配線が長くなったり、隣同士の接続配線がショートするなどの問題が生じることが判明した。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−９１７２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の幾つかの態様によれば、配線不良の発生等を低減しながらメモリーのスタックを可能にする集積回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００７】
本発明の一態様は、集積回路装置にスタックされるメモリーのデータの読み出し制御、書き込み制御を行う制御部と、前記メモリーの第１のメモリーパッド〜第ｉのメモリーパッドに接続される第１のパッド〜第ｉのパッドと、前記メモリーの第ｊのメモリーパッド〜第ｋ（１＜ｉ＜ｊ＜ｋ）のメモリーパッドに接続される第ｊのパッド〜第ｋのパッドと、前記第ｉのパットと前記第ｊのパッドの間に配置される少なくとも１つのパッドとを含み、前記少なくとも１つのパッドは、前記メモリーのメモリーパッドには非接続であり、集積回路装置の外部との間で信号を入力又は出力するためのパッドである集積回路装置に関係する。
【０００８】
本発明の一態様によれば、メモリーの第１〜第ｉのメモリーパッドに接続される第１〜第ｉのパッドと、第ｊ〜第ｋのメモリーパッドに接続される第ｊ〜第ｋのパッドが集積回路装置に設けられる。そして第ｉのパットと第ｊのパッドの間には、メモリーのメモリーパッドには非接続であり、集積回路装置の外部との間で信号を入力又は出力するための少なくとも１つのパッドが設けられる。このようなパッドを設ければ、例えば第ｉのメモリーパッドと第ｊのメモリーパッドとの間の距離が離れている場合等にも、集積回路装置のパッドと、集積回路装置にスタックされるメモリーのメモリーパッドとを接続する配線の配線不良の発生等を低減することが可能になる。
【０００９】
また本発明の一態様では、前記制御部は、前記メモリーのチップが集積回路装置にスタックされるスタックモードでは、前記メモリーのデータの読み出し制御、書き込み制御を行い、集積回路装置に前記メモリーのチップがスタックされない非スタックモードでは、外部メモリーのデータの読み出し制御、書き込み制御を行い、前記第ｉのパットと前記第ｊのパッドの間に配置される前記少なくとも１つのパッドは、前記非スタックモードにおいて、前記外部メモリーのデータ信号、アドレス信号及び制御信号の少なくとも１つ信号を出力又は入力するための非スタックモード用パッドであってもよい。
【００１０】
このようにすれば、非スタックモードにおいては、第ｉのパットと第ｊのパッドの間に配置される少なくとも１つのパッドを介して、外部メモリーのデータ信号、アドレス信号及び制御信号の少なくとも１つ信号を出力又は入力することが可能になる。従って、スタックモードと非スタックモードの両方に対応可能な集積回路装置の提供等が可能になる。
【００１１】
また本発明の一態様では、前記第ｉのメモリーパッドと前記第ｊのメモリーパッドの間は、メモリーパッドが非配置になっていてもよい。
【００１２】
このようにすれば、第ｉのメモリーパッドと第ｊのメモリーパッドの間に、メモリーパッドが非配置となる隙間領域が存在する場合にも、第ｉのパットと第ｊのパッドの間にメモリーパッドが非接続のパッドを配置することで、配線不良の発生の低減等が可能になる。
【００１３】
また本発明の一態様では、前記第ｉのメモリーパッドと前記第ｊのメモリーパッドの間の距離をＬＤＳとし、メモリーパッドの配置ピッチをＬＰとした場合に、ＬＤＳ≧２ＬＰであってもよい。
【００１４】
このようにすれば、第ｉのメモリーパッドと第ｊのメモリーパッドの間の距離ＬＤＳが２ＬＰ以上というように離れている場合にも、第ｉのパットと第ｊのパッドの間にメモリーパッドが非接続のパッドを配置することで、配線不良の発生の低減等が可能になる。
【００１５】
また本発明の一態様では、前記第ｉのメモリーパッドと前記第ｊのメモリーパッドの間には、電源パッドが配置されていてもよい。
【００１６】
このようにすれば、第ｉのメモリーパッドと第ｊのメモリーパッドの間の電源パッドが配置されている場合にも、第ｉのパットと第ｊのパッドの間にメモリーパッドが非接続のパッドを配置することで、配線不良の発生の低減等が可能になる。
【００１７】
また本発明の一態様では、前記第１のメモリーパッド〜前記第ｉのメモリーパッド及び前記第ｊのメモリーパッド〜前記第ｋのメモリーパッドは、前記メモリーのチップの第１のチップ辺に沿って配置される第１のメモリーパッド群に含まれるメモリーパッド、又は、前記メモリーのチップの前記第１のチップ辺に対向する第３のチップ辺に沿って配置される第２のメモリーパッド群に含まれるメモリーパッドであり、前記第１のパッド〜前記第ｉのパッド及び前記第ｊのパッド〜前記第ｋのパッドは、集積回路装置の第１の辺に沿って配置される第１のパッド群に含まれるパッド、又は、集積回路装置の前記第１の辺に対向する第３の辺に沿って配置される第２のパッド群に含まれるパッドであってもよい。
【００１８】
このようにすれば、メモリーの第１のメモリーパッド群と集積回路装置の第１のパッド群を接続する際の配線不良や、メモリーの第２のメモリーパッド群と集積回路装置の第２のパッド群を接続する際の配線不良の発生等を低減できる。
【００１９】
また本発明の一態様では、前記メモリーは、画像データを記憶する画像メモリーであり、前記制御部は、前記画像メモリーに記憶される画像データに基づいて、電気光学装置の表示制御を行ってもよい。
【００２０】
このようにすれば、配線不良の発生等を低減しながら、電気光学装置の表示制御のための画像データを記憶する画像メモリーのスタックが可能になる。
【００２１】
また本発明の一態様では、前記画像メモリーのチップの前記第１のチップ辺に沿って配置される前記第１のメモリーパッド群に接続され、集積回路装置の前記第１の辺に沿って配置される前記第１のパッド群と、前記画像メモリーのチップの前記第３のチップ辺に沿って配置される前記第２のメモリーパッド群に接続され、集積回路装置の前記第３の辺に沿って配置される前記第２のパッド群と、前記電気光学装置の表示制御用のデータ信号及び制御信号が出力され、集積回路装置の前記第１の辺及び前記第３の辺に交差する第２の辺に沿って配置される第３のパッド群とを含んでもよい。
【００２２】
本発明の一態様によれば、画像メモリーの第１、第２のメモリーパッド群が第１、第２のパッド群に接続されることで、スタックされた画像メモリーとの間で画像メモリー用の信号のやり取りが可能になる。そして画像メモリーから読み出された画像データに基づいて、表示制御用の信号を生成して、第３のパッド群を介して外部の電気光学装置に供給できる。そして本発明の一態様によれば、画像メモリーは集積回路装置にスタックされるため、画像メモリーに対応するメモリーブロックを集積回路装置のコア領域に配置する手法に比べて集積回路装置の小面積化を図れる。また画像メモリーの第１、第２のメモリーパッド群に接続するための第１、第２のパッド群が、集積回路装置の第１、第３の辺に沿って設けられるため、第１、第２のメモリーパッド群と第１、第２のパッド群との接続が容易化され、配線不良の可能性等を低減できる。
【００２３】
また本発明の一態様では、ホストインターフェース用の第４のパッド群を含み、前記第４のパッド群は、集積回路装置の前記第２の辺に対向する第４の辺に沿って配置されてもよい。
【００２４】
このようにすれば、集積回路装置の第２の辺に対向する第４の辺の空き領域を有効活用して、ホストインターフェース用の第４のパッド群を配置できるため、第１、第２、第３、第４の辺に効率的にパッド群を配置できるようになる。
【００２５】
また本発明の一態様では、前記電気光学装置の電源回路の制御用の信号が出力される第５のパッド群を含み、前記第５のパッド群は、集積回路装置の前記第２の辺に沿って配置されてもよい。
【００２６】
このようにすれば、電源回路の制御用の第５のパッド群を、表示制御用の第３のパッド群と同じ第２の辺に配置できるようになるため、実装効率の向上等を図れる。
【００２７】
また本発明の一態様では、前記制御部は、前記画像メモリーのチップが集積回路装置にスタックされるスタックモードでは、前記画像メモリーからの前記画像データに基づいて、前記電気光学装置の表示制御を行い、集積回路装置に前記画像メモリーのチップがスタックされない非スタックモードでは、外部画像メモリーからの外部画像データに基づいて、前記電気光学装置の表示制御を行ってもよい。
【００２８】
このようにすれば、スタックモードと非スタックモードを切り替えることで、外部画像メモリーの使用も可能になる。
【００２９】
また本発明の一態様では、前記スタックモードではボンディングワイヤーにより第１の電源電圧に設定され、前記非スタックモードではボンディングワイヤーにより第２の電源電圧に設定されるスタック識別用パッドを含んでもよい。
【００３０】
このようにすれば、スタック識別用パッドへのボンディングワイヤーによる電圧設定だけで、集積回路装置のスタックモードや非スタックモードの設定が可能になる。
【００３１】
また本発明の一態様では、ホストとのインターフェース処理を行うホストインターフェースと、前記ホストに対して情報を提示する情報レジスターとを含み、前記情報レジスターは、前記ホストが発行する各コマンドを構成するインストラクションコードが記述されたインストラクションコード情報を選択するためのインストラクション選択情報を記憶し、前記電気光学装置を含む電子機器の製造時に、複数のインストラクションコード情報の中から、前記情報レジスターに記憶される前記インストラクション選択情報により選択されたインストラクションコード情報が前記情報メモリーにロードされ、前記制御部は、前記電子機器の実動作時に、前記ホストが発行したコマンドと、前記情報メモリーから読み出された前記インストラクションコード情報に基づいて、集積回路装置の動作制御を行ってもよい。
【００３２】
このようにすれば、情報レジスターを用いて、インストラクションコード情報を選択するためのインストラクション選択情報をホストに提示できる。これにより、インストラクション選択情報に対応するインストラクションコード情報を電子機器の製造時に情報メモリーにロードすることが可能になる。そして電子機器の実動作時には、ホストからのコマンドと、情報メモリーから読み出されたインストラクションコード情報に基づいて、集積回路装置の動作制御を実行できる。これにより電子機器の製造の効率化等を実現できる。
【００３３】
また本発明の一態様では、前記情報レジスターは、前記インストラクション選択情報として、画像データを記憶する前記画像メモリーのチップが集積回路装置にスタックされるスタックモードと、前記画像メモリーのチップが集積回路装置にスタックされない非スタックモードを識別するためのスタック識別情報を記憶してもよい。
【００３４】
このようにすれば、集積回路装置がスタックモードなのか非スタックモードなのかを、情報レジスターによりホストに提示できるようになる。
【００３５】
また本発明の一態様では、前記スタックモードにおいては、前記電子機器の製造時に、前記複数のインストラクションコード情報の中から、スタックモード用インストラクションコード情報が前記情報メモリーにロードされ、前記電子機器の実動作時に、前記ホストが発行したコマンドと、前記スタックモード用インストラクションコード情報に基づいて、集積回路装置の動作制御が行われ、前記非スタックモードにおいては、前記電子機器の製造時に、前記複数のインストラクションコード情報の中から、非スタックモード用インストラクションコード情報が前記情報メモリーにロードされ、前記電子機器の実動作時に、前記ホストが発行したコマンドと、前記非スタックモード用インストラクションコード情報に基づいて、集積回路装置の動作制御が行われてもよい。
【００３６】
このようにすれば、集積回路装置がスタックモードである場合には、電子機器の実動作時にスタックモード用インストラクションコード情報に基づいて、集積回路装置の動作制御を行い、非スタックモードである場合には、非スタックモード用インストラクションコード情報に基づいて、集積回路装置の動作制御を行うことが可能になる。
【００３７】
また本発明の一態様では、前記スタックモードではボンディングワイヤーにより第１の電源電圧に設定され、前記非スタックモードではボンディングワイヤーにより第２の電源電圧に設定されるスタック識別用パッドを含み、前記情報レジスターは、前記スタック識別用パッドの電圧に基づき設定された前記スタック識別情報を記憶してもよい。
【００３８】
このようにすれば、スタック識別用パッドへのボンディングワイヤーによる電圧設定だけで、集積回路装置のスタックモードや非スタックモードの設定が可能になる。
【００３９】
また本発明の他の態様では、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００４０】
【図１】本実施形態の集積回路装置の構成例。
【図２】比較例のパッド配置・接続手法の説明図。
【図３】本実施形態のパッド配置・接続手法の説明図。
【図４】図４（Ａ）〜図４（Ｃ）はメモリー用信号の波形例。
【図５】パッドの配置・接続手法の詳細例。
【図６】パッドの配置・接続手法の詳細例。
【図７】画像メモリー、表示コントローラーへの本実施形態の手法の適用例。
【図８】画像メモリー、表示コントローラーへの本実施形態の手法の適用例。
【図９】集積回路装置及びこれを含む電子機器の詳細な構成例。
【図１０】集積回路装置の動作説明図。
【図１１】集積回路装置の動作説明図。
【図１２】インストラクションコード情報の説明図。
【図１３】ホストが発行するコマンドの例。
【図１４】図１４（Ａ）〜図１４（Ｃ）はホストインターフェースの説明図。
【図１５】図１５（Ａ）〜図１５（Ｄ）は情報メモリーインターフェース、パネルインターフェースの説明図。
【図１６】図１６（Ａ）、図１６（Ｂ）は表示制御用信号の波形例。
【図１７】図１７（Ａ）、図１７（Ｂ）はスタック識別情報に基づくインストラクションコード情報のロード手法の説明図。
【発明を実施するための形態】
【００４１】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４２】
１．構成
図１に本実施形態の集積回路装置１０の構成例を示す。この集積回路装置１０には、メモリー１２１のチップがスタックされている。即ち、異なる製造プロセスで製造された２つのＩＣチップが、スタックパッケージングにより重ねてパッケージングされる。
【００４３】
そして図１では集積回路装置１０は、メモリー用の第１のパッド群ＰＧ１と、メモリー用の第２のパッド群ＰＧ２を含む。即ちこれらの第１、第２のパッド群ＰＧ１、ＰＧ２が集積回路装置１０のチップの周縁部に配置される。また集積回路装置１０は、メモリー１２１のデータの読み出し制御、書き込み制御を行う制御部３０を含む。
【００４４】
ここで第１のパッド群ＰＧ１（電極群）は、集積回路装置１０にスタックされるメモリー１２１のチップの第１のチップ辺ＳＣ１に沿って配置される第１のメモリーパッド群ＰＭＧ１に接続される。具体的には第１のパッド群ＰＧ１と第１のメモリーパッド群ＰＭＧ１は、例えばボンディングワイヤーによってパッケージ内で内部配線される。
【００４５】
また第２のパッド群ＰＧ２（電極群）は、メモリー１２１のチップの第１のチップ辺ＳＣ１に対向する第３のチップ辺ＳＣ３に沿って配置される第２のメモリーパッド群ＰＭＧ２に接続される。具体的には第２のパッド群ＰＧ２と第２のメモリーパッド群ＰＭＧ２は、例えばボンディングワイヤーによってパッケージ内で内部配線される。
【００４６】
また制御部３０は、各種の制御処理を行うものであり、集積回路装置１０の全体的な制御処理やメモリー１２１のメモリー制御処理などを行う。この制御部３０は、ゲートアレイ回路やプロセッサーなどにより実現できる。
【００４７】
さて、図１のようにメモリー１２１を集積回路装置１０にスタックした場合に、集積回路装置１０のパッド群ＰＧ１、ＰＧ２では、メモリーパッド群ＰＭＧ１、ＰＭＧ２と同じ信号順の並びでパッドを配置する必要がある。例えばメモリーパッド群ＰＭＧ１においてデータ信号のパッドがＤＱ０、ＤＱ１、ＤＱ２・・・というような順序で並んでいた場合には、メモリーパッド群ＰＭＧ１と接続されるパッド群ＰＧ１においても、データ信号のパッドをＤＱ０、ＤＱ１、ＤＱ２・・・というような順序で並べる必要がある。
【００４８】
しかしながら、メモリー１２１のメモリーパッドは、常に同じパッドピッチで並んでいるとは限らず、例えばパッド間に隙間領域（空き領域）が存在する場合がある。このような場合に、メモリー１２１のメモリーパッドと集積回路装置１０のパッドとの間を接続する配線（ボンディングワイヤー）が長くなったり、隣同士の配線がショートし易くなるなどの問題が生じる。
【００４９】
例えば図２に本実施形態の比較例のパッド配置・配線手法を示す。図２では、メモリー１２１には、第１〜第ｉのメモリーパッドＰＭ１〜ＰＭｉと第ｊ〜第ｋのメモリーパッドＰＭｊ〜ＰＭｋが配置されている。そして第１〜第ｉのメモリーパッドＰＭ１〜ＰＭｉは、集積回路装置１０の第１〜第ｉのパッドＰ１〜Ｐｉに接続され、第ｊ〜第ｋ（１＜ｉ＜ｊ＜ｋ）のメモリーパッドＰＭｊ〜ＰＭｋは、集積回路装置１０の第ｊ〜第ｋのパッドＰｊ〜Ｐｋに接続される。
【００５０】
そして図２では、メモリーパッドＰＭｉとＰＭｊの間は、メモリーパッドが非配置の領域である隙間領域ＡＲＥ（空き領域）が存在する。
【００５１】
図２のようにメモリーパッドＰＭ１〜ＰＭｉ、ＰＭｊ〜ＰＭｋが配置されるメモリー１２１を、集積回路装置１０にスタックすると、メモリー１２１のメモリーパッドと集積回路装置１０のパッドとの間を接続する配線が長くなり、配線不良が生じやすくなってしまう。例えば図２のＢ１に示す配線が、Ｂ２に示す配線よりも長くなってしまい、配線角度も鋭角になっているため、配線不良が生じやすい。またＢ１、Ｂ２に示すように配線長にバラツキがあると、配線長のバラツキに起因する信号遅延のバラツキが原因で、メモリー１２１の誤動作が生じるおそれもある。
【００５２】
そこで本実施形態では図３に示すようなパッド配置・配線手法を採用している。
【００５３】
即ち図３の本実施形態の集積回路装置１０は、メモリー１２１の第１〜第ｉのメモリーパッドＰＭ１〜ＰＭｉに接続される第１〜第ｉのパッドＰ１〜Ｐｉと、メモリー１２１の第ｊ〜第ｋのメモリーパッドＰＭｊ〜ＰＭｋに接続される第ｊ〜第ｋのパッドＰｊ〜Ｐｋを含む。
【００５４】
そして本実施形態の集積回路装置１０は、第ｉのパットＰｉと第ｊのパッドＰｊの間に配置される少なくとも１つのパッドＰｉ＋１〜Ｐｊ−１を更に含む。そしてこのパッドＰｉ＋１〜Ｐｊ−１は、メモリー１２１のメモリーパッドには非接続であり、集積回路装置１０の外部（外部デバイス）との間で信号（データ信号、制御信号又はアドレス信号等）を入力又は出力するためのパッド（入力パッド、出力パッド、入出力兼用パッド）となっている。具体的にはパッドＰｉ＋１〜Ｐｊ−１は、パッケージ内部端子Ｔｉ＋１〜Ｔｊ−１にボンディングワイヤーにより接続される。そしてパッケージ内部端子Ｔｉ＋１〜Ｔｊ−１に対応するパッケージ外部端子（ＩＣピン、バンプ）を介して、集積回路装置１０のパッケージが実装される回路基板上の配線に電気的に接続される。そして制御部３０は、パッドＰｉ＋１〜Ｐｊ−１を介して、回路基板上の外部デバイスや、回路基板とコネクター等を介して接続される回路基板やモジュールの外部デバイスとの間で、信号のやり取りを行う。
【００５５】
また図３では、パッドＰｉ＋１〜Ｐｊ−１は、メモリー１２１のメモリーパッドＰＭｉとＰＭｊの間に存在する隙間領域ＡＲＥに対応して設けられている。例えばメモリーパッドＰＭｉとＰＭｊの距離をＬＤＳとし、メモリーパッドの配置ピッチをＬＰとしたとする。この場合に図３ではメモリーパッドＰＭｉとＰＭｊの距離ＬＤＳについて、ＬＤＳ≧２ＬＰの関係が成り立つ。即ち、メモリーパッドＰＭｉとＰＭｊの間の領域は、少なくとも１つ以上のメモリーパッドが配置可能な距離だけ離れた隙間領域ＡＲＥになっている。図３では、パッドＰｉ＋１〜Ｐｊ−１は、このような隙間領域ＡＲＥに対応して設けられている。
【００５６】
以上のように本実施形態では、パッドＰiとパッドＰjとの間に、メモリーパッドが非接続のパッドＰｉ＋１〜Ｐｊ−１を設けている。即ちメモリーパッドＰＭ１〜ＰＭｉに接続されるパッドＰ１〜Ｐｉと、メモリーパッドＰＭｊ〜ＰＭｋに接続されるパッドＰｊ〜Ｐｋとの間に、メモリーパッドに非接続のパッドＰｉ＋１〜Ｐｊ−１を設ける。そして、制御部３０は、このメモリーパッドに非接続のパッドＰｉ＋ｌ〜Ｐｊ−１を介して、集積回路装置１０の外部（外部デバイス）との間で信号を入力又は出力する信号のやり取りを行う。
【００５７】
このようにすれば図３のＣ１に示すように、例えばパッドＰｊとメモリーパッドＰＭｊを接続する配線が長くなってしまう事態を防止できる。例えば図２のＢ１、Ｂ２と図３のＣ１、Ｃ２を比較すれば明らかなように、本実施形態によれば、メモリーパッドと集積回路装置１０のパッドを接続する配線の配線長のバラツキを少なくでき、配線角度も鋭角にならなくなるため、配線不良の発生を低減できる。また配線長のバラツキが少なくなることで、配線長のバラツキに起因する信号遅延のバラツキを原因としたメモリー１２１の誤動作を防止できる。
【００５８】
特にメモリーパッドＰＭｉとＰＭｊの間に隙間領域ＡＲＥが存在する場合には、図２のＢ１、Ｂ２に示すように、配線長のバラツキが大きくなったり、配線角度が鋭角になりやすくなる。
【００５９】
この点、本実施形態では、このような隙間領域ＡＲＥに対応して、メモリーパッドが非接続のパッドＰｉ＋１〜Ｐｊ−１が設けられるため、隙間領域ＡＲＥが存在する場合にも、配線長のバラツキの少なくしたり、配線角度が鋭角になるのを抑止できる。
【００６０】
また本実施形態の比較例の手法として、パッドＰｉ＋１〜Ｐｊ−１を、配線が何も接続されないＮＣパッド（ノンコネクトパッド）にする手法も考えられる。
【００６１】
しかしながら、パッド領域に配置可能なパッドの個数は、集積回路装置のチップサイズによって制約される。従って、上述の比較例の手法のようにＮＣパッドを設けると、その分だけ有効なパッドの個数が少なくなってしまう。このため、外部とのやり取りを行うために多数のパッドを設ける必要がある場合に、チップサイズが大きくなってしまうおそれがある。
【００６２】
この点、本実施形態では、隙間領域ＡＲＥに対応するパッドＰｉ＋１〜Ｐｊ−１が設けられ、このパッドＰｉ＋１〜Ｐｊ−１を介して外部との信号のやり取りが可能になる。従って、パッドＰｉ＋１〜Ｐｊ−１をＮＣパッドにする比較例の手法に比べて、集積回路装置の外縁部のパッド領域を有効活用して、より多くの信号を外部との間でやり取りできるようになり、チップサイズが大きくなってしまう事態を防止できる。
【００６３】
２．非スタックモード用パッド
本実施形態においてパッドＰｉとＰｊの間に配置されるパッドＰｉ＋１〜Ｐｊ−１としては、例えば非スタックモード用のパッドを用いることができる。
【００６４】
例えば図１のメモリー１２１のメモリーパッド群ＰＭＧ１、ＰＭＧ２は、メモリー１２１のアドレス信号やデータ信号や制御信号を入出力するためのパッドとなる。ここで制御信号は、ＳＤＲＡＭ（Synchronous DRAM）を例に取れば、チップセレクト信号、クロックイネーブル信号、クロック信号、ＲＡＳ信号、ＣＡＳ信号、ライトイネーブル信号などである。メモリー１２１のメモリーパッド群ＰＭＧ１、ＰＭＧ２と、集積回路装置１０のパッド群ＰＧ１、ＰＧ２を接続して、これらのアドレス信号、データ信号、制御信号のやり取りを行うことで、制御部３０はメモリー１２１のデータの書き込みや読み出しを行うことができる。
【００６５】
図４（Ａ）〜図４（Ｃ）に、図１のメモリーパッド群ＰＭＧ１、ＰＭＧ２とパッド群ＰＧ１、ＰＧ２の間でやり取りされるメモリー用信号の波形例を示す。
【００６６】
図４（Ａ）は、コマンドをライトするときの信号波形例である。ＣＬＫ、ＣＫＥ、ＣＳは、各々、クロック信号、クロックイネーブル信号、チップセレクト信号である。ＲＡＳ、ＣＡＳは、ローアドレスストローブ信号、カラムアドレスストローブ信号であり、ＷＥはライトイネーブル信号である。ＡＤ０〜ＡＤ１０はアドレス信号であり、ＡＤ１０はプリチャージモードの指定にも使用される。ＢＡはバンク選択信号である。
【００６７】
図４（Ａ）では、信号ＣＳ、ＣＡＳ、ＷＥをイネーブルにして、ＡＤ０〜ＡＤ９でカラムアドレスを指定し、ＡＤ１０、ＢＡでプリチャージモードの指定とバンク選択を行って、信号ＣＬＫのエッジでコマンドを書き込む。
【００６８】
図４（Ｂ）はバーストリード時の信号波形例である。ＤＱ０〜ＤＱ１５はデータ信号であり、ＵＤＱＭ、ＬＤＱＭは、各々、ＤＱバッファ（データ出力バッファ）の上位バイト、下位バイトをコントロールする信号である。信号ＵＤＱＭ、ＬＤＱＭがアクティブになると、対応するバッファのバイトがイネーブルになる。
【００６９】
図４（Ｂ）のバーストリードサイクルは、開始アドレスＡ０を指定したリードコマンドの実行により開始される。そしてレイテンシー期間の経過後、クロック信号ＣＬＫに同期してアドレスが自動的にインクリメントされて、データ信号ＤＱ０〜ＤＱ１５がメモリー１２１から出力されて読み出される。このとき信号ＵＤＱＭ、ＬＤＱＭにより、上位バイト、下位バイトのマスクが可能になっている。
【００７０】
図４（Ｃ）はバーストライト時の信号波形例である。バーストライトサイクルはライトコマンドの実行により開始され、ライトコマンドの実行時に供給されたアドレスが開始アドレスに設定される。そしてクロック信号ＣＬＫに同期してデータ信号ＤＱがメモリー１２１に入力されて書き込まれる。
【００７１】
図１の集積回路装置１０のパッド群ＰＧ１、ＰＧ２とメモリー１２１のメモリーパッド群ＰＭＧ１、ＰＭＧ２の間では、図４（Ａ）〜図４（Ｃ）に示すようなデータ信号、アドレス信号、制御信号が、集積回路装置１０とメモリー１２１との間でやり取りされる。
【００７２】
そして本実施形態においてパッドＰｉとＰｊの間に配置されるパッドＰｉ＋１〜Ｐｊ−１として、非スタックモード用のパッドを用いることができる。
【００７３】
即ち本実施形態の集積回路装置１０は、例えばスタックモードと非スタックモードを有している。スタックモード（スタック状態）は、メモリー１２１のチップが集積回路装置１０にスタックされるモード（状態）であり、非スタックモード（非スタック状態）は、メモリー１２１のチップが集積回路装置にスタックされていないモード（状態）である。
【００７４】
そして制御部３０は、メモリー１２１のチップが集積回路装置１０にスタックされるスタックモードでは、メモリー１２１のデータの読み出し制御、書き込み制御を行う。一方、制御部３０は、集積回路装置１０にメモリー１２１のチップがスタックされない非スタックモードでは、外部メモリーのデータの読み出し制御、書き込み制御を行う。即ち非スタックモードでは、メモリー１２１がスタックされていないため、メモリー１２１の代わりに外部メモリーを使用して、データを外部メモリーから読み出したり、外部メモリーに書き込む。
【００７５】
そして非スタックモード用のパッドＰｉ＋１〜Ｐｊ−１は、非スタックモードにおいて、外部メモリーのデータ信号、アドレス信号及び制御信号の少なくとも１つ信号を出力又は入力するためのパッドとなる。
【００７６】
図５、図６に、集積回路装置１０のパッド群及びメモリー１２１のメモリーパッド群の詳細な配置・接続例を示す。
【００７７】
図５において、Ｄ１に示す信号のパッドが、図３のパッドＰ１〜Ｐｉに相当し、Ｄ２に示す信号のパッドが、図３のパッドＰｊ〜Ｐｋに相当する。即ち集積回路装置１０のパッドＰ１〜ＰｉとメモリーパッドＰＭ１〜ＰＭｉの間では、Ｄ１に示す信号ＵＤＱＭ、ＣＬＫ、ＣＫＥ、ＡＤ９〜ＡＤ４のやり取りが行われる。またパッドＰｊ〜ＰｋとメモリーパッドＰＭｊ〜ＰＭｋの間では、Ｄ２に示す信号ＡＤ３〜ＡＤ０、ＡＤ１０、ＢＡのやり取りが行われる。
【００７８】
そして図５では、Ｄ３及びＤ４に示す信号のパッドが、図３のメモリーパッドに非接続のパッドＰｉ＋１〜Ｐｊ−１に相当する。即ちメモリー１２１の隙間領域ＡＲＥに対応して、信号ＡＤ１２、ＡＤ１１、ＤＱＭ３、ＤＱＭ２を外部メモリーとの間でやり取りするためのパッドＰｉ＋１〜Ｐｊ−１が設けられている。
【００７９】
また図６では、Ｅ１に示す信号ＤＱ８、ＤＱ９のパッドが、図３のパッドＰ１〜Ｐｉに相当し、Ｅ２に示す信号ＤＱ１０、ＤＱ１１のパッドが、図３のパッドＰｊ〜Ｐｋに相当する。そしてＥ３に示す信号ＤＱ１７のパッドが、メモリーパッドに非接続のパッドＰｉ＋１〜Ｐｊ−１に相当する。同様にＥ４に示す信号ＤＱ１２、ＤＱ１３のパッドが、パッドＰ１〜Ｐｉに相当し、Ｅ５に示す信号ＤＱ１４、ＤＱ１５のパッドが、パッドＰｊ〜Ｐｋに相当する。そしてＥ６に示す信号ＤＱ１９のパッドが、メモリーパッドに非接続のパッドＰｉ＋１〜Ｐｊ−１に相当する。
【００８０】
そして図６では、Ｅ１に示す信号ＤＱ９のメモリーパッドＰＭｉと、Ｅ２に示す信号ＤＱ１０のメモリーパッドＰＭｊの間には、Ｅ７に示すように電源ＶＳＳのメモリーパッドが配置されている。同様にＥ４に示す信号ＤＱ１３のメモリーパッドＰＭｉと、Ｅ５に示す信号ＤＱ１４のメモリーパッドＰＭｊの間には、Ｅ８に示すように電源ＶＳＳのメモリーパッドが配置されている。即ちＥ３に示す信号ＤＱ１７のパッドは、Ｅ７の電源ＶＳＳのメモリーパッドに対応して設けられ、Ｅ６に示す信号ＤＱ１９のパッドは、Ｅ８の電源ＶＳＳのメモリーパッドに対応して設けられる。こうすることで、図５のように隙間領域ＡＲＥが存在する場合のみならず、電源のメモリーパッドが設けられている場合にも、配線長のバラツキの少なくしたり、配線角度が鋭角になるのを抑止できるようになる。
【００８１】
図５、図６に示すように、メモリー１２１が集積回路装置１０にスタックされるスタックモードでは、アドレス信号はＡＤ０〜ＡＤ１０になり、データ信号はＤＱ０〜ＤＱ１５になる。即ちスタックモードでは、アドレスのビット幅が１１ビットであり、データのビット幅が１６ビットであるメモリー１２１が使用される。
【００８２】
一方、メモリー１２１が集積回路装置１０にスタックされない非スタックモードでは、アドレス信号はＡＤ０〜ＡＤ１２になり、データ信号はＤＱ０〜ＤＱ３１（ＤＱ２１〜ＤＱ３１は図示せず）になる。即ち非スタックモードでは、アドレスのビット幅が１３ビットであり、データのビット幅が３２ビットである外部メモリーの使用が可能になる。このように外部メモリーが使用可能な非スタックモードにおいては、アドレスやデータのビット幅が拡張される。
【００８３】
更に外部メモリーを使用する非スタックモードでは、Ｄ４に示すように出力データ信号のバイトコントロール信号ＤＱＭ２、ＤＱＭ３（広義には制御信号）が使用可能になる。即ちデータ信号をマスクするバイトコントロール信号のビット数が拡張される。
【００８４】
このように図５、図６では、図３のパッドＰｉとパッドＰｊの間に配置されるパッドＰｉ＋１〜Ｐｊ−１は、非スタックモードにおいて、外部メモリーのデータ信号、アドレス信号及び制御信号の少なくとも１つ信号を出力又は入力するためのパッドになっている。即ちパッドＰｉ＋１〜Ｐｊ−１は、スタックモードでは使用されないが非スタックモードでは使用されるデータ信号（ＤＱ１６〜ＤＱ３１）やアドレス信号（ＡＤ１１、ＡＤ１２）や制御信号（ＤＱＭ２、ＤＱＭ３）を、出力又は入力するためのパッドになっている。
【００８５】
例えば図５のＤ３の信号のパッド（パッドＰｉ＋１〜Ｐｊ−１）は、非スタックモードにおいて外部メモリーのアドレス信号ＡＤ１１、ＡＤ１２を出力するパッドになっている。またＤ４の信号のパッドは、非スタックモードにおいて外部メモリーの制御信号ＤＱＭ２、ＤＱＭ３を出力するパッドになっている。また図６のＥ３、Ｅ６の信号のパッドは、非スタックモードにおいて外部メモリーのデータ信号ＤＱ１７、ＤＱ１９を入力又は出力するパッドになっている。
【００８６】
このように図５、図６では、隙間領域ＡＲＥや電源メモリーパッドに対応して、外部メモリー用のアドレス信号ＡＤ１１、ＡＤ１２、データ信号ＤＱ１６〜ＤＱ３１、制御信号ＤＭＧ２、ＤＭＱ３を入出力する非スタックモード用パッドを、集積回路装置１０に配置している。こうすることで、非スタックモードにおいて外部メモリーを使用する事に伴い、アドレスやデータや制御信号のビット幅が拡張される場合にも、これに容易に対応できるようになる。
【００８７】
例えばスタックモードにおいては、アドレス信号ＡＤ０〜ＡＤ１０、データ信号ＤＱ０〜ＤＱ１５に対応する集積回路装置１０のパッドを、アドレス信号ＡＤ０〜ＡＤ１０、データ信号ＤＱ０〜ＤＱ１５に対応するメモリー１２１のメモリーパッドに接続する。こうすることでスタックモードに対応できる。
【００８８】
一方、非スタックモードにおいては、アドレス信号ＡＤ０〜ＡＤ１２、データ信号ＤＱ０〜ＤＱ３１に対応する集積回路装置１０のパッドを、パッケージ内部端子（図３のＴｉ＋１〜Ｔｊ−１）に接続する。こうすることで、パッケージ内部端子及びパッケージ外部端子（ＩＣピン、バンプ）を介して、アドレス信号ＡＤ０〜ＡＤ１２、データ信号ＤＱ０〜ＤＱ３１を、外部メモリーに入出力することが可能になる。これにより、アドレスやデータのビット幅が大きな外部メモリーも使用できるようになる。即ちスタックモードと非スタックモードの両方に対応できるようになる。
【００８９】
３．画像メモリー、表示コントローラーへの適用例
次に、集積回路装置にスタックされるメモリーが画像メモリーであり、画像メモリーからの画像データに基づいて電気光学装置の表示制御を場合の本実施形態の適用例について説明する。
【００９０】
図７では、集積回路装置１０は、画像メモリー用の第１のパッド群ＰＧ１と、画像メモリー用の第２のパッド群ＰＧ２と、表示制御用の第３のパッド群ＰＧ３を含む。即ちこれらの第１、第２、第３のパッド群ＰＧ１、ＰＧ２、ＰＧ３が集積回路装置１０のチップの周縁部に配置される。また集積回路装置１０は、画像メモリー１２０に記憶される画像データ（表示データ）に基づいて、液晶表示装置や電気泳動表示装置などの電気光学装置の表示制御を行う制御部３０を含む。
【００９１】
ここで第１のパッド群ＰＧ１（電極群）は、画像メモリー１２０の第１のチップ辺ＳＣ１に沿って配置される第１のメモリーパッド群ＰＭＧ１に接続される。また第２のパッド群ＰＧ２（電極群）は、画像メモリー１２０の第１のチップ辺ＳＣ１に対向する第３のチップ辺ＳＣ３に沿って配置される第２のメモリーパッド群ＰＭＧ２に接続される。
【００９２】
この場合に図３のメモリーパッドＰＭ１〜ＰＭｉ及びＰＭｊ〜ＰＭｋは、図７の画像メモリー１２０の第１のメモリーパッド群ＰＭＧ１に含まれるメモリーパッド、又はメモリーパッド群ＰＭＧ２に含まれるメモリーパッドになる。また図３のパッドＰ１〜Ｐｉ及びＰｊ〜Ｐｋは、図７の集積回路装置１０の第１のパッド群ＰＧ１に含まれるパッド又は第２のパッド群ＰＧ２に含まれるパッドになる。
【００９３】
また図７の第３のパッド群ＰＧ３からは、電気光学装置の表示制御用のデータ信号及び制御信号が出力される。例えば電気光学装置が有するデータドライバー（ソースドライバー）や走査ドライバー（ゲートドライバー）に対して供給されるデータ信号や制御信号が出力される。この電気光学装置としては、液晶表示装置、電気泳動表示装置、有機ＥＬ表示装置などの種々の装置を想定できる。
【００９４】
また制御部３０は、各種の制御処理を行うものであり、電気光学装置の表示制御処理を行う。また制御部３０は、集積回路装置１０の全体的な制御処理や画像メモリー１２０のメモリー制御処理などを行う。この制御部３０は、ゲートアレイ回路やプロセッサーなどにより実現できる。
【００９５】
そして図７では、画像メモリー用の第１のパッド群ＰＧ１は、集積回路装置１０の第１の辺ＳＤ１に沿って配置され、画像メモリー用の第２のパッド群ＰＧ２は、集積回路装置１０の第１の辺ＳＤ１に対向する第３の辺ＳＤ３に沿って配置される。そして表示制御用の第３のパッド群ＰＧ３は、集積回路装置１０の第１の辺ＳＤ１及び第３の辺ＳＤ３に交差する第２の辺ＳＤ２に沿って配置される。即ち第１、第２、第３のパッド群ＰＧ１、ＰＧ２、ＰＧ３は、各々、辺ＳＤ１、ＳＤ２、ＳＤ３に沿った集積回路装置１０の周縁部のパッド領域に配置される。
【００９６】
なお、図示はしていないが、集積回路装置１０には、これらの第１、第２、第３のパッド群ＰＧ１、ＰＧ２、ＰＧ３に接続される第１、第２、第３のＩ／Ｏセル群が配置されている。これらの第１、第２、第３のＩ／Ｏセル群は、第１、第２、第３のパッド群が配置されるパッド領域の内側のＩ／Ｏ領域に並んで配置される。そしてパッド領域及びＩ／Ｏ領域の内側のコア領域には、ロジック回路で構成される制御部３０以外にも、ＰＬＬ等のアナログ回路や、ワークメモリーとなるメモリーブロック等を配置することができる。
【００９７】
また第１、第２のメモリーパッド群ＰＭＧ１、ＰＭＧ２は、例えば画像メモリー１２０のアドレス信号やデータ信号や制御信号を入出力するためのパッドである。第１、第２のメモリーパッド群ＰＭＧ１、ＰＭＧ２と第１、第２のパッド群ＰＧ１、ＰＧ２を接続して、これらのアドレス信号、データ信号、制御信号のやり取りを行うことで、制御部３０は画像メモリー１２０の画像データの書き込みや読み出しを行うことができる。
【００９８】
以上の図７の集積回路装置１０によれば、パッド群ＰＧ１、ＰＧ２とメモリーパッド群ＰＭＧ１、ＰＭＧ１を内部接続することで、スタックされた画像メモリー１２０との間で画像メモリー用のデータ信号、アドレス信号、制御信号のやり取りが可能になる。そして画像メモリー１２０から読み出された画像データに基づいて、表示制御用のデータ信号及び制御信号を生成して、パッド群ＰＧ３を介して外部の電気光学装置（電気光学パネル）に供給できるようになる。
【００９９】
例えば本実施形態の第１の比較例として、画像メモリーとして外付けの外部画像メモリーを使用する手法が考えられる。しかしながら、この第１の比較例では、集積回路装置のパッケージが実装される回路基板（システム基板等）に、画像メモリー用のデータ信号、アドレス信号、制御信号などの信号線を配線する必要がある。従って、回路基板での画像メモリー用の信号線の配線が繁雑化し、実装効率等を低下させるおそれがある。また集積回路装置の実装位置と外部画像メモリーの実装位置の距離が離れていると、集積回路装置と外部画像メモリーとを接続する信号線の寄生容量・寄生抵抗に起因する信号遅延が原因で、データの読み出し・書き込みエラー等が生じるおそれもある。
【０１００】
この点、本実施形態では、表示コントローラーである集積回路装置１０に対して画像メモリー１２０がスタックされる。従って、外部画像メモリーを用いなくても、ＩＣのパッケージング内の画像メモリー１２０を、フレーム画像データを記憶するメモリーとして使用できるようになる。従って、外部画像メモリーと接続する信号線の配線の繁雑化や、実装効率の低下や、信号遅延を原因とするデータの読み出し・書き込みエラーの発生等を防止できる。
【０１０１】
また本実施形態の第２の比較例として、画像メモリーに対応するメモリーブロック（ＳＲＡＭ）を、集積回路装置のコア領域にレイアウト配置し、このメモリーブロックにフレーム画像データを記憶する手法も考えられる。
【０１０２】
しかしながら、この第２の比較例では、フレーム画像データに対応する記憶容量を有するメモリーブロックを集積回路装置のコア領域にレイアウト配置する必要があるため、集積回路装置のチップ面積が増加し、コストの増加等を招くおそれがある。
【０１０３】
この点、本実施形態では、画像メモリー１２０は集積回路装置１０にスタックされるため、上記のようなメモリーブロックをコア領域に配置しなくても済むようになる。従って、集積回路装置１０のチップ面積を第２の比較例に比べて小さくでき、コストを低減できる。また画像メモリー１２０をスタックすれば、例えばバーストリードやバーストライトが可能なＳＤＲＡＭなどの高速メモリーを採用することも容易になる。従って、第２の比較例に比べて高速な画像データの読み出し・書き込み等を実現できる。
【０１０４】
また本実施形態では、画像メモリー１２０の長辺であるチップ辺ＳＣ１にメモリーパッド群ＰＭＧ１が配列される場合に、このメモリーパッド群ＰＭＧ１と同じ信号順の並びで、チップ辺ＳＣ１に対応する集積回路装置１０の辺ＳＤ１に沿って、パッド群ＰＧ１が配列される。同様に画像メモリー１２０の長辺であるチップ辺ＳＣ３にメモリーパッド群ＰＭＧ２が配列される場合に、このメモリーパッド群ＰＭＧ２と同じ信号順の並びで、チップ辺ＳＣ３に対応する集積回路装置１０の辺ＳＤ３に沿って、パッド群ＰＧ２が配列される。従って、画像メモリー１２０の両側のチップ辺ＳＣ１、ＳＣ３にメモリーパッド群ＰＭＧ１、ＰＭＧ２が配列される場合に、これらのメモリーパッド群ＰＭＧ１、ＰＭＧ２と、集積回路装置１０のパッド群ＰＧ１、ＰＧ２とを、ボンディングワイヤーが重なることなく接続できるようになる。従って、チップの両側にメモリーパッド群ＰＭＧ１、ＰＭＧ２が並ぶ画像メモリー１２０を、集積回路装置１０にスタックして、信号線を容易に配線できるようになり、ボンディングワイヤーのショートなどの配線不良の可能性を低減できる。
【０１０５】
例えば画像メモリー用パッド群ＰＧ１、ＰＧ２は、Ｉ／Ｏセルに対して同じ電源電圧が供給される同じ電源グループに属する。このため、両側のチップ辺ＳＣ１、ＳＣ３にメモリーパッド群ＰＭＧ１、ＰＭＧ２が配置される画像メモリー１２０のチップをスタックすることは難しかった。
【０１０６】
この点、図７では、画像メモリー１２０のチップ辺ＳＣ１のメモリーパッド群ＰＭＧ１に接続されるパッド群ＰＧ１を、集積回路装置１０の辺ＳＤ１に配置し、チップ辺ＳＣ３のメモリーパッド群ＰＭＧ２に接続されるパッド群ＰＧ２を、集積回路装置１０の辺ＳＤ３に配置している。従って本実施形態によれば、このような同じ電源グループのメモリーパッド群ＰＭＧ１、ＰＭＧ２がチップの両側に配置されるようなタイプの画像メモリー１２０であっても、集積回路装置１０にスタックすることが可能になる。
【０１０７】
また本実施形態では、表示制御用のパッド群ＰＧ３については、画像メモリー用のパッド群ＰＧ１、ＰＧ２が配置される辺ＳＤ１、ＳＤ３と交差する辺である辺ＳＤ２に沿って配置される。従って、メモリーパッド群ＰＭＧ１、ＰＭＧ２とパッド群ＰＧ１、ＰＧ２とを内部接続するボンディングワイヤーと、パッド群ＰＧ３とパッケージの内部端子とを接続するボンディングワイヤーが重なるのを防止できる。これにより、ボンディングワイヤーの配線を容易化でき、ボンディングワイヤーのショートなどの配線不良の可能性を低減できる。
【０１０８】
また、後述するようにスタックモードと非スタックモードの切り替えが可能な構成にした場合に、非スタックモードでは、画像メモリー用のパッド群ＰＧ１、ＰＧ２は、集積回路装置１０のパッケージの外部端子（例えばバンプ）及び回路基板の配線を介して外部画像メモリーに接続される。また表示制御用のパッド群ＰＧ３は、パッケージの外部端子及び回路基板やコネクターの配線を介して電気光学装置に接続される。従って、画像メモリー用のパッド群ＰＧ１、ＰＧ２を辺ＳＤ１、ＳＤ３にまとめて配置する一方で、表示制御用のパッド群ＰＧ３を、辺ＳＤ１、ＳＤ３とは異なる辺ＳＤ２にまとめて配置することで、回路基板での信号線の配線を容易化でき、実装効率の向上等を図れる。特に画像メモリー用のパッド群ＰＧ１、ＰＧ２と表示制御用のパッド群ＰＧ３は、そのパッド数が多く、基準となる電源電圧も異なる場合が多い。従って、図７のように、これらのパッド群を別の辺にまとめて配置することで、チップでのレイアウト効率や回路基板での実装効率を向上できる。
【０１０９】
図８にパッド群の更に詳細な配置例を示す。図８では、集積回路装置１０は、ホストＩ／Ｆ（インターフェース）用の第４のパッド群ＰＧ４を含む。そしてこの第４のパッド群ＰＧ４は、集積回路装置１０の第２の辺ＳＤ２に対向する第４の辺ＳＤ４に沿って配置される。
【０１１０】
また図８では集積回路装置１０は、電気光学装置の電源回路の制御用の信号が出力される第５のパッド群ＰＧ５を含む。そして第５のパッド群ＰＧ５は、集積回路装置１０の第２の辺ＳＤ２に沿って配置される。
【０１１１】
例えば表示コントローラーなどの集積回路装置１０では、ホストが集積回路装置１０に対してコマンドを発行したり、ホストからの画像データを入力するために、ホストＩ／Ｆが必要になる。そしてホストＩ／Ｆでは、データ信号の送受信等が必要になるため、ホストＩ／Ｆ用のパッド数は多くなる場合が多い。
【０１１２】
一方、図８では、画像メモリー用パッド群ＰＧ１、ＰＧ２は辺ＳＤ１、ＳＤ３に沿って配置され、表示制御用パッド群ＰＧ３は辺ＳＤ２に沿って配置されるため、これらの辺に沿った領域には、パッドを配置する空き領域を確保することが難しい。
【０１１３】
この点、本実施形態では、辺ＳＤ２に対向する辺ＳＤ４の空き領域を有効活用して、ホストＩ／Ｆ用のパッド群ＰＧ４を配置している。このようにすれば、辺ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４に効率的にパッド群を配置できるようになる。即ち、画像メモリー用パッド群ＰＧ１、ＰＧ２については辺ＳＤ１、ＳＤ３にまとめて配置し、表示制御用パッド群ＰＧ３については辺ＳＤ２にまとめて配置し、ホストＩ／Ｆ用パッド群ＰＧ４については辺ＳＤ４にまとめて配置できる。従って、パッド数が多い一群の各パッド群ＰＧ１、ＰＧ２、ＰＧ３、ＰＧ４を各辺にまとめて配置できるため、効率的なパッド配置を実現できる。また集積回路装置１０のパッケージの外部端子（例えばバンプやＩＣピン）についても、画像メモリー用外部端子、表示制御用外部端子、ホストＩ／Ｆ用外部端子を近くの場所にまとめて配置できるようになる。従って、回路基板での信号線の配線を簡素化でき、実装効率の向上等を図れる。なお例えば辺ＳＤ３に沿った領域に、ホストＩ／Ｆ用のパッド群ＰＧ４の一部を配置するようにしてもよい。
【０１１４】
また図８では、電源回路の制御用のパッド群ＰＧ５は、表示制御用のパッド群ＰＧ３と同じ辺ＳＤ２に配置される。そして電源回路は、パッド群ＰＧ３からの表示制御用のデータ信号、制御信号が出力される電気光学装置に対して電源を供給する。従って、表示制御用のパッド群ＰＧ３と電源回路制御用のパッド群ＰＧ５を同じ辺ＳＤ２に配置することで、これらのパッド群ＰＧ３、ＰＧ５から集積回路装置１０のパッケージの外部端子を介して配線される表示制御用信号線、電源回路制御用信号線を、回路基板上で同じ方向に引き出して配線することが可能になる。従って、回路基板での効率的な信号線の配線が可能になり、実装効率を向上できる。
【０１１５】
４．集積回路装置、電子機器の詳細な構成例
図９に本実施形態の集積回路装置１０及びこれを含む電子機器の詳細な構成例を示す。この電子機器は、表示コントローラー等として機能する集積回路装置１０と、集積回路装置１０により表示制御される電気光学装置２００を含む。またホスト１００、情報メモリー１１０、画像メモリー１２０、電源回路１５０等を含むことができる。
【０１１６】
なお本実施形態の電子機器は図９に示す構成に限定されず、その構成要素の一部（例えば電源回路等）を省略したり、他の構成要素（例えば操作部等）を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器としては、例えば電子ブック、電子辞書、携帯型情報端末、携帯電話機、携帯型ゲーム装置、携帯型音楽プレーヤ、或いはデジタルカメラ等の種々の機器を想定できる。
【０１１７】
ホスト１００は、システムのホストとしての各種処理を行うものであり、例えばＣＰＵ等のプロセッサーとプロセッサー上で動作するソフトウェア（ファームウェア）などにより実現できる。
【０１１８】
情報メモリー１１０は、後述するインストラクションコード情報やウェーブフォーム情報を記憶して保持するメモリーであり、例えばデータの書き込み・消去が可能な不揮発性メモリー（例えばフラッシュメモリー）などにより実現できる。
【０１１９】
画像メモリー１２０（表示メモリー、ビデオメモリー）は、電気光学パネル２３０に表示される画像のデータ（表示データ）を記憶するメモリーであり、例えばＳＤＲＡＭなどのＲＡＭにより実現できる。
【０１２０】
電源回路１５０は、電気光学装置２００に対して電気光学パネル２３０の駆動に必要な各種電源を供給する回路であり、電源コントロールＩＣやディスクリート回路により実現できる。
【０１２１】
電気光学装置２００（パネルモジュール）は、電気光学パネル２３０の電気光学素子（電気泳動素子、液晶素子、ＥＬ素子等）の光学特性を変化させることで表示動作を実現する装置（モジュール）であり、データドライバー２１０、走査ドライバー２２０、電気光学パネル２３０、パネルＩＤメモリー２４０等を含む。なお電気光学装置２００の構成はこれに限定されず、その構成要素の一部（例えばパネルＩＤメモリー）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。またデータドライバー２１０、走査ドライバー２２０は、電気光学パネル２３０に一体に形成してもよい。
【０１２２】
電気光学パネル２３０（表示パネル）は、複数のデータ線（例えばソース線）と、複数の走査線（例えばゲート線）と、各画素がデータ線と走査線の交差位置に配置される複数の画素を有する。そしてデータドライバー２１０、走査ドライバー２２０が電気光学パネル２３０のデータ線、走査線を駆動することで、各画素領域における電気光学素子の光学特性を変化させて、表示動作を実現する。この電気光学パネル２３０は、例えばＴＦＴ、ＴＦＤなどのスイッチ素子を用いたアクティブマトリクス方式のパネルであってもよいし、アクティブマトリクス方式以外のパネルであってもよい。
【０１２３】
パネルＩＤメモリー２４０は、後述するように、電気光学装置２００の製造情報（例えば製造ロット）やパネル情報等を記憶するメモリーであり、例えばデータの書き込み・消去が可能な不揮発性メモリー（例えばＥＥＰＲＯＭ）などにより実現できる。
【０１２４】
集積回路装置１０は、ホストＩ／Ｆ（インターフェース）２０、制御部３０、レジスター部５０、情報メモリーＩ／Ｆ６０、パネルＩ／Ｆ７０、ワークメモリー８０を含む。なお集積回路装置１０の構成はこれに限定されず、その構成要素の一部（例えば情報メモリーＩ／Ｆ、パネルＩ／Ｆ等）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１２５】
ホストＩ／Ｆ２０は、ホスト１００とのインターフェース処理を行う。例えばホスト１００との間で、データ信号、アドレス信号、或いはライト／リード信号等のインターフェース信号のやり取りを行って、ホスト１００との間のインターフェースを実現する。
【０１２６】
制御部３０は各種の制御処理を行うものであり、例えば電気光学装置２００の表示制御処理を行う。また制御部３０は、集積回路装置１０の全体的な制御処理や画像メモリー１２０のメモリー制御処理や電源回路１５０の制御処理などを行う。この制御部３０は、ゲートアレイ回路やプロセッサーなどにより実現できる。
【０１２７】
レジスター部５０は各種のレジスターを含むブロックである。例えばレジスター部５０は、ホスト１００に対して情報を提示する情報レジスター５２を含む。またコントロールレジスター、ステータスレジスターなどを含むことができる。このレジスター部５０の機能は、ＳＲＡＭなどのＲＡＭやフリップフロップ回路などにより実現できる。
【０１２８】
情報メモリーＩ／Ｆ６０は、情報メモリー１１０との間のインターフェース処理を行う。例えば情報メモリー１１０との間で各種のインターフェース信号のやり取りを行って、情報メモリー１１０との間のインターフェースを実現する。
【０１２９】
パネルＩ／Ｆ７０（広義には電気光学装置インターフェース）は、電気光学装置２００（パネルＩＤメモリー）との間のインターフェース処理を行う。例えば電気光学装置２００との間で各種のインターフェース信号のやり取りを行って、電気光学装置２００との間のインターフェースを実現する。
【０１３０】
制御部３０は、コマンドデコーダー３２、シーケンス制御部３４、表示制御部３６、メモリー制御部３８、電源制御部４０を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１３１】
コマンドデコーダー３２は、ホスト１００が発行したコマンドのデコード処理を行って、コマンドを解釈する。シーケンス制御部３４は、集積回路装置１０の動作制御のための各種のシーケンス制御を行う。表示制御部３６は、電気光学装置２００の表示制御を行う。例えば電気光学装置２００のデータドライバー２１０、走査ドライバー２２０に対して出力するデータ信号や制御信号を生成する。電源制御部４０は、電気光学装置２００の電源回路１５０の制御を行う。例えば各種の電源制御信号を生成して電源回路１５０に出力し、電源回路１５０が電気光学装置２００に供給する電源電圧やその供給タイミング等を制御する。
【０１３２】
そして本実施形態では、情報レジスター５２は、インストラクションコード情報を選択（指示）するためのインストラクション選択情報（インストラクション指示情報）を記憶する。例えば情報レジスター５２は、電子機器の製造時に電気光学装置２００から取得されたインストラクション選択情報を記憶して、ホスト１００に提示する。具体的にはパネルＩ／Ｆ７０（電気光学装置インターフェース）が、電子機器の製造時に、電気光学装置２００が有するパネルＩＤメモリー２４０（広義にはメモリー）に記憶されたインストラクション選択情報を、電気光学装置２００から読み出して、情報レジスター５２に設定する。或いは、後述するようにスタック識別用パッドの設定電圧に基づき得られたスタック識別用情報が、インストラクション選択情報として情報レジスター５２に設定される。
【０１３３】
電気光学装置２００を含む電子機器（例えばパネルモジュールを有する電子ブック、携帯型情報端末等）の製造時（組立時）においては、複数のインストラクションコード情報の中から、情報レジスター５２に記憶されるインストラクション選択情報により選択されたインストラクションコード情報が情報メモリー１１０にロードされる。そして制御部３０は、電子機器の実動作時に、ホスト１００が発行したコマンドと、情報メモリー１１０から読み出されたインストラクションコード情報に基づいて、集積回路装置１０の動作制御を行う。例えば集積回路装置１０の各種のシーケンス制御、画像メモリー１２０のメモリー制御、電源回路１５０の電源制御、或いは電気光学装置２００の表示制御等を行う。
【０１３４】
具体的には情報メモリーＩ／Ｆ６０は、電子機器の製造時に、情報レジスター５２のインストラクション選択情報に基づき選択されたインストラクションコード情報がホストＩ／Ｆ２０を介して取得された場合に、取得されたインストラクションコード情報を情報メモリー１１０に書き込む。
【０１３５】
そして情報メモリーＩ／Ｆ６０は、電子機器の実動作時（動作時）に、インストラクションコード情報を情報メモリー１１０から読み出す。そして制御部３０は、電子機器の実動作時に、ホスト１００が発行したコマンドと、情報メモリー１１０から読み出されたインストラクションコード情報に基づいて、集積回路装置１０の動作制御を行う。
【０１３６】
ここでインストラクションコード情報は、ホスト１００が発行する各コマンドを構成するインストラクションコードが記述された情報である。例えばホスト１００は、集積回路装置１０の動作制御を行うために各種のコマンドを発行する。すると制御部３０は、ホストＩ／Ｆ２０を介してホスト１００からコマンドコードやパラメータ等を受け、発行されたコマンドに対応する集積回路装置１０の動作制御（例えば電気光学装置の表示制御）を実行する。この場合に、ホスト１００が発行したコマンドを構成する詳細なインストラクションコードについては、ホスト１００からは受けずに、インストラクションコード情報として電子機器の製造時に情報メモリー１１０にロードされる。そして、ホスト１００がコマンドを発行すると、そのコマンドを構成する一連のインストラクションコードが、インストラクションコード情報により特定され、その一連のインストラクションコードに対応する一連のインストラクションが実行されて、集積回路装置１０の動作制御が実現される。このインストラクションコードは、例えばレジスター部５０が有する制御レジスターに対して情報（データ、アドレス等）を書き込んだり、レジスター部５０が有するステータスレジスターから情報（データ、ステータス等）を読み出すなどのインストラクションを表すコードである。
【０１３７】
なお本実施形態では、情報レジスター５２が、ウェーブフォーム情報を選択（指示）するためのウェーブ選択情報（ウェーブ指示情報）を記憶してもよい。例えば情報レジスター５２は、電子機器の製造時に電気光学装置２００から取得されたウェーブ選択情報を記憶して、ホスト１００に提示する。具体的にはパネルＩ／Ｆ７０（電気光学装置インターフェース）が、電子機器の製造時に、電気光学装置２００が有するパネルＩＤメモリー２４０（広義にはメモリー）に記憶されたウェーブ選択情報を、電気光学装置２００から読み出して、情報レジスター５２に設定する。
【０１３８】
そして電子機器の製造時に、複数のウェーブフォーム情報の中から、情報レジスター５２に記憶されるウェーブ選択情報により選択（指示）されたウェーブフォーム情報が情報メモリー１１０にロードされる。そして制御部３０は、電子機器の実動作時（動作時）に、情報メモリー１１０から読み出されたウェーブフォーム情報に基づいて、電気光学装置２００の表示制御を行う。具体的には情報メモリーＩ／Ｆ６０は、電子機器の製造時に、情報レジスター５２のウェーブ選択情報に基づき選択されたウェーブフォーム情報がホストＩ／Ｆ２０を介して取得された場合に、取得されたウェーブフォーム情報を情報メモリー１１０に書き込む。
【０１３９】
そして情報メモリーＩ／Ｆ６０は、電子機器の実動作時（動作時）に、ウェーブフォーム情報を情報メモリー１１０から読み出す。そして制御部３０は、電子機器の実動作時に、情報メモリー１１０から読み出されたウェーブフォーム情報に基づいて、電気光学装置２００の表示制御を行う。
【０１４０】
ここでウェーブフォーム情報は、電気光学装置２００の駆動信号の波形を規定する情報である。例えば電気光学装置２００のデータドライバー２１０は、画像メモリー１２０に記憶される画像データに対応する波形の駆動信号（データ信号）を、電気光学パネル２３０のデータ線に供給する。ウェーブフォーム情報は、この駆動信号の波形のタイミングや電圧等を規定する情報である。例えば画素の階調を第１の階調から第２の階調に変化させるために複数フレームに亘ったウェーブフォームを用いる場合に、ウェーブフォーム情報は、この複数フレームに亘ったウェーブフォームの各フレームでの画素への印加電圧を特定する情報になる。
【０１４１】
例えば電気泳動表示装置では、電気光学装置２００（パネルモジュール）の製造ロット等に応じて、最適な駆動信号（最適な表示制御を行うための駆動信号）の波形が異なる。この場合には、例えば集積回路装置１０により表示制御される電気光学装置２００に最適な駆動信号の波形を規定するウェーブフォーム情報が、電子機器の製造時に選択されて情報メモリー１１０にロードされる。そして電子機器の実動作時には、ロードされたウェーブフォーム情報を用いて電気光学装置２００の表示制御が行われる。
【０１４２】
次に本実施形態の動作について図１０、図１１を用いて説明する。
【０１４３】
図１０に示すように、ホスト１００がアクセス可能なメモリー１０２には、複数のインストラクションコード情報ＩＮＣ１〜ＩＮＣｎが記憶されている。なおメモリー１０２は、ホスト１００がアクセス可能なメモリーであればよく、電子機器内に設けられるメモリーであってもよいし、外部に設けられるメモリー（製造用ＰＣのメモリー）であってもよい。また電子機器の製造時のホスト（例えばＰＣ）と電子機器の実動作時のホスト（例えばＣＰＵ）は異なっていてもよい。また情報メモリー１１０へのインストラクションコード情報やウェーブフォーム情報のロード処理は、集積回路装置１０を介さずにホスト１００等が直接にこれらの情報を情報メモリー１１０に書き込むことで実現してもよい。
【０１４４】
図１０に示すように情報レジスター５２には、インストラクション選択情報が記憶されている。
【０１４５】
ここでインストラクション選択情報は、複数のインストラクションコード情報ＩＮＣ１〜ＩＮＣｎの中から、情報メモリー１１０にロードされるインストラクションコード情報を選択するための情報であり、例えばパネル情報、スタック識別情報などである。パネル情報は、電気光学装置２００のパネルの種類やサイズ（画素数）を特定するための情報である。スタック識別情報は、後述するように画像メモリー１２０のチップが集積回路装置１０にスタックされるスタックモードと、スタックされない非スタックモードを識別するための情報である。
【０１４６】
ホスト１００は、情報レジスター５２に設定されるインストラクション選択情報に基づいて、インストラクションコード情報ＩＮＣ１〜ＩＮＣｎの中からインストラクション選択情報に対応するインストラクションコード情報ＩＮＣｊを選択する。例えばインストラクション選択情報が、パネル情報である場合には、インストラクションコード情報ＩＮＣ１〜ＩＮＣｎの中から、パネル情報で特定されるパネルの種類やサイズに対応するインストラクションコード情報を選択する。またインストラクション選択情報がスタック識別情報であり、スタックモードである場合には、インストラクションコード情報ＩＮＣ１〜ＩＮＣｎの中からスタックモード用のインストラクションコード情報を選択する。一方、非スタックモードである場合には、非スタックモード用のインストラクションコード情報を選択する。そして選択されたインストラクションコード情報ＩＮＣｊは、不揮発性の情報メモリー１１０にロードされて保存される。
【０１４７】
そして図１１に示すように電子機器の実動作時（電子機器をユーザーが実際に使用する時）に、ホスト１００がコマンドを発行すると、発行されたコマンドと、情報メモリー１１０から読み出されたインストラクションコード情報ＩＮＣｊに基づいて、集積回路装置１０の動作制御が実行される。即ちコマンドに対応する複数の一連のインストラクションが実行される。
【０１４８】
以上のように本実施形態によれば、インストラクションコード情報を選択するためのインストラクション選択情報が、情報レジスター５２を用いてホスト１００に提示される。そして、インストラクション選択情報に対応するインストラクションコード情報がホスト１００により選択されて、電子機器の製造時に情報メモリー１１０にロードされる。そして電子機器の実動作時には、ロードされたインストラクションコード情報とホスト１００からのコマンドに基づいて集積回路装置１０の動作制御が行われる。
【０１４９】
例えば画像メモリーがスタックされるスタックモードと、画像メモリーがスタックされない非スタックモードのいずれに集積回路装置１０が設定されているのかを、電子機器の製造時に判断することは難しい。そして、例えば非スタックモードにおいて外部画像メモリーが使用される場合に、集積回路装置１０にスタックされる画像メモリーと、外部画像メモリーでは、データやアドレスのビット幅等が異なる場合もある。そして、データやアドレスのビット幅が異なると、インストラクションコードの内容も異なってしまい、異なったインストラクションコード情報を使用する必要がある。同様にパネルの種類やサイズが異なると、表示制御のコマンドを構成するインストラクションコードの内容も異なったものになってしまう。
【０１５０】
この点、本実施形態によれば、インストラクションコード情報を選択するためのインストラクション選択情報が、情報レジスター５２に設定されているため、ホスト１００がこのインストラクション選択情報を読み出すことで、情報メモリー１１０へのインストラクションコード情報の自動ダウンロードを実現できる。従って、例えば集積回路装置１０がスタックモードである場合にはスタックモード用のインストラクションコード情報が情報メモリー１１０に自動的にロードされ、非スタックモードである場合には非スタックモード用のインストラクションコード情報が自動的にロードされるようになる。また、パネルの種類はサイズに応じたインストラクションコード情報が、情報メモリー１１０に自動的にロードされるようになる。従って、電子機器の製造時に手作業によりインストラクションコード情報を選択してロードする手法に比べて、製造の効率化を図れる。従って、製造のスループットを向上することが可能になり、電子機器の量産等を容易化できる。
【０１５１】
５．インストラクションコード情報
次にインストラクションコード情報の例について説明する。
【０１５２】
例えばホスト１００が発行したコマンドは、集積回路装置１０の動作を制御する複数のインストラクションを順次実行することで実現される。例えば図１２では、コマンドＣＭＡはインストラクションＩＮＳＡ１、ＩＮＳＡ２、ＩＮＳＡ３・・・を順次実行することで実現され、コマンドＣＭＢはインストラクションＩＮＳＢ１、ＩＮＳＢ２、ＩＮＳＢ３・・・を順次実行することで実現される。本実施形態では、このように各コマンドを構成するインストラクションのコードの列が、インストラクションコード情報として用意される。
【０１５３】
例えば図１３にホスト１００が発行するコマンドの例を示す。例えばＲＵＮ＿ＳＹＳ、ＳＴＢＹ、ＳＬＰは、各々、集積回路装置１０をランモード（通常動作モード）、スタンバイモード、スリープモードに移行させるコマンドである。またＩＮＩＴ＿ＳＹＳ＿ＲＵＮは、集積回路装置１０の初期化後にランモードに移行させるコマンドである。またＩＮＩＴ＿ＤＳＰＥ＿ＣＦＧ、ＩＮＩＴ＿ＤＳＰＥ＿ＴＭＧは、各々、ディスプレイエンジン（表示制御部）、ディスプレイタイミングを初期化するコマンドである。
【０１５４】
ＲＤ＿ＲＥＧは、レジスターのリードコマンドである。具体的には第１のパラメータで指定されるアドレスから読み出されたデータを第２のパラメータに設定するコマンドである。ＷＤ＿ＲＥＧはレジスターのライトコマンドである。具体的には第１のパラメータで指定されるデータを第２のパラメータで指定されるアドレスに書き込むコマンドである。
【０１５５】
ＢＳＴ＿ＲＤ＿ＳＤＲ、ＢＳＴ＿ＷＲ＿ＳＤＲは、画像メモリー１２０（ＳＤＲＡＭ）のバーストリード動作、バーストライト動作を指示するコマンドである。これらのコマンドにより、ホスト１００は、画像メモリー１２０から画像データを読み出したり、画像メモリー１２０に画像データを書き込むことができる。
【０１５６】
ＬＤ＿ＩＭＧ、ＬＤ＿ＩＭＧ＿ＡＲＥＡは、フルフレームメモリーロード動作、エリアフレームメモリーロード動作を指示するコマンドである。これらのコマンドにより、画像メモリー１２０に書き込まれた画像データに対応する画像を、電気光学パネル２３０に表示することができる。
【０１５７】
ＲＤ＿ＷＦＭ＿ＩＮＦＯは、ウェーブフォーム情報のリードをディスプレイエンジン（表示制御部）に指示するコマンドであり、ＵＰＤ＿ＧＤＲＶ＿ＣＬＲは走査ドライバー（ゲートドライバー）の不定状態をクリアするために使用するコマンドである。またＷＡＩＴ＿ＤＳＰＥ＿ＴＲＧはディスプレイエンジンの動作完了待ちを指示するコマンドである。
【０１５８】
以上に説明したコマンドは、レジスター部５０の各種レジスターへのレジスター値の書き込みやレジスター値の読み出し等を指示する一連のインストラクションを実行することで実現される。
【０１５９】
例えばＲＵＮ＿ＳＹＳのコマンドがホスト１００により発行されると、ＰＬＬのパワーダウンモードのディスエーブル指示、ＰＬＬのロック待ち指示、パワーセーブモードのディスエーブル指示、パワーオンシーケンスの開始指示、画像メモリー１２０のセルフリフレッシュ動作の終了指示、ステータスレジスターへのランモードステータスの設定などのインストラクションが、レジスター部５０の各種レジスターを用いて実行される。
【０１６０】
またＩＮＩＴ＿ＤＳＰＥ＿ＣＦＧのコマンドがホスト１００により発行されると、ラインデータ長（水平方向サイズ）の設定、フレームデータ長（垂直方向サイズ）の設定、データドライバー２１０の各種設定、走査ドライバー２２０の各種設定などのインストラクションが、レジスター部５０の各種レジスターを用いて実行される。
【０１６１】
そしてインストラクションコード情報には、このような各コマンドを構成する一連のインストラクションのコードが記述されている。即ち、レジスター部５０の各種レジスターへの指示・設定等を行うインストラクションのコードの列が記述されている。
【０１６２】
例えば集積回路装置１０をランモードに移行させるＲＵＮ＿ＳＹＳのコマンドを実行しようとした場合に、ＰＬＬのパワーダウンモードのディスエーブル指示、ＰＬＬのロック待ち指示、パワーセーブモードのディスエーブル指示等の全てのインストラクションを、ホスト１００が発行する構成にしてしまうと、ホスト１００の処理負荷が重くなってしまう。
【０１６３】
そこで本実施形態では、ホスト１００は、ＲＵＮ＿ＳＹＳ、ＩＮＩＴ＿ＤＳＰＥ＿ＣＦＧなどのコマンド（コマンドコード及びパラメータ）だけを発行し、各コマンドを構成する一連のインストラクションについてはインストラクションコード情報に記述する構成にしている。このようにすれば、ホスト１００は１つのコマンドを発行するだけで、そのコマンドを構成する一連のインストラクションが実行されるようになるため、ホスト１００の処理負荷を軽減できる。
【０１６４】
この場合に、各コマンドを構成するインストラクションの内容は、パネルの種類やサイズ等に依って異なった内容になる場合がある。このため本実施形態では図１０に示すように、集積回路装置１０及び電気光学装置２００を取り付ける電子機器の製造時に、複数のインストラクションコード情報の中から、パネルの種類やサイズ等に対応するインストラクションコード情報を選択して、情報メモリー１１０にロードする手法を採用している。こうすることで、電子機器の実動作時に、パネルの種類やサイズ等に合致したインストラクションコード情報を情報メモリー１１０から読み出して、集積回路装置１０の動作を制御できるようになる。
【０１６５】
６．信号波形
次にホストインターフェース、情報メモリーインターフェース、パネルインターフェースの信号波形例や、表示制御用信号の信号波形例について説明する。
【０１６６】
まずホストインターフェースの詳細について、図１４（Ａ）〜図１４（Ｃ）を用いて説明する。
【０１６７】
図１４（Ａ）、図１４（Ｂ）においてＨＣＳはチップセレクト信号であり、ＨＤ／Ｃはコマンド／パラメータ（データ）識別信号である。またＨＲＤ、ＨＷＥは、リードイネーブル信号、ライトイネーブル信号であり、ＨＤＢ［１５：０］はデータ信号である。
【０１６８】
図１４（Ａ）は、パラメータ（データ）を書き込むコマンドモード動作の信号波形図である。図１４（Ａ）では、信号ＨＤ／Ｃによってコマンドフェーズとパラメータ（データ）フェーズが識別される。そしてコマンドフェーズでは、コマンドのコードのライトが行われ、パラメータ（データ）フェーズでは、コマンドに対応するパラメータ（データ）のライトが行われる。
【０１６９】
図１４（Ｂ）は、レジスターのデータを読み出すコマンドモード動作の信号波形図である。図１４（Ｂ）においても、信号ＨＤ／Ｃによってコマンドフェーズとパラメータ（データ）フェーズが識別される。そしてコマンドフェーズではコマンドのコードのライトが行われ、その後のパラメータフェーズで、例えばレジスターのアドレス等を指定するパラメータのライトが行われる。その後に、レジスターからのデータのリードが行われる。
【０１７０】
なおホストインターフェースは図１４（Ａ）、図１４（Ｂ）に示すようなパラレルインターフェースには限定されず、図１４（Ｃ）に示すようなシリアルインターフェースであってもよい。図１４（Ｃ）では、クロック信号ＳＨＰＩＣＫ、チップセレクト信号ＳＨＰＩＣＳ、シリアル入力データ信号ＳＨＰＩＤＩ、シリアル出力データ信号ＳＨＰＩＤＯ、コマンド／パラメータ（データ）識別信号ＨＤ／Ｃにより、シリアルのホストインターフェースが実現される。
【０１７１】
次に情報メモリーインターフェースやパネルメモリーインターフェースの詳細について、図１５（Ａ）〜図１５（Ｄ）を用いて説明する。
【０１７２】
図１５（Ａ）は、情報メモリー１１０としてシリアルフラッシュメモリーが用いた例である。この場合には情報メモリーインターフェースは、チップセレクト信号ＣＳ、クロック信号ＳＣＬＫ、シリアル入力データ信号ＳＩ、シリアル出力データ信号ＳＯにより実現される。図１５（Ｂ）には、これらの信号の波形例が示される。チップセレクト信号ＣＳがアクティブ（Ｌレベル）になった後に、クロック信号ＳＣＬＫに同期して、シリアル入力データ信号ＳＩ、シリアル出力データ信号ＳＯの入出力が行われる。
【０１７３】
図１５（Ｃ）は、パネルＩＤメモリー２４０としてＩ２Ｃプロトコルに準拠したＥＥＰＲＯＭを用いた例である。この場合にはパネルインターフェースは、クロック信号ＳＣＬ、シリアルデータ信号ＳＤＡの信号線により実現される。これらのＳＣＬ、ＳＤＡの信号線は双方向の信号線（双方向バス）になっており、プルアップ抵抗によりプルアップされる。Ｉ２Ｃでは１台のマスターに対して複数台のスレーブを接続することができ、個々のデバイスは自身のアドレスを持ち、シリアルデータ信号ＳＤＡで転送されるデータの中にアドレスが含まれる。
【０１７４】
図１５（Ｄ）は、パネルＩＤメモリー２４０として４線式のシリアルインターフェース（ＳＰＩ）のＥＥＰＲＯＭを用いた例である。この場合にはパネルインターフェースは、チップセレクト信号ＣＳ、クロック信号ＳＣＫ、シリアル入力データ信号ＳＩ、シリアル出力データ信号ＳＯにより実現される。
【０１７５】
なおホストインターフェース、情報メモリーインターフェース、パネルインターフェースは、図１４（Ａ）〜図１５（Ｄ）で説明したインターフェースに限定されるものではなく、例えばホスト、情報メモリー、パネルＩＤメモリーに応じた様々なインターフェースを採用できる。
【０１７６】
次に図７のパット群ＰＧ３から出力される表示制御用信号の例について説明する。
【０１７７】
図１６（Ａ）は、データドライバー２１０に供給される表示制御用信号の波形例である。ＤＣＬＫは、集積回路装置１０の内部信号であるドットクロック信号である。ＳＤＣＥは、データドライバー２１０のチップイネーブル信号であり、ＳＤＣＬＫ、ＳＤＯ［７：０］は、データドライバー２１０に供給されるクロック信号、データ信号である。ＳＤＬＥは、データドライバー２１０に対するラッチイネーブル信号であり、ＳＤＯＥは、データドライバー２１０に対する出力イネーブル信号である。
【０１７８】
図１６（Ａ）では、信号ＳＤＬＥが非アクティブ（Ｌレベル）になった後、信号ＳＤＯＥがアクティブ（Ｈレベル）になると共に信号ＳＤＣＥがアクティブ（Ｌレベル）になると、クロック信号ＳＤＣＬＫに同期してデータ信号ＳＤＯ［７：０］が出力される。
【０１７９】
図１６（Ｂ）は、走査ドライバー２２０に供給される表示制御用信号の波形例である。ＧＤＣＬＫ＿ｉｎｔｅｒｎａｌは、走査ドライバー用クロック信号の内部信号であり、ＧＤＣＬＫは、走査ドライバー２２０に供給されるクロック信号である。ＧＤＯＥは、走査ドライバー２２０に対するアウトプットイネーブル信号であり、ＧＤＳＰは、走査ドライバー２２０の走査のスタートパルス信号である。
【０１８０】
図１６（Ｂ）では、信号ＧＤＯＥがアクティブ（Ｈレベル）になった後、信号ＧＤＳＰがアクティブ（Ｌレベル）になると、走査ドライバー２２０の走査が開始する。
【０１８１】
図７のパッド群ＰＧ３からは、図１６（Ａ）、図１６（Ｂ）に示すような表示制御用のデータ信号、制御信号が出力されることになる。
【０１８２】
なお、パッド群ＰＧ１、ＰＧ２、ＰＧ３から入出力される表示制御用信号は、図１６（Ａ）、図１６（Ｂ）で説明した信号に限定されるものではなく、画像メモリー、電気光学装置に応じた様々な波形の信号を採用できる。
【０１８３】
７．スタックモード・非スタックモード
本実施形態の集積回路装置１０は、スタックモードと非スタックモードを有している。図１７（Ａ）に示すように、スタックモード（スタック状態）は、画像データを記憶する画像メモリー１２０のチップが集積回路装置１０（表示コントローラーチップ）にスタックされるモード（状態）である。即ち、異なる製造プロセスで製造された２つのＩＣチップ（画像メモリー、表示コントローラー）が重ねてパッケージングされる。非スタックモード（非スタック状態）は、画像メモリー１２０のチップが集積回路装置にスタックされていないモード（状態）である。
【０１８４】
スタックモードでは、画像メモリー１２０のメモリーパッド（電極）が、集積回路装置１０のパッド（電極）とボンディングにより内部配線される。これにより、外部画像メモリーを用いなくても、ホスト１００等からの画像データを、ＶＲＡＭとして機能する画像メモリー１２０に記憶できる。
【０１８５】
一方、非スタックモードでは、画像メモリー１２０の代わりに外部画像メモリー（外部に設けられた画像メモリーのチップ）が使用される。そして集積回路装置１０のパッドからのアドレス信号、データ信号、制御信号等を用いて、外部画像メモリーにアクセスして、画像データのライトやリードを行う。
【０１８６】
このようなスタックモードと非スタックモードの両方に対応させる場合に、低コスト化のためには、集積回路装置１０のチップ自体については、同じマスクデータを用いて製造できることが望ましい。即ちスタックモード用の集積回路装置と非スタックモード用の集積回路装置とが、異なったマスクデータで製造される別のＩＣチップであると、コストの増加や製品管理の繁雑化等を招く。
【０１８７】
そこで図１７（Ａ）では、集積回路装置１０のパッドへのボンディング配線で、スタックモードと非スタックモードの切り替えを実現している。具体的には図１７（Ａ）では集積回路装置１０のパッドとして、スタック識別用パッドＰＶＲＮＥが設けられている。そして、スタック識別用パッドＰＶＲＮＥは、スタックモードではＧＮＤ（広義には第１の電源電圧）に設定され、非スタックモードではＶＤＤ（第２の電源電圧）に設定される。具体的にはスタックモードでは、ＧＮＤの電位に設定されたボンディングワイヤー（パッケージのＧＮＤ端子に接続されたボンディングワイヤー）が、ＩＣチップのパッケージングの際に、スタック識別用パッドＰＶＲＮＥに接続される。一方、非スタックモードでは、ＶＤＤの電位に設定されたボンディングワイヤー（パッケージのＶＤＤ端子に接続されたボンディングワイヤー）が、ＩＣチップのパッケージングの際に、スタック識別用パッドＰＶＲＮＥに接続される。
【０１８８】
そして図１７（Ｂ）に示すように情報レジスター５２は、インストラクション選択情報として、画像メモリー１２０のチップが集積回路装置にスタックされるスタックモードと、スタックされない非スタックモードを識別するためのスタック識別情報を記憶する。例えば情報レジスター５２は、図１７（Ａ）のスタック識別用パッドＰＶＲＮＥの電圧に基づき設定されたスタック識別情報を記憶する。具体的には情報レジスター５２は、スタック識別情報としてスタック識別ビットを記憶し、このスタック識別ビットは、スタック識別用パッドＰＶＲＮＥがＧＮＤに設定されると第１の論理レベル（例えば「０」）に設定され、ＰＶＲＮＥがＶＤＤに設定されると第２の論理レベル（例えば「１」）に設定される。
【０１８９】
そしてスタック識別用パッドＰＶＲＮＥ等によりスタックモードに設定されると、電子機器の製造時に、複数のインストラクションコード情報の中から、スタックモード用インストラクションコード情報が情報メモリー１１０にロードされる。そして電子機器の実動作時に、ホスト１００が発行したコマンドと、スタックモード用インストラクションコード情報に基づいて、集積回路装置１０の動作制御が行われる。
【０１９０】
一方、非スタックモードに設定されると、電子機器の製造時に、複数のインストラクションコード情報の中から、非スタックモード用インストラクションコード情報が情報メモリー１１０にロードされる。そして電子機器の実動作時に、ホスト１００が発行したコマンドと、非スタックモード用インストラクションコード情報に基づいて、集積回路装置１０の動作制御が行われる。
【０１９１】
例えばスタックモードに設定された集積回路装置と、非スタックモードに設定された集積回路装置は、別製品としてユーザーに提供される。そしてスタックされる画像メモリーよりも大容量のメモリーの使用を所望するユーザーには、非スタックモードに設定された製品が提供され、ＶＲＡＭとして外部画像メモリーが使用されることになる。そして、スタックされる画像メモリーと、外部画像メモリーは、データのビット幅やアドレスのビット幅が異なる。例えばスタックされる画像メモリーは、データが１６ビット幅でアドレスが１１ビット幅であるのに対して、外部画像メモリーでは、例えばデータが３２ビット幅でアドレスが１３ビット幅のメモリーの使用が可能になる。
【０１９２】
そして、このようにデータやアドレスのビット幅（ビット数）が異なると、コマンドを構成するインストラクションコードの内容も異なったものになる。従って、スタックモードの場合には、スタックされた画像メモリーに適合したインストラクションコードが記述されたスタックモード用インストラクションコード情報が、情報メモリー１１０にロードされる。一方、非スタックモードの場合には、外部画像メモリーに適合したインストラクションコードが記述された非スタックモード用インストラクションコード情報が、情報メモリー１１０にロードされる。
【０１９３】
一方、図１７（Ａ）に示すように、スタック識別用パッドＰＶＲＮＥへのボンディングによりスタックモードと非スタックモードを切り替えると、パッケージの外観からは、集積回路装置１０がスタックモードなのか非スタックモードなのかを見分けることは難しい。
【０１９４】
そこで本実施形態では、情報レジスター５２が、スタック識別用パッドＰＶＲＮＥの電圧に基づき設定されたスタック識別情報を記憶するようにする。こうすればホスト１００は、ホストＩ／Ｆ２０を介して情報レジスター５２のスタック識別情報を読み出すことで、集積回路装置１０がスタックモードなのか非スタックモードなのかを識別できる。そして、スタックモードである場合には、スタックモード用インストラクションコード情報を情報メモリー１１０にロードし、非スタックモードである場合には、非スタックモード用インストラクションコード情報を情報メモリー１１０にロードする。
【０１９５】
このようにすれば、電子機器の製造時において、集積回路装置１０がスタックモードの製品なのか非スタックモードの製品なのかが、情報レジスター５２のスタック識別情報に基づいて自動的に判別され、各モードに対応するインストラクションコード情報が情報メモリー１１０にロードされるようになる。従って、電子機器の製造時に手作業等によりインストラクションコード情報を選択してロードする手法に比べて、製造の効率化を図れる。従って、製造のスループットを向上することなどが可能になり、電子機器の量産等を容易化できる。
【０１９６】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（電気光学装置インターフェース、メモリー等）と共に記載された用語（パネルＩ／Ｆ、パネルＩＤメモリー等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１９７】
Ｐ１〜Ｐｉ、Ｐｉ＋１〜Ｐｊ−１、Ｐｊ〜Ｐｋ  パッド、
ＰＭ１〜ＰＭｉ、ＰＭｊ〜ＰＭｋ  メモリーパッド、ＡＲＥ  隙間領域、
Ｔｉ＋１〜Ｔｊ−１  パッケージ内部端子、ＰＧ１〜ＰＧ５  第１〜第５のパッド群、
ＰＭＧ１、ＰＭＧ２  第１、第２のメモリーパッド群、
ＳＣ１〜ＳＣ４  第１〜第４のチップ辺、ＳＤ１〜ＳＤ４  第１〜第４の辺、
１０  集積回路装置、２０  ホストＩ／Ｆ、３０  制御部、３２  コマンドデコーダー、
３４  シーケンス制御部、３６  表示制御部、３８  メモリー制御部、
４０  電源制御部、５０  レジスター部、５２  情報レジスター、
６０  情報メモリーＩ／Ｆ、７０  パネルＩ／Ｆ、８０  ワークメモリー、
１００  ホスト、１１０  情報メモリー、１２０  画像メモリー、１２１  メモリー、
１５０  電源回路、２００  電気光学装置、２１０  データドライバー、
２２０  走査ドライバー、２３０  電気光学パネル、２４０  パネルＩＤメモリー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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