(57)【特許請求の範囲】
【請求項１】
窒化物半導体で形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層よりバンドギャップエネルギーが大きい窒化物半導体で形成された電子供給層と、
前記チャネル層の上方に形成されたソース電極およびドレイン電極と、
前記チャネル層の上方に形成されたゲート電極と、
前記チャネル層の上方に形成され、前記チャネル層からホールを引き抜くホール引抜部と、
前記ゲート電極および前記ホール引抜部を、電気的に接続する接続部と、を備え、
前記接続部が抵抗体を含み、
前記ホール引き抜き部が前記チャネル層にショットキー接続して前記ホール引抜部と前記チャネル層でショットキーダイオードを形成し、
前記抵抗体の抵抗値が、前記ショットキーダイオードのオフ状態の抵抗値と、前記ショットキーダイオードのオン状態の抵抗値との間の値である電界効果型トランジスタ。
【請求項２】
前記抵抗体の抵抗値が、前記ショットキーダイオードのオフ状態の抵抗値、および、前記ショットキーダイオードのオン状態の抵抗値の算術平均値と、前記ショットキーダイオードのオフ状態の抵抗値との間の値である
請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記抵抗体が、ポリシリコンで形成されている請求項１または２に記載の電界効果型トランジスタ。
【請求項４】
前記ホール引抜部が、前記ゲート電極と前記ドレイン電極との間に形成されている請求項１から３のいずれか一項に記載の電界効果型トランジスタ。
【請求項５】
前記電子供給層の上方に形成された絶縁層をさらに備え、
前記ゲート電極は、前記絶縁層上に形成されている
請求項１から４のいずれか一項に記載の電界効果型トランジスタ。
【請求項６】
前記電子供給層が除去されて前記チャネル層まで至るリセス部をさらに備え、前記絶縁層は前記リセス部を覆っている請求項５に記載の電界効果型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタに関する。
【背景技術】
【０００２】
ＧａＮとＡｌＧａＮとのヘテロ接合界面に生じる２ＤＥＧ（２−Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ）を利用したＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が知られている（例えば、特許文献１参照）。
特許文献１  国際公開第０３／０７１６０７号
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＭＯＳＦＥＴのオン状態では、ゲート電極とドレイン電極との間に強い電界がかかって正孔が発生する。発生した正孔は、ＧａＮとＡｌＧａＮとのヘテロ接合界面のゲート電極付近に集中する。これによって、ゲート電極のドレイン電極側の端部に電界が集中して、ＭＯＳＦＥＴが破損しやすいという課題を有する。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、窒化物半導体で形成されたチャネル層と、チャネル層の上方に、チャネル層よりバンドギャップエネルギーが大きい窒化物半導体で形成された電子供給層と、チャネル層の上方に形成されたソース電極およびドレイン電極と、チャネル層の上方に形成されたゲート電極と、チャネル層の上方に形成され、チャネル層からホールを引き抜くホール引抜部と、ゲート電極およびホール引抜部を、電気的に接続する接続部と、を備える電界効果型トランジスタを提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。
【図面の簡単な説明】
【０００５】
【図１】本発明の第１の実施形態に係るＭＯＳＦＥＴの模式的な断面図である。
【図２】第１の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、バッファ層、チャネル層および電子供給層が形成された状態を示す模式的な断面図である。
【図３】第１の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、リセス部が形成された状態を示す模式的な断面図である。
【図４】第１の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、ゲート絶縁膜が形成された状態を示す模式的な断面図である。
【図５】第１の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、抵抗体が形成された状態を示す模式的な断面図である。
【図６】第１の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、ソース電極およびドレイン電極が形成された状態を示す模式的な断面図である。
【図７】第１の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、ゲート電極が形成された状態を示す模式的な断面図である。
【図８】第１の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、層間絶縁膜が形成された状態を示す模式的な断面図である。
【図９】第１の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、ショットキー電極が形成された状態を示す模式的な断面図である。
【図１０】本発明の第２の実施形態に係るＭＯＳＦＥＴの模式的な断面図である。
【図１１】第２の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、バッファ層、チャネル層、電子供給層、キャップ層およびＰ型半導体層が形成された状態を示す模式的な断面図である。
【図１２】第２の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、Ｐ型半導体層がパターニングされた状態を示す模式的な断面図である。
【図１３】第２の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、リセス部が形成された状態を示す模式的な断面図である。
【図１４】第２の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、ゲート絶縁膜が形成された状態を示す模式的な断面図である。
【図１５】第２の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、抵抗体が形成された状態を示す模式的な断面図である。
【図１６】第２の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、ソース電極およびドレイン電極が形成された状態を示す模式的な断面図である。
【図１７】第２の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、ゲート電極が形成された状態を示す模式的な断面図である。
【図１８】第２の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、層間絶縁膜が形成された状態を示す模式的な断面図である。
【図１９】第２の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、ショットキー電極が形成された状態を示す模式的な断面図である。
【発明を実施するための形態】
【０００６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００７】
図１は、本発明の第１の実施形態に係るＭＯＳＦＥＴ１００の模式的な断面図である。ＭＯＳＦＥＴ１００は、基板１０２、バッファ層１０４、チャネル層１０８、電子供給層１１２、ゲート絶縁膜１１４、ソース電極１１６、ドレイン電極１１８、ゲート電極１２０、抵抗体１２４、ホール引抜電極１２６、および、層間絶縁膜１２８を備える。
【０００８】
基板１０２は、例えば、シリコン基板である。基板１０２は、その他に例えば、サファイア基板、ＧａＮ基板、ＭｇＯ基板、ＺｎＯ基板などであってよい。バッファ層１０４は、基板１０２上に形成される。バッファ層１０４は、例えば、アンドープのＧａＮで形成される。アンドープとは、Ｐ型およびＮ型のいずれかの導電性を与える不純物を意図的に添加しないで形成された半導体膜であることを表す。他の例として、バッファ層１０４は、基板１０２上に膜厚が１００ｎｍのＡｌＮ上に、膜厚が５ｎｍ〜４００ｎｍのＧａＮと、膜厚が１ｎｍ〜４０ｎｍのＡｌＮとよりなる積層膜を、３層〜２０層有してもよい。
【０００９】
バッファ層１０４は、チャネル層１０８と基板１０２との、格子定数および熱膨張率などの特性差による相互作用を緩衝する。バッファ層１０４は、基板１０２とチャネル層１０８との間に形成されるので、チャネル層１０８と基板１０２との接合強度が向上する。
【００１０】
チャネル層１０８は、バッファ層１０４上に窒化物半導体で形成される。電子供給層１１２は、チャネル層１０８の上方に、チャネル層１０８よりバンドギャップエネルギーが大きい窒化物半導体で形成される。一例として、チャネル層１０８がＧａＮで形成され、チャネル層１０８上に電子供給層１１２がＡｌＧａＮで形成される。チャネル層１０８と電子供給層１１２とのヘテロ接合界面のチャネル層１０８側に、自発分極およびピエゾ分極によって２ＤＥＧ１１０が形成される。
【００１１】
ＭＯＳＦＥＴ１００は、リセス部１２２を備える。リセス部１２２は、電子供給層１１２の一部が除去された部分で、チャネル層１０８まで至る。ゲート絶縁膜１１４は、リセス部１２２を覆って形成される。リセス部１２２の上方であって、ゲート絶縁膜１１４上に、ゲート電極１２０は形成される。ホール引抜電極１２６は、ゲート絶縁膜１１４が除去された領域で、電子供給層１１２の上方に形成される。
【００１２】
ゲート絶縁膜１１４は、電子供給層１１２の上方に形成される。リセス部１２２においてゲート絶縁膜１１４は、電子供給層１１２の側面を覆い、かつ、チャネル層１０８上に形成される。ゲート絶縁膜１１４は、例えば、ＳｉＯ２で形成される。ゲート絶縁膜１１４は、ソース電極１１６、ドレイン電極１１８、および、ホール引抜電極１２６が形成される領域で除去される。
【００１３】
ソース電極１１６およびドレイン電極１１８は、ゲート絶縁膜１１４が除去された領域で、電子供給層１１２上に形成される。ゲート電極１２０は、少なくともリセス部１２２で、ゲート絶縁膜１１４上に形成される。
【００１４】
ソース電極１１６およびドレイン電極１１８は、電子供給層１１２を介して、チャネル層１０８に電気的に接続される。ホール引抜電極１２６は、電子供給層１１２を介して、チャネル層１０８に電気的に接続されて、チャネル層１０８からホールを引き抜く。ソース電極１１６、ドレイン電極１１８、ゲート電極１２０、および、ホール引抜電極１２６は、チャネル層１０８の上方に形成されてよい。
【００１５】
ホール引抜電極１２６は、例えば、チャネル層１０８にショットキー接続される。すなわち、ホール引抜電極１２６とチャネル層１０８との間でショットキーダイオードが形成される。ホール引抜電極１２６は、ゲート電極１２０とドレイン電極１１８との間に形成されてよい。
【００１６】
ＭＯＳＦＥＴ１００は、ゲート電極１２０およびホール引抜電極１２６を電気的に接続する接続部を備える。第１の実施形態に係るＭＯＳＦＥＴ１００では、接続部は、抵抗体１２４を含む。抵抗体１２４は、ゲート電極１２０およびホール引抜電極１２６より抵抗が高い。抵抗体１２４は、ゲート絶縁膜１１４上に形成される。
【００１７】
抵抗体１２４の上面の一部と側面を覆ってゲート電極１２０が形成される。また、ホール引抜電極１２６は、抵抗体１２４の上面の一部と側面の一部を覆って形成される。つまり、ホール引抜電極１２６は、抵抗体１２４を介してゲート電極１２０に電気的に接続される。抵抗体１２４は、例えば、ポリシリコンで形成され、抵抗体１２４の抵抗値は、ポリシリコンにドープする不純物の濃度で調節される。
【００１８】
抵抗体１２４の抵抗は、抵抗体１２４の厚さ、長さおよび幅により調節されてもよい。ここで、抵抗体１２４の長さとは、ソース電極１１６とドレイン電極１１８との間の電流の向きに平行な、抵抗体１２４の長さをいう。抵抗体１２４の幅とは、ＭＯＳＦＥＴ１００の上面から見て、ソース電極１１６とドレイン電極１１８との間の電流の向きに垂直な、抵抗体１２４の幅をいう。
【００１９】
ホール引抜電極１２６がチャネル層１０８から正孔を引き抜くので、ゲート電極１２０のドレイン端における電界集中が緩和されて、ＭＯＳＦＥＴ１００の破損を防止することができる。ゲート電極１２０のドレイン端とは、ゲート電極１２０の、ドレイン電極１１８側の端部をいう。ＭＯＳＦＥＴ１００においては、ゲート絶縁膜１１４の破損を防ぐことができる。
【００２０】
ホール引抜電極１２６は、ゲート電極１２０とドレイン電極１１８との間に形成されてもよい。これにより、ホール引抜電極１２６は、ゲート電極１２０のドレイン端に集中する正孔を、効率的に引き抜くことができる。
【００２１】
ホール引抜電極１２６が、ゲート電極１２０に電気的に接続されるので、ホール引抜電極１２６の電位は、ドレイン電極１１８またはソース電極１１６の電位に対して、ゲート電極１２０の電位側となる。例えば、ＭＯＳＦＥＴ１００がＮ型である場合に、オフ状態でゲート電極１２０の電位がドレイン電極１１８の電位より低いときに、ホール引抜電極１２６の電位は、ドレイン電極１１８の電位より低くなる。また、ＭＯＳＦＥＴ１００がＮ型である場合に、オン状態でゲート電極１２０の電位がソース電極１１６の電位より高いときに、ホール引抜電極１２６の電位はソース電極１１６の電位より高くなる。
【００２２】
オン状態でホール引抜電極１２６の電位がソース電極１１６の電位より高いと、ホール引抜電極１２６の下のチャネル層１０８で、２ＤＥＧ１１０の濃度が高くなる。これによってオン抵抗が下がり、オン電流が大きくなる。すなわち上記のＮ型のＭＯＳＦＥＴ１００において、オン状態でゲート電極１２０にプラス電位が印加されると、ホール引抜電極１２６の電位もプラスとなるので、ホール引抜電極１２６の下の２ＤＥＧ１１０の濃度が高くなる。
【００２３】
抵抗体１２４の抵抗は、ゲート電極１２０およびホール引抜電極１２６の抵抗より高い。これにより、Ｎ型のＭＯＳＦＥＴ１００においてオン状態でゲート電極１２０にプラス電位が印加されたときに、ゲート電極１２０からホール引抜電極１２６を介してチャネル層１０８に流れる電流が大きくなるのを防ぐことができる。
【００２４】
また、抵抗体１２４の抵抗値が、チャネル層１０８とホール引抜電極１２６とで形成されたショットキーダイオードの、オフ状態の抵抗値とオン状態の抵抗値との間の値であることが好ましい。ここで、チャネル層１０８とホール引抜電極１２６とで形成されたショットキーダイオードの、オフ状態の抵抗値およびオン状態の抵抗値は、それぞれ、当該ショットキーダイオードの逆方向の抵抗値および順方向の抵抗値をいう。これにより、ゲート電極１２０からホール引抜電極１２６を介してチャネル層１０８に流れる電流が大きくなるのを防ぎ、かつ、チャネル層１０８からホールを高い効率で引き抜くことができる。
【００２５】
抵抗体１２４の抵抗値は、チャネル層１０８とホール引抜電極１２６とで形成されたショットキーダイオードのオフ状態の抵抗値およびオン状態の抵抗値の算術平均値と、ショットキーダイオードのオフ状態の抵抗値との間の値であることがさらに好ましい。抵抗体１２４の抵抗値は、チャネル層１０８とホール引抜電極１２６とで形成されたショットキーダイオードのオフ状態の抵抗値とオン状態の抵抗値との中間の値、すなわち算術平均値に対して、オフ状態の抵抗値側の値なので、チャネル層１０８に流れる電流が大きくなるのを防ぐことができる。抵抗体１２４の抵抗値は、例えば、チャネル層１０８とホール引抜電極１２６とで形成されたショットキーダイオードのオフ状態の抵抗値の１／２０以上、１／２以下である。
【００２６】
ソース電極１１６とドレイン電極１１８との間の少なくとも一部で、電子供給層１１２を貫通して、チャネル層１０８に至るリセス部１２２が形成される。リセス部１２２ではチャネル層１０８の上方に電子供給層１１２が設けられていないので、チャネル層１０８に２ＤＥＧ１１０が発生しない。これにより、Ｖｔｈが高くなり、ＭＯＳＦＥＴ１００はノーマリーオフとなる。
【００２７】
リセス部１２２において、チャネル層１０８が厚さ方向に一部除去されてよい。すなわち、リセス部１２２の深さが電子供給層１１２の厚さより深くてもよい。チャネル層１０８が厚さ方向に除去されることで、ソース電極１１６とドレイン電極１１８との間のオフ抵抗を高くできる。
【００２８】
リセス部１２２の底部の長さより、ゲート電極１２０の長さが長い。すなわち、ゲート電極１２０は、ゲート絶縁膜１１４がチャネル層１０８上に形成される領域を超えて、ゲート絶縁膜１１４上に形成される。ここで、ゲート電極１２０およびリセス部１２２の長さとは、ソース電極１１６とドレイン電極１１８との間をオン状態で流れる電流の向きに平行な方向の長さをいう。
【００２９】
図２は、第１の実施形態に係るＭＯＳＦＥＴ１００の製造プロセスにおいて、バッファ層１０４、チャネル層１０８および電子供給層１１２が形成された状態を示す模式的な断面図である。
【００３０】
バッファ層１０４が基板１０２上にエピタキシャル成長される。一例として、バッファ層１０４は、ＡｌＮ層、および、ＧａＮ層を繰り返し積層して形成される。例えば、（１１１）面を主面とするＳｉ基板１０２がＭＯＣＶＤ装置に設置されてから、濃度１００％の水素ガスをキャリアガスとして用いて、ＴＭＡｌ（トリメチルアルミニウム）およびＮＨ３（アンモニア）が導入されて、成長温度１０５０℃で、ＡｌＮ層が成長される。ＡｌＮ層の厚さは例えば１００ｎｍである。次に、ＴＭＧａ（トリメチルガリウム）およびＮＨ３が導入されて、ＡｌＮ層上に、厚さ２００ｎｍのＧａＮが形成される。次に、ＴＭＡｌおよびＮＨ３が導入されて、厚さ２０ｎｍのＡｌＮが形成される。以上のように、厚さ１００ｎｍのＡｌＮ層上に、厚さ２００ｎｍのＧａＮおよび厚さ２０ｎｍのＡｌＮの積層を８回繰り返して、バッファ層１０４が形成される。
【００３１】
バッファ層１０４上に、チャネル層１０８がエピタキシャル成長される。例えば、バッファ層１０４上にチャネル層１０８がＧａＮで形成される。一例として、ＴＭＧａおよびＮＨ３が導入されて、成長温度１０５０℃で、チャネル層１０８が形成されてよい。厚さは例えば、１００ｎｍである。
【００３２】
チャネル層１０８上に、電子供給層１１２がエピタキシャル成長される。例えば、ＴＭＡｌ、ＴＭＧａおよびＮＨ３が導入されて、Ａｌ０．２５Ｇａ０．７５Ｎで電子供給層１１２が形成される。電子供給層１１２の厚さは例えば２０ｎｍである。
【００３３】
図３は、第１の実施形態に係るＭＯＳＦＥＴ１００の製造プロセスにおいて、リセス部１２２が形成された状態を示す模式的な断面図である。電子供給層１１２上に、リセス部１２２が形成される領域で開口を有するマスク１５０が形成される。一例として、ＳｉＨ４およびＮ２Ｏが原料ガスとして用いたＰＣＶＤ法により、厚さ５００ｎｍのＳｉＯ２層が電子供給層１１２上に形成される。次に、当該ＳｉＯ２層はリセス部１２２が形成される領域で、例えば、フォトリソグラフィーおよび緩衝フッ酸などを用いたエッチングによって除去されて、マスク１５０が形成される。
【００３４】
マスク１５０を用いて電子供給層１１２がパターニングされてリセス部１２２が形成されてよい。電子供給層１１２のパターニングは、塩素系ガスを用いてドライエッチングで行われてよい。リセス部１２２の深さは、電子供給層１１２の厚さより深い。これにより、チャネル層１０８は、リセス部１２２において厚さ方向に一部が除去されて、チャネル層１０８のリセス部１２２における厚さは、他の部分におけるチャネル層１０８の厚さより薄い。電子供給層１１２をエッチングする工程で、当該マスクの下の電子供給層１１２が露出しないように、当該マスクは厚く形成されてよい。
【００３５】
図４は、第１の実施形態に係るＭＯＳＦＥＴ１００の製造プロセスにおいて、ゲート絶縁膜１１４が形成された状態を示す模式的な断面図である。図３の状態から、マスク１５０が除去される。マスク１５０はフッ酸を用いたウェットエッチングで除去される。次に、露出された電子供給層１１２およびチャネル層１０８の表面がＲＣＡ洗浄される。
【００３６】
電子供給層１１２上にゲート絶縁膜１１４が形成される。ゲート絶縁膜１１４は、ＳｉＨ４およびＮ２Ｏを原料ガスとしたＰＣＶＤ法により、厚さ６０ｎｍのＳｉＯ２で形成されてよい。ゲート絶縁膜１１４は、リセス部１２２で、電子供給層１１２およびチャネル層１０８の側面を覆って形成される。また、ゲート絶縁膜１１４は、リセス部１２２でチャネル層１０８上に形成される。
【００３７】
図５は、第１の実施形態に係るＭＯＳＦＥＴ１００の製造プロセスにおいて、抵抗体１２４が形成された状態を示す模式的な断面図である。抵抗体１２４は、リセス部１２２以外の領域で、ゲート絶縁膜１１４上に形成される。例えば、ゲート絶縁膜１１４上にポリシリコン膜が形成され、当該ポリシリコン膜がパターニングされて抵抗体１２４が形成される。ゲート絶縁膜１１４上の当該ポリシリコン膜は、ＬＰＣＶＤ法により、厚さ５００ｎｍに形成されてよい。当該ポリシリコン膜は、フォトリソグラフィーおよびＴＭＡＨ（水酸化テトラメチルアンモニウム）を用いたエッチングによりパターニングされて、抵抗体１２４が形成される。
【００３８】
図６は、第１の実施形態に係るＭＯＳＦＥＴ１００の製造プロセスにおいて、ソース電極１１６およびドレイン電極１１８が形成された状態を示す模式的な断面図である。リセス部１２２および抵抗体１２４の両側の、ソース電極１１６およびドレイン電極１１８が形成される領域で、ゲート絶縁膜１１４が除去される。ゲート絶縁膜１１４は、フォトリソグラフィーおよび緩衝フッ酸を用いたエッチングによって除去される。
【００３９】
次に、ゲート絶縁膜１１４が除去された領域で、電子供給層１１２上に、ソース電極１１６およびドレイン電極１１８が形成される。ソース電極１１６およびドレイン電極１１８は、スパッタおよびリフトオフ法で形成されてよい。ソース電極１１６およびドレイン電極１１８は、厚さ２５ｎｍのＴｉ、および、Ｔｉ層上の厚さ２００ｎｍのＡｌで形成される。Ｔｉ層およびＡｌ層の形成は、スパッタ法に限られず、真空蒸着法でもよい。ソース電極１１６およびドレイン電極１１８は、６００℃で１０分間アニールされる。アニールによって、ソース電極１１６およびドレイン電極１１８の接続抵抗が小さくなる。
【００４０】
図７は、第１の実施形態に係るＭＯＳＦＥＴ１００の製造プロセスにおいて、ゲート電極１２０が形成された状態を示す模式的な断面図である。リセス部１２２の上方を含んで、ゲート絶縁膜１１４上に、ゲート電極１２０が形成される。ゲート電極１２０は、抵抗体１２４のリセス部１２２側の上面の一部および端面を覆って形成される。これにより、ゲート電極１２０と抵抗体１２４は電気的に接続される。ゲート電極１２０は、スパッタおよびリフトオフ法で形成される。ゲート電極１２０は、厚さ５０ｎｍのＮｉ、および、Ｎｉ層上の厚さ１００ｎｍのＡｕで形成されてよい。Ｎｉ層およびＡｕ層の形成は、スパッタ法に限られず、真空蒸着法でもよい。
【００４１】
図８は、第１の実施形態に係るＭＯＳＦＥＴ１００の製造プロセスにおいて、層間絶縁膜１２８が形成された状態を示す模式的な断面図である。ゲート絶縁膜１１４、ソース電極１１６、ドレイン電極１１８、ゲート電極１２０および抵抗体１２４上に層間絶縁膜１２８が形成される。層間絶縁膜１２８は、ＡＰＣＶＤ法により、厚さ８００ｎｍのＳｉＯ２で形成される。
【００４２】
図９は、第１の実施形態に係るＭＯＳＦＥＴ１００の製造プロセスにおいて、ホール引抜電極１２６が形成された状態を示す模式的な断面図である。図８に示した状態から、ホール引抜電極１２６が形成される領域で、層間絶縁膜１２８およびゲート絶縁膜１１４が除去される。層間絶縁膜１２８およびゲート絶縁膜１１４は、フォトリソグラフィーおよび緩衝フッ酸を用いたエッチングにより除去される。これにより、抵抗体１２４のドレイン電極１１８側の表面の一部および抵抗体１２４の側面が露出する。また、電子供給層１１２の表面の一部が露出する。
【００４３】
層間絶縁膜１２８およびゲート絶縁膜１１４が除去された領域で、電子供給層１１２上に、ホール引抜電極１２６が形成される。ホール引抜電極１２６は、層間絶縁膜１２８が除去された領域で、抵抗体１２４のドレイン電極１１８側の表面の一部および抵抗体１２４の側面を覆って形成される。これにより、ホール引抜電極１２６と抵抗体１２４は電気的に接続される。また、ホール引抜電極１２６は、チャネル層１０８にショットキー接続される。ゲート電極１２０、抵抗体１２４およびホール引抜電極１２６が直列に電気的に接続される。
【００４４】
ホール引抜電極１２６は、スパッタおよびリフトオフ法で形成されてよい。ホール引抜電極１２６は、厚さ１００ｎｍのＮｉ、Ｎｉ層上の厚さ２５０ｎｍのＡｕ、および、Ａｕ層上の厚さ２０ｎｍのＴｉで形成される。Ｎｉ層、Ａｕ層およびＴｉ層の形成は、スパッタ法に限られず、真空蒸着法でもよい。ホール引抜電極１２６が形成された後に、３５０℃で５分間熱処理する。熱処理によって、ホール引抜電極１２６とチャネル層１０８と間の抵抗が小さくなる。
【００４５】
次に、層間絶縁膜１２８の一部が除去されて、ソース電極１１６、ドレイン電極１１８、および、ゲート電極１２０の上面の少なくとも一部が露出される。層間絶縁膜１２８の一部は、フォトリソグラフィーおよび緩衝フッ酸を用いたエッチングにより除去される。
【００４６】
第１の実施形態に係るＭＯＳＦＥＴ１００の製造方法は、以上の例に限られない。バッファ層１０４、チャネル層１０８および電子供給層１１２の形成方法は、ＭＯＣＶＤ法に限られず、蒸着法であってもよい。また、ゲート絶縁膜１１４は、常圧ＣＶＤ（ＡＰＣＶＤ）法、ＥＣＲスパッタ法、原子層堆積法（ＡＬＤ）法およびＣａｔ−ＣＶＤ法のいずれかで形成されてもよい。
【００４７】
以上、ホール引抜電極１２６がゲート電極１２０とドレイン電極１１８との間に形成される例を説明したが、ホール引抜電極１２６はゲート電極１２０とドレイン電極１１８との間に形成されなくてもよい。ＭＯＳＦＥＴ１００の上面から見て、ゲート電極１２０またはドレイン電極１１８から、ソース電極１１６とドレイン電極１１８との間に流れる電流の方向に垂直な方向に、所定の距離だけ離間して、ホール引抜電極１２６が形成されてもよい。すなわち、図１の紙面に対して垂直方向に、ゲート電極１２０またはドレイン電極１１８から離間して、ホール引抜電極１２６が形成されてもよい。
【００４８】
ゲート電極１２０とホール引抜電極１２６とを電気的に接続する接続部が抵抗体１２４を含む場合を説明したが、これに限られない。接続部はショットキーダイオードを含んでもよい。すなわち、ホール引抜電極１２６にショットキー接続する半導体層が形成され、当該半導体層とホール引抜電極１２６との間にショットキーダイオードが形成されてもよい。また、接続部は、互いに逆向きに接続された複数のダイオードを含んでもよい。別の例として、接続部はｐｎダイオードを含んでもよい。接続部は、ショットキーダイオードと、ショットキーダイオードに並列に接続された抵抗体とを有してもよい。また、接続部は、ｐｎダイオードと、ｐｎダイオードに並列に接続された抵抗体とを有してもよい。
【００４９】
図１０は、本発明の第２の実施形態に係るＭＯＳＦＥＴ２００の模式的な断面図である。ＭＯＳＦＥＴ２００は、基板１０２、バッファ層１０４、チャネル層１０８、電子供給層１１２、キャップ層２０２、ゲート絶縁膜１１４、ソース電極１１６、ドレイン電極１１８、ゲート電極１２０、抵抗体１２４、Ｐ型半導体層２０４、配線２０６および層間絶縁膜１２８を備える。図１０において、図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有する。第２の実施形態に係るＭＯＳＦＥＴ２００は、キャップ層２０２を備える点、および、ホール引抜電極１２６に代えて、Ｐ型半導体層２０４および配線２０６を備える点で、第１の実施形態に係るＭＯＳＦＥＴ１００と異なる。
【００５０】
キャップ層２０２は、電子供給層１１２とゲート絶縁膜１１４との間に形成される。キャップ層２０２上に、ゲート絶縁膜１１４、ソース電極１１６、ドレイン電極１１８およびＰ型半導体層２０４が形成される。キャップ層２０２は、リセス部１２２で除去される。リセス部１２２において、キャップ層２０２の側面を覆って、ゲート絶縁膜１１４が形成される。キャップ層２０２により、チャネル層１０８および電子供給層１１２とゲート絶縁膜１１４との間の界面準位が低減される。
【００５１】
Ｐ型半導体層２０４は、チャネル層１０８の上方にＰ型ＧａＮで形成される。Ｐ型ＧａＮは、Ｐ型の不純物が添加されたＧａＮで形成される。Ｐ型の不純物は例えばＭｇである。Ｐ型の不純物は、Ｚｎ、Ｃｄ、Ｂｅ、ＣａまたはＢａでもよい。Ｐ型半導体層２０４は、Ｐ型の導電性を有するので、チャネル層１０８からホールを引き抜く。配線２０６がＰ型半導体層２０４上の一部、および、抵抗体１２４の上面の一部に形成される。配線２０６は、例えば、金属で形成されて、Ｐ型半導体層２０４にショットキー接続される。Ｐ型半導体層２０４および抵抗体１２４は、配線２０６を介して電気的に接続される。また、配線２０６およびゲート電極１２０は、抵抗体１２４を介して電気的に接続される。これにより、Ｐ型半導体層２０４および配線２０６は、チャネル層１０８から正孔を引き抜くホール引抜部として機能する。
【００５２】
Ｐ型半導体層２０４および配線２０６は、ゲート電極１２０とドレイン電極１１８との間に形成されてもよい。これにより、Ｐ型半導体層２０４および配線２０６は、ゲート電極１２０のドレイン端に集中する正孔を、効率的に引き抜くことができる。
【００５３】
Ｐ型半導体層２０４および配線２０６が、ゲート電極１２０に電気的に接続されるので、Ｐ型半導体層２０４および配線２０６の電位は、ドレイン電極１１８またはソース電極１１６の電位に対して、ゲート電極１２０の電位側となる。
【００５４】
例えば、オン状態でＰ型半導体層２０４および配線２０６の電位がソース電極１１６の電位より高いと、Ｐ型半導体層２０４の下のチャネル層１０８で、２ＤＥＧ１１０の濃度が高くなる。これによってオン抵抗が下がり、オン電流が大きくなる。すなわち、オン状態でゲート電極１２０にプラス電位が印加されると、Ｐ型半導体層２０４の電位もプラスとなるので、Ｐ型半導体層２０４の下の２ＤＥＧ１１０の濃度が高くなる。
【００５５】
図１１は、第２の実施形態に係るＭＯＳＦＥＴ２００の製造プロセスにおいて、バッファ層１０４、チャネル層１０８、電子供給層１１２、キャップ層２０２およびＰ型半導体層２０４が形成された状態を示す模式的な断面図である。バッファ層１０４が基板１０２上にエピタキシャル成長される。一例として、バッファ層１０４は、ＡｌＮ層、および、ＧａＮ層を繰り返し積層して形成される。バッファ層１０４上に、チャネル層１０８がエピタキシャル成長される。例えば、バッファ層１０４上にチャネル層１０８がＧａＮで形成される。一例として、ＴＭＧａおよびＮＨ３が導入されて、成長温度１０５０℃で、チャネル層１０８が形成されてよい。厚さは例えば、１００ｎｍである。チャネル層１０８上に、電子供給層１１２がエピタキシャル成長される。例えば、ＴＭＡｌ、ＴＭＧａおよびＮＨ３が導入されて、Ａｌ０．２５Ｇａ０．７５Ｎで電子供給層１１２が形成される。電子供給層１１２の厚さは例えば２０ｎｍである。
【００５６】
電子供給層１１２上に、窒化物半導体でキャップ層２０２が形成される。例えば、キャップ層２０２上に、ＧａＮがエピタキシャル成長されて、キャップ層２０２が形成される。一例として、ＴＭＧａおよびＮＨ３が導入されて、成長温度１０５０℃で、キャップ層２０２が形成される。
【００５７】
キャップ層２０２上に、Ｐ型の導電性を有する窒化物半導体でＰ型半導体層２０４が形成される。例えば、キャップ層２０２上にＰ型ＧａＮがエピタキシャル成長されて、Ｐ型半導体層２０４が形成される。一例として、ＴＭＧａ、ＮＨ３およびビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）が導入されて、成長温度１０５０℃で、Ｐ型半導体層２０４が形成される。
【００５８】
図１２は、第２の実施形態に係るＭＯＳＦＥＴ２００の製造プロセスにおいて、Ｐ型半導体層２０４がパターニングされた状態を示す模式的な断面図である。図１１の状態から、Ｐ型半導体層２０４上に、ＳｉＨ４およびＮ２Ｏが原料ガスとして用いたＰＣＶＤ法により、厚さ５００ｎｍのＳｉＯ２層が形成される。次に、当該ＳｉＯ２層は、Ｐ型半導体層２０４が残される領域以外の領域で、例えば、フォトリソグラフィーおよび緩衝フッ酸などを用いたエッチングによって除去される。次に、Ｐ型半導体層２０４が、塩素系ガスを用いてドライエッチングされる。残された当該ＳｉＯ２層が緩衝フッ酸などを用いて除去される。
【００５９】
図１３は、第２の実施形態に係るＭＯＳＦＥＴ２００の製造プロセスにおいて、リセス部１２２が形成された状態を示す模式的な断面図である。キャップ層２０２上およびＰ型半導体層２０４上に、リセス部１２２が形成される領域で開口を有するマスク１５０が形成される。一例として、ＳｉＨ４およびＮ２Ｏが原料ガスとして用いたＰＣＶＤ法により、厚さ５００ｎｍのＳｉＯ２層がキャップ層２０２上およびＰ型半導体層２０４上に形成される。次に、当該ＳｉＯ２層はリセス部１２２が形成される領域で、例えば、フォトリソグラフィーおよび緩衝フッ酸などを用いたエッチングによって除去されて、マスク１５０が形成される。
【００６０】
マスク１５０を用いてキャップ層２０２および電子供給層１１２がパターニングされてリセス部１２２が形成される。キャップ層２０２および電子供給層１１２のパターニングは、塩素系ガスを用いてドライエッチングで行われる。リセス部１２２の深さは、キャップ層２０２の厚さと電子供給層１１２の厚さとの合計より深い。これにより、チャネル層１０８はリセス部１２２において、厚さ方向に一部が除去されて、チャネル層１０８のリセス部１２２における厚さは、他の部分におけるチャネル層１０８の厚さより薄い。電子供給層１１２をエッチングする工程で、当該マスクの下のキャップ層２０２が露出しないように、当該マスクは厚く形成されてよい。
【００６１】
図１４は、第２の実施形態に係るＭＯＳＦＥＴ２００の製造プロセスにおいて、ゲート絶縁膜１１４が形成された状態を示す模式的な断面図である。図１３の状態から、マスク１５０が除去される。マスク１５０はフッ酸を用いたウェットエッチングで除去される。次に、露出されたキャップ層２０２、Ｐ型半導体層２０４、電子供給層１１２およびチャネル層１０８の表面がＲＣＡ洗浄される。
【００６２】
キャップ層２０２上およびＰ型半導体層２０４上にゲート絶縁膜１１４が形成される。ゲート絶縁膜１１４は、ＳｉＨ４およびＮ２Ｏを原料ガスとしたＰＣＶＤ法により、厚さ６０ｎｍのＳｉＯ２で形成されてよい。ゲート絶縁膜１１４は、リセス部１２２で、キャップ層２０２、電子供給層１１２およびチャネル層１０８の側面を覆って形成される。また、ゲート絶縁膜１１４は、リセス部１２２でチャネル層１０８上に形成される。
【００６３】
図１５は、第２の実施形態に係るＭＯＳＦＥＴ２００の製造プロセスにおいて、抵抗体１２４が形成された状態を示す模式的な断面図である。抵抗体１２４は、リセス部１２２以外の領域で、ゲート絶縁膜１１４上に形成される。抵抗体１２４は、Ｐ型半導体層２０４とオーバーラップせずに形成される。例えば、ゲート絶縁膜１１４上にポリシリコン膜が形成され、当該ポリシリコン膜がパターニングされて抵抗体１２４が形成される。ゲート絶縁膜１１４上の当該ポリシリコン膜は、ＬＰＣＶＤ法により、厚さ５００ｎｍに形成されてよい。当該ポリシリコン膜は、フォトリソグラフィーおよびＴＭＡＨ（水酸化テトラメチルアンモニウム）を用いたエッチングによりパターニングされて、抵抗体１２４が形成される。
【００６４】
図１６は、第２の実施形態に係るＭＯＳＦＥＴ２００の製造プロセスにおいて、ソース電極１１６およびドレイン電極１１８が形成された状態を示す模式的な断面図である。リセス部１２２、Ｐ型半導体層２０４上および抵抗体１２４の両側の、ソース電極１１６およびドレイン電極１１８が形成される領域で、ゲート絶縁膜１１４が除去される。ゲート絶縁膜１１４は、フォトリソグラフィーおよび緩衝フッ酸を用いたエッチングによって除去される。
【００６５】
次に、ゲート絶縁膜１１４が除去された領域で、キャップ層２０２上に、ソース電極１１６およびドレイン電極１１８が形成される。ソース電極１１６およびドレイン電極１１８は、スパッタおよびリフトオフ法で形成されてよい。ソース電極１１６およびドレイン電極１１８は、厚さ２５ｎｍのＴｉ、および、Ｔｉ層上の厚さ２００ｎｍのＡｌで形成される。Ｔｉ層およびＡｌ層の形成は、スパッタ法に限られず、真空蒸着法でもよい。ソース電極１１６およびドレイン電極１１８は、６００℃で１０分間アニールされる。アニールによって、ソース電極１１６およびドレイン電極１１８の接続抵抗が小さくなる。
【００６６】
図１７は、第２の実施形態に係るＭＯＳＦＥＴ２００の製造プロセスにおいて、ゲート電極１２０が形成された状態を示す模式的な断面図である。リセス部１２２の上方を含んで、ゲート絶縁膜１１４上に、ゲート電極１２０が形成される。ゲート電極１２０は、抵抗体１２４のリセス部１２２側の上面の一部および端面を覆って形成される。これにより、ゲート電極１２０と抵抗体１２４は電気的に接続される。ゲート電極１２０は、スパッタおよびリフトオフ法で形成される。ゲート電極１２０は、厚さ５０ｎｍのＮｉ、および、Ｎｉ層上の厚さ１００ｎｍのＡｕで形成されてよい。Ｎｉ層およびＡｕ層の形成は、スパッタ法に限られず、真空蒸着法でもよい。
【００６７】
図１８は、第２の実施形態に係るＭＯＳＦＥＴ２００の製造プロセスにおいて、層間絶縁膜１２８が形成された状態を示す模式的な断面図である。ゲート絶縁膜１１４、ソース電極１１６、ドレイン電極１１８、ゲート電極１２０および抵抗体１２４上に層間絶縁膜１２８が形成される。層間絶縁膜１２８は、ＡＰＣＶＤ法により、厚さ８００ｎｍのＳｉＯ２で形成される。
【００６８】
図１９は、第２の実施形態に係るＭＯＳＦＥＴ２００の製造プロセスにおいて、配線２０６が形成された状態を示す模式的な断面図である。図１８に示した状態から、配線２０６が形成される領域で、層間絶縁膜１２８が除去される。層間絶縁膜１２８は、フォトリソグラフィーおよび緩衝フッ酸を用いたエッチングにより除去される。これにより、抵抗体１２４のドレイン電極１１８側の表面の一部および抵抗体１２４の側面が露出する。また、Ｐ型半導体層２０４上の電子供給層１１２の表面の少なくとも一部が露出する。次にＰ型半導体層２０４上の少なくとも一部で、ゲート絶縁膜１１４が除去される。ゲート絶縁膜１１４は、フォトリソグラフィーおよび緩衝フッ酸を用いたエッチングにより除去される。これにより、Ｐ型半導体層２０４の表面の一部が露出する。
【００６９】
層間絶縁膜１２８およびゲート絶縁膜１１４が除去された領域で、Ｐ型半導体層２０４上に、配線２０６が形成される。配線２０６は、層間絶縁膜１２８が除去された領域で抵抗体１２４のドレイン電極１１８側の表面の一部および抵抗体１２４の側面を覆って形成される。これにより、配線２０６と抵抗体１２４は電気的に接続される。また、配線２０６は、Ｐ型半導体層２０４上に電気的に接続される。ゲート電極１２０、抵抗体１２４およびＰ型半導体層２０４が直列に電気的に接続される。
【００７０】
配線２０６は、スパッタおよびリフトオフ法で形成されてよい。配線２０６は、厚さ１００ｎｍのＮｉ、Ｎｉ層上の厚さ２５０ｎｍのＡｕ、および、Ａｕ層上の厚さ２０ｎｍのＴｉで形成される。Ｎｉ層、Ａｕ層およびＴｉ層の形成は、スパッタ法に限られず、真空蒸着法でもよい。配線２０６が形成された後に、３５０℃で５分間熱処理する。熱処理によって、配線２０６とＰ型半導体層２０４と間の抵抗が小さくなる。
【００７１】
次に、層間絶縁膜１２８の一部が除去されて、ソース電極１１６、ドレイン電極１１８、および、ゲート電極１２０の上面の少なくとも一部が露出される。層間絶縁膜１２８の一部は、フォトリソグラフィーおよび緩衝フッ酸を用いたエッチングにより除去される。
【００７２】
抵抗体１２４は、Ｐ型半導体層２０４とオーバーラップせずに形成された例を説明したが、抵抗体１２４がＰ型半導体層２０４の一部にオーバーラップして形成されてもよい。これにより、配線２０６が形成される領域で層間絶縁膜１２８がエッチングされるときに、層間絶縁膜１２８およびゲート絶縁膜１１４が同一のマスクで、エッチングされてもよい。Ｐ型半導体層２０４の上方に抵抗体１２４が形成されていない領域で、ゲート絶縁膜１１４が除去され、配線２０６がＰ型半導体層２０４上に形成される。
【００７３】
キャップ層２０２は省略されてもよい。その場合、電子供給層１１２上にゲート絶縁膜１１４が形成される。
【００７４】
Ｐ型半導体層２０４および配線２０６がゲート電極１２０とドレイン電極１１８との間に形成される例を説明したが、Ｐ型半導体層２０４および配線２０６はゲート電極１２０とドレイン電極１１８との間に形成されなくてもよい。例えば、ＭＯＳＦＥＴ１００の上面から見て、ゲート電極１２０またはドレイン電極１１８に対して、ソース電極１１６とドレイン電極１１８との間に流れる電流の方向に垂直な方向に所定の距離だけ離間して、Ｐ型半導体層２０４および配線２０６が形成されてもよい。すなわち、図１０の紙面に対して垂直方向に、ゲート電極１２０またはドレイン電極１１８から離間して、ホＰ型半導体層２０４および配線２０６が形成されてもよい。
【００７５】
ゲート電極１２０と配線２０６とを電気的に接続する接続部が抵抗体１２４を含む場合を説明したが、これに限られない。接続部はショットキーダイオードを含んでもよい。すなわち、配線２０６にショットキー接続する半導体層が形成され、当該半導体層と配線２０６との間にショットキーダイオードが形成されてもよい。また、別の例として、接続部はｐｎダイオードを含んでもよい。さらに、接続部は並列に接続されたショットキーダイオードおよび抵抗体を有してもよい。また、接続部は、並列に接続されたｐｎダイオードおよび抵抗体を有してもよい。
【００７６】
以上、ゲート絶縁膜１１４および層間絶縁膜１２８がＳｉＯ２で形成される例を説明したがこれに限られない。ゲート絶縁膜１１４と層間絶縁膜１２８とを異なる材料で形成してもよい。一例として、ゲート絶縁膜１１４および層間絶縁膜１２８が、ＳｉＯ２、ＳｉＮおよびＡｌ２Ｏ３の異なる材料で形成される。層間絶縁膜１２８がエッチングされるときに、層間絶縁膜１２８のエッチング速度よりゲート絶縁膜１１４のエッチング速度を小さくしてよい。これにより、層間絶縁膜１２８の開口と独立して、ゲート絶縁膜１１４の開口を設けることが容易になる。
【００７７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７８】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００７９】
１００  ＭＯＳＦＥＴ、１０２  基板、１０４  バッファ層、１０８  チャネル層、１１０  ２ＤＥＧ、１１２  電子供給層、１１４  ゲート絶縁膜、１１６  ソース電極、１１８  ドレイン電極、１２０  ゲート電極、１２２  リセス部、１２４  抵抗体、１２６  ホール引抜電極、１２８  層間絶縁膜、１５０  マスク、２００  ＭＯＳＦＥＴ、２０２  キャップ層、２０４  Ｐ型半導体層、２０６  配線
【図１】
0005548910.tif 000002
【図２】
0005548910.tif 000003
【図３】
0005548910.tif 000004
【図４】
0005548910.tif 000005
【図５】
0005548910.tif 000006
【図６】
0005548910.tif 000007
【図７】
0005548910.tif 000008
【図８】
0005548910.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005548910.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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