(57)【特許請求の範囲】
【請求項１】
外力を検出するための力覚センサ用チップであって、
前記外力が印加される作用部と、前記作用部を周囲から支持する支持部と、前記作用部と前記支持部とを連結する連結部と、を有するベース部材と、
前記外力が印加された場合における前記ベース部材の変形発生部に形成された複数の歪検出用抵抗素子と、
前記歪検出用抵抗素子の上層に、抵抗素子用配線および層間絶縁膜を介して形成された薄膜抵抗と、
前記支持部上に形成された高電位側電極および低電位側電極と、
前記薄膜抵抗と、前記高電位側電極および前記低電位側電極と、を接続する薄膜抵抗用配線と、を備え、
前記薄膜抵抗は、平面視した場合において、複数の前記歪検出用抵抗素子を包含する面積で形成され、当該薄膜抵抗の一端が前記薄膜抵抗用配線を介して前記高電位側電極と接続され、当該薄膜抵抗の他端が前記薄膜抵抗用配線を介して前記低電位側電極と接続されていることを特徴とする力覚センサ用チップ。
【請求項２】
外力を検出するための力覚センサ用チップであって、
前記外力が印加される作用部と、前記作用部を周囲から支持する支持部と、前記作用部と前記支持部とを連結する連結部と、を有するベース部材と、
前記外力が印加された場合における前記ベース部材の変形発生部に形成された複数の歪検出用抵抗素子と、
前記歪検出用抵抗素子の上層に、抵抗素子用配線および層間絶縁膜を介して形成された薄膜抵抗と、
前記支持部上に形成された高電位側電極および低電位側電極と、
前記薄膜抵抗の上層に形成されるとともに、前記薄膜抵抗と、前記高電位側電極および前記低電位側電極と、を接続する薄膜抵抗用配線と、を備え、
前記薄膜抵抗は、前記歪検出用抵抗素子のそれぞれの面積と同等の面積で、かつ、前記歪検出用抵抗素子の数と同じ数で形成され、当該薄膜抵抗の一端が前記薄膜抵抗用配線を介して前記高電位側電極と接続され、当該薄膜抵抗の他端が前記薄膜抵抗用配線を介して前記低電位側電極と接続されていることを特徴とする力覚センサ用チップ。
【請求項３】
前記薄膜抵抗の上層に、前記層間絶縁膜を介して形成された保護膜を備えることを特徴とする請求項１に記載の力覚センサ用チップ。
【請求項４】
前記薄膜抵抗の上層に、前記薄膜抵抗用配線および前記層間絶縁膜を介して形成された保護膜を備えることを特徴とする請求項２に記載の力覚センサ用チップ。
【請求項５】
前記連結部は、前記作用部の中心に対して４回対称となるように形成され、
前記高電位側電極と前記低電位側電極とは、前記支持部上において互いに対角の位置に形成されることを特徴とする請求項１から請求項４のいずれか一項に記載の力覚センサ用チップ。
【請求項６】
前記作用部と前記支持部と前記連結部とは、第１貫通孔によって機能的に分離されていることを特徴とする請求項１から請求項５のいずれか一項に記載の力覚センサ用チップ。
【請求項７】
前記連結部は、各々が剛性の高い領域と剛性の低い領域とから構成されることを特徴とする請求項１から請求項６のいずれか一項に記載の力覚センサ用チップ。
【請求項８】
前記剛性の高い領域と前記剛性の低い領域とは、第２貫通孔によって機能的に分離されていることを特徴とする請求項１から請求項７のいずれか一項に記載の力覚センサ用チップ。
【請求項９】
加速度を検出するための加速度センサ用チップであって、
前記加速度が作用した際に変位する重錘部を有する作用部と、前記作用部を周囲から支持する支持部と、前記作用部と前記支持部とを連結する連結部と、を有するベース部材と、
前記加速度が作用した場合における前記ベース部材の変形発生部に形成された複数の歪検出用抵抗素子と、
前記歪検出用抵抗素子の上層に、抵抗素子用配線および層間絶縁膜を介して形成された薄膜抵抗と、
前記支持部上に形成された高電位側電極および低電位側電極と、
前記薄膜抵抗と、前記高電位側電極および前記低電位側電極と、を接続する薄膜抵抗用配線と、を備え、
前記薄膜抵抗は、平面視した場合において、複数の前記歪検出用抵抗素子を包含する面積で形成され、当該薄膜抵抗の一端が前記薄膜抵抗用配線を介して前記高電位側電極と接続され、当該薄膜抵抗の他端が前記薄膜抵抗用配線を介して前記低電位側電極と接続されていることを特徴とする加速度センサ用チップ。
【請求項１０】
加速度を検出するための加速度センサ用チップであって、
前記加速度が作用した際に変位する重錘部を有する作用部と、前記作用部を周囲から支持する支持部と、前記作用部と前記支持部とを連結する連結部と、を有するベース部材と、
前記加速度が作用した場合における前記ベース部材の変形発生部に形成された複数の歪検出用抵抗素子と、
前記歪検出用抵抗素子の上層に、抵抗素子用配線および層間絶縁膜を介して形成された薄膜抵抗と、
前記支持部上に形成された高電位側電極および低電位側電極と、
前記薄膜抵抗の上層に形成されるとともに、前記薄膜抵抗と、前記高電位側電極および前記低電位側電極と、を接続する薄膜抵抗用配線と、を備え、
前記薄膜抵抗は、前記歪検出用抵抗素子のそれぞれの面積と同等の面積で、かつ、前記歪検出用抵抗素子の数と同じ数で形成され、当該薄膜抵抗の一端が前記薄膜抵抗用配線を介して前記高電位側電極と接続され、当該薄膜抵抗の他端が前記薄膜抵抗用配線を介して前記低電位側電極と接続されていることを特徴とする加速度センサ用チップ。
【請求項１１】
前記薄膜抵抗の上層に、前記層間絶縁膜を介して形成された保護膜を備えることを特徴とする請求項９に記載の加速度センサ用チップ。
【請求項１２】
前記薄膜抵抗の上層に、前記薄膜抵抗用配線および前記層間絶縁膜を介して形成された保護膜を備えることを特徴とする請求項１０に記載の加速度センサ用チップ。
【請求項１３】
前記連結部は、前記作用部の中心に対して４回対称となるように形成され、
前記高電位側電極と前記低電位側電極とは、前記支持部上において互いに対角の位置に形成されることを特徴とする請求項９から請求項１２のいずれか一項に記載の加速度センサ用チップ。
【請求項１４】
前記作用部と前記支持部と前記連結部とは、第１貫通孔によって機能的に分離されていることを特徴とする請求項９から請求項１３のいずれか一項に記載の加速度センサ用チップ。
【請求項１５】
前記連結部は、各々が剛性の高い領域と剛性の低い領域とから構成されることを特徴とする請求項９から請求項１４のいずれか一項に記載の加速度センサ用チップ。
【請求項１６】
前記剛性の高い領域と前記剛性の低い領域とは、第２貫通孔によって機能的に分離されていることを特徴とする請求項９から請求項１５のいずれか一項に記載の加速度センサ用チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子を用いて外力を検出する力覚センサ用チップおよび、抵抗素子を用いて加速度を検出する加速度センサ用チップに関する。
【背景技術】
【０００２】
工作機械やロボット等の自動作業機械では、その作業動作上で、作業対象物に対して力を加えたり、外部から力の作用を受けたりする。この場合、自動作業機械では、自身に加わる外部からの力やモーメントを検出し、当該力やモーメントに対応した制御を行うことが要求される。このような力やモーメントに対応する制御を高精度で行うためには、外部から加わる力（外力）とモーメントを正確に検出することが必要となる。
【０００３】
そこで従来から、各種の力覚センサが提案されている。力覚センサは、原理的な構造として、外力に応じて弾性変形する起歪体の変形部分に複数の歪検出用抵抗素子を設けた構造を有するものが知られている。力覚センサの起歪体に外力が加わると、起歪体の変形度合い（応力）に応じた電気信号が複数の歪検出用抵抗素子から出力される。そして、これらの電気信号に基づいて、起歪体に加わった２成分以上の力等を検出することができる。
【０００４】
力覚センサの一種としては、６軸力覚センサが知られている。６軸力覚センサは、印加された外力を直交座標系の３軸（Ｘ軸、Ｙ軸、Ｚ軸）の各軸方向の応力成分（力：Ｆｘ，Ｆｙ，Ｆｚ）と、各軸方向のトルク成分（モーメント：Ｍｘ，Ｍｙ，Ｍｚ）とに分け、６軸成分として検出するものである。
【０００５】
このような力覚センサは、外力の印加によって歪検出用抵抗素子が変形してその抵抗値が変化するという性質を利用し、当該歪検出用抵抗素子の抵抗値の変化から出力電圧の変化を検出し、外力の大きさを測定する。ここで、力覚センサで用いられる歪検出用抵抗素子は、温度によって抵抗値が変化する温度依存性を有している。従って、駆動のための電圧を印加し始めてから歪検出用抵抗素子の温度が定常状態となるまでは抵抗値が変動（ドリフト）し、それに伴って出力電圧も不安定な状態となる。このような状態を過渡状態といい、従来の力覚センサは、この過渡状態においては正確に外力を測定することができないという問題があった。
【０００６】
そこで、特許文献１に係る半導体圧力センサは、電圧印加後から定常状態になるまでの時間（過渡状態）を短縮するために、半導体基板にヒーター電極を備え、当該ヒーター電極によって半導体基板を介して歪検出用抵抗素子（ピエゾ抵抗素子）を加熱して発熱を促進し、過渡状態を短縮する構成とした。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１７５０８８号公報（請求項１参照）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に係る半導体圧力センサは、基板上における各機能部を限られたスペース内でレイアウトしなければならないという制約があるため、半導体基板の周縁部であって歪検出用抵抗素子から離れた場所にヒーター電極が形成されているが、半導体基板を介して中央部付近の歪検出用抵抗素子まで熱が伝達されるまでのタイムラグや、各抵抗素子間の温度ムラが発生するという問題が生じた。そして、当該タイムラグや温度ムラを解消するために半導体基板に印加する電圧を増加させると、コストが増加するとともに、熱によって半導体基板が変形するおそれがあるという問題があった。
【０００９】
本発明は、前記した問題点に鑑み創案されたものであり、低電圧で、かつ、タイムラグおよび温度ムラなく歪検出用抵抗素子の自己発熱を促進することができ、電圧印加後から歪検出用抵抗素子の温度が定常状態になるまでの時間を大幅に短縮することができる力覚センサ用チップおよび加速度センサ用チップを提供することを課題とする。
【課題を解決するための手段】
【００１０】
前記課題を解決するために本発明に係る力覚センサ用チップは、外力を検出するための力覚センサ用チップであって、前記外力が印加される作用部と、前記作用部を周囲から支持する支持部と、前記作用部と前記支持部とを連結する連結部と、を有するベース部材と、前記外力が印加された場合における前記ベース部材の変形発生部に形成された複数の歪検出用抵抗素子と、前記歪検出用抵抗素子の上層に、抵抗素子用配線および層間絶縁膜を介して形成された薄膜抵抗と、前記支持部上に形成された高電位側電極および低電位側電極と、前記薄膜抵抗と、前記高電位側電極および前記低電位側電極と、を接続する薄膜抵抗用配線と、を備え、前記薄膜抵抗は、平面視した場合において、複数の前記歪検出用抵抗素子を包含する面積で形成され、当該薄膜抵抗の一端が前記薄膜抵抗用配線を介して前記高電位側電極と接続され、当該薄膜抵抗の他端が前記薄膜抵抗用配線を介して前記低電位側電極と接続されている構成とする。
【００１１】
このような構成を備える力覚センサ用チップは、薄膜抵抗が歪検出用抵抗素子の近傍（上層）に配置されているため、薄膜抵抗に電圧を印加すると、その抵抗熱がタイムラグなく歪検出用抵抗素子に伝達される。
【００１３】
そして、このような構成を備える力覚センサ用チップは、歪検出用抵抗素子上層の薄膜抵抗が複数の歪検出用抵抗素子を包含する面積で形成されているため、高電位側電極および低電位側電極から薄膜抵抗に電圧を印加すると、その抵抗熱によって複数の歪検出用抵抗素子が温度ムラなく加熱される。
【００１４】
また、本発明に係る力覚センサ用チップは、外力を検出するための力覚センサ用チップであって、前記外力が印加される作用部と、前記作用部を周囲から支持する支持部と、前記作用部と前記支持部とを連結する連結部と、を有するベース部材と、前記外力が印加された場合における前記ベース部材の変形発生部に形成された複数の歪検出用抵抗素子と、前記歪検出用抵抗素子の上層に、抵抗素子用配線および層間絶縁膜を介して形成された薄膜抵抗と、前記支持部上に形成された高電位側電極および低電位側電極と、前記薄膜抵抗の上層に形成されるとともに、前記薄膜抵抗と、前記高電位側電極および前記低電位側電極と、を接続する薄膜抵抗用配線と、を備え、前記薄膜抵抗は、前記歪検出用抵抗素子のそれぞれの面積と同等の面積で、かつ、前記歪検出用抵抗素子の数と同じ数で形成され、当該薄膜抵抗の一端が前記薄膜抵抗用配線を介して前記高電位側電極と接続され、当該薄膜抵抗の他端が前記薄膜抵抗用配線を介して前記低電位側電極と接続されている構成である。
【００１５】
このような構成を備える力覚センサ用チップは、歪検出用抵抗素子上層の薄膜抵抗が歪検出用抵抗素子の面積と同等の面積で、かつ、同じ数で形成されているため、薄膜抵抗の抵抗熱を歪検出用抵抗素子に対してのみ効率良く伝達させることができる。従って、薄膜抵抗に印加する電圧をより抑えることができるとともに、抵抗熱のベース部材に対する影響を極力抑えることができる。
【００１６】
また、本発明に係る力覚センサ用チップは、前記薄膜抵抗の上層に、前記層間絶縁膜を介して形成された保護膜を備えることが好ましい。
【００１７】
このような構成を備える力覚センサ用チップは、チップ最表面に形成された保護膜によって、外力印加による破損を防止することができる。
【００１８】
また、本発明に係る力覚センサ用チップは、前記薄膜抵抗の上層に、前記薄膜抵抗用配線および前記層間絶縁膜を介して形成された保護膜を備えることが好ましい。
【００１９】
このような構成を備える力覚センサ用チップは、チップ最表面に形成された保護膜によって、外力印加による破損を防止することができる。
【００２０】
また、本発明に係る力覚センサ用チップは、前記連結部が、前記作用部の中心に対して４回対称となるように形成され、前記高電位側電極と前記低電位側電極とは、前記支持部上において互いに対角の位置に形成されることが好ましい。
【００２１】
このような構成を備える力覚センサ用チップは、作用部を中心として４回対称となるように連結部を形成することで、支持部によって作用部を四方向からバランス良く支持することができる。また、高電位側電極と低電位側電極とを対角の位置に形成することで、薄膜抵抗と各電極との配線設計が容易となる。
【００２２】
また、本発明に係る力覚センサ用チップは、前記作用部と前記支持部と前記連結部とが、第１貫通孔によって機能的に分離されていることが好ましい。
【００２３】
このような構成を備える力覚センサ用チップは、作用部と支持部とを貫通孔で分離することにより、作用部に印加された外力を支持部等に分散させずに、歪検出用抵抗素子に集中させることができる。従って、作用部に印加された外力をより正確に検出することができる。
【００２４】
また、本発明に係る力覚センサ用チップは、前記連結部は、各々が剛性の高い領域と剛性の低い領域とから構成されることが好ましい。
【００２５】
このような構成を備える力覚センサ用チップは、作用部に外力が印加された際に、剛性の低い領域が剛性の高い領域にかかる余分な歪みを吸収し、一方向への力またはモーメントの印加による力覚センサ用チップ全体の歪みの発生を抑制することができる。従って、特定の方向の力またはモーメントに対応する歪検出用抵抗素子Ｓに選択的に歪みを発生させることができ、他軸干渉を大幅に抑制することができる。
【００２６】
また、本発明に係る力覚センサ用チップは、前記剛性の高い領域と前記剛性の低い領域とが、第２貫通孔によって機能的に分離されていることが好ましい。
【００２７】
このような構成を備える力覚センサ用チップは、剛性の高い領域と剛性の低い領域とを貫通孔で分離することにより、作用部に印加された外力を支持部等に分散させずに、歪検出用抵抗素子に集中させることができる。従って、作用部に印加された外力をより正確に検出することができる。
【００２８】
さらに、前記課題を解決するために本発明に係る加速度センサ用チップは、加速度を検出するための加速度センサ用チップであって、前記加速度が作用した際に変位する重錘部を有する作用部と、前記作用部を周囲から支持する支持部と、前記作用部と前記支持部とを連結する連結部と、を有するベース部材と、前記加速度が作用した場合における前記ベース部材の変形発生部に形成された複数の歪検出用抵抗素子と、前記歪検出用抵抗素子の上層に、抵抗素子用配線および層間絶縁膜を介して形成された薄膜抵抗と、前記支持部上に形成された高電位側電極および低電位側電極と、前記薄膜抵抗と、前記高電位側電極および前記低電位側電極と、を接続する薄膜抵抗用配線と、を備え、前記薄膜抵抗は、平面視した場合において、複数の前記歪検出用抵抗素子を包含する面積で形成され、当該薄膜抵抗の一端が前記薄膜抵抗用配線を介して前記高電位側電極と接続され、当該薄膜抵抗の他端が前記薄膜抵抗用配線を介して前記低電位側電極と接続されている構成とする。
【００２９】
このような構成を備える加速度センサ用チップは、薄膜抵抗が歪検出用抵抗素子の近傍（上層）に配置されているため、薄膜抵抗に電圧を印加すると、その抵抗熱がタイムラグなく歪検出用抵抗素子に伝達される。
【００３１】
そして、このような構成を備える加速度センサ用チップは、歪検出用抵抗素子上層の薄膜抵抗が複数の歪検出用抵抗素子を包含する面積で形成されているため、高電位側電極および低電位側電極から薄膜抵抗に電圧を印加すると、その抵抗熱によって複数の歪検出用抵抗素子が温度ムラなく加熱される。
【００３２】
また、本発明に係る加速度センサ用チップは、加速度を検出するための加速度センサ用チップであって、前記加速度が作用した際に変位する重錘部を有する作用部と、前記作用部を周囲から支持する支持部と、前記作用部と前記支持部とを連結する連結部と、を有するベース部材と、前記加速度が作用した場合における前記ベース部材の変形発生部に形成された複数の歪検出用抵抗素子と、前記歪検出用抵抗素子の上層に、抵抗素子用配線および層間絶縁膜を介して形成された薄膜抵抗と、前記支持部上に形成された高電位側電極および低電位側電極と、前記薄膜抵抗の上層に形成されるとともに、前記薄膜抵抗と、前記高電位側電極および前記低電位側電極と、を接続する薄膜抵抗用配線と、を備え、前記薄膜抵抗は、前記歪検出用抵抗素子のそれぞれの面積と同等の面積で、かつ、前記歪検出用抵抗素子の数と同じ数で形成され、当該薄膜抵抗の一端が前記薄膜抵抗用配線を介して前記高電位側電極と接続され、当該薄膜抵抗の他端が前記薄膜抵抗用配線を介して前記低電位側電極と接続されている構成である。
【００３３】
このような構成を備える加速度センサ用チップは、歪検出用抵抗素子上層の薄膜抵抗が歪検出用抵抗素子の面積と同等の面積で、かつ、同じ数で形成されているため、薄膜抵抗の抵抗熱を歪検出用抵抗素子に対してのみ効率良く伝達させることができる。従って、薄膜抵抗に印加する電圧をより抑えることができるとともに、抵抗熱のベース部材に対する影響を極力抑えることができる。
【００３４】
また、本発明に係る加速度センサ用チップは、前記薄膜抵抗の上層に、前記層間絶縁膜を介して形成された保護膜を備えることが好ましい。
【００３５】
このような構成を備える加速度センサ用チップは、チップ最表面に形成された保護膜によって、加速度が作用することによる破損を防止することができる。
【００３６】
また、本発明に係る加速度センサ用チップは、前記薄膜抵抗の上層に、前記薄膜抵抗用配線および前記層間絶縁膜を介して形成された保護膜を備えることが好ましい。
【００３７】
このような構成を備える加速度センサ用チップは、チップ最表面に形成された保護膜によって、加速度が作用することによる破損を防止することができる。
【００３８】
また、本発明に係る加速度センサ用チップは、前記連結部が、前記作用部の中心に対して４回対称となるように形成され、前記高電位側電極と前記低電位側電極とは、前記支持部上において互いに対角の位置に形成されることが好ましい。
【００３９】
このような構成を備える加速度センサ用チップは、作用部を中心として４回対称となるように連結部を形成することで、支持部によって作用部を四方向からバランス良く支持することができる。また、高電位側電極と低電位側電極とを対角の位置に形成することで、薄膜抵抗と各電極との配線設計が容易となる。
【００４０】
また、本発明に係る加速度センサ用チップは、前記作用部と前記支持部と前記連結部とが、第１貫通孔によって機能的に分離されていることが好ましい。
【００４１】
このような構成を備える加速度センサ用チップは、作用部と支持部とを貫通孔で分離することにより、作用部に作用した加速度を支持部等に分散させずに、歪検出用抵抗素子に集中させることができる。従って、作用部に作用した加速度をより正確に検出することができる。
【００４２】
また、本発明に係る加速度センサ用チップは、前記連結部は、各々が剛性の高い領域と剛性の低い領域とから構成されることが好ましい。
【００４３】
このような構成を備える加速度センサ用チップは、作用部に加速度が作用した際に、剛性の低い領域が剛性の高い領域にかかる余分な歪みを吸収し、一方向への加速度の作用による加速度センサ用チップ全体の歪みの発生を抑制することができる。従って、特定の方向の加速度に対応する歪検出用抵抗素子Ｓに選択的に歪みを発生させることができ、他軸干渉を大幅に抑制することができる。
【００４４】
また、本発明に係る加速度センサ用チップは、前記剛性の高い領域と前記剛性の低い領域とが、第２貫通孔によって機能的に分離されていることが好ましい。
【００４５】
このような構成を備える加速度センサ用チップは、剛性の高い領域と剛性の低い領域とを貫通孔で分離することにより、作用部に作用した加速度を支持部等に分散させずに、歪検出用抵抗素子に集中させることができる。従って、作用部に作用した加速度をより正確に検出することができる。
【発明の効果】
【００４６】
本発明に係る力覚センサ用チップおよび加速度センサ用チップによれば、低電圧で、かつ、タイムラグおよび温度ムラなく歪検出用抵抗素子の自己発熱を促進することができ、電圧印加後から歪検出用抵抗素子の温度が定常状態になるまでの時間を大幅に短縮することができる。
【図面の簡単な説明】
【００４７】
【図１】第１実施形態および第２実施形態に係る力覚センサ用チップの全体構成を示す斜視図である。
【図２】第１実施形態および第２実施形態に係る力覚センサ用チップの全体構成を示す平面図である。
【図３】第１実施形態に係る力覚センサ用チップの断面を示す概略図であって、図２のＡ−Ａ断面図である。
【図４】第１実施形態に係る力覚センサ用チップの薄膜抵抗とその配線状態を示す概略図であり、図２に示す力覚センサ用チップから保護膜および薄膜抵抗上の層間絶縁膜を除去した状態を示す平面図である。
【図５】第１実施形態および第２実施形態に係る力覚センサ用チップの歪検出用抵抗素子とその配線状態を示す概略図であり、図２に示す力覚センサ用チップから保護膜、層間絶縁膜、薄膜抵抗、薄膜抵抗用配線および歪検出用抵抗素子上の配線を除去した状態を示す平面図である。
【図６】図５における歪検出用抵抗素子Ｓｙｂ２と各素子・各電極の実際の配線状態を示す概略図である。
【図７】第１実施形態、第２実施形態および第３実施形態に係る力覚センサ用チップにおいて、ＬＰＦおよびＡＤコンバータをチップ内部に設けた場合の電気接続関係を示す回路図であり、（ａ）は、ハーフブリッジ回路を示す図、（ｂ）は、フルブリッジ回路を示す図、である。
【図８】第１実施形態、第２実施形態および第３実施形態に係る力覚センサ用チップにおいて、ＬＰＦおよびＡＤコンバータをチップ外部に設けた場合の電気接続関係を示す回路図であり、（ａ）は、ハーフブリッジ回路を示す図、（ｂ）は、フルブリッジ回路を示す図、である。
【図９】ＡＤコンバータの具体的構成を示す概略図である。
【図１０】第１実施形態および第２実施形態に係る力覚センサ用チップの動作を示す図である。
【図１１】第２実施形態に係る力覚センサ用チップの薄膜抵抗とその配線状態を示す概略図であり、図２に示す力覚センサ用チップから保護膜、薄膜抵抗上の層間絶縁膜および薄膜抵抗用配線を除去した状態を示す平面図である。
【図１２】第２実施形態に係る力覚センサ用チップの断面を示す概略図であって、図２のＡ−Ａ断面図である。
【図１３】第３実施形態に係る力覚センサ用チップの歪検出用抵抗素子とその配線状態を示す概略図である。
【図１４】第３実施形態に係る力覚センサ用チップの歪検出用抵抗素子とその配線状態の具体例を示す概略図であり、（ａ）は、ハーフブリッジ回路を示す図、（ｂ）はフルブリッジ回路を示す図、である。
【図１５】第１実施形態、第２実施形態および第３実施形態の変形例に係る力覚センサ用チップにおいて、ＬＰＦおよびＡＤコンバータをチップ内部に設けた場合の電気接続関係を示す回路図であり、（ａ）は、バッファアンプを追加したハーフブリッジ回路を示す図、（ｂ）は、バッファアンプを追加したフルブリッジ回路を示す図、である。
【図１６】第１実施形態、第２実施形態および第３実施形態の変形例に係る力覚センサ用チップにおいて、ＬＰＦおよびＡＤコンバータをチップ外部に設けた場合の電気接続関係を示す回路図であり、（ａ）は、バッファアンプを追加したハーフブリッジ回路を示す図、（ｂ）は、バッファアンプを追加したフルブリッジ回路を示す図、である。
【図１７】第１実施形態および第２実施形態に係る加速度センサ用チップの全体構成を示す斜視図である。
【図１８】第１実施形態に係る加速度センサ用チップの薄膜抵抗とその配線状態を示す概略図であり、図１７に示す加速度センサ用チップから保護膜および薄膜抵抗上の層間絶縁膜を除去した状態を示す平面図である。
【図１９】第２実施形態に係る加速度センサ用チップの薄膜抵抗とその配線状態を示す概略図であり、図１７に示す加速度センサ用チップから保護膜、薄膜抵抗上の層間絶縁膜および薄膜抵抗用配線を除去した状態を示す平面図である。
【発明を実施するための形態】
【００４８】
以下、本発明の第１実施形態に係る力覚センサ用チップ１００について、図面を適宜参照しながら詳細に説明する。力覚センサ用チップ１００は、図１に示すように、直交する３軸（Ｘ軸、Ｙ軸、Ｚ軸）の各々についての力とモーメントを検出する力覚センサのセンサ機能を担うチップである。力覚センサ用チップ１００は、図１および図３に示すように、平板状のベース部材１０上に種々の部材および層が積層されて構成されている。なお、力覚センサ用チップ１００の積層構造の詳細については、後記する。
【００４９】
ベース部材１０は、力覚センサ用チップ１００の土台となる部材である。ベース部材１０は、図１および図２に示すように、作用部１１と、支持部１２と、連結部１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ（以下、連結部１３という）と、を有している。また、ベース部材１０には、第１貫通孔１４ａ，１４ｂ，１４ｃ，１４ｄと、第２貫通孔１５ａ，１５ｂ，１５ｃ，１５ｄが形成されている。ベース部材１０は、例えば、シリコン等の半導体基板で構成することができる。
【００５０】
作用部１１は、外部からの力（外力）が印加される領域である。作用部１１は、図２に示すように、ここでは正方形状であり、力覚センサ用チップ１００の中央部に形成されている。なお、作用部１１の形状は、外部からの力を受け止め易い形状であれば正方形状に限られず、例えば円形状等とすることもできる。
【００５１】
支持部１２は、連結部１３を介して作用部１１を支持する領域である。支持部１２は、図２に示すように、ここでは四角枠状をなしており、作用部１１と連結部１３とを囲むようにこれらの周囲に形成されている。なお、支持部１２の形状は、作用部１１を支持できる形状であれば四角枠状に限られず、例えば円形枠状等とすることもできる。
【００５２】
連結部１３は、作用部１１と支持部１２とを連結する領域である。連結部１３は、図２に示すように、作用部１１と支持部１２の間に形成され、ここではＴ字梁状をなしている。なお、連結部１３の形状は、作用部１１と支持部１２とを連結できる形状であればＴ字梁状に限られず、例えばＹ字梁状等とすることもできる。
【００５３】
連結部１３は、図２に示すように、作用部１１の中心に対して４回対称となるように、力覚センサ用チップ１００の四辺に対応して形成することが好ましい。このように、作用部１１を中心として４回対称となるように連結部１３を形成することで、支持部１２が四方向からバランス良く作用部１１を支持することができる。
【００５４】
連結部１３は、図２に示すように、橋梁部１３Ａａ，１３Ｂａ，１３Ｃａ，１３Ｄａと、弾性部１３Ａｂ，１３Ｂｂ，１３Ｃｂ，１３Ｄｂと、の２つの領域から構成されている。なお、図２において、橋梁部１３Ａａ，１３Ｂａ，１３Ｃａ，１３Ｄａは、実線の波括弧で表す領域として、弾性部１３Ａｂ，１３Ｂｂ，１３Ｃｂ，１３Ｄｂは、一点鎖線で四角く囲った領域として、示している。
【００５５】
橋梁部１３Ａａ，１３Ｂａ，１３Ｃａ，１３Ｄａは、図２に示すように、長さ方向における一方の端部が作用部１１に接続され、他方の端部がそれぞれに対応する弾性部１３Ａｂ，１３Ｂｂ，１３Ｃｂ，１３Ｄｂの長さ方向における中心部と接続されている。また、弾性部１３Ａｂ，１３Ｂｂ，１３Ｃｂ，１３Ｄｂは、図２に示すように、長さ方向における両端部が支持部１２の内周に接続され、中心部がそれぞれに対応する橋梁部１３Ａａ，１３Ｂａ，１３Ｃａ，１３Ｄａの他方の端部と接続されている。
【００５６】
ここで、橋梁部１３Ａａ，１３Ｂａ，１３Ｃａ，１３Ｄａは、それぞれ剛性の高い領域として、弾性部１３Ａｂ，１３Ｂｂ，１３Ｃｂ，１３Ｄｂは、それぞれ剛性の低い領域として形成することが好ましい。
【００５７】
このように、連結部１３を剛性の高い領域と剛性の低い領域とに分けて形成することで、作用部１１に外力が印加された際に、弾性部１３Ａｂ，１３Ｂｂ，１３Ｃｂ，１３Ｄｂが、橋梁部１３Ａａ，１３Ｂａ，１３Ｃａ，１３Ｄａにかかる余分な歪みを吸収し、一方向への力またはモーメントの印加による力覚センサ用チップ１００全体の歪みの発生を抑制することができる。従って、特定の方向の力またはモーメントに対応する歪検出用抵抗素子Ｓに選択的に歪みを発生させることができ、他軸干渉を大幅に抑制することができる。
【００５８】
なお、他軸干渉とは、単一成分の力の入力があった際に、その他の成分の力の入力が「０」であるにも関わらず、ノイズ等の外乱によって測定結果が「０」とならない現象、すなわち、成分の力またはモーメントの測定値が他軸の力またはモーメントによって変動する現象のことを指している。
【００５９】
第１貫通孔１４ａ，１４ｂ，１４ｃ，１４ｄは、図２に示すように、ベース部材１０の厚さ方向に貫通して形成されたスリット状の孔である。当該第１貫通孔１４ａ，１４ｂ，１４ｃ，１４ｄは、前記した作用部１１と支持部１２と連結部１３とを機能的に分離する役割を果たしている。力覚センサ用チップ１００は、このような第１貫通孔１４ａ，１４ｂ，１４ｃ，１４ｄを有することにより、作用部１１に印加された外力を支持部１２等に分散させずに、後記する歪検出用抵抗素子Ｓに集中させることができ、作用部１１に印加された外力をより正確に検出することができる。
【００６０】
第２貫通孔１５ａ，１５ｂ，１５ｃ，１５ｄは、図２に示すように、ベース部材１０の厚さ方向に貫通して形成された略Ｌ字状の孔である。当該第２貫通孔１５ａ，１５ｂ，１５ｃ，１５ｄは、前記した剛性の高い領域とした橋梁部１３Ａａ，１３Ｂａ，１３Ｃａ，１３Ｄａと、剛性の低い領域とした弾性部１３Ａｂ，１３Ｂｂ，１３Ｃｂ，１３Ｄｂと、を機能的に分離する役割を果たしている。力覚センサ用チップ１００は、このような第２貫通孔１５ａ，１５ｂ，１５ｃ，１５ｄを有することにより、作用部１１に印加された外力を支持部１２等に分散させずに、後記する歪検出用抵抗素子Ｓに集中させることができ、作用部１１に印加された外力をより正確に検出することができる。
【００６１】
次に、図２〜図６を参照しながら、第１実施形態に係る力覚センサ用チップ１００の内部構成について、詳細に説明する。力覚センサ用チップ１００は、図３に示すように、ベース部材１０と、歪検出用抵抗素子Ｓと、抵抗素子用配線２１と、薄膜抵抗２２と、薄膜抵抗用配線２４と、層間絶縁膜２５と、保護膜２６と、からなる積層構造を有している。
【００６２】
このような力覚センサ用チップ１００は、ベース部材１０の表面に半導体製造プロセス技術（フォトリソグラフィ等のエッチング処理、レジストパターン、イオン注入、Ｐ−ＣＶＤ、スパッタリング、ＲＩＥ等の成膜処理）を適用して各層を積層することによって、製造することができる。
【００６３】
歪検出用抵抗素子（ピエゾ抵抗素子）Ｓは、力覚センサ用チップ１００において、外力の大きさや方向を検出するための素子である。歪検出用抵抗素子Ｓは、変形によって抵抗値が変化する物質で構成されており、抵抗値の変化を電気信号として検出することで、外力の大きさや方向を測定する。歪検出用抵抗素子Ｓは、例えば、半導体製造工程においてベース部材１０にボロン等の不純物をイオン注入することで形成することができる。
【００６４】
歪検出用抵抗素子Ｓは、図３に示すように、ベース部材１０の上層に形成されるとともに、図２に示すように、外力が印加された場合におけるベース部材１０の変形発生部、すなわち、作用部１１と連結部１３との接続部分にあたる変形発生部に複数（ここでは３つ）形成されている。ここで変形発生部とは、図２に示すように、作用部１１に印加される外力による歪みが最も発生する作用部１１と橋梁部１３Ａａ，１３Ｂａ，１３Ｃａ，１３Ｄａとの接続部分近傍のことを指している。なお、歪検出用抵抗素子Ｓは、図２に示すように、橋梁部１３Ａａ，１３Ｂａ，１３Ｃａ，１３Ｄａの長軸方向に対して各々が平行となるように形成されている。
【００６５】
抵抗素子用配線２１は、歪検出用抵抗素子Ｓと、後記する信号電極２７ａ、ＧＮＤ電極２７ｂ等を接続するための配線である。抵抗素子用配線２１は、図３に示すように、歪検出用抵抗素子Ｓの上層において、断面Ｔ字状で形成されている。ここで、抵抗素子用配線２１の断面形状は、歪検出用抵抗素子Ｓと、後記する信号電極２７ａ、ＧＮＤ電極２７ｂ等を電気的に接続可能であれば、上記のような形状に限定されない。なお、抵抗素子用配線２１による歪検出用抵抗素子Ｓと信号電極２７ａおよびＧＮＤ電極２７ｂ等との配線状態については、後記する。
【００６６】
薄膜抵抗２２は、通電による抵抗熱によって歪検出用抵抗素子Ｓを加熱するためのものである。薄膜抵抗２２は、図３に示すように、歪検出用抵抗素子Ｓの近傍である上層に、抵抗素子用配線２１および後記する層間絶縁膜２５を介して形成される。また、薄膜抵抗２２は、図３に示すように、複数の歪検出用抵抗素子Ｓと所定間隔を置いて、対向するように対面位置に形成されている。
【００６７】
薄膜抵抗２２は、歪検出用抵抗素子Ｓの上層に一部でも形成されていれば、通電による抵抗熱によって歪検出用抵抗素子Ｓを十分に加熱することができる。従って、薄膜抵抗２２は、例えば図２に示す連結部１３Ａに形成された３つの歪検出用抵抗素子Ｓのそれぞれの面積の一部あるいは全部と対向するように、３つの歪検出用抵抗素子Ｓと所定間隔を置いて対向するように形成する。
【００６８】
但し、薄膜抵抗２２は、図４に示すように平面視した場合において、複数の歪検出用抵抗素子Ｓを包含する面積で形成することが好ましい。この「複数の歪検出用抵抗素子Ｓを包含する面積」とは、例えば、図２に示す連結部１３Ａに形成された３つの歪検出用抵抗素子Ｓとその間のピッチ部分を全て合計した面積以上のことを意味している。従って、３つの歪検出用抵抗素子Ｓとその間のピッチ部分を全て合計した面積と完全に一致させて形成してもよく、あるいは、図４に示すように、３つの歪検出用抵抗素子Ｓとその間のピッチ部分を全て合計した面積よりも大きく形成してもよい。なお、薄膜抵抗２２は、図４に示すような略長方形状のみに限定されず、ベース部材１０の形状や配線状態に合わせて、正方形状、円形状、菱形状に形成することもできる。
【００６９】
また、薄膜抵抗２２は、図４に示すように、その一端が後記する薄膜抵抗用配線２４を介して高電位側電極２３ａと接続され、その他端が薄膜抵抗用配線２４を介して低電位側電極２３ｂと接続されている。
【００７０】
このような薄膜抵抗２２に対して、高電位側電極２３ａおよび低電位側電極２３ｂから電圧を印加すると、抵抗熱が発生し、当該抵抗熱が層間絶縁膜２５、抵抗素子用配線２１を介して、歪検出用抵抗素子Ｓに伝達される。従って、力覚センサ用チップ１００は、薄膜抵抗２２を備えることによって、例えばセンサ起動直後の歪検出用抵抗素子Ｓの発熱を促進し、電圧印加後から定常状態になるまでの時間を大幅に短縮することができる。
【００７１】
なお、前記したように、薄膜抵抗２２は歪検出用抵抗素子Ｓと対向する近傍（上層）に配置されるため、その抵抗熱はタイムラグなく歪検出用抵抗素子Ｓに伝達される。また、前記したように、薄膜抵抗２２は複数の歪検出用抵抗素子Ｓを包含する面積で形成されているため、複数の歪検出用抵抗素子Ｓを温度ムラなく加熱することができる。従って、力覚センサ用チップ１００は、このような薄膜抵抗２２を備えることで、歪検出用抵抗素子Ｓの発熱を促進する際の電力消費を最小限に抑えることができるとともに、過剰な熱によるベース部材１０の変形を防止することができる。
【００７２】
高電位側電極２３ａおよび低電位側電極２３ｂは、支持部１２上に形成された電極であり、薄膜抵抗２２に対して電圧を印加することで、当該薄膜抵抗２２に抵抗熱を発生させるための電極である。力覚センサ用チップ１００は、センサ起動直後から高電位側電極２３ａおよび低電位側電極２３ｂによって薄膜抵抗２２に電圧を印加することで、薄膜抵抗２２の抵抗熱によって歪検出用抵抗素子Ｓの発熱を促進し、電圧印加後から歪検出用抵抗素子の温度が定常状態になるまでの時間を大幅に短縮することができる。
【００７３】
高電位側電極２３ａおよび低電位側電極２３ｂは、図４に示すように、支持部１２上において互いに対角の位置に二対で形成されることが好ましい。高電位側電極２３ａおよび低電位側電極２３ｂをこのような位置関係で形成・配置することにより、薄膜抵抗２２と各電極とのの配線設計が容易となる。
【００７４】
薄膜抵抗用配線２４は、前記したように、薄膜抵抗２２を高電位側電極２３ａおよび低電位側電極２３ｂに電気的に接続するための配線である。薄膜抵抗用配線２４は、図３に示すように、薄膜抵抗２２の上層に形成されている。また、薄膜抵抗用配線２４は、図４に示すように平面視すると、第２貫通孔１５ａ，１５ｂ，１５ｃ，１５ｄに沿って形成され、その一端が高電位側電極２３ａまたは低電位側電極２３ｂと接続され、その他端が薄膜抵抗２２と接続されている。
【００７５】
層間絶縁膜２５は、薄膜抵抗２２と抵抗素子用配線２１とを絶縁するための膜（層）である。層間絶縁膜２５は、図３に示すように、ベース部材１０と、歪検出用抵抗素子Ｓと、抵抗素子用配線２１と、薄膜抵抗２２と、を被覆するように形成されている。層間絶縁膜２５は、例えば酸化膜で構成することができる。
【００７６】
保護膜２６は、力覚センサ用チップ１００を保護するための膜（層）である。保護膜２６は、図３に示すように、薄膜抵抗２２の上層に、層間絶縁膜２５を介して形成されている。保護膜２６は、例えば窒化膜で構成することができる。力覚センサ用チップ１００は、チップ最表面に保護膜２６を備えることで、外力印加による破損を防止することができる。
【００７７】
次に、図５および図６を参照しながら、第１実施形態に係る力覚センサ用チップ１００の歪検出用抵抗素子Ｓ（Ｓｘａ１，Ｓｘａ２，Ｓｘａ３，Ｓｘｂ１，Ｓｘｂ２，Ｓｘｂ３，Ｓｙａ１，Ｓｙａ２，Ｓｙａ３，Ｓｙｂ１，Ｓｙｂ２，Ｓｙｂ３）の周囲の構成と、各素子・各電極の配線状態について、詳細に説明する。なお、図５における各素子・各電極の配線状態は、縮尺の関係上簡略化して示している。
【００７８】
図５に示すように、力覚センサ用チップ１００の歪検出用抵抗素子Ｓ周囲の支持部１２上には、信号電極２７ａと、ＧＮＤ電極２７ｂと、温度補償用抵抗素子２８と、温度補償用電極３０と、が形成されている。
【００７９】
信号電極２７ａおよびＧＮＤ電極２７ｂは、歪検出用抵抗素子Ｓに対して電圧を印加するための電極である。信号電極２７ａは、歪検出用抵抗素子Ｓの一端と抵抗素子用配線２１ａによって接続され、当該抵抗素子用配線２１ａは、後記するようにセンサ内部またはセンサ外部のＡＤコンバータ３２と接続され（図７、図８参照）、歪検出用抵抗素子Ｓの電流−電圧特性から抵抗値が測定されるとともに、印加される外力が解析される。また、ＧＮＤ電極２７ｂは、歪検出用抵抗素子Ｓの他端と抵抗素子用配線２１ｂによって接続されている。
【００８０】
ここで、支持部１２の右辺に配置された信号電極２７ａ，２７ａ，２７ａは、図５に示すように、抵抗素子用配線２１ａ，２１ａ，２１ａを介して、それぞれ歪検出用抵抗素子Ｓｘａ１，Ｓｘａ２，Ｓｘａ３と接続される。また、支持部１２の下辺に配置された信号電極２７ａ，２７ａ，２７ａは、図５に示すように、抵抗素子用配線２１ａ，２１ａ，２１ａを介して、それぞれ歪検出用抵抗素子Ｓｙｂ１，Ｓｙｂ２，Ｓｙｂ３と接続されている。また、符号は省略したものの、支持部１２の左辺および上辺に配置された信号電極２７ａ，２７ａ，２７ａも同様に配線される。
【００８１】
また、支持部１２の右辺に配置されたＧＮＤ電極２７ｂ，２７ｂ，２７ｂは、図５に示すように、抵抗素子用配線２１ｂ，２１ｂ，２１ｂを介して、それぞれ歪検出用抵抗素子Ｓｘａ１，Ｓｘａ２，Ｓｘａ３と接続される。また、支持部１２の下辺に配置されたＧＮＤ電極２７ｂ，２７ｂ，２７ｂは、図５に示すように、抵抗素子用配線２１ｂ，２１ｂ，２１ｂを介して、それぞれ歪検出用抵抗素子Ｓｙｂ１，Ｓｙｂ２，Ｓｙｂ３と接続されている。また、符号は省略したものの、支持部１２の左辺および上辺に配置されたＧＮＤ電極２７ｂ，２７ｂ，２７ｂも同様に配線される。
【００８２】
図６は、図５に示した歪検出用抵抗素子Ｓｙｂ２と各素子・各電極の実際の配線状態を示したものである。図６に示すように、歪検出用抵抗素子Ｓおよび温度補償用抵抗素子２８の一端側は、それぞれグラウンド電位ＧＮＤに接続されている。また、歪検出用抵抗素子Ｓの他端側は、信号電極２７ａと接続され、温度補償用抵抗素子２８の他端側は、温度補償用電極３０と接続されている。なお、図示は省略したが、図５に示したその他の歪検出用抵抗素子Ｓｘａ１，Ｓｘａ２，Ｓｘａ３，Ｓｘｂ１，Ｓｘｂ２，Ｓｘｂ３，Ｓｙａ１，Ｓｙａ２，Ｓｙａ３，Ｓｙｂ１，Ｓｙｂ３についても、同様の配線状態となっている。
【００８３】
温度補償用抵抗素子２８は、歪検出用抵抗素子Ｓの温度補償を行うための素子である。温度補償用抵抗素子２８は、歪検出用抵抗素子Ｓと同じ素子で構成されており、図５に示すように、外力による歪みの影響を受けることのない支持部１２上に形成されている。温度補償用抵抗素子２８は、その一端が温度補償用配線２９ｂを介して温度補償用電極３０と接続され、その他端が温度補償用配線２９ａを介してグラウンド電位と接続されている。また、温度補償用抵抗素子２８の一端は、抵抗素子用配線２１ｂを介して歪検出用抵抗素子Ｓと接続されるとともに、図示しないグラウンド電位と接続されている。さらに、温度補償用抵抗素子２８は、後記するＡＤコンバータ３２とも接続され、温度補償用抵抗素子２８によって生成される歪検出信号が当該ＡＤコンバータ３２に入力されるように構成されている（図７、図８参照）。
【００８４】
温度補償用配線２９ａ，２９ｂは、温度補償用抵抗素子２８を温度補償用電極３０および図示しないグラウンド電位に接続するための配線である。また、温度補償用電極３０は、温度補償用抵抗素子２８に対して電圧を印加するための電極である。
【００８５】
力覚センサ用チップ１００は、この温度補償用電極３０に所定の電圧を印加した際の抵抗値と、室温の際の抵抗値との比を求めることで、周囲温度に基づいて、歪検出用抵抗素子Ｓｘａ２，Ｓｘｂ２，Ｓｙａ２，Ｓｙｂ２の温度補償を行うことができる。すなわち、力覚センサ用チップ１００は、温度補償用抵抗素子２８および温度補償用電極３０を設けることで、外力の影響を受けることのない温度補償用抵抗素子２８の抵抗値変化をもとに、外力測定用の歪検出用抵抗素子Ｓｘａ２，Ｓｘｂ２，Ｓｙａ２，Ｓｙｂ２の抵抗変化の測定結果を常に補正することができ、周囲温度に影響されない力およびモーメントの測定を行うことができる。なお、温度補償用抵抗素子２８は、後記する第３実施形態に係る力覚センサ用チップ１０２のように、全ての歪検出用抵抗素子Ｓに対応して１２個設けることもできる（図１３参照）。
【００８６】
バイアス電極３１は、ベース部材１０に対して、図示しない外部電源から与えられたバイアス電圧を印加するための電極である。このバイアス電極３１を介して印加されるバイアス電圧により、歪検出用抵抗素子Ｓの界面に空乏層が成長し、歪検出用抵抗素子Ｓとベース部材１０との間と、隣接する歪検出用抵抗素子Ｓ間の絶縁を行うことができる。従って、各歪検出用抵抗素子Ｓ間のリーク電流を防止し、電流ノイズの影響を低減することができる。また、電気的にベース部材１０を一定電位に固定することにより、電位のふらつき防止やノイズ耐性を向上させることができ、連結部１３の上層に形成された歪検出用抵抗素子Ｓの歪みに対応したピエゾ効果に基づく抵抗変化量を、高い精度で測定することができる。
【００８７】
次に、図７および図８を参照しながら、第１実施形態に係る力覚センサ用チップ１００における歪検出用抵抗素子Ｓと温度補償用抵抗素子２８の電気接続関係について、簡単に説明する。力覚センサ用チップ１００は、図７（ａ）の回路図に示すように、歪検出用抵抗素子Ｓと、温度補償用抵抗素子２８と、がブリッジ回路の下半分に対応するハーフブリッジ回路ＨＢを構成している。なお、図７（ａ）に示す歪検出用抵抗素子Ｓは、具体的には図５における歪検出用抵抗素子Ｓｘａ２，Ｓｘｂ２，Ｓｙａ２，Ｓｙｂ２を意味している。
【００８８】
ハーフブリッジ回路ＨＢにおいて、歪検出用抵抗素子Ｓおよび温度補償用抵抗素子２８の一端側（本図上の下側）は、図７（ａ）に示すように、相互に連結されるとともに、グラウンド電位ＧＮＤに接続されている。また、歪検出用抵抗素子Ｓおよび温度補償用抵抗素子２８の他端側（本図上の上側）は、それぞれ信号電極２７ａおよび温度補償用電極３０と接続されている。また、信号電極２７ａおよび温度補償用電極３０は、それぞれチップ外部に設けられた外付抵抗と接続されており、ブリッジ回路を構成している。
【００８９】
また、ハーフブリッジ回路ＨＢにおいて、歪検出用抵抗素子Ｓおよび温度補償用抵抗素子２８は、図７（ａ）に示すように、センサ内部に設けられたＬＰＦ（ローパスフィルタ）３４およびＡＤコンバータ３２と接続され、歪検出用抵抗素子Ｓおよび温度補償用抵抗素子２８によって生成される歪検出信号が当該ＡＤコンバータ３２に入力されるように構成されている。
【００９０】
また、歪検出用抵抗素子Ｓおよび温度補償用抵抗素子２８は、図８（ａ）に示すように、センサ外部の図示しないアナログ基板に配置されたＬＰＦ（ローパスフィルタ）３４およびＡＤコンバータ３２と接続され、歪検出用抵抗素子Ｓおよび温度補償用抵抗素子２８によって生成される歪検出信号が当該ＡＤコンバータ３２に入力されるように構成されていてもよい。
【００９１】
ＡＤコンバータ３２は、具体的には図９に示すように、歪検出信号をＡＤ変換するΔΣＡＤコンバータ（デルタシグマＡＤコンバータ）３２ａと、２つの歪検出信号の差をとるＰＧＡ（Programmable Gain Amplifier）３２ｂと、リファレンス電圧を印加するＲｅｆ．（Reference）３２ｃと、ＡＤ変換のタイミングパルスを発振するＯＳＣ（Oscillator）３２ｄと、インターフェイスであるＩ／Ｆ（Interface）３２ｅと、を備えている。
【００９２】
ここで、ΔΣＡＤコンバータ３２ａとは、アナログ信号をデジタル信号に変換するコンバータであって、通常のＡＤコンバータよりも低消費電力かつ高速クロック動作および高ＳＮＲ（signal-to-noise ratio：信号対雑音比）を実現可能なコンバータのことを指している。なお、ΔΣＡＤコンバータ３２ａを始めとするＡＤコンバータ３２の各構成はいずれも周知の構成であるため、その詳しい機能・動作等の説明は省略する。
【００９３】
このように構成したハーフブリッジ回路ＨＢでは、歪検出用抵抗素子Ｓおよび温度補償用抵抗素子２８からの歪検出信号がＡＤコンバータ３２に入力されると、ＡＤコンバータ３２は、２つの歪検出信号の差をとって温度補償された歪検出信号を算出し、かつ、当該温度補償後の歪検出信号をＡＤ変換してデジタル値に変換する。また、ＡＤコンバータ３２は、デジタル変換した歪検出信号を、演算処理を行うための図示しないセンサ外部のコンピュータ等に入力する。そして、当該コンピュータ等は、支持部１２に印加された正確な外力を算出する。
【００９４】
さらに、ハーフブリッジ回路ＨＢでは、温度補償用抵抗素子２８からの歪検出信号が図示しないセンサ外部のモニタ装置等に入力され、温度補償用抵抗素子２８が正常に機能しているかどうかについても監視を行う。
【００９５】
力覚センサ用チップ１００は、図７（ｂ）の回路図に示すように、前記したハーフブリッジ回路ＨＢの信号電極２７ａおよび温度補償用電極３０と接続された外付抵抗Ｒ１，Ｒ２をチップ内部に設けてフルブリッジ回路ＦＢを構成してもよい。フルブリッジ回路ＦＢにおいて、歪検出用抵抗素子Ｓおよび温度補償用抵抗素子２８の一端側（本図上の下側）は、図７（ｂ）に示すように、相互に連結されるとともに、グラウンド電位ＧＮＤに接続されている。また、歪検出用抵抗素子Ｓおよび温度補償用抵抗素子２８の他端側（本図上の上側）は、それぞれ信号電極２７ａおよび温度補償用電極３０の一端側（本図上の下側）に接続されている。そして、信号電極２７ａおよび温度補償用電極３０の他端側（本図上の上側）は、それぞれ外付抵抗Ｒ１，Ｒ２と接続された後に相互に連結され、センサ外部の電源電圧ＶＥに接続されている。
【００９６】
また、フルブリッジ回路ＦＢにおいて、歪検出用抵抗素子Ｓおよび温度補償用抵抗素子２８は、図７（ｂ）に示すように、センサ内部に設けられたＬＰＦ（ローパスフィルタ）３４およびＡＤコンバータ３２と接続され、歪検出用抵抗素子Ｓおよび温度補償用抵抗素子２８によって生成される歪検出信号が当該ＡＤコンバータ３２に入力されるように構成されている。
【００９７】
また、歪検出用抵抗素子Ｓおよび温度補償用抵抗素子２８は、図８（ｂ）に示すように、センサ外部の図示しないアナログ基板に配置されたＬＰＦ（ローパスフィルタ）３４およびＡＤコンバータ３２と接続され、歪検出用抵抗素子Ｓおよび温度補償用抵抗素子２８によって生成される歪検出信号が当該ＡＤコンバータ３２に入力されるように構成されていてもよい。
【００９８】
力覚センサ用チップ１００は、このようなフルブリッジ回路ＦＢで構成することで、歪検出用抵抗素子Ｓの抵抗値の変化から、温度変化による抵抗値の変化をキャンセルし、歪検出用抵抗素子Ｓにおける外力による抵抗値の変化のみを適切に取り出すことができる。従って、作用部１１に印加された外力をより正確に検出することができる。
【００９９】
次に、図１０を参照しながら、第１実施形態に係る力覚センサ用チップ１００の動作、すなわち外力の大きさと方向の検出方法の一例について、簡単に説明する。なお、説明の便宜上、図１０に示す各変形パターン４２は、その変形状態を誇張して示している。また、以下の説明では、前記したように、直交座標系の３軸（Ｘ軸、Ｙ軸、Ｚ軸）におけるＸ軸方向の力をＦｘと、Ｙ軸方向の力をＦｙと、Ｚ軸方向の力をＦｚとし、またＸ軸に対して回転方向に与えられるモーメントをＭｘと、Ｙ軸に対して回転方向に与えられるモーメントをＭｙと、Ｚ軸に対して回転方向に与えられるモーメントをＭｚとする。
【０１００】
Ｆｘ［Ｎ］，Ｆｙ［Ｎ］，Ｆｚ［Ｎ］，Ｍｘ［Ｎ・ｃｍ］，Ｍｙ［Ｎ・ｃｍ］，Ｍｚ［Ｎ・ｃｍ］からなる外力（軸力）が、力覚センサ用チップ１００の作用部１１に印加されると、その大きさに応じて連結部１３に変形が生じる。そして、この連結部１３の変形に従って、歪検出用抵抗素子Ｓが歪み、その歪みに応じた歪検出信号を解析することで、外力の大きさと方向を検出することができる。
【０１０１】
なお、外部構造体（例えばマニピュレータの末梢端部等）に加えられた外力を伝達する外力伝達部材（図示せず）が作用部１１に接続され力覚センサ用チップ１００の作用部１１に外力が印加される。この際、外部構造体に加えられた外力を減衰する減衰機構をセンサ筺体に設けることでセンサのダイナミックレンジを大きくすることができる。
【０１０２】
ここで、６つの外力のいずれか、またはこれらを組み合せたものが力覚センサ用チップ１００におけるチップ中央部の作用部１１に印加されると、外力が印加された作用部１１は、チップ周囲部の支持部１２および、連結部１３によって支持されながら、その位置を変化させる。その結果、作用部１１と支持部１２とを連結する連結部１３において、印加された外力に応じた固有の変形が生じる。そして、この連結部１３で変形が生じると、その変形の仕方に応じた特有の歪検出信号が出力される。
【０１０３】
図１０では、作用部１１に印加された外力の種類を（ａ）に、その際の変形パターンを（ｂ）に、印加された外力に特徴的な歪検出信号を（ｃ）に示している。この力覚センサ用チップ１００の変形パターンは、平面形状での変形パターン４１と縦断面形状での変形パターン４２とで示している。また、歪検出信号は、抵抗値増減の演算式で表現している。なお、抵抗値増減の演算式で用いられている各抵抗変化量Ｒ１１，Ｒ１２，Ｒ１３，Ｒ２１，Ｒ２２，Ｒ２３，Ｒ３１，Ｒ３２，Ｒ３３，Ｒ４１，Ｒ４２，Ｒ４３は、前記した１２個の歪検出用抵抗素子（Ｓｘａ１，Ｓｘａ２，Ｓｘａ３），（Ｓｘｂ１，Ｓｘｂ２，Ｓｘｂ３），（Ｓｙａ１，Ｓｙａ２，Ｓｙａ３），（Ｓｙｂ１，Ｓｙｂ２，Ｓｙｂ３）に関して、それぞれ（Ｒ１１，Ｒ１２，Ｒ１３），（Ｒ３１，Ｒ３２，Ｒ３３），（Ｒ２１，Ｒ２２，Ｒ２３），（Ｒ４１，Ｒ４２，Ｒ４３）で対応させて示している。
【０１０４】
図１０に示されるように、外力Ｆｘが印加されると、矢印４３のような力が加わり、出力信号として、（（Ｒ２１−Ｒ２３）＋（Ｒ４３−Ｒ４１））／４の演算式で決まる歪検出信号を得ることができる。また、外力Ｆｚが印加されると、矢印４４のような力が加わり、出力信号として、−（Ｒ１２＋Ｒ２２＋Ｒ３２＋Ｒ４２）／４の演算式で決まる歪検出信号を得ることができる。また、外力Ｍｙが印加されると、矢印４５のような力が加わり、出力信号として、（Ｒ１２−Ｒ３２）／２の演算式で決まる歪検出信号を得ることができる。そして、外力Ｍｚが印加されると、矢印４６のような力が加わり、出力信号として、（（Ｒ１３−Ｒ１１）＋（Ｒ２３−Ｒ２１）＋（Ｒ３３−Ｒ３１）＋（Ｒ４３−Ｒ４１））／８の演算式で決まる歪検出信号を得ることができる。そして、これらの歪検出信号を例えば周知の行列演算によって適切に演算することで、力覚センサ用チップ１００の作用部１１に印加された外力を知ることができる。
【０１０５】
ここで、前記したような力覚センサ用チップ１００の動作時においては、当該センサに駆動のための電圧を印加し始めてから、歪検出用抵抗素子Ｓの温度が定常状態となって動作が安定するまでに所定の時間が必要となる。しかし、力覚センサ用チップ１００は、歪検出用抵抗素子Ｓの近傍（上層）に薄膜抵抗２２が配置されているため、センサ駆動と同時に当該薄膜抵抗２２に対して電圧を印加することによって、その抵抗熱をタイムラグなく歪検出用抵抗素子Ｓに伝達することができる。従って、歪検出用抵抗素子Ｓの自己発熱を促進することができ、電圧印加後から歪検出用抵抗素子Ｓの温度が定常状態になるまでの時間を大幅に短縮することができる。
【０１０６】
次に、図１１および図１２を参照しながら、第２実施形態に係る力覚センサ用チップ１０１について、詳細に説明する。第２実施形態に係る力覚センサ用チップ１０１は、ベース部材１０に積層される薄膜抵抗２２の面積および薄膜抵抗用配線２４の配線経路以外は、前記した力覚センサ用チップ１００と同様の構成を備えている。従って、前記した力覚センサ用チップ１００と重複する構成については、同じ符号を付して説明を省略する。
【０１０７】
また、第２実施形態に係る力覚センサ用チップ１０１は、第１実施形態に係る力覚センサ用チップ１００と、全体構成（図１，２）、歪検出用抵抗素子Ｓとその配線状態（図５）、電気接続関係を示す回路図（図７）、動作（図１０）が同じであるため、これらについても説明を省略する。
【０１０８】
力覚センサ用チップ１０１は、図１１に示すように平面視すると、薄膜抵抗２２が歪検出用抵抗素子Ｓのそれぞれの面積と同等の面積で、かつ、当該歪検出用抵抗素子Ｓの数と同じ数で形成されている。また、薄膜抵抗２２は、図１１に示すように、歪検出用抵抗素子Ｓと所定間隔を置いて対向するように形成されている。
【０１０９】
ここで、前記した「歪検出用抵抗素子Ｓのそれぞれの面積と同等の面積」とは、図１１に示すようにチップ上方から平面視した場合において、個々の歪検出用抵抗素子Ｓがその上層に形成された薄膜抵抗２２によって隠れる面積のことを意味している。但し、個々の歪検出用抵抗素子Ｓの面積とその上層の薄膜抵抗２２の面積を厳密に一致させる必要はなく、薄膜抵抗２２の面積が歪検出用抵抗素子Ｓの面積よりも多少小さいか、あるいは大きくてもよい。
【０１１０】
また、薄膜抵抗２２は、図１２に示すように、歪検出用抵抗素子Ｓの近傍である上層に、抵抗素子用配線２１および層間絶縁膜２５を介して形成されている。
【０１１１】
薄膜抵抗２２の上層には、図１２に示すように、薄膜抵抗用配線２４が形成されている。そして、薄膜抵抗２２は、図１１に示すように、薄膜抵抗用配線２４を介して、薄膜抵抗２２の一端が高電位側電極２３ａと、他端が低電位側電極２３ｂと接続されている。さらに、薄膜抵抗２２の上層には、薄膜抵抗用配線２４および層間絶縁膜２５を介して、保護膜２６が形成されている。
【０１１２】
力覚センサ用チップ１０１は、このように歪検出用抵抗素子Ｓの上層において、薄膜抵抗２２が歪検出用抵抗素子Ｓの面積と同等の面積で、かつ、同じ数で形成されているため、薄膜抵抗２２の抵抗熱を歪検出用抵抗素子Ｓに対してのみ効率良く伝達させることができる。従って、薄膜抵抗２２に印加する電圧をより抑えることができるとともに、抵抗熱のベース部材１０に対する影響を極力抑えることができる。
【０１１３】
次に、図１３および図１４を参照しながら、第３実施形態に係る力覚センサ用チップ１０２について、詳細に説明する。第３実施形態に係る力覚センサ用チップ１０２は、図示は省略したものの、前記した力覚センサ用チップ１００，１０１と同様に、ベース部材１０と、歪検出用抵抗素子Ｓと、抵抗素子用配線２１と、薄膜抵抗２２と、薄膜抵抗用配線２４と、層間絶縁膜２５と、保護膜２６と、からなる積層構造を有している。従って、前記した力覚センサ用チップ１００，１０１と重複する構成については、同じ符号を付して説明を省略する。また、力覚センサ用チップ１０２は、電気接続関係を示す回路図（図７）についても、前記した力覚センサ用チップ１００，１０１と同様である。
【０１１４】
但し、力覚センサ用チップ１０２は、前記した力覚センサ用チップ１００，１０１とはベース部材１０における貫通孔の形状、チップ内部における配線レイアウトおよび、温度補償用抵抗素子２８の数が異なっている。すなわち、力覚センサ用チップ１０２は、図１３に示すように、ベース部材１０に４つ形成した第１貫通孔１６を略直線状のスリット孔とするとともに、図１３を平面視した場合における右側の第１貫通孔１６の外側中央の領域に非変形領域（自由端）を形成している。そして、この非変形領域に、モニタ用抵抗素子２８ａを配置している。
【０１１５】
また、力覚センサ用チップ１０２は、図１３に示すように、ベース部材１０に４つ形成した第２貫通孔１７を鉤状のスリット孔で形成するとともに、第２貫通孔１７の内側の領域に非変形領域を形成している。そして、この非変形領域に、温度補償用抵抗素子２８およびモニタ用抵抗素子２８ａを配置している。
【０１１６】
また、力覚センサ用チップ１０２においては、図１３に示すように、歪検出用抵抗素子Ｓが外力が印加された場合におけるベース部材１０の変形発生部、すなわち、作用部１１と連結部１３との接続部分にあたる変形発生部に複数（ここでは３つ）形成されている。また、この歪検出用抵抗素子Ｓの近傍には、当該歪検出用抵抗素子Ｓの数に合わせて、１２個の温度補償用抵抗素子２８が配置されている。そして、歪検出用抵抗素子Ｓの上層には、前記した力覚センサ用チップ１００，１０１と同様に、薄膜抵抗２２が形成されている（図示省略）。なお、当該薄膜抵抗２２は、力覚センサ用チップ１００のような複数の歪検出用抵抗素子Ｓを包含する面積、あるいは、力覚センサ用チップ１０１のような歪検出用抵抗素子Ｓのそれぞれの面積と同等の面積で、かつ、当該歪検出用抵抗素子Ｓの数と同じ数で形成することができる。
【０１１７】
モニタ用抵抗素子２８ａは、チップ温度（センサ組み立て後はセンサアッシーの温度も）を取得するものである。モニタ用抵抗素子２８ａは、ピエゾ抵抗素子で構成されており、環境温度の変化を抵抗値の変化として検出する。モニタ用抵抗素子２８ａは、歪検出用抵抗素子Ｓと同じ特性を有する素子で構成されている。また、モニタ用抵抗素子２８ａは、図１３に示すように、ベース部材１０上もしくは作用部１１の非変形領域上に形成される。また、支持部１２上と作用部１１の非変形領域上の両方に設けてもよい。
【０１１８】
なお、前記したように、温度補償用抵抗素子２８はベース部材１０上に歪検出用抵抗素子Ｓごとに設けられ、当該歪検出用抵抗素子Ｓとブリッジ回路を構成しているが、モニタ用抵抗素子２８ａは、チップ単位で設けられている。そして、モニタ用抵抗素子２８ａとブリッジ回路を構成する他の抵抗素子は、チップ外部の図示しないアナログ基板上に設けられている。
【０１１９】
モニタ用抵抗素子２８ａは、図１３に示すように、印加される外力Ｆによる歪みの影響を受けない非変形領域に配置されている。すなわち、モニタ用抵抗素子２８ａのそれぞれは、前記したように、対応する温度補償用抵抗素子２８の近傍であって、非変形領域となっている第２貫通孔１７の内側の領域および、右側の第１貫通孔１６の外側の領域に配置されている。力覚センサ用チップ１０２は、このように外力の影響を受けない場所にモニタ用抵抗素子２８ａを配置することで、力覚センサ用チップ１０２のチップ温度を取得できるように構成されている。
【０１２０】
ここで、力覚センサ用チップ１０２をハーフブリッジ回路ＨＢで構成すると、具体的には図１４（ａ）に示すような配線状態となる。なお、図１４（ａ）は、図１３における歪検出用抵抗素子Ｓｙｂ３とその近傍の温度補償用抵抗素子２８とでハーフブリッジ回路ＨＢを構成した場合の例である。また、図１４（ａ）に示す配線状態は、前記した図７（ａ）に示す電気接続関係の具体的な素子配置および配線状態を示したものである。
【０１２１】
ハーフブリッジ回路ＨＢにおいては、図１４（ａ）に示すように、歪検出用抵抗素子Ｓｙｂ３および温度補償用抵抗素子２８の一端側（本図上の上側）が相互に連結されとともに、その連結部分が図示しないグラウンド電位ＧＮＤと接続されている。また、歪検出用抵抗素子Ｓｙｂ３の他端側（本図上の下側）は、図示しない信号電極２７ａと接続され、温度補償用抵抗素子２８の他端側（本図上の下側）は、図示しない温度補償用電極３０と接続されている。
【０１２２】
なお、ハーフブリッジ回路ＨＢの場合、歪検出用抵抗素子Ｓは連結部１３上に設けられ、温度補償用抵抗素子２８は支持部１２上または、前記した非変形領域上に設けられている。
【０１２３】
また、力覚センサ用チップ１０２をフルブリッジ回路ＦＢで構成すると、具体的には図１４（ｂ）に示すような配線状態となる。なお、図１４（ｂ）は、図１３における歪検出用抵抗素子Ｓｙｂ１とその近傍の温度補償用抵抗素子２８とでフルブリッジ回路ＦＢを構成した場合の例である。また、図１４（ｂ）に示す配線状態は、前記した図７（ｂ）に示す電気接続関係の具体的な素子配置および配線状態を示したものである。
【０１２４】
フルブリッジ回路ＦＢにおいては、図１４（ｂ）に示すように、歪検出用抵抗素子Ｓｙｂ１の一端側（本図上の上側）および外付抵抗Ｒ２の一端側（本図上の上側）が相互に連結されるとともに、その連結部分が図示しない信号電極２７ａと接続されている。また、温度補償用抵抗素子２８の他端側（本図上の下側）および外付抵抗Ｒ１の一端側（本図上の上側）が相互に連結されるとともに、その連結部分が図示しない温度補償用電極３０と接続されている。
【０１２５】
また、外付抵抗Ｒ１および外付抵抗Ｒ２の他端側（本図上の下側）が相互に連結されるとともに、その連結部分が図示しない電源電圧と接続されている。そして、歪検出用抵抗素子Ｓｙｂ１の他端側（本図上の上側）および温度補償用抵抗素子２８の一端側（本図上の上側）が相互に連結されるとともに（図示省略）、図示しないグラウンド電位ＧＮＤに接続されている。
【０１２６】
なお、フルブリッジ回路ＦＢの場合、歪検出用抵抗素子Ｓは連結部１３上に設けられ、温度補償用抵抗素子２８および、ブリッジを形成する他の抵抗素子（外付抵抗Ｒ１，Ｒ２）は支持部１２上または、前記非変形領域上に設けられている。
【０１２７】
このように、第３実施形態に係る力覚センサ用チップ１０２は、第１貫通孔１６および第２貫通孔１７の形状を工夫することでベース部材１０上に非変形領域を確保し、当該非変形領域上に温度補償用抵抗素子２８およびモニタ用抵抗素子２８ａを配置している。従って、力覚センサ用チップ１０２は、歪検出用抵抗素子Ｓごとに温度補償を行うことができるため、センサ出力値から環境温度の影響を適切に除去して外力をより正確に検出することができる。
【０１２８】
次に、図１５を参照しながら、前記した力覚センサ用チップ１００，１０１，１０２の変形例について説明する。図１５（ａ）に示すハーフブリッジ回路ＨＢ２および、図１５（ｂ）に示すフルブリッジ回路ＦＢ２は、前記した力覚センサ用チップ１００，１０１，１０２のハーフブリッジ回路ＨＢおよびフルブリッジ回路ＦＢ（図７参照）に、バッファアンプ３３を追加したものである。従って、前記したハーフブリッジ回路ＨＢおよびフルブリッジ回路ＦＢと重複する構成については、同じ符号を付して説明を省略する。
【０１２９】
バッファアンプ３３は、歪検出信号のハイ・インピーダンスをロー・インピーダンスに変換することにより、ノイズの影響を抑制するものである。バッファアンプ３３は、図１５に示すように、歪検出用抵抗素子Ｓおよび温度補償用抵抗素子２８と、ＡＤコンバータ３２との間に接続される。また、バッファアンプ３３は、図１５に示すように、図７のＡＤコンバータ３２と同じくセンサ内部に設けられる。力覚センサ用チップ１００，１０１は、このようなバッファアンプ３３を備えることにより、ノイズの影響を抑え、作用部１１に印加された外力をより正確に検出することができる。
【０１３０】
また、バッファアンプ３３は、図１６に示すように、図８のＡＤコンバータ３２と同じくセンサ外部の図示しないアナログ基板に設けられてもよい。
【０１３１】
また、前記した力覚センサ用チップ１００，１０１，１０２は、いずれもセンサの表面側に歪検出用抵抗素子Ｓ、薄膜抵抗２２等を積層して構成しているが、これらを裏面側にも積層し、両面の歪検出用抵抗素子Ｓで外力およびモーメントを検出する構成としてもよい。この場合、センサの裏面側における歪検出用抵抗素子Ｓおよび薄膜抵抗２２の構成は、前記した図１、図２、図４、図５、図１１、図１３と同様となる。このように、力覚センサ用チップ１００，１０１，１０２の両面に歪検出用抵抗素子Ｓ、薄膜抵抗２２等を設けることにより、例えば単一成分の力の入力があった際に、より正確に外力を検出することができる。従って、片面で構成するよりも他軸干渉をより有効に防止することができる。
【０１３２】
次に、図１７〜図１９を参照しながら、薄膜抵抗２２を備える加速度センサ用チップ２００について、簡単に説明する。ここで、加速度センサは、抵抗素子を用いて直交する３軸（Ｘ軸、Ｙ軸、Ｚ軸）の各々についての加速度を測定するセンサであり、加速度センサ用チップ２００は、そのセンサ機能を担うチップである。
【０１３３】
加速度センサ用チップ２００は、図１７に示すように、作用部１１に重錘部５０を備えること以外は、前記した力覚センサ用チップ１００，１０１と同様の構成を備えている。従って、前記した力覚センサ用チップ１００，１０１と重複する構成については、同じ符号を付して説明を省略する。また、加速度センサ用チップ２００は、前記した力覚センサ用チップ１００，１０１と、歪検出用抵抗素子Ｓとその配線状態（図５）、電気接続関係を示す回路図（図７）が同じであるため、これらについても説明を省略する。
【０１３４】
なお、加速度センサ用チップ２００は、作用部１１に働いた慣性力による歪検出用抵抗素子Ｓの歪みを検出するものであるため、前記したような作用部１１に外力を直接印加するための外力伝達部材（図示せず）は不要である。また、加速度センサ用チップ２００は、連結部１３がより撓んだほうが加速度に対する感度が向上する。従って、重錘部５０を有する作用部１１や支持部１２よりも連結部１３を薄く形成することが好ましい。
【０１３５】
重錘部５０は、加速度がセンサ筺体（図示せず）に作用した際に慣性力を受けて変位するものである。重錘部５０は、図１７に示すように、支持部１２の中央に配置され、例えば、正方形状をなしている。重錘部５０の具体的な配置場所は、センサ筺体が加速度を受ける際に支持部１２に対して変位可能であれば限定されず、例えばベース部材１０（図３参照）の底部に配置することができる。重錘部５０は、例えば、ガラス等の平板で構成することができる。
【０１３６】
このような構成を備える加速度センサ用チップ２００においては、加速度を伴った外力がセンサ筺体、ひいては支持部１２に印加されると、重錘部５０が支持部１２に対して相対的に変位してベース部材１０の変形発生部に設けられた歪検出用抵抗素子Ｓが歪み、その抵抗値が変化する。そして、この抵抗値の変化から歪検出用抵抗素子の出力電圧の変化を検出し、加速度の大きさを測定する。
【０１３７】
ここで、加速度センサ用チップ２００は、前記した力覚センサ用チップ１００，１０１と同様に、薄膜抵抗２２が歪検出用抵抗素子Ｓと対向する近傍（上層）に配置されている。薄膜抵抗２２は、具体的には、図１８に示すように平面視した場合において、複数の歪検出用抵抗素子Ｓを包含する面積で形成されている。
【０１３８】
このような構成を備える加速度センサ用チップ２００は、歪検出用抵抗素子Ｓ上層の薄膜抵抗２２が複数の歪検出用抵抗素子Ｓを包含する面積で形成されているため、高電位側電極２３ａおよび低電位側電極２３ｂから薄膜抵抗２２に電圧を印加すると、その抵抗熱によって複数の歪検出用抵抗素子Ｓがタイムラグおよび温度ムラなく加熱される。従って、低コストで歪検出用抵抗素子Ｓの自己発熱を促進して過渡状態を短縮することができるとともに、過剰な熱によるベース部材１０の変形も防止することができる。
【０１３９】
また、薄膜抵抗２２は、図１９に示すように平面視した場合において、歪検出用抵抗素子Ｓのそれぞれの面積と同等の面積で、かつ、当該歪検出用抵抗素子Ｓの数と同じ数で形成してもよい。
【０１４０】
このような構成を備える加速度センサ用チップ２０１は、歪検出用抵抗素子Ｓ上層の薄膜抵抗２２が歪検出用抵抗素子Ｓの面積と同等の面積で、かつ、同じ数で形成されているため、薄膜抵抗２２の抵抗熱を歪検出用抵抗素子Ｓに対してのみ効率良く伝達させることができる。従って、薄膜抵抗２２に印加する電圧をより抑えることができるとともに、抵抗熱のベース部材１０に対する影響を極力抑えることができる。
【符号の説明】
【０１４１】
１０  ベース部材
１１  作用部
１２  支持部
１３  連結部
１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ  連結部
１３Ａａ，１３Ｂａ，１３Ｃａ，１３Ｄａ  橋梁部（剛性の高い領域）
１３Ａｂ，１３Ｂｂ，１３Ｃｂ，１３Ｄｂ  弾性部（剛性の低い領域）
１４ａ，１４ｂ，１４ｃ，１４ｄ  第１貫通孔
１５ａ，１５ｂ，１５ｃ，１５ｄ  第２貫通孔
１６  第１貫通孔
１７  第２貫通孔
２１，２１ａ，２１ｂ  抵抗素子用配線
２２  薄膜抵抗
２３ａ  高電位側電極
２３ｂ  低電位側電極
２４  薄膜抵抗用配線
２５  層間絶縁膜
２６  保護膜
２７ａ  信号電極
２７ｂ  ＧＮＤ電極
２８  温度補償用抵抗素子
２８ａ  モニタ用抵抗素子
２９ａ，２９ｂ  温度補償用配線
３０  温度補償用電極
３０ａ  モニタ用電極
３１  バイアス電極
３２  ＡＤコンバータ
３２ａ  ΔΣＡＤコンバータ（デルタシグマＡＤコンバータ）
３２ｂ  ＰＧＡ（Programmable Gain Amplifier）
３２ｃ  Ｒｅｆ．（Reference）
３２ｄ  ＯＳＣ（Oscillator）
３２ｅ  Ｉ／Ｆ（Interface）
３３  バッファアンプ
３４  ＬＰＦ（ローパスフィルタ）
４１  平面形状における変化パターン
４２  断面形状における変化パターン
４３  Ｆｘ印加時の力
４４  Ｆｚ印加時の力
４５  Ｍｙ印加時の力
４６  Ｍｚ印加時の力
５０  重錘部
１００，１０１，１０２  力覚センサ用チップ
２００  加速度センサ用チップ
ＦＢ，ＦＢ２  フルブリッジ回路
ＧＮＤ  グラウンド電位
ＨＢ，ＨＢ２  ハーフブリッジ回路
Ｒ１，Ｒ２  外付抵抗
Ｓ，Ｓｘａ１，Ｓｘａ２，Ｓｘａ３，Ｓｘｂ１，Ｓｘｂ２，Ｓｘｂ３，Ｓｙａ１，Ｓｙａ２，Ｓｙａ３，Ｓｙｂ１，Ｓｙｂ２，Ｓｙｂ３  歪検出用抵抗素子（ピエゾ抵抗素子）
ＶＥ  電源電圧
【図１】
0005507306.tif 000002
【図２】
0005507306.tif 000003
【図３】
0005507306.tif 000004
【図４】
0005507306.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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