(57)【特許請求の範囲】
【請求項１】
第１の領域及び前記第１の領域と異なる第２の領域を有する半導体基板内に第１導電型の第１のウェルを形成する工程と、
前記半導体基板の前記第１の領域であって前記第１のウェルの上方に、前記第１導電型のチャネルドープ層を形成する工程と、
前記第１のウェルの下方に、前記第１導電型と異なる第２導電型の第２のウェルを形成する工程と、
前記第２のウェルを形成する工程の後に、前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板内に第２導電型のドーパント不純物を導入することにより、前記ゲート電極の一方の側の前記半導体基板内に低濃度ソース領域を形成し、前記ゲート電極の他方の側の前記半導体基板の前記第２の領域に前記低濃度ドレイン領域を形成する工程と、
前記ゲート電極の前記一方の側の側壁部分に第１のスペーサを形成し、前記ゲート電極の前記他方の側の少なくとも側壁部分に第２のスペーサを形成する工程と、
前記ゲート電極、前記第１のスペーサ及び前記第２のスペーサをマスクとして、前記半導体基板内に前記第２導電型のドーパント不純物を導入することにより、前記ゲート電極の前記一方の側の前記半導体基板内に前記低濃度ソース領域より不純物濃度の高い高濃度ソース領域を形成し、前記ゲート電極の前記他方の側の前記半導体基板内に前記低濃度ドレイン領域より不純物濃度の高い高濃度ドレイン領域を形成する工程とを有し、
前記第１のウェルの前記低濃度ドレイン領域側の縁部は、平面視で前記低濃度ドレイン領域から第１の距離離れて位置し、
前記第２のウェルの前記低濃度ドレイン領域は、平面視で前記低濃度ドレイン領域から前記第１の距離より大きい第２の距離離れて位置し、
前記第１のスペーサ側の前記高濃度ソース領域の縁部は、前記ゲート電極の前記一方の側の側壁から平面視で第３の距離離れて位置し、
前記第２のスペーサ側の前記高濃度ドレイン領域の縁部は、前記ゲート電極の前記他方の側の側壁から前記第３の距離より大きい第４の距離離れて位置する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
平面視で前記第１のウェルを囲う第２導電型の不純物層を形成する工程を更に有し、
前記第２のウェルは前記不純物層の下部と接続する
ことを特徴とする半導体装置の製造方法。
【請求項３】
第１の領域、第２の領域及び第３の領域を有する半導体基板に第１のトランジスタ、及び、前記第１のトランジスタより耐圧の低い第２のトランジスタを形成する半導体装置の製造方法であって、
前記半導体基板内に第１導電型の第１のウェルを形成する工程と、
前記半導体基板の前記第１の領域内であって前記第１のウェルの上方に前記第１導電型の第１のチャネルドープ層を形成するとともに、前記第３の領域内に前記第１導電型の第２のチャネルドープ層を形成する工程と、
前記第１のウェルの下方に、前記第１導電型と異なる第２導電型の第２のウェルを形成する工程と、
前記第２のウェルを形成する工程の後に、前記第１のトランジスタの第１のゲート電極及び前記第２のトランジスタの第２のゲート電極を、前記半導体基板上にゲート絶縁膜を介してそれぞれ形成する工程と、
前記第１のゲート電極及び前記第２のゲート電極をマスクとして前記半導体基板内に前記第２導電型のドーパント不純物を導入することにより、前記第１のゲート電極の一方の側の前記半導体基板内に前記第１のトランジスタの第１の低濃度ソース領域を形成し、前記第１のゲート電極の他方の側の前記半導体基板の前記第２の領域に前記第１のトランジスタの前記第１の低濃度ドレイン領域を形成し、前記第２のゲート電極の一方の側の前記半導体基板内に前記第２のトランジスタの第２の低濃度ソース領域を形成し、前記第２のゲート電極の他方の側の前記半導体基板内に前記第２のトランジスタの第２の低濃度ドレイン領域を形成する工程と、
前記第１のゲート電極の前記一方の側の側壁部分に第１のスペーサを形成し、前記第１のゲート電極の前記他方の側の少なくとも側壁部分に第２のスペーサを形成し、前記第２のゲート電極の前記一方の側の側壁部分に第３のスペーサを形成し、前記第２のゲート電極の前記他方の側の側壁部分に第４のスペーサを形成する工程と、
前記第１のゲート電極、前記第２のゲート電極、前記第１のスペーサ、前記第２のスペーサ、前記第３のスペーサ及び前記第４のスペーサをマスクとして、前記半導体基板内に第２導電型のドーパント不純物を導入することにより、前記第１のゲート電極の前記一方の側の前記半導体基板内に前記第１の低濃度ソース領域より不純物濃度の高い第１の高濃度ソース領域を形成し、前記第１のゲート電極の前記他方の側の前記半導体基板内に前記第１の低濃度ドレイン領域より不純物濃度の高い第１の高濃度ドレイン領域を形成し、前記第２のゲート電極の前記一方の側の前記半導体基板内に前記第２の低濃度ソース領域より不純物濃度の高い第２の高濃度ソース領域を形成し、前記第２のゲート電極の前記他方の側の前記半導体基板内に前記第２の低濃度ドレイン領域より不純物濃度の高い第２の高濃度ドレイン領域を形成する工程とを有し、
前記第１のウェルの前記第１の低濃度ドレイン領域側の縁部は、平面視で前記第１の低濃度ドレイン領域から第１の距離離れて位置し、
前記第２のウェルの前記第１の低濃度ドレイン領域は、平面視で前記第１の低濃度ドレイン領域から前記第１の距離より大きい第２の距離離れて位置し、
前記第１のスペーサ側の前記第１の高濃度ソース領域の縁部は、前記第１のゲート電極の前記一方の側の側壁から平面視で第３の距離離れて位置し、
前記第２のスペーサ側の前記第１の高濃度ドレイン領域の縁部は、前記第１のゲート電極の前記他方の側の側壁から前記第３の距離より大きい第４の距離離れて位置する
ことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の一方の側の前記半導体基板内に形成された第１導電型の低濃度ソース領域と、
前記ゲート電極の他方の側の前記半導体基板内に形成された前記第１導電型の低濃度ドレイン領域と、
前記ゲート電極の前記一方の側の前記半導体基板内に形成された前記低濃度ソース領域より不純物濃度の高い前記第１導電型の高濃度ソース領域と、
前記ゲート電極の前記他方の側の前記半導体基板内に形成された前記低濃度ドレイン領域より不純物濃度の高い前記第１導電型の高濃度ドレイン領域と、
前記低濃度ソース領域と前記低濃度ドレイン領域との間のチャネル領域のうちの少なくとも低濃度ソース領域側の領域に形成された前記第１導電型と異なる第２導電型のチャネルドープ層であって、前記チャネルドープ層のうちの前記低濃度ドレイン領域側の部分に、前記低濃度ドレイン領域に向かって第２導電型のドーパント不純物の濃度が低くなる濃度勾配が存在している前記チャネルドープ層と、
前記チャネルドープ層の下方に形成された前記第１導電型を有する第１のウェルと、
前記第１のウェルの下方に形成され前記第２の導電型を有する第２のウェルとを有し、
前記第１のウェルの前記低濃度ドレイン領域側の縁部は、平面視で前記低濃度ドレイン領域から第１の距離離れて位置し、
前記第２のウェルの前記低濃度ドレイン領域は、平面視で前記低濃度ドレイン領域から前記第１の距離より大きい第２の距離離れて位置し、
前記第１のウェルは、前記低濃度ドレイン領域から離間して位置する
ことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記チャネルドープ層と前記低濃度ドレイン領域とが互いに離間している
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、携帯電話や無線通信等の端末機器等の更なる集積化・小型化・低コスト化が求められている。
【０００３】
これに伴い、コア部や入出力回路や電力増幅（パワーアンプ）回路等を同一の半導体基板上に搭載した半導体装置が注目されている。
【０００４】
コア部や入出力回路部のトランジスタは、一般のＣＭＯＳプロセスで形成し得る。
【０００５】
一方、電力増幅回路の最終段等に用いられるトランジスタには、ゲートバイアス電圧の３倍程度の電圧が加わることもあり得る。このため、電力増幅回路の最終段等に用いられるトランジスタにおいては、十分な耐圧を確保することが好ましい。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−３１０７１７号公報
【特許文献２】特開２００２−２７０８２５号公報
【特許文献３】米国特許出願公開第２００７／０２１２８３８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、耐圧の著しく異なるトランジスタを同一基板上に搭載しようとした場合には、工程数の増加を招いてしまう。
【０００８】
本発明の目的は、工程数の増加を回避し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
実施形態の一観点によれば、第１の領域及び前記第１の領域と異なる第２の領域を有する半導体基板内に第１導電型の第１のウェルを形成する工程と、前記半導体基板の前記第１の領域であって前記第１のウェルの上方に、前記第１導電型のチャネルドープ層を形成する工程と、前記第１のウェルの下方に、前記第１導電型と異なる第２導電型の第２のウェルを形成する工程と、前記第２のウェルを形成する工程の後に、前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内に第２導電型のドーパント不純物を導入することにより、前記ゲート電極の一方の側の前記半導体基板内に低濃度ソース領域を形成し、前記ゲート電極の他方の側の前記半導体基板の前記第２の領域に前記低濃度ドレイン領域を形成する工程と、前記ゲート電極の前記一方の側の側壁部分に第１のスペーサを形成し、前記ゲート電極の前記他方の側の少なくとも側壁部分に第２のスペーサを形成する工程と、前記ゲート電極、前記第１のスペーサ及び前記第２のスペーサをマスクとして、前記半導体基板内に前記第２導電型のドーパント不純物を導入することにより、前記ゲート電極の前記一方の側の前記半導体基板内に前記低濃度ソース領域より不純物濃度の高い高濃度ソース領域を形成し、前記ゲート電極の前記他方の側の前記半導体基板内に前記低濃度ドレイン領域より不純物濃度の高い高濃度ドレイン領域を形成する工程とを有し、前記第１のウェルの前記低濃度ドレイン領域側の縁部は、平面視で前記低濃度ドレイン領域から第１の距離離れて位置し、前記第２のウェルの前記低濃度ドレイン領域は、平面視で前記低濃度ドレイン領域から前記第１の距離より大きい第２の距離離れて位置し、前記第１のスペーサ側の前記高濃度ソース領域の縁部は、前記ゲート電極の前記一方の側の側壁から平面視で第３の距離離れて位置し、前記第２のスペーサ側の前記高濃度ドレイン領域の縁部は、前記ゲート電極の前記他方の側の側壁から前記第３の距離より大きい第４の距離離れて位置することを特徴とする半導体装置の製造方法が提供される。
【００１１】
実施形態の他の観点によれば、第１の領域、第２の領域及び第３の領域を有する半導体基板に第１のトランジスタ、及び、前記第１のトランジスタより耐圧の低い第２のトランジスタを形成する半導体装置の製造方法であって、前記半導体基板内に第１導電型の第１のウェルを形成する工程と、前記半導体基板の前記第１の領域内であって前記第１のウェルの上方に前記第１導電型の第１のチャネルドープ層を形成するとともに、前記第３の領域内に前記第１導電型の第２のチャネルドープ層を形成する工程と、前記第１のウェルの下方に、前記第１導電型と異なる第２導電型の第２のウェルを形成する工程と、前記第２のウェルを形成する工程の後に、前記第１のトランジスタの第１のゲート電極及び前記第２のトランジスタの第２のゲート電極を、前記半導体基板上にゲート絶縁膜を介してそれぞれ形成する工程と、前記第１のゲート電極及び前記第２のゲート電極をマスクとして前記半導体基板内に前記第２導電型のドーパント不純物を導入することにより、前記第１のゲート電極の一方の側の前記半導体基板内に前記第１のトランジスタの第１の低濃度ソース領域を形成し、前記第１のゲート電極の他方の側の前記半導体基板の前記第２の領域に前記第１のトランジスタの前記第１の低濃度ドレイン領域を形成し、前記第２のゲート電極の一方の側の前記半導体基板内に前記第２のトランジスタの第２の低濃度ソース領域を形成し、前記第２のゲート電極の他方の側の前記半導体基板内に前記第２のトランジスタの第２の低濃度ドレイン領域を形成する工程と、前記第１のゲート電極の前記一方の側の側壁部分に第１のスペーサを形成し、前記第１のゲート電極の前記他方の側の少なくとも側壁部分に第２のスペーサを形成し、前記第２のゲート電極の前記一方の側の側壁部分に第３のスペーサを形成し、前記第２のゲート電極の前記他方の側の側壁部分に第４のスペーサを形成する工程と、前記第１のゲート電極、前記第２のゲート電極、前記第１のスペーサ、前記第２のスペーサ、前記第３のスペーサ及び前記第４のスペーサをマスクとして、前記半導体基板内に第２導電型のドーパント不純物を導入することにより、前記第１のゲート電極の前記一方の側の前記半導体基板内に前記第１の低濃度ソース領域より不純物濃度の高い第１の高濃度ソース領域を形成し、前記第１のゲート電極の前記他方の側の前記半導体基板内に前記第１の低濃度ドレイン領域より不純物濃度の高い第１の高濃度ドレイン領域を形成し、前記第２のゲート電極の前記一方の側の前記半導体基板内に前記第２の低濃度ソース領域より不純物濃度の高い第２の高濃度ソース領域を形成し、前記第２のゲート電極の前記他方の側の前記半導体基板内に前記第２の低濃度ドレイン領域より不純物濃度の高い第２の高濃度ドレイン領域を形成する工程とを有し、前記第１のウェルの前記第１の低濃度ドレイン領域側の縁部は、平面視で前記第１の低濃度ドレイン領域から第１の距離離れて位置し、前記第２のウェルの前記第１の低濃度ドレイン領域は、平面視で前記第１の低濃度ドレイン領域から前記第１の距離より大きい第２の距離離れて位置し、前記第１のスペーサ側の前記第１の高濃度ソース領域の縁部は、前記第１のゲート電極の前記一方の側の側壁から平面視で第３の距離離れて位置し、前記第２のスペーサ側の前記第１の高濃度ドレイン領域の縁部は、前記第１のゲート電極の前記他方の側の側壁から前記第３の距離より大きい第４の距離離れて位置することを特徴とする半導体装置の製造方法が提供される。
【００１３】
実施形態の更に他の観点によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の一方の側の前記半導体基板内に形成された第１導電型の低濃度ソース領域と、前記ゲート電極の他方の側の前記半導体基板内に形成された前記第１導電型の低濃度ドレイン領域と、前記ゲート電極の前記一方の側の前記半導体基板内に形成された前記低濃度ソース領域より不純物濃度の高い前記第１導電型の高濃度ソース領域と、前記ゲート電極の前記他方の側の前記半導体基板内に形成された前記低濃度ドレイン領域より不純物濃度の高い前記第１導電型の高濃度ドレイン領域と、前記低濃度ソース領域と前記低濃度ドレイン領域との間のチャネル領域のうちの少なくとも低濃度ソース領域側の領域に形成された前記第１導電型と異なる第２導電型のチャネルドープ層であって、前記チャネルドープ層のうちの前記低濃度ドレイン領域側の部分に、前記低濃度ドレイン領域に向かって第２導電型のドーパント不純物の濃度が低くなる濃度勾配が存在している前記チャネルドープ層と、前記チャネルドープ層の下方に形成された前記第１導電型を有する第１のウェルと、前記第１のウェルの下方に形成され前記第２の導電型を有する第２のウェルとを有し、前記第１のウェルの前記低濃度ドレイン領域側の縁部は、平面視で前記低濃度ドレイン領域から第１の距離離れて位置し、前記第２のウェルの前記低濃度ドレイン領域は、平面視で前記低濃度ドレイン領域から前記第１の距離より大きい第２の距離離れて位置し、前記第１のウェルは、前記低濃度ドレイン領域から離間して位置することを特徴とする半導体装置が提供される。
【発明の効果】
【００１５】
開示の半導体装置及びその製造方法によれば、低濃度ドレイン領域を形成するためのドーパント不純物が導入される領域から離間するようにチャネルドープ層を形成するため、ドレイン側の不純物プロファイルを緩やかにすることができる。しかも、低濃度ドレイン領域を低濃度ソース領域と別個の工程で形成することを要しない。このため、製造工程の増加を回避しつつ、耐圧の高いトランジスタを得ることができる。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態による半導体装置を示す断面図である。
【図２】高耐圧トランジスタ形成領域を示す平面図及び断面図である。
【図３】第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１２】第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１３】第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１４】第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１５】第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１６】第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図１７】トランジスタの耐圧を示すグラフである。
【図１８】比較例２によるトランジスタを示す断面図である。
【図１９】トランジスタの耐圧の比較結果を示すグラフである。
【図２０】第１実施形態の変形例（その１）による半導体装置を示す平面図及び断面図である。
【図２１】第１実施形態の変形例（その２）による半導体装置を示す平面図及び断面図である。
【図２２】第１実施形態の変形例（その３）による半導体装置を示す断面図である。
【図２３】第１実施形態の変形例（その４）による半導体装置を示す断面図である。
【図２４】第１実施形態の変形例（その５）による半導体装置を示す断面図である。
【図２５】第１実施形態の変形例（その６）による半導体装置を示す断面図である。
【図２６】第１実施形態の変形例（その７）による半導体装置を示す断面図である。
【図２７】第１実施形態の変形例（その８）による半導体装置を示す断面図である。
【図２８】第１実施形態の変形例（その９）による半導体装置を示す断面図である。
【図２９】第１実施形態の変形例（その１０）による半導体装置を示す断面図である。
【図３０】第１実施形態の変形例（その１１）による半導体装置を示す断面図である。
【図３１】第１実施形態の変形例（その１２）による半導体装置を示す断面図である。
【図３２】第１実施形態の変形例（その１３）による半導体装置を示す断面図である。
【図３３】第１実施形態の変形例（その１４）による半導体装置を示す断面図である。
【図３４】第１実施形態の変形例（その１５）による半導体装置を示す断面図である。
【図３５】第１実施形態の変形例（その１６）による半導体装置を示す断面図である。
【図３６】第２実施形態による半導体装置を示す断面図である。
【図３７】第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３８】第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３９】第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図４０】高耐圧トランジスタのオン抵抗及び耐圧を示すグラフである。
【図４１】第３実施形態による半導体装置を示す断面図である。
【図４２】第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４３】第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４４】参考例による半導体装置の製造方法を示す工程断面図（その１）である。
【図４５】参考例による半導体装置の製造方法を示す工程断面図（その２）である。
【図４６】参考例による半導体装置の製造方法を示す工程断面図（その３）である。
【図４７】参考例による半導体装置の製造方法を示す工程断面図（その４）である。
【図４８】参考例による半導体装置の製造方法を示す工程断面図（その５）である。
【図４９】参考例による半導体装置の製造方法を示す工程断面図（その６）である。
【図５０】参考例による半導体装置の製造方法を示す工程断面図（その７）である。
【図５１】参考例による半導体装置の製造方法を示す工程断面図（その８）である。
【図５２】参考例による半導体装置の製造方法を示す工程断面図（その９）である。
【図５３】参考例による半導体装置の製造方法を示す工程断面図（その１０）である。
【図５４】参考例による半導体装置の製造方法を示す工程断面図（その１１）である。
【図５５】参考例による半導体装置の製造方法を示す工程断面図（その１２）である。
【図５６】参考例による半導体装置の製造方法を示す工程断面図（その１３）である。
【図５７】参考例による半導体装置の製造方法を示す工程断面図（その１４）である。
【発明を実施するための形態】
【００１７】
参考例による半導体装置の製造方法について図４４乃至図５７を用いて説明する。図４４乃至図５７は、参考例による半導体装置の製造方法を示す工程断面図である。図４４乃至図５７の（ａ）の紙面左側は、コア部のトランジスタが形成される領域（コアトランジスタ形成領域）２０２を示している。図４４乃至図５７の（ａ）の紙面右側は、入出力回路のトランジスタが形成される領域（入出力トランジスタ形成領域）２０４を示している。図４４乃至図５７の（ｂ）は、電力増幅回路が形成される領域（電力増幅回路形成領域）２０６を示している。図４４乃至図５７の（ｂ）の紙面左側は、電力増幅回路の前段のトランジスタ（前段トランジスタ）が形成される領域（前段トランジスタ形成領域）２０６Ａを示しており、図４４乃至図５７の（ｂ）の紙面右側は、電力増幅回路の最終段等に用いられる高耐圧トランジスタが形成される領域（高耐圧トランジスタ形成領域）２０６Ｂを示している。
【００１８】
まず、図４４に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を確定する素子分離領域２１２を形成する。
【００１９】
次に、図４５に示すように、開口部２６２が形成されたフォトレジスト膜２６０をマスクとし、イオン注入法により、半導体基板２１０内にＰ型のドーパント不純物を導入することにより、Ｐ型ウェル２１４ａ〜２１４ｄを形成する。この後、アッシングにより、フォトレジスト膜２６０を剥離する。
【００２０】
次に、図４６に示すように、開口部２６６が形成されたフォトレジスト膜２６４をマスクとし、イオン注入法により、半導体装置２１０内にＮ型のドーパント不純物を導入することにより、Ｎ型の拡散層２１６を形成する。こうして、Ｐ型ウェル２１４ａ〜２１４ｄの側部を囲むようにＮ型の拡散層２１６が形成される。この後、アッシングにより、フォトレジスト膜２６４を剥離する。
【００２１】
次に、図４７に示すように、開口部２７０が形成されたフォトレジスト膜２６８をマスクとし、イオン注入法により、半導体基板２１０内にＰ型のドーパント不純物を導入することにより、チャネルドープ層２２２ｂ〜２２２ｄを形成する。この後、アッシングにより、フォトレジスト膜２６８を剥離する。
【００２２】
次に、図４８に示すように、開口部２７４が形成されたフォトレジスト膜２７２をマスクとし、イオン注入法により、半導体基板２１０内にＰ型のドーパント不純物を導入することにより、チャネルドープ層２２２ａを形成する。この後、アッシングにより、フォトレジスト膜２７２を剥離する。
【００２３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜２７３を形成する。
【００２４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜２７３をパターニングする。これにより、高耐圧トランジスタ２４０ｄの低濃度ドレイン領域２２９を形成するための開口部２７５がフォトレジスト膜２７３に形成される（図４９参照）。
【００２５】
次に、例えばイオン注入法により、フォトレジスト膜２７３をマスクとして、半導体装置２１０内にＮ型のドーパント不純物を導入することにより、Ｎ型の低濃度ドレイン領域２２９を形成する。低濃度ドレイン領域２２９を形成する際には、低濃度ドレイン領域２２９の端部と高濃度ドレイン領域２３２ｈ（図５５参照）の端部との距離が十分に大きく確保されるように、低濃度ドレイン領域２２９を形成する。低濃度ドレイン領域２２９の端部と高濃度ドレイン領域２３２ｈの端部との距離を十分に大きく設定するのは、高耐圧トランジスタ２４０のドレイン側における不純物プロファイルを緩やかにし、高電圧が印加される際における電界の集中を緩和し、ひいては耐圧を向上させるためである。
【００２６】
次に、図５０に示すように、開口部２７８が形成されたフォトレジスト膜２７６をマスクとし、イオン注入法により、半導体基板２１０内にＮ型のドーパント不純物を導入することにより、Ｎ型の埋め込み拡散層２１８を形成する。Ｎ型の埋め込み拡散層２１８とＮ型の拡散層２１６とは、互いに接続される。Ｎ型の拡散層２１６とＮ型の埋め込み拡散層２１８とにより、Ｎ型ウェル２２０が形成される。高耐圧トランジスタ形成領域２０６Ｂにおいては、Ｎ型の埋め込み拡散層２１８の低濃度ドレイン領域２２９側の縁部が、低濃度ドレイン領域２２９の縁部から十分に離間するように、Ｎ型の埋め込み拡散層２１８が形成される。この後、アッシングにより、フォトレジスト膜２７６を剥離する。低濃度ドレイン領域２２９と埋め込み拡散層２１８とを十分に離間するのは、低濃度ドレイン領域２２９と埋め込み拡散層２１８とが電気的に接続されるのを防止するためである。
【００２７】
次に、半導体基板２１０内に導入されたドーパント不純物を活性化するためのアニールを行う。
【００２８】
次に、熱酸化法により、半導体基板２１０の表面にゲート絶縁膜２２４を形成する。
【００２９】
次に、ＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、ポリシリコン膜を形成する。
【００３０】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングすることにより、ポリシリコンのゲート電極２６ａ〜２６ｄを形成する（図５１参照）。
【００３１】
次に、図５２に示すように、開口部２８２が形成されたフォトレジスト膜２８０をマスクとし、イオン注入法により、半導体基板２１０内にドーパント不純物を導入することにより、Ｎ型の低濃度拡散層２２８ｃ〜２２８ｇを形成する。この後、アッシングにより、フォトレジスト膜２８０を剥離する。
【００３２】
次に、図５３に示すように、開口部２８６が形成されたフォトレジスト膜２８４をマスクとし、イオン注入法により、半導体基板２１０内にドーパント不純物を導入することにより、Ｎ型の低濃度拡散層２２８ａ、２２８ｂを形成する。この後、アッシングにより、フォトレジスト膜２８４を剥離する。
【００３３】
次に、全面に、ＣＶＤ法により、絶縁膜を形成する。
【００３４】
次に、図５４に示すように、スペーサ３０ｅの形状にパターニングされたフォトレジスト膜２８８をマスクとして、絶縁膜をエッチングする。これにより、ゲート電極２２６ａ〜２２６ｃの側壁部分に、サイドウォール絶縁膜２３０ａ〜２３０ｃが形成される。また、ゲート電極２２６ｄの低濃度ソース領域２２８ｇ側の側壁部分に、サイドウォール絶縁膜２３０ｄが形成される。ゲート電極２２６ｄの低濃度ドレイン領域２２９側の側壁を含む部分には、スペーサ２３０ｅが形成される。
【００３５】
次に、図５５に示すように、開口部２９２が形成されたフォトレジスト膜２９０をマスクとし、イオン注入法により、ドーパント不純物を導入することにより、Ｎ型の高濃度拡散層２３２ａ〜２３２ｈ及びＮ型のコンタクト領域２４４を形成する。低濃度拡散層２２８ａ〜２２８ｇ、２２９と高濃度拡散層２３２ａ〜２３２ｈとにより、エクステンションソース／ドレイン構造又はＬＤＤ構造のソース／ドレイン拡散層２３４ａ〜２３４ｈが形成される。なお、Ｎ型のコンタクト層２４４は、後工程において行われる熱処理等により、Ｎ型ウェル２２０と電気的に接続される。この後、アッシングにより、フォトレジスト膜２９０を剥離する。
【００３６】
次に、図５６に示すように、開口部２９６が形成されたフォトレジスト膜２９４をマスクとし、イオン注入法により、半導体基板２１０内にドーパント不純物を導入することにより、Ｐ型のコンタクト領域２４２ａ〜２４２ｄを形成する。この後、アッシングにより、フォトレジスト膜２９４を剥離する。
【００３７】
次に、ソース／ドレイン拡散層２３４ａ〜２３４ｈ上、ゲート電極２２６ａ〜２２６ｄ上及びコンタクト領域２４２ａ〜２４２ｄ、２４４上に、シリサイド膜２３８を形成する。
【００３８】
こうして、ゲート電極２２６ａとソース／ドレイン拡散層２３４ａ、２３４ｂとを有するトランジスタ２４０ａが、コアトランジスタ形成領域２０２内に形成される。また、ゲート電極２２６ｂとソース／ドレイン拡散層２３４ｃ、２３４ｄとを有するトランジスタが、入出力トランジスタ形成領域２０４内に形成される。また、ゲート電極２３４ｃとソース／ドレイン拡散層２３４ｅ、２３４ｆとを有するトランジスタ２４０ｃが、前段トランジスタ形成領域２０６Ａ内に形成される。また、ゲート電極２３４ｄとソース／ドレイン拡散層２３４ｇ、２３４ｈとを有する高耐圧トランジスタ２４０ｄが、高耐圧トランジスタ形成領域２０６Ｂ内に形成される（図５７参照）。
【００３９】
このように、参考例による半導体装置の製造方法では、高耐圧トランジスタ２４０ｄの低濃度ドレイン領域２２９が、低濃度ドレイン領域２２８ａ〜２２８ｇと別個の工程で形成される（図４９参照）。低濃度ドレイン領域２２９と低濃度ドレイン領域２２８ａ〜２２８ｇとを別個の工程で形成するのは、高濃度ドレイン領域２３２ｈの端部と低濃度ドレイン領域２２９の端部との間の距離を十分に確保し、不純物プロファイルを十分に緩やかにするためである。これにより、高電圧が印加された際にドレイン側に加わる電界が緩和され、耐圧の高いトランジスタ２４０ｄを得ることが可能となる。
【００４０】
しかしながら、参考例による半導体装置の製造方法では、低濃度ドレイン領域２２９を形成するための工程が、低濃度ドレイン領域２２８ａ〜２２８ｇを形成するための工程と別個に行われるため、製造工程の増加を招いてしまう。製造工程の増加は、半導体装置の低コスト化における阻害要因となる。
【００４１】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法を図１乃至図１９を用いて説明する。
【００４２】
（半導体装置）
まず、本実施形態による半導体装置について図１及び図２を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図１（ａ）の紙面左側は、コア部のトランジスタが形成される領域（コアトランジスタ形成領域）２を示しており、図１（ａ）の紙面右側は、入出力回路のトランジスタが形成される領域（入出力トランジスタ形成領域）４を示している。図１（ｂ）は、電力増幅回路が形成される領域（電力増幅回路形成領域）６を示している。図１（ｂ）の紙面左側は、電力増幅回路の前段のトランジスタ（前段トランジスタ）が形成される領域（前段トランジスタ形成領域）６Ａを示しており、図１（ｂ）の紙面右側は、電力増幅回路の最終段等に用いられる高耐圧トランジスタが形成される領域（高耐圧トランジスタ形成領域）６Ｂを示している。図２は、高耐圧トランジスタ形成領域を示す平面図及び断面図である。図２（ａ）平面図であり、図２（ｂ）は断面図である。図２（ｂ）は、図２（ａ）のＡ−Ａ′線断面に対応している。
【００４３】
図１に示すように、半導体基板１０には、素子領域を確定する素子分離領域１２が形成されている。半導体基板１０としては、例えばＰ型のシリコン基板が用いられている。
【００４４】
まず、コア部のトランジスタが形成されるコアトランジスタ形成領域２について説明する。
【００４５】
コア部のトランジスタ４０ａに印加される電圧は比較的低い。従って、コア部のトランジスタ４０ａとしては、高耐圧トランジスタ４０ｄより耐圧の低いトランジスタが用いられている。
【００４６】
コアトランジスタ形成領域２における半導体基板内１０には、Ｐ型ウェル１４ａが形成されている。また、コアトランジスタ形成領域２における半導体基板１０内には、Ｐ型ウェル１４ａの側部を囲むようにＮ型の拡散層１６が形成されている。また、コアトランジスタ形成領域２における半導体基板１０内には、Ｐ型ウェル１４ａより深い領域にＮ型の埋め込み拡散層１８が形成されている。Ｎ型の拡散層１６とＮ型の埋め込み拡散層１８とは互いに接続されている。Ｎ型の拡散層１６とＮ型の埋め込み拡散層１８とにより、Ｎ型ウェル２０が形成されている。Ｐ型ウェル１４ａは、Ｎ型ウェル２０により囲まれている。Ｐ型ウェル１４ａは、Ｎ型ウェル２０により半導体基板１０から電気的に分離されている。このような構造は、トリプルウェル構造と称されている。コアトランジスタ形成領域２がこのようなトリプルウェル構造になっているため、高耐圧トランジスタ４０ｄにおいて発生するノイズがコア部に悪影響を及ぼすのを防止し得る。
【００４７】
コアトランジスタ形成領域２における半導体基板１０内には、チャネルドープ層２２ａが形成されている。コアトランジスタ形成領域２においては、素子分離領域１２により確定された素子領域の全体にドーパント不純物を導入することによりチャネルドープ層２２ａが形成されている。
【００４８】
コアトランジスタ形成領域２における半導体基板１０上には、ゲート絶縁膜２４を介してゲート電極２６ａが形成されている。
【００４９】
ゲート電極２６ａの両側の半導体基板１０内には、Ｎ型の低濃度拡散層（エクステンション領域）２８ａ、２８ｂが形成されている。
【００５０】
ゲート電極２６ａの側壁部分には、サイドウォール絶縁膜（サイドウォールスペーサ）３０ａが形成されている。
【００５１】
サイドウォール絶縁膜３０ａが形成されたゲート電極２６ａの両側の半導体基板１０内には、Ｎ型の高濃度拡散層３２ａ、３２ｂが形成されている。Ｎ型の低濃度拡散層２８ａ、２８ｂとＮ型の高濃度拡散層３２ａ、３２ｂとにより、エクステンションソース／ドレイン構造又はＬＤＤ（Lightly Doped Drain）構造のソース／ドレイン拡散層３４ａ、３４ｂが形成されている。
【００５２】
こうして、ゲート電極２６ａとソース／ドレイン拡散層３４ａ、３４ｂとを有するトランジスタ４０ａが形成されている。
【００５３】
コアトランジスタ形成領域２には、Ｐ型ウェル１４ａに電気的に接続されたＰ型のコンタクト領域（ウェルタップ領域）４２ａが形成されている。Ｐ型のコンタクト領域４２ａは、Ｐ型ウェル１４ａに所定のバイアス電圧を印加するためのものである。
【００５４】
ソース／ドレイン領域３４ａ、３４ｂ上、ゲート電極２６ａ上及びコンタクト領域４２ａ上には、シリサイド膜３８が形成されている。ソース／ドレイン領域３４、３４ｂ上のシリサイド膜３８は、ソース／ドレイン電極として機能する。
【００５５】
なお、図１に示すトランジスタ４０ａはＮＭＯＳトランジスタであるが、コアトランジスタ形成領域２には、図示しないＰＭＯＳトランジスタも形成されている。
【００５６】
次に、入出力トランジスタが形成される入出力トランジスタ形成領域４について説明する。
【００５７】
入出力回路に印加される電圧は比較的低い。このため、入出力回路のトランジスタ４０ｂとしては、高耐圧トランジスタ４０ｄより耐圧の低いトランジスタが用いられている。
【００５８】
入出力トランジスタ形成領域４における半導体基板１０内には、Ｐ型ウェル１４ｂが形成されている。また、入出力トランジスタ形成領域４における半導体基板１０内には、Ｐ型ウェル１４ｂの側部を囲むようにＮ型の拡散層１６が形成されている。また、入出力トランジスタ形成領域４における半導体基板１０内には、Ｐ型ウェル１４ｂより深い領域にＮ型の埋め込み拡散層１８が形成されている。Ｎ型の拡散層１６とＮ型の埋め込み拡散層１８とは互いに接続されている。Ｎ型の拡散層１６とＮ型の埋め込み拡散層１８とにより、Ｎ型ウェル２０が形成されている。Ｐ型ウェル１４ｂは、Ｎ型ウェル２０により囲まれている。Ｐ型ウェル１４ｂは、Ｎ型ウェル２０により半導体基板１０から電気的に分離されている。入出力トランジスタ形成領域４がこのようなトリプルウェル構造になっているため、高耐圧トランジスタ４０ｄにおいて発生するノイズが入出力回路に悪影響を及ぼすのを防止し得る。
【００５９】
入出力トランジスタ形成領域４における半導体基板１０内には、チャネルドープ層２２ｂが形成されている。入出力トランジスタ形成領域４においては、素子分離領域１２により確定された素子領域の全体にドーパント不純物を導入することによりチャネルドープ層２２ｂが形成されている。
【００６０】
入出力トランジスタ形成領域４における半導体基板１０上には、ゲート絶縁膜２４を介してゲート電極２６ｂが形成されている。
【００６１】
ゲート電極２６ｂの両側の半導体基板１０内には、Ｎ型の低濃度拡散層２８ｃ、２８ｄが形成されている。
【００６２】
ゲート電極２６ｂの側壁部分には、サイドウォール絶縁膜３０ｂが形成されている。
【００６３】
サイドウォール絶縁膜３０ｂが形成されたゲート電極２６ｂの両側の半導体基板１０内には、Ｎ型の高濃度拡散層３２ｃ、３２ｄが形成されている。Ｎ型の低濃度拡散層２８ｃ、２８ｄとＮ型の高濃度拡散層３２ｃ、３２ｄとにより、エクステンションソース／ドレイン構造又はＬＤＤ構造のソース／ドレイン拡散層３４ｃ、３４ｄが形成されている。
【００６４】
こうして、ゲート電極２６ｂとソース／ドレイン拡散層３４ｃ、３４ｄとを有するトランジスタ４０ｂが形成されている。
【００６５】
また、入出力トランジスタ形成領域４には、Ｐ型ウェル１４ｂに電気的に接続されたＰ型のコンタクト領域４２ｂが形成されている。Ｐ型のコンタクト領域４２ｂは、Ｐ型ウェル１４ｂに所定のバイアス電圧を印加するためのものである。
【００６６】
ソース／ドレイン領域３４ｃ、３４ｄ上、ゲート電極２６ｂ上及びコンタクト領域４２ｂ上には、シリサイド膜３８が形成されている。ソース／ドレイン領域３４ｃ、３４ｄ上のシリサイド膜３８は、ソース／ドレイン電極として機能する。
【００６７】
なお、図１に示す入出力トランジスタ４０ｂはＮＭＯＳトランジスタであるが、入力トランジスタ形成領域４には、図示しないＰＭＯＳトランジスタも形成されている。
【００６８】
次に、電力増幅回路の前段のトランジスタが形成される前段トランジスタ形成領域６Ａについて説明する。
【００６９】
一般に、電力増幅回路の前段のトランジスタ４０ｃには、電力増幅回路の最終段のような高電圧は印加されない。従って、電力増幅回路の前段のトランジスタ４０ｃとしては、高耐圧トランジスタ４０ｄより耐圧の低いトランジスタを用いることが可能である。ここでは、入出力トランジスタ４０ｃと同様のトランジスタ４０ｄが、電力増幅回路の前段のトランジスタ４０ｄとして形成されている。
【００７０】
前段トランジスタ形成領域６Ａにおける半導体基板１０内には、Ｐ型ウェル１４ｃが形成されている。また、前段トランジスタ形成領域６Ａにおける半導体基板１０内には、Ｐ型ウェル１４ｃの側部を囲むようにＮ型の拡散層１６が形成されている。また、前段トランジスタ形成領域６Ａにおける半導体基板１０内には、Ｐ型ウェル１４ｃより深い領域にＮ型の埋め込み拡散層１８が形成されている。Ｎ型の拡散層１６とＮ型の埋め込み拡散層１８とは互いに接続されている。Ｎ型の拡散層１６とＮ型の埋め込み拡散層１８とにより、Ｎ型ウェル２０が形成されている。Ｐ型ウェル１４ｃは、Ｎ型ウェル２０により囲まれている。Ｐ型ウェル１４ｃは、Ｎ型ウェル２０により半導体基板１０から電気的に分離されている。前段トランジスタ形成領域６Ａがこのようなトリプルウェル構造になっているため、電力増幅回路の最終段の高速トランジスタ４０ｄにおいて発生するノイズが、電力増幅回路の前段に悪影響を及ぼすのを防止し得る。
【００７１】
前段トランジスタ形成領域６Ａにおける半導体基板１０内には、チャネルドープ層２２ｃが形成されている。前段トランジスタ形成領域６Ａにおいては、素子分離領域１２により確定された素子領域の全体にドーパント不純物を導入することによりチャネルドープ層２２ｃが形成されている。
【００７２】
前段トランジスタ形成領域６Ａにおける半導体基板１０上には、ゲート絶縁膜２４を介してゲート電極２６ｃが形成されている。
【００７３】
ゲート電極２６ｃの両側の半導体基板１０内には、Ｎ型の低濃度拡散層２８ｅ、２８ｆが形成されている。
【００７４】
ゲート電極２６ｃの側壁部分には、サイドウォール絶縁膜３０ｃが形成されている。
【００７５】
サイドウォール絶縁膜３０ｃが形成されたゲート電極２６ｃの両側の半導体基板１０内には、Ｎ型の高濃度拡散層３２ｅ、３２ｆが形成されている。Ｎ型の低濃度拡散層２８ｅ、２８ｆとＮ型の高濃度拡散層３２ｅ、３２ｆとにより、エクステンションソース／ドレイン構造又はＬＤＤ構造のソース／ドレイン拡散層３４ｅ、３４ｆが形成されている。
【００７６】
こうして、ゲート電極２６ｃとソース／ドレイン拡散層３４ｅ、３４ｆとを有するトランジスタ４０ｃが形成されている。
【００７７】
互いに隣接する２つのトランジスタ４０ｃのドレイン拡散層３４ｆは、共通のドレイン拡散層３４ｆにより形成されている。
【００７８】
また、前段トランジスタ形成領域６Ａには、Ｐ型ウェル１４ｃに電気的に接続されたＰ型のコンタクト領域４２ｃが形成されている。Ｐ型のコンタクト領域４２ｃは、Ｐ型ウェル１４ｃに所定のバイアス電圧を印加するためのものである。
【００７９】
ソース／ドレイン領域３４ｅ、３４ｆ上、ゲート電極２６ｃ上及びコンタクト領域４２ｃ上には、シリサイド膜３８が形成されている。ソース／ドレイン領域３４ｃ上のシリサイド膜３８は、ソース／ドレイン電極として機能する。
【００８０】
なお、図１に示すトランジスタ４０ｃはＮＭＯＳトランジスタであるが、前段トランジスタ形成領域６には、図示しないＰＭＯＳトランジスタも形成されている。
【００８１】
次に、高耐圧トランジスタ形成領域６Ｂについて説明する。
【００８２】
電力増幅回路の最終段のトランジスタのドレインに加わる電圧は、ゲートバイアス電圧の３倍程度となる場合があり、例えば１０Ｖ程度の高電圧が加わる場合がある。このため、電力増幅回路の最終段には、高耐圧トランジスタ４０ｄを用いることが好ましい。
【００８３】
高耐圧トランジスタ形成領域６Ｂにおける半導体基板１０内には、Ｐ型ウェル１４ｄが形成されている。Ｐ型ウェル１４ｄは、低濃度ドレイン領域２８ｈが形成される領域を除く領域に、低濃度ドレイン領域２８ｈから離間するように形成されている。即ち、低濃度ドレイン領域２８ｈを形成するためのドーパント不純物が導入される領域から離間した領域に、Ｐ型ウェル１４ｄを形成するためのドーパント不純物が導入されている。換言すれば、設計データ上やレチクル上において、低濃度ドレイン領域２８ｈが形成される領域とＰ型ウェル１４ｄが形成される領域とが、互いに離間している。低濃度ドレイン領域２８ｈが形成される領域とＰ型ウェル１４ｄとの間の距離Ｌ２は、例えば１８０ｎｍ程度とする。
【００８４】
低濃度ドレイン領域２８ｈが形成される領域から離間するようにＰ型ウェル１４ｄを形成するのは、低濃度ドレイン領域２８ｈとＰ型ウェル１４ｄとの間において緩やかな不純物プロファイルを得るためである。これにより、トランジスタ４０ｄのドレインに高電圧が印加された場合であっても、トランジスタ４０ｄのドレイン側における電界の集中を十分に緩和することができ、十分な耐圧を得ることができる。
【００８５】
なお、Ｐ型ウェル１４ｄや低濃度ドレイン領域２８ｈを形成するためのドーパント不純物の導入が完了した後には、ドーパント不純物を活性化するための熱処理が行われている。この熱処理により、Ｐ型ウェル１４ｄを形成するために導入したＰ型のドーパント不純物が拡散することとなる。また、低濃度ドレイン領域２８ｈを形成するために導入したＮ型のドーパント不純物も拡散することとなる。Ｐ型ウェル１４ｄのうちの低濃度ドレイン領域２８ｈ側の部分には、Ｐ型ウェル１４ｄから低濃度ドレイン領域２８ｈに向かってＰ型のドーパント不純物の濃度が低くなる濃度勾配が存在している。また、低濃度ドレイン領域２８ｈのうちのチャネルドープ層２２ｄ側の部分には、低濃度ドレイン領域２８ｈからＰ型ウェル１４ｄに向かってＮ型のドーパント不純物の濃度が低くなるような濃度勾配が存在している。このようなドーパント不純物の拡散により、Ｐ型ウェル１４ｄと低濃度ドレイン領域２８ｈとが離間していない状態になることもあり得る。しかし、このような熱処理によりドーパント不純物が拡散していても、低濃度ドレイン領域２８ｈとＰ型ウェル１４ｄとの間において緩やかな不純物プロファイルが得られていることにはかわりがない。ドーパント不純物の拡散により、Ｐ型ウェル１４ｄと低濃度ドレイン領域２８ｈとが離間しない状態になっていても、低濃度ドレイン領域２８ｈとＰ型ウェル１４ｄとの間において電界の集中が十分に緩和され、十分な耐圧が得られる。従って、Ｐ型ウェル１４ｄと低濃度ドレイン領域２８ｈとが互いに離間しておらず、低濃度ドレイン領域２８ｈからＰ型ウェル１４ｄに向かってＮ型のドーパント不純物の濃度が低くなるような濃度勾配が存在していてもよい。
【００８６】
高耐圧トランジスタ形成領域６Ｂにおける半導体基板１０内には、Ｐ型ウェル１４ｄの側部を囲むようにＮ型の拡散層１６が形成されている。なお、Ｐ型ウェル１４ｄのうちのドレイン拡散層３４ｈ側の部分には、Ｎ型の拡散層１６は形成されていない。また、高耐圧トランジスタ形成領域６Ｂにおける半導体基板１０内には、Ｐ型ウェル１４ｄより深い領域にＮ型の埋め込み拡散層１８が形成されている。Ｎ型の拡散層１６とＮ型の埋め込み拡散層１８とは互いに接続されている。Ｎ型の拡散層１６とＮ型の埋め込み拡散層１８とにより、Ｎ型ウェル２０が形成されている。
【００８７】
高耐圧トランジスタ形成領域６Ｂにおいては、Ｎ型の埋め込み拡散層１８のドレイン拡散層３４ｈ側の縁部は、Ｐ型ウェル１４のドレイン拡散層３４ｈ側の縁部から離間している。Ｎ型の埋め込み拡散層１８のドレイン拡散層３４ｈ側の縁部と、Ｐ型ウェル１４のドレイン拡散層３４ｈ側の縁部との間の距離Ｌ１（図２参照）は、例えば１μｍ程度とする。埋め込み拡散層１８のドレイン側縁部とＰ型ウェル１４のドレイン側縁部との距離Ｌ１をこのように十分に大きく設定するのは、ドーパント不純物の熱拡散により埋め込み拡散層１８とドレイン拡散層３４ｈとが電気的に接続されてしまうのを防止するためである。低濃度ドレイン領域２８ｈが形成される領域とＮ型の埋め込み拡散層１８との間の距離（Ｌ１＋Ｌ２）は、低濃度ドレイン領域２８ｈが形成される領域とＰ型ウェル１４ｄとの間の距離Ｌ２より大きくなっている。
【００８８】
高耐圧トランジスタ形成領域６Ｂにおける半導体基板１０内には、チャネルドープ層２２ｄが形成されている。高耐圧トランジスタ形成領域６Ｂにおいては、低濃度ドレイン領域２８ｈが形成される領域を除く領域に、低濃度ドレイン領域２８ｈが形成される領域から離間するようにチャネルドープ層２２ｄが形成されている。即ち、低濃度ドレイン領域２８ｈを形成するためのドーパント不純物が導入される領域から離間した領域に、チャネルドープ層２２ｄを形成するためのドーパント不純物が導入されている。換言すれば、設計データ上やレチクル上において、低濃度ドレイン領域２８ｈが形成される領域とチャネルドープ層２２ｄが形成される領域とが、互いに離間している。低濃度ドレイン２８ｈが形成される領域とチャネルドープ層２２ｄとの間の距離Ｌ３は、例えば２００ｎｍ程度とする。
【００８９】
低濃度ドレイン領域２８ｈから離間するようにチャネルドープ層２２ｄを形成するのは、低濃度ドレイン領域２８ｈとチャネルドープ層２２ｄとの間において緩やかな不純物プロファイルを得るためである。これにより、トランジスタ４０ｄのドレインに高電圧が印加された場合であっても、低濃度ドレイン領域２８ｈとチャネルドープ層２２ｄとの間において電界の集中を十分に緩和することができ、十分な耐圧を得ることができる。
【００９０】
なお、チャネルドープ層２２ｄや低濃度ドレイン領域２８ｈを形成した後には、ドーパント不純物を活性化するための熱処理が行われている。この熱処理により、チャネルドープ層２２ｄを形成するために導入されたＰ型のドーパント不純物は拡散することとなる。また、低濃度ドレイン領域２８ｈを形成するために導入したＮ型のドーパント不純物も拡散することとなる。チャネルドープ層２２ｄのうちの低濃度ドレイン領域２８ｈ側の部分には、チャネルドープ層２２ｄから低濃度ドレイン領域２８ｈに向かってＰ型のドーパント不純物の濃度が低くなるような濃度勾配が存在している。また、低濃度ドレイン領域２８ｈのうちのチャネルドープ層２２ｄ側の部分には、低濃度ドレイン領域２８ｈからチャネルドープ層２２ｄに向かってＮ型のドーパント不純物の濃度が低くなるような濃度勾配が存在している。このようなドーパント不純物の拡散により、チャネルドープ層２２ｄと低濃度ドレイン領域２８ｈとが離間していない状態になることもあり得る。しかし、このような熱処理によりドーパント不純物が拡散していても、低濃度ドレイン領域２８ｈとチャネルドープ層２２ｄとの間において緩やかな不純物プロファイルが得られていることにはかわりがない。従って、トランジスタ４０ｄのドレインに高電圧が印加された場合であっても、低濃度ドレイン領域２８ｈとチャネルドープ層２２ｄとの間において電界の集中を十分に緩和することができ、十分な耐圧を得ることができる。従って、チャネルドープ層２２ｄと低濃度ドレイン領域２８ｈとが互いに離間おらず、チャネルドープ層２２ｄから低濃度ドレイン領域２８ｈに向かってＮ型のドーパント不純物の濃度が低くなるような濃度勾配が存在していてもよい。
【００９１】
前段トランジスタ形成領域６Ｂにおける半導体基板１０上には、ゲート絶縁膜２４を介してゲート電極２６ｄが形成されている。
【００９２】
ゲート電極２６ｄの両側の半導体基板１０内には、Ｎ型の低濃度拡散層（エクステンション領域）２８ｇ、２８ｈが形成されている。
【００９３】
ゲート電極２６ｄのソース拡散層３４ｇ側の側壁部分には、サイドウォール絶縁膜（スペーサ）３０ｄが形成されている。一方、ゲート電極２６ｄのドレイン拡散層３４ｈ側の側壁を含む部分には、スペーサ３０ｅが形成されている。スペーサ３０ｅは、ゲート電極２６ｄの側壁部分を覆うのみならず、低濃度ドレイン領域２８ｈの一部をも覆うように形成されている。スペーサ３０ｅは、高濃度ドレイン領域３２ｈを形成する際には、ドーパント不純物の注入を防止するマスク（注入ブロック）として機能する。また、スペーサ３０ｅは、シリサイド膜３８を形成する際には、シリサイド化を防止するマスク（シリサイドブロック）として機能する。
【００９４】
サイドウォール絶縁膜３０ｃ及びスペーサ３０ｅが形成されたゲート電極２６ｄの両側の半導体基板１０内には、Ｎ型の高濃度拡散層３２ｇ、３２ｈが形成されている。ゲート電極２６ｄとＮ型の高濃度ドレイン領域３２ｈとの間の距離Ｌ４（図２（ｂ）参照）は、例えば１８０ｎｍ程度とする。Ｎ型の低濃度拡散層２８ｇ、２８ｈとＮ型の高濃度拡散層３２ｇ、３２ｈとにより、エクステンションソース／ドレイン構造又はＬＤＤ構造のソース／ドレイン拡散層３４ｇ、３４ｈが形成されている。本実施形態では、ゲート電極２６ｄと高濃度ドレイン領域３２ｈとの間の距離Ｌ４が、ゲート電極２６ｄと高濃度ソース領域３２ｇとの間の距離より長く設定されている。ゲート電極２６ｄと高濃度ドレイン領域３２ｈとの間の距離Ｌ４を比較的長く設定しているのは、ドレイン側における不純物プロファイルを十分に緩やかし、十分な耐圧を確保するためである。
【００９５】
こうして、ゲート電極２６ｄとソース／ドレイン拡散層３４ｇ、３４ｈとを有する高耐圧トランジスタ４０ｄが形成されている。
【００９６】
互いに隣接する２つの高耐圧トランジスタ４０ｄのドレイン拡散層３４ｈは、共通のドレイン拡散層３４ｈにより形成されている。
【００９７】
また、高耐圧トランジスタ形成領域６Ｂには、Ｐ型ウェル１４ｄに電気的に接続されたＰ型のコンタクト領域４２ｄが形成されている。Ｐ型のコンタクト領域４２ｄは、Ｐ型ウェル１４ｄに所定のバイアス電圧を印加するためのものである。Ｐ型のコンタクト領域４２ｄは、図２（ａ）に示すように、高耐圧トランジスタ形成領域６Ｂを囲うように形成されている。
【００９８】
ソース／ドレイン領域３４ｇ、３４ｈ上、ゲート電極２６ｄ上及びコンタクト領域４２ｄ上には、シリサイド膜３８が形成されている。ソース／ドレイン領域３４ｇ、３４ｈ上のシリサイド膜３８は、ソース／ドレイン電極として機能する。
【００９９】
コアトランジスタ形成領域２、入出力トランジスタ形成領域４、前段トランジスタ形成領域６及び高耐圧トランジスタ形成領域６Ｂに形成されたＮ型の埋め込み拡散層１８は、共通の埋め込み拡散層１８により形成されている。
【０１００】
コアトランジスタ形成領域２、入出力トランジスタ形成領域４及び電力増幅回路形成領域６の周囲には、Ｎ型ウェル２０に電気的に接続されたＮ型のコンタクト領域（ウェルタップ領域）４４が形成されている。Ｎ型のコンタクト領域４４は、コアトランジスタ形成領域２、入出力トランジスタ形成領域４、電力増幅回路６を囲うように形成されている（図２（ａ）参照）。
【０１０１】
Ｎ型のコンタクト領域４４上には、シリサイド膜３８が形成されている。
【０１０２】
トランジスタ４０ａ〜４０ｄが形成された半導体基板１０上には、層間絶縁膜４６が形成されている。層間絶縁膜４６には、シリサイド膜３８に達するコンタクトホール４８が形成されている。コンタクトホール４８内には、導体プラグ５０が埋め込まれている。
【０１０３】
導体プラグ５０が埋め込まれた層間絶縁膜４６上には、層間絶縁膜５２が形成されている。層間絶縁膜５２には、配線を埋め込むための溝５４が形成されている。溝５４内には、導体プラグ５０に接続された配線５６が埋め込まれている。
【０１０４】
こうして、本実施形態による半導体装置が形成されている。
【０１０５】
このように、本実施形態では、高耐圧トランジスタ４０ｄにおいて、低濃度ドレイン領域２８ｈが形成される領域から離間した領域にチャネルドープ層２２ｄが形成されている。即ち、低濃度ドレイン領域２８ｈを形成するためのドーパント不純物が導入される領域から離間した領域にチャネルドープ層２２ｄを形成するためのドーパント不純物が導入されている。換言すれば、低濃度ドレイン領域２８ｈとチャネルドープ層２２ｄとが、設計データ上やレチクル上において互いに離間している。このため、本実施形態では、チャネルドープ層２２ｄと低濃度ドレイン領域２８ｈとの間において緩やかな不純物プロファイルを得ることができる。このため、本実施形態によれば、トランジスタ４０ｄのドレインに高電圧が印加された場合であっても、低濃度ドレイン領域２８ｈとチャネルドープ層２２ｄとの間において電界の集中を十分に緩和することができ、十分な耐圧を得ることができる。
【０１０６】
また、本実施形態では、高耐圧トランジスタ４０ｄにおいて、低濃度ドレイン領域２８ｈを形成される領域から離間した領域にＰ型ウェル１４ｄが形成されている。即ち、低濃度ドレイン領域２８ｈを形成するためのドーパント不純物が導入される領域から離間した領域にＰ型ウェル１４ｄを形成するためのドーパント不純物が導入されている。換言すれば、低濃度ドレイン領域２８ｈとＰ型ウェル１４ｄとが、設計データ上やレチクル上において互いに離間している。このため、本実施形態では、チャネルドープ層２２ｄとＰ型ウェル１４ｄとの間において緩やかな不純物プロファイルを得ることができる。このため、本実施形態によれば、トランジスタ４０ｄのドレインに高電圧が印加された場合であっても、低濃度ドレイン領域２８ｈとＰ型ウェル１４ｄとの間において電界の集中を十分に緩和することができ、十分な耐圧を得ることができる。
【０１０７】
また、本実施形態では、高耐圧トランジスタ４０ｄにおいて、低濃度ドレイン領域２８ｈが形成される領域から離間した領域にチャネルドープ層２２ｄが形成されているため、オン抵抗の低い高耐圧トランジスタ４０ｄを得ることも可能である。このため、本実施形態によれば、電気的特性の良好な半導体装置を提供することができる。
【０１０８】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図３乃至図１６を用いて説明する。図３乃至図１６は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１０９】
まず、図３に示すように、例えばＳＴＩ法により、素子領域を確定する素子分離領域１２を形成する。
【０１１０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜６０を形成する。
【０１１１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６０をパターニングする。これにより、Ｐ型ウェル１４ａ〜１４ｄを形成するための開口部６２ａ〜６２ｄがフォトレジスト膜６０に形成される（図４参照）。Ｐ型ウェル１４ｄを形成するための開口部６２ｄと、低濃度ドレイン領域２８ｈを形成するためのドーパント不純物が導入される領域（図１０参照）とは、設計データ上及びレチクル上において互いに離間している。
【０１１２】
次に、例えばイオン注入法により、フォトレジスト膜６０をマスクとして、半導体基板１０内にＰ型のドーパント不純物を導入することにより、Ｐ型ウェル１４ａ〜１４ｄを形成する。Ｐ型のドーパント不純物としては、例えばボロン（Ｂ）を用いる。加速エネルギーは、例えば１００〜２００ｋｅＶとする。ドーズ量は、例えば２×１０１３〜５×１０１３ｃｍ−２程度とする。低濃度ドレイン領域２８ｈが形成される領域を除く領域に、低濃度ドレイン領域２８ｈが形成される領域から離間するように、Ｐ型ウェル１４ｄが形成される。即ち、低濃度ドレイン領域２８ｈを形成するためのドーパント不純物が導入される領域から離間するように、Ｐ型ウェル１４ｄが形成される。
【０１１３】
この後、例えばアッシングにより、フォトレジスト膜６０を剥離する。
【０１１４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜６４を形成する。
【０１１５】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６４をパターニングする。これにより、Ｎ型の拡散層１６を形成するための開口部６６がフォトレジスト膜６４に形成される（図５参照）。また、ＰＭＯＳトランジスタが形成される領域（図示せず）にＮ型ウェル（図示せず）を形成するための開口部（図示せず）もフォトレジスト膜６４に形成される。
【０１１６】
次に、例えばイオン注入法により、フォトレジスト膜６４をマスクとして、半導体装置１０内にＮ型のドーパント不純物を導入することにより、Ｎ型の拡散層１６を形成する。この際、ＰＭＯＳトランジスタが形成される領域（図示せず）には、Ｎ型ウェル（図示せず）が形成される。Ｎ型のドーパント不純物としては、例えばリン（Ｐ）を用いる。加速エネルギーは、例えば３００〜４００ｋｅＶ程度とする。ドーズ量は、２×１０１３〜５×１０１３ｃｍ−２程度とする。こうして、Ｐ型ウェル１４ａ〜１４ｄの側部を囲むようにＮ型の拡散層１６が形成される。なお、高耐圧トランジスタ形成領域６Ｂ内に形成されたＰ型ウェル１４ｄのうちのドレイン拡散層３４ｈ（図１参照）側の部分には、Ｎ型の拡散層１６は形成されない。
【０１１７】
この後、例えばアッシングにより、フォトレジスト膜６４を剥離する。
【０１１８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜６８を形成する。
【０１１９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６８をパターニングする。これにより、チャネルドープ層２２ｂ〜２２ｄを形成するための開口部７０がフォトレジスト膜６８に形成される（図６参照）。コアトランジスタ形成領域２のチャネルドープ層２２ａは、別途形成されるため、フォトレジスト膜６８はコアトランジスタ形成領域２を覆うように形成される。チャネルドープ層２２ｄを形成するための開口部７０と、低濃度ドレイン領域２８ｈを形成するためのドーパント不純物が導入される領域（図１０参照）とは、設計データ上及びレチクル上において互いに離間している。
【０１２０】
次に、例えばイオン注入法により、フォトレジスト膜６８をマスクとして、半導体装置１０内にＰ型のドーパント不純物を導入することにより、チャネルドープ層２２ｂ〜２２ｄを形成する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば３０〜４０ｋｅＶ程度とする。ドーズ量は、３×１０１２〜６×１０１２ｃｍ−２程度とする。こうして、チャネルドープ層２２ｂ〜２２ｄが形成される。高耐圧トランジスタ形成領域６Ｂのチャネルドープ層２２ｄは、低濃度ドレイン領域２８ｈが形成される領域を除く領域に、低濃度ドレイン領域２８ｈが形成される領域から離間するように形成される。即ち、低濃度ドレイン領域２８ｈを形成するためのドーパント不純物が導入される領域から離間するように、チャネルドープ層２２ｄが形成される。
【０１２１】
この後、例えばアッシングにより、フォトレジスト膜６８を剥離する。
【０１２２】
次に、全面に、例えばスピンコート法により、フォトレジスト膜７２を形成する。
【０１２３】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜７２をパターニングする。これにより、チャネルドープ層２２ａを形成するための開口部７４がフォトレジスト膜７２に形成される（図７参照）。
【０１２４】
次に、例えばイオン注入法により、フォトレジスト膜７２をマスクとして、半導体装置１０内にＰ型のドーパント不純物を導入することにより、チャネルドープ層２２ａを形成する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば１０ｋｅＶ程度とする。ドーズ量は、１×１０１３〜２×１０１３ｃｍ−２程度とする。こうして、チャネルドープ層２２ａが形成される。
【０１２５】
この後、例えばアッシングにより、フォトレジスト膜７２を剥離する。
【０１２６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜７６を形成する。
【０１２７】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜７６をパターニングする。これにより、Ｎ型の埋め込み拡散層１８を形成するための開口部７８がフォトレジスト膜７６に形成される（図８参照）。
【０１２８】
次に、例えばイオン注入法により、フォトレジスト膜７６をマスクとして、半導体装置１０内にＮ型のドーパント不純物を導入することにより、Ｎ型の埋め込み拡散層１８を形成する。Ｎ型のドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば６００〜７００ｋｅＶ程度とする。ドーズ量は、１×１０１３〜３×１０１３ｃｍ−２程度とする。こうして、Ｎ型の埋め込み拡散層１８が形成される。Ｎ型の埋め込み拡散層１８とＮ型の拡散層１６とは互いに接続される。Ｎ型の拡散層１６とＮ型の埋め込み拡散層１８とにより、Ｎ型ウェル２０が形成される。高耐圧トランジスタ形成領域６Ｂにおいては、Ｎ型の埋め込み拡散層１８のドレイン拡散層３４ｈ側の縁部が、Ｐ型ウェル１４のドレイン拡散層３４ｈ側の縁部から離間するように、Ｎ型の埋め込み拡散層１８が形成される。
Ｎ型の埋め込み拡散層１８のドレイン拡散層３４ｈ側の縁部とＰ型ウェル１４のドレイン拡散層３４ｈ側の縁部との間の距離Ｌ１は、例えば１μｍ程度とする。
【０１２９】
この後、例えばアッシングにより、フォトレジスト膜７６を剥離する。
【０１３０】
次に、半導体基板１０内に導入されたドーパント不純物を活性化するためのアニール（熱処理）を行う。熱処理温度は、例えば１０００℃程度とする。熱処理時間は、例えば１０秒程度とする。
【０１３１】
次に、例えば熱酸化法により、半導体基板１０の表面に、例えば膜厚７ｎｍのシリコン酸化膜のゲート絶縁膜２４を形成する。
【０１３２】
次に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜を形成する。
【０１３３】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングすることにより、ポリシリコンのゲート電極２６ａ〜２６ｄを形成する（図９参照）。
【０１３４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜８０を形成する。
【０１３５】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜８０をパターニングする。これにより、入出力トランジスタ形成領域４、前段トランジスタ形成領域６Ａ及び高耐圧トランジスタ形成領域６Ｂをそれぞれ露出する開口部８２がフォトレジスト膜８０に形成される（図１０参照）。
【０１３６】
次に、例えばイオン注入法により、フォトレジスト膜８０をマスクとして、半導体装置１０内にＮ型のドーパント不純物を導入することにより、Ｎ型の低濃度拡散層（エクステンション領域）２８ｃ〜２８ｈを形成する。Ｎ型のドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば３０ｋｅＶ程度とする。ドーズ量は、１×１０１３ｃｍ−２程度とする。こうして、Ｎ型の低濃度拡散層２８ｃ〜２８ｈが形成される。
【０１３７】
この後、例えばアッシングにより、フォトレジスト膜８０を剥離する。
【０１３８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜８４を形成する。
【０１３９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜８４をパターニングする。これにより、コアトランジスタ形成領域２を露出する開口部８６がフォトレジスト膜８４に形成される（図１１参照）。
【０１４０】
次に、例えばイオン注入法により、フォトレジスト膜８４をマスクとして、半導体装置１０内にＮ型のドーパント不純物を導入することにより、Ｎ型の低濃度拡散層２８ａ、２８ｂを形成する。Ｎ型のドーパント不純物としては、例えばＡｓ（砒素）を用いる。加速エネルギーは、例えば５ｋｅＶ程度とする。ドーズ量は、１×１０１４〜２×１０１４ｃｍ−２程度とする。こうして、Ｎ型の低濃度拡散層２８ａ、２８ｂが形成される。
【０１４１】
この後、例えばアッシングにより、フォトレジスト膜８４を剥離する。
【０１４２】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜を形成する。
【０１４３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜８８を形成する。
【０１４４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜８８をパターニングする。これにより、スペーサ３０ｅを形成するためのフォトレジスト膜８８が形成される（図１２参照）。
【０１４５】
次に、フォトレジスト膜８８をマスクとして、シリコン酸化膜をエッチングする。これにより、ゲート電極２６ａ〜２６ｃの側壁部分に、シリコン酸化膜のサイドウォール絶縁膜３０ａ〜３０ｃが形成される。また、ゲート電極２６ｄの低濃度ソース領域２８ｇ側の側壁部分に、シリコン酸化膜のサイドウォール絶縁膜３０ｄが形成される。ゲート電極２６ｄの低濃度ドレイン領域２８ｈ側の側壁を含む部分には、シリコン酸化膜のスペーサ３０ｅが形成される。スペーサ３０ｅは、高濃度ドレイン領域３２ｈを形成する際には、ドーパント不純物の注入を防止するマスク（注入ブロック）として機能する。また、スペーサ３０ｅは、シリサイド膜３８を形成する際には、シリサイド化を防止するマスク（シリサイドブロック）として機能する。従って、スペーサ３０ｅは、ゲート電極２６ｄの側壁部分を覆うのみならず、低濃度ドレイン領域２８ｈの一部をも覆うように形成される。ゲート電極２６ｄとスペーサ３０ｅの縁部との間の距離Ｌ４は、例えば１８０ｎｍ程度とする。
【０１４６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜９０を形成する。
【０１４７】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜９０をパターニングする。これにより、コアトランジスタ形成領域２、入出力トランジスタ形成領域４、前段トランジスタ形成領域６Ａ、高耐圧トランジスタ形成領域６Ｂ及びＮ型のコンタクト領域（ウェルタップ領域）４４をそれぞれ露出する開口部９２がフォトレジスト膜９０に形成される（図１３参照）。
【０１４８】
次に、例えばイオン注入法により、フォトレジスト膜９０をマスクとして、半導体装置１０内にＮ型のドーパント不純物を導入することにより、Ｎ型の高濃度拡散層３２ａ〜３２ｈ及びＮ型のコンタクト領域４４を形成する。Ｎ型のドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば８〜１０ｋｅＶ程度とする。ドーズ量は、５×１０１５〜８×１０１５ｃｍ−２程度とする。こうして、Ｎ型の高濃度拡散層３２ａ〜３２ｈ及びＮ型のコンタクト領域４４が形成される。低濃度拡散層２８ａ〜２８ｈと高濃度拡散層３２ａ〜３２ｈとにより、エクステンションソース／ドレイン構造又はＬＤＤ構造のソース／ドレイン拡散層３４ａ〜３４ｈが形成される。Ｎ型のコンタクト領域４４は、後工程において行われる熱処理等により、Ｎ型ウェル２０と電気的に接続される。
【０１４９】
この後、例えばアッシングにより、フォトレジスト膜９０を剥離する。
【０１５０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜９４を形成する。
【０１５１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜９４をパターニングする。これにより、Ｐ型のコンタクト領域（ウェルタップ領域）４２ａ〜４２ｄが形成される領域をそれぞれ露出する開口部９６がフォトレジスト膜９４に形成される（図１４参照）。
【０１５２】
次に、例えばイオン注入法により、フォトレジスト膜９４をマスクとして、半導体装置１０内にＰ型のドーパント不純物を導入することにより、Ｐ型のコンタクト領域４２ａ〜４２ｄを形成する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば４〜１０ｋｅＶ程度とする。ドーズ量は、４×１０１５〜６×１０１５ｃｍ−２程度とする。こうして、Ｐ型のコンタクト領域４２ａ〜４２ｄが形成される。
【０１５３】
この後、例えばアッシングにより、フォトレジスト膜９４を剥離する。
【０１５４】
次に、全面に、例えば膜厚２０〜５０ｎｍのコバルト膜又はニッケル膜の高融点金属膜を形成する。
【０１５５】
次に、熱処理を行うことにより、半導体基板１０中のシリコン原子と高融点金属膜中の金属原子とを反応させるとともに、ゲート電極２６ａ〜２６ｄ中のシリコン原子と高融点金属膜中の金属原子とを反応させる。この後、未反応の高融点金属膜を除去する。こうして、ソース／ドレイン拡散層３４ａ〜３４ｈ上、ゲート電極２６ａ〜２６ｄ上及びコンタクト領域４２ａ〜４２ｄ、４４上に、例えばコバルトシリサイド又はニッケルシリサイドのシリサイド膜３８がそれぞれ形成される（図１５参照）。
【０１５６】
次に、全面に、例えばＣＶＤ法により、例えば膜厚４００ｎｍのシリコン酸化膜の層間絶縁膜４６を形成する（図１６参照）。
【０１５７】
次に、フォトリソグラフィ技術を用い、シリサイド膜３８にそれぞれ達するコンタクトホール４８を層間絶縁膜４６に形成する。
【０１５８】
次に、全面に、例えばスパッタリング法により、膜厚１０〜２０ｎｍのＴｉ膜と膜厚１０〜２０ｎｍのＴｉＮ膜とを順次積層することにより、バリア膜（図示せず）を形成する。
【０１５９】
次に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのタングステン膜を形成する。
【０１６０】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜４６の表面が露出するまでタングステン膜を研磨する。これにより、コンタクトホール４８内に、例えばタングステンの導体プラグ５０が埋め込まれる。
【０１６１】
次に、全面に、例えばＣＶＤ法により、例えば膜厚６００ｎｍのシリコン酸化膜の層間絶縁膜５２を形成する。
【０１６２】
次に、フォトリソグラフィ技術を用い、配線５６を埋め込むための溝５４を層間絶縁膜５２に形成する。
【０１６３】
次に、電解めっき法により、例えばＣｕ（銅）の配線５６を溝５４内に埋め込む。
【０１６４】
こうして、本実施形態による半導体装置が製造される。
【０１６５】
このように、本実施形態では、低濃度ドレイン領域２８ｈを形成するためのドーパント不純物が導入される領域から離間するようにチャネルドープ層２２ｄ等を形成することにより、高耐圧トランジスタ４０ｄのドレイン側の不純物プロファイルを緩やかにする。このため、本実施形態では、低濃度ドレイン領域２８ｈを形成するための工程を、他の低濃度ソース／ドレイン領域２８ａ〜２８ｇを形成するための工程と別個に行うことを要しない。即ち、低濃度ドレイン領域２８ｈを形成するためのフォトレジスト膜を、他の低濃度ソース／ドレイン領域２８ａ〜２８ｇを形成するためのフォトレジスト膜と別個に形成することを要しない。従って、本実施形態によれば、製造工程の簡略化を図りつつ、高耐圧トランジスタ２６ｄを得ることができる。
【０１６６】
（評価結果）
次に、本実施形態による半導体装置の評価結果を図１７乃至図１９を用いて説明する。
【０１６７】
図１７は、トランジスタの耐圧を示すグラフである。図１７の横軸は、ドレイン電圧を示しており、図１７の縦軸は、ドレイン電流を示している。図１７のデータは、ソース電圧及びゲート電圧を０Ｖとし、ドレイン電圧を徐々に高くしていくことにより測定した。ドレイン電流が急激に増加した箇所を、丸印で囲むことにより示している。ドレイン電流が急激に増加したときのドレイン電圧が、トランジスタが破壊された際のドレイン電圧である。
【０１６８】
図１７における実線は、実施例１の場合、即ち、本実施形態による半導体装置の高耐圧トランジスタ４０ｄの場合を示している。
【０１６９】
図１７における一点鎖線は、比較例１の場合、即ち、本実施形態による半導体装置の電力増幅回路の前段に形成されるトランジスタ４０ｃの場合を示している。
【０１７０】
図１７における二点差線は、比較例２の場合、即ち、図１８に示すトランジスタ１４０ｄの場合を示している。
【０１７１】
図１８は、比較例２によるトランジスタを示す断面図である。比較例２によるトランジスタ１４０ｄは、素子領域の全体にドーパント不純物を導入することによりチャネルドープ層２２ｃが形成されている点が、高耐圧トランジスタ４０ｄと相違している。比較例２によるトランジスタ１４０ｃでは、チャネルドープ層２２ｃが低濃度ドレイン領域２８ｃに接している。比較例２によるトランジスタ１４０ｃでは、高耐圧トランジスタ４０ｄと同様に、ゲート電極２６ｄと高濃度ドレイン領域３２ｈとの間の距離Ｌ４が１８０ｎｍと比較的大きく設定されている。
【０１７２】
図１７から分かるように、実施例１、即ち、本実施形態による半導体装置の高耐圧トランジスタ４０ｄでは、比較例１，２と比較して、耐圧が極めて高くなっている。
【０１７３】
このことから、本実施形態によれば、十分に耐圧の高い高耐圧トランジスタ４０ｄが得られることが分かる。
【０１７４】
図１９は、トランジスタの耐圧の比較結果を示すグラフである。図１９における参考例は、図５７に示す参考例による半導体装置の高耐圧トランジスタ２４０ｄの場合を示している。図１９における比較例１は、本実施形態による半導体装置の電力増幅回路の前段に形成されるトランジスタ４０ｃの場合を示している。図１９における比較例２は、図１８に示すトランジスタ１４０ｄの場合を示している。図１９における実施例１は、本実施形態による半導体装置の高耐圧トランジスタ４０ｄの場合を示している。図１９における破線は、電力増幅回路の最終段のトランジスタに要求される耐圧の例を示している。
【０１７５】
図１９から分かるように、実施例１では、比較例１，２と比較して耐圧が極めて高くなっている。実施例１の高耐圧トランジスタ４０ｄの耐圧は、参考例の高耐圧トランジスタ２４０ｄの耐圧より低くなっているが、電力増幅回路の最終段のトランジスタに要求される耐圧に対して十分なマージンがあるため、特段の問題はない。
【０１７６】
（変形例（その１））
次に、本実施形態の変形例（その１）による半導体装置について図２０を用いて説明する。図２０は、本変形例による半導体装置を示す平面図及び断面図である。図２０（ａ）は平面図であり、図２０（ｂ）は断面図である。図２０（ｂ）は、図２０（ａ）のＢ−Ｂ′線断面に対応している。
【０１７７】
図２０に示すように、４つの高耐圧トランジスタ４０ｄ１〜４０ｄ４のソース拡散層３４ｇとドレイン拡散層３４ｈとが交互に配置されている。
【０１７８】
高耐圧トランジスタ４０ｄ１のドレイン拡散層３４ｈと高耐圧トランジスタ４０ｄ２のドレイン拡散層３４ｈとは、共通のドレイン拡散層３４ｈにより形成されている。
【０１７９】
高耐圧トランジスタ４０ｄ３のドレイン拡散層３４ｈと高耐圧トランジスタ４０ｄ４のドレイン拡散層３４ｈとは、共通のドレイン拡散層３４ｈにより形成されている。
【０１８０】
高耐圧トランジスタ４０ｄ２のソース拡散層３４ｇと高耐圧トランジスタ４０ｄ３のソース拡散層３４ｇとは、共通のソース拡散層３４ｇにより形成されている。
【０１８１】
本変形例では、高耐圧トランジスタ４０ｄ２、４０ｄ３の下方にはＮ型ウェル２０が形成されていない。
【０１８２】
Ｐ型ウェル４２ｄに所定のバイアス電圧を印加するためのコンタクト領域（ウェルタップ領域）４２ｄは、高耐圧トランジスタ４０ｄ１〜４０ｄ４が形成された領域を囲うように形成されている。
【０１８３】
また、Ｎ型ウェル４０を所定のバイアス電圧を印加するためのコンタクト領域（ウェルタップ領域）４４は、コンタクト領域４２ｄを囲うように形成されている。
【０１８４】
このようにソース拡散層３４ｇとドレイン拡散層３４ｈとを交互に配置して複数の高耐圧トランジスタ４０ｄ１〜４０ｄ４が接続されるようにしてもよい。
【０１８５】
（変形例（その２））
次に、本実施形態の変形例（その２）による半導体装置について図２１を用いて説明する。図２１は、本変形例による半導体装置を示す平面図及び断面図である。図２１（ａ）は平面図であり、図２１（ｂ）は断面図である。図２１（ｂ）は、図２１（ａ）のＣ−Ｃ′線断面に対応している。
【０１８６】
図２１に示すように、４つの高耐圧トランジスタ４０ｄ１〜４０ｄ４のソース拡散層３４ｇとドレイン拡散層３４ｈとが交互に配置されている。
【０１８７】
本変形例では、高耐圧トランジスタ４０ｄ２のゲート電極２６ｄと高耐圧トランジスタ４０ｄ３のゲート電極２６ｄとの間の距離が、比較的大きく設定されている。このため、高耐圧トランジスタ４０ｄ２、４０ｄ３の共通のソース拡散層２８ｇの長さが比較的長くなっている。このため、本変形例では、高耐圧トランジスタ４０ｄ２、４０ｄ３の共通のソース拡散層２８ｇの下方に、Ｎ型の埋め込み拡散層１８を形成することが可能となる。
【０１８８】
本変形例では、高耐圧トランジスタ４０ｄ２、４０ｄ３の共通のソース拡散層２８ｇの下方にＮ型の埋め込み拡散層１８が形成されているため、高耐圧トランジスタ４０ｄ１〜４０ｄ４から発生するノイズをより効果的に遮蔽し得る。
【０１８９】
（変形例（その３））
次に、本実施形態の変形例（その３）による半導体装置について図２２を用いて説明する。図２２は、本変形例による半導体装置を示す断面図である。
【０１９０】
本変形例による半導体装置は、Ｎ型ウェル２０（図１参照）が形成されていないことに主な特徴がある。
【０１９１】
図２２に示すように、本変形例では、Ｐ型ウェル１４を囲うようにＮ型ウェル２０が形成されていない。
【０１９２】
このように、Ｎ型ウェル２０が形成されていなくてもよい。
【０１９３】
但し、高耐圧トランジスタ４０ｄから発生するノイズが他の領域の回路に悪影響を及ぼさないようにする観点からは、Ｎ型ウェル２０を形成することが好ましい。
【０１９４】
（変形例（その４））
次に、本実施形態の変形例（その４）による半導体装置について図２３を用いて説明する。図２３は、本変形例による半導体装置を示す断面図である。
【０１９５】
本変形例による半導体装置は、高耐圧トランジスタ形成領域６ＢにＮ型ウェル２０が形成されていないことに主な特徴がある。
【０１９６】
図２３に示すように、高耐圧トランジスタ形成領域６Ｂ以外の領域には、Ｎ型ウェル２０が形成されており、トリプルウェル構造となっている。一方、高耐圧トランジスタ形成領域６Ｂには、Ｎ型ウェル２０が形成されていない。
【０１９７】
高耐圧トランジスタ形成領域６Ｂ以外の領域がトリプルウェル構造になっているため、高耐圧トランジスタ形成領域６Ｂ以外の領域においては、かかるトリプルウェルによりノイズが遮断される。
【０１９８】
高耐圧トランジスタ形成領域６ＢにＮ型ウェル２０が形成されていなくても、高耐圧トランジスタ４０ｄから発生するノイズが高耐圧トランジスタ形成領域６Ｂ以外の領域に悪影響を及ぼすのを、ある程度抑制し得る。
【０１９９】
（変形例（その５））
次に、本実施形態の変形例（その５）による半導体装置について図２４を用いて説明する。図２４は、本変形例による半導体装置を示す断面図である。
【０２００】
本変形例による半導体装置は、コアトランジスタ形成領域２のＰ型ウェル１４と入出力トランジスタ形成領域４のＰ型ウェル１４とが共通のＰ型ウェル１４により形成されていることに主な特徴がある。
【０２０１】
図２４に示すように、コアトランジスタ形成領域２のＰ型ウェル１４と入出力トランジスタ形成領域４のＰ型ウェル１４とが共通のＰ型ウェル１４により形成されている。
【０２０２】
本変形例では、コアトランジスタ形成領域２のＰ型ウェル１４と入出力トランジスタ形成領域４のＰ型ウェル１４とが共通のＰ型ウェル１４により形成されているため、コンタクト領域４２ａ、４２ｂのうちの一方を省略することも可能である。従って、本変形例によれば、コアトランジスタ形成領域２及び入出力トランジスタ形成領域４に要するスペースを小さくすることが可能となり、半導体装置の集積化に寄与することができる。
【０２０３】
（変形例（その６））
次に、本実施形態の変形例（その６）による半導体装置について図２５を用いて説明する。図２５は、本変形例による半導体装置を示す断面図である。
【０２０４】
本変形例による半導体装置は、コアトランジスタ形成領域２のＰ型ウェル１４と入出力トランジスタ形成領域４のＰ型ウェル１４と前段トランジスタ形成領域６ＡのＰ型ウェル１４とが共通のＰ型ウェル１４により形成されていることに主な特徴がある。
【０２０５】
図２５に示すように、コアトランジスタ形成領域２のＰ型ウェル１４と入出力トランジスタ形成領域４のＰ型ウェル１４と前段トランジスタ形成領域６ＡのＰ型ウェル１４とが共通のＰ型ウェル１４により形成されている。
【０２０６】
本変形例では、コンタクト領域４２ａとコンタクト領域４２ｂとコンタクト領域４２ｃとを別個に設けることが不要であり、共通のコンタクト領域を用いることが可能であり、コンタクト領域４２ａ〜４２ｃに要するスペースを小さくすることが可能である。従って、本変形例によれば、コアトランジスタ形成領域２、入出力トランジスタ形成領域４及び前段トランジスタ形成領域６Ｂに要するスペースを小さくすることが可能となり、半導体装置の集積化に寄与することができる。
【０２０７】
（変形例（その７））
次に、本実施形態の変形例（その７）による半導体装置について図２６を用いて説明する。図２６は、本変形例による半導体装置を示す断面図である。
【０２０８】
本変形例による半導体装置は、前段トランジスタ形成領域６ＡにＮ型ウェル２０が形成されており、前段トランジスタ形成領域６Ａ以外の領域にＮ型ウェル２０が形成されていないことに主な特徴がある。
【０２０９】
図２６に示すように、前段トランジスタ形成領域６ＡにはＮ型ウェル２０が形成されており、前段トランジスタ形成領域６Ａはトリプルウェル構造になっている。一方、コアトランジスタ形成領域２、入出力トランジスタ形成領域４及び高耐圧トランジスタ形成領域６Ｂには、Ｎ型ウェル２０が形成されていない。
【０２１０】
本変形例では、前段トランジスタ形成領域６Ａがトリプルウェル構造になっているため、高耐圧トランジスタ３０ｄから発生するノイズが電力増幅回路の前段に悪影響を及ぼすのを防止し得る。本変形例では、前段トランジスタ形成領域６Ａ以外の領域にＮ型ウェル２０及びＮ型のコンタクト領域４４のためのスペースを要しないため、集積化に寄与し得る。
【０２１１】
このように、前段トランジスタ形成領域６ＡにＮ型ウェル２０を形成し、前段トランジスタ形成領域６Ａ以外の領域にＮ型ウェル２０を形成しなくてもよい。
【０２１２】
（変形例（その８））
次に、本実施形態の変形例（その８）による半導体装置について図２７を用いて説明する。図２７は、本変形例による半導体装置を示す断面図である。
【０２１３】
本変形例による半導体装置は、高耐圧トランジスタ形成領域６ＢにＮ型ウェル２０が形成されており、高耐圧トランジスタ形成領域６Ｂ以外の領域にはＮ型ウェル２０が形成されていないことに主な特徴がある。
【０２１４】
図２７に示すように、高耐圧トランジスタ形成領域６Ｂには、Ｎ型ウェル２０が形成されている。一方、コアトランジスタ形成領域２、入出力トランジスタ形成領域４及び前段トランジスタ形成領域６Ａには、Ｎ型ウェル２０は形成されていない。
【０２１５】
本変形例では、高耐圧トランジスタ形成領域６ＢにＮ型ウェル２０が形成されているため、高耐圧トランジスタ３０ｄから発生するノイズが他の領域の回路に悪影響を及ぼすことを抑制し得る。本変形例では、高耐圧トランジスタ形成領域６Ｂ以外の領域にＮ型ウェル２０及びＮ型のコンタクト領域４４のためのスペースを要しないため、集積化に寄与し得る。
【０２１６】
このように、高耐圧トランジスタ形成領域６ＢにＮ型ウェル２０が形成されており、高耐圧トランジスタ形成領域６Ｂ以外の領域にＮ型ウェル２０が形成されていなくてもよい。
【０２１７】
（変形例（その９））
次に、本実施形態の変形例（その９）による半導体装置について図２８を用いて説明する。図２８は、本変形例による半導体装置を示す断面図である。
【０２１８】
本変形例による半導体装置は、電力増幅回路形成領域６にＮ型ウェル２０が形成されており、電力増幅回路形成領域６以外の領域にはＮ型ウェル２０が形成されていないことに主な特徴がある。
【０２１９】
図２８に示すように、高耐圧トランジスタ形成領域６Ｂのみならず、前段トランジスタ形成領域６Ａにも、Ｎ型ウェル２０が形成されている。一方、コアトランジスタ形成領域２及び入出力トランジスタ形成領域４には、Ｎ型ウェル２０は形成されていない。
【０２２０】
本変形例では、高耐圧トランジスタ形成領域６Ｂのみならず、前段トランジスタ形成領域６ＡにもＮ型ウェル２０が形成されているため、高耐圧トランジスタ３０ｄから発生するノイズが電力増幅回路の前段に悪影響を及ぼすのを抑制し得る。本変形例では、電力増幅回路形成領域６以外の領域にＮ型ウェル２０及びＮ型のコンタクト領域４４のためのスペースを要しないため、集積化に寄与し得る。
【０２２１】
このように、電力増幅回路形成領域６にＮ型ウェル２０が形成されており、電力増幅回路形成領域６以外の領域にＮ型ウェル２０が形成されていなくてもよい。
【０２２２】
（変形例（その１０））
次に、本実施形態の変形例（その１０）による半導体装置について図２９を用いて説明する。図２９は、本変形例による半導体装置を示す断面図である。
【０２２３】
本変形例による半導体装置は、いずれの領域２，４，６においてもＮ型ウェル２０が形成されており、コアトランジスタ形成領域２及び入出力トランジスタ形成領域４のＰ型ウェル１４が共通のＰ型ウェル１４により形成されていることに主な特徴がある。
【０２２４】
図２９に示すように、コアトランジスタ形成領域２、入出力トランジスタ形成領域４及び電力増幅回路形成領域６のいずれにおいても、Ｎ型ウェル２０が形成されている。
【０２２５】
コアトランジスタ形成領域２のＰ型ウェル１４と入出力トランジスタ形成領域４のＰ型ウェル１４とは、共通のＰ型ウェル１４により形成されている。
【０２２６】
本変形例では、コアトランジスタ形成領域２のＰ型ウェル１４と入出力トランジスタ形成領域４のＰ型ウェル１４とが共通のＰ型ウェル１４により形成されているため、コンタクト領域４２ａ、４２ｂのうちの一方を省略することも可能である。従って、本変形例によれば、コアトランジスタ形成領域２及び入出力トランジスタ形成領域４に要するスペースを小さくすることが可能となり、半導体装置の集積化に寄与することができる。
【０２２７】
（変形例（その１１））
次に、本実施形態の変形例（その１１）による半導体装置について図３０を用いて説明する。図３０は、本変形例による半導体装置を示す断面図である。
【０２２８】
本変形例による半導体装置は、コアトランジスタ形成領域２、入出力トランジスタ形成領域４、前段トランジスタ形成領域６Ａ及び高耐圧トランジスタ形成領域６ＢのＮ型ウェル２０ａ〜２０ｄが互いに分離していることに主な特徴がある。
【０２２９】
図３０に示すように、コアトランジスタ形成領域２には、Ｎ型ウェル２０ａが形成されている。Ｎ型ウェル２０ａには、コンタクト領域４４ａが接続されている。
【０２３０】
入出力トランジスタ形成領域４には、Ｎ型ウェル２０ｂが形成されている。Ｎ型ウェル２０ｂには、コンタクト領域４４ｂが接続されている。
【０２３１】
前段トランジスタ形成領域６Ａには、Ｎ型ウェル２０ｃが形成されている。Ｎ型ウェル２０ｃには、コンタクト領域４４ｃが接続されている。
【０２３２】
高耐圧トランジスタ形成領域６Ｂには、Ｎ型ウェル２０ｄが形成されている。Ｎ型ウェル２０ｄには、コンタクト領域４４ｄが接続されている。
【０２３３】
コアトランジスタ形成領域２、入出力トランジスタ形成領域４、前段トランジスタ形成領域６Ａ及び高耐圧トランジスタ形成領域６ＢのＮ型ウェル２０ａ〜２０ｄは、互いに分離されている。
【０２３４】
このように、コアトランジスタ形成領域２、入出力トランジスタ形成領域４、前段トランジスタ形成領域６Ａ及び高耐圧トランジスタ形成領域６ＢのＮ型ウェル２０ａ〜２０ｄが、互いに分離されていてもよい。
【０２３５】
（変形例（その１２））
次に、本実施形態の変形例（その１２）による半導体装置について図３１を用いて説明する。図３１は、本変形例による半導体装置を示す断面図である。
【０２３６】
本変形例による半導体装置は、前段トランジスタ形成領域６Ａにも高耐圧トランジスタ４０ｄが形成されていることに主な特徴がある。
【０２３７】
図３１に示すように、前段トランジスタ形成領域６Ａには、高耐圧トランジスタ４０ｄが形成されている。前段トランジスタ形成領域６Ａにおいては、低濃度ドレイン領域２８ｈが形成される領域から離間するようにＰ型ウェル１４が形成されている。また、前段トランジスタ形成領域６Ａにおいては、低濃度ドレイン領域２８ｈが形成される領域から離間するようにチャネルドープ層２２ｄが形成されている。
【０２３８】
このように、前段トランジスタ形成領域６Ａにおいても、高耐圧トランジスタ４０ｄを形成するようにしてもよい。電力増幅回路の最終段以外においても高い電圧が加わる可能性がある場合には、本変形例のように、最終段以外の部分に高耐圧トランジスタ４０ｄを適宜用いるようにすればよい。
【０２３９】
（変形例（その１３））
次に、本実施形態の変形例（その１３）による半導体装置について図３２を用いて説明する。図３２は、本変形例による半導体装置を示す断面図である。
【０２４０】
本変形例による半導体装置は、電力増幅回路形成領域６にＮ型ウェル２０が形成されていることに主な特徴がある。
【０２４１】
図３２に示すように、電力増幅回路形成領域６には、Ｎ型ウェル２０が形成されている。一方、コアトランジスタ形成領域２及び入出力トランジスタ形成領域４には、Ｎ型ウェル２０は形成されていない。
【０２４２】
本変形例によれば、電力増幅回路形成領域６にＮ型ウェル２０が形成されているため、高耐圧トランジスタ４０ｄから発生するノイズがコアトランジスタ形成領域２及び入出力トランジスタ形成領域４に悪影響を及ぼすのを抑制し得る。
【０２４３】
（変形例（その１４））
次に、本実施形態の変形例（その１４）による半導体装置について図３３を用いて説明する。図３３は、本変形例による半導体装置を示す断面図である。
【０２４４】
本変形例による半導体装置は、いずれの領域２、４、６においてもＮ型ウェル２０が形成されており、コアトランジスタ形成領域２及び入出力トランジスタ形成領域４のＰ型ウェル１４が共通のＰ型ウェル１４により形成されていることに主な特徴がある。
【０２４５】
図３３に示すように、コアトランジスタ形成領域２、入出力トランジスタ形成領域４及び電力増幅回路形成領域６には、Ｎ型ウェル２０が形成されている。
【０２４６】
コアトランジスタ形成領域２のＰ型ウェル１４と入出力トランジスタ形成領域４のＰ型ウェル１４とは、共通のＰ型ウェル１４により形成されている。
【０２４７】
本変形例によれば、コアトランジスタ形成領域２、入出力トランジスタ形成領域４及び電力増幅回路形成領域６のいずれにもＮ型ウェル２０が形成されているため、高耐圧トランジスタ４０ｄから発生するノイズがコアトランジスタ形成領域２及び入出力トランジスタ形成領域４に悪影響を及ぼすのを十分に抑制し得る。
【０２４８】
また、本変形例によれば、コアトランジスタ形成領域２及び入出力トランジスタ形成領域４のＰ型ウェル１４が共通のＰ型ウェル１４により形成されているため、コンタクト領域４２ａ、４２ｂのうちの一方を省略することが可能である。従って、本変形例によれば、コアトランジスタ形成領域２及び入出力トランジスタ形成領域４に要するスペースを小さくすることが可能となり、半導体装置の集積化に寄与することができる。
【０２４９】
（変形例（その１５））
次に、本実施形態の変形例（その１５）による半導体装置について図３４を用いて説明する。図３４は、本変形例による半導体装置を示す断面図である。
【０２５０】
本変形例による半導体装置は、コアトランジスタ形成領域２、入出力トランジスタ形成領域４、前段トランジスタ形成領域６Ａ及び高耐圧トランジスタ形成領域６ＢのＰ型ウェル１４ａ、１４ｂ、１４ｄが互いに分離されていることに主な特徴がある。
【０２５１】
図３４に示すように、コアトランジスタ形成領域２には、Ｐ型ウェル１４ａが形成されている。入出力トランジスタ形成領域４には、Ｐ型ウェル１４ｂが形成されている。前段トランジスタ形成領域６Ａには、Ｐ型ウェル１４ｄが形成されている。高耐圧トランジスタ形成領域６Ｂには、Ｐ型ウェル１４ｄが形成されている。
【０２５２】
コアトランジスタ形成領域２、入出力トランジスタ形成領域４、前段トランジスタ形成領域６Ａ及び高耐圧トランジスタ形成領域６ＢのＰ型ウェル１４ａ、１４ｂ、１４ｄは、互いに分離されている。
【０２５３】
このように、コアトランジスタ形成領域２、入出力トランジスタ形成領域４、前段トランジスタ形成領域６Ａ及び高耐圧トランジスタ形成領域６ＢのＰ型ウェル１４ａ、１４ｂ、１４ｄは、互いに分離されていてもよい。
【０２５４】
（変形例（その１６））
次に、本実施形態の変形例（その１６）による半導体装置について図３５を用いて説明する。図３５は、本変形例による半導体装置を示す断面図である。
【０２５５】
本変形例による半導体装置は、コアトランジスタ形成領域２、入出力トランジスタ形成領域４、前段トランジスタ形成領域６Ａ及び高耐圧トランジスタ形成領域６ＢのＮ型ウェル２０ａ、２０ｂ、２０ｄが互いに分離していることに主な特徴がある。
【０２５６】
図３６に示すように、コアトランジスタ形成領域２には、Ｎ型ウェル２０ａが形成されている。Ｎ型ウェル２０ａには、コンタクト領域４４ａが接続されている。
【０２５７】
入出力トランジスタ形成領域４には、Ｎ型ウェル２０ｂが形成されている。Ｎ型ウェル２０ｂには、コンタクト領域４４ｂが接続されている。
【０２５８】
前段トランジスタ形成領域６Ａには、Ｎ型ウェル２０ｄが形成されている。Ｎ型ウェル２０ｄには、コンタクト領域４４ｃが接続されている。
【０２５９】
高耐圧トランジスタ形成領域６Ｂには、Ｎ型ウェル２０ｄが形成されている。Ｎ型ウェル２０ｄには、コンタクト領域４４ｄが接続されている。
【０２６０】
コアトランジスタ形成領域２、入出力トランジスタ形成領域４、前段トランジスタ形成領域６Ａ及び高耐圧トランジスタ形成領域６ＢのＮ型ウェル２０ａ、２０ｂ、２０ｄは、互いに分離されている。
【０２６１】
このように、コアトランジスタ形成領域２、入出力トランジスタ形成領域４、前段トランジスタ形成領域６Ａ及び高耐圧トランジスタ形成領域６ＢのＮ型ウェル２０ａ、２０ｂ、２０ｄが、互いに分離されていてもよい。
【０２６２】
［第２実施形態］
第２実施形態による半導体装置及びその製造方法を図３６乃至図４０を用いて説明する。図１乃至図３５に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２６３】
（半導体装置）
まず、本実施形態による半導体装置について図３６を用いて説明する。図３６は、本実施形態による半導体装置を示す断面図である。
【０２６４】
本実施形態による半導体装置は、高耐圧トランジスタ形成領域６ＢのＰ型ウェル１４ｅが、低濃度ドレイン領域２８ｈが形成される領域から離間していないことに主な特徴がある。
【０２６５】
高耐圧トランジスタ形成領域６ＢのＰ型ウェル１４ｅは、素子領域全体にドーパント不純物を導入することにより形成されている。本実施形態では、高耐圧トランジスタ形成領域６Ｂに形成されたＰ型ウェル１４ｅは、低濃度ドレイン領域２８ｈが形成される領域から離間していない。即ち、低濃度ドレイン領域２８ｈを形成するためのドーパント不純物が導入される領域とＰ型ウェル１４ｅを形成するためのドーパント不純物が導入される領域とは、互いに離間していない。換言すれば、設計データ上やレチクル上において、低濃度ドレイン領域２８ｈとＰ型ウェル１４ｅとが互いに離間していない。
【０２６６】
高耐圧トランジスタ形成領域６ＢのＮ型ウェル２０は、Ｐ型ウェル１４ｅを囲うように形成されている。Ｐ型ウェル１４ｅは、Ｎ型ウェル２０により半導体基板１０から電気的に分離されている。即ち、本実施形態では、高耐圧トランジスタ形成領域６Ｂもトリプルウェル構造になっている。
【０２６７】
チャネルドープ層２２ｄは、低濃度ドレイン領域２８ｈが形成される領域から離間するように形成されている。即ち、チャネルドープ層２２ｄを形成するためのドーパント不純物が導入される領域と低濃度ドレイン領域２８ｈを形成するためのドーパント不純物を導入するための領域とが互いに離間している。換言すれば、低濃度ドレイン領域２８ｈとチャネルドープ層２２ｄとが設計データ上及びレチクル上において互いに離間している。このため、チャネルドープ層２２ｄと低濃度ドレイン領域２８ｈとの間においては緩やかな不純物プロファイルが得られている。
【０２６８】
本実施形態のように、高耐圧トランジスタ形成領域６ＢのＰ型ウェル１４ｅが、低濃度ドレイン領域２８ｈが形成される領域から離間していなくてもよい。チャネルドープ層２２ｄと低濃度ドレイン領域２８ｈとの間においては緩やかな不純物プロファイルが得られているため、本実施形態においても、ある程度の高耐圧は確保し得る。
【０２６９】
また、本実施形態によれば、いずれの領域２，４，６においてもトリプルウェル構造となっているため、高耐圧トランジスタ４０ｅから発生するノイズが他の領域の回路に悪影響を及ぼすのを十分に防止し得る。
【０２７０】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図３７乃至図３９を用いて説明する。図３７乃至図３９は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０２７１】
まず、素子分離領域１２を形成する工程は、図３を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０２７２】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１０２を形成する。
【０２７３】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１０２をパターニングする。これにより、Ｐ型ウェル１４ａ、１４ｂ、１４ｃ、１４ｅを形成するための開口部１０４がフォトレジスト膜１０２に形成される（図３７参照）。
【０２７４】
次に、例えばイオン注入法により、フォトレジスト膜１０２をマスクとして、半導体基板１０内にＰ型のドーパント不純物を導入することにより、Ｐ型ウェル１４ａ〜１４ｄを形成する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば１００〜２００ｋｅＶとする。ドーズ量は、例えば２×１０１３〜５×１０１３ｃｍ−２程度とする。
【０２７５】
この後、例えばアッシングにより、フォトレジスト膜１０２を剥離する。
【０２７６】
この後、フォトレジスト膜６４を形成する工程からチャネルドープ層２２ａ〜２２ｄを形成する工程までは、図５乃至図７を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０２７７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１０６を形成する。
【０２７８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１０６をパターニングする。これにより、Ｎ型の埋め込み拡散層１８を形成するための開口部１０８がフォトレジスト膜１０６に形成される（図３８参照）。
【０２７９】
次に、例えばイオン注入法により、フォトレジスト膜１０６をマスクとして、半導体装置１０内にＮ型のドーパント不純物を導入することにより、Ｎ型の埋め込み拡散層１８を形成する。Ｎ型のドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば６００〜７００ｋｅＶ程度とする。ドーズ量は、１×１０１３〜３×１０１３ｃｍ−２程度とする。こうして、Ｎ型の埋め込み拡散層１８が形成される。Ｎ型の埋め込み拡散層１８とＮ型の拡散層１６とは互いに接続される。Ｎ型の拡散層１６とＮ型の埋め込み拡散層１８とにより、Ｎ型ウェル２０が形成される。
【０２８０】
この後、例えばアッシングにより、フォトレジスト膜１０６を剥離する。
【０２８１】
この後の半導体装置の製造方法は、図９乃至図１６を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０２８２】
こうして本実施形態による半導体装置が製造される（図３９参照）。
【０２８３】
（評価結果）
次に、本実施形態による半導体装置の評価結果を図１７、図１９及び図４０を用いて説明する。
【０２８４】
図１７における破線は、実施例２の場合、即ち、本実施形態による半導体装置の高耐圧トランジスタ４０ｅの場合を示している。
【０２８５】
図１７から分かるように、実施例２、即ち、本実施形態による半導体装置の高耐圧トランジスタ４０ｅでは、比較例１，２と比較して、耐圧が十分に高くなっている。
【０２８６】
このことから、本実施形態によれば、十分に耐圧の高い高耐圧トランジスタ４０ｅが得られることが分かる。
【０２８７】
図１９における実施例２は、本実施形態による半導体装置の高耐圧トランジスタ４０ｅの場合を示している。
【０２８８】
図１９から分かるように、実施例２では、比較例１，２と比較して耐圧が十分に高くなっている。実施例２の高耐圧トランジスタ４０ｄの耐圧は、参考例及び実施例１の高耐圧トランジスタ２４０ｄ、４０ｄの耐圧より低くなっているが、電力増幅回路の最終段のトランジスタに要求される耐圧に対して十分なマージンがあるため、特段の問題はない。
【０２８９】
図４０は、高耐圧トランジスタのオン抵抗及び耐圧を示すグラフである。図４０の横軸はオン抵抗を示しており、図４０の縦軸は耐圧を示している。オン抵抗を測定する際には、ソース電圧を０Ｖとし、ドレイン電圧を０．１Ｖとし、ゲート電圧を３．３Ｖとした。図４０における破線は、電力増幅回路の最終段のトランジスタに要求される耐圧の例を示している。
【０２９０】
図４０における実施例２は、本実施形態による半導体装置の高耐圧トランジスタ４０ｅの場合を示している。図４０における参考例は、図５７に示す参考例による半導体装置の高耐圧トランジスタ２４０ｄの場合を示している。
【０２９１】
図４０から分かるように、実施例２では、参考例の場合よりオン抵抗が低くなっている。
【０２９２】
このことから、本実施形態によれば、オン抵抗の低い電気的特性の良好な高耐圧トランジスタ４０ｅが得られることが分かる。
【０２９３】
［第３実施形態］
第３実施形態による半導体装置及びその製造方法を図４１乃至図４３を用いて説明する。図１乃至図４０に示す第１又は第２実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２９４】
（半導体装置）
まず、本実施形態による半導体装置について図４１を用いて説明する。図４１は、本実施形態による半導体装置を示す断面図である。
【０２９５】
本実施形態による半導体装置は、高耐圧トランジスタ形成領域６Ｂのチャネルドープ層２２ｅが、低濃度ドレイン領域２８ｈが形成される領域から離間していないことに主な特徴がある。
【０２９６】
本実施形態では、高耐圧トランジスタ形成領域６Ｂのチャネルドープ層２２ｅは、素子領域全体にドーパント不純物を導入することにより形成されている。本実施形態では、高耐圧トランジスタ形成領域６Ｂに形成されたチャネルドープ層２２ｅは、低濃度ドレイン領域２８ｈが形成される領域から離間していない。即ち、低濃度ドレイン領域２８ｈを形成するためのドーパント不純物が導入される領域とチャネルドープ層２２ｅを形成するためのドーパント不純物が導入される領域とは、互いに離間していない。換言すれば、設計データ上やレチクル上において、低濃度ドレイン領域２８ｈとチャネルドープ層２２ｅとが互いに離間していない。
【０２９７】
Ｎ型ウェル１４ｄは、低濃度ドレイン領域２８ｈが形成される領域から離間するように形成されている。このため、Ｎ型ウェル１４ｄと低濃度ドレイン領域２８ｈとの間においては緩やかな不純物プロファイルが得られている。
【０２９８】
本実施形態のように、高耐圧トランジスタ形成領域６Ｂのチャネルドープ層２２ｅが、低濃度ドレイン領域２８ｈが形成される領域から離間していなくてもよい。Ｐ型ウェル１４ｅと低濃度ドレイン領域２８ｈとの間においては緩やかな不純物プロファイルが得られているため、本実施形態においても、ある程度の高耐圧を確保し得る。
【０２９９】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図４２及び図４３を用いて説明する。図４２及び図４３は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０３００】
まず、素子分離領域１２を形成する工程からＮ型の拡散層１６を形成する工程までは、図３乃至図５を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０３０１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１１０を形成する。
【０３０２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１１０をパターニングする。これにより、チャネルドープ層２２ｂ、２２ｃ、２２ｅを形成するための開口部１１２がフォトレジスト膜１１０に形成される（図４２参照）。コアトランジスタ形成領域２のチャネルドープ層２２ａは、別途形成されるため、フォトレジスト膜１１０はコアトランジスタ形成領域２を覆うように形成される。
【０３０３】
次に、例えばイオン注入法により、フォトレジスト膜１１０をマスクとして、半導体装置１０内にＰ型のドーパント不純物を導入することにより、チャネルドープ層２２ｂ、２２ｃ、２２ｅを形成する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば３０〜４０ｋｅＶ程度とする。ドーズ量は、３×１０１２〜６×１０１２ｃｍ−２程度とする。こうして、チャネルドープ層２２ｂ、２２ｃ、２２ｅが形成される。チャネルドープ層２２ｂは、入出力トランジスタ形成領域４における素子領域の全体に形成される。チャネルドープ層２２ｃは、前段トランジスタ形成領域６Ａにおける素子領域の全体に形成される。チャネルドープ層２２ｅは、高耐圧トランジスタ形成領域６Ｂにおける素子領域の全体に形成される。
【０３０４】
この後、例えばアッシングにより、フォトレジスト膜１１０を剥離する。
【０３０５】
この後の半導体装置の製造方法は、図７乃至図１６を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０３０６】
こうして本実施形態による半導体装置が製造される（図４３参照）。
【０３０７】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０３０８】
例えば、上記実施形態では、高耐圧トランジスタ４０ｄ〜４０ｆを電力増幅回路の最終段に用いる場合を例に説明するが、高耐圧トランジスタ４０ｄ〜４０ｆが用いられる箇所は、電力増幅回路の最終段に限定されるものではない。電力増幅回路の最終段以外の部分に高耐圧トランジスタ４０ｄ〜４０ｆを用いてもよい。また、上述した高耐圧トランジスタ４０ｄ〜４０ｆを、電力増幅回路以外の様々な回路に用いるようにしてもよい。
【０３０９】
上記実施形態に関し、更に以下の付記を開示する。
【０３１０】
（付記１）
半導体基板内に第１導電型のチャネルドープ層を形成する工程であって、低濃度ドレイン領域を形成するためのドーパント不純物が導入される所定領域を除く領域に、前記所定領域から離間するように前記チャネルドープ層を形成する工程と、
前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板内に第２導電型のドーパント不純物を導入することにより、前記ゲート電極の一方の側の前記半導体基板内に低濃度ソース領域を形成し、前記ゲート電極の他方の側の前記半導体基板の前記所定領域に前記低濃度ドレイン領域を形成する工程と、
前記ゲート電極の前記一方の側の側壁部分に第１のスペーサを形成し、前記ゲート電極の前記他方の側の少なくとも側壁部分に第２のスペーサを形成する工程と、
前記ゲート電極、前記第１のスペーサ及び前記第２のスペーサをマスクとして、前記半導体基板内に第２導電型のドーパント不純物を導入することにより、前記ゲート電極の前記一方の側の前記半導体基板内に前記低濃度ソース領域より不純物濃度の高い高濃度ソース領域を、前記ゲート電極から第１の距離で離間するように形成し、前記ゲート電極の前記他方の側の前記半導体基板内に前記低濃度ドレイン領域より不純物濃度の高い高濃度ドレイン領域を、前記ゲート電極から前記第１の距離より大きい第２の距離で離間するように形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０３１１】
（付記２）
付記１記載の半導体装置の製造方法において、
前記所定領域から離間するように第１導電型の第１のウェルを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０３１２】
（付記３）
半導体基板内に第１の導電型の第１のウェルを形成する工程であって、低濃度ドレイン領域を形成するためのドーパント不純物が導入される所定領域を除く領域に、前記所定領域から離間するように前記第１のウェルを形成する工程と、
前記半導体基板内に第１導電型のチャネルドープ層を形成する工程と、
前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板内に第２導電型のドーパント不純物を導入することにより、前記ゲート電極の一方の側の前記半導体基板内に低濃度ソース領域を形成し、前記ゲート電極の他方の側の前記半導体基板の前記所定領域に前記低濃度ドレイン領域を形成する工程と、
前記ゲート電極の前記一方の側の側壁部分に第１のスペーサを形成し、前記ゲート電極の前記他方の側の少なくとも側壁部分に第２のスペーサを形成する工程と、
前記ゲート電極、前記第１のスペーサ及び前記第２のスペーサをマスクとして、前記半導体基板内に第２導電型のドーパント不純物を導入することにより、前記ゲート電極の前記一方の側の前記半導体基板内に前記低濃度ソース領域より不純物濃度の高い高濃度ソース領域を、前記ゲート電極の前記一方の側の側壁から第１の距離で離間するように形成し、前記ゲート電極の前記他方の側の前記半導体基板内に前記低濃度ドレイン領域より不純物濃度の高い高濃度ドレイン領域を、前記ゲート電極の前記他方の側の側壁から前記第１の距離より大きい第２の距離で離間するように形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０３１３】
（付記４）
付記１乃至３のいずれかに記載の半導体装置の製造方法において、
前記第１のウェルを囲う第２導電型の不純物層を形成する工程と、
前記第１のウェルの下側に前記不純物層に接続された第２導電型の第２のウェルを埋め込む工程であって、前記所定領域と前記第２のウェルとの間の距離が、前記所定領域と前記第１のウェルとの間の距離より大きくなるように前記第２のウェルを形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【０３１４】
（付記５）
半導体基板の第１の領域内に第１のトランジスタを形成し、前記半導体基板の前記第１の領域と異なる第２の領域内に前記第１のトランジスタより耐圧の低い第２のトランジスタを形成する半導体装置の製造方法であって、
前記第１の領域内に第１導電型の第１のチャネルドープ層を形成するとともに、前記第２の領域内に第１導電型の第２のチャネルドープ層を形成する工程であって、低濃度ドレイン領域を形成するためのドーパント不純物が導入される所定領域を除く領域に、前記所定領域から離間するように前記第１のチャネルドープ層を形成する工程と、
前記第１のトランジスタの第１のゲート電極及び前記第２のトランジスタの第２のゲート電極を、前記半導体基板上にゲート絶縁膜を介してそれぞれ形成する工程と、
前記第１のゲート電極及び前記第２のゲート電極をマスクとして前記半導体基板内に第２導電型のドーパント不純物を導入することにより、前記第１のゲート電極の一方の側の前記半導体基板内に前記第１のトランジスタの第１の低濃度ソース領域を形成し、前記第１のゲート電極の他方の側の前記半導体基板の前記所定領域に前記第１のトランジスタの前記第１の低濃度ドレイン領域を前記所定領域から離間するように形成し、前記第２のゲート電極の一方の側の前記半導体基板内に前記第２のトランジスタの第２の低濃度ソース領域を形成し、前記第２のゲート電極の他方の側の前記半導体基板内に前記第２のトランジスタの第２の低濃度ドレイン領域を形成する工程と、
前記第１のゲート電極の前記一方の側の側壁部分に第１のスペーサを形成し、前記第１のゲート電極の前記他方の側の少なくとも側壁部分に第２のスペーサを形成し、前記第２のゲート電極の前記一方の側の側壁部分に第３のスペーサを形成し、前記第２のゲート電極の前記他方の側の側壁部分に第４のスペーサを形成する工程と、
前記第１のゲート電極、前記第２のゲート電極、前記第１のスペーサ、前記第２のスペーサ、前記第３のスペーサ及び前記第４のスペーサをマスクとして、前記半導体基板内に第２導電型のドーパント不純物を導入することにより、前記第１のゲート電極の前記一方の側の前記半導体基板内に前記第１の低濃度ソース領域より不純物濃度の高い第１の高濃度ソース領域を、前記第１のゲート電極から第１の距離で離間するように形成し、前記第１のゲート電極の前記他方の側の前記半導体基板内に前記第１の低濃度ドレイン領域より不純物濃度の高い第１の高濃度ドレイン領域を、前記第１のゲート電極から前記第１の距離より大きい第２の距離で離間するように形成し、前記第２のゲート電極の前記一方の側の前記半導体基板内に前記第２の低濃度ソース領域より不純物濃度の高い第２の高濃度ソース領域を形成し、前記第２のゲート電極の前記他方の側の前記半導体基板内に前記第２の低濃度ドレイン領域より不純物濃度の高い第２の高濃度ドレイン領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０３１５】
（付記６）
付記５記載の半導体装置の製造方法において、
前記所定領域から離間するように第１導電型の第１のウェルを前記第１の領域内に形成するとともに、第１導電型の第２のウェルを前記第２の領域内に形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０３１６】
（付記７）
半導体基板の第１の領域内に第１のトランジスタを形成し、前記半導体基板の前記第１の領域と異なる第２の領域内に前記第１のトランジスタより耐圧の低い第２のトランジスタを形成する半導体装置の製造方法であって、
前記第１の領域内に第１導電型の第１のウェルを形成するとともに、前記第２の領域内に第１導電型の第２のウェルを形成する工程であって、前記第１のトランジスタの低濃度ドレイン領域を形成するためのドーパント不純物が導入される所定領域を除く領域に、前記所定領域から離間するように前記第１のウェルを形成する工程と、
前記第１の領域内に第１導電型の第１のチャネルドープ層を形成するとともに、前記第２の領域内に第１導電型の第２のチャネルドープ層を形成する工程と、
前記第１のトランジスタの第１のゲート電極及び前記第２のトランジスタの第２のゲート電極を、前記半導体基板上にゲート絶縁膜を介してそれぞれ形成する工程と、
前記第１のゲート電極及び前記第２のゲート電極をマスクとして前記半導体基板内に第２導電型のドーパント不純物を導入することにより、前記第１のゲート電極の一方の側の前記半導体基板内に前記第１のトランジスタの第１の低濃度ソース領域を形成し、前記第１のゲート電極の他方の側の前記半導体基板の前記所定領域に前記第１のトランジスタの前記第１の低濃度ドレイン領域を形成し、前記第２のゲート電極の一方の側の前記半導体基板内に前記第２のトランジスタの第２の低濃度ソース領域を形成し、前記第２のゲート電極の他方の側の前記半導体基板内に前記第２のトランジスタの第２の低濃度ドレイン領域を形成する工程と、
前記第１のゲート電極の前記一方の側の側壁部分に第１のスペーサを形成し、前記第１のゲート電極の前記他方の側の少なくとも側壁部分に第２のスペーサを形成し、前記第２のゲート電極の前記一方の側の側壁部分に第３のスペーサを形成し、前記第２のゲート電極の前記他方の側の側壁部分に第４のスペーサを形成する工程と、
前記第１のゲート電極、前記第２のゲート電極、前記第１のスペーサ、前記第２のスペーサ、前記第３のスペーサ及び前記第４のスペーサをマスクとして、前記半導体基板内に第２導電型のドーパント不純物を導入することにより、前記第１のゲート電極の前記一方の側の前記半導体基板内に前記第１の低濃度ソース領域より不純物濃度の高い第１の高濃度ソース領域を、前記第１のゲート電極から第１の距離で離間するように形成し、前記第１のゲート電極の前記他方の側の前記半導体基板内に前記第１の低濃度ドレイン領域より不純物濃度の高い第１の高濃度ドレイン領域を、前記第１のゲート電極から前記第１の距離より大きい第２の距離で離間するように形成し、前記第２のゲート電極の前記一方の側の前記半導体基板内に前記第２の低濃度ソース領域より不純物濃度の高い第２の高濃度ソース領域を形成し、前記第２のゲート電極の前記他方の側の前記半導体基板内に前記第２の低濃度ドレイン領域より不純物濃度の高い第２の高濃度ドレイン領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０３１７】
（付記８）
付記６又は７記載の半導体装置の製造方法において、
少なくとも前記第１のウェルを囲う第２導電型の不純物層を形成する工程と、
前記不純物層に接続された第２導電型の第２のウェルを前記第１のウェルの下側に埋め込む工程であって、前記所定領域と前記第２のウェルとの間の距離が、前記所定領域と前記第１のウェルとの間の距離より大きくなるように前記第２のウェルを形成する工程と
を更に有することを特徴とする半導体装置の製造方法。
【０３１８】
（付記９）
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の一方の側の前記半導体基板内に形成された第１導電型の低濃度ソース領域と、
前記ゲート電極の他方の側の前記半導体基板内に形成された第１導電型の低濃度ドレイン領域と、
前記ゲート電極の前記一方の側の前記半導体基板内に形成された前記低濃度ソース領域より不純物濃度の高い第１導電型の高濃度ソース領域と、
前記ゲート電極の前記他方の側の前記半導体基板内に形成された前記低濃度ドレイン領域より不純物濃度の高い第１導電型の高濃度ドレイン領域であって、前記ゲート電極と前記高濃度ドレイン領域との間の距離が、前記ゲート電極と前記高濃度ソース領域との間の距離より大きい前記高濃度ドレイン領域と、
前記低濃度ソース領域と前記低濃度ドレイン領域との間のチャネル領域のうちの少なくとも低濃度ソース領域側の領域に形成された第２導電型のチャネルドープ層であって、前記チャネルドープ層のうちの前記低濃度ドレイン領域側の部分に、前記低濃度ドレイン領域に向かって第２導電型のドーパント不純物の濃度が低くなる濃度勾配が存在している前記チャネルドープ層と
を有することを特徴とする半導体装置。
【０３１９】
（付記１０）
付記９記載の半導体装置において、
前記チャネルドープ層と前記低濃度ドレイン領域とが互いに離間している
ことを特徴とする半導体装置。
【０３２０】
（付記１１）
付記９又は１０記載の半導体装置において、
前記低濃度ドレイン領域が形成される領域を除く領域に、前記低濃度ドレイン領域から離間するように形成された第２導電型の第１のウェルを更に有する
ことを特徴とする半導体装置。
【０３２１】
（付記１２）
付記９乃至１１のいずれかに記載の半導体装置において、
前記低濃度ドレイン領域と前記チャネルドープ層とが、設計データ上又はレチクル上において互いに離間している
ことを特徴とする半導体装置。
【０３２２】
（付記１３）
付記１１記載の半導体装置において、
前記低濃度ドレイン領域と前記第１のウェルとが、設計データ上又はレチクル上において互いに離間している
ことを特徴とする半導体装置。
【０３２３】
（付記１４）
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の一方の側の前記半導体基板内に形成された第１導電型の低濃度ソース領域と、
前記ゲート電極の他方の側の前記半導体基板内に形成された第１導電型の低濃度ドレイン領域と、
前記ゲート電極の前記一方の側の前記半導体基板内に形成された前記低濃度ソース領域より不純物濃度の高い第１導電型の高濃度ソース領域と、
前記ゲート電極の前記他方の側の前記半導体基板内に形成された前記低濃度ドレイン領域より不純物濃度の高い第１導電型の高濃度ドレイン領域であって、前記ゲート電極と前記高濃度ドレイン領域との間の距離が、前記ゲート電極と前記高濃度ソース領域との間の距離より大きい前記高濃度ドレイン領域と、
前記低濃度ソース領域と前記低濃度ドレイン領域との間の前記半導体基板内に形成された第２導電型のチャネルドープ層と、
前記低濃度ドレイン領域が形成される領域を除く領域に、前記低濃度ドレイン領域から離間するように形成された第２導電型の第１のウェルと
を有することを特徴とする半導体装置。
【０３２４】
（付記１５）
付記９乃至１４のいずれかに記載の半導体装置において、
少なくとも前記第１のウェルを囲う第２導電型の不純物層と、
前記第１のウェルの下側に埋め込まれ、前記不純物層に接続された第２導電型の第２のウェルであって、前記低濃度ドレイン領域と前記第２のウェルとの間の距離が、前記低濃度ドレイン領域と前記第１のウェルとの間の距離より大きい前記第２のウェルとを更に有する
ことを特徴とする半導体装置。
【０３２５】
（付記１６）
付記１４又は１５記載の半導体装置において、
前記第１のウェルと前記低濃度ドレイン領域とが、設計データ上又はレチクル上において互いに離間している
ことを特徴とする半導体装置。
【符号の説明】
【０３２６】
２…コアトランジスタ形成領域
４…入出力トランジスタ形成領域
６…電力増幅回路形成領域
６Ａ…前段トランジスタ形成領域
６Ｂ…高耐圧トランジスタ形成領域
１０…半導体基板
１２…素子分離領域
１４ａ〜１４ｄ…Ｐ型ウェル
１６…Ｎ型の拡散層
１８…Ｎ型の埋め込み拡散層
２０…Ｎ型ウェル
２２ａ〜２２ｄ…チャネルドープ層
２４…ゲート絶縁膜
２６ａ〜２６ｄ…ゲート電極
２８ａ〜２８ｈ…低濃度拡散層
３０ａ〜３０ｅ…スペーサ
３２ａ〜３２ｈ…高濃度拡散層
３４ａ〜３４ｈ…ソース／ドレイン拡散層
３８…シリサイド膜
４０ａ〜４０ｆ…トランジスタ
４２ａ〜４２ｄ…コンタクト領域
４４…コンタクト領域
４６…層間絶縁膜
４８…コンタクトホール
５０…導体プラグ
５２…層間絶縁膜
５４…溝
５６…配線
６０…フォトレジスト膜
６２ａ〜６２ｄ…開口部
６４…フォトレジスト膜
６６…開口部
６８…フォトレジスト膜
７０…開口部
７２…フォトレジスト膜
７４…開口部
７６…フォトレジスト膜
７８…開口部
８０…フォトレジスト膜
８２…開口部
８４…フォトレジスト膜
８６…開口部
９０…フォトレジスト膜
９２…開口部
９４…フォトレジスト膜
９６…開口部
１０２…フォトレジスト膜
１０４…開口部
１０６…フォトレジスト膜
１０８…開口部
１１０…フォトレジスト膜
１１２…開口部
１４０ｄ…トランジスタ
２０２…コアトランジスタ形成領域
２０４…入出力トランジスタ形成領域
２０６…電力増幅回路形成領域
２０６Ａ…前段トランジスタ形成領域
２０６Ｂ…高耐圧トランジスタ形成領域
２１０…半導体基板
２１２…素子分離領域
２１４ａ〜２１４ｄ…Ｐ型ウェル
２１６…Ｎ型の拡散層
２１８…Ｎ型の埋め込み拡散層
２２０…Ｎ型ウェル
２２２ａ〜２２２ｄ…チャネルドープ層
２２４…ゲート絶縁膜
２２６ａ〜２２６ｄ…ゲート電極
２２８ａ〜２２８ｇ…低濃度拡散層
２２９…低濃度拡散層
２３０ａ〜２３０ｅ…スペーサ
２３２ａ〜２３２ｈ…高濃度拡散層
２３４ａ〜２３４ｈ…ソース／ドレイン拡散層
３８…シリサイド膜
２４０ａ〜２４０ｄ…トランジスタ
２４２ａ〜２４２ｄ…コンタクト領域
２４４…コンタクト領域
２６０…フォトレジスト膜
２６２…開口部
２６４…フォトレジスト膜
２６６…開口部
２６８…フォトレジスト膜
２７０…開口部
２７２…フォトレジスト膜
２７３…フォトレジスト膜
２７４…開口部
２７５…開口部
２７６…フォトレジスト膜
２７８…開口部
２８０…フォトレジスト膜
２８２…開口部
２８４…フォトレジスト膜
２８６…開口部
２９０…フォトレジスト膜
２９２…開口部
２９４…フォトレジスト膜
２９６…開口部
【図１】
0005560812.tif 000002
【図２】
0005560812.tif 000003
【図３】
0005560812.tif 000004
【図４】
0005560812.tif 000005
【図５】
0005560812.tif 000006
【図６】
0005560812.tif 000007
【図７】
0005560812.tif 000008
【図８】
0005560812.tif 000009
【図９】
0005560812.tif 000010
【図１０】
0005560812.tif 000011
【図１１】
0005560812.tif 000012
【図１２】
0005560812.tif 000013
【図１３】
0005560812.tif 000014
【図１４】
0005560812.tif 000015
【図１５】
0005560812.tif 000016
【図１６】
0005560812.tif 000017
【図１７】
0005560812.tif 000018
【図１８】
0005560812.tif 000019
【図１９】
0005560812.tif 000020
【図２０】
0005560812.tif 000021
【図２１】
0005560812.tif 000022
【図２２】
0005560812.tif 000023
【図２３】
0005560812.tif 000024
【図２４】
0005560812.tif 000025
【図２５】
0005560812.tif 000026
【図２６】
0005560812.tif 000027
【図２７】
0005560812.tif 000028
【図２８】
0005560812.tif 000029
【図２９】
0005560812.tif 000030
【図３０】
0005560812.tif 000031
【図３１】
0005560812.tif 000032
【図３２】
0005560812.tif 000033
【図３３】
0005560812.tif 000034
【図３４】
0005560812.tif 000035
【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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