(57)【特許請求の範囲】
【請求項１】
時間測定回路であって、
イベントを伝達する複数の入力信号をそれぞれ受信する複数のイベント入力と、
前記複数のイベント入力にそれぞれ結合されて前記入力信号を受信する複数の時間測定ユニットであって、それぞれが同一周波数及び異なる位相を有する少なくとも第１及び第２の基準信号を受信する複数の時間測定ユニットと
を備え、
前記複数の時間測定ユニットの各々は、
当該時間測定ユニットに接続された前記イベント入力にイベントが入力されたイベント発生タイミングにおいて、前記第１及び第２の基準信号の第１及び第２の位相値を提供する位相値出力回路と、
前記イベント発生タイミング後に前記第１及び第２の基準信号の経過サイクルの計数値を示す第１及び第２のカウント値を記憶する第１及び第２のメモリ素子と、
前記第１及び第２のメモリ素子にそれぞれ結合された選択器であって、前記位相値出力回路によって出力された前記第１及び第２の位相値に応じて前記第１及び第２のカウント値の一方を選択して出力する選択器と、
前記第１及び第２のカウント値の前記選択器によって選択されたカウント値を、前記位相値出力回路によって提供された前記第１及び第２の位相値の一方の位相値であって、前記選択器によって選択されたカウント値に対応する前記基準信号の位相値と結合するコンバイナと
を備える時間測定回路。
【請求項２】
請求項１記載の時間測定回路において、該回路はさらに、
前記第１及び第２の基準信号を生成する多相発生回路と、
前記多相発生回路に結合され、前記第１及び第２の基準信号を受信する第１及び第２のカウンタであって、前記イベント発生タイミング後の前記第１及び第２の基準信号の経過サイクルを計数して、前記第１及び第２のメモリ素子に前記第１及び第２のカウント値をそれぞれ提供する第１及び第２のカウンタと
を備えている時間測定回路。
【請求項３】
請求項１記載の時間測定回路において、該回路はさらに、基準回路を備え、該基準回路は、
前記第１及び第２の基準信号を生成する多相発生回路と、
前記多相発生回路に結合され、前記第１の基準信号を受信するカウンタであって、前記イベント発生タイミング後の前記第１の基準信号の経過サイクルを計数して、該カウント値を前記第１のメモリ素子に前記第１のカウント値として提供するカウンタと
を備え、
前記複数の時間測定ユニットはそれぞれ、前記カウンタからのカウント値を遅延する遅延手段であって、遅延されたカウント値を前記第２のカウント値として前記第２のメモリ素子に供給する遅延手段を備えている
時間測定回路。
【請求項４】
請求項２記載の時間測定回路において、前記選択器は、
前記第１のカウンタが前記第１のカウント値を増分するタイミングを含む所定の第１の期間に前記第１の位相値が含まれている場合には、前記第２のカウント値を選択して出力し、
前記第２のカウンタが前記第２のカウント値を増分するタイミングを含む所定の第２の期間に前記第２の位相値が含まれている場合には、前記第１のカウント値を選択して出力し、
前記第１及び第２の期間以外の期間では、前記第１及び第２のカウント値の何れかを選択して出力する
よう構成されている時間測定回路。
【請求項５】
請求項１−４いずれかに記載の時間測定回路において、
前記第１のメモリ素子及び前記第２のメモリ素子は、それぞれ、クロック入力並びにセットアップ時間及び／又はホールド時間についての要件を有するレジスタを備え、
前記第１及び第２のメモリ素子の前記レジスタの前記クロック入力は、第１及び第２の遅延を通して前記複数のイベント入力の１つの同一のイベント入力に結合され、
前記第１の遅延と前記第２の遅延との差は、前記レジスタの前記セットアップ時間及び／又は前記ホールド時間と少なくとも同程度である
時間測定回路。
【請求項６】
請求項３記載の時間測定回路において、
前記第１のメモリ素子及び前記第２のメモリ素子は、それぞれ、データ入力並びにセットアップ時間及び／又はホールド時間についての要件を有するレジスタを備え、
前記第１及び第２のメモリ素子の前記レジスタの前記データ入力は、第３及び第４の遅延を通して前記カウンタに結合され、
前記第３の遅延と前記第４の遅延との差は、前記レジスタの前記セットアップ時間及び／又は前記ホールド時間と少なくとも同程度である
時間測定回路。
【請求項７】
請求項１−６いずれかに記載の時間測定回路において、前記位相値出力回路は、
前記イベント発生タイミングで前記第１及び第２の基準信号をサンプリングして第１及び第２のデジタル信号に変換する第１及び第２のＡ／Ｄ変換器と、
前記第１及び第２のデジタル信号を前記第１及び第２の位相値に変換する変換器と
を備えている時間測定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概括的には時間測定に関し、より詳細には、時間測定回路及び自動試験装置と共に使用するための方法に関する。
【背景技術】
【０００２】
自動試験装置（ＡＴＥ）は一般に、半導体コンポーネント及び電子アセンブリを試験するのに使用される。ＡＴＥは、電子部品の製造業者が、製造プロセスの初期に製品を試験することを可能にすることによって、電子部品の製造業者にとってのコストを低減させる。初期の試験によって不良ユニットを特定し、かなりの追加コストを被る前に廃棄することが可能になる。さらに、ＡＴＥによって、製造業者が、試験された性能レベルに従って種々のユニットを等級付けすることが可能になる。そのため、よりよく動作するユニットを、一般により高い価格で販売することができる。
【０００３】
ＡＴＥは、その診断精度のために、正確な時間測定に大きく頼っている。ＡＴＥシステムでは、時間は一般に「イベント（ＥＶＥＮＴ）」間で測定される。イベントは一般に、信号遷移に相当する。たとえば、イベントは、ローからハイへ移るデジタル信号、又は、比較器への入力において所定の閾値を交差するアナログ信号であることができる。その発生源に関わらず、イベントは一般に、信号エッジに変換され、信号エッジは次に、時間測定回路をトリガーするのに使用することができる。
【０００４】
自動試験装置においてイベントのタイミングを測定するのに、いくつかの技法が使用されてきた。１つの技法は、高速クロック及びデジタルカウンタの使用を含む。一般にＳＴＡＲＴ（開始）イベントと呼ばれる最初のイベントによって、クロックが、１回／クロックサイクルのレートでカウンタをインクリメントし始める。一般にＳＴＯＰ（停止）イベントと呼ばれる２番目のイベントによって、クロックはインクリメントを停止する。この技法によって、ＳＴＡＲＴとＳＴＯＰとの間の時間間隔は、カウンタが保持するカウント数にクロック周期を掛けた値として計算される。この技法は、クロック周期に比べて比較的長い間隔を測定することについては良好に作動するが、その分解能はクロック周期に制限される。
【０００５】
分解能を大幅に改善する別の時間測定技法が開発された。先の技法と同様に、デジタルカウンタがインクリメントされて、ＳＴＡＲＴとＳＴＯＰとの間のクロックサイクルの精度の粗いカウントが生成される。しかし、ＳＴＡＲＴイベントとクロックとの間、また、ＳＴＯＰイベントとクロックとの間の時間もまた、線形補間を使用して測定される。その後、精度の粗いカウントは、これらの先端(leading)の間隔と後端(trailing)の間隔で測定される時間を反映するように調整される。
【０００６】
線形補間は一般に、先端間隔及び後端間隔を測定するように構成されたアナログランプ（ramp）回路で達成される。この技法によれば、イベント（たとえば、ＳＴＡＲＴ又はＳＴＯＰ）の発生時に、電流源がコンデンサに切り換えられる。イベントに応答して、コンデンサの両端の電圧が、ベースライン値から上限に向かって線形に充電される。その後のクロックエッジにおいて、サンプリング回路（サンプル−ホールド機能付きアナログ−デジタル変換器等）が、コンデンサ電圧をサンプリングする。サンプルが取得されると、コンデンサが放電する。ランプの特性が線形であるため、サンプリングされた電圧は、イベントとクロックエッジとの間の時間に正比例し、線形補間によって時間に変換することができる。
【０００７】
ランプ技法は、分解能を大幅に改善する。分解能は、クロック周期によって制限されるのではなく、クロック周期を、サンプリング回路がランプの測定に適用するビット数で割った値によって制限される。
【０００８】
分解能は大幅に改善されるが、本発明者等は、ランプ技法はいくつかの欠点を伴うことを認識した。たとえば、ランプ技法は複雑なアナログ回路を使用し、複雑なアナログ回路は一般に、専門技術者による注意深い設計を必要とする。新しい製品を開発するため等で、設計仕様が変更されると、費用のかかる再設計が必要とされることが多い。おそらく最も重要なことには、ランプを正確なベースライン値に回復させるのに、比較的長い遅延（しばしば、１０クロック周期）が一般に必要とされる。この遅延は、ランプの再トリガー時間を制限し、したがって、連続測定を行うことができるレートを制限する。自動試験装置において、測定レートは重要な性能指数である。より高速に測定を終了することができるシステムは、試験時間を短縮し、したがって、電子部品を試験することに伴う全体のコストを削減することができる。
【０００９】
近年、試験信号のタイミングジッタを測定するＡＴＥの能力に非常に重点が置かれている。知られているように、「タイミングジッタ」は、信号エッジのタイミングロケーションの変動を指す。ジッタは、ランダム成分及び周期的成分を含み得る。ジッタは、一般に、信号エッジを多数回反復させ、そのロケーションを繰り返し測定することによって確認される。そのため、自動試験システムは、ジッタの尺度を提供するために、エッジロケーションの統計的変動を計算する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ジッタ測定は、自動試験装置のより重要な機能になっているため、時間測定を行うことができるレートがより重要になる。したがって、自動試験システムが、高速で再トリガーすることができる高分解能時間測定回路を含むことが望ましいであろう。ランプ技法の他の欠点の一部を回避することも望ましいであろう。
【発明を実施するための最良の形態】
【００１１】
本発明は、添付図面を参照する以下の説明によってよりよく理解されるであろう。
自動試験装置用の時間測定回路は、同じ周波数を有するが、異なる位相を有する少なくとも２つの成分から成る多相基準信号を使用する。１つ又は複数のカウンタが設けられて、多相基準信号又はその成分（複数可）のサイクルがカウントされる。
【００１２】
１つの変形形態によれば、第１のカウンタは多相基準信号の第１の成分を受信し、第２のカウンタは第２の成分を受信する。各カウンタは、それぞれの成分のサイクルをカウントする。成分が異なる位相を有するため、第１のカウンタと第２のカウンタの内容は一般に、一方が他方に対して遅延していることを除いて同じである。測定すべきイベントが発生すると、両方のカウンタの内容は、それぞれのメモリ素子（たとえば、レジスタ）によってラッチされる。
【００１３】
別の変形形態によれば、多相基準信号の成分のうちの１つを受信する１つのカウンタが設けられる。カウンタは、２つの異なるメモリ素子（たとえば、レジスタ）のデータ入力に結合される。レジスタは、（データ、クロック、又は両方を遅延させることによって）レジスタのうちの一方が他方に対して遅延するように構成される。イベントが発生すると、レジスタはそれぞれの入力データをラッチする。レジスタ間に遅延があるため、レジスタは、複数の異なる瞬間に対応するカウンタの値を保持する。
【００１４】
両方の変形形態について、実質的にイベントが発生した瞬間に、多相基準信号の成分をサンプリングするサンプリング回路が設けられる。変換回路(translating circuit)は、そのイベントについてのサンプルを位相値に変換する。イベントは、レジスタを非同期に効果的にクロック駆動する(clock)ため、レジスタのうちの１つの内容は、そのレジスタに対するデータ及びクロックがほぼ同時に変化する場合、安定でない場合がある。しかし、変換回路からの位相値は、成分を基準にしてイベントが発生した時を特定し、したがって、レジスタのうちのいずれのレジスタが、他のレジスタに比べて安定した内容を含む可能性が高いかを推論するのに使用することができることを、本発明者等は認識した。位相値を適用して、選択器（セレクタ）は、より安定したレジスタの内容を選択して、精度の粗いカウントが生成される。コンバイナは、選択された精度の粗いカウントを位相値と組み合わせて、イベントの正確な時間測定値を生成する。
【００１５】
この技法はランプ回路を必要としないため、関連する再トリガー遅延がなくなり、測定レートが改善される。他の利点もまた得られる。
【００１６】
好ましい実施形態では、複数のタイムスタンプ付与ユニットを有する時間測定機器が、自動試験装置のために構築される。これらのユニットは、被試験ユニットからのイベントについての同時並列時間測定を可能にし、高速ジッタ測定に特に好適である。
【００１７】
図１は、時間測定回路１００の例示的な実施形態を示す。時間測定回路１００は、Ｎ個の時間測定ユニット、たとえば、タイムスタンピング（スタンプ付与）ユニット１１０ａ〜１１０ｎ、基準回路１１２、及びプロセッサ１１４を備える。好ましい実施形態では、Ｎは、２の累乗（すなわち、４，８，１６，３２等）である。これは要求されないことであるが、Ｎは、任意の正の整数にすることができる。タイムスタンプ付与ユニット１１０ａ〜１１０ｎは、それぞれ、測定されるイベントを伝達する（知らせる）入力信号を受信するために、それぞれの入力（すなわち、イベント１〜Ｎ）に結合する。
【００１８】
基準回路１１２は、タイムスタンプ付与ユニットに、基準信号及び他の共通信号を提供する。基準回路１１２は、好ましくは、タイムスタンプ付与ユニット１１０ａ〜１１０ｎを選択的に作動及び停止させるＡＲＭ入力を受信する。
【００１９】
タイムスタンプ付与ユニット１１０ａ〜１１０ｎのそれぞれは、プロセッサ１１４に結合される。プロセッサは、時間間隔、周波数、立上がり時間、立下り時間等の従来の時間測定値を生成するために、異なる値（すなわち、「タイムスタンプ」）を比較するようにプログラムされることが好ましい。プロセッサ１１４はまた、好ましくは、タイムスタンプ又はタイムスタンプのグループの統計的特性を解析するようにプログラムされ、それは、入力信号のタイミングジッタを計算するときに有用である。
【００２０】
図２は、基準回路１１２の例示的な一実施形態を示す。基準回路は、周期的信号を発生する発振器２１０を備える。好ましい実施形態では、この周期的信号は、非常に安定した正弦波（sinusoid）である。周期的信号は多相発生回路２１２に送られる。これに応答して、多相発生回路２１２は多相基準信号を生成する。この信号は、好ましくは２つの成分、すなわち「ＰＨＡＳＥ１」と「ＰＨＡＳＥ２」から成る。別法では、異なる位相の追加の成分を生成することができる。
【００２１】
多相基準信号の成分は、互いに同じ周波数を有するが、異なる位相を有する。好ましくは、その周波数は、発振器２１０からの周期的信号の周波数と同じである。ＰＨＡＳＥ１とＰＨＡＳＥ２との間の位相差は、好ましくは９０度である。しかし、位相差が既知であるか、又は較正によって決定することができる限り、厳密な位相差は、９０度からかなり変化し得る。
【００２２】
多相発生回路２１２は複雑である必要はない。好ましくは、多相発生回路２１２は、一方の出力が他方に対して遅延する信号スプリッタ（「Ｔ」スプリッタ又はパワースプリッタ等）として実施される。多相発生回路２１２は、厳密な直交関係を持つ出力信号対を生成するためのヒルベルト（Hilbert）フィルタとしても実施することができる。多相発生回路２１２の唯一の要件は、多相発生回路２１２が、同一周波数で、異なる位相を有する少なくとも２つの信号を生成することである。位相差は、所定期間及び所定温度にわたって非常に安定していることが好ましい。
【００２３】
好ましくは、ＡＮＤゲート２１４及び２１６は、ＰＨＡＳＥ１及びＰＨＡＳＥ２をゲート制御された２値信号、すなわち、ＰＨＡＳＥ１Ｇ及びＰＨＡＳＥ２Ｇに変換する。これらのゲート制御信号は、ＡＲＭが真であるときのみイネーブルされる。
【００２４】
好ましい実施形態では、ＰＨＡＳＥ１Ｇ及びＰＨＡＳＥ２Ｇは、それぞれのカウンタ、すなわち、第１のカウンタ２２０及び第２のカウンタ２２２をクロック駆動するのに使用される。その結果、ＡＲＭが真であるときはいつでも、第１のカウンタ２２０は、ＰＨＡＳＥ１のサイクル毎にインクリメントし、第２のカウンタ２２２は、ＰＨＡＳＥ２のサイクル毎にインクリメントする。
【００２５】
カウンタは、それぞれのカウント、すなわち「ＰＨＡＳＥ１  ＣＯＵＮＴ」及び「ＰＨＡＳＥ２  ＣＯＵＮＴ」を生成する。カウンタ２２０及び２２２への入力は、本質的に、互いの位相シフトしたバージョンであるため、これらのカウンタの出力は、一般に、一方が他方に対して遅延していることを除いて同じである。
【００２６】
カウンタ２２０及び２２２は、好ましくは、ＡＲＭが偽であるときはいつでもリセットするように構成される。この構成は、第１のカウンタ２２０及び第２のカウンタ２２２の内容が、常に互いに追従することを確実にする。ＡＲＭが真になると、カウンタは好ましくは、リセット状態から出る。論理ゲート２２４及び２２６は、カウンタのリセット経路において短い遅延を提供する。この遅延は、ＡＲＭが真になった後、短時間の間リセットされたままになることを確実にし、カウンタが誤って（すなわち、それぞれのゲート制御された位相成分もまた真であるときに、ＡＲＭの立ち上がりエッジにおいて）インクリメントすることを防止する。
【００２７】
好ましい実施形態では、バッファ２１８が、タイムスタンプ付与ユニット１１０ａ〜１１０ｎ内の同期式ハードウェアを制御するためのクロック信号（「ＣＬＯＣＫ」）を提供する。バッファ２１８は、発振器２１０の出力を「四角に区切り(squaring off)」、下流回路に適合するデジタル論理レベルに対してＣＬＯＣＫを再参照することによってＣＬＯＣＫを作成する。別法として、ＣＬＯＣＫは、多相基準信号のうちの１つによって、バッファ２１８を駆動することによって生成することができる。
【００２８】
図３は、タイムスタンプ付与ユニット１１０の例示的な一実施形態を示す。図３のタイムスタンプ付与ユニット１１０は、図１に示すタイムスタンプ付与ユニット１１０ａ〜１１０ｎのいずれかのユニットに相当する。
【００２９】
例示的なタイムスタンプ付与ユニット１００は、第１のＡＤＣ（アナログ−デジタル変換器）３１０及び第２のＡＤＣ３１２を備える。各ＡＤＣは、多相基準信号のそれぞれの成分を受信するアナログ入力を有する。第１のＡＤＣ及び第２のＡＤＣは、それぞれ、到来イベント（「ＥＶＥＮＴ  Ｘ」）を受信するための、タイムスタンプ付与ユニット１００の入力に結合したサンプル入力（「ＳＡ」）を有することが好ましい。イベントの発生時に、各ＡＤＣはそれぞれの入力において成分をサンプリングする。好ましくは、第１のＡＤＣ３１０及び第２のＡＤＣ３１２はそれぞれ、内部サンプル−ホールド回路（図示せず）を含む。同様に、ＡＤＣは、好ましくは、パイプラインアーキテクチャを有し、ＣＬＯＣＫによってクロック駆動される。一体のサンプル−ホールド及びパイプラインアーキテクチャによって、ＡＤＣ３１０及び３１２が、高いスループットを持った状態で高いレートの速度で動作することが可能になる。
【００３０】
変換器（トランスレータ：translator）３１４は、ＡＤＣ３１０及び３１２の出力に結合される。変換器３１４は、ＡＤＣからのデジタル値の各対を対応する位相値にマッピングし、対応する位相値を、変換器３１４がその出力に提供する。この位相値は、イベントが発生したときの、多相基準信号に対する位相、又は等価的に、時間を特定する。
【００３１】
知られているように、ＡＤＣによって生成される値の各対と、イベントが発生する多相基準信号の位相との間に、１対１対応が存在する。種々のタイプの周期的波形（たとえば、正弦波、三角波、台形波等）を使用して位相値を決定する種々の方法が知られている。動作原理を示すために、正弦波が、１周期当たり正確に２回、任意所与の信号レベルを交差することを考える。そのため、１つの正弦波の１回の測定は、位相値を明白に特定しない。しかし、第１の正弦波に対して既知の量だけ位相シフトした第２の正弦波を提供し、イベントの発生時に、両方の正弦波を同時にサンプリングすることによって、位相の曖昧さを解決することができる。第１の正弦波によって示される２つの位相値の一方は、第２の正弦波によって示される２つの位相値の一方と同じであることになる。一致する値は正しい位相を表す。
【００３２】
継続して図３を参照すると、タイムスタンプ付与ユニット１００はまた、第１のメモリ素子及び第２のメモリ素子（たとえば、第１のレジスタ３１６及び第２のレジスタ３１８）、選択器３２０、及びコンバイナ３２２を含む。第１のレジスタ３１６は第１のカウンタ２２０の出力に結合したデータ入力を有する。第２のレジスタ３１８は第２のカウンタ２２２の出力に結合したデータ入力を有する。両方のレジスタ３１６及び３１８は、到来するイベントによってクロック駆動される。
【００３３】
レジスタ及び選択器は、精度の粗いサイクルカウントの不確定性を解決するのに役立つ。不確定性は、レジスタ３１６及び３１８が、その入力データの変化によってそれぞれ非同期にクロック駆動されるために生じる。知られているように、非同期クロック駆動は、データ及びクロックが共にほぼ同時に変化するときに、デジタル回路内で予測できない挙動（たとえば、準安定性）を引き起こす可能性がある。この予測できない挙動は、ラッチされたデータが安定になる前の非常に長い整定時間、又はさらに誤ったデータを含む場合がある。予測可能にクロック駆動されるために、デジタル回路は一般に、クロックがアサートされる前の或る間隔の間、データが安定であることを必要とする。この間隔は一般に、「セットアップ時間」と呼ばれる。これらの回路はまた、一般に、クロックがアサートされた後の或る間隔の間、データが安定のままであることを必要とし、これは一般に「ホールド時間」と呼ばれる。
【００３４】
既に述べたように、第１のカウンタ２２０及び第２のカウンタ２２２の内容は、一般に同じであるが、種々の量だけ遅延している（すなわち、１周期の何分の１かだけ時間的にずれている）。同じイベントについて、両方のカウンタの安定性が決して疑わしくないことを確実にするために、この遅延差は一般に、レジスタのセットアップ時間及びホールド時間と、これらのレジスタ間でスキューを付加する場合がある任意の回路エラーとを加えた値と少なくとも同程度でなければならない。この条件が満たされることによって、レジスタ３１６及び３１８の一方に記憶されたデータは、イベントの発生後に安定であることが常に確かとなる。
【００３５】
簡単に図４を参照すると、タイムスタンプ付与ユニット１１０の種々の信号が同じ時間スケール上に示される。多相基準信号の２つの成分、すなわちＰＨＡＳＥ１及びＰＨＡＳＥ２は、直交関係を持って（すなわち、９０度の位相差を持って）、図４の一番上に現れる。ＡＲＭがこれらの信号のすぐ下に示される。ＡＲＭが真であるときはいつでも、ＰＨＡＳＥ１及びＰＨＡＳＥ２のゲート制御されたバージョン、すなわち、ＰＨＡＳＥ１Ｇ及びＰＨＡＳＥ２Ｇが生成される。一般に、ＰＨＡＳＥ１  ＣＯＵＮＴ及びＰＨＡＳＥ２  ＣＯＵＮＴはそれぞれ、ＰＨＡＳＥ１Ｇ及びＰＨＡＳＥ２Ｇのそれぞれの正の遷移について１カウントだけインクリメントされる。しかし、ＰＨＡＳＥ１Ｇの最初の立ち上がりエッジは、ＰＨＡＳＥ１ではなく、正になるＡＲＭによって生じるため、（遅延回路２１４の動作によって）無視されることに留意されたい。両方のカウントは、ＡＲＭが偽になるときにリセットされることが好ましい。ＰＨＡＳＥ１  ＣＯＵＮＴ及びＰＨＡＳＥ２  ＣＯＵＮＴは、好ましくはデジタル値であることが留意されるべきである。図４は、単に例示のためにデジタル値を「レベル」として示す。
【００３６】
図４に示す垂直の帯は、安定性が疑わしい領域を示す。測定されるイベントが、第２の帯又は第４の帯で示す間隔の間に発生する場合、第１のレジスタ３１６のセットアップ要件及び／又はホールド要件は満たされず、第１のレジスタの内容は安定でない場合がある。同様に、イベントが、第１の帯又は第３の帯で示す間隔の間に発生する場合、第２のレジスタ３１８のセットアップ要件及び／又はホールド要件は満たされず、第２のレジスタの内容は安定でない場合がある。
【００３７】
図３に戻ると、選択器３２０は、第１のレジスタ３１６及び第２のレジスタ３１８の内容をそれぞれ受信する第１の入力及び第２の入力を有することがわかる。選択器３２０はまた、変換器３１４からの位相値を受信する制御入力を有する。選択器３２０の役割は、第１のレジスタ及び第２のレジスタの中から安定である値を選択し、その値を、サイクルの正確な「精度の粗いカウント」として提供することである。
【００３８】
選択器３２０は、位相値に基づいて入力の選択を行う。一般的に言って、選択器は、位相値が、安定性が疑わしい領域、すなわち図４の第１の垂直帯〜第４の垂直帯のうちの任意の領域に入るかどうかをチェックする。位相値が第２の帯又は第４の帯内に入る場合、第１のレジスタの内容は疑わしいとみなされ、選択器３２０は、第２のレジスタの内容を精度の粗いカウントとして選択する。同様に、位相値が第１の帯又は第３の帯内に入る場合、第２のレジスタの内容は疑わしいとみなされ、選択器は、第１のレジスタの内容を精度の粗いカウントとして選択する。位相値が疑わしい領域のどれにも入らない場合、いずれのレジスタの内容も使用することができる。
【００３９】
選択器３２０は、精度の粗い（粗精度）カウントを選択すると、粗精度カウントをコンバイナ３２２に渡す。コンバイナは、この粗精度カウント及び変換器３１４からの位相値を受信する。一実施態様によれば、コンバイナ３２２は、粗精度カウント及び位相値を同等の時間の単位に変換し、それらを加算して、イベントについての正確な時間の読み（すなわち、タイムスタンプ）を提供する。粗精度カウントの時間への変換は、一般に、多相基準信号（又は、その成分のうちの任意の成分）の周期に粗精度カウントを乗じることによって達成される。位相値の時間への変換は、一般に、従来の三角法を使用して、すなわち、周期に位相値を乗じ、２＊ＰＩで割ることによって達成される。
【００４０】
異なるイベントについて、位相が一貫して測定されることを確実にするために、位相測定についてゼロ位相ベースラインを特定する規則(convention)が採用されることが好ましい。任意で、このベースラインは、ＰＨＡＳＥ１の正のゼロ交差であるように選択される。図４は、記号表示ｔ０、ｔ１、及びｔ３によって、このベースラインによる種々の周期間の境界を示す。しかし、いずれの点も、一貫して使用される限り、いずれの成分上でも、ベースラインとして使用することができることが理解されるべきである。
【００４１】
再び、一貫性を確保するため、位相値が、ＰＨＡＳＥ２の正のゼロ交差とＰＨＡＳＥ１の正のゼロ交差との間に入るときに、第１のレジスタ３１６及び第２のレジスタ３１８の内容が１カウントだけ異なることが認識されるべきである。この曖昧さを解決するために、選択器３２０は、好ましくは、測定された位相値に応答して、必要に応じて、粗精度カウントを調整する。たとえば、第１のレジスタ３１６が粗精度カウントを生成する場合、カウントは既にベースラインに整列しており、調整の必要はない。しかし、第２のレジスタ３１８が粗精度カウントを生成する場合、位相値は成分のゼロ交差の間に入り、選択器は、粗精度カウントから１を減算して、カウントをベースラインに適切に整列させる。
【００４２】
好ましい実施形態では、以下の或る程度単純化された技法が、粗精度カウントを選択するために使用される。イベントが、偶数番号の疑わしい帯に一致しなければ、粗精度カウントは、ＰＨＡＳＥ１  ＣＯＵＮＴであるように常に取得され、一致する場合、粗精度カウントは、ＰＨＡＳＥ２  ＣＯＵＮＴから１を引いた値であるように取得される。
【００４３】
好ましい実施形態では、変換器３１４はルックアップテーブルを用いて実施される。第１のＡＤＣ３１０からのサンプルは、好ましくは「Ｘ指数」をルックアップテーブルに提供し、第２のＡＤＣ３１２からのサンプルは、好ましくは「Ｙ指数」を提供する。Ｘ指数とＹ指数との組み合わせによって、単一位相値が特定され、その位相値を、変換器３１４が出力として提供する。ＸとＹの全ての予想される組み合わせがルックアップテーブルに記憶される。変換器３１４は他の方法で実施されてもよい。たとえば、多相基準信号の成分が厳密な直交状態にある場合、変換器は、ＰＨＡＳＥ２のサンプルをＰＨＡＳＥ１のサンプルで割った値の４象限逆正接（すなわち、Ａｒｃ−Ｔａｎ（Ｓｉｎｅ／Ｃｏｓｉｎｅ））を計算することによって、位相値を決定することができる。この場合、変換器は計算機能を装備していることになる。
【００４４】
好ましい実施形態では、コンバイナ３２２は、コンバイナ３２２がどんな計算も実施することを要求されない方法で、非常に単純に実施される。粗精度カウントを位相値と組み合わせてタイムスタンプを生成するために、コンバイナ３２２は、好ましくは、選択器３２０からのビットを変換器３１４からのビットと連結する。この構成では、粗精度カウントは、デジタル値のＭＳＢ（最上位ビット）を形成し、位相値は、ＬＳＢ（最下位ビット）を形成する。
【００４５】
選択器３２２は、好ましくは、組み合わせ論理を有するデジタル回路として実施される。好ましい実施形態では、選択器３２０、変換器３１４、レジスタ３１６及び３１８、並びにコンバイナ３２２は、単一のＦＰＧＡ（フィールドプログラマブルゲートアレイ）内で一緒に実装される。別法では、それらはＡＳＩＣ（特定用途向け集積回路）によって、又は、別個のロジック及びメモリを使用して等、他の方法で実装することができる。
【００４６】
ＡＴＥ用途で使用される場合、タイムスタンプ付与回路１１０は、複数の魅力のある特性を提供する。第１に、ＡＤＣの最高サンプリングレートで測定を行うことができる。再トリガー時間が短縮され、したがって試験時間が短縮され、スループットが向上する。第２に、回路はスケーリングが容易である。高い時間分解能を有するタイムスタンプ付与回路を提供するためには、元々高い電圧分解能を有するＡＤＣを使用すること、又は、より高速の基準信号で回路を駆動することが必要であるだけである。ＡＤＣが、より高速な基準信号に追従することができない場合、より高速なユニットを有する新しいＡＤＣが取って代わってもよいが、ＡＤＣを交換することは比較的簡単な設計変更である。面倒なアナログ再設計及びデバッグは必要とされない。変換器３１４、レジスタ３１６及び３１８、選択器３２０、並びにコンバイナ３２２を収容する同じＦＰＧＡは、種々の回路内で、また、種々のＡＤＣと共に再使用することができる。
【００４７】
図５及び図６は、基準回路１１２及びタイムスタンプ付与ユニット１１０の代替の一実施形態を示す。図５に示すように、図２の２つのカウンタ２２０及び２２２の代わりに、単一のカウンタ５２０を使用することができる。カウンタ５２０は、多相基準信号の成分の一方からその入力を得る。別法では、カウンタ５２０は、ＣＬＯＣＫから直接その入力を得る。単一のＡＮＤゲート５１４が、ＡＲＭ信号の状態に応じて、カウンタをイネーブル又はディセーブルする。図６に示すように、２つのメモリ素子が図３と同様に、たとえば、レジスタ１  ６１６及びレジスタ２  ６１９が使用される。しかし、この場合、レジスタ６１６及び６１９は共に、同じカウンタ、すなわちカウンタ５２０に結合する。
【００４８】
レジスタのうちの一方の内容が常に安定であることを確保するために、これらのレジスタへのデータ及び／又はクロックは時間的にずれている。たとえば、一方のレジスタに向かう途中のデータは、（たとえば、遅延６３０によって）他方のレジスタに向かう途中の同じデータより長い遅延にさらされる可能性がある。別法では（又はそれに加えて）、一方のレジスタに向かう途中のクロック（Ｅｖｅｎｔ  Ｘ）は、（たとえば、遅延６３２によって）他方のレジスタに向かう途中のクロックに関して遅延させられる可能性がある。明らかに、一般に多くの信号から成るデータを遅延させることに比べて、一般に１つ又は２つの信号だけから成るクロックを遅延させることの方が、一般により容易である。しかし、いずれを遅延しても同じ結果が得られるであろう。
【００４９】
クロックが遅延されるか、又はデータが遅延されるかに関わらず、一方のレジスタの内容が常に安定であることを確実にするために、遅延量は、レジスタのセットアップ時間及びホールド時間と、任意の回路スキューとを足した値と少なくとも同程度でなければならない。好ましくは、遅延量は、多相基準信号の位相の約９０度に相当すべきである。
【００５０】
他の点に関して、図５及び図６の回路は、図２及び図３に関連して上述した回路とほとんど同じように構築され、動作する。
【００５１】
図７は、タイムスタンプを発生する方法の例示的な一実施形態を示し、上述した回路によって実施されるプロセスの簡潔な概要を提供する。ステップ７１０にて、多相基準信号の第１の成分及び第２の成分が提供される。これらは、ローカルに発生してもよいし、又は、外部供給源から提供してもよい。これらの成分は同じ周波数を有するが、既知であるか、又は、較正によって決定することができる量だけ、位相がずれている。
【００５２】
ステップ７１２にて、成分の一方又は両方のサイクルがカウントされる。図２及び図３の例示的な実施形態では、それぞれの成分のサイクルをカウントするために２つのカウンタが使用される。図５及び図６の例示的な実施形態では、１つの成分をカウントするために単一のカウンタが使用される。
【００５３】
ステップ７１４にて、到来するイベントが受信される。イベントに応答して、カウントされたサイクルがサンプリングされる（たとえば、ラッチされる）。２つのカウンタが使用される場合、両方のカウンタの内容は、別個のレジスタによってラッチされる。１つのカウンタが使用される場合、そのカウンタの内容は、２つのレジスタによってラッチされ、２回のカウンタの内容に相当する。
【００５４】
ステップ７１６にて、多相基準信号自体の成分（たとえば、ＰＨＡＳＥ１及びＰＨＡＳＥ２）をサンプリングすることによって、イベントがさらに応答される。サンプルは、好ましくは、イベントが発生した後で実質的に即座に取得される。ステップ７１４及びステップ７１６は、好ましくはほぼ同時に、すなわち、実質的に、到来するイベントが受信される瞬間に実施される。
【００５５】
ステップ７１８にて、成分のサンプルは、イベントに関連する位相値を決定するのに使用される。これは、好ましくは、ステップ７１６で取得したサンプルを、ルックアップテーブルに記憶した値と照合することによって達成される。
【００５６】
ステップ７２０にて、サンプリングされたサイクルの一方が、ステップ７１８で決定された位相値に応じて、粗精度カウントとして選択される。安定性が疑わしい値は排除される。
【００５７】
最後に、ステップ７２２にて、選択された粗精度カウントは、位相値と組み合わされて、イベントのタイムスタンプが提供される。
【００５８】
タイムスタンプは、生成されると、一般にプロセッサ１１４に送出され、プロセッサ１１４において、タイムスタンプは、他のタイムスタンプと比較されてもよく、又はその他の方法で処理してもよい。プロセッサ１１４は、容易にタイムスタンプを比較して、従来の時間測定を行うことができる。たとえば、単一のタイムスタンプ付与ユニット１１０からの連続するタイムスタンプ間の差を計算することによって、入力信号の期間が容易に計算される。複数の異なるタイムスタンプ付与ユニット１１０間でタイムスタンプを比較することによって測定を行うこともできる。これらは、スキュー、立ち上がり時間、立下り時間、及び他の時間間隔の測定を含む。タイムスタンプ付与ユニット１１０は、実質的に独立に動作するため、最小測定間隔を必ず制限する制約は存在しない。複数の異なるタイムスタンプ付与ユニット１１０から計算された測定間隔は、負の読み及びゼロ時間の読み及び正の読みを含む可能性がある。
【００５９】
プロセッサ１１４はまた、好ましくは、タイムスタンプ付与ユニット１１０に適用した信号のタイミングジッタを測定することができる。タイムスタンプ付与ユニット１１０の高速再トリガー時間及び高スループットは、これらの回路を、多数回の測定を一般に必要とするジッタ測定に特に適したものにする。
【００６０】
図８は、１つ又は複数の試験信号のタイミングジッタを決定するプロセスの例示的な実施形態を示す。タイムスタンプ付与動作をイネーブルするために、タイムスタンプ付与ユニット１１０が準備状態になる。ステップ８１２にて、試験信号がタイムスタンプ付与ユニットの入力に適用される。ジッタがそれについて決定されるイベントが、通常多数回繰り返されるように、試験信号が繰り返される。イベントが発生するたびに、タイムスタンプ付与ユニット１１０は、そのイベントについてタイムスタンプを記録する（ステップ８１４）。イベントが、適した回数繰り返された後、タイムスタンプ付与ユニット１１０は解除され（ステップ８１６）、データ採取が通常終了する。上記プロセスは、単一入力について、又は、複数入力について並列に行うことができる。
【００６１】
プロセッサ１１４は、次に、採取したデータを解析して、入力されたイベント（複数可）のタイミングジッタを確認する。これは、各記録されたタイムスタンプをイベントに関連付けること（ステップ８１８）を含む。このステップは、単一イベントのみが各入力に提供される場合（クロックのジッタを測定する等の場合）、一般に簡単なことである。しかし、試験信号が、シリアルビットストリームで提供されるような、反復するデータシーケンスである場合、問題がより複雑になる。こうした状況下で、タイムスタンプは、好ましくは、イベントが受信される順序に基づいてグループ分けされる。たとえば、入力信号がＭ個の異なるイベントを含む場合、プロセッサ１１４は、好ましくは、Ｍ個毎のイベントを一緒にグループ分けすべきである（たとえば、或るグループでは、イベント１、（１＋Ｍ），（１＋２Ｍ）等、別のグループでは、２，（２＋Ｍ），（２＋２Ｍ）等）。イベントが適切にグループ分けされると、プロセッサは各グループを統計的に解析する（ステップ８２０）。これは、一般に、平均イベント時間（或る基準値に対する）及び標準偏差を計算することを含む。この技法を使用して、任意の反復データ信号のタイミングジッタを容易に確認することができる。
【００６２】
ジッタは、１つの入力信号について１回測定することができるか、又は、異なる入力信号について同時に測定することができる。タイムスタンプ付与ユニット１００は独立に動作するため、全てのタイムスタンプ付与ユニットは、タイムスタンプを、その最高レートまで同時に記録するように構成することができる。Intel  Corporation製ＰＣＩ  Ｅｘｐｒｅｓｓ等の最近リリースされたコンピュータバスは、８ビットの高速並列データを提供する。少なくとも８個のタイムスタンプ付与ユニット１１０を含む時間測定回路は、このバスの信号の全てに関するジッタを同時に測定することができる。
【００６３】
好ましい実施形態では、時間測定回路１００は、自動試験システム用の機器内に収容される。機器は、好ましくは、８個のタイムスタンプ付与ユニット１１０を含む。このタイプの多くの機器は、所望される機能レベルに応じて、単一自動試験システム内に設置することができる。
【００６４】
図９は、時間測定回路を含む機器の例示的な一実施形態を示す。機器は、プロセッサ９１４と通信する、タイムスタンプ付与ユニット９１０ａ〜９１０ｎを含む。タイムスタンプ付与ユニット及びプロセッサは、本質的に、本明細書で述べたタイプのものである。入力信号は、信号インタフェース９１２を介してタイムスタンプ付与ユニットに提供され、信号インタフェース９１２は、次に、試験中に、ＵＵＴ（被試験ユニット）からの信号を受信するように構成される。ホストインタフェース９１６は、プロセッサ９１４と外部コンピュータとの間の通信のために設けられる。コンピュータは、試験プログラムを実行することができるコンピュータ等の主試験コンピュータであってもよく、又は、コンピュータは、機器を管理する補助コンピュータであってもよい。
【００６５】
図１０は、１つ又は複数の時間測定回路を含む自動試験システムの例示的な一実施形態を示す。好ましくは、これらの時間測定回路は、図９の機器等の機器として供給される。別法では、時間測定回路は、他の機器上にある回路として、又は、試験システムの他の電子アセンブリの部品として設けられてもよい。試験システムは、機器１０１２ａ〜１０１２ｎと（直接か、又は、補助プロセッサを介して）通信する主試験コンピュータ１０１０を備える。機器は、ＵＵＴ９１６に刺激を提供する刺激機器、ＵＵＴ９１６からの信号を検知する応答機器、又は刺激機能と応答機能の両方を組み合わせる機器を含んでもよい。機器は、テスタインタフェース９１４を介して試験信号をＵＵＴに伝達する。テスタインタフェース９１４は、ばね装填された接触ピン、ブラインド嵌合（ブラインドメイト）同軸コネクタ、直接配線コネクタ、又は他のタイプの相互接続を含んでもよい。ホストコンピュータは、一般に、機器の活動を指示し、ＵＵＴを動作させる試験プログラムを実行する。この構成によって、ＵＵＴが試験され、ＵＵＴが適切に動作し且つその仕様を満たすかどうかを判定することができる。ＵＵＴは、速度等の重要な領域における性能に従って、複数の異なるクラスに等級付けすることができる。
【００６６】
測定回路１００のタイムスタンプ付与ユニットは高速で動作するが、用途によっては、さらに速い速度が要求される場合がある。たとえば、ＳｅｒＤｅｓ技術及びＳＯＮＥＴ技術用の信号等のいくつかのシリアルデータ信号は、数十ギガビット／秒のデータレートを有する可能性がある。これらの信号を試験する場合、さらなる機能が必要とされる。
【００６７】
図１１は、高速信号を測定するようになっている時間測定回路１１００の例示的な一実施形態を示す。時間測定回路１１００は、本質的にタイムスタンプ付与ユニット１１０と同じであるＮ個のタイムスタンプ付与ユニット１１１０ａ〜１１１０ｅを備える。時間測定回路１１００はまた、スイッチング回路１１１４を備える。スイッチング回路１１１４は、好ましくは、共通選択信号「Ｓｅｌｅｃｔ」によって制御される。スイッチング回路を或る方法で構成することによって、タイムスタンプ付与ユニット１１１０は、図１における方法と同様に、別個の入力信号（Ｅｖｅｎｔ１〜８）によって駆動される。しかし、スイッチング回路１１１４を別の方法で構成することによって、タイムスタンプ付与ユニット１１１０は、デマルチプレクサ１１１２の出力によって駆動される。
【００６８】
デマルチプレクサ１１１２は、高速信号ＨＳＩＮを受信する入力を有する。デマルチプレクサは、入力における信号エッジに応答して、出力において信号エッジを提供するように構成される。時間的に連続して発生するＨＳＩＮからの入力エッジは、連続する出力に提供される。その結果、データレートは、少なくともＮ分の１に減る。ここでＮは、デマルチプレクサの出力数である。
【００６９】
回路１１００は、異なるモードで動作してもよい。第１のモードでは、異なる入力信号を並列に測定することができる。このモードをとるために、回路１１００は、入力（Ｅｖｅｎｔ１〜８）を、タイムスタンプ付与回路１１１０に直接切り換えるように構成される。第２のモードでは、タイムスタンプ付与ユニット１１１０は全て、デマルチプレクサ１１１２の出力から、その入力を受信する。ユーザは、測定される入力信号の速度に基づいて、回路１１００を第１のモードで構成するか、又は、第２のモードで構成するかを決めることができる。タイミングジッタは、上述した方法を使用して、第１のモードか、第２のモードのいずれかで測定することができる。
【００７０】
図１２は、図１１の回路に関連して使用するのに適したデマルチプレクサの例示的な一実施形態を示す。デマルチプレクサは、ＡＮＤゲート１２１０、１２１４、１２１８、及び１２２２等のＮ個の論理ゲートを備える。デマルチプレクサはまた、ＳＥＴ／ＲＥＳＥＴフリップフロップ１２１２、１２１６、１２２０、及び１２２４等の、Ｎ個のメモリユニットを備える。各フリップフロップは、ＳＥＴ入力、ＲＥＳＥＴ入力、及び出力を有する。
【００７１】
各ＡＮＤゲートは、ＥＮＡＢＬＥ（イネーブル）信号を受信する第１の入力及びＨＳＩＮを受信する第２の入力を有する。ＡＮＤゲート及びフリップフロップは、直列に、そして、交互に接続される。各ＡＮＤゲートの出力は、（フリップフロップをセットするために）次のフリップフロップのＳＥＴ入力に直列に接続され、各フリップフロップの出力は、（次のフリップフロップを準備完了状態にするために）次のＡＮＤゲートの第１の入力に直列に接続される。各フリップフロップの出力はまた、測定される信号エッジを提供するために、それぞれのタイムスタンプ付与ユニット１１１０の入力に接続される。
【００７２】
直列接続の第１のフリップフロップ１２１２は、プロセッサ１１４又は或る他の制御源等の外部供給源からＥｎａｂｌｅ信号を受信する。全てのフリップフロップは、最初にリセットされる。外部Ｅｎａｂｌｅ信号が真になると、ＨＳＩＮの次の立ち上がりエッジが、第１のフリップフロップ１２１２をセットする。そのため、第１のタイムスタンプ付与ユニット（１１１０ａ）は、高速入力信号のエッジに対応する入力エッジを受信する。さらに、次のフリップフロップ（１２１６）が準備完了状態になる。
【００７３】
その後、入力信号の次の立ち上がりエッジは、第１のフリップフロップ１２１２の状態を変えることなく、第２のフリップフロップ１２１６をセットする。第２のタイムスタンプ付与ユニット（１０１０ｂ）は、エッジを受信し、第３のフリップフロップが準備完了状態になる。Ｎ番目のフリップフロップ１２２４がセットされるまで、回路は、こうして動作する。この動作に応答して、Ｎ番目のタイムスタンプ付与ユニットはエッジを受信し、ＲＥＳＥＴ信号がアクティブになる。
【００７４】
最後のフリップフロップ１２２４の出力は、ＲＥＳＥＴ信号を提供する。ＲＥＳＥＴ信号は、ＯＲゲート１２２６及び１２２８の入力に渡される。ＯＲゲート１２２６の出力は、最後のフリップフロップを除いて、フリップフロップ全てのＲＥＳＥＴ入力に接続される。そのため、これらのフリップフロップは、最後の信号エッジの受信後、ほとんど即座にリセットされる。ＯＲゲート１２２８の出力は、任意選択（オプション）の遅延要素１２３０を介して最後のフリップフロップ１２２４のＲＥＳＥＴ入力に接続される。遅延回路１２３０は、最後のフリップフロップ１２２４のリセット動作を予測可能な量だけわずかに遅延させて、最後のタイムスタンプ付与ユニット１１１０ｎがイベントに確実に応答することができるように、最後のフリップフロップによって生成された出力信号が、十分に長いパルス幅を有することを確実にする。
【００７５】
ＯＲゲート１２２６及び１２２８は共に、（プロセッサ１１４又は或る他の制御源から）Ｍａｓｔｅｒ  Ｒｅｓｅｔ（マスタリセット）信号も受信する。Ｍａｓｔｅｒ  Ｒｅｓｅｔの起動は、全てのフリップフロップがリセット状態をとることを強制する。
【００７６】
デマルチプレクサをリセットすることは、さらなるイベントに応答するために、デマルチプレクサを準備完了状態にする作用を及ぼす。特に、（Ｎ＋１）番目の立ち上がりエッジは、再び第１のフリップフロップ１２１２をセットし、上述したプロセスを再始動させる。デマルチプレクサは、外部Ｅｎａｂｌｅ信号が真である限り、こうして無期限に動作することができる。
【００７７】
重要なことには、図１２のデマルチプレクサは、ＨＳＩＮの全てのエッジのタイミングを保持する。ＨＳＩＮのエッジは、タイムスタンプ付与ユニットの入力において、わずかに（たとえば、２個のゲート遅延だけ）遅延したように見えるが、これらの遅延は、全ての測定について同じである。そのため、タイムスタンプ付与ユニットは、ＨＳＩＮのエッジタイミング、したがって、ジッタを高精度に測定することができる。
【００７８】
スイッチング回路１１１４は、好ましくは、Ｎ個のマルチプレクサを含む。マルチプレクサは、マルチプレクサの帯域が一般に高いため、リレー又は他のタイプのスイッチと比べてこの用途において好ましい。各マルチプレクサは、好ましくは、イベント（たとえば、Ｅｖｅｎｔ１〜８のうちの１つ）を直接受信する第１の入力、及び、デマルチプレクサ１１２の出力に接続される第２の入力を有する。マルチプレクサは、好ましくは共通に制御される（単一Ｓｅｌｅｃｔ信号によって、全てが同じように一緒に切り換えられる）が、これは必須ではない。
【００７９】
いくつかの実施形態を述べてきたが、多くの代替の実施形態又は変形形態を作成することができる。たとえば、多相基準信号は、２つの位相から成るものとして図示され、述べた。しかし、これは必須ではなく、さらなる位相を提供してもよい。多相基準信号の成分は正弦波として図示し、述べたが、台形波及び三角波等の他の波形も使用することができる。
【００８０】
同様に、ＡＤＣ３１０、３１２、６１０、及び６１２は、本明細書においてパイプラインＡＤＣとして図示し、述べた。パイプラインはスループットを改善する傾向があるが、本発明の必須の要素ではない。さらに、ＡＤＣは、内部サンプル−ホールド回路を有するものとして図示し、述べた。別法では、サンプル−ホールド回路は、外部に設けることができる。さらに、サンプル−ホールド回路の代わりに、トラック−ホールド回路又は他のタイプのサンプリングデバイスが使用してもよい。
【００８１】
図示するとともに、述べたように、単一の多相回路２１２／５１２は、全てのタイムスタンプ付与回路について設けられる。この回路を共有することは、各タイムスタンプ付与ユニット内に備えることを必要とされる回路量を低減させるため、一般に有益である。しかし、これは必須ではない。別法では、各タイムスタンプ付与ユニットは、それ自体の多相回路を備えることができる。好ましくは、全てのこうした多相回路は、同じ発振器信号によって駆動されて、測定が、タイムスタンプ付与ユニットの間で同期することが確実にされる。
【００８２】
同じ原理は、カウンタ（２２０，２２２，５２０）についても有効である。好ましくは、カウンタは、タイムスタンプ付与ユニット全ての間で共有される。しかし、その通りにする必要はない。別法では、各タイムスタンプ付与ユニットは、それ自体のカウンタ（複数可）を備えることができる。
【００８３】
タイムスタンプ付与ユニット１１０及び基準回路１１２のデジタル部分は、全く異なった構造として図示し、述べた。しかし、知られているように、デジタル機能は種々の均等な形態で実施することができ、種々の均等な形態は、全て、本質的に同じ結果を達成する。したがって、本発明は、厳密に、図示し述べたような分離された別個のデジタル構造を有することに限定されない。
【００８４】
したがって、本発明の範囲から逸脱することなく、本明細書で開示した実施形態に対して、形態及び詳細における種々の変更を行ってもよいことを当業者は理解するであろう。
【図面の簡単な説明】
【００８５】
【図１】Ｎチャネルタイムスタンプ付与回路の例示的な一実施形態のブロック図である。
【図２】図１のＮチャネルタイムスタンプ付与回路で使用するのに適した基準回路の例示的な一実施形態の略図である。
【図３】図１のＮチャネルタイムスタンプ付与回路で使用するのに適したタイムスタンプ付与ユニットの例示的な一実施形態の略図である。
【図４】図１のＮチャネルタイムスタンプ付与回路の動作に関与する信号を示す波形図である。
【図５】図１のＮチャネルタイムスタンプ付与回路で使用するのに適した基準回路の代替の一実施形態の略図である。
【図６】図１のＮチャネルタイムスタンプ付与回路において、図５の基準回路と共に使用するのに適したタイムスタンプ付与ユニットの代替の一実施形態の略図である。
【図７】タイミングイベントのタイムスタンプを発生するプロセスを示すフローチャートである。
【図８】タイムスタンプを付与された値を収集し、統計的に解析するプロセスを示すフローチャートである。
【図９】タイムスタンプ付与回路を含む機器のブロック図である。
【図１０】タイムスタンプ付与回路を含む自動試験システムのブロック図である。
【図１１】直接入力とデマルチプレクサの出力との間でチャネルが切り換え可能である、Ｎチャネルタイムスタンプ付与回路の略図である。
【図１２】図１１の回路で使用するのに適したデマルチプレクサの略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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