(57)【特許請求の範囲】
【請求項１】
伝送線路と、
第１チャンネルから第Ｎチャンネルまで順に並んで、前記伝送線路に並列に接続されているＮ個の光トリガ型トランジスタ回路を備えており、
前記光トリガ型トランジスタ回路は、出力端子が前記伝送線路に接続されている第１のトランジスタと、出力端子が前記第１のトランジスタの入力端子に接続されている第２のトランジスタと、光電変換部を含むトランジスタ制御回路とを有しており、
第１チャンネルから第Ｎチャンネルの前記第２のトランジスタの入力端子のそれぞれにパラレル電気信号を構成する各チャンネルの電気信号が入力された状態で、第１チャンネルから第Ｎチャンネルの前記光電変換部に、予め決めた一定の時間間隔をあけてチャンネルの順番に沿い光トリガパルスが順次且つ周回的に照射されると、第１チャンネルから第Ｎチャンネルの前記第１のトランジスタと前記第２のトランジスタとがオン状態となり、前記伝送線路からＮビットのシリアル電気信号が出力される光トリガ型パラレルシリアル変換回路において、
前記トランジスタ制御回路は、
前記光トリガパルスが共通して照射されるように隣接して形成された第１の光電変換素子と第２の光電変換素子を有しており、前記第１の光電変換素子の入力端子に第１の光電変換素子用のバイアス電圧が印加され、前記第２の光電変換素子の入力端子に第２の光電変換素子用のバイアス電圧が印加される前記光電変換部と、
前記第１のトランジスタの制御端子に、前記第１の光電変換素子用のバイアス電圧よりも電圧値の低い第１のトランジスタ制御用のバイアス電圧を印加して、前記第１のトランジスタをノーマリオフ状態にする第１のバイアス抵抗と、
前記第２のトランジスタの制御端子に、前記第２の光電変換素子用のバイアス電圧よりも電圧値の高い第２のトランジスタ制御用のバイアス電圧を印加して、前記第２のトランジスタをノーマリオン状態にする第２のバイアス抵抗を有しており、
前記第１の光電変換素子の出力端子及び前記第１のバイアス抵抗は、当該光トリガ型トランジスタ回路の前記第１のトランジスタの制御端子に接続されており、
前記第２の光電変換素子の出力端子及び前記第２のバイアス抵抗は、当該光トリガ型トランジスタ回路に対して並び順が一つ下位の光トリガ型トランジスタ回路の前記第２のトランジスタの制御端子に接続されていることを特徴とする光トリガ型パラレルシリアル変換回路。
【請求項２】
請求項１において、
前記第１の光電変換素子は、光トリガパルスが照射されると抵抗値が減少して、前記第１のトランジスタ制御用のバイアス電圧と前記第１の光電変換素子用のバイアス電圧との電位差に起因した正の電気パルスを発生して前記第１のトランジスタをオン状態にし、
前記第２の光電変換素子は、光トリガパルスが照射されると抵抗値が減少して、前記第２のトランジスタ制御用のバイアス電圧と前記第２の光電変換素子用のバイアス電圧との電位差に起因した負の電気パルスを発生して、当該光トリガ型トランジスタ回路に対して並び順が一つ下位の光トリガ型トランジスタ回路の前記第２のトランジスタをオフ状態にすることを特徴とする光トリガ型パラレルシリアル変換回路。
【請求項３】
請求項１または請求項２において、
前記第１の光電変換素子と第２の光電変換素子は、両者の光吸収層を共有化していることを特徴とする光トリガ型パラレルシリアル変換回路。
【請求項４】
請求項１ないし請求項３のいずれか一項において、
前記第１の光電変換素子と第２の光電変換素子は、ＭＳＭ−ＰＤであることを特徴とする光トリガ型パラレルシリアル変換回路。
【請求項５】
請求項１ないし請求項４のいずれか一項において、
前記第１のトランジスタと第２のトランジスタは、ＨＥＭＴであることを特徴とする光トリガ型パラレルシリアル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光トリガ型パラレルシリアル変換回路、より詳しくは低速な複数のパラレル電気信号を高速なシリアル電気信号に変換するＮ対１の光トリガ型パラレルシリアル変換回路に関するものである。
【背景技術】
【０００２】
近年、インターネットを中心とするパケットベースのネットワークの隆盛により、光通信の大容量化と柔軟性・拡張性の向上が求められている。このため、帯域利用効率・柔軟性・拡張性の面に優れる光パケットを用いたネットワーク（光パケットスイッチネットワーク）の実現が必要とされている。
【０００３】
このような光パケットスイッチネットワークの実現のためには、非同期任意長のバースト光パケット信号の生成が不可欠である。そのためには、光パケットスイッチネットワークのノードである光パケットルータ内のランダムアクセスメモリ（ＲＡＭ）から出力される低速な（<1Gbps）パラレル信号を、光ファイバで用いられる高速な（>10Gbps）シリアル信号に変換するという動作を、バースト信号に対して行わなければならない。
【０００４】
一般的なパラレルシリアル変換回路では、内部で用いられるクロック再生のために、このようなバースト信号に対応することが困難であるとともに、多くの場合、変換回路自体が大規模なものとなるため大きな消費電力を必要とした。
【０００５】
これらの問題を解決するため、光トリガ型サンプリング回路が提案されている（例えば、
特許文献１、非特許文献１参照）。
更にそれを発展させ、差動トリガを用いて光パワー変動耐性を高めることを実現した光トリガ型サンプリングを応用したパラレルシリアル変換回路（例えば、特許文献２、非特許文献２参照）も提案されている。
【０００６】
この差動トリガ方式パラレルシリアル変換回路の一例である従来の光トリガ型パラレルシリアル変換回路を図３に示す。
この光トリガ型パラレルシリアル変換回路１００は、Ｎ対１のパラレルシリアル変換を行うものであり、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個（Ｎは２以上の整数）の光トリガ型トランジスタ回路１００−１〜１００−Ｎが、伝送線路Ｌに並列に接続されて構成されている。
【０００７】
接続状態の詳細は後述するが、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個の光トリガ型トランジスタ回路１００−１〜１００−Ｎは、ループ状に接続されている。
【０００８】
各光トリガ型トランジスタ回路１００−１〜１００−Ｎは、ＨＥＭＴ（High Semiconductor − Metal Photo Detector）でなる第１のトランジスタＴｒ111〜Ｔｒ1N1と、ＨＥＭＴ（High Semiconductor − Metal Photo Detector）でなる第２のトランジスタＴｒ112〜Ｔｒ1N2と、トランジスタ制御回路Ｃｏ101〜Ｃｏ10Nとで構成されている。
【０００９】
第１のトランジスタＴｒ111〜Ｔｒ1N1と第２のトランジスタＴｒ112〜Ｔｒ1N2は直列接続されている。
更に詳述すると、第１のトランジスタＴｒ111〜Ｔｒ1N1は、その出力端子（ソース端子）が伝送線路Ｌに接続されている。第２のトランジスタＴｒ112〜Ｔｒ1N2は、その出力端子（ソース端子）が第１のトランジスタＴｒ111〜Ｔｒ1N1の入力端子（ドレイン端子）に接続され、その入力端子（ドレイン端子）が信号入力端子ｔ101〜ｔ10Nに接続されている。
第１のトランジスタＴｒ111〜Ｔｒ1N1の制御端子（ゲート端子）と、第２のトランジスタＴｒ112〜Ｔｒ1N2の制御端子（ゲート端子）の接続状態は後述する。
【００１０】
トランジスタ制御回路Ｃｏ101〜Ｃｏ10Nは、光電変換部ＯＥ101〜ＯＥ10Nと、並列抵抗Ｒ111〜Ｒ1N1、Ｒ112〜Ｒ1N2と、バイアス抵抗Ｒ113〜Ｒ1N3と、バイアス抵抗Ｒ114〜Ｒ1N4により構成されている。
【００１１】
光電変換部ＯＥ101〜ＯＥ10Nは、光電変換素子として、一つのＭＳＭ−ＰＤ（Metal−Semiconductor−Metal Photo Detector）Ｍ101〜Ｍ10Nを備えている。
【００１２】
光電変換部ＯＥ101〜ＯＥ10Nには、一定の時間間隔τをあけて光トリガパルスＰ1〜ＰNが順次且つ周回的に照射される。
【００１３】
図４に示すように、ＭＳＭ−ＰＤ  Ｍ101〜Ｍ10Nの電極ｍの形成領域と、光トリガパルスＰ1〜ＰNのスポット領域（図４においてドッドを付した丸の領域）は共通している。
【００１４】
図３に戻り説明を続けると、ＭＳＭ−ＰＤ  Ｍ101〜Ｍ10Nの一方の端子（図３では右側の端子）には、並列抵抗Ｒ111〜Ｒ1N1，Ｒ112〜Ｒ1N2が接続される。
ＭＳＭ−ＰＤ  Ｍ101〜Ｍ10Nの他方の端子（図３では左側の端子）には、充電用キャパシタＣ101〜Ｃ10Nと、バイアス抵抗Ｒ113〜Ｒ1N3と、バイアス抵抗Ｒ114〜Ｒ1N4が接続されている。
充電用キャパシタＣ101〜Ｃ10Nと、バイアス抵抗Ｒ114〜Ｒ1N4は、レベル変換回路としても機能するものである。なおレベル変換動作については後述する。
【００１５】
並列抵抗Ｒ111〜Ｒ1N1には負のバイアス電圧ＶNLが入力され、バイアス抵抗Ｒ113〜Ｒ1N3には正のバイアス電圧ＶMSMが入力され、バイアス抵抗Ｒ114〜Ｒ1N4には正のバイアス電圧ＶNHが入力されている。
【００１６】
並列抵抗Ｒ111〜Ｒ1N1に入力される負のバイアス電圧ＶNLは、第１のトランジスタＴｒ111〜Ｔｒ1N1の制御端子（ゲート端子）に印加され、第１のトランジスタＴｒ111〜Ｔｒ1N1をノーマリオフにする電圧値に設定されている。
バイアス抵抗Ｒ114〜Ｒ1N4に入力される正のバイアス電圧ＶNHは、第２のトランジスタＴｒ112〜Ｔｒ1N2をノーマリオンにする電圧値に設定されている。
【００１７】
光トリガ型トランジスタ回路１００−１〜１００−ＮのＭＳＭ−ＰＤ  Ｍ101〜Ｍ10Nは、その一方の端子（図３では右側の端子）が、当該光トリガ型トランジスタ回路１００−１〜１００−Ｎの第１のトランジスタＴｒ111〜Ｔｒ1N1の制御端子に接続されている。
【００１８】
光トリガ型トランジスタ回路１００−１〜１００−ＮのＭＳＭ−ＰＤ  Ｍ101〜Ｍ10Nは、その他方の端子（図３では左側の端子）が、当該光トリガ型トランジスタ回路１００−１〜１００−Ｎに対して並び順が一つ下位の光トリガ型トランジスタ回路１００−１〜１００−Ｎの第２のトランジスタＴｒ112〜Ｔｒ1N2の制御端子に接続されている。
【００１９】
例えば、第１チャンネルのＭＳＭ−ＰＤ  Ｍ101の他方の端子は、並び順が一つ下位の第Ｎチャンネルの第２のトランジスタＴｒ1N2の制御端子に接続され、第２チャンネルのＭＳＭ−ＰＤ  Ｍ102の他方の端子は、並び順が一つ下位の第１チャンネルの第２のトランジスタＴｒ112の制御端子に接続され、第ｋチャンネルのＭＳＭ−ＰＤ  Ｍ10kの他方の端子は、並び順が一つ下位の第（ｋ−１）チャンネルの第２のトランジスタＴｒ10(k-1)の制御端子に接続され、第ＮチャンネルのＭＳＭ−ＰＤ  Ｍ10Nの他方の端子は、並び順が一つ下位の第（Ｎ―１）チャンネルの第２のトランジスタＴｒ1(N-1)2の制御端子に接続されている。
このような接続により、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個の光トリガ型トランジスタ回路１００−１〜１００−Ｎによる、ループ状の接続が形成されるのである。
【００２０】
第１〜第Ｎチャンネルの光トリガ型トランジスタ回路１００−１〜１００−Ｎの光電変換部ＯＥ101〜ＯＥ10Nには、予め決めた一定の時間間隔τをあけて、チャンネルの順番に沿い、光トリガパルスＰ1〜ＰNが順次且つ周回的に照射される。
なお、時間間隔τは、光トリガ型シリアルパラレル変換回路１００から出力されるシリアル電気信号ＳＳ（詳細は後述）のユニットインターバルに相当するものである。
【００２１】
光トリガパルスＰ1〜ＰNの照射状態を具体的に説明すると、
・第１チャンネルの光トリガ型トランジスタ回路１００−１の光電変換部ＯＥ101に光トリガパルスＰ1が入射されてから、時間間隔τが経過した時点で、第２チャンネルの光トリガ型トランジスタ回路１００−２の光電変換部ＯＥ102に光トリガパルスＰ2が入射され、
・第２チャンネルの光トリガ型トランジスタ回路１００−２の光電変換部ＯＥ102に光トリガパルスＰ2が入射されてから、時間間隔τが経過した時点で、第３チャンネルの光トリガ型トランジスタ回路１００−３の光電変換部ＯＥ103に光トリガパルスＰ3が入射され、
・以降は同様に、時間間隔τごとに、並び順がより上位の光トリガ型トランジスタ回路の光電変換部に光トリガパルスが順次入射され、
・第Ｎチャンネルの光トリガ型トランジスタ回路１００−Ｎの光電変換部ＯＥ10Nに光トリガパルスＰNが入射されてから、時間間隔τが経過した時点で、第１チャンネルの光トリガ型トランジスタ回路１００−２の光電変換部ＯＥ101に光トリガパルスＰ1が入射されていく、
という具合に、光トリガパルスＰ1〜ＰNが順次且つ周回的に照射される。
【００２２】
第１〜第Ｎチャンネルの光トリガ型トランジスタ回路１０−１〜１０−Ｎの信号入力端子ｔ1〜ｔNには、それぞれ個別に、パラレル電気信号ＳＰ1〜ＳＰNが入力される。
【００２３】
次に、上記構成となっている光トリガ型パラレルシリアル変換回路１００により、パラレルシリアル変換をする動作を説明する。
【００２４】
先ず、第１チャンネルの光トリガ型トランジスタ回路１００−１により、パラレル電気信号ＳＰ1を切り出してサンプリングすることにより、１ビット分のシリアル電気信号ＳＳ1を出力する動作を説明する。
【００２５】
第１チャンネルの光トリガ型トランジスタ回路１００−１の光電変換部ＯＥ101に光トリガパルスＰ1が入射されていないときには、負のバイアス電圧ＶNLが制御端子に入力されているトランジスタＴｒ111は、ノーマリオフになっており、正のバイアス電圧ＶNHが制御端子に入力されているトランジスタＴｒ112はノーマリオンになっている。
また正のバイアス電圧ＶMSMにより、充電用キャパシタＣ101に電荷が充電される。
【００２６】
第１チャンネルの光電変換部ＯＥ101に光トリガパルスＰ1が入射されると、ＭＳＭ−ＰＤ  Ｍ101は、光伝導効果によりその抵抗値が急激に減少するため、充電用キャパシタＣ101に蓄積されていた電荷はＭＳＭ−ＰＤ  Ｍ101を通って高速に放電され、並列抵抗Ｒ111，Ｒ112に流れるため、ＭＳＭ−ＰＤ  Ｍ101の一方の端子（図３では右側の端子）から正の電気パルスが発生する。
その反射的動作として、ＭＳＭ−ＰＤ  Ｍ101の他方の端子（図３では左側の端子）から負の電気パルスが発生する。
【００２７】
ＭＳＭ−ＰＤ  Ｍ101の一方の端子（図３では右側の端子）から発生した正の電気パルスは、第１のトランジスタＴｒ111の制御端子に入力される。そうすると、トランジスタＴｒ111はノーマリオフ状態からオン状態になる。
このため、第１チャンネルの信号入力端子ｔ1に入力されたパラレル電気信号ＳＰ1が、ノーマリオンになっている第２のトランジスタＴｒ112及びオン状態になった第１のトランジスタＴｒ111を通って、伝送線路Ｌに向かって流れ始める。
【００２８】
第１チャンネルの光電変換部ＯＥ101に光トリガパルスＰ1が入射された時点から時間間隔τが経過した時点で、第２チャンネルの光トリガ型トランジスタ回路１００−２の光電変換部ＯＥ102に光トリガパルスＰ2が入射される。
【００２９】
第２チャンネルの光電変換部ＯＥ102に光トリガパルスＰ2が入射されると、ＭＳＭ−ＰＤ  Ｍ102は、光伝導効果によりその抵抗値が急激に減少するため、充電用キャパシタＣ102に蓄積されていた電荷はＭＳＭ−ＰＤ  Ｍ102を通って高速に放電され、並列抵抗Ｒ121，Ｒ122に流れるため、ＭＳＭ−ＰＤ  Ｍ102の一方の端子（図３では右側の端子）から正の電気パルスが発生する。
その反射的動作として、ＭＳＭ−ＰＤ  Ｍ102の他方の端子（図３では左側の端子）から負の電気パルスが発生する。
【００３０】
第２チャンネルのＭＳＭ−ＰＤ  Ｍ102の他方の端子（図３では左側の端子）から発生した負の電気パルスは、第２チャンネルの充電用キャパシタＣ102により直流成分が除去された後、第２チャンネルのバイアス抵抗Ｒ124に印加されているバイアス電圧ＶNHでレベル調整（レベル変換）がされてから、第１チャンネルの第２のトランジスタＴｒ112の制御端子に入力される。そうすると、第１チャンネルの第２のトランジスタＴｒ112はノーマリオン状態からオフ状態になる。
このため、第１チャンネルの信号入力端子ｔ101から第２のトランジスタＴｒ112及び第１のトランジスタＴｒ111を通って伝送線路Ｌに向かって流れていた電気信号が遮断される。
【００３１】
このように、第１チャンネルの光電変換部ＯＥ101に光トリガパルスＰ1が入射された時点から、第２チャンネルの光電変換部ＯＥ102に光トリガパルスＰ2が入射された時点までの期間（つまり時間間隔τ）において、第１チャンネルの光トリガ型トランジスタ回路１００−１では、信号入力端子ｔ101から第２のトランジスタＴｒ112及第１のびトランジスタＴｒ111を通って伝送線路Ｌに向かって電気信号が流れ、この電気信号が１ビット分のシリアル電気信号ＳＳ1として、伝送線路Ｌに出力される。
【００３２】
以降は、時間間隔τごとに、第１チャンネルの光トリガ型トランジスタ回路１００−１での動作と同じ動作が、第２〜第Ｎチャンネルの光トリガ型トランジスタ回路１００−２〜１００−Ｎで行われる。
このため、時間間隔τごとに、第２〜第Ｎチャンネルの光トリガ型トランジスタ回路１００−２〜１００−Ｎから伝送線路Ｌに、１ビット分のシリアル電気信号ＳＳ2〜ＳＳNが出力される。
【００３３】
このようにして出力された各シリアル電気信号ＳＳ1〜ＳＳNが時間順に並んで、Ｎビットのシリアル電気信号ＳＳとなり、伝送線路Ｌを伝播する。これによりＮ対１のパラレルシリアル変換動作が行われる。
【００３４】
第Ｎチャンネルの光トリガ型トランジスタ回路１００−Ｎから伝送線路Ｌに、シリアル電気信号ＳＳNが出力された後は、再び、上記と同じ動作が第１チャンネルから第Ｎチャンネルで次々と繰り返されて、Ｎ対１のパラレルシリアル変換動作が順次行われていく。
このようにして、低速な複数のパラレル電気信号ＳＰ1〜ＳＰNを高速なシリアル電気信号ＳＳに変換することができる。
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】特開2004-88660号公報（段落番号0037、第１図）
【特許文献２】特開2012-004617号公報（段落番号0044、第1図）
【非特許文献】
【００３６】
【非特許文献１】リョウヘイ・ウラタ（R．Urata）、他４名「アン・オプティカリィ・クロックト・トランジスター・アレイ・フォー・ハイスピード・アシンクロニャス・ラベル・スワッピング・フォーティギガビットパーセンコンズ・アンド・ビヨンド（An Optically Clocked Transistor Array for High-Speed Asynchronous Label Swapping:40 Gb/s and Beyond）」、ジャーナル・オブ・ライトウェーブ・テクノロジー（JOURNAL OF LIGHTWAVE TECHNOLOGY）、アイトリプルイー（IEEE）、2008年3月、第26巻、第6号、pp.692-703
【非特許文献２】石川裕士、他5名、「ア・ノーベル・オプティカリィ・クロックト・トランジスター・アレイ・ユージング・ディファレンシャル・オペレイション・フォー・パラレル・トゥ・シリアル・コンバージョン（A novel optically clocked transistor array using differential operation，for parallel‐to‐serial conversion）」、イーシーオーシー２０１０（ECOC 2010）
【発明の概要】
【発明が解決しようとする課題】
【００３７】
ところで、従来の光トリガ型差動トリガ方式の光トリガ型パラレルシリアル変換回路１００では、ＭＳＭ−ＰＤ  Ｍ101〜Ｍ10Nの一方の端子から出る正の電気パルスと他方の端子から出る負の電気パルスを利用している。この場合、ＭＳＭ−ＰＤＭ101〜Ｍ10Nのバイアス電圧と第２のトランジスタ（ＨＥＭＴ）Ｔｒ112〜Ｔｒ1N2の閾値電圧とのレベル調整をするために、レベル変換が必要であった。このレベル変換をするレベル変換回路（充電用キャパシタＣ101〜Ｃ10N、バイアス抵抗Ｒ114〜Ｒ1N4）があるため、負の電気パルスのパルス形状が変化してしまい、これが光トリガパワー変動耐性を劣化させる原因となっていた。
【００３８】
そこで本発明は、光トリガ型パラレルシリアル変換回路への光トリガ入力の光学系に一切変更を加えることなく、ＭＳＭ−ＰＤ等の光電変換素子の数を、毎チャンネル１個から毎チャンネル２個に増やすことで、レベル変換回路を不要とし、それを通じて光トリガパワー変動耐性を向上せしめる、光トリガ型パラレルシリアル変換回路を提供する。
【課題を解決するための手段】
【００３９】
上記課題を解決する本発明は、
伝送線路と、
第１チャンネルから第Ｎチャンネルまで順に並んで、前記伝送線路に並列に接続されているＮ個の光トリガ型トランジスタ回路を備えており、
前記光トリガ型トランジスタ回路は、出力端子が前記伝送線路に接続されている第１のトランジスタと、出力端子が前記第１のトランジスタの入力端子に接続されている第２のトランジスタと、光電変換部を含むトランジスタ制御回路とを有しており、
第１チャンネルから第Ｎチャンネルの前記第２のトランジスタの入力端子のそれぞれにパラレル電気信号を構成する各チャンネルの電気信号が入力された状態で、第１チャンネルから第Ｎチャンネルの前記光電変換部に、予め決めた一定の時間間隔をあけてチャンネルの順番に沿い光トリガパルスが順次且つ周回的に照射されると、第１チャンネルから第Ｎチャンネルの前記第１のトランジスタと前記第２のトランジスタとがオン状態となり、前記伝送線路からＮビットのシリアル電気信号が出力される光トリガ型パラレルシリアル変換回路において、
前記トランジスタ制御回路は、
前記光トリガパルスが共通して照射されるように隣接して形成された第１の光電変換素子と第２の光電変換素子を有しており、前記第１の光電変換素子の入力端子に第１の光電変換素子用のバイアス電圧が印加され、前記第２の光電変換素子の入力端子に第２の光電変換素子用のバイアス電圧が印加される前記光電変換部と、
前記第１のトランジスタの制御端子に、前記第１の光電変換素子用のバイアス電圧よりも電圧値の低い第１のトランジスタ制御用のバイアス電圧を印加して、前記第１のトランジスタをノーマリオフ状態にする第１のバイアス抵抗と、
前記第２のトランジスタの制御端子に、前記第２の光電変換素子用のバイアス電圧よりも電圧値の高い第２のトランジスタ制御用のバイアス電圧を印加して、前記第２のトランジスタをノーマリオン状態にする第２のバイアス抵抗を有しており、
前記第１の光電変換素子の出力端子及び前記第１のバイアス抵抗は、当該光トリガ型トランジスタ回路の前記第１のトランジスタの制御端子に接続されており、
前記第２の光電変換素子の出力端子及び前記第２のバイアス抵抗は、当該光トリガ型トランジスタ回路に対して並び順が一つ下位の光トリガ型トランジスタ回路の前記第２のトランジスタの制御端子に接続されていることを特徴とする。
【００４０】
また本発明は、
前記第１の光電変換素子は、光トリガパルスが照射されると抵抗値が減少して、前記第１のトランジスタ制御用のバイアス電圧と前記第１の光電変換素子用のバイアス電圧との電位差に起因した正の電気パルスを発生して前記第１のトランジスタをオン状態にし、
前記第２の光電変換素子は、光トリガパルスが照射されると抵抗値が減少して、前記第２のトランジスタ制御用のバイアス電圧と前記第２の光電変換素子用のバイアス電圧との電位差に起因した負の電気パルスを発生して、当該光トリガ型トランジスタ回路に対して並び順が一つ下位の光トリガ型トランジスタ回路の前記第２のトランジスタをオフ状態にすることを特徴とする。
【００４１】
また本発明は、前記第１の光電変換素子と第２の光電変換素子は、両者の光吸収層を共有化していることを特徴とする。
【００４２】
また本発明は、前記第１の光電変換素子と第２の光電変換素子は、ＭＳＭ−ＰＤであることを特徴とする。
【００４３】
また本発明は、前記第１のトランジスタと第２のトランジスタは、ＨＥＭＴであることを特徴とする。
【発明の効果】
【００４４】
本発明では、差動トリガ方式の光トリガ型パラレルシリアル変換回路において、各光トリガ型トランジスタ回路の内部にレベル変換回路を不要とするために、各光トリガ型トランジスタ回路の光電変換部に、隣接する２個の光電変換素子を持たせた。このように本発明では、レベル変換回路が不要になるため、レベル変換に伴う波形の変化に基づく光トリガパワー変動耐性の劣化が解消され、光トリガパワー変動耐性が高くなる。
【００４５】
また本発明では、隣接する２個の光電変換素子が光吸収層を共有化しているので、光電変換素子の隣接する距離を縮めることができ、回路全体として光トリガパルスの吸収効率を高めることができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例に係る光トリガ型パラレルシリアル変換回路を示す回路図。
【図２】本発明の実施例で用いるＭＳＭ−ＰＤの電極部分を示す構成図。
【図３】従来技術に係る光トリガ型パラレルシリアル変換回路を示す回路図。
【図４】従来技術で用いるＭＳＭ−ＰＤの電極部分を示す構成図。
【発明を実施するための形態】
【００４７】
以下、本発明に係る光トリガ型シリアルパラレル変換回路を、実施例に基づき詳細に説明する。
【実施例】
【００４８】
〔実施例１〕
図１は、本発明の実施例１に係る光トリガ型パラレルシリアル変換回路１０を示す。この光トリガ型パラレルシリアル変換回路１０は、Ｎ対１のパラレルシリアル変換を行うものであり、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個（Ｎは２以上の整数）の光トリガ型トランジスタ回路１０−１〜１０−Ｎが、伝送線路Ｌに並列に接続されて構成されている。
本実施例では、光トリガ型トランジスタ回路１０−１〜１０−Ｎを構成する各素子や、伝送線路Ｌは、モノリシック集積されて構成されている。
【００４９】
接続状態の詳細は後述するが、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個の光トリガ型トランジスタ回路１０−１〜１０−Ｎは、ループ状に接続されている。
例えば第ｋチャンネル（ｋは１〜Ｎのうちの任意の整数）の光トリガ型トランジスタ回路１０−ｋは、並び順が一つ上位の光トリガ型トランジスタ回路１０−（ｋ＋１）に接続されるとともに、並び順が一つ下位の光トリガ型トランジスタ回路１０−（ｋ―１）に接続されている。
なお、ｋ＝Ｎのときには（ｋ＋１）を１とし、ｋ＝１のときには（ｋ―１）をＮとする。この関係は以降の説明でも同じである。
【００５０】
各光トリガ型トランジスタ回路１０−１〜１０−Ｎは、ＨＥＭＴ（High Semiconductor − Metal Photo Detector）でなる第１のトランジスタＴｒ11〜ＴｒN1と、ＨＥＭＴ（High Semiconductor − Metal Photo Detector）でなる第２のトランジスタＴｒ12〜ＴｒN2と、トランジスタ制御回路Ｃｏ1〜ＣｏNとで構成されている。
【００５１】
第１のトランジスタＴｒ11〜ＴｒN1と第２のトランジスタＴｒ12〜ＴｒN2は直列接続されている。
更に詳述すると、第１のトランジスタＴｒ11〜ＴｒN1は、その出力端子（ソース端子）が伝送線路Ｌに接続されている。第２のトランジスタＴｒ12〜ＴｒN2は、その出力端子（ソース端子）が第１のトランジスタＴｒ11〜ＴｒN1の入力端子（ドレイン端子）に接続され、その入力端子（ドレイン端子）が信号入力端子ｔ1〜ｔNに接続されている。
第１のトランジスタＴｒ11〜ＴｒN1の制御端子（ゲート端子）と、第２のトランジスタＴｒ12〜ＴｒN2の制御端子（ゲート端子）の接続状態は後述する。
【００５２】
トランジスタ制御回路Ｃｏ1〜ＣｏNは、光電変換部ＯＥ1〜ＯＥNと、第１のバイアス抵抗Ｒ11〜ＲN1と、第２のバイアス抵抗Ｒ12〜ＲN2により構成されている。
【００５３】
光電変換部ＯＥ1〜ＯＥNは、光電変換素子として、第１のＭＳＭ−ＰＤ（Metal−Semiconductor−Metal Photo Detector）Ｍ11〜ＭN1と第２のＭＳＭ−ＰＤ（Metal−Semiconductor−Metal Photo Detector）Ｍ12〜ＭN2を備えている。２つのＭＳＭ−ＰＤ  Ｍ11〜ＭN1とＭＳＭ−ＰＤ  Ｍ12〜ＭN2は、隣接して作製されており、両者の光吸収層を共有化している。
【００５４】
光電変換部ＯＥ1〜ＯＥNには、一定の時間間隔τをあけて光トリガパルスＰ1〜ＰNが順次且つ周回的に照射される。この光トリガパルスＰ1〜ＰNは、その半値幅が一定の時間間隔τよりも十分に細い光パルスである。なお、光トリガパルスＰ1〜ＰNの照射状態の詳細は後述する。
【００５５】
図２に示すように、第１のＭＳＭ−ＰＤ  Ｍ11〜ＭN1の電極ｍ1の形成領域及び第２のＭＳＭ−ＰＤ  Ｍ12〜ＭN2の電極ｍ2の形成領域と、光トリガパルスＰ1〜ＰNのスポット領域（図２においてドッドを付した丸の領域）が共通している。つまり、ＭＳＭ−ＰＤ  Ｍ11〜ＭN1及びＭＳＭ−ＰＤ  Ｍ12〜ＭN2の電極ｍ1，ｍ2に共通して光トリガパルスＰ1〜ＰNが照射されるように、第１のＭＳＭ−ＰＤ  Ｍ11〜ＭN1及び第２のＭＳＭ−ＰＤ  Ｍ12〜ＭN2を隣接して形成している。
【００５６】
つまり、
・第１チャンネルでは、第１のＭＳＭ−ＰＤ  Ｍ11の電極の形成領域及び第２のＭＳＭ−ＰＤ  Ｍ12の電極の形成領域と、光トリガパルスＰ1のスポット領域が共通しており、両ＭＳＭ−ＰＤ  Ｍ11，ＭＳＭ−ＰＤ  Ｍ12の光吸収層が共有化されており、
・第２チャンネルでは、第１のＭＳＭ−ＰＤ  Ｍ21の電極の形成領域及び第２のＭＳＭ−ＰＤ  Ｍ22の電極の形成領域と、光トリガパルスＰ2のスポット領域が共通しており、両ＭＳＭ−ＰＤ  Ｍ21，ＭＳＭ−ＰＤ  Ｍ22の光吸収層が共有化されており、
・第ｋチャンネルでは、第１のＭＳＭ−ＰＤ  Ｍk1の電極の形成領域及び第２のＭＳＭ−ＰＤ  Ｍk2の電極の形成領域と、光トリガパルスＰkのスポット領域が共通しており、両ＭＳＭ−ＰＤ  Ｍk1，ＭＳＭ−ＰＤ  Ｍk2の光吸収層が共有化されており、
・第Ｎチャンネルでは、第１のＭＳＭ−ＰＤ  ＭN1の電極の形成領域及び第２のＭＳＭ−ＰＤ  ＭN2の電極の形成領域と、光トリガパルスＰNのスポット領域が共通しており、両ＭＳＭ−ＰＤ  ＭN1，ＭＳＭ−ＰＤ  ＭN2の光吸収層が共有化されている。
【００５７】
図１に戻り説明を続けると、第１のＭＳＭ−ＰＤ  Ｍ11〜ＭN1の出力側端子（図１では下側の端子）には、第１のバイアス抵抗Ｒ11〜ＲN1が接続され、第２のＭＳＭ−ＰＤ  Ｍ12〜ＭN2の出力側端子（図１では下側の端子）には、第２のバイアス抵抗Ｒ12〜ＲN2が接続されている。
【００５８】
第１のＭＳＭ−ＰＤ  Ｍ11〜ＭN1の入力側端子（図１では上側の端子）には、ＭＳＭ−ＰＤ用のバイアス電圧ＶNLHが入力され、第２のＭＳＭ−ＰＤ  Ｍ12〜ＭN2の入力側端子（図１では上側の端子）には、ＭＳＭ−ＰＤ用のバイアス電圧ＶNHLが入力されている。
第１のＭＳＭ−ＰＤ  Ｍ11〜ＭN1の出力側端子（図１では下側の端子）には、第１のバイアス抵抗Ｒ11〜ＲN1を介して、トランジスタ制御用のバイアス電圧ＶNLLが入力され、第２のＭＳＭ−ＰＤ  Ｍ12〜ＭN2の出力側端子（図１では下側の端子）には、第２のバイアス抵抗Ｒ12〜ＲN2を介して、トランジスタ制御用のバイアス電圧ＶNHHが入力されている。
【００５９】
この場合、第１のＭＳＭ−ＰＤ  Ｍ11〜ＭN1に入力される、トランジスタ制御用のバイアス電圧ＶNLLは、ＭＳＭ−ＰＤ用のバイアス電圧ＶNLHよりも低い電圧に設定されている。また、第２のＭＳＭ−ＰＤ  Ｍ12〜ＭN2に入力される、トランジスタ制御用のバイアス電圧ＶNHHは、ＭＳＭ−ＰＤ用のバイアス電圧ＶNHLよりも高い電圧に設定されている。
【００６０】
なお、第１のＭＳＭ−ＰＤ  Ｍ11〜ＭN1の出力側端子に入力される、トランジスタ制御用のバイアス電圧ＶNLLは、第１のトランジスタＴｒ11〜ＴｒN1の制御端子（ゲート端子）にも印加されるものであり、第１のトランジスタＴｒ11〜ＴｒN1をノーマリオフにする電圧値に設定されている。
また、第２のＭＳＭ−ＰＤ  Ｍ12〜ＭN2の出力側に入力される、トランジスタ制御用のバイアス電圧ＶNHHは、第２のトランジスタＴｒ12〜ＴｒN2の制御端子（ゲート端子）にも印加されるものであり、第２のトランジスタＴｒ12〜ＴｒN2をノーマリオンにする電圧値に設定されている。
【００６１】
光トリガ型トランジスタ回路１０−１〜１０−Ｎの第１のＭＳＭ−ＰＤ  Ｍ11〜ＭN1は、その出力側端子（図１では下側の端子）が、当該光トリガ型トランジスタ回路１０−１〜１０−Ｎの第１のトランジスタＴｒ11〜Ｔｒ1Nの制御端子に接続されている。
即ち、ＭＳＭ−ＰＤ  Ｍ11の出力側端子は第１のトランジスタＴｒ11の制御端子に接続され、ＭＳＭ−ＰＤ  Ｍ21の出力側端子は第１のトランジスタＴｒ21の制御端子に接続され、ＭＳＭ−ＰＤ  Ｍk1の出力側端子は第１のトランジスタＴｒk1の制御端子に接続され、ＭＳＭ−ＰＤ  ＭN1の出力側端子は第１のトランジスタＴｒN1の制御端子に接続されている。
【００６２】
光トリガ型トランジスタ回路１０−１〜１０−Ｎの第２のＭＳＭ−ＰＤ  Ｍ12〜ＭN2は、その出力側端子（図１では下側の端子）が、当該光トリガ型トランジスタ回路１０−１〜１０−Ｎに対して並び順が一つ下位の光トリガ型トランジスタ回路１０−１〜１０−Ｎの第２のトランジスタＴｒ12〜ＴｒN2の制御端子に接続されている。
【００６３】
一般的にいうと、第ｋチャンネル（ｋは１〜Ｎのうちの任意の整数）の光トリガ型トランジスタ回路１０−ｋの第２のＭＳＭ−ＰＤ  Ｍk2の出力側端子は、並び順が一つ下位の光トリガ型トランジスタ回路１０−（ｋ―１）の第２のトランジスタＴｒ(k-1)2の制御端子に接続されている。なお、ｋ＝１のときには（ｋ―１）をＮとする。
【００６４】
例えば、第１チャンネルの第２のＭＳＭ−ＰＤ  Ｍ12の出力側端子は、並び順が一つ下位の第Ｎチャンネルの第２のトランジスタＴｒN2の制御端子に接続され、第２チャンネルの第２のＭＳＭ−ＰＤ  Ｍ22の出力側端子は、並び順が一つ下位の第１チャンネルの第２のトランジスタＴｒ12の制御端子に接続され、第ｋチャンネルの第２のＭＳＭ−ＰＤ  Ｍk2の出力側端子は、並び順が一つ下位の第（ｋ−１）チャンネルの第２のトランジスタＴｒ(k-1)2の制御端子に接続され、第Ｎチャンネルの第２のＭＳＭ−ＰＤ  ＭN2の出力側端子は、並び順が一つ下位の第（Ｎ―１）チャンネルの第２のトランジスタＴｒ(N-1)2の制御端子に接続されている。
このような接続により、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個の光トリガ型トランジスタ回路１０−１〜１０−Ｎによる、ループ状の接続が形成されるのである。
【００６５】
第１〜第Ｎチャンネルの光トリガ型トランジスタ回路１０−１〜１０−Ｎの光電変換部ＯＥ1〜ＯＥNには、予め決めた一定の時間間隔τをあけて、チャンネルの順番に沿い、光トリガパルスＰ1〜ＰNが順次且つ周回的に照射される。
なお、時間間隔τは、光トリガ型シリアルパラレル変換回路１０から出力されるシリアル電気信号ＳＳ（詳細は後述）のユニットインターバルに相当するものである。
【００６６】
光トリガパルスＰ1〜ＰNの照射状態を具体的に説明すると、
・第１チャンネルの光トリガ型トランジスタ回路１０−１の光電変換部ＯＥ1に光トリガパルスＰ1が入射されてから、時間間隔τが経過した時点で、第２チャンネルの光トリガ型トランジスタ回路１０−２の光電変換部ＯＥ2に光トリガパルスＰ2が入射され、
・第２チャンネルの光トリガ型トランジスタ回路１０−２の光電変換部ＯＥ2に光トリガパルスＰ2が入射されてから、時間間隔τが経過した時点で、第３チャンネルの光トリガ型トランジスタ回路１０−３の光電変換部ＯＥ3に光トリガパルスＰ3が入射され、
・以降は同様に、時間間隔τごとに、並び順がより上位の光トリガ型トランジスタ回路の光電変換部に光トリガパルスが順次入射され、
・第Ｎチャンネルの光トリガ型トランジスタ回路１０−Ｎの光電変換部ＯＥNに光トリガパルスＰNが入射されてから、時間間隔τが経過した時点で、第１チャンネルの光トリガ型トランジスタ回路１０−２の光電変換部ＯＥ1に光トリガパルスＰ1が入射されていく、
という具合に、光トリガパルスＰ1〜ＰNが順次且つ周回的に照射される。
【００６７】
第１〜第Ｎチャンネルの光トリガ型トランジスタ回路１０−１〜１０−Ｎの信号入力端子ｔ1〜ｔNには、それぞれ個別に、パラレル電気信号ＳＰ1〜ＳＰNが入力される。
【００６８】
次に、上記構成となっている光トリガ型パラレルシリアル変換回路１０により、パラレルシリアル変換をする動作を説明する。
【００６９】
先ず、第１チャンネルの光トリガ型トランジスタ回路１０−１により、パラレル電気信号ＳＰ1を切り出してサンプリングすることにより、１ビット分のシリアル電気信号ＳＳ1を出力する動作を説明する。
【００７０】
第１チャンネルの光トリガ型トランジスタ回路１０−１の光電変換部ＯＥ1に光トリガパルスＰ1が入射されていないときには、トランジスタ制御用の負のバイアス電圧ＶNLLが制御端子に入力されているトランジスタＴｒ11は、ノーマリオフになっており、トランジスタ制御用の正のバイアス電圧ＶNHHが制御端子に入力されているトランジスタＴｒ12はノーマリオンになっている。
【００７１】
第１チャンネルの光電変換部ＯＥ1に光トリガパルスＰ1が入射されると、第１のＭＳＭ−ＰＤ  Ｍ11は、光伝導効果によりその抵抗値が急激に減少し、ＭＳＭ−ＰＤ  Ｍ11の出力側端子（図１では下側の端子）からは、バイアス電圧ＶNLLとバイアス電圧ＶNLHの電位差に起因して、正の電気パルスが発生する。
また、光電変換部ＯＥ1に光トリガパルスＰ1が入射されると、第２のＭＳＭ−ＰＤ  Ｍ12は、光伝導効果によりその抵抗値が急激に減少し、ＭＳＭ−ＰＤ  Ｍ12の出力側端子（図１では下側の端子）からは、バイアス電圧ＶNHHとバイアス電圧ＶNHLの電位差に起因して、負の電気パルスが発生する。
【００７２】
ＭＳＭ−ＰＤ  Ｍ11の出力側端子（図１では下側の端子）から発生した正の電気パルスは、第１のトランジスタＴｒ11の制御端子に入力される。そうすると、トランジスタＴｒ11はノーマリオフ状態からオン状態になる。
このため、第１チャンネルの信号入力端子ｔ1に入力されたパラレル電気信号ＳＰ1が、ノーマリオン状態になっている第２のトランジスタＴｒ12及びオン状態になった第１のトランジスタＴｒ11を通って、伝送線路Ｌに向かって流れ始める。
【００７３】
第１チャンネルの光電変換部ＯＥ1に光トリガパルスＰ1が入射された時点から時間間隔τが経過した時点で、第２チャンネルの光トリガ型トランジスタ回路１０−２の光電変換部ＯＥ2に光トリガパルスＰ2が入射される。
【００７４】
第２チャンネルの光電変換部ＯＥ2に光トリガパルスＰ2が入射されると、第１のＭＳＭ−ＰＤ  Ｍ21は、光伝導効果によりその抵抗値が急激に減少し、ＭＳＭ−ＰＤ  Ｍ21の出力側端子（図１では下側の端子）からは、バイアス電圧ＶNLLとバイアス電圧ＶNLHの電位差に起因して、正の電気パルスが発生する。
また、光電変換部ＯＥ2に光トリガパルスＰ2が入射されると、第２のＭＳＭ−ＰＤ  Ｍ22は、光伝導効果によりその抵抗値が急激に減少し、ＭＳＭ−ＰＤ  Ｍ22の出力側端子（図１では下側の端子）からは、バイアス電圧ＶNHHとバイアス電圧ＶNHLの電位差に起因して、負の電気パルスが発生する。
【００７５】
第２チャンネルのＭＳＭ−ＰＤ  Ｍ22の出力側端子（図１では下側の端子）から発生した負の電気パルスは、第１チャンネルの第２のトランジスタＴｒ12の制御端子に入力される。そうすると、第１チャンネルの第２のトランジスタＴｒ12はノーマリオン状態からオフ状態になる。
このため、第１チャンネルの信号入力端子ｔ1から第２のトランジスタＴｒ12及び第１のトランジスタＴｒ11を通って伝送線路Ｌに向かって流れていた電気信号が遮断される。
【００７６】
このように、第１チャンネルの光電変換部ＯＥ1に光トリガパルスＰ1が入射された時点から、第２チャンネルの光電変換部ＯＥ2に光トリガパルスＰ2が入射された時点までの期間（つまり時間間隔τ）において、第１チャンネルの光トリガ型トランジスタ回路１０−１では、信号入力端子ｔ1から第２のトランジスタＴｒ12及び第１のトランジスタＴｒ11を通って伝送線路Ｌに向かって電気信号が流れ、この電気信号が１ビット分のシリアル電気信号ＳＳ1として、伝送線路Ｌに出力される。
【００７７】
以降は、時間間隔τごとに、第１チャンネルの光トリガ型トランジスタ回路１０−１での動作と同じ動作が、第２〜第Ｎチャンネルの光トリガ型トランジスタ回路１０−２〜１０−Ｎで行われる。
このため、時間間隔τごとに、第２〜第Ｎチャンネルの光トリガ型トランジスタ回路１０−２〜１０−Ｎから伝送線路Ｌに、１ビット分のシリアル電気信号ＳＳ2〜ＳＳNが出力される。
【００７８】
このようにして出力された各シリアル電気信号ＳＳ1〜ＳＳNが時間順に並んで、Ｎビットのシリアル電気信号ＳＳとなり、伝送線路Ｌを伝播する。これによりＮ対１のパラレルシリアル変換動作が行われる。
【００７９】
第Ｎチャンネルの光トリガ型トランジスタ回路１０−Ｎから伝送線路Ｌに、シリアル電気信号ＳＳNが出力された後は、再び、上記と同じ動作が第１チャンネルから第Ｎチャンネルで次々と繰り返されて、Ｎ対１のパラレルシリアル変換動作が順次行われていく。
このようにして、低速な複数のパラレル電気信号ＳＰ1〜ＳＰNを高速なシリアル電気信号ＳＳに変換することができる。
【００８０】
この実施例では、並び順が上位の光トリガ型トランジスタ回路１０−ｋの第２のＭＳＭ−ＰＤ  Ｍ2kの出力側端子（図１では下側の端子）から発生した負の電気パルスは、何らのレベル変換回路を通過することなく信号線のみを通って、並び順が一つ下位の光トリガ型トランジスタ回路１０−（ｋ−１）の第２のトランジスタＴｒk2の制御端子に入力される。
このように本実施例の光トリガ型パラレルシリアル変換回路１０では、レベル変換回路が不要であるため、レベル変換に伴う波形の変化に基づく光トリガパワー変動耐性の劣化が解消され、光トリガパワー変動耐性の高いシリアルパラレル変換回路となる。
【００８１】
また本実施例では、各チャンネルに２つのＭＳＭ−ＰＤを隣接して備え、両ＭＳＭ−ＰＤの光吸収層を共有化しているため、光電変換素子（ＭＳＭ−ＰＤ）の隣接間隔を縮めることができ、光トリガ型シリアルパラレル変換回路１０全体として、光トリガパルスＰ1〜ＰNの吸収効果を高めることができる。
【００８２】
〔実施例２〕
上記の実施例１の変形例を実施例２として説明する。
実施例１では、光電変換素子としてＭＳＭ−ＰＤを用いた例を示したが、光電変換素子としてはｐｉｎフォトダイオードやアバランシェフォトダオードなど、他の光電変換素子を用いても同様の効果がある。
また同様に、上記実施例１では、トランジスタとしてＨＥＭＴを用いた例を示したが、トランジスタとしてはＣＭＯＳトランジスタやバイポーラトランジスタなど、他のトランジスタを用いても同様の効果がある。
【００８３】
更に、上記実施例１では光電変換素子やバイアス抵抗を含むトランジスタ制御回路とトランジスタをモノリシックに集積している例を挙げたが、本発明は、モノリシック集積でない光トリガ型パラレルシリアル変換回路にも適用することができる。
【符号の説明】
【００８４】
１０  光トリガ型パラレルシリアル変換回路
１０−１、１０−２、１０−ｋ、１０−Ｎ  光トリガ型トランジスタ回路
Ｔｒ11、Ｔｒ21、Ｔｒk1、ＴｒN1  第１のトランジスタ
Ｔｒ12、Ｔｒ22、Ｔｒk2、ＴｒN2  第２のトランジスタ
Ｃｏ1、Ｃｏ2、Ｃｏk、ＣｏN  トランジスタ制御回路
ＯＥ1、ＯＥ2、ＯＥk、ＯＥN  光電変換部
Ｍ11、Ｍ21、ＭK1、ＭN1  第１のＭＳＭ−ＰＤ
Ｍ12、Ｍ22、ＭK2、ＭN2  第２のＭＳＭ−ＰＤ
Ｒ11、Ｒ21、ＲK1、ＲN1  第１のバイアス抵抗
Ｒ12、Ｒ22、ＲK2、ＲN2  第２のバイアス抵抗
ｔ1、ｔ2、ｔk、ｔN  信号入力端子
Ｌ  伝送線路
Ｐ1、Ｐ2、Ｐk、ＰN  光トリガパルス
ＳＰ1、ＳＰ2、ＳＰk、ＳＰN  パラレル電気信号
ＳＳ1、ＳＳ2、ＳＳk、ＳＳN  １ビット分のシリアル電気信号
ＳＳ  Ｎビットのシリアル電気信号
【要約】
【課題】レベル変換回路を不要にして、レベル変換に伴う波形の変化に基づく光トリガパワー変動耐性の劣化を解消する。
【解決手段】差動トリガ方式の光トリガ型パラレルシリアル変換回路１０において、各光トリガ型トランジスタ回路１０−１〜１０−Ｎの内部にレベル変換回路を不要とするために、各光電変換部ＯＥ1〜ＯＥNに、隣接する２個の光電変換素子Ｍ11〜ＭN1，Ｍ12〜ＭN2を持たせた。光電変換素子Ｍ11〜ＭN1により第１のトランジスタＴｒ11〜ＴｒN1の制御を、光電変換素子Ｍ12〜ＭN2により第２のトランジスタＴｒ12〜ＴｒN2の制御を行うことにより、各光トリガ型トランジスタ回路１０−１〜１０−Ｎでは、パラレル電気信号ＳＰ1〜ＳＰNを切り出して、シリアル電気信号ＳＳ1〜ＳＳNを出力する。
【選択図】図１【図１】
0005425997.tif 000002
【図２】
0005425997.tif 000003
【図３】
0005425997.tif 000004
【図４】
0005425997.tif 000005