(57)【特許請求の範囲】
【請求項１】
それぞれが、多数のピクセルのうちの対応するピクセルに接続された多数のカラムラインと、
それぞれが、前記多数のカラムラインのうちの対応するカラムラインに接続された多数のアクティブロード回路と、
多数のカラム選択信号に基づいて、前記多数のアクティブロード回路のうちの一部のアクティブロード回路をイネーブルさせるための選択回路と、
を含み、
前記多数のアクティブロード回路のそれぞれは、
前記多数のカラムラインのうちの対応するカラムラインと接地との間に接続されたスイッチと、
前記選択回路から出力され、前記多数のカラム選択信号のうちの対応するカラム選択信号に基づいて生成された選択信号のレベルをシフトするためのレベルシフターと、
前記レベルシフターの出力信号と制御信号とに基づいて、前記スイッチの動作を制御するためのスイッチ制御回路とを含む、
ことを特徴とするイメージセンサー。
【請求項２】
前記イメージセンサーは、
垂直ブランク区間（ｖｅｒｔｉｃａｌ  ｂｌａｎｋ  ｉｎｔｅｒｖａｌ）の間に、カラムアドレスを生成して出力するためのタイミングコントローラと、
前記カラムアドレスをデコーディングして、前記多数のカラム選択信号を生成するためのカラムデコーダと、
をさらに含むことを特徴とする請求項１に記載のイメージセンサー。
【請求項３】
前記イメージセンサーは、
前記多数のカラムラインのうちの、イネーブルされた前記一部のアクティブロード回路が接続されたカラムラインから出力されたピクセル信号を読み出すためのリードアウト回路をさらに含むことを特徴とする請求項１又は２に記載のイメージセンサー。
【請求項４】
前記選択回路は、
それぞれが、前記多数のカラム選択信号のそれぞれに連関した信号のそれぞれをラッチするための多数のラッチ回路を含むことを特徴とする請求項１から３のいずれかに記載のイメージセンサー。
【請求項５】
前記多数のピクセルのうちの何れか一つは、深さピクセル（ｄｅｐｔｈ  ｐｉｘｅｌ）であることを特徴とする請求項１から４のいずれかに記載のイメージセンサー。
【請求項６】
それぞれが、多数のピクセル（ｐｉｘｅｌｓ）のうちの対応するピクセルに接続された多数のカラムライン（ｃｏｌｕｍｎ  ｌｉｎｅｓ）と、
前記多数のカラムラインのうちの一部のカラムラインをイネーブル（ｅｎａｂｌｅ）させるための第１カラムアドレスを出力した後、前記イネーブルされた一部のカラムラインから出力されたピクセル信号をリードアウト（ｒｅａｄ  ｏｕｔ）回路に伝送するために、前記第１カラムアドレスと同一の第２カラムアドレスとを出力するためのタイミングコントローラと、
前記第１カラムアドレスをデコーディングして、多数のカラム選択信号を発生させるためのカラムデコーダと、
それぞれが、前記多数のカラムラインのうちの対応するカラムラインに接続された多数のアクティブロード（ａｃｔｉｖｅ  ｌｏａｄ）回路と、
前記一部のカラムラインをイネーブルさせるために、前記多数のカラム選択信号に基づいて、前記多数のアクティブロード回路のうちの一部のアクティブロード回路をイネーブルさせるための選択回路と、
を含み、
前記多数のアクティブロード回路のそれぞれは、
前記多数のカラムラインのうちの対応するカラムラインと接地との間に接続されたスイッチと、
前記選択回路から出力され、前記多数のカラム選択信号のうちの対応するカラム選択信号に基づいて生成されたイネーブル信号のレベルをシフトするためのレベルシフター（ｌｅｖｅｌ  ｓｈｉｆｔｅｒ）と、
前記レベルシフターの出力信号とアクティブロード制御信号とに基づいて、前記スイッチの動作を制御するためのスイッチ制御回路とを含む、
ことを特徴とするイメージセンサー。
【請求項７】
前記タイミングコントローラは、
垂直ブランク区間の間に、前記第１カラムアドレスを出力し、アクティブ区間の間に、前記第２カラムアドレスを生成して出力するためのカラムアドレス発生器を含むことを特徴とする請求項６に記載のイメージセンサー。
【請求項８】
イメージセンサーと、
前記イメージセンサーの動作を制御するためのプロセッサと、を含み、
前記イメージセンサーは、
それぞれが、多数のピクセルのうちの対応するピクセルに接続された多数のカラムラインと、
それぞれが、前記多数のカラムラインのうちの対応するカラムラインに接続された多数のアクティブロード回路と、
多数のカラム選択信号に基づいて、前記多数のアクティブロード回路のうちの一部のアクティブロード回路をイネーブルさせるための選択回路と、
を含み、
前記多数のアクティブロード回路のそれぞれは、
前記多数のカラムラインのうちの対応するカラムラインと接地との間に接続されたスイッチと、
前記選択回路から出力され、前記多数のカラム選択信号のうちの対応するカラム選択信号に基づいて生成された選択信号のレベルをシフトするためのレベルシフターと、
前記レベルシフターの出力信号と制御信号とに基づいて、前記スイッチの動作を制御するためのスイッチ制御回路とを含む、
ことを特徴とするイメージ処理装置。
【請求項９】
イメージセンサーと、
前記イメージセンサーの動作を制御するためのプロセッサと、を含み、
前記イメージセンサーは、
それぞれが、多数のピクセル（ｐｉｘｅｌｓ）のうちの対応するピクセルに接続された多数のカラムライン（ｃｏｌｕｍｎ  ｌｉｎｅｓ）と、
前記多数のカラムラインのうちの一部のカラムラインをイネーブル（ｅｎａｂｌｅ）させるための第１カラムアドレスを出力した後、前記イネーブルされた一部のカラムラインから出力されたピクセル信号をリードアウト（ｒｅａｄ  ｏｕｔ）回路に伝送するために、前記第１カラムアドレスと同一の第２カラムアドレスとを出力するためのタイミングコントローラと、
前記第１カラムアドレスをデコーディングして、多数のカラム選択信号を発生させるためのカラムデコーダと、
それぞれが、前記多数のカラムラインのうちの対応するカラムラインに接続された多数のアクティブロード（ａｃｔｉｖｅ  ｌｏａｄ）回路と、
前記一部のカラムラインをイネーブルさせるために、前記多数のカラム選択信号に基づいて、前記多数のアクティブロード回路のうちの一部のアクティブロード回路をイネーブルさせるための選択回路と、
を含み、
前記多数のアクティブロード回路のそれぞれは、
前記多数のカラムラインのうちの対応するカラムラインと接地との間に接続されたスイッチと、
前記選択回路から出力され、前記多数のカラム選択信号のうちの対応するカラム選択信号に基づいて生成されたイネーブル信号のレベルをシフトするためのレベルシフター（ｌｅｖｅｌ  ｓｈｉｆｔｅｒ）と、
前記レベルシフターの出力信号とアクティブロード制御信号とに基づいて、前記スイッチの動作を制御するためのスイッチ制御回路とを含む、
ことを特徴とするイメージ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多数のカラムライン（ｃｏｌｕｍｎ：列  ｌｉｎｅｓ）のうちから、読み出す一部のカラムラインをあらかじめ選択し、該選択された一部のカラムラインから出力された信号を処理することができるイメージセンサー（ｉｍａｇｅ  ｓｅｎｓｏｒ）の動作方法、イメージセンサー、イメージ処理装置及びタイミングコントローラに関する。
【背景技術】
【０００２】
現在、ＣＭＯＳイメージセンサー（下記特許文献１参照）は、多くの分野で応用され使われている。特に、ＣＭＯＳイメージセンサーは、携帯用移動機器に多く使われている。
【０００３】
大部分の携帯用移動機器は、さまざまな機能を具現するために、さまざまなアプリケーション（ａｐｐｌｉｃａｔｉｏｎ）チップ（ｃｈｉｐｓ）を使っているが、携帯用移動機器の特性上、携帯用機器の電源は制限的である。携帯用移動機器に具現されたさまざまなアプリケーションチップが消費する電力は、携帯用移動機器の重要な要素となっている。したがって、一回の充電で携帯用移動機器を長期間使うために、さまざまなアプリケーションチップの消費電力を減らす方法が要求される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−７８４８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的な課題は、多数のカラムラインのうちから、読み出す一部のカラムラインをあらかじめ選択し、該選択された一部のカラムラインから出力された信号を処理することで、不要な電力の消費量を減らすことができるイメージセンサーの動作方法、イメージセンサー、イメージ処理装置を提供することである。また、本発明が解決しようとする技術的な課題は、前記イメージセンサーに使われるタイミングコントローラを提供することである。
【課題を解決するための手段】
【０００８】
本発明の実施形態によるイメージセンサーは、それぞれが、多数のピクセルのうちの、対応するピクセルに接続された多数のカラムラインと、それぞれが、多数のカラムラインのうちの、対応するカラムラインに接続された多数のアクティブロード回路と、多数のカラム選択信号に基づいて、多数のアクティブロード回路のうちの一部のアクティブロード回路をイネーブルさせるための選択回路と、を含む。
【０００９】
実施形態において、多数のアクティブロード（ａｃｔｉｖｅ  ｌｏａｄ）回路のそれぞれは、多数のカラムラインのそれぞれと接地との間に接続されたスイッチと、駆動信号と選択回路から出力され、多数のカラム選択信号のそれぞれに基づいて生成された選択信号に基づいて、スイッチの動作を制御するための選択信号発生回路と、を含む。
【００１０】
他の実施形態において、多数のアクティブロード回路のそれぞれは、多数のカラムラインのそれぞれと接地との間に接続されたスイッチと、選択回路から出力され、多数のカラム選択信号のそれぞれに基づいて生成された選択信号のレベルをシフトするためのレベルシフター（ｌｅｖｅｌ  ｓｈｉｆｔ）と、レベルシフターの出力信号と制御信号とに基づいて、スイッチの動作を制御するためのスイッチング制御回路と、を含む。
【００１１】
イメージセンサーは、垂直ブランク区間（ｖｅｒｔｉｃａｌ  ｂｌａｎｋ  ｉｎｔｅｒｖａｌ）の間に、カラムアドレスを生成して出力するためのタイミングコントローラと、カラムアドレスをデコーディングして、多数のカラム選択信号を生成するためのカラムデコーダと、をさらに含む。選択回路は、それぞれが、多数のカラム選択信号のそれぞれに連関した信号のそれぞれをラッチするための多数のラッチ回路と、を含む。
【００１２】
本発明の他の実施形態によるイメージセンサーは、それぞれが、多数のピクセルのうちの、対応するピクセルに接続された多数のカラムラインと、多数のカラムラインのうちの一部のカラムラインをイネーブルさせるための第１カラムアドレスを出力した後、イネーブルされた一部のカラムラインから出力されたピクセル信号をリードアウト回路に伝送するために、第１カラムアドレスと同一の第２カラムアドレスとを出力するためのタイミングコントローラと、を含む。
【００１３】
タイミングコントローラは、垂直ブランク区間の間に、第１カラムアドレスを出力し、アクティブ区間の間に、第２カラムアドレスを生成して出力するためのカラムアドレス発生器を含む。
【００１４】
本発明の実施形態によるイメージ処理装置は、イメージセンサーと、イメージセンサーの動作を制御するためのプロセッサと、を含む。
【００１５】
前記イメージセンサーは、それぞれが、多数のピクセルのうちの対応するピクセルに接続された多数のカラムラインと、それぞれが、前記多数のカラムラインのうちの対応するカラムラインに接続された多数のアクティブロード回路と、多数のカラム選択信号に基づいて、前記多数のアクティブロード回路のうちの一部のアクティブロード回路をイネーブルさせるための選択回路と、を含み、
前記多数のアクティブロード回路のそれぞれは、前記多数のカラムラインのうちの対応するカラムラインと接地との間に接続されたスイッチと、前記選択回路から出力され、前記多数のカラム選択信号のうちの対応するカラム選択信号に基づいて生成された選択信号のレベルをシフトするためのレベルシフターと、前記レベルシフターの出力信号と制御信号とに基づいて、前記スイッチの動作を制御するためのスイッチ制御回路と、を含む。
【００１７】
本発明の他の実施形態によるイメージ処理装置は、イメージセンサーと、イメージセンサーの動作を制御するためのプロセッサと、を含む。
【００１９】
本発明の別の実施形態によるイメージ処理装置は、イメージセンサーと、イメージセンサーの動作を制御するためのプロセッサと、を含む。
イメージセンサーは、それぞれが、多数のピクセル（ｐｉｘｅｌｓ）のうちの対応するピクセルに接続された多数のカラムライン（ｃｏｌｕｍｎ  ｌｉｎｅｓ）と、前記多数のカラムラインのうちの一部のカラムラインをイネーブル（ｅｎａｂｌｅ）させるための第１カラムアドレスを出力した後、前記イネーブルされた一部のカラムラインから出力されたピクセル信号をリードアウト（ｒｅａｄ  ｏｕｔ）回路に伝送するために、前記第１カラムアドレスと同一の第２カラムアドレスとを出力するためのタイミングコントローラと、前記第１カラムアドレスをデコーディングして、多数のカラム選択信号を発生させるためのカラムデコーダと、それぞれが、前記多数のカラムラインのうちの対応するカラムラインに接続された多数のアクティブロード（ａｃｔｉｖｅ  ｌｏａｄ）回路と、前記一部のカラムラインをイネーブルさせるために、前記多数のカラム選択信号に基づいて、前記多数のアクティブロード回路のうちの一部のアクティブロード回路をイネーブルさせるための選択回路と、を含み、
前記多数のアクティブロード回路のそれぞれは、前記多数のカラムラインのうちの対応するカラムラインと接地との間に接続されたスイッチと、前記選択回路から出力され、前記多数のカラム選択信号のうちの対応するカラム選択信号に基づいて生成されたイネーブル信号のレベルをシフトするためのレベルシフター（ｌｅｖｅｌ  ｓｈｉｆｔｅｒ）と、前記レベルシフターの出力信号とアクティブロード制御信号とに基づいて、前記スイッチの動作を制御するためのスイッチ制御回路と、を含む。
【発明の効果】
【００２２】
本発明によれば、プレビュー動作時に、ピクセルアレイに具現されたあらゆるカラムラインのうちから、イネーブルさせる一部のカラムラインをあらかじめ選択し、該選択された一部のカラムラインから出力されたピクセル信号のみ処理するので、イメージセンサーの消費電力を減少させることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態によるイメージセンサーのブロック図を示す。
【図２Ａ】図１に示されるピクセルの例示的な回路図を示す。
【図２Ｂ】図１に示されるピクセルの例示的な回路図を示す。
【図２Ｃ】図１に示されるピクセルの例示的な回路図を示す。
【図２Ｄ】図１に示されるピクセルの例示的な回路図を示す。
【図３】図１に示される単位選択回路の回路図を示す。
【図４】図１に示されるイメージセンサーの動作を説明するためのタイミング図である。
【図５】本発明の他の実施形態によるイメージセンサーのブロック図を示す。
【図６】図５に示されるイメージセンサーの一部を示す。
【図７】図１または図５に示されるタイミングコントローラの概略的なブロック図を示す。
【図８】図７に示されるタイミングコントローラの動作を説明するためのフローチャートを示す。
【図９】図１または図５に示されるイメージセンサーの動作を表わすフローチャートである。
【図１０】図１または図５に示されるイメージセンサーを含むイメージ処理装置のブロック図を示す。
【発明を実施するための形態】
【００２４】
本発明の詳細な説明で引用される図面をより十分に理解するために、各図面の簡単な説明が提供される。
【００２５】
以下、添付した図面を参照して、本発明を詳しく説明する。
【００２６】
携帯用移動機器、特に、ＣＭＯＳイメージセンサーを内蔵する携帯用移動機器で、ＣＭＯＳイメージセンサーは、静止映像（例えば、写真）を撮影するか、動画を撮影するのに使われている。
【００２７】
静止映像（例えば、写真）を撮影する時、ユーザは、撮影する対象を携帯用移動機器の映像表示装置（例えば、平板ディスプレイ（ｄｉｓｐｌａｙ））を通じて見て、ユーザが、携帯用移動機器に取り付けられた撮影ボタン（ｂｕｔｔｏｎ）を押せば、ＣＭＯＳイメージセンサーは、撮影する対象に対する静止映像を得る。
【００２８】
次のような順序によって静止映像に対する撮影が進行する。
【００２９】
１．ＣＭＯＳイメージセンサーを通じてプレビュー映像（ｐｒｅｖｉｅｗ  ｉｍａｇｅ）が得られる。
【００３０】
２．ＣＭＯＳイメージセンサーを内蔵する携帯用移動機器は、得られたプレビュー映像を、映像表示装置を通じてユーザにディスプレイする。
【００３１】
３．ユーザは、携帯用移動機器に付着された撮影ボタンを用いて撮影命令を下す。この際、撮影命令には、サイズ（ｓｉｚｅ）情報が含まれうる。
【００３２】
４．撮影命令は、携帯用移動機器の内部のプロセッシング（ｐｒｏｃｅｓｓｉｎｇ）によってＣＭＯＳイメージセンサーに伝達され、ＣＭＯＳイメージセンサーは、撮影する対象をキャプチャー（ｃａｐｔｕｒｅ）する。
【００３３】
５．ＣＭＯＳイメージセンサーによってキャプチャーされた映像は、携帯用移動機器の内部のメモリ（ｍｅｍｏｒｙ）に保存される。
【００３４】
プレビュー映像の場合、携帯用移動機器でキャプチャーされた映像の画質と同一の画質のプレビュー映像をユーザに見せるよりフレーム（ｆｒａｍｅ）当たり映像に対するデータの量を減らして自然な映像を見せることが有利であるので、大部分の携帯用移動機器は、キャプチャーされた映像のデータの量より少ない量を有するプレビュー映像を高速で映像表示装置を通じてユーザに見せる。
【００３５】
しかし、現在のＣＭＯＳイメージセンサーの特性上、プレビュー映像を出力する時に利用されるサブサンプリング（ｓｕｂ−ｓａｍｐｌｉｎｇ）機能で、ＣＭＯＳイメージセンサーを含む携帯用移動機器は、ロー（ｒｏｗ：行）方向のピクセルのうちの、読み出す必要のないピクセルであるにもかかわらず、あらゆるピクセルから出力されたピクセル信号を処理する。これにより、携帯用移動機器では、不要な電力が消費される。したがって、本発明の概念は、プレビュー映像を処理するプレビュー動作時に、ピクセルアレイに具現されたあらゆるカラムラインのうちの、読み出す必要がある一部のカラムラインから出力されたピクセル信号を処理することができる技術である。
【００３６】
図１は、本発明の実施形態によるイメージセンサーのブロック図を示す。
【００３７】
図１を参照すると、イメージセンサー１０は、ピクセルアレイ２０、垂直デコーダ（ｄｅｃｏｄｅｒ）／ロードライバー（ｒｏｗ  ｄｒｉｖｅｒ）２５、アクティブロードブロック（ａｃｔｉｖｅ  ｌｏａｄ  ｂｌｏｃｋ）３０、アナログリードアウト（ａｎａｌｏｇ  ｒｅａｄｏｕｔ）回路４０、データ出力ブロック５０、水平デコーダ６０、及びタイミングコントローラ（ｔｉｍｉｎｇ  ｃｏｎｔｒｏｌｌｅｒ）７０を含みうる。
【００３８】
ピクセルアレイ２０は、多数のピクセル２１を含む。多数のピクセル２１は、多数のカラーピクセル、例えば、少なくとも一つのレッドピクセル（ｒｅｄ  ｐｉｘｅｌ）、少なくとも一つのグリーンピクセル（ｇｒｅｅｎ  ｐｉｘｅｌ）、及び少なくとも一つのブルーピクセル（ｂｌｕｅ  ｐｉｘｅｌ）を含みうる。
【００３９】
イメージセンサー１０が、３次元イメージセンサーとして具現される場合、多数のピクセル２１は、カラーピクセルの以外に少なくとも一つの深さピクセル（ｄｅｐｔｈ  ｐｉｘｅｌ）をさらに含みうる。少なくとも一つの深さピクセルは、赤外線領域の波長に相応する光電荷を生成することができる。また、ピクセルアレイ２０は、多数のカラムライン２２−１〜２２−ｍ（ｍは、自然数）を含みうる。多数のカラムライン２２−１〜２２−ｍのそれぞれには、カラム方向に配列された多数のピクセルが接続されうる。
【００４０】
図２Ａから図２Ｄは、図１に示されるピクセルの例示的な回路図を示す。図２Ａに示されるように、アクティブ領域（例えば、点線で表現された領域）には、光電変換素子（または、光感知素子；ＰＳＤ）と４つのトランジスタＲＸ、ＴＸ、ＤＸ、及びＳＸとが具現される。図２Ａを参照すると、光電変換素子ＰＳＤは、入射光に基づいて光電荷を生成することができる。
【００４１】
光電変換素子ＰＳＤは、光感知素子であって、フォトダイオード（ｐｈｏｔｏ  ｄｉｏｄｅ）、フォトトランジスタ（ｐｈｏｔｏ  ｔｒａｎｓｉｓｔｏｒ）、フォトゲート（ｐｈｏｔｏ  ｇａｔｅ）、またはピンドフォトダイオード（ＰＰＤ；ｐｉｎｎｅｄ  ｐｈｏｔｏｄｉｏｄｅ）として具現可能である。
【００４２】
リセット（ｒｅｓｅｔ）トランジスタＲＸは、制御回路、例えば、垂直デコーダ／ロードライバー２５から出力されたリセット信号ＲＳに応答して、フローティングディフュージョン領域（ｆｌｏａｔｉｎｇ  ｄｉｆｆｕｓｉｏｎ  ｒｅｇｉｏｎ；ＦＤ）をリセットすることができる。伝送トランジスタＴＸは、制御回路、例えば、垂直デコーダ／ロードライバー２５から出力された制御信号ＴＧに応答して、光電変換素子ＰＳＤによって生成された光電荷をフローティングディフュージョン領域ＦＤに伝送することができる。
【００４３】
ソースフォロワバッファ増幅器（ｓｏｕｒｃｅ  ｆｏｌｌｏｗｅｒ  ｂｕｆｆｅｒ  ａｍｐｌｉｆｉｅｒ）の役割を行うドライブ（ｄｒｉｖｅ）トランジスタＤＸは、フローティングディフュージョン領域ＦＤに充電された光電荷に応答して、バッファリング（ｂｕｆｆｅｒｉｎｇ）動作を行える。選択トランジスタＳＸは、制御回路、例えば、垂直デコーダ／ロードライバー２５から出力された制御信号ＳＥＬに応答して、ドライブトランジスタＤＸから出力されたピクセル信号をカラムラインに出力することができる。
【００４４】
図２Ｂに示されるように、アクティブ領域には、光電変換素子ＰＳＤと３つのトランジスタＲＸ、ＤＸ、及びＳＸとが具現される。図２Ａと図２Ｂとを参照すると、図２Ｂのアクティブ領域には、伝送トランジスタＴＸが具現されない。図２Ｃに示されるように、アクティブ領域には、光電変換素子ＰＳＤと５つのトランジスタＲＸ、ＴＸ、ＤＸ、ＳＸ、及びＧＸとが具現される。図２Ｃを参照すると、伝送トランジスタＴＸの動作を制御するための制御信号ＴＧは、制御信号ＳＥＬに応答してオン／オフされるトランジスタＧＸを通じて伝送トランジスタＴＸのゲートに供給される。
【００４５】
図２Ｄに示されるように、アクティブ領域には、光電変換素子ＰＳＤと５つのトランジスタＲＸ、ＴＸ、ＤＸ、ＳＸ、及びＰＸとが具現可能である。トランジスタＰＸは、垂直デコーダ／ロードライバー２５から出力された制御信号ＰＧに応答して動作する。
【００４６】
垂直デコーダ／ロードライバー２５は、ロー方向に配列された多数のピクセルの光電変換動作を制御するための多数の制御信号を出力することができる。多数の制御信号ＲＳ、ＴＧ、ＳＥＬ、またはＰＧは、図２Ａから図２Ｄを参照して説明したとおりである。
【００４７】
アクティブロードブロック３０は、多数のアクティブロード回路を含む。多数のアクティブロード回路のそれぞれは、多数のカラムライン２２−１〜２２−ｍのうちの対応するカラムラインに接続される。それぞれのアクティブロード回路は、それぞれのスイッチ３１−１〜３１−ｍを含む。実施形態において、それぞれのアクティブロード回路は、それぞれの電流源をさらに含みうる。それぞれのスイッチ３１−１、３１−２、．．．、３１−ｍは、それぞれのカラムライン２２−１〜２２−ｍにバイアス（ｂｉａｓ）電流を供給することができる。
【００４８】
したがって、それぞれのカラムライン２２−１〜２２−ｍは、それぞれのスイッチ３１−１、３１−２、．．．、３１−ｍのスイッチング動作によってイネーブル／ディセーブル（ｄｉｓａｂｌｅ）されうる。ここで、カラムラインがイネーブルされたということは、カラムラインに接続されたピクセルは、ピクセル信号を出力するためのプロセッシングを行えることができ、ピクセルから出力されたピクセル信号は、アナログリードアウト回路４０に伝送することができる状態を意味する。
【００４９】
一方、カラムラインがディセーブルされたということは、カラムラインに接続されたピクセルは、ピクセル信号を出力するためのプロセッシングを行うことができないだけでなく、ピクセルからは如何なるピクセル信号も出力されない状態を意味する。
【００５０】
それぞれのスイッチ３１−１、３１−２、．．．、３１−ｍは、それぞれの単位選択回路５３−１、５３−２、．．．、５３−ｍから出力されたそれぞれの選択信号ＰＳ１、ＰＳ２、．．．、ＰＳｍのレベルによってオン（ｏｎ）／オフ（ｏｆｆ）されうる。例えば、スイッチ３１−１が、ハイレベル（ｈｉｇｈ  ｌｅｖｅｌ）を有する選択信号ＰＳ１に応答してターンオンされる時、スイッチ３１−１を含むアクティブロード回路はイネーブルされ、これにより、アクティブロード回路に接続されたカラムライン２２−１もイネーブルされる。したがって、カラムライン２２−１に接続されたピクセルから出力されたピクセル信号ＰＸ１は、カラムライン２２−１を通じてアナログリードアウト回路４０に伝送することができる。
【００５１】
それぞれの単位選択回路５３−１、５３−２、．．．、５３−ｍの動作は、図３を参照して、詳しく説明される。
【００５２】
アナログリードアウト回路４０は、各カラムライン２２−１〜２２−ｍから出力された各ピクセル信号ＰＸ１、ＰＸ２、．．．、ＰＸｍを処理することができる信号処理回路である。しかし、プレビュー動作時に、アナログリードアウト回路４０は、選択されたカラムラインから出力されたピクセル信号のみを処理することができる。実施形態において、アナログリードアウト回路４０は、多数のＣＤＳ（ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅ  ｓａｍｐｌｉｎｇ）回路を含みうる。多数のＣＤＳ回路のそれぞれは、多数のカラムライン２２−１〜２２−ｍのうちの対応するカラムラインに接続され、対応するカラムラインから出力されたピクセル信号にＣＤＳを行い、ＣＤＳされたピクセル信号を出力することができる。他の実施形態において、アナログリードアウト回路４０は、多数のアナログ−デジタル変換回路をさらに含みうる。多数のアナログ−デジタル変換回路のそれぞれは、多数のＣＤＳ回路のうちの対応するＣＤＳ回路に接続されて、ＣＤＳされたピクセル信号をデジタル信号に変換することができる。
【００５３】
データ出力ブロック５０は、アナログリードアウト回路４０から出力された各出力信号Ｄ１、Ｄ２、．．．、Ｄｍを処理して、出力信号Ｄｏｕｔとして出力することができる。
【００５４】
データ出力ブロック５０は、選択回路と出力回路とを含む。選択回路は、多数の単位選択回路５３−１、５３−２、．．．、５３−ｍを含む。多数の単位選択回路５３−１、５３−２、．．．、５３−ｍのそれぞれは、水平デコーダ６０から出力されたカラム選択信号ＣＳＥＬ１、ＣＳＥＬ２、．．．、ＣＳＥＬｍのうちの対応するカラム選択信号に基づいて、各アクティブロード回路に具現された各スイッチ３１−１〜３１−ｍの動作を制御するための各選択信号ＰＳ１〜ＰＳｍを生成することができる。
【００５５】
出力回路は、多数の単位出力回路を含みうる。多数の単位出力回路のそれぞれは、それぞれのバッファ５１−１〜５１−ｍ、それぞれのスイッチ回路５５−１〜５５−ｍ、及びそれぞれのスイッチ制御回路５７−１〜５７−ｍを含みうる。それぞれのスイッチ制御回路５７−１〜５７−ｍは、水平デコーダ６０から出力されたカラム選択信号ＣＳＥＬ１、ＣＳＥＬ２、．．．、ＣＳＥＬｍのうちの対応するカラム選択信号に基づいて、それぞれのスイッチ回路５５−１〜５５−ｍをオン／オフすることができる。例えば、それぞれのスイッチ制御回路５７−１〜５７−ｍは、インバータとして具現可能である。
【００５６】
カラムデコーダ（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）とも呼ばれうる水平デコーダ６０は、タイミングコントローラ７０から出力されたカラムアドレスＨＤＡをデコーディング（ｄｅｃｏｄｉｎｇ）し、該デコーディング結果によって、カラム選択信号ＣＳＥＬ１、ＣＳＥＬ２、．．．、ＣＳＥＬｍを出力することができる。
【００５７】
タイミングコントローラ７０は、制御信号に応答して、垂直デコーダ／ロードライバー２５の動作を制御するための制御信号（例えば、ローアドレス（ｒｏｗ  ａｄｄｒｅｓｓｅｓ）ＶＤＡを含む）、アナログリードアウト回路４０の動作を制御するための少なくとも一つの制御信号、データ出力ブロック５０の動作を制御するための制御信号、及び水平デコーダ６０の動作を制御するための制御信号（例えば、カラムアドレスＨＤＡを含む）を生成する。ローアドレスＶＤＡは、垂直デコーダアドレスと呼ばれることができ、カラムアドレスＨＤＡは、水平デコーダアドレスと呼ばれうる。
【００５８】
図３は、図１に示される単位選択回路の回路図を示し、図４は、図１に示されるイメージセンサーの動作を説明するためのタイミング図である。
【００５９】
多数の単位選択回路５３−１、５３−２、．．．、５３−ｍのそれぞれの構造は、実質的に同一である。したがって、図３を参照して、単位選択回路５３−１の構造と動作とを説明すれば、次のようである。単位選択回路５３−１は、第１スイッチ３０１、インバータ（ｉｎｖｅｒｔｅｒ）３０５、及び選択信号発生器３１１を含む。例えば、選択信号発生器３１１は、ＮＡＮＤ回路として具現可能である。
【００６０】
第１スイッチ３０１は、タイミングコントローラ７０から出力されたリセット信号ＲＥＳＥＴに応答して、選択信号発生器３１１の出力端を初期化、すなわち、接地レベルでリセットする。第１スイッチ３０１は、単位選択回路５３−１の出力端３０３と接地との間に接続されたＮＭＯＳトランジスタとして具現可能である。
【００６１】
図４に示されるように、リセット信号ＲＥＳＥＴは、第１カラムアドレスＨＤＡが入力される前に発生することができる。第１カラムアドレスＨＤＡは、プレビュー動作時の垂直ブランク区間（例えば、垂直同期信号ＶＳＹＮＣがローレベル）の間に、タイミングコントローラ７０から出力されるアドレスＡ０、Ａ１、Ａ２、．．．、Ａｎ−１を含む。
【００６２】
アドレスＡ０、Ａ１、Ａ２、．．．、Ａｎ−１は、ピクセルアレイ２０に具現されたあらゆるカラムライン２２−１〜２２−ｍのうちから、読み出す一部のカラムライン、すなわち、イネーブルさせる一部のカラムラインを選択するためのアドレスである。例えば、アドレスＡ０、Ａ１、Ａ２、．．．、Ａｎ−１は、多数のカラムライン２２−１〜２２−ｍのうちの奇数番目のカラムライン、偶数番目のカラムライン、またはＫの倍数のカラムラインを選択するためのアドレスであり得る。ここで、Ｋは、２より大きい自然数であり得る。
【００６３】
リセット信号ＲＥＳＥＴによって単位選択回路５３−１の出力端３０３は、接地レベルでプルダウン（ｐｕｌｌ−ｄｏｗｎ）され、これにより、インバータ３０５の出力端３０９の電圧レベルは、ハイレベルになる。したがって、選択信号発生器３１１は、インバータ３０５の出力端３０９の電圧レベルとカラム選択信号ＣＳＥＬ１の電圧レベルとに基づいて選択信号ＰＳ１を出力する。
【００６４】
例えば、第１カラムライン２２−１を選択しない時、すなわち、第１カラムライン２２−１のピクセル信号ＰＸ１を読み出す必要のない時、水平デコーダ６０は、第１アドレスＡ０に応答して、ハイレベルを有する第１カラム選択信号ＣＳＥＬ１を出力する。したがって、単位選択回路５３−１のＮＡＮＤ回路３１１は、ローレベルを有する第１選択信号ＰＳ１を出力するので、第１カラムライン２２−１に接続されたアクティブロード回路のスイッチ３１−１はオフされる。したがって、第１カラムライン２２−１に接続されたピクセル２１から如何なるピクセル信号ＰＸ１も発生しない。したがって、第１カラムライン２２−１に接続されたアナログリードアウト回路３０は、第１カラムライン２２−１のピクセル信号ＰＸ１を読み出すことができない。
【００６５】
しかし、第１カラムライン２２−１を選択する時、すなわち、第１カラムライン２２−１のピクセル信号ＰＸ１を読み出す必要がある時、水平デコーダ６０は、第１アドレスＡ０に応答して、ハイレベルからローレベルに遷移する第１カラム選択信号ＣＳＥＬ１を出力する。
【００６６】
したがって、単位選択回路５３−１のＮＡＮＤ回路３１１は、ハイレベルを有する第１選択信号ＰＳ１を出力するので、第１カラムライン２２−１に接続されたアクティブロード回路のスイッチ３１−１はターンオンされる。したがって、アクティブロード回路によって、第１カラムライン２２−１がイネーブルされるので、第１カラムライン２２−１に接続されたピクセル２１からピクセル信号ＰＸ１が、第１カラムライン２２−１に伝送されれば、アナログリードアウト回路３０は、第１カラムライン２２−１のピクセル信号ＰＸ１を読み出すことができる。
【００６７】
単位選択回路５３−１は、セット信号ＳＥＴに応答してスイッチングされる第２スイッチ３０７をさらに含みうる。第２スイッチ３０７は、インバータ３０５の出力端３０９と接地との間に接続されたＮＭＯＳトランジスタとして具現可能である。
【００６８】
第２スイッチ３０７にハイレベルを有するセット信号ＳＥＴが入力されれば、単位選択回路５３−１のＮＡＮＤ回路３１１は、第１カラム選択信号ＣＳＥＬ１のレベルに無関係に、ハイレベルを有する第１選択信号ＰＳ１を出力する。しかし、第２スイッチ３０７にローレベルを有するセット信号ＳＥＴが入力されれば、単位選択回路５３−１のＮＡＮＤ回路３１１は、第１カラム選択信号ＣＳＥＬ１のレベルによってローレベルまたはハイレベルを有する第１選択信号ＰＳ１を出力することができる。
【００６９】
残りの単位選択回路５３−２〜５３−ｍのそれぞれの動作は、単位選択回路５３−１の動作と類似しているので、残りの単位選択回路５３−２〜５３−ｍのそれぞれの動作についての詳細な説明は省略する。
【００７０】
多数の単位選択回路５３−１、５３−２、．．．、５３−ｍのそれぞれは、ピクセルアレイ２０に具現されたあらゆるカラムライン２２−１〜２２−ｍのそれぞれに対する選択／非選択を表わす１ビット情報を保存することができる。したがって、多数の単位選択回路５３−１、５３−２、．．．、５３−ｍのそれぞれは、１ビットの情報を保存することができるメモリ装置の機能を行える。
【００７１】
垂直ブランク区間に生成された第１カラムアドレスによって、ピクセルアレイ２０に具現されたあらゆるカラムライン２２−１〜２２−ｍのうちの、読み出す一部のカラムラインが選択された後、ローアドレスＶＤＡが、タイミングコントローラ７０によって垂直デコーダ／ロードライバー２５に入力される。
【００７２】
垂直区間とも呼ばれる垂直ブランク区間は、一つのフレームの最後のラインと次のフレームの開始との間の時間差を意味する。
【００７３】
タイミングコントローラ７０は、アクティブ区間（例えば、垂直同期信号ＶＳＹＮＣがハイレベル）の間に、第１カラムアドレスと同一の第２カラムアドレスとを水平デコーダ６０に出力する。したがって、水平デコーダ６０は、第２カラムアドレスをデコーディングして、多数のカラム選択信号ＣＳＥＬ１、ＣＳＥＬ２、．．．、ＣＳＥＬｍを発生させる。
【００７４】
データ出力ブロック５０は、多数のカラム選択信号ＣＳＥＬ１、ＣＳＥＬ２、．．．、ＣＳＥＬｍに応答して、アナログリードアウト回路４０から出力された信号を処理（例えば、バッファリングまたはアナログ−デジタル変換）し、該処理された信号を出力する。
【００７５】
図１と図３では、各カラム選択信号ＣＳＥＬ１〜ＣＳＥＬｍが、ローアクティブ（ｌｏｗ  ａｃｔｉｖｅ）されると説明されたが、これは例示的なものに過ぎない。
【００７６】
前述したように、本発明の概念によるイメージセンサー１０は、プレビュー動作時の垂直ブランク区間の間に、第１カラムアドレス（または、プリ（ｐｒｅ）−カラムアドレスとも言える）を用いて、ピクセルアレイ２０に具現されたあらゆるカラムライン２２−１〜２２−ｍのうちの、読み出す一部のカラムラインがあらかじめ選択し、プレビュー動作時のアクティブ区間の間に、第１カラムアドレスと同一の第２カラムアドレス（または、メインカラムアドレスと言える）とを用いて、あらかじめ選択された一部のカラムラインから出力されたピクセル信号に対してのみ処理する。
【００７７】
したがって、本発明の概念によるイメージセンサー１０は、プレビュー動作時にピクセルアレイ２０に具現されたあらゆるカラムライン２２−１〜２２−ｍのうちの、読み出す一部のカラムラインから出力されたピクセル信号のみ処理するので、読み出す必要のない残りのカラムラインに接続されたピクセルは如何なるピクセル信号も生成しないので、イメージセンサー１０で消費される不要な電力を減少させることができるという効果がある。
【００７８】
図５は、本発明の他の実施形態によるイメージセンサーのブロック図を示す。図５のイメージセンサー１０Ａの構成と動作は、アクティブロードブロック３０Ａ、アナログリードアウト回路４０Ａ、及びタイミングコントローラ７０Ａを除いては、図１に示されるイメージセンサー１０の構成と動作と同一であるので、以下では、アクティブロードブロック３０Ａ、アナログリードアウト回路４０Ａ、及びタイミングコントローラ７０Ａの構成と動作のみを説明する。
【００７９】
アクティブロードブロック３０Ａは、多数のアクティブロード回路３０Ｂ−１、３０Ｂ−２、．．．、３０Ｂ−ｍを含む。多数のアクティブロード回路３０Ｂ−１、３０Ｂ−２、．．．、３０Ｂ−ｍのそれぞれは、ピクセルアレイ２０に具現された多数のカラムライン２２−１〜２２−ｍのそれぞれに接続され、多数のカラムライン２２−１〜２２−ｍのそれぞれのイネーブル／ディセーブルを制御する。
【００８０】
アナログリードアウト回路４０Ａは、多数のＣＤＳ回路４０−１、４０−２、．．．、４０−ｍを含む。それぞれのＣＤＳ回路４０−１、４０−２、．．．、４０−ｍは、それぞれのカラムライン２２−１〜２２−ｍから出力されたそれぞれのピクセル信号を処理するための回路の一例である。
【００８１】
タイミングコントローラ７０Ａは、多数のアクティブロード回路３０Ｂ−１、３０Ｂ−２、．．．、３０Ｂ−ｍの動作を制御するためのアクティブロード制御信号ＰＳ＿ＥＮＢを出力し、多数のＣＤＳ回路４０−１、４０−２、．．．、４０−ｍの動作を制御するためのＣＤＳ制御信号ＣＤＳ＿ＥＮＢを出力することができる。アクティブロード制御信号ＰＳ＿ＥＮＢとＣＤＳ制御信号ＣＤＳ＿ＥＮＢは、ローアクティブである。
【００８２】
図６は、図５に示されるイメージセンサーの一部を示す。図６を参照すると、アクティブロード回路３０Ｂ−１は、スイッチ制御回路１０１とスイッチ１０３とを含む。実施形態において、アクティブロード回路３０Ｂ−１は、電流源をさらに含みうる。また、アクティブロード回路３０Ｂ−１は、レベルシフター８０１をさらに含みうる。実施形態において、レベルシフター８０１は、図５の多数の単位選択回路５３−１、５３−２、．．．、５３−ｍのそれぞれに具現可能である。レベルシフター８０１は、選択信号ＰＳ１のレベルをシフトして、該レベルシフトされた選択信号ＰＳ１’を出力する。
【００８３】
スイッチ制御回路１０１は、アクティブロード制御信号ＰＳ＿ＥＮＢとレベルシフトされた選択信号ＰＳ１’とに応答して、スイッチ１０３のオン／オフを制御することができる。スイッチ１０３が、スイッチ制御回路１０１の出力信号に応答してターンオンされる時、アクティブロード回路３０Ｂ−１と第１カラムライン２２−１は、イネーブルされる。例えば、スイッチ制御回路１０１は、ＯＲ回路として具現可能である。アクティブロード制御信号ＰＳ＿ＥＮＢが、ハイレベルである時、スイッチ制御回路１０１は、レベルシフター８０１の出力信号ＰＳ１’のレベルに無関係に、ハイレベルを有する制御信号をスイッチ１０３に出力することができる。すなわち、アクティブロード制御信号ＰＳ＿ＥＮＢは、本発明の実施形態によるプレビュー動作を制御することができる。
【００８４】
第１ＣＤＳ回路４０−１は、ピクセル信号ＰＸ１とランプ信号Ｖｒａｍｐとを比較するための比較器１０５、スイッチ制御回路１０７、及びスイッチ１０９を含む。
【００８５】
スイッチ制御回路１０７は、ＣＤＳ制御信号ＣＤＳ＿ＥＮＢとレベルシフトされた選択信号ＰＳ１’とに応答して、スイッチ１０９にオン／オフするための制御信号を出力する。したがって、第１ＣＤＳ回路４０−１のオン／オフは、スイッチ１０９のオン／オフによって制御される。例えば、スイッチ制御回路１０７は、ＯＲ回路として具現可能である。例えば、ＣＤＳ制御信号ＣＤＳ＿ＥＮＢが、ローレベルである時、比較器１０５は、レベルシフトされた選択信号ＰＳ１’に応答してオン／オフされうる。
【００８６】
したがって、それぞれのＣＤＳ回路４０−１、４０−２、．．．、４０−ｍは、それぞれの選択信号ＰＳ１、ＰＳ２、．．．、ＰＳｍに相応するそれぞれのレベルシフトされた選択信号ＰＳ１’、．．．、ＰＳｍ’に応答して、イネーブル／ディセーブルされうるので、本発明の概念によるイメージセンサー１０Ａは、ピクセルアレイ２０に具現されたあらゆるカラムライン２２−１〜２２−ｍのうちの、選択されていない一部のカラムラインから出力されたピクセル信号を処理することによって、不要に消費される電力を減らすことができる。
【００８７】
図７は、図１または図５に示されるタイミングコントローラの概略的なブロック図を示し、図８は、図７に示されるタイミングコントローラの動作を説明するためのフローチャートを示す。各イメージセンサー１０または１０Ａ（集合的に１０と言う）に使われる各タイミングコントローラ７０または７０Ａ（集合的に７０と言う）は、タイミングコントローラ７０の動作を制御するためのステートコントローラ（ｓｔａｔｅ  ｃｏｎｔｒｏｌｌｅｒ）７１を含む。
【００８８】
ステートコントローラ７１は、ステートマシンの一例であって、外部から入力される制御信号に応答して、カラムアドレス発生器７３の動作を制御することができる。
【００８９】
図４を参照して説明したように、プレビュー動作時に、カラムアドレス発生器７３は、垂直ブランク区間の間に、ピクセルアレイ２０に具現されたあらゆるカラムライン２２−１〜２２−ｍのうちの一部のカラムライン、例えば、読み出すカラムラインを選択するための第１カラムアドレスを出力する（ステップＳ１０）。
【００９０】
カラムアドレス発生器７３は、アクティブ区間の間に、第１カラムアドレスと同一の第２カラムアドレスとを出力する（ステップＳ２０）。したがって、アクティブロードブロック３０または３０Ａは、ピクセルアレイ２０に具現されたあらゆるカラムライン２２−１〜２２−ｍのうちの、選択されたカラムラインのみをイネーブルさせるので、アナログリードアウト回路４０または４０Ａは、選択されたカラムラインから出力されたピクセル信号を処理することができる。
【００９１】
図９は、図１または図５に示されるイメージセンサーの動作を表わすフローチャートである。本発明の概念によるイメージセンサー１０は、プレビュー動作時の垂直ブランク区間の間に、第１カラムアドレスを用いて、ピクセルアレイ２０に具現されたあらゆるカラムライン２２−１〜２２−ｍのうちから、読み出す一部のカラムラインをあらかじめ選択し（ステップＳ１１０）、プレビュー動作時のアクティブ区間の間に、第１カラムアドレスと同一の第２カラムアドレスとを用いて、あらかじめ選択された一部のカラムラインから出力されたピクセル信号に対してのみ処理する（ステップＳ１２０）。
【００９２】
図１０は、図１または図５に示されるイメージセンサーを含むイメージ処理装置のブロック図を示す。イメージ処理装置は、デジタルカメラ、デジタルカメラが内蔵された携帯電話機、またはデジタルカメラを含むあらゆる電子装置を含む。イメージ処理装置は、２次元イメージ情報または３次元イメージ情報を処理することができる。デジタルカメラは、本発明の実施形態によるイメージセンサー１０を含む。
【００９３】
イメージ処理装置１００は、イメージセンサー１０、及びイメージセンサー１０の動作を制御するためのプロセッサ１１０を含みうる。イメージ処理装置１００は、インターフェース１３０をさらに含みうる。インターフェース１３０は、映像表示装置であり得る。したがって、映像表示装置は、プロセッサ１１０の制御下でイメージセンサー１０からキャプチャーされたプレビュー映像をディスプレイできる。
【００９４】
イメージ処理装置１００は、イメージセンサー１０からキャプチャーされた静止映像または動画を保存することができるメモリ装置１２０を含みうる。メモリ装置１２０は、不揮発性メモリ装置として具現可能である。不揮発性メモリ装置は、多数の不揮発性メモリセルを含みうる。
【００９５】
不揮発性メモリセルのそれぞれは、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、スピン伝達トルクＭＲＡＭ（Ｓｐｉｎ−Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  ＭＲＡＭ）、Ｃｏｎｄｕｃｔｉｖｅ  ｂｒｉｄｇｉｎｇ  ＲＡＭ（ＣＢＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）とも呼ばれるＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  ＲＡＭ）、抵抗メモリ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ：ＲＲＡＭまたはＲｅＲＡＭ）、ナノチューブＲＲＡＭ（Ｎａｎｏｔｕｂｅ  ＲＲＡＭ）、ポリマーＲＡＭ（Ｐｏｌｙｍｅｒ  ＲＡＭ：ＰｏＲＡＭ）、ナノ浮遊ゲートメモリ（Ｎａｎｏ  Ｆｌｏａｔｉｎｇ  Ｇａｔｅ  Ｍｅｍｏｒｙ：ＮＦＧＭ）、ホログラフィックメモリ（ｈｏｌｏｇｒａｐｈｉｃ  ｍｅｍｏｒｙ）、分子電子メモリ素子（Ｍｏｌｅｃｕｌａｒ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）、または絶縁抵抗変化メモリ（Ｉｎｓｕｌａｔｏｒ  Ｒｅｓｉｓｔａｎｃｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）として具現可能である。
【産業上の利用可能性】
【００９６】
本発明は、イメージセンサーとそれを含むイメージ処理装置に使われる。
【符号の説明】
【００９７】
１０：イメージセンサー、
２０：ピクセルアレイ、
２５：垂直デコーダ／ロードライバー、
３０：アクティブロードブロック、
４０：アナログリードアウト回路、
５０：データ出力ブロック、
６０：水平デコーダ、
７０：タイミングコントローラ。
【図１】
0005629537.tif 000002
【図２Ａ】
0005629537.tif 000003
【図２Ｂ】
0005629537.tif 000004
【図２Ｃ】
0005629537.tif 000005
【図２Ｄ】
0005629537.tif 000006
【図３】
0005629537.tif 000007
【図５】
0005629537.tif 000008
【図６】
0005629537.tif 000009
【図７】
0005629537.tif 000010
【図８】
0005629537.tif 000011
【図９】
0005629537.tif 000012
【図１０】
0005629537.tif 000013
【図４】
0005629537.tif 000014