(57)【特許請求の範囲】
【請求項１】
データ伝送速度に対応する第１クロック信号に同期して、受信信号をサンプリングして得られるサンプル値と当該サンプル値の直前のサンプル値との差分を、当該差分が０である場合を中心点として前記受信信号の電圧変化幅よりも小さく設定された所定の範囲で量子化する第１アナログ／デジタル変換器と、
前記第１クロック信号とは位相が異なる第２クロック信号に同期して、前記受信信号をサンプリングして得られるサンプル値を、前記受信信号で表される受信データのビット値の判定用の閾値を中心点として前記受信信号の電圧変化幅よりも小さく設定された所定の範囲で量子化する第２アナログ／デジタル変換器と、
前記第１アナログ／デジタル変換器の出力の変化に基づいて、前記受信信号で表される受信データを復元するデータ判定部と、
前記第２アナログ・デジタル変換器の出力と前記データ判定部で復元された受信データとに基づいて、前記受信信号から復元されるべきクロック信号と前記第１クロック信号および前記第２クロック信号との位相ズレを抽出する位相検出部と、
前記位相ズレに基づいて、前記第１クロック信号および前記第２クロック信号の位相を調整する位相調整部と、
を備え、
前記受信信号は、Ｎｏｎ−Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ方式に従ってデータが表された送信信号に対応する
ことを特徴とする受信装置。
【請求項２】
請求項１に記載の受信装置において、
前記データ判定部は、
前記第１アナログ／デジタル変換器の出力により、前記差分の絶対値が所定の閾値よりも大きいことが示されたときに、前記差分の符号を出力し、他の場合に、前記受信信号に変化がない旨の情報を出力する符号判定部と、
前記差分の符号の変化に基づいて、対応するサンプリングタイミングにおける受信データのビット値を判定する０／１判定部と、
を備えた
ことを特徴とする受信装置。
【請求項３】
請求項１または請求項２に記載の受信装置において、
前記第１アナログ／デジタル変換器の出力を用いて、前記第２アナログ／デジタル変換器の出力を補正する信号補正部と、
を備え、
前記信号補正部の出力を、前記位相検出部による位相ズレの検出に供する
ことを特徴とする受信装置。
【請求項４】
請求項１乃至請求項３のいずれか一項に記載の受信装置において、
前記データ判定部は、
入力されるデジタル値の符号を判定する符号判定部と、
ｉ番目のサンプル値に対応して前記第１アナログ／デジタル変換器で得られた前記差分の量子化結果を、ｉ−１番目のサンプル値に対応して前記符号判定部によって得られた判定結果を用いて補正する差分補正部と、
を備え、
前記差分補正部によって補正された量子化結果を前記符号判定部に入力する
ことを特徴とする受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、集積回路チップ内やチップ間などを接続し、ＮＲＺ方式でデータの転送を行う高速インタフェースの受信装置に関する。
【背景技術】
【０００２】
集積回路チップ内やボード内のチップ間および異なるボードに搭載されたチップ間を接続するための高速インタフェースの規格として、様々な高速インタフェースが普及している。このような高速インタフェースの例としては、Serial−ATA(Advanced Technology Attachment)、PCI(Peripheral Component Interconnect)‐Express、USB3.0および10Gbit−Ethernet(登録商標)などが挙げられる。
【０００３】
上述したような高速インタフェースの回路構成の一つに、受信装置の入力段に アナログ／デジタル変換器(ＡＤＣ)を搭載し、波形整形やクロック復元(ＣＤＲ)などの機能をデジタル信号処理にて実現するものがある(特許文献１参照)。
【０００４】
送信装置から送出されたデジタル信号は、伝送線路を伝搬する過程で、伝送線路の抵抗損失や誘電損失の影響を受けて波形が劣化する。上述したような受信装置では、このような劣化した信号からデータを抽出するために、次のような処理を行う。
【０００５】
まず、送受信のデータ通信速度に対応するクロックの１／２の周期でＡＤＣを動作させ、このＡＤＣにより、受信信号波形を通信速度の２倍の速度でオーバーサンプリングする。これにより、受信信号の波形においてデータの値が反映されているタイミングと、データの値が遷移するタイミングとに対応して、それぞれサンプリングデータが得られる。以下の説明では、前者のサンプリングデータをＤデータ、後者のサンプリングデータをＢデータと称する。
【０００６】
ＡＤＣで得られたＤデータおよびＢデータは、交互にデジタルイコライザに入力される。そして、位相検出器により、デジタルイコライザの出力から入力データの位相ズレが検出される。検出された位相ズレに基づいて、クロック制御部により、ＡＤＣのサンプリングクロックの位相が調整される。このような調整により、受信データのクロック信号が復元される。また、これに伴って、アイパターンの中央部でＤデータのサンプリングが行われるようになるので、受信データが安定して復元される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００５−５１７３２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した従来技術では、受信信号波形をサンプリングするＡＤＣには、データ通信速度の２倍の速度で動作する高速性能とともに、劣化した信号波形からデータを抽出するために高い分解能が要求される。このため、高速インタフェースの受信装置には、信号波形における電圧変化範囲全体を量子化範囲とする多ビットのフラッシュ型ＡＤＣが用いられる場合が多かった。また、データ通信速度の更なる高速化に対応するために、複数のＡＤＣを時分割で動作させるタイムインタリーブ型のＡＤＣが受信装置に搭載される場合もある。
【０００９】
しかしながら、広い量子化範囲と高い分解能とを備えた多ビットのフラッシュ型ＡＤＣの回路規模は非常に大きい。そして、タイムインタリーブ型のＡＤＣを複数のフラッシュ型ＡＤＣを用いて構成した場合は、データ通信速度の高速化に対応することはできるものの、ハードウェアコストの増大が問題となってしまう。
【００１０】
本件開示の装置は、少ないビット数のＡＤＣを用いながら、信号受信精度を維持することが可能な受信装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した目的は、以下に開示する受信装置によって達成することができる。
【００１２】
一つの観点による受信装置は、データ伝送速度に対応する第１クロック信号に同期して、受信信号をサンプリングして得られるサンプル値と当該サンプル値の直前のサンプル値との差分を、当該差分が０である場合を中心点として受信信号の電圧変化幅よりも小さく設定された所定の範囲で量子化する第１アナログ／デジタル変換器と、第１クロック信号とは位相が異なる第２クロック信号に同期して、受信信号をサンプリングして得られるサンプル値を、受信信号で表される受信データのビット値の判定用の閾値を中心点として受信信号の電圧変化幅よりも小さく設定された所定の範囲で量子化する第２アナログ／デジタル変換器と、第１アナログ／デジタル変換器の出力の変化に基づいて、受信信号で表される受信データを復元するデータ判定部と、第２アナログ・デジタル変換器の出力とデータ判定部で復元された受信データとに基づいて、受信信号から復元されるべきクロック信号と第１クロック信号および第２クロック信号との位相ズレを抽出する位相検出部と、位相ズレに基づいて、第１クロック信号および第２クロック信号の位相を調整する位相調整部と、を備え、Ｎｏｎ−Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ方式に従ってデータが表された送信信号に対応する受信信号を受信する。
【発明の効果】
【００１３】
本件開示の受信装置によれば、少ないビット数のＡＤＣを用いながら、信号受信精度を維持することが可能である。
【図面の簡単な説明】
【００１４】
【図１】受信装置の一実施形態を示す図である。
【図２】差分によるデータ判定を説明する図である。
【図３】０−ｃｒｏｓｓタイミングを説明する図である。
【図４】符号間干渉と０−ｃｒｏｓｓタイミングの関係を説明する図である。
【図５】位相検出動作を説明する図(その１)である。
【図６】位相検出動作を説明する図(その２)である。
【図７】ＬＰＦの例を示す図である。
【図８】データ判定を説明する図である。
【図９】データ判定部の別実施形態を示す図である。
【図１０】データ判定部の別実施形態を示す図である。
【図１１】ＤＦＥの効果を説明する図である。
【図１２】受信装置の別実施形態を示す図である。
【図１３】ＦＩＲフィルタの例を示す図である。
【図１４】ＦＩＲフィルタの効果を説明する図である。
【発明を実施するための形態】
【００１５】
以下、図面に基づいて、本発明の実施形態について詳細に説明する。
(一つの実施形態)
図１に、受信装置の一実施形態を示す。
【００１６】
送信装置１０１により、ＮＲＺ方式で送信されたデジタル信号は、プリント基板状の配線やケーブルなどの伝送路を介して受信装置１１０に到達する。受信装置１１０は、δ−ＡＤＣ１１１と、０−ｃｒｏｓｓＡＤＣ１１２と、データ判定部１１３と、位相検出部１１４と、位相調整部１１５と、クロック生成部１１６とを備えている。
【００１７】
δ−ＡＤＣ１１１は、第１アナログ／デジタル変換器に相当する。図１に示したδ−ＡＤＣ１１１は、２つのサンプルホールド回路(Ｓ／Ｈ)１２１，１２２と、遅延回路（Ｄｅｌａｙ）１２３と、加算器１２４と、ＡＤＣ１２５とを備えている。δ−ＡＤＣ１１１には、クロック生成部１１６によって生成されたクロック信号が、位相調整部１１５を介して入力されている。そして、２つのサンプルホールド回路(Ｓ／Ｈ)１２１，１２２と、ＡＤＣ１２５とは、このクロック信号の立ち上がりに同期して、それぞれサンプリング動作および量子化動作を行う。つまり、図１に示した受信装置１１０では、クロック信号の立ち上がりタイミングが、第１クロック信号に基づくサンプリングタイミングを示している。受信信号は、２つのサンプルホールド回路１２１，１２２により、それぞれサンプリングされる。そして、サンプルホールド回路１２２の出力は、遅延回路１２３を介して加算器１２４に入力され、サンプルホールド回路１２１の出力から差し引かれる。このようにして、加算器１２４の出力として、各サンプリングタイミングのサンプル値とその直前のサンプル値との差分が得られる。そして、ＡＤＣ１２５により、この差分値のＡＤ変換が行われ、差分値に対応するデジタルデータが出力される。
【００１８】
ここで、δ−ＡＤＣ１１１の出力に基づいて、受信信号で表される受信データを判定する方法について説明する。
【００１９】
図２に、差分によるデータ判定を説明する図を示す。図２(ａ)は、送信装置によって送信されるデジタル信号を示す。図２(ｂ)は、受信装置に到達した受信信号を示す。そして、図２(ｃ)に、直前サンプルとの差分を示す。なお、図２において、各サンプリングタイミングに符号Ｔ１〜Ｔ１０を付して示した。
【００２０】
受信信号波形は、伝送路の周波数特性による劣化とともに符号間干渉(ISI :Inter Symbol Interference)の重畳による劣化をうけている。しかしながら、各サンプリングタイミングでは、現在の信号(bit)の電力が最も大きい。また、元の送信信号は、図２(ａ)に示したように、０／１の値しか取らないＮＲＺ形式のデジタル信号である。このため、受信信号の各サンプル値を１ｂｉｔ前のサンプル値と比較したとき、現信号のビット値が１であればサンプル値は増加し、現信号のビット値が０であればサンプル値は減少する。例えば、図２(ｂ)に示した例では、各サンプリングタイミングにおける受信信号のサンプル値が黒丸で示されている。そして、送信データにおいて、ビット値１が連続している区間に相当するサンプリングタイミングＴ３〜Ｔ６では、対応するサンプル値は少しずつ増大している。逆に、送信データにおいて、ビット値０が連続している区間に相当するサンプリングタイミングＴ９〜Ｔ１０では、対応するサンプル値は少しずつ減少している。
【００２１】
したがって、各サンプル値について、１ｂｉｔ前のサンプル値との差分が正の値であるか負の値であるかにより、各サンプル値に対応する受信データが１であるか０であるかを判定することができる。つまり、上述したδ−ＡＤＣ１１１に含まれるＡＤＣ１２５による量子化結果の符号に基づいて、受信データを復元することができる。
【００２２】
図１に示した受信装置１１０では、δ−ＡＤＣ１１１の出力は、データ判定部１１３に入力される。このデータ判定部１１３は、符号判定部１２６と０／１判定部１２７を備えている。符号判定部１２６は、δ−ＡＤＣ１１１の出力から符号情報を抽出し、抽出した符号情報を０／１判定部１２７に入力する。そして、０／１判定部１２７は、符号情報が「＋」である場合に１を、符号情報が「−」である場合に０を復元した受信データの各ビットとして出力する。なお、図２(ｃ)に、上述したサンプル値に対応する差分から抽出された符号情報と、この符号情報に基づいて判定されたデータのビット値を示した。
【００２３】
ここで、δ−ＡＤＣ１１１に備えられるＡＤＣ１２５の量子化範囲は、差分０を中心とする所定の範囲に設定することができる。このＡＤＣ１２５の量子化範囲は、受信信号における信号電圧の変化範囲に比べて小さくすることができることに注意されたい。また、このＡＤＣ１２５の分解能は、想定される最悪の伝送条件において、想定される最大の符号間干渉が働いたときに、送信信号のビット値の変化に応じて受信信号に現れる信号電圧の変化分を検出可能なように設定することができる。つまり、ＡＤＣ１２５の分解能は、従来の受信装置に備えられたＡＤＣと同等とすることができる。したがって、ＡＤＣ１２５としては、従来の受信装置に備えられたＡＤＣよりも少ないビット数のアナログ／デジタル変換器を用いることができる。
【００２４】
次に、図１に示した受信装置の実施形態におけるクロック信号の復元機能について説明する。
【００２５】
図１に示した０−ｃｒｏｓｓＡＤＣ１１２は、第２アナログ／デジタル変換器に相当する。この０−ｃｒｏｓｓＡＤＣ１１２には、クロック生成部１１６によって生成されたクロック信号が、位相調整部１１５を介して反転入力されている。したがって、０−ｃｒｏｓｓＡＤＣ１１２は、上述したＡＤＣ１２５とは逆位相で、クロック信号の立ち上がりに同期して量子化動作を行う。つまり、図１に示した受信装置１１０では、クロック信号の立ち下がりタイミングが、第２クロック信号に基づくサンプリングタイミングを示している。
【００２６】
また、図１に示した位相検出部１４４は、遷移検出部１２８と、乗算器１２９とを備えている。遷移検出部１２８には、データ判定部１１３の出力データが入力される。この遷移検出部１２８において、比較器１３１は、この出力データと、遅延回路(Ｄｅｌａｙ)１３０で１ビット分遅延させられた出力データとを比較して、出力データのビット値の遷移を検出する。この遷移検出結果は、乗算器１２９に送られる。そして、乗算器１２９により、遷移検出結果と０−ｃｒｏｓｓＡＤＣ１１２による量子化結果とが乗算される。乗算器１２９による乗算結果は、受信信号のクロック信号と０−ｃｒｏｓｓＡＤＣ１１２に入力されるクロック信号との位相ズレを示す位相情報(Ｅ／Ｌ)として、位相調整部１１５に渡される。
【００２７】
図１に示した位相調整部１１５は、ローパスフィルタ(ＬＰＦ)１３２と、位相補間回路１３３とを備えている。ＬＰＦ１３２は、上述した位相情報(Ｅ／Ｌ)に基づいて、位相制御情報を生成する。そして、位相補間回路１３３は、この位相制御情報に基づいて、クロック生成部１１６で生成されるクロック信号の位相を調整する。
【００２８】
図１に示した受信装置１１０では、上述した位相検出部１１４と位相調整部１１５とにより、０−ｃｒｏｓｓＡＤＣ１１２のサンプリングタイミングとデータ遷移のタイミングとが一致するように、クロック信号の位相を調整する。これにより、逆位相のクロック信号に同期して動作するδ−ＡＤＣ１１１のサンプリングタイミングは、アイパターンの中央部に収束する。
【００２９】
次に、本件開示の受信装置におけるクロック復元動作について、図３〜図６を参照して説明する。本件開示の受信装置では、データ遷移の際に、受信信号の信号電圧がビット値を判定する閾値を横切るタイミング(０−ｃｒｏｓｓタイミング)に着目して、サンプリングクロックの位相が早いか遅いかを判断する。
【００３０】
図３に、０−ｃｒｏｓｓタイミングを説明する図を示す。また、図４に、符号間干渉と０−ｃｒｏｓｓタイミングの関係を説明する図を示す。更に、図５、図６に、位相検出動作を説明する図(その１)、(その２)を示す。
【００３１】
図３(ａ)と図３(ｂ)とに、それぞれ劣化した受信信号波形の例とイコライザなどによって波形整形された受信信号波形の例とを示す。また、図３(ａ)、(ｂ)の信号波形の下のグラフは、それぞれの受信信号波形の例に対応する０−ｃｒｏｓｓタイミングの分布を示している。２つの０−ｃｒｏｓｓタイミングの分布を比べると、劣化した信号波形に対応する分布の幅は大きくなっているが、データ遷移のタイミングにおいてピークを持っている点は共通している。したがって、受信信号波形が劣化したままでも、０−ｃｒｏｓｓタイミングの分布とサンプリングタイミングとの関係に基づいて、クロック信号の位相調整を行うことが可能である。
【００３２】
ここで、ビット値が０から１へあるいは１から０へと遷移する際の０−ｃｒｏｓｓタイミングは、それまでのデータにおけるビットパターンからの符号間干渉を受ける。例えば、図４(ａ)に示した例では、様々なビットパターンの符号間干渉により劣化した信号を線の種類を変えて示している。また、図４(ｂ)は、図４(ａ)において二重線の枠で囲んで示した範囲について、信号トレースを模式的に示したものである。
【００３３】
このような０−ｃｒｏｓｓタイミングの分布に関する情報は、例えば、ビット値が遷移する区間内に設定されたサンプリングタイミングにおけるサンプル値の分布として得ることができる。
【００３４】
図５(ａ)に示した例では、信号トレースの模式図の左側に、ビット値が０から１へ遷移する０→１遷移の区間内のサンプリングタイミングで得られたサンプル値の出現度数分布を示した。また、図５(ａ)に示した例では、信号トレースの模式図の左側に、ビット値が１から０へ遷移する１→０遷移の区間内のサンプリングタイミングで得られたサンプル値の出現度数分布を示した。なお、図５(ａ)，(ｂ)において、出現度数分布にかかるサンプル値が取得されたサンプリングタイミングを矢印で示した。
【００３５】
図５(ａ)、(ｂ)の例では、サンプリングクロックの方が受信信号のクロックよりも早い方向、つまり、Ｅａｒｌｙ側にずれている。そして、この場合に、０→１遷移に対応するサンプル値は、判定閾値よりも小さい方に偏って分布する。逆に、１→０遷移に対応するサンプル値は、判定閾値よりも大きい方に偏って分布する。そして、いずれの場合でも、サンプル値の分布の偏りと、サンプリングクロックと受信データのクロックとの位相ズレの大きさとの間には相関関係がある。
【００３６】
図６(ａ)に、Ｅａｒｌｙ側への位相ズレの大きさとサンプル値の出現度数分布の偏りとの関係を示した。一方、図６(ｂ)に、Ｌａｔｅ側への位相ズレの大きさとサンプル値の出現度数分布の偏りとの関係を示した。図６(ａ)、(ｂ)の例では、上のグラフに表された信号トレースに示した位相ズレよりも、下のグラフに表された信号トレースに示した位相ズレの方が大きくなっている。そして、それぞれのサンプリングタイミングで得られたサンプル値の出現度数分布は、位相ズレが大きい方が大きく偏っていることが分かる。
【００３７】
したがって、それぞれのビット値の遷移区間に０−ｃｒｏｓｓＡＤＣ１１２のサンプリングタイミングが設定されている場合に、サンプル値の出現度数分布が偏っている方向と大きさとによって位相ズレの方向と大きさとを特定することができる。
【００３８】
０−ｃｒｏｓｓＡＤＣ１１２の量子化範囲は、例えば、判定閾値を含む所定の範囲に設定することができる。そして、０−ｃｒｏｓｓＡＤＣ１１２により、判定閾値を基準とした量子化結果を出力させることができる。この場合に、０−ｃｒｏｓｓＡＤＣ１１２による量子化結果の符号および値の大きさには、サンプル値の出現度数分布が偏っている方向および大きさが反映される。
【００３９】
図１に示した遷移検出部１２８の比較器１３１は、出力データの第ｉビットが、遅延回路(Ｄｅｌａｙ)１３０で遅延させられた第ｉ−１ビットよりも大きい場合に、０→１遷移を検出した旨の検出出力「−１」を出力する。逆に、出力データの第ｉビットが、遅延回路(Ｄｅｌａｙ)１３０で遅延させられた第ｉ−１ビットよりも大きい場合に、この比較器１３１は、１→０遷移を検出した旨の検出出力「＋１」を出力する。一方、第ｉビットと第ｉ−１ビットとが等しい場合は、検出出力「０」を出力して、ビット値の遷移がない旨を示す。
【００４０】
そして、この検出出力と０−ｃｒｏｓｓＡＤＣ１１２による量子化結果とから、乗算器１２９により、位相情報(Ｅ／Ｌ)が算出される。この位相情報(Ｅ／Ｌ)では、Ｅａｒｌｙ側への位相ズレ量は正の値で示され、Ｌａｔｅ側への位相ズレ量は負の値で示される。
【００４１】
このようにして得られた位相情報(Ｅ／Ｌ)を、公知技術に基づくＬＰＦ１３２に入力することにより、クロック信号の位相調整のための位相制御情報を得ることができる。
【００４２】
図７に、ＬＰＦの例を示す。ＬＰＦ１３２として、例えば、２つのアンプ１３４，１３５と、２つの加算器１３６、１３８と、周波数レジスタ１３７および位相レジスタ１３９とを備えた２次の積分フィルタを用いることができる。そして、このようなＬＰＦ１３２に、上述した位相情報(Ｅ／Ｌ)を入力して積分することにより、位相ズレの方向および大きさに関する緩やかな変化の傾向を位相制御情報に反映させることができる。
【００４３】
また、このような位相制御情報は、公知技術を用いた位相補間回路１３３に入力される。そして、この位相補間回路１３３により、位相制御情報に基づいたクロック信号の位相調整が行われる。このような位相調整により、０−ｃｒｏｓｓＡＤＣ１１２のサンプリングタイミングを、上述した０−ｃｒｏｓｓタイミングの分布の中央に収束させることができる。そして、０−ｃｒｏｓｓＡＤＣ１１２のサンプリングタイミングの収束に応じて、データ判定用のδ−ＡＤＣ１１１のサンプリングタイミングは、アイパターンの中央部に収束する。このようにして、０−ｃｒｏｓｓＡＤＣ１１２の量子化出力に基づいて、受信信号のクロックの復元を実現することができる。
【００４４】
なお、クロック復元機能に利用する０−ｃｒｏｓｓＡＤＣ１１２の量子化結果は、サンプル値の大きさを忠実に反映しなくてもよい。したがって、０−ｃｒｏｓｓＡＤＣ１１２の量子化範囲は、受信信号における信号電圧の変化範囲よりも小さい範囲とすることができる。つまり、０−ｃｒｏｓｓＡＤＣ１１２もまた、従来の受信装置に備えられたＡＤＣよりも少ないビット数のアナログ／デジタル変換器を用いて実現することができる。
【００４５】
上述したように、本件開示の受信装置では、データ判定に用いられるδ−ＡＤＣ１１１と、クロック信号復元に用いられる０−ｃｒｏｓｓＡＤＣ１１２との両方を、少ないビット数のアナログ／デジタル変換器を用いて実現することができる。その一方、本件開示の受信装置では、データ判定に用いるＡＤＣとクロック信号復元に用いるＡＤＣとが分離され、それぞれ用途に適した処理が行われている。これにより、データ判定精度およびクロック復元の精度の双方を、従来の受信装置と同等に維持することができる。つまり、本件開示の受信装置によれば、少ないビット数のＡＤＣを用いながら、信号受信精度を維持することが可能である。
【００４６】
以下では、本件開示の受信装置に備えられるデータ判定部の別構成例について説明する。本件開示の受信装置では、データ判定部１１３は、δ−ＡＤＣ１１１による量子化結果により、前のビットに対応するサンプル値よりも現ビットに対応するサンプル値の方が大きいことが示された場合に、現ビットのデータは１であると判定する。そして、δ−ＡＤＣ１１１による量子化結果により、前のビットに対応するサンプル値よりも現ビットに対応するサンプル値の方が小さいことが示された場合に、データ判定部１１３は、現ビットのデータは０であると判定する。
(データ判定部の別実施形態１)
図８に、データ判定を説明する図を示す。図８(ａ)は、現ビットと前のビットとのサンプル値の差分を１ビットで量子化した結果を示す。図８(ｂ)は、現ビットと前のビットとのサンプル値の差分を複数ビットで量子化した結果を示す。
【００４７】
上述したように、本件開示の受信装置では、δ−ＡＤＣ１１１に備えられるＡＤＣ１２５として、例えば、１ビットのＡＤＣを用いることも可能である。そして、１ビットのＡＤＣを用いてδ−ＡＤＣ１１１を構成した場合に、データ判定部１１３では、この１ビットのＡＤＣの出力をそのままデータ判定結果とすることもできる(図８(ａ)参照)。
【００４８】
一方、δ−ＡＤＣ１１１に備えられるＡＤＣ１２５として、複数ビットのＡＤＣを用いることもできる。そして、この複数ビットのＡＤＣにより、現ビットと前のビットとのサンプル値の差分が０に近い旨の量子化結果が得られた場合に、データ判定部１１３により、ビット値の変化がないと判定することもできる。
【００４９】
図８(ｂ)に示した例では、複数ビットのＡＤＣによって得られる量子化結果を、プラス側のＭＳＢ(＋ＭＳＢ)を超える範囲と、マイナス側のＭＳＢ(−ＭＳＢ)を下回る範囲と、中間の範囲とに分けている。この場合に、データ判定部１１３の符号判定部１２６は、δ−ＡＤＣ１１１によって得られた量子化結果が上述した範囲のいずれに含まれるかを判定する。そして、この判定に基づいて、符号判定部１２６は、ビット値の遷移の有無と、ビット値の遷移があった場合についてその方向を示す符号を生成することができる。
【００５０】
複数ビットのＡＤＣを備えたδ−ＡＤＣ１１１と、上述した中間の範囲を考慮して符号を判定する符号判定部１２６を備えたデータ判定部１１３を有する受信装置は、実際の伝送路で受信信号がノイズの影響を受ける場合に有利である。
【００５１】
ノイズの影響のために、例えば、ビット値「１」が連続している区間のいずれかのサンプル値が前のビットのサンプル値よりもわずかに小さくなる場合がある。図８(ｂ)に示した例では、本来プラスの値を持つサンプリングタイミングＴ５，Ｔ４のサンプル値の差分が、ノイズの影響により負の値となっている。なお、図８(ｂ)において、サンプリングタイミングＴ５に対応して期待される差分値を黒丸でプロットし、ノイズの影響を受けた差分値を白丸でプロットした。
【００５２】
上述したように、プラスあるいはマイナスの符号が確定される範囲の間に中間の範囲を設けることにより、図８(ｂ)に示した例のように、ノイズの影響による差分値の符号の揺らぎを無視し、正確なデータ判定を行うことができる。このようなデータ判定を行うデータ判定部１１３は、例えば、量子化結果の入力に応じて動作する論理回路を用いて実現することができる。
【００５３】
図９に、データ判定部の別実施形態を示す。なお、図９に示した構成要素のうち、図１に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００５４】
図９に示した符号判定部１２６は、２つのアンドゲート１４１，１４２と一つのＮＯＲゲート１４３とを備えている。アンドゲート１４１，１４２の一方の入力端子には、ビット値「１」に相当する電圧が印加されている。また、アンドゲート１４１の他方の入力端子には、δ−ＡＤＣ１１１による量子化結果のプラス側のＭＳＢ(＋ＭＳＢ)が入力されている。そして、アンドゲート１４２の他方の入力端子には、δ−ＡＤＣ１１１による量子化結果のマイナス側のＭＳＢ(−ＭＳＢ)が入力されている。一方、上述した量子化結果のプラス側のＭＳＢ(＋ＭＳＢ)およびマイナス側のＭＳＢ(−ＭＳＢ)は、ＮＯＲ１４２の入力端子にそれぞれ入力される。
【００５５】
このような符号判定部１２６によれば、前のビットとの差分値が、図８(ｂ)に示した３つの範囲のいずれに含まれるかを、それぞれの範囲に対応するアンドゲート１４１，１４２およびＮＯＲゲート１４３の出力として示すことができる。例えば、プラス側のＭＳＢ(＋ＭＳＢ)を超える範囲に差分値が含まれる場合は、アンドゲート１４１により１が出力され、差分値の符号がプラスであることが示される。一方、マイナス側のＭＳＢ(−ＭＳＢ)を下回る範囲に差分値が含まれる場合は、アンドゲート１４２により１が出力され、差分値の符号がマイナスであることが示される。そして、中間の範囲に差分値が含まれる場合は、ＮＯＲゲート１４３により１が出力され、差分値の符号に変化がないことが示される。
【００５６】
なお、図８(ｂ)の例では、差分値の符号がプラスであると判定されるサンプリングタイミングについては、符号「＋」を付して示した。逆に、差分値の符号がマイナスであると判定されるサンプリングタイミングについては、符号「−」を付して示した。そして、差分値の符号に変化がないことが示されるサンプリングタイミングについては、符号「０」を付して示した。
【００５７】
図９に示した０／１判定回路１２７は、アンドゲート１４１の出力により、差分値の符号がプラスであることが示されたときに、前のビット値にかかわらず、現ビット値を「１」とすることができる。また、アンドゲート１４２の出力により、差分値の符号がマイナスであることが示されたときに、０／１判定回路１２７は、前のビット値にかかわらず、現ビット値を「０」とすることができる。一方、ＮＯＲゲート１４３の出力により、差分値の符号に変化がないことが示されたときに、０／１判定回路１２７は、現ビット値を前のビット値と同一とすることができる。
【００５８】
このように、図９に示したような符号判定部１２６を備えたデータ判定部１１３によれば、ノイズの影響による差分値の符号の揺らぎにかかわらず、受信信号で表されるデータを安定して検出することができる。
【００５９】
また、δ−ＡＤＣ１１１による量子化結果について、エッジ強調処理を適用することにより、０→１遷移あるいは１→０遷移を強調することも可能である。
(データ判定部の別実施形態２)
図１０に、データ判定部の別実施形態を示す。なお、図１０に示した構成要素のうち、図１に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００６０】
図１０に示したデータ判定部１１３では、符号判定部１２６による判定結果が、遅延回路１４４および増幅器１４５を介して加算器１４６に入力されている。そして、この加算器１４６により、δ−ＡＤＣ１１１によって得られる現ビットの量子化結果から、前のビットに対応する符号判定結果に係数Ｃを乗じた値が差し引かれる。この減算結果が、現ビットについての符号判定部１２６の入力となる。つまり、このデータ判定部１１３では、各ビットについての符号判定にＤＦＥ(Decision Feedback Equalizer)が適用されている。
【００６１】
図１１に、ＤＦＥの効果を説明する図を示す。図１１の例では、サンプリングタイミングＴ１〜Ｔ１０に対応するδ−ＡＤＣ１１１による量子化結果を黒丸でプロットした。また、各サンプリングタイミングに対応する量子化結果にＤＦＥを適用した結果を、図１１において白丸でプロットして示した。
【００６２】
このように、各サンプリングタイミングに対応するδ−ＡＤＣ１１１の量子化結果にＤＦＥを適用することにより、ビット値の遷移に対応する差分値の変化を強調することができる。その一方、同一のビット値が連続する区間における差分値の揺らぎは、ＤＦＥの適用によって逆に抑制される。したがって、δ−ＡＤＣ１１１の量子化結果にＤＦＥを適用してから符号判定を行うことにより、より正確な符号判定を行うことができる。
【００６３】
一方、クロック信号の復元に用いられる０−ｃｒｏｓｓＡＤＣ１１２の量子化結果について、信号等化処理を適用することもできる。
(別の実施形態)
図１２に、受信装置の別実施形態を示す。なお、図１２に示した構成要素のうち、図１に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００６４】
図１２に示した受信装置１１０では、０−ｃｒｏｓｓＡＤＣ１１２による量子化結果は、ＢデータとしてＦＩＲ(Finite Impulse Response)フィルタ１１７に入力される。また、δ−ＡＤＣ１１１による量子化結果は、Ｄデータとして上述したＦＩＲフィルタ１１７に入力される。そして、このＦＩＲフィルタ１１７により、新たに入力されるＢデータに対する等化処理が、これに先立って入力されたＤデータおよびＢデータを用いて行われる。
【００６５】
図１３に、ＦＩＲフィルタの例を示す。図１３では、Ｄデータを符号Ｄで示し、Ｂデータを符号Ｂで示した。
【００６６】
図１３に示したＦＩＲフィルタは、４つの遅延回路１５１〜１５４と、これらに対応する増幅器１５５〜１５８と、加算器１５９およびセレクタ１６０を備えている。各遅延回路１５１〜１５４の遅延時間は、例えば、各ビットの間隔(UI：Unit Interval)の半分である。各遅延回路１５１〜１５４で遅延させられたＤデータあるいはＢデータは、対応する増幅器１５５〜１５８を介して加算器１５９に入力される。そして、この加算器１５９による加算結果は、セレクタ１６０を介して出力される。
【００６７】
上述した増幅器１５５〜１５８には、予め、入力されるＤデータあるいはＢデータに適用する係数Ｃ０〜Ｃ４が設定されている。これらの係数Ｃ０〜Ｃ４は、増幅器１５５〜１５８に入力されるＤデータあるいはＢデータに適用して、加算器１５９で加算することにより、新たに入力されるＢデータを復元するように設定される。セレクタ１６０は、新たなＢデータの入力に応じて、加算器１５９で得られた加算結果を補正されたＢデータとして出力する。
【００６８】
図１４に、ＦＩＲフィルタの効果を説明する図を示す。図１４において、ＦＩＲフィルタによる補正の適用前の信号波形を破線で示した。図１４の例では、上側の破線で示した信号波形は、ビット値１が連続した後にビット値が０に遷移し、再びビット値１に遷移する場合を示している。また、図１４の下側の破線は、ビット値０が連続した後に、ビット値が１に遷移する場合の信号波形を示している。
【００６９】
図１４から分かるように、上側の破線で示した信号波形では、０→１遷移の０−ｃｒｏｓｓタイミングがＬａｔｅ側にずれている。そして、下側の破線で示した信号波形では、逆に、０−ｃｒｏｓｓタイミングはＥａｒｌｙ側にずれている。このような０−ｃｒｏｓｓタイミングのずれは、直前のビットパターンからの影響によっている。
【００７０】
したがって、図１３に示したＦＩＲフィルタ１１７に備えられる各増幅器１５５〜１５８の係数Ｃ０〜Ｃ４を調整することにより、上述したような０−ｃｒｏｓｓタイミングのズレを小さくすることができる。例えば、図１４に、ＦＩＲフィルタによる補正を適用した後の信号波形の例を実線で示した。
【００７１】
上述したようなＦＩＲフィルタ１１７による補正を適用することにより、図１４に示したように、Ｂデータに対応する量子化結果の分布範囲を、補正適用前の分布範囲に比べて狭くすることができる。なお、図１４の例では、補正適用前の量子化結果の出現度数分布を破線で示し、補正適用後の量子化結果の出現度数分布を実線で示した。
【００７２】
図１２に示した受信装置１１０では、ＦＩＲフィルタ１１７による補正適用後のＢデータが位相検出部１１４に入力される。したがって、位相検出部１１４により、より精度の高い位相情報を検出することが可能である。
【００７３】
以上に説明した別実施形態は、様々な組み合わせで適用可能である。そして、いずれの組み合わせを適用した場合においても、データ判定用のＡＤＣおよびクロック復元用のＡＤＣとして少ないビット数のＡＤＣを用いながら、信号受信精度を維持することが可能である。
【００７４】
以上の説明に関して、更に、以下の各項を開示する。
(付記１)
データ伝送速度に対応する第１クロック信号に同期して、受信信号をサンプリングして得られるサンプル値と当該サンプル値の直前のサンプル値との差分を量子化する第１アナログ／デジタル変換器と、
前記第１クロック信号とは位相が異なる第２クロック信号に同期して、前記受信信号をサンプリングして得られるサンプル値を量子化する第２アナログ／デジタル変換器と、
前記第１アナログ／デジタル変換器の出力の変化に基づいて、前記受信信号で表される受信データを復元するデータ判定部と、
前記第２アナログ・デジタル変換器の出力と前記データ判定部で復元された受信データとに基づいて、前記受信信号の同期信号と前記第１クロック信号および前記第２クロック信号との位相ズレを抽出する位相検出部と、
前記位相ズレに基づいて、前記第１クロックおよび前記第２クロックの位相を調整する位相調整部と、
を備え、
前記受信信号は、Ｎｏｎ−Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ方式に従ってデータが表された送信信号に対応する
ことを特徴とする受信装置(１)。
(付記２)
付記１に記載の受信装置において、
前記データ判定部は、
前記第１アナログ／デジタル変換器の出力から前記差分の符号を抽出して出力する符号抽出部と、
前記差分の符号の変化に基づいて、対応するサンプリングタイミングにおける受信データのビット値を判定する０／１判定部と、
を備えた
ことを特徴とする受信装置。
(付記３)
付記１に記載の受信装置において、
前記データ判定部は、
前記第１アナログ／デジタル変換器の出力により、前記差分の絶対値が所定の閾値よりも大きいことが示されたときに、前記差分の符号を出力し、他の場合に、前記受信信号に変化がない旨の情報を出力する符号判定部と、
前記差分の符号の変化に基づいて、対応するサンプリングタイミングにおける受信データのビット値を判定する０／１判定部と、
を備えた
ことを特徴とする受信装置(２)。
(付記４)
付記１に記載の受信装置において、
前記位相検出部は、
前記第２アナログ／デジタル変換器のサンプリングタイミングを挟む２つのタイミングで前記第１アナログ／デジタル変換器で得られた前記差分に対応する前記データ判定部の判定結果に変化に基づいて、前記受信データのビット値について遷移の方向を検出する遷移検出部と、
前記遷移の方向と前記第２アナログ／デジタル変換器の出力とに基づいて、前記位相ズレの方向と大きさとを示す位相情報を生成する位相情報生成部と、
を備えた
ことを特徴とする受信装置。
(付記５)
付記１乃至付記４に記載の受信装置において、
前記第１アナログ／デジタル変換器の出力を用いて、前記第２アナログ／デジタル変換器の出力を補正する信号補正部と、
を備え、
前記信号補正部の出力を、前記位相検出部による位相ズレの検出に供する
ことを特徴とする受信装置(３)。
(付記６)
付記１乃至付記５３のいずれか一項に記載の受信装置において、
前記データ判定部は、
入力されるデジタル値の符号を判定する符号判定部と、
ｉ番目のサンプル値に対応して前記第１アナログ／デジタル変換器で得られた前記差分の量子化結果を、ｉ−１番目のサンプル値に対応して前記符号判定部によって得られた判定結果を用いて補正する差分補正部と、
を備え、
前記差分補正部によって補正された量子化結果を前記符号判定部に入力する
ことを特徴とする受信装置(４)。
(付記７)
付記１乃至付記６のいずれか一項に記載の受信装置において、
前記第１アナログ／デジタル変換器および前記第２アナログ／デジタル変換器は、前記受信信号の電圧変化幅よりも小さい量子化範囲で量子化を行う
ことを特徴とする受信装置(５)。
【符号の説明】
【００７５】
１０１  送信装置
１１０  受信装置
１１１  δ−ＡＤＣ
１１２  ０−ｃｒｏｓｓＡＤＣ
１１３  データ判定部
１１４  位相検出部
１１５  位相調整部
１１６  クロック生成部
１１７  ＦＩＲフィルタ
１２１，１２２  サンプル／ホールド回路(Ｓ／Ｈ)
１２３，１３０，１４４，１５１〜１５４  遅延回路(Ｄｅｌａｙ)
１２４，１３６，１３８，１４６，１５９  加算器
１２５  ＡＤＣ
１２６  符号判定部
１２７  ０／１判定部
１２８  遷移検出部
１２９  乗算器
１３１  比較器
１３２  ローパスフィルタ(ＬＰＦ)
１３３  位相補間回路
１３４，１３５，１４５，１５５〜１５８  増幅器
１３７  周波数レジスタ
１３９  位相レジスタ
１４１，１４２  アンドゲート
１４３  ＮＯＲゲート
１６０  セレクタ
【図１】
0005625596.tif 000002
【図２】
0005625596.tif 000003
【図３】
0005625596.tif 000004
【図４】
0005625596.tif 000005
【図５】
0005625596.tif 000006
【図６】
0005625596.tif 000007
【図７】
0005625596.tif 000008
【図８】
0005625596.tif 000009
【図９】
0005625596.tif 000010
【図１０】
0005625596.tif 000011
【図１１】
0005625596.tif 000012
【図１２】
0005625596.tif 000013
【図１３】
0005625596.tif 000014
【図１４】
0005625596.tif 000015