(57)【特許請求の範囲】
【請求項１】
電荷結合素子イメージセンサであって、
行及び列に配列された複数の感光素子と、
それぞれの垂直電荷結合素子が前記列のうちの対応する１つの感光素子のうちのそれぞれに関連される垂直方向のシフトエレメントを有する複数の垂直電荷結合素子と、前記複数の垂直電荷結合素子のそれぞれは、それぞれの垂直電荷結合素子において電荷パケットを転送する信号チャネルを含み、
水平方向のシフトエレメントを有する水平電荷結合素子と、
前記複数の垂直電荷結合素子と前記水平電荷結合素子との間で配置される遷移領域と、前記遷移領域は、第一、第二及び第三の行の遷移領域のシフトエレメントを有し、それぞれの行の遷移領域のシフトエレメントはゲートを含み、前記複数の垂直電荷結合素子における信号チャネルは、第一及び第二の平行な信号チャネルに分離され、前記第一の行の遷移領域のシフトエレメントにおける複数のシフトエレメントは、前記第一及び第二の平行な信号チャネルのそれぞれにおける複数の垂直電荷結合素子の２つの隣接する列からの電荷パケットを受けて記憶し、前記第二の行の遷移領域のシフトエレメントにおける複数のシフトエレメントは、第一の行のゲートにおけるゲートから電荷パケットを受け、前記第一及び第二の平行な信号チャネルのそれぞれにおける２つの異なる電荷パケットをそれぞれ記憶し、
前記第一の行の遷移領域のシフトエレメントにおけるゲートの一部と、前記第三の行の遷移領域のシフトエレメントにおけるゲートの一部とを制御する第一の共通制御ラインと、
前記第一の行の遷移領域のシフトエレメントにおけるゲートの残りの部分と、前記第三の行の遷移領域のシフトエレメントにおけるゲートの残りの部分とを制御する第二の共通制御ラインと、
前記第二の行の遷移領域のシフトエレメントにおけるゲートを制御する第三の制御ラインとを備え、
前記第一の共通制御ライン、前記第二の共通制御ライン及び前記第三の制御ラインに印加される信号は、指定された読取りシーケンスに従って、前記第一及び第二の平行な信号チャネルのうちの選択された１つを、前記水平電荷結合素子の前記水平方向のシフトエレメントに制御可能に向ける、
ことを特徴とするイメージセンサ。
【請求項２】
前記第三の行の遷移領域のシフトエレメントにおける複数のシフトエレメントは、前記第二の行の遷移領域のシフトエレメントからの電荷パケットを受け、前記第二の行の遷移領域のシフトエレメントからの電荷パケットを前記水平電荷結合素子の前記水平方向のシフトエレメントのうちの対応するシフトエレメントに向ける、
請求項１記載のイメージセンサ。
【請求項３】
前記複数の垂直電荷結合素子は、２相の垂直電荷結合素子を有し、
それぞれの垂直方向のシフトエレメントは、第１の垂直方向の位相シフトエレメント及び第２の垂直方向の位相シフトエレメントを有する、
請求項１記載のイメージセンサ。
【請求項４】
前記第二の行の遷移領域のシフトエレメントにおけるシフトエレメントは、細長い遷移領域のシフトエレメントを有し、前記細長い遷移領域のシフトエレメントの所与の１つは、前記垂直電荷結合素子の前記第１及び第２の垂直方向のシフトエレメントのペアと同じ電荷保持容量を有する、
請求項３記載のイメージセンサ。
【請求項５】
前記第１の垂直方向のシフトエレメント及び前記細長い遷移領域のシフトエレメントは、前記第三の制御ラインによりそれぞれ制御される、
請求項４記載のイメージセンサ。
【請求項６】
前記感光素子は、Bayerのカラーフィルタアレイのパターンに従って構成される、
請求項１記載のイメージセンサ。
【請求項７】
前記感光素子は、疎なカラーフィルタアレイのパターンに従って構成される、
請求項１記載のイメージセンサ。
【請求項８】
電荷結合素子イメージセンサを使用した読出し方法であって、
前記電荷結合素子イメージセンサは、行及び列に配列された複数の感光素子と、それぞれの垂直電荷結合素子が前記列のうちの対応する１つの感光素子のうちのそれぞれに関連される垂直方向のシフトエレメントを有する複数の垂直電荷結合素子と、水平方向のシフトエレメントを有する水平電荷結合素子とを有し、
当該方法は、
前記複数の垂直電荷結合素子と前記水平電荷結合素子との間で配置され、第一、第二及び第三の行の遷移領域のシフトエレメントを有する遷移領域を設けるステップと、
前記複数の垂直電荷結合素子のそれぞれにより提供される複数の信号チャネルのそれぞれを前記遷移領域において第１及び第２の平行な信号チャネルに分離するステップと、
前記第一の行の遷移領域のシフトエレメントにおけるゲートの一部を第一の共通制御ラインにより制御し、前記第一の行の遷移領域のシフトエレメントにおけるゲートの残りの部分を第二の共通制御ラインにより制御することにより、前記第１及び第２の平行な信号チャネルのそれぞれにおける前記複数の垂直電荷結合素子の２つの隣接する列からの電荷パケットを、前記第一の行の遷移領域のシフトエレメントにおける複数のシフトエレメントに向けるステップと、
前記第二の行の遷移領域のシフトエレメントにおけるゲートを第三の共通制御ラインにより制御することにより、前記第一の行の遷移領域のシフトエレメントにおける前記複数のシフトエレメントにおける前記第１及び第２の平行な信号チャネルのそれぞれからの電荷パケットを、前記第二の行の遷移領域のシフトエレメントにおける複数のシフトエレメントに向け、前記第二の行における遷移領域のシフトエレメントにおける複数のシフトエレメントの夫々において、前記第１及び第２の平行な信号チャネルにおける２つの異なる電荷パケットがそれぞれ記憶されるようにするステップと、
前記第三の行の遷移領域のシフトエレメントにおけるゲートの一部を前記第一の共通制御ラインにより制御し、前記第三の行の遷移領域のシフトエレメントにおけるゲートの残りの部分を前記第二の共通制御ラインにより制御することにより、指定された読出しシーケンスに従って、前記第三の行の遷移領域のシフトエレメントを通して前記第１及び第２の平行な信号チャネルのうちで選択されたチャネルを前記水平電荷結合素子の水平方向のシフトエレメントに向けるステップと、
を含むことを特徴とする方法。
【請求項９】
前記分離するステップ及び前記向けるステップは、前記感光素子のそれぞれにより生成された同色の電荷パケットの垂直ビニングを行う、
請求項８記載の方法。
【請求項１０】
前記感光素子は、Bayerのカラーフィルタアレイのパターンに従って構成され、
前記複数の垂直電荷結合素子のうちの第１の垂直電荷結合素子に対応する前記遷移領域の前記第１及び第２の平行な信号チャネルは、前記列のうちの第１の列の緑の画素のペアについて電荷パケットの垂直ビニングを行い、前記第１の列の青の画素のペアについて電荷パケットの垂直ビニングを行い、
前記複数の垂直電荷結合素子のうちの第２の垂直電荷結合素子に対応する前記遷移領域の前記第１及び第２の平行な信号チャネルは、前記列のうちの第２の列の緑の画素のペアについて電荷パケットの垂直ビニングを行い、前記第２の列の赤の画素のペアについて電荷パケットの垂直ビニングを行う、
請求項８記載の方法。
【請求項１１】
前記電荷結合素子イメージセンサはデジタル画像形成装置に含まれる、
請求項１記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラ及び他のタイプの画像形成装置で使用される電子的なイメージセンサに関するものであり、より詳細には、電荷結合素子（CCD）を用いたイメージセンサに関する。
【背景技術】
【０００２】
典型的な電子的なイメージセンサは、二次元アレイで配列される多数のフォトダイオード又は他の感光素子を有する。また、これらの素子は、ピクチャエレメント又は「画素」と一般に呼ばれ、対応するアレイは、画素アレイと呼ばれる。
【０００３】
係るイメージセンサがカラー画像を生成するのを可能にするため、イメージセンサは、画素のそれぞれにわたり配置されるカラーフィルタアレイ（CFA）のカラーフィルタエレメントで構成される。１つの一般に使用されるタイプのCFAパターンは、“Color  Imaging  Array”と題される米国特許第3971065号で開示されるBayerパターンであり、この開示内容は、引用により本明細書に盛り込まれる。BayerのCFAパターンは、それぞれの画素に、可視スペクトルの３つの指定された部分のうちの１つに対して支配的な感度を示す色の光感応を提供する。３つの指定された部分は、たとえば赤、緑及び青、又はシアン、マゼンダ及びイエローである。所与のCFAパターンは、パターンの基本的なビルディングブロックとしての役割を果たす隣接する画素のサブアレイの形式である最小の繰返し単位により一般的に特徴付けられる。最小の繰返し単位の複数のコピーは、完全なパターンを形成するために並置される。
【０００４】
BayerのCFAパターンによるイメージセンサを使用して捕捉された画像は、それぞれの画素で唯一の色の値を有する。従って、フルカラー画像を生成するため、それぞれの画素で欠けている色の値は、隣接する画素の色の値から補間される。様々な係る補間技術は、当該技術分野で知られている。たとえば、“Adaptive  Color  Plane  Interpolation  in  Single  Sensor  Color  Electric  Camera”と題された米国特許第5652621号を参照されたい。この開示内容は、引用により本明細書に盛り込まれる。
【０００５】
CCDイメージセンサでは、画素アレイのフォトダイオード又は感光素子から収集された電荷を転送するために垂直CCD及び水平CCDが使用される。所与の画像捕捉周期についてある感光素子からの収集された電荷は、電荷パケットと呼ばれることがある。典型的なCCDイメージセンサの構成は、それぞれの画素の列について個別の垂直CCD（VCCD）、及びVCCDの出力に結合される少なくとも１つの水平CCD（HCCD）を含む。それぞれのVCCDは、その画素アレイの対応する列のそれぞれの感光素子に関連するシフトエレメントを有するシフトレジスタとして構成される。VCCDの出力は、HCCDの出力は、HCCDのそれぞれのシフトエレメントに結合される。このタイプの構成における画素アレイの読み出しは、電荷パケットをVCCDを通して垂直に、そしてHCCDにシフトし、次いで、電荷パケットをHCCDを通して水平に、そして出力増幅器にシフトすることを含む。しばしば、多相CCD構造は、CCDイメージセンサにおいてVCCD及びHCCDについて使用される。係る構造において、VCCD又はHCCDのシフトエレメントは、これらの構造を通して電荷パケットの転送を容易にするために複数の部分又は「フェーズ」にそれぞれ分離される。
【０００６】
全体の電荷パケットの数を低減するため、同じカラーフィルタエレメントを有する隣接する画素からの電荷パケットを結合することが知られている。この「カラービニング“color  binning”」により、画像の解像度は低下するものの、画像の読み出しは高速になる。カラービニング技術の例は、米国特許出願公開第2005/0243195号、第2005/0280726号、第2006/0044441号、第2006/0125943号及び第2007/0139545号で開示されており、これらの出願は、同一出願人によるものであり、これらの開示内容は、引用により本明細書に盛り込まれる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記引用された文献で記載されるカラービニング技術により提供される多くの利点にも係らず、更なる改善、特に、BayerのCFAパターン又は他のタイプのCFAパターンを有するCCDイメージセンサのカラービニングの観点で必要が更なる改善がなお必要とされる。
【課題を解決するための手段】
【０００８】
本発明の例示的な実施の形態は、BayerのCFAパターン及び他の一般的なCFAパターンを含む、様々なCFAパターンについて同色の画素のビニングを容易にする、VCCD構造及びHCCD構造を有するCCDイメージセンサを提供するものである。
【０００９】
本発明の１態様によれば、CCDイメージセンサは、行及び列に配列されるフォトダイオード又は他の感光素子を有するものであり、それぞれのVCCDは、列のうちの対応する１つの感光素子のそれぞれの感光素子と関連する垂直方向のシフトエレメントを有する。イメージセンサは、VCCDとHCCDとの間に配列される遷移領域を更に備える。遷移領域は、第一及び第二の平行な信号チャネルにVCCDのそれぞれ１つにより提供される複数の信号チャネルのそれぞれを分離し、平行な信号チャネルのうちの選択された１つを、指定された読み出しシーケンスに従ってHCCDの水平方向のシフトエレメントに向ける。
【００１０】
遷移領域は、ゲートからなる第一の行、第二の行及び第三の行を含む複数の遷移領域のシフトエレメントを備える。ゲートからなる第一の行におけるゲートは、VCCDからの電化パケットを受け、１以上の印加された制御信号に応答してVCCDからの電荷パケットを第一及び第二の平行な信号チャネルに向ける。ゲートからなる第二の行におけるゲートは、ゲートからなる第一の行におけるゲートから電荷パケットを受け、第一及び第二の平行な信号チャネルのそれぞれ１つに２つの異なる受信された電荷パケットを記憶するためにそれぞれ構成される。ゲートからなる第３の行におけるゲートは、ゲートからなる第二の行におけるゲートから電荷パケットを受信し、ゲートからなる第二の行から受信された電荷パケットを、HCCDの水平方向のシフトエレメントの対応する１つに向ける。
【００１１】
例示的な実施の形態では、感光素子は、BayerのCFAパターンに従って構成され、VCCDのうちの第一のVCCDに対応する遷移領域の第一及び第二の平行な信号チャネルは、列のうちの第一の列の緑画素のペアについて電荷パケットの垂直ビニングと、同じ列の青画素のペアについて電荷パケットの垂直ビニングを提供するために構成される。同様に、VCCDのうちの第二のVCCDに対応する遷移領域の第一及び第二の平行な信号チャネルは、列のうちの第二の列の緑画素のペアについて電荷パケットの垂直ビニングと、同じ列の赤画素のペアについて電荷パケットの垂直ビニングを提供するために構成される。
【００１２】
本発明に係るイメージセンサは、デジタルカメラ又は他のタイプの画像形成装置において有利にも実現される場合がある。例示的な実施の形態は、効果的なオンチップの垂直ビニングを提供する可変解像度のイメージセンサを提供する。１つの係る実施の形態では、画像の解像度は、同色の画素について電荷パケットのペアをそれぞれ１つの電荷パケットに垂直方向に結合することで、要素２で低減される。これにより、画像の読み出し又はフレームレートにおいて、ほぼ要素２の増加が提供される。また、信号対雑音比（SNR）が改善され、これにより特に暗い場所で良好な性能が得られる。
【図面の簡単な説明】
【００１３】
本発明の上記目的、特徴及び利点、並びに他の目的、特徴及び利点は、以下の説明及び図面と共に考慮されたときに明らかとなるであろう。添付図面では、同じ参照符号は、可能である場合、図面に共通する同じ特徴を指定するために使用される。
【図１】本発明の例示的な実施の形態に従って構成されるCCDイメージセンサを有するデジタルカメラのブロック図である。
【図２】図１のデジタルカメラで実現されるイメージセンサを示す図である。
【図３】図２のイメージセンサで利用されるBayerのCFAパターンを示す図である。
【図４】VCCD及びHCCD構造を例示する図２のイメージセンサの更に詳細な図である。
【図５】図４で示されるイメージセンサの読み出しプロセスのタイミング図である。
【図６Ａ】図５のタイミングチャートで指定される時間的な様々なポイントでの、図４のイメージセンサにおける電荷パケットの動きを例示する図である。
【発明を実施するための形態】
【００１４】
本発明は、デジタルカメラ、イメージセンサ及び関連する読み出しプロセスに関する特定の実施の形態と共に例示される。しかし、これらの例示的なアレンジメントは、例示するものであって、本発明の範囲を制限するものとして解釈されるべきではないことを理解されたい。当業者であれば、開示されるアレンジメントは、様々な他のタイプの画像形成装置、イメージセンサ及び関連する読み出しプロセスと共に使用するために、簡単なやり方で適合させることができることを認識されるであろう。
【００１５】
図１は、本発明の例示的な実施の形態におけるデジタルカメラ１００を示す。デジタルカメラでは、対象となるシーンからの光は、画像形成ステージ１０２に入力される。画像形成ステージは、レンズ、減光フィルタ、虹彩及びシャッターのような従来のエレメントを有する場合がある。画像形成ステージ１０２に光が集中され、イメージセンサ１０４に画像が形成され、イメージセンサは、入射光を電気信号に変換する。デジタルカメラ１００は、プロセッサ１０６、メモリ１０８、ディスプレイ１１０及び１以上の更なる入力／出力（I/O）エレメント１１２を更に含む。図１の実施の形態において個別のエレメントとして示されているが、画像形成ステージ１０２は、小型カメラのモジュールを構成するため、イメージセンサ１０４、おそらく、デジタルカメラ１００の１以上の更なるエレメントと統合される場合がある。
【００１６】
イメージセンサ１０４は、CCDイメージセンサである。イメージセンサは、行及び列で配列される複数の画素を有する画素アレイを一般に有しており、画素アレイの読み出しに関連する更なる回路を含む場合がある。この更なる回路は、たとえば画素アレイから読み出されたアナログ信号を処理するアナログシグナルプロセッサ、係る信号をデジタル形式に変換するアナログ−デジタルコンバータを有する。デジタルカメラ１００で使用するのに適したこれらのタイプ及び他のタイプの回路は、当業者に知られているため、本明細書において詳細に記載されない。読み出し回路の部分は、イメージセンサの外部に配置されるか、又はたとえば画素アレイの感光素子又は他の素子をもつ共通回路上で画素アレイと共に統合して形成される場合がある。共通の集積回路上で画素アレイと統合して形成される回路は、「オンチップ」回路と呼ばれる。
【００１７】
イメージセンサ１０４は、関連するCFAパターンを有するカラーイメージセンサとして典型的に実現される。イメージセンサ１０４で使用されるCFAパターンの例は、上述された米国特許第3971065号で開示されるBayerパターンであるが、他のCFAパターンが使用される場合もある。イメージセンサ１０４と共に使用されるCFAパターンの他の例は、“Image  Sensor  with  Improved  Light  Sensitivity”と題される米国特許出願公開第2007/0024931号で開示されるものを含み、この開示内容は、引用により本明細書に盛り込まれる。これらは、パンクロの光感応を所定の画素に提供するパターンを含む。また、係るパターンは、「疎“sparse”」なCFAパターンと一般に呼ばれる。
【００１８】
デジタルカメラ１００のプロセッサ１０６は、たとえばマイクロプロセッサ、中央処理装置（CPU）、特定用途向け集積回路（ASIC）、デジタルシグナルプロセッサ（DSP）、又は他の処理装置、或いは多数の係る装置の組み合わせを含む場合がある。イメージングステージ１０２及びイメージセンサ１０４の様々なエレメントは、プロセッサ１０６から供給されるタイミング信号又は他の信号により制御される。
【００１９】
メモリ１０８は、たとえばランダムアクセスメモリ（RAM）、リードオンリメモリ（ROM）、フラッシュメモリ、ディスクに基づくメモリ、他の対応のストレージエレメント、或いはこれらの組み合わせを含む場合がある。
【００２０】
画素アレイの読み出し及び対応する画像データの処理に関連する機能は、少なくとも部分的に、メモリ１０８に記憶されているソフトウェアであって、プロセッサ１０６により実行されるソフトウェアで実現される場合がある。
【００２１】
イメージセンサ１０４により捕捉された所与の画像は、プロセッサ１０６によりメモリ１０８に記憶され、ディスプレイ１１０で表示される。ディスプレイ１１０は、典型的に、アクティブマトリクス型のカラー液晶ディスプレイ（LCD）であるが、他のタイプのディスプレイが使用される場合もある。更なるI/Oエレメント１１２は、たとえば各種のオンスクリーンコントロール、ボタン又は他のユーザインタフェース、ネットワークインタフェース、メモリカードインタフェース等を含む場合がある。
【００２２】
図１に示されるタイプのデジタルカメラの動作に関する更なる詳細は、たとえば上述された米国特許出願公開第2007/0024931号で見られる。
【００２３】
図１に示されるデジタルカメラは、当業者にとって知られたタイプの付加的又は代替的なエレメントを有する場合がある。本実施の形態で特に図示又は記載されないエレメントは、当該技術分野で知られるエレメントから選択される場合がある。先に述べたように、本発明は、様々な他のタイプのデジタルカメラ又は画像形成装置で実現される場合がある。また、先に述べたように、本実施の形態で記載される実施の形態の所定の態様は、画像形成装置の１以上の処理エレメントにより実行されるソフトウェアの形式で部分的に実現される。係るソフトウェアは、当業者により理解されるように、本実施の形態で提供される教示が与えられると、簡単なやり方で実現することができる。
【００２４】
以下、イメージセンサ１０４は、図２〜図６を参照して詳細に記載される。イメージセンサの図は、本発明の様々な態様を明らかに例示するために簡略化され、必ずしも縮小される必要はない。たとえばこれらの図は、比較的に小数の画素を示しているが、実際には、所与のイメージセンサは、典型的に非常に多数の画素を含む。所与の実施の形態は、明示的に示されない様々な他の特徴又はエレメントであって、記載される一般的なタイプのイメージセンサに一般的に関連する、当業者にとって精通した様々な他の特徴又はエレメントを含む。
【００２５】
図２を参照して、イメージセンサ１０４は、行及び列に配列される複数の感光素子２０２を有する画素アレイを含む。感光素子２０２は、たとえばフォトダイオード又はフォトキャパシタを有する場合がある。イメージセンサは、水平CCD（HCCD）２１０及び出力増幅器２１２を更に備える。明示的に図示されていないが、垂直CCD（VCCD）は、感光素子２０２と共に画素アレイ２００に集積される。HCCDとVCCDは、それぞれ、複数のシフトエレメントを有するシフトレジスタとして典型的に実現される。HCCD構造及びVCCD構造は、図４を共に更に詳細に記載される。
【００２６】
図３は、本実施の形態ではイメージセンサ１０４で実現されることが想定されるBayerのCFAパターンを示す。このCFAパターンにおける最小の繰返し単位は、１つの赤（R）、２つの緑（G）及び１つの青（B）といった４つの連続する画素を含む。ある行を赤の画素と共有する緑の画素は、より詳細にはGrで示され、ある行を青の画素と共有する緑の画素は、より詳細にはGbで示される。
【００２７】
図４は、VCCD構造及びHCCD構造の構成を示すイメージセンサ１０４の詳細図である。この実施の形態は、オンチップ結合、又は垂直方向における同色の画素のビニングを有利にも可能にする。画素アレイ２００のそれぞれの列は、その列の画素からHCCD２１０への電荷パケットの転送のために信号チャネルを提供するVCCD４００を含む。イメージセンサは、画素アレイ２００のVCCD４００とHCCD２１０との間に配置される遷移領域４０２を更に含む。VCCDとHCCDは、以下に記載されるように、シフトレジスタとして一般に動作する。遷移領域４０２は、VCCDのうちのそれぞれのVCCDにより提供される複数の信号チャネルのそれぞれを、第一及び第二の平行な信号チャネルに分離し、指定された読み出しシーケンスに従って、平行な信号チャネルのうちの選択された１つをHCCDの水平のシフトエレメントに向けるために構成される。係る読み出しシーケンスの例は、図５及び図６と共に記載される。
【００２８】
図４に示される画素アレイ２００の部分は、行及び列で配列される画素を含む。行は、Ｒ0〜Ｒnで示され、図示される４つの列は、Ｃn，Ｃn+1，Ｃn+2及びＣn+3で示される。画素アレイの所与の列は、その列の感光素子のうちのそれぞれ１つに関連する垂直シフトエレメント４１０を有するシフトレジスタの形式で対応するVCCD４００を含む。垂直シフトエレメントは、それぞれの感光素子に含まれるか、それぞれの感光素子に結合されるか、又はそれぞれの感光素子に関連される。たとえば、所与のVCCDは、知られているような、光感知及び電荷転送の機能を結合する。従って、感光素子は、VCCDの垂直シフトエレメントと統合して実現される場合がある。様々な代替となるアレンジメントが可能である。
【００２９】
本実施の形態では、VCCDは、まさに２相VCCDであることが想定され、それぞれの垂直シフトエレメントは、第一の位相シフトエレメント４１２及び第二の位相シフトエレメント４１４を更に備える。他の実施の形態は、単層VCCD又は２相を超えるVCCDを利用することができる。
【００３０】
図４に示されるイメージセンサ１０４は、説明の明確さ及び簡単さのために１６画素のみを含んでいるが、先に示されたように、典型的な実用的な実現は、図示されるものに類似したやり方で構成される更に多くの画素を含む。
【００３１】
図４に示される例示的なイメージセンサのアレンジメントは、垂直方向のみでの同色の画素の結合又はビニングのために構成される。代替的な実施の形態は、画素の水平方向の結合を可能にするため、HCCD２１０の構成を変える場合もある。このことは、たとえば更なるオンチップHCCD構造の使用、又は共通の集積回路に画素アレイと共に集積されないオフチップの信号結合回路の使用を含む場合がある。本発明と共に利用可能なこれらのHCCD構造及び他のHCCD構造は、当業者により理解されているので、本実施の形態では詳細に記載されない。
【００３２】
図４の例示的な実施の形態におけるVCCD４００は、限定されることなしに、ｐ型基板上に形成される典型的なN型埋め込みチャネルCCD構造を含むことが想定される。係るアレンジメントでは、第一及び第二の位相シフトエレメント４１２及び４１４は、それぞれの金属酸化膜（MOS）ゲートに対応する場合がある。画素アレイ２００のVCCD４００のそれぞれは、本実施の形態では、画素当たり２つのゲートを持つまさに２相CCDシフトレジスタとして構成される。
【００３３】
画素アレイ２００の第一の位相シフトレジスタ４１２は、V1で示される制御ラインにより制御され、画素アレイ２００の第二の位相シフトエレメント４１４は、V2で示される制御ラインにより制御される。V1又はV2の制御ラインに印加される制御信号が論理「ロウ」レベルであるとき、電子電荷は、関連されるMOSゲートから押しだされる。V1又はV2の制御ラインに印加される制御信号が論理「ハイ」レベルにあるとき、電子電荷は、関連されるMOSゲートの下に集まる。それぞれのMOSゲートは、画素の分離及び電荷の転送のために使用される、ゲートの一部のみの下にインプラント（implant）を含む障壁領域を典型的に含む。これらの障壁領域及びインプラントエレメントは、明示的に図示されていないが、当業者にとって知られている。また、例示の明確さ及び簡単さのために図面から省略されているのは、ブルーミング制御用の画素オーバフロードレイン及び画素のリセット用のパルスフラッシュゲートのような、画素アレイの所与の実施の形態に含まれる他のタイプの従来のエレメントである。
【００３４】
また、遷移領域４０２は、複数のシフトエレメントを含む。これらは、更なるシフトエレメント４２０と同様に、Ta，Tb，Sa及びSbで示されるシフトエレメントを含む。シフトエレメント４２０は、V1Tで示される制御ラインにより制御される。シフトエレメント４１２及び４１４のような、これらシフトエレメントのそれぞれは、先に述べた障壁領域及び不純物を含むように公知のやり方で構成される。
【００３５】
V1，V2及びV1T制御ラインにより制御されるMOSゲートは、V1ゲート、V2ゲート及びV1Tゲートとそれぞれ呼ばれる。Ta，Tb，Sa及びSbシフトエレメントに関連するMOSゲートは、Taゲート、Tbゲート、Saゲート及びSbゲートとそれぞれ呼ばれる。
【００３６】
V1及びV1Tゲート内に障壁領域のチャネル電位は、同じ印加電圧についてV2，Ta，Tb，Sa及びSb内の電位よりも深い。このアレンジメントは、たとえば隣接画素に漏れることなしに、その関連するV1ゲートとV2ゲートとの間で、所与の画素における電荷の共有を容易にする。
【００３７】
画素アレイ２００のVCCD４００は、電荷パケットの行を遷移領域４０２に転送する。それぞれのVCCDは、対応する列Ｃn，Ｃn+1等内の電荷パケットの転送のために信号チャネルを提供する。所与の係る信号チャネルは、続いて、遷移領域４０２内のそれぞれの列について２つの個別且つ分離された信号チャネルに分離される。これら個別且つ分離された信号チャネルは、更に詳細に第一及び第二の「平行な」信号チャネルと呼ばれるものの例である。先に述べたように、遷移領域は、Ta，Tb，V1T，Sa及びSbゲートを含む。Ta及びTbゲートは、電荷パケットからなる特定の行が分離された信号チャネルの左半分又は右半分に誘導されるかを決定する。同様に、Saゲート及びSbゲートは、分離された信号チャネルの左半分又は右半分における電荷パケットがHCCD２１０に解放されるかを決定する。V1Tゲートのそれぞれ１つにより制御されるシフトエレメント４２０は、単一の列内の２つの個別の電荷パケットをそれぞれ保持する。信号チャネルの幅はこれらのエレメントで低減されるので、Taゲート、Tbゲート及びV1Tゲートの長さは、V1ゲートとV2ゲートの所与のペアのキャパシティを保持する電荷に整合するように細長くされる。
【００３８】
TaゲートとSaゲートの制御ラインは、図４の実施の形態におけるオンチップにお互いに電子的に接続されるが、この接続は、明示的に図示されない。同様に、Tb及びSbの制御ラインは、互いに電子的に接続され、V1とV1Tの制御ラインは、互いに電子的に接続される。従って、図４に示されるように構成される遷移領域４０２の使用は、２つの更なる制御線を必要とし、一方は、Ta及びSaゲートの共通の制御線用に使用され、他方は、Tb及びSbのゲートの共通の制御線用に使用される。
【００３９】
HCCD２１０は、２相の動作のために構成される水平シフトレジスタを有する。画素アレイの所与の列に結合されるそれぞれの水平シフトエレメントは、第一の位相シフトエレメント４２２及び第二の位相シフトエレメント４２４を有する。第一の位相シフトエレメント４２２は、遷移領域４０２のSa及びSbゲートから電荷パケットを受ける。他の実施の形態は、単層のHCCD又は２相を超える多相HCCDを利用することができる。
【００４０】
VCCDの対応するエレメントのように、HCCDの第一及び第二の位相シフトエレメント４２２及び４２４は、それぞれのMOSゲートに対応する。HCCDの第一の位相シフトエレメント４２２は、第一の共通の制御線H1により制御され、HCCDの第二の位相シフトエレメント４２４は、第二の共通の制御線H2により制御される。シフトエレメント４２２及び４２４に関連するMOSゲートは、H1ゲート及びH2ゲートとそれぞれ呼ばれる。VCCD４００及び遷移領域４０２のそれらのように、H1及びH2ゲートのそれぞれは、インプラントを含む障壁領域を典型的に含む。
【００４１】
HCCD２１０は、ブルーミング制御のためのオーバフロードレイン４２６を更に備える。このオーバフロードレインは、それぞれのオーバフローチャネル４２８を介してH1ゲートのそれぞれに結合される。制御線HDは、オーバフロードレイン４２６に結合される。オーバフローチャネル４２８は、それぞれのH1ゲートのそれぞれ拡大された領域におけるバリアインプラントにより形成される。HCCD２１０のこれらのエレメント及び他のエレメントは、公知のやり方で構成される。図４に示されるイメージセンサ１０４の例示的な読み取りプロセスは、図５のタイミング図及び図６に示される図のセットを参照して記載される。図６に示される図は、ｐ0〜ｐ5及びｔ0〜ｔ12で示される時間的な異なるポイントでの、図４のイメージセンサの同じ部分を例示する。時間的なこれらのポイントは、図５のタイミング図におけるそれぞれ垂直な破線により示される。
【００４２】
図５のタイミング図は、HCCD２１０の２相クロッキングを提供するために使用されるクロック信号と同様に、V1，V2，V1T，Ta，Tb，Sa及びSbゲートの制御線に印加される制御信号を示す。V1及びV1Tゲートは、Ta及びSaゲート、並びにTb及びSbゲートが共通の制御線を共有するように、共通の制御線を共有する。従って、図では、V1T=V1，V2，Ta＝Sa及びTb＝Sbで示される４つのゲート制御信号が示されている。所与の制御信号が論理「ハイ」レベルであるとき、その信号を受ける任意のゲートは、オン状態にある。同様に、所与の制御信号が論理「ロウ」レベルにあるとき、その信号を受ける任意のゲートはオフ状態にある。これは、CCD構造におけるN型MOSゲートの使用を想定する。代替的な実施の形態は、CCD構造においてP型MOSゲートを利用する場合があり、その場合、制御信号の極性が反転され、すなわち論理「ロウ」レベルの信号はゲートをオンにし、論理「ハイ」レベルの信号は、ゲートをオフにする。
【００４３】
図６で示されるイメージセンサの部分は、イメージセンサの８画素の部分であり、これは、図４に示される１６画素の部分の左半分又は列Ｃn及びＣn+1に対応する。この８画素の部分は、以下で上側２×２ブロック及び下側２×２ブロックとも呼ばれる画素の画素からなる２つの２×２ブロックを有しており、それぞれは、図３で示されるBayerのCFAパターンの最小の繰返し単位に従って構成される。従って、８画素の部分は、２つのＧr画素、２つのＧb画素及び２つのＲ画素並びに２つのＢ画素を有する。
【００４４】
時間ｐ0で、イメージセンサ１０４に入射する光は、それぞれの電荷パケットを形成するために感光素子２０２において統合される。本実施の形態で先に示されたように、所与の画像捕捉期間について１つの感光素子からの収集された電荷は、電荷パケットと呼ばれる。図６におけるｐ0の図は、画素からなる上側及び下側の２×２ブロックの電荷パケットを示す。画像捕捉期間は、積分期間（integration  period）とも呼ばれる。積分期間の終了に応じて、所与の画素の電荷パケットは、図示されるように、その画素のV1ゲートとV2ゲートとの間で共有される。
【００４５】
記載されるように、図５及び図６に示される読み出しプロセスは、同色の画素のペアを結合又は混合、すなわち２つのＧr画素について電荷パケットを１つの電荷パケットに結合し、２つのＧb画素について電荷パケットを１つの電荷パケットに結合し、２つのＢ画素について電荷パケットを１つの電荷パケットに結合し、２つのＢ画素について電荷パケットを１つの電荷パケットに結合する。この同色の画素の結合は、図４のVCCD及びHCCD構造を使用して垂直方向に行われる。結合の結果として、画素アレイの８つの画素からなるそれぞれのグループについて、４つの電荷パケットのみが読み出される。画像の解像度は、要素２で低減するが、画像の読み出し速度は、ほぼ要素２だけ向上する。画像の読み出し速度における増加は、ＨＣＣＤから結合された電荷パケットを読み出す前に、２つの行を一緒にクロックすることに関連するオーバヘッド時間のため、要素２よりも僅かに小さい。
【００４６】
画素アレイの８画素の部分の電荷パケットは、本実施の形態ではラインで呼ばれる。より詳細には、下側２×２ブロックは、Ｇr及びＲの電荷パケットの第１ライン、並びにＢ及びＧbの電荷パケットの第１ラインを含む。上側２×２ブロックは、Ｇr及びＲの電荷パケットの第２ライン、並びにＢ及びＧbの電荷パケットの第２ラインを含む。
【００４７】
時間ｐ0〜ｐ5は、積分期間の直後の一度だけのプリロード期間の一部である。これは、任意のダミーの読み取り期間により後続される。時間ｔ0〜ｔ12は、アレイの画素を読み出すために繰返しパターンを例示する。図６には、読み出しプロセスはｔ12で開始して繰り返されるので、時間ｔ0〜ｔ12について示されている。この１つの図は、図６においてｔ12＝ｔ0でラベル付けされる。
【００４８】
時間ｔ1〜ｔ5を含むプリロード期間の部分の間、時間ｐ0で示される８つのオリジナルの電荷パケットは、VCCD４００のV1及びV2ゲート、並びに遷移領域４０２のTa，Tb及びV1Tゲートを通して垂直にシフトされる。下側２×２ブロックの電荷パケットは、ｐ2の図に示されるように、ゲートTaを使用して信号チャネルの一方の側に、ｐ4の図に示されるように、ゲートTbを使用して信号チャネルの他方の側に電荷パケットを交互に送ることで、遷移領域４０２に転送される。下側２×２ブロックのＧr及びＲ電荷パケットのそれぞれは、対応するＴa及びV1Tゲートの間で供給されることがｐ4の図からわかる。これは、V1Tゲートがオフになる一方で、Saゲートもオフになり、ある電荷量が逆に転送され、TaとV1Tゲートとの間で共有されることになるからである。
【００４９】
プリロード期間は、ｐ5の図に示されるように配置される電荷パケットをもつｐ5で終了される。下側２×２ブロックのＢ及びＧb電荷パケットのそれぞれが対応するTbとV1Tゲートの間で共有されることが、ｐ5の図からわかる。さらに、これは、V1Tゲートがオフにされる一方でSaゲートもオフになり、ある電荷量が逆に転送され、TbとV1Tゲートの間で共有されることになるからである。上側２×２ブロックの電荷パケットは、時間ｐ0での下側２×２ブロックの電荷パケットにより占有されていたそれぞれの位置を占有するためにシフトされる。
【００５０】
このポイントで、HCCD２１０のダミーの読み出しは、図５のタイミング図に示されるように実行される。これは、HCCDが電荷パケットを未だ含んでいないためにダミーの読み出しである。係るダミーの読み出しは、後続するパターンの読み出しとの一貫したライン時間を維持するために有効である。
【００５１】
プリロード及びダミーの読み出し期間の終了後、Ｇr及びＲ画素の結合及び読み出しは、図６のｔ1〜ｔ6の図に示されるように進む。これは、２つのＧr電荷パケットを垂直方向に１つの電荷パケット２Ｇrに結合し、２つのＲ電荷パケットを垂直方向に１つの電荷パケット２Ｒに結合することを含む。このプロセスは、V1及びV1Tゲートをオンにすることで開始され、これにより、電荷パケットは、ｐ5の図におけるそれぞれの占有された位置から、ｔ1の図に示されるV1又はV1Tゲートに移動する。つぎに、Sa及びV2ゲートはオンにされ、Ｇr及びＲ電荷パケットの第１ラインをHCCD２１０に転送する一方、同時に、全ての他の電荷パケットを下方向にシフトする。結果は、ｔ2の図に示される。
【００５２】
V1Tゲートはオフにされ、Sbゲートもオフにされるため、遷移領域におけるＢ及びＧb電荷パケットの第１ラインは、V1T及びTbゲートの共有されるスペースの下で保持される。また、これは、Ｂ及びＧb電荷パケットの保持された第１ラインの他に、Ｇr及びＲ電荷パケットの第２ラインが遷移領域に入るのを可能にする。
【００５３】
時間ｔ3で、全ての電荷パケットは、V1及びV1Tゲートをオンにすることで下方向に進む一方、Ｇr及びＲ電荷パケットの第１ラインは、HCCD２１０に保持される。
【００５４】
時間ｔ4で、V2，Ta及びSaゲートはオンにされ、これにより、HCCD２１０におけるＧr及びＲ電荷の２つの垂直方向に隣接するラインが結合される一方、Ｂ及びＧb電荷パケットの第１ラインは、遷移領域で保持される。また、Ｂ及びＧb電荷パケットの第２ラインは、分離されたチャネルの遷移領域内でＢ及びＧb電荷パケットの第１ラインに隣接してロードされる。
【００５５】
時間ｔ5で、V1T，Ta及びSaゲートはオフにされ、これにより図示されるようにTaとV1Tゲートの間でＢ及びＧb電荷パケットの第２ラインが供給される。
【００５６】
次いで、結合された２Ｇr及び２Ｒ電荷パケットは、標準的な２相の読み出しを使用してHCCD２１０から読み出される。このプロセスの部分は、時間ｔ6で終了される。
【００５７】
次いで、Ｂ及びＧb画素の結合及び読み出しは、図６のｔ7〜ｔ12の図に示されるように進む。これは、２つのＢ電荷パケットを垂直方向に１つの電荷パケット２Ｂに結合し、Ｇb電荷パケットを垂直方向に１つの電荷パケット２Ｇbに結合することを含む。このプロセスの部分は、V1及びV1Tゲートをオンにすることで開始し、これにより、電荷パケットはｔ6の図におけるそれぞれの共有される位置からｔ7の図に示されるV1Tゲートに下方向に移動する。
【００５８】
時間ｔ8で、V2とSaゲートはオンにされ、これによりＢ及びＧb電荷パケットの第１ラインはHCCD２１０に転送される。V1Tゲートがオフにされ、Sbゲートもオフにされるので、遷移領域におけるＢ及びＧb電荷パケットの第２ラインはV1T及びTbゲートの共有されたスペースの下で保持される。Ｂ及びＧb電荷パケットが遷移領域にあるとき、Ｂ及びＧb電荷パケットの２つのラインのうちのどちらを先にHCCDに転送すべきかは、任意である。この実施の形態では、第１ラインが先に転送される。
【００５９】
時間ｔ9で、Ｂ及びＧb電荷パケットの第２ラインは、V1Tゲートをオンにすることで下方向に進む一方、Ｂ及びＧb電荷パケットの第１ラインは、HCCD２１０で保持される。
【００６０】
時間ｔ10で、V2及びSbゲートがオンにされ、これによりHCCD２１０におけるＢ及びＧb電荷パケットの２つの垂直方向に隣接するラインを結合する。
【００６１】
次いで、結合された２Ｂ及び２Ｇb電荷パケットは、標準的な２相の読み出しを使用してHCCD２１０から読み出される。このプロセスの部分は、時間ｔ12で終了される。
【００６２】
上述された読み出しプロセスは、更なる画素の読み出しに対して簡単なやり方で拡張される。たとえば、更なる画素のラインが使用された場合、図６におけるｔ12の図は、ｐ5の図と同じように見え、時間ｔ0〜ｔ12について読出しプロセスが繰り返される。
【００６３】
上述された例示的な実施の形態は、同色の画素のオンチップの垂直方向の結合を大幅に容易にする。先に記載されたように、垂直方向に隣接する同色の画素について電荷パケットのペアをそれぞれ１つの電荷パケットに結合することで、画像の解像度は要素２で低下する。画像の読出し又はフレームレートは、HCCDが画素アレイにおける２行ごとに一度だけクリアされる事実のため、要素２だけ向上する。また、信号対雑音比（SNR）が改善され、これにより特に暗い場所で良好な性能が得られる。
【００６４】
イメージセンサ１０４はSaとTa制御線をV2制御線に接続する一方で、SbとTb制御線をオフ状態に保持し、従来の画素アレイのタイミングを使用することで、フル解像度モードで動作する。
【００６５】
特定の例示的な読出しプロセスを参照して例示されたが、イメージセンサ１０４は、様々な他の読出しプロセスと共に利用される場合がある。たとえば、制御信号及び読み出しシーケンスの適切な変更により、ピクセルビニングの様々な代替的な形式が可能である。
【００６６】
また、例示的な実施の形態で使用される特定のCFAパターンは単なる例である。先に引用された米国特許出願公開第2007/0024931号に開示されるパンクロチェッカーボードのパターンのような疎なCFAパターンを含む、他のタイプのCFAパターンが使用される場合がある。
【００６７】
本発明は、本発明の所定の例示的な実施の形態を特に参照して詳細に説明されたが、特許請求の範囲で述べたように本発明の範囲において変形及び変更を行うことができることを理解されるであろう。たとえば、本発明は、代替的なVCCD，HCCD及び遷移領域の構造を使用して、他のタイプのイメージセンサ及びデジタル画像形成装置において実現することができる。使用される特定の構造は、単層構造、又は２相、擬似２相或いは他のタイプの多相構造を任意に組み合わせで含む場合がある。さらに、使用される特定のタイプのCFAパターン、画素アレイのような特徴は、他の画像捕捉装置及び動作モードの必要を収容するために他の実施の形態において変更される場合がある。また、例示的な実施の形態は画素アレイのプログレッシブスキャニングのために構成されるが、これらのアレンジメントは、画素アレイのインタレーススキャニングを実現するために簡単なやり方で適合される場合がある。これらの代替的な実施の形態及び他の代替的な実施の形態は、当業者にとって容易に明らかになるであろう。
【符号の説明】
【００６８】
１００：デジタルカメラ
１０２：画像形成ステージ
１０４：イメージセンサ
１０６：プロセッサ
１０８：メモリ
１１０：ディスプレイ
１１２：入力／出力（I/O）エレメント
２００：画素アレイ
２０２：感光素子
２１０：水平CCD（HCCD）
２１２：出力増幅器
４００：垂直CCD（VCCD）
４０２：遷移領域
４１０：垂直シフトエレメント
４１２：第１の位相垂直シフトエレメント
４１４：第２の位相垂直シフトエレメント
４２０：遷移領域のシフトエレメント
４２２：第１の位相水平シフトエレメント
４２４：第２の位相水平シフトエレメント
４２６：オーバフロードレイン
４２８：オーバフローチャネル
【図１】
0005496213.tif 000002
【図２】
0005496213.tif 000003
【図３】
0005496213.tif 000004
【図４】
0005496213.tif 000005
【図５】
0005496213.tif 000006
【図６Ａ】
0005496213.tif 000007
【図６Ｂ】
0005496213.tif 000008
【図６Ｃ】
0005496213.tif 000009