(57)【特許請求の範囲】
【請求項１】
主表面（１ａ）および当該主表面（１ａ）と反対側の裏面（１ｂ）を有する第１導電型の半導体基板（１）を用意する工程と、
前記半導体基板（１）のうち所定領域に、前記主表面（１ａ）から当該主表面（１ａ）の垂直方向であり、ストライプ状に複数のベース領域構成用トレンチ（４ａ）を形成する工程と、
第２導電型半導体層をエピタキシャル成長させた後に第１導電型半導体層をエピタキシャル成長させて前記ベース領域構成用トレンチ（４ａ）を前記第２導電型半導体層および前記第１導電型半導体層で埋め込み、複数の前記ベース領域構成用トレンチ（４ａ）のうち隣り合う前記ベース領域構成用トレンチ（４ａ）を一対のベース領域構成用トレンチ（４ａ）とすると、一方のベース領域構成用トレンチ（４ａ）に前記第２導電型半導体層で構成されるベース領域（４）および前記第１導電型半導体層で構成されるソース領域（６）を形成する共に、他方のベース領域構成用トレンチ（４ａ）に前記第２導電型半導体層で構成される前記ベース領域（４）および前記第１導電型半導体層で構成されるドレイン領域（７）を形成する工程と、
前記一対のベース領域構成用トレンチ（４ａ）にそれぞれ形成された前記ベース領域（４）を一対のベース領域（４）とし、前記一対のベース領域（４）の間の部分をドリフト領域（５）とすると、前記半導体基板（１）の前記主表面（１ａ）と平行を成す一方向において、前記ソース領域（６）から前記ベース領域（４）を貫通して前記ドリフト領域（５）に突出すると共に前記ベース領域（４）よりも浅くされた第１トレンチ（８ａ）、および前記ドレイン領域（７）から前記ベース領域（４）を貫通して前記ドリフト領域（５）に突出すると共に前記ベース領域（４）よりも浅くされた第２トレンチ（８ｂ）を形成する工程と、
前記第１、第２トレンチ（８ａ、８ｂ）内にゲート絶縁膜（９）を形成する工程と、
前記ゲート絶縁膜（９）の表面にゲート電極（１０）を形成する工程と、
前記ベース領域（４）および前記ソース領域（６）に電気的に接続されるソース電極（１４）を形成する工程と、
前記ベース領域（４）および前記ドレイン領域（７）に電気的に接続されるドレイン電極（１５）を形成する工程と、を含む工程を行い、
前記複数のベース領域構成用トレンチ（４ａ）を形成する工程では、前記ドリフト領域（５）に前記主表面（１ａ）から当該主表面（１ａ）の垂直方向にフローティング層構成用トレンチを形成し、
前記ベース領域（４）を形成する工程では、前記第２導電型半導体層をエピタキシャル成長させたときに前記フローティング層構成用トレンチを埋め込んで前記ドリフト領域（５）に前記第２導電型半導体層で構成されるフローティング層（１６）を形成することを特徴とする半導体装置の製造方法。
【請求項２】
主表面（１ａ）および当該主表面（１ａ）と反対側の裏面（１ｂ）を有する第１導電型の半導体基板（１）を用意する工程と、
前記半導体基板（１）のうち所定領域に、前記主表面（１ａ）から加速電圧を変化させながら第２導電型不純物および第１導電型不純物をイオン注入すると共に前記半導体基板（１）を熱処理することにより、前記第２導電型不純物で構成され、かつ不純物濃度が均一とされたベース領域（４）をストライプ状に複数形成すると共に、複数の前記ベース領域（４）のうち隣り合うベース領域（４）を一対のベース領域とすると、前記一対のベース領域（４）のうち一方のベース領域（４）内に前記第１導電型不純物で構成され、かつ不純物濃度が均一とされたソース領域（６）および前記他方のベース領域（４）内に第１導電型不純物で構成され、かつ不純物濃度が均一とされたドレイン領域（７）を形成する工程と、
前記一対のベース領域（４）の間の部分をドリフト領域（５）とすると、前記半導体基板（１）の前記主表面（１ａ）と平行を成す一方向において前記ソース領域（６）から前記ベース領域（４）を貫通して前記ドリフト領域（５）に突出すると共に前記ベース領域（４）よりも浅くされた第１トレンチ（８ａ）、および前記ドレイン領域（７）から前記ベース領域（４）を貫通して前記ドリフト領域（５）に突出すると共に前記ベース領域（４）よりも浅くされた第２トレンチ（８ｂ）を形成する工程と、
前記第１、第２トレンチ（８ａ、８ｂ）内にゲート絶縁膜（９）を形成する工程と、
前記ゲート絶縁膜（９）の表面にゲート電極（１０）を形成する工程と、
前記ベース領域（４）および前記ソース領域（６）に電気的に接続されるソース電極（１４）を形成する工程と、
前記ベース領域（４）および前記ドレイン領域（７）に電気的に接続されるドレイン電極（１５）を形成する工程と、を含む工程を行い、
前記ベース領域（４）を形成する工程では、前記第２導電型不純物をイオン注入するときに前記所定領域に加えて前記ドリフト領域（５）にもイオン注入し、前記半導体基板（１）を熱処理することにより、前記ドリフト領域（５）にイオン注入した前記第２導電型不純物で構成されるフローティング層（１６）を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型トレンチＭＯＳ構造の半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、横型トレンチＭＯＳ構造として次のような半導体装置が開示されている（例えば、特許文献１および２参照）。すなわち、このような半導体装置では、ｎ−型の半導体基板にｐ型のベース領域がストライプ状に延設されている。そして、複数のベース領域のうちの隣り合うベース領域を一対のベース領域とすると、一対のベース領域のうちの一方のベース領域の表層部にはｎ＋型のソース領域が形成されていると共に、他方のベース領域の表層部にはｎ＋型のドレイン領域が形成されている。また、ソース領域とドレイン領域とは同じ深さとされている。
【０００３】
そして、半導体基板には、主表面から当該主表面と垂直方向である深さ方向に第１、第２トレンチが形成されている。具体的には、一対のベース領域のうちの間の部分をｎ−型ドリフト領域とすると、第１トレンチは、半導体基板の平面方向と平行な方向であり、ベース領域の延設方向と垂直方向に、ソース領域からベース領域を貫通してドリフト領域に突出して形成されている。そして、第２トレンチは、ドレイン領域からベース領域を貫通してドリフト領域に突出して形成されている。また、第１、第２トレンチは、半導体基板の深さ方向において、ベース領域を貫通して形成されている。そして、第１、第２トレンチの表面にはそれぞれゲート絶縁膜が形成されており、このゲート絶縁膜を介して第１、第２トレンチの内部がゲート電極で埋め込まれている。
【０００４】
上記半導体装置では、第１、第２トレンチに配置されたゲート電極に所定のゲート電圧が印加されると、ベース領域のうち第１、第２トレンチに隣接している部分全面において、ゲート絶縁膜の近傍に電子が誘起されて反転層からなるチャネル領域が形成される。このため、チャネル領域を介してソース−ドレイン間に電流が流れる。すなわち、半導体基板の平面方向と平行な方向であって、ベース領域の延設方向と垂直方向に電流が流れる。
【０００５】
このような半導体装置は、例えば、次のように製造される。すなわち、まず、半導体基板の主表面からｐ型不純物およびｎ型不純物を加速電圧を一定にしてイオン注入すると共に熱拡散することにより、上記構成のベース領域、ソース領域、ドレイン領域を形成する。なお、ソース領域およびドレイン領域は深さが０．３μｍ程度の浅い注入層として形成される。そして、半導体基板の主表面から上記構造の第１、第２トレンチを形成し、第１、第２トレンチの表面にゲート絶縁膜を形成すると共に第１、第２トレンチの内部にゲート電極を形成することにより製造される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−５３４６６６号公報
【特許文献２】特開２００７−５１６５８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記半導体装置は、加速電圧を一定にしたイオン注入および熱拡散によりベース領域、ソース領域、ドレイン領域を形成するため、ベース領域、ソース領域、ドレイン領域は、不純物濃度が均一とならず、通常、半導体基板の表面側から深さ方向に向かって不純物濃度が低くなる。そして、ソース−ドレイン間に電流が流れ始めるゲート電圧の閾値電圧は、ベース領域とソース領域との接合点の不純物濃度およびベース領域とドレイン領域との接合点の不純物濃度により決定されるため、閾値電圧がソース領域およびドレイン領域の表層部側と深さ方向の先端部側とで異なることになる。つまり、ゲート電圧の閾値電圧は、ソース領域およびドレイン領域の深さ方向の先端部側が表層部側より低くなりゲート電圧の閾値電圧がばらつくという問題がある。さらに、ゲート電圧の閾値電圧がばらつく原因としては、ソース領域の先端部側では、ベース領域のうち第１、第２トレンチに隣接している部分全面にチャネル領域が形成されるため、半導体基板の厚さ方向に漏れ電流が発生することも挙げられる。
【０００８】
また、上記半導体装置では、ソース領域およびドレイン領域の深さが約０．３μｍ程度と浅く形成されており、電流の大部分はソース領域からほぼ直線的にドレイン領域に向かって半導体基板の表面近傍を流れるため、ベース領域に形成されたチャネル領域（チャネル幅）を有効に利用することができず、チャネル抵抗が大きくなるという問題がある。
【０００９】
この問題を解決するため、単純には、ソース領域およびドレイン領域を深くまで形成することにより、ベース領域に形成されたチャネル領域を有効に利用してチャネル抵抗を低減させることが考えられる。
【００１０】
しかしながら、上記半導体装置は、加速電圧を一定にしたイオン注入および熱拡散によりベース領域、ソース領域、ドレイン領域を形成するため、単純にソース領域およびドレイン領域を深くした場合には、ソース領域およびドレイン領域を深くするほど不純物濃度の不均一性が大きくなる。すなわち、チャネル抵抗を低減することはできるものの、ゲート電圧の閾値電圧のばらつきがさらに大きくなってしまう。
【００１１】
本発明は上記点に鑑みて、ゲート電圧の閾値電圧がばらつくことを抑制することができると共に、チャネル抵抗を低減させることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するため、請求項１に記載の半導体装置の製造方法では、次の工程を含む工程を行うことを特徴としている。すなわち、まず、半導体基板（１）のうち所定領域に、主表面（１ａ）から当該主表面（１ａ）の垂直方向であり、ストライプ状に複数のベース領域構成用トレンチ（４ａ）を形成する工程と、第２導電型半導体層をエピタキシャル成長させた後に第１導電型半導体層をエピタキシャル成長させてベース領域構成用トレンチ（４ａ）を第２導電型半導体層および第１導電型半導体層で埋め込み、複数のベース領域構成用トレンチ（４ａ）のうち隣り合うベース領域構成用トレンチ（４ａ）を一対のベース領域構成用トレンチ（４ａ）とすると、一方のベース領域構成用トレンチ（４ａ）に第２導電型半導体層で構成されるベース領域（４）および第１導電型半導体層で構成されるソース領域（６）を形成する共に、他方のベース領域構成用トレンチ（４ａ）に第２導電型半導体層で構成されるベース領域（４）および第１導電型半導体層で構成されるドレイン領域（７）を形成する工程を行う。その後、一対のベース領域構成用トレンチ（４ａ）にそれぞれ形成されたベース領域（４）を一対のベース領域（４）とし、一対のベース領域（４）の間の部分をドリフト領域（５）とすると、半導体基板（１）の主表面（１ａ）と平行を成す一方向において、ソース領域（６）からベース領域（４）を貫通してドリフト領域（５）に突出すると共にベース領域（４）よりも浅くされた第１トレンチ（８ａ）、およびドレイン領域（７）からベース領域（４）を貫通してドリフト領域（５）に突出すると共にベース領域（４）よりも浅くされた第２トレンチ（８ｂ）を形成する工程と、第１、第２トレンチ（８ａ、８ｂ）内にゲート絶縁膜（９）を形成する工程と、ゲート絶縁膜（９）の表面にゲート電極（１０）を形成する工程と、ベース領域（４）およびソース領域（６）に電気的に接続されるソース電極（１４）を形成する工程と、ベース領域（４）およびドレイン領域（７）に電気的に接続されるドレイン電極（１５）を形成する工程と、を含む工程を行う。
そして、複数のベース領域構成用トレンチ（４ａ）を形成する工程では、ドリフト領域（５）に主表面（１ａ）から当該主表面（１ａ）の垂直方向にフローティング層構成用トレンチを形成し、ベース領域（４）を形成する工程では、第２導電型半導体層をエピタキシャル成長させたときにフローティング層構成用トレンチを埋め込んでドリフト領域（５）に第２導電型半導体層で構成されるフローティング層（１６）を形成することを特徴としている。
【００２０】
このような製造方法では、第２導電型半導体層をエピタキシャル成長させてベース領域（４）を形成すると共に、第１導電型半導体エピタキシャル成長させてソース領域（６）およびドレイン領域（７）を形成している。このため、ベース領域（４）、ソース領域（６）、ドレイン領域（７）の不純物濃度を均一とすることができる。
【００２２】
また、ベース領域構成用トレンチ（４ａ）を形成するときにフローティング層構成用トレンチを形成し、ベース領域（４）を形成するときに第１導電型半導体層を当該フローティング層構成用トレンチに埋め込んでフローティング層（１６）を形成している。このため、特別な工程を追加しなくても、ドリフト領域（５）の電界を緩和するフローティング層（１６）を形成することができる。
【００２３】
また、請求項２に記載の発明では、次の工程を含む工程を行うことを特徴としている。すなわち、まず、半導体基板（１）のうち所定領域に、主表面（１ａ）から加速電圧を変化させながら第２導電型不純物、第１導電型不純物をイオン注入すると共に半導体基板（１）を熱処理することにより、第２導電型不純物で構成され、かつ不純物濃度が均一とされたベース領域（４）をストライプ状に複数形成すると共に、複数のベース領域（４）のうち隣り合うベース領域（４）を一対のベース領域とすると、一対のベース領域（４）のうち一方のベース領域（４）内に第１導電型不純物で構成され、かつ不純物濃度が均一とされたソース領域（６）および他方のベース領域（４）内に第１導電型不純物で構成され、かつ不純物濃度が均一とされたドレイン領域（７）を形成する工程を行う。
【００２４】
その後、一対のベース領域（４）の間の部分をドリフト領域（５）とすると、半導体基板（１）の主表面（１ａ）と平行を成す一方向においてソース領域（６）からベース領域（４）を貫通してドリフト領域（５）に突出すると共にベース領域（４）よりも浅くされた第１トレンチ（８ａ）、およびドレイン領域（７）からベース領域（４）を貫通してドリフト領域（５）に突出すると共にベース領域（４）よりも浅くされた第２トレンチ（８ｂ）を形成する工程と、第１、第２トレンチ（８ａ、８ｂ）内にゲート絶縁膜（９）を形成する工程と、ゲート絶縁膜（９）の表面にゲート電極（１０）を形成する工程と、ベース領域（４）およびソース領域（６）に電気的に接続されるソース電極（１４）を形成する工程と、ベース領域（４）およびドレイン領域（７）に電気的に接続されるドレイン電極（１５）を形成する工程と、を含む工程を行う。
そして、ベース領域（４）を形成する工程では、第２導電型不純物をイオン注入するときに所定領域に加えてドリフト領域（５）にもイオン注入し、半導体基板（１）を熱処理することにより、ドリフト領域（５）にイオン注入した第２導電型不純物で構成されるフローティング層（１６）を形成することを特徴としている。
【００２５】
このような製造方法では、加速電圧を変化させながら第１、第２導電型不純物をイオン注入している。このため、ベース領域（４）、ソース領域（６）、ドレイン領域（７）の不純物濃度を均一とすることができる。
【００２６】
例えば、請求項８に記載の発明のように、ベース領域（４）を形成する工程では、第２導電型不純物をイオン注入するときに所定領域に加えてドリフト領域（５）にもイオン注入し、半導体基板（１）を熱処理することにより、ドリフト領域（５）にイオン注入した第２導電型不純物で構成されるフローティング層（１６）を形成することができる。
【００２７】
また、ベース領域（４）を形成するときに第２導電型不純物をドリフト領域（５）にイオン注入してドリフト領域（５）にフローティング層（１６）を形成している。このため、特別な工程を追加しなくても、ドリフト領域（５）の電界を緩和するフローティング層（１６）を形成することができる。
【００２８】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１実施形態における半導体装置の断面構成を示す図である。
【図２】図１に示す半導体装置の平面模式図である。
【図３】本発明の第１実施形態における半導体装置の配線レイアウトである。
【図４】図１に示す半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】本発明の第２実施形態における半導体装置の断面構成を示す図である。
【図７】図６に示す半導体装置の平面模式図である。
【図８】本発明の第３実施形態における半導体装置の断面構成を示す図である。
【図９】図８に示す半導体装置の平面模式図である。
【発明を実施するための形態】
【００３０】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本発明の半導体装置の断面構成を示す図、図２は図１に示す半導体装置の平面模式図である。なお、図１は、図２中のＡ−Ａ断面に相当している。
【００３１】
図１および図２に示されるように、本実施形態の半導体装置は、主表面１ａおよび当該主表面１ａに対して反対側の裏面１ｂを有する半導体基板１を用いて構成されている。なお、図１および図２では、Ｘ方向が半導体基板１の深さ方向（主表面１ａおよび裏面１ｂに対して垂直な方向）に対応しており、Ｙ方向およびＺ方向が半導体基板１の主表面１ａおよび裏面１ｂと平行な方向に対応している。また、図１および図２中、Ｘ方向、Ｙ方向、Ｚ方向はそれぞれ互いに垂直とされている。
【００３２】
半導体基板１は、ｎ＋型基板２にｎ−型エピタキシャル層３が形成されて構成されている。特に限定されるものではないが、ｎ−型エピタキシャル層３は、不純物濃度が１×１０１５〜２×１０１６ｃｍ-3程度とされている。なお、本実施形態では、ｎ型が本発明の第１導電型に相当している。
【００３３】
そして、半導体基板１には、ストライプ状に複数のｐ型ベース領域４が主表面１ａから垂直方向に所定深さまで形成されている。例えば、ｐ型ベース領域４の深さは１．５〜５０．５μｍ程度とされている。また、ｐ型ベース領域４は、不純物としてボロン等が用いられ、不純物濃度が１×１０１６〜１×１０１８ｃｍ-3程度とされている。そして、ｐ型ベース領域４は、不純物濃度が半導体基板１の深さ方向（Ｘ方向）にも幅方向（Ｙ方向）にも均一とされている。
【００３４】
なお、本実施形態では、ｐ型が本発明の第２導電型に相当している。また、本明細書において、不純物濃度が均一であるとは、完全に不純物濃度が一定である場合に加えて、若干のばらつきを含むものであり、例えば、ｐ型ベース領域４の不純物濃度が最も濃い部分と不純物濃度が最も薄い部分との差が約±５％であるものを含むものである。
【００３５】
そして、複数のｐ型ベース領域４のうち、隣り合う二つのｐ型ベース領域４を１対のｐ型ベース領域４とすると、半導体基板１のうち一対のｐ型ベース領域４で挟まれる部分にｎ−型ドリフト領域５が構成されている。
【００３６】
そして、一対のｐ型ベース領域４のうち一方のｐ型ベース領域４内には、半導体基板１の主表面１ａからｐ型ベース領域４よりも浅い位置までｎ＋型ソース領域６が形成されている。例えば、ｎ＋型ソース領域６の深さは１．０〜５０．０μｍ程度とされている。また、ｎ＋型ソース領域６は、不純物としてリンやヒ素等が用いられ、不純物濃度が１×１０１９〜２×１０２１ｃｍ-3程度とされている。そして、このｎ＋型ソース領域６の不純物濃度も半導体基板１の深さ方向（Ｘ方向）にも幅方向（Ｙ方向）にも均一とされている。
【００３７】
また、一対のｐ型ベース領域４のうち他方のｐ型ベース領域４内には、半導体基板１の主表面１ａからｐ型ベース領域４よりも浅い位置まで、具体的には、ｎ＋型ソース領域６と同じ深さまでｎ＋型ドレイン領域７が形成されている。そして、ｎ＋型ドレイン領域７は、不純物濃度がｎ＋型ソース領域６と同じとされ、不純物としてリンやヒ素等が用いられている。このｎ＋型ドレイン領域７の不純物濃度も半導体基板１の深さ方向（Ｘ方向）にも幅方向（Ｙ方向）にも均一とされている。
【００３８】
そして、半導体基板１の主表面１ａから垂直方向に、つまり深さ方向（Ｘ方向）と平行な方向に第１、第２トレンチ８ａ、８ｂが形成されている。第１トレンチ８ａは、半導体基板１の主表面１ａと平行をなすＹ方向において、ｎ＋型ソース領域６からｐ型ベース領域４を貫通してｎ−型ドリフト領域５に突出して形成されている。言い換えると、第１トレンチ８ａは、ｎ＋型ソース領域６からｐ型ベース領域４を貫通して、一対のｐ型ベース領域４のうちｎ＋型ドレイン領域７が形成されるｐ型ベース領域４に向かって形成されている。
【００３９】
第２トレンチ８ｂは、半導体基板１の主表面１ａと平行をなすＹ方向において、ｎ＋型ドレイン領域７からｐ型ベース領域４を貫通してｎ−型ドリフト領域５に突出して形成されている。言い換えると、第２トレンチ８ｂは、一対のｐ型ベース領域４のうちｎ＋型ドレイン領域７からｐ型ベース領域４を貫通して、一対のｐ型ベース領域４のうちｎ＋型ソース領域６が形成されるｐ型ベース領域４に向かって形成されている。
【００４０】
また、第１、第２トレンチ８ａ、８ｂは、同じ深さを有すると共に同じ開口部を有する同一形状とされており、ｐ型ベース領域４よりも浅くされ、ｎ＋型ソース領域６、ｎ＋型ドレイン領域７よりも深くされている。
【００４１】
そして、第１、第２トレンチ８ａ、８ｂの表面にはそれぞれゲート絶縁膜９が形成されており、このゲート絶縁膜９を介して第１、第２トレンチ８ａ、８ｂの内部がゲート電極１０で埋め込まれている。
【００４２】
このような構成により、半導体基板１の主表面１ａと平行なＹ方向において、ｎ＋型ソース領域６およびｎ＋型ドレイン領域７の深さと同じ深さまで、ｎ＋型ソース領域６、ｐ型ベース領域４、ｎ−型ドリフト領域５、ｐ型ベース領域４、ｎ＋型ドレイン領域７が順に配列された構成となっている。すなわち、本実施形態の半導体装置は、ｎ＋型ソース領域６、ｐ型ベース領域４、ｎ−型ドリフト領域５、ｐ型ベース領域４、ｎ＋型ドレイン領域７、第１、第２トレンチ８ａ、８ｂを含んで一つのユニットセルが構成され、当該ユニットセルが複数敷き詰められて構成されている。つまり、図１は二つのユニットセルを図示したものであり、図２は４つのユニットセルを図示したものである。
【００４３】
図３は、本実施形態における半導体装置の配線レイアウトである。なお、図２は、図３中の二点鎖線部分の平面模式図である。また、図３は、平面模式図であるが、理解をし易くするために、ソース電極１４およびドレイン電極１５にハッチングを施してある。図１〜図３に示されるように、半導体基板１の主表面１ａには、酸化膜１１を介してゲート電極１０と電気的に接続されるゲート配線１２が形成されていると共に、ゲート配線１２を覆う層間絶縁膜１３が形成されている。そして、層間絶縁膜１３上にはソース電極１４およびドレイン電極１５が櫛歯形状に形成されており、互いに噛み合うように形成されている。ソース電極１４は層間絶縁膜１３に形成されたコンタクトホール１３ａを介してｐ型ベース領域４およびｎ＋型ソース領域６と電気的に接続されており、ドレイン電極１５は層間絶縁膜１３に形成されたコンタクトホール１３ａを介してｐ型ベース領域４およびｎ＋型ドレイン領域７と電気的に接続されている。なお、図２では、ソース電極１４およびドレイン電極１５は、コンタクトホール１３ａ内に配置された部分のみを示している。
【００４４】
次に、本実施形態の半導体装置の作動について説明する。本実施形態の半導体装置は、ゲート電極１０に所定のゲート電圧が印加されると、ｐ型ベース領域４のうち第１、第２トレンチ８ａ、８ｂに隣接している部分全面において、ゲート絶縁膜９の近傍に電子が誘起されて反転層からなるチャネル領域が形成される。このため、ｎ＋型ソース領域６からほぼ直線的にｎ＋型ドレイン領域７に向かって電流が流れる。すなわち、半導体基板１の平面方向と平行な方向であって、ｐ型ベース領域４の延設方向と垂直方向（図１中Ｙ方向と平行な方向）に電流が流れる。なお、第１、第２トレンチ８ａ、８ｂはｐ型ベース領域４より浅く形成されており、ｐ型ベース領域４のうち第１、第２トレンチ８ａ、８ｂより深く形成されている部分にはチャネル領域が形成されないため、ｎ＋型ソース領域６から深さ方向（図１中Ｘ方向と平行な方向）に電流が流れることを抑制することができる。
【００４５】
続いて、上記半導体装置の製造工程について説明する。図４および図５は、本実施形態における半導体装置の製造工程を示す断面図である。なお、図４および図５において、紙面左側の図は平面模式図、紙面右側の図は紙面左側の図のＢ−Ｂ断面〜Ｆ−Ｆ断面に相当する図である。
【００４６】
まず、図４（ａ）に示されるように、ｎ＋型基板２を用意し、このｎ＋型基板２上にｎ−型エピタキシャル層３を成長させた半導体基板１を用意する。
【００４７】
その後、図４（ｂ）に示されるように、半導体基板１の主表面１ａにＳｉＯ２等のマスク（図示せず）を形成し、当該マスクをパターニングしてＲＩＥ（Reactive Ion Etching）等のエッチングを行うことにより、半導体基板１のうち所定領域に、つまりｐ型ベース領域４の形成予定領域にベース領域構成用トレンチ４ａをストライプ状に形成する。続いて、このベース領域構成用トレンチ４ａの表面にｐ型半導体層をエピタキシャル成長させた後にｎ型半導体層をエピタキシャル成長させる。これにより、隣り合うベース領域構成用トレンチ４ａのうち、一方のベース領域構成用トレンチ４ａにはｐ型半導体層で構成されるｐ型ベース領域４およびｎ型半導体層で構成されるｎ＋型ソース領域６が形成される。また、他方のベース領域構成用トレンチ４ａにはｐ型半導体層で構成されるｐ型ベース領域４およびｎ型半導体層で構成されるｎ＋型ドレイン領域７が形成される。
【００４８】
なお、ｐ型ベース領域４はｐ型半導体層をエピタキシャル成長させることにより形成しており、ｎ＋型ソース領域６およびｎ＋型ドレイン領域７はｎ型半導体層をエピタキシャル成長させることにより形成しているため、ｐ型ベース領域４、ｎ＋型ソース領域６、ｎ＋型ドレイン領域７の不純物濃度は半導体基板１の深さ方向（Ｘ方向）にも幅方向（Ｙ方向）にも均一となる。
【００４９】
続いて、図４（ｃ）に示されるように、再び半導体基板１の表面にＳｉＯ２等のマスク（図示せず）を形成し、当該マスクをパターニングしてＲＩＥ（Reactive Ion Etching）等のエッチングを行うことにより上記構成の第１、第２トレンチ８ａ、８ｂを形成する。すなわち、幅方向（Ｙ方向）においてｎ＋型ソース領域６からｐ型ベース領域４を貫通してｎ−型ドリフト領域５に突出すると共に深さ方向（Ｘ方向）においてｐ型ベース領域４を貫通しない第１トレンチ８ａと、幅方向（Ｙ方向）においてｎ＋型ドレイン領域７からｐ型ベース領域４を貫通してｎ−型ドリフト領域５に突出すると共に深さ方向（Ｘ方向）においてｐ型ベース領域４を貫通しない第２トレンチ８ｂとを形成する。
【００５０】
その後、半導体基板１を熱酸化等することにより、第１、第２トレンチ８ａ、８ｂの表面にゲート絶縁膜９を構成する酸化膜と、ｎ＋型ソース領域６、ｎ＋型ドレイン領域７の表面を含む半導体基板１の主表面１ａに酸化膜１１を形成する。
【００５１】
次に、図５（ａ）に示されるように、第１、第２トレンチ８ａ、８ｂを埋め込むように、ゲート絶縁膜９の表面にポリシリコン層を形成してゲート電極１０を形成すると共に、酸化膜１１の表面全面にポリシリコン層を形成して当該ポリシリコン層をパターニングすることにより、ゲート電極１０と電気的に接続されるゲート配線１２を形成する。
【００５２】
その後、図５（ｂ）に示されるように、ゲート配線１２を覆うように層間絶縁膜１３を形成する。そして、層間絶縁膜１３にコンタクトホール１３ａを形成した後に配線層を形成し、この配線層をパターニングしてｐ型ベース領域４およびｎ＋型ソース領域６と電気的に接続されるソース電極１４と、ｐ型ベース領域４およびｎ＋型ドレイン領域７と電気的に接続されるドレイン電極１５とを形成する。これにより、図１に示す半導体装置が製造される。なお、図５（ｂ）中の紙面左側の平面模式図では、層間絶縁膜１３を省略して記載していると共に、ソース電極１４およびドレイン電極１５はコンタクトホール１３ａ内に配置された部分のみを示している。
【００５３】
以上説明したように、本実施形態の半導体装置では、ｐ型ベース領域４、ｎ＋型ソース領域６、ｎ＋型ドレイン領域７の不純物濃度が均一とされている。このため、ｎ＋型ソース領域６およびｎ＋型ドレイン領域７を深くしてもゲート電圧の閾値電圧がばらつくことを抑制することができ、また、ｎ＋型ソース領域６およびｎ＋型ドレイン領域７を深くすることによりチャネル領域を有効に活用できるため、チャネル抵抗を低減することができる。
【００５４】
さらに、第１、第２トレンチ８ａ、８ｂはｐ型ベース領域４より浅く形成されている。このため、ゲート電極１０にゲート電圧を印加したときに、ｐ型ベース領域４のうち第１、第２トレンチ８ａ、８ｂより深く形成されている部分にはチャネル領域が形成されないため、ｎ＋型ソース領域６から深さ方向に電流が流れることを抑制することができ、ゲート電圧の閾値電圧がばらつくことを抑制することができる。
【００５５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、ｎ−型ドリフト領域５にｐ型フローティング層を形成したものであり、その他に関しては上記第１実施形態と同様であるため、ここでは説明を省略する。図６は、本実施形態における半導体装置の断面構成を示す図であり、図７は図６に示す半導体装置の平面模式図である。なお、図６は、図７中のＧ−Ｇ断面に相当している。
【００５６】
図６および図７に示されるように、本実施形態の半導体装置は、一対のｐ型ベース領域４で挟まれたｎ−型ドリフト領域５にｐ型フローティング層１６が形成されている。本実施形態のｐ型フローティング層１６は、半導体基板１の主表面１ａからｐ型ベース領域４と同じ深さまで形成されており、不純物濃度もｐ型ベース領域４と等しくされている。
【００５７】
このような半導体装置は、例えば、次のように製造される。すなわち、上記図４（ｂ）の工程において、ベース領域構成用トレンチ４ａを形成するときに、同時にｐ型フローティング層構成用トレンチを形成する。そして、ｐ型半導体層をエピタキシャル成長させてベース領域構成用トレンチ４ａにｐ型ベース領域４を形成するときに、ｐ型フローティング層構成用トレンチ内にｐ型半導体層を埋め込むことによりｐ型フローティング層１６を形成する。その後は、上記第１実施形態と同様の工程を行うことにより、本実施形態の半導体装置が製造される。
【００５８】
このような半導体装置では、上記第１実施形態と比較して、ｐ型フローティング層１６により、ｎ−型ドリフト領域５の電界を緩和することができる。このため、ｎ−型ドリフト領域５の不純物濃度を高くすることができ、ドリフト耐圧を向上させることができる。すなわち、本実施形態の半導体装置では、例えば、ｎ−型エピタキシャル層３の不純物濃度を１×１０１６〜３×１０１６ｃｍ-3程度とすることができる。
【００５９】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、ｐ型ベース領域４に突出部を形成したものであり、その他に関しては上記第１実施形態と同様であるため、ここでは説明を省略する。図８は、本実施形態における半導体装置の断面構成を示す図であり、図９は図８に示す半導体装置の平面模式図である。なお、図８は、図９中のＨ−Ｈ断面に相当している。
【００６０】
図８および図９に示されるように、本実施形態の半導体装置は、各ｐ型ベース領域４のうち第１、第２トレンチ８ａ、８ｂが形成される領域と異なる領域に、ｎ−型ドリフト領域５に突出した突出部４ｂが備えられている。言い換えると、各一対のｐ型ベース領域４には、それぞれ対向するｐ型ベース領域４に向かって突出する突出部４ｂが備えられている。そして、各ｐ型ベース領域４に備えられた突出部４ｂは、互いに離間している。すなわち、各ｐ型ベース領域４に備えられた突出部４ｂは、互いに接触していない。
【００６１】
このような半導体装置は、例えば、次のように製造される。すなわち、上記図４（ｂ）の工程において、ベース領域構成用トレンチ４ａを形成するときに、マスクパターンを変更して突出部を有するトレンチを形成する。その後、上記第１実施形態と同様の工程を行うことにより、本実施形態の半導体装置が製造される。
【００６２】
このような半導体装置では、上記第１実施形態と比較して、ｐ型ベース領域４の突出部４ｂによりｎ−型ドリフト領域５の電界を緩和することができる。このため、ｎ−型ドリフト領域５の不純物濃度を高くすることができ、ドリフト耐圧を向上させることができる。すなわち、本実施形態の半導体装置では、例えば、ｎ−型エピタキシャル層３の不純物濃度を１×１０１６〜３×１０１６ｃｍ-3程度とすることができる。
【００６３】
（他の実施形態）
上記第１〜第３実施形態では、第１導電型をｎ型とし、第２導電型をｐ型とした例について説明したが、第１導電型をｐ型とし、第２導電型をｎ型とすることもできる。
【００６４】
また、上記第１〜第３実施形態では、ＳｉＯ２等のマスクを用いてベース領域構成用トレンチ４ａおよび第１、第２トレンチ８ａ、８ｂを形成する例について説明したが、例えば、次のようにすることもできる。すなわち、図４（ｂ）の工程では、フォトレジスト等を用いてベース領域構成用トレンチ４ａを形成してもよいし、図４（ｃ）の工程では、フォトレジスト等を用いて第１、第２トレンチ８ａ、８ｂを形成してもよい。
【００６５】
さらに、上記第１〜第３実施形態では、第１、第２トレンチ８ａ、８ｂがｎ＋型ソース領域６およびｎ＋型ドレイン領域７より深く形成されている例について説明したが、第１、第２トレンチ８ａ、８ｂはｎ＋型ソース領域６およびｎ＋型ドレイン領域７より浅くされていてもよい。
【００６６】
また、上記第１〜第３実施形態では、第１トレンチ８ａに形成されているゲート電極１０は、ｐ型ベース領域４の延設方向と平行な方向（図１中Ｚ方向）の長さが半導体基板１の主表面１ａと平行な方向（図１中Ｙ方向）に一定とされているものについて説明したが、例えば、次のようにすることもできる。すなわち、このゲート電極１０は、ｎ＋型ソース領域６内に配置されている部分よりもｎ−型ドリフト領域５内に突出している部分の方が、図１中Ｚ方向の長さが短くされていてもよい。言い換えると、ゲート絶縁膜９は、ｎ＋型ソース領域６内に配置されている部分よりもｎ−型ドリフト領域５内に突出している部分の方が厚く形成されていてもよい。これにより、ゲート電極１０におけるｐ型ベース領域４の延設方向と平行な方向（図１中Ｚ方向）の長さが半導体基板１の主表面１ａと平行な方向（図１中Ｙ方向）に一定とされているものと比較して、ｎ−型ドリフト領域５の電界を緩和することができる。同様に、第２トレンチ８ｂに形成されているゲート電極１０は、ｎ＋型ドレイン領域７内に配置されている部分よりもｎ−型ドリフト領域５内に突出している部分の方が、図１中Ｚ方向の長さが短くされていてもよい。
【００６７】
そして、上記第１〜第３実施形態では、第１、第２トレンチ８ａ、８ｂにｐ型半導体層、ｎ型半導体層をエピタキシャル成長させることにより、ｐ型ベース領域４、ｎ＋型ソース領域６、ｎ＋型ドレイン領域７の不純物濃度を均一とする例について説明したが、例えば、次のようにすることもできる。すなわち、まず、半導体基板１を用意し、半導体基板１の主表面１ａからｐ型ベース領域４の形成予定領域に加速電圧を変化させながらｐ型不純物をイオン注入し、その後、ｎ＋型ソース領域６およびｎ＋型ドレイン領域７の形成予定領域に加速電圧を変化させながらｎ型不純物をイオン注入する。そして、半導体基板１を熱処理することにより、ｐ型ベース領域４をストライプ状に複数形成すると共に、一対のｐ型ベース領域４のうち一方のｐ型ベース領域４内にｎ＋型ソース領域６を形成し、他方のｐ型ベース領域４のうち他方のｐ型ベース領域４内にｎ＋型ドレイン領域７を形成する。このような製造方法では、加速電圧を変化させながらｐ型不純物およびｎ型不純物をイオン注入するため、加速電圧を適宜調整することにより、ｐ型ベース領域４、ｎ＋型ソース領域６、ｎ＋型ドレイン領域７の不純物濃度を均一とすることができる。
【００６８】
また、上記第１実施形態では、ベース領域構成用トレンチ４ａを形成し、このベース領域構成用トレンチ４ａの表面にｐ型半導体層をエピタキシャル成長させると共に、ｐ型半導体層上にｎ型半導体層をエピタキシャル成長させてｐ型ベース領域４、ｎ＋型ソース領域６およびｎ＋型ドレイン領域７を形成する例について説明したが、次のようにすることもできる。すなわち、ベース領域構成用トレンチ４ａを形成した後、当該ベース領域構成用トレンチ４ａ内にｐ型半導体層を完全に埋め込んでｐ型ベース領域４を形成する。その後、ｐ型ベース領域４のうちのｎ＋型ソース領域６およびｎ＋型ドレイン領域７の形成予定領域のそれぞれに対してエッチング等を行うことによりトレンチを形成する。続いて、これらのトレンチ内を埋め込むようにｎ型半導体層をエピタキシャル成長することにより、ｐ型ベース領域４内にｎ＋型ソース領域６およびｎ＋型ドレイン領域７を形成するようにしてもよい。
【００６９】
さらに、上記第３実施形態では、一対のｐ型ベース領域４のうち、各ｐ型ベース領域４に突出部４ｂが備えられた例について説明したが、例えば、各ｐ型ベース領域４のうち一方のｐ型ベース領域４のみに突出部４ｂが備えられていてもよい。このような半導体装置としても、突出部４ｂを備えない半導体装置と比較して、ｎ−型ドリフト領域５の電界を緩和することができ、ドリフト耐圧を向上させることができる。
【符号の説明】
【００７０】
１      半導体基板
４      ｐ型ベース領域
５      ｎ−型ドリフト領域
６      ｎ＋型ソース領域
７      ｎ＋型ドレイン領域
８ａ    第１トレンチ
８ｂ    第２トレンチ
９      ゲート絶縁膜
１０    ゲート電極
１２    ゲート配線
１３    層間絶縁膜
１４    ソース電極
１５    ドレイン電極
【図１】
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【図２】
0005581977.tif 000003
【図３】
0005581977.tif 000004
【図４】
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【図５】
0005581977.tif 000006
【図６】
0005581977.tif 000007
【図７】
0005581977.tif 000008
【図８】
0005581977.tif 000009
【図９】
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