(57)【特許請求の範囲】
【請求項１】
垂直に磁化される第１の磁性体と、絶縁層と、垂直に磁化される第２の磁性体とを順次積層して構成された磁気トンネル接合部を備える磁気抵抗素子であって、
前記第２の磁性体は、前記絶縁層側の界面から強磁性層と、希土類遷移金属合金層とを順次積層した構成を有し、
前記磁気トンネル接合部に流れる電流に基づく発熱によって前記第２の磁性体を加熱する熱アシスト層を更に設け、
前記熱アシスト層は、転移温度を超えたときに該熱アシスト層の抵抗率を２倍以上に増大させる金属絶縁体転移材料によって形成され、
前記転移温度は、室温から前記希土類遷移金属合金層の補償温度までの範囲内であり、
前記第２の磁性体の加熱により該第２の磁性体の磁化方向を反転させることを特徴とする磁気抵抗素子。
【請求項２】
垂直に磁化される第１の磁性体と、絶縁層と、垂直に磁化される第２の磁性体とを順次積層して構成された磁気トンネル接合部を備える磁気抵抗素子であって、
前記第２の磁性体は、前記絶縁層側の界面から強磁性層と、希土類遷移金属合金層とを順次積層した構成を有し、
前記磁気トンネル接合部に流れる電流に基づく発熱によって前記第２の磁性体を加熱する熱アシスト層を更に設け、
前記熱アシスト層による加熱温度が室温から前記希土類遷移金属合金層の補償温度までの範囲内であり、前記熱アシスト層の抵抗温度係数が正であり、前記希土類遷移金属合金層の補償温度が室温以上であり、
前記第２の磁性体の加熱により該第２の磁性体の磁化方向を反転させることを特徴とする磁気抵抗素子。
【請求項３】
前記熱アシスト層は、前記第２の磁性体において、前記絶縁層側の界面とは反対の側の界面に配設されることを特徴とする請求項１または２に記載の磁気抵抗素子。
【請求項４】
前記熱アシスト層は、前記反対の側の界面に直接もしくは酸化保護層を介して配設されることを特徴とする請求項３に記載の磁気抵抗素子。
【請求項５】
前記第２の磁性体における希土類遷移金属合金層の補償温度が、室温〜３５０℃であり、
前記熱アシスト層の抵抗率が、０．０１Ωｃｍ〜１０Ωｃｍであり、
前記第２の磁性体の磁化方向が、単極性の電気パルスによって、低抵抗状態又は高抵抗状態のうちいずれにも切り替え可能であることを特徴とする請求項１〜４のいずれかに記載の磁気抵抗素子。
【請求項６】
垂直に磁化される第１の磁性体と、絶縁層と、垂直に磁化される第２の磁性体とを順次積層して構成された磁気トンネル接合部を備える磁気抵抗素子であって、
前記第１の磁性体は、前記絶縁層側の界面から強磁性層と、希土類遷移金属合金層とを順次積層した構成を有し、
前記磁気トンネル接合部に流れる電流に基づく発熱によって前記第１の磁性体を加熱する熱アシスト層を更に設け、
前記熱アシスト層は、転移温度を超えたときに該熱アシスト層の抵抗率を２倍以上に増大させる金属絶縁体転移材料によって形成され、
前記転移温度は、室温から前記希土類遷移金属合金層の補償温度までの範囲内であり、
前記第１の磁性体の加熱により該第１の磁性体の磁化方向を反転させることを特徴とする磁気抵抗素子。
【請求項７】
垂直に磁化される第１の磁性体と、絶縁層と、垂直に磁化される第２の磁性体とを順次積層して構成された磁気トンネル接合部を備える磁気抵抗素子であって、
前記第１の磁性体は、前記絶縁層側の界面から強磁性層と、希土類遷移金属合金層とを順次積層した構成を有し、
前記磁気トンネル接合部に流れる電流に基づく発熱によって前記第１の磁性体を加熱する熱アシスト層を更に設け、
前記熱アシスト層による加熱温度が室温から前記希土類遷移金属合金層の補償温度までの範囲内であり、前記熱アシスト層の抵抗温度係数が正であり、前記希土類遷移金属合金層の補償温度が室温以上であり、
前記第１の磁性体の加熱により該第１の磁性体の磁化方向を反転させることを特徴とする磁気抵抗素子。
【請求項８】
前記熱アシスト層は、前記第１の磁性体において、前記絶縁層側の界面とは反対の側の界面に配設されることを特徴とする請求項６または７に記載の磁気抵抗素子。
【請求項９】
前記熱アシスト層は、前記反対の側の界面に直接もしくは酸化保護層を介して配設されることを特徴とする請求項８に記載の磁気抵抗素子。
【請求項１０】
前記第１の磁性体における希土類遷移金属合金層の補償温度が、室温〜３５０℃であり、
前記熱アシスト層の抵抗率が、０．０１Ωｃｍ〜１０Ωｃｍであり、
前記第１の磁性体の磁化方向が、単極性の電気パルスによって、低抵抗状態又は高抵抗状態のうちいずれにも切り替え可能であることを特徴とする請求項６〜９のいずれかに記載の磁気抵抗素子。
【請求項１１】
請求項１〜１０のいずれかに記載の磁気抵抗素子と、それに直列に接続したスイッチ素子と、前記磁気抵抗素子に書き込み電流を流すことで書き込み及び消去を行う情報書換え手段と、前記磁気抵抗素子を流れる電流量から記憶された情報を読み出す読み出し手段と、を備えることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気メモリ（ＭＲＡＭ）の中心部分にあたる磁気抵抗素子、及びその磁気抵抗素子を用いた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリーに代表される不揮発性半導体記憶装置の大容量化は著しく、数百Ｇバイトもの容量をもつ製品のリリースがアナウンスされるに至っている。不揮発性半導体記憶装置は、特にＵＳＢメモリ及び携帯電話用のストレージとしての商品価値が増している。また、この不揮発性半導体装置は、耐振動性、高信頼性、及び低消費電力といった固体素子メモリならではの原理的な優位性を生かして、音楽用及び画像用の携帯型或いは可搬型電子機器用ストレージデバイスとして主流になりつつある。【０００３】
一方、上記のストレージ向けの応用とは別に、情報機器のメインメモリーとして現在使用されているＤＲＡＭに不揮発性を与えることによって、使用時には瞬時に起動し、待機時には消費電力を限りなく零とするコンピュータ、所謂「インスタント・オン・コンピュータ」の実現に向けた研究も精力的に行われている。これを実現するためには、ＤＲＡＭとして要求される技術仕様である、（１）スイッチング速度が５０ｎｓ未満、（２）書換え回数が１０１６を超える、という要求を満足し、なおかつ不揮発性を備えるメモリが必要であると言われている。【０００４】
このような次世代の不揮発性半導体記憶装置の候補として、強誘電体メモリ（ＦｅＲＡＭ）、磁気メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）等の各種の原理に基づく不揮発性メモリ素子の研究開発が行われている。このような不揮発性メモリの中でも、上記のＤＲＡＭを代替するための技術仕様を満たす候補として、ＭＲＡＭが有望であると見られている。なお、上記技術仕様に挙げた書換え回数（＞１０１６）は、３０ｎｓで１０年間のアクセスを続ける場合のアクセス回数に基づいて想定されている数値である。しかし、メモリが不揮発性である場合にはリフレッシュサイクルが不要であるため、これほどの回数を必要としない場合がある。ＭＲＡＭは、試作レベルではあるものの、１０１２以上の書換え回数をクリアしており、そのスイッチング速度も高速（＜１０ｎｓ）であることから、他の不揮発性半導体記憶装置の候補となる技術と比較して、実現性がとりわけ高いと見られている。【０００５】
このＭＲＡＭの問題点は、セル面積が大きいこと及び書き込みエネルギーが大きいことである。現在商品化されている小容量（４Ｍｂｉｔ程度）のＭＲＡＭは、電流磁場書換え型であることから、そのセル面積が２０〜３０Ｆ２（Ｆは製造プロセスの最小加工寸法）以上と余りにも大きすぎ、このため、ＤＲＡＭの置き換え手段としては現実的ではない。これに対して、２つのブレークスルーとなる技術が状況を変えつつある。１つはＭｇＯトンネル絶縁膜を用いたＭＴＪ（磁気トンネル接合）であり、このＭＴＪによれば、２００％以上の磁気抵抗が容易に得られる（例えば、非特許文献１参照）。もう１つは電流注入磁化反転方式（以下、ＳＴＴ方式と略称する）である。このＳＴＴ方式によれば、電流磁場書換え方式においては致命的であった微細セルでの反転磁場増大を回避することが可能であるので、スケーリングによる書き込みエネルギーを低減することができる。このＳＴＴ方式により、理想的には１トランジスタ−１ＭＴＪが可能となるため、セル面積はＤＲＡＭ並み（６〜８Ｆ２）になると想定される（例えば、特許文献１、非特許文献２参照）。【０００６】
ここで、上述の従来によるＭＲＡＭの動作について、図１１を用いて簡単に説明する。図１１は、磁気抵抗素子１’を含む部分を示す記憶装置１０’の拡大断面図である。なお、図１１に示す記憶装置１０’は特許文献１に記載されているものと同等の動作をするものである。
【０００７】
磁気抵抗素子１’は、磁気トンネル接合（ＭＴＪ）部１３を有し、このＭＴＪ部１３を下部電極１４と上部電極１２とによって挟むようにして構成されている。ＭＴＪ部１３は下（下部電極１４側）から、ピン層２２（第１の磁性体）絶縁層２１、記憶層２０（第２の磁性体）、上部電極１２の順に積層された構造である。ピン層２２及び記憶層２０は垂直磁化膜で形成されている。下部電極１４は、シリコン基板１５中に形成されたドレイン領域２４上に配設され、さらにシリコン基板１５中には、ドレイン領域２４と距離を隔ててソース領域２５が形成される。ドレイン領域２４とソース領域２５の上部には、これらと絶縁されてゲート線１６が形成され、このドレイン領域２４、ソース領域２５、及びゲート線１６によりＭＯＳ−ＦＥＴが構成される。さらに、ソース領域２５の上には、コンタクト部１７とワード部１８とが順に積層され、ワード線１８は図示しない制御回路に接続される。また上部電極１２は、ビット線１１に接続され、ビット線１１も図示しない制御回路に接続される。ビット線１１とワード線１８は、層間絶縁膜２３によって互いに絶縁されている。
【０００８】
次に、従来の磁気抵抗素子１’の動作原理について、図１２を用いて説明する。図１２は、図１１におけるＭＴＪ部１３の拡大図である。
図１２のように構成された磁気抵抗素子１’においては、ピン層２２に対する記憶層２０の相対的な磁化方向によって、抵抗値が変化する（ＴＭＲ効果）。具体的には、記憶層２０の磁化方向がピン層２２に対して逆方向（図１２（ａ）の状態）であれば、絶縁層２１は高抵抗状態となり、記憶層２０の磁化方向がピン層２２に対して同じ方向（図１２（ｂ）の状態）であれば、絶縁層２１は低抵抗状態となる。これを利用して高抵抗状態を“０”、低抵抗状態を“１”と対応させ、記憶層２０の磁化状態（データ）を抵抗値として読み出す。これが読み出し原理である。
書き込みに関しては、図１２のように、記憶層２０→ピン層２２という向きの電流１０３を流すことにより、記憶層２０が高抵抗状態から低抵抗状態へと変化する。また、低抵抗状態にある記憶層２０に逆向きの電流を流せば、該層２０が低抵抗状態から高抵抗状態へと変化する。これが書き込み原理である（非特許文献２参照）。以上のようにして、記憶装置１０’は、磁気抵抗素子１’を対応するＭＯＳ−ＦＥＴによって選択し、その磁気抵抗素子１’に記憶した情報を読み取るとともに、その磁気抵抗素子１’に情報を書き込む。
【０００９】
一方、フラッシュメモリー並みの小セル面積（〜４Ｆ２）を目指した１ダイオード−１ＭＴＪの提案もなされている（例えば、特許文献２参照）。さらに、磁化方向が積層方向にほぼ固定されている駆動層を設けた素子では、電流の極性が一方のみであるようにすることで、トランジスターを２種類から１種類に減らして回路の簡素化を図り、それによって得られる１トランジスタ−１ＭＴＪという回路構成によってＤＲＡＭのセルサイズと同等のセルサイズを実現するという提案もなされている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−２８３６２号公報
【特許文献２】特開２００４−１７９４８３号公報
【特許文献３】特開２００６−１２８５７９号公報
【非特許文献】
【００１１】
【非特許文献１】D.D. Djayaprawira他, “230% room-temperature magnetoresistance in CoFeB/MgO/CoFeB magnetic tunnel junctions”, Applied Physics Letters, Vol. 86, 092502, 2005年
【非特許文献２】J. Hayakawa他, “Current-induced magnetization switching in MgO barrier based magnetic tunnel junctions with CoFeB/Ru/CoFeB syntheticferromagnetic free layer”, Japanese Journal of Applied Physics, vol. 45, L1057-L1060, 2006年
【非特許文献３】D. H. Lee他, “Increase of temperature due to Joule heating during current-induced magnetization switching of an MgO-based magnetic tunnel junction”, Applied Physics Letters, Vol. 92, 233502, 2008年
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記１ダイオード−１ＭＴＪの提案は、ダイオードを介した順方向バイアスと逆方向バイアス下での電流によりスイッチングを行うものであるので、より具体的には、順方向バイアスにおける電流（順方向電流）と逆方向バイアスにおけるリーク電流とによりスイッチングを行うものであるので、電極の極性によりスイッチングを行うという原理に変わりはない。本来、ダイオードは、書き込み、消去、及び読み出し動作においてＭＴＪの選択を、ディスターブなしで行うために形成するものである。そのため、リーク電流は、逆方向のみならず順方向にも流れる。したがって、逆方向バイアスにおけるリーク電流によるスイッチングを動作原理とする上記提案では、そのスイッチングに用いられる程度の値の電流が、順方向バイアスの際の低電圧時においても流れてしまい、ディスターブを防止する効果が不十分となる。つまり、逆方向バイアスにおけるリーク電流によるスイッチングを行う場合、順方向バイアスの際の低電圧時においても電流が流れるため、素子選択スイッチのない単純マトリクス型メモリと同様のディスターブの問題が発生し、高集積化素子の実現は不可能となる。このように、最小セル面積４Ｆ２を有する１ダイオード−１ＭＴＪによるクロスポイント型メモリを実現するためには、電流の極性によるスイッチングを動作原理とするこれまでのＳＴＴ方式を採用することはできない。【００１３】
また、特許文献２に記載される、磁化方向が積層方向にほぼ固定されている駆動層を設けた素子による１トランジスタ−１ＭＴＪ回路の提案は、駆動層からフリー層へのスピン注入によりスピンプリセッションを誘起してスイッチングを行う方式である。しかしながら、駆動層からのスピン注入によりスピンプリセッションを誘起する原理では、フリー層（記憶層）とピン層（磁化固定層）の向き（平行又は反平行）がどちらか一方に偏りやすくなってしまうという問題がある。さらに、ピン層（磁化固定層）の磁化の向きが変わるといった懸念もあるので、ＤＲＡＭ並みの書き換え回数を実現する上でも、信頼性が低下するといった問題が発生する。このため、電流の極性が一方のみであるという条件下でスイッチングするという１トランジスタ−１ＭＴＪ回路は、その実現が困難である。【００１４】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、単極性の電気パルスの印加に伴って流れる電流によって安定にスイッチング動作させることができる構成の磁気抵抗素子と、その磁気抵抗素子を用いた不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１５】
本願の発明者らは、磁気抵抗素子における電流磁化反転（ＳＴＴ）方式の動作原理に立ち返って上記課題を吟味した結果、以下に示す磁気抵抗素子及びその磁気抵抗素子を用いた不揮発性半導体記憶装置の発明に至った。【００１６】
すなわち、本発明に係る第１の磁気抵抗素子は、垂直に磁化される第１の磁性体と、絶縁層と、垂直に磁化される第２の磁性体とを順次積層して構成された磁気トンネル接合部を備える磁気抵抗素子であって、前記第２の磁性体は、前記絶縁層側の界面から強磁性層と、希土類遷移金属合金層とを順次積層した構成を有し、前記磁気トンネル接合部に流れる電流に基づく発熱によって前記第２の磁性体を加熱する熱アシスト層を更に設けている。前記熱アシスト層は、転移温度を超えたときに該熱アシスト層の抵抗率を２倍以上に増大させる金属絶縁体転移材料によって形成され、前記転移温度は、室温から前記希土類遷移金属合金層の補償温度までの範囲内である。前記第２の磁性体の加熱により該第２の磁性体の磁化方向を反転させることを特徴とする。
また、本発明に係る別の第１の磁気抵抗素子は、前記熱アシスト層による加熱温度が室温から前記希土類遷移金属合金層の補償温度までの範囲内であり、前記熱アシスト層の抵抗温度係数が正であり、前記希土類遷移金属合金層の補償温度が室温以上であることを特徴とする。 
【００１７】
上記構成において、データを磁化方向として記録する第２の磁性体は、書き込み時に熱アシスト層によって加熱されて、その磁化方向を変化させる。熱アシスト層によって加熱される第２の磁性体の温度を通じて第２の磁性体の磁化方向を制御することにより、単極性の電気パルスでのスイッチング動作が可能となる。【００１８】
本発明に係る第２の磁気抵抗素子は、垂直に磁化される第１の磁性体と、絶縁層と、垂直に磁化される第２の磁性体とを順次積層して構成された磁気トンネル接合部を備える磁気抵抗素子であって、前記第１の磁性体は、前記絶縁層側の界面から強磁性層と、希土類遷移金属合金層とを順次積層した構成を有し、前記磁気トンネル接合部に流れる電流に基づく発熱によって前記第１の磁性体を加熱する熱アシスト層を更に設けている。前記熱アシスト層は、転移温度を超えたときに該熱アシスト層の抵抗率を２倍以上に増大させる金属絶縁体転移材料によって形成され、前記転移温度は、室温から前記希土類遷移金属合金層の補償温度までの範囲内である。前記第１の磁性体の加熱により該第１の磁性体の磁化方向を反転させることを特徴とする。
また、本発明に係る別の第２の磁気抵抗素子は、前記熱アシスト層による加熱温度が室温から前記希土類遷移金属合金層の補償温度までの範囲内であり、前記熱アシスト層の抵抗温度係数が正であり、前記希土類遷移金属合金層の補償温度が室温以上であることを特徴とする。
【００１９】
上記構成において、第１の磁性体は、書き込み時に熱アシスト層によって加熱されて、補償温度の前後でその磁化方向を変化させる。熱アシスト層によって加熱される第１の磁性体の温度を通じて第１の磁性体の磁化方向を制御することにより、単極性の電気パルスでのスイッチング動作が可能となる。【００２０】
本発明に係る不揮発性半導体記憶装置は、上記した磁気抵抗素子と、それに直列に接続したスイッチ素子と、前記磁気抵抗素子に書き込み電流を流すことで書き込み及び消去を行う情報書換え手段と、前記磁気抵抗素子を流れる電流量から記憶された情報を読み出す読み出し手段と、を備えることを特徴とする。【００２１】
上記の不揮発性半導体記憶装置によれば、単極性の電気パルスにより、スイッチングを行うことが可能となるため、１ダイオードと１ＭＴＪからなる４Ｆ２サイズのメモリーセルを構成することが可能である。これにより、高集積かつ高性能な不揮発性半導体記憶装置を低コストで提供することができる。
【発明の効果】
【００２２】
本発明によれば、単極性の電気パルスに基づく書き込み電流によって、安定したスイッチング動作を行うことができる磁気抵抗素子を提供することができる。また、本発明によれば、上記磁気抵抗素子を用いた小型で信頼性の高い不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施形態による磁気抵抗素子の構成を示す断面図である。
【図２】第１の実施形態による磁気抵抗素子の磁化−温度特性を示すグラフである。
【図３】第１の実施形態による磁気抵抗素子の動作原理を示す模式図である。
【図４】第２の実施形態による磁気抵抗素子の動作原理を示す模式図である。
【図５ａ】第１の実施形態による磁気抵抗素子の第１の作製過程を示す断面図である。
【図５ｂ】第１の実施形態による磁気抵抗素子の第２の作製過程を示す断面図である。
【図５ｃ】第１の実施形態による磁気抵抗素子の第３の作製過程を示す断面図である。
【図５ｄ】第１の実施形態による磁気抵抗素子の第４の作製過程を示す断面図である。
【図５ｅ】第１の実施形態による磁気抵抗素子の第５の作製過程を示す断面図である。
【図５ｆ】第１の実施形態による磁気抵抗素子の第６の作製過程を示す断面図である。
【図５ｇ】第１の実施形態による磁気抵抗素子の第７の作製過程を示す断面図である。
【図６】本発明の第２の実施形態による磁気抵抗素子の構成を示す断面図である。
【図７】金属絶縁体転移材料における抵抗率の変化を示したグラフである。
【図８】第３の実施形態による磁気抵抗素子の動作を説明するグラフである。
【図９】図１及び図６に示す磁気抵抗素子を用いたメモリーセルを示す模式図である。
【図１０】メモリーセルを配列してなるクロスポイント型メモリーセルアレイを含む不揮発性半導体記憶装置を示す模式図である。
【図１１】従来技術による磁気抵抗素子の構成例を示す断面図である。
【図１２】従来技術による磁気抵抗素子の動作原理を示す模式図である。
【発明を実施するための形態】
【００２４】
以下、本発明に係る磁気抵抗素子、及びその磁気抵抗素子を用いた記憶装置の実施形態を図面に基づいて説明する。
【００２５】
第１の実施形態
図１は、本発明に係る磁気抵抗素子１−１の配置部分を示す記憶装置１０−１の部分拡大断面図である。なお、図１においては、図１１に示す要素と同一の要素に同一の符号を付して、その説明を省略する。第１の実施形態における磁気抵抗素子１−１は、図１１に示す磁気抵抗素子１の記憶層２０に代えて記憶層２００（第２の磁性体）を使用した点と、記憶層２００に熱アシスト層２８−１を積層した点とにおいて上記従来の磁気抵抗素子１と構成が異なる。この実施形態において、記憶層２００及びピン層２２はそれぞれ垂直磁化膜によって形成されている。
【００２６】
上記記憶層２００は、絶縁層２１側の界面から順次積層した強磁性層（図示せず）と希土類遷移金属合金層（図示せず）とによって構成される。上記強磁性層は、Ｎ型フェリ磁性体によって形成される。
一方、上記熱アシスト層２８−１は、後述するように、通常の抵抗材料によって形成されている。この熱アシスト層２８−１は、記憶層２００における絶縁層２１側の界面とは反対の側の界面に接する形態で配設されている。
なお、この磁気抵抗素子１−１の読み出しについての動作原理は従来の磁気抵抗素子のそれと同様であるので、その説明を省略する。
【００２７】
次に、このように構成された磁気抵抗素子１−１によって、単極性電気パルスによる書き込み動作が可能になる原理について説明する。本実施形態においては、既述したように、記憶層２００における強磁性層としてＮ型フェリ磁性体を使用している。Ｎ型フェリ磁性体は、図２に示すような磁化−温度特性を持つ。重要な点は、ある温度（補償温度Ｔｃｏｍｐ）を超えると記憶層２００の磁化方向は反転するという点である。ここでは、記憶層２００の補償温度は約１１０℃であるとする。この補償温度は、記憶層２００での前記希土類遷移金属合金層における希土類元素及び遷移金属元素の組成比を調整することによって、簡単に設定することができる。これが、記憶層２００に希土類遷移金属合金を用いる理由の一つでもある。
【００２８】
高抵抗状態から低抵抗状態への書き込み動作については、従来の磁気抵抗素子と同じ電流注入磁化反転（ＳＴＴ）動作を行う。すなわち、図１１に示すように、従来の磁気抵抗素子では、記憶層２０（第２の磁性体）からピン層２２（第１の磁性体）に向かう電流１０３を流すことによって、記憶層２０は高抵抗状態（図１２（ａ））から低抵抗状態（図１２（ｂ））へ変化する。本実施形態における記憶層２００においても同様の電流を流すことによって、高抵抗状態から低抵抗状態に変化させることができる。
【００２９】
以下、低抵抗状態から高抵抗状態への書き込み動作について、図３を用いて説明する。図３において、矢印１０２及び１０２Ａは磁化の方向を示す。なお、図３においては、図１に示す熱アシスト層２８−１が省略されている。
まず、書き込み電流が流れると、熱アシスト層２８−１の抵抗（〜４ｋΩ）によってジュール熱が発生し、熱アシスト層２８−１から記憶層２００に熱が伝わり、記憶層２００が加熱される（図３（ａ））。この加熱によって、記憶層２００の温度が補償温度Ｔｃｏｍｐを超えると、記憶層２００の正味の磁化は反転する（図３（ｂ））。この状態でＳＴＴ動作を行うことにより、記憶層２００はこの時点での磁化方向をピン層と同じ方向に向けるトルクを受け、磁化反転する（図３（ｃ））。書き込み電流の供給が停止すると記憶層２００の温度が低下し、補償温度Ｔｃｏｍｐ未満になると反転した磁化は元に戻る。そのため、記憶層２００とピン層２２の磁化方向は逆方向となり、低抵抗状態から高抵抗状態への書き込み動作が完了する（図３（ｄ））。
【００３０】
ここで、記憶層２００（第２の磁性体）における希土類遷移金属合金層の材料としては、例えば、ＴｂＣｏ、ＧｄＣｏ、ＧｄＦｅＣｏ及びＴｂＦｅＣｏ等が好適に使用され、また記憶層２００における強磁性層の材料としては、例えば、Ｆｅ、ＦｅＣｏ、及びＦｅＣｏＢ等のスピン偏極材料が好適に使用される。希土類遷移金属合金層は、前述したように、その組成によって補償温度を容易に調整できるため、上記動作を実現しやすく、かつ、大きな垂直磁気異方性エネルギー（１０５〜１０６ｅｒｇ／ｃｃ）を持つため、データを長期間記憶することができる。
【００３１】
上記強磁性層の材料として使用されるスピン偏極材料は、次の２種類の合金を示すものとする。
（１）スピン偏極率の高い材料（例えば、ホイスラー合金等のハーフメタル）
（２）例えば、Ｆｅ、ＦｅＣｏ、及びＦｅＣｏＢ等のように、Δ１バンドに関してスピンが完全に偏極している磁性体。
なお、スピン偏極率がそれほど高くない（２）の磁性体をスピン偏極材料に含めた理由は、次の通りである。すなわち、（２）の磁性体（Ｆｅ、ＦｅＣｏ、及びＦｅＣｏＢ等）は積層方向に対して４回対称性を有する絶縁層（例えば、ＭｇＯからなる絶縁層）と組み合わせてスピントンネル接合を構成した場合に、上記絶縁層がΔ１バンド伝導電子を選択的に透過するように作用して、実効的なスピン偏極率を高めることができるからである。このようなＦｅＣｏ等を用いた構成においては、条件を最適化することにより、１０００％程度の磁気抵抗比を得られることが、理論的にも実験的にも明らかにされている。
【００３２】
一方、熱アシスト層２８−１については、１ｋΩ〜５０ｋΩ程度の抵抗値をもたせることが望ましい。ＭＲＡＭにおけるＳＴＴ方式の書き込み電流は、０．５〜１×１０６Ａ／ｃｍ２程度であるため、熱アシスト層２８−１の抵抗値が５０ｋΩを超えると素子温度が５００℃を超えてしまい、素子崩壊の恐れがある。また、熱アシスト層２８−１の抵抗値が数百Ω程度であると、温度上昇が少なくなり（数℃）、上述の動作が難しくなる。よって、熱アシスト層２８−１の抵抗値は、１ｋΩ〜５０ｋΩの範囲が良い。そして、作製プロセスを考慮すると、熱アシスト層２８−１は薄い方が望ましい（１０〜２０ｎｍ）。以上から、熱アシスト層２８−１としては、０．０１Ωｃｍ〜１０Ωｃｍの抵抗率を持つ材料が適する。このような材料としては、例えば、ＴａＮｘ、ＴａＯｘ、及びＴｉＯｘ等が挙げられる。
【００３３】
次に、第１の実施形態に係る磁気抵抗素子の作製方法を図５ａ〜図５ｇを参照して説明する。
まず、通常のＣＭＯＳプロセスによって、シリコン基板１５上に、ドレイン領域２４、ソース領域２５、ゲート線１６、コンタクト部１７、ワード線１８、下部電極１４、絶縁体２３Ａを形成する（図５ａ）。
【００３４】
次に、図５ｂに示すように、マグネトロンスパッタ法によって、ピン層２２（厚さ５ｎｍのＴｂ１６Ｆｅ５９Ｃｏ２５、厚さ１ｎｍのＦｅ１０Ｃｏ９０）、絶縁層２１（厚さ０．７ｎｍのＭｇＯ）、記憶層２００（厚さ１ｎｍのＦｅ１０Ｃｏ９０、厚さ２ｎｍのＧｄ２２Ｃｏ７８）を積層した後、反応性スパッタ法で熱アシスト層２８−１（厚さ２０ｎｍのＴａＮ）を製膜し、最後に上部電極１２（厚さ２ｎｍのＴａ／厚さ５ｎｍのＲｕ）をマグネトロンスパッタ法によって製膜する。
【００３５】
次に、フォトリソグラフィによって、レジスト５１を直径１００ｎｍ程度の円形形状に露光、現像する。次に、図５ｃに示すように、イオンエッチングによってレジスト部以外のスパッタ膜を削り落とす。このレジストを溶媒、アッシング等で取り除いた後、層間絶縁膜２３Ｂ（厚さ６０ｎｍのＳｉＯ２）を製膜する（図５ｄ）。その後、フォトリソグラフィによって上部電極１２の上部にコンタクトホール５２を形成する（図５ｅ、図５ｆ）。その後、ビット線１１を形成する（図５ｇ）。以上のようにして本発明の第１の実施形態における磁気メモリを作製することができる。なお、熱アシスト層２８−１からの酸素拡散を抑制し、より長時間の安定動作をさせる目的で、記憶層２００と熱アシスト層２８−１との間に数ｎｍの酸化保護層（例えば、Ｔａ層、Ｒｕ層等）を製膜してもよい。
【００３６】
次に、本実施形態に係る磁気抵抗素子１−１の具体的な動作について説明する。
記憶層２００に用いたＧｄ２２Ｃｏ７８の補償温度Ｔｃｏｍｐは、１１０℃付近である。そこで、素子のサイズ（直径）を１００ｎｍ、熱アシスト層２８−１の抵抗値を４ｋΩ、電流密度を８×１０５Ａ／ｃｍ２、書き込み電流パルス幅を１０ｎｓとし、さらに、熱アシスト層２８−１で発生したジュール熱のうち、およそ半分が素子の温度上昇に寄与すると近似すると、素子１−１の温度は約１１０℃上昇し、したがって、室温を２０℃とすれば、実際の素子温度が１３０℃となる。これは補償温度Ｔｃｏｍｐ以上であるから、上記の低抵抗状態から高抵抗状態への書き込み動作が実現する。また、電流密度が６．６×１０５Ａ／ｃｍ２であれば、温度上昇は７５℃程度、素子温度は９５℃となり、補償温度Ｔｃｏｍｐ未満であるため、高抵抗状態から低抵抗状態への書き込み動作が実現する。このように、書き込み電流パルスの大きさによって、低抵抗状態と高抵抗状態との両方の状態を同一の極性電流によって書き込むことが可能になる。
【００３７】
第２の実施形態
本発明における第２の実施形態について図６を参照して説明する。第２の実施形態に係る磁気抵抗素子１−２は、図１に示した第１の実施形態におけるピン層２２（第１の磁性体）をピン層２２０に置換した点と、第１の実施形態における熱アシスト層２８−１に代えて熱アシスト層２８−２を設けた点と、第１の実施形態での記憶層２００（第２の磁性体）を図１１に示す記憶層２０に置換した点において、第１の実施形態と相違している。
【００３８】
前記ピン層２２０（第１の磁性体）は、図１の記憶層２００の構成を有している。すなわち、このピン層２２０は、絶縁層２１側の界面から順次積層した強磁性層と希土類遷移金属合金層とによって構成されている。
一方、熱アシスト層２８−２は、図１の熱アシスト層２８−１と同一の材料からなり、ピン層２２０における絶縁層２１側の界面とは反対の側の界面に接する形態で配設されている。
【００３９】
次に、この第２の実施形態に係る磁気抵抗素子１−２の動作原理について説明する。
高抵抗状態から低抵抗状態への書き込み動作については、第１の実施形態と同様、従来技術と全く同じであるので、その説明を省略する。以下、低抵抗状態から高抵抗状態への書き込み動作について、図４を参照して説明する。図４において、矢印１０２及び１０２Ａは磁化の方向を示す。第２の実施形態において、記憶層２０の補償温度Ｔｃｏｍｐは２００℃以上であり、ピン層２２０の補償温度Ｔｃｏｍｐは１１０℃付近であるものとする。
【００４０】
まず、書き込み電流が流れると、熱アシスト層２８−２の抵抗（〜４ｋΩ）によってジュール熱が発生し、この熱が熱アシスト層２８−２からピン層２２０に伝達されて、該ピン層２２０が加熱される（図４（ａ））。この加熱によって、ピン層２２０の温度が補償温度Ｔｃｏｍｐを超えると、ピン層２２０の正味の磁化は逆転する（図４（ｂ））。この状態でＳＴＴ動作を行うことにより、記憶層２０はこの時点での磁化方向をピン層２２０と同じ方向に向けるトルクを受け、磁化反転する（図４（ｃ））。書き込み電流の供給が停止するとピン層２２０の温度が低下し、補償温度Ｔｃｏｍｐ未満になると逆転した磁化は元に戻る。そのため、記憶層２０とピン層２２０の磁化方向は逆方向となり、低抵抗状態から高抵抗状態への書き込み動作が完了する（図４（ｄ））。
【００４１】
次に、第２の実施形態に係る磁気抵抗素子の作製方法を説明する。
まず、図５ａに示すように、通常のＣＭＯＳプロセスによって、シリコン基板１５上に、ドレイン領域２４、ソース領域２５、ゲート線１６、コンタクト部１７、ワード線１８、下部電極１４、絶縁体２３Ａを形成する。次に、図５ｂに示すように、マグネトロンスパッタ法によって、熱アシスト層２８−２（厚さ２０ｎｍのＴａ）、ピン層２２０（厚さ５ｎｍのＴｂ２４Ｆｅ５３Ｃｏ２３、厚さ１ｎｍのＦｅ１０Ｃｏ９０）、絶縁層２１（厚さ０．７ｎｍのＭｇＯ）、記憶層２０（厚さ１ｎｍのＦｅ１０Ｃｏ９０、厚さ２ｎｍのＧｄ２２Ｃｏ７８）、上部電極１２（厚さ２ｎｍのＴａ／厚さ５ｎｍのＲｕ）の順に製膜する。この後のプロセスについては、第１の実施形態と同様であるため、説明は省略する。
【００４２】
この第２の実施形態に係る磁気抵抗素子１−２においては、ピン層２２０に用いたＴｂ２４Ｆｅ５３Ｃｏ２３の補償温度Ｔｃｏｍｐが、１１０℃付近である。したがって、第１の実施形態と同様に、書き込み電流パルスの大きさによる熱アシスト層２８−２の温度変化によって、低抵抗状態と高抵抗状態との両方の状態を同一の極性電流によって書き込むことが可能になる。
【００４３】
第３の実施形態
本発明における第３の実施形態について説明する。第３の実施形態は、第２の実施形態に基づく磁気抵抗素子１−２の構成において、熱アシスト層２８−２に金属絶縁体転移材料を用いている。この熱アシスト層２８−２の転移温度は、室温から記憶層２０の補償温度までの温度範囲に存在している。
【００４４】
このように構成された磁気抵抗素子１−２において、単極性電流による書き込み動作が安定化する原理について説明する。図７は、熱アシスト層２８−２に用いる金属絶縁体転移材料の抵抗率の変化を示したグラフである。上記金属絶縁体転移材料は、図７に示すように、室温以上の温度で抵抗率が急激に増大するような材料を示すものとする。その材料としては、例えば（ＣｒＶ）２Ｏ３が適用される。本実施形態では、上記に例示した材料（ＣｒＶ）２Ｏ３のＣｒの置換量ｘをｘ＝０．０６程度として、その転移温度ＴＴを９０℃程度としたものを用いる。また、ピン層２２０の補償温度Ｔｃｏｍｐは約１１０℃とし、ＴＴ＜Ｔｃｏｍｐの関係にある。
【００４５】
まず、書き込み電流を流すと、絶縁層２１においてジュール熱が発生する。絶縁層２１の厚さが１．０ｎｍであれば、抵抗率（ＲＡ）が〜１０Ωｃｍ、抵抗値（Ｒ）が１．３ｋΩとなる。したがって、書き込み電流を７０μＡ、書き込み電流パルス幅を１０ｎｓとすると、上記ジュール熱により、素子温度は６０℃上昇し８０℃となる。この状態では、ピン層２２０の温度は補償温度Ｔｃｏｍｐ未満であり、高抵抗状態から低抵抗状態への書き込み動作が実現する。
【００４６】
また、書き込み電流を７５μＡ、書き込み電流パルス幅を１０ｎｓとすると、素子温度は熱アシスト層２８−２の転移温度（９０℃）を超えるため、熱アシスト層２８−２の抵抗率は２桁跳ね上がる。その結果、熱アシスト層２８−２で発生する熱量が急激に増大して、素子温度が一気に１３０℃程度まで上昇する。これにより、素子温度はピン層２２０の補償温度Ｔｃｏｍｐ以上となり、低抵抗状態から高抵抗状態への書き込み動作が実現する。このように、電流を少量増大させるだけで大きな温度変化を誘起するため、製造される個々の素子１−２の補償温度がばらついても、あまり電流マージンをとらずに安定した書き込み動作を実現する。
【００４７】
次に、第３の実施形態に係る磁気抵抗素子の作製方法を説明する。
まず、図５ａに示すように、通常のＣＭＯＳプロセスによって、シリコン基板１５上に、ドレイン領域２４、ソース領域２５、ゲート線１６、コンタクト部１７、ワード線１８、下部電極１４、絶縁体２３Ａを形成する。次に、図５ｂに示すように、基板を３５０℃に加熱し、マグネトロンスパッタ法によって、熱アシスト層２８−２（厚さ２ｎｍのＣｒ０．０１２Ｖ１．９８８Ｏ３）を製膜する。その後、ピン層２２０（厚さ５ｎｍのＴｂ２４Ｆｅ５３Ｃｏ２３、厚さ１ｎｍのＦｅ１０Ｃｏ９０）、絶縁層２１（厚さ０．７ｎｍのＭｇＯ）、記憶層２０（厚さ１ｎｍのＦｅ１０Ｃｏ９０、厚さ２ｎｍのＧｄ２２Ｃｏ７８）、上部電極１２（厚さ２ｎｍのＴａ／厚さ５ｎｍのＲｕ）の順に製膜する。この後のプロセスについては、第１の実施形態と同様であるため、説明は省略する。
【００４８】
ここで、熱アシスト層２８−２の材料としては、例えば、（ＣｒＶ）２Ｏ３、ＬａＳｒＭｎＯ等のように、室温〜３５０℃程度の温度範囲に転移温度を持つ金属絶縁体転移材料が適する。なぜなら、ピン層２２０を３５０℃よりも高い温度に加熱すると、該ピン層２２０に含まれる希土類遷移金属合金が結晶化してしまう恐れがあるからである。
【００４９】
また、これらの合金のように転移温度ＴＴにおいて非常に急峻な抵抗率の変化が示されなくても、室温から補償温度までの温度範囲で温度上昇によって抵抗率が増大する（正の温度抵抗係数を持つ）ＰＴＣ（Positive Temperature Coefficient）材料を用いても、同様の原理により単極性電流による書き込み動作を安定化することが可能である。このような材料としては、例えば、ＬａＳｒＣｕＯ４、第３種元素をドープしたＢａＴｉＯ３（例えば、ＢａＮａＴｉＯ３等）、ＹＢａ２Ｃｕ３Ｏ７、Ｓｒ２Ｃｕ３Ｏ５、ＬａＳｒＣｏＯ３、ＮａＮｂＯ３、ＢｉＦｅＯ３等が知られている。
【００５０】
なお、上記ＰＴＣ材料を用いる場合、室温から補償温度までの温度範囲で常に抵抗率が増加するような材料を用いてもよいが、必ずしもその必要はなく、補償温度の±５℃程度の温度範囲において抵抗率が増大すれば、上記動作には十分である。ただし、±５℃の範囲での抵抗値の変化は、５００Ω以上であることが望ましい。例えば、書き込み電流を５×１０５Ａ／ｃｍ２前後まで減少させた場合、５００Ωの抵抗でおよそ１０℃弱の温度上昇への寄与があると計算できる。製造される個々の磁気抵抗素子１−２における前記ピン層２２０内の希土類遷移金属合金の組成のバラつきを±０．２％以内に抑えた場合であっても、補償温度のバラつきは７〜８℃程度と推定され、マージンとしては１０℃程度が必要であると考えられるためである。
【００５１】
熱アシスト層２８−２として用いられる材料（Ｖ１−ｘＣｒｘ）２Ｏ３において、ｘ＝０．００６である材料（Ｃｒ０．００６Ｖ０．９９４）２Ｏ３は、金属絶縁体転移温度を９０℃付近に持ち、この温度を境に抵抗率が２桁増大する。高抵抗状態から低抵抗状態への書き込み動作の電流値を７０μＡとすると、上記の通り素子温度は８０℃となる。また、低抵抗状態から高抵抗状態への書き込み動作の電流値を７５μＡとすると、素子温度は１３０℃となり、補償温度に対して２０℃のマージンを確保できる。仮に熱アシスト層２８−２がなかった場合、素子温度を１３０℃とするためには、９５μＡの電流が必要である。図８は、熱アシスト層２８−２に流す電流と磁気抵抗素子１−２の温度との関係を例示したものである。図８において、点線は、第１、第２の実施形態において用いられる通常の抵抗材料によって熱アシスト層２８−２を形成した場合の電流−温度特性を示し、また、実線は、前記金属絶縁体転移材料によって熱アシスト層２８−２を形成した場合の電流−温度特性を示している。この図８に示すように、熱アシスト層２８−２に金属絶縁体転移材料を用いた場合には、同じ温度マージンを確保するために必要な電流値はＩ１からＩ１’へと低下する。このように、本実施形態におけるメモリによれば、低電流であっても安定した書き込み動作を実現できる。
【００５２】
なお、本実施形態における熱アシスト層の材料を、第１の実施形態の熱アシスト層２８−１に適用しても、本実施形態と同様の効果を奏することが可能である。
【００５３】
第４の実施形態
図９は、図１及び図６に示す磁気抵抗素子１（１−１、１−２）を用いたメモリーセル８を、図１０は、このメモリーセル８を配列してなるクロスポイント型メモリーセルアレイを含む不揮発性半導体記憶装置１０を示している。
【００５４】
既に説明したように、本発明の磁気抵抗素子１−１、１−２は、単極性の電気パルスでのスイッチングが可能である。メモリーセル８は、磁気抵抗素子１に選択スイッチとしての整流素子９（例えば、ダイオード）を直列に接続した構成を有する。したがって、個々のメモリーセル８をアレイ状に配設することにより、図１０に示すクロスポイント型不揮発性半導体記憶装置１０が形成される。
なお、個々のメモリーセル８の製造に際しては、例えば、あらかじめシリコン基板１５（図１）上に整流素子９を形成し、その上部に磁気抵抗素子１を形成することが可能である。そして、メモリーセル８における磁気抵抗素子１の記憶層２０、２００（図１、図６参照）側から、正極性の電気パルスを印加することで、該メモリーセル８に効率的なスイッチングを行わせることが可能である。
【００５５】
ところで、磁気抵抗素子１を作製するために必要なプロセス温度は、アニール温度として必要な３５０℃程度以下である。したがって、磁気抵抗素子１の下部に形成する電気パルス供給用のトランジスタ（例えばＭＯＳＦＥＴ）あるいは前記セル選択スイッチ用整流素子９の性能がアニール温度の影響によって損なわれることはない。なお、上記不揮発性半導体記憶装置１０を３次元的に積層して、トータルのメモリ容量を増加させることも可能である。この場合、配線数が増加することになるが、配線材は、上記アニール温度３５０℃に十分耐えうるので、その配線が温度によって劣化するという恐れはない。
【００５６】
次に、図１０を参照して、クロスポイント型メモリーセルアレイとしての構成を有する不揮発性半導体記憶装置１０についてより詳細に説明する。この不揮発性半導体記憶装置１０において、記憶させるべき情報の内容が書き込まれる際には、ワードラインＷＬｉ（ｉ＝１〜ｎ）のうちのアクセスされるワードに対応するラインがワードラインデコーダ１１０によって選択され、その選択されたワードラインに接続されたメモリーセル８の行に対して、書き込むべきデータに対応する信号が、ビットラインデコーダ１２０からビットラインＢＬｉ（ｉ＝１〜ｍ）を通じて、対応するメモリーセル８に対して印加される。アクセスされないワードのワードラインは、整流素子（ダイオード）９の作用によって、電流がメモリーセル８に流れないようにされる。すなわち、アクセスされるワードのワードラインのみがＧＮＤに接続される。そして、アクセスされるメモリーセル８に対して接続されたビットライン及びワードラインの間には、書き込みが必要なデータに応じて、セット動作又はリセット動作が実現するような信号がビットラインデコーダ１２０から印加される。
【００５７】
次に、読み出し動作について説明する。ビットラインデコーダ１２０は、各ビットラインに対応して設けられた電流検出部（図示しない）を備えている。読み出しの際には、書き込み時と同様に、ワードラインデコーダ１１０によってアクセスされるワードラインが選択され、そのワードラインに対して各ビットラインから流れ込む電流が上記電流検出部によって検出される。そこで、ビットラインデコーダ１２０は、各ビットラインに対応するメモリーセル８の抵抗に応じた電圧値を検出し、この電圧値に基づいてメモリーセル８の状態を読み出す。
【００５８】
以上、本発明の実施の形態について述べたが、本発明は既述の実施の形態に限定されるものではなく、本発明の技術的思想に基づいて各種の変形、変更、及び組み合わせが可能である。
例えば、第１の実施形態では、図１において記憶層２００に熱アシスト層２８−１を積層しているが、これに限定されない。すなわち、熱アシスト層２８−１は、記憶層２００を加熱することができれば、磁気トンネル接合部１３の任意の位置に形成することができる。例えば、熱アシスト層２８−１を下部電極１４とピン層２２との間に介在させるようにしてもよい。第２の実施形態についても同様である。
【符号の説明】
【００５９】
１、１−１、１−２  磁気抵抗素子
８  メモリーセル
９  ダイオード
１０、１０−１、１０−２  不揮発性半導体記憶装置
１１  ビット線
１２  上部電極
１３  磁気トンネル接合（ＭＴＪ）部
１４  下部電極
１５  シリコン基板
１６  ゲート線
１７  コンタクト部
１８  ワード線
２０、２００  記憶層（第２の磁性体）
２１  絶縁層
２２、２２０  ピン層（第１の磁性体）
２３、２３Ａ、２３Ｂ  層間絶縁膜
２４  ドレイン領域
２５  ソース領域
２８−１、２８−２  熱アシスト層
５１  レジスト部
５２  コンタクトホール
１０２、１０２Ａ  磁化の方向
１１０  ワードラインデコーダ
１２０  ビットラインデコーダ
【図１】
0005578448.tif 000002
【図２】
0005578448.tif 000003
【図３】
0005578448.tif 000004
【図４】
0005578448.tif 000005
【図５ａ】
0005578448.tif 000006
【図５ｂ】
0005578448.tif 000007
【図５ｃ】
0005578448.tif 000008
【図５ｄ】
0005578448.tif 000009
【図５ｅ】
0005578448.tif 000010
【図５ｆ】
0005578448.tif 000011
【図５ｇ】
0005578448.tif 000012
【図６】
0005578448.tif 000013
【図７】
0005578448.tif 000014
【図８】
0005578448.tif 000015
【図９】
0005578448.tif 000016
【図１０】
0005578448.tif 000017
【図１１】
0005578448.tif 000018
【図１２】
0005578448.tif 000019