(57)【特許請求の範囲】
【請求項１】
炭化珪素からなるＳｉＣ層を準備する工程と、
前記ＳｉＣ層の主面上に、チタンとアルミニウムと珪素とを含有するオーミック電極を形成する工程とを備える半導体装置の製造方法であり、
前記ＳｉＣ層を準備する工程は、導電型がｎ型であるｎ型領域と、導電型がｐ型であるｐ型領域とを形成する工程を含み、
前記オーミック電極を形成する工程は、前記ｎ型領域と前記ｐ型領域とのそれぞれと接触するように前記オーミック電極となるべき導電体層を前記ＳｉＣ層の主面上に形成する工程と、前記導電体層を前記オーミック電極とするため熱処理する工程とを含み、
前記熱処理する工程の後、前記オーミック電極の表面を酸素含有雰囲気に曝露するときの前記オーミック電極の温度を１００℃以下にする、半導体装置の製造方法。
【請求項２】
前記オーミック電極を形成する工程の後に、前記オーミック電極の一方の主面上に電極パッドを形成する工程をさらに備える、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記オーミック電極を形成する工程の後、前記電極パッドを形成する工程の前に、前記オーミック電極の一方の主面上に形成された高抵抗層を除去する工程を備える、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記オーミック電極を形成する工程の後、前記電極パッドを形成する工程の前に、前記オーミック電極の一方の主面上を酸素含有雰囲気中にて１００℃以下に保つ工程を備える、請求項２に記載の半導体装置の製造方法。
【請求項５】
前記オーミック電極を形成する工程の後、前記電極パッドを形成する工程の前に、前記オーミック電極の一方の主面上に保護膜を形成する工程を備える、請求項２に記載の半導体装置の製造方法。
【請求項６】
前記導電体層を前記ＳｉＣ層の主面上に形成する工程では、前記導電体層としてチタン膜とアルミニウム膜と珪素膜とを含む積層体が形成され、
前記チタン膜の厚みは１００Å以上４００Å以下である、請求項１〜請求項５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記珪素膜の厚みは１００Å以上５００Å以下である、請求項１〜請求項６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記アルミニウム膜の厚みは前記チタン膜の１．５倍以上６倍以下である、請求項１〜請求項７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記導電体層を前記ＳｉＣ層の主面上に形成する工程は、前記主表面上にチタン膜を形成する工程と、前記チタン膜上にアルミニウム膜を形成する工程と、前記アルミニウム膜上に珪素膜を形成する工程を有する、請求項１〜請求項８のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであり、より特定的には、電極の接触抵抗の増加を抑制する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置においては、導電型がｎ型であるｎ型領域と、導電型がｐ型であるｐ型領域とが形成され、当該ｎ型領域およびｐ型領域には、電極が接続される構造が採用される場合が多い。近年、半導体装置が使用される装置の高効率化の進行に伴い、半導体装置に対しても高効率化の要求がある。半導体装置を高効率化するためには、上記電極は、それ自身の抵抗（電気抵抗）が小さいだけでなく、上記ｎ型領域およびｐ型領域との接触抵抗が小さいことが必要とされる。
【０００３】
一方、近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素（ＳｉＣ）の採用が進められつつある。ＳｉＣは、従来から半導体装置を構成する材料として広く使用されている珪素（Ｓｉ）に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料としてＳｉＣを採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、ＳｉＣを材料として採用した半導体装置は、Ｓｉを材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
【０００４】
しかし、ＳｉＣを半導体装置の素材として採用した場合、Ｓｉを半導体装置の素材として採用した場合に比べて、ｎ型領域およびｐ型領域と電極とのショットキー障壁が大きくなることを回避することは難しく、その結果としてｎ型領域およびｐ型領域と電極との接触抵抗の上昇を抑制することは容易ではないという問題があった。
【０００５】
これに対し、ｎ型不純物（導電型がｎ型である不純物）を含むｎ型ＳｉＣ領域と接触する電極の材料としてはＮｉ（ニッケル）、ｐ型不純物（導電型がｐ型である不純物）を含むｐ型ＳｉＣ領域と接触する電極の材料としてはＴｉ（チタン）／Ａｌ（アルミニウム）あるいはＡｌＳｉ合金を採用することにより、接触抵抗を低減可能であることが知られている（たとえば非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】谷本  智、外４名、「ＳｉＣデバイスのオーミックコンタクト形成技術」、電子通信学会論文誌、社団法人電子通信学会、２００３年４月、Ｖｏｌ．Ｊ８６−Ｃ、Ｎｏ．４、ｐ３５９−３６７
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のように、電極と接触する領域がｎ型ＳｉＣ領域であるかｐ型ＳｉＣ領域であるかに応じて、電極を構成する材料を適切に選択することにより、半導体装置の素材としてＳｉＣを採用した場合でも、ｎ型領域およびｐ型領域と電極との接触抵抗を低減することができる。しかし、ｎ型領域に接触する電極を構成する材料とｐ型領域に接触する電極を構成する材料とが異なる場合、これらの電極を形成する複数の工程が必要となり、製造工程の工程数が増加する。その結果、半導体装置の製造コストが上昇するという問題を生じる。また、ｎ型領域に接触する電極を構成する材料とｐ型領域に接触する電極を構成する材料とが異なることは、半導体装置の集積度の向上を阻害する要因ともなる。
【０００８】
そこで上述した問題を解決する手段として、近年、電極を構成する材料としてＴｉ、ＡｌおよびＳｉを含有するオーミックコンタクト電極を用いることが検討されている。Ｔｉ、ＡｌおよびＳｉを含有するオーミックコンタクト電極は、ｎ型ＳｉＣ領域およびｐ型ＳｉＣ領域のいずれとも接触抵抗を十分に抑制しつつ接触可能である。
【０００９】
しかし上述したチタン、アルミニウムおよび珪素を含有するオーミックコンタクト電極は、電極中に含まれるチタンおよびアルミニウムの成分が非常に酸化しやすい。このため、当該電極を高温の場所に放置すると直ちに酸化する。すなわち、電極とｎ型ＳｉＣ領域およびｐ型ＳｉＣ領域との間に酸化膜が形成される。この酸化膜は電気的に絶縁であるため、電極とｎ型ＳｉＣ領域およびｐ型ＳｉＣ領域との間の電気抵抗となる。すなわち、当該電極が酸化すれば、直ちに当該電極はｎ型ＳｉＣ領域およびｐ型ＳｉＣ領域との接触抵抗を増大させることになる。
【００１０】
本発明は、上記の問題に鑑みなされたものであり、その目的は、ｎ型ＳｉＣ領域とｐ型ＳｉＣ領域との両方と接触可能であり、かつ酸化による接触抵抗の増加を抑制することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置の製造方法は、炭化珪素からなるＳｉＣ層を準備する工程と、ＳｉＣ層の主表面上に、チタンとアルミニウムと珪素とを含有するオーミック電極を形成する工程とを備える半導体装置の製造方法である。ＳｉＣ層を準備する工程は、導電型がｎ型であるｎ型領域と、導電型がｐ型であるｐ型領域とを形成する工程を含む。オーミック電極を形成する工程は、ｎ型領域とｐ型領域とのそれぞれと接触するようにオーミック電極となるべき導電体層をＳｉＣ層の主表面上に形成する工程と、導電体層をオーミック電極とするため熱処理する工程とを含む。熱処理する工程の後、オーミック電極の表面を酸素含有雰囲気に曝露するときのオーミック電極の温度を１００℃以下にする。なおここで主表面とは、表面のうち最も面積の大きい主要な面を指す。
【００１２】
炭化珪素からなるＳｉＣ層の主表面上に形成されるオーミック電極としては、たとえばチタンとアルミニウムと珪素とを含有する合金であるオーミックコンタクト電極が考えられる。発明者は鋭意研究の末、上述した合金化されたオーミックコンタクト電極を、酸素含有雰囲気中にて１００℃を超える温度に加熱すると、当該オーミックコンタクト電極の主面の近傍における当該合金が酸化されることを見出した。したがって、熱処理により上記合金化されたオーミックコンタクト電極が形成された後、酸素含有雰囲気中に当該オーミック電極を曝露させる。このとき当該オーミックコンタクト電極の主面近傍を１００℃以下に保てば、当該オーミックコンタクト電極の主面近傍が酸化され、当該主面近傍に電気抵抗の高い高抵抗層が形成されることを抑制することができる。このため、当該オーミックコンタクト電極の主面における接触抵抗の増大を抑制することができる。なお、合金化されたオーミックコンタクト電極が形成された後、酸素を含有しない雰囲気中にオーミックコンタクト電極を曝露させる場合は、当該雰囲気が１００℃を超える温度であっても、当該オーミックコンタクト電極の主面近傍が酸化されることを抑制することができる。
【００１３】
上述した本発明に係る半導体装置の製造方法においては、オーミック電極を形成する工程の後に、オーミック電極の一方の主面上に電極パッドを形成する工程をさらに備えることが好ましい。このようにオーミック電極の主面上を金属材料からなる表面電極パッドで覆えば、たとえ当該オーミック電極が酸素を含有する１００℃を超える雰囲気下に置かれたとしても、オーミック電極の主面近傍が酸化され、当該主面近傍に電気抵抗の高い高抵抗層が形成されることを抑制することができる。このため、当該オーミックコンタクト電極の主面における接触抵抗の増大を抑制することができる。また、当該表面電極パッドにより、たとえば１台の基板上に形成された複数のＭＯＳＦＥＴなどの半導体装置同士を電気的に接続することができる。
【００１４】
上述した本発明に係る半導体装置の製造方法においては、オーミック電極を形成する工程の後、上記電極パッドを形成する工程の前に、上記オーミック電極の一方の主面上に形成された高抵抗層を除去する工程を含むことが好ましい。
【００１５】
上述したように熱処理により合金化させてオーミック電極を形成した後、酸素含有雰囲気中にてオーミック電極を１００℃以下にすれば、当該オーミック電極の主面近傍が酸化され、高抵抗層が形成されることを抑制することができる。しかし、この後電極パッドを形成する工程までの間に、たとえば裏面電極パッドを形成する工程や、基板を洗浄する工程などを備えている。これらの工程を行なう際に、当該オーミック電極の主面が酸素を含有する１００℃以上の雰囲気に曝露されると、当該オーミック電極の主面近傍が酸化され、高抵抗層が形成される可能性がある。そこで、電極パッドを形成する工程を行なう前に、オーミック電極の一方の主面上に形成された高抵抗層を除去する工程を行なうことが好ましい。この用に高抵抗層を除去した上で電極パッドを行なえば、オーミック電極が高抵抗層を含まない状態とすることができる。このため当該オーミックコンタクト電極の主面における接触抵抗の増大を抑制することができる。なお、高抵抗層を除去する効果を最大にするため、高抵抗層を除去する工程は、電極パッドを形成する工程の直前に行なうことがより好ましい。
【００１６】
上述した本発明に係る半導体装置の製造方法においては、オーミック電極を形成する工程の後、上記電極パッドを形成する工程の前に、上記オーミック電極の一方の主面上を酸素含有雰囲気中にて１００℃以下に保つ工程を含んでいてもよい。
【００１７】
上述したように、オーミック電極を形成した後、電極パッドを形成する工程までの間に、たとえば裏面電極パッドを形成する工程や、基板を洗浄する工程などを備えている。これらの工程を行なう際に、当該オーミック電極の主面が酸素を含有する１００℃を超える雰囲気に曝露されると、当該オーミック電極の主面近傍が酸化され、高抵抗層が形成される可能性がある。そこで、オーミック電極を形成する（合金化を行なう）工程の後、電極パッドを形成する工程を行なうまでの間は、当該オーミック電極の主面が酸素を含有する１００℃を超える雰囲気に曝露されないようにする。つまり、オーミック電極が載置される雰囲気が酸素含有雰囲気である場合、当該雰囲気の温度を１００℃以下に保つ。このようにすれば、当該オーミック電極の主面が酸化されることを抑制した場合においても、当該オーミック電極の主面上に電極パッドを形成する工程を行なう直前まで、オーミック電極の主面が酸化されない状態を保つことができる。したがって、当該オーミックコンタクト電極の主面における接触抵抗の増大を抑制することができる。なお、当該オーミック電極の主面が酸化されることをより確実に抑制するためには、オーミック電極を形成する（合金化を行なう）工程の後、電極パッドを形成する工程を行なうまでの間は、上記温度を６０℃以下に保つことがより好ましい。
【００１８】
上述した本発明に係る半導体装置の製造方法においては、オーミック電極を形成する工程の後、上記電極パッドを形成する工程の前に、上記オーミック電極の一方の主面上に保護膜を形成する工程を含んでいてもよい。
【００１９】
上述したように、オーミック電極を形成した後、電極パッドを形成する工程を行なうまでの間に、オーミック電極の主面近傍が酸化される可能性がある。これを抑制するために、オーミック電極を形成する工程の後、上記電極パッドを形成する工程の前に、上記オーミック電極の一方の主面上に保護膜を形成する工程を行なうことが好ましい。このようにすれば、保護膜の作用により、オーミック電極の主面近傍が酸化されることを抑制することができる。なお、保護膜を形成する工程は、熱処理により合金化されたオーミック電極が形成された直後に行なうことが好ましい。また、当該保護層は本発明に係る半導体装置の構成要素ではない。このため当該保護膜は、電極パッドを形成する工程を行なう直前に除去することが好ましい。
上記半導体装置の製造方法において、導電体層をＳｉＣ層の主面上に形成する工程では、前記導電体層としてチタン膜とアルミニウム膜と珪素膜とを含む積層体が形成され、チタン膜の厚みは１００Å以上４００Å以下であってもよい。
上記半導体装置の製造方法において、珪素膜の厚みは１００Å以上５００Å以下であってもよい。
上記半導体装置の製造方法において、アルミニウム膜の厚みはチタン膜の１．５倍以上６倍以下であってもよい。
上記半導体装置の製造方法において、導電体層をＳｉＣ層の主面上に形成する工程は、主表面上にチタン膜を形成する工程と、チタン膜上にアルミニウム膜を形成する工程と、アルミニウム膜上に珪素膜を形成する工程を有していてもよい。
【発明の効果】
【００２０】
本発明の製造方法によれば、ｎ型ＳｉＣ領域とｐ型ＳｉＣ領域との両方と接触可能であり、かつ酸化による接触抵抗の増加を抑制することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明における半導体装置としてのＭＯＳＦＥＴの主要な構成要素を示す概略断面図である。
【図２】実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図３】図２におけるオーミック電極材料を形成する工程の詳細を示すフローチャートである。
【図４】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図５】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図６】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図７】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図８】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図９】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１０】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１１】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１２】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１３】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１４】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１５】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１６】実施の形態１におけるＭＯＳＦＥＴの完成した態様を示す概略断面図である。
【図１７】実施の形態２におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図１８】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１９】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２０】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２１】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２２】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２３】実施の形態２におけるＭＯＳＦＥＴの完成した態様を示す概略断面図である。
【図２４】実施の形態３におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図２５】実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２６】実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２７】実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２８】実施の形態４におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【発明を実施するための形態】
【００２２】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００２３】
（実施の形態１）
まず、実施の形態１におけるＭＯＳＦＥＴについて説明する。図１を参照して、実施の形態１におけるＭＯＳＦＥＴ１は、炭化珪素（ＳｉＣ）からなり、導電型がｎ型（第１導電型）の基板であるｎ＋ＳｉＣ基板１１と、ＳｉＣからなり、導電型がｎ型（第１導電型）の半導体層としてのｎ−ＳｉＣ層１２と、導電型がｐ型（第２導電型）の第２導電型領域としての一対のｐボディ１３と、導電型がｎ型（第１導電型）の高濃度第１導電型領域としてのｎ＋ソース領域１４と、導電型がｐ型（第２導電型）の高濃度第２導電型領域としてのｐ＋領域１８とを備えている。ｎ＋ＳｉＣ基板１１は、高濃度のｎ型不純物（導電型がｎ型である不純物）、たとえばＮ（窒素）を含んでいる。ＭＯＳＦＥＴ１がｎ＋ＳｉＣ基板上に周期的に繰り返すように複数並ぶことにより、全体として１台のデバイスを形成する。
【００２４】
ｎ−ＳｉＣ層１２は、ｎ＋ＳｉＣ基板１１の一方の主面１１Ａ上に、たとえば１０μｍ程度の厚みで形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ｎ−ＳｉＣ層１２に含まれるｎ型不純物は、たとえばＮ（窒素）やＰ（リン）であり、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度、たとえば１×１０１６ｃｍ−３の濃度で含まれている。なお、ここで主面とは、表面のうち最も面積の大きい主要な面をいう。
【００２５】
一対のｐボディ１３は、ｎ−ＳｉＣ層１２において、ｎ＋ＳｉＣ基板１１側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型（第２導電型）となっている。ｐボディ１３に含まれるｐ型不純物は、たとえばＡｌ、Ｂ（硼素）などであり、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度、たとえば１×１０１７ｃｍ−３の濃度で含まれている。
【００２６】
ｎ＋ソース領域１４は、第２の主面１２Ｂを含み、かつｐボディ１３に取り囲まれるように、一対のｐボディ１３のそれぞれの内部に一対形成されている。ｎ＋ソース領域１４は、ｎ型不純物、たとえばＰ（リン）などをｎ−ＳｉＣ層１２に含まれるｎ型不純物よりも高い濃度、たとえば１×１０２０ｃｍ−３の濃度で含んでいる。
【００２７】
ｐ＋領域１８は、一対のｐボディ１３のそれぞれの内部の、一対のｎ＋ソース領域１４に挟まれた領域に、第２の主面１２Ｂを含むように形成されている。
ｐ＋領域１８は、ｐ型不純物、たとえばＡｌ、Ｂなどをｐボディ１３に含まれるｐ型不純物よりも高い濃度、たとえば１×１０２０ｃｍ−３の濃度で含んでいる。なお、図１の第２の主面１２Ｂが延在する方向に関して、ｐボディ１３の内部の一対のｎ＋ソース領域１４およびｐ＋領域１８は互いに接触するように配置されている。
【００２８】
さらに、図１を参照して、ＭＯＳＦＥＴ１は、ゲート絶縁膜としてのゲート酸化膜１５と、ゲート電極１７と、一対のソースコンタクト電極１６とを備えている。
【００２９】
ゲート酸化膜１５は、第２の主面１２Ｂに接触し、１つのｐボディ１３の内部に形成されたｎ＋ソース領域１４のうち一方から、第２の主面１２Ｂが延在する方向に関して上記ｐボディ１３と隣り合う位置に配置された他のｐボディ１３の内部に形成されたｎ＋ソース領域１４のうち一方の上部表面にまで延在するようにｎ−ＳｉＣ層１２の第２の主面１２Ｂ上に形成される。ゲート酸化膜１５は、たとえば二酸化珪素（ＳｉＯ２）からなっている。
【００３０】
ゲート電極１７は、１つのｐボディ１３の内部に形成されたｎ＋ソース領域１４のうち一方から、第２の主面１２Ｂが延在する方向に関して上記ｐボディ１３と隣り合う位置に配置された他のｐボディ１３の内部に形成されたｎ＋ソース領域１４のうち一方の上部表面にまで延在するように、ゲート酸化膜１５に接触して配置されている。また、ゲート電極１７は、ポリシリコン、Ａｌなどの導電体からなっている。
【００３１】
ソースコンタクト電極１６は、一対のｐボディ１３のそれぞれの内部に配置された一対のｎ＋ソース領域１４のうち一方のｎ＋ソース領域１４から、これに接触するように配置されるｐ＋領域１８および他方のｎ＋ソース領域１４に接触するように延在する。なおソースコンタクト電極１６もゲート酸化膜１５と同様に第２の主面１２Ｂ上に、第２の主面１２Ｂに接触して配置されている。言い換えれば、第２の主面１２Ｂ上のうち、ゲート酸化膜１５が形成されていない領域にはソースコンタクト電極１６が配置されている。そして、ソースコンタクト電極１６は、Ｔｉ、ＡｌおよびＳｉを含有している。より具体的には、ソースコンタクト電極１６は、Ｔｉ、Ａｌ、ＳｉおよびＣ（炭素）を含有し、残部Ｏ（酸素）などの不純物からなっている。
【００３２】
なお図１にはＭＯＳＦＥＴ１の動作原理上重要な構成要素のみを描写している。このため図１において図示されていないが、ＭＯＳＦＥＴ１には通例、表面電極パッドや裏面電極パッド、層間絶縁膜にパシベーション膜、が配置されている。表面電極パッドは、ソースコンタクト電極１６に接触して形成されており、ＴｉやＡｌなどの導電体からなっている。表面電極パッドは、ソースコンタクト電極１６を挟んでｎ＋ソース領域１４と電気的に接続されている。また図１のＭＯＳＦＥＴ１の場合、表面電極パッドは、一方のソースコンタクト電極１６から、これと隣り合う位置に配置された他方のソースコンタクト電極１６まで接続するように配置される。
【００３３】
裏面電極パッドは、図１の構成を有するＭＯＳＦＥＴ１の場合、ドレイン電極としての機能を有する。この裏面電極パッドは、ｎ＋ＳｉＣ基板１１においてｎ−ＳｉＣ層１２が形成される側の主面である一方の主面１１Ａとは反対側の主面である他方の主面１１Ｂに接触して、ドレイン電極として形成されている。このドレイン電極は、たとえば上記ソースコンタクト電極１６と同じＴｉ、ＡｌおよびＳｉを含有する材料からなっていてもよいし、Ｎｉなど、ｎ＋ＳｉＣ基板１１とオーミックコンタクト可能な他の材料からなっていてもよい。これにより、ドレイン電極はｎ＋ＳｉＣ基板１１と電気的に接続されている。
【００３４】
層間絶縁膜は、たとえば図１の一方のソースコンタクト電極１６と他方のソースコンタクト電極１６とを接続するように配置された表面電極パッドとゲート電極１７とを外部と電気的に絶縁するとともに、ＭＯＳＦＥＴ１を保護する機能を有するものである。この層間絶縁膜は、たとえばＳｉＯ２からなっている。
【００３５】
パシベーション膜は、ＭＯＳＦＥＴ１の構成要素が一通り形成されたところで、最終的に当該ＭＯＳＦＥＴ１を外側から保護する保護膜として形成されるものである。これも層間絶縁膜と同様に、たとえばＳｉＯ２からなっている。
【００３６】
すなわち、本実施の形態におけるＭＯＳＦＥＴ１は、ｎ＋ＳｉＣ基板１１と、ｎ＋ＳｉＣ基板１１上に形成され、炭化珪素からなるＳｉＣ層としてのｎ−ＳｉＣ層１２と、ｎ−ＳｉＣ層１２に接触して配置されるソースコンタクト電極１６と、ソースコンタクト電極１６への電気信号の入力を容易とするための表面電極パッドを備えている。このためソースコンタクト電極１６はｎ−ＳｉＣ層１２とオーミック接触することにより配置されたオーミックコンタクト電極である。ソースコンタクト電極１６は、ｎ＋ソース領域１４とｐ＋領域１８との両方に対してオーミック接触するためにＴｉ、ＡｌおよびＳｉを含有するオーミックコンタクト電極としてのソースコンタクト電極１６となっている。つまりソースコンタクト電極１６は、ｎ＋ソース領域１４に接触する領域からｐ＋領域１８に接触する領域にまで延在するように配置されている。
【００３７】
本実施の形態におけるＭＯＳＦＥＴ１においては、ｎ−ＳｉＣ層１２に接触して配置されるソースコンタクト電極１６が、Ｔｉ、ＡｌおよびＳｉを含有する。このソースコンタクト電極１６は、Ｔｉ／Ａｌからなる電極と遜色ない接触抵抗でｐ＋領域１８と接触可能であると同時に、Ｎｉからなる電極と遜色ない接触抵抗でｎ＋ソース領域１４と接触することができる。そして、このソースコンタクト電極１６は、ｎ＋ソース領域１４に接触する領域からｐ＋領域１８に接触する領域にまで延在するように配置されている。その結果、本実施の形態におけるＭＯＳＦＥＴ１は、製造工程の工程数の低減や集積度の向上を可能とする半導体装置となっている。
【００３８】
より具体的には、ＤＭＯＳ構造を有する本実施の形態におけるＭＯＳＦＥＴ１では、ｎ＋ソース領域１４とｐボディ１３とを同電位に保持する必要がある。そのため、ソースコンタクト電極１６に対しては、接触抵抗を低減しつつ、ｎ＋ソース領域１４およびｐボディ１３の両方に電気的に接続されることが求められる。さらに、ＭＯＳＦＥＴ１においては、オン抵抗を低減するため、ｎ＋ソース領域１４とソースコンタクト電極１６とを接触抵抗を抑制しつつ電気的に接続する必要がある。これに対し、本実施の形態におけるＭＯＳＦＥＴ１のソースコンタクト電極１６は、Ｔｉ、ＡｌおよびＳｉを含有することによりｎ＋ソース領域１４およびｐボディ１３（ｐ＋領域１８）の両方に対して低い接触抵抗で接触している。その結果、ＭＯＳＦＥＴ１は、製造工程の工程数の低減や集積度の向上が可能な半導体装置となっている。
【００３９】
次に、ＭＯＳＦＥＴ１の動作について説明する。図１の中央に位置するゲート電極１７に閾値以下の電圧を与えた状態、すなわちオフ状態では、図１の中央に位置するゲート酸化膜１５の直下に位置するｐボディ１３とｎ−ＳｉＣ層１２との間が逆バイアスとなり、非導通状態となる。一方、図１の中央に位置するゲート電極１７に正の電圧を印加していくと、図１の左側に位置するｐボディ１３のうち、中央のゲート酸化膜１５と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ＋ソース領域１４とｎ−ＳｉＣ層１２とが電気的に接続され、ソースコンタクト電極１６（またはソースコンタクト電極１６に接続された表面電極パッド）とドレイン電極との間に電流が流れる。
【００４０】
このようにソースコンタクト電極１６（またはソースコンタクト電極１６に接続された表面電極パッド）とドレイン電極との間に電流を流すためには、ソースコンタクト電極１６とｎ＋ソース領域１４およびｐボディ１３の両方との接触抵抗を低減しつつ、ｎ＋ソース領域１４およびｐボディ１３の両方に電気的に接続されることが求められる。さらに、ＭＯＳＦＥＴ１においては、オン抵抗を低減するため、ｎ＋ソース領域１４とソースコンタクト電極１６とを接触抵抗を抑制しつつ電気的に接続する必要がある。このような要求を満足するために、本実施の形態におけるＭＯＳＦＥＴ１は以下に述べる製造方法により形成されている。
【００４１】
次に、本発明に従った半導体装置の製造方法の一実施の形態である実施の形態１における半導体装置としてのＭＯＳＦＥＴの製造方法について説明する。図２を参照して、実施の形態１におけるＭＯＳＦＥＴの製造方法においては、まず、ＳｉＣ基板を準備する工程（Ｓ１０）が実施される。この工程（Ｓ１０）では、第１導電型のＳｉＣ基板が準備される。具体的には、図４を参照して、たとえば六方晶ＳｉＣからなり、ｎ型不純物を含むことにより導電型がｎ型であるｎ＋ＳｉＣ基板１１が準備される。
【００４２】
次に、図２を参照して、ｎ型層を形成する工程（Ｓ２０）が実施される。この工程（Ｓ２０）では、ｎ＋ＳｉＣ基板１１上に第１導電型の半導体層が形成される。具体的には、図４を参照して、エピタキシャル成長によりｎ＋ＳｉＣ基板１１の一方の主面１１Ａ上に炭化珪素からなるｎ−ＳｉＣ層１２が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ４（シラン）とＣ３Ｈ８（プロパン）との混合ガスを採用して実施することができる。このとき、ｎ型不純物として、たとえばＮやＰを導入することが好ましい。これにより、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度のｎ型不純物を含むｎ−ＳｉＣ層１２を形成することができる。具体的にはたとえばｎ−ＳｉＣ層１２中のｎ型不純物の濃度は５×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下とすることが好ましい。
【００４３】
次に、図２を参照して、ｐボディを形成する工程（Ｓ２１）が実施される。この工程（Ｓ２１）では、図５を参照して、ｎ−ＳｉＣ層１２において、ｎ＋ＳｉＣ基板１１側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂを含むように、第２導電型の第２導電型領域が形成される。具体的には、まず、第２の主面１２Ｂ上に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）によりＳｉＯ２からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望の第２導電型領域としてのｐボディ１３の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜が部分的に除去されることにより、ｎ−ＳｉＣ層１２上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いて、Ａｌなどのｐ型不純物をｎ−ＳｉＣ層１２にイオン注入することにより、ｎ−ＳｉＣ層１２にｐボディ１３が形成される。なお、図５中に多数含まれる下向きの矢印は、イオン注入される方向を示す。
【００４４】
次に、図２を参照して、ｎ＋領域を形成する工程（Ｓ２２）が実施される。この工程（Ｓ２２）では、ｐボディ１３内の第２の主面１２Ｂを含む領域に、ｎ−ＳｉＣ層１２よりも高濃度の第１導電型の不純物を含む高濃度第１導電型領域が形成される。具体的には、図５を参照して、まず、工程（Ｓ２１）においてマスクとして使用された上記酸化膜が除去された上で、工程（Ｓ２１）と同様の手順で、所望のｎ＋ソース領域１４の形状に応じた領域に開口を有するマスク層が形成される。そして、このマスク層をマスクとして用いて、Ｐなどのｎ型不純物がｎ−ＳｉＣ層１２にイオン注入により導入されることによりｎ＋ソース領域１４が形成される。
【００４５】
次に、図２を参照して、ｐ＋領域を形成する工程（Ｓ２３）が実施される。この工程（Ｓ２３）では、図５を参照して、ｐ＋領域１８は、一対のｐボディ１３のそれぞれの内部の、一対のｎ＋ソース領域１４に挟まれた領域に、第２の主面１２Ｂを含むように形成される。具体的には、図５を参照して、工程（Ｓ２１）および（Ｓ２２）と同様の手順で所望のｐ＋領域１８の形状に応じた領域に開口を有するマスク層が形成され、これをマスクとして用いて、Ａｌ、Ｂなどのｐ型不純物がｎ−ＳｉＣ層１２にイオン注入により導入されることによりｐ＋領域１８が形成される。
【００４６】
次に、図２を参照して、活性化アニール工程（Ｓ３１）が実施される。この工程（Ｓ３１）では、イオン注入が実施されたｎ−ＳｉＣ層１２を、たとえばＡｒ（アルゴン）雰囲気中において１７００℃程度に加熱し、３０分間程度保持することにより、上記イオン注入によって導入された不純物を活性化させる熱処理である活性化アニールが実施される。
【００４７】
次に、図２を参照して、熱酸化工程（Ｓ３２）が実施される。この工程（Ｓ３２）では、図６を参照して、工程（Ｓ１０）〜（Ｓ３１）までが実施されて所望のイオン注入領域を含むｎ−ＳｉＣ層１２が形成されたｎ＋ＳｉＣ基板１１が熱酸化される。熱酸化は、たとえば酸素雰囲気中で１３００℃程度に加熱し、１０分間程度保持することにより実施することができる。これにより、二酸化珪素（ＳｉＯ２）からなるゲート酸化膜１５（図１参照）となるべき熱酸化膜１５Ａ（たとえば厚み３０ｎｍ〜５０ｎｍ程度）が、第２の主面１２Ｂ上に形成される。
【００４８】
なお熱酸化工程（Ｓ３２）において、上述したように酸素雰囲気中で行なうドライ酸化を用いてもよいが、たとえば水蒸気を含む酸素雰囲気中で加熱するウェット酸化を用いてもよいし、水素と酸素とを混合して燃焼させて水を作るパイロジェニック酸化を用いてもよい。また、熱酸化工程（Ｓ３２）により形成される熱酸化膜１５Ａに対して、追加処理としてアニールを行なってもよい。このときのアニールとしてはたとえばＮＯ（一酸化窒素）雰囲気中やＮ２Ｏ（二窒化酸素）雰囲気中、Ａｒ雰囲気中やＨ２（水素）雰囲気中にて１０００℃以上１３００℃以下の温度で３分以上３時間以下の時間加熱することが好ましい。
【００４９】
次に、図２を参照して、ゲート電極を形成する工程（Ｓ４０）が実施される。この工程（Ｓ４０）では、図７を参照して、たとえば導電体であるポリシリコン、Ａｌなどからなるゲート電極１７が、１つのｐボディ１３の内部に形成されたｎ＋ソース領域１４のうち一方から、第２の主面１２Ｂが延在する方向に関して上記ｐボディ１３と隣り合う位置に配置された他のｐボディ１３の内部に形成されたｎ＋ソース領域１４のうち一方の上部表面にまで延在するように、熱酸化膜１５Ａに接触するように形成される。以上は図１の中央に位置するゲート電極１７に関する説明であるが、たとえば図１の左側および右側に形成するゲート電極１７についても同様である。ゲート電極の素材としてポリシリコンを採用する場合、当該ポリシリコンは、Ｐが１×１０２０ｃｍ−３を超える高い濃度で含まれるものとすることができる。
【００５０】
ゲート電極１７は、たとえばＣＶＤ法を用いて、熱酸化膜１５Ａに接触するように（つまり熱酸化膜１５Ａの、ｎ＋ＳｉＣ基板１１と対向しない側の主表面上のほぼ全面に）たとえばポリシリコンからなる薄膜を堆積させた後、図７に示すパターンとなるようエッチング処理を行なうことにより形成される。形成された薄膜上にレジストが塗布された後、露光および現像が行なわれ、所望のゲート電極１７の形状に応じた領域に開口を有するレジスト膜が形成される。そして当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により薄膜が部分的に除去されることにより、所望の領域に開口パターンを有するゲート電極１７が形成される。
【００５１】
あるいは先に、ゲート電極１７の形状に応じた領域に開口を有するマスク層を形成し、当該マスク層上およびマスク層の開口部となる領域上に上述したポリシリコンからなる薄膜を堆積する。その後、上記マスク層を除去することにより、所望の領域にゲート電極１７のパターンを形成するリフトオフ法を用いてもよい。
【００５２】
次に、図２を参照して、層間絶縁膜を形成する工程（Ｓ５０）が実施される。この工程（Ｓ５０）では、図８を参照して、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）によりＳｉＯ２からなる酸化膜が形成される。ここでは特にプラズマＣＶＤ法を用いて、たとえば厚みが１μｍ程度の層間絶縁膜２１が、熱酸化膜１５Ａおよびゲート電極１７の表面上に接触するように形成される。
【００５３】
次に、図２を参照して、ソース電極部を開口する工程（Ｓ６０）が実施される。この工程（Ｓ６０）では、工程（Ｓ５０）において形成された層間絶縁膜２１および熱酸化膜１５Ａの一部を除去する。すなわち工程（Ｓ６０）では後工程においてソースコンタクト電極１６を形成する領域に形成された層間絶縁膜２１を除去する。具体的には、図９を参照して、一対のｐボディ１３の内部に形成された各ｎ＋ソース領域１４およびｐ＋領域１８に接触する熱酸化膜１５Ａの一部、および上記熱酸化膜１５Ａに接触する層間絶縁膜２１を除去することが好ましい。図１に示すように、ソースコンタクト電極１６は、ｎ＋ソース領域１４から、これに接触するように配置されるｐ＋領域１８および他方のｎ＋ソース領域１４に接触するように延在するように形成されるためである。
【００５４】
上記の処理は、以下の手順により行なう。まず層間絶縁膜２１の上にレジストが塗布された後、露光および現像が行なわれ、所望の層間絶縁膜２１の形状に応じた領域に開口を有するレジスト膜が形成される。そして当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により層間絶縁膜２１が部分的に除去されることにより、所望の領域に開口パターンを有する層間絶縁膜２１が形成される。層間絶縁膜２１が部分的に除去された領域は、図９に示すコンタクトホール２２として形成される。コンタクトホール２２においてはｐ＋領域１８の主面およびｎ＋ソース領域１４の主面の一部の領域が露出している。またＲＩＥにより熱酸化膜１５Ａが部分的に除去されることにより、図９に示すゲート酸化膜１５が形成される。
【００５５】
次に、図２を参照して、オーミック電極材料を形成する工程（Ｓ７０）が実施される。この工程（Ｓ７０）では、オーミック電極すなわちソースコンタクト電極１６（オーミックコンタクト電極）となるべき導電体層としての、ＴｉからなるＴｉ膜５１、ＡｌからなるＡｌ膜５２およびＳｉからなるＳｉ膜５３がこの順で形成される。具体的には、図１０を参照して、第２の主面１２Ｂ上の特にコンタクトホール２２の内部（露出されたｐ＋領域１８の主面およびｎ＋ソース領域１４の主面）および層間絶縁膜２１の上側の主面上に、上述したＴｉ膜５１、Ａｌ膜５２およびＳｉ膜５３がこの順で、たとえばスパッタリングにより形成される。これは図３を参照して、工程（Ｓ７１）〜（Ｓ７３）としてＴｉ膜形成工程、Ａｌ膜形成工程およびＳｉ膜形成工程がこの順序で実施される。
【００５６】
その後、当該コンタクトホール２２の内部のＳｉ膜５３上や層間絶縁膜２１上のＳｉ膜５３上にレジストが塗布される。そして塗布されたレジストに対して露光および現像を行なうことにより、所望のＳｉ膜５３の形状に応じた領域に開口を有するレジスト膜が形成される。そして当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりＳｉ膜５３が部分的に除去されることにより、所望の領域に開口パターンを有するＳｉ膜５３が形成される。ここでは層間絶縁膜２１上のＳｉ膜５３がレジストとともに除去され、コンタクトホール２２内のＳｉ膜５３は残存することが好ましい。なお、上記層間絶縁膜２１上のようにＳｉ膜５３が除去される領域については、Ａｌ膜５２およびＴｉ膜５１についても同様に除去される。また、上記コンタクトホール２２内のようにＳｉ膜５３が残存する領域については、Ａｌ膜５２およびＴｉ膜５１についても同様に残存する。このようにして図１０に示すように、コンタクトホール２２の内部の、露出されたｐ＋領域１８の主面およびｎ＋ソース領域１４の主面上にのみＴｉ膜５１、Ａｌ膜５２およびＳｉ膜５３が形成される。
【００５７】
あるいは先に、Ｔｉ膜５１、Ａｌ膜５２およびＳｉ膜５３の形状に応じた領域に開口を有するマスク層を形成し、当該マスク層上およびマスク層の開口部となる領域上に上述したＳｉ膜５３、Ａｌ膜５２、Ｔｉ膜５１を堆積する。その後、上記マスク層を除去することにより、所望の領域（露出されたｐ＋領域１８の主面およびｎ＋ソース領域１４の主面上）にＳｉ膜５３、Ａｌ膜５２、Ｔｉ膜５１のパターンを形成するリフトオフ法を用いてもよい。
【００５８】
ここで、工程（Ｓ７１）においては、厚み１００Å以上４００Å以下のＴｉ膜５１が形成されることが好ましい。これにより、安定的に低抵抗のオーミックコンタクト電極を形成できる。また、工程（Ｓ７２）においては、工程（Ｓ７１）において形成されたＴｉ膜５１の１．５倍以上６倍以下の厚みを有するＡｌ膜５２が形成されることが好ましい。これにより、ｎ＋ソース領域１４およびｐボディ１３との接触抵抗を一層確実に低減したソースコンタクト電極１６を作製することが可能となる。さらに、工程（Ｓ７３）においては、厚み１００Å以上５００Å以下のＳｉ膜５３が形成されることが好ましい。これにより、安定的に低抵抗のオーミックコンタクト電極を形成できる。
【００５９】
またオーミック電極材料を形成する工程（Ｓ７０）においては、上述したＴｉ膜５１、Ａｌ膜５２およびＳｉ膜５３のみならず、Ｎｉ膜５４が形成されることが好ましい。図１０を参照して、ｎ＋ＳｉＣ基板１１のｎ−ＳｉＣ層１２とは反対側の主面上に、たとえばスパッタリングにより、裏面電極（ドレイン電極）を形成するためのＮｉ膜５４が形成される。このＮｉ膜５４を形成する工程は、Ｔｉ膜５１、Ａｌ膜５２、Ｓｉ膜５３を形成する工程の前に行なってもよいし、Ｔｉ膜５１、Ａｌ膜５２、Ｓｉ膜５３を形成する工程の後に行なってもよい。あるいはたとえばＴｉ膜５１を形成した後、Ａｌ膜５２を形成する前にＮｉ膜５４を形成してもよい。Ａｌ膜５２を形成した後、Ｓｉ膜５３を形成する前にＮｉ膜５４を形成してもよい。
【００６０】
Ｎｉ膜５４は、たとえば厚みが８００Å以上１２００Å以下、好ましくは９００Å以上１１００Å以下、たとえば１０００Åであることが好ましい。これにより、安定的に低抵抗のオーミックドレイン電極を形成できる。
【００６１】
次に、図２を参照して、合金化処理を行なう工程（Ｓ８０）が実施される。これは具体的には、図１０および図１１を参照して、上記手順が完了したｎ＋ＳｉＣ基板１１が、Ａｒなどの不活性ガス雰囲気中において、５５０℃以上１２００℃以下の温度、好ましくは９００℃以上１１００℃以下の温度、たとえば１０００℃に加熱され、１０分間以下の時間、たとえば２分間保持される。この熱処理により、Ｔｉ膜５１、Ａｌ膜５２およびＳｉ膜５３に含まれるＴｉ、ＡｌおよびＳｉ、およびｎ−ＳｉＣ層１２またはｎ＋ＳｉＣ基板１１に含まれるＣが合金化される。その結果、図１１に示すように、一対のｐボディ１３のそれぞれの内部に配置された一対のｎ＋ソース領域１４のうち一方のｎ＋ソース領域１４から、これに接触するように配置されるｐ＋領域１８および他方のｎ＋ソース領域１４に接触するように延在するソースコンタクト電極１６が形成される。また上記加熱により同時に、Ｎｉ膜５４が合金化されてドレイン電極となる。ここで、工程（Ｓ８０）においては、不活性ガス、特にＡｒまたは／およびＮ２と、水素との混合ガス中においてｎ＋ＳｉＣ基板１１が加熱されることが好ましい。これにより、製造コストを抑制しつつ、ｎ＋ソース領域１４およびｐボディ１３（ｐ＋領域１８）との接触抵抗を一層確実に低減したソースコンタクト電極１６を作製することができる。以上の手順により、工程（Ｓ８０）が完了する。
【００６２】
なお、次工程である工程（Ｓ９０）に移行するためにｎ＋ＳｉＣ基板１１を一旦工程（Ｓ８０）を行なった炉内から取り出し、大気中（酸素含有雰囲気）に曝露させる場合には、ｎ＋ＳｉＣ基板１１が１００℃以下に冷却されたことを確認した上で大気中に開放することが好ましい。なお上記においてｎ＋ＳｉＣ基板１１が６０℃以下、たとえば５０℃に冷却されたことを確認した上で大気中に開放することがより好ましい。このようにすれば、当該ソースコンタクト電極１６の主面近傍が酸化されて高抵抗層が形成されることを抑制することができる。
【００６３】
また、当該工程（Ｓ８０）を行なった後に、上述した工程（Ｓ７０）における裏面電極（ドレイン電極）を形成するためのＮｉ膜５４が形成されてもよい。この場合、Ｎｉ膜５４を形成した後に、上述したようにｎ＋ＳｉＣ基板１１が、Ａｒなどの不活性ガス雰囲気中において、５５０℃以上１２００℃以下の温度、好ましくは９００℃以上１１００℃以下の温度、たとえば１０００℃に加熱され、１０分間以下の時間、たとえば２分間保持されることが好ましい。ただしこの場合、処理の効率を高めるために、工程（Ｓ７０）において形成されるＴｉ膜５１、Ａｌ膜５２およびＳｉ膜５３と、当該Ｎｉ膜５４との熱処理を同時に行なうことが好ましい。つまり工程（Ｓ７０）においてＴｉ膜５１、Ａｌ膜５２、Ｓｉ膜５３およびＮｉ膜５４を形成した後、工程（Ｓ８０）において合金化のための熱処理を行なうことが好ましい。
【００６４】
次に、図２を参照して、裏面電極パッドを形成する工程（Ｓ９０）が実施される。この工程（Ｓ９０）では、ドレイン電極としてのＮｉ膜５４の、ｎ＋ＳｉＣ基板１１とは反対側の主面上に、たとえば裏面電極パッドとしてのＮｉ層およびＡｕ（金）層がこの順に形成される。
【００６５】
具体的には、図１２を参照して、Ｎｉ膜５４の、ｎ＋ＳｉＣ基板１１とは反対側の主面上に、たとえばスパッタリングにより、Ｎｉ層およびＡｕ層をこの順に蒸着することにより、これらＮｉ層およびＡｕ層を合わせて裏面電極パッド５５とする。この順に蒸着することにより、Ｎｉ膜５４と裏面電極パッド５５との接合界面において、良好な密着性やオーミック性を形成することができる。なお、Ｎｉ層の厚みは３０ｎｍ以上７０ｎｍ以下であることが好ましく、なかでも４０ｎｍ以上６０ｎｍ以下、たとえば５０ｎｍであることがより好ましい。Ａｕ層の厚みは２００ｎｍ以上７００ｎｍ以下であることが好ましく、なかでも４００ｎｍ以上６００ｎｍ以下、たとえば５００ｎｍであることがより好ましい。
【００６６】
厚みの条件を上記のようにすれば、上記裏面電極パッド５５は、たとえばＮｉ層とＡｕ層とが良好に密着することにより、あるいは裏面電極パッド５５のＮｉ層と工程（Ｓ７０）で形成されたＮｉ膜５４とが良好に密着することにより、安定的に低抵抗のオーミックドレイン電極を形成できる。なお、Ｎｉ層とＡｕ層との密着性や、Ｎｉ膜５４と裏面電極パッド５５との密着性を向上させるために、裏面電極パッド５５が形成された後、ｎ＋ＳｉＣ基板１１に対して熱処理を行なうことが好ましい。具体的には、Ａｒなどの不活性ガス雰囲気中において、３００℃以上５００℃以下の温度、好ましくは３５０℃以上４５０℃以下の温度、たとえば４００℃に加熱され、６０分間以下の時間、たとえば２０分間保持される。
【００６７】
次に、図２を参照して、ゲート電極部を開口する工程（Ｓ１００）が実施される。この工程（Ｓ１００）では、ゲート電極１７のうちゲートライナーを構成する部分の層間絶縁膜２１が除去され、開口部が形成される。
【００６８】
図１に示すＭＯＳＦＥＴ１のうち、左右一対のｐボディ１３に挟まれた中央のゲート電極１７は、その両側のソースコンタクト電極１６と合わせて、１台のＭＯＳＦＥＴ１を構成する。図１における左側および右側のゲート電極１７は、図１に示すＭＯＳＦＥＴ１（主面方向に同様のパターンが周期的に繰り返されたデバイス）内における隣り合うＭＯＳＦＥＴ１同士のゲート電位を安定化させるためのゲートライナーの役割を有する。ポリシリコンは金属に比べて抵抗が高いため、主面の面積が大きい大面積デバイスではゲート電位印加部（たとえばボンディングパッドなどの電気信号取り出し口）のＭＯＳＦＥＴ１と、ゲート電位印加部から離れたＭＯＳＦＥＴ１との間では、ポリシリコンによる電位低下が顕著になり、ゲート電位が安定しなくなる。そこでデバイス内の一部の領域を開口し、金属配線を行ないゲート電位印加部と接続する。このようにして、デバイスの主面全体においてゲート電位を安定化させる。図１３中ではゲートライナー同士が１台のＭＯＳＦＥＴ１を挟んで近距離に描かれている。しかし一般的にはデバイスの主面の最外周部を囲むようにゲートライナーが配置される。
【００６９】
つまり図１の左端部および右端部には、中央部のＭＯＳＦＥＴ１と同様のＭＯＳＦＥＴ１が複数並んでおり、これらのそれぞれを図１の左側および右側のゲート電極１７が電気的に接続している。このようにしてＭＯＳＦＥＴ１同士のゲート電位を安定させている。このようなゲートライナーとして用いられるゲート電極１７の主面上に形成された層間絶縁膜２１の一部を除去することにより、ゲートライナーとして用いるゲート電極１７から電気信号を取り出すことが可能となる。
【００７０】
具体的には、図１３を参照して、上述したように１台のＭＯＳＦＥＴ１を構成するゲート電極１７を外側から囲むゲート電極１７に接するように配置された層間絶縁膜２１の一部を除去する。この処理は、まず層間絶縁膜２１の上にレジストが塗布された後、露光および現像が行なわれ、所望の層間絶縁膜２１の形状に応じた領域に開口を有するレジスト膜が形成される。そして当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により層間絶縁膜２１が部分的に除去されることにより、所望の領域に開口パターンを有する層間絶縁膜２１が形成される。このようにして図１３に示す、層間絶縁膜２１の除去された開口部としてのゲートコンタクトホール２３が形成される。
【００７１】
次に、図２を参照して、高抵抗層を除去する工程（Ｓ１１０）が実施される。この工程（Ｓ１１０）では、電極を形成する領域に形成された高抵抗層が除去される。具体的には、図１３を参照して、たとえばソース電極を形成するためのソースコンタクト電極１６のうち、ｎ−ＳｉＣ層１２とは反対側の主面から一定深さの領域が除去される。
【００７２】
たとえ工程（Ｓ８０）におけるソースコンタクト電極１６の形成後にソースコンタクト電極１６の電極主面１６Ａの酸化が抑制できたとしても、たとえば上述した工程（Ｓ９０）においては、大気中でｎ＋ＳｉＣ基板１１を乾燥する大気中乾燥ベーク、形成する裏面電極パッド５５の密着性を向上するための熱処理により、図１３のソースコンタクト電極１６の電極主面１６Ａから一定深さの領域が酸化されている。あるいは工程（Ｓ９０）を終えて工程（Ｓ１００）へ移行する際に、工程（Ｓ９０）での熱処理によりｎ＋ＳｉＣ基板１１が加熱されたままの状態で当該ｎ＋ＳｉＣ基板１１が大気中に曝露されることによっても、図１３のソースコンタクト電極１６の電極主面１６Ａから一定深さの領域が酸化されている。また上述した工程（Ｓ１００）においては、層間絶縁膜２１を部分的に除去するために用いるレジストを除去するときの酸素プラズマアッシングにより、ソースコンタクト電極の主面近傍が酸化される。
【００７３】
工程（Ｓ１００）において形成されたゲートコンタクトホール２３の電極主面２３Ａについても同様である。電極主面２３Ａについても、同様に酸素プラズマアッシングにより酸化されることがある。このため、電極主面２３Ａから一定深さの領域が酸化されている。
【００７４】
電極主面１６Ａや電極主面２３Ａの近傍に形成される酸化された領域は、たとえばソースコンタクト電極１６の他の領域における電気抵抗よりも高い電気抵抗を有する、高抵抗層である。したがって、このような高抵抗層がたとえばソースコンタクト電極１６に形成されると、ソースコンタクト電極１６の電極主面１６Ａにおいて良好なオーミック接合を得ることが困難となる。ゲートコンタクトホール２３に高抵抗層が形成された場合についても同様に、形成される電極において良好なオーミック接合を得ることが困難となる。このため高抵抗層が形成された状態で電極主面１６Ａ、２３Ａの上に金属電極を形成すれば、当該金属電極から入出力される電気信号の特性が劣化したり変動する可能性がある。
【００７５】
そこで工程（Ｓ１１０）において、上述した高抵抗層を除去する処理を行なう。具体的には図１３を参照して、ソースコンタクト電極１６の電極主面１６Ａ上、およびゲートコンタクトホール２３の電極主面２３Ａ上に対して、たとえば逆スパッタリングを行なう。具体的には、たとえば低圧雰囲気下にてイオン化したＡｒ（アルゴン）などの不活性ガスを、電極主面１６Ａや電極主面２３Ａ上に照射する。このようにすれば、当該イオン化した不活性ガスが、電極主面１６Ａ上や電極主面２３Ａ上に形成された高抵抗層に衝突し、衝突エネルギにより高抵抗層１６Ｃを電極主面１６Ａや電極主面２３Ａ上から弾き飛ばす。したがって高抵抗層１６Ｃが電極主面１６Ａ上や電極主面２３Ａ上から除去され、図１４に示すように電極主面１６Ｂ、２３Ｂが最表面となる。なお、図１４中においてソースコンタクト電極１６上および左右のゲート電極１７上の点線は、それぞれ高抵抗層除去前の電極主面１６Ａ、２３Ａを示す。また図１４中に多数含まれる下向きの矢印は、スパッタリングされる方向を示す。
【００７６】
なお、工程（Ｓ１１０）においては高抵抗層を除去するために、上述した逆スパッタリングの代わりに、たとえばドライエッチングを行なってもよい。たとえば電極主面１６Ａ上の高抵抗層を除去する場合、当該高抵抗層はＴｉとＡｌとＳｉとＣとからなる合金が酸化された材質であることから、これを除去するためのエッチングガスとしてたとえばＡｒなどの希ガスを用いることが好ましい。このほか、たとえばＣＦ４などのフッ素系ガスを用いて、高抵抗層の除去とともに、高抵抗層の除去により露出した電極主面１６Ｂ、２３Ｂのクリーニングを行なうことができる。
【００７７】
次に、図２を参照して、表面電極パッドを形成する工程（Ｓ１２０）が実施される。この工程（Ｓ１２０）では、工程（Ｓ１１０）にて高抵抗層を除去した電極主面上に、表面電極パッドとしての金属層が形成される。なお、工程（Ｓ１１０）においてソースコンタクト電極１６などの高抵抗層を除去した後、速やかに工程（Ｓ１２０）を行なうことが好ましい。このようにすれば、高抵抗層が形成されていない状態で電極主面１６Ｂ、２３Ｂ上に表面電極パッドを形成することができる。表面電極パッドが形成された後においては、ソースコンタクト電極１６の主面が酸化されることはない。このため高抵抗層を除去する工程（Ｓ１１０）が実施された後、速やかに工程（Ｓ１２０）が行なわれることが好ましい。
【００７８】
具体的には図１５を参照して、ゲート電極１７、ソースコンタクト電極１６、層間絶縁膜２１上の全面に、ＴｉとＡｌとからなる薄膜層が、たとえばスパッタリングによりこの順に形成される。続いて、当該薄膜層の上にレジストが塗布された後、露光および現像が行なわれ、所望の薄膜層の形状に応じた領域に開口を有するレジスト膜が形成される。そして当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により薄膜層が部分的に除去されることにより、所望の領域に開口パターンを有する表面電極パッド２７が形成される。ここで表面電極パッド２７を構成するＴｉは厚みが３０ｎｍ以上７０ｎｍ以下であることが好ましく、なかでも４０ｎｍ以上６０ｎｍ以下、たとえば５０ｎｍであることが特に好ましい。同様に表面電極パッド２７を構成するＡｌは厚みが２．５μｍ以上、特に４μｍ以上であることが好ましく、たとえば５μｍであることが特に好ましい。なお、図１５においては一対のソースコンタクト電極１６同士を接続する、中央部の表面電極パッド２７のパッド最表面２７Ａと、図１５の左右側のゲート電極１７上に形成された表面電極パッド２７のパッド最表面２７Ｂとの、上下方向に関する高さが等しい。しかしこれは図を簡略化しているためであり、実際は領域に応じてパッド最表面の高さは異なる。
【００７９】
工程（Ｓ１２０）は、工程（Ｓ１１０）の処理を行なった直後に、大気中に取り出さず同一の炉内で連続して行なうことが好ましい。ただし工程（Ｓ１２０）を行なう際は、酸素を含まない低圧雰囲気下で処理を行なうことが好ましい。工程（Ｓ１２０）においては、スパッタリングにより表面電極パッドを形成することが好ましい。このようにすれば、工程（Ｓ１１０）において高抵抗層を除去した後、工程（Ｓ１２０）において表面電極パッド２７が形成されるまでの間に、電極主面１６Ｂ、２３Ｂ上が酸化される現象の発生を抑制することができる。このようにすれば、電極主面１６Ｂ、２３Ｂ上が酸化される現象の発生をより確実に抑制することができる。
【００８０】
以上のように酸素を含まない低圧雰囲気下で工程（Ｓ１２０）の処理を行なう場合には、当該雰囲気の温度条件に特に制約はない。しかし、仮に酸素含有雰囲気中にて工程（Ｓ１２０）を行なう場合には、工程（Ｓ１１０）にて高抵抗層を除去した領域が再度酸化されることを抑制するため、表面電極パッド２７が形成される領域の温度は１００℃以下であることが好ましい。なお、６０℃以下であることがより好ましい。
【００８１】
以上により形成される図１５の表面電極パッド２７のうち、中央部のパッド最表面２７Ａを含む表面電極パッド２７は、ソースコンタクト電極１６に接続され、ソース電流を制御する電極である。また図１５の表面電極パッド２７のうち、左右側のパッド最表面２７Ｂを含む表面電極パッド２７は、上述したようにゲート電位を安定させるための金属配線としてのゲートライナーの電流を制御する電極である。
【００８２】
最後に、図２を参照して、パシベーション膜を形成する工程（Ｓ１３０）が実施される。この工程（Ｓ１３０）では、最終的に当該ＭＯＳＦＥＴ１を外側から保護する保護膜であるパシベーション膜が形成される。具体的には、図１５を参照して、工程（Ｓ１２０）にて形成された表面電極パッド２７のパッド最表面２７Ａ、２７Ｂや層間絶縁膜２１上など、図１５における最上面の全面に、たとえばプラズマＣＶＤによりＳｉＯ２からなるパシベーション膜を形成する。続いて、当該パシベーション膜の上にレジストが塗布された後、露光および現像が行なわれ、所望のパシベーション膜の形状に応じた領域に開口を有するレジスト膜が形成される。そして当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりパシベーション膜が部分的に除去されることにより、図１６に示すように所望の領域に開口パターンを有するパシベーション膜３０が形成される。
【００８３】
以上の手順により形成されたＭＯＳＦＥＴ１は、工程（Ｓ１１０）にてソースコンタクト電極１６上やゲートコンタクトホール２３のゲート電極１７上の高抵抗層が除去された状態で、表面電極パッド２７が形成されている。このため、表面電極パッド２７とソースコンタクト電極１６との間、または表面電極パッド２７とゲート電極１７との間の接触抵抗の増加を抑制することができる。
【００８４】
（実施の形態２）
実施の形態２におけるＭＯＳＦＥＴ１は、実施の形態１におけるＭＯＳＦＥＴ１と同様に、主要な構成要素は図１の概略断面図で表わされるものである。ただし、実施の形態２は、ＭＯＳＦＥＴ１の製造方法に関して実施の形態１と若干の相違がある。具体的には、ソースコンタクト電極上や、ゲートライナーを形成するゲート電極上に酸化による高抵抗層が形成されることを抑制するために、上記の各電極上に保護膜を形成する工程が含まれている。以下、本実施の形態２におけるＭＯＳＦＥＴ１の製造方法について説明する。
【００８５】
図１７を参照して、実施の形態２におけるＭＯＳＦＥＴの製造方法は、工程（Ｓ１０）から工程（Ｓ８０）までは実施の形態１におけるＭＯＳＦＥＴの製造方法（図２参照）に順ずる。実施の形態２におけるＭＯＳＦＥＴの製造方法においても、工程（Ｓ７０）および工程（Ｓ８０）にてＴｉ、ＡｌおよびＳｉからなる合金層であるソースコンタクト電極１６が形成された後、次工程に移行するためにｎ＋ＳｉＣ基板１１を一旦工程（Ｓ８０）を行なった炉内から取り出し、大気中に曝露させる場合には、ｎ＋ＳｉＣ基板１１が１００℃以下に冷却されたことを確認した上で大気中に開放することが好ましい。なお上記においてｎ＋ＳｉＣ基板１１が６０℃以下、たとえば５０℃に冷却されたことを確認した上で大気中に開放することがより好ましい。
【００８６】
実施の形態２の製造方法では、図１７を参照して、工程（Ｓ８０）の次に保護膜を蒸着する工程（Ｓ１４０）が実施される。工程（Ｓ１４０）では、ソースコンタクト電極１６の最上面（電極主面１６Ａ：図１３参照）が酸化されることにより高抵抗層が形成されることを抑制するための保護膜が形成される。具体的には、図１１に示すように工程（Ｓ８０）による合金化されたソースコンタクト電極１６が形成された後、たとえば上述した工程（Ｓ７０）、工程（Ｓ９０）、工程（Ｓ１２０）と同様にスパッタリングにより薄膜層が形成される。この薄膜層はＴｉとＷ（タングステン）もしくはＴｉとＡｌとからなるものであることが好ましい。ここで表面電極パッド２７を構成するＴｉは厚みが３０ｎｍ以上７０ｎｍ以下であることが好ましく、なかでも４０ｎｍ以上６０ｎｍ以下、たとえば５０ｎｍであることが特に好ましい。同様に表面電極パッド２７を構成するＷまたはＡｌは厚みが８０ｎｍ以上１２０ｎｍ以下であることが好ましく、なかでも９０ｎｍ以上１１０ｎｍ以下、たとえば１００ｎｍであることが特に好ましい。その結果、図１８に示すように、ＴｉとＷ、もしくはＴｉとＡｌからなる薄膜層が、ソースコンタクト電極１６の最上面を含む、その他層間絶縁膜２１上などに保護膜１４０として形成される。
【００８７】
ＴｉとＷ、もしくはＴｉとＡｌとの積層構造は、ソースコンタクト電極１６を構成するＴｉ、Ａｌ、ＳｉおよびＣからなる合金と接合する界面において良好にオーミック接合され、密着性にも優れる。このため保護膜１４０はＴｉとＷ、もしくはＴｉとＡｌとからなる積層構造であることが好ましい。なお、ＴｉをＷもしくはＡｌより先にソースコンタクト電極１６上に形成することが好ましい。このようにすれば、保護膜１４０とソースコンタクト電極１６とのオーミック性と密着性とをより良好にすることができる。
【００８８】
上述した工程（Ｓ１４０）において合金化されたソースコンタクト電極１６の主面上が酸化されることを抑制するためには、工程（Ｓ１４０）による保護膜１４０の形成は、工程（Ｓ８０）における合金化処理が終わった後、速やかに行なうことが好ましい。保護膜１４０が形成されることにより、ソースコンタクト電極１６の主面が酸化されたり、高抵抗層が形成されることが抑制される。また工程（Ｓ１４０）は１００℃以下にて行なうことが好ましい。このようにすれば、ソースコンタクト電極１６の主面上が酸化されることをより確実に抑制することができる。したがって、保護膜１４０がソースコンタクト電極１６の主面上に形成された後においては、当該ｎ＋ＳｉＣ基板１１を１００℃以上の雰囲気下に載置してもよい。これは、保護膜１４０がソースコンタクト電極１６の主面上に配置されているため、ｎ＋ＳｉＣ基板１１を１００℃以上の雰囲気下に載置しても、ソースコンタクト電極１６の主面上は酸化されなくなるためである。
【００８９】
次に、図１７を参照して、裏面電極パッドを形成する工程（Ｓ９０）が実施される。この工程（Ｓ９０）は実施の形態１における工程（Ｓ９０）と同様である。その結果、図１９に示す態様の裏面電極パッド５５が形成される。
【００９０】
次に、図１７を参照して、保護膜をパターニングする工程（Ｓ１５０）が実施される。工程（Ｓ１５０）では、工程（Ｓ１４０）にて形成された保護膜１４０の一部が除去される。具体的には、当該保護膜１４０の上にレジストが塗布された後、露光および現像が行なわれ、所望の保護膜１４０の形状に応じた領域に開口を有するレジスト膜が形成される。そして当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により保護膜１４０が部分的に除去されることにより、図２０に示すように所望の領域に開口パターンを有する保護膜１４０が形成される。なお、工程（Ｓ９０）と工程（Ｓ１５０）とは、実施する順序を逆にしてもよい。
【００９１】
上述したように、保護膜１４０は特にソースコンタクト電極１６の電極主面１６Ａ（図１３参照）近傍の領域が酸化されることを抑制するためのものである。このため、工程（Ｓ１５０）が行なわれた後の態様を示す図２０を参照して、保護膜１４０はソースコンタクト電極１６に接触するように配置されることが好ましい。しかしソースコンタクト電極１６の最上面以外の領域には保護膜１４０が配置されている必要はない。逆に図２０に示す左右側のゲート電極１７上の保護膜１４０は除去することが好ましい。この層間絶縁膜２１の開口部およびその周辺に保護膜１４０が形成されたままの状態であると、後工程において層間絶縁膜２１に対するＲＩＥ工程に支障を来たすことがある。また、層間絶縁膜２１の開口部およびその周辺に保護膜１４０が形成されたままの状態であると、ゲート電極１７とソース電極とが短絡する原因となることがある（図２０に示す左右側のゲート電極１７上の保護膜１４０が形成されたままの状態であると、後工程においてゲートライナーとしての表面電極パッドが形成されると、当該保護膜１４０がゲートライナーとしての表面電極パッドと、隣接するＭＯＳＦＥＴ１のソースコンタクト電極１６とに挟まれた位置に配置され、短絡する可能性がある。当該保護膜１４０は金属薄膜であるためである）。
【００９２】
しかし、一対のソースコンタクト電極１６の間（図２０における中央部）に配置された層間絶縁膜２１上の保護膜１４０については、図２０に示すように工程（Ｓ１５０）において除去せずに残存してもよいし、除去してもよい。当該図２０における中央部の層間絶縁膜２１は、後工程においてゲートライナーを形成するために除去されるものではない。当該領域は後工程において層間絶縁膜２１の開口を行なう必要のない場所である。このため当該領域は層間絶縁膜２１のエッチングに支障を来たさない。また、後工程（表面電極パッドを形成する工程（Ｓ１２０））において、ＴｉとＡｌとからなる表面電極パッドを形成する領域である。つまり、当該領域における保護膜１４０の有無は、後工程に影響を及ぼさない。このため、図２０における中央部に配置された層間絶縁膜２１上の保護膜１４０は必ずしも除去する必要はない。
【００９３】
次に、図１７を参照して、ゲート電極部を開口する工程（Ｓ１００）が実施される。この工程（Ｓ１００）は、実施の形態１における工程（Ｓ１００）と同様である。その結果、図２１を参照して、ゲート電極１７の主面上に形成された層間絶縁膜２１の一部が除去される。
【００９４】
次に、図１７を参照して、表面電極パッドを形成する工程（Ｓ１２０）が実施される。この工程（Ｓ１２０）は、実施の形態１における工程（Ｓ１２０）と同様である。つまり、ゲートコンタクトホール２３の電極主面２３Ａ上および、ソースコンタクト電極１６に接触するように配置された保護膜１４０の保護膜主面１４０Ａ上に、表面電極パッドとしての金属層が形成される。なお、工程（Ｓ１００）においてゲートコンタクトホール２３を形成した後、速やかに工程（Ｓ１２０）を行なうことが好ましい。このようにすれば、高抵抗層が形成されていない状態で電極主面２３Ａ上に表面電極パッドを形成することができる。以上のようにすれば、図２２を参照して、表面電極パッド２７が形成される。
【００９５】
次に、図１７を参照して、パシベーション膜を形成する工程（Ｓ１３０）が実施される。この工程（Ｓ１３０）は、実施の形態１における工程（Ｓ１３０）と同様である。その結果、図２３を参照して、パシベーション膜３０が形成される。
【００９６】
なお、図２３に示すように、ソースコンタクト電極１６上の保護膜１４０が形成されたままの状態で工程（Ｓ１２０）および工程（Ｓ１３０）を行なってもよいが、工程（Ｓ１２０）を行なう直前に保護膜１４０を除去してもよい。この場合、保護膜１４０を除去した後、速やかに工程（Ｓ１２０）を行なうことが好ましい。
【００９７】
本実施の形態２は、以上に述べた各点についてのみ、本実施の形態１と異なる。すなわち実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て実施の形態１に順ずる。
【００９８】
（実施の形態３）
実施の形態３におけるＭＯＳＦＥＴ１は、実施の形態１および２におけるＭＯＳＦＥＴ１と同様に、主要な構成要素は図１の概略断面図で表わされるものである。ただし実施の形態３は、ＭＯＳＦＥＴ１の製造方法に関して実施の形態１および２と若干の相違がある。具体的には、ソースコンタクト電極の主面上が酸化されることにより高抵抗層が形成されることを抑制するために、ソースコンタクト電極が形成された後、速やかに表面電極パッドを形成する。つまり実施の形態３における表面電極パッドは、実施の形態２における保護膜１４０（図１８〜図２３参照）に相当する役割を有する。以下、本実施の形態２におけるＭＯＳＦＥＴ１の製造方法について説明する。
【００９９】
図２４を参照して、実施の形態３におけるＭＯＳＦＥＴの製造方法は、工程（Ｓ１０）から工程（Ｓ８０）までは実施の形態１および２におけるＭＯＳＦＥＴの製造方法（図２、図１７参照）に順ずる。つまりここでも工程（Ｓ８０）を終えて次工程に移行する際にｎ＋ＳｉＣ基板１１全体を一旦大気中に曝露する際に、当該ｎ＋ＳｉＣ基板１１を１００℃以下に冷却すれば、ソースコンタクト電極１６の主面上への高抵抗層の形成を抑制することができる。
【０１００】
実施の形態３の製造方法では、図２４を参照して、工程（Ｓ８０）の次に裏面電極パッドを形成する工程（Ｓ９０）が実施される。図２４の工程（Ｓ９０）は、実施の形態１および２の工程（Ｓ９０）と基本的に同様の処理を行なう工程である。したがって図２４の工程（Ｓ９０）を行なった後における態様は、上述した図１２で説明できる。ただし図２４の工程（Ｓ９０）においては、工程（Ｓ９０）を終えて次工程に移行する際にｎ＋ＳｉＣ基板１１全体を一旦大気中に曝露する際に、当該ｎ＋ＳｉＣ基板１１を１００℃以下に冷却することが好ましい。この点において実施の形態３の工程（Ｓ９０）は実施の形態１における工程（Ｓ９０）と異なる。
【０１０１】
このようにすれば、工程（Ｓ９０）を行なった後においてｎ＋ＳｉＣ基板１１が１００℃以上に加熱された状態で、大気中など酸素を含む雰囲気中に曝露されることにより、ソースコンタクト電極１６の最上面（電極主面１６Ａ：図１３参照）やゲートコンタクトホール２３内の電極主面２３Ａ（図１３参照）が酸化され、高抵抗層が形成される割合を小さくすることができる。上述したように、工程（Ｓ９０）を行なう過程において、形成される裏面電極パッド５５のＮｉ膜５４との密着性を向上させるために熱処理を行なう。この熱処理を行なう雰囲気には酸素が含有されないため、１００℃以上に試料を加熱しても、電極主面１６Ａの近傍が酸化され、高抵抗層が形成される可能性は小さい。しかし工程（Ｓ９０）を終えて次工程に移行する際にｎ＋ＳｉＣ基板１１全体を一旦大気中に曝露する際に、当該ｎ＋ＳｉＣ基板１１を１００℃以下に冷却すれば、高抵抗層の形成を抑制することができる。
【０１０２】
上述の手順により、高抵抗層の形成が抑制された状態で、図２４を参照して、表面電極パッドを形成する工程（Ｓ１２０）が実施される。この工程（Ｓ１２０）は、実施の形態１における工程（Ｓ１２０）と同様である。つまり、図２５を参照して、工程（Ｓ９０）における高抵抗層の形成が抑制されたソースコンタクト電極１６の電極主面１６Ａ上に、実施の形態１および２と同様の表面電極パッド２７が形成される。このようにして、コンタクトホール２２の内部が表面電極パッド２７で充填される。
【０１０３】
ソースコンタクト電極１６に接触するように表面電極パッド２７が形成されるため、表面電極パッド２７が形成されることにより、以後、ソースコンタクト電極１６の電極主面１６Ａに高抵抗層が形成されることを抑制することができる。つまり実施の形態３における表面電極パッドを形成する工程（Ｓ１２０）は、たとえば実施の形態２における保護膜を蒸着する工程（Ｓ１４０）に相当する。また実施の形態３におけるソースコンタクト電極１６上の表面電極パッド２７は、たとえば実施の形態２における保護膜１４０に相当する。したがって保護膜としての役割を持たせるために表面電極パッドを形成してもよい。
【０１０４】
なお実施の形態３の工程（Ｓ１２０）においても、実施の形態２の工程（Ｓ１４０）において図２０に示す左右側のゲート電極１７上の保護膜１４０は除去することが好ましいのと同様の理由により、図２５に示す左右側のゲート電極１７上については、表面電極パッド２７が除去されることが好ましい。
【０１０５】
次に、図２４を参照して、ゲート電極部を開口する工程（Ｓ１００）が実施される。この工程（Ｓ１００）は、実施の形態１における工程（Ｓ１００）と同様である。その結果、図２６を参照して、ゲート電極１７の主面上に形成された層間絶縁膜２１の一部が除去される。
【０１０６】
次に、図２４を参照して、ゲートライナーの表面電極パッドを形成する工程（Ｓ１６０）が実施される。これは工程（Ｓ１００）において図２６の左右側のゲート電極１７の主面上に形成されたゲートコンタクトホール２３の電極主面２３Ａ上に、上述した図２４の工程（Ｓ１２０）において形成された表面電極パッドと同様の表面電極パッドが形成される工程である。
【０１０７】
具体的には図２７を参照して、ゲートコンタクトホール２３、工程（Ｓ１２０）にて形成された一対のソースコンタクト電極１６を電気的に接続する表面電極パッド２７、層間絶縁膜２１上の全面に、ＴｉとＡｌとからなる薄膜層が、たとえばスパッタリングによりこの順に形成される。続いて、形成したＡｌ膜の最表面上にレジストが塗布された後、露光および現像を行なうことにより、所望の領域の表面電極パッド２７がレジストとともに除去される。このようにして、図２６の左右側のゲート電極１７の主面上（ゲートコンタクトホール２３の電極主面２３Ａ上）に表面電極パッド２７が形成される。
【０１０８】
なお工程（Ｓ１６０）においては、工程（Ｓ１２０）において一対のソースコンタクト電極１６を接続するように既に形成された表面電極パッド２７のパッド最表面２７Ａ上にも上乗せするように表面電極パッド２７が形成される。つまり当該表面電極パッド２７の厚みは、工程（Ｓ１６０）において新たに形成される表面電極パッド２７の厚みよりも大きくなる。しかしこのように、ＭＯＳＦＥＴ１のソース電極としての表面電極パッド２７と、ゲートライナーとしての表面電極パッド２７との厚みが異なっていてもよい。
【０１０９】
次に、図２４を参照して、パシベーション膜を形成する工程（Ｓ１３０）が実施される。この工程（Ｓ１３０）は、実施の形態１における工程（Ｓ１３０）と同様である。その結果、上述した実施の形態１における図１６と同様のパシベーション膜３０が形成され、図１６と同様のＭＯＳＦＥＴ１が形成される。
【０１１０】
本実施の形態３は、以上に述べた各点についてのみ、本実施の形態１および２と異なる。すなわち実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て実施の形態１および２に順ずる。
【０１１１】
（実施の形態４）
実施の形態４におけるＭＯＳＦＥＴ１は、実施の形態１におけるＭＯＳＦＥＴ１と同様に、主要な構成要素は図１の概略断面図で表わされるものである。またその完成した態様は図１６の概略断面図で表わされるものである。しかし実施の形態４においては、実施の形態１に示すソースコンタクト電極１６の電極主面１６Ａ上や、ゲートコンタクトホール２３内の電極主面２３Ａ上が酸化されることを抑制するために、工程（Ｓ８０）において合金化されたソースコンタクト電極１６が形成された後、工程（Ｓ１２０）において当該ソースコンタクト電極１６の主面上に表面電極パッド２７が形成されるまでの間、酸素を含む雰囲気中にて当該ｎ＋ＳｉＣ基板１１を１００℃以上に加熱する処理を行なわないよう考慮している。このようにすれば、当該ソースコンタクト電極１６の主面上などに高抵抗層が形成されることを抑制することができる。このため、図２８を参照して、図２の実施の形態１のフローチャート中に含まれる、高抵抗層を除去する工程（Ｓ１１０）を省略することができる。このようにすれば、実施の形態１に比べて工程数を減少させることができ、製造コストを削減することができる。なお、工程（Ｓ８０）から工程（Ｓ１２０）にかけての間、酸素を含む雰囲気中にて当該ｎ＋ＳｉＣ基板１１を１００℃以上に加熱する処理を行なわないようにすることがより好ましい。なお、上述した工程（Ｓ８０）から工程（Ｓ１２０）にかけての間、酸素を含む雰囲気中にて当該ｎ＋ＳｉＣ基板１１を６０℃以上に加熱する処理を行なわないようにすることがより好ましい。
【０１１２】
実施の形態４において、工程（Ｓ８０）と工程（Ｓ１２０）との間には、裏面電極パッドを形成する工程（Ｓ９０）が含まれている。工程（Ｓ９０）においてはｎ＋ＳｉＣ基板１１を４００℃程度に加熱する。したがって上述したように、工程（Ｓ９０）においては加熱中のｎ＋ＳｉＣ基板１１の周囲の雰囲気をたとえばＡｒなどの不活性ガス雰囲気とすることが好ましい。また、次工程である工程（Ｓ１００）に移行するためにｎ＋ＳｉＣ基板１１を一旦工程（Ｓ９０）を行なった炉内から取り出し、大気中に曝露させる場合には、ｎ＋ＳｉＣ基板１１が１００℃以下に冷却されたことを確認した上で大気中に開放することが好ましい。
【０１１３】
本実施の形態４は、以上に述べた各点についてのみ、本実施の形態１と異なる。すなわち実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て実施の形態１に順ずる。
【０１１４】
なお、以上の実施の形態１〜４は、すべてＭＯＳＦＥＴを一例として記載している。しかし、ｎ型領域とｐ型領域との両方とオーミック接合する電極を有する構造を備えたすべての種類の半導体装置に、本発明の実施の形態を応用することができる。たとえばＪＦＥＴやＩＧＢＴ、ｐｎダイオードに対して本発明の実施の形態を使用しても、上述した実施の形態１〜４との発明の同一性を損なわない。
【０１１５】
以上のように本発明の各実施の形態について説明を行なったが、今回開示した各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１１６】
本発明は、ｎ型ＳｉＣ領域とｐ型ＳｉＣ領域との両方と接触可能であり、かつ酸化による接触抵抗の増加を抑制することが可能な半導体装置を製造する技術として、特に優れている。
【符号の説明】
【０１１７】
１  ＭＯＳＦＥＴ、１１  ｎ＋ＳｉＣ基板、１１Ａ  一方の主面、１１Ｂ  他方の主面、１２  ｎ−ＳｉＣ層、１２Ａ  第１の主面、１２Ｂ  第２の主面、１３  ｐボディ、１４  ｎ＋ソース領域、１５  ゲート酸化膜、１５Ａ  熱酸化膜、１６  ソースコンタクト電極、１６Ａ，１６Ｂ，２３Ａ，２３Ｂ  電極主面、１６Ｃ  高抵抗層、１７  ゲート電極、１８  ｐ＋領域、２１  層間絶縁膜、２２  コンタクトホール、２３  ゲートコンタクトホール、２７  表面電極パッド、２７Ａ，２７Ｂ  パッド最表面、３０  パシベーション膜、５１  Ｔｉ膜、５２  Ａｌ膜、５３  Ｓｉ膜、５４  Ｎｉ膜、５５  裏面電極パッド、１４０  保護膜、１４０Ａ  保護膜主面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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