(57)【特許請求の範囲】
【請求項１】
増幅された無線周波数信号を獲得するために基準ＤＣ電圧を有する回路で無線周波数信号を、関連する負荷を有する出力へ増幅する集積回路トランジスタ構造において、
接地電位に接続された第１のソースと、第１の絶縁体上に配置されて無線周波数信号を受信する第１のゲートとを有し、第１のトランスコンダクタンスおよびそれに関連する第１の破壊電圧を有している第１のＮＭＯＳトランジスタと、
第１のＮＭＯＳトランジスタの第１のドレインに接続された第２のソースと、基準ＤＣ電圧源に接続された第２のゲートと、増幅された無線信号の出力部を構成する第２のドレインと、基準ＤＣ電圧源と第２のＮＭＯＳトランジスタの第２のドレインとの間に配置された負荷とを有し、第２のゲートは第２の絶縁体上に配置されている第２のＮＭＯＳトランジスタであって、第２のトランスコンダクタンスおよびそれに関連する第２の破壊電圧を有している第２のＮＭＯＳトランジスタと、を具備しており、
増幅された無線信号の出力部は無線信号ボンドパッドを経て半導体チップパッケージ上の端子に接続され、無線信号ボンドパッドはそれに関連することができる複数の金属層の一部の金属層を含んでいる集積回路トランジスタ構造。
【請求項２】
第２の破壊電圧は第１の破壊電圧よりも大きい請求項１記載の集積回路トランジスタ構造。
【請求項３】
第２の絶縁体は第１の絶縁体と実質上同一の厚さである請求項１記載の集積回路トランジスタ構造。
【請求項４】
集積回路トランジスタ構造は金属接地平面を含んでいる半導体チップパッケージ内に配置され、第１および第２の各ＮＭＯＳトランジスタの各々は接地平面に電気的に接続されている部分を有している請求項１記載の集積回路トランジスタ構造。
【請求項５】
接地平面に対する電気接続はボンドパッドによる電気接続を含んでいる請求項４記載の集積回路トランジスタ構造。
【請求項６】
増幅された無線信号の出力部は集積回路のエッジの５００μｍ以内に配置されている請求項４記載の集積回路トランジスタ構造。
【請求項７】
無線信号ボンドパッドはその下に位置する基体中に拡散層を含んでいる請求項１記載の集積回路トランジスタ構造。
【請求項８】
増幅された無線信号の出力部は５つの層を有することができる無線信号ボンドパッド上の下部の２つの電気層を通って接続されていない請求項１記載の集積回路トランジスタ構造。
【請求項９】
基準ＤＣ電圧と、関連する負荷を有する出力との間に配置されたインダクタをさらに含み、基準ＤＣ電圧はＶｄｄであり、関連する負荷を有する出力は第２のＮＭＯＳトランジスタの第２の破壊電圧を超過せずに電圧振幅を約２Ｖｄｄであるように許容できる請求項１記載の集積回路トランジスタ構造。
【請求項１０】
インダクタはボンドワイヤインダクタである請求項９記載の集積回路トランジスタ構造。
【請求項１１】
集積回路上に他のＣＭＯＳトランシーバチップコンポーネントをさらに含んでいる請求項９記載の集積回路トランジスタ構造。
【請求項１２】
第１および第２のＮＭＯＳトランジスタは、集積回路に配置されている多段増幅器の最後の段を与える請求項９記載の集積回路トランジスタ構造。
【請求項１３】
集積回路上に他のＣＭＯＳトランシーバチップコンポーネントをさらに含んでいる請求項６記載の集積回路トランジスタ構造。
【請求項１４】
第１および第２のＮＭＯＳトランジスタは、集積回路に配置されている多段増幅器の最後の段を与える請求項１３記載の集積回路トランジスタ構造。
【請求項１５】
集積回路上に他のＣＭＯＳトランシーバチップコンポーネントをさらに含んでいる請求項１記載の集積回路トランジスタ構造。
【請求項１６】
２つの回路から形成される差動トランジスタ構造をさらに含んでおり、各２つの回路は請求項１記載の集積回路トランジスタ構造を具備している請求項１記載の集積回路トランジスタ構造。
【請求項１７】
第１および第２のＮＭＯＳトランジスタは、集積回路に配置されている多段増幅器の最後の段を与える請求項１記載の集積回路トランジスタ構造。
【請求項１８】
増幅された無線周波数信号を獲得するために基準ＤＣ電圧を有する回路で無線周波数信号を、関連する負荷を有する出力へ増幅する集積回路トランジスタ構造において、
接地電位に接続された第１のソースと、第１の絶縁体上に配置されて無線周波数信号を受信する第１のゲートとを有し、第１のトランスコンダクタンスおよびそれに関連する第１の破壊電圧を有している第１のＮＭＯＳトランジスタと、
第１のＮＭＯＳトランジスタの第１のドレインに接続された第２のソースと、基準ＤＣ電圧源に接続された第２のゲートと、増幅された無線信号の出力部を構成する第２のドレインと、基準ＤＣ電圧源と第２のＮＭＯＳトランジスタの第２のドレインとの間に配置された負荷とを有し、第２のゲートは第２の絶縁体上に配置されている第２のＮＭＯＳトランジスタであって、第２のトランスコンダクタンスおよびそれに関連する第２の破壊電圧を有している第２のＮＭＯＳトランジスタと、
集積回路上の他のＣＭＯＳトランシーバチップコンポーネントと、を具備し、
増幅された無線信号の出力部は無線信号ボンドパッドを経て半導体チップパッケージ上の端子に接続され、無線信号ボンドパッドはそれに関連することができる複数の金属層の一部の金属層を含んでいる、集積回路トランジスタ構造。
【請求項１９】
第２の破壊電圧は第１の破壊電圧よりも大きい請求項１８記載の集積回路トランジスタ構造。
【請求項２０】
第２の絶縁体は第１の絶縁体と実質上同一の厚さである請求項１８記載の集積回路トランジスタ構造。
【請求項２１】
集積回路トランジスタ構造は金属接地平面を含んでいる半導体チップパッケージ内に配置され、第１および第２の各ＮＭＯＳトランジスタは接地平面に電気的に接続されている部分を有している請求項１８記載の集積回路トランジスタ構造。
【請求項２２】
接地平面に対する電気接続はボンドパッドによる電気接続を含んでいる請求項２１記載の集積回路トランジスタ構造。
【請求項２３】
増幅された無線信号の出力部は集積回路のエッジの５００μｍ以内に配置されている請求項２１記載の集積回路トランジスタ構造。
【請求項２４】
無線信号ボンドパッドはその下に位置する基体中に拡散層を含んでいる請求項１８記載の集積回路トランジスタ構造。
【請求項２５】
増幅された無線信号の出力部は５つの層を有することができる無線信号ボンドパッド上の下部の２つの電気層を通って接続されていない請求項１８記載の集積回路トランジスタ構造。
【請求項２６】
基準ＤＣ電圧と、関連する負荷を有する出力との間に配置されたインダクタをさらに含み、基準ＤＣ電圧はＶｄｄであり、関連する負荷を有する出力は第２のＮＭＯＳトランジスタの第２の破壊電圧を超過せずに電圧振幅を約２Ｖｄｄであるように許容できる請求項１８記載の集積回路トランジスタ構造。
【請求項２７】
インダクタはボンドワイヤインダクタである請求項２６記載の集積回路トランジスタ構造。
【請求項２８】
第１および第２のＮＭＯＳトランジスタは、集積回路に配置されている多段増幅器の最後の段を与える請求項２６記載の集積回路トランジスタ構造。
【請求項２９】
２つの回路から形成される差動トランジスタ構造をさらに含んでおり、各２つの回路は請求項１８記載の集積回路トランジスタ構造を具備している請求項１８記載の集積回路トランジスタ構造。
【請求項３０】
第１および第２のＮＭＯＳトランジスタは、集積回路に配置されている多段増幅器の最後の段を与える請求項１８記載の集積回路トランジスタ構造。
【請求項３１】
第２の絶縁体は第１の絶縁体よりも厚く、それによって第１のトランスコンダクタンスは第２のトランスコンダクタンスよりも大きい、請求項１記載の集積回路トランジスタ構造。
【請求項３２】
第２の絶縁体は第１の絶縁体よりも厚く、それによって第１のトランスコンダクタンスは第２のトランスコンダクタンスよりも大きい、請求項１８記載の集積回路トランジスタ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路のパワー増幅器、特に関係するギガヘルツ周波数帯域内での実質的な線形動作を可能にする別の相補型金属酸化膜半導体（ＣＭＯＳ）回路コンポーネントと共に集積されたパワー増幅器に関する。
【背景技術】
【０００２】
トランシーバは送信機と受信機を含んでいるよく知られた回路であり、これらはしたがって通信信号をそれぞれ送信し受信することができる。通常、送信機は送信される信号の増幅の最後の段を与えるパワー増幅器（“ＰＡ”として知られている）を含んでいる。
【０００３】
最も通常の設計では、パワー増幅器は送信機および／またはトランシーバの他の部分とは物理的に分離されたコンポーネントとして構成される。砒化ガリウム（ＧａＡｓ）またはシリコンバイポーラ接合トランジスタ（ＳｉＢＪＴ）から作られたパワー増幅器が典型的に使用され、それは送信機がｎ−チャンネルまたはｐ−チャンネルトランジスタであっても、それらが典型的にＣＭＯＳ回路で作られたトランジスタよりも本質的に高い破壊電圧を有するためである。このような設計は所望の増幅特性を有するパワー増幅器を可能にするが、これらは高価である。ＣＭＯＳ集積回路のトランジスタよりも高価なＧａＡｓ、ＳｉＢＪＴまたは他の非ＣＭＯＳパワー増幅器だけでなく、非ＣＭＯＳパワー増幅器は送信機および／またはトランシーバのコンポーネントと同一の集積回路チップに形成されることができない。これらの両要素は結果的なトランシーバの価格全体に付加される。
【０００４】
ほとんどの送信機および受信機回路がパワー増幅器を含んで単一チップ上に存在するトランシシーバを有することが有益であることが認識されている。例えば1999 IEEE International Solid State Circuits Conference で刊行された文献（A Single Chip CMOS Direct-Conversion Transceiver for 900 MHz Spread Spectrum Digital Cordless Phones、T. Cho）では、集積されたパワー増幅器を含んでいるＣＭＯＳトランシーバを記載している。このパワー増幅器は３段のクラスのＡＢ増幅器として構成されている。このパワー増幅器は多数の他のトランシーバコンポーネントと同一の集積回路チップ上に集積されるが、その記載されたパワー増幅器は複数の欠点を有する。
【０００５】
これらの１つはこの回路がトランジスタの破壊電圧を大きく超える供給電圧を許容するように設計されていないことである。特に、高いトランスコンダクタンスを有する深いサブミクロンのＣＭＯＳ回路で使用されるトランジスタは供給電圧よりも非常に高い接合電圧を確実に許容できない。しかしながら、集積されたＲＦパワー増幅器は、ＲＦout ノードの電圧が０から少なくとも２＊Ｖｄｄ、即ち回路の出力の誘導性負荷により可能にされる振幅へスイングするときに最も効率的である。誘導性負荷は典型的にパワー増幅器の出力トランジスタの供給電源とドレインとの間に接続された導体である。さらに、ＲＦout ノードは典型的に直接アンテナに接続されるので、送信されたパワーがパワー増幅器へ逆方に反射される可能性はＲＦout ノードでの最大電圧を４＊Ｖｄｄへ近付けさせる。この
電圧は新型のＣＭＯＳ装置の破壊電圧を超え、予測不能な性能または装置の損傷を生じさせる。
【０００６】
別の欠点は、前述の集積されたパワー増幅器が非線形動作を行うことである。さらに９００ＭＨｚの範囲で動作することを意図し、これは実質的にはギガヘルツの範囲で高い周波数ではない。
【０００７】
さらに、実質的な数の送信機および受信機コンポーネントを有するＣＭＯＳチップ上に、集積されたパワー増幅器が形成されるとき、必要とされるピン数はそれに対応して増加する。しかしながら、ピンを単に付加することは必ずしも有用な回路を生じるとは限らない。これは本発明者が発見したように、動作中にパワー増幅器により発生される熱エネルギの放散を行う半導体パッケージが必要とされるためである。
【０００８】
したがって、種々の問題、好ましくは全ての前述の欠点を克服するＣＭＯＳチップと集積されるパワー増幅器が所望されている。
【発明の概要】
【０００９】
本発明は好ましい実施形態で、電磁信号等、典型的には無線周波数信号のような通信信号を増幅するための絶縁破壊に耐えるトランジスタ構造を与える。この構造は入力無線周波数信号を受信するために接地および第１のゲートに接続されたソースを有する第１のＮＭＯＳトランジスタを含んでいる。第１のゲートは第１の絶縁体と、第１のトランスコンダクタンスおよびそれに関連する第１の破壊電圧を有する第１のＮＭＯＳトランジスタ上に配置されている。また、第２のＮＭＯＳトランジスタも含まれており、これは第１のＮＭＯＳトランジスタのドレインに接続されたソースと、基準ＤＣ電圧に接続されたゲートと、増幅された無線信号の出力を与えるドレインと、基準ＤＣ電圧と第２のＮＭＯＳトランジスタのドレインとの間に配置された負荷とを有する。第２のゲートは第２の絶縁体上
に配置され、第２のＮＭＯＳトランジスタは第２のトランスコンダクタンスおよびそれに関連する第２の破壊電圧とを有し、第２の絶縁体は第１の絶縁体よりも厚い。これにより第１のトランスコンダクタンスは第２のトランスコンダクタンスよりも大きく、第２の破壊電圧は第１の破壊電圧よりも大きい。
【００１０】
本発明はまた好ましい実施形態で、差入力増幅段と、第１のレベルシフトと、差駆動段と、第２のレベルシフト段と、差出力段とを含んでいる差通信信号を増幅するための集積回路チップ装置を提供する。
【００１１】
さらに、本発明は好ましい実施形態で、パッケージの片側の周囲のみに端子を含んでいる半導体パッケージにパッケージされている集積回路チップを含んでおり、パッケージの片側に金属接地平面を含んでいる。周囲区域内および半導体チップ上には差入力増幅段と差駆動増幅段が配置されている。差出力段は差入力増幅段、差駆動増幅段、差出力段により発生される熱エネルギのヒートシンクとして作用するように金属接地平面上に配置されている。
【００１２】
したがって、本発明は他のＣＭＯＳトランシーバチップと共に集積され、実質上線形動作を行うパワー増幅器を有効に提供できる。
【００１３】
本発明は他のＣＭＯＳトランシーバチップコンポーネントと共に集積され、ギガヘルツ範囲の周波数で動作を行うパワー増幅器を有効に提供することができる。
【００１４】
本発明は他のＣＭＯＳトランシーバコンポーネントと共に集積されたパワー増幅器のトランジスタの効率を増加するためレベルシフトを行うパワー増幅器を有効に提供することもできる。
【００１５】
本発明はゲートキャパシタンスおよび雑音の影響を減少するために、他のＣＭＯＳトランシーバコンポーネントと共に集積されたパワー増幅器のレベルシフトを誘導性バイアスを有効に与えることがさらに可能である。
【００１６】
本発明はさらに、他のＣＭＯＳトランシーバコンポーネントと共に集積されたパワー増幅器の絶縁破壊に耐えるカスコード構造を有効に与えることができる。
【００１７】
さらに、本発明は他のＣＭＯＳトランシーバコンポーネントと共に集積され、動作中にパワー増幅器により発生される熱エネルギの放散を行うパワー増幅器の半導体パッケージを有効に与えることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明にしたがって絶縁破壊に耐えるトランジスタ構造の図。
【図２】本発明にしたがって集積されたトランシーバチップのブロック図。
【図３】本発明にしたがって集積されたトランシーバチップの送信機のパワー増幅器部分のブロック図。
【図４】本発明にしたがって集積されたトランシーバチップの送信機のパワー増幅器部分の回路図。
【図５Ａ】本発明にしたがって集積されたトランシーバチップの概略図。
【図５Ｂ】本発明にしたがったパッケージングの概略図。
【図５Ｃ】本発明にしたがった回路コンポーネントの配置図。
【図６】本発明にしたがったボンドパッドの平面図および断面図。
【図７】本発明にしたがって集積されたトランシーバチップの送信機のパワー増幅器部分における別の実施形態の概略図。
【詳細な説明】
【００１９】
本発明の前述およびその他の目的、特徴、利点を以下の技術範囲を限定するものではない本発明の例示的な実施形態により、図面を参照してさらに詳細に説明する。同一の参照符号は幾つかの図を通じて本発明の類似部分を表している。  
図１は絶縁破壊に耐えるトランジスタ構造10を示しており、これは以下さらに説明するように他のＣＭＯＳ回路コンポーネントと共に集積されることを目的とするパワー増幅器の最終出力段で使用される。この出力段の基本的なトポロジは２つのＮＭＯＳトランジスタ12、14である。示されているように、電磁信号等、典型的には無線周波数信号、ここでは無線周波数入力信号ＲＦINとして説明されている通信信号はトランジスタ12のゲートに入力され、トランジスタ14のゲートはパワー供給電圧ＶＤＤに接続されている。トランジスタ12はパワー増幅に必要なトランスコンダクタンスを与え、トランジスタ14はＲＦOUT ノードで生じる高い電圧スイングからトランジスタ12を保護する。トランジスタ14は１の電流利得を有するように接続されているので、トランジスタ12のトランスコンダクタンスをそれ程劣化せず、その破壊電圧を超過せずにＲＦout OUT の電圧振幅を２＊ＶＤＤであるように許容できる。さらに、トランジスタ12と14間のソース−ドレイン接続点に現れる電圧はＲＦOUT 電圧の分割されたバージョンであり、このような過剰な電圧スイングはトランジスタ12の接合部に現れない。
【００２０】
また、増幅器の性能は主としてトランジスタ12のトランスコンダクタンスによって設定されるので、トランジスタ14は厚いゲート−酸化物の使用により絶縁破壊−電圧を最適にするように選択されることができる。特に、ある集積回路技術は異なるトランジスタが異なるゲート酸化物の厚さを有することを可能にする。あるプロセスでは、２つの異なる厚さが利用可能である。このようなプロセスが使用されるならば、トランジスタ14がトランジスタ12よりも厚いゲート酸化物を有するように製造される場合、トランジスタ12は高いトランスコンダクタンスに対して最適にされるが、単独で使用されるならば低い破壊電圧を生成する。しかしながら厚いゲート−酸化物を有するトランジスタ14は高い破壊電圧を生成するように最適化されるので、これはＲＦOUT ノードで生じる高い電圧スイングからトランジスタ12を保護する。さらに、パワー増幅器が高い供給電圧で使用されることを潜在的に可能にし、これはパワー増幅器の設計を容易にし、潜在的に効率を改良する。トランジスタ14の減少されたトランスコンダクタンスは回路全体の性能を劣化せず、高い絶縁破壊および低いトランスコンダクタンス特性を有する単一のトランジスタを使用する構造よりも有効である。
【００２１】
先に参照したトランジスタ構造10は以下説明するように、ＣＭＯＳ集積回路トランシーバで使用される。
【００２２】
図２は本発明によるトランシーバの集積回路と、そこへの入力および出力として動作するコンポーネントのブロック図を示している。図２で示されているように、受信信号路52と送信信号路54が存在する。トランシーバＩＣ100 内の送信機ブロック200 をさらに詳細に説明するが、これは集積されたパワー増幅器を含んでいるので、本発明を適切に関連させるためにこれらの他のコンポーネントを高いレベルで説明する。
【００２３】
受信信号路52に沿って、無線周波数信号、および好ましくは５ＧＨｚを中心とする２０または４０ＭＨｚの帯域を有する信号がアンテナ60に入力される。受信モードでは、スイッチ63は受信信号路52が使用されるように構成されている。バンドパスフィルタ62、バラン64、キャパシタ66は受信されたＲＦ入力信号を成形し整合し、したがってトランシーバＩＣ100 内の受信機150 はベースバンド直交位相（ＩおよびＱ）入力信号を発生するようにこれらを下方変換できる。これらのＩおよびＱ入力信号はローパスフィルタ68により濾波され、ぞれぞれアナログデジタル変換器70によりデジタル化され、その後、さらに処理されるようにデジタル信号プロセッサ（ＤＳＰ）72へ入力される。
【００２４】
送信信号路54に沿って、ＤＳＰ72からの出力デジタル信号はデジタルアナログ変換器80によりベースバンド直交ＩおよびＱ出力信号に変換され、これらはそれぞれローパスフィルタ82により濾波され、トランシーバＩＣ100 内の送信機200 により受信される。送信機200 はＲＦ出力信号を得るために受信されたベースバンドＩおよびＱ出力信号を上方変換し増幅する。ＲＦ出力信号はその後、成形され、スイッチ63が送信信号路54が使用されるように構成されるときキャパシタ84、バラン86、バンドパスフィルタ62を使用してアンテナ60の特性に整合される。
【００２５】
周波数シンセサイザ160 、好ましい実施形態では３２ＭＨｚで動作する外部結晶162 、シンセサイザの外部ループフィルタ164 、チャンネル選択用のローパスフィルタ166 を含む、集積されたトランシーバ100 の内部またはその外部の他の実質的なコンポーネントも図２で示されている。
【００２６】
図３には送信機200 のパワー増幅部分205 のさらに詳細な図が示されている。入力段210 は知られているように、真の相補的なコンポーネントを有する完全に上方変換された差ＲＦ信号ＲＦin＋とＲＦin−をその入力として受信する。上方変換は４ＧＨｚと１ＧＨｚの局部発振器信号により直角ミキサを使用して行われる。
【００２７】
示されているように、受信されたＲＦin＋とＲＦin−の上方変換された信号は入力段210 により増幅され、第１のレベルシフト段230 を使用してレベルシフトされ、その後駆動段250 により増幅される。駆動段250 の出力はその後、出力段290 へ入力される前に第２のレベルシフト段270 を使用して再度レベルシフトされる。出力段290 は図１を参照して前述したトランジスタ構造からなり、以下さらに説明する。
【００２８】
入力段210 、駆動段250 、出力段290 は以後明白になるようにそれぞれカスコード構造で結合された共通ソースおよび共通ゲート増幅器から形成される。また図３で示されているように、駆動装置250 と出力段290 はゲートバイアス電圧を与えるためにバイアスブロック310 および320 によりバイアスされる。
【００２９】
さらに、チャージポンプ330 は以後明白になるように、入力段210 と駆動段250 へ（２．５ボルト等の）ＶＤＤ基準電圧を超える（３．３ボルト等の）基準電圧を与えるために使用される。以下さらに説明するように入力段210 のような任意の増幅段では、高い電圧供給が公称値よりも低い実際の電圧を有すると同時に、低い電圧供給が公称値よりも高い実際の電圧をもたないように注意すべきであることに注意する。チャージポンプはしたがって高い電圧レベルを低い電圧レベルと直列して変化させることが好ましい。
【００３０】
図４は図３の回路をさらに詳細に示している。示されているように、入力段210 は電流源215 に接続した共通のソースを有するＮＭＯＳトランジスタ212 と214 から構成されている。各ゲートで、先に上方変換されたＲＦin＋とＲＦin−信号の１つを入力する。ＮＭＯＳトランジスタ216 と218 はトランジスタ212 と214 のそれぞれのドレインに接続されたソースをそれぞれ有し、３．３ボルト等のＶＤＤよりも高いチャージポンプ電圧である入力ゲート電圧に結合される。トランジスタ216 と218 のドレインは第１のレベルのシフト段230 への出力部を形成する。３．３ボルト等のＶＤＤよりも高い供給電圧と各トランジスタ216 と218 のドレインとの間にはインダクタ220 と222 がそれぞれ配置され、これは典型的に０．５ｎ乃至５ｎヘンリーの範囲である。
【００３１】
第１のレベルシフト段230 はブロッキングキャパシタ232 、234 と、シャントインダクタ236 、238 とを含んでいる。キャパシタ232 、234 の大きさは集積回路100 で利用可能な空間により限定されるので、その大きさはそれぞれ典型的に０．１乃至１０ｐファラドの範囲であり、インダクタ236 、238 は典型的に０．２ｎ乃至５ｎヘンリーの範囲である。結果として、ブロッキングキャパシタの存在は駆動段250 のゲートバイアスをＶＤＤよりも低い電圧に設定することを可能にし、これは飽和状態に留りながらドレインの大きな電圧スイングを許容するため駆動トランジスタの能力を改良する。しかしながら、キャパシタ232 、234 の大きさのブロッキングキャパシタは単独で（232 等の）ブロッキングキャパシタと駆動段（以下説明するトランジスタ252 等）のゲートで生成されるキャパシタとの間に電圧分割装置を生成し、不所望な信号減衰を発生する。したがって、（236 等の）シャントインダクタはゲートキャパシタンスと実質的に共振するために（252 等の）駆動段トランジスタのゲートと並列に使用され、ブロッキングキャパシタを横切る信号の転送を改善する。駆動段へのゲートバイアス電圧はシャントインダクタ236 、238 を経てバイアスブロック310 から供給される。
【００３２】
駆動段250 では、接地されている共通のソースを有するＮＭＯＳトランジスタ252 、254 が設けられている。また、それぞれのトランジスタは第１の入力段210 で増幅され、第１のレベルシフト段230 によりレベルシフトされている前もって十分に上方変換された差出力信号をそのそれぞれのゲートに入力される。ＮＭＯＳトランジスタ256 、258 はそれぞれトランジスタ252 、254 のドレインにそれぞれ接続されたソースを有し、ＶＤＤの入力ゲート電圧を与えられている。トランジスタ256 、258 のドレインは第２のレベルのシフト段270 への入力部を形成する。ＶＤＤよりも高い電圧源と、各トランジスタ256 、258 のドレインとの間にはそれぞれインダクタ260 、262 が配置され、これらは典型的に０．５ナノ乃至５ナノヘンリーの範囲である。
【００３３】
第２のレベルシフト段270 はブロッキングキャパシタ272 と274 、シャントインダクタ276 と278 とを含んでいる。キャパシタ272 と274 の大きさはそれぞれ１乃至３ピコファラドの範囲であり、インダクタ236 、238 は典型的に０．５乃至２ナノヘンリーの範囲である。第２のレベルのシフト段は上記の第１のレベルのシフト段と同一の機能を与え、それによって出力段290 のゲートバイアスはＶＤＤよりも低い電圧に設定されることができ、また不所望な信号を最少にし、それによって前述したようにブロッキングキャパシタを横切る信号転送を改良する。出力段へのゲートバイアス電圧はシャントインダクタ276 と278 を経てバイアスブロック320 から与えられる。
【００３４】
出力段290 は各ＩおよびＱ信号路について前述した絶縁破壊に耐えるトランジスタ構造10を使用する。したがって各ＮＭＯＳトランジスタ292 と294 は高いトランスコンダクタンストランジスタとして最適化され、一方でトランジスタ296 と298 は前述したように高い破壊電圧を発生するように最適化される。示されているように、トランジスタ296 と298 のゲートはＤＳＰ71により制御されるパワー増幅器の制御信号（ｐａｏｎ）にそれぞれ接続される。
【００３５】
前述の３つの段の十分に差動の線形Ａ級パワー増幅器205 は典型的な状態（５０Ｃ）下で２４ｄＢｍ（２５０ｍＷ）の出力パワーを発生できる。（Ｐ１ｄＢにより規定される）増幅器の最大線形パワーは約２２．５ｄＢｍ（１７８ｍＷ）である。したがってパワー増幅器205 は前述の特定の設計および目的とする使用において、１ｄＢの利得圧縮パワーからの５ｄＢのバックオフにより少なくとも１７．５ｄＢｍ（５６．５ｍＷ）の平均パワーを送信できる。
【００３６】
パワー増幅器205 の動作および典型的にはＲＦ周波数である関係する周波数に関して、トランジスタの形状は適切に選択されなければならない。増幅器段210 、250 、290 を形成するトランジスタの動作速度はチャンネルの長さに反比例するので、信号路中の全てのトランジスタは設計規則が可能にする２４０ｎｍ等の最小のチャンネルで設計されることが好ましい。さらに、大きい装置幅は不所望のゲート抵抗を生じるので、各トランジスタはその幅がある尺度を超えないような寸法にされている。５μｍは最小のチャンネルの長さが２４０ｎｍである設計規則に対して有効な最大値として決定されている。したがって、所望の出力パワーに必要な大きい寸法のトランジスタを実現するため、幅約５μｍで長さ２４０ｎｍのセルが必要な寸法のトランジスタを形成するために複製される。好ましい実施形態では、入力段210 のトランジスタ212 、214 は共に並列で使用される４８の装置（各差動側で２４）を含んでおり、駆動段250 のトランジスタ252 、254 は共に並列で使用される７２の装置（各差動側で３６）を含んでおり、出力段290 のトランジスタ292 、294 は所望の出力パワーを実現するために共に並列で使用される２２０の装置（各差動側で１１０）を含んでいる。類似の数の装置は各出力段で他のトランジスタ対（トランジスタ対216 −218 ；256 −258 ；296 −298 ）に対して使用されることが好ましい。
【００３７】
動作において、全ての増幅段210 、250 、290 は差動であるので、接地接続部を通るＡＣ電流は理想的にはゼロである。これは接地接続ワイヤのインダクタンスを実効的に消去し、各増幅段が高性能のＧａＡｓ  ＲＦパワー増幅器で典型的に見られる低インダクタンスのカスタムパッキングまたは背後の接地接触部なしに合理的なパワー利得を有することを可能にする。この方法は典型的に外部バラン86がシングルエンドの信号でアンテナ60を駆動することを要求し、約０．５乃至１ｄＢのバラン86を通じて相当な挿入損失を生じ、したがってパワー増幅器205 から高いパワーターゲットを必要とする。それにもかかわらず、集積されたパワー増幅器の利点は前述の潜在的な要求に応じることによる潜在的な欠点よりも非常に重要である。
【００３８】
先の説明では、Ａ級動作の基準において、各増幅段210 、250 、290 の静止状態電流は出力段トランジスタが常にＡＣスイングによって電流を導くような高さに設定される。このモードで動作するパワー増幅器の最大の理論的なドレイン効率は５０％である（負荷に転送される１ｍＷ毎に２ｍＷのＤＣパワーが必要とされる）。Ａ級増幅器はまた出力信号振幅にかかわりなく一定のＤＣパワーを消費し、信号エンベロープが最大レベルよりも下であるとき非常に低い効率を生じる。パワー消費についての明白な欠点にかかわらず、Ａ級方法は利得および線形の性能を最大にするために使用されている。高い効率の動作モードは消費するＤＣ電流が少なく、段により設定されるシステムが集積された増幅器チェーン内で同調およびデバッグすることをさらに困難にする。
【００３９】
さらに、パワー増幅器205 により生成される出力パワーは好ましくは動作範囲の入力電圧振幅の線形関数である。情報は送信された信号の振幅に含まれ、パワー増幅器を通る振幅レベルの歪みはリンク品質の劣化を生じさせる。信号エンベロープが変化する程度は“ピーク対平均比”により特徴付けされることができ、これは最大の信号振幅と平均信号振幅との比であり、通常はｄＢで表される。パワー増幅器の線形動作の含意はピーク対平均比が実現可能な平均パワーを決定するためにパワー増幅器の最大の線形パワー能力から減算されなければならないことである。好ましい実施形態では、パワー増幅器の最大の線形パワーは２２．５ｄＢｍであり、予測されたピーク対平均比は５ｄＢであり、それ故、送信で利用可能な平均パワーは１７．５ｄＢｍである。さらに、Ａ級動作のために、パワー増幅器は常にピークパワーで送信できるように十分なＤＣ電流を流し、ピーク対平均信号が増加され、パワー増幅器の動作効率は減少する。５ｄＢのピーク対平均比では、理想的なＡ級増幅器の最大のドレイン効率は５０％から１６％まで減少される。
【００４０】
本発明の別の特徴は、駆動段250 と出力段290 の静止状態電流を変化するために各バイアスブロック310 、320 に３ビットレジスタを含むことである。バイアスブロック310 、320 はゲートバイアス電圧、したがって各駆動段250 と出力段290 の零入力状態の電流を変化するために８つの異なるバイアスのうち１つが使用されることを可能にするバイアス構造をそれぞれ含んでいる。これらの各バイアスブロック310 、320 は３ビットレジスタの状態に基づいて、別々の分岐が切換えられ共に合計されることができる電流ミラーを使用して構成されている。
【００４１】
前述の集積されたパワー増幅器の設計は現在の集積されたパワー増幅器の設計では見られない利点を与えるが、さらに性能を改良するために他の考察を考慮することができる。１つの考察は集積回路トランシーバの熱特性である。パワー増幅器が他のトランシーバコンポーネントと共に集積されるとき、パワー増幅器の熱効果はパワー増幅器が集積されない場合よりも厳しく他の回路コンポーネントに影響する。さらに、本発明による線形特性を有するパワー増幅器が所望されるので、パワー増幅器により生じる熱エネルギの放散は種々の状態にわたってこのような線形特性を可能にすることを容易にできる。
【００４２】
集積されたトランシーバ100 は、受信機150 と、パワー増幅部205 を含む送信機200 で受信され送信される種々の信号の外部回路コンポーネントへの接続を設定するピンまたは端子を含んでおり、このようなピンまたは端子の必要数は大きく、好ましい実施形態では５０を超える。したがって、通常の設計原理が使用されるならば、集積回路パッケージの下側全体に沿ってピンが配置されることを可能にする集積回路パッケージング技術を使用する。このような設計は必要なピン数を与えるが、パワー増幅器の熱エネルギの発生から生じる熱問題を満足させることは困難であることが発見されている。
【００４３】
したがって、図５Ａで示されているように、本発明はパッケージ400 の周辺に沿って端子410 を含んでいる導線なしのプラスティックチップキャリア半導体パッケージ400 を使用する。さらに、図５Ｂで示されているように、パッケージ400 はパッケージ400 の下側に沿って金属接地平面420 を有する。図５Ａで示されているように、集積回路チップ100 内の電気接地へのコンポーネントの接続101 は電気的にこの接地平面に接地されている。
【００４４】
図５Ａは受信機150 と送信機200 とを構成するコンポーネントを含んだ集積されたトランシーバチップの種々のコンポーネントの位置を示している。送信機200 の一部であるパワー増幅器205 に関して、パワー増幅器205 の出力段290 の出力がエッジから約５００μｍ以内であるように集積回路のエッジに位置され、したがって短いボンドワイヤ101 がパワー増幅器の接地点を接地平面へ接続し、同様に端子410 へ接続されたワイヤ102 を可能な限り短くすることを可能にする。接地平面の位置を考慮したパワー増幅器のレイアウトによって、パワー増幅器からの熱エネルギは接地平面へ放散されることができる。
【００４５】
図５Ｃはパワー増幅器205 の種々のコンポーネントの位置の平面図を示している。入力段210 、レベルシフト段230 、駆動段250 、レベルシフト段270 、出力段290 は、出力段290 、特に出力段290 の出力がＲＦボンドパッド112 および標準的なボンドパッド110 に最も近いように構成されている。
【００４６】
また、パワー増幅器205 の出力段290 のトランジスタの出力は出力トランジスタに直列する寄生抵抗を減少するために集積回路のボンドパッドに集積される。図６のＡおよびＢで示されているように、標準的なボンドパッド110 に関連する寄生キャパシタンスを減少させるため、金属１および金属２の層Ｍ１、Ｍ２はＲＦボンドパッド112 では使用されず、金属１および金属２の層Ｍ１、Ｍ２は標準的なボンドパッド110 において使用される。即ち、金属３、４、５（Ｍ３、Ｍ４、Ｍ５）だけがボンドパッド112 のパッシベーション開口の下に存在する。さらに寄生キャパシタンスに関連する抵抗損失を減少させるために、ケイ化物のｐ＋拡散遮蔽120 がボンドパッド112 の金属３の下に使用される。
【００４７】
図７で示されている別の実施形態の集積されたパワー増幅器205Aでは、種々の増幅段のカスコード構造が保持されており、特に図１で説明されているように高い破壊電圧を有するトランジスタ12と共に高いトランスコンダクタンスを有するトランジスタ10を使用した構造が示されている。しかしながらこの実施形態では、図３および４に関して前述したレベルシフト段は省略されており、１利得段の出力は次の利得段の入力に直接結合されている。図７で示されているように、第１の段510 は第２の利得段530 へ直接接続されている。
【００４８】
第１の利得段510 は、図３の利得段210 と異なって（３．３ボルト等の）ＶＤＤを超える任意の電圧ではなく（２．５ボルト等の）ＶＤＤ電圧に接続されている。したがってこの第１の利得段510 は共通ソースを有するＮＭＯＳトランジスタ512 、514 を具備し、電源580 に接続されている。それぞれ予め十分に上方変換された差信号の１つをそのそれぞれのゲートに入力する。ＮＭＯＳトランジスタ516 、518 はそれぞれトランジスタ512 、514 のドレインにそれぞれ接続されたソースを有し、３．３ボルト等のＶＤＤよりも高いチャージポンプ電圧である入力ゲート電圧に結合される。トランジスタ516 、518 のドレインは出力部を形成する。ＶＤＤ電圧源と各トランジスタ516 、518 のドレインとの間にはそれぞれインダクタ520 および522 が配置され、これは典型的に０．５ナノ乃至５ナノヘンリーの範囲である。
【００４９】
第２の利得段530 は第１の利得段510 へ直接接続されている。第２の利得段530 は共通ソースを有するＮＭＯＳトランジスタ532 、534 を含んでおり、そのソースは電源590 へ接続されている。またそれぞれは第１の利得段510 で増幅されている予め十分に上方変換された差信号の１つをそのそれぞれのゲートに入力する。ＮＭＯＳトランジスタ536 および538 はそれぞれトランジスタ532 、534 のドレインにそれぞれ接続されたソースを有し、３．３ボルト等のＶＤＤよりも高いチャージポンプ電圧である入力ゲート電圧に結合されている。トランジスタ536 、538 のドレインは第２の利得段530 からの出力を形成する。ＶＤＤよりも高いチャージポンプ電圧源と各トランジスタ536 、538 のドレインとの間にはそれぞれインダクタ540 、542 が配置され、これは典型的に０．５ナノ乃至５ナノヘンリーの範囲である。
【００５０】
したがって、図７のこの実施形態では、大量の面積を必要とするチップ上のレベルシフトキャパシタが必要ではないので、面積に関する節約が実現できる。しかしながら、これは205 のトポロジと比較して少量しかスイングできないので出力電圧を犠牲にして得られる効果である。この設計では出力スイングは信号の線形性と妥協せずに２．５Ｖよりも低くなることはできない。これはこの実施形態では入力信号のＤＣ成分は約２．０乃至２．５ボルトの範囲であるので、入力利得段510 の供給電圧が低く、トランジスタ512 、514 のようなトランジスタの利得電圧が510 の供給電圧に近いように限定されるためである。205 の実施形態では、レベルシフタの使用は入力信号が約０．８乃至１．５Ｖの範囲の低い電圧であることを可能にする。
【００５１】
本発明をその特定の実施形態を参照してここで説明したが、種々の変化および変更が前述の説明において意図され、幾つかの例では、本発明の幾つかの特徴が特許請求の範囲に記載された本発明の技術的範囲を逸脱せずに他の特徴の対応した使用なしに使用されることが認識されるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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