(57)【特許請求の範囲】
【請求項１】
ゲート（又はベース）が制御入力端子に接続されソース（又はエミッタ）が第２の電源端子に接続された第１の導電型の第１のトランジスタと、該第１のトランジスタのドレイン（又はコレクタ）と第１の電源端子との間に接続された第１の抵抗と、ソース（又はエミッタ）とドレイン（又はコレクタ）が該第１の抵抗の両端に接続された第２の導電型の第２のトランジスタと、該第２のトランジスタのゲート（又はベース）とソース（又はエミッタ）間に接続された第２の抵抗と、ソース（又はエミッタ）が前記第２のトランジスタのゲート（又はベース）に接続され、ゲート（又はベース）が前記第２のトランジスタのドレイン（又はコレクタ）が接続され、ドレイン（又はコレクタ）が負荷回路に接続された第２の導電型の第３のトランジスタとを備え、前記第３のトランジスタのゲート（又はベース）を制御出力端子に接続したことを特徴とするイネーブル信号生成回路。
【請求項２】
請求項１に記載のイネーブル信号生成回路において、
前記第１のトランジスタの前記第２の電源端子との間に定電流源回路を接続したことを特徴とするイネーブル信号生成回路。
【請求項３】
請求項１又は２に記載のイネーブル信号生成回路において、
前記第１のトランジスタのゲート（又はベース）と前記第２の電源端子の間に第１のツェナーダイオードを接続し、前記第２のトランジスタのソース・ドレイン（又はエミッタ・コレクタ）間に第２のツェナーダイオードを接続したことを特徴とするイネーブル信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧から若干低下した電圧のイネーブル信号を生成するイネーブル信号生成回路に関する。
【背景技術】
【０００２】
例えば、図２に示すように、電源電圧ＶＤＤとそれより６Ｖ程度低下した電圧との間で動作する出力回路１１およびその出力回路１１の動作／停止を制御するイネーブル回路１２を備えたハイサイド側回路１３と、６Ｖと接地電位ＧＮＤとの間で動作し、ハイサイド側回路１３の出力回路１１にも出力信号を出力する出力回路１４およびその出力回路１４の動作／停止を制御するイネーブル回路１５を備えたローサイド側回路１６とを有する回路では、電源電圧ＶＤＤが高電圧の場合は、ハイサイド側回路１３に、高耐圧素子（例えば、ソース・ドレイン間電圧耐圧が４０〜６０Ｖ程度、ゲート・ソース間電圧は６Ｖ程度）が用いられ、ローサイド回路１６に、低耐圧素子（例えば、ソース・ドレイン間電圧耐圧が６Ｖ程度）が用いられる。
【０００３】
このような回路では、イネーブル信号生成回路（図示せず）によって生成したローサイド側用イネーブル信号によりイネーブル回路１５を制御して、ローサイド側回路１６のみをオン／オフできるようにすると、回路の起動や停止の順番は必ずローサイド側回路１６からハイサイド側回路１３の順番となる。よって、ローサイド側回路１６が停止しているにも拘わらずハイサイド側回路１３が動作している状態が短い時間でも存在すると、誤動作の要因となる。また、回路動作上で、ハイサイド側回路１３のイネーブル制御を先に行いたい場合は、対応できない。
【０００４】
このような背景から、ハイサイド側回路１３でのイネーブル制御も必要となり、ローサイド側回路１６のイネーブル回路１５と同様に、イネーブル信号生成回路で生成したハイサイド側用イネーブル信号を入力するイネーブル回路１２が設けられる。
【０００５】
ところで、イネーブル信号生成回路として、特許文献１に記載がある。これは、図３に示すように、ＮＭＯＳトランジスタＭＮ２１とＰＭＯＳトランジスタＭＰ２１からなるインバータ２１の正電源側にＰＭＯＳトランジスタＭＰ２２を接続するとともに、ＮＭＯＳトランジスタＭＮ２２，ＭＮ２３、ＰＭＯＳトランジスタＭＰ２３，ＭＰ２４からなる２入力ＮＡＮＤ回路２２を構成し、“Ｈ”アクティブの第１の制御入力端子２３と“Ｌ”アクティブの第２の制御入力端子２４に入力する制御信号により、制御出力端子２５に現れるイネーブル信号を切り替えるようにしたものである。このイネーブル信号生成回路では、制御入力端子２３が“Ｈ”、かつ制御入力端子２４が“Ｌ”のときのみ、制御出力端子２５に“Ｈ”となったイネーブル信号が出力する。
【０００６】
しかし、この図３に示したイネーブル信号生成回路では、トランジスタＭＮ２１〜ＭＮ２３、ＭＰ２１〜ＭＰ２４に低耐圧素子を使用した場合は、図２のハイサイド側回路１３をオン／オフするイネーブル回路１２を制御するイネーブル信号を生成することはできない。また、図３中の素子のいくつかが高耐圧素子を用いて構成されていたとしても、その高耐圧素子のゲート・ソース間耐圧がある程度低耐圧（６Ｖ程度）で制限されていた場合は、同様である。
【０００７】
図４は別の従来のイネーブル信号生成回路を示す回路図である。この回路は、制御入力端子３１に保護抵抗Ｒ３１を介してゲートが接続される高耐圧のＮＭＯＳトランジスタＭＮ３１のソースを接地し、そのドレインを抵抗Ｒ３２，Ｒ３３を介し電源ＶＤＤに接続し、その抵抗Ｒ３２，Ｒ３３の共通接続点に高耐圧のＰＭＯＳトランジスタＭＰ３１のゲートを接続したものである。このトランジスタＭＰ３１のソースは電源ＶＤＤに接続されドレインは負荷回路３３に接続され、ゲートが制御出力端子３２に接続されている。Ｄ３，Ｄ４は保護用のツェナーダイオードである。
【０００８】
このイネーブル信号生成回路では、制御入力端子３１が“Ｈ”になると、トランジスタＭＮ３１がオンし、抵抗Ｒ３２，Ｒ３３に電流が流れて、トランジスタＭＰ３１のゲート・ソース間の電圧ＶｇｓがそのトランジスタＭＰ３１の閾値電圧以上になると、そのトランジスタＭＰ３１がオンし、「ＶＤＤ-Ｖｇｓ」のイネーブル信号が制御出力端子３２から出力する。よって、このイネーブル信号生成回路では、図２で説明したハイサイド側回路１３のイネーブル回路１２に必要なハイサイド用イネーブル信号を生成することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平７−１８３７９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、図４のイネーブル信号生成回路では、トランジスタＭＰ３２の閾値電圧、抵抗Ｒ３２，Ｒ３３の抵抗値のバラツキ、温度変化等によって、制御出力端子３２に出力するイネーブル信号の電位が定まらず、後段のイネーブル回路を確実に制御できないことがあり、これを防ぐ回路定数選定が困難となる。また、制御出力端子３２からイネーブル信号を出力している間は、トランジスタＭＮ３１がオンしており、抵抗Ｒ３２，Ｒ３３を経由して電流が流れ続け、この電流は電源ＶＤＤの電圧が高くなると増大し、消費電力が増大する。
【００１１】
本発明の目的は、後段のイネーブル回路を確実に制御でき、また電源電圧が高くなっても消費電流が増大しないようにしたイネーブル信号生成回路を提供することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、請求項１にかかる発明のイネーブル信号生成回路は、ゲート（又はベース）が制御入力端子に接続されソース（又はエミッタ）が第２の電源端子に接続された第１の導電型の第１のトランジスタと、該第１のトランジスタのドレイン（又はコレクタ）と第１の電源端子との間に接続された第１の抵抗と、ソース（又はエミッタ）とドレイン（又はコレクタ）が該第１の抵抗の両端に接続された第２の導電型の第２のトランジスタと、該第２のトランジスタのゲート（又はベース）とソース（又はエミッタ）間に接続された第２の抵抗と、ソース（又はエミッタ）が前記第２のトランジスタのゲート（又はベース）に接続され、ゲート（又はベース）が前記第２のトランジスタのドレイン（又はコレクタ）が接続され、ドレイン（又はコレクタ）が負荷回路に接続された第２の導電型の第３のトランジスタとを備え、前記第３のトランジスタのゲート（又はベース）を制御出力端子に接続したことを特徴とする。
請求項２にかかる発明は、請求項１に記載のイネーブル信号生成回路において、前記第１のトランジスタの前記第２の電源端子との間に定電流源回路を接続したことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載のイネーブル信号生成回路において、前記第１のトランジスタのゲート（又はベース）と前記第２の電源端子の間に第１のツェナーダイオードを接続し、前記第２のトランジスタのソース・ドレイン（又はエミッタ・コレクタ）間に第２のツェナーダイオードを接続したことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、制御出力端子から出力するイネーブル信号の電圧が、第２のトランジスタと第３のトランジスタによってクランプされ、その第２、第３のトランジスタをＰＭＯＳトランジスタで構成した場合は、「ＶＤＤ−２Ｖｇｓ」のイネーブル信号を出力することができる。このため、このイネーブル信号を入力するハイサイド側回路のイネーブル回路をＰＭＯＳトランジスタで構成すれば、確実にそのＰＭＯＳトランジスタのオン／オフを制御できる。また、そのイネーブル回路のトランジスタを第２、第３のトランジスタと同じ素子で形成すれば、製造バラツキや温度特性も同じに推移するので、そのバラツキや温度変化の影響を受けにくくなる。また、第１のトランジスタに定電流源回路を接続すれば、第１のトランジスタに流れる電流はその定電流源によって安定化されているので、電源電圧が増大しても消費電流が増すことが防止される。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例のイネーブル信号生成回路の回路図である。
【図２】イネーブル制御される回路の回路図である。
【図３】従来のイネーブル信号生成回路の回路図である。
【図４】従来の別の例のイネーブル信号生成回路の回路図である。
【発明を実施するための形態】
【００１５】
図１に本発明の実施例のイネーブル信号生成回路を示す。１は制御入力端子であり、保護抵抗Ｒ１を介してＮＭＯＳトランジスタＭＮ１のゲートに接続されている。このトランジスタＭＮ１のソースと接地との間には、ソースとゲートを共通接続したデプレッション型のＮＭＯＳトランジスタＭＮ２が、定電流源回路として接続されている。また、トランジスタＮＭ１のドレインと電源ＶＤＤとの間には、抵抗Ｒ２が接続され、その抵抗Ｒ２の両端間に、ＰＭＯＳトランジスタＭＰ１のソース、ドレインが接続されている。また、このトランジスタＭＭＰ１のゲートと電源ＶＤＤとの間には抵抗Ｒ３が接続されている。また、このトランジスタＭＰ１のゲート、ドレインにはＰＭＯＳトランジスタＭＰ２のソース、ゲートが接続され、そのトランジスタＭＰ２のゲートが制御出力端子２に接続され、ドレインに負荷回路３が接続されている。ツェナーダイオードＤ１はトランジスタＭＮ１，ＭＮ２の保護用、ツェナーダイオードＤ２はトランジスタＭＰ１の保護用である。トランジスタＭＮ１，ＭＰ１，ＭＰ２は高耐圧用、トランジスタＭＮ２は低耐圧用である。
【００１６】
なお、本実施例では、請求項に記載の第１のトランジスタをトランジスタＭＮ１で、第２のトランジスタをトランジスタＭＰ１で、第３のトランジスタをトランジスタＭＰ２で、それぞれ実現している。また、請求項に記載の第１の抵抗を抵抗Ｒ２で、第２の抵抗を抵抗Ｒ３で、それぞれ実現している。
【００１７】
さて、本実施例のイネーブル信号生成回路は、トランジスタＭＰ１，ＭＰ２と抵抗Ｒ３とによって電圧クランプ回路が構成されている。したがって、制御入力端子１が“Ｈ”にセットされたときは、トランジスタＭＮ１，ＭＮ２がオンして、制御出力端子２の電圧が一旦低下し、トランジスタＭＰ２がオンする。これにより抵抗Ｒ３に電流が流れることによって、トランジスタＭＰ１のゲート電位が低下し、そのトランジスタＭＰ１がオンする。このため、トランジスタＭＰ１，ＭＰ２のゲート・ソース間電圧をそれぞれＶｇｓとすると、制御出力端子２には、「ＶＤＤ−２Ｖｇｓ」の電圧にクランプされたイネーブル信号が現れる。
【００１８】
よって、例えば図２のハイサイド側回路１３のイネーブル回路１２に、トランジスタＭＰ２の閾値電圧程度の閾値電圧のＰＭＯＳトランジスタを設けておけば、そのイネーブル回路１２に、このイネーブル信号の電圧「ＶＤＤ−２Ｖｇｓ」を入力させることで、当該閾値電圧のＰＭＯＳトランジスタを確実にオンさせ、ハイサイド側回路１３をイネーブル制御することが可能となる。なお、負荷回路３に、トランジスタＭＰ２がオンしたときにローサイド側用イネーブル信号を生成する回路を構成しておけば、その負荷回路３からローサイド側用イネーブル信号をイネーブル回路１５に出力させることができる。このときは、図２のイネーブル回路１２，１５に同時にイネーブル信号が入力して、同時に出力回路１１，１４がイネーブル制御される。
【００１９】
また、本実施例のイネーブル信号生成回路は、トランジスタＭＮ１のドレイン電流をトランジスタＭＮ２によって定電流化しているので、電源ＶＤＤの電圧が例え高くなった場合であっても、そのドレイン電流は増大せず、消費電流増大を回避することができる。
【００２０】
なお、以上の実施例では、ＭＯＳトランジスタを使用した場合について説明したが、バイポーラトランジスタを使用した場合でも同様に実施できる。この場合は、ＰＭＯＳトランジスタをＮＰＮトランジスタにＮＭＯＳトランジスタをＰＮＰトランジスタに置き換え、ソースをエミッタに、ドレインをコレクタに、ゲートをベースに置き換えればよい。
【符号の説明】
【００２１】
１：制御入力端子、２：制御出力端子、３：負荷回路
１１：出力回路、１２：イネーブル回路、１３：ハイサイド側回路、１４：出力回路、１５：イネーブル回路、１６：ローサイド側回路
２１：インバータ、２２：２入力ＮＡＮＤ回路、２３：“Ｈ”アクティブの第１の制御入力端子、２４：“Ｌ”アクティブの第２の制御入力端子、２５：制御出力端子
３１：制御入力端子、３２：制御出力端子、３３：負荷回路
【図１】
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【図２】
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【図３】
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【図４】
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