(57)【特許請求の範囲】
【請求項１】
導電性基板と、
前記導電性基板の裏面に形成された第１の電極と、
前記導電性基板の表面側に順次に形成されたｎ型ＧａＮドリフト層、ｐ型ＧａＮウエル層、及び、前記ｐ型ＧａＮウエル層よりもバンドギャップエネルギーが大きい材料からなる電子供給層を含み、前記ｐ型ＧａＮウエル層と前記電子供給層の界面に形成される２次元電子ガスを含む積層構造と、
前記電子供給層とオーミック接続される第２の電極と、
前記電子供給層、ｐ型ＧａＮウエル層、及び、ｎ型ＧａＮドリフト層内に形成されたＭＯＳ型ゲート電極構造と、
前記電子供給層を貫通して前記ｐ型ＧａＮウエル層に達するトレンチと、該トレンチ内に形成され前記第２の電極と導通する金属電極と、
前記ｐ型ＧａＮウエル層と前記ｎ型ＧａＮドリフト層の境界部分に形成され、前記金属電極とショットキー接続するｎ型不純物領域と
を有する電界効果トランジスタを備え、
該金属電極が前記ｐ型ＧａＮウエル層とオーミック接続し、
前記ＭＯＳ型ゲート電極構造は、前記２次元電子ガスと前記ｎ型ＧａＮドリフト層とを接続する反転層を前記ｐ型ＧａＮウエル層内に形成して、前記電界効果トランジスタを導通させる機能を有することを特徴とする窒化ガリウム半導体装置。
【請求項２】
前記ＭＯＳ型ゲート電極構造が、前記電子供給層及びｐ型ＧａＮウエル層を貫通して前記ｎ型ＧａＮドリフト層に達するトレンチと、該トレンチ内を覆うゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチ内に形成されたゲート電極とを含む、請求項１に記載の窒化ガリウム半導体装置。
【請求項３】
前記ＭＯＳ型ゲート電極構造が、前記電子供給層を貫通して前記ｐ型ＧａＮウエル層に達するトレンチと、該トレンチ内を覆うゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチ内に形成されたゲート電極とを含み、前記積層構造が、前記ｎ型ＧａＮドリフト層と前記ｐ型ＧａＮウエル層の境界部分に形成され前記トレンチの底部に接するｎ型ＧａＮ領域とを含む、請求項１に記載の窒化ガリウム半導体装置。
【請求項４】
前記第２の電極の周囲に形成され、前記電子供給層と前記ｐ型ＧａＮウエル層の少なくとも一部とを除去して形成された絶縁層によって前記第１の電極と隔てられたストッパ電極を更に備える、請求項１〜３の何れか一に記載の窒化ガリウム半導体装置。
【請求項５】
導電性基板の表面にｎ型ＧａＮ層、ｐ型ＧａＮウエル層、電子供給層を順次に堆積し、前記ｐ型ＧａＮウエル層と前記電子供給層の界面に２次元電子ガスを形成する工程と、
前記電子供給層及びｐ型ＧａＮウエル層を貫通し前記ｎ型ＧａＮ層に達するトレンチを形成する工程と、
前記トレンチ内に、少なくともｐ型ＧａＮウエル層に接する高さ位置に達するｎ型不純物領域を堆積する工程と、
前記トレンチ内のｎ型不純物領域を前記トレンチの壁部分とともにエッチングして前記トレンチよりも幅が広い広幅トレンチを形成するとともに、前記ｐ型ＧａＮウエル層と前記ｎ型ＧａＮ層の境界部分に前記ｎ型不純物領域を残す工程と、
前記広幅トレンチ内にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記トレンチ内にゲート電極を形成する工程と、
前記導電性基板の裏面に第１の電極を形成する工程と、
前記電子供給層にオーミック接続する第２の電極を形成する工程と、を有することを特徴とする窒化ガリウム半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化ガリウム半導体装置及びその製造方法に関し、更に詳しくは、窒化ガリウム系化合物半導体層を含むＭＯＳトランジスタを有する半導体装置、及び、その製造方法に関する。
【背景技術】
【０００２】
従来から、高周波デバイス用半導体装置としては、半導体材料として窒化ガリウム（ＧａＮ）系化合物半導体を用いた窒化ガリウム半導体装置（以下、ＧａＮ系半導体装置とも呼ぶ）が用いられている。ＧａＮ系半導体装置では、半導体基板の表面に、例えば有機金属化学気相蒸着（ＭＯＣＶＤ：Metal-Organic Chemical Vapor Deposition）法を用いて形成されたバッファ層やＧａＮ層が設けられている。ＧａＮ系半導体装置は、最近になって、高周波用途に加え、電力用のパワーデバイスにも適用可能であるという認識から、高耐圧、大電流を扱うデバイスへの適用が検討されている。
【０００３】
従来の高周波用途のＧａＮ系半導体装置では、横型デバイスが適用されている。しかし、高耐圧のパワーデバイスにおいては、より大きな電流を扱う必要があることから、縦方向に電流を流す縦型のデバイスが有利であり、その構造の検討が盛んに行われている。その中でも、電圧駆動が可能で、且つ電圧を印加しない状態でオフ状態となる通常時非導通状態（ノーマリオフ）型のＭＯＳ構造をもつデバイスが有望視されている。以下に従来提案されている縦型ＭＯＳ構造をもつＧａＮ系半導体装置の例を示す。
【０００４】
図１０は、従来提案されている縦型構造のＧａＮ系半導体装置で、ゲート部がＭＯＳ構造を有する電界効果トランジスタ（ＦＥＴ）の断面図である（特許文献１）。縦型構造のＧａＮ系半導体装置では、図１０に示すように、ＧａＮ基板５２の表面に、シリコンをドープしたｎ型ＧａＮ層５３及びｐ型ＧａＮウエル層５４、ＡｌＧａＮ層５５を成長する。次いで、ゲート構造を形成する位置にトレンチ６０を形成し、その後、窒化アルミニウムガリウム（ＡｌＧａＮ）層５７を成長する。ＡｌＧａＮ層５７の上のトレンチ６０内には、ゲート絶縁膜６１及びゲート電極６２が形成される。ｎ型ＧａＮ層５３とＡｌＧａＮ層５７の界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）から成る導電層が形成される。ドレイン電極は、基板側５２の裏面電極５０であり、ソース領域には、ｐ型のＧａＮ領域５４とドリフト領域となるｎ型ＧａＮ層５３との間でｐｎ接合が形成され、高耐圧を維持する。ソース電極５８は、ｎ型ソース領域５９及びｐ型ＧａＮ領域５４とオーミック接続を形成するため、ＡｌＧａＮ層５６、５５を介して形成される。このようにしてＧａＮ基板５２を用い、チャネル領域に２ＤＥＧ層を形成した縦型ＭＯＳ構造の高耐圧デバイスが形成される。
【０００５】
上記構造を有するＧａＮ系半導体素子において、ゲート電極６２に印加する電圧を調整し、ＡｌＧａＮ層５７とｎ型ＧａＮ層５３の界面の電子濃度を制御することで、ソース・ドレイン間に流れる電流のオン・オフを行っている。通常、このようなＧａＮ系半導体素子では、トレンチ構造６０によって、スロープ部分にＡｌＧａＮの分極が発生しない非極性面を選択することで、ゲート無バイアス状態で２ＤＥＧが発生せず、ソース・ドレイン間をノーマリオフとすることができる。
【０００６】
上記のトレンチゲート構造を持ったＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）以外に、ゲートが平坦なＭＯＳＦＥＴ構造のＧａＮ系半導体素子も提案されている。このようなＧａＮ系半導体素子を用いた高耐圧デバイスの例を図１１に示す（特許文献２）。この構造においても、ＧａＮ基板５２上にドリフト層となるｎ型ＧａＮ層５３と、電子供給層となるＡｌＧａＮ層５７とが形成され、その間の界面領域に２ＤＥＧが形成される。高耐圧を維持するために、図１０の例と同様にｐ型ＧａＮ領域５４が形成される。この例では、図１０と異なり、ゲート部は平坦であり、２ＤＥＧ領域は平面状に形成される。ソース電極５８は、ｐ−ＧａＮ領域５４及び２ＤＥＧとオーミック接続されている。ＧａＮ基板５２の裏面側にドレイン電極５０が形成されている。この構造では、図１０の例と違い、トレンチが形成されていないため、図１０のように製造工程の途中で再度ＡｌＧａＮ層を形成する必要がなく、安価な工程でデバイスを作成することが可能となる。また、図１０の半導体装置と同様に、絶縁ゲートであることから、ゲートに正の電圧を印加してもよく、並列駆動などに適している。また、ｐ型のＧａＮ領域５４によって、ノーマリオフ型の設計も可能になる。
【０００７】
また、別のＧａＮ系半導体装置として、図１２に示す装置が提案されている(特許文献３）。この例では、図１０のようにトレンチ部が形成されているものの、チャネル部はＡｌＧａＮ/ＧａＮの２ＤＥＧを利用したものではなく、ゲート電極６２にゲート絶縁膜６１を用い、反転層６４からなるチャネルを形成するＭＯＳ型構造を用いている。この構造は、従来のシリコンやＳｉＣの縦型ＭＯＳＦＥＴをＧａＮに置き換えた構造とほぼ同等である。この例では、ゲートトレンチ６０よりも深いトレンチ６５を別に形成し、その底部にショットキー接合部６６を形成して、耐圧をその部分で決めるようにすることで、トレンチ底で電界集中に起因してゲート絶縁膜６１が破壊するのを回避している。
【０００８】
図１２のショットキー接合部６６の別の役割として、逆回復損失を低減するという役目もある。この構造では、ドレイン側に負バイアスが印加された場合に、耐圧を維持するｐｎ接合に順電圧が印加されて順電流が流れる。このとき、ｐ領域から正孔がｎ領域へ注入され、ｎ領域は伝導度変調によって多量のキャリアが蓄積される。このため、逆回復動作時にドレインに正バイアスがかかるようになっても、電流がすぐには切れず、大きな電力損失が発生する。そこで、図１２のようにｐｎ接合とは別にショットキー接合部６６を設けることで、ドレインが負バイアスになった場合には、ショットキー接合領域から電流が流れて、正孔はほとんど注入されない。このため、逆回復時の損失を小さく抑えることが可能になる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−２２７３５６号公報
【特許文献２】特開２００９−３２８７３号公報
【特許文献３】特開２００９―１１７８２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記のように提案されている縦型のＧａＮ系半導体装置には、それぞれに幾つかの課題がある。まず、図１０、図１１の構造においては、耐圧を維持するためｐ−ＧａＮ領域５４を局部的に形成する必要があるものの、ＧａＮ結晶を用いているため、イオン注入を利用したｐ型領域の形成ができないことが挙げられる。このため、現実にこの構造を作成する製造手段を新たに開発する必要がある。また図１０の構造では、トレンチ形成後にＡｌＧａＮ層５７の結晶成長を行う必要があることから、プロセスが複雑化し、製造コストの面で不利である。図１１の構造では、２次元電子ガスは、表面ポテンシャルによって表面に閉じ込められているため、ドレインに電圧をかけてドリフト領域５３へ電子を流そうとすると、所定のポテンシャルバリアを超えた電圧を印加する必要がある。このため、導通時のソース・ドレイン間電圧が高くなってしまうという問題があった。
【００１１】
図１２の構造は、図１０の結晶構造における問題、及び、図１１における表面閉じ込みの問題を解決しており、また、結晶成長はドリフト層であるｎ−ＧａＮ層５３から最表面のソース領域のｎ型−ＧａＮ６３の形成まで連続して実施することが可能である。しかしながら、図１２の構造では、表面のｎ型ＧａＮ領域６３であるソース領域と金属電極であるソース電極５８との接触がＧａＮにおける接触となっており、オーミックをとるのが一般的に困難であることが問題になる。つまり、相当の高濃度、具体的には１×１０２０ｃｍ-３以上で、且つ、１０００℃に近い高温での処理が必要となる。このような高濃度で結晶成長を行うと、結晶性が損なわれ、信頼性などへの影響が懸念される。また、高温での熱処理を行うと、ＧａＮ表面からＧａが抜け出るなど、やはり結晶性への影響が懸念され、デバイス特性や信頼性に関し悪影響が発生する。また高温処理では、ＧａＮ表面が荒れることから、ＭＯＳ界面への悪影響もあり、ＭＯＳＦＥＴの電子移動度の低下を招く。
【００１２】
図１２の構造では、さらに、スイッチング時にｐｎ接合の充電電流がｐウエル領域５４に流れ、アバランシェが発生したときに正孔電流が流れることも問題となる。図１３を参照してこの問題を説明する。図１３は、図１２の構造で、ソースに高濃度のｎ型不純物領域７１を用いた場合のソース領域近傍の構造を示している。ｐウエル領域５４には一定の電気抵抗１０１が存在し、正孔電流１００が流れることによって、一定の電圧降下が発生する。図１４に、その場合の等価回路を示す。図１３におけるｎ領域５３、ｐウエル領域５４、及びｎ型不純物領域７１からなる主トランジスタ１０２には、ｐウエル領域５４に正孔電流１００が流れて発生するｐウエル抵抗１０１の電圧降下が発生する。正孔電流１００が大きくなると、寄生ｎｐｎトランジスタ１０３がターンオンし、主トランジスタ１０２で制御している以外に大きな電流が流れ、素子が破壊するという問題が発生する（これを「寄生バイポーラ効果」という）。
【００１３】
図１５は、Ｌ負荷アバランシェ耐量の評価試験を示したもので、同図（ａ）はテスト回路の構成を、同図（ｂ）は印加電圧及びドレイン電流を、それぞれ示している。この試験は、電流遮断時にインダクタンスＬに蓄えられたエネルギーを、トランジスタ（ＤＵＴ）がアバランシェ耐圧を維持したまま電流を流し、消費するという非常に厳しい試験である。アバランシェ電流が流れる際に、トランジスタＤＵＴ内部では、図１３のｐウエル領域５４とｎ領域５３との間で、電子‐正孔対が発生するアバランシェが起きる。このアバランシェによって正孔電流が流れ、場合によっては容易に素子破壊に至る。
【００１４】
さらに、図１２の構造では、ショットキー接合部６６をＭＯＳ型構造部分とは別に設け、逆回復特性の改善とトレンチコーナー部でのゲート絶縁膜６１の破壊を回避している。しかし、ショットキー接合部６６では、大きな電界によって、ブレークダウンした場合に、金属と半導体の接触部分で反応が起こり、接合特性が劣化してしまうため、ゲート破壊は免れても、大きな特性改善にはつながらない。
【００１５】
本発明は、上述した従来技術における問題点を解消するため、高耐圧で安定した特性をもった窒化ガリウム半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明は、導電性基板と、前記導電性基板の裏面に形成された第１の電極と、前記導電性基板の表面側に順次に形成されたｎ型ＧａＮドリフト層、ｐ型ＧａＮウエル層、及び、前記ｐ型ＧａＮウエル層よりもバンドギャップエネルギーが大きい材料からなる電子供給層を含み、前記ｐ型ＧａＮウエル層と前記電子供給層の界面に形成される２次元電子ガスを含む積層構造と、前記電子供給層とオーミック接続される第２の電極と、前記電子供給層、ｐ型ＧａＮウエル層、及び、ｎ型ＧａＮドリフト層内に形成されたＭＯＳ型ゲート電極構造と、電子供給層を貫通してｐ型ＧａＮウエル層に達するトレンチと、該トレンチ内に形成され第２の電極と導通する金属電極と、ｐ型ＧａＮウエル層とｎ型ＧａＮドリフト層の境界部分に形成され、金属電極とショットキー接続するｎ型不純物領域とを有する電界効果トランジスタを備え、該金属電極がｐ型ＧａＮウエル層とオーミック接続し、前記ＭＯＳ型ゲート電極構造は、前記２次元電子ガスと前記ｎ型ＧａＮドリフト層とを接続する反転層を前記ｐ型ＧａＮウエル層内に形成して、前記電界効果トランジスタを導通させる機能を有することを特徴とする窒化ガリウム半導体装置を提供する。
【００１７】
また、本発明は、導電性基板の表面にｎ型ＧａＮ層、ｐ型ＧａＮウエル層、前記ｐ型ＧａＮウエル層よりもバンドギャップエネルギーが大きい材料からなる電子供給層を順次に堆積し、前記ｐ型ＧａＮウエル層と前記電子供給層の界面に２次元電子ガスを形成する工程と、前記電子供給層及びｐ型ＧａＮウエル層を貫通し前記ｎ型ＧａＮ層に達するトレンチを形成する工程と、前記トレンチの表面部分にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記トレンチ内にゲート電極を形成する工程と、前記導電性基板の裏面に第１の電極を形成する工程と、前記電子供給層にオーミックコンタクトする第２の電極を形成する工程と、を有することを特徴とする窒化ガリウム半導体装置を製造する方法を提供する。
【００１８】
本発明は、更に、導電性基板の表面にｎ型ＧａＮ層、ｐ型ＧａＮウエル層、前記ｐ型ＧａＮウエル層よりもバンドギャップエネルギーが大きい材料からなる電子供給層を順次に堆積し、前記ｐ型ＧａＮウエル層と前記電子供給層の界面に２次元電子ガスを形成する工程と、前記電子供給層を貫通し前記ｐ型ＧａＮウエル層に達するトレンチを形成する工程と、前記トレンチの底部にｎ型不純物を注入し、前記ｐ型ＧａＮウエル層と前記ｎ型ＧａＮ層の境界部分にｎ型不純物領域を形成する工程と、前記トレンチの表面部分に絶縁膜を形成する工程と、前記絶縁膜を介して前記トレンチ内にゲート電極を形成する工程と、前記導電性基板の裏面に第１の電極を形成する工程と、前記電子供給層にオーミックコンタクトする第２の電極を形成する工程と、を有することを特徴とする窒化ガリウム半導体装置を製造する方法を提供する。また、導電性基板の表面にｎ型ＧａＮ層、ｐ型ＧａＮウエル層、電子供給層を順次に堆積し、ｐ型ＧａＮウエル層と電子供給層の界面に２次元電子ガスを形成する工程と、電子供給層及びｐ型ＧａＮウエル層を貫通しｎ型ＧａＮ層に達するトレンチを形成する工程と、トレンチ内に、少なくともｐ型ＧａＮウエル層に接する高さ位置に達するｎ型不純物領域を堆積する工程と、トレンチ内のｎ型不純物領域をトレンチの壁部分とともにエッチングしてトレンチよりも幅が広い広幅トレンチを形成するとともに、ｐ型ＧａＮウエル層とｎ型ＧａＮ層の境界部分にｎ型不純物領域を残す工程と、広幅トレンチ内にゲート絶縁膜を形成する工程と、ゲート絶縁膜を介してトレンチ内にゲート電極を形成する工程と、導電性基板の裏面に第１の電極を形成する工程と、電子供給層にオーミック接続する第２の電極を形成する工程と、を有することを特徴とする窒化ガリウム半導体装置の製造方法を提供する。
【発明の効果】
【００１９】
本発明に係る窒化ガリウム半導体装置及び本発明方法で製造された窒化ガリウム半導体装置によると、ソース領域が高濃度不純物層ではなく２ＤＥＧによって形成され、且つ、ＦＥＴの導通時にその２ＤＥＧとドリフト層とがＭＯＳ反転層を介して接続される構造を採用したので、寄生トランジスタが形成されず、従って、アバランシェが発生しても電流集中が発生せず、素子破壊に至ることがない。このため、ゲート絶縁膜の破壊や、トランジスタの特性劣化が生じなく、信頼性及び破壊耐量に優れた窒化ガリウム半導体装置が得られるという効果を奏する。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態に係るＧａＮ系半導体装置を示す断面図。
【図２】（ａ）〜（ｄ）は、図１のＧａＮ系半導体装置を製造する工程を順次に示す断面図。
【図３】本発明の第２の実施形態に係るＧａＮ系半導体装置の断面図。
【図４】（ａ）〜（ｆ）は、図３のＧａＮ系半導体装置を製造するプロセスの工程を順次に示す断面図。
【図５】（ａ）〜（ｆ）は、図３のＧａＮ系半導体装置を製造する別のプロセスの工程を順次に示す断面図。
【図６】本発明の第３の実施形態に係るＧａＮ系半導体装置の断面図。
【図７】本発明の第４の実施形態に係るＧａＮ系半導体装置の断面図。
【図８】本発明の第５の実施形態に係るＧａＮ系半導体装置の断面図。
【図９】本発明の第６の実施形態に係るＧａＮ系半導体装置の断面図。
【図１０】特許文献１記載のＧａＮ系半導体素子の断面図。
【図１１】特許文献２に記載のＧａＮ系半導体素子の断面図。
【図１２】特許文献３に記載のＧａＮ系半導体装置の断面図。
【図１３】縦型ＭＯＳＦＥＴの寄生バイポーラトランジスタの作用を示す模式的断面図。
【図１４】図１３の寄生バイポーラトランジスタの等価回路図。
【図１５】（ａ）及び（ｂ）はそれぞれ、図１３の縦型ＭＯＳトランジスタの負荷耐量試験を示す回路図、及び、電圧・電流のタイムチャート。
【図１６】図１の縦型ＭＯＳトランジスタの電界集中の様子を示す模式的断面図。
【発明を実施するための形態】
【００２１】
以下に添付図面を参照して、本発明の実施形態に係る窒化ガリウム半導体装置及びその製造方法を詳細に説明する。なお、添付図では、各実施形態の同様な要素は同様な符号を付して示し、重複する説明を省略する。
【００２２】
（実施の形態１）
図１は、本発明の第１の実施形態に係る半導体装置を示す断面図である。本実施形態の半導体装置は、導電性基板４と、導電性基板４上に順次に堆積された、導電性バッファ層５、ドリフト層となるｎ型ＧａＮ層６、ｐ型ＧａＮウエル層７、及び、ＡｌＧａＮ電子供給層８を含む積層とを有する。導電性基板４は、例えば、ＧａＮ、ＳｉＣ、又は、Ｓｉなどの半導体から成る。導電性基板４として、特にＳｉＣやＳｉを採用する場合には、これらはＧａＮと結晶が異なることから、良好な結晶を成長させるために、導電性バッファ層５が必要になる。このとき、導電性バッファ層５は、トンネル電流が容易に流れるように、非常に薄く（例えば、１０ｎｍ以下）に設定するか、又は、高濃度にドープして低抵抗となるように調整する。電子供給層は、ＡｌＧａＮに限定されず、ｐ型ＧａＮウエル層７よりもバンドギャップエネルギーの大きい材料からなればよく、例えばＡｌＩｎＧａＮ、ＡｌＧａＮＡｓ、ＡｌＧａＮＰ、ＡｌＩｎＧａＮＡｓＰであってもよい。
【００２３】
上記のように形成されたＧａＮ結晶領域をもつ基板を用い、部分的にトレンチ領域を形成して、トレンチ領域の内部にゲート絶縁膜９、及び、ゲート電極３を順次に形成する。ゲート絶縁膜９は、ＳｉＯ２やＡｌ２Ｏ３、ＳｉＮ、又は、これらの複合膜でも良い。ソース電極２は、ＡｌＧａＮ電子供給層８とオーミック接触し、ｐ型ＧａＮウエル層７とＡｌＧａＮ電子供給層８の界面層に形成される２ＤＥＧ１８へ電子を供給する。トレンチはｐ型ＧａＮウエル層７よりも深くしている。このような構造とすることによって、ｐ型ＧａＮウエル層７内のＭＯＳ構造によって、ｐ型ＧａＮウエル層７内に反転層１１となるチャネル領域が形成され、縦型ＭＯＳＦＥＴ構造が得られる。ソース領域には、結晶性のＡｌＧａＮ層８を形成しており、高濃度ｎ型ＧａＮを用いていないことから、オーミック構造を容易に形成することができる。
【００２４】
図２（ａ）〜（ｄ）は、本実施形態の半導体装置を製造する工程を順次に示す断面図である。まず、同図（ａ）に示すように、導電性基板４上に、バッファ層５、ｎ型ＧａＮドリフト層６、ｐ型ＧａＮウエル層７、及び、ＡｌＧａＮ電子供給層８を順次に成長する。次いで、同図（ｂ）に示すように、ｐ型ＧａＮウエル層７の深さよりも深いトレンチ１３をエッチングによって形成する。このトレンチエッチングでは、その後に形成されるゲート絶縁膜９とＧａＮとの接触面がデバイス特性に大きく影響を与えるため、トレンチ１３の形成後にダメージ除去のためのエッチング、及び、表面処理を行う。
【００２５】
次いで、同図（ｃ）に示すように、ゲート絶縁膜９を成長し、ついで、ゲート電極３を形成する。引き続き、同図（ｄ）に示すように、ＡｌＧａＮ層８上にソース電極２を形成し、また、導電性基板４の裏面に裏面電極１を形成する。ゲート絶縁膜９は、ＧａＮ系半導体装置では、ＳｉＣ系半導体装置やＳｉ系半導体装置のように熱酸化ができないことから、成長により堆積させて形成する。ゲート電極３は、ポリシリコンや高融点金属などの低抵抗材料を用いる。電極形成工程では、半導体との接触にはＴｉ、Ｎｉなどを用いて、８００℃程度の熱処理を施し、安定したオーミック接続を形成する。その後に、ワイヤボンディングなどの組立て工程を行い、更には、大電流を流すために数ミクロンの大きな膜厚で、ＡｌやＡｕ、Ｃｕなどのパッド電極を堆積し形成する。
【００２６】
図３は、本発明の第２の実施形態に係る半導体装置を示す断面図である。本実施形態では、第１の実施形態と同様に、ＧａＮなどの導電性基板４を用い、また、トレンチ１３（図４）を形成する。しかし、トレンチ１３の深さは、ｐ型ＧａＮウエル層７の下面よりも浅く形成され、トレンチ１３の底には、ｎ型ＧａＮドリフト層６に達するｎ型のＧａＮ領域１２が、ｐ型ＧａＮウエル層７及びｎ型ＧａＮドリフト層６をまたいで形成される。この構造を採用することによって、トランジスタの導通時には、ｐ−ＧａＮ層７内に反転層が形成され、トレンチ底のコーナー部におけるゲート絶縁膜９の電界を緩和し、ブレークダウンがｐ型ＧａＮウエル層７とｎ型ＧａＮ領域１２との間で発生するようにして、ゲート絶縁膜９の絶縁破壊を回避する。特にＧａＮ系半導体装置では、トレンチコーナー部でゲート絶縁膜の絶縁破壊が頻繁に発生しており、その現象を精密に調査、検証するプロセスで、以下のことが判明した。
【００２７】
ＧａＮ系半導体装置では、面方位によって分極が異なり、表面に現れる電荷量が異なる。例えば、図２（及び図１）に示したトレンチ形状の場合には、トレンチ１３の側壁と底部とでは表面の電荷が異なる。これに起因して、ゲート絶縁膜９へのストレスがＳｉＣやＳｉとは異なり、逆バイアス印加時にトレンチ底部により強い電界集中が起こりやすくなることが判った。図１６にその様子を模式的に示した。同図に示すように、トレンチ底部での分極電荷８０の量は最大となり、コーナー部から側壁へ向かって分極電荷量が徐々に減少する。それに合わせて空乏層幅がｄ１からｄ２へと狭まっていき、電界集中が強まる。コーナー部には、このような分極電荷の影響がない場合であってもコーナー部の曲率の影響によって電界集中が発生する。ＧａＮ系半導体装置の場合には、この分極電荷の影響によって、電界集中がより強く発生する。以下で説明する第２の実施形態では、このコーナー部に形成したｎ型ＧａＮ領域１２の存在により、電界集中が発生しても、ｐ型ＧａＮウエル層７とｎ型ＧａＮ領域１２のｐｎ接合がピンチオフすることによってその電界が緩和できる。このため、ゲート絶縁膜９の保護が可能になる。
【００２８】
図４（ａ）〜（ｆ）は、は第２の実施形態の半導体装置の製造プロセスの工程を順次に示している。基本的な工程は、図２と同様であるが、本実施形態では、図４（ｂ）に示したマスク材１６を用いたトレンチエッチングにおいて、トレンチ１３の深さがｐ型ＧａＮウエル層７よりも浅く掘られている。また、本実施形態では、ｎ型ＧａＮ領域１２を形成するための工程として、トレンチ１３の形成後に、同じマスク材１６を用いて、不純物イオン１７を選択的にトレンチ１３の底部に注入するイオン注入工程を実行する（同図（ｃ））。その後に、９００〜１２５０℃の温度範囲で熱処理を施して、注入された不純物１８の活性化を行う。その後の工程は図２と同様である。
【００２９】
図５（ａ）〜（ｆ）は、第２の実施形態のＧａＮ系半導体装置の別の製造プロセスの工程を示している。この例では、同図（ｂ）に示すエッチング工程では、トレンチ１３がｐ型ＧａＮウエル層７よりも深く掘られる。その後、トレンチ１３内に選択的にｎ型ＧａＮ層１４を堆積し（同図（ｃ））、次いで、トレンチ１３内のｎ型ＧａＮ層１４を、その周囲の積層を含んでｐ型ＧａＮウエル層７の途中までエッチングする(同図（ｄ））。その後の工程は、図４の工程と同様である。この工程の利点は、ｎ型ＧａＮ領域１２が結晶成長によって形成されることであり、イオン注入によって形成するよりも良質の膜が形成可能であり、安定した耐圧特性が確保でき、良品率が向上することが挙げられる。
【００３０】
図６は、本発明の第３の実施形態に係るＧａＮ系半導体装置を示す断面図である。本実施形態では、第２の実施形態の構成に加えて、ソース領域に隣接してショットキー接合部１０を形成することによって、逆回復特性を向上させるものであり、特許文献３と同様の効果を狙ったものである。特許文献３の構成では、ショットキー接合部６６がソース領域から分離しており、ブレークダウンがショットキー接合部６６で発生することから、ショットキー接合部６６で絶縁破壊が発生しやすい。また、このショットキー接合部６６では、高電圧でリーク電流が増大するという問題もある。
【００３１】
しかし、本実施形態では、縦型ＭＯＳ構造と一体化してショットキー接合部１０を形成するので、これらの問題を解決することが出来る。すなわち、ゲートが形成された部分とは異なる部分に第２のトレンチを形成し、その底部にゲートトレンチの底のｎ型ＧａＮ領域１２と同様なｎ型ＧａＮ領域１９を形成し、その部分にソース電極２に導通する金属電極２ａと接続するショットキー接合部１０を形成する。また、トレンチ側壁では、金属電極２ａがｐ型ＧａＮウエル層７とオーミック接合を形成する。この構成を採用することによって、ショットキー接合部１０は、ｐ型ＧａＮウエル層７に囲まれた構造となり、高電界ではｐｎ接合がピンチオフすることで、ショットキー接合部１０に印加される大きな電界を防止する。ブレークダウンは、ショットキー接合部１０ではなく、ｐ型ＧａＮウエル層７とｎ型ＧａＮ領域１２との間のｐｎ接合部で発生するので、ショットキー接合部１０自体には大きな電流は流れない。このため、ショットキー接合部１０が破壊や劣化をすることがなく、信頼性の高い縦型ＭＯＳＦＥＴを提供することが可能になる。
【００３２】
上記第１から第３の実施形態は、主電流を流す主要部分の構造に関するものである。一般に、半導体装置では、デバイス全体として高耐圧を維持するためには、チップ周辺にも高い耐圧を安定して維持するための構造（エッジ構造）を、同一製造工程を用いて形成できることが肝要である。以下の実施形態は、このエッジ構造に関するものである。
【００３３】
以下、第４の実施形態について説明する。図７は、本発明の第４の実施形態に係るＧａＮ系半導体装置の断面図である。本実施形態及び後続する第５及び第６の実施形態では、第１の実施形態の構造を例として、その主要部分にこれら実施形態のエッジ構造を適用した例を説明する。なお、本実施形態及び後続する第５及び第６の実施形態に示すエッジ構造は、第２及び第３の実施形態の主要部分にも適用可能である。
【００３４】
図７に示す第４の実施形態では、図の左側部分が主電流を流す活性領域２４を示し、右側部分がダイシングによって右端が切断されるストッパ電極２３、及び、ストッパ電極２３と活性領域２４の間に挿入される耐圧構造部２５を示している。同図において、主要部には、ゲート電極３を外部に引き出すためのゲートパッド(パッド電極）２０と、ソース電極２を外部に引き出すためのソースパッド(パッド電極）２１とが形成されている。耐圧構造部２５には、ｐ型ＧａＮウエル層７よりも深く掘られた幅の広い溝が掘られており、その底部にＭｇ等のイオン注入がなされた高抵抗ＧａＮ領域２２が形成されている。また、その上に絶縁膜２６が形成されている。この絶縁膜２６は、ソース電極２及びゲート電極３と、ソースパッド２１及びゲートパッド２０からそれぞれ絶縁する絶縁膜としても用いられる。高抵抗ＧａＮ領域２２に注入する不純物１８としては、ＳｉやＭｇ、Ｆｅなどの不純物が用いられる。高抵抗ＧａＮ領域２２の存在によって、パッド電極２０、２１に電圧が印加されたときに、電圧分布が横方向に均一になる。溝部の幅は、縦方向に耐圧を維持するための距離の３倍程度又はそれ以上にする。例えば、縦方向の耐圧１kＶを得るために必要な縦方向の厚みが３〜４ミクロン程度であることから、溝部の幅は９〜１２ミクロンとなる。
【００３５】
ゲートパッド２０やソースパッド２１の底部には、ＡｌＧａＮ層８及びｐ型ＧａＮウエル層７が存在するため、その界面に２ＤＥＧ１８が発生している。２ＤＥＧ１８は、導電層であるため、その領域は等電位となっており、ソースパッド２１と電気的に接続されていることが望ましい。特にソースパッド２１は、その下方のｐ型ＧａＮウエル層７とオーミック接続をとる必要がある。最も望ましい構造では、ソースパッド２１及びゲートパッド２０の直下では、ＡｌＧａＮ層８を除去して、ｐ型ＧａＮウエル層７のみを残す。しかし、図７では、製造プロセスの容易さの観点から、ＡｌＧａＮ層８及びｐ型ＧａＮウエル層７の双方を除去している。
【００３６】
図８は、本発明の第５の実施形態に係るＧａＮ系半導体装置におけるエッジ構造を示している。本実施形態では、耐圧構造部２５には、ＡｌＧａＮ層８が除去されて、ｐ型ＧａＮウエル層７に達する溝が掘られており、従って、耐圧構造部２５にはｐ型ＧａＮウエル層７が残される構成となっている。電圧印加時には、このｐ型ＧａＮウエル層７領域が、高抵抗層領域となり、印加電圧を均等に配分する。
【００３７】
図９は、本発明の第６の実施形態に係るＧａＮ系半導体装置の構造を示す。この実施形態では、耐圧構造部２５には、ＧａＮとは異なる材料の高抵抗層２７を絶縁膜２６の下方に形成することで、印加電圧を均等に配分する。材料としては、具体的には、シリコンを過剰に添加したＳｉＮ膜や、アモルファスシリコン、ポリシリコンなどがある。
【００３８】
以上、説明したように、第１及び第２の実施形態では、ＧａＮを主たる半導体材料とし、ゲートトレンチを有する縦型ＭＯＳＦＥＴにおいて、ソース領域に高濃度のｎ型ＧａＮ層を用いず、ＡｌＧａＮ層を用いた２ＤＥＧを用い、トランジスタの導通時に、２ＤＥＧ１８とｎ型ＧａＮドリフト層６とを、ｐ型ＧａＮウエル層７内に形成する反転層１１で接続する構成を採用するため、高濃度のｎ型ＧａＮ層を形成するための熱処理などに伴う不都合を回避でき、特性が良好で信頼性の高い高耐圧の縦型ＭＯＳＦＥＴを提供することが可能になる。
【００３９】
また、ソース領域がドーピングによるｎ+領域ではなく、ポテンシャルで蓄積された電子の充満領域である２ＤＥＧ１８によって形成され、この２ＤＥＧ領域には正孔が電子と同時に存在することができない。したがってｐ型ウエル層内に電圧降下が発生しても、正孔の注入が発生せず、寄生バイポーラ効果はほとんど発生しなくなる。
【００４０】
さらに、２ＤＥＧ１８領域の端部が、トレンチ側面であるＭＯＳＦＥＴの積層と直接に接触する構造であるため、２ＤＥＧ１８からの電子がポテンシャルによって閉じ込められることがなく、ソース・ドレイン間の電圧降下を小さくすることが可能になる。
【００４１】
特に、第２の実施形態では、ｐ型ＧａＮウエル層内部のトレンチ底にｎ型ＧａＮ領域を形成したので、電界集中点がトレンチ底のコーナー部のゲート絶縁膜から、主接合であるＧａＮ層のｐｎ接合部に移り、ゲート絶縁膜の破壊を回避することができるようになる。
【００４２】
さらに、第３の実施形態によれば、内蔵するダイオードの逆回復特性を改善するとともに、リーク電流の低減を図ることが可能となり、さらにショットキー接合に電界集中が発生せず、低い電流での破壊を回避することができる。
【００４３】
上記実施形態では、エピタキシャル成長によりｐ型ＧａＮウエル層を形成することが可能であり、ソース領域では、ＡｌＧａＮ電子供給層とｐ型ＧａＮウエル層の界面に形成された２ＤＥＧ１８を利用することで、高温のオーミック形成が不要となり、結晶性の劣化を招くことがなく、高性能の窒化ガリウム半導体装置を提供することが可能となる。
【００４４】
さらに、トレンチ底部をｐ型ＧａＮウエル層よりも浅くすることとすれば、ゲート絶縁膜での絶縁破壊を防止することができる。また、ゲート領域となるトレンチとは別の第２のトレンチを形成し、第２のトレンチの底部にショットキー接合を形成することで、逆回復特性に優れた内蔵ダイオードを提供することが可能になる。
【産業上の利用可能性】
【００４５】
本発明のＧａＮ系半導体装置は、インバータなどの電力変換装置や、種々の産業用機械などの電源装置、自動車のイグナイタなどに使用されるパワー半導体装置に適用できる。
なお、本明細書の実施形態によれば、以下の構成もまた開示される。
［項目１］
導電性基板と、
前記導電性基板の裏面に形成された第１の電極と、
前記導電性基板の表面側に順次に形成されたｎ型ＧａＮドリフト層、ｐ型ＧａＮウエル層、及び、前記ｐ型ＧａＮウエル層よりもバンドギャップエネルギーが大きい材料からなる電子供給層を含み、前記ｐ型ＧａＮウエル層と前記電子供給層の界面に形成される２次元電子ガスを含む積層構造と、
前記電子供給層とオーミック接続される第２の電極と、
前記電子供給層、ｐ型ＧａＮウエル層、及び、ｎ型ＧａＮドリフト層内に形成されたＭＯＳ型ゲート電極構造と、を有する電界効果トランジスタを備え、
前記ＭＯＳ型ゲート電極構造は、前記２次元電子ガスと前記ｎ型ＧａＮドリフト層とを接続する反転層を前記ｐ型ＧａＮウエル層内に形成して、前記電界効果トランジスタを導通させる機能を有することを特徴とする窒化ガリウム半導体装置。
［項目２］
前記ＭＯＳ型ゲート電極構造が、前記電子供給層及びｐ型ＧａＮウエル層を貫通して前記ｎ型ドリフト層に達するトレンチと、該トレンチ内を覆うゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチ内に形成されたゲート電極とを含む、項目１に記載の窒化ガリウム半導体装置。
［項目３］
前記ＭＯＳ型ゲート電極構造が、前記電子供給層を貫通して前記ｐ型ＧａＮウエル層に達するトレンチと、該トレンチ内を覆うゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチ内に形成されたゲート電極とを含み、前記積層構造が、前記ｎ型ＧａＮドリフト層と前記ｐ型ＧａＮウエル層の境界部分に形成され前記トレンチの底部に接するｎ型ＧａＮ領域とを含む、項目１に記載の窒化ガリウム半導体装置。
［項目４］
前記電子供給層を貫通して前記ｐ型ＧａＮウエル層に達するトレンチと、該トレンチ内に形成され前記第２の電極と導通する金属電極とを備え、該金属電極が前記ｐ型ＧａＮウエル層とオーミック接続する、項目１〜３の何れか一に記載の窒化ガリウム半導体装置。
［項目５］
前記ｐ型ＧａＮウエル層と前記ｎ型ＧａＮドリフト層の境界部分に形成され、前記金属電極とショットキー接続するｎ型不純物領域を更に備える、項目４に記載の窒化ガリウム半導体装置。
［項目６］
前記第２電極の周囲に形成され、前記電子供給層と前記ｐ型ＧａＮウエル層の少なくとも一部とを除去して形成された絶縁層によって前記第１の電極と隔てられたストッパ電極を更に備える、項目１〜５の何れか一に記載の窒化ガリウム半導体装置。
［項目７］
導電性基板の表面にｎ型ＧａＮ層、ｐ型ＧａＮウエル層、前記ｐ型ＧａＮウエル層よりもバンドギャップエネルギーが大きい材料からなる電子供給層を順次に堆積し、前記ｐ型ＧａＮウエル層と前記電子供給層の界面に２次元電子ガスを形成する工程と、
前記電子供給層及びｐ型ＧａＮウエル層を貫通し前記ｎ型ＧａＮ層に達するトレンチを形成する工程と、
前記トレンチの表面部分にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記トレンチ内にゲート電極を形成する工程と、
前記導電性基板の裏面に第１の電極を形成する工程と、
前記電子供給層にオーミック接続する第２の電極を形成する工程と、を有することを特徴とする窒化ガリウム半導体装置の製造方法。
［項目８］
導電性基板の表面にｎ型ＧａＮ層、ｐ型ＧａＮウエル層、前記ｐ型ＧａＮウエル層よりもバンドギャップエネルギーが大きい材料からなる電子供給層を順次に堆積し、前記ｐ型ＧａＮウエル層と前記電子供給層の界面に２次元電子ガスを形成する工程と、
前記電子供給層を貫通し前記ｐ型ＧａＮウエル層に達するトレンチを形成する工程と、
前記トレンチの底部にｎ型不純物を注入し、前記ｐ型ＧａＮウエル層と前記ｎ型ＧａＮ層の境界部分にｎ型不純物領域を形成する工程と、
前記トレンチの表面部分に絶縁膜を形成する工程と、
前記絶縁膜を介して前記トレンチ内にゲート電極を形成する工程と、
前記導電性基板の裏面に第１の電極を形成する工程と、
前記電子供給層にオーミック接続する第２の電極を形成する工程と、を有することを特徴とする窒化ガリウム半導体装置の製造方法。
［項目９］
前記トレンチを形成する工程が、前記トレンチとは別のトレンチであって前記電子供給層を貫通し前記ｐ型ＧａＮウエル層に達するトレンチを形成する工程をさらに含み、
前記ｎ型不純物を注入する工程が、前記別のトレンチの底部にｎ型不純物を注入し、前記ｐ型ＧａＮウエル層と前記ｎ型ＧａＮ層の境界部分に別のｎ型不純物領域を形成する工程をさらに含み、
前記第２の電極を形成する工程が、前記別のトレンチ内に別の電極を形成する工程をさらに含む、項目８に記載の窒化ガリウム半導体装置の製造方法。
［項目１０］
導電性基板の表面にｎ型ＧａＮ層、ｐ型ＧａＮウエル層、電子供給層を順次に堆積し、前記ｐ型ＧａＮウエル層と前記電子供給層の界面に２次元電子ガスを形成する工程と、
前記電子供給層及びｐ型ＧａＮウエル層を貫通し前記ｎ型ＧａＮ層に達するトレンチを形成する工程と、
前記トレンチ内に、少なくともｐ型ＧａＮウエル層に接する高さ位置に達するｎ型不純物領域を堆積する工程と、
前記トレンチ内のｎ型不純物領域を前記トレンチの壁部分とともにエッチングして前記トレンチよりも幅が広い広幅トレンチを形成するとともに、前記ｐ型ＧａＮウエル層と前記ｎ型ＧａＮ層の境界部分に前記ｎ型不純物領域を残す工程と、
前記広幅トレンチ内にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記トレンチ内にゲート電極を形成する工程と、
前記導電性基板の裏面に第１の電極を形成する工程と、
前記電子供給層にオーミック接続する第２の電極を形成する工程と、を有することを特徴とする窒化ガリウム半導体装置の製造方法。
【符号の説明】
【００４６】
１、５０：裏面電極
２、５８、７３：ソース電極
２ａ：ソース電極の部分
３、６２、７６：ゲート電極
４、導電性基板
５：導電性バッファ層
６、５３、６３：ｎ型ＧａＮドリフト層
７、５４：ｐ−ＧａＮウエル層
８、５５、５６、５７：ＡｌＧａＮ層
５９：ｎ型不純物領域
９、６１、７２：ゲート絶縁膜
１０、６６：ショットキー接合部
１１：反転層(チャネル）
１２：ｎ型ＧａＮ領域
１３、６０、６５：トレンチ
１６：マスク材
１７：不純物イオン
１８：２ＤＥＧ
１９：ｎ型ＧａＮ領域
２０：ゲートパッド
２１：ソースパッド
２２：高抵抗ＧａＮ領域
２３：ストッパ電極
２４：活性領域
２５：耐圧構造部
２６：絶縁膜
２７：高抵抗層
２８：ダイシング面
５０：裏面電極
５２：ＧａＮ基板
６４：反転層
５８：ソース電極
７１：ｎ型不純物領域
８０：分極電荷
８１：空乏層端
８２：空乏層幅
１００：正孔電流
１０１：ウエル抵抗
１０２：主トランジスタ
１０３：寄生トランジスタ
【図１】
0005578873.tif 000002
【図２】
0005578873.tif 000003
【図３】
0005578873.tif 000004
【図４】
0005578873.tif 000005
【図５】
0005578873.tif 000006
【図６】
0005578873.tif 000007
【図７】
0005578873.tif 000008
【図８】
0005578873.tif 000009
【図９】
0005578873.tif 000010
【図１０】
0005578873.tif 000011
【図１１】
0005578873.tif 000012
【図１２】
0005578873.tif 000013
【図１３】
0005578873.tif 000014
【図１４】
0005578873.tif 000015
【図１５】
0005578873.tif 000016
【図１６】
0005578873.tif 000017