(57)【特許請求の範囲】
【請求項１】
第１の電圧範囲を有する入力信号を受信し、前記第１の電圧範囲とは異なる第２の電圧範囲を有する駆動信号を与えるためのドライバ回路と、
前記ドライバ回路に結合され、前記駆動信号を受信し、前記第２の電圧範囲を有する出力信号を与えるためのラッチとを備え、
前記ドライバ回路が、
Ｖｉｎｐ信号を受信し、第１の中間信号を与えるための第１のインバータと、
前記第１のインバータに結合され、前記第１の中間信号を受信し、第１の制御信号を与えるための第２のインバータと、
前記第２のインバータに結合され、前記第１の制御信号を受信し、Ｖｄｒｐ信号を与えるための第１の金属酸化膜半導体（ＭＯＳ）トランジスタと、
Ｖｉｎｎ信号を受信し、第２の中間信号を与えるための第３のインバータと、
前記第３のインバータに結合され、前記第２の中間信号を受信し、第２の制御信号を与えるための第４のインバータと、
前記第４のインバータに結合され、前記第２の制御信号を受信し、Ｖｄｒｎ信号を与えるための第２のＭＯＳトランジスタとを備え、
前記入力信号が前記Ｖｉｎｐ信号および前記Ｖｉｎｎ信号を備えた第１の差動信号であり、前記駆動信号が前記Ｖｄｒｐ信号および前記Ｖｄｒｎ信号を備えた第２の差動信号であり、
前記第２のインバータは、前記第１の中間信号と前記Ｖｄｒｐ信号を供給電圧として受信し、前記第４のインバータは、前記第２の中間信号と前記Ｖｄｒｎ信号を供給電圧として受信する装置。
【請求項２】
前記ドライバ回路が、
前記入力信号を受信し、前記第１および第２の電圧範囲それぞれより大きい第３の電圧範囲を有する制御信号を与えるための制御信号発生器と、
前記制御信号発生器に結合され、前記制御信号を受信し、前記駆動信号を与えるためのラッチドライバとを備えている、請求項１に記載の装置。
【請求項３】
前記第１および第３のインバータはそれぞれ、前記第１の電圧範囲の間で動作し、前記第２および第４のインバータはそれぞれ、前記入力信号の論理値によって、前記第１の電圧範囲または前記第２の電圧範囲のいずれかの間で動作する、請求項１に記載の装置。
【請求項４】
前記第２のインバータは、前記入力信号が第１の論理値を有する場合に、前記第１の電圧範囲の間で動作し、前記第１の制御信号に対して第１の電圧を与え、前記第２のインバータは、前記入力信号が第２の論理値を有する場合に、前記第２の電圧範囲の間で動作し、前記第１の制御信号に対して第２の電圧を与え、前記第１および第２の電圧が、前記第１および第２の電圧範囲それぞれより大きい第３の電圧範囲を規定する、請求項１に記載の装置。
【請求項５】
前記第１および第２のＭＯＳトランジスタが、前記第２の電圧範囲の高電圧に結合されたドレインと、それぞれ前記ＶｄｒｐおよびＶｄｒｎ信号を与えるソースとを有するＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタである、請求項１に記載の装置。
【請求項６】
前記第１および第２のＭＯＳトランジスタが、前記第２の電圧範囲の低電圧に結合されたドレインと、それぞれ前記ＶｄｒｐおよびＶｄｒｎ信号を与えるソースとを有するＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタである、請求項１に記載の装置。
【請求項７】
前記第１の電圧範囲は、前記第２の電圧範囲と重なり合っていない、請求項１に記載の装置。
【請求項８】
前記第１の電圧範囲が正の電圧の範囲を含み、前記第２の電圧範囲が負の電圧の範囲を含む、請求項１に記載の装置。
【請求項９】
前記第１の電圧範囲が正の電圧の第１の範囲を含み、前記第２の電圧範囲が、正の電圧の前記第１の範囲とは異なる正の電圧の第２の範囲を含む、請求項１に記載の装置。
【請求項１０】
前記ドライバ回路と前記ラッチは、絶縁破壊電圧を有する金属酸化膜半導体（ＭＯＳ）トランジスタで実施され、前記第１および第２の電圧範囲はそれぞれ、前記絶縁破壊電圧より小さい、請求項１に記載の装置。
【請求項１１】
第１の電圧範囲を有する入力信号を受信することと、
前記第１の電圧範囲とは異なる第２の電圧範囲を有する駆動信号を前記入力信号に基づいて発生することと、
前記第２の電圧範囲を有する出力信号を得るために前記駆動信号をラッチすることとを含み、
前記入力信号がＶｉｎｐおよびＶｉｎｎ信号を備えた第１の差動信号であり、前記駆動信号がＶｄｒｐおよびＶｄｒｎ信号を備えた第２の差動信号であり、前記駆動信号を発生することが、
前記Ｖｉｎｐ信号に基づいて第１の中間信号を発生することと、
前記第１の中間信号に基づいて第１の制御信号を発生することであって、前記第１の制御信号を発生することは、前記第１の中間信号と前記Ｖｄｒｐ信号を供給電圧として受信することを備えることと、
前記第１の制御信号に基づいて前記Ｖｄｒｐ信号を発生することと、
前記Ｖｉｎｎ信号に基づいて第２の中間信号を発生することと、
前記第２の中間信号に基づいて第２の制御信号を発生することであって、前記第２の制御信号を発生することは、前記第２の中間信号と前記Ｖｄｒｎ信号を供給電圧として受信することを備えることと、
前記第２の制御信号に基づいて前記Ｖｄｒｎ信号を発生することとを含む方法。
【請求項１２】
前記駆動信号を発生することが、前記第１および第２の電圧範囲それぞれより大きい第３の電圧範囲を有する制御信号を前記入力信号に基づいて発生することと、前記制御信号に基づいて前記駆動信号を発生することとを含む、請求項１１に記載の方法。
【請求項１３】
第１の電圧範囲を有する入力信号を受信するための手段と、
前記第１の電圧範囲とは異なる第２の電圧範囲を有する駆動信号を前記入力信号に基づいて発生するための手段と、
前記第２の電圧範囲を有する出力信号を得るために前記駆動信号をラッチするための手段とを備え、
前記入力信号がＶｉｎｐおよびＶｉｎｎ信号を備えた第１の差動信号であり、前記駆動信号がＶｄｒｐおよびＶｄｒｎ信号を備えた第２の差動信号であり、前記駆動信号を発生するための手段が、
前記Ｖｉｎｐ信号に基づいて第１の中間信号を発生するための手段と、
前記第１の中間信号に基づいて第１の制御信号を発生するための手段であって、前記第１の制御信号を発生するための手段は、前記第１の中間信号と前記Ｖｄｒｐ信号を供給電圧として受信するための手段を備える手段と、
前記第１の制御信号に基づいて前記Ｖｄｒｐ信号を発生するための手段と、
前記Ｖｉｎｎ信号に基づいて第２の中間信号を発生するための手段と、
前記第２の中間信号に基づいて第２の制御信号を発生するための手段であって、前記第２の制御信号を発生するための手段は、前記第２の中間信号と前記Ｖｄｒｎ信号を供給電圧として受信するための手段を備える手段と、
前記第２の制御信号に基づいて前記Ｖｄｒｎ信号を発生するための手段とを備えている装置。
【請求項１４】
前記駆動信号を発生するための手段が、
前記第１および第２の電圧範囲それぞれより大きい第３の電圧範囲を有する制御信号を前記入力信号に基づいて発生するための手段と、
前記制御信号に基づいて前記駆動信号を発生するための手段とを備えた、請求項１３に記載の装置。
【請求項１５】
第１の電圧範囲を有する少なくとも１つの入力信号を受信し、第２の電圧範囲を有する少なくとも１つのレベルシフトされた信号を与えるためのレベルシフタと、
論理機能に基づいて前記少なくとも１つの入力信号を処理し、前記第１の電圧範囲を有する第１の中間信号を与えるための第１の回路と、
前記論理機能に基づいて前記少なくとも１つのレベルシフトされた信号を処理し、前記第２の電圧範囲を有する第２の中間信号を与えるための第２の回路と、
前記第１および第２の中間信号を受信し、前記第１および第２の電圧範囲それぞれより大きい第３の電圧範囲を有する出力信号を与えるための出力回路とを備え、
前記レベルシフタが、
前記少なくとも１つの入力信号を受信し、前記第２の電圧範囲を有する少なくとも１つの駆動信号を与えるための少なくとも１つのドライバ回路と、
前記少なくとも１つのドライバ回路に結合され、前記少なくとも１つの駆動信号を受信し、前記少なくとも１つのレベルシフトされた信号を与えるための少なくとも１つのラッチとを備えており、
前記ドライバ回路が、
Ｖｉｎｐ信号を受信し、第１の中間信号を与えるための第１のインバータと、
前記第１のインバータに結合され、前記第１の中間信号を受信し、第１の制御信号を与えるための第２のインバータと、
前記第２のインバータに結合され、前記第１の制御信号を受信し、Ｖｄｒｐ信号を与えるための第１の金属酸化膜半導体（ＭＯＳ）トランジスタと、
Ｖｉｎｎ信号を受信し、第２の中間信号を与えるための第３のインバータと、
前記第３のインバータに結合され、前記第２の中間信号を受信し、第２の制御信号を与えるための第４のインバータと、
前記第４のインバータに結合され、前記第２の制御信号を受信し、Ｖｄｒｎ信号を与えるための第２のＭＯＳトランジスタとを備え、
前記入力信号が前記Ｖｉｎｐ信号および前記Ｖｉｎｎ信号を備えた第１の差動信号であり、前記駆動信号が前記Ｖｄｒｐ信号および前記Ｖｄｒｎ信号を備えた第２の差動信号であり、
前記第２のインバータは、前記第１の中間信号と前記Ｖｄｒｐ信号を供給電圧として受信し、前記第４のインバータは、前記第２の中間信号と前記Ｖｄｒｎ信号を供給電圧として受信する装置。
【請求項１６】
前記第１および第２の回路がそれぞれ、前記論理機能に基づいて、前記少なくとも１つの入力信号または前記少なくとも１つのレベルシフトされた信号を受信および処理するための論理回路を備えている、請求項１５に記載の装置。
【請求項１７】
前記第１または第２の回路が、前記第１または第２の中間信号それぞれに対するターゲット遅延および遷移を得るための遅延回路を備えている、請求項１５に記載の装置。
【請求項１８】
前記出力回路が、
ソースで前記第１の中間信号を受信し、ドレインで前記出力信号を与えるためのＰチャネル酸化金属半導体（ＰＭＯＳ）トランジスタと、
前記ＰＭＯＳトランジスタに結合され、ソースで前記第２の中間信号を受信し、ドレインで前記出力信号を与えるためのＮチャネル酸化金属半導体（ＮＭＯＳ）トランジスタとを備えている、請求項１５に記載の装置。
【請求項１９】
第２の電圧範囲を有する少なくとも１つのレベルシフトされた信号を得るために、第１の電圧範囲を有する少なくとも１つの入力信号をレベルシフトすることと、
前記第１の電圧範囲を有する第１の中間信号を得るために、論理機能に基づいて前記少なくとも１つの入力信号を処理することと、
前記第２の電圧範囲を有する第２の中間信号を得るために、前記論理機能に基づいて前記少なくとも１つのレベルシフトされた信号を処理することと、
前記第１および第２の電圧範囲それぞれより大きい第３の電圧範囲を有する出力信号を、前記第１および第２の中間信号に基づいて発生することを含み、
前記少なくとも１つの入力信号をレベルシフトすることが、
前記少なくとも１つの入力信号に基づいて、前記第２の電圧範囲を有する少なくとも１つの駆動信号を発生することと、
前記少なくとも１つのレベルシフトされた信号を得るために、前記少なくとも１つの駆動信号をラッチすることとを含み、
前記入力信号がＶｉｎｐおよびＶｉｎｎ信号を備えた第１の差動信号であり、前記駆動信号がＶｄｒｐおよびＶｄｒｎ信号を備えた第２の差動信号であり、
前記駆動信号を発生することが、
前記Ｖｉｎｐ信号に基づいて第１の中間信号を発生することと、
前記第１の中間信号に基づいて第１の制御信号を発生することであって、前記第１の制御信号を発生することは、前記第１の中間信号と前記Ｖｄｒｐ信号を供給電圧として受信することを備えることと、
前記第１の制御信号に基づいて前記Ｖｄｒｐ信号を発生することと、
前記Ｖｉｎｎ信号に基づいて第２の中間信号を発生することと、
前記第２の中間信号に基づいて第２の制御信号を発生することであって、前記第２の制御信号を発生することは、前記第２の中間信号と前記Ｖｄｒｎ信号を供給電圧として受信することを備えることと、
前記第２の制御信号に基づいて前記Ｖｄｒｎ信号を発生することとを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
米国特許法第１１９条における優先権の主張
本特許出願は、本出願の譲受人に譲渡され、本明細書に参照として明確に援用する、２００９年７月２２日出願の「ＬＥＶＥＬ−ＳＨＩＦＴＥＲ  ＣＯＮＴＲＯＬ  ＭＥＴＨＯＤＯＬＯＧＹ（レベルシフタ制御方法）」という名称の米国仮特許出願第６１／２２７，７３０号の優先権を主張するものである。
【０００２】
本開示は、概して電子機器に関し、より詳細にはレベルシフタおよび論理回路に関する。
【背景技術】
【０００３】
レベルシフタは、第１の電圧範囲を備えたデジタル入力信号を受信し、第１の電圧範囲とは異なる第２の電圧範囲を備えたデジタル出力信号を与える回路である。論理回路は、１つまたは複数のデジタル入力信号を受信し、（１つまたは複数の）デジタル入力信号上で特定の論理機能を行い、１つまたは複数のデジタル出力信号を与える回路である。デジタル信号は、あらゆる所与の瞬間に多数の（典型的には、２つの）可能な論理値の１つを有する。例えば、デジタル信号は、論理レベルＨに対して高電圧レベル、または論理レベルＬに対して低電圧レベル（例えば、ゼロボルト（０Ｖ））を有することができる。
【発明の概要】
【０００４】
レベルシフタまたは論理回路は、小さいサイズと低ワット損を得るために、酸化金属半導体（ＭＯＳ）トランジスタで実施することができる。ＭＯＳトランジスタは、第１と第２の電圧範囲両方を含むことができる、全電圧範囲を処理することが不可能であることがある。例えば、全電圧範囲はＭＯＳトランジスタの絶縁破壊電圧を超える可能性がある。全電圧範囲より小さい絶縁破壊電圧を有するＭＯＳトランジスタでレベルシフタと論理回路を実施することが好ましいことがある。
【図面の簡単な説明】
【０００５】
【図１Ａ】レベルシフタの例示的な設計を示す図。
【図１Ｂ】レベルシフタの別の例示的な設計を示す図。
【図２】全電圧範囲で作動するＭＯＳトランジスタで実施されるレベルシフタを示す図。
【図３】小さな電圧範囲で動作するＭＯＳトランジスタで実施されるレベルシフタの別の例示的な設計を示す図。
【図４】小さな電圧範囲で動作するＭＯＳトランジスタで実施されるレベルシフタの例示的な設計を示す図。
【図５】正の電圧範囲に対するレベルシフタの例示的な設計を示す図。
【図６】高電圧論理回路の例示的な設計を示す図。
【図７】ワイヤレス通信デバイスの例示的な設計を示す図。
【図８】レベルシフトを行うプロセスの例示的な設計を示す図。
【図９】信号を発生するプロセスの例示的な設計を示す図。
【発明を実施するための形態】
【０００６】
「例示的な」という用語は本明細書では、「例として、例えば、または例示としての役割を果たす」ということを意味するために使用されている。本明細書に「例示的」と記載されたあらゆる設計は必ずしも、他の設計より好ましい、またはこれを有利であるとして解釈されるべきものではない。
【０００７】
デジタル入力および出力信号の全電圧範囲より小さい可能性がある絶縁破壊電圧を有するＭＯＳトランジスタで実施されるレベルシフタと高電圧論理回路を、本明細書に記載する。レベルシフタと高電圧論理回路は、制御回路がスイッチを入れたり切ったりなどのために、デジタル回路とアナログ回路の間のインターフェース回路などの様々な応用例に使用することができる。
【０００８】
図１Ａは、レベルシフタ１００の例示的な設計のブロック図を示している。この例示的な設計では、レベルシフタ１００は、ラッチ１４０に結合されたドライバ回路１１０を備えている。ドライバ回路１１０は、第１の電圧範囲を有するＶｉｎｐおよびＶｉｎｎ信号を備えた差動デジタル入力信号を受信する。ドライバ回路１１０は、第１の電圧範囲とは異なる、第２の範囲を有するＶｄｒｐおよびＶｄｒｎ信号を備えた差動デジタル駆動信号を与える。ラッチ１４０は、差動駆動信号を受信し、第２の電圧範囲を有するＶｏｕｔｐおよびＶｏｕｔｎ信号を備えた差動デジタル出力信号を与える。ドライバ回路１１０とラッチ１４０は、以下に記載するように実施することができる。
【０００９】
図１Ｂは、レベルシフタ１０２の例示的な設計のブロック図を示している。この例示的な設計では、レベルシフタ１０２は、全て直列に結合された、制御信号発生器１２０と、ラッチドライバ１３０と、ラッチ１４０を備えている。制御信号発生器１２０とラッチドライバ１３０は、図１Ａのドライバ回路１１０の一部である。
【００１０】
制御信号発生器１２０は、第１の電圧範囲を有するＶｉｎｐおよびＶｉｎｎ信号を備えた差動デジタル入力信号を受信する。制御信号発生器１２０は、全電圧範囲を有するＶｃｔｒｌｐおよびＶｃｔｒｌｎ信号を備えた差動デジタル制御信号を与える。ラッチドライバ１３０は、差動制御信号を受信し、第２の電圧範囲を有するＶｄｒｐおよびＶｄｒｎ信号を備えた差動デジタル駆動信号を与える。ラッチ１４０は、差動駆動信号を受信し、第２の電圧範囲を有するＶｏｕｔｐおよびＶｏｕｔｎ信号を備えた差動デジタル出力信号を与える。制御信号発生器１２０とラッチドライバ１３０は、以下に記載するように実施することができる。
【００１１】
図１Ａおよび１Ｂでは、第１の電圧範囲は、ＶｉｎｐおよびＶｉｎｎ信号に対する電圧の範囲を含むことができる。第２の電圧範囲は、ＶｏｕｔｐおよびＶｏｕｔｎ信号に対する電圧の範囲を含むことができる。全電圧範囲は、第１と第２の電圧範囲の両方を含むことができる。例示的な設計では、第１の電圧範囲は、第２の電圧範囲とは重なり合っていない。例えば、第１の電圧範囲は回路接地（０Ｖ）から正の電力供給電圧（Ｖｄｄ）までを含むことができ、第２の電圧範囲は０Ｖから負の電力供給電圧（Ｖｓｓ）までを含むことができ、全電圧範囲はＶｓｓからＶｄｄまでを含むことができる。別の実施例では、第１の電圧範囲は０Ｖから第１の正の電力供給電圧（Ｖｄｄ１）までを含むことができ、第２の電圧範囲はＶｄｄ１から第２の正の電力供給電圧（Ｖｄｄ２）までを含むことができ、全電圧範囲は０ＶからＶｄｄ２までを含むことができ、Ｖｄｄ２はＶｄｄ１より大きい。別の例示的な設計では、第１の電圧範囲は第２の電圧範囲を部分的に重なり合うことができる。
【００１２】
図２は、全電圧範囲で動作するＭＯＳトランジスタで実施される回路１０４の略図を示している。回路１０４は、ラッチ１４０ａに結合されたドライバ回路１１０ａを備えている。ドライバ回路１１０ａは、ＶｓｓからＶｈｉｇｈまでの電圧範囲を有するＶｄｒｐおよびＶｄｒｎ信号を与えることができる２つのＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタ２２２と２２４を備えており、ＶｈｉｇｈはＶｄｄまたは回路接地（０Ｖ）と等しくてもよい。ＰＭＯＳトランジスタ２２２は、そのソースがＶｈｉｇｈに結合され、そのゲートがＶｉｎｐ信号を受信し、そのドレインがＶｄｒｐ信号を与える。ＰＭＯＳトランジスタ２２４は、Ｖｈｉｇｈに結合されたそのソースと、Ｖｉｎｎ信号を受信するそのゲートと、Ｖｄｒｎ信号を与えるそのドレインを有する。
【００１３】
ラッチ１４０ａは、互いに相互結合された１対のインバータ１５０と１６０を備えている。インバータ１５０は、スタック構成で結合されたＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタ１５２とＰＭＯＳトランジスタ１５４とを備えている。ＮＭＯＳトランジスタ１５２は、Ｖｓｓに結合されたそのソースと、ＰＭＯＳトランジスタ１５４のゲートに結合されたそのゲートと、ＰＭＯＳトランジスタ１５４のドレインに結合されたそのドレインとを有する。ＰＭＯＳトランジスタ１５４のソースはＶｈｉｇｈに結合されている。ＭＯＳトランジスタ１５２と１５４のゲートは、Ｖｄｒｐ信号を受信するインバータ１５０の入力を形成する。ＭＯＳトランジスタ１５２と１５４のドレインは、Ｖｏｕｔｐ信号を与えるインバータ１５０の出力を形成する。インバータ１６０は、スタック構成で結合されたＮＭＯＳトランジスタ１６２とＰＭＯＳトランジスタ１６４とを備えている。ＮＭＯＳトランジスタ１６２は、Ｖｓｓに結合されたそのソースと、ＰＭＯＳトランジスタ１６４のゲートに結合されたそのゲートと、ＰＭＯＳトランジスタ１６４のドレインに結合されたそのドレインとを有する。ＰＭＯＳトランジスタ１６４のソースはＶｈｉｇｈに結合されている。ＭＯＳトランジスタ１６２と１６４のゲートは、Ｖｄｒｎ信号を受信するインバータ１６０の入力を形成する。ＭＯＳトランジスタ１６２と１６４のドレインは、Ｖｏｕｔｎ信号を与えるインバータ１６０の出力を形成する。インバータ１５０の入力はインバータ１６０の出力に結合され、インバータ１５０の出力はインバータ１６０の入力に結合される。
【００１４】
ラッチ１４０ａは以下のように動作する。Ｖｄｒｐ信号が論理レベルＨ（例えば、Ｖｈｉｇｈ）である場合、ＮＭＯＳトランジスタ１５２の電源が入れられ、ＰＭＯＳトランジスタ１５４の電源が切られ、Ｖｏｕｔｐ信号は論理レベルＬ（例えば、Ｖｓｓ）である。Ｖｄｒｎ信号は論理レベルＬであり、ＮＭＯＳトランジスタ１６２は電源が切られ、ＰＭＯＳトランジスタ１６４は電源が入れられ、Ｖｏｕｔｎ信号は論理レベルＨである。逆に、Ｖｄｒｐ信号が論理レベルＬである場合、ＮＭＯＳトランジスタ１５２は電源が切られ、ＰＭＯＳトランジスタ１５４は電源が入れられ、Ｖｏｕｔｐ信号は論理レベルＨである。Ｖｄｒｎ信号は論理レベルＨであり、ＮＭＯＳトランジスタ１６２は電源が入れられ、ＰＭＯＳトランジスタ１６４は電源が切られ、Ｖｏｕｔｎ信号は論理レベルＬである。インバータ１５０と１６０は、定常状態の間に論理値を記憶することができるフィードバック回路として動作する。ＶｄｒｐおよびＶｄｒｎ信号は、新しい論理値をラッチ１４０ａに書き込むことができる。
【００１５】
ドライバ回路１１０ａは、ＶｉｎｐおよびＶｉｎｎ信号を受信し、ＶｄｒｐおよびＶｄｒｎ信号を発生する。Ｖｉｎｐ信号が論理レベルＬ（例えば、Ｖｓｓ）であり、Ｖｉｎｎ信号が論理レベルＨ（例えば、Ｖｈｉｇｈ）である場合、ＰＭＯＳトランジスタ２２２は電源が入れられ、Ｖｄｒｐ信号は論理レベルＨであり、ＰＭＯＳトランジスタ２２４は電源が切られ、Ｖｄｒｎ信号は論理レベルＬである。逆に、Ｖｉｎｐ信号が論理レベルＨであり、Ｖｉｎｎ信号が論理レベルＬである場合、ＰＭＯＳトランジスタ２２２は電源が切られ、Ｖｄｒｐ信号は論理レベルＬであり、ＰＭＯＳトランジスタ２２４は電源が入れられ、Ｖｄｒｎ信号は論理レベルＨである。ＶｉｎｐおよびＶｉｎｎ信号は、ＰＭＯＳトランジスタ２２２と２２４の電源を入れるために、Ｖｈｉｇｈ−｜Ｖｔｈｐ｜より小さい、またはこれと等しいべきであり、ＶｔｈｐはＰＭＯＳトランジスタ２２２と２２４に対する閾値電圧である。ＶｉｎｐおよびＶｉｎｎ信号は、ＰＭＯＳトランジスタ２２２と２２４の電源を切るために、Ｖｈｉｇｈより大きい、またはこれと等しいべきである。入力および出力電圧範囲は、ＰＭＯＳトランジスタ２２２と２２４の閾値電圧にほぼ等しい電圧と重なり合うべきである。
【００１６】
図２に示す例示的な設計では、ＰＭＯＳトランジスタ２２２と２２４は、ＶｓｓからＶｈｉｇｈまでの電圧範囲の間で動作し、この電圧範囲より大きい絶縁破壊電圧を有する。ＶｓｓからＶｄｄまでの全電圧範囲より小さい絶縁破壊電圧を有するＭＯＳトランジスタでＰＭＯＳトランジスタ２２２と２２４を実施することが望ましい可能性がある。例えば、ＰＭＯＳトランジスタ２２２と２２４は、より小さい絶縁破壊電圧を有し、Ｖｄｄの代わりに回路接地に結合されたソースを有するＰＭＯＳトランジスタで実施することができる。（０ＶからＶｄｄまでの電圧範囲を有することができる）ＶｉｎｐおよびＶｉｎｎ信号はその後、これらのＰＭＯＳトランジスタの電源を切ることが可能であるが、ＰＭＯＳトランジスタの電源を入れることは可能ではない。別の方法では、ＰＭＯＳトランジスタ２２２と２２４は、より小さい絶縁破壊電圧を有し、回路接地に結合されたそのドレインを有するＮＭＯＳトランジスタと入れ換えることができる。ＶｉｎｐおよびＶｉｎｎ信号はその後、これらのＮＭＯＳトランジスタに電源を入れることが可能であるが、ＮＭＯＳトランジスタの電源を切ることは可能ではない。
【００１７】
一態様では、レベルシフタは、第１の電圧範囲を有する入力信号を受信し、第２の電圧範囲を有する駆動信号を発生することができるドライバ回路を備えることができる。ドライバ回路は、絶縁破壊電圧を超えるのを避けるために、（全電圧範囲の代わりに）第１または第２の電圧範囲いずれかで動作するＭＯＳトランジスタで実施することができる。
【００１８】
図３は、重なり合っていない電圧範囲で動作するＭＯＳトランジスタで実施されるレベルシフタ１０６の略図を示している。レベルシフタ１０６は、図１Ａのドライバ回路１１０とラッチ１４０の例示的な設計である、ラッチ１４０ａに結合されたドライバ回路１１０ｂを備えている。ラッチ１４０ａは、図２に対して上に記載したように結合された２つのインバータ１５０と１６０を備えている。
【００１９】
図３に示す例示的な設計では、ドライバ回路１１０ｂは、４つのインバータ３１２、３１４、３１６および３１８と、２つのＮＭＯＳトランジスタ３２２および３２４とを備えている。インバータ３１２は、Ｖｉｎｐ信号を受信し、第１の中間信号Ｖｉｎｔｐを出力する。インバータ３１４は、回路接地に結合されたその入力と、第１の制御信号Ｖｃｔｒｌｐを与えるその出力を有する。インバータ３１４は、Ｖｉｎｔｐ信号からその上限供給電圧を、Ｖｄｒｐ信号からその下限供給電圧を受信する。ＮＭＯＳトランジスタ３２２は、回路接地に結合されたそのドレインと、インバータ３１４からＶｃｔｒｌｐ信号を受信するそのゲートと、Ｖｄｒｐ信号を与えるそのソースとを有する。インバータ３１６は、Ｖｉｎｎ信号を受信し、第２の中間信号Ｖｉｎｔｎを出力する。インバータ３１８は、回路接地に結合されたその入力と、第２の制御信号Ｖｃｔｒｌｎを与えるその出力を有する。インバータ３１８は、Ｖｉｎｔｎ信号からその上限供給電圧を、Ｖｄｒｎ信号からその下限供給電圧を受信する。ＮＭＯＳトランジスタ３２４は、回路接地に結合されたそのドレインと、インバータ３１８からＶｃｔｒｌｎ信号を受信するそのゲートと、Ｖｄｒｎ信号を与えるそのソースとを有する。
【００２０】
インバータ３１２、３１４、３１６と３１８は、図１Ｂの制御信号発生器１２０の一部であってもよい。ＮＭＯＳトランジスタ３２２と３２４は、図１Ｂのラッチドライバ１３０の一部であってもよい。インバータ３１２と３１６は、第１の電圧範囲の間で動作し、上限供給電圧に対してＶｄｄを、下限供給電圧に対して回路接地を受信する。インバータ３１４と３１８は、あらゆる所与の瞬間で第１または第２の電圧範囲の間で動作する。Ｖｉｎｐ信号の論理値によって、インバータ３１４は第１の電圧範囲の間で動作することができ、インバータ３１８は第２の電圧範囲の間で動作することができ、また逆も同様である。
【００２１】
図４は、レベルシフタ１０６の略図を示しており、各インバータ３１２、３１４、３１６および３１８は、１対のＭＯＳトランジスタで実施される。特に、インバータ３１２は、回路接地とＶｄｄの間で動作するＮＭＯＳトランジスタ４１２とＰＭＯＳトランジスタ４１４で実施される。インバータ３１４は、Ｖｉｎｔｐ信号とＶｄｒｐ信号の間で動作するＮＭＯＳトランジスタ４２２とＰＭＯＳトランジスタ４２４で実施される。インバータ３１６は、回路接地とＶｄｄの間で動作するＮＭＯＳトランジスタ４３２とＰＭＯＳトランジスタ４３４で実施される。インバータ３１８は、Ｖｉｎｔｎ信号とＶｄｒｎ信号の間で動作するＮＭＯＳトランジスタ４４２とＰＭＯＳトランジスタ４４４で実施される。
【００２２】
図４はまた、Ｖｄｄ＝１．８Ｖであり、Ｖｓｓ＝−２Ｖであり、Ｖｉｎｐ信号が論理レベルＨであり、Ｖｉｎｎ信号が論理レベルＬである場合を示している。レベルシフタ１０６は以下のように動作する。Ｖｉｎｎ信号に対する論理レベルＬ（０Ｖ）は、インバータ３１６の出力を１．８Ｖに設定する。インバータ３１８内のＰＭＯＳトランジスタ４４４は、そのゲートで０Ｖを、そのソースで１．８Ｖを観察し、電源が入れられ、インバータ３１８の出力を１．８Ｖまで上げる。ＮＭＯＳトランジスタ３２４は、０Ｖに結合されたそのドレインを有し、そのゲートで１．８Ｖによって電源が入れられ、Ｖｄｒｎ信号に０Ｖを与える。ラッチ１４０ａ内では、ＮＭＯＳトランジスタ１６２は電源が入れられ、ＰＭＯＳトランジスタ１６４はＶｄｒｎ信号上で０Ｖによって電源が切られる。ＮＭＯＳトランジスタ１６２は、Ｖｏｕｔｎ信号上に−２Ｖを与える。相補的な側では、Ｖｉｎｐ信号に対する論理レベルＨ（１．８Ｖ）は、インバータ３１２の出力を０Ｖに設定する。インバータ３１４内のＮＭＯＳトランジスタ４２２は、そのゲートで０Ｖを、そのソースでＶｄｒｐ信号上に−２Ｖを観察し、電源が入れられ、インバータ３１４の出力を−２Ｖに引く。Ｖｄｒｐ信号は、電源が入れられているラッチ１４０ａ内のＮＭＯＳトランジスタ１６２により−２Ｖである。ＮＭＯＳトランジスタ３２２のゲートとソースは、電源が入れられているインバータ３１４内のＮＭＯＳトランジスタ４２２によって短絡される。ラッチ１４０ａ内では、ＮＭＯＳトランジスタ１５２は電源が切られ、ＰＭＯＳトランジスタ１５４はＶｄｒｐ信号上で−２Ｖによって電源が入れられる。ＰＭＯＳトランジスタ１５４は、Ｖｏｕｔｐ信号上に０Ｖを与える。
【００２３】
定常状態中に、ラッチ１０６内のＭＯＳトランジスタは、２Ｖの最大ドレインソース間電圧を観察する。Ｖｉｎｐ信号の低から高への遷移または高から低への遷移の間、短い電圧スパイクが、それぞれインバータ３１４および３１８内のＮＭＯＳトランジスタ４２２および４４２にわたって発生する可能性がある。この電圧スパイクは、図４に示す例では、最大Ｖｄｄ−Ｖｓｓ、すなわち３．８Ｖであってもよい。この電圧スパイクは、（ｉ）インバータ３１４内でＮＭＯＳトランジスタ３２２のソースとＮＭＯＳトランジスタ４２２のソースの間に抵抗器を加え、（ｉｉ）インバータ３１８内でＮＭＯＳトランジスタ３２４のソースとＮＭＯＳトランジスタ４４２のソースの間に抵抗器を加えることによって緩和することができる。
【００２４】
インバータ３１４および３１８内のＮＭＯＳトランジスタ４２２および４４２はそれぞれ、レベルシフタ１０６の適切な動作を保証するのに適したサイズで設計することができる。ＮＭＯＳトランジスタ４２２はＮＭＯＳトランジスタ３２２の電源を切り、ＮＭＯＳトランジスタ４４２はＮＭＯＳトランジスタ３２４の電源を切る。ＮＭＯＳトランジスタ４２２と４４２のオン状態が強すぎる場合、ＮＭＯＳトランジスタ３２２と３２４はそのオフ状態（ソースがゲートに結合された状態）から容易に抜け出すことができない。ＮＭＯＳトランジスタ４２２と４４２のサイズは、そのオン状態が強すぎないので、ＮＭＯＳトランジスタ３２２と３２４をオフ状態からより容易に引き出すことができるように選択することができる。
【００２５】
図５は、正の電圧範囲を有する入力および出力信号でのレベルシフタ１０８の略図を示している。レベルシフタ１０８は、０ＶからＶｄｄ１までの第１の電圧範囲を有するＶｉｎｐおよびＶｉｎｎ信号を備えた差動入力信号を受信する。レベルシフタ１０８は、Ｖｄｄ１からＶｄｄ２までの第２の電圧範囲を有するＶｏｕｔｐおよびＶｏｕｔｎ信号を備えた差動出力信号を与え、Ｖｄｄ２＞Ｖｄｄ１である。
【００２６】
レベルシフタ１０８は、図１Ａのドライバ回路１１０とラッチ１４０の別の例示的な設計である、ラッチ１４０ｃに結合されたドライバ回路１１０ｃを備えている。ドライバ回路１１０ｃは、４つのインバータ５１２、５１４、５１６および５１８と、２つのＰＭＯＳトランジスタ５２２および５２４とを備えている。インバータ５１２はＶｉｎｐを受信し、第１の中間信号Ｖｉｎｔｐを出力する。インバータ５１４は、Ｖｄｄ１に結合されたその入力と、第１の制御信号Ｖｃｔｒｌｐを与えるその出力とを有する。インバータ５１４は、Ｖｄｒｐ信号からその上限供給電圧を、Ｖｉｎｔｐ信号からその下限供給電圧を受信する。ＰＭＯＳトランジスタ５２２は、Ｖｄｄ１に結合されたそのドレインと、インバータ５１４からＶｃｔｒｌｐ信号を受信するそのゲートと、Ｖｄｒｐ信号を与えるそのソースとを有する。インバータ５１６は、Ｖｉｎｎ信号を受信し、第２の中間信号Ｖｉｎｔｎを出力する。インバータ５１８は、Ｖｄｄ１に結合されたその入力と、第２の制御信号Ｖｃｔｒｌｎを与えるその出力とを有する。インバータ５１８は、Ｖｄｒｎ信号からその上限供給電圧を、Ｖｉｎｔｎ信号からその下限供給電圧を受信する。ＰＭＯＳトランジスタ５２４は、Ｖｄｄ１に結合されたそのドレインと、インバータ５１８からＶｃｔｒｌｎ信号を受信するそのゲートと、Ｖｄｒｎ信号を与えるそのソースとを有する。
【００２７】
インバータ５１２、５１４、５１６と５１８は、図１Ｂの制御信号発生器１２０の一部であってもよい。ＰＭＯＳトランジスタ５２２と５２４は、図１Ｂのラッチドライバ１３０の一部であってもよい。インバータ５１２と５１６は、第１の電圧範囲の間で動作し、上限供給電圧に対してＶｄｄを、下限供給電圧に対して０Ｖを受信する。インバータ５１４と５１８は、あらゆる所与の瞬間で第１または第２の電圧範囲の間で動作する。Ｖｉｎｐ信号の論理値によって、インバータ５１４は第１の電圧範囲の間で動作することができ、インバータ５１８は第２の電圧範囲の間で動作することができ、また逆も同様である。
【００２８】
ラッチ１４０ｃは、その供給接続を除いて、図２のＮＭＯＳトランジスタ１５２および１６２とＰＭＯＳトランジスタ１５４および１６４と同様の方法で結合された、ＮＭＯＳトランジスタ５５２および５６２とＰＭＯＳトランジスタ５５４および５６４で実施される２つのインバータ５５０と５６０を備えている。ＰＭＯＳトランジスタ５５４と５６４はＶｄｄ２に結合されたそのソースを有し、ＮＭＯＳトランジスタ５５２と５６２はＶｄｄ１に結合されたそのソースを有する。ドライバ回路１１０ｃとラッチ１４０ｃは、図３のドライバ回路１１０ｂとラッチ１４０ａと相補的な方法で動作する。
【００２９】
本明細書に記載されたレベルシフタを使用して、高電圧論理回路を実施することができる。高電圧論理回路は、論理回路を実施するために使用されるＭＯＳトランジスタの絶縁破壊電圧より大きい電圧範囲を有するデジタル入力および／または出力信号を処理することができる論理回路である。
【００３０】
図６は、あらゆる論理機能を実施することが可能である、高電圧論理回路６００の例示的な設計の略図を示している。論理回路６００は、０ＶからＶｄｄまでの第１の電圧範囲を有する、Ｋ個の入力信号Ｖｉｎ１からＶｉｎＫまでを受信し、ここでＫは１以上である可能性がある。論理回路６００は、Ｋ個の入力信号上で所望の論理機能を実施し、ＶｓｓからＶｄｄまでの全電圧範囲を有する出力信号Ｖｏｕｔを与える。全電圧範囲は、０ＶからＶｓｓまでの第１の電圧範囲と第２の電圧範囲の両方を含んでいる。
【００３１】
図６に示す例示的な設計では、論理回路６００は、レベルシフタ６１０と、第１の処理回路６２０ａと、第２の処理回路６２０ｂと、出力回路６５０とを備えている。レベルシフタ６１０は、全電圧範囲の間で動作する。第１の処理回路６２０ａは、第１の電圧範囲の間で動作する論理回路６３０ａと遅延回路６４０ａとを備えている。第２の処理回路６２０ｂは、第２の電圧範囲の間で動作する論理回路６３０ｂと遅延回路６４０ｂとを備えている。出力回路６５０は、あらゆる所与の瞬間に第１または第２の電圧範囲の間で動作する。
【００３２】
レベルシフタ６１０は、第１の電圧範囲を有するＫ個の入力信号を受信し、第２の電圧範囲を有するＫ個のレベルシフトされた信号Ｖｓｈｉｆｔｅｄ１からＶｓｈｉｆｔｅｄＫを与える。レベルシフタ６１０は、図３では、各入力信号に対して１つずつのレベルシフタ１０６、Ｋ個のレベルシフタ１０６で実施することができる。各レベルシフタ１０６は、第１の電圧範囲を有するそれぞれの入力信号を受信することができ、第２の電圧範囲を有する対応するレベルシフトされた信号を与えることができる。
【００３３】
第１の処理回路６２０ａ内では、論理回路６３０ａは、第１の電圧範囲を有するＫ個の入力信号を受信し、Ｋ個の入力信号上で所望の論理機能を実施し、その出力を遅延回路６４０ａに与える。論理回路６３０ａは、インバータ、論理ゲート、および／または他の論理構成要素で実施することができる。遅延回路６４０ａは、論理回路６３０ａからの出力信号で動作し、第１の電圧範囲を有する第１の中間信号Ｖｔｏｐを与える。遅延回路６４０ａは、直列に結合された偶数のインバータで実施することができる。これらのインバータは、切換中に出力回路６５０内の電圧スパイクを避けるために、Ｖｔｏｐ信号に対して所望の遅延、低から高への遷移、および高から低への遷移を得るのに適した寸法のＭＯＳトランジスタで実施することができる。
【００３４】
第２の処理回路６２０ｂ内では、論理回路６３０ｂは第２の電圧範囲を有するＫ個のレベルシフトされた信号を受信し、Ｋ個のレベルシフトされた信号上で所望の論理機能を実施し、その出力を遅延回路６４０ｂに与える。論理回路６３０ｂは、論理回路６３０ａと同様の方法で、インバータ、論理ゲート、および／または他の論理構成要素で実施することができる。遅延回路６４０ｂは、論理回路６３０ｂからの出力信号で動作し、第２の電圧範囲を有する第２の中間信号Ｖｂｏｔを与える。遅延回路６４０ｂは、直列に結合された偶数のインバータで実施することができる。これらのインバータは、切換中に出力回路６５０内の電圧スパイクを避けるために、Ｖｂｏｔ信号に対して所望の遅延と遷移を得るのに適した寸法のＭＯＳトランジスタで実施することができる。遅延回路６４０ａと６４０ｂはまた省略することもできる。この場合、所望の遅延と遷移は、論理回路６３０ａと６３０ｂ内でＭＯＳトランジスタに適した寸法を選択することによって達成することができる。
【００３５】
図６に示す例示的な設計では、出力回路６５０は、ＮＭＯＳトランジスタ６５２とＰＭＯＳトランジスタ６５４とを備えている。ＮＭＯＳトランジスタ６５２は、回路接地に結合されたそのゲートと、遅延回路６４０ｂからＶｂｏｔ信号を受信するそのソースと、Ｖｏｕｔ信号を与えるそのドレインとを有する。ＰＭＯＳトランジスタ６５４は、回路接地に結合されたそのゲートと、遅延回路６４０ａからＶｔｏｐ信号を受信するそのソースと、ＮＭＯＳトランジスタ６５２のドレインに結合されたそのドレインとを有する。
【００３６】
図６に示すように、出力回路６５０は、回路接地に接続されたその入力と、それぞれＶｔｏｐおよびＶｂｏｔ信号によって与えられるその上限および下限供給電圧とを有するインバータで実施される。ＶｔｏｐおよびＶｂｏｔ信号は、同じ論理値であるが、異なる電圧範囲を有する。論理レベルＨ出力では、Ｖｔｏｐ信号はＶｄｄであり、Ｖｂｏｔ信号は０Ｖである。この場合、ＮＭＯＳトランジスタ６５２は電源が切られ、ＰＭＯＳトランジスタ６５４は電源が入れられ、Ｖｏｕｔ信号はＶｄｄに設定される。逆に、論理Ｌ出力では、Ｖｔｏｐ信号は０Ｖであり、Ｖｂｏｔ信号はＶｓｓである。この場合、ＮＭＯＳトランジスタ６５２は電源が入れられ、ＰＭＯＳトランジスタ６５４は電源が切られ、Ｖｏｕｔ信号はＶｓｓに設定される。Ｖｏｕｔ信号はしたがって、全電圧範囲を有するが、ＭＯＳトランジスタ６５２と６５４は、あらゆる所与の瞬間に第１または第２の電圧範囲のみを観察する。
【００３７】
図６には示さないが、別のレベルシフタを、上部経路に使用することができ、第１の電圧範囲を有するＫ個の入力信号を受信し、第３の電圧範囲を有するＫ個のレベルシフトされた信号を与えることができる。第１の処理回路６２０ａ内の論理回路６３０ａと遅延回路６４０ａはその後、第３の電圧範囲の間で動作することができる。出力回路６５０は、あらゆる所与の瞬間に第２または第３の電圧範囲の間で動作することができる。
【００３８】
第１および第２の電圧範囲はそれぞれ、論理回路６００を実施するために使用されるＭＯＳトランジスタの絶縁破壊電圧より小さい可能性がある。全電圧範囲は、出力回路６５０を実施するために使用されるＭＯＳトランジスタの絶縁破壊電圧より大きい可能性がある。しかし、これらのＭＯＳトランジスタは、あらゆる所与の瞬間に第１または第２の電圧範囲のみを観察するが、Ｖｏｕｔ信号は全電圧範囲をスイングすることができる。
【００３９】
本明細書に記載されたレベルシフタと高電圧論理回路は、ワイヤレス通信デバイス、携帯電話、携帯情報端末（ＰＤＡ）、手持ち式デバイス、ワイヤレスモデム、ノート型パソコン、コードレス電話、ブロードキャスト受信機、ブルートゥースデバイス、民生用電子デバイスなどの様々な電子デバイスに使用することができる。携帯電話またはいくつかの他のデバイスであってもよい、ワイヤレス通信デバイス内のレベルシフタおよび／または高電圧論理回路の使用を、以下に記載する。
【００４０】
図７は、ワイヤレス通信デバイス７００の例示的な設計のブロック図を示している。この例示的な設計では、ワイヤレスデバイス７００は、デジタル部７１０と送受信機７２０とを備えている。送受信機７２０は、双方向通信をサポートする送信機７３０と受信機７４０とを備えている。
【００４１】
デジタル部７１０内では、（１つまたは複数の）プロセッサ／コントローラ７１２は、ワイヤレスデバイス７００に対する様々な機能、例えば送信または受信されているデータの処理を行うことができる。メモリ７１４は、（１つまたは複数の）プロセッサ／コントローラ７１２に対するプログラムコードとデータを記憶することができる。レベルシフタおよび／または高電圧論理回路７１６は、例えば（１つまたは複数の）プロセッサ／コントローラ７１２および／または他の回路ブロックから入力信号を受信することができ、出力信号を発生することができる。デジタル部７１０はまた、他のモジュール、プロセッサ、メモリなどを含むこともできる。
【００４２】
送信経路では、デジタル部７１０は、送信されるデータを処理（例えば、符号化および変調）し、出力ベースバンド信号を送信機７３０に与えることができる。送信機７３０内では、アップコンバータ回路７３２は、出力ベースバンド信号を処理（例えば、増幅、フィルタリング、および周波数アップコンバート）し、アップコンバートされた信号を与えることができる。電力増幅器（ＰＡ）モジュール７３４は、所望の出力電力レベルを得るためにアップコンバートされた信号を増幅し、スイッチ／デュプレクサ７３６を通して送られ、アンテナ７３８を介して送信されることが可能な出力無線周波数（ＲＦ）信号を与えることができる。
【００４３】
受信経路では、アンテナ７３８は、基地局および／または他の送信局によって送信されるＲＦ信号を受信することができ、スイッチ／デュプレクサ７３６を介して送られ、受信機７４０に与えられる可能性がある受信ＲＦ信号を与えることができる。受信機７４０内では、フロントエンドモジュール７４２は、受信ＲＦ信号を処理（例えば、増幅およびフィルタリング）し、増幅ＲＦ信号を与えることができる。ダウンコンバータ回路７４４はさらに、増幅ＲＦ信号を処理（例えば、周波数ダウンコンバート、フィルタリング、および増幅）し、入力ベースバンド信号をデジタル部７１０に与えることができる。デジタル部７１０はさらに、送信データを回復するために、入力ベースバンド信号を処理（例えば、デジタル化、復調、および復号化）することができる。
【００４４】
レベルシフタおよび／または高電圧論理回路７５０は、デジタル部７１０から入力信号を受信することができ、アップコンバータ回路７３２、ＰＡモジュール７３４、スイッチ／デュプレクサ７３６、フロントエンドモジュール７４２、および／またはダウンコンバータ回路７４４に対して出力信号を発生することができる。例えば、レベルシフタおよび／または高電圧論理回路７５０は、ＰＡモジュール７３４およびスイッチ／デュプレクサ７３６内でスイッチおよび／または他の回路構成要素に対する制御信号を発生することができる。
【００４５】
例示的な設計では、装置（例えば、集積回路、電子ユニット、ワイヤレスデバイスなど）は、例えば図１Ａに示すように、ラッチに結合されたドライバ回路を備えたレベルシフタを備えることができる。ドライバ回路は、第１の電圧範囲を有する入力信号を受信することができ、第１の電圧範囲とは異なる第２の電圧範囲を有する駆動信号を与えることができる。ラッチは、駆動信号を受信し、第２の電圧範囲を有する出力信号を与えることができる。例示的な設計では、ドライバ回路は、例えば図１Ｂに示すように、ラッチドライバに結合された制御信号発生器を備えることができる。制御信号発生器は、入力信号を受信し、第１および第２の電圧範囲それぞれより大きい第３の／全電圧範囲を有する制御信号を与えることができる。ラッチドライバは、制御信号を受信し、駆動信号を与えることができる。入力信号は、ＶｉｎｐおよびＶｉｎｎ信号を備えた差動信号であってもよい。駆動信号は、ＶｄｒｐおよびＶｄｒｎ信号を備えた別の差動信号であってもよい。
【００４６】
例示的な設計では、ドライバ回路は、例えば図３または５に示すように、４つのインバータと２つのＭＯＳトランジスタとを備えることができる。第１のインバータ（例えば、図３のインバータ３１２）は、Ｖｉｎｐ信号を受信し、第１の中間信号Ｖｉｎｔｐを与えることができる。第２のインバータ（例えば、インバータ３１４）は、第１のインバータに結合されることができ、第１の中間信号を受信し、第１の制御信号Ｖｃｔｒｌｐを与えることができる。第１のＭＯＳトランジスタ（例えば、ＮＭＯＳトランジスタ３２２）は、第２のインバータに結合されることができ、第１の制御信号を受信し、Ｖｄｒｐ信号を与えることができる。第３のインバータ（例えば、インバータ３１６）は、Ｖｉｎｎ信号を受信し、第２の中間信号Ｖｉｎｔｎを与えることができる。第４のインバータ（例えば、インバータ３１８）は、第３のインバータに結合されることができ、第２の中間信号を受信し、第２の制御信号Ｖｃｔｒｌｎを与えることができる。第２のＭＯＳトランジスタ（例えば、ＮＭＯＳトランジスタ３２４）は、第４のインバータに結合されることができ、第２の制御信号を受信し、Ｖｄｒｎ信号を与えることができる。
【００４７】
例示的な設計では、第１および第３のインバータはそれぞれ、第１の電圧範囲の間で動作することができる。第２および第４のインバータはそれぞれ、入力信号の論理値によって、第１の電圧範囲または第２の電圧範囲のいずれかの間で動作することができる。第２のインバータは、Ｖｉｎｔｐ信号とＶｄｒｐ信号を供給電圧として受信することができる。第４のインバータは、Ｖｉｎｔｎ信号とＶｄｒｎ信号を供給電圧として受信することができる。第２のインバータは、入力信号が第１の論理値を有する場合に、第１の電圧範囲の間で動作することができ、Ｖｃｔｒｌｐ信号に対して第１の電圧（例えば、Ｖｄｄ）を与えることができる。第２のインバータは、入力信号が第２の論理値を有する場合に、第２の電圧範囲の間で動作し、Ｖｃｔｒｌｐ信号に対して第２の電圧（例えば、Ｖｓｓ）を与えることができる。第３の電圧範囲は、第１および第２の電圧によって規定することができる。
【００４８】
例示的な設計では、第１および第２のＭＯＳトランジスタは、例えば図３に示すように、第２の電圧範囲の高電圧に結合されたそのドレインと、ＶｄｒｐおよびＶｄｒｎ信号をそれぞれ与えるそのソースとを有するＮＭＯＳトランジスタであってもよい。別の例示的な設計では、第１および第２のＭＯＳトランジスタは、例えば図５に示すように、第２の電圧範囲の低電圧に結合されたそのドレインと、ＶｄｒｐおよびＶｄｒｎ信号をそれぞれ与えるそのソースとを有するＰＭＯＳトランジスタであってもよい。
【００４９】
例示的な設計では、第１の電圧範囲は、第２の電圧範囲と重なり合っていない可能性がある。第１の電圧範囲は、正の電圧の範囲を含むことができ、第２の電圧範囲は負の電圧の範囲を含むことができる。別の方法では、第１の電圧範囲は正の電圧の第１の範囲を含むことができ、第２の電圧範囲は、正の電圧の第１の範囲とは異なる正の電圧の第２の範囲を含むことができる。ドライバ回路とラッチは、第１および第２の電圧範囲それぞれより大きいが、第３の電圧範囲より小さい可能性がある絶縁破壊電圧を有するＭＯＳトランジスタで実施することができる。
【００５０】
図８は、レベルシフトを行うためのプロセス８００の例示的な設計を示している。第１の電圧範囲を有する入力信号を受信することができる（ブロック８１２）。第２の電圧範囲を有する駆動信号は、入力信号に基づいて発生させることができる（ブロック８１４）。第２の電圧範囲は、第１の電圧範囲と異なっている可能性がある。駆動信号は、第２の電圧範囲を有する出力信号を得るためにラッチさせることができる（ブロック８１６）。
【００５１】
ブロック８１４の例示的な設計では、第３の／全電圧範囲を有する制御信号を入力信号に基づいて発生させることができる。第３の電圧範囲は、第１および第２の電圧範囲それぞれより大きい可能性がある。駆動信号はその後、制御信号に基づいて発生させることができる。
【００５２】
入力信号は、ＶｉｎｐおよびＶｉｎｎ信号を備えた差動信号であってもよく、駆動信号はＶｄｒｐおよびＶｄｒｎ信号を備えた別の差動信号であってもよい。ブロック８１４の例示的な設計では、第１の中間信号を、Ｖｉｎｐ信号に基づいて（例えば、第１のインバータで）発生させることができる。第１の制御信号は、第１の中間信号に基づいて（例えば、第２のインバータで）発生させることができる。Ｖｄｒｐ信号は、第１の制御信号に基づいて（例えば、第１のＭＯＳトランジスタで）発生させることができる。第２の中間信号は、Ｖｉｎｎ信号に基づいて（例えば、第３のインバータで）発生させることができる。第２の制御信号は、第２の中間信号に基づいて（例えば、第４のインバータで）発生させることができる。Ｖｄｒｎ信号は、第２の制御信号に基づいて（例えば、第２のＭＯＳトランジスタで）発生させることができる。
【００５３】
別の例示的な設計では、装置（例えば、集積回路、電子ユニット、ワイヤレスデバイスなど）は、例えば図６に示すようにレベルシフタと、第１および第２の回路と、出力回路とを備えた高電圧論理回路を備えることができる。レベルシフタは、第１の電圧範囲を有する少なくとも１つの入力信号を受信することができ、第２の電圧範囲を有する少なくとも１つのレベルシフトされた信号を与えることができる。第１の回路は、論理機能に基づいて少なくとも１つの入力信号を処理することができ、第１の電圧範囲を有する第１の中間信号を与えることができる。第２の回路は、論理機能に基づいて少なくとも１つのレベルシフトされた信号を処理することができ、第２の電圧範囲を有する第２の中間信号を与えることができる。出力回路は、第１および第２の中間信号を受信することができ、第１および第２の電圧範囲それぞれより大きい第３の電圧範囲を有する出力信号を与えることができる。
【００５４】
例示的な設計では、レベルシフタは、少なくとも１つのラッチに結合された少なくとも１つのドライバ回路、例えば各入力信号に対して１セットのドライバ回路とラッチを備えることができる。少なくとも１つのドライバ回路は、少なくとも１つの入力信号を受信することができ、第２の電圧範囲を有する少なくとも１つの駆動信号を与えることができる。少なくとも１つのラッチは、少なくとも１つの駆動信号を受信することができ、少なくとも１つのレベルシフトされた信号を与えることができる。第１の回路は、（ｉ）論理機能に基づいて少なくとも１つの入力信号を受信および処理するための第１の論理回路と、（ｉｉ）第１の中間信号に対するターゲット遅延および遷移を得るための第１の遅延回路とを備えることができる。第２の回路は、（ｉ）論理機能に基づいて少なくとも１つのレベルシフトされた信号を受信および処理するための第２の論理回路と、（ｉｉ）第２の中間信号に対するターゲット遅延および遷移を得るための第２の遅延回路とを備えることができる。第１および／または第２の回路はまた、遅延回路を除外することもできる。出力回路は、図６に示すように結合することができる、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを備えることができる。
【００５５】
図９は、より大きい電圧振幅で信号を発生するためのプロセス９００の例示的な設計を示している。第１の電圧範囲を有する少なくとも１つの入力信号は、第２の電圧範囲を有する少なくとも１つのレベルシフトされた信号を得るために、レベルシフトさせることができる（ブロック９１２）。少なくとも１つの入力信号は、第１の電圧範囲を有する第１の中間信号を得るために、論理機能に基づいて処理することができる（ブロック９１４）。少なくとも１つのレベルシフトした信号は、第２の電圧範囲を有する第２の中間信号を得るために、論理機能に基づいて処理することができる（ブロック９１６）。第３の／全電圧範囲を有する出力信号は、第１および第２の中間信号に基づいて発生させることができる（ブロック９１８）。第３の電圧範囲は、第１および第２の電圧範囲それぞれより大きい可能性がある。
【００５６】
本明細書に記載したレベルシフタと高電圧論理回路は、ＩＣ、アナログＩＣ、ＲＦ  ＩＣ（ＲＦＩＣ）、混合信号ＩＣ、特定用途向け集積回路（ＡＳＩＣ）、プリント基板（ＰＣＢ）、電子デバイスなどの上で実施することができる。レベルシフタと高電圧論理回路はまた、相補型金属酸化膜半導体（ＣＭＯＳ）、ＮＭＯＳ、ＰＭＯＳ、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）などの様々なＩＣ処理技術で製造することができる。
【００５７】
本明細書に記載されたレベルシフタおよび／または高電圧論理回路を実施する装置は、独立型デバイスであってもよい、またはより大きなデバイスの一部であってもよい。デバイスは、（ｉ）独立型ＩＣ、（ｉｉ）データおよび／または命令を記憶するためのメモリＩＣを含むことができる１つまたは複数のＩＣのセット、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）などのＲＦＩＣ、（ｖｉ）移動局モデム（ＭＳＭ）などのＡＳＩＣ、（ｖ）他のデバイス内に埋め込むことができるモジュール、（ｖｉ）受信機、携帯電話、ワイヤレスデバイス、ハンドセット、またはモバイルユニット、（ｖｉｉ）その他であってもよい。
【００５８】
１つまたは複数の例示的な設計では、記載した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそのあらゆる組合せで実施することができる。ソフトウェアで実施される場合、機能を、コンピュータ読取可能媒体上に１つまたは複数の命令又はコードとして記憶または送信することができる。コンピュータ読取可能媒体は、コンピュータ記憶媒体、１つの場所から別の場所までのコンピュータプログラムの転送を容易にするあらゆる媒体を含む通信媒体との両方を含んでいる。記憶媒体は、コンピュータによってアクセスすることができるあらゆる利用可能な媒体であってもよい。例として、これに限らないが、このようなコンピュータ読取可能媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスク記憶媒体、磁気ディスク記憶装置または他の磁気記憶デバイス、または命令またはデータ構造の形で所望のプログラムコードを運ぶまたは記憶するために使用することができ、コンピュータによってアクセスすることができるあらゆる他の媒体を備えることができる。また、あらゆる接続はコンピュータ読取可能媒体を適切に呼ばれる。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線およびマイクロ波などのワイヤレス技術を使用して、ソフトウェアがウェブサイト、サーバ、または他の遠隔ソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線およびマイクロ波などのワイヤレス技術は、媒体の定義内に含まれる。本明細書で使用される場合、ディスク（ｄｉｓｋおよびｄｉｓｃ）としては、コンパクトディスク（ＣＤ）、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスクおよびブルーレイディスクが挙げられ、ディスク（ｄｉｓｋ）は普通データを磁気的に再生し、ディスク（ｄｉｓｃ）はデータをレーザで光学的に再生する。上記の組合せはまた、コンピュータ読取可能媒体の範囲内に含まれるものとする。
【００５９】
開示の前の記載は、当業者が開示を作るまたは使用することを可能にするために与えられている。開示に対する様々な変更形態は、当業者には直ぐに明らかなことであり、本明細書に定義された一般的原理は、開示の範囲から逸脱することなく他の変更形態に適用することができる。したがって、開示は本明細書に記載した例および設計に限定することを意図したものではないが、本明細書に開示した原理および新規の特徴と一致する最も幅広い範囲が認められているものである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
第１の電圧範囲を有する入力信号を受信し、前記第１の電圧範囲とは異なる第２の電圧範囲を有する駆動信号を与えるためのドライバ回路と、
前記ドライバ回路に結合され、前記駆動信号を受信し、前記第２の電圧範囲を有する出力信号を与えるためのラッチとを備えた装置。
［Ｃ２］
前記ドライバ回路が、
前記入力信号を受信し、前記第１および第２の電圧範囲それぞれより大きい第３の電圧範囲を有する制御信号を与えるための制御信号発生器と、
前記制御信号発生器に結合され、前記制御信号を受信し、前記駆動信号を与えるためのラッチドライバとを備えている、Ｃ１に記載の装置。
［Ｃ３］
前記入力信号がＶｉｎｐおよびＶｉｎｎ信号を備えた第１の差動信号であり、前記ドライバ信号がＶｄｒｐおよびＶｄｒｎ信号を備えた第２の差動信号である、Ｃ１に記載の装置。
［Ｃ４］
前記ドライバ回路が、
前記Ｖｉｎｐ信号を受信し、第１の中間信号を与えるための第１のインバータと、
前記第１のインバータに結合され、前記第１の中間信号を受信し、第１の制御信号を与えるための第２のインバータと、
前記第２のインバータに結合され、前記第１の制御信号を受信し、前記Ｖｄｒｐ信号を与えるための第１の金属酸化膜半導体（ＭＯＳ）トランジスタと、
前記Ｖｉｎｎ信号を受信し、第２の中間信号を与えるための第３のインバータと、
前記第３のインバータに結合され、前記第２の中間信号を受信し、第２の制御信号を与えるための第４のインバータと、
前記第４のインバータに結合され、前記第２の制御信号を受信し、前記Ｖｄｒｎ信号を与えるための第２のＭＯＳトランジスタとを備えた、Ｃ３に記載の装置。
［Ｃ５］
前記第１および第３のインバータはそれぞれ、前記第１の電圧範囲の間で動作し、前記第２および第４のインバータはそれぞれ、前記入力信号の論理値によって、前記第１の電圧範囲または前記第２の電圧範囲のいずれかの間で動作する、Ｃ４に記載の装置。
［Ｃ６］
前記第２のインバータは、前記第１の中間信号と前記Ｖｄｒｐ信号を供給電圧として受信し、前記第４のインバータは、前記第２の中間信号と前記Ｖｄｒｎ信号を供給電圧として受信する、Ｃ４に記載の装置。
［Ｃ７］
前記第２のインバータは、前記入力信号が第１の論理値を有する場合に、前記第１の電圧範囲の間で動作し、前記第１の制御信号に対して第１の電圧を与え、前記第２のインバータは、前記入力信号が第２の論理値を有する場合に、前記第２の電圧範囲の間で動作し、前記第１の制御信号に対して第２の電圧を与え、前記第１および第２の電圧が、前記第１および第２の電圧範囲それぞれより大きい第３の電圧範囲を規定する、Ｃ４に記載の装置。
［Ｃ８］
前記第１および第２のＭＯＳトランジスタが、前記第２の電圧範囲の高電圧に結合されたドレインと、それぞれ前記ＶｄｒｐおよびＶｄｒｎ信号を与えるソースとを有するＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタである、Ｃ４に記載の装置。
［Ｃ９］
前記第１および第２のＭＯＳトランジスタが、前記第２の電圧範囲の低電圧に結合されたドレインと、それぞれ前記ＶｄｒｐおよびＶｄｒｎ信号を与えるソースとを有するＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタである、Ｃ４に記載の装置。
［Ｃ１０］
前記第１の電圧範囲は、前記第２の電圧範囲と重なり合っていない、Ｃ１に記載の装置。
［Ｃ１１］
前記第１の電圧範囲が正の電圧の範囲を含み、前記第２の電圧範囲が負の電圧の範囲を含む、Ｃ１に記載の装置。
［Ｃ１２］
前記第１の電圧範囲が正の電圧の第１の範囲を含み、前記第２の電圧範囲が、正の電圧の前記第１の範囲とは異なる正の電圧の第２の範囲を含む、Ｃ１に記載の装置。
［Ｃ１３］
前記ドライバ回路と前記ラッチは、絶縁破壊電圧を有する金属酸化膜半導体（ＭＯＳ）トランジスタで実施され、前記第１および第２の電圧範囲はそれぞれ、前記絶縁破壊電圧より小さい、Ｃ１に記載の装置。
［Ｃ１４］
第１の電圧範囲を有する入力信号を受信することと、
前記第１の電圧範囲とは異なる第２の電圧範囲を有する駆動信号を前記入力信号に基づいて発生することと、
前記第２の電圧範囲を有する出力信号を得るために前記駆動信号をラッチすることとを含む方法。
［Ｃ１５］
前記駆動信号を発生することが、前記第１および第２の電圧範囲それぞれより大きい第３の電圧範囲を有する制御信号を前記入力信号に基づいて発生することと、前記制御信号に基づいて前記駆動信号を発生することとを含む、Ｃ１４に記載の方法。
［Ｃ１６］
前記入力信号がＶｉｎｐおよびＶｉｎｎ信号を備えた第１の差動信号であり、前記駆動信号がＶｄｒｐおよびＶｄｒｎ信号を備えた第２の差動信号であり、前記駆動信号を発生することが、
前記Ｖｉｎｐ信号に基づいて第１の中間信号を発生することと、
前記第１の中間信号に基づいて第１の制御信号を発生することと、
前記第１の制御信号に基づいて前記Ｖｄｒｐ信号を発生することと、
前記Ｖｉｎｎ信号に基づいて第２の中間信号を発生することと、
前記第２の中間信号に基づいて第２の制御信号を発生することと、
前記第２の制御信号に基づいて前記Ｖｄｒｎ信号を発生することとを含む、Ｃ１４に記載の方法。
［Ｃ１７］
第１の電圧範囲を有する入力信号を受信するための手段と、
前記第１の電圧範囲とは異なる第２の電圧範囲を有する駆動信号を前記入力信号に基づいて発生するための手段と、
前記第２の電圧範囲を有する出力信号を得るために前記駆動信号をラッチするための手段とを備えた装置。
［Ｃ１８］
前記駆動信号を発生する前記手段が、
前記第１および第２の電圧範囲それぞれより大きい第３の電圧範囲を有する制御信号を前記入力信号に基づいて発生するための手段と、
前記制御信号に基づいて前記駆動信号を発生するための手段とを備えた、Ｃ１７に記載の装置。
［Ｃ１９］
前記入力信号がＶｉｎｐおよびＶｉｎｎ信号を備えた第１の差動信号であり、前記駆動信号がＶｄｒｐおよびＶｄｒｎ信号を備えた第２の差動信号であり、前記駆動信号を発生するための前記手段が、
前記Ｖｉｎｐ信号に基づいて第１の中間信号を発生する手段と、
前記第１の中間信号に基づいて第１の制御信号を発生するための手段と、
前記第１の制御信号に基づいて前記Ｖｄｒｐ信号を発生するための手段と、
前記Ｖｉｎｎ信号に基づいて第２の中間信号を発生するための手段と、
前記第２の中間信号に基づいて第２の制御信号を発生するための手段と、
前記第２の制御信号に基づいて前記Ｖｄｒｎ信号を発生するための手段とを備えている、Ｃ１７に記載の装置。
［Ｃ２０］
第１の電圧範囲を有する少なくとも１つの入力信号を受信し、第２の電圧範囲を有する少なくとも１つのレベルシフトされた信号を与えるためのレベルシフタと、
論理機能に基づいて前記少なくとも１つの入力信号を処理し、前記第１の電圧範囲を有する第１の中間信号を与えるための第１の回路と、
前記論理機能に基づいて前記少なくとも１つのレベルシフトされた信号を処理し、前記第２の電圧範囲を有する第２の中間信号を与えるための第２の回路と、
前記第１および第２の中間信号を受信し、前記第１および第２の電圧範囲それぞれより大きい第３の電圧範囲を有する出力信号を与えるための出力回路とを備えた装置。
［Ｃ２１］
前記レベルシフタが、
前記少なくとも１つの入力信号を受信し、前記第２の電圧範囲を有する少なくとも１つの駆動信号を与えるための少なくとも１つのドライバ回路と、
前記少なくとも１つのドライバ回路に結合され、前記少なくとも１つの駆動信号を受信し、前記少なくとも１つのレベルシフトされた信号を与えるための少なくとも１つのラッチとを備えている、Ｃ２０に記載の装置。
［Ｃ２２］
前記第１および第２の回路がそれぞれ、前記論理機能に基づいて、前記少なくとも１つの入力信号または前記少なくとも１つのレベルシフトされた信号を受信および処理するための論理回路を備えている、Ｃ２０に記載の装置。
［Ｃ２３］
前記第１または第２の回路が、前記第１または第２の中間信号それぞれに対するターゲット遅延および遷移を得るための遅延回路を備えている、Ｃ２０に記載の装置。
［Ｃ２４］
前記出力回路が、
ソースで前記第１の中間信号を受信し、ドレインで前記出力信号を与えるためのＰチャネル酸化金属半導体（ＰＭＯＳ）トランジスタと、
前記ＰＭＯＳトランジスタに結合され、ソースで前記第２の中間信号を受信し、ドレインで前記出力信号を与えるためのＮチャネル酸化金属半導体（ＮＭＯＳ）トランジスタとを備えている、Ｃ２０に記載の装置。
［Ｃ２５］
第２の電圧範囲を有する少なくとも１つのレベルシフトされた信号を得るために、第１の電圧範囲を有する少なくとも１つの入力信号をレベルシフトすることと、
前記第１の電圧範囲を有する第１の中間信号を得るために、論理機能に基づいて前記少なくとも１つの入力信号を処理することと、
前記第２の電圧範囲を有する第２の中間信号を得るために、前記論理機能に基づいて前記少なくとも１つのレベルシフトされた信号を処理することと、
前記第１および第２の電圧範囲それぞれより大きい第３の電圧範囲を有する出力信号を、前記第１および第２の中間信号に基づいて発生することを含む方法。
［Ｃ２６］
前記少なくとも１つの入力信号をレベルシフトすることが、
前記少なくとも１つの入力信号に基づいて、前記第２の電圧範囲を有する少なくとも１つの駆動信号を発生することと、
前記少なくとも１つのレベルシフトされた信号を得るために、前記少なくとも１つの駆動信号をラッチすることとを含む、Ｃ２５に記載の方法。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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