(57)【特許請求の範囲】
【請求項１】
第１入力信号を受ける第１差動入力ノード及び第２入力信号を受ける第２差動入力ノードを有する増幅器であって、
第１バイアス電圧が印加されて飽和領域にバイアスされ、ゲートが前記第１差動入力ノードに結合され、ドレインに第１出力信号及び第１歪み信号を生成する第１トランジスタと、
第２バイアス電圧が印加されて前記飽和領域にバイアスされ、ゲートが前記第２差動入力ノードに結合され、ドレインに第２出力信号及び第２歪み信号を生成する第２トランジスタと、
第３バイアス電圧が印加されてサブスレショルド領域にバイアスされ、前記第２トランジスタのドレインに容量結合されたゲートを有する第３トランジスタと、
第４バイアス電圧が印加されて前記サブスレショルド領域にバイアスされ、前記第１トランジスタのドレインに容量結合されたゲートを有する第４トランジスタと、
前記第１トランジスタの前記ドレインを第１差動出力ノードに結合し、前記第３トランジスタのドレインを前記第１差動出力ノードに結合する第１カスコード回路と、
前記第２トランジスタの前記ドレインを第２差動出力ノードに結合し、前記第４トランジスタのドレインを前記第２差動出力ノードに結合する第２カスコード回路と、
前記第１トランジスタのソースに結合される第１リードと、共通ノードに結合される第２リードとを有する第１インダクタと、
前記第２トランジスタのソースに結合される第１リードと、前記共通ノードに結合される第２リードとを有する第２インダクタと
を備え、前記第３トランジスタの前記ドレインの第１キャンセル信号は、前記第１歪み信号の少なくとも一部をキャンセルし、
前記第４トランジスタの前記ドレインの第２キャンセル信号は、前記第２歪み信号の少なくとも一部をキャンセルし、
前記第１バイアス電圧は、前記第１出力信号と前記第１入力信号との間の位相差、及び前記第１歪み信号と前記第１入力信号との間の位相差を制御し、
前記第２バイアス電圧は、前記第２出力信号と前記第２入力信号との間の位相差、及び前記第２歪み信号と前記第２入力信号との間の位相差を制御し、
前記第１キャンセル信号が前記第１歪み信号の少なくとも一部をキャンセルし、前記第２キャンセル信号が前記第２歪み信号の少なくとも一部をキャンセルするように、前記第３、第４バイアス電圧に応じて前記第１、第２インダクタのインダクタンスは制御され、
前記第１トランジスタは、実質的に前記第３トランジスタよりも大きく、
前記第２トランジスタは、実質的に前記第４トランジスタよりも大きい、増幅器。
【請求項２】
前記第１トランジスタの前記ドレインは、前記第３トランジスタの前記ドレインに直接接続され、
前記第２トランジスタの前記ドレインは、前記第４トランジスタの前記ドレインに直接接続される、請求項１の増幅器。
【請求項３】
前記第３トランジスタのソースは前記共通ノードに結合され、
前記第４トランジスタのソースは前記共通ノードに結合される、請求項１の増幅器。
【請求項４】
前記第１カスコード回路は、
前記第１トランジスタの前記ドレインに結合されるソースと、前記第１差動出力ノードに結合されるドレインとを有する第５トランジスタと、
前記第３トランジスタの前記ドレインに結合されるソースと、前記第１差動出力ノードに結合されるドレインとを有する第６トランジスタと
を備える、請求項１の増幅器。
【請求項５】
第１入力信号を受ける第１差動入力ノード、第２入力信号を受ける第２差動入力ノード、第１差動出力ノード、及び第２差動出力ノードを有する増幅器であって、
第１バイアス電圧が印加されて飽和領域にバイアスされ、ゲートが前記第１差動入力ノードに結合され、ドレインに第１出力信号及び第１歪み信号を生成する第１トランジスタと、
第２バイアス電圧が印加されて前記飽和領域にバイアスされ、ゲートが前記第２差動入力ノードに結合され、ドレインに第２出力信号及び第２歪み信号を生成する第２トランジスタと、
第３バイアス電圧が印加されてサブスレショルド領域にバイアスされた第３トランジスタと、
第４バイアス電圧が印加されて前記サブスレショルド領域にバイアスされた第４トランジスタと、
前記第１トランジスタのドレインに結合されるソースと、前記第１差動出力ノードに結合されると共に前記第４トランジスタのゲートに容量結合されるドレインとを有する第５トランジスタと、
前記第２トランジスタのドレインに結合されるソースと、前記第２差動出力ノードに結合されると共に前記第３トランジスタのゲートに容量結合されるドレインとを有する第６トランジスタと、
前記第１トランジスタのソースに結合される第１リードと、共通ノードに結合される第２リードとを有する第１インダクタと、
前記第２トランジスタのソースに結合される第１リードと、前記共通ノードに結合される第２リードとを有する第２インダクタと
を備え、前記第３トランジスタのドレインの第１キャンセル信号は、前記第１歪み信号の少なくとも一部をキャンセルし、
前記第４トランジスタのドレインの第２キャンセル信号は、前記第２歪み信号の少なくとも一部をキャンセルし、
前記第１バイアス電圧は、前記第１出力信号と前記第１入力信号との間の位相差、及び前記第１歪み信号と前記第１入力信号との間の位相差を制御し、
前記第２バイアス電圧は、前記第２出力信号と前記第２入力信号との間の位相差、及び前記第２歪み信号と前記第２入力信号との間の位相差を制御し、
前記第１キャンセル信号が前記第１歪み信号の少なくとも一部をキャンセルし、前記第２キャンセル信号が前記第２歪み信号の少なくとも一部をキャンセルするように、前記第３、第４バイアス電圧に応じて前記第１、第２インダクタのインダクタンスは制御され、
前記第１トランジスタは、実質的に前記第３トランジスタよりも大きく、
前記第２トランジスタは、実質的に前記第４トランジスタよりも大きい、増幅器。
【請求項６】
前記共通ノードは、グランドノードに結合される請求項５の増幅器。
【請求項７】
前記第３トランジスタのソースは前記グランドノードに結合され、
前記第４トランジスタのソースは前記グランドノードに結合される、請求項６の増幅器。
【請求項８】
（ａ）第１バイアス電圧が印加されて飽和領域にバイアスされた第１トランジスタを用いて、第１差動入力ノードで受信した第１入力信号を増幅し、前記第１入力信号の増幅されたバージョンを生成すると共に、前記第１トランジスタが第１歪み信号を生成することと、
（ｂ）第２バイアス電圧が印加されて飽和領域にバイアスされた第２トランジスタを用いて、第２差動入力ノードで受信した第２入力信号を増幅し、前記第２入力信号の増幅されたバージョンを生成すると共に、前記第２トランジスタが第２歪み信号を生成することと、
（ｃ）第３トランジスタが第１キャンセル信号を生成するように、第３バイアス電圧が印加されてサブスレショルド領域にバイアスされた前記第３トランジスタに、前記第２入力信号の前記増幅されたバージョンを供給することと、
（ｄ）前記第１キャンセル信号を用いて、前記第１歪み信号の少なくとも一部をキャンセルすることと、
（ｅ）第４トランジスタが第２キャンセル信号を生成するように、第４バイアス電圧が印加されて前記サブスレショルド領域にバイアスされた前記第４トランジスタに、前記第１入力信号の前記増幅されたバージョンを供給することと、
（ｆ）前記第２キャンセル信号を用いて、前記第２歪み信号の少なくとも一部をキャンセルすることと
を備え、前記（ｃ）は、前記第２入力信号の前記増幅されたバージョンを、前記第２トランジスタのドレインから、第１キャパシタを介して前記第３トランジスタのゲートに転送することを含み、
前記（ｅ）は、前記第１入力信号の前記増幅されたバージョンを、前記第１トランジスタのドレインから、第２キャパシタを介して前記第４トランジスタのゲートに転送することを含み、
前記（ｄ）は、第１カスコード回路を用いて、前記第１歪み信号を、前記第１トランジスタの前記ドレインから第１総和ノードに転送することと、
前記第１カスコード回路を用いて、前記第１キャンセル信号を、前記第３トランジスタのドレインから前記第１総和ノードに転送することとを含み、
前記（ｆ）は、第２カスコード回路を用いて、前記第２歪み信号を、前記第２トランジスタの前記ドレインから第２総和ノードに転送することと、
前記第２カスコード回路を用いて、前記第２キャンセル信号を、前記第４トランジスタのドレインから前記第２総和ノードに転送することとを含み、
前記第１トランジスタのソースは、第１インダクタを介して共通ノードに結合され、
前記第２トランジスタのソースは、第２インダクタを介して前記共通ノードに結合され、
前記第１バイアス電圧は、前記第１入力信号の増幅されたバージョンと前記第１入力信号との間の位相差、及び前記第１歪み信号と前記第１入力信号との位相差を制御し、
前記第２バイアス電圧は、前記第２入力信号の増幅されたバージョンと前記第２入力信号との間の位相差、及び前記第２歪み信号と前記第２入力信号との位相差を制御し、
前記第１キャンセル信号が前記第１歪み信号の少なくとも一部をキャンセルし、前記第２キャンセル信号が前記第２歪み信号の少なくとも一部をキャンセルするように、前記第３、第４バイアス電圧に応じて前記第１、第２インダクタのインダクタンスは制御され、
前記第１トランジスタは、実質的に前記第３トランジスタよりも大きく、
前記第２トランジスタは、実質的に前記第４トランジスタよりも大きい、方法。
【請求項９】
前記第１入力信号は、前記第２入力信号と共に差動入力信号となり、
前記第２入力信号は、前記第１入力信号に対して約１８０°位相がずれている、請求項８の方法。
【請求項１０】
前記第１トランジスタのドレインは、前記第３トランジスタのドレインに直接接続され、
前記第２トランジスタのドレインは、前記第４トランジスタのドレインに直接接続される、請求項８の方法。
【請求項１１】
第１差動入力信号ノードから第１入力信号を受信し、前記第１入力信号の増幅されたバージョンを生成すると共に、第１歪み信号を生成する第１増幅回路と、
第２差動入力信号ノードから第２入力信号を受信し、前記第２入力信号の増幅されたバージョンを生成すると共に、第２歪み信号を生成する第２増幅回路と、
前記第２入力信号の前記増幅されたバージョンを受信し、第１キャンセル信号を生成し、前記第１キャンセル信号を用いて前記第１歪み信号の少なくとも一部をキャンセルする第１手段と、
前記第１入力信号の前記増幅されたバージョンを受信し、第２キャンセル信号を生成し、前記第２キャンセル信号を用いて前記第２歪み信号の少なくとも一部をキャンセルする第２手段と
を備え、前記第１増幅回路は、第１トランジスタ及び第１ソース・ディジェネレーション・インダクタを備え、前記第１トランジスタは、第１バイアス電圧が印加されて飽和領域にバイアスされ、前記第１ソース・ディジェネレーション・インダクタは、前記第１トランジスタのソースに結合された第１リードと、共通ノードに結合された第２リードとを有し、
前記第２増幅回路は、第２トランジスタ及び第２ソース・ディジェネレーション・インダクタを備え、前記第２トランジスタは、第２バイアス電圧が印加されて飽和領域にバイアスされ、前記第２ソース・ディジェネレーション・インダクタは、前記第２トランジスタのソースに結合された第１リードと、前記共通ノードに結合された第２リードとを有し、
前記第１手段は、第３トランジスタ及び第１カスコード回路を備え、前記第３トランジスタは、第３バイアス電圧が印加されてサブスレショルド領域にバイアスされ、且つ前記第２トランジスタのドレインに容量結合されたゲートを有し、前記第１カスコード回路は、前記第１トランジスタのドレインと前記第３トランジスタのドレインとを第１差動出力ノードに結合し、
前記第２手段は、第４トランジスタ及び第２カスコード回路を備え、前記第４トランジスタは、第４バイアス電圧が印加されてサブスレショルド領域にバイアスされ、且つ前記第１トランジスタの前記ドレインに容量結合されたゲートを有し、前記第２カスコード回路は、前記第２トランジスタの前記ドレインと前記第４トランジスタのドレインとを第２差動出力ノードに結合し、
前記第１バイアス電圧は、前記第１入力信号の増幅されたバージョンと前記第１入力信号との間の位相差、及び前記第１歪み信号と前記第１入力信号との間の位相差を制御し、
前記第２バイアス電圧は、前記第２入力信号の増幅されたバージョンと前記第２入力信号との間の位相差、及び前記第２歪み信号と前記第２入力信号との間の位相差を制御し、
前記第１キャンセル信号が前記第１歪み信号の少なくとも一部をキャンセルし、前記第２キャンセル信号が前記第２歪み信号の少なくとも一部をキャンセルするように、前記第３、第４バイアス電圧に応じて前記第１、第２ソース・ディジェネレーション・インダクタのインダクタンスは制御され、
前記第１トランジスタは、実質的に前記第３トランジスタよりも大きく、
前記第２トランジスタは、実質的に前記第４トランジスタよりも大きい、増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
開示された実施形態は、低ノイズ増幅器に関する。
【背景技術】
【０００２】
携帯電話の受信機のような無線受信機における最初の増幅ステージは、一般的に低ノイズ増幅器（ＬＮＡ）と呼ばれる増幅器である。ＬＮＡは、次のステージのノイズ寄与を低減し、受信機全体の達成可能な最低ノイズレベルを決定する。従って、ＬＮＡは一般的に、許容出来ない多くの歪みを持ち込むことなく、混入したノイズ量を最小化出来るよう、高い利得を有するように設計される。純粋に単一周波数の正弦波の入力信号が線形増幅器の入力に供給された場合、この増幅器は入力信号を増幅した信号を出力するだろう。この出力信号は単一の周波数のみを有し、そしてこの周波数は入力信号の周波数と同一だろう。しかしながら、同じ正弦波の入力信号が、非線形性を示す増幅器の入力に供給された場合、この増幅器は、入力信号の周波数の、入力信号を増幅した信号を出力するが、増幅器はまた、その他の周波数の１つまたはそれ以上の信号をも出力するだろう。これらの他の信号は、“歪み”と呼ばれる。入力信号（または複数の入力信号）と、増幅器の特有の非線形性との間の相互作用は複雑であり、歪みのタイプもまた複雑で、増幅器及び入力信号の多くの種々の特性に依存し得る。
【０００３】
より具体的には、非線形増幅器のトランスコンダクタンス（transconductance）は、以下の方程式を用いて記述されることがある。すなわち、  
【数１】
0005389818.tif 000002
【０００４】
式１において、ｘは入力信号を示し、ｙは結果として得られる出力信号を示す。ｇ１ｘ、ｇ２ｘ２、及びｇ３ｘ３の項は、それぞれ一次の項（または線形項）、二次の項、及び三次の項と呼ばれる。もしｘ（入力信号）が電圧でありｙ（出力信号）が電流であれば、ｇ１は“線形トランスコンダクタンス係数”と呼ばれ、他方、ｇ２及びｇ２はそれぞれ、二次トランスコンダクタンス係数及び三次トランスコンダクタンス係数と呼ばれる。
【０００５】
ＬＮＡの出力電力が増加するにつれて、発生する歪みの大きさは、所望の信号の大きさが大きくなるよりも早く、増大する。ある出力電力において、歪みの大きさは、所望の信号の大きさと等しくなる。三次歪みの大きさが所望の信号の出力電力に等しくなるこの出力電力は、三次インターセプトポイント（third-order intercept point）ＩＩＰ３と呼ばれる。最初の近似を行うため、ＩＩＰ３に対する二次の寄与が無視されるとすれば、ＩＩＰ３は下記の式２によって与えられる。すなわち、  
【数２】
0005389818.tif 000003
【０００６】
携帯電話における受信機は、受信すべき所望の信号の他に、望ましくない信号が存在する条件下で、信号を受信するために用いられ得る。これらの望ましくない信号は干渉（jammer）と呼ばれ、これらは非常に多様な性質を有し得る。隣接するチャネルの信号及び送信機の信号は、まさに干渉のいくつかの例である。干渉は、離散トーン（discrete tone）であり、またはあるバンド幅を有し得る。解析の目的で、非離散的な（non-discrete）信号は、それぞれが異なる周波数を有する２つのサイン波としてモデル化され得る。ここで、２つのサイン波信号の周波数差は、この非離散的な信号のバンド幅となる。
【０００７】
受信すべき所望の信号が１ＧＨｚの周波数を有する状況を考える。もし最初の隣接チャネルの受信干渉が１．００１ＧＨｚの周波数ω１を有し、２番目の隣接チャネルの受信干渉が１．００２ＧＨｚの周波数ω２を有し、そしてこれらの２つの干渉信号の和が、上記の式１内の変数ｘとして与えられる場合、２乗及び３乗の項により、結果として得られるｙ信号は、多くの周波数の多くの成分を有するだろう。三次の項及び関連する入力信号の和の３乗により、出力ｙの１つの成分は、（２ω１−ω２）の周波数を有するだろう。従って、この成分は所望の信号と同じ１ＧＨｚの周波数である。この歪み成分と所望の信号が同じ１Ｇｚの周波数を有するので、フィルタリングによって所望の信号を歪み成分から分離することが出来ない。従って、この歪み成分の大きさを低減するため、より線形の受信機が求められる。この歪み成分は、三次の“相互変調歪み（intermodulation distortion）”と呼ばれることがある。
【０００８】
更に、ＣＤＭＡ２０００のような符号分割多重アクセス（ＣＤＭＡ）規格に従って動作する携帯電話では、携帯電話は、携帯電話の受信機が受信するのと同時に送信し得る送信機を有する。送信信号は、受信されるべき所望の信号と異なる周波数バンドで送信されるが、送信信号は強度が大きく、そして携帯電話の高感度受信機に極めて近接して、携帯電話の送信機から出力される。従って、送信信号のかなりの量が送信機に漏れて、歪みの問題を引き起こし得る。送信信号はバンドで送信され、よってそれらは上記述べたように、異なる周波数を有する２つの信号としてモデル化され得る。ここで２つの信号の周波数差が、チャネル幅となる。
【０００９】
そして更に、受信すべき信号がある。この信号は所望の信号と呼ばれる。受信すべき所望の信号が１ＧＨｚの受信周波数を有する状況を考える。もし最初の送信干渉が９００．０ＭＨｚの周波数ω２にあり、２番目の送信干渉が９００．４ＭＨｚの周波数ω２にあり、そして所望の信号とこの２つの干渉信号の和が、上記の式１内の変数ｘとして与えられる場合、結果として得られるｙ信号は、２乗及び３乗の項により、多くの周波数の多くの成分を有するだろう。三次の項と、その３乗の結果から、出力ｙの１つの成分がω３−（ω２−ω１）の周波数を有するケースが生じるだろう。この周波数は、本例では１．０００６ＧＨｚであり、１ＧＨｚを中心とした１ＭＨｚ幅の中にある。この成分は、“三次歪み（triple beat）”の歪み成分、または三次の“混変調（cross-modulation）”成分と呼ばれることがある。混変調成分は受信バンド内にあるため、一般的には、フィルタリングによってそれを所望の信号から分離することは出来ない。従って、この混変調歪み成分の大きさを低減するため、より線形な受信機がまた望まれる。
【００１０】
許容可能なわずかなノイズの混入に加えて、増幅器は、微少量のノイズを持ち込む。熱雑音は、トランジスタが形成される半導体材料の抵抗成分のような、あらゆるインピーダンスの抵抗成分内の電子及び原子のランダムな動きに起因する。従って、トランジスタを使用する全ての増幅器は、ノイズを持ち込む。このノイズは、増幅器に内在し、必然的に発生する。ＬＮＡの出力へのノイズの混入を無くすことはできないが、しかし粗末な設計は、ＬＮＡが必要以上のノイズを加え、そして元からあるノイズを必要以上に増幅させる結果をもたらし得る。そしてＬＮＡによって出力されるノイズは、受信機のその他の部分を流れる。従ってＬＮＡは、ＬＮＡ出力のノイズ量を低減し、最小化するよう設計される。
【００１１】
いくつかの種々の方法及び回路トポロジが、低ノイズ及び歪み性能を示すＬＮＡを実現するために、従来から応用されている。これらの技術には、フィードバック・キャンセレイション（feed-back cancellation）、プリディストーション・キャンセレイション（pre-distortion cancellation）、フィードフォワード・キャンセレイション（feed-forward cancellation）、及びポストディストーション・キャンセレイション（post-distortion cancellation）と呼ばれる技術が含まれる。ポストディストーション・キャンセレイション技術の３つの具体的な例にここでは着目し、それはアクティブ・ポストディストーション（ＡＰＤ）法、微分重ね合わせ（Derivative Super-position (ＤＳ)）法、及び修正された微分重ね合わせ（Modified Derivative Superposition (ＭＤＳ)）法と呼ばれる
図１（従来技術）は、アクティブ・ポストディストーション法を用いた差動ＬＮＡ１の回路図である。本方法は、飽和領域にバイアスされた４つの電界効果トランジスタ（ＦＥＴ）の使用を含む。ＦＥＴ２及び３はメインＦＥＴと呼ばれる。ＦＥＴ４及び５はキャンセルＦＥＴと呼ばれる。メインＦＥＴとキャンセルＦＥＴの１つの組は、次のように動作する。メインＦＥＴ２（これは回路の利得とノイズ量を決定する）は、入力配線５上の入力信号を増幅する。入力信号の増幅されたバージョンは、ノード６に生成される。メインＦＥＴ２はコモンソース増幅器として構成されているので、増幅された信号は、入力配線５上の入力信号に対して約１８０°の位相シフトを有している。三次歪み成分もまた、入力信号の所望の増幅されたバージョンと共に、ノード６上の信号に存在する。ノード６上の位相シフトされた信号は、キャンセルＦＥＴ４の入力に供給される。キャンセルＦＥＴ４は飽和領域にあるが、それにもかかわらず、十分な非線形性の増幅特性を有する。キャンセルＦＥＴ４は、増幅された信号において、そのドレインに、相当量の三次歪みを生成する一方で、微小な所望の信号しか供給しない、という点では、低の悪い増幅器として設計される。ＦＥＴ４から出力される歪み信号の大きさは、ＦＥＴ２によって出力される歪み信号の出力と同じになるよう設定される。キャンセルＦＥＴ４は飽和領域にバイアスされているので、それが出力する増幅された所望の信号だけでなく、それが出力する歪みも両方が、ノード６の三次歪み成分に対して１８０°位相がずれている。メインＦＥＴ２及びキャンセルＦＥＴ４から出力される電流信号は、ノード７で加算される。この加算が、両方の信号における三次歪みのキャンセレイションという結果となる。あいにく、不要な三次歪みのキャンセルに加えて、本方法では、ＦＥＴ２及び４により出力された所望の入力信号の増幅されたバージョンも互いに同相であるため、この所望の信号もまたキャンセルされてしまう。従って、ＬＮＡの利得は低下される。図１の差動ＬＮＡの更なる詳細については、２００７年１０月４日に公開された公開米国出願番号２００７／０２２９１５４を参照のこと。
【００１２】
図２（従来技術）は、微分重ね合わせ（ＤＳ）法を用いたシングルエンドＬＮＡ（single-ended LNA）１０の回路図である。本例は、図１の例の差動回路とは対照的に、シングルエンド回路である。図２のＤＳ回路においては、２つのＦＥＴ１１及び１２が使用されている。ＦＥＴ１２はメインＦＥＴと呼ばれ、飽和領域にバイアスされている。ＦＥＴ１１はキャンセルＦＥＴと呼ばれ、サブスレショルド（sub-threshold）領域にバイアスされている。飽和領域にバイアスされたＦＥＴ増幅器についてのトランスコンダクタンス方程式が、サブスレショルド領域にバイアスされたＦＥＴ増幅器についてのトランスコンダクタンス方程式と比較される際には、２つのトランジスタのトランスコンダクタンス方程式の三次の係数の符号が互いに反対であることが認識される。しかしながら、一次の係数の符号は互いに反対ではない。このことは、トランジスタをサブスレショルド領域にバイアスすることは、それが出力する三次歪みの位相を、飽和領域にバイアスされたトランジスタに対してシフトさせるが、サブスレショルドにバイアスされたトランジスタによって出力される所望の信号の位相は、飽和領域にバイアスされたトランジスタに対して位相シフトされない、ことを意味する。従って、ＦＥＴ１１及び１２から出力される電流は、従ってノード１３で加算され、その結果、キャンセルＦＥＴ１１から出力される歪み信号は、メインＦＥＴ１２から出力される三次歪みをキャンセルする。しかしながら、キャンセルＦＥＴ１１が出力し、所望の入力信号の周波数を有する信号は、メインＦＥＴ１２から出力される所望の信号の増幅されたバージョンに対して１８０°位相がずれていないため、ノード１３の所望の信号部分は、図１のＡＰＳの例のようにはキャンセルされない。
【００１３】
しかしながら、図２のＤＳ法を使用することには問題がある。ソース・ディジェネレーション・インダクタンス（source degeneration inductance）がフィードバックパスを生成し、これにより二次トランスコンダクタンス係数が三次歪みに寄与するようになる。その結果、ＤＳ法は、三次インターセプトポイントＩＩＰ３を十分には増大させない。ＤＳ法では、三次歪みへの二次の寄与により、望ましくない低いＩＩＰ３という結果になる。
【００１４】
図３（従来技術）は、修正された微分重ね合わせ（ＭＤＳ）法を用いたＬＮＡ１５の図である。ＤＳ法の場合のように、三次相互変調歪みに対する二次トランスコンダクタンス係数ｇ２ＭＡＩＮの寄与をスケーリング（scaling）及びローテーティング（rotating）するよりもむしろ、ＭＤＳ法では、三次相互変調歪みに対する三次トランスコンダクタンス係数ｇ３ＣＡＮＣＥＬの寄与の大きさ及び位相を、三次相互変調歪みに対する三次トランスコンダクタンス係数ｇ３ＭＡＩＮの寄与に対して、変化させる。すなわち、それらの和（ｇ３ＣＡＮＣＥＬとｇ３ＭＡＩＮの寄与）は、三次相互変調歪みに対する二次の係数ｇ２ＭＡＩＮの寄与と、位相が異なっている。キャンセルＦＥＴ１６のソースを２つのインダクタ１７及び１８のコモンノードに接続する目的は、メインＦＥＴ１９のｇ２ＭＡＩＮ及びｇ３ＭＡＩＮの寄与に対して、ｇ３ＣＡＮＣＥＬの寄与の大きさ及び位相を変えるためである。従って、図３のＭＤＳ ＬＮＡ１５は、図２のＤＳ ＬＮＡ１０のＩＩＰ３に比べて、改善されたＩＩＰ３を有する。上記説明されたトランジスタの動作及び位相の関係についての記述は、簡単化されたものであることが理解されるだろう。これらは、ここで説明的な目的で与えられている。修正された微分重ね合わせ（ＭＤＳ）法を用いたＬＮＡの動作のより詳細な説明については、２００５年８月１１日に公開された、公開米国特許出願２００５／０１７６３９９を参照のこと。
【００１５】
望ましくないことに、サブスレショルドにバイアスされたＦＥＴを使用する増幅器は一般的に、飽和領域にバイアスされたＦＥＴを使用した増幅器に比べて、ノイズの多い増幅器となる。図３のＭＤＳ ＬＮＡ回路１５では、キャンセルＦＥＴ１６は、望ましくない量のノイズをＬＮＡ出力にもたらす。更に、キャンセルＦＥＴ１６のゲートがＬＮＡ１５の入力配線２０に結合されているため、ＬＮＡ回路１５は、望ましくない大きな入力容量を有することになる。
【発明の概要】
【００１６】
差動ＭＤＳ ＬＮＡは、飽和領域にバイアスされた第１トランジスタ及び第２トランジスタを含む。第１トランジスタは、第１差動入力信号ノードから第１入力信号を受信し、第１歪み信号と共に第１入力信号の増幅されたバージョンを生成する。第２トランジスタは、第２差動入力信号ノードから第２入力信号を受信し、第２歪み信号と共に第２入力信号の増幅されたバージョンを生成する。第１入力信号は、第２入力信号と共に差動入力信号となり、差動ＬＮＡの２つの差動入力信号ノードに差動入力信号として供給される。従って第２入力信号は、第１入力信号に対して約１８０°位相がずれている。第１及び第２トランジスタは同じ回路トポロジを有しているので、第２トランジスタから出力される信号は、第１トランジスタから出力される対応する信号に対して、約１８０°位相がずれている。
【００１７】
差動ＭＤＳ ＬＮＡはまた、サブスレショルド領域にバイアスされた第３及び第４トランジスタを含む。第３トランジスタは、第２入力信号の増幅されたバージョンを受信するように結合される。一例では、この第２入力信号の増幅されたバージョンは、第２トランジスタのドレインから、キャパシタを介して、第３トランジスタのゲートに転送される。第３トランジスタは、第３歪み信号と共に、第２入力信号のバージョンを出力する。第３歪み信号は、本明細書では第１キャンセル信号と呼ばれる。
【００１８】
第３トランジスタによって出力されるような第２入力信号のバージョンは、第１トランジスタから出力されるような第１入力信号の増幅されたバージョンと実質的に同相である。第３トランジスタから出力されるような第２入力信号のバージョンは、第１トランジスタから出力されるような第１入力信号の増幅されたバージョンに加算されるようにされ、その和がＬＮＡの第１差動出力信号ノードに出力される。
【００１９】
第３トランジスタがサブスレショルド領域にバイアスされることにより、第３トランジスタから出力されるような第１キャンセル信号は、第１トランジスタから出力されるような第１歪み信号に対して１８０°位相がずれている。第３トランジスタから出力されるような第１キャンセル信号は、第１トランジスタから出力されるような第１歪み信号の少なくとも一部をキャンセルするように生成され、これにより、増幅器の第１差動出力信号ノード上の歪みの大きさを低減出来る。サブスレショルド領域にバイアスされた第４トランジスタは、第４トランジスタが、それが生成する第２キャンセル信号が、第２トランジスタによって生成される第２歪み信号の少なくとも一部をキャンセルするように結合される点を除いては、第３トランジスタが結合されるのと同様にして結合される。
【００２０】
第１及び第２トランジスタのソースは、ディジェネレーション・インダクタによってソース・ディジェネレートされている。ディジェネレーション・インダクタのインダクタンス、第１、第２、第３、及び第４トランジスタがバイアスされるＤＣバイアス電圧及び電流、並びに第１、第２、第３、及び第４トランジスタのサイズは、第１キャンセル信号の位相及び振幅が第１歪み信号を最適にキャンセルし、そして第２キャンセル信号の位相及び振幅が第２歪み信号を最適にキャンセルするように、設定され得る。
【００２１】
キャンセル信号を生成するために用いられるトランジスタ（第３及び第４トランジスタ）のゲートが、一般的なＭＤＳ ＬＮＡにおけるように新規なＬＮＡの差動入力信号ノードに結合されていないため、新規な差動ＭＤＳ ＬＮＡの入力容量が低減される。サブスレショルド領域にバイアスされたトランジスタによる新規な差動ＭＤＳ ＬＮＡの出力に混入されるノイズは、新規なＬＮＡトポロジにおいては２つのステージがあるため、低減される。第１増幅ステージを、ノイズの多いサブスレショルド領域にバイアスされたトランジスタを有する第２ステージの前に置くことにより、サブスレショルド領域にバイアスされたトランジスタの、回路全体の出力に対するノイズ寄与を低減出来る。
【００２２】
上記はサマリであり、従って当然ながら、単純化、一般化、及び詳細の省略を含み、よって当業者は、このサマリが例示的なものにすぎず、多少なりとも限定することを意味しないことを理解するだろう。特許請求の範囲においてもっぱら定義された、本明細書で述べられるデバイス及び／またはプロセスの別の側面、発明の特徴、及び有利な点は、本明細書で説明される、非限定的な記述において明白になるだろう。
【図面の簡単な説明】
【００２３】
【図１】図１（従来技術）は、一般的な差動アクティブ・ポストディストーションＬＮＡの図。
【図２】図２（従来技術）は、一般的なシングルエンドＤＳ ＬＮＡの図。
【図３】図３（従来技術）は、一般的なシングルエンドＭＤＳ ＬＮＡの図。
【図４】図４は、新規な一側面に従った移動体通信デバイス１００のある具体的なタイプの、ハイレベルブロック図。
【図５】図５は、図１のＲＦ集積回路１０３のより詳細なブロック図。
【図６】図６は、図５の新規なＬＮＡ１１０の回路図。
【図７】図７は、図６の新規なＬＮＡ回路１１０の動作を例示する。
【図７Ａ】図７Ａは、図６の新規なＬＮＡ１１０における種々のノード上にある信号の大きさ及び位相を説明するチャート。
【図７Ｂ】図７Ｂは、図６の新規なＬＮＡ１１０における種々のノード上にある信号の振幅及び位相を説明するチャート。
【図７Ｃ】図７Ｃは、図６の新規なＬＮＡ１１０における種々のノード上にある信号の振幅及び位相を説明するチャート。
【図７Ｄ】図７Ｄは、図６の新規なＬＮＡ１１０における種々のノード上にある信号の振幅及び位相を説明するチャート。
【図７Ｅ】図７Ｅは、図６の新規なＬＮＡ１１０における種々のノード上にある信号の振幅及び位相を説明するチャート。
【図７Ｆ】図７Ｆは、図６の新規なＬＮＡ１１０における種々のノード上にある信号の振幅及び位相を説明するチャート。
【図８】図８は、図６の回路において歪みのキャンセレイションが最適化されるように、バイアス電圧及び電流、トランジスタサイズ、並びにインダクタのインダクタンスが設定される得る方法のフローチャート。
【図９】図９は、図６の新規なＬＮＡ回路１１０のＤＣバイアス回路２０２のより詳細な図。
【図１０】図１０は、図６の新規なＬＮＡ回路１１０のＤＣバイアス回路２０３のより詳細な図。
【図１１】図１１は、新規な一側面に従った方法３００の、単純化されたフローチャート。
【図１２】図１２は、図６で説明した新規なＬＮＡトポロジの第１変形例４００の回路図。
【図１３】図１３は、図６で説明した新規なＬＮＡトポロジの第２変形例５００の回路図。
【発明を実施するための形態】
【００２４】
図４は、ある新規な側面に従ったある具体的なタイプの移動体通信デバイス２０の、非常に単純化されたハイレベルのブロック図である。本例では、移動体通信デバイス１００は、ＣＤＭＡ携帯電話通信プロトコルを使用する３−Ｄ携帯電話である。携帯電話は、（図示せぬ種々のその他の部品のうち）アンテナ１０２及び２つの集積回路１０３、１０４を含む。集積回路１０４は、“デジタルベースバンド集積回路”または“ベースバンドプロセッサ集積回路”と呼ばれる。集積回路１０３は、ＲＦ送受信機集積回路である。ＲＦ送受信機集積回路１０３は、受信機と共に送信機も含むため、“送受信機”と呼ばれる。
【００２５】
図５は、図１のＲＦ送受信機集積回路のより詳細なブロック図である。受信機は、局部発振器１０６に加えて、いわゆる“受信チェーン（receive chain）”１０５を含む。携帯電話の受信時、高周波数ＲＦ信号１０７がアンテナ１０２で受信される。信号１０７からの情報は、送受切り替え器１０８（duplexer）、整合ネットワーク（matching network）１０９を通過し、そして受信チェーン１０５を通過する。信号１０７は、低ノイズ増幅器（low noise amplifier: ＬＮＡ）１１０により増幅され、ミキサ１１１によって周波数をダウンコンバートされる。結果として生じたダウンコンバート信号は、ベースバンドフィルタ１１２でフィルタリングされ、そしてデジタルベースバンド集積回路１０４に渡される。デジタルベースバンド集積回路１０４におけるアナログ／デジタルコンバータ１１３は、この信号をデジタルの形式に変換し、得られたデジタル情報は、デジタルベースバンド集積回路１０４におけるデジタル回路によって処理される。デジタルベースバンド集積回路１０４は、局部発振器１０６によってミキサ１１１に供給される局部発振器信号（local oscillator signal: ＬＯ）１１４の周波数を制御することにより、受信機を調整（tune）する。
【００２６】
携帯電話の送信時、送信される情報は、デジタルベースバンド集積回路１０４におけるデジタル／アナログコンバータ１１５によってアナログの形式に変換され、そして“送信チェーン（transmit chain）”１１６に供給される。ベースバンドフィルタ１１７は、デジタル／アナログ変換処理によるノイズを取り除く。そして、局部発振器１１９の制御の下、ミキサブロック１１８はこの信号を高周波数信号にアップコンバートする。駆動増幅器（driver amplifier）１２０及び外部電力増幅器（external power amplifier）１２１は、この高周波信号を増幅して、高周波数ＲＦ信号１２２がアンテナ１０２から送信されるように、アンテナ１０２を駆動する。
【００２７】
図６は、ＬＮＡ１１０を更に詳細に示す回路図である。ＬＮＡ１１０は、２つの差動入力信号端子２００及び２０１、ＤＣバイアス回路Ｍ２０２、ＤＣバイアス回路Ｃ２０３、Ｍ１＿メイン電界効果トランジスタ（ＦＥＴ）２０４、Ｍ２＿メインＦＥＴ２０５、Ｍ１＿キャンセルＦＥＴ２０６、Ｍ２＿キャンセルＦＥＴ２０７、２つのＦＥＴ２０９及び２１０を含む第１カスコード回路２０８、２つのＦＥＴ２１２及び２１３を含む第２カスコード回路２１１、２つのキャパシタ２１４及び２１５、第１ディジェネレーション・インダクタ（degeneration inductor）Ｌ１ ２１６、第２ディジェネレーション・インダクタＬ２ ２１７、２つのインダクタ２１９及び２２０並びにキャパシタ２２１を含むＬＮＡ負荷２１８、並びに２つの差動出力信号ノード２２２及び２２３を含む。全てのトランジスタ２０４〜２０７、２０９、２１０、２１２、及び２１３はＮチャネルＦＥＴである。インダクタ２１６、２１７、２１９、及び２２０並びにキャパシタ２１４、２１５、及び２２１は、半導体製造プロセスを用いてＲＦ送受信機集積回路１０３上に形成された集積回路素子である。
【００２８】
バイアス回路Ｍ ２０２は、カスコードＦＥＴ２０９及び２１３のゲートに、ＤＣバイアス電圧ＶＢＩＡＳ１を供給する。バイアス回路Ｍ ２０２はまた、図示するように、メインＦＥＴ２０４のゲートにＤＣバイアス電圧ＶＢＩＡＳ３を供給し、メインＦＥＴ２０５のゲートにＤＣバイアス電圧ＶＢＩＡＳ４を供給する。これらの電圧は、メインＦＥＴ２０４及び２０５がそれらの飽和動作領域にバイアスされるよう設定される。バイアス回路Ｃ ２０３は、カスコードＦＥＴ２１０及び２１２のゲートにＤＣバイアス電圧ＶＢＩＡＳ２を供給する。バイアス回路Ｃ ２０３はまた、キャンセルＦＥＴ２０６のゲートにＤＣバイアス電圧ＶＢＩＡＳ５を供給し、キャンセルＦＥＴ２０７のゲートにＤＣバイアス電圧ＶＢＩＡＳ５を供給する。これらのバイアス電圧は、キャンセルＦＥＴ２０６及び２０７がそのサブスレショルド動作領域にバイアスされるように設定される。このサブスレショルド動作領域は、弱反転動作領域（weak inversion operating region）と呼ばれることもある。図６の例ではカスコードトランジスタ２０９、２１３、２１０、及び２１２をバイアスするために２つのバイアス電圧が使用されているが、別の実施形態では、全てのカスコードトランジスタのゲートが共通に接続され、そして全カスコードトランジスタをバイアスするために単一のＤＣバイアス電圧が用いられても良い。
【００２９】
図７は、図６の新規なＬＮＡ回路１１０の動作を例示する。この回路は、差動入力信号ノード２２４及び２２５において差動入力電圧信号を受信する点で、差動であると考えられる。電圧入力信号ＶＩＮ＋は整合ネットワーク１０９によって出力され、そして端子２００及び入力ノード２２４に供給される。他方で電圧入力信号ＶＩＮ−は整合ネットワーク１０９によって出力され、端子２０１及び入力ノード２２５に供給される。本明細書では説明の目的で、ＶＩＮ＋入力信号が、単一の周波数を有する純粋な正弦波信号であると仮定する。この信号はまた、所望の入力信号とも呼ばれる。
【００３０】
トランジスタＭ１＿メイン２０４は、その飽和領域にバイアスされ、そしてコモンソース（common source）増幅器として構成されている。従って、所望のＶＩＮ＋入力信号の増幅されたバージョンは、ノードＮ３におけるＭ１＿メインＦＥＴ２０４のドレインに現れる。Ｍ１＿メインＦＥＴ２０４の非線形性により、三次歪みを含む歪み信号は、所望の信号の増幅されたバージョンと共に、ノードＮ３に現れる。ノードＮ３上のこの信号は、カスコードＦＥＴ２０９を介して、総和ノード（summing node）Ｎ１及び出力ノード２２２上に転送される。この信号経路は、第１信号経路２２６と呼ばれる。図７における矢印２２８は、Ｍ１＿メイントランジスタ２０４の非線形性により生成された歪み信号と共に、所望の入力信号ＶＩＮ＋の増幅されたバージョンを示す。
【００３１】
ディジェネレーション・インダクタ２１６は、Ｍ１＿メインＦＥＴ２０４のゲート・ソース電圧（Ｖgs）を低減する。Ｖgsがより小さいので、Ｍ１＿メインは、その非線形なＶgs−Ｉdトランスコンダクタンス・カーブの狭い領域で動作する。Ｍ１＿メイントランジスタが、そのトランスコンダクタンス・カーブの狭い領域で動作するので、Ｍ１＿メインＦＥＴ２０４の増幅出力は、より線形となる。Ｖgsは、例えば、インダクタＬ１が無い場合に取り得る値の半分のオーダーだけ低減される。線形性における同様の改善は、インダクタ２１７を含む経路にも適用出来る。
【００３２】
ノードＮ３における所望の信号ＶＩＮ＋のバージョンの位相の、入力ノード２２４上の所望のＶＩＮ＋入力信号の位相に対する概算のシフトは、以下の式（３）によって与えられる。すなわち、  
【数３】
0005389818.tif 000004
【００３３】
Ｌdegenの項は、動作周波数における第１ディジェネレーション・インダクタ２１６のインダクタンスである。項ｇmは、Ｍ１＿メインＦＥＴ２０４を流れる電流の大きさ及びデバイスサイズの関数である。項ｇmは、バイアス電圧ＶＢＩＡＳ３を変えることによって変化させることが出来る。もし、ｇmｊωＬdegenが１よりも十分に小さい場合、式３に従って位相シフトは１８０°に近似出来る。もし、ｇmｊωＬdegenが１よりも十分に大きい場合、式３に従って位相シフトはほぼ９０°となる。ノードＮ３における、所望の信号ＶＩＮ＋のバージョンと三次歪み信号の位相シフトは、バイアス電圧ＶＢＩＡＳ３及びＶＢＩＡＳ１の調整により、調整することが出来る。
【００３４】
入力ノード２２４からノードＮ１への第１信号経路２２６に加えて、入力ノード２２５からノードＮ１への第２信号経路２２７がある。ＶＩＮ−入力信号は、入力ノード２２５に与えられる。ＶＩＮ−入力信号は、入力ノード２２４上に与えられるＶＩＮ＋信号と、反対の極性（polarity）を有する。言い換えれば、信号ＶＩＮ−の位相は、信号ＶＩＮ＋に対して１８０°ずれている。入力ノード２２５上の入力信号ＶＩＮ−は、Ｍ２＿メインＦＥＴ２０５のゲートに供給される。Ｍ２＿メインＦＥＴ２０５は、サイズ、バイアス電流、及び動作領域において、Ｍ１＿メインＦＥＴ２０４と同一である。従って、所望のＶＩＮ−入力信号は、ＶＩＮ−入力信号の増幅されたバージョンが、三次歪み信号を含む歪み信号と共に、ノードＮ４のＭ２＿メインＦＥＴ２０５のドレインに与えられるように、Ｍ２＿メイントランジスタ２０５により増幅される。ノードＮ４におけるＶＩＮ−の増幅されたバージョン及び歪み信号の位相は、ノードＮ３における対応するＶＩＮ＋の増幅されたバージョン及び歪み信号と、１８０°ずれている。ノードＮ４の信号は、キャパシタ２１５を介して、位相シフトされることなく、Ｍ１＿キャンセルＦＥＴ２０６のゲートに転送される。
【００３５】
Ｍ１＿キャンセルＦＥＴ２０６は、コモンソース増幅器として構成される。従って、ＶＩＮ−の所望の信号の増幅されたバージョンは、Ｍ１＿キャンセルＦＥＴ２０６によって１８０°だけ位相シフトされる。この１８０°の位相シフトは、ノードＮ５の所望の信号のバージョンが、ノードＮ３の所望の信号の増幅されたバージョンと同相になるように、ＶＩＮ−信号とＶＩＮ＋信号との間の１８０°位相シフトに加えられる。ノードＮ５における所望の信号のバージョンは、カスコードＦＥＴ２１０を介して、総和ノードＮ１に転送される。ノードＮ３及びＮ５上の所望の信号の２つのバージョンが互いに同相であるので、２つの信号が加算され、その結果得られる信号は、第１差動出力信号ノード２２２に出力される。
【００３６】
しかしながら、Ｍ１＿キャンセルＦＥＴ２０６は、動作のサブスレショルド領域にバイアスされている。サブスレショルド領域にバイアスされたＦＥＴのトランスコンダクタンス方程式の冪級数展開（power expansion series）が、飽和領域にバイアスされたＦＥＴのトランスコンダクタンス得方程式の冪級数展開に比較される場合、三次の係数は反対の極性を有するものと認識される。従って、最初の近似（first approximation）を行うため、ノードＮ５上の、サブスレショルドにバイアスされたＭ１＿キャンセルＦＥＴ２０６によってノードＮ５供給された三次歪み信号は、ノードＮ３の歪み信号に対して、約１８０°位相がずれている。図７の矢印２２９は、Ｍ１＿キャンセルトランジスタ２０６によって生成された歪み信号を示す。この歪み信号はまた、第１キャンセル信号とも呼ばれる。第１カスコード回路２０８は、ノードＮ５のキャンセル信号２２９を総和ノードＮ１に結合し、これによって、Ｍ１＿メインＦＥＴ２０４によって生成された三次歪み信号の少なくとも一部をキャンセルする。
【００３７】
第２のＭ２＿キャンセルトランジスタ２０７は、Ｍ２＿キャンセルトランジスタ２０７が、Ｍ２＿メイントランジスタ２０５により生成された第２歪み信号を少なくとも部分的にキャンセルする第２キャンセル信号を生成する点を除いては、第１のＭ１＿キャンセルトランジスタ２０６が動作するのと同じようにして動作する。しかしながら、Ｍ２＿キャンセルトランジスタ２０７によって出力される、所望の信号のバージョンは、Ｍ２＿メイントランジスタ２０５によって出力される所望の信号の増幅されたバージョンと同相である。第２カスコード回路２１１は、所望の信号のこの２つのバージョンを混合して、その結果得られた和を、第２差動出力信号ノード２２３に供給する。
【００３８】
図６のＬＮＡ回路１１０の動作をより詳細に検討する際、飽和領域におけるトランジスタの動作と、サブスレショルド領域でのトランジスタの動作との間に動作の連続性（continuum）があることが認識される。この連続性の帰結は、ノードＮ５の三次歪み信号がＭ１＿キャンセルによってシフトされる位相シフト量が、ＶＢＩＡＳ２及びＶＢＩＡＳ５のバイアス電圧を変えることにより、いくらか調整され得ることである。従って、Ｍ１＿キャンセルによって三次歪み信号がシフトされる位相シフトは、Ｍ１＿キャンセルによって出力される所望の信号の位相に対して、正確には１８０°の位相差ではないだろう。従って、あるＶＢＩＡＳ２及びＶＢＩＡＳ５につき、インダクタ２１６のインダクタンスは、ノードＮ５の三次歪み信号の位相が、ノードＮ３の三次歪み信号に対して１８０°の位相差となるよう、設定される。同様に、インダクタ２１７のインダクタンスは、ノードＮ６の三次歪み信号の位相が、ノードＮ４の三次歪み信号に対して１８０°の位相差となるように設定される。
【００３９】
このメイン及びキャンセル信号経路の歪みの位相整合のためにインダクタ２１６及び２１７のインダクタンスを使用することに加えて、メイン及びキャンセル信号経路の歪みはまた、Ｍ１＿キャンセルトランジスタ２０６のソースとグランドノードＮ７との間に第３インダクタを加え、Ｍ２＿キャンセルトランジスタ２０７のソースとグランドノードＮ７との間に第４インダクタを加えることによっても、整合され得る。しかしながら、第３及び第４インダクタを設けることはダイ（die）面積を消費し、ＬＮＡ１１０の面積を最小限にすることが、第３及び第４インダクタを加えることによって提供される調整の自由度をもたらすことに比べて、この具体的なプリケーションではより重要であるので、この追加の整合方法は、図６の具体例では使用されていない。
【００４０】
ＬＮＡ１１０の動作の本記述は単純化されたものであり、従って、ある種の観点においては的確では無いことが認識される。ＬＮＡ１１０の実際の具現化では、種々の入力信号及び様々な干渉と、種々の複雑な方法で相互変調及び混変調し得る多くの歪み成分があるだろう。種々の動作領域で動作するトランジスタを記述するために一般に使用されるトランスコンダクタンス方程式は単純化されたものであり、ＬＮＡの種々のトランジスタがどのようにバイアスされ、サイズを有するかに依存して、不正確さの幅を有する。また、歪み信号の種々のタイプに共通に与えられたテキストのラベル、及び種々の信号間の相対的な位相の特長は、一般的に解析の第１のレベル（first level）でのみ有用である。実際の回路の具現化においては、回路動作の正確な記述は不可能であり、テキストの形式または数学的な形式でそれを得ることの有効性は限定的である。むしろ、回路は製造及び／またはシミュレートされ、そして、所定のアプリケーションにおける回路動作を満足させる（好ましい最適化）結果の得られる値のセットが実験的に見つかるまで、種々の回路パラメータ値（ＶＢＩＡＳ１〜ＶＢＩＡＳ６、インダクタ２１６及び２１７のインダクタンス、トランジスタＭ１＿メイン及びＭ２＿メインのサイズ、トランジスタＭ１＿キャンセル及びＭ２＿キャンセルのサイズ、並びにカスコードトランジスタのサイズ）の調整が、様々な順列で行われる。
【００４１】
図７Ａ〜７Ｆは、図６の新規なＬＮＡ回路１１０における様々なノードのそれぞれについて、ノードに存在するスペクトル成分と、各スペクトル成分の位相を説明する。図７Ａ〜７Ｆのデータは、以下の表１で与えられる回路パラメータについてのものである。すなわち、
【表１】
0005389818.tif 000005
【００４２】
図６の具体的な実施形態と、図３に示す一般的なシングルエンドＭＤＳ ＬＮＡとの間には、幾つかの相違がある。第一に、図３の一般的なＭＤＳ回路では、ＬＮＡの入力配線２０に結合された２つのトランジスタゲート（トランジスタ１６及び１９のゲート）がある。従って図３の回路は、好ましくない大きな入力容量を有する。他方、図６の新規なＬＮＡ回路では、キャンセルトランジスタ２０６及び２０７のゲートが入力ノード２２４及び２２５に結合されていないので、ＬＮＡの入力容量は低減されている。図６の新規なＬＮＡでは、唯一つのトランジスタのゲートが、入力ノード２２４及び２２５の各々に結合される。
【００４３】
第二に、サブスレショルド領域にバイアスされたキャンセルトランジスタによる、ＬＮＡの出力へのノイズの混入が低減される。図３の一般的なＭＤＳ回路では、サブスレショルドにバイアスされたトランジスタ１６は、メインの増幅トランジスタ１９に並列に結合されている。サブスレショルド領域にバイアスされたトランジスタは、一般的に、飽和領域にバイアスされた同じトランジスタよりも、より多くのノイズを発生する。従って、サブスレショルドにバイアスされたトランジスタ１６は通常、好ましくない多くのノイズ量を、ＬＮＡ出力に混入させる。他方、図６の新規なＬＮＡは、信号が通過して役立つキャンセル信号を生成する２つのステージを含む。最初のステージは、メイントランジスタを含む。２番目のステージはキャンセルトランジスタを含む。２段ステージシステムでは、全体として同じ利得を維持しつつ、最初のステージの利得が増大され、２番目のステージの利得が低減され得る。サブスレショルドにバイアスされたトランジスタを含むステージは、利得ステージにより先行されるので、サブスレショルドにバイアスされたトランジスタの、ＬＮＡ全体のノイズ量に対する寄与は、低減される。
【００４４】
第三に、キャンセルトランジスタ２０６及び２０７はソース・ディジェネレート（source degenerated）されていないので、キャンセルトランジスタは、高い線形性を求めない動作モードにおける電流効率の高い方法でＬＮＡ利得をブーストさせるために用いられ得る。第四に、メインカスコードトランジスタ２０９及び２１３が適切な大きさとされる場合、Ｖin＿キャンセル／Ｖin＿メインの比率は、キャンセルトランジスタについてのより大きな所望の歪み量ともたらす比率よりも大きい。第五に、図６の新規なＬＮＡのトポロジは、タップ付きのインダクタを含まない。従って、インダクタの設計及びインダクタのモデリングが単純化される。
【００４５】
図８は、種々のトランジスタサイズ、インダクタの値、並びにＤＣバイアス電流及びＤＣバイアス電圧が設定され得る、ある適切な方法２００のフローチャートである。まず初めに（ステップ２０１）、メイントランジスタ２０４及び２０５のサイズが、ＬＮＡの利得及びノイズ量についてシステムの要求を満たすように設定される。キャンセルトランジスタ２０６及び２０７のサイズは、キャンセルトランジスタに付随する寄生成分を低減するために、メイントランジスタ２０４及び２０５のサイズの約１／２に設定される。次に（ステップ２０２）、キャンセルトランジスタ２０６及び２０７を流れる、ある一定のＤＣバイアス電流（ＤＣバイアス電圧ＶＢＩＡＳ２、ＶＢＩＡＳ５、及びＶＢＩＡＳ６を設定することにより初めに設定される）において、カスコードトランジスタＣＴ１＿メイン２０９及びＣＴ２＿メイン２１３のサイズが、小さいものから大きいものまでスウィープ（sweep）される。歪み測定量を含む回路性能データは、カスコードトランジスタ２０９及び２１３のサイズの漸進的変化のそれぞれにつき、採取される。スウィープの後、キャンセルトランジスタ２０６及び２０７を流れるＤＣバイアス電流が調整され（ステップ２０３）、カスコードトランジスタ２０９及び２１３のサイズは、再度、小さいものから大きいものへスウィープされる。回路性能データが再度収集される。カスコードトランジスタのサイズを小さいものから大きいものへスウィープするこの処理は、キャンセルトランジスタのＤＣ電流の種々の値のそれぞれについて繰り返される。このスウィープが、キャンセルトランジスタのＤＣバイアス電流の全ての種々の増加分につき完了すると（ステップ２０４）、ＬＮＡが動作する具体的なアプリケーションにおいてＬＮＡが最高の回路性能を発揮することになる値を有するように、カスコードトランジスタのサイズ及びキャンセルトランジスタのバイアス電流が設定される（ステップ２０５）。先に説明したように、ディジェネレーション・インダクタのインダクタンスは、この最適化の一部であり得る。
【００４６】
図９は、図６のＤＣバイアス回路Ｍ２０２を実現する、ひとつの可能な方法の、単純化された回路図である。図１０は、図６のＤＣバイアス回路Ｃ２０３を実現する、ひとつの可能な方法の、単純化された回路図である。
【００４７】
図１１は、新規な方法３００の単純化されたフローチャート図である。第１トランジスタを使用して（ステップ３０１）、第１差動入力ノードで受信された第１入力信号を増幅する。一例では、第１トランジスタは図６のソース・ディジェネレートされたＭ１＿メイントランジスタ２０４であり、第１差動入力ノードは図６のノード２２４である。第１トランジスタは、第１歪み信号と同様に、第１入力信号の増幅されたバージョンを生成する。第１トランジスタは、飽和領域にバイアスされている。
【００４８】
第２トランジスタを使用して（ステップ３０２）、第２差動入力ノードで受信された第２入力信号を増幅する。一例では、第２トランジスタは図６のソース・ディジェネレートされたＭ２＿メイントランジスタ２０５であり、第２差動入力ノードは図６のノード２２５である。第２トランジスタは、第２歪み信号と共に、第２入力信号の増幅されたバージョンを生成する。第２トランジスタは、飽和領域にバイアスされている。
【００４９】
第２入力信号は、第１入力信号に対して約１８０°位相がずれており、第１及入力信号は第２入力信号と共に、第１及び第２トランジスタがその一部であるＬＮＡの差動入力ノード上に供給される差動入力信号となる。
【００５０】
第２入力信号の増幅されたバージョンは、第３トランジスタが第１キャンセル信号を生成するように、第３トランジスタに供給される（ステップ３０３）。一例では、第３トランジスタは図６のＭ１＿キャンセルトランジスタ２０６である。第３トランジスタは、サブスレショルド領域にバイアスされている。
【００５１】
そして第１キャンセル信号が使用されて（ステップ３０４）、これにより第１歪み信号の少なくとも一部がキャンセルされる。一例では、第１キャンセル信号は、第１カスコード回路を介して第１総和ノードに供給され、第１歪み信号は、第１カスコード回路を介して第１総和ノードに供給される。第１キャンセル信号は、第１総和ノード上で第１歪み信号をキャンセルする。一例では、第１総和ノードは、図６の第１差動出力ノード２２２である。
【００５２】
第１入力信号の増幅されたバージョンは、第４トランジスタが第２キャンセル信号を生成するように、第４トランジスタに供給される（ステップ３０５）。一例では、第４トランジスタは、図６のＭ２＿キャンセルトランジスタ２０７である。第４トランジスタは、サブスレショルド領域にバイアスされている。
【００５３】
そして、第２キャンセル信号が使用されて（ステップ３０６）、これにより第２歪み信号の少なくとも一部がキャンセルされる。一例では、第２キャンセル信号は、第２カスコード回路を介して第２総和ノードに供給され、第２歪み信号は第２カスコード回路を介して第２総和ノードに供給される。第２キャンセル信号は、第２総和ノード上で第２歪み信号をキャンセルする。一例では、第２総和ノードは、図６の第２差動出力ノード２２３である。
【００５４】
上記では説明的な目的である具体的な実施形態が述べられたが、この特許文書の教示は一般に適用出来、上記述べられた具体的な実施形態に限定されない。例えば、トランジスタ２０６及び２０４からの歪み信号は、トランジスタ２１０を省略して、Ｍ１＿キャンセルトランジスタ２０６のドレインをＭ１＿メイントランジスタのドレインに直接接続することにより、キャンセルするようにしても良い。同様に、トランジスタ２１２が省略されて、Ｍ２＿キャンセルトランジスタ２０７のドレインが、Ｍ１＿メイントランジスタ２０５のドレインに直接接続されるようにしても良い。
【００５５】
図１２は、新規なＬＮＡトポロジの第１変形例４００の回路図である。理想的には、メイントランジスタ２０４及び２０５の信号経路におけるカスコードトランジスタは、大きなノイズを混入させない。あいにく、実際の回路では、これらのカスコードトランジスタは、ノイズに対して大きく寄与する。この理由は、動作周波数において有限のインピーダンスが、各カスコードトランジスタ（図１２の２０９及び２１３）のソースに見えることである。これらのカスコードトランジスタの各々につき、そのソースに見えるインピーダンスは、対応するメイントランジスタの出力インピーダンス（及び容量）と、また対応するキャンセルトランジスタの入力インピーダンス（主にゲート・ソース間容量）とにより決定される。図１２の回路では、キャンセルトランジスタ２０６のドレインは、カスコードトランジスタ２０９のソースに接続されている。このことは、カスコードトランジスタ２０９のソースによって見えるインピーダンスを低減する。このインピーダンスが低下するほど、カスコードトランジスタのノイズ量への寄与は大きくなる（そしてＬＮＡの利得は小さくなる）。他方、図６のＬＮＡ１１０は、カスコードトランジスタ２０９のソースによって見えるインピーダンスの低下を抑制する第２カスコードトランジスタ２１０を含む。図６の回路では、キャンセルトランジスタ２１０のノイズ寄与は、Ｍ１＿メイントランジスタ２０４及びＭ１＿キャンセルトランジスタ２１０の両方の利得によって、カットされる。図１２の回路の場合には、キャンセルトランジスタ２０６のノイズ寄与は、Ｍ１＿メイントランジスタ２０４の利得によってカットされるのみである。
【００５６】
図１２の回路はまた、次の点でも図６の回路と異なる。すなわち、図６の回路では、Ｍ１＿キャンセルトランジスタ２０６のために十分の歪みを生成するため、カスコードトランジスタ２０９のソースにおいて十分に大きい電圧スウィングがある。図８の方法に関して上記説明したように、Ｍ１＿メイントランジスタ２０４のサイズは、線形性を得るための調整要素のひとつとして使用され得る。従って、ノードＮ３におけるインピーダンスを低減することは、ノードＮ３での適切な電圧スウィングのセットをより困難にする。また、図１２の回路については、電圧スウィングはＭ１＿キャンセルトランジスタ２０６のドレインとソースとの間に現れ、その電圧スウィングは、Ｍ１＿キャンセルトランジスタ２０６のドレイン・ソース電圧（Ｖds）に関する更なる非線形性歪み成分を活性化させ得る。
【００５７】
図１３は、新規なＬＮＡトポロジの第２変形例５００の回路図である。図１３の回路では、図６の回路のカスコードトランジスタ２１０及び２１２を省略することに加えて、キャパシタ２１４、２１５の接続が次のように変更されている。すなわち、図１３の回路では、キャパシタ２１４は、カスコードトランジスタ２０９のドレインをＭ２＿キャンセルトランジスタ２０７のゲートにＡＣ結合する。また、キャパシタ２１５は、カスコードトランジスタ２１３のドレインをＭ１＿キャンセルトランジスタ２０６のゲートにＡＣ結合する。従って、説明された具体的な実施形態の種々の特徴の種々の変形、適合、及び組み合わせが、以下で説明される特許請求の範囲を逸脱しない範囲で、実施され得る。
以下に、出願当初の特許請求の範囲を付記する。
[1]第１差動入力ノード及び第２差動入力ノードを有する増幅器であって、
飽和領域にバイアスされ、ゲートが前記第１差動入力ノードに結合された第１トランジスタと、
前記飽和領域にバイアスされ、ゲートが前記第２差動入力ノードに結合された第２トランジスタと、
サブスレショルド領域にバイアスされ、前記第２トランジスタのドレインに容量結合されたゲートを有する第３トランジスタと、
前記サブスレショルド領域にバイアスされ、前記第１トランジスタのドレインに容量結合されたゲートを有する第４トランジスタと
を備え、前記第３トランジスタのドレインの第１キャンセル信号は、前記第１トランジスタによって生成された第１歪み信号の少なくとも一部をキャンセルし、
前記第４トランジスタのドレインの第２キャンセル信号は、前記第２トランジスタによって生成された第２歪み信号の少なくとも一部をキャンセルする、増幅器。
[2]前記第１トランジスタの前記ドレインを第１差動出力ノードに結合し、前記第３トランジスタの前記ドレインを前記第１差動出力ノードに結合する第１カスコード回路と、
前記第２トランジスタの前記ドレインを第２差動出力ノードに結合し、前記第４トランジスタの前記ドレインを前記第２差動出力ノードに結合する第２カスコード回路と
を更に備える[1]の増幅器。
[3]前記第１トランジスタの前記ドレインは、前記第３トランジスタの前記ドレインに直接接続され、
前記第２トランジスタの前記ドレインは、前記第４トランジスタの前記ドレインに直接接続される、[1]の増幅器。
[4]前記第１トランジスタのソースに結合される第１配線と、共通ノードに結合される第２配線とを有する第１インダクタと、
前記第２トランジスタのソースに結合される第１配線と、前記共通ノードに結合される第２配線とを有する第２インダクタと
を更に備える[2]の増幅器。
[5]前記第３トランジスタのソースは前記共通ノードに結合され、
前記第４トランジスタのソースは前記共通ノードに結合される、[4]の増幅器。
[6]前記第１カスコード回路は、
前記第１トランジスタの前記ドレインに結合されるソースと、前記第１差動出力ノードに結合されるドレインとを有する第５トランジスタと、
前記第３トランジスタの前記ドレインに結合されるソースと、前記第１差動出力ノードに結合されるドレインとを有する第６トランジスタと
を備える、[4]の増幅器。
[7]前記第１トランジスタのゲートは第１バイアス電圧にバイアスされ、
前記第３トランジスタのゲートは第２バイアス電圧にバイアスされる、[6]の増幅器。
[8]前記第１トランジスタは、実質的に前記第３トランジスタよりも大きく、
前記第２トランジスタは、実質的に前記第４トランジスタよりも大きい、[7]の増幅器。
[9]第１差動入力ノード、第２差動入力ノード、第１差動出力ノード、及び第２差動出力ノードを有する増幅器であって、
飽和領域にバイアスされ、ゲートが前記第１差動入力ノードに結合された第１トランジスタと、
前記飽和領域にバイアスされ、ゲートが前記第２差動入力ノードに結合された第２トランジスタと、
サブスレショルド領域にバイアスされた第３トランジスタと、
前記サブスレショルド領域にバイアスされた第４トランジスタと、
前記第１トランジスタのドレインに結合されるソースと、前記第１差動出力ノードに結合されると共に前記第４トランジスタのゲートに容量結合されるドレインとを有する第５トランジスタと、
前記第２トランジスタのドレインに結合されるソースと、前記第２差動出力ノードに結合されると共に前記第３トランジスタのゲートに容量結合されるドレインとを有する第６トランジスタと
を備え、前記第３トランジスタのドレインの第１キャンセル信号は、前記第１トランジスタによって生成された第１歪み信号の少なくとも一部をキャンセルし、
前記第４トランジスタのドレインの第２キャンセル信号は、前記第２トランジスタによって生成された第２歪み信号の少なくとも一部をキャンセルする、増幅器。
[10]前記第１トランジスタのソースに結合される第１配線と、グランドノードに結合される第２配線とを有する第１インダクタと、
前記第２トランジスタのソースに結合される第１配線と、前記グランドノードに結合される第２配線とを有する第２インダクタと
を更に備える[9]の増幅器。
[11]前記第３トランジスタのソースは前記グランドノードに結合され、
前記第４トランジスタのソースは前記グランドノードに結合される、[10]の増幅器。
[12]（ａ）飽和領域にバイアスされた第１トランジスタを用いて、第１差動入力ノードで受信した第１入力信号を増幅し、前記第１入力信号の増幅されたバージョンを生成すると共に、前記第１トランジスタが第１歪み信号を生成することと、
（ｂ）飽和領域にバイアスされた第２トランジスタを用いて、第２差動入力ノードで受信した第２入力信号を増幅し、前記第２入力信号の増幅されたバージョンを生成すると共に、前記第２トランジスタが第２歪み信号を生成することと、
（ｃ）第３トランジスタが第１キャンセル信号を生成するように、サブスレショルド領域にバイアスされた前記第３トランジスタに、前記第２入力信号の前記増幅されたバージョンを供給することと、
（ｄ）前記第１キャンセル信号を用いて、前記第１歪み信号の少なくとも一部をキャンセルすることと、
（ｅ）第４トランジスタが第２キャンセル信号を生成するように、前記サブスレショルド領域にバイアスされた前記第４トランジスタに、前記第１入力信号の前記増幅されたバージョンを供給することと、
（ｆ）前記第２キャンセル信号を用いて、前記第２歪み信号の少なくとも一部をキャンセルすることと
を備える方法。
[13]前記（ｃ）は、前記第２入力信号の前記増幅されたバージョンを、前記第２トランジスタのドレインから、第１キャパシタを介して前記第３トランジスタのゲートに転送することを含み、
前記（ｅ）は、前記第１入力信号の前記増幅されたバージョンを、前記第１トランジスタのドレインから、第２キャパシタを介して前記第４トランジスタのゲートに転送することを含む、[12]の方法。
[14]前記第１入力信号は、前記第２入力信号と共に差動入力信号となり、
前記第２入力信号は、前記第１入力信号に対して約１８０°位相がずれている、[12]の方法。
[15]前記（ｄ）は、第１カスコード回路を用いて、前記第１歪み信号を、前記第１トランジスタのドレインから第１総和ノードに転送することと、
前記第１カスコード回路を用いて、前記第１キャンセル信号を、前記第３トランジスタのドレインから前記第１総和ノードに転送することとを含み、
前記（ｆ）は、第２カスコード回路を用いて、前記第２歪み信号を、前記第２トランジスタのドレインから第２総和ノードに転送することと、
前記第２カスコード回路を用いて、前記第２キャンセル信号を、前記第４トランジスタのドレインから前記第２総和ノードに転送することとを含む、[12]の方法。
[16]前記第１トランジスタのドレインは、前記第３トランジスタのドレインに直接接続され、
前記第２トランジスタのドレインは、前記第４トランジスタのドレインに直接接続される、[12]の方法。
[17]第１差動入力信号ノードから第１入力信号を受信し、前記第１入力信号の増幅されたバージョンを生成すると共に、第１歪み信号を生成する第１増幅回路と、
第２差動入力信号ノードから第２入力信号を受信し、前記第２入力信号の増幅されたバージョンを生成すると共に、第２歪み信号を生成する第２増幅回路と、
前記第２入力信号の前記増幅されたバージョンを受信し、第１キャンセル信号を生成し、前記第１キャンセル信号を用いて前記第１歪み信号の少なくとも一部をキャンセルする第１手段と、
前記第１入力信号の前記増幅されたバージョンを受信し、第２キャンセル信号を生成し、前記第２キャンセル信号を用いて前記第２歪み信号の少なくとも一部をキャンセルする第２手段と
を備える増幅器。
[18]前記第１手段はサブスレショルド領域にバイアスされた第１トランジスタを含み、
前記第２手段は前記サブスレショルド領域にバイアスされた第２トランジスタを含む、[17]の増幅器。
[19]前記第１手段は第１カスコード回路を更に備え、
前記第２手段は第２カスコード回路を更に備える、[18]の増幅器。
[20]前記第１増幅回路は、第１ソース・ディジェネレーション・インダクタ、及び飽和領域にバイアスされた第１トランジスタを備え、
前記第２増幅回路は、第２ソース・ディジェネレーション・インダクタ、及び飽和領域にバイアスされた第２トランジスタを備える、[17]の増幅器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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