(57)【特許請求の範囲】
【請求項１】
メモリ回路から読み出されたデータを、上記メモリ回路からのストローブ信号に同期して受信するように制御する同期式のメモリ制御装置において、
上記ストローブ信号を所定のマスク信号を用いてマスクするマスク回路と、
上記ストローブ信号を複数の遅延単位で遅延させ、各遅延されたストローブ信号のデータをラッチするタイミング測定回路と、
上記マスク信号を発生するマスク生成回路とを備え、
上記タイミング測定回路は、上記ストローブ信号がマスクされた信号の最初の立ち上がりエッジで上記各遅延されたストローブ信号のデータをラッチし、
上記マスク生成回路は、上記メモリ回路のコマンド制御回路からの信号に応じて上記マスク信号の生成を制御し、
上記マスク生成回路は複数の遅延単位で構成した遅延回路をさらに含み、内部クロックに同期してマスク信号の開始タイミングを調整し、上記遅延回路により、選択した遅延単位の遅延量を経た信号をマスク信号として出力し、
上記タイミング測定回路は、上記マスク生成回路から出力されたマスク信号を内部クロックに同期したタイミングで変更してプリアンブル期間を検出し、
上記マスク生成回路は、上記ストローブ信号のタイミングが上記検出したプリアンブル期間内となるように、上記マスク生成回路から出力されるマスク信号を上記マスク生成回路内の遅延回路の遅延単位で変更して出力することを特徴とするメモリ制御装置。
【請求項２】
内部クロックをリファレンスとし、複数の遅延単位からなる遅延回路を有するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路をさらに備え、
上記ＤＬＬ回路内の遅延回路の遅延単位は、上記タイミング検出回路及び上記マスク生成回路内の遅延回路の遅延単位と同一の遅延単位を有し、もしくは、上記タイミング検出回路及び上記マスク生成回路内の遅延回路の遅延単位を整数倍又は整数で除算してなる値で設定されることを特徴とする請求項１記載のメモリ制御装置。
【請求項３】
上記タイミング測定回路の入力信号としてストローブ信号に代えて上記マスク信号を選択するスイッチ手段と、
上記スイッチ手段により上記マスク信号が選択されたとき、上記タイミング測定回路からの出力データを所定の比較データと比較することにより、上記ストローブ信号のプリアンブル期間を検出する比較手段とを備えたことを特徴とする請求項１又は２記載のメモリ制御装置。
【請求項４】
上記マスク生成回路を複数のストローブ信号に対して個々に備えたことを特徴とする請求項１乃至３のうちのいずれか１つに記載のメモリ制御装置。
【請求項５】
メモリ回路から読み出されたデータを、上記メモリ回路からのストローブ信号に同期して受信するように制御する同期式のメモリ制御装置において、
上記ストローブ信号を所定のマスク信号を用いてマスクするマスク回路と、
上記ストローブ信号を複数の遅延単位で遅延させ、各遅延されたストローブ信号のデータをラッチするタイミング測定回路と、
上記マスク信号を発生するマスク生成回路とを備え、
上記タイミング測定回路は、上記ストローブ信号がマスクされた信号の最初の立ち上がりエッジで上記各遅延されたストローブ信号のデータをラッチし、
上記マスク生成回路は、上記メモリ回路のコマンド制御回路からの信号に応じて上記マスク信号の生成を制御するメモリ制御装置のためマスクタイミング制御方法であって、
上記マスクタイミング制御方法は、
上記マスク生成回路から出力されたマスク信号を内部クロックに同期したタイミングで変更してプリアンブル期間を検出するステップと、
上記ストローブ信号のタイミングが上記検出したプリアンブル期間内となるように、上記マスク生成回路から出力されるマスク信号を上記マスク生成回路内の遅延回路の遅延単位で変更して出力するステップとを含むことを特徴とするマスクタイミング調整方法。
【請求項６】
上記タイミング測定回路の入力信号としてストローブ信号に代えて上記マスク信号を入力し、上記タイミング測定回路からの出力データを所定の比較データと比較し、その比較結果に基づいて、上記マスク信号のタイミングが上記検出したプリアンブル期間内の所定位置となるように、上記マスク生成回路から出力されるマスク信号を上記マスク生成回路内の遅延回路の遅延単位で変更して出力するステップをさらに含むことを特徴とする請求項５記載のマスクタイミング調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソースシンクロナス方式のデータ受信に関し、特に、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）方式のＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）（以下、ＤＤＲ−ＳＤＲＡＭという。）などのメモリ回路のリードデータの受信回路のためのメモリ制御装置と、メモリ回路のリードデータを取り込むためのストローブ信号を制御するマスク信号のためのマスクタイミング制御方法に関する。
【背景技術】
【０００２】
ＤＤＲ−ＳＤＲＡＭは、双方向のデータバス、ストローブ信号を用いライト動作及びリード動作を行う。リード動作時は、ストローブ信号がハイインピーダンス状態（以下、Ｈｉ−Ｚ状態という。）からプリアンブルと呼ばれる状態を経て、必要なストローブエッジの組（立ち上がりと立ち下がり）が必要分の複数組出力され、最後にポストアンブルと呼ばれる状態を経てＨｉ−Ｚに戻る。リードデータの受信回路は、プリアンブルの状態を検知してデータ受信に必要なストローブ信号のエッジをクロックとして取り込む必要がある。
【０００３】
例えば、特許文献１においては、単一の読出し動作でＤＱＳイネーブル信号の最適なタイミングを決定するスナップショットデータトレーニングの方法が提供される。ここで、まずグレイコードカウントのシーケンスをメモリに書き込み、次いで単一のバーストでそれを読み出すことで実現する。コントローラは、コマンドが発行された時点から一定間隔で読出しバーストをサンプリングし、周回遅延を決定する。簡単な真理値表の検索により、通常読出しに対する最適のＤＱＳイネーブルのタイミングを決定する。通常の読出し動作中、イネーブルされたＤＱＳ信号の第１のポジティブエッジを使用して、コマンドが発行されるたびにイネーブルされたカウンタをサンプリングすることが好ましい。カウンタサンプルが変化した場合、これはタイミングの変動が生じたことを示すが、ＤＱＳイネーブル信号を調整して変動を補正し、ＤＱＳプリアンブルの中央に合わせた位置に保つことができる。
【０００４】
また、特許文献２においては、受信ウィンドウの位置確認方法及びその装置が提供される。ここで、受信ウィンドウの位置確認方法は、上記受信ウィンドウ内に受信可能な信号が該受信ウィンドウ内の短縮ウィンドウ内に存在するかどうかを確認する工程を含み、該短縮ウィンドウは、長さが上記受信ウィンドウよりも短い。結果として、受信ウィンドウ内にそれぞれ受信可能な信号がシフトしていることを早期に検出することができる。
【０００５】
さらに、特許文献３においては、データストローブ信号によりデータを取り込み、ノイズによる誤動作を防止することができるメモリインタフェース回路が提供される。ここで、遅延回路はデータストローブ信号ＤＱＳを遅延させて遅延信号を出力する。アンド回路は、その遅延信号とデータストローブ信号ＤＱＳとを論理積演算し、その演算結果を第１のストローブ信号ＤＱＳｄとして出力する。インバータ回路は、第１のストローブ信号ＤＱＳｄを入力し、その第１のストローブ信号ＤＱＳｄと相補な第２のストローブ信号Ｄｄｘを出力する。第１のフリップフロップは、第１のストローブ信号ＤＱＳｄに基づいてデータＤＱをラッチし、第２のフリップフロップは、第２のストローブ信号Ｄｄｘに基づいてデータＤＱをラッチする。
【０００６】
またさらに、特許文献４においては、ボード上の遅延の大小に関わらず、メモリが出力するストローブ信号を正しく受信クロックとして受け取れるメモリコントローラが提供される。ここで、メモリ制御装置は、終端抵抗のオン／オフが可能である双方向バッファを有し、上記終端抵抗のプルアップ側とプルダウン側の抵抗値を異なる値に制御することが可能であり、上記双方向バッファがストローブ信号の送受信に用いられる。
【０００７】
またさらに、特許文献５においては、データストローブ信号の遅延変動による不安定動作を解消するためのインターフェース回路が提供される。ここで、制御回路は、メモリのデータリードに係るリード要求信号Ｒｅａｄ＿ＲＱとリード要求に係るバースト長情報信号ＢＬとを入力し、リード要求信号Ｒｅａｄ＿ＲＱがアクティブとなった場合にデータストローブ信号ＤＱＳをプルアップするようにプルアップ回路を制御する。データストローブ信号ＤＱＳがＨレベルからＬレベルに遷移したことを捉えてマスク信号Ｅｎａｂｌｅをマスク解除状態とする。データストローブ信号ＤＱＳが所定の遷移を繰り返したことをバースト長情報信号ＢＬを元に判断してマスク信号Ｅｎａｂｌｅをマスク状態とする。この遷移を繰り返したことでデータストローブ信号ＤＱＳにおけるポストアンブルが開始され、ポストアンブル期間が終了した後に、データストローブ信号ＤＱＳをＨレベルにプルアップする。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、プリアンブルが入力されるタイミングは、メモリ制御回路とメモリ間のコマンド系（クロック、ＣＳ、ＲＡＳ／ＣＡＳ／ＷＥ、アドレス等）の配線遅延、及び、データ系（ストローブ、データバス等）の配線遅延により影響を受ける。
【０００９】
また、電圧／温度変化により、メモリ制御回路及びメモリに起因する遅延データも変動するため、これらの影響も受ける。従って、安定してリードデータを受信するためには、先に述べた変動要因の影響を受けずにプリアンブルを検出することが課題となる。ストローブ信号がＨｉ−Ｚの不安定な状態を受信回路が取り込むと、誤ったタイミングでデータを取り込んだり、受信回路がハングアップする原因となる。特に、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭなどのように高速になるほど上記課題は大きくなり解決することが必要となる。
【００１０】
上記特許文献１では、プリアンブルの状態は内部で４逓倍クロック（ここで言うクロックの単位はメモリに入力されるクロック、あるいはそれと同じ周波数のものを示す）で動作するカウンタと、あらかじめメモリにライトしておいたグレーコードをリードすることにより判定する。上記発明は、初期設定で行われる所謂トレーニングシーケンスについて言及しており、初期設定後で発生する電圧／温度変化による調整は含まれていない。またメモリクロックの４逓倍のクロックが必要となるという問題点があった。
【００１１】
また、上記特許文献２では、受信ウィンドウをストローブ信号をイネーブルにする期間とし、短縮ウィンドウを最初の有効なストローブ立ち上がりから最後の有効なストローブ立ち下がりまでの期間とし、両ウィンドウの関係を（発明では明記していない）遅延等の手段で保つための手順を提供している。従って、調整手順の途中で発生するストローブ信号の不安定な状態を取り込んだときの解決方法（調整方法）は提供できていないという問題点があった。
【００１２】
さらに、上記特許文献３では、ストローブ信号とストローブ信号を遅延させた信号の論理演算後の信号でストローブの不安定な状態を除去する方法が提供されている。上記発明では、不安定な状態で複数のエッジが発生した場合についての具体的な対処までは言及していない。また、ストローブ信号の有効な期間を得るための手段についても言及していない。
【００１３】
またさらに、上記特許文献４では、ボード上の遅延の大小に関わらず、メモリが出力するストローブ信号を正しく受信クロックとして受け取れるメモリコントローラを提供しているが、ストローブ信号の時間軸上の調整を高精度で行うことができないという問題点があった。
【００１４】
またさらに、上記特許文献５では、バースト長を表すバースト長情報信号に基づいてストローブ信号及びマスク信号を制御しているので、ストローブ信号の時間軸上の調整を高精度で行うことができないという問題点があった。
【００１５】
本発明の目的は上記問題点を解決して、ストローブ信号から必要な期間だけを取り出し、ストローブ信号を高精度で調整することにより、リードデータの受信を確実に行うことができるメモリ制御装置、並びに、ストローブ信号を制御するマスク信号のためのマスクタイミング制御方法を提供することにある。
【課題を解決するための手段】
【００１６】
第１の発明に係るメモリ制御装置は、
メモリ回路から読み出されたデータを、上記メモリ回路からのストローブ信号に同期して受信するように制御する同期式のメモリ制御装置において、
上記ストローブ信号を所定のマスク信号を用いてマスクするマスク回路と、
上記ストローブ信号を複数の遅延単位で遅延させ、各遅延されたストローブ信号のデータをラッチするタイミング測定回路と、
上記マスク信号を発生するマスク生成回路とを備え、
上記タイミング測定回路は、上記ストローブ信号がマスクされた信号の最初の立ち上がりエッジで上記各遅延されたストローブ信号のデータをラッチし、
上記マスク生成回路は、上記メモリ回路のコマンド制御回路からの信号に応じて上記マスク信号の生成を制御し、
上記マスク生成回路は複数の遅延単位で構成した遅延回路をさらに含み、内部クロックに同期してマスク信号の開始タイミングを調整し、上記遅延回路により、選択した遅延単位の遅延量を経た信号をマスク信号として出力し、
上記タイミング測定回路は、上記マスク生成回路から出力されたマスク信号を内部クロックに同期したタイミングで変更してプリアンブル期間を検出し、
上記マスク生成回路は、上記ストローブ信号のタイミングが上記検出したプリアンブル期間内となるように、上記マスク生成回路から出力されるマスク信号を上記マスク生成回路内の遅延回路の遅延単位で変更して出力することを特徴とする。
【００１７】
上記メモリ制御装置において、内部クロックをリファレンスとし、複数の遅延単位からなる遅延回路を有するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路をさらに備え、
上記ＤＬＬ回路内の遅延回路の遅延単位は、上記タイミング検出回路及び上記マスク生成回路内の遅延回路の遅延単位と同一の遅延単位を有し、もしくは、上記タイミング検出回路及び上記マスク生成回路内の遅延回路の遅延単位を整数倍又は整数で除算してなる値で設定されることを特徴とする。
【００１８】
また、上記メモリ制御装置において、上記タイミング測定回路の入力信号としてストローブ信号に代えて上記マスク信号を選択するスイッチ手段と、
上記スイッチ手段により上記マスク信号が選択されたとき、上記タイミング測定回路からの出力データを所定の比較データと比較することにより、上記ストローブ信号のプリアンブル期間を検出する比較手段とを備えたことを特徴とする。
【００１９】
さらに、上記メモリ制御装置において、上記マスク生成回路を複数のストローブ信号に対して個々に備えたことを特徴とする。
【００２０】
第２の発明に係るマスクタイミング制御方法は、メモリ回路から読み出されたデータを、上記メモリ回路からのストローブ信号に同期して受信するように制御する同期式のメモリ制御装置において、
上記ストローブ信号を所定のマスク信号を用いてマスクするマスク回路と、
上記ストローブ信号を複数の遅延単位で遅延させ、各遅延されたストローブ信号のデータをラッチするタイミング測定回路と、
上記マスク信号を発生するマスク生成回路とを備え、
上記タイミング測定回路は、上記ストローブ信号がマスクされた信号の最初の立ち上がりエッジで上記各遅延されたストローブ信号のデータをラッチし、
上記マスク生成回路は、上記メモリ回路のコマンド制御回路からの信号に応じて上記マスク信号の生成を制御するメモリ制御装置のためマスクタイミング制御方法であって、
上記マスクタイミング制御方法は、
上記マスク生成回路から出力されたマスク信号を内部クロックに同期したタイミングで変更してプリアンブル期間を検出するステップと、
上記ストローブ信号のタイミングが上記検出したプリアンブル期間内となるように、上記マスク生成回路から出力されるマスク信号を上記マスク生成回路内の遅延回路の遅延単位で変更して出力するステップとを含むことを特徴とする。
【００２１】
上記マスクタイミング制御方法において、上記タイミング測定回路の入力信号としてストローブ信号に代えて上記マスク信号を入力し、上記タイミング測定回路からの出力データを所定の比較データと比較し、その比較結果に基づいて、上記マスク信号のタイミングが上記検出したプリアンブル期間内の所定位置となるように、上記マスク生成回路から出力されるマスク信号を上記マスク生成回路内の遅延回路の遅延単位で変更して出力するステップをさらに含むことを特徴とする。
【発明の効果】
【００２２】
従って、本発明に係るマスクタイミング制御処理によれば、ストローブ信号ＤＱＳのプリアンブル期間ｔＲＰＲＥにマスク信号ＭＳＫを立ち上げる調整が可能であり、ストローブ信号ＤＱＳの不安定期間を取り込み、誤ってクロックＣＬＫとして使用することを防止できる。
【００２３】
また、本発明に係るマスクタイミング制御処理によれば、図５に示すように、タイミング測定回路１３の出力データＴＭＤ（ｔａ）及び（ｔｂ）からプリアンブル期間ｔＲＰＲＥ、あるいは、ストローブ信号ＤＱＳのパルス周期の確認が正確に行うことができる。
【００２４】
さらに、本発明に係るマスクタイミング制御処理によれば、マスク信号ＭＳＫの立ち上がりタイミングをプリアンブル期間ｔＲＰＲＥの中央に調整することが可能になる。
【００２５】
またさらに、本発明に係るマスクタイミング制御処理によれば、メモリ制御装置１と複数のＳＤＲＡＭ２がスター配線であってもフライバイ配線であっても、安定したリード受信動作に寄与することができる。
【００２６】
また、本発明に係るマスクタイミング制御処理によれば、メモリ制御装置１の初期化シーケンスにおいて、リード受信が安定して行うことができる調整手順を提供できる。さらに、電源電圧や温度の変動時に、ＳＤＲＡＭ２のリード動作ライト動作妨げを最小限にして、常に安定したリード受信動作を保つことができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態であって、本実施形態により解決しようとしているタイミングを示すタイミングチャートである。
【図２】本発明の一実施形態に係るメモリ制御装置１を含むメモリ制御システムの構成を示すブロック図である。
【図３Ａ】図２のマスク生成回路１１の詳細構成を示すブロック図である。
【図３Ｂ】図２のタイミング測定回路１３の詳細構成を示すブロック図である。
【図４】図２のＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路４０の詳細構成を示すブロック図である。
【図５】（ａ）は図２のメモリ制御システムのマスクタイミングの粗調整処理を示すタイミングチャートであって、（ｂ）は（ａ）においてマスク信号ＭＳＫが時刻ｔａで立ち上がるときのタイミング測定回路１３の出力データＴＭＤ（ｔａ）の一例及びマスク信号ＭＳＫが時刻ｔｂで立ち上がるときのタイミング測定回路１３の出力データＴＭＤ（ｔｂ）の一例を示す図である。
【図６】図２のメモリ制御システムのマスクタイミングの微調整処理を示す図であって、タイミング測定回路１３の出力データＴＭＤと、ハイレベル比較データＨＣＤと、ローレベル比較データＬＣＤとの一例を示す図である。
【図７】図６のメモリ制御システムのマスクタイミングの微調整処理において、タイミング測定回路１３の出力データＴＭＤをローレベル比較データＬＣＤと比較したときに比較結果がＮＧ（調整不良）と判断される一例を示す図である。
【図８】図２のメモリ制御装置１と４個のＳＤＲＡＭ２−１〜２−４をフライバイ・トポロジーで接続した場合（変形例）のブロック図である。
【図９】図２のメモリ制御システムのマスクタイミング制御処理を示すフローチャートである。
【図１０】図２のメモリ制御システムのマスクタイミングの粗調整処理の動作例を示すタイミングチャートである。
【図１１】図２のメモリ制御システムのマスクタイミングの微調整処理の動作例を示すタイミングチャートである。
【発明を実施するための形態】
【００２８】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２９】
図１は本発明に係る一実施形態であって、本実施形態により解決しようとしているタイミングを示すタイミングチャートである（ＤＤＲ−ＳＤＲＡＭ２のＣＬ値が２であるときの一例である。）。図１において、本発明に係る実施形態では、ストローブ信号ＤＱＳがＨｉ−Ｚ状態からローレベルに変更し立ち上がるまでのプリアンブル期間ｔＲＰＲＥで、マスク信号ＭＳＫをハイレベル（ここでは、ハイレベルでマスク解除、すなわち、ストローブ信号ＤＱＳのイネーブルを示す。）にすることを特徴とする。また、マスク信号ＭＳＫを余裕のあるタイミング（ストローブ信号ＤＱＳがハイインピーダンス状態からプリアンブル期間ｔＲＰＲＥに入り所定の第１のマージン期間を経た時刻であって、ストローブ信号ＤＱＳがハイレベルに立ち上がるタイミングまでに所定の第２のマージン期間を有する。）でハイレベルにすることを特徴とする。本実施形態では、図９のマスクタイミング制御処理に示すように、マスクタイミングの粗調整、微調整及び較正を実行することにより、マスクタイミングを調整制御することを特徴とする。なお、マスク信号ＭＳＫが立ち下がるタイミングは、所定の回路構成（図示せず。）で、マスク後のストローブ信号ＤＱＳ（以下、マスク後ストローブ信号ＤＱＳＭという。）が、所望のエッジを得る最後のマスク後ストローブ信号ＤＱＳＭに対応するように構成される。
【００３０】
図２は本発明の一実施形態に係るメモリ制御装置１を含むメモリ制御システムの構成を示すブロック図である。図２において、メモリ制御装置１は、ソースシンクロナス方式でＤＤＲ−ＳＤＲＡＭ（以下、ＳＤＲＡＭという。）２に対するクロック及びその他のメモリ制御信号を発生するコマンド制御回路２０とともに、ＳＤＲＡＭ２に対してデータを書き込み、もしくはＳＤＲＡＭ２からデータを読み出すことを制御する。内部クロックＣＬＫはコマンド制御回路２０及びメモリ制御装置１に入力され、例えば外部コントローラのＣＰＵ３０（内部コントローラであってもよい。）からの制御信号がコマンド制御回路２０及びメモリ制御装置１内のマスク生成回路１１等に入力される。コマンド制御回路２０は、ＣＰＵ３０からの制御信号に基づいてデータ読み出しのためのリードコマンドを発行する場合、特有のレイテンシ（ＳＤＲＡＭ２のＣＬ値に対応する。）に対応したタイミングでマスク生成回路１１に対してマスク信号ＭＳＫ生成のトリガ信号ＴＲＩを発生してマスク生成回路１１及びＤＬＬ回路４０に出力する。また、コマンド制御回路２０はメモリクロックＭＥＭ＿ＣＬＫを発生してバッファ２１を介してＳＤＲＡＭ２に出力するとともに、その他のメモリ制御信号を発生してバッファ２１−１〜２１−Ｎを介してＳＤＲＡＭ２に出力する。
【００３１】
マスク生成回路１１はトリガ信号ＴＲＩにより起動して、内部クロックＣＬＫに同期したマスク信号ＭＳＫを発生するとともに、ＣＰＵ３０からの制御信号により指定される遅延時間だけ遅延されたマスク信号ＭＳＫを発生する遅延回路を備える。
【００３２】
図３Ａは図２のマスク生成回路１１の詳細構成を示すブロック図であり、マスク生成回路１１は、複数Ｎ１個の遅延線５１−１〜５１−Ｎ１が縦続接続されてなる遅延回路と、内部クロックＣＬＫを所定の逓倍数（２０ないし４０）だけ逓倍して各遅延線５１−１〜５１−Ｎ１に動作クロックとして出力する逓倍器５２と、制御信号に基づいて内部クロックＣＬＫをそのまま出力するか、もしくは各遅延線５１−１〜５１−Ｎ１の出力信号のうちのいずれかを出力するかを切り替えてマスク信号ＭＳＫとして出力するマルチプレクサ５０とを備えて構成される。従って、マスク生成回路１０は、内部クロックＣＬＫを逓倍数で除算した値（クロックＣＬＫの周期よりも短い期間）でクロックＣＬＫを遅延させて出力させることができる。なお、マスク生成回路１１からのマスク信号ＭＳＫは、マスク用アンドゲート１２の第２の入力端子に入力されるとともに、スイッチＳＷの接点ｂを介してタイミング測定回路１３に入力される。
【００３３】
ＳＤＲＡＭ２からのストローブ信号ＤＱＳ，ＤＱＳＢはバッファ１５を介してストローブ信号ＤＱＳのみとなり、マスク用アンドゲート１２の第１の入力端子に入力されるとともに、スイッチＳＷの接点ａ側を介してタイミング測定回路１３に入力される。アンドゲート１２は、入力されるストローブ信号ＤＱＳをマスク信号ＭＳＫに基づいてマスクして。マスク後ストローブ信号ＤＱＳＭを発生してリードデータ制御回路１０及びファーストエッジ検出回路１４に出力する。リードデータ制御回路１０は公知の回路であって、ＳＤＲＡＭ２からのデータＤＱをストローブ信号ＤＱＳのタイミングでラッチして読み出すように制御する。なお、１６はＳＤＲＡＭ２への出力信号用のバッファである。
【００３４】
ファーストエッジ検出回路１４は、内部クロックＣＬＫに基づいて、入力されるマスク後ストローブ信号ＤＱＳＭの最初の立ち上がりを検出して、その検出に同期して内部クロックＣＬＫをタイミング測定回路１３に出力する。タイミング測定回路１３は、マスクタイミングの粗調整及び微調整時において、スイッチＳＷは接点ａ側に切り替えられ、ファーストエッジ検出回路１３から入力されるクロックのタイミングで入力されるストローブ信号ＤＱＳをラッチしかつシリアル／パラレル変換して出力データＴＭＤ（Ｑ０〜ＱＮ）として出力する。また、タイミング測定回路１３は、マスクタイミングの較正時において、スイッチＳＷは接点ｂ側に切り替えられ、入力されるマスク信号ＭＳＫをラッチしかつシリアル／パラレル変換して出力データＴＭＤ（Ｑ０〜ＱＮ）として出力する。
【００３５】
図３Ｂは図２のタイミング測定回路１３の詳細構成を示すブロック図である。図３Ｂにおいて、タイミング測定回路１３は、複数Ｎ２個の遅延線６１−１〜６１−Ｎ２が縦続接続されてなる遅延回路と、各遅延線６１−１〜６１−Ｎ２の各入力端子又は出力端子からのデータをラッチする（Ｎ２＋１）個のＤタイプフリップフロップ６２−０〜６２−Ｎ２と、入力バッファ６３とを備えて構成される。内部クロックＣＬＫは入力バッファ６３を介して各遅延線６１−１〜６１−Ｎ２及び各Ｄタイプフリップフロップ６２−０〜６２−Ｎ２に入力される。入力されるストローブ信号ＤＱＳ又はマスク信号ＭＳＫをラッチしかつシリアル／パラレル変換して出力データＴＭＤ（Ｑ０〜ＱＮ）として出力する。
【００３６】
図２のメモリ制御システムは、ＣＰＵ３０のほか、マスクタイミングを制御するために用いる図４のＤＬＬ回路４０及び比較器３１〜３３をさらに備えて構成され、これらの構成及び動作は詳細後述する。
【００３７】
図５（ａ）は図２のメモリ制御システムのマスクタイミングの粗調整処理（クロック周期単位での調整処理）を示すタイミングチャートであって、図５（ｂ）は図５（ａ）においてマスク信号ＭＳＫが時刻ｔａで立ち上がるときのタイミング測定回路１３の出力データＴＭＤ（ｔａ）の一例及びマスク信号ＭＳＫが時刻ｔｂで立ち上がるときのタイミング測定回路１３の出力データＴＭＤ（ｔｂ）の一例を示す図である。なお、図５（ｂ）において、ｘは１又は０の不定である。また、図５及びその他の図面並びに明細書において、時刻ｔａはＮ番目のクロックＣＬＫの立ち上がり時（Ｎ番目のＣＬＫ設定時）であり（Ｎ）ＣＬＫと記載し、時刻ｔｂはＮ＋１番目のクロックＣＬＫの立ち上がり時（Ｎ＋１番目のＣＬＫ設定時）であり（Ｎ＋１）ＣＬＫと記載する。
【００３８】
図５において、スイッチＳＷを接点ａ側に切り替えてストローブ信号ＤＱＳをタイミング測定回路１０に入力したとき、マスク信号ＭＳＫを時刻ｔａのタイミングで立ち上げた場合、ファーストエッジ検出回路１４が出力するクロックはストローブ信号ＤＱＳ（ｔａ）に対応した信号であり、マスク生成回路１１によりマスク信号ＭＳＫを遅延させることができる範囲が図５の矢印で示す期間Ｔａであり、矢印の丸が遅延設定最小で、右端が遅延設定最大であり、その範囲は少なくともクロックＣＬＫ周期と同じ時間である。従って、マスク信号ＭＳＫ（ｔａ）に対応したタイミング測定回路１３の出力データＴＭＤは、図５のタイミング測定回路１３の出力データＴＭＤ（ｔａ＝（Ｎ−１）ＣＬＫ）である。また、マスク信号ＭＳＫ（ｔｂ）のタイミングも同様であって、マスク信号ＭＳＫを遅延させることができる範囲が図５の矢印で示す期間Ｔｂであり、従って、マスク信号ＭＳＫ（ｔｂ）に対応したタイミング測定回路１３の出力データＴＭＤは、図５のタイミング測定回路１３の出力データＴＭＤ（ｔｂ＝（Ｎ）ＣＬＫ）である。
【００３９】
図５において、タイミング測定回路１３の出力データ出力データＴＭＤ（ｔａ＝（Ｎ−１）ＣＬＫ）では、ストローブ信号ＤＱＳのプリアンブル期間ｔＲＰＲＥにマスク信号ＭＳＫを立ち上げることができたため、連続した“０”が見える。また、タイミング測定回路１３の出力データＴＭＤ（ｔｂ＝（Ｎ）ＣＬＫ）では、ストローブ信号ＤＱＳの最初の立ち上がり発生後にマスク信号ＭＳＫを立ち上げたため、“１”の連続と続いて“０”の連続が見える。これは、ストローブ信号ＤＱＳのパルスが見えていることと同義である。言い換えれば、例えば、時刻ｔｂ＝（Ｎ）ＣＬＫでマスク生成回路１１のタイミングを設定したときに、タイミング測定回路１３の出力データＴＭＤに“０”の連続値が観測され、次に、時刻ｔｃ＝（Ｎ＋１）ＣＬＫでマスク生成回路１１のタイミングを設定したときに、タイミング測定回路１３の出力データＴＭＤにストローブ信号ＤＱＳのパルスが観測され、さらに、時刻ｔｄ＝（Ｎ＋２）ＣＬＫでマスク生成回路１１のタイミングを設定したときに、タイミング測定回路１３の出力データＴＭＤにストローブ信号ＤＱＳのパルス周期相当（“１”の連続と“０”の連続を加算した数）の“０”の連続値が観測された場合、その“０”の連続値はプリアンブル期間ｔＲＰＲＥ（プリアンブル期間ｔＲＰＲＥは、ストローブ信号ＤＱＳのパルス周期と同等の期間である。）期間であると判定できる。
【００４０】
以上説明したように、マスク生成回路１１、ファーストエッジ検出回路１４、タイミング測定回路１３及びＤＬＬ回路４０を用いて、マスクタイミングの粗調整処理、すなわち、クロック周期単位での調整処理を実行することができる。
【００４１】
図４は図２のＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路４０の詳細構成を示すブロック図である。図４において、ＤＬＬ回路４０はトリガ信号ＴＲＩに応答して起動され、入力されるクロックＣＬＫを入力してそのクロックに同期して順次遅延する互いに縦続接続された複数Ｎ３個の遅延線７１−１〜７１−Ｎ３からなる遅延回路と、入力されるクロックＣＬＫの信号と当該遅延回路の出力信号とを比較して一致したとき、クロックＣＬＫを計数するカウンタ７３を停止（ロック）しそのときの計数値をＣＰＵ３０に出力することにより、ロックしたときの遅延単位数を取得できることを特徴としている。ここで、遅延単位とは１個の遅延線の遅延時間をいう。ここで、例えば「０１１１１…１１１１１０」のパターンを入力して、最初の０と最後の０とが一致したことを比較器７２により検出してカウンタ７３をロックすることにより、「１」の数をカウンタ７３の計数値として取得することができる。
【００４２】
図４において、ＤＬＬ回路４０には内部クロックＣＬＫをリファレンスクロックとして入力されており、ＤＬＬ回路４０の遅延回路の遅延線７１−１〜７１−Ｎ３の遅延単位は、図３Ｂに示すタイミング測定回路１３内の遅延線６１−１〜６１−Ｎ２の遅延単位及びマスク生成回路１１内の遅延線５１−１〜５１−Ｎ１の遅延単位と同じである構成である。ＤＬＬ回路４０のリファレンス周波数はクロックＣＬＫの整数倍あるいは整数分の１でもよい。また、ＤＬＬ回路４０の遅延回路の遅延線７１−１〜７１−Ｎ３の遅延単位は、図３Ｂに示すタイミング測定回路１３の内の遅延線６１−１〜６１−Ｎ２の遅延単位及びマスク生成回路１１内の遅延線５１−１〜５１−Ｎ１の遅延単位の整数倍あるいは整数分の１であってもよい。
【００４３】
ＤＬＬ回路４０のカウンタ７３の計数値（ロックしたときの遅延単位数）を読み取れば、その値はリファレンスクロック周期に対応している。従って、この計数値を図２の比較器３１（比較器３１の処理をＣＰＵ３０内のソフトウエアの処理として構成してもよい。）に出力して、図３Ｂに示すタイミング測定回路１３の出力データＴＭＤと比較器３１により比較することで、図３Ｂに示すタイミング測定回路１３の出力データＴＭＤ（ｔａ）及びＴＭＤ（ｔｂ）のプリアンブル期間ｔＲＰＲＥ、あるいは、ストローブ信号ＤＱＳのパルス周期の確認が正確にできる。例えば、ＤＬＬ回路４０の遅延回路へのリファレンス入力信号がクロックＣＬＫである構成において、カウンタ７３の計数値が３２の場合、図５（ａ）に示すタイミング測定回路１３の出力データＴＭＤ（ｔａ）の“０”の連続数が３２前後であるとすれば、それはクロック周期分の“０”を測定したことになり、すなわちそれはプリアンブル期間ｔＲＰＲＥであることが正確に判別できる。
【００４４】
次いで、スイッチＳＷを接点ｂ側に切り替えたときのマスクタイミングの較正処理について以下に説明する。当該較正処理は図２の比較器３２，３３を用いて行う処理である。なお、比較器３２，３３の処理をＣＰＵ３０内のソフトウエアの処理として構成してもよい。
【００４５】
図６は図２のメモリ制御システムのマスクタイミングの微調整処理を示す図であって、タイミング測定回路１３の出力データＴＭＤと、ハイレベル比較データＨＣＤと、ローレベル比較データＬＣＤとの一例を示す図である。また、図７は図６のメモリ制御システムのマスクタイミングの微調整処理において、タイミング測定回路１３の出力データＴＭＤをローレベル比較データＬＣＤと比較したときに比較結果がＮＧ（調整不良）と判断される一例を示す図である。
【００４６】
図６に示すように、比較データとして、ハイレベル比較データＨＣＤ及びローレベル比較データＬＣＤが用意され、それぞれ比較器３２，３３に入力されている。ハイレベル比較データＨＣＤはタイミング測定回路１３の出力データＴＭＤと比較器３２により比較され、比較結果がＣＰＵ３０に入力され、ＣＰＵ３０は、“１”のビットと対応するタイミング測定回路１３の出力データＴＭＤが、全て“１”であれば、比較結果ＯＫと判断し、そうでなければ比較結果ＮＧと判断する。また、ローレベル比較データＬＣＤはタイミング測定回路１３の出力データＴＭＤと比較器３３により比較され、比較結果がＣＰＵ３０に入力され、ＣＰＵ３０は、“１”のビットと対応するタイミング測定回路出力値が、全て“０”であれば比較結果ＯＫと判断し、そうでなければ比較結果ＮＧと判断する。すなわち、ＣＰＵ３０は比較器３２，３３からの各比較結果がいずれもＯＫであれば全体としてＯＫとして判断し、マスクタイミングの制御を行わないが、いずれか１つがＮＧであればマスクタイミングの制御を行うことになる。なお、図７は、ローレベル比較データＬＣＤとの比較において比較結果ＮＧと判断される例である。
【００４７】
この構成により、マスク信号ＭＳＫの立ち上がりタイミングをプリアンブル期間ｔＲＰＲＥの中央部に調整することが可能である。すなわち、比較結果でＮＧであると判断すれば、ＣＰＵ３０はタイミング測定回路１３の出力データを読み取り、その結果に応じてマスク生成回路１１の遅延回路の遅延量を適切な値に設定すればよい。すなわち、ＣＰＵ３０は、比較器３２，３３の比較結果及びタイミング測定回路１３の出力データに基づいて、マスク信号ＭＳＫの立ち上がりタイミングをプリアンブル期間ｔＲＰＲＥの中央部となるように、マスク生成回路１１を制御する（微調整処理）。
【００４８】
図８は図２のメモリ制御装置１と４個のＳＤＲＡＭ２−１〜２−４をフライバイ・トポロジーで接続した場合（変形例）のブロック図である。図８の変形例では、図２のメモリ制御装置１が複数個（図８の例では４個）設けられ、各メモリ制御装置に対応してＳＤＲＡＭ２−０〜２−３が設けられる。図８において、メモリ用クロックなどのメモリ制御信号の信号線はフライバイ・トポロジーで接続されて、これらの信号は各ＳＤＲＡＭ２−０〜２−３に供給される。一方、データバス及びストローブ信号ＤＱＳは各ＳＤＲＡＭ２−０〜２−３に対して個別に供給される。
【００４９】
以上のように構成された回路では、マスク信号ＭＳＫのクロック単位のタイミング調整及びマスク生成回路１１の遅延回路による遅延調整がデータのバイト単位で独立して実施できる。この構成では、図８に示すようなメモリ制御装置１と複数のＳＤＲＡＭ２−０〜２−３がフライバイ・トポロジーで接続され、この接続において、ストローブ信号ＤＱＳ０〜ＤＱＳ３の配線遅延はそれぞれ異なる場合が多い。従って、バイト単位でマスク信号ＭＳＫのタイミングを夫々独立して設定することにより、各ＳＤＲＡＭ２−０〜２−３のためのストローブ信号ＤＱＳを個別に制御して安定してリード受信動作を行うことができる。
【００５０】
図８においては、ＳＤＲＡＭ２−０〜２−３とメモリ制御装置１との間の配線をフライバイで配線しているが、本発明はこれに限らず、スターで配線してもよい。
【００５１】
図９は図２のメモリ制御システムのマスクタイミング制御処理を示すフローチャートである。当該マスクタイミング制御処理はＣＰＵ３０によって実行される。
【００５２】
図９において、まず、ステップＳ１において、パラメータＮを０にリセットし、スイッチＳＷを接点ａ側に切り替え、粗調整のモードに入る。次いで、ステップＳ２において、マスクタイミングがＮ番目のＣＬＫの立ち上がり時（Ｎ番目のＣＬＫ設定時）となるようにマスクタイミングをクロック周期単位で調整するようにマスク生成回路１１を制御し、ステップＳ３において、コマンド制御回路２０にリードのメモリコマンドを発行させる。そして、ステップＳ４において、タイミング測定回路１３の出力からＮ番目のデータＴＭＤを取得して内部メモリに記憶し、ステップＳ５において、プリアンブル期間ｔＲＰＲＥの検出のために、Ｎ−１番目のＣＬＫ設定時にブリアンブルを取得しかつＮ番目のＣＬＫ設定時にハイレベルからローレベルに立ち下がるデータ部分を含むストローブ信号ＤＱＳを取得したか否かが判断され、ＹＥＳのときはステップＳ７に進む一方、ＮＯのときはステップＳ６に進む。ステップＳ６では、パラメータＮを１だけインクリメントした後、ステップＳ２に戻り、ステップＳ５の条件を満たすまで上記の処理を繰り返す。
【００５３】
次いで、ステップＳ７において、マスクタイミングがＮ＋１番目のＣＬＫの立ち上がり時（Ｎ＋１番目のＣＬＫ設定時）となるようにマスクタイミングをクロック周期単位（整数部分のみ）で粗調整するようにマスク生成回路１１を制御する（図５、図１０参照）。ステップＳ８において、コマンド制御回路２０にリードのメモリコマンドを発行させ、ステップＳ９において、タイミング測定回路１３の出力データＴＭＤに基づいて、マスクタイミングをＤＬＬ回路４０を用いてクロック周期単位（整数部分及び小数部分）で微調整するようにマスク生成回路１１を制御する（図４、図１１参照）。
【００５４】
次いで、ステップＳ１０において、スイッチＳＷを接点ｂ側に切り替えて較正モードに入る。ステップＳ１１において、タイミング測定回路１３の出力データＴＭＤに基づいて、マスクタイミングを比較器３２，３３を用いて較正するようにマスク生成回路１１を制御する（図６、図７参照）。そして、ステップＳ１２において較正制御処理を終了するか否かを判断し、ＹＥＳのときは当該マスクタイミング制御処理を終了する一方、ＮＯのときはステップＳ１１に戻り、較正処理を繰り返す。
【００５５】
以上説明したように、図９のマスクタイミング制御処理によれば、マスクタイミングの粗調整、微調整及び較正処理を行うことにより、マスクタイミング（マスク信号ＭＳＫの立ち上がりのタイミング）を例えばプリアンブル期間ｔＲＰＲＥの中央部になるように調整することにより、ストローブ信号ＤＱＳを適切にマスクして、ストローブ信号ＤＱＳを制御することができる。
【００５６】
図１０は図２のメモリ制御システムのマスクタイミングの粗調整処理の動作例を示すタイミングチャートである（ＳＤＲＡＭ２のＣＬ値が９であるときの一例である。）。図１０は、図９のステップＳ１〜Ｓ７に図示したマスクタイミングの粗調整処理の動作であって、マスクタイミングをクロックの周期単位での調整を実行して、マスク信号ＭＳＫがストローブ信号ＤＱＳのどの状態で、立ち上げたかを知ることができる。図１０において、（＋４）ＣＬＫ、（＋３）ＣＬＫの場合はストローブ信号ＤＱＳのパルスが観測され、（＋２）ＣＬＫの場合は“０”の連続がプリアンブル期間ｔＲＰＲＥであることがわかる。初期タイミング（（０）ＣＬＫ）、（＋１）ＣＬＫではストローブ信号ＤＱＳがＨｉ−Ｚ状態の期間であり不安定な状態のため、タイミング測定回路１３の出力電圧ＴＭＤはどのような値になるかわからず、すなわち、不定値である。
【００５７】
図１１は図２のメモリ制御システムのマスクタイミングの微調整処理の動作例を示すタイミングチャートである（ＳＤＲＡＭ２のＣＬ値が９であるときの一例である。）。図１１において、マスク生成回路１１内の遅延回路の遅延設定値を０，ｄ１，ｄ２，…，ｄ６（微小値の変化量）で設定したときの各ケースを示す。なお、図１１の時刻ｔ０はマスク生成回路１１内の遅延回路の遅延設定値を０に設定したときのマスク信号ＭＳＫの立ち上がり時点である。ここで、図１１は、図９のステップＳ８〜Ｓ９に図示したマスクタイミングの微調整処理の動作であって、図１１に示すように、例えば、マスク生成回路１１内の遅延回路の遅延量を調整することによりマスクタイミング（マスク信号ＭＳＫの立ち上がり）をプリアンブル期間ｔＲＰＲＥの中央部（タイミング測定回路１３の出力データＴＭＤ（Ｑ０〜Ｑ２０）のうちの中央ビットＱ１０）になるように調整することができ、これにより、ストローブ信号ＤＱＳの立ち上がりを調整することができる。また、マスク信号ＭＳＫの立ち上がりがストローブ信号ＤＱＳの立ち上がり付近にあることも、図１１のマスク信号ＭＳＫ（遅延設定値＝ｄ５）及びマスク信号ＭＳＫ（遅延設定値＝ｄ６）の違い（０と１の変化位置に基づいて）を見れば検出できる。
【００５８】
本実施形態に係るマスクタイミング制御処理において、まずメモリ制御装置１及びＳＤＲＡＭ２の初期化シーケンス時に、図９のマスクタイミング制御処理のうち、図９のステップＳ１〜Ｓ７の処理を実行した後、ＳＤＲＡＭ２のリード又はライトを行っている最中は、図７で示したような比較結果ＮＧが発生すれば、図９のステップＳ８以降の処理を実行するように構成してもよい。これにより、再度適切なタイミングでマスク信号ＭＳＫを立ち上げることができる。比較結果ＮＧの通達は、割り込み信号を用いてＣＰＵ３０に行ってもよい。また、上述のように、比較器３１，３２，３３の処理をＣＰＵ３０内のソフトウエアで行ってもよい。さらに、比較結果ＮＧに応じて、自動的にマスク生成回路１１内の遅延回路の遅延量の設定を行うシーケンス回路を用いて構成してもよい。
【００５９】
以上説明したように、本実施形態に係るマスクタイミング制御処理によれば、少ない手順でタイミングの調整ができることである。電源電圧の変動及び動作温度の変動時に、初期化シーケンスより少ない手順で行うため、ＳＤＲＡＭ２のリード動作、ライト動作の妨げを最小限にできる。
【００６０】
本実施形態に係るマスクタイミング制御処理によれば、ストローブ信号ＤＱＳのプリアンブル期間ｔＲＰＲＥにマスク信号ＭＳＫを立ち上げる調整が可能であり、ストローブ信号ＤＱＳの不安定期間を取り込み、誤ってクロックＣＬＫとして使用することを防止できる。
【００６１】
また、本実施形態に係るマスクタイミング制御処理によれば、図５に示すように、タイミング測定回路１３の出力データＴＭＤ（ｔａ）及び（ｔｂ）からプリアンブル期間ｔＲＰＲＥ、あるいは、ストローブ信号ＤＱＳのパルス周期の確認が正確に行うことができる。
【００６２】
さらに、本実施形態に係るマスクタイミング制御処理によれば、マスク信号ＭＳＫの立ち上がりタイミングをプリアンブル期間ｔＲＰＲＥの中央に調整することが可能になる。
【００６３】
またさらに、本実施形態に係るマスクタイミング制御処理によれば、メモリ制御装置１と複数のＳＤＲＡＭ２がスター配線であってもフライバイ配線であっても、安定したリード受信動作に寄与することができる。
【００６４】
また、本実施形態に係るマスクタイミング制御処理によれば、メモリ制御装置１の初期化シーケンスにおいて、リード受信が安定して行うことができる調整手順を提供できる。さらに、電源電圧や温度の変動時に、ＳＤＲＡＭ２のリード動作ライト動作妨げを最小限にして、常に安定したリード受信動作を保つことができる。
【００６５】
以上の実施形態においては、ＤＤＲ−ＳＤＲＡＭに適用しているが、本発明はこれに限らず、その他の種類のメモリ回路に提供することができる。
【産業上の利用可能性】
【００６６】
以上詳述したように、本発明によれば、ストローブ信号ＤＱＳのプリアンブル期間ｔＲＰＲＥにマスク信号ＭＳＫを立ち上げる調整が可能であり、ストローブ信号ＤＱＳの不安定期間を取り込み、誤ってクロックＣＬＫとして使用することを防止できる。本発明は、ＤＤＲ−ＳＤＲＡＭなどのメモリ回路に広く適用することができる。
【符号の説明】
【００６７】
１…メモリ制御装置、
２，２−０〜２−３…ＤＤＲ−ＳＤＲＡＭ（ＳＤＲＡＭ）、
１０…リードデータ制御回路、
１１…マスク生成回路、
１２…アンドゲート、
１３…タイミング測定回路、
１４…ファーストエッジ検出回路、
１５，１６，２１，２２−１〜２２−Ｍ…信号バッファ、
２０…コマンド制御回路、
３０…ＣＰＵ、
３１，３２，３３…比較器、
４０…ＤＬＬ回路、
５０…マルチプレクサ、
５１−１〜５１−Ｎ１…遅延線、
５２…逓倍器、
６１−１〜６１−Ｎ２…遅延線、
６２−０〜６２−Ｎ２…Ｄタイプフリップフロップ、
７１−１〜７１−Ｎ３…遅延線、
７２…比較器、
７３…カウンタ、
ＳＷ…スイッチ。
【先行技術文献】
【特許文献】
【００６８】
【特許文献１】特表２００９−５４１８６８号公報。
【特許文献２】特開２００８−０４７１１８号公報。
【特許文献３】特開２００８−２５０８４１号公報。
【特許文献４】特開２００９−０７０１５０号公報。
【特許文献５】特開２００８−１０３０１３号公報。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
0005577776.tif 000009
【図８】
0005577776.tif 000010
【図９】
0005577776.tif 000011
【図１０】
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【図１１】
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