(57)【特許請求の範囲】
【請求項１】
光生成電荷を収集する光検出デバイスと、
浮遊拡散領域と、
前記光検出デバイスから前記浮遊拡散領域へと前記光生成電荷を伝達する伝達トランジスタと、
前記浮遊拡散領域の電位を所望の値に設定するリセットトランジスタと、
前記浮遊拡散領域の電位を表す信号出力を生成する駆動トランジスタと、
前記駆動トランジスタのソース領域から前記信号出力を伝達する選択トランジスタと
を備えており、
前記駆動トランジスタが、
前記浮遊拡散領域と接続したゲート電極と、
前記ゲート電極の第１の側と位置合わせがなされたソース領域と、
電源電圧端子に接続され、前記ゲート電極の前記第１の側と対向する第２の側に配置され、前記ゲート電極の下に延びている部分を有するドレイン領域と、
前記ソース領域の下に形成され、前記ソース領域とは異なる導電型を有するドーピング領域と、
前記ドレイン領域の下に形成され、前記ドレイン領域とは異なる導電型を有するドーピング領域と
を備えており、
前記ドレイン領域が、
前記ゲート電極と位置合わせがなされ、かつ電界減衰領域の下に形成された第１のドーピング領域であって、前記電界減衰領域が前記第１のドーピング領域及び前記ゲート電極に部分的に重複し、かつ前記電界減衰領域が前記第１のドーピング領域よりも浅い、第１のドーピング領域と、
前記ゲート電極から間隔をおいて前記第１のドーピング領域の下に形成された第２のドーピング領域と
を備えている、画像センサ。
【請求項２】
前記ソース領域及び前記ドレイン領域が非対称構造を有している、請求項１に記載の画像センサ。
【請求項３】
前記ソース領域が、
前記基板の界面に形成され、前記ゲート電極と位置合わせがなされている第１のドーピング領域と、
前記ゲート電極から間隔をおいて前記第１のドーピング領域の下に形成された第２のドーピング領域と
を備えている、請求項１に記載の画像センサ。
【請求項４】
前記第１のドーピング領域は前記第２のドーピング領域よりも濃度が低い、請求項３に記載の画像センサ。
【請求項５】
前記第１のドーピング領域及び前記第２のドーピング領域は導電型が同一である、請求項３に記載の画像センサ。
【請求項６】
前記ドレイン領域の下に形成されたドーピング領域は、前記第１のドーピング領域及び前記第２のドーピング領域とは導電型が異なる、請求項１に記載の画像センサ。
【請求項７】
前記第１のドーピング領域は前記第２のドーピング領域よりも濃度が低い、請求項１に記載の画像センサ。
【請求項８】
前記電界減衰領域は前記第１のドーピング領域よりも濃度が低い、請求項７に記載の画像センサ。
【請求項９】
前記電界減衰領域は前記第１のドーピング領域及び前記第２のドーピング領域と導電型が同じである、請求項７に記載の画像センサ。
【請求項１０】
光生成電荷を収集する光検出デバイスを形成するステップと、
浮遊拡散領域を形成するステップと、
前記光検出デバイスから前記浮遊拡散領域へと前記光生成電荷を伝達する伝達トランジスタを形成するステップと、
前記浮遊拡散領域の電位を表す信号出力を生成する駆動トランジスタを形成するステップと
を含んでおり、
前記駆動トランジスタを形成するステップが、
相互に間隔をおいてソース領域及びドレイン領域を基板に形成するサブステップと、
前記ドレイン領域の一部に重複するように前記基板上にゲート電極を形成するサブステップと、
前記ソース領域及び前記ドレイン領域の下にドーピング領域を形成するサブステップと
を含み、
前記ソース領域及びドレイン領域を形成するサブステップが、
前記ゲート電極の両側に隣接する前記ソース領域及び前記ドレイン領域の第１のドーピング領域を形成するサブサブステップと、
前記ゲート電極から間隔をおいて前記第１のドーピング領域の下に第２のドーピング領域を形成するサブサブステップと、
前記ゲート電極と前記ドレイン領域の前記第１のドーピング領域に部分的に重複し、かつ前記第１のドーピング領域よりも浅い電界減衰領域を形成するサブサブステップと
を含むものである、画像センサを製造する方法。
【請求項１１】
前記第１のドーピング領域は前記第２のドーピング領域よりも濃度が低い、請求項１０に記載の方法。
【請求項１２】
前記電界減衰領域は前記第１のドーピング領域よりも濃度が低い、請求項１１に記載の方法。
【請求項１３】
前記電界減衰領域は、前記第１のドーピング領域及び前記第２のドーピング領域と導電型が同じである、請求項１０に記載の方法。
【請求項１４】
前記電界減衰領域を形成するサブサブステップが、１×１０１２〜１×１０１３イオン／ｃｍ２の用量のヒ素イオンを使用するイオン注入プロセスを含むものである、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体製造技術に関し、具体的には画像センサ及びその製造方法に関し、さらに具体的にはＣＭＯＳ画像センサ及びその製造方法に関する。
【背景技術】
【０００２】
画像センサは、光学画像を電気信号に変換する半導体デバイスである。この画像センサは、電荷結合素子（ＣＣＤ）画像センサと、相補型金属酸化膜半導体（ＣＭＯＳ）画像センサとに分類される。
【０００３】
ＣＭＯＳ画像センサの単位画素の多くは、３−Ｔｒ構造または４−Ｔｒ構造を有している。３−Ｔｒ構造または４−Ｔｒ構造は、１−Ｔｒ構造とは異なり、電圧バッファとして機能するソース・フォロワ・トランジスタ（以下、駆動トランジスタと呼ぶ）を有している。
【０００４】
図１は、従来の４−Ｔｒ構造における単位画素の等価回路図である。図２は、図１の単位画素が有する光検出デバイスとしてのフォトダイオードと、伝達トランジスタと、浮遊拡散領域（floating diffusion region）と、駆動トランジスタとを示した断面図である。
【０００５】
図１及び図２を参照すると、単位画素はフォトダイオードＰＤを１つ有し、さらにトランジスタを４つ有している。４つのトランジスタは、フォトダイオードＰＤにより収集された光生成電荷を浮遊拡散領域ＦＤへと伝達する伝達トランジスタＴｘと、浮遊拡散領域ＦＤの電位を所望の値に設定し、かつ浮遊拡散領域ＦＤをリセットするリセットトランジスタＲｘと、ソースフォロワによって構成された電圧バッファとして作用するように、浮遊拡散領域ＦＤに蓄積された電荷に基づいて動作する駆動トランジスタＤｘと、スイッチングによってアドレス指定を実行する選択トランジスタＳｘとを有している。
【０００６】
しかし、このようなＣＭＯＳ画像センサには、電荷送信効率及び電荷蓄積性能が画像欠陥をもたらす暗電流によって低下するという問題がある。暗電流とは、光の入力がない状態でＣＭＯＳ画像センサの光検出デバイスに蓄積される電荷のことである。暗電流は、種々の欠陥またはシリコン基板の表面に存在するダングリングボンドによって起きることが知られている。
【０００７】
加えて、暗電流の原因の１つは、駆動トランジスタＤｘの対称構造の場合もある。駆動トランジスタＤｘのドレインＤ及びソースＳは、従来のトランジスタと同様にゲートＧに対して対称構造を有している。このような構造の画素を駆動させると、比較的高レベルの電圧が電源電圧端子から駆動トランジスタＤｘのドレインＤに印加され、浮遊拡散領域ＦＤに蓄積されている電荷に相当する電圧、つまり外部光にしたがって変化する電圧周波数がゲートＤに印加される。結果として、高電位がドレインＤとゲートＧとの間に生成され、二次電子としてのホットキャリアが、高電位によってもたらされた高電界により駆動トランジスタＤｘのチャネルに生成される。このようなホットキャリアは浮遊拡散領域ＦＤ及びフォトダイオードＰＤに取り込まれ蓄積されて、たとえ画像が撮影されていなくても、あたかも画像が撮影されたかのようにスクリーンに対してカラードットや白色ドットなどの画像欠陥をもたらす。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
したがって、本発明は、従来技術の問題及び以下の課題を解決することを目的とする。
【０００９】
第１に、本発明は、トランジスタのゲートとドレインとの間の高電界ゆえに生成されるホットキャリアによってもたらされる雑音成分を削減することのできるトランジスタを提供する。
【００１０】
第２に、本発明は、トランジスタのゲートとドレインとの間の高電界ゆえに生成されるホットキャリアによってもたらされる雑音成分を削減することのできるトランジスタの製造方法を提供する。
【００１１】
第３に、本発明は、電圧バッファとしての駆動トランジスタを有し、該駆動トランジスタのチャネルにおける二次電子の発生を抑制することにより暗電流による画像欠陥の発生を防止することのできる画像センサを提供する。
【００１２】
第４に、本発明は、電圧バッファとしての駆動トランジスタを有し、該駆動トランジスタのチャネルにおける二次電子の発生を抑制することにより暗電流による画像欠陥の発生を防止することのできる画像センサの製造方法を提供する。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の実施形態によれば、基板上に形成されたゲート電極と、該ゲート電極の両側に露出した該基板にそれぞれ形成されたソース領域及びドレイン領域とを備えたトランジスタであって、該ドレイン領域の一部が該ゲート電極に重複するように該ソース領域側に拡張している、トランジスタが提供される。
【００１４】
上記課題を解決するために、本発明の別の実施形態によれば、基板上に形成されたゲート電極と、該ゲート電極の両側に露出した該基板にそれぞれ形成されたソース領域及びドレイン領域と、該ドレイン領域に形成されており、該ゲート電極に部分的に重複する電界減衰領域とを備えたトランジスタが提供される。
【００１５】
上記課題を解決するために、本発明のさらに別の実施形態によれば、光検出デバイスで収集された光電荷を浮遊拡散領域に伝達する伝達トランジスタと、該浮遊拡散領域の電位を所望の値に設定またはリセットするリセットトランジスタと、該浮遊拡散領域に接続されたゲート電極及び電源電圧端子に接続されたドレイン領域を有するトランジスタとして構成され、かつ該浮遊拡散領域に蓄積した電荷に基づいて動作する駆動トランジスタと、該駆動トランジスタの該ソース領域から信号の出力を伝達する選択トランジスタとを備えた画像センサが提供される。
【００１６】
上記課題を解決するために、本発明の別の実施形態によれば、基板に形成され、かつ相互に間隔をおいたソース領域及びドレイン領域の第１のドーピング領域を形成するステップと、該ドレイン領域の該第１のドーピング領域の一部に重複するように該基板上にゲート電極を形成するステップと、該ゲート電極の両側に露出した該第１のドーピング領域の下にソース領域及びドレイン領域の第２のドーピング領域を形成するステップとを含むトランジスタ製造方法が提供される。
【００１７】
上記課題を解決するために、本発明のさらに別の実施形態によれば、基板の界面に電界減衰領域を形成するステップと、該電界減衰領域の一部に重複するように該基板上にゲート電極を形成するステップと、該ゲート電極の両側に露出した該電界減衰領域の下にソース領域及びドレイン領域を形成するステップとを含むトランジスタ製造方法が提供される。
【００１８】
上記課題を解決するために、本発明のさらに別の実施形態によれば、ソースフォロワによって構成されたトランジスタを備えた画像センサの製造方法であって、該トランジスタが形成される領域の基板の界面に電界減衰領域を形成するステップと、該電界減衰領域の一部に重複するように該基板上にゲート電極を形成するステップと、該ゲート電極の両側に露出した該電界減衰領域の下にソース領域及びドレイン領域を形成するステップとを含む方法が提供される。
【発明の効果】
【００１９】
上記から分かるように、比較的低濃度のドーピング領域を、ゲート電極の一部に重複するように駆動トランジスタのドレイン領域に形成することができる。その結果、ドレイン領域に印加される高電界を減衰させ、可視光線帯域における二次電子及び光の生成を低減し、画像欠陥の発生を防止することができる。
【図面の簡単な説明】
【００２０】
【図１】従来のＣＭＯＳ画像センサの単位画素の等価回路図である。
【図２】図１に示した単位画素が有する複数の素子の断面図である。
【図３】本発明の第１の実施形態に基づくＣＭＯＳ画像センサの断面図である。
【図４】図４Ａ及び図４Ｂは、図３に示したＣＭＯＳ画像センサの製造方法を示す断面図である。
【図５】本発明の第２の実施形態に基づくＣＭＯＳ画像センサの断面図である。
【図６】図６Ａ及び図６Ｂは、図５に示したＣＭＯＳ画像センサの製造方法を示す断面図である。
【図７】第２の実施形態により製造されたトランジスタ及び従来の製造方法により製造されたトランジスタのゲート誘導ドレインリーク（ＧＩＤＬ）電流を示す図である。
【発明を実施するための形態】
【００２１】
次に、本発明について、好ましい実施形態を示した添付の図面を参照して説明する。図面において、層及び領域の厚さ及び間隔はわかりやすくするために拡大している場合もある。加えて、ある層が別の層または基板の上に形成されるものとして説明される場合には、この層は、当該別の層または基板の上に直接形成されてもよいし、第３の層がこれらの間に介在してもよいことを意味する。同一の参照番号は本明細書全体を通して同一の要素を示している。
【００２２】
［第１の実施形態］
図３は、本発明の第１の実施形態におけるトランジスタの断面図である。ＣＭＯＳ画像センサの単位画素において、４つの要素のみ、つまり光検出デバイス１０９と、伝達トランジスタＴｘと、浮遊拡散領域（floating diffusion region）１１３と、駆動トランジスタＤｘとが示されている。
【００２３】
図３によれば、本発明の第１の実施形態におけるトランジスタは駆動トランジスタＤｘである。これは、基板１００上に形成されたゲート電極１０７と、ゲート電極１０７の両サイドに露出するように基板にそれぞれ形成されたソース領域１１１及びドレイン領域１１２とを有している。
【００２４】
ソース領域１１１及びドレイン領域１１２は非対称な構造を有している。つまり、ドレイン領域１１２は、ゲート電極１０７に重なるようにソース領域１１１の方向へ部分的に拡張している。図３の部分Ａを参照されたい。ソース領域１１１は、ゲート電極１０７に重ならずにゲート電極１０７と位置合わせがなされている。
【００２５】
ドレイン領域１１２は基板１００の界面に形成されており、ゲート電極１０７に部分的に重複している第１のドーピング領域１０４と、ゲート電極１０７から間隔をおいて第１のドーピング領域１０４の下に形成された第２のドーピング領域１１０とを有している。第１のドーピング領域１０４は、第２のドーピング領域１１０よりも濃度が低い。第１のドーピング領域１０４及び第２のドーピング領域１１０は、導電型が同一である。
【００２６】
ソース領域１１１は基板１００の界面に形成されており、ゲート電極１０７と位置合わせがされている第１のドーピング領域と、ゲート電極１０７から間隔をおいて第１のドーピング領域１０４の下に形成された第２のドーピング領域１１０とを有している。第１のドーピング領域１０４は第２のドーピング領域１１０よりも濃度が低い。第１のドーピング領域１０４及び第２のドーピング領域１１０は導電型が同一である。
【００２７】
本発明の第１の実施形態におけるトランジスタはさらに、ソース領域１１１及びドレイン領域１１２の第１のドーピング領域１０４の下に形成された第３のドーピング領域１０３を有している。第３のドーピング領域１０３はハロー領域（halo region）であり、第１のドーピング領域１０４及び第２のドーピング領域１１０とは導電型が異なる。例えば、トランジスタがｎ型金属酸化膜半導体（ＮＭＯＳ）で形成されていて、第１のドーピング領域１０４及び第２のドーピング領域１１０がｎ型である場合には、第３のドーピング領域１０３はｐ型である。
【００２８】
図４Ａ及び図４Ｂは、図３に示したトランジスタの製造方法を示す断面図である。
【００２９】
まず、図４Ａに示しているように、分離層１０２が基板１００に形成される。
【００３０】
基板１００は半導体基板であり、バルク基板、シリコン・オン・インシュレータ（ＳＯＩ）基板としてもよい。良好な干渉特性を有するＳＯＩ基板が好ましい。
【００３１】
分離層１０２は、シリコンの局所的酸化（local oxidation of silicon、ＬＯＣＯＳ）、または浅型トレンチ分離（shallow trench isolation、ＳＴＩ）によって形成することができる。高集積に好都合なＳＴＩを使用することが好ましい。分離層１０２は、酸化層ベース材料、例えば高密度プラズマ（ＨＤＰ）酸化層から形成される。
【００３２】
そして、ウェル１０１が基板１００に形成される。例えば、トランジスタがＮＭＯＳで形成される場合にはＰウェルが形成され、トランジスタがＰＭＯＳで形成される場合にはＮウェルが形成される。ここでは、Ｐウェルが形成される。
【００３３】
ウェル１０１を形成するステップは限定されるものではない。例えば、ウェル１０１は、分離層１０２を形成する前に形成されてもよいし、分離層１０２を形成した後に形成されてもよい。
【００３４】
次に、第３のドーピング領域１０３が、ハロー領域として作用するようにウェル１０１に形成されてもよい。第３のドーピング領域１０３はソース領域１１１とドレイン領域１１２との間に形成される。具体的には、第３のドーピング領域１０３は、（図示していない）チャネルが形成されることになる領域の下に形成される。より具体的には、第３のドーピング領域１０３は第１のドーピング領域１０４の下に形成される。第３のドーピング領域１０３はｐ型導電性として形成される。
【００３５】
次いで、ＣＭＯＳ画像センサの駆動トランジスタＴｘが形成されることになる領域、具体的にはソース領域１１１及びドレイン領域１１２とチャネルとが形成されることになる領域を部分的に露出させるようにイオン注入マスクが形成される。イオン注入マスクを用いたイオン注入プロセスが、基板１００の界面に第１のドーピング領域１０４を形成するために行われる。第１のドーピング領域１０４はｎ型導電性として形成される。具体的には、第１のドーピング領域１０４は、リン（Ｐ）などのＩＩＩ族の材料またはヒ素（Ａｓ）などのｎ型不純物を使用して比較的低レベルの注入エネルギーで形成される。より具体的には、第１のドーピング領域１０４は、容易にイオン注入可能なヒ素イオンを使用して低レベルのイオン注入エネルギー１×１０１２〜１×１０１３イオン／ｃｍ２の用量で基板１００の界面に形成される。
【００３６】
次に、図４Ｂに示されているように、ゲート電極１０７が基板１００上に形成される。ＣＭＯＳ画像センサにおいて、単位画素が図１に示されているような４−Ｔｒ構造で形成される場合には、トランジスタＴｘ、Ｒｘ、Ｄｘ、Ｓｘのゲート電極が同時に形成される。
【００３７】
駆動トランジスタＤｘのゲート電極１０７は、ドレイン領域１１２の第１のドーピング領域１０４に部分的に重なるように形成される。つまり、ドレイン領域１１２のドーピング領域１０４は、駆動トランジスタＤｘのゲート電極１０７の下に位置することになる。他方、ゲート電極１０７は、ソース領域１１１の第１のドーピング領域１０４とは重ならないように形成される。つまり、ソース領域１１１の第１のドーピング領域１０４はゲート電極１０７と位置合わせがなされている。
【００３８】
ゲート電極１０７は、ゲート絶縁層１０５及びゲート導電層１０６から形成される。ゲート絶縁層１０５は酸化シリコン層から形成される。ゲート導電層１０６は、多結晶シリコン層または多結晶シリコン層及び金属シリサイド層の積層構造から形成される。例えば、金属シリサイド層は、タングステンシリサイド層またはコバルトシリサイド層から形成される。
【００３９】
例えば、ゲート電極１０７の形成方法について説明する。まず、酸化シリコン層が酸化プロセスによって基板１００上に形成される。次いで、酸化シリコン層上に多結晶シリコン層を堆積させた後に、多結晶シリコン層及び酸化シリコン層がエッチングされてゲート電極１０７が形成される。
【００４０】
次に、光検出デバイス１０９が形成される。光検出デバイス１０９は、伝達トランジスタＴｘのゲート電極１０７の一方の側にある露出した基板１００に形成される。光検出デバイス１０８は、伝達トランジスタＴｘのゲート電極１０７と位置合わせがなされる。光検出デバイス１０９は、正孔蓄積デバイス（ＨＡＤ）またはピンフォトダイオード（ＰＰＤ）構造で形成されてもよい。
【００４１】
次に、スペーサ１０８がゲート電極１０７の両方の側壁に形成されてもよい。スペーサ１０８は光検出デバイス１０９の形成前に形成されてもよい。スペーサ１０８は、酸化層、または酸化層及び窒化層の積層構造から形成されてもよい。
【００４２】
次に、ソース領域１１１及びドレイン領域１１２の第２のドーピング領域１１０が、ゲート電極１０７の両側に露出した基板１００に形成される。スペーサ１０８が形成される場合には、第２のドーピング領域１１０はスペーサ１０８によってカバーされず、外部に露出した基板１００に形成される。
【００４３】
第２のドーピング領域１１０は、単位画素が４−Ｔｒ構造を有するＣＭＯＳ画像センサのトランジスタＤｘ、Ｒｘ、Ｓｘのゲート電極の両側に露出した基板１００に同時に形成される。当然、第２のドーピング領域１１０はまた、光検出デバイス１０９、つまりフォトダイオードが形成される領域を除いて、伝達トランジスタＴｘのゲート電極の一方の側に露出した基板１００に形成される。伝達トランジスタＴｘに形成された第２のドーピング領域は浮遊拡散領域１１３として機能する。
【００４４】
第２のドーピング領域１１０は、イオン注入プロセスによりフォトダイオードが形成されることになる領域をカバーするためのイオン注入マスクを使用して形成されるため、ゲート電極１０７と共に、イオン注入マスクとして第２のドーピング領域１１０はゲート電極１０７と位置合わせがなされることになる。スペーサ１０８が存在する場合には、第２のドーピング領域１１０はスペーサ１０８と位置合わせがなされることになる。第２のドーピング領域１１０は、第１のドーピング領域１０４と同じ導電型、つまりｎ型導電性として形成される。第２のドーピング領域１１０は、第１のドーピング領域１０４のイオン注入プロセスよりも高いレベルのイオン注入エネルギー及びより多い用量を使用して、第１のドーピング領域１０４より大きな深さ及び高い濃度を有するように形成される。
【００４５】
［第２の実施形態］
図５は、本発明の第２の実施形態におけるトランジスタの断面図である。ここでは、４つの要素のみ、つまり光検出デバイス２０９と、伝達トランジスタＴｘと、浮遊拡散領域２１４と、駆動トランジスタＤｘとが示されている。
【００４６】
図５を参照すると、本発明の第２の実施形態におけるトランジスタは、基板２００上に形成されたゲート電極２０７と、それぞれゲート電極２０７の両側に露出した基板２００に形成されたソース領域２１２及びドレイン領域２１３と、ドレイン領域２１３（基板の界面）に形成され、かつゲート電極２０７に部分的に重複した電界減衰領域２０４とを有している。
【００４７】
ドレイン領域２１３はゲート電極２０７と位置合わせがなされており、電界減衰領域２０４の下に形成された第１のドーピング領域２０８と、ゲート電極２０７から間隔をおいて第１のドーピング領域２０８の下に形成された第２のドーピング領域２１１とを有している。第１のドーピング領域２０８は、第２のドーピング領域２１１よりも濃度が低く、電界減衰領域２０４よりも濃度が高い。
【００４８】
電界減衰領域２０４は、第１のドーピング領域２０８及び第２のドーピング領域２１１と同じ導電型、例えばｎ型導電性となるように形成されている。電界減衰領域２０４は、第１のドーピング領域２０８よりも浅く、第１のドーピング領域２０８よりも濃度が低い。
【００４９】
ソース領域２１２は基板２００の界面に形成されており、ゲート電極２０７と位置合わせがなされた第１のドーピング領域２０８と、ゲート電極２０７から間隔をおいて第１のドーピング領域２０８の下に形成された第２のドーピング領域２１１とを有している。第１のドーピング領域２０８は、第１のドーピング領域２０８よりも濃度が低い。第１のドーピング領域２０８及び第２のドーピング領域２１１は同じ導電型である。
【００５０】
本発明の第２の実施形態におけるトランジスタはさらに、ソース領域２１２及びドレイン領域２１３の第１のドーピング領域２０８の下に形成された第３のドーピング領域２０３を有している。第３のドーピング領域２０３はハロー領域であり、第１のドーピング領域２０８及び第２のドーピング領域２１１とは導電型が異なる。例えば、トランジスタがＮＭＯＳで形成されており、かつ第１のドーピング領域２０８及び第２のドーピング領域２１１がｎ型導電性である場合には、第３のドーピング領域２０３はｐ型導電性である。
【００５１】
図６Ａ及び図６Ｂは、図５に示したトランジスタの製造方法を示す断面図である。
【００５２】
まず、図６Ａに示されているように、ウェル２０１と、分離層２０２と、第３のドーピング領域２０３とが、図４Ａに示した本発明の第１の実施形態と同じ方法で形成される。
【００５３】
次に、ＣＭＯＳ画像センサの駆動トランジスタが形成されることになる領域、具体的には、ドレイン領域２１３及びチャネルが形成されることになる領域を部分的に露出させるようにイオン注入マスクが形成される。イオン注入マスクを用いたイオン注入プロセスが、基板２００の界面に電界減衰領域２０４を形成するために行われる。電界減衰領域２０４はｎ型導電性として形成される。具体的には、電界減衰領域２０４は、容易にイオン注入可能なヒ素イオンを使用して低レベルのイオン注入エネルギー１×１０１２〜１×１０１３イオン／ｃｍ２の用量で基板２００の界面に形成される。
【００５４】
次に、図６Ｂに示されているように、ゲート電極２０７及び光検出デバイス２０９が形成される。
【００５５】
次に、ソース領域２１２及びドレイン領域２１３の第１のドーピング領域が、ゲート電極２０７の両側に露出した基板２００に形成される。第１のドーピング領域２０８はゲート電極２０７と位置合わせがなされており、かつ電界減衰領域２０４の下に形成される。第１のドーピング領域２０８は、電界減衰領域２０４と同じ導電型、例えばｎ型導電性である。加えて、第１のドーピング領域２０８は、電界減衰領域２０４より濃度が高い。
【００５６】
次に、スペーサ２１０が、ゲート電極２０７の両側壁に形成されてもよい。
【００５７】
次に、ソース領域２１２及びドレイン領域２１３の第２のドーピング領域２１１が、ゲート電極２０７の両側に露出した第１のドーピング領域２０８の下に形成される。スペーサ２１０が形成される場合には、第２のドーピング領域２１１はスペーサ２１０の両側に露出した第１のドーピング領域２０８の下に形成される。第２のドーピング領域２１１は、第１のドーピング領域２０８と同じ導電型、例えばｎ型導電性として形成される。加えて、第２のドーピング領域２１１は、第１のドーピング領域２０８よりも濃度が高い。
【００５８】
ＣＭＯＳ画像センサの単位画素を構成するトランジスタのうち、本発明の第１及び第２の実施形態によって具体的に説明したランジスタは、ソースフォロワとして作用する駆動トランジスタを用いてもよい。図１に示されているように、ゲート電極は浮遊拡散領域ＦＤに接続されており、ドレイン領域は電源電圧端子ＣＤＤに接続されているため、駆動トランジスタＤｘは浮遊拡散領域ＦＤに蓄積されている電荷に基づいて動作する。
【００５９】
上記のように、浮遊拡散領域ＦＤに蓄積している電荷が多いほど、駆動トランジスタＤｘのゲート電極とドレイン領域との間の電圧差は大きくなり、ドレイン領域周辺に高電界が生成されることになる。このような高電界は、暗電流として作用する二次電子（ホットキャリア）の発生を促進する。二次電子は、浮遊拡散領域ＦＤ及びこれに隣接する光検出デバイスＰＤに取り込まれる。厳密には、二次電子は４００〜１０００ｎｍの帯域内で光を生成し、この光は浮遊拡散領域ＦＤ及び光検出デバイスＰＤに取り込まれて、カラードットまたは白色ドットなどの画像欠陥をスクリーン上にもたらす。
【００６０】
したがって、比較的低濃度レベルのドーピング領域が、本発明の第１及び第２の実施形態と同様に、ゲート電極の一部に重複するように駆動トランジスタのドレイン領域に形成される。低濃度ドーピング領域は、ドレイン領域に印加された高電界を減衰させるように機能する。ドレイン領域で減衰した（低下した）電界による可視光帯域内の二次電子及び光の発生を低濃度ドーピング領域で低減させることができる。
【００６１】
図７は、第２の実施形態に基づいて製造されたトランジスタと従来の製造方法で製造されたトランジスタとのＧＩＤＬ電流を示す図である。ＧＩＤＬテストは、０．１Ｖまたは３Ｖがドレイン領域に印加され、かつ本発明の第１の実施形態にしたがったトランジスタ及び従来のトランジスタのソース領域及びバルクに０Ｖが印加されるという条件で行う。
【００６２】
図７に示されているＧＩＤＬテストの測定結果から、ゲート電圧ＶＧが０Ｖ未満の場合のＧＩＤＬ電流の大きさは、第２の実施形態においては従来技術よりもかなり小さいことがわかる。したがって、ホットキャリアの発生が改善されたことが間接的に確認できる。
【００６３】
本発明の実施形態は、ＣＭＯＳ画像センサの単位画素を構成する駆動トランジスタを参照して説明したが、これは理解の便宜のために過ぎず、ソースフォロワとして作用するすべての半導体デバイスに適用することもできる。
【００６４】
本発明はこの特定の実施形態を参照して説明したが、添付の特許請求の範囲に記載されている本発明及びこの等価物の主旨または範囲から逸脱することなく、本発明に対して種々の修正及び変形例がなされうることを当業者は理解されたい。
【符号の説明】
【００６５】
１００、２００  基板
１０１、２０１  シェル
１０２、２０２  分離層
１０３、２０３  第３のドーピング領域
１０４、２０８  第１のドーピング領域
１０５、２０５  ゲート絶縁層
１０６、２０６  ゲート導電層
１０７、２０７  ゲート電極
１０８、２１０  スペーサ
１０９、２０９  光検出デバイス（フォトダイオード）
１１０、２１１  第２のドーピング領域
１０９、２０９  ソース領域
１１２、２１３  ドレイン領域
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図７】
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