(57)【特許請求の範囲】
【請求項１】
第１の不純物濃度を有する第１導電形の炭化珪素を含み、第１部分を有する第１半導体領域と、
前記第１半導体領域の上側に設けられ、第２導電形の炭化珪素を含む第２半導体領域と、
前記第２半導体領域の上側に設けられ、第１導電形の炭化珪素を含む第３半導体領域と、
前記第１部分と、前記第２半導体領域及び前記第３半導体領域と、のあいだに設けられ、第２導電形の炭化珪素を含む第４半導体領域と、
前記第１部分と、前記第２半導体領域と、のあいだに設けられた第１領域を有し、前記第１の不純物濃度よりも高い第２の不純物濃度を有する第１導電形の炭化珪素を含む第５半導体領域と、
前記第１半導体領域、前記第３半導体領域及び前記第４半導体領域の上側に設けられた絶縁膜と、
前記絶縁膜の上に設けられた制御電極と、
前記第３半導体領域と導通する第１電極と、
前記第１半導体領域と導通する第２電極と、
を備え、
前記第５半導体領域の前記第３半導体領域と前記第１部分とを結ぶ方向の長さは、前記第４半導体領域の前記方向の長さと等しい半導体装置。
【請求項２】
第１の不純物濃度を有する第１導電形の炭化珪素を含み、第１部分を有する第１半導体領域と、
前記第１半導体領域の上側に設けられ、第２導電形の炭化珪素を含む第２半導体領域と、
前記第２半導体領域の上側に設けられ、第１導電形の炭化珪素を含む第３半導体領域と、
前記第１部分と、前記第２半導体領域及び前記第３半導体領域と、のあいだに設けられ、第２導電形の炭化珪素を含む第４半導体領域と、
前記第１部分と、前記第２半導体領域と、のあいだに設けられた第１領域を有し、前記第１の不純物濃度よりも高い第２の不純物濃度を有する第１導電形の炭化珪素を含む第５半導体領域と、
前記第１半導体領域、前記第３半導体領域及び前記第４半導体領域の上側に設けられた絶縁膜と、
前記絶縁膜の上に設けられた制御電極と、
前記第３半導体領域と導通する第１電極と、
前記第１半導体領域と導通する第２電極と、
を備え、
前記第１領域の不純物濃度は、前記第４半導体領域から離れる方向に漸増する半導体装置。
【請求項３】
前記第５半導体領域の前記第３半導体領域と前記第１部分とを結ぶ方向の長さは、前記第４半導体領域の前記方向の長さと等しい請求項２記載の半導体装置。
【請求項４】
前記第５半導体領域は、前記第２半導体領域の前記第３半導体領域とは反対側に設けられ前記第１領域と連通する第２領域を有する請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２半導体領域は、第３の不純物濃度を有し、
前記第４半導体領域は、前記第３の不純物濃度以下の第４の不純物濃度を有する請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１半導体領域と、前記第２電極と、のあいだに設けられ、炭化珪素を含む基板をさらに備えた請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記基板は、第１導電形である請求項６記載の半導体装置。
【請求項８】
前記基板は、第２導電形である請求項６記載の半導体装置。
【請求項９】
前記第１部分をあいだにして、一対の前記第２半導体領域、一対の前記第３半導体領域、一対の前記第４半導体領域及び一対の前記第５半導体領域が設けられた請求項１〜８のいずれか１つに記載の半導体装置。
【請求項１０】
前記一対の第４半導体領域の前記第３半導体領域と前記第１部分とを結ぶ方向の間隔は、前記一対の第２半導体領域の前記方向の間隔よりも短い請求項９記載の半導体装置。
【請求項１１】
第１導電形の炭化珪素を含み、第１の不純物濃度を有する第１半導体領域の主面上に第１被膜を形成し、前記第１被膜の上に第１マスクパターンを形成する工程と、
前記第１被膜の上、及び、前記第１マスクパターンの上に第２被膜を形成する工程と、
前記第２被膜をエッチングして前記第１マスクパターンの側面に残った前記第２被膜による第２マスクパターンを形成する工程と、
前記第２マスクパターンを介して前記第１半導体領域にイオン注入して第１導電形の炭化珪素を含む第３半導体領域を形成する工程と、
前記第２マスクパターンを介して前記第１半導体領域にイオン注入して前記第２半導体領域の下側に第２導電形の炭化珪素を含む第２半導体領域を形成する工程と、
前記第２マスクパターンを除去する工程と、
前記第１マスクパターンを介して前記第１半導体領域にイオン注入して、前記第１半導体領域の、前記主面と垂直な方向にみたときに前記第２半導体領域及び前記第３半導体領域と、前記第１マスクパターンと、のあいだの領域に第２導電形の炭化珪素を含む第４半導体領域を形成する工程と、
前記第１マスクパターンを介して前記第１半導体領域にイオン注入して、前記第４半導体領域の下側で前記第２半導体領域と隣接する第１領域に第１導電形の炭化珪素を含み、前記第１の不純物濃度よりも高い第２の不純物濃度を有する第５半導体領域を形成する工程と、
を備えた半導体装置の製造方法。
【請求項１２】
前記第５半導体領域を形成する工程において、前記前記第２半導体領域と、前記第１半導体領域と、のあいだに設けられ、前記第１領域と連通する第２領域を形成することを含む請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第５半導体領域を形成する工程において、前記第１領域の不純物濃度が前記第４半導体領域から前記第１部分に向かう方向に漸増するように前記第５半導体領域を形成することを含む請求項１１または１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）と比較してバンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。このようなＳｉＣの特性を利用して低損失かつ高温動作に優れた半導体装置を実現することができる。ＳｉＣを用いた半導体装置においては、更なる低オン抵抗化が望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４６２７２１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、オン抵抗を低減できる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、第５半導体領域と、絶縁膜と、制御電極と、第１電極と、第２電極と、を備える。第１半導体領域は、第１の不純物濃度を有する第１導電形の炭化珪素を含み、第１部分を有する。第２半導体領域は、前記第１半導体領域の上側に設けられ、第２導電形の炭化珪素を含む。第３半導体領域は、前記第２半導体領域の上側に設けられ、第１導電形の炭化珪素を含む。第４半導体領域は、前記第１部分と、前記第２半導体領域及び前記第３半導体領域と、のあいだに設けられ、第２導電形の炭化珪素を含む。第５半導体領域は、前記第１部分と、前記第２半導体領域と、のあいだに設けられた第１領域を有し、前記第１の不純物濃度よりも高い第２の不純物濃度を有する第１導電形の炭化珪素を含む。絶縁膜は、前記第１半導体領域、前記第３半導体領域及び前記第４半導体領域の上側に設けられる。制御電極は、前記絶縁膜の上に設けられる。第１電極は、前記第３半導体領域と導通する。第２電極は、前記第１半導体領域と導通する。前記第５半導体領域の前記第３半導体領域と前記第１部分とを結ぶ方向の長さは、前記第４半導体領域の前記方向の長さと等しい。
実施形態に係る別の半導体装置は、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、第５半導体領域と、絶縁膜と、制御電極と、第１電極と、第２電極と、を備える。第１半導体領域は、第１の不純物濃度を有する第１導電形の炭化珪素を含み、第１部分を有する。第２半導体領域は、前記第１半導体領域の上側に設けられ、第２導電形の炭化珪素を含む。第３半導体領域は、前記第２半導体領域の上側に設けられ、第１導電形の炭化珪素を含む。第４半導体領域は、前記第１部分と、前記第２半導体領域及び前記第３半導体領域と、のあいだに設けられ、第２導電形の炭化珪素を含む。第５半導体領域は、前記第１部分と、前記第２半導体領域と、のあいだに設けられた第１領域を有し、前記第１の不純物濃度よりも高い第２の不純物濃度を有する第１導電形の炭化珪素を含む。絶縁膜は、前記第１半導体領域、前記第３半導体領域及び前記第４半導体領域の上側に設けられる。制御電極は、前記絶縁膜の上に設けられる。第１電極は、前記第３半導体領域と導通する。第２電極は、前記第１半導体領域と導通する。前記第１領域の不純物濃度は、前記第４半導体領域から離れる方向に漸増する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図２】チャネル周辺の模式的拡大断面図である。
【図３】（ａ）及び（ｂ）は、本実施形態と参考例との比較を例示する模式的断面図である。
【図４】（ａ）及び（ｂ）は、不純物濃度分布を例示する模式図である。
【図５】第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図６】第３の実施形態に係る半導体装置の製造方法を例示するフローチャートである。
【図７】（ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
【図８】（ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
【図９】（ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
【図１０】（ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
【図１１】第４の実施形態に係る半導体装置を例示する模式的断面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、本実施形態では、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。
また、以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図２は、図１におけるチャネル周辺の模式的拡大断面図である。
図１に表したように、第１の実施形態に係る半導体装置１１０は、第１半導体領域１０と、第２半導体領域２０と、第３半導体領域３０と、第４半導体領域４０と、第５半導体領域５０と、絶縁膜６０と、制御電極Ｇと、第１電極Ｄ１と、第２電極Ｄ２と、を備える。第１の実施形態に係る半導体装置１１０は、炭化珪素（ＳｉＣ）によるＤＩＭＯＳＦＥＴ（Double Implantation MOSFET）である。
【０００９】
第１半導体領域１０は、上方に突出した第１部分１１を有する。第１半導体領域１０は、第１導電形（ｎ−−形）のＳｉＣを含む。第１半導体領域１０は、第１の不純物濃度を有する。
実施形態において、第１半導体領域１０は、第１導電形（ｎ＋形）のＳｉＣを含む基板Ｓの上面Ｓ１上に、例えばエピタキシャル成長によって形成されている。
【００１０】
ここで、本実施形態では、基板Ｓの上面Ｓ１に直交する方向をＺ方向、Ｚ方向に直交する方向のうち１つをＸ方向、Ｚ方向及びＸ方向に直交する方向をＹ方向と言うことにする。また、基板Ｓから第１半導体領域１０に向かう方向を上（上側）、第１半導体領域１０から基板Ｓに向かう方向を下（下側）と言うことにする。
【００１１】
第１半導体領域１０は、第１部分１１と、第２部分１２と、を有する。第１部分１１は、第２部分１２の一部の上に設けられる。第１部分１１は、ＤＩＭＯＳＦＥＴのＪＦＥＴ（Junction Field Effect Transistor）領域である。第２部分１２は、ＤＩＭＯＳＦＥＴのドリフト領域である。
【００１２】
第２半導体領域２０は、第１半導体領域１０の上側に第１部分１１と並んで設けられ、第２導電形（ｐ形）のＳｉＣを含む。第２半導体領域２０は、第２部分１２の上で第１部分１１が設けられた一部以外の部分に設けられる。第２半導体領域２０は、ＤＩＭＯＳＦＥＴのｐ形ウェルである。第２半導体領域２０は、第１半導体領域１０の第２部分１２と、後述の第３半導体領域３０と、のあいだに設けられる。
【００１３】
第３半導体領域３０は、第２半導体領域２０の上側に設けられ第１導電形（ｎ＋形）のＳｉＣを含む。第３半導体領域３０は、ＤＩＭＯＳＦＥＴのソース領域である。
第２半導体領域２０の上側には、第３半導体領域３０に隣接してコンタクト領域２５が設けられている。コンタクト領域２５は、第２半導体領域２０の不純物濃度よりも高いｐ＋形である。
【００１４】
第４半導体領域４０は、第２半導体領域２０及び第３半導体領域３０と、第１部分１１と、のあいだに設けられ第２導電形（ｐ−形）のＳｉＣを含む。第４半導体領域４０は、ＤＩＭＯＳＦＥＴのチャネル領域として機能する。
【００１５】
第５半導体領域５０は、第２半導体領域２０と、第１部分１１と、のあいだに設けられた第１領域５１を有する。第５半導体領域５０は、第１導電形（ｎ−形）のＳｉＣを含む。すなわち、第５半導体領域５０は第２の不純物濃度を有する。第２の不純物濃度は、第１半導体領域１０の不純物濃度である第１の不純物濃度よりも高い。これにより、第５半導体領域５０は、ＤＩＭＯＳＦＥＴの空乏層の拡がりを調整する領域として機能する。
【００１６】
第１領域５１は、第４半導体領域４０と、第２部分１２と、のあいだ、及び、第３半導体領域３０と、第１部分１１と、のあいだに設けられる。第１領域５１の第３半導体領域３０と第１部分１１とを結ぶ方向（Ｙ方向）の長さは、第４半導体領域４０のＹ方向の長さとほぼ等しい。すなわち、第１領域５１は、第２半導体領域２０の第１部分１１側と、第４半導体領域４０の第２部分１２側の端部とにより構成される段差部分に設けられる。
【００１７】
本実施形態において、第５半導体領域５０は、第１領域５１と連通する第２領域５２を有する。第２領域５２は、第２半導体領域２０の第３半導体領域３０とは反対側、すなわち第２半導体領域２０と、第１半導体領域１０の第２部分１２と、のあいだに設けられる。これにより、第５半導体領域５０は、第４半導体領域４０の下側から第２半導体領域２０の側面及び下面に沿って設けられている。
【００１８】
絶縁膜６０は、第１半導体領域１０、第３半導体領域３０及び第４半導体領域４０の上側に設けられる。第１半導体領域１０の第１部分１１が露出する上面及びその延長面を第１主面１０ａとした場合、絶縁膜６０は第１主面１０ａに沿って連続的に設けられる部分を有する。第１主面１０ａと、後述する制御電極Ｇと、のあいだに設けられた絶縁膜６０の一部は、ＤＩＭＯＳＦＥＴのゲート絶縁膜である。また、絶縁膜６０は、制御電極Ｇと、後述する第１電極Ｄ１と、のあいだを絶縁する膜としても機能する。
絶縁膜６０には、例えば、酸化シリコン、窒化シリコン及び高誘電率材料（ｈｉｇｈ−ｋ材料）が用いられる。
【００１９】
制御電極Ｇは、絶縁膜６０の上に設けられる。すなわち、制御電極Ｇは、第１主面１０ａ上に設けられた絶縁膜６０の一部（ゲート絶縁膜）を介して設けられる。これにより、制御電極Ｇは、ＤＩＭＯＳＦＥＴのゲート電極として機能する。制御電極Ｇには、例えば多結晶シリコン、金属材料（ＴｉＮ、Ａｌ、Ｒｕ、Ｗ、ＴａＳｉＮ等）が用いられる。
【００２０】
第１電極Ｄ１は、第３半導体領域３０と導通する。第１電極Ｄ１は、絶縁膜６０によって制御電極Ｇと電気的に絶縁される。第１電極Ｄ１は、第１主面１０ａに露出する第３半導体領域３０と接する。第１電極Ｄ１は、ＤＩＭＯＳＦＥＴのソース電極である。なお、本実施形態において、第１電極Ｄ１は、第１主面１０ａに露出するコンタクト領域２５にも接する。これにより、第１電極Ｄ１は、ＤＩＭＯＳＦＥＴのソース領域及びｐ形ウェルの共通電極として機能する。
【００２１】
第２電極Ｄ２は、第１半導体領域１０と導通する。第１半導体領域１０は、第１半導体領域１０の第１主面１０ａとは反対側の面である第２主面１０ｂで、基板Ｓと接続される。第２電極Ｄ２は、基板Ｓの上面Ｓ１とは反対側の下面Ｓ２に設けられている。第２電極Ｄ２は、ＤＩＭＯＳＦＥＴのドレイン電極である。
【００２２】
第１の実施形態に係る半導体装置１１０では、第５半導体領域５０によって半導体装置１１０がオン状態のときの第１部分１１への空乏層の拡がりを調整する。すなわち、半導体装置１１０においては、第５半導体領域５０が設けられていない場合に比べて、オン状態のときの空乏層の拡がりが抑制される。これにより、ＪＦＥＴ抵抗を低下させてオン抵抗の低減を図る。
【００２３】
本実施形態に係る半導体装置１１０においては、第１部分１１であるＪＦＥＴ領域をあいだにして、一対の第２半導体領域２０、一対の第３半導体領域３０、一対の第４半導体領域４０及び一対の第５半導体領域５０が設けられる。ＪＦＥＴ領域は、一対の第４半導体領域４０のあいだ、及び一対の第２半導体領域２０のあいだ、の領域である。
【００２４】
そして、絶縁膜６０は、第１部分１１の上、一対の第３半導体領域３０の上及び一対の第４半導体領域４０の上に連続的に設けられる。制御電極Ｇは、この絶縁膜６０の上に設けられる。したがって、一つの制御電極Ｇによって、一対の第４半導体領域４０（一対のチャネル）が制御される。
【００２５】
図２に表したように、第２半導体領域２０の底部２０ｂのＺ方向の位置は、第１主面１０ａからｔ２離れた位置である。第３半導体領域３０は、第１主面１０ａからＺ方向にｔ３の位置まで形成されている。第４半導体領域４０は、第１主面１０ａからｔ４の位置まで形成されている。第１主面１０ａを基準にしたとき、ｔ２はｔ３よりも大きい。また、ｔ４はｔ３よりも大きく、ｔ２よりも小さい。すなわち、第４半導体領域４０は、第１主面１０ａからＺ方向に第２半導体領域２０の途中まで形成される。
【００２６】
第５半導体領域５０の第１領域５１は、第２半導体領域２０の側面２０ｓと、第１部分１１と、第２半導体領域２０の底部２０ｂのＹ方向への延長線ＥＬと、によって囲まれる領域である。
【００２７】
第１部分１１であるＪＦＥＴ領域のＹ方向の長さは、Ｚ方向の位置によって異なる。すなわち、第１部分１１をあいだにした一対の第４半導体領域４０のＹ方向の間隔（長さＬ１）は、第１部分１１をあいだにした一対の第２半導体領域２０の間隔（長さＬ２）よりも短い。チャネルである第４半導体領域４０のＹ方向の長さは、例えば０．３μｍ以上１．５μｍ以下であり、長さＬ２は、例えば１．５μｍ以上５．０μｍ以下である。
【００２８】
このように、第１部分１１であるＪＦＥＴ領域において、チャネルである一対の第４半導体領域４０の間隔（長さＬ１）が、一対の第２半導体領域２０の間隔（長さＬ２）よりも短いことで、ＪＦＥＴ抵抗が低下し、ＤＩＭＯＳＦＥＴのオン抵抗の低減が達成される。
【００２９】
ここで、各層の深さ及び不純物濃度について説明する。
ドリフト層（第１半導体領域１０）の深さは例えば５マイクロメートル（μｍ）以上１０μｍ以下、不純物濃度は例えば５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下であり、さらに高耐圧に対応するためには、深さは例えば５μｍ以上５０μｍ以下、不純物濃度は例えば１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。これにより、数１００ボルト（Ｖ）〜６５００Ｖ以上の耐圧を有するＤＩＭＯＳＦＥＴが実現する。
【００３０】
ｐ形ウェル（第２半導体領域２０）の深さに相当するｔ２は、例えば０．５μｍ以上１．５μｍ以下、不純物濃度は例えば１×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下である。
【００３１】
ソース領域（第３半導体領域３０）の深さに相当するｔ３は、例えば０．１μｍ以上０．３μｍ以下、ｐ側ウェルの深さによっては例えば０．１μｍ以上０．５μｍ以下、不純物濃度は例えば１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下である。
【００３２】
コンタクト領域２５（図１参照）の深さは、例えば０．１μｍ以上０．５μｍ以下、不純物濃度は例えば１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下である。
【００３３】
チャネル（第４半導体領域４０）の深さに相当するｔ４は、第３半導体領域３０の深さに相当するｔ３よりも深く、例えば０．２μｍ以上０．５μｍ以下であり、不純物濃度は例えば１×１０１６ｃｍ−３以上２×１０１８ｃｍ−３以下である。第４半導体領域４０の不純物濃度としては、上側を５×１０１５ｃｍ−３以上５×１０１６ｃｍ−３程度、下側を１×１０１８ｃｍ−３程度にすることが望ましい。
【００３４】
第５半導体領域５０の第１領域５１は、第２半導体領域２０の側面２０ｓと、第１部分１１と、第２半導体領域２０の底部２０ｂのＹ方向への延長線ＥＬと、によって囲まれる領域である。第１領域５１のＺ方向の長さｔ５１は、例えば０．２μｍ以上０．６μｍ以下である。また、第５半導体領域５０の不純物濃度は例えば１×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下であって、第２半導体領域２０の不純物濃度以下である。
【００３５】
絶縁膜６０のうちゲート絶縁膜に相当する部分の厚さは、例えば４０ナノメートル（ｎｍ）以上６０ｎｍ以下である。
【００３６】
図３（ａ）及び（ｂ）は、本実施形態に係る半導体装置と参考例に係る半導体装置との比較を例示する模式的断面図である。
図３（ａ）では、本実施形態に係る半導体装置１１０の空乏層ＤＬ１の拡がりを例示し、図３（ｂ）では、参考例に係る半導体装置１９０の空乏層ＤＬ２の拡がりを例示している。
参考例に係る半導体装置１９０は、本実施形態に係る半導体装置１１０に比べて第５半導体領域５０が設けられていない点で相違する。
【００３７】
図３（ａ）及び（ｂ）に表したように、半導体装置１１０及び１９０において、ＤＩＭＯＳＦＥＴのオン状態で、第２半導体領域２０と、第１半導体領域１０と、のあいだのｐｎ接合による空乏層ＤＬ１、ＤＬ２の拡がりが発生する。
【００３８】
この際、図３（ａ）に表した本実施形態に係る半導体装置１１０では、図３（ｂ）に表した参考例に係る半導体装置１９０に比べて空乏層ＤＬ１の拡がりが抑制される。すなわち、本実施形態に係る半導体装置１１０では、第１半導体領域１０よりも不純物濃度の高い第５半導体領域５０（空乏層調整領域）が設けられているため、オン状態のときの空乏層ＤＬ１の拡がりが、参考例に係る半導体装置１９０に比べて少なくなる。
【００３９】
したがって、本実施形態に係る半導体装置１１０では、参考例に係る半導体装置１９０に比べてオン状態のときのＪＦＥＴ領域における空乏層ＤＬ１の拡がりに起因したＪＦＥＴ抵抗の増加が抑制され、オン抵抗の低減が達成される。
【００４０】
また、本実施形態に係る半導体装置１１０では、第５半導体領域５０のうち、第２半導体領域２０と、第１半導体領域１０の第２部分１２と、のあいだに設けられた第２領域５２により、第２半導体領域２０から第１半導体領域１０の第２部分側への空乏層ＤＬ１の拡がりが抑制される。
【００４１】
ＤＩＭＯＳＦＥＴのオン状態では、ＪＦＥＴ領域（第１部分１１）からドリフト領域（第２部分１２）に電流が流れ、ドリフト領域で拡がってドレイン電極（第２電極Ｄ２）側へ流れていく。
【００４２】
本実施形態に係る半導体装置１１０では、参考例に係る半導体装置１９０に比べて第２半導体領域２０から第２部分側への空乏層ＤＬ１の拡がりが抑制されるため、ＪＦＥＴ領域からドリフト領域に電流が拡がりやすくなる。これにより、オン抵抗の低減が達成される。
【００４３】
図４（ａ）及び（ｂ）は、第５半導体領域の不純物濃度分布を例示する模式図である。
図４（ａ）には、第５半導体領域５０の一部を拡大した模式的断面図が表され、図４（ｂ）には、第１領域５１のＹ方向長さの中央位置でのＺ方向に沿った線（ａ−ａ線）での不純物濃度の変化を表している。
【００４４】
図４（ｂ）の濃度変化Ｃ１に表したように、本実施形態に係る半導体装置１１０では、第１領域５１及び第２領域５２の両方の不純物濃度は、第１半導体領域１０の不純物濃度よりも高い。
【００４５】
また、本実施形態に係る半導体装置１１０では、第１領域５１の不純物濃度を変化させてもよい。例えば、図４（ｂ）の濃度変化Ｃ２及びＣ３に表したように、第１領域５１の不純物濃度を、第４半導体領域４０から離れる方向（第４半導体領域４０から第１半導体領域１０の第２部分１２に向かう方向）に漸増してもよい。濃度変化Ｃ２においては、第１領域５１の不純物濃度が段階的に増加している。濃度変化Ｃ２に表す濃度は２段階であるが、３段階以上でもよい。また、濃度変化Ｃ３においては、第１領域５１の不純物濃度が連続的に増加している。連続的な増加は、直線的でも、曲線的でもよい。
【００４６】
濃度変化Ｃ２及びＣ３では、第１領域５１の第４半導体領域４０側の不純物濃度が、第１領域５１の第２部分１２側の不純物濃度よりも低くなっている。これにより、ＪＦＥＴ領域のうち一対の第２半導体領域２０の間の部分では、第４半導体領域４０から離れるほど空乏層の拡がりが抑制され、オン抵抗の低減が達成される。また、チャネルとなる第４半導体領域４０に近い部分では、空乏層の拡がりによって耐圧の向上が達成される。すなわち、本実施形態に係る半導体装置１１０では、第１領域５１の不純物濃度を調整することで、オン抵抗の低減と耐圧の向上とのバランスが図られる。
【００４７】
なお、濃度変化Ｃ３に表したように、第２領域５２の不純物濃度を第２半導体領域２０から離れる方向に漸減してもよい。第１領域５１及び第２領域５２の不純物濃度の変化によってオン状態での空乏層の拡がりを調整し、オン抵抗の低減と耐圧の向上とのバランスを図る。
【００４８】
（第２の実施形態）
図５は、第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図５に表したように、第２の実施形態に係る半導体装置１２０は、図１に表した第１の実施形態に係る半導体装置１１０に比べて第５半導体領域５０の第２領域５２が設けられていない点で相違する。すなわち、半導体装置１２０では、第５半導体領域５０として第１領域５１のみが設けられている。
【００４９】
半導体装置１２０のように、第５半導体領域５０として第１領域５１のみであっても、オン状態において第１部分１１（ＪＦＥＴ領域）での空乏層の拡がりを抑制して、オン抵抗の低減が成される。なお、第１領域５１の不純物濃度分布は、図４に表した例と同様である。
【００５０】
（第３の実施形態）
次に、第３の実施形態として、半導体装置の製造方法を説明する。
図６は、第３の実施形態に係る半導体装置の製造方法を例示するフローチャートである。
すなわち、この製造方法は、第１マスクパターンの形成工程（ステップＳ１０１）、第２マスクパターンの形成工程（ステップＳ１０２）、第２半導体領域の形成工程（ステップＳ１０３）、第３半導体領域の形成工程（ステップＳ１０４）、第２マスクパターンの除去工程（ステップＳ１０５）、第４半導体領域の形成工程（ステップＳ１０６）及び第５半導体領域の形成工程（ステップＳ１０７）を備える。
【００５１】
次に、具体的な製造方法の例を説明する。
図７（ａ）〜図１０（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
図７（ａ）〜図１０（ｂ）では、第１の実施形態に係る半導体装置１１０の製造方法を例として表している。
【００５２】
先ず、図７（ａ）に表したように、ＳｉＣを含む基板Ｓを用意する。基板Ｓは、ｎ形不純物として燐（Ｐ）または窒素（Ｎ）を不純物濃度１×１０１９ｃｍ−３程度含み、例えば、厚さ３００μｍである。
【００５３】
次に、基板Ｓの上面Ｓ１に、第１半導体領域１０を形成する。第１半導体領域１０は、例えばエピタキシャル成長により形成される。第１半導体領域１０は、ｎ形不純物として例えば窒素（Ｎ）を不純物濃度５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下含み、例えば、厚さ５μｍ以上１０μｍ以下に形成される。また、さらに高耐圧が必要な場合、第１半導体領域１０は、Ｎを不純物濃度１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下含み、例えば、厚さ５μｍ以上５０μｍ以下に形成される。
【００５４】
次に、第１半導体領域１０の主面１０ａに、第１マスクパターンＭ１を形成する。第１マスクパターンＭ１は、例えば酸化シリコンをフォトリソグラフィ及びエッチングによって形成される。第１マスクパターンＭ１は、Ｚ方向にみてＪＦＥＴ領域と重なる位置に形成される。その後、第１被膜８０を形成する。第１被膜８０には、例えば酸化シリコンが用いられる。
なお、第１マスクパターンＭ１は、第１被膜８０と一体的に形成されてもよい。
【００５５】
次に、図７（ｂ）に表したように、第１被膜８０の上、及び第１マスクパターンＭ１の上に、第２被膜８１を形成する。第２被膜８１には、例えば多結晶シリコンが用いられる。第２被膜８１は、例えばＣＶＤ（Chemical Vapor Deposition）法によって、第１被膜８１及び第１マスクパターンＭ１を覆うように形成される。
【００５６】
次に、図８（ａ）に表したように、第２被膜８１をエッチングして、第１マスクパターンＭ１の側面に所定の厚さの第２被膜８１を残す。この残った第２被膜８１は第２マスクパターンＭ２になる。第２マスクパターンの厚さ（第１マスクパターンＭ１の側面からＹ方向の長さ）は、チャネル領域である第４半導体領域４０の長さに対応する。
【００５７】
次に、図８（ｂ）に表したように、第２マスクパターンＭ２を介して第１半導体領域１０にイオン注入を行い、第２半導体領域２０を形成する。例えば、ｐ形不純物であるアルミニウム（Ａｌ）を第１半導体領域１０にイオン注入し、ｐ形ウェルである第２半導体領域２０を形成する。
第２半導体領域２０の深さは、例えば０．５μｍ以上０．８μｍ以下、不純物濃度は例えば１×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下である。ここで、最終的な第２半導体領域２０の濃度を調整するために、ｎ形不純物であるＮを追加してイオン注入してもよい。
【００５８】
次に、同じ第２マスクパターンＭ２を介して第２半導体領域２０にイオン注入を行い、第３半導体領域３０を形成する。例えば、ｎ形不純物であるＰを第２半導体領域２０にイオン注入し、第２半導体領域２０の上に第３半導体領域３０を形成する。
第３半導体領域３０の深さは、例えば０．２μｍ以上０．３μｍ以下、不純物濃度は例えば１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下である。
【００５９】
第２半導体領域２０及び第３半導体領域３０を形成した後は、第２マスクパターンＭ２を除去する。第２マスクパターンＭ２の除去においては、第２マスクパターンＭ２の材料のみをエッチングし、第１マスクパターンＭ１及び第１被膜８０をエッチングしないエッチャントを用いる。これにより、図９（ａ）に表したように、第１主面１０ａには第１被膜８０及び第１マスクパターンＭ１が残る状態になる。
【００６０】
次に、第１マスクパターンＭ１を介して第１半導体領域１０にイオン注入を行い、第４半導体領域４０を形成する。例えば、ｐ形不純物であるＡｌを第１半導体領域１０にイオン注入し、チャネル領域である第４半導体領域４０を形成する。第４半導体領域４０の深さは、第３半導体領域３０の深さに相当するｔ３よりも深く、例えば０．２μｍ以上０．５μｍ以下であり、不純物濃度は例えば１×１０１６ｃｍ−３以上２×１０１８ｃｍ−３以下である。第４半導体領域４０は、Ｚ方向にみて第１マスクパターンＭ１と、第３半導体領域３０と、のあいだの第１半導体領域１０に設けられる。本実施形態では、チャネル領域である第４半導体領域４０を単独で形成するため、チャネル領域の不純物濃度を調整しやすい。
【００６１】
次に、図９（ｂ）に表したように、第１マスクパターンＭ１を介して第１半導体領域１０に第５半導体領域５０を形成する。第５半導体領域５０のうち第１領域５１は第４半導体領域４０の下側に形成され、第２領域５２は第２半導体領域の下側に形成される。例えば、ｎ形不純物であるＮやＰを第１半導体領域１０にイオン注入し、第５半導体領域５０を形成する。
【００６２】
第５半導体領域５０の不純物濃度は例えば１×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下である。また、第５半導体領域５０の不純物濃度は、第２半導体領域２０の不純物濃度以下である。本実施形態において、第５半導体領域５０は、第４半導体領域４０を形成する際に用いた第１マスクパターンＭ１によって形成される。したがって、第５半導体領域５０を形成するために別途のマスクパターンを形成する必要はない。
【００６３】
次に、図１０（ａ）に表したように、第１マスクパターンＭ１（図９（ｂ）参照）及び第１被膜８０（図９（ｂ）参照）を除去する。その後、図１０（ｂ）に表したように、公知の半導体プロセスにより、コンタクト領域２５、絶縁膜６０、制御電極Ｇ及び第１電極Ｄ１を形成する。また、基板Ｓの下面Ｓ２に第２電極Ｄ２を形成する。これにより、半導体装置１１０が完成する。
【００６４】
本実施形態に係る半導体装置の製造方法では、第５半導体領域５０を、第４半導体領域４０の形成の際に用いた第１マスクパターンＭ１によって形成するため、マスクパターンの形成工程が簡素化される。これにより、半導体装置１１０が容易かつ安定的に形成される。
【００６５】
（第４の実施形態）
図１１は、第４の実施形態に係る半導体装置を例示する模式的断面図である。
図１１に表したように、第４の実施形態に係る半導体装置１３０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
【００６６】
半導体装置１３０では、基板ＳＳの導電形が、第１の実施形態に係る半導体装置１１０の基板Ｓの導電形と相違する。すなわち、半導体装置１１０の基板Ｓの導電形がｎ＋形であるのに対し、半導体装置１３０の基板ＳＳの導電形はｐ＋形である。半導体装置１３０では、基板Ｓ及びＳＳの導電形が異なる点以外は半導体装置１１０と同様である。
【００６７】
基板ＳＳは、不純物濃度５×１０１８ｃｍ−３〜１×１０１９ｃｍ−３程度の、例えばＡｌをｐ形不純物として含む六方晶ＳｉＣ基板である。ＩＧＢＴである半導体装置１３０において、制御電極Ｇはゲート電極、第１電極Ｄ１はエミッタ電極、第２電極Ｄ２はコレクタ電極である。このような半導体装置１３０であっても、半導体装置１１０と同様にオン抵抗の低減が達成される。
【００６８】
以上説明したように、実施形態に係る半導体装置及びその製造方法によれば、半導体装置のオン抵抗を低減することができる。
【００６９】
なお、上記に本実施形態を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００７０】
例えば、前述の各実施形態においては、第１導電形をｎ形、第２導電形をｐ形として説明したが、本発明は第１導電形をｐ形、第２導電形をｎ形としても実施可能である。また、半導体装置１１０及び１２０としては、ＤＩＭＯＳＦＥＴ以外のＭＯＳＦＥＴにも適用可能である。
【００７１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７２】
１０…第１半導体領域、１０ａ…第１主面、１０ｂ…第２主面、１１…第１部分、１２…第２部分、２０…第２半導体領域、３０…第３半導体領域、４０…第４半導体領域、５０…第５半導体領域、５１…第２領域、５２…第２領域、６０…絶縁膜、８０…第１被膜、８１…第２被膜、１１０，１２０，１３０，１９０…半導体装置、Ｄ１…第１電極、Ｄ２…第２電極、Ｇ…制御電極、Ｍ１…第１マスクパターン、Ｍ２…第２マスクパターン、Ｓ…基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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