(57)【特許請求の範囲】
【請求項１】
高耐圧ｐチャネル型トランジスタを備える半導体装置であり、
前記高耐圧ｐチャネル型トランジスタは、
主表面を有し、かつ内部にｐ型領域を有する半導体基板と、
前記ｐ型領域上であって前記主表面に配置された、ドレイン電極を取り出すための第１のｐ型不純物領域を有するｐ型ウェル領域と、
前記主表面に沿う方向に関して前記ｐ型ウェル領域と接するように配置された、ソース電極を取り出すための第２のｐ型不純物領域を有するｎ型ウェル領域と、
前記主表面に沿う方向に関して、前記第１のｐ型不純物領域と前記第２のｐ型不純物領域との間に配置されたゲート電極と、
前記ｎ型ウェル領域の上に配置された、前記主表面に沿って延びるｐ型埋め込みチャネルとを含んでおり、
前記ｎ型ウェル領域と前記ｐ型ウェル領域との境界部は、前記ゲート電極の、前記第１のｐ型不純物領域に近い側の端部よりも、前記第１のｐ型不純物領域に近い位置に配置される、半導体装置。
【請求項２】
前記ｐ型埋め込みチャネルは、前記第２のｐ型不純物領域と接続されており、前記ｐ型埋め込みチャネルの、前記第１のｐ型不純物領域に近い側の端部は、前記ゲート電極の、前記第１のｐ型不純物領域に近い側の端部よりも、前記第１のｐ型不純物領域に近い位置に配置される、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の前記主表面において、平面視において前記ゲート電極の前記第１のｐ型不純物領域に近い側の端部に重なり、前記ｐ型埋め込みチャネルの最下部よりも深い位置にまで配置される厚みを有する絶縁層が配置されている、請求項１または２に記載の半導体装置。
【請求項４】
高耐圧ｐチャネル型トランジスタを備える半導体装置であり、
前記高耐圧ｐチャネル型トランジスタは、
主表面を有し、かつ内部にｐ型領域を有する半導体基板と、
前記ｐ型領域上であって前記主表面に配置された、ドレイン電極を取り出すための第１のｐ型不純物領域を有するｐ型ウェル領域と、
前記主表面に沿う方向に関して前記ｐ型ウェル領域と接するように配置された、ソース電極を取り出すための第２のｐ型不純物領域を有するｎ型ウェル領域と、
前記主表面に沿う方向に関して、前記第１のｐ型不純物領域と前記第２のｐ型不純物領域との間に配置されたゲート電極と、
前記ｎ型ウェル領域の上に配置された、前記主表面に沿って延びるｐ型埋め込みチャネルとを含んでおり、
前記半導体基板の前記主表面において、平面視において前記ゲート電極の前記第１のｐ型不純物領域に近い側の端部に重なり、前記ｐ型埋め込みチャネルの最下部よりも深い位置にまで配置される厚みを有する絶縁層が前記ｐ型埋め込みチャネルに到達している、半導体装置。
【請求項５】
前記ｎ型ウェル領域と前記ｐ型ウェル領域との境界部は、前記ゲート電極の、前記第１のｐ型不純物領域に近い側の端部よりも、前記第１のｐ型不純物領域に近い位置に配置される、請求項４に記載の半導体装置。
【請求項６】
前記ｐ型埋め込みチャネルは、前記第２のｐ型不純物領域と接続されており、前記ｐ型埋め込みチャネルの、前記第１のｐ型不純物領域に近い側の端部は、前記ゲート電極の、前記第１のｐ型不純物領域に近い側の端部よりも、前記第１のｐ型不純物領域に近い位置に配置される、請求項４または５に記載の半導体装置。
【請求項７】
高耐圧ｐチャネル型トランジスタを備える半導体装置の製造方法であり、
前記高耐圧ｐチャネル型トランジスタを形成する工程は、
主表面を有し、かつ内部にｐ型領域を有する半導体基板を準備する工程と、
前記ｐ型領域上であって前記主表面に、ドレイン電極を取り出すための第１のｐ型不純物領域を有するｐ型ウェル領域を形成する工程と、
前記主表面に沿う方向に関して前記ｐ型ウェル領域と接するように、ソース電極を取り出すための第２のｐ型不純物領域を有するｎ型ウェル領域を形成する工程と、
前記ｎ型ウェル領域の上に配置され、前記主表面に沿って延びるｐ型埋め込みチャネルを形成する工程と、
前記主表面に沿う方向に関する前記第１のｐ型不純物領域と前記第２のｐ型不純物領域との間にゲート電極を形成する工程とを備えており、
前記ｎ型ウェル領域を形成する工程と、前記ｐ型埋め込みチャネルを形成する工程とは同じマスクを用いて時間的に連続してなされ、
前記ｎ型ウェル領域と前記ｐ型ウェル領域との境界部は、前記ゲート電極の、前記第１のｐ型不純物領域に近い側の端部よりも、前記第１のｐ型不純物領域に近い位置に配置されるように、前記ｎ型およびｐ型ウェル領域が形成される、半導体装置の製造方法。
【請求項８】
前記ｐ型埋め込みチャネルは、前記第２のｐ型不純物領域と接続され、前記ｐ型埋め込みチャネルの、前記第１のｐ型不純物領域に近い側の端部は、前記ゲート電極の、前記第１のｐ型不純物領域に近い側の端部よりも、前記第１のｐ型不純物領域に近い位置に配置されるように形成される、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記半導体基板の前記主表面において、平面視において前記ゲート電極の前記第１のｐ型不純物領域に近い側の端部に重なり、前記ｐ型埋め込みチャネルの最下部よりも深い位置にまで配置される厚みを有する絶縁層を形成する工程をさらに有する、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
高耐圧ｐチャネル型トランジスタを備える半導体装置の製造方法であり、
前記高耐圧ｐチャネル型トランジスタを形成する工程は、
主表面を有し、かつ内部にｐ型領域を有する半導体基板を準備する工程と、
前記ｐ型領域上であって前記主表面に、ドレイン電極を取り出すための第１のｐ型不純物領域を有するｐ型ウェル領域を形成する工程と、
前記主表面に沿う方向に関して前記ｐ型ウェル領域と接するように、ソース電極を取り出すための第２のｐ型不純物領域を有するｎ型ウェル領域を形成する工程と、
前記ｎ型ウェル領域の上に配置され、前記主表面に沿って延びるｐ型埋め込みチャネルを形成する工程と、
前記主表面に沿う方向に関する前記第１のｐ型不純物領域と前記第２のｐ型不純物領域との間にゲート電極を形成する工程とを備えており、
前記ｎ型ウェル領域を形成する工程と、前記ｐ型埋め込みチャネルを形成する工程とは同じマスクを用いて時間的に連続してなされ、
前記半導体基板の前記主表面において、平面視において前記ゲート電極の前記第１のｐ型不純物領域に近い側の端部に重なり、前記ｐ型埋め込みチャネルの最下部よりも深い位置にまで配置される厚みを有する絶縁層を形成する工程をさらに有する、半導体装置の製造方法。
【請求項１１】
前記ｎ型ウェル領域と前記ｐ型ウェル領域との境界部は、前記ゲート電極の、前記第１のｐ型不純物領域に近い側の端部よりも、前記第１のｐ型不純物領域に近い位置に形成される、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ｐ型埋め込みチャネルは、前記第２のｐ型不純物領域と接続されており、前記ｐ型埋め込みチャネルの、前記第１のｐ型不純物領域に近い側の端部は、前記ゲート電極の、前記第１のｐ型不純物領域に近い側の端部よりも、前記第１のｐ型不純物領域に近い位置に形成される、請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記半導体基板の前記ｐ型領域上であって、前記主表面に沿った方向に関して前記高耐圧ｐチャネル型トランジスタと並列するように配置される低電圧ｐチャネル型トランジスタを形成する工程をさらに備えており、
前記高耐圧ｐチャネル型トランジスタと前記低電圧ｐチャネル型トランジスタとは、前記主表面にて前記ｐ型埋め込みチャネルが同時に形成される、請求項７〜１２のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、高耐圧ｐチャネル型トランジスタを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
高耐圧ｐチャネル型ＭＩＳ（Metal Insulator Semiconductor）トランジスタは、通常のｐチャネル型ＭＩＳトランジスタよりもゲート電極とドレイン電極とに挟まれた領域を広くし、かつ当該領域におけるｐ型不純物の濃度を低くした構成のトランジスタである。このような構成を有する当該トランジスタは、通常のトランジスタよりもゲート電極とドレイン電極との間における電界が緩和されるため、耐圧が高くなる。たとえば以下の非特許文献１には、ドレイン電極を取り出すための不純物領域を、通常よりも幅の広いｐ型ウェル領域とした構成のｐチャネル型ＭＩＳトランジスタが開示されている。ここではドレイン電極に接続されるｐ型ウェル領域が、ドレイン電極から平面視においてゲート電極に重なる位置に達するようにゲート電極側へ広がっている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Aghoram U,Liu J,Chu M,Koehler AD,Thompson SE,Sridhar S,Wise R,Pendharkar S,Denison M著、"Effect of mechanical stress on LDMOSFETs:Dependence on orientation and gate bias"、(米国）、アイトリプルイー（IEEE）、ISPSD '09、２００９年、ｐ．２２０−２２３
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記非特許文献１のＭＯＳ（Metal Oxide Semiconductor）トランジスタは、ゲート電極の直下のいわゆるチャネル領域には、当該トランジスタを形成するためのｎ型ウェル領域としての不純物以外に特別な不純物は注入されていない。すなわち当該トランジスタのチャネル領域は、ゲート電極に印加される電圧によりキャリアの状態が制御される、いわゆる表面チャネルである。表面チャネル型のトランジスタは、次に述べる埋め込みチャネル型のトランジスタに比べて信頼性に劣るため、表面チャネル型の代わりに埋め込みチャネル型のトランジスタが用いられることが多い。
【０００５】
ところで高耐圧ｐチャネル型ＭＩＳトランジスタは、いわゆる低電圧ＭＩＳトランジスタと共用して用いられることが多い。ここで低電圧ＭＩＳトランジスタとは、高耐圧ｐチャネル型ＭＩＳトランジスタなどの高耐圧トランジスタに比べて低いドレイン電圧にて駆動するトランジスタを意味する。低電圧ＭＩＳトランジスタは、半導体装置を構成する論理回路などを構成しており、低電圧ＭＩＳトランジスタと高耐圧トランジスタとの併用により、低消費電力で高速動作が可能な集積回路が提供される。低電圧ＭＩＳトランジスタが特にｎ型ゲート電極を有する埋め込みチャネル型の素子である場合には、製造プロセスの都合上、併用される高耐圧トランジスタも必然的に埋め込みチャネル型の素子とする必要が生じる。
【０００６】
埋め込みチャネルを有するＭＩＳトランジスタは、埋め込みチャネルを形成する工程が必要な分、表面チャネルを有するＭＩＳトランジスタよりも工程数が多い。このため通常は埋め込みチャネルを有するＭＩＳトランジスタを形成する際には、埋め込みチャネルを形成するためのマスクが余分に準備される。しかし余分なマスクを用いず、表面チャネルのＭＩＳトランジスタと埋め込みチャネルのＭＩＳトランジスタとを同時に形成するために、以下の手法が用いられることがある。
【０００７】
たとえば埋め込みチャネルのｐチャネル型ＭＩＳトランジスタを形成しようとする、半導体基板のｎ型ウェル領域を形成する際に、同じマスクを用いて時間的に連続して埋め込みチャネルが形成される。すなわちｎ型ウェル領域が形成された後、マスクを取り替えることなくそのまま連続してウェル領域上に埋め込みチャネルが形成される。このようにすれば、たとえばｐチャネル型ＭＩＳトランジスタ用のｎ型ウェル領域と埋め込みチャネル領域と、低電圧ｐチャネル型ＭＩＳトランジスタのウェル領域とをすべて同一のマスクで形成できる。
【０００８】
ところが、ｎ型ウェル領域が形成された直後に連続して同じマスクでｐ型埋め込みチャネルが形成される場合、ｐ型埋め込みチャネルはｎ型ウェル領域に比べて、主表面に沿う方向に関して広がる距離が短くなる。これはｐ型埋め込みチャネルの形成時にイオン注入されるボロンの不純物は、ｎ型ウェル領域の形成時にイオン注入されるリンの不純物よりもエネルギが低く、当該不純物の分散される距離が短くなるためである。したがってｎ型ウェル領域のうち、隣り合うドレイン領域側のｐ型領域（たとえば低濃度ｐ型不純物領域）に近い領域において、ｐ型埋め込みチャネルによるｐ型不純物の濃度が非常に低い領域が形成される。このｐ型不純物の濃度が非常に低い領域が、たとえばゲート電極の直下に形成されると、当該ｐ型不純物の濃度が非常に低い領域において、ゲートの閾値電圧が非常に高い領域が形成される。すなわち当該ｐチャネル型ＭＩＳトランジスタのドレイン電流が低下したり、ｐチャネル型ＭＩＳトランジスタを含む半導体装置全体の信頼性が低下する可能性がある。
【０００９】
つまり上記のようにｎ型ウェル領域とｐ型埋め込みチャネルとが同一のマスクにより時間的に連続して形成されれば、ｎ型ウェル領域とｐ型埋め込みチャネルとの主表面方向に延在する幅が不一致となることに起因する不具合が起こりうる。以上の不具合は、ｎ型ウェル領域とｐ型埋め込みチャネルとを別個のマスクにより別工程として形成すれば、容易に回避できる。しかしその場合、準備すべきマスクの台数や、工程数が増加するため、コスト高に繋がる。
【００１０】
本発明は、以上の問題に鑑みなされたものである。その目的は、工程数やコストを増加させることなく、信頼性の高い高耐圧ｐチャネル型トランジスタが形成された半導体装置、およびその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、高耐圧ｐチャネル型トランジスタを備える半導体装置である。上記高耐圧ｐチャネル型トランジスタは、主表面を有し、かつ内部にｐ型領域を有する半導体基板と、ｐ型領域上であって主表面に配置された、ドレイン電極を取り出すための第１のｐ型不純物領域を有するｐ型ウェル領域と、主表面に沿う方向に関してｐ型ウェル領域と接するように配置された、ソース電極を取り出すための第２のｐ型不純物領域を有するｎ型ウェル領域と、主表面に沿う方向に関して、第１のｐ型不純物領域と第２のｐ型不純物領域との間に配置されたゲート電極と、ｎ型ウェル領域の上に配置された、主表面に沿って延びるｐ型埋め込みチャネルとを含んでいる。上記ｎ型ウェル領域とｐ型ウェル領域との境界部は、ゲート電極の、第１のｐ型不純物領域に近い側の端部よりも、第１のｐ型不純物領域に近い位置に配置される。
【００１２】
本発明の他の実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、高耐圧ｐチャネル型トランジスタを備える半導体装置である。上記高耐圧ｐチャネル型トランジスタは、主表面を有し、かつ内部にｐ型領域を有する半導体基板と、ｐ型領域上であって主表面に配置された、ドレイン電極を取り出すための第１のｐ型不純物領域を有するｐ型ウェル領域と、主表面に沿う方向に関してｐ型ウェル領域と接するように配置された、ソース電極を取り出すための第２のｐ型不純物領域を有するｎ型ウェル領域と、主表面に沿う方向に関して、第１のｐ型不純物領域と第２のｐ型不純物領域との間に配置されたゲート電極と、ｎ型ウェル領域の上に配置された、主表面に沿って延びるｐ型埋め込みチャネルとを含んでいる。上記半導体基板の主表面において、平面視においてゲート電極の第１のｐ型不純物領域に近い側の端部に重なり、ｐ型埋め込みチャネルの最下部よりも深い位置にまで配置される厚みを有する絶縁層がｐ型埋め込みチャネルに到達している。
本発明の他の実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、高耐圧ｐチャネル型トランジスタを備える半導体装置である。上記高耐圧ｐチャネル型トランジスタは、主表面を有し、かつ内部にｐ型領域を有する半導体基板と、ｐ型領域上であって主表面に配置された、ドレイン電極を取り出すための第１のｐ型不純物領域を有するｐ型ウェル領域と、主表面に沿う方向に関してｐ型ウェル領域と接するように配置された、ソース電極を取り出すための第２のｐ型不純物領域を有するｎ型ウェル領域と、主表面に沿う方向に関して、第１のｐ型不純物領域と第２のｐ型不純物領域との間に配置されたゲート電極と、ｎ型ウェル領域の上に配置された、主表面に沿って延びるｐ型埋め込みチャネルとを含んでいる。上記半導体基板の主表面において、平面視においてゲート電極のｐ型不純物に近い側の端部に重なり、ｐ型埋め込みチャネルの最下部よりも深い位置にまで配置される厚みを有する絶縁層が配置されている。
【００１３】
本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。
上記製造方法は、高耐圧ｐチャネル型トランジスタを備える半導体装置の製造方法である。上記高耐圧ｐチャネル型トランジスタを形成する工程は、まず主表面を有し、かつ内部にｐ型領域を有する半導体基板が準備される。上記ｐ型領域上であって主表面に、ドレイン電極を取り出すための第１のｐ型不純物領域を有するｐ型ウェル領域が形成される。上記主表面に沿う方向に関してｐ型ウェル領域と接するように、ソース電極を取り出すための第２のｐ型不純物領域を有するｎ型ウェル領域が形成される。上記ｎ型ウェル領域の上に配置され、主表面に沿って延びるｐ型埋め込みチャネルが形成される。上記主表面に沿う方向に関する第１のｐ型不純物領域と第２のｐ型不純物領域との間にゲート電極が形成される。上記ｎ型ウェル領域を形成する工程と、ｐ型埋め込みチャネルを形成する工程とは同じマスクを用いて時間的に連続してなされる。上記ｎ型ウェル領域とｐ型ウェル領域との境界部は、ゲート電極の、第１のｐ型不純物領域に近い側の端部よりも、第１のｐ型不純物領域に近い位置に配置されるように、ｎ型およびｐ型ウェル領域が形成される。
【００１４】
本発明の他の実施例による半導体装置の製造方法は以下の工程を備えている。
上記製造方法は、高耐圧ｐチャネル型トランジスタを備える半導体装置の製造方法である。上記高耐圧ｐチャネル型トランジスタを形成する工程は、まず主表面を有し、かつ内部にｐ型領域を有する半導体基板が準備される。上記ｐ型領域上であって主表面に、ドレイン電極を取り出すための第１のｐ型不純物領域を有するｐ型ウェル領域が形成される。上記主表面に沿う方向に関してｐ型ウェル領域と接するように、ソース電極を取り出すための第２のｐ型不純物領域を有するｎ型ウェル領域が形成される。上記ｎ型ウェル領域の上に配置され、主表面に沿って延びるｐ型埋め込みチャネルが形成される。上記主表面に沿う方向に関する第１のｐ型不純物領域と第２のｐ型不純物領域との間にゲート電極が形成される。上記ｎ型ウェル領域を形成する工程と、ｐ型埋め込みチャネルを形成する工程とは同じマスクを用いて時間的に連続してなされる。上記半導体基板の主表面において、平面視においてゲート電極の第１のｐ型不純物領域に近い側の端部に重なり、ｐ型埋め込みチャネルの最下部よりも深い位置にまで配置される厚みを有する絶縁層を形成する工程をさらに有する。
本発明の他の実施例による半導体装置の製造方法は以下の工程を備えている。
上記製造方法は、高耐圧ｐチャネル型トランジスタを備える半導体装置の製造方法である。上記高耐圧ｐチャネル型トランジスタを形成する工程は、まず主表面を有し、かつ内部にｐ型領域を有する半導体基板が準備される。上記ｐ型領域上であって主表面に、ドレイン電極を取り出すための第１のｐ型不純物領域を有するｐ型ウェル領域が形成される。上記主表面に沿う方向に関してｐ型ウェル領域と接するように、ソース電極を取り出すための第２のｐ型不純物領域を有するｎ型ウェル領域が形成される。上記ｎ型ウェル領域の上に配置され、主表面に沿って延びるｐ型埋め込みチャネルが形成される。上記主表面に沿う方向に関する第１のｐ型不純物領域と第２のｐ型不純物領域との間にゲート電極が形成される。上記ｎ型ウェル領域を形成する工程と、ｐ型埋め込みチャネルを形成する工程とは同じマスクを用いて時間的に連続してなされる。上記半導体基板の主表面において、平面視においてゲート電極のｐ型不純物に近い側の端部に重なり、ｐ型埋め込みチャネルの最下部よりも深い位置にまで配置される厚みを有する絶縁層を形成する工程をさらに有する。
【発明の効果】
【００１５】
本実施例によれば、ｎ型ウェル領域と同じマスクを用いて時間的に連続してｐ型埋め込みチャネルが形成されても、ｐ型埋め込みチャネルに形成される、不純物濃度が非常に低い領域が、ゲート電極の直下に配置されない半導体装置が形成される。このためゲート電極の直下のｐ型埋め込みチャネル領域における電界効果が低下する可能性が低減される。したがってゲートの閾値電圧の低下に起因するトランジスタのドレイン電流の低下や、ｐチャネル型ＭＩＳトランジスタを含む半導体装置全体の信頼性の低下が抑制された半導体装置を提供することができる。
【００１６】
本実施例の製造方法によれば、ｎ型ウェル領域と同じマスクを用いて時間的に連続してｐ型埋め込みチャネルが形成されるため、製造コストが削減される。また形成される半導体装置のゲート電極直下における、ゲートの閾値電圧の低下に起因するトランジスタのドレイン電流の低下や、ｐチャネル型ＭＩＳトランジスタを含む半導体装置全体の信頼性の低下が抑制された半導体装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本実施の形態１に係る半導体装置の概略平面図である。
【図２】図１中の丸点線「ＩＩ」で囲んだ領域に形成される高耐圧ＰＭＯＳトランジスタの構成を示す概略断面図である。
【図３】図２の高耐圧ＰＭＯＳトランジスタと、周辺の低電圧トランジスタとを含む本実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図４】本実施の形態１における半導体装置の製造方法の、図３に続く第２工程を示す概略断面図である。
【図５】本実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図６】本実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図７】本実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図８】本実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図９】本実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１０】本実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１１】本実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図であり、図１のＸＩ−ＸＩ線に沿う部分における半導体装置が完成された構成を示す概略断面図である。
【図１２】本実施の形態１の比較例としての、高耐圧ＰＭＯＳトランジスタの構成を示す概略断面図である。
【図１３】本実施の形態２の第１実施例の高耐圧ＰＭＯＳトランジスタの構成を示す概略断面図である。
【図１４】本実施の形態２の第２実施例の高耐圧ＰＭＯＳトランジスタの構成を示す概略断面図である。
【図１５】本実施の形態２の第３実施例の高耐圧ＰＭＯＳトランジスタの構成を示す概略断面図である。
【図１６】図１３の高耐圧ＰＭＯＳトランジスタと、周辺の低電圧トランジスタとを含む本実施の形態２における半導体装置の製造方法の、実施の形態１における図５の工程に相当する工程を示す概略断面図である。
【図１７】図１３の高耐圧ＰＭＯＳトランジスタと、周辺の低電圧トランジスタとを含む本実施の形態２における半導体装置の製造方法の、実施の形態１における図８の工程に相当する工程を示す概略断面図である。
【図１８】図１３の高耐圧ＰＭＯＳトランジスタと、周辺の低電圧トランジスタとを含む本実施の形態２における半導体装置の製造方法の、実施の形態１における図１０の工程に相当する工程を示す概略断面図である。
【図１９】図１３の高耐圧ＰＭＯＳトランジスタと、周辺の低電圧トランジスタとを含む本実施の形態２における半導体装置の製造方法の、実施の形態１における図１１の工程に相当する工程を示す概略断面図である。
【図２０】図１５の高耐圧ＰＭＯＳトランジスタと、周辺の低電圧トランジスタとを含む本実施の形態２における半導体装置の製造方法の、実施の形態１における図８の工程に相当する工程を示す概略断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず半導体基板ＳＵＢの主表面における各素子形成領域の配置について図１を用いて説明する。
【００１９】
図１を参照して、本実施の形態の半導体装置は、半導体基板ＳＵＢの主表面に、たとえば高耐圧アナログＩ／Ｏ回路の形成領域と、低電圧ロジック回路の形成領域と、低電圧アナログ回路の形成領域と、いわゆるＳＲＡＭ（Static Random Access Memory）の形成領域とを有している。
【００２０】
上記の高耐圧アナログＩ／Ｏ回路は、通常よりも高い駆動電圧を印加して使用することが可能な、電源回路と低電圧ロジック回路などとの間で電気信号を入出力する回路である。低電圧ロジック回路とは、たとえば複数のＭＩＳトランジスタなどにより構成された論理回路などの制御回路を有しており、デジタル信号を用いて演算する回路である。低電圧アナログ回路とは、低電圧ロジック回路と同様の低電圧にて駆動するが、アナログ信号を用いて演算する回路である。ＳＲＡＭにはＭＩＳトランジスタが複数個含まれており、当該半導体装置内でのデータの記憶素子として用いられる。この他に図示されないが、当該半導体装置には、たとえば電源回路の形成領域なども有している。当該電源回路は、上記の各回路を起動するための電源電圧を供給するためのものである。
【００２１】
図１の高耐圧アナログＩ／Ｏ回路には、たとえば図２の断面図に示すような、ｐ型の埋め込みチャネルを有するいわゆる高耐圧ＰＭＯＳ（Metal Oxide Semiconductor）トランジスタ（高耐圧ｐチャネル型トランジスタ）を有している。ここで高耐圧ＰＭＯＳとは、たとえば１０Ｖ以上の高いドレイン電圧の耐圧を有する、ｐチャネル型のＭＯＳトランジスタを意味する。
【００２２】
図２を参照して、高耐圧ＰＭＯＳトランジスタは、たとえばシリコンの単結晶からなる半導体基板ＳＵＢに、ｎ型埋め込み層ＮＢＬと、ｎ型ウェル領域ＮＷＲと、ｐ型低濃度領域（ｐ型ウェル領域）ＰＬＤとが形成されている。なお図２には複数のｎ型ウェル領域ＮＷＲが形成されているが、ここでは１対の絶縁層ＬＳに挟まれた領域のみで高耐圧ＰＭＯＳトランジスタの動作をする主要部分が構成されている。
【００２３】
半導体基板ＳＵＢの内部には、ｐ型領域ＰＳＲが形成されている。このｐ型領域ＰＳＲの上に、ｎ型埋め込み層ＮＢＬと、ｎ型ウェル領域ＮＷＲと、ｐ型低濃度領域（ｐ型ウェル領域）ＰＬＤとが形成されている。
【００２４】
ｐ型低濃度領域ＰＬＤおよびｎ型ウェル領域ＮＷＲは、ｎ型埋め込み層ＮＢＬと互いに接するように形成されている。ただしｐ型低濃度領域ＰＬＤおよびｎ型ウェル領域ＮＷＲは、必ずしもｎ型埋め込み層ＮＢＬと互いに接するように形成されなくてもよい。
【００２５】
図２の左側のｎ型ウェル領域ＮＷＲとｐ型低濃度領域ＰＬＤとは、半導体基板ＳＵＢの主表面に沿う方向（図２の左右方向）に関して、境界部ＢＤＲにて互いに接するように配置されている。
【００２６】
図２の左側のｎ型ウェル領域ＮＷＲの内部には、ｎ型不純物領域ＮＲと第２のｐ型不純物領域ＰＲとが形成されている。そして当該ｎ型ウェル領域ＮＷＲの上には、半導体基板ＳＵＢの主表面に沿う方向に延びるｐ型埋め込みチャネルＰＰＲが形成されている。ｎ型不純物領域ＮＲは、その上のベース電位ＢＳとｎ型ウェル領域ＮＷＲとを電気的に接続することにより、ｎ型ウェル領域ＮＷＲにおける電位を固定する役割を有する。また第２のｐ型不純物領域ＰＲは、たとえばＰＭＯＳトランジスタのソース電極ＳＯを取り出すために形成された領域である。
【００２７】
ｐ型低濃度領域ＰＬＤの内部には、ｐ型高濃度領域ＨＰＬＤが形成されており、さらにｐ型高濃度領域ＨＰＬＤの内部には第１のｐ型不純物領域ＰＲが形成されている。ｐ型高濃度領域ＨＰＬＤは、ｐ型低濃度領域ＰＬＤと第１のｐ型不純物領域ＰＲとの間の電気的接続をより滑らかにするために配置される領域である。ｐ型高濃度領域ＨＰＬＤにおけるｐ型不純物の濃度は、ｐ型低濃度領域ＰＬＤにおけるｐ型不純物の濃度よりも高い。
【００２８】
また第１のｐ型不純物領域ＰＲは、たとえばＰＭＯＳトランジスタのドレイン電極ＤＲを取り出すために形成された領域である。第１のｐ型不純物濃度ＰＲにおけるｐ型不純物の濃度は、ｐ型高濃度領域ＨＰＬＤにおけるｐ型不純物の濃度よりも高い。
【００２９】
そしてｎ型ウェル領域ＮＷＲ（ｐ型埋め込みチャネルＰＰＲ）上の、特に第１のｐ型不純物領域ＰＲと第２のｐ型不純物領域ＰＲとの間には、ゲート絶縁膜ＧＩとゲート電極ＧＥと、これらの側面を覆う側壁絶縁膜ＳＷとが形成されている。
【００３０】
ゲート電極ＧＥは、ソース電極ＳＯ（第２のｐ型不純物領域ＰＲ）よりも、ドレイン電極ＤＲ（第１のｐ型不純物領域ＰＲ）に近い領域に形成されている。このような構成とすることにより、ゲート電極ＧＥとドレイン電極ＤＲ（第１のｐ型不純物領域ＰＲ）との、主表面に沿う方向に関する距離が長くなるため、当該ＰＭＯＳトランジスタのドレイン電圧の耐圧が高くなる。
【００３１】
本実施の形態の高耐圧ＰＭＯＳにおいては、ｎ型ウェル領域ＮＷＲとｐ型低濃度領域ＰＬＤとの境界部ＢＤＲが、ゲート電極ＧＥのドレイン電極に近い側（図２の右側）の端部（ゲート端部ＧＴＥ）よりもドレイン電極ＤＲに近い位置（図２の右側）に配置されている。また当該高耐圧ＰＭＯＳのｐ型埋め込みチャネルＰＰＲは、ソース電極ＳＯを取り出す第２のｐ型不純物領域ＰＲと電気的に接続されており、半導体基板ＳＵＢの主表面上に、当該主表面に沿って延びるように配置される。
【００３２】
ｐ型埋め込みチャネルＰＰＲはゲート電極ＧＥの真下、すなわちゲート電極ＧＥと平面視において重なる位置の全体を通り、ゲート端部ＧＴＥよりもドレイン電極ＤＲに近い位置（図２の右側）に達するように延在している。
【００３３】
また、ｐ型埋め込みチャネルＰＰＲの、ドレイン電極ＤＲ側の端部と接するように、ｐ型極低濃度領域ＰＰＰが配置されている。ｐ型極低濃度領域ＰＰＰにおけるｐ型不純物の濃度は、ｐ型埋め込みチャネルＰＰＲやｐ型不純物領域ＰＲ、さらにｐ型低濃度領域ＰＬＤにおけるｐ型不純物の濃度よりも低い。ｐ型極低濃度領域ＰＰＰにおけるｐ型不純物の濃度は、半導体基板ＳＵＢの下地を構成するｐ型領域ＰＳＲにおけるｐ型不純物の濃度と同程度である。
【００３４】
ここではｐ型埋め込みチャネルＰＰＲのドレイン電極ＤＲ側の端部とは、ｐ型埋め込みチャネルＰＰＲのうち、延在する左右方向に関する中央部におけるｐ型不純物領域の濃度の９０％の濃度になる、当該中央部よりもドレイン電極ＤＲに近い側の箇所をいうものとする。
【００３５】
特に高耐圧ＰＭＯＳの微細化によりゲート電極ＧＥの長さ（図２の左右方向）が短くなると、ゲート電極ＧＥにてドレイン電流を制御することが困難になり、いわゆるパンチスルー現象が発生する可能性がある。これを抑制するために、ｐ型極低濃度領域ＰＰＰが配置され、高耐圧ＰＭＯＳをノーマリーオフの状態とすることがより好ましい。
【００３６】
以上の構成を有する高耐圧ＰＭＯＳは、ｎ型の埋め込みチャネルを有するいわゆる高耐圧ＮＭＯＳトランジスタ（高耐圧ｎチャネル型トランジスタ）とともに半導体基板ＳＵＢ上に形成され、高耐圧アナログＩ／Ｏ回路を構成する。また高耐圧アナログＩ／Ｏ回路と並列するように半導体基板ＳＵＢ上に形成される上記の低電圧ロジック回路は、低電圧ｐチャネル型トランジスタ（低電圧ＰＭＯＳ）と低電圧ｎチャネル型トランジスタ（低電圧ＮＭＯＳ）とを有している。ここで低電圧とは、高耐圧ＰＭＯＳトランジスタの駆動電圧（ドレイン電圧）に比べて相対的に低いドレイン電圧で駆動することを意味する。一般的には低電圧ロジック回路は５Ｖ以下のドレイン電圧で駆動する。次に、高耐圧アナログＩ／Ｏ回路と低電圧ロジック回路とが半導体基板ＳＵＢ上で並列するように配置される、本実施の形態の半導体装置の製造方法について、図３〜図１１を用いて説明する。
【００３７】
図３を参照して、半導体基板ＳＵＢの高耐圧ＰＭＯＳが形成される領域、高耐圧ＮＭＯＳが形成される領域、低電圧ＰＭＯＳが形成される領域、低電圧ＮＭＯＳが形成される領域のそれぞれの主表面上に、たとえばシリコン酸化膜（ＳｉＯ2）からなるゲート絶縁膜ＧＩが形成される。ゲート絶縁膜ＧＩの厚みは１０ｎｍ以上５０ｎｍ以下とすることが好ましい。また各領域に形成されるべき素子を電気的に分離する素子分離膜ＬＳが、主表面上の必要な箇所に部分的に形成される。素子分離膜ＬＳはシリコン酸化膜からなり、ＬＯＣＯＳ（local oxidation of silicon）法やＳＴＩ（shallow trench isolation）法により形成される。
【００３８】
次に、半導体基板ＳＵＢの主表面上に、通常の写真製版技術により、平面視においてｎ型埋め込み層ＮＢＬが形成される領域が開口されたフォトレジストＲＳのパターンが形成される。
【００３９】
図４を参照して、たとえばリン（Ｐ）イオンが、１ＭｅＶ以上５ＭｅＶ以下のエネルギで半導体基板ＳＵＢの主表面の上方から注入されることにより、半導体基板ＳＵＢの内部の、主表面より一定厚み以上深い領域にｎ型埋め込み層ＮＢＬが形成される。上記一定厚み（図４の上下方向）とは、次工程において形成されるｎ型ウェル領域ＮＷＲやｐ型低濃度領域ＰＬＤの厚み以上である。そして図３のフォトレジストＲＳが除去される。
【００４０】
次に、半導体基板ＳＵＢの主表面上に、通常の写真製版技術により、平面視において高耐圧ＰＭＯＳのｐ型低濃度領域ＰＬＤが形成される領域が開口されたフォトレジストＲＳのパターンが形成される。このとき形成されるｐ型低濃度領域ＰＬＤは、その全体が後工程においてゲート電極ＧＥが形成される領域よりもドレイン電極側（図４の右側）に形成されるように、フォトレジストＲＳのパターンが形成される。
【００４１】
図５を参照して、たとえばボロン（Ｂ）やフッ化ボロン（ＢＦ2）のイオンが、２０ｋｅＶ以上５００ｋｅＶ以下のエネルギで半導体基板ＳＵＢの主表面の上方から注入される。その結果、高耐圧ＰＭＯＳ領域のｎ型埋め込み層ＮＢＬ上にｐ型低濃度領域ＰＬＤが形成される。そして図４のフォトレジストＲＳが除去される。
【００４２】
次に、半導体基板ＳＵＢの主表面上に、通常の写真製版技術により、平面視において高耐圧ＮＭＯＳのｎ型低濃度領域ＮＬＤが形成される領域が開口されたフォトレジストＲＳのパターンが形成される。
【００４３】
図６を参照して、たとえばリンのイオンが、２０ｋｅＶ以上２０００ｋｅＶ以下のエネルギで半導体基板ＳＵＢの主表面の上方から注入される。その結果、高耐圧ＮＭＯＳ領域において半導体基板ＳＵＢの主表面（ゲート絶縁膜ＧＩ）に接するようにｎ型低濃度領域ＮＬＤが形成される。ｎ型低濃度領域ＮＬＤの厚みは、たとえばｐ型低濃度領域ＰＬＤとほぼ同じである。そして図５のフォトレジストＲＳが除去される。
【００４４】
次に、半導体基板ＳＵＢの主表面上に、通常の写真製版技術により、平面視における高耐圧ＮＭＯＳ領域、低電圧ＮＭＯＳ領域のｐ型ウェル領域ＰＷＲが形成される領域が開口されたフォトレジストＲＳのパターンが形成される。
【００４５】
図７を参照して、たとえばボロンのイオンが、２０ｋｅＶ以上１０００ｋｅＶ以下のエネルギで半導体基板ＳＵＢの主表面の上方から注入される。その結果、高耐圧ＮＭＯＳ領域および低電圧ＮＭＯＳ領域において半導体基板ＳＵＢの主表面（ゲート絶縁膜ＧＩ）に接するようにｐ型ウェル領域ＰＷＲが形成される。ｐ型ウェル領域ＰＷＲの厚みは、たとえばｐ型低濃度領域ＰＬＤとほぼ同じである。そして図６のフォトレジストＲＳが除去される。
【００４６】
次に、半導体基板ＳＵＢの主表面上に、通常の写真製版技術により、平面視における高耐圧ＰＭＯＳ領域、低電圧ＰＭＯＳ領域のｎ型ウェル領域ＮＷＲが形成される領域が開口されたフォトレジストＲＳのパターンが形成される。このとき、高耐圧ＰＭＯＳ領域の、特に図７のｐ型低濃度領域ＰＬＤの左側においては、形成されるｎ型ウェル領域ＮＷＲが主表面に沿う方向に関してｐ型低濃度領域ＰＬＤと接するように、フォトレジストＲＳのパターンが形成される。
【００４７】
図８を参照して、まずたとえばリンのイオンが、１５０ｋｅＶ以上２０００ｋｅＶ以下のエネルギで半導体基板ＳＵＢの上方から注入される。その後、続けてたとえばボロンのイオンが２０ｋｅＶ以上５０ｋｅＶ以下のエネルギで半導体基板ＳＵＢの上方から注入される。その結果、高耐圧ＰＭＯＳ領域、低電圧ＰＭＯＳ領域において、ｎ型ウェル領域ＮＷＲとその上のｐ型埋め込みチャネルＰＰＲとが積層された構造が形成される。すなわちｎ型ウェル領域ＮＷＲとｐ型埋め込みチャネルＰＰＲとは、同じフォトレジストＲＳ（マスク）を用いて時間的に連続して形成される。こうして高耐圧ＰＭＯＳ、低電圧ＰＭＯＳともに埋め込みチャネル型のトランジスタとして形成される。そして図７のフォトレジストＲＳが除去される。
【００４８】
上記のように、高耐圧ＰＭＯＳ領域におけるｐ型低濃度領域ＰＬＤは、その全体がゲート電極ＧＥが形成される領域よりもドレイン領域側に形成される。したがって、ここで形成されるｎ型ウェル領域ＮＷＲとｐ型低濃度領域ＰＬＤとの境界部ＢＤＲは、ゲート端部ＧＴＥよりもドレイン領域側に形成される。
【００４９】
またここでｐ型埋め込みチャネルＰＰＲを形成するボロンのイオンは、ｎ型ウェル領域ＮＷＲを形成するリンのイオンに比べて注入されるエネルギが非常に低い。このためｐ型埋め込みチャネルＰＰＲは半導体基板ＳＵＢの主表面方向に関して拡散される距離がｎ型ウェル領域に比べて短い。その結果、ｐ型埋め込みチャネルＰＰＲの端部（図８の右側の、特に高耐圧ＰＭＯＳ領域のｐ型低濃度領域ＰＬＤの近傍）において不純物濃度が非常に低いｐ型極低濃度領域ＰＰＰが形成される。ただしｐ型埋め込みチャネルＰＰＲの、ドレイン電極ＤＲに近い側の端部は、ゲート端部ＧＴＥよりもドレイン電極ＤＲ側に配置されるように形成されることが好ましい。
【００５０】
なお本工程により、高耐圧ＰＭＯＳ領域の右側のｎ型ウェル領域ＮＷＲの上にもｐ型埋め込みチャネルＰＰＲが形成される。しかし当該領域のｐ型埋め込みチャネルＰＰＲは高耐圧ＰＭＯＳの動作上必須ではないため、図８および図２においては図示が省略されている。同様の理由により、高耐圧ＰＭＯＳ領域の左側のｎ型ウェル領域ＮＷＲの上以外の領域におけるｐ型極低濃度領域ＰＰＰについても図示が省略されている。
【００５１】
次に、半導体基板ＳＵＢの主表面上に、通常の写真製版技術およびエッチング技術により、各領域に、ゲート絶縁膜ＧＩのパターン、およびその上の多結晶シリコン層ＰＳ、タングステンシリサイド層ＴＳ、シリコン酸化膜ＯＸがこの順に積層されたパターンが形成される。多結晶シリコン層ＰＳとタングステンシリサイド層ＴＳとシリコン酸化膜ＯＸとは、図２のゲート電極ＧＥに相当する領域である。ただしタングステンシリサイド層ＴＳやシリコン酸化膜ＯＸは形成されず、たとえば多結晶シリコン層ＰＳのみからなるゲート電極ＧＥが形成されてもよい。
【００５２】
次に、半導体基板ＳＵＢの主表面上に、通常の写真製版技術により、平面視における高耐圧ＮＭＯＳ領域、低電圧ＮＭＯＳ領域のｐ型ウェル領域ＰＷＲ上のエクステンション層が形成される領域が開口されたフォトレジストＲＳのパターンが形成される。
【００５３】
図９を参照して、たとえばリンのイオンが、５０ｋｅＶ以上２００ｋｅＶ以下のエネルギで半導体基板ＳＵＢの主表面の上方から注入される。その結果、高耐圧ＮＭＯＳ領域および低電圧ＮＭＯＳ領域のｐ型ウェル領域ＰＷＲ上において、ｎ型不純物領域としてのエクステンション層ＥＸＴが形成される。そして図８のフォトレジストＲＳが除去される。
【００５４】
次に、半導体基板ＳＵＢの主表面上の全面に、たとえば３０ｎｍ以上３００ｎｍ以下の厚みを有するシリコン酸化膜が成膜される。その後、通常の写真製版技術およびエッチング技術（エッチバック）により、当該シリコン酸化膜は、各ゲート電極ＧＥやゲート絶縁膜ＧＩの側面を覆う側壁絶縁膜ＳＷとして形成される。
【００５５】
次に、半導体基板ＳＵＢの主表面上に、通常の写真製版技術により、平面視における高耐圧ＮＭＯＳ領域や低電圧ＮＭＯＳ領域の、ｎ型ウェル領域ＮＷＲやエクステンション層ＥＸＴ上にソース領域やドレイン領域が形成される領域、およびゲート電極上が開口されたフォトレジストＲＳのパターンが形成される。
【００５６】
図１０を参照して、たとえば砒素（Ａｓ）のイオンが、３０ｋｅＶ以上７０ｋｅＶ以下のエネルギで半導体基板ＳＵＢの主表面の上方から注入される。その結果、高耐圧ＮＭＯＳ領域、低電圧ＮＭＯＳ領域のｎ型ウェル領域ＮＷＲ、エクステンション層ＥＸＴ上に、ソース領域ＳＯやドレイン領域ＤＲとしてのｎ型不純物領域ＮＲが形成される。ここでは図９のフォトレジストＲＳおよび、高耐圧ＮＭＯＳ領域や低電圧ＮＭＯＳ領域のゲート電極が、マスクとして機能する。
【００５７】
ソース領域ＳＯはソース電極を取り出す不純物領域であり、ドレイン領域ＤＲはドレイン電極を取り出す不純物領域である。そして図９のフォトレジストＲＳが除去される。
【００５８】
次に、半導体基板ＳＵＢの主表面上に、通常の写真製版技術により、平面視における高耐圧ＰＭＯＳ領域、低電圧ＰＭＯＳ領域のｎ型ウェル領域ＮＷＲ、ｐ型低濃度領域ＰＬＤ上にソース領域やドレイン領域が形成される領域が開口されたフォトレジストＲＳのパターンが形成される。
【００５９】
ただし本実施の形態では、高耐圧ＰＭＯＳ領域においてはソース領域やドレイン領域が形成される領域のみフォトレジストＲＳのパターンが開口されるが、低電圧ＰＭＯＳ領域においてはほぼ全体のフォトレジストＲＳが開口される。これは本実施の形態では高耐圧ＰＭＯＳ領域のドレイン領域がマスクオフセットにより形成されるためである。
【００６０】
図１１を参照して、たとえばフッ化ボロンのイオンが２０ｋｅＶ以上６０ｋｅＶ以下のエネルギで半導体基板ＳＵＢの主表面の上方から注入される。その結果、高耐圧ＰＭＯＳ領域、低電圧ＰＭＯＳ領域のｎ型ウェル領域ＮＷＲ、ｐ型低濃度領域ＰＬＤ上に、ソース領域ＳＯやドレイン領域ＤＲとしてのｐ型不純物領域ＰＲが形成される。そして図１０のフォトレジストＲＳが除去される。このとき高耐圧ＰＭＯＳ領域においては、フォトレジストＲＳをマスクにｐ型不純物領域ＰＲが形成される。しかし低電圧ＰＭＯＳ領域においては、ゲート電極ＧＥをマスクにｐ型不純物領域ＰＲが形成される。
【００６１】
なお、上記のソース領域ＳＯやドレイン領域ＤＲとしてのｐ型不純物領域ＰＲが形成される前に、ｐ型低濃度領域ＰＬＤ上に、ｐ型低濃度領域ＰＬＤよりも不純物濃度が高く、ｐ型不純物領域ＰＲよりも不純物濃度が低いｐ型高濃度領域ＨＰＬＤが形成されることが好ましい。図１１中には省略されているが、以上の各工程を経た後、たとえばシリサイド層やコンタクト層、配線を形成する工程などがなされることにより、図１の平面図に示す高耐圧アナログＩ／Ｏ回路および低電圧ロジック回路が形成される。
【００６２】
なお以上の図３〜図１１と図１の高耐圧ＰＭＯＳ構造とは、たとえばウェル領域や素子分離膜ＬＳの形状が異なっているが、これは図１は素子の構想を説明するために簡素化した図面であるためである。
【００６３】
図３〜図１１の工程順序は一例であり、一部において前後が入れ替わってもよい。またある領域を形成するために行なわれる不純物イオンを注入する工程は、１度になされてもよいが、複数回に分けてなされてもよい。また必要に応じて、各工程において形成されるフォトレジストＲＳが除去された後に熱処理を行なってもよい。当該熱処理により、形成された各不純物領域の内部における不純物の分布が調整されたり、当該不純物領域の内部における結晶欠陥の発生を抑制することができる。
【００６４】
次に、本実施の形態の比較例である図１２を参照しながら、本実施の形態の作用効果について説明する。
【００６５】
図１２を参照して、比較例においても本実施の形態に係る図２の高耐圧ＰＭＯＳと大筋で同様の構成を有している。しかし図１２の埋め込みチャネル型素子においては、ｎ型ウェル領域ＮＷＲとｐ型低濃度領域ＰＬＤとの境界部ＢＤＲがゲート電極ＧＥの真下、つまり平面視においてゲート電極ＧＥと重なる位置に配置されている。図１２の高耐圧ＰＭＯＳにおいても半導体基板ＳＵＢの主表面上にはｐ型埋め込みチャネルＰＰＲが形成されている。
【００６６】
図１２のＰＭＯＳにおけるｐ型埋め込みチャネルＰＰＲは本実施の形態と同様、ｎ型ウェル領域ＮＷＲの形成後、ｎ型ウェル領域ＮＷＲを形成するマスクと同一のマスクを用いて時間的に連続して形成されたものであると仮定する。この場合ｐ型埋め込みチャネルＰＰＲは、ｎ型ウェル領域ＮＷＲの上に配置されている。したがってｐ型埋め込みチャネルＰＰＲの端部はゲート電極ＧＥの真下に配置されており、かつｐ型埋め込みチャネルＰＰＲの端部にはｐ型不純物濃度が極めて低いｐ型極低濃度領域ＰＰＰが形成されている。
【００６７】
したがって図１２の高耐圧ＰＭＯＳには、ゲート電極ＧＥ（ゲート絶縁膜ＧＩ）の真下の主表面上において、不純物濃度が極めて低い領域ＰＰＰが存在する。このため領域ＰＰＰにおいてゲート電極ＧＥへの印加電圧による電界効果が弱くなり、閾値電圧が非常に高くなる結果、当該ＰＭＯＳのドレイン電流が非常に小さくなる可能性がある。
【００６８】
しかし本実施の形態のように、ｎ型ウェル領域ＮＷＲとｐ型低濃度領域ＰＬＤとの境界部ＢＤＲがゲート電極ＧＥの真下ではなく、ゲート端部ＧＴＥよりもドレイン電極ＤＲに近い側に配置されていれば、ｎ型ウェル領域ＮＷＲと同じマスクで連続して形成されるｐ型埋め込みチャネルＰＰＲも、主表面に沿ってドレイン電極ＤＲ側に延びるように形成される。具体的には、ｐ型埋め込みチャネルＰＰＲの端部はゲート端部ＧＴＥよりもドレイン電極ＤＲに近い側に形成される。このためゲート電極ＧＥの真下におけるｐ型埋め込みチャネルＰＰＲの不純物濃度の低下が抑制され、ゲート電極ＧＥによる電界効果の低下によるドレイン電流の低下が抑制される。
【００６９】
したがって、本実施の形態によれば、ｎ型ウェル領域ＮＷＲとｐ型埋め込みチャネルＰＰＲとを同一のマスクで時間的に連続して形成することにより、これらを形成する効率が向上する。これは、仮にｎ型ウェル領域ＮＷＲとｐ型埋め込みチャネルＰＰＲとが別個のマスクで形成されれば、本実施の形態の製造方法に比べて、マスクの製造コストが高騰し、当該各領域を形成する時間的な効率が低下するためである。したがって、本実施の形態によれば、製造コストを低減し、十分なドレイン電流を確保することが可能な、表面チャネル型トランジスタよりも高信頼性を有する埋め込みチャネル型の高耐圧ＰＭＯＳを提供することができる。
【００７０】
また本実施の形態によれば、図８の工程に示すように、高耐圧ＰＭＯＳ領域のｐ型埋め込みチャネルＰＰＲと、低電圧ＰＭＯＳ領域のｐ型埋め込みチャネルＰＰＲとが同時に（共用するように）形成される。したがって、半導体基板ＳＵＢの主表面上の互いに異なる複数種類の素子を構成するｐ型埋め込みチャネルＰＰＲを形成する効率がさらに向上する。その結果、製造コストをさらに低減することができる。
【００７１】
ただし、本実施の形態のｐ型埋め込みチャネルＰＰＲの、ドレイン電極ＤＲ側の端部は、半導体基板ＳＵＢの主表面に沿う方向に関して、ゲート端部ＧＴＥと第１のｐ型不純物領域ＰＲとの中間よりも、ゲート電極ＧＥに近い側に配置されることが好ましい。このようにすれば、当該ＰＭＯＳ構造のトランジスタとしての電気特性を向上することができる。
【００７２】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、高耐圧ＰＭＯＳトランジスタの構成において異なっている。以下、図１３〜図１５を参照しながら、本実施の形態の高耐圧ＰＭＯＳトランジスタについて説明する。
【００７３】
図１３を参照して、本実施の形態の第１実施例に係る高耐圧ＰＭＯＳトランジスタは、図２に示す実施の形態１の高耐圧ＰＭＯＳトランジスタと大筋で同様の構成を有している。しかし図１３においては、平面視においてゲート端部ＧＴＥに重なる位置に、素子分離膜としての絶縁層ＬＳが配置されている。絶縁層ＬＳは、ｐ型埋め込みチャネルＰＰＲの最下部（図の下側であり、ｐ型埋め込みチャネルＰＰＲとｎ型ウェル領域ＮＷＲとの境界）よりも、図の上下方向の深い位置にまで形成されうる厚みを有していることが好ましい。
【００７４】
当該絶縁層ＬＳは、図中の他の絶縁層ＬＳと同様の材質を有する。当該絶縁層ＬＳの少なくとも一部は、ゲート端部ＧＴＥの真下に配置されていることが好ましい。図１３においては、当該絶縁層ＬＳの（図の左右方向に関する）中央部がゲート端部ＧＴＥと平面視において重なるように配置されている。ただし図１４に示す本実施の形態の第２実施例のように、当該絶縁層ＬＳが（図の左右方向に関する）図１３より左側に偏ってゲート端部ＧＴＥと平面視において重なるように配置されてもよい。図１４はそれぞれ、上記の点においてのみ図１３と異なっている。
【００７５】
さらに当該絶縁層ＬＳは、図１３および図１４において、ｐ型埋め込みチャネルＰＰＲの（図の上下方向の）厚み以上の厚みを有することが好ましい。つまり絶縁層ＬＳは、ゲート端部ＧＴＥの真下において、ソース電極ＳＯ側から半導体基板ＳＵＢの主表面に沿って延びるｐ型埋め込みチャネルを完全にブロックするように配置される。このためｐ型埋め込みチャネルＰＰＲはゲート端部ＧＴＥの真下においてはまったく配置されていない。
【００７６】
図１３〜図１４においては、たとえば図１２と同様に、ｎ型ウェル領域ＮＷＲとｐ型極低濃度領域ＰＬＤとの境界部ＢＤＲが、ゲート電極ＧＥの真下に配置されている。しかし図１５に示す本実施の形態の第３実施例のように、図２の実施の形態１と同様に、境界部ＢＤＲがゲート端部ＧＴＥよりもドレイン電極ＤＲに近い側に配置されることがより好ましい。この場合、ｐ型埋め込みチャネルＰＰＲのドレイン電極ＤＲ側の端部も、ゲート端部ＧＴＥよりもドレイン電極ＤＲに近い側に配置されることがより好ましい。
【００７７】
図１３〜図１５に示す本実施の形態の構成は、図２に示す実施の形態１の構成と比較して、以上の点において異なっており、他の点においては図２に示す実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００７８】
次に、図１３の高耐圧ＰＭＯＳを含む高耐圧アナログＩ／Ｏ回路や、図１の低電圧ロジック回路を有する、本実施の形態の半導体装置の製造方法について、図３〜図１１と同様に、図１６〜図１９を用いて説明する。
【００７９】
図１６を参照して、図１３を含む本実施の形態の半導体装置の製造方法においても、実施の形態１の図３〜図５に示す工程と同様の処理がなされる。ただし本実施の形態においては、高耐圧ＰＭＯＳ領域の（図の左右方向に関する）中央付近にも他の領域と同様の素子分離膜ＬＳが形成されている点において、実施の形態１とは異なっている。この素子分離膜ＬＳはｐ型低濃度領域ＰＬＤよりも図の左側に形成され、ｐ型埋め込みチャネルＰＰＲが形成される最下部よりも深い位置にまで形成され、ｐ型埋め込みチャネルＰＰＲ以上の厚みを有することが好ましい。
【００８０】
図１７を参照して、図１６に示す状態の後、実施の形態１の図６〜図８に示す工程と同様の処理がなされる。その結果図１７の高耐圧ＰＭＯＳ領域の中央付近に形成される素子分離膜ＬＳの中央部が、ゲート電極ＧＴＥと平面視において重なるように形成される。
【００８１】
図１８を参照して、図１７に示す状態の後、実施の形態１の図９、図１０に示す工程と同様の処理がなされる。ただしここで次工程のために形成されるフォトレジストＲＳのパターンは、高耐圧ＰＭＯＳ領域、低電圧ＰＭＯＳ領域ともにほぼ全体が開口されている点において、実施の形態１の図１０に示す工程と異なっている。
【００８２】
図１９を参照して、図１８に示す工程の後、実施の形態１の図１１に示す工程と同様の処理がなされる。ただしここでは高耐圧ＰＭＯＳ領域、低電圧ＰＭＯＳ領域ともに、各領域のゲート電圧ＧＥをマスクにｐ型不純物領域ＰＲが形成される。以上の手順により、高耐圧ＰＭＯＳ領域のゲート電極ＧＥの端部ＧＴＥの真下に絶縁層ＬＳが形成された半導体装置が形成される。
【００８３】
以上の本実施の形態の製造方法において、実施の形態１の製造方法を示す各図に対応する図面を省略した工程については、基本的に実施の形態１の製造方法と同様である。
【００８４】
図２０を参照して、図１５の態様を有する高耐圧ＰＭＯＳ構造と低電圧ＰＭＯＳ構造などとを組み合わせた半導体装置の製造方法についても、大筋で上記の製造方法と同じである。図２０は図８と比較して、ゲート端部ＧＴＥの真下に絶縁層ＬＳが形成される点においてのみ異なっている。当該絶縁層ＬＳは図１に相当する工程において形成されるものである。
【００８５】
次に、本実施の形態の作用効果について説明する。
本実施の形態の高耐圧ＰＭＯＳにおいては、ゲート端部ＧＴＥと平面視において重なる位置に絶縁層ＬＳが配置されている。本実施の形態においても高耐圧ＰＭＯＳのｎ型ウェル領域ＮＷＲとその上のｐ型埋め込みチャネルＰＰＲとは同一マスクで連続して形成される。このため、ｐ型埋め込みチャネルＰＰＲには特に境界部ＢＤＲの近傍において不純物濃度が低く閾値電圧が高いｐ型極低濃度領域ＰＰＰ（図１５参照）が形成される。
【００８６】
しかし本実施の形態においては、上記の領域ＰＰＰに重なるように絶縁層ＬＳが配置されるため、ゲート電極ＧＥの真下において閾値電圧が高い領域が実質的に消滅する。このため、ゲート電極ＧＥの電界効果が低下して高耐圧ＰＭＯＳのドレイン電流や信頼性が低下するなどの不具合の発生を抑制することができる。
【００８７】
また特に図１５のように、境界部ＢＤＲや領域ＰＰＰがゲート端部ＧＴＥよりもドレイン電極ＤＲに近い側に形成された高耐圧ＰＭＯＳ構造に、本実施の形態の絶縁層ＬＳを形成すれば、ゲート電極ＧＥの真下のｐ型埋め込みチャネルＰＰＲにおける電界効果の低下を抑制する効果をいっそう高めることができる。
【００８８】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００８９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９０】
本発明は、高耐圧ｐチャネル型トランジスタを有する半導体装置に、特に有利に適用されうる。
【符号の説明】
【００９１】
ＢＤＲ  境界部、ＤＲ  ドレイン電極、ＥＸＴ  エクステンション層、ＧＥ  ゲート電極、ＧＩ  ゲート絶縁膜、ＧＴＥ  ゲート端部、ＨＰＬＤ  ｐ型高濃度領域、ＬＳ  素子分離膜、ＮＢＬ  ｎ型埋め込み層、ＮＬＤ  ｎ型低濃度領域、ＮＲ  ｎ型不純物領域、ＮＷＲ  ｎ型ウェル領域、ＯＸ  シリコン酸化膜、ＰＬＤ  ｐ型低濃度領域、ＰＰＰ  ｐ型極低濃度領域、ＰＰＲ  ｐ型埋め込みチャネル、ＰＲ  ｐ型不純物領域、ＰＳ  多結晶シリコン層、ＰＳＲ  ｐ型領域、ＰＷＲ  ｐ型ウェル領域、ＲＳ  フォトレジスト、ＳＯ  ソース電極、ＳＷ  側壁絶縁膜、ＴＳ  タングステンシリサイド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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