(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して選択ゲートトランジスタの選択ゲート電極用、および、前記選択ゲート電極とは異なる他のゲート電極用の導電膜を形成する工程と、
前記導電膜上に加工用の第１膜、第２膜および第３膜を順次形成する工程と、
前記第３膜を複数本のラインパターンに形成した後に当該第３膜の側壁面をスリミングし、当該スリミングされた第３膜の側壁面に沿って第４膜を形成し、前記第３膜を除去した後前記第４膜をマスクとして前記第２膜を加工することで、互いにスペースを有する複数本のラインパターンを形成する工程と、
前記複数本のラインパターンのうち前記選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域のラインパターンにかけてマスクした条件で前記複数本のラインパターンの側壁面をスリミングする工程と、
前記選択ゲート電極の形成領域のラインパターンから前記他のゲート電極の形成領域のラインパターンにかけてパターン間膜を埋込む工程であって前記スリミングされたラインパターンの側壁面に沿って前記パターン間膜を形成する工程と、
前記選択ゲート電極の形成領域のラインパターンをマスクした条件で前記他のゲート電極の形成領域のラインパターンを除去し前記マスクされたラインパターンを残留させる工程と、
前記パターン間膜および前記残留したラインパターンをマスクとして第１膜を異方性エッチングする工程と、
前記第１膜をマスクとして前記導電膜をエッチングし、前記選択ゲート電極および前記他のゲート電極を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第２膜を加工して互いにスペースを有する複数本のラインパターンを形成する工程では、複数本のラインパターンとその間隔との比を１対１とすることを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置のゲート電極の微細加工を行う場合、フォトリソグラフィ技術を用いて行うが、通常、パターニングしたレジストをそのままマスク材に転写しゲート電極の加工を行う。通常の加工では微細化に限界があるため、側壁転写技術が用いられる。
【０００３】
側壁転写技術を用いると、通常のフォトリソグラフィ技術を用いてパターニングするより狭幅、狭ピッチなパターンを形成することができる。ところで、メモリセルトランジスタのゲート電極（メモリセルゲート電極）と選択ゲートトランジスタのゲート電極（選択ゲート電極）は要求される電気的特性が互いに異なるためゲート電極の長さが互いに異なる。
【０００４】
したがって、メモリセルトランジスタおよび選択ゲートトランジスタのゲート電極のゲート長をそれぞれ所望の長さに形成するためには、その境界領域にメモリセルトランジスタのゲート電極間のスペースよりも広いスペースが必要となりやすい。しかし、近年の素子の微細化、設計ルールの縮小化の要求、各トランジスタのデバイス特性の要求を考慮すれば、比較的広幅の選択ゲート電極とその選択ゲート電極に隣接する他のゲート電極との間の間隔を所望の距離に調整できることが望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２４５１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
選択ゲート電極と当該選択ゲート電極に隣接する他のゲート電極との間の間隔を所望の距離に調整できるようにした不揮発性半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
実施形態は、半導体基板上にゲート絶縁膜を介して選択ゲートトランジスタの選択ゲート電極用、および、他のゲート電極用の導電膜を形成する工程を備える。また、前記導電膜上に加工用の第１膜、第２膜および第３膜を順次形成する工程を備える。また、前記第３膜を複数本のラインパターンに形成した後に当該第３膜の側壁面をスリミングし、当該スリミングされた第３膜の側壁面に沿って第４膜を形成し、前記第３膜を除去した後前記第４膜をマスクとして前記第２膜を加工することで、互いにスペースを有する複数本のラインパターンを形成する工程を備える。また、前記複数本のラインパターンのうち前記選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域側のラインパターンにかけてマスクした条件で前記複数本のラインパターンの側壁面をスリミングする工程を備える。また、前記選択ゲート電極の形成領域のラインパターンから前記他のゲート電極の形成領域のラインパターンにかけてパターン間膜を埋込む工程であって前記スリミングされたラインパターンの側壁面に沿って前記パターン間膜を形成する工程を備える。また、前記選択ゲート電極の形成領域のラインパターンをマスクした条件で前記他のゲート電極の形成領域のラインパターンを除去し前記マスクされたラインパターンを残留させる工程を備える。また、前記パターン間膜および前記残留したラインパターンをマスクとして第１膜を異方性エッチングする工程を備える。また、前記第１膜をマスクとして前記導電膜をエッチングし、前記選択ゲート電極および前記他のゲート電極を形成する工程を備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部の電気的構成を概略的に示す図
【図２】メモリセル領域の一部構造を概略的に示す平面図
【図３】図２中の切断線Ａ−Ａで示した部分に相当する模式的断面図
【図４】製造工程の一段階における図３相当図（その１）
【図５】製造工程の一段階における図３相当図（その２）
【図６】製造工程の一段階における図３相当図（その３）
【図７】製造工程の一段階における図３相当図（その４）
【図８】製造工程の一段階における図３相当図（その５）
【図９】製造工程の一段階における図３相当図（その６）
【図１０】製造工程の一段階における図３相当図（その７）
【図１１】製造工程の一段階における図３相当図（その８）
【図１２】製造工程の一段階における図３相当図（その９）
【図１３】製造工程の一段階における図３相当図（その１０）
【図１４】第２の実施形態における製造工程の一段階における図３相当図（その１１）
【図１５】製造工程の一段階における図３相当図（その１２）
【図１６】製造工程の一段階における図３相当図（その１３）
【図１７】製造工程の一段階における図３相当図（その１４）
【図１８】製造工程の一段階における図３相当図（その１５）
【図１９】製造工程の一段階における図３相当図（その１６）
【図２０】製造工程の一段階における図３相当図（その１７）
【図２１】製造工程の一段階における図３相当図（その１８）
【図２２】製造工程の一段階における図３相当図（その１９）
【発明を実施するための形態】
【０００９】
（第１の実施形態）
以下、ＮＡＮＤ型フラッシュメモリ装置に適用した第１の実施形態について図１ないし図１３を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる場合があることに留意する。
【００１０】
まず、ＮＡＮＤ型のフラッシュメモリ装置の電気的構成を説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図を示している。
【００１１】
ＮＡＮＤ型のフラッシュメモリ装置のメモリセルアレイには、ＮＡＮＤセルユニット（メモリセルユニット）Ｓｕがマトリクス状に配置されている。ＮＡＮＤセルユニットＳｕは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２、および、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に直列接続された複数個（例えば６４個）のメモリセルトランジスタＴｒｍを備える。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用する。
【００１２】
図１中Ｘ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｍの制御ゲートは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１のゲートは選択ゲート線ＳＧＬ１で共通接続されている。図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ２のゲートは選択ゲート線ＳＧＬ２で共通接続されている。
【００１３】
選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交交差するＹ方向（ビット線方向）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１４】
図２は、メモリセル領域の一部のレイアウトパターンを平面図により示している。この図２に示すように、半導体基板（例えばシリコン基板）１には、ＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが形成されている。この素子分離領域Ｓｂは図２中のＹ方向に沿って形成され、Ｘ方向に離間して複数本形成されている。これらの複数本の素子分離領域Ｓｂは、半導体基板１の表層部を複数の活性領域Ｓａに分離する。
【００１５】
ワード線ＷＬは、複数の活性領域Ｓａ上を渡りＸ方向に沿って形成されている。このワード線ＷＬはＹ方向に離間して複数本形成されている。また、選択ゲートトランジスタＴｒｓ１の選択ゲート線ＳＧＬ１が図２中のＸ方向に沿って形成されている。一対の選択ゲート線ＳＧＬ１−ＳＧＬ１間の活性領域Ｓａ上にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと活性領域Ｓａの平面的な交差領域にはメモリセルトランジスタＴｒｍのゲート電極ＭＧが配置されている。選択ゲート線ＳＧＬ１と活性領域Ｓａの平面的な交差領域には選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧが配置されている。
【００１６】
図３は、図２中の切断線Ａ−Ａで示す部分の断面図を示している。すなわち、図３は、活性領域Ｓａの延設方向（Ｙ方向）に沿って切断して示すメモリセルトランジスタＴｒｍのゲート電極ＭＧおよび選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧの部分の切断面図を示している。
【００１７】
この図３に示すように、半導体基板１上にゲート絶縁膜２を介して複数のゲート電極ＭＧが所定の間隔を存して配置されている。また、１セルユニットＳｕ分のゲート電極ＭＧと隣接する１セルユニットＳｕ分のゲート電極ＭＧとの間に一対のゲート電極ＳＧ−ＳＧが配置されている。
【００１８】
ここで、ゲート電極ＭＧのＹ方向幅をＷ１とし、ゲート電極ＳＧのＹ方向幅をＷ２とする。ゲート電極ＭＧ−ＭＧ間のＹ方向間隔をＤ１とし、ゲート電極ＭＧ−ＳＧ間のＹ方向間隔をＤ２とする。また、ゲート電極ＳＧ−ＳＧ間の間隔をＤ３とする。このとき、幅Ｗ１＜幅Ｗ２の関係があり、間隔Ｄ１＜間隔Ｄ２＜間隔Ｄ３の関係がある。
【００１９】
ゲート電極ＭＧは、半導体基板１上にゲート絶縁膜２を介して浮遊ゲート電極ＦＧ、ゲート間絶縁膜４、制御ゲート電極ＣＧを積層した積層ゲート電極構造となっている。
浮遊ゲート電極ＦＧは、例えば不純物がドープされたポリシリコン膜３を用いて形成されている。ゲート間絶縁膜４は、例えばＯＮＯ（Oxide-Nitride-Oxide）膜を用いて形成されている。制御ゲート電極ＣＧは、例えば不純物がドープされたポリシリコン膜（導電膜）５を用いて形成されているが、上層側にタングステンシリサイド、コバルトシリサイド、ニッケルシリサイドなどを用いたシリサイド層を形成して低抵抗化しても良い。本実施形態ではその特徴部分を特に説明するため、制御ゲート電極ＣＧについてポリシリコン膜５を用いて構成した実施形態を示す。
【００２０】
図３に示すように、選択ゲート電極ＳＧは、ゲート電極ＭＧとほぼ同様の構造となっているが、当該ゲート電極ＭＧと異なるところはゲート間絶縁膜４に開口が形成され、この開口を通じてポリシリコン膜３および５が電気的に接触したゲート電極構造となっている。
【００２１】
これらの各ゲート電極ＭＧ−ＭＧ間、選択ゲート電極ＳＧ−ゲート電極ＭＧ間には、半導体基板１の表層部に位置してソース／ドレイン領域となる不純物拡散領域６が必要に応じて形成されている。選択ゲート電極ＳＧ−ＳＧ間には、高濃度で深いＬＤＤ（lightly doped drain）構造の不純物拡散領域６が形成され、この上にビット線コンタクトＣＢが電気的に接触している。
【００２２】
前述した構造のゲート電極ＭＧおよび選択ゲート電極ＳＧの形成に際しては、以下に説明する側壁転写技術を適用しており、これにより、ゲート電極ＭＧの幅Ｗ１、ゲート電極ＭＧ−ＭＧ間の間隔Ｄ１、ゲート電極ＭＧおよび選択ゲート電極ＳＧ間の間隔Ｄ２は通常のフォトリソグラフィ技術では形成が困難な微細な寸法で形成されている。これにより、ゲート電極ＭＧと選択ゲート電極ＳＧとの境界の間隔Ｄ２を狭く形成することができ、メモリセルユニットＳｕの大きさを縮小化できる。
【００２３】
次に、前記した構造を製造する場合の製造工程について図４ないし図１３を参照しながら説明する。なお、本実施形態の工程説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、必要なければ工程を削除しても良い。また、各工程は実用的に可能であれば必要に応じて入れ替えても良い。
【００２４】
図４は、図３に対応した部分について、加工対象となる積層膜の積層構造を模式的に示している。
半導体基板１の活性領域Ｓａ上に、ゲート絶縁膜２が例えばシリコン酸化膜を用いて形成されている。このゲート絶縁膜２の上面上には選択ゲート電極ＳＧの形成領域（以下、ＳＧ形成領域）からメモリセルゲート電極ＭＧの形成領域（以下、ＭＧ形成領域）に渡り、選択ゲート電極ＳＧ、メモリセルゲート電極ＭＧの形成用の膜が連続的に積層形成されている。このゲート電極ＳＧ、ＭＧ形成用の積層膜は、下層からポリシリコン膜３、ゲート間絶縁膜４、ポリシリコン膜５を積層したものである。尚、この場合、ＳＧ形成領域においては、ゲート間絶縁膜４に予め開口が形成されており、ポリシリコン膜３および５が当該開口を通じて電気的に接触した構造をなしている。
【００２５】
この後、ポリシリコン膜５の上面上に第１膜としてシリコン窒化膜７をＬＰ−ＣＶＤ法により形成し、その後、このシリコン窒化膜７の上面上に第２膜としてＴＥＯＳ(Tetra ethoxy silane)を用いたシリコン酸化膜８をＣＶＤ法により形成する。
【００２６】
次に、図４に示すように、シリコン酸化膜８の上面上にレジスト９を形成し当該レジスト９をパターニングする。この場合、このレジスト９のパターンは図４の掲載面の奥行方向に直線状に延びる複数本のラインパターン９ａとスペースパターン９ｂを備える。このラインパターン９ａの幅および間隔（〜数十ｎｍ）は、ほぼ限界の解像度の通常のリソグラフィ技術を用いてパターニングしたレジストパターンとすることができる。
【００２７】
次に、図５に示すように、レジスト９のパターンをマスクとしてＲＩＥ（Reactive Ion Etching）などの異方性エッチングによりシリコン酸化膜８を加工する。シリコン酸化膜８のラインパターン８ａの幅をＷａ、隣り合うラインパターン８ａ間の間隔をＤａとすると、複数本のラインパターン８ａの幅Ｗａはそれぞれほぼ等幅に形成され、複数本のラインパターン８ａのそれぞれの間隔Ｄａはほぼ等間隔に形成される。このとき、幅Ｗａと間隔Ｄａの比を１：１とすると素子を微細化する上では良い。
【００２８】
このとき、図５に示すように、ラインパターン８ａの幅ＷａはＳＧ形成領域の幅よりも狭い幅であり、ＳＧ形成領域には例えば１本のラインパターン８ａが形成されている。なお、隣接するＳＧ形成領域のラインパターン８ａ−８ａ間の間隔Ｄｂは間隔Ｄａよりも広く幅Ｗａよりも広い。また、このとき形成されるラインパターン８ａのうちＳＧ形成領域に形成されたラインパターン８ａからＭＧ形成領域側の次のラインパターン８ａ（すなわち幅広の間隔Ｄｂの脇から数えて２本目のラインパターン８ａ）の側壁面８ｃ（図５参照）が選択ゲート電極ＳＧの側壁面（ＳＧ形成領域の境界面）にほぼ一致するように形成される。
【００２９】
次に、図６に示すように、ＳＧ形成領域に形成されたラインパターン８ａとそのＭＧ形成領域側の次のラインパターン８ａとを跨ぐようにレジストパターン１０を形成する。本実施形態では幅広の間隔Ｄｂの脇から数えて１本目と２本目（複数本目）のラインパターン８ａ−８ａを跨ぐようにレジストパターン１０を形成する。このレジストパターン１０は前述のラインパターン８ａの側壁面８ｃを覆うように第１マスク膜として形成される。
【００３０】
次に、図７に示すように、ラインパターン８ａをウェットエッチング処理などによってスリミング（slimming）加工する。このときレジストパターン１０が１本目と２本目（複数本目）のラインパターン８ａ−８ａ間を覆っているため、この間のラインパターン８ａ、８ａの内側壁面はスリミング処理されることはない。
【００３１】
この場合、１本目と２本目のラインパターン８ａ、８ａの間隔はＤａのまま保持される。１本目と２本目のラインパターン８ａ、８ａは片側壁面のみスリミング処理されるため、それらの幅をＷｂとすると、幅Ｗａ＞幅Ｗｂとなる。また、その他のラインパターン（以下８ｂと符号を付す）は両側壁面がスリミング処理されるため、それぞれの幅をＷｃとすると幅Ｗｂ＞幅Ｗｃとなる。また、ラインパターン８ｂ−８ｂ間の間隔Ｄｃは間隔Ｄａよりも広くなる。その後、レジストパターン１０をアッシング処理等により除去する。
【００３２】
次に、図８に示すように、ラインパターン８ａおよび８ｂの側壁面および上面並びにシリコン窒化膜７の上面上に沿って、ラインパターン８ａおよび８ｂの側壁面および上面を覆うと共にシリコン窒化膜７の上面を覆うように所定膜厚Ｗｄの非晶質シリコン膜１１をパターン間膜（側壁材）として形成する。
【００３３】
このとき、例えば、膜厚Ｗｄと間隔Ｄａと間隔Ｄｃとの関係は、２×膜厚Ｗｄ≒間隔Ｄａ、３×膜厚Ｗｄ≒間隔Ｄｃの関係を満たす膜厚Ｗｄとすると良い。すると、間隔Ｄａを全て非晶質シリコン膜１１により埋込むことができると共に、間隔Ｄｂおよび間隔Ｄｃ（＞間隔Ｄａ）の間において上面に凹窪１１ａを有する非晶質シリコン膜１１を形成できる。
【００３４】
次に、図９に示すように、前記のように成膜した非晶質シリコン膜１１をＲＩＥ法による異方性エッチング処理により加工し、複数に分断する。この場合、シリコン酸化膜８のラインパターン８ａおよび８ｂの上面に沿って形成された非晶質シリコン膜１１を除去し、間隔Ｄｃに形成された非晶質シリコン膜１１の上面が凹窪１１ａとなる部分およびその周辺を除去することで、間隔Ｄｃの中央におけるシリコン窒化膜７の上面の一部を露出させる。これにより、複数本の各ラインパターン８ａの側壁面に沿ってスペーサ１１ｂが形成される。
【００３５】
他方、ＳＧ形成領域の間隔Ｄａの領域では、図８に示す非晶質シリコン膜１１の成膜工程において当該非晶質シリコン膜１１が間隔Ｄａ内に埋め込まれている。このため、図９に示す異方性エッチング工程を行った後においても、シリコン酸化膜８のラインパターン８ａ−８ａ間に非晶質シリコン膜１１が埋め込まれた状態が保持される。すなわち、非晶質シリコン膜１１は間隔Ｄａ内では埋込膜１１ｃとして残留する。
【００３６】
次に、図１０に示すように、これらの加工積層構造上にレジストを塗布し、隣接するＳＧ形成領域間に渡り埋込膜１１ｃの一部に側壁を有するようにパターニングしてレジストパターン１２を形成する。このレジストパターン１２は、ＳＧ形成領域に形成されたラインパターン８ａ（の上面）を被覆するため第２マスク膜として設けられるパターンであり、前述したラインパターン８ａの側壁面８ｃを覆わないようにパターニングされる。
【００３７】
本実施形態の図１０では、レジストパターン１２は、一対のＳＧ形成領域間に渡りパターニングされている形態を示しているが、必要に応じて各ＳＧ形成領域毎に分断されていても良く、ラインパターン８ａの側壁面８ｃを覆わないように形成すれば良い。
【００３８】
次に、図１１に示すように、レジストパターン１２に覆われていないラインパターン８ａおよび８ｂを選択的に除去する。ここでは、スペーサ１１ｂ、埋込膜１１ｃが非晶質シリコン膜１１を加工した構造であり、下地材がシリコン窒化膜７であるため、レジスト、シリコンおよびシリコン窒化膜に対して高選択性を有する条件を選定してシリコン酸化膜８のラインパターン８ａおよび８ｂをウェットエッチングなどにより除去する。すると、ＳＧ形成領域内のシリコン酸化膜８のラインパターン８ａを除き、芯材パターンとなるラインパターン８ａおよび８ｂを除去処理できる。この場合、ＳＧ形成領域の脇に位置するラインパターン８ａが除去される。その後、レジストパターン１２をアッシングにより除去する。
【００３９】
すると、図１１に示すように、ＳＧ形成領域の幅を、非晶質シリコン膜１１のスペーサ１１ｂの幅（≒Ｄｃ／３≒Ｗｄ）と、ラインパターン８ａの幅Ｗｂと、埋込膜１１ｃの幅Ｄａとを合計した幅に規定できる。ＭＧ形成領域では、各ゲート電極ＭＧの幅をスペーサ１１ｂの幅（≒Ｄｃ／３≒Ｗｄ）に規定できる。また、各スペーサ１１ｂ間の間隔をほぼＤｃ／３としながら、ＳＧ形成領域の埋込膜１１ｃとＭＧ形成領域のスペーサ１１ｂとの間隔をほぼラインパターン８ａの幅Ｗｂに設定できる。
【００４０】
次に、図１２に示すように、これらの加工後の膜をマスクとしてシリコン窒化膜７をＲＩＥ法などの異方性エッチング処理により加工する。次に、図１３に示すように、加工後のシリコン窒化膜７をマスクとして、ゲート電極ＭＧ、選択ゲート電極ＳＧの形成用の積層膜（シリコン膜５、ゲート間絶縁膜４、シリコン膜３）をＲＩＥ法による異方性エッチング処理により加工する。これにより、各ゲート電極ＭＧ、ＳＧの積層膜３〜５をＹ方向に分断処理できる。
【００４１】
この後、図３に示すように、その他の構造を形成するが、本実施形態の特徴には特に関係しないため詳細には示さないが、各積層膜３〜５の間に必要に応じてイオンインプランテーション処理により不純物を導入し、不純物導入領域は後に熱処理することで不純物拡散領域６を形成し、シリコン酸化膜８のラインパターン８ａ、スペーサ１１ｂ、埋込膜１１ｃ、シリコン窒化膜７を除去し、各ゲート電極ＭＧ、ＳＧ間に層間絶縁膜（図示せず）を形成し、一対のＳＧ形成領域間にビット線コンタクトＣＢを形成する。その上に多層配線構造を形成することでＮＡＮＤ型のフラッシュメモリ装置の構造を構成できる。
【００４２】
本実施形態は、半導体基板１上に選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧ用、および、メモリセルトランジスタＴｒｍのメモリセルゲート電極ＭＧ用の積層膜（シリコン膜３、ゲート間絶縁膜４、シリコン膜５）を形成する。次に、積層膜３〜５の上に加工用のマスク材と芯材用の膜、本実施形態においてはシリコン窒化膜７、シリコン酸化膜８を順次形成する。次に、シリコン酸化膜８を加工して複数本のラインパターン８ａを形成する。次に、複数本のラインパターン８ａのうちＳＧ形成領域のラインパターン８ａからＭＧ形成領域のラインパターン８ａにかけてレジストパターン１０を形成する。
【００４３】
次に、レジストパターン１０により被覆された部分を除き複数本のラインパターン８ａおよび８ｂの側壁面をスリミングする。次に、レジストパターン１０を除去する。次に、ＳＧ形成領域のラインパターン８ａからＭＧ形成領域のラインパターン８ａにかけて側壁材用の膜、本実施形態においては非晶質シリコン膜１１を埋込むと共にスリミングされたラインパターン８ｂの側壁面に沿って非晶質シリコン膜１１を形成する。
【００４４】
次に、ＳＧ形成領域のラインパターン８ａをレジストパターン１２により被覆する。次に、非晶質シリコン膜１１に対して高選択性を有する条件下でレジストパターン１２により被覆されたラインパターン８ａ以外のラインパターン８ａおよび８ｂを除去することで、ＳＧ形成領域のラインパターン８ａを残留させる。次に、非晶質シリコン膜１１および残留したラインパターン８ａをマスクとしてシリコン窒化膜７を異方性エッチングする。次にシリコン窒化膜７をマスクとして選択ゲート電極ＳＧおよびメモリセルゲート電極ＭＧを構成する積層膜（シリコン膜３、ゲート間絶縁膜４、シリコン膜５）を異方性エッチング処理する。このような工程を経ることによって、ＳＧ形成領域およびＭＧ形成領域間の間隔を所望の距離に調整でき、最終的に、選択ゲート電極ＳＧおよびメモリセルゲート電極ＭＧ間の間隔を所望の距離に調整できる。
【００４５】
（第２の実施形態）
図１４ないし図２２は、第２の実施形態を示している。この第２の実施形態では、前述実施形態に示した図５に示す構造に至る前にさらに側壁転写技術を用いることにより、シリコン酸化膜８（第２膜）によるラインパターン８ａの幅の縮小化を図る実施形態を示している。前述実施形態と同一部分については同一または類似の符号を付して説明を省略し、以下、異なる部分について説明する。
【００４６】
図１４〜図２２は、前述実施形態における図５の構造に至る前の製造工程を模式的に示している。
図１４に示すように、前述実施形態と同様に、半導体基板１の上面上にゲート絶縁膜２、シリコン膜３、ゲート間絶縁膜４、シリコン膜５を順次積層形成した後、その上に第１膜としてシリコン窒化膜１３、第２膜としてシリコン酸化膜１４をそれぞれＣＶＤ法により順次積層形成する。なお、本実施形態のシリコン酸化膜１４が前述実施形態のシリコン酸化膜８に相当する。
【００４７】
その後、本実施形態ではさらに非晶質のシリコン膜１５をＣＶＤ法により堆積し、さらにその上に第３膜としてシリコン酸化膜１６をＣＶＤ法により形成する。次に、シリコン酸化膜１６の上面上にレジストを塗布しレジストパターン１７を形成する。本実施形態においては、このときのレジストパターン１７はほぼ限界の解像度の通常のリソグラフィ技術を用いてパターニングすることができる。なお、この後（図２１参照）に形成されるシリコン酸化膜１４のラインパターン１４ａの幅を通常のリソグラフィ処理の限界幅よりも狭い幅に形成できるため、最終的に狭幅のゲート電極ＭＧの構造を得ることができる。
【００４８】
次に、図１５に示すように、レジストパターン１７をマスクとしてシリコン酸化膜１６をＲＩＥ法などの異方性エッチング処理により加工する。このときのシリコン酸化膜１６のラインパターン１６ａの幅をＷｅ、隣り合うラインパターン１６ａ間の間隔をＤｅとすると、複数本のラインパターン１６ａの幅Ｗｅはそれぞれほぼ等幅に形成され、複数本のラインパターン１６ａ間のそれぞれの間隔Ｄｅはそれぞれほぼ等間隔に形成される。このとき、幅Ｗｅと間隔Ｄｅとの比を１：１とすると素子を微細化する上で良い。
【００４９】
次に、図１６に示すように、シリコン酸化膜１６のラインパターン１６ａの側壁をウェットエッチング処理などによりスリミングする。スリミング処理後のラインパターン１６ａの幅をＷｆ、隣り合うラインパターン１６ａ間の間隔をＤｆとすると、幅Ｗｆ＜幅Ｗｅであり、間隔Ｄｅ＜間隔Ｄｆとなる。本実施形態の場合、幅Ｗｆ：間隔Ｄｆ≒１：３とすると良い。この場合、図１６に示したように、原理的には、スリミングされたラインパターン１６ａの中の、一つのラインパターン１６ａの側壁面がＳＧ形成領域の端部にほぼ一致することになる。
【００５０】
次に、図１７に示すように、シリコン酸化膜１６のラインパターン１６ａの側壁面および上面、並びに、シリコン膜１５の上面に沿ってシリコン窒化膜１８を第４膜としてＣＶＤ法により形成する。このときのシリコン窒化膜１８の膜厚Ｗｇは、間隔Ｄｆよりも短くすると良く、本実施形態では、膜厚Ｗｇ≒間隔Ｄｆ／３に設定すると良い。
【００５１】
次に、図１８に示すように、ＲＩＥ法により異方性エッチング処理することでシリコン酸化膜１６のラインパターン１６ａの上面、および、隣り合うシリコン酸化膜１６のラインパターン１６ａ間の中央のシリコン窒化膜１８を除去する。これにより、シリコン酸化膜１６のラインパターン１６ａの側壁面に沿ってシリコン窒化膜１８が残留し、シリコン窒化膜１８のラインパターン１８ａがスペーサとして形成される。シリコン窒化膜１８をスペーサとして適用する理由は、当該シリコン窒化膜１８がその他の材質（例えば非晶質シリコン、シリコン酸化膜）よりも硬い膜であるためである。
【００５２】
次に、図１９に示すように、シリコン膜１５およびシリコン窒化膜１８に対して高選択な条件下でシリコン酸化膜１６のラインパターン１６ａをウェットエッチング処理して除去する。
【００５３】
次に、図２０に示すように、シリコン窒化膜１８をマスクとしてシリコン膜１５、シリコン酸化膜１４をＲＩＥ法による異方性エッチングにより加工する。これにより、シリコン酸化膜１４およびシリコン膜１５のラインパターン１４ａ、１５ａの積層構造を形成できる。なお、本実施の形態ではシリコン窒化膜１８をシリコン酸化膜１４の加工後に除去しているが、シリコン窒化膜１８の除去工程は必要に応じて設ければ良い。
【００５４】
次に、図２１に示すように、ウェットエッチング処理によりシリコン膜１５のラインパターン１５ａを除去処理する。なお、図２１に示したラインパターン１５ａのウェットエッチング処理工程は必要に応じて設ければよい。
【００５５】
次に、図２２に示すように、ＳＧ形成領域のシリコン酸化膜１４のラインパターン１４ａからその隣のラインパターン１４ａにかけてレジストパターン１０を形成する。図２２に示した構造は、前述実施形態における図６に示す構造とほぼ同一構造となる。この後の製造工程は、前述実施形態の製造工程と同一であるため説明を省略する。
【００５６】
さて、図２０、図２１に示した構造の製造段階で形成されるシリコン酸化膜１４のラインパターン１４ａは、その幅Ｗｈを、シリコン酸化膜１６のラインパターン１６ａの幅Ｗｅよりも狭く形成できるため、シリコン酸化膜１６のラインパターン１６ａの幅Ｗｅを予め狭く形成することでより微細なシリコン酸化膜１４のラインパターン１４ａを形成できる。すなわち、本実施形態では、このラインパターン１４ａを用いて前述実施形態で説明した図６ないし図１３に示す製造工程を適用することで、側壁転写技術を２回繰り返すことができる。したがって、本実施形態では、所謂２重側壁転写技術を適用することで、最終的に得られるゲート電極ＭＧ、ＳＧの幅を更に微細化できるようになる。
【００５７】
本実施形態によれば、選択ゲート電極ＳＧ、メモリセルゲート電極ＭＧの形成用の積層膜３〜５の上面上にシリコン窒化膜１３、シリコン酸化膜１４を順次積層した後、さらに、マスク材用の膜、本実施形態においてはシリコン膜１５を形成し、さらに芯材用の膜、本実施形態においてはシリコン酸化膜１６を形成する。次に、シリコン酸化膜１６を複数本のラインパターン１６ａに形成した後に当該ラインパターン１６ａの側壁面をスリミングする。次に、スリミングされたラインパターン１６ａの側壁面に沿って側壁材用の膜、本実施形態においてはシリコン窒化膜１８を形成し当該シリコン窒化膜１８を加工しラインパターン１８ａを形成する。次に、シリコン窒化膜１８のラインパターン１８ａをマスクとしてシリコン膜１５およびシリコン酸化膜１４を加工する。
【００５８】
これにより、前述実施形態とほぼ同様の作用効果を奏すると共に、前述実施形態と比較してもより微細構造のシリコン酸化膜１４のラインパターン１４ａを形成できる。
（他の実施形態）
以下に示す変形または拡張が可能である。ＮＡＮＤ型フラッシュメモリ装置以外に、選択ゲート電極とメモリセルトランジスタのメモリセルゲート電極とを備えた他の不揮発性半導体記憶装置に適用できる。
ゲート電極の構造としては、ＳＯＮＯＳ（silicon-oxide-nitride-oxide-semiconductor）構造、ＭＯＮＯＳ(metal-oxide-nitride-oxide-semiconductor)構造を有するものにも適用できる。
【００５９】
第１膜、第２膜、第３膜、第４膜は、エッチング処理で互いに高選択可能な膜とすれば何れの組み合わせで形成しても良い。例えば、前述の実施形態に示したシリコン酸化膜、シリコン窒化膜、非晶質シリコン膜（シリコン膜）を割り当てて適用すると良い。特に、シリコン窒化膜をスペーサ、側壁材として適用すれば、シリコン酸化膜、非晶質シリコン膜より硬い膜として形成できるため、より微細化に適した組み合わせになる。
【００６０】
選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧと、メモリセルトランジスタＴｒｍのメモリセルゲート電極ＭＧとの間に、メモリセルトランジスタＴｒｍの閾値電圧調整用にダミートランジスタのゲート電極（他のゲート電極に相当）を１ないし３個設けた構成に適用しても良い。
【００６１】
メモリセルトランジスタＴｒｍ、選択ゲートトランジスタＴｒｓ１および２、ビット線コンタクトＣＢ、ソース線ＳＬを直列に接続することができれば不純物拡散領域６を省略、または他の構成に置換しても良い。他の構成としては、例えばニッケルシリサイドなどの金属シリサイドを用いる事ができる。
【００６２】
本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
図面中、１は半導体基板、２はゲート絶縁膜、３はポリシリコン膜、４はゲート間絶縁膜、５はポリシリコン膜（３〜５は積層膜）、７はシリコン窒化膜（第１膜）、８はシリコン酸化膜（第２膜）、８ａ、８ｂ、９ａはラインパターン、９ｂはスペースパターン、１１は非晶質シリコン膜（パターン間膜）、１１ａは凹窪、１３はシリコン窒化膜（第１膜）、１４はシリコン酸化膜（第２膜）、１６はシリコン酸化膜（第３膜）、１８はシリコン窒化膜（第４膜）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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