(57)【特許請求の範囲】
【請求項１】
第１の導電型を有する基板において第１の導電型とは逆極性の第２の導電型を有する活性領域としてかつ互いに離間して形成される第１のドレイン領域及び第１のソース領域と、
上記基板に形成された上記第１の導電型を有する活性領域と、
上記基板上であって上記第１のドレイン領域と上記第１のソース領域との間に形成された第１のゲート電極と、
上記第１のドレイン領域に接続された第１のドレイン電極と、
上記第１のソース領域に接続された第１のソース電極と、
上記第１の導電型を有する活性領域に接続された第１の基板電極とを備えて第１のＭＯＳトランジスタを構成した半導体集積回路において、
上記基板において上記第１のドレイン領域と上記第１の導電型を有する活性領域との間であって上記第２の導電型を有する活性領域としてかつ当該第１のドレイン領域が第２のソース領域と近接するように互いに離間して形成され、若しくは、上記基板において上記第１のソース領域と上記第１の導電型を有する活性領域との間であって上記第２の導電型を有する活性領域としてかつ当該第１のソース領域が第２のドレイン領域と近接するように互いに離間して形成された第２のドレイン領域及び第２のソース領域と、
上記第１の導電型を有する活性領域と、
上記基板上であって上記第２のドレイン領域と上記第２のソース領域との間に形成された第２のゲート電極と、
上記第２のドレイン領域に接続された第２のドレイン電極と、
上記第２のソース領域に接続された第２のソース電極と、
上記第１の導電型を有する活性領域に接続された第２の基板電極とを備えて第２のＭＯＳトランジスタを構成し、
上記第１の基板電極は、上記第１のドレイン電極及び上記第１のソース電極から電気的に分離され、
上記第２のＭＯＳトランジスタは、上記第１の基板電極と上記第１のドレイン電極又は上記第１のソース電極との間に接続され、
上記第１のＭＯＳトランジスタにおいて、偶数（２Ｎ）本のゲート電極をそれぞれ挟設する各１対のドレイン領域及びソース領域となる合計奇数（２Ｎ＋１）個の電極領域を形成し、
上記第１の導電型を有する活性領域に最も近接した、上記合計奇数（２Ｎ＋１）個の電極領域のうちの一端の電極領域は、上記第２のＭＯＳトランジスタのゲート電極に印加される制御電圧により、当該一端の活性領域と導通又は遮断され、
Ｎは自然数であることを特徴とする半導体集積回路。
【請求項２】
上記第１の導電型を有する活性領域とは別の、第１の導電型を有する活性領域に最も近接した、上記合計奇数（２Ｎ＋１）個の電極領域のうちの他端の電極領域は、上記第２のＭＯＳトランジスタと同一の構成を有する別の第３のＭＯＳトランジスタのゲート電極に印加される制御電圧により、当該他端の活性領域と導通又は遮断されることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
第１の導電型を有する基板において第１の導電型とは逆極性の第２の導電型を有する活性領域としてかつ互いに離間して形成される第１のドレイン領域及び第１のソース領域と、
上記基板に形成された上記第１の導電型を有する活性領域と、
上記基板上であって上記第１のドレイン領域と上記第１のソース領域との間に形成された第１のゲート電極と、
上記第１のドレイン領域に接続された第１のドレイン電極と、
上記第１のソース領域に接続された第１のソース電極と、
上記第１の導電型を有する活性領域に接続された第１の基板電極とを備えて第１のＭＯＳトランジスタを構成した半導体集積回路において、
上記基板において上記第１のドレイン領域と上記第１の導電型を有する活性領域との間であって上記第２の導電型を有する活性領域としてかつ当該第１のドレイン領域が第２のソース領域と近接するように互いに離間して形成され、若しくは、上記基板において上記第１のソース領域と上記第１の導電型を有する活性領域との間であって上記第２の導電型を有する活性領域としてかつ当該第１のソース領域が第２のドレイン領域と近接するように互いに離間して形成された第２のドレイン領域及び第２のソース領域と、
上記第１の導電型を有する活性領域と、
上記基板上であって上記第２のドレイン領域と上記第２のソース領域との間に形成された第２のゲート電極と、
上記第２のドレイン領域に接続された第２のドレイン電極と、
上記第２のソース領域に接続された第２のソース電極と、
上記第１の導電型を有する活性領域に接続された第２の基板電極とを備えて第２のＭＯＳトランジスタを構成し、
上記第１の基板電極は、上記第１のドレイン電極及び上記第１のソース電極から電気的に分離され、
上記第２のＭＯＳトランジスタは、上記第１の基板電極と上記第１のドレイン電極又は上記第１のソース電極との間に接続され、
上記第１のＭＯＳトランジスタにおいて、奇数（２Ｎ−１）本のゲート電極をそれぞれ挟設する各１対のドレイン領域及びソース領域となる合計偶数（２Ｎ）個の電極領域を形成し、
上記第１の導電型を有する活性領域に最も近接した、上記合計偶数（２Ｎ）個の電極領域のうちの一端の電極領域は、上記第２のＭＯＳトランジスタのゲート電極に印加される制御電圧により、当該一端の活性領域と導通又は遮断され、
Ｎは自然数であることを特徴とする半導体集積回路。
【請求項４】
上記第１の導電型を有する活性領域とは別の、第１の導電型を有する活性領域に最も近接した、上記合計偶数（２Ｎ）個の電極領域のうちの他端の電極領域は、上記第２のＭＯＳトランジスタと同一の構成を有する別の第３のＭＯＳトランジスタのゲート電極に印加される制御電圧により、当該他端の活性領域と導通又は遮断されることを特徴とする請求項３記載の半導体集積回路。
【請求項５】
上記第１の基板電極は上記第２のソース電極に接続され、上記第１のソース電極は上記第２のドレイン電極に接続されたことを特徴とする請求項１〜４のうちのいずれか１つに記載の半導体集積回路。
【請求項６】
上記第２の基板電極は、上記第２のドレイン電極又は上記第２のソース電極に電気的に接続されていることを特徴とする請求項１〜５のうちのいずれか１つに記載の半導体集積回路。
【請求項７】
上記第１の導電型を有する活性領域は、上記第２のドレイン領域又は上記第２のソース領域と隣接していることを特徴とする請求項１〜６のうちのいずれか１つに記載の半導体集積回路。
【請求項８】
上記第２の基板電極は、上記第２のドレイン電極又は上記第２のソース電極と同一の電極で形成されたことを特徴とする請求項１〜７のうちのいずれか１つに記載の半導体集積回路。
【請求項９】
上記第２の基板電極に接続されていない上記第２のドレイン電極又は上記第２のソース電極は、上記第１のドレイン電極又は上記第１のソース電極に電気的に接続されていることを特徴とする請求項６〜８のうちのいずれか１つに記載の半導体集積回路。
【請求項１０】
上記第２の基板電極に接続されていない上記第２のドレイン電極又は上記第２のソース電極に対応する上記第２の導電型を有する活性領域は、上記第１のドレイン電極又は上記第１のソース電極に対応する上記第２の導電型を有する活性領域と同一の領域で構成されたことを特徴とする請求項６〜８のうちのいずれか１つに記載の半導体集積回路。
【請求項１１】
請求項１〜１０のうちのいずれか１つに記載の複数個の半導体集積回路が互いに隣接して配置されたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は大面積のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（以下、ＭＯＳトランジスタという。）を備えた半導体集積回路及び半導体集積回路装置に関する。
【背景技術】
【０００２】
図２９は、従来技術に係る大面積のＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳトランジスタという。）の構成を示す平面図である。また、図３０は、従来技術に係る大面積のＮＭＯＳトランジスタの他の構成を示す平面図である。図２９及び図３０は平面図であるが、図の理解を容易にするためにハッチングを施している。以下、他の平面図においても、同様にハッチングを施している。図２９及び図３０に示すように、従来、大面積のＮＭＯＳトランジスタは、導電型基板を構成するｐ型半導体基板１００と、ｐ型半導体基板１００上に形成されかつコンタクト電極ＣＥを介してメタル配線Ｗ１０２で相互に接続されたポリシリコン電極などであるゲート電極ＴＧ１１と、ｐ型半導体基板１００に形成されかつゲート電極ＴＧ１１を挟設する複数のｎ型活性領域ＡＣ１１で構成されかつ図上の横方向に交互に配置されたドレイン領域Ｄ１１及びソース領域Ｓ１１と、ドレイン領域Ｄ１１に接続された複数のドレイン電極ＴＤ１１と、複数のドレイン電極ＴＤ１１を接続するメタル配線Ｗ１０４及びスルーホールＴＨと、ソース領域Ｓ１１に接続された複数のソース電極ＴＳ１１と、複数のソース電極ＴＳ１１を接続するメタル配線Ｗ１０３と、ドレイン領域Ｄ１１及びソース領域Ｓ１１の周囲を囲うｐ型半導体基板１００に形成されたｐ型活性領域Ｂ１１と、ｐ型活性領域Ｂ１１に接続された複数の基板電極ＴＢ１１と、複数の基板電極ＴＢ１１を接続するメタル配線Ｗ１０１と、ｐ型半導体基板１００、ドレイン領域Ｄ１１、ソース領域Ｓ１１、ｐ型活性領域Ｂ１１、及びゲート電極ＴＧ１１とメタル配線Ｗ１０１〜Ｗ１０４との間に形成されたシリコン酸化膜１１０とを備えて構成される。以下、図２９及び図３０に図示されたＮＭＯＳトランジスタをＮＭＯＳトランジスタＭＮ１１という。
【０００３】
図３１は、従来技術に係るＮＭＯＳトランジスタの構成を示す断面図である。図３１は、断面図であるが、図の視認性を向上させるためにハッチングを一部省略している。図３１のＮＭＯＳトランジスタは、ｐ型ウェル領域若しくはｐ型半導体基板１００に形成されたｎ型活性領域であるドレイン領域Ｄ１１及びソース領域Ｓ１１と、ｐ型活性領域Ｂ１１と、ｐ型半導体基板１００上に形成されたゲート酸化膜１０６と、ゲート酸化膜１０６上に形成されたゲートＧ１１と、ドレイン領域Ｄ１１に接続されたドレイン電極ＴＤ１１と、ソース領域Ｓ１１に接続されたソース電極ＴＳ１１と、ｐ型活性領域Ｂ１１に接続された基板電極ＴＢ１１と、ゲートＧ１１に接続されたゲート電極ＴＧ１１とを備えて構成される。また、ゲート電極ＴＧ１１とソース電極ＴＳ１１との間には、ゲート・ソース間電圧Ｖｇｓが印加されており、ドレイン電極ＴＤ１１とソース電極ＴＳ１１との間には、ドレイン・ソース間電圧Ｖｄｓが印加されている。また、ソース領域Ｓ１１及びドレイン領域Ｄ１１とｐ型半導体基板１００との間には、空乏層領域１０２が形成されている。ソース領域Ｓ１１の電位よりもしきい値電圧Ｖｔｈ以上高いゲート・ソース間電圧Ｖｇｓがゲート電極ＴＧ１１に印加されることで、ゲートＧ１１直下の領域にｎ型のチャネル領域１０１が形成されてドレイン領域Ｄ１１とソース領域Ｓ１１とが導通する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図３２は、従来技術に係るＮＭＯＳトランジスタの構成を示す断面図であり、ＮＭＯＳトランジスタにおいてインパクトイオン化が発生している状態を示す。図３２に示すように、ＮＭＯＳトランジスタにおいてドレイン領域Ｄ１１とソース領域Ｓ１１との間の電位差であるドレイン・ソース間電圧Ｖｄｓが高くなるにつれて、ドレイン領域Ｄ１１とソース領域Ｓ１１との間に大きな電界がかかり、ドレイン領域Ｄ１１の近傍において、十分に加速された電子１０３がシリコンの格子に衝突することで電子正孔対１０４が生成されるインパクトイオン化と呼ばれる現象が発生する。生成された電子正孔対１０４の電子は、ドレイン領域Ｄ１１を介してドレイン電極ＴＤ１１に接続された電源に流れてドレイン電流の一部となる。一方、生成された電子正孔対１０４の正孔１０５は、空乏層領域１０２を介してｐ型活性領域Ｂ１１に流れて基板電流Ｉｓｕｂとなる。基板電流Ｉｓｕｂの発生量は、ＮＭＯＳトランジスタのドレイン・ソース間電圧Ｖｄｓ及びゲート・ソース間電圧Ｖｇｓに依存する。
【０００５】
図３３及び図３４は、従来技術に係るＮＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓ及びドレイン・ソース間電圧Ｖｄｓに対する基板電流Ｉｓｕｂを示すグラフである。図３３に示すように、基板電流Ｉｓｕｂは、ドレイン・ソース間電圧Ｖｄｓが高いほど多くなる。また、図３４に示すように、基板電流Ｉｓｕｂは、ゲート・ソース間電圧Ｖｇｓが例えばドレイン・ソース間電圧Ｖｄｓの半分などの中間電位の場合に非常に多くなる。
【０００６】
基板電流Ｉｓｕｂの発生を抑制するためには、ＮＭＯＳトランジスタのゲート長を長くすることなどにより、ドレイン領域Ｄ１１とソース領域Ｓ１１との間の電界を緩和することが有効であるが、ＮＭＯＳトランジスタの電流駆動能力が低下する。
【０００７】
図３５は、従来技術に係るＮＭＯＳトランジスタの構成を示す断面図、及びＮＭＯＳトランジスタにおける寄生パイポーラトランジスタ２０２を示す回路図である。図３５を参照して、ＮＭＯＳトランジスタに基板電流Ｉｓｕｂが流れることに起因する影響について説明する。図３５に示すように、基板電流Ｉｓｕｂは、電流源２０１によって発生されるドレイン電極ＴＤ１１から基板電極ＴＢ１１へ流れる電流として観測される。なお、図３５において、抵抗Ｒ１はドレイン電極ＴＤ１１から基板電極ＴＢ１１までのｐ型ウェル領域若しくはｐ型半導体基板１００の寄生抵抗を表し、抵抗Ｒ２は基板電極ＴＢ１１から接地までの寄生抵抗を表す。
【０００８】
基板電流Ｉｓｕｂが発生すると、基板電流Ｉｓｕｂが流れる経路における抵抗Ｒ１と抵抗Ｒ２との和に基板電流Ｉｓｕｂを乗じた分、ｐ型ウェル領域若しくはｐ型半導体基板１００の電位が上昇し、ｎ型活性領域であるドレイン領域Ｄ１１で構成されるコレクタと、ｐ型活性領域Ｂ１１で構成されるベースと、ｎ型活性領域であるソース領域Ｓ１１で構成されるエミッタとを有するｎｐｎ型寄生バイポーラトランジスタ２０２に対して、正のベース・エミッタ間電圧ＶＢＥが印加され、ベース・エミッタ間電圧ＶＢＥがしきい値電圧を超えると、寄生バイポーラトランジスタ２０２が導通する。
【０００９】
寄生バイポーラトランジスタ２０２が導通すると、寄生バイポーラトランジスタ２０２にコレクタ電流が流れて、ベース電流の増加、及びインパクトイオン化の増大などが誘起されるので、ＮＭＯＳトランジスタのドレイン電流及び寄生バイポーラトランジスタ２０２のコレクタ電流が加速度的に増加して、ＮＭＯＳトランジスタは電気的及び熱的に破壊に至る。
【００１０】
上述した現象は、ｎ型ウェル領域若しくはｎ型半導体基板上に形成されたｐ型活性領域であるドレイン領域及びソース領域を有するＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳトランジスタという。）においても、電子と正孔との関係、電位の関係、電流の極性などが反転するのみで、同様に発生する。
【００１１】
図３６は、従来技術に係るＮＭＯＳトランジスタの構成を示す断面図及び回路図である。従来技術においては、図３６に示すように、ｐ型活性領域Ｂ１１をソース領域Ｓ１１に電気的に接続し、特許文献１に示されているバッティングソースと呼ばれるソース領域とｐ型活性領域とを一体として配置するレイアウト手法、及び低抵抗の配線を用いてｐ型活性領域をソース領域に接続する手法などによって基板電流Ｉｓｕｂが流れる経路の抵抗Ｒ１，Ｒ２を低く抑えることで寄生バイポーラトランジスタ２０２の動作を抑制している。
【００１２】
しかしながら、二次電池の充放電制御及び逆流防止機能などのドレイン電極ＴＤ１１の電位とソース電極ＴＳ１１の電位とが逆転すること、すなわちソース電極ＴＳ１１の電位がドレイン電極ＴＤ１１の電位よりも高くなることが想定される用途にＮＭＯＳトランジスタを用いる場合、図３７に示すようにソース電極ＴＳ１１の電位がドレイン電極ＴＤ１１の電位を超えたときにｐ型活性領域Ｂ１１とドレイン領域Ｄ１１との間のｐｎ接合２０３が順バイアスされるので、このｐｎ接合２０３を介して逆流電流Ｉｒｅｖが流れる。
【００１３】
逆流電流Ｉｒｅｖが流れることを防止するためには、基板電極ＴＢ１１の電位を独立させて常時最低の電位としておくなどの対策が考えられるが、ソース電極ＴＳ１１が基板電極ＴＢ１１との間に正の電位差を有する状態となった場合、基板バイアス効果によりＮＭＯＳトランジスタのしきい値電圧Ｖｔｈが上昇し、ＮＭＯＳトランジスタの電流駆動能力が低下するという観点から不利である。
【００１４】
上記の議論より、ＮＭＯＳトランジスタの電流駆動能力を低下させずに逆流電流Ｉｒｅｖを防止するためには、基板電極ＴＢ１１とソース電極ＴＳ１１とを電気的に分離し、必要に応じて基板電極ＴＢ１１とソース電極ＴＳ１１とを導通又は遮断する別のＮＭＯＳトランジスタを備えた構成が必要である。
【００１５】
図３８及び図３９は、従来技術に係るソース電極ＴＳ１１と基板電極ＴＢ１１との間にＮＭＯＳトランジスタＭＮ１２を設けた場合のＮＭＯＳトランジスタの構成を示す断面図及び回路図である。また、特許文献２にも同様の回路が開示されている。図３８及び図３９に示すように、通常動作においてはＮＭＯＳトランジスタＭＮ１２のゲート電極ＴＧ１２にハイレベルの電位を印加してＮＭＯＳトランジスタＭＮ１２を導通させる一方、ソース電極ＴＳ１１の電位とドレイン電極ＴＤ１１の電位とが逆転した場合においては、ＮＭＯＳトランジスタＭＮ１２を遮断して基板電極ＴＢ１１の電位を最低電位にすることで逆流電流Ｉｒｅｖが発生することを防止する。
【００１６】
しかしながら、基板電極ＴＢ１１とソース電極ＴＳ１１との間にＮＭＯＳトランジスタＭＮ１２を設けることによって、図３８に示すように、ＮＭＯＳトランジスタＭＮ１２のオン抵抗Ｒ２ｍと、分離用の素子であるＮＭＯＳトランジスタＭＮ１２に至る経路の配線抵抗Ｒ２ｄ，Ｒ２ｓとが、基板電極ＴＢ１１とソース電極ＴＳ１１との間に入ることとなるので、基板電流Ｉｓｕｂが流れる経路の抵抗が高くなる傾向にあり、それに伴って寄生バイポーラトランジスタ２０２の動作が誘引される。
【００１７】
本発明の目的は、従来技術と比較して占有面積が小さく、かつ基板電流が流れる経路の抵抗を低く抑え、寄生バイポーラトランジスタの動作を抑制することができる半導体集積回路及び半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１８】
本発明に係る半導体集積回路は、第１の導電型を有する基板において第１の導電型とは逆極性の第２の導電型を有する活性領域としてかつ互いに離間して形成される第１のドレイン領域及び第１のソース領域と、
上記基板に形成された上記第１の導電型を有する活性領域と、
上記基板上であって上記第１のドレイン領域と上記第１のソース領域との間に形成された第１のゲート電極と、
上記第１のドレイン領域に接続された第１のドレイン電極と、
上記第１のソース領域に接続された第１のソース電極と、
上記第１の導電型を有する活性領域に接続された第１の基板電極とを備えて第１のＭＯＳトランジスタを構成した半導体集積回路において、
上記基板において上記第１のドレイン領域と上記第１の導電型を有する活性領域との間であって上記第２の導電型を有する活性領域としてかつ当該第１のドレイン領域が第２のソース領域と近接するように互いに離間して形成され、若しくは、上記基板において上記第１のソース領域と上記第１の導電型を有する活性領域との間であって上記第２の導電型を有する活性領域としてかつ当該第１のソース領域が第２のドレイン領域と近接するように互いに離間して形成された第２のドレイン領域及び第２のソース領域と、
上記第１の導電型を有する活性領域と、
上記基板上であって上記第２のドレイン領域と上記第２のソース領域との間に形成された第２のゲート電極と、
上記第２のドレイン領域に接続された第２のドレイン電極と、
上記第２のソース領域に接続された第２のソース電極と、
上記第１の導電型を有する活性領域に接続された第２の基板電極とを備えて第２のＭＯＳトランジスタを構成し、
上記第１の基板電極は、上記第１のドレイン電極及び上記第１のソース電極から電気的に分離され、
上記第２のＭＯＳトランジスタは、上記第１の基板電極と上記第１のドレイン電極又は上記第１のソース電極との間に接続されたことを特徴とする。
【００１９】
また、上記半導体集積回路において、上記第１の基板電極は上記第２のソース電極に接続され、上記第１のソース電極は上記第２のドレイン電極に接続されたことを特徴とする。
【００２０】
さらに、上記半導体集積回路において、上記第２の基板電極は、上記第２のドレイン電極又は上記第２のソース電極に電気的に接続されていることを特徴とする。
【００２１】
またさらに、上記半導体集積回路において、上記第１の導電型を有する活性領域は、上記第２のドレイン領域又は上記第２のソース領域と隣接していることを特徴とする。
【００２２】
また、上記半導体集積回路において、上記第２の基板電極は、上記第２のドレイン電極又は上記第２のソース電極と同一の電極で形成されたことを特徴とする。
【００２３】
さらに、上記半導体集積回路において、上記第２の基板電極に接続されていない上記第２のドレイン電極又は上記第２のソース電極は、上記第１のドレイン電極又は上記第１のソース電極に電気的に接続されていることを特徴とする。
【００２４】
またさらに、上記半導体集積回路において、上記第２の基板電極に接続されていない上記第２のドレイン電極又は上記第２のソース電極に対応する上記第２の導電型を有する活性領域は、上記第１のドレイン電極又は上記第１のソース電極に対応する上記第２の導電型を有する活性領域と同一の領域で構成されたことを特徴とする。
【００２５】
また、上記半導体集積回路において、上記第１のＭＯＳトランジスタにおいて、偶数（２Ｎ）本のゲート電極をそれぞれ挟設する各１対のドレイン領域及びソース領域となる合計奇数（２Ｎ＋１）個の電極領域を形成し、
上記第１の導電型を有する活性領域に最も近接した、上記合計奇数（２Ｎ＋１）個の電極領域のうちの一端の電極領域は、上記第２のＭＯＳトランジスタのゲート電極に印加される制御電圧により、当該一端の活性領域と導通又は遮断されることを特徴とする。
【００２６】
さらに、上記半導体集積回路において、上記第１の導電型を有する活性領域とは別の、第１の導電型を有する活性領域に最も近接した、上記合計奇数（２Ｎ＋１）個の電極領域のうちの他端の電極領域は、上記第２のＭＯＳトランジスタと同一の構成を有する別の第３のＭＯＳトランジスタのゲート電極に印加される制御電圧により、当該他端の活性領域と導通又は遮断されることを特徴とする。
【００２７】
またさらに、上記半導体集積回路において、上記第１のＭＯＳトランジスタにおいて、奇数（２Ｎ−１）本のゲート電極をそれぞれ挟設する各１対のドレイン領域及びソース領域となる合計偶数（２Ｎ）個の電極領域を形成し、
上記第１の導電型を有する活性領域に最も近接した、上記合計偶数（２Ｎ）個の電極領域のうちの一端の電極領域は、上記第２のＭＯＳトランジスタのゲート電極に印加される制御電圧により、当該一端の活性領域と導通又は遮断されることを特徴とする。
【００２８】
また、上記半導体集積回路において、上記第１の導電型を有する活性領域とは別の、第１の導電型を有する活性領域に最も近接した、上記合計偶数（２Ｎ）個の電極領域のうちの他端の電極領域は、上記第２のＭＯＳトランジスタと同一の構成を有する別の第３のＭＯＳトランジスタのゲート電極に印加される制御電圧により、当該他端の活性領域と導通又は遮断されることを特徴とする。
【００２９】
本発明に係る半導体集積回路装置は、複数個の半導体集積回路が互いに隣接して配置されたことを特徴とする。
【発明の効果】
【００３０】
本発明に係る半導体集積回路及び半導体集積回路装置によれば、半導体集積回路及び半導体集積回路装置は、第１のＭＯＳトランジスタの構成要素と第２のＭＯＳトランジスタの構成要素とを同一の構成要素で構成する又は隣接して形成するので、従来技術と比較して占有面積が減少する。また、第２のＭＯＳトランジスタの適切な配置及び配線により、第１のＭＯＳトランジスタの基板電流が流れる経路の抵抗を低減することができ、基板電流が流れた場合でも基板電位の上昇が抑制されるので、第１のＭＯＳトランジスタの寄生バイポーラトランジスタの動作を抑制することができる。
【００３１】
また、本発明に係る半導体集積回路及び半導体集積回路装置によれば、第２及び第３のＭＯＳトランジスタを備えて構成されるので、上記半導体集積回路と比較して、第１のＭＯＳトランジスタの基板電流が流れる経路の抵抗を低減することができ、基板電流が流れた場合でも基板電位の上昇がさらに抑制されるので、第１のＭＯＳトランジスタの寄生バイポーラトランジスタの動作を抑制する効果が向上する。
【００３２】
さらに、本発明に係る半導体集積回路及び半導体集積回路装置によれば、第２及び第３のＭＯＳトランジスタを備えて構成されるので、第１のドレイン領域と第１のソース領域との間の電位関係が逆転し、第１の導電型を有する活性領域を第１のドレイン領域又は第１のソース領域と導通させる必要が生じた場合においても第２又は第３のＭＯＳトランジスタを用いて、低い抵抗を有する経路で第１の導電型を有する活性領域と第１のドレイン領域又は第１のソース領域とを導通させることができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１の実施形態に係る半導体集積回路１の結線状態を示す回路図である。
【図２】図１の半導体集積回路１の構成を示す平面図である。
【図３】図２の半導体集積回路１の変形例である半導体集積回路１Ａの構成を示す平面図である。
【図４】図３の半導体集積回路１Ａの変形例である半導体集積回路１Ｂの構成を示す平面図である。
【図５】図２の半導体集積回路１の変形例である半導体集積回路１−１の構成を示す平面図である。
【図６】図３の半導体集積回路１Ａの変形例である半導体集積回路１Ａ−１の構成を示す平面図である。
【図７】図４の半導体集積回路１Ｂの変形例である半導体集積回路１Ｂ−１の構成を示す平面図である。
【図８】図６の半導体集積回路１Ａ−１のＡ１−Ａ２位置での断面図である。
【図９】本発明の第２の実施形態に係る半導体集積回路１−２の構成を示す平面図である。
【図１０】図９の半導体集積回路１−２の変形例である半導体集積回路１Ａ−２の構成を示す平面図である。
【図１１】図１０の半導体集積回路１Ａ−２の変形例である半導体集積回路１Ｂ−２の構成を示す平面図である。
【図１２】図９の半導体集積回路１−２の変形例である半導体集積回路１−３の構成を示す平面図である。
【図１３】図１０の半導体集積回路１Ａ−２の変形例である半導体集積回路１Ａ−３の構成を示す平面図である。
【図１４】図１１の半導体集積回路１Ｂ−２の変形例である半導体集積回路１Ｂ−３の構成を示す平面図である。
【図１５】図１３の半導体集積回路１Ａ−３の斜視図である。
【図１６】図１３の半導体集積回路１Ａ−３において配線層以上の層を除去したときの斜視図である。
【図１７】図１３の半導体集積回路１Ａ−３のＡ３−Ａ４位置での断面図である。
【図１８】本発明の第３の実施形態に係る半導体集積回路１−４の結線状態を示す回路図である。
【図１９】図１８の半導体集積回路１−４の構成を示す平面図である。。
【図２０】図１９の半導体集積回路１−４の変形例である半導体集積回路１Ａ−４の構成を示す平面図である。
【図２１】図２０の半導体集積回路１Ａ−４の変形例である半導体集積回路１Ｂ−４の構成を示す平面図である。
【図２２】図１９の半導体集積回路１−４の変形例である半導体集積回路１−５の構成を示す平面図である。
【図２３】図２０の半導体集積回路１Ａ−４の変形例である半導体集積回路１Ａ−５の構成を示す平面図である。
【図２４】図２１の半導体集積回路１Ｂ−４の変形例である半導体集積回路１Ｂ−５の構成を示す平面図である。
【図２５】本発明の第１の応用例である半導体集積回路１Ｃを示す平面図である。
【図２６】本発明の第２の応用例である半導体集積回路１Ｄを示す平面図である。
【図２７】本発明の第３の応用例である半導体集積回路１Ｅを示す平面図である。
【図２８】本発明の第４の応用例である半導体集積回路装置１Ｆを示す平面図である。
【図２９】従来技術に係る大面積のＮＭＯＳトランジスタの構成を示す平面図である。
【図３０】従来技術に係る大面積のＮＭＯＳトランジスタの他の構成を示す平面図である。
【図３１】従来技術に係るＮＭＯＳトランジスタの構成を示す断面図である。
【図３２】従来技術に係るＮＭＯＳトランジスタの構成を示す断面図であり、ＮＭＯＳトランジスタにおいてインパクトイオン化が発生している状態を示す。
【図３３】従来技術に係るＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓ及びドレイン・ソース間電圧Ｖｄｓに対する基板電流Ｉｓｕｂを示すグラフである。
【図３４】従来技術に係るＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓ及びドレイン・ソース間電圧Ｖｄｓに対する基板電流Ｉｓｕｂを示すグラフである。
【図３５】従来技術に係るＮＭＯＳトランジスタの構成を示す断面図、及びＮＭＯＳトランジスタにおける寄生パイポーラトランジスタ２０２を示す回路図である。
【図３６】従来技術に係るＮＭＯＳトランジスタの構成を示す断面図及び回路図である。
【図３７】従来技術に係るＮＭＯＳトランジスタの構成を示す断面図及び回路図であり、ソース電極ＴＳ１１の電位がドレイン電極ＴＤ１１の電位よりも高く逆流電流Ｉｒｅｖが流れる場合を示す。
【図３８】従来技術に係るソース電極ＴＳ１１と基板電極ＴＢ１１との間にＮＭＯＳトランジスタＭＮ１２を設けた場合のＮＭＯＳトランジスタの構成を示す断面図及び回路図である。
【図３９】従来技術に係るソース電極ＴＳ１１と基板電極ＴＢ１１との間にＮＭＯＳトランジスタＭＮ１２を設けた場合のＮＭＯＳトランジスタの構成を示す断面図及び回路図である。
【発明を実施するための形態】
【００３４】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００３５】
第１の実施形態．
図１は、本発明の第１の実施形態に係る半導体集積回路１の結線状態を示す回路図である。図１において、半導体集積回路１は、ＮＭＯＳトランジスタＭＮ１と、ＮＭＯＳトランジスタＭＮ２とを備えて構成される。ＮＭＯＳトランジスタＭＮ１は、ソース電極ＴＳ１とゲート電極ＴＧ１とドレイン電極ＴＤ１と基板電極ＴＢ１とを備えて構成され、ＮＭＯＳトランジスタＭＮ２は、ソース電極ＴＳ２とゲート電極ＴＧ２とドレイン電極ＴＤ２と基板電極ＴＢ２とを備えて構成される。図１において、ソース電極ＴＳ１は、ドレイン電極ＴＤ２に接続されており、ソース電極ＴＳ２は、基板電極ＴＢ１及び基板電極ＴＢ２に接続されている。以上のように構成された半導体集積回路１では、基板電極ＴＢ１とソース電極ＴＳ１とは、ＮＭＯＳトランジスタＭＮ２のゲート電極ＴＧ２に印加される制御電圧によって導通又は遮断される。
【００３６】
図２は、図１の半導体集積回路１の構成を示す平面図である。第１の実施形態に係る半導体集積回路１は、ｐ型半導体基板１０においてｎ型活性領域ＡＣ１としてかつ互いに離間して形成されるドレイン領域Ｄ１及びソース領域Ｓ１と、ｐ型半導体基板１０に形成されたｐ型活性領域Ｂと、ｐ型半導体基板１０上であってドレイン領域Ｄ１とソース領域Ｓ１との間に形成されたゲート電極ＴＧ１と、ドレイン領域Ｄ１に接続されたドレイン電極ＴＤ１と、ソース領域Ｓ１に接続されたソース電極ＴＳ１と、ｐ型活性領域Ｂに接続された基板電極ＴＢ１とを備えてＮＭＯＳトランジスタＭＮ１を構成した半導体集積回路１において、ｐ型半導体基板１０においてソース領域Ｓ１とｐ型活性領域Ｂとの間であってｎ型活性領域ＡＣ１としてかつ当該ソース領域Ｓ１がドレイン領域Ｄ２と近接するように互いに離間して形成されたドレイン領域Ｄ２及びソース領域Ｓ２と、ｐ型活性領域Ｂと、ｐ型半導体基板１０上であってドレイン領域Ｄ２とソース領域Ｓ２との間に形成されたゲート電極ＴＧ２と、ドレイン領域Ｄ２に接続されたドレイン電極ＴＤ２と、ソース領域Ｓ２に接続されたソース電極ＴＳ２と、ｐ型活性領域Ｂに接続された基板電極ＴＢ２とを備えてＮＭＯＳトランジスタＭＮ２を構成し、基板電極ＴＢ１は、ドレイン電極ＴＤ１及びソース電極ＴＳ１から電気的に分離され、ＮＭＯＳトランジスタＭＮ２は、基板電極ＴＢ１とソース電極ＴＳ１との間に接続されたことを特徴とする。
【００３７】
以下、各図において各構成要素の配置を示すために、「図上の上側」、「図上の下側」、「図上の右側」、「図上の左側」、「図上の縦方向」、「図上の横方向」などの用語を用いる。図２において、半導体集積回路１は、導電型基板を構成するｐ型半導体基板１０と、ｐ型半導体基板１０上に形成されたポリシリコン電極などである左上から右下へのハッチング（以下、第１のハッチングという。）で示されるゲート電極ＴＧ１と、ｐ型半導体基板１０上に形成されたポリシリコン電極などである第１のハッチングで示されるゲート電極ＴＧ２と、ｐ型半導体基板１０において複数のｎ型活性領域ＡＣ１としてかつ互いに離間して形成されたドットのハッチング（以下、第２のハッチングという。）で示されるドレイン領域Ｄ１と、ドレイン領域Ｄ１に接続された複数のドレイン電極ＴＤ１と、ｐ型半導体基板１０において複数のｎ型活性領域ＡＣ１としてかつ互いに離間して形成された第２のハッチングで示されるソース領域Ｓ１と、ソース領域Ｓ１に接続された複数のソース電極ＴＳ１と、ｐ型半導体基板１０においてｎ型活性領域ＡＣ１として形成された第２のハッチングで示されるドレイン領域Ｄ２と、ドレイン領域Ｄ２に接続された複数のドレイン電極ＴＤ２と、ｐ型半導体基板１０においてｎ型活性領域ＡＣ１として形成された第２のハッチングで示されるソース領域Ｓ２と、ソース領域Ｓ２に接続された複数のソース電極ＴＳ２と、ｐ型半導体基板１０において図２上の上側、左側、及び右側に形成された右上から左下へのハッチング（以下、第３のハッチングという。）で示されるｐ型活性領域Ｂと、ｐ型活性領域Ｂに接続された複数の基板電極ＴＢ１，ＴＢ２と、複数の基板電極ＴＢ１，ＴＢ２と複数のソース電極ＴＳ２とを接続するメタル配線Ｗ１と、ゲート電極ＴＧ１に接続された複数のコンタクト電極ＣＥを接続するメタル配線Ｗ２と、複数のソース電極ＴＳ１と複数のドレイン電極ＴＤ２とを接続するメタル配線Ｗ３と、複数のドレイン電極ＴＤ１を接続するメタル配線Ｗ４と、ゲート電極ＴＧ２に接続された複数のコンタクト電極ＣＥを接続するメタル配線Ｗ５と、ｐ型半導体基板１０、ドレイン領域Ｄ１，Ｄ２、ソース領域Ｓ１，Ｓ２、ｐ型活性領域Ｂ、及びゲート電極ＴＧ１，ＴＧ２とメタル配線Ｗ１〜Ｗ５との間に形成されたシリコン酸化膜１１とを備えて構成される。
【００３８】
図２において、図１のＮＭＯＳトランジスタＭＮ１は、ｐ型半導体基板１０と、ドレイン領域Ｄ１と、ソース領域Ｓ１と、ｐ型活性領域Ｂと、ドレイン電極ＴＤ１と、ソース電極ＴＳ１と、基板電極ＴＢ１と、ゲート電極ＴＧ１とによって構成される。また、図１のＮＭＯＳトランジスタＭＮ２は、ｐ型半導体基板１０と、ドレイン領域Ｄ２と、ソース領域Ｓ２と、ｐ型活性領域Ｂと、ドレイン電極ＴＤ２と、ソース電極ＴＳ２と、基板電極ＴＢ２と、ゲート電極ＴＧ２とによって構成される。上述したように、ＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ２とは、同一のｐ型半導体基板１０及びｐ型活性領域Ｂを有しており、基板電極ＴＢ１と基板電極ＴＢ２とは、同一の電極で形成されている。また、ＮＭＯＳトランジスタＭＮ１は、ドレイン領域Ｄ１で構成されるコレクタと、ｐ型活性領域Ｂで構成されるベースと、ソース領域Ｓ１で構成されるエミッタとを有するｎｐｎ型の寄生バイポーラトランジスタを有する。なお、図２中に示す波線は、波線より下方向についてもＮＭＯＳトランジスタＭＮ１及びＮＭＯＳトランジスタＭＮ２が同様に配置されていることを示す。
【００３９】
また、図２において、ＮＭＯＳトランジスタＭＮ１は、２つのドレイン領域Ｄ１と２つのソース領域Ｓ１とを有し、ドレイン領域Ｄ１とソース領域Ｓ１とは、ドレイン領域Ｄ１とソース領域Ｓ１との間に形成された３つのゲート電極ＴＧ１によって導通又は遮断される。一方、ＮＭＯＳトランジスタＭＮ２は、１つのドレイン領域Ｄ２と１つのソース領域Ｓ２とを有し、ドレイン領域Ｄ２とソース領域Ｓ２とは、ドレイン領域Ｄ２とソース領域Ｓ２との間に形成された１つのゲート電極ＴＧ２によって導通又は遮断される。
【００４０】
図３は、図２の半導体集積回路１の変形例である半導体集積回路１Ａの構成を示す平面図である。図３の半導体集積回路１Ａは、図２の半導体集積回路１と比較して、図３上の右下において、ソース領域Ｓ２とｐ型活性領域Ｂとが互いに隣接して形成されていることを特徴とし、その他の構成及び動作は半導体集積回路１と同様である。図３の半導体集積回路１Ａは、図２の半導体集積回路１と比較して占有面積が減少する作用効果を有する。
【００４１】
図４は、図３の半導体集積回路１Ａの変形例である半導体集積回路１Ｂの構成を示す平面図である。図４の半導体集積回路１Ｂは、図３の半導体集積回路１Ａと比較して、図４上の右下において、ソース電極ＴＳ２と基板電極ＴＢ１，ＴＢ２とが同一の電極で形成されていること、図４上の上側に形成されたｐ型活性領域Ｂが１つの基板電極ＴＢ１，ＴＢ２を有すること、図４上の左側に形成されたｐ型活性領域Ｂが１つの基板電極ＴＢ１，ＴＢ２を有すること、図４のゲート電極ＴＧ１のうちの図４上で最も左側に形成されたゲート電極ＴＧ１が１つのコンタクト電極ＣＥを有すること、及びドレイン領域Ｄ２が１つのドレイン電極ＴＤ２を有することを特徴とし、その他の構成及び動作は半導体集積回路１Ａと同様である。半導体集積回路１Ｂの構成は、ｐ型活性領域とｎ型活性領域との間に渡るコンタクト電極を形成することができるプロセスにおいて可能となる。
【００４２】
ここで、図２乃至図４に示した半導体集積回路１，１Ａ，１Ｂは、ＮＭＯＳトランジスタＭＮ１のソース領域Ｓ１とＮＭＯＳトランジスタＭＮ２のドレイン領域Ｄ２が共にｎ型活性領域ＡＣ１であることから、ＮＭＯＳトランジスタＭＮ１のソース領域Ｓ１とＮＭＯＳトランジスタＭＮ２のドレイン領域Ｄ２とを同一の領域で構成することが可能である。この場合の半導体集積回路を図５乃至図７に示す。
【００４３】
図５は、図２の半導体集積回路１の変形例である半導体集積回路１−１の構成を示す平面図である。図５の半導体集積回路１−１は、図２の半導体集積回路１と比較して、図５上の最も右側に形成されたソース領域Ｓ１とドレイン領域Ｄ２とが同一の領域で構成されていること、及び当該領域においてソース電極ＴＳ１とドレイン電極ＴＤ２とが同一の電極で形成されていることを特徴とし、その他の構成及び動作は半導体集積回路１と同様である。図５の半導体集積回路１−１は、図２の半導体集積回路１と比較して占有面積が減少する作用効果を有する。
【００４４】
図６は、図３の半導体集積回路１Ａの変形例である半導体集積回路１Ａ−１の構成を示す平面図である。図６の半導体集積回路１Ａ−１は、図３の半導体集積回路１Ａと比較して、図６上の最も右側に形成されたソース領域Ｓ１とドレイン領域Ｄ２とが同一の領域で構成されていること、及び当該領域においてソース電極ＴＳ１とドレイン電極ＴＤ２とが同一の電極で形成されていることを特徴とし、その他の構成及び動作は半導体集積回路１Ａと同様である。図６の半導体集積回路１Ａ−１は、図３の半導体集積回路１Ａと比較して占有面積が減少する作用効果を有する。
【００４５】
図７は、図４の半導体集積回路１Ｂの変形例である半導体集積回路１Ｂ−１の構成を示す平面図である。図７の半導体集積回路１Ｂ−１は、図４の半導体集積回路１Ｂと比較して、図７上の最も右側に形成されたソース領域Ｓ１とドレイン領域Ｄ２とが同一の領域で構成されていること、当該領域においてソース電極ＴＳ１とドレイン電極ＴＤ２とが同一の電極で形成されていること、及び図７のゲート電極ＴＧ１のうちの図７上で最も右側に形成されたゲート電極ＴＧ１が、１つのコンタクト電極ＣＥを有することを特徴とし、その他の構成及び動作は半導体集積回路１Ｂと同様である。図７の半導体集積回路１Ｂ−１は、図４の半導体集積回路１Ｂと比較して占有面積が減少する作用効果を有する。
【００４６】
次に、図６の半導体集積回路１Ａ−１の占有面積、及び基板電流が流れる経路の抵抗について図２９及び図３０に示した従来技術に係るＮＭＯＳトランジスタＭＮ１１と比較して説明する。図２９及び図３０に示した従来技術に係るＮＭＯＳトランジスタＭＮ１１では、ｐ型活性領域Ｂ１１とソース領域Ｓ１１とを分離して形成しているが、ｐ型活性領域Ｂ１１とソース領域Ｓ１１とを導通又は遮断するための別のＮＭＯＳトランジスタＭＮ１２を形成するためには、新たな領域が必要となり、半導体集積回路の面積が増大する。また、ＮＭＯＳトランジスタＭＮ１２を形成した場合、ｐ型活性領域Ｂ１１及びソース領域Ｓ１１からＭＯＳトランジスタＭＮ１２までの配線に寄生抵抗が存在するので、ソース電極ＴＳ１１から基板電極ＴＢ１１までの抵抗が増大し、上述したように、ＮＭＯＳトランジスタＭＮ１１における寄生バイポーラトランジスタの動作を誘引してしまう。
【００４７】
図８は、図６の半導体集積回路１Ａ−１のＡ１−Ａ２位置での断面図である。図８に示すように、半導体集積回路１Ａ−１は、ｐ型半導体基板１０にｐ型活性領域Ｂと、ドレイン領域Ｄ１，Ｄ２と、ソース領域Ｓ１，Ｓ２と、ゲート電極ＴＧ１，ＴＧ２とが形成され、またそれらの上にシリコン酸化膜１１が形成され、さらにその上にメタル配線Ｗ１，Ｗ３，Ｗ４が形成されている。また、図８において、図８の断面位置では直接的に見ることはできないが、基板電極ＴＢ１，ＴＢ２と、ドレイン電極ＴＤ１，ＴＤ２と、ソース電極ＴＳ１とを点線で図示している。また、抵抗Ｒ１は、ｐ型半導体基板１０の寄生抵抗を表し、抵抗Ｒ２は、基板電極ＴＢ１，ＴＢ２からソース電極ＴＳ１に至るまでの抵抗を表す。
【００４８】
図６及び図８を参照して、基板電流が流れる経路の抵抗について説明する。図８において、ドレイン領域Ｄ１の近傍にて生成された正孔による基板電流は、ｐ型半導体基板１０を介して基板電極ＴＢ１，ＴＢ２に流れる。ｐ型半導体基板１０の寄生抵抗である抵抗Ｒ１は、ｐ型半導体基板１０のシート抵抗を基板幅で除し、かつ平均基板長を乗じて求まる。なお、ｐ型半導体基板１０のシート抵抗は、幅と長さとが同一の基板における抵抗である。また、基板幅は、ＮＭＯＳトランジスタＭＮ２のチャネル幅にほぼ等しく、平均基板長は、基板電極ＴＢ１，ＴＢ２から各ドレイン電極ＴＤ１までの距離の平均値である。
【００４９】
上述したＮＭＯＳトランジスタＭＮ１の寄生バイポーラトランジスタの動作を抑制する観点からは、抵抗Ｒ１を最小化することが推奨される。抵抗Ｒ１を最小化するためには、基板電極ＴＢ１，ＴＢ２とドレイン電極ＴＤ１との間の距離を最小化することが有効であるが、基板電極ＴＢ１，ＴＢ２の配置に要する面積によりＮＭＯＳトランジスタＭＮ１に割当可能な面積が削減されるので好ましくない。
【００５０】
一方、基板電極ＴＢ１，ＴＢ２からソース電極ＴＳ１に至るまでの抵抗である抵抗Ｒ２は、ＮＭＯＳトランジスタＭＮ１のソース電極ＴＳ１からＮＭＯＳトランジスタＭＮ２のドレイン電極ＴＤ２までの配線抵抗Ｒ２ｄと、ＮＭＯＳトランジスタＭＮ２のソース電極ＴＳ２から基板電極ＴＢ１，ＴＢ２までの配線抵抗Ｒ２ｓと、ＮＭＯＳトランジスタＭＮ２のオン抵抗Ｒ２ｍとの総和である。
【００５１】
ＮＭＯＳトランジスタＭＮ２は、半導体集積回路１Ａ−１を製造するプロセスにおける最小のチャネル長を有するトランジスタで構成可能であり、ＮＭＯＳトランジスタＭＮ１のチャネル幅とＮＭＯＳトランジスタＭＮ２のチャネル幅との比は、ｐ型活性領域Ｂに囲われた領域内において、ＮＭＯＳトランジスタＭＮ１のドレイン領域Ｄ１とソース領域Ｓ１との間に配置されたゲート電極ＴＧ１の数とＮＭＯＳトランジスタＭＮ２のドレイン領域Ｄ２とソース領域Ｓ２との間に配置されたゲート電極ＴＧ２の数との比となるので、適切な間隔でｐ型活性領域Ｂを配置することで、ＮＭＯＳトランジスタＭＮ２のチャネル幅として、ＮＭＯＳトランジスタＭＮ１のチャネル幅の数分の１〜数十分の１のチャネル幅が実現可能であり、ＮＭＯＳトランジスタＭＮ１のチャネル幅に応じてＮＭＯＳトランジスタＭＮ２のオン抵抗Ｒ２ｍを小さくすることが可能である。また、図６及び図８に示すように、基板電極ＴＢ１，ＴＢ２、ソース電極ＴＳ１、及びドレイン電極ＴＤ２とゲート電極ＴＧ２との間の距離をプロセスにより許される最短距離まで縮めることにより、配線抵抗Ｒ２ｄ，Ｒ２ｓを最小化することができる。
【００５２】
次に、図６の半導体集積回路１Ａ−１の占有面積について説明する。図６の半導体集積回路１Ａ−１では、ＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ２とが、同一の領域で構成されたソース領域Ｓ１及びドレイン領域Ｄ２と、同一の電極で形成されたソース電極ＴＳ１及びドレイン電極ＴＤ２とを備えているので、図２９及び図３０に示した従来技術に係るＮＭＯＳトランジスタＭＮ１１の形成に要する面積とほぼ同等の面積で、ＮＭＯＳトランジスタＭＮ１及びＮＭＯＳトランジスタＭＮ２を形成することができる。
【００５３】
図６の半導体集積回路１Ａ−１の構成において、チャネル幅約１０，０００μｍのＮＭＯＳトランジスタＭＮ１を形成した場合、ＮＭＯＳトランジスタＭＮ２のチャネル幅は約３，３００μｍであり、ＮＭＯＳトランジスタＭＮ１及びＮＭＯＳトランジスタＭＮ２に要する面積は、約８０，０００平方μｍとなる。一方、図３０に示す従来技術の構成において、チャネル幅約１０，０００μｍのＮＭＯＳトランジスタＭＮ１１を形成した場合、その面積は約７５，０００平方μｍであり、チャネル幅約３，３００μｍのＮＭＯＳトランジスタＭＮ１２を形成した場合、その面積は約７，２００平方μｍである。したがって、合計約８２，０００平方μｍの面積を要するので、図６の半導体集積回路１Ａ−１の占有面積は、従来技術の占有面積と比較して減少する。
【００５４】
以上説明したように、第１の実施形態によれば、半導体集積回路１，１Ａ，１Ｂ，１−１，１Ａ−１，１Ｂ−１は、ＮＭＯＳトランジスタＭＮ１の構成要素とＮＭＯＳトランジスタＭＮ２の構成要素とを同一の構成要素で構成する又は隣接して形成するので、従来技術に係るＮＭＯＳトランジスタＭＮ１１にソース電極ＴＳ１１と基板電極ＴＢ１１とを分離するためのＮＭＯＳトランジスタＭＮ１２を設けた場合と比較して、占有面積が減少する。また、ＮＭＯＳトランジスタＭＮ２の適切な配置及び配線により、ＮＭＯＳトランジスタＭＮ１の基板電流が流れる経路の抵抗Ｒ２を低減することができ、基板電流が流れた場合でもｐ型半導体基板１０の電位の上昇が抑制されるので、ＮＭＯＳトランジスタＭＮ１の寄生バイポーラトランジスタの動作を抑制することができる。
【００５５】
第２の実施形態．
図９は、本発明の第２の実施形態に係る半導体集積回路１−２の構成を示す平面図である。図９の半導体集積回路１−２の結線状態は、図１に示した第１の実施形態における結線状態と同様である。図９の半導体集積回路１−２は、図２の半導体集積回路１と比較して、３つのソース領域Ｓ１を有しかつソース領域Ｓ１とドレイン領域Ｄ１との間に４つのゲート電極ＴＧ１が形成されていること、図９上の左側にもドレイン領域Ｄ２、ドレイン電極ＴＤ２、ソース領域Ｓ２、ソース電極ＴＳ２、並びにゲート電極ＴＧ２が形成されてＮＭＯＳトランジスタＭＮ２を構成していること、及び複数のドレイン電極ＴＤ１がスルーホールＴＨを介してさらに上層の配線により接続されていることを特徴とし、その他の構成及び動作は半導体集積回路１と同様である。
【００５６】
一般に、ＮＭＯＳトランジスタＭＮ１が偶数個のゲート電極ＴＧ１を有する場合、これらのゲート電極ＴＧ１を挟設する電極領域であるドレイン領域Ｄ１とソース領域Ｓ１との総和は奇数となる。また、ドレイン領域Ｄ１とソース領域Ｓ１とは、図上の横方向に交互に形成されるので、図上の右端及び左端に配置されたｐ型活性領域Ｂに最も近接する領域は、ドレイン領域Ｄ１又はソース領域Ｓ１のいずれか一方である。このとき、図上の右端及び左端に形成されたｐ型活性領域Ｂに最も近接する領域として、ソース領域Ｓ１が配置されるようにすることで、第１の実施形態においては図上の右側のみに形成していたＮＭＯＳトランジスタＭＮ２を図上の左側にも形成することができる。
【００５７】
図９の半導体集積回路１−２は、図２の半導体集積回路１に比較して、４つのゲート電極ＴＧ１を有し、図上の左右両側において、ＮＭＯＳトランジスタＭＮ２を形成したことを特徴としている。また、図１０乃至図１４の半導体集積回路１Ａ−２，１Ｂ−２，１−３，１Ａ−３，１Ｂ−３はそれぞれ、図３乃至図７に示した半導体集積回路１Ａ，１Ｂ，１−１，１Ａ−１，１Ｂ−１に比較して、４つのゲート電極ＴＧ１を有し、図上の左右両側において、ＮＭＯＳトランジスタＭＮ２を形成したことを特徴としている。
【００５８】
図１０は、図９の半導体集積回路１−２の変形例である半導体集積回路１Ａ−２の構成を示す平面図である。図１０の半導体集積回路１Ａ−２は、図９の半導体集積回路１−２と比較して、図１０上の左下及び右下において、ソース領域Ｓ２とｐ型活性領域Ｂとが互いに隣接して形成されていることを特徴とし、その他の構成及び動作は半導体集積回路１−２と同様である。図１０の半導体集積回路１Ａ−２は、図９の半導体集積回路１−２と比較して占有面積が減少する作用効果を有する。
【００５９】
図１１は、図１０の半導体集積回路１Ａ−２の変形例である半導体集積回路１Ｂ−２の構成を示す平面図である。図１１の半導体集積回路１Ｂ−２は、図１０の半導体集積回路１Ａ−２と比較して、図１１上の左下及び右下において、ソース電極ＴＳ２と基板電極ＴＢ１，ＴＢ２とが同一の電極で形成されていること、図１１上の上側に形成されたｐ型活性領域Ｂが１つの基板電極ＴＢ１，ＴＢ２を有すること、及び図１１上の左側及び右側に形成されたドレイン領域Ｄ２がそれぞれ、１つのドレイン電極ＴＤ２を有することを特徴とし、その他の構成及び動作は半導体集積回路１Ａ−２と同様である。半導体集積回路１Ｂ−２の構成は、ｐ型活性領域とｎ型活性領域との間に渡るコンタクト電極を形成することができるプロセスにおいて可能となる。
【００６０】
ここで、図９乃至図１１に示した半導体集積回路１−２，１Ａ−２，１Ｂ−２は、ＮＭＯＳトランジスタＭＮ１のソース領域Ｓ１とＮＭＯＳトランジスタＭＮ２のドレイン領域Ｄ２が共にｎ型活性領域ＡＣ１であることから、ＮＭＯＳトランジスタＭＮ１のソース領域Ｓ１とＮＭＯＳトランジスタＭＮ２のドレイン領域Ｄ２とを同一の領域で構成することが可能である。この場合の半導体集積回路を図１２乃至図１４に示す。
【００６１】
図１２は、図９の半導体集積回路１−２の変形例である半導体集積回路１−３の構成を示す平面図である。図１２の半導体集積回路１−３は、図９の半導体集積回路１−２と比較して、図１２上の最も右側に形成されたソース領域Ｓ１と図１２上の最も右側に形成されたドレイン領域Ｄ２とが同一の領域で構成されていること、図１２上の最も左側に形成されたソース領域Ｓ１と図１２上の最も左側に形成されたドレイン領域Ｄ２とが同一の領域で構成されていること、及び当該領域のそれぞれにおいてソース電極ＴＳ１とドレイン電極ＴＤ２とが同一の電極で形成されていることを特徴とし、その他の構成及び動作は半導体集積回路１−２と同様である。図１２の半導体集積回路１−３は、図９の半導体集積回路１−２と比較して占有面積が減少する作用効果を有する。
【００６２】
図１３は、図１０の半導体集積回路１Ａ−２の変形例である半導体集積回路１Ａ−３の構成を示す平面図である。図１３の半導体集積回路１Ａ−３は、図１０の半導体集積回路１Ａ−２と比較して、図１３上の最も右側に形成されたソース領域Ｓ１と図１３上の最も右側に形成されたドレイン領域Ｄ２とが同一の領域で構成されていること、図１３上の最も左側に形成されたソース領域Ｓ１と図１３上の最も左側に形成されたドレイン領域Ｄ２とが同一の領域で構成されていること、及び当該領域のそれぞれにおいてソース電極ＴＳ１とドレイン電極ＴＤ２とが同一の電極で形成されていることを特徴とし、その他の構成及び動作は半導体集積回路１Ａ−２と同様である。図１３の半導体集積回路１Ａ−３は、図１０の半導体集積回路１Ａ−２と比較して占有面積が減少する作用効果を有する。
【００６３】
図１４は、図１１の半導体集積回路１Ｂ−２の変形例である半導体集積回路１Ｂ−３の構成を示す平面図である。図１４の半導体集積回路１Ｂ−３は、図１１の半導体集積回路１Ｂ−２と比較して、図１４上の最も右側に形成されたソース領域Ｓ１と図１４上の最も右側に形成されたドレイン領域Ｄ２とが同一の領域で構成されていること、図１４上の最も左側に形成されたソース領域Ｓ１と図１４上の最も左側に形成されたドレイン領域Ｄ２とが同一の領域で構成されていること、及び当該領域のそれぞれにおいてソース電極ＴＳ１とドレイン電極ＴＤ２とが同一の電極で形成されていることを特徴とし、その他の構成及び動作は半導体集積回路１Ｂ−２と同様である。図１４の半導体集積回路１Ｂ−３は、図１１の半導体集積回路１Ｂ−２と比較して占有面積が減少する作用効果を有する。
【００６４】
図１５は、図１３の半導体集積回路１Ａ−３の斜視図である。また、図１６は、図１３の半導体集積回路１Ａ−３において配線層以上の層を除去したときの斜視図である。なお、図１５及び図１６では、図の視認性を向上させるためにシリコン酸化膜１１を省略している。さらに、図１７は、図１３の半導体集積回路１Ａ−３のＡ３−Ａ４位置での断面図である。また、図１７において、図１７の断面位置では直接的に見ることはできないが、基板電極ＴＢ１，ＴＢ２と、ドレイン電極ＴＤ１，ＴＤ２と、ソース電極ＴＳ１とを点線で図示している。図１３及び図１５乃至図１７を参照して、基板電流が流れる経路の抵抗について説明する。
【００６５】
図１３の半導体集積回路１Ａ−３は、図上の左右両側にＮＭＯＳトランジスタＭＮ２が形成されているので、基板電極ＴＢ１，ＴＢ２と基板電極ＴＢ１，ＴＢ２から最も離れたドレイン電極ＴＤ１との間の距離が、第１の実施形態に係る半導体集積回路と比較して短縮される。図１７を参照すると、半導体集積回路１Ａ−３において、基板電流は、各ドレイン領域Ｄ１から図１７上の右端の基板電極ＴＢ１，ＴＢ２及び図１７上の左端の基板電極ＴＢ１，ＴＢ２に流れる。したがって、基板電流が流れる経路におけるｐ型半導体基板１０の寄生抵抗である抵抗Ｒ１は、図１７に示すように図上の左側への経路と図上の右側への経路との並列となるので、第１の実施形態に係る半導体集積回路におけるｐ型半導体基板１０の寄生抵抗Ｒ１の約１／２となる。また、ソース電極ＴＳ１から基板電極ＴＢ１，ＴＢ２に至るまでの経路も、図１７上の最も右側のソース電極ＴＳ１から図１７上の右端の基板電極ＴＢ１，ＴＢ２への経路と、図１７上の最も左側のソース電極ＴＳ１から図１７上の左端の基板電極ＴＢ１，ＴＢ２への経路との２つの経路が存在するので、ＮＭＯＳトランジスタに起因する抵抗Ｒ２についても図上の左側への経路と図上の右側への経路との並列となり第１の実施形態に係る半導体集積回路における抵抗Ｒ２の約１／２となる。したがって、第２の実施形態に係る半導体集積回路によれば、第１の実施形態に係る半導体集積回路と比較して、基板電流が流れる経路の抵抗Ｒ１，Ｒ２が低下するので、基板電流が流れた場合でもｐ型半導体基板１０の電位の上昇がさらに抑制され、基板電流に起因するＮＭＯＳトランジスタＭＮ１の寄生バイポーラトランジスタの動作を抑制する効果がより高まる。ただしその副作用として、図１３及び図１５に示すように複数のドレイン電極ＴＤ１がそれぞれ独立した形態となるので、これらのドレイン電極ＴＤ１をスルーホールＴＨ及びさらに上層の配線を用いて接続する必要がある。
【００６６】
以上説明したように、第２の実施形態によれば、第１の実施形態と同様の作用効果を有する。また、２つのＮＭＯＳトランジスタＭＮ２を備えて構成されるので、第１の実施形態と比較して、ＮＭＯＳトランジスタＭＮ１の基板電流が流れる経路の抵抗Ｒ１，Ｒ２を低減することができ、基板電流が流れた場合でもｐ型半導体基板１０の電位の上昇がさらに抑制され、ＮＭＯＳトランジスタＭＮ１の寄生バイポーラトランジスタの動作を抑制する効果が向上する。
【００６７】
なお、第２の実施形態では、図上の右側及び左側において２つのＮＭＯＳトランジスタＭＮ２を形成して半導体集積回路を構成したが、本発明はこれに限らず、図上の右側又は左側のいずれか一方においてＮＭＯＳトランジスタＭＮ２を形成して半導体集積回路を構成してもよい。
【００６８】
第３の実施形態．
図１８は、本発明の第３の実施形態に係る半導体集積回路１−４の結線状態を示す回路図である。図１８の半導体集積回路１−４は、図１の半導体集積回路１と比較して、ＮＭＯＳトランジスタＭＮ３をさらに備えることを特徴とする。ＮＭＯＳトランジスタＭＮ３は、ソース電極ＴＳ３とゲート電極ＴＧ３とドレイン電極ＴＤ３と基板電極ＴＢ３とを備えて構成される。図１８において、ソース電極ＴＳ３は、ドレイン電極ＴＤ１に接続され、ドレイン電極ＴＤ３と基板電極ＴＢ３とはそれぞれ、ソース電極ＴＳ２と基板電極ＴＢ１と基板電極ＴＢ２とに接続されている。以上のように構成された半導体集積回路１−４では、基板電極ＴＢ１とソース電極ＴＳ１とはＮＭＯＳトランジスタＭＮ２のゲート電極ＴＧ２に印加される制御電圧によって導通又は遮断され、基板電極ＴＢ１とドレイン電極ＴＤ１とはＮＭＯＳトランジスタＭＮ３のゲート電極ＴＧ３に印加される制御電圧によって導通又は遮断される。
【００６９】
図１９は、図１８の半導体集積回路１−４の構成を示す平面図である。図１９の半導体集積回路１−４は、図２の半導体集積回路１と比較して、ｐ型半導体基板１０上に形成されたポリシリコン電極などである第１のハッチングで示されるゲート電極ＴＧ３と、ｐ型半導体基板１０においてｎ型活性領域ＡＣ１として形成された第２のハッチングで示されるドレイン領域Ｄ３と、ドレイン領域Ｄ３に接続された複数のドレイン電極ＴＤ３と、ｐ型半導体基板１０においてｎ型活性領域ＡＣ１として形成された第２のハッチングで示されるソース領域Ｓ３と、ソース領域Ｓ３に接続された複数のソース電極ＴＳ３と、ｐ型活性領域Ｂに接続された複数の基板電極ＴＢ３と、ゲート電極ＴＧ３に接続された複数のコンタクト電極ＣＥを接続するメタル配線Ｗ６とをさらに備えて構成され、メタル配線Ｗ１が、複数の基板電極ＴＢ１，ＴＢ２，ＴＢ３と複数のソース電極ＴＳ２と複数のドレイン電極ＴＤ３とを接続し、メタル配線Ｗ４が、複数のドレイン電極ＴＤ１と複数のソース電極ＴＳ３とを接続することを特徴とし、その他の構成は半導体集積回路１と同様である。
【００７０】
図１９において、図１８のＮＭＯＳトランジスタＭＮ３は、ｐ型半導体基板１０と、ドレイン領域Ｄ３と、ソース領域Ｓ３と、ｐ型活性領域Ｂと、ドレイン電極ＴＤ３と、ソース電極ＴＳ３と、基板電極ＴＢ３と、ゲート電極ＴＧ３とによって構成される。ＮＭＯＳトランジスタＭＮ１、ＮＭＯＳトランジスタＭＮ２、及びＮＭＯＳトランジスタＭＮ３は、同一のｐ型半導体基板１０及びｐ型活性領域Ｂを有しており、基板電極ＴＢ１と基板電極ＴＢ２と基板電極ＴＢ３とは、同一の電極で形成されている。
【００７１】
一般に、ＮＭＯＳトランジスタＭＮ１が奇数個のゲート電極ＴＧ１を有する場合、これらのゲート電極ＴＧ１を挟設する電極領域であるドレイン領域Ｄ１とソース領域Ｓ１との総和は偶数となる。また、ドレイン領域Ｄ１とソース領域Ｓ１とは、図上の横方向に交互に形成されるので、
（１）図上の右端に形成されたｐ型活性領域Ｂに最も近接する領域がソース領域Ｓ１でありかつ図上の左端に形成されたｐ型活性領域Ｂに最も近接する領域がドレイン領域Ｄ１である場合と、
（２）図上の右端に形成されたｐ型活性領域Ｂに最も近接する領域がドレイン領域Ｄ１でありかつ図上の左端に形成されたｐ型活性領域Ｂに最も近接する領域がソース領域Ｓ１である場合との２つの場合が存在する。
【００７２】
上述した第１の場合において、図上の右端に形成されたｐ型活性領域Ｂと図上の右端に形成されたｐ型活性領域Ｂに最も近接するソース領域Ｓ１との間にＮＭＯＳトランジスタＭＮ２を配置し、図上の左端に形成されたｐ型活性領域Ｂと図上の左端に形成されたｐ型活性領域Ｂに最も近接するドレイン領域Ｄ１との間にＮＭＯＳトランジスタＭＮ３を配置することにより、ＮＭＯＳトランジスタＭＮ２のゲート電極ＴＧ２に印加される制御電圧によってＮＭＯＳトランジスタＭＮ１のソース電極ＴＳ１とＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３の基板電極ＴＢ１，ＴＢ２，ＴＢ３とを導通又は遮断することができ、かつＮＭＯＳトランジスタＭＮ３のゲート電極ＴＧ３に印加される制御電圧によってＮＭＯＳトランジスタＭＮ１のドレイン電極ＴＤ１とＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３の基板電極ＴＢ１，ＴＢ２，ＴＢ３を導通又は遮断することができる。
【００７３】
また、上述した第２の場合において、図上の右端に形成されたｐ型活性領域Ｂと図上の右端に形成されたｐ型活性領域Ｂに最も近接するドレイン領域Ｄ１との間にＮＭＯＳトランジスタＭＮ３を配置し、図上の左端に形成されたｐ型活性領域Ｂと図上の左端に形成されたｐ型活性領域Ｂに最も近接するソース領域Ｓ１との間にＮＭＯＳトランジスタＭＮ２を配置することにより、ＮＭＯＳトランジスタＭＮ２のゲート電極ＴＧ２に印加される制御電圧によってＮＭＯＳトランジスタＭＮ１のソース電極ＴＳ１とＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３の基板電極ＴＢ１，ＴＢ２，ＴＢ３とを導通又は遮断することができ、かつＮＭＯＳトランジスタＭＮ３のゲート電極ＴＧ３に印加される制御電圧によってＮＭＯＳトランジスタＭＮ１のドレイン電極ＴＤ１とＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３の基板電極ＴＢ１，ＴＢ２，ＴＢ３を導通又は遮断することができる。
【００７４】
図１９の半導体集積回路１−４は、図２の半導体集積回路１に比較して、図上の左側において、ＮＭＯＳトランジスタＭＮ３をさらに形成したことを特徴としている。また、図２０乃至図２４の半導体集積回路１Ａ−４，１Ｂ−４，１−５，１Ａ−５，１Ｂ−５はそれぞれ、図３乃至図７に示した半導体集積回路１Ａ，１Ｂ，１−１，１Ａ−１，１Ｂ−１に比較して、図上の左側において、ＮＭＯＳトランジスタＭＮ３をさらに形成したことを特徴としている。
【００７５】
図２０は、図１９の半導体集積回路１−４の変形例である半導体集積回路１Ａ−４の構成を示す平面図である。図２０の半導体集積回路１Ａ−４は、図１９の半導体集積回路１−４と比較して、図２０上の右端において、ソース領域Ｓ２とｐ型活性領域Ｂとが互いに隣接して形成されていること、及び図２０上の左端において、ドレイン領域Ｄ３とｐ型活性領域Ｂとが互いに隣接して形成されていることを特徴とし、その他の構成及び動作は半導体集積回路１−４と同様である。図２０の半導体集積回路１Ａ−４は、図１９の半導体集積回路１−４と比較して占有面積が減少する作用効果を有する。
【００７６】
図２１は、図２０の半導体集積回路１Ａ−４の変形例である半導体集積回路１Ｂ−４の構成を示す平面図である。図２１の半導体集積回路１Ｂ−４は、図２０の半導体集積回路１Ａ−４と比較して、図２１上の右側において、ソース電極ＴＳ２と基板電極ＴＢ１，ＴＢ２，ＴＢ３とが同一の電極で形成されていること、図２１上の左側において、ドレイン電極ＴＤ３と基板電極ＴＢ１，ＴＢ２，ＴＢ３とが同一の電極で形成されていること、図２１上の上側及び下側に形成されたｐ型活性領域Ｂがそれぞれ１つの基板電極ＴＢ１，ＴＢ２，ＴＢ３を有すること、ドレイン領域Ｄ２が１つのドレイン電極ＴＤ２を有すること、及びソース領域Ｓ３が１つのソース電極ＴＳ３を有することを特徴とし、その他の構成及び動作は半導体集積回路１Ａ−４と同様である。半導体集積回路１Ｂ−４の構成は、ｐ型活性領域とｎ型活性領域との間に渡るコンタクト電極を形成することができるプロセスにおいて可能となる。
【００７７】
ここで、図１９乃至図２１に示した半導体集積回路１−４，１Ａ−４，１Ｂ−４は、ＮＭＯＳトランジスタＭＮ１のソース領域Ｓ１とＮＭＯＳトランジスタＭＮ２のドレイン領域Ｄ２が共にｎ型活性領域ＡＣ１であることから、ＮＭＯＳトランジスタＭＮ１のソース領域Ｓ１とＮＭＯＳトランジスタＭＮ２のドレイン領域Ｄ２とを同一の領域で構成することが可能であり、かつＮＭＯＳトランジスタＭＮ１のドレイン領域Ｄ１とＮＭＯＳトランジスタＭＮ３のソース領域Ｓ３が共にｎ型活性領域ＡＣ１であることから、ＮＭＯＳトランジスタＭＮ１のドレイン領域Ｄ１とＮＭＯＳトランジスタＭＮ３のソース領域Ｓ３とを同一の領域で構成することが可能である。この場合の半導体集積回路を図２２乃至図２４に示す。
【００７８】
図２２は、図１９の半導体集積回路１−４の変形例である半導体集積回路１−５の構成を示す平面図である。図２２の半導体集積回路１−５は、図１９の半導体集積回路１−４と比較して、図２２上の最も右側に形成されたソース領域Ｓ１とドレイン領域Ｄ２とが同一の領域で構成され、当該領域においてソース電極ＴＳ１とドレイン電極ＴＤ２とが同一の電極で形成されていること、及び図２２上の最も左側に形成されたドレイン領域Ｄ１とソース領域Ｓ３とが同一の領域で構成され、当該領域においてドレイン電極ＴＤ１とソース電極ＴＳ３とが同一の電極で形成されていることを特徴とし、その他の構成及び動作は半導体集積回路１−４と同様である。図２２の半導体集積回路１−５は、図１９の半導体集積回路１−４と比較して占有面積が減少する作用効果を有する。
【００７９】
図２３は、図２０の半導体集積回路１Ａ−４の変形例である半導体集積回路１Ａ−５の構成を示す平面図である。図２３の半導体集積回路１Ａ−５は、図２０の半導体集積回路１Ａ−４と比較して、図２３上の最も右側に形成されたソース領域Ｓ１とドレイン領域Ｄ２とが同一の領域で構成され、当該領域においてソース電極ＴＳ１とドレイン電極ＴＤ２とが同一の電極で形成されていること、及び図２３上の最も左側に形成されたドレイン領域Ｄ１とソース領域Ｓ３とが同一の領域で構成され、当該領域においてドレイン電極ＴＤ１とソース電極ＴＳ３とが同一の電極で形成されていることを特徴とし、その他の構成及び動作は半導体集積回路１Ａ−４と同様である。図２３の半導体集積回路１Ａ−５は、図２０の半導体集積回路１Ａ−４と比較して占有面積が減少する作用効果を有する。
【００８０】
図２４は、図２１の半導体集積回路１Ｂ−４の変形例である半導体集積回路１Ｂ−５の構成を示す平面図である。図２４の半導体集積回路１Ｂ−５は、図２１の半導体集積回路１Ｂ−４と比較して、図２４上の最も右側に形成されたソース領域Ｓ１とドレイン領域Ｄ２とが同一の領域で構成され、当該領域においてソース電極ＴＳ１とドレイン電極ＴＤ２とが同一の電極で形成されていること、及び図２４上の最も左側に形成されたドレイン領域Ｄ１とソース領域Ｓ３とが同一の領域で構成され、当該領域においてドレイン電極ＴＤ１とソース電極ＴＳ３とが同一の電極で形成されていることを特徴とし、その他の構成及び動作は半導体集積回路１Ｂ−４と同様である。図２４の半導体集積回路１Ｂ−５は、図２１の半導体集積回路１Ｂ−４と比較して占有面積が減少する作用効果を有する。
【００８１】
以上説明したように、第３の実施形態によれば、第１の実施形態と同様の作用効果を有する。また、ＮＭＯＳトランジスタＭＮ３を備えて構成されるので、ドレイン領域Ｄ１とソース領域Ｓ１との間の電位関係が逆転してソース領域Ｓ１の電位がドレイン領域Ｄ１の電位よりも高くなり、基板電極ＴＢ１をドレイン電極ＴＤ１と導通させる必要が生じた場合においてもＮＭＯＳトランジスタＭＮ３を用いて、低い抵抗を有する経路で基板電極ＴＢ１とドレイン電極ＴＤ１とを導通させることができる。
【００８２】
なお、本発明によれば、上述した実施形態に限らず、様々な形状を有するＮＭＯＳトランジスタＭＮ１に応じて、適切な形状を有するＮＭＯＳトランジスタＭＮ２，ＭＮ３を形成することが可能であり、いずれの場合においても基板電流が流れる経路の抵抗を低減する効果を得ることができる。
【００８３】
また、本発明によれば、様々な形状を有するＮＭＯＳトランジスタＭＮ１において、ドレイン領域Ｄ１又はソース領域Ｓ１がｐ型活性領域Ｂと近接する場合、当該ドレイン領域Ｄ１又はソース領域Ｓ１とｐ型活性領域Ｂとの間にＮＭＯＳトランジスタＭＮ２を配置して基板電流が流れる経路の抵抗を低減する効果を得ることができる。例えば、図２５乃至図２７の半導体集積回路１Ｃ，１Ｄ，１Ｅなどが挙げられる。
【００８４】
図２５は、本発明の第１の応用例である半導体集積回路１Ｃを示す平面図である。図２５の半導体集積回路１Ｃでは、ドレイン領域Ｄ１及びソース領域Ｓ１が図上の横方向に交互に形成されており、ドレイン領域Ｄ１に接続された複数のドレイン電極ＴＤ１がメタル配線Ｗ８，Ｗ１０によって図上の縦方向に接続されており、ソース領域Ｓ１に形成された複数のソース電極ＴＳ１がメタル配線Ｗ７，Ｗ９，Ｗ１１によって図上の縦方向に接続されている。また、ソース領域Ｓ１が図上の右側及び左側に形成されたｐ型活性領域Ｂに最も近接している。また、図上の右側及び左側に形成されたｐ型活性領域Ｂに最も近接したソース領域Ｓ１がそれぞれ、ドレイン領域Ｄ２と同一の領域で構成されており、図上の右側及び左側において、ＮＭＯＳトランジスタＭＮ２が形成されている。
【００８５】
図２６は、本発明の第２の応用例である半導体集積回路１Ｄを示す平面図である。図２６の半導体集積回路１Ｄでは、ＮＭＯＳトランジスタＭＮ１は折れ曲がった形状のゲート電極ＴＧ１を有する。また、ソース領域Ｓ１が図上の右側及び左側に形成されたｐ型活性領域Ｂに最も近接している。また、図上の右側及び左側に形成されたｐ型活性領域Ｂに最も近接したソース領域Ｓ１がそれぞれ、ドレイン領域Ｄ２と同一の領域で構成されており、図上の右側及び左側において、ＮＭＯＳトランジスタＭＮ２が形成されている。
【００８６】
図２７は、本発明の第３の応用例である半導体集積回路１Ｅを示す平面図である。図２７の半導体集積回路１Ｅでは、ＮＭＯＳトランジスタＭＮ１はリング形状のゲート電極ＴＧ１を有する。また、ソース領域Ｓ１が図上の右側及び左側に形成されたｐ型活性領域Ｂに最も近接している。また、図上の右側及び左側に配置されたｐ型活性領域Ｂに最も近接したソース領域Ｓ１がそれぞれ、ドレイン領域Ｄ２と同一の領域で構成されており、図上の右側及び左側において、ＮＭＯＳトランジスタＭＮ２が形成されている。
【００８７】
また、本発明は、縦横に交差するゲート構造を有するＮＭＯＳトランジスタなどにも適用することができる。
【００８８】
さらに、本発明によれば、ドレイン領域Ｄ１とソース領域Ｓ１の両方がｐ型活性領域Ｂと近接する場合においては、ソース領域Ｓ１とｐ型活性領域Ｂとの間にＮＭＯＳトランジスタＭＮ２を形成し、かつドレイン領域Ｄ１とｐ型活性領域Ｂとの間にＮＭＯＳトランジスタＭＮ３を形成することにより、ソース領域Ｓ１の電位がドレイン領域Ｄ１の電位よりも低い通常動作の状態、及びソース領域Ｓ１の電位がドレイン領域Ｄ１の電位よりも高い逆流状態の両方において基板電流が流れる経路の抵抗を低減する効果を得ることができる。
【００８９】
またさらに、本発明によれば、従来技術に係る構成と同様に、ｐ型活性領域Ｂ、又はｐ型活性領域Ｂとｐ型活性領域Ｂに隣接したｎ型活性領域を有するＮＭＯＳトランジスタＭＮ２のソース領域若しくはＮＭＯＳトランジスタＭＮ３のドレイン領域とによって囲われた１つの区画を垂直方向及び水平方向に並べて半導体集積回路装置を構成してもよい。すなわち、上述した半導体集積回路１，１Ａ，１Ｂ，１−１，１Ａ−１，１Ｂ−１，１−２，１Ａ−２，１Ｂ−２，１−３，１Ａ−３，１Ｂ−３，１−４，１Ａ−４，１Ｂ−４，１−５，１Ａ−５，１Ｂ−５，１Ｃ，１Ｄ，１Ｅなどを隣接して配置して半導体集積回路装置を構成してもよい。
【００９０】
図２８は、本発明の第４の応用例である半導体集積回路装置１Ｆを示す平面図である。図２８の半導体集積回路装置１Ｆは、図１３の半導体集積回路１Ａ−３を図上の横方向及び縦方向に隣接して配置して構成されている。図２８の半導体集積回路装置１Ｆでは、図上の横方向に隣接する半導体集積回路１Ａ−３において、ｐ型活性領域Ｂとソース領域Ｓ２とが同一の領域で構成されている。また、図上の縦方向に隣接する半導体集積回路１Ａ−３において、ｐ型活性領域Ｂが同一の領域で構成されている。
【００９１】
なお、第１乃至第３の実施形態では、ＮＭＯＳトランジスタを用いて半導体集積回路を構成したが、本発明はこれに限らず、ＰＭＯＳトランジスタを用いて同様の半導体集積回路を構成してもよい。
【産業上の利用可能性】
【００９２】
本発明に係る半導体集積回路及び半導体集積回路装置によれば、半導体集積回路及び半導体集積回路装置は、第１のＭＯＳトランジスタの構成要素と第２のＭＯＳトランジスタの構成要素とを同一の構成要素で構成する又は隣接して形成するので、従来技術と比較して占有面積が減少する。また、第２のＭＯＳトランジスタの適切な配置及び配線により、第１のＭＯＳトランジスタの基板電流が流れる経路の抵抗を低減することができ、基板電流が流れた場合でも基板電位の上昇が抑制されるので、第１のＭＯＳトランジスタの寄生バイポーラトランジスタの動作を抑制することができる。
【００９３】
また、本発明に係る半導体集積回路及び半導体集積回路装置によれば、第２及び第３のＭＯＳトランジスタを備えて構成されるので、上記半導体集積回路と比較して、第１のＭＯＳトランジスタの基板電流が流れる経路の抵抗を低減することができ、基板電流が流れた場合でも基板電位の上昇がさらに抑制されるので、第１のＭＯＳトランジスタの寄生バイポーラトランジスタの動作を抑制する効果が向上する。
【００９４】
さらに、本発明に係る半導体集積回路及び半導体集積回路装置によれば、第２及び第３のＭＯＳトランジスタを備えて構成されるので、第１のドレイン領域と第１のソース領域との間の電位関係が逆転し、第１の導電型を有する活性領域を第１のドレイン領域又は第１のソース領域と導通させる必要が生じた場合においても第２又は第３のＭＯＳトランジスタを用いて、低い抵抗を有する経路で第１の導電型を有する活性領域と第１のドレイン領域又は第１のソース領域とを導通させることができる。
【符号の説明】
【００９５】
１，１−１〜１−５，１Ａ，１Ａ−１〜１Ａ−５，１Ｂ，１Ｂ−１〜１Ｂ−５，１Ｃ，１Ｄ，１Ｅ…半導体集積回路、
１Ｆ…半導体集積回路装置、
１０，１００…ｐ型半導体基板、
１１，１１０…シリコン酸化膜、
１０１…チャネル領域、
１０２…空乏層、
１０３…電子、
１０４…電子正孔対、
１０５…正孔、
１０６…ゲート酸化膜、
２０１…電流源、
２０２…寄生バイポーラトランジスタ、
２０３…ｐｎ接合、
ＡＣ１，ＡＣ１１…ｎ型活性領域、
Ｂ，Ｂ１１…ｐ型活性領域、
ＣＥ…コンタクト電極、
Ｄ１〜Ｄ３，Ｄ１１…ドレイン領域、
Ｇ１１…ゲート、
ＭＮ１〜ＭＮ３，ＭＮ１２…ＮＭＯＳトランジスタ、
Ｒ１，Ｒ２…抵抗、
Ｒ２ｄ，Ｒ２ｓ…配線抵抗、
Ｒ２ｍ…オン抵抗、
Ｓ１〜Ｓ３，Ｓ１１…ソース領域、
ＴＢ１〜ＴＢ３，ＴＢ１１…基板電極、
ＴＤ１〜ＴＤ３，ＴＤ１１…ドレイン電極、
ＴＧ１〜ＴＧ３，ＴＧ１１…ゲート電極、
ＴＨ…スルーホール、
ＴＳ１〜ＴＳ３，ＴＳ１１…ソース電極、
Ｗ１〜Ｗ１１，Ｗ１０１〜Ｗ１０４…メタル配線。
【先行技術文献】
【特許文献】
【００９６】
【特許文献１】特開２００７−２７３７８４号公報。
【特許文献２】特表平０７−５０３１０９号公報。
【図１】
0005581907.tif 000002
【図２】
0005581907.tif 000003
【図３】
0005581907.tif 000004
【図４】
0005581907.tif 000005
【図５】
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【図６】
0005581907.tif 000007
【図７】
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【図８】
0005581907.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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