(57)【特許請求の範囲】
【請求項１】
第１のワード線と接続されるとともに、第１のビット線対それぞれと接続される複数のメモリセルを有する第１のセルアレイと、
第２のワード線と接続されるとともに、第２のビット線対それぞれと接続される複数のメモリセルを有する第２のセルアレイと、
前記第１のワード線および前記第２のワード線とは異なる第３のワード線と接続されるとともに、前記第１のビット線対の一方と前記第２のビット線対の一方とのそれぞれに接続される複数のメモリセルを有する冗長セルアレイと
を有することを特徴とする半導体記憶装置。
【請求項２】
前記第１のセルアレイの各メモリセルに対してデータの書き込みまたは読み出しを行う場合には、前記第１のワード線を制御し、前記第２のセルアレイの各メモリセルに対してデータの書き込みまたは読み出しを行う場合には、前記第２のワード線を制御し、前記冗長セルアレイの各メモリセルに対してデータの書き込みまたは読み出しを行う場合には、前記第３のワード線を制御するワードドライバを有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記冗長セルアレイの各メモリセルと接続される前記第１のビット線対の一方と接続される第１の読み出し回路と、前記第２のビット線対の一方と接続される第２の読み出し回路とを有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記冗長セルアレイの各メモリセルと接続される前記第１のビット線対の一方と前記第２のビット線対の一方とのそれぞれに対して、書き込み対象データを出力する書き込み部を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記冗長セルアレイの各メモリセルに対してデータの書き込みまたは読み出しを行う場合に、前記第１のセルアレイが有する各メモリセルおよび前記第２のセルアレイが有する各メモリセルのプリチャージ動作を解除するプリチャージ動作解除部を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記冗長セルアレイは、前記第１のセルアレイと前記第２のセルアレイとの間に配置されることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来、システムＬＳＩ（Large  Scale  Integration）の設計開発における時間短縮やコスト削減を行うために、一般的に搭載される電子回路をモジュール化したマクロの生成が実施されている。例えば、電子回路などハードウェアをモジュール化したハードＩＰ（Intellectual  Property）としては、ＣＰＵ（Central  Processing  Unit）をモジュール化したＣＰＵマクロやＲＡＭ（Random  Access  Memory）をモジュール化したＲＡＭマクロなどがある。【０００３】
そして、近年のＲＡＭマクロは、低消費電力化や高機能化に伴って論理機能や回路構成が複雑化しており、処理の高速化を実現することが難しいので、様々な工夫を施したＲＡＭマクロが知られている。【０００４】
例えば、ビット線およびワード線が連続して配設されるメモリセルアレイの範囲を示すセルアレイブロックごとに冗長セルアレイを配置する構成が開示されている。具体的には、セルアレイブロックのカラム方向に冗長カラムセルアレイを配置し、また、セルアレイブロックのロウ方向に冗長ロウセルアレイを配置し、また、冗長カラムセルアレイと冗長ロウセルアレイとを組み合わせた構成が開示されている。【０００５】
また、別の高速化手法としては、例えば図５にメモリセル構成のように、ビット線を分割する手法が利用されている。図５に示すメモリセル構成は、ＢＬｎと／ＢＬｎ（ｎ：メモリセル数、／：負極性を表す）などのビット線に接続されるとともに、ＷＬ０、ＷＬ０ｄ、ＷＬ１、ＷＬ１ｄなどのワード線に接続される複数のメモリセルを有するセルアレイごとに冗長セルアレイが配設される。そして、セルアレイ間にダミーセルアレイを配設することで、セルアレイ間のビット線を分割してビット線の負荷を低減し、高速化を図っている。なお、図５は、従来のメモリセル構成を示す図である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−２９４７４８号公報
【特許文献２】特開２００３−１７８５９４号公報
【特許文献３】特開２００４−５５０９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の技術では、ＲＡＭマクロの高速化や大容量化に伴い、セルアレイの分割数が増加する結果、各セルアレイの冗長セルアレイやビット線を分割するダミーセルアレイの占める割合が大きくなり、マクロ面積が増加するという課題があった。すなわち、従来の技術では、ＲＡＭマクロの高速動作および冗長効率を維持する一方で、冗長セルアレイやダミーセルアレイの面積が大きくなってしまうため小型化することが困難である。【０００８】
また、図６に示すように、ビット線とメモリセルとを接続するビット線コンタクトは、メモリセルのセル端に配置されるため、隣接するメモリセルと共通になっており、メモリセル端でビット線を分割することができない。したがって、メモリセルの連続性を保つためには、ビット線を分割する上記ダミーセルアレイの面積は、最低でもメモリセル１個以上の面積を要することとなり、結果としてＲＡＭマクロ面積が増加する。なお、図６は、６トランジスタＳＲＡＭ（Static  Random  Access  Memory）のメモリセルレイアウトを示す図である。【０００９】
開示の技術は、上記に鑑みてなされたものであって、高速動作および冗長効率を維持しつつ、マクロ面積を縮小することが可能である半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するために、本実施例は、第１のワード線と接続されるとともに、第１のビット線対それぞれと接続される複数のメモリセルを有する第１のセルアレイと、第２のワード線と接続されるとともに、第２のビット線対それぞれと接続される複数のメモリセルを有する第２のセルアレイと、前記第１のワード線および前記第２のワード線とは異なるワード線と接続されるとともに、前記第１のビット線対の一方と前記第２のビット線対の一方とのそれぞれに接続される複数のメモリセルを有する冗長セルアレイとを有する。
【発明の効果】
【００１１】
本実施例にかかる半導体記憶装置は、高速動作および冗長効率を維持しつつ、マクロ面積を縮小することが可能であるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施例１に係る半導体記憶装置を形成するメモリセルの回路構成図である。
【図２】図２は、冗長セルアレイ選択時のタイムチャートである。
【図３】図３は、一般的な半導体記憶装置が冗長セルアレイに実行する動作を示すタイムチャートである。
【図４】図４は、本願の開示する半導体記憶装置を用いた情報処理装置の例を示す図である。
【図５】図５は、従来のメモリセル構成を示す図である。
【図６】図６は、６トランジスタＳＲＡＭのメモリセルレイアウトを示す図である。
【発明を実施するための形態】
【００１３】
以下に、本願の開示する半導体記憶装置を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。
【実施例１】
【００１４】
［半導体記憶装置の構成］
図１は、実施例１に係る半導体記憶装置を形成するメモリセルの回路構成図である。ここでは、６つのトランジスタを有するメモリセルがマトリックス上に配置されるＳＲＡＭ（Static  Random  Access  Memory）を例にして説明するが、この６トランジスタＳＲＡＭにメモリセルが限定されるものではない。図１に示すように、この半導体記憶装置１は、ローカルブロック１０とセルアレイ２０と冗長セルアレイ３０とセルアレイ４０とローカルブロック５０とワードドライバ６０とを有する。なお、半導体記憶装置１は、図１で示した以外の回路構成を有していてもよい。【００１５】
（ローカルブロック１０の構成）
ローカルブロック１０は、セルアレイ２０が有するメモリセル各々または冗長セルアレイ３０が有するメモリセル各々が接続される反転ビット線／ＢＬ０〜／ＢＬｍと接続される読み出しインバータ１６ａ〜１６ｍを有する。また、ローカルブロック１０は、セルアレイ２０が有するメモリセルごとに、ライトアンプ回路１１ａ〜１１ｍとプリチャージ回路１２ａ〜１２ｍとを有する。なお、ライトアンプ回路１１ａ〜１１ｍそれぞれは同様の構成を有し、また、プリチャージ回路１２ａ〜１２ｍそれぞれは同様の構成を有するので、ここではライトアンプ回路１１ａとプリチャージ回路１２ａとについてのみ詳細に説明する。【００１６】
読み出しインバータ１６ａ〜１６ｍは、ビット線ＢＬ０〜ＢＬｍまたは反転ビット線／ＢＬ０〜／ＢＬｍに読み出された信号を増幅させてグローバルビット線１５ａ〜１５ｍに出力する。この結果、メモリセルに記憶されるデータを読み出して、読み出し要求元に出力することができる。【００１７】
ライトアンプ回路１１ａ〜１１ｍは、外部等から書き込みデータを受け付けて、受け付けたデータをビット線ＢＬ０〜ＢＬｍまたは反転ビット線／ＢＬ０〜／ＢＬｍに出力する。具体的には、ライトアンプ回路１１ａ〜１１ｍは、冗長セルアレイ３０のビット線と反転ビット線の相補ビット線にデータと反転データの相補データが入出力されるように、外部から書き込みデータを受け付けるデータ線ＤＡＴＡおよび反転データ線／ＤＡＴＡを接続する。そして、ライトアンプ回路１１ａ〜１１ｍは、上記ビット線を介して、所定のセルアレイ２０のメモリセルまたは所定の冗長セルアレイ３０のメモリセルに格納する。【００１８】
例えば、ライトアンプ回路１１ａは、書き込み対象データを受け付けて反転ビット線／ＢＬ０に出力するＮ型トランジスタ（ＮＭＯＳトランジスタ：Negative  Channel  Metal  Oxide  Semiconductor  Transistor）を有する。また、ライトアンプ回路１１ａは、書き込み対象データを反転させたデータをＢＬ０に出力するＮ型トランジスタを有する。一例としては、ライトアンプ回路１１ａは、Ｎ型トランジスタを介して反転ビット線／ＢＬ０に「１」を出力するのと同時に、Ｎ型トランジスタを介してビット線ＢＬ０に「０」を出力する。【００１９】
プリチャージ回路１２ａは、２つのＰ型トランジスタ（ＰＭＯＳトランジスタ：Positive  Channel  Metal  Oxide  Semiconductor  Transistor）を有する。このプリチャージ回路１２ａは、２つのＰ型トランジスタを用いて、セルアレイ２０の各メモリセル２０ａ〜２０ｎと冗長セルアレイ３０の各メモリセル３０ａ〜３０ｍに対してデータの読み書きを実施する際に、プリチャージ動作を解除する。例えば、プリチャージ回路１２ａは、データを各メモリセル２０ａ〜２０ｎ又は冗長セルアレイ３０の各メモリセル３０ａ〜３０ｍに書き込む場合に、プリチャージ信号線ＰＣ０をＯＮにしてビット線ＢＬ０と反転ビット線／ＢＬ０の電位を引き下げて、プリチャージ動作を解除する。【００２０】
（セルアレイ２０の構成）
セルアレイ２０は、ワード線ＷＬ０と接続されるメモリセル２０ａ〜２０ｍを有する。また、セルアレイ２０のメモリセル２０ａ〜２０ｍそれぞれは、ビット線ＢＬ０〜ＢＬｍまたは反転ビット線／ＢＬ０〜／ＢＬｍを介してローカルブロック１０と接続される。セルアレイ２０のメモリセル２０ａ〜２０ｍに接続される反転ビット線／ＢＬ０〜／ＢＬｍは、読み出しインバータ１６ａ〜１６ｍに接続されるローカルビット線として利用される。このセルアレイ２０のメモリセル２０ａ〜２０ｍは、ローカルブロック１０によってデータの書き込みや読み出しが実行される。【００２１】
なお、メモリセル２０ａ〜２０ｍは、同様の構成を有するので、ここではメモリセル２０ａについてのみ説明する。また、図１には、ビット方向にメモリセルを複数配置したがこれに限定されるものではなく、ワード方向にも複数配置することもできる。その場合、ワード方向の各メモリセルは、ワードドライバ６０とワード線で接続される。【００２２】
メモリセル２０ａは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタをそれぞれ有する２つのＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）インバータと、データ入出力用の２つのＭＯＳトランジスタとを有する６トランジスタセルである。具体的には、メモリセル２０ａは、Ｎ型トランジスタ２１とＰ型トランジスタ２２とＮ型トランジスタ２３とＰ型トランジスタ２４とＮ型トランジスタ２５とＮ型トランジスタ２６とを有する。そして、メモリセル２０ａは、Ｐ型トランジスタ２２とＮ型トランジスタ２３ならびにＰ型トランジスタ２４とＮ型トランジスタ２５でインバータがループになるように接続されて、データを記憶するラッチを形成する。【００２３】
Ｎ型トランジスタ２１は、ワード線ＷＬ０とビット線ＢＬ０とのそれぞれに接続され、ビット線ＢＬ０を介して、ローカルブロック１０のプリチャージ回路１２ａおよびライトアンプ回路１１ａと接続される。また、Ｎ型トランジスタ２１は、Ｐ型トランジスタ２２とＮ型トランジスタ２３とのそれぞれに接続される。【００２４】
Ｐ型トランジスタ２２は、Ｎ型トランジスタ２１とＮ型トランジスタ２３と接続されるとともに、ＭＯＳ素子の負電源電圧と接続される。Ｎ型トランジスタ２３は、Ｎ型トランジスタ２１とＰ型トランジスタ２２と接続されるとともに、ＭＯＳ素子の電源電圧であるグランド（Ground）と接続される。Ｐ型トランジスタ２４は、Ｎ型トランジスタ２５とＮ型トランジスタ２６と接続されるとともに、ＭＯＳ素子の負電源電圧と接続される。Ｎ型トランジスタ２５は、Ｎ型トランジスタ２６とＰ型トランジスタ２４と接続されるとともに、ＭＯＳ素子の電源電圧であるグランドと接続される。【００２５】
Ｎ型トランジスタ２６は、ワード線ＷＬ０と反転ビット線／ＢＬ０とのそれぞれに接続され、反転ビット線／ＢＬ０を介して、ローカルブロック１０のプリチャージ回路１２ａおよびライトアンプ回路１１ａと接続される。また、Ｎ型トランジスタ２６は、Ｐ型トランジスタ２４とＮ型トランジスタ２５とのそれぞれに接続される。【００２６】
ここで、メモリセル２０ａにおけるデータ書き込みおよびデータ読み出しについて説明する。例えば、データをメモリセル２０ａに書き込む場合、ワードドライバ６０によってワード線ＷＬ０がＨ（Ｈｉｇｈ：ハイ）にされ、Ｎ型トランジスタ２１とＮ型トランジスタ２６がオンの状態となる。このとき、ローカルブロック１０によってビット線ＢＬ０がＨ、反転ビット線／ＢＬ０がＬ（Ｌｏｗ：ロウ）とされる。そして、Ｐ型トランジスタ２２とＮ型トランジスタ２３は、Ｎ型トランジスタ２６を介して反転ビット線／ＢＬ０と接続され、それぞれオフとオンになる。また、Ｐ型トランジスタ２４とＮ型トランジスタ２５は、Ｎ型トランジスタ２１を介してビット線ＢＬ０と接続され、それぞれオフとオンになる。【００２７】
この結果、トランジスタ２１、２２及び２３を含む左ノードＡには１が書き込まれ、トランジスタ２４、２５及び２６を含む右ノードＢには０が書き込まれる。一方、ビット線ＢＬ０がＬ、反転ビット線／ＢＬ０がＨとなった場合には、左ノードＡには０が書き込まれ、右ノードＢには１が書き込まれる。その後、ワードドライバ６０によってワード線ＷＬ０がＬにされると、Ｎ型トランジスタ２１とＮ型トランジスタ２６がオフの状態になるため、トランジスタ２２、２３、２４及び２５に電源が供給されている間、左右ノードのデータが保持される。また、データを読み出す場合、ローカルブロック１０によってビット線ＢＬ０と反転ビット線／ＢＬ０とが同一電位にされ、ワードドライバ６０によってワード線ＷＬ０がＨにされると、左ノードＡに保持されるデータがビット線ＢＬ０に読み出され、右ノードＢに保持されるデータが反転ビット線／ＢＬ０に読み出される。【００２８】
（冗長セルアレイ３０の構成）
冗長セルアレイ３０は、ワード線ＷＬｄと接続される冗長メモリセル３０ａ〜３０ｍを有する。また、冗長メモリセル３０ａ〜３０ｍそれぞれは、ビット線ＢＬ１〜ＢＬｎを介してローカルブロック５０と接続され、反転ビット線／ＢＬ０〜／ＢＬｍを介してローカルブロック１０と接続される。冗長セルアレイ３０の冗長メモリセル３０ａ〜３０ｍに接続される反転ビット線／ＢＬ０〜／ＢＬｍは、読み出しインバータ１６ａ〜１６ｍに接続されるローカルビット線として利用される。この冗長メモリセル３０ａ〜３０ｍは、ローカルブロック１０またはローカルブロック５０によってデータの書き込みや読み出しが実行される。【００２９】
この冗長メモリセル３０ａ〜３０ｍは、セルアレイ２０またはセルアレイ４０が故障した場合に、データ書き込みまたは読み出しを保証する冗長回路として機能する。さらに、冗長メモリセル３０ａ〜３０ｍは、セルアレイ２０からセルアレイ４０間のビット線ＢＬ０、ＢＬ１・・・ＢＬｍ、ＢＬｎを分割するとともに、反転ビット線／ＢＬ０、／ＢＬ１・・・／ＢＬｍ、／ＢＬｎを分割するダミーセルとして機能する。なお、冗長メモリセル３０ａ〜３０ｍは、同様の構成を有するので、ここでは冗長メモリセル３０ａについてのみ説明する。【００３０】
冗長メモリセル３０ａは、メモリセル２０ａと同様、２つのＣＭＯＳインバータと、データ転送用の２つのＭＯＳトランジスタとを有する６トランジスタセルである。具体的には、冗長メモリセル３０ａは、Ｎ型トランジスタ３１とＰ型トランジスタ３２とＮ型トランジスタ３３とＰ型トランジスタ３４とＮ型トランジスタ３５とＮ型トランジスタ３６とを有する。そして、冗長メモリセル３０ａは、Ｐ型トランジスタ３２とＮ型トランジスタ３３ならびにＰ型トランジスタ３４とＮ型トランジスタ３５でインバータがループになるように接続されて、データを記憶するラッチを形成する。【００３１】
Ｎ型トランジスタ３１は、ワード線ＷＬｄとビット線ＢＬ１とのそれぞれに接続され、ビット線ＢＬ１を介して、ローカルブロック５０のプリチャージ回路５２ａおよびライトアンプ回路５１ａと接続される。また、Ｎ型トランジスタ３１は、Ｐ型トランジスタ３２とＮ型トランジスタ３３とのそれぞれに接続される。【００３２】
Ｐ型トランジスタ３２は、Ｎ型トランジスタ３１とＮ型トランジスタ３３と接続されるとともに、ＭＯＳ素子の負電源電圧と接続される。Ｎ型トランジスタ３３は、Ｎ型トランジスタ３１とＰ型トランジスタ３２と接続されるとともに、ＭＯＳ素子の電源電圧であるグランドと接続される。Ｐ型トランジスタ３４は、Ｎ型トランジスタ３５とＮ型トランジスタ３６と接続されるとともに、ＭＯＳ素子の負電源電圧と接続される。Ｎ型トランジスタ３５は、Ｎ型トランジスタ３６とＰ型トランジスタ３４と接続されるとともに、ＭＯＳ素子の電源電圧であるグランドと接続される。【００３３】
Ｎ型トランジスタ３６は、ワード線ＷＬｄと反転ビット線／ＢＬ０とのそれぞれに接続され、反転ビット線／ＢＬ０を介して、ローカルブロック１０のプリチャージ回路１２ａおよびライトアンプ回路１１ａと接続される。また、Ｎ型トランジスタ３６は、Ｐ型トランジスタ３４とＮ型トランジスタ３５とのそれぞれに接続される。【００３４】
ここで、冗長メモリセル３０ａにおけるデータ書き込みおよびデータ読み出しについて説明する。例えば、データを冗長メモリセル３０ａに書き込む場合、ワードドライバ６０によってワード線ＷＬｄがＨにされ、Ｎ型トランジスタ３１とＮ型トランジスタ３６がオンの状態となる。このとき、ローカルブロック５０によってビット線ＢＬ１がＨ、ローカルブロック１０によって反転ビット線／ＢＬ０がＬとされる。そして、Ｐ型トランジスタ３２とＮ型トランジスタ３３は、Ｎ型トランジスタ３６とを介して反転ビット線／ＢＬ０と接続され、それぞれオフとオンになる。また、Ｐ型トランジスタ３４とＮ型トランジスタ３５は、Ｎ型トランジスタ３１を介してビット線ＢＬ１と接続され、それぞれオフとオンになる。
【００３５】
この結果、トランジスタ３１、３２及び３３を含む左ノードＣには１が書き込まれ、トランジスタ３４、３５及び３６を含む右ノードＤには０が書き込まれる。一方、ビット線ＢＬ１がＬ、反転ビット線／ＢＬ０がＨとなった場合には、左ノードＣには０が書き込まれ、右ノードＤには１が書き込まれる。その後、ワードドライバ６０によってＷＬｄがＬにされると、Ｎ型トランジスタ３１とＮ型トランジスタ３６がオフの状態に導通ができなくなり、トランジスタ３２、３３、３４及び３５に電源が供給されている間、左右ノードのデータが保持される。また、データを読み出す場合、ローカルブロック１０とローカルブロック５０によってビット線ＢＬ１と反転ビット線／ＢＬ０とが同一電位にされ、ワードドライバ６０によってワード線ＷＬｄがＨにされると、左ノードＣに保持されるデータがビット線ＢＬ１に読み出され、右ノードＤに保持されるデータが反転ビット線／ＢＬ０に読み出される。【００３６】
（セルアレイ４０の構成）
セルアレイ４０は、ワード線ＷＬ１と接続されるメモリセル４０ａ〜４０ｎを有する。また、メモリセル４０ａ〜４０ｎそれぞれは、ビット線ＢＬ０〜ＢＬｎまたは反転ビット線／ＢＬ０〜／ＢＬｎを介してローカルブロック５０と接続される。セルアレイ４０のメモリセル４０ａ〜４０ｎに接続される反転ビット線／ＢＬ１〜／ＢＬｎは、読み出しインバータ５６ａ〜５６ｎに接続されるローカルビット線として利用される。このセルアレイ４０のメモリセル４０ａ〜４０ｎは、ローカルブロック５０によってデータの書き込みや読み出しが実行される。【００３７】
なお、メモリセル４０ａ〜４０ｎは、同様の構成を有するので、ここではメモリセル４０ａについてのみ説明する。また、図１には、ビット方向にメモリセルを複数配置したがこれに限定されるものではなく、ワード方向にも複数配置することもできる。その場合、ワード方向の各メモリセルは、ワードドライバ６０とワード線で接続される。【００３８】
メモリセル４０ａは、メモリセル２０ａと同様、２つのＣＭＯＳインバータと、データ転送用の２つのＭＯＳトランジスタとを有する６トランジスタセルである。具体的には、メモリセル４０ａは、Ｎ型トランジスタ４１とＰ型トランジスタ４２とＮ型トランジスタ４３とＰ型トランジスタ４４とＮ型トランジスタ４５とＮ型トランジスタ４６とを有する。そして、メモリセル４０ａは、Ｐ型トランジスタ４２とＮ型トランジスタ４３ならびにＰ型トランジスタ４４とＮ型トランジスタ４５でインバータがループになるように接続されて、データを記憶するラッチを形成する。【００３９】
Ｎ型トランジスタ４１は、ワード線ＷＬ１とビット線ＢＬ１とのそれぞれに接続され、ビット線ＢＬ１を介して、ローカルブロック５０のプリチャージ回路５２ａおよびライトアンプ回路５１ａと接続される。また、Ｎ型トランジスタ４１は、Ｐ型トランジスタ４２とＮ型トランジスタ４３とのそれぞれに接続される。【００４０】
Ｐ型トランジスタ４２は、Ｎ型トランジスタ４１とＮ型トランジスタ４３と接続されるとともに、ＭＯＳ素子の負電源電圧と接続される。Ｎ型トランジスタ４３は、Ｎ型トランジスタ４１とＰ型トランジスタ４２と接続されるとともに、ＭＯＳ素子の電源電圧であるグランドと接続される。Ｐ型トランジスタ４４は、Ｎ型トランジスタ４５とＮ型トランジスタ４６と接続されるとともに、ＭＯＳ素子の負電源電圧と接続される。Ｎ型トランジスタ４５は、Ｎ型トランジスタ４６とＰ型トランジスタ４４と接続されるとともに、ＭＯＳ素子の電源電圧であるグランドと接続される。【００４１】
Ｎ型トランジスタ４６は、ワード線ＷＬ１と反転ビット線／ＢＬ１とのそれぞれに接続され、反転ビット線／ＢＬ１を介して、ローカルブロック５０のプリチャージ回路５２ａおよびライトアンプ回路５１ａと接続される。また、Ｎ型トランジスタ４６は、Ｐ型トランジスタ４４とＮ型トランジスタ４５とのそれぞれに接続される。【００４２】
ここで、メモリセル４０ａにおけるデータ書き込みおよびデータ読み出しについて説明する。例えば、データをメモリセル４０ａに書き込む場合、ワードドライバ６０によってワード線ＷＬ１がＨにされ、Ｎ型トランジスタ４１とＮ型トランジスタ４６がオンの状態となる。このとき、ローカルブロック５０によってビット線ＢＬ１がＨ、反転ビット線／ＢＬ１がＬとされる。そして、Ｐ型トランジスタ４２とＮ型トランジスタ４３は、Ｎ型トランジスタ４６を介して反転ビット線／ＢＬ１と接続され、それぞれオフとオンになる。また、Ｐ型トランジスタ４４とＮ型トランジスタ４５は、Ｎ型トランジスタ４１を介してビット線ＢＬ１と接続され、それぞれオフとオンになる。【００４３】
この結果、トランジスタ４１、４２及び４３を含む左ノードＥには１が書き込まれ、トランジスタ４４、４５及び４６を含む右ノードＦには０が書き込まれる。一方、ビット線ＢＬ１がＬ、反転ビット線／ＢＬ１がＨとなった場合には、左ノードＥには０が書き込まれ、右ノードＦには１が書き込まれる。その後、ワードドライバ６０によってワード線ＷＬ１がＬにされると、Ｎ型トランジスタ４１とＮ型トランジスタ４６がオフの状態に導通ができなくなり、トランジスタ４２、４３、４４及び４５に電源が供給されている間、左右ノードのデータが保持される。また、データを読み出す場合、ローカルブロック５０によってビット線ＢＬ１と反転ビット線／ＢＬ１とが同一電位にされ、ワードドライバ６０によってワード線ＷＬ１がＨにされると、左ノードＥに保持されるデータがビット線ＢＬ１に読み出され、右ノードＦに保持されるデータが反転ビット線／ＢＬ１に読み出される。【００４４】
（ローカルブロック５０の構成）
ローカルブロック５０は、セルアレイ４０が有するメモリセル各々または冗長セルアレイ３０が有するメモリセル各々が接続される反転ビット線／ＢＬ１〜／ＢＬｎと接続される読み出しインバータ５６ａ〜５６ｎを有する。また、ローカルブロック５０は、セルアレイ４０が有するメモリセルごとに、ライトアンプ回路５１ａ〜５１ｎとプリチャージ回路５２ａ〜５２ｎとを有する。なお、ライトアンプ回路５１ａ〜５１ｎそれぞれは同様の構成を有し、また、プリチャージ回路５２ａ〜５２ｎそれぞれは同様の構成を有するので、ここではライトアンプ回路５１ａとプリチャージ回路５２ａとについてのみ詳細に説明する。【００４５】
読み出しインバータ５６ａ〜５６ｎは、ビット線ＢＬ１〜ＢＬｎまたは反転ビット線／ＢＬ１〜／ＢＬｎに読み出された信号を増幅させてグローバルビット線１５ａ〜１５ｎに出力する。この結果、メモリセルに記憶されるデータを読み出して、読み出し要求元に出力することができる。【００４６】
ライトアンプ回路５１ａ〜５１ｎは、外部等から書き込みデータを受け付けて、受け付けたデータをビット線ＢＬ１〜ＢＬｎまたは反転ビット線／ＢＬ１〜／ＢＬｎに出力する。具体的には、ライトアンプ回路５１ａ〜５１ｎは、冗長セルアレイ３０のビット線と反転ビット線の相補ビット線にデータと反転データの相補データが入出力されるように、外部から書き込みデータを受け付けるデータ線ＤＡＴＡおよび反転データ線／ＤＡＴＡを接続する。そして、ライトアンプ回路５１ａ〜５１ｎは、上記ビット線を介して、所定のセルアレイ４０のメモリセルまたは所定の冗長セルアレイ３０のメモリセルに格納する。【００４７】
例えば、ライトアンプ回路５１ａは、書き込み対象データを受け付けて反転ビット線／ＢＬ１に出力するＮ型トランジスタを有する。また、ライトアンプ回路５１ａは、書き込み対象データを反転させたデータをビット線ＢＬ１に出力するＮ型トランジスタを有する。一例としては、ライトアンプ回路５１ａは、Ｎ型トランジスタを介して反転ビット線／ＢＬ１に「１」を出力した場合、Ｎ型トランジスタを介してビット線ＢＬ１に「０」を出力する。【００４８】
プリチャージ回路５２ａは、２つのＰ型トランジスタを有する。このプリチャージ回路５２ａは、２つのＰ型トランジスタを用いて、セルアレイ４０の各メモリセル４０ａ〜４０ｎや冗長セルアレイ３０の各メモリセル３０ａ〜３０ｍに対してデータの読み書きを実施する際に、プリチャージ動作を解除する。例えば、プリチャージ回路５２ａは、プリチャージ信号線ＰＣ１をＯＮにしてビット線ＢＬ１と反転ビット線／ＢＬ１の電位を引き下げて、プリチャージ動作を解除する。【００４９】
（ワードドライバ６０の構成）
ワードドライバ６０は、セルアレイの中から一列を選択するための制御信号線であるワード線ＷＬ０、ＷＬｄ及びＷＬ１を制御するドライバであり、ドライバ＃０とドライバ＃ｄとドライバ＃１とを有する。なお、図１では、セルアレイ２０とセルアレイ４０のそれぞれと１つのワード線で接続する例を図示したが、これに限定されるものではない。例えば、ＷＬ０、ＷＬｄ、ＷＬ１以外にもワード方向にワード線を有してもよく、セルアレイ２０やセルアレイ４０が有するワード方向のメモリセル分、ワード線を有していてもよい。【００５０】
このワードドライバ６０は、データ書き込みまたはデータ読み出しが発生した場合に、データの書き込みまたは読み出し対象となるメモリセルと接続されるワード線と接続されるドライバに制御指示を出力する。そして、この制御指示を受け付けたドライバが各ワード線を制御する。【００５１】
例えば、ドライバ＃０は、ワード線ＷＬ０を制御するドライバであり、セルアレイ２０のメモリセル２０ａ〜２０ｍに対してデータの読み書きを行う場合に、ワード線ＷＬ０をＨにする、言い換えると、ワード線ＷＬ０の電圧を上げる。また、ドライバ＃０は、セルアレイ２０のメモリセル２０ａ〜２０ｍに対するデータの読み書きを終了した場合に、ワード線ＷＬ０をＬにする、言い換えると、ワード線ＷＬ０の電圧を下げる。【００５２】
同様に、ドライバ＃ｄは、ワード線ＷＬｄを制御するドライバであり、冗長セルアレイ３０の冗長メモリセル３０ａ〜３０ｍに対してデータの読み書きを行う場合に、ワード線ＷＬｄをＨにする。また、ドライバ＃ｄは、冗長セルアレイ３０の冗長メモリセル３０ａ〜３０ｍに対するデータの読み書きを終了した場合に、ワード線ＷＬｄをＬにする。【００５３】
同様に、ドライバ＃１は、ワード線ＷＬ１を制御するドライバであり、セルアレイ４０のメモリセル４０ａ〜４０ｎに対してデータの読み書きを行う場合に、ワード線ＷＬ１をＨにする。また、ドライバ＃１は、セルアレイ４０のメモリセル４０ａ〜４０ｎに対するデータの読み書きを終了した場合に、ワード線ＷＬ１をＬにする。【００５４】
［冗長セルアレイ３０選択時のタイムチャート］
次に、図２を用いて、図１に示した半導体記憶装置における冗長セルアレイ選択時のタイムチャートを説明する。図２は、冗長セルアレイ選択時のタイムチャートである。なお、ここでは、説明上、冗長セルアレイ３０のメモリセル３０ａにデータの読み書きを行う場合について説明する。【００５５】
（０書き込み動作）
まず、半導体記憶装置１は、冗長セルアレイ３０のメモリセル３０ａに「０」を書き込む場合、ローカルブロック１０のプリチャージ回路１２ａによってＰＣ０をオンにし、プリチャージ動作を解除する。さらに、半導体記憶装置１は、ローカルブロック５０のプリチャージ回路５２ａによってＰＣ１をオンにし、プリチャージ動作を解除する。そして、半導体記憶装置１は、ワードドライバ６０のドライバ＃ｄによって、ワード線ＷＬｄをＨにする。その後、半導体記憶装置１は、ビット線ＢＬ０とＢＬ１をＬにして、冗長セルアレイ３０のメモリセル３０ａに「０」を書き込む。【００５６】
（１書き込み動作）
半導体記憶装置１は、冗長セルアレイ３０のメモリセル３０ａに「１」を書き込む場合、ローカルブロック１０のプリチャージ回路１２ａによってプリチャージ信号線ＰＣ０をオンにし、プリチャージ動作を解除する。さらに、半導体記憶装置１は、ローカルブロック５０のプリチャージ回路５２ａによってプリチャージ信号線ＰＣ１をオンにし、プリチャージ動作を解除する。そして、半導体記憶装置１は、ワードドライバ６０のドライバ＃ｄによって、ワード線ＷＬｄをＨにする。その後、半導体記憶装置１は、反転ビット線／ＢＬ０と／ＢＬ１をＬにして、冗長セルアレイ３０のメモリセル３０ａに「１」を書き込む。【００５７】
（０読み出し動作）
半導体記憶装置１は、冗長セルアレイ３０のメモリセル３０ａから「０」を読み出す場合、ローカルブロック１０のプリチャージ回路１２ａによってプリチャージ信号線ＰＣ０をオンにし、プリチャージ動作を解除する。さらに、半導体記憶装置１は、ローカルブロック５０のプリチャージ回路５２ａによってプリチャージ信号線ＰＣ１をオンにし、プリチャージ動作を解除する。そして、半導体記憶装置１は、ワードドライバ６０のドライバ＃ｄによって、ワード線ＷＬｄをＨにする。その後、半導体記憶装置１は、ビット線ＢＬ１をＬにして、冗長セルアレイ３０のメモリセル３０ａから「０」を読み出す。【００５８】
（１読み出し動作）
半導体記憶装置１は、冗長セルアレイ３０のメモリセル３０ａから「１」を読み出す場合、ローカルブロック１０のプリチャージ回路１２ａによってプリチャージ信号線ＰＣ０をオンにし、プリチャージ動作を解除する。さらに、半導体記憶装置１は、ローカルブロック５０のプリチャージ回路５２ａによってプリチャージ信号線ＰＣ１をオンにし、プリチャージ動作を解除する。そして、半導体記憶装置１は、ワードドライバ６０のドライバ＃ｄによって、ワード線ＷＬｄをＨにする。その後、半導体記憶装置１は、反転ビット線／ＢＬ０をＬにして、冗長セルアレイ３０のメモリセル３０ａから「１」をグローバルビット線１５ａに読み出す。【００５９】
（一般的な半導体記憶装置の動作）
これに対して、例えば図５のような一般的な半導体記憶装置は、冗長セルアレイのメモリセルに「０」を書き込む場合、図３に示すように、プリチャージ信号線ＰＣ０のみをオンにしてプリチャージ動作を解除する。続いて、半導体記憶装置は、冗長セルアレイのワード線ＷＬ０ｄをＨにし、ビット線ＢＬ０のみをＬにして、「０」を書き込む。なお、図３は、一般的な半導体記憶装置が冗長セルアレイに実行する動作を示すタイムチャートである。【００６０】
同様に、半導体記憶装置は、冗長セルアレイのメモリセルに「１」を書き込む場合、図３に示すように、プリチャージ信号線ＰＣ０のみをオンにしてプリチャージ動作を解除する。続いて、半導体記憶装置は、冗長セルアレイのワード線ＷＬ０ｄをＨにし、ビット線／ＢＬ０のみをＬにして、「１」を書き込む。
【００６１】
また、半導体記憶装置は、冗長セルアレイのメモリセルから「０」を読み出す場合、図３に示すように、プリチャージ信号線ＰＣ０のみをオンにしてプリチャージ動作を解除する。続いて、半導体記憶装置は、冗長セルアレイのワード線ＷＬ０ｄをＨにし、ビット線ＢＬ０のみをＬにして、「０」を読み出す。【００６２】
同様に、半導体記憶装置は、冗長セルアレイのメモリセルから「１」を読み出す場合、図３に示すように、プリチャージ信号線ＰＣ０のみをオンにしてプリチャージ動作を解除する。続いて、半導体記憶装置は、冗長セルアレイのワード線ＷＬ０ｄをＨにし、反転ビット線／ＢＬ０のみをＬにして、グローバルビット線に「１」を読み出す。【００６３】
［実施例１による効果］
実施例１によれば、ビット線分割ダミーセルアレイを冗長セルアレイとして使用しているため、冗長メモリセルに接続しているビット線は、各々、上下両方のセルアレイと接続されている。よって、データ読み出し時には、プリチャージ信号線ＰＣ０、ＰＣ１で上下両方のプリチャージ動作を解除してデータ読み出しを行う。また、データ書き込み時には、上下両方のビット線ＢＬ０、ＢＬ１及び反転ビット線／ＢＬ０、／ＢＬ１などを動作させ、冗長メモリセルへの書き込みを行う。この結果、ビット線分割ダミーセルアレイを冗長セルアレイとして使用することができ、高速動作、冗長効率が維持できる。したがって、高速動作および冗長効率を維持しつつ、マクロ面積を縮小することが可能である。さらに、マクロ面積縮小による消費電力の低下が可能になる。
【実施例２】
【００６４】
さて、これまで本願の開示する半導体記憶装置の実施例について説明したが、本願は上述した実施例以外にも、種々の異なる形態にて実施されてよいものである。そこで、以下に異なる実施例を説明する。【００６５】
（サーバの構成）
本実施例で開示する半導体記憶装置が組み込まれたサーバの構成を図４に示す。図４は、サーバの構成を示す図である。図４に示すように、サーバは、バックプレーン１００に複数のクロスバスイッチとしてＸＢ１０１、ＸＢ１０２などを有し、クロスバスイッチそれぞれにシステムボードとしてＳＢ１１０〜ＳＢ１１３と入出力システムボードであるＩＯＳＢ１５０とを有する。なお、クロスバスイッチ、システムボード、入出力システムボードの数はあくまで例示であり、これに限定されるものではない。【００６６】
バックプレーン１００は、複数のコネクタ等を相互接続するバスを形成する回路基板である。ＸＢ１０１、ＸＢ１０２は、システムボードと入出力システムボードとの間でやり取りされるデータの経路を動的に選択するスイッチである。【００６７】
また、ＸＢ１０１、ＸＢ１０２それぞれに接続されるＳＢ１１０、ＳＢ１１１、ＳＢ１１２、ＳＢ１１３は、電子機器を構成する電子回路基板であり同様の構成を有するので、ここではＳＢ１１０についてのみ説明する。ＳＢ１１０は、システムコントローラ（System  Controller：SC）と、４台のＣＰＵと、メモリアクセスコントローラ（Memory  Access  Controller：MAC）と、ＤＩＭＭ（Dual  Inline  Memory  Module）とを有する。【００６８】
ＳＣ１１０ａは、ＳＢ１１０に搭載されるＣＰＵ１１０ｂ〜１１０ｅとＭＡＣ１１０ｆ、ＭＡＣ１１０ｇとの間におけるデータ転送などの処理を制御し、ＳＢ１００全体を制御する。ＣＰＵ１１０ｂ〜１１０ｅそれぞれは、ＳＣ１１０ａを介して他の電子機器と接続され、本実施例で開示した半導体記憶装置を１次キャッシュメモリや２次キャッシュメモリなどとして有するプロセッサである。【００６９】
ＭＡＣ１１０ｆは、ＤＩＭＭ１１０ｈとＳＣ１１０ａとの間に接続され、ＤＩＭＭ１１０ｈへのアクセスを制御する。ＭＡＣ１１０ｇは、ＤＩＭＭ１１０ｉとＳＣとの間に接続され、ＤＩＭＭ１１０ｉへのアクセスを制御する。ＤＩＭＭ１１０ｈは、ＳＣ１１０ａを介して他の電子機器と接続され、メモリを装着してメモリ増設などを行うメモリモジュールである。ＤＩＭＭ１１０ｉは、ＳＣ１１０ａを介して他の電子機器と接続され、メモリを装着してメモリ増設などを行うメモリモジュールである。【００７０】
ＩＯＳＢ１５０は、ＸＢ１０１を介してＳＢ１１０〜ＳＢ１１３それぞれと接続されるとともに、ＳＣＳＩ（Small  Computer  System  Interface）、ＦＣ（Fibre  Channel）、イーサネット（登録商標）などを介して入出力デバイスと接続される。ＩＯＳＢ１５０は、入出力デバイスとＸＢ１０１との間におけるデータ転送などの処理を制御する。なお、ＳＢ１１０に搭載されるＣＰＵ、ＭＡＣ、ＤＩＭＭなどの電子機器はあくまで例示であり、電子機器の種類又は電子機器の数が図示したものに限定されるものではない。【００７１】
（システム）
また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。例えば、各装置の分散・統合の具体的形態は図示のものに限られない。その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。さらに、各装置にて行なわれる各処理機能は、その全部または任意の一部が、ＣＰＵやＭＰＵおよび当該ＣＰＵやＭＰＵにて解析実行されるプログラムにて実現され、あるいは、ワイヤードロジックによるハードウェアとして実現され得る。
【符号の説明】
【００７２】
１  半導体記憶装置
１０、５０  ローカルブロック
１１ａ、５１ａ  ライトアンプ回路
１２ａ、５２ａ  プリチャージ回路
１５ａ、５５ａ  グローバルビット線
１６ａ、５６ａ  読み出しインバータ
２０、４０  セルアレイ
２０ａ、４０ａ  メモリセル
２１、２３、２５、２６、３１、３３、３５、３６、４１、４３、４５、４６  Ｎ型トランジスタ
２２、２４、３２、３４、４２、４４  Ｐ型トランジスタ
３０  冗長セルアレイ
３０ａ  冗長メモリセル
６０  ワードドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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