(57)【特許請求の範囲】
【請求項１】
動的ランダム・アクセス・メモリ・セルであって、
容量ストレージ・デバイスと、
書き込みアクセス・トランジスタであって、当該書き込みアクセス・トランジスタは前記容量ストレージ・デバイスに作動可能に結合され、かつ、第１の高Ｋ誘電体及び前記第１の高Ｋ誘電体に結合された金属ゲート電極を含む第１のゲート・スタックを有し、前記金属ゲート電極は、同じレベルのシリコン基板ドーピング濃度のポリシリコン・ゲート電極と比べて、前記書き込みアクセス・トランジスタに対してより高い閾値電圧を提供し、前記金属ゲート電極は、１／４ギャップの仕事関数を示し、前記第１の高Ｋ誘電体は二酸化シリコンの誘電率より大きい誘電率を有し、前記第１のゲート・スタックは負の電圧を印加するように構成される、前記書き込みアクセス・トランジスタと
読み出しトランジスタであって、当該読み出しトランジスタは前記容量ストレージ・デバイスに作動可能に結合され、かつ、第２の高Ｋ誘電体を含む第２のゲート・スタックを有し、前記第２の高Ｋ誘電体は二酸化シリコンの誘電率より大きい誘電率を有し、前記読み出しトランジスタは前記閾値電圧よりも低い閾値電圧を有する、前記読み出しトランジスタと
を備えている、前記動的ランダム・アクセス・メモリ・セル。
【請求項２】
前記容量ストレージ・デバイスは高Ｋ誘電体を含む、請求項１に記載の動的ランダム・アクセス・メモリ・セル。
【請求項３】
前記第１の高Ｋゲート誘電体は、単位面積当たりのゲート容量と関連した等価電気的厚さ（Ｔｏｘ）を有し、
前記等価電気的厚さ（Ｔｏｘ）は、ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの等価電気的厚さ（Ｔｏｘ）を上回らず、
前記単位面積当たりのゲート容量は、ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの単位面積当たりのゲート容量を下回らず、
前記第１の高Ｋ誘電体を含む前記ゲート・スタックのチャネル長は、前記ポリシリコン・ゲート電極及び前記二酸化シリコン誘電体を含む前記ゲート・スタックのチャネル長と同じである、
請求項１又は２に記載の動的ランダム・アクセス・メモリ・セル。
【請求項４】
前記第１の高Ｋゲート誘電体は、単位面積当たりのゲート漏れと関連した物理的誘電体厚さを有し、
前記物理的誘電体厚さは、ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの物理的誘電体厚さを下回らず、
単位面積当たりの前記ゲート漏れは、ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの単位面積当たりのゲート漏れを上回らず、
前記第１の高Ｋ誘電体を含む前記ゲート・スタックのチャネル長は、前記ポリシリコン・ゲート電極及び前記二酸化シリコン誘電体を含む前記ゲート・スタックのチャネル長と同じである、
請求項１又は２に記載の動的ランダム・アクセス・メモリ・セル。
【請求項５】
前記金属ゲート電極は、前記書き込みアクセス・トランジスタの閾値以下の漏れを減少させ、かつ、前記動的ランダム・アクセス・メモリ・セルの保持時間を増大させるように選択される、請求項１に記載の動的ランダム・アクセス・メモリ・セル。
【請求項６】
前記金属ゲート電極は、ポリシリコン・ゲート電極及び二酸化シリコン誘電体ゲート・スタックと比較して、前記ゲート・スタックの等価電気的厚さ（Ｔｏｘ）を減少させるポリシリコン空乏効果を排除するように選択される、請求項１に記載の動的ランダム・アクセス・メモリ・セル。
【請求項７】
前記書き込みアクセス・トランジスタは閾値電圧を有し、前記閾値電圧は、閾値以下のオフ電流、保持時間及び書き込み速度の少なくとも１つに基づいて選択される、請求項５に記載の動的ランダム・アクセス・メモリ・セル。
【請求項８】
前記金属ゲート電極は、４．０〜５．２ｅＶまでの間の仕事関数を提供する、請求項５に記載の動的ランダム・アクセス・メモリ・セル。
【請求項９】
前記容量ストレージ・デバイスはゲート型ダイオードである、請求項１〜８のいずれか一項に記載の動的ランダム・アクセス・メモリ・セル。
【請求項１０】
メモリ・アレイであって、
各々が少なくとも１つのビット線を含む複数のビット線構造体と、
各々が少なくとも１つのワード線を含む複数のワード線構造体であって、前記ワード線構造体は複数の場所で前記ビット線構造体と交差する、複数のワード構造体と、
各々が前記複数のビット線構造体の少なくとも１つ及び前記複数のワード線構造体の少なくとも１つに作動可能に結合された、請求項１〜９のいずれか一項に記載の１つ又は複数の動的ランダム・アクセス・メモリ・セルと
を備えている、前記メモリ・アレイ。
【請求項１１】
メモリと、
入出力装置と、
前記メモリ及び前記入出力装置に結合され、かつ、少なくとも一部が前記メモリに格納される情報を処理するように作動可能な少なくとも１つのプロセッサと
を含み、
前記メモリの少なくとも一部は、
複数のビット線構造体と、
複数のワード線構造体と、
各々が前記複数のビット線構造体の１つに作動可能に結合された、請求項１〜９までのいずれかに記載されたような１つ又は複数の動的ランダム・アクセス・メモリ・セルと、
を備えている、コンピュータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関し、より具体的には、動的メモリ・セルに関する。
【背景技術】
【０００２】
図１−図５は、それぞれ従来の１Ｔ１Ｃ、３Ｔ、１Ｔ１Ｄ、２Ｔ１Ｄ及び３Ｔ１Ｄ型メモリ・セルのトランジスタ回路図を示す。１Ｔ１Ｃ、３Ｔ、１Ｔ１Ｄ、２Ｔ１Ｄ及び３Ｔ１Ｄ型メモリ・セルの詳細な説明については、例えば、１９６８年６月４日に発行された「Ｆｉｅｌｄ−ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ＤＲＡＭ」という名称の特許文献１、非特許文献１、２００３年１２月１１日に出願された「Ｇａｔｅｄ  Ｄｉｏｄｅ  Ｍｅｍｏｒｙ  Ｃｅｌｌｓ」という名称の特許文献２、及び２００６年４月１１日に発行された「３Ｔ１Ｄ  Ｍｅｍｏｒｙ  Ｃｅｌｌｓ  Ｕｓｉｎｇ  Ｇａｔｅｄ  Ｄｉｏｄｅｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｕｓｅ  Ｔｈｅｒｅｏｆ」という名称の特許文献３を参照されたい。動的メモリ・セルの容量ストレージ・デバイスは、キャパシタ１０４（典型的には、プレーナ型キャパシタ又はトレンチ・キャパシタ）、ゲート制御ダイオード１１８、１６５、１８５、１９４、１９９、又はトランジスタ１３２、１５２のゲート・キャパシタとすることができる。
【０００３】
メモリ・セル１１０、１１５、１２０、１４０、１６０、１８０、１９０、１９５（まとめてメモリ・セル１００として知られる）内のトランジスタ１０２、１１６、１２２、１２７、１３２、１４２、１４７、１５２、１６２、１６７、１７２、１８２、１８４、１８７、１９１、１９２、１９６、１９７のゲート・スタック１０３、１１７、１２３、１２８、１３３、１４３、１４８、１５３、１６３、１６８、１７３、１８１、１８３、１８８、１９３、１９８は、典型的には、ポリシリコン・ゲート電極と、一般に二酸化シリコン（ＳｉＯ２）であるゲート誘電材料とを含み、シリコン基板上にゲート・スタックを形成する。
【０００４】
ポリシリコン・ゲート電極及び二酸化シリコン・ゲート誘電体を用いるこれらの従来のシリコン・ベースの動的メモリ・セルは、電荷を閾値レベル（読み出し操作に必要とされる）より上に保持し、十分な保持時間（例えば、１０μｓから１０ｍｓの範囲の）を維持するために、特定のゲート酸化物厚さ（典型的には、２ｎｍ（２０Å）又はそれより上）を必要とし、さもなければ、電荷はトランジスタのゲート及び接合部を通ってあまりにも速く漏れ、格納されたデータを破壊する。この漏れは、トランジスタのソース・ドレイン間のチャネルを通る閾値以下の漏れに加わるものであり、主としてトランジスタの閾値電圧及び温度に左右される。
【０００５】
１３０ｎｍを上回るリソグラフィ寸法を用いる従来のシリコン技術において、ゲート酸化物厚さは、典型的には、少なくとも２０Åであり、よって、動的メモリ・セルにおけるゲート酸化物の漏れが十分に低いことから、保持時間は問題にならない。さらに、動的メモリ・セルにおいて用いられるトランジスタは、論理トランジスタと同じゲート酸化物厚さ及びチャネル長を有する。しかしながら、リソグラフィが１３０ｎｍ未満にスケーリングされる際、シリコン技術の伝統的なスケーリング規則に従って、例えば、論理トランジスタ・タイプのゲート酸化物は、チャネル長及びゲート酸化物厚さの比をほぼ一定に保ち、適度な短チャネル効果を維持するように、２０Å未満に薄層化される。動的メモリ・セルのゲート酸化物厚さを２０Å又はそれ以上に維持するための要件の結果として、動的メモリ・セル・トランジスタのチャネル長及び幅が低減される場合、短チャネル効果を制御することができない。従って、リソグラフィ寸法が小さくなると、他のトランジスタ・タイプと共に動的メモリ・セル内のトランジスタのサイズをスケーリングすることができなくなり、他のトランジスタと比べて動的メモリ・セルのトランジスタ面積が大きくなる（すなわち、論理面積に対するメモリ・セル面積の比が増加する）。
【０００６】
【特許文献１】米国特許第３，３８７，２８６号
【特許文献２】米国特許出願第１０／７３５，０６１号
【特許文献３】米国特許第７，０２７，３２６号
【特許文献４】米国特許第６，９１６，６９８  Ｂ２号
【特許文献５】米国特許第６，４７５，８７４  Ｂ２号
【非特許文献１】Ｋａｒｐ他著、「Ａ  ４０９６−ｂｉｔ  Ｄｙｎａｍｉｃ  ＭＯＳ  ＲＡＭ」、ＩＳＳＣＣ  Ｄｉｇｅｓｔ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、ｐｐ．１０−１１、１９７２年２月
【非特許文献２】Ｙｅｏ他著、「Ｍｅｔａｌ−ｄｉｅｌｅｃｔｒｉｃ  Ｂａｎｄ  Ａｌｉｇｎｍｅｎｔ  ａｎｄ  ｉｔｓ  Ｉｍｐｌｉｃａｔｉｏｎｓ  ｆｏｒ  Ｍｅｔａｌ  Ｇａｔｅ  Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｔｅｃｈｎｏｌｏｇｙ」、Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ、Ｖｏｌ．９２、Ｎｏ．１２、２００２年
【非特許文献３】Ｋｕ他著、「Ｌｏｗ  Ｔｉｎｖ（≦１．８ｎｍ）Ｍｅｔａｌ−Ｇａｔｅｄ  ＭＯＳＦＥＴｓ  ｏｎ  ＳｉＯ２  Ｂａｓｅｄ  Ｇａｔｅ  Ｄｉｅｌｅｃｔｒｉｃｓ  ｆｏｒ  Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｌｏｇｉｃ  Ａｐｐｌｉｃａｔｉｏｎｓ」、２００３  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌ（ＳＳＤＭ）、２００３年９月
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来技術の手法の制限を改善すること、すなわち、動的メモリ・セルの短チャネル効果により引き起こされる面積スケーリング問題を改善し、さらに、ゲート漏れを低く保持しながら速度性能を改善することが望まれる。
【課題を解決するための手段】
【０００８】
一般に、容量ストレージ・デバイス及び書き込みアクセス・トランジスタを含む動的ランダム・アクセス・メモリ・セルが開示される。書き込みアクセス・トランジスタは、容量ストレージ・デバイスに作動可能に結合され、高Ｋ誘電体（高Ｋゲート誘電体としても知られる）と、高Ｋ誘電体に結合された金属ゲート電極とを含むゲート・スタックを有し、高Ｋ誘電体は、二酸化シリコンの誘電率より大きい誘電率を有する。各々が少なくとも１つのビット線を含む複数のビット線構造体と、各々が少なくとも１つのワード線を含む複数のワード線構造体であって、複数の場所でビット線構造体と交差する複数のワード線構造体と、１つ又は複数の動的ランダム・アクセス・メモリ・セルとを含む、メモリ・アレイも開示される。１つ又は複数の動的ランダム・アクセス・メモリ・セルの各々は、容量ストレージ・デバイスと、書き込みアクセス・トランジスタとを含み、書き込みアクセス・トランジスタは容量ストレージ・デバイスに作動可能に結合され、書き込みアクセス・トランジスタは、高Ｋ誘電体を含むゲート・スタックを有し、高Ｋ誘電体は二酸化シリコンの誘電率より大きい誘電率を有する。こうしたメモリ・アレイを用いるコンピュータ装置も開示される。１つの例示的な実施形態においては、メモリの一部がプロセッサに埋め込まれ、別の例示的な実施形態においては、メモリの一部がキャッシュとして構成される。
【０００９】
１つの例示的な実施形態において、金属ゲート電極は、実質的に１／４ギャップの仕事関数を示すか、又は実質的にバンドエッジの仕事関数を示す。動的ランダム・アクセス・メモリ・セルの書き込みアクセス・トランジスタのゲート・スタックを、随意的に、負の電圧を印加するように構成することができる。別の例示的な実施形態においては、容量ストレージ・デバイスは、高Ｋ誘電体を含む。
【００１０】
高Ｋ誘電体の単位面積当たりのゲート容量と関連した等価電気的厚さ（Ｔｏｘ）は、随意的に、ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの等価電気的厚さ（Ｔｏｘ）を上回らず、単位面積当たりのゲート容量は、随意的に、ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの単位面積当たりのゲート容量を下回らず、高Ｋ誘電体を含むゲート・スタックのチャネル長は、実質的に、ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックのチャネル長と同じである。高Ｋ誘電体の単位面積当たりのゲート漏れと関連した物理的誘電体厚さは、随意的に、ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの物理的誘電体厚さを下回らず、単位面積当たりのゲート漏れは、随意的に、ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの単位面積当たりのゲート漏れを上回らず、高Ｋ誘電体を含むゲート・スタックのチャネル長は、実質的に、ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックのチャネル長と同じである。
【００１１】
金属ゲート電極は、随意的に、実質的に同じレベルのシリコン基板ドーピング濃度のポリシリコン・ゲート電極と比較して、書き込みアクセス・トランジスタの閾値電圧が高い。書き込みアクセス・トランジスタの閾値以下の漏れを減少させ、動的ランダム・アクセス・メモリ・セルの保持時間を増加させるように、金属ゲート電極を選択することもできる。ポリシリコン・ゲート電極及び二酸化シリコン誘電体のゲート・スタックと比較して、ゲート・スタックの等価電気的厚さ（Ｔｏｘ）を減少させるポリシリコン空乏効果を排除するように、金属ゲート電極を選択することもできる。金属ゲート電極は、随意的に、約４．０ｅＶから約５．２ｅＶまでの間の仕事関数を提供することができる。
【００１２】
書き込みアクセス・トランジスタの閾値電圧は、閾値以下のオフ電流、保持時間及び書き込み速度のうちの少なくとも１つに基づいて選択することができる。開示される動的ランダム・アクセス・メモリ・セルは、随意的に、容量ストレージ・デバイスに作動可能に結合される読み出しトランジスタを含むことができ、かつ、高Ｋ誘電体を含む読み出しトランジスタ・ゲート・スタックを有し、高Ｋ誘電体は二酸化シリコンの誘電率より大きい誘電率を有する。容量ストレージ・デバイスは、随意的に、ゲート制御ダイオードとすることができる。
【００１３】
書き込みアクセス・トランジスタを作動させるステップであって、書き込みアクセス・トランジスタは、随意的に、容量ストレージ・デバイスに作動可能に結合され、かつ、高Ｋゲート誘電体を含むゲート・スタックを有する、ステップと、書き込みアクセス・トランジスタを介して、データを容量ストレージ・デバイスに書き込むステップとを含む、データを動的ランダム・アクセス・メモリ・セルに格納する方法が開示される。
【００１４】
最後に、容量ストレージ・デバイスを形成するステップと、容量ストレージ・デバイスに作動可能に結合された書き込みアクセス・トランジスタのソース及びドレインを形成するステップと、書き込みアクセス・トランジスタのゲート・スタックを形成するステップとを含み、ゲート・スタックを形成するステップは高Ｋ誘電体を形成するステップをさらに含み、高Ｋ誘電体は二酸化シリコンの誘電率より大きい誘電率を有する、動的ランダム・アクセス・メモリ・セルを製造する方法が開示される。
【発明を実施するための最良の形態】
【００１５】
ここで、次の図面を参照して、本発明の実施形態について説明する。
論理演算の際にゲート漏れを低く保持しながら速度性能を改善するために、金属ゲート電極及び高Ｋ誘電体が、論理回路における高性能トランジスタのゲート・スタックに用いられてきた。しかしながら、高Ｋ誘電体を用いるトランジスタの設計は、主として電力及び速度の考慮事項に基づくものであった。（例えば、２００５年７月１２日に発行された「Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  ＣＭＯＳ  Ｄｅｖｉｃｅ  Ｓｔｒｕｃｔｕｒｅ  ｗｉｔｈ  Ｍｉｄ−ｇａｐ  Ｍｅｔａｌ  Ｇａｔｅ」という名称の特許文献４、及び２００２年１１月５日に発行された「Ｄａｍａｓｃｅｎｅ  ＮｉＳｉ  Ｍｅｔａｌ  Ｇａｔｅ  Ｈｉｇｈ−Ｋ  Ｔｒａｎｓｉｓｔｏｒ」という名称の特許文献５を参照されたい。）本発明の１つ又は複数の実施形態の技術により、随意的な金属ゲート電極を有する高Ｋ誘電体、及び関連した（随意的な）トランジスタの最適化が、動的メモリ・セルの短チャネル効果により引き起こされる面積スケーリング問題に対処できることが認識される。このようなゲートはまた、ゲート漏れ電流及び閾値以下の漏れ電流を減少させるようにも働き、これにより、これらのメモリ・セルの保持時間及び速度が改善される。これは、チャネル・ドーピングを引き上げ、閾値電圧のばらつきを増大させることなく、達成できる。高Ｋ誘電体ゲート・スタックを用いて動的メモリ・セルの保持時間を改善し（ゲート漏れ、接合漏れ及び閾値以下の漏れを減少させる）、性能を改善し、セル・サイズを低減させるための種々の構造体及び方法が、ここに説明される。開示された技術は、チャネル・ドーピング及び／又は閾値電圧を変えるための随意的な方法、並びに随意的な金属ゲート電極と組み合わせて、改善された保持時間、メモリ速度及びセル面積のうちの１つ又は複数をもたらす。開示されたメモリ・セルのトランジスタ・ゲート・スタックは、典型的には二酸化シリコンの数倍の誘電率を有する高Ｋ誘電体に基づいている。本発明の１つの例示的な実施形態においては、金属ゲート電極も用いられる。別の例示的な実施形態においては、メモリ・セル内の全てのトランジスタが、金属ゲート電極、高Ｋ誘電体ゲート・スタックを含む。代替的な実施形態においては、メモリ・セルの性能を低下させる、漏れを有するトランジスタだけが、金属ゲート電極、高Ｋ誘電体ゲート・スタックを含む。
【００１６】
一般的に、トランジスタの漏れは、ゲート漏れ及び接合漏れを含む幾つかの成分の結果生じる。ゲート漏れは、ゲート酸化物（絶縁体）を通るトンネル電流によるものである。接合漏れは、２つの主要な成分、すなわち負のゲート・ソース間電圧Ｖｇｓから結果として生じるゲート・オーバラップ構造のシリコン表面における強電場に起因するバンド間のトンネル電流（ゲート誘起ドレイン漏れ（ＧＩＤＬ）としても知られる）、及び、ドレイン接合部界面付近の高濃度チャネル不純物ドーピングからの強電場に起因するバンド間トンネルで構成される。ゲート漏れ及びＧＩＤＬ電流は、ゲート誘電体厚さが増すにつれて、指数関数的に減少する。
【００１７】
閾値以下の漏れ電流は、閾値電圧の減少と共に指数関数的に増大することにも留意すべきである。１３０ｎｍリソグラフィを超えるスケーリングの際、トランジスタの閾値電圧を制御し、これを、短チャネル効果及び原子ドーパント数の変動に起因する特定の閾値より上に保持することがより困難になるので、このことは重要である。多くの場合、主としてセル１００の保持時間を決定する書き込みアクセス・トランジスタ１０２、１１６、１２２、１４２、１６２、１８２、１９２、１９７の閾値電圧の制御は、非常に重要となる。ドーピング・レベルを増大させることによって閾値電圧を高く保持することができるが、ドーピング・レベルの増大は、より大きいバンド間トンネル接合漏れ、及び、より大きいドーパント数の変動をもたらし、そのことは、閾値以下の電流及び保持時間の制御をより困難にする。 
【００１８】
ゲート・スタックにおいて用いられる高Ｋ誘電体は、物理的により厚いゲート誘電体を可能にし、この物理的により厚いゲート誘電体は、従来のポリシリコン・ゲート電極、二酸化シリコンのゲート・スタックのものと等しいか又はこれより薄い等価電気的厚さ（Ｔｏｘ）を保持しながら、メモリ・セルにおけるゲート漏れを低く保持する。より薄い（すなわち、より小さい）Ｔｏｘは、短チャネル効果を改善する。結果として、物理的に厚いゲートを有した状態でも、より短いチャネル長及びチャネル幅へのスケーリングを達成することができる。リソグラフィに伴って、これらのメモリ・セルのトランジスタ・チャネル長及びチャネル幅を６５ｎｍノードまで、及びそれを超えてスケーリングすることができる。
【００１９】
高Ｋゲート・スタックは、（３Ｔ、２Ｔ１Ｄ及び３Ｔ１Ｄセルの）読み出し経路トランジスタのための適切な閾値電圧設計と協働して、より薄い等価Ｔｏｘ及びより高い駆動電流のために、より高いメモリ・セルの性能を発揮することができる。１つの例示的な実施形態においては、書き込み及び読み出しトランジスタの閾値電圧を適切に割り当てることによって（異なるレベルのシリコン・ドーピング濃度を用いて）、メモリ・セルの駆動電流、スタンバイ電流、漏れ電流、保持時間及び性能をさらに改善することができる。以下の図７−図１１についての付加的な説明が提供される。
【００２０】
本発明の別の例示的な実施形態においては、ゲート・スタックにおいて金属ゲート電極を用いて、同じレベルのシリコン・ドーピング濃度に関するポリシリコン・ゲート電極より高い閾値電圧（例えば、０．２５−０．５Ｖ高い）を提供し、よって、閾値以下の漏れを減少させ、例えば、何桁だけ保持時間を増大させる。ドーピング濃度を増加させることなく、より高い閾値電圧を達成することにより、ドーパント数の変動が減少され、バンド間の接合漏れが減少される。このことは、書き込みアクセス・トランジスタ１０２、１１６、１２２、１４２、１６２、１８２、１９２、１９７に関して、ワード線に負のバイアスをかける必要性を潜在的に排除する。
【００２１】
金属ゲート電極の仕事関数、すなわち、電子をフェルミ準位から真空に上げるのに必要とされるエネルギーの量は、選択された材料によって決まる。金属材料の多くは、シリコンのミッドギャップ・レベルに対応する、４．５−４．６ｅＶあたりの仕事関数を有する。例えば、４．６ｅＶを有するタングステン（Ｗ）などのこうした材料は、１／２ギャップ金属とも呼ばれる。仕事関数が、実質的にシリコン伝導帯から１／４シリコン・エネルギー・ギャップから離れているとき、ゲート・スタックに用いるための、例えば、４．２８ｅＶを有するアルミニウム（Ａｌ）、４．２５ｅＶを有するタンタル（Ｔａ）など、（１／４ギャップ金属と呼ばれる）４．２−４．３ｅＶ付近の仕事関数を有する材料も識別された。（異なる仕事関数を有する金属の詳細な説明については、例えば、非特許文献２を参照されたい。）Ｎ型トランジスタについての従来のｎ＋ポリシリコン（約４．０２ｅＶの仕事関数）ゲート、及び、Ｐ型トランジスタについての従来のｐ＋ポリシリコン（約５．１７ｅＶの仕事関数）ゲートと比較すると、１／４ギャップ及び１／２ギャップ金属ゲート電極は、同じチャネル・ドーピング設計により、それぞれ約０．２５Ｖ及び約０．５Ｖ高い閾値電圧をもたらすことができる。従って、金属ゲート電極は、チャネル・ドーピング濃度の増加に頼ることなく、メモリ・セル１００の書き込みアクセス・トランジスタ１０２、１１６、１２２、１４２、１６２、１８２、１９２、１９７の閾値以下の漏れ電流を減少させ、かつ、より長い保持時間を提供することができる。前に述べたように、ドーピング濃度の増加により、ドーパント数の変動に起因する閾値電圧のばらつきが増加し、かつ、バンド間接合漏れが増加するといった悪影響がある。
【００２２】
図６は、セルを二次元アレイに配置することによって形成された複数のゲート制御メモリ・セル２１０−１１〜２１０−ＮＭを示し、書き込みワード線（ドライバ２２０−１Ａ〜２２０−ＮＡに結合された）及び読み出しワード線（ドライバ２２０−１Ｂ〜２２０−ＮＢに結合された）が、例えば水平方向のような一方向に平行に通り、書き込みビット線２３０−１〜２３０−Ｍ、読み出しビット線２４０−１〜２４０−Ｍ及び接地（ＧＮＤ）線２５０−１〜２５０−Ｍ／２が、例えば垂直方向のような直交方向に通っている。ビット線及びワード線の交点は、メモリ・セルの位置又はデータ・ストレージのビットを画定する。さらに、書き込みビット線ドライバ２５０−１〜２５０−Ｍ及び読み出しビット線感知増幅器２６０−１及び２６０−Ｍが用いられる。一般的に、読み出し操作中に読み出しビット線２４０−１〜２４０−Ｍがプリチャージされるとき、図の「ＢＬＰＣ」は、ビット線のプリチャージを意味し、「ＳＡ」は、読み出し操作中に読み出しビット線（ＢＬｒ）上の信号を検知するために用いられる「感知増幅器」を表すことに留意すべきである。特許請求の範囲を含む本明細書に用いられる「ビット線構造体」及び「ワード線構造体」という用語は、それぞれ、セルの行又は列と関連した１つ又は複数のビット線又はワード線を含むように意図され、例えば、対をなす読み出し及び書き込みワード線がワード線構造体を形成する。
【００２３】
図７−図１１は、本発明の１つ又は複数の例示的な実施形態の１つ又は複数の特徴を組み込む、トランジスタ３０２、３１２、３１４、３２２、３２４、３３２、３３４、３３６、３４２、３４４、３４６、３５２、３５４、３５６、３６２、３６４、３６６、３７２（まとめてトランジスタ３００として知られる）を用いる、１Ｔ１Ｃ  ３０５、３Ｔ  ３３０、３４０、１Ｔ１Ｄ  ３７０、２Ｔ１Ｄ  ３１０、３２０及び３Ｔ１Ｄ  ３５０、３６０のメモリ・セルの例示的な実施形態の回路図を示す。各々の例示的な実施形態１Ｔ１Ｃ  ３０５、３Ｔ  ３３０、３４０、１Ｔ１Ｄ  ３７０、２Ｔ１Ｄ  ３１０、３２０及び３Ｔ１Ｄ  ３５０、３６０は、例えば、キャパシタ３０４などの容量ストレージ・デバイスと、読み出しトランジスタ３１４、３２４、３３６、３４６、３５６、３６６と、書き込みトランジスタ３０２、３１２、３２２、３３２、３４２、３５２、３６２、３７２（まとめて書き込みアクセス・トランジスタＷＡＴとして知られる）に作動可能に結合されたゲート制御ダイオード３７４、３１６、３２６、３５８、３６８（まとめて容量ストレージ・デバイスＣＳＤとして知られる）とを含む。（「作動可能に結合される」は、例えば、データの読み出し又は書き込みのような所定の操作に関する機能を提供するために、コンポーネントが、他の要素、デバイス、又はコンポーネントを通して直接的又は間接的に電気的に相互接続されることを意味するように定められる。）書き込みアクセス・トランジスタＷＡＴを作動させ、書き込みアクセス・トランジスタＷＡＴを介してデータを容量ストレージ・デバイスＣＳＤに書き込むことによって、メモリ・セル１Ｔ１Ｃ  ３０５、３Ｔ  ３３０、３４０、１Ｔ１Ｄ  ３７０、２Ｔ１Ｄ  ３１０、３２０及び３Ｔ１Ｄ  ３５０、３６０内にデータが格納される。
【００２４】
各々のトランジスタ３００は、金属ゲート電極と、高Ｋゲート誘電体ゲート・スタックとを含む。バルク・シリコン及びシリコン・オン・インシュレータ（ＳＯＩ）におけるＮ型トランジスタ（ＮＦＥＴ）の断面が、図１２に示される。各々のトランジスタ３００、４２０、４４０、４６０、４８０は、金属ゲート電極４２２、４４２、４６２、４８２、及び、高Ｋゲート誘電体４２４、４４４、４６４、４８４を含む。図７−図１１の回路図及び図１２に示されるＮ型トランジスタの場合は、高Ｋゲート誘電体ゲート・スタックを有するＰ型トランジスタ（ＰＦＥＴ）を用いる相補的バージョンも用い得ることが理解されるであろう。容量ストレージ・デバイスはまた、随意的に、高Ｋ誘電体を含むこともできる。さらに、容量ストレージ・デバイスは、随意的に、随意的な高Ｋ誘電体ゲート・スタックを有するゲート制御ダイオードとすることができる。
【００２５】
高Ｋゲート誘電体は、シリコン内により高い表面電場を誘起し、単位面積当たり同じ又はより高いゲート容量及び駆動電流（Ｉ＿ＯＮ）を供給しながら、物理的により厚い誘電体を可能にする。駆動電流は、
I_ON= u Cox (W / L) (Vgs - Vt)2 / 2 = u (K / Tph) (W / L) (Vgs - Vt) 2 / 2, (1)
によって与えられ、ここで、ｕは移動度であり、Ｃｏｘは単位面積当たりのゲート容量であり、Ｗ及びＬはゲート幅及びゲート長であり、Ｔｐｈは物理的なゲート誘電体厚さであり、Ｋは誘電率であり、Ｖｇｓはゲート・ソース間の電圧であり、Ｖｔは閾値電圧である。Ｋが増加されると、同じ駆動電流Ｉ＿ＯＮを提供するために、比例してＴｐｈを増加させることができる。二酸化シリコンについての誘電率は、Ｋ＿ＳｉＯ２＝３．９Ｋ０（ここで、Ｋ０は自由空間における誘電率である）である。等価ゲート酸化物厚さは、Ｔｏｘ＝Ｔｐｈ＊（Ｋ＿ＳｉＯ２／Ｋ）として定められる。高Ｋトランジスタについての誘電率Ｋは、典型的には、例えば１０Ｋ０−２０Ｋ０のようなＳｉＯ２のものの数倍である。
【００２６】
１つの例示的な実施形態においては、特定の仕事関数及びフラットバンド電圧を有する所定のタイプの金属ゲート電極について、シリコン基板内のチャネル・ドーピング濃度のレベルを変えることによって、形成されるトランジスタの閾値電圧をさらに調整することができる。改善されたメモリ・セル設計の場合、書き込みアクセス・トランジスタＷＡＴが、より高い閾値電圧を有し、閾値以下の漏れ電流を減少させる（より長い保持時間のために）ことが望ましい。他方、メモリ・セルの最大周波数を決定するその電流の駆動強度（所定のトランジスタ・サイズについての）を増加させるために、読み出しトランジスタ３１４、３２４、３３６、３４６、３５６、３６６が、より低い閾値電圧を有することは有利である。３Ｔ及び３Ｔ１Ｄ型メモリ・セル３３０、３４０、３５０、３６０の場合、スタンバイ電流を制限し、かつ、選択されない又は動作中でないこれらのセルの電力を節約するために、読み出し選択トランジスタ３３４、３４４、３５４、３６４の閾値電圧は、十分に高くすべきである。２Ｔ１Ｄ型セル３１０、３２０及び３Ｔ１Ｄ型セル３５０、３６０の場合、ゲート制御ダイオードの閾値電圧を相対的に低くすることができる。金属ゲート・トランジスタは、異なる閾値電圧の割り当てに対する異なるレベルのドーピング濃度と協働して、メモリ・セルの保持時間、性能及び電力についての設計を強化する。
【００２７】
要約すると、高Ｋ誘電体は、物理的により厚いゲート誘電体を可能にし、等価Ｔｏｘを同じに又はより薄く保持しながらゲート漏れを減少させる。図１３は、例示的な高Ｋトランジスタの３つの例示的な閾値電圧についての、保持時間対等価酸化物厚さの例示的なグラフを示す。高Ｋ誘電体は、保持時間の要件を満たしながら、例えば、等価酸化物厚さをスケーリングするための解決法を提供する。（例として制限なく、高Ｋ誘電体は、二酸化シリコンの誘電率の２倍の誘電率であるか、又は、同じ電気的厚さに対して２倍物理的に厚いと考えられることに留意されたい。）より薄いＴｏｘは、より短いチャネル長（３５ｎｍまで及びそれより下の）を可能にする。より薄いＴｏｘと組み合わせられたより短いチャネル長は、同じゲート・オーバードライブ（Ｖｇｓ−Ｖｔ）についてより高い駆動電流を与える。図１４は、３５ｎｍチャネル長、高Ｋ誘電体及び金属ゲート電極を有する例示的なトランジスタについての、オフ電流対オン電流の例示的なグラフを示す。より高い駆動電流（Ｉ＿ＯＮ）が、読み出し速度及びクロック周波数を改善し、動的メモリ・セルにおける保持時間及び周波数トレードオフを改善する。１つの例示的な実施形態において、低い閾値以下の漏れ、長い保持時間（例えば、書き込みトランジスタなど）及び低いスタンバイ電力を必要とするトランジスタに対して、高い閾値電圧の金属ゲート電極、高Ｋ誘電体トランジスタを用い、かつ、より高いオン電流（例えば、読み出しトランジスタなど）を必要とするトランジスタに対して、低い閾値電圧の金属ゲート電極、ドーピング濃度が減少したＫ誘電体トランジスタを用いることによって、より高性能のメモリ・セルを設計することができる。
【００２８】
高Ｋ誘電体を有する１／４−１／２ギャップ金属ゲート・トランジスタ
高Ｋ誘電体がポリシリコン・ゲート電極と共に用いられるとき、反転チャネルにおける電子移動度は、従来のポリシリコン・ゲート電極、二酸化シリコン・ゲート・スタックと比べると低下される。ポリシリコン・ゲートの代わりに金属ゲートを用いることにより、高Ｋゲート誘電体を用いる電子移動度が、ポリシリコン・ゲート電極、二酸化シリコン・スタックと同じレベルまで回復されることが分かった（例えば、非特許文献３を参照されたい）。さらに、ポリシリコン空乏効果の排除のために、金属ゲート電極は、より薄い有効ゲート誘電体をもたらす。従って、高Ｋ誘電体、金属ゲート電極ゲート・スタックはまた、従来のポリシリコン／二酸化シリコン・ゲート・スタックに優る性能の強化を与えることもできる。図１５は、Ｎ＋ポリシリコン・ゲート電極、二酸化シリコン誘電体ゲート・スタックのバンド図を示す。
【００２９】
図１６は、１／４−１／２バンドギャップを有する金属ゲート電極と、二酸化シリコン誘電体ゲート・スタックとを含むゲート・スタックのバンド図を示す。図１７は、１／４−１／２バンドギャップを有する金属ゲート電極と、ゲート漏れを減少されるために、より大きい物理的ゲート厚さを有するが、短チャネル効果を減少させ、オン電流を改善するために、より大きいゲート容量Ｃｏｘのための（ポリシリコン・ゲート電極、二酸化シリコン・ゲート・スタックと比べて）より小さい等価Ｔｏｘを有する高Ｋ誘電体ゲート・スタックとのバンド図を示す。金属ゲートを含むトランジスタは、典型的には、Ｎ＋ポリシリコン・ゲート電極のものより高い、実質的に１／４から１／２までのバンドギャップであるゲート仕事関数を有する。その結果、実質的に１／４から１／２までのバンドギャップの金属ゲート電極は、ポリシリコン・ゲート電極ゲート・スタックのフラットバンド電圧（Ｖｆｂ＿ｐｓ）と比べて、より小さい、約０．２５Ｖ〜０．５０Ｖまでの大きさ（Ｎ型トランジスタの場合、Ｖｆｂ＿ｍｓ＜０）をもつフラットバンド電圧（Ｖｆｂ＿ｍｓ）を有する。フラットバンド電圧は、
|Vfb_ms| = |Vfb_ps| -delta, (2)
として表すことができ、ここで、デルタ（delta）＝０．２５−０．５Ｖである。閾値電圧（Ｖｔ）は、
Vt= Vfb + 2 ψ b + sqrt(2K_si q Na (Vbs + 2 ψ b)) / Cox, (3)
によって与えられ、ここで、Ｖｆｂはフラットバンド電圧であり、Ψｂはバンド図（図１５−図１７を参照されたい）における固有エネルギーレベル（Ｅｉ）とフェルミ準位（Ｅｆ）との間の差に対応する電位の差であり、Ｋ＿Ｓｉはシリコンの誘電率であり、Ｖｂｓは基板のバイアス電圧であり、Ｃｏｘは等価ゲート酸化物容量である。従って、金属ゲート電極トランジスタの閾値電圧（Ｖｔ＿ｍｓ）は、同じ量のドーピングＮａについてのおおよそのデルタ（０．２５−０．５Ｖ）だけ、ポリシリコン・ゲート電極トランジスタ（Ｖｔ＿ｐｓ）の閾値電圧より高い。従って、増加したドーピングに頼る必要性なしに、より高いＶｔを達成することができる。
【００３０】
実質的にバンドエッジ金属で構成された金属ゲート電極（仕事関数は伝導バンドに近い）を考えることもできる。この場合、閾値電圧への付加はより小さい。金属ゲート電極を形成するための金属タイプの選択は、製造工程及び歩留まりによって決まり、結果として得られるトランジスタの閾値電圧は、メモリ・セルの保持時間（Ｖｔをより高くすべきである）読み出し及び書き込み速度（Ｖｔをより低くすべきである）及び考慮中のメモリ・セル（１ＴＩＣ、３Ｔ、１Ｔ１Ｄ、２Ｔ１Ｄ、３Ｔ１Ｄ）のタイプに直接的な影響を与える。
【００３１】
動的メモリ・セルにおける漏れ機構
図１８は、ストレージ・ノードにおけるセルの電圧降下をもたらし、これにより保持時間が短くなる、種々の電流成分を示す。書き込みアクセス・トランジスタＷＡＴの場合、Ｉｏｆｆ＿ｗｇ６０１は閾値以下の漏れ電流であり、Ｉｇｄ＿ｗｇ６０２はゲート・ドレインの間の漏れ電流であり、Ｉｄｂ＿ｗｇ６０３はドレイン・ボディ間の漏れ電流である。同様のレベルのシリコン・ドーピングの場合の、実質的に１／４から１／２までのバンドギャップ金属ゲート電極によって与えられるより高い閾値電圧（例えば、０．２５−０．５Ｖだけ高い）は、Ｉｏｆｆ＿ｗｇ６０１を、例えば数桁といったように著しく減少させる。例えば、Ｖｔが０．１Ｖ増加するごとに閾値以下の漏れ電流が１０倍減少する閾値以下の勾配については、Ｉｏｆｆ＿ｗｇ６０１は、約３００−１０００００倍だけ減少される。高Ｋ誘電体は、類似した等価Ｔｏｘについての二酸化シリコン誘電体のものより物理的に厚く、書き込みアクセス・トランジスタＷＡＴ（図１−図５、図７−図１１、図１４及び図１８において「ｗｇ」とも示される）においてゲート誘電体を通るトンネル漏れ電流、すなわちＩｇｄ＿ｗｇ６０２を減少させる。
【００３２】
別個の読み出し回路を有する（２Ｔ１Ｄについてはトランジスタ６５６を含み、３Ｔ及び３Ｔ１Ｄについてはトランジスタ６５４、６５６を含む）３Ｔ、２Ｔ１Ｄ、３Ｔ１Ｄ型メモリ・セル３３０、３４０、３５０、３６０の場合、付加的な漏れ電流（示されるような）が存在する。ゲート制御ダイオード（ｇｄ）６５８（メモリ・セル１Ｔ１Ｄ、２Ｔ１Ｄ及び３Ｔ１Ｄのための）、Ｉｇｓ＿ｇｄ６０４は、ゲート・ソース間の漏れ電流であり、Ｉｇ＿ｇｄ６０５はボディ（ＳＯＩのための）又はシリコン基板（バルクのための）へのゲート漏れ電流である。読み出しトランジスタ（ｒｇ）６５６の場合、Ｉｇｓ＿ｒｇ６０６はゲート・ソース間の漏れ電流であり、Ｉｇｄ＿ｒｇ６０７はゲート・ドレイン間の漏れ電流であり、Ｉｇ＿ｒｇ６０８はゲート漏れ電流である。高Ｋ誘電体は、同様の等価Ｔｏｘについて二酸化シリコン誘電体のものより物理的に厚く、このことは、ゲート制御ダイオード６５８、すなわちＩｇｓ＿ｇｄ６０４、Ｉｇ＿ｇｄ６０５、並びに、読み出しトランジスタ６５６、すなわちＩｇｓ＿ｒｇ６０６、Ｉｇｄ＿ｒｇ６０７及びＩｇ＿ｒｇ６０８においてゲート誘電体を通るトンネル漏れ電流を減少させる。
【００３３】
Ｉｏｎ＿ｒｇ６０９は、読み出し操作のために読み出しトランジスタ（ｒｇ）６５６を通る有効オン電流であり、読み出し選択トランジスタ（ｒｓ）６５４がＯＮのとき、読み出しビット線ＢＬｒを放電する。Ｉｏｆｆ＿ｒｇ（図示せず）は、読み出しトランジスタ６５６を通る閾値以下の漏れ電流であり、特定の行アドレスにおけるセルが動作中でなく、読み出しビット線（ＢＬｒ）が依然として動作中（高いレベルで）であるとき、メモリ・セル３Ｔ（３３０、３４０）、２Ｔ１Ｄ（３１０、３２０）、３Ｔ１Ｄ（３５０、３６０）のスタンバイ電力になる。読み出し速度を増大させるために、読み出しトランジスタ６５６に低いＶｔを割り当てることができるので、読み出し選択トランジスタ６５４に高いＶｔを割り当てることによって、Ｉｏｆｆ＿ｒｇ電流を制限することができる。
【００３４】
保持時間
書き込みアクセス・トランジスタ６５２を介してセル６００に書き込み、書き込みアクセス・トランジスタ６５２がオフにされた後、電荷が漏れ始め、セル内に格納された電圧（Ｖｃ）が減少する。保持時間要件を満たすために、書き込みアクセス・トランジスタ６５２を通る閾値以下のオフ電流（Ｉｏｆｆ＿ｗｇ６０１）は、特定の閾値より下でなければならない。閾値以下の漏れ電流は、一般的に、Ｖｔが０．１Ｖ増加するごとに約１０倍だけ減少するので、書き込みアクセス・トランジスタ６５２は、十分に高い閾値電圧（Ｖｔ）及び／又は負のゲート・バイアスを有すると考えられる。また、ゲート誘電体厚さは、書き込みアクセス・トランジスタ６５２を通るゲート漏れ電流Ｉｇｄ＿ｗｇ６０２及び接合漏れ電流Ｉｄｂ＿ｗｇ６０３を特定のレベルより下に保持できるように、特定の厚さより上にしなければならない。２ＴＩＤ、３ＴＩＤ型メモリ・セル３１０、３２０、３５０、３６０（図１０及び図１１）の場合、読み出しデバイス６５６及びゲート制御ダイオード６５８のゲート誘電体厚さは、ゲート・トンネル電流Ｉｇｓ＿ｒｇ６０６、Ｉｇｄ＿ｒｇ６０７、Ｉｇ＿ｒｇ６０８、Ｉｇｓ＿ｇｄ６０４及びＩｇ＿ｇｄ６０５を低く保持するのに十分な程厚くなければならない。同様に、３Ｔ型メモリ・セル３３０、３４０（図８）の場合、ゲート制御ダイオード及び電流Ｉｇｓ＿ｇｄ及びＩｇ＿ｇｄは存在しないが、読み出しデバイス６５６のゲート誘電体厚さは、ゲート・トンネル電流Ｉｇｓ＿ｒｇ６０６、Ｉｇｄ＿ｒｇ６０７及びＩｇ＿ｒｇ６０８を低く保持するのに十分な程厚くなければならない。漏れ電流（Ｉ＿ｌｅａｋ）の合計は、
I_leak= Ioff_wg + Igd_wg + Idb_wg + Ig_rg+ Igs_rg + Igd_rg + Ig_gd + Igs_gd(4)
によって与えられ、ここで、
dQ_leak= I_leak dt = - C_cell dVc (5)
及び
dt= - C_cell dVc / I_leak. (6)
である。
【００３５】
ＶｃｍｉｎからＶｃｍａｘまでの積分（ＶｃｍａｘからＶｃｍｉｎに減少する）は、保持時間を与え、
【数１】
0005496651.tif 000002
ここで、Ｃ＿ｃｅｌｌはセルのストレージ容量であり、Ｖｃはセル電圧であり、Ｖｃ＿ｍａｘは最初の格納されたセル電圧であり、Ｖｃ＿ｍｉｎは、所定の周波数（セルを読み出すために、ビット線を放電するために割り当てられた最大時間を決定する）においてセルを作動させるための最小のセル電圧であり、Ｑ＿ｌｅａｋはＣ＿ｃｅｌｌから漏れた電荷である。
【００３６】
図１９は、３Ｔ及び３Ｔ１Ｄ型メモリ・セルについての、保持時間対Ｖｃｍｉｎの特性、並びに、周波数対Ｖｃｍｉｎの特性の例示的なグラフを示す。所定のセル・ストレージ容量（Ｃ＿ｃｅｌｌ）、漏れ電流（漏れ電流Ｉ＿ｌｅａｋ全体をもたらす）、並びに、最初のセル電圧（Ｖｃ＿ｍａｘ）について、式（５）−（７）を用いることによって、保持時間対Ｖｃｍｉｎの特性を得ることができる。図１９においては、３つの例示的な保持時間対Ｖｃｍｉｎのグラフが、２５Ｃ、１Ｖビット線電圧（ＶＢＬＨ）における、書き込みアクセス・トランジスタＷＡＴの３つの例示的な閾値電圧に基づいて示される。図１９に示されるように、より高い閾値電圧は、書き込みアクセス・トランジスタＷＡＴを通る、より低い閾値以下の漏れ電流をもたらし、よって、より長い保持時間（所定のＶｃｍｉｎ値）をもたらす。図１９にも示されるように、所定のメモリ・セル及び最初の格納されたセル電圧の場合、電荷がその電圧レベルまで漏れることを可能にするより多くの時間が存在するので、より低いＶｃｍｉｎはより長い保持時間をもたらす。セル電圧Ｖｃ（３Ｔ型メモリ・セルの場合）又はそのブースト電圧（２Ｔ１Ｄ、３Ｔ１Ｄ型メモリ・セルの場合）が、読み出しトランジスタ（ｒｇ）のゲートに印加されるので、より高いＶｃｍｉｎ値は、より高い読み出し周波数も提供し、より高いＶｃｍｉｎは、より高いゲート・オーバードライブ（Ｖｇｓ−Ｖｔ）を与え、その後、読み出しトランジスタ（ｒｇ）及びメモリ・セルの読み出し経路を通してより高い電流を与える。
【００３７】
図２０は、Ｉｏｆｆ＿ｗｇ６０１、Ｉｇ＿ｒｇ６０８及びＩｇ＿ｇｄ６０５の種々の漏れ電流の一部対セルに格納された電圧Ｖｃを示す。実質的に全ての漏れ電流の合計は、Ｉｌｅａｋ（式（４）によって示されるような）である。例示的な作動条件は８５度Ｃであり、書き込みトランジスタ６５２は、ワード線バイアスがゼロである０．３９Ｖの閾値電圧を有する。当業者により理解されるように、感知増幅器により、セル電圧が特定の設計に依存する特定の読み出し周波数に対応する０．５ＶのＶｃｍｉｎに低下することが可能になるとき、右側のグラフ７４０は、異なる最初の格納された電圧Ｖｃ（Ｖｃｍａｘと同じ）の保持時間を与える。例えば、１．０Ｖレベルをセルに格納し、セル電圧の閾値が０．５Ｖになることを可能にするとき、保持時間は、８５度Ｃにおいて約６２μｓである。
【００３８】
図２１は、書き込みアクセス・トランジスタ６５２において、ポリシリコン・ゲート電極、並びに２２Åの二酸化シリコン誘電体厚さ、０．３ＶのＶｔ及び−０．４Ｖの負のゲート電圧バイアスとを用いる、８５度Ｃにおける３Ｔ１Ｄ型メモリ・セル３５０、３６０の例示的な漏れ電流対セル電圧の特性、並びに、例示的な保持時間対セル電圧の特性を示す。右側のグラフ８４０は、１００ｍＶのセル電圧降下のみを可能にする特定の周波数で作動する感知増幅器について、異なる最初のセル格納電圧（Ｖｃｍａｘ）のための保持時間を与える。例えば、０．６Ｖのレベルをセルに格納するとき、０．５Ｖまで可能にされたＶｃ降下について測定された保持時間は、約４００μｓである。
【００３９】
図２２は、書き込みアクセス・トランジスタ６５２において、ポリシリコン・ゲート電極、並びに１３．５Åの二酸化シリコン誘電体厚さ、０．３ＶのＶｔを用い、負のゲート電圧バイアスがない（０Ｖ）、８５度Ｃにおける３Ｔ１Ｄ型メモリ・セル３５０、３６０の例示的な漏れ電流対セル電圧の特性、並びに、例示的な保持時間対セル電圧の特性を示す。感知増幅器が特定の周波数で作動し、１００ｍＶのセル電圧降下だけが可能になるとき、右側のグラフ８８０は、異なる最初のセル格納電圧（Ｖｃｍａｘ）の保持時間を与える。例えば、０．６Ｖのレベルをセルに格納するとき、０．５Ｖまで可能にされたＶｃ降下について測定された保持時間は、約０．１μｓにすぎない（図２１の４００μｓより３桁小さい）。このことは、保持時間に対して、ゲート誘電体厚さ及び閾値以下の漏れ電流の影響が著しいことを示す。０．６ＶのＶｃでゲート誘電体厚さが２２Å（図２１）から１３．５Å（図２２）まで減少されたとき、読み出しトランジスタ６５６のＩｇ＿ｒｇのゲート漏れ電流６０８は、２．５×１０−１４Ａから１×１０−１０Ａまで増大され（３桁増）、ゲート制御ダイオード（ｇｄ）６５８のＩｇ＿ｇｄゲート漏れ電流６０５は、２．５×１０−１３Ａから１×１０−９Ａまで増大された（３桁増）。書き込みアクセス・トランジスタ６５２における負のゲート・バイアスなしに（−０．４Ｖの代わりに０ＶのＶｇｓ）、閾値以下の漏れ電流が２×１０−１３Ａから８×１０−１０Ａまで増大された（３桁増）。
【００４０】
図２１及び図２２に示される２つの動作条件から、特定の保持時間要件を満たすために、種々のゲート漏れ、接合漏れ及び閾値以下の漏れは、十分に低くなければならず、ゲート誘電体厚さは特定の値より上でなければならず、書き込みアクセス・トランジスタ６５２の閾値電圧は特定の値より上でなければならず、閾値電圧が十分に大きくない場合には、書き込みアクセス・トランジスタ６５２のゲート上に十分な負のゲート・バイアスが存在しなければならないことが示される。
【００４１】
ゲート漏れ
例証として、一般的な技術における単位ゲート面積当たりのゲート・チャネル間の漏れ電流は、以下の経験に適合することが分かる。
【数２】
0005496651.tif 000003
ここで、Ｔｏｘｇｌはゲート漏れの計算についてのゲート誘電体厚さであり、Ｖｇｓはゲート・ソース間の電圧である。ゲート・チャネル間の漏れ電流は、ゲート誘電体厚さに敏感であり、厚さが減少するにつれてゲート・チャネル間の漏れ電流が指数関数的に増加する。Ｔｏｘｇｌが特定の値（例えば、１８Å）より下である場合には、誘電体を通るチャネルへのゲート・トンネル漏れ電流は、ストレージ・ノード（Ｖｃ）が非常に短期間接続されるゲートを通してメモリ・セルに格納された電荷（ノードＶｃ）が漏れるレベルまで増加する。
【００４２】
１３０ｎｍ未満のリソグラフィ寸法を用いる技術の場合、ポリシリコン・ゲート及び二酸化シリコン誘電体材料のゲート・スタックに基づいた従来のトランジスタにおける短チャネル効果のために、ゲート誘電体厚さを２０Åより厚く保持し、そのゲート寸法を縮小する（例えば、１２０ｎｍ未満のチャネル長）ことは不可能である。このことにより、リソグラフィが縮小するにつれて論理デバイスに対してますます大きいセル・サイズがもたらされる。
【００４３】
高Ｋ誘電体及びゲート厚さ
金属ゲート電極、高Ｋ誘電体メモリ・セルにおいては、Ｋ０が自由空間の誘電率であるものとして、誘電率がＫ＊Ｋ０であるように指定することができる。典型的には、高Ｋ誘電体についてはＫ＝１５−２０であり、一方、二酸化シリコンについては、Ｋ＿ＳｉＯ２＝３．９である。二酸化シリコン・ゲートのものと比較した同じゲート寸法の場合、誘起された表面電場及び反転電荷密度（Ｖｇｓ＞Ｖｔのとき）は、約Ｋ／Ｋ＿ＳｉＯ２倍に増加される。高Ｋゲート誘電体についての増加する厚さを用いてさえも、有効ゲート誘電体厚さ（Ｔｏｘ＿ｈｉＫ）が減少し、容量（Ｃｏｘ＿ｈｉＫ）が増加することが可能であり、誘起された表面電場がより高くなり、単位チャネル幅当たりのオン電流がより高くなり、短チャネル効果がより少なくなる。高Ｋと二酸化シリコンとの間のゲート誘電体容量の比は、
Cox_hiK / Cox_SiO2 = (K / K_SiO2) (T_SiO2 / T_hiK). (9)
により与えられる。
【００４４】
例えば、物理的厚さＴｐｈ＿ＳｉＯ２が１０Åである場合には、チャネル反転層は４Åの等価酸化物厚さになり、ポリシコン・ゲート空乏は４Åの等価酸化物厚さになり、Ｔ＿ＳｉＯ２は１８Åと等しくなる。二酸化シリコンと比べて高Ｋを用いて（Ｋ＝１５と仮定して）５０％高いＣｏｘを得るために、
Cox_hiK / Cox_SiO2 = 1.5 = (15 / 3.9) (18 / T_hiK)、ここで、T_hiK ~ 46 Å (10)
である。
【００４５】
金属ゲート電極上に極僅かな空乏深さが存在し、チャネル反転層が４＊（１５／３．９）＝１５Åの等価高Ｋ厚さとなるので、高Ｋ（Ｋ＝１５）についての物理的厚さＴｐｈ＿ｈｉＫは、約３１Åである。ポリシリコン及び二酸化シリコンのゲート・スタックについての１０Åと比較した、この物理的厚さのこの大きい量は、短チャネル効果を減少させ、同じ又はより高いゲート電場及びより高いオン電流を保持しながら、実質的にゲート漏れ電流を減少させる。有効なＴｏｘ＿ｈｉＫは、Ｔ＿ＳｉＯ２／１．５と等しく、ここで、Ｔ＿ＳｉＯ２＝１８Åであり、Ｔｏｘ＿ｈｉＫ＝１２Åである。
【００４６】
物理的厚さが非常に厚いために、高Ｋ誘電体は、全体として、より低いトンネル障壁を有するが、普通の薄い二酸化シリコン・ゲートのものよりさらにずっと大きく、よって、ゲート・トンネル電流がより低いゲート漏れ（Ｔｏｘｇｌ）に関して等価厚さを有する。例えば、１８Åの等価酸化物厚さを有する二酸化シリコン及びポリシリコンのゲート・スタックについての１０ÅのＴｏｘｇｌ＿ＳｉＯ２と比較して、１２−１４Åの等価酸化物厚さを有する高Ｋ誘電体及び金属ゲート・スタックについてのＴｏｘｇｌ＿ｈｉＫは、１８−２０Åとすることができる。
【００４７】
さらにずっと大きい物理的ゲート誘電体厚さを有するより高い誘電率のため、高Ｋゲート・スタックは、より大きい表面電場を誘起することができる。このことは、より高いゲート誘電体厚さを用いることにより、オン電流をより高く保持しながらゲート漏れ電流を減少させることが可能になり、さらなる縮小技術のためにチャネル寸法をスケーリングすることが可能になる。
【００４８】
ポリシリコン及び二酸化シリコン・ゲート・スタックを用いる厚い酸化物トランジスタ（例えば、２２ÅのＴｏｘｇｌ）と比較すると、高Ｋ誘電体ゲートは、ゲート容量がずっと高く、シリコンにおける誘起された表面電場がより高く、オン電流がより大きく、ほぼ同じゲート漏れに関してずっと短いチャネル長（すなわち、より小さいセル・サイズ）が可能になる。ポリシリコン及び二酸化シリコン・ゲート・スタックを用いる従来のより薄い酸化物トランジスタ（例えば、１０ÅのＴｏｘｇｌ）と比較すると、高Ｋゲートは、ゲート容量が類似しているか又はより高く（上述の例より５０％多い）、誘起された表面電場が類似しているか又はより高く、オン電流が類似しているか又はより高く、ゲート漏れ電流が実質的により少ない。例示的な高Ｋ誘電体と金属ゲート電極メモリ・セル、及び、従来のポリシリコン・ゲート電極と二酸化シリコン誘電体ゲート・メモリ・セル間の特定の設計パラメータの例示的な比較が、表１に要約される。
【表１】
0005496651.tif 000004
【００４９】
閾値以下のオフ電流漏れ
例証として、一般的な技術におけるトランジスタの単位幅当たりのソース・ドレイン間の閾値以下のオフ電流は、
【数３】
0005496651.tif 000005
と書くことができ、ここで、Ｌはチャネル長であり、ＴはＫにおける温度であり、Ｖｇｓはゲート・ソース間の電圧であり、Ｖｄｓはドレイン・ソース間の電圧であり、Ｖｔは閾値電圧である。閾値以下のオフ電流は、閾値電圧及びＶｇｓに敏感である。閾値以下のオフ電流は、閾値電圧が減少するにつれて指数関数的に増加し、上記の例において室温において１００ｍＶ当たり約１０の割合で、Ｖｇｓが減少するにつれて指数関数的に減少する。高Ｋ誘電体における金属ゲート電極のクオータ・ギャップからミッドギャップの仕事関数として、金属ゲート電極、シリコン・ゲート・スタックは、より高い閾値電圧（Ｖｔ：典型的には、ポリシリコン・ゲート電極及び二酸化シリコン・ゲート・スタックより約０．２５−０．５Ｖ高い）を提供し、次に、書き込みアクセス・トランジスタ６５２を介する閾値以下のオフ電流が、同じ動作書き込みアクセス・トランジスタ６５２の電圧及び格納されたセル電圧に関して２．５−５桁減少される。ポリシリコン・ゲート電極、二酸化シリコン誘電体、シリコンゲート・スタックにおける閾値電圧を増大させるため、ポリシコン・ゲート電極が金属ゲート電極と同じ大きさの仕事関数を有さないことから、高濃度のドーピングが必要とされる。しかしながら、（バンド間の）接合漏れ、及びドーパントのばらつきにおける高濃度ドーピングの副次的作用のため、ドーピング濃度だけを増加することによって、金属ゲート電極ゲート・スタックの閾値レベルを達成することは不可能である。
【００５０】
適切な仕事関数及び閾値電圧を提供して、相補型論理のためにＮＦＥＴ及びＰＦＥＴの両方を実装するために、異なる金属を用いなければならない場合も、製造コストに関して望ましくない。ＮＦＥＴトランジスタのみからなる、例示的なメモリ・セルの実施形態である１Ｔ１Ｃ  ３０５、３Ｔ  ３３０、３４０、１Ｔ１Ｄ  ３７０、２Ｔ１Ｄ  ３１０、３２０及び３Ｔ１Ｄ  ３５０、３６０の場合、単一のタイプの金属ゲート電極だけで十分である。ＰＦＥＴトランジスタだけを有するメモリ・セルを用いることができ、単一のタイプの金属ゲート電極を用いることもできることが理解されるであろう。ポリシリコン・ゲート電極及び二酸化シリコン・ゲート・スタックに基づいたメモリ・セル１００と比較して、書き込みアクセス・トランジスタ６５２についての、Ｖｔが約０．２−０．２５Ｖ増加する金属ゲート電極のタイプは、オフ電流を約２桁減少させる。Ｖｔの選択は、閾値以下のオフ電流、保持時間、書き込み速度、さらにセルに有効に書き込むために必要とされるワード線ブースト電圧のレベル間のトレードオフである。Ｖｔが高すぎると、高レベルのワード線ブースト電圧が必要になり、そのことが、ゲート誘電体の降伏電圧と関連した問題をもたらすことがある。０．２５ＶのＶｔは、上記の要因に関する良いトレードオフである。
【００５１】
３Ｔ及び３Ｔ１Ｄ型メモリ・セル３３０、３４０、３５０、３６０についての読み出し選択トランジスタ（ｒｓ）３３４、３４４、３５４、３６４において用いられる金属ゲート電極によって与えられるより高いＶｔは、メモリ・アレイのスタンバイ電力を減少するのにも有益でもある。読み出し選択トランジスタ３３４、３４４、３５４、３６４は、動作中でないか、又は読み出し操作のために選択されていないセルについてオフであり、一方、読み出しビット線は、高い（プリチャージ）電圧とすることができる。読み出し選択トランジスタ３３４、３４４、３５４、３６４のより高いＶｔは、読み出し経路を通るオフ電流をさらに制限し、よって、ポリシコン・ゲート電極、二酸化シリコン・ゲート・スタックに基づいたメモリ・セルと比較すると、スタンバイ電力を実質的に減少させる。
【００５２】
３Ｔ  ３３０、３４０、２Ｔ１Ｄ  ３１０、３２０及び３Ｔ１Ｄ  ３５０、３６０のメモリ・セルの読み出しトランジスタ（ｒｇ）３３６、３４６、３５６、３６６は、高い読み出し電流を送って、短期間でビット線を放電するために、相対的に低いＶｔを必要とする。僅かに減少したチャネル・ドーピングと組み合わせられた１／４ギャップの金属ゲート電極は、ポリシリコン・ゲート・デバイスと類似した閾値電圧を供給し、依然として良好な短チャネル制御を維持することができる。対照的に、１／２ギャップの金属ゲート電極トランジスタには、あまりに多すぎるチャネル・ドーピングの減少が必要であり、このことは、短チャネル制御に悪影響を及ぼし、最小チャネル長を制限することになる。全体として、１／４ギャップの金属ゲート電極、高Ｋ誘電体ゲート・スタックの組み合わせは、大きい保持時間、迅速な読み出し速度及び小さいセル面積の１つ又は複数をもたらすことができる。読み出しトランジスタがより低いＶｔ及びより速い読み出し速度を達成するために、代替的に、より低い仕事関数を有する金属ゲート電極、或いは、書き込みトランジスタのものとは異なるゲート電極を有する、高Ｋ誘電体を含むゲート・スタックを用い得ることも理解されるであろう。
【００５３】
本発明の１つ又は複数の態様によるメモリ・セルを、集積回路として実現できるメモリ回路内に形成することができ、よって、ここに述べられる本発明の１つ又は複数の態様若しくは実施形態の技術の少なくとも一部を、集積回路内に実装することができる。
【００５４】
図２３は、高Ｋ誘電体を含むゲート・スタックを組み込む、例示的な動的ランダム・アクセス・メモリ・セル（例えば、ここに述べられるような）を製造する方法についてのフローチャートである。ステップ９１０において容量ストレージ・デバイスが形成され、ステップ９２０において書き込みアクセス・トランジスタのドレイン及びソースが形成され、ステップ９３０においてゲート・スタックが形成される。ここで教示が与えられた場合、これらのステップを任意の適切な順序で、かつ、任意の所望の重なり程度で実行できることが理解される。例示的な動的ランダム・アクセス・メモリ・セルを製造する方法は、随意的に、高Ｋ誘電体を含む容量ストレージ・デバイスを形成するステップを含むことができる。高Ｋ誘電体を含む容量ストレージ・デバイスの形成は、二酸化シリコンのものより高い誘電率を有する高Ｋ誘電体を形成するステップをさらに含む。容量ストレージ・デバイスが高Ｋ誘電体ゲート・スタックを有するゲート制御ダイオードである場合には、この製造方法は、ゲート制御ダイオードのソースを形成し、ゲート制御ダイオードのゲート・スタックを形成するステップを含み、ゲート・スタックの形成は、二酸化シリコンのものより高い誘電率を有する高Ｋ誘電体を形成するステップをさらに含む。ゲート・スタックは、随意的に、金属電極を含むことができ、高Ｋ誘電体を有するゲート・スタックの形成は、高Ｋ誘電体との界面を有する金属電極を形成するステップをさらに含む。
【００５５】
上述のようなメモリ・セルを含む回路は、集積回路チップのための設計の一部とすることができる。チップの設計は、例えば、図形処理コンピュータ・プログラミング言語で作成し、コンピュータ記憶媒体（例えば、ディスク、テープ、物理的ハードドライブ、光学ディスク記憶装置（例えば、ＣＤＲＯＭ、ＤＶＤ）、又はストレージ・アクセス・ネットワークにおけるような仮想ハードドライブなど）に格納することができる。設計者がチップ又はチップを製造するのに用いられるフォトリソグラフィのマスクを製造しない場合には、該設計者は、結果の設計を、物理的手段によって（例えば、設計を格納する記憶媒体のコピーを提供することによって）又は電子的に（例えば、インターネットを通して）、このようなエンティティに直接的又は間接的に伝送することができる。次に、格納された設計は、例えばＧｒａｐｈｉｃ  Ｄｅｓｉｇｎ  ＳｙｓｔｅｍＩＩ（ＧＤＳＩＩ）のような、フォトリソグラフィのマスクの製造のために適切な形態に変換することができ、それが典型的には、ウェハ上に形成されるべき当該チップの設計の多数のコピーを含む。フォトリソグラフィのマスクは、エッチングされるか又は別に処理されるべきウェハ（及び／又はその上の層）の範囲を画定するために用いられる。
【００５６】
結果として得られる集積回路チップは、裸のダイのような未加工ウェハの形態（すなわち、多数のパッケージされていないチップを有する単一のウェハとして）で、又はパッケージされた形態で、製造者が配布することができる。後者の場合には、チップは、単一のチップ・パッケージ（マザーボード又は他のより高いレベルのキャリアに付けられたリード線を有するプラスチック・キャリアのような）、或いはマルチチップ・パッケージ（表面相互接続部又は埋め込み相互接続部のいずれか一方又は両方を有するセラミック・キャリアのような）に取り付けることができる。いずれにしても、チップは、次に、他のチップ、別個の回路素子、及び／又は、他の信号処理デバイスと共に集積化されて、マザーボードのような（ａ）中間製品、或いは（ｂ）最終製品のいずれかの部分となる。最終製品は、おもちゃ及び他の低価格の用途から、ディスプレイ、キーボード又は他の入力装置、及び中央処理装置を有する高度なコンピュータ製品に至るまでの、集積回路チップを含んだ任意の製品とすることができる。
【００５７】
本発明のメモリ・セル及び技術は、コンピュータ・システムにおける独立型メモリ・サブシステムに用いることができ、本発明のメモリ・セル及び技術は、単一のコア又は多数のコアを有する（高速）プロセッサに埋め込まれた異なるレベルの（高速）キャッシュに用いることができる。プロセッサは、汎用マイクロプロセッサ、汎用中央処理装置、ネットワーク・プロセッサ、図形処理プロセッサ等とすることができる。本発明のメモリ・セル及び技術はまた、低電力メモリ・サブシステムに用いることもでき、及び／又は、手持ち式コンピュータ装置及び携帯電話のような移動体装置に用いられる低電力プロセッサにキャッシュ・メモリを埋め込むこともできる。
【００５８】
本発明の１つ又は複数の例示的な実施形態は、例えば、汎用マイクロプロセッサ・チップ、汎用中央処理装置チップ、図形処理プロセッサ・チップ及びネットワーク・プロセッサチップのような高速プロセッサ・チップに埋め込まれた高速キャッシュに適合させる、高速、低電力、及び小さいフットプリントの１つ又は複数を呈示することができる。
【００５９】
図２４は、本発明の技術を用いる動的ランダム・アクセス・メモリ・セル及びメモリを用い得るコンピュータ・システム１０００のブロック図である。図２４に示されるように、メモリ１０３０は、方法、ステップ及び機能（まとめて、図２４のプロセス１０８０及びスレッドとして知られる再分割として示される）を実装するようにプロセッサ１０２０を構成する。メモリ１０３０は、分散型のもの又はローカルなものとすることができ、プロセッサ１０２０は分散型のもの又は個々のものとすることができる。電気メモリ、磁気メモリ、又は光メモリ、或いは、これらの又は他のタイプのストレージ・デバイスの任意の組み合わせとして、メモリ１０３０を実装することができる。プロセッサ１０２０を構成する分散型プロセッサの各々は、一般に、それぞれのアドレス指定可能なメモリ空間を含むことに留意すべきである。コンピュータ・システム１０００の一部又は全てを特定用途向け回路又は汎用集積回路に組み込むことができることにも留意すべきである。従って、本発明は、メモリと、入出力装置（ディスプレイ１０４０は、これらに限られるものではないが、マウス、キーボード等を含む様々なこうした装置を表す）と、メモリ及び入出力装置に結合され、かつ、情報を処理するために作動可能な少なくとも１つのプロセッサとを有するコンピュータ装置を考える。情報の少なくとも一部をメモリに格納することができる。メモリは、本発明の１つ又は複数の実施形態による動的メモリ・アレイとすることができる。本発明による動的メモリ・アレイは、システム１０００内のメモリのうちの１つとすることができる。さらに、本発明による動的メモリ・アレイは、典型的には、システムの種々のレベルのメモリ階層におけるキャッシュ・メモリとして機能する、システム１０００の１つ又は複数のプロセッサ１０２０内に埋め込むことができる。ＲＯＭは、「起動させる」ためなどの永続的な情報を格納することができ、一方、アプリケーション・プログラムを実行するためにランダム・アクセス・メモリ（ＲＡＭ）を提供することができ、ディスク又は他のメモリを用いることもできる。
【００６０】
図２５は、データを、動的ランダム・アクセス・メモリ・セルに格納するための例示的な方法１１００を示す。ステップ１１０２において開始した後、方法は、ステップ１１０４におけるように、書き込みアクセス・トランジスタを作動させるステップであって、書き込みアクセス・トランジスタは、容量ストレージ・デバイスに作動可能に結合され、かつ、高Ｋゲート誘電体を含むゲート・スタックを有するステップと、ステップ１１０６におけるように、書き込みアクセス・トランジスタを介してデータを容量ストレージ・デバイスに書き込むステップとを含む。ステップ１１０８において方法は続く。データの読み出し及び他の操作を、類似した方法で実行することができ、そのことは、本明細書の教示から当業者には明らかであろう。
【００６１】
上述の本発明の例示的な実施形態は、多数の異なる方法で実施され得ることが認識されるであろうし、そのことを理解すべきである。本明細書に与えられる本発明の教示が与えられた場合、当業者であれば、本発明の他の実施を考えることができるであろう。
【図面の簡単な説明】
【００６２】
【図１】従来の１Ｔ１Ｃ型動的メモリ・セルのトランジスタ回路図を示す。
【図２】従来の３Ｔ型動的メモリ・セルのトランジスタ回路図を示す。
【図３】従来の１Ｔ１Ｄ型動的メモリ・セルのトランジスタ回路図を示す。
【図４】従来の２Ｔ１Ｄ型動的メモリ・セルのトランジスタ回路図を示す。
【図５】従来の３Ｔ１Ｄ型動的メモリ・セルのトランジスタ回路図を示す。
【図６】本発明の例示的な実施形態による、動的メモリ・セルを用いるメモリ・アレイのブロック図である。
【図７】金属デート電極及び高Ｋ誘電体ゲート・スタックを有するトランジスタを用いる、１Ｔ１Ｃ型メモリ・セルのトランジスタ回路図を示す。
【図８】金属デート電極及び高Ｋ誘電体ゲート・スタックを有するトランジスタを用いる、３Ｔ型メモリ・セルのトランジスタ回路図を示す。
【図９】金属デート電極及び高Ｋ誘電体ゲート・スタックを有するトランジスタを用いる、１Ｔ１Ｄ型メモリ・セルのトランジスタ回路図を示す。
【図１０】金属デート電極及び高Ｋ誘電体ゲート・スタックを有するトランジスタを用いる、２Ｔ１Ｄ型メモリ・セルのトランジスタ回路図を示す。
【図１１】金属デート電極及び高Ｋ誘電体ゲート・スタックを有するトランジスタを用いる、３Ｔ１Ｄ型メモリ・セルのトランジスタ回路図を示す。
【図１２】バルク・シリコン及びシリコン・オン・インシュレータ（ＳＯＩ）基板内のＮ型トランジスタ（ＮＦＥＴ）の断面図を示す。
【図１３】例示的な高Ｋトランジスタの３つの例示的な閾値電圧についての、保持時間対等価酸化物厚さの例示的なグラフを示す。
【図１４】３５ｎｍのチャネル長、高Ｋ誘電体及び金属ゲート電極を有する例示的なトランジスタについてのオフ電流対オン電流の例示的なグラフを示す。
【図１５】Ｎ＋ポリシリコン・ゲート電極、二酸化シリコン誘電体ゲート・スタックのバンド図を示す。
【図１６】１／４−１／２バンドギャップを有する金属ゲート電極と、二酸化シリコン誘電体ゲート・スタックとを含むゲート・スタックのバンド図を示す。
【図１７】１／４−１／２バンドギャップを有する金属ゲート電極、高Ｋ誘電体、シリコンゲート・スタックのバンド図を示す。
【図１８】ストレージ・ノードにおいてセルの電圧降下をもたらす種々の電流成分を示す。
【図１９】３Ｔ及び３Ｔ１Ｄ型メモリ・セルについての、保持時間対Ｖｃｍｉｎ特性、並びに、周波数対Ｖｃｍｉｎ特性の例示的なグラフを示す。
【図２０】種々の漏れ電流Ｉｏｆｆ＿ｗｇ、Ｉｇ＿ｒｇ及びＩｇ＿ｇｄ対セル格納電圧Ｖｃを示す。
【図２１】異なるゲート酸化物厚さを有する２つの３Ｔ１Ｄ型メモリ・セルの、例示的な漏れ電流対セル電圧特性、並びに、例示的な保持時間対セル電圧特性を示すチャートである。
【図２２】異なるゲート酸化物厚さを有する２つの３Ｔ１Ｄ型メモリ・セルの、例示的な漏れ電流対セル電圧特性、並びに、例示的な保持時間対セル電圧特性を示すチャートである。
【図２３】高Ｋ誘電体を含むゲート・スタックを組み込む、例示的な動的ランダム・アクセス・メモリ・セルを製造する方法についてのフローチャートを示す。
【図２４】本発明の技術を用いる動的ランダム・アクセス・メモリ・セルを用い得るコンピュータ・システム１０００のブロック図である。
【図２５】本発明の１つの態様による、データを格納する例示的な方法についてのフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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