(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に位置する絶縁層と、
前記絶縁層上の一部領域に形成されたストレージ領域と、
前記ストレージ領域上に位置し、前記ストレージ領域とバレンスバンドエネルギー差を有するチャネル領域と、
前記チャネル領域上に順次に形成されたゲート絶縁膜及びゲート電極と、
前記チャネル領域に接続され、前記ゲート電極の両側領域に位置するソース及びドレイン領域と、を含み、
前記ソース及びドレイン領域に提供されるソース及びドレイン電圧レベルを各々制御し、ストレージ領域にチャージングされる電荷量を制御してマルチレベル駆動し、
前記ゲート電極及び前記半導体基板には、各々ゲート電圧及びバイアス電圧が印加され、前記ゲート電圧及びバイアス電圧の極性は反対であることを特徴とするキャパシタレスメモリ素子。
【請求項２】
半導体基板と、
前記半導体基板上に位置する絶縁層と、
前記絶縁層上の一部領域に形成されたストレージ領域と、
前記ストレージ領域上に位置するチャネル領域と、
前記チャネル領域上に順次に形成されたゲート絶縁膜及びゲート電極と、
前記チャネル領域に接続され、前記ゲート電極の両側領域に位置するソース及びドレイン領域と、を含み、
前記ストレージ領域と前記チャネル領域を形成する材料成分が互いに異なり、
前記ソース及びドレイン領域に提供されるソース及びドレイン電圧レベルを各々制御し、ストレージ領域にチャージングされる電荷量を制御してマルチレベル駆動し、
前記ゲート電極及び前記半導体基板には、各々ゲート電圧及びバイアス電圧が印加され、前記ゲート電圧及びバイアス電圧の極性は反対であることを特徴とするキャパシタレスメモリ素子。
【請求項３】
前記ストレージ領域は、前記チャネル領域とバレンスバンドエネルギー差を有することを特徴とする請求項２に記載のキャパシタレスメモリ素子。
【請求項４】
前記ストレージ領域は、前記チャネル領域に形成されるチャネルを構成する電荷と異なる極性の電荷を貯蔵することを特徴とする請求項１〜３のいずれかに記載のキャパシタレスメモリ素子。
【請求項５】
前記ストレージ領域のバンドギャップが前記チャネル領域のバンドギャップより小さく、
前記ストレージ領域の電子親和度が前記チャネル領域の電子親和度より小さいことを特徴とする請求項１〜４のいずれかに記載のキャパシタレスメモリ素子。
【請求項６】
前記ストレージ領域のバンドギャップが前記チャネル領域のバンドギャップより大きく、
前記ストレージ領域の電子親和度が前記チャネル領域の電子親和度より大きいことを特徴とする請求項１〜４のいずれかに記載のキャパシタレスメモリ素子。
【請求項７】
真空レベル基準で、前記ストレージ領域のバレンスバンドエネルギーが前記チャネル領域のバレンスバンドエネルギーより低いことを特徴とする請求項１〜６のいずれかに記載のキャパシタレスメモリ素子。
【請求項８】
前記バレンスバンドエネルギー差が０．１〜１ｅＶであることを特徴とする請求項１〜７のいずれかに記載のキャパシタレスメモリ素子。
【請求項９】
前記絶縁層上に順次に形成された第１層及び第２層を具備し、前記第２層上に前記ゲート絶縁膜及び前記ゲート電極が形成され、
前記ストレージ領域は、前記第１層内に形成され、
前記チャネル領域は、前記第２層内に形成されることを特徴とする請求項１〜８のいずれかに記載のキャパシタレスメモリ素子。
【請求項１０】
前記ソース及びドレイン領域は、前記ゲート電極両側の前記第２層に不純物イオン注入を通じて形成されることを特徴とする請求項９に記載のキャパシタレスメモリ素子。
【請求項１１】
前記第１層は、Ｇｅ含有材料を含み、前記第２層は、Ｓｉ含有材料を含むことを特徴とする請求項９または１０に記載のキャパシタレスメモリ素子。
【請求項１２】
前記第１層は、ＳｉＧｅ系材料を含み、前記第２層は、Ｓｉ系材料を含むことを特徴とする請求項９〜１１のいずれかに記載のキャパシタレスメモリ素子。
【請求項１３】
前記第１層及び第２層のうちいずれか１層は、ストレインドされた層であることを特徴とする請求項９〜１２のいずれかに記載のキャパシタレスメモリ素子。
【請求項１４】
前記絶縁層上の一部領域に形成された第１層と、前記絶縁層上に前記第１層の上面及び側面上に形成された第２層とを具備し、前記第１層上側の前記第２層上に前記ゲート電極が形成され、
前記ストレージ領域は、前記第１層であり、
前記チャネル領域は、前記第１層の上側に位置する前記第２層内に形成されることを特徴とする請求項１〜８のいずれかに記載のキャパシタレスメモリ素子。
【請求項１５】
前記ソース及びドレイン領域は、前記ゲート電極両側の前記第２層に不純物イオン注入を通じて形成されることを特徴とする請求項１４に記載のキャパシタレスメモリ素子。
【請求項１６】
前記第１層は、Ｇｅ含有材料を含み、前記第２層は、Ｓｉ含有材料を含むことを特徴とする請求項１４または１５に記載のキャパシタレスメモリ素子。
【請求項１７】
前記第１層は、ＳｉＧｅ系材料を含み、前記第２層は、Ｓｉ系材料を含むことを特徴とする請求項１４〜１６のいずれかに記載のキャパシタレスメモリ素子。
【請求項１８】
前記第１層及び第２層のうちいずれか１層は、ストレインドされた層であることを特徴とする請求項１４〜１７のいずれかに記載のキャパシタレスメモリ素子。
【請求項１９】
前記絶縁層上の一部領域に島またはバー形状に形成された第１層と、前記第１層の側壁及び上部面上に形成された第２層とを具備し、前記ゲート絶縁膜は、前記第２層を取り囲み、前記ゲート電極は、前記第２層の側壁面領域の前記ゲート絶縁膜上に形成され、
前記ストレージ領域は、前記ゲート電極と重畳する前記第１層内に形成され、
前記チャネル領域は、前記ゲート電極と重畳する前記第２層内に形成されることを特徴とする請求項１〜８のいずれかに記載のキャパシタレスメモリ素子。
【請求項２０】
前記絶縁層上の一部領域に島またはバー形状に形成された第１層と、前記第１層の側壁及び上部面上に形成された第２層とを具備し、前記ゲート絶縁膜は、前記第２層と前記ゲート電極との間に位置して前記第２層の少なくとも一部を取り囲み、前記ゲート電極は、前記第２層の一部を取り囲み、
前記ストレージ領域は、前記ゲート電極と重畳する前記第１層内に形成され、
前記チャネル領域は、前記ゲート電極と重畳する前記第２層内に形成されることを特徴とする請求項１〜８のいずれかに記載のキャパシタレスメモリ素子。
【請求項２１】
前記ストレージ領域は、ＳｉＧｅ系材料を含み、前記チャネル領域は、Ｓｉ系材料を含むことを特徴とする請求項１〜８、２０のいずれかに記載のキャパシタレスメモリ素子。
【請求項２２】
前記ストレージ領域は、ストレインドＳｉＧｅ材料を含み、前記チャネル領域は、Ｓｉ材料を含むことを特徴とする請求項１〜８、２０、２１のいずれかに記載のキャパシタレスメモリ素子。
【請求項２３】
前記ストレージ領域は、リラックスドＳｉＧｅ材料を含み、前記チャネル領域は、ストレインドＳｉ材料を含むことを特徴とする請求項１〜８、２０、２１のいずれかに記載のキャパシタレスメモリ素子。
【請求項２４】
前記ＳｉＧｅ系材料のＧｅ濃度は、１０〜９５ａｔ％であることを特徴とする請求項２１に記載のキャパシタレスメモリ素子。
【請求項２５】
前記ゲート電極を含む全体構造上に形成された層間絶縁膜と、
前記層間絶縁膜の一部を貫通して前記ソース及びドレイン領域に各々接続された第１及び第２配線とをさらに含むことを特徴とする請求項１〜２４のいずれかに記載のキャパシタレスメモリ素子。
【請求項２６】
前記ゲート電極にゲート電圧、前記ソース及びドレイン領域に各々ソース及びドレイン電圧、そして前記半導体基板にバイアス電圧を印加するものの、
前記ゲート電極に提供されるゲート電圧と前記半導体基板に提供されるバイアス電圧を制御してマルチビット駆動することを特徴とする請求項１〜２５のいずれかに記載のキャパシタレスメモリ素子。
【請求項２７】
前記ゲート電極に前記バイアス電圧と極性が異なるゲート電圧を印加して第１ビット駆動し、
前記ゲート電極及び前記半導体基板に前記第１ビット駆動と異なる極性のゲート電圧及びバックバイアス電圧を印加して第２ビット駆動することを特徴とする請求項２６に記載のキャパシタレスメモリ素子。
【請求項２８】
前記第２ビット駆動で、前記バックバイアス電圧の絶対値のサイズは、前記ゲート電圧の絶対値のサイズより大きいことを特徴とする請求項２７に記載のキャパシタレスメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタレスメモリ素子に関し、電荷貯蔵のための別途のキャパシタを形成しないことができるメモリ素子に関する。
【背景技術】
【０００２】
一般的に、メモリ素子は、所定の情報を貯蔵及び保管し、必要な時点で取り出すことができる装置を指す。このようなメモリ素子の一例としてＤＲＡＭ（Dynamic Random Access Memory）素子を挙げることができる。ＤＲＡＭは、１つのトランジスタ及び１つのキャパシタで構成された複数の単位セルが集積されている。すなわち、単位セルのキャパシタに電荷のチャージング有無を基準にして１ビットの情報を貯蔵する。
【０００３】
近年、同一面積に多い単位セルを集積させて、さらに多い情報を貯蔵し、価格競争力を確保するための研究が行われている。このように同一面積にさらに多い数の単位セルを集積させるためには、単位セルを構成するトランジスタとキャパシタの集積面積（サイズ）を低減しなければならない。しかし、トランジスタとキャパシタの面積を無制限に低減することができないという短所がある。
【０００４】
キャパシタの面積が減少すれば、それによってキャパシタンスが減少するようになる。したがって、キャパシタを一定に維持するためには、キャパシタの高さを増加させなければならない。すなわち、例えば、ＤＲＡＭのデザインルールが６０ｎｍである場合、キャパシタの高さは約１．６μｍになる。仮にＤＲＡＭのデザインルールが４０ｎｍと減少する場合、キャパシタの高さは、約２．０μｍと増加するようになる。このようにキャパシタの高さが増加する場合、シリンダー構造のキャパシタ製作のためのホールを形成するとき、縦横比が大きくなるため、円滑なパターニングが困難になる問題が発生する。また、隣接キャパシタ間の間隔が減少し、キャパシタの高さが増加し、そのため、キャパシタの倒れ現象などに起因して隣接するキャパシタが電気的に接続される問題が発生する。したがって、ＤＲＡＭのデザインルールが４０ｎｍ以下と減少する場合、シリンダー構造のキャパシタを適用しにくいことが現況である。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
これより、最近、前述したように、デザインルールの減少に伴い、多くの問題を発生させるＤＲＡＭ素子のキャパシタを除去し、これを代替することができる素子形態に関する研究が活発に進行中にある。その一例として、１つのトランジスタで単位セルを製作したキャップレスメモリ素子（キャパシタレスメモリ素子）がある。キャパシタレスメモリ素子の場合、従来のキャパシタの代わりに、トランジスタのシリコン本体に電荷をチャージングする。
【０００６】
このようなキャパシタレスメモリ素子は、トランジスタのドレインにゲートより大きい電圧が印加されれば、ドレインの強い電界により衝突イオン化（impact ionization）が発生し、電子は、ドレインに抜け出るが、ホールは、シリコン本体（ゲートの下側シリコン層）に蓄積される。このようなホールの蓄積によってしきい電圧が変化し、そのため、ドレイン電流が変化する（これをキンク効果（kink effect）という）。この時、ドレイン電流の変化を読み出し、セルのビット情報貯蔵有無を判断する。
【０００７】
しかし、従来のキャパシタレスメモリ素子は、ソース及びドレイン領域が形成されたシリコン本体にホールが蓄積されるため、シリコン本体に蓄積されたホールが時間が経つにつれてソース及びドレインに漏洩される。そのため、不十分なホール保有時間を有するようになり、円滑な情報貯蔵能力が低下するという問題がある。
【０００８】
これより、本発明は、電荷（ホールまたは電子）が蓄積される本体の一部に電荷の漏洩を防止するストレージ層を形成し、電荷保有時間を増加させて、情報貯蔵能力を向上させることができるキャパシタレスメモリ素子を提供する。
【課題を解決するための手段】
【０００９】
本発明によるキャパシタレスメモリ素子において、半導体基板と、前記半導体基板上に位置する絶縁層と、前記絶縁層上の一部領域に形成されたストレージ領域と、前記ストレージ領域上に位置し、前記ストレージ領域とバレンスバンドエネルギー（Ｖａｌｅｎｃｅｂａｎｄ  ｅｎｅｒｇｙ）差を有するチャネル領域と、前記チャネル領域上に順次に形成されたゲート絶縁膜及びゲート電極と、前記チャネル領域に接続され、前記ゲート電極の両側領域に位置するソース及びドレイン領域とを含むキャパシタレスメモリ素子を提供する。
【００１０】
また、本発明によるゲート電極の下側領域に電荷を貯蔵するキャパシタレスメモリ素子において、半導体基板と、前記半導体基板上に位置する絶縁層と、前記絶縁層上の一部領域に形成されたストレージ領域と、前記ストレージ領域上に位置するチャネル領域と、前記チャネル領域上に順次に形成されたゲート絶縁膜及びゲート電極と、前記チャネル領域に接続され、前記ゲート電極の両側領域に位置するソース及びドレイン領域とを含み、前記ストレージ領域と前記チャネル領域を形成する材料成分が互いに異なるキャパシタレスメモリ素子を提供する。
【００１１】
前記ストレージ領域は、前記チャネル領域とバレンスバンドエネルギー差を有することが好ましい。
前記ストレージ領域は、前記チャネル領域に形成されるチャネルを構成する電荷と異なる極性の電荷を貯蔵することが効果的である。
【００１２】
前記ストレージ領域にチャネルが形成され、前記チャネル領域は、前記ストレージ領域に形成されるチャネルを構成する電荷と異なる極性の電荷を貯蔵することが好ましい。
前記ストレージ領域のバンドギャップが前記チャネル領域のバンドギャップより小さく、前記ストレージ領域の電子親和度が前記チャネル領域の電子親和度より小さいことが好ましい。
【００１３】
前記ストレージ領域のバンドギャップが前記チャネル領域のバンドギャップより大きくてもよく、前記ストレージ領域の電子親和度が前記チャネル領域の電子親和度より大きくてもよい。
【００１４】
真空レベル基準で、前記ストレージ領域のバレンスバンドエネルギーが前記チャネル領域のバレンスバンドエネルギーより低いことが好ましい。
前記バレンスバンドエネルギー差が０．１〜１ｅＶであることが効果的である。
【００１５】
前記絶縁層上に順次に形成された第１層及び第２層を具備し、前記第２層上に前記ゲート絶縁膜及び前記ゲート電極が形成され、前記ストレージ領域は、前記第１層内に形成され、前記チャネル領域は、前記第２層内に形成されることが好ましい。
【００１６】
前記ソース及びドレイン領域は、前記ゲート電極両側の前記第２層に不純物イオン注入を通じて形成されることが効果的である。
前記第１層は、Ｇｅ含有材料を含み、前記第２層は、Ｓｉ含有材料を含むことが好ましい。
【００１７】
前記第１層は、ＳｉＧｅ系材料を含み、前記第２層は、Ｓｉ系材料を含むことが効果的である。
前記第１層及び第２層のうちいずれか１層は、ストレインド(strained)された層であることが好ましい。
【００１８】
前記絶縁層上の一部領域に形成された第１層と、前記絶縁層上に前記第１層の上面及び側面上に形成された第２層を具備して、前記第１層上側の前記第２層上に前記ゲート電極が形成されて、前記ストレージ領域は前記第１層で、前記チャネル領域は前記第１層上側に位置する前記第２層内に形成されることができる。
【００１９】
前記ソース及びドレイン領域は前記ゲート電極両側の前記第２層に不純物イオン注入を通じて形成されることが効果的である。
前記第１層はＧｅ含有材料を含み、前記第２層はＳｉ含有材料を含むことが効果的である。
【００２０】
前記第１層はＳｉＧｅ系材料を含み、前記第２層はＳｉ系材料を含むことが好ましい。
前記第１層及び第２層のうちいずれか１層は、ストレインドされた層であることが好ましい。
【００２１】
前記絶縁層上の一部領域に形成された第１層と、前記絶縁層上に前記第１層の上面及び側面上に形成された第２層とを具備し、前記第１層上側の前記第２層上に前記ゲート電極が形成され、前記ストレージ領域は、前記第１層であり、前記チャンネル領域は、前記第１層上側に位置する前記第２層内に形成されることができる。
【００２２】
前記ソース及びドレイン領域は、前記ゲート電極両側の前記第２層に不純物イオン注入を通じて形成されることが効果的である。
前記第１層は、Ｇｅ含有材料を含み、前記第２層は、Ｓｉ含有材料を含むことが効果的である。
【００２３】
前記第１層は、ＳｉＧｅ系材料を含み、前記第２層は、Ｓｉ系材料を含むことが好ましい。
前記第１層及び第２層のうちいずれか１層は、ストレインドされた層であることが好ましい。
【００２４】
前記絶縁層上の一部領域に島またはバー形状に形成された第１層と、前記第１層の側壁及び上部面上に形成された第２層とを具備し、前記ゲート絶縁膜は、前記第２層を取り囲み、前記ゲート電極は、前記第２層の側壁面領域の前記ゲート絶縁膜上に形成され、前記ストレージ領域は、前記ゲート電極と重畳する前記第１層内に形成され、前記チャネル領域は、前記ゲート電極と重畳する前記第２層内に形成されることができる。
【００２５】
前記ソース及びドレイン領域は、前記ゲート電極両側の前記第２層に不純物イオン注入を通じて形成されることが好ましい。
前記第１層は、Ｇｅ含有材料を含み、前記第２層は、Ｓｉ含有材料を含むことが好ましい。
【００２６】
前記第１層は、ＳｉＧｅ系材料を含み、前記第２層は、Ｓｉ系材料を含むことが好ましい。
前記第１層及び第２層のうちいずれか１層は、ストレインドされた層であることが効果的である。
【００２７】
前記絶縁層上の一部領域に島またはバー形状に形成された第１層と、前記第１層の側壁及び上部面上に形成された第２層とを具備し、前記ゲート電極は、前記第２層の一部を取り囲み、前記ストレージ領域は、前記ゲート電極と重畳する前記第１層に形成され、前記チャネル領域は、前記ゲート電極と重畳する前記第２層に形成されることができる。
【００２８】
前記ソース及びドレイン領域は、前記ゲート電極両側の前記第２層に不純物イオン注入を通じて形成されることが好ましい。
前記第１層は、Ｇｅ含有材料を含み、前記第２層は、Ｓｉ含有材料を含むことが好ましい。
【００２９】
前記第１層は、ＳｉＧｅ系材料を含み、前記第２層は、Ｓｉ系材料を含むことが好ましい。
前記第１層及び第２層のうちいずれか１層は、ストレインドされた層であることが効果的である。
【００３０】
前記ストレージ領域は、Ｇｅ含有材料を含み、前記チャネル領域は、Ｓｉ含有材料を含むことが好ましい。
前記ストレージ領域は、ストレインド(strained)Ｇｅ含有層を含み、前記チャネル領域は、Ｓｉ含有層を含むことが効果的である。
【００３１】
前記ストレージ領域は、リラックスド(relaxed)Ｇｅ含有層を含み、前記チャネル領域は、ストレインドＳｉ含有層を含むことが好ましい。
前記ストレージ領域は、ＳｉＧｅ系材料を含み、前記チャネル領域は、Ｓｉ系材料を含むことが可能である。
【００３２】
前記ストレージ領域は、ストレインドＳｉＧｅ層を含み、前記チャネル領域は、Ｓｉ層を含むことが好ましい。
前記ストレージ領域は、リラックスドＳｉＧｅ層を含み、前記チャネル領域は、ストレインドＳｉ層を含むことが効果的である。
【００３３】
前記ＳｉＧｅ系材料のＧｅ濃度は、１０〜９５ａｔ％であることが好ましい。
前記ゲート電極を含む全体構造上に形成された層間絶縁膜と、前記層間絶縁膜の一部を貫通して前記ソース及びドレイン領域に各々接続された第１及び第２配線とをさらに具備することが可能である。
【００３４】
前記ソース及びドレイン領域に提供されるソース及びドレイン電圧レベルを各々制御し、ストレージ領域にチャージングされる電荷量を制御してマルチレベル駆動することが可能である。
【００３５】
前記ゲート電極と前記半導体基板には、各々ゲート電圧とバイアス電圧が印加され、前記ゲート電圧とバイアス電圧の極性は、反対であることが効果的である。
前記ゲート電極にゲート電圧、前記ソース及びドレイン領域に各々ソース及びドレイン電圧、そして、前記半導体基板にバイアス電圧を印加するものの、前記ゲート電極に提供されるゲート電圧と前記半導体基板に提供されるバイアス電圧を制御し、マルチビット駆動することが可能である。
【００３６】
前記ゲート電極に前記バイアス電圧と極性が異なるゲート電圧を印加して第１ビット駆動し、前記ゲート電極と前記半導体基板に前記第１ビット駆動と異なる極性のゲート電圧及びバックバイアス電圧を印加して第２ビット駆動することが好ましい。
【００３７】
前記第２ビット駆動で、前記バックバイアス電圧の絶対値のサイズは、前記ゲート電圧の絶対値のサイズより大きいことが効果的である。
【発明の効果】
【００３８】
前述したように、本発明は、チャネル領域の下側にチャネル領域とバレンスバンドエネルギーが異なるストレージ領域を配設し、ストレージ領域内に電荷をトラップするようにして、既存の電荷チャージングのために使用したキャパシタを省略することができる。
【００３９】
また、本発明は、真空レベル基準で、ストレージ領域のバレンスバンドエネルギーをチャネル領域より低くして、ストレージ領域にトラップされた電荷が容易に抜け出ないようにして、電荷の保有時間を増加させて情報貯蔵能力を向上させることができる。
【００４０】
また、本発明は、電荷の保有時間を増大させることによって素子の信頼性を向上させることができる。
また、本発明は、ストレージ領域による電荷トラップによりバックバイアスによる依存性を低減することができる。
【００４１】
また、本発明は、素子に印加される電圧を調節してマルチレベルセルを具現することができ、単一セルで複数ビットを具現することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施例によるキャパシタレスメモリ素子の断面図である。
【図２−４】各々一実施例の第１〜第３変形例によるキャパシタレスメモリ素子の断面図である。
【図５】一実施例の他の例によるキャパシタレスメモリ素子の断面図である。
【図６】第２変形例の他の例によるキャパシタレスメモリ素子の断面図である。
【図７】一実施例によるキャパシタレスメモリ素子の動作を説明するための概念図である。
【図８−９】一実施例によるキャパシタレスメモリ素子の動作を説明するための概念断面図である。
【図１０】一実施例によるチャネル層とストレージ層間のバレンスバンドエネルギー差とそれによるホール濃度を示すグラフである。
【図１１】一実施例のストレージ層内のＧｅ濃度によるバレンスバンドエネルギー差を示すグラフである。
【図１２−１３】一実施例と変形例によるメモリマージンを説明するためのグラフである。
【図１４−１５】一実施例と変形例によるホール保有時間を説明するためのグラフである。
【図１６】第３変形例によるストレージ層内のＧｅ濃度によるメモリマージンとバレンスバンドエネルギー差を示すグラフである。
【図１７】第３変形例によるストレージ層内のＧｅ濃度による電荷保有時間を示すグラフである。
【図１８】一実施例によるキャパシタレスメモリ素子のドレイン電圧−電流変化を示すグラフである。
【図１９】比較例によるキャパシタレスメモリ素子のドレイン電圧−電流変化を示すグラフである。
【図２０−２３】第４〜第７変形例によるキャパシタレスメモリ素子を示す図である。
【発明を実施するための形態】
【００４３】
添付の図面を参照して本発明の実施例をさらに詳しく説明する。しかし、本発明は、以下に開示される実施例に限定されるものではなく、互いに異なる多様な形態に具現されることができ、但し、本実施例は、本発明の開示が完全にし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００４４】
図面において、様々な層及び各領域を明確に表現するために厚さを拡大して表現しており、図面上で、同一の符号は、同一の要素を示している。また、層、膜、領域、板などの部分が他の部分の上部に、または上にあると表現される場合は、各部分が他の部分の直ぐ上部、または直ぐ上にある場合だけでなく、各部分と他の部分との間にさらに他の部分がある場合をも含む。
【００４５】
図１は、本発明の一実施例によるキャパシタレスメモリ素子の断面図である。図２〜図４は、各々一実施例の第１〜第３変形例によるキャパシタレスメモリ素子の断面図である。図５は、一実施例の他の例によるキャパシタレスメモリ素子の断面図である。図６は、第２変形例の他の例によるキャパシタレスメモリ素子の断面図である。
【００４６】
図１を参照すれば、本実施例によるキャパシタレスメモリ素子は、半導体基板１１０と、その上側に位置する絶縁層１２０と、絶縁層１２０上に順次に積層された第１層１３０及び第２層１４０と、前記第２層１４０上の一部に形成されたゲート電極部１５０と、前記ゲート電極部１５０両側の第１層１３０及び第２層１４０に各々形成されたソース及びドレイン領域１６０、１７０とを含む。ここで、第１層１３０内には、ストレージ領域Ｔが位置し、第２層１４０内には、チャネル領域Ｃが位置する。
【００４７】
また、前記ゲート電極部１５０及び前記第２層１４０の上側に形成された層間絶縁膜１８０と、前記層間絶縁膜１８０の一部を貫通して層間絶縁膜１８０下側のソース及びドレイン領域１６０、１７０に直接接続された第１及び第２配線部１９０、２００とをさらに具備する。第１配線部２００は、第１コンタクトプラグ２０１を通じてソース領域１６０に接続され、第２配線部１９０は、第２コンタクトプラグ１９１を通じてドレイン領域１７０に接続される。この時、第１及び第２コンタクトプラグ２０１、１９１は、層間絶縁膜１８０の一部を除去し、その下側のソース及びドレイン領域１６０、１７０の一部を露出するコンタクトホールと、コンタクトホール内側に充填された導電性物質とを含む。このように本実施例のキャパシタレスメモリ素子は、キャパシタを使用せずに、直接配線部とソース及びドレイン領域１６０、１７０とを連結させることができる。
【００４８】
前記半導体基板１１０として単一元素の半導体基板または化合物半導体基板を使用することができる。前記半導体基板１１０には、所定の不純物がドーピングされることができる。
【００４９】
絶縁層１２０としてシリコン酸化膜層またはシリコン窒化膜層を使用することができる。本実施例では、シリコン酸化膜を絶縁層１２０として使用する。この時、シリコン酸化膜は、半導体基板１１０の一部を酸化させて製作することができる。しかし、これに限定されず、イオン注入を通じて絶縁層１２０を製作してもよい。
【００５０】
ゲート電極部１５０は、第２層１４０の上側の一部領域に形成されたゲート絶縁膜１５１と、ゲート絶縁膜１５１上に形成されたゲート電極１５２と、ゲート電極１５２の側面に設けられたスペイサー１５３とを具備する。この時、ゲート絶縁膜１５１は、単層または多層で製作されることができる。本実施例では、ゲート絶縁膜１５１としてシリコン酸化膜を使用する。しかし、これに限定されず、ゲート絶縁膜１５１として低誘電率の絶縁性膜を使用してもよい。ゲート電極１５２は、単層または多層で製作することができ、本実施例では、図示していないが、ゲート電極１５２として不純物（例えば、ＮタイプまたはＰタイプ）がドーピングされたポリシリコン層とその上側に形成された金属層とを含むこともできる。また、必要に応じて、ゲート電極１５２の一部が前記第２層１４０の内側に突出されてもよい。前述したようなゲート電極部１５０は、ワードライン（またはゲートライン）（図示せず）を通じて印加された電圧によって第２層１４０に形成されるチャネルを制御する。したがって、ゲート電極部１５０の形状は、前述した説明に限定されず、前記チャネル制御のための多様な形状が可能である。
【００５１】
ソース及びドレイン領域１６０、１７０は、ゲート電極部１５０両側の第１層１３０及び第２層１４０に不純物イオン注入を通じて形成される。ここで、不純物イオンとしてＮタイプまたはＰタイプイオンを使用することができる。本実施例では、Ｎタイプの不純物を注入し、ソース及びドレイン領域１６０、１７０を形成する。ここで、イオン注入時にＬＤＤ（lightly doped drain）イオン注入を実行することもできる。もちろんこれに限定されず、前記ゲート電極部１５０両側のソース領域１６０及びドレイン領域１７０に該当する領域を第１層１３０及び第２層１４０内に形成せず、その代わりに別途の接合層（図示せず）を形成し、ソース及びドレイン領域１６０、１７０を形成してもよい。前述したソース及びドレイン領域１６０、１７０は、印加された電圧によって第２層１４０に形成されたチャネルに沿って電子を移動させる。したがって、ソース及びドレイン領域１６０、１７０の形状は、前述した説明に限定されず、前記チャネルに電子を移動させるための多様な形状が可能である。
【００５２】
本実施例の第２層１４０は、その下部に形成された第１層１３０とのバレンスバンドエネルギー差を利用してストレージ領域Ｔに貯蔵された電荷（本実施例ではホール）の移動を阻止する層として作用し、その一部領域でチャネルが形成される層である。第２層１４０のうちゲート電極部１５０下部とソース及びドレイン領域１６０、１７０との間の領域に位置する領域がチャネル領域Ｃとして作用する。
【００５３】
本実施例の第１層１３０は、その上部に形成された第２層１４０とのバレンスバンドエネルギー差を利用してその一部領域が電荷を貯蔵する空間として作用する層である。第１層１３０のうちゲート電極部１５０の下側の第２層１４０下部とソース及びドレイン領域１６０、１７０との間の領域に位置する第１層１３０が電荷を貯蔵するストレージ領域Ｔとして作用する。すなわち、チャネル領域Ｃの下側がストレージ領域Ｔとして作用する。
【００５４】
前述したように、第１層１３０と第２層１４０間のバレンスバンドエネルギー差によってエネルギー障壁が形成される。したがって、エネルギー障壁によって第１層１３０内部に電荷が容易に漏洩または消滅しないようになる。これは、第１層１３０内の電荷の保有時間を増やすことができることを意味する。この時、前記第１層１３０のバレンスバンドエネルギーが第２層１４０のバレンスバンドエネルギーより低いことが効果的である（真空レベル基準）。
【００５５】
第２層１４０と第１層１３０間のバレンスバンドエネルギー差は、０．１〜１ｅＶ以内の範囲を有することが好ましい。前記エネルギー差が０．１ｅＶより小さい場合には、２つの層間のエネルギー障壁が低くて、電荷の漏洩を効果的に防止することができない。したがって、エネルギー差は、０．１ｅＶまたはこれより大きいことが効果的である。また、エネルギー差が１ｅＶより大きい場合には、エネルギー障壁が非常に大きいため、電荷をチャージングするために必要な電圧が増加する問題が発生する。
【００５６】
例えば、第２層１４０にＳｉを使用し、第１層１３０にＧｅを使用する場合を考慮すれば、次の通りである。ここで、Ｓｉは、エネルギーバンドギャップが１．１ｅＶであり、電子親和度が４．０５ｅＶであり、Ｇｅは、エネルギーバンドギャップが０．６５ｅＶであり、電子親和度が３．９ｅＶである（真空レベル基準）。この時、ＳｉとＧｅ層が接合されれば、２つの材料のエネルギーバンドギャップ差及び電子親和度の差異によって２つの材料間のバレンスバンドエネルギー差（offset）が約０．３７４ｅＶ程度発生する。このようなバレンスバンドエネルギー差によって２つの材料間にウェルバリア（Well barrier）が生ずるようになり、電荷は、ウェルバリアによって閉じ込められる。
【００５７】
したがって、第２層１４０と第１層１３０は、エネルギーバンドギャップ及び電子親和度が互いに異なる材料が使用されることが効果的である。第１層１３０のエネルギーバンドギャップ及び電子親和度が小さいことがさらに効果的である（真空レベル基準）。
【００５８】
ここで、ＳｉとＧｅは、格子定数の差異が大きいため、２つの材料を結晶欠陥なしに連続成長させることに困難が発生することができる。ＳｉＧｅは、Ｓｉよりバンドギャップ及び電子親和度が小さく、Ｓｉとの接合界面特性に優れている。そこで、ＳｉＧｅ層は、第１層１３０として優れた特性を有する。また、ＳｉＧｅは、Ｇｅの含量によって所望の特性を容易に制御することができる。
【００５９】
前述した説明では、第２層１４０のチャネル内で電子が移動し、第１層１３０に蓄積される電荷としてホールを使用することを中心に説明した。しかし、これに限定されず、前記第２層１４０のチャネル内でホールが移動し、第２層１４０と第１層１３０との間の電子親和度差によって第１層１３０に蓄積される電荷として電子を使用してもよい。この場合、前述したエネルギーバンドギャップ及び電子親和度が互いに反対になることができる。すなわち、第２層１４０のエネルギーバンドギャップ及び電子親和度が第１層１３０のエネルギーバンドギャップ及び電子親和度より小さくてもよい（真空レベル基準）。
【００６０】
本実施例では、前記第２層１４０としてシリコンＳｉ層を使用し、第１層１３０としてシリコンゲルマニウム（ＳｉＧｅ）層を使用する。ここで、本実施例では、前記第１層１３０としてストレインドＳｉＧｅ層を使用することが好ましい。このために、本実施例では、第１Ｓｉ基板を用意し、第１Ｓｉ基板上にストレイントＳｉＧｅ層を形成、一例としてエピタキシャルに形成する。次に、その表面に酸化膜が形成された第２Ｓｉ基板を用意する。次に、第１Ｓｉ基板のＳｉＧｅ層と第２Ｓｉ基板の酸化膜をボンディングさせる。その後、ＳｉＧｅ層上の第１Ｓｉ基板の一部を剥離する。これにより、半導体基板上に絶縁層、ストレイントＳｉＧｅ層及びＳｉ層が順次に積層された変形されたＳＯＩ形態の素材を製作することができる。
【００６１】
前述したように、第２層１４０とのバレンスバンドエネルギー差を利用してその内側に電荷を貯蔵する第１層１３０を有する素子は、前述した構成に限定されず、多様な変形が可能である。
【００６２】
すなわち、図２の第１変形例に示されたように、キャパシタレスメモリ素子は、絶縁層１２０上側の一部に島またはライン形状に形成された第１層１３０と、前記第１層１３０の上側に形成された第２層１４０と、前記第２層１４０上側に形成されたゲート電極部１５０と、前記ゲート電極部１５０両側で前記第２層１４０に形成されたソース及びドレイン領域１６０、１７０とを含む。前述のような形状で第１層１３０を形成すれば、第１層１３０全部がストレージ領域Ｔとなることができ、チャネル領域Ｃは、前記第２層１４０内においてソース及びドレイン領域１６０、１７０の間に形成されることができる。
【００６３】
この時、前記第２層１４０とソース及びドレイン領域１６０、１７０は、同一の物質層であり、前記第１層１３０は、前記第２層１４０とソース及びドレイン領域１６０、１７０よりバレンスバンドエネルギーが低い物質層であることが効果的である（真空レベル基準）。これにより、第１層１３０内側にホールを閉じ込むことができるようになる。本変形例では、第２層１４０としてＳｉ層を使用し、第１層１３０としてストレインドＳｉＧｅ層を使用する。したがって、第１層１３０の少なくとも３面がＳｉ層で取り囲まれていて、ホールの保有特性をさらに増大させることができる。
【００６４】
このような構造を製作するために、前述した実施例のように、半導体基板１１０上に絶縁層１２０及びストレインドＳｉＧｅ層とＳｉ層が順次に積層させた素材を製作する。次に、マスクを利用したエッチング工程を通じてゲート電極部１５０が形成される領域を除いた残りの領域のＳｉ層とＳｉＧｅ層をすべて除去する。これにより、ゲート電極部１５０が形成される領域の絶縁層１２０上にＳｉＧｅ層とＳｉ層が残留する。この時、必要に応じてＳｉＧｅ層上のＳｉ層を除去することができる。しかし、半導体基板１１０上に絶縁層１２０とストレインドＳｉＧｅ層を積層した後、エッチング工程を通じてゲート電極部１５０が形成される領域を除いた領域のストレインドＳｉＧｅ層を除去してもよい。
【００６５】
次に、パターニングされたストレインドＳｉＧｅ層及び絶縁層１２０上にＳｉ層を成長する。これにより、Ｓｉ層がストレインドＳｉＧｅ層を覆うように製作することができる。次に、前記Ｓｉ層上に前記パターニングされたストレインドＳｉＧｅ層と整列されたゲート電極部１５０を形成する。そして、ゲート電極部１５０両側のＳｉ層に不純物イオン注入を行い、ソース及びドレイン領域１６０、１７０を製作する。
【００６６】
しかし、これに限定されるものではない。まず、絶縁層１２０とＳｉ層が積層された半導体基板１１０を用意する。次に、ゲート電極部１５０が形成される領域のＳｉ層を除去する。次に、Ｓｉ層が除去された領域の絶縁層１２０上にＳｉＧｅ層を形成した後、ＳｉＧｅ層上にＳｉ層を形成する。この時、絶縁層１２０上にＳｉＧｅ層形成のために別途のシード層を利用した選択蒸着を行うことができ、残りの領域のＳｉ層上にマスクを塗布し、該当領域のみを選択蒸着させてもよい。次に、ストレインドＳｉＧｅ層上のＳｉ層上にゲート電極部１５０を形成し、ゲート電極部１５０両側のＳｉ層に不純物イオンを注入し、ソース及びドレイン領域１６０、１７０を製作する。
【００６７】
前述した例において、ストレインド（変形された）ＳｉＧｅ層は、圧縮変形された（compressively strained）ＳｉＧｅ層であってもよい。
また、図３の第２変形例のように、第１層１３０として応力緩和された（relaxed）ＳｉＧｅ層を使用し、第２層１４０としてストレインドＳｉ層を使用することができる。
【００６８】
このために、勾配ＳｉＧｅ層（Graded SiGe layer）とバッファーＳｉＧｅ層が形成された第１Ｓｉ基板を用意する。次に、その表面に絶縁層が形成された第２Ｓｉ基板を用意する。次に、第１Ｓｉ基板のバッファーＳｉＧｅ層と第２Ｓｉ基板の絶縁層をボンディングさせ、バッファーＳｉＧｅ層の一部を基準にして剥離し、第１Ｓｉ基板と第２Ｓｉ基板を分離させる。これにより、半導体基板１１０上に絶縁層１２０とバッファーＳｉＧｅ層（第１層１３０）が形成される。次に、バッファーＳｉＧｅ層上にストレインドＳｉ層（第２層１４０）を形成するが、一例としてエピタキシャルに形成する。前記ストレインドＳｉ層上にゲート電極部１５０を形成し、ゲート電極部１５０両側のストレインドＳｉ層とバッファーＳｉＧｅ層に不純物をイオン注入し、ソース及びドレイン領域１６０、１７０を形成する。ここで、チャネル領域Ｃは、第２層１４０のソース及びドレイン領域１６０、１７０間の領域に形成されることができ、ストレージ領域Ｔは、前記チャネル領域Ｃ下部の第１層１３０内に形成されることができる。
【００６９】
しかし、これに限定されるものではない。まず、絶縁層１２０及び上側Ｓｉ層が形成された半導体基板１１０を用意する。次に、上側Ｓｉ層上にストレインドＳｉＧｅ層を形成する。その後、酸化工程を通じてストレインドＳｉＧｅ層をリラックスドＳｉＧｅ層に変更させ、上側Ｓｉ層を酸化させて絶縁層１２０として形成する。次に、ＳｉＧｅ層上に形成された酸化膜を除去する。次に、露出されたＳｉＧｅ層上にストレインドＳｉ層を形成してもよい。
【００７０】
また、図４の第３変形例のように、第１層１３０を島またはライン形状に製作し、その上側に第２層１４０を形成する。この時、第１層１３０としてＳｉＧｅ層を使用し、少なくとも第１層１３０上側の第２層１４０をストレインドＳｉ層で製作する。このために、前述した第２変形例または第３変形例で説明したような製作技術を導入することができる。ストレインドＳｉ層を使用することによって、第２層１４０内の電子の移動度が増加し、そのため、メモリマージンと電荷保有時間がさらに増加することができる。
【００７１】
前述した例において、ストレインド（変形された）Ｓｉ層は、引張変形された（tensile strained）Ｓｉ層であってもよい。
また、前述した実施例と第２変形例に限定されず、ソース及びドレイン領域１６０、１７０が第２層１４０内に形成されてもよい。すなわち、図５に示された実施例の他の例示を見れば、ゲート電極部１５０両側の第２層１４０領域にのみイオン注入を行い、ソース及びドレイン領域１６０、１７０が第２層１４０領域内に形成されるようにした。また、図６に示された第２変形例の他の例示を見れば、ゲート電極１５０両側の第２層１４０にソース及びドレイン領域１６０、１７０が形成されるようにした。これにより、ソース及びドレイン領域１６０、１７０による電荷の漏洩を防止することができる。
【００７２】
もちろん本実施例と変形例では、第２層１４０及び第１層１３０にＳｉ及びＳｉＧｅを使用することを中心に説明した。第２層１４０がＳｉ系含有材料で形成されることができ、第１層１３０がＧｅ系含有材料で形成されることができる。しかし、これに限定されず、前述したように、電子親和度とエネルギーバンドギャップの差、そしてバレンスバンドエネルギー差を有する多様な材料が選択されることができる。
【００７３】
前述した構造のキャパシタレスメモリ素子の動作を説明すれば、次の通りである。
図７は、一実施例によるキャパシタレスメモリ素子の動作を説明するための概念図である。図８及び図９は、一実施例によるキャパシタレスメモリ素子の動作を説明するための概念断面図である。
【００７４】
ここで、図８の（ａ）は、書き込み動作を説明するための概念断面図であり、図８の（ｂ）は、“１”のデータが書き込まれた素子の読み取り動作を説明するための概念断面図であり、図９の（ａ）は、消去動作を説明するための概念断面図であり、図９の（ｂ）は、“０”データ（すなわち消去データ）が書き込まれた素子の読み取り動作を説明するための概念断面図である。
【００７５】
一般的なメモリ素子の単位セルでの電圧電流は、図７に示されたＮ１グラフのように、電圧が増加するほど電流が一定に増加し、収束される。しかし、本実施例で説明したキャパシタレスメモリ素子は、キンク効果によって図７のＮ２グラフのように、電圧が増加する場合、その電流がさらに増加する区間が発生する。これは、チャネル領域Ｃ下側に位置する第１層１３０に電荷（すなわちホール）が蓄積されるからである。そして、このように第１層１３０に電荷が蓄積された場合、図７のＮ３グラフのように、電圧が減少しても、電流フローが初期と異なるフローを示す。したがって、第１層１３０のホール蓄積有無によって電流フローが変化し、このような電流フローの差を利用して素子に使用された情報を判断する。
【００７６】
この時、前記素子に“１”に該当するデータを書き込むために、ドレイン領域１７０にキンク効果を起こす電圧以上の書き込み電圧を提供し、素子に“０”に該当するデータで消去するために、ドレイン領域１７０に消去電圧を提供する。そして、素子に書き込まれたデータを判別するために、前記キンク電圧と消去電圧間の読み取り電圧を印加する。
【００７７】
例えば、図８及び図９に示されたように、書き込み電圧として３Ｖの電圧を使用し、消去電圧として−１Ｖの電圧を使用し、読み取り電圧として１．５Ｖを使用する場合を想定すれば、次の通りである。
【００７８】
まず、書き込み動作をするために、図８の（ａ）に示されたように、ゲート電極部１５０に２Ｖの電圧を印加し、ソース領域１６０に接地電圧ＧＮＤを提供し、ドレイン領域１７０に３Ｖを印加した。この時、図８の（ａ）に示されたように、第１層１３０にホールが蓄積されるようになる。また、第１層１３０に蓄積されたホールは、第１層１３０と第２層１４０間のエネルギー差によって第１層１３０内にトラップされる。次に、消去動作をするために、図９の（ａ）に示されたように、ゲート電極部１５０に２Ｖの電圧を印加し、ソース領域１６０に接地電圧ＧＮＤを提供し、ドレイン領域１７０に−１Ｖを印加した。この時、図９の（ａ）に示されたように、第１層１３０には、ホールが蓄積されないようになる。
【００７９】
また、読み取り動作をするために、図８の（ｂ）及び図９の（ｂ）に示されたように、ゲート電極部１５０に２Ｖの電圧を印加し、ソース領域１６０に接地電圧ＧＮＤを提供し、ドレイン領域１７０に１．５Ｖを印加した。この時、図８の（ｂ）に示されたように、第１層１３０にホールがトラップされた場合（すなわち“１”データが書き込まれた場合）には、図７に示された“１”データが書き込まれた状態の電流が流れるようになる。一方、図９の（ｂ）に示されたように、第１層１３０にホールがトラップされていない場合（すなわち“０”データが書き込まれた場合）には、図７に示された“０”データが書き込まれた状態の電流が流れるようになる。これは、前述したように、第１層１３０にホールがトラップされている場合には、素子のしきい電圧に変化が発生し、さらに多い電流が流れるからである。
【００８０】
このように第１層１３０内のホールは、第１層１３０と第２層１４０間のエネルギーバンド差によってトラップされている。したがって、第１層１３０内のホール保有時間が従来の第１層１３０を形成しない場合に比べて大きく増大させることができる。また、第１層１３０は、全体空乏（Full Depletion）と部分空乏（Partial depletion）構造に共に適用可能である。また、本実施例では、素子の半導体基板にバックバイアスを印加させてホール保有時間をさらに増やすことができる。すなわち、印加されたバックバイアスがホールを保持するようになり、第１層１３０内のホール保有時間を増大させることができる。また、既存の第１層１３０を使用しない全体空乏構造よりさらに小さいバックバイアス電圧を印加することができる。
【００８１】
また、本実施例によるキャパシタレスメモリ素子は、ソース領域１６０及びドレイン領域１７０に印加される電圧によってマルチレベル駆動が可能である。
図１０は、一実施例によるキャパシタレスメモリ素子のマルチレベル動作を説明するための概念断面図である。
【００８２】
図１０を参照すれば、ゲート電極部１５０に印加されるゲート電圧ＶＧとバックバイアス電圧ＶＢを一定に維持した状態で、ソース領域１６０に印加されるソース電圧ＶＳ及びドレイン領域１７０に印加されるドレイン電圧ＶＤを制御することによって、マルチレベル駆動が可能になる。これは、本実施例の第１層１３０にチャージングされる電荷の量が、従来のＳｉ層だけを使用した場合に比べて１００倍以上多いため、ソース電圧を通じて第１層１３０にチャージングされる電荷量を制御することによって、マルチレベルの駆動が可能になる（図１２参照）。
【００８３】
例えば、ゲート電極部１５０に２Ｖのゲート電圧ＶＧを印加し、ソース領域１６０に接地電圧（ＧＮＤ＝０Ｖ）を提供して、ドレイン領域１７０に−１Ｖのドレイン電圧ＶＤを印加し、バックバイアスＶＢとして−２Ｖを印加する場合、第１レベルのドレイン電流Ｄ０が流れるようになる。また、ゲート電極部１５０に２Ｖのゲート電圧ＶＧを印加し、バックバイアスＶＢとして−２Ｖを印加し、ソース領域１６０に０Ｖのソース電圧ＶＳを提供し、ドレイン領域１７０に３Ｖのドレイン電圧ＶＤを印加する場合、第１レベルと異なる第２レベルのドレイン電流Ｄ１が流れる。また、ゲート電極部１５０に２Ｖのゲート電圧ＶＧを印加し、バックバイアスＶＢとして−２Ｖを印加し、ソース領域１６０に０．５Ｖのソース電圧ＶＳを提供し、ドレイン領域１７０に３Ｖのドレイン電圧ＶＤを印加する場合、第１及び第２レベルと異なる第３レベルのドレイン電流Ｄ２が流れる。また、ゲート電極部１５０に２Ｖのゲート電圧ＶＧを印加し、バックバイアスＶＢとして−２Ｖを印加し、ソース領域１６０に１Ｖのソース電圧ＶＳを提供し、ドレイン領域１７０に３Ｖのドレイン電圧ＶＤを印加する場合、第１〜第３レベルと異なる第４レベルのドレイン電流Ｄ３が流れる。すなわち、ドレイン電圧を固定させ、ソース電圧を０Ｖから徐々に上昇させれば、チャージングされる電荷の量が減少し、ソース電圧より低いドレイン電圧を印加する場合、ストレージ領域にチャージングされた電荷が消去されることによって、ソース及びドレイン電圧の変化によって異なるサイズのドレイン電流が流れることができる。
【００８４】
これを表で整理すれば、表１の通りである。
【００８５】
【表１】
0005496184.tif 000002
【００８６】
上記説明では、ソース電圧ＶＳとして０Ｖ、０．５Ｖ及び１Ｖの電圧を使用した。しかし、これに限定されず、これより多いレベルの電圧をソース電圧に使用することができる。そして、ドレイン電圧として−１Ｖと３Ｖを使用したが、ドレイン電圧としてソース電圧より低いレベルの第１ドレイン電圧を使用するか、またはソース電圧より高いレベルの電圧を使用してもよい。
【００８７】
また、本実施例によるキャパシタレスメモリ素子は、マルチビットの具現が可能である。
図１１は、一実施例によるキャパシタレスメモリ素子のマルチビット動作を説明するための概念断面図である。
【００８８】
図１１を参照すれば、ゲート電圧ＶＧとバックバイアス電圧ＶＢを変化させて第１ビット動作と第２ビット動作を行うことができる。また、各ビット動作でドレイン電圧ＶＤを変化させて、その出力状態を変化させることができる。
【００８９】
例えば、ゲート電極部１５０に２Ｖのゲート電圧ＶＧを印加し、ソース領域１６０に接地電圧ＧＮＤをソース電圧ＶＳとして提供し、バックバイアスとして−２Ｖを提供した状態で、ドレイン領域１７０に３Ｖと−１Ｖを各々ドレイン電圧ＶＤとして印加し、第１ビットの動作を行う（図１１の（ａ）参照）。
【００９０】
また、ゲート電極部１５０に−２Ｖのゲート電圧ＶＧを印加し、ソース領域１６０に接地電圧ＧＮＤを提供し、バックバイアスＶＢとして２０Ｖを提供した状態でドレイン領域１７０に３Ｖと−１Ｖを各々ドレイン電圧ＶＤとして印加し、第２ビットの動作を行うことができるようになる（図１１の（ｂ）参照）。
【００９１】
すなわち、前記ゲート電極のゲート電圧として前記バイアス電圧と異なる極性の電圧を印加して第１ビットの動作を行い、前記ゲート電極と前記半導体基板に前記第１ビット動作と異なる極性のゲート電圧及びバイアス電圧を印加して第２ビットの動作を行うことができる。ここで、第２ビット動作時にバイアス電圧の絶対値が前記ゲート電圧の絶対値より大きいことが好ましい。
【００９２】
前述した実施例と変形例で説明したように、本発明のキャパシタレス（cap-less）メモリ素子は、少なくともゲート電極部１５０下側の第２層１４０下にチャネル層とのバレンスバンドエネルギー差によって電荷（すなわちホール）を貯蔵する第１層１３０を形成する。これにより、電荷の保有量だけでなく、保有時間を増大させることができる。
【００９３】
図１２は、一実施例によるチャネル層とストレージ層間のバレンスバンドエネルギー差とそれによるホール濃度を示すグラフである。
図１２のＡ１線は、本実施例のように、第２層１４０としてＳｉ層を使用し、第１層１３０としてＳｉＧｅ層を使用した場合のバレンスバンドエネルギー変化を示すグラフであり、図１２のＢ１線は、第２層１４０と第１層１３０を区分せずに、単一のＳｉ層で製作した場合のバレンスバンドエネルギー変化を示す比較例のグラフである。また、図１２のＡ２線は、第２層１４０としてＳｉ層を使用し、第１層１３０としてＳｉＧｅ層を使用した場合のホール濃度分布を示すグラフであり、図１２のＢ２線は、単一のＳｉ層内のホール濃度分布を示すグラフである。
【００９４】
図１２に示されたように、Ｂ１線の場合、エネルギー障壁が形成されていない。しかし、バレンスバンドＡ１線の場合、エネルギーが互いに異なるＳｉ層（すなわち第２層１４０）とＳｉＧｅ層（すなわち第１層１３０）との間にエネルギー障壁が形成されることを見られる。そのため、単一のＳｉ層だけを有する場合（図１２のＢ２線参照）よりＳｉ層とＳｉＧｅ層を有する場合（図１２のＡ２線参照）に、ホール濃度がさらに高い（約１００倍以上）ことが分かる。これは、前述したように、Ｓｉ層とＳｉＧｅ層との間にエネルギー障壁が形成され、ＳｉＧｅ層内のホールが容易に抜け出ないからである。
【００９５】
本実施例では、このようなエネルギー障壁のサイズ（すなわち第２層１４０と第１層１３０間のバレンスバンドエネルギー差）を、第１層１３０内のＧｅ濃度を調節することによって制御することができる。
【００９６】
図１３は、一実施例のストレージ層内のＧｅ濃度によるバレンスバンドエネルギー差を示すグラフである。
図１３のＣ１線は、ＳｉＧｅ層（すなわち第１層１３０）を形成せず、全体をＳｉ層で形成した場合のバレンスバンドエネルギーを示す比較例のグラフである。図１３のＣ２線は、ＳｉＧｅ層（すなわち第１層１３０）内のＧｅ濃度が３０ａｔ％である場合のバレンスバンドエネルギーを示すグラフであり、Ｃ３線は、Ｇｅの濃度が６０ａｔ％である場合のバレンスバンドエネルギーを示すグラフであり、Ｃ４線は、Ｇｅの濃度が９０ａｔ％である場合のバレンスバンドエネルギーを示すグラフである。
【００９７】
図１３のグラフのように、第１層１３０内のＧｅ濃度が増加するほど、第１層１３０と第２層１４０間のエネルギー差が大きく現われることが分かる。エネルギー差が大きいほどさらに多い量のホールを閉じ込むことができ、素子のリテンション（retetion）特性が向上する。また、メモリマージンを向上させることができると共に、ＧＩＤＬ（Gate-Induced Drain Leakage）によるリテンションタイム減少を抑制することができる。ここで、第１層１３０内のＧｅ濃度は、９５ａｔ％以下に維持することが好ましい。さらに、前記Ｇｅ濃度は、９０ａｔ％以下を維持することが好ましい。また、第１層１３０内のＧｅ濃度は、１０ａｔ％以上に維持することが好ましい。Ｇｅ濃度がこれより低い場合には、第１層１３０と第２層１４０間のバレンスバンドエネルギー差が小さくなり、ホールを円滑に閉じ込めることができない問題が発生する。さらに、Ｇｅ濃度は、２０ａｔ％以上に維持することが好ましい。ここで、Ｇｅ濃度によって第１層１３０と第２層１４０間の界面特性が変化するようになる。したがって、前記範囲内に維持することが好ましい。しかし、第１層１３０内のＧｅ濃度が１００ａｔ％である場合も可能である。
【００９８】
図１４は、一実施例と変形例によるメモリマージンを説明するためのグラフであり、図１５は、一実施例と変形例によるホール保有時間を説明するためのグラフである。
図１４及び図１５のグラフにおいて比較例は、第１層１３０を形成しない構造を示す。実施例と第１〜第３変形例は、前述した図１〜図４で説明した構造を示す。ここで、前記実施例と第１〜第３変形例では、第１層１３０内のＧｅ濃度を５０ａｔ％に設定し、メモリマージンとホールの保有時間を測定したものである。図１４及び図１５は、バックバイアスによるメモリマージンとホールの保有時間を測定したものである。この時、トランジスタのＷ／Ｌは、１／１μｍである。これは、常温（約２５℃）で測定した値である。
【００９９】
ここで、図１４を参照すれば、第１層１３０を形成しない比較例に比べて第１層１３０が形成された実施例と第１〜第３変形例のメモリマージンが増大することが分かる。すなわち第３変形例は、約２．６倍のメモリマージンを有することが分かる。
【０１００】
また、図１５を参照すれば、第１層１３０を形成しない比較例に比べて第１層１３０が形成された実施例と第１〜第３変形例のホール保有時間が増大されることが分かる。すなわち、第３変形例は、５８９ｍｓｅｃであって、比較例に比べて約２倍のホール保有時間を有することが分かる。
【０１０１】
また、図１４及び図１５を参照すれば、素子に印加されたバックバイアス電圧が負の方向に増加するほどメモリマージンとセル保有時間が増加することが分かる。特に実施例と第２変形例の場合、バックバイアス電圧に大きく依存しないことが分かる。
【０１０２】
このように本発明のキャパシタレスメモリ素子は、第１層１３０内でホールをトラップさせることによって、ホール保有時間を増大させ、メモリマージンを向上させることができる。
【０１０３】
また、本実施例のキャパシタレスメモリ素子は、第１層１３０のＧｅ濃度によってメモリマージンとバレンスバンドエネルギー差、そして電荷の保有時間が変化することができる。
【０１０４】
図１６は、第３変形例によるストレージ層内のＧｅ濃度によるメモリマージンとバレンスバンドエネルギー差を示すグラフであり、図１７は、第３変形例によるストレージ層内のＧｅ濃度による電荷保有時間を示すグラフである。
【０１０５】
この時、図１６及び図１７では、Ｓｉを約５０ｎｍ厚さで、ＳｉＧｅを約４０ｎｍ厚さで製作した状態で、各々ＳｉＧｅ層内のＧｅ濃度を０ａｔ％から８０ａｔ％まで増加させて、それによるメモリマージンと電荷保有時間を測定したグラフである。測定時にバックバイアス電圧を−５Ｖ印加した。
【０１０６】
図１６の円形点Ｄ１は、Ｇｅ濃度によるメモリマージンを示す値である。円形点を見れば、Ｇｅの濃度が増加するほどメモリマージンが増大されることが分かる。ここで、Ｇｅ濃度が０ａｔ％の場合より８０ａｔ％に増大させた場合、メモリマージンが約４倍増加することが分かる。また、図１６のＤ２線は、Ｇｅ濃度によるＳｉ層とＳｉＧｅ層間のバレンスバンドエネルギー差を示すグラフである。Ｄ２線を見れば、Ｇｅの濃度が増加するほど２つの層間のバレンスバンドエネルギー差が増加することが分かる。また、図１７のＤ３線は、２５℃の温度でＧｅ濃度による電荷保有時間を測定したものであり、Ｄ４線は、８５℃でのＧｅ濃度による電荷保有時間を測定したグラフである。前記Ｄ３及びＤ４線を見れば、Ｇｅの濃度が増加するほど電荷保有時間が増加することが分かる。また、２５℃の温度でＧｅの濃度が約７０ａｔ％以上である場合には、電荷保有時間が１秒以上になることが分かる。すなわち、Ｇｅの濃度が０ａｔ％である場合には、電荷保有時間が約２８５ｍｓｅｃであったが、Ｇｅの濃度が８０ａｔ％では、電荷保有時間が１２２８ｍｓｅｃと約４倍増加することが分かる。
【０１０７】
本実施例のキャパシタレスメモリ素子は、読み取り電圧でバックバイアス依存性を低減することができる。
図１８は、一実施例によるキャパシタレスメモリ素子のドレイン電圧−電流変化を示すグラフであり、図１９は、比較例によるキャパシタレスメモリ素子のドレイン電圧−電流変化を示すグラフである。
【０１０８】
図１８及び図１９は、各々バックバイアス電圧を０Ｖ、−１Ｖ、−２Ｖ、−３Ｖ、−４Ｖ及び−５Ｖを印加して測定されたドレイン電圧−電流変化を示すグラフであり、図１８及び図１９のＶＢ０は、バックバイアス電圧として０Ｖを印加したものであり、ＶＢ１は−１Ｖ、ＶＢ２は−２Ｖ、ＶＢ３は−３Ｖ、ＶＢ４は−４Ｖ及びＶＢ５は−５Ｖを印加した状態の電圧−電流変化を示すグラフである。図１８は、本発明の実施例による構造において第１層１３０内のＧｅ濃度を３０ａｔ％にし、第２層１４０の厚さを２０ｎｍにし、第１層１３０の厚さを７０ｎｍにした。図１９の比較例は、第１層１３０が形成されず、約９０ｎｍ厚さのＳｉ層だけを形成したキャパシタレスのメモリ素子の電圧−電流変化を測定したものである。
【０１０９】
図１９の比較例では、同一ドレイン電圧でバックバイアス電圧によって電流の変化量が約１２μＡであったが、図１８の本発明の実施例では、同一ドレイン電圧でバックバイアス電圧によって電流の変化量が９μＡであって、比較例に比べて３／４倍減少した。本実施例のキャパシタレスメモリ素子が比較例に比べてバックバイアス電圧に対する依存度が低いことが分かる。
【０１１０】
また、第２及び第３変形例によるキャパシタレスメモリ素子の場合、第１層１３０上側の第２層１４０としてストレインドＳｉ層を使用することによって、チャネル領域Ｃの電子移動度を増大させることができる。
【０１１１】
また、本実施例によるキャパシタレスメモリ素子の構造は、前述した実施例と第１〜第３変形例に限定されず、多様な変形が可能である。
図２０〜図２３は、第４〜第７変形例によるキャパシタレスメモリ素子を示す図である。
【０１１２】
第４変形例によるキャパシタレスメモリ素子は、図２０に示されたように、基板１１０上に絶縁層１２０、第１層１３０及び第２層１４０が順次に積層される。また、第２層１４０の一部領域が凹設され、凹設された領域の上側にゲート電極部１５０が形成される。また、凹設された領域の両側の上部（すなわちゲート電極部１５０の両側）にソース及びドレイン領域１６０、１７０が形成される。このようにゲート電極部１５０の一部が第２層１４０の内側に突出延長されることができる。また、ソース及びドレイン領域１６０が第２層１４０上側の領域に位置することもできる。
【０１１３】
また、第５変形例によるキャパシタレスメモリ素子は、図２１に示されたように、絶縁層１２０の一部を除去し、第１層１３０と半導体基板１１０を連結する連結層１３１をさらに具備する。このような連結層１３１により、第１層１３０を半導体基板１１０から成長させて、絶縁層１２０の上側に第１層１３０を形成することができる。このために、半導体基板１１０の上側に絶縁層１２０を形成する。次に、絶縁層１２０の一部をエッチングし、半導体基板１１０の一部を露出する溝を形成する。次に、蒸着工程を通じて第１層１３０を形成するものの、まず、溝の内側に連結層１３１を形成し、継続的蒸着を実行して第１層１３０を形成する。これにより、別途のボンディングや剥離工程を行うことなく、絶縁層１２０上にＳｉＧｅを含む第１層１３０を形成することができる。
【０１１４】
また、第６変形例によるキャパシタレスメモリ素子は、図２２に示されたように、絶縁層１２０上側の一部領域にバーまたは島形状の第１層１３０を形成する。また、第１層１３０の少なくとも３面を取り囲む第２層１４０と、第２層１４０を取り囲むゲート絶縁膜１５１を形成する。次に、絶縁層１２０とゲート絶縁膜１５１に当接するように、第２層１４０の側壁面領域にゲート電極１５２を形成する。次に、ゲート電極１５２両側の第２層１４０及び第１層１３０内にイオン注入を行い、ソース及びドレイン領域１６０、１７０を形成する。これにより、素子の構造を簡略化することができ、素子の高さを低減することができる。また、第１層１３０を第２層１４０で取り囲むことによって、第１層１３０内の電荷貯蔵能力を増大させることができる。
【０１１５】
また、第７変形例によるキャパシタレスメモリ素子は、図２３に示されたように、絶縁層１２０上側の一部領域にバーまたは島形状の第１層１３０を形成し、第１層１３０を取り囲む第２層１４０を形成する。第２層１４０の一部領域に第２層１４０の少なくとも３面を取り囲むゲート絶縁膜１５１とゲート電極１５２を順次に形成する。また、ゲート電極１５２両側の第２層１４０及び第１層１３０にイオン注入を行い、ソース及びドレイン領域１６０、１７０を形成する。このようにゲート電極１５２で第２層１４０を取り囲む形状で製作し、チャネルの長さ及び断面積を拡張させることができる。
【０１１６】
本発明を添付の図面と前述した好ましい実施例を参照して説明したが、本発明は、それに限定されず、後述する特許請求の範囲によって限定される。したがって、本技術分野における通常の知識を有する者なら後述される特許請求の範囲の技術的思想を逸脱しない範囲内で本発明を多様に変形及び修正することができる。
【符号の説明】
【０１１７】
１１０  半導体基板
１２０  絶縁層
１３０  ストレージ層
１４０  チャネル層
１５０  ゲート電極部
１６０  ソース領域
１７０  ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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