(57)【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）であって、該ＩＣは、
第１のクロック信号を受信するように連結されたスプリッタ回路であって、該スプリッタ回路は、該第１のクロック信号に基づいて第２のクロック信号および第３のクロック信号を発生させ、該スプリッタは、該第１のクロック信号を受信するように連結されたパスゲートを備え、該パスゲートは、該第２のクロック信号を発生させる、スプリッタ回路と、
該第２のクロック信号を受信するように連結された第１の遅延回路であって、該第１の遅延回路は、該第２のクロック信号を遅延させて、第２の遅延したクロック信号を発生させる、第１の遅延回路と、
該第３のクロック信号を受信するように連結された第２の遅延回路であって、該第２の遅延回路は、該第３のクロック信号を遅延させて、第３の遅延したクロック信号を発生させる、第２の遅延回路と、
該第２の遅延したクロック信号および該第３の遅延したクロック信号を受信するように連結された補正器回路であって、該補正器回路は、該第１のクロック信号に対して５０％のデューティサイクルを有するクロック出力信号を発生させる、補正器回路と
を備える、ＩＣ。
【請求項２】
複数の前記補正器回路の各々から前記クロック出力信号を受信するように連結された第１のセレクタ回路であって、該第１のセレクタ回路は、該複数の補正器回路のうちの１つから、第１の補正されたクロック出力信号を選択および出力する、第１のセレクタ回路と、
該複数の補正器回路の各々から該クロック出力信号を受信するように連結された第２のセレクタ回路であって、該第２のセレクタ回路は、該複数の補正器回路のうちの別の１つから、第２の補正されたクロック出力信号を選択および出力する、第２のセレクタ回路と
をさらに備える、請求項１に記載のＩＣ。
【請求項３】
前記第２の補正されたクロック出力信号は、前記出力された第１の補正されたクロック出力信号に対して位相シフトしている、請求項２に記載のＩＣ。
【請求項４】
前記第１の補正されたクロック出力信号および前記第２の補正されたクロック出力信号は、位相整列から実質的に９０度外れている、請求項２に記載のＩＣ。
【請求項５】
前記第１および第２の補正されたクロック出力信号を受信するように連結された複数のストレージ回路をさらに備え、該複数のストレージ回路は、該第１および第２の補正されたクロック出力信号のエッジを遷移させることによってトリガされる、請求項２に記載のＩＣ。
【請求項６】
前記補正器回路は、ＳＲラッチを備える、請求項１に記載のＩＣ。
【請求項７】
前記スプリッタ回路は、前記第１のクロック信号を受信するように連結されたインバータを備え、該インバータは、前記第３のクロック信号を発生させ、該第３のクロック信号は、前記第２のクロック信号の反転信号である、請求項１に記載のＩＣ。
【請求項８】
前記第１および第２の遅延回路は各々、直列に連結された複数のバッファを含む、請求項１に記載のＩＣ。
【請求項９】
デューティサイクル補正器回路であって、該デューティサイクル補正器回路は、
第１のクロック信号を受信するように連結された第１のパルス発生器回路であって、該第１のパルス発生器回路は、該第１のクロック信号に基づいて第１のパルス信号を発生させる、第１のパルス発生器回路と、
第２のクロック信号を受信するように連結された第２のパルス発生器回路であって、該第２のパルス発生器回路は、該第２のクロック信号に基づいて第２のパルス信号を発生させる、第２のパルス発生器回路と、
該第１および第２のパルス信号を受信するように連結されたラッチであって、該ラッチは、クロック入力信号に対して５０％のデューティサイクルを有するクロック出力信号を発生させる、ラッチと
を備え、
該第１および第２のパルス発生器回路は各々、
該第１または第２のクロック信号のうちの１つを受信するように連結された設定可能遅延連鎖回路と、
該設定可能遅延連鎖の出力に連結されたインバータと、
該インバータの出力、および該第１または第２のクロック信号のうちの１つに連結された論理ゲートと
を備え、それにより、該第１および第２のパルス発生器の各々は、該クロック入力信号のパルスよりも小さい幅を有するパルスを発生させる、デューティサイクル補正器回路。
【請求項１０】
デューティサイクル補正器回路であって、該デューティサイクル補正器回路は、
第１のクロック信号を受信するように連結された第１のパルス発生器回路であって、該第１のパルス発生器回路は、該第１のクロック信号に基づいて第１のパルス信号を発生させる、第１のパルス発生器回路と、
第２のクロック信号を受信するように連結された第２のパルス発生器回路であって、該第２のパルス発生器回路は、該第２のクロック信号に基づいて第２のパルス信号を発生させる、第２のパルス発生器回路と、
該第１および第２のパルス信号を受信するように連結されたラッチであって、該ラッチは、クロック入力信号に対して５０％のデューティサイクルを有するクロック出力信号を発生させる、ラッチと
該クロック入力信号を受信するように連結されたスプリッタ回路であって、該スプリッタ回路は、該クロック入力信号を第３のクロック信号と第４のクロック信号とに分割する、スプリッタ回路と、
該第３および第４のクロック信号の各々を受信するように連結された遅延連鎖回路であって、該遅延連鎖回路は、該第３および第４のクロック信号を遅延させて、第３および第４の遅延したクロック信号を該第１および第２のクロック信号としてそれぞれ発生させる、遅延連鎖回路と
を備える、デューティサイクル補正器回路。
【請求項１１】
前記遅延回路は、直列に連結された複数のバッファと、該複数のバッファの各々から出力を受信するように連結されたセレクタ回路とを備える、請求項１０に記載のデューティサイクル補正器回路。
【請求項１２】
前記第２のクロック信号は、前記第１のクロック信号の反転信号である、請求項９に記載のデューティサイクル補正器回路。
【請求項１３】
前記第１のパルス信号は、前記ラッチをセットし、前記第２のパルス信号は、該ラッチをリセットする、請求項９に記載のデューティサイクル補正器回路。
【請求項１４】
前記設定可能遅延連鎖回路は、前記第１および第２のパルス信号の幅を制御する、請求項９に記載のデューティサイクル補正器回路。
【請求項１５】
スプリッタ回路と遅延回路と第１のパルス発生器回路と第２のパルス発生器回路とラッチとを備える集積回路（ＩＣ）の作動方法であって、該方法は、
該スプリッタ回路が、第１のクロック信号を分割することにより、第２および第３のクロック信号を発生させることと、
該遅延回路が、該第２および第３のクロック信号に遅延を適用することにより、該第２および第３のクロック信号から第２および第３の遅延したクロック信号を発生させることと、
該第１のパルス発生器回路が、該第２の遅延したクロック信号に基づいて第１のパルス信号を発生させることであって、該第１のパルス信号は、該第２のクロック信号の遷移に従って第１の論理レベルから第２の論理レベルまで遷移する、ことと、
該第２のパルス発生器回路が、該第３の遅延したクロック信号に基づいて第２のパルス信号を発生させることであって、該第２のパルス信号は、該第３のクロック信号の遷移に従って該第１の論理レベルから該第２の論理レベルまで遷移する、ことと、
該ラッチが、該第１のクロック信号に対して５０％のデューティサイクルを有するクロック出力信号を発生させることであって、該クロック出力信号は、該第１のクロック信号に対して位相シフトしている、ことと
を含む、方法。
【請求項１６】
前記第１のパルス信号の幅は、前記第２のクロック信号の幅の半分未満である、請求項１５に記載の方法。
【請求項１７】
前記クロック出力信号の立ち上がりエッジは、前記第１のパルス信号の立ち上がりエッジと実質的に同時に生じ、該出力クロック信号の立ち下がりエッジは、前記第２のパルス信号の立ち上がりエッジと実質的に同時に生じる、請求項１５に記載の方法。
【請求項１８】
前記第３のクロック信号は、前記第２のクロック信号の反転信号である、請求項１５に記載の方法。
【請求項１９】
前記第１および第２のパルス信号を発生させることは、前記第２のクロック信号が、前記第１の論理レベルから前記第２の論理レベルまで遷移するときに、前記ラッチをセットすることと、前記第３のクロック信号が、該第１の論理レベルから該第２の論理レベルまで遷移するときに、該ラッチをリセットすることとを含む、請求項１５に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
デジタル回路において、クロック信号は、回路内の異なる部品の間および異なる回路の間での通信を同期させる。クロック信号と協働するように設計された回路は、クロック信号の立ち上がりまたは立ち下がりエッジにおいて応答し得る。単一データレート（ＳＤＲ）メモリインターフェースは、通常、立ち上がりまたは立ち下がりエッジのいずれかのみを利用してデータを転送する。一方、ダブルデータレート（ＤＤＲ）メモリインターフェースは、クロック信号の立ち上がりエッジおよび立ち下がりエッジの両方においてデータを転送する。したがって、ＤＤＲメモリインターフェースにおけるデータ転送レートは、通常のＳＤＲメモリインターフェースの転送レートの２倍の速さである。
【０００２】
データレートの増加に伴って、有効データが捕捉され得るウィンドウのサイズが縮小され、潜在的にデータの損失につながり得るので、デューティサイクルの歪みが問題となる場合がある。デューティサイクルは、クロックまたはシステムが、「アクティブ」状態にある時間の一部である。非対称デューティサイクルは、システム内のすべてのクロックの同期をより困難にするだろうため、実質的に対称であるデューティサイクルが、最高速度用途に対して要求される。対称デューティサイクルまたは５０％のデューティサイクルとは、各クロック周期が等しい高い周期と低い周期とを有することを意味する。言い換えると、５０％のデューティサイクルを有するクロック信号は、論理１においてクロック周期の半分を費やし、論理０において残りの半分を費やす。
【０００３】
種々のデューティサイクル補正技法は、通常、デューティサイクルの歪みを補正するために採用される。クロック信号の立ち上がりおよび立ち下がりエッジを遅延させることができる静的遅延連鎖が一般に使用される。しかしながら、デューティサイクルの歪みは、通常、デバイス毎に異なるので、１つの静的遅延セットを使用して異なるデバイスにおけるデューティサイクルの歪みを補正することは困難である。また、異なるプロセス、電圧、および温度（ＰＶＴ）の条件下において動作するデバイスに対する正確なセットを見つけることは困難であり、何故なら、デューティサイクルの歪みも異なるＰＶＴ条件下において変動するからである。
特許文献１は、入力クロック信号を受信し、遅延が入力クロックにロックされた出力クロック信号を生成する遅延ロックループ回路であって、電圧制御遅延ライン（ＶＣＤＬ）、マルチプレクサ、位相検出制御ループ、位相選択制御ループを含む遅延ロックループ回路を開示する。ＶＣＤＬは、一セットのマルチ位相遅延クロック信号を生成する。マルチプレクサは、選択信号に基づいて、出力クロック信号として、遅延クロック信号のうちの１つを選択する。位相検出制御ループは、入力および出力クロック信号間の位相差を測定し、ＶＣＤＬを駆動するための制御電圧を生成する。位相選択制御ループは、制御電圧を測定し、制御電圧に基づいて選択信号を生成し、マルチプレクサに、現在選択されている遅延クロック信号に対して位相遅延量を増大あるいは低減した遅延クロック信号を選択させるか、現在選択されている遅延クロック信号をホールドさせる。
特許文献２は、ＤＬＬクロック信号の位相を制御して、立ち上がりクロック信号および立ち下りクロック信号を生成するように構成される位相スプリッタと、制御信号に応答して立ち上がりクロック信号および立ち下りクロック信号を遅延させて、遅延した立ち上がりクロック信号および遅延した立ち下りクロック信号を生成するように構成されるクロック遅延ユニットと、遅延した立ち上がりクロック信号および遅延した立ち下りクロック信号のエッジタイミングに応答してトグルする補正立ち上がりクロック信号および補正立ち下りクロック信号を生成するように構成されるデューティ比補正ユニットと、補正立ち上がりクロック信号および補正立ち下りクロック信号のデューティサイクルを検出して、上記制御信号を生成するように構成される遅延制御ユニットとを含んでいるデューティサイクル補正回路を開示する。
特許文献３は、半導体メモリ装置内の高められた動作周波数をサポートする遅延ロックループを開示する。遅延ロックループにおいて使用される出力ドライバーは、遅延ロックループからの出力を受信して、読み出しコマンドに対応する読み出しデータを出力するための第１のＤＬＬクロックを生成する第１のドライビングブロックと、遅延ロックループからの出力を受信して、書き込み動作中の電流消費を低減するための第２のＤＬＬクロックを生成する第２のドライビングブロックとを備え、第１のドライビングブロックは、第２のドライビングブロックよりも大きな遅延量を有する。
特許文献４は、第１および第２の遅延クロックデューティ比のデューティ比を補正して第１および第２の補正クロックを生成するデューティ比補正ユニットを含むＤＬＬ回路を開示する。デューティ比検出ユニットは、第１および第２の補正クロックのデューティ比を検出し、それにより、第１および第２の検出信号を生成する。電圧比較ユニットは、第１および第２の検出信号のレベルを比較し、それにより、第１のファイン制御信号を生成する。動作モード設定ユニットは、ロック完了信号および第２のファイン制御信号を生成する。スイッチングユニットは、ロック完了信号がイネーブルされているか否かに従って、第１のファイン制御信号または第２のファイン制御信号を選択的に遅延制御ユニットに送信する。
【先行技術文献】
【特許文献】
【特許文献１】  米国特許第７，２３６，０２８号明細書
【特許文献２】  米国特許出願公開第２００９／０２３１００６号明細書
【特許文献３】  米国特許第７，３６５，５８３号明細書
【特許文献４】  米国特許出願公開第２００８／０１６４９２０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、異なるＰＶＴ条件下において動作する異なるデバイスにおけるデューティサイクルの歪みを自動的に補正することができるデューティサイクル補正器回路を有することが望ましい。このことは、本発明が生じることの背景にある。
【課題を解決するための手段】
【０００５】
本発明の実施形態は、集積回路（ＩＣ）内のデューティサイクルの歪みを補正するための回路および方法を含む。
【０００６】
本発明は、プロセス、装置、システム、デバイス、またはコンピュータ可読媒体上の方法等、数多くの方法で実現することができることを理解されたい。以下、本発明のいくつかの発明的実施形態を説明する。
【０００７】
一実施形態において、補正器回路を有するＩＣが開示される。ＩＣは、クロック信号を受信し、クロック信号を２つの異なるクロック信号に分割するスプリッタ回路を含む。一実施形態において、クロック信号のうちの一方は、他方の反転したバージョンである。クロック信号はそれぞれ遅延回路に連結される。遅延回路はそれぞれ対応するクロック信号の遅延したバージョンを発生させる。補正器回路は、クロック信号の遅延したバージョンの両方に連結され、クロック信号の遅延したバージョンに基づいてクロック出力信号を発生させる。発生させられたクロック出力信号は、補正されたデューティサイクルを有する。
【０００８】
本発明によるさらに別の実施形態において、デューティサイクル補正器回路が提供される。回路は、ラッチと、パルス発生器回路とを含む。パルス発生器回路の１つは、第１のクロック信号を受信するように連結される。第１のパルス信号は、第１のクロック信号に基づいて、パルス発生器回路によって発生させられる。別のパルス発生器回路は、第２のクロック信号を受信するように連結される。第２のパルス信号は、第２のクロック信号に基づいてパルス発生器回路によって発生させられる。ラッチは、２つのパルス信号を受信し、２つのパルス信号に基づいて補正されたデューティサイクルを有するクロック出力信号を発生させる。
【０００９】
本発明による代替実施形態において、ＩＣを動作させる方法が提供される。方法は、クロック信号を２つの異なるクロック信号に分割するステップを含む。遅延が、２つのクロック信号の各々に適用されることにより、２つのクロック信号の遅延したバージョンを発生させる。２つのパルス信号は、２つのクロック信号の遅延したバージョンのそれぞれに基づいて発生させられる。発生させられたパルス信号は、対応するクロック信号の遅延したバージョンの遷移に基づいて、１つの論理レベルから別の論理レベルまで遷移する。補正されたデューティサイクルを有するクロック出力は、第１および第２のパルス信号に基づいて発生させられる。
【００１０】
本発明の他の側面は、本発明の原理の一例として示される添付図面に関連してなされる、以下の発明を実施するための形態から明らかになるであろう。
本願明細書は、例えば、以下の項目も提供する。
（項目１）
集積回路（ＩＣ）であって、該ＩＣは、
第１のクロック信号を受信するように連結されるスプリッタ回路であって、該スプリッタ回路は、該第１のクロック信号に基づいて第２のクロック信号および第３のクロック信号を発生させる、スプリッタ回路と、
該第２のクロック信号を受信するように連結される第１の遅延回路であって、該第１の遅延回路は、該第２のクロック信号の遅延したバージョンを発生させる、第１の遅延回路と、
該第３のクロック信号を受信するように連結される第２の遅延回路であって、該第２の遅延回路は、該第３のクロック信号の遅延したバージョンを発生させる、第２の遅延回路と、
該第２および第３のクロック信号の該遅延したバージョンを受信するように連結される補正器回路であって、該補正器回路は、該第１のクロック信号に対して修正されたデューティサイクルを有するクロック出力信号を発生させる、補正器回路と
を備える、ＩＣ。
（項目２）
複数の前記補正器回路の各々から前記クロック出力信号を受信するように連結される第１のセレクタ回路であって、該第１のセレクタ回路は、該複数の補正器回路のうちの１つから、第１の補正されたクロック出力信号を選択および出力する、第１のセレクタ回路と、
該複数の補正器回路の各々から該クロック出力信号を受信するように連結される第２のセレクタ回路であって、該第２のセレクタ回路は、該複数の補正器回路のうちの別の１つから、第２の補正されたクロック出力信号を選択および出力する、第２のセレクタ回路と
をさらに備える、項目１に記載のＩＣ。
（項目３）
前記第２の補正されたクロック出力信号は、前記出力された第１の補正されたクロック出力信号の位相シフトしたバージョンである、項目２に記載のＩＣ。
（項目４）
前記第１の補正されたクロック出力信号および前記第２の補正されたクロック出力信号は、位相整列から実質的に９０度外れている、項目２に記載のＩＣ。
（項目５）
前記第１および第２の補正されたクロック出力信号を受信するように連結される複数のストレージ回路をさらに備え、該複数のストレージ回路は、該第１および第２の補正されたクロック出力信号のエッジを遷移させることによってトリガされる、項目２に記載のＩＣ。
（項目６）
前記補正器回路は、ＳＲラッチを備える、項目１に記載のＩＣ。
（項目７）
前記スプリッタ回路は、
前記第１のクロック信号を受信するように連結されるパスゲートであって、該パスゲートは、前記第２のクロック信号を発生させる、パスゲートと、
該第１のクロック信号を受信するように連結されるインバータであって、該インバータは、前記第３のクロック信号を発生させ、該第３のクロック信号は、該第２のクロック信号の反転したバージョンである、インバータと
を備える、項目１に記載のＩＣ。
（項目８）
前記第１および第２の遅延回路は各々、直列に接続された複数のバッファを含む、項目１に記載のＩＣ。
（項目９）
デューティサイクル補正器回路であって、該回路は、
第１のクロック信号を受信するように連結される第１のパルス発生器回路であって、該第１のパルス発生器回路は、該第１のクロック信号に基づいて第１のパルス信号を発生させる、第１のパルス発生器回路と、
第２のクロック信号を受信するように連結される第２のパルス発生器回路であって、該第２のパルス発生器回路は、該第２のクロック信号に基づいて第２のパルス信号を発生させる、第２のパルス発生器回路と、
該第１および第２のパルス信号を受信するように連結されるラッチであって、該ラッチは、クロック入力信号に対して修正されたデューティサイクルを有するクロック出力信号を発生させる、ラッチと
を備える、回路。
（項目１０）
前記クロック入力信号を受信するように連結されるスプリッタ回路であって、該スプリッタ回路は、該クロック入力信号を第３のクロック信号と第４のクロック信号とに分割する、スプリッタ回路と、
該第３および第４のクロック信号の各々を受信するように連結される遅延連鎖回路であって、該遅延連鎖回路は、該第３および第４のクロック信号の各々に対して遅延したバージョンを前記第１および第２のクロック信号としてそれぞれ発生させる、遅延連鎖回路と
をさらに備える、項目９に記載のＩＣ。
（項目１１）
前記遅延回路は、直列に連結された複数のバッファと、該複数のバッファの各々から出力を受信するように連結されるセレクタ回路とを備える、項目１０に記載のＩＣ。
（項目１２）
前記第２のクロック信号は、前記第１のクロック信号の反転したバージョンである、項目９に記載のＩＣ。
（項目１３）
前記第１のパルス信号は、前記ラッチをセットし、前記第２のパルス信号は、該ラッチをリセットする、項目９に記載のＩＣ。
（項目１４）
前記第１および第２のパルス発生器回路は各々、
前記第１または第２のクロック信号のうちの１つを受信するように連結される設定可能遅延連鎖回路と、
該設定可能遅延連鎖の出力に連結されるインバータと、
該インバータの出力、および該第１または第２のクロック信号のうちの１つに連結される論理ゲートと
を備え、それにより、前記第１および第２のパルス発生器の各々は、前記クロック入力信号のパルスよりも小さい幅を有するパルスを発生させる、項目９に記載のＩＣ。
（項目１５）
前記設定可能遅延連鎖回路は、前記第１および第２のパルス信号の幅を制御する、項目１４に記載のＩＣ。
（項目１６）
集積回路（ＩＣ）を動作させる方法であって、該方法は、
第１のクロック信号を分割することであって、それにより、第２および第３のクロック信号を発生させる、ことと、
該第２および第３のクロック信号に遅延を適用することであって、それにより、該第２および第３のクロック信号の遅延したバージョンを発生させる、ことと、
該第２のクロック信号の該遅延したバージョンに基づいて第１のパルス信号を発生させることであって、該第１のパルス信号は、該第２のクロック信号の遷移に従って第１の論理レベルから第２の論理レベルまで遷移する、ことと、
該第３のクロック信号の該遅延したバージョンに基づいて第２のパルス信号を発生させることであって、該第２のパルス信号は、該第３のクロック信号の遷移に従って該第１の論理レベルから該第２の論理レベルまで遷移する、ことと、
該第１のクロック信号に対して修正されたデューティサイクルを有するクロック出力信号を発生させることと
を含む、方法。
（項目１７）
前記第１のパルス信号の幅は、前記第２のクロック信号の幅の半分未満である、項目１６に記載の方法。
（項目１８）
前記クロック出力信号の立ち上がりエッジは、前記第１のパルス信号の立ち上がりエッジと実質的に同時に生じ、該出力クロック信号の立ち下がりエッジは、前記第２のパルス信号の立ち上がりエッジと実質的に同時に生じる、項目１６に記載の方法。
（項目１９）
前記クロック出力信号は、前記第１のクロック信号の位相シフトしたバージョンである、項目１６に記載の方法。
（項目２０）
前記第３のクロック信号は、前記第２のクロック信号の反転したバージョンである、項目１６に記載の方法。
（項目２１）
前記第１および第２のパルス信号を発生させることは、前記第２のクロック信号が、前記第１の論理レベルから前記第２の論理レベルまで遷移するときに、ラッチをセットすることと、前記第３のクロック信号が、該第１の論理レベルから該第２の論理レベルまで遷移するときに、該ラッチをリセットすることとを含む、項目１６に記載の方法。
【００１１】
本発明は、添付図面に関連してなされる以下の説明を参照することによって最良に理解することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、イーブンでないデューティサイクルを有するクロック信号の例示的波形と、イーブンなデューティサイクルを有するクロック信号の例示的波形を示す。
【図２Ａ】図２Ａは、限定ではなく、例示として意図されるが、本発明による、一実施形態として、ＩＣ内のメモリインターフェースのためのデューティサイクル補正器回路を有する例示的回路を示す。
【図２Ｂ】図２Ｂは、限定ではなく、例示として意図されるが、本発明による、一実施形態として、メモリインターフェース読み出しパス回路を示す。
【図３】図３Ａは、限定ではなく、例示として意図されるが、本発明による、一実施形態として、レベリングブロックのより詳細な表現を示す。図３Ｂは、限定ではなく、例示として意図されるが、本発明による、一実施形態として、遅延連鎖のより詳細な表現を示す。
【図４】図４は、限定ではなく、例示として意図されるが、本発明による、一実施形態として、補正器回路のより詳細な表現を示す。
【図５】図５Ａは、限定ではなく、例示として意図されるが、本発明による、一実施形態として、スプリッタ回路のより詳細な表現を示す。図５Ｂは、限定ではなく、例示として意図されるが、パルス発生器回路のより詳細な表現を示す。図５Ｃは、限定ではなく、例示として意図されるが、本発明における一実施形態として、ラッチの詳細な表現を示す。
【図６】図６は、限定ではなく、例示として意図されるが、クロック信号、クロック信号の反転したバージョン、セットパルス信号、リセットパルス信号、およびクロック出力信号間の関係を説明する、例示的波形を示す。
【図７】図７は、限定ではなく、例示として意図されるが、本発明による、別の実施形態として、ＩＣを動作させるための方法フローを示す簡略化されたフロー図である。
【発明を実施するための形態】
【００１３】
本発明の実施形態は、集積回路（ＩＣ）内のデューティサイクルの歪みを補正するための回路および方法を含む。
【００１４】
しかしながら、本発明が、これらの特定の詳細のうちの一部または全てを伴わずに実施され得ることは、当業者に明らかになるであろう。他の例では、本発明が不必要に不明瞭になることを避けるために、周知のプロセス動作は詳細に説明されていない。
【００１５】
本明細書において説明される実施形態は、ＩＣ内のデューティサイクルの歪みを補正し、全ＰＶＴの範囲にわたって、約５０％のデューティサイクルを有するクロック信号を発生させるための回路および技法を提供する。高速用途、例えば、ＤＤＲ３等の高速メモリインターフェースにおいて、５０％または略５０％のデューティサイクルは、伝送ウィンドウが、データが適切に捕捉されることを保証するために十分に広いことが確実であるように要求されることを理解されたい。高速用途において、非対称デューティサイクルを有するクロック信号は、データ同期をより困難にし得る。開示される実施形態は、ＩＣデバイス内のクロック信号におけるデューティサイクルの歪みを容易に補正することができる動的デューティサイクル補正器回路を提供する。一実施形態は、クロック信号を２つの異なるクロック信号に分割し、２つのクロック信号を使用して、対称または実質的に対称である出力クロック信号を発生させる、ＩＣ内のデューティサイクル補正器回路を説明する。別の実施形態は、２つの信号パルスおよびラッチを使用して、実質的に対称であるクロック信号を発生させるデューティサイクル補正器回路を説明する。
【００１６】
図１は、非対称クロック信号の例示的波形１００および対称クロック信号の波形１１０を示す。波形１００は、各クロック周期の間、不均一な高周期と低周期とを有する。波形１００上に示される間隔Ｔは、クロック信号のクロック周期である。当業者は、１つのクロック周期が、ある立ち上がり／立ち下がりエッジから次の立ち上がり／立ち下がりエッジまでの周期を指すことを理解する。デューティサイクルパラメータは、各クロック周期の間の論理高出力の相対的持続時間を規定する。図１の波形１００に示されるように、各クロック周期Ｔは、その論理低の持続時間と比較して、比較的に短い論理高の持続時間を有する。前述のように、対称クロック信号は、実質的に、５０％のデューティサイクルを有する。言い換えると、各クロック周期Ｔは、等しいかまたは略等しい論理高と論理低との出力の持続時間を有するべきである。図１の例示的波形１１０は、対称クロック信号を示す。波形１１０上の各クロック周期Ｔは、高出力と低出力との等しい持続時間を有する。したがって、波形１１０は、５０％のデューティサイクルを有する対称クロック信号の波形である。
【００１７】
図２Ａは、限定ではなく、例示として意図されるが、本発明による一実施形態として、ＩＣ内のメモリインターフェースのためのデューティサイクル補正器回路を有する例示的回路２００を示す。当業者は、図２Ａの実施形態が、ＩＣ内のメモリインターフェースの書き込みパスを示し、出力ピン２５０Ａおよび２５０Ｂが、外部メモリモジュールに接続されてもよいことを理解されたい。当業者はまた、出力ピン２５０Ａおよび２５０Ｂが、それぞれ、データ（ＤＱ）ピンおよびデータストローブ（ＤＱＳ）ピンを表し得ることを理解されたい。図２Ａの実施形態は、論理ブロック２３０を通して、Ｉ／Ｏレジスタ２４０Ａおよび２４０Ｂに連結されるレベリングブロック２１０を示す。クロック信号２０２は、レベリングブロック２１０に連結される。一実施形態において、レベリングブロック２１０は、クロック信号２０２を受信するように連結される遅延連鎖を含む。例示的実施形態において、遅延連鎖は、クロック信号２０２の複数の遅延したバージョンを発生させる、直列に接続された複数のバッファである。遅延ロックループ（ＤＬＬ）２１５の出力２１２は、レベリングブロック２１０に連結される。図２Ａの実施形態において、ＤＬＬ２１５は、レベリングブロック２１０内の複数のバッファのそれぞれのイネーブル入力に連結されるが、その詳細は、後の段落において説明される。一実施形態において、レベリングブロック２１０は、電流不足遅延連鎖である。ＤＬＬ２１５は、レベリングブロック２１０に遅延セットを出力および送信し、各レベリング段階の遅延を制御し、遅延セットは、異なるＰＶＴ条件にわたって維持される。レベリングブロック２１０は、出力２１４として、クロック信号２０２の複数の遅延したバージョンを発生させる。
【００１８】
依然として図２Ａを参照すると、出力２１４は、補正器回路２２０に接続される。一実施形態において、補正器回路２２０の各々は、セット／リセット（ＳＲ）ラッチを含む。補正器回路２２０のそれぞれの出力は、セレクタ回路２３５Ａおよび２３５Ｂに連結される。それぞれ、セレクタ回路２３５Ａおよび２３５Ｂの選択入力２３４Ａおよび２３４Ｂは、セレクタ回路２３５Ａおよび２３５Ｂのための出力として、複数の入力２３１のいずれが選択されるかを制御する。出力２３７Ａおよび２３７Ｂは、それぞれ、Ｉ／Ｏレジスタ２４０Ａおよび２４０Ｂに連結される。Ｉ／Ｏレジスタ２４０Ａおよび２４０Ｂは、種々の論理要素に接続される複数のストレージ回路またはレジスタを含む。出力２３７Ａおよび２３７Ｂは、それぞれ、Ｉ／Ｏレジスタ２４０Ａおよび２４０Ｂ内のレジスタ２４４Ａ−２４４Ｈのクロック端子に接続される。一実施形態において、Ｉ／Ｏレジスタ２４４Ａ−２４４Ｈは、補正器回路２２０からのクロック出力信号のエッジによってトリガされる。図２Ａの実施形態において、出力２３７Ａは、レジスタ２４４Ａ−２４４Ｄのクロック端子に接続され、Ｉ／Ｏレジスタ２４０Ａ内のセレクタ回路２４２Ｃの入力２４３Ｃを選択する。レジスタ２４４Ａおよび２４４Ｂは、論理ゲート２４６Ａおよびセレクタ回路２４２Ａに連結され、出力バッファ２４５Ａのイネーブル端子２４９Ａを制御する。出力バッファ２４５Ａは、出力ピンＤＱ２５０Ａに連結される。レジスタ２４４Ｃおよび２４４Ｄは、セレクタ回路２４２Ｃおよび２４２Ｂを通して、出力バッファ２４５Ａに連結される。レジスタ２４４Ｂの入力端子２４ＩＢは、レジスタ２４４Ａの出力に連結される。当業者は、入力端子２４１Ａ、２４１Ｃ、および２４ＩＤが、論理高または論理低レベルのいずれかを提供し得る、ＩＣのコアに接続されてもよいことを理解されたい。当業者はまた、セレクタ回路２４２Ａおよび２４２Ｂが、レジスタ２４４Ａ−２４４Ｄ、論理ゲート２４６Ａ、およびセレクタ回路２４２Ｃを迂回するために使用されることができることを理解されたい。一実施形態において、選択入力２４３Ａおよび２４３Ｂは、静的値または構成ランダムアクセスメモリ（ＣＲＡＭ）ビットに接続され、それぞれ、セレクタ回路２４２Ａおよび２４２Ｂの出力を制御する。図２Ａの実施形態において、入力端子２４７Ａおよび２４７Ｂは、ＩＣのコアに連結される。当業者は、入力端子２４７Ａおよび２４７Ｂが、ＩＣのコア内のレジスタに接続されてもよいことを理解されたい。セレクタ回路２４２Ａの出力は、出力バッファ２４５Ａを有効および無効にし、セレクタ回路２４２Ｂの出力は、出力バッファ２４５Ａを介してＩ／Ｏレジスタ２４０Ａから出力ピンＤＱ２５０Ａに出力データを搬送する。
【００１９】
依然として、図２Ａを参照すると、Ｉ／Ｏレジスタ２４０Ｂは、Ｉ／Ｏレジスタ２４０Ａと類似性を共有する。簡潔にするために、Ｉ／Ｏレジスタ２４０Ａ内に図示され、前述された要素、例えば、レジスタ２４４Ｅ−２４４Ｆ、入力端子２４１Ｅ−２４１Ｈ、入力端子２４７Ｄおよび２４７Ｅ、選択入力２４３Ｄおよび２４３Ｅ、セレクタ回路２４２Ｄ−２４２Ｆおよび論理ゲート２４６Ｂは、ここでは反復または詳述されない。論理ブロック２３０のセレクタ回路２３５Ｂは、出力信号として、レベリングブロック２１０から、クロック信号の遅延したバージョンのうちの１つを選択する。一実施形態において、選択入力２３４Ｂは、ＩＣ内のコア論理ブロックに連結される。コア論理ブロックは、クロック信号２０２のための好適な位相を決定するために、較正プロセスの間、選択入力２３４Ｂを制御し、異なる位相を選択する。別の実施形態において、セレクタ回路２３５Ａの選択入力２３４Ａは、セレクタ回路２３５Ｂの選択に従って、出力２３７Ａとして、入力信号２３１のうちの１つを選択する。例えば、セレクタ回路２３５Ａは、セレクタ回路２３５Ｂの出力２３７Ｂとして選択される入力信号２３１の位相シフトしたバージョンを選択してもよい。例示的実施形態において、出力２３７Ａおよび２３７Ｂは、実質的に９０°位相が外れた状態で整列させられる。出力２３７Ｂは、Ｉ／Ｏレジスタ２４０Ｂ内のレジスタ２４４Ｅ−２４４Ｈのクロック端子に連結される。Ｉ／Ｏレジスタ２４０Ｂ内のセレクタ回路２４２Ｄおよび２４２Ｅの出力は、それぞれ、イネーブル端子２４９Ｂおよび出力バッファ２４５Ｂに接続される。出力バッファ２４５Ｂは、出力ピン２５０Ｂに接続される。一実施形態において、出力ピン２５０Ａおよび２５０Ｂは、それぞれ、ＤＱおよびＤＱＳピンであって、ＤＱおよびＤＱＳピンは両方とも、外部メモリモジュールに接続される。当業者は、ＤＱおよびＤＱＳ信号が、ＤＤＲメモリインターフェース内で使用されることを理解されたい。当業者はまた、ＩＣ内のメモリインターフェースが、メモリモジュールに書き込むとき、ＤＱＳが、ＤＱピンがデータをメモリモジュールに書き込まれたことをアサートすることを理解されたい。
【００２０】
図２Ｂは、限定ではなく、例示として意図されるが、本発明による一実施形態として回路２９０を示す。簡潔にするために、図２Ａに既に図示され、前述された要素、例えば、レベリングブロック２１０、ＤＬＬブロック２１５、補正器回路２２０、ならびにセレクタ回路２３５Ａおよび２３５Ｂは、ここでは詳述されない。当業者は、回路２９０は、ＩＣ内のメモリインターフェース回路の読み出しパスを表すことを理解されたい。したがって、周知の要素は、本発明を曖昧にしないように、詳述されない。一実施形態において、ピン２８０Ａおよび２８０Ｂは、外部メモリモジュールに接続され、ピン２８０Ａおよび２８０Ｂは、メモリモジュールからＩＣにデータを読み出す入力ピンである。そのような実施形態の１つでは、ピン２８０Ａは、ＤＱＳピンであってもよく、ピン２８０Ｂは、ＤＱピンであってもよい。ピン２８０Ａは、ピン２８０Ａから伝送された信号を受信する入力バッファ２６５Ａに連結される。入力バッファ２６５Ａからの信号は、遅延連鎖２７０に伝送される。一実施形態において、遅延連鎖２７０は、いくつかの直列に接続されたバッファを含み、入力信号の遅延したバージョンまたは位相シフトしたバージョンを生成する。補正器回路２２０は、位相シフトされたクロック信号内の歪みを補正し、実質的に５０％のデューティサイクルを有するクロック信号を生成する。遅延連鎖２７０からの出力は、補正器回路２２０に接続される。一実施形態において、遅延連鎖２７０からの出力は、入力信号の遅延したバージョン、および同じ信号の遅延したバージョンの反転したバージョンを含む。遅延連鎖２７０および補正器回路２２０の詳細は、それぞれ、図３Ｂおよび４に示され、後の段落で説明される。補正器回路２２０の出力は、論理ゲート２６４Ｂの入力端子およびレジスタ２６２Ｃのクロック端子のうちの１つに連結される。当業者は、レジスタ２６２Ｃのクロック端子が、一実施形態において、アクティブ低端子であることを理解されたい。言い換えると、図２Ｂの実施形態において、レジスタ２６２Ｃは、受信したクロック信号の立ち下がりエッジによってトリガされる。
【００２１】
図２Ｂの実施形態において、レジスタ２６２Ｃは、論理高信号を出力し、論理ゲート２６４Ｂの他の入力端子のうちの１つに接続される。セレクタ回路２３５Ｂは、ＤＱＳイネーブル信号を選択し、レジスタ２６２Ａおよび２６２Ｂを制御する。一実施形態において、ＤＱＳイネーブル信号はまた、ポストアンブルクロック信号として知られている。ポストアンブルクロック信号は、ＤＱＳイネーブル信号のための正確なタイミングを達成するように較正されているクロック信号であることを理解されたい。セレクタ回路２３５Ｂの出力は、セレクタ回路２６２Ａおよび２６２Ｂのクロック端子に接続される。セレクタ回路２６２Ａおよび２６２Ｂは、論理ゲート２６４Ａに連結され、レジスタ２６２Ｃのクリア端子を制御する。レジスタ２６２Ｃは、レジスタ２６２Ａおよび２６２Ｂが有効になると、クリアされる。一実施形態において、レジスタ２６２Ａおよび２６２Ｂは、論理ゲート２６４Ａとともに、回路２９０が、メモリモジュールから読み出していないとき、回路内のグリッチを防止するために、回路２９０が、メモリモジュールから読み出しているときだけ、有効にされる。別の実施形態において、セレクタ回路２３５Ｂからのポストアンブル信号は、ピン２８０Ａをゲートし、クロック信号内のグリッチまたは擬似エッジを防止する。
【００２２】
依然として、図２Ｂを参照すると、ピン２８０Ｂは、入力バッファ２６５Ｂに接続される。一実施形態において、ピン２８０Ｂは、外部メモリモジュールからデータを読み出し、そのデータを入力レジスタ２８５に伝送するＤＱピンである。図２Ｂの実施形態において、入力レジスタ２８５は、例示されるように、相互に接続されるいくつかのストレージ要素またはレジスタ２６２Ｄ−２６２Ｈを含む。ピン２８０Ｂで受信したデータまたは信号は、入力バッファ２６５Ｂを介してレジスタ２６２Ｄ−２６２Ｈに伝送される。レジスタ２６２Ｆ、２６２Ｇ、および２６２Ｈは、論理ゲート２６４Ｂからの補正されたクロック出力信号によって、制御される。クロック出力信号は、遅延回路２８０に接続されてもよい。当業者は、遅延回路２８０が、単純遅延連鎖、例えば、回路内のクロックスキューを補正または低減させるために使用される、直列に連結された２つのインバータであることを理解されたい。したがって、遅延回路２８０は、スキューが、実質的に低いとき、バイパスされてもよい。回路２９０は、異なるクロックドメインと協働する外部メモリモジュールに接続されてもよいことを理解されたい。したがって、一実施形態において、レジスタ２６２Ｄおよび２６２Ｅは、外部メモリモジュールからのクロック信号を、本実施形態において、システム内のクロック信号と再同期させるために使用される。
【００２３】
図３Ａは、限定ではなく、例示として意図されるが、本発明による一実施形態として、レベリングブロック２１０のより詳細な表現を示す。クロック信号２０２は、スプリッタ回路３１０に接続される。スプリッタ回路３１０は、クロック入力信号２０２を分割し、２つの異なるクロック信号３１２Ａおよび３１２Ｂを発生させる。一実施形態において、クロック信号３１２Ｂは、クロック信号３１２Ａの反転したバージョンである。２つのクロック信号、すなわち、３１２Ａおよび３１２Ｂは、レベリング遅延ブロック２１０Ａおよび２１０Ｂに連結される。レベリング遅延ブロック２１０Ａおよび２１０Ｂはそれぞれ、直列に接続された複数の遅延バッファ２１１を含む。バッファ２１１はそれぞれ、対応するクロック信号の遅延したバージョン３１２Ａおよび３１２Ｂを発生させる。バッファ２１１のそれぞれからの出力は、補正器回路２２０に接続される。ＤＬＬブロック２１５は、レベリング遅延ブロック２１０Ａおよび２１０Ｂ内のバッファ２１１のそれぞれに接続される。補正器回路２２０はそれぞれ、レベリング遅延ブロック２１０Ａおよび２１０Ｂからの対応する遅延されたクロック信号に基づいて、補正されたデューティサイクルを有するクロック信号を出力する。図２Ａの実施形態において、補正器回路２２０のそれぞれによって発生させられるクロック信号は、セレクタ回路２３５Ａおよび２３５Ｂに連結される。
【００２４】
図３Ｂは、限定ではなく、例示として意図されるが、本発明による一実施形態として、図２Ｂの遅延連鎖２７０のより詳細な表現を示す。ＤＬＬブロック２１５は、遅延連鎖２７０Ａおよび２７０Ｂのそれぞれに接続される。端子ＤＱＳＩＮ３０５は、図２Ｂの入力バッファ２６５Ａに接続される。スプリッタ回路３１０は、端子ＤＱＳＩＮ３０５で受信したクロック信号をクロック信号３１２Ａおよび３１２Ｂに分割する。図３Ｂの実施形態において、クロック信号３１２Ｂは、クロック信号３１２Ａの反転したバージョンである。遅延連鎖２７０Ａおよび２７０Ｂはそれぞれ、直列に接続された複数のバッファ２１１を含む。遅延連鎖２７０Ａおよび２７０Ｂ内のバッファ２１１のそれぞれからの出力は、それぞれ、セレクタ回路２７５Ａおよび２７５Ｂに接続される。遅延連鎖２７０Ａおよび２７０Ｂのそれぞれからの出力は、補正器回路２２０に接続される。図３Ｂの実施形態において、補正器回路２２０は、遅延連鎖２７０Ａおよび２７０Ｂからのクロック信号に基づいて、補正されたデューティサイクルを有するクロック信号を発生させる。補正されたデューティサイクルを有するクロック信号は、図２Ｂの実施形態において、論理ゲート２６４Ｂおよびレジスタ２６２Ｃに接続される。３つだけのバッファ２１１が、図３Ａのレベリングブロック２１０Ａおよび２１０Ｂ、ならびに図３Ｂの遅延連鎖２７０Ａおよび２７０Ｂ内に示されているが、当業者は、要求されるバッファの数が、異なる用途に対して、異なる回路にわたって変動し得ることを理解されたい。したがって、より多いまたはより少ないバッファ２１１を、レベリングブロック２１０Ａおよび２１０Ｂならびに遅延連鎖２７０Ａおよび２７０Ｂ内で使用することができる。
【００２５】
図４は、限定ではなく、例示として意図されるが、本発明による一実施形態として、補正器回路２２０のより詳細な表現を示す。補正器回路２２０は、ラッチ４２０に接続される２つのパルス発生器回路４１５Ａおよび４１５Ｂを含む。クロック信号４０５Ａおよび４０５Ｂは、図３Ａおよび３Ｂの実施形態において、レベリングブロック２１０Ａ、２１０Ｂならびに遅延連鎖２７０Ａおよび２７０Ｂからの出力信号に類似する。クロック信号４０５Ａおよび４０５Ｂは、それぞれ、パルス発生器回路４１５Ａおよび４１５Ｂに接続される。パルス発生器回路４１５Ａおよび４１５Ｂは、それぞれ、クロック信号４０５Ａおよび４０５Ｂに基づいて比較的に小さいパルスを発生させる。パルスがどのように発生させられるかについての詳細は、図５Ｂおよび図６を参照して論じられる。図４の実施形態において、ラッチ４２０はＳＲラッチであって、パルス発生器４１５Ａは、ラッチ４２０のセット探知に接続される一方、パルス発生器４１５Ｂは、ラッチ４２０のリセット端子に接続される。一実施形態において、パルス発生器４１５Ａおよび４１５Ｂは、それぞれ、非重複セットおよびリセット信号を発生させる。例示的実施形態において、ＳＲラッチ４２０の出力４２５は、パルス発生器４１５Ａおよび４１５Ｂからのパルスに基づいて発生させられる補正されたデューティサイクルを有するクロック信号である。
【００２６】
図５Ａは、限定ではなく、例示として意図されるが、本発明による一実施形態として、スプリッタ回路３１０のより詳細な表現を示す。スプリッタ回路３１０は、パスゲート５１０と、インバータ５２０とを含む。図５Ａの実施形態において、パスゲート５１０は、相補型金属酸化膜半導体（ＣＭＯＳ）パスゲートである。スプリッタ回路３１０は、クロック信号、ＣＬＫｉｎ信号５０５を受信し、信号をＣＬＫ５１２とＣＬＫＢ５２２信号とに分割する。ＣＬＫｉｎ信号５０５は、パスゲート５１０およびインバータ５２０を介して伝送される。インバータ５２０は、ＣＬＫｉｎ信号５０５を反転させて、ＣＬＫＢ信号５２２を発生させる。図５Ａの実施形態において、クロック信号ＣＬＫＢ５２２は、クロック信号ＣＬＫ５１２の反転したバージョンである。クロック信号ＣＬＫ５１２およびＣＬＫＢ５２２の各々は、それぞれ図３Ａおよび３Ｂの実施形態に示されるように、レベリング遅延ブロックまたは遅延連鎖に接続されてもよい。
【００２７】
図５Ｂは、限定ではなく、例示として意図されるが、パルス発生器回路４１５のより詳細な表現を示す。入力信号ＩＮ５３２は、パルス発生器回路４１５内の設定可能遅延連鎖回路５５０に接続される。図５Ｂの実施形態において、入力信号ＩＮ５３２は、図５Ａに示されるように、クロック信号ＣＬＫ５１２またはクロック信号ＣＬＫＢ５２２のいずれかに接続されてもよい。設定可能遅延連鎖回路５５０は、パルス発生器回路４１５によって発生させられるパルスの幅を制御する。設定可能遅延連鎖回路５５０からの信号は、インバータ５２０によって反転され、論理ゲート５６０に接続される。図５Ｂの実施形態において、論理ゲート５６０は、設定可能遅延連鎖回路５５０および入力信号ＩＮ５３２からの反転された信号を受信するＡＮＤゲートである。出力信号ＯＵＴ５６２は、入力信号ＩＮ５３２の論理状態および設定可能遅延連鎖回路５５０から反転された信号に基づいて発生させられる。例示的実施形態において、出力信号ＯＵＴ５６２は、比較的に小さいパルスを有する信号である。出力信号ＯＵＴ５６２は、ラッチに接続されてもよい。図４の例示的実施形態において、パルス発生器４１５Ａおよび４１５Ｂからの出力信号は、それぞれ、ラッチ４２０のセットおよびリセット端子に接続される。
【００２８】
図５Ｃは、限定ではなく、例示として意図されるが、本発明における一実施形態として、ラッチ４２０の詳細な表現を示す。一実施形態において、ラッチ４２０は、ＳＲラッチであって、したがって、そのようなラッチの周知の要素は、本発明を不必要に曖昧にしないように詳述されないことを理解されたい。ラッチ４２０は、２つのインバータ５２０Ａおよび５２０Ｂと、２つのＮＡＮＤゲート５７０Ａおよび５７０Ｂとを含む。パスゲート５１０は、インバータ５２０Ａの出力およびＮＡＮＤゲート５７０Ａの入力に連結される。一実施形態において、パスゲート５１０は、入力信号Ｓ５６２Ａからの出力ＯＵＴ５７２および入力信号Ｒ５６２Ｂからの出力ＯＵＴ５７２の信号パスを均等にするために使用される。入力信号Ｓ５６２Ａおよび入力信号Ｒ５６２Ｂは、パルス発生器回路によって発生させられる。図４の例示的実施形態において、入力信号Ｓ５６２Ａは、パルス発生器４１５Ａによって発生させられる一方、入力信号Ｒ５６２Ｂは、パルス発生器４１５Ｂによって発生させられる。一実施形態において、ラッチ４２０の出力ＯＵＴ５７２は、入力信号Ｓ５６２Ａおよび入力信号Ｒ５６２Ｂからのパルスに基づいて発生させられる、実質的に５０％のデューティサイクルを有するクロック信号である。この実施形態において、ラッチが使用されるが、当業者は、類似の機能を果たす類似の論理またはストレージ要素が、この背景におけるラッチの代わりに使用することができることを理解されたい。
【００２９】
図６は、限定ではなく、例示として意図されるが、本発明の一実施形態によるクロック入力信号、クロック信号の反転したバージョン、セットパルス信号、リセットパルス信号、およびクロック出力信号間の関係を説明する例示的波形６１０、６２０、６３０、６４０、および６５０を示す。波形６１０は、クロック入力信号の例示的波形であって、波形６２０は、クロック入力信号の反転したバージョンの例示的波形である。一実施形態において、クロック入力信号は、遅延を有する位相シフトされたクロック信号であって、クロック入力信号の反転したバージョンは、遅延を有する位相シフトされたクロック信号の反転したバージョンである。一実施形態において、クロック入力信号は、レベリングブロック２１０Ａ内のバッファ２１１のうちの１つからのクロック出力信号および図３Ａのレベリングブロック２１０Ｂ内のバッファ２１１のうちの１つからのクロック出力信号の反転したバージョンである。図６に示されるように、各クロック周期Ｔは、等しい周期の論理高と論理低レベルとを有していないので、波形６１０によって表されるクロック入力信号は、５０％のデューティサイクルを有していない。図６の例示的実施形態において、クロック入力信号は、各クロック周期Ｔにおいて、実質的により長い論理高周期を有する。したがって、波形６２０によって表されるクロック信号の反転したバージョンもまた５０％のデューティサイクルを有していないことを理解されたい。
【００３０】
依然として図６を参照すると、波形６３０は、発生させられたセット信号を示す。図６の例示的実施形態において、波形６３０によって表されるようなセット信号は、実質的に短いアクティブパルスを有するアクティブ高信号である。当業者は、アクティブ高信号が、論理高レベル、すなわち、論理１にあるとき、「アクティブ」と見なされることを理解されたい。この事例では、波形６３０によって表されるセット信号は、波形６３０が論理高状態にあるとき、アクティブである。波形６４０は、比較的に短いパルスを有する発生させられたリセット信号を示す。図６の例示的実施形態において、セット信号６３０は、クロック入力信号６１０が論理低レベルから論理高レベルまで遷移するとき、論理低レベルから論理高レベルまで変化する。リセット信号６４０は、クロック入力信号６２０の反転したバージョンが論理低レベルから論理高レベルまで遷移するとき、論理低レベルから論理高レベルまで変化する。例示的実施形態において、それぞれ波形６３０および６４０によって表されるセット信号およびリセット信号内のパルスの幅Ｗを調節することができる。図５Ｂの実施形態において、設定可能遅延連鎖回路５５０は、セット６３０およびリセット６４０パルスのそれぞれの幅Ｗを調節するために使用される。一実施形態において、セット６３０およびリセット６４０パルスのそれぞれの幅Ｗは、クロック入力信号６１０の１／２周期（１／２Ｔ）未満である。
【００３１】
依然として図６を参照すると、波形６５０は、実質的に５０％のデューティサイクル、すなわち、等しい周期の高と低論理レベルとを有する発生させられたクロック出力信号を示す。図６の実施形態において、クロック出力信号６５０は、セット６３０およびリセット６４０信号に基づいて発生させられる。クロック出力信号６５０は、セット信号６３０が論理低レベルから論理高レベルまで変化するとき、論理低レベルから論理高レベルまで変化する。リセット信号６４０が論理低レベルから論理高レベルまで変化するとき、クロック出力信号６５０は、論理高レベルから論理低レベルまで遷移し、実質的に５０％のデューティサイクルを達成する。図５Ｃの例示的実施形態において、それぞれ、波形６３０および６４０によって表されるセットおよびリセットパルスは、図５Ｃのラッチ４２０をセットおよびリセットするために使用される。図５Ｃにおける出力ＯＵＴ５７２は、波形６５０に示されるクロック出力信号を表す。図６の実施形態におけるクロック出力信号の各クロック周期Ｔは、実質的に、５０％のデューティサイクルを有する。例示的実施形態において、クロック出力信号は、４５／５５より悪くないデューティサイクルを有する。
【００３２】
図７は、限定ではなく、例示として意図されるが、本発明による、別の実施形態として、ＩＣを動作させるための方法フロー７００を示す、簡略化されたフロー図である。第１のクロック信号は、動作７１０において分割され、第２および第３のクロック信号を発生させる。図３Ａの例示的実施形態において、ＣＬＫｉｎ信号２０２は、スプリッタ回路３１０によって、ＣＬＫ信号３１２ＡおよびＣＬＫＢ信号３１２Ｂに分割される。第３のクロック信号は、一実施形態において、第２のクロック信号の反転したバージョンであってもよい。遅延が、動作７２０において、第２および第３のクロック信号に適用され、第２および第３のクロック信号の遅延したバージョンを発生させる。例示的実施形態において、第２および第３のクロック信号の遅延したバージョンは、第２および第３のクロック信号の位相シフトしたバージョンである。図２Ａの例示的実施形態において、クロック信号の遅延したバージョンは、レベリングブロック２１０によって発生させられる。パルス信号は、動作７３０において、第２のクロック信号の遅延したバージョンに基づいて発生させられる。一実施形態において、パルス信号は、比較的に小さいパルスの論理高レベルを有し、パルスのそれぞれの幅は、第２のクロック信号の論理高パルスの幅の半分未満である。設定可能遅延連鎖回路、例えば、図５Ｂの設定可能遅延５５０は、パルスのそれぞれの幅を調節するために使用されてもよい。別の実施形態において、パルス信号は、図５Ｃに示されるように、ＳＲラッチ４２０等のラッチをセットするために使用されるセットパルス信号である。パルス信号は、第２のクロック信号が、論理低レベルから論理高レベルまで遷移するとき、論理低レベルから論理高レベルまで遷移する。図６の例示的実施形態において、波形６３０は、パルス信号の表現を示す。
【００３３】
依然として、図７を参照すると、別のパルス信号が、動作７４０において発生させられる。このパルス信号は、第３のクロック信号に基づいて発生させられる。例示的実施形態において、動作７４０において発生させられたパルス信号は、第３のクロック信号が、論理低レベルから論理高レベルまで遷移するとき、論理低レベルから論理高レベルまで遷移するリセットパルス信号である。リセットパルス信号は、図６の例示的実施形態において、波形６４０によって表される。リセットパルス信号は、図５Ｃの実施形態において、ラッチ４２０をリセットするために使用される。クロック出力信号は、動作７５０において発生させられる。クロック出力信号は、動作７３０および７４０において発生させられた２つのパルス信号に基づいて発生させられ、補正されたデューティサイクルを有する。図６の例示的実施形態において、クロック出力信号は、波形６５０によって表される。一実施形態において、クロック出力信号の立ち上がりエッジは、動作７３０において発生させられたパルス信号の立ち上がりエッジと実質的に同時に生じる一方、クロック出力信号の立ち下がりエッジは、実質的に、動作７４０において発生させられたパルス信号の立ち上がりエッジと同時に生じる。別の実施形態において、クロック出力信号は、実質的に対称である、すなわち、略５０％のデューティサイクルを有するクロック信号である。
【００３４】
実施形態は、これまで、集積回路に関して説明された。本明細書に説明される方法および装置は、任意の好適な回路に組み込まれてもよい。例えば、方法および装置は、マイクロプロセッサまたはプログラム可能論理デバイス等、多数の種類のデバイスに組み込まれてもよい。例示的プログラム可能論理デバイスは、いくつかを挙げると、プログラム可能アレイ論理（ＰＡＬ）、プログラム可能論理アレイ（ＰＬＡ）、フィールドプログラム可能論理アレイ（ＦＰＬＡ）、電気的にプログラム可能論理デバイス（ＥＰＬＤ）、電気的に消去可能プログラム可能論理デバイス（ＥＥＰＬＤ）、論理細胞アレイ（ＬＣＡ）、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）、特定用途用標準品（ＡＳＳＰ）、特定用途向け集積回路（ＡＳＩＣ）を含む。
【００３５】
本明細書において説明されるプログラム可能論理デバイスは、以下の構成要素；プロセッサ、メモリ、Ｉ／Ｏ回路、および周辺デバイスのうちの１つ以上を含むデータ処理システムの一部であってもよい。データ処理システムは、コンピュータネットワーキング、データネットワーキング、計装、ビデオ処理、デジタル信号処理、またはプログラム可能または再プログラム可能な論理を使用する利点が望ましい、あらゆる好適な他のアプリケーション等の種々のアプリケーションで使用することができる。プログラマブル論理デバイスは、種々の異なる論理機能を実施するために使用することができる。例えば、プログラマブル論理デバイスは、プロセッサとして、またはシステムプロセッサと協働するコントローラとして構成することができる。プログラマブル論理デバイスはまた、データ処理システムの中の共有リソースへのアクセスをアービトレートするためのアービタとして使用されてもよい。さらに別の実施例では、プログラマブル論理デバイスは、システムの中のプロセッサと他の構成要素のうちの１つとの間のインターフェースとして構成することができる。一実施形態において、プログラム可能論理デバイスは、譲受人によって所有されるデバイスのうちの１つであってもよい。
【００３６】
方法動作は、具体的な順番において説明されたが、他の動作が、説明された動作の間において行われてもよく、説明された動作が若干異なる時間において生じるように調節されてもよく、または説明された動作が、オーバレイ動作の処理が所望の方法で行われる限り、処理と関連付けられた種々の間隔において、処理動作の発生を可能にするシステム内に分散されてもよいことを理解されたい。
【００３７】
上述の本発明は、理解を明確にする目的である程度詳細に記載されているが、添付の特許請求の範囲内において、特定の変更および修正を行うことができることが明らかになるであろう。故に、本実施形態は、限定的なものではなく例示的なものであるとみなされるべきであり、また本発明は、本明細書に与えられる詳細に限定されるものではなく、添付の特許請求の範囲およびその同等物の範囲内で変更され得るものである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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