(57)【特許請求の範囲】
【請求項１】
異なる面積を有する複数のキャパシタを１セットとして、半導体素子生成工程においてアクティブエリアに形成し、
各キャパシタに電圧を印加し、
夫々のキャパシタ電流を検出し、
検出された電流値と対応するキャパシタの面積とからアクティブエリアのパターン変換差を算出し、
パターン変換差に基づき製造精度を判定する半導体装置の製造精度判定方法であって、
アクティブエリアのパターン変換差を、各キャパシタにおいて、単位面積当たりのキャパシタ電流が等しくなるように、各キャパシタの面積を補正する値として算出することを特徴とする半導体装置の製造精度判定方法。
【請求項２】
パターン変換差を、
各キャパシタの単位面積当たりのキャパシタ電流が等しく、
かつ、次の式１が成り立つように、各キャパシタの面積を変更する共通の補正値として求めることを特徴とする請求項１に記載の半導体装置の製造精度判定方法。
【数１】
0005578894.tif 000005
【請求項３】
パターン変換差を所定値刻みで順次変更し、
各キャパシタの単位面積当たりのキャパシタ電流が等しくなる値を、求めるパターン変換差とすることを特徴とする請求項１または２に記載の半導体装置の製造精度判定方法。
【請求項４】
異なる面積を有する複数のキャパシタを１セットとして、半導体素子生成工程においてアクティブエリアに形成してなる半導体装置の、各キャパシタに電圧を印加して、夫々のキャパシタ電流を検出する検出手段と、
検出された電流値と対応するキャパシタの面積とからアクティブエリアのパターン変換差を算出する算出手段と、
パターン変換差に基づき製造精度を判定する判定手段と
を具備する半導体装置の製造精度判定装置であって、
前記算出手段は、アクティブエリアのパターン変換差を、各キャパシタにおいて、単位面積当たりのキャパシタ電流が等しくなるように、各キャパシタの面積を補正する値として算出することを特徴とする半導体装置の製造精度判定装置。
【請求項５】
前記算出手段は、パターン変換差を、
各キャパシタの単位面積当たりのキャパシタ電流が等しく、
かつ、次の式１が成り立つように、各キャパシタの面積を変更する共通の補正値として求めることを特徴とする請求項４に記載の半導体装置の製造精度判定装置。
【数２】
0005578894.tif 000006
【請求項６】
前記算出手段は、パターン変換差を所定値刻みで順次変更し、
各キャパシタの単位面積当たりのキャパシタ電流が等しくなる値を、求めるパターン変換差とすることを特徴とする請求項４または５に記載の半導体装置の製造精度判定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造精度判定方法及びその装置に関するものであり、短時間で製造精度の判定を可能とする半導体装置の製造精度判定方法及びその装置に関する。
【背景技術】
【０００２】
従来、半導体装置においては、設計寸法と製造に係る実寸法の差異を測定する製造精度判定或いは精度管理は極めて重要であり、様々な手法が試みられている。中でも半導体の断面をＴＥＭ（透過電子顕微鏡）により観察し、アクティブエリアのパターン変換差を求める手法が一般的に行われている。
【０００３】
更に、抵抗素子のテストパターンを半導体装置に生成し、コンタクト抵抗とシート抵抗及びテストパターンの抵抗値、更にはテストパターンの寸法、面積等を用いてパターン変換差を求めて精度を測定するものも知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−３７７９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のように、半導体の断面をＴＥＭにより観察する手法においては、パターン変換差を求めるためには多くの手間と時間が必要であるという問題点がある。また、この手法では、ウエハー面内分布などの数多くのデータを収集することは極めて困難である。
【０００６】
更に、特許文献１に記載の手法は、コンタクト抵抗、シート抵抗の測定が予め必要であり、そのための測定パターンを設置する必要がある。また予め測定するコンタクト抵抗、シート抵抗の測定精度が、パターン変換差の検出精度に影響を及ぼす。このため、少ない測定回数で、かつ高精度にパターン変換差を求めることができるとは言いがたい。
【０００７】
また、特許文献１においては、抵抗素子以外に容量やトランジスタを挙げているが、その具体的な手法や装置については全く触れられていない。
【０００８】
本発明は上記のような半導体装置の製造精度判定或いは管理における現状に鑑みてなされたもので、その目的は、短時間でウエハー面内分布などの数多くのパターン変換差に係るデータを収集することができ、適切に半導体装置の製造精度判定或いは管理を行い得るようにする半導体装置の製造精度判定方法及びその装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置の製造精度判定方法は、異なる面積を有する複数のキャパシタを１セットとして、半導体素子生成工程においてアクティブエリアに形成し、各キャパシタに電圧を印加し、夫々のキャパシタ電流を検出し、検出された電流値と対応するキャパシタの面積とからアクティブエリアのパターン変換差を算出し、パターン変換差に基づき製造精度を判定する半導体装置の製造精度判定方法であって、アクティブエリアのパターン変換差を、各キャパシタにおいて、単位面積当たりのキャパシタ電流が等しくなるように、各キャパシタの面積を補正する値として算出することを特徴とする。
【００１１】
本発明に係る半導体装置の製造精度判定方法では、パターン変換差を、各キャパシタの単位面積当たりのキャパシタ電流が等しく、かつ、次の式１が成り立つように、各キャパシタの面積を変更する共通の補正値として求めることを特徴とする。
【数３】
0005578894.tif 000002
【００１２】
本発明に係る半導体装置の製造精度判定方法では、パターン変換差を所定値刻みで順次変更し、各キャパシタの単位面積当たりのキャパシタ電流が等しくなる値を、求めるパターン変換差とすることを特徴とすることを特徴とする。
【００１３】
本発明に係る半導体装置の製造精度判定装置は、異なる面積を有する複数のキャパシタを１セットとして、半導体素子生成工程においてアクティブエリアに形成してなる半導体装置の、各キャパシタに電圧を印加して、夫々のキャパシタ電流を検出する検出手段と、検出された電流値と対応するキャパシタの面積とからアクティブエリアのパターン変換差を算出する算出手段と、パターン変換差に基づき製造精度を判定する判定手段とを具備する半導体装置の製造精度判定装置であって、前記算出手段は、アクティブエリアのパターン変換差を、各キャパシタにおいて、単位面積当たりのキャパシタ電流が等しくなるように、各キャパシタの面積を補正する値として算出することを特徴とする。
【００１５】
本発明に係る半導体装置の製造精度判定装置では、前記算出手段は、パターン変換差を、
各キャパシタの単位面積当たりのキャパシタ電流が等しく、
かつ、次の式１が成り立つように、各キャパシタの面積を変更する共通の補正値として求めることを特徴とする。
【数４】
0005578894.tif 000003
【００１６】
本発明に係る半導体装置の製造精度判定装置では、前記算出手段は、パターン変換差を所定値刻みで順次変更し、各キャパシタの単位面積当たりのキャパシタ電流が等しくなる値を、求めるパターン変換差とすることを特徴とする。
【発明の効果】
【００１８】
本発明の半導体装置は、複数の異なる面積を有するキャパシタが半導体生成工程においてアクティブエリアに形成されているので、半導体と同じ生成工程のキャパシタのキャパシタ電流を求めて、当該半導体装置の製造精度判定に用いることができる。しかも、ウエハー面内の様々なエリアに形成することで、数多くのパターン変換差に係るデータを収集するように使用できる利点がある。
【００１９】
本発明の半導体装置は、ＭＯＳ半導体素子と共にＭＯＳキャパシタがアクティブエリアに形成されているので、ＭＯＳ半導体素子と同じ生成工程のＭＯＳキャパシタのキャパシタ電流を求めて、当該半導体装置の製造精度判定に用いることができる。
【００２０】
本発明の半導体装置では、キャパシタが、ダイシングラインに形成されているので、本来の半導体装置を配置するエリアを潰すことなく、効率的である。
【００２１】
本発明の半導体装置の製造精度判定方法及び半導体装置の製造精度判定装置では、キャパシタに電圧を印加して、夫々のキャパシタ電流を検出し、検出された電流値と対応するキャパシタの面積とからアクティブエリアのパターン変換差を算出し、パターン変換差に基づき製造精度を判定するので、数多くのパターン変換差に係るデータを収集して適切な判定を行うことが可能である。
【図面の簡単な説明】
【００２２】
【図１】本発明に係る半導体装置の実施形態を示す平面図。
【図２】図１のＩ−Ｉ断面図。
【図３】本発明に係る半導体装置の製造精度判定装置の実施形態を示すブロック図。
【図４】本発明に係る半導体装置の製造精度判定装置における実施形態の動作を説明するためのフローチャート。
【図５】本発明に係る半導体装置の製造精度判定装置における実施形態による測定結果等を示す図。
【図６】本発明に係る半導体装置の製造精度判定装置における実施形態による測定結果を片対数グラフとして示す図。
【図７】本発明に係る半導体装置の製造精度判定装置における実施形態による処理結果等を示す図。
【発明を実施するための形態】
【００２３】
以下添付図面を参照して本発明に係る半導体装置、半導体装置の製造精度判定方法及びその装置の実施例を説明する。各図において同一の構成要素には同一の符号を付して重複する説明を省略する。図１に、本発明に係る半導体装置の実施形態の平面図を示し、図２に、Ｉ−Ｉ断面図を示す。
【００２４】
実施形態に係る半導体装置は、ＭＯＳトランジスタなどのＭＯＳ半導体素子が製造されるウエハー１に生成されている。この素子分領域１０内に複数の異なる面積を有するキャパシタが半導体生成工程において形成される。ここでは、３種の異なる面積を有するキャパシタ２０、３０、４０が１セットとして、例えばダイシングラインにＴＥＧ（特性評価素子）として形成される。ウエハー面内分布を調べるために、１セットづつ所要の複数位置に形成されても良い。
【００２５】
キャパシタ２０は、例えば０．１μｍ2の面積を有するアクティブエリアパターン２１と、このアクティブエリアパターン２１を囲繞するように形成され、アクティブエリアパターン２１から素子分離された半導体基板電位を取るためのアクティブエリアパターン２２とを備える。
【００２６】
アクティブエリアパターン２１の上部には絶縁膜を介して、片側に０．１μｍの重ねしろを有するゲート電極パターン２３が設けられ、アクティブエリアパターン２２に接続して、電極を取り出すための接続孔パターン２４が設けられる。
【００２７】
ゲート電極パターン２３に接続して、電極を取り出すための接続孔パターン２５が設けられる。接続孔パターン２４に接続して、測定用パッドを引き出す金属配線パターン２６が設けられ、接続孔パターン２５に接続して、測定用パッドを引き出す金属配線パターン２７が設けられる。
【００２８】
キャパシタ２０に隣接する位置に形成されるキャパシタ３０は、例えば１．０μｍ2の面積を有するアクティブエリアパターン３１と、このアクティブエリアパターン３１を囲繞するように形成され、アクティブエリアパターン３１から素子分離された半導体基板電位を取るためのアクティブエリアパターン３２とを備える。
【００２９】
アクティブエリアパターン３１の上部には絶縁膜を介して、片側に０．１μｍの重ねしろを有するゲート電極パターン３３が設けられ、アクティブエリアパターン３２に接続して、電極を取り出すための接続孔パターン３４が設けられる。
【００３０】
ゲート電極パターン３３に接続して、電極を取り出すための接続孔パターン３５が設けられる。接続孔パターン３４に接続して、測定用パッドを引き出す金属配線パターン３６が設けられ、接続孔パターン３５に接続して、測定用パッドを引き出す金属配線パターン３７が設けられる。
【００３１】
キャパシタ３０に隣接する位置に形成されるキャパシタ４０は、例えば１０．０μｍ2の面積を有するアクティブエリアパターン４１と、このアクティブエリアパターン４１を囲繞するように形成され、アクティブエリアパターン４１から素子分離された半導体基板電位を取るためのアクティブエリアパターン４２とを備える。
【００３２】
アクティブエリアパターン４１の上部には絶縁膜を介して、片側に０．１μｍの重ねしろを有するゲート電極パターン４３が設けられ、アクティブエリアパターン４２に接続して、電極を取り出すための接続孔パターン４４が設けられる。
【００３３】
ゲート電極パターン４３に接続して、電極を取り出すための接続孔パターン４５が設けられる。接続孔パターン４４に接続して、測定用パッドを引き出す金属配線パターン４６が設けられ、接続孔パターン４５に接続して、測定用パッドを引き出す金属配線パターン４７が設けられる。
【００３４】
上記のように構成された半導体装置に対し、図３に示す実施形態の半導体装置の製造精度判定装置を用いて製造精度判定を行うことができる。この装置は、電極部５１、電圧印加部５２、電流検出部５３、操作部５４、表示部５５、検査処理部６０を有する。
【００３５】
電極部５１は、少なくとも３つのキャパシタ２０、３０、４０の金属配線パターン２６、２７、３６、３７、４６、４７に接続される電極を有する。キャパシタ２０、３０、４０がウエハー面内に、１セットづつ所要の複数位置に形成されていることに対応して、これらに対応する数の電極を備えていても良い。また、ウエハーを位置決めしたとき、各金属配線パターンと接触する位置に電極を降下させ、測定終了後に上昇する構成を備えているものであっても良い。
【００３６】
電圧印加部５２は、電極部５１の所定電極に電圧を与えるものである。電流検出部５３は、電極部５１の所定電極からの電流を検出するものであり、結果をＡ／Ｄ変換して検査処理部６０へ送出する。検査処理部６０は、例えばコンピュータにより構成され、電圧制御手段６１、検出手段６２、算出手段６３、判定手段６４、表示制御手段６５を備えている。
【００３７】
操作部５４は、検査処理部６０を検査開始及び終了等を指示するキーなどを備える。表示部５５は、画像を表示するものであり、検査処理部６０から送られる画像情報に基づき画像を表示する。
【００３８】
電圧制御手段６１は、電圧印加部５２を制御して電圧の印加制御を行うものである。検出手段６２は電流検出部５３から送られた電流値を取り込むものであり、このとき電流検出部５３からキャパシタ２０、３０、４０の内のいずれの電流値であるかを示す識別情報を取り込む。また、キャパシタ２０、３０、４０がウエハー面内に、１セットづつ所要の複数位置に形成されている場合には、これに対応して、検出手段６２は、位置情報も取得する。取得した電流値及び情報は、算出手段６３へ与えられる。
【００３９】
算出手段６３は、キャパシタ２０、３０、４０の面積の情報を有し、検出手段６２から送出された電流値と対応するキャパシタの面積とからアクティブエリアのパターン変換差を算出し、結果を判定手段６４へ送出する。判定手段６４は、パターン変換差に基づき製造精度を判定するもので、所定範囲に入っているかなどを判定する。
【００４０】
判定手段６４による判定結果と、電流値及び前述の各情報は、表示制御手段６５へ送られる。表示制御手段６５は、送られた全てを所定のフォーマットの画像情報として表示部５５へ送る。これにより画像が表示部５５に表示される。
【００４１】
検査処理部６０による処理は、図４のフローチャートに示す通りである。処理の開始が操作部５４から与えられると、スタートとなり、電極部５１をキャパシタ２０、３０、４０の金属配線パターン２６、２７、３６、３７、４６、４７に接触させて（Ｓ１１）、金属配線パターン２６と２７の間、金属配線パターン３６と３７の間、金属配線パターン４６と４７の間に電圧を印加し（Ｓ１２）、各パターン間の電流（キャパシタ絶縁膜のリーク電流）を検出する（Ｓ１３）。
【００４２】
この結果、図５に示すような電流値が得られ、また、面積は既に述べた通りであり、図５にも記載した通りである。また、これを両対数グラフに示すと図６の通り、面積に比例して電流が多く流れることが分かる。
【００４３】
次に、検査処理部６０は、面積により電流値を割る除算を行って単位面積当たりのＭＯＳキャパシタ電流を得る（Ｓ１４）。これは、図５に示す通り、キャパシタ２０、３０、４０について、６．００６Ｅ−１１（Ａ）、５．２３３Ｅ−１１（Ａ）、５．０００Ｅ−１１（Ａ）となる。
【００４４】
次に、検査処理部６０は、キャパシタ２０、３０、４０について、単位面積当たりのＭＯＳキャパシタ電流が等しく、かつ各キャパシタにおいて次の式1が成り立つように、各キャパシタ２０、３０、４０の面積を変更する共通補正値であるパターン変換差を求める（Ｓ１５）。単純な方法として、パターン変換差を０．０００１μｍ刻みで順次変え、キャパシタ２０、３０、４０の単位面積当たりのＭＯＳキャパシタ電流が等しくなるパターン変換差を算出する方法が考えられる。
【００４５】
【数５】
0005578894.tif 000004
【００４６】
ここでは、図７に示すようにパターン変換差は、０．０３４１であり、補正後の面積と補正後の単位面積当たりのＭＯＳキャパシタ電流は、図７に示すようである。
【００４７】
検査処理部６０は、上記パターン変換差が所定範囲であるか、或いは前回と比べて変化が所定値超えていないか等を判定して（Ｓ１６）、表示部５５へデータを送る（Ｓ１７）。送るデータは、図７のような表と判定結果である。判定結果は、単に前回と比べて変化あるか等でも良い。また、キャパシタ２０、３０、４０がウエハー面内に、１セットづつ所要の複数位置に形成されている場合には、夫々についてパターン変換差を求め、比較し易い表にして表示することもできる。
【００４８】
上記のような検査は、半導体プロセスを立ち上げる場合に、所望のパターン変換差を持つプロセスとするために行うことができる。また、半導体装置が製造状態となっているときには、適宜な間隔で検査し、所望のパターン変換差が確保されているかを確かめるために用いることができる。処理の終了が操作部５４から与えられると、これに応じて処理を終了し、エンドとなる（Ｓ１８）。
【００４９】
このようにして、本実施形態では、多くのデータを短時間に得ることができ、半導体製造の管理を適切に行うことが可能である。なお、上記実施形態では、３種のキャパシタを形成したが、複数種であれば良い。また、面積などの数値は一例に過ぎず、適宜な値を選択することができることは勿論である。
【符号の説明】
【００５０】
１  ウエハー
１０  素子分離領域
２０、３０、４０  キャパシタ
２１、２２  アクティブエリアパターン
３１、３２  アクティブエリアパターン
４１、４２  アクティブエリアパターン
５１  電極部
５２  電圧印加部
５３  電流検出部
６０  検査処理部
６１  電圧制御手段
６２  検出手段
６３  算出手段
６４  判定手段
６５  表示制御手段
【図１】
0005578894.tif 000007
【図２】
0005578894.tif 000008
【図３】
0005578894.tif 000009
【図４】
0005578894.tif 000010
【図５】
0005578894.tif 000011
【図６】
0005578894.tif 000012
【図７】
0005578894.tif 000013