(57)【特許請求の範囲】
【請求項１】
ＭＯＳ型逆流阻止用ＦＥＴのドレイン端子を入力端子に接続し、ソース端子を出力端子に接続し、ゲート端子をバイアス端子に接続し、前記逆流阻止用ＦＥＴのゲート端子とソース端子間に、一方の差動増幅用スイッチ素子を接続し、前記逆流阻止用ＦＥＴのドレイン端子に、他方の差動増幅用スイッチ素子を接続し、この他方の差動増幅用スイッチ素子と前記一方の差動増幅用スイッチ素子との接続点を、前記バイアス端子に接続することにより、入力電圧が出力電圧より高いとき、他方の差動増幅用スイッチ素子をオンし、かつ、一方の差動増幅用スイッチ素子をオフすることにより、前記ＭＯＳ型逆流阻止用ＦＥＴを導通し、入力電圧が出力電圧より低いとき、一方の差動増幅用スイッチ素子をオンし、かつ、他方の差動増幅用スイッチ素子をオフすることにより、前記ＭＯＳ型逆流阻止用ＦＥＴを非導通とする電源用逆流阻止回路において、前記入力端子と他方の差動増幅用スイッチ素子との間に、スイッチ素子保護用ＦＥＴを、そのドレイン端子とソース端子を接続して挿入し、さらに、出力端子とバイアス端子との間にツェナーダイオードと抵抗を直列に接続してなる基準電圧発生回路の前記ツェナーダイオードと抵抗の接続点に、当該スイッチ素子保護用ＦＥＴのゲート端子を接続したことを特徴とする電源用逆流阻止回路。
【請求項２】
入出力電圧が正電圧である場合であって、ＭＯＳ型逆流阻止用ＦＥＴとスイッチ素子保護用ＦＥＴは、Ｐチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれＰＮＰ型トランジスタからなり、一方のＰＮＰ型トランジスタは、そのエミッタ端子とコレクタ端子を、前記逆流阻止用ＦＥＴのソース端子とゲート端子に接続するとともに、逆流阻止用ＦＥＴ保護用ツェナーダイオードのカソード端子とアノード端子に接続し、そのベース端子にベース抵抗を接続し、他方のＰＮＰ型トランジスタは、そのエミッタ端子を、前記スイッチ素子保護用ＦＥＴのソース端子に接続するとともに、ダイオードのカソード端子に接続し、そのベース端子を、前記ダイオードのアノード端子に接続するとともに、ベース抵抗を介して前記一方のＰＮＰ型トランジスタのベース抵抗に接続し、前記一方のＰＮＰ型トランジスタと他方のＰＮＰ型トランジスタのコレクタ端子を、それぞれ抵抗を介してバイアス端子に接続し、前記一方のＰＮＰ型トランジスタのベース抵抗と他方のＰＮＰ型トランジスタのベース抵抗の接続点を、抵抗を介してバイアス端子に接続し、基準電圧発生回路のツェナーダイオードのカソード端子を出力端子に接続し、このツェナーダイオードのアノード端子と抵抗との接続点を、前記スイッチ素子保護用ＦＥＴのゲート端子に接続したことを特徴とする請求項１記載の電源用逆流阻止回路。
【請求項３】
入出力電圧が負電圧である場合であって、ＭＯＳ型逆流阻止用ＦＥＴとスイッチ素子保護用ＦＥＴは、Ｎチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれＮＰＮ型トランジスタからなり、一方のＮＰＮ型トランジスタは、そのエミッタ端子とコレクタ端子を、前記逆流阻止用ＦＥＴのソース端子とゲート端子に接続するとともに、逆流阻止用ＦＥＴ保護用ツェナーダイオードのアノード端子とカソード端子に接続し、そのベース端子にベース抵抗を接続し、他方のＮＰＮ型トランジスタは、そのエミッタ端子を、前記スイッチ素子保護用ＦＥＴのソース端子に接続するとともに、ダイオードのアノード端子に接続し、そのベース端子を、前記ダイオードのカソード端子に接続するとともに、ベース抵抗を介して前記一方のＰＮＰ型トランジスタのベース抵抗に接続し、前記一方のＮＰＮ型トランジスタと他方のＮＰＮ型トランジスタのコレクタ端子を、それぞれ抵抗を介してバイアス端子に接続し、前記一方のＮＰＮ型トランジスタのベース抵抗と他方のＮＰＮ型トランジスタのベース抵抗の接続点を、抵抗を介してバイアス端子に接続し、基準電圧発生回路のツェナーダイオードのアノード端子を出力端子に接続し、このツェナーダイオードのカソード端子と抵抗との接続点を、前記スイッチ素子保護用ＦＥＴのゲート端子に接続したことを特徴とする請求項１記載の電源用逆流阻止回路。
【請求項４】
入出力電圧が正電圧である場合であって、ＭＯＳ型逆流阻止用ＦＥＴとスイッチ素子保護用ＦＥＴは、Ｐチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれＰＮＰ型トランジスタからなり、一方のＰＮＰ型トランジスタは、そのエミッタ端子とコレクタ端子を、前記逆流阻止用ＦＥＴのソース端子とゲート端子に接続し、そのベース端子にベース抵抗を接続し、他方のＰＮＰ型トランジスタは、そのエミッタ端子を、前記スイッチ素子保護用ＦＥＴのソース端子に接続するとともに、ダイオードのカソード端子に接続し、そのベース端子を、前記ダイオードのアノード端子に接続するとともに、ベース抵抗を介して前記一方のＰＮＰ型トランジスタのベース抵抗に接続し、前記一方のＰＮＰ型トランジスタと他方のＰＮＰ型トランジスタのコレクタ端子を、それぞれ抵抗を介してＰチャンネル型からなる高電圧バイアス用ＦＥＴのソース端子に接続し、前記一方のＰＮＰ型トランジスタのベース抵抗と他方のＰＮＰ型トランジスタのベース抵抗の接続点を、抵抗を介して前記高電圧バイアス用ＦＥＴのソース端子に接続し、基準電圧発生回路のツェナーダイオードのカソード端子を出力端子に接続し、このツェナーダイオードのアノード端子と抵抗との接続点を、前記スイッチ素子保護用ＦＥＴのゲート端子と前記高電圧バイアス用ＦＥＴのゲート端子に接続し、前記基準電圧発生回路の抵抗の他端部を、前記高電圧バイアス用ＦＥＴのドレイン端子とバイアス端子に接続したことを特徴とする請求項１記載の電源用逆流阻止回路。
【請求項５】
入出力電圧が負電圧である場合であって、ＭＯＳ型逆流阻止用ＦＥＴとスイッチ素子保護用ＦＥＴは、Ｎチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれＮＰＮ型トランジスタからなり、一方のＮＰＮ型トランジスタは、そのエミッタ端子とコレクタ端子を、前記逆流阻止用ＦＥＴのソース端子とゲート端子に接続し、そのベース端子にベース抵抗を接続し、他方のＮＰＮ型トランジスタは、そのエミッタ端子を、前記スイッチ素子保護用ＦＥＴのソース端子に接続するとともに、ダイオードのアノード端子に接続し、そのベース端子を、前記ダイオードのカソード端子に接続するとともに、ベース抵抗を介して前記一方のＮＰＮ型トランジスタのベース抵抗に接続し、前記一方のＮＰＮ型トランジスタと他方のＮＰＮ型トランジスタのコレクタ端子を、それぞれ抵抗を介してＮチャンネル型からなる高電圧バイアス用ＦＥＴのソース端子に接続し、前記一方のＮＰＮ型トランジスタのベース抵抗と他方のＮＰＮ型トランジスタのベース抵抗の接続点を、抵抗を介して前記高電圧バイアス用ＦＥＴのソース端子に接続し、基準電圧発生回路のツェナーダイオードのアノード端子を出力端子に接続し、このツェナーダイオードのカソード端子と抵抗との接続点を、前記スイッチ素子保護用ＦＥＴのゲート端子と前記高電圧バイアス用ＦＥＴのゲート端子に接続し、前記基準電圧発生回路の抵抗の他端部を、前記高電圧バイアス用ＦＥＴのドレイン端子とバイアス端子に接続したことを特徴とする請求項１記載の電源用逆流阻止回路。
【請求項６】
入出力電圧が正電圧である場合であって、ＭＯＳ型逆流阻止用ＦＥＴとスイッチ素子保護用ＦＥＴは、Ｐチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれＰＮＰ型トランジスタからなり、一方のＰＮＰ型トランジスタは、そのエミッタ端子とコレクタ端子を、前記逆流阻止用ＦＥＴのソース端子とゲート端子に接続し、他方のＰＮＰ型トランジスタは、そのエミッタ端子を、前記スイッチ素子保護用ＦＥＴのソース端子に接続し、そのベース端子とコレクタ端子を前記一方のＰＮＰ型トランジスタのベース端子に接続し、前記一方のＰＮＰ型トランジスタのコレクタ端子と前記逆流阻止用ＦＥＴのゲート端子を、抵抗を介してＰチャンネル型からなる高電圧バイアス用ＦＥＴのソース端子に接続し、前記一方のＰＮＰ型トランジスタのベース端子と他方のＰＮＰ型トランジスタのベース端子とコレクタ端子の接続点を、抵抗を介して前記高電圧バイアス用ＦＥＴのソース端子に接続し、基準電圧発生回路のツェナーダイオードのカソード端子を出力端子に接続し、このツェナーダイオードのアノード端子と抵抗との接続点を、前記スイッチ素子保護用ＦＥＴのゲート端子と前記高電圧バイアス用ＦＥＴのゲート端子に接続し、前記基準電圧発生回路の抵抗の他端部を、前記高電圧バイアス用ＦＥＴのドレイン端子とバイアス端子に接続したことを特徴とする請求項１記載の電源用逆流阻止回路。
【請求項７】
入出力電圧が負電圧である場合であって、ＭＯＳ型逆流阻止用ＦＥＴとスイッチ素子保護用ＦＥＴは、Ｎチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれＮＰＮ型トランジスタからなり、一方のＮＰＮ型トランジスタは、そのエミッタ端子とコレクタ端子を、前記逆流阻止用ＦＥＴのソース端子とゲート端子に接続し、他方のＮＰＮ型トランジスタは、そのエミッタ端子を、前記スイッチ素子保護用ＦＥＴのソース端子に接続し、そのベース端子とコレクタ端子を前記一方のＮＰＮ型トランジスタのベース端子に接続し、前記一方のＮＰＮ型トランジスタのコレクタ端子と前記逆流阻止用ＦＥＴのゲート端子を、抵抗を介してＮチャンネル型からなる高電圧バイアス用ＦＥＴのソース端子に接続し、前記一方のＮＰＮ型トランジスタのベース端子と他方のＮＰＮ型トランジスタのベース端子とコレクタ端子の接続点を、抵抗を介して前記高電圧バイアス用ＦＥＴのソース端子に接続し、基準電圧発生回路のツェナーダイオードのアノード端子を出力端子に接続し、このツェナーダイオードのカソード端子と抵抗との接続点を、前記スイッチ素子保護用ＦＥＴのゲート端子と前記高電圧バイアス用ＦＥＴのゲート端子に接続し、前記基準電圧発生回路の抵抗の他端部を、前記高電圧バイアス用ＦＥＴのドレイン端子とバイアス端子に接続したことを特徴とする請求項１記載の電源用逆流阻止回路。
【請求項８】
逆流阻止用ＦＥＴのソース端子とゲート端子間に、第１のＮＰＮ型トランジスタのコレクタ端子とエミッタ端子を接続し、この第１のＮＰＮ型トランジスタのエミッタ端子に、第２のＰＮＰ型トランジスタのエミッタ端子を接続し、一方のＰＮＰ型トランジスタのコレクタ端子と前記第１のＮＰＮ型トランジスタのベース端子と前記第２のＰＮＰ型トランジスタのベース端子とを接続し、この接続点を、抵抗を介して高電圧バイアス用ＦＥＴのソース端子に接続し、前記第２のＰＮＰ型トランジスタのコレクタ端子を前記高電圧バイアス用ＦＥＴのソース端子に接続したドライブ回路を挿入してなることを特徴とする請求項６記載の電源用逆流阻止回路。
【請求項９】
逆流阻止用ＦＥＴのソース端子とゲート端子間に、第１のＰＮＰ型トランジスタのコレクタ端子とエミッタ端子を接続し、この第１のＰＮＰ型トランジスタのエミッタ端子に、第２のＮＰＮ型トランジスタのエミッタ端子を接続し、一方のＮＰＮ型トランジスタのコレクタ端子と前記第１のＰＮＰ型トランジスタのベース端子と前記第２のＮＰＮ型トランジスタのベース端子とを接続し、この接続点を、抵抗を介して高電圧バイアス用ＦＥＴのソース端子に接続し、前記第２のＮＰＮ型トランジスタのコレクタ端子を前記高電圧バイアス用ＦＥＴのソース端子に接続したドライブ回路を挿入してなることを特徴とする請求項７記載の電源用逆流阻止回路。
【請求項１０】
入出力電圧が正電圧である場合であって、ＭＯＳ型逆流阻止用ＦＥＴとスイッチ素子保護用ＦＥＴは、Ｐチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれＰチャンネル型のＭＯＳ型差動増幅用ＦＥＴからなり、一方の差動増幅用ＦＥＴは、そのソース端子とドレイン端子を前記逆流阻止用ＦＥＴのソース端子とゲート端子に接続し、他方の差動増幅用ＦＥＴは、そのソース端子を、前記スイッチ素子保護用ＦＥＴのソース端子に接続し、そのゲート端子とドレイン端子を前記一方の差動増幅用ＦＥＴのゲート端子に接続し、前記一方の差動増幅用ＦＥＴのドレイン端子と前記逆流阻止用ＦＥＴのゲート端子を、抵抗を介してＰチャンネル型からなる高電圧バイアス用ＦＥＴのソース端子に接続し、前記一方の差動増幅用ＦＥＴのゲート端子と他方の差動増幅用ＦＥＴのゲート端子とドレイン端子の接続点を、抵抗を介して前記高電圧バイアス用ＦＥＴのソース端子に接続し、基準電圧発生回路のツェナーダイオードのカソード端子を出力端子に接続し、このツェナーダイオードのアノード端子と抵抗との接続点を、前記スイッチ素子保護用ＦＥＴのゲート端子と前記高電圧バイアス用ＦＥＴのゲート端子に接続し、前記基準電圧発生回路の抵抗の他端部を、前記高電圧バイアス用ＦＥＴのドレイン端子とバイアス端子に接続したことを特徴とする請求項１記載の電源用逆流阻止回路。
【請求項１１】
入出力電圧が負電圧である場合であって、ＭＯＳ型逆流阻止用ＦＥＴとスイッチ素子保護用ＦＥＴは、Ｎチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれＮチャンネル型のＭＯＳ型差動増幅用ＦＥＴからなり、一方の差動増幅用ＦＥＴは、そのソース端子とドレイン端子を前記逆流阻止用ＦＥＴのソース端子とゲート端子に接続し、他方の差動増幅用ＦＥＴは、そのソース端子を、前記スイッチ素子保護用ＦＥＴのソース端子に接続し、そのゲート端子とドレイン端子を前記一方の差動増幅用ＦＥＴのゲート端子に接続し、前記一方の差動増幅用ＦＥＴのドレイン端子と前記逆流阻止用ＦＥＴのゲート端子を、抵抗を介してＮチャンネル型からなる高電圧バイアス用ＦＥＴのソース端子に接続し、前記一方の差動増幅用ＦＥＴのゲート端子と他方の差動増幅用ＦＥＴのゲート端子とドレイン端子の接続点を、抵抗を介して前記高電圧バイアス用ＦＥＴのソース端子に接続し、基準電圧発生回路のツェナーダイオードのアノード端子を出力端子に接続し、このツェナーダイオードのカソード端子と抵抗との接続点を、前記スイッチ素子保護用ＦＥＴのゲート端子と前記高電圧バイアス用ＦＥＴのゲート端子に接続し、前記基準電圧発生回路の抵抗の他端部を、前記高電圧バイアス用ＦＥＴのドレイン端子とバイアス端子に接続したことを特徴とする請求項１記載の電源用逆流阻止回路。
【請求項１２】
入出力電圧が正電圧である場合であって、ＭＯＳ型逆流阻止用ＦＥＴとスイッチ素子保護用ＦＥＴは、Ｐチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれＰチャンネル型のＭＯＳ型差動増幅用ＦＥＴからなり、一方の差動増幅用ＦＥＴは、そのソース端子を、前記逆流阻止用ＦＥＴのソース端子に接続し、そのドレイン端子を、ダイオードのカソード端子とＰチャンネル型からなるドライブ回路用ＦＥＴのゲート端子に接続し、前記ダイオードのアノード端子と前記ドライブ回路用ＦＥＴのソース端子を、前記逆流阻止用ＦＥＴのゲート端子に接続し、前記一方の差動増幅用ＦＥＴのゲート端子を、前記他方の差動増幅用ＦＥＴのドレイン端子とゲート端子に接続し、この他方の差動増幅用ＦＥＴのソース端子を、前記スイッチ素子保護用ＦＥＴのソース端子に接続し、前記一方の差動増幅用ＦＥＴのドレイン端子と前記ドライブ回路用ＦＥＴのゲート端子を、抵抗を介してＰチャンネル型からなる高電圧バイアス用ＦＥＴのソース端子に接続し、前記ドライブ回路用ＦＥＴのドレイン端子を、前記高電圧バイアス用ＦＥＴのソース端子に接続し、前記一方の差動増幅用ＦＥＴのゲート端子と他方の差動増幅用ＦＥＴのゲート端子とドレイン端子の接続点を、抵抗を介して前記高電圧バイアス用ＦＥＴのソース端子に接続し、基準電圧発生回路のツェナーダイオードのカソード端子を出力端子に接続し、このツェナーダイオードのアノード端子と抵抗との接続点を、前記スイッチ素子保護用ＦＥＴのゲート端子と前記高電圧バイアス用ＦＥＴのゲート端子に接続し、前記基準電圧発生回路の抵抗の他端部を、前記高電圧バイアス用ＦＥＴのドレイン端子とバイアス端子に接続したことを特徴とする請求項１記載の電源用逆流阻止回路。
【請求項１３】
入出力電圧が負電圧である場合であって、ＭＯＳ型逆流阻止用ＦＥＴとスイッチ素子保護用ＦＥＴは、Ｎチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれＮチャンネル型のＭＯＳ型差動増幅用ＦＥＴからなり、一方の差動増幅用ＦＥＴは、そのソース端子を、前記逆流阻止用ＦＥＴのソース端子に接続し、そのドレイン端子を、ダイオードのアノード端子とＮチャンネル型からなるドライブ回路用ＦＥＴのゲート端子に接続し、前記ダイオードのカソード端子と前記ドライブ回路用ＦＥＴのソース端子を、前記逆流阻止用ＦＥＴのゲート端子に接続し、前記一方の差動増幅用ＦＥＴのゲート端子を、前記他方の差動増幅用ＦＥＴのドレイン端子とゲート端子に接続し、この他方の差動増幅用ＦＥＴのソース端子を、前記スイッチ素子保護用ＦＥＴのソース端子に接続し、前記一方の差動増幅用ＦＥＴのドレイン端子と前記ドライブ回路用ＦＥＴのゲート端子を、抵抗を介してＮチャンネル型からなる高電圧バイアス用ＦＥＴのソース端子に接続し、前記ドライブ回路用ＦＥＴのドレイン端子を、前記高電圧バイアス用ＦＥＴのソース端子に接続し、前記一方の差動増幅用ＦＥＴのゲート端子と他方の差動増幅用ＦＥＴのゲート端子とドレイン端子の接続点を、抵抗を介して前記高電圧バイアス用ＦＥＴのソース端子に接続し、基準電圧発生回路のツェナーダイオードのアノード端子を出力端子に接続し、このツェナーダイオードのカソード端子と抵抗との接続点を、前記スイッチ素子保護用ＦＥＴのゲート端子と前記高電圧バイアス用ＦＥＴのゲート端子に接続し、前記基準電圧発生回路の抵抗の他端部を、前記高電圧バイアス用ＦＥＴのドレイン端子とバイアス端子に接続したことを特徴とする請求項１記載の電源用逆流阻止回路。
【請求項１４】
スイッチ素子保護用ＦＥＴの検出端子としてのドレイン端子の検出端子を、入力端子から切り離したことを特徴とする請求項１０、１１、１２又は１３記載の電源用逆流阻止回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷への電源供給の停止を避けるために電源装置を複数台設置し、この複数台の電源装置を冗長運転する場合、一方の電源装置から他方の電源装置へ電流が流れ込まないようにするための電源用逆流阻止回路に関するものである。
【背景技術】
【０００２】
電源装置の並列冗長運転や図１７に示すような負荷１０に複数台の電源（第１の電源１１と第２の電源１２など）を接続する装置においては、逆流防止のためのダイオード１３と１４を並列に接続したオア接続回路１５が使用される。
このような回路において、第１の電源１１と第２の電源１２の２台の電源からオア接続回路１５を経て負荷１０に電源を供給する。すると、第１の電源１１と第２の電源１２のいずれか一方が遮断しても他方から電源を供給する。また、第１の電源１１と第２の電源１２の入力間に電位差があっても第１の電源１１から第２の電源１２への経路で又はその逆の経路で電流が流れることがない。
このようなダイオード１３と１４で構成されたオア接続回路１５は、ダイオードの順方向電圧降下が一般のダイオードで約１Ｖ、ショットキーダイオードでも約０．４〜０．６Ｖ存在するので、電力ロスが発生し、この電力ロスによる発熱、低電圧回路における電圧低下などの問題が発生していた。
【０００３】
ダイオードに替えて図１８に示すようなＭＯＳ−ＦＥＴを使用する方法が本出願人によって提案されている（特許文献１）。
図１８において、ＦＥＴ１８は、内部ダイオード１９を有し、逆方向に導通状態となるので、通常とは逆向きに接続し、ＰチャンネルのＦＥＴ１８の場合、ドレイン端子からソース端子に電流を流すように用いたものである。具体的には、ＭＯＳ型ＦＥＴ１８のドレイン端子は入力端子１６に接続し、ソース端子は出力端子１７に接続し、ゲート端子はベース抵抗２６を介してバイアス端子４６に接続し、前記ＦＥＴ１８のゲート端子とソースとに差動増幅器を構成する一方のトランジスタ２１のコレクタ端子とエミッタ端子を接続し、前記ＦＥＴ１８のドレイン端子に差動増幅器を構成する他方のトランジスタ２０のエミッタ端子を接続し、この他方のトランジスタ２０のベース端子と前記一方のトランジスタ２１のベース端子の間を、ベース抵抗２４(及び／又は２７)を介して接続し、このベース抵抗２４(及び／又は２７)を、他の抵抗２８を介してバイアス端子４６に接続し、前記他方のトランジスタ２０のベース端子とエミッタ端子の間に逆並列にダイオード２２を接続し、コレクタ端子はコレクタ抵抗２５を介してバイアス端子４６に接続してなるものである。
【０００４】
以上のような構成において、入力端子１６に正常な電圧Ｅｉｎが印加されている場合は、ＦＥＴ１８のドレイン端子とソース端子間は、内部ダイオード１９を介して導通状態となる。ここで、ソース端子には、入力電圧Ｅｉｎより内部ダイオード１９の電圧降下の分だけ低い電圧が発生し、Ｅｉｎ＞Ｅｏｕｔとなるため、トランジスタ２０と２１のベース電流Ｉｂ１とＩｂ２は、Ｉｂ１＞Ｉｂ２となり、トランジスタ２０がオン、トランジスタ２１がオフとなる。ここで、ＦＥＴ１８のゲート端子は抵抗２６を介してバイアス端子４６に接続されており、ソース端子に対して負の電圧が印加されているのでＦＥＴ１８が導通し、入力端子電流Ｉｏが流れる。また、Ｅｉｎ＞Ｅｏｕｔであるため、ダイオード電流Ｉｄ１は、流れない。
【０００５】
入力端子１６に印加される電圧Ｅｉｎが低下して、Ｅｉｎ＜Ｅｏｕｔとなると、トランジスタ２０と２１のベース電流Ｉｂ１とＩｂ２は、Ｉｂ１＜Ｉｂ２となり、トランジスタ２０がオフ、トランジスタ２１がオンとなる。すると、ＦＥＴ１８のゲート端子とソース端子間がショートするので、ＦＥＴ１８は非導通となって、電流が逆流することを阻止する。
このＦＥＴ１８が導通から非導通に切り替わるとき、入力端子１６への印加電圧が、出力端子１７の電圧に比べて、トランジスタ２１のベース端子とエミッタ端子間の電圧降下とダイオード２２の順方向の電圧降下の合計以上に低下すると、トランジスタ２１のベース端子から抵抗２７と２４さらにダイオード２２を介して、入力端子１６側に流れるダイオード電流Ｉｄ１が発生する。この電流Ｉｄ１は、Ｉｂ２に比べて大きな電流を流すことができるため、トランジスタ２１を急激(高速)に導通させることができ、ＦＥＴ１８の逆流阻止の応答時間を極めて短くすることができる。
また、入力端子電流Ｉｏは、Ｅｉｎの低下にしたがって下落し、トランジスタ２１によりゲート端子とソース端子間がショートしてＦＥＴ１８が非導通となるまで、出力端子１７側から電流が流れ込んで、瞬間的に大きくマイナスとなるが、この逆回復時間が極めて短くて済む。そして、入力端子電流は、ダイオード電流Ｉｄ１と略同じ値のマイナスの電流となる。
【０００６】
以上のように、ＦＥＴ１８のゲート端子に電圧を印加すると、ドレイン端子とソース間が導通することで図１７の場合のダイオード１３や１４の順方向の電圧以下の電圧降下で電流を流すことができる。また、逆方向に電圧を印加した場合には、ゲート端子電圧を略０Ｖとすることで、ＦＥＴ１８はオフとなり、逆方向に電流を流さないように動作する。このＦＥＴ１８による逆流阻止回路は、ＦＥＴ１８に印加されている電圧が順方向か逆方向かを判断してそれに応じてゲート端子電圧を制御しなければならない。この電圧の監視には、逆電圧が印加された時の応答が速くないと瞬間的に大きな電圧が印加された状態で大電流が流れることになるので、素子の破損につながる恐れがある。そこで、逆方向印加時の応答速度の速い逆方向回路が図１８に示した回路であり、この回路は、図１７に示すダイオード１３又は１４のいずれか１個分の役割を果たす。
【０００７】
図１８に示した回路は、他方のトランジスタ２０と一方のトランジスタ２１のベース端子が略同一電圧になるように抵抗２４と抵抗２７を通して接続されている。ＦＥＴ１８のドレイン端子とソース端子間の電圧は、他方のトランジスタ２０と一方のトランジスタ２１のエミッタ端子に接続されることで、この間の電圧が他方のトランジスタ２０と一方のトランジスタ２１による差動増幅器に接続されていることになる。そして、一方のトランジスタ２１のコレクタ端子がＦＥＴ１８のゲート端子に接続されることで、ＦＥＴ１８のドレイン端子とソース端子間電圧により、ＦＥＴ１８のゲート端子を制御することが可能になっている。さらに、逆方向印加時の高速性を確保するために、入力端子１６側が急激に負電圧となった場合に、一方のトランジスタ２１のベース端子電流が抵抗２７を経由して抵抗２８へ流れているものが、抵抗２７から抵抗２４とダイオード２２を経由して流れる経路ができる。この経路は、通常の抵抗２８を介して流れるよりも大きな電流を流すことができ、その結果、一方のトランジスタ２１を高速でオンとし、ＦＥＴ１８のゲート端子電荷を急速に引き抜くことができる。ここで、ダイオード２２は、逆方向電圧印加時に他方のトランジスタ２０のベース端子とエミッタ端子間に逆方向電圧が印加されるために、ＦＥＴ１８の保護として挿入されており、逆方向電圧が低いときは不要である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−３２０８７３号公報。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図１８のダイオード２２を挿入した回路は、逆電圧印加時において、抵抗２７と抵抗２４とダイオード２２を経由して電流が流れるため、抵抗２４と抵抗２７の抵抗値を小さくすると、ここを通して逆方向電流が流れ、差動増幅器としての他方のトランジスタ２０の耐圧が困難になり、また、この抵抗値を大きくすると、差動増幅器としての精度が低下する。
従って、このダイオード２２を挿入した図１８の回路は、数Ｖから数１０Ｖまでの低電圧の回路には適しているが、５００〜８００Ｖのような高電圧回路には対応できない、という問題があった。
【００１０】
本発明は、高電圧の回路に対応することができ、かつ、ＩＣチップ化の可能な電源用逆流阻止回路を提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
本発明による逆流阻止回路は、ＭＯＳ型逆流阻止用ＦＥＴのドレイン端子を入力端子に接続し、ソース端子を出力端子に接続し、ゲート端子をバイアス端子に接続し、前記逆流阻止用ＦＥＴのゲート端子とソース端子間に一方の差動増幅用スイッチ素子を接続し、前記逆流阻止用ＦＥＴのドレイン端子に他方の差動増幅用スイッチ素子を接続し、この他方の差動増幅用スイッチ素子と前記一方の差動増幅用スイッチ素子との接続点を前記バイアス端子に接続することにより、入力電圧が出力電圧より高いとき他方の差動増幅用スイッチ素子をオンし、一方の差動増幅用スイッチ素子をオフして前記ＭＯＳ型逆流阻止用ＦＥＴを導通し、入力電圧が出力電圧より低いとき一方の差動増幅用スイッチ素子をオンし、他方の差動増幅用スイッチ素子をオフして前記ＭＯＳ型逆流阻止用ＦＥＴを非導通とする逆流阻止回路において、前記入力端子と他方の差動増幅用スイッチ素子との間に、スイッチ素子保護用ＦＥＴを、そのドレイン端子とソース端子を接続して挿入し、このスイッチ素子保護用ＦＥＴのゲート端子を基準電圧発生回路に接続したことを特徴とする。
【００１２】
基準電圧発生回路は、出力端子とバイアス端子との間にツェナーダイオードと抵抗を直列に接続してなり、このツェナーダイオードと抵抗の接続点にスイッチ素子保護用ＦＥＴのゲート端子を接続したことを特徴とする。
【発明の効果】
【００１３】
請求項１記載の発明によれば、ＭＯＳ型逆流阻止用ＦＥＴのドレイン端子を入力端子に接続し、ソース端子を出力端子に接続し、ゲート端子をバイアス端子に接続し、前記逆流阻止用ＦＥＴのゲート端子とソース端子間に、一方の差動増幅用スイッチ素子を接続し、前記逆流阻止用ＦＥＴのドレイン端子に、他方の差動増幅用スイッチ素子を接続し、この他方の差動増幅用スイッチ素子と前記一方の差動増幅用スイッチ素子との接続点を、前記バイアス端子に接続することにより、入力電圧が出力電圧より高いとき他方の差動増幅用スイッチ素子をオンし、かつ、一方の差動増幅用スイッチ素子をオフすることにより、前記ＭＯＳ型逆流阻止用ＦＥＴを導通し、入力電圧が出力電圧より低いとき、一方の差動増幅用スイッチ素子をオンし、かつ、他方の差動増幅用スイッチ素子をオフすることにより、前記ＭＯＳ型逆流阻止用ＦＥＴを非導通とする逆流阻止回路において、前記入力端子と他方の差動増幅用スイッチ素子との間に、スイッチ素子保護用ＦＥＴを、そのドレイン端子とソース端子を接続して挿入し、このスイッチ素子保護用ＦＥＴを、そのドレイン端子とソース端子を接続して挿入し、ゲート端子を基準電圧発生回路に接続したので、スイッチ素子保護用ＦＥＴを接続して挿入することにより、差動増幅用スイッチ素子のベース抵抗に印加される電圧を制限することによって、他方の差動増幅用スイッチ素子を保護することができる。
また、基準電圧発生回路は、出力端子とバイアス端子との間にツェナーダイオードと抵抗を直列に接続してなり、このツェナーダイオードと抵抗の接続点にスイッチ素子保護用ＦＥＴのゲート端子を接続したので、当該回路の逆流阻止用ＦＥＴが非導通であっても、基準電圧発生回路を出力端子に接続されている他の電源を用いて発生させることができる。
【００１５】
請求項２記載の発明によれば、前記逆流阻止用ＦＥＴが導通から非導通に切り替わるとき、一方の差動増幅用スイッチ素子からバイアス端子に電流が流れるとともに、ダイオードにもダイオード電流が流れ、この電流は、バイアス端子に流れる電流に比べて大きな電流を流すことができるため、逆流阻止用ＦＥＴのゲート端子に貯まった電荷を急速に放電してＦＥＴを急激(高速)にオフさせることができ、ＦＥＴの電流逆流阻止の応答時間を極めて短くすることができる。また、ＦＥＴのソース端子とゲート端子間に挿入されたツェナーダイオードにより、ゲート端子の許容電圧よりも出力端子とバイアス端子間の電位差が大きいときにＦＥＴを保護することができる。
【００１６】
請求項３記載の発明によれば、入出力電圧が負電圧である場合、ＭＯＳ型逆流阻止用ＦＥＴとスイッチ素子保護用ＦＥＴは、Ｎチャンネル型を用い、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれＮＰＮ型トランジスタを用い、ツェナーダイオードとダイオートを入出力電圧が正電圧である場合の逆向き接続することで同一の目的を達成することができる。
【００１７】
バイアス端子を逆流阻止用ＦＥＴに直結した従来回路では、バイアス端子には、１５Ｖ程度が限度であったが、請求項４記載の発明によれば、高電圧バイアス用ＦＥＴを挿入することで、バイアス端子に数百Ｖの高電圧を印加することができる。
また、前記高電圧バイアス用ＦＥＴを挿入することにより、このＦＥＴのゲート端子電圧（Ｖｒｅｆ）−高電圧バイアス用ＦＥＴのゲート端子とソース端子間の閾値電圧以上の電圧が逆流阻止用ＦＥＴのゲート端子の許容電圧以上かからないように基準電圧発生回路のツェナーダイオード等で調整することで逆流阻止用ＦＥＴのソース端子とゲート端子の間に挿入される保護用ツェナーダイオードを省略することができる。
【００１８】
請求項５記載の発明によれば、入出力電圧が負電圧である場合、ＭＯＳ型逆流阻止用ＦＥＴとスイッチ素子保護用ＦＥＴと電圧バイアス用ＦＥＴは、Ｎチャンネル型を用い、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれＮＰＮ型トランジスタを用い、ツェナーダイオードとダイオートを入出力電圧が正電圧である場合の逆向き接続することで同一の目的を達成することができる。
【００１９】
従来回路では、他方のトランジスタと一方のトランジスタのベース端子にそれぞれ抵抗を入れることで逆電流を制限する役目があったが、これらの抵抗が大きいと、逆流阻止用ＦＥＴの順方向電圧降下が増加する傾向にあった。請求項６記載の発明によれば、スイッチ素子保護用ＦＥＴを挿入して逆電圧を制限することで、ベース抵抗が不要になり、検出回路のゲインが高くなるため、スイッチ素子保護用ＦＥＴによる電圧降下を小さくすることができる。
また、入力端子と出力端子間の逆耐電圧は、逆流阻止用ＦＥＴとスイッチ素子保護用ＦＥＴの耐電圧で決まり、出力端子とバイアス端子の耐電圧は、高電圧バイアス用ＦＥＴの耐電圧で決まるので、これらに高耐電圧のＭＯＳ−ＦＥＴを用いることで、高耐電圧の逆流阻止回路として機能することができる。
【００２０】
請求項７記載の発明によれば、入出力電圧が負電圧である場合、ＭＯＳ型逆流阻止用ＦＥＴとスイッチ素子保護用ＦＥＴと電圧バイアス用ＦＥＴは、Ｎチャンネル型を用い、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれＮＰＮ型トランジスタを用い、ツェナーダイオードを入出力電圧が正電圧である場合の逆向き接続することで同一の目的を達成することができる。
【００２１】
請求項８記載の発明によれば、ドライブ回路を挿入したので、このドライブ回路は、入力電圧Ｅｉｎの低下にしたがって、一方のトランジスタのコレクタ電流がドライブ回路を構成するトランジスタのベース端子に流れることにより、逆流阻止用ＦＥＴのゲート端子とソース端子間を加速的にショートさせてこの逆流阻止用ＦＥＴを非導通とすることができる。
【００２２】
請求項９記載の発明によれば、入出力電圧が負電圧である場合、ＭＯＳ型逆流阻止用ＦＥＴとスイッチ素子保護用ＦＥＴと電圧バイアス用ＦＥＴは、Ｎチャンネル型を用い、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子と第２のトランジスタは、それぞれＮＰＮ型トランジスタを用い、第１のトランジスタは、ＰＮＰ型トランジスタを用い、ツェナーダイオードを入出力電圧が正電圧である場合の逆向き接続することで同一の目的を達成することができる。
【００２３】
請求項１０記載の発明によれば、すべてのスイッチ素子をＰチャンネルのＭＯＳ−ＦＥＴとすることで、より高電圧対応となるとともに、ＩＣ化するときに１チップに構成できる。
【００２４】
請求項１１記載の発明によれば、入出力電圧が負電圧である場合、すべてのスイッチ素子をＰチャンネルのＭＯＳ−ＦＥＴとし、ツェナーダイオードを入出力電圧が正電圧である場合の逆向き接続することで同一の目的を達成することができる。
【００２５】
請求項１２記載の発明によれば、トランジスタからなるドライブ回路に替えてドライブ回路用ＦＥＴとダイオードを接続することにより、入力電圧Ｅｉｎの正常時には、ドライブ回路用ＦＥＴをオンし、入力電圧Ｅｉｎの低下時には、ドライブ回路用ダイオードを経由して一方の差動増幅用ＦＥＴをオンし、逆流阻止用ＦＥＴを急速に非導通とすることができる。
【００２６】
請求項１３記載の発明によれば、入出力電圧が負電圧である場合、すべてのスイッチ素子をＰチャンネルのＭＯＳ−ＦＥＴとし、ツェナーダイオードを入出力電圧が正電圧である場合の逆向き接続することで同一の目的を達成することができる。
【００２７】
請求項１４記載の発明によれば、スイッチ素子保護用ＦＥＴの検出端子としてのドレイン端子の検出端子を入力端子から切り離したので、逆流阻止用ＦＥＴの抵抗分の他に、入力端子側の抵抗やインダクタの電圧降下分も含めて検出電圧として使用できるので、逆流阻止用ＦＥＴを完全に飽和させることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明による電源用逆流阻止回路であって、入出力が正電源用の実施例１を示す電気回路図である。
【図２】本発明による電源用逆流阻止回路であって、入出力が負電源用の実施例２を示す電気回路図である。
【図３】本発明による電源用逆流阻止回路であって、入出力が正電源用の実施例３を示す電気回路図である。
【図４】本発明による電源用逆流阻止回路であって、入出力が負電源用の実施例４を示す電気回路図である。
【図５】本発明による電源用逆流阻止回路であって、入出力が正電源用の実施例５を示す電気回路図である。
【図６】本発明による電源用逆流阻止回路であって、入出力が負電源用の実施例６を示す電気回路図である。
【図７】本発明による電源用逆流阻止回路であって、入出力が正電源用の実施例７を示す電気回路図である。
【図８】本発明による電源用逆流阻止回路であって、入出力が負電源用の実施例８を示す電気回路図である。
【図９】本発明による電源用逆流阻止回路であって、入出力が正電源用の実施例９を示す電気回路図である。
【図１０】本発明による電源用逆流阻止回路であって、入出力が負電源用の実施例１０を示す電気回路図である。
【図１１】本発明による電源用逆流阻止回路であって、入出力が正電源用の実施例１１を示す電気回路図である。
【図１２】本発明による電源用逆流阻止回路であって、入出力が負電源用の実施例１２を示す電気回路図である。
【図１３】図９に示す実施例９の電源用逆流阻止回路であって、スイッチ素子保護用ＦＥＴの検出端子としてのドレイン端子の検出端子を、入力端子から切り離した入出力が正電源用の実施例１３を示す電気回路図である。
【図１４】図１０に示す実施例１０の電源用逆流阻止回路であって、スイッチ素子保護用ＦＥＴの検出端子としてのドレイン端子の検出端子を、入力端子から切り離した入出力が負電源用の実施例１４を示す電気回路図である。
【図１５】図１１に示す実施例１１の電源用逆流阻止回路であって、スイッチ素子保護用ＦＥＴの検出端子としてのドレイン端子の検出端子を、入力端子から切り離した入出力が正電源用の実施例１５を示す電気回路図である。
【図１６】図１２に示す実施例１２の電源用逆流阻止回路であって、スイッチ素子保護用ＦＥＴの検出端子としてのドレイン端子の検出端子を、入力端子から切り離した入出力が負電源用の実施例１６を示す電気回路図である。
【図１７】従来の電源用逆流阻止回路を示す電気回路図である。
【図１８】従来の他の電源用逆流阻止回路を示す電気回路図である。
【発明を実施するための形態】
【００２９】
本発明による逆流阻止回路は、ＭＯＳ型逆流阻止用ＦＥＴのドレイン端子を入力端子に接続し、ソース端子を出力端子に接続し、ゲート端子をバイアス端子に接続し、前記逆流阻止用ＦＥＴのゲート端子とソース端子間に一方の差動増幅用スイッチ素子を接続し、前記逆流阻止用ＦＥＴのドレイン端子に他方の差動増幅用スイッチ素子を接続し、この他方の差動増幅用スイッチ素子と前記一方の差動増幅用スイッチ素子との接続点を前記バイアス端子に接続することにより、入力電圧が出力電圧より高いとき他方の差動増幅用スイッチ素子をオンし、一方の差動増幅用スイッチ素子をオフして前記ＭＯＳ型逆流阻止用ＦＥＴを導通し、入力電圧が出力電圧より低いとき一方の差動増幅用スイッチ素子をオンし、他方の差動増幅用スイッチ素子をオフして前記ＭＯＳ型逆流阻止用ＦＥＴを非導通とする逆流阻止回路に適用される。
このような逆流阻止回路において、前記入力端子と他方の差動増幅用スイッチ素子との間に、スイッチ素子保護用ＦＥＴを、そのドレイン端子とソース端子を接続して挿入し、このスイッチ素子保護用ＦＥＴのゲート端子を基準電圧発生回路に接続する。
【００３０】
基準電圧発生回路は、出力端子とバイアス端子との間にツェナーダイオードと抵抗を直列に接続してなり、このツェナーダイオードと抵抗の接続点にスイッチ素子保護用ＦＥＴのゲート端子を接続する。
【００３１】
入出力電圧が正電圧である場合、ＭＯＳ型ＦＥＴは、Ｐチャンネル型に統一し、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれＰＮＰ型トランジスタに統一し、また、入出力電圧が負電圧である場合、ＭＯＳ型ＦＥＴは、Ｎチャンネル型に統一し、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれＮＰＮ型トランジスタに統一することにより容易にＩＣ化ができる。
【実施例１】
【００３２】
以下、本発明の実施例１を図１に基づき説明する。
図１に示す本発明による電源用逆流阻止回路は、入出力電圧が正電圧の場合であって、基本的には、図１８と同様に、内部ダイオード１９を有するＰチャンネル型のＦＥＴ１８を、通常とは逆向きにドレイン端子からソース端子に電流を流すように用いたものである。
図１に示す本発明による電源用逆流阻止回路が図１８に示す回路と異なる点は、図１８に示す回路ではダイオード２２のカソード端子と他方のトランジスタ２０のエミッタ端子の接続点に入力端子１６を直接接続していたが、本発明では、逆電圧印加時において高電圧対応とするため、入力端子１６（＋ＩＮ）と他方のトランジスタ２０との間に耐圧数百Ｖのスイッチ素子保護用Ｐチャンネル型ＦＥＴ３２を介在し、さらに、このＦＥＴ３２のゲート端子を、出力端子１７（＋ＯＵＴ）とバイアス端子４６の間に挿入した基準電圧発生回路３５を構成するツェナーダイオード３３と抵抗３４との接続点に接続したものである。
【００３３】
前記逆流阻止用のＭＯＳ型ＦＥＴ１８は、そのドレイン端子を入力端子１６に接続し、ソース端子を出力端子１７に接続し、ゲート端子を、ベース抵抗器２６を介してバイアス端子４６に接続する。前記ＦＥＴ１８のゲート端子とソース端子に、差動増幅用スイッチ素子としての一方のＰＮＰ型トランジスタ２１のコレクタ端子とエミッタ端子を接続するとともに、ＦＥＴ１８の保護用のツェナーダイオード２３を接続する。また、前記入力端子１６に、前記ＦＥＴ３２のドレイン端子とソース端子を介して差動増幅用スイッチ素子としての他方のＰＮＰ型トランジスタ２０のエミッタ端子を接続し、この他方のトランジスタ２０のベース端子と前記一方のトランジスタ２１のベース端子の間をベース抵抗２４及び２７を介して接続し、このベース抵抗２４と２７の接続点を、他の抵抗２８を介してバイアス端子４６に接続し、前記他方のトランジスタ２０のコレクタ端子を、コレクタ抵抗２５を介してバイアス端子４６に接続してなるものである。
【００３４】
以上のような逆電圧の高電圧対応として構成された回路において、入力端子１６に正常な電圧Ｅｉｎが印加されている場合は、ＦＥＴ１８のドレイン端子とソース端子間は、内部ダイオード１９を介して導通状態となる。すると、ＦＥＴ１８のソース端子には、入力電圧Ｅｉｎよりも内部ダイオード１９の電圧降下の分だけ低い電圧が発生し、Ｅｉｎ＞Ｅｏｕｔとなる。また、基準電圧発生回路３５の基準電圧ＶｒｅｆがＦＥＴ３２のゲート端子に加わり、ＦＥＴ３２のソース端子と他方のトランジスタ２０のエミッタ端子には、前記Ｖｒｅｆからゲート端子とソース端子間の閾値電圧を差し引いた電圧が印加される。ＦＥＴ３２はドレイン端子側に正常な電圧が印加されているので、ＦＥＴ３２のドレイン端子とソース端子間のインピーダンスが小さくなり、ＦＥＴ３２がショートしているときと同じ動作となる。すると、他方のトランジスタ２０のエミッタ端子と入力端子１６とは、同一電位となって、一方のトランジスタ２１のエミッタ端子電圧より高くなって、トランジスタ２０と２１のベース電流Ｉｂ１とＩｂ２は、Ｉｂ１＞Ｉｂ２となる。他方のトランジスタ２０と一方のトランジスタ２１は、それぞれのベース端子が抵抗２４と抵抗２７を介して接続されているので、トランジスタ２０がオンすると、トランジスタ２１がオフとなる。また、ＦＥＴ１８のゲート端子は、抵抗２６を介してバイアス端子４６に接続されており、ソース端子に対して負の電圧が印加されているのでＦＥＴ１８が導通し入力端子１６から出力端子１７へ入力端子電流Ｉｏが流れる。
【００３５】
入力端子１６に印加される電圧Ｅｉｎが低下してＥｉｎ＜Ｅｏｕｔになると、ＦＥＴ３２のソース端子には、Ｖｒｅｆからゲート端子とソース端子間の閾値電圧を差し引いた電圧が印加される。ＦＥＴ３２は、ドレイン端子側に負電圧が印加されているので、他方のトランジスタ２０のエミッタ端子電圧が一方のトランジスタ２１のエミッタ端子電圧よりも低くなり、一方のトランジスタ２１がオンし、他方のトランジスタ２０がオフする。一方のトランジスタ２１のオンで、一方のトランジスタ２１のベース電流Ｉｂ２が抵抗２７と抵抗２８を介してバイアス端子４６に流れるとともに、抵抗２４を介してダイオード２２に流れ、さらにＦＥＴ３２を介して入力端子１６側に流れる。一方のトランジスタ２１がオンすることで、ＦＥＴ１８のゲート端子とソース端子間がショートするので、ＦＥＴ１８は非導通となって、出力端子１７から入力端子１６へ電流が逆流することを阻止する。
【００３６】
ここで、図１８に示す従来回路では、逆電圧印加時において、抵抗２７と抵抗２４とダイオード２２を介して電流が流れる。そのため、抵抗２７と抵抗２４の抵抗値を小さくすると、ここを通して逆方向電流が流れる。抵抗値を大きくすると、差動増幅器としての精度が低下する。したがって、この従来回路では、数Ｖの低電圧の回路ではあまり問題はないが、数百Ｖの高電圧には適していない。
そこで、本発明では、ＦＥＴ３２を挿入することにより、抵抗２７と抵抗２４に印加される電圧を制限することによって、他方のトランジスタ２０のベース端子とエミッタ端子間の逆方向電圧を制限することができる。また、図３に示すように、抵抗２７と抵抗２４を挿入せずに０Ｖとすることもできる。
【００３７】
前記ＦＥＴ１８が導通から非導通に切り替わるとき、トランジスタ２１のベース端子から抵抗２７及び２８を介してバイアス端子４６にＩｂ２が流れるとともに、抵抗２４を介してダイオード２２にもダイオード電流Ｉｄ１が流れるが、この電流Ｉｄ１は、Ｉｂ２に比べて大きな電流を流すことができるため、ＦＥＴ１８のゲート端子に貯まった電荷を急速に放電してＦＥＴ１８を急激(高速)にオフさせることができ、ＦＥＴ１８の電流逆流阻止の応答時間を極めて短くすることができる。
このようにして、ＦＥＴ３２の存在により逆電圧印加時における高電圧対応回路として使用できる。
なお、ＦＥＴ１８を必要以上の高速で非導通としなくともよい場合には、ダイオード２２を挿入しなくてもよい。
ＦＥＴ１８のソース端子とゲート端子間に挿入されたツェナーダイオード２３は、ゲート端子の許容電圧よりも出力端子１７とバイアス端子４６間の電位差が大きいときにＦＥＴ１８を保護するためのものである。
【実施例２】
【００３８】
図２に示す本発明による電源用逆流阻止回路は、基本的には、図１に示す実施例１と略同様であるが、入出力電圧が負電圧の場合を示すもので、ＭＯＳ型逆流阻止用ＦＥＴ１８とスイッチ素子保護用ＦＥＴ３２は、Ｎチャンネル型からなり、一方の差動増幅用スイッチ素子２１と他方の差動増幅用スイッチ素子２０は、それぞれＮＰＮ型トランジスタからなり、一方のＮＰＮ型トランジスタ２１は、そのエミッタ端子とコレクタ端子を、前記逆流阻止用ＦＥＴ１８のソース端子とゲート端子に接続するとともに、逆流阻止用ＦＥＴ保護用ツェナーダイオード３２のアノード端子とカソード端子に接続し、そのベース端子にベース抵抗２７を接続し、他方のＮＰＮ型トランジスタ２０は、そのエミッタ端子を、前記スイッチ素子保護用ＦＥＴ３２のソース端子に接続するとともに、ダイオード２２のアノード端子に接続し、そのベース端子を、前記ダイオード２２のカソード端子に接続するとともに、ベース抵抗２４を介して前記一方のＰＮＰ型トランジスタ２１のベース抵抗２７に接続し、前記一方のＮＰＮ型トランジスタ２１と他方のＮＰＮ型トランジスタ２０のコレクタ端子を、それぞれ抵抗２６、２５を介してバイアス端子４６に接続し、前記一方のＮＰＮ型トランジスタ２１のベース抵抗２７と他方のＮＰＮ型トランジスタ２０のベース抵抗２４の接続点を、抵抗２８を介してバイアス端子４６に接続し、基準電圧発生回路３５のツェナーダイオード３３のアノード端子を出力端子１７に接続し、このツェナーダイオード３３のカソード端子と抵抗３４との接続点を、前記スイッチ素子保護用ＦＥＴ３２のゲート端子に接続した電源用逆流阻止回路である。
この回路における動作は、図１と略同様である。
【実施例３】
【００３９】
図３は、入出力電圧が正電圧の場合の本発明の実施例３を示すもので、この例は、バイアス端子４６に高電圧バイアス用ＦＥＴ３６を介してゲート端子駆動用電源を接続するものである。このような構成とすることにより、ＦＥＴ３６のソース端子電圧でＦＥＴ１８のゲート端子電圧を制限するので、バイアス端子４６に高電圧が印加されても安定化できる効果がある。ちなみに、バイアス端子４６をＦＥＴ１８に直結した実施例１では、ＦＥＴ１８の電源端子が２０〜３０Ｖであるため、バイアス端子４６には、１５Ｖ程度が限度であったが、ＦＥＴ３６を挿入することで、バイアス端子４６に数百Ｖの高電圧を印加することができる。
また、前記ＦＥＴ３６を挿入することにより、ＦＥＴ３６のゲート端子電圧（Ｖｒｅｆ）−ＦＥＴ３６のゲート端子とソース端子間の閾値電圧以上の電圧がＦＥＴ１８のゲート端子の許容電圧以上かからないようにツェナーダイオード３３等で調整することでツェナーダイオード２３を省略することができる。
【実施例４】
【００４０】
図４に示す本発明による電源用逆流阻止回路は、基本的には、図３に示す実施例３と略同様であるが、入出力電圧が負電圧の場合を示すもので、ＭＯＳ型逆流阻止用ＦＥＴ１８とスイッチ素子保護用ＦＥＴ３２と高電圧バイアス用ＦＥＴ３６は、Ｎチャンネル型からなり、一方の差動増幅用スイッチ素子２１と他方の差動増幅用スイッチ素子２０は、それぞれＮＰＮ型トランジスタからなり、ダイオード２２とツェナーダイオード３３は、図３と逆向きに使用したものである。
この回路における動作は、図３と略同様である。
【実施例５】
【００４１】
図５は、入出力電圧が正電圧の場合の本発明の実施例５を示すもので、この例は、前述のとおり、実施例１及び３における抵抗２４と抵抗２７とダイオード２２を除去した例を示している。他方のトランジスタ２０と一方のトランジスタ２１のベース端子にそれぞれ抵抗２４と２７を入れることは、ＦＥＴ３２を挿入していない場合には、逆電流を制限する役目があったが、これらの抵抗が大きいと、ＦＥＴ１８の順方向電圧降下が増加する傾向にあった。ＦＥＴ３２で逆電圧を制限することで、抵抗２４と抵抗２７が不要になり、検出回路のゲインが高くなるため、ＦＥＴ１８による電圧降下を小さくすることができる。
また、この実施例５において、順方向の検出電圧は、抵抗２６と抵抗２８で調整することができる。
さらに、入力端子１６と出力端子１７間の逆耐電圧は、ＦＥＴ１８とＦＥＴ３２の耐電圧で決まり、出力端子１７とバイアス端子４６の耐電圧は、ＦＥＴ３６の耐電圧で決まるので、ＦＥＴ１８とＦＥＴ３２とＦＥＴ３６に高耐電圧のＭＯＳ−ＦＥＴを用いることで、高耐電圧の逆流阻止回路として機能することができる。
【実施例６】
【００４２】
図６に示す本発明による電源用逆流阻止回路は、基本的には、図５に示す実施例５と略同様であるが、入出力電圧が負電圧の場合を示すもので、ＭＯＳ型逆流阻止用ＦＥＴ１８とスイッチ素子保護用ＦＥＴ３２と高電圧バイアス用ＦＥＴ３６は、Ｎチャンネル型からなり、一方の差動増幅用スイッチ素子２１と他方の差動増幅用スイッチ素子２０は、それぞれＮＰＮ型トランジスタからなり、ツェナーダイオード３３は、図５と逆向きに使用したものである。
この回路における動作は、図５と略同様である。
【実施例７】
【００４３】
図７は、入出力電圧が正電圧の場合の本発明の実施例７を示すもので、この例は、図５における実施例５において、ＦＥＴ１８のゲート端子と抵抗２６の間にドライブ回路を挿入して高速逆流阻止回路としたものである。具体的には、ＦＥＴ１８のソース端子とゲート端子の間にＮＰＮ型の第１のトランジスタ３０のコレクタ端子とエミッタ端子を接続し、ＦＥＴ１８のゲート端子とバイアス端子４６側の間にＰＮＰ型 の第２のトランジスタ２９のエミッタ端子とコレクタ端子を接続し、トランジスタ２９と３０のベース端子を抵抗２６に接続したものである。
【００４４】
このドライブ回路は、入力電圧Ｅｉｎの低下にしたがって、トランジスタ２１のコレクタ電流がトランジスタ３０及び２９のベース端子に流れることにより、トランジスタ３０のコレクタ端子とエミッタ端子を介して、ＦＥＴ１８のゲート端子とソース端子間を加速的にショートさせてＦＥＴ１８を非導通とするものである。
【実施例８】
【００４５】
図８に示す本発明による電源用逆流阻止回路は、基本的には、図７に示す実施例と略同様であるが、入出力電圧が負電圧の場合を示すもので、ＭＯＳ型逆流阻止用ＦＥＴ１８とスイッチ素子保護用ＦＥＴ３２と高電圧バイアス用ＦＥＴ３６は、Ｎチャンネル型からなり、一方の差動増幅用スイッチ素子２１と他方の差動増幅用スイッチ素子２０と第２のトランジスタ２９は、それぞれＮＰＮ型トランジスタからなり、第１のトランジスタ３０は、ＰＮＰ型トランジスタからなり、ツェナーダイオード３３は、図７と逆向きに使用したものである。
この回路における動作は、図３と略同様である。
【実施例９】
【００４６】
図９は、入出力電圧が正電圧の場合の本発明の実施例９を示すもので、この例は、図１、３、５、７における他方のトランジスタ２０と一方のトランジスタ２１をＰチャンネル型の差動増幅用ＦＥＴ３８とＰチャンネル型の差動増幅用ＦＥＴ３９に置き換えたものである。この回路では、すべてのトランジスタがＰチャンネル型のＭＯＳ−ＦＥＴとしたので、より高電圧対応となるとともに、ＩＣ化するときに１チップに構成できる。
【実施例１０】
【００４７】
図１０に示す本発明による電源用逆流阻止回路は、基本的には、図９に示す実施例と略同様であるが、入出力電圧が負電圧の場合を示すもので、この回路では、すべてのトランジスタがＮチャンネル型のＭＯＳ−ＦＥＴとし、ツェナーダイオード３３は、図９と逆向きに使用したものである。
この回路における動作は、図９と略同様である。
【実施例１１】
【００４８】
図１１は、入出力電圧が正電圧の場合の本発明の実施例１１を示すもので、この例は、前記図９における第２のトランジスタ２９と第１のトランジスタ３０からなるドライブ回路に替えてドライブ回路用ＦＥＴ４５とダイオード４４を接続したものである。そして、入力電圧Ｅｉｎの正常時には、ＦＥＴ４５をオンし、入力電圧Ｅｉｎの低下時には、ダイオード４４を経由してＦＥＴ３９をオンし、ＦＥＴ１８を急速に非導通とする。
【実施例１２】
【００４９】
図１２に示す本発明による電源用逆流阻止回路は、基本的には、図１１に示す実施例と略同様であるが、入出力電圧が負電圧の場合を示すもので、この例は、前記図１０における第２のトランジスタ２９と第１のトランジスタ３０からなるドライブ回路に替えてドライブ回路用ＦＥＴ４５とダイオード４４を接続したものである。そして、入力電圧Ｅｉｎの正常時には、ＦＥＴ４５をオンし、入力電圧Ｅｉｎの低下時には、ダイオード４４を経由してＦＥＴ３９をオンし、ＦＥＴ１８を急速に非導通とする。
【実施例１３】
【００５０】
図１３は、入出力電圧が正電圧の場合の本発明の実施例１３を示すもので、この例は、図９に示す実施例９において、ＦＥＴ３２の検出端子としてのドレイン端子の検出端子４０を入力端子１６から切り離したものである。検出端子４０を切り離すことにより、ＦＥＴ１８の抵抗分の他に、入力端子１６側の抵抗４２やインダクタ４３の電圧降下分も含めて検出電圧として使用できるので、ＦＥＴ１８を完全に飽和させることができる。
【実施例１４】
【００５１】
図１４は、入出力電圧が負電圧の場合の本発明の実施例１４を示すもので、この例は、図１０に示す実施例１０において、ＦＥＴ３２の検出端子としてのドレイン端子の検出端子４０を入力端子１６から切り離したものである。
【実施例１５】
【００５２】
図１５は、入出力電圧が正電圧の場合の本発明の実施例１５を示すもので、この例は、図１１に示す実施例１１において、ＦＥＴ３２の検出端子としてのドレイン端子の検出端子４０を入力端子１６から切り離したものである。
【実施例１６】
【００５３】
図１６は、入出力電圧が負電圧の場合の本発明の実施例１６を示すもので、この例は、図１２に示す実施例１２において、ＦＥＴ３２の検出端子としてのドレイン端子の検出端子４０を入力端子１６から切り離したものである。
【符号の説明】
【００５４】
１０…負荷、１１…第１の電源、１２…第２の電源、１３…ダイオード、１４…ダイオード、１５…オア接続回路、１６…入力端子、１７…出力端子、１８…ＦＥＴ、１９…内部ダイオード、２０…他方のトランジスタ、２１…一方のトランジスタ、２２…ダイオード、２３…ツェナーダイオード、２４…抵抗、２５…抵抗、２６…抵抗、２７…抵抗、２８…抵抗、２９…第２のトランジスタ、３０…第１のトランジスタ、３１…抵抗、３２…ＦＥＴ、３３…ツェナーダイオード、３４…抵抗、３５…基準電圧発生回路、３６…ＦＥＴ、３７…ダイオード、３８…ＦＥＴ、３９…ＦＥＴ、４０…検出端子、４１…原入力端子、４２…抵抗、４３…インダクタ、４４…ダイオード、４５…ＦＥＴ、４６…バイアス端子。
【図１】
0005562690.tif 000002
【図２】
0005562690.tif 000003
【図３】
0005562690.tif 000004
【図４】
0005562690.tif 000005
【図５】
0005562690.tif 000006
【図６】
0005562690.tif 000007
【図７】
0005562690.tif 000008
【図８】
0005562690.tif 000009
【図９】
0005562690.tif 000010
【図１０】
0005562690.tif 000011
【図１１】
0005562690.tif 000012
【図１２】
0005562690.tif 000013
【図１３】
0005562690.tif 000014
【図１４】
0005562690.tif 000015
【図１５】
0005562690.tif 000016
【図１６】
0005562690.tif 000017
【図１７】
0005562690.tif 000018
【図１８】
0005562690.tif 000019