(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に位置して互いに離隔された第１及び第２チップパッドと、
前記基板の表面上に配置され、少なくとも低い表面部及び高い表面部によって段差が設けられた上部表面を備えて前記低い表面部の厚さは前記高い表面部の厚さよりも薄い第１絶縁膜と、
前記第１チップパッドと電気的に接続されて前記第１絶縁膜の前記低い表面部上に位置する第１導電性基準ポテンシャルラインと、
前記第２チップパッドと電気的に接続されて前記第１絶縁膜の前記高い表面部上に位置する導電性信号線と、
前記第１導電性基準ポテンシャルライン及び前記導電性信号線にそれぞれ電気的に接続された第１及び第２外部端子と、を含み、
前記第１絶縁膜は、前記低い表面部と前記高い表面部とが同一材料で一体形成されて、
前記第１導電性基準ポテンシャルラインと前記導電性信号線とは互いにオーバーラップされず、
前記基板上に配置された第３チップパッドと、前記低い表面部上に配置された第２導電性基準ポテンシャルラインと、をさらに含み、
前記第１導電性基準ポテンシャルライン及び前記第２導電性基準ポテンシャルラインはそれぞれ第１接地プレート及び第１電源プレートであり、前記第１電源プレートは前記第３チップパッドに電気的に接続され、
前記第１接地プレート及び前記第１電源プレートは同一レベルに位置し、
前記導電性信号線は前記基板を基準として前記第１接地プレート及び前記第１電源プレートよりも高いレベルに位置し、
前記第１絶縁膜、前記第１導電性基準ポテンシャルライン及び前記導電性信号線を覆う第２絶縁膜をさらに含み、
前記第１及び第２外部端子は前記第２絶縁膜を貫通して前記第１導電性基準ポテンシャルライン及び前記導電性信号線にそれぞれ電気的に接触し、
前記第２絶縁膜上に配置された第２接地プレート及び第２電源プレートをさらに含み、前記第１及び第２接地プレートは前記第２絶縁膜を貫通して互いに電気的に接続され、
前記第１及び第２電源プレートは前記第２絶縁膜を貫通して互いに電気的に接続され、
前記第１接地プレート及び前記第１電源プレートは前記基板の表面と重畳し、前記第２接地プレートは前記第１電源プレートと重畳して前記第２電源プレートは前記第１接地プレートと重畳し、
前記第２導電性基準ポテンシャルラインは第３外部端子を有し、前記第２導電性基準ポテンシャルラインと前記導電性信号線とは互いにオーバーラップせず、前記第２絶縁膜は前記第２導電性基準ポテンシャルラインを覆う
ことを特徴とする半導体パッケージ。
【請求項２】
前記第２絶縁膜と前記第２接地プレートと前記第２の電源プレートを覆う第３絶縁膜をさらに含む
ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記基板と前記第１絶縁膜との間に位置する層間絶縁膜及びパッシベーション膜をさらに含む
ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記半導体パッケージはウエハレベルパッケージである
ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項５】
前記第１外部端子及び前記第２外部端子及び前記第３外部端子はソルダボールである
ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項６】
前記第１外部端子及び前記第２外部端子及び前記第３外部端子はソルダバンプである
ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項７】
前記第１外部端子及び前記第２外部端子及び前記第３外部端子はボンディングワイヤである
ことを特徴とする請求項１に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のパッケージ及びその製造方法に関するもので、特に再配置された配線を有する半導体装置のパッケージ及びその製造方法（ＳｅｍＩｃｏｎｄｕｃｔｏｒ  ｐａｃｋａｇｅ  ＩｎｃｌｕｄＩｎｇ  ｒｅｄＩｓｔｒＩｂｕｔＩｏｎ  ｐａｔｔｅｒｎ  ａｎｄ  ｍｅｔｈｏｄ  ｏｆ  ｍａｎｕｆａｃｔｕｒＩｎｇ  ｔｈｅ  ｓａｍｅ）に関する。
【背景技術】
【０００２】
携帯用電子製品（ｐｏｒｔａｂｌｅ  ｅｌｅｃｔｒｏｎＩｃ  ｄｅＶＩｃｅｓ）が次第に小型化されることによって、半導体パッケージの大きさ(ｄＩｍｅｎｓＩｏｎｓ)も小さくなる。前記半導体パッケージの大きさを小さくするためにチップスケールパッケージ技術が使われている。前記チップスケールパッケージ技術の例としてウエハレベルパッケージ技術が広く知られている。前記ウエハレベルパッケージは半導体チップのパッド及び前記パッドに電気的に接続されたソルダボール（ｓｏｌｄｅｒ  ｂａｌｌｓ）を含む。前記ソルダボールは前記パッドよりも大きいサイズを有する。すなわち、前記ソルダボールのピッチは前記パッドのピッチよりも大きい。よって、前記パッドを前記ソルダボールに電気的に接続させるためには前記半導体チップ上に再配置された金属配線が要求される。
【０００３】
図１は、前記再配置された金属配線を有する従来のウエハレベルパッケージの平面図である。また、図２Ａは図１の切断線Ｉ−Ｉ’に沿って示された断面図であり、図２Ｂは図１の切断線ＩＩ−ＩＩ’に沿って示された断面図である。
図１、図２Ａ及び図２Ｂを参照すると、集積回路が形成された半導体ウエハ１上に層間絶縁膜３が供給される。前記層間絶縁膜３上にパッド５が供給されて、前記パッド５を有するウエハはパッシベーション膜（ｐａｓｓＩＶａｔＩｏｎ  ｌａｙｅｒ）７で覆われる。前記パッシベーション膜７は前記パッド５を露出させる開口部を有することができる。前記パッシベーション膜７上に下部絶縁膜９が積層されて（ｓｔａｃｋｅｄ）、前記下部絶縁膜９上に再配置された金属配線１１が供給される。前記再配置された金属配線１１は前記下部絶縁膜９を貫通するビアホールを介して前記各パッド５に電気的に接続される。結果的に、前記金属配線１１及び前記集積回路の間の寄生キャパシタンス（ｐａｒａｓＩｔＩｃ  ｃａｐａｃＩｔａｎｃｅ）は前記下部絶縁膜９の厚さ９Ｔによるものとなる。
【０００４】
前記パッド５は入／出力パッド（Ｉｎｐｕｔ／ｏｕｔｐｕｔ  ｐａｄｓ）、接地パッド（ｇｒｏｕｎｄ  ｐａｄ）及び電源パッド（ｐｏｗｅｒ  ｐａｄ）を含むことができ、前記金属配線１１は信号線（ｓＩｇｎａｌ  ｌＩｎｅｓ）、電源線（ｐｏｗｅｒ  ｌＩｎｅ）及び接地線（ｇｒｏｕｎｄ  ｌＩｎｅ）を含むことができる。この場合に、前記入／出力パッド（Ｉ／Ｏ  ｐａｄｓ）はそれぞれ前記信号線に電気的に接続されて、前記接地パッドは前記接地線に電気的に接続される。また、前記電源パッドは前記電源線に電気的に接続される。したがって、前記信号線、電源線及び接地線の寄生キャパシタンスは前記下部絶縁膜９の厚さ９Ｔによって決められる。
【０００５】
前記信号線の寄生キャパシタンスは前記信号線を介して伝達する電気的な信号の遅延時間を減少するために減少させねばならない。すなわち、前記信号線の寄生キャパシタンスを減少するためには前記下部絶縁膜９の厚さ９Ｔを増加させねばならない。しかしながら、前記下部絶縁膜９の厚さ９Ｔを増加させると、前記半導体ウエハ１に印加される物理的なストレス（ｐｈｙｓＩｃａｌ  ｓｔｒｅｓｓ）が増加されて前記半導体ウエハ１の曲げ（ｗａｒｐａｇｅ）を誘発させる。さらに前記下部絶縁膜９の厚さ９Ｔを増加させると、前記電源線及び接地線の寄生キャパシタンスは減少する。この場合、前記集積回路は前記電源線及び／または接地線に印加される電気的な雑音（ｎｏＩｓｅ）に脆弱である。
【０００６】
続いて、前記金属配線１１を有するウエハは上部絶縁膜１３で覆われる。前記上部絶縁膜１３上に複数のソルダボール１５が供給され、前記ソルダボール１５はそれぞれ前記金属配線１１の端部（ｅｎｄｓ）に電気的に接続される。
前述したように、前記従来のウエハレベルパッケージは前記金属配線１１の寄生キャパシタンスはもちろん、前記ウエハの曲げ現象を最適化させることが難しい。
【０００７】
一方、高性能半導体チップパッケージ（ｈＩｇｈ  ｐｅｒｆｏｒｍａｎｃｅ  ｓｅｍＩｃｏｎｄｕｃｔｏｒ  ｃｈＩｐ  ｐａｃｋａｇｅ）が特許文献１の「基板上に半導体集積回路チップをパッケージングするためのモジュール（Ｍｏｄｕｌｅ  ｆｏｒ  ＰａｃｋａｇＩｎｇ  ＳｅｍＩｃｏｎｄｕｃｔｏｒ  Ｉｎｔｅｇｒａｔｅｄ  ＣＩｒｃｕＩｔ  ＣｈＩｐｓ  ｏｎ  Ａ  Ｂａｓｅ  Ｓｕｂｓｔｒａｔｅ）」という題目でゼイコブら（Ｊａｃｏｂ  ｅｔ  ａｌ．）によって開示されている。ゼイコブらによれば、金属配線を通じて流れる電気的信号の遅延時間（ｄｅｌａｙ  ｔＩｍｅ）、混線（ｃｒｏｓｓ−ｔａｌｋ）及び雑音（ｎｏＩｓｅ）を最小化させるのに相応しい半導体集積回路チップパッケージを供給する。しかしながら、前記ゼイコブらによるパッケージは、相変らずパッシベーション膜上に積層される厚いポリイミド膜を要求する。
【特許文献１】米国特許第４、８６６、５０７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようする技術的課題は、基板に加えられる物理的なストレスの減少と共に前記基板上の再配置された配線の寄生キャパシタンスを最適化するために適切な高性能半導体パッケージを提供することにある。
本発明が解決しようする他の技術的課題は、基板に加えられる物理的なストレスを減少させることができ、前記基板上の再配置された配線の寄生キャパシタンスを最適化するために適切な高性能半導体パッケージの製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の実施形態は半導体パッケージ及びその製造方法を提供される。
本発明の一様態によれば、前記半導体パッケージは基板及び前記基板上に位置して互いに離隔された第１及び第２チップパッドを備える。前記基板の表面上に絶縁膜が配置される。前記絶縁膜は少なくとも低い表面部及び高い表面部によって段差が設けられた上部表面（ｓｔｅｐｐｅｄ  ｕｐｐｅｒ  ｓｕｒｆａｃｅ）を備える。前記低い表面部での厚さは前記高い表面部での厚さよりも薄い。前記絶縁膜の前記低い表面部上に導電性基準ポテンシャルラインが供給される。前記基準ポテンシャルラインは前記第１チップパッドと電気的に接続される。前記絶縁膜の前記高い表面部上に導電性信号線が配置される。前記信号線は前記第２チップパッドと電気的に接続される。前記基準ポテンシャルライン及び前記信号線にそれぞれ電気的に接続された第１及び第２外部端子が供給される。
【００１０】
本発明の他の様態によれば、前記半導体パッケージは基板及び前記基板の表面上に位置し、互いに離隔された第１、第２及び第３チップパッドを備える。前記基板上にパッシベーション膜が供給される。前記パッシベーション膜は前記第１ないし第３チップパッドをそれぞれ露出させる第１ないし第３開口部を有する。前記パッシベーション膜上に絶縁膜が供給される。前記絶縁膜は低い表面部、第１ないし第３突出部及び高い表面部によって段差が設けられた上部面を備えて、前記低い表面部での前記絶縁膜の厚さは前記第１ないし第３突出部及び前記高い表面部での前記絶縁膜の厚さよりも薄い。前記第１及び第２チップパッドにそれぞれ電気的に接続された電源プレート及び接地プレートが供給される。前記電源プレート及び接地プレートの中で少なくとも一つは前記絶縁膜の前記低い表面部上に配置される。前記絶縁膜の前記高い表面部上に信号線が配置されて、前記信号線は前記第３チップパッドに電気的に接続される。前記第１ないし第３突出部上にそれぞれ第１ないし第３外部端子が供給される。前記第１ないし第３外部端子はそれぞれ前記電源プレート、前記接地プレート及び前記信号線に電気的に接続される。
【００１１】
本発明のまた他の様態によれば、前記半導体パッケージは基板及び前記基板の表面上に位置する絶縁膜を備える。前記絶縁膜は少なくとも低い表面部及び高い表面部によって段差が設けられた上部面を備えて、前記低い表面部での前記絶縁膜の厚さは前記第１ないし第３突出部及び前記高い表面部での前記絶縁膜の厚さよりも薄い。前記絶縁膜の前記低い表面部上に実質的な導電性基準ポテンシャルラインが配置される。前記絶縁膜の前記高い表面部上に実質的な導電性信号線が配置される。
【００１２】
本発明のまた他の様態によれば、前記半導体パッケージを製造する方法が供給される。この方法は基板の表面上に互いに離隔された第１及び第２チップパッドを形成することを含む。前記第１及び第２チップパッド及び前記基板を覆うように絶縁膜を形成する。前記絶縁膜の上部面の輪郭（ｃｏｎｔｏｕｒ）を変形させて段差が設けられた上部面を形成する。前記段差が設けられた上部面は少なくとも低い表面部及び高い表面部によって限定される。前記低い表面部での前記絶縁膜の厚さは前記高い表面部での前記絶縁膜の厚さよりも薄い。前記低い表面部上に前記第１チップパッドと電気的に接続された導電性基準ポテンシャルラインを形成する。前記高い表面部上に前記第２チップパッドと電気的に接続された導電性信号線を形成する。前記基準ポテンシャルライン及び前記信号線にそれぞれ電気的に接続された第１及び第２外部端子を形成する。
【発明の効果】
【００１３】
前述したように本発明によれば、信号線下部の絶縁膜が接地プレート及び／または電源プレート下部の絶縁膜よりも厚い。したがって、前記信号線の寄生キャパシタンスは最小化される一方、前記接地プレート及び／または前記電源プレートのデカップリングキャパシタンスは極大化できる。また、前記絶縁膜の平均の厚さは最小化できる。結果的に、前記絶縁膜による物理的なストレスを最小化させて前記基板の曲げを著しく抑制することができる。さらに、前記信号線を通じて伝送される電気的な信号の遅延時間の増加なしに前記接地プレート及び／または電源プレートに印加される電気的な雑音に対する耐性を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照して本発明の好ましい実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された内容が明確であり、完全となるように、そして当業者に本発明の思想が十分に伝達できるように提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張されたものである。明細書全体にかけて同一の参照番号は、同一の構成要素を示す。
【００１５】
図３は、本発明の実施形態による半導体パッケージを示す平面図である。また、図４Ａは、図３の切断線ＩＶ−ＩＶ’に沿って示された断面図であり、図４Ｂは、図３のＩＩＩ−ＩＩＩ’に沿って示された断面図である。この実施形態で前記半導体パッケージはウエハレベルパッケージである。
図３、図４Ａ及び図４Ｂを参照すると、この実施形態のウエハレベルパッケージは半導体チップ（または半導体基板）２１及び前記半導体チップ２１上に形成された層間絶縁膜２３を含む。前記層間絶縁膜２３の上部面上に接地パッド２３Ｇ、電源パッド２５Ｐ及び信号パッド２５Ｓが配置される。前記接地パッド２５Ｇ、電源パッド２５Ｐ及び信号パッド２５Ｓは半導体パッケージのチップパッドを構成する。前記層間絶縁膜２３の上部面はパッシベーション膜２７で覆われる。図に示されたように、前記パッシベーション膜２７は前記電源パッド２５Ｐを露出させる電源パッド窓２７Ｐ、前記接地パッド２５Ｇを露出させる接地パッド窓２７Ｇ、及び前記信号パッド２５Ｓを露出させる信号パッド窓２７Ｓを備える。
【００１６】
前記パッシベーション膜２７上に下部絶縁膜２９’が供給される。前記下部絶縁膜２９’は相対的に低い基底部（ｂａｓｅ  ｐｏｒｔＩｏｎ）２９Ｂ及び複数の突出部を備える。前記突出部は前記基底部２９Ｂの垂直の厚さ２９Ｔ’よりも大きい垂直の厚さ２９Ｔを有する。前記突出部は接地ボールランド突出部２９ＧＢ、電源ボールランド突出部２９ＰＢ、信号線支持突出部２９ＳＬ、及び信号ボールランド突出部２９ＳＢを含むことができる。また、前記下部絶縁膜２９’は前記接地パッド２５Ｇ、電源パッド２５Ｐ、及び信号パッド２５Ｓ上に整列された複数の開口部を備えることができる。
【００１７】
図３の平面図で示されたように、前記信号線支持突出部２９ＳＬは延長されて前記信号パッド２５Ｓ上の前記下部絶縁膜２９’内の開口部、及び前記信号ボールランド突出部２９ＳＢの間に配置される。すなわち、前記信号線支持突出部２９ＳＬのそれぞれの一端はそれに対応する前記信号パッド２５Ｓ上の開口部に接するように位置することができ、前記信号線支持突出部２９ＳＬのそれぞれ他の端はそれに対応する前記信号ボールランド突出部２９ＳＢに接するように位置する。
【００１８】
前記信号パッド２５Ｓから前記信号ボールランド突出部２９ＳＢまでの前記信号線支持突出部２９ＳＬ上に導電性信号線３１ＳＬが配置される。図示されたように、前記信号線３１ＳＬは前記信号パッド２５Ｓの露出された上部面と接触するように重畳することができる。また、前記信号線３１ＳＬは延長されて前記信号ボールランド突出部２９ＳＢを覆う信号ソルダボールランド部を供給することができる。前記下部絶縁膜２９’の前記基底部２９Ｂ上に第１導電性電源プレート３１Ｐ及び第１接地プレート３１Ｇが供給される。一実施形態で、前記第１電源プレート３１Ｐ及び第１接地プレート３１Ｇは実質的に前記下部チップ２１の全体表面を覆うように供給することができる。また、前記第１電源プレート３１Ｐは延長されて前記電源ボールランド突出部２９ＰＢを覆う電源ソルダボールランド部を供給することができ、前記第１接地プレート３１Ｇも延長されて前記接地ボールランド突出部２９ＧＢを覆う接地ソルダボールランド部を供給することができる。
【００１９】
前記第１電源プレート３１Ｐ及び第１接地プレート３１Ｇを有する基板の上部面は実質的に上部絶縁膜３３で覆われて、前記上部絶縁膜３３は前記信号線３１ＳＬ、前記第１接地プレート３１Ｇ、及び前記第１電源プレート３１Ｐのソルダボールランド部を露出させる複数の開口部を含む。前記開口部を介して前記露出されたソルダボールランド部上に信号ソルダボール３９ＳＢ、接地ソルダボール３９ＧＢ及び電源ソルダボール３９ＰＢが供給できる。
【００２０】
さらに、前記上部絶縁膜３３の上部面上に第２接地プレート３５Ｇ及び第２電源プレート３５Ｐを追加で配置できる。前記第２接地プレート３５Ｇ及び第２電源プレート３５Ｐは実質的に前記チップ２１の全体表面を覆うように配置することができる。また、図示されたように、前記第２接地プレート３５Ｇは前記第１電源プレート３１Ｐと重畳するように配置することができ、前記第２電源プレート３５Ｐは前記第１接地プレート３１Ｇと重畳するように配置することができる。前記第２接地プレート３５Ｇは前記上部絶縁膜３３内の開口部を介して前記接地パッド２５Ｇに電気的に接続されて、前記第２電源プレート３５Ｐは前記上部絶縁膜３３内のまた他の開口部を介して前記電源パッド２５Ｐに電気的に接続される。さらに、前記第２接地プレート３５Ｇ及び前記第２電源プレート３５Ｐは追加の絶縁膜３７で覆われられ、前記ソルダボール３９ＳＢ、３９ＧＢ、３９ＰＢは前記追加の絶縁膜３７を貫通することになる。
【００２１】
図４Ａ及び図４Ｂに示されたように、前記信号線３１ＳＬと前記基板２１との間に寄生キャパシタＣＰＳが存在することができ、前記第１接地プレート３１Ｇと前記基板２１との間に寄生キャパシタＣＰＧ１が存在することができる。また、前記第１電源プレート３１Ｐと前記基板２１との間に寄生キャパシタＣＰＰ１が存在することができる。前述したように、前記信号線支持突出部２９ＳＬの厚さ２９Ｔは前記基底部２９Ｂの厚さ２９Ｔ’よりも大きい。したがって、前記信号線３１ＳＬの寄生キャパシタＣＰＳによる静電容量は前記第１接地プレート３１Ｇ及び第１電源プレート３１Ｐの寄生キャパシタＣＰＧ１、ＣＰＰ１による静電容量よりも小さいことがある。よって、前記信号線３１ＳＬを介して伝送される電気的な信号の遅延時間（ｄｅｌａｙ  ｔＩｍｅ）は減少する一方、前記接地プレート３１Ｇ及び前記電源プレート３１Ｐに印加される雑音信号（ｎｏＩｓｅ  ｓＩｇｎａｌｓ）に対する耐性（ＩｍｍｕｎＩｔｙ）は向上される。
【００２２】
図４Ａで前記第１接地プレート３１Ｇと前記第２電源プレート３５Ｐとの間に寄生キャパシタＣＰＧ２が存在することができ、図４Ｂで前記第１電源プレート３１Ｐと前記第２接地プレート３５Ｇとの間に寄生キャパシタＣＰＰ２が存在することができる。この場合、前記第１電源プレート３１Ｐの寄生キャパシタＣＰＰ１、ＣＰＰ２は互いに並列接続された状態を示し、前記第１接地プレート３１Ｇの寄生キャパシタＣＰＧ１、ＣＰＧ２も互いに並列接続された状態を示す。したがって、前記第２電源プレート３５Ｐ及び前記第２接地プレート３５Ｇが供給される場合に、半導体パッケージの電源線及び接地線に印加される雑音信号に対する耐性をさらに向上させることができる。また、この実施形態によれば、前記基板２１上に積層された前記絶縁膜２９’の平均厚さを最小化することができる。したがって、前記絶縁膜２９’の物理的なストレスを減少させることができるので、前記基板２１の曲げ（ｗａｒｐａｇｅ）を抑制することができる。
【００２３】
図３、図４Ａ及び図４Ｂを参照して説明した実施形態がさまざまの形態で変形されることができるのは当業者であれば自明である。例えば、前記第２接地プレート３５Ｇ及び／または前記第２電源プレート３５Ｐが供給できない場合、前記追加の絶縁膜３７も供給できないこともある。また他の実施形態で、前記第２接地プレート３５Ｇ及び／または前記第２電源プレート３５Ｐは前記パッシベーション膜２７と前記下部絶縁膜２９’との間に配置できる。
【００２４】
そして、図５Ａ、図６Ａ、図７Ａ、図８Ａ、及び図９Ａと共に図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、及び図９Ｂを参照して本発明の実施形態による半導体パッケージの製造方法を説明する。図５Ａ、図６Ａ、図７Ａ、図８Ａ、及び図９Ａは図３のＩＶ−ＩＶ’に沿って示された断面図であり、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、及び図９Ｂは図３のＩＩＩ−ＩＩＩ’に沿って示された断面図である。
図５Ａ及び図５Ｂを参照すると、内部回路（図示せず）を有する基板２１を備える。前記基板２１はウエハ内に形成された複数の半導体チップを含むことができる。図に示されたように、前記基板２１は層間絶縁膜２３で覆われることができ、前記層間絶縁膜２３の上部面上にチップパッドが形成される。前記チップパッドは信号パッド２５Ｓ、接地パッド２５Ｇ、及び電源パッド２５Ｐを含む。図に示してないが、前記チップパッド２５Ｓ、２５Ｇ、２５Ｐは前記基板２１の内部回路に接続される。形成された物の上にパッシベーション膜２７を形成し、前記パッシベーション膜２７をパターニングして前記チップパッド２５Ｓ、２５Ｇ、２５Ｐの上部面をそれぞれ露出させるパッド窓２７Ｓ、２７Ｇ、２７Ｐを形成することができる。前記パッシベーション膜２７はシリコン酸化膜及びシリコン窒化膜の組み合わせの膜で形成することができる。
【００２５】
図６Ａ及び図６Ｂを参照すると、前記パッシベーション膜２７上に厚さ２９Ｔを有する下部絶縁膜２９を形成する。この実施形態で、前記下部絶縁膜２９は光反応化合物（ｐｈｏｔｏ  ａｃｔＩＶｅ  ｃｏｍｐｏｕｎｄ：ＰＡＣ）を含むポリマー物質膜、すなわち感光性ポリマー膜（ｐｈｏｔｏ  ｓｅｎｓＩｔＩＶｅ  ｐｏｌｙｍｅｒ  ｌａｙｅｒ）で形成することができる。前記ポリマー物質はＢＣＢ（Ｂｅｎｚｏ−Ｃｙｃｌｏ−Ｂｕｔｅｎｓ）、ＰＢＯ（Ｐｏｌｙ−Ｂｅｎｚｏ−Ｏｘａｚｏｌｅ）、ポリイミド（ｐｏｌｙＩｍＩｄｅ）及びエポキシ（ｅｐｏｘｙ）の中のいずれか一つでもあり、前記光反応化合物は半導体素子の露光工程に使われる光（例えば、ｇ光線またはＩ光線）に対して反応性を有するジアゾナフタキノン（ＤＩａｚｏ  Ｎａｐｈｔａ  ＱｕＩｎｏｎｅ：ＤＮＱ）系列（ｓｙｓｔｅｍ）の化合物でもある。続いて、前記下部絶縁膜２９、すなわち前記感光性ポリマー膜を第１及び第２写真工程を含む二つの段階の写真工程を用いて露光させる。前記第１写真工程は前記感光性ポリマー膜２９上にフォトマスク（図示せず）を整列させて前記フォトマスクを用いて前記感光性ポリマー膜２９の所定領域に選択的に光を照射して信号線支持突出部２９ＳＬ、接地ボールランド突出部２９ＧＢ、電源ボールランド突出部２９ＰＢ、及び信号ボールランド突出部２９ＳＢを限定する露光領域２９Ｅ’を形成する。前記露光領域２９Ｅ’は前記感光性ポリマー膜２９の厚さ２９Ｔよりも浅い深さＤを有するように形成する。続いて、前記フォトマスクを取り除いて、前記第２写真工程を実施する。前記第２写真工程は前記露光領域２９Ｅ’を有する感光性ポリマー膜２９の上部面の上にまた他のフォトマスク（図示せず）を整列することを含む。前記また他のフォトマスクを用いて前記チップパッド２５Ｓ、２５Ｇ、２５Ｐ上に選択的に光を照射して前記深さＤよりも大きく前記チップパッド２５Ｓ、２５Ｇ、２５Ｐと接触する露光領域２９Ｅ”を形成する。続いて、前記また他のフォトマスクを除去する。本発明の他の実施形態で、前記第２写真工程は前記第１写真工程の前に実施することもできる。
【００２６】
図７Ａ及び図７Ｂを参照すると、前記露光領域２９Ｅ’、２９Ｅ”を化学的現像液を用いて除去する。その結果、段差が設けられた上部面を有する下部絶縁膜２９’、すなわち段差が設けられた上部面を有する感光性ポリマー膜が形成されて、前記段差が設けられた感光性ポリマー膜２９’内に前記チップパッド２５Ｓ、２５Ｇ、２５Ｐを露出させるパッド窓２９Ｓ、２９Ｇ、２９Ｐが形成される。前記段差が設けられた感光性ポリマー膜２９’は基底部２９Ｂと共に前記基底部２９Ｂよりも相対的に高い表面を有する接地ボールランド突出部２９ＧＢ、電源ボールランド突出部２９ＰＢ、信号線支持突出部２９ＳＬ、及び信号ボールランド突出部２９ＳＢを有するように形成される。図示されたように、前記接地ボールランド突出部２９ＧＢ、電源ボールランド突出部２９ＰＢ、信号線支持突出部２９ＳＬ、及び信号ボールランド突出部２９ＳＢは前記下部絶縁膜２９の初期の厚さ２９Ｔと実質的に同一の厚さを有するように形成される一方、前記基底部２９Ｂは前記厚さ２９Ｔよりも薄い厚さ２９Ｔ’を有するように形成される。
【００２７】
図８Ａ及び図８Ｂを参照すると、前記段差が設けられた下部絶縁膜２９’を有する基板上に導電性金属膜を形成し、前記金属膜をパターニングして図４Ａ及び図４Ｂに示した信号線３１ＳＬ、接地プレート３１Ｇ、及び電源プレート３１Ｐを形成する。形成された物の上に上部絶縁膜３３を形成する。前記上部絶縁膜３３はポリマー膜で形成することができる。これとは違って、前記上部絶縁膜３３はプラズマＣＶＤ技術を用いてコンフォーマルな（ｃｏｎｆｏｒｍａｌ）シリコン酸化膜で形成することもできる。
【００２８】
図９Ａ及び図９Ｂを参照すると、前記上部絶縁膜３３をパターニングして前記信号線３１ＳＬのソルダボールランド部、前記接地プレート３１Ｇのソルダボールランド部、及び前記電源プレート３１Ｐのソルダボールランド部を露出させる。続いて、前記ソルダボールランド部上にソルダボール３９ＳＢ、３９ＧＢ、３９ＰＢを形成する。この段階で、前記ソルダボール３９ＳＢ、３９ＧＢ、３９ＰＢを有する形成された物は半導体ウエハの複数チップの中でいずれか一つに分離した単一ウエハレベルパッケージに該当する。
【００２９】
本発明の他の実施形態で、前記ソルダボール３９ＧＢ、３９ＰＢ、３９ＳＢを形成する前に、前記上部絶縁膜３３をパターニングして接地プレート３１Ｇの一部及び前記電源プレート３１Ｐの一部をそれぞれ露出させる追加の接地コンタクトホール及び追加の電源コンタクトホールを形成することができる。前記追加のコンタクトホールを有する基板上に追加のプレート膜を形成して、前記追加のプレート膜をパターニングして図４Ａ及び図４Ｂに示した第２接地プレート３５Ｇ及び第２電源プレート３５Ｐの中の少なくともとれか一つを形成する。続いて、前記第２接地プレート３５Ｇ及び／または第２電源プレート３５Ｐを有する基板上に、また他の絶縁膜３７を形成する。前記絶縁膜３７は前記上部絶縁膜３３と同一の物質膜で形成することができる。前記絶縁膜３７及び前記上部絶縁膜３３をパターニングして前記接地プレート３１Ｇ、前記電源プレート３１Ｐ及び前記信号線３１ＳＬを露出させる開口部を形成し、前記開口部によって露出された前記接地プレート３１Ｇ、前記電源プレート３１Ｐ、及び前記信号線３１ＳＬ上にそれぞれ前記接地ソルダボール３９ＧＢ、前記電源ソルダボール３９ＰＢ、及び前記信号ソルダボール３９ＳＢを形成する。この段階で、前記ソルダボール３９ＳＢ、３９ＧＢ、３９ＰＢを有する形成された物は半導体ウエハの複数チップの中でいずれか一つに分離した単一ウエハレベルパッケージに該当する。
【００３０】
本発明のまた他の実施形態で、前記第２接地プレート３５Ｇ及び第２電源プレート３５Ｐは前記段差が設けられた絶縁膜２９’を形成する前に前記パッシベーション膜２７の上部に形成されることもある。この場合に、前記絶縁膜３７を形成する工程は省略することができる。
前述した製造方法において、前記段差が設けられた下部絶縁膜２９’は二つの段階の写真工程及び現像工程を用いて形成される。しかしながら、前記段差が設けられた下部絶縁膜２９’はさまざまな他の方法を用いて形成することができる。前記段差が設けられた下部絶縁膜２９’を形成する他の方法を図１０及び図１１を参照して説明する。
【００３１】
図１０を参照すると、図５Ｂに示した構造物の上に第１下部絶縁膜４１、例えば第１下部感光膜を形成する。すなわち、前記第１下部絶縁膜４１は基板２１（またはチップ）上に位置する層間絶縁膜２３上に形成されたパッシベーション膜２７及びチップパッド２５Ｇ、２５Ｐを覆うように形成する。前記第１下部絶縁膜４１をパターニングして前記接地パッド２５Ｇ及び電源パッド２５Ｐの上部面を露出させるビアホール４１Ｇ、４１Ｐを形成する。図１０の断面図に示さなかったが、前記層間絶縁膜２３上に位置する信号パッドの上部面を露出させるビアホールもまた形成される。前記第１下部絶縁膜４１をパターニングすることは写真工程及び現像工程を用いて実施することができる。この場合、前記第１下部絶縁膜４１をパターニングするための写真工程は図６Ａ及び図６Ｂを参照して説明された第２写真工程で用いられたフォトマスクと同一のフォトマスクを用いて実施することができる。前記パターニングされた第１下部絶縁膜４１は熱処理工程、すなわちハードベーク工程を用いて硬化される。前記硬化された第１下部絶縁膜４１を有する基板上に第２下部絶縁膜４３、例えば第２下部感光膜を形成する。前記第２下部絶縁膜４３の所定領域を選択的に露光させて図６Ａ及び図６Ｂに示された信号線支持突出部２９ＳＬ、接地ボールランド突出部２９ＧＢ、電源ボールランド突出部２９ＰＢ、及び信号ボールランド突出部２９ＳＢを限定する露光領域４３Ｅを形成する。この場合、前記第２下部絶縁膜４３の所定領域を露光させるための光は前記露光領域４３Ｅが前記チップパッド２５Ｇ、２５Ｐ、２５Ｓと接触するように十分なエネルギーで照射されねばならない。前記露光領域４３Ｅを形成するための写真工程は図６Ａ及び図６Ｂを参照して説明された第１写真工程に用いられたフォトマスクと同一のフォトマスクを用いて実施することができる。
【００３２】
図１１を参照すると、図１０に示された前記露光領域４３Ｅを化学的現像液を用いて除去する。その結果、図７Ｂに示されたものと実質的に同一の表面プロファイルを有する段差が設けられた絶縁膜２９’が形成されることができる。
本発明のまた他の実施形態による段差が設けられた絶縁膜２９’を形成する方法が図１２及び図１３を参照して説明する。
【００３３】
図１２を参照すると、図５Ｂに示された形成された物の上に下部絶縁膜５１を形成する。すなわち、前記下部絶縁膜５１は基板２１（またはチップ）上の層間絶縁膜２３上に形成されたパッシベーション膜２７及びチップパッド２５Ｇ、２５Ｐを覆うように形成される。前記下部絶縁膜５１は無機絶縁膜またはポリマー膜で形成することができる。前記無機絶縁膜はプラズマＣＶＤ技術または原子層蒸着技術（ａｔｏｍＩｃ  ｌａｙｅｒ  ｄｅｐｏｓＩｔＩｏｎ  ｔｅｃｈｎＩｑｕｅ）を用いてシリコン酸化膜で形成することができ、前記ポリマー膜は光反応化合物（ｐｈｏｔｏ−ａｃｔＩＶｅ  ｃｏｍｐｏｕｎｄ）を含まないポリマー膜で形成することができる。前記下部絶縁膜５１上に図６Ａ及び図６Ｂを参照し説明された第１フォトマスクを用いて第１フォトレジストパターン（図示せず）を形成する。前記第１フォトレジストパターンをエッチングマスクとして用いて前記絶縁膜５１をエッチングし、図１２の参照符号「Ｒ」で表示された下部絶縁膜５１の領域を部分的に除去する。その結果、相対的に突き出された信号線支持突出部５１ＳＬと共に前記信号線支持突出部５１ＳＬと同一のレベルに位置する接地ボールランド突出部５１ＧＢ、電源ボールランド突出部５１ＰＢ及び信号ボールランド突出部５１ＳＢを限定する基底部５１Ｂが形成される。
【００３４】
図１３を参照すると、前記部分エッチングされた絶縁膜５１上に図６Ａ及び図６Ｂを参照し説明した第２フォトマスクを用いて第２フォトレジストパターン（図示せず）を形成する。前記第２フォトレジストパターンをエッチングマスクとして用いて前記部分エッチングされた絶縁膜５１をエッチングし、前記接地パッド２５Ｇ、電源パッド２５Ｐ及び信号パッド２５Ｓをそれぞれ露出させる接地ビアホール５１Ｇ、電源ビアホール５１Ｐ、及び信号線ビアホール（図示せず）を形成する。続いて、前記第２フォトレジストパターンを除去する。結果的に、この実施形態によれば、図７Ｂに示されたものと実質的に同一の表面プロファイルを有する段差が設けられた下部絶縁膜２９’が形成されることができる。
【００３５】
図１４は、本発明の他の実施形態による半導体パッケージを示す平面図であり、図１５及び図１６は図１４のＶ−Ｖ’に沿って示された断面図である。この実施形態の半導体パッケージはウエハレベルパッケージでもある。
図１４及び図１５を参照すると、この実施形態によるウエハレベルパッケージは半導体チップ６１（または基板）及び前記半導体チップ６１上に形成された層間絶縁膜６３を含む。前記層間絶縁膜６３の上部面の上に接地パッド６５Ｇ、電源パッド６５Ｐ及び信号パッド６５Ｓが供給される。前記接地パッド６５Ｇ、電源パッド６５Ｐ及び信号パッド６５Ｓは半導体パッケージのチップパッドを構成する。前記層間絶縁膜６３の上部面の上にパッシベーション膜６７が供給される。図示されたように、前記パッシベーション膜６７は前記接地パッド６５Ｇ、電源パッド６５Ｐ及び信号パッド６５Ｓを露出する窓を備える。
【００３６】
前記パッシベーション膜６７上に下部絶縁膜６９が供給されて、前記下部絶縁膜６９は前記接地パッド６５Ｇ、電源パッド６５Ｐ及び信号パッド６５Ｓを露出させる開口部を備える。
前記下部絶縁膜６９を有する基板の全体上部面を実質的に覆う接地プレート７１Ｇが供給される。前記接地プレート７１Ｇは前記信号パッド６５Ｓ及び電源パッド６５Ｐを露出させる開口部を備える。また、前記接地プレート７１Ｇは図示されたように前記接地パッド６５Ｇと接触する。
さらに、前記下部絶縁膜６９上に追加の信号パッド７１Ｓ及び追加の電源パッド７１Ｐが供給されることができる。前記追加の信号パッド７１Ｓ及び前記追加の電源パッド７１Ｐはそれぞれ図示されたように前記信号パッド６５Ｓ及び電源パッド６５Ｐに接触する。
【００３７】
前記接地プレート７１Ｇを有する基板上に中間絶縁膜７３が供給される。前記中間絶縁膜７３は基底部７３Ｂ及び前記基底部７３Ｂよりも相対的に高い突出部を備える。前記突出部は前記基底部７３Ｂの厚さ７３Ｔ’よりも大きい厚さ７３Ｔを有する。また、前記突出部は接地ボールランド突出部７３ＧＢ、電源ボールランド突出部７３ＰＢ、信号線支持突出部７３ＳＬ及び信号ボールランド突出部７３ＳＢを備える。さらに、前記中間絶縁膜７３は前記接地パッド６５Ｇ、電源パッド６５Ｐ及び信号パッド６５Ｓを露出させる複数の窓を備える。
【００３８】
前記信号線支持突出部７３ＳＬは延長されて前記信号ボールランド突出部７３ＳＢ及び前記下部絶縁膜７３を貫通して前記信号パッド６５Ｓを露出させる開口部の間に配置される。すなわち、前記信号線支持突出部７３ＳＬのそれぞれの一端はそれに対応する前記信号パッド６５Ｓを露出させる前記下部絶縁膜７３内の開口部に接するように位置することができ、前記信号線支持突出部７３ＳＬのそれぞれ他の端はそれに対応する前記信号ボールランド突出部７３ＳＢに接するように位置することができる。前記信号パッド６５Ｓと重畳する前記追加の信号パッド７１Ｓから前記信号ボールランド突出部７３ＳＢまでの前記信号線支持突出部７３ＳＬ上に導電性信号線７５ＳＬが配置される。図示されたように、前記信号線７５ＳＬは前記追加の信号パッド７１Ｓの上部面と接触するように重畳することができる。前記信号線７５ＳＬは延長されて前記信号ボールランド突出部７３ＳＢを覆う信号ソルダボールランド部を供給することができる。また、前記接地プレート７１Ｇと重畳しながら前記接地ボールランド突出部７３ＧＢまで延長された接地線７５Ｇが供給される。前記接地線７５Ｇの一端は前記接地パッド６５Ｇと重畳することができる。
【００３９】
前記中間絶縁膜７３の前記基底部７３Ｂ上に導電性電源プレート７５Ｐが配置されて、前記電源プレート７５Ｐは前記信号線支持突出部７３ＳＬ、前記信号ボールランド突出部７３ＳＢ及び前記接地線７５Ｇを除いた下部チップ６１の全体面を実質的に覆う。
さらに、図１５に示されたように、前記電源プレート７５Ｐを有する形成された物の上に上部絶縁膜７７が供給されることができ、前記上部絶縁膜７７上にまた他の接地プレート７９Ｇが供給できる。前記接地プレート７９Ｇは前記信号線支持突出部７３ＳＬ、前記信号ボールランド突出部７３ＳＢ、前記接地ボールランド突出部７３ＧＢ、及び前記電源ボールランド突出部７３ＰＢを除いた前記下部チップ６１の全体面を実質的に覆う。また、図示されたように、前記接地プレート７９Ｇは前記上部絶縁膜７７を貫通する開口部７７Ｈを介して前記接地線７５Ｇと接触する。さらに、前記上部絶縁膜７７は前記信号線７５ＳＬのソルダボールランド部、前記接地線７５Ｇのソルダボールランド部及び前記電源プレート７５Ｐのソルダボールランド部をそれぞれ露出させる複数の開口部７７Ｓ、７７Ｇ、７７Ｐを備える。
【００４０】
前記開口部７７Ｓ、７７Ｇ、７７Ｐを有する形成された物は実質的に、また他の絶縁膜８１で覆われることがある。前記絶縁膜８１も前記信号線７５ＳＬのソルダボールランド部、前記接地線７５Ｇのソルダボールランド部、及び前記電源プレート７５Ｐのソルダボールランド部を露出させる複数の開口部を備える。前記露出された接地線７５Ｇ、前記露出した信号線７５ＳＬ及び前記露出された電源プレート７５Ｐ上にそれぞれ接地ソルダボール８３Ｇ、信号ソルダボール８３Ｓ及び電源ソルダボール８３Ｐが付着される。
【００４１】
図４Ａ及び図４Ｂを参照して説明された実施形態のように、図１４及び図１５に示した実施形態も前記信号線支持部７３ＳＬの厚さ７３Ｔ及び前記基底部７３Ｂの厚さ７３Ｔ’を適切に調節することによって前記信号線７５ＳＬのＲＣ遅延時間を改善させることができる。すなわち、前記基底部７３Ｂの厚さ７３Ｔ’を増加させれば、前記信号線７５ＳＬの寄生キャパシタンスＣＰＳが減少されて前記信号線７５ＳＬを介して伝送される電気的信号のＲＣ遅延時間を減少させることができ、前記信号線支持部７３ＳＬの厚さ７３Ｔを減少させれば、前記電源プレート７５Ｐと前記接地プレート７１Ｇとの間の寄生キャパシタンスＣＰＰ１が増加されて雑音耐性を向上させることができる。また、前記上部絶縁膜７７上に前記接地プレート７９Ｇが供給されれば、前記電源プレート７５Ｐと前記接地プレート７９Ｇとの間の寄生キャパシタンスＣＰＰが追加で存在して前記雑音耐性をさらに向上させることができる。
【００４２】
前述した図１５の実施形態で、前記第２接地プレート７９Ｇは供給されないこともある。この場合、前記電源プレート７５Ｐを有する基板上部に単一上部絶縁膜８２が供給されることができ、前記単一上部絶縁膜８２は前記信号線７５ＳＬのソルダボールランド部、前記接地線７５Ｇのソルダボールランド部及び前記電源プレート７５Ｐのソルダボールランド部をそれぞれ露出させる開口部８２Ｓ、８２Ｇ、８２Ｐを備える。
【００４３】
図１５に示された実施形態のまた他の変形例で、前記電源プレート７５Ｐは接地プレートの役目をすることができ、前記接地プレート７１Ｇ、７９Ｇは電源プレートの役目をすることもできる。この場合、参照番号６５Ｇ、７１Ｇ、７５Ｇ、７９Ｇ及び８３Ｇは電源ポテンシャル（ｐｏｗｅｒ  ｐｏｔｅｎｔＩａｌ）と基準（ｒｅｆｅｒｅｎｃｅ）ポテンシャルを有する構成要素を示し、参照番号６５Ｐ、７１Ｐ、７５Ｐ及び８３Ｐは接地ポテンシャル（ｇｒｏｕｎｄ  ｐｏｔｅｎｔＩａｌ）のような基準ポテンシャルを有する構成要素を現わす。
【００４４】
図１６は、本発明のまた他の実施形態を示す断面図である。この実施形態は前記下部絶縁膜６９、前記下部接地プレート７１Ｇ、前記追加の電源パッド７１Ｐ、及び前記追加の信号パッド７１Ｓが供給されないという点の以外には図１５に示した実施形態と同じである。この実施形態で、図１５の参照番号と同一の番号で表示された構成要素は同一構成要素を表す。したがって、説明の複雑性を避けるために図１５と同一の構成要素に対する説明は略する。
さらに、図１６の実施形態も多様な他の形態で変形することができる。例えば、前記接地プレート７９Ｇ及び前記電源プレート７５Ｐはそれぞれ電源プレート及び接地プレートとして活用することができる。この場合、参照番号６５Ｇ、７５Ｇ、７９Ｇ及び８３Ｇは電源ポテンシャルを有する構成要素にあたり、参照番号６５Ｐ、７５Ｐ及び８３Ｐは接地ポテンシャルを有する構成要素にあたる。
【００４５】
図１４、図１５及び図１６の実施形態による半導体パッケージの製造方法は前に説明した実施形態と類似なものでもある。特に、前記絶縁膜７３の突出部は前に説明した実施形態と同じ方法を用いて形成することができる。
前述した多様な実施形態において、前記半導体パッケージはウエハレベルパッケージでもある。しかしながら、本発明はこれに限定されない。例えば、本発明の再配置技術は半導体チップの活性表面がキャリア基板を向いて前記半導体チップが２次元的に配列された導電性バンプ（ｂｕｍｐｓ）を介して前記キャリア基板に付着する、いわゆる「フリップチップボンディングパッケージ（ｆｌＩｐ−ｃｈＩｐ  ｂｏｎｄＩｎｇ  ｐａｃｋａｇｅ）」にも用いられる。この場合、本発明の再配置技術は前記チップパッドをキャリア基板のバンプと電気的に接続させるために適用される。また他の実施形態として、本発明の再配置技術は米国特許公開番号２００３／００１１０６８号に開示されたパッケージ（すなわち、複数の積層されたチップを備える半導体パッケージ）にも適用されることができる。
【００４６】
また、本発明は外部電極、すなわち外部端子としてソルダボール及び／またはソルダバンプを用いる半導体パッケージに限定されものではない。例えば、本発明は前記ソルダボール及び／または前記ソルダバンプの代りにボンディングワイヤを用いる半導体パッケージにも適用することができる。
本発明が前述したような多様な実施形態で説明しているが、本発明はこれらの実施形態に限定されず、本発明の思想及び範囲内で当業者によってさまざまな形態に変形させることができる。
【図面の簡単な説明】
【００４７】
【図１】従来のウエハレベルパッケージに用いられたパッド再配置構図ｐａｄ  ｒｅｄＩｓｔｒＩｂｕｔＩｏｎ  ｓｃｈｅｍｅを示す平面図である。
【図２Ａ】図１の切断線Ｉ−Ｉ’に沿った断面図である。
【図２Ｂ】図１の切断線ＩＩ−ＩＩ’に沿った断面図である。
【図３】本発明の実施形態による半導体パッケージの平面図である。
【図４Ａ】図３の切断線ＩＶ−ＩＶ’に沿った断面図である。
【図４Ｂ】図３の切断線ＩＩＩ−ＩＩＩ’に沿った断面図である。
【図５Ａ】本発明の実施形態による半導体パッケージの製造方法を説明するための図３の切断線ＩＶ−ＩＶ’に沿った断面図である。
【図５Ｂ】本発明の実施形態による半導体パッケージの製造方法を説明するための図３の切断線ＩＩＩ−ＩＩＩ’に沿った断面図である。
【図６Ａ】本発明の実施形態による半導体パッケージの製造方法を説明するための図３の切断線ＩＶ−ＩＶ’に沿った断面図である。
【図６Ｂ】本発明の実施形態による半導体パッケージの製造方法を説明するための図３の切断線ＩＩＩ−ＩＩＩ’に沿った断面図である。
【図７Ａ】本発明の実施形態による半導体パッケージの製造方法を説明するための図３の切断線ＩＶ−ＩＶ’に沿った断面図である。
【図７Ｂ】本発明の実施形態による半導体パッケージの製造方法を説明するための図３の切断線ＩＩＩ−ＩＩＩ’に沿った断面図である。
【図８Ａ】本発明の実施形態による半導体パッケージの製造方法を説明するための図３の切断線ＩＶ−ＩＶ’に沿った断面図である。
【図８Ｂ】本発明の実施形態による半導体パッケージの製造方法を説明するための図３の切断線ＩＩＩ−ＩＩＩ’に沿った断面図である。
【図９Ａ】本発明の実施形態による半導体パッケージの製造方法を説明するための図３の切断線ＩＶ−ＩＶ’に沿った断面図である。
【図９Ｂ】本発明の実施形態による半導体パッケージの製造方法を説明するための図３の切断線ＩＩＩ−ＩＩＩ’に沿った断面図である。
【図１０】本発明の実施形態による半導体パッケージの絶縁膜の突出部を形成する他の方法を説明するために沿った断面図である。
【図１１】本発明の実施形態による半導体パッケージの絶縁膜の突出部を形成する他の方法を説明するために沿った断面図である。
【図１２】本発明の実施形態による半導体パッケージの絶縁膜の突出部を形成するまた他の方法を説明するために沿った断面図である。
【図１３】本発明の実施形態による半導体パッケージの絶縁膜の突出部を形成するまた他の方法を説明するために沿った断面図である。
【図１４】本発明の他の実施形態による半導体パッケージの平面図である。
【図１５】本発明の他の実施形態による半導体パッケージを説明するための図１４のＶ−Ｖ’に沿った断面図である。
【図１６】本発明のまた他の実施形態による半導体パッケージを説明するための図１４の切断線Ｖ−Ｖ’に沿った断面図である。
【符号の説明】
【００４８】
１    ウエハ
３、２３    層間絶縁膜
５    パッド
７、２７    パッシベーション
９、２９’、５１、６９、７３    下部絶縁膜
１１    金属配線
１３、３３、７７    上部絶縁膜
１５    ソルダボール
２１、６１    半導体チップ
２５Ｇ、６５Ｇ、７１Ｇ    接地パッド
２５Ｐ、６５Ｐ、７１Ｐ    電源パッド
２５Ｓ、６５Ｓ、７１Ｓ    信号パッド
２７Ｇ、２７Ｐ、２７Ｓ    接地パッド窓、電源パッド窓、信号パッド窓
２９Ｂ、５１Ｂ、７３Ｂ    基底部
２９ＳＬ    信号線支持突出部
２９ＧＢ、５９ＧＢ、７３ＧＢ    接地ボールランド突出部
２９ＰＢ、５９ＰＢ、７３ＰＢ    電源ボールランド突出部
２９ＳＢ、５９ＳＢ、７３ＳＢ    信号ボールランド突出部
３１ＳＬ    信号線
３１Ｐ、３１Ｇ    第１電源プレート、第１接地プレート
３５Ｐ、３５Ｇ    第２電源プレート、第２接地プレート
３７    追加の絶縁膜
３９ＧＢ、８３Ｇ    接地ソルダボール
３９ＰＢ、８３Ｐ    電源ソルダボール
３９ＳＢ、８３Ｂ    信号ソルダボール
４１    第１下部絶縁膜
４３    第２下部絶縁膜
４３Ｅ    露光領域
５１ＳＬ、７３ＳＬ    信号線支持突出部
５１Ｇ、５１Ｐ    接地ビアホール、電源ビアホール
７５ＳＬ    導電性信号線
７５Ｐ    電源プレート
７７Ｇ、７７Ｐ、７７Ｓ、７７Ｈ    開口部
８３Ｇ    接地ソルダホール
７１Ｇ、７９Ｇ    接地プレート
【図１】
0005507783.tif 000002
【図２Ａ】
0005507783.tif 000003
【図２Ｂ】
0005507783.tif 000004
【図３】
0005507783.tif 000005
【図４Ａ】
0005507783.tif 000006
【図４Ｂ】
0005507783.tif 000007
【図５Ａ】
0005507783.tif 000008
【図５Ｂ】
0005507783.tif 000009
【図６Ａ】
0005507783.tif 000010
【図６Ｂ】
0005507783.tif 000011
【図７Ａ】
0005507783.tif 000012
【図７Ｂ】
0005507783.tif 000013
【図８Ａ】
0005507783.tif 000014
【図８Ｂ】
0005507783.tif 000015
【図９Ａ】
0005507783.tif 000016
【図９Ｂ】
0005507783.tif 000017
【図１０】
0005507783.tif 000018
【図１１】
0005507783.tif 000019
【図１２】
0005507783.tif 000020
【図１３】
0005507783.tif 000021
【図１４】
0005507783.tif 000022
【図１５】
0005507783.tif 000023
【図１６】
0005507783.tif 000024