(57)【特許請求の範囲】
【請求項１】
電源線と、
前記電源線に接続された電源線パッドと、
接地線と、
前記接地線に接続された接地線パッドと、
信号入力パッドと、
前記電源線パッド及び前記信号入力パッドの間に接続された第１保護回路部と、
前記接地線パッド及び前記信号入力パッドの間に接続された第２保護回路部と、
保護対象回路と、
前記保護対象回路に接続される接続ノードと、
前記第１保護回路部及び前記第２保護回路部と前記接続ノードとの間に接続された第１抵抗素子と、
第３保護回路部
とを備え、
前記第３保護回路部が、ソースが前記接続ノードに接続され、ドレインが前記接地線に接続され、ゲートとバックゲートが前記電源線に接続された第１ＰＭＯＳトランジスタと、ソースが前記接続ノードに接続され、ドレインが前記電源線に接続され、ゲートとバックゲートが前記接地線に接続された第１ＮＭＯＳトランジスタの少なくとも一方を備え、
前記第３保護回路部に流れる放電電流は、前記第１保護回路部及び前記第２保護回路部にそれぞれ流れる放電電流よりも小さいことを特徴とする
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第３保護回路部が
前記第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのバックゲートと前記電源線の間に接続された第２抵抗素子と、前記接続ノードと前記接地線の間に前記第１ＰＭＯＳトランジスタと直列に接続された第３抵抗素子とのうちの少なくとも一方
とを備える
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記第３保護回路部が
前記第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのバックゲートと前記接地線の間に接続された第４抵抗素子と、前記電源線と前記接続ノードとの間に前記第１ＮＭＯＳトランジスタと直列に接続された第５抵抗素子とのうちの少なくとも一方
とを備える
半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記第３保護回路部が
前記第１ＰＭＯＳトランジスタと、
前記接続ノードと前記接地線の間に、前記第１ＰＭＯＳトランジスタと直列に、前記接続ノードから前記接地線への方向が順方向であるように接続された第１ダイオード素子
を備える
半導体装置。
【請求項５】
請求項１又は４に記載の半導体装置であって、
前記第３保護回路部が
前記第１ＮＭＯＳトランジスタと、
前記接続ノードと前記電源線の間に、前記第１ＮＭＯＳトランジスタと直列に、前記電源線から前記接続ノードへの方向が順方向であるように接続された第２ダイオード素子
を備える
半導体装置。
【請求項６】
請求項１に記載の半導体装置であって、
前記第３保護回路部が
前記第１ＰＭＯＳトランジスタと、
前記接続ノードと前記接地線の間に、前記第１ＰＭＯＳトランジスタと直列に接続された、ゲートとバックゲートとが前記電源線に接続された第２ＰＭＯＳトランジスタ
とを備える
半導体装置。
【請求項７】
請求項１又は６に記載の半導体装置であって、
前記第３保護回路部が、
前記第１ＮＭＯＳトランジスタと、
前記接続ノードと前記電源線の間に、前記第１ＮＭＯＳトランジスタと直列に接続された、ゲートとバックゲートとが前記接地線に接続された第２ＮＭＯＳトランジスタ
とを備える
半導体装置。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置であって、
前記第３保護回路部が、前記第１ＰＭＯＳトランジスタを備え、
前記第１保護回路部及び前記第２保護回路部にそれぞれ設けられたメイン保護素子は、前記第１ＰＭＯＳトランジスタよりも大きな電流を流すことができるように構成された
半導体装置。
【請求項９】
請求項１乃至７のいずれかに記載の半導体装置であって、
前記第３保護回路部が、前記第１ＮＭＯＳトランジスタを備え、
前記第１保護回路部及び前記第２保護回路部にそれぞれ設けられたメイン保護素子は、前記第１ＮＭＯＳトランジスタよりも大きな電流を流すことができるように構成された
半導体装置。
【請求項１０】
請求項１乃至９のいずれかに記載の半導体装置であって、
前記保護対象回路は、
ドレインが内部回路に接続され、ソースが前記接地線に接続され、ゲートが前記接続ノードに接続された第３ＮＭＯＳトランジスタと、
ドレインが前記内部回路に接続され、ソースが前記電源線に接続され、ゲートが前記接続ノードに接続された第３ＰＭＯＳトランジスタ
とを備える
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置の静電保護回路の構成に関する。
【背景技術】
【０００２】
半導体装置には、入出力パッドに印加されるＥＳＤ（electrostatic discharge）サージに対して内部回路を保護するために静電保護回路が搭載される。図１は、静電保護回路を搭載した半導体装置の一般的な構成の例を示す回路図である。
【０００３】
図１の半導体装置は、ＶＤＤパッド１０１と、信号入力パッド１０２と、ＧＮＤパッド１０３と、電源線１０４と、信号線１０５と、接地線１０６と、入力回路１０７と、ＥＳＤ保護素子１０９、１１０とを備えている。入力回路１０７は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを備えており、信号入力パッド１０２から信号線１０５を介して受け取った外部入力信号を信号線１０８を介して内部回路に伝送する機能を有している。ＥＳＤ保護素子１０９、１１０は、信号入力パッド１０２に入力されたＥＳＤサージを電源線１０４又は接地線１０６に放電する機能を有している。
【０００４】
ＥＳＤ保護素子１０９、１１０として使用される典型的な素子は、オフトランジスタである。オフトランジスタとは、通常動作時に当該トランジスタがオフ状態になるようにゲートの電位が固定されたＭＯＳトランジスタのことであり、寄生バイポーラ動作によってＥＳＤサージを放電することができる。一般には、オフトランジスタとしてＮＭＯＳトランジスタが使用される場合には当該ＮＭＯＳトランジスタのドレインが信号線に接続され、ソースとゲートとが接地線に接続される。一方、オフトランジスタとしてＰＭＯＳトランジスタが使用される場合には当該ＰＭＯＳトランジスタのドレインが信号線に接続され、ゲートとソースが電源線に接続される。オフトランジスタは、そのドレインにＥＳＤサージが印加されると、寄生バイポーラ動作によってＥＳＤサージを放電する。このような原理により、オフトランジスタは、ＥＳＤ保護素子として有効に機能する。
【０００５】
しかしながら、寄生バイポーラ動作を利用するＥＳＤ保護素子では、トランジスタの微細化と共に、そのデザインウィンドウが小さくなってきている。図２は、ゲート絶縁膜の破壊電圧ＶＢＤと、ＮＭＯＳトランジスタが寄生バイポーラ動作をする場合のクランプ電圧Ｖｃｌａｍｐ（寄生バイポーラ動作による放電が行われている間の電圧）の関係を示すグラフである。破壊電圧ＶＢＤがゲート絶縁膜の膜厚の減少と共に急激に減少する一方でクランプ電圧Ｖｃｌａｍｐは下がらない。結果として、ＥＳＤ保護素子のデザインウィンドウは、ゲート絶縁膜の膜厚の低減とともに小さくなってきている。
【０００６】
加えて、図１の静電保護回路の構成では、ＥＳＤサージが印加されたときにＥＳＤサージの電圧ＶＥＳＤがそのまま保護対象の回路に印加され、保護対象の回路が破壊される可能性がある。即ち、図１の静電保護回路の構成では、ＥＳＤサージが印加されたときにＥＳＤ保護素子１０９、１１０が十分に機能しないと入力回路１０７のＮＭＯＳトランジスタＮ１に大きなストレス電圧Ｖｓｔｒｅｓｓが印加され、ＭＯＳトランジスタＮ１の破壊に至る場合がある。
【０００７】
このような問題に対処するための一つの手法として考えられるのは、補助的に放電を行うＥＳＤ保護素子を設け、これにより、印加電圧を緩和することである。「補助的に」とは、主としてＥＳＤサージを放電するＥＳＤ保護素子よりも放電能力が小さいことを意味している。以下では、主としてＥＳＤサージを放電するＥＳＤ保護素子をメインＥＳＤ保護素子と呼び、「補助的に」放電を行うＥＳＤ保護素子をサブＥＳＤ保護素子と呼ぶことにする。サブＥＳＤ保護素子の役割は、メインＥＳＤ保護素子によって形成される放電経路とは別途に、放電電流のごく一部を流す第２の放電経路を設け、最もクリティカルな個所の電圧を緩和することにある。
【０００８】
図３Ａ、図３Ｂは、サブＥＳＤ保護素子を設けた半導体装置の構成の例を示す回路図である。図３Ａ、図３Ｂの半導体装置では、サブＥＳＤ保護素子として、オフトランジスタとして構成されたＰＭＯＳトランジスタＰＰ２及びＮＭＯＳトランジスタＮＮ２が使用されている。ＰＭＯＳトランジスタＰＰ２は、信号線１０５のノードＢと電源線１０４の間に設けられ、ＮＭＯＳトランジスタＮＮ２は、信号線１０５のノードＢと接地線１０６の間に設けられる。更に、信号線１０５には、ノードＢと信号入力パッド１０２の間に抵抗素子Ｒ１が設けられる。このような構成の半導体装置は、例えば、Ajith Amerasekera, et al. ”ESD in Silicon Integrated Circuits”, John
Wiley & Sons Inc（非特許文献１）のpp. 117-119, FIG. 5.9に説明がある。
【０００９】
図３Ａ、図３Ｂの構成の半導体装置では、ＥＳＤサージが印加されたときに抵抗素子Ｒ１を通る放電経路が形成され、この抵抗素子Ｒ１における電圧降下により、保護対象の回路、特に、入力回路１０７のＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１を保護することができる。詳細には、図３Ａに示されているように、ＧＮＤパッド１０３に対して正極性のＥＳＤサージが信号入力パッド１０２に印加されて信号線１０５と接地線１０６の間の電圧ＶＥＳＤが上昇すると、ＮＭＯＳトランジスタＮＮ２のドレイン接合がブレークダウンし、ＮＭＯＳトランジスタＮＮ２が寄生バイポーラ動作を行う。これにより、信号入力パッド１０２から信号線１０５、抵抗素子Ｒ１及びＮＭＯＳトランジスタＮＮ２を経由して接地線６に到達する放電経路が形成される。この放電経路に放電電流Ｉ２ｎｄが流れると、抵抗素子Ｒ１においてＩ２ｎｄ×Ｒ１分の電圧降下が起こり、入力回路１０７のＮＭＯＳトランジスタＮ１に印加されるストレス電圧Ｖｓｔｒｅｓｓの緩和効果を得ることができる。
【００１０】
同様に、図３Ｂに示されているように、ＶＤＤパッド１０１に対して正極性のＥＳＤサージが信号入力パッド１０２に印加されて電源線１０４と信号線１０５の間の電圧ＶＥＳＤが上昇すると、ＮＭＯＳトランジスタＮＮ２のドレイン接合がブレークダウンし、ＮＭＯＳトランジスタＮＮ２が寄生バイポーラ動作を行う。これにより、信号入力パッド１０２から信号線１０５、抵抗素子Ｒ１及びＰＭＯＳトランジスタＰＰ２を経由して電源線４に到達する放電経路が形成される。このような動作でも、抵抗素子Ｒ１における電圧降下によって、入力回路７のＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１に印加されるストレス電圧Ｖｓｔｒｅｓｓの緩和効果を得ることができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−２１８８８６号公報
【非特許文献】
【００１２】
【非特許文献１】Ajith Amerasekera, et al. ”ESD in Silicon Integrated Circuits”, JohnWiley & Sons Inc
【非特許文献２】EOS/ESD Symposium 07-376, “A Low-Leakage SCR Design UsingTrigger-PMOS Modulations for ESD Protection”
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、図３Ａ、図３Ｂのように、オフトランジスタをサブＥＳＤ保護素子として利用する構成では、上述されているデザインウィンドウの縮小の問題は、解決されない。即ち、図３Ａ、図３Ｂの構成では、寄生バイポーラ動作を開始させるためにドレイン接合をブレークダウンさせる必要があり、また、ブレークダウンの後の寄生バイポーラ動作中のクランプ電圧Ｖｃｌａｍｐが、４Ｖ程度と高い。一方、例えば、微細化が進んだ９０ｎｍ以降の世代のＣＭＯＳ半導体集積回路では、ゲートの破壊電圧は５Ｖ以下になってきておいる。このように、サブＥＳＤ保護素子のデザインウィンドウも小さくなっており、図３Ａ、図３Ｂの回路構成では、ストレス電圧Ｖｓｔｒｅｓｓの緩和効果が十分でない。
【００１４】
このような問題を解決し得る一つの手法として、サイリスタをＥＳＤ保護素子として使用するとともに、低電圧で動作するトリガ素子によってトリガ電流を供給する回路構成が知られている（特許文献１、非特許文献２参照）。図４は、このような回路構成の半導体装置の回路図である。図４の静電保護回路は、ＶＤＤパッド２０１と、信号パッド２０２と、ＧＮＤパッド２０３と、電源線２０４と、信号線２０５と、接地線２０６と、サイリスタ２０７と、ＥＳＤ保護用のダイオードＤ１と、ＰＭＯＳトランジスタＰ１とを備えている。
【００１５】
図4の半導体装置では、ＰＭＯＳトランジスタＰ１が、サイリスタ２０７にトリガ電流を供給するトリガ素子として機能する。詳細には、信号パッド２０２にＥＳＤサージが印加されると、ＰＭＯＳトランジスタＰ１がオンし、サイリスタ２０７にトリガ電流を供給する。このＰＭＯＳトランジスタＰ１は、寄生バイポーラ動作ではなく、通常のＭＯＳトランジスタの動作によりトリガ電流を供給する。従って、図３の静電保護回路は、低電圧（具体的には、サイリスタ２０７に含まれるＰＮ接合の順方向電圧とＭＯＳトランジスタの閾値電圧の和）で動作可能である。加えて、サイリスタ２０７を用いるので、大電流を流すことができ、静電保護能力が大きい。
【００１６】
しかしながら、図４の回路構成では、ＰＭＯＳトランジスタＰ１は、サイリスタ２０７のトリガ素子として機能するのみであり、信号パッド２０２に印加されたサージ電圧は、そのまま内部回路に印加される。即ち、ＰＭＯＳトランジスタＰ１は、内部回路に印加されるストレス電圧の緩和の機能は有していない。
【課題を解決するための手段】
【００１７】
このような課題を解決するために、本発明の一の観点では、半導体装置が、電源線と、電源線に接続された電源線パッドと、接地線と、接地線に接続された接地線パッドと、信号入力パッドと、電源線パッド、接地線パッド、及び信号入力パッドのうちの第１パッドに印加されたＥＳＤサージを第１パッドと異なる第２パッドに放電するように構成されたメイン保護回路部と、保護対象回路と、保護対象回路に接続される接続ノードと、信号入力パッドと接続ノードとの間に接続された抵抗素子と、接続ノードに接続されたサブ保護回路部とを備えている。サブ保護回路部が、ソースが接続ノードに接続され、ドレインが接地線に接続され、ゲートとバックゲートが電源線に接続されたＰＭＯＳトランジスタと、ソースが接続ノードに接続され、ドレインが電源線に接続され、ゲートとバックゲートが接地線に接続されたＮＭＯＳトランジスタの少なくとも一方を備えている。
【００１８】
このような構成では、ＥＳＤサージが印加されたときに、サブ保護回路部のＰＭＯＳトランジスタ及び／又はＮＭＯＳトランジスタが比較的低い電圧（ＭＯＳトランジスタの閾値電圧程度の電圧）で動作し、抵抗素子とサブ保護回路部とを通る放電経路が形成される。この放電経路に放電電流が流れると、抵抗素子における電圧降下の効果により、接続ノードと接地線又は電源線との電位差が減少し、保護対象回路が有効に保護される。
【発明の効果】
【００１９】
本発明によれば、保護対象回路に印加されるストレス電圧を緩和しつつ、低い動作電圧でＥＳＤサージの放電動作を行うことができる静電保護回路が提供される。
【図面の簡単な説明】
【００２０】
【図１】静電保護回路を搭載した半導体装置の一般的な構成の例を示す回路図である。
【図２】ゲート絶縁膜の破壊電圧ＶＢＤと、ＮＭＯＳトランジスタが寄生バイポーラ動作をする場合のクランプ電圧Ｖｃｌａｍｐの関係を示すグラフである。
【図３Ａ】オフトランジスタをサブＥＳＤ保護素子として使用した場合の半導体装置の動作を示す回路図である。
【図３Ｂ】オフトランジスタをサブＥＳＤ保護素子として使用した場合の半導体装置の動作を示す回路図である。
【図４】静電保護回路を搭載した半導体装置の公知の構成の例を示す回路図である。
【図５Ａ】本発明の第１の実施形態の半導体装置の構成を示す回路図である。
【図５Ｂ】ＧＮＤパッドに対して正極性のＥＳＤサージが信号入力パッドに印加された場合における第１の実施形態の半導体装置の動作を示す回路図である。
【図５Ｃ】ＧＮＤパッドに対して正極性のＥＳＤサージが信号入力パッドに印加された場合における第１の実施形態の半導体装置の動作を示す回路図である。
【図５Ｄ】第１の実施形態の半導体装置の動作を示す等価回路図である。
【図６】図３Ａ、図３Ｂの回路構成と第１の実施形態の回路構成のストレス緩和効果を示すグラフである。
【図７】第１の実施形態において、ＶＤＤパッドに対して正極性のＥＳＤサージが信号入力パッドに印加された場合における第１の実施形態の半導体装置の動作を示す回路図である。
【図８】本発明の第２の実施形態の半導体装置の構成を示す回路図である。
【図９Ａ】本発明の第３の実施形態の半導体装置の構成を示す回路図である。
【図９Ｂ】本発明の第３の実施形態の半導体装置の他の構成を示す回路図である。
【図１０】本発明の第４の実施形態の半導体装置の構成を示す回路図である。
【図１１】本発明の第４の実施形態の半導体装置の他の構成を示す回路図である。
【図１２Ａ】本発明の第４の実施形態の半導体装置の更に他の構成を示す回路図である。
【図１２Ｂ】本発明の第４の実施形態の半導体装置の更に他の構成を示す回路図である。
【図１３】本発明を第１の実施形態と第４の実施形態とを組み合わせて実行した場合の半導体装置の構成を示す回路図である。
【発明を実施するための形態】
【００２１】
第１の実施形態：
図５Ａは、本発明の第１の実施形態の半導体装置の構成、特に、当該半導体装置に集積化された静電保護回路の構成を示す回路図である。本実施形態では、半導体装置が、ＶＤＤパッド１と、信号入力パッド２と、ＧＮＤパッド３と、電源線（高電位電源線）４と、信号線５と、接地線（低電位電源線）６とを備えている。ＶＤＤパッド１、ＧＮＤパッド３は、それぞれ、電源線４、接地線６に接続されており、信号入力パッド２は、信号線５のノードＡに接続されている。信号入力パッド２は、外部から信号を入力する為の外部接続パッドであり、信号線５は、信号入力パッド２に入力された信号を入力回路７に供給する。入力回路７は、ＰＭＯＳトランジスタＰ１と、ＮＭＯＳトランジスタＮ１とを備えるバッファとして構成されている。ＰＭＯＳトランジスタＰ１は、そのゲートが信号線５のノードＢに接続され、ドレインが内部回路に接続される信号線８に接続され、ソースが電源線４に接続される。一方、ＮＭＯＳトランジスタＮ１は、そのゲートが信号線５のノードＢに接続され、ドレインが信号線８に接続され、ソースが接地線６に接続される。
【００２２】
入力回路７、特に、入力回路７のＮＭＯＳトランジスタＮ１を保護するために、メインＥＳＤ保護素子９、１０と、ＰＭＯＳトランジスタＰ２と、抵抗素子Ｒ１とが設けられている。メインＥＳＤ保護素子９は、信号線５のノードＡと電源線４の間に挿入され、メインＥＳＤ保護素子１０は、信号線５のノードＡと接地線６の間に挿入される。ＰＭＯＳトランジスタＰ２は、そのソースが信号線５のノードＢに接続され、ドレインが接地線６に接続され、ゲートとバックゲートが、電源線４に接続される。抵抗素子Ｒ１は、信号線５のノードＡとノードＢの間に挿入されている。
【００２３】
ここで、ＰＭＯＳトランジスタＰ２が、信号線５と接地線６の間に接続されていることに留意されたい。一般には、ＰＭＯＳトランジスタで構成されたオフトランジスタがＥＳＤ保護素子として使用される場合、当該ＰＭＯＳトランジスタは信号線と電源線との間に設けられるが、本実施形態では接続の態様が異なっている。
【００２４】
メインＥＳＤ保護素子９、１０は、ＥＳＤサージが信号入力パッド２に印加された時に主として放電電流を電源線４又は接地線６に流す役割を有するメイン保護回路部を構成している。メインＥＳＤ保護素子９、１０は、大電流を流すことができるように構成される。
【００２５】
一方、ＰＭＯＳトランジスタＰ２は、入力回路７に印加されるストレス電圧を緩和する目的で追加的に挿入されるサブＥＳＤ保護素子である。このＰＭＯＳトランジスタＰ２により、ＥＳＤサージが信号入力パッド２に印加された時に付加的に放電を行うサブ保護回路部が構成されている。ＰＭＯＳトランジスタＰ２は、メインＥＳＤ保護素子９、１０と比較して相対的に小さい電流が流れるように構成される。後述されるように、ＰＭＯＳトランジスタＰ２は、信号入力パッド２にＥＳＤサージが印加されたときに抵抗素子Ｒ１に微小な電流を流す経路を提供し、抵抗素子Ｒ１における電圧降下によって入力回路７を構成する素子、特に、ＮＭＯＳトランジスタＮ１が保護する役割を有している。
【００２６】
以下では、本実施形態における半導体装置の動作、特に、サブ保護回路部を構成するＰＭＯＳトランジスタＰ２の動作について詳細に説明する。
【００２７】
まず、通常動作時における動作を説明する。通常動作時においてＰＭＯＳトランジスタＰ２に求められる要求は、ＰＭＯＳトランジスタＰ２がオフされ、且つ、そのオフリーク電流が小さいことである。以下に詳細に述べられるように、図５Ａの回路構成は、このような要求を満足している。
【００２８】
具体的には、通常動作時においては、電源線４がＶＤＤ電位に、接地線６がＧＮＤ電位に固定されると共に、信号入力パッド２には、最大でＶＤＤ電位、最低でＧＮＤ電位の振幅の信号が入力される。この場合、ＰＭＯＳトランジスタＰ２のソース電位（ノードＢの電位）がゲート電位（ＶＤＤ電位）と同じかそれ以下であるため、ＰＭＯＳトランジスタＰ２は、オフされる。
【００２９】
ここで、通常動作時には、ＰＭＯＳトランジスタＰ２のバックゲートの電位（ＶＤＤ電位）が、ソースの電位（ノードＢの電位）よりも高いことに留意されたい。これにより、バックゲート効果により、ＰＭＯＳトランジスタＰ２の閾値電圧の絶対値が大きくなり、ＰＭＯＳトランジスタＰ２のオフリーク電流が小さくなる。バックゲート効果によるリーク電流の低減は、本実施形態の半導体装置が差動小振幅信号の入力インターフェースとして使用される場合に特に効果が大きい。差動小振幅信号が入力される場合には、バイアス電圧（コモンモード電圧）がＶＤＤ電位とＧＮＤ電位の中間に固定され、また、外部入力信号は、そのバイアス電圧に対して小振幅の信号として供給される。よって、バックゲート効果が大きく、オフリーク電流の低減のメリットが一層に享受できる。
【００３０】
一方、図５Ｂ、図５Ｃは、ＧＮＤパッド３に対して正極性のＥＳＤサージが信号入力パッド２に印加された時の動作を示している。この場合、電源線４は電源電圧が与えられず、フローティングであることに留意されたい。図５Ｂ、図５Ｃにおいて、Ｃｘは、電源線４と接地線６の間に、寄生キャパシタとして、或いは意図的に設けられた電源容量である。この電源容量Ｃｘが充電されるまでは、電源線４の電位は上昇しない。
【００３１】
ＥＳＤサージが印加されると、メインＥＳＤ保護素子９、１０で放電されながら、信号線５と接地線６の間の電圧ＶＥＳＤが上昇していく。電圧ＶＥＳＤが上昇する一方で、電源線４は、電源容量ＣｘによりＧＮＤ電位に引っ張られる。したがって、図５Ｃに示されているように、信号線５の電位が電源線４の電位よりも高くなる。信号線５と電源線４の電位差がＰＭＯＳトランジスタＰ２の閾値電圧Ｖｔを超えると、ＰＭＯＳトランジスタＰ２がターンオンされ、ＭＯＳ動作を行う。ＰＭＯＳトランジスタＰ２のターンオンにより、信号入力パッド２から信号線５、抵抗素子Ｒ１及びＰＭＯＳトランジスタＰ２を経由して接地線６に到達する放電経路が形成される。この放電経路に放電電流Ｉ２ｎｄが流れると、図５Ｄに示されているように、抵抗素子Ｒ１における電圧降下によって、ノードＢの電位がノードＡよりも低下し、ＮＭＯＳトランジスタＮ１のゲート−ソース間に印加されるストレス電圧Ｖｓｔｒｅｓｓが低減される。これにより、ＮＭＯＳトランジスタＮ１の破壊が有効に防止される。ここで、ＰＭＯＳトランジスタＰ２を経由する放電経路には少量の放電電流しか流れず、ＥＳＤサージの印加に起因して生成される放電電流の殆どはメインＥＳＤ保護素子１０を経由する放電経路で流れることに留意されたい。
【００３２】
図５Ｃの動作において、ＰＭＯＳトランジスタＰ２が（寄生バイポーラ動作ではなく）通常のＭＯＳ動作により放電経路を提供することが重要である。ＰＭＯＳトランジスタＰ２がＭＯＳ動作によって動作することにより、ＰＭＯＳトランジスタＰ２が低電圧で動作し、ＮＭＯＳトランジスタＮ１の保護の効果が大きい。このことは、図３Ａ、図３Ｂの構成によるストレス電圧Ｖｓｔｒｅｓｓの緩和効果と、本実施形態の回路構成によるストレス電圧Ｖｓｔｒｅｓｓの緩和効果とを比較するグラフである図６からも理解される。図６は、ＧＮＤパッド３に対して正極性のＥＳＤサージが信号入力パッド２に印加された場合の動作を示しており、非保護素子であるＮＭＯＳトランジスタＮ１の破壊電圧ＶＢＤが５Ｖであるとしてグラフが提示されている。
【００３３】
図３Ａ、図３Ｂの構成では、ＮＭＯＳトランジスタＮＮ２が寄生バイポーラ動作を行う電圧である４Ｖまで信号線５と接地線６の間の電圧ＶＥＳＤが上昇するまで、電圧ＶＥＳＤと被保護素子であるＮＭＯＳトランジスタＮ１のゲートに印加される電圧Ｖｓｔｒｅｓｓが同一である。ＮＭＯＳトランジスタＮＮ２が動作すると電圧Ｖｓｔｒｅｓｓの緩和効果が得られるが、ＮＭＯＳトランジスタＮＮ２が動作する電圧と破壊電圧ＶＢＤとの差が小さいから、電圧ＶＥＳＤが上昇するとすぐに破壊電圧ＶＢＤに到達してしまう。即ち、図３Ａ、図３Ｂの構成では、電圧Ｖｓｔｒｅｓｓの緩和効果が十分でない。
【００３４】
一方、本実施形態では、ＰＭＯＳトランジスタＰ２が低電圧で動作するため、電圧ＶＥＳＤの上昇が抑えられ、電圧ＶＥＳＤがすぐに破壊電圧ＶＢＤに到達することはない。即ち、本実施形態の構成では、大きな緩和効果が得られ、十分なＥＳＤ保護性能が得られる。
【００３５】
あるいは、本実施形態では、抵抗素子Ｒ１の抵抗値が小さくても十分なＥＳＤ保護性能が得られる。図３Ａ、図３Ｂの構成においてＮＭＯＳトランジスタＮＮ２が動作した後、又は本実施形態においてＰＭＯＳトランジスタＰ２が動作した後の電圧Ｖｓｔｒｅｓｓの緩和効果は抵抗素子Ｒ１の抵抗値に依存しており、抵抗素子Ｒ１の抵抗値が大きい程、緩和効果も大きい。図６のグラフでいえば、抵抗素子Ｒ１の抵抗値が大きい程、電圧ＶＥＳＤに対する電圧Ｖｓｔｒｅｓｓの変化を示す直線の傾きが小さくなり、緩和効果が大きくなる。本実施形態では、ＰＭＯＳトランジスタＰ２が動作する電圧ＶＥＳＤと破壊電圧ＶＢＤとの差が大きいから、電圧ＶＥＳＤに対する電圧Ｖｓｔｒｅｓｓの変化を示す直線の傾きが大きくても、即ち、抵抗素子Ｒ１の抵抗値が小さくても、必要な緩和効果が得られる。抵抗素子Ｒ１の抵抗値が小さいことは、本実施形態の回路構成が高速・高周波回路に適用されたときに高周波特性を改善できるため好ましい。
【００３６】
図５Ａ〜図５Ｃに示されている本実施形態の回路構成においては、メインＥＳＤ保護素子９、１０のクランプ電圧に比べてサブＥＳＤ保護素子として機能するＰＭＯＳトランジスタＰ２のクランプ電圧が小さすぎると、放電電流の殆どがＰＭＯＳトランジスタＰ２に流れ込み、メインＥＳＤ保護素子９、１０が動作する前にＰＭＯＳトランジスタＰ２が破壊されるという問題が生じ得る。
【００３７】
しかしながら、この問題は実際には重要ではない。微細化の進行と電源電圧の低電圧化により、サイリスタ型保護素子の利用が可能になっており、これにより、放電時の電圧上昇は７Ｖ程度以下にできるようになっている。加えて、更なる微細化の進行と電源電圧の低電圧化により、メインＥＳＤ保護素子９、１０の動作電圧の更なる低電圧化が期待できる。７Ｖ程度の低いクランプ電圧を有するメインＥＳＤ保護素子９、１０が使用される場合には、本実施形態のような動作開始電圧が閾値電圧程度であるＰＭＯＳトランジスタＰ２を使用しても、メインＥＳＤ保護素子９、１０とＰＭＯＳトランジスタＰ２とのクランプ電圧の差が６Ｖ程度と小さくなり、ＰＭＯＳトランジスタＰ２の破壊の問題は起こらない。
【００３８】
例えば、ＥＳＤサージの放電電流が、Machine Model規格において２００ＶのＥＳＤ試験について規定されているピーク電流値である３Ａ程度であり、放電電流全体の３％の電流（＝９０ｍＡ）がＰＭＯＳトランジスタＰ２に流れ込む場合について考えよう。この場合、ＰＭＯＳトランジスタＰ２と直列に接続された抵抗素子Ｒ１の抵抗値が５０Ωであれば、抵抗素子Ｒ１において４．５Ｖの電圧降下が起こり、ＰＭＯＳトランジスタＰ２には１．５Ｖ（＝６．０−４．５Ｖ）程度の電圧ストレスしかかからない。９０ｍＡ程度の電流ストレスや１．５Ｖ程度の電圧ストレスに耐えうるＰＭＯＳトランジスタＰ２は、４０ｎｍ世代の微細ＭＯＳトランジスタであっても、ゲート幅を１０μｍ程度にすることによって実現可能である。また、抵抗素子Ｒ１が５０Ωであれば、１ＧＨｚを超える周波数で動作する高速インターフェースにおいて本実施形態の回路構成が使用されても、抵抗素子Ｒ１の回路特性の影響は無視できる程度である。このように、本実施形態の回路構成によれば、４０ｎｍ世代の微細ＣＭＯＳ回路における高速インターフェースのＥＳＤ保護が実現可能である。
【００３９】
一方、本実施形態の回路構成では、ＶＤＤパッド１に対して正極性のＥＳＤサージが信号入力パッド２に印加された場合でも、ＰＭＯＳトランジスタＰ２が動作し、入力回路７のＰＭＯＳトランジスタＰ１の電圧ストレスＶｓｔｒｅｓｓを低減できる。図７は、ＶＤＤパッド１に対して正極性のＥＳＤサージが信号入力パッド２に印加された場合における、本実施形態の半導体装置の動作を示す図である。この場合には、ＰＭＯＳトランジスタＰ２のドレイン−バックゲート間に存在する寄生ダイオード素子に順方向電圧が印加される。この寄生ダイオード素子がオンすることにより、信号入力パッド２から信号線５、抵抗素子Ｒ１、及びＰＭＯＳトランジスタＰ２を介して電源線４に放電電流を放電する放電経路が形成される。そして、放電電流が抵抗素子Ｒ１を流れることによって発生する電圧降下により、入力回路７のＰＭＯＳトランジスタＰ１の電圧ストレスＶｓｔｒｅｓｓが低減される。
【００４０】
第２の実施形態：
図８は、本発明の第２の実施形態の半導体装置の構成を示す回路図である。第１の実施形態の回路構成では、１０ＧＨｚなど、更なる高速化を考えた場合、メインＥＳＤ保護素子の寄生容量を大幅に縮小する必要があり、メインＥＳＤ保護素子のサイズもそれに伴い縮小する必要が生じる。この場合、メインＥＳＤ保護素子の放電能力が低下し、ＰＭＯＳトランジスタＰ２に過剰な放電電流が流れ込む可能性がある。ＰＭＯＳトランジスタＰ２に過剰な放電電流が流れ込むと、サブＥＳＤ保護素子として機能するＰＭＯＳトランジスタＰ２自身が破壊される可能性がある。これに対応するために、第２の実施形態では、ＰＭＯＳトランジスタＰ２にＰＭＯＳトランジスタＰ２に過剰な放電電流が流れることを防止する手法がとられる。
【００４１】
より具体的には、ＰＭＯＳトランジスタＰ２のバックゲートと電源線４の間に抵抗素子Ｒ２が挿入され、信号線５のノードＢと接地線６の間にＰＭＯＳトランジスタＰ２と直列に抵抗素子Ｒ３が挿入されている。図８では、ＰＭＯＳトランジスタＰ２のソースとノードＢの間に抵抗素子Ｒ３が挿入されているが、抵抗素子Ｒ３は、ＰＭＯＳトランジスタＰ２のドレインと接地線６の間に挿入されてもよい。抵抗素子Ｒ２、Ｒ３により、ＰＭＯＳトランジスタＰ２に流れる放電電流の大きさを意図的に制限することができ、ＰＭＯＳトランジスタＰ２の破壊を防止できる。なお、図８では、２つの抵抗素子：抵抗素子Ｒ２、Ｒ３が挿入されているが、いずれか一方のみを挿入してもよい。
【００４２】
第３の実施形態：
図９Ａは、本発明の第３の実施形態の半導体装置の構成を示す回路図である。第３の実施形態では、信号線５のノードＢと接地線６の間にＰＭＯＳトランジスタＰ２と直列にダイオードＤ２が挿入されている。ダイオードＤ２は、その順方向が信号線５のノードＢから接地線６に向かう方向であるように挿入される。
【００４３】
ダイオードＤ２は、通常動作時に、信号入力パッド２の電位がノイズなどの原因によってＶＤＤ電位よりも高くなった場合にＰＭＯＳトランジスタＰ２が誤動作することを防ぐ役割を有している。信号入力パッド２の電位は、正常に動作している場合には最高でもＶＤＤ電位であるが、ノイズ等の原因によってＶＤＤ電位を超える場合がある。第１の実施形態の構成では、ノイズレベルが大きく、信号線５のノードＢの電位がＶＤＤ電位とＰＭＯＳトランジスタＰ２の閾値電圧Ｖｔの和を超えると、通常動作時にもＰＭＯＳトランジスタＰ２がオンしてしまう誤動作が起こりうる。
【００４４】
ダイオードＤ２は、このようなＰＭＯＳトランジスタＰ２の誤動作を有効に防ぐ役割を有している。ダイオードＤ２が挿入されている図９Ａの構成では、ダイオードＤ２の順方向電圧ＶｆだけＰＭＯＳトランジスタＰ２の動作電圧が上昇し、誤動作が起こりにくくなる。図９Ａでは、挿入されているダイオードＤ２の数は１つであるが、Ｎ個のダイオードＤ２を挿入することにより、Ｎ×ＶｆだけＰＭＯＳトランジスタＰ２の動作電圧を上昇させることができる。挿入されるダイオードＤ２の数は、所望のＰＭＯＳトランジスタＰ２の動作電圧に合わせて調節すればよい。
【００４５】
ダイオードＤ２の代わりに、１個又は複数のＰＭＯＳトランジスタを挿入してもよい。図９Ｂは、信号線５のノードＢと接地線６の間にＰＭＯＳトランジスタＰ２と直列に１つのＰＭＯＳトランジスタＰ２ｂが挿入された構成を図示している。一般に、Ｎ個のＰＭＯＳトランジスタＰ２ｂが挿入されると、ＰＭＯＳトランジスタＰ２、Ｐ２ｂが動作するノードＢの電位が、ＶＤＤ＋（Ｎ＋１）・Ｖｔになり、誤動作を有効に抑制することができる。
【００４６】
第４の実施形態：
図１０は、本発明の第４の実施形態の半導体装置の構成を示す回路図である。
本実施形態では、サブＥＳＤ保護素子として、ＰＭＯＳトランジスタＰ２の代わりにＮＭＯＳトランジスタＮ２が設けられている。ＮＭＯＳトランジスタＮ２は、そのドレインが電源線４に接続され、ソースが信号線５のノードＢに接続され、ゲートとバックゲートが接地線６に接続されている。
【００４７】
第４の実施形態の構成でも、第１の実施形態と同様の原理により、入力回路７のＰＭＯＳトランジスタＰ２の破壊を保護することができる。すなわち、信号入力パッド２に対して正極性のＥＳＤサージがＶＤＤパッド１に印加されると、ＮＭＯＳトランジスタＮ２がＭＯＳ動作を行ってターンオンし、ＶＤＤパッド１から電源線４、ＮＭＯＳトランジスタＮ２、抵抗素子Ｒ１を経由して信号入力パッド２に至る放電経路が形成される。放電電流が抵抗素子Ｒ１を流れると信号線５のノードＢの電位が上昇し、電源線４とノードＢの間の電位差が小さくなる。すなわち、入力回路７のＰＭＯＳトランジスタＰ２のソース−ゲート間に印加されるストレス電圧Ｖｓｔｒｅｓｓが低減される。
【００４８】
また、図１１を参照して、第２の実施形態と同様に、サブＥＳＤ保護素子としてＮＭＯＳトランジスタＮ２が使用される場合についても抵抗素子Ｒ２、Ｒ３を挿入することにより、ＮＭＯＳトランジスタＮ２を過剰な放電電流から保護することができる。より具体的には、抵抗素子Ｒ２は、ＮＭＯＳトランジスタＮ２のバックゲートと接地線６の間に挿入され、抵抗素子Ｒ３は、電源線４と信号線５のノードＢの間にＮＭＯＳトランジスタＮ２と直列に挿入される。
【００４９】
更に、図１２Ａ、図１２Ｂに図示されているように、第３の実施形態と同様に、ＮＭＯＳトランジスタＮ２と直列に少なくとも一個のダイオードＤ２、又は少なくとも一個のＮＭＯＳトランジスタＮ２ｂを挿入して、ＮＭＯＳトランジスタＮ２の誤動作を抑制してもよい。
【００５０】
更に、図１３に図示されているように、サブＥＳＤ保護素子として、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２の両方を備えていてもよい。このような構成は、入力回路７のＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１の両方を有効に保護する観点から好ましい。
【００５１】
なお、以上には本発明の様々な実施形態が記述されているが、本発明は、上記の実施形態に限定されるものではなく、当業者に自明的な様々な変更が可能である。また、上記に記述された様々な実施形態は、矛盾がない限り、組み合わせて実施可能であることに留意されたい。例えば、図１３に図示されているＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２の両方を備える構成と、抵抗素子Ｒ２、Ｒ３により過剰電流を抑制する構成を同時に実施してもよい。
【符号の説明】
【００５２】
１：ＶＤＤパッド
２：信号入力パッド
３：ＧＮＤパッド
４：電源線
５：信号線
６：接地線
７：入力回路
８：信号線
９、１０：メインＥＳＤ保護素子
Ａ、Ｂ：ノード
Ｐ１、Ｐ２、ＰＰ２、Ｐ２ｂ：ＰＭＯＳトランジスタ
Ｎ１、Ｎ２、ＮＮ２、Ｎ２ｂ：ＮＭＯＳトランジスタ
Ｃｘ：電源容量
Ｄ２：ダイオード
１０１：ＶＤＤパッド
１０２：信号入力パッド
１０３：ＧＮＤパッド
１０４：電源線
１０５：信号線
１０６：接地線
１０７：入力回路
１０８：信号線
１０９、１１０：ＥＳＤ保護素子
２０１：ＶＤＤパッド
２０２：信号パッド
２０３：ＧＮＤパッド
２０４：電源線
２０５：信号線
２０６：接地線
２０７：サイリスタ
Ｄ１：ダイオード
【図１】
0005577082.tif 000002
【図２】
0005577082.tif 000003
【図３Ａ】
0005577082.tif 000004
【図３Ｂ】
0005577082.tif 000005
【図４】
0005577082.tif 000006
【図５Ａ】
0005577082.tif 000007
【図５Ｂ】
0005577082.tif 000008
【図５Ｃ】
0005577082.tif 000009
【図５Ｄ】
0005577082.tif 000010
【図６】
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【図７】
0005577082.tif 000012
【図８】
0005577082.tif 000013
【図９Ａ】
0005577082.tif 000014
【図９Ｂ】
0005577082.tif 000015
【図１０】
0005577082.tif 000016
【図１１】
0005577082.tif 000017
【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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