(57)【特許請求の範囲】
【請求項１】
第１のＮ型ＭＯＳＦＥＴおよび第２のＮ型ＭＯＳＦＥＴからなる一対のＮ型ＭＯＳＦＥＴにより構成され、前記第１のＮ型ＭＯＳＦＥＴのドレイン端子に入力された定電流を前記第２のＮ型ＭＯＳＦＥＴのドレイン端子に転写する第１のカレントミラー回路と、
一対のＰ型ＭＯＳＦＥＴにより構成され、前記第１のカレントミラー回路で転写された電流を転写する第２のカレントミラー回路と、
ゲート端子とドレイン端子が共通に接続される第３のＮ型ＭＯＳＦＥＴを含み、前記第２のカレントミラー回路で転写された電流に基づいて動作するバイアス回路と、を備え、
前記第３のＮ型ＭＯＳＦＥＴは、前記第２のカレントミラー回路で転写された電流を前記ゲート端子および前記ドレイン端子で受け、前記ゲート端子および前記ドレイン端子に接続されるＮ型ＭＯＳＦＥＴにバイアスを供給し、
前記第１、第３のＮ型ＭＯＳＦＥＴは、ゲート長が等しく、
前記第２のＮ型ＭＯＳＦＥＴのゲート長は、前記第１、第３のＮ型ＭＯＳＦＥＴのゲート長よりも長い、バイアス生成回路。
【請求項２】
第１のＮ型ＭＯＳＦＥＴおよび第２のＮ型ＭＯＳＦＥＴからなる一対のＮ型ＭＯＳＦＥＴにより構成され、前記第１のＮ型ＭＯＳＦＥＴのドレイン端子に入力された定電流を前記第２のＮ型ＭＯＳＦＥＴのドレイン端子に転写する第１のカレントミラー回路と、
一対のＰ型ＭＯＳＦＥＴにより構成され、前記第１のカレントミラー回路で転写された電流を転写する第２のカレントミラー回路と、
第３のＮ型ＭＯＳＦＥＴおよび第４のＮ型ＭＯＳＦＥＴからなる一対のＮ型ＭＯＳＦＥＴにより構成され、前記第３のＮ型ＭＯＳＦＥＴのドレイン端子に前記第２のカレントミラー回路で転写された電流が入力され、当該電流を前記第４のＮ型ＭＯＳＦＥＴのドレイン端子に転写する第３のカレントミラー回路と、
一対のＰ型ＭＯＳＦＥＴにより構成され、前記第３のカレントミラー回路で転写された電流を転写する第４のカレントミラー回路と、
ゲート端子とドレイン端子が共通に接続される第５のＮ型ＭＯＳＦＥＴを含み、前記第４のカレントミラー回路で転写された電流に基づいて動作するバイアス回路と、を備え、
前記第５のＮ型ＭＯＳＦＥＴは、前記第４のカレントミラー回路で転写された電流を前記ゲート端子および前記ドレイン端子で受け、前記ゲート端子および前記ドレイン端子に接続されるＮ型ＭＯＳＦＥＴにバイアスを供給し、
前記第１、第３、第５のＮ型ＭＯＳＦＥＴは、ゲート長が等しく、
前記第２、第４のＮ型ＭＯＳＦＥＴは、ゲート長が等しく、
前記第２、第４のＮ型ＭＯＳＦＥＴのゲート長は、前記第１、第３、第５のＮ型ＭＯＳＦＥＴのゲート長よりも長い、バイアス生成回路。
【請求項３】
第１の増幅器と、第２の増幅器と、第３の増幅器を直列に接続したパワーアンプモジュールであって、
前記第１の増幅器と前記第２の増幅器の間には第１のバイアス発生回路が、前記第２の増幅器と前記第３の増幅器の間には第２のバイアス発生回路が存在し、
前記第１のバイアス発生回路及び前記第２のバイアス発生回路のいずれか一方、または双方に請求項１または請求項２に記載のバイアス生成回路が用いられている、パワーアンプモジュール。
【請求項４】
第１の増幅器と、第２の増幅器と、第３の増幅器を直列に接続したパワーアンプモジュールであって、
前記第１の増幅器と前記第２の増幅器の間、または前記第２の増幅器と前記第３の増幅器の間にはバイアス発生回路が存在し、
前記バイアス発生回路に請求項１または請求項２に記載のバイアス生成回路が用いられている、パワーアンプモジュール。
【請求項５】
請求項３または請求項４に記載のパワーアンプモジュールを含む、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多段増幅を行うパワーアンプモジュールの製品間ばらつきの補正方法、特にトランジスタ（多くの場合はＭＯＳＦＥＴ）のゲート長ばらつきに起因するバイアス回路の製品間ばらつきの抑止に関する。
【背景技術】
【０００２】
無線送受信器は広く一般的に用いられている。無線送受信器を用いる携帯電話機では、多元接続方式としてＣＤＭＡ（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）を用いたＵＭＴＳ（Ｗ−ＣＤＭＡ）方式や、ＴＤＭＡ（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）方式を用いたＧＳＭが主要な方式である。【０００３】
ＵＭＴＳ・ＧＳＭの双方に対応したＵＭＴＳ・ＧＳＭマルチモードＰＡモジュールにおいては、製品間の利得ばらつきの抑圧が重要な課題となっている。【０００４】
従来のＰＡモジュールの利得を安定させる手法としては、プロセスばらつきに応じて、外付け抵抗の値を調整する手法が挙げられる。【０００５】
製造時の変動を補償する先行技術としては、特開２００１−２３７６５６号公報（特許文献１）記載の技術が上げられる。【０００６】
また、実用アナログ電子回路設計法（非特許文献１）Ｐ１３２図６．１には、カレントミラー回路でバイアス回路に流れる電流量を調整する技術が開示されている。【０００７】
図１は、この非特許文献１に記載のバイアス回路の構成を表す回路図である。【０００８】
この図のカレントミラー回路は、定電流源ＩＲＥＦに対して、ＦＥＴの閾値電圧の比で決まる電流を流すように制御する回路である。この場合、以下の式が与えられる。【０００９】
【数１】
0005429296.tif 000002
【００１０】
で記載される関係が成り立つ。ここでＶｔｈはカレントミラー回路を構成するＭＯＳＦＥＴの閾値電圧である。また、βは後述する係数を表す。この式を変形すると、【００１１】
【数２】
0005429296.tif 000003
【００１２】
で記述される関係が成り立つ。これらの関係からＦＥＴトランジスタＴｏのトランスコンダクタンス（電流電圧変換利得）ｇｍを求めると、以下の式で与えられる。【００１３】
【数３】
0005429296.tif 000004
【００１４】
ここｎはリファレンスＦＥＴとＦＥＴトランジスタＴｏのゲート幅の比を表す。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００１−２３７６５６号公報
【非特許文献】
【００１６】
【非特許文献１】実用アナログ電子回路設計法  渡辺一雄著  総合電子出版刊            ＩＳＢＮ４−９１５４４９−８３−１
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかし、プロセスばらつきに応じて実装時に調整を行う方式では、製造をアウトソーシングする際に、画一的な指示が行えない問題が生じる。【００１８】
また非特許文献１に記載の方法についても問題は存在する。【００１９】
上記の（数１）では係数βが登場する。この係数は式で表すと以下の２式のようになる。【００２０】
【数４】
0005429296.tif 000005
【００２１】
【数５】
0005429296.tif 000006
【００２２】
ここで（数４）のＷはカレントミラー回路を構成するＭＯＳＦＥＴのゲート幅であり、ＬはＭＯＳＦＥＴのゲート長、μは移動度、Ｃｏｘはゲート酸化膜容量を現す。（数３）より、デバイスの加工ばらつきで、Ｗ、Ｌ、Ｃｏｘなどの値が変動することによりトランスコンダクタンスｇｍがばらつくことが理解できる。【００２３】
また、（数５）より、移動度μは絶対温度Ｔに依存する。【００２４】
これらの中で、（数４）の分母に含まれるゲート幅Ｗは大きな値を設定することで、精度を上げることができる。また、Ｃｏｘは酸化膜厚で決まるもので比較的プロセス変動の影響を受けない。【００２５】
一方、（数５）の移動度については、別手段で電流に温度特性を持たせることができる。【００２６】
したがって、担保手段の無いゲート長Ｌのばらつきの影響により、電流を一定に保ってもトランスコンダクタンスｇｍが一定に保てないという問題点が存在した。【００２７】
また、バイアス回路の出力側トランジスタＴｏの増幅率を単純に大きくするだけでは、周波数特性が悪化する。【００２８】
本発明の目的は、このゲート長Ｌのばらつきの影響を軽減し、製品間の利得のばらつきの少ない電力増幅器のバイアス回路を提供することにある。【００２９】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。【００３１】
本発明の代表的な実施の形態に関わるバイアス生成回路は、1対のＮＰＮ型トランジスタにより構成される第1のカレントミラー回路が接続され、この第1のカレントミラー回路による出力電流に基づき動作するバイアス回路を含み、第1のカレントミラー回路を構成する第1のトランジスタのコレクタ端子には定電流が入力され、第1のカレントミラー回路を構成する第２のトランジスタのコレクタ端子からはバイアス回路に入力される電流が出力され、第２のトランジスタのベース端子のゲート長が第1のトランジスタのベース端子のゲート長よりも長いことを特徴とする。【００３２】
このバイアス生成回路において、第２のトランジスタの出力する電流を第２のカレントミラー回路を介して前記バイアス回路に入力することを特徴としても良い。【００３３】
本発明の代表的な実施の形態に関わる別のバイアス生成回路は、1対のＮＰＮ型トランジスタにより構成される第1のカレントミラー回路と、1対のＮＰＮ型トランジスタにより構成される第２のカレントミラー回路と、第２のカレントミラー回路の出力電流に基づき動作するバイアス回路を含み、第１のカレントミラー回路を構成する第1のトランジスタのコレクタ端子には定電流が入力され、第1のカレントミラー回路を構成する第２のトランジスタのコレクタ端子からは第２のカレントミラー回路に入力される電流が出力され、第２のカレントミラー回路を構成する第３のトランジスタのコレクタ端子には第１のカレントミラー回路を構成する第２のトランジスタの出力が入力され、第２のカレントミラー回路を構成する第４のトランジスタのコレクタ端子からはバイアス回路に入力される電流が出力され、第２のトランジスタのベース端子のゲート長及び第４のトランジスタのベース端子のゲート長が、第1のトランジスタのベース端子のゲート長及び第３のトランジスタのベース端子のゲート長よりも長いことを特徴とする。【００３４】
このバイアス生成回路は、第２のトランジスタの出力する電流を第３のカレントミラー回路を介して第２のカレントミラー回路に入力し、第４のトランジスタの出力する電流を第４のカレントミラー回路を介してバイアス回路に入力することを特徴としても良い。【００３５】
本発明の代表的な実施の形態に関わるパワーアンプモジュールは、第1の増幅器と、第２の増幅器と、第３の増幅器を直列に接続し、第1の増幅器と第２の増幅器の間には第１のバイアス発生回路が、第２の増幅器と第３の増幅器の間には第２のバイアス発生回路が存在し、第1のバイアス発生回路及び第２のバイアス発生回路のいずれか一方、または双方に本発明に関するバイアス生成回路が用いられていることを特徴とする。【００３６】
また、本発明の代表的な実施の形態に関わるパワーアンプモジュールは、第1の増幅器と、第２の増幅器と、第３の増幅器を直列に接続し、第1の増幅器と第２の増幅器の間、または第２の増幅器と第３の増幅器の間にはバイアス発生回路が存在し、このバイアス発生回路に本発明に関するバイアス生成回路が用いられていることを特徴とする。【００３７】
これらのパワーアンプモジュールを含む半導体装置も本発明の射程に入る。
【発明の効果】
【００３８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。【００３９】
本発明の代表的な実施の形態に関わる電力増幅器のバイアス回路では、トランスコンダクタンスｇｍの変動が相対的に小さくなる長いゲート長を有するＦＥＴの側のトランスコンダクタンスｇｍが、等価的にゲート長の短いＦＥＴのトランスコンダクタンスｇｍに見えるようにカレントミラー回路を応用してバイアス設定を行う。これにより、ばらつきの主要因であるゲート長による利得偏差を抑圧することが可能となる。
【図面の簡単な説明】
【００４０】
【図１】非特許文献１に記載のバイアス生成回路の構成を表す回路図である。
【図２】本発明の第１の実施の形態に関わるバイアス生成回路の構成を表す回路図である。
【図３】本発明の第２の実施の形態に関わるバイアス生成回路の構成を表す回路図である。
【図４】本発明の第1の実施の形態、または第2の実施の形態を適用したパワーアンプモジュールの構成を表す構成図である。
【図５】図４のパワーアンプの増幅段のトランジスタのバイアス点の動きを示す概念図である。
【図６】本発明の第1の実施の形態、または第２の実施の形態を適用した別のパワーアンプモジュールの構成を表す構成図である。
【図７】図６のパワーアンプの増幅段のトランジスタのバイアス点の動きを示す概念図である。
【発明を実施するための形態】
【００４１】
以下、図を用いて本発明の実施の形態について説明する。
【００４２】
（第１の実施の形態）
図２は本発明の第１の実施の形態に関わるバイアス生成回路の構成を表す回路図である。
【００４３】
本バイアス回路には、バイアス回路１０３の前段に、カレントミラー回路１０１、１０２が付加されている点に特徴がある。まず、これらの回路について説明する。
【００４４】
カレントミラー回路１０１は、定電流源１００１の電流をカレントミラー回路１０２の入力にするための定電流回路である。このカレントミラー回路１０１を構成するＭＯＳＦＥＴのゲート長Ｌｇは本回路で使われる他のＭＯＳＦＥＴのゲート長Ｌｏより長い点が特徴である。
【００４５】
カレントミラー回路１０２は、カレントミラー回路１０１の出力電流、すなわち定電流源１００１の出力電流をバイアス回路１０３に出力する定電流回路である。図の通り、カレントミラー回路１０１がＮＰＮ型、カレントミラー回路１０２がＰＮP型で構成されている。これらのカレントミラー回路を構成するＭＯＳＦＥＴの閾値電圧は全て共通でＶｔｈあるものとする。
【００４６】
定電流源１００１は基準電流Ｉｒｅｆを供給する定電流源である。この定電流源１００１の出力する電流値を、バイアス回路１０３に入力する。
【００４７】
これらの諸構成からなる本発明のバイアス回路の動作について説明する。
【００４８】
まず、定電流源１００１の基準電流Ｉｒｅｆは以下のように定義できる。
【００４９】
【数６】
0005429296.tif 000007
【００５０】
ここでβ０はカレントミラー回路１０１に含まれるトランジスタＱ０の係数である。また、ＶＧ０はカレントミラー回路１０１のベース端子の電位、Ｖｔｈは該トランジスタＱ０の閾値電圧である。
【００５１】
また、一方カレントミラー回路１０１によって出力されるＩｖｒｅｆ１は以下の式を取る。
【００５２】
【数７】
0005429296.tif 000008
【００５３】
ここで、β１はカレントミラー回路１０１に含まれるトランジスタＱ１の係数である。ここで、トランジスタＱ０とトランジスタＱ１はゲート端子の長さ（ゲート長）が相違する点が特徴である。すなわち、トランジスタＱ１のゲート長Ｌｇ１はトランジスタＱ０のゲート長Ｌｇ０よりも長いものとする。
【００５４】
係数β１及びβ２のいずれも（数４）に支配される。そして（数４）は各トランジスタのゲート長に支配される。
【００５５】
したがってベース電位ＶＧ０が共通であっても、ゲート長の相違によって、β１及びβ２の性質は異なったものとなる。
【００５６】
この（数６）および（数７）からＩｒｅｆ１を求めると以下のようになる。
【００５７】
【数８】
0005429296.tif 000009
【００５８】
このＩvref1はカレントミラー回路１０２によって、バイアス回路１０３に入力される。
【００５９】
したがって以下の式が成立する。
【００６０】
【数９】
0005429296.tif 000010
【００６１】
すなわち、このバイアス回路１０３で用いられるトランジスタＱ２のゲート長は、カレントミラー回路１０１のトランジスタＱ０のゲート長と等しいことを想定する。
【００６２】
このバイアス回路１０３のゲート電圧でのトランスコンダクタンスｇｍ１を（数８）を代入して求めると、以下のようになる。
【００６３】
【数１０】
0005429296.tif 000011
【００６４】
このようにゲート長の長いトランジスタＱ１によってトランスコンダクタを決めることが可能になる。結果、製造段階におけるゲート長のばらつきによって決まる係数βのばらつきにロバストなバイアス生成回路を構成することが可能となる。
【００６５】
（第２の実施の形態）
次に本発明の第２の実施の形態について図を用いて説明する。
【００６６】
図３は本発明の第２の実施の形態に関わるバイアス生成回路の構成を表す回路図である。
【００６７】
このバイアス生成回路は、バイアス回路２０５の入力側にカレントミラー回路２０１、２０２、２０３、２０４が付加されている点に特徴がある。
【００６８】
カレントミラー回路２０１は、定電流源２００１の電流をカレントミラー回路２０２の入力にするための定電流回路である。
【００６９】
このカレントミラー回路２０１は、第１の実施の形態のカレントミラー回路１０１に対応する。すなわちカレントミラー回路２０１を構成するトランジスタＱ１０とＱ１１のゲート長は異なる。トランジスタＱ１０のゲート長Ｌｇ０よりもトランジスタＱ１１のゲート長が長い。
【００７０】
このカレントミラー回路２０１の動作は第１の実施の形態の（数６）ないし（数８）と同じ動作になる。なお、定電流源２００１の基準電流は第1の実施の形態同様にＩｒｅｆとして表す。また、カレントミラー回路２０１の出力としてＩｒｅｆ１１を用いる。また、カレントミラー回路２０１のベース端子の電位をＶＧ１０で表記する。また係数β10はカレントミラー回路２０１内のトランジスタＱ１０の係数であり、係数β11はカレントミラー回路２０１内のトランジスタＱ11の係数である。
【００７１】
【数１１】
0005429296.tif 000012
【００７２】
【数１２】
0005429296.tif 000013
【００７３】
【数１３】
0005429296.tif 000014
【００７４】
カレントミラー回路２０２は、カレントミラー回路２０１の出力であるＩｒｅｆ１１をカレントミラー回路２０３の入力とするための定電流回路である。カレントミラー回路２０２はＰＮＰ型トランジスタで構成されている。
【００７５】
カレントミラー回路２０３は、カレントミラー回路２０１及び第１の実施の形態のカレントミラー回路１０１同様に、ＮＰＮ型のトランジスタＱ１２とＱ１３のゲート長が異なる構成をとるカレントミラー回路である。
【００７６】
このカレントミラー回路の動作も第１の実施の形態の（数６）ないし（数８）と同じ動作になる。カレントミラー回路２０３の出力としてＩｒｅｆ１２を用いる。また、カレントミラー回路２０３のベース端子の電位をＶＧ１１で表記する。また係数β12はカレントミラー回路２０３内のトランジスタＱ12の係数であり、係数β13はカレントミラー回路２０３内のトランジスタＱ13の係数である。なお、トランジスタＱ１２及びＱ１３の閾値電圧はＶｔｈ１とする。
【００７７】
【数１４】
0005429296.tif 000015
【００７８】
【数１５】
0005429296.tif 000016
【００７９】
【数１６】
0005429296.tif 000017
【００８０】
ここで、ゲート長の対応関係により、カレントミラー回路２０１中のトランジスタＱ１０とカレントミラー２０３中のトランジスタＱ１２、カレントミラー回路２０１中のトランジスタＱ１１とカレントミラー２０３中のトランジスタＱ１３が同じ特性を持つものとする（β１０＝β１２、β１１＝β１３）。この条件下で（数１６）は以下のように変形することが可能となる。
【００８１】
【数１７】
0005429296.tif 000018
【００８２】
カレントミラー回路２０４は、カレントミラー回路２０３の出力であるＩｒｅｆ１２をバイアス回路２０５の入力とするための定電流回路である。
【００８３】
バイアス回路２０５は、第1の実施の形態に関わるバイアス回路１０３と同様の構成を取るバイアス回路である。
【００８４】
このバイアス回路２０５中のトランジスタＱ１４の動作は、入力される電流Ｉｒｅｆ１２を用いて以下のように表される。なおトランジスタＱ１４の閾値電圧はＶｔｈ２と、係数をβ14とする。また、トランジスタＱ１４のベース端子の電圧をＶＧ１２とする。
【００８５】
【数１８】
0005429296.tif 000019
【００８６】
（数１７）（数１８）から、トランジスタＱ１４のゲート電圧でのトランスコンダクタンスｇｍ２は、以下のようになる。
【００８７】
【数１９】
0005429296.tif 000020
【００８８】
トランジスタＱ１４のゲート長が、トランジスタＱ１０、Ｑ１２のゲート長と同じ長さと設計すると、β10=β14となる。
【００８９】
【数２０】
0005429296.tif 000021
【００９０】
通常、ゲート長Ｌｇが短くなるとトランスコンダクタｇｍは大きくなる。しかし（数２０）を見ても明らかな様に、本実施の形態を採用することで、トランジスタＱ１１及びＱ１３などはゲート長Ｌｇが短くなると、トランスコンダクタｇｍ２は逆に小さくなるようなバイアスを得ることが可能になる。
【００９１】
パワーアンプモジュールとしてバイアス回路を複数用いて構成するような場合、1段に本実施の形態によるバイアス回路を適用することで、増幅回路全体のトランスコンダクタｇｍへの感度を打ち消し、利得一定の増幅器を実現することが可能となる。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【産業上の利用可能性】
【００９３】
最後に本発明の適用事例について説明する。【００９４】
（応用例１）
第２の実施の形態で述べたように、複数のバイアス回路を直列多段に構成したパワーアンプモジュールについて本実施例で説明する。【００９５】
図４は本発明の第1の実施の形態、または第2の実施の形態を適用したパワーアンプモジュールの構成を表す構成図である。また図５は第１の実施の形態を適用した場合の増幅段のトランジスタのバイアス点の動きを示す概念図である。なお図５（ａ）は電圧と電流との対応を表すグラフであり、（ｂ）は電圧とトランスコンダクタとの対応を表すグラフである。【００９６】
図４に示す増幅回路は、増幅器Ｍ１、Ｍ２、Ｍ３とバイアス回路Ｂ１、Ｂ２より構成される。【００９７】
本応用例においてはバイアス回路Ｂ１及びＢ２は独立した電流源ＩＲＥＦ１、ＩＲＥＦ２によって制御される。これらのバイアス回路は各段の温度特性など詳細なバイアス制御を実現している。【００９８】
このバイアス回路Ｂ１及びＢ２に本発明の第1の実施の形態及び第２の実施の形態のバイアス回路を適用することが考えられる。この際、両方のバイアス回路に本発明のバイアス回路を適用する際には、第1のバイアス回路を双方に適用することが好ましい。また、いずれか一方に適用する場合には、バイアス回路Ｂ２に対して本発明の第２の実施の形態を適用することが好ましい。【００９９】
次に、本応用例の挙動について図５を用いて説明する。【０１００】
半導体基板上にＭＯＳＦＥＴとして実装した場合、各素子間でのばらつきは一定になる場合がほとんどである。そこで、上記実施の形態で説明した各トランジスタのゲート長Ｌｇは全てのトランジスタで一定のばらつきがあるものとして説明する。【０１０１】
図５はゲート長のデフォルト値（設計中心）Ｌｇ０と実際のゲート長Ｌｇとの関係で、各図に３本の変化線が記載されている。【０１０２】
トランジスタのゲート長Ｌｇが変化したとすると、図５（ａ）に示すようにゲート長Ｌｇが短いほど電流駆動の能力が上がるため、多くの電流が流れる。ゲート長Ｌｇ０のときゲート電圧Ｖｇ０を印加し、Ｉｄｏの電流を流し、ｇｍ０を得る設計にしたとする。【０１０３】
従来のカレントミラー回路でバイアスした場合にはバイアス電流をＩｄｏと一定に保つ動作をする。このため、製品毎のばらつきでゲート長Ｌｇが変動すると図５（ａ）のＶｇａ、Ｖｇｂのようにバイアスが変化する。この場合、図５（ｂ）に示すようにｇｍを一定に保つことはできない。【０１０４】
しかし、本発明の第１の実施の形態のバイアス回路を用いた場合には、ゲート長Ｌｇの長いＦＥＴＱ１の特性によって駆動電流などが決定されるため、ｇｍを一定にする動作となる。この結果、図５（ｂ）に示すようにゲート電圧Ｖｇ１、Ｖｇ２が発生する。【０１０５】
このバイアス変化によりｇｍを一定に制御する。勿論初段、２段目一方のみにｇｍ一定バイアス回路を挿入しても改善効果がある。【０１０６】
このような挙動により安定して利得を調整できる電力増幅器が実現できる。【０１０７】
（応用例２）
更に別の応用例として、本発明の実施の形態に関わるバイアス回路について説明する。【０１０８】
図６は本発明の第1の実施の形態、または第２の実施の形態を適用した別のパワーアンプモジュールの構成を表す構成図である。また図７は増幅段のトランジスタのバイアス点の動きを示す概念図である。なお応用例１の図５同様、図７（ａ）は電圧と電流との対応を表すグラフであり、（ｂ）は電圧とトランスコンダクタとの対応を表すグラフである。【０１０９】
この増幅回路は、増幅器Ｍ１、Ｍ２、Ｍ３とバイアス回路Ｂ１、定電流源Ｉ３より構成される。【０１１０】
応用例１では初段と２段目両方にトランスコンダクタｇｍを一定にする第１の実施例に示したバイアス回路を搭載したが、バイアス点の設定によってはゲート長が短くなった場合にゲート電圧の低下により歪みが増加する。ここでは初段のバイアスがそのような状況にある場合を考察している。【０１１１】
本応用例では、ひずみを回避するため初段にはｇｍ一定回路を搭載せず、最終段に第２の実施の形態のバイアス回路を設ける。これによりトランスコンダクタｇｍの制御を行い、初段分の利得偏差も含めキャンセルするようにしたものである。【０１１２】
この場合、図７に示すようにゲートバイアス電圧の変化が更におおきくなるので、最終段のバイアス点が線形性に対してゆとりがある必要がある点配慮すべきである。【０１１３】
本応用例では最終段に使用した例をしめした。しかし、バイアス設定によっては逆に初段にｇｍ制御回路を設けることも可能である。【０１１４】
このように、設計段階においてひずみに対して配慮を行うことで、多段増幅を行うパワーアンプモジュールに対して、本発明のバイアス回路を1つ適用するだけでも安定して利得を調整することが可能となる。【０１１５】
これらの応用例に記載したパワーアンプモジュールを実装した半導体装置、及びその半導体装置を用いた無線送受信器及び携帯電話機も本発明の射程に含まれる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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