(57)【特許請求の範囲】
【請求項１】
絶縁表面を有する基板上にゲート電極を形成し、
前記ゲート電極上にイットリア安定化ジルコニア膜を形成し、
成膜ガスとして、水素化珪素またはハロゲン化珪素と、ゲルマンとを用い、化学気相成長法により、前記イットリア安定化ジルコニア膜上に第１の微結晶半導体膜を形成し、
前記第１の微結晶半導体膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜上に一導電型を付与する不純物元素が添加された半導体膜を形成し、
レジストマスクを用いて、前記第１の微結晶半導体膜、前記非晶質半導体膜、及び前記半導体膜をエッチングして、島状の第３の微結晶半導体膜、島状の非晶質半導体膜、及び島状の半導体膜を形成し、
前記島状の半導体膜上及び前記イットリア安定化ジルコニア膜上に、ソース電極及びドレイン電極を形成し、
前記島状の半導体膜をエッチングして、ソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項２】
絶縁表面を有する基板上にゲート電極を形成し、
前記ゲート電極上にイットリア安定化ジルコニア膜を形成し、
化学気相成長法により、第１の成膜速度で前記イットリア安定化ジルコニア膜上に第１の微結晶半導体膜を形成し、
化学気相成長法により、第２の成膜速度で前記第１の微結晶半導体膜上に第２の微結晶半導体膜を形成し、
前記第２の微結晶半導体膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜上に一導電型を付与する不純物元素が添加された半導体膜を形成し、
レジストマスクを用いて、前記第１の微結晶半導体膜、前記第２の微結晶半導体膜、前記非晶質半導体膜、及び前記半導体膜をエッチングして、島状の第３の微結晶半導体膜、島状の非晶質半導体膜、及び島状の半導体膜を形成し、
前記島状の半導体膜上及び前記イットリア安定化ジルコニア膜上に、ソース電極及びドレイン電極を形成し、
前記島状の半導体膜をエッチングして、ソース領域及びドレイン領域を形成し、
前記第１の成膜速度は、前記第２の成膜速度より遅いことを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、
前記島状の第３の微結晶半導体膜は、ｐ型を付与する不純物元素を含むことを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記島状の第３の微結晶半導体膜及び前記島状の非晶質半導体膜は、端部側面が傾斜していることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタで構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、画像表示装置、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００４】
画像表示装置のスイッチング素子として、非晶質半導体膜を用いた薄膜トランジスタ、または多結晶半導体膜を用いた薄膜トランジスタ等が用いられている。
【０００５】
非晶質半導体膜を用いた薄膜トランジスタは、水素化アモルファスシリコン膜などの非晶質半導体膜を用いるため、プロセス温度に制限があり、水素が膜中から脱離する４００℃以上の加熱や、膜中の水素により表面荒れが生じる強度のレーザ光照射などは行わない。水素化アモルファスシリコン膜は、水素を未結合手に結合させ、結果的に未結合手を消失させて膜の電気的特性を向上させた非晶質シリコン膜である。
【０００６】
多結晶半導体膜を用いた薄膜トランジスタは、非晶質半導体膜を用いた薄膜トランジスタに比べて移動度が２桁以上高く、表示装置の画素部とその周辺の駆動回路を同一基板上に一体形成できるという利点を有している。しかしながら、非晶質半導体膜を用いた場合に比べて、半導体膜の結晶化のために工程が複雑化するため、歩留まりが低減し、コストが高まるという問題がある。
【０００７】
特許文献１では、チャネル形成領域が結晶構造と非結晶構造の混合からなる半導体であるＦＥＴ（Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）を開示している。
【０００８】
また、画像表示装置のスイッチング素子として、微結晶半導体膜を用いた薄膜トランジスタが用いられている（特許文献２及び３）。
【特許文献１】米国特許第５５９１９８７
【特許文献２】特開平４−２４２７２４号公報
【特許文献３】特開２００５−４９８３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
微結晶半導体膜を形成する方法として、プラズマＣＶＤ法により成膜する方法がある。この方法は、シランガスを水素希釈することにより微結晶半導体膜を成膜することができる。しかし、水素希釈することによって、微結晶半導体膜の成膜速度が低下してしまう。
【００１０】
ゲート電極上にゲート絶縁膜を介して半導体層を設ける逆スタガ型の薄膜トランジスタにおいては、成膜初期に形成される半導体領域がチャネル形成領域となる。従って、成膜初期に形成される半導体領域の品質が良好であればあるほど、高い電界効果移動度などの優れた電気特性を有する薄膜トランジスタが得られる。
【００１１】
しかしながら、成膜速度を上げるために、水素濃度を下げると、チャネル形成領域となる領域の半導体層がアモルファス領域となる恐れがある。
【００１２】
本発明は、良好な品質を有する微結晶半導体膜を有する半導体装置及び該半導体装置の作製方法を提供することを課題の一とする。本発明はアモルファスシリコン膜を用いる薄膜トランジスタより電界効果移動度の高い薄膜トランジスタを用いた半導体装置およびその作製方法を提供することを課題の一とする。
【課題を解決するための手段】
【００１３】
本発明の半導体装置において、良好な品質を有する微結晶半導体膜を作製するため、微結晶半導体膜と接するゲート絶縁膜に、結晶の格子定数がシリコン固有の値と近い値を持つ材料を適用することを特徴とする。
【００１４】
具体的には、本発明の半導体装置は、ゲート絶縁膜の最上層にイットリアとジルコニアとを含む膜を形成する。さらにその上に微結晶半導体膜を成膜することを特徴とする。
【００１５】
本発明の半導体装置において、微結晶半導体膜を、ゲート絶縁膜の一部であるイットリアとジルコニアとを含む膜の表面上に設けることによって、シリコン特有の結晶成長を促進することが出来る。
【００１６】
ジルコニアの結晶構造は、室温においては単斜晶系が安定に存在するが、温度を上げていくに伴い正方晶系、立方晶系へと変化する。また、ジルコニアにイットリア等を適宜添加することにより、室温においても立方晶系の蛍石型構造が安定に存在することが知られている。
【００１７】
イットリアとジルコニアとを混合し、イットリアが４３ｍｏｌ％以下の範囲で含まれた材料の膜を、本明細書ではＹＳＺ（イットリア安定化ジルコニア）膜と呼ぶ。但しＹＳＺ膜中には必ずイットリアとジルコニアの双方が含まれる。以下ジルコニアと記載したときは、ＹＳＺと区別される。
【００１８】
ＹＳＺは立方晶系の蛍石型構造を持つ。例えば、ジルコニアに８ｍｏｌ％のイットリアを添加したＹＳＺは、格子定数がａ＝０．５１４ｎｍの蛍石型構造を持つ。これはシリコン固有の結晶の格子定数０．５４３ｎｍに近く、ＹＳＺ膜上ではシリコンは下地の結晶構造に影響を受け、シリコン固有の結晶化をしやすくなる。通常用いられる酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素は結晶構造を持たないため、これらを下地として成膜する場合より、ＹＳＺ膜を下地とした方が、上方のシリコンはシリコン固有の結晶化をしやすくなる。
【００１９】
ＹＳＺ膜と同等の結晶構造および格子定数を示す材料も、ＹＳＺを用いた条件と同様に、上方のシリコン層がシリコン固有の結晶化をしやすくなる効果を奏する。言い換えればＹＳＺ膜と同等の結晶構造および格子定数を示す材料を、半導体膜と接するゲート絶縁膜に用いることが本発明の構成の一である。以下ＹＳＺ膜をゲート絶縁膜に用いた場合、格子定数がシリコン固有の結晶の値に近い材料を同様に用いた際にも同様の効果を奏することを意味する。
【００２０】
なお、ＹＳＺ膜はゲート絶縁膜の最上層に位置すれば良い。すなわちゲート絶縁膜が２層以上の積層であっても良く、このときＹＳＺ膜の下層の膜種は問わない。例えば、ＹＳＺ膜が最上層となる積層構造を有するゲート絶縁膜の下層として、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素の中から選ばれた一つ又は複数の膜を適用することができる。またゲート絶縁膜をＹＳＺ膜単層としてもよい。最上層にＹＳＺ膜が位置すれば、その上方に接して成膜されるシリコン膜は、ＹＳＺ膜と接することになる。つまり、シリコン固有の結晶化をしやすくなり、本発明の目的である成膜初期に形成される半導体領域の品質の改善が達成されるからである。
【００２１】
また、シリコンの結晶化を促進するため、純度の高いシリコン中にゲルマニウムを添加して格子定数を小さくすることも本発明の一である。そのためには微結晶半導体を成膜する時、プラズマＣＶＤ成膜ガスの一つとしてゲルマンを添加すればよい。
【００２２】
また、シリコンの結晶化を促進するため、微結晶半導体を成膜する前に、ＹＳＺ膜表面をプラズマ処理することも本発明の一である。プラズマ処理にはＨ２、Ｏ２、あるいはＡｒ、Ｎ２、等の不活性ガス、あるいはこれらの組み合わせを用いる。ＹＳＺ膜を成膜した後に、Ｈ２、Ｏ２、Ａｒ、Ｎ２等を用いて逆スパッタリング処理をすると良い。
【００２３】
ここでは、微結晶半導体膜とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が０．５〜２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長している。また、微結晶半導体と非晶質半導体とが混在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。
【００２４】
このような微結晶半導体膜上に、非晶質半導体層からなるバッファ層、バッファ層上に一導電型の不純物元素が添加された半導体膜からなるソース領域及びドレイン領域、並びにソース電極及びドレイン電極を形成することで、薄膜トランジスタを形成する。
【００２５】
バッファ層は、微結晶半導体膜を成膜する反応室と同じ反応室で形成してもよい。同じ反応室でバッファ層を形成すれば、基板搬送中、浮遊する汚染不純物元素に汚染されることなく積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
【００２６】
また、バッファ層上にはソース電極及びドレイン電極を形成し、それらソース電極及びドレイン電極の間のリーク電流を下げるために、バッファ層に凹部を形成している。
【００２７】
また、バッファ層とソース電極及びドレイン電極のそれぞれの間には、ｎ型不純物元素を含む半導体膜（ｎ＋層）が存在している。また、バッファ層は、ｎ＋層と微結晶半導体膜とが接しないように、これらの間に設けられている。従って、ソース電極の下方には、ｎ＋層、バッファ層、微結晶半導体膜が重なっている。同様にドレイン電極の下方には、ｎ＋層、バッファ層、微結晶半導体膜が重なっている。このような積層構造とし、バッファ層の膜厚を厚くすることで、耐圧向上を図っている。また、バッファ層の膜厚を厚く成膜しておけば、酸化しやすい微結晶半導体膜を露出させることなくバッファ層の一部に凹部を形成することができる。
【００２８】
上記作製工程に引き続き、さらに、バッファ層上にｎ型不純物元素を含む半導体膜を成膜し、該ｎ型不純物元素を含む半導体膜上にソース電極及びドレイン電極を形成し、ｎ型不純物元素を含む半導体膜をエッチングして、ソース領域及びドレイン領域を形成し、ソース領域及びドレイン領域と重なる領域を残存させて前記バッファ層の一部をエッチングにより除去して薄膜トランジスタを作製する。
【００２９】
ここではバッファ層を形成する望ましい形態の一を示したが、バッファ層が無い構造においても、ＹＳＺ膜を下地として微結晶半導体膜の結晶性を高める効果は得られる。
【００３０】
またＹＳＺ膜の比誘電率は２０程度であり、酸化珪素、窒化珪素、酸化窒化珪素、および窒化酸化珪素に比べて高い。そのためゲート絶縁膜の実効膜厚を薄くする効果が得られる。
【００３１】
こうして得られた薄膜トランジスタは、オン動作時には、結晶性の高いゲート絶縁膜界面付近の領域がチャネル形成領域として機能するため、オン電流及び移動度が向上する。一方、微結晶半導体膜上に非晶質半導体膜からなるバッファ層を設けているため、オフ電流は抑制される。この結果、本発明の薄膜トランジスタは、スイッチング特性に優れており、表示パネルのコントラスト向上につながる。
【００３２】
また、本明細書におけるトランジスタのソースとドレインは、トランジスタの構造や動作条件などによって変わるため、いずれがソースまたはドレインであるかを特定することが困難である。そこで、本明細書においては、ソース電極及びドレイン電極から任意に選択した一方の電極をソース電極及びドレイン電極の一方と表記し、他方の電極をソース電極及びドレイン電極の他方と表記する。同様に、ソース領域及びドレイン領域から任意に選択した一方の領域をソース領域及びドレイン領域の一方と表記し、他方の領域をソース領域及びドレイン領域の他方と表記する。
【発明の効果】
【００３３】
本発明の、ＹＳＺ膜を用いた薄膜トランジスタは、電流電圧特性を示す曲線の立ち上がり部分の傾きが急峻となり、スイッチング素子としての応答性が優れ、高速動作が可能となる。
【００３４】
本発明の、ＹＳＺ膜を用いた薄膜トランジスタを用いた発光装置は、薄膜トランジスタの閾値の変動を低減することが可能であり、信頼性の向上に繋がる。
【００３５】
また、本発明の作製方法により得られる薄膜トランジスタを用いた液晶表示装置は、電界効果移動度を大きくできるため、駆動回路の駆動周波数を高くすることが可能となる。駆動回路を高速に動作させることが出来るため、フレーム周波数を４倍とすること、または、黒画面挿入することなども実現できる。
【発明を実施するための最良の形態】
【００３６】
本発明の実施形態について、以下に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００３７】
（実施の形態１）
本実施の形態では、液晶表示装置に用いられる薄膜トランジスタの作製工程に本発明を適用する例について、図１乃至図６を用いて説明する。図１乃至図３、図５及び図６は、薄膜トランジスタの作製工程を示す断面図であり、図４は、一画素における薄膜トランジスタ及び画素電極の接続領域の上面図である。
【００３８】
図１（Ａ）に示すように、絶縁表面を有する基板５０上にゲート電極５１を形成する。絶縁表面を有する基板５０は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板等を用いることができる。絶縁表面を有する基板５０がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。
【００３９】
ゲート電極５１は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウムなどの金属材料またはその合金材料を用いて形成する。ゲート電極５１は、スパッタリング法や真空蒸着法で絶縁表面を有する基板５０上に導電膜を形成し、当該導電膜上にフォトリソグラフィ技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエッチングすることで、形成することができる。また、銀、金、銅などの導電性ナノペーストを用いてインクジェット法により吐出し焼成して、ゲート電極５１を形成することもできる。なお、ゲート電極５１の密着性向上と下地への拡散を防ぐバリアメタルとして、上記金属材料の窒化物膜を、絶縁表面を有する基板５０及びゲート電極５１の間に設けてもよい。ここでは、第１のフォトマスクを用いて形成したレジストマスクを用いて絶縁表面を有する基板５０上に形成された導電膜をエッチングしてゲート電極を形成する。
【００４０】
具体的なゲート電極構造の例としては、アルミニウム膜上にモリブデン膜を積層させ、アルミニウム特有のヒロックやエレクトロマイグレーションを防ぐ構造にしてもよい。また、アルミニウム膜をモリブデン膜で挟んだ３層構造としてもよい。また、他のゲート電極構造の例として、銅膜上にモリブデン膜の積層、銅膜上に窒化チタン膜の積層、銅膜上に窒化タンタル膜の積層が挙げられる。
【００４１】
なお、ゲート電極５１上には半導体膜や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲート電極に接続する配線も同時に形成することができる。
【００４２】
次に、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、５２ｃを順に形成する。ここまでの工程を終えた断面図が図１（Ａ）に相当する。
【００４３】
ゲート絶縁膜５２ａ、５２ｂはそれぞれ、プラズマＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。ゲート絶縁膜に形成されるピンホール等による層間ショートを防ぐため、異なる絶縁膜を用いて多層とすることが好ましい。そして、ゲート絶縁膜５２ｃはＹＳＺ膜で形成する。ここでは、ゲート絶縁膜５２ａ、５２ｂ、５２ｃとして、窒化珪素膜、酸化窒化珪素膜、ＹＳＺ膜の順に積層して形成する形態を示す。
【００４４】
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであり、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲において、合計１００原子％となるように各元素を任意の濃度で含むものをいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであり、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲において、合計１００原子％となるように各元素を任意の濃度で含むものをいう。
【００４５】
ゲート絶縁膜５２ａ及びゲート絶縁膜５２ｂの膜厚はともに５０ｎｍよりも厚くする。ゲート絶縁膜５２ａは、基板からの不純物（例えばアルカリ金属など）の拡散を防ぐために、窒化珪素膜または窒化酸化珪素膜とすることが好ましい。また、ゲート絶縁膜５２ａは、ゲート電極の酸化防止の他、ゲート電極にアルミニウムを用いる場合にはヒロックを防止することができる。
【００４６】
ゲート絶縁膜５２ａ及びゲート絶縁膜５２ｂは、周波数が１ＧＨｚのマイクロ波を導入できる、マイクロ波プラズマＣＶＤ装置を用いて形成してもよい。マイクロ波プラズマＣＶＤ装置で形成した酸化窒化珪素膜、窒化酸化珪素膜は、耐圧が高く、薄膜トランジスタの信頼性を高めることができる。
【００４７】
ゲート絶縁膜５２ｃとして、ＹＳＺ膜を成膜する。このときイットリアとジルコニアを８ｍｏｌ％：９２ｍｏｌ％にて混合したターゲットを用いて、スパッタ法にて、成膜ガスをアルゴン（Ａｒ）及び酸素（Ｏ２）、成膜圧力０．４Ｐａとして、１０〜２００ｎｍ、具体的には５０ｎｍの膜厚で成膜する（図１（Ａ）参照）。尚、成膜時の基板温度は高いほど良いが、本発明においては室温でも良い。またＹＳＺ膜中にイットリアは、２０ｍｏｌ％以下の範囲で含まれるものとする。
【００４８】
ＹＳＺ膜は、耐熱性、化学的安定性に優れ、また特定の面方位に結晶成長しやすい特徴がある。ＹＳＺ膜の比誘電率は２０程度であり、結晶化するほど比誘電率が向上する。また絶縁物である。ガラスの耐熱温度の範囲では結晶性は大きく変わらないので、成膜時基板温度は、室温からガラスの耐熱温度範囲内の何れでも適している。
【００４９】
ここでは、ゲート絶縁膜を３層構造としたが、例えば液晶表示装置のスイッチング素子に用いる場合、交流駆動させるため、図５（Ａ）のように酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の何れかを第１層目のゲート絶縁膜５２ａとし、ＹＳＺ膜を第２層目のゲート絶縁膜５２ｃとした積層構造とするか、図５（Ｂ）のようにＹＳＺ膜の単層のゲート絶縁膜５２ｃとしてもよい。
【００５０】
ここでＹＳＺ膜表面を活性化し、上層に成膜される膜をＹＳＺ膜の結晶性に影響されやすくするため、表面をプラズマ処理しても良い。プラズマ処理には、Ｈ２、Ｏ２、Ａｒ、Ｎ２、から選ばれた一、あるいはこれらの組み合わせを用いればよいが、ここでは逆スパッタリング法によるＡｒプラズマ処理を行う。ＹＳＺ膜成膜後、Ａｒガス雰囲気で、圧力０．２Ｐａにおいて基板がカソードとなるように電圧を印加し、ＹＳＺ膜が消失しない条件範囲にて、逆スパッタリング処理を行う。
【００５１】
次いで、ゲート絶縁膜の成膜後、図１（Ｂ）のように微結晶半導体膜５３を成膜する。微結晶半導体膜５３は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その膜表面より見た粒径が０．５〜２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長している。また、微結晶半導体と非晶質半導体とが混在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
【００５２】
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ装置、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などの水素化珪素またはハロゲン化珪素を水素で希釈して形成することができる。また、これらに加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素またはハロゲン化珪素に対して水素の流量を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。
【００５３】
また、上記のプラズマＣＶＤ成膜ガスにゲルマン（ＧｅＨ４）等を加えると、シリコン固有の結晶構造を保持しつつ、シリコンの一部がゲルマニウムに置換された構造が形成される。これにより、形成される結晶の格子定数を小さくすることができる。そのため、形成されるシリコン固有の結晶構造の格子定数の値をＹＳＺの格子定数の値に近づけることができ、微結晶半導体膜の結晶化を促進することができる。
【００５４】
また、微結晶半導体膜は、価電子制御を目的とした不純物元素を意図的に添加しないときに弱いｎ型の電気伝導性を示すので、薄膜トランジスタのチャネル形成領域として機能する微結晶半導体膜に対しては、ｐ型を付与する不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。ｐ型を付与する不純物元素としては、代表的には硼素であり、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化珪素に混入させると良い。そしてボロンの濃度を、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良い。
【００５５】
また、微結晶半導体膜の酸素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、窒素及び炭素の濃度をそれぞれ１×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸素、窒素、及び炭素が微結晶半導体膜に混入する濃度を低減することで、微結晶半導体膜がｎ型化することを防止することができる。
【００５６】
微結晶半導体膜５３は、０ｎｍより厚く５０ｎｍ以下、好ましくは０ｎｍより厚く２０ｎｍ以下で形成する。
【００５７】
このとき図６（Ａ）のように、結晶性の良いＹＳＺ膜で形成されるゲート絶縁膜５２ｃの上に形成された微結晶半導体膜５３は、ゲート絶縁膜であるＹＳＺ膜との界面付近ではＹＳＺ膜の結晶構造に影響を受けるため、図６（Ｂ）のように結晶性が高まっている。
【００５８】
微結晶半導体膜５３は後に形成される薄膜トランジスタのチャネル形成領域として機能する。微結晶半導体膜５３の厚さを上記の範囲内とすることで、後に形成される薄膜トランジスタは、完全空乏型となる。また、微結晶半導体膜は微結晶で構成されているため、非晶質半導体膜と比較して抵抗が低い。このため、微結晶半導体膜を用いた薄膜トランジスタは、電流電圧特性を示す曲線の立ち上がり部分の傾きが急峻となり、スイッチング素子としての応答性が優れ、高速動作が可能となる。また、薄膜トランジスタのチャネル形成領域に微結晶半導体膜を用いることで、薄膜トランジスタのしきい値の変動を抑制することが可能である。このため、電気特性のばらつきの少ない液晶表示装置を作製することができる。
【００５９】
また、微結晶半導体膜は非晶質半導体膜と比較して移動度が高い。このため、表示装置のスイッチング素子として、チャネル形成領域が微結晶半導体膜で形成される薄膜トランジスタを用いることで、薄膜トランジスタの面積を縮小することが可能である。このため、一画素あたりに示す薄膜トランジスタの面積が小さくなり、画素の開口率を高めることが可能である。この結果、解像度の高い表示装置を作製することができる。
【００６０】
次いで、微結晶半導体膜５３の成膜後、バッファ層５４を成膜する。バッファ層５４は、水素、窒素、若しくはハロゲンを含む非晶質半導体膜を用いて形成する。水素化珪素の流量の１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と窒素またはアンモニアとを用いることで、窒素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と、フッ素、又は塩素を含む気体（Ｆ２、Ｃｌ２、ＨＦ、ＨＣｌ等）を用いることで、フッ素、又は塩素を含む非晶質半導体膜を形成することができる。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることができる。
【００６１】
また、バッファ層５４は、ターゲットに非晶質半導体を用いて水素、または希ガスでスパッタリングして形成することができる。このとき、アンモニア、窒素、またはＮ２Ｏを雰囲気中に含ませることにより、窒素を含む非晶質半導体膜を形成することができる。また、雰囲気中にフッ素、又は塩素を含む気体（Ｆ２、Ｃｌ２、ＨＦ、ＨＣｌ等）を含ませることにより、フッ素、又は塩素を含む非晶質半導体膜を形成することができる。
【００６２】
バッファ層５４は、結晶粒を含まない非晶質半導体膜で形成することが好ましい。このため、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ装置、またはマイクロ波プラズマＣＶＤ装置で形成する場合は、結晶粒を含まない非晶質半導体膜となるように、成膜条件を制御することが好ましい。
【００６３】
バッファ層５４は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッチングされる。そのときに、微結晶半導体膜５３が露呈しないようにバッファ層５４の一部が残存する厚さで形成することが好ましい。代表的には、５０ｎｍ以上４００ｎｍ以下、好ましくは８０ｎｍ以上３００ｎｍ以下の厚さで形成することが好ましい。薄膜トランジスタの印加電圧の高い（例えば１５Ｖ程度）表示装置、代表的には液晶表示装置において、バッファ層５４の膜厚を上記範囲に示すように厚く形成すると、耐圧が高くなり、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタが劣化することを回避することができる。
【００６４】
なお、バッファ層５４には、リンやボロン等の一導電型を付与する不純物元素が添加されていない。後に成膜される一導電型を付与する不純物元素が添加された半導体膜５５から不純物元素が微結晶半導体膜５３へ拡散しないように、バッファ層５４がバリア層として機能している。バッファ層を設けない場合も可であるが、微結晶半導体膜５３と一導電型を付与する不純物元素が添加された半導体膜５５とが接してしまう場合、後のエッチング工程や加熱処理により不純物元素が移動し、しきい値制御が困難になる恐れがある。
【００６５】
さらにバッファ層５４を微結晶半導体膜５３の表面上に形成することで、微結晶半導体膜５３に含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導体と微結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化珪素が形成されてしまう。
【００６６】
非晶質半導体膜であるバッファ層５４のエネルギーギャップは微結晶半導体膜５３に比べて大きく（非晶質半導体膜のエネルギーギャップは１．６〜１．８ｅＶ、微結晶半導体膜５３のエネルギーギャップは１．１〜１．５ｅＶ）、また移動度は微結晶半導体膜５３と比較し１／５〜１／１０程度と低くなるため抵抗が高い。このため、後に形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、微結晶半導体膜５３との間に形成されるバッファ層は高抵抗領域として機能し、微結晶半導体膜５３がチャネル形成領域として機能する。この抵抗値の高さが理由の一となり、薄膜トランジスタのオフ電流を低減することができる。そのため、当該薄膜トランジスタを表示装置のスイッチング素子として用いた場合、表示装置のコントラストを向上させることができる。
【００６７】
なお、微結晶半導体膜５３上に、プラズマＣＶＤ法によりバッファ層５４を３００℃〜４００℃の温度にて成膜することが好ましい。この成膜処理により水素が微結晶半導体膜５３に供給され、微結晶半導体膜５３を水素化したのと同等の効果が得られる。すなわち、微結晶半導体膜５３上にバッファ層５４を堆積することにより、微結晶半導体膜５３に水素を拡散させて、ダングリングボンドの終端を行うことができる。
【００６８】
次いで、バッファ層５４の成膜後、大気に触れさせることなく基板を搬送し、バッファ層５４を成膜する反応室とは異なる反応室で、一導電型を付与する不純物元素が添加された半導体膜５５を成膜することが好ましい。この段階での断面図が図１（Ｃ）に相当する。バッファ層５４を成膜する反応室とは異なる反応室で、一導電型を付与する不純物元素が添加された半導体膜５５を成膜することでバッファ層の成膜時に一導電型を付与する不純物元素が混入しないようにすることができる。
【００６９】
一導電型を付与する不純物元素が添加された半導体膜５５は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素にフォスフィンガス（ＰＨ３）などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にＢ２Ｈ６などの不純物気体を加えれば良い。一導電型を付与する不純物元素が添加された半導体膜５５は、微結晶半導体、または非晶質半導体で形成することができる。一導電型を付与する不純物元素が添加された半導体膜５５は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物元素が添加された半導体膜の膜厚を、薄くすることでスループットを向上させることができる。
【００７０】
次いで、図２（Ａ）に示すように、一導電型を付与する不純物元素が添加された半導体膜５５上にレジストマスク５６を形成する。レジストマスク５６は、フォトリソグラフィ技術またはインクジェット法により形成する。ここでは、第２のフォトマスクを用いて、一導電型を付与する不純物元素が添加された半導体膜５５上に塗布されたレジストを露光現像して、レジストマスク５６を形成する。
【００７１】
次いで、レジストマスク５６を用いて微結晶半導体膜５３、バッファ層５４、及び一導電型を付与する不純物元素が添加された半導体膜５５をエッチングし、島状にして、図２（Ｂ）に示すように、島状の微結晶半導体膜６１、島状のバッファ層６２、及び島状の一導電型を付与する不純物元素が添加された半導体膜６３を形成する。この後、レジストマスク５６を除去する。
【００７２】
島状の微結晶半導体膜６１、島状のバッファ層６２の端部側面が傾斜していることにより、島状のバッファ層６２上に形成されるソース領域及びドレイン領域と島状の微結晶半導体膜６１との間にリーク電流が生じることを防止することが可能である。島状の微結晶半導体膜６１及び島状のバッファ層６２の端部側面の傾斜角度は、３０°〜９０°、好ましくは４５°〜８０°である。このような角度とすることで、段差形状によるソース電極またはドレイン電極の段切れを防ぐことができる。
【００７３】
次に、図２（Ｃ）に示すように、島状の一導電型を付与する不純物元素が添加された半導体膜６３及びゲート絶縁膜５２ｃ上に導電膜６５ａ、６５ｂ、６５ｃを形成する。導電膜６５ａ、６５ｂ、６５ｃは、アルミニウム、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、一導電型を付与する不純物元素が添加された半導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、導電膜としては、導電膜６５ａ、６５ｂ、６５ｃ３層が積層した構造の導電膜を示し、導電膜６５ａ、６５ｃにモリブデン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜や、導電膜６５ａ、６５ｃにチタン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜を示す。導電膜６５ａ、６５ｂ、６５ｃは、スパッタリング法や真空蒸着法で形成する。
【００７４】
次に、図２（Ｄ）に示すように、導電膜６５ａ、６５ｂ、６５ｃ上に第３のフォトマスクを用いてレジストマスク６６を形成し、導電膜６５ａ、６５ｂ、６５ｃの一部をエッチングしてソース電極及びドレイン電極の一方７１ａ、７１ｂ、７１ｃ、並びにソース電極及びドレイン電極の他方７１ｄ、７１ｅ、７１ｆを形成する。また、ウエットエッチングを行うことにより、レジストマスク６６より面積の小さいソース電極及びドレイン電極の一方７１ａ、７１ｂ、７１ｃ、並びにソース電極及びドレイン電極の他方７１ｄ、７１ｅ、７１ｆを形成することができる。
【００７５】
次に、図３（Ａ）に示すように、レジストマスク６６を用いて島状の一導電型を付与する不純物元素が添加された半導体膜６３をエッチングして、ソース領域及びドレイン領域の一方７２ａ、並びにソース領域及びドレイン領域の他方７２ｂを形成する。さらに、当該エッチング工程において、島状のバッファ層６２の一部もエッチングされる。一部エッチングされた、凹部が形成されたバッファ層をバッファ層７３と示す。ソース領域及びドレイン領域の形成工程と、バッファ層の凹部とを同一工程で形成することができる。バッファ層の凹部の深さをバッファ層の一番膜厚の厚い領域の１／２〜１／３とすることで、ソース領域及びドレイン領域の距離を離すことが可能であるため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。この後、レジストマスク６６を除去する。
【００７６】
次に、図３（Ｂ）に示すように、ソース電極及びドレイン電極の一方７１ａ、７１ｂ、７１ｃ、ソース電極及びドレイン電極の他方７１ｄ、７１ｅ、７１ｆ、ソース領域及びドレイン領域の一方７２ａ、ソース領域及びドレイン領域の他方７２ｂ、並びにバッファ層７３を覆う絶縁膜７６を形成する。絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂ、５２ｃと同じ成膜方法を用いて形成することができる。なお、絶縁膜７６は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。また、絶縁膜７６に窒化珪素膜を用いることで、島状のバッファ層６２中の酸素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることができる。
【００７７】
図３（Ｂ）に示すように、ソース電極及びドレイン電極の一方７１ａ、７１ｂ、７１ｃの端部とソース領域及びドレイン領域の一方７２ａ、並びにソース電極及びドレイン電極の他方７１ｄ、７１ｅ、７１ｆとソース領域及びドレイン領域の他方７２ｂの端部は、それぞれ一致せずずれた形状となることで、ソース電極及びドレイン電極の端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。また、ソース電極及びドレイン電極、並びにソース領域及びドレイン領域の端部に電界が集中せず、ゲート電極５１と、ソース電極又はドレイン電極との間でのリーク電流を防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
【００７８】
以上の工程により、薄膜トランジスタ７４を形成することができる。
【００７９】
本実施の形態で示す薄膜トランジスタは、ゲート電極上にゲート絶縁膜、微結晶半導体膜、バッファ層、ソース領域及びドレイン領域、ソース電極及びドレイン電極が積層され、チャネル形成領域として機能する微結晶半導体膜の表面をバッファ層が覆う。また、バッファ層の一部には凹部が形成されており、当該凹部以外の領域がソース領域及びドレイン領域で覆われる。即ち、バッファ層に形成される凹部により、ソース領域及びドレイン領域の距離が離れているため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。また、バッファ層の一部がエッチングされ凹部を形成することにより、ソース領域及びドレイン領域の形成工程において発生するエッチング残渣を除去することができるため、残渣を介してソース領域及びドレイン領域にリーク電流（寄生チャネル）が発生することを回避することができる。
【００８０】
また、チャネル形成領域として機能する微結晶半導体膜とソース領域及びドレイン領域との間に、バッファ層が形成されている。また、微結晶半導体膜の表面がバッファ層で覆われている。高抵抗のバッファ層は、微結晶半導体膜と、ソース領域及びドレイン領域との間にまで延在しているため、薄膜トランジスタにリーク電流が発生することを低減することができると共に、高い電圧の印加による劣化を低減することができる。また、バッファ層と、微結晶半導体膜と、ソース領域及びドレイン領域は、ゲート電極と重畳する領域上に形成される。従って、ゲート電極の端部形状に影響されない構造と言える。ゲート電極を積層構造とした場合、下層としてアルミニウムを用いると、ゲート電極側面にアルミニウムが露出し、ヒロックが発生する恐れがあるが、さらにソース領域及びドレイン領域をゲート電極端部とも重ならない構成とすることで、ゲート電極側面と重なる領域でショートが発生することを防ぐことができる。また、微結晶半導体膜の表面に水素で表面が終端された非晶質半導体膜がバッファ層として形成されているため、微結晶半導体膜の酸化を防止することが可能であると共に、ソース領域及びドレイン領域の形成工程に発生するエッチング残渣が微結晶半導体膜に混入することを防ぐことができる。このため、電気特性が優れ、且つ耐圧に優れた薄膜トランジスタである。
【００８１】
また、薄膜トランジスタのチャネル長を短くすることができ、薄膜トランジスタの平面面積を縮小することができる。
【００８２】
次に、絶縁膜７６に第４のフォトマスクを用いて形成したレジストマスクを用いて、絶縁膜７６の一部をエッチングしてコンタクトホールを形成し、当該コンタクトホールにおいてソース電極及びドレイン電極の他方７１ｆに接する画素電極７７を形成する。
【００８３】
図４に示すように、ソース領域及びドレイン領域の一方７２ａ、並びにソース領域及びドレイン領域の他方７２ｂの端部は、それぞれソース電極及びドレイン電極の一方７１ｃ、並びにソース電極及びドレイン電極の他方７１ｆの端部の外側に位置することが分かる。また、バッファ層７３の端部はソース領域及びドレイン領域の一方７２ａ、並びにソース領域及びドレイン領域の他方７２ｂの端部の外側に位置する。また、ソース領域及びドレイン領域の一方７２ａはソース領域及びドレイン領域の他方７２ｂを囲む形状（具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる。また、ゲート電極上において、微結晶半導体膜、ソース電極及びドレイン電極が重畳されているため、ゲート電極の凹凸の影響が少なく、被覆率の低減及びリーク電流の発生を抑制することができる。なお、図４の鎖線Ａ−Ｂの断面は図３（ｃ）の断面図が相当する。
【００８４】
また、画素電極７７は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【００８５】
また、画素電極７７として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【００８６】
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
【００８７】
ここでは、画素電極７７としては、スパッタリング法によりインジウム錫酸化物膜を成膜した後、インジウム錫酸化物膜上にレジストを塗布する。次に、第５のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてインジウム錫酸化物膜をエッチングして画素電極７７を形成する。
【００８８】
以上によりＹＳＺ膜を下地として微結晶半導体膜の結晶性が高められ、電界効果移動度の高い薄膜トランジスタを用いた、表示装置に適用可能な素子基板を形成することができる。
【００８９】
（実施の形態２）
実施の形態１では、ゲート絶縁膜として成膜されたＹＳＺ膜上に、微結晶半導体膜を単層で形成したが、微結晶半導体膜をＹＳＺと格子定数の近いシリコンにて形成するのであれば、どのような微結晶半導体膜の形成方法でも有効である。実施の形態２では、さらに成膜初期に形成される半導体領域の品質を向上するため、ゲート電極上にゲート絶縁膜を形成した後、成膜速度は低いが品質のよい第１の成膜条件でゲート絶縁膜界面付近の微結晶半導体膜を成膜し、その後、高い成膜速度の第２の成膜条件に変えて微結晶半導体膜を成膜する。成膜速度を高くする方法は段階的でも連続的でも良い。以下にその方法を説明する。
【００９０】
成膜速度は低いが品質のよい第１の成膜条件としては、予め成膜前に真空チャンバー（反応室）内の酸素や窒素、Ｈ２Ｏなどのガスの残留を極力低減するため、到達最低圧力を１×１０−７〜１×１０−１０Ｔｏｒｒ（約１×１０−５Ｐａ以上１×１０−８Ｐａ）の超高真空（ＵＨＶ）領域に下げ、高い純度の材料ガスを流し、成膜時の基板温度を１００℃以上３００℃未満の範囲とする。
【００９１】
また、第２の成膜条件としては、少なくとも第１の成膜条件の成膜速度よりも速い成膜速度が得られる条件とすればよく、例えば、シランガスと水素ガスの流量比を第１の成膜条件とは変えて微結晶半導体膜が形成される範囲内で水素濃度を下げればよい。また、第２の成膜条件としては、第１の成膜条件の基板温度よりも高い温度、例えば３００℃以上の基板温度として成膜速度を速くしてもよい。また、第２の成膜条件として、第１の成膜条件よりも電力を増大させることにより、成膜速度を速くしてもよい。また、反応室のコンダクタンスバルブなどの排気バルブを調節して第２の成膜条件を第１の成膜条件と異なる真空度として成膜速度を速くしてもよい。
【００９２】
また、成膜初期の第１の成膜条件から成膜後期の高い成膜速度の第２の成膜条件に変えても、先に微結晶が形成されているため、それを核として品質の高い微結晶半導体膜を堆積することができる。また、予め、微結晶を形成しておくことにより成膜速度を速くすることができる。
【００９３】
実施の形態１のように、ＹＳＺ膜を最上層としたゲート絶縁膜まで形成された構造の断面図を図７（Ａ）に示す。この後上記のような方法にて、微結晶半導体膜を形成する成膜処理を行う。本実施の形態では、成膜速度は低いが品質のよい第１の成膜条件でゲート絶縁膜界面付近の膜を形成し、その後、高い成膜速度の第２の成膜条件に変えて膜を堆積する。
【００９４】
第１の成膜条件での成膜速度よりも第２の成膜条件の成膜速度が速ければ、成膜条件自体は特に限定されない。従って、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ装置、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成し、代表的には、シラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）などの水素化珪素を水素で希釈してプラズマ生成することで成膜することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることもできる。
【００９５】
また、材料ガスにヘリウムを加えた場合、ヘリウムは２４．５ｅＶとすべての気体中で最も高いイオン化エネルギーを持ち、そのイオン化エネルギーよりも少し低い、約２０ｅＶの準位に準安定状態があるので、放電持続中においては、イオン化にはその差約４ｅＶしか必要としない。そのため放電開始電圧も全ての気体中最も低い値を示す。このような特性から、ヘリウムはプラズマを安定的に維持することができる。また、均一なプラズマを形成することができるので、微結晶半導体膜を堆積する基板の面積が大きくなってもプラズマ密度の均一化を図る効果を奏する。
【００９６】
また、シラン等のガス中にＣＨ４、Ｃ２Ｈ６などの炭素の水素化物、ＧｅＨ４、ＧｅＦ４などの水素化ゲルマニウム、フッ化ゲルマニウムを混合して、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０．９〜１．１ｅＶに調節しても良い。シリコンに炭素又はゲルマニウムを加えると薄膜トランジスタの温度特性を変えることができる。
【００９７】
ここでは、第１の成膜条件として、シランは水素又は希ガス、あるいは水素及び希ガスで１００倍を超え２０００倍以下に希釈し、基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃とする。微結晶半導体膜の成長表面を水素で不活性化させ、膜中の結晶核から微結晶シリコンの成長を促進するためには１２０℃〜２２０℃で成膜を行うことが好ましい。
【００９８】
第１の成膜条件を終えた段階での断面図を図７（Ｂ）に示す。ゲート絶縁膜５２ｃ上には、成膜速度は低いが品質のよい微結晶半導体膜２３が成膜されている。この微結晶半導体膜２３は、下地のＹＳＺ膜の結晶性を受けており、下地が非晶質膜である条件に比べて結晶性がさらに向上している。この第１の成膜条件で得られる微結晶半導体膜２３の品質が、後に形成される薄膜トランジスタのオン電流増大および電界効果移動度の向上に寄与するため、膜中の酸素濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以下となるように十分酸素濃度を低減させることが重要である。また、上記手順により、酸素だけでなく、窒素、及び炭素が微結晶半導体膜の膜中に混入する濃度を低減することができるため、微結晶半導体膜がｎ型化することを防止できる。
【００９９】
次いで、第２の成膜条件に変えて（成膜速度を上げて）微結晶半導体膜５３を成膜する。この段階での断面図が図７（Ｃ）に相当する。微結晶半導体膜５３の膜厚は、５０ｎｍ〜５００ｎｍ（好ましくは１００ｎｍ〜２５０ｎｍ）の厚さとすれば良い。なお、本実施の形態では、微結晶半導体膜５３の成膜時間は、第１の成膜条件で成膜が行われる第１の成膜期間と第２の成膜条件で成膜が行われる第２の成膜期間とを有する。
【０１００】
ここでは、第２の成膜条件として、シランは水素又は希ガス、あるいは水素及び希ガスで１２倍以上１００倍以下に希釈し、基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃とする。成膜速度を低下させることで、結晶性が向上する傾向となる。
【０１０１】
本実施の形態では、容量結合型（平行平板型）のプラズマＣＶＤ装置を用い、ギャップ（電極面と基板表面の間隔）を２０ｍｍとし、第１の成膜条件を反応室内の真空度１００Ｐａとし、基板温度１００℃とし、６０ＭＨｚの高周波電力を３０Ｗ加え、シランガス（流量２ｓｃｃｍ）を水素（流量４００ｓｃｃｍ）で２００倍に希釈する条件とし、ガス流量を変えて成膜速度を速める第２の成膜条件として４ｓｃｃｍのシランガスを水素（流量４００ｓｃｃｍ）で１００倍に希釈する条件で成膜を行う。
【０１０２】
次いで、第２の成膜条件での微結晶半導体膜５３の成膜が終了した後、シラン、水素などの材料ガス及び高周波電力の供給を止めて基板搬出を行う。引き続き次の基板に対して成膜処理を行う場合には、基板搬入の段階に戻り同じ処理が行われる。
【０１０３】
但し、反応室内に付着した被膜や粉末を除去したい場合には、クリーニングを行う。クリーニングはＮＦ３、ＳＦ６に代表されるエッチングガスを導入してプラズマエッチングを行う。また、ＣｌＦ３のようにプラズマを利用しなくてもエッチングが可能なガスを導入して行う。クリーニングにおいては基板加熱用のヒータを切って、温度を下げて行うことが好ましい。エッチングによる反応副生成物の生成を抑えるためである。クリーニングの終了後は反応室の到達圧力を１×１０−５Ｐａ〜１×１０−８Ｐａ程度にまで下げ、次の成膜をするために、所望で無い影響があるガスを排出し、再度プレコートに戻り、次の基板に対して上述した同様の処理を行えば良い。
【０１０４】
次いで、微結晶半導体膜５３の成膜後、大気に触れさせることなく基板を搬送し、図７（Ｄ）のように微結晶半導体膜５３を成膜する反応室とは異なる反応室でバッファ層５４を成膜する。
【０１０５】
以下、実施の形態１と同様の工程により、ＹＳＺ膜を下地としてゲート絶縁膜界面付近の結晶性が改善された微結晶半導体膜を利用した薄膜トランジスタを有し、表示装置に適用可能な素子基板を形成することができる。
【０１０６】
（実施の形態３）
本実施の形態では、実施の形態２とは別の微結晶半導体膜の成膜方法を説明する。すなわち微結晶半導体膜をプラズマＣＶＤ法により成膜する時に用いるガスの選択方法、及び成膜方法により、特性の優れた薄膜トランジスタを作製する方法を説明する。
【０１０７】
一つには、実施の形態２にて、第１の成膜条件で得られる微結晶半導体膜２３をｎ型化することで、薄膜トランジスタの電界効果移動度を向上させる。具体的には、第１の成膜条件で微結晶半導体膜を形成する際に、ｎ型不純物元素を添加する。このとき、ｎ型不純物元素としてはリン、ヒ素、アンチモンを用いることができる。中でもフォスフィンガスとして安価に入手できるリンを用いることが好ましい。
【０１０８】
さらに、ゲート絶縁膜最上層であるＹＳＺ膜表面を微量のフォスフィンガスに曝すことによって、窒素や酸素がゲート絶縁膜表面に付着（または反応）するよりも先にリンを付着（または反応）させて、ゲート絶縁膜の界面付近の微結晶半導体膜２３に窒素や酸素が多く取り込まれることを防ぐ。
【０１０９】
フォスフィンガスを微量に含む雰囲気としては、フォスフィンガスと不活性ガス（アルゴンガス等）との混合ガス雰囲気、シランガスとフォスフィンガスとの混合ガス雰囲気、水素で希釈したシランガスとフォスフィンガスとの混合ガス雰囲気などを用いることができる。特に、シランガスとフォスフィンガスとの両方を含む混合ガス雰囲気は、ゲート絶縁膜の界面付近の微結晶半導体膜２３中に取り込まれる窒素や酸素を効果的に低減することができる。
【０１１０】
また、微結晶半導体膜２３の成膜前にチャンバー内にシランガスやフォスフィンガスを流すだけでなく、プラズマを発生させて、反応室内壁にリンを含む微結晶半導体膜２３を成膜してもよい。反応室内壁にリンを含む微結晶半導体膜２３を成膜した後、基板を搬入して微結晶半導体膜２３の成膜を行うと微結晶半導体膜２３の成膜初期にリンを含ませることができる。また、ゲート絶縁膜を形成する前に、反応室内壁にリンを含む微結晶半導体膜２３を成膜した後、基板を搬入してゲート絶縁膜及び微結晶半導体膜２３の成膜を行っても微結晶半導体膜２３の成膜初期にリンを含ませることができる。
【０１１１】
また、それぞれの流量をコントロールし、水素で希釈したシランガスに微量のフォスフィンガスを混ぜた混合ガスを材料ガスに用いてプラズマを発生させ、ｎ型化させた微結晶半導体膜２３の成膜を行った後、微量のフォスフィンガスの導入を停止し、引き続き、水素で希釈したシランガスを用いて微結晶半導体膜２３の成膜を行ってもよい。この方法を用いる場合には、ｎ型化させた微結晶半導体膜２３のリン濃度をほぼ均一に分布する。また、段階的にフォスフィンガスの流量を変化させてｎ型化させた微結晶半導体膜２３のリン濃度に濃度勾配を形成し、ゲート絶縁膜近傍に濃度ピークが位置するように制御してもよい。
【０１１２】
このとき、微結晶半導体膜２３中のリンの濃度が６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下とする。望ましくは、３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１１３】
上記では微結晶半導体膜２３成膜中にフォスフィンガスを用いる例を示したが、微結晶半導体膜２３にｎ型不純物元素を添加する別の方法として、微結晶半導体膜２３を成膜する反応室に、基板を搬入する前にのみフォスフィンガスを流すことも有効である。
【０１１４】
すなわち、反応室に水素または希ガスを導入してプラズマを発生させ、反応室の内壁に付着した気体（酸素及び窒素などの大気成分、若しくは反応室のクリーニングに使用したエッチングガス）を除去した後、反応室に水素とシランガスと微量のフォスフィンガスを導入する。シランガスは、反応室内の酸素、水分等と反応させることができる。微量のフォスフィンガスは、後に成膜される微結晶半導体膜２３中にリンを含ませることができる。
【０１１５】
次いで、基板を反応室に搬入して、実施の形態１で示したような微結晶半導体膜２３を成膜することで、ゲート絶縁膜界面近傍の微結晶半導体膜２３にリンを含有させてｎ型化させることができる。実際には微結晶半導体膜中のリンの濃度がゲート絶縁膜界面から離れる距離の増大に従って減少する。
【０１１６】
以上の手法により、ＹＳＺ膜を下地としてゲート絶縁膜界面付近の結晶性が改善され、かつｎ型化された微結晶半導体膜を用い、薄膜トランジスタの電界効果移動度を向上させることができる。
【０１１７】
（実施の形態４）
本実施の形態では、実施の形態１乃至３によって形成される微結晶半導体膜の結晶性を、より高める方法を示す。
【０１１８】
微結晶半導体膜の結晶性を高める一つの処理方法としては、フッ素を用いる方法、あるいは水素、シリコン、ゲルマニウム等のフッ化物を用いる方法、とがある。ここではフッ化シランガスを用い、グロー放電プラズマにより微結晶半導体膜表面を処理することによってなされる。このときグロー放電プラズマにより、フッ化シランからフッ素ラジカルが生じる。フッ素ラジカルは反応性が高く、微結晶半導体と比較してエッチングされやすい非晶質半導体を選択的にエッチングするためである。
【０１１９】
また、もう一つの処理方法としては、フッ化シランガスを、微結晶半導体膜成膜時に流すガスとして添加する。このとき、微結晶半導体膜成膜時、フッ素ラジカルがエッチングされやすい非晶質半導体を選択的にエッチングしながら堆積が進む。このため、成膜後の微結晶半導体は結晶性が高くなる。
【０１２０】
これらの結晶性を高める処理方法は、微結晶半導体膜を形成する初期のみならず、実施の形態２で示された第２の成膜条件に変えて成膜速度を上げて微結晶半導体膜５３を形成する際にも有効である。また第１の成膜条件から第２の成膜条件へと連続的に変化させる際にも有効である。
【０１２１】
また、微結晶半導体膜を成膜するために基板を反応室に搬入する前に、反応室にフッ化シランガスを流すことも有効である。このとき、基板を反応室に搬入する前に、フッ化シランガスを含むガスを導入しプラズマを発生させて、フッ素またはフッ素化合物を、反応室内ガスとして残留させるか内壁に付着させる。こうして残留したフッ素またはフッ素化合物は、基板が反応室に搬入後に成膜される微結晶半導体膜に作用し、結晶性を高めることができる。
【０１２２】
（実施の形態５）
実施の形態１とは異なる薄膜トランジスタの作製方法について、図８乃至図１２を用いて説明する。ここでは、上記実施の形態１よりフォトマスク数を削減することが可能なプロセスを用いて薄膜トランジスタを作製する工程について示す。
【０１２３】
実施の形態１に示した図１（Ａ）と同様に、絶縁表面を有する基板５０上に導電膜を形成し、導電膜上にレジストを塗布し、第１のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電膜の一部をエッチングして、ゲート電極５１を形成する。次に、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、５２ｃを順に形成する。
【０１２４】
次に、実施の形態１に示した図１（Ｂ）と同様に、微結晶半導体膜５３を形成する。次に、実施の形態１に示した図１（Ｃ）と同様に、微結晶半導体膜５３上に、バッファ層５４、一導電型を付与する不純物元素が添加された半導体膜５５を順に形成する。
【０１２５】
次に、一導電型を付与する不純物元素が添加された半導体膜５５上に導電膜６５ａ、６５ｂ、６５ｃを形成する。次に、図９（Ａ）に示すように、導電膜６５ｃ上にレジスト８０を塗布する。
【０１２６】
レジスト８０は、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。
【０１２７】
次に、第２のフォトマスクとして多階調マスク５９を用いて、レジスト８０に光を照射して、レジスト８０を露光する。
【０１２８】
ここで、多階調マスク５９を用いた露光について、図８を用いて説明する。
【０１２９】
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。
【０１３０】
多階調マスクの代表例としては、図８（Ａ）に示すようなグレートーンマスク５９ａ、図８（Ｃ）に示すようなハーフトーンマスク５９ｂがある。
【０１３１】
図８（Ａ）に示すように、グレートーンマスク５９ａは、透光性を有する基板１６３及びその上に形成される遮光部１６４並びに回折格子１６５で構成される。遮光部１６４においては、光の透過率が０％である。一方、回折格子１６５はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子１６５は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
【０１３２】
透光性を有する基板１６３は、石英等の透光性を有する基板を用いることができる。遮光部１６４及び回折格子１６５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
【０１３３】
グレートーンマスク５９ａに露光光を照射した場合、図８（Ｂ）に示すように、遮光部１６４においては、光透過率１６６は０％であり、遮光部１６４及び回折格子１６５が設けられていない領域では光透過率１６６は１００％である。また、回折格子１６５においては、光透過率１６６は１０〜７０％の範囲で調整可能である。回折格子１６５における光透過率１６６の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
【０１３４】
図８（Ｃ）に示すように、ハーフトーンマスク５９ｂは、透光性を有する基板１６３及びその上に形成される半透過部１６７並びに遮光部１６８で構成される。半透過部１６７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部１６８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
【０１３５】
ハーフトーンマスク５９ｂに露光光を照射した場合、図８（Ｄ）に示すように、遮光部１６８においては、光透過率１６９は０％であり、遮光部１６８及び半透過部１６７が設けられていない領域では光透過率１６９は１００％である。また、半透過部１６７においては、光透過率１６９は１０〜７０％の範囲で調整可能である。半透過部１６７に於ける光透過率１６９の調整は、半透過部１６７の材料により調整により可能である。
【０１３６】
多階調マスクを用いて露光した後、現像することで、図９（Ｂ）に示すように、膜厚の異なる領域を有するレジストマスク８１を形成することができる。
【０１３７】
次に、レジストマスク８１により、微結晶半導体膜５３、バッファ層５４、一導電型を付与する不純物元素が添加された半導体膜５５、及び導電膜６５ａ、６５ｂ、６５ｃをエッチングし分離する。この結果、図１０（Ａ）に示すような、島状の微結晶半導体膜６１、島状のバッファ層６２、島状の一導電型を付与する不純物元素が添加された半導体膜６３、及び島状の導電膜８５ａ、８５ｂ、８５ｃを形成することができる。なお、図１０（Ａ）は図１２（Ａ）のＣ−Ｄにおける断面図に相当する（但しレジストマスク８６を除く）。
【０１３８】
次に、レジストマスク８１をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート電極５１の一部と重畳する領域）は除去され、図１０（Ａ）に示すように、分離されたレジストマスク８６を形成することができる。
【０１３９】
次に、レジストマスク８６を用いて、島状の導電膜８５ａ、８５ｂ、８５ｃをエッチングし分離する。この結果、図１０（Ｂ）に示すような、ソース電極及びドレイン電極の一方９２ａ、９２ｂ、９２ｃと、ソース電極及びドレイン電極の他方９２ｄ、９２ｅ、９２ｆと、を形成することができる。レジストマスク８６を用いて島状の導電膜８５ａ、８５ｂ、８５ｃをウエットエッチングすると、レジストマスク８６より面積の小さいソース電極及びドレイン電極を形成することができる。
【０１４０】
次に、レジストマスク８６を用いて、島状の一導電型を付与する不純物元素が添加された半導体膜６３をエッチングして、ソース領域及びドレイン領域の一方８８ａと、ソース領域及びドレイン領域の他方８８ｂと、を形成する。なお、当該エッチング工程において、島状のバッファ層６２の一部もエッチングされる。一部エッチングされたバッファ層を島状のバッファ層８７と示す。なお、島状のバッファ層８７には凹部が形成される。ソース領域及びドレイン領域の形成工程と、バッファ層の凹部とを同一工程で形成することができる。ここでは、島状のバッファ層８７の一部が、レジストマスク８１と比較して面積が縮小したレジストマスク８６で一部エッチングされたため、ソース領域及びドレイン領域の外側に島状のバッファ層８７が突出した形状となる。この後、レジストマスク８６を除去する。また、ソース電極及びドレイン電極の端部と、ソース領域及びドレイン領域の端部は一致せずずれており、ソース電極及びドレイン電極の端部の外側に、ソース領域及びドレイン領域の端部が形成される。
【０１４１】
なお、図１０（Ｃ）は、図１２（Ｂ）のＥ−Ｆの断面図に相当する。図１２（Ｂ）に示すように、ソース領域及びドレイン領域の端部は、ソース電極及びドレイン電極の端部の外側に位置することが分かる。また、島状のバッファ層８７の端部はソース領域及びドレイン領域の端部の外側に位置する。また、ソース領域及びドレイン領域の一方８８ａはソース領域及びドレイン領域の他方８８ｂを囲む形状（具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面積を増加させ、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる。また、ゲート電極上において、微結晶半導体膜、ソース電極及びドレイン電極が重畳されているため、ゲート電極の凹凸の影響が少なく、被覆率の低減及びリーク電流の発生を抑制することができる。
【０１４２】
図１０（Ｃ）に示すように、ソース電極及びドレイン電極の端部と、ソース領域及びドレイン領域の端部は、一致せずずれた形状となることで、ソース電極及びドレイン電極の端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。また、ソース電極及びドレイン電極の端部と、ソース領域及びドレイン領域の端部は、一致せずずれた形状であるため、ソース電極及びドレイン電極とソース領域及びドレイン領域の端部、それぞれに電界が集中せず、ゲート電極５１とソース電極又はドレイン電極との間でのリーク電流を防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
【０１４３】
以上の工程により、薄膜トランジスタ８３を形成することができる。また、２枚のフォトマスクを用いて薄膜トランジスタを形成することができる。
【０１４４】
次に、図１１（Ａ）に示すように、島状のソース電極及びドレイン電極、島状のソース領域及びドレイン領域、島状のバッファ層８７、島状の微結晶半導体膜９０、及びゲート絶縁膜５２ｃ上に絶縁膜７６を形成する。絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂ、５２ｃと同じ作製方法で形成することができる。
【０１４５】
次に、第３のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜７６の一部をエッチングしてコンタクトホールを形成する。次に、当該コンタクトホールにおいてソース電極及びドレイン電極の他方９２ｆに接する画素電極７７を形成する。ここでは、画素電極７７としては、スパッタリング法によりインジウム錫酸化物膜を成膜した後、インジウム錫酸化物膜上にレジストを塗布する。次に、第４のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてインジウム錫酸化物膜をエッチングして画素電極７７を形成する。なお、図１１（Ｂ）は、図１２（Ｃ）のＧ−Ｈの断面図に相当する。
【０１４６】
以上により、多階調マスクを用いてマスク数を減らし、表示装置に用いることが可能な素子基板を形成することができる。
【０１４７】
また、本実施の形態は、実施の形態２乃至４のいずれか一と自由に組み合わせることができる。
【０１４８】
（実施の形態６）
本実施の形態では、表示装置の一形態として、実施の形態１で示す薄膜トランジスタを有する液晶表示装置について、以下に示す。
【０１４９】
はじめにＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す。ＶＡ型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について、図１３乃至図１６を用いて説明する。
【０１５０】
図１４及び図１５は、それぞれ画素電極及び対向電極を示している。なお、図１４は画素電極が形成される基板側の平面図であり、図中に示す切断線Ｉ−Ｊに対応する断面構造を図１３に表している。また、図１５は対向電極が形成される基板側の平面図である。以下の説明ではこれらの図を参照して説明する。
【０１５１】
図１３は、薄膜トランジスタ６２８とそれに接続する画素電極６２４、及び保持容量部６３０が形成された基板６００と、対向電極６４０等が形成される対向基板６０１とが重ね合わせられ、液晶が注入された状態を示している。
【０１５２】
対向基板６０１においてスペーサ６４２が形成される位置には、遮光膜６３２、第１の着色膜６３４、第２の着色膜６３６、第３の着色膜６３８、対向電極６４０が形成されている。この構造により、液晶の配向を制御するための突起６４４とスペーサ６４２の高さを異ならせている。画素電極６２４上には配向膜６４８が形成され、同様に対向電極６４０上にも配向膜６４６が形成されている。この間に液晶層６５０が形成されている。
【０１５３】
スペーサ６４２はここでは柱状スペーサを用いて示したがビーズスペーサを散布してもよい。さらには、スペーサ６４２を基板６００上に形成される画素電極６２４上に形成してもよい。
【０１５４】
基板６００上には、薄膜トランジスタ６２８とそれに接続する画素電極６２４、及び保持容量部６３０が形成される。画素電極６２４は、薄膜トランジスタ６２８、配線６１８、及び保持容量部６３０を覆う絶縁膜６２０、絶縁膜を覆う第３の絶縁膜６２２をそれぞれ貫通するコンタクトホール６２３において配線６１８と接続する。薄膜トランジスタ６２８は実施の形態１で示す薄膜トランジスタを適宜用いることができる。また、保持容量部６３０は、薄膜トランジスタ６２８のゲート配線６０２と同時に形成した第１の容量配線６０４と、ゲート絶縁膜６０６と、配線６１６、６１８と同時に形成した第２の容量配線６０５で構成される。
【０１５５】
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、液晶素子が形成されている。
【０１５６】
図１４に基板６００上の構造を示す。画素電極６２４は実施の形態１で示した材料を用いて形成する。画素電極６２４にはスリット６２５を設ける。スリット６２５は液晶の配向を制御するためのものである。
【０１５７】
図１４に示す薄膜トランジスタ６２９とそれに接続する画素電極６２６及び保持容量部６３１は、それぞれ薄膜トランジスタ６２８、画素電極６２４、及び保持容量部６３０と同様に形成することができる。薄膜トランジスタ６２８と薄膜トランジスタ６２９は共に配線６１６と接続している。この液晶パネルの画素（ピクセル）は、画素電極６２４と画素電極６２６により構成されている。画素電極６２４と画素電極６２６はサブピクセルである。
【０１５８】
図１５に対向基板側の構造を示す。遮光膜６３２上に対向電極６４０が形成されている。対向電極６４０は、画素電極６２４と同様の材料を用いて形成することが好ましい。対向電極６４０上には液晶の配向を制御する突起６４４が形成されている。また、遮光膜６３２の位置に合わせてスペーサ６４２が形成されている。
【０１５９】
この画素構造の等価回路を図１６に示す。薄膜トランジスタ６２８と薄膜トランジスタ６２９は、共にゲート配線６０２、配線６１６と接続している。この場合、第１の容量配線６０４と第２の容量配線６０５の電位を異ならせることで、液晶素子６５１と液晶素子６５２の動作を異ならせることができる。すなわち、第１の容量配線６０４と第２の容量配線６０５の電位を個別に制御することにより液晶の配向を精密に制御して視野角を広げている。
【０１６０】
スリット６２５を設けた画素電極６２４に電圧を印加すると、スリット６２５の近傍には電界の歪み（斜め電界）が発生する。このスリット６２５と、対向基板６０１側の突起６４４とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、マルチドメイン化して液晶パネルの視野角を広げている。
【０１６１】
次に、上記とは異なるＶＡ型の液晶表示装置について、図１７乃至図２０を用いて説明する。
【０１６２】
図１７と図１８は、ＶＡ型液晶パネルの画素構造を示している。図１８は基板６００の平面図であり、図中に示す切断線Ｋ−Ｌに対応する断面構造を図１７に表している。以下の説明ではこの両図を参照して説明する。
【０１６３】
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極に薄膜トランジスタが接続されている。各薄膜トランジスタは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。
【０１６４】
画素電極６２４はコンタクトホール６２３において、配線６１８を介して薄膜トランジスタ６２８と接続している。また、画素電極６２６はコンタクトホール６２７において、配線６１９を介して薄膜トランジスタ６２９と接続している。薄膜トランジスタ６２８のゲート配線６０２と、薄膜トランジスタ６２９のゲート配線６０３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能する配線６１６は、薄膜トランジスタ６２８と薄膜トランジスタ６２９で共通に用いられている。薄膜トランジスタ６２８と薄膜トランジスタ６２９は実施の形態１で示す薄膜トランジスタを適宜用いることができる。また、容量配線６９０が設けられている。
【０１６５】
画素電極６２４と画素電極６２６の形状は異なっており、スリット６２５によって分離されている。Ｖ字型に広がる画素電極６２４の外側を囲むように画素電極６２６が形成されている。画素電極６２４と画素電極６２６に印加する電圧のタイミングを、薄膜トランジスタ６２８及び薄膜トランジスタ６２９により異ならせることで、液晶の配向を制御している。この画素構造の等価回路を図２０に示す。薄膜トランジスタ６２８はゲート配線６０２と接続し、薄膜トランジスタ６２９はゲート配線６０３と接続している。ゲート配線６０２とゲート配線６０３は異なるゲート信号を与えることで、薄膜トランジスタ６２８と薄膜トランジスタ６２９の動作タイミングを異ならせることができる。
【０１６６】
対向基板６０１には、遮光膜６３２、着色膜６３６、対向電極６４０が形成されている。また、着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。図１９に対向基板側の構造を示す。対向電極６４０は異なる画素間で共通化されている電極であるが、スリット６４１が形成されている。このスリット６４１と、画素電極６２４及び画素電極６２６側のスリット６２５とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することができる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。
【０１６７】
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、第１の液晶素子が形成されている。また、画素電極６２６と液晶層６５０と対向電極６４０が重なり合うことで、第２の液晶素子が形成されている。また、一画素に第１の液晶素子と第２の液晶素子が設けられたマルチドメイン構造である。
【０１６８】
図２１と図２２は、横電界方式の液晶表示装置の画素構造を示している。図２２は平面図であり、図中に示す切断線Ｍ−Ｎに対応する断面構造を図２１に表している。以下の説明ではこの両図を参照して説明する。
【０１６９】
横電界方式は、セル内の液晶分子に対して水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によれば、視野角を約１８０度にまで広げることができる。以下の説明では、横電界方式を採用する液晶表示装置について説明する。
【０１７０】
図２１は、薄膜トランジスタ６２８とそれに接続する画素電極６２４が形成された基板６００と、対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には遮光膜６３２、着色膜６３６、平坦化膜６３７などが形成されている。画素電極は基板６００側に有るので、対向基板６０１側には設けられていない。基板６００と対向基板６０１の間に液晶層６５０が形成されている。
【０１７１】
基板６００上には、第１の画素電極６０７及び第１の画素電極６０７に接続する容量配線６０８、並びに実施の形態１で示す薄膜トランジスタ６２８が形成される。第１の画素電極６０７は、実施の形態１で示す画素電極７７と同様の材料を用いることができる。また、第１の画素電極６０７は略画素の形状に区画化した形状で形成する。なお、第１の画素電極６０７及び容量配線６０８上にはゲート絶縁膜６０６が形成される。
【０１７２】
薄膜トランジスタ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１６は液晶パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると同時に、ソース領域及びドレイン領域の一方６１０と接続し、ソース電極及びドレイン電極の一方の電極となる。配線６１８はソース電極及びドレイン電極の他方の電極となり、第２の画素電極６２４と接続する配線である。
【０１７３】
配線６１６、配線６１８上に第２の絶縁膜６２０が形成される。また、絶縁膜６２０上には、絶縁膜６２０に形成されるコンタクトホール６２３において、配線６１８に接続する第２の画素電極６２４が形成される。画素電極６２４は実施の形態１で示した画素電極７７と同様の材料を用いて形成する。
【０１７４】
このようにして、基板６００上に薄膜トランジスタ６２８とそれに接続する第２の画素電極６２４が形成される。なお、保持容量は第１の画素電極６０７と第２の画素電極６２４の間で形成されている。
【０１７５】
図２２は、画素電極の構成を示す平面図である。画素電極６２４にはスリット６２５が設けられる。スリット６２５は液晶の配向を制御するためのものである。この場合、電界は第１の画素電極６０７と第２の画素電極６２４の間で発生する。第１の画素電極６０７と第２の画素電極６２４の間にはゲート絶縁膜６０６が形成されているが、ゲート絶縁膜６０６の厚さは５０〜２００ｎｍであり、２〜１０μｍである液晶層の厚さと比較して十分薄いので、基板６００と平行な方向（水平方向）に電界が発生する。この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。また、第１の画素電極６０７と第２の画素電極６２４は共に透光性の電極であるので、開口率を向上させることができる。
【０１７６】
次に、横電界方式の液晶表示装置の他の一例について示す。
【０１７７】
図２３と図２４は、ＩＰＳ型の液晶表示装置の画素構造を示している。図２４は平面図であり、図中に示す切断線Ｏ−Ｐに対応する断面構造を図２３に表している。以下の説明ではこの両図を参照して説明する。
【０１７８】
図２３は、薄膜トランジスタ６２８とそれに接続する画素電極６５３が形成された基板６００と、対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には遮光膜６３２、着色膜６３６、平坦化膜６３７などが形成されている。画素電極は基板６００側にあるので、対向基板６０１側には設けられていない。基板６００と対向基板６０１の間に液晶層６５０が形成されている。
【０１７９】
基板６００上には、共通電位線６０９、及び実施の形態１で示す薄膜トランジスタ６２８が形成される。共通電位線６０９は薄膜トランジスタ６２８のゲート配線６０２と同時に形成することができる。また、画素電極６５３は略画素の形状に区画化した形状で形成する。
【０１８０】
薄膜トランジスタ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１６は液晶パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると同時に、ソース領域及びドレイン領域の一方６１０と接続し、ソース電極及びドレイン電極の一方の電極となる。配線６１８はソース電極及びドレイン電極の他方の電極となり、画素電極６５３と接続する配線である。
【０１８１】
配線６１６、配線６１８上に第２の絶縁膜６２０が形成される。また、絶縁膜６２０上には、絶縁膜６２０に形成されるコンタクトホール６２３において、配線６１８と接続する画素電極６５３が形成される。画素電極６５３は実施の形態１で示した画素電極７７と同様の材料を用いて形成する。なお、図２４に示すように、画素電極６５３は、共通電位線６０９と同時に形成した櫛形の電極と横電界が発生するように形成される。また、画素電極６５３の櫛歯の部分が共通電位線６０９と同時に形成した櫛形の電極と交互に咬み合うように形成される。
【０１８２】
画素電極６５３に印加される電位と共通電位線６０９の電位との間に電界が生じると、この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。
【０１８３】
このようにして、基板６００上に薄膜トランジスタ６２８とそれに接続する画素電極６５３が形成される。保持容量は共通電位線６０９と容量電極６１５の間にゲート絶縁膜６０６を設け、それにより形成されている。また、容量電極６１５と画素電極６５３はコンタクトホール６３３において接続されている。
【０１８４】
次に、ＴＮ型の液晶表示装置の形態について示す。
【０１８５】
図２５と図２６は、ＴＮ型の液晶表示装置の画素構造を示している。図２６は平面図であり、図中に示す切断線Ｑ−Ｒに対応する断面構造を図２５に表している。以下の説明ではこの両図を参照して説明する。
【０１８６】
画素電極６５３はコンタクトホール６２３において、配線６１８を介して薄膜トランジスタ６２８と接続している。データ線として機能する配線６１６は、薄膜トランジスタ６２８と接続している。薄膜トランジスタ６２８は実施の形態１乃至５に示す薄膜トランジスタのいずれかを適用することができるが、図２５では実施の形態１に示す薄膜トランジスタを適用している。
【０１８７】
画素電極６５３は、実施の形態１で示す画素電極７７を用いて形成されている。
【０１８８】
対向基板６０１には、遮光膜６３２、着色膜６３６、対向電極６４０が形成されている。また、着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。液晶層６５０は画素電極６５３と対向電極６４０の間に形成されている。
【０１８９】
また、基板６００の薄膜トランジスタが形成されている面とは逆の面に偏光板を貼り合わせ、また対向基板６０１の対向電極６４０が形成されている面とは逆の面に、偏光板を貼り合わせておく。
【０１９０】
対向電極６４０は、画素電極６５３と同様の材料を適宜用いることができる。画素電極６５３と液晶層６５０と対向電極６４０が重なり合うことで、液晶素子が形成されている。
【０１９１】
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置は、電気特性が優れた薄膜トランジスタを用いているため、コントラストが高く、視認性の高い液晶表示装置である。
【０１９２】
（実施の形態７）
本実施の形態では、表示装置の一形態である発光装置について、図９乃至図１１、図２７、及び図２８を用いて説明する。ここではエレクトロルミネッセンスを利用する発光素子を用いた発光装置を示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。ＹＳＺ膜は透光性であり、この膜を透過した表示方法も可能である。
【０１９３】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０１９４】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。また、発光素子の駆動を制御する薄膜トランジスタとして、実施の形態１の薄膜トランジスタを用いて示す。実施の形態１により得られる薄膜トランジスタを用いた発光装置は、薄膜トランジスタのしきい値電圧の変動を抑制することが可能であり、信頼性の向上に繋がる。特に、発光装置で用いる薄膜トランジスタは直流駆動させるため、ゲート絶縁膜を３層構造とし、１層目を窒化珪素膜、２層目を酸化窒化珪素膜、３層目をＹＳＺ膜とした実施の形態１の薄膜トランジスタを適用すればよい。実施の形態１の薄膜トランジスタは、主に２層目の酸化窒化珪素膜でしきい値電圧のドリフトを抑制することができる。
【０１９５】
図９乃至図１１の工程を経て、図２７に示すように絶縁表面を有する基板５０上に薄膜トランジスタ８３を形成し、薄膜トランジスタ８３上に保護膜として機能する絶縁膜７６を形成する。また、駆動回路１２にも薄膜トランジスタ８４を形成する。薄膜トランジスタ８４は、画素部１１の薄膜トランジスタ８３と同じ工程で作製することができる。次に、絶縁膜７６上に平坦化膜９３を形成し、平坦化膜９３上に薄膜トランジスタ８３のソース電極またはドレイン電極に接続する画素電極９４を形成する。
【０１９６】
平坦化膜９３は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサンを用いて形成することが好ましい。
【０１９７】
図２７（Ａ）では画素部１１の薄膜トランジスタがｎ型である。そのため、画素電極９４として、陰極を用いるのが望ましい。逆に、薄膜トランジスタがｐ型の場合は陽極を用いるのが望ましい。具体的には、陰極としては、仕事関数が小さい公知の材料、例えば、カルシウム、アルミニウム、フッ化カルシウム、マグネシウム銀合金、リチウムアルミニウム合金等を用いることができる。
【０１９８】
次に図２７（Ｂ）に示すように、平坦化膜９３及び画素電極９４の端部上に、隔壁９１を形成する。隔壁９１は開口部を有しており、該開口部において画素電極９４が露出している。隔壁９１は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、画素電極上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０１９９】
次に、隔壁９１の開口部において画素電極９４と接するように、発光層９５を形成する。発光層９５は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
【０２００】
そして発光層９５を覆うように、共通電極９６を形成する。共通電極９６は、実施の形態１に画素電極７７として列挙した透光性を有する導電性材料を用いた透光性導電膜で形成することができる。共通電極９６として上記透光性導電膜の他に、窒化チタン膜またはチタン膜を用いても良い。図２７（Ｂ）では、共通電極９６としてインジウム錫酸化物を用いている。隔壁９１の開口部において、画素電極９４と発光層９５と共通電極９６が重なり合うことで、発光素子９８が形成されている。この後、発光素子９８に酸素、水素、水分、二酸化炭素等が侵入しないように、共通電極９６及び隔壁９１上に保護膜９７を形成することが好ましい。保護膜９７としては、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
【０２０１】
なお、図示していないが、図２７（Ｂ）まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【０２０２】
次に、発光素子の構成について、図２８を用いて説明する。ここでは、駆動用薄膜トランジスタがｎ型の場合を例に挙げて、画素の断面構造について説明する。
【０２０３】
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。
【０２０４】
上面射出構造の発光素子について図２８（Ａ）を用いて説明する。
【０２０５】
図２８（Ａ）に、駆動用薄膜トランジスタ７００１がｎ型で、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図２８（Ａ）では、発光素子７００２の陰極７００３と駆動用薄膜トランジスタ７００１が電気的に接続されており、陰極７００３上にＥＬ層７００４、陽極７００５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、カルシウム、アルミニウム、フッ化カルシウム、マグネシウム銀合金、リチウムアルミニウム合金等が望ましい。そしてＥＬ層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成すればよい。例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などを用いれば良い。
【０２０６】
陰極７００３及び陽極７００５でＥＬ層７００４を挟んでいる領域が発光素子７００２に相当する。図２８（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、白抜きの矢印で示すように陽極７００５側に射出する。
【０２０７】
次に、下面射出構造の発光素子について図２８（Ｂ）を用いて説明する。駆動用薄膜トランジスタ７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図２８（Ｂ）では、駆動用薄膜トランジスタ７０１１と電気的に接続された透光性を有する導電性材料７０１７上に、発光素子７０１２の陰極７０１３が成膜されており、陰極７０１３上にＥＬ層７０１４、陽極７０１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図２８（Ａ）の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０１３として用いることができる。そしてＥＬ層７０１４は、図２８（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図２８（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料添加した樹脂等を用いることもできる。
【０２０８】
陰極７０１３及び陽極７０１５で、ＥＬ層７０１４を挟んでいる領域が発光素子７０１２に相当する。図２８（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、白抜きの矢印で示すように陰極７０１３側に射出する。
【０２０９】
次に、両面射出構造の発光素子について、図２８（Ｃ）を用いて説明する。図２８（Ｃ）では、駆動用薄膜トランジスタ７０２１と電気的に接続された透光性を有する導電性材料７０２７上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上にＥＬ層７０２４、陽極７０２５が順に積層されている。陰極７０２３は、図２８（Ａ）の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として用いることができる。そしてＥＬ層７０２４は、図２８（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０２５は、図２８（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。
【０２１０】
陰極７０２３と、ＥＬ層７０２４と、陽極７０２５とが重なっている部分が発光素子７０２２に相当する。図２８（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光は、白抜きの矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
【０２１１】
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
【０２１２】
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用薄膜トランジスタ）と発光素子が電気的に接続されている例を示したが、駆動用薄膜トランジスタと発光素子との間に電流制御用薄膜トランジスタが接続されている構成であってもよい。
【０２１３】
なお本実施の形態で示す発光装置は、図２８に示した構成に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
【０２１４】
以上の工程により、発光装置を作製することができる。本実施の形態の発光装置は、電気特性が優れた薄膜トランジスタを用いているため、コントラストが高く、視認性の高い発光装置である。
【０２１５】
（実施の形態８）
本発明の表示装置の一形態である表示パネルの構成について、以下に示す。
【０２１６】
図２９（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素部６０１２と接続している表示パネルの形態を示す。画素部６０１２及び走査線駆動回路６０１４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。微結晶半導体膜を用いた薄膜トランジスタよりも高い移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶の半導体を用いたトランジスタ、多結晶の半導体を用いた薄膜トランジスタ、またはＳＯＩを用いたトランジスタであっても良い。画素部６０１２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して供給される。
【０２１７】
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。
【０２１８】
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図２９（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成された画素部６０２２及び走査線駆動回路６０２４と接続している液晶表示装置パネルの形態を示す。画素部６０２２及び走査線駆動回路６０２４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５を介して画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。
【０２１９】
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜を用いた薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図２９（Ｃ）に、信号線駆動回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わせる液晶表示装置パネルの形態を示す。画素部６０３２及び走査線駆動回路６０３４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。
【０２２０】
図２９に示すように、本発明の液晶表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、微結晶半導体膜を用いた薄膜トランジスタを用いて形成することができる。
【０２２１】
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図２９に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
【０２２２】
なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。
【０２２３】
図３２に本発明の液晶表示装置のブロック図を示す。図３２に示す表示装置は、表示素子を備えた画素を複数有する画素部７０１と、各画素を選択する走査線駆動回路７０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路７０３とを有する。
【０２２４】
図３２において信号線駆動回路７０３は、シフトレジスタ７０４、アナログスイッチ７０５を有している。シフトレジスタ７０４には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、シフトレジスタ７０４においてタイミング信号が生成され、アナログスイッチ７０５に入力される。
【０２２５】
またアナログスイッチ７０５には、ビデオ信号（ｖｉｄｅｏ  ｓｉｇｎａｌ）が与えられている。アナログスイッチ７０５は入力されるタイミング信号に従ってビデオ信号をサンプリングし、後段の信号線に供給する。
【０２２６】
次に、走査線駆動回路７０２の構成について説明する。走査線駆動回路７０２は、シフトレジスタ７０６、バッファ７０７を有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路７０２において、シフトレジスタ７０６にクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファ７０７において緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のトランジスタのゲートが接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファ７０７は大きな電流を流すことが可能なものが用いられる。
【０２２７】
フルカラーの液晶表示装置で、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を、順にサンプリングして対応する信号線に供給している場合、シフトレジスタ７０４とアナログスイッチ７０５とを接続するための端子数が、アナログスイッチ７０５と画素部７０１の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッチ７０５を画素部７０１と同じ基板上に形成することで、アナログスイッチ７０５を画素部７０１と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の数を抑えることができ、接続不良の発生確率を抑え、歩留まりを高めることができる。
【０２２８】
なお、図３２の走査線駆動回路７０２は、シフトレジスタ７０６、及びバッファ７０７を有するが、シフトレジスタ７０６のみで走査線駆動回路７０２を構成してもよい。
【０２２９】
なお、図３２に示す構成は、本発明の表示装置の一形態を示したに過ぎず、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。図３２に示したような回路を、微結晶半導体を用いたトランジスタで構成した液晶表示装置は、回路を高速に動作させることが出来る。例えば、非晶質半導体膜を用いた場合と微結晶半導体膜を用いた場合とを比較すると、微結晶半導体膜を用いた場合の方が、トランジスタの移動度が大きいため、駆動回路（例えば走査線駆動回路７０２のシフトレジスタ７０６）の駆動周波数を高くすることが可能となる。走査線駆動回路７０２を高速に動作させることが出来るため、フレーム周波数を高くすること、または、黒画面挿入を実現することなどが出来る。
【０２３０】
フレーム周波数を上げる場合は、画像の動きの方向に応じて、画面のデータを生成することが望ましい。つまり、動き補償を行って、データを補間することが望ましい。このように、フレーム周波数を上げ、画像データを補間することにより、動画の表示特性が改善され、滑らかな表示を行うことが出来る。例えば、２倍（例えば１２０ヘルツ、１００ヘルツ）以上、より好ましくは４倍（例えば４８０ヘルツ、４００ヘルツ）以上にすることにより、動画における画像のぼけや残像を低減することが出来る。その場合、走査線駆動回路７０２も、駆動周波数を高くして、動作させることにより、フレーム周波数を上げることが出来る。
【０２３１】
黒画面挿入を行う場合は、画像データもしくは黒表示となるデータを画素部７０１に供給できるようにする。その結果、インパルス駆動に近い形となり、残像を低減することが出来る。その場合、走査線駆動回路７０２も、駆動周波数を高くして、動作させることにより、黒画面挿入を行うことが出来る。
【０２３２】
さらに、走査線駆動回路７０２のトランジスタのチャネル幅を大きくすることや、複数の走査線駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することが出来る。例えば８倍（例えば９６０ヘルツ、８００ヘルツ）以上のフレーム周波数とすることが出来る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配置することにより、フレーム周波数を高くすることが出来る。
【０２３３】
なお、図３２に示したような回路を、微結晶半導体を用いたトランジスタで構成することにより、レイアウト面積を小さくすることが出来る。そのため、表示装置の一例である液晶表示装置の額縁を小さくすることができる。例えば、非晶質半導体膜を用いた場合と微結晶半導体膜を用いた場合とを比較すると、微結晶半導体膜を用いた場合の方が、トランジスタの移動度が大きいため、トランジスタのチャネル幅を小さくすることが出来る。その結果、液晶表示装置を狭額縁化させることが可能となる。
【０２３４】
（実施の形態９）
本発明の表示装置の一形態に相当する液晶表示パネルの外観及び断面について、図３３を用いて説明する。図３３（Ａ）は、第１の基板４００１上に形成された微結晶半導体膜を有する薄膜トランジスタ４０１０及び液晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止した、パネルの上面図であり、図３３（Ｂ）は、図３３（Ａ）のＳ−Ｔにおける断面図に相当する。
【０２３５】
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。なお本実施の形態では、多結晶半導体膜を用いた薄膜トランジスタを有する信号線駆動回路を、第１の基板４００１に貼り合わせる例について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形成し、貼り合わせるようにしても良い。図３３では、信号線駆動回路４００３に含まれる、多結晶半導体膜で形成された薄膜トランジスタ４００９を例示する。
【０２３６】
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図３３（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０を例示している。薄膜トランジスタ４０１０は微結晶半導体膜を用いた薄膜トランジスタに相当する。
【０２３７】
また４０１３は液晶素子に相当し、液晶素子４０１３が有する画素電極４０３０は、薄膜トランジスタ４０１０と配線４０４０を介して電気的に接続されている。そして液晶素子４０１３の対向電極４０３１は第２の基板４００６上に形成されている。画素電極４０３０と対向電極４０３１と液晶４００８とが重なっている部分が、液晶素子４０１３に相当する。
【０２３８】
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
【０２３９】
また４０３５は球状のスペーサであり、画素電極４０３０と対向電極４０３１との間の距離（セルギャップ）を制御するために設けられている。なお絶縁膜を選択的にエッチングすることで得られるスペーサを用いても良い。
【０２４０】
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２と、に与えられる各種信号及び電位は、配線４０１４、４０１５を介して、ＦＰＣ４０１８から供給されている。
【０２４１】
本実施の形態では、接続端子４０１６が、液晶素子４０１３が有する画素電極４０３０と同じ導電膜から形成されている。また、引き回し配線４０１４、４０１５は、配線４０４０と同じ導電膜で形成されている。
【０２４２】
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
【０２４３】
なお図示していないが、本実施の形態に示した液晶表示装置は配向膜、偏光板を有し、更にカラーフィルタを有していても良い。
【０２４４】
また図３３では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【０２４５】
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
【０２４６】
（実施の形態１０）
次に、本発明の表示装置の一形態に相当する発光表示パネルの外観及び断面について、図３４を用いて説明する。図３４（Ａ）は、第１の基板上に形成された微結晶半導体膜を用いた薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図３４（Ｂ）は、図３４（Ａ）のＵ−Ｖにおける断面図に相当する。
【０２４７】
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、充填材４００７と共に密封されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。なお本実施の形態では、多結晶半導体膜を用いた薄膜トランジスタを有する信号線駆動回路を、第１の基板４００１に貼り合わせる例について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形成し、貼り合わせるようにしても良い。図３４（Ｂ）では、信号線駆動回路４００３に含まれる、多結晶半導体膜で形成された薄膜トランジスタ４００９を例示する。
【０２４８】
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図３４（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０を例示している。なお本実施の形態では、薄膜トランジスタ４０１０が駆動用薄膜トランジスタであると仮定するが、薄膜トランジスタ４０１０は電流制御用薄膜トランジスタであっても良いし、消去用薄膜トランジスタであっても良い。薄膜トランジスタ４０１０は微結晶半導体膜を用いた薄膜トランジスタに相当する。
【０２４９】
また４０１１は発光素子に相当し、発光素子４０１１が有する画素電極は、薄膜トランジスタ４０１０のソース電極又はドレイン電極と、配線４０１７を介して電気的に接続されている。そして本実施の形態では、発光素子４０１１の共通電極と透明導電膜４０１２が電気的に接続されている。なお発光素子４０１１の構成は、本実施の形態に示した構成に限定されない。発光素子４０１１から取り出す光の方向や、薄膜トランジスタ４０１０の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。
【０２５０】
また、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、図３４（Ｂ）に示す断面図では図示されていないが、引き回し配線４０１４及び４０１５を介して、ＦＰＣ４０１８から供給されている。
【０２５１】
本実施の形態では、接続端子４０１６が、発光素子４０１１が有する画素電極と同じ導電膜から形成されている。また、引き回し配線４０１４、４０１５は、配線４０１７と同じ導電膜から形成されている。
【０２５２】
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
【０２５３】
発光素子４０１１からの光の取り出し方向に位置する基板は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
【０２５４】
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施の形態では充填材として窒素を用いた。
【０２５５】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【０２５６】
なお、図３４では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【０２５７】
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
【０２５８】
（実施の形態１１）
本発明により得られる表示装置等を、アクティブマトリクス型表示装置モジュールに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
【０２５９】
その様な電子機器としては、ビデオカメラ、デジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図３０に示す。
【０２６０】
図３０（Ａ）はテレビジョン装置である。表示モジュールを、図３０（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。ＦＰＣまで取り付けられた表示パネルのことを表示モジュールとも呼ぶ。表示モジュールにより主画面２００３が形成され、その他付属設備としてスピーカ部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
【０２６１】
図３０（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部２００７が設けられていても良い。
【０２６２】
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を液晶表示パネルで形成し、サブ画面２００８を発光表示パネルで形成しても良い。また、主画面２００３及びサブ画面２００８を発光表示パネルで形成し、さらにサブ画面は点滅可能とする構成としても良い。
【０２６３】
図３１はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表示パネル９００にＣＯＧ方式により実装されていても良い。
【０２６４】
その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コントロール回路９２７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
【０２６５】
チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ、その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や音声信号処理回路９３０に信号を送出する。
【０２６６】
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
【０２６７】
図３０（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては、上記実施の形態で説明した表示装置を適用することで、量産性を高めることができる。
【０２６８】
また、図３０（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す表示装置を適用することにより、量産性を高めることができる。
【０２６９】
図３０（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３、支柱２５０４、台２５０５、電源２５０６を含む。上記実施の形態７で説明した発光装置を照明部２５０１に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態７に示す表示装置を適用することにより、量産性を高めることができ、安価な卓上照明器具を提供することができる。
【実施例１】
【０２７０】
本実施例では、ＹＳＺ膜を非結晶性の下地膜上に成膜し、且つ成膜時の基板温度を室温としたときに形成されるＹＳＺ膜の結晶性を評価した実験結果を示す。
【０２７１】
図３５及び図３６は、本発明者らが成膜したＹＳＺ膜の結晶性を示すＸＲＤ（Ｘ線回折）分析結果である。これは非結晶性の下地である無アルカリガラス基板の上に、イットリアとジルコニアを８ｍｏｌ％：９２ｍｏｌ％にて混合したターゲットを用いて、基板温度を室温とし、成膜ガスをアルゴン（Ａｒ）及び酸素（Ｏ２）、成膜圧力０．４Ｐａとしたスパッタ法にて、１００ｎｍの膜厚で成膜したＹＳＺ膜のＸＲＤ分析結果である。
【０２７２】
成膜直後のＹＳＺ膜のＸＲＤ分析結果は図３５であり、成膜後さらに５５０℃４ｈｒｓの熱処理をしたＸＲＤ分析結果は図３６である。図３５、３６とも（１１１）配向のピーク２０１ａ、（２００）配向のピーク２０１ｂ、（２２０）配向のピーク２０１ｃ、（３１１）配向のピーク２０１ｄ、が見られる。尚ピーク位置の指数は、何れの図においても共通の番号で示している。何れの条件でも（１１１）と（２２０）との配向が強い傾向になる。
【０２７３】
このように、下地が非結晶性である無アルカリガラス基板でも、ＹＳＺ膜は結晶性を示す。すなわち逆スタガ型の薄膜トランジスタにおいて、ＹＳＺ膜が酸化珪素等の上方に形成されている場合でも、同様に非結晶性の絶縁膜上にＹＳＺ膜が形成されることから、ＹＳＺ膜は結晶性を示すといえる。このときＹＳＺ膜は基板温度を室温として成膜をしても良く、成膜時の基板温度が安定する時間を、より削減できることが判る。
【０２７４】
こうして形成されるＹＳＺ膜がゲート絶縁膜の最上層に位置すれば、その上方に接して成膜されるシリコン膜は、シリコン固有の結晶化をしやすくなり、本発明の目的である半導体領域の品質の向上が達成される。
【図面の簡単な説明】
【０２７５】
【図１】本発明の作製方法を説明する断面図である。
【図２】本発明の作製方法を説明する断面図である。
【図３】本発明の作製方法を説明する断面図である。
【図４】本発明の作製方法を説明する上面図である。
【図５】本発明の作製方法を説明する断面図である。
【図６】本発明の作製方法を説明する断面図である。
【図７】本発明の作製方法を説明する断面図である。
【図８】本発明に適用可能な多階調マスクを説明する図である。
【図９】本発明の作製工程の断面図を示す図である。
【図１０】本発明の作製工程の断面図を示す図である。
【図１１】本発明の作製工程の断面図を示す図である。
【図１２】本発明の作製工程の上面図を示す図である。
【図１３】液晶表示装置の一例を説明する図である。
【図１４】液晶表示装置の一例を説明する図である。
【図１５】液晶表示装置の一例を説明する図である。
【図１６】液晶表示装置の一例を説明する図である。
【図１７】液晶表示装置の一例を説明する図である。
【図１８】液晶表示装置の一例を説明する図である。
【図１９】液晶表示装置の一例を説明する図である。
【図２０】液晶表示装置の一例を説明する図である。
【図２１】液晶表示装置の一例を説明する図である。
【図２２】液晶表示装置の一例を説明する図である。
【図２３】本発明の液晶表示装置を説明する図である。
【図２４】本発明の液晶表示装置を説明する図である。
【図２５】液晶表示装置の一例を説明する図である。
【図２６】液晶表示装置の一例を説明する図である。
【図２７】発光装置の作製方法の一例を説明する断面図である。
【図２８】発光装置に適用可能な画素を説明する断面図である。
【図２９】表示パネルを説明する斜視図である。
【図３０】発光装置を用いた電子機器を説明する斜視図である。
【図３１】発光装置を用いた電子機器を説明する図である。
【図３２】発光装置の構成を説明するブロック図である。
【図３３】表示パネルを説明する上面図及び断面図である。
【図３４】表示パネルを説明する上面図及び断面図である。
【図３５】ＹＳＺ膜の結晶性を示すＸＲＤ分析結果である。
【図３６】ＹＳＺ膜の結晶性を示すＸＲＤ分析結果である。
【符号の説明】
【０２７６】
１１          画素部
１２          駆動回路
２３          微結晶半導体膜
５０          基板
５１          ゲート電極
５２ａ        ゲート絶縁膜
５２ｂ        ゲート絶縁膜
５２ｃ        ゲート絶縁膜
５３          微結晶半導体膜
５４          バッファ層
５５          一導電型を付与する不純物元素が添加された半導体膜
５６          レジストマスク
５９          多階調マスク
５９ａ        グレートーンマスク
５９ｂ        ハーフトーンマスク
６１          島状の微結晶半導体膜
６２          島状のバッファ層
６３          島状の一導電型を付与する不純物元素が添加された半導体膜
６５ａ        導電膜
６５ｂ        導電膜
６５ｃ        導電膜
６６          レジストマスク
７１ａ        ソース電極及びドレイン電極の一方
７１ｂ        ソース電極及びドレイン電極の一方
７１ｃ        ソース電極及びドレイン電極の一方
７１ｄ        ソース電極及びドレイン電極の他方
７１ｅ        ソース電極及びドレイン電極の他方
７１ｆ        ソース電極及びドレイン電極の他方
７２ａ        ソース領域及びドレイン領域の一方
７２ｂ        ソース領域及びドレイン領域の他方
７３          バッファ層
７４          薄膜トランジスタ
７６          絶縁膜
７７          画素電極
８０          レジスト
８１          レジストマスク
８３          薄膜トランジスタ
８４          薄膜トランジスタ
８５ａ        島状の導電膜
８５ｂ        島状の導電膜
８５ｃ        島状の導電膜
８６          レジストマスク
８７          島状のバッファ層
８８ａ        ソース領域及びドレイン領域の一方
８８ｂ        ソース領域及びドレイン領域の他方
９０          島状の微結晶半導体膜
９１          隔壁
９２ａ        ソース電極及びドレイン電極の一方
９２ｂ        ソース電極及びドレイン電極の一方
９２ｃ        ソース電極及びドレイン電極の一方
９２ｄ        ソース電極及びドレイン電極の他方
９２ｅ        ソース電極及びドレイン電極の他方
９２ｆ        ソース電極及びドレイン電極の他方
９３          平坦化膜
９４          画素電極
９５          発光層
９６          共通電極
９７          保護膜
９８          発光素子
１６３        透光性を有する基板
１６４        遮光部
１６５        回折格子
１６６        光透過率
１６７        半透過部
１６８        遮光部
１６９        光透過率
２０１ａ      ピーク
２０１ｂ      ピーク
２０１ｃ      ピーク
２０１ｄ      ピーク
６００        基板
６０１        対向基板
６０２        ゲート配線
６０３        ゲート配線
６０４        第１の容量配線
６０５        第２の容量配線
６０６        ゲート絶縁膜
６０７        画素電極
６０８        容量配線
６０９        共通電位線
６１０        ソース領域及びドレイン領域の一方
６１５        容量電極
６１６        配線
６１８        配線
６１９        配線
６２０        絶縁膜
６２２        絶縁膜
６２３        コンタクトホール
６２４        画素電極
６２５        スリット
６２６        画素電極
６２７        コンタクトホール
６２８        薄膜トランジスタ
６２９        薄膜トランジスタ
６３０        保持容量部
６３１        保持容量部
６３２        遮光膜
６３３        コンタクトホール
６３４        着色膜
６３６        着色膜
６３７        平坦化膜
６３８        着色膜
６４０        対向電極
６４１        スリット
６４２        スペーサ
６４４        突起
６４６        配向膜
６４８        配向膜
６５０        液晶層
６５１        液晶素子
６５２        液晶素子
６５３        画素電極
６９０        容量配線
７０１        画素部
７０２        走査線駆動回路
７０３        信号線駆動回路
７０４        シフトレジスタ
７０５        アナログスイッチ
７０６        シフトレジスタ
７０７        バッファ
９００        表示パネル
９２１        画素部
９２２        信号線駆動回路
９２３        走査線駆動回路
９２４        チューナ
９２５        映像信号増幅回路
９２６        映像信号処理回路
９２７        コントロール回路
９２８        信号分割回路
９２９        音声信号増幅回路
９３０        音声信号処理回路
９３１        制御回路
９３２        入力部
９３３        スピーカ
２００１      筐体
２００２      表示用パネル
２００３      主画面
２００４      モデム
２００５      受信機
２００６      リモコン操作機
２００７      表示部
２００８      サブ画面
２００９      スピーカ部
２３０１      携帯電話機
２３０２      表示部
２３０３      操作部
２４０１      本体
２４０２      表示部
２５０１      照明部
２５０２      傘
２５０３      可変アーム
２５０４      支柱
２５０５      台
２５０６      電源
４００１      第１の基板
４００２      画素部
４００３      信号線駆動回路
４００４      走査線駆動回路
４００５      シール材
４００６      第２の基板
４００７      充填材
４００８      液晶
４００９      薄膜トランジスタ
４０１０      薄膜トランジスタ
４０１１      発光素子
４０１２      透明導電膜
４０１３      液晶素子
４０１４      配線
４０１５      配線
４０１６      接続端子
４０１７      配線
４０１８      ＦＰＣ
４０１９      異方性導電膜
４０３０      画素電極
４０３１      対向電極
４０３５      スペーサ
４０４０      配線
６０１１      基板
６０１２      画素部
６０１３      信号線駆動回路
６０１４      走査線駆動回路
６０１５      ＦＰＣ
６０２１      基板
６０２２      画素部
６０２３      信号線駆動回路
６０２４      走査線駆動回路
６０２５      ＦＰＣ
６０３１      基板
６０３２      画素部
６０３３ａ    アナログスイッチ
６０３３ｂ    シフトレジスタ
６０３４      走査線駆動回路
６０３５      ＦＰＣ
７００１      駆動用薄膜トランジスタ
７００２      発光素子
７００３      陰極
７００４      ＥＬ層
７００５      陽極
７０１１      駆動用薄膜トランジスタ
７０１２      発光素子
７０１３      陰極
７０１４      ＥＬ層
７０１５      陽極
７０１６      遮蔽膜
７０１７      導電性材料
７０２１      駆動用薄膜トランジスタ
７０２２      発光素子
７０２３      陰極
７０２４      ＥＬ層
７０２５      陽極
７０２７      導電性材料
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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