(57)【特許請求の範囲】
【請求項１】
保護対象区間の両端に設置されたリレーの電気量に関するデジタルデータを相互に送受信する電流差動リレーであって、
保護対象区間の両端に設置された各電流差動リレーは、
自端で検出された電気入力を統合し、この電気入力をサンプリングしてデジタルデータに変換して出力する複数の統合ユニットと、
前記各統合ユニットと分離して配設され、データ通信バスを介して前記統合ユニットに接続され、自端の統合ユニットからのデジタルデータと他端の演算ユニットからＰＣＭ伝送回線を介して伝送される他端の統合ユニットからのデジタルデータとを用いて差動演算を行う複数の演算ユニットと、
を備え、
前記各演算ユニットは、
自端のデジタルデータと他端のデジタルデータとに基づいて自端の前記演算ユニットから前記統合ユニットへのサンプリングタイミング制御信号と他端の前記演算ユニットから前記統合ユニットへのサンプリングタイミング制御信号におけるサンプリングタイミングとの時間差を求め、この時間差に基づいてサンプリングタイミング制御信号の周期を制御し、この制御されたサンプリングタイミング制御信号を自端の統合ユニットに向けて出力する信号制御部と、
ＧＰＳ時刻信号を受信する時刻信号受信部と、
前記時刻信号受信部にて前記ＧＰＳ時刻信号が正常に受信されている場合、前記時刻信号受信部からの１ＰＰＳ信号を前記サンプリングタイミング制御信号として自端の統合ユニットへ送信し、前記時刻信号受信部にてＧＰＳ時刻信号が正常に受信されていない場合、前記信号制御部からの８０ｆ信号をサンプリングタイミング制御信号として自端の統合ユニットへ送信する信号送信部と、
を備え、
前記各統合ユニットは、
前記サンプリングタイミング制御信号に同期したサンプリング信号を生成し、このサンプリング信号を制御信号として出力する制御信号出力回路と、
前記制御信号出力回路からの制御信号に基づいて、前記電気入力をデジタルデータに変換して出力するデータ出力部と、を備えることを特徴とする電流差動リレー。
【請求項２】
保護対象区間の両端に設置されたリレーの電気量に関するデジタルデータを相互に送受信する電流差動リレーであって、
保護対象区間の両端に設置された各電流差動リレーは、
自端で検出された電気入力を統合し、この電気入力をサンプリングしてデジタルデータに変換して出力する複数の統合ユニットと、
前記各統合ユニットと分離して配設され、データ通信バスを介して前記統合ユニットに接続され、自端の統合ユニットからのデジタルデータと他端の演算ユニットからＰＣＭ伝送回線を介して伝送される他端の統合ユニットからのデジタルデータとを用いて差動演算を行う複数の演算ユニットと、
を備え、
前記各演算ユニットは、
自端のデジタルデータと他端のデジタルデータとに基づいて自端の前記演算ユニットから前記統合ユニットへのサンプリングタイミング制御信号と他端の前記演算ユニットから前記統合ユニットへのサンプリングタイミング制御信号におけるサンプリングタイミングとの時間差を求め、この時間差に基づいてサンプリングタイミング制御信号の周期を制御し、この制御されたサンプリングタイミング制御信号を自端の統合ユニットに向けて出力する信号制御部と、
前記差動演算を行う演算回路と、を備え、
前記信号制御部は、
前記各統合ユニットにおけるサンプリング信号を生成する統合ユニット内のクロック周期である同期制御量を設定し、前記時間差が所定の判定値を超えたとき、前記演算回路の演算を停止或いは出力ロックさせ、前記時間差と前記同期制御量と前記判定値とに基づいて、前記演算回路の演算の停止或いは出力ロックを解除させ、
前記各統合ユニットは、
前記サンプリングタイミング制御信号に同期したサンプリング信号を生成し、このサンプリング信号を制御信号として出力する制御信号出力回路と、
前記制御信号出力回路からの制御信号に基づいて前記電気入力をデジタルデータに変換して出力するデータ出力部と、を備えることを特徴とする電流差動リレー。
【請求項３】
保護対象区間の両端に設置されたリレーの電気量に関するデジタルデータを相互に送受信する電流差動リレーであって、
保護対象区間の両端に設置された各電流差動リレーは、
自端で検出された電気入力を統合し、この電気入力をサンプリングしてデジタルデータに変換して出力する複数の統合ユニットと、
前記各統合ユニットと分離して配設され、データ通信バスを介して前記統合ユニットに接続され、自端の統合ユニットからのデジタルデータと他端の演算ユニットからＰＣＭ伝送回線を介して伝送される他端の統合ユニットからのデジタルデータとを用いて差動演算を行う複数の演算ユニットと、
を備え、
前記各演算ユニットは、
自端のデジタルデータと他端のデジタルデータとに基づいて自端の前記演算ユニットから前記統合ユニットへのサンプリングタイミング制御信号と他端の前記演算ユニットから前記統合ユニットへのサンプリングタイミング制御信号におけるサンプリングタイミングとの時間差を求め、この時間差に基づいてサンプリングタイミング制御信号の周期を制御し、この制御されたサンプリングタイミング制御信号を自端の統合ユニットに向けて出力する信号制御部と、
前記差動演算を行う演算回路と、を備え、
前記各統合ユニットは、
前記サンプリングタイミング制御信号に同期したサンプリング信号を生成し、このサンプリング信号を制御信号として出力する制御信号出力回路と、
前記制御信号出力回路からの制御信号に基づいて、前記電気入力をデジタルデータに変換して出力するデータ出力部と、を備え、
前記制御信号出力回路は、
前記サンプリングタイミング制御信号のサンプリングタイミングとこのサンプリングタイミングから予想できる前記サンプリング信号のタイミングとの時間差を計測する計測部と、
この時間差と前記サンプリング信号を生成する統合ユニット内のクロック周期である同期制御量とに基づいて前記サンプリング信号の周期を制御してこのサンプリング信号のタイミングを前記サンプリングタイミング制御信号に同期させるサンプリング信号制御部と、
前記計測部で計測された時間差が所定の判定値を超えたとき、前記サンプリング信号のサンプリング周期エラーを示すフラグを前記データ出力部に設定し、前記時間差と前記同期制御量と前記判定値とに基づいて、前記データ出力部に設定されたフラグをリセットするフラグ設定部と、を備え、
前記信号制御部は、
前記時間差が所定の判定値を超えたとき、前記演算回路の演算を停止或いは出力ロックさせ、前記データ出力部に設定されていたフラグがリセットされたことを検知したとき、前記演算回路の演算の停止或いは出力ロックを解除させることを特徴とする電流差動リレー。
【請求項４】
前記制御信号出力回路は、前記サンプリング信号が生成される毎にサイクリックにカウントアップされる番号を生成し、
前記データ出力部は、前記制御信号出力回路で生成される番号を前記デジタルデータに付与し、
前記信号制御部は、前記時間差が前記判定値を超えた時点から次の１ＰＰＳ信号が出力されるまでの期間に受信される前記デジタルデータの番号を計数してこの期間に受信されたデータ数を求め、このデータ数に、前記時間差と前記同期制御量と前記判定値とに基づいて算出されたデータ数を加算することにより第１のデータ数を求め、前記時間差が前記判定値を超えた時点以降に受信された第２のデータ数が、前記第１のデータ数より大きい値に達したとき、前記演算回路の演算の停止を解除させることを特徴とする請求項２に記載の電流差動リレー。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力系統の送電線を保護するプロセスバス対応の電流差動リレーに関する。
【背景技術】
【０００２】
従来の送電線用電流差動リレーは、送電線の保護対象領域の両端（以下「送電線両端」）に設置され、送電線電流をリレーへ取り込むための電流変成器から電流情報を取り込み、ＰＣＭ伝送路を経由して、各々相手端へ電流情報を送信し合い、送電線両端に流れる電流の差電流を演算して、送電線内部故障を検出、内部故障検出時には、送電線両端に設置された遮断器を開放動作させ、送電線区間を電力系統から切り離す。電流差動リレーは、前記差電流を演算するために、送電線両端に設置される電流差動リレーの入力電流のＡＤ（アナログ・デジタル）変換のサンプリングタイミングを同期するよう制御される。【０００３】
従来技術では、ＰＣＭ伝送路における自端と相手端との相互の伝送遅延時間が等しくなるように特別に構成されたＰＣＭ伝送装置を用いることによって上記サンプリングタイミングの同期をとる方式や、自端と相手端との相互の伝送遅延時間が異なる場合にはＧＰＳ（Ｇｌｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）時刻信号を入力して送電線両端に設置された電流差動リレーに同時に入力される時刻信号によって上記サンプリングタイミングの同期をとる方式が提案されている（例えば特許文献１）。【０００４】
また従来技術では、後者のＧＰＳ時刻信号に１ＰＰＳ（１  Ｐｕｌｓｅ  Ｐｅｒ  Ｓｅｃｏｎｄ）信号を使ってその信号から５０Ｈｚ或いは６０Ｈｚのクロックや、６００Ｈｚ或いは７２０Ｈｚのクロックを生成して、上記サンプリングタイミングの同期をとる方式が提案されている（例えば特許文献２）。１ＰＰＳは、ＧＰＳ時刻信号に基づいて生成される１秒に１パルスの高精度な時刻信号である。ただし、ＧＰＳ時刻信号は、衛星からの信号であるため、衛星の位置や天候などの影響を受け、常時受信できるかどうかの安定性に欠ける。そのため、下記特許文献１の従来技術は、ＧＰＳ時刻信号が喪失した場合でも動作が継続できるように構成されている。【０００５】
一方、保護リレーの機能を主に２つの機能に分割したものをプロセスバス対応保護リレーと称する。プロセスバス対応保護リレーは、変電所の電流変成器などで構成されるＧＩＳ（Ｇａｓ  Ｉｎｓｕｌａｔｅｄ  Ｓｕｂｓｔａｔｉｏｎ）などの主機本体の近傍に設置され電流・電圧入力データをデジタルデータに変換しそのデータを通信回路に送信する統合ユニット（ＭＵ：Ｍｅｒｇｉｎｇ  Ｕｎｉｔ）と、ＭＵから離れた場所（例えば変電所の保護制御室など）に設置されリレー演算を行うリレー演算ユニット（ＩＥＤ：Ｉｎｔｅｌｌｉｇｅｎｔ  Ｅｌｅｃｔｒｉｃ  Ｄｅｖｉｃｅ）とから成る。そして、ＭＵとＩＥＤは、ＩＥＣ６１８５０通信規格で規定されるプロセスバスと称されるプロトコルによって通信される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−６１４５１号公報（段落「０００８」、「０００９」）
【特許文献２】特開２０００−２２８８２１号公報（段落「００１０」、図１３）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記特許文献１、２に示される従来の保護リレーに対して、プロセスバス対応保護リレーは上述したように電流・電圧の電気入力をアナログ処理しデジタルデータへ変換する回路（ＭＵ）と、それ受けてデジタル演算する回路（ＩＥＤ）に分離された構成である。このプロセスバス対応保護リレーが電流差動リレーである場合、送電線両端に設けられた各ＩＥＤがＰＣＭ伝送路を介して夫々両端データの通信を行うが、ＭＵとＩＥＤとが分離されているため、従来技術では、この通信によって同期演算された結果に基づいてＭＵ内のＡＤ変換のサンプリング同期制御を実施することが困難である。その理由としては、ＭＵの同期制御はＩＥＤからの１ＰＰＳ信号によって実行されるため、送電線両端の各ＩＥＤにおける時刻同期が１ＰＰＳ信号によってＭＵのサンプリングが制御されるため最大１秒程度遅れる可能性があると共に、プロセスバスの規定では、ＭＵからＩＥＤへのデータ通信遅延時間の揺らぎが数１０から数１００μs程度存在するためである。
【０００８】
本発明は、上記に鑑みてなされたものであって、ＭＵからＩＥＤへのデジタルデータ通信時間の揺らぎに影響を受けることなく正しくサンプリング同期をとることができるプロセスバス対応の電流差動リレーを得ることを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明は、保護対象区間の両端に設置されたリレーの電気量に関するデジタルデータを相互に送受信する電流差動リレーであって、保護対象区間の両端に設置された各電流差動リレーは、自端で検出された電気入力を統合し、この電気入力をサンプリングしてデジタルデータに変換して出力する統合ユニットと、前記統合ユニットと分離して配設され、データ通信バスを介して前記統合ユニットに接続され、自端の統合ユニットからのデジタルデータと他端の演算ユニットからＰＣＭ伝送回線を介して伝送される他端の統合ユニットからのデジタルデータとを用いて差動演算を行う演算ユニットと、を備え、前記各演算ユニットは、自端のデジタルデータと他端のデジタルデータとに基づいて自端の前記演算ユニットから前記統合ユニットへのサンプリングタイミング制御信号と他端の前記演算ユニットから前記統合ユニットへのサンプリングタイミング制御信号におけるサンプリングタイミングとの時間差を求め、この時間差に基づいてサンプリングタイミング制御信号の周期を制御し、この制御されたサンプリングタイミング制御信号を自端の統合ユニットに向けて出力する信号制御部と、ＧＰＳ時刻信号を受信する時刻信号受信部にて前記ＧＰＳ時刻信号が正常に受信されている場合、前記時刻信号受信部からの１ＰＰＳ信号を前記サンプリングタイミング制御信号として自端の統合ユニットへ送信し、前記時刻信号受信部にてＧＰＳ時刻信号が正常に受信されていない場合、前記信号制御部からの８０ｆ信号をサンプリングタイミング制御信号として自端の統合ユニットへ送信する信号送信部と、を備え、前記各統合ユニットは、前記サンプリングタイミング制御信号に同期したサンプリング信号を生成し、このサンプリング信号を制御信号として出力する制御信号出力回路と、前記制御信号出力回路からの制御信号に基づいて、前記電気入力をデジタルデータに変換して出力するデータ出力部と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ＩＥＤがサンプリング同期制御量を求めると共にこのサンプリング同期制御量に基づいて制御されたサンプリングタイミング制御信号をＭＵへ送信するようにしたので、ＭＵからＩＥＤへのデジタルデータ通信時間の揺らぎに影響を受けることなく正しくサンプリング同期をとることができる、という効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の実施の形態１から３にかかる電流差動リレーの構成図である。
【図２】図２は、本発明の実施の形態１にかかるＭＵおよびＩＥＤのブロック図である。
【図３】図３は、本発明の実施の形態１にかかるＭＵ内の制御信号出力回路のブロック図である。
【図４】図４は、本発明の実施の形態１にかかるＩＥＤ内のＰＣＭ制御回路で実行される同期制御を説明するためのブロック図である。
【図５】図５は、本発明の実施の形態２にかかるＩＥＤ内のＰＣＭ制御回路で実行される同期制御を説明するためのブロック図である。
【図６】図６は、本発明の実施の形態３にかかるＩＥＤ内のＰＣＭ制御回路で実行される同期制御を説明するためのブロック図である。
【図７】図７は、本発明の実施の形態３にかかるＭＵ内のサンプリング信号制御部の構成図である。
【図８】図８は、本発明の実施の形態３にかかる電流差動リレーの動作を説明するための図である。
【発明を実施するための形態】
【００１２】
以下に、本発明にかかる電流差動リレーの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１３】
実施の形態１．
図１は、本発明の実施の形態１から３にかかる電流差動リレーの構成図である。以下の図面の記載において同一または類似の部分には同一または類似の符号を付している。図１には、Ａ変電所（以下「ＡＳ／Ｓ」）とＢ変電所（以下「ＢＳ／Ｓ」）間の送電線１と、送電線１に設置される複数の計器用変成器（以下「ＣＴ」）２−１，２−２と、ＣＴ２−１で検出されたＣＴ二次電流を取り込むＭＵ３−１と、ＣＴ２−２で検出されたＣＴ二次電流を取り込むＭＵ３−２と、プロセスバス６−１およびサンプリングタイミング制御信号ケーブル７−１を介してＭＵ３−１に接続されたＩＥＤ４−１と、プロセスバス６−２およびサンプリングタイミング制御信号ケーブル７−２を介してＭＵ３−２に接続されたＩＥＤ４−２と、が示されている。
【００１４】
なお、図１には説明を簡単化するため２つのＣＴ２が示されているが、送電線１は三相分存在し、各ＣＴ２は三相分配設されているものとし、各ＭＵ３はこれらのＣＴ２で検出されたＣＴ二次電流を統合（Ｍｅｒｇｅ）してＡＤ変換する。また、図１に示される各ＭＵ３は一例としてＣＴ二次電流を取り込むように構成されているが、ＣＴ二次電流と共に計器用変圧器（ＰＴ）の二次電圧を取り込むように構成してもよい。
【００１５】
また、本実施の形態では、一例として、ＩＥＤ４−１が親端に設定されＩＥＤ４−２が子端に設定されているが、これらの設定は逆であってもよい。親端および子端に関して補足すると、送電線両端に設けられたＩＥＤ４−１およびＩＥＤ４−２においてＧＰＳ受信機(図示せず)からの１ＰＰＳ信号が喪失し、或いはＧＰＳ時刻信号が正常に受信されていない場合（以下「ＧＰＳ時刻信号が喪失等した場合」と称する）に、ＩＥＤ内クロックによる８０ｆ信号でＭＵ３のサンプリングタイミングを制御する側が親端であり、ＰＣＭ伝送路５を介して送信される親端からの電流データに同期した８０ｆ信号をＩＥＤで生成し、その生成したクロックでＭＵ３のサンプリングタイミングを制御する側が子端である。なお、８０ｆ信号のｆは電力系統の定格周波数を表し、ｆが５０Ｈｚの場合、８０ｆは４０００Ｈｚに相当する信号である。
【００１６】
ＭＵ３−１では、ＣＴ２−１からのＣＴ二次電流がＡＤ変換され、デジタル処理を経てシリアルデータに変換される。このシリアルデータはプロセスバス６−１を介してＩＥＤ４−１へ送信される。同様にＭＵ３−２では、ＣＴ２−２からのＣＴ二次電流がＡＤ変換され、電流データ１４−２ａがシリアルデータに変換され、デジタル処理を経てリアルデータはプロセスバス６−２を介してＩＥＤ４−２へ送信される。
【００１７】
電流差動リレーの機能を有する各ＩＥＤ４は、コントロールルームやリレールームなどに設置されている。ＩＥＤ４−１は、ＭＵ３−１からのシリアルデータを取り込み、このシリアルデータから電流データを復号し、この電流データを用いて保護演算を実行する。同様にＩＥＤ４−２は、ＭＵ３−２からのシリアルデータを取り込み、このシリアルデータから電流データを復号し、この電流データを用いて保護演算を実行する。具体的には、各ＩＥＤ４の間では、両端のＩＥＤ４からＰＣＭ伝送路５を介して送受信される電流データ１４−１ａと電流データ１４−２ａによって、自端の電流データと相手端の電流データとの同時刻におけるサンプルデータの差電流演算(実際には、両端ＣＴの極性が逆極性に設置されるのでベクトル和演算)が実行され、送電線１上の内部事故か外部事故かの判定が行われる。内部事故と判定された場合には、ＡＳ／ＳおよびＢＳ／Ｓの送電線１上に設置される遮断器(図示せず)に開放指令が出力され、この遮断器が動作することにより、事故が発生した送電線１が電力系統から切り離される。各ＩＥＤ４には、送電線両端に設けられたＭＵ３−１、３−２におけるＡＤ変換のサンプリングタイミングを同期制御するための信号制御部２３が内蔵されている。
【００１８】
図２は、本発明の実施の形態１にかかるＭＵ３およびＩＥＤ４のブロック図である。各ＭＵ３は、データ出力部１９、制御信号出力回路１６、プロセスバスインターフェースであるプロセスバス送信回路（ＰＩＴ）１７、および制御信号受信回路（ＲＸ）１８を有して構成されている。データ出力部１９は、複数の入力変圧器（ＴＲ）１０、複数のフィルター回路（Ｆ）１１、複数のサンプルホールド回路（ＳＨ）１２、マルチプレクサ（ＭＵＸ）１３、ＡＤ変換器（ＡＤ）１４、およびメモリー回路（ＭＥＭ）１５を有して構成されている。
【００１９】
ＭＵ３−１の動作を説明する。ＣＴ２−１で検出されたＣＴ二次電流は、入力変圧器１０によってＭＵ内部回路に合った電圧信号に変換され、変換された信号は、フィルター回路１１によってノイズ性高調波成分が除去された後、サンプルホールド回路１２に送信される。サンプルホールド回路１２に入力された各信号は、ＡＤ変換器１４におけるＡＤ変換のために、制御信号出力回路１６からの制御信号１６ａに含まれる信号に従って制御（短時間ホールド）され、マルチプレクサ回路１３に送信される。マルチプレクサ回路１３に入力された各信号は、制御信号１６ａに含まれる信号に従って順番に切り替えられＡＤ変換器１４に送信される。そして、ＡＤ変換器１４に入力された信号は、制御信号１６ａに含まれるサンプリング信号に従ってＡＤ変換され、変換された電流データは、メモリー回路１５に一時的に記憶される。メモリー回路１５に記憶された電流データは順次、プロセスバス送信回路１７に送信され、プロセスバス送信回路１７では、電流データがＩＥＣ６１８５０規格で規定されるプロセスバスのプロトコルに従って規格化され、規格化された電流データはプロセスバス６−１を介してＩＥＤ４−１へ送信される。
【００２０】
制御信号出力回路１６は、ＩＥＤ４−１からのサンプリングタイミング制御信号である１ＰＰＳ信号または８０ｆ信号を、サンプリングタイミング制御信号受信回路１８を介して取り込む。そして、制御信号出力回路１６では、サンプリングタイミング制御信号に同期した制御信号１６ａが生成される。制御信号出力回路１６の詳細に関しては後述する。
【００２１】
なお、ＭＵ３−２は、その入力がＣＴ２−２で検出されたＣＴ二次電流である点、プロセスバス送信回路１７で規格化された信号がプロセスバス６−２を介してＩＥＤ４−２へ送信される点、制御信号出力回路１６にはＩＥＤ４−２からのサンプリングタイミング制御信号が取り込まれる点などを除いて、ＭＵ３−１と同様の構成であり、以下その説明を割愛する。
【００２２】
各ＩＥＤ４は、プロセスバスインターフェースであるプロセスバス受信回路（ＰＩＲ）２０、メモリー回路２１、ＣＰＵ回路２２、信号制御部２３、サンプリングタイミング制御信号送信回路（ＴＸ）２４、１ＰＰＳ／８０ｆ信号送信回路２５、１ＰＰＳ信号受信部２６、クロック回路２７、ＰＣＭインターフェースであるＰＣＭ受信回路（ＰＲＸ）２８、およびＰＣＭインターフェースであるＰＣＭ送信回路（ＰＴＸ）２９を有して構成されている。
【００２３】
ＩＥＤ４−１の動作を説明する。プロセスバス送信回路１７からのデータは、プロセスバス受信回路２０で受信され、メモリー回路２１に一時的に記憶される。ＣＰＵ回路２２では、自端の８０ｆ信号の分周信号（例えば、８０ｆの5倍分周の１６ｆ）の起動タイミングでリレー演算が実行される。なお８０ｆ信号は、クロック回路（ＣＬＫ）２７からのクロックに基づいて信号制御部２３の内部で生成される。
【００２４】
信号制御部２３は、ＣＰＵ回路２２からの自端データ（例えば電流データ）を取り込み、リレー演算の起動から一定時間後に、ＰＣＭ送信回路２９およびＰＣＭ伝送路５を介して相手端のＩＥＤ４−２に自端データ（１４−１ａ）を送信する。また、信号制御部２３ではＰＣＭ受信回路２８を介して相手端データ（１４−２ａ）が受信され、受信された相手端データはＣＰＵ回路２２に取り込まれ、ＣＰＵ回路２２では相手端データと相手端データに同期された自端データとを用いて差動演算が行われる。
【００２５】
信号制御部２３は、自端データと相手端データとの夫々のサンプリング信号による伝送時間測定によって、送電線両端におけるサンプリングタイミングの同期ずれ時間を求める。さらに信号制御部２３は、この同期ずれ時間からサンプリング同期制御量を計測し、ＭＵ３へ送信する８０ｆ信号の送信タイミングを制御（８０ｆ信号の周期を補正）し、制御された８０ｆ信号を１ＰＰＳ／８０ｆ信号送信回路２５へ送信する。なお、伝送時間測定とは、ＧＰＳ時刻信号をサンプリングタイミング制御信号として使わないＰＣＭ電流差動リレーにおけるサンプリング信号同期方式であり、公知であるため以下説明を割愛する。
【００２６】
ＧＰＳ受信機(図示せず)においてＧＰＳ時刻信号が正常に受信されている場合、ＧＰＳ受信機(図示せず)では時刻信号（１ＰＰＳ信号）が生成され、この１ＰＰＳ信号が１ＰＰＳ信号受信部２６で受信される。１ＰＰＳ信号受信部２６で受信された１ＰＰＳ信号は、１ＰＰＳ／８０ｆ信号送信回路２５およびサンプリングタイミング制御信号送信回路２４を介して、ＭＵ３−１内のサンプリングタイミング制御信号受信回路１８へ送信される。また、１ＰＰＳ信号受信部２６で受信された１ＰＰＳ信号は、クロック回路２７に入力され、クロック回路２７では１ＰＰＳ信号の周期に同期したクロックが生成され、信号制御部２３ではこのクロックに同期した８０ｆ信号が生成される。
【００２７】
一方、ＧＰＳ時刻信号が喪失等した場合、信号制御部２３では、クロック回路２７のクロックで８０ｆ信号が生成され、この８０ｆ信号が１ＰＰＳ／８０ｆ信号送信回路２５の出力信号としてＭＵ３−１へ送信される。上述したようにＩＥＤ４−１は親端に設定され、かつ、ＩＥＤ４−２は子端に設定されているため、ＩＥＤ４−１では自端のクロックに同期した信号でサンプリング制御され、ＩＥＤ４−２では相手端からの送信データ（１４−１ａ）の信号に同期したクロックでサンプリング制御が行われる。
【００２８】
なお、ＩＥＤ４−２は、プロセスバス受信回路２０にプロセスバス６−２が接続されている点、サンプリングタイミング制御信号送信回路２４にサンプリングタイミング制御信号ケーブル７−２が接続されている点などを除いて、ＩＥＤ４−１と同様の構成であり、ＩＥＤ４−２の動作に関しては説明を割愛する。
【００２９】
図３は、本発明の実施の形態１にかかるＭＵ３内の制御信号出力回路１６のブロック図である。制御信号出力回路１６は、信号判定部３１、８０ｆ信号生成部３２、およびサンプリング信号制御部３３を有して構成されている。
【００３０】
信号判定部３１では、サンプリングタイミング制御信号受信回路１８を介して１ＰＰＳ信号または８０ｆ信号が受信され、受信した信号が１ＰＰＳ信号であるか８０ｆ信号であるかの判定が行われる。１ＰＰＳ信号は１秒に一回のパルス信号であり、８０ｆ信号は電力系統の周波数が５０Ｈｚの場合４０００Ｈｚになり１ＰＰＳ信号よりも高い周波数の信号であるため、信号判定部３１ではこれらの信号を容易に判別することが可能である。
【００３１】
信号判定部３１で受信された信号が１ＰＰＳ信号の場合、この１ＰＰＳ信号は８０ｆ信号生成部３２に入力される。１ＰＰＳ信号が入力された８０ｆ信号生成部３２では、例えば１ＰＰＳ信号に同期した８０ｆ信号がＭＵ３内のクロックで生成され、この８０ｆ信号はサンプリング信号制御部３３に入力される。一方、信号判定部３１で受信された信号が８０ｆ信号の場合、８０ｆ信号はそのままサンプリング信号制御部３３に入力される。
【００３２】
サンプリング信号制御部３３では、制御信号出力回路１６の内部クロックによって、８０ｆ信号生成部３２からの８０ｆ信号に同期したサンプリング信号、または信号判定部３１からの８０ｆ信号に同期したサンプリング信号が生成される。そして、このサンプリング信号は、制御信号１６ａとして出力される。制御信号１６ａには、サンプルホールド回路１２、マルチプレクサ回路１３、およびＡＤ変換器１４の各回路に適した信号が含まれる。例えばＳＨ信号はサンプルホールド回路１２の制御に用いられ、ＭＵＸ信号はマルチプレクサ回路１３の制御に用いられ、ＡＤ変換信号はＡＤ変換器１４の制御に用いられる。
【００３３】
図４は、本発明の実施の形態１にかかるＩＥＤ４内の信号制御部２３で実行される同期制御を説明するためのブロック図である。信号制御部２３は、同期制御出力部８０、制御量設定部４０、８０ｆ信号生成部４８、サンプリングエラー判定部４４、サンプリング（ＳＰ）エラーセット部４５、およびＳＰエラーリセット部４７を有して構成されている。また、同期制御出力部８０は、同期制御部４１、制御量計測部４２、制御データ数計算部４３、およびサンプリングタイミング制御信号制御部４６を有して構成されている。
【００３４】
同期制御部４１では、例えば自端データ（電流データ１４−１ａ）と他端データ（電流データ１４−２ａ）とに基づいて送電線両端のサンプリングタイミングの同期ずれ時間が計測され、制御量計測部４２では、この時間から同期外れ量（サンプリングタイミングの制御量Ｙ１）が計測される。制御量設定部４０には、ＭＵ３内のサンプリング信号制御部３３における８０ｆ信号の１サンプル（１周期）当たりの制御量Ｐ（例えば２００ｎｓ（８０ｆ周期である２５０μｓの１/１２５０）などリレー演算周期に影響を及ぼさない範囲内の一定値）が設定されている。
【００３５】
制御データ数計算部４３では、制御量計測部４２からの制御量Ｙ１が制御量Ｐで除され、ＭＵ３での制御に必要なデータ数Ｙ２が求められる。このようにＭＵ３で行われる１サンプル毎の制御量と同じ制御量を設定することにより、サンプリング信号（８０ｆ信号）が制御量Ｐ分だけ制御されることで、各ＭＵ３におけるＡＤ変換のサンプリングタイミングの同期と同等の制御を実行させることができる。
【００３６】
サンプリングエラー判定部４４には、予め固定値として、通常の同期制御で発生する同期外れ量を超える場合にエラーと判定する判定値αが設定され（例えば数十μs）、サンプリングエラー判定部４４では、制御量Ｙ１が判定値αを超えているか否かが判定される。制御量Ｙ１が判定値α未満の場合、サンプリングタイミング制御信号制御部４６では、８０ｆ信号生成部４８からの８０ｆ信号の周期に対して、データ数Ｙ２分だけ制御量Ｐ時間の制御（補正）が行われる。例えば制御量Ｙ１が２５μｓ、制御量Ｐが２００ｎｓである場合、サンプリングタイミング制御信号制御部４６では、４０００サンプル内のＹ２分（Ｙ２＝２５/０．２＝１２５個）のデータ（例えばデータ番号が０〜１２４のデータ）のサンプリング周期が２５０．２μｓまたは２４９．８μｓに制御され、それ以降は２５０μｓに制御される。このようにサンプリングタイミング制御信号制御部４６では、制御量Ｙ１（２５μｓ）が無くなる方向に制御される。なお、データ番号は、例えばＩＥＤ４からのサンプリングタイミング制御信号（実施の形態１では８０ｆ信号）に同期したＭＵ３内の８０ｆ信号（例えば８０ｆ信号生成部３２で生成された８０ｆ信号）でサンプリングされた電流（電圧）データに付加された番号である。データ番号は、例えば、サンプリングされる毎に１ずつカウントアップされる番号（例えば０〜３９９９）であり、ＭＵ３のメモリー回路１５で付加される。
【００３７】
制御量Ｙ１が判定値αを超えている場合、ＳＰエラーセット部４５ではＳＰエラーと判定され、サンプリングタイミング制御信号制御部４６およびＳＰエラーリセット部４７にＳＰエラーがセットされる。ＳＰエラーがセットされたサンプリングタイミング制御信号制御部４６では、８０ｆ信号生成部からの８０ｆ信号の周期に対してデータ数Ｙ２分だけ制御量Ｐ時間の制御が行われる。
【００３８】
またＳＰエラーがセットされたＳＰエラーリセット部４７では、制御量計測部４２で計測された制御量Ｙ１と、制御量設定部４０に設定された制御量Ｐと、サンプリングエラー判定部４４に設定された判定値αとを用いて、（Ｙ１−α）／Ｐの演算が行われ、この（Ｙ１−α）／Ｐ数の制御後に、ＳＰエラーリセットが行われる。例えば制御量Ｙ１が４５μｓ、制御量Ｐが２００ｎｓ、αが３０μｓである場合、第２のＳＰエラーリセット部４７では、４０００サンプル内の（Ｙ１−α）分のデータ、即ち（４５−３０）/０．２＝７５個のデータ（例えばデータ番号が０〜７４のデータ）のサンプリング周期が制御された後に、ＳＰエラーリセットが行われる。すなわち、ＳＰエラーセット部４５でＳＰエラーがセットされてからリセットされるまでの間は、サンプリング同期が判定値α以上ずれていることを表しているのでＳＰエラーが継続している状態である。実施の形態１にかかる電流差動リレーは、８０ｆ信号のサンプリング同期がとれていない間における誤動作を阻止するため、サンプリング同期が判定値α以上ずれている間においては、例えばＣＰＵ回路２２の電流差動演算を停止させ、或いはＣＰＵ回路２２の電流差動演算出力をロックするように構成されている。誤動作とは、例えばＣＰＵ回路２２で実行される電流差動リレー演算結果に対して、ＩＥＤ４が遮断器を不要に動作させる等である。
【００３９】
次に動作を説明する。ＧＰＳ受信機からの１ＰＰＳ信号がＩＥＤ４で正常に受信されている場合、各ＭＵ３には１ＰＰＳ信号が送信され、各ＭＵ３ではこの１ＰＰＳ信号に基づいてサンプリング制御が行われる。クロック回路２７ではこの１ＰＰＳ信号に同期したクロックが生成され、信号制御部２３ではこのクロックによって８０ｆ信号が生成される。そして、ＣＰＵ回路２２および信号制御部２３では、この８０ｆ信号よってリレー演算起動や相手端への電流データ送信起動などが制御される。１ＰＰＳの周期は高精度であり略同一であるため、上記８０ｆ信号も高精度で同期が採れる。
【００４０】
送電線両端に設けられたＩＥＤ４の内、一方のＩＥＤ（例えばＩＥＤ４−１）においてＧＰＳ時刻信号が喪失等した場合、親端設定或いは子端設定に拘わらず、ＩＥＤ４−１では、１ＰＰＳ信号を正常に受信しているＩＥＤ４−２からのデータに同期したタイミングで８０ｆ信号が生成される。そして、この８０ｆ信号が１ＰＰＳ信号に代えてＭＵ３−１に送信され、ＭＵ３−１ではこの８０ｆ信号によってサンプリングが行われる。
【００４１】
送電線両端に設けられた両方のＩＥＤ４においてＧＰＳ時刻信号が喪失等した場合、信号制御部２３の親端設定および子端設定に従い、ＩＥＤ４−２はＩＥＤ４−１から受信したデータに同期したタイミングで８０ｆ信号を生成し、この８０ｆ信号をＭＵ３−２へ送信する。ＭＵ３−２ではこの８０ｆ信号によってサンプリングが行われる。また、ＩＥＤ４−１は自端クロックによる８０ｆ信号をＭＵ３−１へ送信し、ＭＵ３−１ではこの８０ｆ信号によってサンプリングが行われる。
【００４２】
なお、親端では、子端からのデータでサンプリングタイミングを制御する必要がないため、自端のクロックによる８０ｆ信号から１ＰＰＳ信号を生成し、この１ＰＰＳ信号をＭＵ３−１に送信して、ＭＵ３−１のサンプリングを制御しても機能的には問題がない。ただし、子端では、親端のサンプリングタイミングに自端の８０ｆ信号を同期させる上で、ＩＥＤ４−１とＩＥＤ４−２のクロック周期偏差（水晶発振器の個体差に起因する誤差であって通常数１０μｓ／秒）を常時補正する必要がある。そのため、子端では、サンプリングタイミングをリアルタイムに制御するため８０ｆ信号が必要である。これは１ＰＰＳ信号では、クロック偏差で数１０μｓの同期誤差が生じる可能性があるためである。すなわち、少なくとも相手端とのデータやりとりによって相手端のサンプリングタイミングに同期させる必要のある端子に関しては、８０ｆ信号でＭＵ３のサンプリング制御を行うように構成されている。
【００４３】
なお、サンプリングタイミングを制御する信号としての１ＰＰＳ信号は１秒に１回のパルス信号であるため、１ＰＰＳ信号によってサンプリング制御を行う場合、電流差動リレーは、各１ＰＰＳ信号の同期外れを検出し、次の１ＰＰＳ信号までの時間幅をこの同期外れ量で制御するしかない。従って、時間幅が制御された１ＰＰＳ信号がＭＵ３に送信されるまで、ＭＵ３側ではサンプリングタイミングを制御することができない。一方、８０ｆ信号を用いた場合、サンプリングタイミングの制御をリアルタイムで実行することができるため、クロック偏差は、８０ｆという周波数ではほとんど無視できるという利点がある。
【００４４】
なお、実施の形態１では、ＧＰＳ時刻信号が喪失等した場合におけるサンプリングタイミング制御信号として８０ｆ信号が用いられているが、８０ｆ信号に限定されるものではなく、１秒よりも短い周期での制御（例えば系統の周波数での制御、或いは１０ｍｓ単位での制御）でもほぼ同様の効果が得られる。
【００４５】
以上に説明したように、実施の形態１にかかる電流差動リレーは、保護対象区間の両端に設置されたリレーの電気入力に関するデジタルデータを相互に送受信する電流差動リレーであって、保護対象区間の両端に設置された各電流差動リレーは、自端で検出された電気入力を統合し、この電気入力をサンプリングしてデジタルデータに変換して出力する統合ユニット（ＭＵ３−１、３−２）と、統合ユニットと分離して配設され、データ通信バス（プロセスバス６−１、６−２）を介して統合ユニットに接続され、自端の統合ユニットからのデジタルデータと他端の演算ユニットからＰＣＭ伝送回線を介して伝送される他端の統合ユニットからのデジタルデータとを用いて差動演算を行う演算ユニット（ＩＥＤ４−１、４−２）と、を備え、各演算ユニットは、自端のデジタルデータと他端のデジタルデータとに基づいて自端の演算ユニットから統合ユニットへのサンプリングタイミング制御信号と他端の演算ユニットから統合ユニットへのサンプリングタイミング制御信号におけるサンプリングタイミングとの時間差（制御量Ｙ１）を求め、この時間差に基づいてサンプリングタイミング制御信号（８０ｆ信号、１ＰＰＳ信号）の周期を制御し、この制御されたサンプリングタイミング制御信号を自端の統合ユニットに向けて出力する信号制御部２３と、ＧＰＳ時刻信号を受信する時刻信号受信部（１ＰＰＳ信号受信部２６）にてＧＰＳ時刻信号が正常に受信されている場合、時刻信号受信部からの１ＰＰＳ信号をサンプリングタイミング制御信号として自端の統合ユニットへ送信し、時刻信号受信部にてＧＰＳ時刻信号が正常に受信されていない場合、信号制御部２３からの８０ｆ信号をサンプリングタイミング制御信号として自端の統合ユニットへ送信する信号送信部（１ＰＰＳ／８０ｆ信号送信回路２５）とを備え、各統合ユニットは、サンプリングタイミング制御信号に同期したサンプリング信号を生成し、このサンプリング信号を制御信号１６ａとして出力する制御信号出力回路１６と、制御信号出力回路１６からの制御信号１６ａに基づいて電気量をデジタルデータに変換して出力するデータ出力部１９と、を備えるようにしたので、ＩＥＤ４で制御されたサンプリングタイミング制御信号がＭＵ３へ送信され、ＭＵ３では、このサンプリングタイミング制御信号に同期したサンプリング信号でＡＤ変換を行うことが可能である。従って、ＭＵからＩＥＤへのプロセスバス上のデータ通信時間の揺らぎに影響を受けることなく正しくサンプリング同期をとることが可能である。さらに、ＧＰＳ受信機からの１ＰＰＳ信号が正常に受信されている場合には１ＰＰＳ信号によってＭＵ３のサンプリング同期制御が実行される。また、ＧＰＳ時刻信号が喪失等した場合、相手端のサンプリングタイミング制御信号に同期させる必要のある端子に関しては、相手端からのデータに同期するようにサンプリング制御された８０ｆ信号でＭＵ３のサンプリング制御が行われる。これにより、実施の形態１にかかる電流差動リレーによれば、ＧＰＳ時刻信号が喪失等した場合でもサンプリング同期制御が時間遅れなくリアルタイムで実行可能である。
【００４６】
また、実施の形態１にかかる電流差動リレーは、信号制御部２３が、サンプリング信号の１サンプル当たりの同期制御量Ｐを設定する制御量設定部４０と、同期ずれ時間差（制御量Ｙ１）を計測すると共に、この制御量Ｙ１と同期制御量Ｐとに基づいてサンプリングタイミング制御信号の周期を制御する同期制御出力部８０と、を備えるようにしたので、ＩＥＤ４は、ＭＵ３におけるサンプリング制御と同様の制御を、ＩＥＤ４内のサンプリングタイミング制御信号（８０ｆ信号）に対して行うことが可能である。従って、ＩＥＤ４におけるリレー演算の起動タイミングや相手端へのデータ送信の起動タイミングを、ＭＵ３におけるサンプリングタイミングに同期させることができる。その結果、従来と同様のＰＣＭ同期制御によって、送電線両端のサンプリング同期をとることが可能である。
【００４７】
また、実施の形態１にかかる電流差動リレーは、各ＩＥＤ４が、差動演算を行う演算回路（ＣＰＵ回路２２）を備え、信号制御部２３が、制御量Ｙ１が所定の判定値αを超えたとき、ＣＰＵ回路２２の電流差動演算を停止或いは出力ロックさせ、制御量Ｙ１が判定値α未満となったとき、ＣＰＵ回路２２の前記演算の停止或いは出力ロックを解除させるように構成されているので、ＩＥＤ４では、制御量Ｙ１によって同期外れ時間を認識することができ、同期外れが生じているときには、両端のサンプリングタイミングの同期ずれにより生じる差電流に起因した誤出力をロックするなどの処理を行うことができる。
【００４８】
実施の形態２．
実施の形態１は、ＧＰＳ時刻信号が喪失等した場合、相手端のサンプリングタイミング制御信号に同期する必要のある端子（子端）は、同期制御された８０ｆ信号でＭＵ３のサンプリングを行うように構成されている。実施の形態２は、例えばＧＰＳ時刻信号を使用しないシステムにおいて、サンプリング制御が必要となった時点から次の１ＰＰＳ信号(或いはサンプリング制御が必要となった時点のＭＵ３からの受信データ番号)とサンプリング同期制御量Ｙ１とに基づいて、ＭＵ３でのサンプリング制御完了までのデータ数Ｙ２を計算し、ＭＵ３へ送信する１ＰＰＳ信号の周期を制御してＭＵ３におけるサンプリング同期をとるように構成されている。以下、実施の形態１と同様の部分については、同じ符号を付して詳細な説明は省略する。
【００４９】
図５は、本発明の実施の形態２にかかるＩＥＤ４内の信号制御部２３−１で実行される同期制御を説明するためのブロック図である。信号制御部２３−１は、同期制御出力部８１、１ＰＰＳ信号生成部４８−１、制御量設定部４０、サンプリングエラー判定部４４、サンプリング（ＳＰ）エラーセット部４５、およびＳＰエラーリセット部（第１のＳＰエラーリセット部４７−１または第２のＳＰエラーリセット部４７−２）を有して構成されている。また、同期制御出力部８１は、同期制御部４１、制御量計測部４２、制御データ数計算部４３、およびサンプリングタイミング制御信号制御部４９を有して構成されている。
【００５０】
実施の形態１の信号制御部２３との相違点は、８０ｆ信号生成部４８の代わりに１ＰＰＳ信号生成部４８−１が設けられ、サンプリングタイミング制御信号制御部４６の代わりにサンプリングタイミング制御信号制御部４９が設けられ、ＳＰエラーリセット部４７の代わりに第１のＳＰエラーリセット部４７−１または第２のＳＰエラーリセット部４７−２が設けられている点である。
【００５１】
次に動作を説明する。制御量設定部４０から制御データ数計算部４３の動作は実施の形態１と同様であるため、その説明は割愛する。サンプリングエラー判定部４４では、制御量Ｙ１が判定値αを超えているか否かが判定される。制御量Ｙ１が判定値α未満の場合、サンプリングタイミング制御信号制御部４９では、１ＰＰＳ信号生成部４８−１からの１ＰＰＳ信号の周期が制御量Ｙ１分だけ制御（補正）される。
【００５２】
制御量Ｙ１が判定値αを超えている場合、ＳＰエラーセット部４５ではＳＰエラーと判定され、サンプリングタイミング制御信号制御部４９およびＳＰエラーリセット部（４７−１、４７−２）にＳＰエラーがセットされる。ＳＰエラーがセットされた後、サンプリングタイミング制御信号制御部４９では、上述同様に１ＰＰＳ信号の周期が制御量Ｙ１分だけ制御される。
【００５３】
またＳＰエラーがセットされた第１のＳＰエラーリセット部４７−１では、制御量計測部４２で計測された制御量Ｙ１と、制御量設定部４０に設定された制御量Ｐと、サンプリングエラー判定部４４に設定された判定値αとを用いて（Ｙ１−α）／Ｐの演算が行われ、この（Ｙ１−α）／Ｐ数の８０ｆのサンプリング周期の制御後にＳＰエラーリセットが行われる。すなわち、ＳＰエラーセット部４５でＳＰエラーがセットされてから第１のＳＰエラーリセット部４７−１でＳＰエラーがリセットされるまでの間は、サンプリング同期が判定値α以上ずれていることを表しているので、ＳＰエラーが継続している状態である。このように実施の形態２にかかる電流差動リレーは、サンプリング同期が判定値α以上ずれている間においてはＣＰＵ回路２２の電流差動演算を停止或いはその出力をロックさせることで、１ＰＰＳ信号のサンプリング同期がとれていない間における誤動作を防止している。
【００５４】
ＳＰエラーをリセットするタイミングに関して補足すると、実施の形態１では、ＳＰエラーリセットタイミングが（Ｙ１−α）／Ｐ数分のサンプル数経過後である。一方、実施の形態２のように１ＰＰＳ信号を制御する場合、ＳＰエラーリセットタイミングは、ＳＰエラーが検出された後の１ＰＰＳ信号（例えば後述する図８の符号ａの信号）をＭＵ３へ送信後にＩＥＤ４で受信されるデータ数が（Ｙ１−α）／Ｐ数だけ経過した時点である。このことを説明すると、１ＰＰＳ信号が１秒に１回のパルス信号であるため、ＭＵ３は、Ｙ１分だけ制御された後の１ＰＰＳ信号（例えば図８の符号ｃの信号）を受信した後でなければ、時間幅が制御された１ＰＰＳ信号を認識することができない。一方、ＭＵ３では、この１ＰＰＳ信号を受信後に生成される８０ｆ信号の制御（８０ｆ信号の１サンプル当たりの制御量Ｐを割り当てて８０ｆ信号の周期を制御すること）が行われる。従って、ＩＥＤ４には、制御量Ｙ１が判定値α未満に制御されるまでに（Ｙ１−α）／Ｐ数分のサンプルデータが送信されるため、ＩＥＤ４で受信されるデータ数が（Ｙ１−α）／Ｐ数だけ経過した時点がＳＰエラーリセットタイミングとなる。
【００５５】
なお、上記の方式に代えて信号制御部２３−１は、第２のＳＰエラーリセット部４７−２を用いてもよい。第２のＳＰエラーリセット部４７−２は、受信データ番号読取部５０、データ数計算部５１、ＳＰエラーリセット部５２を有して構成されている。
【００５６】
受信データ番号読取部５０は、ＳＰエラーセット部４５からのＳＰエラーがセットされたとき、その時点で受信されたデータに付与されているデータ番号Ｘ１を読み出す。このデータ番号Ｘ１は、上述した０から３９９９までの番号である。
【００５７】
データ数計算部５１は、受信データ番号読取部５０でデータ番号Ｘ１が読みとられた時点から次の１ＰＰＳ信号（例えば図８の符号ａの信号）が出力されるまでの間に受信したデータ数を計算する。すなわち、データ数計算部５１では、ＳＰエラーがセットされた時点から次の１ＰＰＳ信号が出力されるまでの間におけるデータ数受信数Ｘ２が４０００−Ｘ１なる演算で求められる。
【００５８】
ＳＰエラーリセット部５２は、データ数計算部５１からのデータ数と制御量計測部４２からの制御量Ｙ１と、制御量設定部４０からの制御量Ｐとを用いて、（Ｘ２＋（Ｙ１−α）／Ｐ)なる演算を行い、ＳＰエラーセット後（Ｘ２＋（Ｙ１−α）／Ｐ)データ数受信後にＳＰエラーリセットを行う。すなわち、ＭＵ３が必要な制御データ数はＹ２であるが、ＳＰエラーとなる制御量Ｙ１はα以上の値であるため、ＩＥＤ４は（Ｙ１−α）／Ｐ個のデータを受信した時点でＳＰエラーをリセットすることができる。また（Ｘ２＋（Ｙ１−α）／Ｐ)個のデータを受信した時点で、ＭＵ３における同期ずれはα未満になっていると考えられるため、ＳＰエラーをリセットすることができる。
【００５９】
以上に説明したように、実施の形態２にかかる電流差動リレーでは、信号制御部２３−１が、サンプリング信号の１サンプル当たりの同期制御量Ｐを設定し、時間差（制御量Ｙ１）が所定の判定値αを超えたとき、演算回路（ＣＰＵ回路２２）の演算を停止或いは出力ロックさせ、時間差（制御量Ｙ１）が判定値α未満となったとき、演算回路の演算の停止或いは出力ロックを解除させ、ＭＵ３が、サンプリングタイミング制御信号に同期したサンプリング信号を生成しこのサンプリング信号を制御信号１６ａとして出力する制御信号出力回路１６と、制御信号出力回路１６からの制御信号１６ａに基づいて電気量をデジタルデータに変換して出力するデータ出力部１９と、を備えるように構成されている。そのため、ＩＥＤ４は、ＭＵ３におけるサンプリング制御と同様の制御をＩＥＤ４内のサンプリングタイミング制御信号（８０ｆ信号）に対して行うことができる。また、ＭＵ３は、ＩＥＤ４からのサンプリングタイミング制御信号を受け、計測した制御量に応じた８０ｆ信号での制御量を、一定にして必要数制御することができる。従って、ＧＰＳ信号の有無に関わりなく、ＭＵ３からＩＥＤ４へのプロセスバス上のデータ通信時間の揺らぎに影響を受けることなく正しくサンプリング同期をとることが可能である。さらに、ＩＥＤ４におけるリレー演算の起動タイミングや相手端へのデータ送信の起動タイミングを、ＭＵ３におけるサンプリングタイミングに同期させることができると共に、両端のサンプリングタイミングの同期ずれにより生じる差電流に起因した誤出力をロックするなどの処理を行うことができる。
【００６０】
また、実施の形態２にかかる電流差動リレーでは、サンプリングタイミング制御信号に１ＰＰＳ信号が用いられ、制御信号出力回路１６は、サンプリング信号が生成される毎にサイクリックにカウントアップされる番号を生成し、データ出力部１９は、制御信号出力回路１６で生成される番号をデジタルデータに付与し、信号制御部２３は、制御量Ｙ１が判定値αを超えた時点から次の１ＰＰＳ信号が出力されるまでの期間に受信されるデジタルデータの番号を計数してこの期間に受信されたデータ数（Ｘ２）を求め、制御量Ｙ１が判定値αを超えてからの受信データ数が（Ｘ２＋（Ｙ１−α）/Ｐ）に達するまでの期間、ＣＰＵ回路２２の電流差動演算の停止を解除させるように構成されているので、ＭＵ３内の１ＰＰＳ／８０ｆ信号判定部３１が省かれているため８０ｆ信号で補正する実施の形態１と比較してリアルタイムで補正できないが、誤出力はないので適用可能である。
【００６１】
実施の形態３．
実施の形態２は、ＭＵ３における制御を予想し、各ＩＥＤ４におけるサンプリングの同期ずれ（制御量Ｙ１）が判定値α未満になるタイミングを計算してＳＰエラーをリセットするように構成されている。実施の形態３は、ＭＵ３で受信される１ＰＰＳ信号の時間幅の制御量Ｙ１Ｍが判定制御量αを超えているか否か判定する判定部をＭＵ３に設け、制御量Ｙ１Ｍが判定制御量αを超えている場合、制御量Ｙ１Ｍが判定制御量α未満となるまでＳＰエラーフラグを送信データにセットしてＩＥＤ４へ送信するように構成されている。以下、実施の形態１、２と同様の部分については、同じ符号を付して詳細な説明は省略する。
【００６２】
図６は、本発明の実施の形態３にかかるＩＥＤ４内の信号制御部２３−２で実行される同期制御を説明するためのブロック図である。信号制御部２３−２は、同期制御出力部８１、サンプリングエラー判定部４４、ＳＰエラーセット部４５、ＳＰエラーリセット部４７、およびフラグリセット検知部７０を有して構成されている。実施の形態２の信号制御部２３−１との相違点は、フラグリセット検知部７０が設けられている点である。
【００６３】
図７は、本発明の実施の形態３にかかるＭＵ３内のサンプリング信号制御部３３−１の構成図である。サンプリング信号制御部３３−１は例えばＡＤ変換信号を生成するためのサンプリングタイミング制御要素６０を有しており、サンプリングタイミング制御要素６０には、１ＰＰＳ信号受信部６１、制御量計測部６２、制御データ数計算部６３、サンプリング信号制御部６４、およびフラグ設定部６９が含まれる。また、フラグ設定部６９は、サンプリングエラー判定部６５、ＳＰエラーフラグセット部６６、およびＳＰエラーフラグリセット部６７を有して構成されている。
【００６４】
サンプリングエラー判定部６５には、実施の形態１、２のＩＥＤ４に設定された判定値αと同じ値が設定される。このように構成することにより、ＩＥＤ４でＳＰエラーがセットされて、次の１ＰＰＳ信号（図８において符号ａの１ＰＰＳ信号）がＩＥＤ４から出力され、ＭＵ３では制御量Ｙ１Ｍが判定値αを超えているか否かが判定される。また、制御量Ｙ１が判定値αを超えている場合、ＩＥＤ４ではＭＵ３からの受信データに付与されたＳＰエラーフラグが検出されるが、制御量Ｙ１が判定値α未満になった時点でこのＳＰエラーフラグが検出されなくなる。
【００６５】
次に動作を説明する。信号制御部２３−２のサンプリングタイミング制御信号制御部４９では、次の１ＰＰＳ信号までの時間が制御量Ｙ１分だけ制御され、この１ＰＰＳ信号が１ＰＰＳ／８０ｆ信号送信回路２５を介してＭＵ３に送信される。ＭＵ３の１ＰＰＳ信号受信部６１では、ＩＥＤ４からの１ＰＰＳ信号が受信され、制御量計測部６２では、１ＰＰＳ信号が受信される直前の８０ｆ信号のサンプリングタイミングと１ＰＰＳ信号が受信されたタイミングとの時間差が求められ、この時間差から制御量Ｙ１Ｍが計測される。制御データ数計算部６３では、制御量Ｙ１ＭがＭＵ３内における制御量Ｐで除され、ＭＵ３での制御に必要なデータ数Ｙ２Ｍが求められる。
【００６６】
制御量Ｙ１Ｍが判定値α未満の場合、サンプリング信号制御部６４では、８０ｆ信号の周期が制御量ＰずつＹ２Ｍ分だけ制御が行われる。
【００６７】
制御量Ｙ１Ｍが判定値αを超えている場合、ＳＰエラーフラグセット部６６では、ＳＰエラーと判定され、例えばデータ出力部１９（図２参照）のメモリー回路１５にＳＰエラーフラグがセットされる。また、サンプリング信号制御部６４では、８０ｆ信号の周期が制御量ＰずつＹ２Ｍ分だけ制御が行われる。
【００６８】
ＳＰエラーがセットされているとき、ＳＰエラーフラグリセット部６７では、制御量Ｙ１Ｍ、制御量Ｐ、および判定値αを用いて（Ｙ１Ｍ−α）／Ｐの演算が行われ、この（Ｙ１Ｍ−α）／Ｐ数の間における８０ｆ信号の周期が制御された後に、ＳＰエラーフラグがリセットされる。すなわち、制御量Ｙ１Ｍがα以下になるまでＳＰエラーフラグが継続される。なお、サンプリング信号制御部６４では、Ｙ２Ｍ個の制御が完了するまでサンプリングタイミングの制御が実行され、サンプリング信号制御部６４の出力は、例えばＡＤ変換信号（制御信号１６ａ）としてＡＤ変換器１４に入力され、ＡＤ変換器１４で変換された電流データ１４−１ａ、１４−２ａがＩＥＤ４へ送信される。
【００６９】
ＭＵ３内の８０ｆ信号でサンプリングされたデータはＩＥＤ４で受信される。信号制御部２３−２内のフラグリセット検知部７０は、このデータに付与されていたＳＰエラーフラグがリセットされているとき、ＳＰエラーフラグがリセットされたことをＳＰエラーリセット部４７に通知し、ＳＰエラーリセット部４７ではＳＰエラーがリセットされる。すなわち、ＳＰエラーがセットされてからリセットされるまでの間は、ＳＰエラーが継続している状態であり、サンプリング同期が判定値α以上ずれていることを表している。そこで、実施の形態３は、サンプリング同期がとれていない間における誤動作を阻止するため、実施の形態１或いは２と同様、ＣＰＵ回路２２で実行される電流差動リレー演算における演算結果に対し必要な処理を行う。
【００７０】
図８は、本発明の実施の形態３にかかる電流差動リレーの動作を説明するための図である。以下、図８に示される符号を用いて具合的に説明する。（Ａ１）ＩＥＤ４内の１ＰＰＳ信号により生成される８０ｆ信号のタイミングがＡ１に示されている。実施の形態３にかかる電流差動リレーは、ＩＥＤ４の８０ｆ信号にＭＵ３で生成される８０ｆ信号が同期するよう構成されている。（Ａ２）ＩＥＤ４の信号制御部２３−２が相手端とＰＣＭ信号を送受信して同期制御を行い、その同期制御結果より求められた同期制御量Ｙ１が判定値αを超えたときのタイミング「ＳＰエラー」と、「ＳＰエラー」がリセットされたときのタイミング「ＳＰエラーリセット」とが、Ａ２に示されている。（Ａ３）Ａ３には、ＩＥＤ４からＭＵ３に送信される１ＰＰＳ信号のタイミングが示され、破線の矢印は制御される前の１ＰＰＳ信号のタイミングであり、実線の矢印は制御された後の１ＰＰＳ信号のタイミングである。（Ｂ１）Ｂ１にはＭＵ３内のサンプリング信号のタイミングが示されている。（Ｂ２）Ｂ２には、ＭＵ３からＩＥＤ４に送信されるデータのタイミングが示されている。
【００７１】
（１）ＭＵ３は、符号ａで示される１ＰＰＳ信号を受信したとき、この１ＰＰＳ信号が受信される直前の８０ｆ信号のタイミングとこの１ＰＰＳ信号を受信したタイミングとの時間差を制御量Ｙ１Ｍとして求める。（２）そしてＭＵ３では、Ｙ２Ｍ＝Ｙ１Ｍ／Ｐなる演算でＭＵ３での制御に必要なデータ数Ｙ２Ｍが求められ、８０ｆ信号の制御単位をＰとして、８０ｆ信号の周期がＹ２Ｍ分だけＰ時間の制御が行われる。その結果、符号ｂで示されるＭＵ３のサンプリング信号はＩＥＤ４の８０ｆ信号のタイミングに同期し、符号ｃで示される１ＰＰＳ信号はＭＵ３のサンプリング信号のタイミングに同期している。（３）またＭＵ３では、１ＰＰＳ信号を受信した際、制御量Ｙ１Ｍが制御量αを超えている場合にはＳＰエラーフラグがセットされる。（４）そして、８０ｆ信号の周期がＰ時間ずつ制御されて残りの制御量がα以下になったとき、ＭＵ３ではＳＰエラーフラグがリセットされる。（５）ＳＰエラーフラグがリセットされたとき、ＩＥＤ４ではＳＰエラーがリセットされる。このように構成することで、ＭＵ３におけるサンプリング制御結果を用いてＩＥＤ４のＳＰエラーをリセットできるため、実際のＭＵ３でのサンプリング制御に合わせてエラーリセットを実行できるので、実際のＭＵ３でのサンプリングタイミングの同期が一定以内に入っていることをＩＥＤ４で確認することができる。
【００７２】
（６）また、実施の形態３には、実施の形態２にかかるＳＰエラー判定を併用してもよい。すなわち、実施の形態２にかかる第２のＳＰエラーリセット部４７−２の出力と、フラグリセット検知部７０の出力とを比較することで、ＭＵの制御がＩＥＤ４で正しく模擬されていることの判定が可能である。
【００７３】
以上に説明したように、実施の形態３は、ＭＵ３が、サンプリングタイミング制御信号に同期したサンプリング信号を生成しこのサンプリング信号を制御信号１６ａとして出力する制御信号出力回路１６と、制御信号出力回路１６からの制御信号１６ａに基づいて電気量をデジタルデータに変換して出力するデータ出力部１９とを備え、制御信号出力回路１６が、サンプリングタイミング制御信号（符号ａの信号）のサンプリングタイミングと、このサンプリングタイミングから予想できるＭＵ３内のサンプリング信号（８０ｆ信号）のタイミングとの時間差（制御量Ｙ１Ｍ）を計測する計測部（制御量計測部６２）と、制御量Ｙ１Ｍとサンプリング信号の１サンプル当たりの同期制御量Ｐとに基づいてサンプリング信号の周期を制御してこのサンプリング信号のタイミングをサンプリングタイミング制御信号に同期させるサンプリング信号制御部６４と、制御量Ｙ１Ｍが所定の判定値αを超えたとき、サンプリング信号のサンプリング周期エラーを示すフラグをデータ出力部１９に設定し、制御量Ｙ１Ｍがこの判定値α未満となったとき、フラグの設定を解除するフラグ設定部６９と、を備え、信号制御部２３−２は、デジタルデータにフラグが設定されているとき、ＣＰＵ回路２２の電流差動演算を停止或いは出力ロックさせ、デジタルデータにフラグが設定されていないとき、ＣＰＵ回路２２の電流差動演算の停止或いは出力ロックを解除させるように構成されている。前述したように、プロセスバスでは、ＭＵ３とＩＥＤ４との間におけるデータ通信時間が一定である保証はない。従って、ＭＵ３に対してサンプリング同期制御を行ったとしてもＭＵ３からのデータがＩＥＤ４に到達する時間は一定の範囲で揺ぎ、ＩＥＤ４ではＭＵ３で実際に制御が実行された事の確認ができない。一方、実施の形態３にかかる電流差動リレーでは、ＭＵ３での実際の同期制御の判定を用いることができるため、ＩＥＤ４がＭＵ３における同期制御を予測してＭＵ３と同じ同期制御を行う実施の形態１、２よりも、精度よくサンプリング同期の確認をとることが可能である。
【００７４】
なお、実施の形態１〜３では、プロセスバス対応の電流差動リレーを説明したが、このリレーは電流差動リレーに限定されるものではなく、ＩＥＤ４からの１ＰＰＳ信号によるサンプリング制御を必要とする装置にも利用可能である。また、実施の形態１〜３では、サンプリングタイミング制御信号として１ＰＰＳ信号が用いられているが、１ＰＰＳ信号に限定されるものではなく、例えばＩＥＥＥ１５８８規格の通信プロトコルによる時刻同期方式（周期信号：１秒から数秒程度の周期の信号）を用いてもよい。
【００７５】
なお、本発明の実施の形態にかかる電流差動リレーは、本発明の内容の一例を示すものであり、更なる別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略するなど、変更して構成することも可能であることは無論である。
【産業上の利用可能性】
【００７６】
以上のように、本発明は、電流差動リレーに適用可能であり、特に、ＭＵからＩＥＤへのデジタルデータ通信時間の揺らぎに影響を受けることなく正しくサンプリング同期をとることができる発明として有用である。
【符号の説明】
【００７７】
１  送電線
２−１、２−２  計器用変成器
３−１、３−２  ＭＵ（統合ユニット）
４−１、４−２  ＩＥＤ（演算ユニット）
１４−１ａ、１４−２ａ  電流データ
５  ＰＣＭ伝送路
６−１、６−２  プロセスバス（データ通信バス）
７−１、７−２  サンプリングタイミング制御信号ケーブル
１０  入力変圧器
１１  フィルター回路
１２  サンプルホールド回路
１３  マルチプレクサ回路
１４  ＡＤ変換器
１５、２１  メモリー回路
１６  制御信号出力回路
１６ａ  制御信号
１７  プロセスバス送信回路
１８  サンプリングタイミング制御信号受信回路
１９  データ出力部
２０  プロセスバス受信回路
２２  ＣＰＵ回路（演算回路）
２３、２３−１、２３−２  信号制御部
２４  サンプリングタイミング制御信号送信回路
２５  １ＰＰＳ／８０ｆ信号送信回路（信号送信部）
２６  １ＰＰＳ信号受信部（時刻信号受信部）
２７  クロック回路
２８  ＰＣＭ受信回路
２９  ＰＣＭ送信回路
３１  信号判定部
３２、４８  ８０ｆ信号生成部
３３、３３−１  サンプリング信号制御部
４０  制御量設定部
４１  同期制御部
４２  制御量計測部
４３、６３  制御データ数計算部
４４、６５  サンプリングエラー判定部
４５  ＳＰエラーセット部
４６、４９  サンプリングタイミング制御信号制御部
４７、５２  ＳＰエラーリセット部
４７−１  第１のＳＰエラーリセット部
４７−２  第２のＳＰエラーリセット部
４８−１  １ＰＰＳ信号生成部
５０  受信データ番号読取部
５１  データ数計算部
６０  サンプリングタイミング制御要素
６１  １ＰＰＳ信号受信部
６２  制御量計測部
６４  サンプリング信号制御部
６６  ＳＰエラーフラグセット部
６７  ＳＰエラーフラグリセット部
６９  フラグ設定部
７０  フラグリセット検知部
８０、８１  同期制御出力部
【要約】
ＭＵ３−１と、ＭＵ３−２と、ＩＥＤ４−１と、ＩＥＤ４−２とを備え、ＩＥＤ４−１、４−２は、保護領域の一端からのデジタルデータと保護領域の他端からのデジタルデータとに基づいて、ＭＵ３−１におけるサンプリングタイミングとＭＵ３−２におけるサンプリングタイミングとの時間差を求め、この時間差を無くす方向にサンプリングタイミング制御信号の周期を制御し、この制御されたサンプリングタイミング制御信号を各演算ユニットに対応する統合ユニットに向けて出力する信号制御部２３を有し、ＭＵ３−１、３−２は、ＩＥＤ４−１、４−２からのサンプリングタイミング制御信号に同期したサンプリング信号を生成し、このサンプリング信号を制御信号１６ａとして出力する制御信号出力回路１６と、電気入力をデジタルデータに変換して出力するデータ出力部１９と、を有する。【図１】
0005507025.tif 000002
【図２】
0005507025.tif 000003
【図３】
0005507025.tif 000004
【図４】
0005507025.tif 000005
【図５】
0005507025.tif 000006
【図６】
0005507025.tif 000007
【図７】
0005507025.tif 000008
【図８】
0005507025.tif 000009