(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の主面上にフリップチップ状態で搭載された半導体素子と、
前記基板の主面に於いて、前記半導体素子の複数の縁部に沿ってそれぞれ配設され、それぞれの前記縁部の全長にわたり延在し、互いに離間する複数の第１の導電パターンと、
前記基板の主面上に於いて、前記複数の第１の導電パターンから離間し、かつ前記複数の第１の導電パターンのそれぞれに沿って配設され、互いに離間する複数の第２の導電パタ―ンと、
前記第１の導電パターンと第２の導電パターンとの間に橋絡して配置された第１の受動素子と、
前記基板の前記主面と前記半導体素子との間及び前記主面上の前記半導体素子と前記第１の導電パターンとの間に形成された樹脂と
を有し、
前記第１の導電パターンは、前記基板の主面から上方に前記樹脂より高く盛り上がっており、
前記第２の導電パターンの外側には、複数の導電パターンが前記第２の導電パターンを囲繞して形成されており、前記複数の導電パターンには、接地電圧と電源電圧が交互に供給され、前記電源電圧は、各導電パターンで異なっており、前記第２の導電パターンおよび前記複数の導電パターンには、任意の導電パターンと、その外側に隣接する導電パターンとの間に、橋絡して第２の受動素子が配置されている
ことを特徴とする半導体装置。
【請求項２】
基板と、
前記基板の主面上にフリップチップ状態で搭載された半導体素子と、
前記基板の主面に配設され、前記基板表面を露出する第１のカットアウトを有し、前記半導体素子を囲繞する第１の導電パターンと、
前記第１のカットアウト内の前記基板上に配設された第１の電極パッドと、
前記基板の主面上に於いて、前記第１の導電パターンから離間し、かつ前記第１の導電パターンに沿って配設され、前記基板表面を露出する第２のカットアウトを有し、前記半導体素子を囲繞する第２の導電パターンと、
前記第２のカットアウト内の前記基板上に配設された第２の電極パッドと、
前記第１の導電パターンと第２の導電パターンとの間に橋絡して配置され、第１の側縁部に前記第１の導電パターンに接続される第１の接地端子及び前記第１の電極パッドに接続される第１の電源端子を有し、前記第１の側縁部に対向する第２の側縁部に、前記第２の導電パターンに接続される第２の接地端子及び前記第２の電極パッドに接続される第２の電源端子を有する受動素子と、
前記基板の前記主面と前記半導体素子との間及び前記主面上の前記半導体素子と前記第１の導電パターンと間に形成された樹脂と
を有し、
前記第１の導電パターンは、前記基板の主面から上方に前記樹脂より高く盛り上がっている
ことを特徴とする半導体装置。
【請求項３】
前記基板上には接合部を有する封止部材が、前記接合部を前記基板の主面に接合した状態で、また前記半導体素子の上主面に接合した状態で実装されており、前記接合部は、前記基板の外縁よりも内側に寄った位置において前記基板の主面に接合される
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体素子により占有される表面上の領域を含む実装領域を有する基板の主面上に、前記基板表面を露出する第１のカットアウトを有し前記実装領域を囲繞する第１の導電パターン及び、前記第１のカットアウト内に位置する第１の電極パッド、前記基板表面を露出する第２のカットアウトを有し半導体素子を囲繞する第２の導電パターン、前記第２のカットアウト内に位置する第２の電極パッドを形成する工程と、
第１の側縁部に第１の接地端子及び第１の電源端子を有し、前記第１の側縁部に対向する第２の側縁部に第２の接地端子及び第２の電源端子を有する受動素子を、前記第１の接地端子が前記第１の導電パターンに接続し、前記第１の電源端子が前記第１の電極パッドに接続し、前記第２の接地端子が前記第２の導電パターンに接続し、前記第２の電源端子が前記第２の電極パッドに接続するように、前記第１の導電パターンと第２の導電パターンとの間に橋絡するように配置する工程と、
前記実装領域上に樹脂を塗布する工程と、
前記実装領域に、半導体素子をフリップチップ実装する工程と、
を含み、
前記第１の導電パターンは、前記基板の主面から上方に前記樹脂より高く盛り上がっている
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に配線基板上に半導体素子をフリップチップ実装した半導体装置、およびその製造方法に関する。
【背景技術】
【０００２】
フリップチップ実装は今日の半導体装置において広く使われている技術である。
【０００３】
フリップチップ実装では、配線パタ―ンが形成された配線基板の主面上に半導体素子が、電極パッドが形成された面を前記主面に対向させて載置され、前記電極パッドを前記配線パタ―ンに半田バンプなどにより接続する。
【０００４】
フリップチップ実装を行うことにより、半導体素子と配線基板との間の配線長が短縮され、寄生インピーダンス或いは寄生インダクタンスの効果を低減することができる。また半導体素子で生じた熱を、半田バンプを介して効率的に配線基板へと散逸させることができる。
【０００５】
フリップチップ実装では、このように半導体素子を配線基板上に実装した後、前記半田バンプおよび配線パタ―ンを保護し、また半導体素子を機械的に支持するため、半導体素子と配線基板との間の隙間に、アンダーフィル樹脂が注入される。アンダーフィル樹脂の充填は、一般に毛細管現象を使って行われ、このため、このようなアンダーフィル樹脂としては、ボイドの巻き込み或いは未充填の問題が生じないように、流動性および濡れ性に優れた樹脂が使われる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１４０３２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体素子を配線基板上に搭載し半導体装置を形成する際、当該半導体素子の電源回路のＯＮ，ＯＦＦに伴い雑音（ノイズ）が生ずるなどして電源電圧が変動することにより、当該半導体素子の動作が不安定なものとなることを防止する為に、前記半導体素子の近傍に於いて、電源線と接地線（グランド線）との間に容量素子が配置される。
【０００８】
当該容量素子としては、例えば容量が１００ｐＦ程度、外形寸法１．６×０．８ｍｍ角程のセラミックキャパシタが適用される。
【０００９】
当該容量素子は、その形状から、チップ型容量素子と称される。
【００１０】
例えば半導体素子中のトランジスタが一斉にＯＮした場合などには、電源線に大きな負荷がかかり、電源電圧が低下し、一方これらのトランジスタが一斉にＯＦＦした場合には、電源ラインに大きなサージが発生する。
【００１１】
チップ型容量素子は、このような電源ラインの電圧変動を平滑化して、安定した電源電圧の供給を可能にする。
【００１２】
また、前記半導体素子の周囲には、前記アンダーフィル樹脂が拡がり、流動性および濡れ性の良い樹脂ほど遠方まで拡がる傾向がある。
【００１３】
そこで、従来、チップ型容量素子を配線基板上に配置する場合には、当該アンダーフィル樹脂の拡がりを避けて、半導体素子から離間して配置する必要があった。
【００１４】
しかし、チップ型容量素子を半導体素子から離間して配置すると、その間の配線パタ―ンに起因する寄生インダクタンス或いは寄生キャパシタンスにより、半導体装置全体の電気特性が低下してしまう。
【００１５】
また、チップ型容量素子を半導体素子から離間して配置することにより、配線基板の面積の増大を招き、半導体装置として小形化が困難となる。
【００１６】
さらに、前記アンダーフィル樹脂として、流動性および濡れ性に優れた樹脂を用いた場合、空間に注入したアンダーフィル樹脂が流出してしまい、半導体素子を側方から支える樹脂フィレットの形成が不十分となる。
【００１７】
従来の半導体装置１０の構成を、図１Ａ，図１Ｂに示す。図１Ｂは、図１Ａに於ける線Ａ−Ａ’に沿った断面を示す。
【００１８】
図１Ａおよび図１Ｂを参照するに、配線基板１１の上側主面１１Ａには半導体素子１２がフリップチップ状態で搭載されている。
【００１９】
そして、配線基板１１と半導体素子１２の間の空間に注入されたアンダーフィル樹脂１３が、前記配線基板１１の上側主面１１Ａに於いて、半導体素子１２が占有する領域を超えて、距離Ｌ１にわたり拡がっている。
【００２０】
そして前記配線基板１１の主面には、半導体素子１２の近傍に、当該半導体素子１２の側縁から距離Ｌ１以上離れて、チップ型容量素子１４が配置されている。
【００２１】
一方、配線基板１１の下側主面１１Ｂには、外部接続のための電極パッド１１ｂが形成されている。
【００２２】
前記チップ型容量素子１４が前記アンダーフィル樹脂１３により覆われてしまうと、図１Ａ，図１Ｂの半導体装置が前記配線基板１１上の電極パッド１１ｂへの半田バンプ（ボール）の形成工程或いは放熱部材の半田付け工程などの後工程で熱処理を受けた場合、図２Ａに示すようにチップ型容量素子１４下部の、前記配線基板１１との間の隙間において溶融半田が矢印方向に飛び出して短絡を生ずるか、あるいは図２Ｂに示すようにアンダーフィル樹脂層１３が途切れた部分で溶融半田が矢印のように飛び出して半田ボール１５Ｘを形成してしまう。
【００２３】
ただし図２Ａ，図２Ｂは、前記チップ型容量素子１４を切る線Ａ−Ａ’に沿った断面図の一部であり、前記チップ型容量素子１４は、セラミックキャパシタ本体となるセラミック部材１４Ｃとその両側に形成された電極１４Ａ，１４Ｂを有しており、また前記配線基板１１の上側主面１１Ａ上には、前記電極１４Ａ，１４Ｂにそれぞれ対応して電極パッド１１ａ1，１１ａ2が形成されている。
【００２４】
前記電極１４Ａは前記電極パッド１１ａ1に半田１５Ａにより接続され、前記電極１４Ｂは前記電極パッド１１ａ2に半田１５Ｂにより接続される。なお図１および図２Ａ，図２Ｂ中、配線基板１１中に形成される多層配線構造については図示を省略している。
【００２５】
図２Ａを参照するに、前記チップ型容量素子１４と配線基板１１の上側主面１１Ａとの間には隙間ないし空間が形成されているが、先にも述べたように前記配線基板１１に熱処理が加えられると、前記半田１５Ａ，１５Ｂは溶融して矢印で示すように飛び出し、その結果形成される半田延出部１５ａ，１５ｂが短絡を生じてしまう恐れがある。
【００２６】
また図２Ｂの例では、前記アンダーフィル樹脂１３が途切れた部分において溶融半田が飛び出し、半田ボール１５Ｘが形成されている。このようにして形成された半田ボール１５Ｘは、図２Ｂ中、矢印でしめしたように飛び出すことがある。
【００２７】
図２Ｃは、このような半田ボールの実際の例を示す写真である。ただし図２Ｃは前記配線基板１１の上側主面１１Ａを垂直に見下ろした図であり、アンダーフィル樹脂１３が黒く示されている。
【００２８】
図２Ｃを参照するに、アンダーフィル樹脂の外縁１３Ｅが白く輝いており、溶融半田がアンダーフィル樹脂の外縁１３Ｅまで飛び出している。また所々に半田ボール１５Ｘが形成されている。
【００２９】
このように図１Ａ，図１Ｂの半導体装置では、チップ型容量素子１４は前記アンダーフィル樹脂１３の外縁よりも外側に配置する必要があり、このため半導体素子１２の外縁から距離Ｌ１以上離れた位置に形成する必要があった。前記図１Ａ，図１Ｂの半導体装置１０の場合、この距離Ｌ１は、２ｍｍあるいはそれ以上になる場合があった。
【００３０】
しかし、このようにチップ型容量素子１４を半導体素子１２から遠く離れた位置に形成すると、先にも述べたように配線の寄生インダクタンスや寄生インピーダンスの効果により、半導体装置の電気特性が劣化してしまう問題が生じる。
【００３１】
またチップ型容量素子１４を半導体素子１２から離間して配置することにより、配線基板１１の面積が増大し、半導体装置のサイズが増大してしまう問題が生じる。
【００３２】
さらに先にも説明したように、前記アンダーフィル樹脂１３は、高い流動性により前記配線基板１１と半導体素子１２との間の隙間から流れ出してしまう恐れがあり、アンダーフィル樹脂１３による前記半導体素子１１側面の力学的な支持が不十分となる恐れがある。
【課題を解決するための手段】
【００３３】
実施形態の一観点によれば、基板と、前記基板の主面上にフリップチップ状態で搭載された半導体素子と、前記基板の主面に於いて、前記半導体素子の複数の縁部に沿ってそれぞれ配設され、それぞれの前記縁部の全長にわたり延在し、互いに離間する複数の第１の導電パターンと、前記基板の主面上に於いて、前記複数の第１の導電パターンから離間し、かつ前記複数の第１の導電パターンのそれぞれに沿って配設され、互いに離間する複数の第２の導電パタ―ンと、前記第１の導電パターンと第２の導電パターンとの間に橋絡して配置された第１の受動素子と、前記基板の前記主面と前記半導体素子との間及び前記主面上の前記半導体素子と前記第１の導電パターンとの間に形成された樹脂とを有し、前記第１の導電パターンは、前記基板の主面から上方に前記樹脂より高く盛り上がっており、記第２の導電パターンの外側には、複数の導電パターンが前記第２の導電パターンを囲繞して形成されており、前記複数の導電パターンには、接地電圧と電源電圧が交互に供給され、前記電源電圧は、各導電パターンで異なっており、前記第２の導電パターンおよび前記複数の導電パターンには、任意の導電パターンと、その外側に隣接する導電パターンとの間に、橋絡して第２の受動素子が配置されている半導体装置が提供される。
【００３５】
実施形態のさらに他の観点によれば、半導体素子により占有される表面上の領域を含む実装領域を有する基板の主面上に、前記基板表面を露出する第１のカットアウトを有し前記実装領域を囲繞する第１の導電パターン及び、前記第１のカットアウト内に位置する第１の電極パッド、前記基板表面を露出する第２のカットアウトを有し半導体素子を囲繞する第２の導電パターン、前記第２のカットアウト内に位置する第２の電極パッドを形成する工程と、第１の側縁部に第１の接地端子及び第１の電源端子を有し、前記第１の側縁部に対向する第２の側縁部に第２の接地端子及び第２の電源端子を有する受動素子を、前記第１の接地端子が前記第１の導電パターンに接続し、前記第１の電源端子が前記第１の電極パッドに接続し、前記第２の接地端子が前記第２の導電パターンに接続し、前記第２の電源端子が前記第２の電極パッドに接続するように、前記第１の導電パターンと第２の導電パターンとの間に橋絡するように配置する工程と、前記実装領域上に樹脂を塗布する工程と、前記実装領域に、半導体素子をフリップチップ実装する工程と、を含み、前記第１の導電パターンは、前記基板の主面から上方に前記樹脂より高く盛り上がっている半導体装置の製造方法が提供される。
【発明の効果】
【００３６】
前記第１の導電パタ―ンはアンダーフィル樹脂のダムとして作用し、前記半導体素子と配線基板との間にアンダーフィル樹脂を充填する際に、アンダーフィル樹脂が前記第１の導電パタ―ンを超えて流出することがない。
【００３７】
そこで、前記第１の導電パタ―ンを前記半導体素子が占有する領域に近接して配設することにより、前記受動素子を前記半導体素子に近接して配置することが可能となる。これにより、半導体装置の電気特性を安定化させることが可能となる。
【図面の簡単な説明】
【００３８】
【図１Ａ】従来の半導体装置を示す平面図である。
【図１Ｂ】図１Ａ中、線Ａ−Ａ’に沿った断面図である。
【図２Ａ】図１Ａ，図１Ｂの半導体装置における問題点を説明する断面図である。
【図２Ｂ】図１Ａ，図１Ｂの半導体装置における問題点を説明する断面図である。
【図２Ｃ】図１Ａ，図１Ｂの半導体装置における問題点を説明する写真を示す図である。
【図３Ａ】第１の実施形態による半導体装置を示す平面図である。
【図３Ｂ】図３Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図４Ａ】図３Ａ中、線Ｃ−Ｃ’に沿った拡大断面図である。
【図４Ｂ】図３Ａ中、線Ｄ−Ｄ’に沿った拡大断面図である。
【図４Ｃ】図４Ａ中、線ｄ−ｄ’に沿った断面図である。
【図５Ａ】第１の実施形態による半導体装置の製造方法を説明する平面図（その１）である。
【図５Ｂ】第１の実施形態による半導体装置の製造方法を説明する断面図（その１）である。
【図６Ａ】第１の実施形態による半導体装置の製造方法を説明する平面図（その２）である。
【図６Ｂ】第１の実施形態による半導体装置の製造方法を説明する断面図（その２）である。
【図７Ａ】第１の実施形態による半導体装置の製造方法を説明する平面図（その３）である。
【図７Ｂ】第１の実施形態による半導体装置の製造方法を説明する断面図（その３）である。
【図８Ａ】第１の実施形態による半導体装置の製造方法を説明する平面図（その４）である。
【図８Ｂ】第１の実施形態による半導体装置の製造方法を説明する断面図（その４）である。
【図９Ａ】第１の実施形態による半導体装置の製造方法を説明する平面図（その５）である。
【図９Ｂ】第１の実施形態による半導体装置の製造方法を説明する断面図（その５）である。
【図１０Ａ】第１の実施形態による半導体装置の製造方法を説明する平面図（その６）である。
【図１０Ｂ】第１の実施形態による半導体装置の製造方法を説明する断面図（その６）である。
【図１１Ａ】第１の実施形態における受動素子の実装の詳細を示す平面図である。
【図１１Ｂ】図１１Ａ中、線Ｆ−Ｆ’に沿った断面を、半田リフロー前の状態で示す断面図である。
【図１１Ｃ】図１１Ａ中、線Ｆ−Ｆ’に沿った断面を、半田リフロー後の状態で示す断面図である。
【図１２】第１の実施形態の一変形例を示す拡大平面図である。
【図１３Ａ】第１の実施形態の一変形例を示す平面図である。
【図１３Ｂ】第１の実施形態の一変形例を示す平面図である。
【図１４Ａ】第１の実施形態の一変形例を示す平面図である。
【図１４Ｂ】図１４Ａで使われる多端子セラミックキャパシタを示す斜視図である。
【図１４Ｃ】第１の実施形態の一変形例を示す平面図である。
【図１５Ａ】図１０Ａ，図１０Ｂに引き続いて実行される半導体装置の製造工程を説明する断面図（その１）である。
【図１５Ｂ】図１０Ａ，図１０Ｂに引き続いて実行される半導体装置の製造工程を説明する断面図（その２）である。
【図１５Ｃ】図１０Ａ，図１０Ｂに引き続いて実行される半導体装置の製造工程を説明する断面図（その３）である。
【図１６Ａ】ダム作用が無い場合のアンダーフィル樹脂の濡れ拡がりの様子を示す写真である。
【図１６Ｂ】ダム作用がある場合のアンダーフィル樹脂の濡れ拡がりの様子を示す写真である。
【図１６Ｃ】図１６Ｂ中、四角Ａで囲んだ部分を詳細に示す拡大図である。
【図１７】第１の実施形態の一変形例を示す断面図である。
【図１８Ａ】第１の実施形態の一変形例を示す平面図である。
【図１８Ｂ】第１の実施形態の一変形例を示す平面図である。
【図１８Ｃ】図１８Ａおよび図１８Ｂ中、線Ｇ−Ｇ’に沿った断面図である。
【図１８Ｄ】図１８Ａ中、線Ｈ−Ｈ’に沿った断面図である。
【図１８Ｅ】図１８Ｂ中、線Ｉ−Ｉ’に沿った断面図である。
【図１９】第１の実施形態の一変形例を示す平面図である。
【図２０Ａ】第２の実施形態による半導体装置の製造方法を説明する平面図（その１）である。
【図２０Ｂ】第２の実施形態による半導体装置の製造方法を説明する断面図（その１）である。
【図２１Ａ】第２の実施形態による半導体装置の製造方法を説明する平面図（その２）である。
【図２１Ｂ】第２の実施形態による半導体装置の製造方法を説明する断面図（その２）である。
【図２２Ａ】第２の実施形態による半導体装置の製造方法を説明する平面図（その３）である。
【図２２Ｂ】第２の実施形態による半導体装置の製造方法を説明する断面図（その３）である。
【図２３Ａ】第２の実施形態による半導体装置の製造方法を説明する平面図（その４）である。
【図２３Ｂ】第２の実施形態による半導体装置の製造方法を説明する断面図（その４）である。
【図２４Ａ】第２の実施形態による半導体装置の製造方法を説明する平面図（その５）である。
【図２４Ｂ】第２の実施形態による半導体装置の製造方法を説明する断面図（その５）である。
【図２５Ａ】第２の実施形態による半導体装置の製造方法を説明する平面図（その６）である。
【図２５Ｂ】第２の実施形態による半導体装置の製造方法を説明する断面図（その６）である。
【図２６Ａ】第２の実施形態の一変形例による半導体装置を示す平面図である。
【図２６Ｂ】図２６Ａ中、線Ｋ−Ｋ’に沿った断面図である。
【図２６Ｃ】図２６Ａ中、線Ｌ−Ｌ’に沿った断面図である。
【図２７】第３の実施形態による半導体装置を説明する平面図である。
【図２８】第３の実施形態による半導体装置の比較例を示す平面図である。
【図２９】第３の実施形態による半導体装置の別の比較例を示す平面図である。
【図３０】第３の実施形態の一変形例を説明する平面図である。
【図３１】第４の実施形態による半導体装置を説明する平面図である。
【図３２】第５の実施形態による半導体装置を説明する平面図である。
【図３３Ａ】第６の実施形態による半導体装置を説明する平面図（その１）である。
【図３３Ｂ】第６の実施形態による半導体装置を説明する平面図（その２）である。
【図３４Ａ】第６の実施形態の一変形例を説明する平面図（その１）である。
【図３４Ｂ】第６の実施形態の一変形例を説明する平面図（その２）である。
【図３５Ａ】第６の実施形態の他の変形例を説明する平面図（その１）である。
【図３５Ｂ】第６の実施形態の他の変形例を説明する平面図（その２）である。
【図３６Ａ】第６の実施形態のさらに他の変形例を説明する平面図（その１）である。
【図３６Ｂ】第６の実施形態のさらに他の変形例を説明する平面図（その２）である。
【図３７Ａ】図３６を、半導体素子およびアンダーフィル樹脂の一部まで含めて示す平面図である。
【図３７Ｂ】図３７Ａ中、線Ｍ−Ｍ’に沿った断面図である。
【図３７Ｃ】図３７Ａ中、線Ｎ−Ｎ’に沿った断面図である。
【図３７Ｄ】図３７Ａ中、線Ｏ−Ｏ’に沿った断面図である。
【図３７Ｅ】図３７Ａ中、線Ｐ−Ｐ’に沿った断面図である。
【図３８】他の実施形態による半導体装置の例を示す平面図である。
【図３９】他の実施形態による半導体装置の例を示す平面図である。
【図４０Ａ】さらに他の実施形態による半導体装置の例を示す断面図である。
【図４０Ｂ】さらに他の実施形態による半導体装置の例を示す断面図である。
【図４０Ｃ】さらに他の実施形態による半導体装置の例を示す断面図である。
【図４０Ｄ】さらに他の実施形態による電子装置の例を示す断面図である。
【発明を実施するための形態】
【００３９】
［第１の実施形態］
図３Ａ，図３Ｂは、第１の実施形態によるシングルチップ構成の半導体装置２０の構成を示す、それぞれ平面図および断面図である。ただし図３Ｂは、図３Ａの中、線Ｂ−Ｂ’に沿った半導体装置２０の断面を示す。
【００４０】
図３Ａおよび図３Ｂを参照するに、配線基板２１の上側主面２１Ａには半導体素子２２がフリップチップ状態で搭載されているが、前記上側主面２１Ａには、前記半導体素子２２が占有する領域（Ｃ４）を含む領域２１Ｍ（以下、実装領域と称する）を多重に囲繞して、例えば半田よりなる第１の導電パターン２５が形成されており、さらにその外側に、前記第１の導体パタ―ン２５を囲繞して、同じく例えば半田よりなる第２の導電パタ―ン２６が形成されている。
【００４１】
後で詳細に説明するように、前記第１の導体パタ―ン２５は、前記配線基板２１の主面と前記半導体素子２２との間の隙間を充填するアンダーフィル樹脂２３のダムとして作用し、前記アンダーフィル樹脂２３は前記第１の導電パタ―ン２５が画成する前記実装領域２１Ｍの外側に拡がることがない。
【００４２】
さらに本実施形態の半導体装置２０では、前記半導体素子２２を囲んで、前記第１の導電パタ―ン２５と前記第２の導電パタ―ン２６を架橋するように、多数のチップ型容量素子２４が配置されている。
【００４３】
また前記配線基板２１の下側主面２１Ｂには、外部接続用の電極パッド２１ｂが多数形成されている。
【００４４】
本実施形態の半導体装置２０では、前記第１の導電パタ―ン２５がアンダーフィル樹脂２３のダムとして作用するため、前記第１の導電パタ―ン２５を前記半導体素子２１に近接して配置することにより、すなわち前記半導体素子２２と第１の導電パタ―ン２５との間の距離Ｌ２を、図１Ａ，図１Ｂに示した例における距離Ｌ１よりも短く設定することにより（Ｌ２＜Ｌ１）、前記アンダーフィル樹脂２３の拡がりを、前記実装領域２１Ｍ，すなわち前記半半導体素子２２の占有領域Ｃ４の近傍に閉じ込めることが可能となり、前記アンダーフィル樹脂２３が前記配線基板２１と前記半導体素子２２との間の隙間から流れ出してしまい、アンダーフィル樹脂２３による半導体素子２２側面の支持が不十分になる問題が回避される。
【００４５】
また前記実装領域２１Ｍのすぐ外側にチップ型容量素子２４を配置することが可能となり、先に説明した寄生インダクタンスおよび寄生キャパシタンスの増加の問題、およびこれに起因する半導体装置２０の電気特性の劣化の問題が回避される。
【００４６】
さらに前記距離Ｌ２を短縮することにより、従来アンダーフィル樹脂により覆われていた配線基板２１の表面に、チップ型容量素子以外にも様々な受動素子や能動素子を配置することが可能となり、基板面積の利用効率が向上する。
【００４７】
また、図４Ａは、図３Ａに於ける線Ｃ−Ｃ’に沿った拡大断面図を、図４Ｂは、図３Ａ中、線Ｄ−Ｄ’に沿った拡大断面図であり、半導体装置２０のそれぞれの断面構造を示す。
【００４８】
図４Ａを参照するに、前記配線基板２１中には、電源パタ―ン２１Ｖ１とその下に電源パタ―ン２１Ｖ２を含む内部配線２１Ｖが形成されており、前記電源パタ―ン２１Ｖ１と２１Ｖ２の一方が図示しない電源端子に、また他方が同じく図示しない接地端子に接続されている。
【００４９】
前記配線基板２１の上側主面２１Ａには、前記半導体素子２２が占有する領域Ｃ４に電極パッド２１ａが行列状に配置されており、前記電極パッド２１ａには、前記半導体素子２２の回路面２２Ａに行列状に形成された半田バンプ２２ａが接続されている。さらに前記電源パタ―ン２１Ｖ１からは対応する電極パッド２１ａにビアプラグ２１ｖ１が延在し、電源電圧あるいは接地電圧（グランド）が供給され、また前記電源パタ―ン２１Ｖ２からは対応する電極パッド２１ａにビアプラグ２１ｖ２が延在し、前記電源パタ―ン２１Ｖ１に電源電圧が供給されている場合には接地電圧（グランド）が、また前記電源パタ―ン２１Ｖ１に接地電圧が供給されている場合には電源電圧が供給される。その際、下側の前記電源パタ―ン２１Ｖ２から延在するビアプラグ２１ｖ２は、図４Ｃに示すように前記上側の電源パタ―ン２１ｖ１中に形成された開口部中を延在し、短絡が回避される。
【００５０】
尚図４Ｃは、図４Ａに於ける線Ｄ−Ｄ’に沿った断面を示している。
【００５１】
前記図４Ａでは、前記配線基板２１の上側主面２１Ａ上に、前記導電パタ―ン２５に対応して電極パッド２５Ａが、前記実装領域２１Ｍを囲繞して形成されており、さらに前記電極パッド２５Ａの外側に前記導電パタ―ン２６に対応して電極パッド２６Ａが、前記電極パッド２５Ａを囲繞するように形成されている。前記電極パッド２５Ａおよび前記導電パタ―ン２５には、電源パタ―ン２１Ｖ１およびビアプラグ２１ｖ１から電源電圧または接地電圧が供給され、前記電極パッド２６Ａおよび前記導電パタ―ン２６には電源パタ―ン２１Ｖ２およびビアプラグ２１ｖ２から接地電圧または電源電圧が供給される。
【００５２】
また、図４Ａに示す構成では、前記電極パッド２５Ａと電極パッド２６Ａとの間に、内部にキャパシタ電極２４ｃおよびキャパシタ電極２４ｄを合対向して有するセラミックキャパシタ本体２４Ｃを有する二端子構成のチップ型容量素子２４が、前記電極パッド２５Ａと電極パッド２６Ａとを架橋するように配置され、前記キャパシタ電極２４ｃが、対応する電極パッド２４Ａを介して前記電極パッド２５Ａに、前記第１の導電パタ―ン２５を構成する半田パタ―ンにより接続され、また前記キャパシタ電極２４ｄが、対応する電極パッド２４Ｂを介して前記電極パッド２６Ａに、前記第２の導電パタ―ン２６を構成する半田パタ―ンにより接続されている。このようなチップ型容量素子２４としては、例えば株式会社村田製作所より市販のＬＬＬシリーズの製品などを使うことができる。
【００５３】
一方、図４Ｂに示す構成にあっては、前記チップ型容量素子２４は含まれておらず、前記電極パッド２５Ａ上に前記第１の導電パタ―ン２５を構成する半田パタ―ンが、また前記電極パッド２５Ｂ上に前記第２の導電パタ―ン２６を構成する半田パタ―ンが、それぞれ形成されている。
【００５４】
図４Ａ，図４Ｂのいずれにおいても前記第１の導電パタ―ン２５および第２の導電パタ―ン２６を構成する半田パタ―ンは前記配線基板２１の上側主面２１Ａから上方に盛り上がっており、特に内側の第１の導電パタ―ン２５を構成する半田パタ―ンは、前記アンダーフィル樹脂２３の拡がりを阻止するダムとして作用する。
【００５５】
前記第１の導電パタ―ン２５，第２の導電パタ―ン２６に対応する半田パタ―ンの上方への盛り上がりの好ましい高さは、前記アンダーフィル樹脂２３との濡れ性により多少変化するが、例えば前記アンダーフィル樹脂２３としてエイブルスティック社のＵＦ８８０２Ｆを使った場合、８０μｍ程度あるいはそれ以上に設定しておくのが好ましく、１００μｍの高さがあれば、通常のアンダーフィル樹脂に対しては十分である。
【００５６】
本実施形態によれば、アンダーフィル樹脂２３の拡がりが前記第１の導電パタ―ン２５で阻止されるため、チップ型容量素子２４などの受動素子がアンダーフィル樹脂２３で覆われる恐れがなく、前記配線基板２１の下側主面２１Bに半田バンプを形成する際などにおいて熱処理がなされる場合でも、これらの受動素子において溶融半田の飛び出しによる半田ボールの形成、或いはこのような半田ボールに起因する短絡の発生が回避される。
【００５７】
前記図３Ａ，図３Ｂに示す半導体装置２０の製造方法を、図５Ａ，図５Ｂ〜図１０Ａ，図１０Ｂに示す。
【００５８】
図５Ａ，図５Ｂを参照するに、前記配線基板２１上には前記半導体素子２２の占有領域Ｃ４に、前記半導体素子２２の回路面２２Ａ上の半田バンプ２２ａに対応して電極パッド２１ａが行列状に形成されており、また前記第１の導電パタ―ン２５の形成位置に電極パッド２５Ａが、前記半導体素子２２の占有領域Ｃ４を含む実装領域２１Ｍを囲繞するように形成されている。また前記電極パッド２５Ａの外側で前記第２の導電パタ―ン２６の形成位置に、前記電極パッド２５Ａを囲繞するように電極パッド２６Ａが形成されている。
【００５９】
なお図６Ｂ、および図７Ｂ〜図１０Ｂにおいて前記電極パッド２１ａは簡単のため連続した電極パターンを図示しているが、これらは図５Ａに示すように行列状に配列された小さな電極パッドより構成されている。
【００６０】
次に図６Ａ，図６Ｂを参照するに、前記電極パッド２５Ａおよび２６Ａ上にクリーム半田パタ―ン２５Ｂおよび２６Ｂがそれぞれ印刷される。
【００６１】
さらに図７Ａ，図７Ｂを参照するに、前記クリーム半田パタ―ン２５Ｂと２６Ｂを架橋するように、チップ型容量素子２４が配置され、前記クリーム半田パタ―ン２５Ｂと２６Ｂを溶融させることにより、前記チップ型容量素子２４が所望の数だけ実装される。
【００６２】
チップ型容量素子２４の実装の詳細については、後述する。
【００６３】
前記クリーム半田パタ―ン２５Ｂおよび２６Ｂの溶融により、前記配線基板２１上には前記電極パッド２５Ａおよび２６Ａにそれぞれ対応して、第１の導電パタ―ン２５および第２の導電パタ―ン２６が、半田パタ―ンにより形成される。
【００６４】
次に図８Ａおよび図８Ｂを参照するに、前記配線基板２１上に半導体素子２２がフリップチップ実装され、前記半導体素子２２の回路面２２Ａに形成されたそれぞれの半田バンプ２２ａが、前記配線基板２１の対応する電極パッド２１ａと接続される。
【００６５】
次に図９Ａおよび９Ｂを参照するに、ディスペンサ３１を使って前記アンダーフィル樹脂２３が、前記配線基板２１と半導体素子２２との間の隙間に、毛細管現象を使って充填される。
【００６６】
図９Ａおよび図９Ｂに示す工程では、前記アンダーフィル樹脂２３の充填は、前記ディスペンサ３１の先端を、前記導電パタ―ン２５の内側に配置させて実行される。
【００６７】
このようにして充填されたアンダーフィル樹脂２３は、硬化される。
【００６８】
前記図１０Ａおよび図１０Ｂに示す半導体装置２０について、必要に応じて前記配線基板２１の下側主面上のパッド電極２１ｂに半田バンプを形成し、これを製品として顧客に引き渡すことができる。
【００６９】
本実施形態によれば、前記ディスペンサ３１により充填されたアンダーフィル樹脂２３は、ダムとして作用する前記第１の導電パタ―ン２５によりせき止められ、実装領域２１Ｍ（図７Ａ参照）の外側には流出しない。
【００７０】
前記図７Ａ，図７Ｂに示すチップ型容量素子２４の実装プロセスを、図１１Ａ〜図１１Ｃに示す。
【００７１】
尚、図１１Ｂおよび図１１Ｃは、図１１Ａに於いて、線Ｆ−Ｆ’に沿った断面を示す。
【００７２】
図１１Ｂは、前記第１の導電パタ―ン２５および第２の導電パタ―ン２６を構成する半田パタ―ンが溶融する以前の状態を示し、図１１Ｃは前記半田パタ―ンが溶融した後の状態を示している。なお図１１Ｂおよび図１１Ｃにおいて、前記セラミック本体２４Ｃ中に形成されるキャパシタ電極２４ｃ，２４ｄの図示は省略する。
【００７３】
図１１Ａおよび図１１Ｂを参照するに、前記チップ型容量素子２４はその電極２４Ａ，２４Ｂが前記第１の電極パターン２５および第２の電極パターン２６を構成するクリーム半田パタ―ン２５Ｂおよび２６Ｂにそれぞれコンタクトするように載置され、さらに前記半田パタ―ンを溶融させることにより、前記電極２４Ａおよび２４Ｂを覆って溶融半田がはい上がり、図１１Ｃに示すようにチップ型容量素子２４が実装される。
【００７４】
この様な半田パタ―ンの溶融の際、前記電極パッド２５Ａおよび２６Ａの幅や長さが異なっていると、溶融半田の表面張力の平衡がくずれ、チップ型容量素子２４が立ち上がっていわゆるツームストン現象、あるいはマンハッタン現象と称される不良を生じる恐れがあるが、本実施形態では前記電極パッド２５Ａおよび２６Ａ、およびその上の第１の導電パタ―ン２５および２６が略対称に形成されており、このような実装不良は生じない。
【００７５】
尚、図１１Ａでは、前記電極パッド２５Ａおよび２５Ｂを図示するために、前記導電パタ―ン２５および２６の幅を電極パッド２５Ａおよび２５Ｂの幅よりも小さく表示してあるが、これは表示上の都合であって、図１１Ｂに示すように前記電極パッド２５Ａおよび２６Ａの表面は、それぞれクリーム半田２５Ｂおよび２６Ｂにより覆われている。
【００７６】
このように本実施形態によれば、前記第１の導電パタ―ン２５および第２の導電パタ―ン２６を略等しく、すなわち対称的に形成することで、前記チップ型容量素子２４など受動素子にツームストン現象が発生するのが防止・抑制され、半導体装置の製造歩留まりを向上させることができる。
【００７７】
なお図１１Ａ〜図１１Ｃに示す実施形態では、前記電極パッド２５Ａおよび２６Ａは、前記チップ型容量素子２４の実装を任意の位置でできるように、十分な幅をもって形成されているが、本実施形態においては、図１２に示すように、前記電極パッド２５Ａ，２５Ｂの幅を前記チップ型容量素子２４の形成位置２５ＡＷ，２６ＡＷにおいてのみ増大させ、それ以外の領域ではダムとなる半田パタ―ンを形成可能な最小限の幅とすることも可能である。
【００７８】
この場合、前記形成位置２５ＡＷ，２６ＡＷでは前記第１および第２の導電パタ―ン２５，２６を構成する半田パタ―ンは、幅広の半田パタ―ン２５Ｗ，２６Ｗとなり、チップ型容量素子２４は前記形成位置２５ＡＷ，２６ＡＷに確実に半田付けされるが、互いに隣接する形成位置２５ＡＷどうし、あるいは互いに隣接する形成位置２６ＡＷどうしは、細い半田パタ―ン２５あるいは２６でのみ接続される。
【００７９】
これにより、これら形成位置間におけるチップ型容量素子２４の溶融半田の表面張力を介した干渉が低減され、二つのチップ型容量素子２４を近接して配置した場合でも、ツームストン現象を抑制することができる。
【００８０】
すなわち図１２に示す構成により、多数のチップ型容量素子を半導体素子２２の周辺に、近接して配置することができる。
【００８１】
図１３Ａおよび図１３Ｂは、本実施形態の一変形例による半導体装置２０Ａ，２０Ｂをそれぞれ示している。
【００８２】
前述の如く、本実施形態では前記配線基板２１上にフリップチップ実装された半導体チップ２２を二重に囲繞して、前記第１の導電パタ―ン２５および第２の導電パタ―ン２６が形成されており、チップ型容量素子２４は、前記半導体素子２２を囲んで、前記導体パターン２５および導体パターン２６との間を橋絡するように実装されている。
【００８３】
そこで、図９Ａおよび図９Ｂにおいてディスペンサ３１を使って前記アンダーフィル樹脂２３を充填する際、前記ディスペンサ３１が既に実装されているチップ型容量素子２４と干渉してしまうような場合に、本実施形態では前記チップ型容量素子を、ディスペンサ３１と干渉しない位置に適宜配置することが可能である。
【００８４】
例えば図１３Ａに示す半導体装置２０Ａの例では、ディスペンサ３１は図中、前記半導体素子２２の右縁に沿って矢印で示すように移動されるが、前記チップ型容量素子２４のうち、チップ型容量素子２４1および２４2は、かかるディスペンサ３１の移動範囲を避けて形成されており、ディスペンサ３１とチップ型容量素子２４との干渉は生じない。
【００８５】
同様に図１３Ｂに示す半導体装置２０Ｂの例では、ディスペンサ３１は図中、矢印で示すように前記半導体素子２２の右縁から上縁に沿って、右上角部を回り込んで移動され、、前記チップ型容量素子２４3，２４4は、半導体素子２２の上縁で左上角部近傍に、また前記チップ型容量素子２４5，２４6は、半導体素子２２のおよび右縁で右下角部近傍にまとめて配置してある。
【００８６】
すなわち本実施形態によれば、前記第１の導電パタ―ン２５が前記実装領域を多重に囲繞するため、半導体素子周辺でのチップ型容量素子２４などの受動素子の配置の自由度が増大し、前記半導体素子２２の実装の際、アンダーフィル樹脂２３の注入位置を避けて前記受動素子を配置することが可能で、これにより、アンダーフィル樹脂の注入に使われるディスペンサ３１が前記受動素子と干渉する問題を回避することができる。
【００８７】
これに対し、例えば前記半導体装置１０では、ディスペンサがチップ型容量素子１３と干渉する場合があり、ディスペンサを使ったアンダーフィル樹脂１３の注入位置が限定されてしまう。
【００８８】
なお、この様にチップ型容量素子を近接して配置した場合には、前記導電パタ―ン２５と導電パタ―ン２６を対称に形成しても、溶融半田の表面張力の干渉により、チップ型容量素子にツームストン現象が発生し易い。
【００８９】
この様な場合には、先に図１２に示したように一つのチップ型容量素子、例えばチップ型容量素子２４3とこれに隣接するチップ型容量素子、例えばチップ型容量素子２４4の間において前記導電パタ―ン２５，２６を構成する半田パタ―ンの幅を減少させることにより、溶融半田の干渉を低減させることができる。
【００９０】
本実施形態の半導体装置２０によれば、前記アンダーフィル樹脂２３の拡がりが前記第１の導電パタ―ン２５で阻止されるため、例えば図１４Ａに示すように、配線基板２１のうち、従来流れ拡がったアンダーフィル樹脂で覆われてしまっていた領域に、図１４Ｂに示す、セラミック本体３４ｃの両側縁部に沿って端子３４ａと端子３４ｂを交互に配列された多端子構成のチップ型容量素子３４など、他の受動素子を配置したり、図１４Ｃに示すように、ＤＲＡＭ３５などの能動素子を配置したりすることが可能となる。
【００９１】
これにより、配線基板表面の利用効率を向上させ、また半導体装置の機能をさらに向上させることができる。
【００９２】
図１４Ａに示す多端子チップ型容量素子３４の場合も、アンダーフィル樹脂２３で覆われてしまうと、チップ型容量素子２４の場合と同様に、先に図２Ａ〜図２Ｃを用いて説明した問題が生じ、このような構成を実現するのは、実装基板２１の寸法を増大させる以外には、困難であった。
【００９３】
また図１４Ｃに示すＤＲＡＭ３５の場合には、ＤＲＡＭに耐熱制限があるため、最終工程で実装をせざるを得ないが、アンダーフィル樹脂が前記ＤＲＡＭ３５の実装パッドを覆ってしまうと、このような実装は不可能となってしまう。
【００９４】
すなわち、図１４Ｃに示す構成も、実装基板２１の寸法を増大させる以外には、従来実現が困難であった。
【００９５】
これに対し本実施形態によれば、図１４Ａあるいは図１４Ｃに示す構成を、配線基板２１のサイズを増大させることなく、容易に実現することが可能となる。
【００９６】
特に図１４Ｃに示す構成では、配線基板２１上に、半導体素子２２と共にＤＲＡＭなどの記憶素子を実装することにより、小型のシステムインパッケージを構成することができる。
【００９７】
前記図１０Ａ，図１０Ｂに示す半導体装置２０に対して、さらに施される加工処理を、図１５Ａ〜図１５Ｃに示す。
【００９８】
図１５Ａを参照するに、当該半導体装置２０において、前記半導体素子２２の背面、すなわち上面に、導電性接着剤よりなるチップ背面接着剤層３６がディスペンサ３７を使って塗布され、さらに図１５Ｂに示すように前記配線基板２１上に、例えばＡｌＳｉＣなどの熱伝導性合金よりなる封止部材３８が、前記半導体素子２２の前記背面に前記接着剤層３６により接合されるように配置されている。
【００９９】
前記封止部材３８は、その外周部に、前記配線基板２１上において前記半導体素子２２を収納する空間を画成するように形成された接合部３８Ａが、前記配線基板２１の上側主面２１Ａに、接着剤層３９により接着される。
【０１００】
本実施形態による半導体装置２０は、図１５Ａに示す状態で製品として顧客に引き渡される場合、或いは図１５Ｂに示される状態で製品として顧客に引き渡される場合がある。
【０１０１】
また必要に応じて、図１５Ｃに示すように、前記配線基板２１の下側主面２１Ｂに形成した外部接続用電極パッド２１ｂ（図３Ｂ参照）に半田バンプ２１ｃを形成し、半導体装置２０をこの状態で製品として顧客に引き渡すことも可能である。
【０１０２】
なお、一般に図１５Ｂあるいは図１５Ｃに示す配線基板２１上に封止部材３８を配設した半導体装置では、半導体素子２２が発熱した場合、主として配線基板２１の熱膨張係数と封止部材３８の熱膨張係数の差により、配線基板２１に反りが発生することがある。
【０１０３】
このような反りは、配線基板２１の中心からの距離が増大するにつれて増大する傾向がある。
【０１０４】
配線基板２１にこのような反りが発生してしまうと、半導体装置２０を例えばマザーボード上に配置した場合、電気接続の信頼性が低下するなどの問題が生じる。
【０１０５】
これに対し、本実施形態では前記導電パタ―ン２５のダム作用によりアンダーフィル樹脂２３の配線基板２１上における流れ拡がりが阻止されるため、図１７に示すように、前記封止部材３８を前記配線基板２１の上側主面２１Ａに、前記配線基板２１の外周２１ｅから矢印で示すように内側に寄った位置において接合することが可能となり、半導体素子２２が発熱した場合でも、熱による配線基板２１の反りを緩和することができる。
【０１０６】
図１６Ａおよび図１６Ｂは、それぞれ本実施例の導電パタ―ン２５，２６を設けなかった場合および設けた場合の、前記配線基板２１の表面上におけるアンダーフィル樹脂２３の拡がりの様子を示す写真である。
【０１０７】
ただし図１６Ａおよび図１６Ｂに示す実施形態では、半導体素子２２を実装せずにディスペンサを使い、図９Ａ，図９Ｂに示す配線基板２１のうち、半導体素子２２により占有される領域Ｃ４にアンダーフィル樹脂２３を形成している。
【０１０８】
前記アンダーフィル樹脂２３として、エポキシ樹脂（例えばナガセケムテックス社の型番Ｔ６９３／ＵＦＲ１０８Ｆ１０）を用い、７０℃の温度に於いて充填を行っている。
【０１０９】
図１６Ａおよび図１６Ｂを参照するに、前記導電パタ―ン２５，２６を設けなかった場合には、アンダーフィル樹脂２３は前記配線基板２１上を、前記半導体素子２２の占有領域Ｃ４を超えて拡がり、半導体素子２２を囲んで配置されるチップ型容量素子２４などの受動素子を覆ってしまう。
【０１１０】
これに対し、導電パタ―ン２５，２６を設けた場合には、アンダーフィル樹脂２３は導電パタ―ン２５により拡がりが阻止され、チップ型容量素子２４などの受動素子がアンダーフィル樹脂２３により覆われることはない。
【０１１１】
図１６Ｃは、図１６Ｂに於いて、矩形Ａにより囲まれた部位を拡大して示す写真である。
【０１１２】
図１６Ｃを参照するに、アンダーフィル樹脂２３は導電パタ―ン２５により拡がりが阻止されており、導電パタ―ン２５は所期のダム作用を生じていることが確認される。
【０１１３】
なお前記アンダーフィル樹脂は、前記エポキシ樹脂に限定されるものではなく、表１〜表４に示す他の様々な樹脂を適用することができる。
【０１１４】
【表１】
0005625340.tif 000002
【０１１５】
【表２】
0005625340.tif 000003
【０１１６】
【表３】
0005625340.tif 000004
【０１１７】
【表４】
0005625340.tif 000005
【０１１８】
なお表１には、それぞれの樹脂の充填時、すなわち図９Ａ，図９Ｂを用いて説明したディスペンサを使って充填する際の温度（ステージ温度）を、硬化条件と共に示している。
【０１１９】
前記第１の実施形態の一変形例による半導体装置２０Ｃを図１７に示す。
【０１２０】
図１７を参照するに、本変形例は、先に図１５Cに於いて示した構造に対応して、封止部材３８の接合部３８Ａが、当該封止部材３８の外縁３８ｅから、矢印で示すように内側に寄った位置に形成されている。
【０１２１】
かかる構成では、前記接合部３８Ａは、前記配線基板２１の外縁２１ｅから内側に寄った位置に形成されている。
【０１２２】
このように配線基板２１の外縁２１ｅから内側に寄った位置において封止部材３８を前記配線基板２１に接合することにより、封止部材３８と配線基板２１の熱膨張係数差に起因する配線基板２１の反りの問題を軽減することができる。
【０１２３】
このような構成は、前記導電パタ―ン２５によりアンダーフィル樹脂２３の拡がりが阻止される結果、チップ型容量素子２４などの受動素子を半導体素子２２の近傍に、すなわち実装領域２２Ｍの直近に配置できるため、前記封止部材３８の接合部３８Ａの接合のための領域を配線基板２１の表面に確保でき、その結果、可能となったものである。
【０１２４】
図１８Ａ，図１８Ｂは、本実施形態の半導体装置の他の変形例による半導体装置２０Ｄ，２０Ｅをそれぞれ示し、図１８Ｃおよび図１８Ｄは、それぞれ前記図１８Ａ中、線Ｇ−Ｇ’およびに線Ｈ−Ｈ’に沿った断面を、図１８Ｅは、図１８Ｂ中、線Ｉ−Ｉ’に沿った断面を示す。
【０１２５】
図１８Ａを参照するに、本変形例では前記導電パタ―ン２５，２６の一部が、前記チップ型容量素子２４が設けられる部分において、半導体素子２２の占有領域Ｃ４に向かって屈曲されており、その結果、チップ型容量素子２４を、図１８Ｃに示すように、前記半導体素子２２の直近に配設することができる。
【０１２６】
これにより、本実施形態では、半導体素子２２とチップ型容量素子２４との間の距離を最短化することができ、これに伴い、半導体素子２２とチップ型容量素子２４との間の配線の寄生インダクタンス或いは寄生キャパシタンスを低減し、半導体装置の電気特性をさらに向上させることができる。
【０１２７】
なお図１８Ａに示す変形例では、前記導電パタ―ン２５，２６は、前記チップ型容量素子２４の形成領域以外では、図１８Ｄに示すように前記半導体素子２２から離間して形成されている。
【０１２８】
このため先に図９Ａ，図９Ｂで説明したアンダーフィル樹脂の充填工程においても、アンダーフィル樹脂２３を、図１８Ａ中に矢印Ａ〜Ｄで示した位置のいずれからでも、ディスペンサ３１により注入することができる。
【０１２９】
図１８Ｂに示す構成では、前記導電パタ―ン２５，２６が直角に屈曲されており、図１８Ａに示す構成と同様にアンダーフィル樹脂２３を、図１８Ａ中に矢印Ａ〜Ｄで示した位置のいずれからでも、ディスペンサ３１により注入することが可能であるが、前記導電パタ―ン２５，２６が直角に屈曲されている結果、図１８Ｅに示すように前記チップ型容量素子２４の形成位置以外では、ディスペンサ３１による注入位置選択の際の自由度が、図１８Ａの構成に比べて向上する。
【０１３０】
また図１８Ａ，１８Ｂに示す変形例では、半導体素子２２のうち、熱応力の集中が発生しやすい角部において、厚いアンダーフィル樹脂層２３を形成することができ、半導体装置全体の機械的および電気的な安定性および信頼性が向上する。この観点からは、前記図１８Ａの構成の方が、前記半導体素子２２の角部において半導体素子２２を支持するアンダーフィル樹脂２３の量を増大させることができ、より好ましい。
【０１３１】
また図１８Ａに示す構成では、前記導電パタ―ン２５，２６は屈曲しながらも、互いに平行な関係を維持するため、図１８Ａに示すように多数のチップ型容量素子２４を任意の位置に配置することができる。
【０１３２】
図１９は、本実施形態のさらなる変形例による半導体装置２０Ｆを示す。
【０１３３】
本実施形態の変形例の如く、外側の導電パタ―ン２６は、チップ型容量素子２４の形成位置にのみ形成した不連続な形状に形成することもできる。
【０１３４】
［第２の実施形態］
第２の実施形態による半導体装置４０の製造方法を、図２０Ａ，図２０Ｂ〜図２５Ａ，図２５Ｂに示す。尚、図２０Ｂ〜図２５Ｂは、線Ｊ−Ｊ’（図７Ｂ参照）に沿った断面図を示す。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１３５】
図２０Ａ，図２０Ｂ〜図２５Ａ，図２５Ｂに示す工程は、先の図５Ａ，図５Ｂ〜図７Ａ，図７Ｂの工程と同じであり、図２２Ａおよび図２２Ｂに示すように、前記配線基板２１の上側主面２１Ａ上において、電極パッド２１ａの配列を囲む実装領域２１Ｍ（図１９Ａ参照）を囲んで、第１の導電パタ―ン２５および第２の導電パタ―ン２６が、半田パタ―ンにより形成されている。
【０１３６】
また図２２Ａ，図２２Ｂに示す状態では、前記導電パタ―ン２５と導電パタ―ン２６との間に、チップ型容量素子２４が実装されている。
【０１３７】
本実施形態では、図２３Ａおよび図２３Ｂに示すように、ディスペンサ３１を使って前記配線基板２１の上側主面２１Ａのうち、電極パッド２１ａの配列が形成されたチップ占有領域Ｃ４にアンダーフィル樹脂４３が、必要量だけ滴下される。
【０１３８】
その後、図２４Ａおよび図２４Ｂに示すように、半導体素子２２が前記電極パッド２１ａに、フリップチップ実装される。このため前記アンダーフィル樹脂４３には、例えばアジピン酸、コハク酸、無水グルタル酸などのフラックス成分（活性成分）が添加されており、前記半導体チッ２２のバンプ電極２２ａとパッド電極２１ａの接合が促進される。前記アンダーフィル樹脂４３の必要量は、前記半導体素子２２が前記配線基板２１の上側主面２１Ａ上にフリップチップ実装された場合に、前記アンダーフィル樹脂４３が前記半導体素子２２と前記上側主面２１Ａとの間の隙間を充填し、かつ、必要に応じて半導体素子２２の側壁面を支持するフィレットが形成される量に設定される。
【０１３９】
本実施形態においても、導電パタ―ン２５のダム作用により、アンダーフィル樹脂４３が、当該導電パタ―ン２５を乗り越えて外部に流出することはない。
【０１４０】
さらに図２４Ａおよび図２４Ｂに示す状態で前記アンダーフィル樹脂４３を硬化させることにより、図２５Ａおよび図２５Ｂに示す半導体装置４０が得られる。
【０１４１】
本実施形態によれば、アンダーフィル樹脂４３は、前記図９Ａおよび図９Ｂに示したように半導体素子２２を実装してから注入する必要がないため、図２６Ａ〜図２６Ｃの変形例に示すように、ダムとなる導電パタ―ン２５を前記半導体チップ２２の外周直近に、前記半導体素子２２の外周に接するように形成してもよい。
【０１４２】
尚、図２６Ｂおよび図２６Ｃは、図２６Ａ中、線Ｋ−Ｋ’および線Ｌ−Ｌ’に沿った断面を示す。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１４３】
このように前記導体パターン２５を前記半導体素子２２の外周直近に形成することにより、チップ型容量素子２４を半導体素子２２の直近に配置することができ、半導体素子２２とチップ型容量素子２４との間の配線の寄生インダクタンスや寄生キャパシタンスの効果をさらに低減することが可能となる。またこれに伴い、半導体装置４０Ａの電気特性をさらに向上させることができる。
【０１４４】
本実施形態においても、先の第１の実施形態の場合と同様に、図２５Ａおよび図２５Ｂに示す半導体装置４０、あるいは図２６Ａおよび図２６Ｂに示す半導体装置４０Ａ上に、先に図１５Ａ〜図１５Ｃに示す工程を施すことにより、封止部材３８および半田バンプ２１ｃを形成することができる。
【０１４５】
また本実施形態においても、先の実施形態と同様な様々な変形が可能である。
【０１４６】
［第３の実施形態］
前記各実施形態に於ける半導体装置の構成は、配線基板上におけるアンダーフィル樹脂の濡れ拡がりを抑制できるため、単一の配線基板上に多数の半導体素子を近接してフリップチップ実装するマルチチップモジュールに適用した場合に有効である。
【０１４７】
この様な第３の実施形態による半導体装置６０の構成を、図２７に示す。
【０１４８】
図２７を参照するに、配線基板２１上には、各々が、先の第１の実施形態による半導体装置２０〜２０Ｆ、あるいは第２の実施形態による半導体装置４０，４０Ａのいずれかよりなり、単一の半導体素子２２を含む複数の半導体装置要素６１Ａ〜６１Ｄが、行列状に配置されている。
【０１４９】
図２７に示される構成によれば、上下方向あるいは左右方向に隣接する一対の半導体チップ２２の間にもチップ型容量素子２４などの受動素子を配置することができ、マルチチップモジュール構成の半導体装置６０に対し、優れた電気特性を保証することができる。
【０１５０】
これに対し、各々の半導体装置要素６１Ａ〜６１Ｄが先に説明した導電パタ―ン２５，２６を有さない場合には、図２８あるいは図２９に示すようにアンダーフィル樹脂２３が各々の半導体素子２２から拡がってしまい、チップ型容量素子２４などの受動素子は、前記配線基板２１上に、前記複数の半導体素子を囲んで配置する外はなく、十分な個数のチップ型容量素子２４を配置できないため、電気特性が不安定となり易い。
【０１５１】
なお図２８，２９では便宜上、図２７に示す構成と同じ参照符号を使ってはいるが、これらの図面は本実施形態の半導体装置あるいはその変形例を示すものではない。
【０１５２】
図２０は、図２８に示す半導体装置６０の一変形例によるマルチチップ構成の半導体装置６０Ａを示す平面図である。
【０１５３】
図６０Ａを参照するに、本変形例では外側の導電パタ―ン２６が、上下および左右に隣接する半導体装置要素６１Ａ〜６１Ｄの間で共用されており、これにより、配線基板２１上における半導体装置要素６１Ａ〜６１Ｄの占有面積を低減することができる。
【０１５４】
［第４の実施形態］
先の各実施形態で説明した半導体装置の構成は、複数の異なった電源電圧を使う場合に拡張することができる。
【０１５５】
このような第４の実施形態による半導体装置８０を、図３１に示す。
【０１５６】
図３１に於いて、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１５７】
図３1を参照するに、前記配線基板２１上には、前記導電パタ―ン２５を囲繞して、前記導電パタ―ン２６に対応して導電パタ―ン２６１が形成されており、さらに前記導電パタ―ン２６１を囲繞してその外側に次の導電パタ―ン２６２が形成されており、前記導電パタ―ン２６２の外側にはこれを囲繞してさらに次の導電パタ―ン２６３が形成されており、前記導電パタ―ン２６３の外側にはこれを囲繞してさらに次の導電パタ―ン２６４が形成されている。
【０１５８】
このように、半導体装置８０にあっては、導電パタ―ン２６1〜２６4が前記導電パタ―ン２５を囲繞して同心的に形成されている。
【０１５９】
本第４の実施形態では、例えば前記導電パタ―ン２５に第１の電源電圧（電源１）を供給する場合、導電パタ―ン２６１には接地電圧（グランド）が供給され、導電パタ―ン２６２には第２の電源電圧（電源２）が供給され、導電パタ―ン２６３には接地電圧（グランド）が供給され、導電パタ―ン２６４には第２の電源電圧（電源２）が供給されるように構成される。
【０１６０】
このような各導電パタ―ン２５，２６１，２６２，２６３、２６４への電源電圧1，電源電圧２，電源電圧３および接地電圧の供給は、前記配線基板２１中の配線パタ―ン２１Ｖ（図４Ａ，図４Ｂを参照）により行うことができる。
【０１６１】
あるいは前記導電パタ―ン２５に接地電圧（グランド）を供給する場合には、導電パタ―ン２６１に第１の電源電圧（電源１）を供給し、導電パタ―ン２６２に接地電圧（グランド）を供給し、導電パタ―ン２６３に第２の電源電圧（電源２）を供給し、導電パタ―ン２６４に第接地電圧（グランド）を供給するように構成してもよい。
【０１６２】
この場合には、２種類の電源電圧を供給することになる。
【０１６３】
本実施形態でも前記チップ型容量素子２４などの受動素子は、前記導電パタ―ン２５と導電パタ―ン２６１の間、導電パタ―ン２６１と導電パタ―ン２６２の間、導電パタ―ン２６２と導電パタ―ン２６３の間、および導電パタ―ン２６３と導電パタ―ン２６４の間を架橋して設けられる。
【０１６４】
［第５の実施形態］
複数の電源電圧を使った第５の実施形態による半導体装置１００を、図３２に示す。
【０１６５】
半導体装置１００は、前記半導体装置２０の拡張に相当し、前記導電パタ―ン２６の外側に、図１４Ｂに示すと同様に、複数の多端子構成のセラミックキャパシタ３４が、半導体素子２２を挟んで図面上で左右に合対向して配置されている。
【０１６６】
本第５の実施形態では、先の半導体装置２０の場合と同様に、前記導電パタ―ン２５に電源電圧１（電源１）と接地電圧（グランド）の一方が供給され、前記パタ―ン２６に前記電源電圧１（電源１）と接地電圧（グランド）の他方が供給されるが、前記セラミックキャパシタ３４は、前記図１４Ｂにおける端子３４ａおよび３４ｂに電源電圧１（電源１）と接地電圧（グランド）をそれぞれ印加されるキャパシタ３４１と、前記端子３４ａおよび３４ｂに電源電圧２（電源２）と接地電圧（グランド）をそれぞれ印加されるキャパシタ３４２と、前記端子３４ａおよび３４ｂに電源電圧３（電源３）と接地電圧（グランド）をそれぞれ印加されるキャパシタ３４３と、を含み、これにより半導体装置１００では、電源電圧１、電源電圧２、および電源電圧３のそれぞれに、デカップリングキャパシタが設けられ、安定化が図られることになる。
【０１６７】
また当該半導体装置１００では、前記導電パタ―ン２６の外側に、前記チップ型容量素子２４と同様な二端子構成の複数のセラミックキャパシタ４４が、半導体素子２２を挟んで図面上で上下に合い対向して配置されている。前記複数のセラミックキャパシタ４４はキャパシタ４４１，４４２，４４３を含み、キャパシタ４４１は電源電圧１（電源１）および接地電圧（グランド）を供給され、キャパシタ４４２は電源電圧１（電源２）および接地電圧（グランド）を供給され、キャパシタ４４３は電源電圧１（電源３）および接地電圧（グランド）を供給され、これにより半導体装置１００では、電源電圧１、電源電圧２、および電源電圧３のさらなる安定化が図られることになる。
【０１６８】
［第６の実施形態］
複数の電源電圧（電源電圧１，電源電圧２）を適用した第６の実施形態による半導体装置の一部を図３３Ａ，図３３Ｂに示す。
【０１６９】
図３３Ａは、チップ型容量素子が実装される前の状態を、図３３Ｂはチップ型容量素子が実装された後の状態を示している。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１７０】
図３３Ａを参照するに、本実施形態では、前記導体パターン２５および導体パターン２６のいずれもが接地電圧（グランド）に設定され、前記導体パターン２５中には、前記配線基板２１上に形成され電源電圧１（電源１）が供給される電極パッド４５ａを露出するカットアウト２５ａ、および前記配線基板２１上に形成され電源電圧２（電源２）が供給される電極パッド４５ｂを露出するカットアウト２５ｂが形成されている。同様に前記導体パターン２６中には、前記配線基板２１上に形成され電源電圧１（電源１）が供給される電極パッド４６ａを露出するカットアウト２６ａ、および前記配線基板２１上に形成され電源電圧２（電源２）が供給される電極パッド４６ｂを露出するカットアウト２６ｂが形成されている。なお本実施形態でも、図示はしないが、前記導体パターン２５は半導体素子２２下のアンダーフィル樹脂２３の濡れ拡がりを阻止するダムを構成している。
【０１７１】
本実施形態では、前記導電パタ―ン２５上のカットアウト２５ａと導電パタ―ン２６上のカットアウト２６ａは、互い違いの関係に形成されており、これに伴い、電極パッド２５ａと電極パッド２５ｂも、互い違いの関係に形成されている。また同様にカットアウト２５ｂとカットアウト２６ｂも互い違いの関係に形成されており、これに伴い電極パッド４５ｂと電極パッド４６ｂも互い違いの関係に形成されている。
【０１７２】
図３３Ｂでは、前記配線基板２１上に端子１〜８を有する多端子構成のセラミックキャパシタが、チップ型容量素子５３Ａ，５３Ｂとして実装されている。より具体的には前記チップ型容量素子５３Ａが、その端子１と３をそれぞれ前記電極パッド４５ａに、端子６と８をそれぞれ前記電極パッド４６ａに、端子２，４を前記導体パターン２５に、さらに端子５，７を前記導体パタ―ン２６に、コンタクトさせて実装されている。また図３３では前記キャパシタ５３Ｂが、その端子１と３がそれぞれ前記電極パッド４５ａに、端子６と８がそれぞれ前記電極パッド４６ａに、端子２，４が前記導体パターン２５に、さらに端子５，７が前記導体パタ―ン２６にコンタクトするように実装されている。
【０１７３】
換言すると、図３３Ａ，図３３Ｂに示す構成では、電極パッド４５ａ，４６ａが、実装される多端子セラミックキャパシタ５３Ａの端子に対応した位置に形成されており、電極パッド４５ｂ，４６ｂが、実装される多端子セラミックキャパシタ５３Ｂの端子に対応した位置に形成されている。
【０１７４】
このような多端子チップ型容量素子５３Ａ，５３Ｂとしては、例えば株式会社村田製作所からＬＬＡシリーズとして市販のセラミックキャパシタを使うことができる。
【０１７５】
かかる構成により、電源電圧１の電源ラインにキャパシタ５３Ａが、また電源電圧２の電源ラインにキャパシタ５３Ｂが挿入され、それぞれの電圧変動が、これらのキャパシタにより、独立に、かつ効果的に吸収される。
【０１７６】
なお、図３３Ａ，図３３Ｂに示す構成において、電源電圧１と電源電圧２を一致させることにより、単一の電源電圧を用いた半導体装置を構成できる。
【０１７７】
図３３Ａ，図３３Ｂに示す実施形態の一変形例を、図３４Ａ，図３４Ｂに示す。
【０１７８】
図３４Ａを参照するに、前記電極パッド４５ａ，４５ｂ，４６ａ，４６ｂに加えて、前記配線基板２１上の導体パターン２５と導体パターン２６との間に、接地電圧が供給される電極パッド４７ａおよび前記電源電圧１（電源１）が供給される電極パッド４７ｂが形成されている。また前記配線基板２１上の導体パターン２５と導体パターン２６との間に、接地電圧が供給される電極パッド４７ｃおよび前記電源電圧２（電源２）が供給される電極パッド４７ｄが形成されている。
【０１７９】
なお本実施形態では、導電パタ―ン２５上のカットアウト２５ａと導電パタ―ン２６上のカットアウト２６ａは、互いに対称的な関係に形成されており、これに伴い、電極パッド４５ａと電極パッド４６ａも、互いに対称的な関係に形成されている。
同様に、導電パタ―ン２５上のカットアウト２５ｂと導電パタ―ン２６上のカットアウト２６ｂも、互いに対称的な関係に形成されており、これに伴い、電極パッド４５ｂと電極パッド４６ｂも、互いに対称的な関係に形成されている。
【０１８０】
図３４Ｂは、前記図３４Ａに示す電源パッド４５ａ，４６ａ，４５ｂ，４６ｂ，４７ａ，４７ｂ上に、端子１〜１０を有する多端子セラミックキャパシタ５３Ｃ，５３Ｄがチップ型容量素子として実装された状態を示す。
【０１８１】
図３４Ｂを参照するに、本変形例では前記チップ型容量素子５３Ｃは、その端子１および３をそれぞれ前記電極パッド４５ａに、端子５および７をそれぞれ前記電極パッド４６ａに、端子２および４を前記導電パタ―ン２５に、端子６および８を導電パタ―ン２６に、端子９および１０をそれぞれ電極パッド４７ａおよび４７ｂにコンタクトさせて実装されている。また本変形例では前記チップ型容量素子５３Ｄは、その端子１および３をそれぞれ前記電極パッド４５ｂに、端子５および７をそれぞれ前記電極パッド４６ｂに、端子２および４を前記導電パタ―ン２５に、端子６および８を導電パタ―ン２６に、端子９および１０をそれぞれ電極パッド４７ｃおよび４７ｄにコンタクトさせて実装されている。換言すると、図３４Ａ，図３４Ｂに示す構成では、電極パッド４５ａ，４６ａ，４７ａ，４７ｂが、実装される多端子セラミックキャパシタ５３Ｃの端子に対応した位置に形成されており、電極パッド４５ｂ，４６ｂ，４７ｃ，４７ｄが、実装される多端子セラミックキャパシタ５３Ｄの端子に対応した位置に形成されている。
【０１８２】
かかる構成によっても、電源電圧１の電源ラインにチップ型容量素子５３Ｃが、また電源電圧２の電源ラインにチップ型容量素子５３Ｄが挿入され、それぞれの電圧変動が、これらのキャパシタにより、独立に、かつ効果的に吸収される。
【０１８３】
このようなチップ型容量素子５５，５６としては、例えば株式会社村田製作所よりＬＬＭシリーズとして市販されているセラミックキャパシタを適用することができる。
【０１８４】
前記図３３Ａ，図３３Ｂに示す実施形態の更なる変形例を図３５Ａ，図３５Ｂに示す。
【０１８５】
図３５Ａを参照するに、本変形例では、前記電極パッド４６ａ，４６ｂの数が、それぞれ３個に増やされており、さらに前記配線基板２１上の導体パターン２５と導体パターン２６との間に、チップ型容量素子５３Ｅに対応して、接地電圧が供給される電極パッド４８ａおよび前記電源電圧１（電源１）が供給される電極パッド４８ｂが、図面上で左右に並んで形成されている。同様に本変形例では、前記配線基板２１上の導体パターン２５と導体パターン２６との間に、前記チップ型容量素子５３Ｅに対応して、電源電圧１（電源１）が供給される電極パッド４８ｃおよび接地電圧（グランド）が供給される電極パッド４８ｄが、図面上で左右に並んで形成されている。
【０１８６】
さらに本変形例では、前記配線基板２１上の導体パターン２５と導体パターン２６との間に、チップ型容量素子５３Ｆに対応して、電源電圧２（電源２）が供給される電極パッド４８ｅおよび接地電圧（グランド）が供給される電極パッド４８ｆが、図面上で左右に並んで形成されており、また前記配線基板２１上の導体パターン２５と導体パターン２６との間に、前記チップ型容量素子５３Ｆに対応して、電源電圧２（電源２）が供給される電極パッド４８ｇおよび前記接地電圧（グランド）が供給される電極パッド４８ｈが、図面上で左右に並んで形成されている。
【０１８７】
本変形例では、図３３Ａおよび図３３Ｂに示す実施形態と同様に、導体パターン２５中に形成されるカットアウト２５ａと導体パターン２６中に形成されるカットアウト２６ａが互い違いの関係に形成され、これに伴って電極パターン４５ａと電極パターン４６ａも、互い違いの関係に形成される。またカットアウト２５ｂとカットアウト２６ｂも互い違いの関係に形成され、これに伴って電極パターン４５ｂと電極パターン４６ｂも互い違いの関係に形成される。
【０１８８】
図３５Ｂを参照するに、本変形例では前記チップ型容量素子５３Ｅは、その端子１，３，５を前記導体パターン２５にコンタクトさせ、端子２，４をそれぞれ前記電極パッド４５ａにコンタクトさせ、端子６，８，１０をそれぞれ前記電極パッド４６ａにコンタクトさせ、端子７および９を前記導電パタ―ン２６にコンタクトさせ、端子１１および１２をそれぞれ端子４８ａ，４８ｂにコンタクトさせ、端子１３，１４をそれぞれ端子４８ｃ、４８ｄにコンタクトさせて実装されている。また本変形例では前記チップ型容量素子５３Ｆは、その端子１，３，５を前記導体パターン２５にコンタクトさせ、端子２，４をそれぞれ前記電極パッド４５ｂにコンタクトさせ、端子６，８，１０をそれぞれ前記電極パッド４６ｂにコンタクトさせ、端子７および９を前記導電パタ―ン２６にコンタクトさせ、端子１１および１２をそれぞれ端子４８ｅ，４８ｆにコンタクトさせ、端子１３，１４をそれぞれ端子４８ｇ，４８ｈにコンタクトさせて実装されている。
【０１８９】
換言すると、図３５Ａ，図３５Ｂに示す構成では、電極パッド４５ａ，４６ａ，４８ａ〜４８ｄが、実装される多端子セラミックキャパシタ５３Ｅの端子に対応した位置に形成されており、電極パッド４５ｂ，４６ｂ，４８ｅ〜４８ｈが、実装される多端子セラミックキャパシタ５３Ｆの端子に対応した位置に形成されている。
【０１９０】
かかる構成によれば、電源電圧１の電源ラインにチップ型容量素子５３Ｅが、また電源電圧２の電源ラインにチップ型容量素子５３Ｆが挿入され、それぞれの電圧変動が、これらのキャパシタにより、独立に、かつ効果的に吸収される。
【０１９１】
このようなチップ型容量素子５３Ｅ，５３Ｆとしては、前記村田製作所製のセラミックキャパシタを適用することができる。
【０１９２】
前記図３３Ａ，図３３Ｂに示す実施形態の更なる変形例を、図３６Ａ，図３６Ｂに示す。
【０１９３】
図３６Ａを参照するに、本変形例では、前記電極パッド４５ａ，４５ａ，４６ａ，４６ｂの数が、それぞれ３個に増やされており、さらに前記配線基板２１上の導体パターン２５と導体パターン２６との間に、チップ型容量素子５３Ｅに対応して、接地電圧が供給される電極パッド４８ａおよび前記電源電圧１（電源１）が供給される電極パッド４８ｂが、図面上で左右に並んで形成されている。同様に本変形例では、前記配線基板２１上の導体パターン２５と導体パターン２６との間に、前記チップ型容量素子５３Ｅに対応して、電源電圧１（電源１）が供給される電極パッド４８ｃおよび接地電圧（グランド）が供給される電極パッド４８ｄが、図面上で左右に並んで形成されている。
【０１９４】
さらに本変形例では、前記配線基板２１上の導体パターン２５と導体パターン２６との間に、チップ型容量素子５３Ｆに対応して、電源電圧２（電源２）が供給される電極パッド４８ｅおよび接地電圧（グランド）が供給される電極パッド４８ｆが、図面上で左右に並んで形成されており、また前記配線基板２１上の導体パターン２５と導体パターン２６との間に、前記チップ型容量素子５３Ｆに対応して、電源電圧２（電源２）が供給される電極パッド４８ｇおよび前記接地電圧（グランド）が供給される電極パッド４８ｈが、図面上で左右に並んで形成されている。
【０１９５】
本変形例では、図３３Ａおよび図３３Ｂに示す実施形態と同様に、導体パターン２５中に形成されるカットアウト２５ａと導体パターン２６中に形成されるカットアウト２６ａが互い違いの関係に形成され、これに伴って電極パターン４５ａと電極パターン４６ａも、互い違いの関係に形成される。またカットアウト２５ｂとカットアウト２６ｂも互い違いの関係に形成され、これに伴って電極パターン４５ｂと電極パターン４６ｂも互い違いの関係に形成される。
【０１９６】
図３５Ｂを参照するに、本変形例では前記チップ型容量素子５３Ｇは、その端子１，３，５を前記導体パターン２５にコンタクトさせ、端子２，４，６をそれぞれ前記電極パッド４５ａにコンタクトさせ、端子７，９，１１をそれぞれ前記電極パッド４６ａにコンタクトさせ、端子８，１０，１２を前記導電パタ―ン２６にコンタクトさせ、端子１３および１４をそれぞれ端子４８ａ，４８ｂにコンタクトさせ、端子１５，１６をそれぞれ端子４８ｃ、４８ｄにコンタクトさせて実装されている。また本変形例では前記チップ型容量素子５３Ｈは、その端子１，３，５を前記導体パターン２５にコンタクトさせ、端子２，４，６をそれぞれ前記電極パッド４５ｂにコンタクトさせ、端子７，９，１１をそれぞれ前記電極パッド４６ｂにコンタクトさせ、端子８，１０，１２前記導電パタ―ン２６にコンタクトさせ、端子１３および１４をそれぞれ端子４８ｅ，４８ｆにコンタクトさせ、端子１５，１６をそれぞれ端子４８ｇ，４８ｈにコンタクトさせて実装されている。換言すると、図３６Ａ，図３６Ｂに示す構成では、電極パッド４５ａ，４６ａ，４８ａ〜４８ｄが、実装される多端子セラミックキャパシタ５３Ｇの端子に対応した位置に形成されており、電極パッド４５ｂ，４６ｂ，４８ｅ〜４８ｈが、実装される多端子セラミックキャパシタ５３Ｈの端子に対応した位置に形成されている。
【０１９７】
かかる構成によれば、電源電圧１の電源ラインにチップ型容量素子５３Ｇが、また電源電圧２の電源ラインにチップ型容量素子５３Ｈが挿入され、それぞれの電圧変動が、これらのキャパシタにより、独立に、かつ効果的に吸収される。このようなチップ型容量素子５３Ｇ，５３Ｈとしては、例えば株式会社村田製作所よりＬＬＫシリーズとして市販のセラミックキャパシタを使うことができる。
【０１９８】
図３７Ａは、前記図３６Ｂの半導体装置を、半導体素子２２およびアンダーフィル樹脂２３の一部まで含めて示し、図３７Ｂ〜図３７Ｅは、それぞれ図３７Ａに示す線Ｍ−Ｍ’，線Ｎ−Ｎ’，線Ｏ−Ｏ’および線Ｐ−Ｐ’に沿った断面を示す。
【０１９９】
ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０２００】
図３７Ｂ〜図３７Ｄを参照するに、本実施形態では前記配線基板２１中に形成される内部配線２１Ｖが、接地電圧（グランド）を供給される電源パタ―ン２１Ｖ１と電源電圧１を供給される電源パタ―ン２１Ｖ２の外に、前記電源パタ―ン２１Ｖ２の下に、電源電圧２（電源２）を供給される電源パタ―ン２１Ｖ３を含んでおり、前記電源パタ―ン２１Ｖ３は、図３７Ｄに示すビアプラグ２１ｖ３を介して、前記半導体素子２２の電極パッド２１ａの一つに接続される。
【０２０１】
図３７Ｂでは、前記キャパシタ５３Ｇの端子４に対応する半田パタ―ンＳ４が電極パタ―ン４５ａ上に形成されており、前記電極パタ―ン４５ａは前記電源パタ―ン２１Ｖ２に接続されている。また先の各実施形態と同様に、本実施形態でも、導電パタ―ン２５を構成する半田パタ―ンが電極パッド２５Ａ上に形成され、アンダーフィル樹脂２３の濡れ拡がりを阻止するダムを構成している。また前記キャパシタ５３Ｇの端子１０に対応する半田パタ―ンＳ１０が、前記導体パターン２６を構成する半田パタ―ンに接続され融合している。
【０２０２】
一方、図３７Ｃでは、導電パタ―ン２５，２６が先の各実施形態と同様に形成されており、導電パタ―ン２５が前記アンダーフィル樹脂２３の濡れ拡がりを阻止するダムを構成している。
【０２０３】
また図３７Ｃでは、前記導電パタ―ン２５，２６の間に、前記キャパシタ５３Ｇの端子１５，１６に対応する半田パタ―ンＳ１５，Ｓ１６が形成されており、前記半田パタ―ンＳ１５は対応する電極パターン４８ｃを介して電源パタ―ン２１Ｖ１に接続されており、半田パタ―ンＳ１６は、対応する電極パターン４８ｄを介して電源パタ―ン２１Ｖ２に接続されている。
【０２０４】
さらに図３７Ｄに示す構成にあっては、導電パタ―ン２５，２６が先の各実施形態と同様に形成されており、導電パタ―ン２５が、やはり前記アンダーフィル樹脂２３の濡れ拡がりを阻止するダムを構成している。
【０２０５】
図３７Ｄに示す構成にあっては、更に、前記導電パタ―ン２５，２６の間に、前記キャパシタ５３Ｈの端子３および９に対応する半田パタ―ンＳ３，Ｓ９が形成されており、前記半田パタ―ンＳ３は、前記導電パタ―ン２５を構成する半田パタ―ンに接続され融合しており、一方、前記半田パタ―ンＳ９は、対応する電極パターン４６ｂを介して電源パタ―ン２１Ｖ３に接続されている。
【０２０６】
図３７Ｅに示す構成にあっては、導電パタ―ン２５，２６は見えないが、前記キャパシタ５３Ｇの端子１３に対応する半田パタ―ンＳ１３が、電源電圧１（電源１）が供給される電源パタ―ン２１Ｖ２に接続され、前記キャパシタ５３Ｇの端子１５に対応する半田パタ―ンＳ１５が、接地電圧１（グランド）が供給される電源パタ―ン２１Ｖ１に接続され、前記キャパシタ５３Ｈの端子１３に対応する半田パタ―ンＳ１３が、電源電圧２（電源２）が供給される電源パタ―ン２１Ｖ３に接続され、前記キャパシタ５３Ｈの端子１５に対応する半田パタ―ンＳ１５が、接地電圧１（グランド）が供給される電源パタ―ン２１Ｖ１に接続されている。
【０２０７】
以上、様々な実施形態について説明してきたが、本発明は更なる変形が可能である。
【０２０８】
例えば使用するアンダーフィル樹脂２３の種類により、図３８に示すように導体パタ―ン２５，２６を、それぞれ複数の、相互に分離した部材２５1〜２５4および２６1〜２６4より構成することができる。濡れ拡がり性の低い樹脂を前記アンダーフィル樹脂２３として使う場合、あるいは導体パタ―ン２５を構成する半田との濡れ性が低い樹脂を前記アンダーフィル樹脂２３として使い場合には、図３８に示す構成であっても、アンダーフィル樹脂の濡れ拡がりを抑制することが可能である。
【０２０９】
また半導体装置が、チップ型容量素子２４が半導体素子２２の一方の側、あるいは特定の側にのみ形成される場合には、図３９に示すように導体パターン２５，２６を、チップ型容量素子２４が形成される側のみに形成してもよい。
【０２１０】
さらに本発明は、前記シングルチップ構成あるいはマルチチップ構成の半導体装置、あるいはシステムインパッケージのみならず、図４０Ａおよび図４０Ｂに示すように、前記配線基板２１の代わりに別の半導体素子１１１を使い、その上に例えば図3Ａ，図３Ｂの構成、あるいは図２７の構成を形成し、チップオンチップ構成の半導体装置を形成することも可能である。
【０２１１】
更に前記各実施形態で説明した半導体装置を用い、図４０Ｃに示すように、先の実施形態のいずれかの半導体装置上に、さらに別の半導体パッケージを実装したパッケージオンパッケージ構造の半導体装置を形成することも可能である。
【０２１２】
図４０Ｃに示す例では、前記別の半導体パッケージは配線基板５０１とその上に実装され樹脂５０３で封止された半導体素子５０２を含み、前記半導体素子５０２は前記配線基板５０１にボンディングワイヤ５０４にて配線されている。図示の例では、別の半導体パッケージは、前記配線基板２１上に、半田バンプ５０５により実装されている。
【０２１３】
さらに図４０Ｄに示すように、先の各実施形態で説明した半導体装置において、配線基板２１の代わりに実装基板（マザーボード）６０１を使い、ベアチップ実装の電子装置を構成することも可能である。
【０２１４】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
基板と、
前記基板の主面上にフリップチップ状態で搭載された半導体素子と、
前記基板の主面のうち、前記半導体素子の少なくとも一の縁部に沿って配設された第１の導電パタ―ンと、
前記基板の主面上に於いて、前記第１の導電パタ―ンから離間し、かつ前記第１の導電パタ―ンに沿って配設された第２の導電パタ―ンと、
前記基板の主面上に於いて、前記第１の導電パタ―ンと第２の導電パタ―ンとの間の橋絡状態をもって配置された受動素子と、
前記基板と前記半導体チップとの間の空間を充填する樹脂層と、
を含み、
前記樹脂層は、前記基板の主面に於いて、前記半導体素子と前記第１の導電パタ―ンとの間に延在することを特徴とする半導体装置。
（付記２）
前記第１の導電パタ―ンは、前記半導体素子を囲繞していることを特徴とする付記１記載の半導体装置。
（付記３）
前記第２の導電パタ―ンは、前記第１の導電パタ―ンを囲繞していることを特徴とする付記１または２記載の半導体装置。
（付記４）
前記第２の導電パタ―ンは、前記第１の導電パタ―ンを全体として囲繞する複数の部材より構成されることを特徴とする付記１または２記載の半導体装置。
（付記５）
前記第１の導電パタ―ンは、前記半導体素子の外縁に一致して延在することを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置。
（付記６）
前記第１の導電パタ―ンは、前記半導体素子に近接して延在する第１の部分と、前記半導体素子から離間して延在する第２の部分と、前記第１の部分と前記第２の部分を接続する屈曲部とを有し、前記第２の導体パターンは前記第１の導体パターンに平行して延在し、前記受動素子は、前記第１の導電パタ―ンの第１の部分に形成されることを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置。
（付記７）
前記屈曲部では前記第１の導電パタ―ンは直角に屈曲することを特徴とする付記６記載の半導体装置。
（付記８）
前記屈曲部では前記第１の導電パタ―ンは、前記第１の部分から前記第２の部分へと漸移することを特徴とする付記６記載の半導体装置。
（付記９）
前記第１の導電パタ―ンは、前記半導体チップを全体として囲繞する複数の部材より構成されることを特徴とする付記１記載の半導体装置。
（付記１０）
前記第１の導電パタ―ンと前記第２の導電パタ―ンの一方には電源電圧が供給され、他方には接地電圧が供給されることを特徴とする付記１〜９のうち、いずれか一項記載の半導体装置。
（付記１１）
前記受動素子は、第１の端子と第２の端子を有する二端子素子であり、前記受動素子は、前記第１の端子が前記第１の導電パタ―ンに、前記第２の端子が前記第２の導電パタ―ンに接続された状態で実装されていることを特徴とする付記１０記載の半導体装置。
（付記１２）
前記第１の導電部材および前記第２の導電部材は、それぞれ前記第１の導電部材の他の部分および前記第２の導電部材の他の部分よりも幅広の第１の接続部および第２の接続部を含み、前記受動素子は、前記第１の端子を前記第１の接続部に、前記第２の端子を前記第２の接続部に接続して実装されていることを特徴とする付記１１記載の半導体装置。
（付記１３）
前記第１の導電パタ―ンと前記第２の導電パタ―ンの一方には第１の電源電圧が供給され、他方には接地電圧が供給され、さらに前記第２の導電部材の外側には、第３の電源電圧が供給される別の受動素子が配置されていることを特徴とする付記１〜９のうち、いずれか一項記載の半導体装置。
（付記１４）
前記第１の導電パタ―ンと前記第２の導電パタ―ンのいずれにも接地電圧が供給され、前記第１の導電パタ―ンには、前記基板表面を露出する複数のカットアウトが、それぞれ、前記基板表面上に形成され電源電圧を供給される第１の電極パッドを露出するように形成されており、前記第２の導電パタ―ンには、前記基板表面を露出する複数のカットアウトが、それぞれ、前記基板表面上に形成され前記電源電圧を供給される第２の電極パッドを露出するように形成されており、前記基板上には、前記受動素子として、第１の側縁部に前記第１の導電パタ―ンに接続される複数の第１の接地端子と、前記第１の電極パッドに接続される複数の第１の電源端子とが交互に配列され、前記第１の側縁部に対向する第２の側縁部に、前記第２の導電パタ―ンに接続される複数の第２の接地端子と、前記第２の電極パッドに接続される複数の第２の電源端子が交互に配列された多端子キャパシタが、前記複数の第１の接地端子が前記第１の導電パタ―ンに接続され、前記複数の第１の電源端子が、対応する複数の前記第１の電極パッドに接続され、前記複数の第２の接地端子が前記第２の導電パタ―ンに接続され、前記複数の第２の電源端子が、対応する複数の前記第２の電極パッドに接続された状態で、実装されていることを特徴とする付記１〜９のうち、いずれか一項記載の半導体装置。
（付記１５）
前記第１の導電パタ―ンと前記第２の導電パタ―ンのいずれにも接地電圧が供給され、前記第１の導電パタ―ンには、前記基板表面を露出する複数の第１のカットアウトが、それぞれ、前記基板表面上に形成され第１の電源電圧を供給される第１の電極パッドを露出するように形成されており、前記第２の導電パタ―ンには、前記基板表面を露出する複数の第２のカットアウトが、それぞれ、前記基板表面上に形成され前記第１の電源電圧を供給される第２の電極パッドを露出するように形成されており、
前記第１の導電パタ―ンには、前記基板表面を露出する複数の第３のカットアウトが、それぞれ、前記基板表面上に形成され第２の電源電圧を供給される第３の電極パッドを露出するように形成されており、前記第２の導電パタ―ンには、前記基板表面を露出する複数の第４のカットアウトが、それぞれ、前記基板表面上に形成され前記第２の電源電圧を供給される第４の電極パッドを露出するように形成されており、
前記基板上には、前記受動素子として、第１の側縁部に前記第１の導電パタ―ンに接続される複数の第１の接地端子と、前記第１の電極パッドに接続される複数の第１の電源端子とが交互に配列され、前記第１の側縁部に対向する第２の側縁部に、前記第２の導電パタ―ンに接続される複数の第２の接地端子と、前記第２の電極パッドに接続される複数の第２の電源端子が交互に配列された第１の多端子キャパシタが、前記複数の第１の接地端子が前記第１の導電パタ―ンに接続され、前記複数の第１の電源端子が、対応する複数の前記第１の電極パッドに接続され、前記複数の第２の接地端子が前記第２の導電パタ―ンに接続され、前記複数の第２の電源端子が、対応する複数の前記第２の電極パッドに接続された状態で、実装されており、
前記基板上にはさらに、前記受動素子として、第３の側縁部に前記第１の導電パタ―ンに接続される複数の第３の接地端子と、前記第３の電極パッドに接続される複数の第３の電源端子とが交互に配列され、前記第３の側縁部に対向する第４の側縁部に、前記第２の導電パタ―ンに接続される複数の第４の接地端子と、前記第２の電極パッドに接続される複数の第４の電源端子が交互に配列された第２の多端子キャパシタが、前記複数の第３の接地端子が前記第１の導電パタ―ンに接続され、前記複数の第３の電源端子が、対応する複数の前記第３の電極パッドに接続され、前記複数の第４の接地端子が前記第２の導電パタ―ンに接続され、前記複数の第４の電源端子が、対応する複数の前記第４の電極パッドに接続された状態で、実装されていることを特徴とする付記１〜９のうち、いずれか一項記載の半導体装置。
（付記１６）
前記第２の導電パタ―ンの外側には、複数の導電パタ―ンが前記第２の導電パタ―ンを囲繞して同心的に形成されており、前記複数の導電パタ―ンには、接地電圧と電源電圧が交互に供給され、前記電源電圧は、各導電パタ―ンで異なっており、前記第２の導電パタ―ンおよび前記複数の導電パタ―ンには、任意の導電パタ―ンと、その外側に隣接する導電パタ―ンとの間に、受動素子が橋絡状態をもって配置されていることを特徴とする付記１〜９のうち、いずれか一項記載の半導体装置。
（付記１７）
前記基板上には接合部を有する封止部材が、前記接合部を前記基板の主面に接合した状態で、また前記半導体チップの上主面に接合した状態で実装されており、前記接合部は、前記基板の外縁よりも内側に寄った位置において前記基板の主面に接合されることを特徴とする付記１〜１６のうち、いずれか一項記載の半導体装置。
（付記１８）
基板と、
前記基板の主面上にフリップチップ状態で搭載された複数の半導体素子と、
前記基板の主面のうち、前記複数の半導体素子の各々を囲繞して配設された第１の導電パタ―ンと、
前記基板の主面上、前記各々の半導体素子について、前記第１の導電パタ―ンから離間し、かつ前記第１の同導電素子を囲繞して配設された第２の導電パタ―ンと、
前記基板上、前記各々の半導体素子について、前記第１の導電パタ―ンと前記第２の導電パタ―ンとの間を架橋して配置された受動素子と、
前記各々の半導体チップについて、前記基板と当該半導体素子との間の空間を充填する樹脂層と、
を含み、
前記各々の半導体素子について、前記樹脂層は、前記基板の主面のうち、前記第１の導電パタ―ンが囲繞する領域に限定されることを特徴とする半導体装置。
（付記１９）
基板の主面上に於ける、半導体素子の実装領域の近傍に、第１の導電パタ―ン及び第２の導体パターンを形成する工程と、
前記第１の導電パタ―ンと第２の導体パターンとの間に、受動素子を、橋絡状態をもって配置する工程と、
前記実装領域に、半導体素子をフリップチップ実装する工程と、
前記基板と前記半導体素子との間に樹脂を充填する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記２０）
基板の主面上に於ける、半導体素子の実装領域の近傍に、第１の導電パタ―ン及び第２の導体パターンを形成する工程と、
前記第１の導電パタ―ンと第２の導体パターンとの間に、受動素子を、橋絡状態をもって配置する工程と、
前記実装領域上に樹脂を塗布する工程と、
前記実装領域に、半導体素子をフリップチップ実装する工程と
を含むことを特徴とする半導体装置の製造方法。
【符号の説明】
【０２１５】
１０，２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０Ｆ，４０，４０Ａ，６０，８０，１００  半導体装置
１１，２１  配線基板
１１Ａ，２１Ａ  上側主面
１１Ｂ，２１Ｂ  下側主面
１１ａ1，１１ａ2，１１ｂ，２１ａ，２１ｂ，２５Ａ，２６Ａ  電極パッド
１２，２２  半導体素子
１３，２３，４３  アンダーフィル樹脂
１４，２４，２４1〜２４6，４４1〜４４3  受動素子
１４Ａ，１４Ｂ  電極
１４Ｃ，２４Ｃ  セラミックキャパシタ本体
１５Ａ，１５Ｂ  半田
１５ａ，１５ｂ  半田延出部
２１Ｍ  実装領域
２１Ｖ  内部配線
２１Ｖ1，２１Ｖ2，２１Ｖ3  電源パタ―ン
２１ｖ1，２１ｖ2  ビアプラグ
２１ｅ  配線基板縁部
２２ａ  半田バンプ
２４Ａ，２４Ｂ，３４ａ，３４ｂ，４５ａ〜４８ａ，４５ｂ〜４８ｂ，４８ｃ〜４８ｈ  電極
２４ｃ，２４ｄ  キャパシタ電極
２５  第１の導電パタ―ン
２５ａ，２５ｂ，２６ａ，２６ｂ  カットアウト
２６，２６1  第２の導電パタ―ン
２６2〜２６4  外側導電パタ―ン
２５ＡＷ，２６ＡＷ  チップ型容量素子形成位置
２５Ｗ，２６Ｗ  幅広パタ―ン
３１  ディスペンサ
３４，３４1〜３４3５３Ａ，５３Ｂ，５３Ｃ，５３Ｄ，５３Ｅ，５３Ｆｍ５３Ｇ，５３Ｈ  多端子キャパシタ
３５  ＤＲＡＭ
３６，３９  接着剤
３８  封止部材
３８ｅ  封止部材縁部
３８Ａ  接合部
６１Ａ〜６１Ｄ  半導体装置要素
【図１Ａ】
0005625340.tif 000006
【図１Ｂ】
0005625340.tif 000007
【図２Ａ】
0005625340.tif 000008
【図２Ｂ】
0005625340.tif 000009
【図３Ａ】
0005625340.tif 000010
【図３Ｂ】
0005625340.tif 000011
【図４Ａ】
0005625340.tif 000012
【図４Ｂ】
0005625340.tif 000013
【図４Ｃ】
0005625340.tif 000014
【図５Ａ】
0005625340.tif 000015
【図５Ｂ】
0005625340.tif 000016
【図６Ａ】
0005625340.tif 000017
【図６Ｂ】
0005625340.tif 000018
【図７Ａ】
0005625340.tif 000019
【図７Ｂ】
0005625340.tif 000020
【図８Ａ】
0005625340.tif 000021
【図８Ｂ】
0005625340.tif 000022
【図９Ａ】
0005625340.tif 000023
【図９Ｂ】
0005625340.tif 000024
【図１０Ａ】
0005625340.tif 000025
【図１０Ｂ】
0005625340.tif 000026
【図１１Ａ】
0005625340.tif 000027
【図１１Ｂ】
0005625340.tif 000028
【図１１Ｃ】
0005625340.tif 000029
【図１３Ａ】
0005625340.tif 000030
【図１３Ｂ】
0005625340.tif 000031
【図１４Ａ】
0005625340.tif 000032
【図１４Ｂ】
0005625340.tif 000033
【図１４Ｃ】
0005625340.tif 000034
【図１５Ａ】
0005625340.tif 000035
【図１５Ｂ】
0005625340.tif 000036
【図１５Ｃ】
0005625340.tif 000037
【図１７】
0005625340.tif 000038
【図１８Ａ】
0005625340.tif 000039
【図１８Ｂ】
0005625340.tif 000040
【図１８Ｃ】
0005625340.tif 000041
【図１８Ｄ】
0005625340.tif 000042
【図１８Ｅ】
0005625340.tif 000043
【図１９】
0005625340.tif 000044
【図２０Ａ】
0005625340.tif 000045
【図２０Ｂ】
0005625340.tif 000046
【図２１Ａ】
0005625340.tif 000047
【図２１Ｂ】
0005625340.tif 000048
【図２２Ａ】
0005625340.tif 000049
【図２２Ｂ】
0005625340.tif 000050
【図２３Ａ】
0005625340.tif 000051
【図２３Ｂ】
0005625340.tif 000052
【図２４Ａ】
0005625340.tif 000053
【図２４Ｂ】
0005625340.tif 000054
【図２５Ａ】
0005625340.tif 000055
【図２５Ｂ】
0005625340.tif 000056
【図２６Ａ】
0005625340.tif 000057
【図２６Ｂ】
0005625340.tif 000058
【図２６Ｃ】
0005625340.tif 000059
【図２７】
0005625340.tif 000060
【図２８】
0005625340.tif 000061
【図２９】
0005625340.tif 000062
【図３０】
0005625340.tif 000063
【図３１】
0005625340.tif 000064
【図３２】
0005625340.tif 000065
【図３３Ａ】
0005625340.tif 000066
【図３３Ｂ】
0005625340.tif 000067
【図３４Ａ】
0005625340.tif 000068
【図３４Ｂ】
0005625340.tif 000069
【図３５Ａ】
0005625340.tif 000070
【図３５Ｂ】
0005625340.tif 000071
【図３６Ａ】
0005625340.tif 000072
【図３６Ｂ】
0005625340.tif 000073
【図３７Ａ】
0005625340.tif 000074
【図３７Ｂ】
0005625340.tif 000075
【図３７Ｃ】
0005625340.tif 000076
【図３７Ｄ】
0005625340.tif 000077
【図３７Ｅ】
0005625340.tif 000078
【図３８】
0005625340.tif 000079
【図３９】
0005625340.tif 000080
【図４０Ａ】
0005625340.tif 000081
【図４０Ｂ】
0005625340.tif 000082
【図４０Ｃ】
0005625340.tif 000083
【図４０Ｄ】
0005625340.tif 000084
【図２Ｃ】
0005625340.tif 000085
【図１２】
0005625340.tif 000086
【図１６Ａ】
0005625340.tif 000087
【図１６Ｂ】
0005625340.tif 000088
【図１６Ｃ】
0005625340.tif 000089