(57)【特許請求の範囲】
【請求項１】
第１の半導体素子と、当該第１の半導体素子に当該第１の半導体素子とは異なる第２の半導体素子と、を備えた半導体装置の製造方法において、
前記第１の半導体素子の製造途中に、当該第１の半導体素子の基板のおもて面に形成された第１の酸化膜の上に、前記第２の半導体素子を、当該第２の半導体素子のおもて面に形成された第２の酸化膜が、当該第１の酸化膜と接するようにして積載する積載工程と、
前記第１の半導体素子に前記第２の半導体素子が積載された状態で、前記第１の半導体素子のおもて面および前記第２の半導体素子のおもて面と逆側の面に絶縁膜を選択的に形成し、かつ当該絶縁膜によって前記第１の半導体素子に前記第２の半導体素子を固着させる固着工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記積載工程は、前記第２の半導体素子を前記第１の半導体素子の前記第１の酸化膜に軽く押し当てることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記固着工程においては、前記第２の半導体素子を前記絶縁膜で覆うことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記固着工程の後に、
前記絶縁膜が形成された、前記第１の半導体素子のおもて面および前記第２の半導体素子のおもて面と逆側の面に、金属膜を選択的に形成する金属膜形成工程を含むことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
前記固着工程と前記金属膜形成工程との間に、前記絶縁膜の所定の位置に開口部を形成する開口部形成工程を含み、
前記金属膜形成工程においては、前記開口部において、前記第１の半導体素子と前記第２の半導体素子との一部が、電気的に接続されることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記積載工程の前に、
前記基板にイオン注入および熱処理を行って、前記第１の半導体素子を構成する所定の導電型の半導体領域を形成する半導体領域形成工程を含むことを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。
【請求項７】
前記積載工程の前に、
前記基板に前記第１の酸化膜を形成する酸化膜形成工程を含むことを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。
【請求項８】
前記半導体領域形成工程と前記積載工程との間に、
前記基板に前記第１の酸化膜を形成する酸化膜形成工程を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記固着工程の後に、
前記基板の裏面に研磨およびエッチングを行い、当該基板を薄板化する薄板化工程を含むことを特徴とする請求項１〜３、６または７のいずれか一つに記載の半導体装置の製造方法。
【請求項１０】
前記金属膜形成工程の後に、
前記基板の裏面に研磨およびエッチングを行い、当該基板を薄板化する薄板化工程を含むことを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項１１】
前記第１の半導体素子および前記第２の半導体素子を、単結晶半導体基板を用いて作成することを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置の製造方法。
【請求項１２】
前記第１の半導体素子が、絶縁ゲートバイポーラトランジスタであることを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置の製造方法。
【請求項１３】
前記第２の半導体素子が、ダイオードであることを特徴とする請求項１〜１２のいずれか一つに記載の半導体装置の製造方法。
【請求項１４】
前記第２の半導体素子が、温度検知用のダイオードであることを特徴とする請求項１〜１３のいずれか一つに記載の半導体装置の製造方法。
【請求項１５】
前記第２の半導体素子が、前記第１の半導体素子の余剰キャリアの掃き出しを補助するダイオードであることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１６】
前記第１の半導体素子と、前記第２の半導体素子とが、異なる材質の半導体であることを特徴とする請求項１〜１５のいずれか一つに記載の半導体装置の製造方法。
【請求項１７】
前記第２の半導体素子のバンドギャップが、前記第１の半導体素子のバンドギャップよりも広いことを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第２の半導体素子は、単結晶半導体基板のおもて面に所定の半導体領域および前記第２の酸化膜を形成し、前記第２の酸化膜の表面にテープを貼付し、前記単結晶半導体基板の裏面を研削またはエッチングし、前記テープが貼付された面とは逆側の面から前記単結晶半導体基板をダイシングすることによって製造されることを特徴とする請求項１〜１７のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電力変換装置などに使用されるパワー半導体装置の製造方法に関し、特に主たるパワー半導体素子に、従属的または付加的に従たる半導体素子を備える半導体デバイスを製造する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、電力変換装置などに使用されるパワー半導体デバイスにおいては、高性能化・高機能化が進み、主たるパワー半導体デバイスの表面上に、付加的に、または従属的に従たる半導体素子が接続された半導体装置が提案されている。従たる半導体素子は、例えば多結晶型の半導体層を成長させて、この多結晶型の半導体層に、パターニングやイオン注入などを行うことで形成される（例えば、下記特許文献１参照。）。
【０００３】
特許文献１においては、主たるパワー半導体デバイスの表面上に、そのデバイスの過熱保護のための温度検知用ダイオードが、多結晶型の半導体層を用いて形成される。この温度検知用ダイオードは、ダイオードの順特性あるいは逆特性の温度による変化によって、過熱保護機能を果たす。その理由は、ダイオードの順電圧は温度によってほぼ直線的に変化するため、ダイオードに一定の電流を流して、この順電圧を監視することで、パワー半導体デバイスの温度を検知することができるからである。
【０００４】
また、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）素子の内部のバルク部分に温度検知用のダイオードが、単結晶型の半導体層を用いて形成された半導体装置が提案されている（例えば、下記特許文献２参照。）。この技術によれば、ダイオードの順電圧降下の温度依存性を利用して、ＩＧＢＴ素子の温度を検知することができる。
【０００５】
また、回路チップの表面上に、センサチップが半田を用いて接合されたＣＯＣ（Ｃｈｉｐ  Ｏｎ  Ｃｈｉｐ）構造の半導体装置が提案されている（例えば、下記特許文献３参照。）。さらに、ＩＧＢＴの一部に、直接ダイオードの一方の電極を接続する方法が提案されている（例えば、下記特許文献４参照。）。この技術によれば、ダイオードの順特性あるいは逆特性の性能を利用することで、半導体素子の性能を向上させることができる。
【０００６】
さらに、パワー半導体デバイス以外の分野ではあるが、ＴＦＴアクティブマトリックス駆動液晶表示装置において、絶縁基板に、製造過程の単結晶シリコン素子を貼り付けた後に、単結晶シリコンを薄膜化して、多結晶シリコンを成長させることで、単結晶シリコン部と多結晶シリコン部とを混在させる方法が提案されている（例えば、下記特許文献５参照。）。
【０００７】
【特許文献１】特開平０６−１１７９４２号公報
【特許文献２】特開平１０−４１５１０号公報
【特許文献３】特開平１１−６７８２０号公報
【特許文献４】特開２００４−３３５７１９号公報
【特許文献５】特開２００４−１６５６００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述の特許文献１の技術では、主たるパワー半導体デバイス上に多結晶型の半導体層を形成した後に、パターニングやイオン注入により従たる半導体素子を形成するため手間がかかるという問題がある。また、従たる半導体素子が、多結晶型の半導体層を用いて作製された素子（以下、多結晶型ダイオードという）であるため、結晶性の様相などが原因となり、単結晶型の半導体層を用いて作製された素子（以下、単結晶型ダイオードという）よりも特性が劣るという問題がある。このため、デバイスの特性にばらつきが生じ、かつビルトイン電位が低下するため、従たる半導体素子の本来の目的を十分に発揮できないという問題がある。具体的には、例えば、ダイオードを直列に３つ接続し、一定の電流を流した場合、単結晶型ダイオードの場合、特性のばらつきを、２．０±１０ｍＶ以下程度まで抑制することができるが、多結晶型ダイオードの場合、特性に２．０±４０ｍＶのばらつきが生じてしまう。
【０００９】
また、特許文献２の技術では、ＩＧＢＴ素子の内部に内蔵ダイオードを形成する際に、ＩＧＢＴ素子と内蔵ダイオードとの相互作用を留意した設計が必要となり、手間がかかるという問題がある。また、主たるパワー半導体デバイスに多重の拡散層を形成する必要があり、ｐ型層もしくはｎ型層が外方向に拡散するため、低濃度化してしまい、特性が悪化するという問題がある。
【００１０】
また、特許文献３の技術では、半田付け用の電極を主たるパワー半導体デバイスの電極面に形成する必要があり、主たるパワー半導体デバイスの能動領域の面積が減少するという問題がある。また、エミッタ電極と、フローティング層に接続した電極とを、分けて形成するため、エミッタ電極からエミッタ電極パッドへの配線の引き回しや、フローティング層に接続した電極から、フローティング層に接続した電極パッドへの配線の引き回しが必要となり、この部分に抵抗が生じるため、電気特性が悪化するという問題がある。さらに、特許文献４の技術では、所望の特性を得るために、複数個の素子を直列に接続しなければならないため、素子面積が大きくなるという問題がある。
【００１１】
また、特許文献５の技術では、あらかじめ単結晶シリコンの所定の深さに精度よく水素イオンを注入しなければならず、製造工程が複雑になるという問題がある。さらに、厚い単結晶シリコンを貼り付けた後に、多結晶シリコン部分の素子を形成するため、貼り付けられた厚い単結晶シリコンの大部分を剥離しなければならない。このため、粉塵などが生じ、途中まで形成されている主たるパワー半導体デバイスに悪影響を及ぼすという問題がある。
【００１２】
ここで、特許文献５の技術において、多結晶型ダイオードを単結晶型ダイオードに変更して形成することも考えられるが、多結晶型の半導体層を単結晶型の半導体層に変更するのは困難であるという問題がある。その理由は、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｅｒ）などの基板を用いた場合、従たる半導体素子の面積に対して、主たるパワー半導体デバイスの面積比率が大きいため、ＳＯＩ部分を除去する割合が多くなり、非効率的かつコストが高くなるからである。
【００１３】
この発明は、上述した従来技術による問題点を解消するため、主たる半導体素子に、従たる半導体素子が備えられた半導体装置において、特性のばらつきを抑え、コストを低くすることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、第１の半導体素子と、当該第１の半導体素子に当該第１の半導体素子とは異なる第２の半導体素子と、を備えた半導体装置の製造方法において、前記第１の半導体素子の製造途中に、当該第１の半導体素子の基板のおもて面に形成された第１の酸化膜の上に、前記第２の半導体素子を、当該第２の半導体素子のおもて面に形成された第２の酸化膜が、当該第１の酸化膜と接するようにして積載する積載工程と、前記第１の半導体素子に前記第２の半導体素子が積載された状態で、前記第１の半導体素子のおもて面および前記第２の半導体素子のおもて面と逆側の面に絶縁膜を選択的に形成し、かつ当該絶縁膜によって前記第１の半導体素子に前記第２の半導体素子を固着させる固着工程と、を含むことを特徴とする。
【００１５】
また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記積載工程は、前記第２の半導体素子を前記第１の半導体素子の前記第１の酸化膜に軽く押し当てることを特徴とする。
【００１６】
また、請求項３の発明にかかる半導体装置の製造方法は、請求項１または２に記載の発明において、前記固着工程においては、前記第２の半導体素子を前記絶縁膜で覆うことを特徴とする。
【００１７】
また、請求項４の発明にかかる半導体装置の製造方法は、請求項１〜３のいずれか一つに記載の発明において、前記固着工程の後に、前記絶縁膜が形成された、前記第１の半導体素子のおもて面および前記第２の半導体素子のおもて面と逆側の面に、金属膜を選択的に形成する金属膜形成工程を含むことを特徴とする。
【００１８】
また、請求項５の発明にかかる半導体装置の製造方法は、請求項４に記載の発明において、前記固着工程と前記金属膜形成工程との間に、前記絶縁膜の所定の位置に開口部を形成する開口部形成工程を含み、前記金属膜形成工程においては、前記開口部において、前記第１の半導体素子と前記第２の半導体素子との一部が、電気的に接続されることを特徴とする。
【００１９】
また、請求項６の発明にかかる半導体装置の製造方法は、請求項１〜５のいずれか一つに記載の発明において、前記積載工程の前に、前記基板にイオン注入および熱処理を行って、前記第１の半導体素子を構成する所定の導電型の半導体領域を形成する半導体領域形成工程を含むことを特徴とする。
【００２０】
また、請求項７の発明にかかる半導体装置の製造方法は、請求項１〜５のいずれか一つに記載の発明において、前記積載工程の前に、前記基板に前記第１の酸化膜を形成する酸化膜形成工程を含むことを特徴とする。
【００２１】
また、請求項８の発明にかかる半導体装置の製造方法は、請求項６に記載の発明において、前記半導体領域形成工程と前記積載工程との間に、前記基板に前記第１の酸化膜を形成する酸化膜形成工程を含むことを特徴とする。
【００２２】
また、請求項９の発明にかかる半導体装置の製造方法は、請求項１〜３、６または７のいずれか一つに記載の発明において、前記固着工程の後に、前記基板の裏面に研磨およびエッチングを行い、当該基板を薄板化する薄板化工程を含むことを特徴とする。
【００２３】
また、請求項１０の発明にかかる半導体装置の製造方法は、請求項４または５に記載の発明において、前記金属膜形成工程の後に、前記基板の裏面に研磨およびエッチングを行い、当該基板を薄板化する薄板化工程を含むことを特徴とする。
【００２４】
また、請求項１１の発明にかかる半導体装置の製造方法は、請求項１〜１０のいずれか一つに記載の発明において、前記第１の半導体素子および前記第２の半導体素子を、単結晶半導体基板を用いて作成することを特徴とする。
【００２５】
また、請求項１２の発明にかかる半導体装置の製造方法は、請求項１〜１１のいずれか一つに記載の発明において、前記第１の半導体素子が、絶縁ゲートバイポーラトランジスタであることを特徴とする。
【００２６】
また、請求項１３の発明にかかる半導体装置の製造方法は、請求項１〜１２のいずれか一つに記載の発明において、前記第２の半導体素子が、ダイオードであることを特徴とする。
【００２７】
また、請求項１４の発明にかかる半導体装置の製造方法は、請求項１〜１３のいずれか一つに記載の発明において、前記第２の半導体素子が、温度検知用のダイオードであることを特徴とする。
【００２８】
また、請求項１５の発明にかかる半導体装置の製造方法は、請求項１２に記載の発明において、前記第２の半導体素子が、前記第１の半導体素子の余剰キャリアの掃き出しを補助するダイオードであることを特徴とする。
【００２９】
また、請求項１６の発明にかかる半導体装置の製造方法は、請求項１〜１５のいずれか一つに記載の発明において、前記第１の半導体素子と、前記第２の半導体素子とが、異なる材質の半導体であることを特徴とする。
また、請求項１７の発明にかかる半導体装置の製造方法は、請求項１６に記載の発明において、前記第２の半導体素子のバンドギャップが、前記第１の半導体素子のバンドギャップよりも広いことを特徴とする。
【００３０】
また、請求項１８の発明にかかる半導体装置の製造方法は、請求項１〜１７のいずれか一つに記載の発明において、前記第２の半導体素子は、単結晶半導体基板のおもて面に所定の半導体領域および前記第２の酸化膜を形成し、前記第２の酸化膜の表面にテープを貼付し、前記単結晶半導体基板の裏面を研削またはエッチングし、前記テープが貼付された面とは逆側の面から前記単結晶半導体基板をダイシングすることによって製造されることを特徴とする。
【００３１】
上述した各請求項の発明によれば、第１の半導体素子に、第２の半導体素子を備えた半導体装置を形成する際に、第１の半導体素子の製造途中に、第１の半導体素子の基板上に第２の半導体素子を積載し、その後、第１の半導体素子と第２の半導体素子に共通の工程を行い、各半導体素子を完成させつつ、第２の半導体素子を第１の半導体素子に固着させることができる。したがって、第１の半導体素子を製造する工程に、新たな工程を増やさずに、第２の半導体素子を固着することができる。
【００３２】
また、第２の半導体素子は、第１の半導体素子とは別に作製することができるため、第２の半導体素子の半導体の種類を任意の種類とすることができる。このため、例えば、単結晶半導体で形成された第１の半導体素子に、単結晶半導体で形成された第２の半導体素子を簡単な方法で固着させることができる。さらに、第２の半導体素子の特性を検査してから、第２の半導体素子を第１の半導体素子に積載することができるので、あらかじめ特性が不良である素子を省き、半導体装置の良品率を向上させることができる。また、第２の半導体素子を作製する際に、第１の半導体素子とは異なるウェハに多くの素子を作製することができるので、コストを抑えることができる。
【発明の効果】
【００３３】
本発明にかかる半導体装置の製造方法によれば、第１の半導体素子に、第２の半導体素子が備えられた半導体装置において、特性のばらつきを抑え、コストを低くすることができるという効果を奏する。
【発明を実施するための最良の形態】
【００３４】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３５】
（実施の形態１）
図１は、実施の形態１にかかる半導体装置の構造について示す平面図である。また、図２は、図１の切断線Ａ−Ａ'における断面構造を示す断面図である。実施の形態１においては、例えば、主たる半導体素子であるＩＧＢＴに、従たる半導体素子として温度検知用ダイオードを備えた半導体装置について示している。なお、図１においては、従たる半導体素子を明確にするため、主たる半導体素子の構造を省略して図示している。
【００３６】
図１に示すように、実施の形態１にかかる半導体装置は、主たる半導体素子に、従属的にまたは付加的に従たる半導体素子が備えられた半導体チップ１００である。この半導体チップ１００は、主たる半導体素子によって構成される活性領域１０１を有しており、活性領域１０１を囲むように耐圧構造部１０２が形成されている。活性領域１０１の外周部の一部には、耐圧構造部１０２と接するように、ゲートパッド１１２が形成されている。また、従たる半導体素子１０３は、活性領域１０１の任意の位置に形成されている。さらに、活性領域１０１の外周部の一部に従たる半導体素子１０３のカソード側およびアノード側と、配線１１０、１１１を介して電気的に接続される、カソードパッド１０４およびアノードパッド１０５が形成されている。
【００３７】
ここで、主たる半導体素子によって構成されるチップ面積は、例えば１２ｍｍ×１２ｍｍ程度であり、従たる半導体素子の面積は、例えば０．１ｍｍ×０．１ｍｍ程度である。したがって、従たる半導体素子の面積は、チップの面積に比べて十分に小さい。
【００３８】
図１または図２に示すように、主たる半導体素子は、単結晶半導体基板１０を用いて作製されている。ｐ型ウェル領域１１は、単結晶半導体基板１０のおもて面側の表面に、ｐ型チャネル領域１２と離れて設けられている。ｐ型チャネル領域１２には、ｐ型ボディ領域１３と、ｎ型エミッタ領域１４と、が接するように設けられている。ｎ型エミッタ領域１４の表面には、ゲート酸化膜１６を介してゲート電極１７が設けられている。
【００３９】
また、ｎ型エミッタ領域１４の一部と、ｐ型ボディ領域１３と、の表面には、金属膜１９が設けられている。金属膜１９は、ＢＰＳＧ膜等の絶縁膜１８によってゲート電極１７と隔てられている。ｐ型ウェル領域１１の上には、酸化膜１５を介して単結晶シリコンダイオード２０１が設けられており、この領域が、従たる半導体素子１０３である温度検知用ダイオードとなる。単結晶シリコンダイオード２０１は、絶縁膜１８によって金属膜１９と隔てられている。単結晶シリコンダイオード２０１におけるｎ型カソード領域２の上には、カソード側の配線１１０が設けられており、ｐ型アノード領域３の上には、アノード側の配線１１１が設けられている。カソード側の配線１１０とアノード側の配線１１１は、絶縁膜１８によって隔てられている。
【００４０】
つぎに、従たる半導体素子である単結晶シリコンダイオードの製造方法について説明する。図３〜図８は、単結晶シリコンダイオードの製造方法について順に示す断面図である。図３に示すように、単結晶シリコンダイオードは、単結晶半導体基板１を用いて作製されている。まず、ｎ型もしくはｐ型の単結晶半導体基板１のおもて面側の表面にレジスト膜を成膜し、例えば２５０μｍ間隔で１２５μｍ幅の開口部を設けることで、第１レジストマスク１２１を形成する。この第１レジストマスク１２１をマスクとして、例えばリン（Ｐ）または砒素（Ａｓ）をイオン注入する。そして、第１レジストマスク１２１を除去する。このようにして、図４に示すように、高濃度のｎ型カソード領域２が形成される。
【００４１】
ついで、図５に示すように、単結晶半導体基板１のおもて面側の表面にレジスト膜を成膜し、ｎ型カソード領域２の形成されていない領域を含む領域に、例えば２５０μｍ間隔で１２５μｍ幅の開口部を設けることで、第２レジストマスク１２２を形成する。この第２レジストマスク１２２をマスクとして、例えばボロン（Ｂ）をイオン注入する。そして、第２レジストマスク１２２を除去する。このようにして、図６に示すように、高濃度のｐ型アノード領域３が形成される。したがって、単結晶半導体基板１のおもて面に、ｎ型カソード領域２とｐ型アノード領域３とが、例えば１２５μｍ間隔で交互に形成される。ついで、単結晶半導体基板１のおもて面側の表面上に、酸化膜４を形成する。
【００４２】
ついで、図７に示すように酸化膜４の表面にテープ５を貼付し、酸化膜４と、ｎ型カソード領域２またはｐ型アノード領域３との厚さが、例えば１０μｍもしくはそれ以下となるように、単結晶半導体基板１の裏面側から研削またはエッチングを行う。このようにすることで、単結晶半導体基板１が残らず除去される。
【００４３】
ついで、図８に示すように、テープ５を下側にして、ｎ型カソード領域２およびｐ型アノード領域３の略中央がダイシングライン６となるように、テープ５の貼付された面とは逆側の面から、例えば１２５μｍ四方にダイシングを行う。このとき、ダイシングの深さは、酸化膜４と、ｎ型カソード領域２またはｐ型アノード領域３とを貫通し、テープ５を完全に切断しない深さとする。このようにすることで、例えば約９５μｍ四方の、酸化膜を有する単結晶シリコンダイオード２０１が作製される。ここで、１２５μｍ間隔でダイシングを行い、１辺が約９５μｍの単結晶シリコンダイオード２０１が形成される理由は、ダイシングに用いる刃の幅が、例えば３０μｍ程度あり、刃による削りしろが刃の半分の１５μｍとなり、この１５μｍの削りしろが両端にあるからである。
【００４４】
また、ダイシングの際のピッチのずれは、例えば０．１μｍ以下であるため、例えば約９５μｍ四方の各単結晶シリコンダイオード２０１の大きさの誤差は、例えば０．１％未満に抑えることができる。このため、各単結晶シリコンダイオード２０１の特性がばらつくのを抑えることができる。
【００４５】
ついで、真空チャック式のロボットアーム等で、テープ５を引っ張り、剥がれやすくした後に、単結晶シリコンダイオード２０１をテープ５から剥がす。このとき、単結晶シリコンダイオード２０１に、例えば電気的な測定を行い、測定結果が所定の数値範囲内を示すデバイスのみを選択して、剥がしてもよい。このように、予め良品のダイオードを選別しておくことで、主たる半導体素子（ＩＧＢＴ）に従たる半導体素子（ダイオード）を内蔵させた後での良品率の低下を抑えることができる。
【００４６】
つぎに、実施の形態１にかかる半導体装置の製造方法について説明する。図９〜図１２は、実施の形態１にかかる半導体装置の製造方法について順に示す図である。なお、図９においては、実施の形態１にかかる半導体装置の製造方法の製造途中の構造を示す平面図であり、従たる半導体素子の積載位置を明確にするため、主たる半導体素子の構造を省略して図示している。また、図１０は、図９の切断線Ｂ−Ｂ'における断面構造を示す断面図である。
【００４７】
まず、図９または図１０に示すように、通常のＩＧＢＴを作製する方法と同様の方法で、単結晶半導体基板１０の上に絶縁膜を形成する前の工程までを行う。すなわち、単結晶半導体基板１０にｐ型チャネル領域１２、ｐ型ボディ領域１３、ｎ型エミッタ領域１４、ゲート酸化膜１６およびゲート電極１７を形成する。このとき、隣り合うｐ型チャネル領域１２の間に、ｐ型チャネル領域１２から互いに離れてｐ型ウェル領域１１を形成し、ｐ型ウェル領域１１の上に酸化膜１５を形成する。
【００４８】
ついで、半導体チップ１００における単結晶シリコンダイオード２０１の積載位置を、例えばＭＰＡ（Ｍｉｒｒｏｒ  Ｐｒｏｊｅｃｔｉｏｎ  Ａｌｉｇｎｅｒ）やステッパー等の光学的な映像によって検出する。あるいは、単結晶シリコンダイオード２０１の積載位置を、ｘｙ座標を表示可能な機械式のステージによって検出してもよい。ついで、検出された積載位置に単結晶シリコンダイオード２０１を積載する。
【００４９】
ここで、単結晶シリコンダイオード２０１の積載位置は、例えばｐ型ウェル領域１１の上に形成された酸化膜１５の上である。単結晶シリコンダイオード２０１を図８において示した酸化膜４を下側にして積載した後に、例えば、ロボットアームの側方に付加された針状の物体で、ダイオード側の酸化膜４とｐ型ウェル領域１１上の酸化膜１５の間から空気層を押し出す程度に、単結晶シリコンダイオード２０１を積載位置の酸化膜１５に軽く押し当てる。このようにすることで、単結晶シリコンダイオード２０１が酸化膜１５から剥がれにくくなる。その理由は、ＳＯＩ貼付基板のように、単結晶シリコンダイオード２０１に形成された酸化膜と、積載位置の酸化膜１５との間に、ＳｉＯ2同士の吸着力が生じるためである。この際、通常のＳＯＩ貼付基板のようにボイドやパーティクルの影響によって、特性が大きく変化することがほとんどないので、ＳＯＩ貼付基板を貼付する際に行う複雑かつ特殊な処理を施さなくても、単結晶シリコンダイオード２０１を酸化膜１５に貼り合わせることができる。
【００５０】
ついで、図１１に示すように、ＢＰＳＧ膜やＰＳＧ膜等の絶縁膜１８を積層する。このとき、絶縁膜を成膜する装置は、基板を略水平に保持しつつ成膜する装置が好ましいが、単結晶半導体基板１０と、単結晶シリコンダイオード２０１とが、ＳｉＯ2同士の吸着力により吸着されているため、略水平でなくてもよい。ついで、図１２に示すように、従来の温度検知用ダイオードが形成された半導体装置と同様のパターンを用いて、絶縁膜１８にパターニングを行う。
【００５１】
ついで、例えばシリコンを例えば１％程度含有するアルミニウム膜を例えば厚さ５μｍ程度成膜し、目的とする配線パターンが得られるように、フォトリソグラフィおよびエッチング工程を行う。そして、図示しないパッシベーション膜の成膜、フォトリソグラフィおよびエッチング工程を行う。ついで、単結晶半導体基板１０の裏面に所望の厚さまで研削およびエッチングを行う。そして、研削面に、イオン注入および熱拡散工程を行い、図示しないＦＳ（フィールドストップ）層およびコレクタ層を形成する。ついで、単結晶半導体基板１０の裏面に金属膜を形成する。このようにすることで、ＩＧＢＴ（主たる半導体素子）に、単結晶シリコンダイオード（従たる半導体素子）を温度検知用ダイオードとして内蔵する半導体装置が完成する。
【００５２】
ここで、単結晶シリコンダイオード２０１の電極については、主たる半導体素子における金属膜１９をパターニングによって分離し、単結晶シリコンダイオード２０１の上の絶縁膜１８が除去された領域に接続することで、アノード電極（アノード側の配線）１１０とカソード電極（カソード側の配線）１１１にすることができる。これらの電極からは、図１に示すような所定のパッド位置まで、従来の温度検知用ダイオードが内蔵された半導体装置と同様の配線の引き回しを行うことができる。
【００５３】
実施の形態１によれば、主たる半導体素子を製造する途中の段階で、従たる半導体素子を積載し、絶縁膜によって従たる半導体素子を固着することができる。したがって、簡単な方法で従たる半導体素子を主たる半導体素子に内蔵することができる。また、従たる半導体素子が単結晶半導体基板を用いて作製することができるため、多結晶半導体基板を用いて作製された半導体素子よりも特性を向上させることができる。さらに、従たる半導体素子を作製する際に、１枚のウェハから多くの素子を作製することができるので、コストが低くなる。また、従たる半導体素子を主たる半導体素子に積載する前に、従たる半導体素子の特性を検査することができるため、あらかじめ特性が不良である素子を省き、半導体装置の良品率を向上させることができる。
【００５４】
なお、実施の形態１においては、従たる半導体素子として単結晶半導体基板を用いて作製された単結晶ダイオードを積載したが、従たる半導体素子として多結晶基板を用いて作製された多結晶ダイオードを積載してもよい。また、実施の形態１においては、従たる半導体素子として１つの単結晶シリコンダイオードを積載する場合について示したが、直列に接続された複数個のダイオードを積載してもよい。また、この場合、例えば、単結晶シリコンダイオードの製造においてダイシングを行う際に、複数個のダイオードが直列に接続された状態となるように切断してもよい。
【００５５】
（実施の形態２）
つぎに、実施の形態２にかかる半導体装置の構造について説明する。図１３は、実施の形態２にかかる半導体装置の構造を示す平面図である。また、図１４は、図１３の切断線Ｃ−Ｃ'における断面構造を示す断面図であり、図１５は、図１３の切断線Ｄ−Ｄ'における断面構造を示す断面図である。図１３〜図１５に示すように、実施の形態２においては、主たる半導体素子であるＩＧＢＴに、従たる半導体素子としてキャリア排出用のダイオードを備えた半導体装置を示している。なお、実施の形態２においては、従たる半導体素子として、３つのｐｎダイオードが直列に接続された３直列単結晶シリコンダイオード２０２を用いた例について説明する。また、図１３においては、従たる半導体素子を明確にするため、図１４または図１５に示すエミッタ電極３１、第２の絶縁膜３０、フローティング電極２９、第１の絶縁膜２８を省略して図示している。
【００５６】
実施の形態２においては、主たる半導体素子であるＩＧＢＴがトレンチゲート型である。すなわち、従たる半導体素子が、主たる半導体素子におけるトレンチによって隔てられた領域に設けられている。図１３〜図１５に示すように、主たる半導体素子は、単結晶半導体基板２０を用いて作製されている。単結晶半導体基板２０の表面には、ｐ型フローティング領域２１と、ｐ型チャネル領域２２が設けられており、これらの領域２１，２２はトレンチによって隔てられている。ｐ型チャネル領域２２には、ｐ型ボディ領域２３と、ｎ型エミッタ領域２４と、が接するように設けられている。トレンチには、ゲート酸化膜２６を介してゲート電極２７が埋め込まれている。また、ｐ型ボディ領域２３と、ｎ型エミッタ領域２４との表面には、エミッタ電極３１が設けられている。
【００５７】
ｐ型フローティング領域２１の上には、ゲート酸化膜２６から続く酸化膜を介して３直列単結晶シリコンダイオード２０２が設けられており、３直列単結晶シリコンダイオード２０２は第１の絶縁膜２８で覆われている。第１の絶縁膜２８の上には、フローティング電極２９が設けられており、このフローティング電極２９は、第２の絶縁膜３０で覆われ、エミッタ電極３１と隔てられている。
【００５８】
第１の酸化膜２８には、第１開口部３０１、第２開口部３０２、第３開口部３０３が設けられており、第１開口部３０１において３直列単結晶シリコンダイオード２０２と、フローティング電極２９とが、電気的に接続される。また、第２開口部３０２は、ゲート酸化膜２６から続く酸化膜にも設けられており、この第２開口部３０２において３直列単結晶シリコンダイオード２０２と、ｐ型フローティング領域２１が接続電極３２を介して電気的に接続されている。さらに、第３開口部３０３において、３直列単結晶シリコンダイオード２０２と、エミッタ電極３１とが、電気的に接続されている。
【００５９】
つぎに、３直列単結晶ダイオードの製造方法について説明する。図１６は、３直列単結晶ダイオードの製造方法について示す断面図である。図１６に示すように、まず、実施の形態１と同様の方法で、例えば５〜１０μｍ間隔で交互に、高濃度のｎ型領域２と、高濃度のｐ型領域３とを、形成する。そして、３つのｐｎダイオードが直列に接続された形状となるように、矩形状にダイシングを行う。このようにすることで、３直列単結晶ダイオードが完成する。
【００６０】
つぎに、実施の形態２にかかる半導体装置の製造方法について説明する。図１７〜図２３は、実施の形態２にかかる半導体装置の製造方法について順に示す断面図である。なお、図１７においては、実施の形態２にかかる半導体装置の製造方法の製造途中の構造を示す平面図であり、従たる半導体素子の積載位置を明確にするため、主たる半導体素子の構造を省略して図示している。また、図１８は、図１７の切断線Ｅ−Ｅ'における断面構造を示す断面図である。
【００６１】
まず、図１７または図１８に示すように、通常のトレンチゲート型ＩＧＢＴを作製する方法と同様の方法で、単結晶半導体基板２０の上に絶縁膜を形成する前の工程までを行う。すなわち、単結晶半導体基板２０に、ｐ型チャネル領域２２、ｐ型ボディ領域２３、ｎ型エミッタ領域２４、トレンチを形成する。このとき、単結晶半導体基板２０の、トレンチに対してｐ型チャネル領域２２の形成された領域と逆側の領域に、ｐ型フローティング領域２１を形成する。そして、トレンチにゲート酸化膜２６を形成する際に、ゲート酸化膜２６に続く酸化膜をｐ型フローティング領域２１の上にも形成する。ついで、トレンチ内部には、ゲート酸化膜２６上にゲート電極２７を形成する。そして、実施の形態１と同様に、３直列単結晶シリコンダイオード２０２の積載位置を、ＭＰＡ（ミラープロジェクションアライナー）やステッパー等によって検出し、３直列単結晶シリコンダイオード２０２を積載する。
【００６２】
ついで、図１９に示すように、第１の絶縁膜２８を、３直列単結晶シリコンダイオード２０２を覆うように形成し、フォトリソグラフィおよびエッチングを行い、所定の位置に開口部を形成する。ついで、図２０に示すように、第１の絶縁膜２８の上に、フローティング電極２９を形成する。ついで、図２１に示すように、第２の絶縁膜３０を、フローティング電極２９を覆うように形成し、フォトリソグラフィおよびエッチングを行い、所定の位置に開口部を形成する。ついで、図２２に示すように、ｐ型ボディ領域２３、ｎ型エミッタ領域２４および第２の絶縁膜３０の上に、エミッタ電極３１を形成する。
【００６３】
ついで、図２３に示すように、単結晶半導体基板２０の裏面に所定の厚さになるまで研削およびエッチングを行い、研削面にｎ型のＦＳ層３２、ｐ型のコレクタ層３３を形成する。ついで、単結晶半導体基板２０のおもて面側に、図示しないパッシベーション膜の成膜、フォトリソグラフィおよびエッチングを行い、さらに、単結晶半導体基板２０の裏面側に裏面電極膜３４の成膜を行うことで、実施の形態２にかかる半導体装置が完成する。
【００６４】
実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、このように、温度検知用ダイオード以外の従たる半導体素子を、主たる半導体装置に備えることができるため、半導体装置の設計の自由度が向上する。
【００６５】
（実施の形態３）
つぎに、実施の形態３にかかる半導体装置の製造方法について説明する。実施の形態３においては、実施の形態１または実施の形態２と、従たる半導体素子として積載されるダイオードの製造方法が異なる。図２４〜図２６は、実施の形態３にかかる半導体装置に積載する従たる半導体素子の製造方法について順に示す断面図である。実施の形態３においては、実施の形態１または実施の形態２において、単結晶半導体基板１のおもて面に、ｎ型領域２とｐ型領域３とを、交互に形成した後に、酸化膜を形成せず、酸化雰囲気内に放置する。
【００６６】
まず、図２４に示すように、実施の形態１と同様に、単結晶半導体基板１のおもて面に、ｎ型カソード領域２とｐ型アノード領域３とを、例えば２５０μｍ間隔で交互に形成する。ついで、図２５に示すように、単結晶半導体基板１のおもて面にテープ５を貼付し、ｎ型カソード領域２またはｐ型アノード領域３の厚さが、例えば１０μｍもしくはそれ以下となるように、単結晶半導体基板１の裏面側から研削またはエッチングを行う。そして、この状態で酸化雰囲気中に放置する。このようにすることで、ｎ型カソード領域２およびｐ型アノード領域３の、テープ５を貼付した面と逆側の表面層に、薄い酸化膜が形成される。
【００６７】
ついで、図２６に示すように、実施の形態１と同様にダイシングを行う。実施の形態３においては、剥離された単結晶シリコンダイオード２０３を主たる半導体素子に積載する際に、薄い酸化膜の形成された面が下側になるように積載する。このようにすることで、この薄い酸化膜と、主たる半導体素子の基板上に形成された酸化膜とが、ＳｉＯ2同士の吸着力によって吸着し、密着性が向上する。その他の方法は、実施の形態１または実施の形態２と同様のため、説明を省略する。
【００６８】
実施の形態３によれば、実施の形態１または実施の形態２と同様の効果を得ることができる。また、従たる半導体素子を形成する際に、ダイオードの一方の表面に酸化膜を形成する工程を省くことができるため、スループットが向上する。
【００６９】
（実施の形態４）
つぎに、実施の形態４にかかる半導体装置の製造方法について説明する。実施の形態４においては、実施の形態１〜実施の形態３とは異なり、従たる半導体素子として積載されるダイオードがＧａＮ（窒化ガリウム）を用いて形成される。
【００７０】
図２７〜図３１は、実施の形態４にかかる半導体装置に積載する従たる半導体素子の製造方法について順に示す断面図である。まず、図２７に示すように、単結晶半導体基板１のおもて面側にＧａＮ層７をエピタキシャル成長させる。ついで、図２８に示すように、実施の形態１〜実施の形態３と同様に第１レジストマスク１２１を形成し、イオン注入を行って、図２９に示すように、ＧａＮ層７に高濃度のｎ型カソード領域２を、例えば２５０μｍ間隔で形成する。
【００７１】
ついで、図３０に示すように、実施の形態１と同様に第２レジストマスク１２２を形成し、イオン注入を行って、図３１に示すように、ＧａＮ層７に高濃度のｐ型アノード領域３を、例えばｎ型カソード領域２の間に形成する。これによって、例えば２５０μｍ間隔で交互にｎ型カソード領域２と、ｐ型アノード領域３と、が形成される。そして、ＧａＮ層７の表面に酸化膜４を形成する。ついで、実施の形態１と同様に、酸化膜４と、ｎ型カソード領域２またはｐ型アノード領域３との厚さが、所望の厚さになるように、単結晶半導体基板１の裏面側から研削またはエッチングを行う。さらに、ダイシングを行って、ＧａＮを用いて作製された単結晶ＧａＮダイオードが完成する。
【００７２】
ここで、ｐｎダイオードのビルトイン電位は、ダイオードを形成する半導体のバンドギャップに対応する。すなわち、バンドギャップ幅の広い半導体を適用したｐｎダイオードのビルトイン電位は、バンドギャップ幅の狭い半導体を適用したｐｎダイオードのビルトイン電位よりも高くなる。シリコンのバンドギャップ幅は約１．１ｅＶ程度であるのに対して、ＧａＮのバンドギャップ幅は約３．４ｅＶ程度と広い。したがって、ＧａＮを用いて作製されたダイオードのビルトイン電位は、シリコンを用いて作製されたダイオードのビルトイン電位よりも高くなる。
【００７３】
なお、同様に、ＳｉＣのバンドギャップ幅は結晶構造により異なるが、４Ｈの場合、約３．３ｅＶ程度であり、ダイアモンドのバンドギャップ幅は約５．５ｅＶである。したがって、ＳｉＣまたはダイアモンドを用いて作製されたダイオードのビルトイン電位は、いずれも、シリコンを用いて作製されたダイオードのビルトイン電位よりも高くなる。
【００７４】
主たる半導体素子として、ｐ型フローティング層（ｐ型ウェル層）を有するシリコン基板を用いて作製されたＩＧＢＴに、従たる半導体素子を積載する場合、従たる半導体素子のビルトイン電位が、ＩＧＢＴにおけるコレクタ領域とベース領域、またはＦＳ層とバッファ層、のビルトイン電位よりも数倍高い必要がある。例えば、ＧａＮを用いて作製されたダイオードにおいては、ビルトイン電位が、シリコンを用いて作製されたダイオード（主たる半導体素子、例えばＩＧＢＴ）のビルトイン電位の約３倍であるため、ダイオードを複数個直列に接続しなくてもよい。
【００７５】
図３２は、実施の形態４にかかる半導体装置の構造について示す断面図である。図３２においては、例えば、実施の形態２にかかる半導体装置における従たる半導体素子を、単結晶ＧａＮダイオードとした場合について示している。このように、実施の形態２にかかる半導体装置に、実施の形態４を適用することで、図３２に示すように、第２の絶縁膜３０およびフローティング電極２９を形成する必要がなくなる。
【００７６】
実施の形態４によれば、実施の形態１〜実施の形態３と同様の効果を得ることができる。さらに、従たる半導体素子のビルトイン電位が、主たる半導体素子のビルトイン電位よりも数倍高くなり、またフローティング電極や一部の絶縁膜を省略することができるため、従たる半導体素子の構造が簡略になる。それによって、製造プロセスが簡略になり、スループットが向上する。
【産業上の利用可能性】
【００７７】
以上のように、本発明にかかる半導体装置の製造方法は、主たる半導体素子に従たる半導体素子を内蔵した半導体装置に有用であり、特に、電力変換装置などに使用されるパワー半導体装置を製造するのに適している。
【図面の簡単な説明】
【００７８】
【図１】実施の形態１にかかる半導体装置の構造について示す平面図である。
【図２】図１の切断線Ａ−Ａ'における断面構造を示す断面図である。
【図３】単結晶シリコンダイオードの製造方法について示す断面図である。
【図４】単結晶シリコンダイオードの製造方法について示す断面図である。
【図５】単結晶シリコンダイオードの製造方法について示す断面図である。
【図６】単結晶シリコンダイオードの製造方法について示す断面図である。
【図７】単結晶シリコンダイオードの製造方法について示す断面図である。
【図８】単結晶シリコンダイオードの製造方法について示す断面図である。
【図９】実施の形態１にかかる半導体装置の製造方法について示す図である。
【図１０】実施の形態１にかかる半導体装置の製造方法について示す図である。
【図１１】実施の形態１にかかる半導体装置の製造方法について示す図である。
【図１２】実施の形態１にかかる半導体装置の製造方法について示す図である。
【図１３】実施の形態２にかかる半導体装置の構造を示す平面図である。
【図１４】図１３の切断線Ｃ−Ｃ'における断面構造を示す断面図である。
【図１５】図１３の切断線Ｄ−Ｄ'における断面構造を示す断面図である。
【図１６】３直列単結晶ダイオードの製造方法について示す断面図である。
【図１７】実施の形態２にかかる半導体装置の製造方法について示す断面図である。
【図１８】実施の形態２にかかる半導体装置の製造方法について示す断面図である。
【図１９】実施の形態２にかかる半導体装置の製造方法について示す断面図である。
【図２０】実施の形態２にかかる半導体装置の製造方法について示す断面図である。
【図２１】実施の形態２にかかる半導体装置の製造方法について示す断面図である。
【図２２】実施の形態２にかかる半導体装置の製造方法について示す断面図である。
【図２３】実施の形態２にかかる半導体装置の製造方法について示す断面図である。
【図２４】実施の形態３にかかる半導体装置に積載する従たる半導体素子の製造方法について示す断面図である。
【図２５】実施の形態３にかかる半導体装置に積載する従たる半導体素子の製造方法について示す断面図である。
【図２６】実施の形態３にかかる半導体装置に積載する従たる半導体素子の製造方法について示す断面図である。
【図２７】実施の形態４にかかる半導体装置に積載する従たる半導体素子の製造方法について示す断面図である。
【図２８】実施の形態４にかかる半導体装置に積載する従たる半導体素子の製造方法について示す断面図である。
【図２９】実施の形態４にかかる半導体装置に積載する従たる半導体素子の製造方法について示す断面図である。
【図３０】実施の形態４にかかる半導体装置に積載する従たる半導体素子の製造方法について示す断面図である。
【図３１】実施の形態４にかかる半導体装置に積載する従たる半導体素子の製造方法について示す断面図である。
【図３２】実施の形態４にかかる半導体装置の構造について示す断面図である。
【符号の説明】
【００７９】
２  ｎ型カソード領域
３  ｐ型アノード領域
１０  単結晶半導体基板
１１  ｐ型ウェル領域
１５  酸化膜
１８  絶縁膜
１９  金属膜
１０３  従たる半導体素子
１１０  カソード側の配線
１１１  アノード側の配線
２０１  単結晶シリコンダイオード
【図１】
0005560538.tif 000002
【図２】
0005560538.tif 000003
【図３】
0005560538.tif 000004
【図４】
0005560538.tif 000005
【図５】
0005560538.tif 000006
【図６】
0005560538.tif 000007
【図７】
0005560538.tif 000008
【図８】
0005560538.tif 000009
【図９】
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【図１０】
0005560538.tif 000011
【図１１】
0005560538.tif 000012
【図１２】
0005560538.tif 000013
【図１３】
0005560538.tif 000014
【図１４】
0005560538.tif 000015
【図１５】
0005560538.tif 000016
【図１６】
0005560538.tif 000017
【図１７】
0005560538.tif 000018
【図１８】
0005560538.tif 000019
【図１９】
0005560538.tif 000020
【図２０】
0005560538.tif 000021
【図２１】
0005560538.tif 000022
【図２２】
0005560538.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
0005560538.tif 000027
【図２７】
0005560538.tif 000028
【図２８】
0005560538.tif 000029
【図２９】
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【図３０】
0005560538.tif 000031
【図３１】
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【図３２】
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