(57)【特許請求の範囲】
【請求項１】
基板上に薄膜トランジスタと容量素子が形成されている表示装置であって、
前記薄膜トランジスタは、
ゲート電極上であり、前記ゲート電極の形成領域を被って形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、平面的に観て、前記ゲート電極の形成領域内に開口を備える第２の絶縁膜と、
前記第２の絶縁膜上に前記開口を横切って形成され、両端に高濃度領域を備える島状の多結晶化された半導体層と、
前記半導体層の上面に前記半導体層の両端の高濃度領域のそれぞれの一部を露出させて形成された第３の絶縁膜と、
前記第３の絶縁膜から露出された前記半導体層の両端の高濃度領域のそれぞれに電気的接続がなされて形成された一対の電極と、を備えて構成され、
前記容量素子は、その誘電体膜が前記第３の絶縁膜と同層で同材料の絶縁膜によって構成されており、
前記薄膜トランジスタの前記ゲート電極と電気的に接続されるゲート信号線と、前記薄膜トランジスタの前記一対の電極のうち一方の電極と電気的に接続されるドレイン信号線との交差部における層間絶縁膜は、前記第１の絶縁膜と前記第２の絶縁膜との順次積層体から構成されていることを特徴とする表示装置。
【請求項２】
前記容量素子は、前記第２の絶縁膜上において、下部電極、前記第３の絶縁膜、および上部電極の順次積層体によって形成されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記下部電極は、前記薄膜トランジスタの半導体層と同層で形成された高濃度の半導体層からなっていることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記薄膜トランジスタ、前記容量素子および前記ドレイン信号線は保護膜によって被われ、前記容量素子の前記上部電極は、前記保護膜の上面に形成された画素電極が前記第３の絶縁膜の一部を露出させる前記保護膜のスルーホールを被って延在された延在部によって構成されていることを特徴とする請求項２、３のいずれかに記載の表示装置。
【請求項５】
前記容量素子の前記上部電極は、薄膜トランジスタの前記一対の電極と同層、同一の材料で構成されていることを特徴とする請求項２、３のいずれかに記載の表示装置。
【請求項６】
基板上に薄膜トランジスタと容量素子が形成されている請求項１の表示装置の製造方法であって、
前記薄膜トランジスタは、
前記基板上のゲート電極の形成領域を被って第１の絶縁膜を形成する第１工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成し、平面的に観て、前記ゲート電極の形成領域内に開口を形成する第２工程と、
非晶質半導体層と第３の絶縁膜を順次形成し、平面的に観て、前記非晶質半導体層における前記第２の絶縁膜の開口およびその近傍の領域を除く他の領域を高濃度領域とする第３工程と、
前記非晶質半導体層にアニールを施すことによって多結晶半導体層とする第４工程と、
前記第３の絶縁膜を、平面的に視て、前記第２の絶縁膜の開口およびその近傍において残存させる選択エッチングと、残存された前記第３の絶縁膜の周囲に高濃度領域を露出させた状態で前記半導体層を残存させる選択エッチングを行う第５工程と、
前記第３の絶縁膜から露出された半導体層の高濃度領域に接触させて一対の電極を形成する第６工程を経ることにより形成し、
前記第３工程の際に形成した第３の絶縁膜を前記第５工程の際の前記第３の絶縁膜の選択エッチングによって、前記容量素子の誘電体膜を形成し、
前記第１工程において、前記基板上の前記ゲート電極と電気的に接続されるゲート信号線の形成領域を前記第１の絶縁膜で被い、
前記第６工程において、前記第５工程の前記半導体層の選択エッチングにより露出された前記第２の絶縁膜上に、前記一対の電極のうち一方の電極と電気的に接続されるドレイン信号線を形成することを特徴とする表示装置の製造方法。
【請求項７】
前記第４工程の際に形成された高濃度領域の多結晶半導体層を前記第５工程の際の前記多結晶半導体層の選択エッチングによって、前記容量素子の下部電極を形成することを特徴とする請求項６に記載の表示装置の製造方法。
【請求項８】
前記第６工程の後に、
前記薄膜トランジスタ、前記容量素子および前記ゲート信号線をも被って保護膜を形成し、前記保護膜の前記容量素子の形成領域に前記第３の絶縁膜の一部を露出させるスルーホールを形成する第７工程と、
前記保護膜の上面に画素電極を形成し、前記スルーホールを被って形成される延在部によって、前記容量素子の上部電極を形成する工程を備えることを特徴とする請求項６に記載の表示装置の製造方法。
【請求項９】
前記第６工程で形成する一対の電極と同一の材料によって、前記容量素子の上部電極を形成することを特徴とする請求項６に記載の表示装置の製造方法。
【請求項１０】
前記ゲート信号線は、前記薄膜トランジスタの前記ゲート電極と同層、同一材料からなり、前記ドレイン信号線は、前記薄膜トランジスタの前記一対の電極と同層、同一材料からなることを特徴とする請求項６に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置およびその製造方法に係り、特に、表示部を形成する基板に薄膜トランジスタ等を備える表示装置およびその製造方法に関する。
【背景技術】
【０００２】
たとえばアクティブ・マトリックス型の液晶表示装置は、液晶を挟持して対向配置される一対の基板のうち一方の基板の液晶側の面において、ｘ方向に延在しｙ方向に並設されるゲート信号線と、ｙ方向に延在しｘ方向に並設されるドレイン信号線が形成され、これらゲート信号線とドレイン信号線とで囲まれた矩形状の領域を画素領域としている。
【０００３】
各画素領域には、少なくとも、ゲート信号線からの信号（走査信号）によって駆動する薄膜トランジスタと、この薄膜トランジスタを通してドレイン信号線からの信号（映像信号）が供給される画素電極が形成されている。この画素電極は、この画素が形成されている基板、あるいはこの基板と対向する他方の基板に形成された対向電極との間に液晶を駆動させる電界を生じせしめるようになっている。
【０００４】
この場合、画素電極に映像信号が比較的長く蓄積できるように、各画素において容量素子を備えるのが通常となっている。容量素子は、その一方の電極において画素電極に電気的に接続され、他方の電極においてたとえば前記ゲート信号線の形成の際に同時に形成される容量信号線に電気的に接続されて形成される。容量信号線には前記映像信号に対して基準となる基準信号が供給されるようになっている。
【０００５】
そして、容量素子の誘電体膜となる絶縁膜は、前記薄膜トランジスタのゲート絶縁膜として形成される絶縁膜を用いており、このため、容量素子の誘電体膜と薄膜トランジスタのゲート絶縁膜は、同一の材料、同一の膜厚で形成されたものとなっている（下記特許文献１参照）。
【０００６】
なお、液晶表示装置には、同一の基板の表示部の周辺にて、ゲート信号線に走査信号を供給させるための走査信号駆動回路、およびドレイン信号線に映像信号を供給させるための映像信号駆動回路が形成されたものがある。これら走査信号駆動回路および映像信号駆動回路は、前記画素内に形成される薄膜トランジスタの形成の際に並行して形成される複数の薄膜トランジスタによって構成されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１８２２３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、上述した液晶表示装置は、ゲート信号線とドレイン信号線との交差部における層間絶縁膜においても、薄膜トランジスタのゲート絶縁膜と同一の材料、同一の膜厚からなる絶縁膜を用いた構成となってしまう。
【０００９】
このため、薄膜トランジスタの特性向上、および容量素子の容量の増大を図るため、前記絶縁膜（ゲート絶縁膜、誘電体膜）を薄膜化させようとした場合、ゲート信号線とドレイン信号線との間の寄生容量も増大してしまい、液晶表示装置の駆動速度が低下してしまうという不都合が生じる。
【００１０】
したがって、薄膜トランジスタのゲート絶縁膜、容量素子の誘電体膜、およびゲート信号線とドレイン信号線の層間絶縁膜において、それぞれ、少なくとも異なる層の絶縁膜で形成することによって、それぞれの特性に応じた膜厚とすることが要望される。
【００１１】
本発明の目的は、製造工数の増大をもたらすことなく、薄膜トランジスタのゲート絶縁膜と容量素子の誘電体膜を異なる層における絶縁膜を用いることによって、それらの特性に応じた膜厚に設定できる表示装置およびその製造方法を提供することにある。
【００１２】
本発明の目的は、製造工数の増大をもたらすことなく、ゲート信号線とドレイン信号線との間の寄生容量を低減できる表示装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の表示装置は、薄膜トランジスタとして、非晶質半導体をアニールによって信頼性よく多結晶化した半導体層を有し、また、オフ電流の低減を図った構造のものを用いることによって、容量素子の誘電体膜、あるいは、ゲート信号線とドレイン信号線との間の層間絶縁膜を所定の膜厚に形成できるようしたものである。
【００１４】
本発明の構成は、たとえば、以下のようなものとすることができる。
【００１５】
（１）本発明は、基板上に薄膜トランジスタと容量素子が形成されている表示装置であって、
前記薄膜トランジスタは、
ゲート電極上であり、前記ゲート電極の形成領域を被って形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、平面的に観て、前記ゲート電極の形成領域内に開口を備える第２の絶縁膜と、
前記第２の絶縁膜上に前記開口を横切って形成され、両端に高濃度領域を備える島状の多結晶化された半導体層と、
前記半導体層の上面に前記半導体層の両端の高濃度領域のそれぞれの一部を露出させて形成された第３の絶縁膜と、
前記第３の絶縁膜から露出された前記半導体層の両端の高濃度領域のそれぞれに電気的接続がなされて形成された一対の電極と、を備えて構成され、
前記容量素子は、その誘電体膜が前記第３の絶縁膜と同層で同材料の絶縁膜によって構成されており、
前記薄膜トランジスタの前記ゲート電極と電気的に接続されるゲート信号線と、前記薄膜トランジスタの前記一対の電極のうち一方の電極と電気的に接続されるドレイン信号線との交差部における層間絶縁膜は、前記第１の絶縁膜と前記第２の絶縁膜との順次積層体から構成されていることを特徴とする。
【００１６】
（２）本発明は、基板上に薄膜トランジスタと容量素子が形成されている（１）の表示装置の製造方法であって、
前記薄膜トランジスタは、
前記基板上のゲート電極の形成領域を被って第１の絶縁膜を形成する第１工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成し、平面的に観て、前記ゲート電極の形成領域内に開口を形成する第２工程と、
非晶質半導体層と第３の絶縁膜を順次形成し、平面的に観て、前記非晶質半導体層における前記第２の絶縁膜の開口およびその近傍の領域を除く他の領域を高濃度領域とする第３工程と、
前記非晶質半導体層にアニールを施すことによって多結晶半導体層とする第４工程と、
前記第３の絶縁膜を、平面的に視て、前記第２の絶縁膜の開口およびその近傍において残存させる選択エッチングと、残存された前記第３の絶縁膜の周囲に高濃度領域を露出させた状態で前記半導体層を残存させる選択エッチングを行う第５工程と、
前記第３の絶縁膜から露出された半導体層の高濃度領域に接触させて一対の電極を形成する第６工程を経ることにより形成し、
前記第３工程の際に形成した第３の絶縁膜を前記第５工程の際の前記第３の絶縁膜の選択エッチングによって、前記容量素子の誘電体膜を形成し、
前記第１工程において、前記基板上の前記ゲート電極と電気的に接続されるゲート信号線の形成領域を前記第１の絶縁膜で被い、
前記第６工程において、前記第５工程の前記半導体層の選択エッチングにより露出された前記第２の絶縁膜上に、前記一対の電極のうち一方の電極と電気的に接続されるドレイン信号線を形成することを特徴とする。
【００１７】
なお、上記した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、上記した構成以外の本発明の構成の例は、本願明細書全体の記載または図面から明らかにされる。
【発明の効果】
【００１８】
このように構成された表示装置およびその製造方法によれば、製造造工数の増大をもたらすことなく、薄膜トランジスタのゲート絶縁膜と容量素子の誘電体膜を異なる層における絶縁膜を用いることによって、それらの特性に応じた膜厚に設定できるようになる。
【００１９】
また、このように構成された液晶表示装置およびその製造方法によれば、製造工数の増大をもたらすことなく、ゲート信号線とドレイン信号線との間の寄生容量を低減できるようになる。
【００２０】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施例１の表示装置の要部断面を示した図である。
【図２】本発明の実施例１の表示装置の表示領域における等価回路を示した図である。
【図３】本発明の実施例１の表示装置の画素の構成を示した平面図である。
【図４】本発明の実施例１の表示装置に形成されるブーストラップ回路の構成を示した平面図である。
【図５】本発明の実施例１の表示装置の製造方法を示し、図６ないし図１１とともに一連の工程を示した図である。
【図６】本発明の実施例１の表示装置の製造方法を示し、図５、図７ないし図１１とともに一連の工程を示した図である。
【図７】本発明の実施例１の表示装置の製造方法を示し、図５、図６、図８ないし図１１とともに一連の工程を示した図である。
【図８】本発明の実施例１の表示装置の製造方法を示し、図５ないし図７、図９ないし図１１とともに一連の工程を示した図である。
【図９】本発明の実施例１の表示装置の製造方法を示し、図５ないし図８、図１０、図１１とともに一連の工程を示した図である。
【図１０】本発明の実施例１の表示装置の製造方法を示し、図５ないし図９、図１１とともに一連の工程を示した図である。
【図１１】本発明の実施例１の表示装置の製造方法を示し、図５ないし図１０とともに一連の工程を示した図である。
【図１２】本発明の実施例２の表示装置の画素の構成を示した平面図である。
【図１３】本発明の実施例２の表示装置に形成されるブーストラップ回路の構成を示した平面図である。
【図１４】本発明の実施例２の表示装置の要部断面を示した図である。
【図１５】本発明の実施例２の表示装置の製造方法を示し、図１６とともに一連の工程を示した図である。
【図１６】本発明の実施例２の表示装置の製造方法を示し、図１５とともに一連の工程を示した図である。
【図１７】本発明の実施例３の要部断面を示した図である。
【図１８】本発明の実施例３の表示装置の製造方法を示し、図１９ないし図２２とともに一連の工程を示した図である。
【図１９】本発明の実施例３の表示装置の製造方法を示し、図１８、図２０ないし図２２とともに一連の工程を示した図である。
【図２０】本発明の実施例３の表示装置の製造方法を示し、図１８、図１９、図２１、図２２とともに一連の工程を示した図である。
【図２１】本発明の実施例３の表示装置の製造方法を示し、図１８ないし図２０、図２２とともに一連の工程を示した図である。
【図２２】本発明の実施例３の表示装置の製造方法を示し、図１８ないし図２１とともに一連の工程を示した図である。
【図２３】本発明の実施例４の表示装置に形成されるブーストラップ回路の構成を示した平面図である。
【図２４】本発明の実施例４の表示装置の要部断面を示した図である。
【図２５】本発明の実施例４の表示装置の製造方法を示し、図２６ないし図３０とともに一連の工程を示した図である。
【図２６】本発明の実施例４の表示装置の製造方法を示し、図２５、図２７ないし図３０とともに一連の工程を示した図である。
【図２７】本発明の実施例４の表示装置の製造方法を示し、図２５、図２６、図２８ないし図３０とともに一連の工程を示した図である。
【図２８】本発明の実施例４の表示装置の製造方法を示し、図２５ないし図２７、図２９、図３０とともに一連の工程を示した図である。
【図２９】本発明の実施例４の表示装置の製造方法を示し、図２５ないし図２８、図３０とともに一連の工程を示した図である。
【図３０】本発明の実施例４の表示装置の製造方法を示し、図２５ないし図２９とともに一連の工程を示した図である。
【図３１】参考例の表示装置に形成される薄膜トランジスタの断面図である。
【図３２】本発明の実施例６の表示装置の要部断面を示した図である。
【発明を実施するための形態】
【００２２】
本発明の実施例を図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。
【実施例１】
【００２３】
本発明の表示装置の実施例１の液晶表示装置を例に挙げて説明する。
【００２４】
〈等価回路〉
図２は、本発明による液晶表示装置の等価回路を示した図である。図２は、液晶を挟持して対向配置される一対の基板のうちの一方の基板の液晶側の面に形成される回路を示している。図２は、等価回路であるが、実際の液晶表示装置の回路と幾何学的にほぼ同様となっている。
【００２５】
図２において、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬと、図中ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬがある。ゲート信号線ＧＬのそれぞれのたとえば図中左端はゲートドライバＧＤＲに接続され、このゲートドライバＧＤＲによって各ゲート信号線ＧＬには走査信号が供給されるようになっている。ドレイン信号線ＤＬのそれぞれのたとえば図中上端はドレインドライバＤＤＲに接続され、このドレインドライバＤＤＲによって各ドレイン信号線ＤＬには映像信号が供給されるようになっている。
【００２６】
隣接する一対のゲート信号線ＧＬと隣接する一対のドレイン信号線ＤＬによって囲まれる領域は画素領域（図中点線枠内）となる。この領域には、ゲート信号線ＧＬからの走査信号によってオンされる薄膜トランジスタＴＦＴ（図中符号ＴＦＴｐで示す）と、オンされた薄膜トランジスタＴＦＴｐを通してドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸとを備えて形成されている。画素電極ＰＸは、この画素電極ＰＸが形成される基板と液晶を挟持して対向配置される他方の基板に形成される対向電極ＣＴとの間に電界を発生させるようになっている。画素電極ＰＸが形成される一方の基板には、ゲート信号線ＧＬと隣接して容量信号線ＣＬが形成されている。この容量信号線ＣＬと画素電極ＰＸとの間には容量素子Ｃが接続されている。容量素子Ｃは画素電極ＰＸに供給された映像信号を比較的長く蓄積させるために設けられている。画素電極ＰＸと対向電極ＣＴとの間に発生する電界は基板の表面と垂直となっており、この電界によって液晶の分子を駆動するようになっている。このような画素を備える液晶表示装置はたとえば縦電界方式と称されている。
【００２７】
なお、ここで、ゲートドライバＧＤＲは、たとえばブーストラップ回路によって形成され、このブーストラップ回路は複数の薄膜トランジスタＴＦＴ（図中符号ＴＦＴｃで示す）によって形成されている。この薄膜トランジスタＴＦＴｃは、各画素内に形成される薄膜トランジスタＴＦＴｐと同一の基板上に形成され、該薄膜トランジスタＴＦＴｐの形成と並行して形成されるようになっている。
【００２８】
〈画素の構成〉
図３は、前記画素の領域（図１の点線枠内の領域）における構成を示した平面図である。また、図３のＡ−Ａ'線、Ｂ−Ｂ'線、Ｃ−Ｃ'線における断面図を、それぞれ、図１のＡ−Ａ'部、Ｂ−Ｂ'部、Ｃ−Ｃ'部に示している。
【００２９】
図３において、まず基板ＳＵＢ１（図１参照）があり、この基板ＳＵＢ１の液晶側の面（表面）には、図中ｘ方向に延在してゲート信号線ＧＬが形成されている。このゲート信号線ＧＬの一部には各画素領域側に突出する延在部を備え、この延在部は後述する薄膜トランジスタＴＦＴｐのゲート電極ＧＴを構成するようになっている。
【００３０】
基板ＳＵＢ１の表面には、ゲート信号線ＧＬ、ゲート電極ＧＴをも被って、たとえば酸化シリコンからなる第１の絶縁膜ＩＮ１（図１参照）が形成されている。この第１の絶縁膜ＩＮ１は、薄膜トランジスタＴＦＴの形成領域においてゲート絶縁膜の機能を有するようになっている。さらに、この第１の絶縁膜ＩＮ１の上面には、たとえば窒化シリコンからなる第２の絶縁膜ＩＮ２が形成されている。この第２の絶縁膜ＩＮ２は、その膜厚が第１の絶縁膜ＩＮ１の膜厚よりも大きくなるように形成されている。そして、第２の絶縁膜ＩＮ２は、薄膜トランジスタＴＦＴｐの形成領域におけるゲート電極ＧＴ上の一部に、ゲート信号線ＧＬの走行方向と直交する方法（図中ｙ方向）に長辺を有する矩形状の開口ＯＰが形成されている。この開口ＯＰは底面に第１の絶縁膜ＩＮ１の表面を露出させて形成されている。開口ＯＰは、図１からも明らかなように、その側壁面は比較的なだらかなテーパを有して形成されたものとなっている。
【００３１】
第２の絶縁膜ＩＮ２の上面には、薄膜トランジスタＴＦＴの半導体層ＳＣＬ（図中ＳＣＬｔで示す）と、容量素子Ｃの一方の電極を構成する半導体層ＳＣＬ（図中ＳＣＬｃで示す）が形成されている。薄膜トランジスタＴＦＴｐの半導体層ＳＣＬｔは、ゲート信号線ＧＬの延在方向（図中ｘ方向）に沿って、第２の絶縁膜ＩＮ２の前記開口ＯＰを跨ぐようにして形成されている。そして、半導体層ＳＣＬｔは、前記開口ＯＰ上の部分を中央とした場合の両端のそれぞれにおいて、第２の絶縁膜ＩＮ２の表面（前記開口ＯＰを除く部分の表面）に形成され、かつ高濃度半導体層（図中符号ＣＮで示す）となっている。なお、上述の半導体層ＳＣＬｔは、アモルファスシリコンをレーザアニールによってポリシリコン化させたものとなっており、前記高濃度半導体層ＣＮは高濃度の不純物をドープして形成されたものとなっている。このように形成された半導体層ＳＣＬｔは、図１に示すように、前記開口ＯＰの底面に形成される部分においてチャネル領域として機能するようになっている。そして、チャネル領域の両側のそれぞれは前記開口ＯＰのテーパ部を這って形成された後に高濃度半導体層ＣＮに接続されて形成されている。前記開口ＯＰのテーパ部に形成された半導体層ＳＣＬｔは、オフセットの役割を果たし、ドレイン端の電界緩和によってオフ電流を低減できる効果を奏する。容量素子Ｃの一方の電極を構成する半導体層ＳＣＬｃは、たとえば容量信号線ＣＬ（図中符号ＣＬ（Ｓ）で示す）とともに形成されるようになっている。半導体層ＳＣＬｃ、容量信号線ＣＬ（Ｓ）は、いずれも、アモルファスシリコンをレーザアニールによってポリシリコン化させ、さらに、高濃度の不純物をドープさせて形成した高濃度半導体層として形成されている。
【００３２】
ここで、薄膜トランジスタＴＦＴの形成領域において、半導体層ＳＣＬｔの表面には、第３の絶縁膜ＩＮ３が形成されている。この第３の絶縁膜ＩＮ３は、少なくとも、半導体層ＳＣＬｔの両端における高濃度半導体層ＣＮのそれぞれにおいて、その一部を露出させるようにして形成されている。後述の電極（ドレイン電極、ソース電極）との電気的接続を図るためである。第３の絶縁膜ＩＮは、半導体層ＳＣＬｔを段切れなく第２の絶縁膜ＩＮ２の開口ＯＰのテーパの形状に沿って形成するために設けられている。上述したように、半導体層ＳＣＬｔは、アモルファスからなる半導体層をレーザアニールによる結晶化によって形成されるが、このレーザアニールによる溶融化の弊害を前記第３の絶縁膜ＩＮ３の形成によって回避せんとしているものである。そして、この第３の絶縁膜ＩＮ３は、容量素子Ｃの形成領域においても形成され、前記半導体層ＳＣＬｃを被って形成されている。第３の絶縁膜ＩＮ３は容量素子Ｃの誘電体膜として機能するようになっている。この場合、この誘電体膜は、薄膜トランジスタＴＦＴにおいて形成する第３の絶縁膜ＩＮ３と同時に形成できることから、製造工程の増大を回避させることができる効果を奏する。この場合、第３の絶縁膜ＩＮ３は、容量信号線ＣＬ（Ｓ）との接続部において、前記半導体層ＳＣＬｃの一部を露出させるようにして形成されている。金属膜からなる後述の容量信号線ＣＬ（図中符号ＣＬ（Ｍ）で示す）との電気的接続を図るためである。
【００３３】
このように形成された基板ＳＵＢ１の表面には、図３中、図中ｙ方向に延在するドレイン信号線ＤＬが形成されている。このドレイン信号線ＤＬは、その一部が、薄膜トランジスタＴＦＴの半導体層ＳＣＬｔの一端側（ドレイン信号線ＤＬ側の端部）の高濃度半導体層ＣＮに重畳するように延在されて、薄膜トランジスタＴＦＴのドレイン電極ＤＴが形成されている。また、ドレイン電極ＤＴの形成と同時に、前記半導体層ＳＣＬｔの他端側の高濃度半導体層ＣＮに重畳するソース電極ＳＴが形成され、このソース電極ＳＴは前記半導体層ＳＣＬｔの形成領域外にまで延在され、後述の画素電極ＰＸとの接続部（図中符号ＴＨ１で示す）を構成するようになっている。なお、薄膜トランジスタＴＦＴにおいて、そのドレイン電極ＤＴおよびソース電極ＳＴは、バイアスの印加状態によって入れ替わるものであるが、説明の便宜上、図中左側に位置づけられる電極をドレイン電極、図中右側に位置づけられる電極をソース電極と命名するとする。また、前記ドレイン信号線ＤＬ等の形成の際に、容量信号線ＣＬ（Ｍ）が形成されるようになっている。この容量信号線ＣＬは、ドレイン信号線ＤＬと交差する部分において切断部を有し、高濃度半導体層からなる前記容量信号線ＣＬ（Ｓ）と重畳されるようにして形成されている。
【００３４】
なお、図１のＣ−Ｃ'部は、ゲート信号線ＧＬとドレイン信号線ＤＬとの交差部における断面図となっており、ゲート信号線ＧＬとドレイン信号線ＤＬとの層間絶縁膜は第１の絶縁膜ＩＮ１、第２の絶縁膜ＩＮ２が用いられていることが明確となる。
【００３５】
このように形成された基板ＳＵＢ１の表面には、保護膜ＰＡＳが形成されている。この保護膜ＰＡＳは、たとえば樹脂からなる有機絶縁膜から形成され、前記薄膜トランジスタＴＦＴの液晶との直接の接触を回避させるようになっている。これは、薄膜トランジスタＴＦＴと液晶との接触は薄膜トランジスタＴＦＴの特性劣化を惹起せしめるからである。この保護膜ＰＡＳの上面の画素領域には、面状の画素電極ＰＸが形成されている。この画素電極ＰＸはたとえばＩＴＯ（Indium Tin Oxide）からなる透明導電膜からなっている。そして、この画素電極ＰＸの延在部は、保護膜ＰＡＳに予め形成されたスルーホールＴＨ１を通して薄膜トランジスタＴＦＴのソース電極ＳＴと接続され、また、保護膜ＰＡＳに予め形成されたスルーホールＴＨ２を通して容量素子Ｃの誘電体膜である第３の絶縁膜ＩＮ３上に形成されている。このことから、画素電極ＰＸのスルーホールＴＨ２に形成された部分は容量素子Ｃの他方の電極を構成することになり、前記スルーホールＴＨ２の開口面積を大きくすることによって大きな容量を得ることができるようになる。
【００３６】
なお、このように構成された基板ＳＵＢ１の表面には、画素電極ＰＸをも被って配向膜が形成されているが、図１、図３では、この配向膜の図示を省略している。
【００３７】
（ゲートドライバの一部の構成）
図４は、前記ゲートドライバＧＤＲの一部を構成するブートストラップ回路の平面図である。図４は、図２に示したブートストラップ回路（等価回路）と幾何学的に対応させて示している。また、図４のＡ−Ａ'線、Ｂ−Ｂ'線における断面図は、図１のＡ−Ａ'部、Ｂ−Ｂ'部に示したと同様になっている。
【００３８】
図４において、薄膜トランジスタＴＦＴｃは３個形成されている（それぞれ図中符号ＴＦＴｃ（１）、ＴＦＴｃ（２）、ＴＦＴｃ（３）で示している）。これら薄膜トランジスタＴＦＴｃ（１）、ＴＦＴｃ（２）、ＴＦＴｃ（３）は、画素内の前記薄膜トランジスタＴＦＴｐの形成において、並行して形成されるようになっている。このため、薄膜トランジスタＴＦＴｃ（１）、ＴＦＴｃ（２）、ＴＦＴｃ（３）は、いずれも、ボトムゲート型として構成され、その半導体層は、アモルファスシリコンをレーザアニールによってポリシリコン化した半導体層ＳＣＬｔによって構成され、半導体層ＳＣＬｔのレーザアニールによる溶融の不都合を第３の絶縁膜ＩＮ３によって回避させた構成となっている。ここで、薄膜トランジスタＴＦＴｃ（１）は、ゲート電極ＧＴがドレイン電極ＤＴと電気的接続がなされてダイオードの機能を有するように形成されている。
【００３９】
また、容量素子Ｃにおいては、上層の電極をたとえばＩＴＯ（Indium Tin Oxide）等の透明導電膜ＩＴＯによって形成している。画素領域における画素電極ＰＸの形成と同時に前記上層の電極を形成する趣旨からである。そして、この容量素子Ｃにおける上層の電極は、比較的配線長の短い配線と一体に形成され、薄膜トランジスタＴＦＴｃ（１）のソース電極およびドレイン電極のうちの一方の電極（図中上側の電極）、薄膜トランジスタＴＦＴｃ（２）のゲート電極に接続されるようになっている。
【００４０】
なお、上述した薄膜トランジスタＴＦＴｃは、ゲートドライバＧＤＲ内に形成される薄膜トランジスタについて説明したものである。しかし、このような薄膜トランジスタの構成はドレインドライバＤＤＲ内に形成される薄膜トランジスタにも適用することができる。要は、表示部の周辺に形成される回路（周辺回路）を構成する薄膜トランジスタに適用することができる。
【００４１】
〈製造方法〉
表示装置の製造方法を図５ないし図１１を用いて説明する。図５ないし図１１のそれぞれは図１に対応させて描画した図となっている。以下、工程順に説明する。
【００４２】
工程１．（図５）
たとえばガラスからなる基板ＳＵＢ１を用意し、この基板ＳＵＢ１の表面にたとえばアルミニュウムからなるゲート信号線ＧＬ、ゲート電極ＧＴを形成する。ゲート信号線ＧＬ、ゲート電極ＧＴの膜厚はたとえば１５０ｎｍとする。その後、基板ＳＵＢ１の表面にゲート信号線ＧＬ、ゲート電極ＧＴをも被って酸化シリコンからなる第１の絶縁膜ＩＮ１および窒化シリコンからなる第２の絶縁膜ＩＮ２を順次形成する。第１の絶縁膜ＩＮ１および第２の絶縁膜ＩＮ２は、たとえばＣＶＤ（Chemical Vapor Deposition）法により連続成膜し、第１の絶縁膜ＩＮ１の膜厚をたとえば１００ｎｍ、第２の絶縁膜ＩＮ２の膜厚をたとえば５００ｎｍとする。
【００４３】
工程２．（図６）
薄膜トランジスタＴＦＴの領域における第２の絶縁膜ＩＮ２に開口ＯＰを形成する。この開口ＯＰは、ゲート電極ＧＴを横切るようにして形成され、その側壁面にはテーパが形成されるようにする。前記開口ＯＰは公知のフォトエッチングにより形成し、この際、第１の絶縁膜ＩＮ１はエッチングレートの相違によって、孔が形成されないようにできる。
【００４４】
工程３．（図７）
第２の絶縁膜ＩＮ２の上面に、前記開口ＯＰをも被って、アモルファスシリコンからなる半導体層ＡＳと、酸化シリコンからなる第３の絶縁膜ＩＮ３を順次形成する。半導体層ＡＳと第３の絶縁膜ＩＮ３は、たとえばＣＶＤ法により連続成膜し、半導体層ＡＳの膜厚をたとえば５０ｎｍ、第３の絶縁膜ＩＮ３の膜厚をたとえば２００ｎｍとする。
【００４５】
工程４．（図８）
第３の絶縁膜ＩＮ３を通して半導体層ＡＳにイオン打ち込みをする。この場合、第２の絶縁膜ＩＮ２に形成された開口ＯＰおよびその周辺にある半導体層ＡＳにあってはイオン打ち込みがなされないようにマスクが施される。その後、半導体層ＡＳにレーザアニールを行い、イオン打ち込みがなされた部分において低抵抗の高濃度半導体層ＣＮを形成するともに、イオン打ち込みが回避された部分において多結晶の半導体層ＳＣＬを形成する。なお、このレーザアニールによる結晶化工程において、アモルファスからなる半導体層ＡＳは一旦溶融化されるが、第３の絶縁膜ＩＮ３の形成によって、段切れを起こすことなく、第２の絶縁膜ＩＮ２の開口ＯＰのテーパの形状に沿った多結晶の半導体層ＳＣＬを形成することができる。
【００４６】
工程５．（図９）
第３の絶縁膜ＩＮ３の上面にフォトレジストを塗布し、フォトリソグラフィ技術によって、薄膜トランジスタＴＦＴの形成領域において、第２の絶縁膜ＩＮ２の開口、およびその外方であって高濃度半導体層ＣＮが形成される領域にまで及んで被覆されるフォトレジスト膜ＲＳＴと、容量素子Ｃの形成領域において、高濃度半導体層ＣＮによって形成すべく電極（下層電極）のパターンに対応させた形状のフォトレジスト膜ＲＳＴを残存させる。そして、残存されたフォトレジスト膜ＲＳＴをマスクとして、第３の絶縁膜ＩＮ３をエッチングし、この下層の高濃度半導体層ＣＮを露出させる。この場合、第３の絶縁膜ＩＮ３はフォトレジスト膜ＲＳＴに対してサイドエッチがなされるようにする。この場合のサイドエッチング量としては１μｍ以上とすることが好ましい。
【００４７】
工程６．（図１０）
前記フォトレジスト膜ＲＳＴをマスクとして、高濃度半導体層をエッチングし、下層の第２の絶縁膜ＩＮ２を露出させる。そして、フォトレジスト膜ＲＳＴを除去する。工程５における第３の絶縁膜ＩＮ３のサイドエッチングによって、平面的に観て、第３の絶縁膜ＩＮ３の周辺には高濃度半導体層ＣＮが露出するように構成される。
【００４８】
工程７．（図１１）
基板ＳＵＢ１の表面にたとえばアルミニュウムを被着し、これをパターン化することにより、電極および配線を形成する。アルミニュウムの膜厚はたとえば５００ｎｍとする。薄膜トランジスタＴＦＴの形成領域においては、ドレイン電極ＤＴおよびソース電極ＳＴが形成され、これら電極は、少なくとも第３の絶縁膜ＩＮ３の周辺に露出された高濃度半導体層ＣＮに重畳されて形成される。容量素子Ｃの形成領域においては、誘電体膜となる第３の絶縁膜ＩＮ３の周辺に露出された高濃度半導体層（下部電極）に重畳され、前記下部電極に接続された配線（容量信号線ＣＬ（Ｓ））が形成される。配線交差部の形成領域においては、ゲート信号線ＧＬと交差するドレイン信号線ＤＬが形成される。第２の絶縁膜ＩＮ２は層間絶縁膜として機能するようになる。
【００４９】
その後は、図１に示すように、基板ＳＵＢ１の表面にたとえば樹脂材からなる保護膜ＰＡＳを形成する。この保護膜ＰＡＳの膜厚はたとえば３００ｎｍとする。そして、容量素子Ｃの形成領域において、保護膜ＰＡＳに第３の絶縁膜ＩＮ３の一部を露出するスルーホールＴＨ２を形成し、このスルーホールＴＨ２を通して前記第３の絶縁膜ＩＮ３に当接する電極を形成する。この電極は、たとえばＩＴＯで形成され、容量素子Ｃの上部電極となる。
【実施例２】
【００５０】
〈画素の構成〉
図１２は、画素を示す平面図で、図３に対応した図となっている。図１２のＤ−Ｄ'線、Ｅ−Ｅ'線、Ｆ−Ｆ'線における断面図を、それぞれ、図１４のＤ−Ｄ'部、Ｅ−Ｅ'部、Ｆ−Ｆ'部に示している。
【００５１】
図１２、図１４から明らかとなるように、実施例１の場合と比較して異なる構成は、容量素子Ｃの形成領域にあり、誘電体膜として機能する第３の絶縁膜ＩＮ３の上層には保持電極ＴＭが形成されている。この保持電極ＴＭは、ドレイン信号線ＤＬ、薄膜トランジスタＴＦＴのドレイン電極ＤＴおよびソース電極ＳＴ、容量信号線ＣＬ（Ｍ）の形成の際に、同時に形成され、たとえばアルミニュウム等から構成されている。このため、保持電極ＴＭは保護膜ＰＡＳの下層に形成され、この保護膜ＰＡＳに形成されたスルーホールＴＨ２を通して、前記保護膜ＰＡＳの上面に形成される画素電極ＰＸと電気的な接続が図れるようになっている。
【００５２】
このような構成は、保護膜ＰＡＳにスルーホールＴＨ２を形成する場合に、保持電極ＴＭがエッチングストッパとして機能し、その下層の誘電体膜（第３の絶縁膜ＩＮ３）にダメージを与えなくて済むようになる。したがって、耐圧を向上できる容量素子Ｃを形成できる効果を奏する。
【００５３】
〈ゲートドライバの一部の構成〉
図１３は、ゲートドライバの一部を示す平面図で、図４に対応した図となっている。図１３のＤ−Ｄ'線、Ｅ−Ｅ'線における断面図を、それぞれ、図１４のＤ−Ｄ'部、Ｅ−Ｅ'部に示している。
【００５４】
この場合においても、図４の場合と比較して異なる構成は容量素子Ｃの形成領域にあり、誘電体膜として機能する第３の絶縁膜ＩＮ３の上層に保持電極ＴＭが形成されている。この保持電極ＴＭが形成された容量素子Ｃは、実施例２における画素領域内の前記容量素子Ｃと同様の構成となっている。
【００５５】
〈製造方法〉
この実施例２における製造方法は、最初、実施例１の製造方法における工程１から工程６までと同様となっている。図１５は、実施例１に示した製造方法の工程６の図と同じになっている。
【００５６】
その後、図１６に示すように、実施例１の工程７に示したと同様に、ドレイン信号線ＤＬ、薄膜トランジスタＴＦＴのドレイン電極ＤＴ、ソース電極ＳＴを形成するが、この際に、容量素子Ｃの形成領域において、第３の絶縁膜ＩＮ３の上面に保持電極ＴＭを形成するようになっている。保持電極ＴＭは、容量信号線ＣＬ（Ｍ）と電気的に接続させることなく形成される。これにより、保持電極ＴＭはドレイン信号線ＤＬ等と同材料で形成され、たとえばアルミニュウムによって構成されるようになる。
【００５７】
そして、図１４に示すように、基板ＳＵＢ１の表面にたとえば樹脂材からなる保護膜ＰＡＳを形成する。そして、容量素子Ｃの形成領域において、保護膜ＰＡＳに保持電極ＴＭの一部を露出するスルーホールＴＨ２を形成し、このスルーホールＴＨ２を通して、保護膜ＰＡＳ上に形成される画素電極ＰＸと前記保持電極ＴＭとを接続させるようにする。
【実施例３】
【００５８】
〈構成〉
図１７は、本発明の実施例３を示す構成図で、実施例２における図１４の構成に対応づけて示している。図１７において、図１４の場合と比較して異なる構成は、容量素子Ｃの保持電極ＭＴが若干厚く構成されていることにある。このため、画素の平面を示す構成は図１２と同様となっており、ゲートドライバＧＤＲの一部の平面を示す構成は図１３と同様となっている。
【００５９】
〈製造方法〉
この実施例３における製造方法は、最初、実施例１の製造方法における工程１から工程４までと同様となっている。図１８は、実施例１に示した製造方法の工程４の図と同じになっている。
【００６０】
次に、図１９に示すように、第３の絶縁膜ＩＮ３の表面に、たとえばアルミニュウムからなる金属膜ＭＴＬをたとえば膜厚３００ｎｍで形成する。
【００６１】
そして、金属膜ＭＴＬの上面にフォトレジストを塗布し、フォトリソグラフィ技術によって、薄膜トランジスタＴＦＴの形成領域において、第２絶縁膜の開口ＯＰ、およびその外方であって高濃度半導体層が形成される領域にまで及んで被覆されるフォトレジスト膜ＲＳＴと、容量素子Ｃの形成領域において、高濃度半導体層によって形成すべく電極（下層電極）のパターンに対応させた形状のフォトレジスト膜ＲＳＴを残存させる。そして、残存されたフォトレジスト膜ＲＳＴをマスクとして、金属膜ＭＴＬをエッチングし、この下層の第３の絶縁膜ＩＮ３を露出させる。この場合、金属膜ＭＴＬはフォトレジスト膜ＲＳＴに対してサイドエッチがなされるようにする。この場合のサイドエッチング量としては１μｍ以上とすることが好ましい。
【００６２】
次に、図２０に示すように、前記フォトレジスト膜ＲＳＴをマスクとして、第３の絶縁膜ＩＮ３、高濃度半導体層ＣＮを順次エッチングし、下層の第２の絶縁膜ＩＮ２を露出させる。そして、フォトレジスト膜ＲＳＴを除去する。図１９における金属膜ＭＴＬのサイドエッチングによって、平面的に観て、金属膜ＭＴＬの周辺には第３の絶縁膜ＩＮ３が露出するように構成される。
【００６３】
次に、図２１に示すように、金属膜ＭＴＬをマスクとして、第３の絶縁膜ＩＮ３をエッチングし、高濃度半導体層ＣＮの一部を露出させる。
【００６４】
次に、図２２に示すように、ドレイン信号線ＤＬ、薄膜トランジスタＴＦＴのドレイン電極ＤＴおよびソース電極ＳＴ、容量素子Ｃの保持電極ＭＴを形成する。この場合、前記金属膜ＭＴＬを残存させたままで、その上層に新たな金属膜を形成し、ドレイン信号線ＤＬ、薄膜トランジスタＴＦＴのドレイン電極ＤＴおよびソース電極ＳＴ、容量素子Ｃの保持電極ＭＴの形成をする。このため、容量素子Ｃの保持電極ＭＴの膜厚が大きくなる。
【００６５】
そして、図１７に示すように、基板ＳＵＢ１の表面にたとえば樹脂材からなる保護膜ＰＡＳを形成する。そして、容量素子Ｃの形成領域において、保護膜ＰＡＳに保持電極ＴＭの一部を露出するスルーホールＴＨ２を形成し、このスルーホールＴＨ２を通して、保護膜ＰＡＳ上に形成される画素電極ＰＸと前記保持電極ＴＭとを接続させるようにする。
【００６６】
上述した製造方法は、第３の絶縁膜ＩＮ３の上面に金属膜ＭＴＬを形成し、この金属膜ＭＴＬにサイドエッチングを施すことによって、薄膜トランジスタＴＦＴの形成領域において、ソース・ドレイン電極と高濃度半導体層とのコンタクト領域を形成するようにしたものである。このことは、サイドエッチング量を考慮することなく、第３の絶縁膜ＩＮ３の膜厚を大幅に小さく（たとえば５０ｎｍ程度）でき、容量素子Ｃにおける保持容量を増大させることができる効果を奏する。
【実施例４】
【００６７】
〈ゲートドライバの一部の構成〉
図２３は、本発明の実施例４を示す構成図で、図４に対応した図となっている。図２３のＧ−Ｇ'線、Ｈ−Ｈ'線における断面図は、それぞれ、図２４のＧ−Ｇ'部、Ｈ−Ｈ'部に示している。
【００６８】
図２３において、図４の場合と比較して異なる構成は、薄膜トランジスタＴＦＴｃ（１）にある。この薄膜トランジスタＴＦＴｃ（１）は、ゲート電極ＧＴがドレイン電極ＤＴと電気的接続がなされてダイオードの機能を有するように形成されている。そして、この薄膜トランジスタＴＦＴｃ（１）は、トップゲート型の薄膜トランジスタとして形成されている。すなわち、薄膜トランジスタＴＦＴｃ（１）の形成領域には、その第１の絶縁膜ＩＮ１の下層にゲート電極ＧＴが形成されていないようになっている。そして、薄膜トランジスタＴＦＴｃ（１）に形成されるドレイン電極ＤＴは、ソース電極ＳＴ側に延在され、第２の絶縁膜ＩＮ２に形成された開口ＯＰ内に埋設されるようにして形成されている。このように形成されたドレイン電極ＤＴの延在部はゲート電極ＧＴとして構成される。この場合、第３の絶縁膜ＩＮ３は、薄膜トランジスタＴＦＴｃ（１）のゲート絶縁膜として機能するようになる。
【００６９】
このように構成した薄膜トランジスタＴＦＴｃ（１）は、たとえば図４に示したように、ドレイン電極ＤＴとゲート電極ＧＴとの接続をスルーホールを通して行ったものと比べ、素子の面積を大幅に小さくできる効果を奏する。
【００７０】
〈製造方法〉
表示装置の製造方法を図２５ないし図３０を用いて説明する。図２５ないし図３０のそれぞれは図２４に対応させて描画している。以下、工程順に説明する。
【００７１】
工程１．（図２５）
たとえばガラスからなる基板ＳＵＢ１を用意し、この基板ＳＵＢ１の表面において、ボトムゲート型の薄膜トランジスタＴＦＴを形成する領域に、たとえばアルミニュウムからなるゲート電極ＧＴを形成する。このゲート電極ＧＴの膜厚はたとえば１５０ｎｍとする。トップゲート型の薄膜トランジスタＴＦＴを形成領域には、この段階において、ゲート電極を形成しないようにする。その後、基板ＳＵＢ１の表面にゲート電極ＧＴをも被って酸化シリコンからなる第１絶縁膜ＩＮ１および窒化シリコンからなる第２絶縁膜ＩＮ２を順次形成する。第１絶縁膜ＩＮ１および第２絶縁膜ＩＮ２は、たとえばＣＶＤ法により連続成膜し、第１絶縁膜ＩＮ１の膜厚をたとえば１００ｎｍ、第２絶縁膜ＩＮ２の膜厚をたとえば５００ｎｍとする。
【００７２】
工程２．（図２６）
ボトムゲート型およびトップゲート型のいずれの薄膜トランジスタＴＦＴの形成領域における第２絶縁膜ＩＮ２に開口ＯＰを形成する。この開口ＯＰは、ボトムゲート型の薄膜トランジスタＴＦＴを形成領域の形成領域にあってゲート電極ＧＴを横切るようにして形成される。そして、これら開口ＯＰは、その側壁面にテーパが形成されるようにする。前記開口ＯＰは公知のフォトエッチングにより形成し、この際、第１絶縁膜ＩＮ１はエッチングレートの相違によって、孔が形成されないようにできる。
【００７３】
工程３．（図２７）
第２絶縁膜ＩＮ２の上面に、前記開口ＯＰをも被って、アモルファスシリコンからなる半導体層ＡＳと、酸化シリコンからなる第３絶縁膜を順次形成する。半導体層ＡＳと第３絶縁膜は、たとえばＣＶＤ（Chemical Vapor Deposition）法により連続成膜し、半導体層の膜厚をたとえば５０ｎｍ、第３絶縁膜の膜厚をたとえば２００ｎｍとする。
【００７４】
工程４．（図２８）
第３絶縁膜を通して半導体層ＡＳにイオン打ち込みをする。この場合、第２絶縁膜ＩＮ２に形成された開口ＯＰおよびその周辺にある半導体層ＡＳにあってはイオン打ち込みがなされないようにマスクが施される。その後、半導体層ＡＳにレーザアニールを行い、イオン打ち込みがなされた部分において低抵抗の高濃度半導体層ＣＮを形成するともに、イオン打ち込みが回避された部分において多結晶の半導体層ＳＣＬｔを形成する。この場合、このレーザアニールによる結晶化工程において、アモルファスからなる半導体層ＡＳは一旦溶融化されるが、第３絶縁膜ＩＮ３の形成によって、段切れを起こすことなく、第２絶縁膜ＩＮ２の開口ＯＰのテーパの形状に沿った多結晶の半導体層ＳＣＬｔを形成できるのは上述した実施例の場合と同様である。
【００７５】
工程５．（図２９）
第３の絶縁膜ＩＮ３の上面にフォトレジストを塗布し、フォトリソグラフィ技術によって、それぞれの薄膜トランジスタＴＦＴの形成領域において、第２絶縁膜の開口ＯＰ、およびその外方であって高濃度半導体層ＣＮが形成される領域にまで及んで被覆されるフォトレジスト膜ＲＳＴを残存させる。そして、残存されたフォトレジスト膜ＲＳＴをマスクとして、第３の絶縁膜ＩＮ３の一部をエッチングし、この下層の高濃度半導体層ＣＮを露出させる。この場合、第３の絶縁膜ＩＮ３はフォトレジスト膜ＲＳＴに対してサイドエッチがなされるようにする。この場合のサイドエッチング量としては１μｍ以上とすることが好ましい。
【００７６】
工程６．（図３０）
前記フォトレジスト膜ＲＳＴをマスクとして、高濃度半導体層ＣＮをエッチングし、下層の第２の絶縁膜ＩＮ２を露出させる。そして、フォトレジスト膜ＲＳＴを除去する。工程５における第３の絶縁膜ＩＮ３のサイドエッチングによって、平面的に観て、第３の絶縁膜ＩＮ３の周辺には高濃度半導体層ＣＮが露出するように構成される。
【００７７】
その後は、図２４に示すように、ボトムゲート型の薄膜トランジスタＴＦＴの形成領域においてドレイン電極ＤＴおよびソース電極ＳＴを形成する。ドレイン電極ＤＴおよびソース電極ＳＴは、少なくとも第３絶縁膜の周辺に露出された高濃度半導体層ＣＮに重畳されて形成される。また、トップゲート型の薄膜トランジスタＴＦＴの形成領域において、ドレイン電極ＤＴ、ソース電極ＳＴ、さらにゲート電極ＧＴを形成する。ゲート電極ＧＴはドレイン電極ＤＴの先端をソース電極ＳＴ側へ延在させ、第２の絶縁膜ＩＮ２の開口ＯＰに埋設させるようにして形成する。上述した各電極は、基板ＳＵＢ１の表面にたとえばアルミニュウムを被着し、これをパターン化することにより形成する。アルミニュウムの膜厚はたとえば５００ｎｍとする。
【実施例６】
【００７９】
上述したそれぞれの実施例では、容量素子Ｃは、多結晶の半導体層ＳＣＬｃと画素電極ＰＸとの間において形成しているが、これに加えて、図３２に示すように、多結晶の半導体層ＳＣＬｃの下方にゲート電極ＧＴを形成して、多結晶の半導体層ＳＣＬｃとゲート電極ＧＴとの間にも容量素子を形成してもよい。この場合、保持容量は、多結晶の半導体層ＳＣＬｃと画素電極ＰＸとで形成される容量素子と、多結晶の半導体層ＳＣＬｃとゲート電極ＧＴとで形成される容量素子の並列素子となり、さらに容量を大きくすることができる。なお、図３２は実施例１の容量素子に適用した場合の例を示しているが、本実施例は、上述の実施例２および実施例３の容量素子についても適用することができる。
【実施例７】
【００８０】
上述したそれぞれの実施例では、基板としてたとえばガラスを用いたものである。しかし、これに限らず、石英ガラスあるいは樹脂を用いるようにしてもよい。石英ガラスを基板とすることによって、プロセス温度を高くし、たとえばゲート絶縁膜を緻密化でき、これにより薄膜トランジスタの特性の信頼性を向上させることができる。また、樹脂を基板とすることによって、軽量で耐衝撃性に優れた液晶表示装置を得ることができる。
【実施例８】
【００８１】
上述したそれぞれの実施例では、薄膜トランジスタＴＦＴのゲート絶縁膜として酸化シリコンを用いたものである。しかし、これに限らず、酸化シリコンと窒化シリコンの積層膜としてもよい。このようにした場合、基板ＳＵＢ１からの不純物がゲート絶縁膜中に拡散侵入するのを防止でき、薄膜トランジスタＴＦＴの特性変動を抑制することができる。
【実施例９】
【００８２】
上述したそれぞれの実施例では、半導体層として、アモルファスシリコンをレーザアニールしたポリシリコンを用いたものである。しかし、これに限らず、アモルファスシリコンの結晶化法として、熱アニールによる固相成長法を用いてもよく、熱アニールとレーザアニールの組み合わせであっても良い。またＰＥＣＶＤや反応熱ＣＶＤを用いてポリシリコンを直接成膜してもよい。ＰＥＣＶＤや反応熱ＣＶＤなどの直接成膜法を用いれば、製造工程を簡略化でき、スループットが向上する。また、半導体層としては、粒径が２０ｎｍから１００ｎｍ程度の微結晶シリコンでもよく、シリコンとゲルマニウムの化合物であってもよい。シリコンとゲルマニウムの化合物を用いれば薄膜トランジスタＴＦＴの性能を向上できる効果を奏する。
【実施例１０】
【００８３】
上述したそれぞれの実施例では、ゲート電極およびソース・ドレイン電極のバリア膜の材料はモリブデン（Ｍｏ）としたものである。しかし、Ｔｉ、ＴｉＷ、ＴｉＮ、Ｗ、Ｃｒ、Ｔａ、Ｎｂ等の金属、またはそれらの合金としてもよい。
【実施例１１】
【００８４】
上述したそれぞれの実施例では、表示装置として液晶表示装置を例に挙げてしめしたものである。しかし、これに限らず、たとえば有機ＥＬ表示装置等のように他の表示装置にも適用することができる。有機ＥＬ表示装置においても、上述したような薄膜トランジスタを形成することによって、画素駆動を行うようになっているからである。
【００８５】
以上、本発明を実施例を用いて説明してきたが、これまでの各実施例で説明した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、それぞれの実施例で説明した構成は、互いに矛盾しない限り、組み合わせて用いてもよい。
【符号の説明】
【００８６】
ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＧＤＲ……ゲートドライバ、ＤＤＲ……ドレインドライバ、ＴＦＴ、ＴＦＴｐ、ＴＦＴｃ……薄膜トランジスタ、Ｃ……容量素子、ＰＸ……画素電極、ＣＴ……対向電極、ＳＵＢ１……基板、ＧＴ……ゲート電極、ＩＮ１……第１の絶縁膜、ＩＮ２……第２の絶縁膜、ＯＰ……開口、ＩＮ３……第３の絶縁膜、ＳＣＬ、ＳＣＬｔ、ＳＣＬｃ……多結晶の半導体層、ＣＮ……高濃度半導体層、ＡＳ……アモルファスシリコン、ＣＬ（Ｓ）、ＣＬ（Ｍ）……容量信号線、ＰＡＳ……保護膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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