(57)【特許請求の範囲】
【請求項１】
導電性部材を有する下部ユニット基板と該下部ユニット基板の上部および底部表面とを含む下部ユニットであって、前記下部ユニット基板の前記導電性部材に電気的に接続されている前記下部ユニット基板の前記上部表面を覆う１つ以上の下部ユニットチップを含む下部ユニットと、
導電性部材を有する上部ユニット基板と、該上部ユニット基板の上部および底部表面と、前記上部および底部表面間に延びるホールとを含む上部ユニットであって、前記導電性部材が前記底部表面に露出し且つ複数のボンドパッドを備えており、前記上部ユニットが、前記上部ユニット基板の前記上部表面を覆う１つ以上の上部ユニットチップをさらに含み、前記上部ユニットチップはそれぞれが前記ホールを貫通する複数のワイヤリードによって前記上部ユニット基板の前記導電性部材に電気的に接続されており、各ワイヤリードは、前記１つ以上の上部ユニットチップの導体パッドに装着された第１の端部と、前記上部ユニット基板の前記複数のボンドパッドのボンドパッドに装着された、前記第１の端部の反対側の他端部とを有し、前記上部ユニット基板が前記下部ユニットチップの上に配置され、前記ホールと前記上部ユニットの前記接続が第１の水平方向に前記下部ユニットチップからずらされている、上部ユニットとを備える、マイクロエレクトロニクスパッケージ。
【請求項２】
カプセル材料をさらに備え、該カプセル材料が前記上部ユニットの前記ワイヤリードを覆い、前記カプセル材料が前記下部ユニットチップを越えて延びている、請求項１に記載のマイクロエレクトロニクスパッケージ。
【請求項３】
前記上部ユニット基板が、前記下部ユニットの最上部のユニットチップの縁部を越えて配置されている、請求項１に記載のマイクロエレクトロニクスパッケージ。
【請求項４】
前記上部ユニット基板の前記導電性部材と前記下部ユニット基板とを電気的に接続する導電性接続をさらに備える、請求項１に記載のマイクロエレクトロニクスパッケージ。
【請求項５】
前記導電性接続が、前記上部ユニット基板または前記下部ユニット基板の少なくとも一方から前記上部ユニット基板または前記下部ユニット基板の他方に向かって延びる導電性ポストを備える、請求項４に記載のマイクロエレクトロニクスパッケージ。
【請求項６】
前記導電性接続が、前記上部ユニット基板または前記下部ユニット基板の少なくとも一方の表面に露出する導電性パッドを備える、請求項４に記載のマイクロエレクトロニクスパッケージ。
【請求項７】
前記導電性接続がパターンを規定し、前記上部ユニットの前記ホールが前記第１の水平方向に前記パターンに対してずらされ、前記１つ以上の下部ユニットチップが、前記第１の水平方向とは反対の第２の水平方向に前記パターンに対してずらされている、請求項４に記載のマイクロエレクトロニクスパッケージ。
【請求項８】
前記下部ユニットが、前記下部ユニット基板の前記上部および底部表面間に延びるホールを有し、前記１つ以上の下部ユニットチップが、前記下部ユニット基板の前記ホールを介して延びる接続によって前記下部ユニット基板の前記導電性部材に電気的に接続されている、請求項７に記載のマイクロエレクトロニクスパッケージ。
【請求項９】
前記下部ユニット基板が、前記第２の水平方向に前記導電性接続の前記パターンに対してずらされている、請求項８に記載のマイクロエレクトロニクスパッケージ。
【請求項１０】
前記１つ以上の下部ユニットチップが上部表面を備え、前記上部ユニットの前記ワイヤリードが、前記１つ以上の下部ユニットチップの最上部の下部ユニットチップの前記上部表面の下方に延び、前記最上部の下部ユニットチップは前記上部ユニット基板の直下に位置する、請求項１に記載のマイクロエレクトロニクスパッケージ。
【請求項１１】
前記１つ以上の下部ユニットチップが上部表面を備え、前記上部ユニットが、前記上部ユニットの前記接続を覆う上部ユニットカプセル材料を含み、前記上部ユニットカプセル材料が前記１つ以上の下部ユニットチップの前記上部表面の下方に延びる、請求項８に記載のマイクロエレクトロニクスパッケージ。
【請求項１２】
前記上部ユニットカプセル材料がさらに前記１つ以上の上部ユニットチップを覆う、請求項１１に記載のマイクロエレクトロニクスパッケージ。
【請求項１３】
前記下部ユニットが、前記下部ユニットの前記ワイヤリードおよび前記１つ以上の下部ユニットチップを覆う下部ユニットカプセル材料を含む、請求項１２に記載のマイクロエレクトロニクスパッケージ。
【請求項１４】
前記下部ユニットが、前記下部ユニットの前記接続および前記１つ以上の下部ユニットチップを覆う下部ユニットカプセル材料を含む、請求項８に記載のマイクロエレクトロニクスパッケージ。
【請求項１５】
前記少なくとも１つ以上の上部ユニットチップが４つのチップを含む、請求項１４に記載のマイクロエレクトロニクスパッケージ。
【請求項１６】
前記４つのチップの各々は縁部を有し、前記ワイヤリードの少なくとも１つは前記４つのチップの前記縁部の各々にわたって延びる、請求項１５に記載のマイクロエレクトロニクスパッケージ。
【請求項１７】
前記下部ユニットカプセル材料が１つ以上の段を有する、請求項１４に記載のマイクロエレクトロニクスパッケージ。
【請求項１８】
前記上部ユニットカプセル材料が１つ以上の段を有する、請求項１２に記載のマイクロエレクトロニクスパッケージ。
【請求項１９】
前記１つ以上の下部ユニットチップが、マイクロエレクトロニクスパッケージの中心線に対してずらされ、前記下部ユニットが１つ以上の下部ユニットチップを覆う下部ユニットカプセル材料を含み、前記下部ユニットカプセル材料が１つ以上の段を有し、前記上部ユニットカプセル材料の前記段のうちの少なくとも１つが前記下部ユニットカプセル材料の前記段のうちの少なくとも１つに隣接している、請求項１８に記載のマイクロエレクトロニクスパッケージ。
【請求項２０】
前記下部ユニットが左スタガード積層パッケージと右スタガード積層パッケージの一方を含み、前記上部ユニットはまた、左スタガード積層パッケージと右スタガード積層パッケージの一方を含む、請求項１に記載のマイクロエレクトロニクスパッケージ。
【請求項２１】
前記下部ユニット基板の前記導電性部材がボンドパッド、トレースおよび導電性ポストを含み、前記導電性ポストによって前記上部ユニット基板と前記下部ユニット基板が電気的に接続されている、請求項１に記載のマイクロエレクトロニクスパッケージ。
【請求項２２】
導電性部材を有する第１のユニット基板と該第１のユニット基板の上部および底部表面とを含む第１のユニットを用意するステップであって、前記第１のユニットが、前記第１のユニット基板の前記上部表面を覆う１つ以上の第１のユニットチップを含むステップと、
前記第１のユニットチップを前記第１のユニット基板の前記導電性部材に電気的に接続するステップと、
上部および底部表面を含む第２のユニット基板と、前記上部および底部表面間に延びるホールと、前記底部表面に露出し且つ複数のボンドパッドを備える導電性部材とを含む第２のユニットを用意するステップであって、前記第２のユニットがさらに、前記第２のユニット基板の前記上部表面を覆う１つ以上の第２のユニットチップを含む、ステップと、
前記ホールを貫通するワイヤリードによって前記第２のユニットチップを前記第２のユニット基板の前記導電性部材に電気的に接続するステップであって、前記ワイヤリードはそれぞれが、前記第２のユニットチップに装着された第１の端部と、前記第２のユニット基板の前記複数のボンドパッドに装着された、前記第１の端部の反対側の他端部とを有する、ステップと、
前記ホールと前記第２のユニットの前記接続が第１の水平方向に前記第１のユニットチップからずらされるように前記第２のユニットを前記第１のユニットチップ上に位置決めするステップとを備える、マイクロエレクトロニクスパッケージの製造方法。
【請求項２３】
相互接続要素によって前記第１のユニットの前記導電性部材の少なくとも一部を前記第２のユニットの前記導電性部材の少なくとも一部に電気的に接続するステップをさらに備える、請求項２２に記載の方法。
【請求項２４】
前記第１のユニットチップが前記第１のユニットチップの上部表面を規定し、前記第２のユニットの位置決めステップ時に前記第２のユニットの前記接続が前記第１のユニットチップの前記上部表面の下方に配置される、請求項２３に記載の方法。
【請求項２５】
前記第２のユニットの前記接続にカプセル材料を適用するステップをさらに備え、前記カプセル材料が前記第１のユニットチップの前記上部表面の下方に配置される、請求項２４に記載の方法。
【請求項２６】
前記第１のユニット基板が、前記第１のユニットの前記接続のうちの少なくとも一部が延びる、前記上部表面から前記底部表面に延びるホールを含み、中心線が前記第１のユニットおよび前記第２のユニットの中心を介して延び、前記第１のユニット基板の前記ホールが第１の水平方向に前記中心線からずらされ、前記第２のユニット基板の前記ホールが前記第１の水平方向とは反対の第２の水平方向に前記中心線からずらされている、請求項２２に記載の方法。
【請求項２７】
前記第１のユニットチップが前記第１の水平方向に前記中心線からずらされ、前記第２のユニットチップが前記第２の方向に前記中心線からずらされている、請求項２６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２００６年８月１６日に出願され、Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ  Ｐａ
ｃｋａｇｅと題された出願番号第１１／５０４，８５７号の恩典を主張するものであり、
本開示は参照により本明細書に組み込まれている。
【０００２】
発明の分野
本発明は、マイクロエレクトロニクスパッケージおよびアセンブリ用のマイクロエレク
トロニクスコンポーネントを製造するためのマイクロエレクトロニクス装置および方法に
関する。
【背景技術】
【０００３】
半導体チップは、製造時、および回路基板や他の回路パネルなどの外部基板へのチップ
の搭載時のチップの取り扱いを容易にするパッケージで通常提供される。例えば、多数の
半導体チップは表面搭載に適したパッケージで提供される。この一般的タイプの多数のパ
ッケージは種々の用途に対して提案されてきた。特定タイプのパッケージが開発されたが
、これは、導電性トレースを上に配置している誘電基板を有するマイクロエレクトロニク
スコンポーネントを利用する。このような配列において、導電性のポストや柱は基板の表
面から突出している。各ポストはトレースのうちの１つの一部に接続されている。このタ
イプのマイクロエレクトロニクスコンポーネントは、他のポストと無関係に各ポストを移
動させることができる配列を有するチップパッケージにおいて特に有用である。ポストの
移動によって、回路基板の反りなどの回路基板やパッケージにおける凹凸に関係なく、複
数のポストの先端は回路基板上のコンタクトパッドに同時に係合することができる。加え
て、このことは、略平面なコンタクトを有してもよい単純なテスト基板を使用するパッケ
ージのテストを容易にし、また特殊かつ高価なテストソケットの必要性を回避する。
【０００４】
このタイプのマイクロエレクトロニクスコンポーネントには種々の用途があり、多数の
異なるマイクロエレクトロニクスパッケージ配列で使用可能である。参照により本明細書
に組み込まれている米国特許出願第１１／０１４，４３９号、第１０／９８５，１１９号
および第１０／９８５，１２６号の特定の好ましい実施形態に開示されているように、こ
のようなマイクロエレクトロニクスパッケージの１つは、半導体チップなどのマイクロエ
レクトロニクス要素と、このマイクロエレクトロニクス要素の第１の表面から間隔をあけ
られ、かつこれを覆う基板を備えるマイクロエレクトロニクスコンポーネントとを含むこ
とが可能である。このようなコンポーネントは、基板から延び、かつマイクロエレクトロ
ニクス要素から突出する複数の導電性ポストを含むことができ、この導電性ポストの少な
くとも一部はマイクロエレクトロニクス要素と電気的に相互接続されている。加えて、こ
のようなパッケージは、マイクロエレクトロニクス要素と基板間に配置され、かつ基板を
マイクロエレクトロニクス要素上に支持する複数の支持要素を含むことができる。導電性
ポストの少なくとも一部は、基板の平面に平行な水平方向に、支持要素からずらされるこ
とがある。例えば、支持要素は、隣接する支持要素間に基板のゾーンが配置されているア
レイに配置されてもよく、またポストはこのようなゾーンの中心付近に配置されてもよい
。
【０００５】
このようなマイクロエレクトロニクスコンポーネントで利用されている誘電基板は、ポ
リイミドや他のポリマーシートなどの材料から形成可能である。これは、上部表面と、こ
れから離れた底部表面とを含む。誘電基板の厚さは用途に応じて変化するが、この誘電基
板は通常約１０ｍ〜１００ｍの厚さである。シートは、この上に導電性シートを有する。
一実施形態では、導電性トレースはシートの底部表面に配置されている。しかしながら、
他の実施形態では、導電性トレースはシートの上部表面、上部および底部表面の両方、ま
たは表面の内部に延びることがある。導電性トレースは任意の導電性材料から形成されて
もよいが、通常は、銅、銅合金、金またはこれらの材料の組み合わせから形成される。ト
レースの厚さもまた用途に応じて変化するが、通常は約５ｍ〜２５ｍである。各トレース
が支持端部と、この支持端部から離れたポスト端部とを有するようにトレースは配列され
る。誘電シート、トレースおよびポストは、同時係属の、共に譲渡された米国特許出願第
１０／９５９，４６５号に開示されているようなプロセスによって製作可能であり、本開
示は参照により本明細書に組み込まれている。‘４６５号出願により詳細に開示されてい
るように、金属プレートがエッチングされたり、他の方法で処置されたりして、プレート
から突出する多数の金属ポストを形成する。誘電層がこのプレートに適用されて、ポスト
はこの誘電層を介して突出する。誘電層の内側は金属プレートに面しているが、誘電層の
外側はポストの先端に面している。以前は、ポストがシートを貫通するようにポストと誘
電シートを強制的に係合させることによって、この誘電層は製作されていた。シートが適
所にあると、金属プレートはエッチングされて、誘電層の内側に個別トレースを形成する
。代替的に、めっきなどの従来のプロセスはトレースの形成、つまりエッチングすること
があるが、ポストは、共に譲渡された米国特許第６，１７７，６３６号に開示されている
方法を使用して形成されてもよく、本開示は参照により本明細書に組み込まれている。さ
らに別の代替例では、ポストは個別要素として製作されてもよく、また任意の適切な方法
でシートに組み付けられてもよく、このシートはポストをトレースに接続する。
【０００６】
当分野におけるこれらの進歩にかかわらず、マイクロエレクトロニクスコンポーネント
の製作におけるさらなる改良が望ましい。
【発明の概要】
【０００７】
本発明の一態様によると、マイクロエレクトロニクスパッケージは、導電性部材を具備
する下部ユニット基板と上部および底部表面とを有する下部ユニットを含んでもよい。該
下部ユニットは、該下部ユニット基板の該導電性部材に電気的に接続されている該下部ユ
ニット基板の該上部表面を覆う１つ以上の下部ユニットチップを含んでもよい。該マイク
ロエレクトロニクスパッケージの上部ユニットは、導電性部材を有する上部ユニット基板
と、上部および底部表面と、該上部および底部表面間に延びるホールとを含んでもよい。
該上部ユニットはさらに、該上部ユニット基板の該上部表面を覆い、かつ該ホール内に延
びる接続によって該上部ユニット基板の該導電性部材に電気的に接続されている１つ以上
の上部ユニットチップを含んでもよい。該上部ユニット基板は、該上部ユニットの該接続
が第１の水平方向に該下部ユニットチップからずらされるように、該下部ユニットチップ
および該ホールの上に配置されてもよい。
【０００８】
該マイクロエレクトロニクスパッケージはまた、該上部ユニット基板および該下部ユニ
ット基板の該導電性部材を電気的に接続する導電性接続を含んでもよい。該導電性接続は
パターンを規定することができ、該上部ユニットの該ホールは該第１の水平方向に該パタ
ーンに対してずらされることが可能である。該１つ以上の下部ユニットチップは、該第１
の水平方向とは反対の第２の方向に該パターンに対してずらされてもよい。
【０００９】
該下部ユニットは、該１つ以上の下部ユニットチップが、該下部ユニット基板における
該ホールを介して延びる接続によって該下部ユニット基板の導電性部材に電気的に接続さ
れるように、該下部ユニット基板の該上部および底部表面間に延びるホールを有してもよ
い。該下部ユニット基板はまた、該第２の水平方向に、該導電性接続の該パターンに対し
てずらされてもよい。
該マイクロエレクトロニクスパッケージはまた、該上部ユニットチップのうちの１つ以
上を覆う上部ユニットのカプセル材料と、該下部ユニットの該接続ならびに１つ以上の下
部ユニットチップを覆う下部ユニットのカプセル材料とを有してもよい。該上部および下
部ユニットのカプセル材料は、１つ以上のステップ（段）が作成されるように、該上部お
よび下部ユニットチップと接続の上に配置されてもよい。該上部ユニットの該ステップの
うちの１つが該下部ユニットの該ステップ(段)のうちの１つに隣接してもよい。
【００１０】
該マイクロエレクトロニクスパッケージに４つの上部ユニットチップがある場合もある
。該上部ユニットチップの各々は、該４つのチップの縁部の各々から該上部ユニット基板
の該導電性部材に延びるワイヤリードを具備する縁部を有してもよい。
【００１１】
代替実施形態では、該パッケージは、複数のコンタクトを有する第１のマイクロエレク
トロニクス要素と、複数のコンタクトを有する第２のマイクロエレクトロニクス要素とを
含んでもよい。該第１のマイクロエレクトロニクス要素は該第２のマイクロエレクトロニ
クス要素上に位置決めされる。また誘電要素は、第１の表面と、第２の表面と、該第１の
表面から該第２の表面に延びるホールとを有する。該誘電要素はさらに、該第２の表面で
暴露された導電性部材を含み、該第２のマイクロエレクトロニクス要素は該誘電要素上に
位置決めされる。
【００１２】
該パッケージはまた、該第１のマイクロエレクトロニクス要素の該複数のコンタクトと
該誘電要素の該導電性部材の少なくとも一部との間に延びる第１のセットの接続要素を含
んでもよい。第２のセットの接続要素は、該第２のマイクロエレクトロニクス要素の該複
数のコンタクトと該誘電要素の該導電性部材の少なくとも一部との間に延びる。該第１の
セットの接続要素のうちの少なくとも一部と、該第２のセットの接続要素のうちの少なく
とも一部は該誘電要素の該ホールを介して延びる。
【００１３】
該マイクロエレクトロニクスパッケージはまた、該ホール内に延びる該接続上に配置さ
れたカプセル材料を有してもよい。該カプセル材料は、オーバーモールドとして該マイク
ロエレクトロニクス要素および該接続の両方に分散されてもよい。該接続における該カプ
セル材料、つまりオーバーモールドの高さは、該マイクロエレクトロニクス要素の該カプ
セル材料の高さより大きくてもよい。例えば、該マイクロエレクトロニクス要素の該カプ
セル材料の高さは、該接続要素の該カプセル材料の高さより少なくとも５０ミクロン小さ
くてもよい。
【００１４】
該マイクロエレクトロニクスパッケージはまた、該第２のマイクロエレクトロニクス要
素上に位置決めされた第３のマイクロエレクトロニクス要素と、該第３のマイクロエレク
トロニクス要素上に位置決めされた第４のマイクロエレクトロニクス要素とを含んでもよ
い。該誘電要素はまた外縁部を有してもよく、該第１、第２、第３および第４のマイクロ
エレクトロニクス要素の各々もまた縁部を有してもよい。該第４のマイクロエレクトロニ
クス要素の該縁部は、該第１、第２および第３のマイクロエレクトロニクス要素の該縁部
よりも該誘電要素の該外縁部に近くてもよい。
【００１５】
本発明の別の態様では、マイクロエレクトロニクスパッケージは、導電性部材を有する
第１のユニット基板と上部および底部表面とを含む第１のユニットを備える。該第１のユ
ニットは、該第１のユニット基板の該導電性部材に電気的に接続されている該第１のユニ
ット基板の該上部表面を覆う１つ以上の第１のユニットチップを含む。導電性部材を有す
る第２のユニット基板と上部および底部表面とを含む第２のユニットもある。該第２のユ
ニットはさらに、該第２のユニット基板の該上部表面を覆い、かつ、該第２のユニットチ
ップから該導電性部材に延びる接続によって該第２のユニット基板の該導電性部材に電気
的に接続されている１つ以上の第２のユニットチップを含む。該第２のユニット基板は該
第１のユニットチップ上に配置され、該第２のユニットの該接続は第１の水平方向に該第
１のユニットチップからずらされている。該第１のユニットは、該第１のユニットの該接
続および該１つ以上の第１のユニットチップを覆う第１のユニットカプセル材料を含んで
もよい。
該接続要素の該カプセル材料の高さは、該マイクロエレクトロニクス要素を覆う該カプ
セル材料の少なくとも一部の高さより大きくてもよい。例えば、該マイクロエレクトロニ
クス要素の該カプセル材料の高さは、ワイヤリードなどの該接続要素上の該カプセル材料
の高さより少なくとも５０ミクロン小さくてもよい。
【００１６】
該第１のユニットチップの該コンタクト担持表面は、該第１のユニット基板の該上部表
面から上方に、または該第１のユニット基板の該上部表面に向かって下方に向いてもよい
。
【００１７】
本発明の別の態様では、マイクロエレクトロニクスパッケージ製造方法が提供される。
一実施形態では、該方法は、第１のチップの第１の部分が第２のチップの第１の部分から
外側に延びるように、該第１のチップを該第２のチップに取り付けるステップと、該第２
のチップを基板の第１の表面に取り付けるステップとを含む。該基板は、導電要素を含む
対向する第２の表面と、これを介して延びる少なくとも１つのホールとを有する。該方法
または、接続要素を介して該第１のチップおよび該第２のチップを該基板の該導電性要素
に電気的に接続するステップを含んでもよい。該第１のチップを該導電性要素に電気的に
接続する少なくとも１つの接続要素と、該第２のチップを該導電性要素に接続する少なく
とも１つの接続要素は該基板の共通ホールを介して延びる。
【００１８】
本発明の別の態様では、マイクロエレクトロニクスパッケージ製造方法は、導電性部材
を有する第１の基板と、上部表面と、該上部表面から離れた底部表面とを含む第１のユニ
ットを用意するステップを含む。該第１のユニットは、該第１のユニット基板の該上部表
面を覆う１つ以上の第１のユニットチップを含んでもよい。導電性部材を有する第２のユ
ニット基板と、上部表面と、該上部表面から離れた底部表面とを含んでもよい第２のユニ
ットの用意が可能である。ホールはこのような上部および底部表面の間に延びてもよい。
該第２のユニットはさらに、該第２のユニット基板の該上部表面を覆う１つ以上の第２の
ユニットチップを含んでもよい。該第２のユニットチップは、接続要素によって該第２の
ユニット基板の該導電性部材に電気的に接続可能である。該第２のユニットは次いで、該
ホールと該第２のユニットの該接続とが第１の水平方向に該第１のユニットチップからず
らされるように、該第１のユニットに接合可能である。
【００１９】
本発明の別の態様によると、第１および第２の相互接続要素間に導電性相互接続を形成
する方法が提供される。このような方法において、該第１の相互接続要素から延びる導電
性ポストは、溶融はんだによって該第２の相互接続要素の導電性パッドと接合される。該
はんだは次いで、該第１の相互接続要素の該導電性ポストの高さと整列された方向に引き
延ばされてもよい。
【００２０】
具体例においては、該導電性相互接続の高さは、該導電性パッドの直径の少なくとも１
．５倍であってもよい。
【００２１】
本発明の一態様によると、導電性カラムによって第１および第２の基板を導電的に相互
接続する方法が提供される。第１の基板の主要表面から突出している導電性ポストが、該
導電性ポストの壁を濡らすはんだのカラムによって第２の基板の主要表面で暴露される導
電性部材に接合される。該導電性カラムは、該第２の基板に隣接する端部の幅Ｗと、該第
１および第２の基板の中間の幅Ｍとを有する。本発明の一態様では、該幅Ｍ対該幅Ｗの比
は１．２未満である。
【００２２】
本発明の一態様によると、導電性カラムを介して第１および第２の基板を導電的に相互
接続する方法が提供される。このような方法では、第１の基板の主要表面から突出する第
１のバンプは、第２の基板の主要表面から該第１のバンプに突出するそれぞれの第２のバ
ンプと整列され、該第１および第２のバンプの各々ははんだを含む。該第１および該第２
のバンプは、例えば加熱によって導電性カラムに溶融され、各カラムは、該第２の基板に
隣接する端部の幅Ｗと、該第１および第２の基板の中間の幅Ｍとを有する。本発明の特定
の態様によると、該幅Ｍ対該幅Ｗの比は１．２未満である。
【００２３】
本発明の特定の態様によると、該第１および第２のバンプの各々ははんだペーストを含
むことができる。本発明の一態様では、該第１および第２のバンプの各々は実質的にはん
だからなる。
【００２４】
本発明の一態様によると、導電性カラムによって第１および第２の基板を導電的に相互
接続する方法が提供される。このような方法において、第１の基板の第１の表面から突出
している暴露カラムは、該第１の表面に対向する第２の基板の第２の表面で暴露される部
材と接合され、各暴露カラムははんだペーストを含む。該暴露カラムは、例えば加熱によ
って該暴露部材に溶融されて、該第１および第２の基板を相互接続する導電性カラムを形
成する。各このようなカラムは、該第２の基板に隣接する端部の幅Ｗと、該第１および第
２の基板の中間の幅Ｍとを有し、該幅Ｍ対該幅Ｗの比は１．２未満である。特定の実施形
態では、該第２の基板の該暴露部材は、該第２の表面から突出するカラムを含み、このよ
うなカラムはまたはんだペーストを含む。
【００２５】
本発明の別の態様によると、第１の平面を規定する上部表面を有する第１の配線要素を
含むマイクロエレクトロニクスアセンブリが提供される。第２の配線要素は、該第１の平
面以外の第２の平面を規定する底部表面を有し、該底部表面は該第１の配線要素の該上部
表面に対向している。該第１または第２の配線要素の一方または両方は、該対向表面の一
方で暴露された複数の導電性パッドを含むことができる。特定の実施形態では、マイクロ
エレクトロニクス要素は、該第１または第２の配線要素の一方または両方に導電的に接続
されてもよい。
【００２６】
複数の導電性カラムは該第１の配線要素を該第２の配線要素に接続する。該導電性カラ
ムは、ｉ）該第１の配線要素から該第２の配線要素の該パッドへ、またはｉｉ）該第２の
配線要素から該第１の配線要素の該パッドへの少なくとも一方の方向に突出する導電性ポ
ストを含む。該カラムはさらに、該導電性ポストを覆うはんだを含んでもよい。該はんだ
は、該第１または第２の配線要素の少なくとも一方の該導電性ポストを、該第１または第
２の配線要素の該少なくとも一方の該対向表面で暴露されたパッドに接合してもよい。一
実施形態では、各カラムの高さは、このようなカラムに含まれる該導電性ポストの高さよ
り大きい。
【００２７】
本発明の特定の態様によると、該第１または第２の配線要素の一方または両方はさらに
、このような配線要素によって規定された該第１または第２の平面の方向に該パッドから
延びるトレースを含んでもよい。具体例において、各パッドの幅は各カラムの高さ未満で
あってもよい。
【００２８】
本発明の特定の態様によると、各カラムは上部端部において該第２の配線要素に接合さ
れてもよく、底部端部において該第１の配線要素に接合されてもよい。該上部および底部
端部間の位置のこのようなカラムのウエスト幅は、該上部端部におけるこのようなカラム
の幅の１．２倍未満であってもよい。加えて、このようなカラムの該ウエスト幅は、該底
部端部のこのようなカラムの幅の１．２倍未満であってもよい。
【００２９】
本発明の特定の態様によると、該導電性ポストは一定ピッチで配列されてもよく、該高
さは該ピッチの半分より大きい。
【００３０】
本発明の別の態様によると、マイクロエレクトロニクスアセンブリが提供される。この
ようなアセンブリの第１の配線要素は、第１の平面を規定する上部表面と、該上部表面で
暴露された複数の第１の導電性パッドとを有してもよい。第２の配線要素は、該第１の平
面以外の第２の平面を規定する底部表面を有してもよく、該底部表面は該第１の配線要素
の該上部表面に対向している。複数の第２の導電性パッドが該底部表面で暴露されてもよ
い。マイクロエレクトロニクス要素は、該第１または第２の配線要素の少なくとも一方に
導電的に接続されてもよい。各々がはんだを含む導電性カラムは、該第１の導電性パッド
を該第２の導電性パッドにそれぞれ接続してもよい。
【００３１】
本発明の特定の態様によると、各カラムは、該第１および第２の導電性パッドの中間で
幅Ｍを有してもよい。該第１および第２の導電性パッド間の各カラムの高さＨは該幅Ｍよ
り大きくてもよい。
【００３２】
本発明の特定の態様によると、該第１および第２の導電性パッド間の各カラムの高さは
、該導電性カラムに含まれる該第１の導電性パッドのピッチの半分より大きくてもよい。
【００３３】
本発明の一態様では、該第１または第２の配線要素の少なくとも一方はさらに、このよ
うな配線要素によって規定されたそれぞれの平面に沿って、このような配線要素の該導電
性パッドのそれぞれから延びるトレースを含む。
【００３４】
本発明の特定の態様において、各導電性パッドの幅は各カラムの高さ未満であってもよ
い。
【００３５】
本発明の特定の態様では、各カラムは、底部端部で該第１の導電性パッドの１つに接合
され、上部端部で該第２の導電性パッドの１つに接合されてもよい。各このようなカラム
は、該上部および底部端部の中間の幅Ｍと、該底部端部の幅Ｗとを有する。本発明の特定
の態様では、該幅Ｍ対該幅Ｗの比は１．２未満である。
【図面の簡単な説明】
【００３６】
【図１】本発明と関連して使用される第１のコンポーネントの上面図である。
【図２】図１のコンポーネントの底面斜視図である。
【図３】アセンブリの後段における図１および２のコンポーネントの底面斜視図である。
【図４】本発明の一実施形態に従った積層パッケージの断面図である。
【図５Ａ】図４に示されている実施形態の底面図である。
【図５Ｂ．５Ｃ】本発明に従ったさらなる実施形態の底面図である。
【図６】本発明に従った実施形態の断面図である。
【図６Ｂ】本発明の代替実施形態の断面図である。
【図６Ｃ】図６Ｂに示されている実施形態の上面図である。
【図７】本発明に従った代替実施形態の断面図である。
【図８】本発明に従った代替実施形態の断面図である。
【図９】本発明の代替実施形態の断面図である。
【図１０】図９の一部の分解図である。
【図１１】図９の別の部分の分解図である。
【図１２】図９の代替実施形態のコンポーネントのうちのいくつかの上面斜視図である。
【図１３】図９の代替実施形態のコンポーネントのうちのいくつかの底面斜視図である。
【図１４】図９の代替実施形態の上面斜視図である。
【図１５】図９の代替実施形態の上面図である。
【図１６】図９の代替実施形態の一部の平面図である。
【図１７】本発明に従った代替実施形態の断面図である。
【図１８】図１７の代替実施形態の一部の平面図である。
【図１９】本発明に従った別の代替実施形態の断面図である。
【図１９Ａ】本発明に従った代替実施形態の断面図である。
【図２０】図２１に示された別の代替実施形態の一部の斜視図である。
【図２１】本発明に従った代替実施形態の断面図である。
【図２２】図２１に示された代替実施形態の斜視図である。
【図２３】本発明に従った別の代替実施形態である。
【図２４】図２３に示された代替実施形態の上面図である。
【図２５】図２３に示された代替実施形態の側面図である。
【図２６】本発明に従った別の代替実施形態の断面図である、
【図２６Ａ】本発明の実施形態に従ったアセンブリ直前の図２６の断面図である。
【図２７】図２６に示された導電性カラムの分解断面図である。
【図２８】純粋なはんだからなるカラムのスタンドオフがはんだボールのピッチに影響される様子を示す従来技術のチャートである。
【図２９】本発明に従った導電性カラムの作成がスタンドオフの増大およびピッチの削減を提供する様子を示すチャートである。
【図３０】本発明に従った導電性パッドの直径のサイズの削減が導電性カラムのスタンドオフに影響する様子を示すチャートである。
【図３１】本発明の別の実施形態に従った導電性カラムを有するマイクロエレクトロニクスアセンブリを示している。
【図３２−３５】図３１に図示されているようなマイクロエレクトロニクスアセンブリの製造方法の段階を示している。
【図３６−３７】図３２〜３５に図示されている実施形態の変形例に従ったマイクロエレクトロニクスアセンブリの製造方法の段階を示している。
【図３８】図３２〜３５に図示されている実施形態の別の変形例に従ったマイクロエレクトロニクスアセンブリの製造方法の段階を示している。
【発明を実施するための形態】
【００３７】
本発明の一実施形態に従ったマイクロエレクトロニクスパッケージ１０は、図１および
２に示されている半導体チップ１２などのマイクロエレクトロニクス要素を含む。チップ
１２は、第１のコンタクト担持表面１４と、対向する第２の表面１６とを含む。チップ１
２はまた、第１の表面１４と第２の表面１６の間に延びる複数の縁部を含み、これは第１
の縁部２０および対向する第２の縁部２２と、第３の縁部２４および対向する第４の縁部
２６とを含む。加えて、チップ１２の第１の表面１４は、第１の縁部２０に隣接するコン
タクト部分２１と、第２の縁部２２に隣接する遠位部分２５と、コンタクト部分と遠位部
分間に位置決めされた中央部分２３とを含む。複数のコンタクト１８はコンタクト部分２
１で暴露されて、後述されるように、チップ１２は他のデバイスに電気的に接続されるこ
とが可能になる。
【００３８】
本発明の一態様では、図２に示されているように、コンタクト１８は、第１の縁部２０
の近く、かつ第２の縁部２２から離れて配置される。コンタクト１８はまたチップ１２の
コンタクト部分２１に配置される。図示されていないが、パッシベーション層が、コンタ
クトが暴露されるように、コンタクト１８に隣接して位置決めされた開口によってチップ
１２の第１の表面１４上に形成されてもよい。
【００３９】
図３を参照すると、マイクロエレクトロニクスパッケージ１０は、チップ１２に類似し
た半導体チップ３２などの第２のマイクロエレクトロニクス要素を含む。チップ３２は、
暴露されているコンタクト３８などの電気コンタクトを担持する第１の表面３４を含んで
もよい。チップ３２はまた対向する第２の表面３６を含む。またチップ１２と同様に、チ
ップ３２は第１の縁部４０と、第２の縁部４２と、第３の縁部４４と第４の縁部４６とを
含み、各々はチップ３２の第１の表面３４と第２の表面３６の間に延び、かつこれらを接
続する。チップ３２の第１の表面３４はまた、第１の縁部４０に隣接するコンタクト部分
４１と、第２の縁部４２に隣接する遠位部分４５と、コンタクト部分と遠位部分間に位置
決めされた中央部分４３とを含む。コンタクト３８は、チップ３２のコンタクト部分４１
において第１の縁部４０に隣接して位置決めされる。
【００４０】
アセンブリ方法において、２つのチップ１２および３２は、チップ３２の第２の表面３
６がチップ１２の第１の表面１４に対向するように、相互に近づけられて、上下に積層さ
れる。チップ１２は、エポキシなどのカプセル材料５０を使用してチップ３２に取り付け
られてもよく、チップ同士を相互に保持することができる。
【００４１】
チップ３２は、チップのそれぞれのコンタクト部分２１、４１が圧迫されないように、
チップ１２に位置決めされる。例えば、図３に示されているように、チップ３２の第１の
縁部４０はチップ１２の中央部分２３内に位置決めされる。チップ３２の第１の縁部４０
は、チップが適所にある場合には、チップ１２の第１の縁部２０と平行であってもよい。
この構成において、チップ３２のコンタクト部分４１はチップ１２の中央部分２３を覆う
。またチップ３２の中央部分４３はチップ１２の遠位部分２５を覆う。チップ３２の遠位
部分４５はチップ１２の第２の縁部２２から外側に延びる。チップ３２の第１の縁部４０
をチップ１２の中央部分２３と整列して配置することによって、「オフセット積層」つま
り「階段」構成が達成される。このオフセット積層構成によってチップ１２のコンタクト
１８およびチップ３２のコンタクト３８の両方とも、追加物で圧迫されることなく、それ
ぞれの表面で暴露されることが可能になる。これによってコンタクト１８、３８は、後述
されるように、追加デバイスに電気的に接続される。共に接続されているチップ１２およ
びチップ３２の組み合わせはアセンブリ６０を形成する。
【００４２】
図４を参照すると、マイクロエレクトロニクスパッケージ１０は、第１の表面６４と、
対向する第２の表面６６とを有する誘電要素６２などの基板を含む。誘電要素６２は剛性
でも柔軟性でもよい。誘電要素６２はポリイミドや他のポリマーシートから構成されても
よい。誘電要素の厚さは変化することがあるが、誘電要素は最も一般的に約１０μ〜１０
０μの厚さである。誘電要素６２は、ボンドパッド６８、トレース７０および導電性ポス
ト７２などの複数の導電性要素を含んでもよい。ボンドパッド６８、トレース７０および
導電性ポスト７２は、その開示が参照により本明細書に組み込まれている、共に譲渡され
た米国公開出願第１１／０１４，４３９号に図示されている方法を使用して作成されても
よい。図示されている特定の実施形態では、導電性要素は誘電要素６２の第２の表面６６
に配置されている。しかしながら、他の実施形態では、導電性要素は誘電要素６２の第１
の表面６４、第１および第２の表面の両方、または誘電要素の内側に延びることもある。
したがって、本開示で使用されているように、第１の部材が第２の部材の「上に」配置さ
れているという記述は、第１の部材が第２の部材の表面上にあることを要するものとして
理解されるべきではない。加えて、「上部（ｔｏｐ）」、「底部」、「上部（ｕｐｐｅｒ
）」および「下部」などの用語は図示目的でのみ使用される。
【００４３】
ボンドパッド６８の少なくとも一部がトレース７０の少なくとも一部に電気的に接続さ
れ、トレース７０はまた導電性ポスト７２の少なくとも一部に電気的に接続されている。
これは、電気的に接続された要素の複数の連続ラインを作成することによって、各連続ラ
イン内に要素の各々を電気的に接続することができる。ボンドパッド６８、トレース７０
および導電性ポスト７２は任意の導電性材料から形成されてもよいが、通常は、銅、銅合
金、金またはこれらの材料の組み合わせから形成される。ボンドパッド６８およびトレー
ス７０の厚さは変化するが、通常は約５μ〜２５μである。導電性ポスト７２は誘電要素
７２から下方に延びる。導電性ポスト７２の寸法は相当範囲で変化し得るが、通常誘電要
素６２シートの第２の表面６６下方の各導電性ポストの高さｈｐは約５０〜３００μであ
る。
【００４４】
誘電要素６２は、図４および５Ａに示されているように、誘電要素の第１の表面６４か
ら第２の表面６６に延びる複数のホール７６を含んでもよい。本発明の一態様では、それ
ぞれのチップ１２、３２のコンタクト部分２１、４１が、図４に示されているように誘電
要素のホール７６と整列されるように、サブアセンブリ６０は誘電要素６２に取り付けら
れる。サブアセンブリ６０と、具体的にはチップ３２の第１の表面３４は、カプセル材料
７８などのエポキシを使用して誘電要素６２の第１の表面６４に取り付けられてもよい。
この構成では、チップ１２、３２のコンタクト１８、３８はホール７６と整列される。
【００４５】
サブアセンブリ６０をボンドパッド６８に電気的に接続するために、ワイヤリード８０
などの接続要素が利用されてもよい。各ワイヤリード８０の第１の端部が単一のコンタク
トパッド１８、３８に取り付けられる。各ワイヤリードは、それぞれのボンドパッド１８
、３８から下方に、ホール７６のうちの１つを介して延びる。各ワイヤリード８０の反対
側の端部は単一のボンドパッド６８に取り付けられる。したがって、ワイヤリード８０は
個別コンタクトパッド１８、３８を個別ボンドパッド６８と電気連通させる。また、ボン
ドパッド６８はトレース７０を介して導電性ポスト７２に電気的に接続されているため、
コンタクトパッド１８、３８もまた導電性ポスト７２と電気的に接続している。ワイヤリ
ードをボンドパッド６８に接続する場合、ワイヤリード８０は、導電性ポスト７２の最下
端部まではいかないがボンドパッド６８の下方かつ誘電要素６２の下方に延びる部分を有
する。誘電要素６２の下方のワイヤリード８０の部分は、この部材を強調するために図面
では拡大されている。ワイヤリード８０が正しく組み付けられると、カプセル材料８１は
ワイヤリード８０に配置されて、ワイヤリードに剛性を提供し、かつこれらをダメージか
ら保護する。カプセル材料８１はホール７６内に延びることもあり、隣接するワイヤリー
ド８０間の分離を維持する。カプセル材料８１はまた、導電性ポスト７２の最下端部まで
はいかないが誘電要素の下方に突出する。
【００４６】
マイクロエレクトロニクスパッケージ１０はまた、当分野で既知であるように、種々の
導電性部材に配置されているはんだマスク層８２を含んでもよい。
【００４７】
図５Ａを参照すると、マイクロエレクトロニクスパッケージ１０のホール７６は複数の
開口を備え、この各々はそれぞれチップ１２、３２のコンタクト部分２１、４１と整列さ
れている。ホール７６は、２つ以上のワイヤリード８０がそれぞれのコンタクト１８、３
８からそれぞれのボンドパッド６８に延びる程度に十分大きい。各ボンドパッド６８はト
レース７０に取り付けられ、トレース７０自体は導電性ポスト７２に取り付けられること
によって、チップ１２、３２のそれぞれのコンタクト１８、３８を導電性ポストに電気的
に接続することができる。
【００４８】
第１のセット６９の導電性ポスト７２が誘電要素６２の縁部７３に隣接して配列されて
いる。また第２のセット７１の導電性ポスト７２が誘電要素６２の縁部７５に隣接して配
列されている。導電性ポスト７２をホール７６の両側に配置することによって、マイクロ
エレクトロニクスパッケージ１０はバランスがとられ、回路パネルなどの追加基板に容易
に搭載可能である。
【００４９】
マイクロエレクトロニクスパッケージ１０はまた接地導電性ポスト７２Ａを含む。接地
導電性ポスト７２Ａは、例えばチップ１２の接地コンタクト１８Ａおよびチップ３８の接
地コンタクト３８Ａなどの接地コンタクトに電気的に接続される。これらの要素は接地ワ
イヤリード８０Ａを使用して接続され、これらは両方とも、接地ボンドパッド６８Ａ、続
いて接地トレース７０Ａに取り付けられる。接地ワイヤリード８０Ａ、接地ボンドパッド
６８Ａおよび接地トレース７０Ａはそれぞれの非接地対称要素に類似しているが、接地要
素によってチップは、回路パネル上の接地コンタクトパッドに接地されるようになる。図
示されていないが、接地プレートはまたチップ１２、３２への接地のために提供されても
よい。接地プレートはチップ１２、３２の間、またはチップ１２、３２の上／下に位置決
めされてもよい。加えて、単一の接地プレートがチップ１２、３２の両方によって利用さ
れてもよく、あるいは単一の接地プレートはチップごとに供給されてもよい。
【００５０】
図４に示されているように、マイクロエレクトロニクスパッケージ１０は、パッケージ
の中心軸を通過する中心線Ｃを有してもよい。中心線Ｃは誘電要素６２の端部７３、７５
間に位置決めされる。図４に示されているように、チップ１２は、チップが端部７３より
も端部７５に対して延びている点で、中心線Ｃからずらされている。ホール７６は中心線
Ｃと端部７５の間に位置決めされている。
【００５１】
マイクロエレクトロニクスパッケージ１０が構築された後、マイクロエレクトロニクス
パッケージ１０は、図４に示されているように、回路パネル９０に取り付けられてもよい
。マイクロエレクトロニクスパッケージ１０を回路パネル９０に取り付けるために、マイ
クロエレクトロニクスパッケージ１０の導電性ポスト７２および接地導電性ポスト７２Ａ
は、回路パネル９０の表面で暴露されたコンタクトパッド９２に近づけられる。接地導電
性ポスト７２Ａは接地コンタクトパッド９２Ａに近づけられる。近接すると、はんだ９４
などの導電性材料が、電気的接続を作成するために、コンタクトパッド９２、９２Ａと導
電性ポスト７２、７２Ａの間に配置されてもよい。ワイヤリード８０の湾曲部分７７が誘
電要素６２の下方、かつはんだマスク層８２の下方に延びても、導電性ポスト７２、７２
Ａによってはんだマスク層８２と回路パネル間に作成された高さにより、湾曲部分は回路
パネル９０から離れたままである。
【００５２】
本発明の代替実施形態では、マイクロエレクトロニクスパッケージは異なる構成を有し
てもよい。例えば、図５Ｂに図示されているように、マイクロエレクトロニクスパッケー
ジ１０Ｂは、マイクロエレクトロニクスパッケージ１０Ｂの誘電要素６２Ｂが単一のホー
ル７６Ｂのみを含む点を除いて、マイクロエレクトロニクスパッケージ１０と同様に構築
される。単一ホール７６Ｂは大部分のチップ１２Ｂ、３２Ｂのコンタクト部分２１Ｂ、４
１Ｂの下にある。またチップ１２Ｂ、３２Ｂのコンタクト１８Ｂ、３８Ｂのすべてはホー
ル７６Ｂを介して暴露される。ホール７６Ｂは、チップ１２Ｂの第１の縁部２０Ｂに平行
な長手方向に延びる。
【００５３】
単一ホール７６Ｂは、マイクロエレクトロニクスパッケージ１０の複数のホール７６と
同等である。マイクロエレクトロニクスパッケージ１０と同様に、マイクロエレクトロニ
クスパッケージ１０Ｂのコンタクト１８Ｂ、３８Ｂはワイヤリード８０Ｂによってボンド
パッド６８Ｂに電気的に接続される。引き続き、ボンドパッド６８Ｂはトレース７０Ｂお
よび導電性ポスト７２Ｂに電気的に接続される。単一ホールを提供することによって、コ
ンタクト１８Ｂ、３８Ｂをボンドパッド６８Ｂに接続するワイヤリード８０Ｂのすべては
同一開口を通過する。
【００５４】
加えて、マイクロエレクトロニクスパッケージ１０Ｂは、導電性ポスト７２Ｂの多くが
ホール７６Ｂから離れて、かつ誘電要素６２Ｂの端部７３Ｂに隣接して位置決めされる点
がマイクロエレクトロニクスパッケージ１０と異なる。縁部７３Ｂに隣接する導電性ポス
ト７２Ｂは相互に整列して図示されているが、より多くの導電性ポストが一定エリア内に
配置されるようにずらされてもよい。
【００５５】
本発明の別の態様では、図５Ｃに示されているように、ボンドパッド６８Ｃは、一方の
側のみではなくホール７６Ｃの両側にあってもよい。図５Ｃに示されているマイクロエレ
クトロニクスパッケージ１０Ｃは、誘電要素６２Ｃ上に配置されている導電性部材の異な
る配列を除いて、本明細書で論じられている先行実施形態と類似している。例えば、先行
実施形態とは異なり、マイクロエレクトロニクスパッケージ１０Ｃのボンドパッド６８Ｃ
はホール７６Ｃの両側に配置されることによって、それぞれチップ１２Ｃ、３２Ｃのコン
タクト１８Ｃ、３８Ｃにボンドパッド６８Ｃを接続するワイヤリード８０Ｃは、ホール７
６Ｃの両側に延びることができる。また、ホール７６Ｃは、コンタクト１８Ｃ、３８Ｃが
アクセス可能になるように、チップ１２Ｃ、３２Ｃのコンタクト部分２１Ｃ、４１Ｃと整
列可能である。２つのボンドパッド６８Ｃのみが誘電要素６２Ｃの縁部７５Ｃに隣接して
示されているが、より対称的な種々の代替実施形態が構築されてもよい。
【００５６】
本発明の一態様では、２つのマイクロエレクトロニクスパッケージが上下に積層されて
もよい。例えば、２つのマイクロエレクトロニクスパッケージ１１０、１１０Ａを有する
、スタガード積層パック１００が図６に示されている。マイクロエレクトロニクスパッケ
ージ１１０、１１０Ａは本明細書に論じられているマイクロエレクトロニクスパッケージ
１０に類似しているが、さらなる実施形態が、本発明の範囲から逸脱することなく使用さ
れてもよい。マイクロエレクトロニクスパッケージ１１０、１１０Ａの各々は、第１のチ
ップ１１２、１１２Ａと、それぞれの第１のチップに取り付けられた第２のチップ１３２
、１３２Ａとを含む。各マイクロエレクトロニクスパッケージ１１０、１１０Ａはさらに
、それぞれの第２のチップ１３２、１３２Ａに取り付けられた誘電要素１６２、１６２Ａ
を含む。
【００５７】
マイクロエレクトロニクスパッケージ１１０と１１０Ａの違いの１つは、マイクロエレ
クトロニクスパッケージ１１０は左スタガード積層パッケージであり、マイクロエレクト
ロニクスパッケージ１１０Ａは右スタガード積層パッケージであることである。左スタガ
ード積層パッケージにおいて、上部チップ１１２のコンタクト部分１２１は底部チップ１
３２の左縁部から外側に延びている。また底部チップ１３２のコンタクト部分１４１はチ
ップの左側にある。反対に、右スタガード積層パッケージにおいて、上部チップ１１２Ａ
のコンタクト部分１２１Ａは底部チップ１３２Ａの右縁部から外側に延びている。また底
部チップ１３２Ａのコンタクト部分１４１Ａはチップの右側にある。加えて、右スタガー
ド積層パッケージ１１０Ａにおいて、ホール１７６Ａは基板１６２Ａの中心線Ｃ’と端部
１７５Ａとの間に位置決めされている。また、チップ１１２Ａは端部１７５Ａに対して中
心線Ｃ’からずらされている。しかし左スタガード積層パッケージ１１０においては、チ
ップ１１２は基板１６２の端部１７３に対して中心線Ｃ’’からずらされ、ホール１７６
は中心線Ｃ’’と端部１７３の間に位置決めされている。当然、積層順序は変更されても
よい。
【００５８】
図３を参照すると、右スタガード積層パッケージおよび左スタガード積層パッケージは
同一構造であってもよい点が観察される。例えば、マイクロエレクトロニクスパッケージ
１１０、１１０Ａが両方ともマイクロエレクトロニクスパッケージ１０であれば、左スタ
ガード積層パッケージにおいてチップ１２の縁部２３は紙面外に向いている。しかし右ス
タガード積層パッケージにおいては、チップ１２の縁部２４は紙面外に向いている。した
がって、スタガード積層パック１００は２つの同一マイクロエレクトロニクスパッケージ
を使用して構築されてもよい。
【００５９】
スタガード積層パック１００を作成するために、マイクロエレクトロニクスパッケージ
１１０はマイクロエレクトロニクスパッケージ１１０Ａに近接される。マイクロエレクト
ロニクスパッケージ１１０の導電性ポスト１７２の下部端部はマイクロエレクトロニクス
パッケージ１１０Ａの導電性ポスト１７２Ａの上部表面と整列される。誘電要素１６２Ａ
は、導電性ポスト１７２Ａの上部表面の少なくとも一部を暴露する複数のビア１０１を含
んでもよい。
【００６０】
図６をさらに参照すると、マイクロエレクトロニクスパッケージ１１０のはんだマスク
層１８２から下方に延びるマイクロエレクトロニクスパッケージ１１０の湾曲部分１７７
もチップ１１２Ａの第２の表面１６６Ａから下方に延びるまで、マイクロエレクトロニク
スパッケージ１１０はマイクロエレクトロニクスパッケージ１１０Ａに近接されてもよい
。左右のスタガード積層パッケージ１１０、１１０Ａが適所に配置されると、はんだなど
の導電性材料１０２は導電性ポスト１７２およびこの周辺と、ビア１０１に配置されても
よく、それにより導電性ポスト１７２Ａの上部表面を導電性ポスト１７２に接続させるこ
とができる。導電性材料１０２は導電性ポスト１７２を導電性ポスト１７２Ａに電気的に
接続させるだけでなく、スタガード積層パック１００が形成されるようにマイクロエレク
トロニクスパッケージ１１０、１１０Ａを共に保持するためのフレームワークを提供する
。
【００６１】
左スタガード積層パッケージ１１０を右スタガード積層パッケージ１１０Ａの上方（ま
たは下方）に配置することによって、スタガード積層パック１００の全高が削減可能であ
る。これは、ワイヤリード１８０の湾曲部分１７７がチップ１１２Ａの第２の表面１１６
Ａより高く配置される必要がなく、また「挟持(sandwich)」の全高が削減されるためであ
る。
【００６２】
図６Ｂを参照すると、図６に示されている実施形態の変形例が図示されている。図６Ｂ
と図６の実施形態の唯一の違いは、ワイヤリード１７７’、１７７Ａ’をカプセル化する
だけでなく、カプセル材料やオーバーモールド１７９’がワイヤリード１７７’、１７７
Ａ’と、チップ１１２’、１３２’、１１２Ａ’、１３２’の暴露表面の両方に形成され
てもよい点である。また図６Ｃを参照すると、左スタガパッケージ１１０’のオーバーモ
ールド１７９はチップ１１２’、１３２’の全長Ｌ１、ならびにチップ１１２’、１３２
’の全幅Ｗに延びることもある（図６Ｃ）。同様に、右スタガパッケージ１１０Ａ’に堆
積されているオーバーモールド１７９’はチップ１１２Ａ’、１３２Ａ’の全長Ｌ２、な
らびにチップ１１２Ａ’、１３２Ａ’の全幅（図示せず）に延びることもある。オーバー
モールドが形成されると、チップ１１２’、１３２’、１１２Ａ’、１３２Ａ’は、全表
面が覆われるように、完全にカプセル化されてもよい。チップ全体のオーバーモールドは
、積層パッケージの反りを制限する助けとなり得る。
【００６３】
オーバーモールドは、ワイヤリードならびにチップを覆うために使用されるカプセル材
料の一形態であることが理解されるべきである。オーバーモールドは、チップパッケージ
の所望の部分周辺にモールドを配置させることや、カプセル材料などでモールドを充填す
ることなどの、当分野で既知の方法を使用して形成されてもよい。
【００６４】
代替実施形態では、図７を参照すると、左スタガード積層パッケージおよび右スタガー
ド積層パッケージの一方または両方は導電性ポストに対向するパッドを含むことがある。
例えば、図７に示されているように、右スタガード積層パッケージ２１０Ａおよび左スタ
ガード積層パッケージ２１０はパッケージ１１０、１１０Ａと同様に構築される。しかし
ながら、左スタガード積層パッケージ２１０および右スタガード積層パッケージ２１０Ａ
において、先行実施形態の導電性ポストはコンタクトパッド２７２および２７２Ａと置換
された。コンタクトパッド２７２、２７２Ａは、上述された導電性ポストと類似の機能を
実行し、またトレース２７０、２７０Ａを介してボンドパッド２６８、２６８Ａに電気的
に接続されてもよい。コンタクトパッド２７２、２７２Ａは、下方、あるいは先行実施形
態の導電性ポストと同程度に延びることはない。したがって、誘電要素２６２Ａのビア２
０１Ａを介してコンタクトパッド２７２をコンタクトパッド２７２Ａに電気的に接続する
場合、例えばはんだ２０２などの相当量の導電性材料が用いられるはずである。はんだ２
０２の塊の相対的サイズは、左スタガード積層パッケージ２１０の下方ではなく回路パネ
ル２９０上にチップ２１２Ａ、２３２Ａが位置決めされる程度に十分大きくなければなら
ない。当然、右スタガード積層パッケージ２１０Ａを左スタガード積層パッケージ２１０
の下方に位置決めすることによって、左スタガード積層パッケージ２１０のはんだ塊層２
８２の下部表面から右スタガード積層パッケージ２１０Ａの誘電要素２６２Ａの第１の表
面２６４Ａへの全高Ｈは、非交互スタガード積層パッケージが用いられない場合に必要と
される全高よりいくらか小さい。
【００６５】
スタガード積層パック２００が、右スタガード積層パッケージ２１０Ａを左スタガード
積層パッケージ２１０に接合することによって構築されると、スタガード積層パック２０
０は、回路パネル２９０などの回路パネルや回路基板に取り付けられてもよい。スタガー
ド積層パッケージ２００を回路パネル２９０に電気的に接続するために、コンタクトパッ
ド２７２Ａは回路パネル２９０のコンタクト２９２と近接され、かつこれと整列される。
２つの要素が整列されると、はんだ２９４などの多量の導電性材料が、この２つの要素を
電気的に接続するために、コンタクトパッド２７２Ａおよびコンタクト２９２の両方およ
びこの周辺に提供されることがある。はんだ２９４の高さは、コンタクト２１８Ａ、２３
８Ａをボンドパッド２６８Ａに接続するワイヤリード２８０Ａの湾曲部分２７７Ａを回路
パネル２９０の表面から離しておけるほど十分なサイズでなければならない。
【００６６】
代替実施形態では、図８に示されているように、「ピンイン」構成を有するマイクロエ
レクトロニクスパッケージ３１０が構築されてもよい。マイクロエレクトロニクスパッケ
ージ３１０は、第１の表面３６４と、これに対向する第２の表面３６６とを有する誘電要
素３６２を含む。先行実施形態によると、誘電要素３６０はボンドパッド３６８と、トレ
ース３７０と導電性ポスト３７２とを含む。しかしながら、導電性ポスト３７２は、外側
ではなく、誘電要素３６２を介して内側に向いている。
【００６７】
マイクロエレクトロニクスパッケージ３１０は本質的に先行実施形態に類似し、誘電要
素３６２に取り付けられたチップ３１２を含む。チップ３１２はコンタクト３１８を含み
、これはワイヤリード３８０を使用してボンドパッド３６８に接続されている。上記のよ
うに、ワイヤリード３８０は誘電要素３６０のホール３４６を介して延びる。チップ１つ
のみが示されているが、マイクロエレクトロニクスパッケージ３１０ならびに本明細書で
説明されている他のパッケージは１つ、２つ、またこれ以上のチップを含んでもよい。
【００６８】
図９を参照すると、代替実施形態では、４つのマイクロエレクトロニクス要素がスタガ
状に配列され、かつ同一基板に導電的に接続されているパッケージが提供される。より詳
細に後述されるように、オーバーモールド４９４は、マイクロチップなどのマイクロエレ
クトロニクス要素と、ワイヤリードなどの導電性コネクタとの両方に配置可能である。
【００６９】
図９および１１を参照すると、本発明の代替実施形態に従ったマイクロエレクトロニク
スパッケージ４００が示されている。マイクロエレクトロニクスパッケージは、第１の縁
部４０４と、これに対向する第２の縁部４０６と、第３の縁部４０８（図１２）と、これ
に対向する第４の縁部４１０（図１２）とを有する誘電要素４０２を含む基板を含む。誘
電要素４０２はまた上部表面４１２と、これに対向する底部表面４１４と、上部表面４１
２と底部表面４１４間に延びるホール４１６とを有する。導電性要素は、トレース（図示
せず）などの誘電要素４０２の上部表面４１２および底部表面４１４の両方と、導電性ポ
スト５１０と、はんだボール４９６などのはんだ塊とコンタクトパッド４９０とで暴露さ
れてもよい。ビア４１８はまた上部表面４１２と底部表面４１４間に延びる。
【００７０】
図９〜１２を参照すると、第１のチップ４２０と、第２のチップ４２２と、第３のチッ
プ４２４と第４のチップ４２６は、誘電要素４０２の上部表面４１２にスタガード配列で
位置決めされる。ダイア接着剤４１９（図１０）は、第１のチップ４２０を誘電要素の上
部表面４１２に取り付け、第２、第３および第４のチップ４２２、４２４および４２６の
各々をそれぞれの隣接チップに取り付けるために使用されてもよい。
【００７１】
第４のチップ４２０はまた、暴露されているボンドパッド４２４などの電気コンタクト
を担持する上部表面４２５と、これに対向する底部表面４２７とを含んでもよい。第４の
チップ４２６はまた第１の縁部４２８と、第２の縁部４３０と、第３の縁部４３２と第４
の縁部４３４とを含み、縁部４２８、４３０、４３２、４３４の各々は上部表面４２５と
底部表面４２７の間に延び、かつこれらを接続している。第４のチップ４２６の底部表面
４２７はまた、第１の縁部４２８に隣接するコンタクト部分４３８と、第２の縁部４３０
に隣接する遠位部分４３６と、コンタクト部分４３８と遠位部分４３６間に位置決めされ
た中央部分４４０とを含む。ボンドパッド４２４は第４のチップ４２６の第１の縁部４２
８および第２の縁部４３８に隣接して位置決めされる。
【００７２】
第１、第２および第３のチップ４２０、４２２、４２４は第４のチップ４２６と同一で
あってもよい。これらのチップ４２０、４２２、４２４の各々は通常、上部表面４４２、
４５８、４７４と、これに対向する、暴露されたボンドパッド４２４などの電気コンタク
トを担持する底部表面４４３、４５９、４７５とを含む。第１、第２および第３のチップ
４２２、４２４、４２６はまたそれぞれ、第１の縁部４４４、４６０、４７６と、第２の
縁部４４６、４６２、４７８と、第３の縁部（図１２）と、第４の縁部（図示せず）とを
含み、これらの縁部の各々はそれぞれの上部表面４４２、４５８、４７４と底部表面４４
３、４５９、４７５の間に延び、かつこれらを接続する。第１、第２、および第３のチッ
プ４２０、４２２、４２４のそれぞれの底部表面４４３、４５９、４７５はまたそれぞれ
、第１の縁部４４４、４６０、４７６に隣接するコンタクト部分４５４、４７０、４８６
と、第２の縁部４４６、４６２、４７８に隣接する遠位部分４５２、４６８、４８４と、
コンタクト部分４５４、４７０、４８６と遠位部分４４０、４５６、４８８との間に位置
決めされている中央部分４４０、４５６、４８８とを含む。コンタクト４２４は、チップ
のコンタクト部分に第１の縁部４４４、４６０、４７６に隣接して位置決めされる。
【００７３】
チップは本明細書で先に開示されたように配列され、唯一の違いは、追加誘電要素を必
要とせずにパッケージに第３および第４のチップ４２４、４２６が追加されることである
。図１０、１１および１２に最もよく示されているように、ダイア接着剤４１９または類
似の材料が、チップ４２０、４２２、４２４、４２６の各々を共に取り付け、かつ上記の
ようなスタガード配列でこれらを組み付けるために、第１、第２、第３および第４のチッ
プ４２０、４２２、４２４、４２６の間に配置可能である。
【００７４】
スタガード配列において、第４のチップの第１の縁部４２８は、第３のチップ４２４の
第１の縁部４７６よりも誘電要素４０２の第１の縁部４０４に近い。同様に、第３のチッ
プ４２４は、第１および第２のチップ４２０、４２２よりも誘電要素４０２の第１の縁部
４０４に近い。チップは、したがって、相互に横方向に変位されたりずらされたりする。
第１のチップ４２０の第２の縁部４４６は、第２、第３および第４のチップ４２２、４２
４、４２６の第２の縁部４６２、４２４、４７８よりも誘電要素４０２の第２の縁部４０
６に近いことになる。同様に、第２のチップ４２２は、第３および第４のチップ４２４、
４２６のそれぞれの第２の縁部４７８、４３８よりも誘電要素の第２の縁部４０６に近い
。最後に、第３のチップ４２４はまた、第４のチップ４２６よりも誘電要素４０２の第２
の縁部４０６に近い。したがって、チップ４２０、４２２、４２４、４２６のスタガード
配列は、第１、第２、第３および第４のチップ４２０、４２２、４２４、４２６のそれぞ
れの第１の縁部４４４、４６０、４７６、４２８をそれぞれ、積極的に誘電要素４０２の
第１の縁部４０４に近づけることができる。当然、積層順序は変更可能である。
【００７５】
チップ４２０、４２２、４２４、４２６の各々は、圧迫されないように位置決めされる
。したがって、図１０に示されているように、第１のチップ４２０の第１の縁部４４４は
第２のチップ４２２の中央部分４４０内に位置決めされる。同様に、第２および第３のチ
ップ４２２、４２４のそれぞれの第１の縁部４６０、４７６の各々は、直近のチップ、つ
まり第３および第４のチップ４２４、４２６の中央部分４８８、４４０に隣接している。
この構成によってチップのコンタクト４２４は、追加物によって圧迫されることなくそれ
ぞれの表面で暴露されることが可能である。
【００７６】
図１３を参照すると、第１、第２、第３および第４のチップ４２０、４４２、４２４、
４２６の第１の縁部４４４、４６０、４７６、４２８のスタガード配列は、誘電要素４０
２の底部表面４１４の場合にホール４１６から見える。基板の開口は１つだけの場合もあ
るため、チップ４２０、４２２、４２４、４２６の暴露された第２の縁部４４６、４６２
、４７８、４２０の各々はこの図では見えない。本明細書で先に開示されているように、
誘電要素内に複数の開口があってもよいことが理解されるべきである。
【００７７】
図９〜１０に示されているように、チップ４２０、４２２、４２４、４２６の各々を電
気的に接続するために、ワイヤリード４９２は、チップ４２２、４２４、４２６、４２８
の各々のボンドパッド４２４を、誘電層４０２の底部表面４１４にあるコンタクトパッド
４９０に接続するために使用可能である。チップ４２０、４２２、４２４、４２６の４つ
すべてがずらされて、ホール４１６上に位置決めされると、ワイヤリード４９２は、他の
ワイヤリード４９２を圧迫することなく、コンタクトパッド４９０に接続可能である。
【００７８】
図１４〜１５を参照すると、ワイヤリード４９２が取り付けられると、オーバーモール
ド４９４は、チップ４２０、４２２、４２４、４２６の各々およびそれぞれのワイヤリー
ド４９２に配置可能である。図９、１０、１１および１４を参照すると、オーバーモール
ド４９４が、誘電要素の上部表面に位置決めされた第１、第２、第３および第４のチップ
の第１、第２、第３および第４の縁部全体およびこれを超えて配置されている様子が示さ
れている。チップ４２０、４２２、４２４、４２６のスタガード配列において、オーバー
モールド４９４は第４のチップ４２６の第１の縁部４２８に隣接していてもよく、また第
１のチップ４２０の第２の縁部４４６に少なくとも隣接して延びてもよい。オーバーモー
ルド４９４はまた、第１のチップ４４６に隣接した誘電要素４０２の一部を超えて延びて
もよく、またはんだボール４９６に隣接するポイントに延びてもよい。
【００７９】
示されているように、オーバーモールド４９４は、例えば誘電要素４０２の第１および
第２の縁部４０４、４０６に隣接して配置されているはんだボール４９６などのはんだ塊
を有する誘電要素の部分には分布されない。したがって、オーバーモールド４９４は第１
の縁部４０４から第２の縁部４０６に延びず、第３の縁部４０８から（はんだボール４９
６を配置している部分以外の）第４の縁部４１０に延びるだけである。
【００８０】
特定の実施形態において、オーバーモールド４９４は、第１、第２、第３および第４の
チップ４２０、４２２、４２４、４２６の高さが減少する部分の厚さが減少する。言い換
えると、厚さの減少は、例えば、チップの第２の縁部がずらされるポイントなど、オーバ
ーモールドが分布される任意のポイントで生じ得る。例えば、オーバーモールド４９４の
厚さは第２のチップ４２２の第２の縁部４６２およびこの付近で減少することがある。こ
の厚さの減少は、オーバーモールドの外側左縁部４９８と、オーバーモールドの厚さが減
少するポイント５００との間の第１のステップ５０２と、オーバーモールドの厚さが減少
するポイント５００と、オーバーモールド４９４の外側右縁部４９９との間の第２のステ
ップ５０４とを作成する。必要ではないが、オーバーモールドのおよそ８０％は、誘電要
素の第２の縁部に隣接する残りの２０％よりも厚い、つまり高い。
【００８１】
図１０を参照すると、オーバーモールドもまた誘電要素４０２の底部表面４１４に配置
される。オーバーモールド４９４は、ホール４１６を介して暴露されるワイヤリード４９
２全体に延びる。底部表面４１４上のオーバーモールドの外側左縁部４９８は、誘電要素
４０２の上部表面４１２上のオーバーモールドの外側左縁部４９８と整列されてもよい。
底部表面４１４のオーバーモールドの外側右縁部は、ワイヤリード４９２が接続されるコ
ンタクトパッド４９０を超えて延びることもある。
【００８２】
図１６を参照すると、オーバーモールド（チップなし）のプロファイルのみを示す平面
図は、オーバーモールド付きのパッケージの断面プロファイルを示している。オーバーモ
ールド４９８によって誘電要素４０２の上部表面４１２に作成された第１および第２のス
テップ５０２、５０４と、誘電要素４０２の底部表面４１４に作成されたステップ５１２
が図示されている。
【００８３】
本発明の別の態様では、図１７に最もよく示されているように、第１の４チップ積層パ
ッケージサブアセンブリ５３２が、８チップ積層パッケージ５３０を形成するために、第
２の４チップ積層パッケージサブアセンブリ５６８と組み合わされてもよい。第１および
第２の４チップ積層パッケージ５３２、５６８は、図９〜１５に開示されている４チップ
積層パッケージと同一であってもよいが、多チップパッケージの任意の組み合わせが本発
明に従って使用されてもよい。第１のサブアセンブリ５３２は、誘電要素５３６の上部表
面５４０および底部表面５４２を介して延びるホール５３８を有する誘電要素５３６と、
トレース（図示せず）、コンタクトパッド５４４および導電性ポスト５４６などの導電性
要素とを含む。本明細書に開示されているスタガード配列などの４つのスタガチップ（第
１のチップ５５２、第２のチップ５５４、第３のチップ５５６、第４のチップ５５８）か
ら構成されるチップサブアセンブリ５４８はホール５３８を覆う。チップサブアセンブリ
５４８を電気的に接続するために、ワイヤリード５６２は、それぞれのチップ５５２、５
５４、５５６、５５８の底部表面５６３のボンドパッド５５０から誘電要素５０２の底部
表面５４２のそれぞれのコンタクトパッド５４４に延びる。オーバーモールド５６０は、
チップ５５２、５５４、５５６、５５８の各々およびワイヤリード５６２に配置される。
上記開示された実施形態におけるように、第１のステップ５６４および第２のステップ５
６６は、異なるモールド厚さで作成される。
【００８４】
第２の４チップ積層パッケージサブアセンブリ５６８は第１の４チップ積層パッケージ
サブアセンブリ５３２と同一である。第２の４チップ積層パッケージサブアセンブリ５６
８もまた、誘電要素５７０の上部表面５７５および底部表面５７２を介して延びるホール
５７２を有する誘電要素５７０と、トレース（図示せず）、コンタクトパッド５７９およ
び導電性ポスト５８１などの導電性要素とを含む。本明細書で開示されているスタガード
配列などの４つのスタガチップから構成されるチップサブアセンブリ５８３はホール５７
２を覆う。ワイヤリード５６２はまた、それぞれのチップ５８６、５８８、５９０、５９
２の底部表面５８５で暴露されるボンドパッド５５０から、誘電要素５７０の底部表面５
７６のそれぞれのコンタクトパッド５７８に延びる。第１および第２のステップ５９６、
５９８はまた、異なるモールド厚さで作成される。
【００８５】
第１および第２の４チップ積層パッケージサブアセンブリ５３２、５６８の両方におい
て、オーバーモールド５６０が、チップサブアセンブリ５４８、５８３およびワイヤリー
ド５６２の両方に配置されている。オーバーモールド５６０は、サブアセンブリの反りを
コントロールする助けとなる。
【００８６】
８チップ積層パッケージ５３０を組み付けるために、第２のサブアセンブリ５６８は第
１のサブアセンブリ５３２に対して１８０°回転される。この回転位置において、第２の
サブアセンブリ５６８のホール５７２を介して延びるワイヤリード５６２を覆うオーバー
モールド５６０は、第１のサブアセンブリ５３２に位置決めされたチップサブアセンブリ
５４８を覆うオーバーモールド５６０に隣接している。
【００８７】
第１のサブアセンブリと第２のサブアセンブリを電気的に接続するために、導電性カラ
ム５８０はこれらの間に延びる。導電性カラム５８０は、本明細書でより完全に説明され
る方法にしがたって作成可能である。導電性カラム５８０があるために、間隙６０４が第
１のサブアセンブリ４３２の誘電要素５３６の上部表面５４０と、第２のサブアセンブリ
５６８の誘電要素５７０の底部表面５７６との間に作成される。加えて、第１のサブアセ
ンブリの第４のチップ５５８上方のオーバーモールドの上部表面５４０と、第２のサブア
センブリ５６８の誘電要素５７０の底部表面５７７の間に間隙６０５がある場合もある。
【００８８】
８チップ積層パッケージ５３０は、第１のサブアセンブリ５３２の誘電要素５３６の底
部表面５４２から延びる導電性相互接続またはポスト５４６の追加層によって回路基板６
０８に電気的に接続可能である。導電性ポスト５４６は回路基板６０８のコンタクトパッ
ド６１０にはんだ付けされ、本明細書でより完全に説明される方法を使用して導電性カラ
ム５８０を形成する。
【００８９】
図１８を参照すると、オーバーモールドのプロファイル（つまり、チップサブアセンブ
リなし）のみを図示する平面図が示されている。この図は、オーバーモールド５６０が、
８チップ積層パッケージ５３０の全高を削減するために第１および第２のサブアセンブリ
５３２、５６８のスタガ相互嵌合配列を提供する助けとなる様子を示している。第２のサ
ブアセンブリ５６８の底部表面５７６の一部を覆う底部ステップ６１２は、第１のサブア
センブリ５３２の上部表面５４０のオーバーモールド５６０の第１のステップ５６４に近
接している。ギャップつまり開口６０５と同様に、第２のサブアセンブリ５６８の底部表
面５７６上のステップの左縁部６１６と、第１の誘電要素５３６の上部表面５４０上の第
１のステップ５６４の右縁部との間の空間にギャップつまり開口６１４が作成される。こ
のギャップは縮小または拡大可能である点が認識されるべきである。第１のサブアセンブ
リ５３２のオーバーモールド５６０における第１および第２のステップ５６４、５６６は
、少なくとも１ｍｍ未満、つまり０．９８ｍｍの８チップ積層パッケージ全体を提供する
。
【００９０】
図１９を参照すると、代替実施形態が示されている。第１の４チップ積層パッケージサ
ブアセンブリ６３０および同一の第２の４チップ積層パッケージサブアセンブリ６３２が
直接上下に積層される。第１のサブアセンブリ６３０は、上部表面６３６およびこれに対
向する底部表面６３８を有する誘電要素６３４などの基板を含む。誘電要素６３４は、誘
電要素６３４の上部表面６３６または底部表面６３８のいずれかで暴露されるコンタクト
パッド６４０、トレース（図示せず）および導電性ポスト６４２などの複数の導電性要素
を含んでもよい。
【００９１】
チップサブアセンブリ６４４は、誘電要素６３４の上部表面６３６上に配置された第１
のチップ６４６と、第２のチップ６４８と、第３のチップ６５０と第４のチップ６５２と
を備えてもよい。先行実施形態におけるように、チップサブアセンブリ６４４はスタガ状
に構築および配列される。示されているように、チップ６４６、６４８、６５０および６
５２の各々は、ボンドパッド６５４が暴露されるように、上向きに位置決めされている。
ワイヤリード６５８はチップ６４６、６４８、６５０、６５２の一方の縁部にのみに延び
、誘電要素６３４の上部表面６３６に沿って延びるコンタクトパッド６４０に接続する。
上向き位置のチップ６４６、５４８、６５０、６５２の各々の配向は、（先行実施形態で
必要とされているような）ワイヤリードが通過する誘電要素の開口またはホールの必要性
を排除する。
【００９２】
サブアセンブリ６３０のような構造を有する第２の４チップ積層パッケージサブアセン
ブリ６３２は第１の４チップ積層パッケージサブアセンブリ６３０の上方に位置決めされ
る。チップサブアセンブリ６７０のチップ６７２、６７４、６７６、６７８の各々もまた
上向き位置にあり、ワイヤリード６５８は第２のサブアセンブリ６３２の上部表面６６２
の下方には延びないため、第２のサブアセンブリ６３２は、第１の４チップ積層パッケー
ジサブアセンブリの上部に積層されるように回転される必要はない。
【００９３】
結果として得られる８チップ積層パッケージ６８０は回路基板６８６に接続可能である
。第１のサブアセンブリ６３０の誘電要素６３４の底部表面６３８から延びる導電性ポス
ト６４２は、はんだを使用して回路基板６８６のコンタクトパッド６８８に接続される。
導電性カラム６５６のスタンドオフつまり垂直高さＨ１は、第１および第２のサブアセン
ブリ６３０、６３２の誘電要素６６０、６３４間の垂直高さＨ２未満である。チップサブ
アセンブリ６４４の高さを収容するためのさらなる高さを提供する必要がない場合、第１
のサブアセンブリ６３０と回路基板６８６間の導電性カラム６５６の高さは、導電性ポス
ト６４２のサイズを収容する程度に大きければよい。代替的に、第１のサブアセンブリ６
３０は、当分野で既知のような通常のはんだ取り付け方法を用いるはんだボール（つまり
、導電性ポストなし）などのはんだ接続のみを使用して回路基板６０８に簡単に取り付け
可能である。
【００９４】
本発明の代替実施形態において、導電性カラムは、（先行例では誘電要素の第１および
第２の縁部に隣接している）チップサブアセンブリから延びるワイヤリードに隣接して位
置決めされることに制限されない点が理解されるべきである。その代わり導電性カラムは
、チップから延び、かつ誘電要素の第３および第４の縁部に隣接するワイヤリードに近接
しないように配列されてもよい。例えば、図１９Ａを参照すると、代替的な８チップ積層
パッケージ６８０Ａが示されている。８チップ積層パッケージ６８０Ａは図１９に示され
ている８チップ積層パッケージ６８０と同一であり、唯一の違いは、導電性カラム６５６
Ａが、誘電要素６３４Ａ、６６０Ａの（図面外に向いている）第３の縁部および第４の縁
部（図示せず）に隣接して位置決めされている点である。言い換えると、導電性カラム６
５６Ａは、ワイヤリード６５８Ａが接続されるコンタクトパッド６４０Ａに直接隣接して
いない。さらに別の代替配列（図示せず）において、導電性カラム６５６Ａはまた、誘電
要素６３４Ａ、６６８Ａおよびチップサブアセンブリ６６４Ａ、６７０Ａの全４つの縁部
に隣接して配列されてもよい。
【００９５】
図２０〜２２を参照すると、代替的な４チップ積層パッケージアセンブリを含む実施形
態が示されている。図２０および２１を参照すると（図２０は誘電要素６９１のチップサ
ブアセンブリ７０２の斜視図を示している）、４チップ積層パッケージサブアセンブリ６
９０は、上部表面６９４とこれに対向する底部表面６９６とを有する誘電要素６９２など
の基板を含む。誘電要素６９２は、第１の縁部６９１、第２の縁部６９３、第３の縁部６
９５および第４の縁部６９７と、上部表面６９４上のコンタクトパッド６９８およびトレ
ース（図示せず）などの複数の導電性要素と、誘電要素６９２の底部表面６９６で暴露さ
れ得る導電性ポスト７００とを含むことができる。
【００９６】
先行実施形態のように、４チップ積層パッケージサブアセンブリ６９０は、誘電要素６
９２の上部表面６９４に配置されている第１のチップ７０４と、第２のチップ７０６と、
第３のチップ７０８と第４のチップ７１０とを含んでもよいチップサブアセンブリ７０２
を含む。チップ７０４、７０６、７０８、７１０の各々はそれぞれ、暴露されているボン
ドパッド６９８などの電気コンタクトを担持する上部表面７１２と、これに対向する底部
表面７１６とを有する。図２０に示されているように、第４のチップ７１０はまた、第１
の縁部７１８と、第２の縁部７２０と、第３の縁部７２２と第４の縁部７２４とを含み、
これらの縁部の各々は、上部表面７１２と底部表面７１６との間に延び、かつこれらを接
続する。第４のチップ７１０の上部表面７１２は、第１の縁部７１８および第２の縁部７
２０にそれぞれ隣接しているコンタクト部分７２６、７２８と、コンタクト部分７２６、
７２８間に位置決めされている中央部分７３０とを含む。ボンドパッド６９８は、第４の
チップ７１０のコンタクト部分７２６において第１の縁部７１８および第２の縁部７２０
に隣接して位置決めされている。第１、第２、および第３のチップ７０４、７０６、７０
８、７１０は同様に、それぞれの第１の縁部７４２、７４８、７５２および第２の縁部に
隣接するコンタクト部分７２６と、コンタクト部分７２６、７２８間に位置決めされてい
る中央部分７３０とを含む。先行の配列とは異なり、チップ７０４、７０６、７０８、７
１０は、ずらされるのではなく、上下に直接積層されてもよい。第１のチップ７０４の第
１の縁部７４２は第２のチップ７０６の第１の縁部７４８と整列される。第１のチップ７
０４の第２の縁部７４４もまた第２のチップ７０６の第２の縁部７５０と整列される。同
様に、第３および第４のチップ７０８、７１０の第１の縁部７５２、７１８および第２の
縁部７５４、７２０の各々は相互に整列されてもよく、また第１および第２のチップ７０
４、７０６の第１の縁部７４２、７４８および第２の縁部７４４、７５０と整列されても
よい。
【００９７】
チップ７０４、７０６、７０８、７１０の各々は、第１のチップ７０４の第１の縁部７
４２および第２の縁部７４４に沿って整列され、かつこれに隣接しているコンタクトパッ
ド６９８に電気的に接続可能である。コンタクトパッド６９８もまた相互に整列されても
よいが、本発明の範囲内の任意の構成が想定されている。ワイヤリード７６０は、それぞ
れのチップ７０４、７０６、７０８、７１０の第１の縁部７４２、７４８、７５２、７１
８および第２の縁部７４４、７５０、７５４、７２０の各々のボンドパッド７１４から、
誘電要素６９２の上部表面６９４上のコンタクトパッド６９８に延びる。ワイヤリード７
６０は、したがって、それぞれのチップ７０４、７０６、７０８、７１０の第１の縁部７
４２、７４８、７５２、７１８および第２の縁部７４４、７５０、７５４、７２０の各々
全体に延び、コンタクトパッド６９８に接続する。本実施形態では、第４のチップ７１０
のワイヤリード７６０は、第１、第２および第３のチップ７０４、７０６、７０８の第１
の縁部７４２、７４８、７５２および第２の縁部７４４、７５０、７５４全体に延びる。
第３のチップ７０８のワイヤリード７６０は、第１および第２のチップ７０４、７０６の
第１の縁部７４２、７４８および第２の縁部７４４、７５０にわたって延びる。
【００９８】
誘電要素６９２上にチップサブアセンブリ７０２を取り付けるために、ワイヤリード７
６０は、次のチップの積層前にそれぞれのチップ上に配置されなければならない。第１の
チップ７０４は、ダイア接着剤（図示せず）などを使用して誘電要素６９２に接着可能で
ある。第１のチップ７０４が適所に配置されると、ワイヤリード６５８は、第１のチップ
７０４のボンドパッド７１４、および誘電要素６９２の上部表面６９４のコンタクトパッ
ド６９８に取り付けられる。次いでスペーサー７６２が第１のチップ７０４の中央部分７
４６上に配置される。当分野で既知の従来のスペーサー７６２は、第１のチップ７０４と
第２のチップ７０６間にスペースや間隙を提供するために使用されてもよい。このような
スペーサーはシリコンや薄いポリイミドを含んでもよいが、チップを所定距離だけ間隔を
あけることができ、またワイヤリード７６０を収容するのに十分なスペースを提供可能な
既知の材料も可能である。示されているように、スペーサー７６２は、それぞれのチップ
の第１および第２の縁部に隣接しているワイヤリード７６０およびボンドパッド７１４に
十分なスペースを提供するために、第１のチップ７０４の第１および第２の縁部には延び
ない。スペーサー７６２が適所にあると、第２のチップ７０６の底部表面７５１は第１の
スペーサー７６２の上部表面７６４に位置決めされる。そしてワイヤリード７６０は、第
２のチップ７０６上のボンドパッド７１４を、誘電要素６９２の上部表面６９４上のコン
タクトパッド６９８に接続するために使用されてもよい。
【００９９】
第３および第４のチップ７０８、７１０は同様に配列される。第２のスペーサー７６８
は、第２のチップ７０６の上部表面７４７の中央領域７４９に位置決めされる。第３のチ
ップ７０８は次いで、第２のスペーサー７６８の上部表面７７０に位置決めされる。ワイ
ヤリード７６０は、第３のチップ７０８上のボンドパッド７１４を、誘電要素６９２の上
部表面６９４上のコンタクトパッド６９８に接続するために使用される。最後に、第３の
スペーサー７７４は、第３のチップ７０８の中央部分７５６に位置決めされる。第４のチ
ップ７１０の底部表面は次いで、第３のスペーサー７７４の上部表面７７６に隣接して位
置決めされる。ワイヤリード７６０は、誘電要素６９２上のコンタクトパッド６９８への
第３のチップ７０８上のボンドパッド７１４に適用される。
【０１００】
ワイヤリード７６０が適切に取り付けられると、オーバーモールド７７８が、ワイヤリ
ード７６０およびチップサブアセンブリ７０２の両方をカプセル化するために使用可能で
ある。図２１および２２を参照すると、オーバーモールド７７８は誘電要素の第３の縁部
６９５から誘電要素の第４の縁部６９７に延びてもよい。オーバーモールド７７８は、誘
電要素６９２の第１および第２の縁部全体に延びないように分布されてもよい。代わりに
、それぞれのチップの第３の縁部７４３、７４５、７５５、７２２（図２０）の隣接部分
から、それぞれのチップの第４の縁部６９７（示されている縁部の残り）の隣接部分に延
びる。オーバーモールド７７８は、第１、第２、第３および第４の縁部７９４、７９６、
７８３、８００を有する平面矩形を作成してもよい。好ましい配列では、４チップ積層パ
ッケージは、少なくとも０．４７３５ｍｍの、削減された本体全厚を有することが可能で
ある。例えば、チップの各々がおよそ５０マイクロメートルの厚さを有し、スペーサーの
各々が５０マイクロメートルの厚さを有し、ダイア接着剤が１２．５マイクロメートルの
厚さであり、オーバーモールドが７５マイクロメートルの厚さである場合、４チップ積層
パッケージの全高は０．４３７５ｍｍであってもよい。
【０１０１】
代替的配列では、ワイヤリード７６０はまた、チップの第３の縁部７４３、７４５、７
５５、７２２および／または第４の縁部（図示せず）（つまり、はんだボールに隣接して
いないチップの縁部）から、誘電要素６９２の第３および第４の縁部６９５、６９７で暴
露されているコンタクト（図示せず）（つまり、はんだボールに隣接していない誘電要素
の縁部）まで延びることもある点が理解されるべきである。このような配列において、唯
一の違いは、スペーサー７６２、７６８、７７４は、チップの第３および第４の縁部に隣
接して位置決めされるボンドパッドおよびワイヤリードのスペースを許容するために、そ
れぞれのチップの第３の縁部７４３、７４５、７５５、７２２および／または第４の縁部
７２４（残りは図示せず）に隣接して延びない点である。
【０１０２】
本発明の別の態様では、図２３〜２５を参照すると、４チップ積層サブアセンブリ６９
０は、８チップ積層パッケージ７８２を形成するために、同一の第２の４チップ積層サブ
アセンブリ７８０を積層可能である。第２の４チップ積層サブアセンブリ７８０は第１の
４チップ積層サブアセンブリと形状およびサイズが同一であるため、これは、第１の４チ
ップ積層サブアセンブリ６９０上に直接位置決め可能である。図２３および２５に示され
ているように、第２のサブアセンブリ７８０の誘電要素７８４の底部表面７８５から延び
る導電性ポスト７００は、導電性カラムやジョイントを形成するために、第１のサブアセ
ンブリ６９０の上部表面６９４上に位置決めされたはんだボール６９９に接触する。導電
性カラムやジョイントは、本明細書でより十分に説明される方法を使用して形成可能であ
る。
【０１０３】
図２６を参照すると、８チップ積層パッケージ７８２は回路基板７８６に接続されても
よい。第１のサブアセンブリ６９０の誘電要素６９２の底部表面６９６から延びる導電性
ポスト７００は、導電性カラム７９２を作成するために、回路基板７８６のコンタクトパ
ッド７８８に配置されているはんだボール７９０に接続してもよい。導電性カラムは、よ
り詳細に後述される方法を使用して作成可能である。第１の誘電要素６９２と回路基板７
８６間に得られる導電性カラム７９２の高さは、第１および第２のサブアセンブリ６９０
、７８０間に延びる導電性カラム７９２の高さより小さい。この高さの違いは、第１およ
び第２のサブアセンブリ６９０、７８０間の「スタンドオフ」つまり高さＨが第１のサブ
アセンブリ６９０のチップサブアセンブリ７０２を収容するのに十分大きい必要があるこ
とに起因する。
【０１０４】
本発明の別の態様では、高さが増大したパッケージオンパッケージ積層を達成するため
の導電性カラム形成方法が開示されている。図２６を参照すると、導電性カラム７９２は
、導電性ポスト７００およびはんだの一体化により形成されてもよい。このような導電性
カラム７９２は、２つのチップパッケージ間のスタンドオフつまり垂直距離を増大させる
と同時に、導電性カラム間のピッチつまり中心間水平距離の減少をもたらす。チップパッ
ケージ間の距離を増大させる能力は、本明細書に開示されている４チップ積層パッケージ
などの誘電要素上の複数のチップを収容するために必要なスペースを提供する。
【０１０５】
導電性カラム７９２の形成を促進するために使用される導電性ポスト７００の寸法は相
当範囲で変化し得るが、一般的に、誘電基板の表面上方の各導電性ポストの高さは約５０
〜３００μｍである。このような導電性ポスト７００は、この幅より大きな高さを有する
こともある。
【０１０６】
導電性ポストは、銅、銅合金、金およびこれらの組み合わせなどの任意の導電性材料か
ら作られてもよい。導電性ポストは、はんだによる可湿性の少なくとも１つの暴露金属層
を含んでもよい。例えば、ポストは主に銅から形成されてもよく、ポストの表面には１層
の金がある。加えて、導電性ポストは、これが接合されることになるはんだの融解温度よ
り高い融解温度を有する少なくとも１層の金属を含んでもよい。例えば、このような導電
性ポストは１層の銅を含んでもよく、あるいは全体的に銅から形成されてもよい。
【０１０７】
例示的プロセスおよびポストが米国特許第６，８８４，７０９号および仮特許出願第６
０／８７５，７３０号に記載され、本開示は参照により本明細書に組み込まれている。例
えば、導電性ポストはエッチングプロセスによって形成されてもよい。代替的に、導電性
ポストは電気めっきによって形成されてもよく、この場合ポストは、フォトレジスト層な
どの誘電層にパターニングされた開口を介して金属をベース金属層にめっきすることによ
って形成される。
【０１０８】
加えて、導電性ポスト７００はまた、円錐台を含む多数の異なる形状をとることもあり
、各ポストのベースおよび先端は実質的に円形である。ポストのベースは通常直径約１０
０〜６００μｍであるのに対して、先端は通常直径約４０〜２００μｍである。各導電性
ポスト７００は、誘電基板に隣接するベースと、誘電基板から離れた先端とを有すること
がある。
【０１０９】
さらに図２６Ａを参照すると、第１の４チップ積層パッケージサブアセンブリ６９０と
第２の４チップ積層パッケージサブアセンブリ７８０の接合直前の８チップ積層パッケー
ジ７８２（図２６）が示されている。第２のサブアセンブリ７８０は、第２のサブアセン
ブリ７８０から延びる導電性ポスト７００が第１のサブアセンブリ６９０のはんだボール
７９０と整列されるように位置決めされる。導電性ポスト７００は、第１のサブアセンブ
リ６９０の誘電要素６９２の上部表面６９４で暴露されたコンタクトパッド６９８上のは
んだボール７９０に近接して配置されてもよい。はんだは、第２のサブアセンブリ７８０
上の導電性ポスト７００を濡らすようにリフローされる。好ましい実施形態では、導電性
ポストの少なくとも一部がリフローされたはんだボール７９０と直接接触するように、導
電性ポスト７００ははんだボール７９０に接触する。はんだは導電性ポスト７００全体の
暴露壁７１１および先端７１３を濡らすため、導電性ポスト７００はリフローされたはん
だに短時間接触するだけでよい。これは、導電性ポスト７００上の表面張力を克服するた
めの、はんだのリウェット力性能に起因する。代替的に、実質的に導電性ポスト７００全
体は、濡らされる必要のある金属ポストの部分にはんだが接触するのを保証するために、
リフローされたはんだボール７９０に配置されてもよい。
【０１１０】
はんだが金属ポストを濡らすと、カラム状ジョイントや導電性カラム７９２（図２６）
が作成される。図２６の導電性カラム７９２の分解詳細図である図２７を参照すると、導
電性カラム７９２は砂時計型に形成可能であり、導電性ポスト７００に接触する上部はん
だ領域８０２と、第１のサブアセンブリ６９０上のコンタクトパッド６９８に接触する底
部はんだ領域８０４は、はんだの中間領域の幅Ｍより大きな幅Ｗを有する。幅Ｗは等しい
必要もなく、また上部はんだ領域８０２の高さは底部はんだ領域８０４よりも大きくても
よく、またこの逆でもよい点が理解されるべきである。導電性カラム７９２は、導電性カ
ラムの各々の間により大きなピッチを必要とすることなく、垂直はんだのカラムを維持す
るための導電性カラム８０６の能力によりパッケージオンパッケージ積層の改良を可能に
する。この導電性カラム作成方法は、本発明の実施形態の各々と関連して利用されてもよ
い。
【０１１１】
はんだ接続のみを使用する通常の用途において、スタンドオフおよびピッチは概して相
関関係がある。スタンドオフが大きいほど、必要なピッチは大きい。しかしながら、本発
明の別の態様では、本明細書に説明されているように、導電性カラムの作成および使用は
（はんだボール接続の使用のみとは反対に）、ピッチが小さいより大きなスタンドオフを
達成することができる。例えば、図２８のチャートに示されているように、導電性ポスト
が、リフローおよび積層前に直径０．３５０ｍｍのはんだボールと関連して使用される場
合、直径０．２８０ｍｍおよびはんだボール間のピッチ０．５ｍｍのコンタクトパッドは
０．３９２ｍｍのスタンドオフを達成可能であり、これはピッチの半分より大きい。対照
的に、図２９を参照すると、はんだボールのみが使用される場合（つまり、導電性ポスト
なし）、リフローおよび積層前の直径０．３５０ｍｍ、パッド直径０．２８０ｍｍおよび
ピッチ０．５ｍｍのはんだボールはわずか０．２２０ｍｍのスタンドオフを達成可能であ
り、これは導電性カラムより０．１７５ｍｍ短く、ピッチの半分未満である。
【０１１２】
はんだ接続を提供する本発明の方法の別の態様では、パッドサイズの縮小もまたより大
きなスタンドオフをもたらすことができる。例えば、図３０を参照すると、コンタクトパ
ッドのサイズが縮小されると、より大きなスタンドオフが達成可能である。示されている
ように、直径０．２８０ｍｍのコンタクトパッドが、（リフローおよび積層前の）直径０
．３５０ｍｍおよびピッチ０．５０ｍｍのはんだボールと関連して使用される場合、０．
３９２ｍｍのスタンドオフが達成可能であり、これはピッチの半分より大きい。したがっ
て、近接して位置決めされたコンタクトパッドおよびはんだボールを提供して、本明細書
に説明されている（例えば、図２６に示されているような）多チップパッケージを収容す
るのに十分なスタンドオフ高さを達成することができる。
【０１１３】
導電性カラムが任意の基板形状で利用可能である点が認識されるべきである。例えば、
基板当たり１つのチップまたは基板当たり少なくとも４つのチップを有するチップパッケ
ージが本発明に従って利用されてもよい。
【０１１４】
図３１は、第１および第２の相互接続要素９００、９０２、例えば、マイクロエレクト
ロニクス要素、マイクロ電気機械要素、光電子要素、およびこのようなデバイスを内蔵す
るアセンブリの相互接続に適するような、チップキャリア、パッケージ基板またはすでに
パッケージされているマイクロエレクトロニクス要素などの配線要素、リードフレーム、
プリント配線基板、回路パネルなどを含むアセンブリ９０５を図示している。相互接続要
素９００、９０２は同一タイプでも異なるタイプでもよい。一例では、相互接続要素の１
つはチップキャリアであり、もう１つの相互接続要素は回路パネルであってもよい。別の
例では、各相互接続要素は、誘電要素の少なくとも１つの表面に暴露される導電性部材９
０１を有する誘電要素を含む。したがって、第１の相互接続要素９００は、第１の平面を
規定する主要表面９１０と、この主要表面で暴露された導電性部材９０１とを有する。第
２の相互接続要素９０２は、第１の平面以外の第２の平面を規定する主要表面９１２を有
し、導電性部材９１１はこのような主要表面９１２で暴露される。第１および第２の平面
は概して平らであってもよい。相互接続要素の主要表面の一部は平面でないこともある。
トレース９１４は、暴露された導電性部材から離れたそれぞれの平面に沿って延びてもよ
い。さらに別の例では、各相互接続要素は、導電性部材を暴露しているリードフレームを
含む。
【０１１５】
図３１に示されているように、第１の相互接続要素の主要表面９１０は上向きであるた
め、上部表面と称することができる。第２の相互接続要素の主要表面９１２は下向きであ
るため、底部表面と称されることが可能であり、この底部表面は第１の相互接続要素の上
部表面９１０に対向している。マイクロエレクトロニクス要素９２０は、フリップチップ
相互接続で示されているように、第１の相互接続要素に導電的に接続可能であるが、これ
は、ワイヤリードを介するなどの他の従来の手段によって相互接続可能である。マイクロ
エレクトロニクス要素９２１はまた、フリップチップ相互接続、あるいは従来のワイヤボ
ンド相互接続または他の手段のいずれかで第１の相互接続要素に導電的に接続可能である
。図３１に示されているように、マイクロエレクトロニクス要素９２０、９２１は、第１
および第２の相互接続要素の対向表面間に配置される。代替的または付加的に、マイクロ
エレクトロニクス要素は、第１の相互接続要素の底部表面９０６および第２の相互接続要
素の上部表面９１６などの他の主要表面に相互接続可能である。
【０１１６】
導電性カラム９３０は本質的に、第１の相互接続要素の導電性部材９０１を第２の相互
接続要素のそれぞれの導電性部材９１１に導電的に相互接続するはんだからなる。導電性
部材９０１は通常、それぞれの主要表面９１０、９１２で暴露されるはんだ可湿性パッド
である。図３１に示されているように、導電性カラムの高さＨ（９３２）は、はんだが接
合される導電性パッド９０１、９１１の間に延びる。具体例において、各カラムは、それ
ぞれの導電性パッドの中間で幅Ｍ（９３４）を有する。カラムは、高さＨ（９３２）が幅
Ｍ（９３４）より大きくなるように形成可能である。加えて、カラムは、高さ９３２がア
センブリの隣接カラムの中心間で測定されるように、ピッチＰ（９３６）の半分より大き
くなるように形成可能である。
【０１１７】
カラムは直立壁９４０、突状壁９４０ａまたは凹状壁９４０ｂを有することができる。
従来のはんだ付け相互接続において、はんだ塊は通常、これが接合される対向パッド間の
ポイントにおいてより大きな幅を有する。一例では、３５０μｍの球状はんだボールが３
００μｍのパッドにリフローされると、結果は、パッドに溶融される、３６０μｍ以上の
最大幅を有する半球状はんだバンプである。したがって、このような相互接続におけるは
んだの幅（３６０μｍ）は、式３６０／３００＞１．２によって示されるように、パッド
の幅（３００μｍ）の１．２倍より大きい。例えばパッドから１００μｍ以上の実質的な
高さにおいて最大幅が生じる。
【０１１８】
図３１に示されているはんだカラムにおいて、わずかに突状のカラムの幅Ｍ（９４４）
は、導電性パッドに接合されるカラム９４０ａの幅Ｗ（９４６）の１．２倍未満である。
したがって、カラムはわずかに「バレル(barrel)」形状を有するが、ピッチを緩める必要
なく、所望のスタンドオフ高さを可能にするという上記利点の達成を支援することができ
る。
【０１１９】
別の例において、図３１に図示されているように、わずかに凹状の壁９４０ｂを有する
カラムが示されている。ここで、対向する導電性パッド９０１、９１１の中間のカラムの
幅Ｍ（９４８）は、導電性パッド９０１のカラムの幅Ｗ（９５０）未満である。
【０１２０】
次に導電性はんだカラムを介して相互接続要素を導電的に接合する方法について図３２
〜３５を参照して説明する。図３２に図示されているように、はんだボール１０１０（通
常は球状のはんだ）が、上記のような（図３１）相互接続要素１００２のはんだ可湿性導
電性パッドに配置される。はんだボールは導電性パッドのフラックスの塊と置換可能であ
り、この後に熱が印加され、導電性パッド１００４（図３３）を湿らせ、かつこれに溶融
する半球状バンプ１０１２にはんだボールをリフローさせる。第２の相互接続要素１００
２Ａ（図３４）が同様に用意される。第１の相互接続要素１００２に対して第２の相互接
続要素１００２Ａを反転させた後、第２の相互接続要素１００２Ａのはんだバンプ１０１
２Ａは第１の相互接続要素の対応するはんだバンプ１０１２と整列される。フラックス１
０１４が各相互接続要素の対向はんだバンプ１０１２、１０１２Ａの間に提供される。例
えば、フラックスは、示されているように２つの相互接続要素を整列する前に相互接続要
素の一方または両方のはんだバンプ１０１２、１０１２Ａに提供されてもよい。相互接続
要素１００２、１００２Ａの各々のはんだバンプはフラックスを介して接触させられても
よい。
【０１２１】
引き続き、熱が印加され、バンプ１０１２、１０１２Ａの各々のはんだにカラム１０３
０を溶融および形成させ（図３５）、このカラムは図３１を参照して上述されたような特
徴を有する。
【０１２２】
次に図３６を参照すると、上記実施形態の変形例において（図３２〜３４）、導電性ペ
ースト１１０４の塊が相互接続要素１１０２の導電性パッド１１０６上に突出させられる
。この塊は通常フリースタンディングであり、縁部１１０８を少なくとも実質的に暴露し
ている。例えば、スクリーンプリントやステンシルプリント技術が、スクリーンやステン
シルの開口を介して多量のはんだ含有ペーストをパッド１１０６に向けるために使用可能
である。別の相互接続要素１１０２Ａ（図３７）が同様に用意され、反転されて、第１の
相互接続要素１１０２と整列される。相互接続要素１１０２、１１０２Ａの各々の導電性
ペーストの塊１１０４、１１０４Ａは、導電性カラム１０３０（図３０）を形成するため
に、接触させられて、加熱されてもよい。
【０１２３】
図３８は、図３６〜３７について説明された実施形態の変形例を図示し、ここで導電性
ペースト、例えばはんだペーストの塊１２０４は、２つの相互接続要素を接合する前に相
互接続要素１つにのみ提供される。このような塊１２０４はアスペクト比の高い比較的高
さのある部材として形成可能である、つまり幅Ｗ（１２２２）より大きな高さＨ（１２２
０）を有する。具体例では、高さＨは幅Ｗの１．５倍より大きくてもよく、あるいは幅の
倍数であってもよい。導電性ペーストの高さのある塊は、スクリーンプリントまたはステ
ンシルプリント技術を使用して形成可能である。また、塊は通常フリースタンディングで
あり、縁部１２０８を少なくとも実質的に暴露している。リフロー後、図示および説明さ
れているような特徴を有する導電性カラム１０３０（図３５）が形成される。
【０１２４】
本発明は本明細書で特定の実施形態を参照して説明されてきたが、これらの実施形態は本発明の原理および用途の単なる例示である点が理解されるべきである。したがって、添付の特許請求の範囲によって定義されているように、本発明の主旨および範囲から逸脱することなく多数の修正が例示的実施形態になされてもよく、また他の配列が考案されてもよい。
なお、出願当初の請求項は以下の内容であった。
請求項１： 
導電性部材を有する下部ユニット基板と上部および底部表面とを含む下部ユニットであって、前記下部ユニット基板の前記導電性部材に電気的に接続されている前記下部ユニット基板の前記上部表面を覆う１つ以上の下部ユニットチップを含む下部ユニットと、導電性部材を有する上部ユニット基板と、上部および底部表面と、前記上部および底部表面間に延びるホールとを含む上部ユニットであって、前記上部ユニット基板の前記上部表面を覆い、かつ前記ホール内に延びる接続によって前記上部ユニット基板の前記導電性部材に電気的に接続されている１つ以上の上部ユニットチップをさらに含む上部ユニットであって、前記上部ユニット基板が前記下部ユニットチップに配置され、前記ホールと前記上部ユニットの前記接続が第１の水平方向に前記下部ユニットチップからずらされている上部ユニットとを備える、マイクロエレクトロニクスパッケージ。 
請求項２：
前記上部ユニット基板の前記導電性部材と前記下部ユニット基板とを電気的に接続する導電性接続をさらに備える、請求項１に記載のマイクロエレクトロニクスパッケージ。 
請求項３： 
前記導電性接続がパターンを規定し、前記上部ユニットの前記ホールが前記第１の水平方向に前記パターンに対してずらされ、前記１つ以上の下部ユニットチップが、前記第１の水平方向とは反対の第２の水平方向に前記パターンに対してずらされている、請求項２に記載のマイクロエレクトロニクスパッケージ。 
請求項４： 
前記下部ユニットが、前記下部ユニット基板の前記上部および底部表面間に延びるホールを有し、前記１つ以上の下部ユニットチップが、前記下部ユニット基板の前記ホールを介して延びる接続によって前記下部ユニット基板の前記導電性部材に電気的に接続されている、請求項３に記載のマイクロエレクトロニクスパッケージ。 
請求項５：
前記下部ユニット基板が、前記第２の水平方向に前記導電性接続の前記パターンに対してずらされている、請求項４に記載のマイクロエレクトロニクスパッケージ。 
請求項６：
前記１つ以上の下部ユニットチップが上部表面を規定し、前記上部ユニットの前記接続が、前記１つ以上の下部ユニットチップの前記上部表面の下方に延びる、請求項１に記載のマイクロエレクトロニクスパッケージ。 
請求項７： 
前記１つ以上の下部ユニットチップが上部表面を規定し、前記上部ユニットが、前記上部ユニットの前記接続を覆う上部ユニットカプセル材料を含み、前記上部ユニットカプセル材料が前記１つ以上の下部ユニットチップの前記上部表面の下方に延びる、請求項１に記載のマイクロエレクトロニクスパッケージ。 
請求項８： 
前記上部ユニットカプセル材料がさらに前記１つ以上の上部ユニットチップを覆う、請求項７に記載のマイクロエレクトロニクスパッケージ。 
請求項９： 
前記下部ユニットが、前記下部ユニットの前記接続および前記１つ以上の下部ユニットチップを覆う下部ユニットカプセル材料を含む、請求項８に記載のマイクロエレクトロニクスパッケージ。 
請求項１０： 
前記下部ユニットが、前記下部ユニットの前記接続および前記１つ以上の下部ユニットチップを覆う下部ユニットカプセル材料を含む、請求項１に記載のマイクロエレクトロニクスパッケージ。 
請求項１１： 
前記少なくとも１つ以上の上部ユニットチップが４つのチップを含む、請求項１０に記載のマイクロエレクトロニクスパッケージ。 
請求項１２：
ワイヤリードが前記上部ユニットチップの各々から前記上部ユニット基板の前記導電性部材に延びる、請求項１１に記載のマイクロエレクトロニクスパッケージ。 
請求項１３： 
前記４つのチップの各々は縁部を有し、前記ワイヤリードの少なくとも１つは前記４つのチップの前記縁部の各々にわたって延びる、請求項１２に記載のマイクロエレクトロニクスパッケージ。 
請求項１４： 
前記下部ユニットカプセル材料が１つ以上の段を有する、請求項１０に記載のマイクロエレクトロニクスパッケージ。 
請求項１５： 
前記上部ユニットカプセル材料が１つ以上の段を有する、請求項８に記載のマイクロエレクトロニクスパッケージ。 
請求項１６： 
前記下部カプセル材料が１つ以上のステップを有し、前記上部ユニットの前記段のうちの少なくとも１つが前記下部ユニットの前記段のうちの少なくとも１つに隣接している、請求項１５に記載のマイクロエレクトロニクスパッケージ。 
請求項１７： 
前記下部ユニットが左スタガード積層パッケージと右スタガード積層パッケージの一方を含み、前記上部ユニットはまた、左スタガード積層パッケージと右スタガード積層パッケージの一方を含む、請求項１に記載のマイクロエレクトロニクスパッケージ。 
請求項１８： 
前記接続要素がワイヤリードである、請求項１に記載のマイクロエレクトロニクスパッケージ。 
請求項１９： 
前記下部ユニット基板の前記導電性部材がボンドパッド、トレースおよび導電性ポストを含む、請求項１に記載のマイクロエレクトロニクスパッケージ。 
請求項２０： 
複数のコンタクトを有する第１のマイクロエレクトロニクス要素と、
前記第１のマイクロエレクトロニクス要素の下に配置されている、複数のコンタクトを有する第２のマイクロエレクトロニクス要素と、
前記第２のマイクロエレクトロニクス要素の下に配置されている誘電要素であって、第１の表面と、前記第１の表面から離れた第２の表面と、前記第２の表面で暴露された導電性部材と、前記第１の表面から前記第２の表面に延びるホールとを有する誘電要素と、
前記第１のマイクロエレクトロニクス要素の前記複数のコンタクトと、前記誘電要素の前記導電性部材の少なくとも一部との間に延びる第１のセットの接続要素と、
前記第２のマイクロエレクトロニクス要素の前記複数のコンタクトと前記誘電要素の前記導電性部材の少なくとも一部との間に延びる第２のセットの接続要素とを備え、
前記第１のセットの接続要素の少なくとも一部と前記第２のセットの接続要素の少なくとも一部が前記誘電要素の前記ホールを介して延びる、マイクロエレクトロニクスパッケージ。 
請求項２１： 
前記第１のセットの接続要素および前記第２のセットの接続要素がワイヤリードを含む、請求項２０に記載のマイクロエレクトロニクスパッケージ。 
請求項２２： 
前記導電性部材が、前記第１のセットのワイヤリードの少なくとも一部および前記第２のセットのワイヤリードの少なくとも一部に直接係合されているボンドパッドを含む、請求項２１に記載のマイクロエレクトロニクスパッケージ。 
請求項２３： 
前記導電性部材がトレースおよび導電性ポストを含み、前記トレースの少なくとも一部が、前記ボンドパッドの少なくとも一部から前記導電性ポストの少なくとも一部に延びる、請求項２２に記載のマイクロエレクトロニクスパッケージ。 
請求項２４： 
前記第１のセットのワイヤリードおよび前記第２のセットのワイヤリードが、前記誘電要素の前記ボンドパッドの下方に延びる部分を含む、請求項２３に記載のマイクロエレクトロニクスパッケージ。 
請求項２５： 
前記導電性ポストが、前記誘電要素に隣接する上部表面と、前記誘電要素から離れた底部表面とを有し、前記ワイヤリードの前記部分が前記上部表面と前記底部表面間に位置決めされる、請求項２４に記載のマイクロエレクトロニクスパッケージ。 
請求項２６： 
前記第１のマイクロエレクトロニクス要素がコンタクト部分と前記コンタクト部分に隣接する中央部分とを含み、前記第２のマイクロエレクトロニクス要素がコンタクト部分と中央部分とを含み、前記第１のマイクロエレクトロニクス要素の前記コンタクト部分が第２のマイクロエレクトロニクス要素の前記コンタクト部分から外側に延びるように、前記第１のマイクロエレクトロニクス要素の前記中央部分が前記第２のマイクロエレクトロニクス要素の前記コンタクト部分を覆う、請求項２０に記載のマイクロエレクトロニクスパッケージ。 
請求項２７： 
コンタクトを有する回路パネルをさらに備え、前記誘電要素の前記導電性部材の少なくとも一部が前記回路パネルの前記コンタクトに電気的に接続されている、請求項２０に記載のマイクロエレクトロニクスパッケージ。 
請求項２８： 
カプセル材料が、前記第１および第２のマイクロエレクトロニクス要素と前記第１および第２の接続要素に配置される、請求項２０に記載のマイクロエレクトロニクスパッケージ。   
請求項２９：
前記接続要素における前記カプセル材料の高さが、前記マイクロエレクトロニクス要素の前記カプセル材料の高さより大きい、請求項２８に記載のマイクロエレクトロニクスパッケージ。 
請求項３０： 
前記マイクロエレクトロニクス要素における前記カプセル材料の前記高さが、前記接続要素の前記カプセル材料の前記高さより少なくとも５０ミクロン小さい、請求項２８に記載のマイクロエレクトロニクスパッケージ。 
請求項３１： 
前記第２のマイクロエレクトロニクス要素上に位置決めされた第３のマイクロエレクトロニクス要素と、前記第３のマイクロエレクトロニクス要素上に位置決めされた第４のマイクロエレクトロニクス要素とをさらに備え、前記誘電要素が外縁部を有し、前記第１、第２、第３および第４のマイクロエレクトロニクス要素の各々が縁部を有し、前記第４のマイクロエレクトロニクス要素の前記縁部は、前記第１、第２および第３のマイクロエレクトロニクス要素の前記縁部より前記誘電要素の前記外縁部に近い、請求項２０に記載のマイクロエレクトロニクスパッケージ。 
請求項３２： 
導電性部材を有する第１のユニット基板と上部および底部表面とを含む第１のユニットであって、前記第１のユニット基板の前記導電性部材に電気的に接続されている前記第１のユニット基板の前記上部表面を覆う１つ以上の第１のユニットチップを含む第１のユニットと、
導電性部材を有する第２のユニット基板と、上部および底部表面とを含む第２のユニットであって、前記第２のユニット基板の前記上部表面を覆い、かつ前記第２のユニットチップから前記導電性部材に延びる接続によって前記第２のユニット基板の前記導電性部材に電気的に接続されている１つ以上の第２のユニットチップをさらに含む第２のユニットであって、前記第２のユニット基板が前記第１のユニットチップ上に配置され、前記第２のユニットの前記接続が第１の水平方向に前記第１のユニットチップからずらされている第２のユニットとを備え、
前記第１のユニットが、前記第１のユニットの前記接続および前記１つ以上の第１のユニットチップを覆う第１のユニットカプセル材料を含む、マイクロエレクトロニクスパッケージ。 
請求項３３： 
前記接続要素における前記カプセル材料の高さが、前記マイクロエレクトロニクス要素を覆う前記カプセル材料の少なくとも一部の高さより大きい、請求項３２に記載のマイクロエレクトロニクスパッケージ。 
請求項３４： 
前記マイクロエレクトロニクス要素における前記カプセル材料の前記高さが、前記接続要素の前記カプセル材料の前記高さより少なくとも５０ミクロン小さい、請求項２８に記載のマイクロエレクトロニクスパッケージ。 
請求項３５： 
前記第１のユニットチップのコンタクト担持表面が前記第１のユニット基板の前記上部表面から離れて上方を向いている、請求項３２に記載のマイクロエレクトロニクスパッケージ。 
請求項３６： 
前記第１のユニットチップのコンタクト担持表面が前記第１のユニット基板の前記上部表面に向かって下方に向いている、請求項３２に記載のマイクロエレクトロニクスパッケージ。 
請求項３７： 
前記接続がワイヤリードを含む、請求項３２に記載のマイクロエレクトロニクスパッケージ。 
請求項３８： 
第１および第２の相互接続要素間に導電性相互接続を形成する方法であって、
前記第１の相互接続要素から延びる導電性ポストを溶融はんだによって前記第２の相互接続要素の導電性パッドに接合するステップと、前記溶融はんだを前記第１の相互接続要素の前記導電性ポストの高さ方向に引き延ばすステップとを備える方法。 
請求項３９： 
前記導電性相互接続の高さが前記導電性パッドの直径の少なくとも１．５倍である、請求項３８に記載の導電性相互接続形成方法。 
請求項４０： 
導電性カラムを介して第１および第２の基板を導電的に相互接続する方法であって、前記導電性ポストの壁を濡らすはんだのカラムを介して、第１の基板の主要表面から突出した導電性ポストを第２の基板の主要表面で暴露された導電性部材に接合するステップであって、前記カラムが、前記第２の基板に隣接する端部の幅Ｗと、前記第１および第２の基板の中間の幅Ｍとを有し、前記幅Ｍの前記幅Ｗに対する比が１．２未満である、方法。 
請求項４１： 
導電性カラムを介して第１および第２の基板を導電的に相互接続する方法であって、第１の基板の主要表面から突出する複数の第１のバンプを、第２の基板の主要表面から前記第１のバンプに向かって突出するそれぞれの第２のバンプと整列させるステップであって、前記第１および第２のバンプの各々がはんだを含む、ステップと、
前記第１および第２のバンプを加熱して導電性カラムに溶融するステップであって、各カラムが、前記第２の基板に隣接する端部の幅Ｗと、前記第１および第２の基板の中間の幅Ｍとを有し、前記幅Ｍの前記幅Ｗに対する比が１．２未満である、ステップとを備える
方法。 
請求項４２： 
前記第１および第２のバンプの各々がはんだペーストを含む、請求項４１に記載の方法。 
請求項４３： 
前記第１および第２のバンプの各々は実質的にはんだからなる、請求項４２に記載の方法。 
請求項４４： 
導電性カラムを介して第１および第２の基板を導電的に相互接続する方法であって、
第１の基板の第１の表面から突出する暴露カラムを、前記第１の表面に対向する第２の基板の第２の表面で暴露された部材に整列させるステップであって、各暴露カラムがはんだペーストを含むステップと、
前記暴露カラムを加熱して前記暴露部材に溶融し、前記第１および第２の基板を相互接続する導電性カラムを形成するステップであって、各カラムが、前記第２の基板に隣接する端部の幅Ｗと、前記第１および第２の基板の中間の幅Ｍとを有し、前記幅Ｍの前記幅Ｗに対する比が１．２未満である、ステップとを備える方法。 
請求項４５： 
前記暴露部材が、前記第２の表面から突出するカラムを含み、前記カラムがはんだペーストを含む、請求項４４に記載の方法。 
請求項４６： 
第１の平面を規定する上部表面を有する第１の配線要素と、
前記第１の平面以外の第２の平面を規定する底部表面を有する第２の配線要素であって、前記底部表面が前記第１の配線要素の前記上部表面に対向し、前記第１または第２の配線要素のうちの少なくとも一方が前記対向表面の一方で暴露された複数の導電性パッドを含む、第２の配線要素と、
前記第１または第２の配線要素のうちの少なくとも一方に導電的に接続されたマイクロエレクトロニクス要素と、
前記第１の配線要素と前記第２の配線要素を接続する導電性カラムであって、ａ）ｉ）前記第１の配線要素から前記第２の配線要素の前記パッドへ、またはｉｉ）前記第２の配線要素から前記第１の配線要素の前記パッドへの少なくとも一方の方向で突出する導電性ポストを含み、ｂ）前記導電性ポストを覆うはんだであって、前記第１または第２の配線要素のうちの少なくとも一方の前記導電性ポストを、前記第１または第２の配線要素の前記少なくとも一方の前記対向表面で暴露された前記パッドに接合するはんだをさらに含む導電性カラムとを備え、
各カラムの高さが、前記カラムに含まれる各導電性ポストの高さより大きい、マイクロエレクトロニクスアセンブリ。 
請求項４７： 
前記第１または第２の配線要素のうちの少なくとも一方がさらに、前記配線要素によって規定された前記第１または第２の平面の方向に前記パッドから延びるトレースを含む、請求項４６に記載のマイクロエレクトロニクスアセンブリ。 
請求項４８： 
各パッドの幅が各カラムの高さ未満である、請求項４６に記載のマイクロエレクトロニクスアセンブリ。 
請求項４９： 
各カラムが上部端部で前記第２の配線要素に接合され、底部端部で前記第１の配線要素に接合され、前記上部および底部端部間の位置での前記カラムのウエスト幅が前記上部端部での前記カラムの幅の１．２倍未満であり、前記上部および底部端部間の位置の前記カラムの前記ウエスト幅が前記底部端部での前記カラムの幅の１．２倍未満である、請求項４６に記載のマイクロエレクトロニクスアセンブリ。 
請求項５０： 
前記導電性ポストが一定ピッチで配列され、前記高さが前記ピッチの半分より大きい、請求項４６に記載のマイクロエレクトロニクスアセンブリ。 
請求項５１： 
第１の平面を規定する上部表面と、前記上部表面で暴露された複数の第１の導電性パッドとを有する第１の配線要素と、
前記第１の配線要素の前記上部表面に対向する、前記第１の平面以外の第２の平面を規定する底部表面と、前記底部表面で暴露された複数の第２の導電性パッドとを有する第２の配線要素と、
前記第１または第２の配線要素のうちの少なくとも一方に導電的に接続されたマイクロエレクトロニクス要素と、
前記第１の導電性パッドを前記第２の導電性パッドにそれぞれ接続するはんだを含む導電性カラムとを備えるマイクロエレクトロニクスアセンブリ。 
請求項５２： 
各カラムが、前記第１および第２の導電性パッドの中間で幅Ｍを有し、前記第１および第２の導電性パッド間の各カラムの高さＨが前記幅Ｍより大きい、請求項５１に記載のマイクロエレクトロニクスアセンブリ。 
請求項５３： 
前記第１および第２の導電性パッド間の各カラムの高さが、前記導電性カラムに含まれる前記第１の導電性パッドのピッチの半分より大きい、請求項５１に記載のマイクロエレクトロニクスアセンブリ。 
請求項５４： 
前記第１または第２の配線要素のうちの少なくとも一方がさらに、前記配線要素の前記導電性パッドのそれぞれから、前記配線要素によって規定されたそれぞれの平面に沿って延びるトレースを含む、請求項５１に記載のマイクロエレクトロニクスアセンブリ。 
請求項５５： 
各導電性パッドの幅が各カラムの高さ未満である、請求項５１に記載のマイクロエレクトロニクスアセンブリ。 
請求項５６： 
各カラムが底部端部で前記第１の導電性パッドの１つに接合され、また上部端部で前記第２の導電性パッドの１つに接合され、前記カラムが前記上部および底部端部の中間の幅Ｍと、前記底部端部の幅Ｗとを有し、前記幅Ｍの前記幅Ｗに対する比が１．２未満である、請求項５１に記載のマイクロエレクトロニクスアセンブリ。 
請求項５７： 
第１のチップの第１の部分が第２のチップの第１の部分から外側に延びるように前記第１のチップを前記第２のチップに取り付けるステップと、
前記第２のチップを基板の第１の表面に取り付けるステップであって、前記基板が、導電性要素と、少なくとも１つのホールとを含む対向する第２の表面とを有し、前記ホールは該第２の表面を介して延びる、ステップと、
接続要素を介して前記第１のチップおよび前記第２のチップを前記基板の前記導電性要素に電気的に接続するステップであって、前記第１のチップを前記導電性要素に電気的に接続する少なくとも１つの接続要素と、前記第２のチップを前記導電性要素に電気的に接続する少なくとも１つの接続要素が前記基板の共通ホールを介して延びる、ステップとを
備えるマイクロエレクトロニクスパッケージの製造方法。 
請求項５８： 
前記接続要素の少なくとも一部がワイヤリードを含む、請求項５７に記載の方法。 
請求項５９： 
前記第１のチップおよび前記第２のチップが、コンタクトを暴露するコンタクト部分を含み、前記第１のチップおよび前記第２のチップを前記基板の前記導電性要素に電気的に接続する前記ステップが、前記第１および第２のチップの各々の前記コンタクトを前記基板の前記導電性要素に接続するステップを含む、請求項５８に記載の方法。 
請求項６０： 
前記基板の前記導電性要素がボンドパッドと、トレースと導電性ポストとを含む、請求項５９に記載の方法。 
請求項６１： 
前記基板の前記導電性要素の少なくとも一部を回路パネルに電気的に接続するステップをさらに備える、請求項５７に記載の方法。 
請求項６２： 
導電性部材を有する第１の基板と上部および底部表面とを含む第１のユニットを用意するステップであって、前記第１のユニットが、前記第１のユニット基板の前記上部表面を覆う１つ以上の第１のユニットチップを含むステップと、
前記第１のユニットチップを前記第１のユニット基板の前記導電性部材に電気的に接続するステップと、
導電性部材を有する第２のユニット基板と、上部および底部表面と、前記上部および底部表面間に延びるホールとを含む第２のユニットを用意するステップであって、前記第２のユニットがさらに、前記第２のユニット基板の前記上部表面を覆う１つ以上の第２のユニットチップを含む、ステップと、
接続要素によって前記第２のユニットチップを前記第２のユニット基板の前記導電性部材に電気的に接続するステップと、
前記ホールと前記第２のユニットの前記接続が第１の水平方向に前記第１のユニットチップからずらされるように前記第２のユニットを前記第１のユニットチップ上に位置決めするステップとを備える、マイクロエレクトロニクスパッケージの製造方法。 
請求項６３： 
相互接続要素によって前記第１のユニットの前記導電性部材の少なくとも一部を前記第２のユニットの前記導電性部材の少なくとも一部に電気的に接続するステップをさらに備える、請求項６２に記載の方法。 
請求項６４： 
前記第１のユニットチップが上部表面を規定し、前記第２のユニットの位置決めステップ時に前記ユニットの前記接続が前記第１のユニットチップの前記上部表面の下方に配置される、請求項６３に記載の方法。 
請求項６５： 
前記第２のユニットの前記接続にカプセル材料を適用するステップをさらに備え、前記カプセル材料が前記第１のユニットチップの前記上部表面の下方に配置される、請求項６４に記載の方法。 
請求項６６： 
前記第１のユニット基板が、前記第１のユニットの前記接続のうちの少なくとも一部が延びる、前記上部表面から前記底部表面に延びるホールを含み、中心線が前記第１のユニットおよび前記第２のユニットの中心を介して延び、前記第１のユニット基板の前記ホールが第１の水平方向に前記中心線からずらされ、前記第２のユニット基板の前記ホールが前記第１の水平方向とは反対の第２の水平方向に前記中心線からずらされている、請求項６２に記載の方法。 
請求項６７： 
前記第１のユニットチップが前記第１の水平方向に前記中心線からずらされ、前記第２のユニットチップが前記第２の方向に前記中心線からずらされている、請求項６６に記載の方法。 
【図１】
0005560038.tif 000002
【図２】
0005560038.tif 000003
【図３】
0005560038.tif 000004
【図４】
0005560038.tif 000005
【図５Ａ】
0005560038.tif 000006
【図５Ｂ】
0005560038.tif 000007
【図５Ｃ】
0005560038.tif 000008
【図６】
0005560038.tif 000009
【図６Ｂ】
0005560038.tif 000010
【図６Ｃ】
0005560038.tif 000011
【図７】
0005560038.tif 000012
【図８】
0005560038.tif 000013
【図９】
0005560038.tif 000014
【図１０】
0005560038.tif 000015
【図１１】
0005560038.tif 000016
【図１２】
0005560038.tif 000017
【図１３】
0005560038.tif 000018
【図１４】
0005560038.tif 000019
【図１５】
0005560038.tif 000020
【図１６】
0005560038.tif 000021
【図１７】
0005560038.tif 000022
【図１８】
0005560038.tif 000023
【図１９】
0005560038.tif 000024
【図１９Ａ】
0005560038.tif 000025
【図２０】
0005560038.tif 000026
【図２１】
0005560038.tif 000027
【図２２】
0005560038.tif 000028
【図２３】
0005560038.tif 000029
【図２４】
0005560038.tif 000030
【図２５】
0005560038.tif 000031
【図２６】
0005560038.tif 000032
【図２６Ａ】
0005560038.tif 000033
【図２７】
0005560038.tif 000034
【図２８】
0005560038.tif 000035
【図２９】
0005560038.tif 000036
【図３０】
0005560038.tif 000037
【図３１】
0005560038.tif 000038
【図３２】
0005560038.tif 000039
【図３３】
0005560038.tif 000040
【図３４】
0005560038.tif 000041
【図３５】
0005560038.tif 000042
【図３６】
0005560038.tif 000043
【図３７】
0005560038.tif 000044
【図３８】
0005560038.tif 000045