(57)【特許請求の範囲】
【請求項１】
Ｉｎ、Ｇａ、及びＺｎを含むアモルファス酸化物半導体を主成分とする活性層を有するボトムゲート構造の薄膜トランジスタを製造する方法であって、
前記活性層として、酸素含有雰囲気下で、スパッタリング法によって比抵抗値が１．５Ωｃｍ以上１５００Ωｃｍ以下になるように前記アモルファス酸化物半導体を主成分とする膜を形成する工程と、
前記アモルファス酸化物半導体を主成分とする膜を形成した後、酸素含有雰囲気下で温度が１００℃以上２００℃以下の熱処理を行う工程と、
を含むボトムゲート構造の薄膜トランジスタの製造方法。
【請求項２】
前記熱処理の温度が、１５０℃以下である請求項１に記載のボトムゲート構造の薄膜トランジスタの製造方法。
【請求項３】
前記スパッタリング法が、ＤＣスパッタリング法である請求項１又は請求項２に記載のボトムゲート構造の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボトムゲート構造の薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
近年、液晶やエレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）技術等の進歩により、平面薄型画像表示装置（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ：ＦＰＤ）が実用化されている。例えば、電流を通じることによって励起されて発光する材料を用いた有機電界発光素子（有機ＥＬ素子）は、低電圧で高輝度の発光が得られるために、一般照明のほか、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニター等の広い分野で開発が進んでいる。
【０００３】
電界効果型薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）によって画素の駆動を制御するアクティブマトリクス型の有機ＥＬディスプレイを製造する場合、一般的にはガラス基板上に、ＴＦＴと、ＴＦＴに接続する配線（ゲート配線、データ配線など）、画素電極、共通電極などを形成する。ＴＦＴの半導体層（活性層）を構成する材料としては、一般的には、非晶質シリコンや多結晶シリコンが用いられる。
【０００４】
一方、ＦＰＤの可撓性、薄型化、軽量化、耐破損性等の向上を求めて、ガラス基板の替わりに軽量で可撓性のある樹脂基板を用いる試みも行われている。しかし、ＴＦＴの活性層として非晶質シリコンや多結晶シリコンを用いる場合、３００℃以上の高温工程を要するため、ガラス基板に比べて耐熱性が低い樹脂基板上に形成することは困難である。
【０００５】
低温での作製が可能なＴＦＴとして、活性層に酸化物半導体を用いたＴＦＴが開発されている。例えば、Ｉｎ、Ｇａ、及びＺｎを含むアモルファス酸化物半導体（適宜、「ＩＧＺＯ」という。）はスパッタリングによって室温成膜が可能であり、樹脂基板上に形成することができるので、フレキシブルデイスプレイ用のＴＦＴの活性層を構成する材料として期待が高まっている。
【０００６】
酸化物半導体により活性層を形成すれば、樹脂基板上にＴＦＴを比較的低温で作製することが可能であるが、オン／オフ比が小さい、閾値電圧の変化（閾値シフト）が生じ易いなどのＴＦＴ特性に改善すべき点がある。
そこで、酸化物半導体により活性層を形成した後、熱処理を施すことによってＴＦＴ特性が改善されることが開示されている。例えば、活性層として比抵抗値が１Ωｃｍ未満となる条件で酸化インジウム膜を形成した後、該酸化インジウム膜を酸化雰囲気中で１５０℃以上４５０℃以下で熱処理することが提案されている（特許文献１参照）。
【０００７】
また、ボトムゲート型のＴＦＴにおいて、スパッタリング法によりＩｎ、Ｇａ、及びＺｎを含む酸化物からなる活性層を形成した後、窒素雰囲気中で、３５０℃、１時間の熱処理を行うことで、オフ電流が小さく、かつ、オン／オフ比が１０８を超えるほどデバイス特性が改善したことが報告されている（非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１３０８１４号公報
【非特許文献】
【０００９】
【非特許文献１】ＩＤＷ’０７  予稿集  ＡＭＤ９−１、１７７５頁−１７７８頁
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＩＧＺＯなどのアモルファス酸化物半導体からなる活性層を形成すれば、樹脂基板上に比較的低温でＴＦＴを作製することができるが、その後、ＴＦＴ特性を改善するために熱処理を行うとなると、樹脂基板の耐熱性は、高いものでも２００℃以下であるため、２００℃以下で熱処理を行う必要がある。しかし、熱処理温度を低くすると、ＴＦＴの駆動時の閾値シフト量が増大し、信頼性が低下してしまうといった問題がある。
【００１１】
本発明は、アモルファス酸化物半導体を主成分とする活性層を有し、２００℃以下の比較的低温の熱処理でもＴＦＴ特性が効果的に向上し、駆動時の閾値シフトが小さく、信頼性の高い薄膜トランジスタを製造することができる方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、以下の発明が提供される。
＜１＞  Ｉｎ、Ｇａ、及びＺｎを含むアモルファス酸化物半導体を主成分とする活性層を有するボトムゲート構造の薄膜トランジスタを製造する方法であって、
前記活性層として、酸素含有雰囲気下で、スパッタリング法によって比抵抗値が１．５Ωｃｍ以上１５００Ωｃｍ以下になるように前記アモルファス酸化物半導体を主成分とする膜を形成する工程と、
前記アモルファス酸化物半導体を主成分とする膜を形成した後、酸素含有雰囲気下で温度が１００℃以上２００℃以下の熱処理を行う工程と、
を含むボトムゲート構造の薄膜トランジスタの製造方法。
＜２＞  前記熱処理の温度が、１５０℃以下である＜１＞に記載のボトムゲート構造の薄膜トランジスタの製造方法。
＜３＞  前記スパッタリング法が、ＤＣスパッタリング法である＜１＞又は＜２＞に記載のボトムゲート構造の薄膜トランジスタの製造方法。
【発明の効果】
【００１３】
本発明によれば、アモルファス酸化物半導体を主成分とする活性層を有し、２００℃以下の比較的低温の熱処理でもＴＦＴ特性が効果的に向上し、駆動時の閾値シフトが小さく、信頼性の高い薄膜トランジスタを製造することができる方法が提供される。
【図面の簡単な説明】
【００１４】
【図１】活性層（ＩＧＺＯ層）の比抵抗値と閾値シフトの関係を示す図である。
【図２】熱処理前後の閾値電圧の変化の一例を示す図である。
【図３】本発明に係るボトムゲート構造の薄膜トランジスタを製造する工程の一例を示す図である。
【図４】熱処理前後の活性層（ＩＧＺＯ層）の比抵抗値と閾値電圧の変化を示す図である。
【図５】本発明に係るボトムゲート構造の薄膜トランジスタの他の例を示す概略構成図である。
【発明を実施するための形態】
【００１５】
以下、添付の図面を参照しながら、本発明に係るボトムゲート構造のＴＦＴの製造方法について具体的に説明する。
ボトムゲート構造のＴＦＴを製造する場合、活性層としてゲート絶縁膜上に酸素含有雰囲気中でスパッタリングによってアモルファス酸化物半導体膜を形成すると、スパッタ成膜時の酸素イオンが下地のゲート絶縁膜に当たってダメージを与え、このゲート絶縁膜のダメージが閾値シフトの悪化の原因の一つになると考えられる。そこで、本発明者は、成膜時の酸素濃度をコントロールすること、具体的には酸素濃度を低減することによって活性層のスパッタ成膜時におけるゲート絶縁膜に対するダメージを低減させることにより、また、活性層のスパッタ成膜後に熱処理によってゲート絶縁膜のダメージを回復させることにより、閾値シフトを改善することができると考えた。
【００１６】
例えば、スパッタリングによってアモルファス酸化物半導体膜を形成する際、酸素濃度を低く抑えることで比抵抗値が低くなり、閾値シフトが改善される。しかし、酸素濃度を低くすると閾値電圧（Ｖｏｎ）がマイナスとなり、ノーマリオンとなってしまう。
そこで、本発明者は、Ｉｎ、Ｇａ、Ｚｎを含む酸化物半導体からなり、比抵抗値の異なる活性層をスパッタリングによって形成し、比抵抗値と閾値シフトの関係を調べたところ、図１に示すように、比抵抗値によって閾値シフト量（ΔＶｔｈ）が異なることがわかった。
さらに、本発明者は、比抵抗値が特定の範囲内となるようにアモルファス酸化物半導体膜を形成した後、酸素含有雰囲気下で樹脂基板も耐え得る比較的低温で熱処理を施すことにより、図２に示すように、閾値電圧がプラスに回復し、ノーマリオフのＴＦＴとなることを見出した。
本発明はこれらの知見に基づいて完成したものである。
【００１７】
図３は、本発明に係るボトムゲート構造のＴＦＴの製造方法の工程の一例を概略的に示している。
【００１８】
＜ゲート電極の形成＞
まず、基板１０上にゲート電極１２を形成する（図３（Ａ））。
薄膜トランジスタ２０を形成するための基板（支持体）１０としては、少なくともＴＦＴ２０を形成する面が絶縁性を有し、寸法安定性、耐溶剤性、加工性などを有するものを用いる。本発明では、活性層１６となるアモルファス酸化物膜を形成した後、熱処理を行うが、アモルファス酸化物膜は低温で形成することができ、成膜後の熱処理も比較的低温（１００℃以上２００℃以下）で行うため、樹脂基板を好適に用いることができる。
【００１９】
樹脂基板としては、例えば、ポリエチレンテレフタレート、ポリブチレンテレフタレート、ポリエチレンナフタレート等のポリエステル、ポリスチレン、ポリカーボネート、ポリエ−テルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等の合成樹脂等の有機材料などが挙げられる。
【００２０】
これらの有機材料からなる樹脂基板を用いる場合、水分や酸素の透過を抑制するため、基板の片面又は両面に透湿防止層又はガスバリア層を設けることが好ましい。透湿防止層又はガスバリア層の材料としては、窒化珪素、酸化珪素、酸窒化珪素、酸化アルミニウムなどの無機物、これら無機物とアクリル系樹脂などの有機物との積層体を好適に用いることができる。透湿防止層又はガスバリア層は、例えば、高周波スパッタリング法などにより形成することができる。
また、更に必要に応じて、ハードコート層、アンダーコート層などを設けてもよい。
【００２１】
基板１０の形状、構造、大きさ等については特に制限はなく、最終的に製造するデバイスの用途、目的等に応じて適宜選択すればよい。一般的には、基板１０の形状としては、軽量化、薄型化、取り扱い性、ＴＦＴ２０の形成容易性等の観点から、板状であることが好ましい。基板１０の構造は、単層構造であってもよいし、積層構造であってもよい。また、基板は、単一部材で構成されていてもよいし、２つ以上の部材で構成されていてもよい。
【００２２】
なお、可撓性が要求されない場合は、樹脂基板以外の基板を用いてもよい。例えば、ガラス、ジルコニア安定化酸化イットリウム（ＹＳＺ）等の無機材料からなる基板を用いるこができる。また、例えば、有機ＥＬディスプレイを製造する場合、基板側から光を取り出す必要がなければ、例えば、ステンレス、Ｆｅ、Ａｌ、Ｎｉ、Ｃｏ、Ｃｕやこれらの合金等の金属基板やＳｉなどの半導体基板を用い、基板１０上に電気絶縁性を確保するための絶縁膜を設けてもよい。
【００２３】
ゲート電極１２は、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を用いて形成することができる。
【００２４】
例えば、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から使用する材料との適性を考慮して適宜選択した方法に従って基板１０上に成膜する。ゲート電極１２の厚みは、例えば１０ｎｍ以上１０００ｎｍ以下とする。
成膜後、フォトリソグラフィ法によって所定の形状にパターニングを行う。このとき、ゲート電極１２及びゲート配線（不図示）を同時にパターニングすることが好ましい。
また、形成すべきゲート電極１２のパターンに応じた開口部を有するメタルマスク（シャドウマスク）を介して成膜とともにパターニングを行ってもよい。
【００２５】
＜ゲート絶縁膜の形成＞
基板１０上にゲート電極１２を形成した後、ゲート電極１２を覆うゲート絶縁膜１４を形成する（図３（Ｂ））。
ゲート絶縁膜１４としては、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁体、又はそれらの化合物を２種以上含む絶縁膜としてもよい。また、ポリイミド、アクリル樹脂のような高分子絶縁体もゲート絶縁膜として用いることができる。
【００２６】
ゲート絶縁膜１４は、リーク電流の抑制及び電圧耐性の向上のための厚みを有する必要がある一方、ゲート絶縁膜１４の厚みが大き過ぎると駆動電圧の上昇を招いてしまう。ゲート絶縁膜１４の材質にもよるが、ゲート絶縁膜１４の膜厚は、例えば無機絶縁体であれば５０ｎｍ以上１０００ｎｍ以下とし、高分子絶縁体であれば０．５μｍ以上５μｍ以下とする。
【００２７】
ゲート絶縁膜１４は、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式などの中から使用する材料との適性を考慮して適宜選択した方法に従って成膜し、必要に応じてフォトリソグラフィ法によって所定の形状にパターニングを行う。
【００２８】
＜活性層の形成＞
次に、ゲート絶縁膜１４上にアモルファス酸化物半導体を主成分とする活性層１６を形成する（図３（Ｃ））。
【００２９】
−成膜工程−
まず、活性層１６として、酸素含有雰囲気下で、スパッタリング法によって比抵抗値が１．５Ωｃｍ以上１５００Ωｃｍ以下になるようにアモルファス酸化物半導体を主成分とする膜（適宜、「アモルファス酸化物半導体膜」という。）を形成する。ここで「主成分」とは、活性層１６を構成する成分のうち最も含有量（質量比）が多い成分であり、５０質量％以上であることが好ましく、９０質量％以上であることがより好ましく、不可避的な不純物を除き、アモルファス酸化物半導体からなる活性層１６を形成することが最も好ましい。
【００３０】
活性層１６を構成するアモルファス酸化物半導体としては、Ｉｎ、Ｇａ、及びＺｎのうち少なくとも１種を含むアモルファス酸化物半導体が好ましく、特にＩｎ、Ｇａ、及びＺｎを含むアモルファス酸化物半導体が好ましい。組成構造としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）のものが好ましく、これらは、キャリアが電子のｎ型半導体である。なお、ＺｎＯ・Ｒｈ２Ｏ３、ＣｕＧａＯ２、ＳｒＣｕ２Ｏ２のようなｐ型酸化物半導体を活性層に用いてもよいし、特開２００６−１６５５２９号公報に開示されている酸化物半導体を用いてもよい。
【００３１】
アモルファス酸化物半導体膜の比抵抗値は、スパッタ成膜時の成膜条件、例えば、酸素濃度、成膜室内の圧力、パワーなどによって制御することができる。アモルファス酸化物半導体膜の比抵抗値が１．５Ωｃｍ以上１５００Ωｃｍ以下になるような成膜条件でスパッタ成膜を行えばよい。ここで、アモルファス酸化物半導体膜の比抵抗値は、シート抵抗と膜厚から計算して求めた値である。すなわち、シート抵抗をρ（Ω／□）、膜厚をｄ（ｃｍ）とすると、比抵抗値Ａ（Ωｃｍ）は、Ａ＝ρ×ｄとして算出される。なお、シート抵抗の測定には、シート抵抗１０７Ω／□未満の領域ではロレスタ−ＧＰ（三菱化学社製）、シート抵抗１０７Ω／□以上の領域ではハイテスタ−ＵＰ（三菱化学社製）をそれぞれ用いて２０℃の環境下で行った。膜厚測定には触針式表面形状測定器ＤｅｋＴａｋ−６Ｍ（ＵＬＶＡＣ社製）を用いた。
【００３２】
例えば、アルゴンと酸素との混合雰囲気でスパッタ成膜を行う際、酸素濃度が低いほど膜中の酸素含有量が低くなり、比抵抗値も低くなる。スパッタ雰囲気中の酸素濃度は、温度、パワー等の他の条件にもよるが、アモルファス酸化物半導体膜の比抵抗値をより確実に１．５Ωｃｍ以上１５００Ωｃｍ以下にする観点から、０．３容量％以上５容量％以下が好ましく、４容量％以上４．５容量％以下がより好ましい。
【００３３】
また、活性層１６のパターニング方法は特に限定されず、形成すべきパターンに応じた開口部を有するシャドウマスクを介して、スパッタリングによる成膜とともにパターニングする方法、スパッタリングによる成膜後、フォトリソグラフィ法及びエッチング法によりパターンニングする方法、リフトオフ法によりパターニングする方法などが挙げられる。
なお、成膜後、フォトリソグラフィ法等によってパターニングする場合は、成膜後、以下の熱処理工程の前にパターニングを行ってもよいし、熱処理を行った後、パターニングを行ってもよい。
【００３４】
−熱処理工程−
活性層１６としてアモルファス酸化物半導体を主成分とする膜を形成した後、酸素含有雰囲気下で温度が１００℃以上２００℃以下の熱処理を行う。
【００３５】
図４は、活性層としてＩＧＺＯ膜を形成した後の比抵抗値と、成膜後、１８０℃で１時間の熱処理を行う前後の閾値電圧（Ｖｏｎ）の変化を示している。図４に示されるように、スパッタ成膜後のＩＧＺＯ膜の比抵抗値が１．５Ωｃｍ以上１５００Ωｃｍ以下であれば、熱処理によってＶｏｎはプラス側にシフトし、Ｖｏｎの回復効果が得られる。一方、スパッタ成膜後のＩＧＺＯ膜の比抵抗値が１．５Ωｃｍ未満である場合は、熱処理を施しても比抵抗はほとんど変化せず、有効なＶｏｎの回復効果が得られず、ノーマリオンのままとなる。また、スパッタ成膜後のＩＧＺＯ膜の比抵抗値が１５００Ωｃｍを超えている場合は、閾値シフトが大きく（図１参照）、しかも、熱処理によって閾値電圧（Ｖｏｎ）がマイナス側にシフトし、Ｖｏｎ回復効果が得られない。
なお、スパッタ成膜後のＩＧＺＯ膜の比抵抗値は、閾値シフトの抑制、Ｖｏｎの回復によるノーマリオフの実現などの観点から、好ましくは２．０Ωｃｍ以上１２００Ωｃｍ以下であり、特に好ましくは３．０Ωｃｍ以上５００Ωｃｍ以下である。
【００３６】
活性層１６としてアモルファス酸化物半導体膜を形成した後、酸素含有雰囲気下での熱処理温度は、熱処理前の比抵抗値、酸素濃度などの他の条件等にもよるが、熱処理によってＶｏｎを回復させること、閾値シフトを抑制すること、樹脂基板を用いた場合の耐熱性などの観点から、１２０℃以上２００℃以下が好ましく、特に樹脂基板を用いた場合は１２０℃以上１５０℃以下が好ましい。なお、熱処理時の温度は、基板１０の表面温度をアモルファス酸化物半導体膜の温度とみなして制御すればよい。
【００３７】
熱処理時間は、熱処理前の比抵抗値、酸素濃度、熱処理温度等の他の条件等にもよるが、熱処理によってＶｏｎを回復させること、閾値シフトを抑制すること、生産性などの観点から、１５分以上１２時間以下が好ましく、３０分以上２時間以下が特に好ましい。
熱処理雰囲気中の酸素濃度は、熱処理前の比抵抗値、温度、パワー等の他の条件にもよるが、３容量％以上９５容量％以下が好ましく、５容量％以上８０容量％以下がより好ましい。
【００３８】
−ソース・ドレイン電極−
アモルファス酸化物半導体を主成分とする活性層１６を形成した後、ソース・ドレイン電極１８Ａ，１８Ｂを形成する（図３（Ｄ））。
ソース・ドレイン電極１８Ａ，１８Ｂを構成する材料としては、電極としての導電性を有する材料、具体的には、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物、ポリアニリン、ポリチオフェン、ポリピロールなどの有機導電性化合物、またはこれらの混合物などの導電性材料によって形成することができる。
【００３９】
ソース・ドレイン電極１８Ａ，１８Ｂは、間に隙間を有し、活性層１６を介して導通可能となるように形成すればよい。ソース・ドレイン電極１８Ａ，１８Ｂの形成方法は特に限定されず、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式などの中から材料との適性を考慮して選択した方法に従って成膜すればよい。例えば、ＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレーティング法等に従って成膜することができる。またソース電極１８Ａ及びドレイン電極１８Ｂの材料として有機導電性化合物を選択する場合には湿式成膜法に従って行うことができる。
【００４０】
また、ソース・ドレイン電極１８Ａ，１８Ｂのパターニング方法としては、例えば、形成すべきパターンに応じた開口部を有するメタルマスク（シャドウマスク）を介して成膜とともにパターニングする方法、成膜後、フォトリソグラフィ法及びエッチング法によりパターンニングする方法、リフトオフ法によりパターニングする方法などが挙げられる。
【００４１】
ソース・ドレイン電極１８Ａ，１８Ｂの厚みは、材料、要求される導電性などによって異なるが、成膜性、導電性（低抵抗化）などを考慮すると、ソース・ドレイン電極１８Ａ，１８Ｂ及びそれに接続する配線となる導電膜の総厚は、例えば１０ｎｍ以上１０００ｎｍ以下とする。
【００４２】
以上のような工程を経て、閾値シフトが小さく、移動度が高く、ノーマリオフの実現も可能な信頼性の高いボトムゲート構造のＴＦＴ２０を製造することができる。
ＴＦＴを製造した後は、最終製品（表示装置、撮像装置など）に応じてさらに層間絶縁膜、画素電極等を形成すればよい。例えば、有機ＥＬディスプレイを製造する場合は、層間絶縁膜及び画素電極を順次形成した後、少なくとも発光層を含む有機エレクトロルミネッセンス層及びＩＴＯ、Ａｌ等により上部電極（共通電極）を順次形成した後、封止用の樹脂フィルムを貼り付ける。これにより、フレキシブルな有機ＥＬディスプレイを製造することができる。
【実施例】
【００４３】
以下、実施例及び比較例について説明する。
＜実施例１＞
ｎ＋−Ｓｉ基板の表面に形成した熱酸化ＳｉＯ２（厚さ１００ｎｍ）膜上に、芝浦エレクトロニクス社  マグネトロンスパッタ装置：ＣＦＳ−８ＥＰ−５５を用いて、ＤＣスパッタリングによってＩＧＺＯ膜を５０ｎｍの厚さで形成した。ＩＧＺＯ膜の成膜条件は以下の通りである。
ターゲット：Ｉｎ２Ｇａ２ＺｎＯ７（純度：４Ｎ、ターゲットサイズ：３インチΦ）
ＤＣパワー＝２００Ｗ
ガス流量Ａｒ／Ｏ２＝１００／４．２（ｓｃｃｍ）
成膜室内圧力：０．３７Ｐａ
【００４４】
次いで、ソース・ドレイン電極として、ＩＧＺＯ膜上にシャドウマスクを用いて熱抵抗加熱によりＡｌ（厚さ２００ｎｍ）を蒸着した。
ソース・ドレイン電極を形成した後、酸素含有雰囲気下（酸素濃度８％）で１８０℃の熱処理を１時間実施した。
【００４５】
成膜後のＩＧＺＯ膜のシート抵抗をロレスタ−ＧＰ（三菱化学社製）およびハイテスタ−ＵＰ（三菱化学社製）を用いて測定し、膜厚を触針式表面形状測定器ＤｅｋＴａｋ−６Ｍ（ＵＬＶＡＣ社製）を用いて測定した。これらの測定値から計算すると、比抵抗値は４．１Ωｃｍであった。
また、熱処理後のＴＦＴ特性をＶｄ＝１０Ｖで評価した結果、Ｖｏｎ＝−１Ｖ、移動度＝５．３ｃｍ２／Ｖｓであった。尚、酸素含有雰囲気下で１８０℃の熱処理を実施しなかったＴＦＴでは、Ｖｏｎ＝−４．８Ｖであった。
Ｖｇ＝２５Ｖ、Ｖｄ＝０．０１Ｖのストレス条件で１０００秒間のストレスを加えた。ストレス印加後の閾値シフト量は、１．５９Ｖであった。
【００４６】
＜比較例１＞
ＩＧＺＯ成膜条件を以下のように設定した以外は実施例１と同様にしてＴＦＴを作製した。
ＤＣパワー＝２００Ｗ
ガス流量Ａｒ／Ｏ２＝１００／６．０（ｓｃｃｍ）
成膜室内圧力：０．３７Ｐａ
【００４７】
成膜後のＩＧＺＯ膜の比抵抗値は４００００Ωｃｍであった。
熱処理後のＴＦＴ特性をＶｄ＝１０Ｖで評価した結果、Ｖｏｎ＝−０．８Ｖ、移動度＝５．２ｃｍ２／Ｖｓであった。尚、酸素含有雰囲気下で１８０℃の熱処理を実施しなかったＴＦＴでは、Ｖｏｎ＝−０．２Ｖであった。
Ｖｇ＝２５Ｖ、Ｖｄ＝０．０１Ｖのストレス条件で１０００秒間のストレスを加えた。ストレス印加後の閾値シフト量は、３．２０Ｖであった。
【００４８】
＜実施例２＞
ＩＧＺＯ成膜条件をＤＣパワー＝２００Ｗ、ガス流量Ａｒ／Ｏ２＝１００／４．５（ｓｃｃｍ）、成膜室内圧力＝０．３７Ｐａと設定した以外は実施例１と同様にＴＦＴを作製した。
成膜後のＩＧＺＯ膜の比抵抗値は４１０Ωｃｍであった。
熱処理後のＴＦＴ特性をＶｄ＝１０Ｖで評価した結果、Ｖｏｎ＝−０．８Ｖ、移動度＝５．６ｃｍ２／Ｖｓであった。尚、酸素含有雰囲気下で１８０℃の熱処理を実施しなかったＴＦＴでは、Ｖｏｎ＝−１．４Ｖであった。
Ｖｇ＝２５Ｖ、Ｖｄ＝０．０１Ｖのストレス条件で１０００秒間のストレスを加えた。ストレス印加後の閾値シフト量は、１．９７Ｖであった。
【００４９】
＜比較例２＞
ＩＧＺＯ成膜条件を、ＤＣパワー＝２００Ｗ、ガス流量Ａｒ／Ｏ２＝１００／３．５（ｓｃｃｍ）、成膜室内圧力＝０．３７Ｐａと設定した以外は実施例１と同様にＴＦＴを作製した。
成膜後のＩＧＺＯ膜の比抵抗値は０．５Ωｃｍであった。
熱処理後のＴＦＴ特性をＶｄ＝１０Ｖで評価した結果、Ｖｏｎ＝−６Ｖ、移動度＝１０．４ｃｍ２／Ｖｓであった。尚、酸素含有雰囲気下で１８０℃の熱処理を実施しなかったＴＦＴでは、Ｖｏｎ＝−６．２Ｖであった。
Ｖｇ＝２５Ｖ、Ｖｄ＝０．０１Ｖのストレス条件で１０００秒間のストレスを加えた。ストレス印加後の閾値シフト量は、１．９５Ｖであった。
【００５０】
＜比較例３＞
ＩＧＺＯ成膜条件を、ＤＣパワー＝２００Ｗ、ガス流量Ａｒ／Ｏ２＝１００／４．９（ｓｃｃｍ）、成膜室内圧力＝０．３７Ｐａとした以外は実施例１と同様にＴＦＴを作製した。
成膜後のＩＧＺＯ膜の比抵抗値は、１６０００Ωｃｍであった。
熱処理後のＴＦＴ特性をＶｄ＝１０Ｖで評価した結果、Ｖｏｎ＝−０．８Ｖ、移動度＝５．３ｃｍ２／Ｖｓであった。尚、１８０℃の熱処理を実施しなかったＴＦＴでは、Ｖｏｎ＝−０．４Ｖであった。
Ｖｇ＝２５Ｖ、Ｖｄ＝０．０１Ｖのストレス条件で１０００秒間のストレスを加えた。ストレス印加後の閾値シフト量は、２．９４Ｖであった。
【００５１】
＜比較例４＞
酸素含有雰囲気下（酸素濃度８％）での熱処理の温度を８０℃とした以外は、実施例１と同様にＴＦＴを作製した。
成膜後のＩＧＺＯ膜の比抵抗値は、４．３Ωｃｍであった。
熱処理後のＴＦＴ特性をＶｄ＝１０Ｖで評価した結果、Ｖｏｎ＝−４．０Ｖ、移動度＝７．８ｃｍ２／Ｖｓであった。尚、酸素含有雰囲気下で８０℃の熱処理を実施しなかったＴＦＴでは、Ｖｏｎ＝−４．２Ｖであった。
Ｖｇ＝２５Ｖ、Ｖｄ＝０．０１Ｖのストレス条件で１０００秒間のストレスを加えた。ストレス印加後の閾値シフト量は、３．０６Ｖであった。
【００５２】
＜実施例３＞
酸素含有雰囲気下（酸素濃度８％）での熱処理の温度を１２０℃とした以外は、実施例１と同様にＴＦＴを作製した。
成膜後のＩＧＺＯ膜の比抵抗値は、４．１Ωｃｍであった。
熱処理後のＴＦＴ特性をＶｄ＝１０Ｖで評価した結果、Ｖｏｎ＝−１．０Ｖ、移動度＝５．６ｃｍ２／Ｖｓであった。尚、１２０℃の熱処理を実施しなかったＴＦＴでは、Ｖｏｎ＝−４．８Ｖであった。
Ｖｇ＝２５Ｖ、Ｖｄ＝０．０１Ｖのストレス条件で１０００秒間のストレスを加えた。ストレス印加後の閾値シフト量は、１．９８Ｖであった。
【００５３】
＜実施例４＞
酸素含有雰囲気下（酸素濃度８％）での熱処理の温度を２００℃とした以外は、実施例１と同様にＴＦＴを作製した。
この時の成膜後のＩＧＺＯ膜の比抵抗値は、４．１Ωｃｍであった。
熱処理後のＴＦＴ特性をＶｄ＝１０Ｖで評価した結果、Ｖｏｎ＝−０．８Ｖ、移動度＝４．６ｃｍ２／Ｖｓであった。尚、２００℃の熱処理を実施しなかったＴＦＴでは、Ｖｏｎ＝−４．８Ｖであった。
Ｖｇ＝２５Ｖ、Ｖｄ＝０．０１Ｖのストレス条件で１０００秒間のストレスを加えた。ストレス印加後の閾値シフト量は、１．６７Ｖであった。
【００５４】
＜実施例５＞
ＩＧＺＯ成膜条件を、ＤＣパワー＝５０Ｗ、ガス流量Ａｒ／Ｏ２＝１００／２．５（ｓｃｃｍ）、成膜室内圧力＝０．３７Ｐａとした以外は実施例１と同様にＴＦＴを作製した。
成膜後のＩＧＺＯ膜の比抵抗値は、１２００Ωｃｍであった。
熱処理後のＴＦＴ特性をＶｄ＝１０Ｖで評価した結果、Ｖｏｎ＝−０．６Ｖ、移動度＝６．７ｃｍ２／Ｖｓであった。尚、１８０℃の熱処理を実施しなかったＴＦＴでは、Ｖｏｎ＝−０．８Ｖであった。
Ｖｇ＝２５Ｖ、Ｖｄ＝０．０１Ｖのストレス条件で１０００秒間のストレスを加えた。ストレス印加後の閾値シフト量は、２．２３Ｖであった。
【００５５】
＜比較例５＞
ＩＧＺＯ成膜条件をＤＣパワー＝２５０Ｗ、ガス流量Ａｒ／Ｏ２＝１００／５．０（ｓｃｃｍ）、成膜室内圧力＝０．３７Ｐａとした以外は実施例１と同様にＴＦＴを作製した。
成膜後のＩＧＺＯ膜の比抵抗値は、２３００Ωｃｍであった。
熱処理後のＴＦＴ特性をＶｄ＝１０Ｖで評価した結果、Ｖｏｎ＝−０．８Ｖ、移動度＝６．９ｃｍ２／Ｖｓであった。尚、１８０℃の熱処理を実施しなかったＴＦＴでは、Ｖｏｎ＝−０．６Ｖであった。
Ｖｇ＝２５Ｖ、Ｖｄ＝０．０１Ｖのストレス条件で１０００秒間のストレスを加えた。ストレス印加後の閾値シフト量は、２．６８Ｖであった。
【００５６】
＜結果＞
実施例及び比較例の結果を表１にまとめて示す。
【００５７】
【表１】
0005507133.tif 000002
【００５８】
実施例１、実施例２、及び実施例５において、成膜時にＩＧＺＯを低抵抗にすることにより、１８０℃アニール後の閾値電圧（Ｖｏｎ）及び移動度のＴＦＴ特性は比較例１とほぼ同じであるが、ストレス試験による閾値シフトは大きく改善している。
比較例２は、実施例２よりもさらに低抵抗となる条件で成膜を行った。ストレス試験による閾値シフトは比較例１より改善するが、アニール後もＶｏｎが戻らずノーマリオンのままである。
【００５９】
比較例３および比較例５では、ＩＧＺＯの比抵抗値が１５００Ωｃｍより大きく、アニール後のＶｏｎはアニール前のＶｏｎに対してマイナス側に動いた。成膜時の比抵抗値を比較例３のＩＧＺＯの比抵抗値より高くするとアニールによるＶｏｎ回復効果（プラスシフト）は無くなる。
【００６０】
比較例４は、熱処理の温度を８０℃としたが、アニールによるＶｏｎ回復効果も閾値シフト改善の効果は無いことを示している。
実施例３、実施例４においては、それぞれアニ−ル温度を１２０℃、２００℃にて実施した。この温度範囲においては、アニールによるＶｏｎ回復効果および閾値シフト改善の効果があることを示している。
【００６１】
本発明は上記実施形態及び実施例に限定されるものではない。本実施例においては、すべてＳｉ基板上に素子を作製したが、例えば、ガラス基板上にゲート電極、ゲート絶縁膜を順次形成して素子を作製しても良い。もちろん、ガラス基板ではなく、樹脂基板を用いた可撓性基板でも良い。特に本発明では、熱処理の温度が２００℃以下と低温にできる為に、基板に樹脂基板を用いることが好ましい。
また、例えば、図５に示すように、ゲート絶縁膜１４上にソース・ドレイン電極１８Ａ，１８Ｂを形成した後、ソース・ドレイン電極１８Ａ，１８Ｂ間に活性層１６を形成したボトムゲート構造のＴＦＴ２２としてもよい。
また、各ＴＦＴ２０，２２には他の層を設けることもできる。例えば活性層１６上に保護層を設けたり、活性層１６とソース・ドレイン電極１８Ａ，１８Ｂとの間などにオーミックコンタクトを実現する接触層などを設けてもよい。
また、製造する電子デバイスは目的に応じて選択すればよく、例えば、液晶ディスプレイ、Ｘ線検出器などの製造にも本発明を好適に適用することができる。
【符号の説明】
【００６２】
１０   基板
１２   ゲート電極
１４   ゲート絶縁膜
１６   活性層
１８Ａ ソース電極
１８Ｂ ドレイン電極
２０，２２  薄膜トランジスタ（ボトムゲート型）
【図３】
0005507133.tif 000003
【図５】
0005507133.tif 000004
【図１】
0005507133.tif 000005
【図２】
0005507133.tif 000006
【図４】
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