(57)【特許請求の範囲】
【請求項１】
基板上に形成された真性半導体の半導体層と、
前記半導体層の一部である光導波路と、
前記光導波路の一方の側における前記半導体層に形成され、第１導電型の不純物が導入された第１の不純物領域と、
前記光導波路の他方の側における前記半導体層に形成され、前記第１導電型と反対の第２導電型の不純物が導入された第２の不純物領域と、
前記第２の不純物領域の一部である下部電極と、少なくとも前記下部電極上に形成された絶縁膜と、前記絶縁膜上に形成された上部電極とを有するキャパシタと、
前記上部電極の下方領域の一部における前記半導体層に形成され、前記第１導電型の不純物が導入された第３の不純物領域と、
前記第１の不純物領域に接続された第１の電極と、
前記第３の不純物領域の前記他方の側における前記第２の不純物領域に接続された第２の電極と
を有することを特徴とする光半導体装置。
【請求項２】
基板上に形成された真性半導体の半導体層と、
前記半導体層の一部である光導波路と、
前記光導波路の一方の側における前記半導体層に形成され、第１導電型の不純物が導入された第１の不純物領域と、
前記光導波路の他方の側における前記半導体層に形成され、前記第１導電型と反対の第２導電型の不純物が導入された第２の不純物領域と、
前記第２の不純物領域の一部である下部電極と、少なくとも前記下部電極上に形成された絶縁膜と、前記絶縁膜上に形成された上部電極とを有するキャパシタと、
前記下部電極の前記他方の側における前記半導体層に形成され、前記第２の不純物領域より低い不純物濃度で前記第２導電型の不純物が導入された第３の不純物領域と、
前記第１の不純物領域に接続された第１の電極と、
前記第３の不純物領域の前記他方の側における前記第２の不純物領域に接続された第２の電極と
を有することを特徴とする光半導体装置。
【請求項３】
請求項１又は２記載の光半導体装置において、
前記キャパシタの前記上部電極及び前記第３の不純物領域は、前記光導波路と並行するように形成されている
ことを特徴とする光半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の光半導体装置において、
前記半導体層は、シリコン層又はゲルマニウム層である
ことを特徴とする光半導体装置。
【請求項５】
基板上に形成された真性半導体の半導体層をエッチングすることにより、前記半導体層の一部に光導波路を形成する工程と、
前記光導波路の一方の側における前記半導体層に、第１導電型の不純物を導入することにより、第１の不純物領域を形成する工程と、
前記光導波路の他方の側における前記半導体層のうちの、所定領域を除く領域に、前記第１導電型と反対の第２導電型の不純物を導入することにより、第２の不純物領域を形成する工程と、
前記所定領域における前記半導体層に前記第１導電型の不純物を導入することにより、第３の不純物領域を形成する工程と、
前記第２の不純物領域及び前記第３の不純物領域上に絶縁膜を介して上部電極を形成することにより、前記第２の不純物領域の一部である下部電極と、前記絶縁膜と、前記上部電極とを有するキャパシタを形成する工程と、
前記第１の不純物領域に接続された第１の電極を形成する工程と、
前記第３の不純物領域の前記他方の側における前記第２の不純物領域に接続された第２の電極を形成する工程と
を有することを特徴とする光半導体装置の製造方法。
【請求項６】
基板上に形成された真性半導体の半導体層をエッチングすることにより、前記半導体層の一部に光導波路を形成する工程と、
前記光導波路の一方の側における前記半導体層に、第１導電型の不純物を導入することにより、第１の不純物領域を形成する工程と、
前記光導波路の他方の側における前記半導体層のうちの、所定領域を除く領域に、前記第１導電型と反対の第２導電型の不純物を導入することにより、第２の不純物領域を形成する工程と、
前記所定領域における前記半導体層に第２導電型の不純物を導入することにより、前記第２の不純物領域より不純物濃度が低い第３の不純物領域を形成する工程と、
前記第３の不純物領域の前記一方の側の前記第２の不純物領域上に絶縁膜を介して上部電極を形成することにより、前記第２の不純物領域の一部である下部電極と、前記絶縁膜と、前記上部電極とを有するキャパシタを形成する工程と、
前記第１の不純物領域に接続された第１の電極を形成する工程と、
前記第３の不純物領域の前記他方の側における前記第２の不純物領域に接続された第２の電極を形成する工程と
を有することを特徴とする光半導体装置の製造方法。
【請求項７】
請求項５又は６記載の光半導体装置の製造方法において、
前記第３の不純物領域を形成する工程では、前記第３の不純物領域を前記光導波路と並行するように形成し、
前記キャパシタを形成する工程では、前記キャパシタの前記上部電極を前記光導波路と並行するように形成する
ことを特徴とする光半導体装置の製造方法。
【請求項８】
請求項５乃至７のいずれか１項に記載の光半導体装置の製造方法において、
前記半導体層は、シリコン層又はゲルマニウム層である
ことを特徴とする光半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、シリコン材料を用いた位相シフタが提案されている（非特許文献１〜３）。
【０００３】
提案されている技術においては、Ｉ型の光導波路の一方の側部にＰ型の半導体層が設けられ、Ｉ型の光導波路の他方の側部にＮ型の半導体層が設けられ、ＰＩＮ構造（ＰＩＮダイオード）が形成されている。
【０００４】
かかるＰＩＮ構造に順方向バイアスを印加すると、光導波路にキャリアが注入される。光導波路にキャリアが注入されると、光導波路においてキャリアプラズマ効果が生じ、光導波路における光の屈折率が変化する。光導波路における光の屈折率が変化すると、光導波路を進行する光の波長が変化するため、光導波路を進行する過程で光の位相を変化させることができる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】William M. J. Green et al., “Ultra-compact, low RF power, 10 Gb/s silicon Mach-Zehnder modulator”, Optics Express, Vol. 15, No. 25, pp. 17106-17113 (2007)
【非特許文献２】Tom Baehr-Jones et al., “Nonlinear polymer-clad silicon slot waveguide modulator with a half wave voltage of 0.25 V”, Applied Physics Letters, Vol. 92, 163303 (2008)
【非特許文献３】F. Gan et al., “Compact, Low-Power, High-Speed Silicon Electro-Optic Modulator”, Conference on Laser and Electro-optics 2007, CTuQ6 (2007)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、提案されている技術では、ＰＩＮダイオードの容量が比較的大きいため、ＣＲ時定数が大きく、必ずしも良好な高周波特性を得ることができない。
【０００７】
本発明の目的は、高周波特性の良好な光半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の一観点によれば、基板上に形成された真性半導体の半導体層と、前記半導体層の一部である光導波路と、前記光導波路の一方の側における前記半導体層に形成され、第１導電型の不純物が導入された第１の不純物領域と、前記光導波路の他方の側における前記半導体層に形成され、前記第１導電型と反対の第２導電型の不純物が導入された第２の不純物領域と、前記第２の不純物領域の一部である下部電極と、少なくとも前記下部電極上に形成された絶縁膜と、前記絶縁膜上に形成された上部電極とを有するキャパシタと、前記上部電極の下方領域の一部における前記半導体層に形成され、前記第１導電型の不純物が導入された第３の不純物領域とを有することを特徴とする光半導体装置が提供される。
【０００９】
実施形態の他の観点によれば、基板上に形成された真性半導体の半導体層と、前記半導体層の一部である光導波路と、前記光導波路の一方の側における前記半導体層に形成され、第１導電型の不純物が導入された第１の不純物領域と、前記光導波路の他方の側における前記半導体層に形成され、前記第１導電型と反対の第２導電型の不純物が導入された第２の不純物領域と、前記第２の不純物領域の一部である下部電極と、少なくとも前記下部電極上に形成された絶縁膜と、前記絶縁膜上に形成された上部電極とを有するキャパシタと、前記下部電極の前記他方の側における前記半導体層に形成され、前記第２の不純物領域より低い不純物濃度で前記第２導電型の不純物が導入された第３の不純物領域とを有することを特徴とする光半導体装置が提供される。
【００１０】
実施形態の更に他の観点によれば、基板上に形成された真性半導体の半導体層をエッチングすることにより、前記半導体層の一部に光導波路を形成する工程と、前記光導波路の一方の側における前記半導体層に、第１導電型の不純物を導入することにより、第１の不純物領域を形成する工程と、前記光導波路の他方の側における前記半導体層のうちの、所定領域を除く領域に、前記第１導電型と反対の第２導電型の不純物を導入することにより、第２の不純物領域を形成する工程と、前記所定領域における前記半導体層に前記第１導電型の不純物を導入することにより、第３の不純物領域を形成する工程と、前記第２の不純物領域及び前記第３の不純物領域上に絶縁膜を介して上部電極を形成することにより、前記第２の不純物領域の一部である下部電極と、前記絶縁膜と、前記上部電極とを有するキャパシタを形成する工程とを有することを特徴とする光半導体装置の製造方法が提供される。
【００１１】
実施形態の更に他の観点によれば、基板上に形成された真性半導体の半導体層をエッチングすることにより、前記半導体層の一部に光導波路を形成する工程と、前記光導波路の一方の側における前記半導体層に、第１導電型の不純物を導入することにより、第１の不純物領域を形成する工程と、前記光導波路の他方の側における前記半導体層のうちの、所定領域を除く領域に、前記第１導電型と反対の第２導電型の不純物を導入することにより、第２の不純物領域を形成する工程と、前記所定領域における前記半導体層に第２導電型の不純物を導入することにより、前記第２の不純物領域より不純物濃度が低い第３の不純物領域を形成する工程と、前記第３の不純物領域の前記一方の側の前記第２の不純物領域上に絶縁膜を介して上部電極を形成することにより、前記第２の不純物領域の一部である下部電極と、前記絶縁膜と、前記上部電極とを有するキャパシタを形成する工程とを有することを特徴とする光半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
開示の光半導体装置及びその製造方法によれば、真性半導体の光導波路の一方の側における半導体層に第１導電型の第１の不純物領域が形成され、光導波路の他方の側における半導体層に第２導電型の第２の不純物領域が形成されている。第２の不純物領域の一部である下部電極と、下部電極上に形成された絶縁膜と、絶縁膜上に形成された上部電極とによりキャパシタが形成されている。また、キャパシタの上部電極の下方領域における半導体層に第１導電型の第３の不純物領域が形成されており、キャパシタの上部電極に電圧を印加した際に、第３の不純物領域に反転層が形成され、第３の不純物領域が抵抗層となる。このため、配線の引き回しを行うことなく、キャパシタや抵抗をＰＩＮ構造に直接接続し得る。従って、高周波特性の良好な光半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態による光半導体装置を示す断面図である。
【図２】第１実施形態による光半導体装置を示す平面図である。
【図３】第１実施形態による光半導体装置を示す斜視図である。
【図４】第１実施形態による光半導体装置の製造方法を示す工程断面図（その１）である。
【図５】第１実施形態による光半導体装置の製造方法を示す工程断面図（その２）である。
【図６】第１実施形態による光半導体装置の製造方法を示す工程断面図（その３）である。
【図７】第１実施形態による光半導体装置の製造方法を示す工程断面図（その４）である。
【図８】第１実施形態による光半導体装置の製造方法を示す工程断面図（その５）である。
【図９】第１実施形態による光半導体装置の製造方法を示す工程断面図（その６）である。
【図１０】第２実施形態による光半導体装置を示す断面図である。
【図１１】第２実施形態による光半導体装置の製造方法を示す工程断面図である。
【図１２】第２実施形態の変形例による光半導体装置を示す断面図である。
【図１３】第３実施形態による光半導体装置を示す断面図である。
【図１４】第３実施形態による光半導体装置を示す平面図である。
【図１５】第３実施形態による光半導体装置を示す斜視図である。
【図１６】第３実施形態による光半導体装置の製造方法を示す工程断面図（その１）である。
【図１７】第３実施形態による光半導体装置の製造方法を示す工程断面図（その２）である。
【図１８】第３実施形態による光半導体装置の製造方法を示す工程断面図（その３）である。
【図１９】第３実施形態による光半導体装置の製造方法を示す工程断面図（その４）である。
【図２０】第３実施形態による光半導体装置の製造方法を示す工程断面図（その５）である。
【図２１】第３実施形態による光半導体装置の製造方法を示す工程断面図（その６）である。
【図２２】第４実施形態による光半導体装置を示す断面図である。
【図２３】第４実施形態による光半導体装置の製造方法を示す工程断面図である。
【図２４】第４実施形態の変形例による光半導体装置を示す断面図である。
【図２５】等価回路を示す図である。
【発明を実施するための形態】
【００１４】
図２５（ａ）は、ＰＩＮ構造を有する位相シフタの等価回路を示す図である。
【００１５】
ＰＩＮダイオードの容量が比較的大きいため、ＣＲ時定数が比較的大きく、必ずしも良好な高周波特性が得られない。
【００１６】
高周波特性を向上するためには、図２５（ｂ）に示すように、キャパシタや抵抗を付加することが考えられる（非特許文献３参照）。
【００１７】
しかしながら、単にキャパシタや抵抗を付加した場合には、キャパシタや抵抗を接続するための配線の引き回しにより寄生容量が大きくなってしまい、良好な高周波特性を得ることは困難である。
【００１８】
［第１実施形態］
第１実施形態による光半導体装置及びその製造方法を図１乃至図９を用いて説明する。
【００１９】
（光半導体装置）
まず、本実施形態による光半導体装置について図１乃至図３を用いて説明する。図１は、本実施形態による光半導体装置を示す断面図である。図２は、本実施形態による光半導体装置を示す平面図である。図３は、本実施形態による光半導体装置を示す斜視図である。
【００２０】
なお、本実施形態では、光半導体装置として光位相シフタを例に説明するが、位相シフタに限定されるものではなく、様々な光半導体装置に適用することが可能である。
【００２１】
半導体基板１０上には、絶縁膜１２を介して半導体層１４が形成されている。ここでは、例えば、シリコン基板１０上に埋め込み酸化膜１２を介してシリコン層１４が形成されたＳＯＩ基板が用いられている。絶縁膜１２の膜厚は、例えば２〜３μｍ程度とする。絶縁膜１２の膜厚が十分に厚く設定されているため、半導体基板１０と半導体層１４との間の静電容量は十分に小さく抑制される。
【００２２】
半導体層１４は、リブ型に加工されている。半導体層１４のうちの厚さが厚くなっている部分（リブ部）は、光導波路１８となっている。光導波路１８の高さ、即ち、図１における光導波路１８の紙面上下方向の寸法は、例えば２５０ｎｍ程度とする。光導波路１８の幅、即ち、図１における光導波路１８の紙面左右方向の寸法は、例えば５００ｎｍ程度とする。半導体層１４のうちの厚さが薄くなっている部分の厚さは、例えば５０ｎｍ程度とする。光導波路１８は、図１における紙面垂直方向に延在している。光導波路１８内に導入される光信号は、図１における紙面垂直方向に進行する。光導波路１８の長さ、即ち、図１の紙面垂直方向における光導波路１８の寸法は、例えば１ｍｍ程度とする。光導波路１８にはドーパント不純物が導入されていない。光導波路１８は、真性半導体、即ち、Ｉ（Intrinsic）型の半導体により形成されている。
【００２３】
光導波路１８の一方の側、即ち、図１の紙面左側における半導体層１４には、Ｐ型の不純物領域（Ｐ＋不純物領域）２０が形成されている。不純物領域２０は、光導波路１８と並行するように形成されている。
【００２４】
光導波路１８の他方の側、即ち、図１の紙面右側における半導体層１４には、Ｎ型の不純物領域（Ｎ＋不純物領域）２２、２４が形成されている。不純物領域２２，２４は、Ｐ型の不純物領域２６が形成される所定領域を除く領域に形成されている。不純物領域２２と不純物領域２４とは、所定間隔を隔てて形成されている。不純物領域２２と不純物領域２４との間隔は、例えば２００ｎｍ程度とする。
【００２５】
Ｐ型の不純物領域２０とＮ型の不純物領域２２、２４との間の領域の半導体層１４は、真性半導体の領域１４ａとなっている。
【００２６】
Ｐ型の不純物領域２０と、Ｉ型の光導波路１８と、Ｎ型の不純物領域２２，２４とにより、ＰＩＮ構造（ＰＩＮダイオード）１６が形成されている。
【００２７】
Ｎ型の不純物領域２２とＮ型の不純物領域２４との間には、Ｐ型の不純物領域２６が形成されている。不純物領域２６は、キャパシタ３２の上部電極３０に所定電圧を印加した際に反転層が形成されて、抵抗層として機能するものである。不純物領域２６の紙面左右方向における寸法は、例えば２００ｎｍ程度とする。不純物領域２６は、光導波路１８と並行するように形成されている。
【００２８】
キャパシタ３２の上部電極３０に所定電圧を印加した際における抵抗層２６の抵抗値は、例えば１００〜５００Ω程度とする。
【００２９】
ＰＩＮ構造１６に流れる電流は、光導波路長１μｍ当たり１０μＡ程度であるため、反転層を形成することにより得られる電気抵抗であっても特段の問題はない。
【００３０】
反転層を流れる電流は電圧に対して飽和特性を有するため、反転層のチャネル長を適宜設定することにより、抵抗層の微分抵抗をＰＩＮダイオード１６の微分抵抗の１０〜１００倍程度に設定することが可能である。
【００３１】
なお、抵抗層２６の抵抗値は、１００〜５００Ωに限定されるものではない。所望の高周波特性が得られるように抵抗層２６の抵抗値を適宜設定しうる。抵抗層２６の抵抗値は、不純物領域２６に導入するＰ型のドーパント不純物の濃度や、キャパシタ３２の上部電極３０に印加する電圧値等を適宜設定することにより調整し得る。
【００３２】
不純物領域２２，２４上及び不純物領域２６上には、絶縁膜（誘電体膜）２８を介して、上部電極３０が形成されている。絶縁膜２８は、例えばシリコン酸化膜により形成されている。絶縁膜２８の膜厚は、例えば３〜１０ｎｍ程度とする。ここでは、絶縁膜２８の膜厚を、例えば３ｎｍ程度とする。上部電極３０は、例えば、Ｎ型のドーパント不純物が導入されたポリシリコン膜により形成されている。上部電極３０は、光導波路１８と並行するように形成されている。図１の紙面左右方向における上部電極３０の寸法は、例えば８００ｎｍ程度とする。上部電極３０と不純物領域２２とが重なり合っている領域の紙面左右方向の寸法は、例えば５００ｎｍ程度とする。
【００３３】
不純物領域２２の一部である下部電極と、絶縁膜２８と、上部電極３０とにより、キャパシタ（ＭＯＳキャパシタ）３２が形成されている。キャパシタ３２の静電容量は、ＰＩＮダイオード１６の容量の１０分の１〜１００分の１程度とすることが好ましい。ここでは、キャパシタ３２の静電容量を、例えば０．１〜０．５ｐＦ程度とする。
【００３４】
なお、キャパシタ３２の静電容量は０．１〜０．５ｐＦに限定されるものではない。所望の高周波特性が得られるようにキャパシタ３２の静電容量を適宜設定すればよい。キャパシタ３２の静電容量は、不純物領域２２と上部電極３０との対向面積や、キャパシタ誘電体膜２８の膜厚、材料等を適宜設定することにより調整し得る。
【００３５】
また、ここでは、不純物領域２４の一部と上部電極３０とが重なり合っている場合を例に説明したが、不純物領域２４の一部と上部電極３０とが重なり合っていなくてもよい。
【００３６】
キャパシタ３２は、ＰＩＮ構造１６のＣＲ時定数を低減するためのものである。ＰＩＮ構造１６のＣＲ時定数を低減するためには、カソードとなる不純物領域２２にキャパシタ３２を直接接続することが好ましい。このため、本実施形態では、不純物領域２２の一部がキャパシタ３２の下部電極を兼ねるようにしており、不純物領域２２の一部とキャパシタ３２の上部電極３０の一部とが重なり合っている。
【００３７】
不純物領域２６の導電型は、不純物領域２２，２４の導電型と反対であるため、キャパシタ３２の上部電極３０にバイアスを印加していない状態においては、不純物領域２６は極めて高抵抗な状態となる。本実施形態では、キャパシタ３２の上部電極３０に所定のバイアス電圧を印加することにより、不純物領域２６に反転層を形成し、不純物領域２６の抵抗値を所望の抵抗値に設定する。キャパシタ３２の上部電極３０に所定のバイアス電圧を印加した際に、不純物領域２６に反転層が形成されるよう、不純物領域２６は上部電極３０の下方領域に位置させることが好ましい。
【００３８】
微細化を図るためには、図１の紙面左右方向における上部電極３０の寸法を比較的小さく設定することが好ましい。微細化を図りつつ、キャパシタ３２の静電容量を十分に確保すべく、不純物領域２６の中心線の位置は、キャパシタ３２の上部電極３０の中心線の位置に対して、図１における紙面右側に位置している。
【００３９】
キャパシタ３２が形成された半導体層１４上には、例えばシリコン酸化膜の層間絶縁膜３４が形成されている。層間絶縁膜３４の膜厚は、例えば１μｍ程度とする。
【００４０】
層間絶縁膜３４には、上部電極３０に達する開口部３６ａと、不純物領域２０に達する開口部３６ｂと、不純物領域２４に達する開口部３６ｃとが形成されている。
【００４１】
コンタクトホール３６ａ〜３６ｃの底面には、例えばニッケルシリサイドのシリサイド膜３８が形成されている。
【００４２】
シリサイド膜３８が形成された開口部３６ａ〜３６ｃ内及び層間絶縁膜３４上には、例えば、Ｔｉ膜とＴｉＮ膜との積層膜により形成された密着層４０が形成されている。
【００４３】
密着層４０が形成された開口部３６ａ〜３６ｃ内及び層間絶縁膜３４上には、例えばアルミニウムの配線層（電極）４２ａ〜４２ｃが形成されている。配線層４２ａは、キャパシタ３２の上部電極３０に接続されている。配線層４２ｂは、不純物領域２０に接続されている。配線層４２ｃは、不純物領域２４に接続されている。
【００４４】
こうして、本実施形態による光半導体装置が形成されている。
【００４５】
次に、本実施形態による光半導体装置の動作について説明する。
【００４６】
ここでは、配線層４２ａを接地線とし、配線層４２ｂを信号線とし、配線層４２ｃを直流バイアス線とする場合を例に説明する。
【００４７】
接地線４２ａと直流バイアス線４２ｃとの間には、直流のバイアス電圧Ｖｂｉａｓが印加される。
【００４８】
接地線４２ａと信号線４２ｂとの間には、入力信号電圧Ｖｉｎが印加される。
【００４９】
まず、接地線４２ａと直流バイアス線４２ｃとの間に印加するバイアス電圧Ｖｂｉａｓについて説明する。
【００５０】
バイアス電圧Ｖｂｉａｓは、キャパシタ３２の上部電極３０の下方領域に位置する不純物領域２６において反転層が形成され、不純物領域２６が所望の抵抗値を有する抵抗層となるように設定される。バイアス電圧Ｖｂｉａｓは、例えば０．９Ｖ程度とする。接地線４２ａの電位を０Ｖとする場合には、バイアス線４２ｃの電位を−０．９Ｖとする。このようなバイアス電圧Ｖｂｉａｓを印加すると、キャパシタ３２の上部電極３０の下方領域に位置する不純物領域２６において反転層が形成され、不純物領域２６は所望の抵抗値を有する抵抗層として機能し得る。
【００５１】
本実施形態において、ＰＩＮ構造１６にキャパシタ３２のみならず抵抗層２６をも接続するのは、回路のバランスを確保するためである。即ち、ＰＩＮダイオード１６のカソードに対して、単にキャパシタ３２を直列に接続した場合には、回路のバランスが崩れてしまい、所望の電気的特性が得られない。回路のバランスを確保するためには、キャパシタ３２のみならず電気抵抗をも接続することが好ましい。このような理由により、本実施形態では、キャパシタ３２のみならず抵抗層２６をも形成している。
【００５２】
なお、バイアス電圧Ｖｂｉａｓは、０．９Ｖに限定されるものではない。バイアス電圧Ｖｂｉａｓを印加した際に、不純物領域２６において所望の抵抗値が得られるように、バイアス電圧Ｖｂｉａｓを適宜設定すればよい。
【００５３】
次に、接地線４２ａと信号線４２ｂとの間に印加する入力信号電圧Ｖｉｎについて説明する。
【００５４】
入力信号電圧Ｖｉｎとしては、例えば高周波（ＲＦ、Radio Frequency）のロジック信号が用いられる。
【００５５】
入力信号のデータが１のとき、即ち、入力信号が“Ｈ（High）”レベルの際における入力信号電圧Ｖｉｎは、例えば０．５Ｖ程度とする。バイアス電圧Ｖｂｉａｓが例えば０．９Ｖであり、入力信号電圧Ｖｉｎが例えば０．５Ｖである場合、不純物領域２４の電位は不純物領域２０の電位に対して例えば１．４Ｖ高い電位となる。抵抗層２６において生ずる電圧降下が例えば０．４Ｖ程度である場合、ＰＩＮ構造１６には例えば１Ｖ程度の順方向バイアスが印加される。ＰＩＮ構造１６に十分な大きさの順方向バイアスが印加されるため、光導波路１８にキャリア（電子、正孔）が注入される。光導波路１８内にキャリアが注入されると、キャリアプラズマ効果により、光導波路１８において光の屈折率が減少し、光導波路１８を進行する光信号の位相がシフトする。従って、入力信号が“Ｈ”レベルの際には、光導波路１８を進行する光信号の位相が変化する。
【００５６】
入力信号のデータが０のとき、即ち、入力信号が“Ｌ（Low）”レベルの際における入力信号電圧Ｖｉｎは、例えば−０．５Ｖ程度とする。バイアス電圧Ｖｂｉａｓが例えば０．９Ｖであり、入力信号電圧Ｖｉｎが例えば−０．５Ｖである場合、不純物領域２４の電位は不純物領域２０の電位に対して例えば０．４Ｖ高い電位となる。抵抗層２６において生ずる電圧降下が例えば０．２Ｖ程度である場合、ＰＩＮ構造１６には例えば０．２Ｖ程度の順方向バイアスが印加される。ＰＩＮ構造１６に印加される順方向バイアスが小さいため、この場合には、光導波路１８に十分なキャリアが注入されず、キャリアプラズマ効果が抑圧される。従って、入力信号が“Ｌ”レベルの際には、光導波路１８の屈折率は増大し、光導波路１８を進行する光信号の位相は逆方向にシフトする。
【００５７】
なお、入力信号電圧Ｖｉｎは±０．５Ｖに限定されるものではない。所望の位相シフト量が得られるように、入力信号電圧Ｖｉｎを適宜設定すればよい。
【００５８】
本実施形態による光半導体装置では、ＰＩＮ構造１６のカソードを形成する不純物領域２２の一部と、絶縁膜２８と、上部電極３０とにより、キャパシタ３２が形成されている。また、本実施形態による光半導体装置では、キャパシタ３２の上部電極３０の下方領域に形成された不純物領域２６により抵抗層が形成される。従って、本実施形態では、配線の引き回しを行うことなくキャパシタ３２や抵抗層２６をＰＩＮ構造１６に接続し得る。従って、本実施形態によれば、高周波特性の良好な光半導体装置を提供することができる。
【００５９】
（光半導体装置の製造方法）
次に、本実施形態による光半導体装置の製造方法について図４乃至図９を用いて説明する。図４乃至図９は、本実施形態による光半導体装置の製造方法を示す工程断面図である。
【００６０】
まず、半導体基板１０上に絶縁膜（埋込酸化膜）１２を介して半導体層１４が形成されたＳＯＩ（Silicon On Insulator）１５を用意する（図４（ａ）参照）。半導体基板１０としては、例えばシリコン基板が用いられている。絶縁膜１２としては、例えば膜厚２〜３μｍ程度のシリコン酸化膜が形成されている。半導体層１４としては、Ｉ（Intrinsic）型、即ち、真性半導体のシリコン層１４が形成されている。シリコン層１４の厚さは、例えば膜厚２５０ｎｍ程度とする。
【００６１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜４４を形成する。
【００６２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜４４を光導波路１８の平面形状にパターニングする。
【００６３】
次に、フォトレジスト膜４４をマスクとし、半導体層１４を異方性エッチングする。この際、フォトレジスト膜４４により覆われていない部分の半導体層１４の厚さが例えば５０ｎｍ程度となるまで、半導体層１４をエッチングする。
【００６４】
こうして、リブ型の光導波路１８が形成される（図４（ｂ）参照）。光導波路１８の幅、即ち、図４（ｂ）における光導波路１８の紙面左右方向の寸法は、例えば５００ｎｍ程度とする。光導波路１８の高さ、即ち、図４（ｂ）における光導波路１８の紙面上下方向の寸法は、例えば２５０ｎｍ程度とする。光導波路１８は、図４（ｂ）における紙面垂直方向に延在するように形成される。光導波路１８を除く部分の半導体層１４の厚さは、例えば５０ｎｍ程度とする。
【００６５】
この後、例えばアッシングにより、フォトレジスト膜４４を除去する。
【００６６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜４６を形成する。
【００６７】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜４６をパターニングする。これにより、Ｐ型の不純物領域２０を形成するための開口部４８がフォトレジスト膜４６に形成される。
【００６８】
次に、例えばイオン注入法により、フォトレジスト膜４６をマスクとして、Ｐ型のドーパント不純物を半導体層１４に導入することにより、Ｐ型の不純物領域（Ｐ＋型不純物領域）２０を形成する。（図５（ａ）参照）。イオン注入条件は、以下の通りとする。Ｐ型のドーパント不純物としては、例えばボロンを用いる。不純物濃度は、例えば１×１０１９ｃｍ−３程度とする。不純物領域２０は、光導波路１８と並行するように形成される。
【００６９】
この後、例えばアッシングにより、フォトレジスト膜４６を除去する。
【００７０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜５０を形成する。
【００７１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５０をパターニングする。これにより、不純物領域２２，２４を形成するための開口部５２ａ、５２ｂがフォトレジスト膜５０に形成される。
【００７２】
次に、例えばイオン注入法により、フォトレジスト膜５０をマスクとして、Ｎ型のドーパント不純物を半導体層１４に導入することにより、Ｎ型の不純物領域（Ｎ＋型不純物領域）２２，２４を形成する（図５（ｂ）参照）。イオン注入条件は、以下の通りとする。Ｎ型のドーパント不純物としては、例えばリンを用いる。不純物濃度は、例えば１×１０１９ｃｍ−３程度とする。不純物領域２２は、光導波路１８の他方の側における半導体層１４内に、光導波路１８と並行するように形成される。不純物領域２４は、不純物領域２２から所定の間隔を隔てて、光導波路１８と並行するように形成される。不純物領域２２と不純物領域２４との間の寸法は、例えば２００ｎｍ程度とする。
【００７３】
この後、例えばアッシングにより、フォトレジスト膜５０を除去する。
【００７４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜５４を形成する。
【００７５】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５４をパターニングする。これにより、不純物領域２６を形成するための開口部５６がフォトレジスト膜５４に形成される。
【００７６】
次に、例えばイオン注入法により、フォトレジスト膜５４をマスクとして、Ｐ型のドーパント不純物を半導体層１４に導入することにより、Ｐ型の不純物領域（抵抗層）２６を形成する（図６（ａ）参照）。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えばボロンを用いる。不純物濃度は、例えば５×１０１７ｃｍ−３程度とする。不純物領域２６は、不純物領域２２と不純物領域２４との間に、光導波路１８と並行するように形成される。図６（ａ）の紙面左右方向における不純物領域２６の寸法は、例えば２００ｎｍ程度とする。
【００７７】
この後、例えばアッシングにより、フォトレジスト膜５４を除去する。
【００７８】
次に、図６（ｂ）に示すように、例えば熱酸化法により、シリコン酸化膜の絶縁膜２８を形成する。成膜温度は、例えば９００℃程度とする。絶縁膜２８の膜厚は、例えば３〜１０ｎｍ程度とする。ここでは、絶縁膜２８の膜厚を、例えば３ｎｍ程度とする。
【００７９】
次に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、Ｎ型のドーパント不純物が導入されたポリシリコン膜を形成する（図７（ａ）参照）。ドーパント不純物としては、例えばリンを用いる。ポリシリコン膜の膜厚は、例えば１５０ｎｍ程度とする。ポリシリコン膜における不純物濃度は、例えば１×１０２０ｃｍ−３程度とする。
【００８０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜５７を形成する。
【００８１】
次に、フォトリソグラフィ技術を用い、キャパシタ３２の上部電極３０の平面形状にフォトレジスト膜５７をパターニングする。
【００８２】
次に、フォトレジスト膜５７をマスクとして、ポリシリコン膜３０を異方性エッチングする（図７（ｂ）参照）。これにより、ポリシリコンの上部電極３０が形成される。上部電極３０は、光導波路１８と並行するように形成される。
【００８３】
この後、例えばアッシングにより、フォトレジスト膜５７を除去する。
【００８４】
こうして、不純物領域２２の一部である下部電極と、絶縁膜２８と、上部電極３０とを有するキャパシタ３３が形成される。キャパシタ３２の上部電極３０と不純物領域２２とが重なっている領域の、図７の紙面左右方向における寸法は、例えば５００ｎｍ程度とする。
【００８５】
次に、図８（ａ）に示すように、全面に、例えばＣＶＤ法により、膜厚１μｍ程度のシリコン酸化膜の層間絶縁膜３４を形成する。
【００８６】
次に、フォトリソグラフィ技術を用い、キャパシタ３２の上部電極３０に達する開口部３６ａと、Ｎ型の不純物領域２０に達する開口部３６ｂと、Ｎ型の不純物領域２４に達する開口部３６ｃとを、フォトレジスト膜３４に形成する（図８（ｂ）参照）。開口部３６ａ、３６ｂ、３６ｃは、それぞれ光導波路１８と並行するように形成される。
【００８７】
次に、全面に、例えばスパッタリング法により、ニッケル膜（図示せず）を形成する。
【００８８】
次に、熱処理を行うことにより、ニッケル膜と半導体層１４とを反応させる。これにより、ニッケル膜中のニッケルと半導体層１４中のシリコンとが反応し、ニッケルシリサイドのシリサイド膜３８が形成される。
【００８９】
次に、例えばウエットエッチングにより、未反応のニッケル膜を除去する。こうして、開口部３６ａ〜３６ｃの底面に、シリサイド膜３８がそれぞれ形成される（図９（ａ）参照）。
【００９０】
次に、全面に、例えばスパッタリング法により、膜厚２ｎｍのＴｉ膜を形成する。
【００９１】
次に、全面に、例えばスパッタリング法により、膜厚２ｎｍのＴｉＮ膜を形成する。こうして、Ｔｉ膜とＴｉＮ膜との積層膜により形成された密着層４０が、開口部３６ａ〜３６ｃ内及び層間絶縁膜３４上に形成される。
【００９２】
次に、全面に、例えばスパッタリング法により、膜厚２００ｎｍのアルミニウム膜を形成する。
【００９３】
次に、フォトリソグラフィ技術を用い、アルミニウム膜及び密着層４０をパターニングする。こうして、例えばアルミニウムの配線層（電極）４２ａ〜４２ｃが、開口部３６ａ〜３６ｃ内及び層間絶縁膜３４上に形成される（図９（ｂ）参照）。
【００９４】
こうして、本実施形態による光半導体装置が形成される。
【００９５】
［第２実施形態］
第２実施形態による光半導体装置及びその製造方法について図１０及び図１１を用いて説明する。図１乃至図９に示す第１実施形態による光半導体装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００９６】
（光半導体装置）
まず、本実施形態による光半導体装置について図１０を用いて説明する。図１０は、本実施形態による光半導体装置を示す断面図である。
【００９７】
本実施形態による光半導体装置は、抵抗層２６ａがＮ型の不純物領域により形成されていることに主な特徴がある。
【００９８】
図１０に示すように、Ｎ型の不純物領域（Ｎ＋不純物領域）２２とＮ型の不純物領域（Ｎ＋不純物領域）２４との間には、Ｎ型のドーパント不純物が低濃度に導入された不純物領域（Ｎ−不純物領域）２６ａが形成されている。不純物領域２６ａにおけるＮ型のドーパント不純物の濃度は、不純物領域２２，２４におけるＮ型のドーパント不純物の濃度より低く設定されている。従って、不純物領域２６ａにおけるキャリア濃度は、不純物領域２２，２４におけるキャリア濃度より低くなっている。
【００９９】
不純物領域２６ａにおける抵抗値は、例えば１００〜５００Ω程度とする。
【０１００】
不純物領域２２，２４に導入するＮ型のドーパント不純物としては、例えばリンを用いる。不純物領域２２，２４におけるＮ型のドーパント不純物の濃度は、例えば１×１０１９ｃｍ−３程度とする。
【０１０１】
不純物領域２６ａに導入するＮ型のドーパント不純物としては、例えばリンを用いる。不純物領域２６ａにおけるＮ型のドーパント不純物の濃度は、例えば１×１０１７ｃｍ−３程度とする。
【０１０２】
なお、不純物領域２６ａにおけるドーパント不純物の濃度は、上記に限定されるものではない。不純物領域２６ａにおいて所望の電気抵抗が得られるように、適宜設定することができる。
【０１０３】
また、不純物領域２６ａの抵抗値は、１００〜５００Ωに限定されるものではない。所望の高周波特性が得られるように、不純物領域２６ａの抵抗値を適宜設定すればよい。
【０１０４】
抵抗層２６ａとしてＮ型の不純物領域を用いる場合には、抵抗層２６ａに反転層を形成するためのバイアス電圧をキャパシタ３２の上部電極３０に印加する必要がない。このため、配線層４２ａと配線層４２ｃとを電気的に短絡してもよい。この場合、接地線４２ａと信号線４２ｂとの間に入力信号電圧Ｖｉｎが印加される。
【０１０５】
このように、抵抗層２６ａがＮ型の不純物領域により形成されていてもよい。
【０１０６】
（光半導体装置の製造方法）
次に、本実施形態による光半導体装置の製造方法について図１１を用いて説明する。図１１は、本実施形態による光半導体装置の製造方法を示す工程断面図である。
【０１０７】
まず、ＳＯＩ基板１６を用意する工程からＮ型の不純物領域２２，２４を形成する工程までは、図４（ａ）乃至図５（ｂ）に示す第１実施形態による光半導体装置の製造方法と同様であるので、説明を省略する。
【０１０８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜５４を形成する。
【０１０９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５４をパターニングする。これにより、不純物領域２６ａを形成するための開口部５６がフォトレジスト膜５４に形成される。
【０１１０】
次に、例えばイオン注入法により、フォトレジスト膜５４をマスクとして、Ｎ型のドーパント不純物を半導体層１４に導入することにより、Ｎ型の不純物領域（Ｎ−不純物領域、抵抗層）２６ａを形成する（図１１（ａ）参照）。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えばリンを用いる。Ｎ型の不純物領域２６ａに導入するＮ型のドーパント不純物の濃度は、例えば１×１０１７ｃｍ−３とし、Ｎ型の不純物領域２２，２４に導入するＮ型のドーパント不純物の濃度より低く設定される。Ｎ型の不純物領域２６ａのキャリア濃度は、Ｎ型の不純物領域２２，２４のキャリア濃度より低く設定される。不純物領域２６ａは、不純物領域２２と不純物領域２４との間に、光導波路１８と並行するように形成される。図１１（ａ）の紙面左右方向における不純物領域２６ａの寸法は、例えば２００ｎｍ程度とする。
【０１１１】
この後、例えばアッシングにより、フォトレジスト膜５４を除去する。
【０１１２】
この後の光半導体装置の製造方法は、図６（ｂ）乃至図９（ｂ）に示す第１実施形態による光半導体装置の製造方法を同様であるため、説明を省略する。
【０１１３】
こうして本実施形態による光半導体装置が製造される（図１１（ｂ）参照）。
【０１１４】
（変形例）
次に、本実施形態による光半導体装置の変形例について図１２を用いて説明する。図１２は、本変形例による光半導体装置を示す断面図である。
【０１１５】
本変形例による光半導体装置は、抵抗層２６ａが、キャパシタ３２の上部電極３０の下方領域の外側に位置していることに主な特徴がある。
【０１１６】
図１１に示すように、抵抗層２６ａは、キャパシタ３２の上部電極３０の下方領域の外側に位置している。
【０１１７】
キャパシタ３２と不純物領域２２との間に抵抗層２６ａを配した場合には、良好な高周波特性が得られない。従って、キャパシタ３２の上部電極３０の下方領域の外側に不純物領域２６ａを位置させる場合には、キャパシタ３２と不純物領域２２との間ではなく、キャパシタと不純物領域２４との間に位置させることが好ましい。従って、本実施形態では、キャパシタ３２の上部電極３０に対して、図１１の紙面右側、即ち、不純物領域２４側に、抵抗層２６ａが形成されている。
【０１１８】
このように、キャパシタ３２の上部電極３０の下方領域の外側に不純物領域２６ａを配してもよい。
【０１１９】
［第３実施形態］
第３実施形態による光半導体装置及びその製造方法について図１３乃至図２１を用いて説明する。図１乃至図１２に示す第１又は第２実施形態による光半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１２０】
（光半導体装置）
まず、本実施形態による光半導体装置について図１３乃至図１５を用いて説明する。図１３は、本実施形態による光半導体装置を示す断面図である。図１４は、本実施形態による光半導体装置を示す平面図である。図１５は、本実施形態による光半導体装置を示す斜視図である。
【０１２１】
本実施形態による光半導体装置は、光導波路１８ａが形成される領域の両側の半導体層１４に複数の開口部５８を配列することにより、光導波路１８ａが形成されていることに主な特徴がある。
【０１２２】
本実施形態では、半導体層１４がリブ型に成形されていない。半導体層１４の厚さは、均一になっている。本実施形態では、図１４に示すように、光導波路１８ａが形成される領域の両側の半導体層１４に、複数の開口部５８がそれぞれ形成されている。これら複数の開口部５８により光導波路１８ａが確定されている。
【０１２３】
図１４の紙面左右方向における開口部５８の寸法は、例えば１μｍ程度とする。図１４の紙面上下方向における開口部５８の寸法は、例えば２５０ｎｍ程度とする。開口部５８のピッチは、例えば３００ｎｍ程度とする。
【０１２４】
開口部５８が形成された箇所においては、光の進行が妨げられる。このため、複数の開口部５８が配列された領域の間の領域１８ａが光導波路として機能する。
【０１２５】
互いに隣接する開口部５８間には半導体層１４が存在しているため、キャリアを光導波路１８ａ内に導入することは可能である。
【０１２６】
図１３における光導波路１８ａの紙面上下方向の寸法は、例えば２５０ｎｍ程度とする。光導波路１８ａの幅、即ち、図１３における光導波路１８ａの紙面左右方向の寸法は、例えば５００ｎｍ程度とする。光導波路１８ａは、図１３における紙面垂直方向に延在している。光導波路１８ａ内に導入される光信号は、図１３における紙面垂直方向に進行する。光導波路１８ａの長さ、即ち、図１３の紙面垂直方向における光導波路１８ａの寸法は、例えば１ｍｍ程度とする。光導波路１８ａにはドーパント不純物が導入されていない。光導波路１８ａは、真性半導体、即ち、Ｉ型の半導体により形成されている。
【０１２７】
光導波路１８ａの一方の側、即ち、図１３の紙面左側における半導体層１４には、Ｐ型の不純物領域（Ｐ＋不純物領域）２０が形成されている。不純物領域２０は、光導波路１８ａと並行するように形成されている。
【０１２８】
光導波路１８の他方の側、即ち、図１３の紙面右側における半導体層１４には、Ｎ型の不純物領域（Ｎ＋不純物領域）２２，２４が形成されている。不純物領域２２，２４は、不純物領域２６が形成される所定領域を除く領域に形成されている。不純物領域２２と不純物領域２４とは、所定距離を隔てて形成されている。不純物領域２２と不純物領域２４との間隔は、例えば２００ｎｍ程度とする。
【０１２９】
Ｐ型の不純物領域２０とＮ型の不純物領域２２との間の領域の半導体層１４は、真性半導体の領域１４ｂとなっている。
【０１３０】
Ｐ型の不純物領域２０と、Ｉ型の光導波路１８ａと、Ｎ型の不純物領域２２とにより、ＰＩＮ構造（ＰＩＮダイオード）１６が形成されている。
【０１３１】
Ｎ型の不純物領域２２とＮ型の不純物領域２４との間には、Ｐ型の不純物領域２６が形成されている。不純物領域２６は、キャパシタ３２の上部電極３０に所定電圧を印加した際に抵抗層として機能するものである。不純物領域２６の紙面左右方向における寸法は、例えば２００ｎｍ程度とする。不純物領域２６は、光導波路１８ａと並行するように形成されている。キャパシタ３２の上部電極３０に所定電圧を印加した際における抵抗層２６の抵抗値は、例えば１００〜５００Ω程度とする。
【０１３２】
なお、抵抗層２６の抵抗値は、１００〜５００Ωに限定されるものではない。所望の高周波特性が得られるように抵抗層２６の抵抗値を適宜設定しうる。抵抗層２６の抵抗値は、不純物領域２６に導入するＰ型のドーパント不純物の濃度や、キャパシタ３２の上部電極３０に印加する電圧値等を適宜設定することにより調整し得る。
【０１３３】
不純物領域２２，２４上及び不純物領域２６上には、絶縁膜２８を介して、上部電極３０が形成されている。絶縁膜２８は、例えばシリコン酸化膜により形成されている。絶縁膜２８の膜厚は、例えば３〜１０ｎｍ程度とする。ここでは、絶縁膜２８の膜厚を、例えば３ｎｍ程度とする。上部電極３０は、例えば、Ｎ型のドーパント不純物が導入されたポリシリコン膜により形成されている。上部電極３０は、光導波路１８と並行するように形成されている。図１３の紙面左右方向における上部電極３０の寸法は、例えば８００ｎｍ程度とする。上部電極３０と不純物領域２２とが重なり合っている領域の紙面左右方向の寸法は、例えば５００ｎｍ程度とする。
【０１３４】
不純物領域２２の一部と、絶縁膜２８と、上部電極３０とにより、キャパシタ３２が形成されている。キャパシタ３２の静電容量は、例えば０．１〜０．５ｐＦ程度とする。
【０１３５】
なお、キャパシタ３２の静電容量は０．１〜０．５ｐＦに限定されるものではない。所望の高周波特性が得られるようにキャパシタ３２の静電容量を適宜設定すればよい。キャパシタ３２の静電容量は、不純物領域２２と上部電極３０との対向面積や、キャパシタ誘電体膜２８の膜厚、材料等を適宜設定することにより調整し得る。
【０１３６】
また、ここでは、不純物領域２４の一部と上部電極３０とが重なり合っている場合を例に説明したが、不純物領域２４の一部と上部電極３０とが重なり合っていなくてもよい。
【０１３７】
キャパシタ３２は、ＰＩＮ構造１６のＣＲ時定数を低減するためのものである。ＰＩＮ構造１６の時定数を低減するためには、カソードとなる不純物領域２２にキャパシタ３２を直接接続することが好ましい。このため、本実施形態では、不純物領域２２の一部がキャパシタ３２の一方の電極を兼ねるようにしており、不純物領域２２の一部とキャパシタ３２の上部電極３０の一部とが重なり合っている。
【０１３８】
不純物領域２６の導電型は、不純物領域２２，２４の導電型と反対であるため、キャパシタ３２の上部電極３０にバイアスを印加していない状態においては、不純物領域２６は極めて高抵抗な状態となる。本実施形態では、キャパシタ３２の上部電極３０に所定のバイアス電圧を印加することにより、不純物領域２６に反転層を形成し、不純物領域２６の抵抗値を所望の抵抗値に設定する。キャパシタ３２の上部電極３０に所定のバイアス電圧を印加した際に、不純物領域２６に反転層が形成されるよう、不純物領域２６は上部電極３０の下方領域に位置させることが好ましい。
【０１３９】
こうして、本実施形態による光半導体装置が形成されている。
【０１４０】
なお、本実施形態による光半導体装置の動作は、上述した第１実施形態による光半導体装置と同様であるため、説明を省略する。例えば、第１実施形態による光半導体装置と同様に、接地線４２ａと直流バイアス線４２ｃとの間にバイアス電圧Ｖｂｉａｓを印加し、接地線４２ａと信号線４２ｃとの間に入力信号電圧Ｖｉｎを印加することにより、第１実施形態による光半導体装置と同様に動作させることが可能である。
【０１４１】
（光半導体装置の製造方法）
次に、本実施形態による光半導体装置の製造方法について図１６乃至図２１を用いて説明する。図１６乃至図２１は、本実施形態による光半導体装置の製造方法を示す工程断面図である。
【０１４２】
まず、図４（ａ）に示す第１実施形態による光半導体装置の製造方法と同様にして、半導体基板１０上に絶縁膜１２を介して半導体層１４が形成されたＳＯＩ基板１５を用意する（図１６（ａ）参照）。
【０１４３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜６０を形成する。
【０１４４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６０をパターニングする。これにより、開口部５８を形成するための開口部６２がフォトレジスト膜６０に形成される。
【０１４５】
次に、フォトレジスト膜６０をマスクとし、絶縁膜１２をエッチングストッパとして、半導体層１４をエッチングすることにより、半導体層１４に複数の開口部５８を形成する。開口部５８は、図１４、図１５に示すように、導波路層１８ａが形成される領域の両側に配列される。図１６の紙面左右方向における開口部５８の寸法は、例えば１μｍ程度とする。図１６の紙面垂直方向における開口部５８の寸法は、例えば２５０ｎｍ程度とする。図１６の紙面垂直方向における開口部５８のピッチは、例えば３００ｎｍ程度とする。
【０１４６】
こうして、複数の開口部５８により確定された光導波路１８ａが半導体層１４に形成される。光導波路１８ａの幅、即ち、図１６（ｂ）における光導波路１８ａの紙面左右方向の寸法は、例えば５００ｎｍ程度とする。光導波路１８ａの高さ、即ち、図１６（ｂ）における光導波路１８ａの紙面上下方向の寸法は、例えば２５０ｎｍ程度とする。光導波路１８ａは、図１６（ｂ）における紙面垂直方向に延在するように形成される。
【０１４７】
この後、例えばアッシングにより、フォトレジスト膜６０を除去する。
【０１４８】
次に、第１実施形態による光半導体装置の製造方法と同様にして、全面に、例えばスピンコート法により、フォトレジスト膜４６を形成する。
【０１４９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜４６をパターニングする。これにより、Ｐ型の不純物領域２０を形成するための開口部４８がフォトレジスト膜４６に形成される。
【０１５０】
次に、例えばイオン注入法により、フォトレジスト膜４６をマスクとして、Ｐ型のドーパント不純物を半導体層１４に導入することにより、Ｐ型の不純物領域（Ｐ＋型不純物領域）２０を形成する。（図１７（ａ）参照）。イオン注入条件は、以下の通りとする。Ｐ型のドーパント不純物としては、例えばボロンを用いる。不純物濃度は、例えば１×１０１９ｃｍ−３程度とする。不純物領域２０は、光導波路１８と並行するように形成される。
【０１５１】
この後、例えばアッシングにより、フォトレジスト膜４６を除去する。
【０１５２】
次に、全面に、例えばスピンコート法により、フォトレジスト膜５０を形成する。
【０１５３】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５０をパターニングする。これにより、不純物領域２２，２４を形成するための開口部５２ａ、５２ｂがフォトレジスト膜５０に形成される。
【０１５４】
次に、例えばイオン注入法により、フォトレジスト膜５０をマスクとして、Ｎ型のドーパント不純物を半導体層１４に導入することにより、Ｎ型の不純物領域（Ｎ＋型不純物領域）２２，２４を形成する（図１７（ｂ）参照）。イオン注入条件は、以下の通りとする。Ｎ型のドーパント不純物としては、例えばリンを用いる。不純物濃度は、例えば１×１０１９ｃｍ−３程度とする。不純物領域２２は、光導波路１８の他方の側における半導体層１４内に、光導波路１８と並行するように形成される。不純物領域２４は、不純物領域２２から所定の間隔を隔てて、光導波路１８と並行するように形成される。不純物領域２２と不純物領域２４との間の寸法は、例えば２００ｎｍ程度とする。
【０１５５】
この後、例えばアッシングにより、フォトレジスト膜５０を除去する。
【０１５６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜５４を形成する。
【０１５７】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５４をパターニングする。これにより、不純物領域２６を形成するための開口部５６がフォトレジスト膜５４に形成される。
【０１５８】
次に、例えばイオン注入法により、フォトレジスト膜５４をマスクとして、Ｐ型のドーパント不純物を半導体層１４に導入することにより、Ｐ型の不純物領域（抵抗層）２６を形成する（図１８（ａ）参照）。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えばボロンを用いる。不純物濃度は、例えば５×１０１７ｃｍ−３程度とする。不純物領域２６は、不純物領域２２と不純物領域２４との間に、光導波路１８と並行するように形成される。図１８（ａ）の紙面左右方向における不純物領域２６の寸法は、例えば２００ｎｍ程度とする。
【０１５９】
この後の光半導体装置の製造方法は、図６（ｂ）乃至図９（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する（図１８（ｂ）乃至図２１（ｂ）参照）。
【０１６０】
こうして、本実施形態による光半導体装置が形成される。
【０１６１】
［第４実施形態］
第４実施形態による光半導体装置及びその製造方法について図２２及び図２３を用いて説明する。図１乃至図２１に示す第１乃至第３実施形態による光半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１６２】
（光半導体装置）
まず、本実施形態による光半導体装置について図２２を用いて説明する。図２２は、本実施形態による光半導体装置を示す断面図である。
【０１６３】
本実施形態による光半導体装置は、抵抗層２６ａがＮ型の不純物領域により形成されていることに主な特徴がある。
【０１６４】
図２２に示すように、Ｎ型の不純物領域（Ｎ＋不純物領域）２２とＮ型の不純物領域（Ｎ＋不純物領域）２４との間には、Ｎ型のドーパント不純物が低濃度に導入された不純物領域（Ｎ−不純物領域）２６ａが形成されている。不純物領域２６ａにおけるＮ型のドーパント不純物の濃度は、不純物領域２２，２４におけるＮ型のドーパント不純物の濃度より低く設定されている。従って、不純物領域２６ａにおけるキャリア濃度は、不純物領域２２，２４におけるキャリア濃度より低くなっている。
【０１６５】
不純物領域２６ａにおける抵抗値は、例えば１００〜５００Ω程度とする。
【０１６６】
不純物領域２２，２４に導入するＮ型のドーパント不純物としては、例えばリンを用いる。不純物領域２２，２４におけるＮ型のドーパント不純物の濃度は、例えば１×１０１９ｃｍ−３程度とする。
【０１６７】
不純物領域２６ａに導入するＮ型のドーパント不純物としては、例えばリンを用いる。不純物領域２６ａにおけるＮ型のドーパント不純物の濃度は、例えば１×１０１７ｃｍ−３程度とする。
【０１６８】
なお、不純物領域２６ａにおけるドーパント不純物の濃度は、上記に限定されるものではない。不純物領域２６ａにおいて所望の電気抵抗が得られるように、適宜設定することができる。
【０１６９】
また、不純物領域２６ａの抵抗値は、１００〜５００Ωに限定されるものではない。所望の高周波特性が得られるように、不純物領域２６ａの抵抗値を適宜設定すればよい。
【０１７０】
抵抗層２６ａとしてＮ型の不純物領域を用いる場合には、抵抗層２６ａに反転層を形成するためのバイアス電圧をキャパシタ３２の上部電極３０に印加する必要がない。このため、配線層４２ａと配線層４２ｃとを電気的に短絡してもよい。この場合、接地線４２ａと信号線４２ｂとの間に入力信号電圧Ｖｉｎが印加される。
【０１７１】
このように、抵抗層２６ａがＮ型の不純物領域により形成されていてもよい。
【０１７２】
（光半導体装置の製造方法）
次に、本実施形態による光半導体装置の製造方法について図２３を用いて説明する。図２３は、本実施形態による光半導体装置の製造方法を示す工程断面図である。
【０１７３】
まず、ＳＯＩ基板１６を用意する工程からＮ型の不純物領域２２，２４を形成する工程までは、図１６（ａ）乃至図１７（ｂ）に示す第３実施形態による光半導体装置の製造方法と同様であるので、説明を省略する。
【０１７４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜５４を形成する。
【０１７５】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５４をパターニングする。これにより、不純物領域２６ａを形成するための開口部５６がフォトレジスト膜５４に形成される。
【０１７６】
次に、例えばイオン注入法により、フォトレジスト膜５４をマスクとして、Ｎ型のドーパント不純物を半導体層１４に導入することにより、Ｎ型の不純物領域（Ｎ−不純物領域、抵抗層）２６ａを形成する（図２３（ａ）参照）。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えばリンを用いる。不純物濃度は、例えば１×１０１７ｃｍ−３程度とする。Ｎ型の不純物領域２６ａに導入するＮ型のドーパント不純物の濃度は、Ｎ型の不純物領域２２，２４に導入するＮ型のドーパント不純物の濃度より低く設定される。Ｎ型の不純物領域２６ａのキャリア濃度は、Ｎ型の不純物領域２２，２４のキャリア濃度より低く設定される。不純物領域２６ａは、不純物領域２２と不純物領域２４との間に、光導波路１８と並行するように形成される。図２３（ａ）の紙面左右方向における不純物領域２６ａの寸法は、例えば２００ｎｍ程度とする。
【０１７７】
この後、例えばアッシングにより、フォトレジスト膜５４を除去する。
【０１７８】
この後の光半導体装置の製造方法は、図１８（ｂ）乃至図２１（ｂ）に示す第３実施形態による光半導体装置の製造方法を同様であるため、説明を省略する。
【０１７９】
こうして本実施形態による光半導体装置が製造される（図２３（ｂ）参照）。
【０１８０】
（変形例）
次に、本実施形態による光半導体装置の変形例について図２４を用いて説明する。図２４は、本変形例による光半導体装置を示す断面図である。
【０１８１】
本変形例による光半導体装置は、抵抗層２６ａが、キャパシタ３２の上部電極３０の下方領域の外側に位置していることに主な特徴がある。
【０１８２】
図２４に示すように、抵抗層２６ａは、キャパシタ３２の上部電極３０の下方領域の外側に位置している。
【０１８３】
キャパシタ３２と不純物領域２２との間に抵抗層２６ａを配した場合には、良好な高周波特性が得られない。従って、キャパシタ３２の上部電極３０の下方領域の外側に不純物領域２６ａを位置させる場合には、キャパシタ３２と不純物領域２２との間ではなく、キャパシタと不純物領域２４との間に位置させることが好ましい。従って、本実施形態では、キャパシタ３２の上部電極３０に対して、図２４の紙面右側、即ち、不純物領域２４側に、抵抗層２６ａが形成されている。
【０１８４】
このように、キャパシタ３２の上部電極３０の下方領域の外側に不純物領域２６ａを配してもよい。
【０１８５】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１８６】
例えば、上記実施形態では、半導体層１４の材料としてシリコン層を用いる場合を例に説明したが、半導体層１４はシリコン層に限定されるものではない。例えば、半導体層１４として、ゲルマニウム層等の間接遷移型の半導体層等を用いてもよい。
【０１８７】
また、上記実施形態では、絶縁膜２８としてシリコン酸化膜を用いたが、絶縁膜２８はシリコン酸化膜に限定されるものではない。例えば、絶縁膜２８として、Ｈｆ酸化膜等を用いてもよい。また、絶縁膜２８として、シリコン窒化膜等を用いてもよい。
【０１８８】
また、上記実施形態では、キャパシタ３２や抵抗層２６、２６ａをＰＩＮ構造１６のカソード側に設ける場合を例に説明したが、これに限定されるものではない。例えば、ＰＩＮ構造１６のアノード側にキャパシタ３２や抵抗層２６、２６ａを設けてもよい。この場合には、上部電極３０、抵抗層２６、２６ａの導電型を、上記実施形態の導電型とは反対の導電型に設定すればよい。
【符号の説明】
【０１８９】
１０…半導体基板、シリコン基板
１２…絶縁膜、埋め込み絶縁膜
１４…半導体層、シリコン層
１４ａ、１４ｂ…Ｉ型半導体
１５…ＳＯＩ基板
１６…ＰＩＮ構造、ＰＩＮダイオード
１８、１８ａ…光導波路
２０…Ｐ型不純物領域
２２…Ｎ型不純物領域
２４…Ｎ型不純物領域
２６…Ｐ型不純物領域
２６ａ…Ｎ型不純物領域
２８…絶縁膜
３０…上部電極
３２…キャパシタ
３４…層間絶縁膜
３６ａ〜３６ｃ…開口部
３８…シリサイド膜
４０…密着層
４２ａ…配線層、電極、接地線
４２ｂ…配線層、電極、信号線
４２ｃ…配線層、電極、直流バイアス線
４４…フォトレジスト膜
４６…フォトレジスト膜
４８…開口部
５０…フォトレジスト膜
５２ａ、５２ｂ…開口部
５４…フォトレジスト膜
５６…開口部
５７…フォトレジスト膜
５８…開口部
６０…フォトレジスト膜
６２…開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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