(57)【特許請求の範囲】
【請求項１】
レーザ光を透過する性質を有する基板と、
前記基板上に、前記レーザ光を透過する性質を有する第１の層と、
前記第１の層上に、第１の半導体層と、
前記第１の半導体層上に、前記レーザ光を透過する性質を有する第２の層と、
前記第２の層上に、第２の半導体層と、を有し、
前記第２の半導体層上に、前記レーザ光を透過する性質を有する第３の層と、
前記第３の層上に、第３の半導体層と、を有し、
前記第１の半導体層は、第１のトランジスタのチャネル形成領域となることができる性質を有し、
前記第２の半導体層は、第２のトランジスタのチャネル形成領域となることができる性質を有し、
前記第３の半導体層は、第３のトランジスタのチャネル形成領域となることができる性質を有し、
前記第１の半導体層と前記第２の半導体層とは重ならず、
前記第３の半導体層は、前記第１の半導体層及び前記第２の半導体層の少なくともいずれか一方と重なり、
前記レーザ光は、前記基板と前記第１の層とを介して前記第１の半導体層に照射されたときに前記第１の半導体層を加熱し、且つ、前記基板と前記第１の層と前記第２の層とを介して前記第２の半導体層に照射されたときに前記第２の半導体層を加熱することができる性質を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層を複数有する半導体装置、およびその作製方法に関する。
【背景技術】
【０００２】
半導体装置の技術分野では、より微細化及び高集積化を目指し、半導体装置の高性能化、
低消費電力化が図られてきた。半導体集積回路の集積度を向上させるため、集積回路（半
導体素子層）を多層構造とした多層集積回路が提案されている。
【０００３】
このような多層集積回路の作製例としては、基板上に設けられた第１の半導体素子層上に
有機材料の層間絶縁物を形成し、層間絶縁物上に第２の半導体素子層を積層して形成する
方法が報告されている（例えば、特許文献１参照）。
【０００４】
一方、単結晶半導体のインゴットを薄く切断して作製されるシリコンウエハに代わり、絶
縁層の上に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（Ｓｉｌｉｃｏ
ｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）と呼ばれる半導体基板（ＳＯＩ基板）が開発されており
、マイクロプロセッサなどを製造する際の基板として普及しつつある。これは、ＳＯＩ基
板を使った集積回路はトランジスタのドレインと基板間における寄生容量を低減し、半導
体集積回路の性能を向上させ、低消費電力化を図るものとして注目されているからである
。
【０００５】
ＳＯＩ基板を製造する方法としては、水素イオン注入剥離法が知られている（例えば、特
許文献２参照）。水素イオン注入剥離法は、シリコンウエハに水素イオンを注入すること
によって表面から所定の深さに微小気泡層を形成し、該微小気泡層を劈開面とすることで
、別のシリコンウエハに薄いシリコン層（ＳＯＩ層）を接合する。さらにＳＯＩ層を剥離
する熱処理を行うことに加え、酸化性雰囲気下での熱処理によりＳＯＩ層に酸化膜を形成
した後に該酸化膜を除去し、次に１０００乃至１３００℃の還元性雰囲気下で熱処理を行
って接合強度を高める必要があるとされている。
【０００６】
また、ガラスなどの絶縁基板にＳＯＩ層を形成しようとする試みもなされている。ガラス
基板上にＳＯＩ層を形成したＳＯＩ基板の一例として、水素イオン注入剥離法を用いて、
コーティング膜を有するガラス基板上に薄い単結晶シリコン層を形成したものが知られて
いる（特許文献３及び特許文献４参照）。この場合にも、単結晶シリコン片に水素イオン
を注入することによって表面から所定の深さに微小気泡層を形成し、ガラス基板と単結晶
シリコン片を張り合わせ後に、微小気泡層を劈開面としてシリコン片を剥離することで、
ガラス基板上に薄いシリコン層（ＳＯＩ層）を形成している。
【０００７】
ガラス基板などの絶縁基板上に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓ
ｔｏｒ（ＴＦＴ））の構造として、ガラス基板上に、下地絶縁膜、活性層、ゲート絶縁膜
、ゲート電極、層間絶縁膜、配線を形成した構造が挙げられる。ＴＦＴの応答速度を上げ
る目的の一つとして、ＴＦＴ全体のデザインルールを縮小することが行われている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−３３５４８２号公報
【特許文献２】米国特許第６３７２６０９号
【特許文献３】特開平１１−１６３３６３号公報
【特許文献４】米国特許第７１１９３６５号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ガラス基板等、シリコンウエハに比べて耐熱性の優れない支持基板上に、上記集積回路を
多層構造とした多層集積回路を形成する場合、半導体層の結晶性が良好であれば、高性能
化、低消費電力化を図ることができる。そのためには支持基板上に、単結晶半導体を用い
て水素イオン注入剥離法により薄い単結晶半導体層（ＳＯＩ層）を形成することが有効で
ある。
【００１０】
また、耐熱性の乏しい材料を用いた配線、層間膜等の構造が形成された素子層の上に、上
記単結晶半導体層（ＳＯＩ層）を形成する場合、下層の素子を保護するため、熱処理工程
を少なくすることが望ましい。例えば素子が形成された状態で拡散炉による高温の熱処理
を行ったとき、ヒロックやボイドの発生、熱応力による素子の変形が起きる。また同様に
レーザ処理による熱処理を行ったとき、素子内に異物などを巻き込んでいれば、異物周辺
の素子が破壊される可能性がある。
【００１１】
また、薄い単結晶半導体層を繰り返し形成する場合、支持基板への熱処理履歴が増えるこ
とによる支持基板のシュリンクを避けるため、熱処理工程を少なくすることが望ましい。
【００１２】
また、集積回路を多層構造とするほど作製工程が多く複雑になるため、工程数を少なく簡
略化することが望ましい。
【００１３】
本発明の課題の一は、ガラス基板等、シリコンウエハに比べて耐熱性の優れない支持基板
上に、高集積化され、小型化された半導体装置を、単結晶半導体層を用いて作製すること
である。
【００１４】
本発明の課題の一は、前記半導体装置を歩留まり良く作製することである。
【００１５】
本発明の課題の一は、前記半導体装置を生産性良く作製することである。
【課題を解決するための手段】
【００１６】
本発明の半導体装置の一は、光透過性を有する支持基板上に、第１の単結晶半導体素子層
と、その上層に無機絶縁層と、その上層に第２の単結晶半導体素子層と、を有し、前記第
２の単結晶半導体素子層中の半導体接合界面領域と、支持基板と、の間には、単層あるい
は複層の光透過性の材料からなる層が形成されることを特徴とする。特に、本発明の半導
体装置にトランジスタを有する場合、前記第１の単結晶半導体素子層は、少なくとも第１
の島状単結晶半導体層と、その上層の第１のゲート電極と、その上層の第１の配線と、を
有し、前記第２の単結晶半導体素子層の素子におけるトランジスタの半導体接合界面領域
は、第１の島状単結晶半導体層と、第１のゲート電極と、第１の配線と、の何れにも重な
らずに配置されることを特徴とする。
【００１７】
半導体接合界面領域とはトランジスタを例にすると、チャネル領域とソース領域との界面
、チャネル領域とドレイン領域との界面、チャネル領域とＬＤＤ領域との界面、ＬＤＤ領
域とソース領域との界面、ＬＤＤ領域とドレイン領域との界面等を指す。すなわち半導体
接合界面領域とは半導体に添加された一導電性を付与する不純物量が変化する領域や、半
導体素子特性に影響を与える領域を指す。
【００１８】
そして上記トランジスタを含む半導体装置の作製方法の一は、まず支持基板上に第１の島
状単結晶半導体層を形成し、その上層に第１のゲート絶縁膜を形成し、その上層に第１の
ゲート電極を形成し、前記第１の島状単結晶半導体層の一部に不純物を添加し、その上層
に第１の絶縁膜を形成し、その上層に第１の配線を形成し、その上層に第１の無機絶縁層
を形成し、第１の単結晶半導体層を完成する。さらにその上層に第２の島状半導体層を形
成し、その上層に第２のゲート絶縁膜を形成し、その上層に第２のゲート電極を形成し、
第２の島状単結晶半導体層の一部に不純物を添加し、少なくとも前記第１の島状単結晶半
導体層と、前記第２の島状単結晶半導体層の半導体接合界面領域を、支持基板側からレー
ザ照射し加熱することを特徴とする。
【００１９】
このように、本発明の半導体装置中のトランジスタはトップゲート型である。なぜなら、
本発明の単結晶半導体層はＳＯＩ層形成技術を用いて支持基板上に単結晶半導体層を形成
するため、その下地はより平坦な面であることが好ましいことから、ゲート電極の段差に
半導体層を設けるボトムゲート型トランジスタよりも、トップゲート型トランジスタの形
成の方が比較的容易だからである。このときゲート電極をメタル材料の積層構造とし、ゲ
ート電極と基板との間に一部のソース領域、ドレイン領域を形成する構造も形成すること
ができる。上記方法によれば裏面からレーザ照射を行うので、ゲート電極と基板との間の
半導体層中に添加される一導電性を付与する不純物を活性化することができる。
【００２０】
本発明の半導体装置において、基板面内のトランジスタの半導体接合界面領域は、支持基
板側から、すなわち基板の素子が形成されていない面からレーザを直接照射し加熱するこ
とができるよう配置される。前記第２の単結晶半導体素子層内のトランジスタが形成され
た後、支持基板側からレーザを照射することで、第１の単結晶半導体素子層内のトランジ
スタ及び第２の単結晶半導体素子層内のトランジスタの、ソース領域やドレイン領域を代
表する一導電型を付与する不純物が添加された領域、特に半導体接合界面領域の活性化を
同時に行う。支持基板側から入射したレーザは、第１の単結晶半導体素子層内のトランジ
スタ及び第２の単結晶半導体素子層内のトランジスタに到達するまで、支持基板、及び支
持基板上に形成された単層あるいは複層の絶縁層を通過する。そのため支持基板及び前記
単層あるいは複層の絶縁層は光透過性とし、レーザを減衰しない構造とする。
【００２１】
更に集積化を図りたい場合、あるいは回路設計上必要な場合、少なくとも第２の単結晶半
導体素子の半導体接合界面領域が支持基板側からレーザ照射されるように配置されればよ
い。このとき第１の島状単結晶半導体素子層、第１のゲート電極、第１の配線が、第２の
単結晶半導体素子と重なるように配置することができる。前記半導体接合界面領域は素子
の動作上、添加された不純物の活性化が必要であるから、である。このとき、第２の単結
晶半導体素子のうち一部のソース領域、ドレイン領域にあたる部分が、第１のゲート電極
あるいは第１の配線、と重なることでレーザが照射されないトランジスタについては、該
トランジスタにシリサイドを設けても良い。シリサイドを設けることにより、レーザ照射
が成されないことから不純物が活性化しないソース領域、ドレイン領域も抵抗を下げるこ
とができる。
【００２２】
本発明はレーザ照射による活性化を行っているが、拡散炉による熱処理と組み合わせても
良い。すなわち支持基板や第１の単結晶半導体素子層中の素子が損傷しない程度に第１の
単結晶半導体素子層形成後に拡散炉で熱処理することで第１の単結晶半導体層中の不純物
の活性化を進め、さらに第２の単結晶半導体素子を形成後レーザ照射することで、より進
んだ活性化を完成させても良い。
【００２３】
本発明の半導体装置において単結晶半導体素子層には、薄膜トランジスタ以外にも、記憶
素子、ダイオード、抵抗、コイル、容量、インダクタなど、半導体中に一導電型を付与す
る不純物が添加されている素子が形成されていても良い。何れの場合も、半導体接合界面
領域にレーザ照射し、シリサイドにより抵抗を下げる方法を用いることができる。
【００２４】
本発明のレーザ照射は単結晶半導体層中の不純物を活性化できる温度範囲にて熱処理を行
うことを特徴とし、非単結晶状態の素子を形成した後結晶化する用途では行わない。なぜ
なら半導体素子を形成した状態でレーザ照射するため、この段階でレーザ照射し結晶化し
ようとする場合、半導体層の体積変化に伴う素子の破壊が懸念されるからである。
【００２５】
本発明により、単結晶半導体素子層を積層した半導体装置を作製する際、単結晶半導体層
に添加された一導電性を付与する不純物を活性化する際のレーザ照射回数を減らすことが
できる。
【発明の効果】
【００２６】
本発明の構成によれば、ガラス基板等、シリコンウエハに比べて耐熱性の優れない支持基
板上に単結晶半導体素子層をＳＯＩ技術を用いて２層以上積層することにより、素子の集
積度に作用し、半導体装置を小型化することができる。
【００２７】
本発明の構成によれば、積層される単結晶半導体素子層のレーザ照射による不純物の活性
化処理回数を減らすことにより、レーザ照射処理による素子や基板の損傷の低減に作用し
、半導体装置を歩留まり良く作製することができる。
【００２８】
本発明の構成によれば、積層される単結晶半導体素子層のレーザ照射による不純物の活性
化処理回数を減らすことにより、工程数の低減に作用し、前記半導体装置を生産性良く作
製することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の半導体装置の作製方法を説明する断面図。
【図２】本発明の半導体装置の作製方法を説明する断面図。
【図３】本発明の半導体装置の作製方法を説明する断面図。
【図４】本発明の半導体装置の作製方法を説明する断面図。
【図５】半導体装置の回路を説明する図。
【図６】本発明の半導体装置の作製方法を説明する平面図。
【図７】本発明の半導体装置の作製方法を説明する断面図。
【図８】半導体装置の回路を説明する図。
【図９】本発明の半導体装置の作製方法を説明する平面図。
【図１０】本発明の半導体装置の作製方法を説明する断面図。
【図１１】本発明の半導体装置により得られるマイクロプロセッサの構成を示すブロック図。
【図１２】本発明の半導体装置により得られるＲＦＣＰＵの構成を示すブロック図。
【図１３】本発明の半導体装置の適用例を説明する図。
【発明を実施するための形態】
【００３０】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々
に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構
成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略する。
【００３１】
（実施の形態１）
本実施の形態では、より高集積化、及び小型化を付与することを目的とした半導体装置、
及び半導体装置の作製方法を、図１乃至図４を用いて詳細に説明する。
【００３２】
本実施の形態における半導体装置は、支持基板上に単結晶半導体素子層が多層積層された
構造である。本実施の形態では、２層の単結晶半導体素子層を有する半導体装置を例に示
す。積層する上層及び下層の単結晶半導体素子層は積層構造を貫通する配線層によって電
気的に接続する。
【００３３】
以下、本実施の形態における半導体装置の作製方法を説明する。
【００３４】
まず、図１（Ａ）に示すように、単結晶半導体基板１１０上に絶縁層１１１を形成する。
絶縁層１１１は単層構造、２層以上の多層構造とすることができる。その厚さは５ｎｍ以
上４００ｎｍ以下とすることができる。本実施の形態では、絶縁層１１１を絶縁膜１１１
ａと絶縁膜１１１ｂでなる２層構造とする。絶縁層１１１をブロッキング膜として機能さ
せる絶縁膜１１１ａと絶縁膜１１１ｂの組み合わせは、例えば、酸化シリコン膜と窒化シ
リコン膜、酸化窒化シリコン膜と窒化シリコン膜、酸化シリコン膜と窒化酸化シリコン膜
、酸化窒化シリコン膜と窒化酸化シリコン膜などがある。
【００３５】
例えば、下層の絶縁膜１１１ａとして、単結晶半導体基板１１０を酸化処理して酸化膜を
形成することができる。この酸化膜を形成するための熱酸化処理には、酸化膜成長に酸素
ガスを使うドライ酸化でも良いが、酸化雰囲気中にハロゲンを含むガスを添加することが
好ましい。ハロゲンを含んだ酸化膜を絶縁膜１１１ａとして形成することができる。ハロ
ゲンを含むガスとして、ＨＣｌ、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ、ＣｌＦ、ＢＣｌ３、Ｆ、
Ｂｒ２などから選ばれた一種類又は複数種類のガスを用いることができる。このような温
度範囲で熱処理を行うことで、ハロゲンによる構造中金属不純物のゲッタリング効果を得
ることができる。
【００３６】
次に、図１（Ｂ）に示すように、絶縁層１１１を介して、電界で加速されたイオンでなる
イオンビーム１２１を単結晶半導体基板１１０に照射して、単結晶半導体基板１１０の表
面から所定の深さの領域に、脆化領域１１６を形成する。イオンビーム１２１は、ソース
ガスを励起して、ソースガスのプラズマを生成し、プラズマから電界の作用により、プラ
ズマに含まれるイオンを引き出すことで生成される。イオンを添加する深さで、単結晶半
導体基板１１０から分離される単結晶半導体層の厚さが決定される。この単結晶半導体層
の厚さが２０ｎｍ以上５００ｎｍ以下、好ましくは２０ｎｍ以上２００ｎｍ以下になるよ
うに、脆化領域１１６が形成される深さを調節する。
【００３７】
単結晶半導体基板１１０上に脆化領域１１６を形成した後、図１（Ｃ）に示すように、絶
縁層１１１の上面に接合層１１４を形成する。接合層１１４を形成する工程では、単結晶
半導体基板１１０の加熱温度は。脆化領域１１６に添加した元素または分子が析出しない
温度とし、その加熱温度は３５０℃以下が好ましい。言い換えると、この加熱温度は脆化
領域１１６からガスが抜けない温度である。なお、接合層１１４は、イオン添加工程を行
う前に形成することもできる。この場合は、接合層１１４を形成するときのプロセス温度
は、３５０℃以上にすることができる。
【００３８】
接合層１１４は、平滑で親水性の接合面を単結晶半導体基板１１０の表面に形成するため
層である。そのため、接合層１１４の平均粗さＲａが０．７ｎｍ以下、より好ましくは、
０．４ｎｍ以下が好ましい。また、接合層１１４の厚さは１０ｎｍ以上２００ｎｍ以下と
することができる。好ましい厚さは５ｎｍ以上５００ｎｍ以下であり、より好ましくは１
０ｎｍ以上２００ｎｍ以下である。
【００３９】
一方、支持基板１００は、光透過性である、アルミノシリケートガラス、アルミノホウケ
イ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板を
例とする基板を用いる。前記例以外にも、前記ガラス基板より軟化点温度が高い材料を用
いた基板を用いても良い。例えば石英基板、セラミック基板、サファイア基板などを用い
ても良い。
【００４０】
そして、絶縁層１１１、脆化領域１１６および接合層１１４が形成された単結晶半導体基
板１１０と支持基板１００を洗浄する。この洗浄工程は、純水による超音波洗浄で行うこ
とができる。また、接合層１１４の表面、および支持基板１００の活性化処理には、オゾ
ン水による洗浄の他原子ビーム若しくはイオンビームの照射処理、プラズマ処理、若しく
はラジカル処理で行うことができる。原子ビーム若しくはイオンビームを利用する場合に
は、アルゴン等の希ガス中性原子ビーム若しくは希ガスイオンビームを用いることができ
る。
【００４１】
図１（Ｄ）は接合工程を説明する断面図である。接合層１１４を介して、支持基板１００
と単結晶半導体基板１１０を密接させる。単結晶半導体基板１１０の端の一箇所に３００
〜１５０００Ｎ／ｃｍ２程度の圧力を加える。この圧力は、１０００〜５０００Ｎ／ｃｍ
２が好ましい。圧力をかけた部分から接合層１１４と支持基板１００とが接合しはじめ、
接合部分が接合層１１４の全面におよぶ。その結果、支持基板１００に単結晶半導体基板
１１０が密着される。この接合工程は、加熱処理を伴わず、常温で行うことができるため
、支持基板１００に、ガラス基板のように耐熱温度が７００℃以下の低耐熱性の基板を用
いることが可能である。
【００４２】
支持基板１００に単結晶半導体基板１１０を貼り合わせた後、支持基板１００と接合層１
１４との接合界面での結合力を増加させるための加熱処理を行うことが好ましい。この処
理温度は、脆化領域１１６に亀裂を発生させない温度とし、２００℃以上４５０℃以下の
温度範囲で処理することができる。また、この温度範囲で加熱しながら、支持基板１００
に単結晶半導体基板１１０を貼り合わせることで、支持基板１００と接合層１１４との接
合界面での結合力を強固にすることができる。
【００４３】
次いで、加熱処理を行い、脆化領域１１６で剥離を生じさせて、単結晶半導体基板１１０
から単結晶半導体層１１２を分離する。図１（Ｅ）は、単結晶半導体基板１１０から単結
晶半導体層１１２を分離する分離工程を説明する図である。脆化領域１１６を付した要素
は単結晶半導体層１１２が分離された単結晶半導体基板１１０を示している。
【００４４】
この加熱処理には、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、抵抗加
熱炉、マイクロ波加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ  
Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  
Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。この加熱処理で、単結晶半
導体層１１２が貼り付けられた支持基板１００の温度が５５０℃以上６５０℃以下の範囲
に上昇させることが好ましい。
【００４５】
単結晶半導体層１１２は、上記工程後にＣＭＰ等を用いて、平坦化及び薄膜化されること
が好ましい。例えば、単結晶半導体基板の所定の深さに、水素、ヘリウムに代表される不
活性ガス、又はフッ素に代表されるハロゲンのイオンを注入し、その後熱処理を行って表
層の単結晶シリコン層を剥離するイオン注入剥離法で形成することができる。また、ポー
ラスシリコン上に単結晶シリコンをエピタキシャル成長させ、ポーラスシリコン層をウオ
ータージェットで劈開して剥離する方法を適用しても良い。単結晶半導体層１１２の厚さ
は５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍである。なお、本発明はこ
れに限定されず、単結晶半導体層１１２の平坦化及び薄膜化は逆スパッタリング法にて行
ってもよい。更には、ＣＭＰと逆スパッタリング法を併用して平坦化及び薄膜化を行って
もよい。
【００４６】
図２（Ａ）は、こうして単結晶半導体層１１２が平坦化及び薄膜化された単結晶半導体層
１１２ａを有するＳＯＩ基板のうち、素子が形成される領域を表している。まず、ＳＯＩ
基板の単結晶半導体層１１２ａを所望の形状となるようパターンを形成する（図２（Ｂ）
を参照）。パターンの形成にはレジストマスクを用いる。所望のパターンを有するレジス
トマスクが形成された状態で、単結晶半導体層１１２ａをエッチングし、島状単結晶半導
体層１１３を形成する。このときのエッチング条件は、島状単結晶半導体層１１３に対す
るエッチングレートが高く、絶縁層１１１に対するエッチングレートの低い条件とすれば
よく、ドライエッチング又はウエットエッチングのいずれかを選択する。
【００４７】
次に、第１のゲート絶縁膜１１５、第１のゲート電極層１２２及びサイドウォール１２４
を順次形成し、島状単結晶半導体層１１３にソース領域又はドレイン領域１１３ｂ、及び
ＬＤＤ領域１１３ｃを形成する（図２（Ｃ）を参照）。
【００４８】
第１のゲート絶縁膜１１５は、酸化シリコン、窒化シリコン、酸化窒化シリコン又は窒化
酸化シリコン等により形成する。形成には、ＣＶＤ法、スパッタリング法、プラズマＣＶ
Ｄ法等を用いればよい。膜厚は、５ｎｍ以上２００ｎｍ以下とする。なお、第１のゲート
絶縁膜１１５は、図示する構造に限定されず、全面に形成されていても良い。
【００４９】
第１のゲート電極層１２２は、ＣＶＤ法、スパッタリング法又は液滴吐出法等を用いて形
成することができる。第１のゲート電極層１２２は、タンタル、タングステン、チタン、
モリブデン、から選ばれた元素又は前記元素を主成分とする合金材料若しくは化合物材料
で形成すればよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表さ
れる半導体層を用いてもよい。また、単層でも積層でもよい。例えば、窒化チタン膜とモ
リブデン膜から構成される２層の積層構造又は膜厚５０ｎｍのタングステン膜と膜厚５０
０ｎｍのアルミニウムとシリコンの合金膜と膜厚３０ｎｍの窒化チタン膜を積層した３層
の積層構造としてもよい。
【００５０】
第１のゲート電極層１２２の側面にはサイドウォール１２４を設ける。サイドウォール１
２４は、絶縁膜を全面に形成し、選択的にエッチングすることにより行う。なお、絶縁膜
種は第１のゲート絶縁膜１１５と同様である。
【００５１】
ソース領域又はドレイン領域１２６、及びＬＤＤ領域１２８は、一導電型の不純物元素を
添加することにより形成する。ソース領域又はドレイン領域１２６は一導電型の不純物が
高濃度に導入された高濃度不純物領域であり、ＬＤＤ領域１２８は一導電型の不純物が低
濃度に導入された高濃度不純物領域である。濃度の異なる領域を作り分けるためには、低
濃度不純物領域を、絶縁膜を介したドープにより形成し、高濃度不純物領域をベアドープ
により形成すればよい。または、低濃度不純物領域及び高濃度不純物領域の双方に低濃度
に不純物を導入し、その後、高濃度不純物領域にのみ不純物を高濃度に導入してもよい。
なお、ＬＤＤ領域とは半導体層が多結晶シリコン膜により形成されているＴＦＴにおいて
、信頼性の向上を目的として形成される領域である。半導体層が多結晶シリコンであるＴ
ＦＴにおいてオフ電流を抑えることは重要であり、特に、画素回路などのアナログスイッ
チとして用いる場合には十分に低いオフ電流が要求される。しかし、ドレイン接合部の逆
バイアス強電界により、オフ時にも欠陥を介するリーク電流が存在する。ＬＤＤ領域によ
り、ドレイン端近傍の電界を緩和するため、オフ電流を低減させることができる。また、
ドレイン接合部の逆バイアス電界をチャネル形成領域とＬＤＤ領域の接合部と、ＬＤＤ領
域とドレイン領域の接合部とに分散させることができ、電界が緩和されるため、リーク電
流が低減される。
【００５２】
上記不純物は、この時点で活性化を行う場合、基板もしくは素子に損傷を来たさない条件
範囲内にて熱処理することが好ましい。本実施の形態においてはこの時点では活性化のた
めの熱処理を行わない。
【００５３】
次に、絶縁膜１３０を形成し、所望の位置に開口部を形成する。絶縁膜１３０に設けられ
た開口部を介して、島状単結晶半導体層１１３のソース領域及びドレイン領域に接続され
るように、ソース電極及びドレイン電極となる第１の配線層１２０を形成する。第１の配
線層１２０は耐熱性を有する材料を用い、第１のゲート電極層同様、タンタル、タングス
テン、チタン、モリブデンから選ばれた元素又は前記元素を主成分とする合金材料若しく
は化合物材料で形成すればよい。
【００５４】
このように、第１のゲート電極層１２２、第１の配線層１２０は、５５０℃以上６５０℃
以下の範囲の熱処理に耐えられる材料を用いることが好ましい。
【００５５】
以上の工程にて第１の単結晶半導体素子層１６５が形成される。次に、支持基板に第２の
単結晶半導体素子層を形成する。
【００５６】
第１の配線層１２０を形成した後、絶縁膜１３４を形成する（図２（Ｄ）を参照）。絶縁
膜１３４は平滑面を有し親水性表面を形成する。該絶縁層としては、酸化シリコン膜を用
いることができる。酸化シリコン膜としては有機シランガスを用いて化学気相成長法によ
り作製される酸化シリコン膜が好ましい。その他に、シランガスを用いて化学気相成長法
により作製される酸化シリコン膜を適用することもできる。
【００５７】
有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、トリ
メチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシラン（化学式Ｓｉ（ＣＨ
３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテ
トラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシ
ラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）
２）３）等のシリコン含有化合物を用いることができる。なお、原料ガスに有機シランを
用いて化学気相成長法により酸化シリコン層を形成する場合、酸素を付与するガスを混合
させることが好ましい。酸素を付与するガスとしては、酸素、亜酸化窒素、二酸化窒素等
を用いることができる。さらに、アルゴン、ヘリウム、窒素又は水素等の不活性ガスを混
合させてもよい。
【００５８】
絶縁膜１３４には平坦化処理を行ってもよい。平坦化処理としては、研磨処理やエッチン
グ処理を行えばよく、勿論、研磨処理及びエッチング処理を両方行ってもよい。研磨処理
としては、化学的機械研磨（ＣＭＰ）法や液体ジェット研磨法を用いることができる。エ
ッチング処理としては、ウエットエッチング、ドライエッチング、またはその両方を適宜
用いることができる。
【００５９】
そして、絶縁膜１３４上に、上記のように脆化領域が形成された、別の単結晶半導体基板
を貼り合わせ、加熱処理を行い、脆化領域で剥離を生じさせて、単結晶半導体基板から単
結晶半導体層を分離する（図３（Ａ）を参照）。
【００６０】
こうして分離され、支持基板に形成された第２の単結晶半導体層から、上記と同様に第２
の単結晶半導体素子層１６６を形成する。図３（Ｂ）ではサイドウォールを形成せず、シ
ングルドレイン形状のトランジスタを形成している。この場合、第２の単結晶半導体層形
成、第２のゲート絶縁膜形成、第２のゲート電極層形成、不純物添加形成という工程を経
れば良い。尚、ここでは第１の単結晶半導体素子層１６５では工程が長くてもリーク電流
の少ないアナログ演算素子を形成し、第２の単結晶半導体素子層１６６ではデジタル演算
素子を短縮した工程で作製するように、目的と生産性を考慮した構造を示している。本実
施の形態では単結晶半導体素子層を２層としたが、３層以上とするときも上記のように工
程を最適化する。
【００６１】
第２の単結晶半導体素子層１６６中の素子配置において、基板面内のトランジスタの半導
体接合界面領域は、支持基板側から、すなわち基板の素子が形成されていない面からレー
ザ１２３を直接照射し加熱することができるよう配置する。但し設計上止むを得ない場合
、第１の島状単結晶半導体層と第２の島状単結晶半導体層とが一部重なって積層してもよ
い。このとき少なくとも前記第２の単結晶半導体素子層１６６におけるトランジスタの半
導体接合界面領域は、前記第１の単結晶半導体素子層１６５におけるトランジスタ、及び
前記配線と重ならずに配置される。
【００６２】
第２の単結晶半導体素子層１６６が形成された後、支持基板側からレーザ１２３を照射す
ることで、第１の単結晶半導体素子層１６５におけるソース領域、ドレイン領域の活性化
と、第２の単結晶半導体素子層１６６におけるソース領域、ドレイン領域の活性化とを同
時に行う。
【００６３】
レーザ照射には、連続発振型のレーザビーム（連続発振レーザまたはＣＷレーザ）やパル
ス発振型のレーザビーム（パルスレーザ）を用いることができる。レーザビームとしては
、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４
レーザ、ＹＬＦレーザ、ＹＡ１Ｏ３レーザ、ガラスレーザ、ルビーレーザ、アレキサンド
ライトレーザ、Ｔｉ：サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種ま
たは複数種から発振されるものを用いることができる。このようなレーザビームの基本波
と、当該基本波の第２高調波から第４高調波といった高調波のレーザビームのいずれかを
照射する。高調波には、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５
３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。
【００６４】
なお、基本波の連続発振レーザと高調波の連続発振レーザとを照射するようにしてもよい
し、基本波の連続発振レーザと高調波のパルスレーザとを照射するようにしてもよい。複
数のレーザ光を照射することにより、広範囲のエネルギー領域を補うことができる。
【００６５】
その後、配線層１７２を形成する。後の工程の処理温度上限により、前記配線層１７２は
、アルミニウムやアルミニウム合金等、耐熱性の低い材料を用いても良い。すなわちＰＶ
Ｄ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成
することができる。また、印刷法、電解メッキ法等により、所定の場所に選択的にソース
電極層又はドレイン電極層を形成することができる。更にはリフロー法、ダマシン法を用
いても良い。ソース電極層又はドレイン電極層の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ
、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の
金属等を用いて形成すればよい。また透光性の材料も用いることができる。
【００６６】
この配線層１７２によって、第１の単結晶半導体素子層１６５と第２の単結晶半導体素子
層１６６とは電気的に接続する。下層の単結晶半導体層と上層の単結晶半導体層との一部
が重なり積層される場合、配線層１７２は上層の単結晶半導体層を貫通して下層の単結晶
半導体層と接して形成されてもよい。上記で説明されるような積層可能な層が重なり合う
ように密に積層されると、より高集積化された半導体装置とすることができる。
【００６７】
図３は単結晶半導体素子層が２層積層された構造を示すが、３層以上の積層構造としても
よい。複数の単結晶半導体素子は基板上に設けられた絶縁層と単結晶半導体層を接合する
ことによって、積層することができる。この場合、複数の単結晶半導体素子層を形成した
後、レーザ１２３による熱処理及び耐熱性の低い配線の形成を行う。
【００６８】
多層構造の例として３層の単結晶半導体素子層を積層する例を図４（Ａ）、図４（Ｂ）に
示す。図４（Ａ）、図４（Ｂ）の半導体装置は、支持基板１００側より、第１の単結晶半
導体素子層１６５、第２の単結晶半導体素子層１６６、第３の単結晶半導体素子層１６７
の積層構造を有している。第１の単結晶半導体素子層１６５、第２の単結晶半導体素子層
１６６、及び第３の単結晶半導体素子層１６７は、３層を貫通する配線層１７３によって
電気的に接続されている。配線層を形成するコンタクトホールが多層の積層構造にわたっ
て形成される場合、コンタクトホールの側面がテーパー角度を複数有する場合がある。例
えば、エッチング工程を複数の段階にわけてエッチングガスを変えて行う場合、そのエッ
チング条件によって開口のテーパー角や径などの形状が異なる場合がある。
【００６９】
図４（Ａ）のように、所望の全ての単結晶半導体素子が支持基板側からレーザ照射可能な
配置の場合、第１の単結晶半導体素子層１６５、第２の単結晶半導体素子層１６６、第３
の単結晶半導体素子層１６７の構造が形成された後にレーザ１２３を照射すればよい。こ
のとき配線１２０、配線１７２は、支持基板上に単結晶半導体層を形成するために必要な
５５０℃以上６５０℃以下の範囲の熱処理に耐えられる材料を用いる。配線層１７３に、
耐熱性の比較的低いＡｌ等の材料を用いる場合は、配線１７３の形成前にレーザ１２３を
照射し、その後配線層１７３を形成する。
【００７０】
一方図４（Ｂ）で示されるように、島状単結晶半導体層のソース領域、ドレイン領域のう
ちチャネル領域との界面領域が基板側からレーザ照射処理が行えないような、単結晶半導
体素子１７５を例とする素子が形成される場合、支持基板の素子が形成されている面とは
反対側の面よりレーザ照射処理した後、配線１７３の形成前にレーザ１２３を支持基板の
表面すなわち素子が形成されている面より照射し、その後配線層１７３を形成する。この
ように３層構造に限らず、多層の積層構造を有し、支持基板側から所望の全ての単結晶半
導体層中の不純物をレーザ処理により加熱できない場合、レーザ処理による活性化は、支
持基板側からの処理に加え、支持基板表面側すなわち素子層側からの処理を行っても良い
。このとき、支持基板に近い側の単結晶半導体素子層は支持基板側からレーザ処理し、支
持基板より遠い側の単結晶半導体素子層は、素子層側からレーザ照射を行う。素子層側か
らレーザ照射を行う場合、ゲート配線の下の単結晶半導体層は熱処理されにくいため、レ
ーザ照射条件及び素子構造の最適化を行う必要がある。
【００７１】
上記ではＬＤＤ領域を形成するトランジスタを有する単結晶半導体素子の例を示したが、
従来技術にて作製可能なＬＤＤ領域の形成されない構造で、さらにゲート配線の下の単結
晶半導体層を熱処理する必要のない、チャネル領域に不純物が添加されていないとき、支
持基板表面側すなわち素子層側からのみレーザ照射処理を行っても良い。このとき、支持
基板として光透過性のものを必ずしも用いる必要は無い。
【００７２】
このように熱処理工程を減らすことができるため、素子を熱処理することによる形状不良
による電気的不良などを軽減し、信頼性の高い半導体装置を作製することができる。
【００７３】
本発明の半導体装置は、トランジスタにシリサイドを設けても良い。そのためにはゲート
電極層を形成後、先ずサイドウォール、次いでゲート電極層上に導電膜を形成する。導電
膜の材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデ
ン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル
（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラ
ジウム（Ｐｄ）等を有する膜をスパッタリング法等の手法により成膜する。次に、加熱処
理、ＧＲＴＡ法、ＬＲＴＡ法等により、露出されたソース領域及びドレイン領域の半導体
層中の珪素と上記導電膜とを反応させて、シリサイドを形成する。このようにシリサイド
が形成されることにより、第２の単結晶半導体素子のうち一部のソース領域、ドレイン領
域にあたる部分を、平面上で第１のゲート電極あるいは第１の配線、と重なる配置として
集積度を向上させることができ、支持基板側からレーザ活性化が成され前記第２の単結晶
半導体素子のうち一部が活性化されなくても、活性化の成されないソース領域、ドレイン
領域の抵抗上昇を抑えることができる。
【００７４】
本発明の半導体装置は、３次元的に単結晶半導体素子を積層し高集積化した構造を有する
。また本発明の半導体装置は、レーザ処理工程を減らすことにより、より高い歩留まりを
達成することができる。単結晶半導体素子としては電界効果トランジスタはもちろん、単
結晶半導体層を用いる記憶素子なども適用することができ、多用途に渡って要求される機
能を満たす半導体装置を作製し、提供することができる。
【００７５】
（実施の形態２）
本実施の形態では、実施の形態１を参照し作製可能な、支持基板側から素子をレーザ熱処
理にて活性化できる、素子配置例を示す。
【００７６】
本実施の形態では、昇圧回路を積層する例を説明する。昇圧回路はＣＣＤ、有機ＥＬ、低
温ポリシリコン液晶、白色発光ダイオード、ＲＦ回路、多電源システムなど多くの目的で
用いられている。例えば、フラッシュメモリ等の半導体装置における低電圧化に伴い、デ
ータの書き込みや消去に必要な高電圧を得るために電源電圧の昇圧が行われている。近年
、半導体装置の集積回路の高集積化に伴い、小面積で効率がよく、高電圧を発生する昇圧
回路が多くの分野で期待されている。
【００７７】
本実施の形態で示す半導体装置は、２つの導電膜間に絶縁膜が設けられた容量素子と、薄
膜トランジスタ型の容量素子を用いて構成された昇圧回路を有する。薄膜トランジスタ型
の容量素子は、第１の電極がＴＦＴのチャネル形成領域を構成する単結晶半導体層に対応
する単結晶半導体層で設けられ、絶縁膜がＴＦＴのゲート絶縁膜に対応する絶縁膜で設け
られ、第２の電極がＴＦＴのゲート電極に対応する導電膜で設けられた容量素子をいい、
半導体装置において他の集積回路に設けられるスイッチ等として機能するＴＦＴと同一の
工程で形成される。
【００７８】
本実施の形態で示す半導体装置における昇圧回路は、２つの導電膜間に絶縁膜が設けられ
た容量素子（両極性）と、少なくとも一方の電極が単結晶半導体層で設けられた薄膜トラ
ンジスタ型の容量素子（単極性）の２つが組み合わされて構成されている。ここでは、第
１の入力端部１０１と、第２の入力端部１０２と、出力端部１０３と、第１の容量素子２
０５＿１〜第ｎの容量素子２０５＿ｎと、第１のダイオード１０４＿１〜第ｎのダイオー
ド１０４＿ｎと、インバータ１０６とを有している。第１のダイオード１０４＿１〜第ｎ
のダイオード１０４＿ｎは、直列に接続され、第１の入力端部１０１から出力端部１０３
へ整流作用をもつ整流素子である。ここでは、第１の入力端部１０１は、第１のダイオー
ド１０４＿１の一方の電極に接続され、第１のダイオード１０４＿１の他方の電極は第２
のダイオード１０４＿２の一方の電極及び第１の容量素子２０５＿１の一方の電極に接続
されている（図５参照）。
【００７９】
また、図５に示した構成において、薄膜トランジスタ型の容量素子は、一方の電極（第１
の電極）を単結晶半導体層で設け他方の電極（第２の電極）を導電膜で設けた構成とする
。具体的には、第１の電極を他の集積回路等に設けるＴＦＴのチャネル形成領域を構成す
る単結晶半導体層に対応する単結晶半導体層で設け、第２の電極をＴＦＴのゲート電極に
対応する導電膜で設け、絶縁膜をＴＦＴのゲート絶縁膜に対応する絶縁膜で設ける。その
ため、単結晶半導体層に不純物元素を導入する工程が不要となるため、作製工程を簡略化
することができる。
【００８０】
第２の入力端部１０２は、第１の配線１０７ａと第２の配線１０７ｂに接続されている。
第１の配線１０７ａは、第１の容量素子２０５＿１、第３の容量素子２０５＿３等の奇数
段の容量素子の他方の電極にそれぞれ接続されている。また、第２の配線１０７ｂは、第
２の容量素子２０５＿２、第４の容量素子２０５＿４等の偶数段の容量素子の他方の電極
にそれぞれ接続されている。
【００８１】
第１の入力端部１０１には、所定の電圧（例えば、電源電圧）が入力され、出力端部１０
３から昇圧された電圧が出力される。また、第２の入力端部１０２には、クロック信号が
入力され、インバータ１０６により第１の配線１０７ａと第２の配線１０７ｂにそれぞれ
反転した信号（「ハイ（Ｈｉｇｈ）」又は「ロウ（Ｌｏｗ）」）がそれぞれ入力される。
従って、一定期間毎に、第１の配線１０７ａに接続された奇数段の容量素子（第１の容量
素子２０５＿１、第３の容量素子２０５＿３等）の他方の電極と、第２の配線１０７ｂに
接続された偶数段の容量素子（第２の容量素子２０５＿２、第４の容量素子２０５＿４等
）の他方の電極に、それぞれハイ、ロウが印加される。
【００８２】
本実施の形態の半導体装置の昇圧回路の動作について図５を用いて簡単に説明する。
【００８３】
ここに示す昇圧回路はｎ個のダイオード１０４＿１〜１０４＿ｎと容量素子２０５＿１〜
２０５＿ｎと、インバータ１０６から構成され、クロック信号を入力することにより、入
力電圧をＶＩＮ、ダイオードの順方向電圧をＶＦとしたときに出力は（ＶＩＮ−ＶＦ）×
ｎの電圧を得ることができるというものである。クロック信号は第２の入力端部１０２を
通して、２０５＿１、２０５＿３の一端へ、インバータ１０６によって反転させた信号を
２０５＿２の一端へ入力される。ダイオード１０４＿２から見たアノードをＡ、カソード
をＢとする。クロック信号およびその反転信号によりアノードＡおよびカソードＢにそれ
ぞれ電荷が供給される。そしてアノードＡとカソードＢの電位差がダイオードの順方向電
圧ＶＦを超えたときに電流が流れ、カソード側を昇圧する。このとき上昇する電圧は（Ｖ
ＩＮ−ＶＦ）となる。回路が直列に複数接続されている場合、一段進むたびに出力電圧が
（ＶＩＮ−ＶＦ）分だけ上昇する。図５の場合はｎ段直列に接続されているため出力は（
ＶＩＮ−ＶＦ）×ｎ分上昇することになる。このようにして図５の回路は昇圧回路として
働く。
【００８４】
次に、本発明の半導体装置の昇圧回路の具体的な構成について図６、図７を用いて説明す
る。なお、図６は半導体装置の昇圧回路の上面図の模式図であり、図７は図６におけるＡ
１−Ａ２間及びＢ１−Ｂ２間の断面図の模式図である。図６、図７では、上記図５のダイ
オードをダイオード接続の薄膜トランジスタで設けた場合を示している。
【００８５】
図６、図７に示す半導体装置は、支持基板１００上に絶縁層１１１を介して島状単結晶半
導体層１１３、１１４と当該島状単結晶半導体層１１３、１１４の上方にゲート絶縁膜１
１５を介して設けられたゲート電極層１１７、１１８と、ゲート絶縁膜１１５上に設けら
れた第１の導電膜２１８と、ゲート絶縁膜１１５とゲート電極層１１７、１１８を覆って
設けられた絶縁膜１１９と、当該絶縁膜１１９上に設けられた導電膜１２０ａ、１２０ｂ
、１２１ａ、１２１ｂ及び第２の導電膜２３１とを有している。また、ｎ個のダイオード
１０４＿１〜１０４＿ｎは、島状単結晶半導体層１１３＿１〜１１３＿ｎを有し、容量素
子２０５＿１〜２０５＿ｎは、島状単結晶半導体層１１４＿１〜１１４＿ｎを有する。
【００８６】
本実施の形態において、島状単結晶半導体層１１３と島状単結晶半導体層１１４とを機能
的に区別して記しているが、これらは膜構造において同等である。またゲート電極層１１
７と、ゲート電極層１１８と、第１の導電膜２１８とを機能的に区別して記しているが、
これらは膜構造において同等である。また導電膜１２０ａ、１２０ｂ、１２１ａ、１２１
ｂ及び第２の導電膜２３１を機能的に区別して記しているが、これらは膜構造において同
等である。ここでは実施の形態１に示される第２の単結晶半導体素子層１６６と同様、Ｌ
ＤＤ領域を形成しないシングルドレイン構造として各素子を形成する。第１の配線１０７
ａと第２の配線１０７ｂは、実施の形態１に示される膜構造において第１の配線層１２０
と同様に形成することができる。
【００８７】
島状単結晶半導体層１１３は、ゲート電極層１１７の下方に設けられたチャネル形成領域
１１３ａと、チャネル形成領域１１３ａにより離間して設けられた不純物領域１１３ｂを
有しており、離間して設けられた不純物領域１１３ｂに導電膜１２０ａ、１２０ｂが電気
的に接続されている。また、離間して設けられた不純物領域１１３ｂをソース領域又はド
レイン領域といい、導電膜１２０ａ、１２０ｂをソース電極又はドレイン電極ということ
がある。
【００８８】
島状単結晶半導体層１１３、ゲート絶縁膜１１５及びゲート電極として機能するゲート電
極層１１７から構成される薄膜トランジスタは、ゲート電極層１１７とソース電極又はド
レイン電極として機能する導電膜１２０ａとが電気的に接続されており、ダイオードとし
て機能する。また、導電膜１２０ａは図５における第１のダイオード１０４＿１の一方の
電極に相当し、導電膜１２０ｂは第１のダイオード１０４＿１の他方の電極に相当する。
【００８９】
島状単結晶半導体層１１４は、ゲート電極層１１８の下方に設けられた領域１１４ａと、
領域１１４ａにより離間して設けられた不純物領域１１４ｂを有しており、離間して設け
られた不純物領域１１４ｂに導電膜１２１ｂが電気的に接続されている。また、離間して
設けられた不純物領域１１４ｂは、島状単結晶半導体層１１３のソース領域又はドレイン
領域として機能する不純物領域１１３ｂと同時に設けられる。
【００９０】
また、島状単結晶半導体層１１４において、領域１１４ａは島状単結晶半導体層１１３の
チャネル形成領域１１３ａと同様に形成される。従って、領域１１４ａとチャネル形成領
域１１３ａに含まれる不純物元素は略同一となっている。
【００９１】
なお、島状単結晶半導体層１１４、ゲート絶縁膜１１５及びゲート電極層１１８から構成
される薄膜トランジスタ型の容量素子は、離間して設けられた不純物領域１１４ｂに接続
する導電膜１２１ｂが共通に設けられている。また、島状単結晶半導体層１１４は図５に
おける第２の容量素子２０５＿２〜第ｎの容量素子２０５＿ｎの第１の電極に相当し、ゲ
ート電極層１１８は図５における第２の容量素子２０５＿２〜第ｎの容量素子２０５＿ｎ
の第２の電極に相当する。また、島状単結晶半導体層１１４の不純物領域１１４ｂは、導
電膜１２１ｂを介して第２の配線１０７ｂと電気的に接続されている。
【００９２】
また、第１の容量素子２０５＿１は、第１の導電膜２１８と絶縁膜１１９と第２の導電膜
２３１で設けることができる。第１の導電膜２１８は、ゲート電極層１１７、ゲート電極
層１１８と同一の材料で設け、第２の導電膜２３１は、導電膜１２０ａ、１２０ｂ、１２
１ｂと同一の材料で設けることができる。
【００９３】
以上のような構成の昇圧回路を第１の単結晶半導体素子層１６５に設け、さらに同じ構成
の昇圧回路を第２の単結晶半導体素子層１６６に設ける例を図８、図９、図１０を用いて
示す。
【００９４】
図８のように、第１の単結晶半導体素子層１６５における第１の容量素子２０５＿１〜第
ｎの容量素子２０５＿ｎと同等の回路を、第２の単結晶半導体素子層１６６では、第１の
容量素子２０６＿１〜第ｎの容量素子２０６＿ｎとして形成する。また第１の単結晶半導
体素子層１６５における第１のダイオード１０４＿１〜第ｎのダイオード１０４＿ｎを、
第１のダイオード１０５＿１〜第ｎのダイオード１０５＿ｎとして形成する。また、ｎ個
のダイオード１０５＿１〜１０５＿ｎは、島状単結晶半導体層１６３＿１〜１６３＿ｎを
有し、容量素子２０６＿１〜２０６＿ｎは、島状単結晶半導体層１６４＿１〜１６４＿ｎ
を有する。また、第１の配線１０７ａ、第２の配線１０７ｂと同等の層を、第２の単結晶
半導体素子層１６６では、第１の配線１０８ａ、第２の配線１０８ｂとして形成する。
【００９５】
このときの第２の単結晶半導体素子層１６６の配置例を図９に示す。島状単結晶半導体層
１６３＿１〜１６３＿ｎ、及び島状単結晶半導体層１６４＿１〜１６４＿ｎは、第１の単
結晶半導体素子層１６５の、導電膜、島状単結晶半導体素子層と重なっていないことが示
される。尚、図９には、第２の単結晶半導体素子層１６６中のゲート電極層、ソース電極
又はドレイン電極として機能する導電膜は、図８に示される昇圧回路として機能すること
ができれば自由な配置が可能であり、図示していない。また図１０は図９におけるＢ３−
Ｂ４間の断面図の模式図である。このような配置をすることで、実施の形態１での図３（
Ｂ）あるいは図４（Ａ）で示されるように、支持基板の素子が形成されている面とは反対
側の面よりレーザ照射処理し、図９中に示される所望の全ての島状単結晶半導体層中の不
純物を活性化することができる。
【００９６】
本実施の形態において、チャネルドープもＬＤＤ構造も無く、すなわち第１の島状単結晶
半導体層と、第２の島状単結晶半導体層とは各ゲート電極層と支持基板とに挟まれた領域
の単結晶半導体層中の不純物の活性化は不要である場合、島状単結晶半導体層１１３＿１
〜１１３＿ｎ、及び島状単結晶半導体層１１４＿１〜１１４＿ｎが、第２の単結晶半導体
素子層１６６の、導電膜、島状単結晶半導体素子層と重なっていないような配置をするこ
とで、基板表面すなわち素子が形成された面からレーザ照射して活性化することも可能で
ある。
【００９７】
（実施の形態３）
本実施の形態では、より高集積化、及び小型化を付与することを目的とした半導体装置の
例について説明する。詳しくは半導体装置の一例として、マイクロプロセッサ及び非接触
でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について説明す
る。
【００９８】
図１１は半導体装置の一例として、マイクロプロセッサ５００の一例を示す。このマイク
ロプロセッサ５００は、上記実施の形態に係る半導体装置により製造されるものである。
このマイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ
ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅ
ｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部
５０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉ
ｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制
御部５０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８
（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ（ＲＯＭ）５０９、及びメモリインターフェー
ス５１０（ＲＯＭ  Ｉ／Ｆ）を有している。
【００９９】
バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命
令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部
５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部
５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デ
コードされた命令に基づき各種制御を行う。具体的に演算回路制御部５０２は、演算回路
５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイク
ロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み
要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部５０７は、レジ
スタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０
６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路
制御部５０２、命令解析部５０３、割り込み制御部５０４、レジスタ制御部５０７の動作
のタイミングを制御する信号を生成する。例えばタイミング制御部５０５は、基準クロッ
ク信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備え
ており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図１１に示すマイクロ
プロセッサ５００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によ
って多種多様な構成を備えることができる。
【０１００】
マイクロプロセッサ５００において、演算回路５０１及び演算回路用制御部５０２は単結
晶半導体素子層５５１に形成されており、レジスタ５０６及びレジスタ制御部５０７は単
結晶半導体素子層５５２に形成されており、命令解析部５０３、割り込み制御部５０４、
タイミング制御部５０５、及びバスインターフェース５０８は単結晶半導体素子層５５３
に形成されており、ＲＯＭ５０９及びＲＯＭインターフェース５１０は単結晶半導体素子
層５５４に形成されている。本発明を用いて、形成された単結晶半導体素子層５５１、単
結晶半導体素子層５５２、単結晶半導体素子層５５３、及び単結晶半導体素子層５５４が
多層構造に積層され、積層を貫通する配線層によって電気的に接続されている。
【０１０１】
それぞれ他基板に別工程によって作製された単結晶半導体素子層を積層して集積化するた
め、他層の単結晶半導体素子層の作製条件に影響を受けず、最適化された条件（材料、膜
厚及び素子構造）でそれぞれ特性の高い単結晶半導体素子層を形成することができる。従
って、複数の単結晶半導体素子の多層構造を有する半導体装置も高性能化することができ
る。
【０１０２】
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例に
ついて図１２を参照して説明する。図１２は無線通信により外部装置と信号の送受信を行
って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ５
１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５
１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リ
セット回路５１７、発振回路５１８、復調回路５１９と、変調回路５２０を有している。
デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロック
コントローラ５２３、インターフェース５２４、中央処理ユニット５２５、ランダムアク
セスメモリ５２６、読み出し専用メモリ５２７を有している。
【０１０３】
このような構成のＲＦＣＰＵ５１１の動作は以下の通りである。アンテナ５２８が受信し
た信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経
て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層
コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９はＲＦＣ
ＰＵ５１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ５１１を構成する
絶縁表面を有する基板に取り付けられていれば良い。
【０１０４】
リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。
例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振
回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周
波数とデューティー比を変更する。ローパスフィルタで形成される復調回路５１９は、例
えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路５２０は、
送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路
５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている
。クロックコントローラ５２３は、電源電圧又は中央処理ユニット５２５における消費電
流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成して
いる。電源電圧の監視は電源管理回路５３０が行っている。
【０１０５】
アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後
、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンド
は制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記
憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、
中央処理ユニット５２５への演算命令などが含まれている。中央処理ユニット５２５は、
インターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５
２６、制御レジスタ５２２にアクセスする。インターフェース５２４は、中央処理ユニッ
ト５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ
５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有してい
る。
【０１０６】
中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティ
ングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採
用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的
に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式で
は、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユニ
ット５２５が実行する方式を適用することができる。
【０１０７】
ＲＦＣＰＵ５１１において、共振回路５１４、定電圧回路５１６、整流回路５１５、復調
回路５１９、変調回路５２０、リセット回路５１７、発振回路５１８、電源管理回路５３
０、容量部５２９、及びアンテナ５２８は単結晶半導体素子層５６１に形成されており、
ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、ＣＰ
Ｕインターフェース５２４、ＣＰＵ５２５、ＲＡＭ５２６、及びＲＯＭ５２７は単結晶半
導体素子層５６２に形成されている。本発明を用いて、単結晶半導体素子層５６１、及び
単結晶半導体素子層５６２が多層構造に積層され、積層を貫通する配線層によって電気的
に接続されている。
【０１０８】
上記回路は本発明の構成である単結晶半導体素子層をＳＯＩ技術を用いて２層以上積層す
ることにより、小型化することができる。また、単結晶半導体素子層のレーザ照射による
不純物の活性化処理回数を減らすことにより、歩留まり良く作製することができる。また
、レーザ照射による不純物の活性化処理回数を減らすことにより、工程数の低減に作用し
、前記半導体装置を生産性良く作製することができる。
【０１０９】
（実施の形態４）
本発明によりプロセッサ回路を有するチップ（以下、プロセッサチップ、無線チップ、無
線プロセッサ、無線メモリ、無線タグともよぶ）として機能する半導体装置を形成するこ
とができる。本発明の半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報
を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することがで
きる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類
、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び
電子機器等に設けて使用することができる。これらの例に関して図１３を用いて説明する
。
【０１１０】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するも
の（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、
プロセッサ回路を有するチップ１９０を設けることができる（図１３（Ａ）参照）。証書
類とは、運転免許証、住民票等を指し、プロセッサ回路を有するチップ１９１を設けるこ
とができる（図１３（Ｂ）参照）。身の回り品とは、鞄、眼鏡等を指し、プロセッサ回路
を有するチップ１９７を設けることができる（図１３（Ｃ）参照）。無記名債券類とは、
切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペット
ボトル等を指し、プロセッサ回路を有するチップ１９３を設けることができる（図１３（
Ｄ）参照）。書籍類とは、書物、本等を指し、プロセッサ回路を有するチップ１９４を設
けることができる（図１３（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等
を指、プロセッサ回路を有するチップ１９５を設けることができる（図１３（Ｆ）参照）
。乗物類とは、自転車等の車両、船舶等を指し、プロセッサ回路を有するチップ１９６を
設けることができる（図１３（Ｇ）参照）。食品類とは、食料品、飲料等を指す。衣類と
は、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類と
は、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶
表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯
電話等を指す。
【０１１１】
このような半導体装置の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設
ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有
機樹脂に埋め込めばよい。
【０１１２】
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機
器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率
化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止
することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別
を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋
め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん体温等の
健康状態を容易に管理することが可能となる。
【０１１３】
なお、本実施の形態は、上記実施の形態１乃至３と適宜組み合わせて実施することが可能
である。
【符号の説明】
【０１１４】
１１６  脆化領域 
【図１】
0005581411.tif 000002
【図２】
0005581411.tif 000003
【図３】
0005581411.tif 000004
【図４】
0005581411.tif 000005
【図５】
0005581411.tif 000006
【図６】
0005581411.tif 000007
【図７】
0005581411.tif 000008
【図８】
0005581411.tif 000009
【図９】
0005581411.tif 000010
【図１０】
0005581411.tif 000011
【図１１】
0005581411.tif 000012
【図１２】
0005581411.tif 000013
【図１３】
0005581411.tif 000014