(57)【特許請求の範囲】
【請求項１】
複数のダイナミックメモリセルを有するメモリコアと、
前記メモリセルをリフレッシュするためのリフレッシュ要求を周期的に生成するリフレッシュ生成部と、
チップイネーブル信号の活性化とともに供給される最初のアクセス要求および前記チップイネーブル信号の活性化中に供給される後続のアクセス要求に応答してアクセス動作を実行するとともに、前記チップイネーブル信号の活性化が前記リフレッシュ要求と競合するときに、リフレッシュ動作後に前記アクセス動作を実行するコア制御部と、
前記チップイネーブル信号の活性化が前記リフレッシュ要求と競合するときに、レイテンシ拡張信号を活性化し、前記チップイネーブル信号の非活性化に応答して前記レイテンシ拡張信号を非活性化するレイテンシ判定部と、
前記レイテンシ拡張信号を外部に出力するレイテンシ出力バッファと、
前記レイテンシ拡張信号の活性化中における前記最初のアクセス要求または前記後続のアクセス要求が読み出し要求である場合に前記読み出し要求から読み出しデータがデータ端子に転送されるまでの時間を示す読み出しレイテンシ、および前記レイテンシ拡張信号の活性化中における前記最初のアクセス要求または前記後続のアクセス要求が書き込み要求である場合に前記書き込み要求の供給から最初の書き込みデータが入力されるまでの時間を示す書き込みレイテンシを、前記レイテンシ拡張信号の非活性化中の読み出しレイテンシおよび書き込みレイテンシに比べて増加し、前記レイテンシ拡張信号の活性化中における前記最初のアクセス要求に対応する読み出しレイテンシおよび書き込みレイテンシと前記後続のアクセス要求に対応する読み出しレイテンシおよび書き込みレイテンシとの差を、前記レイテンシ拡張信号の非活性化中における前記最初のアクセス要求に対応する読み出しレイテンシおよび書き込みレイテンシと前記後続のアクセス要求に対応する読み出しレイテンシおよび書き込みレイテンシとの差と等しく設定するデータ制御部と
を備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記データ制御部は、
前記アクセス要求に応答してカウント動作し、カウンタ値が期待値に達したときにバーストクロック信号を出力するとともに、前記レイテンシ拡張信号が活性化されたときに前記期待値が増加されるバーストカウンタと、
前記読み出しデータおよび書き込みデータの少なくともいずれかを、前記バースト
クロック信号に同期して転送するデータレジスタと
を備えていることを特徴とする半導体メモリ。
【請求項３】
請求項１または請求項２記載の半導体メモリにおいて、
読み出しアクセス要求に応答して活性化され、前記読み出しアクセス要求に対応する読み出しデータが出力される前に非活性化されるウエイト信号を出力するウエイト制御部を備えていることを特徴とする半導体メモリ。
【請求項４】
請求項１記載の半導体メモリと、
前記半導体メモリのアクセスを制御するために前記アクセス要求を生成するメモリコントローラと
を備えたシステム。
【請求項５】
請求項４記載のシステムにおいて、
前記メモリコントローラは、
前記レイテンシ拡張信号の活性化中における前記アクセス要求が前記読み出し要求である場合に前記読み出し要求の出力から読み出しデータを受けるまでの時間を示すシステム読み出しレイテンシと、前記レイテンシ拡張信号の活性化中における前記アクセス要求が前記書き込み要求である場合に前記書き込み要求の出力から書き込みデータを出力するまでの時間を示すシステム書き込みレイテンシを、前記レイテンシ拡張信号の非活性化中に比べて増加するレイテンシ制御部を備えていることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ、および半導体メモリとメモリコントローラとを有するシステムに関する。
【背景技術】
【０００２】
携帯電話、ゲーム機器などの携帯機器は、画像処理データのような高速で大容量のデータを扱うようになってきている。この種の携帯機器では、例えば、大きなメモリ容量が必要なときにＳＤＲＡＭが使用され、中程度のメモリ容量あるいは小さいメモリ容量が必要なときに擬似ＳＲＡＭが使用される。
【０００３】
擬似ＳＲＡＭは、ＤＲＡＭのメモリセルとＳＲＡＭのインタフェースを有し、チップ内部でメモリセルのリフレッシュ動作を自動的に実行する。チップ内部で発生するリフレッシュ要求は、外部アクセス要求と非同期で発生する。このため、リフレッシュ要求に応答するリフレッシュ動作と外部アクセス要求に応答するアクセス動作が衝突するおそれがある。これを防止するために、リフレッシュ要求と外部アクセス要求との競合によりリフレッシュ動作が先に実行されるときに、アクセス動作の遅れをコントローラに通知するためにウエイト信号を出力する擬似ＳＲＡＭが提案されている（例えば、特許文献１−２参照）。
【０００４】
リフレッシュ要求と外部読み出し要求との競合によりリフレッシュ動作が先に実行されるとき、読み出しデータの出力タイミングは遅くなる。例えば、クロック同期式の擬似ＳＲＡＭのバースト読み出し動作では、リフレッシュ動作が先に実行されるときに読み出しレイテンシが増加する。読み出しレイテンシは、外部読み出し要求から読み出しデータの出力までのクロックサイクル数である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２８５２７１号公報
【特許文献２】特開２００７−１２２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の擬似ＳＲＡＭでは、チップを活性化するチップイネーブル信号の活性化中に１回の外部アクセス要求が擬似ＳＲＡＭに供給される。つまり、リフレッシュ要求と外部読み出し要求とが競合する擬似ＳＲＡＭのクロック同期モードにおいて、チップイネーブル信号の活性化中に複数回の外部アクセス要求が供給されるページ動作機能が付いた擬似ＳＲＡＭは提案されていない。
【０００７】
例えば、ページ読み出し動作において、最初の読み出しコマンドの直前にリフレッシュ要求が発生すると、読み出し動作はリフレッシュ動作の挿入により遅れる。これにより、読み出しレイテンシは増加し、擬似ＳＲＡＭをアクセスするコントローラは、次の読み出しコマンドの供給を遅らせる必要がある。一方、最初の読み出しコマンドの直前にリフレッシュ要求が発生しないとき、読み出しレイテンシは増加しない。このとき、次の読み出しコマンドの供給を遅らせる必要はない。次の読み出しコマンドの供給タイミングを、リフレッシュ要求の発生の有無に応じて調整する必要があるとき、コントローラの動作は複雑になる。コントローラ内での供給タイミングの調整に余裕がないと、誤ったタイミングでコントローラから擬似ＳＲＡＭに読み出しコマンドが供給され、擬似ＳＲＡＭは誤動作する。しかし、この問題は解決されていない。
【０００８】
本発明の目的は、ページ動作機能を有する擬似ＳＲＡＭの誤動作を防止することである。
【課題を解決するための手段】
【０００９】
本発明の一形態における半導体メモリは、複数のダイナミックメモリセルを有するメモリコアと、メモリセルをリフレッシュするためのリフレッシュ要求を周期的に生成するリフレッシュ生成部と、チップイネーブル信号の活性化とともに供給される最初のアクセス要求およびチップイネーブル信号の活性化中に供給される後続のアクセス要求に応答してアクセス動作を実行するとともに、チップイネーブル信号の活性化がリフレッシュ要求と競合するときに、リフレッシュ動作後にアクセス動作を実行するコア制御部と、チップイネーブル信号の活性化がリフレッシュ要求と競合するときに、レイテンシ拡張信号を活性化し、チップイネーブル信号の非活性化に応答してレイテンシ拡張信号を非活性化するレイテンシ判定部と、レイテンシ拡張信号を外部に出力するレイテンシ出力バッファと、レイテンシ拡張信号の活性化中における最初のアクセス要求または後続のアクセス要求から読み出しデータがデータ端子に転送されるまでの時間を示す読み出しレイテンシを、レイテンシ拡張信号の非活性化中の読み出しレイテンシに比べて増加し、レイテンシ拡張信号の活性化中における最初のアクセス要求に対応する読み出しレイテンシと後続のアクセス要求に対応する読み出しレイテンシとの差を、レイテンシ拡張信号の非活性化中における最初のアクセス要求に対応する読み出しレイテンシと後続のアクセス要求に対応する読み出しレイテンシとの差と等しく設定するデータ制御部とを有する。
【発明の効果】
【００１０】
レイテンシ拡張信号を、チップイネーブル信号の活性化中に同じレベルに保持することで、リフレッシュ動作が挿入されるか否かに拘わらず、ページ動作中に読み出しレイテンシが変更されることを防止できる。したがって、リフレッシュ要求の挿入の有無に拘わらず、常に同じタイミングで後続のアクセス要求を供給できる。
【００１１】
さらに、リフレッシュ動作が挿入されるか否かに拘わらず、最初のアクセス要求に対応する読み出しレイテンシと後続のアクセス要求に対応する読み出しレイテンシとの差を等しくすることで、コマンドの供給タイミングをリフレッシュ動作の挿入の有無によらず同じにできる。
【００１２】
この結果、誤ったタイミングでコントローラから擬似ＳＲＡＭに後続のアクセス要求が供給されることを防止でき、半導体メモリの誤動作を防止できる。
【図面の簡単な説明】
【００１３】
【図１】一実施形態における半導体メモリの例を示している。
【図２】図１に示したコマンドデコーダの例を示している。
【図３】図１に示したバーストカウンタの動作を示している。
【図４】図１に示したＰＳＲＡＭが搭載されるシステムを示している。
【図５】図４に示したメモリコントローラの例を示している。
【図６】図５に示したレイテンシ判定部の動作を示している。
【図７】図１に示したＰＳＲＡＭの動作の例を示している。
【図８】図１に示したＰＳＲＡＭの動作の別の例を示している。
【図９】図１に示したＰＳＲＡＭの動作の別の例を示している。
【図１０】図１に示したＰＳＲＡＭの動作の別の例を示している。
【図１１】図１に示したＰＳＲＡＭの動作の別の例を示している。
【図１２】別の実施形態における半導体メモリの例を示している。
【図１３】図１２に示したＰＳＲＡＭの動作の例を示している。
【図１４】図１２に示したＰＳＲＡＭの動作の別の例を示している。
【図１５】図１２に示したＰＳＲＡＭの動作の別の例を示している。
【図１６】別の実施形態における半導体メモリの例を示している。
【図１７】図１６に示したＰＳＲＡＭの動作の例を示している。
【図１８】図１６に示したＰＳＲＡＭの動作の別の例を示している。
【図１９】別の実施形態における半導体メモリの例を示している。
【図２０】図４に示したメモリコントローラの例を示している。
【図２１】図２０に示したレイテンシ判定部の動作を示している。
【図２２】図１９に示したＰＳＲＡＭの動作の例を示している。
【図２３】図１９に示したＰＳＲＡＭの動作の別の例を示している。
【図２４】別の実施形態における半導体メモリの例を示している。
【図２５】図２４に示したＰＳＲＡＭの動作の例を示している。
【図２６】図２４に示したＰＳＲＡＭの動作の別の例を示している。
【図２７】別の実施形態における半導体メモリの例を示している。
【図２８】図２７に示したＰＳＲＡＭの動作の例を示している。
【図２９】図２７に示したＰＳＲＡＭの動作の別の例を示している。
【図３０】別の実施形態における半導体メモリの例を示している。
【図３１】図３０に示したＰＳＲＡＭの動作の例を示している。
【図３２】図３０に示したＰＳＲＡＭの動作の別の例を示している。
【発明を実施するための形態】
【００１４】
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付いている信号は、正論理を示している。先頭に”／”の付く信号は、負論理を示している。
【００１５】
図１は、一実施形態における半導体メモリの例を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。半導体メモリは、例えば、クロック同期式の擬似ＳＲＡＭ（以下、ＰＳＲＡＭ）である。ＰＳＲＡＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有する。
【００１６】
ＰＳＲＡＭは、クロック入力バッファ１０、コマンド入力バッファ１２、リフレッシュ生成部１４、コマンドデコーダ１６、レイテンシ判定部１８、レイテンシ出力バッファ２０、モードレジスタ２２、動作制御部２４、バーストカウンタ２６、アドレス入力バッファ２８、バーストアドレスカウンタ３０、アドレスラッチ３２、データ入力バッファ３４、データ出力バッファ３６およびメモリコアＣＯＲＥを有している。
【００１７】
クロック入力バッファ１０は、クロック信号ＣＬＫを受け、内部クロック信号ＩＣＬＫを出力する。内部クロック信号ＩＣＬＫは、クロックに同期して動作する回路に供給される。コマンド入力バッファ１２は、コマンド信号ＣＭＤ（アドレスバリッド信号／ＡＤＶ、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥ等）を内部クロック信号ＩＣＬＫに同期して受け、受けたコマンド信号ＣＭＤをコマンドデコーダ１６に出力する。リフレッシュ生成部１４は、図示しない発振器を有しており、リフレッシュ要求信号ＲＲＥＱＺ（リフレッシュ要求）を周期的に出力する。例えば、リフレッシュ要求信号ＲＲＥＱＺの生成周期は、１０マイクロ秒である。
【００１８】
コマンドデコーダ１６は、コマンド入力バッファ１２からのチップイネーブル信号ＣＥＺに応答して内部チップイネーブル信号ＩＣＥＺを出力し、リフレッシュ要求信号ＲＲＥＱＺに応答して内部リフレッシュ要求信号ＩＲＥＦＺを出力する。コマンドデコーダ１６は、アクセス要求（読み出しコマンドまたは書き込みコマンド）が供給されたときにロウ読み書き信号ＲＲＷＺを活性化する。コマンドデコーダ１６は、チップイネーブル信号／ＣＥの低レベル期間に読み出しコマンドまたは書き込みコマンドが供給されたときにコラム読み書き信号ＣＲＷＺを活性化する。
【００１９】
また、コマンドデコーダ１６は、チップイネーブル信号ＣＥＺとリフレッシュ要求信号ＲＲＥＱＺとの優先順を決めるためのアービタＡＲＢを有している。読み出しコマンド（読み出しアクセス要求）は、／ＡＤＶ信号および／ＣＥ信号の活性化中に／ＯＥ信号の低レベルにより認識される。書き込みコマンド（書き込みアクセス要求）は、／ＡＤＶ信号および／ＣＥ信号の活性化中に／ＷＥ信号の低レベルにより認識される。コマンドデコーダ１６は、読み出しコマンドまたは書き込みコマンドをリフレッシュ要求信号ＲＲＥＱＺより優先させるときに、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺを出力し、／ＣＥ信号が非活性化された後にリフレッシュ信号ＲＥＦＺを出力する。コマンドデコーダ１６は、リフレッシュ要求信号ＲＲＥＱＺを読み出しコマンドまたは書き込みコマンドより優先させるときに、リフレッシュ信号ＲＥＦＺを出力し、リフレッシュ動作の完了に応答して読み出し信号ＲＤＺまたは書き込み信号ＷＲＺを出力する。さらに、コマンドデコーダ１６は、コマンド信号ＣＭＤの組み合わせがモードレジスタ１２を設定するためのモードレジスタ設定コマンドを示すときに、モードレジスタ設定信号ＭＲＳＺを出力する。コマンドデコーダ１６の詳細は、図２に示す。
【００２０】
レイテンシ判定部１８は、判定回路ＪＵＤＧおよびフリップフロップＦ／Ｆを有している。判定回路ＪＵＤＧは、内部チップイネーブル信号ＩＣＥＺの活性化時に内部リフレッシュ要求信号ＩＲＥＦＺが活性化されているときに、フリップフロップＦ／Ｆをセットするためのセット信号を出力する。フリップフロップＦ／Ｆは、セット端子ＳＥＴでセット信号を受けたときに拡張信号ＥＸＴＺを活性化し、リセット端子ＲＳＴでリセット信号（ＣＥＺ信号の立ち上がりエッジ）を受けたときに拡張信号ＥＸＴＺを非活性化する。レイテンシ出力バッファ２０は、拡張信号ＥＸＴＺの論理レベルを反転し、レイテンシ拡張信号／ＬＥＸＴとして出力する。後述するように、低レベルのレイテンシ拡張信号／ＬＥＸＴは、読み出しレイテンシＲＬまたは書き込みレイテンシＷＬが標準値より増えることを示す。高レベルのレイテンシ拡張信号／ＬＥＸＴは、読み出しレイテンシＲＬまたは書き込みレイテンシＷＬが標準値であることを示す。読み出しレイテンシＲＬは、読み出しコマンドの供給から最初の読み出しデータＤＱが出力されるまでのクロックサイクル数である。書き込みレイテンシＷＬは、書き込みコマンドの供給から最初の書き込みデータＤＱが入力されるまでのクロックサイクル数である。
【００２１】
モードレジスタ２２は、モードレジスタ設定信号ＭＲＳＺに同期してロウアドレス信号ＲＡＤ、コラムアドレス信号ＣＡＤおよびデータ信号ＤＱの少なくともいずれかが設定される複数のレジスタを有している。例えば、モードレジスタ２２は、バースト長ＢＬを示す信号を出力する。バースト長ＢＬは、１回の読み出しコマンドに応答してデータ端子ＤＱから出力されるデータ信号の出力回数、および１回の書き込みコマンドに応答してデータ端子ＤＱで受けるデータ信号の入力回数である。
【００２２】
動作制御部２４は、読み出し信号ＲＤＺ、書き込み信号ＷＲＺまたはリフレッシュ信号ＲＥＦＺに応答して、メモリコアＣＯＲＥのアクセス動作（読み出し動作、書き込み動作またはリフレッシュ動作）を制御する制御信号ＣＮＴを出力する。制御信号ＣＮＴは、ビット線ＢＬ、／ＢＬをプリチャージするためのタイミング信号、ワード線ＷＬ１を活性化するためのタイミング信号、センスアンプＳＡを活性化するためのタイミング信号等を含む。読み出しコマンドにより、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤにより選択されるメモリセルＭＣからデータが読み出される。書き込みコマンドにより、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤにより選択されるメモリセルＭＣにデータが書き込まれる。リフレッシュコマンドにより、リフレッシュアドレス信号により選択されるワード線ＷＬ１に接続されたメモリセルＭＣがリフレッシュされる。
【００２３】
動作制御部２４は、バーストアドレスカウンタ３０およびアドレスラッチ３２を動作させるタイミング信号と、データ入力バッファ３４を動作させるタイミング信号ＤＩＺと、データ出力バッファ３６を動作させるタイミング信号ＤＯＺ等を出力する。アービタＡＲＢおよび動作制御部２４は、チップイネーブル信号／ＣＥの非活性化中にリフレッシュ要求信号ＲＲＥＱＺに応答するリフレッシュ動作を実行し、チップイネーブル信号／ＣＥの活性化とともに供給される最初のアクセス要求およびチップイネーブル信号／ＣＥの活性化中に供給される後続のアクセス要求に応答してアクセス動作（読み出し動作または書き込み動作）を実行するとともに、チップイネーブル信号／ＣＥの活性化がリフレッシュ要求信号ＲＲＥＱＺと競合するときに、リフレッシュ動作後にアクセス動作を実行するコア制御部として動作する。
【００２４】
バーストカウンタ２６は、アクセス要求（ロウ読み書き信号ＲＲＷＺまたはコラム読み書き信号ＣＲＷＺ）に応答してカウント動作し、カウンタ値が期待値に達したときに、バースト長ＢＬに対応する数のパルスを有するバーストクロック信号ＢＣＬＫを内部クロック信号ＩＣＬＫに同期して出力する。期待値は、アクセス要求からバーストクロック信号ＢＣＬＫのパルスが出力されるまでの時間（クロックサイクル数）であり、読み書き信号ＲＲＷＺ、ＣＲＷＺおよび拡張信号ＥＸＴＺに応じて決まり、レイテンシ拡張信号／ＬＥＸＴが活性化されたときに増加される。バーストカウンタ２６の動作は、図３に示す。
【００２５】
アドレス入力バッファ２８は、アクセスするメモリセルＭＣを選択するためにアドレス端子ＡＤに供給されるロウアドレス信号ＲＡＤとコラムアドレス信号ＣＡＤとを互いに異なる端子で同時に受ける。ロウアドレス信号ＲＡＤは、ワード線ＷＬ１を選択するために供給され、コラムアドレス信号ＣＡＤは、ビット線対ＢＬ、／ＢＬを選択するために供給される。バーストアドレスカウンタ３０は、バースト読み出し動作またはバースト書き込み動作時に、アドレス端子ＡＤで受けるコラムアドレスＣＡＤ（開始アドレス）に続くコラムアドレスを順次に生成する。生成されるコラムアドレスの数は、バースト長ＢＬに応じて決まる。アドレスラッチ３２は、アドレス端子ＡＤで受けるコラムアドレスＣＡＤおよびバーストアドレスカウンタ３０からのコラムアドレスを受け、受けたコラムアドレスを内部コラムアドレスＩＣＡＤとしてコラムデコーダＣＤＥＣに出力する。
【００２６】
データ入力バッファ３４は、タイミング信号ＤＩＺの活性化中に、データ端子ＤＱ（例えば、１６ビット）に供給される書き込みデータ信号を受信し、受信したデータ信号をデータバスＤＢに出力する。データ出力バッファ３６は、メモリセルＭＣから読み出される読み出しデータをデータバスＤＢを介して受信し、受信した読み出しデータをタイミング信号ＤＯＺの活性化中にデータ端子ＤＱに出力する。
【００２７】
メモリコアＣＯＲＥは、例えば、一対のロウブロックＲＢＬＫ、各ロウブロックＲＢＬＫに対応するロウデコーダＲＤＥＣ、ロウブロックＲＢＬＫの間に配置されたセンスアンプ領域ＳＡＡ、コラムデコーダＣＤＥＣ、リードアンプＲＡ、ライトアンプＷＡおよびデータレジスタＤＲＥＧを有している。なお、ロウブロックＲＢＬＫの数は、４個、８個あるいは１０個等でもよい。各ロウブロックＲＢＬＫは、マトリックス状に配置された複数のメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列に接続されたワード線ＷＬ１と、図の縦方向に並ぶメモリセルＭＣの列に接続されたビット線ＢＬ１（または／ＢＬ１）とを有している。
【００２８】
センスアンプ領域ＳＡＡは、各ロウブロックＲＢＬＫに対応するプリチャージ回路ＰＲＥおよび接続スイッチＢＴと、ロウブロックＲＢＬＫに共有されるセンスアンプＳＡおよびコラムスイッチＣＳＷとを有している。接続スイッチＢＴは、各ロウブロックＲＢＬＫのビット線対ＢＬ、／ＢＬをセンスアンプＳＡに選択的に接続するために設けられる。
【００２９】
コラムデコーダＣＤＥＣは、データ端子ＤＱのビット数に対応する数のビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードする。なお、データレジスタＤＲＥＧが並列の読み出しデータを直列の読み出しデータに変換する機能を有している場合、コラムデコーダＣＤＥＣは、データ端子ＤＱのビット数の整数倍に対応する数のビット線対ＢＬ、／ＢＬを選択する。リードアンプＲＡは、読み出し動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込み動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
【００３０】
データレジスタＤＲＥＧは、読み出し動作時に、リードアンプＲＡを介して供給される読み出しデータを、バーストクロック信号ＢＣＬＫに同期してデータバスＤＢに出力する。データレジスタＤＲＥＧは、書き込み動作時に、データバスＤＢを介して供給される書き込みデータを、バーストクロック信号ＢＣＬＫに同期してライトアンプＷＡに出力する。バーストカウンタ２６およびデータレジスタＤＲＥＧは、アクセス要求およびレイテンシ拡張信号／ＬＥＸＴに応じてバーストクロック信号ＢＣＬＫを生成し、バーストクロック信号ＢＣＬＫに同期して読み出しデータまたは書き込みデータをデータバスＤＢまたはライトアンプＷＡに転送するデータ制御部として動作する。なお、メモリコアＣＯＲＥは、一般的なＤＲＡＭのメモリコアと同じ構成であるため、回路の詳細な説明は省略する。
【００３１】
図２は、図１に示したコマンドデコーダ１６の例を示している。コマンドデコーダ１６は、アービタＡＲＢ、バッファ回路ＢＵＦ、読み書き要求生成部ＲＷＲＥＱおよび読み書き検出部ＲＷＤＥＴを有している。
【００３２】
アービタＡＲＢは、リフレッシュ要求ＲＲＥＱＺの立ち上がりエッジがチップイネーブル信号ＣＥＺの立ち上がりエッジより早いときに、リフレッシュ信号ＲＥＦＺを活性化する。このとき、アービタＡＲＢは、リフレッシュ信号ＲＥＦＺに応答するリフレッシュ動作の完了後に読み出し信号ＲＤＺまたは書き込み信号ＷＲＺを活性化する。読み出し信号ＲＤＺは、アウトプットイネーブル信号ＯＥＺに対応して生成される。書き込み信号ＷＲＺは、ライトイネーブル信号ＷＥＺに対応して生成される。
【００３３】
アービタＡＲＢは、チップイネーブル信号ＣＥＺの立ち上がりエッジがリフレッシュ要求ＲＲＥＱＺの立ち上がりエッジより早いときに、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺを活性化する。このとき、アービタＡＲＢは、チップイネーブル信号ＣＥＺ（／ＣＥ）の非活性化に応答してリフレッシュ信号ＲＥＦＺを活性化する。
【００３４】
バッファ回路ＢＵＦは、リフレッシュ要求ＲＲＥＱＺを内部リフレッシュ要求信号ＩＲＥＦＺとして出力し、チップイネーブル信号ＣＥＺを内部チップイネーブル信号ＩＣＥＺとして出力する。読み書き要求生成部ＲＷＲＥＱは、チップイネーブル信号ＣＥＺの活性化中に供給されるアウトプットイネーブル信号ＯＥＺまたはライトイネーブル信号ＷＥＺに応答して内部読み書き信号ＩＲＷＺを活性化する。
【００３５】
読み書き検出部ＲＷＤＥＴは、アウトプットイネーブル信号ＯＥＺまたはライトイネーブル信号ＷＥＺがチップイネーブル信号ＣＥＺの活性化とともに活性化されたときにロウ読み書き信号ＲＲＷＺを活性化し、アウトプットイネーブル信号ＯＥＺまたはライトイネーブル信号ＷＥＺがチップイネーブル信号ＣＥＺの活性化中に活性化されたときにコラム読み書き信号ＣＲＷＺを活性化する。ロウ読み書き信号ＲＲＷＺは、ワード線ＷＬ１が活性化され、センスアンプＳＡが活性化されるまでのいわゆるロウ動作と、ビット線ＢＬ１、／ＢＬ１が選択されデータがメモリコアＣＯＲＥに入出力されるいわゆるコラム動作が必要なときに活性化される。コラム読み書き信号ＣＲＷＺは、ロウ動作が既に開始されており、コラム動作のみが必要なときに活性化される。
【００３６】
図３は、図１に示したバーストカウンタ２６の動作を示している。バーストカウンタ２６は、クロック信号ＣＬＫに同期して動作する図示しない論理回路により構成される。バーストカウンタ２６は、拡張信号ＥＸＴＺの論理レベルと、高レベルＨのロウ読み書き信号ＲＲＷＺまたは高レベルＨのコラム読み書き信号ＣＲＷＺによって、タイミングが互いに異なる４種類のバーストクロック信号ＢＣＬＫを出力する。バーストクロック信号ＢＣＬＫのパルス数は、バースト長ＢＬの値（この例では”４”）と同じである。
【００３７】
具体的には、チップイネーブル信号／ＣＥの活性化時に、リフレッシュ動作が実行され、かつロウ動作とコラム動作を伴うアクセス動作が実行されるとき（ＥＸＴＺ信号が高レベルＨ、ＲＲＷＺ信号が高レベルＨ）、バーストクロック信号ＢＣＬＫは、アクセスコマンド（読み出しコマンドまたは書き込みコマンド）から８クロック後に出力が開始される。すなわち、バーストカウンタ２６のカウンタ値が期待値である”８”に達したときにバーストクロック信号ＢＣＬＫの出力が開始される。以降の説明では、ロウ動作とコラム動作を伴うアクセス動作を実行するためのアクセスコマンド（読み出しコマンドまたは書き込みコマンド）を、ロウアクセスコマンド（ロウ読み出しコマンドまたはロウ書き込みコマンド）とも称する。
【００３８】
アクセスコマンドが読み出しコマンドのとき、読み出しデータＲＤ１−４は、バーストクロック信号ＢＣＬＫに同期してメモリコアＣＯＲＥからデータバスＤＢに出力され、データ端子ＤＱから外部に出力される。ＰＳＲＡＭをアクセスするコントローラ（図４のＰＳＣＮＴ等）は、９番目のクロック信号ＣＬＫの立ち上がりエッジに同期して最初の読み出しデータＲＤを受ける。したがって、読み出しレイテンシＲＬは”９”である。
【００３９】
一方、アクセスコマンドが書き込みコマンドのとき、書き込みデータＷＤ１−４は、８番目から１１番目のクロック信号ＣＬＫの立ち上がりエッジに同期してコントローラからＰＳＲＡＭのデータ端子ＤＱに順次供給され、データバスＤＢに転送される。したがって、書き込みレイテンシＷＬは”８”である。データバスＤＢ上の書き込みデータＷＤ１−４は、バーストクロック信号ＢＣＬＫに同期してメモリセルＭＣに書き込まれる。
【００４０】
チップイネーブル信号／ＣＥの活性化中に、リフレッシュ動作が実行され、かつコラム動作のみを伴うアクセス動作が実行されるとき（ＥＸＴＺ信号が高レベルＨ、ＣＲＷＺ信号が高レベルＨ）、バーストクロック信号ＢＣＬＫは、アクセスコマンドから５クロック後に出力が開始される。このとき、上述と同様に、読み出しレイテンシＲＬは”６”であり、書き込みレイテンシＷＬは”５”である。以降の説明では、コラム動作のみを伴うアクセス動作を実行するためのアクセスコマンド（読み出しコマンドまたは書き込みコマンド）を、コラムアクセスコマンド（コラム読み出しコマンドまたはコラム書き込みコマンド）とも称する。
【００４１】
このように、コラム読み出しコマンドに対応する読み出しレイテンシＲＬは、ロウ読み出しコマンドに対応する読み出しレイテンシＲＬに比べて小さい。同様に、コラム書き込みコマンドに対応する書き込みレイテンシＷＬは、ロウ書き込みコマンドに対応する書き込みレイテンシＷＬに比べて小さい。読み出しレイテンシＲＬまたは書き込みレイテンシＷＬを、ロウ動作を伴うか否かで変更することで、最小限のクロックサイクル数で読み出しデータをＰＳＲＡＭから出力でき、あるいは、最小限のクロックサイクル数で書き込みデータをＰＳＲＡＭに入力できる。これは、後述するリフレッシュ動作が挿入されないときも同様である。
【００４２】
リフレッシュ動作が実行されることなく、チップイネーブル信号／ＣＥの活性化に応答してロウ動作とコラム動作を伴うアクセス動作が実行されるとき（ＥＸＴＺ信号が低レベルＬ、ＲＲＷＺ信号が高レベルＨ）、バーストクロック信号ＢＣＬＫは、アクセスコマンドから４クロック後に出力が開始される。このとき、読み出しレイテンシＲＬは”５（標準値）”であり、書き込みレイテンシＷＬは”４（標準値）”である。
【００４３】
リフレッシュ動作が実行されることなく、チップイネーブル信号／ＣＥの活性化に応答してコラム動作のみを伴うアクセス動作が実行されるとき（ＥＸＴＺ信号が低レベルＬ、ＣＲＷＺ信号が高レベルＨ）、バーストクロック信号ＢＣＬＫは、アクセスコマンドから１クロック後に出力が開始される。このとき、読み出しレイテンシＲＬは”２（標準値）”であり、書き込みレイテンシＷＬは”１（標準値）”である。
【００４４】
図４は、図１に示したＰＳＲＡＭが搭載されるシステムＳＹＳを示している。システムＳＹＳは、例えば、携帯電話等の携帯機器である。なお、後述する実施形態においても、図４と同じシステムが構成される。システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップ（ＳｏＣ）を有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージ（ＰｏＰ）の形態で構成されてもよい。
【００４５】
ＳｉＰは、図１に示したＰＳＲＡＭ、ＰＳＲＡＭをアクセスするメモリコントローラＰＳＣＮＴ、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＦＣＮＴ、およびシステム全体を制御するＣＰＵ（コントローラ）を有している。ＣＰＵおよびメモリコントローラＰＳＣＮＴ、ＭＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳｉＰは、外部バスＳＣＮＴを介して上位のシステムに接続される。ＣＰＵは、ＰＳＲＡＭおよびＦＬＡＳＨをアクセスするために、コマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、ＰＳＲＡＭおよびＦＬＡＳＨから読み出しデータ信号ＤＱを受信する。
【００４６】
図５は、図４に示したメモリコントローラＰＳＣＮＴの例を示している。メモリコントローラＰＳＣＮＴは、レイテンシ判定部５０、レイテンシ調整部５２、コマンド発生部５４、データ出力部５６およびデータ入力部５８を有している。レイテンシ判定部５０は、ＰＳＲＡＭからのレイテンシ拡張信号／ＬＥＸＴおよびコマンド発生部５４からのコマンド情報に基づいて、読み出しレイテンシＲＬ（システム読み出しレイテンシ）および書き込みレイテンシＷＬ（システム書き込みレイテンシ）を出力する。
【００４７】
システム読み出しレイテンシは、レイテンシ拡張信号／ＬＥＸＴの活性化中における読み出しアクセス要求の出力から読み出しデータを受けるまでの時間（クロックサイクル数）を示す。システム書き込みレイテンシは、レイテンシ拡張信号／ＬＥＸＴの活性化中における書き込みアクセス要求の出力から書き込みデータを出力するまでの時間（クロックサイクル数）を示す。
【００４８】
コマンド発生部５４からのコマンド情報は、ロウ動作を伴うアクセス要求か否かの情報と、アクセス要求が読み出し要求または書き込み要求のいずれであるかの情報とを含む。レイテンシＲＬ、ＷＬは、図３に示した値と同じである。すなわち、レイテンシ判定部５０は、ＰＳＲＡＭのレイテンシＲＬ、ＷＬに関する情報を予め有している。
【００４９】
レイテンシ調整部５２は、バースト長ＢＬを示すバースト情報ＢＩＮＦおよびレイテンシ判定部５０からのレイテンシＲＬ、ＷＬに基づいて、クロック信号ＣＬＫに同期してコマンド発生部５４、データ出力部５６およびデータ入力部５８の動作を制御する制御信号を出力する。レイテンシ判定部５０およびレイテンシ調整部５２は、レイテンシ拡張信号／ＬＥＸＴの活性化中のシステム読み出しレイテンシを、レイテンシ拡張信号／ＬＥＸＴの非活性化中に比べて増加し、レイテンシ拡張信号／ＬＥＸＴの活性化中のシステム書き込みレイテンシを、レイテンシ拡張信号／ＬＥＸＴの非活性化中に比べて増加するレイテンシ制御部として動作する。
【００５０】
コマンド発生部５４は、レイテンシ調整部５２からの制御信号に応じて、バースト長ＢＬおよび可変のレイテンシＲＬ、ＷＬに合わせてコマンド信号ＣＭＤを出力するとともに、データ出力部５６およびデータ入力部５８に制御信号を出力する。
【００５１】
データ出力部５６は、レイテンシ調整部５２およびコマンド発生部５４から指示に基づいて、書き込みデータをデータ端子ＤＱに出力する。データ入力部５８は、レイテンシ調整部５２およびコマンド発生部５４から指示に基づいて、データ端子ＤＱから読み出しデータを受ける。
【００５２】
図６は、図５に示したレイテンシ判定部５０の動作を示している。レイテンシ判定部５０は、図６の動作を実現するための論理回路で構成されてもよく、図６の動作を実現するためのソフトウエアで構成されてもよい。
【００５３】
まず、動作１０において、レイテンシ判定部５０は、コマンド発生部５４からの情報に基づいて、読み出しコマンドＲＤまたは書き込みコマンドＷＲのいずれがＰＳＲＡＭに供給されたかを判断する。読み出しコマンドＲＤが供給されたとき、処理は動作１２に移行し、書き込みコマンドＷＲが供給されたとき、処理は動作３２に移行する。
【００５４】
動作１２では、レイテンシ判定部５０は、ＰＳＲＡＭからの拡張信号／ＬＥＸＴが低レベルＬか否かを判定する。拡張信号／ＬＥＸＴが低レベルＬのときリフレッシュ動作が挿入されたと判断し、処理は動作１４に移行する。拡張信号／ＬＥＸＴが高レベルＨのとき、リフレッシュ動作が挿入されないと判断し、処理は動作２０に移行する。
【００５５】
動作１４では、レイテンシ判定部５０は、コマンド発生部５４からの情報に基づいて、読み出し動作がロウ動作を伴うか否か（最初の読み出しコマンド１ｓｔＲＤか否か）を判定する。ロウ動作を伴うとき、処理は動作１６に移行し、ロウ動作を伴わないとき、処理は動作１８に移行する。動作１６では、読み出しレイテンシＲＬは”９”に設定される。動作１８では、読み出しレイテンシＲＬは”６”に設定される。
【００５６】
一方、動作２０では、動作１４と同様に、読み出し動作がロウ動作を伴うか否かが判定される。そして、動作２２、２４において、読み出しレイテンシＲＬが”５”、”２”にそれぞれ設定される。
【００５７】
書き込みコマンドＷＲが判定されたときも、上述と同様に、動作３２において拡張信号／ＬＥＸＴの論理レベルが判定され、動作３４、４０において、書き込み動作がロウ動作を伴うか否かが判定される。そして、動作３６、３８、４２、４４において、ＰＳＲＡＭの動作状況に応じて書き込みレイテンシＷＬが設定される。
【００５８】
図７は、図１に示したＰＳＲＡＭの動作の例を示している。この例では、メモリコントローラＰＳＣＮＴから読み出しコマンドＲＤ１−ＲＤ５がＰＳＲＡＭに順次に供給され、ページ読み出し動作が実行される。最初の読み出しコマンドＲＤ１が供給される直前に、リフレッシュ要求信号ＲＲＥＱＺ（ＩＲＥＦＺ）が活性化される（図７（ａ））。バースト長ＢＬは”１”に設定されている。
【００５９】
ページ読み出し動作は、１本のワード線ＷＬ１に接続されたメモリセルＭＣから読み出され、センスアンプＳＡにラッチされたデータのいずれかをコラムアドレスＣＡＤにより選択し読み出す動作である。ページ動作では、ワード線ＷＬ１を活性化し続けるために、チップイネーブル信号／ＣＥを活性化し続ける必要がある。但し、リフレッシュ動作を定期的に実行するために、ワード線ＷＬ１の最大の活性化時間は、例えば、リフレッシュ要求信号ＲＲＥＱＺの周期と同じ１０マイクロ秒に設定されている。
【００６０】
読み出しコマンドＲＤ１−ＲＤ５は、／ＡＤＶ信号、／ＣＥ信号の活性化中に、／ＯＥ信号の低レベルにより認識される（／ＷＥ信号は高レベル）。チップイネーブル信号／ＣＥの立ち下がりエッジとともに供給される読み出しコマンドＲＤ１から次の読み出しコマンドＲＤ２までの間隔は、ロウ動作を実行するために少なくとも４クロックサイクル空けなくてはならない。具体的には、読み出しコマンドＲＤ１、ＲＤ２の間隔は、バースト長ＢＬの値＋３クロックサイクル以上必要である。２番目以降の読み出しコマンドＲＤ（ＲＤ２、ＲＤ３等）は、バースト長ＢＬの値と同じクロックサイクル数毎（この例では１クロック）に供給できる。
【００６１】
図２に示したコマンドデコーダ１６は、読み出しコマンドＲＤ１−ＲＤ５毎に内部読み書き信号ＩＲＷＺを活性化する。メモリコントローラＰＳＣＮＴは、読み出しコマンドＲＤ１−ＲＤ５とともに、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤをＰＳＲＡＭに出力する。ロウアドレス信号ＲＡＤ（Ｒ１）は、ページ動作を実行するための共通のロウアドレスを示す。コラムアドレス信号ＣＡＤ（Ｃ１−Ｃ５）は、ページ動作を実行するための互いに異なるコラムアドレスを示す。
【００６２】
図２に示したコマンドデコーダ１６は、チップイネーブル信号／ＣＥの活性化に応答して内部チップイネーブル信号ＩＣＥＺを活性化する（図７（ｂ））。レイテンシ判定部５０は、内部チップイネーブル信号ＩＣＥＺより先にリフレッシュ要求信号ＩＲＥＦＺが活性化されたため、拡張信号ＥＸＴＺを活性化する（図７（ｃ））。レイテンシ出力バッファ２０は、拡張信号ＥＸＴＺの活性化に応答してレイテンシ拡張信号／ＬＥＸＴを活性化する（図７（ｄ））。拡張信号ＥＸＴＺおよびレイテンシ拡張信号／ＬＥＸＴは、チップイネーブル信号／ＣＥが非活性化され、ページ読み出し動作が完了するまで活性化され続ける。したがって、読み出しレイテンシＲＬは、図３に示したように、ロウ動作を伴うときに”９”であり、ロウ動作を伴わないときに”６”である。
【００６３】
コマンドデコーダ１６のアービタＡＲＢは、リフレッシュ要求信号ＲＲＥＱＺに応答してリフレッシュ信号ＲＥＦＺを活性化し、読み出しコマンドＲＤ１を一時的に保持する。動作制御部２４は、リフレッシュ信号ＲＥＦＺに応答してメモリコアＣＯＲＥのリフレッシュ動作ＲＥＦを開始する（図７（ｅ））。アービタＡＲＢは、リフレッシュ動作ＲＥＦの完了に応答して図示しない読み出し信号ＲＤＺを活性化する。動作制御部２４は、読み出し信号ＲＤＺに応答してロウアドレス信号ＲＡＤが示すワード線ＷＬ１を活性化し、センスアンプＳＡを活性化する。すなわち、メモリコアＣＯＲＥのアクティブ動作ＡＣＴＶが開始される（図７（ｆ））。
【００６４】
図１に示したデータレジスタＤＲＥＧは、図３に示したバーストクロックＢＣＬＫに同期して読み出しデータＲＤ１−ＲＤ５を出力する。そして、読み出しデータＲＤ１−ＲＤ５は、読み出しレイテンシＲＬに対応するクロック信号ＣＬＫに同期してデータ端子ＤＱに出力される（図７（ｇ））。
【００６５】
図８は、図１に示したＰＳＲＡＭの動作の別の例を示している。この例では、図７と同じタイミングで、メモリコントローラＰＳＣＮＴから読み出しコマンドＲＤ１−ＲＤ５がＰＳＲＡＭに順次に供給され、ページ読み出し動作が実行される。メモリコントローラＰＳＣＮＴからＰＳＲＡＭに供給される全ての信号のタイミングは、図７と同じである。バースト長ＢＬは”１”に設定されている。
【００６６】
最初の読み出しコマンドＲＤ１が供給されたとき、リフレッシュ要求は発生しておらず、リフレッシュ要求信号ＲＲＥＱＺ（ＩＲＥＦＺ）は非活性化されている（図８（ａ））。アービタＡＲＢは、読み出しコマンドＲＤ１に応答して読み出し信号ＲＤＺを活性化する。動作制御部２４は、読み出し信号ＲＤＺに応答してメモリコアＣＯＲＥの読み出し動作を実行するために、ロウアドレス信号ＲＡＤが示すワード線ＷＬ１を活性化し、センスアンプＳＡを活性化する。すなわち、メモリコアＣＯＲＥのアクティブ動作ＡＣＴＶが開始される（図８（ｂ））。
【００６７】
図５に示したレイテンシ判定部５０は、拡張信号ＥＸＴＺを非活性化し続ける（図８（ｃ））。レイテンシ出力バッファ２０は、レイテンシ拡張信号／ＬＥＸＴを非活性化し続ける（図８（ｄ））。したがって、読み出しレイテンシＲＬは、図３に示したように、ロウ動作を伴うときに”５”であり、ロウ動作を伴わないときに”２”である。そして、読み出しデータＲＤ１−ＲＤ５は、図３に示した読み出しレイテンシＲＬに対応するクロック信号ＣＬＫに同期してデータ端子ＤＱに出力される（図８（ｅ））。
【００６８】
図７および図８に示したように、この実施形態では、リフレッシュ動作ＲＥＦが挿入されるか否かに拘わらず、２番目以降の各読み出しコマンドＲＤ２−ＲＤ５の供給タイミングは全て同じである。これは、リフレッシュ動作ＲＥＦが挿入されるときの最初の読み出しコマンドＲＤ１のレイテンシＲＬ（＝９）と２番目の以降の読み出しコマンドＲＤ２−ＲＤ５のレイテンシＲＬ（＝６）の差を、リフレッシュ動作ＲＥＦが挿入されないときの最初の読み出しコマンドＲＤ１のレイテンシＲＬ（＝５）と２番目の以降の読み出しコマンドＲＤ２−ＲＤ５のレイテンシＲＬ（＝２）の差と同じ値（この例では”３”）に設定することで達成できる。なお、最初の読み出しコマンドＲＤ１の後に書き込みコマンドＷＲが供給されるときも、リフレッシュ動作ＲＥＦの挿入の有無によらず、レイテンシの差を等しく設定することで、コマンドの供給タイミングをリフレッシュ動作ＲＥＦの挿入の有無によらず同じにできる。
【００６９】
この手法により、メモリコントローラＰＳＣＮＴは、読み出しデータの受信タイミングのみをリフレッシュ動作が挿入されるか否かに応じて変更すればよい。メモリコントローラＰＳＣＮＴは、２番目以降の読み出しコマンドＲＤ２−ＲＤ５の出力タイミングを変える必要がない。したがって、メモリコントローラＰＳＣＮＴの動作に余裕を持たせることができる。特に、図５に示したコマンド発生部５４は、リフレッシュ動作が挿入されるか否かに拘わらず常に同じタイミングで動作できる。このため、コマンドの供給タイミングに余裕を持たせることができる。
【００７０】
図９は、図１に示したＰＳＲＡＭの動作の別の例を示している。この例では、メモリコントローラＰＳＣＮＴから書き込みコマンドと読み出しコマンドが混在して供給され、ページ動作が実行される。バースト長ＢＬは”１”に設定されている。書き込みコマンドＷＲは、／ＡＤＶ信号および／ＣＥ信号の活性化中に、／ＷＥ信号の低レベルにより認識される（／ＯＥ信号は高レベル）。
【００７１】
チップイネーブル信号／ＣＥの立ち下がりエッジとともに供給される書き込みコマンドＷＲ１から次の読み出しコマンドＲＤ２までの間隔は、ロウ動作を実行するためになくとも３クロックサイクル空けなくてはならない。具体的には、書き込みコマンドＷＲ１と読み出しコマンドＲＤ２の間隔は、バースト長ＢＬの値＋２クロックサイクル以上必要である。図７より１クロック少ないのは、書き込みレイテンシＷＬが読み出しレイテンシＲＬより常に１クロックサイクル少ないためである。
【００７２】
レイテンシＷＬ、ＲＬの違いによる書き込みデータＷＤと読み出しデータＲＤの衝突を防止するため、２番目以降の読み出しコマンドＲＤと書き込みコマンドＷＲの間は、少なくとも１クロックサイクル空けなくてはならない。２番目以降の複数の読み出しコマンドＲＤはクロックサイクル毎に供給できる。２番目以降の複数の書き込みコマンドＷＲもクロックサイクル毎に供給できる。さらに、２番目以降の書き込みコマンドＷＲと読み出しコマンドＲＤは連続して供給できる。
【００７３】
この例では、最初の書き込みコマンドＷＲ１が供給される直前に、リフレッシュ要求信号ＲＲＥＱＺ（ＩＲＥＦＺ）が活性化される（図９（ａ））。このため、図７と同様に、拡張信号ＥＸＴＺが活性化され（図９（ｂ））、レイテンシ拡張信号／ＬＥＸＴが活性化される（図９（ｃ））。したがって、書き込みレイテンシＷＬは、図３に示したように、ロウ動作を伴うときに”８”であり、ロウ動作を伴わないときに”５”である。読み出しレイテンシＲＬは、図７と同じである。
【００７４】
なお、リフレッシュ動作ＲＥＦが挿入されないとき、書き込みデータＷＤのデータ端子ＤＱへの供給タイミングおよび読み出しデータＲＤのデータ端子ＤＱからの出力タイミングは変わる。すなわち、書き込みレイテンシＷＬおよび読み出しレイテンシＲＬは、すべて”４”だけ少なくなる。しかし、コマンドＷＲ１、ＲＤ２、ＷＲ３、ＲＤ４、ＷＲ５の供給タイミングは、図９と同じにできる。これは、リフレッシュ動作ＲＥＦが挿入されるときの最初の書き込みコマンドＷＲ１のレイテンシＷＬ（＝８）と２番目の以降の読み出しコマンドＲＤ２、ＲＤ４のレイテンシＲＬ（＝６）の差を、リフレッシュ動作ＲＥＦが挿入されないときの最初の書き込みコマンドＷＲ１のレイテンシＷＬ（＝４）と２番目の以降の読み出しコマンドＲＤ２、ＲＤ４のレイテンシＲＬ（＝２）の差と同じ値（この例では”２”）に設定することで達成できる。また、リフレッシュ動作ＲＥＦが挿入されるときの最初の書き込みコマンドＷＲ１のレイテンシＷＬ（＝８）と２番目の以降の書き込みコマンドＷＲ３、ＷＲ５のレイテンシＷＬ（＝５）の差を、リフレッシュ動作ＲＥＦが挿入されないときの最初の書き込みコマンドＷＲ１（＝４）のレイテンシＷＬと２番目の以降の書き込みコマンドＷＲ３、ＷＲ５のレイテンシＲＬ（＝１）の差と同じ値（この例では”３”）に設定することで達成できる。
【００７５】
この手法により、メモリコントローラＰＳＣＮＴは、書き込みデータの出力タイミングおよび読み出しデータの受信タイミングのみをリフレッシュ動作が挿入されるか否かに応じて変更すればよい。メモリコントローラＰＳＣＮＴは、２番目以降のコマンドＲＤ２−ＲＤ５の出力タイミングを変える必要がない。したがって、上述したように、メモリコントローラＰＳＣＮＴの動作に余裕を持たせることができ、コマンドの供給タイミングに余裕を持たせることができる。
【００７６】
図１０は、図１に示したＰＳＲＡＭの動作の別の例を示している。この例では、メモリコントローラＰＳＣＮＴから読み出しコマンドと書き込みコマンドが混在して供給され、ページ動作が実行される。バースト長ＢＬは”１”に設定されている。
【００７７】
上述したように、２番目以降の読み出しコマンドＲＤと書き込みコマンドＷＲの間は、少なくとも１クロックサイクル空けなくてはならない。このため、チップイネーブル信号／ＣＥの立ち下がりエッジとともに供給される読み出しコマンドＲＤ１から次の書き込みコマンドＷＲ２までの間隔は、図７より１クロックサイクル多い５クロックサイクルを空けなくてはならない。具体的には、読み出しコマンドＲＤ１と書き込みコマンドＷＲ２の間隔は、バースト長ＢＬの値＋４クロックサイクル以上必要である。
【００７８】
最初の読み出しコマンドＲＤ１が供給されたとき、リフレッシュ要求は発生しておらず、リフレッシュ要求信号ＲＲＥＱＺ（ＩＲＥＦＺ）は非活性化されている（図１０（ａ））。このため、レイテンシ判定部５０は、拡張信号ＥＸＴＺを非活性化し続け（図１０（ｂ））、レイテンシ出力バッファ２０は、レイテンシ拡張信号／ＬＥＸＴを非活性化し続ける（図１０（ｃ））。したがって、書き込みレイテンシＷＬは、図３に示したように、ロウ動作を伴うときに”５”であり、ロウ動作を伴わないときに”１”である。読み出しレイテンシＲＬは、図８と同じである。
【００７９】
図１１は、図１に示したＰＳＲＡＭの動作の別の例を示している。この例では、メモリコントローラＰＳＣＮＴから読み出しコマンドＲＤ１−ＲＤ３が順次に供給され、ページ動作が実行される。バースト長ＢＬは”４”に設定されている。
【００８０】
読み出しコマンドＲＤ１、ＲＤ２の最小間隔は、上述したように、バースト長ＢＬの値＋３クロックサイクル（すなわち、７クロックサイクル）である。読み出しコマンドＲＤ２、ＲＤ３の間隔は、バースト長ＢＬの値と同じクロックサイクル数（この例では４クロックサイクル）である。
【００８１】
この例では、最初の読み出しコマンドＲＤ１が供給される直前に、リフレッシュ要求信号ＲＲＥＱＺ（ＩＲＥＦＺ）が活性化される（図１１（ａ））。このため、図７と同様に、拡張信号ＥＸＴＺが活性化され（図１１（ｂ））、レイテンシ拡張信号／ＬＥＸＴが活性化される（図１１（ｃ））。したがって、読み出しレイテンシＲＬは、図７と同様に、ロウ動作を伴うときに”９”であり、ロウ動作を伴わないときに”６”である。
【００８２】
以上、この実施形態では、レイテンシ拡張信号／ＬＥＸＴを、チップイネーブル信号／ＣＥの活性化中に同じレベルに保持することで、リフレッシュ動作ＲＥＦが挿入されるか否かに拘わらず、ページ動作中にコラムアクセスコマンドに対応する読み出しレイテンシＲＬまたは書き込みレイテンシＷＬが変更されることを防止できる。
【００８３】
また、リフレッシュ動作ＲＥＦの挿入の有無に拘わらず、コラムアクセスコマンドのＰＳＲＡＭへの供給タイミングを等しくできるため、メモリコントローラＰＳＣＮＴの動作に余裕を持たせることができ、コマンドの供給タイミングに余裕を持たせることができる。したがって、クロック信号ＣＬＫの周波数が高いときにも、読み出しコマンドＲＤおよび書き込みコマンドＷＲをＰＳＲＡＭに確実に供給できる。換言すれば、誤ったタイミングでメモリコントローラＰＳＣＮＴからＰＳＲＡＭにコラムアクセスコマンドが供給されることを防止できる。この結果、ＰＳＲＡＭの誤動作を防止できる。
【００８４】
図１２は、別の実施形態における半導体メモリの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この半導体メモリは、ＰＳＲＡＭである。ＰＳＲＡＭは、図１のレイテンシ判定部１８の代わりにレイテンシ判定部１８Ａを有している。また、ＰＳＲＡＭは、新たにリセット制御部ＲＳＴＣＮＴを有している。その他の構成は、図１と同じである。
【００８５】
レイテンシ判定部１８ＡのフリップフロップＦ／Ｆは、リセット端子ＲＳＴで、チップイネーブル信号ＣＥＺまたは拡張リセット信号ＥＸＴＲＳＴＺの高レベルを受けたときにリセットされ、拡張信号ＥＸＴＺを低レベルに変化する。リセット制御部ＲＳＴＣＮＴは、コマンドデコーダＣＤＥＣから供給されるコラム読み書き信号ＣＲＷＺの間隔が、所定の期間（４クロックサイクルにバースト長ＢＬが示すクロックサイクルを加えたクロックサイクル数）を超えたとき、拡張リセット信号ＥＸＴＲＳＴＺを活性化する。すなわち、リセット制御部ＲＳＴＣＮＴは、チップイネーブル信号／ＣＥが活性化された後に供給される後続のアクセス要求が所定の期間供給されないときに、拡張リセット信号を出力するレイテンシ制御部として動作する。
【００８６】
図１３は、図１２に示したＰＳＲＡＭの動作の例を示している。この例では、メモリコントローラＰＳＣＮＴから読み出しコマンドＲＤ１−ＲＤ５がＰＳＲＡＭに順次に供給され、ページ読み出し動作が実行される。最初の読み出しコマンドＲＤ１が供給される直前に、リフレッシュ要求信号ＲＲＥＱＺ（ＩＲＥＦＺ）が活性化され（図１３（ａ））、アクセス動作の前にリフレッシュ動作ＲＥＦが実行される（図１３（ｂ））。バースト長ＢＬは”１”に設定されている。
【００８７】
リセット制御部ＲＳＴＣＮＴは、読み出しコマンドＲＤ３に対応するコラム読み書き信号ＣＲＷＺを受けた後、クロックサイクル数をカウントする（図１３（ｃ））。リセット制御部ＲＳＴＣＮＴは、１２番目のクロック信号ＣＬＫの立ち上がりエッジに同期して次の読み出しコマンドまたは書き込みコマンドが供給されないため、拡張リセット信号ＥＸＴＲＳＴＺを一時的に活性化する（図１３（ｄ））。これにより、拡張信号ＥＸＴＺが非活性化され、レイテンシ拡張信号／ＬＥＸＴが非活性化される（図１３（ｅ））。
【００８８】
レイテンシ拡張信号／ＬＥＸＴの非活性化により、読み出しレイテンシＲＬは、”６”から”２”に短縮される（図１３（ｆ））。これにより、メモリコントローラＰＳＣＮＴとＰＳＲＡＭの間のデータ転送レートを向上でき、ＰＳＲＡＭのアクセス効率を向上できる。リフレッシュ動作ＲＥＦが挿入されないときの動作は、図８と同様であり、最初の読み出しコマンドＲＤ１の読み出しレイテンシＲＬは”５”であり、２番目以降の読み出しコマンドＲＤ２−ＲＤ５の読み出しレイテンシＲＬは”２”である。
【００８９】
なお、１３番目のクロック信号ＣＬＫに同期して読み出しコマンドＲＤ４が供給されるとき、読み出しデータＲＤ４は、１５番目のクロック信号ＣＬＫに同期して出力される（図１３（ｇ））。このため、データ端子ＤＱにデータが転送されない期間が１クロックサイクル生じる。しかし、１３番目のクロック信号ＣＬＫに同期して書き込みコマンドＷＲが供給されたとき、１４番目のクロック信号ＣＬＫに同期して書き込みデータがデータ端子ＤＱに供給されるため（書き込みレイテンシＷＬ＝１）、１クロックサイクルを空ける必要がある。
【００９０】
リセット制御部ＲＳＴＣＮＴは、リフレッシュ動作ＲＥＦが挿入されないときにもクロックサイクル数をカウントし、リセット信号ＥＸＴＲＳＴＺを活性化する。しかし、リフレッシュ動作ＲＥＦが挿入されないとき、フリップフロップＦ／Ｆは、拡張信号ＥＸＴＺを非活性化しているため、誤動作等の問題は発生しない。
【００９１】
図１４は、図１２に示したＰＳＲＡＭの動作の別の例を示している。この例では、メモリコントローラＰＳＣＮＴから書き込みコマンドと読み出しコマンドが混在して供給され、ページ動作が実行される。バースト長ＢＬは”１”に設定されている。この例においても、リフレッシュ動作ＲＥＦが挿入される。
【００９２】
リセット制御部ＲＳＴＣＮＴは、読み出しコマンドＲＤ２に対応するコラム読み書き信号ＣＲＷＺを受けた後、クロックサイクル数をカウントする（図１４（ａ））。リセット制御部ＲＳＴＣＮＴは、１０番目のクロック信号ＣＬＫの立ち上がりエッジに同期して次の読み出しコマンドまたは書き込みコマンドが供給されないため、拡張リセット信号ＥＸＴＲＳＴＺを一時的に活性化する（図１４（ｂ））。これにより、図１３と同様に、読み出しレイテンシＲＬおよび書き込みレイテンシＷＬが短縮される（図１４（ｃ））。なお、リフレッシュ動作ＲＥＦが挿入されないときの動作は、図１０と同様である。また、レイテンシが短縮された直後に書き込みコマンドＷＲが供給される場合、読み出しデータＲＤ２と書き込みデータＷＲ３は、データ端子ＤＱに連続して転送される。
【００９３】
図１５は、図１２に示したＰＳＲＡＭの動作の別の例を示している。この例では、メモリコントローラＰＳＣＮＴから読み出しコマンドＲＤ１−ＲＤ３が順次に供給され、ページ動作が実行される。バースト長ＢＬは”４”に設定されている。この例においても、リフレッシュ動作ＲＥＦが挿入される。
【００９４】
リセット制御部ＲＳＴＣＮＴは、読み出しコマンドＲＤ２に対応するコラム読み書き信号ＣＲＷＺを受けた後、クロックサイクル数をカウントする（図１５（ａ））。リセット制御部ＲＳＴＣＮＴは、１７番目のクロック信号ＣＬＫの立ち上がりエッジに同期して次の読み出しコマンドまたは書き込みコマンドが供給されないため、拡張リセット信号ＥＸＴＲＳＴＺを一時的に活性化する（図１５（ｂ））。すなわち、バースト長ＢＬが”４”のとき、読み出しコマンドまたは書き込みコマンドが８クロックサイクル供給されないときに、レイテンシＲＬが短縮される。これにより、バースト長ＢＬが異なるときにも誤動作することなく、図１３と同様に、読み出しレイテンシＲＬが短縮される（図１５（ｃ））。
【００９５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、３番目以降のアクセス要求が所定の期間供給されないときに、拡張レイテンシ信号／ＬＥＸＴを非活性化し、レイテンシＲＬ、ＷＬを減らす。レイテンシＲＬ、ＷＬを減らすことで、メモリコントローラＰＳＣＮＴとＰＳＲＡＭの間のデータ転送レートを向上でき、ＰＳＲＡＭのアクセス効率を向上できる。
【００９６】
バースト長ＢＬに応じてレイテンシ拡張信号／ＬＥＸＴが非活性化されるまでのクロックサイクル数を変えることで、バースト長ＢＬが変更されたときにもデータ信号ＤＱが衝突することを防止でき、ＰＳＲＡＭの誤動作を防止できる。
【００９７】
図１６は、別の実施形態における半導体メモリの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この半導体メモリは、ＰＳＲＡＭである。ＰＳＲＡＭは、リセット制御部ＲＳＴＣＮＴが図１２と相違している。その他の構成は、図１２と同じである。
【００９８】
リセット制御部ＲＳＴＣＮＴは、コラム読み書き信号ＣＲＷＺの間隔が、バースト長ＢＬの値と同じクロックサイクル数に”４”を加えたクロックサイクル数を超えたとき、拡張リセット信号ＥＸＴＲＳＴＺを活性化し、さらにロウ読み書き信号ＲＲＷＺの間隔が、バースト長ＢＬの値と同じクロックサイクル数に”７”を加えたクロックサイクル数を超えたとき、拡張リセット信号ＥＸＴＲＳＴＺを活性化する。すなわち、この実施形態では、チップイネーブル信号／ＣＥとともに供給される最初のアクセスコマンドＲＤ、ＷＲから所定の期間、次のアクセスコマンドが供給されないときに拡張リセット信号ＥＸＴＲＳＴＺが活性化される。
【００９９】
図１７は、図１６に示したＰＳＲＡＭの動作の例を示している。４番目のクロックサイクルまでは、図７と同じである。すなわち、アクセス動作の前にリフレッシュ動作ＲＥＦが実行される（図１７（ａ））。バースト長ＢＬは”１”に設定されている。
【０１００】
リセット制御部ＲＳＴＣＮＴは、読み出しコマンドＲＤ１に対応するロウ読み書き信号ＲＲＷＺを受けた後、クロックサイクル数をカウントする（図１７（ｂ））。リセット制御部ＲＳＴＣＮＴは、１０番目のクロック信号ＣＬＫの立ち上がりエッジに同期して次の読み出しコマンドまたは書き込みコマンドが供給されないため、拡張リセット信号ＥＸＴＲＳＴＺを一時的に活性化する（図１７（ｃ））。これにより、拡張信号ＥＸＴＺが非活性化され、レイテンシ拡張信号／ＬＥＸＴが非活性化される（図１７（ｄ））。
【０１０１】
レイテンシ拡張信号／ＬＥＸＴの非活性化により、読み出しレイテンシＲＬは、”９”から”２”に短縮される（図１７（ｅ））。なお、リフレッシュ動作ＲＥＦが挿入されないときの動作は、図８と同様であり、最初の読み出しコマンドＲＤ１の読み出しレイテンシＲＬは”５”であり、２番目以降の読み出しコマンドＲＤ２−ＲＤ５の読み出しレイテンシＲＬは”２”である。
【０１０２】
図１８は、図１６に示したＰＳＲＡＭの動作の別の例を示している。この例では、メモリコントローラＰＳＣＮＴから読み出しコマンドＲＤ１−ＲＤ３が順次に供給され、ページ動作が実行される。バースト長ＢＬは”４”に設定されている。この例においても、リフレッシュ動作ＲＥＦが挿入される。
【０１０３】
リセット制御部ＲＳＴＣＮＴは、最初の読み出しコマンドＲＤ１に対応するロウ読み書き信号ＲＲＷＺを受けた後、クロックサイクル数をカウントする（図１８（ａ））。リセット制御部ＲＳＴＣＮＴは、１３番目のクロック信号ＣＬＫの立ち上がりエッジに同期して次の読み出しコマンドまたは書き込みコマンドが供給されないため、拡張リセット信号ＥＸＴＲＳＴＺを一時的に活性化する（図１８（ｂ））。これにより、図１３と同様に、読み出しレイテンシＲＬが短縮される（図１８（ｃ））。
【０１０４】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、チップイネーブル信号／ＣＥとともに供給される最初のアクセスコマンド（ロウアクセスコマンド）から次のアクセスコマンド（コラムアクセスコマンド）までのクロックサイクル数が多いときにも、メモリコントローラＰＳＣＮＴとＰＳＲＡＭの間のデータ転送レートを向上でき、ＰＳＲＡＭのアクセス効率を向上できる。具体的には、図１７において、読み出しコマンドＲＤ２−ＲＤ５の読み出しレイテンシＲＬが”６”になることを防止できる。
【０１０５】
図１９は、別の実施形態における半導体メモリの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この半導体メモリは、ＰＳＲＡＭである。ＰＳＲＡＭは、レイテンシ出力バッファ２０Ｂが図１２のレイテンシ出力バッファ２０と相違している。ＰＳＲＡＭのその他の構成は、図１２と同じである。
【０１０６】
レイテンシ出力バッファ２０Ｂは、拡張信号ＥＸＴＺの活性化に同期して、負のパルスを有するレイテンシ拡張信号／ＬＥＸＴ（パルス信号）を生成するパルス生成器ＰＧＥＮを有している。これにより、レイテンシ拡張信号／ＬＥＸＴは、拡張信号ＥＸＴＺの立ち上がりエッジに同期して一時的に低レベルに変化する。
【０１０７】
この実施形態では、レイテンシ拡張信号／ＬＥＸＴの波形を除き、ＰＳＲＡＭの動作は、図１３から図１５と同じである。なお、図１６に示したように、リセット制御部ＲＳＴＣＮＴにコラム読み書き信号ＣＲＷＺだけでなく、ロウ読み書き信号ＲＲＷＺを供給してもよい。このとき、チップイネーブル信号／ＣＥとともに供給される最初のアクセスコマンドから次のアクセスコマンドまでのクロックサイクル数が多いときにも、ＰＳＲＡＭのアクセス効率を向上できる。
【０１０８】
図２０は、図４に示したメモリコントローラＰＳＣＮＴの例を示している。メモリコントローラＰＳＣＮＴは、図５のレイテンシ判定部５０の代わりに、レイテンシ判定部５０Ａを有している。
【０１０９】
レイテンシ判定部５０Ａは、レイテンシ拡張信号／ＬＥＸＴのロウパルスに同期して読み出しレイテンシＲＬおよび書き込みレイテンシＷＬの値を増やす。その後、コマンド発生部５４から読み出しコマンドまたは書き込みコマンドが、バースト長ＢＬを示すバースト情報ＢＩＮＦの値に４クロックを加えたクロックサイクルの間に出力されないとき、レイテンシ判定部５０Ａは、読み出しレイテンシＲＬおよび書き込みレイテンシＷＬの値を減らす。このように、レイテンシ判定部５０Ａは、レイテンシＲＬ、ＷＬを減らすために読み出しコマンドまたは書き込みコマンドが所定の期間発生しないことを検出するタイマＴＩＭＲとして動作する。
【０１１０】
レイテンシ判定部５０Ａおよびレイテンシ調整部５２は、レイテンシ拡張信号／ＬＥＸＴのロウパルスを受けたときに、読み出しアクセス要求の出力から読み出しデータを受けるまでのシステム読み出しレイテンシＲＬを増加し、後続の読み出しアクセス要求を所定の期間出力しないときにシステム読み出しレイテンシＲＬを元に戻すレイテンシ制御部として動作する。あるいは、レイテンシ判定部５０Ａおよびレイテンシ調整部５２は、レイテンシ拡張信号／ＬＥＸＴのロウパルスを受けたときに、書き込みアクセス要求の出力から書き込みデータを出力するまでのシステム書き込みレイテンシＷＬを増加し、後続の書き込みアクセス要求を所定の期間出力しないときにシステム書き込みレイテンシＷＬを元に戻すレイテンシ制御部として動作する。
【０１１１】
図２１は、図２０に示したレイテンシ判定部５０Ａの動作を示している。動作５０において、レイテンシ判定部５０Ａは、ＰＳＲＡＭからのレイテンシ拡張信号／ＬＥＸＴが低レベルＬに変化したか否かを検出する。レイテンシ拡張信号／ＬＥＸＴが低レベルＬのとき、処理は動作５２に移行する。レイテンシ拡張信号／ＬＥＸＴが高レベルＨのとき、処理は動作６４に移行する。
【０１１２】
動作５２において、レイテンシ判定部５０Ａは、読み出しレイテンシＲＬおよび書き込みレイテンシＷＬの値を増加し、レイテンシ調整部５２に通知する。レイテンシ調整部５２は、増加したレイテンシＲＬ、ＷＬに基づいて、コマンド発生部５４、データ出力部５６およびデータ入力部５８を制御する。動作５４において、レイテンシ判定部５０Ａは、内蔵するカウンタのカウンタ値を”０”にリセットする。
【０１１３】
動作５６において、レイテンシ判定部５０Ａは、コマンド発生部５４からのコマンド情報に基づいて、読み出しコマンドＲＤまたは書き込みコマンドＷＲがＰＳＲＡＭに出力されるか否かを検出する。コマンドＲＤまたはＷＲが出力されるとき、動作５８において、カウンタ値ＣＯＵＮＴが”０”にリセットされる。コマンドＲＤまたはＷＲが出力されないとき、動作６０において、カウンタ値ＣＯＵＮＴがクロック信号ＣＬＫに同期して”１”だけ増加される。
【０１１４】
次に、動作６２において、レイテンシ判定部５０Ａは、カウンタ値ＣＯＵＮＴがバースト情報ＢＩＮＦの値に４クロックサイクルを加えた値（切り換え値）に等しいか否かを判定する。カウンタ値ＣＯＵＮＴが切り換え値に達していないとき、処理は動作５６に移行する。このとき、レイテンシＲＬ、ＷＬは、増加したままである。カウンタ値ＣＯＵＮＴが切り換え値に達しているとき、処理は動作６４に移行する。すなわち、レイテンシ判定部５０Ａは、所定のクロックサイクルの間、コマンドＲＤまたはＷＲが発生していないと判断する。
【０１１５】
動作６４において、レイテンシ判定部５０Ａは、レイテンシＲＬ、ＷＬの値を減少し、レイテンシ調整部５２に通知する。これ以降、レイテンシ調整部５２は、減少したレイテンシＲＬ、ＷＬに基づいて、コマンド発生部５４、データ出力部５６およびデータ入力部５８を制御する。
【０１１６】
図２２は、図１９に示したＰＳＲＡＭの動作の例を示している。ＰＳＲＡＭの動作は、レイテンシ拡張信号／ＬＥＸＴの波形を除き、図１３と同じである。すなわち、バースト長ＢＬは”１”に設定されている。
【０１１７】
図２０に示したレイテンシ判定部５０Ａは、読み出しコマンドＲＤが出力された後、クロックサイクル毎に次のコマンドＲＤまたはＷＲが出力されるかを判定する。コマンドＲＤまたはＷＲが出力されないとき、カウンタ値ＣＯＵＮＴを順次に増加する（図２２（ａ））。コマンドＲＤまたはＷＲが出力されるとき、カウンタ値ＣＯＵＮＴを”０”にリセットする（図２２（ｂ、ｃ））。そして、カウンタ値ＣＯＵＮＴが”５”になったとき、レイテンシＲＬ、ＷＬを減少する（図２２（ｄ））。
【０１１８】
図２３は、図１９に示したＰＳＲＡＭの動作の別の例を示している。ＰＳＲＡＭの動作は、レイテンシ拡張信号／ＬＥＸＴの波形を除き、図１３と同じである。すなわち、バースト長ＢＬは”４”に設定されている。このため、レイテンシ判定部５０Ａは、カウンタ値ＣＯＵＮＴが”８”になったときに、レイテンシＲＬ、ＷＬを減少する。
【０１１９】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリコントローラＰＳＣＮＴは、チップイネーブル信号／ＣＥをＰＳＲＡＭに供給した次のクロックサイクルでのみレイテンシ拡張信号／ＬＥＸＴのレベルをモニタすればよい。この後のレイテンシＲＬ、ＷＬを変える動作は、メモリコントローラＰＳＣＮＴ内で迅速に実施できる。
【０１２０】
具体的には、メモリコントローラＰＳＣＮＴのレイテンシ判定部５０Ａは、ＰＳＲＡＭに出力する読み出しコマンドＲＤまたは書き込みコマンドＷＲをモニタすることでレイテンシＲＬ、ＷＬを短縮できるか判断する。したがって、ＰＳＲＡＭからのレイテンシ拡張信号／ＬＥＸＴに応じて動作する場合に比べて、迅速にレイテンシＲＬ、ＷＬを短縮できる。
【０１２１】
例えば、図２３の読み出しコマンドＲＤ１、メモリコントローラＰＳＣＮＴは、１番目のクロック信号ＣＬＫの立ち上がりエッジに同期して読み出しコマンドＲＤ１の出力を決定し、１番目のクロック信号ＣＬＫの立ち下がりエッジに同期して読み出しコマンドＲＤ１をＰＳＲＡＭに出力する。このため、レイテンシ判定部５０Ａは、コマンドＲＤ、ＷＲが出力されるか否かを、図１２および図１６の実施形態に比べて１クロックサイクル早く判断できる。この結果、メモリコントローラＰＳＣＮＴの動作マージンを大きくできる。換言すれば、クロック信号ＣＬＫの周波数が高いときにも、レイテンシＲＬ、ＷＬの切り換え動作を確実に実施できるため、ＰＳＲＡＭの誤動作を防止できる。
【０１２２】
図２４は、別の実施形態における半導体メモリの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この半導体メモリは、ＳＤＲＡＭタイプの入出力インタフェースを有するＰＳＲＡＭである。ＰＳＲＡＭは、図１のクロックバッファ１０、コマンドデコーダ１６、バーストカウンタ２６およびアドレス入力バッファ２８の代わりに、クロックバッファ１０Ｃ、コマンドデコーダ１６Ｃ、バーストカウンタ２６Ｃおよびアドレス入力バッファ２８Ｃを有している。その他の構成は、図１と同じである。
【０１２３】
クロック入力バッファ１０Ｃは、チップイネーブル信号ＣＥ２が高レベルのときにクロック信号ＣＬＫを受け、内部クロック信号ＩＣＬＫを出力し、チップイネーブル信号ＣＥ２が低レベルのときに内部クロック信号ＩＣＬＫの出力を停止する。内部クロック信号ＩＣＬＫの出力が停止されるとき、ＰＳＲＡＭは、内部回路の動作やリフレッシュ動作を停止し、通常動作モードからパワーダウンモード（低消費電力モード）に移行する。
【０１２４】
コマンドコーダ１６Ｃは、バーストカウンタ２６Ｃにコラム読み書き信号ＣＲＷＺのみを出力する。この実施形態では、読み出しコマンドＲＤまたは書き込みコマンドＷＲではなくアクティブコマンドＡＣＴが、チップイネーブル信号／ＣＥとともにＰＳＲＡＭに供給される。このため、ロウ読み書き信号ＲＲＷＺは生成されない。バーストカウンタ２６Ｃは、コラム読み書き信号ＣＲＷＺを受けたときに、バースト長ＢＬに対応する数のパルスを有するバーストクロック信号ＢＣＬＫを内部クロック信号ＩＣＬＫに同期して出力する。例えば、コマンドデコーダ１６Ｃは、図２の読み書き検出部ＲＷＤＥＴからロウ読み書き信号ＲＲＷＺを出力する機能を削除して構成される。
【０１２５】
アドレス入力バッファ２８Ｃは、共通のアドレス端子ＡＤに互いに異なるタイミングで供給されるロウアドレス信号ＲＡＤとコラムアドレス信号ＣＡＤを受ける。すなわち、この実施形態のＰＳＲＡＭは、アドレスマルチプレクスタイプである。
【０１２６】
図２５は、図２４に示したＰＳＲＡＭの動作の例を示している。この例では、コマンドデコーダ１６Ｃは、チップイネーブル信号／ＣＥの立ち下がりエッジによりアクティブコマンドＡＣＴを検出する（図２５（ａ））。このとき、ロウアドレス信号Ｒ１がアドレス端子ＡＤに供給される（図２５（ｂ））。図７と同様にリフレッシュ動作ＲＥＦが、チップイネーブル信号／ＣＥの活性化直前に挿入されるため、レイテンシ拡張信号／ＬＥＸＴが活性化される（図２５（ｃ））。ＰＳＲＡＭは、アクティブコマンドＡＣＴに応答して、ロウアドレス信号ＲＡＤが示すワード線ＷＬ１を活性化し、センスアンプＳＡを活性化する。
【０１２７】
次に、５番目のクロック信号ＣＬＫの立ち上がりエッジに同期して読み出しコマンドＲＤ１およびコラムアドレス信号Ｃ１がＰＳＲＡＭに供給される（図２５（ｄ））。アクティブコマンドＡＣＴに応答して読み出しデータまたは書き込みデータがデータ端子ＤＱに転送されることがないため、読み出しコマンドＲＤ１は、図７の読み出しコマンドＲＤ２に比べて１クロックサイクル早く供給できる。読み出しコマンドＲＤ１−ＲＤ４に伴う動作は、１クロックサイクル早いことを除き図７と同じである。
【０１２８】
図２６は、図２４に示したＰＳＲＡＭの動作の別の例を示している。この例では、図８の読み出しコマンドＲＤ１の代わりにアクティブコマンドＡＣＴが供給される。リフレッシュ動作ＲＥＦは挿入されない。図２５と同様の理由により、読み出しコマンドＲＤ１−ＲＤ４は、図８の読み出しコマンドＲＤ２−ＲＤ５より１クロックサイクル早くＰＳＲＡＭに供給され、読み出しデータは、１クロックサイクル早く出力される。その他の動作は、図８と同じである。
【０１２９】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ＳＤＲＡＭタイプの入出力インタフェースを有するＰＳＲＡＭにおいても、ＰＳＲＡＭの誤動作を防止できる。
【０１３０】
図２７は、別の実施形態における半導体メモリの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この半導体メモリは、図２４と同様に、ＳＤＲＡＭタイプの入出力インタフェースを有するＰＳＲＡＭである。さらに、ＰＳＲＡＭは、アドレス信号とデータ信号を受けるアドレスデータ端子ＡＤＱを有している。
【０１３１】
アドレス入力バッファ２８Ｄは、アドレス端子ＡＤおよびアドレスデータ端子ＡＤＱに供給されるアドレス信号をロウアドレス信号ＲＡＤとして出力する。データ入力バッファ３４Ｄは、データ端子ＤＱおよびアドレスデータ端子ＡＤＱに供給される書き込みデータをデータバスＤＢに出力する。データ出力バッファ３６Ｄは、メモリコアＣＯＲＥからデータバスＤＢに供給される読み出しデータをデータ端子ＤＱおよびアドレスデータ端子ＡＤＱに出力する。その他の構成は、図２４と同じである。
【０１３２】
図２８は、図２７に示したＰＳＲＡＭの動作の例を示している。ロウアドレス信号ＲＡＤがアドレスデータ端子ＡＤＱに供給され、読み出しデータＲＤ１−ＲＤ４がデータ端子ＤＱだけでなくアドレスデータ端子ＡＤＱに出力されることを除き、図２５と同じである。
【０１３３】
図２９は、図２７に示したＰＳＲＡＭの動作の別の例を示している。ロウアドレス信号ＲＡＤがアドレスデータ端子ＡＤＱに供給され、読み出しデータＲＤ１−ＲＤ４がデータ端子ＤＱだけでなくアドレスデータ端子ＡＤＱに出力されることを除き、図２６と同じである。
【０１３４】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ＳＤＲＡＭタイプの入出力インタフェースを有し、アドレスデータ端子ＡＤＱを有するＰＳＲＡＭにおいても、ＰＳＲＡＭの誤動作を防止できる。
【０１３５】
図３０は、別の実施形態における半導体メモリの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この半導体メモリはＰＳＲＡＭである。ＰＳＲＡＭは、読み出しデータの出力タイミングを示すウエイト信号を出力するウエイト制御部３８Ｅおよびウエイト端子／ＷＡＩＴを有している。また、ＰＳＲＡＭは、図１のバーストカウンタ２６の代わりにバーストカウンタ２６Ｅを有している。その他の構成は、図１と同じである。
【０１３６】
バーストカウンタ２６Ｅは、図１のバーストカウンタ２６の機能に加えて、バーストイネーブル信号ＢＳＴＥＮＺを出力する機能を有している。ウエイト制御部３８Ｅは、チップイネーブル信号ＣＥＺ、アウトプットイネーブル信号ＯＥＺ、ライトイネーブル信号ＷＥＺおよびバーストイネーブル信号ＢＳＴＥＮＺに応じて、ウエイト信号／ＷＡＩＴを高レベルまたは低レベルに設定し、あるいは高インピーダンス状態に設定する。
【０１３７】
図３１は、図３０に示したＰＳＲＡＭの動作の例を示している。バーストイネーブル信号ＢＳＴＥＮＺおよびウエイト信号／ＷＡＩＴの波形を除き、図７と同じである。ウエイト制御部３８Ｅは、チップイネーブル信号／ＣＥが非活性化されている間、ウエイト信号／ＷＡＩＴを高インピーダンス状態Ｈｉ−Ｚに設定する（図３１（ａ、ｂ））。ウエイト制御部３８Ｅは、最初のコマンドが読み出しコマンドＲＤ１のとき、ウエイト信号／ＷＡＩＴを低レベルに活性化する（図３１（ｃ））。バーストカウンタ２６Ｅは、最初の読み出しコマンドＲＤに対応して出力するバーストクロック信号ＢＣＬＫの１クロックサイクル前にバーストイネーブル信号ＢＳＴＥＮＺを活性化する（図３１（ｄ））。
【０１３８】
ウエイト制御部３８Ｅは、バーストイネーブル信号ＢＳＴＥＮＺの活性化に同期して、ウエイト信号／ＷＡＩＴを高レベルに非活性化する（図３１（ｅ））。すなわち、ウエイト信号／ＷＡＩＴは、最初の読み出しコマンドＲＤに応答して活性化され、最初の読み出し要求ＲＤに対応する読み出しデータが出力される前に非活性化される。メモリコントローラＰＳＣＮＴは、ウエイト信号／ＷＡＩＴの高レベルを１０番目のクロック信号ＣＬＫの立ち上がりエッジに同期して検出し、次のクロック信号ＣＬＫに同期して最初の読み出しデータＲＤ１がＰＳＲＡＭから出力されることを検出する。バーストカウンタ２６Ｅは、チップイネーブル信号／ＣＥの非活性化に同期してバーストイネーブル信号ＢＳＴＥＮＺを非活性化する（図３１（ｆ））。
【０１３９】
図３２は、図３０に示したＰＳＲＡＭの動作の別の例を示している。バーストイネーブル信号ＢＳＴＥＮＺおよびウエイト信号／ＷＡＩＴの波形を除き、図９と同じである。
【０１４０】
この例では、最初のコマンドが書き込みコマンドＷＲのため、ウエイト制御部３８Ｅは、書き込みコマンドＷＲ１に同期してウエイト信号／ＷＡＩＴを高レベルに非活性化する（図３２（ａ））。バーストカウンタ２６Ｅは、図３１と同様に、最初の読み出しコマンドＲＤまたは書き込みコマンドＷＲに対応して出力するバーストクロック信号ＢＣＬＫの１クロックサイクル前にバーストイネーブル信号ＢＳＴＥＮＺを活性化する（図３２（ｂ））。
【０１４１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、読み出しデータの出力タイミングを示すウエイト信号／ＷＡＩＴを出力する機能を有するＰＳＲＡＭにおいても、ＰＳＲＡＭの誤動作を防止できる。
【０１４２】
なお、図２４および図２７に示した実施形態では、擬似ＳＲＡＭにＳＤＲＡＭタイプの入出力インタフェースを採用する例について述べた。しかし、例えば、他の実施形態の擬似ＳＲＡＭにＳＤＲＡＭタイプの入出力インタフェースを採用してもよい。
【０１４３】
図２７に示した実施形態では、擬似ＳＲＡＭにアドレスデータ端子ＡＤＱを設ける例について述べた。しかし、他の実施形態の擬似ＳＲＡＭにアドレスデータ端子ＡＤＱを設けてもよい。
【０１４４】
図３０に示した実施形態では、擬似ＳＲＡＭにウエイト端子／ＷＡＩＴを設ける例について述べた。しかし、他の実施形態の擬似ＳＲＡＭにウエイト端子／ＷＡＩＴを設けてもよい。
【０１４５】
図１から図３２に示した実施形態に関して、さらに以下の付記を開示する。
（付記１）
複数のダイナミックメモリセルを有するメモリコアと、
前記メモリセルをリフレッシュするためのリフレッシュ要求を周期的に生成するリフレッシュ生成部と、
チップイネーブル信号の活性化とともに供給される最初のアクセス要求および前記チップイネーブル信号の活性化中に供給される後続のアクセス要求に応答してアクセス動作を実行するとともに、前記チップイネーブル信号の活性化が前記リフレッシュ要求と競合するときに、リフレッシュ動作後にアクセス動作を実行するコア制御部と、
前記チップイネーブル信号の活性化が前記リフレッシュ要求と競合するときに、レイテンシ拡張信号を活性化し、前記チップイネーブル信号の非活性化に応答して前記レイテンシ拡張信号を非活性化するレイテンシ判定部と、
前記レイテンシ拡張信号を外部に出力するレイテンシ出力バッファと、
前記レイテンシ拡張信号の活性化中における前記最初のアクセス要求または前記後続のアクセス要求から読み出しデータがデータ端子に転送されるまでの時間を示す読み出しレイテンシを、前記レイテンシ拡張信号の非活性化中の読み出しレイテンシに比べて増加するデータ制御部と
を備えていることを特徴とする半導体メモリ。
（付記２）
複数のダイナミックメモリセルを有するメモリコアと、
前記メモリセルをリフレッシュするためのリフレッシュ要求を周期的に生成するリフレッシュ生成部と、
チップイネーブル信号の活性化とともに供給される最初のアクセス要求および前記チップイネーブル信号の活性化中に供給される後続のアクセス要求に応答してアクセス動作を実行するとともに、前記チップイネーブル信号の活性化が前記リフレッシュ要求と競合するときに、リフレッシュ動作後にアクセス動作を実行するコア制御部と、
前記後続のアクセス要求が所定の期間供給されないときに、拡張リセット信号を出力するレイテンシ制御部と、
前記チップイネーブル信号の活性化が前記リフレッシュ要求と競合するときに、レイテンシ拡張信号を活性化し、前記拡張リセット信号に応答して前記レイテンシ拡張信号を非活性化するレイテンシ判定部と、
前記レイテンシ拡張信号を外部に出力するレイテンシ出力バッファと、
前記レイテンシ拡張信号の活性化中における前記最初のアクセス要求または前記後続のアクセス要求から読み出しデータがデータ端子に転送されるまでの時間を示す読み出しレイテンシを、前記レイテンシ拡張信号の非活性化中の読み出しレイテンシに比べて増加するデータ制御部と
を備えていることを特徴とする半導体メモリ。
（付記３）
請求項２記載の半導体メモリにおいて、
１つのアクセス要求に応答してデータが出力または入力される回数を示すバースト長を設定するモードレジスタを備え、
前記所定の期間は、所定数のクロックサイクルにバースト長が示すクロックサイクルを加えた期間であることを特徴とする半導体メモリ。
（付記４）
付記２記載の半導体メモリにおいて、
前記レイテンシ出力バッファは、前記レイテンシ拡張信号の活性化に同期するパルス信号を前記レイテンシ拡張信号として出力することを特徴とする半導体メモリ。
（付記５）
付記１ないし付記４のいずれか1項記載の半導体メモリにおいて、
前記データ制御部は、
前記アクセス要求に応答してカウント動作し、カウンタ値が期待値に達したときにバーストクロック信号を出力するとともに、前記レイテンシ拡張信号が活性化されたときに前記期待値が増加されるバーストカウンタと、
前記読み出しデータおよび前記書き込みデータの少なくともいずれかを、前記バーストクロック信号に同期して転送するデータレジスタと
を備えていることを特徴とする半導体メモリ。
（付記６）
付記１ないし付記４のいずれか１項記載の半導体メモリにおいて、
前記データ制御部は、前記レイテンシ拡張信号の活性化中における前記最初のアクセス要求または前記後続のアクセス要求から書き込みデータを前記データ端子で受けるまでの時間を示す書き込みレイテンシを、前記レイテンシ拡張信号の非活性化中の書き込みレイテンシに比べて増加することを特徴とする半導体メモリ。
（付記７）
付記１ないし付記４のいずれか１項記載の半導体メモリにおいて、
前記データ制御部は、前記レイテンシ拡張信号の活性化中における前記最初のアクセス要求に対応する読み出しレイテンシと前記後続のアクセス要求に対応する読み出しレイテンシとの差を、前記レイテンシ拡張信号の非活性化中における前記最初のアクセス要求に対応する読み出しレイテンシと前記後続のアクセス要求に対応する読み出しレイテンシとの差と等しく設定することを特徴とする半導体メモリ。
（付記８）
付記１ないし付記４のいずれか１項記載の半導体メモリにおいて、
前記データ制御部は、前記レイテンシ拡張信号の活性化中における前記最初のアクセス要求に対応する書き込みレイテンシと前記後続のアクセス要求に対応する書き込みレイテンシとの差を、前記レイテンシ拡張信号の非活性化中における前記最初のアクセス要求に対応する書き込みレイテンシと前記後続のアクセス要求に対応する書き込みレイテンシとの差と等しく設定することを特徴とする半導体メモリ。
（付記９）
付記１ないし付記８のいずれか１項記載の半導体メモリにおいて、
読み出しアクセス要求に応答して活性化され、前記読み出しアクセス要求に対応する読み出しデータが出力される前に非活性化されるウエイト信号を出力するウエイト制御部を備えていることを特徴とする半導体メモリ。
（付記１０）
付記１または付記２記載の半導体メモリと、
前記半導体メモリのアクセスを制御するために前記アクセス要求を生成するメモリコントローラと
を備えたシステム。
（付記１１）
付記１０記載のシステムにおいて、
前記メモリコントローラは、
前記レイテンシ拡張信号の活性化中における前記アクセス要求の出力から読み出しデータを受けるまでの時間を示すシステム読み出しレイテンシを、前記レイテンシ拡張信号の非活性化中に比べて増加するレイテンシ制御部を備えていることを特徴とするシステム。
（付記１２）
付記１０または付記１１記載のシステムにおいて、
前記半導体メモリの前記データ制御部は、前記レイテンシ拡張信号の活性化中における前記最初のアクセス要求または前記後続のアクセス要求から書き込みデータを前記データ端子で受けるまでの時間を示す書き込みレイテンシを、前記レイテンシ拡張信号の非活性化中の書き込みレイテンシに比べて増加し、
前記メモリコントローラの前記レイテンシ制御部は、前記レイテンシ拡張信号の活性化中における前記アクセス要求の出力から書き込みデータを出力するまでの時間を示すシステム書き込みレイテンシを、前記レイテンシ拡張信号の非活性化中に比べて増加することを特徴とするシステム。
（付記１３）
付記４記載の半導体メモリと、
前記半導体メモリのアクセスを制御するために前記アクセス要求を生成するメモリコントローラと
を備えたシステム。
（付記１４）
付記１３記載のシステムにおいて、
前記メモリコントローラは、前記レイテンシ拡張信号を受けたときに、前記アクセス要求の出力から読み出しデータを受けるまでのシステム読み出しレイテンシを増加し、前記後続のアクセス要求を所定の期間出力しないときに前記システム読み出しレイテンシを元に戻すレイテンシ制御部を備えていることを特徴とするシステム。
【０１４６】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【符号の説明】
【０１４７】
１０‥クロック入力バッファ；１２‥コマンド入力バッファ；１４‥リフレッシュ生成部；１６、１６Ｃ‥コマンドデコーダ；１８、１８Ａ‥レイテンシ判定部；２０、２０Ｂ‥レイテンシ出力バッファ；２２‥モードレジスタ；２４‥動作制御部；２６、２６Ｃ、２６Ｅ‥バーストカウンタ；２８、２８Ｃ、２８Ｄ‥アドレス入力バッファ；３０‥バーストアドレスカウンタ；３２‥アドレスラッチ；３４、３４Ｄ‥データ入力バッファ；３６、３６Ｄ‥データ出力バッファ；３８Ｅ‥ウエイト制御部；５０‥レイテンシ判定部；５２‥レイテンシ調整部；５４‥コマンド発生部；５６‥データ出力部；５８‥データ入力部；／ＡＤＶ‥アドレスバリッド信号；／ＣＥ‥チップイネーブル信号；ＣＬＫ‥クロック信号；ＣＯＲＥ‥メモリコア；ＤＱ‥データ信号；ＦＣＮＴ‥メモリコントローラ；ＦＬＡＳＨ‥フラッシュメモリ；／ＬＥＸＴ‥レイテンシ拡張信号；／ＯＥ‥アウトプットイネーブル信号；ＰＳＣＮＴ‥メモリコントローラ；ＲＬ‥読み出しレイテンシ；ＲＲＥＱＺ‥リフレッシュ要求信号；ＳＹＳ‥システム；／ＷＥ‥ライトイネーブル信号；ＷＬ‥書き込みレイテンシ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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