(57)【特許請求の範囲】
【請求項１】
光電変換により画素信号を生成する複数の画素が２次元行列状に配列された画素部と、
前記画素部の行を選択する画素駆動部と、を有し、
前記画素駆動部は、
第１のフィールドで読み出される前記画素部の行を走査して前記第１のフィールドで読み出される画素の画素信号を順次リセットし、その後、第２のフィールドで読み出される前記画素部の行を走査して前記第２のフィールドで読み出される画素の画素信号を順次リセットし、その後、前記第１のフィールドの画素の画素信号を順次読み出し、その後、前記第２のフィールドの画素の画素信号を順次読み出す第１の動作モードと、
前記第１のフィールドで読み出される前記画素部の行を走査して前記第１のフィールドで読み出される画素の画素信号を順次リセットし、その後、前記第１のフィールドの画素の画素信号を順次読み出し、その後、前記第２のフィールドで読み出される前記画素部の行を走査して前記第２のフィールドで読み出される画素の画素信号を順次リセットし、その後、前記第２のフィールドの画素の画素信号を順次読み出す第２の動作モードとを備え、
前記第２の動作モードに引き続き前記第１の動作モードが行われる際、前記第２の動作モードにおける前記第２のフィールドの画素の画素信号の読み出しの走査開始は、前記第１の動作モードにおける前記第１のフィールドの画素の画素信号のリセットの走査開始の後、かつ前記第１の動作モードにおける前記第２のフィールドの画素の画素信号のリセットの走査開始の前に行われることを特徴とする固体撮像装置。
【請求項２】
さらに、前記画素部の読み出しの行アドレスを生成する読み出し行カウンタと、
前記画素部の第１のフィールドのリセットの行アドレスを生成する第１のリセット行カウンタと、
前記画素部の前記第１のフィールドに引き続く第２のフィールドのリセットの行アドレスを生成する第２のリセット行カウンタと、
前記読み出し行カウンタ、前記第１のリセット行カウンタ及び前記第２のリセット行カウンタにより生成される行アドレスのうちの１つの行アドレスを選択するセレクタと、
前記読み出し行カウンタ、前記第１のリセット行カウンタ及び前記第２のリセット行カウンタを制御する行カウンタ制御部と、を有し、
前記行カウンタ制御部は、
前記読み出し行カウンタをカウントスタートさせるためのカウントスタートパルスを生成する第１のカウンタスタートパルス生成回路と、
垂直同期信号のタイミングでリセットし、水平同期信号のタイミングでカウントアップする水平同期信号カウンタと、
前記水平同期信号カウンタのカウンタ値に応じて、前記第１のリセット行カウンタをカウントスタートさせるためのカウントスタートパルスを生成する第２のカウンタスタートパルス生成回路と、
前記水平同期信号カウンタのカウンタ値に応じて、前記第２のリセット行カウンタをカウントスタートさせるためのカウントスタートパルスを生成する第３のカウンタスタートパルス生成回路とを有することを特徴とする請求項１記載の固体撮像装置。
【請求項３】
さらに、前記画素部の読み出しの行アドレスを生成する読み出し行カウンタと、
前記画素部の第１のフィールドのリセットの行アドレスを生成する第１のリセット行カウンタと、
前記画素部の前記第１のフィールドに引き続く第２のフィールドのリセットの行アドレスを生成する第２のリセット行カウンタと、
前記読み出し行カウンタ、前記第１のリセット行カウンタ及び前記第２のリセット行カウンタにより生成される行アドレスのうちの１つの行アドレスを選択するセレクタと、
前記読み出し行カウンタ、前記第１のリセット行カウンタ及び前記第２のリセット行カウンタを制御する行カウンタ制御部と、を有し、
前記行カウンタ制御部は、
前記読み出し行カウンタをカウントスタートさせるためのカウントスタートパルスを生成する第１のカウンタスタートパルス生成回路と、
２つの垂直同期信号のタイミング毎にリセットし、水平同期信号のタイミングでカウントアップする第１の水平同期信号カウンタと、
２つの垂直同期信号のタイミング毎かつ前記第１の水平同期信号カウンタに対して１つの垂直同期信号分ずれてリセットし、水平同期信号のタイミングでカウントアップする第２の水平同期信号カウンタと、
前記第１の水平同期信号カウンタのカウンタ値に応じて、前記第１のリセット行カウンタをカウントスタートさせるためのカウントスタートパルスを生成する第２のカウンタスタートパルス生成回路と、
前記第２の水平同期信号カウンタのカウンタ値に応じて、前記第２のリセット行カウンタをカウントスタートさせるためのカウントスタートパルスを生成する第３のカウンタスタートパルス生成回路とを有することを特徴とする請求項１記載の固体撮像装置。
【請求項４】
１つの読み出し行カウンタと２つのリセット行カウンタを有する行アドレス生成部と、
前記読み出し行カウンタと前記リセット行カウンタを制御する行カウンタ制御部と、
前記行アドレス生成部で生成された行アドレスを選択するセレクタと、
前記セレクタによって選択された行アドレスをデコードする行アドレスデコーダと、
前記行アドレスデコーダの出力ビットを入力してその状態を記憶する記憶部と、
前記記憶部に記憶された出力ビットに対応する行選択信号を出力する画素駆動部とを有し、
前記読み出し行カウンタは、第１のフィールド及び第２のフィールドのインターレース読み出しの行アドレスを生成し、
前記２つのリセット行カウンタは、フィールド読み出し周期に対して短い蓄積時間と長い蓄積時間の２種類の蓄積動作の一方から他方へ切り替わる場合に、前記第１のフィールドと前記第２のフィールドが互いのフィールドの読み出し行を飛び越して行リセットするように行アドレスを生成することを特徴とする固体撮像装置。
【請求項５】
光電変換により画素信号を生成する複数の画素が２次元行列状に配列された画素部と、
前記画素部の行を選択する画素駆動部と、を有する固体撮像装置の駆動方法であって、
前記画素駆動部は、
第１のフィールドで読み出される前記画素部の行を走査して前記第１のフィールドで読み出される画素の画素信号を順次リセットし、その後、第２のフィールドで読み出される前記画素部の行を走査して前記第２のフィールドで読み出される画素の画素信号を順次リセットし、その後、前記第１のフィールドの画素の画素信号を順次読み出し、その後、前記第２のフィールドの画素の画素信号を順次読み出す第１のステップと、
前記第１のフィールドで読み出される前記画素部の行を走査して前記第１のフィールドで読み出される画素の画素信号を順次リセットし、その後、前記第１のフィールドの画素の画素信号を順次読み出し、その後、前記第２のフィールドで読み出される前記画素部の行を走査して前記第２のフィールドで読み出される画素の画素信号を順次リセットし、その後、前記第２のフィールドの画素の画素信号を順次読み出す第２のステップとを備え、
前記第２のステップに引き続き前記第１のステップが行われる際、前記第２のステップにおける前記第２のフィールドの画素の画素信号の読み出しの走査開始は、前記第１のステップにおける前記第１のフィールドの画素の画素信号のリセットの走査開始の後、かつ前記第１のステップにおける前記第２のフィールドの画素の画素信号のリセットの走査開始の前に行われることを特徴とする固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、数百万画素を超える固体撮像装置がデジタルカメラに使用されるようになり、高精彩な静止画像を撮影することが可能となっている。動画撮影においても、滑らかな動画を撮影するために、固体撮像装置に高フレームレートで画像を読み出したいという要請がある。高フレームレートで読み出す場合、固体撮像装置の画素部の光電変換素子の、１フレームあたりの蓄積時間が短くなるので、特に暗い被写体からは充分な露光量が得られないという問題がある。限られた露光時間で、充分な露光量を得るための手段として、ＣＣＤ型の撮像素子において、２つの間引きモードを用いる方法が下記の特許文献１に記載されている。特許文献１によると、２つのモードのうち一方は、蓄積時間が１垂直走査期間以内の場合に、電子シャッターを用いて細かな蓄積時間制御を行うモードである。また、他方のモードは、蓄積時間が１垂直走査期間を超える場合に、電子シャッターは使用せず蓄積時間を固定化し、被写体の明るさに応じて信号増幅手段の増幅率を変化させるモードである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−７４４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示された固体撮像装置では、２つの間引き読み出しモードを切り替えて行う為、切り替えたタイミングを境目にして間引きの仕方が変化する。つまり短秒（例えば１／３０秒）蓄積の際は３行毎に２行を読み飛ばすのに対して、長秒（例えば１／１５秒）では３行毎に１行だけを読み飛ばす。これは撮影シーンによっては視認され、違和感をもたらす。また、特許文献１では、蓄積時間１／３０〜１／１５秒のシーンでは、回路の増幅率を変化させる。増幅率が変化すると回路のノイズも変化する。従って、特に暗い被写体を撮影している際、蓄積時間の切り替わりの前後で画質が変化する。これもシーンによって視認され、違和感をもたらす。
【０００５】
本発明の目的は、動画撮影における画質を向上させることができる固体撮像装置及びその制御方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の固体撮像装置は、光電変換により画素信号を生成する複数の画素が２次元行列状に配列された画素部と、前記画素部の行を選択する画素駆動部と、を有し、前記画素駆動部は、第１のフィールドで読み出される前記画素部の行を走査して前記第１のフィールドで読み出される画素の画素信号を順次リセットし、その後、第２のフィールドで読み出される前記画素部の行を走査して前記第２のフィールドで読み出される画素の画素信号を順次リセットし、その後、前記第１のフィールドの画素の画素信号を順次読み出し、その後、前記第２のフィールドの画素の画素信号を順次読み出す第１の動作モードと、前記第１のフィールドで読み出される前記画素部の行を走査して前記第１のフィールドで読み出される画素の画素信号を順次リセットし、その後、前記第１のフィールドの画素の画素信号を順次読み出し、その後、前記第２のフィールドで読み出される前記画素部の行を走査して前記第２のフィールドで読み出される画素の画素信号を順次リセットし、その後、前記第２のフィールドの画素の画素信号を順次読み出す第２の動作モードとを備え、前記第２の動作モードに引き続き前記第１の動作モードが行われる際、前記第２の動作モードにおける前記第２のフィールドの画素の画素信号の読み出しの走査開始は、前記第１の動作モードにおける前記第１のフィールドの画素の画素信号のリセットの走査開始の後、かつ前記第１の動作モードにおける前記第２のフィールドの画素の画素信号のリセットの走査開始の前に行われることを特徴とする。
【発明の効果】
【０００７】
動画撮影における画質を向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】固体撮像装置の構成例を示す図である。
【図２】固体撮像装置の駆動方法の概要を示すタイミング図である。
【図３】第１の実施形態による行カウンタ制御部の構成例を示すブロック図である。
【図４】第１の実施形態による固体撮像装置の動作を示すタイミング図である。
【図５】第２の実施形態による行カウンタ制御部の構成例を示すブロック図である。
【図６】第２の実施形態による固体撮像装置の動作を示すタイミング図である。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
図１（Ａ）は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。固体撮像素子１は、画素部１１及び画素駆動部１２Ｌ，１２Ｒを有する。画素部１１は、行と列の２次元行列状に配列された複数の画素で構成される。画素駆動部１２Ｌ，１２Ｒは、画素を駆動する信号、すなわちフォトダイオードに蓄積された電荷を転送するための転送信号や、行列の中から特定の行の画素を選択するための行選択信号などを奇数行と偶数行のそれぞれに対して生成する。画素部１１は、各々が光電変換素子（フォトダイオード）の光電変換により画素信号を生成する複数の画素を含む。各画素は、例えば光電変換素子の他に光電変換素子で蓄積された電荷に基づく電圧信号を出力する増幅部を有する、増幅型の画素が考えられる。固体撮像素子１は、奇数行と偶数行の行選択信号を保持するための選択記憶部１３Ｌ，１３Ｒ、行カウント値Ｓ１５に対応する１行を選択する行アドレスデコーダ１４Ｌ，１４Ｒ、行アドレス生成部１５、タイミング生成部１６、行カウンタ制御部１８を有する。行アドレス生成部１５は、読み出し行カウンタ１５１、リセット行カウンタＡ（１５２）、リセット行カウンタＢ（１５３）及びセレクタ１５０を有する。セレクタ１５０は、３つの行カウンタ１５１〜１５３が出力する行アドレスの内、１つを選択して行カウント値Ｓ１５として出力する。読み出し行カウンタ１５１は、画素部１１の読み出しの行アドレスを生成する。第１のリセット行カウンタＡ（１５２）は、画素部１１の奇数フィールド（第１のフィールド）でリセットする行を示す行アドレスを生成する。第２のリセット行カウンタＢ（１５３）は、画素部１１の偶数フィールド（第２のフィールド）でリセットする行を示す行アドレスを生成する。奇数フィールド及び偶数フィールドは１フレームを構成する。セレクタ１５０は、読み出し行カウンタ１５１、リセット行カウンタＡ（１５２）及びリセット行カウンタＢ（１５３）により生成される行アドレスのうちの１つの行アドレスを選択する。行カウンタ制御部１８は、外部のＣＰＵからの通信信号１９、垂直同期信号２０、水平同期信号２１に基づき、３つの行カウンタ１５１〜１５３のそれぞれに対し、カウンタスタートパルス等のカウンタ制御信号Ｓ１８１１〜Ｓ１８１３を出力する。行カウンタ制御部１８は、行カウンタ１５１〜１５３を制御する。行アドレスデコーダ１４Ｌ，１４Ｒは、セレクタ１５０によって選択された行アドレスをデコードする。選択記憶部１３Ｌ，１３Ｒは、行アドレスデコーダ１４Ｌ，１４Ｒの出力ビットを入力してその状態を記憶する。画素駆動部１２Ｌ，１２Ｒは、選択記憶部１３Ｌ，１３Ｒに記憶された出力ビットに対応する行選択信号を出力する。タイミング生成部１６は、外部のＣＰＵからの通信信号１９、垂直同期信号２０、水平同期信号２１に基づき、３つの行カウンタ１５１〜１５３のうちの１つを選択する行アドレス生成部選択信号Ｓ１６１０を生成する。さらに、タイミング生成部１６は、選択記憶部１３Ｌ，１３Ｒを制御する奇数行と偶数行共通の記憶部制御信号Ｓ１６２と、画素駆動部１２Ｌ，１２Ｒを制御する画素駆動信号Ｓ１６３Ｌ，Ｓ１６３Ｒを生成する。第１の画素駆動部１２Ｌは、セレクタ１５０により選択された行アドレスに対応する画素部１１の奇数行を選択する。第２の画素駆動部１２Ｒは、セレクタ１５０により選択された行アドレスに対応する画素部１１の偶数行を選択する。第１及び第２の画素駆動部１２Ｌ、１２Ｒは、対応する選択記憶部１３Ｌ、１３Ｒの出力と、タイミング生成部１６から供給される不図示の信号との論理和や論理積によって画素の動作を制御する構成になっている。固体撮像素子１、タイミング生成部１６、行カウンタ制御部１８は同一半導体上に集積されていても、されていなくてもかまわない。
【００１０】
図１（Ｂ）は、図１（Ａ）の選択記憶部１３Ｌ，１３Ｒの構成例を示す回路図である。選択記憶部１３Ｌ，１３Ｒは、それぞれ画素部１１の１／２の行数の行選択記憶回路１３１を含んで構成される。行選択記憶回路１３１は、Ｄラッチ１３５と、論理積（ＡＮＤ）回路１３６と、ＳＲラッチ１３７を含んで構成される。行選択記憶回路１３１には、行アドレスデコーダ１４Ｌ，１４Ｒが出力するデコード信号１３２の１ビットと、記憶部制御信号Ｓ１６２である書き込み許可信号ｗｅｎ＿ｒｄ、ＳＲラッチ１３７の消去信号ｃｌｅａｒ＿ｓｈ及びセット信号ｗｅｎ＿ｓｈが入力される。書き込み許可信号ｗｅｎ＿ｒｄは、Ｄラッチ１３５のクロック端子（ＣＫ）に入力され、データ端子（Ｄ）には、デコード信号１３２の内の１ビットが入力され、そのＤラッチ１３５のＱ出力信号は、画素信号を転送する行の行選択信号Ｌｒｄ（１３３）となる。消去信号ｃｌｅａｒ＿ｓｈは、ＳＲラッチ１３７のリセット端子（Ｒ）に入力される。ＡＮＤ回路１３６は、セット信号ｗｅｎ＿ｓｈ及びデコード信号１３２の内の１ビットとが入力され、その論理積を、ＳＲラッチ１３７のセット端子（Ｓ）に出力する。ＳＲラッチ１３７のＱ出力信号は、画素をリセットする行の行選択信号Ｌｓｈ（１３４）となる。選択記憶部１３Ｌ、１３Ｒでそれぞれ生成された、画素信号を転送する行の行選択信号Ｌｒｄ（１３３）と、画素をリセットする行の行選択信号Ｌｓｈ（１３４）は、画素駆動部１２Ｌ，１２Ｒに入力される。これにより、行アドレスデコーダ１４Ｌ，１４Ｒにより選択された画素部１１の対応する行の画素信号の転送、及びリセットが可能となる。
【００１１】
図２（Ａ）及び（Ｂ）は、図１（Ａ）の行カウンタ制御部１８と、タイミング生成部１６と、選択記憶部１３Ｌ，１３Ｒの動作の概要を示すタイミング図である。図２（Ａ）は外部からの入力信号の入力タイミングを示す。ＣＰＵからの通信信号１９は、垂直同期信号（ＶＤ）２０として入力されるパルス２０１に先立って、次の垂直同期期間２０３に実施する動作の通信信号１９１を含む。垂直同期期間２０３は、水平同期信号（ＨＤ）２１として入力される複数の水平同期パルス２１１により構成される。
【００１２】
図２（Ｂ）は、図２（Ａ）の１水平同期期間２１２における固体撮像装置の駆動方法の概要を示すタイミング図である。１水平同期期間２１２における動作は、ステート遷移２２に示す、期間２２１〜期間２２５までの処理期間に大別される。行カウント値Ｓ１５は、タイミング生成部１６の行アドレス生成部選択信号Ｓ１６１０により、期間２２１では読み出し行カウンタ１５１の出力信号Ｓ１５１となり、期間２２２ではリセット行カウンタＡ（１５２）の出力信号Ｓ１５２となる。また、行カウント値Ｓ１５は、その他の期間では、リセット行カウンタＢ（１５３）の出力信号Ｓ１５３となる。
【００１３】
最初に、１水平同期期間２１２における行の画素信号の転送動作について述べる。まず、期間２２１にて、タイミング生成部１６は、書き込み許可信号ｗｅｎ＿ｒｄのパルスを生成する。読み出し行カウンタ１５１の出力信号Ｓ１５１のデコード信号１３２はＤラッチ１３５にてラッチされる。ここでは、読み出し行カウンタ１５１の出力信号Ｓ１５１がＬ行を選択している例を示しており、画素信号を転送する行の行選択信号Ｌｒｄ（１３３）はＬ行のみはハイレベルに遷移し、その他の行Ｌ＋１行、Ｎ行はローレベルのままである。この時、行カウント値Ｓ１５は、行アドレスデコーダ１４Ｌ，１４Ｒ共通であり、かつ、書き込み許可信号ｗｅｎ＿ｒｄも、選択記憶部１３Ｌ，１３Ｒに共通である。そのため、画素駆動部１２Ｌ，１２Ｒでは、奇数行のみからなる群のＬ行と偶数行のみからなる群のＬ行が選択されることとなる。期間２２２では、タイミング生成部１６により、画素駆動部１２Ｌが制御され、画素部１１の奇数行のみからなる群のＬ行の画素信号が、水平転送部１７へ垂直転送される。期間２２３では、タイミング生成部１６により、画素駆動部１２Ｒが制御され、画素部１１の偶数行のみからなる群のＬ行の画素信号が、水平転送部１７へ垂直転送される。期間２２４では、タイミング生成部１６の制御により垂直転送された、奇数行と偶数行２つのＬ行の画素信号が水平転送部１７にて水平転送され固体撮像素子１の出力画素信号となる。
【００１４】
次に、１水平同期期間２１２における行の画素信号のリセット動作について述べる。タイミング生成部１６は、期間２２１にて、消去信号ｃｌｅａｒ＿ｓｈのパルス、期間２２２と期間２２３にて、セット信号ｗｅｎ＿ｓｈのパルスを生成する。ここでは、リセット行カウンタＡ（１５２）の出力信号Ｓ１５２がＬ＋１行を選択し、リセット行カウンタＢ（１５３）の出力信号Ｓ１５３がＮ行を選択、１つ前の１水平同期期間２１２では、Ｌ行が選択されていたものとして例を示す。
【００１５】
期間２２１では、消去信号ｃｌｅａｒ＿ｓｈのパルスにより、全てのＳＲラッチ１３７がリセットされ、選択されていたＬｓｈ［Ｌ］はハイレベルからローレベルに遷移する。期間２２２では、リセット行カウンタＡ（１５２）の出力信号Ｓ１５２の選択したＬ＋１行をデコードしたデコード信号１３２と、セット信号ｗｅｎ＿ｓｈとを入力とするＡＮＤ回路１３６の出力により、Ｌｓｔ［Ｌ＋１］がローレベルからハイレベルに遷移する。期間２２３では、リセット行カウンタＢ（１５３）の出力信号Ｓ１５３の選択したＮ行をデコードしたデコード信号１３２と、セット信号ｗｅｎ＿ｓｈとを入力とするＡＮＤ回路１３６の出力により、Ｌｓｔ［Ｎ］がローレベルからハイレベルに遷移する。この時、行カウント値Ｓ１５は、行アドレスデコーダ１４Ｌ，１４Ｒ共通であり、消去信号ｃｌｅａｒ＿ｓｈ、セット信号ｗｅｎ＿ｓｈも、選択記憶部１３Ｌ，１３Ｒに共通である。そのため、画素駆動部１２Ｌ，１２Ｒでは、奇数行のＬ＋１行と偶数行のＬ＋１行と、奇数行のＮ行と偶数行のＮ行が選択されることとなる。期間２２４では、タイミング生成部１６により、画素駆動部１２Ｌ，１２Ｒが制御され、選択された、画素部１１の奇数行のＬ＋１行と偶数行のＬ＋１行と、奇数行のＮ行と偶数行のＮ行の画素リセットを行う。以上により、１水平同期期間２１２では、隣接する奇数行と偶数行を１組読み出し、２組をリセットすることが出来る構成となっている。
【００１６】
図３は、第１の実施形態による行カウンタ制御部１８の構成例を示す図である。以下、露光時間が垂直同期期間より短い場合も長い場合も、連続的に蓄積時間を設定可能な固体撮像装置の駆動方法について述べる。ＣＰＵ書き込みレジスタＲ（４０１）は、ＣＰＵ１９からの通信による読み出し行カウンタ１５１の制御用のレジスタであり、読み出し走査フラグ、読み出し開始行、読み出し終了行、読み出し行カウンタのカウントアップのステップ値を保持する。ＣＰＵ書き込みレジスタＡ（４０２）は、ＣＰＵ１９からの通信によるリセット行カウンタＡ（１５２）の制御用のレジスタであり、リセット走査開始カウント、リセット開始行、リセット終了行、リセット行カウンタＡのカウントアップのステップ値を保持する。ＣＰＵ書き込みレジスタＢ（４０３）は、ＣＰＵ１９からの通信によるリセット行カウンタＢ（１５３）の制御用のレジスタであり、リセット走査開始カウント、リセット開始行、リセット終了行、リセット行カウンタＢのカウントアップのステップ値を保持する。カウンタスタートパルス生成回路Ｒ（４０７）は、ＣＰＵ書き込みレジスタＡ（４０２）の読み出し走査フラグが“０”（走査オフ）でない場合は、垂直同期信号２０のタイミングにて読み出し行カウンタ１５１のスタートパルス４１５を生成する。
【００１７】
ＶＤ同期レジスタＲ（４０８）は、垂直同期信号２０のタイミングにてＣＰＵ書き込みレジスタＲ（４０１）の読み出し終了行、読み出し行カウンタのカウントアップのステップ値をコピーし保持すると共に信号線４１６により読み出し行カウンタ１５１に入力する。ＶＤ同期レジスタＡ（４０９）は、垂直同期信号２０のタイミングにて、ＣＰＵ書き込みレジスタＡ（４０２）のリセット走査開始カウント、リセット開始行、リセット終了行、リセット行カウンタＡのカウントアップのステップ値をコピーし保持する。ＶＤ同期レジスタＢ（４１０）は、垂直同期信号２０のタイミングにて、ＣＰＵ書き込みレジスタＢ（４０３）のリセット走査開始カウント、リセット開始行、リセット終了行、リセット行カウンタＢのカウントアップのステップ値をコピーし保持する。ＨＤカウンタ４１４は、垂直同期信号２０のタイミングにてリセットされ、水平同期信号２１のタイミングでカウントアップするカウンタである。
【００１８】
水平同期信号２１が連続して入力され、ＨＤカウンタ４１４のカウント値が、ＶＤ同期レジスタＡ（４０９）のリセット走査開始カウントと一致すると、カウンタスタートパルス生成回路Ａ（４１７）と、ＨＤカウンタ同期レジスタＡ（４１９）は次の動作をする。まず、カウンタスタートパルス生成回路Ａ（４１７）は、リセット行カウンタＡ（１５２）のスタートパルス４１８を生成する。ＨＤカウンタ同期レジスタＡ（４１９）は、ＶＤ同期レジスタＡ（４０９）のリセット終了行、リセット行カウンタＡのカウントアップのステップ値をコピーし保持すると共に、リセット行カウンタＡ（１５２）にレジスタ値４２０として出力する。
【００１９】
同様に、ＨＤカウンタ４１４のカウント値が、ＶＤ同期レジスタＢ（４１０）のリセット走査開始カウントと一致すると、カウンタスタートパルス生成回路Ｂ（４２１）と、ＨＤカウンタ同期レジスタＢ（４２３）は次の動作をする。まず、カウンタスタートパルス生成回路Ｂ（４２１）は、リセット行カウンタＢ（１５３）のスタートパルス４２２を生成する。ＨＤカウンタ同期レジスタＢ（４２３）は、ＶＤ同期レジスタＢ（４１０）のリセット終了行、リセット行カウンタＢのカウントアップのステップ値をコピーし保持すると共に、リセット行カウンタＢ（１５３）にレジスタ値４２４として出力する。
【００２０】
図４は、図３に示した、第１の実施形態による行カウンタ制御部１８の動作と、その制御信号出力に基づく、読み出し行カウンタ１５１、リセット行カウンタＡ（１５２）、リセット行カウンタＢ（１５３）の動作を示すタイミング図である。図４は、垂直同期信号２０により、垂直同期期間５００が、期間Ｖ０から期間Ｖ６へと進む間の各部の動作を示している。ＣＰＵ書き込みレジスタ値５０１は、ＣＰＵ１９からの通信により、ＣＰＵ書き込みレジスタＲ（４０１）、ＣＰＵ書き込みレジスタＡ（４０２）、ＣＰＵ書き込みレジスタＢ（４０３）のレジスタに書き込まれるタイミングを示している。
【００２１】
ＶＤ同期レジスタ値５０２は、垂直同期信号２０に同期して、ＶＤ同期レジスタＲ（４０８）、ＶＤ同期レジスタＡ（４０９）、ＶＤ同期レジスタＢ（４１０）に、ＣＰＵ書き込みレジスタ値５０１の内容がコピーされるタイミングを示している。ＨＤカウンタ値（４１３）は、ＨＤカウンタ４１４の出力であるカウンタのカウント値が、カウントアップしていく様子を示しており、そのカウント値は、垂直同期信号２０に同期して０にリセットされ、水平同期信号２１の入力毎に１ずつカウントアップする。ＨＤカウンタ同期レジスタＡ値４２０は、ＨＤカウンタ同期レジスタＡ（４１９）の出力であり、ＨＤカウンタ値（４１３）を参照して、ＶＤ同期レジスタＡ（４０９）の内容がコピーされるタイミングを示している。ＨＤカウンタ同期レジスタＢ値４２４は、ＨＤカウンタ同期レジスタＢ（４２３）の出力であり、ＨＤカウンタ値（４１３）を参照して、ＶＤ同期レジスタＢ（４１０）の内容がコピーされるタイミングを示している。カウンタスタートパルスＲ出力（４１５）は、カウンタスタートパルス生成回路Ｒ（４０７）のパルス出力タイミングを示している。カウンタスタートパルスＡ出力（４１８）は、カウンタスタートパルス生成回路Ａ（４１７）のパルス出力タイミングを示している。カウンタスタートパルスＢ出力（４２２）は、カウンタスタートパルス生成回路Ｂ（４２１）のパルス出力タイミングを示している。
【００２２】
行アドレス５０３は、画素部１１の各行に対するアドレスを示しており、行アドレスデコーダ１４Ｌ，１４Ｒの入力である行カウント値Ｓ１５との対応を示している。例えば、行アドレス５０３の１行目は、行アドレスデコーダ１４Ｌのカウント値０に対応し、行アドレス５０３の２行目は、行アドレスデコーダ１４Ｒのカウント値０に対応することを示している。リセット走査Ａ（５０５、５０９）は、リセット行カウンタＡ（１５２）によるリセット走査を示している。例えばリセット走査Ａ（５０５）において、リセット行５０５１、５０５３、５０５５は、行アドレスデコーダ１４Ｌにて選択された行、リセット行５０５２、５０５４、５０５６は、行アドレスデコーダ１４Ｒにて選択された行により構成されることを示す。同様に、リセット走査Ｂ（５０８、５１２）は、リセット行カウンタＢ（１５３）によるリセット走査を示し、読み出し走査５０６、５１０、５１３、５１４は、読み出し行カウンタ１５１による読み出し走査を示している。
【００２３】
次に、図４で示す動作を説明する。まず、期間Ｖ１においてＣＰＵ１９からの通信５０１１により、ＣＰＵ書き込みレジスタＲ（４０１）には、読み出し走査フラグに“０”（走査オフ）を設定し、読み出し走査の禁止を指示する。ＣＰＵ書き込みレジスタＡ（４０２）には、リセット走査開始カウントとしてＨＤカウンタ値（４１３１）を書き込み、リセット開始行には“０”、リセット終了行には“ｎ／２−１”、リセット行カウンタＡのカウントアップのステップ値には“２”を書き込む。ＣＰＵ書き込みレジスタＢ（４０３）には、リセット走査開始カウントとして、１垂直同期期間にカウントされるＨＤカウンタ値（４１３）より大きな値を設定することにより、実質的にリセット走査を禁止できる。
【００２４】
期間Ｖ２では、まず通信５０１１によるＣＰＵ書き込みレジスタ値５０１が、ＶＤ同期レジスタＲ（４０８）、ＶＤ同期レジスタＡ（４０９）、ＶＤ同期レジスタＢ（４１０）にコピーされる（５０２１）。次に、ＨＤカウンタ値４１３が、ＶＤ同期レジスタＡ（４０９）のリセット走査開始カウントであるＨＤカウンタ値（４１３１）に一致したとき、ＶＤ同期レジスタＡ（４０９）が、ＨＤカウンタ同期レジスタＡ（４１９）にコピーされる（４２０１）。さらに、カウンタスタートパルス生成回路Ａ（４１７）はリセット行カウンタＡ（１５２）に対し、スタートパルス４１８１を生成する。スタートパルス４１８１を受け、リセット行カウンタＡ（１５２）は、リセット走査Ａ（５０５）を開始する。リセット走査Ａ（５０５）では、リセット行カウンタＡ（１５２）はＨＤカウンタ同期レジスタＡ値（４２０１）を参照する。リセット行カウンタＡ（１５２）は、スタートパルス４１８１の水平同期期間では、リセット開始行である“０”からカウントを開始し画素部１１の１行目と２行目をリセットする（５０５１、５０５２）。次の水平同期期間では、リセット行カウンタＡ（１５２）はカウントアップのステップ値の“２”を加算した値を出力し画素部１１の５行目と６行目をリセットする（５０５３、５０５４）。以降、水平同期期間毎にステップ値の“２”を加算しリセット終了行まで“ｎ／２−１”リセット走査を行う。
【００２５】
さらに、期間Ｖ２では、通信５０１２により、ＣＰＵ書き込みレジスタＲ（４０１）には、以下の書き込みを行う。読み出し走査フラグに“１”（走査オン）、読み出し開始行には“０”、読み出し終了行には“ｎ／２−１”、読み出し行カウンタのカウントアップのステップ値には“２”を書き込む。ＣＰＵ書き込みレジスタＡ（４０２）には、リセット走査開始カウントとしてＨＤカウンタ値（４１３３）を書き込み、リセット開始行には“０”、リセット終了行には“ｎ／２−１”、リセット行カウンタＡのカウントアップのステップ値には“２”を書き込む。ＣＰＵ書き込みレジスタＢ（４０３）には、リセット走査開始カウントとしてＨＤカウンタ値（４１３２）を書き込み、リセット開始行には“１”、リセット終了行には“ｎ／２”、リセット行カウンタＡのカウントアップのステップ値には“２”を書き込む。
【００２６】
期間Ｖ３では、まず通信５０１２によるＣＰＵ書き込みレジスタ値５０１が、ＶＤ同期レジスタにコピーされる（５０２２）。カウンタスタートパルス生成回路Ｒ（４０７）は、読み出し走査フラグが“１”（走査オン）であるのでスタートパルス４１５１を生成する。スタートパルス４１５１を受け、読み出し行カウンタ１５１は、読み出し開始行“０”、読み出し終了行“ｎ／２−１”、読み出し行カウンタのカウントアップのステップ値“２”の設定に基づき読み出し走査（５０６）を開始する。読み出し走査（５０６）は、リセット走査Ａ（５０５）にてリセットされた画素部１１の奇数フィールド１を読みだす処理であり、リセット走査Ａ（５０５）から読み出し走査（５０６）までの時間差が、露光時間５０７となる。
【００２７】
次に、ＨＤカウンタ値４１３が、ＶＤ同期レジスタＢ（４１０）のリセット走査開始カウントであるＨＤカウンタ値（４１３２）に一致したとき、ＶＤ同期レジスタＢ（４１０）が、ＨＤカウンタ同期レジスタＢ（４２４）にコピーされる（４２４１）。さらに、カウンタスタートパルス生成回路Ｂ（４２１）はリセット行カウンタＢ（１５３）に対し、スタートパルス４１８２を生成する。スタートパルス４１８２を受け、リセット行カウンタＢ（１５３）は、リセット開始行“１”、リセット終了行“ｎ／２”、カウントアップのステップ値“２”に基づきリセット走査Ｂ（５０８）を開始する。３、４、７、８、・・・行目の偶数フィールドの画素がリセットされる。
【００２８】
次に、ＨＤカウンタ値４１３が、ＶＤ同期レジスタＡ（４０９）のリセット走査開始カウントであるＨＤカウンタ値（４１３３）に一致したとき、ＶＤ同期レジスタＡ（４０９）が、ＨＤカウンタ同期レジスタＡ（４１９）にコピーされる（４２０２）。さらに、カウンタスタートパルス生成回路Ａ（４１７）はリセット行カウンタＡ（１５２）に対し、スタートパルス４１５２を生成する。スタートパルス４１５２を受け、リセット行カウンタＡ（１５２）は、リセット走査Ａ（５０９）を開始する。１、２、５、６、・・・行目の奇数フィールドの画素がリセットされる。
【００２９】
以降、同様に期間Ｖ４の読み出し走査５１０と、リセット走査Ｂ（５１２）の為の設定を通信５０１３により行い、期間Ｖ５の読み出し走査５１３の為の設定を通信５０１４により行う事を示している。読み出し走査５１３は、リセット走査Ａ（５０９）にてリセットされた画素部１１の奇数フィールド２を読み出す処理であり、リセット走査Ａ（５０９）から読み出し走査５１３までの時間差が、露光時間５１１となる。ここで、露光時間５０７は、垂直同期期間より短い時間であるのに対し、露光時間５１１は、垂直同期期間より長い時間を設定できることを示しており、これは読み出し走査の対応する、リセット走査の為のＣＰＵによる通信信号１９のタイミングにより制御できる。つまり露光時間５０７での読み出し走査５０６の為の通信５０１２は期間Ｖ２であり、対応するリセット走査Ａ（５０５）の為の通信５０１１は期間Ｖ１でありその差は１垂直走査期間である。これに対して、読み出し走査５１３の為の通信５０１４は期間Ｖ４であり、対応するリセット走査Ａ（５０９）の為の通信５０１２は２垂直走査期間前の期間Ｖ２に行えば、露光時間５１１となる。なお、奇数フィールド２のリセット走査５０９は、偶数フィールド１の読み出し走査５１０より時間的に前に走査される。ただし、リセット走査５０９は、カウントアップのステップ値“２”により、偶数フィールド１の読み出し行を飛び越して走査されるため、偶数フィールド１の読み出し行は、読み出し前にリセットされることは無い。
【００３０】
画素駆動部１２Ｌ，１２Ｒは、セレクタ１５０により選択された行アドレスに応じて、１つの奇数行とそれに隣接する１つの偶数行との２行を１組みとして画素部１１の行を選択する。短蓄積動作の露光時間５０７は、１垂直同期期間より短く、フィールドの周期に対して短い。画素部１１は、露光時間５０７の短蓄積動作では、画素駆動部１２Ｌ，１２Ｒにより選択される画素部１１の奇数番目の組みの行を走査５０５により順次走査して奇数フィールド１の画素の画素信号をリセットする。その後、画素駆動部１２Ｌ，１２Ｒにより選択される画素部１１の奇数番目の組みの行を走査５０６により順次走査して奇数フィールド１の画素の画素信号を読み出す。その後、画素駆動部１２Ｌ，１２Ｒにより選択される画素部１１の偶数番目の組みの行を順次走査して偶数フィールド１の画素の画素信号をリセットする。その後、画素駆動部１２Ｌ，１２Ｒにより選択される画素部１１の偶数番目の組みの行を順次走査して偶数フィールド１の画素の画素信号を読み出す。
【００３１】
長蓄積動作の露光時間５１１は、１垂直同期期間より長く、フィールドの周期に対して長い。画素部１１は、露光時間５１１の長蓄積動作では、画素駆動部１２Ｌ，１２Ｒにより選択される画素部１１の奇数番目の組みの行を順次走査して奇数フィールド２の画素の画素信号をリセットする。その後、画素駆動部１２Ｌ，１２Ｒにより選択される画素部１１の偶数番目の組みの行を順次走査して偶数フィールド２の画素の画素信号をリセットする。その後、画素駆動部１２Ｌ，１２Ｒにより選択される画素部１１の奇数番目の組みの行を順次走査して奇数フィールド２の画素の画素信号を読み出す。その後、画素駆動部１２Ｌ，１２Ｒにより選択される画素部１１の偶数番目の組みの行を順次走査して偶数フィールド２の画素の画素信号を読み出す。
【００３２】
露光時間５０７の短蓄積動作に引き続き露光時間５１１の長蓄積動作が行われる際には、以下の動作が行われる。短蓄積動作における偶数フィールド１の画素の画素信号の読み出しの走査５１０の開始は、長蓄積動作における奇数フィールド２の画素の画素信号のリセットの走査５０９の開始の後に行われる。かつ、短蓄積動作における偶数フィールド１の画素の画素信号の読み出しの走査５１０の開始は、長蓄積動作における偶数フィールド２の画素の画素信号のリセットの走査５１２の開始の前に行われる。
【００３３】
読み出し行カウンタ１５１は、奇数フィールド及び偶数フィールドのインターレース読み出しの行アドレスを生成する。フィールド読み出し周期に対して短い蓄積時間と長い蓄積時間の２種類の蓄積動作の一方から他方へ切り替わる場合に、２つのリセット行カウンタ１５２，１５３は、以下の動作を行う。２つのリセット行カウンタ１５２，１５３は、奇数フィールドと偶数フィールドが互いのフィールドの読み出し行を飛び越して行リセットするように行アドレスを生成する。
【００３４】
図３に示すように、行カウンタ制御部１８は、第１のカウンタスタートパルス生成回路Ｒ（４０７）と、水平同期信号カウンタ４１４と、第２のカウンタスタートパルス生成回路Ａ（４１７）と、第３のカウンタスタートパルス生成回路Ｂ（４２３）とを有する。第１のカウンタスタートパルス生成回路Ｒ（４０７）は、読み出し行カウンタ１５１をカウントスタートさせるためのカウントスタートパルス４１５を生成する。水平同期信号カウンタ４１４は、垂直同期信号２０のタイミングでリセットし、水平同期信号２１のタイミングでカウントアップする。第２のカウンタスタートパルス生成回路Ａ（４１７）は、水平同期信号カウンタ４１４のカウンタ値に応じて、第１のリセット行カウンタＡ（１５２）をカウントスタートさせるためのカウントスタートパルス４１８を生成する。第３のカウンタスタートパルス生成回路Ｂ（４２３）は、水平同期信号カウンタ４１４のカウンタ値に応じて、第２のリセット行カウンタＢ（１５３）をカウントスタートさせるためのカウントスタートパルス４２２を生成する。
【００３５】
（第２の実施形態）
次に、本発明の第２の実施形態の固体撮像装置について、第１の実施形態と異なる点を中心に説明する。図１（Ａ）で示した固体撮像装置の構成は本実施形態においても同じであり、かつ行カウンタ制御部１８以外の動作は同じである。
【００３６】
図５は、第２の実施形態による行カウンタ制御部１８の構成例を示す図である。以下、露光時間が垂直同期期間より短い場合も、長い場合も、外部ＣＰＵからの通信タイミングが変わらない動作を説明する。フィールド判定回路６０４は、垂直同期信号２０に同期して“０”と“１”が交互に変化するフィールド判定結果６０５を出力する。ＣＰＵ書き込みレジスタＲ（４０１）、カウンタスタートパルス生成回路Ｒ（４０７）、ＶＤ同期レジスタＲ（４０８）は、図３の説明と同じ動作であるが、奇数フィールドに対する偶数フィールドの読み出し開始行の差分であるオフセット値のレジスタが追加される。垂直同期信号２０に同期してＣＰＵ書き込みレジスタＲ（４０１）から、ＶＤ同期レジスタＲ（４０８）に開始行と終了行をコピーする際、フィールド判定結果６０５を参照し、“０”であれば、そのままコピーし、“１”であればオフセット値を加算してコピーする。
【００３７】
ＣＰＵ書き込みレジスタＳ（６０１）は、リセット行カウンタＡ（１５２）、リセット行カウンタＢ（１５３）の共通の設定レジスタである。ＣＰＵ書き込みレジスタＳ（６０１）は、リセット走査開始カウント、リセット開始行、リセット終了行、カウントアップのステップ値、および、奇数フィールドに対する偶数フィールドのリセット開始行の差分であるオフセット値を保持する。ＶＤ同期レジスタＡ（４０９）は、垂直同期信号２０に同期してＣＰＵ書き込みレジスタＳ（６０１）の値をコピーする際、スイッチ６０３Ａにより、フィールド判定結果６０５が、“０”であればコピーし、“１”であれば値を保持する。ＶＤ同期レジスタＢ（４０９）は、垂直同期信号２０に同期してＣＰＵ書き込みレジスタＳ（６０１）の値をコピーする際、スイッチ６０３Ｂにより、フィールド判定結果６０５が、“１”であればコピーし、“０”であれば値を保持する。さらにＶＤ同期レジスタＢ（４１０）には、ＣＰＵ書き込みレジスタＳ（６０１）の開始行と終了行をコピーする際、オフセット値を加算してコピーする。
【００３８】
ＨＤカウンタＡ（６０６）は、フィールド判定結果６０５が、“０”のときのみ垂直同期信号２０のタイミングにてリセットされ、水平同期信号２１のタイミングでカウントアップするカウンタである。ＨＤカウンタＢ（６０８）は、フィールド判定結果６０５が、“１”のときのみ垂直同期信号２０のタイミングにてリセットされ、水平同期信号２１のタイミングでカウントアップするカウンタである。なお、ＨＤカウンタＡ（６０６）、ＨＤカウンタＢ（６０８）は、２垂直同期期間に入力される水平同期信号２１のパルス数をカウント可能なカウンタである。カウンタスタートパルス生成回路Ａ（４１７）及びＨＤカウンタ同期レジスタＡ（４１９）は、図３での説明と同じ動作であるが、ＨＤカウンタＡ（６０６）の出力信号６０７を参照する点が異なる。カウンタスタートパルス生成回路Ｂ（４２１）及びＨＤカウンタ同期レジスタＢ（４２３）は、図３での説明と同じ動作であるが、ＨＤカウンタＢ（６０８）の出力信号６０９を参照する点が異なる。
【００３９】
図６は、図５に示した、第２の実施形態による行カウンタ制御部１８の動作と、その制御信号に基づく、読み出し行カウンタ１５１、リセット行カウンタＡ（１５２）、リセット行カウンタＢ（１５３）の動作を示すタイミング図である。フィールド判定結果６０５は、フィールド判定回路６０４の出力であり、垂直同期信号２０に同期して、“０”と“１”が交互に出力される。ＨＤカウンタＡ値（６０７）は、フィールド判定結果６０５が“０”の時に垂直同期信号２０に同期してリセットされ、水平同期信号２１の入力毎にカウントアップする。ＨＤカウンタＢ値（６０９）は、フィールド判定結果６０５が“１”の時に垂直同期信号２０に同期してリセットされ、水平同期信号２１の入力毎にカウントアップする。カウンタスタートパルスＲ出力（４１５）、カウンタスタートパルスＡ出力（４１８）、カウンタスタートパルスＢ出力（４２２）、リセット走査Ａ（５０５、５０９）、リセット走査Ｂ（５０８、５１２）の動作とタイミングは図３と同じである。読み出し走査５０６、５１０、５１３、５１４の動作とタイミングも図３と同じである。
【００４０】
次に、図６で示す動作を説明する。まず、期間Ｖ０においてＣＰＵからの通信７０１１により、ＣＰＵ書き込みレジスタＲ（４０１）には、読み出し走査フラグに“０”（走査オフ）を設定し、読み出し走査の禁止を指示する。ＣＰＵ書き込みレジスタＳ（６０１）には、リセット走査開始カウントにはＨＤカウンタ値Ａ（６０７１）、リセット開始行には“０”、リセット終了行には“ｎ／２−１”、カウントアップのステップ値には“２”、オフセット値には“１”が書き込まれる。この時、リセット走査開始カウント値６０７１は、１垂直同期期間に入力される水平同期信号２１のパルス数より大きな値である。
【００４１】
期間Ｖ１にて、垂直同期信号２０に同期して、ＣＰＵ書き込みレジスタＲ（４０１）の値が、ＶＤ同期レジスタＲ（４０８）にコピーされる（４０８１）。期間Ｖ１の、垂直同期信号２０の入力タイミングでの、フィールド判定結果６０５は“０”であるので、スイッチ６０３Ａにより、ＣＰＵ書き込みレジスタＳ（６０１）の値が、ＶＤ同期レジスタＡ（４０９）にコピーされる（４１１１）。一方、ＶＤ同期レジスタＢ（４１０）は、スイッチ６０３Ｂによりコピーされず、値が保持されるが、期間Ｖ２にてフィールド判定結果６０５は“１”となったタイミングで、ＣＰＵ書き込みレジスタＳ（６０１）の値がコピーされる（４１２１）。この時、ＶＤ同期レジスタＢ（４１０）の、リセット開始行とリセット終了行には、オフセット値が加算された値が保持される。
【００４２】
また、期間Ｖ２では、ＨＤカウンタＡ値（６０７）が、ＶＤ同期レジスタＡ値（４１１）のリセット走査開始カウント６０７１に一致すると、ＶＤ同期レジスタＡ値（４１１）が、ＨＤ同期レジスタＡ（４１９）にコピーされる。そして、カウンタスタートパルス生成回路Ａ（４１７）は、スタートパルス４１８１を生成し、リセット走査Ａ（５０５）が行われる。さらに、期間Ｖ２おいて、通信７０１２により、ＣＰＵ書き込みレジスタＲ（４０１）には、読み出し走査フラグに“１”（走査オン）、読み出し開始行に“０”、読み出し終了行に“ｎ／２−１”、ステップ値に“２”、オフセット値に“１”が書き込まれる。ＣＰＵ書き込みレジスタＳ（６０１）には、リセット走査開始カウントにはＨＤカウンタ値Ａ（６０７２）、リセット開始行には“０”、リセット終了行には“ｎ／２−１”、カウントアップのステップ値には“２”、オフセット値には“１”が書き込まれる。この時、リセット走査開始カウント値６０７２は、１垂直同期期間に入力される水平同期信号２１のパルス数より小さな値である。
【００４３】
期間Ｖ３では、まず通信７０１２によるＣＰＵ書き込みレジスタ値７０１が、ＶＤ同期レジスタＲ４０８にコピーされる（４０８２）。この時、フィールド判定結果６０５は“０”であるので、ＶＤ同期レジスタＡ（４０９）にはコピーされ、ＶＤ同期レジスタＢ（４１０）にはコピーされない。カウンタスタートパルス生成回路Ｒ（４０７）は、読み出し走査フラグが“１”（走査オン）であるのでスタートパルス４１５１を生成する。スタートパルス４１５１を受け、読み出し行カウンタ１５１は、読み出し開始行“０”、読み出し終了行“ｎ／２−１”、読み出し行カウンタのカウントアップのステップ値“２”の設定に基づき読み出し走査（５０６）を開始する。
【００４４】
次に、ＨＤカウンタ値Ｂ（６０９）が、ＶＤ同期レジスタＢ（４１０）のリセット走査開始カウントであるＨＤカウンタ値（６０７１）に一致したとき、ＶＤ同期レジスタＢ（４１０）の値が、ＨＤカウンタ同期レジスタＢ（４２４）にコピーされる（４２４１）。さらに、カウンタスタートパルス生成回路Ｂ（４２１）はリセット行カウンタＢ（１５３）に対し、スタートパルス４１８２を生成する。スタートパルス４１８２を受け、リセット行カウンタＢ（１５３）は、オフセット値が加算された、リセット開始行“１”、リセット終了行“ｎ／２”、カウントアップのステップ値“２”に基づきリセット走査Ｂ（５０８）を開始する。
【００４５】
次に、ＨＤカウンタＡ値６０７が、ＶＤ同期レジスタＡ（４０９）のリセット走査開始カウントであるＨＤカウンタ値（６０７２）に一致したとき、ＶＤ同期レジスタＡ（４０９）の値が、ＨＤカウンタ同期レジスタＡ（４１９）にコピーされる（４２０２）。さらに、カウンタスタートパルス生成回路Ａ（４１７）はリセット行カウンタＡ（１５２）に対し、スタートパルス４１５２を生成する。スタートパルス４１５２を受け、リセット行カウンタＡ（１５２）は、リセット走査Ａ（５０９）を開始する。
【００４６】
期間Ｖ４では、期間Ｖ３での通信７０１２によるＣＰＵ書き込みレジスタ値７０１が、ＶＤ同期レジスタＲ（４０８）にコピーされる（４０８３）。この時、フィールド判定結果６０５は“１”であるので、ＶＤ同期レジスタＲ４０８の、読み出し開始行、読み出し終了行にはオフセット値“１”が加算されて書き込まれる。同様に、ＶＤ同期レジスタＡ（４０９）はコピーされず、ＶＤ同期レジスタＢ（４１０）は、オフセット値“１”が加算されて書き込まれる。カウンタスタートパルス生成回路Ｒ（４０７）は、読み出し走査フラグが“１”（走査オン）であるのでスタートパルス４１５３を生成する。スタートパルス４１５３を受け、読み出し行カウンタ１５１は、オフセット値が加算された読み出し開始行“１”、読み出し終了行“ｎ／２”にて読み出し走査（５０６）を開始する。
【００４７】
次に、ＨＤカウンタ値Ｂ（６０９）が、ＶＤ同期レジスタＢ（４１０）のリセット走査開始カウントであるＨＤカウンタ値（６０７２）に一致したとき、ＶＤ同期レジスタＢ（４１０）の値が、ＨＤカウンタ同期レジスタＢ（４２４）にコピーされる（４２４２）。さらに、カウンタスタートパルス生成回路Ｂ（４２１）はリセット行カウンタＢ（１５３）に対し、スタートパルス４１８３を生成する。スタートパルス４１８３を受け、リセット行カウンタＢ（１５３）は、オフセット値が加算された、リセット開始行“１”、リセット終了行“ｎ／２”、カウントアップのステップ値“２”に基づきリセット走査Ｂ（５１２）を開始する。
【００４８】
以降、同様に期間Ｖ５、期間Ｖ６の読み出し走査５１３、５１４と、リセット走査禁止の為の設定を通信７０１３により行う事を示している。以上により、露光時間５０７、５１１は第１の実施形態と同様に制御できている。かつ、露光時間が垂直同期期間より、長い、または短いに関わらず、奇数フィールドの読み出し期間に対して、常に２垂直走査期間前に通信すればよいことを示している。
【００４９】
図５に示すように、行カウンタ制御部１８は、第１のカウンタスタートパルス生成回路Ｒ（４０７）と、第２のカウンタスタートパルス生成回路Ａ（４１７）と、第３のカウンタスタートパルス生成回路Ｂ（４２１）とを有する。さらに、行カウンタ制御部１８は、第１の水平同期信号カウンタＡ（６０６）と、第２の水平同期信号カウンタＢ（６０８）とを有する。第１のカウンタスタートパルス生成回路Ｒ（４０７）は、読み出し行カウンタ１５１をカウントスタートさせるためのカウントスタートパルス４１５を生成する。第１の水平同期信号カウンタＡ（６０６）は、２つの垂直同期信号２０のタイミング毎にリセットし、水平同期信号２１のタイミングでカウントアップする。第２の水平同期信号カウンタＢ（６０８）は、２つの垂直同期信号２０のタイミング毎かつ第１の水平同期信号カウンタＡ（６０６）に対して１つの垂直同期信号２０分ずれてリセットし、水平同期信号２１のタイミングでカウントアップする。第２のカウンタスタートパルス生成回路Ａ（４１７）は、第１の水平同期信号カウンタＡ（６０６）のカウンタ値に応じて、第１のリセット行カウンタＡ（１５２）をカウントスタートさせるためのカウントスタートパルス４１８を生成する。第３のカウンタスタートパルス生成回路Ｂ（４２１）は、第２の水平同期信号カウンタＢ（６０８）のカウンタ値に応じて、第２のリセット行カウンタＢ（１５３）をカウントスタートさせるためのカウントスタートパルス４２１を生成する。
【００５０】
第１及び第２の実施形態の固体撮像装置は、デジタルカメラ等に使用される固体撮像装置に利用することができる。第１及び第２の実施形態によれば、１垂直走査期間以内の短蓄積動作の蓄積時間設定要求時と、１垂直走査期間を超える長蓄積動作の蓄積時間設定要求時とで、画素部１１の読み出しの間引き行を切り替えない。そのため、短蓄積動作と長蓄積動作の切り替わり前後で画質の変化がない自然な動画撮影が可能となる。また、低照度時の動画撮影における画質を向上させることができ、その制御の簡略化を実現することができる。
【００５１】
また、上述の各実施形態においては、画素部１１の制御を行うために、行アドレスデコーダ１４、選択記憶部１３、画素駆動部１２をそれぞれ２系統設けているが、１系統で画素部１１を制御しても良い。つまり、行アドレスデコーダから出力しうるデコード値の総数が、上述の実施形態で示したものの２倍の数になる。図１に示すように、選択記憶部１３は論理回路やラッチ回路を含んで成るため、素子数が多くなる。したがって、画素の微細化が進んだ際には、図示されるように２系統の行アドレスデコーダ１４、選択記憶部１３、画素駆動部１２を設けた方が、レイアウトが容易になるという利点がある。
【００５２】
また、各実施形態においては、隣接する２行の画素を１組として選択する例を示したが、１行ずつ独立に選択しても良いことはいうまでもない。また、上記では、奇数フィールド（第１のフィールド）とそれに引き続く偶数フィールド（第２のフィールド）の場合を例に説明したが、奇数フィールドと偶数フィールドの順番は逆でもよい。
【００５３】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００５４】
１１  画素部、１２Ｌ，１２Ｒ  画素駆動部、１８  行カウンタ制御部、１５０  セレクタ、１５１  読み出し行カウンタ、１５２，１５３  リセット行カウンタ
【図１】
0005578915.tif 000002
【図２】
0005578915.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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