(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上部に形成された第１ゲート電極と、
前記半導体基板の上部に形成され、前記第１ゲート電極と隣合う第２ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１絶縁膜と、
前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された第２絶縁膜と、
を有し、
前記第２絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上の電荷蓄積層と、前記電荷蓄積層上の第２酸化シリコン膜と、前記第２酸化シリコン膜上の第３絶縁膜とを有する積層膜からなり、
前記第３絶縁膜は、Ｈｆ，Ｚｒ，Ａｌ，Ｔａ，Ｌａのうちの少なくとも１種を含む金属化合物により形成され、
前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間において、前記第３絶縁膜は前記第２ゲート電極に接しており、
前記第３絶縁膜はフェルミレベルピニングを生じ、
前記第３絶縁膜の厚みは、前記第２酸化シリコン膜の厚みよりも薄く、
前記第３絶縁膜の厚みは、０．５ｎｍ以上で２ｎｍ以下であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２ゲート電極は、シリコンからなることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記電荷蓄積層は、窒化シリコン膜であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１ゲート電極は、シリコンからなることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第３絶縁膜の厚みは、前記第２酸化シリコン膜の厚みの半分以下であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第２酸化シリコン膜の厚みは、４ｎｍ以上であることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第３絶縁膜の厚みは、前記第１酸化シリコン膜、前記電荷蓄積層および前記第２酸化シリコン膜の合計厚みの１０％以下であることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第３絶縁膜は、酸化ハフニウム膜、酸化ジルコニウム膜または酸化アルミニウム膜であることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記半導体基板の上部に形成された第１電極と、前記第１電極上に容量絶縁膜を介して形成された第２電極とを有する容量素子を更に有し、
前記容量絶縁膜は、前記第２絶縁膜と同層の絶縁膜により形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１電極は、前記第１ゲート電極と同層の導電体膜により形成され、
前記第２電極は、前記第２ゲート電極と同層の導電体膜により形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記半導体装置は、不揮発性メモリのメモリセルを有し、
前記第１および第２ゲート電極は、前記不揮発性メモリのメモリセルを構成するゲート電極であり、
前記不揮発性メモリのメモリセルの記憶情報を読み出す際に前記第２ゲート電極に供給する電圧は０Ｖであることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記第２ゲート電極により形成されるＭＩＳＦＥＴは、ｎチャネル型のＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第２ゲート電極は、ｎ型のシリコンからなることを特徴とする半導体装置。
【請求項１４】
請求項１２記載の半導体装置において、
前記第２ゲート電極は、ｐ型のシリコンからなることを特徴とする半導体装置。
【請求項１５】
請求項１記載の半導体装置において、
前記第２ゲート電極により形成されるＭＩＳＦＥＴは、ｐチャネル型のＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項１６】
請求項１記載の半導体装置において、
前記第２ゲート電極は、前記第２絶縁膜に隣接し仕事関数が４．５ｅＶ以上の第１金属膜と前記第１金属膜を介して前記第２絶縁膜から離間するｎ型の第１シリコン膜との積層膜からなることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記第１金属膜は、ＴｉまたはＰｔにより形成されていることを特徴とする半導体装置。
【請求項１８】
請求項１記載の半導体装置において、
前記第２ゲート電極は、前記第２絶縁膜に隣接し仕事関数が４．５ｅＶ以下の第２金属膜と前記第２金属膜を介して前記第２絶縁膜から離間するｐ型の第２シリコン膜との積層膜からなることを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記第２金属膜は、ＴａまたはＡｌまたはＬａにより形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置（メモリ）は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲートやトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２００９−８１３１６号公報（特許文献１）には、ソース・ドレイン拡散層の間のチャネル上に配置される第１絶縁膜と、第１絶縁膜上に配置される電荷蓄積層と、電荷蓄積層上に配置され複数層から構成される第２絶縁膜と、第２絶縁膜上に配置される制御ゲート電極とを有する不揮発性半導体記憶装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−８１３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のスプリットゲート型の不揮発性メモリには、積層ゲート絶縁膜として、例えば、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜からなる積層構造のＯＮＯ（Oxide-Nitride-Oxide）膜が形成される。近年、上記のＯＮＯ膜を用いた不揮発性メモリにおいては、不揮発性メモリのデータの保持特性を更に向上させることと、不揮発性メモリを有する半導体装置のデータの保持特性以外の性能を向上させることが望まれている。
【０００６】
本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
代表的な実施の形態による半導体装置は、メモリゲート電極と半導体基板との間および制御ゲート電極とメモリゲート電極との間に形成されかつ内部に電荷蓄積層を有する積層ゲート絶縁膜を有している。そして、この積層ゲート絶縁膜は、第１酸化シリコン膜と、該第１酸化シリコン膜上に形成された電荷蓄積層と、該電荷蓄積層上に形成された第２酸化シリコン膜と、該第２酸化シリコン膜上に形成され、Ｈｆ，Ｚｒ，Ａｌ，Ｔａ，Ｌａのうちの少なくとも１種を含む金属化合物により形成された絶縁膜との積層膜からなり、該絶縁膜の厚みは、前記第２酸化シリコン膜の厚みよりも薄いものである。
【発明の効果】
【００１０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１１】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】図１の一部を拡大した部分拡大断面図である。
【図３】図２の一部を拡大した部分拡大断面図である。
【図４】図１の一部を拡大した部分拡大断面図である。
【図５】図４の一部を拡大した部分拡大断面図である。
【図６】メモリセルの等価回路図である。
【図７】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図８】本発明の一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図９】本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２の一部を拡大した部分拡大断面図である。
【図１４】図１２の一部を拡大した部分拡大断面図である。
【図１５】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】第１の比較例の半導体装置の要部断面図である。
【図２５】課題と効果を説明するための説明図である。
【図２６】図２４の第１の比較例の半導体装置におけるエネルギーバンド構造を示す説明図（エネルギーバンド図）である。
【図２７】本発明の一実施の形態である半導体装置におけるエネルギーバンド構造を示す説明図（エネルギーバンド図）である。
【図２８】第２の比較例の半導体装置の要部断面図である。
【図２９】図１の半導体装置の第１の変形例の要部断面図である。
【図３０】図１の半導体装置の第２の変形例の要部断面図である。
【図３１】図１の半導体装置の第３の変形例の要部断面図である。
【図３２】図３１の第３の変形例の半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】本発明の他の実施の形態である半導体装置の要部断面図である。
【図３７】図３６の一部を拡大した部分拡大断面図である。
【図３８】図３６の一部を拡大した部分拡大断面図である。
【図３９】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４０】図３９と同じ半導体装置の製造工程中の要部断面図である。
【図４１】図３９および図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図３６の半導体装置の第１の変形例（第５の変形例）の要部断面図である。
【図４６】図３６の半導体装置の第２の変形例（第６の変形例）の要部断面図である。
【図４７】図３６の半導体装置の第３の変形例（第７の変形例）の要部断面図である。
【図４８】図４７の半導体装置の製造工程中の要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中の要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中の要部断面図である。
【図５１】本発明の他の実施の形態である半導体装置の要部断面図である。
【図５２】図５１の一部を拡大した部分拡大断面図である。
【図５３】図５１の一部を拡大した部分拡大断面図である。
【図５４】本発明の他の実施の形態である半導体装置の要部断面図である。
【図５５】図５４の一部を拡大した部分拡大断面図である。
【図５６】本発明の他の実施の形態である半導体装置の要部断面図である。
【図５７】図５６の一部を拡大した部分拡大断面図である。
【図５８】本発明の他の実施の形態である半導体装置の要部断面図である。
【図５９】図５８の一部を拡大した部分拡大断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１６】
（実施の形態１）
本発明は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１７】
本実施の形態の半導体装置を図面を参照して説明する。
【００１８】
図１は、本実施の形態の半導体装置の要部断面図である。図２は、本実施の形態の半導体装置におけるメモリセルＭＣの部分拡大断面図（要部断面図）であり、図１の一部（メモリセル領域１Ａの一部）が拡大して示してある。図３は、図２において点線の円で囲まれた領域ＲＧ１の拡大図である。図４は、本実施の形態の半導体装置における容量素子Ｃ１の部分拡大断面図（要部断面図）であり、図１の一部（キャパシタ形成領域１Ｂの一部）が拡大して示してある。図５は、図４において点線の円で囲まれた領域ＲＧ２の拡大図である。なお、図２は、理解を簡単にするために、図１の構造のうち、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび絶縁膜３，５と、それらの直下の基板領域（ｐ型ウエルＰＷを構成する半導体基板１の一部）のみが図示されている。
【００１９】
本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置であり、図１には、不揮発性メモリのメモリセル領域１Ａおよびキャパシタ形成領域１Ｂの要部断面図が示されている。メモリセル領域１Ａは不揮発性メモリのメモリセルＭＣが形成された領域であり、キャパシタ形成領域１Ｂは、ＰＩＰ型の容量素子Ｃ１が形成された領域である。メモリセル領域１Ａとキャパシタ形成領域１Ｂとは、同一の半導体基板１の主面における互いに異なる領域に対応する。理解を簡単にするために、図１においては、メモリセル領域１Ａとキャパシタ形成領域１Ｂとを互いに隣接して示しているが、両者は隣り合っていなくともよく、メモリセル領域１Ａとキャパシタ形成領域１Ｂとの位置関係（実際の位置関係）は、必要に応じて変更することができる。また、図１では、メモリセル領域１Ａとキャパシタ形成領域１Ｂを分離して示しているが、これらは同一の半導体基板１に形成されている。キャパシタ形成領域１Ｂに形成された容量素子Ｃ１は、周辺回路などで用いられる。ここで、周辺回路とは、例えばＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。
【００２０】
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域２が形成されており、この素子分離領域２で分離（規定）された活性領域に、ｐ型ウエルＰＷが形成されている。ｐ型ウエルＰＷは、主としてメモリセル領域１Ａに形成されており、キャパシタ形成領域１Ｂには、素子分離領域２が形成されているため、ｐ型ウエルＰＷは形成されていない。
【００２１】
メモリセル領域１Ａのｐ型ウエルＰＷには、図１に示されるようなメモリトランジスタおよび制御トランジスタ（選択トランジスタ）からなる不揮発性メモリのメモリセルＭＣが形成されている。メモリセル領域１Ａには、実際には複数のメモリセルＭＣがアレイ状に形成されているが、図１のメモリセル領域１Ａには、そのうちの１つのメモリセルＭＣの断面が示されている。メモリセル領域１Ａは、素子分離領域２によって他の領域から電気的に分離されている。
【００２２】
図１〜図３に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）とメモリゲート電極（メモリ用ゲート電極）ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【００２３】
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタ（記憶用トランジスタ）といい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタ（選択トランジスタ、メモリセル選択用トランジスタ）という。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリ（のメモリセル）を構成するゲート電極である。
【００２４】
以下に、メモリセルＭＣの構成を具体的に説明する。
【００２５】
図１〜図３に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板１のｐ型ウエルＰＷ中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板１（ｐ型ウエルＰＷ）の上部に形成された制御ゲート電極（第１ゲート電極）ＣＧと、半導体基板１（ｐ型ウエルＰＷ）の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極（第２ゲート電極）ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ）間に形成された絶縁膜（第１絶縁膜）３と、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜（第２絶縁膜）５とを有している。
【００２６】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面（側壁）の間に絶縁膜５を介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板１（ｐ型ウエルＰＷ）の上部に絶縁膜３，５を介して（但し、制御ゲート電極ＣＧは絶縁膜３を介し、メモリゲート電極ＭＧは絶縁膜５を介して）形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。
【００２７】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜５を介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。また、絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
【００２８】
制御ゲート電極ＣＧと半導体基板１（ｐ型ウエルＰＷ）の間に形成された絶縁膜３（すなわち制御ゲート電極ＣＧの下の絶縁膜３）が、制御トランジスタのゲート絶縁膜として機能し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）の間の絶縁膜５（すなわちメモリゲート電極ＭＧの下の絶縁膜５）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。
【００２９】
絶縁膜３は、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜３は、上述の酸化シリコン膜または酸窒化シリコン膜など以外にも、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。
【００３０】
絶縁膜５は、酸化シリコン膜（酸化膜、第１酸化シリコン膜）５ａと、酸化シリコン膜５ａ上の窒化シリコン膜（窒化膜、電荷蓄積層）５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜（酸化膜、第２酸化シリコン膜）５ｃと、酸化シリコン膜５ｃ上の絶縁膜５ｄとを有する積層膜からなる。絶縁膜５のうち、最上層の絶縁膜５ｄは、メモリゲート電極ＭＧに接している。すなわち、絶縁膜５ｄの上面が絶縁膜５の上面（最表面）を形成しており、絶縁膜５ｄの上面がメモリゲート電極ＭＧ（の下面および側面）に接している。絶縁膜５のうち、最下層の酸化シリコン膜５ａは、半導体基板１の基板領域（Ｓｉ基板領域、チャネル領域が形成される領域）に接している。
【００３１】
絶縁膜５は、酸化シリコン膜５ａと窒化シリコン膜５ｂと酸化シリコン膜５ｃと絶縁膜５ｄとの積層構造を有しているため、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ）間の領域とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間の領域とに延在している絶縁膜５を、積層ゲート絶縁膜（積層構造のゲート絶縁膜）とみなすこともできる。但し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との間の絶縁膜５は、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜５は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
【００３２】
絶縁膜５のうち、窒化シリコン膜５ｂは、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。すなわち、窒化シリコン膜５ｂは、絶縁膜５中に形成されたトラップ性絶縁膜である。このため、絶縁膜５は、その内部に電荷蓄積部（電荷蓄積層、ここでは窒化シリコン膜５ｂ）を有する絶縁膜とみなすことができる。
【００３３】
窒化シリコン膜５ｂの上下に位置する酸化シリコン膜５ｃおよび酸化シリコン膜５ａは、電荷ブロック層（電荷ブロック膜、電荷閉じ込め層）として機能することができる。窒化シリコン膜５ｂを酸化シリコン膜５ｃおよび酸化シリコン膜５ａで挟んだ構造とすることで、窒化シリコン膜５ｂへの電荷の蓄積が可能となる。酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃは、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。
【００３４】
絶縁膜５のうち、最上層の絶縁膜５ｄは、フェルミレベルピニング（Fermi level pinning）を生じ得る絶縁膜であることを、主要な特徴の一つとしている。また、この絶縁膜５ｄは、誘電率（比誘電率）が高いことを、主要な特徴の他の一つとしている。すなわち、絶縁膜５ｄは、フェルミレベルピニングを生じ得る絶縁膜であるとともに、窒化シリコンよりも誘電率が高い絶縁膜（高誘電率膜）でもある。このため、フェルミレベルピニングを生じ得ることと、誘電率が高いことの両方の観点から、Ｈｆ（ハフニウム），Ｚｒ（ジルコニウム），Ａｌ（アルミニウム），Ｔａ（タンタル），Ｌａ（ランタン）のうちの少なくとも１種を含む金属化合物により、絶縁膜５ｄを形成（構成）する。この金属化合物としては、上記材料の金属酸化物が特に好適である。絶縁膜５ｄとして好適な材料を具体的に挙げると、酸化ハフニウム（ＨｆＯｘ、代表的なのはＨｆＯ２）、酸化ジルコニウム（ＺｒＯｘ、代表的なのはＺｒＯ２）、酸化アルミニウム（ＡｌｘＯｙ、代表的なのはＡｌ２Ｏ３）、酸化タンタル（ＴａｘＯｙ、代表的なのはＴａ２Ｏ３）、または酸化ランタン（ＬａｘＯｙ、代表的なのはＬａ２Ｏ３）である。詳細は後述するが、絶縁膜５において、絶縁膜５ｄの厚みｔ１は、酸化シリコン膜５ｃの厚みｔ２より薄くなっている（すなわちｔ１＜ｔ２）。絶縁膜５ｄの厚みｔ１が、酸化シリコン膜５ｃの厚みｔ２の半分以下（すなわちｔ１≦ｔ２×０．５）であれば、より好ましい。
【００３５】
絶縁膜５ｄは、フェルミレベルピニングを生じ得る絶縁膜であるため、絶縁膜５ｄとメモリゲート電極ＭＧとの間の界面でフェルミレベルピニングが起きる。すなわち、絶縁膜５ｄはメモリゲート電極ＭＧに接しているため、絶縁膜５ｄとメモリゲート電極ＭＧとの間の界面でフェルミレベルピニングが起き、絶縁膜５ｄが無い場合（この場合には酸化シリコン膜５ｃがメモリゲート電極ＭＧに接することになる）に比べて、フェルミレベル（フェルミ準位）が低い位置（低いエネルギー位置）で固定される。
【００３６】
別の見方をすると、酸化シリコン膜５ｃに接してｎ型のシリコン膜６ｎ（メモリゲート電極ＭＧ）を形成した場合に比べて、絶縁膜５ｄに接してｎ型のシリコン膜６ｎ（メモリゲート電極ＭＧ）を形成した場合の方が、界面近傍でのｎ型のシリコン膜６ｎ（メモリゲート電極ＭＧ）のフェルミレベルが低くなるように、絶縁膜５ｄの材料を選択しておくのである。これは、Ｈｆ（ハフニウム），Ｚｒ（ジルコニウム），Ａｌ（アルミニウム），Ｔａ（タンタル），Ｌａ（ランタン）の少なくとも１種を含む金属化合物により、絶縁膜５ｄを形成（構成）することで実現でき、そのなかでも好適なのは、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化タンタル、または酸化ランタンである。従って、絶縁膜５ｄを、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜、または酸化ランタン膜のいずれかとすれば、特に好ましい。
【００３７】
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域（ｎ型不純物拡散層）よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域７ａと、ｎ−型半導体領域７ａよりも高い不純物濃度を有するｎ＋型半導体領域８ａとを有し、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域７ｂと、ｎ−型半導体領域７ｂよりも高い不純物濃度を有するｎ＋型半導体領域８ｂとを有している。ｎ＋型半導体領域８ａは、ｎ−型半導体領域７ａよりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域８ｂは、ｎ−型半導体領域７ｂよりも接合深さが深くかつ不純物濃度が高い。
【００３８】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側壁（互いに隣接していない側の側壁）上には、酸化シリコンまたは窒化シリコンなどの絶縁体（酸化シリコン膜、窒化シリコン膜、絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。すなわち、絶縁膜５を介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁（側面）上と、絶縁膜５を介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁（側面）上とに、側壁絶縁膜ＳＷが形成されている。
【００３９】
ソース部のｎ−型半導体領域７ａはメモリゲート電極ＭＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域８ａはメモリゲート電極ＭＧの側壁上の側壁絶縁膜ＳＷの側面（メモリゲート電極ＭＧに接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７ａはメモリゲート電極ＭＧの側壁上の側壁絶縁膜ＳＷの下に形成され、高濃度のｎ＋型半導体領域８ａは低濃度のｎ−型半導体領域７ａの外側に形成されている。従って、低濃度のｎ−型半導体領域７ａはメモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８ａは低濃度のｎ−型半導体領域７ａに接し、メモリトランジスタのチャネル領域からｎ−型半導体領域７ａの分だけ離間するように形成されている。
【００４０】
ドレイン部のｎ−型半導体領域７ｂは制御ゲート電極ＣＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域８ｂは制御ゲート電極ＣＧの側壁上の側壁絶縁膜ＳＷの側面（制御ゲート電極ＣＧと接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７ｂは制御ゲート電極ＣＧの側壁上の側壁絶縁膜ＳＷの下に形成され、高濃度のｎ＋型半導体領域８ｂは低濃度のｎ−型半導体領域７ｂの外側に形成されている。従って、低濃度のｎ−型半導体領域７ｂは制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８ｂは低濃度のｎ−型半導体領域７ｂに接し、制御トランジスタのチャネル領域からｎ−型半導体領域７ｂの分だけ離間するように形成されている。
【００４１】
メモリゲート電極ＭＧ下の絶縁膜５の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜３の下に制御トランジスタのチャネル領域が形成される。制御ゲート電極ＣＧ下の絶縁膜３の下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成され、メモリゲート電極ＭＧ下の絶縁膜５の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
【００４２】
制御ゲート電極ＣＧは導電体（導電体膜）からなるが、好ましくはｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜４ｎからなる。シリコン膜４ｎは、ｎ型のシリコン膜であり、ｎ型不純物が導入されて低抵抗率とされている。具体的には、制御ゲート電極ＣＧは、パターニングされたシリコン膜４ｎからなる。
【００４３】
メモリゲート電極ＭＧは、シリコン膜６ｎからなる。シリコン膜６ｎは、ｎ型のシリコン膜であり、ｎ型不純物が導入されて低抵抗率とされている。シリコン膜６ｎは、好ましくは、ｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）である。メモリゲート電極ＭＧは、後述するように、半導体基板１上に制御ゲート電極ＣＧを覆うように形成したシリコン膜６ｎを異方性エッチングし、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してこのシリコン膜６ｎを残存させることにより形成されている。このため、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。
【００４４】
メモリゲート電極ＭＧ（を構成するシリコン膜６ｎ）の上部（上面）と制御ゲート電極ＣＧ（を構成するシリコン膜４ｎ）の上部（上面）とｎ＋型半導体領域８ａ，８ｂの上面（表面）には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層（金属シリサイド膜）１１が形成されている。金属シリサイド層１１は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層１１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のショートをできるだけ防止するという観点から、メモリゲート電極ＭＧと制御ゲート電極ＣＧの一方または両方の上部に金属シリサイド層１１を形成しない場合もあり得る。
【００４５】
また、図１、図４および図５に示されるように、不揮発性メモリのメモリセルＭＣが形成されている半導体基板１と同一の半導体基板１上に、容量素子Ｃ１が形成されている。キャパシタ形成領域１Ｂの容量素子Ｃ１について具体的に説明する。
【００４６】
図１に示されるように、キャパシタ形成領域１Ｂ全体で、半導体基板１に素子分離領域２が形成されている。図１、図４および図５に示されるように、キャパシタ形成領域１Ｂの半導体基板１上、すなわち素子分離領域２上には、容量素子Ｃ１の下部電極（第１電極）ＬＥが形成されている。キャパシタ形成領域１Ｂの下部電極ＬＥは、メモリセル領域１Ａの制御ゲート電極ＣＧと同層の導電体膜によって形成されている。すなわち、制御ゲート電極ＣＧと下部電極ＬＥとは、いずれもシリコン膜４ｎ（パターニングされたシリコン膜４ｎ）によって形成されている。制御ゲート電極ＣＧおよび下部電極ＬＥを構成するシリコン膜４ｎは、ｎ型の不純物が導入されて低抵抗率とされている。メモリセル領域１Ａおよびキャパシタ形成領域１Ｂを含む半導体基板１の主面上にシリコン膜４ｎを形成してから、このシリコン膜４ｎをフォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、メモリセル領域１Ａに制御ゲート電極ＣＧが形成され、キャパシタ形成領域１Ｂに下部電極ＬＥが形成されているのである。
【００４７】
下部電極ＬＥ上には、容量絶縁膜ＤＥを介して上部電極（第２電極）ＵＥが形成されている。この容量絶縁膜ＤＥは、メモリセル領域１Ａの絶縁膜５と同層の絶縁膜によって形成されている。すなわち、容量素子Ｃ１の容量絶縁膜ＤＥは、メモリセルＭＣのメモリトランジスタのゲート絶縁膜と同層の絶縁膜５によって形成されている。換言すれば、容量素子Ｃ１の容量絶縁膜ＤＥと、メモリセルＭＣのメモリトランジスタのゲート絶縁膜とは、いずれも絶縁膜５によって形成されている。このため、容量素子Ｃ１の容量絶縁膜ＤＥは、酸化シリコン膜５ａと、酸化シリコン膜５ａ上の窒化シリコン膜５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜５ｃと、酸化シリコン膜５ｃ上の絶縁膜５ｄとを有する積層膜（すなわち絶縁膜５）からなる。
【００４８】
容量絶縁膜ＤＥおよび上部電極ＵＥは積層パターンとしてパターン化されており、下部電極ＬＥの少なくとも一部を覆うように形成されている。容量絶縁膜ＤＥを構成する絶縁膜５のうち、最上層の絶縁膜５ｄは、上部電極ＵＥに接している。また、下部電極ＬＥを容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンが覆っている領域では、容量絶縁膜ＤＥを構成する絶縁膜５のうち、最下層の酸化シリコン膜５ａは、下部電極ＬＥに接している。
【００４９】
また、キャパシタ形成領域１Ｂの上部電極ＵＥは、メモリセル領域１Ａのメモリゲート電極ＭＧと同層の導電体膜によって形成されている。すなわち、メモリゲート電極ＭＧと上部電極ＵＥとは、いずれもシリコン膜６ｎによって形成されている。メモリゲート電極ＭＧおよび上部電極ＵＥを構成するシリコン膜６ｎは、ｎ型の不純物が導入されて低抵抗率とされている。
【００５０】
メモリゲート電極ＭＧおよび上部電極ＵＥは、メモリセル領域１Ａおよびキャパシタ形成領域１Ｂを含む半導体基板１の主面上に制御ゲート電極ＣＧおよび下部電極ＬＥを覆うようにシリコン膜６ｎを形成してから、このシリコン膜６ｎを異方性エッチングすることによって、形成されている。メモリゲート電極ＭＧは、この異方性エッチングの際に、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してこのシリコン膜６ｎをサイドウォールスペーサ状に残存させることにより形成される。このため、メモリゲート電極ＭＧは、サイドウォールスペーサ状に残ったシリコン膜６ｎにより形成されている。一方、上部電極ＵＥは、この異方性エッチングの前に、シリコン膜６ｎ上にレジストパターン（後述のフォトレジストパターンＲＰ１に対応）を形成しておき、このレジストパターンの下にシリコン膜６ｎを残すことで、形成されている。このため、上部電極ＵＥは、パターニングされたシリコン膜６ｎによって形成されている。
【００５１】
下部電極ＬＥ、容量絶縁膜ＤＥおよび上部電極ＵＥにより、容量素子（ＰＩＰ型容量素子）Ｃ１が形成される。下部電極ＬＥが容量素子Ｃ１の一方の電極（第１電極）として機能し、上部電極ＵＥが容量素子Ｃ１の他方の電極（第２電極）として機能し、容量絶縁膜ＤＥが容量素子Ｃ１の誘電体膜として機能する。側壁絶縁膜ＳＷは、上部電極ＵＥの側面上や、容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンで覆われていない領域における下部電極ＬＥの側面上にも、形成されている。
【００５２】
なお、容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンは、下部電極ＬＥの全面を覆っているのではなく、図１とは異なる断面において、下部電極ＬＥの一部は、容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンで覆われていない状態となっている。これは、容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンで覆われていない領域の下部電極ＬＥに後述のプラグＰＧを接続できるようにするためである。
【００５３】
容量素子Ｃ１は、いわゆるＰＩＰ（Polysilicon Insulator Polysilicon）型容量素子である。ここでＰＩＰ型容量素子とは、２層のポリシリコン層（ここでは下部電極ＬＥおよび上部電極ＵＥ）と、それらの間に挟まれた絶縁膜（ここでは容量絶縁膜ＤＥ）とからなる容量素子（ポリシリコン容量素子）である。
【００５４】
半導体基板１上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、下部電極ＬＥ、上部電極ＵＥおよび側壁絶縁膜ＳＷを覆うように、層間絶縁膜として絶縁膜１２が形成されている。絶縁膜１２は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。後述するように、絶縁膜１２にコンタクトホールＣＮＴが形成され、コンタクトホールＣＮＴにプラグＰＧが埋め込まれ、プラグＰＧが埋め込まれた絶縁膜１２上に配線Ｍ１などが形成されているが、図１では図示を省略している。
【００５５】
図６は、メモリセルＭＣの等価回路図である。図７は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図７の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１および図２に示されるようなメモリセル（選択メモリセル）のメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷに印加される電圧Ｖｂが記載されている。なお、図７の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜５中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜５ｂへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００５６】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図７の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜５中の窒化シリコン膜５ｂ中に電子（エレクトロン）を注入する。ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜５中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜５ｂにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜５中の窒化シリコン膜５ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。
【００５７】
消去方法は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）ホットホール注入消去方式を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜５中の窒化シリコン膜５ｂ）に注入することにより消去を行う。例えば図７の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ（Band-To-Band Tunneling）現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜５中の窒化シリコン膜５ｂ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。
【００５８】
読出し時には、例えば図７の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値（図７の場合は０Ｖ）にすることで、書込み状態と消去状態とを判別することができる。
【００５９】
次に、本実施の形態の半導体装置の製造方法について説明する。
【００６０】
図８は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図９〜図２３は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【００６１】
図９に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を用意（準備）する（図８のステップＳ１）。それから、半導体基板１の主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）２を形成する（図８のステップＳ２）。素子分離領域２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板１の主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域２を形成することができる。キャパシタ形成領域１Ｂでは、半導体基板１の主面全体に素子分離領域２が形成される。
【００６２】
次に、半導体基板１のメモリセル領域１Ａにｐ型ウエルＰＷを形成する（図８のステップＳ３）。ｐ型ウエルＰＷは、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板１にイオン注入することなどによって形成することができる。ｐ型ウエルＰＷは、半導体基板１の主面から所定の深さにわたって形成される。
【００６３】
次に、メモリセル領域１Ａに後で形成される制御トランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷの表面部（表層部）に対してチャネルドープイオン注入を行う。
【００６４】
次に、希釈フッ酸洗浄などによって半導体基板１（ｐ型ウエルＰＷ）の表面を清浄化した後、図１０に示されるように、半導体基板１の主面（ｐ型ウエルＰＷの表面）に、ゲート絶縁膜用の絶縁膜３を形成する（図８のステップＳ４）。絶縁膜３は、例えば薄い酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。絶縁膜３の膜厚（形成膜厚）は、例えば２〜３ｎｍ程度とすることができる。絶縁膜３を熱酸化法により形成した場合には、素子分離領域２上には絶縁膜３は形成されない。
【００６５】
次に、半導体基板１の主面全面上に、すなわちメモリセル領域１Ａの絶縁膜３上とキャパシタ形成領域１Ｂの素子分離領域２上に、制御ゲート電極ＣＧ形成用と下部電極ＬＥ形成用とを兼ねる導体膜（導電体膜）としてシリコン膜４ｎを形成（堆積）する（図８のステップＳ５）。
【００６６】
シリコン膜４ｎは、多結晶シリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜４ｎの膜厚（堆積膜厚）は、例えば１００〜２００ｎｍ程度とすることができる。成膜時はシリコン膜４ｎをアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【００６７】
シリコン膜４ｎは、ｎ型不純物が導入されて低抵抗とされている。シリコン膜４ｎにｎ型不純物が導入されるのは、シリコン膜４ｎの成膜時であっても、成膜後であってもよい。シリコン膜の成膜時にｎ型不純物を導入する場合には、シリコン膜４ｎの成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、ｎ型不純物が導入されたシリコン膜４ｎを成膜することができる。一方、シリコン膜の成膜後にｎ型不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜にｎ型不純物をイオン注入法などで導入することで、ｎ型不純物が導入されたシリコン膜４ｎを形成することができる。いずれにしても、メモリセル領域１Ａおよびキャパシタ形成領域１Ｂに、ｎ型不純物が導入されたシリコン膜４ｎが形成される。
【００６８】
次に、メモリセル領域１Ａおよびキャパシタ形成領域１Ｂのシリコン膜４ｎをエッチングによりパターニングする（図８のステップＳ６）。ステップＳ６のパターニング工程は、例えば次のようにして行うことができる。
【００６９】
すなわち、シリコン膜４ｎ上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、メモリセル領域１Ａにおける制御ゲート電極ＣＧ形成予定領域とキャパシタ形成領域１Ｂの下部電極ＬＥ形成予定領域にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜４ｎをエッチング（ドライエッチング）してパターニングする。その後、このフォトレジストパターンを除去する。
【００７０】
このようにして、ステップＳ６でシリコン膜４ｎがパターニングされ、図１１に示されるように、メモリセル領域１Ａに、パターニングされたシリコン膜４ｎからなる制御ゲート電極ＣＧが形成され、キャパシタ形成領域１Ｂに、パターニングされたシリコン膜４ｎからなる下部電極ＬＥが形成される。メモリセル領域１Ａの制御ゲート電極ＣＧとキャパシタ形成領域１Ｂの下部電極ＬＥとは、同層のシリコン膜４ｎからなるが、互いに分離されている。また、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜３が、制御トランジスタのゲート絶縁膜となる。従って、シリコン膜４ｎからなる制御ゲート電極ＣＧは、半導体基板１（ｐ型ウエルＰＷ）上にゲート絶縁膜としての絶縁膜３を介して形成された状態となっている。
【００７１】
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜３（すなわちゲート絶縁膜となる部分以外の絶縁膜３）は、ステップＳ６のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【００７２】
次に、メモリセル領域１Ａに後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷの表面部（表層部）に対してチャネルドープイオン注入を行う。
【００７３】
次に、洗浄処理を行って、半導体基板１の主面を清浄化処理した後、図１２に示されるように、半導体基板１の主面と制御ゲート電極ＣＧの表面（上面および側面）と下部電極ＬＥの表面（上面および側面）上に、メモリトランジスタのゲート絶縁膜用と容量素子の容量絶縁膜用とを兼ねる絶縁膜５を形成する（図８のステップＳ７）。なお、図１３および図１４は、図１２の一部を拡大した部分拡大断面図であり、図１３には、メモリセル領域１Ａの一部が拡大して示してあり、図１４には、キャパシタ形成領域１Ｂの一部が拡大して示してある。
【００７４】
絶縁膜５は、上記のように、内部に電荷蓄積部（電荷蓄積層）を有する絶縁膜であり、絶縁膜として、下から順に形成された酸化シリコン膜５ａ、窒化シリコン膜５ｂ、酸化シリコン膜５ｃおよび上記絶縁膜５ｄの積層膜からなるが、図面を見やすくするために、図１２では、酸化シリコン膜５ａ、窒化シリコン膜５ｂ、酸化シリコン膜５ｃおよび絶縁膜５ｄの積層膜を、単に絶縁膜５として図示している。従って、実際には、図１３および図１４に示されるように、絶縁膜５は、酸化シリコン膜（酸化膜）５ａと、酸化シリコン膜５ａ上の窒化シリコン膜（窒化膜）５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜（酸化膜）５ｃと、酸化シリコン膜５ｃ上の絶縁膜５ｄとの積層膜からなる。ステップＳ７において、図１２に示されるように、絶縁膜５は、半導体基板１（ｐ型ウエルＰＷおよび素子分離領域２を含む）の主面（表面）と制御ゲート電極ＣＧの表面（側面および上面）と下部電極ＬＥの表面（側面および上面）とに形成される（但し制御ゲート電極ＣＧの下部と下部電極ＬＥの下部とには絶縁膜５は形成されない）。また、成膜工程上、素子分離領域２上にも絶縁膜５が形成されることが一般的であるが、素子分離領域２上には絶縁膜５が形成されなくともよい。
【００７５】
絶縁膜５のうち、酸化シリコン膜５ａ，５ｃは、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理（熱酸化処理）には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることも可能である。絶縁膜５のうち、窒化シリコン膜５ｂは、例えばＣＶＤ法により形成することができる。絶縁膜５のうち、絶縁膜５ｄは、スパッタリング法、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法またはＣＶＤ法などを用いて形成することができる。
【００７６】
また、本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜５ｂを形成しているが、信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層（電荷蓄積部）として使用することもできる。また、シリコンナノドットで電荷蓄積層（電荷蓄積部）を形成することもできる。
【００７７】
例えば、まず、半導体基板１（ｐ型ウエルＰＷ）の表面上と制御ゲート電極ＣＧの表面（側面および上面）上と下部電極ＬＥの表面（側面および上面）上とに酸化シリコン膜５ａを熱酸化法（好ましくはＩＳＳＧ酸化）により形成する。それから、酸化シリコン膜５ａ上に窒化シリコン膜５ｂをＣＶＤ法で堆積し、更に窒化シリコン膜５ｂ上に酸化シリコン膜５ｃをＣＶＤ法または熱酸化あるいはその両方で形成する。その後、酸化シリコン膜５ｃ上に絶縁膜５ｄをスパッタリング法、ＡＬＤ法またはＣＶＤ法で形成する。これにより、酸化シリコン膜５ａ、窒化シリコン膜５ｂ、酸化シリコン膜５ｃおよび絶縁膜５ｄの積層膜からなる絶縁膜５を形成することができる。
【００７８】
酸化シリコン膜５ａの厚みは、好ましくは２〜５ｎｍ程度とすることができ、窒化シリコン膜５ｂの厚みは、好ましくは５〜１５ｎｍ程度とすることができ、酸化シリコン膜５ｃの厚みは、好ましくは４〜１０ｎｍ程度とすることができ、絶縁膜５ｄの厚みは、好ましくは０．５〜２ｎｍ程度とすることができる。
【００７９】
メモリセル領域１Ａに形成された絶縁膜５は、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有し、また、キャパシタ形成領域１Ｂに形成された絶縁膜５は、容量素子Ｃ１の容量絶縁膜（誘電体膜）として機能する。
【００８０】
絶縁膜５は、電荷保持機能が必要であるため、電荷蓄積層（ここでは窒化シリコン膜５ｂ）を電荷ブロック層（ここでは酸化シリコン膜５ａ，５ｃ）で挟んだ構造を有しており、電荷蓄積層（ここでは窒化シリコン膜５ｂ）のポテンシャル障壁高さに比べ、電荷ブロック層（ここでは酸化シリコン膜５ａ，５ｃ）のポテンシャル障壁高さが高くなる。そして、本実施の形態では、絶縁膜５は、電荷蓄積層（ここでは窒化シリコン膜５ｂ）を電荷ブロック層（ここでは酸化シリコン膜５ａ，５ｃ）で挟んだ構造に、更に、フェルミレベルピニングを生じることができかつ高い誘電率を有する絶縁膜５ｄを最上層に加えた構造を有している。
【００８１】
次に、図１５に示されるように、半導体基板１の主面全面上に、すなわち絶縁膜５上に、メモリセル領域１Ａにおいては制御ゲート電極ＣＧを覆うように、キャパシタ形成領域１Ｂにおいては下部電極ＬＥを覆うように、シリコン膜６ｎを形成（堆積）する（図８のステップＳ８）。シリコン膜６ｎは、メモリゲート電極ＭＧ形成用と上部電極ＵＥ形成用とを兼ねた導電体膜である。なお、図１５および以降の図１６〜図２３でも、上記図１２と同様に、図面を見易くするために、酸化シリコン膜５ａ、窒化シリコン膜５ｂ、酸化シリコン膜５ｃおよび絶縁膜５ｄの積層膜を、単に絶縁膜５として図示している。
【００８２】
シリコン膜６ｎは、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。ｎ型のシリコン膜６ｎの膜厚（堆積膜厚）は、例えば３０〜１５０ｎｍ程度とすることができる。成膜時はシリコン膜６ｎをアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【００８３】
シリコン膜６ｎは、ｎ型不純物が導入されて低抵抗とされている。シリコン膜６ｎの成膜後のイオン注入でシリコン膜６ｎにｎ型不純物を導入することもできるが、シリコン膜６ｎの成膜時にシリコン膜６ｎにｎ型不純物を導入することが、より好ましい。シリコン膜６ｎの成膜時にｎ型不純物を導入する場合には、シリコン膜６ｎの成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、ｎ型不純物が導入されたシリコン膜６ｎを成膜することができる。いずれにしても、メモリセル領域１Ａおよびキャパシタ形成領域１Ｂに、ｎ型不純物が導入されたシリコン膜６ｎが形成される。
【００８４】
次に、フォトリソグラフィ法を用いて、キャパシタ形成領域１Ｂにおける上部電極ＵＥ形成予定領域のシリコン膜６ｎ上にフォトレジストパターンＲＰ１を形成する。
【００８５】
次に、異方性エッチング技術により、シリコン膜６ｎをエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図８のステップＳ９）。このステップＳ９のエッチバック工程の後、フォトレジストパターンＲＰ１が除去され、図１６にはこの段階が示されている。
【００８６】
ステップＳ９のエッチバック工程では、シリコン膜６ｎの堆積膜厚の分だけシリコン膜６ｎを異方性エッチング（エッチバック）することにより、制御ゲート電極ＣＧの両方の側壁上に（絶縁膜５を介して）シリコン膜６ｎをサイドウォールスペーサ状に残し、フォトレジストパターンＲＰ１の下にシリコン膜６ｎを残し、他の領域のシリコン膜６ｎを除去する。これにより、図１６に示されるように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両方の側壁のうち、一方の側壁上に絶縁膜５を介してサイドウォールスペーサ状に残存したシリコン膜６ｎにより、メモリゲート電極ＭＧが形成され、また、他方の側壁上に絶縁膜５を介してサイドウォールスペーサ状に残存したシリコン膜６ｎにより、シリコンスペーサＳＰ１が形成される。このシリコンスペーサＳＰ１は、導電体からなるサイドウォールスペーサ、すなわち導電体スペーサとみなすこともできる。メモリゲート電極ＭＧとシリコンスペーサＳＰ１とは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。また、キャパシタ形成領域１Ｂにおいて、エッチングマスクとして機能するフォトレジストパターンＲＰ１の下に、エッチングされずに残存したシリコン膜６ｎにより、上部電極ＵＥが形成される。
【００８７】
また、図示していないが、後でメモリゲート電極ＭＧに接続するコンタクトホールの形成予定領域は、この領域を予めフォトレジストパターン（フォトレジストパターンＲＰ１と同層のフォトレジストパターン）で覆った状態でステップＳ９のエッチバック工程を行うことで、シリコン膜６ｎをエッチングせずに残存させておく。
【００８８】
ステップＳ９のエッチバック工程を行った段階で、メモリゲート電極ＭＧとシリコンスペーサＳＰ１と上部電極ＵＥとで覆われていない領域の絶縁膜５が露出される。メモリセル領域１Ａにおけるメモリゲート電極ＭＧの下の絶縁膜５が、メモリトランジスタのゲート絶縁膜となる。シリコン膜６ｎの堆積膜厚によってメモリゲート長（メモリゲート電極ＭＧのゲート長）が決まるので、上記ステップＳ８で堆積するシリコン膜６ｎの堆積膜厚を調整することで、メモリゲート長を調整することができる。
【００８９】
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧおよび上部電極ＵＥが覆われかつシリコンスペーサＳＰ１が露出されるようなフォトレジストパターン（図示せず）を半導体基板１上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰ１を除去する（図８のステップＳ１０）。その後、このフォトレジストパターンを除去する。ステップＳ１０のエッチング工程により、図１７に示されるように、シリコンスペーサＳＰ１が除去されるが、メモリゲート電極ＭＧおよび上部電極ＵＥは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
【００９０】
次に、図１８に示されるように、絶縁膜５のうち、メモリゲート電極ＭＧおよび上部電極ＵＥで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図８のステップＳ１１）。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに位置する絶縁膜５は、除去されずに残存し、キャパシタ形成領域１Ｂにおいて、上部電極ＵＥの下に位置する絶縁膜５は、除去されずに残存し、他の領域の絶縁膜５は除去される。キャパシタ形成領域１Ｂにおいて、上部電極ＵＥの下に残存した絶縁膜５が、容量素子Ｃ１の容量絶縁膜ＤＥとなる。
【００９１】
次に、イオン注入法などを用いて例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをイオン注入阻止マスクとして用いて半導体基板１（ｐ型ウエルＰＷ）に導入（ドーピング）することで、ｎ−型半導体領域（不純物拡散層）７ａ，７ｂを形成する（図８のステップＳ１２）。
【００９２】
この際、ｎ−型半導体領域７ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁（絶縁膜５を介して制御ゲート電極ＣＧと隣合う側とは反対側の側壁）に自己整合して形成され、ｎ−型半導体領域７ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁（絶縁膜５を介してメモリゲート電極ＭＧと隣合う側とは反対側の側壁）に自己整合して形成される。ｎ−型半導体領域７ａおよびｎ−型半導体領域７ｂは、メモリセル領域１Ａに形成されるメモリセルのソース・ドレイン領域の一部として機能することができる。ｎ−型半導体領域７ａとｎ−型半導体領域７ｂとは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【００９３】
次に、図１９に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜５を介して互いに隣合う側とは反対側の側壁）上に、例えば酸化シリコンなどの絶縁体からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷを形成する（図８のステップＳ１３）。例えば、半導体基板１の主面全面上に酸化シリコン膜などの絶縁膜を堆積し、この絶縁膜を異方性エッチング（エッチバック）することによって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁上に選択的にこの絶縁膜残して、側壁絶縁膜ＳＷを形成することができる。図１９に示されるように、側壁絶縁膜ＳＷは、上部電極ＵＥの側壁（側面）上にも形成され得る。
【００９４】
次に、イオン注入法などを用いて例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとそれらの側壁上の側壁絶縁膜ＳＷとをイオン注入阻止マスクとして用いて半導体基板１（ｐ型ウエルＰＷ）に導入（ドーピング）することで、高不純物濃度のｎ＋型半導体領域（不純物拡散層）８ａ，８ｂを形成する（図８のステップＳ１４）。
【００９５】
この際、ｎ＋型半導体領域８ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁上の側壁絶縁膜ＳＷに自己整合して形成され、ｎ＋型半導体領域８ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁上の側壁絶縁膜ＳＷに自己整合して形成される。これにより、ＬＤＤ（lightly doped drain）構造が形成される。ｎ＋型半導体領域８ａとｎ＋型半導体領域８ｂは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【００９６】
ｎ−型半導体領域７ａとそれよりも高不純物濃度のｎ＋型半導体領域８ａとにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域７ｂとそれよりも高不純物濃度のｎ＋型半導体領域８ｂとにより、選択トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。
【００９７】
このようにして、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣが形成される。
【００９８】
次に、必要に応じてエッチング（例えば希フッ酸などを用いたウェットエッチング）を行って、ｎ＋型半導体領域８ａ，８ｂの上面（表面）と制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面（側壁絶縁膜ＳＷで覆われていない部分）と上部電極ＵＥの上面（側壁絶縁膜ＳＷで覆われていない部分）とを清浄化（露出）させる。このときのエッチングは、自然酸化膜を除去する程度の軽いエッチングとすることができる。
【００９９】
次に、サリサイド技術を用いて、図２０に示されるように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ｎ＋型半導体領域８ａ，８ｂおよび上部電極ＵＥの上部（上面、表面、上層部）に、それぞれ金属シリサイド層（金属シリサイド膜）１１を形成する。金属シリサイド層１１を形成したことにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。この金属シリサイド層１１は、次のようにして形成することができる。
【０１００】
まず、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、上部電極ＵＥおよびｎ＋型半導体領域８ａ，８ｂの上面（表面）上を含む半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、上部電極ＵＥおよび側壁絶縁膜ＳＷを覆うように、金属膜（図示せず）を形成（堆積）する。この金属膜は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。それから、半導体基板１に対して熱処理を施すことによって、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、上部電極ＵＥおよびｎ＋型半導体領域８ａ，８ｂの上層部分（表層部分）を上記金属膜と反応させる。これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、上部電極ＵＥおよびｎ＋型半導体領域８ａ，８ｂの上部（上面、表面、上層部）に、それぞれ金属シリサイド層１１が形成される。金属シリサイド層１１は、例えばコバルトシリサイド層（上記金属膜がコバルト膜の場合）またはニッケルシリサイド層（上記金属膜がニッケル膜の場合）とすることができる。その後、未反応の上記金属膜を除去する。図２０にはこの段階の断面図が示されている。また、図２０の断面図では示されないが、下部電極ＬＥの上面のうち、上部電極ＵＥおよび容量絶縁膜ＤＥの積層パターンで覆われていない領域には、金属シリサイド層１１が形成され得る。
【０１０１】
次に、図２１に示されるように、半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、下部電極ＬＥ、上部電極ＵＥおよび側壁絶縁膜ＳＷを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）１２を形成（堆積）する。絶縁膜１２は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜１２の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法などを用いて絶縁膜１２の上面を平坦化する。
【０１０２】
次に、フォトリソグラフィ法を用いて絶縁膜１２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜１２をドライエッチングすることにより、図２２に示されるように、絶縁膜１２にコンタクトホール（開口部、貫通孔）ＣＮＴを形成する。なお、図２２および後述の図２３には、メモリセル領域１Ａが示され、キャパシタ形成領域１Ｂについては図示を省略している。
【０１０３】
次に、コンタクトホールＣＮＴ内に、導電体部（接続用導体部）として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０１０４】
プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む絶縁膜１２上に、バリア導体膜１３ａを形成する。このバリア導体膜１３ａは、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができる。それから、このバリア導体膜１３ａ上にタングステン膜などからなる主導体膜１３ｂをコンタクトホールＣＮＴを埋めるように形成し、絶縁膜１２上の不要な主導体膜１３ｂおよびバリア導体膜１３ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。
【０１０５】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域８ａ，８ｂ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、下部電極ＬＥおよび上部電極ＵＥの上部などに形成される。コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域８ａ，８ｂ（の表面上の金属シリサイド層１１）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層１１）の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層１１）の一部、下部電極ＬＥ（の表面上の金属シリサイド層１１）の一部、上部電極ＵＥ（の表面上の金属シリサイド層１１）の一部などが露出される。なお、図２２においては、ｎ＋型半導体領域８ｂ（の表面上の金属シリサイド層１１）の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【０１０６】
次に、プラグＰＧが埋め込まれた絶縁膜１２上に配線（配線層）Ｍ１を形成する。この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
【０１０７】
まず、図２３に示されるように、プラグＰＧが埋め込まれた絶縁膜１２上に絶縁膜（層間絶縁膜）１４を形成してから、この絶縁膜１４に、フォトリソグラフィ技術およびドライエッチング技術を用いて配線溝（絶縁膜１４において配線Ｍ１が埋め込まれる溝）を形成する。それから、半導体基板１の主面上（すなわち配線溝の底部および側壁上を含む絶縁膜１４上）にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成し、続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝の内部を埋め込む。その後、配線溝内以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。配線Ｍ１は、絶縁膜１４の配線溝に埋め込まれた状態となっている。なお、図面の簡略化のために、図２３では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。
【０１０８】
配線Ｍ１は、プラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、上部電極ＵＥあるいは下部電極ＬＥなどと電気的に接続される。なお、図２３においては、配線Ｍ１の一例として、制御トランジスタのドレイン領域（半導体領域ＭＤ）にプラグＰＧを介して電気的に接続された配線Ｍ１が示されている。
【０１０９】
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１１０】
次に、本実施の形態の特徴と効果について、より詳細に説明する。
【０１１１】
まず、第１の比較例の半導体装置について説明する。図２４は、第１の比較例の半導体装置の要部断面図であり、本実施の形態の上記図２に相当するものである。
【０１１２】
図２４に示される第１の比較例の半導体装置は、不揮発性メモリのメモリセルを有する半導体装置であり、半導体基板のｐ型ウエルＰＷ１０１の上部に、不揮発性メモリセルを構成する制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１とが互いに隣合うように形成されている。制御ゲート電極ＣＧ１０１とｐ型ウエルＰＷ１０１との間には、ゲート絶縁膜としての絶縁膜１０３が形成されている。また、メモリゲート電極ＭＧ１０１とｐ型ウエルＰＷ１０１との間および制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１との間には、酸化シリコン膜１０５ａ、窒化シリコン膜１０５ｂおよび酸化シリコン膜１０５ｃの積層膜からなる絶縁膜１０５が形成されている。制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１とは、それぞれｎ型のシリコン膜からなる。
【０１１３】
このような構造の第１の比較例の半導体装置は、次のような課題を有している。
【０１１４】
書込み時には、絶縁膜１０５中の窒化シリコン膜１０５ｂ中に電子（エレクトロン）を注入する。書込み状態のメモリセルは、窒化シリコン膜１０５ｂ中に電子が蓄積（保持）された状態となる。一方、消去時には、絶縁膜１０５中の窒化シリコン膜１０５ｂ中にホール（正孔）を注入する。消去状態のメモリセルは、窒化シリコン膜１０５ｂ中にホールが蓄積（保持）された状態となる。
【０１１５】
書込み動作による窒化シリコン膜１０５ｂへの電子注入時には絶縁膜１０５の膜質劣化は生じないため、多くの電子を注入し窒化シリコン膜１０５ｂに蓄積させることができる。そのため、書込み動作後に絶縁膜１０５から電子が多少抜けたとしてもデータ（書込み状態）は維持され、長時間放置しても問題は生じにくい。しかし、消去動作による窒化シリコン膜１０５ｂへのホール注入では絶縁膜１０５の膜質劣化が大きいため、窒化シリコン膜１０５ｂへのホール注入量を書き込み時の電子注入量よりも抑え目にする。そのため、消去動作後に絶縁膜１０５からホールが抜けてしまうと、データ（消去状態）が失われてしまう可能性が高くなる。
【０１１６】
図２５は、課題と効果を説明するための説明図である。
【０１１７】
図２５の（ａ）および（ｂ）には、図２４に示される第１の比較例の半導体装置におけるメモリセルのうち、メモリゲート電極ＭＧ１０１とその下に位置する絶縁膜１０５およびｐ型ウエルＰＷ１０１が模式的に示されており、制御ゲート電極ＣＧ１０１の図示は省略してある（絶縁膜１０５のうち制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１間に位置する部分の図示も省略してある）。また、図２５の（ｃ）には、本実施の形態の半導体装置におけるメモリセルのうち、メモリゲート電極ＭＧとその下に位置する絶縁膜５およびｐ型ウエルＰＷが模式的に示されており、制御ゲート電極ＣＧの図示は省略してある（絶縁膜５のうち制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ間に位置する部分の図示も省略してある）。図２５の（ａ）、（ｂ）および（ｃ）に示されるメモリセル（のメモリトランジスタ）は、いずれも消去状態に対応する。
【０１１８】
図２５の（ａ）においては、メモリセル（のメモリトランジスタ）は消去状態であり、絶縁膜１０５中の窒化シリコン膜１０５ｂ中にホール（正孔）ｈ１が蓄積（保持）された状態となっている。しかしながら、待機状態などでメモリゲート電極ＭＧ１０１に０Ｖ（ゼロボルト）が供給されている間に、窒化シリコン膜１０５ｂ中に蓄積（保持）されているホール（正孔）ｈ１が、半導体基板（ｐ型ウエルＰＷ１０１）側に不必要に抜けてしまう現象（この現象を図２５の（ａ）に矢印２１で模式的に示している）が生じる虞がある。また、半導体基板（ｐ型ウエルＰＷ１０１）側から窒化シリコン膜１０５ｂ中に電子（エレクトロン）ｅ１が不必要に注入されてしまう現象（この現象を図２５の（ａ）に矢印２２で模式的に示している）が生じる虞もある。これらの現象が生じると、メモリトランジスタのしきい値（しきい値電圧）が上昇してしまい、データ（消去状態）が失われてしまうため、これらの現象を抑制または防止することが望まれる。
【０１１９】
上記現象（矢印２１，２２で模式的に示される現象）を抑制または防止するためには、まず、酸化シリコン膜１０５ａおよび酸化シリコン膜１０５ｃの膜厚を厚くすることが考えられる。しかしながら、これらの膜厚を厚く形成すると、制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１間に形成された絶縁膜１０５全体の膜厚が厚くなるため、不揮発性メモリの読出し電流（読出し時にソース・ドレイン間に流れる電流値）の減少や、あるいは、書込み速度の低下などが引き起こされ、不揮発性メモリを有する半導体装置の性能が低下してしまう（このことに関しては、図２８を用いて後で説明している）。すなわち、酸化シリコン膜１０５ａおよび酸化シリコン膜１０５ｃの膜厚を厚くすることでは、不揮発性メモリのデータの保持特性を向上させることはできても、不揮発性メモリを有する半導体装置のデータの保持特性以外の性能が低下してしまうことになる。
【０１２０】
上記現象（矢印２１，２２で模式的に示される現象）を抑制または防止するために、更に、図２５の（ｂ）に示されるように、メモリゲート電極ＭＧ１０１に若干の負電圧（但しこの負電圧の絶対値は、消去動作時にメモリゲート電極ＭＧ１０１へ印加する電圧の絶対値よりも小さい）を印加しておくことが考えられる。このメモリゲート電極ＭＧ１０１に印加する若干の負電圧は、例えば−０．５Ｖ程度とすることができる。
【０１２１】
メモリゲート電極ＭＧ１０１に若干の負電圧（例えば−０．５Ｖ程度）を印加しておけば（図２５の（ｂ）の状態）、このメモリゲート電極ＭＧ１０１の負電圧は、窒化シリコン膜１０５ｂ中に蓄積（保持）されているホールｈ１が半導体基板（ｐ型ウエルＰＷ１０１）側に抜けてしまう現象（図２５の（ａ）に矢印２１で模式的に示される現象）を抑制するように作用する。また、メモリゲート電極ＭＧ１０１の負電圧（例えば−０．５Ｖ程度）は、半導体基板（ｐ型ウエルＰＷ１０１）側から窒化シリコン膜１０５ｂ中に電子ｅ１が注入されてしまう現象（図２５の（ａ）に矢印２２で模式的に示される現象）を抑制するように作用する。このため、書込み、消去、読出しのいずれの動作も行っていない待機状態のメモリセルのメモリゲート電極ＭＧ１０１に対して若干の負電圧を印加しておけば、上記現象（矢印２１，２２で模式的に示される現象）でデータ（消去状態）が失われるのを抑制または防止することができ、不揮発性メモリのデータの保持特性を向上することができる。
【０１２２】
しかしながら、書込み、消去、読出しのいずれの動作も行っていない待機状態のメモリセルのメモリゲート電極ＭＧ１０１に負電圧を印加しておくことは、不揮発性メモリを有する半導体装置の回路構成を複雑にし、あるいは、消費電力の増大を招いてしまう。
【０１２３】
そこで、本実施の形態では、フェルミレベルピニングを生じ得る絶縁膜５ｄを、絶縁膜５の最上層とし、この絶縁膜５ｄをメモリゲート電極ＭＧに接触させることで、上記現象（矢印２１，２２で模式的に示される現象）に起因する問題を解決している。これについて、バンド構造を踏まえながら説明する。
【０１２４】
図２６は、上記図２４の第１の比較例の半導体装置におけるＡ１−Ａ１線（Ａ１−Ａ１線は図２４に示してある）に沿った位置でのエネルギーバンド構造を示す説明図（エネルギーバンド図）である。図２７は、本実施の形態の半導体装置におけるＡ２−Ａ２線（Ａ２−Ａ２線は図３に示してある）に沿った位置でのエネルギーバンド構造を示す説明図（エネルギーバンド図）である。上記図２４のＡ１−Ａ１線の位置は、図３のＡ２−Ａ２線の位置にほぼ相当している。なお、図２６および図２７において、縦軸（縦方向）はエネルギーに対応し、横軸（横方向）は、Ａ１−Ａ１線（図２６の場合）またはＡ２−Ａ２線（図２７の場合）に沿った位置に対応する。図２６および図２７において、伝導帯端ＥＣと価電子帯端ＥＶとを実線で示し、フェルミレベル（フェルミ準位）ＥＦを点線で示してある。
【０１２５】
上記図２４の第１の比較例の半導体装置では、酸化シリコン膜１０５ｃに接してｎ型のシリコン膜からなるメモリゲート電極ＭＧ１０１が形成されているため、バンド構造は、図２６のようになる。
【０１２６】
それに対して、本実施の形態では、酸化シリコン膜５ｃ上に絶縁膜５ｄを形成し、この絶縁膜５ｄに接してｎ型のシリコン膜６ｎからなるメモリゲート電極ＭＧを形成している。絶縁膜５ｄは、フェルミレベルピニングを生じ得る絶縁膜であるため、絶縁膜５ｄとメモリゲート電極ＭＧとの間の界面でフェルミレベルピニングが起きる。本実施の形態では、絶縁膜５ｄとメモリゲート電極ＭＧとの間の界面でフェルミレベルピニングが起きることで、絶縁膜５ｄが無い場合（図２４の第１の比較例がこれに対応する）に比べて、フェルミレベルＥＦを低い位置（低いエネルギー位置）に固定することができる。
【０１２７】
このため、図２７に示される、絶縁膜５ｄとメモリゲート電極ＭＧとの間の界面付近でのメモリゲート電極ＭＧのフェルミレベルＥＦは、図２６に示される、酸化シリコン膜１０５ｃとメモリゲート電極ＭＧ１０１との間の界面付近でのメモリゲート電極ＭＧ１０１のフェルミレベルＥＦよりも、低い位置（低いエネルギー位置）に位置したものとなる。
【０１２８】
図２６（第１の比較例の場合に対応）において、円で囲んだ領域２３，２４（酸化シリコン膜１０５ａとｐ型ウエルＰＷ１０１との界面近傍領域に対応）では、半導体基板（ｐ型ウエルＰＷ１０１）のバンドが曲がっているのに対して、図２７（本実施の形態の場合に対応）では、酸化シリコン膜５ａとｐ型ウエルＰＷとの界面近傍領域で、半導体基板（ｐ型ウエルＰＷ）のバンドは、あまり曲がらずにフラットに近くなっている。これは、図２６の場合（第１の比較例に対応）に比べて、図２７の場合（本実施の形態に対応）では、絶縁膜５ｄによるフェルミレベルピニングが起きて、メモリゲート電極ＭＧのフェルミレベルＥＦが低くなっているためである。
【０１２９】
絶縁膜５ｄによるフェルミレベルピニングが起きてメモリゲート電極ＭＧのフェルミレベルＥＦが低くなると、メモリゲート電極ＭＧのフェルミレベルＥＦが低くなった分、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との間の電位差は小さくなる。すなわち、図２６（第１の比較例の場合に対応）におけるメモリゲート電極ＭＧ１０１と半導体基板（ｐ型ウエルＰＷ１０１）との間の電位差（図２６の電位差Ｖ１にほぼ相当）に比べて、図２７（本実施の形態の場合に対応）におけるメモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との間の電位差（図２７の電位差Ｖ２にほぼ相当）は、小さくなっている（Ｖ２＜Ｖ１）。
【０１３０】
つまり、上記第１の比較例の場合（絶縁膜５ｄを形成しない場合、すなわちフェルミレベルピニングが起きない場合）に比べて、本実施の形態の場合（絶縁膜５ｄを形成した場合、すなわちフェルミレベルピニングが起きる場合）には、絶縁膜５ｄによるフェルミレベルピニングが起きることで、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との間の電位差（の絶対値）が小さくなっていると言うことができる。
【０１３１】
また、このことは、本実施の形態の図２７のエネルギーバンド構造（すなわち図３のＡ２−Ａ２線に沿ったエネルギーバンド構造）は、第１の比較例の半導体装置において、メモリゲート電極ＭＧ１０１に負電位（絶縁膜５ｄによるフェルミレベルピニングに起因したメモリゲート電極ＭＧのフェルミレベルＥＦの低下量に相当する負電位）を与えた場合のエネルギーバンド構造にほぼ相当したものとなっていることを意味する。換言すれば、第１の比較例の半導体装置において、メモリゲート電極ＭＧ１０１に若干の負電位（例えば−０．５Ｖ程度）を印加したのとほぼ同等のエネルギーバンド構造（Ａ１−Ａ１線またはＡ２−Ａ２線に沿ったエネルギーバンド構造）を、絶縁膜５ｄを設けた本実施の形態の半導体装置では得られることを意味する。従って、第１の比較例の半導体装置において、メモリゲート電極ＭＧ１０１に若干の負電位を印加した場合と、本実施の形態の半導体装置において、メモリゲート電極ＭＧに０Ｖ（ゼロボルト）を印加した場合とが、エネルギーバンド構造的には等価になる。このため、図２５の（ｃ）のように絶縁膜５ｄを設けることは、図２５の（ｂ）のように絶縁膜５ｄを設けずにメモリゲート電極ＭＧ１０１に負電位を印加することと、ほぼ等価となる。なお、図２５の（ｃ）においては、メモリセル（のメモリトランジスタ）は消去状態であり、絶縁膜５中の窒化シリコン膜５ｂ中にホール（正孔）ｈ１が蓄積（保持）された状態となっており、メモリゲート電極ＭＧの電位は０Ｖである。
【０１３２】
このように、本実施の形態では、絶縁膜５ｄによるフェルミレベルピニングによって、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との間の電位差（の絶対値）を小さくする作用、別の見方をすると、第１の比較例の半導体装置においてメモリゲート電極ＭＧ１０１に若干の負電位（例えば−０．５Ｖ程度）を印加したのとほぼ同等のエネルギーバンド構造を得られる作用を得ることができる。この作用により、本実施の形態では、次のような効果を得ることができる。
【０１３３】
すなわち、窒化シリコン膜５ｂ中に蓄積（保持）されているホールｈ１が半導体基板１（ｐ型ウエルＰＷ）側に不必要に抜けてしまう現象（上記図２５の（ａ）に矢印２１で模式的に示される現象）を抑制することができる。また、半導体基板１（ｐ型ウエルＰＷ）側から窒化シリコン膜５ｂ中に電子ｅ１が不必要に注入されてしまう現象（上記図２５の（ａ）に矢印２２で模式的に示される現象）を抑制することができる。これにより、上記現象（矢印２１，２２で模式的に示される現象）でデータ（消去状態）が失われるのを抑制または防止することができ、不揮発性メモリのデータすなわち不揮発性メモリの記憶情報の保持特性を向上することができる。従って、不揮発性メモリを有する半導体装置の性能を向上させることができる。
【０１３４】
また、本実施の形態では、絶縁膜５ｄによるフェルミレベルピニングによって、メモリゲート電極ＭＧ、絶縁膜５およびｐ型ウエルＰＷのエネルギーバンド構造を制御することで、上記現象（矢印２１，２２で模式的に示される現象）でデータ（消去状態）が失われるのを抑制または防止することができる。このため、書込み、消去、読出しのいずれの動作も行っていない待機状態のメモリセルのメモリゲート電極ＭＧに負電位を印加しなくとも、データ（消去状態）が失われるのを抑制または防止することができる。従って、書込み、消去、読出しのいずれの動作も行っていない待機状態のメモリセルでは、メモリゲート電極ＭＧに供給する電位を０Ｖ（ゼロボルト）とすることができるため、不揮発性メモリを有する半導体装置の回路構成を簡略化でき、また、消費電力を低減することができる。
【０１３５】
また、第１の比較例の半導体装置において、メモリゲート電極ＭＧ１０１に０Ｖ（ゼロボルト）を印加した場合と、本実施の形態の半導体装置において、メモリゲート電極ＭＧに０Ｖ（ゼロボルト）を印加した場合とを比べると、絶縁膜５ｄが形成されることによってフェルミレベルピニングが起きるため、フェルミレベルピニングの分だけメモリトランジスタのしきい値（しきい値電圧）は、本実施の形態の半導体装置の方が高くなる。そのため、本実施の形態では、書込み時に絶縁膜５中の窒化シリコン膜５ｂ中に注入する電子を低減できるため、書込み速度を向上することもできる。
【０１３６】
図２８は、第２の比較例の半導体装置の要部断面図であり、本実施の形態の上記図２や第１の比較例の上記図２４に相当するものである。
【０１３７】
図２８に示される第２の比較例の半導体装置は、不揮発性メモリのメモリセルを有する半導体装置であり、半導体基板のｐ型ウエルＰＷ２０１の上部に、不揮発性メモリセルを構成する制御ゲート電極ＣＧ２０１とメモリゲート電極ＭＧ２０１とが互いに隣合うように形成されている。そして、制御ゲート電極ＣＧ２０１とｐ型ウエルＰＷ２０１との間には、ゲート絶縁膜としての絶縁膜２０３が形成されている。また、メモリゲート電極ＭＧ２０１とｐ型ウエルＰＷ２０１との間および制御ゲート電極ＣＧ２０１とメモリゲート電極ＭＧ２０１との間には、酸化シリコン膜２０５ａ、窒化シリコン膜２０５ｂおよび絶縁膜２０５ｄの積層膜からなる絶縁膜２０５が形成されている。制御ゲート電極ＣＧ２０１とメモリゲート電極ＭＧ２０１とは、それぞれｎ型のシリコン膜からなる。絶縁膜２０５ｄは、本実施の形態の絶縁膜５ｄと同種の材料により形成されている。
【０１３８】
このような構造の第２の比較例の半導体装置は、次のような課題を有している。
【０１３９】
図２８に示される第２の比較例の半導体装置では、本実施の形態の絶縁膜５ｄと同種の材料により形成された絶縁膜２０５ｄがメモリゲート電極ＭＧ２０１と接しているため、絶縁膜５ｄによるフェルミレベルピニングが生じることによって、上記矢印２１，２２で模式的に示される現象を抑制できる。
【０１４０】
しかしながら、図２８に示される第２の比較例の半導体装置では、電荷蓄積層（ここでは窒化シリコン膜２０５ｂ）に蓄えられた電荷が電荷蓄積層から抜けるのを防止（ブロック）する電荷ブロック層として、酸化シリコン膜２０５ａと絶縁膜２０５ｄとを用いている。すなわち、電荷蓄積層（ここでは窒化シリコン膜２０５ｂ）の下側の電荷ブロック層には酸化シリコン膜２０５ａを用い、電荷蓄積層（ここでは窒化シリコン膜２０５ｂ）の上側の電荷ブロック層には絶縁膜２０５ｄを用いている。
【０１４１】
電荷蓄積層（本実施の形態では窒化シリコン膜５ｂ、第１の比較例の場合は窒化シリコン膜１０５ｂ、第２の比較例の場合は窒化シリコン膜２０５ｂ）に蓄えられた電荷が電荷蓄積層から抜けるのを防止（ブロック）する電荷ブロック層としての機能と信頼性は、絶縁膜５ｄ，２０５ｄに使用可能な材料膜（フェルミレベルピニングを生じ得る絶縁膜）に比べて、酸化シリコン膜の方が優れている。すなわち、フェルミレベルピニングを生じ得る絶縁膜５ｄ，２０５ｄは、酸化シリコン膜に比べて、電荷ブロック層としての機能と信頼性の面では劣っている。このため、図２８に示される第２の比較例の半導体装置は、図２４に示される第１の比較例の半導体装置や図２などに示される本実施の形態の半導体装置に比べて、絶縁膜２０５ｄを電荷ブロック層に用いている分、窒化シリコン膜２０５ｂ中への電荷の保持（閉じ込め）機能が劣ってしまう。
【０１４２】
絶縁膜２０５ｄの電荷ブロック機能を向上させるためには、絶縁膜２０５ｄの膜厚を厚くすることが有効である。また、酸化シリコン膜１０５ｃよりも絶縁膜２０５ｄ（フェルミレベルピニングを生じ得る絶縁膜）の誘電率が高いため、図２４の第１の比較例の半導体装置と図２８の第２の比較例の半導体装置とで、酸化シリコン膜１０５ｃと絶縁膜２０５ｄとに印加される電界を同じにするには、酸化シリコン膜１０５ｃよりも絶縁膜２０５ｄを厚くする必要がある。
【０１４３】
しかしながら、スプリットゲート型のメモリセルでは、絶縁膜２０５ｄはメモリゲート電極ＭＧ２０１とｐ型ウエルＰＷ２０１との間だけではなく、メモリゲート電極ＭＧ２０１と制御ゲート電極ＣＧ２０１との間にも介在している。このため、絶縁膜２０５ｄの膜厚を厚くした場合には、メモリゲート電極ＭＧ２０１と制御ゲート電極ＣＧ２０１との間の距離Ｌ１（この距離Ｌ１は図２８に示されており、絶縁膜２０５の膜厚が距離Ｌ１に相当したものとなる）が大きくなる。ｐ型ウエルＰＷ２０１において、メモリゲート電極ＭＧ２０１と制御ゲート電極ＣＧ２０１との間に介在する絶縁膜２０５の下方には、メモリゲート電極ＭＧ２０１によっても、制御ゲート電極ＣＧ２０１によっても電界が印加されにくく、チャネル領域が形成されにくい領域２５が形成されているが、この領域２５のゲート長方向の寸法は、上記距離Ｌ１（絶縁膜２０５の膜厚に相当）が大きくなるほど、大きくなる。この領域２５は、抵抗成分となるため、上記距離Ｌ１（絶縁膜２０５の膜厚に相当）が大きくなって、領域２５のゲート長方向の寸法が大きくなると、不揮発性メモリのメモリセルの読出し電流（読出し動作時にソース・ドレイン間に流れる電流値）の減少や、あるいは、書込み速度の低下などを引き起こしてしまう。このため、スプリットゲート型のメモリセルでは、メモリゲート電極ＭＧ２０１と制御ゲート電極ＣＧ２０１との間の距離Ｌ１を小さくして領域２５のゲート長方向の寸法を小さくすることが望まれる。
【０１４４】
そこで、本実施の形態では、電荷蓄積層（ここでは窒化シリコン膜５ｂ）に蓄えられた電荷が電荷蓄積層から抜けるのを防止（ブロック）する電荷ブロック層として、酸化シリコン膜５ａと酸化シリコン膜５ｃとを用いている。すなわち、電荷蓄積層（ここでは窒化シリコン膜５ｂ）の下側の電荷ブロック層には酸化シリコン膜５ａを用い、電荷蓄積層（ここでは窒化シリコン膜５ｂ）の上側の電荷ブロック層には酸化シリコン膜５ｃを用いている。
【０１４５】
本実施の形態では、電荷ブロック層としての機能と信頼性に優れた酸化シリコン膜５ｃを、電荷蓄積層（ここでは窒化シリコン膜５ｂ）の上側の電荷ブロック層として用いているため、上記第２の比較例の場合に比べて、電荷ブロック層としての機能と信頼性を向上させることができ、窒化シリコン膜５ｂ中への電荷の保持（閉じ込め）機能を向上させることができる。このため、不揮発性メモリのデータの保持機能を向上させることができる。
【０１４６】
また、本実施の形態では、酸化シリコン膜５ｃを、電荷蓄積層（ここでは窒化シリコン膜５ｂ）の上側の電荷ブロック層として用いているため、絶縁膜５ｄは、電荷ブロック層としての機能は必要ない。すなわち、本実施の形態では、電荷蓄積層（ここでは窒化シリコン膜５ｂ）とメモリゲート電極ＭＧとの間に介在する酸化シリコン膜５ｃと絶縁膜５ｄのうち、酸化シリコン膜５ｃに電荷ブロック層としての機能を担わせている。このため、絶縁膜５ｄは、フェルミレベルピニングを生じることが可能な厚みがあればよく、電荷ブロック層として要求される厚みは必要ないため、絶縁膜５ｄの厚みを薄くすることができる。一方、酸化シリコン膜５ｃは、電荷ブロック層として機能させるため、電荷ブロック層として要求される厚みを確保しておく。
【０１４７】
すなわち、本実施の形態は、電荷ブロック層としての機能は、絶縁膜５ｄではなく酸化シリコン膜５ｃに担わせ、絶縁膜５ｄにはフェルミレベルピニングを生じさせる機能を担わせ、フェルミレベルピニングを生じることが可能な範囲で絶縁膜５ｄの厚みを薄くすることを、主要な特徴の一つとしている。このため、図５に示されるように、本実施の形態では、絶縁膜５ｄの厚みｔ１は、酸化シリコン膜５ｃの厚みｔ２より薄くなっており（すなわちｔ１＜ｔ２）、絶縁膜５ｄの厚みｔ１が、酸化シリコン膜５ｃの厚みｔ２の半分以下（すなわちｔ１≦ｔ２×０．５）であれば、より好ましい。
【０１４８】
また、絶縁膜５ｄは、フェルミレベルピニングを生じることが可能な厚みを確保しておけば、できるだけ薄い方が好ましく、この観点から、絶縁膜５ｄの厚みｔ１は０．５ｎｍ以上で２ｎｍ以下であることが好ましい（すなわち０．５ｎｍ≦ｔ１≦２ｎｍ）。一方、酸化シリコン膜５ｃは、電荷ブロック層として機能を十分に確保できるように、酸化シリコン膜５ｃの厚みｔ２は４ｎｍ以上であることが好ましい（すなわちｔ２≧４ｎｍ）。
【０１４９】
また、酸化シリコン膜５ａの厚みと窒化シリコン膜５ｂの厚みと酸化シリコン膜５ｃの厚みの合計の厚みｔ３は、電荷蓄積層（ここでは窒化シリコン膜５ｂに対応）としての機能と電荷ブロック層（ここでは酸化シリコン膜５ａ，５ｃ）としての機能などを考慮して決められる。一方、絶縁膜５ｄは、フェルミレベルピニングを生じることが可能な厚みを確保しておけば、絶縁膜５全体の厚みの増大をできるだけ抑制できるように薄くすることが好ましく、この観点から、絶縁膜５ｄの厚みｔ１は、酸化シリコン膜５ａの厚みと窒化シリコン膜５ｂの厚みと酸化シリコン膜５ｃの厚みの合計の厚みｔ３の１０％以下であることが好ましい（すなわちｔ１≦ｔ３×０．１）。
【０１５０】
本実施の形態では、酸化シリコン膜５ｃが電荷ブロック層として機能するため、絶縁膜５ｄを薄くしても、窒化シリコン膜５ｂ中への電荷の保持（閉じ込め）機能には問題が生じず、また、絶縁膜５ｄを薄くすることで、絶縁膜５を介在して隣接するメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の距離Ｌ２（この距離Ｌ２は図２に示されており、絶縁膜５の膜厚が距離Ｌ２に相当したものとなる）を小さくすることができる。本実施の形態とは異なり、もし絶縁膜５ｄが厚いと、上記距離Ｌ２が大きくなって、上記領域２５に相当する領域のゲート長方向の寸法が大きくなってしまい、上記第２の比較例で関連して説明したように、不揮発性メモリのメモリセルの読出し電流の減少や、書込み速度の低下などを引き起こしてしまう。ここで、上記領域２５に相当する領域とは、図２８に示されるように、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に介在する絶縁膜５の下方に位置し、メモリゲート電極ＭＧによっても制御ゲート電極ＣＧによっても電界が印加されにくく、チャネル領域が形成されにくい領域に対応する。それに対して、本実施の形態では、絶縁膜５ｄを上述のように薄くすることで、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の距離Ｌ２を小さくすることができ、上記領域２５に相当する領域のゲート長方向の寸法を小さくして、不揮発性メモリのメモリセルの読出し電流を増大でき、また、書込み速度を向上することができる。従って、不揮発性メモリを有する半導体装置の性能を向上させることができる。
【０１５１】
また、本実施の形態では、絶縁膜５ｄは、フェルミレベルピニングを生じ得る絶縁膜であり、かつ上述のように厚みｔ１が薄いという特徴だけでなく、誘電率（比誘電率）が高いという特徴も有している。絶縁膜５ｄの誘電率（比誘電率）を高くする理由について、以下に説明する。
【０１５２】
酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの各膜厚は、各膜の機能（窒化シリコン膜５ｂは電荷蓄積層としての機能、酸化シリコン膜５ａ，５ｃは電荷ブロック層として機能）を考慮して決められる。このため、本実施の形態とは異なり、誘電率が低い（例えば酸化シリコン膜と同程度の）絶縁膜５ｄを追加した場合、絶縁膜５ｄを形成していない場合（上記第１の比較例に対応）に比べて、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との間に介在する絶縁膜５の実効膜厚が、絶縁膜５ｄの追加による膜厚の増加の分、増加してしまう。ここで、絶縁膜５の実効膜厚は、等価酸化膜厚（Equivalent Oxide Thickness：ＥＯＴ）に対応する。メモリゲート電極ＭＧと半導体基板１との間に介在する絶縁膜５の実効膜厚（等価酸化膜厚）が増加すると、書込み動作時や消去動作時にメモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との間に介在する絶縁膜５に生じる電界が小さくなるため、書込み速度や消去速度が低下する可能性があり、これを防ぐためには、書込み動作時や消去動作時の動作電圧を大きくする必要がある。
【０１５３】
それに対して、本実施の形態では、絶縁膜５ｄの誘電率を高くしたことで、絶縁膜５ｄを追加しても、絶縁膜５ｄを形成していない場合（上記第１の比較例に対応）と比べて、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との間に介在する絶縁膜５の実効膜厚（等価酸化膜厚）の増加を抑制することができる。このため、絶縁膜５ｄを追加しても、書込み動作時や消去動作時にメモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との間に介在する絶縁膜５に生じる電界の低下を抑制または防止できるため、書込み速度や消去速度の低下を防止できる。従って、不揮発性メモリを有する半導体装置の性能を向上させることができる。また、書込み動作時や消去動作時の動作電圧の増大を防ぐことができる。
【０１５４】
なお、書込み動作時や消去動作時にメモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との間に介在する絶縁膜５に生じる電界については、絶縁膜５の実効膜厚（等価酸化膜厚）で規定されるため、この電界の低下を防ぐためには、絶縁膜５ｄの実効膜厚（等価酸化膜厚）を薄くすることが望ましい。一方、上記領域２５に相当する領域のゲート長方向の寸法が大きくなることによる問題を解決するには、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の距離Ｌ２を小さくすることが必要であり、そのためには、絶縁膜５ｄの実効膜厚（等価酸化膜厚）ではなく絶縁膜５ｄの物理的な厚みｔ１を薄くすることが望ましい。従って、本実施の形態では、絶縁膜５ｄの物理的な厚みｔ１を薄くし、更に絶縁膜５ｄの誘電率を高くすることで、絶縁膜５ｄの実効膜厚（等価酸化膜厚）を更に薄くしている。
【０１５５】
このように、本実施の形態では、絶縁膜５ｄは、フェルミレベルピニングを生じ得ることと、誘電率が高いことの両方の観点から選択することが必要であり、この観点から、絶縁膜５ｄは、Ｈｆ（ハフニウム），Ｚｒ（ジルコニウム），Ａｌ（アルミニウム），Ｔａ（タンタル），Ｌａ（ランタン）のうちの少なくとも１種を含む金属化合物により形成する。絶縁膜５ｄとして特に好適な材料膜を具体的に挙げると、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜である。これらの材料で絶縁膜５ｄを形成することで、本実施の形態の効果を得ることができる。
【０１５６】
また、本実施の形態では、同じ半導体基板１に不揮発性メモリ（のメモリセルＭＣ）と容量素子Ｃ１とが形成（混載）されている。そして、不揮発性メモリのメモリセルＭＣでメモリトランジスタのゲート絶縁膜として用いた絶縁膜５と同層の絶縁膜５を、容量素子Ｃ１の容量絶縁膜ＤＥとして用いている。すなわち、同工程で形成された同層の絶縁膜５を、メモリセル領域１Ａではメモリトランジスタのゲート絶縁膜として使用し、キャパシタ形成領域１Ｂでは容量絶縁膜ＤＥとして使用している。従って、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜５と、キャパシタ形成領域１Ｂにおいて、下部電極ＬＥと上部電極ＵＥとの間に介在する容量絶縁膜ＤＥ（絶縁膜５）とは、同じ層構造を有している。但し、メモリセル領域１Ａでメモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜５と、キャパシタ形成領域１Ｂで下部電極ＬＥと上部電極ＵＥとの間に介在する容量絶縁膜ＤＥとは、上記ステップＳ７で絶縁膜５を形成した段階では一体化されていたが、上記ステップＳ１１で分離されるため、製造された半導体装置においては分離されている。
【０１５７】
容量素子Ｃ１の容量値は、容量絶縁膜ＤＥを介在した下部電極ＬＥと上部電極ＵＥとの対向面積と、容量絶縁膜ＤＥの厚みと、容量絶縁膜ＤＥの誘電率とで規定される。本実施の形態とは異なり、絶縁膜５ｄの誘電率が低い場合（例えば酸化シリコン膜と同程度の場合）には、絶縁膜５ｄを追加すると、絶縁膜５ｄを形成していない場合に比べて、容量絶縁膜ＤＥの厚みが厚くなることで、容量素子Ｃ１の容量値が低下してしまう。絶縁膜５ｄを形成していない場合と同等の容量値を確保しようとすると、容量絶縁膜ＤＥを介在した下部電極ＬＥと上部電極ＵＥとの対向面積を大きくする必要が生じるため、キャパシタ形成領域１Ｂの面積の増大を招き、ひいては半導体装置の面積の増大を招いてしまう。
【０１５８】
それに対して、本実施の形態では、絶縁膜５ｄの誘電率を高くしているため、絶縁膜５ｄを追加しても、絶縁膜５ｄを形成していない場合と比べたときの容量素子Ｃ１の容量値の低下を抑制することができる。このため、容量絶縁膜ＤＥを介在した下部電極ＬＥと上部電極ＵＥとの対向面積の増加を抑制または防止でき、キャパシタ形成領域１Ｂの面積の増大を抑制または防止できる。従って、半導体装置の面積の増大を抑制または防止することができる。
【０１５９】
また、絶縁膜５ｄを絶縁膜５の上部（上層部）に形成していることにより、絶縁膜５ｄを形成しない場合と比較して、物理膜厚が厚くなり、絶縁膜５ｄと接する状態で形成されているシリコン酸化膜５ｃの欠陥密度を低減することが可能となり、容量素子としての信頼性を向上させることが可能となる。従って、半導体装置の信頼性を向上させることが可能となる。
【０１６０】
また、メモリセル領域１Ａにおけるメモリトランジスタのゲート絶縁膜とキャパシタ形成領域１Ｂにおける容量素子Ｃ１の容量絶縁膜ＤＥとに、同工程で形成された同層の絶縁膜５を用いたことで、不揮発性メモリ（のメモリセルＭＣ）と容量素子Ｃ１とを有する半導体装置の製造工程数を低減することができる。
【０１６１】
また、本実施の形態では、上述のように絶縁膜５ｄの物理的な厚みｔ１を薄くすることが重要であるが、これが重要になるのは、制御ゲート電極ＣＧとメモリゲート電極ＭＧとが絶縁膜５を介して隣接した構造（スプリットゲート型のメモリセル構造）だからである。この構造の場合は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に介在する絶縁膜５の下方に、メモリゲート電極ＭＧによっても、制御ゲート電極ＣＧによっても電界が印加されにくく、チャネル領域が形成されにくい領域（上記領域２５に相当する領域）が形成されてしまうため、この領域のゲート長方向の寸法を小さくすることが、不揮発性メモリを有する半導体装置の性能を向上させる上で極めて重要となる。このため、本実施の形態では、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成された絶縁膜５において、酸化シリコン膜５ｃの物理的な厚みｔ２は電荷ブロック層として必要な厚みを確保し、一方、フェルミピニングを生じさせるための絶縁膜５ｄの物理的な厚みｔ１は薄くすることで、各層の機能を確保しながら、絶縁膜５全体の物理的な厚みを薄くできる。これにより、上記領域２５に相当する領域が生じることに起因する問題を解決することができる。
【０１６２】
一方、本実施の形態とは異なり、制御ゲート電極ＣＧとメモリゲート電極ＭＧとが絶縁膜５を介して隣接していない構造の場合、すなわち半導体基板１（ｐ型ウエルＰＷ）上に絶縁膜５を介してゲート電極が配置されているが、そのゲート電極に絶縁膜５を介して隣接する他のゲート電極が存在しない場合には、上記領域２５に相当する領域自体が発生しないため、絶縁膜５ｄの物理的な厚みを厚くすることによる課題自体が発生しない。このため、絶縁膜５ｄの物理的な厚みｔ１を薄くする必要性は、制御ゲート電極ＣＧとメモリゲート電極ＭＧとが絶縁膜５を介して隣接した構造（スプリットゲート型のメモリセル構造）の場合に初めて発生するものと言うことができる。
【０１６３】
（実施の形態２）
本実施の形態は、上記実施の形態１の変形例であり、上記実施の形態１の技術を適用可能な他の不揮発性メモリについて説明する。
【０１６４】
図２９は、第１の変形例の半導体装置の要部断面図であり、上記図１に対応するものであるが、キャパシタ形成領域１Ｂの図示は省略し、メモリセル領域１Ａだけが示されている。
【０１６５】
上記実施の形態１の半導体装置では、メモリゲート電極ＭＧを構成するシリコン膜６ｎは、ｎ型のシリコン膜であったが、図２９に示される第１の変形例の半導体装置では、メモリゲート電極ＭＧは、ｎ型のシリコン膜６ｎの代わりのｐ型のシリコン膜６ｐで構成されている。シリコン膜６ｐは、ｐ型不純物が導入されて低抵抗率とされており、好ましくは、ｐ型ポリシリコン膜（ｐ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）である。また、図２９に示される第１の変形例の半導体装置の製造工程は、上記ステップＳ８でｎ型のシリコン膜６ｎの代わりにｐ型のシリコン膜６ｐを形成すること以外は、上記実施の形態１と同様に行うことができる。また、図２９に示される第１の変形例の半導体装置の場合は、ｎ型のシリコン膜６ｎの代わりにｐ型のシリコン膜６ｐを形成したことで、上記容量素子Ｃ１の上記上部電極ＵＥ（図２９では図示せず）は、ｐ型のシリコン膜６ｐで形成されたものとなる。図２９に示される第１の変形例の半導体装置の他の構成は、上記実施の形態１の半導体装置と同様であるので、ここではその説明は省略する。
【０１６６】
図３０は、第２の変形例の半導体装置の要部断面図であり、上記図１に対応するものであるが、キャパシタ形成領域１Ｂの図示は省略し、メモリセル領域１Ａだけが示されている。
【０１６７】
上記実施の形態１の半導体装置では、メモリゲート電極ＭＧを構成するシリコン膜６ｎは、ｎ型のシリコン膜であったが、図３０に示される第２の変形例の半導体装置では、メモリゲート電極ＭＧは、ｎ型のシリコン膜６ｎの代わりのｐ型のシリコン膜６ｐで構成されている。また、上記実施の形態１の半導体装置では、制御ゲート電極ＣＧを構成するシリコン膜４ｎは、ｎ型のシリコン膜であったが、図３０に示される第２の変形例の半導体装置では、制御ゲート電極ＣＧは、シリコン膜４ｎの代わりのｐ型のシリコン膜４ｐで構成されている。シリコン膜６ｐは、ｐ型不純物が導入されて低抵抗率とされており、好ましくは、ｐ型ポリシリコン膜（ｐ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）である。また、シリコン膜４ｐは、ｐ型不純物が導入されて低抵抗率とされており、好ましくは、ｐ型ポリシリコン膜（ｐ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）である。また、上記実施の形態１の半導体装置では、ｐ型ウエルＰＷであった領域が、図３０に示される第２の変形例の半導体装置では、導電型が逆になり、ｎ型ウエルＮＷとなっている。また、上記実施の形態１の半導体装置では、ｎ−型半導体領域７ａ、ｎ−型半導体領域７ｂ、ｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂであった領域が、図３０に示される第２の変形例の半導体装置では、導電型が逆になり、それぞれｐ−型半導体領域７ｃ、ｐ−型半導体領域７ｄ、ｐ＋型半導体領域８ｃおよびｐ＋型半導体領域８ｄとなっている。
【０１６８】
また、図３０に示される第２の変形例の半導体装置の製造工程は、上記ステップＳ３でｐ型ウエルＰＷの代わりにｎ型ウエルＮＷを形成し、上記ステップＳ５でｎ型のシリコン膜４ｎの代わりにｐ型のシリコン膜４ｐを形成し、上記ステップＳ８でｎ型のシリコン膜６ｎの代わりにｐ型のシリコン膜６ｐを形成する。そして、上記ステップＳ１２で、ｎ−型半導体領域７ａ，７ｂの代わりにｐ−型半導体領域７ｃ，７ｄを形成し、上記ステップＳ１４でｎ＋型半導体領域８ａ，８ｂの代わりにｐ＋型半導体領域８ｃ，８ｄを形成する。これ以外は、上記実施の形態１と同様に行うことができる。
【０１６９】
また、図３０に示される第２の変形例の半導体装置の場合は、ｎ型のシリコン膜４ｎ，６ｎの代わりにｐ型のシリコン膜４ｐ，６ｐを形成したことで、上記容量素子Ｃ１の上記下部電極ＬＥ（図３０では図示せず）はｐ型のシリコン膜４ｐで形成されたものとなり、上記上部電極ＵＥ（図３０では図示せず）は、ｐ型のシリコン膜６ｐで形成されたものとなる。図３０に示される第２の変形例の半導体装置の他の構成は、上記実施の形態１の半導体装置と同様であるので、ここではその説明は省略する。
【０１７０】
従って、上記実施の形態１の半導体装置は、制御トランジスタ（制御ゲート電極ＣＧを有するＭＩＳＦＥＴ）とメモリトランジスタ（メモリゲート電極ＭＧを有するＭＩＳＦＥＴ）とは、いずれもｎチャネル型のＭＩＳＦＥＴであり、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、いずれもｎ型シリコン（より特定的にはｎ型ポリシリコン）により形成されていた。一方、上記図２９に示される第１の変形例の半導体装置は、制御トランジスタ（制御ゲート電極ＣＧを有するＭＩＳＦＥＴ）とメモリトランジスタ（メモリゲート電極ＭＧを有するＭＩＳＦＥＴ）とは、いずれもｎチャネル型のＭＩＳＦＥＴであり、制御ゲート電極ＣＧはｎ型シリコン（より特定的にはｎ型ポリシリコン）により形成され、メモリゲート電極ＭＧはｐ型シリコン（より特定的にはｐ型ポリシリコン）により形成されている。また、図３０に示される第２の変形例の半導体装置は、制御トランジスタ（制御ゲート電極ＣＧを有するＭＩＳＦＥＴ）とメモリトランジスタ（メモリゲート電極ＭＧを有するＭＩＳＦＥＴ）とは、いずれもｐチャネル型のＭＩＳＦＥＴであり、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、いずれもｐ型シリコン（より特定的にはｐ型ポリシリコン）により形成されている。絶縁膜５の構成（積層構造）は、上記実施の形態１の半導体装置と、上記図２９に示される第１の変形例の半導体装置と、図３０に示される第２の変形例の半導体装置とで同じである。
【０１７１】
図２９に示される第１の変形例の半導体装置の場合や、図３０に示される第２の変形例の半導体装置の場合においても、上記実施の形態１の技術（特に絶縁膜５の構成）を適用することで、上記実施の形態１で説明したような効果を得ることができる。
【０１７２】
図２９に示される第１の変形例の半導体装置の場合では、メモリゲート電極ＭＧはｐ型のシリコン膜６ｐで形成されている。このため、上記絶縁膜５ｄは、ｐ型のシリコン膜６ｐで形成されたメモリゲート電極ＭＧに接するため、上記絶縁膜５ｄとメモリゲート電極ＭＧとの間の界面でフェルミレベルピニングが起きると、実施の形態１よりやや低い位置でフェルミレベルが固定される。この場合には、上記実施の形態１で説明した効果よりも大きな効果を得ることが可能である。
【０１７３】
図３０に示される第２の変形例の半導体装置の場合では、メモリセルがｐチャネル型のＭＩＳＦＥＴで形成されており、上記実施の形態１の半導体装置とは、導電型が逆である。このため、上記絶縁膜５ｄは、ｐ型のシリコン膜６ｐで形成されたメモリゲート電極ＭＧに接するため、上記絶縁膜５ｄとメモリゲート電極ＭＧとの間の界面でフェルミレベルピニングが起きると、絶縁膜５ｄが無い場合（この場合には酸化シリコン膜５ｃがメモリゲート電極ＭＧに接することになる）に比べて、フェルミレベル（フェルミ準位）が高い位置（高いエネルギー位置）で固定されることになる。この場合には、上記実施の形態１の正負を入れ換えた効果を得ることが可能である。つまりメモリゲート電極ＭＧに印加する電圧が０Ｖであっても若干の正電位（例えば０．５Ｖ程度）を印加したのとほぼ同等のエネルギーバンド構造を得られる作用を得ることができる。つまり、窒化シリコン膜５ｂ中に蓄積（保持）されている電子が半導体基板側に不必要に抜けてしまう現象を抑制することができる。また、半導体基板から窒化シリコン膜５ｂ中にホールが不必要に注入されてしまう現象を抑制することができる。これにより、データ（書込み状態）が失われるのを抑制または防止することができ、不揮発性メモリのデータ、すなわち不揮発性メモリの記憶情報の保持特性を向上することができる。従って、不揮発性メモリを有する半導体装置の性能を向上させることができる。
【０１７４】
図３１は、第３の変形例の半導体装置の要部断面図であり、上記図１に対応するものであるが、キャパシタ形成領域１Ｂの図示は省略し、メモリセル領域１Ａだけが示されている。
【０１７５】
上記実施の形態１の半導体装置では、制御ゲート電極ＣＧの一方の側壁上に絶縁膜５を介してメモリゲート電極ＭＧが形成されていたが、図３１に示される第３の変形例の半導体装置では、制御ゲート電極ＣＧの両方の側壁上に絶縁膜５を介してメモリゲート電極ＭＧ１，ＭＧ２が形成されている。
【０１７６】
すなわち、図３１に示される第３の変形例の半導体装置では、制御ゲート電極ＣＧの一方の側壁上に絶縁膜５を介してメモリゲート電極ＭＧ１がサイドウォールスペーサ状に形成されており、制御ゲート電極ＣＧの他方の側壁上に絶縁膜５を介してメモリゲート電極ＭＧ２がサイドウォールスペーサ状に形成されている。メモリゲート電極ＭＧ１とメモリゲート電極ＭＧ２とは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。メモリゲート電極ＭＧ１については、上記実施の形態１の半導体装置におけるメモリゲート電極ＭＧと同様である。すなわち、図３１に示される第３の変形例の半導体装置は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ１（上記実施の形態１のメモリゲート電極ＭＧに対応）、メモリゲート電極ＭＧ１の側壁上の側壁絶縁膜ＳＷ、ｐ型ウエルＰＷ、ｎ−型半導体領域７ａ、ｎ＋型半導体領域８ａ、制御ゲート電極ＣＧ上の金属シリサイド層１１およびｎ＋型半導体領域８ａ上の金属シリサイド層１１については、上記実施の形態１の半導体装置と同様である。また、図３１に示される第３の変形例の半導体装置は、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ）間に形成された絶縁膜３と、メモリゲート電極ＭＧ１および半導体基板１（ｐ型ウエルＰＷ）間とメモリゲート電極ＭＧ１および制御ゲート電極ＣＧ間とに形成された絶縁膜５とについても、上記実施の形態１の半導体装置と同様である。
【０１７７】
しかしながら、図３１に示される第３の変形例の半導体装置は、上述のように、制御ゲート電極ＣＧの側壁（メモリゲート電極ＭＧ１が形成されている側とは反対側の側壁）上に絶縁膜５を介してメモリゲート電極ＭＧ２がサイドウォールスペーサ状に形成されており、メモリゲート電極ＭＧ２および半導体基板１（ｐ型ウエルＰＷ）間とメモリゲート電極ＭＧ２および制御ゲート電極ＣＧ間とに、絶縁膜５が形成されている。メモリゲート電極ＭＧ２および半導体基板１（ｐ型ウエルＰＷ）間とメモリゲート電極ＭＧ２および制御ゲート電極ＣＧ間とに形成されている絶縁膜５は、メモリゲート電極ＭＧ１および半導体基板１（ｐ型ウエルＰＷ）間とメモリゲート電極ＭＧ１および制御ゲート電極ＣＧ間とに形成されている絶縁膜５と、同工程（上記ステップＳ７に対応）で形成された同層の絶縁膜であり、同じ構造（層構造）を有しているが、互いに分離されている。
【０１７８】
メモリゲート電極ＭＧ１、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ２は、それらの対向側面（側壁）の間に絶縁膜５を介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。メモリゲート電極ＭＧ１、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ２の延在方向は、図３１の紙面に垂直な方向である。メモリゲート電極ＭＧ１，ＭＧ２および制御ゲート電極ＣＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板１（ｐ型ウエルＰＷ）の上部に絶縁膜３，５を介して（制御ゲート電極ＣＧは絶縁膜３を介し、メモリゲート電極ＭＧ１，ＭＧ２は絶縁膜５を介して）形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧ１が位置し、半導体領域ＭＤ側にメモリゲート電極ＭＧ２が位置し、中央に制御ゲート電極ＣＧが位置している。メモリゲート電極ＭＧ２の側壁（制御ゲート電極ＣＧと接する側とは逆側の側面）上には側壁絶縁膜ＳＷが形成されている。
【０１７９】
また、図３１に示される第３の変形例の半導体装置は、ドレイン用の半導体領域ＭＤを構成するｎ−型半導体領域７ｂはメモリゲート電極ＭＧ２の側壁（制御ゲート電極ＣＧと接する側とは逆側の側面）に対して自己整合的に形成されている。また、ドレイン用の半導体領域ＭＤを構成するｎ＋型半導体領域８ｂは、メモリゲート電極ＭＧ２の側壁上の側壁絶縁膜ＳＷの側面（メモリゲート電極ＭＧ２と接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７ｂはメモリゲート電極ＭＧ２の側壁上の側壁絶縁膜ＳＷの下に形成され、高濃度のｎ＋型半導体領域８ｂは低濃度のｎ−型半導体領域７ｂの外側に形成されている。従って、低濃度のｎ−型半導体領域７ｂはメモリゲート電極ＭＧ２の下方のチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８ｂは低濃度のｎ−型半導体領域７ｂに接し、メモリゲート電極ＭＧ２の下方のチャネル領域からｎ−型半導体領域７ｂの分だけ離間するように形成されている。メモリゲート電極ＭＧ１，ＭＧ２およびｎ＋型半導体領域８ａ，８ｂの上部には金属シリサイド層１１が形成されている。
【０１８０】
図３１に示される第３の変形例の半導体装置の他の構成は、上記実施の形態１の半導体装置と同様であるので、ここではその説明は省略する。
【０１８１】
図３１に示される第３の変形例の半導体装置の製造工程について説明する。図３２〜図３５は、図３１に示される第３の変形例の半導体装置の製造工程中の要部断面図であり、メモリセル領域１Ａの要部断面図が示されている。キャパシタ形成領域１Ｂにおける製造工程については、上記実施の形態１と同様であるので、ここではその説明は省略し、メモリセル領域１Ａにおける製造工程について説明する。
【０１８２】
上記実施の形態１と同様にして上記ステップＳ９（シリコン膜６ｎのエッチバック工程）までを行って、上記図１６に対応する図３２の構造を得る。上記実施の形態１のメモリゲート電極ＭＧが、図３２におけるメモリゲート電極ＭＧ１に対応し、上記実施の形態１のシリコンスペーサＳＰ１が、図３２におけるメモリゲート電極ＭＧ２に対応する。このため、図３１に示される第３の変形例の半導体装置を製造する場合には、上記実施の形態１で行ったステップＳ１０（シリコンスペーサＳＰ１の除去工程）において、フォトリソグラフィ技術を用いて、メモリセル領域１Ａおよび上部電極ＵＥが覆われるようなフォトレジストパターン（図示せず）を半導体基板１上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、周辺回路部に残ったシリコンスペーサ（図示せず）を除去する。その後、このフォトレジストパターンを除去する。すなわち、上記実施の形態１では、シリコンスペーサＳＰ１を除去したが、図３１に示される第３の変形例の半導体装置を製造する場合には、シリコンスペーサＳＰ１を除去せずに残してメモリゲート電極ＭＧ２として用いるのである。
【０１８３】
上記ステップＳ９に相当する工程（シリコン膜６ｎのエッチバック工程）を行ってメモリゲート電極ＭＧ１，ＭＧ２を形成した後、上記実施の形態１の上記ステップＳ１１と同様の工程を行って、図３３に示されるように、絶縁膜５のうち、メモリゲート電極ＭＧ１，ＭＧ２および上記上部電極ＵＥ（図３３では図示せず）で覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧ１の下とメモリゲート電極ＭＧ１および制御ゲート電極ＣＧ間とに位置する絶縁膜５は、除去されずに残存する。また、メモリゲート電極ＭＧ２の下とメモリゲート電極ＭＧ２および制御ゲート電極ＣＧ間とに位置する絶縁膜５も、除去されずに残存する。
【０１８４】
次に、上記実施の形態１の上記ステップＳ１２（ｎ−型半導体領域７ａ，７ｂを形成するイオン注入工程）と同様の工程を行って、ｎ−型半導体領域７ａ，７ｂを形成する。この際、ｎ−型半導体領域７ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧ１の側壁（絶縁膜５を介して制御ゲート電極ＣＧと隣合う側とは反対側の側壁）に自己整合して形成され、ｎ−型半導体領域７ｂは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧ２の側壁（絶縁膜５を介して制御ゲート電極ＣＧと隣合う側とは反対側の側壁）に自己整合して形成される。
【０１８５】
次に、上記実施の形態１の上記ステップＳ１３（側壁絶縁膜ＳＷ形成工程）と同様の工程を行って、図３４に示されるように、メモリゲート電極ＭＧ１，ＭＧ２の側壁（絶縁膜５を介して制御ゲート電極ＣＧに隣合う側とは反対側の側壁）上に、側壁絶縁膜ＳＷを形成する。
【０１８６】
次に、上記実施の形態１の上記ステップＳ１４（ｎ＋型半導体領域８ａ，８ｂを形成するイオン注入工程）と同様の工程を行って、ｎ＋型半導体領域（不純物拡散層）８ａ，８ｂを形成する。この際、メモリセル領域１Ａにおいて、ｎ＋型半導体領域８ａは、メモリゲート電極ＭＧ１の側壁上の側壁絶縁膜ＳＷに自己整合して形成され、ｎ＋型半導体領域８ｂは、メモリゲート電極ＭＧ２の側壁上の側壁絶縁膜ＳＷに自己整合して形成される。
【０１８７】
次に、上記実施の形態１と同様にして、図３５に示されるように、金属シリサイド層１１を形成する。金属シリサイド層１１は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ１，ＭＧ２、ｎ＋型半導体領域８ａ，８ｂおよび上記上部電極ＵＥ（図３５では図示せず）の上部（上面、表面、上層部）に、それぞれ形成される。
【０１８８】
その後、上記実施の形態１と同様にして、上記絶縁膜１２、上記コンタクトホールＣＮＴ、上記プラグＰＧ、上記絶縁膜１４および上記配線Ｍ１を形成するが、ここではその図示および詳しい説明は省略する。
【０１８９】
図３０に示される第３の変形例の半導体装置の場合においても、上記実施の形態１の技術（特に絶縁膜５の構成）を適用することで、上記実施の形態１で説明したような効果を得ることができる。
【０１９０】
さらに、図示はしていないが、第４の変形例の半導体装置は、上記実施の形態１の半導体装置および本実施の形態で説明した第１〜３の変形例の半導体装置の制御ゲート電極ＣＧ上に更にキャップ絶縁膜を形成し、メモリゲート電極ＭＧ（ＭＧ１、ＭＧ２）を制御ゲート電極ＣＧとキャップ絶縁膜との積層膜の側壁に形成する半導体装置である。絶縁膜５は、メモリゲート電極ＭＧ（ＭＧ１、ＭＧ２）の下と、制御ゲート電極ＣＧとキャップ絶縁膜との積層膜およびメモリゲート電極ＭＧ（ＭＧ１、ＭＧ２）の間とに位置する。第４の変形例の半導体装置の場合においても、上記実施の形態１の技術（特に絶縁膜５の構成）を適用することで、上記実施の形態１で説明したような効果を得ることができる。また、第４の変形例においても、キャパシタ形成領域１Ｂに形成される容量素子Ｃ１は、上記実施の形態１および上記第１〜３の変形例と同様の構成となり、下部電極ＬＥ上には、キャップ絶縁膜と同層の絶縁膜は形成されず、除去されている。これは、キャップ絶縁膜を除去することにより、下部電極ＬＥと上部電極ＵＥとの間に形成される（絶縁膜の）膜厚を薄くすることで、容量の低下を防ぐためである。
【０１９１】
第４の変形例の半導体装置の製造工程に関しては、図８のプロセスフローにおけるステップＳ５とステップＳ６との間にキャップ絶縁膜となる絶縁膜を形成する工程が追加され、ステップＳ６においてキャップ絶縁膜となる絶縁膜もシリコン膜４ｎと同時にパターニングし、ステップＳ６とステップＳ７の間に下部電極ＬＥ上に形成されたキャップ絶縁膜を除去する工程が追加される以外は、図８のプロセスフローと同様であるため、詳細な説明は省略する。
【０１９２】
（実施の形態３）
上記実施の形態１は、絶縁膜５の最上層の絶縁膜５ｄを、フェルミレベルピニングを生じ得る絶縁膜で、かつ、誘電率が高い絶縁膜として形成し、さらに、メモリゲート電極ＭＧをシリコン膜６ｎで形成した。一方、本実施の形態においては、絶縁膜５を酸化シリコン膜５ａと窒化シリコン膜５ｂと酸化シリコン膜５ｃとの積層構造で形成し、メモリゲート電極ＭＧを金属膜６ｍｎとシリコン膜６ｎとの積層膜で形成する。また、本実施の形態においても、上記実施の形態１と同様に、極性は、ｎチャネル型ＭＩＳＦＥＴを基本としている。
【０１９３】
図３６は、本実施の形態の半導体装置の要部断面図である。図３７は、本実施の形態の半導体装置におけるメモリセルＭＣの部分拡大断面図（要部断面図）であり、図３６の一部（メモリセル領域１Ａの一部）が拡大して示してある。図３８は、本実施の形態の半導体装置における容量素子Ｃ１の部分拡大断面図（要部断面図）であり、図３６の一部（キャパシタ形成領域１Ｂの一部）が拡大して示してある。なお、図３６、図３７および図３８は、上記実施の形態１の上記図１図２および図４にそれぞれ対応している。
【０１９４】
図３６および図３７に示されるように、本実施の形態における不揮発性メモリのメモリセルＭＣは、絶縁膜５が酸化シリコン膜５ａと窒化シリコン膜５ｂと酸化シリコン膜５ｃとの積層構造で形成される。具体的には、本実施の形態における絶縁膜５は、酸化シリコン膜５ａと、酸化シリコン膜５ａ上の窒化シリコン膜５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜５ｃとにより形成されている。従って、本実施の形態における絶縁膜５は、絶縁膜５ｄを有していない点が、上記実施の形態１における絶縁膜５と相違している。また、本実施の形態におけるメモリゲート電極ＭＧは、金属膜６ｍｎ（第１金属膜）とｎ型のシリコン膜６ｎ（第１シリコン膜）との積層膜で形成され、金属膜６ｍｎは、絶縁膜５を介して、制御ゲート電極ＣＧの側壁から、半導体基板上に延在して形成されている。すなわち、本実施の形態において、メモリゲート電極ＭＧは、絶縁膜５に隣接する金属膜６ｍｎと、金属膜６ｍｎを介して絶縁膜５から離間するｎ型のシリコン膜６ｎとの積層膜からなる。従って、本実施の形態におけるメモリゲート電極ＭＧは、シリコン膜６ｎが絶縁膜５と接しておらず、シリコン膜６ｎと絶縁膜５との間に位置（介在）する金属膜６ｍｎを更に有している点が、上記実施の形態１におけるメモリゲート電極ＭＧと相違している。金属膜６ｍｎは、仕事関数が大きいことが、主要な特徴である。より特定的には、金属膜６ｍｎの仕事関数は、４．５ｅＶ以上である。メモリゲート電極ＭＧの下層に形成される金属膜６ｍｎに、仕事関数が４．５ｅＶ以上の金属膜として、例えばチタン（Ｔｉ）またはプラチナ（Ｐｔ）を用いる（すなわち金属膜６ｍｎをＴｉ（チタン）またはＰｔ（プラチナ、白金）により形成する）ことにより、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との電位差が小さくなる。本実施の形態のメモリセルＭＣのその他の構成は、上記実施の形態１の構成と同様であるので、その説明を省略する。
【０１９５】
一方、容量素子Ｃ１は、図３６および図３８に示されるように、容量絶縁膜ＤＥがメモリセルＭＣにおける絶縁膜５と同層、即ち、酸化シリコン膜５ａと窒化シリコン膜５ｂと酸化シリコン膜５ｃとの積層構造で形成され、上部電極ＵＥがメモリセルＭＣにおけるメモリゲート電極ＭＧと同層、即ち、金属膜６ｍｎとシリコン膜６ｎとの積層構造で形成されている。従って、本実施の形態における容量絶縁膜ＤＥは、絶縁膜５ｄを有していない点が、上記実施の形態１における絶縁膜５と相違しており、また、本実施の形態における上部電極ＵＥは、シリコン膜６ｎが容量絶縁膜ＤＥと接しておらず、シリコン膜６ｎと容量絶縁膜ＤＥとの間に位置（介在）する金属膜６ｍｎを更に有している点が、上記実施の形態１における上部電極ＵＥと相違している。容量絶縁膜ＤＥにおいて、窒化シリコン膜５ｂは酸化シリコン膜５ａ上に形成され、酸化シリコン膜５ｃは窒化シリコン膜５ｂ上に形成されており、また、上部電極ＵＥにおいて、シリコン膜６ｎは金属膜６ｍｎ上に形成されている。容量素子Ｃ１の上部電極ＵＥの下層に、上記金属膜６ｍｎを形成することにより、上部電極ＵＥの空乏化の問題を回避することができるため、容量素子としての精度を向上させることができる。本実施の形態の容量素子Ｃ１のその他の構成は、上記実施の形態１の構成と同様であるので、その説明を省略する。
【０１９６】
本実施の形態におけるメモリセルＭＣの動作方式および電圧の印加条件も上記実施の形態１と同様であるため、その説明を省略する。
【０１９７】
次に、本実施の形態の半導体装置の製造方法について説明する。本実施の形態の製造工程は、上記図８のプロセスフローを用いて説明する。図３９〜図４４は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図３９は上記実施の形態１の上記図１３に対応し、図４０は上記実施の形態１の上記図１４に対応し、図４１は上記実施の形態１の上記図１５に対応し、図４２は上記実施の形態１の上記図１６に対応し、図４３は上記実施の形態１の上記図１７に対応し、図４４は上記実施の形態１の上記図１８に対応するものである。
【０１９８】
まず、上記図８のプロセスフローにおいて、上記ステップＳ１〜ステップＳ６までの製造工程は、上記実施の形態１と同様であるため、ここではその説明を省略する。
【０１９９】
上記ステップＳ６において、上記図１１に示されるようにシリコン膜４ｎをパターニングすることにより、制御ゲート電極ＣＧ及び下部電極ＬＥを形成した後、ステップＳ７において、上記図１２に示されるように、半導体基板１の主面と制御ゲート電極ＣＧの表面（上面および側面）と下部電極ＬＥの表面（上面および側面）上に、絶縁膜５を形成する。このステップＳ７（絶縁膜５形成工程）において、本実施の形態では、図３９および図４０に示されるように、絶縁膜５として、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃを形成する。本実施の形態においては、上記実施の形態１とは異なり、絶縁膜５として絶縁膜５ｄは形成しない。本実施の形態において絶縁膜５として形成される各絶縁膜（すなわち酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃ）の形成方法、膜厚、材料は上記実施の形態１と同様（絶縁膜５ｄを形成しないこと以外は同様）となるので、ここではその説明を省略する。
【０２００】
次に、上記ステップＳ８において、上記図１５に対応する図４１に示されるように、半導体基板１の主面全面上に、すなわち絶縁膜５上に、メモリセル領域１Ａにおいては制御ゲート電極ＣＧを覆うように、キャパシタ形成領域１Ｂにおいては下部電極ＬＥを覆うように、金属膜６ｍｎおよびシリコン膜６ｎを順に形成する。すなわち、絶縁膜５上に金属膜６ｍｎが形成され、金属膜６ｍｎ上にシリコン膜６ｎが形成される。金属膜６ｍｎは、仕事関数が４．５ｅＶ以上の金属膜として、例えばチタン（Ｔｉ）またはプラチナ（Ｐｔ）により形成され（すなわち金属膜６ｍｎは例えばＴｉ膜またはＰｔ膜とされ）、最低限、仕事関数が制御できる程度の膜厚として、例えば１０ｎｍ程度とすることができる。シリコン膜６ｎはｎ型の多結晶シリコン膜であり、例えば３０〜１５０ｎｍ程度の膜厚とすることができる。金属膜６ｍｎは、シリコン膜６ｎよりも薄い膜厚で形成されることになる。
【０２０１】
従って、ステップＳ７において、上記実施の形態１ではシリコン膜６ｎの単体膜を形成したのに対して、本実施の形態では、金属膜６ｍｎとシリコン膜６ｎとの積層膜を形成しており、本工程（ステップＳ７）よりも後の工程は、上記実施の形態１におけるシリコン膜６ｎが金属膜６ｍｎとシリコン膜６ｎとの積層膜に代わったこと以外は、上記実施の形態１の製造工程とほぼ同様に行われることになる。
【０２０２】
次に、上記実施の形態１と同様に、上記図１５に対応する図４１に示されるように、フォトリソグラフィ法を用いて、キャパシタ形成領域１Ｂにおける上部電極ＵＥ形成予定領域のシリコン膜６ｎ上にフォトレジストパターンＲＰ１を形成する。
【０２０３】
次に、上記ステップＳ９において、上記図１６に対応する図４２に示されるように、異方性エッチング技術により、シリコン膜６ｎおよび金属膜６ｍｎをエッチバック（エッチング、ドライエッチング、異方性エッチング）する。このステップＳ９のエッチバック工程では、制御ゲート電極ＣＧの両方の側壁上に（絶縁膜５を介して）シリコン膜６ｎおよび金属膜６ｍｎの積層膜をサイドウォールスペーサ状に残してメモリゲート電極ＭＧおよびシリコンスペーサＳＰ１とし、上記フォトレジストパターンＲＰ１（図４２では図示せず）の下にシリコン膜６ｎおよび金属膜６ｍｎの積層膜を残して上部電極ＵＥとし、他の領域のシリコン膜６ｎおよび金属膜６ｍｎを除去する。このとき、金属膜６ｍｎとシリコン膜６ｎとの積層膜（からなるメモリゲート電極ＭＧおよびシリコンスペーサＳＰ１）がサイドウォールスペーサ状に精度良く形成されるために、金属膜６ｍｎは少なくともシリコン膜６ｎよりも薄く形成されることが好ましい。ただし、上述したように、金属膜６ｍｎは、最低限、仕事関数が制御できる程度の膜厚が必要とされるため、本実施の形態においては、上述の膜厚としている。メモリゲート電極ＭＧおよびシリコンスペーサＳＰ１のそれぞれにおいて、金属膜６ｍｎは、絶縁膜５を介して、制御ゲート電極ＣＧの側壁から、半導体基板上に延在して形成されている。このステップＳ９のエッチバック工程の後、上記フォトレジストパターンＲＰ１が除去され、図４２にはこの段階が示されている。
【０２０４】
上記実施の形態１では、メモリゲート電極ＭＧおよびシリコンスペーサＳＰ１のそれぞれは、サイドウォールスペーサ状に残存したシリコン膜６ｎにより形成されていたが、本実施の形態では、メモリゲート電極ＭＧおよびシリコンスペーサＳＰ１のそれぞれは、サイドウォールスペーサ状に残存した金属膜６ｍｎおよびシリコン膜６ｎの積層膜により形成されている点が、上記実施の形態１と相違している。また、上記実施の形態１では、上部電極ＵＥはシリコン膜６ｎにより形成されていたが、本実施の形態では、上部電極ＵＥは金属膜６ｍｎおよびシリコン膜６ｎの積層膜により形成されている点が、上記実施の形態１と相違している。
【０２０５】
次に、上記実施の形態１と同様に、上記ステップＳ１０において、上記図１７に対応する図４３に示されるように、フォトリソグラフィ技術を用いたドライエッチングにより、金属膜６ｍｎとシリコン膜６ｎとの積層膜からなるメモリゲート電極ＭＧおよび上部電極ＵＥを残し、メモリゲート電極ＭＧの反対側に形成された金属膜６ｍｎとシリコン膜６ｎとの積層膜からなるサイドウォールスペーサＳＰ１を除去する。
【０２０６】
次に、上記実施の形態１と同様に、上記ステップＳ１１において、上記図１８に対応する図４４に示されるように、絶縁膜５のうち、メモリゲート電極ＭＧおよび上部電極ＵＥで覆われずに露出する部分をエッチングによって除去する。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに位置する絶縁膜５は、除去されずに残存し、キャパシタ形成領域１Ｂにおいて、上部電極ＵＥの下に位置する絶縁膜５は、除去されずに残存し、他の領域の絶縁膜５は除去される。キャパシタ形成領域１Ｂにおいて、上部電極ＵＥの下に残存した絶縁膜５が、容量素子Ｃ１の容量絶縁膜ＤＥとなる。
【０２０７】
この後の上記ステップＳ１２〜ステップＳ１４の工程は、上記実施の形態１と同様となるので、ここではその説明を省略する。
【０２０８】
その後、上記実施の形態１と同様に、サリサイド技術を用いて、制御ゲート電極ＣＧ、メモリゲート電極ＭＧを構成するシリコン膜６ｎ、ｎ＋型半導体領域８ａ，８ｂおよび上部電極ＵＥを構成するシリコン膜６ｎの上部に、それぞれ金属シリサイド層１１を形成する。その後、上記実施の形態１と同様に、層間絶縁膜として上記絶縁膜１２を形成し、絶縁膜１２に上記コンタクトホールＣＮＴを形成し、コンタクトホールＣＮＴ内に上記プラグＰＧを形成し、上記絶縁膜１４とプラグＰＧに接続する上記配線Ｍ１とを形成するが、ここではその図示および詳しい説明は省略する。
【０２０９】
図２４で示された第１の比較例が有する課題である、消去状態時に窒化シリコン膜１０５ｂ中のホールｈ１が半導体基板側に不必要に抜け落ちる現象、および、消去状態時に半導体基板側から電子ｅ１が不必要に注入される現象を抑制または防止するために、本実施の形態では、メモリゲート電極ＭＧを下層の金属膜６ｍｎと上層のシリコン膜６ｎとの積層膜により形成し、金属膜６ｍｎに仕事関数が４．５ｅＶ以上の金属膜を用いている。本実施の形態におけるメモリセルＭＣを上述のように形成することにより、メモリゲート電極ＭＧと半導体基板１との間の電位差が小さくなる。言い換えれば、メモリトランジスタのゲート絶縁膜である絶縁膜５に接して仕事関数が４．５ｅＶ以上の金属膜６ｍｎを形成することにより、上記実施の形態１と同様に、上記第１の比較例（図２４）の半導体装置においてメモリゲート電極ＭＧ１０１に若干の負電位（例えば−０．５Ｖ程度）を印加したのとほぼ同等のエネルギーバンド構造を得られる作用を得ることができる（エネルギーバンド構造の図示は省略する）。この作用により、本実施の形態では、次のような効果を得ることができる。
【０２１０】
すなわち、窒化シリコン膜５ｂ中に蓄積されているホールｈ１が半導体基板１側に不必要に抜けてしまう現象を抑制することができる。また、半導体基板１側から窒化シリコン膜５ｂ中に電子ｅ１が不必要に注入されてしまう現象を抑制することができる。これにより、上記現象でデータ（消去状態）が失われるのを抑制または防止することができ、不揮発性メモリのデータすなわち不揮発性メモリの記憶情報の保持特性を向上することができる。従って、不揮発性メモリを有する半導体装置の性能を向上させることができる。
【０２１１】
また、本実施の形態では、絶縁膜５上にメモリゲート電極ＭＧの下層の膜として仕事関数の大きい金属膜６ｍｎを形成することによって、メモリゲート電極ＭＧ、絶縁膜５およびｐ型ウエルＰＷのエネルギーバンド構造を制御することで、上記現象（矢印２１，２２で模式的に示される現象）でデータ（消去状態）が失われるのを抑制または防止することができる。このため、書込み、消去、読出しのいずれの動作も行っていない待機状態のメモリセルのメモリゲート電極ＭＧに負電位を印加しなくとも、データ（消去状態）が失われるのを抑制または防止することができる。従って、書込み、消去、読出しのいずれの動作も行っていない待機状態のメモリセルでは、メモリゲート電極ＭＧに供給する電位を０Ｖとすることができるため、不揮発性メモリを有する半導体装置の回路構成を簡略化でき、また、消費電力を低減することができる。
【０２１２】
また、第１の比較例（図２４）の半導体装置において、メモリゲート電極ＭＧ１０１に０Ｖ（ゼロボルト）を印加した場合と、本実施の形態の半導体装置において、メモリゲート電極ＭＧに０Ｖ（ゼロボルト）を印加した場合とを比べると、絶縁膜５上にメモリゲート電極ＭＧの下層の膜として仕事関数が４．５ｅＶ以上の金属膜６ｍｎを形成することによって、メモリトランジスタのしきい値は、本実施の形態の半導体装置の方が高くなる。そのため、本実施の形態では、書込み時に絶縁膜５中の窒化シリコン膜５ｂ中に注入する電子を低減できるため、書込み速度を向上することもできる。
【０２１３】
また、本実施の形態では、同じ半導体基板１に不揮発性メモリと容量素子Ｃ１とが形成されている。そして、不揮発性メモリのメモリセルＭＣのメモリゲート電極ＭＧと同層の金属膜６ｍｎとシリコン膜６ｎとの積層膜を、容量素子Ｃ１の上部電極ＵＥとして用いている。すなわち、金属膜６ｍｎとシリコン膜６ｎとの積層膜と同工程で形成された同層の膜を、メモリセル領域１Ａではメモリゲート電極ＭＧとして使用し、キャパシタ形成領域１Ｂでは上部電極ＵＥとして使用している。従って、メモリセル領域１Ａにおいて、絶縁膜５に接して形成される金属膜６ｍｎとシリコン膜６ｎとの積層膜と、キャパシタ形成領域１Ｂにおいて、容量絶縁膜ＤＥ（絶縁膜５）上に形成される上部電極ＵＥとは、同じ層構造を有している。
【０２１４】
本実施の形態では、容量絶縁膜ＤＥ（絶縁膜５）上に、金属膜６ｍｎが下層でシリコン膜６ｎが上層となる積層膜からなる上部電極ＵＥを形成し、容量絶縁膜ＤＥに接する状態で金属膜６ｍｎが形成されているため、上部電極ＵＥの空乏化の問題を回避することができる。従って、容量素子としての精度を向上させることができ、半導体装置の性能を向上させることができる。
【０２１５】
また、メモリセル領域１Ａにおけるメモリゲート電極ＭＧとキャパシタ形成領域１Ｂにおける容量素子Ｃ１の上部電極ＵＥとに、同工程で形成された同層の金属膜６ｍｎとシリコン膜６ｎとの積層膜を用いたことで、不揮発性メモリ（のメモリセルＭＣ）と容量素子Ｃ１とを有する半導体装置の製造工程数を低減することができる。
【０２１６】
本実施の形態の半導体装置としては、図３６および図３７に示されるような制御ゲート電極ＣＧとメモリゲート電極ＭＧとが絶縁膜５を介して隣接した構造（スプリットゲート型のメモリセル構造）となるメモリセルに限定されるわけではなく、制御ゲート電極ＣＧを形成せず、絶縁膜５とメモリゲート電極ＭＧとからなるメモリセルにも適用することが可能であり、上記スプリットゲート型のメモリセル構造と同様の効果を有する。
【０２１７】
その場合、メモリセルは、半導体基板１上に形成された絶縁膜５上にメモリゲート電極ＭＧが形成され、メモリゲート電極ＭＧは金属膜６ｍｎを下層としシリコン膜６ｎを上層とする積層膜で形成される。このようなメモリセルを形成した場合、容量素子Ｃ１の下部電極ＬＥには、例えばメモリセルＭＣおよび容量素子Ｃ１と同一基板上に形成される周辺回路を構成するＭＩＳＦＥＴのゲート電極と同層のシリコン膜で形成することが可能である。
【０２１８】
（実施の形態４）
本実施の形態は、上記実施の形態３の変形例であり、上記実施の形態３の技術を適用可能な他の不揮発性メモリについて説明する。
【０２１９】
図４５は、上記実施の形態３の第１の変形例の半導体装置の要部断面図であり、上記図３６に対応するものであるが、キャパシタ形成領域１Ｂの図示は省略し、メモリセル領域１Ａだけが示されている。ここで、上記図２９に示される上記実施の形態１の第１の変形例の半導体装置と混乱しないように、図４５に示される上記実施の形態３の第１の変形例の半導体装置を、以下では第５の変形例の半導体装置と称することとする。
【０２２０】
上記実施の形態３の半導体装置では、メモリゲート電極ＭＧは、仕事関数が４．５ｅＶ以上の金属材料からなる金属膜６ｍｎとｎ型のシリコン膜であるシリコン膜６ｎとの積層膜で形成されていたが、図４５に示される第５の変形例の半導体装置では、メモリゲート電極ＭＧは、仕事関数が４．５ｅＶ以上の金属材料からなる金属膜６ｍｎとｐ型のシリコン膜であるシリコン膜６ｐとの積層膜で形成されている。すなわち、図４５に示される第５の変形例におけるメモリゲート電極ＭＧは、絶縁膜５に隣接する金属膜６ｍｎと、金属膜６ｍｎを介して絶縁膜５から離間するｐ型のシリコン膜６ｐとの積層膜からなる。シリコン膜６ｐは、ｐ型不純物が導入されて低抵抗率とされており、好ましくは、ｐ型ポリシリコン膜（ｐ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）である。
【０２２１】
図４５に示される第５の変形例の半導体装置の製造工程は、上記図４１の上記ステップＳ８で、ｎ型のシリコン膜６ｎを形成する代わりに、ｐ型のシリコン膜６ｐを形成すること以外は、上記実施の形態３と同様に行うことができる。
【０２２２】
また、図４５に示される第５の変形例の半導体装置の場合は、上記図４１の上記ステップＳ８で、ｎ型のシリコン膜６ｎの代わりに、ｐ型のシリコン膜６ｐを形成したことで、上記容量素子Ｃ１の上記上部電極ＵＥ（図４５では図示せず）は、金属膜６ｍｎと金属膜６ｍｎ上のｐ型のシリコン膜６ｐとの積層膜で形成されたものとなる。図４５に示される第５の変形例の半導体装置の他の構成は、上記実施の形態３の半導体装置と同様であるので、ここではその説明は省略する。
【０２２３】
図４６は、上記実施の形態３の第２の変形例の半導体装置の要部断面図であり、上記図３６に対応するものであるが、キャパシタ形成領域１Ｂの図示は省略し、メモリセル領域１Ａだけが示されている。ここで、上記図３０に示される上記実施の形態１の第２の変形例の半導体装置と混乱しないように、図４６に示される上記実施の形態３の第２の変形例の半導体装置を、以下では第６の変形例の半導体装置と称することとする。
【０２２４】
上記実施の形態３の半導体装置では、メモリゲート電極ＭＧは、仕事関数が４．５ｅＶ以上の金属材料からなる金属膜６ｍｎとｎ型のシリコン膜であるシリコン膜６ｎとの積層膜で形成されていたが、図４６に示される第６の変形例の半導体装置では、メモリゲート電極ＭＧは、仕事関数が４．５ｅＶ以下の金属材料からなる金属膜６ｍｐ（第２金属膜）とｐ型のシリコン膜であるシリコン膜６ｐ（第２シリコン膜）との積層膜で形成されている。すなわち、図４６に示される第６の変形例におけるメモリゲート電極ＭＧは、絶縁膜５に隣接する金属膜６ｍｐと、金属膜６ｍｐを介して絶縁膜５から離間するｐ型のシリコン膜６ｐとの積層膜からなる。このため、上記実施の形態３のメモリゲート電極ＭＧを構成する金属膜６ｍｎの仕事関数は、４．５ｅＶ以上であるが、図４６に示される第６の変形例のメモリゲート電極ＭＧを構成する金属膜６ｍｐの仕事関数は、４．５ｅＶ以下となっている。金属膜６ｍｐは、仕事関数が４．５ｅＶ以下の金属として、例えばＴａ（タンタル），Ａｌ（アルミニウム）またはＬａ（ランタン）を用いる（すなわち金属膜６ｍｐをＴａ（タンタル）またはＡｌ（アルミニウム）またはＬａ（ランタン）により形成する）。シリコン膜６ｐは、ｐ型不純物が導入されて低抵抗率とされており、好ましくは、ｐ型ポリシリコン膜である。また、上記実施の形態３の半導体装置では、制御ゲート電極ＣＧを構成するシリコン膜４ｎは、ｎ型のシリコン膜であったが、図４６に示される第６の変形例の半導体装置では、制御ゲート電極ＣＧは、シリコン膜４ｎの代わりのｐ型のシリコン膜４ｐで構成されている。シリコン膜４ｐは、ｐ型不純物が導入されて低抵抗率とされており、好ましくは、ｐ型ポリシリコン膜である。また、上記実施の形態３の半導体装置では、ｐ型ウエルＰＷであった領域が、図４６に示される第６の変形例の半導体装置では、導電型が逆になり、ｎ型ウエルＮＷとなっている。また、上記実施の形態３の半導体装置では、ｎ−型半導体領域７ａ、ｎ−型半導体領域７ｂ、ｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂであった領域が、図４６に示される第６の変形例の半導体装置では、導電型が逆になり、それぞれｐ−型半導体領域７ｃ、ｐ−型半導体領域７ｄ、ｐ＋型半導体領域８ｃおよびｐ＋型半導体領域８ｄとなっている。
【０２２５】
また、図４６に示される第６の変形例の半導体装置の製造工程を上記実施の形態３の製造工程に基づいて説明する。上記ステップＳ３でｐ型ウエルＰＷの代わりにｎ型ウエルＮＷを形成し、上記ステップＳ５でｎ型のシリコン膜４ｎの代わりにｐ型のシリコン膜４ｐを形成する。そして、上記図４１の上記ステップＳ８で、仕事関数が４．５ｅＶ以上の金属である金属膜６ｍｎとｎ型のシリコン膜６ｎの代わりに、仕事関数が４．５ｅＶ以下の金属である金属膜６ｍｐとｐ型のシリコン膜６ｐを形成する。そして、上記ステップＳ１２で、ｎ−型半導体領域７ａ，７ｂの代わりにｐ−型半導体領域７ｃ，７ｄを形成し、上記ステップＳ１４でｎ＋型半導体領域８ａ，８ｂの代わりにｐ＋型半導体領域８ｃ，８ｄを形成する。これ以外は、上記実施の形態３と同様に行うことができる。
【０２２６】
また、図４６に示される第６の変形例の半導体装置の場合は、ｎ型のシリコン膜４ｎ，６ｎの代わりにｐ型のシリコン膜４ｐ，６ｐを形成し、仕事関数が４．５ｅＶ以上の金属である金属膜６ｍｎの代わりに仕事関数が４．５ｅＶ以下の金属である金属膜６ｍｐを形成したことで、上記容量素子Ｃ１の上記下部電極ＬＥ（図４６では図示せず）はｐ型のシリコン膜４ｐで形成されたものとなり、上記上部電極ＵＥ（図４６では図示せず）は、仕事関数が４．５ｅＶ以下の金属膜である金属膜６ｍｐと金属膜６ｍｐ上のｐ型のシリコン膜６ｐとの積層膜で形成されたものとなる。図４６に示される第６の変形例の半導体装置の他の構成は、上記実施の形態３の半導体装置と同様であるので、ここではその説明は省略する。
【０２２７】
従って、上記実施の形態３の半導体装置は、制御トランジスタ（制御ゲート電極ＣＧを有するＭＩＳＦＥＴ）とメモリトランジスタ（メモリゲート電極ＭＧを有するＭＩＳＦＥＴ）とは、いずれもｎチャネル型のＭＩＳＦＥＴであり、制御ゲート電極ＣＧはｎ型シリコンにより形成され、メモリゲート電極ＭＧは仕事関数が４．５ｅＶ以上の金属膜とｎ型シリコンとの積層膜により形成されていた。一方、上記図４５に示される第５の変形例の半導体装置は、制御トランジスタ（制御ゲート電極ＣＧを有するＭＩＳＦＥＴ）とメモリトランジスタ（メモリゲート電極ＭＧを有するＭＩＳＦＥＴ）とは、いずれもｎチャネル型のＭＩＳＦＥＴであり、制御ゲート電極ＣＧはｎ型シリコンにより形成され、メモリゲート電極ＭＧは仕事関数が４．５ｅＶ以上の金属膜とｐ型シリコンとの積層膜により形成されている。また、図４６に示される第６の変形例の半導体装置は、制御トランジスタ（制御ゲート電極ＣＧを有するＭＩＳＦＥＴ）とメモリトランジスタ（メモリゲート電極ＭＧを有するＭＩＳＦＥＴ）とは、いずれもｐチャネル型のＭＩＳＦＥＴであり、制御ゲート電極ＣＧはｐ型シリコンにより形成され、メモリゲート電極ＭＧは仕事関数が４．５ｅＶ以下の金属膜とｐ型シリコン膜との積層膜により形成されている。絶縁膜５の構成は、上記実施の形態３の半導体装置と、図４５に示される第５の変形例の半導体装置と、図４６に示される第６の変形例の半導体装置とで同じである。
【０２２８】
図４５に示される第５の変形例の半導体装置の場合や、図４６に示される第６の変形例の半導体装置の場合においても、上記実施の形態３の技術（特にメモリゲート電極ＭＧの構成）を適用することで、上記実施の形態３で説明したような効果を得ることができる。
【０２２９】
図４５に示される第５の変形例の半導体装置の場合では、メモリゲート電極ＭＧは、下層で仕事関数が４．５ｅＶ以上の金属膜６ｍｎと上層でｐ型のシリコン膜６ｐとの積層膜で形成されている。このため、上記実施の形態３の半導体装置よりも、メモリゲート電極ＭＧと半導体基板１（Ｐ型ウエルＰＷ）との間の電位差が小さくなる。この場合には、上記実施の形態３で説明した効果よりも大きな効果を得ることが可能である。さらに、通常、容量素子の上部電極と下部電極が異なる導電型のシリコン膜により形成された場合は、上部電極及び下部電極がともに空乏化する場合があるため、容量の変動が大きくなり、容量素子としての精度が低下してしまう可能性がある。それに対して、第５の変形例のように、上部電極ＵＥの下層を金属膜６ｍｎで形成することにより、上部電極ＵＥの空乏化の問題を回避することができるため、容量の変動が小さくなり、容量素子としての精度を向上させ、半導体装置の性能を向上させることが可能となる。
【０２３０】
図４６に示される第６の変形例の半導体装置の場合では、メモリセルがｐチャネル型のＭＩＳＦＥＴで形成されており、上記実施の形態３の半導体装置とは、導電型が逆である。さらに、メモリゲート電極ＭＧは、下層で仕事関数が４．５ｅＶ以下の金属膜６ｍｐと上層でｐ型のシリコン膜６ｐとの積層膜で形成されている。このため、メモリゲート電極ＭＧをｐ型のシリコン膜６ｐのみで形成する場合に比べて、メモリゲート電極ＭＧと半導体基板１（Ｎ型ウエルＮＷ）との間の電位差が小さくなる。この場合には、上記実施の形態３の正負を入れ換えた効果を得ることが可能である。つまり、メモリゲート電極ＭＧに印加する電圧が０Ｖであっても若干の正電位（例えば０．５Ｖ程度）を印加したのとほぼ同等のエネルギーバンド構造を得られる作用を得ることができる。つまり、窒化シリコン膜５ｂ中に蓄積（保持）されている電子が半導体基板側に不必要に抜けてしまう現象を抑制することができる。また、半導体基板から窒化シリコン膜５ｂ中にホールが不必要に注入されてしまう現象を抑制することができる。これにより、データ（書込み状態）が失われるのを抑制または防止することができ、不揮発性メモリのデータ、すなわち不揮発性メモリの記憶情報の保持特性を向上することができる。従って、不揮発性メモリを有する半導体装置の性能を向上させることができる。さらに、第５の変形例と同様に、通常、容量素子の上部電極と下部電極が異なる導電型のシリコン膜により形成された場合は、上部電極及び下部電極がともに空乏化する場合があるため、容量の変動が大きくなり、容量素子としての精度が低下してしまう可能性がある。それに対して、第６の変形例の半導体装置のように、上部電極ＵＥの下層を金属膜６ｍｐで形成することにより、上部電極ＵＥの空乏化の問題を回避することができるため、容量の変動が小さくなり、容量素子としての精度を向上させ、半導体装置の性能を向上させることが可能となる。
【０２３１】
図４７は、上記実施の形態３の第３の変形例の半導体装置の要部断面図であり、上記図３６に対応するものであるが、キャパシタ形成領域１Ｂの図示は省略し、メモリセル領域１Ａだけが示されている。ここで、上記図３１に示される上記実施の形態１の第３の変形例の半導体装置と混乱しないように、図４７に示される上記実施の形態３の第３の変形例の半導体装置を、以下では第７の変形例の半導体装置と称することとする。
【０２３２】
上記実施の形態３の半導体装置では、制御ゲート電極ＣＧの一方の側壁上に絶縁膜５を介してメモリゲート電極ＭＧが形成されていたが、図４７に示される第７の変形例の半導体装置では、制御ゲート電極ＣＧの両方の側壁上に絶縁膜５を介してメモリゲート電極ＭＧ１，ＭＧ２が形成されている。
【０２３３】
すなわち、図４７に示される第７の変形例の半導体装置では、制御ゲート電極ＣＧの一方の側壁上に絶縁膜５を介してメモリゲート電極ＭＧ１がサイドウォールスペーサ状に形成されており、制御ゲート電極ＣＧの他方の側壁上に絶縁膜５を介してメモリゲート電極ＭＧ２がサイドウォールスペーサ状に形成されている。メモリゲート電極ＭＧ１とメモリゲート電極ＭＧ２とは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。メモリゲート電極ＭＧ１については、上記実施の形態３の半導体装置におけるメモリゲート電極ＭＧと同様である。すなわち、図４７に示される第７の変形例の半導体装置は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ１（上記実施の形態３のメモリゲート電極ＭＧに対応）、メモリゲート電極ＭＧ１の側壁上の側壁絶縁膜ＳＷ、ｐ型ウエルＰＷ、ｎ−型半導体領域７ａ、ｎ＋型半導体領域８ａ、制御ゲート電極ＣＧ上の金属シリサイド層１１およびｎ＋型半導体領域８ａ上の金属シリサイド層１１については、上記実施の形態３の半導体装置と同様である。また、図４７に示される第７の変形例の半導体装置は、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ）間に形成された絶縁膜３と、メモリゲート電極ＭＧ１および半導体基板１（ｐ型ウエルＰＷ）間とメモリゲート電極ＭＧ１および制御ゲート電極ＣＧ間とに形成された絶縁膜５とについても、上記実施の形態３の半導体装置と同様である。
【０２３４】
しかしながら、図４７に示される第７の変形例の半導体装置は、上述のように、制御ゲート電極ＣＧの側壁（メモリゲート電極ＭＧ１が形成されている側とは反対側の側壁）上に絶縁膜５を介してメモリゲート電極ＭＧ２がサイドウォールスペーサ状に形成されており、メモリゲート電極ＭＧ２および半導体基板１（ｐ型ウエルＰＷ）間とメモリゲート電極ＭＧ２および制御ゲート電極ＣＧ間とに、絶縁膜５が形成されている。メモリゲート電極ＭＧ２および半導体基板１（ｐ型ウエルＰＷ）間とメモリゲート電極ＭＧ２および制御ゲート電極ＣＧ間とに形成されている絶縁膜５は、メモリゲート電極ＭＧ１および半導体基板１（ｐ型ウエルＰＷ）間とメモリゲート電極ＭＧ１および制御ゲート電極ＣＧ間とに形成されている絶縁膜５と、同工程（上記図３９の工程に対応）で形成された同層の絶縁膜であり、同じ構造（層構造）を有しているが、互いに分離されている。メモリゲート電極ＭＧ１，ＭＧ２のそれぞれは、絶縁膜５に隣接する金属膜６ｍｎと、金属膜６ｍｎを介して絶縁膜５から離間するｐ型のシリコン膜６ｐとの積層膜からなる。
【０２３５】
メモリゲート電極ＭＧ１、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ２は、それらの対向側面（側壁）の間に絶縁膜５を介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。メモリゲート電極ＭＧ１、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ２の延在方向は、図４７の紙面に垂直な方向である。メモリゲート電極ＭＧ１，ＭＧ２および制御ゲート電極ＣＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板１（ｐ型ウエルＰＷ）の上部に絶縁膜３，５を介して（制御ゲート電極ＣＧは絶縁膜３を介し、メモリゲート電極ＭＧ１，ＭＧ２は絶縁膜５を介して）形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧ１が位置し、半導体領域ＭＤ側にメモリゲート電極ＭＧ２が位置し、中央に制御ゲート電極ＣＧが位置している。メモリゲート電極ＭＧ２の側壁（制御ゲート電極ＣＧと接する側とは逆側の側面）上には側壁絶縁膜ＳＷが形成されている。
【０２３６】
また、図４７に示される第７の変形例の半導体装置は、ドレイン用の半導体領域ＭＤを構成するｎ−型半導体領域７ｂはメモリゲート電極ＭＧ２の側壁（制御ゲート電極ＣＧと接する側とは逆側の側面）に対して自己整合的に形成されている。また、ドレイン用の半導体領域ＭＤを構成するｎ＋型半導体領域８ｂは、メモリゲート電極ＭＧ２の側壁上の側壁絶縁膜ＳＷの側面（メモリゲート電極ＭＧ２と接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７ｂはメモリゲート電極ＭＧ２の側壁上の側壁絶縁膜ＳＷの下に形成され、高濃度のｎ＋型半導体領域８ｂは低濃度のｎ−型半導体領域７ｂの外側に形成されている。従って、低濃度のｎ−型半導体領域７ｂはメモリゲート電極ＭＧ２の下方のチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８ｂは低濃度のｎ−型半導体領域７ｂに接し、メモリゲート電極ＭＧ２の下方のチャネル領域からｎ−型半導体領域７ｂの分だけ離間するように形成されている。メモリゲート電極ＭＧ１，ＭＧ２を構成するシリコン膜６ｎおよびｎ＋型半導体領域８ａ，８ｂの上部には金属シリサイド層１１が形成されている。
【０２３７】
図４７に示される第７の変形例の半導体装置の他の構成は、上記実施の形態３の半導体装置と同様であるので、ここではその説明は省略する。
【０２３８】
図４７に示される第７の変形例の半導体装置の製造工程について説明する。図４８〜図５０は、図４７に示される第７の変形例の半導体装置の製造工程中の要部断面図であり、メモリセル領域１Ａの要部断面図が示されている。キャパシタ形成領域１Ｂにおける製造工程については、上記実施の形態３と同様であるので、ここではその説明は省略し、メモリセル領域１Ａにおける製造工程について説明する。
【０２３９】
上記実施の形態３と同様にして上記ステップＳ９（シリコン膜６ｎおよび金属膜６ｍｎのエッチバック工程）までを行って、上記図４２に対応する図４８の構造を得る。上記実施の形態３のメモリゲート電極ＭＧが、図４８におけるメモリゲート電極ＭＧ１に対応し、上記実施の形態３において、制御ゲート電極ＣＧにおけるメモリゲート電極ＭＧ１が形成されている側とは反対側の側壁上に絶縁膜５を介して形成されたシリコンスペーサＳＰ１が、図４８におけるメモリゲート電極ＭＧ２に対応する。
【０２４０】
上記実施の形態３の上記ステップＳ９に相当する工程（シリコン膜６ｎおよび金属膜６ｍｎのエッチバック工程）を行ってメモリゲート電極ＭＧ１，ＭＧ２を形成した後、図４９に示されるように、上記実施の形態３の上記ステップＳ１１と同様の工程を行って、絶縁膜５のうち、メモリゲート電極ＭＧ１，ＭＧ２および上記上部電極ＵＥで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧ１の下とメモリゲート電極ＭＧ１および制御ゲート電極ＣＧ間とに位置する絶縁膜５は、除去されずに残存する。また、メモリゲート電極ＭＧ２の下とメモリゲート電極ＭＧ２および制御ゲート電極ＣＧ間とに位置する絶縁膜５とも、除去されずに残存する。
【０２４１】
次に、上記実施の形態３の上記ステップＳ１２（ｎ−型半導体領域７ａ，７ｂを形成するイオン注入工程）と同様の工程を行って、ｎ−型半導体領域７ａ，７ｂを形成する。この際、ｎ−型半導体領域７ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧ１の側壁（絶縁膜５を介して制御ゲート電極ＣＧと隣合う側とは反対側の側壁）に自己整合して形成され、ｎ−型半導体領域７ｂは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧ２の側壁（絶縁膜５を介して制御ゲート電極ＣＧと隣合う側とは反対側の側壁）に自己整合して形成される。
【０２４２】
次に、上記実施の形態３の上記ステップＳ１３（側壁絶縁膜ＳＷ形成工程）と同様の工程を行って、図５０に示されるように、メモリゲート電極ＭＧ１，ＭＧ２の側壁（絶縁膜５を介して制御ゲート電極ＣＧに隣合う側とは反対側の側壁）上に、側壁絶縁膜ＳＷを形成する。
【０２４３】
次に、上記実施の形態３の上記ステップＳ１４（ｎ＋型半導体領域８ａ，８ｂを形成するイオン注入工程）と同様の工程を行って、ｎ＋型半導体領域（不純物拡散層）８ａ，８ｂを形成する。この際、メモリセル領域１Ａにおいて、ｎ＋型半導体領域８ａは、メモリゲート電極ＭＧ１の側壁上の側壁絶縁膜ＳＷに自己整合して形成され、ｎ＋型半導体領域８ｂは、メモリゲート電極ＭＧ２の側壁上の側壁絶縁膜ＳＷに自己整合して形成される。
【０２４４】
次に、上記実施の形態３と同様にして、金属シリサイド層１１を形成する。金属シリサイド層１１は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ１，ＭＧ２のシリコン膜６ｎ、ｎ＋型半導体領域８ａ，８ｂおよび上記上部電極ＵＥ（図３５では図示せず）の上部（上面、表面、上層部）に、それぞれ形成される。
【０２４５】
その後、上記実施の形態３と同様にして、上記絶縁膜１２、上記コンタクトホールＣＮＴ、上記プラグＰＧ、上記絶縁膜１４および上記配線Ｍ１を形成するが、ここではその図示および詳しい説明は省略する。
【０２４６】
図４７に示される第７の変形例の半導体装置の場合においても、上記実施の形態３の技術（特にメモリゲート電極ＭＧの構成）を適用することで、上記実施の形態３で説明したような効果を得ることができる。
【０２４７】
さらに、図示はしていないが、上記実施の形態３の第４の変形例（以下ではこれを第８の変形例と称することとする）の半導体装置は、上記実施の形態３の半導体装置および本実施の形態で説明した第５〜７の変形例の半導体装置の制御ゲート電極ＣＧ上にさらにキャップ絶縁膜を形成し、メモリゲート電極ＭＧ（ＭＧ１、ＭＧ２）を制御ゲートＣＧとキャップ絶縁膜との積層膜の側壁に形成する半導体装置である。絶縁膜５は、メモリゲート電極ＭＧ（ＭＧ１、ＭＧ２）の下と、制御ゲート電極ＣＧとキャップ絶縁膜との積層膜およびメモリゲート電極ＭＧ（ＭＧ１、ＭＧ２）の間とに位置する。第８の変形例の半導体装置の場合においても、上記実施の形態３の技術（特にメモリゲート電極ＭＧの構成）を適用することで、上記実施の形態３で説明したような効果を得ることができる。また、第８の変形例においても、キャパシタ形成領域１Ｂに形成される容量素子Ｃ１は、上記実施の形態３および本実施の形態で説明した上記第５〜７の変形例と同様の構成となり、下部電極ＬＥ上には、キャップ絶縁膜と同層の絶縁膜は形成されず、除去されている。これは、キャップ絶縁膜を除去することにより、下部電極ＬＥと上部電極ＵＥとの間に形成される（絶縁膜の）膜厚を薄くすることで、容量の低下を防ぐためである。
【０２４８】
第８の変形例の半導体装置の製造工程に関しては、上記実施の形態３の製造工程において、上記図８のプロセスフローにおける上記ステップＳ５と上記ステップＳ６との間にキャップ絶縁膜となる絶縁膜を形成する工程が追加され、上記ステップＳ６においてキャップ絶縁膜となる絶縁膜もシリコン膜４ｎと同時にパターニングし、上記ステップＳ６と上記ステップＳ７の間に下部電極ＬＥ上に形成されたキャップ絶縁膜を除去する工程が追加される以外は、上記実施の形態３の製造工程と同様であるため、詳細な説明は省略する。
【０２４９】
（実施の形態５）
上記実施の形態１，２においては、絶縁膜５の最上層の絶縁膜５ｄをフェルミレベルピニングを生じ得る絶縁膜で、かつ、誘電率が高い絶縁膜として形成することにより、あるいは、上記実施の形態３，４においては、メモリゲート電極ＭＧを金属膜６ｍｎ（金属膜６ｍｐ）とシリコン膜６ｎ（シリコン膜６ｐ）との積層膜で形成することにより、上述の所望の効果を得ることができた。本実施の形態においては、絶縁膜５の最上層に絶縁膜５ｄを形成し、かつ、メモリゲート電極ＭＧを金属膜６ｍｎ（金属膜６ｍｐ）とシリコン膜６ｎ（シリコン膜６ｐ）との積層膜で形成する場合について説明する。本実施の形態においても、上記実施の形態１，３と同様に、極性は、ｎチャネル型ＭＩＳＦＥＴを基本として説明する。
【０２５０】
図５１は、本実施の形態の半導体装置の要部断面図である。図５２は、本実施の形態の半導体装置におけるメモリセルＭＣの部分拡大断面図（要部断面図）であり、図５１の一部（メモリセル領域１Ａの一部）が拡大して示してある。図５３は、本実施の形態の半導体装置における容量素子Ｃ１の部分拡大断面図（要部断面図）であり、図５１の一部（キャパシタ形成領域１Ｂの一部）が拡大して示してある。なお、図５１は、上記実施の形態１，３の上記図１，図３６に対応し、図５２は、上記実施の形態１，３の上記図２，図３７に対応し、図５３は、上記実施の形態１，３の上記図４，図３８に対応している。
【０２５１】
図５１および図５２に示されるように、本実施の形態における不揮発性メモリのメモリセルＭＣは、絶縁膜５が酸化シリコン膜５ａと窒化シリコン膜５ｂと酸化シリコン膜５ｃと絶縁膜５ｄとの積層構造からなり、絶縁膜５ｄは、フェルミレベルピニングを生じ得る絶縁膜であり、かつ、誘電率が高い絶縁膜である。すなわち、本実施の形態における絶縁膜５は、上記実施の形態１における絶縁膜５と同様の構成（積層構造）を有している。従って、本実施の形態において、絶縁膜５を構成する酸化シリコン膜５ａ、窒化シリコン膜５ｂ、酸化シリコン膜５ｃおよび絶縁膜５ｄは、上記実施の形態１において、絶縁膜５を構成する酸化シリコン膜５ａ、窒化シリコン膜５ｂ、酸化シリコン膜５ｃおよび絶縁膜５ｄとそれぞれ同様であるので、ここではその詳しい説明は省略する。絶縁膜５ｄは、フェルミレベルピニングを生じ得る絶縁膜であるため、絶縁膜５ｄとメモリゲート電極ＭＧとの間の界面でフェルミレベルピニングが起き、絶縁膜５ｄが無い場合に比べて、フェルミレベルが低い位置で固定される。即ち、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との間の電位差が小さくなる。
【０２５２】
また、本実施の形態におけるメモリゲート電極ＭＧは、金属膜６ｍｎとｎ型のシリコン膜６ｎとの積層膜で形成され、金属膜６ｍｎは、絶縁膜５を介して、制御ゲート電極ＣＧの側壁から、半導体基板上に延在して形成されている。すなわち、メモリゲート電極ＭＧは、絶縁膜５に隣接する金属膜６ｍｎと、金属膜６ｍｎを介して絶縁膜５から離間するｎ型のシリコン膜６ｎとの積層膜からなる。従って、本実施の形態におけるメモリゲート電極ＭＧは、上記実施の形態３におけるメモリゲート電極ＭＧと同様の構成（積層構造）を有しており、本実施の形態において、メモリゲート電極ＭＧを構成する金属膜６ｍｎおよびシリコン膜６ｎは、上記実施の形態３において、メモリゲート電極ＭＧを構成する金属膜６ｍｎおよびシリコン膜６ｎとそれぞれ同様である。金属膜６ｍｎは、仕事関数が大きい（より特定的には仕事関数が４．５ｅＶ以上である）ことが、主要な特徴である。メモリゲート電極ＭＧの下層に形成される金属膜６ｍｎに、仕事関数が４．５ｅＶ以上の金属膜として、例えばチタン（Ｔｉ）またはプラチナ（Ｐｔ）を用いる（すなわち金属膜６ｍｎをＴｉまたはＰｔにより形成する）ことにより、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との電位差が小さくなる。本実施の形態のメモリセルＭＣのその他の構成は、上記実施の形態１の構成と同様であるので、その説明を省略する。
【０２５３】
一方、容量素子Ｃ１は、図５１および図５３に示されるように、容量絶縁膜ＤＥがメモリセルＭＣにおける絶縁膜５と同層、即ち、酸化シリコン膜５ａと窒化シリコン膜５ｂと酸化シリコン膜５ｃと絶縁膜５ｄとの積層構造で形成され、上部電極ＵＥがメモリセルＭＣにおけるメモリゲート電極ＭＧと同層、即ち、金属膜６ｍｎとシリコン膜６ｎとの積層構造で形成されている。従って、本実施の形態における容量絶縁膜ＤＥは、上記実施の形態１における容量絶縁膜ＤＥと同様の構成（積層構造）を有しており、本実施の形態における上部電極ＵＥは、上記実施の形態３における上部電極ＵＥと同様の構成（積層構造）を有している。容量素子Ｃ１の上部電極ＵＥの下層に、上記金属膜６ｍｎを形成することにより、上部電極ＵＥの空乏化の問題を回避することができるため、容量素子としての精度を向上させることができる。本実施の形態の容量素子Ｃ１のその他の構成は、上記実施の形態１の構成と同様であるので、その説明を省略する。
【０２５４】
本実施の形態におけるメモリセルＭＣの動作方式および電圧の印加条件も上記実施の形態１と同様であるため、その説明を省略する。
【０２５５】
本実施の形態の半導体装置の製造工程は、上記実施の形態３の半導体装置の製造工程において、上記ステップＳ７の絶縁膜５の形成工程を、上記実施の形態１のステップＳ７の絶縁膜５の形成工程と同様に行えばよく（すなわち絶縁膜５として酸化シリコン膜５ａ、窒化シリコン膜５ｂ、酸化シリコン膜５ｃおよび絶縁膜５ｄの積層膜を形成する）、それ以外は上記実施の形態３の製造工程と同様であるので、ここではその説明は省略する。
【０２５６】
本実施の形態においても、絶縁膜５の上層に絶縁膜５ｄを形成し、かつ、メモリゲート電極ＭＧの下層に金属膜６ｍｎを形成することにより、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との電位差を小さくすることができ、上記実施の形態１の第１の比較例の半導体装置においてメモリゲート電極ＭＧ１０１に若干の負電位（例えば−０．５Ｖ程度）を印加したのとほぼ同等のエネルギーバンド構造を得られる作用を得ることができる。従って、上記実施の形態１および上記実施の形態３と同様の効果を得ることができる。
【０２５７】
また、本実施の形態においても、不揮発性メモリのメモリセルＭＣでメモリトランジスタのゲート絶縁膜として用いた絶縁膜５と同層の絶縁膜５を、容量素子Ｃ１の容量絶縁膜ＤＥとして用いているため、容量絶縁膜ＤＥの上層には誘電率が高い絶縁膜である絶縁膜５ｄが形成されることになり、上記実施の形態１の半導体装置における容量素子Ｃ１と同様の効果を得ることができる。更に、不揮発性メモリのメモリセルＭＣでメモリトランジスタのメモリゲート電極ＭＧとして用いた導電膜と同層の導電膜（金属膜６ｍｎとシリコン膜６ｎとの積層膜）を、容量素子Ｃ１の上部電極ＵＥとして用いているため、容量絶縁膜ＤＥ上に金属膜が形成されることになり、上記実施の形態３の半導体装置における容量素子Ｃ１と同様の効果を得ることができる。
【０２５８】
また、本実施の形態において、上記実施の形態２，４で説明した変形例と同様の変形例を本実施の形態にも適用できる。すなわち、本実施の形態の第１の変形例として、上記図４５に示される上記第５の変形例の半導体装置において、絶縁膜５として上記実施の形態１と同様の絶縁膜５（すなわち酸化シリコン膜５ａ、窒化シリコン膜５ｂ、酸化シリコン膜５ｃおよび絶縁膜５ｄの積層膜からなる絶縁膜５）を用いた場合が挙げられる。また、本実施の形態の第２の変形例として、上記図４６に示される上記第６の変形例の半導体装置において、絶縁膜５として上記実施の形態１と同様の絶縁膜５（すなわち酸化シリコン膜５ａ、窒化シリコン膜５ｂ、酸化シリコン膜５ｃおよび絶縁膜５ｄの積層膜からなる絶縁膜５）を用いた場合が挙げられる。また、本実施の形態の第３の変形例として、上記図４７に示される上記第７の変形例の半導体装置において、絶縁膜５として上記実施の形態１と同様の絶縁膜５（すなわち酸化シリコン膜５ａ、窒化シリコン膜５ｂ、酸化シリコン膜５ｃおよび絶縁膜５ｄの積層膜からなる絶縁膜５）を用いた場合が挙げられる。また、本実施の形態の第４の変形例として、上記第８の変形例（図示せず）の半導体装置において、絶縁膜５として上記実施の形態１と同様の絶縁膜５（すなわち酸化シリコン膜５ａ、窒化シリコン膜５ｂ、酸化シリコン膜５ｃおよび絶縁膜５ｄの積層膜からなる絶縁膜５）を用いた場合が挙げられる。これらの場合（変形例）においても、上記実施の形態２，４で説明した変形例（上記第１〜第８の変形例）と同様の効果を得ることができる。
【０２５９】
（実施の形態６）
上記実施の形態１〜５においては、同じ半導体基板１に不揮発性メモリ（のメモリセルＭＣ）に加えて容量素子Ｃ１が形成（混載）されている半導体装置の説明をしたが、容量素子Ｃ１は必ずしもメモリセルＭＣと同じ半導体基板上に形成されている必要はなく、容量素子Ｃ１として単独で形成してもよい。
【０２６０】
図５４は、本実施の形態の半導体装置の要部断面図である。図５５は、図５４に示される容量素子Ｃ１の部分拡大断面図（要部断面図）であり、図５４の一部が拡大して示してある。
【０２６１】
図５４および図５５に示される容量素子Ｃ１は、上記実施の形態１で説明した容量素子Ｃ１と同様の構成であるため、その説明を省略する。
【０２６２】
図５４および図５５に示される容量素子Ｃ１においては、絶縁膜５ｄを絶縁膜５の上部（上層部）に形成していることにより、絶縁膜５ｄを形成しない場合と比較して、物理膜厚が厚くなり、絶縁膜５ｄと接する状態で形成されているシリコン酸化膜５ｃの欠陥密度を低減することが可能となり、容量素子としての信頼性を向上させることが可能となる。更に、絶縁膜５ｄを高い誘電率を有する膜として形成しているため、上述しているように、絶縁膜５ｄを追加しても、絶縁膜５ｄを形成していない場合と比べたときの容量素子Ｃ１の容量値の低下を抑制することができる。このため、容量絶縁膜ＤＥを介在した下部電極ＬＥと上部電極ＵＥとの対向面積の増加を抑制または防止でき、キャパシタ形成領域の面積の増大を抑制または防止できる。即ち、半導体装置の面積の増大を抑制または防止しながら、半導体装置の信頼性を向上させることが可能となる。
【０２６３】
図５６は、本実施の形態における他の形態の半導体装置の要部断面図である。図５７は、図５６に示される容量素子Ｃ１の部分拡大断面図（要部断面図）であり、図５６の一部が拡大して示してある。
【０２６４】
図５６および図５７に示される容量素子Ｃ１は、上記実施の形態３で説明した容量素子Ｃ１と同様の構成であるため、その説明を省略する。
【０２６５】
図５６および図５７に示される容量素子Ｃ１においては、上部電極ＵＥの下層に金属膜６ｍｎを形成することにより、上部電極ＵＥの空乏化の問題を回避することができるため、容量の変動が小さくなり、容量素子としての精度を向上させ、半導体装置の性能を向上させることが可能となる。
【０２６６】
また、図５６および図５７に示される容量素子Ｃ１においては、上記実施の形態３の第５、第６の変形例（図４５、図４６）の半導体装置における容量素子Ｃ１のように、上部電極ＵＥをｐ型のシリコン膜（上記シリコン膜６ｐに対応）で形成した場合においても、上部電極ＵＥの下層に金属膜６ｍｎを形成することにより、上部電極ＵＥの空乏化の問題を回避することができるため、容量の変動が小さくなり、容量素子としての精度を向上させ、半導体装置の性能を向上させることが可能となる。
【０２６７】
図５８は、本実施の形態における更に他の形態の半導体装置の要部断面図である。図５９は、図５８に示される容量素子Ｃ１の部分拡大断面図（要部断面図）であり、図５８の一部が拡大して示してある。
【０２６８】
図５８および図５９に示される容量素子Ｃ１は、上記実施の形態５で説明した容量素子Ｃ１と同様の構成であるため、その説明を省略する。
【０２６９】
図５８および図５９に示される容量素子Ｃ１においては、絶縁膜５ｄを絶縁膜５の上部（上層部）に形成していることにより、絶縁膜５ｄを形成しない場合と比較して、物理膜厚が厚くなり、絶縁膜５ｄと接する状態で形成されているシリコン酸化膜５ｃの欠陥密度を低減することが可能となり、容量素子としての信頼性を向上させることが可能となる。更に、絶縁膜５ｄを高い誘電率を有する膜として形成しているため、上述しているように、絶縁膜５ｄを追加しても、絶縁膜５ｄを形成していない場合と比べたときの容量素子Ｃ１の容量値の低下を抑制することができる。このため、容量絶縁膜ＤＥを介在した下部電極ＬＥと上部電極ＵＥとの対向面積の増加を抑制または防止でき、キャパシタ形成領域の面積の増大を抑制または防止できる。即ち、半導体装置の面積の増大を抑制または防止しながら、半導体装置の信頼性を向上させることが可能となる。
【０２７０】
また、図５８および図５９に示される容量素子Ｃ１においては、上部電極ＵＥの下層に金属膜６ｍｎを形成することにより、上部電極ＵＥの空乏化の問題を回避することができるため、容量の変動が小さくなり、容量素子としての精度を向上させ、半導体装置の性能を向上させることが可能となる。
【０２７１】
また、図５８および図５９に示される容量素子Ｃ１においては、上記実施の形態３の第５、第６の変形例（図４５、図４６）の半導体装置における容量素子Ｃ１のように、上部電極ＵＥをｐ型のシリコン膜（上記シリコン膜６ｐに対応）で形成した場合においても、上部電極ＵＥの下層に金属膜６ｍｎを形成することにより、上部電極ＵＥの空乏化の問題を回避することができるため、容量の変動が小さくなり、容量素子としての精度を向上させ、半導体装置の性能を向上させることが可能となる。
【０２７２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２７３】
本発明は、半導体装置に適用して有効である。
【符号の説明】
【０２７４】
１  半導体基板
１Ａ  メモリセル領域
１Ｂ  キャパシタ形成領域
２  素子分離領域
３  絶縁膜
４ｎ  シリコン膜（ｎ型のシリコン膜）
４ｐ  シリコン膜（ｐ型のシリコン膜）
５  絶縁膜
５ａ，５ｃ  酸化シリコン膜
５ｂ  窒化シリコン膜
５ｄ  絶縁膜
６ｎ  シリコン膜（ｎ型のシリコン膜）
６ｍｎ  金属膜
６ｍｐ  金属膜
６ｐ  シリコン膜（ｐ型のシリコン膜）
７ａ，７ｂ  ｎ−型半導体領域
７ｃ，７ｄ  ｐ−型半導体領域
８ａ，８ｂ  ｎ＋型半導体領域
８ｃ，８ｄ  ｐ＋型半導体領域
１１  金属シリサイド層
１２  絶縁膜
１３ａ  バリア導体膜
１３ｂ  主導体膜
１４  絶縁膜
１０３  絶縁膜
１０５  絶縁膜
１０５ａ，１０５ｃ  酸化シリコン膜
１０５ｂ  窒化シリコン膜
２０３  絶縁膜
２０５  絶縁膜
２０５ａ  酸化シリコン膜
２０５ｂ  窒化シリコン膜
２０５ｄ  絶縁膜
Ｃ１  容量素子
ＣＧ，ＣＧ１０１，ＣＧ２０１  制御ゲート電極
ＣＮＴ  コンタクトホール
ＤＥ  容量絶縁膜
Ｌ１，Ｌ２  距離
ＬＥ  下部電極
Ｍ１  配線
ＭＣ  メモリセル
ＭＤ，ＭＳ  半導体領域
ＭＧ，ＭＧ１，ＭＧ２，ＭＧ１０１，ＭＧ２０１  メモリゲート電極
ＰＧ  プラグ
ＰＷ，ＰＷ１０１，ＰＷ２０１  ｐ型ウエル
ＲＰ１  フォトレジストパターン
ＳＰ１  シリコンスペーサ
ＳＷ  側壁絶縁膜
ｔ１，ｔ２，ｔ３  厚み
ＵＥ  上部電極
【図１】
0005629120.tif 000002
【図２】
0005629120.tif 000003
【図３】
0005629120.tif 000004
【図４】
0005629120.tif 000005
【図５】
0005629120.tif 000006
【図６】
0005629120.tif 000007
【図７】
0005629120.tif 000008
【図８】
0005629120.tif 000009
【図９】
0005629120.tif 000010
【図１０】
0005629120.tif 000011
【図１１】
0005629120.tif 000012
【図１２】
0005629120.tif 000013
【図１３】
0005629120.tif 000014
【図１４】
0005629120.tif 000015
【図１５】
0005629120.tif 000016
【図１６】
0005629120.tif 000017
【図１７】
0005629120.tif 000018
【図１８】
0005629120.tif 000019
【図１９】
0005629120.tif 000020
【図２０】
0005629120.tif 000021
【図２１】
0005629120.tif 000022
【図２２】
0005629120.tif 000023
【図２３】
0005629120.tif 000024
【図２４】
0005629120.tif 000025
【図２５】
0005629120.tif 000026
【図２６】
0005629120.tif 000027
【図２７】
0005629120.tif 000028
【図２８】
0005629120.tif 000029
【図２９】
0005629120.tif 000030
【図３０】
0005629120.tif 000031
【図３１】
0005629120.tif 000032
【図３２】
0005629120.tif 000033
【図３３】
0005629120.tif 000034
【図３４】
0005629120.tif 000035
【図３５】
0005629120.tif 000036
【図３６】
0005629120.tif 000037
【図３７】
0005629120.tif 000038
【図３８】
0005629120.tif 000039
【図３９】
0005629120.tif 000040
【図４０】
0005629120.tif 000041
【図４１】
0005629120.tif 000042
【図４２】
0005629120.tif 000043
【図４３】
0005629120.tif 000044
【図４４】
0005629120.tif 000045
【図４５】
0005629120.tif 000046
【図４６】
0005629120.tif 000047
【図４７】
0005629120.tif 000048
【図４８】
0005629120.tif 000049
【図４９】
0005629120.tif 000050
【図５０】
0005629120.tif 000051
【図５１】
0005629120.tif 000052
【図５２】
0005629120.tif 000053
【図５３】
0005629120.tif 000054
【図５４】
0005629120.tif 000055
【図５５】
0005629120.tif 000056
【図５６】
0005629120.tif 000057
【図５７】
0005629120.tif 000058
【図５８】
0005629120.tif 000059
【図５９】
0005629120.tif 000060