(57)【特許請求の範囲】
【請求項１】
回路であって、
トリム値に依存する周波数を有する較正可能な出力クロック信号を生成する弛張発振器を含むクロック生成回路と、
基準クロック信号と較正可能なクロック信号から導き出されたフィードバッククロック信号とを受け取り、かつフィードバッククロック信号が基準周波数よりも高いかまたは低い周波数を有するか否かの指示を提供するように接続された周波数比較回路と、
トリム値調整回路であって、
前記指示を受け取り、かつこれに応じ、初期／デフォルトトリム値から始めて、トリム値をより高くまたはより低く調整するように接続されたアップダウンカウンタと、
アサートされたイネーブル信号に応じてトリム値の最小値および最大値を判断し、かつディアサートされたイネーブル信号に応じてトリム値の最小値および最大値から導き出された値にトリム値を設定する最小・最大ロジックと、を含むトリム値調整回路と、
を備える回路。
【請求項２】
請求項１記載の回路において、
前記クロック生成回路は、トリム値を受け取り、トリム値に依存する電流値を生成し、かつ電流値を前記弛張発振器へ供給するように接続された電流源をさらに含む回路。
【請求項３】
請求項２記載の回路において、
前記クロック生成回路は、
前記弛張発振器へ電圧供給を提供するように接続された電圧調整回路と、
前記電圧調整回路と前記弛張発振器とへ基準電圧を供給するように接続された基準生成回路と、
をさらに含む回路。
【請求項４】
請求項２記載の回路において、
前記弛張発振器は、電流源から電流を受け取るようにそれぞれ接続された第１のキャパシタと第２のキャパシタとを含む回路。
【請求項５】
請求項１記載の回路において、
較正可能な出力クロック信号を受け取り、かつこの信号から分割済みフィードバッククロック信号を生成するように接続された周波数分割器をさらに備える回路。
【請求項６】
請求項１記載の回路において、
前記基準クロック信号は、外部から供給される回路。
【請求項７】
弛張発振器からクロック信号を生成するクロック回路の周波数を較正する方法であって、
初期トリム値を受け取るステップと、
次のプロセスを繰り返し遂行するステップであって、
トリム値に依存する周波数を有するクロック信号を前記弛張発振器により生成することと、
クロック信号の周波数と基準クロック周波数値との比較を遂行することと、
前記比較に基づきアップダウンカウンタによりトリム値を調整することと、を含むプロセスを繰り返し遂行するステップと、
前記プロセスを複数回遂行した後に、その過程で、トリム値の最大値および最小値を判断するステップと、
最大および最小トリム値に基づき最終トリム値を設定するステップと、
を含む方法。
【請求項８】
請求項７記載の方法において、
電流源にてトリム値を受け取るステップと、
電流源にてトリム値に依存する電流値を生成するステップと、
電流値を前記弛張発振器へ供給するステップと、
をさらに含む方法。
【請求項９】
請求項８記載の方法において、
電圧調整回路から前記弛張発振器へ電圧供給を提供するステップと、
基準生成回路から前記電圧調整回路と前記弛張発振器とへ基準電圧を供給するステップと、
をさらに含む方法。
【請求項１０】
請求項８記載の方法において、
前記弛張発振器は、第１のキャパシタと第２のキャパシタとを含み、
前記方法は、電流源から前記第１および第２のキャパシタにて電流を受け取るステップをさらに含む方法。
【請求項１１】
請求項７記載の方法において、
周波数分割器にてクロック信号を受け取るステップと、
前記周波数分割器にてクロック信号から分割済みフィードバッククロック信号を生成するステップと、をさらに含み、
クロック信号の周波数と基準クロック周波数値との比較は、分割済みフィードバッククロック信号を基準クロック周波数に比較する方法。
【請求項１２】
請求項７記載の方法において、
前記基準クロック信号は、外部から供給される方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には集積回路のためのクロックソースの分野に関し、より具体的には弛張発振器に基づくクロックソースとその較正に関する。
【背景技術】
【０００２】
システム・オン・チップ（ＳｏＣ）回路は、組み込みクロックソースを、多くの場合はクロック信号を生成するフェーズロックループ（ＰＬＬ）を有することが多々ある。これらのＰＬＬ回路は正確なクロック信号を提供する標準的手段となっているが、特に用途がマイクロＳＤカードのようなフォームファクタが小さいメモリカードの場合には、いくつかの欠点がある。欠点のひとつとして、かかるデバイスは基板のサイズが非常に小さいため、ＰＬＬの基準クロックとして必要な外部水晶発振器のためのスペースを確保するのが困難となることが挙げられる。もうひとつの欠点として、水晶を使用せずにすむなら、大量生産品で大幅なコスト節減を果たせることが挙げられる。弛張発振器はＰＬＬに代わるクロックソースとして広く利用されている。弛張発振器は外部基準クロックを必要としないが、主にプロセス依存性のために大きな出力周波数変動に見舞われるため、較正を必要とする。手作業で行われる較正には時間がかかるほか、高帯域オシロスコープ等の高価な機器が必要となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第５，８８７，１４５号
【特許文献２】米国特許第６，０４０，６２２号
【特許文献３】米国特許第６，２７９，１１４号
【特許文献４】米国特許第６，８２０，１４８号
【特許文献５】米国特許第６，９０１，４５７号
【特許文献６】米国特許第７，０９０，１２４号
【特許文献７】米国特許第７，３０５，５３５号
【特許文献８】米国特許第７，３６４，０９０号
【特許文献９】米国公開特許出願第２００４／００６４６１２号
【特許文献１０】米国公開特許出願第２００４／０２１５９９６号
【特許文献１１】国際特許出願第ＰＣＴ／ＩＢ２００９／００６８４１号
【特許文献１２】米国特許出願第１２／６３２，９９８号
【特許文献１３】米国特許出願第１２／６９３，２２８号
【発明の概要】
【０００４】
本発明の一態様によると、回路はクロック生成部を有し、クロック生成部は弛張発振器を含み、弛張発振器は較正可能な出力クロック信号を生成し、較正可能な出力クロック信号の周波数はトリム値に依存する。回路はまた、周波数比較回路とトリム値調整回路とを含む。周波数比較回路は、基準クロック信号と較正可能なクロック信号から導き出されたフィードバッククロック信号とを受け取り、かつフィードバッククロック信号が基準周波数よりも高いかまたは低い周波数を有するか否かの指示を提供するように接続される。（この外部基準クロックは較正過程でのみ必要とされる。）トリム値調整回路は、指示を受け取り、かつこれに応じ、初期またはデフォルトトリム値から始めて、トリム値をより高くまたはより低く調整するように接続されたアップダウンカウンタと、アサートされたイネーブル信号に応じてトリム値の最小値および最大値を判断し、かつディアサートされたイネーブル信号に応じてトリム値の最小値および最大値から導き出された値にトリム値を設定する最小・最大ロジックと、を含む。
【０００５】
他の態様は、弛張発振器から出力クロック信号を生成するクロック回路の周波数を較正する方法を含む。この方法は、初期トリム値を受け取るステップと、トリム値に依存する周波数を有するクロック信号を弛張発振器により生成することと、出力クロック信号の周波数と基準クロックとの比較を遂行することと、比較に基づきトリム値を調整することと、を含むプロセスを繰り返し遂行するステップと、を含む。この方法は、このプロセスを複数回遂行した後に、その過程で、トリム値の最大値および最小値を判断し、最大値および最小値に基づき最終トリム値を設定する。
【０００６】
この後に続く本発明の例示的な例の説明には、本発明の様々な態様、利点、特徴、および実施形態が含まれている。この説明は添付の図面と併せて解釈すべきものである。ここで参照する特許、特許出願、記事、その他の出版物、文書、事物はどれも、あらゆる目的のためにその全体が本願明細書において参照により援用されている。援用される出版物、文書、または事物のいずれかと本願との間で用語の定義または使用に矛盾や食い違いがある場合は、本願の定義または使用が優先するものとする。
【図面の簡単な説明】
【０００７】
【図１】弛張式クロックソースの例示的な実施形態のブロック図である。
【図２】弛張発振器の例示的な実施形態のブロック図である。
【図３】周波数変動を弛張発振器のＤＡＣ制御ビットおよびプロセスコーナーとともに示す。
【図４】位相・周波数検出器（ＰＦＤ）と、周波数分割器と、最小・最大ロジックとを備える弛張発振器較正機構の例示的な実施形態を示す。
【図５】ＰＦＤおよび最小・最大ロジックの過渡応答と弛張発振器を示す。
【発明を実施するための形態】
【０００８】
以下、プロセス非依存性、自己較正型、弛張発振器式クロックソースの手法および回路を提示する。フェーズロックループ（ＰＬＬ）を使用する場合に比べて、弛張発振器式クロックソースを使用する場合には省スペース、低コストという利点がある。弛張発振器はこれまで様々な用途に利用されてきたが、プロセス変動のため、比較的不正確になる傾向があり、正確に較正するには比較的長い時間がかかる。例えば、典型的な先行技術構成の場合では、弛張発振器のプロセス変動に対処するのに必要となる較正時間は約１、２秒であり、較正にあたっては高帯域オシロスコープ等の外部装置が必要となる。ここに提示する手法および回路なら、例示的な実施形態において較正にかかる時間を約数百マイクロ秒まで大幅に短縮でき、外部装置を必要としない。この方法によって試験時間が大幅に短縮されるため、試験にかかる費用と最終製品の価格も抑えられる。
【０００９】
ここに提示する手法および回路は幅広く応用できるが、特にサイズが小さいデバイス、大量に生産される製品、またはその両方の用途に有利である。例えば、不揮発性メモリカードがこれにあたる。特にマイクロＳＤ、ＳＤ、メモリスティック、またはコンパクトフラッシュ（登録商標）カード等、コントローラのための正確なクロックソースを必要とするフォームファクタが小さいものである。不揮発性メモリカードと関連するデバイスの詳細は、米国特許第５，８８７，１４５号（特許文献１）、第６，０４０，６２２号（特許文献２）、第６，２７９，１１４号（特許文献３）、第６，８２０，１４８号（特許文献４）、第６，９０１，４５７号（特許文献５）、第７，０９０，１２４号（特許文献６）、第７，３０５，５３５号（特許文献７）、および第７，３６４，０９０号（特許文献８）、米国公開特許出願第２００４／００６４６１２号（特許文献９）、第２００４／０２１５９９６号（特許文献１０）、ならびに２００９年９月１５日に出願された国際特許出願第ＰＣＴ／ＩＢ２００９／００６８４１号（特許文献１１）で確認できる。
【００１０】
図１は、外部基準クロックを必要としない弛張発振器式クロックソース１００の一例のブロック図である。入力トリム値（Ｓｔｒｉｍ）を設定することにより、出力クロック信号（ＣＬＫ）の所望の周波数を速やかに（数百ｎＳ）、かつ正確に設定できる。この例で、トリム値Ｓｔｒｉｍ＜６：０＞はＩＤＡＣ１０１へ供給される７ビット値である。電流源ＩＤＡＣ１０１はまた、基準電流Ｉｒｅｆを受け取り、トリムビットＳｔｒｉｍ＜６：０＞に従ってこれを乗算し、発振器１１１のための充電電流ＩＯｓｃを提供する。トリム信号はＩＯｓｃの値を決定し、ＩＯｓｃの値はクロック信号ＣＬＫの周波数を決定し、一定の周波数範囲、例えば１００ＭＨｚ〜２５０ＭＨｚにわたり、クロック周波数を正確に設定することを可能にして、この回路を多数の用途に応用することを可能にする。
【００１１】
クロック回路１００はまた、発振器１１１のためのイネーブル信号Ｃｌｋ＿Ｅｎを受け取る。これはＩＤＡＣ１０１にも供給される。ローカル電圧基準生成回路ＶＲｅｆＧｅｎ１０３は、例えばバンドギャップデバイスによって提供される正確な基準入力Ｖｂｇを受け取り、ローカル調整器１０５のための基準電圧（ＶＲｅｆ１）と発振器１１１のための基準電圧（ＶＲｅｆ２）を提供する。ローカル電圧調整器ＯｓｃＲｅｇ１０５は、入力供給電圧変動（この例では１．６Ｖ〜３．６Ｖ）にわたって周波数変動を低減するため、例えば１．２ボルトのローカル供給（Ｖｄｄ＿ｌｏｃ）を発振器１１１に提供し、供給電圧変動耐性を提供する。（２００９年１２月８日に出願された米国特許出願第１２／６３２，９９８号（特許文献１２）と２０１０年１月２５日に出願された米国特許出願第１２／６９３，２２８号（特許文献１３）には、ここで適用される電圧調整回路の詳細と例が提示されている。）図１の実施形態はここで説明するクロック回路の例示的な実施形態として解釈できるが、他の弛張発振器式クロック回路を使用することもできる。
【００１２】
図２は弛張発振器１１１の例示的な実施形態のブロック図であるが、図１と同様、他の実施形態を使用することもできる。かかる弛張発振器において、２つの比較器Ｃｏｍｐ０  ２０１およびＣｏｍｐ１  ２１１とＳＲラッチとにより、２つのキャパシタＣ０  ２０３およびＣ１  ２１３を充電および放電することにより、出力クロックＣＬＫが生成される。ＳＲラッチは、交差結合されたＮＡＮＤゲート２２１および２２３とインバータ２２５とから形成される。定電流源ＩＯｓｃはＩＤＡＣ１０１からキャパシタＣ０  ２０３を充電する。キャパシタＣ０  ２０３の電圧ｖｃａｐ１がＶｒｅｆＧｅｎ１０３からの基準レベルＶｒｅｆ２に達すると、比較器Ｃｏｍｐ０  ２０１はＲＳラッチを設定するが、Ｃｏｍｐ０  ２０１の出力における波形に見られるように、信号はＮＡＮＤゲート２２３の入力に設定される。ラッチの出力（２３１による反転後）は図に示された波形を持つクロック信号ＣＬＫである。信号ＣＬＫは（インバータ２２９を（出力の波形を図に示す））通過し、別のキャパシタＣ１  ２１３の充電操作を開始するため、トランジスタＴ１  ２１５のゲートに印加される。ラッチの出力（反転ＣＬＫ信号）はまた、トランジスタＴ０  ２０５のゲートに印加され、キャパシタＣ０  ２０３を放電する。第２のキャパシタＣ１  ２１３の電圧ｖｃａｐ２（波形を図に示す）が基準レベルに達すると、比較器Ｃｏｍｐ１  ２１１はＲＳラッチをリセットする。このように、ラッチの出力はキャパシタＣ０  ２０３の充電操作を開始し、キャパシタＣ１  ２１３を放電する。その結果、ラッチの出力では連続クロック信号ＣＬＫが生成される。基本発振周波数ｆＣＬＫはｆＣＬＫ＝ＩＯｓｃ／２ＣＶＲｅｆ２によって与えられ、この式でＣはＣ０およびＣ１のキャパシタンスである。このため、クロック周波数は充電電流ＩＯｓｃとＣ１  ２０３およびＣ２  ２１３のキャパシタ値Ｃに左右される。トリム値Ｓｔｒｉｍ＜６：０＞に基づき設定される充電電流を制御することにより、発振器の周波数はトリムされる。
【００１３】
このようなアーキテクチャを使用する設計の場合、プロセス依存性による出力クロック周波数変動は非常に大きくなる。図３は、この周波数変動を弛張発振器のＤＡＣ制御ビットおよびプロセスコーナーとともに示す。縦軸はクロック周波数であり、横軸はＳｔｒｉｍ＜６:０＞の７ビット入力値であり、発振器の実際の挙動が示されている。公称プロセス値（典型的なプロセスコーナー、ＴＴ＿２７）の場合の発振器の挙動は線３０１によって示されている。ＤＡＣプログラミングビットが７ビット入力値で変動するにつれ、周波数は約９０ＭＨｚから約３２０ＭＨｚの範囲におよぶ。線３０３は一対の高速プロセスコーナー（ＦＦ＿−４０、ＦＦ＿１２５）の場合の周波数対プログラミングビット挙動を示し、線３０５は一対の低速プロセスコーナー（ＳＳ＿−４０、ＳＳ＿１２５）の場合の周波数対プログラミングビット挙動を示している。
【００１４】
２５０ＭＨｚの所望の周波数で公称デバイスのＳｔｒｉｍ値は７９である。これは図３の表１に示され、ここで例示されたプロセスコーナーでビット７９に対応する周波数が示されている。低速コーナーの場合、これは４０ＭＨｚより高く所望の２５０ＭＨｚ未満である。高速コーナーの場合、周波数は５０ＭＨｚ余り高くなる。反対に、表２は図に示されたプロセス変動にわたり所望の２５０ＭＨｚを提供するにあたって必要とされるビット値を示している。較正される必要があるのはこのＳｔｒｉｍ値である。この周波数変動に対処するため、図２に見られる弛張発振器のキャパシタＣ０  ２０３およびＣ１  ２１３を充電および放電するために使われる電流Ｉｏｓｃは、図１に見られるＩＤＡＣ１０１を使用し生成される。
【００１５】
そのような弛張発振器を較正する一手法ではバイナリ探索法を使用する。この方法で適正な周波数に達するまでの繰り返し数はＤＡＣにおけるプログラム可能なビットＳｔｒｉｍの数に等しい。例えば、７ビットの例示的な設計で適正な出力周波数を得るには７回の繰り返しが必要となる。マルチダイ（サイト）較正を行う必要がある場合は、全サイトの出力周波数を測定し、異なるサイトをそれぞれのプロセスコーナーに応じて異なるＤＡＣビットでプログラムするのに多大な時間を要する。この較正プロセスを自動化するため、図５には図４の回路の過渡応答が示されている。
【００１６】
図４は、位相・周波数検出器（ＰＦＤ）と最小・最大ロジックとを内蔵する弛張発振器較正回路４００の例示的な実施形態のブロック図である。（ＰＦＤと最小・最大ロジックは標準的な実施例だが、ＰＦＤの代わりに他の周波数のみ検出器ブロックを使用することもできる。）弛張発振クロックソース発振器１００は、図１および２について前に述べたようなものであってよい。入力は、トリム値Ｓｔｒｉｍ＜６：０＞と、図１のクロックイネーブル信号Ｃｌｋ＿Ｅｎに対応するシステムイネーブル信号ＳｙｓＥｎである。（この例示的な実施形態では７ビットトリム値を使用するが、要求される必要範囲、精度、またはその両方に応じて別の値を使用することもできる。）図４では、図１の基準電流Ｉｒｅｆや参照電圧Ｖｂｇ等、ここでの説明に関係しない他の入力は説明を簡潔にするために表示されていない。既に述べたように、発振器１００はＳｔｒｉｍの値に基づきクロック信号ＣＬＫを生成する。
【００１７】
図４の他の構成要素はＳｔｒｉｍ＜６：０＞の値を較正するために使用される。Ｓｔｒｉｍの値はアップダウンカウンタ／最小・最大ロジック４０５で決定される。回路４０５は初期／デフォルトトリム値（Ｉｎｉｔｉａｌ＿Ｔｒｉｍ＜６：０＞）を受け取り、ＵＰおよびＤＮ入力に基づきトリム値を上げ下げする。回路４０５はまた、基準クロック（Ｃｌｋ＿ｒｅｆ）と、システムイネーブル信号（ＳｙｓＥｎ）と、クロック較正イネーブル信号（Ｃｌｋ＿Ｃａｌ＿Ｅｎ）と、モジュールイネーブル信号（ＭｏｄＥｎ）とを受け取る。これらの信号は、後述するように較正中にトリム値を調整するために使用される。トリム値を一度に１ビットずつ変化させるために使用されるトリム調整値ＵＰおよびＤＮは、周波数位相検出器ＰＦＤ４０７から供給される。周波数位相検出器ＰＦＤ４０７の入力は、基準クロック値（Ｃｌｋ＿ｒｅｆ）、較正イネーブル信号（Ｃｌｋ＿Ｃａｌ＿Ｅｎ）、ならびにＣｌｋからのフィードバッククロック信号である。ＰＦＤ４０７は値ＣＬＫを基準値に比較するために使用されるが、Ｃｌｋの所望の周波数は基準値（Ｃｌｋ＿ｒｅｆ）と異なる場合があるので、発振器１００からクロック信号Ｃｌｋを受け取るためにフィードバック分割回路４０３を含めることができる。（Ｃｌｋ＿Ｃａｌ＿Ｅｎ）によってイネーブルされると、フィードバック分割回路４０３は適切なクロック周波数ｆｂ＿ｃｌｋをＰＦＤ４０７へ提供する。
【００１８】
較正プロセスは、デバイスの出荷前、例えば試験時に遂行できる。デフォルト制御ビットから始まり、公称プロセスコーナーＴＴ＿２７に対応するＩｎｉｔｉａｌ＿Ｔｒｉｍ＜６：０＞は該当するノードへ転送され、クロックブロック１００の発振器は出力周波数を生成する。この出力周波数は製造されるシリコンコーナーに依存し、所望の公称値より高くなるかまたは低くなることがある。制御信号Ｃｌｋ#Ｃａｌ#Ｅｎがイネーブルされると（ハイになると）、位相・周波数検出器（ＰＦＤ）４０７は、テスター基準クロックＣｌｋ＿ｒｅｆ（例えば、ＪＴＡＧテストクロック）と分割済み出力クロックｆｂ＿ｃｌｋとの比較を開始する。この分割済み出力クロックがテスター基準クロックより高ければダウンＤＮパルスが生成され、ＤＡＣの制御ビットは１ビット（ＬＳＢ）減少される。このため、クロックブロックの出力周波数は減少する。このプロセスは、分割済み出力クロックがテスター基準クロックに非常に近くなり、かつクロックブロック出力周波数が所望の周波数に非常に近くなるまで続く。分割済みクロックｆｂ#ｃｌｋがテスター基準クロックより低い場合にも同様に、ＵＰ信号により出力クロックは高くなる。
【００１９】
このループは完全なフェーズロックループ（ＰＬＬ）ではなく、また出力周波数は制御ビットＳｔｒｉｍ＜６：０＞の関数にすぎないため、回路がクロック信号を生成し、周波数を比較し、かつトリム値を調整するサイクルを繰り返すにつれＣｌｋ値は所望値を上回りかつ下回るため、テスター基準クロックに対する位相相関がなければ、ある程度時間が経った後に（出力周波数が適正範囲になったときに）、出力周波数は三角形で変動し始める。この三角形周波数変動の範囲はＰＦＤの感度に左右されるほか、いくつかの要因に起因する。
【００２０】
ひとつの要因は、図４の例示的な実施形態が位相・周波数検出器ＰＦＤ４０７を使用していることである。これは出力周波数を所望の値に近づけるためにＳｔｒｍの制御ビットまたはトリムビットの変更を試みる。出力周波数が所望の出力周波数に近づいたら、ＰＦＤ４０７は２つの入力周波数の位相調整を開始する。つまり、ＰＦＤ４０７は位相を揃えるために周波数の増減を試みる。これらの位相を揃えるため、ＰＦＤ４０７が周波数の増減を試みるときにＰＦＤ４０７の出力ＵＰおよびＤＮは高パルスまたは低パルスを与え続ける。この位相整合問題のため、出力周波数は補正過多になる傾向がある。
【００２１】
もうひとつの要因は、図１および図２に見られるように、図４のループのブロック１００に対する唯一の制御がＳｔｒｍ＜６：０＞設定によることである。弛張発振器ブロック１１１の出力周波数Ｃｌｋは入力基準周波数との位相相関を有さないため、Ｓｔｒｍのビットが変化すると、周波数は位相相関なしで、例えば約２ＭＨｚずつ増加する。（図３に見られるように約２ＭＨｚは例示的な設計値に基づくものであるが、プロセスコーナーと温度にともない変化する。）所望の周波数が例えば２５０ＭＨｚならば、このシステムは２５０ＭＨｚに正確に一致せず、この値を上回る／下回る。Ｃｌｋ値はトリム値の分解能のために２５０ＭＨｚに収束せず僅かに外れるため、周波数は、２つの値の間、例えば２４９ＭＨｚと２５１ＭＨｚとの間で揺れ動く。
【００２２】
超過の量は、例えばＰＦＤの周波数検出感度を上げ位相感度を下げることによって減らせるが、対処すべきある程度の過剰補正は依然として存在する。例示的な実施形態では、ブロック４０５のアップダウンカウンタ回路とともに最小・最大ロジックを含めて最小・最大法によりこれが果たされる。これの使用を図５を参照しながら説明する。
【００２３】
図５では２５６ＭＨｚの周波数にシステムが較正される。これは、２５６の周波数分割器比により１ＭＨｚの基準周波数に比較することを可能にする。クロック回路の作動を開始し、これを較正できるようにするため、図５の三番目のトレースに見られるようにシステムイネーブル信号（ＳｙｓＥｎ）はハイになり、発振器はクロック信号を提供する。このクロック信号の周波数はＩｎｉｔｉａｌ＿Ｔｒｉｍ値によって決まる。この場合、これは図５の一番上のトレースに見られるように約３０１ＭＨｚに相当する。実際の較正プロセスを開始するため、図５の二番目のトレースに見られるようにクロック較正イネーブル信号Ｃｌｋ＃Ｃａｌ＃Ｅｎはハイになり、クロック周波数は期待周波数を上回るため、トリム値はカウントダウンを始め、これに応じてクロック周波数（一番上のトレース）は所望周波数に向けて下げられる。ただし、前述したように、システムは反転する前に期待周波数をある程度上回り（または下回り）、増加を始め、ハイ側に超過する。この過剰補正は継続し、前述した三角波形に至る。
【００２４】
ひとたび出力周波数が一定範囲内になり、この三角形で変動すると、「ＭｏｄＥｎ」信号（図５の一番下のトレース）がイネーブルされる（「ハイ」になる）。ひとたびこの信号がイネーブルされると、ブロック４０５の最小・最大ロジックは三角形周波数変動の中で最大および最小周波数に相当するＤＡＣ制御ビットを見つけ、この「ＭｏｄＥｎ」信号が後ほど「ロー」になると、最小・最大ロジックはＳｔｒｉｍ＜６：０＞ノードで平均制御ビットをロックする。これはクロックのブロックの所望の周波数出力に相当する。これらのビットはテスターによって読み取られ、特定のダイのためにプログラムされるか、あるいはチップのメモリに蓄積されるか、あるいはＥ−ｆｕｓｅで書き込まれる。最小・最大プロセスをいつ開始し終了するか、つまりＭｏｄＥｎをいつイネーブルしディスエーブルするかに関して、プロセスは、較正が三角形挙動を確立するにあたって十分に長く継続するまで開始せず、少なくとも１つの最大値および最小値の間は継続する。ただし、一般的にこの方法は先行技術の手法より大幅に速いため、複数の最小および最大ピークを待った後にＭｏｄＥｎをハイにし、その後数サイクルにわたってこれをハイに保つことは可能である。値は、いくつかの典型的なデバイスを考慮することにより、また比較的余裕のあるタイミングマージンを許すことにより設定でき、ＭｏｄＥｎのイネーブル、ディスエーブルポイントは、トリム値を調整する繰り返しの数または時間に基づき設定できる。この機構により、典型的なデバイス（図３の値に相当）は、典型的な先行技術構成を使用した場合の較正時間約１．７秒を大きく下回る約３００マイクロ秒で較正サイクルを完了できる。また、高価な出力周波数測定システムの必要はない。
【００２５】
様々な制御信号に関して、Ｃｌｋ＃Ｃａｌ＃Ｅｎ信号はＳｙｓＥｎからある程度の遅延をはさんだ後に生成できる。このＳｙｓＥｎとＣｌｋ＃Ｃａｌ＃Ｅｎとの間の遅延は発振器の整定時間より大きくすべきである。Ｃｌｋ＃Ｃａｌ＃Ｅｎ信号は、試験機能または較正プロセスを制御するファームウェアにより単独制御することもできる。例示的な実施形態における発振器の典型的な整定時間は約５００ｎＳである。同様に、「ＭｏｄＥｎ」信号はＣｌｋ＃Ｃａｌ＃Ｅｎからある程度の遅延をはさんだ後に内部で生成される。この遅延時間は設計段階で予め設定できる。
【００２６】
図３に関して前に説明したように、回路は通常、典型的なプロセスコーナーに従って製造されることが期待されるウェハの一部として形成されるチップ上のより大きい回路の一部となる。典型的なプロセスコーナーでは、チップ上の様々なデバイスが所定の典型値または公称値を有するように製造される。これは図３における線３０１の「ＴＴ＿２７」デバイスに相当する。実際には、プロセス変動のためにウェハは低速（ＳＳ）または高速（ＦＦ）プロセスコーナーになる可能性がある。ウェハまたは特定のシリコンチップが、完全には特定のコーナー、例えばＦＦコーナーにならず、部分的にそうなることもまれではない。前述した手法で判断し補償するのはこれらのプロセス変動である。主題を締めくくる前に、これらの変動をさらに検討する。
【００２７】
例えば、図３の表１を参照する。ＦＦコーナーで初期Ｓｔｒｉｍビット設定が７９の場合の出力周波数は約３００ＭＨｚであり、この例の所望の周波数は２５０ＭＨｚである。同一ウェハ上のほかの場所に形成される同様のクロック回路が、例えば２７０ＭＨｚの周波数あるいは２５０ＭＨｚ〜約３００ＭＨｚの別の周波数を提供する典型的なコーナーより速いこともあり得る。（低速（ＳＳ）コーナーデバイスでも同様の変動は起こり得る。）前述した較正プロセスでは、高速コーナーの場合にＳｔｒｉｍの制御ビットが逓減し、最終的には２５０ＭＨｚの所望の周波数を提供するように設定される。その後、初期トリムビットと最終トリムビットとの差を測定することにより、いくつかの重要情報を判断できる。第一に、符号差（初期Ｓｔｒｉｍビット−最終Ｓｔｒｉｍビット）に注目することによってチップが高速（ＦＦ）コーナーか低速（ＳＳ）コーナーかを判断する。この差は、ＦＦコーナーのチップの場合に正となり、ＳＳコーナーのチップの場合に負となる。第二の重要情報として、チップがどれくらい速い（ＦＦ）かあるいはどれくらい遅い（ＳＳ）かを判断する。例えば２５０ＭＨｚクロック周波数で、図３の表２を参照すると、Ｓｔｒｉｍ値がビット７９から５４へ移される場合は、チップが完全ＦＦコーナーにあったことが分かる。しかし、較正によりＳｔｒｉｍ値が初期７９から６７に変わる場合、チップは「フル」ＴＴコーナーに対して僅か約５０％速かったことになる。この追加的な情報はこの較正プロセスから引き出すことができる。弛張発振器較正プロセスの副産物であるこの追加的な情報は、基準電圧、電流、または他の重要プロセス依存デバイスパラメータ等、チップの様々な部分を微調整するのに役立てることができる。
【００２８】
前述した本発明の詳細な説明は、例証と説明の目的で提示され、網羅的であったり、あるいは本発明を開示されたとおりの形態に限定したりすることを意図するものではない。前述した教示に鑑みれば数多くの修正ならびに変形が可能である。説明した実施形態は、本発明の原理と実際的な応用を十分に説明し、当業者が様々な実施形態で意図された用途に応じて様々な修正を加えながら本発明を十分に役立てるために選ばれたものである。本発明の範囲は添付の特許請求の範囲によって規定される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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