(57)【特許請求の範囲】
【請求項１】
シリコン基板と前記シリコン基板より硬度の高い化合物半導体層を含む積層体とを積層した半導体ウェハを準備するステップと、
前記積層体の一部を厚さ方向に前記シリコン基板が露出するまでエッチング除去して、互いに平行に延伸するストライプ状の複数の溝が形成されたトレンチ領域を格子状に形成するステップと、
前記溝の内部に前記化合物半導体層よりも硬度の低い材料を埋め込んで埋め込み領域を形成するステップと、
前記トレンチ領域に周囲を囲まれた前記積層体の素子配置領域のそれぞれに、半導体装置を形成するステップと、
前記トレンチ領域の内側に定義される複数の前記埋め込み領域を含むダイシングラインにおいてブレードを用いて前記ダイシングライン毎に配置された複数の前記埋め込み領域を同時にダイシングし、且つ、前記トレンチ領域に形成された複数の前記埋め込み領域のうちの前記ダイシングラインの両外側に配置されて前記素子領域に隣接する埋め込み領域をダイシングせずに、前記半導体ウェハを前記半導体装置毎に複数のチップに分割するステップと
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記埋め込み領域の上面が前記積層体の上面と同一平面レベルになるように、前記溝を埋め込むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記溝の延伸する方向に直交する方向に沿った前記溝の断面形状が、底部が狭く上部が広いテーパ形状になるように、前記溝を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記埋め込み領域の側面及び底面に高抵抗領域を形成する工程を更に含むことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記埋め込み領域の内部に空洞を形成するように、前記溝の内部に前記化合物半導体層よりも硬度の低い材料を埋め込むことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
シリコン基板と、
前記シリコン基板上に配置され、互いに平行に延伸し且つ底部が前記シリコン基板に接するストライプ状の複数の埋め込み領域が配置されたトレンチ領域が格子状に形成された、前記シリコン基板よりも硬度の高い化合物半導体層を含む積層体と
を備え、
前記埋め込み領域が、前記化合物半導体層に形成された溝を前記化合物半導体層よりも硬度の低い材料を埋め込んで形成されており、
前記トレンチ領域に囲まれた前記積層体の素子領域のそれぞれに形成された半導体装置毎に複数のチップに分割される際に、前記トレンチ領域の内側に定義されたダイシングラインにおいてブレードを用いて前記ダイシングライン毎に配置された複数の前記埋め込み領域が同時にダイシングされ、且つ、前記トレンチ領域に形成された複数の前記埋め込み領域のうちの前記ダイシングラインの両外側に配置されて前記素子領域に隣接する埋め込み領域がダイシングされないように、前記トレンチ領域が設定されたことを特徴とする半導体ウェハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体層を有する半導体ウェハ、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、半導体ウェハに複数の半導体装置が形成され、半導体ウェハを半導体装置毎に複数のチップに分割することにより、半導体装置が製造される。このとき、半導体ウェハの切断箇所であるダイシングラインに比較的硬度の高い層が残っていると、半導体ウェハを切断するブレードの損傷が大きい。例えば、シリコン（Ｓｉ）系基板上に窒化ガリウム（ＧａＮ）層などの化合物半導体層が形成された半導体ウェハを切断する場合、Ｓｉウェハを切断する場合に比べてブレードの損傷が大きい。また、ブレードの損傷にともなうダイシング時の振動に起因して半導体装置にクラックが発生したりダメージが及んだりして、歩留まりが低下する。一方、ブレードの損傷の防止や歩留まり低下の抑制のために、特殊な素材や構造のブレードを使用したり、特殊なダイシング方法を採用したりすることは、製造コストが増大する。
【０００３】
このため、ダイシング時の半導体ウェハにおけるクラックの発生などを抑制するために、ダイシングラインの両端に溝を形成する方法などが提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２７２４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記方法などによってクラックなどによる半導体装置へのダメージが低減されても、ダイシングラインに残っている硬度の高い化合物半導体層を切断する際のブレードの損傷が大きく、更に半導体ウェハ分割時の歩留まりが低下するという問題があった。
【０００６】
上記問題点に鑑み、本発明は、化合物半導体層を有する半導体ウェハを複数のチップに分割するブレードの損傷及び半導体ウェハ分割時の歩留まり低下を抑制できる、半導体ウェハ、及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、（イ）シリコン基板とシリコン基板より硬度の高い化合物半導体層を含む積層体とを積層した半導体ウェハを準備するステップと、（ロ）積層体の一部を厚さ方向にシリコン基板が露出するまでエッチング除去して、互いに平行に延伸するストライプ状の複数の溝が形成されたトレンチ領域を格子状に形成するステップと、（ハ）溝の内部に化合物半導体層よりも硬度の低い材料を埋め込んで埋め込み領域を形成するステップと、（ニ）トレンチ領域に周囲を囲まれた積層体の素子配置領域のそれぞれに、半導体装置を形成するステップと、（ホ）トレンチ領域の内側に定義される複数の埋め込み領域を含むダイシングラインにおいてブレードを用いてイシングライン毎に配置された複数の埋め込み領域を同時にダイシングし、且つ、トレンチ領域に形成された複数の埋め込み領域のうちのダイシングラインの両外側に配置されて素子領域に隣接する埋め込み領域をダイシングせずに、半導体ウェハを半導体装置毎に複数のチップに分割するステップとを含む半導体装置の製造方法が提供される。
【０００８】
本発明の他の態様によれば、（イ）シリコン基板と、（ロ）シリコン基板上に配置され、互いに平行に延伸し且つ底部がシリコン基板に接するストライプ状の複数の埋め込み領域が配置されたトレンチ領域が格子状に形成された、シリコン基板よりも硬度の高い化合物半導体層を含む積層体とを備え、埋め込み領域が化合物半導体層に形成された溝を前記化合物半導体層よりも硬度の低い材料を埋め込んで形成されており、トレンチ領域に囲まれた積層体の素子領域のそれぞれに形成された半導体装置毎に複数のチップに分割される際に、トレンチ領域の内側に定義されたダイシングラインにおいてブレードを用いてダイシングライン毎に配置された複数の埋め込み領域が同時にダイシングされ、且つ、トレンチ領域に形成された複数の埋め込み領域のうちのダイシングラインの両外側に配置されて素子領域に隣接する埋め込み領域はダイシングされないように、トレンチ領域が設定された半導体ウェハが提供される。
【発明の効果】
【０００９】
本発明によれば、化合物半導体層を有する半導体ウェハを複数のチップに分割するブレードの損傷及び半導体ウェハ分割時の歩留まり低下を抑制できる、半導体ウェハ、及び半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る半導体ウェハの構成を示す上面図である。
【図２】図１の領域Ａの拡大図である。
【図３】図２のIII−III方向に沿った断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【図５】本発明の第１の実施形態に係る導体装置の製造方法を説明するための工程断面図である（その１）。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その３）。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その４）。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その５）。
【図１０】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その６）。
【図１１】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その７）。
【図１２】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その８）。
【図１３】本発明の第１の実施形態の変形例に係る半導体装置の構成を示す断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。
【図１５】本発明の第２の実施形態に係る導体装置の製造方法を説明するための工程断面図である（その１）。
【図１６】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。
【図１７】本発明の第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１８】本発明の第３の実施形態に係る半導体装置の他の構成を示す断面図である。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、本発明の第１乃至第３の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
又、以下に示す第１乃至第３の実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
（第１の実施形態）
図１に本発明の第１の実施形態に係る半導体ウェハ１の上面図を示す。図２は、図１に一点鎖線で示した領域Ａを拡大した図であり、図３は半導体ウェハ１の断面図である。
【００１４】
半導体ウェハ１は、図３に示すように、シリコン基板１０と、シリコン基板１０上に配置された、シリコン基板１０よりも硬度の高い化合物半導体層を含む積層体２０からなる。図３に示した保護膜３０は、半導体装置２２を機械的、電気的に外部から保護する。
【００１５】
積層体２０に、互いに平行に延伸し、且つ底部がシリコン基板１０に接するストライプ状の複数の埋め込み領域１００が配置されたトレンチ領域２１が格子状に形成されている。埋め込み領域１００は、後述するように、積層体２０の表面に形成された溝を絶縁物などで埋め込んで形成される。シリコン基板１０よりも硬度の高い化合物半導体層は、例えば窒化ガリウム（ＧａＮ）層や窒化アルミニウム（ＡｌＮ層）などの窒化物半導体層などである。
【００１６】
トレンチ領域２１によってそれぞれ周囲を囲まれた領域（以下において「素子配置領域２００」という。）に、それぞれ半導体装置２２が形成されている。図１に示したトレンチ領域２１は格子状であり、半導体装置２２はこの格子の升目に形成される。つまり、半導体ウェハ１上で、複数の半導体装置２２が行方向及び列方向にアレイ状に配置される。
【００１７】
トレンチ領域２１の内側に定義するダイシングライン３００で半導体ウェハ１を切断することによって、半導体ウェハ１は半導体装置２２毎に複数のチップに分割される。なお、ダイシングライン３００の幅Ｗｓは、半導体ウェハ１の切断に使用するブレードの刃幅に応じて決定される。また、図２では５本の埋め込み領域１００がトレンチ領域２１に互いに隣接して配置される例を図示したが、埋め込み領域１００の数は５本に限られない。埋め込み領域１００の数は、トレンチ領域２１の幅Ｗｔ、埋め込み領域１００の幅及び間隔に依存して定まる。埋め込み領域の幅及び間隔については後述する。
【００１８】
図４に、半導体ウェハ１をチップ化して得られる半導体装置２２の例を示す。図４は、図２のIV−IV方向に沿った断面図である。半導体装置２２は、シリコン基板１０と、シリコン基板１０上に配置された、シリコン基板１０よりも硬度の高い化合物半導体層を含む積層体２０を備える。半導体装置２２の積層体２０は、外周部に沿って延伸し且つ底部がシリコン基板１０に接するストライプ状の埋め込み領域１００と、埋め込み領域１００に周囲を囲まれた素子配置領域２００を有する。素子配置領域２００に、例えばトランジスタ、ダイオード、双方向スイッチなどの半導体素子が形成される。
【００１９】
図４は、半導体装置２２が高電子移動度トランジスタ（ＨＥＭＴ）である場合を例示的に示している。積層体２０は、シリコン基板１０よりも硬度の高い化合物半導体層であるバッファ層２０１、キャリア走行層２０２及びキャリア供給層２０３が積層された構造である。キャリア走行層２０２とキャリア供給層２０３間のヘテロ接合面近傍のキャリア走行層２０２に、電流通路（チャネル）としての二次元キャリアガス層２０５が形成される。
【００２０】
バッファ層２０１は、周知の有機金属気相成長（ＭＯＣＶＤ）法等のエピタキシャル成長により形成される。バッファ層２０１は、例えばＡｌＮからなる第１のサブレイヤー（第１の副層）とＧａＮからなる第２のサブレイヤー（第２の副層）とを交互に積層した多層構造バッファとしてもよい。また、バッファ層２０１はＨＥＭＴの動作に直接には関係しないため、バッファ層２０１を省いてもよい。また、バッファ層２０１の材料として、ＡｌＮ、ＧａＮ以外の窒化物半導体、又はIII−Ｖ族化合物半導体を採用してもよい。
【００２１】
バッファ層２０１上に配置されたキャリア走行層２０２は、例えば不純物が添加されていないノンドープＧａＮを０．３〜１０μｍ程度の厚みに、ＭＯＣＶＤ法等によりエピタキシャル成長させて形成する。ここで、ノンドープとは、不純物が意図的に添加されないことを意味する。
【００２２】
キャリア走行層２０２上に配置されたキャリア供給層２０３は、キャリア走行層２０２よりもバンドギャップが大きく、且つキャリア走行層２０２と格子定数の異なる窒化物半導体からなる。キャリア供給層２０３は、例えばＡｌxＭyＧａ1-x-yＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ≦１、Ｍはインジウム（Ｉｎ）或いはボロン（Ｂ）等）で表される窒化物半導体、或いは他の化合物半導体である。キャリア供給層２０３がＡｌxＭyＧａ1-x-yＮである場合、組成比ｘは０．１〜０．４が好ましく、より好ましくは０．３である。また、キャリア供給層２０３としてノンドープのＡｌxＧａ1-xＮも採用可能である。更に、ｎ型不純物を添加したＡｌxＧａ1-xＮからなる窒化物半導体もキャリア供給層２０３に採用可能である。
【００２３】
キャリア供給層２０３は、ＭＯＣＶＤ法等によるエピタキシャル成長によってキャリア走行層２０２上に形成される。キャリア供給層２０３とキャリア走行層２０２は格子定数が異なるため、格子歪みによるピエゾ分極が生じる。このピエゾ分極とキャリア供給層２０３の結晶が有する自発分極によりヘテロ接合付近に高密度のキャリアが生じ、二次元キャリアガス層２０５が形成される。キャリア供給層２０３の膜厚は、キャリア走行層２０２よりも薄く、１０〜５０ｎｍ程度、例えば２５ｎｍ程度である。なお、キャリア供給層２０３上にキャップ層としてノンドープのＧａＮ層が配置されてもよい。
【００２４】
キャリア供給層２０３上には、ソース電極２１１、ドレイン電極２１２及びゲート電極２１３が配置されている。更に、ソース電極２１１、ドレイン電極２１２及びゲート電極２１３を覆うように、キャリア供給層２０３上に保護膜３０が配置されている。
【００２５】
ソース電極２１１及びドレイン電極２１２は、積層体２０と低抵抗接触（オーミック接触）可能な金属により形成される。例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層体等として、ソース電極２１１及びドレイン電極２１２は形成される。ソース電極２１１及びドレイン電極２１２は、二次元キャリアガス層２０５にオーミック接続している。或いは、ソース電極２１１及びドレイン電極２１２をキャリア走行層２０２上に配置してもよい。
【００２６】
ゲート電極２１３は、ソース電極２１１とドレイン電極２１２間に配置されている。二次元キャリアガス層２０５がソース電極とドレイン電極間の電流通路（チャネル）として機能するが、チャネルを流れる電流はゲート電極２１３に印加されるゲート制御電圧によって制御される。ゲート電極２１３は、例えばニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層構造からなる。
【００２７】
保護膜３０には、数μｍ程度の膜厚の酸化シリコン（ＳｉＯ2）膜、窒化シリコン（ＳｉＮ）膜、若しくはこれらの膜を積層した構造が採用可能である。例えば、膜厚５μｍ程度のＳｉＯ2膜と、膜厚３μｍ程度のＳｉＮ膜若しくポリイミド（ＰＩ）膜とを積層して保護膜３０が形成される。
【００２８】
以下に、図５〜図１２を参照して、本発明の第１の実施形態に係る半導体装置の製造方法を説明する。即ち、シリコン基板１０とシリコン基板１０よりも硬度の高い化合物半導体層を含む積層体２０とからなる半導体ウェハ１を複数のチップに分割する半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。以下では、図４に示したＨＥＭＴを製造する場合を例示的に説明する。なお、図５〜図１２は図２のIII−III方向に沿った断面図である。
【００２９】
先ず、図５に示すように、シリコン基板１０上に積層体２０を形成する。例えば、シリコン基板１０上に、ＭＯＣＶＤ法等により膜厚２μｍ程度のバッファ層２０１、膜厚３．２μｍ程度のキャリア走行層２０２及び膜厚２５μｍ程度のキャリア供給層２０３をこの順にエピタキシャル成長させる。バッファ層２０１は、例えばＡｌＮ層とＧａＮ層を交互に積層した構造である。キャリア走行層２０２は、例えばノンドープＧａＮ膜である。キャリア供給層２０３は、キャリア走行層２０２よりもバンドギャップが大きく、且つ格子定数の異なる窒化物半導体からなり、例えばノンドープのＡｌＧａＮ膜である。バッファ層２０１、キャリア走行層２０２及びキャリア供給層２０３は、シリコン基板１０よりも硬い化合物半導体層である。
【００３０】
次に、シリコン基板１０が露出するまで積層体２０の一部を厚さ方向にエッチング除去することにより、互いに平行に延伸するストライプ状の複数の溝が形成されたトレンチ領域２１を格子状に形成する。
【００３１】
例えば、図６に示すように、積層体２０をエッチングする際のハードマスクとして使用するために、マスク酸化膜４０がキャリア供給層２０３上に形成される。具体的には、マスク酸化膜４０が積層体２０上の全面にＭＯＣＶＤ法などによって形成される。そして、フォトリソグラフィ技術及びエッチングによって、埋め込み領域１００を形成する位置にマスク酸化膜４０の開口部４１ａが形成される。例えば、開口部４１ａを形成するためのパターンを有するフォトレジスト膜（図示せず）をマスク酸化膜４０上に配置する。このフォトレジスト膜をマスクにして、フッ素（Ｆ）を含むガスによる反応性イオンエッチング（ＲＩＥ）などの異方性エッチンによりマスク酸化膜４０を選択的に除去して、開口部４１ａを形成する。
【００３２】
図７に示すように、開口部４１ａが形成されたマスク酸化膜４０をハードマスクとして、トレンチ領域２１の埋め込み領域１００を形成する位置において、積層体２０を厚さ方向にドライエッチングして溝１１０を形成する。積層体２０のエッチングは、少なくともシリコン基板１０の表面が露出するまで行われる。例えば、塩素（Ｃｌ）を含むガスによる異方性エッチングによって、キャリア供給層２０３、キャリア走行層２０２及びバッファ層２０１がエッチングされる。溝１１０の底面に積層体２０の一部が残らないことを確実にするために、オーバーエッチングによってシリコン基板１０の上部の一部をエッチングしてもよい。溝１１０の形成には、誘導結合型プラズマ（ＩＣＰ）法などを採用可能である。
【００３３】
なお、溝１１０の溝幅ｗは１μｍ〜５μｍ程度であり、隣接する溝１１０間の距離（以下において「溝間隔」という。）ｄは、１μｍ〜５μｍ程度である。また、トレンチ領域２１に配列される溝１１０の数は、トレンチ領域２１の幅Ｗｔに応じて定まる。トレンチ領域２１の幅Ｗｔは、半導体ウェハ１を切断するブレードの刃幅より広く設定される。具体的には、ブレードによって削られるダイシングライン３００の両外側に、少なくとも１ずつ溝１１０が残るように、トレンチ領域２１の幅Ｗｔは設定される。
【００３４】
以上により、互いに平行に延伸するストライプ状の複数の溝１１０が形成されたトレンチ領域２１が形成される。
【００３５】
次いで、図８に示すように、溝１１０の内部に、バッファ層２０１、キャリア走行層２０２及びキャリア供給層２０３よりも硬度の低い材料を埋め込んで、埋め込み領域１００を形成する。例えば、マスク酸化膜４０を除去した後、積層体２０上にＳＯＧ（Spin On Glass）を塗布する。ＳＯＧを６００℃程度で加熱して、溝１１０の内部にＳｉＯ2膜を形成する。その後、化学的機械的研磨（ＣＭＰ）法などによって、埋め込み領域１００の上面が積層体２０の上面と同一平面レベルになるように平坦化が行われる。ここで、ＳｉＯ2膜を平坦化するために、周知のウェットエッチングによるエッチバックを行ってもよい。
【００３６】
次に、トレンチ領域２１に周囲を囲まれた各積層体２０の素子配置領域２００に半導体装置２２をそれぞれ形成するための微細プロセスを行う。
【００３７】
例えば図９に示すように、半導体ウェハ１上の全面に、酸化膜４１及び金属膜５１が順に積層される。金属膜５１は、酸化膜４１の開口部４１ａにおいて積層体２０と接している。酸化膜４１は、例えばＭＯＣＶＤ法によって形成される。そして、マスク酸化膜４０に開口部４０ａを形成する方法と同様に、フォトリソグラフィ技術及びエッチングによって、ソース電極２１１及びドレイン電極２１２を形成する位置に酸化膜４１の開口部４１ａが形成される。埋め込み領域１００の上面と積層体２０の上面が同一平面レベルになるように平坦化されているため、酸化膜４１及び図示を省略するフォトレジスト膜が均一に形成される。このため、微細な開口部４１ａを容易に形成できる。Ｔｉ及びＡｌをターゲットとするスパッタ法により、酸化膜４１上に金属膜５１が形成される。酸化膜４１を除去するリフトオフ法により、ＴｉとＡｕの積層構造を有するソース電極２１１及びドレイン電極２１２が形成される。
【００３８】
次いで、図１０に示すように、半導体ウェハ１上の全面に、酸化膜４２及び金属膜５２が順に積層される。金属膜５２は、酸化膜４２の開口部４２ａにおいて積層体２０と接している。酸化膜４２は、例えばＭＯＣＶＤ法によって形成される。そして、フォトリソグラフィ技術及びエッチングによって、ゲート電極２１３を形成する位置に酸化膜４２の開口部４２ａが形成される。埋め込み領域１００の上面と積層体２０の上面が同一平面レベルになるように平坦化されているため、酸化膜４２及び図示を省略するフォトレジスト膜が均一に形成される。このため、微細な開口部４２ａを容易に形成できる。Ｎｉ及びＡｕをターゲットとするスパッタ法により、酸化膜４２上に金属膜５２が形成される。酸化膜４２を除去するリフトオフ法により、ＴｉとＡｕの積層構造を有するゲート電極２１３が形成される。
【００３９】
図１１に示すように、半導体ウェハ１上の全面に保護膜３０を形成する。保護膜３０は、例えばＳｉＯ2膜とＳｉＮ膜若しくＰＩ膜との積層膜である。
【００４０】
以上の微細プロセスにより、トレンチ領域２１に周囲を囲まれた素子配置領域２００に半導体装置２２がそれぞれ形成される。
【００４１】
次に、図１２に示すように、トレンチ領域２１の内側に定義される、複数の埋め込み領域１００を含むダイシングライン３００を、ブレード６０を用いてトレンチ領域２１に沿ってダイシングする。これにより、半導体ウェハ１が半導体装置２２毎に複数のチップに分割される。
【００４２】
例えばフォトリソグラフィ技術及びエッチングにより、ダイシングライン３００の位置の保護膜３０が除去される。ダイシングライン３００の両外側に少なくとも１ずつ埋め込み領域１００が残るように、トレンチ領域２１の幅Ｗｔよりもダイシングライン３００の幅Ｗｓが狭く設定されている。そして、ブレード６０によって、複数の埋め込み領域１００を含むダイシングライン３００において半導体ウェハ１が切断される。埋め込み領域１００は、バッファ層２０１、キャリア走行層２０２及びキャリア供給層２０３よりも硬度の低い材料からなるため、ダイシングライン３００に埋め込み領域１００が形成されていない場合に比べて、ブレード６０の損傷を抑制できる。以上により、図４に示した半導体装置２２が得られる。
【００４３】
ダイシングにおけるブレード６０の損傷の程度は、ダイシングライン３００における、埋め込み領域１００の溝幅ｗと溝間隔ｄとの関係に影響を受ける。溝幅ｗが広く、化合物半導体層が含まれる領域の溝間隔ｄが狭いほど、ブレード６０の損傷は少ない。
【００４４】
しかし、埋め込み領域１００の溝幅ｗが広すぎると、溝１１０を埋め込むことで形成される埋め込み領域１００の表面が平坦にならない。埋め込み領域１００の表面が平坦でないと、半導体装置２２の各電極の形成などの微細プロセスを高精度に実行できない。埋め込み領域１００の表面を平坦にするためには、溝幅ｗは１μｍ〜５μｍ程度であることが好ましい。また、溝幅ｗを広くすると、トレンチ領域２１が広くなり、半導体ウェハ１の有効チップ数が減少するという問題が生じる。
【００４５】
また、隣接する埋め込み領域１００間の溝間隔ｄが狭いほど、ブレード６０の損傷は少ない。しかし、溝間隔ｄが狭すぎると、溝１１０間の積層体が折れるというプロセス上の問題が発生する。このため、溝間隔ｄは１μｍ〜５μｍ程度であること必要で、３μｍ程度であることが好ましい。
【００４６】
このため、例えば、埋め込み領域１００の溝幅ｗを２μｍ、埋め込み領域１００間の溝間隔ｄを３μｍとする。このとき、一組の溝幅ｗと溝間隔ｄの和（以下において「溝周期」という。）の長さは５μｍであり、溝周期に対する溝間隔ｄの比は６０％である。ブレード６０の損傷を小さくするためには、この比が６０％以下であることが好ましい。なお、埋め込み領域１００間の溝間隔ｄは、トレンチ領域２１において、一定でなくてもよい。
【００４７】
また、図１２に示したように、ダイシングライン３００の両外側に少なくとも１の埋め込み領域１００が存在するように、トレンチ領域２１の内側にダイシングライン３００を定義する。これにより、ダイシング時にダイシングライン３００で生じたクラックが半導体装置２２に到達しないという効果が得られる。つまり、トレンチ領域２１の幅Ｗｔを、ダイシングライン３００の幅Ｗｓより広くすることにより、歩留まりの低下を抑制できる。
【００４８】
上記では、溝１１０をＳｉＯ2膜で埋め込む例を説明した。溝１１０をＳｉＯ2膜以外の絶縁膜で埋め込んでもよい。或いは、絶縁膜以外の、積層体２０に含まれる化合物半導体層よりも硬度の低い材料で溝１１０を埋め込んでもよい。例えば、溝１１０の底面及び側面にＳｉＯ2膜などの絶縁膜を形成した後に、ポリシリコン膜によって溝１１０を埋め込む。或いは、金属若しくは樹脂などによって溝１１０を埋め込んでもよい。溝１１０の底面及び側面に絶縁膜を形成することにより、絶縁膜よりも硬度の低い材料で溝１１０を埋め込むことができる。これにより、ブレード６０の損傷を更に小さくできる。
【００４９】
半導体装置２２が、例えば多層配線構造であるなどの理由によって、厚い絶縁膜で覆われている場合は、絶縁膜を形成後にシリコン基板１０に達する微細な溝を形成することは困難である。このため、微細プロセスより後に溝１１０を形成できない。一方、微細プロセスを行う際に、フォトレジスト膜を均一に形成する必要があるため、溝幅ｗの広い溝１１０を微細プロセスより前に形成することはできない。
【００５０】
しかしながら、第１の実施形態に係る半導体装置の製造方法によれば、微細プロセスの前に半導体装置２２の外周部に沿って幅の狭い溝１１０が複数配置されたトレンチ領域２１が形成される。溝１１０の溝幅ｗが狭いため、溝１１０を埋め込んだ後の平坦化が可能である。つまり、埋め込み領域１００の上面が積層体２０の上面と同一平面レベルである。このため、半導体装置２２の各電極の形成などの微細プロセスを実行できる。
【００５１】
また、ダイシングライン３００の両外側に、少なくとも１の埋め込み領域１００が形成される。このため、半導体ウェハ１を分割するダイシングの振動に起因するクラックやダメージが、半導体装置２２の素子配置領域２００に到達しにくく、半導体装置２２の歩留まり低下が抑制される。
【００５２】
更に、ブレード６０により切断されるダイシングライン３００において、ＧａＮ膜やＡｌＧａＮ膜などのシリコン基板１０よりも硬度の高い化合物半導体層が占める面積は、埋め込み領域１００が形成されないダイシングラインに比べて小さい。このため、化合物半導体層を有する半導体ウェハ１を複数のチップに分割する場合に、ブレード６０の損傷が抑制され、半導体装置２２へのダメージが小さい。
【００５３】
以上に説明したように、本発明の第１の実施形態に係る半導体装置の製造方法によれば、ブレード６０の損傷を抑制できると共に、半導体ウェハ１を分割時の歩留まり低下が抑制され、且つ高い信頼性を得られる。また、シリコン基板用のブレード及びダイシング方法を適用できるため、コストの増大が抑制される。
【００５４】
＜変形例＞
第１の実施形態の変形例に係る半導体装置２２は、図１３に示すように、積層体２０の底面と側面とのなす角θが９０°以下になるように、積層体２０の側面を底面に対して傾斜させる。例えば、積層体２０の底面と側面とのなす角θは６０°〜８０°程度である。
【００５５】
具体的には、埋め込み領域１００の延伸する方向に直交する方向に沿った埋め込み領域１００の断面形状を、底部が狭く上部が広い順テーパ形状にする。このために、溝１１０を形成する工程において、溝１１０の底面よりも開口部の方が広くなるようにプロセス条件を設定する。
【００５６】
ＡｌＮ膜、ＡｌＧａＮ膜、ＧａＮ膜などを積層した化合物半導体層にドライエッチング法を用いて断面形状が矩形の溝１１０を形成しようとする場合、例えば以下のプロセス条件が採用可能である。即ち、ガス種がジクロロメタン（ＣＨ2Ｃｌ2）と塩素（Ｃｌ2）であり、ガス圧を１．５６ＰａとするＩＣＰ法により、溝１１０が形成される。ただし、ＧａＮ膜よりもＡｌ組成比が高いＡｌＮ膜の方がエッチングの等方性が強い傾向がある。このため、等方性エッチングによって化合物半導体層に溝１１０を形成しようとする場合でも、溝１１０の断面形状が矩形ではなく、例えば中央付近が最も幅広であるバレル形状になる場合がある。この溝１１０を埋め込むことにより、バレル形状の埋め込み領域１００が形成される。
【００５７】
一方、図１３に示すような順テーパ形状の埋め込み領域１００を形成するためには、上記のバレル形状の埋め込み領域１００を形成する場合よりもＩＣＰ法のガス種のジクロロメタンの配合比を大きくしたプロセス条件によって、底部が狭く上部が広い順テーパ形状の溝１１０を形成する。その後、積層体２０に含まれる化合物半導体層よりも硬度の低い材料によって溝１１０を埋め込んで、図１３に示す埋め込み領域１００を形成する。
【００５８】
上記のように埋め込み領域１００をテーパ形状にすることにより、半導体装置２２の端部においてキャリア供給層２０３の厚みが薄くなる。このため、キャリア供給層２０３の端部で格子緩和が生じ、二次元キャリアガス層２０５のピエゾ分極に起因するキャリア濃度が減少する。その結果、キャリア走行層２０２の端部が高抵抗になり、半導体装置２２の端部におけるリーク電流の発生を抑制できる。
【００５９】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置２２の断面図を図１４に示す。図１４に示した半導体装置２２は、埋め込み領域１００の側面及び底面に沿って高抵抗領域１２０が配置されていることが、図４に示した半導体装置２２と異なる。高抵抗領域１２０の抵抗値は、絶縁膜の抵抗値と同程度である。高抵抗領域１２０の内側は、例えば、非結晶（アモルファス）シリコンなどの導電性の材料により埋め込まれている。図１４に示した半導体装置２２の製造方法の例を以下に説明する。
【００６０】
図５〜図７を参照して説明した方法と同様にして、トレンチ領域２１に複数の溝１１０を形成する。
【００６１】
次いで、図１５に示すように、マスク酸化膜４０をマスクとして、イオン注入法によって溝１１０の側面及び底面に高抵抗領域１２０を形成する。例えば、加速エネルギーが２０〜１００ｋｅＶ、ドーズ量が１×１０14ｃｍ2の条件で、窒素（Ｎ）イオンを、溝１１０の側面及び底面に露出している積層体２０及びシリコン基板１０に注入する。その結果、１０8Ω／squar程度のシート抵抗を有する高抵抗領域１２０が形成される。高抵抗領域１２０を形成するために、窒素以外に鉄（Ｆｅ）やボロン（Ｂ）などのイオン種が使用可能である。
【００６２】
高抵抗領域１２０の形成後、溝１１０の内部に、バッファ層２０１、キャリア走行層２０２及びキャリア供給層２０３よりも硬度の低い材料を埋め込んで、図１６に示すように、埋め込み領域１００を形成する。例えば、マスク酸化膜４０を除去した後、溝１１０の内部にポリシリコン膜を形成する。そして、化学的機械的研磨（ＣＭＰ）法などによって、埋め込み領域１００の上面が積層体２０の上面と同一平面レベルになるように平坦化する。
【００６３】
その後、図９〜図１１を参照して説明した方法と同様にして、微細プロセスによって素子配置領域２００に半導体装置２２を形成し、更に、半導体ウェハ１上の全面に保護膜３０を形成する。埋め込み領域１００の上面が積層体２０の上面と同一平面レベルであるため、半導体装置２２の各電極の形成などの微細プロセスを実行できる。
【００６４】
次いで、図１２を参照して説明した方法と同様に、ブレード６０を用いてダイシングライン３００をダイシングして、半導体ウェハ１が半導体装置２２毎に複数のチップに分割される。以上により、図１４に示した半導体装置２２が完成する。
【００６５】
なお、底面よりも開口部の方が広いテーパ形状を有するように溝１１０を形成してもよい。溝１１０をテーパ形状にすることにより、溝１１０の底面及び側面へのイオン注入が容易になる。更に、図１３を参照して説明したように、半導体装置２２の端部におけるリーク電流の発生を抑制できる。
【００６６】
上記のようにイオン注入によって埋め込み領域１００の側面及び底面に高抵抗領域１２０を形成することにより、溝１１０の底面及び側面にＳｉＯ2膜などの絶縁膜を形成するのと同様にして、且つ絶縁膜よりも硬度の低い材料、例えばポリシリコン膜などによって、溝１１０の内部を埋め込むことができる。つまり、ダイシングライン３００において、シリコン基板１０よりも硬度の高い化合物半導体層が占める面積は、埋め込み領域１００が形成されないダイシングラインに比べて小さい。
【００６７】
したがって、本発明の第２の実施形態に係る半導体装置の製造方法によれば、ブレード６０の損傷が抑制され、半導体装置２２へのダメージは小さい。他は、第１の実施形態と実質的に同様であるので、重複した記載を省略する。
【００６８】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置２２は、図１７に示すように、埋め込み領域１００内部に空洞１０１が存在する点が、図４に示した半導体装置２２と異なる。例えばボイドが発生するように溝１１０を埋め込むことにより、埋め込み領域１００内部に空洞１０１を形成することができる。図１７に示した半導体装置２２の製造方法の例を以下に説明する。
【００６９】
図５〜図７を参照して説明した方法と同様にして、トレンチ領域２１に複数の溝１１０を形成する。例えば膜厚２μｍのＳｉＯ2膜からなるマスク酸化膜４０をハードマスクにして、ＩＣＰ法などを用いて溝１１０を形成する。
【００７０】
次いで、積層体２０に含まれる化合物半導体層よりも硬度の低い材料によって溝１１０を埋め込む。このとき、例えば、成膜温度を３５０℃とし、ガス種をテトラエトキシシラン（ＴＥＯＳ）、酸素（Ｏ2）、ヘリウム（Ｈｅ）とするプロセス条件により、膜厚１μｍ程度のＰＥ−ＴＥＯＳ膜（ＳｉＯ2膜）によって溝１１０を埋め込んで、溝１１０にボイドを発生させる。その結果、図１７に示すように、埋め込み領域１００内部に空洞１０１が形成される。
【００７１】
その後、図９〜図１１を参照して説明した方法と同様にして、微細プロセスによって素子配置領域２００に半導体装置２２を形成し、更に、半導体ウェハ１上の全面に保護膜３０を形成する。次いで、図１２を参照して説明した方法と同様に、ブレード６０を用いてダイシングライン３００をダイシングして、半導体ウェハ１が半導体装置２２毎に複数のチップに分割される。以上により、図１７に示した半導体装置２２が完成する。
【００７２】
なお、図１８に示すように、空洞１０１を含む埋め込み領域１００を順テーパ形状に形成してもよい。例えば、図１３に示した半導体装置２２と同様にして、順テーパ形状の溝１１０を形成する。そして、この順テーパ形状の溝１１０をボイドが発生するようにＰＥ−ＴＥＯＳ膜で埋め込むことにより、順テーパ形状の埋め込み領域１００内部に空洞１０１を形成することができる。埋め込み領域１００をテーパ形状にすることにより、図１３を参照して説明したように、半導体装置２２の端部におけるリーク電流の発生を抑制できる。
【００７３】
以上のように埋め込み領域１００内部に空洞を設けることによって、ブレード６０の損傷を更に抑制できる。他は、第１の実施形態と実質的に同様であるので、重複した記載を省略する。
【００７４】
（その他の実施形態）
上記のように、本発明は第１乃至第３の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００７５】
既に述べた実施形態の説明においては、１の素子配置領域２００に１のＨＥＭＴを形成する例を示したが、１の素子配置領域２００に複数の半導体素子を形成してもよい。
【００７６】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００７７】
１…半導体ウェハ
１０…シリコン基板
２０…積層体
２１…トレンチ領域
２２…半導体装置
３０…保護膜
４０…マスク酸化膜
４０ａ…開口部
４１、４２…酸化膜
４１ａ、４２ａ…開口部
５１、５２…金属膜
６０…ブレード
１００…埋め込み領域
１０１…空洞
１１０…溝
１２０…高抵抗領域
２００…素子配置領域
２０１…バッファ層
２０２…キャリア走行層
２０３…キャリア供給層
２０５…二次元キャリアガス層
２１１…ソース電極
２１２…ドレイン電極
２１３…ゲート電極
３００…ダイシングライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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