(57)【特許請求の範囲】
【請求項１】
半導体組立体を形成する方法であって、
半導体基板中に、側壁面と端面とを含む非貫通ビアを形成することと、
前記ビアの前記側壁面に保護層を塗布することと、
前記保護層が塗布された基板材料が除去されないように保護しながら、前記ビアの前記端面から基板材料を選択的に除去することにより端子開口を形成することと、
前記ビア及び前記端子開口の双方の中に導電性材料を配置して、前記ビア内の導電性材料と一体をなす導電性の端子を形成することと、
前記端子に隣接する基板材料を除去して、前記端子を露出させることであって、前記端子の前記露出された導電性材料は、前記半導体基板の最外面を越えて横方向外側へ突出する最外側境界を有する、ことと、
前記端子を前記半導体基板の外部の導電性構造体に電気的に接続することと、
を含む方法。
【請求項２】
導電性材料を配置することは、ビア配置プロセスと端子配置プロセスとの間に前記導電性材料の供給源に対して前記半導体基板を再位置合わせすることなし に、前記ビア配置プロセス中に前記ビア内に無半田の導電性材料を配置しかつ前記端子配置プロセス中に前記端子開口内に前記無半田の導電性材料を配置するこ とにより、均質な導電性構造体を形成することを含み、
前記ビアの前記端面から基板材料を除去する前記プロセスは、前記側壁面から基板材料を除去することなしに行われ、
前記半導体基板は第１の半導体ダイを含み、かつ、前記端子を導電性構造体に電気的に接続することは、前記端子を、１つのダイがもう１つのダイに面するようにした積み重ね配列における第２の半導体ダイに接続することを含み、
前記ビアはビア軸に沿って細長く、
前記方法は、前記端子に近接する前記半導体基板の表面上のマスクを用いることなしに前記端子に追加の導電性材料を塗布することをさらに含む、請求項１に記載の方法。
【請求項３】
前記半導体基板は第１の面と該第１の面に相対する第２の面とを有し、前記ビアは前記第１の面から前記半導体基板中へ延び、さらに、導電性の端子を形成することは前記第２の面においてマスクを用いることなしに導電性の端子を形成することを含む、請求項１に記載の方法。
【請求項４】
導電性材料を配置することは、ビア配置プロセスと端子配置プロセスとの間に前記導電性材料の供給源に対して前記半導体基板を再位置合わせすることなし に、前記ビア配置プロセス中に前記ビア内に導電性材料を配置し、かつ前記端子配置プロセス中に前記端子開口内に導電性材料を配置することを含む、請求項１ に記載の方法。
【請求項５】
前記半導体基板は半導体ダイを含み、また、前記端子を導電性構造体に電気的に接続することは前記端子を支持部材に接続することを含む、請求項１に記載の方法。
【請求項６】
前記半導体基板は第１の半導体ダイを含み、また、前記端子を導電性構造体に電気的に接続することは前記端子を第２の半導体ダイに接続することを含む、請求項１に記載の方法。
【請求項７】
前記保護層を塗布することは前記側壁面及び前記端面の双方に前記保護層を塗布することを含み、かつ、前記方法は、前記端子開口を形成する前に前記端面から前記保護層を除去することをさらに含む、請求項１に記載の方法。
【請求項８】
前記保護層を塗布することは、前記ビアの前記端面に前記保護層を塗布することなしに、前記側壁面への前記保護層の塗布を完了することを含む、請求項１に記載の方法。
【請求項９】
前記導電性材料は第１の導電性材料であり、かつ、前記方法は、前記導電性構造体に前記端子を電気的に接続する前に前記第１の導電性材料に第２の導電性材料を塗布することを、さらに含む、請求項１に記載の方法。
【請求項１０】
前記第２の導電性材料を塗布することはフラッシュコーティングを塗布することを含む、請求項９に記載の方法。
【請求項１１】
前記第２の導電性材料を塗布することは半田球を取り付けることを含む、請求項９に記載の方法。
【請求項１２】
前記ビアはビア軸に沿って細長く、基板材料を除去することは前記端子の横方向外側に面する表面を露出させることを含み、かつ、前記半田球を取り付けるこ とは、前記半田球が前記端子の前記露出された横方向外側に面する表面に接するように前記半田球を取り付けることを含む、請求項１１に記載の方法。
【請求項１３】
端子開口を形成することは、前記基板材料の結晶面に沿って配置された平坦な面を有する端子開口を形成することを含む、請求項１に記載の方法。
【請求項１４】
端子開口を形成することは、凹状のカップ形の開口を形成することを含む、請求項１に記載の方法。
【請求項１５】
ビアを形成することは、滑らかな非扇形の側壁を有するビアを形成することを含む、請求項１に記載の方法。
【請求項１６】
導電性材料を配置することは、少なくとも９０％の純度を有する銅のうちの少なくとも一種を配置することを含む、請求項１に記載の方法。
【請求項１７】
前記端子を電気的に接続することは、前記導電性材料をリフローすることなしに前記端子を電気的に接続することを含む、請求項１に記載の方法。
【請求項１８】
半導体組立体を形成する方法であって、
半導体基板の第１の主面に開口を形成することであって、前記半導体基板が前記第１の主面に相対する第２の主面を有し、前記開口が前記第１の主面に第１の 幅をもつビア部分を有し、前記開口が、前記第２の主面に近接する、前記第１の幅より大きい第２の幅を持つ端子部分をさらに有する、ことと、
前記第２の主面においてマスキングプロセスを用いることなく、かつ、前記第２の主面において前記開口内の排気を行うことなしに、前記開口の前記ビア部分及び前記端子部分に導電性材料を配置することであって、前記導電性材料は均一な無半田材料である、ことと、
前記第２の主面から基板材料を除去して、前記導電性材料の横方向外側に向いた面を露出させ導電性端子を確定することであって、前記導電性端子は、前記第１の主面と相対する前記半導体基板の最外面を越えて横方向外側へ突出する最外側境界を有する、ことと、
を含む方法。
【請求項１９】
前記半導体基板は第１の半導体基板であり、前記方法は、前記第１の半導体基板に対して第２の半導体基板を積み重ねることと、前記第２の半導体基板の端子 に、前記第１の半導体基板の前記端子部分における前記導電性材料を電気的に接続することと、をさらに含む、請求項１８に記載の方法。
【請求項２０】
開口を形成することは、側壁面及び端面を有するビア部分を形成することと、前記側壁面に保護層を塗布することと、前記端面から材料を除去して前記端子部分を形成することと、を含む、請求項１８に記載の方法。
【請求項２１】
半導体組立体であって、
第１の主面と、第２の主面と、前記第１の主面から前記第２の主面に延びる開口とを有する基板材料を含む半導体基板であって、前記開口が、前記第１の主面に対して垂直に延びる円筒状部分を含み、前記円筒状部分が滑らかで均一な表面を有し、前記開口が、前記円筒状部分に対して横切る方向に延びかつ前記第２の主面と交差する端子部分をさらに含み、前記端子部分が、前記円筒状部分の対応する幅よりも大きい、前記第１の主面の平面に平行な幅を有する、半導体基板と、
前記開口の前記円筒状部分及び前記端子部分の双方の中に配置された単一の且つ均一な且つ均質な体積の導電性材料であって、前記導電性材料は、前記円筒状 部分内に導電路を形成し、かつ、前記端子部分内に導電性端子の少なくとも一部分を形成し、前記導電性端子は凸状に丸い断面を有し、前記断面は前記第２の主 面に垂直な面で切断された面であり、前記凸状に丸い導電性端子は、前記第１の主面から離れる方向へ、前記第２の主面から離れるように突出し、前記導電性端 子は、第１の断面積と、該第１の断面積よりも大きな第２の断面積とを有し、前記第１の断面積は、前記第２の主面に平行であって且つ前記半導体基板の最外面を含む第１の平面内における断面積であり、前記第２の断面積は、前記第１の平面に平行であって且つ前記最外面を越えた位置にある第２の平面内における断面積である、導電性材料と、
前記基板材料中に形成されかつ前記導電性材料に電気的に結合されたマイクロ電子要素と、
を含む半導体組立体。
【請求項２２】
前記導電性端子は無半田材料を含み、
前記導電性端子の外側境界は前記第２の主面から離れる方向に横方向外側に先細りになり、
前記組立体は、前記導電性端子に取り付けられた半田球をさらに備え、前記半田球は前記導電性端子の前記先細りの外側境界と接触している、請求項２１に記載の組立体。
【請求項２３】
前記導電性端子は、前記端子部分に、前記端子部分における前記開口の断面積より大きい断面積を有する最外側境界を有する、請求項２１に記載の組立体。
【請求項２４】
前記導電性材料は無半田材料である、請求項２１に記載の組立体。
【請求項２５】
前記円筒状部分は扇形の内表面を有しない、請求項２１に記載の組立体。
【請求項２６】
前記導電性材料は少なくとも９０％銅である、請求項２１に記載の組立体。
【請求項２７】
前記導電性端子の外側境界が、前記半導体基板の前記最外面から離れる方向に横方向外側に突出している、請求項２１に記載の組立体。
【請求項２８】
前記導電性材料は凹状のカップ形の空洞を有する、請求項２１に記載の組立体。
【請求項２９】
前記基板材料は第１の半導体ダイの一部を形成し、前記導電性材料は少なくとも９０％銅であり、前記半導体組立体は、前記第１の半導体ダイの前記導電性端子に電気的に接続された導電性端子を有する第２の半導体ダイをさらに備える、請求項２１に記載の組立体。
【請求項３０】
前記端子部分は、前記基板材料の前記第２の主面と交差し且つ前記半導体材料の前記最外面を越える球形状を有する、請求項２１に記載の組立体。
【請求項３１】
前記端子部分は、前記基板材料の結晶面に対して整列された平坦な壁を有する、請求項２１に記載の組立体。
【請求項３２】
前記半導体基板は、第１の面と、該第１の面に相対する第２の面とを有し、前記ビアは前記第１の面から前記半導体基板中へ延び、
前記ビア及び前記端子開口の双方の中に前記導電性材料を配置することは、前記第２の面において前記開口内の排気を行うことなしに、前記導電性材料を配置することを含み、前記導電性材料は、前記ビア及び前記端子開口を充填する無半田の材料である、請求項１に記載の方法。
【請求項３３】
前記端子部分における前記導電性材料の外側境界上のシード層と、
前記端子部分における前記シード層の外側境界上の障壁層であって、前記シード層及び前記障壁層は、前記半導体基板の前記最外面を越えて外側へ突出しており、前記導電性端子が、前記シード層、前記障壁層、及び前記導電性材料を含む、障壁層と、
を更に含む、請求項２１に記載の組立体。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般的に、一体型ビア及びビア端子を有する半導体回路基板と、関連するシステム及び方法に関する。
【背景技術】
【０００２】
メモリチップ、マイクロプロセッサチップ及びイメージャチップを含むパッケージ化された半導体ダイは、典型的には、回路基板に据えられかつ樹脂製の保護カバーで覆われた１つの半導体ダイを含む。ダイは、メモリセル、プロセッサ回路、イメージャデバイス及び相互接続回路などのような機能的特性を含む。また、ダイは一般的に前記動作機構に電気的に接続されたボンドパッドを含む。ボンドパッドは、ダイをバス、回路、及び／又は他のマイクロ電子アセンブリに接続するために、保護カバーの外部へ伸びるピン又は他のタイプの端子に電気的に接続される。
【０００３】
駆動装置の製造業者は、市場から、常に、半導体ダイパッケージのサイズを縮小し、かつこのようなパッケージの機能的な能力を向上させるように圧力を受けている。これらの成果を得るための一つの方法が、単一のパッケージに多数の半導体ダイを積み重ねることである。このような１パッケージ中の複数のダイは、一般的に、前記パッケージ内の１つのダイのボンドパッド（複数）を前記パッケージ内の他のダイ（単数または複数）のボンドパッド（複数）に電気的に接続することにより、相互接続されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
マルチ・ダイ・パッケージ内のダイを電気的に相互接続するための様々な方法が用いられている。既存の方法の１つは、隣接するダイのボンドパッド間で直接に接続された半田球を用いることである。別の方法は、隣接するダイのボンドパッド上に「バンプ」を溶着することである。しかし、前述のプロセスには、いくつかの難点に見舞われる可能性がある。例えば、前述の構造体は、一般的に、ビアを形成し、該ビア内に導電性材料を形成し、また積み重ねられたダイ間の接続部を形成するボンドパッド又は他の接続構造体を形成するための多数のステップを必要とする。各ステップには時間がかかり、したがってパッケージ化された素子の製造コストの増大をもたらす。加えて、少なくともいくつかのケースでは、各プロセスがダイの温度上昇を引き起こし、これはプロセスを行うためにパッケージに割り当てられた総熱量のかなりの部分を消費する。その結果として、半導体パッケージ中の複数のダイを相互接続するための技術を改善する必要が残されている。
【課題を解決するための手段】
【０００５】
本開示のいくつかの実施形態が、パッケージ化された半導体素子及び組立体と、パッケージ化された半導体素子及び組立体を形成するための方法とに関して、以下に記載されている。いくつかの実施形態についての多くの詳細が、半導体ダイに関して、以下に記載されている。用語「半導体ダイ」は、例えば個々の集積回路ダイ、イメージャ装置ダイ、センサーダイ、及び／又は他の半導体機能を有するダイを含む、様々な製品を含むように全体を通して使用されている。以下に記載された前記プロセスのいくつかが、個々のダイを他の個々のダイに接続するために、個々のダイをウエハ又はウエハの一部に接続するために、あるいはウエハ又はウエハの一部を他のウエハ又はウエハの一部に接着するために、使用されてもよい。ウエハ又はウエハの一部（例えばウエハフォーム）は、単一化されていないウエハ又はウエハ部分あるいは再装着されたキャリア・ウエハを含むものとすることができる。再装着されたキャリア・ウエハは、個片化されていないウエハの周囲形状に適合する周囲形状を有するほぼ剛性のフレームにより取り囲まれた接着剤（例えば可撓性を有する接着剤）を、前記接着剤により支えられている単一化された複数のエレメント（例えば複数のダイ）とともに含むことができる。用語「半導体回路基板（半導体基板）」は、任意の前述した形態の製品を含むように全体を通して使用される。
【０００６】
いくつかの実施形態についての多くの具体的詳細は、これらの実施形態の十分な理解を提供するために、図１〜図５と、以下の本文とに示されている。他のいくつかの実施形態は、本開示とは異なる構成、構成要素及び／又はプロセスを有するものとすることができる。したがって、当業者には、図１〜図５に示す実施形態のいくつかの詳細及び／又は機構なくして、且つ／又は、追加の詳細及び／又は機構をもって、追加の実施形態が実施され得ることが理解されよう。
【図面の簡単な説明】
【０００７】
【図１】本開示の実施形態に従って構成されたパッケージの部分的に概略的な側面断面図である。
【図２Ａ】本開示の実施形態に従って前述の処理をする半導体回路基板の部分的に概略的な側面断面図である。
【図２Ｂ】本開示の実施形態に従って前述の処理をする半導体回路基板の部分的に概略的な側面断面図である。
【図２Ｃ】本開示の実施形態に従って前述の処理をする半導体回路基板の部分的に概略的な側面断面図である。
【図２Ｄ】本開示の実施形態に従って前述の処理をする半導体回路基板の部分的に概略的な側面断面図である。
【図２Ｅ】本開示の実施形態に従って前述の処理をする半導体回路基板の部分的に概略的な側面断面図である。
【図２Ｆ】本開示の実施形態に従って前述の処理をする半導体回路基板の部分的に概略的な側面断面図である。
【図２Ｇ】本開示の実施形態に従って前述の処理をする半導体回路基板の部分的に概略的な側面断面図である。
【図２Ｈ】本開示の実施形態に従って前述の処理をする半導体回路基板の部分的に概略的な側面断面図である。
【図２Ｉ】本開示の実施形態に従って前述の処理をする半導体回路基板の部分的に概略的な側面断面図である。
【図２Ｊ】本開示の特別な実施形態に従って積み重ねられた２つの半導体回路基板の部分的に概略的な側面断面図である。
【図２Ｋ】本開示の別の実施形態に従って積み重ねられた２つの半導体回路基板の部分的に概略的な側面断面図である。
【図３Ａ】本発明のさらなる実施形態に従う形状を有する回路基板の端子を形成するための代表的な方法を示す部分的に概略的な側面断面図である。
【図３Ｂ】本発明のさらなる実施形態に従う形状を有する回路基板の端子を形成するための代表的な方法を示す部分的に概略的な側面断面図である。
【図３Ｃ】本発明のさらなる実施形態に従う形状を有する回路基板の端子を形成するための代表的な方法を示す部分的に概略的な側面断面図である。
【図３Ｄ】本発明のさらなる実施形態に従う形状を有する回路基板の端子を形成するための代表的な方法を示す部分的に概略的な側面断面図である。
【図３Ｅ】本発明のさらなる実施形態に従う形状を有する回路基板の端子を形成するための代表的な方法を示す部分的に概略的な側面断面図である。
【図３Ｆ】本発明のさらなる実施形態に従う形状を有する回路基板の端子を形成するための代表的な方法を示す部分的に概略的な側面断面図である。
【図４】本開示の特別な実施形態に従って半導体回路基板上に保護層を配置するためのプロセスを示す部分的に概略的な垂直断面図である。
【図５】本開示のいくつかの実施形態に従って構成された１つ以上のパッケージを含むことが可能であるシステムを概略的に示す図である。
【発明を実施するための形態】
【０００８】
図１は、本開示の実施形態に従って構成された半導体パッケージ１０６を含む半導体組立体１００の部分的に概略的な側面断面図である。パッケージ１０６は、相互に電気的及び機械的に接続された多数の半導体回路基板（例えば半導体ダイ１０１）を支える支持部材１０２を含むことができる。したがって、各半導体ダイ１０１は、隣接するダイ１０１の対応する複数のダイ端子１１０に接続された複数のダイ端子１１０を含むことができる。支持部材１０２は、１つ以上の半導体ダイ１０１の複数のダイ端子１１０に接続される複数の支持部材端子１０７を含むことができる。複数の支持部材端子１０７は、支持部材１０２の内部の複数の導線を通して複数のパッケージ端子１０４に接続されている。パッケージ１０６の全体（又はパッケージ１０６の一部）は、半導体ダイ１０１とダイ１０１間の関連する接続部とを保護するために封止材１０３により取り囲まれたものとすることができ、パッケージ端子１０４は、プリント基板及び／又は他の回路要素のような外部素子へのパッケージ１０６の接続のために露出した状態におかれる。次の議論は、隣接するダイ１０１を互いに接続するために用いられる端子１１０のさらなる特徴と、このような端子を形成するための関連する方法とを述べている。
【０００９】
図２Ａは、第１の主要面（第１の主面）１２３と相対して面する第２の主要面（第２の主面）１２４とを有する回路基板材料（基板材料）１２１を含む半導体回路基板（半導体基板）１２０（例えばウエハ、ウエハ部分、ダイ又は他の基板）を示す部分的に概略的な側面断面図である。図２Ａに示すように、多数のビア１４０が対応するビア軸Ｖに沿って第１の面１２３の中へ延びるように形成されている。ビア１４０が（図２Ｊを参照して後述するように）形成された後、ボンドパッドを半導体回路基板１２０に加え、あるいは、第１の面１２３に予め形成されたボンドパッドをビア１４０が貫通するようにすることができる。個々のビア１４０は、対応するビア軸Ｖに関して軸対称であるものとすることができ（例えば各ビア１４０は円形の断面形状を有することができ）、あるいは複数のビア１４０はビア軸Ｖの近くを取り囲む（例えば低アスペクト比の楕円形状）他の断面形状を有することができる。ビア１４０は、異方性エッチング技術のような技術を用いて形成することができる。各ビア１４０は、１つ以上の側壁面１４１と、端面１４２とを含むことができる。いくつかの実施形態では、側壁面１４１は、例えば段階的ボッシュ・エッチング法を用いて、扇形にすることができる。そのような場合には、ビア１４０は前記扇形を滑らかにする（例えばＳＦ６又は他の等方性エッチング液を用いて）ために後で加工することができる。しかし、特定の実施形態では、ビア１４０を形成するために用いられるエッチングプロセスは概して滑らかな非扇形の側壁面１４１を作り出すほぼ連続したプロセスとすることができる。したがって、側壁面１４１は概して滑らかな円筒形状を有するものとすることができる。ビア１４０の形成に適するプロセスは、ウエットエッチ・プロセス、定常ドライエッチ・プロセス、レーザ穴あけ、微細放電加工、ミクロビーズ吹き付け等を含む。
【００１０】
ビア１４０は、回路基板材料１２１中の半導体フィーチャ（図２Ａには示されていない）に接続される導電性構造体と、半導体回路基板１２０を他の半導体回路基板及び／又は支持部材に電気的に接続するために用いられる端子とを収容するために用いられる。以下の図はこれらの端子の形成のさらなる詳細を示す。
【００１１】
図２Ｂに示すように、保護層１２２がビア１４０の側壁面１４１及び端面１４２を覆うように半導体回路基板１２０上に配置されている。保護層１２２は、Ｃ４Ｆ８不動態（パッシベーション）層、化学蒸着された酸化物もしくは窒化物、又は他の適当な材料を含むことができる。図２Ｃでは、個々のビア１４０の端面１４２を覆っている保護層１２２の一部が、端面１４２を再度露出させるため、除去されている。端面１４２を覆う保護層１２２の一部は、選択的に、例えば側壁面１４１に隣接する保護層１２２の部分を除去することなしに、除去することができる。例えば、異方性除去プロセスを、この材料を選択的に除去するために利用することができる。代表的な除去プロセスは、スペーサエッチ又は水平方向の材料を選択的に除去する他のエッチプロセスを含む。
【００１２】
図２Ｄでは、端子穴（端子開口）１１１が個々のビア１４０の端部に形成されている。一般的に、端子穴１１１は、側壁面１４１を覆う保護層１２２により果たされる保護機能のために、上方にあるビア１４０の形状に影響を及ぼすことなしに形成される。端子穴１１１はビア１４０とは異なる形状を有するものとすることができる。例えば、ビア１４０は概して円筒の形状を有するのに対し、端子穴１１１は概して球の形状を有することができる。また、端子穴１１１は、例えば異方性除去プロセスとは対照的な等方性除去プロセスを用いて、ビア１４０の幅を超えて横にも延在することができる。さらに、このような構造を形成するための代表的な技術は、参照することにより本明細書に組み込まれた「Micromachining of Buried Micro Channels in Silicon" (de Boer, et al., Journal of Micro Electromechanical Systems, Vol. 9, No. 1, March 2000)」と題する論文に含まれている。端子穴１１１の形成後、後述するように、ビア１４０内及びビア１４０間に延在する保護層１２２の一部が、ビア１４０及び端子穴１１１の双方に導電性材料を塗布する次のステップに先立ち、除去される。
【００１３】
図２Ｅは、追加の材料がその上に配置された後の半導体回路基板１２０を示す。例えば、図２Ｅに示すように、誘電体層１２５が、ビア１４０内及び端子穴１１１内のほか、基板材料１２１の第１の面１２３上にも配置されている。障壁層１２６が誘電体層１２５上に配置され、また、障壁層１２６上に任意選択でシード層１２７が配置されている。適当な誘電体材料には、テトラエトキシシラン、パリレン、窒化物、酸化物及び／又は他の適当な材料を含む。適当な障壁層材料は、タングステン、窒化チタン、タンタル、これらの材料の化合物及び／又は他の適当な材料を含む。いくつかの実施形態では、シード層１２７はビア１４０及び端子穴１１１の充填プロセスを容易にするように用いられる。他の実施形態では、同様の結果を得るために直接障壁上メッキプロセス（direct on barrier plating process）を用いることができる。
【００１４】
図２Ｆは、導電性材料１１２がビア１４０及び端子穴１１１に配置された後の半導体回路基板１２０を示す。導電性材料１１２は、ビア１４０及び端子穴１１１の双方を埋める一体型導電性構造体１１９を形成するためにボトムアップ堆積プロセス（bottom-up deposition process）又は他の適当なプロセスを用いて、ビア１４０及び端子穴１１１の双方に配置することができる。この単一ステップのプロセスは、ビア１４０に導電性材料１１２を形成する操作と端子穴１１１に導電性材料１１２を形成する操作との間に、半導体回路基板１２０を再配置することなしに行うことができる。また、この操作はビア１４０の端部に通気孔を形成する必要なしに行うことができ、さらにプロセス時間を短縮する。
【００１５】
ビア１４０及び端子穴１１１に導電性材料１１２を導入するための適当な技術は、パルス化学蒸着（pCVD）、イオン物理蒸着（iPVD）、原子層堆積（ALD）、エレクトログラフティング、ボトムアップＥＣＤめっき（bottom-up ECD plating）、及び無電解めっきを含むが、これに限定されない。適当な導電性材料は、銅、アルミニウム、タングステン、金及び／又はこれらの構成要素の合金を含む。特定の実施形態では、導電性材料１１２は電気銅からなるように選択され、これは無電解で処理された材料、及び半田と比べて高い純度を有する。例えば、前記導電性材料は、少なくとも９０％の銅、ある場合には９９％の銅とすることができる。
【００１６】
さらに他の特定の実施形態では、導電性材料１１２は半田を含まないものからなり、例えば半田を全く含まないか又は微量を超えない量の半田を含む。このような材料選択により、高い導電性及び／又は構造的特性を有する導電性構造体を得ることができると期待される。
【００１７】
さらに他の実施形態では、導電性材料１１２は、ビア１４０及び端子穴１１１内に配置される前に（少なくとも部分的に）先に形成することができる。例えば、導電性材料１１２は、ワイヤボンディングプロセスを用いてビア１４０内に挿入された、予め形成されたワイヤを含むものとすることができる。この場合、回路基板１２０の第２の面１２４から材料を除去するための後述のプロセスを、導電性材料１１２がビア１４０内に配置された後ではなくその前に行うことができる。
【００１８】
ビルドアップ技術（例えばめっき）を用いて導電性材料１１２がビア１４０及び端子穴１１１に導入されたとき、前記プロセスは、次に、端子穴１１１内の導電性材料１１２を露出させるために第２の面１２４から材料を除去することを含むものとすることができる。例えば、特定の実施形態では、回路基板材料１２１を、図２Ｆに示す破線Ｌまで（例えばバックグラインディング又は他の除去プロセスにおいて）除去することができる。
【００１９】
図２Ｇは、回路基板材料１２１が第２の面１２４から除去された後の単一のビア１４０を含む、図２Ｆに示す回路基板１２０の一部を示す。図２Ｇに示すように、回路基板材料１２１を除去することにより導電性材料１１２を露出させて、第１の端子１１０ａを形成することができる。結果として生じる第１の端子１１０ａは、ビア１４０に対応する幅Ｗ１より大きい幅Ｗ２を有することができる。その結果、第１の端子１１０ａは隣接する構造への接続のためのさらなる露出表面領域を含むことができる。次に、前記バックグラインディング操作の後に第２の面１２４を保護するために第２の面１２４上に不動態層１２８を配置することができる。
【００２０】
ビア１４０及び第１の端子１１０ａの寸法は、導電性の高いコンパクトな電気路を形成するために回路基板１２０の特性に合わせて選択することができる。例えば、当初８００μ厚の回路基板１２０について、ビア１４０が１００μ未満（例えば５０μ又は２５μ）の深さＤ１を有するように選択することができる。回路基板材料１２１の残りは、前記したように、バックグラインディングすることができる。幅Ｗ１は２０μ以下（例えば１０μ又は５μ）とすることができる。
【００２１】
図２Ｇに示す実施形態の特定の態様において、第１の端子１１０ａは、回路基板材料１２１の第２の面１２４とほぼ同一の平面にある露出導電面１１８を有することができる。その結果、ビア１４０内及び端子穴１１１内に結果として得られる導電性構造体１１９が、第１の面１２３から第２の面１２４へ回路基板材料１２１を貫通して延在する。他の実施態様では、例えば「バンプ」を形成するために第１の端子１１０ａの表面がさらに露出するように回路基板材料１２１をさらに除去することができる。例えば、図２Ｈは、第２の端子１１０ｂの周囲の領域において、回路基板１２０の第２の面１２４からさらに材料を除去することにより形成された第２の端子１１０ｂを示す。回路基板材料１２１は、ウエットエッチプロセス又はプラズマ・ドライエッチプロセスを用いて（ＳＦ６Ｏ２ケミストリを用いて）除去することができる。この領域内の誘電性材料１２５もまた除去することができる。このプロセスにより、ビア軸Ｖから水平方向へ外側に向かい、かつ第２の面１２４から先細状に軸方向に遠ざかる方向へ突き出る、外側に面する導電面１１３を作り出すことができる。その結果、外側に面する表面１１３により、隣接する素子との接続を確立するために利用可能である第２の端子１１０ｂの露出された表面積を（第２の端子１１０ｂの断面積と比較して）増大させることができる。他の実施形態では、外側に面する表面１１３は、電気的及び物理的な接続を確立するために、隣接する素子の構造体内に、又は隣接する素子の構造体に対して軸方向へ突き出す、又は延在することができる。
【００２２】
第２の端子１１０ｂは、ビア１４０を充填する導電性材料１１２に加えて他の導電性材料を含むものとすることができる。例えば、第２の端子１１０ｂは、露出面１１８に塗布されたフラッシュコーティング１１４を含むことができる。フラッシュコーティング１１４は、隣接する素子との電気的接続を容易にすることができる。特定の実施形態では、前記フラッシュコーティングはスズ、金、インジウム、又は他の適当な導電性材料を含むことができる。一般的に、フラッシュコーティング１１４はマスクの使用を必要としない無電解処理を利用して塗布することができる。
【００２３】
図２Ｉは、導電性充填材料１１２に加えて他の導電性材料をも含む代表的な第３の端子１１０ｃを示す。この特定の実施形態では、前記追加の導電性材料は半田球１１５を含むものとすることができる。半田球１１５は、導電性材料１１２の下側に面する露出面１１８のほかに、外側に面する表面１１３にも接することができる。この配設により、端子１１０ｃに、隣接する構造体に対する接続のための増大された表面積を付与することができる。半田球１１５は外側に面する表面１１３の周囲に延在するため、これに導電性材料１１２とのさらなる物理的及び電気的連続性を付与することができる。
【００２４】
図２Ｊは、積み重ねられた配設で第２のダイ１０１ｂに電気的に接続された第１のダイ１０１ａを含む半導体組立体１００の一部を概略的に示す。ダイ１０１ａ、１０１ｂは、導線１３１でボンドパッド１３２に接続された、埋設されたマイクロ電子要素１３０（例えばコンデンサ又はトランジスタ）を含むことができる。ボンドパッド１３２は、さらにビア１４０中の導電性構造体１１９に電気的に接続されている。第１のダイ１０１ａは、図２Ｇを参照して前述したものと構成上ほぼ同様である第１の端子１１０ａを含むことができる。第２のダイ１０１ｂは、図２Ｈを参照して前述したものと構成上ほぼ同様である第２の端子１１０ｂを含むことができる。２つのダイ１０１ａ、１０１ｂは、第１の端子１１０ａを第２の端子１１０ｂに接することによって接合することができる。１つの実施形態では、個々の第１の端子１１０ａの露出面１１８が、対応する個々の第２の端子１１０ｂの露出面１１８に接するようにすることができる。他の実施形態では、第１及び第２の端子１１０ａ、１１０ｂの一方又は双方が、他の端子に接するフラッシュコーティング１１４（図２Ｈ）を含むことができる。端子１１０ａ、１１０ｂは、対応する第１及び第２の端子１１０ａ、１１０ｂを相互に融合するための熱、圧力及び／又は他の形態のエネルギ（例えば超音波エネルギ）を用いて、互いに接続することができる。例えば、端子１１０ａ、１１０ｂは、端子の構成要素をリフローすることなしに（例えば加圧により、あるいは超音波エネルギと組み合わせた加圧により）付着させることができる。適当な代表的プロセスは、超音波、サーマルソニック及び／又はサーマルコンプレッションのプロセスを含む。１つの実施形態では、第２の端子１１０ｂは、第２のダイ１０１ｂの対応する第２の面１２４を超えて軸方向への突出し、第１のダイ１０１ａの対応する第１の端子１１０ａと係合するようにすることができる。場合によっては、付着プロセスが完了した後に端子１１０ａ、１１０ｂ間の隙間にダイ１０１ａ、１０１ｂ間に隙間１０５を残してもよい。隙間１０５は、例えば積み重ねられた構造体を封入するに先立ち、アンダーフィル材料又は他の適当な材料で埋めることができる。特定の実施形態では、完成した組立体は図１に示すものとほぼ同様の構成を有するものとすることができる。
【００２５】
図２Ｊでは、第１及び第２のダイ１０１ａ、１０１ｂは、第１の端子１１０ａの露出面１１８が第２の端子１１０ｂの露出面１１８に接するように積層されている。他の実施形態では、ダイ１０１ａ、１０１ｂの一方又は双方の相対的な向きを逆にすることができる。例えば、１つの実施形態では、両ダイ１０１ａ、１０１ｂを逆さにして（図３Ｊに示す向きと比較して）、第１のダイ１０１ａのボンドパッド１３２が第２のダイ１０１ｂの対応するボンドパッド１３２に接し、かつ各ダイ１０１ａ、１０１ｂの露出面１１８が外側に（例えば図２Ｊにおいて上側及び下側に）面するようにすることができる。
【００２６】
他の実施形態では、図２Ｋに示すように、第２のダイ１０１ｂの向きが図２Ｊに示す向きに対して逆向きであり、他方、第１のダイ１０１ａはその向きが維持されている。その結果、第１のダイ１０１ａの露出面１１８が第２のダイ１０１ｂのボンドパッド１３２に接している。この方向は、特定の実施形態において３つ以上のダイを積み重ねるために用いることができる。他の実施形態では、図２Ｊ〜図２Ｋを参照して前述した向きは、例えば前記組立体が３つ以上の積み重ねられたダイを含むとき、組み合わせることができる。例えば、前記第３のダイの端子の露出面が第２のダイ１０１ｂのボンドパッド１３２に接するようにして、第３のダイを図２Ｊに示す第２のダイ１０１ｂの頂面上に積み重ねることができる。
【００２７】
図１〜図２Ｋを参照して前述した実施形態のうちの少なくとも数例における１つの特徴は、ビア１４０を経る前記導電路を、ビア１４０の端部に端子１１０を形成するのと同時に形成することができることである。その結果として、ビア１４０内及び端子１１０における導電性構造体１１９の全部を全体的に一体型かつ均一なものとすることができる。特に、構造体１１９の全体内に材料の境界を形成することなく、同一の導電性材料がビア１４０と端子穴１１１とを埋めることができる。したがって、このプロセスは、ビアと対応するボンドパッドとの間に境界を有する従来の構造と比べると、より高い連続性を有する全体的な導電性構造体１１９を作り出すことができる。その結果として、これらの構造は、従来の構造と比べてより高い信頼性を持ち得る。
【００２８】
加えて、ビア１４０及び端子１１０は、典型的にはビアの端部にボンドパッド又はバンプを形成するために利用される、第２の面１２４にマスク／リソグラフィ・プロセスを用いることを要しないで、形成することができる。代わりに、前記構造は、所要時間がより短く、より安価な、蒸着及び選択的エッチプロセスを用いて形成することができる。これは、また、導電性構造体１１９の形成に必要な時間、及び、これによりビアが形成されるダイ又は他の製品のコストを低減することを可能にする。
【００２９】
前記したプロセスの実施形態のうちの少なくとも数例における他の特徴は、半導体回路基板１２０を、ビア１４０の充填操作及び端子１１０の形成操作の間に再配置する必要がないことである。代わりに、前記したように、両構造体は、同一の作業の一部として形成することができる。さらに、前記したように、ビア１４０は非扇形の全体に均一で、平坦で、円筒状の壁を形成するプロセスを用いて作ることができる。例えば、ビア１４０を作るために連続的な異方性エッチプロセスを用いることができる。その結果として、ビア１４０を形成するための所要時間を代替的なエッチプロセスを使用したビアよりも短くすることができ、また回路基板１２０において利用可能である制限された体積を、湾曲した及び／又は非一様な壁を作るプロセスよりもより効率的に利用することができる。
【００３０】
図３Ａ〜図３Ｆは、本開示のさらなる実施形態に従う形状を有する導電性端子を形成するための代表的なプロセスを示す。まず図３Ａを参照すると、前記したとほぼ同様のプロセスを用いてビア１４０が回路基板１２０に形成される。次に、端子穴３１１が、前記した概して球状以外の形状を形成するプロセスを用いて、ビア１４０の底部に形成される。例えば、回路基板材料１２１の結晶面に整列するようにして回路基板材料１２１を除去し、概して平坦な側壁を有する端子穴３１１を作るために、異方性エッチプロセスを用いることができる。このような穴を形成するための代表的なプロセスは、先に参照することにより組み込まれたde Boer et al. (March 2000)において議論されている。
【００３１】
図３Ｂでは、誘電体層１２５と、障壁層１２６と、任意選択的なシード層１２７とがビア１４０内及び端子穴３１１内に配置されている。次いで、ビア１４０と端子穴３１１とが、図２Ｆを参照して前述した任意のプロセスを用いて導電性材料１１２で満たされる。次に、露出面３１８を有する第１の端子３１０ａを形成するために、回路基板（基板）１２０の第２の面１２４から材料が除去される。
【００３２】
図３Ｃは、図２Ｈを参照して前述したものとほぼ同様の方法で回路基板材料１２１をさらに除去することにより形成された第２の端子３１０ｂを示す。したがって、第２の端子３１０ｂは、第２の面１２４を超えて突出する、外側に面する表面３１３を含むことができる。第２の端子３１０ｂは、追加の導電性材料、例えばフラッシュコーティング（図２Ｈを参照して前述した）又は半田球（図２Ｉを参照して前述した）を含むことができる。
【００３３】
図３Ｄは、本開示の別の実施形態に従って構成された第３の端子３１０ｃを示す。この実施形態では、端子穴３１１内のあらゆる導電性材料１１２の除去に先立って前記バックグラインディングプロセスが停止される。回路基板材料１２１は、図示の構造を形成するために、端子穴３１１内の導電性材料１１２の周りから選択的に除去される。例えば、回路基板１２０を、導電性材料１２１（及び場合により誘電体材料１２５と障壁層１２６）を選択的に除去するが、導電性材料１１２と任意選択的にシード層１２７とを除去しないエッチング液に触れさせることができる。この手筈により第３の端子３１０ｃを作ることができ、第３の端子３１０は、第２の面１２４を超え、かつ追加量まで突出し、かつ、隣接する構造体に回路基板１２０を接続するために第３の端子３１０ｃにおいて追加体積の導電性材料１１２を与える。
【００３４】
図３Ｅ及び図３Ｆは、本開示の別の実施形態に従って端子を形成するための別のプロセスを示す。図３Ｅに示すように、場合によっては、端子穴３１１とビア１４０との表面に塗布された導電性材料１１２に、例えば端子穴３１１内に空洞（ボイド）３１６が残ることがある。空洞は一般的にほとんどの半導体処理操作において好ましいことではないが、図３Ｅに示す空洞３１６は容易に対応しまた処理することができる。例えば、図３Ｆに示すように、露出面３１８を被覆しないように回路基板材料１２１が第２の面１２４から除去されると、空洞３１６もまた露出される。選択的に、空洞３１６はその後第２の導電性材料３１７で埋めることができる。例えば、空洞３１６はをフラッシュコーティングで埋める、又は部分的に埋めることができ、空洞３１６の形状及び追加の表面積は、前記被覆との強い物理的及び電気的接続を促進することができる。他の実施形態では、空洞３１６はそのままにしておくことができ、かつ隣接する（例えば、積み重ねられた）回路基板の対応する端子構造から導電性材料を受け入れるように用いることができる。例えば、空洞３１６は隣接する回路基板から半田球又は他の端子（例えば、図２Ｈ、図２Ｉにそれぞれ示す第２の端子１１０ｂ又は第３の端子１１０ｃ）を受け入れかつこれに接続することができる。
【００３５】
図４は、回路基板１２０にビア１４０を形成するための他の実施形態を示す。この実施形態では、保護層４２２が回路基板２０の第１の面１２３と、ビア１４０の側壁面１４１とに塗布されている。場合によっては、ビア１４０は、保護層４２２を端面１４２よりも側壁面１４１に容易に取り付けることができるようにする高いアスペクト比（例えば、比較的長い長さ及び／又は比較的狭い幅）を有する。結果として、端面１４２は保護材料４２２をほとんど又は全く受け取らない。この手筈により、端面１４２から保護層４２２を除去する必要をなくし、かつ代わりに保護層４２２を塗布した後に端子穴を直接に形成することができる。結果として、このプロセスの実施形態は、導電性端子の形成に必要な時間を低減するように期待され、かつ、これにより回路基板１２０からダイ又は他の最終製品を形成するためのコストを低減することができる。
【００３６】
図１〜図４を参照して前述した方法に従って複数の回路基板を結合することにより得られる任意の半導体パッケージは、より大きく及び／又はより複雑な数え切れないほどのシステムに組み込むことができ、その代表例であるシステム５００が図５に概略的に示されている。システム５００は、プロセッサ５５２と、メモリ５５４（例えばスタティックＲＡＭ、ダイナミックＲＡＭ、フラッシュメモリ及び／又は他のメモリ素子）、入出力装置５５６（例えばセンサ及び／又はトランスミッタ）、及び／又は他のサブシステム若しくは構成要素５５８とを含むことができる。図１〜図４を参照して前述した特徴のうちの任意の１つまたはこれらの組み合わせを有する半導体パッケージは、図５に示す素子のいずれかに含まれている。得られたシステム５００は、さまざまな計算、処理、保存、検出、撮像及び／又は他の機能のいずれかを実行することができる。したがって、代表的なシステム５００は、コンピュータ及び／又は他のデータ処理装置、例えばデスクトップコンピュータ、ラップトップコンピュータ、インターネット家電、携帯型装置（パームトップコンピュータ、ウェアラブルコンピュータ、携帯電話、パーソナルデジタルシステム、音楽プレーヤ、カメラ等）、マルチプロセッサシステム、プロセッサをベースとする又はプログラム可能な家庭用電化製品、ネットワークコンピュータ及びミニコンピュータを制限なしに含むことができる。他の代表的システム５００は単一のユニットに収容され、あるいは多数の相互接続したユニットによって（例えばコミュニケーションネットワークを介して）分配される。したがって、システム５００の構成要素は、ローカル及び／又は遠隔の記憶装置と、さまざまなコンピュータ読み取り可能媒体のいずれかとを含むことができる。
【００３７】
前記より、本開示の特定の実施形態は説明をするために記載されたものであるが、しかし前述のシステム及び方法が同様に他の実施形態を有することが理解されよう。例えば、前述した実施形態のあるものは２つ又は３つの積み重ねられたダイを有する半導体パッケージの状況において記載されているが、他の実施形態では、前記パッケージは他の数の積み重ねられたダイを含むことができる。場合によって、例えば回路基板が図１に示す最上位のダイを形成するときは、ビア１４０は回路基板を完全に貫通しては延在しない。そのような場合、ビア１４０はさらに熱目的のために、例えば熱導管又はヒートシンクとして動作するように用いられる。前述した同一のプロセスは前記ビア及び端子を形成するために用いることができるが、しかし前記端子は前記回路基板の第２の面で露出されない。このような回路基板は、また、平面的な（積み重ねられない）複数のダイのためにも使用することができる。他の実施形態では、前記端子は平面的な（積み重ねられない）ダイをプリント基板（ＰＣＢ）又は他の支持部材もしくは回路基板に接続するために露出させることができる。前述の接続された複数の構造体を形成し、かつ異なる半導体回路基板の対合する構造体を接続するための多くのプロセスは、ダイのレベル（例えば複数のダイを単一化した後）、ウエハレベル（例えば複数のダイを単一化する前）及び／又は他の処理段階で実施することができる。
【００３８】
特定の実施形態の状況で記載したある特徴は、他の実施形態では組み合わされ又は除外される。例えば、図４を参照して前述した側壁面の被覆のプロセスは、他の図のいずれかに示した導電性構造に関連して形成されたビアに適用することができる。端子穴全体の周囲から回路基板材料を除去するプロセスは、図３Ｃ及び図３Ｄに示すように、図２Ｅ又は図２Ｈに示す端子穴に適用することができる。さらに、ある実施形態に関連する特徴及び結果はこれらの実施形態の状況にて記載したが、他の実施形態もこのような特徴及び結果を示すことがあり、かつ、全ての実施形態がこのような特徴及び結果を必ずしも示す必要はない。したがって、本開示は、先に明示的に示されずあるいは記載されていない他の実施形態を含むことができる。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４】
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【図５】
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