(57)【特許請求の範囲】
【請求項１】
ｎ型ドリフト層、該ｎ型ドリフト層上に位置するｐ型層、および該ｐ型層上に位置するｎ型表層、を含むＧａＮ系積層体、に形成された半導体装置であって、
前記ＧａＮ系積層体に、前記ｎ型表層から前記ｐ型層を経て前記ｎ型ドリフト層に届く開口部が設けられ、
前記開口部に露出する前記ＧａＮ系積層体を覆うように位置する、チャネルを含む再成長層とを備え、
前記再成長層は電子走行層および電子供給層を含み、前記チャネルが前記電子走行層の前記電子供給層との界面に形成される二次元電子ガスであり、
前記ｐ型層の厚みが、前記電子走行層の厚みをｄとして、ｄ〜１０ｄの範囲にあり、かつ、前記（ｐ型層／ｎ型表層）界面から該ｎ型表層内へと、該ｐ型層におけるｐ型不純物濃度から濃度が減少するｐ型不純物傾斜層が設けられ、
前記ｐ型不純物傾斜層のｐ型不純物は、該ｐ型不純物濃度をｃｍ３当たりの不純物元素個数の対数値とし厚み方向の距離（μｍ）に対して表示して直線状であり、その勾配が３０ｎｍ／ｄｅｃａｄｅ〜３００ｎｍ／ｄｅｃａｄｅの範囲にあることを特徴とする、半導体装置。
【請求項２】
前記ｐ型不純物傾斜層は、前記（ｐ型層／ｎ型表層）界面から前記ｎ型表層内へと厚み０．５ｄ〜３．５ｄの範囲に形成されていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記電子走行層の厚みｄが、２０ｎｍ〜４００ｎｍの範囲にあることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記ｎ型表層におけるｎ型不純物濃度は、前記ｐ型層のｐ型不純物濃度を基準に、−２５％〜＋２５％の範囲内にあることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
ＧａＮ系積層体を用いた半導体装置の製造方法であって、
ｎ型ドリフト層と、該ｎ型ドリフト層上に位置するｐ型層と、該ｐ型層上にｎ型表層とを形成する工程と、
前記ｎ型表層から前記ｐ型層を経て前記ｎ型ドリフト層に届く開口部を設ける工程と、
前記開口部に電子走行層および電子供給層を形成する工程とを備え、
前記ｐ型層の形成工程において、前記電子走行層の厚みをｄとして、該ｐ型層の厚みをｄ〜１０ｄの範囲内のいずれかとし、
前記ｎ型表層の形成工程において、前記（ｐ型層／ｎ型表層）界面から該ｎ型表層内へと、該ｐ型層におけるｐ型不純物濃度から濃度が減少するｐ型不純物傾斜層を形成し、
前記ｐ型不純物傾斜層のｐ型不純物は、該ｐ型不純物濃度をｃｍ３当たりの不純物元素個数の対数値とし厚み方向の距離（μｍ）に対して表示して直線状に勾配を３０ｎｍ／ｄｅｃａｄｅ〜３００ｎｍ／ｄｅｃａｄｅの範囲となるようにすることを特徴とする、半導体装置の製造方法。
【請求項６】
前記ｎ型表層の形成工程では、前記ｎ型表層のｎ型不純物濃度を、前記ｐ型層のｐ型不純物濃度を基準に、−２５％〜＋２５％の範囲内にするようにドーピングして、前記ｐ型不純物傾斜層を、前記（ｐ型層／ｎ型表層）界面から前記ｎ型表層内へと厚み０．５ｄ〜３．５ｄの範囲に形成することを特徴とする、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ｎ型表層の形成工程では、前記ｐ型不純物傾斜層を形成するようにドーピングするか、または、前記ｐ型層内のｐ型不純物が該ｎ型表層に拡散するように、成長温度を１０３０℃〜１１００℃の範囲にして該ｎ型表層を成長することを特徴とする、請求項５または６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大電力のスイッチングに用いられる、オン抵抗が低く、耐圧性能に優れた、縦型の半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field  Effect  Transistor）は、バンドギャップが大きいことから、高耐圧、高温動作などの点で優れており、とくにＧａＮ系半導体を用いた縦型トランジスタは、大電力の制御用トランジスタとして注目されている。たとえばＧａＮ系半導体に開口部を設けて、その開口部の側面に二次元電子ガス（２ＤＥＧ：２  Dimensional  Electron  Gas）のチャネルを含む再成長層を設けることで、移動度を高めてオン抵抗を低くした縦型ＧａＮ系ＦＥＴの提案がなされている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２８６９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の縦型ＦＥＴにおいては、再成長層を設ける開口部の周囲にガードリングの作用を奏するｐ型ＧａＮ層を挿入する。このため、チャネルを形成する二次元電子ガスによる高い移動度を得ながら、ｎｐｎ構造となることから縦方向の耐圧性能を確保することができる。しかし、低いオン抵抗を確保する上で、必ずしも十分な構造となっていない。
【０００５】
本発明は、優れた縦方向耐圧を得た上で、安定して低いオン抵抗を確保することができる、半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、ｎ型ドリフト層、該ｎ型ドリフト層上に位置するｐ型層、および該ｐ型層上に位置するｎ型表層、を含むＧａＮ系積層体、に形成されている。この半導体装置では、ＧａＮ系積層体に、ｎ型表層からｐ型層を経てｎ型ドリフト層に届く開口部が設けられ、開口部に露出するＧａＮ系積層体を覆うように位置する、チャネルを含む再成長層とを備える。また、再成長層は電子走行層および電子供給層を含み、チャネルが電子走行層の電子供給層との界面に形成される二次元電子ガスである。そして、ｐ型層の厚みが、電子走行層の厚みをｄとして、ｄ〜１０ｄの範囲にあり、かつ、（ｐ型層／ｎ型表層）界面から該ｎ型表層内へと、該ｐ型層におけるｐ型不純物濃度から濃度が減少するｐ型不純物傾斜層が設けられ、ｐ型不純物傾斜層のｐ型不純物は、該ｐ型不純物濃度をｃｍ３当たりの不純物元素個数の対数値とし厚み方向の距離（μｍ）に対して表示して直線状であり、その勾配が３０ｎｍ／ｄｅｃａｄｅ〜３００ｎｍ／ｄｅｃａｄｅの範囲にあることを特徴とする。
【０００７】
上記の構成によれば、ｐ型層が厚みｄ〜１０ｄの範囲にあるので、十分な耐圧性能を確保しながら、チャネルの長さを抑えることができ、オン抵抗を低く抑えることができる。耐圧性能については、上記のｐ型不純物傾斜層は、耐圧性能の向上に寄与することができる。このため、ｐ型層単独でも耐圧性能を確保することができるが、耐圧性能について余裕代または安全代を得ることができる。また、ｐ型不純物傾斜層は、ｎ型表層内に入り込む形で形成されているので、オン抵抗の増大には直結しないか、またはオン抵抗にほとんど影響しない。また、オン抵抗を減少させるためにｐ型層を薄く設定した場合、ｎ型表層から電子走行層（通常、ｉＧａＮ層）を経由してｎ型ドリフト層へとリークが生じやすくなる。しかし、ｎ型表層にｐ型不純物傾斜層が入り込むため、ｎ型表層は、実質上、ｐ型層から後退した位置を占めることになり、またはｐ型層が実質上増大することになり、電子走行層へと迂回しながらのリークを抑制することができる。
ｐ型層の厚みについていえば、ｐ型層の厚みがｄ未満では、耐圧性能を確保できないし、また上記のリーク電流が増大する。しかし、ｐ型層の厚みが１０ｄを超えると、開口部斜面に沿うチャネルの長さが１０ｄを超えて大きくなり、オン抵抗の増大が無視できなくなる。本発明では、上記のように、ｐ型層の厚みを薄くしながら、それに起因する副作用を、ｐ型不純物傾斜層の配置によって解消することができる。所定の場合には、副作用はほとんどなく、ｐ型層の薄肉化による性能向上と、ｐ型不純物傾斜層による性能向上とをともに得ることができる。
なお、ｎ型表層において、少なくとも表面に近い厚み部分では、ｐ型不純物傾斜層の侵入がないことを前提とする。すなわち、ｐ型不純物傾斜層は、ｎ型表層の少なくとも表面に近い部分では、ｐ型不純物濃度はバックグラウンドレベルに低下しているものとする。
【０００８】
上記のＧａＮ系積層体は、ＧａＮの所定結晶面上にエピタキシャル成長されたものであるが、その下地のＧａＮは、ＧａＮ基板でも、または支持基体上のＧａＮ膜でもよい。さらに、ＧａＮ系積層体の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。その薄い下地のＧａＮ層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。
ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下）またはおもて面（上）に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。
【０００９】
ｐ型不純物傾斜層を、（ｐ型層／ｎ型表層）界面からｎ型表層内へと厚み０．５ｄ〜３．５ｄの範囲に形成することができる。これによって、耐圧性能の向上および上記のリーク電流の抑制に寄与することができる。しかも、オン抵抗にはほとんど影響しないようにできる。ｐ型不純物傾斜層の厚みが０．５ｄ未満では、耐圧性能およびリーク電流の改善は限定的であり、多くは期待できない。また３．５ｄを超えるとオン抵抗への影響が生じてくる。
【００１０】
ｐ型不純物傾斜層におけるｐ型不純物濃度勾配を、３０ｎｍ／ｄｅｃａｄｅ〜３００ｎｍ／ｄｅｃａｄｅの範囲とする。ｐ型不純物の濃度勾配が３０ｎｍ／ｄｅｃａｄｅ未満では、急峻な界面に近くなり、ごく薄い範囲に局所的な影響を及ぼすだけで、上記の耐圧性能の向上やリーク電流の抑制の作用は得にくい。また、勾配が３００ｎｍ／ｄｅｃａｄｅを超えると、ｐ型層の厚みが増大するのと大差なくなり、オン抵抗の増大をもたらすリスクが増大する。
なお、単位：ｎｍ／ｄｅｃａｄｅは、不純物濃度が１桁低減するのに必要な膜厚、である。
【００１１】
電子走行層の厚みｄを、２０ｎｍ〜４００ｎｍの範囲とすることができる。これによって、ｐ型層およびｐ型不純物傾斜層の配置によるリーク電流の抑制などの作用を得やすくなる。厚みが２０ｎｍ未満であれば電子走行層へのｐ型層からのＭｇ拡散の影響によりオン抵抗が増大し、厚みが４００ｎｍを超えればｎ型表層から電子走行層を経由してｎ型ドリフト層へとリークが生じやすくなる。
【００１２】
ｎ型表層のｎ型不純物濃度を、ｐ型層のｐ型不純物濃度を基準に、−２５％〜＋２５％の範囲内にあるようにできる。これによって、ｎ型表層におけるｎ型不純物濃度とｐ型層のｐ型不純物濃度とは、ほぼ同等となり、ｐ型不純物傾斜層は、上記界面からｎ型表層側では、不純物同士が相殺してほとんどキャリアがない層部分ができる。この結果、耐圧性能の向上、およびリーク電流の抑制、を両方ともに高めることができる。
【００１３】
本発明の半導体装置の製造方法は、ＧａＮ系積層体を用いる。この製造方法では、ｎ型ドリフト層と、該ｎ型ドリフト層上に位置するｐ型層と、該ｐ型層上にｎ型表層とを形成する工程と、ｎ型表層からｐ型層を経てｎ型ドリフト層に届く開口部を設ける工程と、開口部に電子走行層および電子供給層を形成する工程とを備える。また、ｐ型層の形成工程において、電子走行層の厚みをｄとして、該ｐ型層の厚みをｄ〜１０ｄの範囲内のいずれかとし、ｐ型層およびｎ型表層の形成工程において、（ｐ型層／ｎ型表層）界面から該ｎ型表層内へと、該ｐ型層におけるｐ型不純物濃度から濃度が減少するｐ型不純物傾斜層を形成し、ｐ型不純物傾斜層のｐ型不純物は、該ｐ型不純物濃度をｃｍ３当たりの不純物元素個数の対数値とし厚み方向の距離（μｍ）に対して表示して直線状に勾配を３０ｎｍ／ｄｅｃａｄｅ〜３００ｎｍ／ｄｅｃａｄｅの範囲となるようにすることを特徴とする。
【００１４】
上記の方法によれば、ｐ型層を薄くしてオン抵抗を低下させながら、ｎ型表層を形成するときｐ型層内のｐ型不純物をそのｎ型表層に誘導することで、ｐ型不純物傾斜層をｎ型表層内に簡単に形成することができる。この結果、オン抵抗が低く、耐圧性能および低リーク電流の特性に優れた半導体装置を容易に得ることができる。
【００１５】
ｐ型層およびｎ型表層の形成工程では、ｎ型表層のｎ型不純物濃度を、ｐ型層のｐ型不純物濃度を基準に、−２５％〜＋２５％の範囲内にするようにドーピングして、ｐ型不純物傾斜層を、（ｐ型層／ｎ型表層）界面からｎ型表層内へと厚み０．５ｄ〜３．５ｄの範囲に形成することができる。これによって、耐圧性能および低リーク電流性に優れた半導体装置を得ることができる。
【００１６】
ｎ型表層の形成工程では、ｐ型不純物傾斜層を形成するようにドーピングするか、または、ｐ型層内のｐ型不純物が該ｎ型表層に拡散するように、成長温度を１０３０℃〜１１００℃の範囲にして該ｎ型表層を成長することができる。これによって、既存の設備および成長方法を用いて、ｐ型不純物傾斜層付きＧａＮ系半導体層を含む半導体装置を容易に製造することができる。
【発明の効果】
【００１７】
本発明によれば、優れた縦方向耐圧を得た上で、安定して低いオン抵抗を確保できる半導体装置を得ることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１における縦型ＧａＮ系ＦＥＴを示し、図３のＩ−Ｉ線に沿う断面図である。
【図２】（ａ）は、図１の半導体装置の開口部側面における拡大図であり、（ｂ）はｐ型不純物傾斜層におけるｐ型不純物の厚み方向分布を示す図である。
【図３】図１の半導体装置が形成されているチップの平面図である。
【図４】図１の縦型ＧａＮ系ＦＥＴの製造方法を示し、（ａ）はＧａＮ基板上にｐ型不純物傾斜層を含むエピタキシャル積層体を形成した状態、（ｂ）は開口部を設けた状態、（ｃ）は開口部に再成長層を成長した状態、を示す図である。
【図５】ＲＩＥによって開口部を設ける段階を示し、（ａ）はレジストパターンを配置した状態、（ｂ）はイオンを照射しながら開口を掘り下げてゆく状態、を示す図である。
【図６】再成長層の成長における温度−時間パターンを示す図である。
【図７】（ａ）は、再成長層上に絶縁膜を成長させた状態、（ｂ）はソース電極、ドレイン電極およびゲート電極を設けた状態、を示す図である。
【図８】実施例において製造した半導体装置におけるｐ型不純物傾斜層の厚み方向濃度分布を示す図である。
【発明を実施するための形態】
【００１９】
図１は、本発明の実施の形態における半導体装置１０を示す断面図である。この半導体装置１０では、（ＧａＮ系基板１／バッファ層２／ｎ−型ドリフト層４／ｐ型バリア層６／ｎ＋型コンタクト層８）によって構成されるＧａＮ系半導体層の表面からｎ型ドリフト層４に届く開口部２８が設けられている。なお、コンタクト層８は、電極を配置することを重視する場合の表層８の別名であり、積層体の表層ということを重視してキャップ層とも呼ぶ。ｐ型バリア層６は、電子に対するバリア層であることを重視する場合のｐ型層６の別名である。
開口部２８に露出する上記ＧａＮ系半導体層を覆うように、電子走行層２２および電子供給層２６を含む再成長層２７が形成されている。再成長層２７上には絶縁膜９を介在させてゲート電極Ｇが形成される。ＧａＮ系半導体層上に、電子走行層２２および電子供給層２６に接してソース電極Ｓが形成され、このソース電極Ｓと対面するように、当該ソース電極Ｓと、ｎ−型ドリフト層４等を挟んで、ドレイン電極Ｄが設けられている。電子走行層２２と電子供給層２６との界面に、二次元電子ガス（２ＤＥＧ：２ Dimensional  Electron  Gas）が形成され、この２ＤＥＧが、ソース電極とドレイン電極との間の縦方向電流のチャネルを構成する。
本実施の形態の半導体装置１０のポイントは、（１）ｐ型バリア層４の厚みが、電子走行層２２の厚みをｄとしてｄ〜１０ｄの範囲にあり、かつ、（２）（ｐ型バリア層６／ｎ型コンタクト層８）界面から該ｎ型コンタクト層８内へと、該ｐ型バリア層６におけるｐ型不純物濃度から濃度が減少するｐ型不純物傾斜層７が形成されている点にある。
【００２０】
図２は、図１に示す半導体装置１０における、開口部２８側面における、再成長層２７および（ｎ−ドリフト層／ｐ型バリア層６／ｎ＋型コンタクト層８）のの拡大図である。図２（ａ）は断面図であり、図２（ｂ）は、厚さ方向のｐ型不純物濃度分布を示す図である。図２（ａ）において、電子走行層２２の厚みはｄである。上述のように、電子走行層２２の厚みｄを基準にして、ｐ型バリア層６の厚みはｄ〜１０ｄの範囲内にあるようにするのがよい。また、ｐ型不純物傾斜層７の厚みは、０．５ｄ〜３．５ｄの範囲内にあるようにするのがよい。
図２（ｂ）を参照して、ｐ型不純物傾斜層７の厚みは、ｐ型バリア層６をｐ型化している主要なｐ型不純物の種類、たとえばＭｇに着目して、（ｐ型バリア層６／ｎ＋コンタクト層８）境界から、ｎ＋型コンタクト層８におけるＭｇのバックグランド濃度に至る間の厚みと定義される。たとえば、（ｐ型バリア層６／ｎ＋コンタクト層８）境界における上記Ｍｇ濃度は、ｐ型バリア層６におけるＭｇ濃度に一致して、５Ｅ＋１８（ａｔｏｍｓ・ｃｍ−３）程度である。また、ｎ＋型コンタクト層８におけるＭｇのバックグランド濃度は、たとえば１Ｅ＋１６（／ｃｍ−３）程度である。ｐ型不純物傾斜層７のＭｇ濃度がｎ＋型コンタクト層８におけるＭｇのバックグランド濃度と交差する面（点）と、（ｐ型バリア層６／ｎ＋コンタクト層８）境界面との間の厚みが、当該ｐ型不純物傾斜層７の厚みである。
【００２１】
上記の薄いｐ型バリア層６およびｐ型不純物傾斜層７を配置することによって、次の作用を得ることができる。
（Ｅ１）ｐ型バリア層６が厚みｄ〜１０ｄの範囲にあるので、十分な耐圧性能を確保しながら、チャネルの長さを１０ｄ以下に抑えることができ、オン抵抗を低く抑えることができる。
（Ｅ２）上記のｐ型不純物傾斜層７は、ｐ型バリア層６を単独配置するよりも、耐圧性能を向上させることができる。このため、ｐ型層単独でも耐圧性能を確保することができるが、耐圧性能について余裕代または安全代を得ることができる。また、ｐ型不純物傾斜層は、ｎ型表層内に入り込む形で形成されているので、オン抵抗の増大には直結しないか、またはオン抵抗にほとんど影響しない。
（Ｅ３）とくにオン抵抗を減少させるためにｐ型バリア層６を薄く設定した場合、ｎ＋型コンタクト層８から電子走行層（通常、ｉＧａＮ層）２２を経由してｎ型ドリフト層４へとリークが生じやすくなる。しかし、ｎ＋型コンタクト層８にｐ型不純物傾斜層７が入り込むため、ｎ＋型コンタクト層８は、実質上、ｐ型バリア層６から後退した位置（表面側へと後退して薄くされた形状）を占めることになり、またはｐ型バリア層６が実質上増大することになり、電子走行層２２へと迂回しながらのリークを抑制することができる。ｐ型不純物傾斜層７がそのようなリーク電流経路に対して抵抗的に作用する。
要は、上記のｐ型不純物傾斜層７は、ｐ型層を薄くすることで（Ｅ１）オン抵抗の減少を得ながら、（Ｅ２）耐圧性能の向上および（Ｅ３）リーク電流の抑制、する作用を向上させる。
なお、ｎ型コンタクト層８において、少なくとも表面に近い厚み部分では、ｐ型不純物傾斜層７の侵入がないことを前提とする。すなわち、ｐ型不純物傾斜層７は、ｎ＋型コンタクト層８の少なくとも表面に近い部分では、ｐ型不純物濃度はバックグラウンドレベルに低下しているものとする。
【００２２】
図３は、この半導体装置が形成されているチップの平面図であり、図１の断面図が全体のなかでどの部分に位置するかを示している。図３に示すように、開口部２８およびゲート電極Ｇを六角形とし、ゲート配線１２を避けながら、その周囲をほぼソース電極Ｓで覆って、細密充填(ハニカム構造)とすることにより単位面積当たりのゲート電極周囲長を長く取れる、すなわちオン抵抗を下げることができる。電流は、ソース電極Ｓ→再成長層２７内のチャネル→ｎ型ドリフト層４→ドレイン電極Ｄ、の経路で流れる。ソース電極Ｓおよびその配線と、ゲート電極Ｇ、ゲート配線１２およびゲートパッド１３から構成されるゲート構成体とが、相互に干渉しないために、ソース配線は、図示しない層間絶縁膜上に設けられる。層間絶縁膜にはビアホールが設けられ、プラグ導電部を含むソース電極Ｓは、層間絶縁膜上のソース導電層（図示せず）と導電接続される。このような構造によって、ソース電極Ｓを含むソース構成体は、大電力用の素子に好適な、低い電気抵抗および高い移動度、を持つことができる。
上記の六角形のハニカム構造は、畝状にして、畝状の開口部を密に配置することでも、上記の面積当たりの開口部周囲長を大きくでき、この結果、電流密度を向上させることができる。
【００２３】
次に、本実施の形態における半導体装置１０の製造方法を説明する。まず、図４（ａ）に示すように、上記の意味のＧａＮ基板１の上に、ｎ型ＧａＮドリフト層４／ｐ型ＧａＮ層６／ｎ型ＧａＮコンタクト層８、のＧａＮ系積層体をエピタキシャル成長する。ＧａＮ基板１とｎ型ＧａＮドリフト層４との間にＧａＮ系バッファ層を挿入してもよい。
上記の層の形成は、例えば、ＭＯＣＶＤ（有機金属化学気相成長）法を用いる。またはＭＯＣＶＤ法でなくＭＢＥ(分子線エピタキシャル)法を用いてもよい。これにより結晶性の良好なＧａＮ系半導体層を形成できる。ＧａＮ基板１の形成において、導電性基板上に窒化ガリウム膜をＭＯＣＶＤ法によって成長させる場合、ガリウム原料として、トリメチルガリウムを用いる。窒素原料としては高純度アンモニアを用いる。キャリアガスとしては純化した水素を用いる。高純度アンモニアの純度は９９．９９９％以上、純化水素の純度は９９．９９９９９５％以上である。ｎ型ドーパントのＳｉ原料には水素ベースのシランを用い、ｐ型ドーパントのＭｇ原料にはシクロペンタジエニルマグネシウムを用いる。基板には直径２インチの導電性窒化ガリウム基板を用いる。まず、１０３０℃、１００Ｔｏｒｒで、アンモニアおよび水素の雰囲気中で、基板クリーニングを実施する。その後、１０５０℃に昇温して、２００Ｔｏｒｒ、Ｖ／ＩＩＩ比＝１５００で窒化ガリウム層を成長させる。
【００２４】
上記のＧａＮ基板１上に、ｎ型ＧａＮ層４／ｐ型ＧａＮ層６／ｎ型ＧａＮ層８、の順に成長する。（ｐ型ＧａＮ層６／ｎ型ＧａＮ層８）界面からｎ＋型ＧａＮ層８内へとｐ型不純物傾斜層７を形成する方法は次のとおりである。
（Ｓ１）ｐ型ＧａＮ層６の成長からｎ＋ＧａＮ層８への成長へと切り替える際に、ｎ＋ＧａＮ層８の成長における初期の温度を上昇させ、ｐ型ＧａＮ層６からｎ＋型ＧａＮ層８へのｐ型不純物たとえばＭｇの拡散を促進させる。
（Ｓ２）ｎ＋型ＧａＮ層８の成長途中、ｐ型ドーパント、たとえばＭｇの原料であるシクロペンタジエニルマグネシウムの導入量を、ｎ＋型ＧａＮ層８の成長の初期の短期間は、ｐ型バリア層６と同等にして、そのあと傾斜的に減少させる。
ｐ型不純物傾斜層７のｐ型不純物の濃度勾配は、３０ｎｍ／ｄｅｃａｄｅ〜３００ｎｍ／ｄｅｃａｄｅ、とするのがよい。ｐ型不純物の濃度勾配が３００ｎｍ／ｄｅｃａｄｅを超えると、ｐ型層の厚みが増大するのと大差なくなり、オン抵抗の増大をもたらすリスクが増大する。また濃度勾配が、３０ｎｍ／ｄｅｃａｄｅ未満であれば、ごく薄い範囲に局所的な影響を及ぼすだけで、上記の耐圧性能の向上やリーク電流の抑制の作用は得にくい。
【００２５】
次に、図４（ｂ）に示すように、開口部２８をエッチングによって形成する。この開口部２８のエッチングは、図５（ａ）および（ｂ）に示すように、エピタキシャル層４，６，８の表面にレジストパターンＭ１を形成した後、ＲＩＥ(Reactive  Ion  Etching)によって、レジストパターンＭ１をエッチングして後退させながら開口部２８を設ける。ついで、レジストパターンＭ１を除去し、ウエハを洗浄した後、当該ウエハをＭＯＣＶＤ装置に導入して、図４（ｃ）に示すように、アンドープＧａＮからなる電子走行層２２、およびアンドープＡｌＧａＮからなる電子供給層２６を含む再成長層２７を成長する。このアンドープＧａＮ層２２およびＡｌＧａＮ層２６の成長においては、（ＮＨ３＋Ｈ２）雰囲気において熱クリーニングを行い、引き続き（ＮＨ３＋Ｈ２）を導入しつつ有機金属原料を供給する。ＧａＮ層２２およびＡｌＧａＮ層２６の成長における温度−時間パターンを、図６に示す。
次いで、上記ウエハをＭＯＣＶＤ装置から取り出し、図７（ａ）に示すように、絶縁膜９を成長させる。その後、再びフォトリソグラフィとイオンビーム蒸着法を用いて、図７（ｂ）に示すように、ソース電極Ｓをエピタキシャル層表面に、ドレイン電極ＤをＧａＮ系基板１の裏面に形成する。さらにゲート電極Ｇを開口部２８の側面に形成する。
【実施例】
【００２６】
上記の実施の形態に説明した製造方法に基づいて、図７（ｂ）に示す半導体装置１０を製造して、ｐ型バリア層６からｎ＋型コンタクト層８内へと形成されたｐ型不純物傾斜層７の存在（厚みおよび濃度傾斜）を検証した。半導体装置１０における、ｐ型不純物傾斜層７以外の各部は次のとおりである。ｐ型ＧａＮバリア層６のｐ型不純物には、Ｍｇを用いた。ｐ型不純物傾斜層７の形成には、上述の（Ｓ１）の方法に基づき、ｎ＋型キャップ層８の形成の初期の温度を１０５０℃に上げて、Ｍｇの当該ｎ＋型キャップ層８への拡散を促進した。
ｎ型ＧａＮドリフト層４：厚み５μｍ、Ｓｉ濃度１Ｅ１６ｃｍ−３
ｐ型ＧａＮバリア層６：厚み０．５μｍ、Ｍｇ濃度１Ｅ１８ｃｍ−３
ｎ＋型ＧａＮコンタクト層８：厚み０．２μｍ、Ｓｉ濃度１Ｅ１８ｃｍ−３
電子走行層（アンドープＧａＮ）２２：厚み０．１μｍ
電子供給層（アンドープＡｌＧａＮ層）２６：厚み０．０２μｍ、Ａｌ組成２５％
図６を参照して、アンドープＧａＮ層２２の成長では、９５０℃において２４０秒ほどの成長時間をとって厚み０．１μｍとした。また、アンドープＡｌＧａＮ層２６の成長では、１０８０℃にて１００秒間ほど成長時間をとって厚み０．０２μとした。アンドープＡｌＧａＮ層２６を成長させた後、有機金属原料の供給を停止して、窒素雰囲気で降温した。
その後、試験体である半導体装置１０について、ｎ＋キャップ層８の表面から深さ方向にエッチングしながら、ＳＩＭＳ (Secondary  Ion-microprobe  Mass  Spectrometry)によって、Ｍｇの深さ方向濃度分布を測定した。
【００２７】
図８は、ＳＩＭＳによって測定したＭｇの深さ方向濃度分布を示す図である。Ｍｇ傾斜層７は、厚み０．２２μｍに形成されている。電子走行層２２の厚み０．１μｍ（＝ｄ）なので、ｐ型不純物傾斜層７は２．２ｄの厚みである。またｐ型バリア層６は、厚み０．５μｍであり、５ｄの厚みである。この薄肉化されたｐ型層６およびＭｇ傾斜層７によって、上述のように、（Ｅ１）オン抵抗の減少を得ながら、（Ｅ２）耐圧性能の向上および（Ｅ３）リーク電流の抑制、する作用を向上させることができる。
【００２８】
上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【００２９】
本発明によれば、優れた縦方向耐圧を得た上で、安定して低いオン抵抗を確保できる半導体装置を得ることができる。このため大電流をほとんど損失なしに制御することが可能になる。
【符号の説明】
【００３０】
１
ＧａＮ基板、２ バッファ層、４ ｎ型ＧａＮドリフト層、５  開口部、６ ｐ型ＧａＮ層、７  ｐ型不純物傾斜層、８ ｎ型ＧａＮ表層、９  絶縁膜、１０  縦型ＧａＮＦＥＴ、１２  ゲート配線、１３  ゲートパッド、２２
ＧａＮ電子走行層、２６  ＡｌＧａＮ電子供給層、２７  再成長層、２８  開口部、Ｍ１  レジストパターン、Ｄ  ドレイン電極、Ｇ  ゲート電極、Ｓ  ソース電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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