(57)【特許請求の範囲】
【請求項１】
コンタクトプログラム方式のマスクＲＯＭであって、
複数のワード線と、複数のビット線と、前記複数のワード線の各々と前記複数のビット線の各々との交差部に設けられる一つのメモリトランジスタと、を有するメモリ部と、
前記複数のワード線の各々を駆動するワード線ドライバを有するロウブロックと、
前記複数のビット線の各々を経由してデータを読み出すためのカラムブロックと、
前記メモリ部と前記カラムブロックとの間に設けられ、前記メモリ部と前記カラムブロックとを電気的に接続するための、多層配線構造を有する層変換部と、
を含み、
前記メモリ部の前記ビット線は、第ｊ層（ｊは２以上の自然数）の配線で構成され、
前記カラムブロックのビット線は、第ｋ層（ｋは、１≦ｋ＜ｊを満足する自然数）の配線で構成され、かつ、
前記メモリ部において、前記第ｊ層の配線と第（ｊ−１）層の配線との間に設けられる層間絶縁膜が、前記データを記憶するためのプログラム層として使用され、
前記層変換部は、
前記第ｊ層の配線で構成される前記メモリ部のビット線と、前記第ｋ層の配線で構成される前記カラムブロックのビット線との間に、前記メモリ部と前記カラムブロックとに平面視で重ならないように設けられるｍ層（ｍ＝ｊ−ｋ）の層間絶縁膜と、
前記ｍ層の層間絶縁膜の各層に形成されているビアホールに埋め込まれたビアプラグであって、前記メモリ部のビット線と前記カラムブロックのビット線とを電気的に接続するためのビアプラグと、
を有し、
設計変更によりパラメータｊが変更された場合に、パラメータｋは非変更であり、
前記メモリ部に隣接して、低レベル電源電圧あるいは高レベル電源電圧を供給するための電源配線が配置され、かつ、
前記カラムブロックのビット線および前記ロウブロックのワード線は、前記電源配線よりも上層の配線により構成され、
前記層変換部の前記多層配線構造の最も低層の配線は、前記電源配線よりも高層の配線であり、当該層変換部は、前記電源配線の配置領域に設けられる、ことを特徴とするマスクＲＯＭ。
【請求項２】
コンタクトプログラム方式のマスクＲＯＭであって、
複数のワード線と、複数のビット線と、前記複数のワード線の各々と前記複数のビット線の各々との交差部に設けられる一つのメモリトランジスタと、を有するメモリ部と、
前記複数のワード線の各々を駆動するワード線ドライバを有するロウブロックと、
前記複数のビット線の各々を経由してデータを読み出すためのカラムブロックと、
前記メモリ部と前記ロウブロックとの間に設けられ、前記メモリ部と前記ロウブロックとを電気的に接続するための、多層配線構造を有する層変換部と、
を含み、
前記メモリ部の前記ワード線は少なくとも１層の導電性材料層で構成され、かつ、前記少なくとも１層の導電性材料層には、第（ｊ＋１）層の配線が含まれ、かつ、
前記ロウブロックのワード線は、第ｐ層（ｐは、１≦ｐ＜ｊを満足する自然数）の配線で構成され、
前記層変換部は、
前記第（ｊ＋１）層の配線で構成される前記メモリ部のワード線と、前記第ｐ層の配線で構成される前記ロウブロックのワード線との間に、前記メモリ部と前記ロウブロックとに平面視で重ならないように設けられるｑ層（ｑ＝ｊ＋１−ｐ）の層間絶縁膜と、
前記ｑ層の層間絶縁膜の各層に形成されているビアホールに埋め込まれたビアプラグであって、前記メモリ部のワード線と前記ロウブロックのワード線とを電気的に接続するためのビアプラグと、
を有し、
設計変更によりパラメータｊが変更された場合に、パラメータｐは非変更であり、
前記メモリ部に隣接して、低レベル電源電圧あるいは高レベル電源電圧を供給するための電源配線が配置され、かつ、
前記カラムブロックのビット線および前記ロウブロックのワード線は、前記電源配線よりも上層の配線により構成され、
前記層変換部の前記多層配線構造の最も低層の配線は、前記電源配線よりも高層の配線であり、当該層変換部は、前記電源配線の配置領域に設けられる、ことを特徴とするマスクＲＯＭ。
【請求項３】
請求項２記載のマスクＲＯＭであって、
前記メモリ部のワード線を構成する前記少なくとも一つの導電性材料層には、前記第（ｊ＋１）層の配線と、前記第（ｊ＋１）層の配線よりも低層であるポリシリコン層と、が含まれ、
前記メモリ部のワード線を構成する前記第（ｊ＋１）層の配線は、前記メモリ部のワード線を構成する前記ポリシリコン層を裏打ちするための裏打ち配線である、ことを特徴とするマスクＲＯＭ。
【請求項４】
請求項１〜請求項３のいずれかに記載のマスクＲＯＭであって、
前記電源配線に接続される電源供給用の拡散層と、
前記電源供給用の拡散層の裏打ち配線と、をさらに有し、
前記電源供給用の拡散層の裏打ち配線は、前記電源配線よりも上層であり、かつ、前記メモリ部のビット線よりも低層である、少なくとも１層の配線層によって構成されることを特徴とするマスクＲＯＭ。
【請求項５】
請求項１又は請求項２記載のマスクＲＯＭの製造方法であって、
前記層変換部の構造を層変換部用のＩＰセルとして、前記パラメータｊの値に対応させて自動レイアウト装置のセルライブラリに登録しておき、また、前記データを記憶するための前記プログラム層となる前記層間絶縁膜に形成されるビアホール用データを除く前記メモリ部の構造をメモリ部用のＩＰセルとして、前記パラメータｊの値に対応させて前記自動レイアウト装置のセルライブラリに登録しておき、
前記パラメータｊの値が決定されると、前記マスクＲＯＭに書き込むデータの確定を待たずに、前記プログラム層として使用される前記層間絶縁膜よりも下側の基本構造が形成されたベースウエハを作成し、
前記マスクＲＯＭに書き込むデータが決定されると、前記決定されたパラメータｊの値に対応する前記層変換部用のＩＰセルならびに前記メモリ部用のＩＰセルを用いて、完成ウエハのレイアウト設計を完了させ、
前記完了したレイアウト設計に基づき、前記ベースウエハをさらに加工して、前記データが書き込まれたウエハを完成させる、
ことを特徴とするマスクＲＯＭの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンタクトプログラム方式のマスクＲＯＭ、およびマスクＲＯＭの製造方法に関する。
【背景技術】
【０００２】
マスクＲＯＭは、マスクの切り換えによってデータの書き込みを行う不揮発性半導体記憶装置である。マスクＲＯＭにおけるデータの書き込み方式の一つとして、コンタクトプログラム方式（ホールプログラム方式と呼ばれることもある）がある。コンタクトプログラム方式は、メモリトランジスタのドレインとビット線との接続の有無（絶縁膜にコンタクトホールやビアホールを形成するか否か）によって、データをプログラムする方式である。データのプログラムを行うための絶縁膜は、プログラム層と呼ばれる。
【０００３】
マスクＲＯＭの製造メーカは、ユーザから書き込みデータを入手してから、製品を供給するまでの時間（ＴＡＴ：Turn Around Time）を短くすること（短ＴＡＴ）が厳しく求められる。近年の半導体集積回路（ＩＣ）では、多層配線構造が採用されている。書き込みデータの入手前に、プログラム層よりも下側の多層配線構造を製造しておくことができれば、短ＴＡＴを実現する上で有利である。
【０００４】
この場合、多層配線構造のうち、できるだけ上層の層間絶縁膜をプログラム層とすることが望ましい。低層の層間絶縁膜をプログラム層とした場合、書き込むべきデータが確定した後のウエハ製造工程が長くなるからである。
【０００５】
多層配線構造を採用したマスクＲＯＭにおいて、プログラム層として、できるだけ上層の層間絶縁間膜を使用する技術は、例えば、特許文献１および特許文献２に記載されている。
【特許文献１】特開２００４−１５３００３号公報
【特許文献２】特開２００３−３３８５６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の発明者の検討によって、以下の課題が明らかとなった。
【０００７】
（１）周辺回路における製造不良の低減の必要性
マスクＲＯＭにおけるメモリ部（メモリセル部）において多層配線構造が採用されれば、メモリ部（メモリセル部）に隣接して配置されるカラムブロック（周辺回路の一つ）も、同様に多層配線構造を用いて製造する必要が生じる。半導体集積回路装置（ＩＣ）の微細化ならびに多層化が進展すると、ウエハの製造工程において不良が発生する可能性が高くなる。したがって、メモリ部（メモリセル部）のみならず、カラムブロックにおいても、製造工程における不良が発生する可能性が高まる。
【０００８】
マスクＲＯＭの製造過程において、プログラム層のプログラム工程、ならびにプログラム層よりも上層の層構造を製造する工程において不良（ロットアウト）が発生すると、ウエハ製造を最初からやり直すことが必要となる。この場合、製品の納期が大幅に遅れるため、このような事態は生じさせてはならない。
【０００９】
周辺回路における製造時の不良の確率を低減できれば、上述のような最悪の事態が生じる確率が減り、結果的に、ＴＡＴを短くすることができる。従来のマスクＲＯＭ技術では、メモリ部（メモリセル部）における多層配線構造については検討されているが、多層配線構造を用いて製造される周辺回路における、製造時の不良低減については、何ら検討されていない。
【００１０】
（２）プログラム層の変更に伴う周辺回路のレイアウト変更
マスクＲＯＭ製品の多様化が進展している。何層目の層間絶縁膜をプログラム層とするかは製品毎に異なる。よって、プログラム層は頻繁に変更される。プログラム層が変更されれば、メモリ部（メモリセル部）における多層配線構造を変更する必要があり、これに伴い、カラムブロック（周辺回路）の多層配線構造も変更する必要がある。
【００１１】
周辺回路における層数が増えれば、その層数に対応させて、適用される周辺回路の設計ルールを変更する必要がある。よって、プログラム層のレイヤ変更に伴い、カラムブロック（周辺回路）のレイアウトもその都度、設計し直す必要がある。また、カラムブロック（周辺回路）における層数が増えれば、製造時の不良が生じ易くなるため、新たに設計されたカラムブロック（周辺回路）のレイアウトの信頼性を、慎重に検証する必要がある。カラムブロック（周辺回路）の設計変更や信頼性の検証作業は、ＴＡＴの長期化させる原因となる。
【００１２】
（３）ワード線の低抵抗化（裏打ち配線の採用）に伴う問題
メモリトランジスタ（セルトランジスタ）のゲートは、例えばポリシリコン層で形成されている。ワード線は、メモリトランジスタのゲートに接続される。よって、ワード線は、基本的にはポリシリコン層で形成することができる。しかし、マスクＲＯＭの大規模化に伴い、ワード線長が長くなり、これに伴って駆動遅延が問題となる。駆動遅延を低減するためには、ポリシリコン配線に、より低抵抗の導電性材料（つまり金属）からなる裏打ち配線を、例えば所定間隔で接続するのが有効である。これにより、ワード線全体の抵抗値を低減することができる。
【００１３】
しかし、ワード線を構成するポリシリコン層の裏打ち配線を設けると、ワード線を構成する導電性材料層として、ポリシリコン層と、ポリシリコン層よりも上層の金属配線層の２つの層が必要となり、メモリ部（メモリセル部）における層数が増大する。また、複数のワード線の各々を高密度に配線する必要があることから、裏打ち配線も高密度に配置する必要が生じ、このことが、メモリ部（メモリセル部）におけるレイアウト設計を困難にする。
【００１４】
また、メモリ部（メモリセル部）における層数が増大すれば、これに対応させて、ロウブロック(周辺回路の一つ)の多層配線構造を変更する必要が生じる。プログラム層のレイヤが変更されれば、ワード線を構成する裏打ち配線のレイヤも変更される。よって、プログラム層のレイヤ変更に伴い、ロウブロック（周辺回路）のレイアウトもその都度、設計し直す必要がある。また、ロウブロック（周辺回路）の層数が増えれば、製造時の不良が生じ易くなるため、新たに設計されたロウブロック（周辺回路）のレイアウトの信頼性を、慎重に検証する必要がある。ロウブロック（周辺回路）の設計変更や信頼性の検証作業は、ＴＡＴを長期化させる原因となる。
【００１５】
（４）自動レイアウト設計の利用の問題
ＴＡＴを短縮するためには、自動レイアウト設計装置を効果的に利用するのが望ましい。しかし、マスクＲＯＭ製品の多様化に伴って、頻繁にプログラム層のレイヤが変更される。また、周辺回路（カラムブロックやロウブロック等）の層数やレイアウト設計も頻繁に変更される。したがって、自動レイアウト設計を効果的に利用することが困難である。
【００１６】
本発明はこのような考察に基づいてなされたものである。本発明の幾つかの態様によれば、例えば、できるだけ上層の層間絶縁膜をプログラム層とすることができ、プログラム層のレイヤを自在に変更でき、しかも、周辺回路のレイアウト設計等を変更する必要がなく、短期間で製品の納入が可能であり、かつ、歩留りが高いマスクＲＯＭが実現される。また、自動レイアウト設計の手法を効果的に利用してＴＡＴを短縮可能な、多層配線構造のマスクＲＯＭの製造方法を実現することができる。
【課題を解決するための手段】
【００１７】
（１）本発明のコンタクトプログラム方式のマスクＲＯＭの一態様では、複数のワード線と、複数のビット線と、前記複数のワード線の各々と前記複数のビット線の各々との交差部に設けられる一つのメモリトランジスタと、を有するメモリ部と、前記複数のワード線の各々を駆動するワード線ドライバを有するロウブロックと、前記複数のビット線の各々を経由してデータを読み出すためのカラムブロックと、前記メモリ部と、前記ロウブロックおよびカラムブロックの少なくとも一方とを電気的に接続するための、多層配線構造を有する層変換部と、を含む。
【００１８】
層変換部は、レイヤが異なる配線層間を接続する多層配線構造体である。例えば、メモリ部（メモリセル部）と周辺回路との間に層変換部を設けられる。例えば４層目の配線から２層目の配線への配線層変換が行われるとすると、周辺回路における、メモリ部（メモリセル部）に接続される配線は、２層目の配線とすることができる。次に、メモリ部（メモリセル部）の層構造が、プログラム層のレイヤ変更に伴って５層の配線構造に変更された場合を考える。層変換部において、５層目の配線から２層目の配線への配線層変換が行われるとすると、周辺回路におけるメモリ部（メモリセル部）に接続される配線は、２層目の配線のままでよい。つまり、層変換部を設けることによって、周辺回路の層数（多層配線構造）は変更する必要がない。
【００１９】
つまり、上述の例でいえば、周辺回路の実質的な多層配線構造は変更不要であり（周辺回路において層間絶縁膜を重ねればよいだけであり、本質的な変更は不要であり）、したがって、周辺回路の不良に起因して歩留りが低下することがない。つまり、周辺回路の多層化の進展に伴う、製造時の不良発生のリスクは増大しない。このことは、短ＴＡＴの実現に貢献する。
【００２０】
また、プログラム層のレイヤ変更に伴って、周辺回路の多層配線構造を変更する必要がなくなり、周辺回路のレイアウトを新たに設計し直す必要がなくなる。また、新たに設計した周辺回路のレイアウトの信頼性を検証する必要もなくなる。よって、短ＴＡＴを実現することができる。
【００２１】
一方、メモリ部（メモリセル部）においては、従来のように、周辺回路に起因する制限が生じないため、品種に応じて、プログラム層のレイヤを自由に変更することができる。多層配線構造において、できるだけ上層の層間絶縁膜をプログラム層とすることについても、特に、問題は生じない。
【００２２】
（２）本発明のマスクＲＯＭの他の態様では、前記層変換部は、前記メモリ部と前記カラムブロックとの間、あるいは、前記カラムブロック内に設けられる。
【００２３】
層変換部は、例えば、メモリ部（メモリセル部）におけるビット線と、カラムブロックにおけるビット線との間の層変換のために用いることができる。層変換部は、メモリ部（メモリセル部）とカラムブロックとの間に設けることができる。また、カラムブロックに空きスペースがあるのならば、カラムブロック内に層変換部を設けることも可能である。
【００２４】
（３）本発明のマスクＲＯＭの他の態様では、前記メモリ部の前記ビット線は、第ｊ層（ｊは２以上の自然数）の配線で構成され、前記カラムブロックのビット線は、第ｋ層（ｋは、１≦ｋ＜ｊを満足する自然数）の配線で構成され、かつ、前記メモリ部において、前記第ｊ層の配線と第（ｊ−１）層の配線との間に設けられる層間絶縁膜が、前記データを記憶するためのプログラム層として使用され、前記層変換部は、前記第ｊ層の配線で構成される前記メモリ部のビット線と、前記ｋ層の配線で構成される前記カラムブロックのビット線との間に設けられるｍ層（ｍ＝ｊ−ｋ）の層間絶縁膜と、前記ｍ層の層間絶縁膜の各層に形成されているビアホールに埋め込まれたビアプラグであって、前記メモリ部のビット線と前記カラムブロックのビット線とを電気的に接続するためのビアプラグと、を有する。
【００２５】
本態様では、層変換部は、メモリ部（メモリセル部）におけるビット線（第ｊ層）と、カラムブロックにおけるビット線（第ｋ層）との間の層変換（第ｊ層から第ｋ層への層変換）を実行する。層変換部は、例えば、第ｊ層の配線と第ｋ層の配線との間のｍ層の層間絶縁膜と、各層間絶縁膜に形成されるビアホールに埋め込まれるビアプラグと、を有する。ビアプラグは、上述の第ｊ層のビット線と第ｋ層のビット線とを電気的に接続する。
【００２６】
（４）本発明のマスクＲＯＭの他の態様では、前記層変換部は、前記メモリ部と前記ロウブロックとの間、あるいは、前記ロウブロック内に設けられる。
【００２７】
層変換部は、例えば、メモリ部（メモリセル部）におけるワード線と、ロウブロックにおけるワード線との間の層変換のために用いることができる。層変換部は、メモリ部（メモリセル部）とロウブロックとの間に設けることができる。また、ロウブロックに空きスペースがあるのならば、ロウブロック内に層変換部を設けることも可能である。
【００２８】
（５）本発明のマスクＲＯＭの他の態様では、前記メモリ部の前記ワード線は少なくとも１層の導電性材料層で構成され、かつ、前記少なくとも１層の導電性材料層には、第（ｊ＋１）層の配線が含まれ、かつ、前記ロウブロックのワード線は、第ｐ層（ｐは、１≦ｐ＜ｊを満足する自然数）の配線で構成され、前記層変換部は、前記第（ｊ＋１）層の配線で構成される前記メモリ部のワード線と、前記第ｐ層の配線で構成される前記ロウブロックのワード線と、の間に設けられるｑ層（ｑ＝ｊ＋１−ｐ）の層間絶縁膜と、前記ｑ層の層間絶縁膜の各層に形成されているビアホールに埋め込まれたビアプラグであって、前記メモリ部のワード線と前記ロウブロックのワード線とを電気的に接続するためのビアプラグと、を有する。
【００２９】
本態様では、ワード線を構成する配線層として、第（ｊ＋１）層の導電性材料層（例えば金属配線層）が採用される。この第（ｊ＋１）層の配線層は、例えば、ワード線を構成するポリシリコン層を裏打ちするための裏打ち用の金属配線層である。ワード線を構成する配線として、第（ｊ＋１）層の配線（ビット線を構成する配線層よりも上層の配線）を用いることによって、多数のワード線の各々を、かなりの自由度をもって高密度に配線することが可能である。ワード線のレイアウトの最適化を図ることも容易である。また、裏打ち配線の採用によって、ワード線の全体の抵抗値を低減することができ、ワード線の駆動遅延が減少する。
【００３０】
但し、ビット線を構成する第ｊ層の配線層よりも上層の、第（ｊ＋１)層の配線層をワード線を構成する配線層として使用することに伴い、ワード線を駆動するロウブロックの層数が増大し、このままでは、ロウブロックにおける製造時の不良の発生確率が高まり、製品の納期短縮を妨げる一因となる。
【００３１】
そこで、ワード線についても、層変換部による層変換を実行する。すなわち、層変換部は、メモリ部（メモリセル部）におけるワード線（第（ｊ＋１）層）と、ロウブロックにおけるワード線（第ｐ層）との間の層変換（第（ｊ＋１）層から第ｐ層への層変換）を実行する。層変換部は、例えば、第（ｊ＋１）層の配線と第ｐ層の配線との間のｑ層（ｑ＝ｊ＋１−ｐ）の層間絶縁膜と、各層間絶縁膜に形成されるビアホールに埋め込まれるビアプラグと、を有する。ビアプラグは、上述の第（ｊ＋１）層のワード線と第ｐ層のワード線とを電気的に接続する。
【００３２】
これによって、ロウブロックの多層配線構造およびレイアウト設計は変更する必要がない。メモリ部（メモリセル部）におけるワード線（裏打ち配線）が、例えば最上層の配線で構成されたとしても、ロウブロックにおける、製造時の不良発生の確率は増大しない。このことは、短ＴＡＴの実現に貢献する。また、ロウブロックの不良に起因する歩留り低下が抑制される。
【００３３】
（６）本発明のマスクＲＯＭの他の態様では、前記メモリ部のワード線を構成する前記少なくとも一つの導電性材料層には、前記第（ｊ＋１）層の配線と、前記第（ｊ＋１）層の配線よりも低層であるポリシリコン層と、が含まれ、前記メモリ部のワード線を構成する前記第（ｊ＋１）層の配線は、前記メモリ部のワード線を構成する前記ポリシリコン層を裏打ちする裏打ち配線である。
【００３４】
ワード線を構成する配線として、ポリシリコン配線と、そのポリシリコン配線を裏打ちするための裏打ち配線（金属配線等）と、を使用する点を明らかとしたものである。なお、「ポリシリコン配線」には、シリサイドを用いた配線や、ポリシリコン上に他の導電性材料層を重ねたポリサイド配線が含まれる。また、「裏打ち配線」としては、金属配線、合金からなる配線、複数の導電性材料膜を重ねたポリサイド配線等を使用することができる。
【００３５】
（７）本発明のマスクＲＯＭの他の態様では、前記メモリ部に隣接して、低レベル電源電圧あるいは高レベル電源電圧を供給するための電源配線が配置され、かつ、前記カラムブロックのデータ線および前記ロウブロックのワード線は、前記電源配線よりも上層の配線により構成され、前記層変換部は、前記電源配線の配置領域に設けられる。
【００３６】
マスクＲＯＭが大型化すると、電源配線(例えば、ローレベル電源配線：グランド配線)の安定化が重要となる。したがって、メモリ部（メモリセル部）に近接して、幅広の配線からなる周辺電源配線を配置する場合がある。周辺電源配線の上部は、デッドスペースとなりがちである。そこで、周辺電源配線の配置領域に層変換部を配置し、デッドスペースの有効利用を図る。周辺電源配線を例えば、１層目金属配線で形成し、層変換部における最も低層の配線層を、１層目配線よりも高層の配線（例えば２層目配線）とすれば、層変換部の配線層と、周辺電源配線の配線層とが競合することがない。つまり、周辺電源配線上に、層変換部を配置することができる。よってデッドスペースの有効利用が図られ、層変換部の配置に伴う回路の占有面積の増大を効果的に抑制することができる。
【００３７】
（８）本発明のマスクＲＯＭの他の態様では、前記電源配線に接続される電源供給用の拡散層と、前記電源供給用の拡散層の裏打ち配線と、をさらに有し、前記電源供給用の拡散層の裏打ち配線は、前記電源配線よりも上層であり、かつ、前記メモリ部のビット線よりも低層である、少なくとも１層の配線層によって構成される。
【００３８】
メモリ部(メモリセル部)において、例えば、第（ｊ＋１）層の配線をワード線を構成する配線とし、第ｊ層の配線をビット線を構成する配線とし、かつ、層の数が多くなった場合を想定する。このような場合、第ｊ層以上の配線層が重く、第ｊ層よりも低層の配線の総量が少ないことに起因して、多層配線構造の崩れが生じる可能性がある。
【００３９】
そこで、本態様では、拡散層で構成される電源配線（例えば、接地された拡散層）を裏打ちするための裏打ち配線を設ける。この裏打ち配線は、第１層目の電源配線よりも上層で、かつ、ビット線を構成する第ｊ層の配線層よりも下層の、少なくとも１層の配線層によって構成される。
【００４０】
この構成によって、第ｊ層よりも低層の配線層の総量が増え、多層配線構造の崩れが生じにくくなる。よって、安定した品質の多層配線構造を、高い歩留まりで製造することができる。また、電源配線用の裏打ち配線層を設けることによって、電源電圧の安定化を図ることができ、回路の安定した動作が保証される。
【００４１】
（９）本発明のマスクＲＯＭの製造方法の他の態様では、前記層変換部の構造を層変換部用のＩＰセルとして、前記パラメータｊの値に対応させて前記自動レイアウト装置のセルライブラリに登録しておき、また、前記データを記憶するためのプログラム層となる層間絶縁膜に形成されるビアホール用データを除く前記メモリ部の構造をメモリ部用のＩＰセルとして、前記パラメータｊの値に対応させて自動レイアウト装置のセルライブラリに登録しておき、前記パラメータｊの値が決定されると、前記マスクＲＯＭに書き込むデータの確定を待たずに、前記プログラム層として使用される前記層間絶縁膜よりも下側の基本構造が形成されたベースウエハを作成し、前記マスクＲＯＭに書き込むデータが決定されると、前記決定されたパラメータの値ｊに対応する前記層変換部用のＩＰセルならびに前記メモリ部用のＩＰセルを用いて、完成ウエハのレイアウト設計を完了させ、前記完了したレイアウト設計に基づき、前記ベースウエハをさらに加工して、前記データが書き込まれたウエハを完成させる。
【００４２】
これによって、自動レイアウト設計を利用して、効率的に多層構造のマスクＲＯＭを製造することができる。すなわち、層変換部の設計情報を、ＩＰセルとしてセルライブラリに登録しておく。プログラム層が何層目の層間絶縁膜になるかによって、使用する層変換部の構造が異なるため、層変換セルは、プログラム層のレイヤに対応させて複数、用意される。また、ワード線用の層変換部とビット線用の層変換部とでは層変換部の構造が異なるため、ワード線用の層変換セルならびにビット線用の層変換セルを用意する。
【００４３】
また、メモリ部（メモリセル部）における、プログラム層となる層間絶縁膜に形成されるビアホール用データを除く構造もＩＰセル化して、セルライブラリに登録しておく。プログラム層を何層目の層間絶縁膜とするかは、製品の品種に応じて変更されるため、メモリ部（メモリセル部）のＩＰセルも、プログラム層のレイヤに対応させて、複数、用意しておく。例えば、プログラム層が第４層目の層間絶縁膜であるとすると、プログラム層となる４層目の層間絶縁膜に形成さえるビアホール用データを除くメモリ部の構造の情報を、第４層目の層間絶縁膜がプログラム層である場合のメモリ部（メモリセル部）のＩＰセルとして、登録しておく。
【００４４】
また、周辺回路（ロウブロックならびにカラムブロック）の実質的な構造は、層変換部による層変換が実行されることから、メモリ部（メモリセル部）の多層配線構造の変更に関係なく、不変である（メモリ部において多層化が進展すれば、周辺回路において、重ねあわされる層間絶縁膜の数が単に増えるだけである）。
【００４５】
そして、プログラム層のレイヤが決定されると、従来と同様に、プログラム層よりも下側の基本構造をもつウエハ（ベースウエハ）を先行的に製造する。
【００４６】
次に、書き込みデータが確定されると、自動レイアウト設計装置を活用して、効果的に、追加のマスクを製造することができ、ウエハ加工を短期間で完了させることができる。
【００４７】
すなわち、層変換セルと、メモリ部(メモリセル部)のＩＰセルと、周辺回路の回路情報やレイアウト情報（実質的に不変）と、を組み合わせることによって、メモリ部（メモリセル部）におけるプログラム層のビアホールのパターンを除いたレイアウト情報（マクロレイアウト情報）は、一義的に定まる。よって、そのマクロレイアウト情報に、プログラム層のビアホールのパターン情報を加えれば、製造するべきウエハの全部のマクロレイアウト情報が揃うことになる。よって、そのマクロレイアウト情報に基づいて、プログラム層の加工用マスク、ならびに、プログラム層よりも上層の層構造を形成するための加工用マスクを、効率的に製造することができる。
【００４８】
これらの追加の加工用マスクの形成のためのレイアウト設計は、ＩＰセルや周辺回路の回路情報等を用いて、メモリコンパイラ等によって自動的に行うことができる。よって、プログラム層のレイヤが頻繁に変更される場合でも、自動レイアウト設計装置を効果的に利用した、効率的なレイアウト設計が可能である。よって、短い期間で、ウエハ工程を完了させることができる。
【００４９】
このように、本発明によれば、例えば、できるだけ上層の層間絶縁膜をプログラム層とすることができ、プログラム層のレイヤを自在に変更でき、しかも、周辺回路のレイアウト設計等を変更する必要がなく、短期間で製品の納入が可能であり、かつ、歩留りが高いマスクＲＯＭが実現される。また、自動レイアウト設計の手法を効果的に利用してＴＡＴを短縮可能な、多層配線構造のマスクＲＯＭの製造方法を実現することができる。
【発明を実施するための最良の形態】
【００５０】
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【００５１】
（第１の実施形態）
図１は、コンタクトプログラム方式のマスクＲＯＭの回路構成の一例を示す図である。マスクＲＯＭは、アドレス回路１０と、ロウブロック２０と、ディスチャージ回路３０と、メモリ部（メモリセル部）４０と、カラムブロック５０と、制御回路６０と、を有する。
【００５２】
アドレス回路１０は、外部から入力されるアドレス情報に基づいて、アドレス信号を生成し、アドレス信号によって、ワード線の選択ならびにビット線の選択を制御する。ロウブロック２０はロウデコーダ２２を有し、ロウデコーダ２２には、ワード線を駆動するためのワード線ドライバ２４が設けられる。ディスチャージ回路３０は、読み出し終了後に、ビット線の電位を初期化する回路である。
【００５３】
メモリ部（メモリセル部）４０には、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のワード線ＷＬの各々と複数のビット線ＢＬの各々との交差部に設けられる一つのメモリトランジスタＭａと、を有する。メモリトランジスタＭａはメモリセルを構成する。
【００５４】
メモリトランジスタＭａはＮＭＯＳトランジスタで構成され、ソースが接地されている（但し、ソースが基準電圧や高レベル電源電圧ＶＤＤに接続される場合もある）。メモリトランジスタＭａのドレインがビット線ＢＬに接続されるか否かによって、データのプログラムが行われる。
【００５５】
例えば、メモリトランジスタＭａのドレインがビット線ＢＬに接続された状態がデータ“０”に相当し、ドレインがビット線ＢＬに接続されない状態がデータ“１”に相当する。
【００５６】
カラムブロック５０は、複数のビット線ＢＬの各々を経由してデータを読み出すための回路である。カラムブロック５０は、カラム選択トランジスタＭｃにより構成されるカラム選択部５２と、プリチャージトランジスタＭｐにより構成されるプリチャージ回路５４と、センスアンプ５３を有する読み出し回路５２と、を有する。また、制御回路６０は、各部の動作を統括的に制御する。
【００５７】
マスクＲＯＭからデータを読み出すときは、まず、プリチャージ回路５４によってビット線ＢＬをプリチャージする。次に、ワード線ＷＬならびにビット線ＢＬを選択する。メモリトランジスタＭａのドレインがビット線ＢＬに接続されている場合、メモリトランジスタＭａがオンすると、ビット線ＢＬの電位は接地レベルに変化する。メモリトランジスタＭａのドレインがビット線ＢＬに接続されていない場合、ビット線の電位はプリチャージ電位のままである。このビット線ＢＬの電位の変化をセンスアンプ５３により検出して、データを読み出す。データの読み出し後、ディスチャージ回路３０に設けられるディスチャージトランジスタＭｄをオンさせて、ビット線ＢＬの電位を初期化する。これによって、読み出しのための１サイクルが終了する。
【００５８】
図２は、多層配線構造を有する、コンタクトプログラム方式のマスクＲＯＭの断面構造の一例を示す断面図である。図２には、メモリ部４０（領域ａ）、層変換部７０（領域ｂ）ならびにカラムブロック５０（領域ｃ）の断面構造が示されている。図２のマスクＲＯＭは、４層配線構造を有する。
【００５９】
まず、メモリ部（領域ａ）の断面構造について説明する。図１を参照して説明したように、メモリ部（領域ａ）には、メモリトランジスタ（ＮＭＯＳトランジスタＭａ）が形成される。
【００６０】
Ｐ型基板１００には、シャロートレンチアイソレーション（ＳＴＩ）１０２が形成され、また、ソース層（Ｎ＋層）１０４ａならびにドレイン層（Ｎ＋層）１０６ａが形成されている。Ｐ型基板１００の表面上には、ゲート酸化膜１０８ａが形成され、ゲート酸化膜１０８ａ上にポリシリコンからなるゲート電極１１２ａが形成されている。ゲート電極１１２ａの左右の側壁に接してサイドウオール１１０ａが形成されている。
【００６１】
Ｐ型基板上には、パッシベーション膜１２０が形成され、このパッシベーション膜１２０には、コンタクトホールが形成され、そのコンタクトホールに、コンタクトプラグ（埋め込みプラグ）Ｃｐａ（０）が埋め込まれている。コンタクトプラグＣｐａ（０）上にはパッドメタルＧａ（１）が設けられている。
【００６２】
コンタクトプラグＣｐａ（０）やパッドメタルＧａ（１）は、例えば、以下のように形成される。ビアホールにバリアメタルとしてのＴｉ層、ＴｉＮ層を堆積させ、続いてＷ（タングステン）層を堆積し、その後、ＣＭＰやエッチバックによってパッシベーション膜１２０上のＷ（タングステン）層を除去する。これによって、コンタクトプラグが形成される。次に、アルミ等の金属材料層を堆積し、パターニングして１層目のパッドメタルＧａ（１）を形成する。
【００６３】
次に、層間絶縁膜（例えば、ＣＶＤ法による酸化膜）１３０を形成し、以下、同様の工程が繰り返される。これによって、ビアプラグＣｐａ（１）、パッドメタルＧａ（２）、層間絶縁膜１４０、ビアプラグＣｐａ（２）、パッドメタルＧａ（３）、プログラム層として機能する層間絶縁膜１５０、ビアプラグＣｐａ（３）、第４層目の金属配線で構成されるビット線Ｂｌａ（４）の各々が、順次、形成される。ビット線Ｂｌａ（４）上には、最終保護膜１６０が形成される。ビアプラグＣｐａ（３）が形成されていることから、データ“０”が記憶されていることになる。
【００６４】
次に、層変換部７０（領域ｂ）の構造について説明する。層変換部７０は、メモリ部４０におけるビット線Ｂｌａ（４）（第４層配線）と、カラムブロック５０におけるビット線Ｂｌｃ（２）とを電気的に接続するための多層配線構造を有する。すなわち、層変換部７０は、レイヤが異なる配線層間を接続する多層配線構造体であり、４層配線から２層配線への配線層変換を行う。
【００６５】
層変換部７０は、第４層配線であるビット線Ｂｌｂ（４）と、第３層配線（パッドメタル）ＢＬｂ（３）とを接続するためのビアプラグＣＰｂ（２）と、第３層配線（パッドメタル）ＢＬｂ（３）と第２層配線からなるビット線ＢＬｂ（２）（ならびにＢｌｃ(２))とを接続するためビアプラグＣＰｂ（２）と、を有する。
【００６６】
また、カラムブロック５０においては、メモリトランジスタと同様の構造を有するカラム選択トランジスタＭｃと、コンタクトプラグＣｐｃ（０）と、パッドメタルＧｃ１と、ビアプラグＣＰｃ（１）と、第２層目のビット線ＢＬｃ（２）と、が設けられる。
【００６７】
層変換部７０によって、４層目の配線から２層目の配線への配線層変換が行われるため、カラムブロック５０におけるビット線ＢＬｃ（２）は、第２層の配線とすることができる。仮に、メモリ部４０の層構造が、プログラム層のレイヤ変更に伴って５層の配線構造に変更された場合を考える。この場合、層変換部７０において、５層目の配線から２層目の配線への配線層変換が行われるようにすれば、カラムブロック５０のビット線は、第２層配線のままでよい。つまり、層変換部７０を設けることによって、カラムブロックの多層配線構造は、層間絶縁膜の数の増減はあるものの、実質的に変更する必要がない。このように、カラムブロック（周辺回路）の実質的な多層配線構造は変更不要であり、したがって、カラムブロック（周辺回路）の不良に起因して歩留りが低下することがない。つまり、カラムブロック（周辺回路）の多層化の進展に伴う、製造時の不良発生のリスクは増大しない。このことは、短ＴＡＴの実現に貢献する。
【００６８】
また、プログラム層のレイヤの変更に伴って、カラムブロック（周辺回路）の多層配線構造を変更する必要がなくなり、カラムブロック（周辺回路）のレイアウトを新たに設計し直す必要がなくなる。また、新たに設計したカラムブロック（周辺回路）のレイアウトの信頼性を検証する必要もなくなる。よって、短ＴＡＴを実現することができる。
【００６９】
一方、メモリ部４０においては、従来のように、周辺回路に起因する制限が生じないため、品種に応じて、プログラム層のレイヤを自由に変更することができる。多層配線構造において、できるだけ上層の層間絶縁膜をプログラム層とすることについても、特に、問題は生じない。
【００７０】
（第２の実施形態）
【００７１】
図３は、本発明のマスクＲＯＭの、回路構成、層構造ならびにレイアウトの例を示す図である。前掲の実施形態では、ビット線に関して、層変換部による層変換を実行したが、本実施形態では、ビット線のみならずワード線についても層変換を実行する。
【００７２】
図３のマスクＲＯＭには、ロウブロック２０と、層変換部７０ａと、メモリ部４０と、層変換部７０ｂと、カラムブロック５０と、が含まれる。層変換部７０ａは、ワード線に関する層変換を実行する。また、層変換部７０ｂは、ビット線に関する層変換を実行する。図３において、Ｎ１〜Ｎ２４の各々は、電気的な節点（ノード）を示す。図３によれば、各ノード同士の接続関係が明らかにされる。よって、回路素子間の接続関係や、多層配線構造、レイアウトの概略を知ることができる。参照符号２４はワード線ドライバを示し、参照符号５３はセンスアンプを示す。
【００７３】
メモリセルトランジスタＭａのゲートは、ポリシリコンで形成される。よってポリシリコン配線をワード線ＷＬとして用いることができる。但し、マスクＲＯＭの規模が大きくなると、ワード線ＷＬの駆動遅延が顕在化する場合がある。この場合は、ポリシリコン層を裏打ちするための金属層による裏打ち配線を設けることが有効である。
【００７４】
図３の場合、ワード線用の裏打ち配線として、第５層の導電性材料層（金属配線層）ＷＬｍ（５）が使用される。この第５層の配線層ＷＬｍ（５）は、ビット線を構成する第４層の配線ＢＬ（４）よりも上層の配線である。つまり、最上層の配線層を、ワード線用の裏打ち配線として使用している。
【００７５】
最上層の配線（ビット線よりも上層の配線）をワード線用の裏打ち配線として使用することによって、多数のワード線の各々を、かなりの自由度をもって高密度に配線することが可能である。ワード線のレイアウトの最適化を図ることも容易である。また、裏打ち配線の採用によって、ワード線の全体の抵抗値を低減することができ、ワード線の駆動遅延が減少する。
【００７６】
但し、ビット線を構成する第４層の配線層よりも上層の、第５層の配線層をワード線を構成する配線層として使用することに伴い、ワード線を駆動するロウブロックの層数が増大し、このままでは、ロウブロック２０における製造時の不良の発生確率が高まり、製品の納期短縮を妨げる一因となることが懸念される。
【００７７】
そこで、ワード線ＷＬについても、層変換部７０ａによる層変換を実行する。すなわち、層変換部７０ａは、メモリ部４０におけるワード線（第５層配線ＷＬｍ（５））と、ロウブロック５０におけるワード線（第２層配線ＷＬｍ（２））との間の層変換（第５層から第２層への層変換）を実行する。
【００７８】
層変換部７０ａは、例えば、第５層の配線と第２層の配線との間の３層の層間絶縁膜と、各層間絶縁膜に形成されるビアホールに埋め込まれる３つのビアプラグ（ノードＮ８とノードＮ７とを接続するビアプラグ、ノードＮ７とノードＮ５とを接続するビアプラグ、ノードＮ４とノードＮ３とを接続するビアプラグ）を有する。これらのビアプラグは、第５層のワード線ＷＬｍ（５）と第２層のワード線ＷＬｍ（２）とを電気的に接続する。
【００７９】
これによって、メモリ部４０が５層の多層配線構造となっても、ロウブロック２０の多層配線構造およびレイアウト設計は、実質的には変更する必要がない。つまり、メモリ部４０におけるワード線ＷＬが、最上層の配線ＷＬｍ（５）で構成されたとしても、ロウブロック２０における、製造時の不良発生の確率は増大しない。このことは、短ＴＡＴの実現に貢献する。また、ロウブロック２０の不良に起因する歩留り低下が抑制される。
【００８０】
なお、「ポリシリコン配線」には、シリサイドを用いた配線や、ポリシリコン上に他の導電性材料層を重ねたポリサイド配線が含まれる。また、「裏打ち配線」としては、金属配線、合金からなる配線、複数の導電性材料膜を重ねたポリサイド配線等を使用することができる。
【００８１】
また、図３に示されるように、メモリ部４０に隣接して、周辺電源配線Ｌｍ１（ＶＳＳ）が設けられている。マスクＲＯＭが大型化すると、電源配線(例えば、ローレベル電源配線：グランド配線)の安定化が重要となる。したがって、メモリ部４０に近接して、幅広の配線からなる周辺電源配線Ｌｍ１（ＶＳＳ）が配置されている。
【００８２】
また、周辺電源配線Ｌｍ１（ＶＳＳ）には、ノードＮ２７およびノードＮ２８を経由して、拡散層により構成される接地配線Ｌｄ（ＶＳＳ）が設けられる。メモリトランジスタＭａのソースの接地電位は、この拡散層により構成される接地配線Ｌｄ（ＶＳＳ）によって供給される。
【００８３】
（第３の実施形態）
周辺電源配線の上部は、デッドスペースとなりがちである。そこで、本実施形態では、周辺電源配線の配置領域に層変換部を配置し、デッドスペースの有効利用を図る。
【００８４】
図４（Ａ）および図４（Ｂ）は、周辺電源配線のデッドスペースを有効利用したマスクＲＯＭのレイアウトの例、ならびに層変換部の多層配線構造の例を示す図である。図４（Ａ）では、層変換部７０ａ，７０ｂは、周辺電源配線領域３０３に配置されている。
【００８５】
図４（Ｂ）は、図４（Ａ）の点線で囲んで示される領域Ｚ１における、層変換部の多層配線構造の例を示している。
【００８６】
図４（Ｂ）に示すように、周辺電源配線Ｌｍ１（ＶＳＳ）は、幅広（幅ＷＸ）の太い配線であり、その周辺電源配線Ｌｍ１（ＶＳＳ）は、１層目の金属配線で形成されている。一方、層変換部７０ａ，７０ｂにおける最も低層の配線は、１層目配線よりも高層の配線（つまり、２層目配線）である。図４（Ｂ）に示されるように、層変換部７０ｂの多層配線構造は、第４層配線ＢＬ（４）と、ビアプラグＣＰ（３）と、第３層配線ＢＬ（３）と、ビアプラグＣＰ（２）と、第２層配線ＢＬ（２）と、によって構成される。
【００８７】
したがって、層変換部７０ａ，７０ｂを構成する各配線層と、周辺電源配線Ｌｍ１（ＶＳＳ）とが競合することがない。つまり、周辺電源配線領域３０３において、層変換部７０ａ，７０ｂを配置することができる。よって、デッドスペースの有効利用が図られ、層変換部７０ａ，７０ｂの配置に伴う回路の占有面積の増大を効果的に抑制することができる。
【００８８】
なお、層変換部７０ａは、メモリ部４０とロウブロック２０との間に設けることができ、また、ロウブロック２０に空きスペースがあるのならば、ロウブロック２０内に層変換部７０ａを設けることも可能である。同様に、層変換部７０ｂは、メモリ部４０とカラムブロック５０との間に設けることができ、また、カラムブロック５０に空きスペースがあるのならば、カラムブロック５０内に層変換部７０ｂを設けることも可能である。
【００８９】
（第４の実施形態）
図３に示されるように、メモリ部４０において、第５層の配線をワード線を構成する配線（ワード線用の裏打ち配線）とし、第４層の配線をビット線を構成する配線とした場合、第４層以上の配線層が重く、第４層よりも低層の配線の総量が少ないことに起因して、多層配線構造の崩れが生じる可能性がある。
【００９０】
そこで、本実施形態では、拡散層で構成される電源配線Ｌｄ（ＶＳＳ）を裏打ちするための裏打ち配線（第３層配線であるＬｍ３（ＶＳＳ），第２層配線であるＬｍ２（ＶＳＳ））を設ける。これらの裏打ち配線Ｌｍ３（ＶＳＳ），Ｌｍ２（ＶＳＳ）は、図５において、太線で示されている。
【００９１】
これらの裏打ち配線Ｌｍ３（ＶＳＳ），Ｌｍ２（ＶＳＳ）は、第１層目の電源配線よりも上層で、かつ、ビット線を構成する第４層の配線層よりも下層の配線である。この構成によって、第４層よりも低層の配線層の総量が増え、多層配線構造の崩れが生じにくくなる。よって、安定した品質の多層配線構造を、高い歩留まりで製造することができる。また、電源配線用の裏打ち配線層を設けることによって、電源電圧の安定化を図ることができ、回路の安定した動作が保証される。
【００９２】
なお、図５において、ノードＮ８０には、ダミー配線Ｌ３（ＤＭ）が接続され、また、ノードＮ８１には、ダミー配線Ｌ２（ＤＭ）が接続されている。ダミー配線は、多層配線構造の平坦性を確保するために設けられる。ダミー配線と、電源の裏打ち配線とを組み合わせて使用することによって、信頼性の高い多層配線構造を、無理なく形成することができる。
【００９３】
（第５の実施形態）
本実施形態では、自動レイアウト設計を利用して、効率的に多層構造のマスクＲＯＭを製造する方法について説明する。
【００９４】
本実施形態では、層変換部の設計情報を、ＩＰセルＡまたはＩＰセルＢとしてセルライブラリに登録しておく。プログラム層が何層目の層間絶縁膜になるかによって、使用する層変換部の構造が異なるため、層変換セルは、プログラム層のレイヤに対応させて複数、用意される。また、ワード線用の層変換部とビット線用の層変換部とでは層変換部の構造が異なるため、ワード線用の層変換セルならびにビット線用の層変換セルを用意する。
【００９５】
また、メモリ部（メモリセル部）における、プログラム層となる層間絶縁膜に形成されるビアホール用データを除く構造もＩＰセル化して、ＩＰセルＣとして、セルライブラリに登録しておく。
【００９６】
プログラム層を何層目の層間絶縁膜とするかは、製品の品種に応じて変更されるため、メモリ部（メモリセル部）のＩＰセルＣも、プログラム層のレイヤに対応させて、複数、用意しておく。例えば、プログラム層が第４層目の層間絶縁膜であるとすると、第４層目に形成されるビアホール用データを除く構造の情報を、第４層目の層間絶縁膜がプログラム層である場合のメモリ部（メモリセル部）のＩＰセルＣとして、登録しておく。
【００９７】
また、周辺回路（ロウブロックならびにカラムブロック）の実質的な構造は、層変換部による層変換が実行されることから、メモリ部（メモリセル部）の多層配線構造の変更に関係なく、不変である。つまり、メモリ部において多層化が進展すれば、周辺回路において、重ねあわされる層間絶縁膜の数が単に増えるだけである。周辺回路の回路情報ならびに配線情報は、自動レイアウト設計装置の情報蓄積部に蓄積しておく。
【００９８】
そして、プログラム層のレイヤが決定されると、従来と同様に、プログラム層よりも下側の基本構造ＢＳＴをもつウエハ（ベースウエハ）を先行的に製造する。
【００９９】
次に、書き込みデータが確定されると、自動レイアウト設計装置を活用して、効率的かつ迅速に、追加のマスクを製造することができ、ウエハ加工を短期間で完了させることができる。
【０１００】
すなわち、層変換セルと、メモリ部(メモリセル部)のＩＰセルと、周辺回路の回路情報やレイアウト情報（実質的に不変）と、を組み合わせることによって、メモリ部（メモリセル部）におけるプログラム層のビアホールのパターンを除いたレイアウト情報（マクロレイアウト情報）は、一義的に定まる。よって、そのマクロレイアウト情報に、プログラム層のビアホールのパターン情報を加えれば、製造するべきウエハの全部のマクロレイアウト情報が揃うことになる。よって、そのマクロレイアウト情報に基づいて、プログラム層の加工用マスク、ならびに、プログラム層よりも上層の層構造を形成するための加工用マスクを、効率的に製造することができる。
【０１０１】
これらの追加の加工用マスクの形成のためのレイアウト設計は、ＩＰセルや周辺回路の回路情報等を用いて、メモリコンパイラ等によって自動的に行うことができる。よって、プログラム層のレイヤが頻繁に変更される場合でも、自動レイアウト設計装置を効果的に利用した、効率的なレイアウト設計が可能である。よって、短い期間で、ウエハ工程を完了させることができる。
【０１０２】
図６は、マスクＲＯＭを集積したウエハの製造方法の概要を説明するための図である。図６において、ＩＰセルＡはワード線用の層変換セルであり、ＩＰセルＢは、ビット線用の層変換セルであり、ＩＰセルＣは、メモリ部における、プログラム層１５０の、プログラム情報のみを除いた構造情報に関するＩＰセル（メモリバルクセル）である。ＩＰセルＡ〜ＩＰセルＣ、ならびに、ロウブロックの回路・配線情報（情報Ｙ１）と、カラムブロックの回路・配線情報（情報Ｙ２）とを組み合わせれば、メモリ部のプログラム情報（プログラム層１５０にコンタクトホールを形成するか否かの情報）を除いて、他のすべての情報が揃う。
【０１０３】
そこで、プログラム層のレイヤが決定されると、書き込みデータ（プログラム情報）の入手を待たずに、まず、基本構造ＢＳＴを有するベースウエハを製造する。
【０１０４】
そして、プログラム情報が得られたときに、そのプログラム情報に基づいて、メモリ部のプログラム層のレイアウト設計を行い、ウエハの追加の加工に必要なマスクを製造し、ベースウエハをさらに加工して、すべてのウエハ工程を完了させる。
【０１０５】
図７は、マスクＲＯＭを集積したウエハの製造方法を示すフロー図である。顧客よりマスクＲＯＭ生産を受注すると（ステップＳＴ１）、プログラム層のレイヤを決定し（ＳＴ２）、ベースウエハの製造を開始する（ステップＳＴ３）。プログラムデータが得られると（ステップＳＴ４）、レイアウト設計を完了させ、プログラム層用のマスク、プログラム層よりも上層の配線構造を形成するためのマスクを作成する（ステップＳＴ５）。そし、ベースウエハを、フォトリソグラフィによって、さらに加工する（ステップＳＴ６）。これによって、ウエハが完成する。
【０１０６】
図８は、デザインオートメーション（ＤＡ）を利用したマスクＲＯＭのレイアウト設計について説明するための図である。
【０１０７】
デザインオートメーション装置（ＤＡ装置：自動レイアウト設計装置）７００は、メモリコンパイラ７１０と、セルライブラリ７２０と、回路接続情報の蓄積部７３０と、配線情報の蓄積部７３６と、ホールデータの生成部７３１と、合成部７４０と、チップイメージ作成部７５０と、を有する。
【０１０８】
セルライブラリ７２０には、メモリ部の構造に関するＩＰセルＣ１〜ＩＰセルＣｎが登録されており、また、層変換部の構造に関するＩＰセルＡ１〜ＡｎならびにＩＰセルＢ１〜Ｂｎが登録されている。
【０１０９】
また、回路接続情報の蓄積部７３０には、メモリ部のタップ情報７３２、周辺回路（カラムブロックやロウブロック等）の回路情報７３４が蓄積されている。また、配線情報の蓄積部７３６には、各部の配線の情報が蓄積されている。
【０１１０】
ＤＡ装置７００には、レイアウト設計に必要な情報６９０（プログラム層のレイヤ情報、ＲＯＭデータ、ワード数およびビット数の情報、ワード線の数およびビット線の数の情報等）がレイアウト設計者によって与えられる。
【０１１１】
ＲＯＭデータを得るためには時間がかかるため、ＲＯＭデータ以外の情報を先に入力する。メモリコンパイラ７１０は、ＩＰセル情報や回路や配線の情報に基づいて、プログラム層のホール情報を除く、マスクＲＯＭの全レイアウト情報を包含するマクロレイアウト情報（ＭＬＦ）を出力する。図８の右側に、マスクＲＯＭの構造の概略が立体的に示されている。この立体的な図において、斜線が施されている部分のレイアウト情報は、すべてマクロレイアウト情報（ＭＬＦ）に含まれる。明らかなように、メモリ部４０における、プログラム層１５０のホールレイアウト情報（プログラム情報）のみが欠落している。
【０１１２】
次に、ＲＯＭデータが顧客より入手できると、ホールデータ生成部７３１は、プログラム層１５０のホールレイアウト情報（ホールデータ）を生成する。生成されたホールデータは、合成部７４０によって、マクロレイアウト情報（ＭＬＦ）に合成される。これによって、マスクＲＯＭの全部のレイアウトデータが揃ったことになる。
【０１１３】
チップイメージ作成部７５０は、ベースウエハの加工に必要なチップレイアウトを作成し、その作成されたチップレイアウトに基づいて、プログラム用マスク７６０、その他の加工用マスク７６２が製造される。そして、それらのマスクを用いたフォトリソグラフィによって、ベースウエハが加工され、完成ウエハ７７０が得られる。
【０１１４】
このように、本発明によれば、できるだけ上層の層間絶縁膜をプログラム層とすることができ、プログラム層のレイヤを自在に変更でき、しかも、周辺回路のレイアウト設計等を変更する必要がなく、短期間で製品の納入が可能であり、かつ、歩留りが高いマスクＲＯＭが実現される。
【０１１５】
また、自動レイアウト設計の手法を効果的に利用してＴＡＴを短縮可能な、多層配線構造のマスクＲＯＭの製造方法を実現することができる。
【０１１６】
なお、本実施形態について詳述したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。
【図面の簡単な説明】
【０１１７】
【図１】コンタクトプログラム方式のマスクＲＯＭの回路構成の一例を示す図
【図２】多層配線構造を有する、コンタクトプログラム方式のマスクＲＯＭの断面構造の一例を示す断面図
【図３】本発明のマスクＲＯＭの、回路構成、層構造ならびにレイアウトの例を示す図
【図４】図４（Ａ）および図４（Ｂ）は、周辺電源配線のデッドスペースを有効利用したマスクＲＯＭのレイアウトの例、ならびに層変換部の多層配線構造の例を示す図
【図５】本発明のマスクＲＯＭの、回路構成、層構造ならびにレイアウトの他の例を示す図
【図６】マスクＲＯＭを集積したウエハの製造方法の概要を説明するための図
【図７】マスクＲＯＭを集積したウエハの製造方法を示すフロー図
【図８】デザインオートメーション（ＤＡ）を利用したマスクＲＯＭのレイアウト設計について説明するための図
【符号の説明】
【０１１８】
１０  アドレス回路、２０  ロウブロック、３０  ディスチャージ回路、
４０  メモリ部、５０  カラムブロック、６０  制御回路、
７０（７０ａ，７０ｂ）  層変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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