(57)【特許請求の範囲】
【請求項１】
第１エミッタ領域、第１ベース領域、及び第１コレクタ領域の少なくとも一つの領域が、厚み方向の不純物濃度勾配を有する第１領域である第１バイポーラトランジスタを半導体基板に形成する工程と、
前記第１バイポーラトランジスタの前記第１領域に対応する第２エミッタ領域、第２ベース領域、及び第２コレクタ領域の少なくとも一つの領域が、厚み方向の不純物濃度勾配を有する第２領域である第２バイポーラトランジスタを前記半導体基板に形成する工程と、
前記第２領域上又はその周囲上であって、前記第２領域における外部と電気的な接続を図るためのコンタクト領域の周辺上に、ダミー層を形成する工程と、
前記第１バイポーラトランジスタ、前記第２バイポーラトランジスタ、及び前記ダミー層を覆い、且つ前記ダミー層を形成したコンタクト領域上の部分が局所的に厚層化される絶縁層を形成する工程と、
前記絶縁層と共に、前記第１バイポーラトランジスタ及び第２バイポーラトランジスタの各領域のコンタクト領域に、当該各領域とコンタクトを取るためのコンタクトホールを形成する工程であって、前記ダミー層を形成したコンタクト領域のコンタクト深さが、他のコンタクト領域よりも浅くなるコンタクトホールを形成する工程と、
前記コンタクトホールに、導電部材を埋め込む工程と、
を有する半導体装置の製造方法。
【請求項２】
前記ダミー層を形成する工程において、前記ダミー層を、前記第２領域の前記コンタクト領域を取り囲んで又は挟んで形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ダミー層を形成する工程において、前記ダミー層を、前記第２領域の前記コンタクト領域の片側に偏在させて形成する請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ダミー層が、ポリシリコン層である請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記ダミー層を形成する工程において、前記ダミー層を、前記コンタクトホールに埋め込まれる前記導電部材と接触するように形成する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ダミー層を形成する工程において、前記ダミー層を、前記第２バイポーラトランジスタの第２エミッタ領域上又はその周囲上であって、当該第２エミッタ領域における前記コンタクト領域の周辺上に形成する請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板に、ＭＯＳトランジスタを形成する工程を有し、
前記ダミー層を形成する工程において、前記ダミー層となるポリシリコン層と前記ＭＯＳトランジスタのゲート電極となるポリシリコン層とを同時に形成する請求項４に記載の半導体装置の製造方法。
【請求項８】
前記ＭＯＳトランジスタが、ＣＭＯＳトランジスタ、及びＤＭＯＳトランジスタから選択される少なくも一つである請求項７に記載の半導体装置の製造方法。
【請求項９】
前記コンタクトホールを形成する工程において、前記第１バイポーラトランジスタ及び第２バイポーラトランジスタの各領域のコンタクト領域に形成する各コンタクトホールの径が単一サイズである請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる直流電流増幅率（ｈｆｅ）を有する複数のバイポーラトランジスタを混載した半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、論理ＬＳＩやアナログＩＣ等において種々のエミッタ面積を有するバイポーラトランジスタが同一半導体基板上に配置される場合において、エミッタ領域のサイズの異なるバイポーラトランジスタを混載したＩＣにおいて直流電流増幅率（ｈｆｅ）Ｅのばらつきを抑制する技術が提案されている（例えば特許文献１）。
【０００３】
一方で、異なる直流電流増幅率（ｈｆｅ）を有する２つのバイポーラトランジスタを同一半導体基板に混載する場合もある。この場合、エミッタ領域、ベース領域、及びコレクタ領域となる不純物拡散層の濃度を変更することで、異なる直流電流増幅率（ｈｆｅ）を有する２つのバイポーラトランジスタを同一半導体基板に混載する方法がある。
【０００４】
ここで、エミッタ領域は、浅く不純物拡散層濃度勾配が大きいため、コンタクト深さ（コンタクトホールの深さ）を変えることで、埋め込み電極がエミッタ領域に到達する深さが異ならせることができるため、実効の不純物拡散層濃度が変わり、直流電流増幅率（ｈｆｅ）を変更することができる。このため、この性質を利用して、異なる直流電流増幅率（ｈｆｅ）を有する２つのバイポーラトランジスタを同一半導体基板に混載する場合、各バイポーラトランジスタのコンタクト深さを変更することでも、当該混載が実現できる。無論、他の領域（ベース領域、コレクタ領域）でも、コンタクト深さを変更することで、当該混載が実現できる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１２１４６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、エミッタ領域、ベース領域、及びコレクタ領域となる不純物拡散層の濃度を変更するためには、インプラを打ち分ける必要があり、目的とする各濃度の不純物拡散層の数に応じて、インプラ工程を追加する必要がある。
【０００７】
また、エミッタ領域のコンタクト深さを変更するにも、目的とする各コンタクト深さの数に応じて、ホトリソ・エッチング工程を追加する必要があり、特に、単一サイズ径のコンタクトホールしか、その形成が許されないプロセスでは、制約が大きい。
【０００８】
そこで、本発明の課題は、異なる直流電流増幅率（ｈｆｅ）を有する複数のバイポーラトランジスタを混載した半導体装置を、簡易且つ工程数が少なく得られる半導体装置の製造方法を提供すことである。
【課題を解決するための手段】
【０００９】
上記課題は、以下の手段により解決される。即ち、
本発明は、
第１エミッタ領域、第１ベース領域、及び第１コレクタ領域の少なくとも一つの領域が、厚み方向の不純物濃度勾配を有する第１領域である第１バイポーラトランジスタを半導体基板に形成する工程と、
前記第１バイポーラトランジスタの前記第１領域に対応する第２エミッタ領域、第２ベース領域、及び第２コレクタ領域の少なくとも一つの領域が、厚み方向の不純物濃度勾配を有する第２領域である第２バイポーラトランジスタを前記半導体基板に形成する工程と、
前記第２領域上又はその周囲上であって、前記第２領域における外部と電気的な接続を図るためのコンタクト領域の周辺上に、ダミー層を形成する工程と、
前記第１バイポーラトランジスタ、前記第２バイポーラトランジスタ、及び前記ダミー層を覆い、且つ前記ダミー層を形成したコンタクト領域上の部分が局所的に厚層化される絶縁層を形成する工程と、
前記絶縁層と共に、前記第１バイポーラトランジスタ及び第２バイポーラトランジスタの各領域のコンタクト領域に、当該各領域とコンタクトを取るためのコンタクトホールを形成する工程であって、前記ダミー層を形成したコンタクト領域のコンタクト深さが、他のコンタクト領域よりも浅くなるコンタクトホールを形成する工程と、
前記コンタクトホールに、導電部材を埋め込む工程と、
を有する半導体装置の製造方法。
【発明の効果】
【００１０】
本発明によれば、異なる直流電流増幅率（ｈｆｅ）を有する複数のバイポーラトランジスタを混載した半導体装置を、簡易且つ工程数が少なく得られる半導体装置の製造方法を提供すことができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図２】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図３】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図４】第１実施形態に係る半導体装置の製造方法における第１及び第２バイポーラトランジスタのエミッタ領域周辺を示す工程図である。
【図５】第１実施形態に係る半導体装置の製造方法において、ダミー層の形成位置の一例を説明するための平面図である。
【図６】第１実施形態に係る半導体装置の製造方法において、ダミー層の形成位置の他の一例を説明するための平面図である。
【図７】第１実施形態に係る半導体装置の製造方法において、ダミー層の形成位置の他の一例を説明するための平面図である。
【図８】第２実施形態に係る半導体装置の製造方法を示す工程図である。
【図９】第２実施形態に係る半導体装置の製造方法における第１及び第２バイポーラトランジスタのエミッタ領域周辺を示す工程図である。
【図１０】第２実施形態に係る半導体装置の製造方法において、ダミー層の形成位置の一例を説明するための平面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の一例の実施形態について図面を参照しつつ説明する。なお、実質的に同様の機能を有する部材には、全図面を通して同じ符号を付与し、重複する説明は省略する場合がある。
【００１３】
（第１実施形態）
図１〜３は、第１実施形態に係る半導体装置の製造方法を示す工程図である。
【００１４】
第１実施形態に係る半導体装置の製造方法は、同一の半導体基板に、異なる直流電流増幅率（ｈｆｅ）を有する２つのバイポーラトランジスタと、ＣＭＯＳトランジスタと、ＤＭＯＳトランジスタと、が混載した半導体装置の製造方法について説明する。
【００１５】
まず、図１（Ａ）に示すように、半導体基板１００Ａを準備する。そして、半導体基板１００Ａ上に、ホトリソグラフィー及びエッチングにより所定の開口を持つフォトレジスト（不図示）を形成した後、これをマスクとしてＰ型イオン注入により、第１バイポーラトランジスタ形成領域１０ＡにＰ型ウェル領域１１を、第２バイポーラトランジスタ形成領域２０ＡにＰ型ウェル領域２１を、それぞれ形成する。
続いて、ホトリソグラフィー及びエッチングにより所定の開口を持つフォトレジスト（不図示）を形成した後、これをマスクとしてＮ型イオン注入により、第１バイポーラトランジスタ形成領域１０ＡにＮ型ウェル領域１２を、第２バイポーラトランジスタ形成領域２０ＡにＮ型ウェル領域２２を、ＣＭＯＳトランジスタ形成領域３０ＡにＮ型ウェル領域３２を、ＤＭＯＳトランジスタ形成領域４０ＡにＮ型ウェル領域４２を、それぞれ形成する。
【００１６】
次に、図１（Ｂ）に示すように、半導体基板１００Ａ上にホトリソグラフィー及びエッチングにより所定の開口を持つフォトレジスト（不図示）を形成した後、これをマスクとして、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により、各素子（各トランジスタ）を分離するため、及び第１バイポーラトランジスタ形成領域１０Ａ及び第２バイポーラトランジスタ形成領域２０Ａにおいて各領域（エミッタ領域、ベース及びコレクタ領域）を分離するためのフィールド酸化層５０（ＬＯＣＯＳ酸化層）を形成する。
【００１７】
次に、図１（Ｃ）に示すように、半導体基板１００Ａ上にホトリソグラフィー及びエッチングにより所定の開口を持つフォトレジスト（不図示）を形成した後、これをマスクとしてＰ型イオン注入により、ＤＭＯＳトランジスタ形成領域４０Ａにおいて、Ｐ−型不純物拡散層を形成し、これをボディー層４３とする。
【００１８】
次に、図１（Ｄ）に示すように、半導体基板１００Ａ上にホトリソグラフィー及びエッチングにより所定の開口を持つフォトレジスト（不図示）を形成した後、これをマスクとしてＰ型イオン注入により、第１バイポーラトランジスタ形成領域１０ＡにおいてＰ型ウェル領域１１であって、フィールド酸化層５０により分離された一方の領域（Ｎ型ウェル領域１２側の領域）に、Ｐ＋型不純物拡散層を形成し、これをベース領域１６とする。
これと同時に、Ｐ型イオン注入により、第２バイポーラトランジスタ形成領域２０ＡにおいてＰ型ウェル領域２１であって、フィールド酸化層５０により分離された一方の領域（Ｎ型ウェル領域２２側の領域）に、Ｐ＋型不純物拡散層を形成し、これをベース領域２６とする。
加えて、これらと同時に、Ｐ型イオン注入により、ＣＭＯＳトランジスタ形成領域３０Ａにおいて、Ｎ型ウェル領域３２の両端部に、２つのＰ＋型不純物拡散層を形成し、これをソース領域３５及びドレイン領域３６とする。
【００１９】
次に、図２（Ｅ）に示すように、半導体基板１００Ａ上にホトリソグラフィー及びエッチングにより所定の開口を持つフォトレジスト（不図示）を形成した後、これをマスクとしてＮ型イオン注入により、第１バイポーラトランジスタ形成領域１０ＡにおいてＰ型ウェル領域１１であって、フィールド酸化層５０により分離された一方の領域（Ｎ型ウェル領域１２側とは反対側の領域）にＮ＋型不純物拡散層を形成し、これをエミッタ領域１５とすると共に、Ｎ型ウェル領域１２にＮ＋型不純物拡散層を形成し、これをコレクタ領域１７とする。
これと同時に、Ｎ型イオン注入により、第２バイポーラトランジスタ形成領域２０ＡにおいてＰ型ウェル領域２１であって、フィールド酸化層５０により分離された一方の領域（Ｎ型ウェル領域２２側とは反対側の領域）にＮ＋型不純物拡散層を形成し、これをエミッタ領域２５とすると共に、Ｎ型ウェル領域２２にＮ＋型不純物拡散層を形成し、これをコレクタ領域２７とする。
加えて、これらと同時に、Ｎ型イオン注入により、ＤＭＯＳトランジスタ形成領域４０Ａにおいて、Ｎ型ウェル領域４２の両端部（一端部はボディー層４３）に、２つのＮ＋型不純物拡散層を形成し、これをソース領域４５及びドレイン領域４６とする。
【００２０】
次に、図２（Ｆ）に示すように、熱酸化処理により、第１バイポーラトランジスタ形成領域１０Ａ、第２バイポーラトランジスタ形成領域２０Ａ、ＣＭＯＳトランジスタ形成領域３０Ａ及びＤＭＯＳトランジスタ形成領域４０Ａにおいて、フィールド酸化層５０により分離された領域表層に酸化層５１を形成する。この酸化層５１は、ＣＭＯＳトランジスタ形成領域３０Ａ及びＤＭＯＳトランジスタ形成領域４０Ａにおいてはゲート酸化層として機能する。
【００２１】
次に、図２（Ｇ）に示すように、ＣＭＯＳトランジスタ形成領域３０Ａにおいて、ポリシリコンを堆積させポリシリコン層を形成し、ポリシリコン層の不要部分をエッチングにより除去することで、ソース領域３５及びドレイン領域３６間の酸化層５１上にゲート電極３７を形成する。
これと同時に、ＤＭＯＳトランジスタ形成領域４０Ａにおいて、ポリシリコンを堆積させポリシリコン層を形成し、ポリシリコン層の不要部分をエッチングにより除去することで、ソース領域４５及びドレイン領域４６間の酸化層５１上にゲート電極４７を形成する。
【００２２】
以上の工程を経て、第１バイポーラトランジスタ１０、第２バイポーラトランジスタ２０、ＣＭＯＳトランジスタ３０、及びＤＭＯＳトランジスタ４０の各素子が半導体基板１００Ａに形成される。
【００２３】
ここで、図４（Ａ）に示すように、上記ＣＭＯＳトランジスタ形成領域３０Ａ及びＤＭＯＳトランジスタ形成領域４０Ａのゲート電極の形成と共に、同様にして、第２バイポーラトランジスタ形成領域２０Ａにおけるエミッタ領域２５上（又はその周囲上：本実施形態ではエミッタ領域２５上）であって、エミッタ領域２５におけるコンタクト領域２５Ａの周辺上に、ポリシリコン層の形成及びエッチングにより、当該ポリシリコン層からなるダミー層５２を形成する。
具体的には、例えば、図５に示すように、ダミー層５２は、エミッタ領域２５のコンタクト領域２５Ａ、つまりコンタクトホール５４（本実施形態では３つのコンタクトホール５４）を形成する領域を取り囲むと共に、形成するコンタクトホール５４と接触し、且つ平面形状（基板上面から見た形状）が長方形状となるように形成する。このポリシリコン層からなるダミー層５２は、形成するコンタクトホール５４と接触するように形成することで、当該コンタクトホール５４に埋め込まれる埋め込み電極５５と電気的に接続されることとなる。
【００２４】
ダミー層５２は、例えば、その厚みが、第１バイポーラトランジスタ１０及び第２バイポーラトランジスタ２０の各領域（エミッタ領域、ベース領域、及びベース領域）よりも薄いことがよく、具体的には、例えば０．１μｍ以上０．４μｍ以下である。また、ダミー層５２の幅は例えば０．３μｍ程度である。
ダミー層５２は、ポリシリコン層に限られず、他の材料からなる層（例えば、導電層や絶縁層）であってもよい。
【００２５】
ダミー層５２は、形成するコンタクトホール５４と接触するように形成する形態に限られず、図６に示すように、形成するコンタクトホール５４と非接触となるように形成（つまり、形成するコンタクトホール５４と離間（例えば０．２μｍ程度離間）するように形成）してもよい。
また、ダミー層５２は、形成するコンタクトホール５４を取り囲んで形成する形態に限られず、図７に示すように、分離した２つのダミー層５２を、形成するコンタクトホール５４を挟むように形成する形態であってもよい。
また、ダミー層５２は、形成する複数のコンタクトホール５４（本実施形態では３つのコンタクトホール５４）を取り囲む又は挟んで形成する形態に限られず、複数のコンタクトホール５４の各々を取り囲む又は挟むように形成する形態であってもよい。
ダミー層５２の平面形状は、長方形状に限られず、円形状等、任意の形状とすることができ、限定されるわけではない。
【００２６】
なお、エミッタ領域２５のコンタクト領域２５Ａ（他の領域のコンタクト領域）とは、層間絶縁層５３を形成した後、これに当該各領域において外部と電気的な接続を図るための領域であり、コンタクトホール５４を形成する際、当該層間絶縁層５３と共に各領域表層部分に入り込んで当該コンタクトホール５４が形成される領域を言う。そして、当該各領域表層部分に入り込む深さをコンタクト深さと言う。このコンタクトホール５４に埋め込み電極５５が埋め込まれることで、各領域と外部との導通が図られる。
【００２７】
次に、図２（Ｈ）に示すように、第１バイポーラトランジスタ１０、第２バイポーラトランジスタ２０、ＣＭＯＳトランジスタ３０、及びＤＭＯＳトランジスタ４０を覆うように、例えば、リン含有シリコン酸化層（ＰＳＧ層）等の層間絶縁層５３を形成する。
【００２８】
ここで、図４（Ｂ）に示すように、上記第２バイポーラトランジスタ２０のエミッタ領域２５のコンタクト領域２５Ａ（つまりコンタクトホール５４を形成する領域）を取り囲む又は挟むように、ダミー層５２を形成した状態で、層間絶縁層５３を形成すると、当該第２バイポーラトランジスタ２０のエミッタ領域２５（そのコンタクト領域２５Ａ）上に形成される層間絶縁層５３は、他の素子の各領域（第１バイポーラトランジスタ１０のエミッタ領域１５、ベース領域１６及びコレクタ領域１７、第２バイポーラトランジスタ２０のベース領域２６及びコレクタ領域２７、ＣＭＯＳトランジスタのソース領域３５及びドレイン領域３６、ＤＭＯＳトランジスタのソース領域４５及びドレイン領域４６）のコンタクト領域上に形成される層間絶縁層５３に比べ、局所的に厚層化される。具体的には、第２バイポーラトランジスタ２０のエミッタ領域２５（そのコンタクト領域２５Ａ）表面と層間絶縁層５３表面との距離が、他の素子の各領域（そのコンタクト領域）表面と層間絶縁層５３表面との距離よりも大きくなる。
言い換えれば、他の素子の各領域表面と層間絶縁層５３表面との距離は、各他の素子の領域（そのコンタクト領域）同士で同じであるのに対して、これよりも、第２バイポーラトランジスタ２０のエミッタ領域２５（そのコンタクト領域２５Ａ）表面と層間絶縁層５３表面との距離が局所的に大きくなる。
【００２９】
なお、本実施形態では、記第２バイポーラトランジスタ２０のエミッタ領域２５のコンタクト領域２５Ａ（つまりコンタクトホール５４を形成する領域）を取り囲む又は挟むように、ダミー層５２を形成していることから、当該エミッタ領域２５のコンタクト領域２５Ａ上の層間絶縁層５３の厚み（エミッタ領域２５（そのコンタクト領域２５Ａ）表面と層間絶縁層５３表面との距離）は一定となっている。
【００３０】
次に、図３（Ｉ）に示すように、ホトリソグラフィー及びエッチングにより所定の開口を持つフォトレジスト（不図示）を形成した後、これをマスクとしてエッチング（例えばＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、層間絶縁層５３と共に、各素子の各領域（第１バイポーラトランジスタ１０のエミッタ領域１５、ベース領域１６及びコレクタ領域１７、第２バイポーラトランジスタ２０のエミッタ領域２５、ベース領域２６及びコレクタ領域２７、ＣＭＯＳトランジスタのソース領域３５及びドレイン領域３６、ＤＭＯＳトランジスタのソース領域４５及びドレイン領域４６）のコンタクト領域に、当該各領域とコンタクトを取るためのコンタクトホール５４を形成する。このコンタクトホール５４は、層間絶縁層５３と共に、各素子の各領域表層領域に入り込んで形成する。
【００３１】
ここで、各素子の各領域のコンタクト領域とコンタクトを取るためのコンタクトホール５４の形成は、同一条件で行う。すると、図４（Ｃ）に示すように、第２バイポーラトランジスタ２０のエミッタ領域２５のコンタクト領域２５Ａ上に形成された層間絶縁層５３が、他の素子の各領域のコンタクト領域上に形成された層間絶縁層５３に比べ、局所的に厚層化されていることから、コンタクトホール５４の形成深さ（コンタクト深さ）が異なることとなる。
具体的には、第２バイポーラトランジスタ２０のエミッタ領域２５のコンタクト領域２５Ａ上に形成された層間絶縁層５３が、他の素子の各領域のコンタクト領域上に形成された層間絶縁層５３よりも厚層化された分、第２バイポーラトランジスタ２０のエミッタ領域２５のコンタクト領域２５Ａでは他の素子の各領域のコンタクト領域に比べコンタクト深さが浅くコンタクトホール５４が形成される。
【００３２】
そして、第１バイポーラトランジスタ１０のエミッタ領域１５と、第２バイポーラトランジスタ２０のエミッタ領域２５では、コンタクト深さが異ならせると、各コンタクトホールに埋め込まれる埋め込み電極が各エミッタ領域に到達する深さを異ならせることができることから、各エミッタ領域を構成する不純物拡散層における厚み方向の不純物拡散濃度勾配により、各エミッタ領域での実効の不純物拡散濃度が変わり、結果、第１バイポーラトランジスタ１０と第２バイポーラトランジスタ２０との直流電流増幅率（ｈｆｅ）を変更することができる。
具体的には、第２バイポーラトランジスタ２０のエミッタ領域２５のコンタクト深さが第１バイポーラトランジスタ１０のエミッタ領域１５のコンタクト深さが浅いことから、第２バイポーラトランジスタ２０の方が第１バイポーラトランジスタ１０よりも直流電流増幅率（ｈｆｅ）が大きくなる。
【００３３】
次に、図３（Ｊ）に示すように、各コンタクトホール５４に導電部材（例えばタングステン等）を埋め込み、埋め込み電極５５を形成する。これにより、各素子の各領域と外部との導通が図られる。
【００３４】
そして、図示しないが、その後、埋め込み電極５５と接続するように層間絶縁層５３上位に配線層や外部端子等を形成した後、半導体装置１０１が得られる。
【００３５】
以上説明した本実施形態に係る半導体装置の製造方法では、第２バイポーラトランジスタ２０のエミッタ領域２５又はその周囲上であって、当該エミッタ領域２５におけるコンタクト領域２５Ａの周辺上にダミー層５２を形成することで（具体的には、本実施形態では、第２バイポーラトランジスタ２０のエミッタ領域２５のコンタクト領域２５Ａを取り囲む又は挟むようにダミー層５２を形成することで）、その後、形成する層間絶縁層５３の厚みを厚層化することができるため、第２バイポーラトランジスタ２０のエミッタ領域２５では第１バイポーラトランジスタ１０のエミッタ領域１５に比べコンタクト深さを浅くしてコンタクトホール５４が形成される。
即ち、ダミー層５２を形成することのみで、上述のように、第１バイポーラトランジスタ１０と第２バイポーラトランジスタ２０との直流電流増幅率（ｈｆｅ）を変更することができる。
【００３６】
したがって、本実施形態に係る半導体装置の製造方法では、異なる直流電流増幅率（ｈｆｅ）を有する複数のバイポーラトランジスタを混載した半導体装置を、簡易且つ工程数が少なく得られる。
【００３７】
特に、本実施形態に係る半導体装置の製造方法では、ダミー層５２としてポリシリコン層を採用し、ＣＭＯＳトランジスタ３０及びＤＭＯＳトランジスタ４０におけるポリシリコン層からなるゲート電極と同時に形成しているため、これら各素子の混載型の半導体装置であれば、実質的な工程数の増加がなく、ダミー層５２を形成し、異なる直流電流増幅率（ｈｆｅ）を有する複数のバイポーラトランジスタを混載した半導体装置が得られる。
【００３８】
また、本実施形態に係る半導体装置の製造方法では、ダミー層５２としてポリシリコン層を採用し、コンタクトホール５４と接続するように、即ち埋め込み電極５５を構成する導電部材と接続するように形成することで、ポリシリコン層からなるダミー層５２と埋め込み電極５５とが同電位となり、第２バイポーラトランジスタのエミッタ領域における埋め込み電極５５によるコンタクトの電位に影響を与えることがなくなる。
【００３９】
また、本実施形態に係る半導体装置の製造方法では、各素子の各領域とコンタクトを取るための各コンタクトホール５４を、その径が全て単一サイズとなるように形成することで、即ち、各コンタクトホール５４を形成条件を同一なものとすることで、異なる直流電流増幅率（ｈｆｅ）を有する複数のバイポーラトランジスタを混載した半導体装置が得られることから、簡易且つ工程数の低減化が図られ、低コスト化が実現できる。
また、各コンタクトホール５４を、その径が全て単一サイズとなるように形成することで、例えば、埋め込み電極５５（導電部材）のエッチバック後（例えばタングステンエッチバック後）の形状が半導体基板（ウエハ）面内でバラつかなくなる。
【００４０】
（第２実施形態）
図８は、第２実施形態に係る半導体装置の製造方法を示す工程図である。
【００４１】
第２実施形態に係る半導体装置の製造方法では、まず、図８（Ａ）に示すように、同一の半導体基板１００Ａに、第１バイポーラトランジスタ１０、第２バイポーラトランジスタ２０、ＣＭＯＳトランジスタ３０、及びＤＭＯＳトランジスタ４０を形成する。
当該各素子の形成は、第１実施形態における図１（Ａ）〜図３（Ｇ）の工程と同様の工程を経て行う。
【００４２】
そして、図９（Ａ）に示すように、上記ＣＭＯＳトランジスタ形成領域３０Ａ及びＤＭＯＳトランジスタ形成領域４０Ａのゲート電極の形成と共に、同様にして、第２バイポーラトランジスタ形成領域２０Ａにおけるエミッタ領域２５上（又はその周囲上：本実施形態ではエミッタ領域２５上）であって、エミッタ領域２５におけるコンタクト領域２５Ａの周辺として当該エミッタ領域２５におけるコンタクト領域２５Ａの片側に偏在させて、ポリシリコン層の形成及びエッチングにより、当該ポリシリコン層からなるダミー層５２を形成する。
具体的には、例えば、図１０に示すように、ダミー層５２は、エミッタ領域２５のコンタクト領域２５Ａ、つまりコンタクトホール５４（本実施形態では３つのコンタクトホール５４）を形成する領域の片側に沿って、形成するコンタクトホール５４と接触するように形成する。
【００４３】
次に、図８（Ｂ）に示すように、第１バイポーラトランジスタ１０、第２バイポーラトランジスタ２０、ＣＭＯＳトランジスタ３０、及びＤＭＯＳトランジスタ４０を覆うように、例えば、リン含有シリコン酸化層（ＰＳＧ層）等の層間絶縁層５３を形成する。
【００４４】
ここで、図９（Ｂ）に示すように、上記第２バイポーラトランジスタ２０のエミッタ領域２５のコンタクト領域２５Ａ（つまりコンタクトホール５４を形成する領域）の片側に偏在するように、ダミー層５２を形成した状態で、層間絶縁層５３を形成すると、各素子の各領域のうちダミー層５２上に形成される層間絶縁層５３のみが局所的に厚層化される。すると、第２バイポーラトランジスタ２０のエミッタ領域２５のコンタクト領域２５Ａにおいては、その片側に偏在させるようにダミー層５２が形成されていることから、当該コンタクト領域２５Ａ上に形成される層間絶縁層５３はダミー層５２側に近づいていくにつれて厚みが厚くなっていく。つまり、第２バイポーラトランジスタ２０のエミッタ領域２５のコンタクト領域２５Ａに形成される層間絶縁層５３は、その表面が半導体基板１００Ａ表面に対して傾斜するように形成される。
具体的には、第２バイポーラトランジスタ２０のエミッタ領域２５（そのコンタクト領域２５Ａ）において、その表面と層間絶縁層５３表面との距離がダミー層５２側に近づくにつれ大きくなる。
言い換えれば、他の素子の各領域表面と層間絶縁層５３表面との距離が一定なのに対して、第２バイポーラトランジスタ２０のエミッタ領域２５（そのコンタクト領域２５Ａ）表面と層間絶縁層５３表面との距離は漸次大きくなるように変動している。
【００４５】
次に、図８（Ｃ）に示すように、ホトリソグラフィー及びエッチングにより所定の開口を持つフォトレジスト（不図示）を形成した後、これをマスクとしてエッチング（例えばＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、層間絶縁層５３と共に、各素子の各領域のコンタクト領域に、当該各領域とコンタクトを取るためのコンタクトホール５４を形成する。このコンタクトホール５４は、層間絶縁層５３と共に、各素子の各領域表層領域に入り込んで形成する。
【００４６】
ここで、第２バイポーラトランジスタ２０のエミッタ領域２５（そのコンタクト領域２５Ａ）上に形成された層間絶縁層５３の表面が傾斜した状態、つまり、第２バイポーラトランジスタ２０のエミッタ領域２５（そのコンタクト領域２５Ａ）表面と層間絶縁層５３表面との距離は漸次大きくなるように変動した状態で、当該エミッタ領域２５とのコンタクトを図るためのコンタクトホール５４を形成すると、図９（Ｃ）に示すように、第２バイポーラトランジスタ２０のエミッタ領域２５のコンタクト領域２５Ａに形成されるコンタクトホール５４の底面は半導体基板１００Ａ表面に対して傾斜して形成される。他の領域に形成するコンタクトホール５４の底面は半導体基板１００Ａ表面に対して略平行である。
【００４７】
そして、第２バイポーラトランジスタ２０のエミッタ領域２５に形成されるコンタクトホール５４の底面が半導体基板１００Ａ表面に対して傾斜させると、エミッタ領域２５を構成する不純物拡散層における厚み方向の不純物拡散濃度勾配に対して、コンタクトホール５４に埋め込み電極５５を傾斜して接触（コンタクト）、つまり埋め込み電極５５を不純物拡散層における不純物拡散濃度が高い所、低い所での接触（コンタクト）を図ることができるため、当該不純物拡散濃度勾配が平均化され、第２バイポーラトランジスタ２０の直流電流増幅率（ｈｆｅ）を安定化させることができる。
【００４８】
次に、図８（Ｄ）に示すように、各コンタクトホール５４に導電材料（例えばタングステン等）を埋め込み、埋め込み電極５５を形成する。これにより、各素子の各領域と外部との導通が図られる。
【００４９】
そして、図示しないが、その後、埋め込み電極５５と接続するように層間絶縁層５３上位に配線層や外部端子等を形成した後、半導体装置１０２が得られる。
【００５０】
これら以外は、第１実施形態と同様であるため、説明を省略する。
【００５１】
以上説明した本実施形態に係る半導体装置の製造方法では、第１実施形態と同様に、ダミー層５２を形成することのみで、第１バイポーラトランジスタ１０と第２バイポーラトランジスタ２０との直流電流増幅率（ｈｆｅ）を変更することができる。
加えて、第２バイポーラトランジスタ２０のエミッタ領域２５のコンタクト領域２５Ａ（つまりコンタクトホール５４を形成する領域）の片側に偏在するように、ダミー層５２を形成することで、上述のように、第２バイポーラトランジスタ２０の直流電流増幅率（ｈｆｅ）を安定化させることができる。
【００５２】
なお、上記いずいれの実施形態おいても、２つのバイポーラトランジスタを形成する形態を説明したが、これに限られず、２つ目以降のバイポーラトランジスタに形成するダミー層の厚みを変更することで、直流電流増幅率（ｈｆｅ）を変更することができることから、３つ以上のバイポーラトランジスタを同一半導体基板１００Ａに形成する形態であってもよい。
【００５３】
なお、上記いずいれの実施形態おいても、第２バイポーラトランジスタ２０のエミッタ領域２５又はその周囲上であって、当該エミッタ領域２５におけるコンタクト領域２５Ａの周辺上にダミー層５２を形成して、第１バイポーラトランジスタ１０と第２バイポーラトランジスタ２０との直流電流増幅率（ｈｆｅ）を変更した形態を説明したが、これに限られず、第２バイポーラトランジスタ２０の他の領域（ベース領域２６、コレクタ領域２７）又はその周囲上であって、当該他の領域におけるコンタクト領域の周辺上にダミー層５２を形成して、第１バイポーラトランジスタ１０と第２バイポーラトランジスタ２０との直流電流増幅率（ｈｆｅ）を変更した形態であってもよい。
但し、第２バイポーラトランジスタ２０のエミッタ領域２５のコンタクト領域の周辺上にダミー層５２を形成する形態が、実効性が高く、第１バイポーラトランジスタ１０と第２バイポーラトランジスタ２０との直流電流増幅率（ｈｆｅ）を変更することができ好適である。
【００５４】
また、上記いずいれの実施形態おいても、バイポーラトランジスタと共に、ＣＭＯＳトランジスタ及びＤＭＯＳトランジスタを同一半導体基板上に形成する形態を説明したが、ＣＭＯＳトランジスタ及びＤＭＯＳトランジスタの一方を形成した形態であってもよいし、これを形成しない形態であってもよい。また、ＣＭＯＳトランジスタ及びＤＭＯＳトランジスタに限られず、他のＭＯＳトランジスタを形成した形態であってもよい。
【００５５】
また、上記いずいれの実施形態おいても、バイポーラトランジスタ、ＭＯＳトランジスタ（ＣＭＯＳトランジスタ及びＤＭＯＳトランジスタ）の構成そのものについては、特に制限はなく、周知の構成及びその形成方法により各素子を形成してもよい。
なお、上記いずれの実施形態においても、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能である
【符号の説明】
【００５６】
１０   第１バイポーラトランジスタ
１０Ａ 第１バイポーラトランジスタ形成領域
１１   Ｐ型ウェル領域
１２   Ｎ型ウェル領域
１５   エミッタ領域
１６   ベース領域
１７   コレクタ領域
２０   第２バイポーラトランジスタ
２０Ａ 第２バイポーラトランジスタ形成領域
２１   Ｐ型ウェル領域
２２   Ｎ型ウェル領域
２５   エミッタ領域
２５Ａ コンタクト領域
２６   ベース領域
２７   コレクタ領域
３０   ＣＭＯＳトランジスタ
３０Ａ ＣＭＯＳトランジスタ形成領域
３２   Ｎ型ウエル領域
３５   ソース領域
３６   ドレイン領域
３７   ゲート電極
４０   ＤＭＯＳトランジスタ
４０Ａ ＤＭＯＳトランジスタ形成領域
４２   Ｎ型ウエル領域
４３   ボディー層
４５   ソース領域
４６   ドレイン領域
４７   ゲート電極
５０   フィールド酸化層
５１   酸化層
５２   ダミー層
５３   層間絶縁層
５４   コンタクトホール
５５   埋め込み電極
１００Ａ      半導体基板
１００Ａ      半導体基板
１０１ 半導体装置
１０２ 半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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