(57)【特許請求の範囲】
【請求項１】
チップ内に形成され、スクライブ領域、モジュール領域およびＩ／Ｏ領域を含む機能領域と、
前記チップ内における空き領域に形成されると共に、他の領域とは電気的に浮遊したダミーパターンと
を備え、
前記空き領域は、前記機能領域同士の間、前記機能領域内、および／または前記機能領域が形成されている領域と前記機能領域が形成されていない領域とを跨ぐ位置に規定され、
前記ダミーパターンは、
枠状に形成されるとともに、前記ダミーパターンの外縁を規定する第１メタル部と、
前記第１メタル部の内周側に位置し、前記第１メタル部に連続するように形成された第２メタル部と、
前記第１メタル部の内周側において前記第２メタル部が形成されていない領域に位置する複数の非形成領域と、を有し、
複数の前記非形成領域は、略矩形状に構成され、前記第１メタル部の内周側における複数の所定の領域内にそれぞれ含まれるように配置され、
複数の前記所定の領域は、一辺の長さの比がフィボナッチ数列に規定されるとともに前記一辺の長さが短い順に隣接して螺旋状に配置された複数の正方形であり、
前記第１メタル部、前記第２メタル部および前記非形成領域は、前記ダミーパターンが全体として自己相似性を有するように構成されている、
半導体集積回路。
【請求項２】
チップ内に形成され、スクライブ領域、モジュール領域およびＩ／Ｏ領域を含む機能領域と、
前記チップ内における空き領域に形成されると共に、他の領域とは電気的に浮遊したダミーパターンと
を備え、
前記空き領域は、前記機能領域同士の間、前記機能領域内、および／または前記機能領域が形成されている領域と前記機能領域が形成されていない領域とを跨ぐ位置に規定され、
前記ダミーパターンは、
枠状に形成されるとともに、前記ダミーパターンの外縁を規定する第１メタル部と、
前記第１メタル部の内周側に位置し、前記第１メタル部に連続するように形成された第２メタル部と、
前記第１メタル部の内周側において前記第２メタル部が形成されていない領域に位置する複数の非形成領域と、を有し、
複数の前記非形成領域は、フラクタルパターン状に配置され、
前記第１メタル部、前記第２メタル部および前記非形成領域は、前記ダミーパターンが全体として自己相似性を有するように構成されている、
半導体集積回路。
【請求項３】
チップ内に形成され、スクライブ領域、モジュール領域およびＩ／Ｏ領域を含む機能領域と、
前記チップ内における空き領域に形成されると共に、他の領域とは電気的に浮遊したダミーパターンと
を備え、
前記空き領域は、前記機能領域同士の間、前記機能領域内、および／または前記機能領域が形成されている領域と前記機能領域が形成されていない領域とを跨ぐ位置に規定され、
前記ダミーパターンは、
枠状に形成されるとともに、前記ダミーパターンの外縁を規定する第１メタル部と、
前記第１メタル部の内周側に位置し、前記第１メタル部に連続するように形成された第２メタル部と、
前記第１メタル部の内周側において前記第２メタル部が形成されていない領域に位置する複数の非形成領域と、を有し、
複数の前記非形成領域は、それぞれが略矩形状に構成され、前記第１メタル部の内周側に規定されたペンローズタイルパターン上の所定の領域を含むように配置され、
前記所定の領域は、前記ペンローズタイルパターン内において、５回対称に配置されている、
半導体集積回路。
【請求項４】
請求項１から３のいずれかに記載の前記半導体集積回路のパターンをレイアウトする半導体集積回路のパターンレイアウト方法であって、
前記チップ内に形成される前記機能領域により規定される基準描画データを作成する工程と、
前記基準描画データを所定の幅だけオーバーサイズする工程と、
前記チップからオーバーサイズした前記基準描画データを差し引くことにより前記空き領域を算出する工程と、
前記非形成領域に対応する形状を有する島状領域を、前記空き領域内に形成する工程と、
形成されるべき前記ダミーパターンの前記外縁よりも内側に位置する前記空き領域から、前記島状領域を差し引く工程と、を備える、
半導体集積回路のパターンレイアウト方法。
【請求項５】
請求項１から３のいずれかに記載の前記半導体集積回路のパターンをレイアウトする半導体集積回路のパターンレイアウト方法であって、
前記チップ内に形成される前記機能領域により規定される基準描画データを作成する工程と、
前記基準描画データを所定の幅だけオーバーサイズする工程と、
前記チップからオーバーサイズした前記基準描画データを差し引くことにより前記空き領域を算出する工程と、
前記空き領域の中から、所定の占有率以下の前記空き領域を抽出する工程と、
前記非形成領域に対応する形状を有する島状領域を、所定の占有率以下の前記空き領域内に作成する工程と、
形成されるべき前記ダミーパターンの前記外縁よりも内側に位置する所定の占有率以下の前記空き領域から、前記島状領域を差し引く工程と、を備える、
半導体集積回路のパターンレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびそのパターンレイアウト方法に関し、特に、チップ内にダミーパターンを有する半導体集積回路およびそのパターンレイアウト方法に関する。
【背景技術】
【０００２】
半導体素子、液晶表示素子、撮像素子（ＣＣＤ：Charge Coupled Device）、または薄膜磁気ヘッドなどのマイクロデバイスを製造する際には、半導体集積回路が使用される。
【０００３】
半導体集積回路内には、各種の機能モジュール（メモリ、アナログまたはロジック等）に加えて、ダミーパターンが形成される。ダミーパターンは、たとえば層間絶縁膜に生じる凹凸を緩和するために形成される（下記の特許文献１および２参照）。ダミーパターンは、たとえばパターン占有率の均一性を向上させるためにも形成される（下記の特許文献３参照）。
【０００４】
各種の機能モジュールおよびダミーパターン等は、半導体ウェハの表面に形成される。各種の機能モジュールおよびダミーパターン等が形成された半導体ウェハの表面には、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）処理が施される。
【０００５】
ＣＭＰ処理においては、半導体ウェハの表面に研磨布が押し当てられる。ＣＭＰ処理においては、アルミナの微粉末またはＳｉＯ２の微粉末を含むスラリを半導体ウェハの表面に流しながら、半導体ウェハを自転公転させる。ＣＭＰ処理により、半導体ウェハの表面が研磨され、半導体ウェハの表面が平坦になる。半導体ウェハの表面が平坦になると、焦点深度が浅い露光装置を使用することができる。開口数（ＮＡ：Numerical Aperture）の大きな投影レンズを使うことにより、微細なパターンが転写可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−８１６２２号公報
【特許文献２】特開平９−３０６９９６号公報
【特許文献３】特開２００９−６４８５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記各特許文献におけるダミーパターンは、複数のメタル部から構成される。複数のメタル部は、島状に独立して配置される。ここで言う島状とは、たとえばメタル部の外縁が矩形状であって、矩形状の内側がすべてメタル部で埋め尽くされている形状のことを意味する。
【０００８】
ＣＭＰ処理において、半導体ウェハの表面を研磨する時、ダミーパターン（メタル部）には四方八方から機械的ストレスが作用する。ダミーパターンに所定以上の機械的ストレスが作用すると、ダミーパターンが折れ曲がったり、ダミーパターンの一部が欠落したりする場合がある。
【０００９】
本発明は、ＣＭＰ処理においてダミーパターンに機械的ストレスが作用しても、ダミーパターンが折れ曲がったり、ダミーパターンの一部が欠落したりすることを抑制できる半導体集積回路およびそのパターンレイアウト方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の局面に基づく半導体集積回路は、チップ内に形成され、スクライブ領域、モジュール領域およびＩ／Ｏ領域を含む機能領域と、上記チップ内における空き領域に形成されると共に、他の領域とは電気的に浮遊したダミーパターンと、を備える。
【００１１】
上記空き領域は、上記機能領域同士の間、上記機能領域内、および／または上記機能領域が形成されている領域と上記機能領域が形成されていない領域とを跨ぐ位置に規定され、上記ダミーパターンは、枠状に形成されるとともに、上記ダミーパターンの外縁を規定する第１メタル部と、上記第１メタル部の内周側に位置し、上記第１メタル部に連続するように形成された第２メタル部と、上記第１メタル部の内周側において上記第２メタル部が形成されていない領域に位置する複数の非形成領域と、を有する。複数の上記非形成領域は、略矩形状に構成され、上記第１メタル部の内周側における複数の所定の領域内にそれぞれ含まれるように配置され、複数の上記所定の領域は、一辺の長さの比がフィボナッチ数列に規定されるとともに上記一辺の長さが短い順に隣接して螺旋状に配置された複数の正方形であり、上記第１メタル部、上記第２メタル部および上記非形成領域は、上記ダミーパターンが全体として自己相似性を有するように構成されている。
本発明の第２の局面に基づく半導体集積回路は、チップ内に形成され、スクライブ領域、モジュール領域およびＩ／Ｏ領域を含む機能領域と、上記チップ内における空き領域に形成されると共に、他の領域とは電気的に浮遊したダミーパターンと、を備える。
上記空き領域は、上記機能領域同士の間、上記機能領域内、および／または上記機能領域が形成されている領域と上記機能領域が形成されていない領域とを跨ぐ位置に規定され、上記ダミーパターンは、枠状に形成されるとともに、上記ダミーパターンの外縁を規定する第１メタル部と、上記第１メタル部の内周側に位置し、上記第１メタル部に連続するように形成された第２メタル部と、上記第１メタル部の内周側において上記第２メタル部が形成されていない領域に位置する複数の非形成領域と、を有する。複数の上記非形成領域は、フラクタルパターン状に配置され、上記第１メタル部、上記第２メタル部および上記非形成領域は、上記ダミーパターンが全体として自己相似性を有するように構成されている。
本発明の第３の局面に基づく半導体集積回路は、チップ内に形成され、スクライブ領域、モジュール領域およびＩ／Ｏ領域を含む機能領域と、上記チップ内における空き領域に形成されると共に、他の領域とは電気的に浮遊したダミーパターンと、を備える。
上記空き領域は、上記機能領域同士の間、上記機能領域内、および／または上記機能領域が形成されている領域と上記機能領域が形成されていない領域とを跨ぐ位置に規定され、上記ダミーパターンは、枠状に形成されるとともに、上記ダミーパターンの外縁を規定する第１メタル部と、上記第１メタル部の内周側に位置し、上記第１メタル部に連続するように形成された第２メタル部と、上記第１メタル部の内周側において上記第２メタル部が形成されていない領域に位置する複数の非形成領域と、を有する。複数の上記非形成領域は、それぞれが略矩形状に構成され、上記第１メタル部の内周側に規定されたペンローズタイルパターン上の所定の領域を含むように配置され、上記所定の領域は、上記ペンローズタイルパターン内において、５回対称に配置されている。
【００１２】
本発明の他の局面に基づく半導体集積回路のパターンレイアウト方法は、上記に記載の上記半導体集積回路のパターンをレイアウトする半導体集積回路のパターンレイアウト方法であって、上記チップ内に形成される上記機能領域により規定される基準描画データを作成する工程と、上記基準描画データを所定の幅だけオーバーサイズする工程と、上記チップからオーバーサイズした上記基準描画データを差し引くことにより上記空き領域を算出する工程と、上記非形成領域に対応する形状を有する島状領域を、上記空き領域内に形成する工程と、形成されるべき上記ダミーパターンの上記外縁よりも内側に位置する上記空き領域から、上記島状領域を差し引く工程と、を備える。
【００１３】
本発明のさらに他の局面に基づく半導体集積回路のパターンレイアウト方法は、上記に記載の上記半導体集積回路のパターンをレイアウトする半導体集積回路のパターンレイアウト方法であって、上記チップ内に形成される上記機能領域により規定される基準描画データを作成する工程と、上記基準描画データを所定の幅だけオーバーサイズする工程と、上記チップからオーバーサイズした上記基準描画データを差し引くことにより上記空き領域を算出する工程と、上記空き領域の中から、所定の占有率以下の上記空き領域を抽出する工程と、上記非形成領域に対応する形状を有する島状領域を、所定の占有率以下の上記空き領域内に作成する工程と、形成されるべき上記ダミーパターンの上記外縁よりも内側に位置する所定の占有率以下の上記空き領域から、上記島状領域を差し引く工程と、を備える。
【発明の効果】
【００１４】
本発明によれば、ＣＭＰ処理においてダミーパターンに機械的ストレスが作用しても、ダミーパターンが折れ曲がったり、ダミーパターンの一部が欠落したりすることを抑制できる半導体集積回路およびそのパターンレイアウト方法を得ることができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１における半導体集積回路を示す平面図である。
【図２】図１におけるＩＩ線で囲まれる領域を拡大して示した平面図である。
【図３】実施の形態１の他の形態における半導体集積回路を示す平面図である。
【図４】実施の形態２における半導体集積回路に用いられるダミーパターンを示す平面図である。
【図５】実施の形態３における半導体集積回路に用いられるダミーパターンを示す平面図である。
【図６】実施の形態４における半導体集積回路に用いられるダミーパターンを示す平面図である。
【図７】実施の形態５における半導体集積回路に用いられるダミーパターンを示す平面図である。
【図８】実施の形態６に関し、一辺の長さがフィボナッチ数列に基づく正方形を隣接させ螺旋状に配置した様子を示す平面図である。
【図９】実施の形態６における半導体集積回路に用いられるダミーパターンを示す平面図である。
【図１０】実施の形態７における半導体集積回路に用いられるダミーパターンを示す平面図である。
【図１１】実施の形態８に関し、ペンローズタイルパターンを示す平面図である。
【図１２】実施の形態８における半導体集積回路に用いられるダミーパターンを示す平面図である。
【図１３】実施の形態９における半導体集積回路のパターンレイアウト方法を示す図である。
【図１４】実施の形態９における半導体集積回路のパターンレイアウト方法を示す第１平面図である。
【図１５】実施の形態９における半導体集積回路のパターンレイアウト方法を示す第２平面図である。
【図１６】実施の形態９における半導体集積回路のパターンレイアウト方法を示す第３平面図である。
【図１７】実施の形態９における半導体集積回路のパターンレイアウト方法を示す第４平面図である。
【図１８】実施の形態９における半導体集積回路のパターンレイアウト方法を示す第５平面図である。
【図１９】実施の形態１０における半導体集積回路のパターンレイアウト方法を示す図である。
【発明を実施するための形態】
【００１６】
本発明に基づいた各実施の形態における半導体集積回路およびそのパターンレイアウト方法について、以下、図面を参照しながら説明する。各実施の形態の説明において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。各実施の形態の説明において、同一の部品、相当部品に対しては、同一の参照番号を付し、重複する説明は繰り返さない場合がある。
【００１７】
［実施の形態１］
図１および図２を参照して、本実施の形態における半導体集積回路ＩＣ１について説明する。図１を参照して、半導体集積回路ＩＣ１はチップ状に形成されている。半導体集積回路ＩＣ１は、チップＴＰ内に形成された機能領域ＦＵＡと、チップＴＰ内における空き領域ＳＰ１（詳細は次述する）に形成されたダミーパターンＤＭＰ１とを備えている。
【００１８】
機能領域ＦＵＡは、スクライブ領域ＳＣＡ、モジュール領域ＭＡおよびＩ／Ｏ領域ＩＡを含んでいる。スクライブ領域ＳＣＡは、モジュール領域ＭＡおよびＩ／Ｏ領域ＩＡを囲むように、チップＴＰの周縁に形成されている。スクライブ領域ＳＣＡは、ダイシング用に形成されている。スクライブ領域ＳＣＡには、サイドモニタ、アライメントマークおよび解像力チャート等、半導体集積回路ＩＣ１を製造する際の仕上がり具合をモニタリングするためのスクライブＴＥＧ（Test Elementary Group）パターン（図示せず）が形成されている。
【００１９】
モジュール領域ＭＡには、メモリ（ＲＡＭ、ＲＯＭ）、ロジック、アナログ等が形成されている。一般的に、各モジュール領域ＭＡおよびＩ／Ｏ領域ＩＡの大きさおよび形状は多種多様である。各モジュール領域ＭＡまたはＩ／Ｏ領域ＩＡの間には、空き領域ＳＰ１が発生する。
【００２０】
各モジュール領域ＭＡおよびＩ／Ｏ領域ＩＡは、空き領域ＳＰ１が可能な限り小さくなるように設計される。空き領域ＳＰ１は、次述するダミーパターンＤＭＰ１を形成するために利用される。空き領域ＳＰ１は、各モジュール（メモリ等）間の信号をやり取りしたり、信号同士の干渉またはノイズの伝播を防止したりするためにも利用される。
【００２１】
図２は、図１におけるＩＩ線で囲まれる領域を拡大して示した平面図である。図２は、本実施の形態におけるダミーパターンＤＭＰ１を示している。
【００２２】
図２を参照して、ダミーパターンＤＭＰ１は、上述のとおり空き領域ＳＰ１に形成される。本実施の形態におけるダミーパターンＤＭＰ１は、略正方形状に形成されている。ダミーパターンＤＭＰ１は、枠状に形成される第１メタル部ＭＴ１と、帯状に形成される３つの第２メタル部ＭＴ２と、帯状に形成される４つの非形成領域ＮＴとを有している。第１メタル部ＭＴ１および第２メタル部ＭＴ２は、これらの周囲に形成されるたとえば配線等と同様の材質および厚さを有しているとよい。
【００２３】
第１メタル部ＭＴ１は、ダミーパターンＤＭＰ１の最外周において、所定の幅ＷＤ１をもって枠状に形成されている。第１メタル部ＭＴ１（の外周）は、ダミーパターンＤＭＰ１の外縁ＥＤを規定している。第２メタル部ＭＴ２は、第１メタル部ＭＴ１の内周側に位置している。第２メタル部ＭＴ２は、紙面上下方向に所定の間隔を空けて並んでいる。第２メタル部ＭＴ２は、両端において第１メタル部ＭＴ１に連続している。非形成領域ＮＴは、第１メタル部ＭＴ１の内周側に位置している。非形成領域ＮＴは、第１メタル部ＭＴ１の内周側において、第２メタル部ＭＴ２が形成されていない領域に位置している。
【００２４】
ダミーパターンＤＭＰ１は、電気的に浮遊しているとよい。ダミーパターンＤＭＰ１が電気的に浮遊していることにより、ダミーパターンＤＭＰ１の近くに配置された配線に電気信号が通過した時、ダミーパターンＤＭＰ１が充放電することを防止できる。また、ダミーパターンＤＭＰ１の近くに配置された配線に対して不要な電力を発生させたり、ダミーパターンＤＭＰ１の近くに配置された配線を通過する電気信号の波形が崩されたりすることも防止できる。
【００２５】
ダミーパターンＤＭＰ１（の外縁ＥＤ）と、各モジュール領域ＭＡまたはＩ／Ｏ領域ＩＡとの間には、所定の間隔ＷＤ２（安全領域とも称する）が空けられている。所定の間隔ＷＤ２とは、たとえば約１μｍである。所定の間隔ＷＤ２を確保することにより、回路シミュレーションに反映されない容量が発生したり、回路シミュレーションに反映されない容量が発生しなくなったりすることを防止できる。
【００２６】
（作用・効果）
上述のように構成される半導体集積回路ＩＣ１に対して、ＣＭＰ処理が施される。図２を参照して、ＣＭＰ処理において、ダミーパターンＤＭＰ１（第１メタル部ＭＴ１または第２メタル部ＭＴ２）には、四方八方から機械的ストレスが作用する。ダミーパターンＤＭＰ１において機械的ストレスが作用することにより欠落し易い部分は、外縁ＥＤの特に角部ＥＧ１〜ＥＧ４（４個）である。
【００２７】
ここで、冒頭に説明したダミーパターンは、島状に独立した複数のメタル部から構成されている（特許文献１〜３参照）。冒頭に説明したダミーパターンにおいては、多くの角部が存在している。たとえば、帯状のメタル部が４つ島状に形成されている場合、角部の数は、４×４＝１６個となる。
【００２８】
角部の数を比較すると、本実施の形態におけるダミーパターンＤＭＰ１の方が、冒頭に説明したダミーパターンよりも少ない。ダミーパターンＤＭＰ１によれば、角部が少ない分、ダミーパターンＤＭＰ１が欠落することを抑制することが可能となる。
【００２９】
ダミーパターンＤＭＰ１においては、たとえば面ＳＦ１に対しても四方八方方向から機械的ストレスが作用する。機械的ストレスは、面ＳＦ１の一部を欠落させるように作用したり、面ＳＦ１を含む第１メタル部ＭＴ１を折り曲げるように作用したりする。ここで、面ＳＦ１は、面ＳＦ２および面ＳＦ４に連続している。換言すると、面ＳＦ１は、面ＳＦ２および面ＳＦ４により支持されている。面ＳＦ１に対して作用した機械的ストレスには、面ＳＦ１、面ＳＦ２および面ＳＦ４の３つの面が対抗する。
【００３０】
本実施の形態におけるダミーパターンＤＭＰ１によれば、面ＳＦ１に対して作用した機械的ストレスに対して、３つの面ＳＦ１，ＳＦ２，ＳＦ４が対抗するため、ダミーパターンＤＭＰ１（第１メタル部ＭＴ１）が折れ曲がったり、ダミーパターンＤＭＰ１の一部が欠落したりすることを抑制することが可能となる。
【００３１】
ダミーパターンが折れ曲がったり、ダミーパターンの一部が欠落したりすると、ダミーパターンは所望の特性を発揮しなくなる。本実施の形態の半導体集積回路によれば、ダミーパターンＤＭＰ１が欠落することが抑制されるため、ダミーパターンの特性が低下することも抑制可能となる。
【００３２】
ＣＭＰ処理時において、欠落したダミーパターンの一部は、研磨布に押さえつけられた状態で半導体ウェハの表面を移動する。ダミーパターンの一部の移動により、隣接したパターンが次々と損傷する。ダミーパターンの一部は半導体ウェハ上において渦巻き状に移動する（トルネードモード）。本実施の形態の半導体集積回路によれば、ダミーパターンＤＭＰ１が欠落することが抑制されるため、このような損傷が発生することも抑制可能となる。
【００３３】
ダミーパターンの欠落が発生しないように、研磨布の押し付け圧力を減らしたり、回転数を小さくしたりすることも可能である。研磨布の押し付け圧力を減らしたり、回転数を小さくしたりすると、研磨速度が落ちる。所望の研磨量を確保するためには、より長い処理時間が必要になる。本実施の形態の半導体集積回路によれば、ダミーパターンＤＭＰ１が欠落することが抑制されるため、より短い処理時間で半導体集積回路を製造することが可能となる。また、本実施の形態の半導体集積回路によれば、ダミーパターンＤＭＰ１が欠落することが抑制されているため、製造における歩留まりを向上させることも可能となる。
【００３４】
ダミーパターンＤＭＰ１を、パターン占有率の均一性を向上させるために配置することも可能である。この場合、空き領域ＳＰ１に必要な占有率を算出する。必要な占有率に対して、第１メタル部ＭＴ１の面積（幅）および第２メタル部ＭＴ２の面積（幅）を大小させる。ダミーパターンＤＭＰ１の面積を大小させることにより、所望の占有率を得ることができる。
【００３５】
［実施の形態１の他の形態］
図３を参照して、ダミーパターンは空き領域ＳＰ２に形成されてもよい。空き領域ＳＰ２は、チップＴＰ内の機能領域ＦＵＡ（たとえば、ロジック）内に位置している。空き領域ＳＰ２に対しても、実施の形態１と同様のダミーパターンを形成することができる。空き領域ＳＰ２に形成したダミーパターンによっても、実施の形態１と同様の作用効果を得ることができる。
【００３６】
また、ダミーパターンは空き領域ＳＰ３に形成されてもよい。空き領域ＳＰ３は、チップＴＰ内の各種モジュールが形成されている領域（モジュール領域ＭＡ）内と、チップＴＰ内の各種モジュールが形成されていない領域とを跨ぐように位置している。空き領域ＳＰ３に対しても、実施の形態１と同様のダミーパターンを形成することができる。空き領域ＳＰ３に形成したダミーパターンによっても、実施の形態１と同様の作用効果を得ることができる。
【００３７】
［実施の形態２］
図４を参照して、ダミーパターンの形状は、ダミーパターンＤＭＰ２のように長方形状に形成されていてもよい。ダミーパターンＤＭＰ２は、枠状に形成される第１メタル部ＭＴ１と、帯状に形成される５つの第２メタル部ＭＴ２と、６つの非形成領域ＮＴとを有している。ダミーパターンＤＭＰ２によっても、実施の形態１と同様の作用効果を得ることができる。
【００３８】
［実施の形態３］
図５を参照して、本実施の形態におけるダミーパターンＤＭＰ３について説明する。ダミーパターンＤＭＰ３は、枠状の第１メタル部ＭＴ１と、帯状の３つの第２メタル部ＭＴ２Ａと、第２メタル部ＭＴ２Ａに直交する帯状の５つの第２メタル部ＭＴ２Ｂと、複数（２４個）の非形成領域ＮＴとを有している。ダミーパターンＤＭＰ３によると、実施の形態１と同様の作用効果に加え、次の効果を得ることが可能となる。
【００３９】
ダミーパターンＤＭＰ３によると、ダミーパターンＤＭＰ３（第１メタル部ＭＴ１、第２メタル部ＭＴ２Ａおよび第２メタル部ＭＴ２Ｂ）に作用する機械的ストレスが分散されて小さくなる。ダミーパターンＤＭＰ３（第１メタル部ＭＴ１、第２メタル部ＭＴ２Ａおよび第２メタル部ＭＴ２Ｂ）の折れ曲がる可能性が下がる。ダミーパターンＤＭＰ３においては、１つの第２メタル部ＭＴ２Ｂに対して、３つの第２メタル部ＭＴ２Ａが跨っている。１つの第２メタル部ＭＴ２Ｂは１／４の長さに分割されるため、第２メタル部ＭＴ２Ｂが折れ曲がる確率は、実施の形態２における第２メタル部ＭＴ２（図４参照）の１／４となる。
【００４０】
［実施の形態４］
図６を参照して、非形成領域ＮＴの形状は、ダミーパターンＤＭＰ４のように、正方形状に形成されていてもよい。ダミーパターンＤＭＰ４は、枠状に形成される第１メタル部ＭＴ１と、帯状の２つの第２メタル部ＭＴ２Ａと、帯状の３つの第２メタル部ＭＴ２Ｂと、複数（１２個）の非形成領域ＮＴとを有している。ダミーパターンＤＭＰ４によっても、実施の形態１および実施の形態３と同様の作用効果を得ることができる。
【００４１】
［実施の形態５］
図７を参照して、ダミーパターンＤＭＰ５のように、非形成領域ＮＴは２種類以上の形状からなるように構成されていてもよい。非形成領域ＮＴの形状は、すべて異なるように構成されていてもよい。ダミーパターンＤＭＰ５によっても、実施の形態１と同様の作用効果を得ることができる。ダミーパターンＤＭＰ５においては、非形成領域ＮＴの形状が周期性を有さないように構成されることにより、ダミーパターンＤＭＰ５周りに発生する電磁ノイズ等をより効果的に遮断することも可能となる。
【００４２】
［実施の形態６］
図８および図９を参照して、本実施の形態におけるダミーパターンＤＭＰ６について説明する。まず、フィボナッチ数列について説明する。フィボナッチ数列とは、イタリアの数学者レオナルド・フィボナッチ（ピサのレオナルド）にちなんで名付けられた数列である。ｎ番目のフィボナッチ数Ｆｎは、Ｆ０＝０、Ｆ１＝１、Ｆｎ＋２＝Ｆｎ＋Ｆｎ＋１により定義される。最初の数項は０、１、１、２、３、５、８、１３、２１、３４、５５、８９、１４４、２３３、３７７、６１０、９８７、（以降省略）となる。フィボナッチ数列においては、いずれの項も、その前の２つの項の和となっている。
【００４３】
図８を参照して、正方形ＳＱ１Ａ、正方形ＳＱ１Ｂ、正方形ＳＱ２、正方形ＳＱ３、正方形ＳＱ５、および正方形ＳＱ８（以下、各正方形とも称する）は、一辺の長さの比がフィボナッチ数列を満足している。各正方形は、隣接した状態で一辺の長さが短いものから順に螺旋状に配置されている。各正方形が配置された領域の最外周は、長方形を描く。
【００４４】
図９を参照して、本実施の形態におけるダミーパターンＤＭＰ６は、外縁が長方形状に構成される。複数の非形成領域ＮＴは、それぞれが略矩形状に構成される。複数の非形成領域ＮＴは、好適には、略正方形状に構成されているとよい。
【００４５】
本実施の形態における複数の非形成領域ＮＴは、ダミーパターンＤＭＰ６上に上記の各正方形（正方形ＳＱ１Ａ〜正方形ＳＱ８）を規定した場合、それぞれが上記の各正方形内に含まれるように配置される。たとえば、非形成領域ＮＴ８は、フィボナッチ数列を満足する一の正方形ＳＱ８に含まれるように配置される。非形成領域ＮＴ５は、フィボナッチ数列を満足する他の正方形ＳＱ５に含まれるように配置される。
【００４６】
本実施の形態におけるダミーパターンＤＭＰ６は、全体として自己相似性を有するように構成されているとよい。換言すると、フィボナッチ数列を満足する一の正方形ＳＱ８と、当該一の正方形ＳＱ８内に形成される非形成領域ＮＴ８とから構成される形状は、フィボナッチ数列を満足する他の正方形ＳＱ５と、当該他の正方形ＳＱ５内に形成される非形成領域ＮＴ５とから構成される形状と相似関係にあるとよい。
【００４７】
ダミーパターンＤＭＰ６によっても、実施の形態１と同様の作用効果を得ることができる。ダミーパターンＤＭＰ６においては、非形成領域ＮＴの形状が周期性を有さないように構成されることにより、ダミーパターンＤＭＰ６周りに発生する電磁ノイズ等をより効果的に遮断することも可能となる。
【００４８】
［実施の形態７］
図１０を参照して、本実施の形態におけるダミーパターンＤＭＰ７について説明する。ダミーパターンＤＭＰ７における複数の非形成領域ＮＴは、フラクタルパターン状に配置されている。
【００４９】
ここで、フラクタルとは、フランスの数学者ブノワ・マンデルブロが導入した幾何学の概念である。フラクタルとは、図形の部分と図形の全体とが自己相似になっている場合を含む。フラクタルとは、ハウスドルフ次元が位相次元を厳密に上回るような集合と定義される。完全に自己相似なフラクタルにおいては、ハウスドルフ次元はミンコフスキー次元と等しくなる。
【００５０】
図１０に示すように、ダミーパターンＤＭＰ７においては、フラクタルな構造の一例として、カントール集合状に配置されている。カントール集合とは、線分を３つに分割して中央を取り去り、さらに、残った部分をさらに３つに分割して中央を取り去る。カントール集合とは、この作業を繰り返すことにより得られるフラクタル構造の一つである。カントール集合におけるフラクタル次元は０．６３である。
【００５１】
ダミーパターンＤＭＰ７においては、非形成領域ＮＴ１の紙面左右方向の長さを１／３倍した長さと、非形成領域ＮＴ１に隣り合う非形成領域ＮＴ２の同方向の長さとが等しくなっている。非形成領域ＮＴ２の紙面左右方向の長さを１／３倍した長さと、非形成領域ＮＴ２に隣り合う非形成領域ＮＴ３の同方向の長さとが等しくなっている。非形成領域ＮＴ３の紙面左右方向の長さを１／３倍した長さと、非形成領域ＮＴ３に隣り合う非形成領域ＮＴ４の同方向の長さとが等しくなっている。
【００５２】
ダミーパターンＤＭＰ７によっても、実施の形態１と同様の作用効果を得ることができる。ダミーパターンＤＭＰ７によれば、ダミーパターンＤＭＰ７周りに発生する電磁ノイズ等をより効果的に遮断することが可能となる。
【００５３】
具体的には、ダミーパターンＤＭＰ７においては、非形成領域ＮＴ（ＮＴ１〜ＮＴ４）が、フラクタルパターン状の一例として上述のようなカントール集合状に配置されている。ダミーパターンＤＭＰ７に電磁波を入射すると、各非形成領域ＮＴ１〜ＮＴ４中で電磁波が共鳴する。所定の波長においては、入射する電磁場の１０の７乗倍の強さの電磁場が、カントール集合状に形成された非形成領域ＮＴ内に発生する。
【００５４】
この所定の波長と、ＲＤＲ（Restricted Design Rules）の波長（空間周波数の逆数）の方向とは、一致しているとよい。ＲＤＲの採用によって伝播された電磁ノイズ等は、カントール集合状に形成された非形成領域ＮＴの内部に集まる。ＲＤＲの採用によって伝播された電磁ノイズ等は、その周辺の回路へは伝播しなくなる。したがって、ダミーパターンＤＭＰ７によれば、ダミーパターンＤＭＰ７周りに発生する電磁ノイズ等をより効果的に遮断することが可能となる。
【００５５】
［実施の形態８］
図１１および図１２を参照して、本実施の形態におけるダミーパターンＤＭＰ８について説明する。まず、図１１を参照して、ペンローズタイルパターンについて説明する。ペンローズタイルパターンとは、イギリスの物理学者ロジャー・ペンローズが考案した形状である。
【００５６】
ペンローズタイルパターンとは、２種類の菱形が敷き詰められることにより平面が充填された形状である。ペンローズタイルパターンとは、５回対称性を有しているが、周期的なパターンを有していない。ペンローズタイルパターンを構成する２種類の菱形は、一方の菱形が鋭角７２°および鈍角１０８°から構成され、他方の菱形が鋭角３６°および鈍角１４４°から構成される。
【００５７】
ペンローズタイルパターン上には、隣接する同一形状の５つの菱形を含む正１０角形が複数規定される。隣接する同一形状の５つの菱形を含む正１０角形とは、図１１中に示す中心ＣＴ１、中心ＣＴ２、中心ＣＴ３を中心とする正１０角形である。
【００５８】
図１２を参照して、本実施の形態におけるダミーパターンＤＭＰ８においては、複数の非形成領域ＮＴが略矩形状（または略正方形状）に構成されている。複数の非形成領域ＮＴは、ダミーパターンＤＭＰ８上にペンローズタイルパターンを規定した場合、ペンローズタイルパターン内において５回対称に配置された所定の領域を含むように配置されている。
【００５９】
たとえば、複数の非形成領域ＮＴは、ダミーパターンＤＭＰ８上にペンローズタイルパターンを規定した場合、それぞれが上述の正１０角形（隣接する同一形状の５つの菱形を含む正１０角形）を含むように配置されるとよい。この場合、非形成領域ＮＴの１つは、中心ＣＴ１を中心とする正１０角形を含むように配置されている。非形成領域ＮＴの他の１つは、中心ＣＴ２を中心とする正１０角形を含むように配置されている。中心ＣＴ２は、中心ＣＴ１の１つ外周に位置している。また、非形成領域ＮＴのさらに他の１つは、中心ＣＴ３を中心とする正１０角形を含むように配置されている。中心ＣＴ３は、中心ＣＴ２のさらに１つ外周に位置している。
【００６０】
ダミーパターンＤＭＰ８によっても、実施の形態１と同様の作用効果を得ることができる。ダミーパターンＤＭＰ８においては、非形成領域ＮＴの形状が周期性を有さないように構成されることにより、ダミーパターンＤＭＰ８周りに発生する電磁ノイズ等をより効果的に遮断することが可能となる。
【００６１】
［実施の形態１〜８の他の形態］
実施の形態１〜８におけるダミーパターンは、収差モニタ機能をさらに有するように構成されてもよい。この場合、ダミーパターンは、収差モニタ対象の機能モジュール（例えばＳＲＡＭモジュール）の周辺の空き領域に形成される。ダミーパターンは、たとえば空き領域内に６つ形成される。６つのうち３つのダミーパターンは、周期方向が横方向（収差モニタ対象の機能モジュールとの対向方向に直交する方向）で且つ周期ピッチが相対的に大、中、小と変化するように形成される。６つのうち他の３つのダミーパターンは、周期方向が縦方向（収差モニタ対象の機能モジュールとの対向方向に平行な方向）で且つ周期ピッチが相対的に大、中、小と変化さするように形成される。当該構成により、ダミーパターンに収差モニタ機能をさらに付与することが可能となる。
【００６２】
実施の形態１〜８におけるダミーパターンは、電気ノイズ遮断機能をさらに有するように構成されてもよい。この場合、ダミーパターンは、メモリ、アナログまたは高周波素子等の周辺の空き領域に形成される。ダミーパターンは、２つの周期パターン（空間周波数）を有するように形成される。２つの周期パターンは、その周期方向と、電気ノイズ遮断対象の機能モジュール（例えばアナログモジュール）との対向方向とが一致するように構成される。２つの周期パターンは、互いに機能モジュールとの対向方向に沿って並列配置される。当該構成により、ダミーパターンに電気ノイズ遮断機能をさらに付与することが可能となる。
【００６３】
実施の形態１〜８におけるダミーパターンは、磁気ノイズ遮断機能をさらに有するように構成されてもよい。この場合、ダミーパターンは、実施の形態１〜８におけるダミーパターンの外周を囲う環状のメタル部を備えている。メタル部以外の部分は、絶縁膜により形成される。ダミーパターンは、半導体集積回路が磁気センサモジュールを備える場合において、当該磁気センサモジュール以外の機能モジュールの周辺の空き領域に形成される。磁気センサモジュールの周辺の空き領域には、当該磁気センサモジュールの磁気検出を妨げない様に、磁気ノイズ遮断機能を持たないダミーパターンが形成される。当該構成により、ダミーパターンに磁気ノイズ遮断機能をさらに付与することが可能となる。
【００６４】
実施の形態１〜８におけるダミーパターンは、アライメント測定機能をさらに有するように構成されてもよい。この場合、２つのダミーパターンが、２つの空き領域にそれぞれ配置される。２つのダミーパターンの形成後、一方のダミーパターンと他方のダミーパターンとの周期方向のズレ幅を測定する。当該構成により、一方のダミーパターンと同じマスクで形成された機能モジュールの部位と、他方のダミーパターンと同じマスクで形成された機能モジュールの別の部位との間のアライメントを適切に測定できる。
【００６５】
［実施の形態９］
図１３〜図１８を参照して、本実施の形態における半導体集積回路のパターンレイアウト方法ＳＡについて説明する。半導体集積回路のパターンレイアウト方法ＳＡは、実施の形態１〜８に係る半導体集積回路のパターンをレイアウトするパターンレイアウト方法である。
【００６６】
図１３を参照して、半導体集積回路のパターンレイアウト方法ＳＡは、ステップＳＡ１〜ＳＡ５を備えている。以下、ステップＳＡ１〜ＳＡ５について順に説明する。
【００６７】
図１４を参照して、ステップＳＡ１においては、描画データＤＧ１（基準描画データ）を作成する。描画データＤＧ１は、チップＴＰに配置される全ての機能領域ＦＵＡ（スクライブ領域ＳＣＡ、モジュール領域ＭＡおよびＩ／Ｏ領域ＩＡ）の論理和（ＯＲ）により得ることができる。
【００６８】
図１５を参照して、ステップＳＡ２においては、描画データＤＧ２を作成する。描画データＤＧ２は、描画データＤＧ１（機能領域ＦＵＡの占有領域）を所定の幅だけオーバーサイズすることにより得ることができる。オーバーサイズする所定の幅は、隣接する各機能領域ＦＵＡの安全領域を確保した上で算出される。所定の幅は、たとえば約１μｍである。所定の幅は、半導体集積回路の世代毎に設定されるとよい。
【００６９】
図１６を参照して、ステップＳＡ３においては、描画データＤＧ３を作成する。描画データＤＧ３は、チップＴＰからステップＳＡ２で得た描画データＤＧ２を差し引くことにより得ることができる。チップＴＰのうち、安全領域を確保した上で描画データＤＧ２を差し引かれた残りの領域が、空き領域ＳＰ１として算出される。
【００７０】
図１７を参照して、ステップＳＡ４においては、描画データＤＧ４を作成する。描画データＤＧ４は、描画データＤＧ３の空き領域ＳＰ１に対し、島状領域ＩＳ１を形成する（差し引く）ことにより得ることができる。島状領域ＩＳ１は、ダミーパターンの非形成領域ＮＴ（図１８参照）に対応する形状を有している。本実施の形態においては、描画データＤＧ３の空き領域ＳＰ１に対し、帯状の４つの島状領域ＩＳ１が形成されている。
【００７１】
図１８を参照して、ステップＳＡ５においては、描画データＤＧ５を作成する。描画データＤＧ５は、描画データＤＧ４に対し、形成されるべきダミーパターンＤＭＰ１の外縁ＥＤよりも内側に位置する空き領域ＳＰ１から、島状領域ＩＳ１を差し引くことにより得ることができる。以上の様にして、半導体集積回路のパターンをレイアウトすることが可能となる。
【００７２】
［実施の形態１０］
図１９を参照して、本実施の形態における半導体集積回路のパターンレイアウト方法ＳＢについて説明する。半導体集積回路のパターンレイアウト方法ＳＢは、実施の形態１〜８に係る半導体集積回路のパターンをレイアウトする他のパターンレイアウト方法である。
【００７３】
半導体集積回路のパターンレイアウト方法ＳＢは、ステップＳＢ１〜ＳＢ６を備えている。ステップＳＢ１〜ＳＢ３は、上述の実施の形態９におけるステップＳＡ１〜ＳＡ３と同様である。
【００７４】
ステップＳＢ４においては、ステップＳＢ３において算出された空き領域（空き領域ＳＰ１：図１６参照）の中から、チップ上における所定の占有率以下の空き領域を抽出する。ステップＳＢ３において算出された空き領域と、チップ上におけるパターン占有率が所定の占有率以下の領域との論理積（ＡＮＤ）により、チップ上における所定の占有率以下の空き領域を抽出することができる。
【００７５】
所定のプログラムなどを使用して、チップ上における所定の占有率以下の空き領域を自動的に算出するとよい。所定のプログラムなどを使用して、チップ上における所定の占有率以下の空き領域を自動的に算出することを、セミオートダミーと称することができる。
【００７６】
ステップＳＢ５においては、実施の形態９のステップＳＡ４と同様に、所定の占有率以下の空き領域に対し、島状領域を形成する（差し引く）。島状領域は、ダミーパターンの非形成領域に対応する形状を有している。
【００７７】
ステップＳＢ６においては、実施の形態９のステップＳＡ５と同様に、島状領域を形成した描画データに対して、形成されるべきダミーパターンの外縁よりも内側に位置する空き領域から、島状領域を差し引く。以上のようにして、半導体集積回路のパターンをレイアウトすることが可能となる。
【００７８】
本実施の形態における半導体集積回路のパターンレイアウト方法ＳＢによれば、パターン占有率の均一性を向上させた半導体集積回路を得ることが可能となる。
【００７９】
以上、本発明に基づいた各実施の形態における半導体集積回路およびそのパターンレイアウト方法について説明したが、今回開示された各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８０】
本発明は、チップ内にダミーパターンを有する半導体集積回路およびそのパターンレイアウト方法に特に有利に適用され得る。
【符号の説明】
【００８１】
ＣＴ１〜ＣＴ３  中心、ＤＧ１〜ＤＧ５  描画データ、ＤＭＰ１〜ＤＭＰ８  ダミーパターン、ＥＤ  外縁、ＥＧ１〜ＥＧ４  角部、ＦＵＡ  機能領域、ＩＡ  Ｉ／Ｏ領域、ＩＣ１  半導体集積回路、ＩＳ１  島状領域、ＭＡ  モジュール領域、ＭＴ１  第１メタル部、ＭＴ２，ＭＴ２Ａ，ＭＴ２Ｂ  第２メタル部、ＮＴ，ＮＴ１〜ＮＴ４，ＮＴ５，ＮＴ８  非形成領域、ＳＡ，ＳＢ  パターンレイアウト方法、ＳＡ１〜ＳＡ５，ＳＢ１〜ＳＢ６  ステップ、ＳＣＡ  スクライブ領域、ＳＦ１〜ＳＦ４  面、ＳＰ１〜ＳＰ３  空き領域、ＳＱ１Ａ，ＳＱ１Ｂ，ＳＱ２，ＳＱ３，ＳＱ５，ＳＱ８  正方形、ＴＰ  チップ、ＷＤ１  幅、ＷＤ２  間隔。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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