(57)【特許請求の範囲】
【請求項１】
入力端子に入力された入力電圧から所定の定電流を生成して出力端子から出力電流として出力する定電流出力制御型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチング素子と、
該スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチング素子がオフして遮断状態になると、前記インダクタの放電を行う整流素子と、
前記スイッチング素子に流れる電流に比例した比例電流を生成し、該比例電流に応じた電流センス電圧を生成して出力する電流検出回路部と、
該電流検出回路部からの電流センス電圧が第２基準電圧になるように、前記スイッチング素子に対して、定電流出力制御を行うためのＰＷＭ制御を行う制御回路部と、
を備え、
前記制御回路部は、所定の第１基準電圧と前記電流センス電圧との差電圧を該第１基準電圧に加算して前記第２基準電圧を生成し、前記電流センス電圧と該第２基準電圧との電圧比較を行い、該比較結果を示すパルス信号を使用して前記定電流出力制御を行うためのＰＷＭ制御を行うことを特徴とする定電流出力制御型スイッチングレギュレータ。
【請求項２】
前記制御回路部は、
所定の第１基準電圧と前記電流センス電圧との差電圧を該第１基準電圧に加算して前記第２基準電圧を生成して出力する基準変換回路と、
該基準変換回路からの第２基準電圧と、前記電流センス電圧との電圧比較を行い、該比較結果を示すパルス信号を生成して出力する電圧比較回路と、
該電圧比較回路から出力されたパルス信号を、所定のクロック信号を用いてＰＷＭ変調し、該ＰＷＭ変調して得られたＰＷＭパルス信号を使用して前記スイッチング素子のスイッチング制御を行う制御回路と、
を備えることを特徴とする請求項１記載の定電流出力制御型スイッチングレギュレータ。
【請求項３】
入力端子に入力された入力電圧から所定の定電流を生成して出力端子から出力電流として出力する定電流出力制御型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチング素子と、
該スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチング素子がオフして遮断状態になると、前記インダクタの放電を行う整流素子と、
前記スイッチング素子に流れる電流に比例した比例電流を生成し、該比例電流に応じた電流センス電圧を生成して出力する電流検出回路部と、
前記電流センス電圧と所定の第１基準電圧との電圧比較を行い、該比較結果に応じて前記スイッチング素子をオフさせ、前記インダクタに流れるインダクタ電流がゼロになったか否かの検出を行い、該検出結果に応じて前記スイッチング素子をオンさせて、前記スイッチング素子に対して、定電流出力制御を行うためのＶＦＭ制御を行う制御回路部と、
を備えることを特徴とする定電流出力制御型スイッチングレギュレータ。
【請求項４】
前記制御回路部は、前記電流センス電圧が前記第１基準電圧以上になると前記スイッチング素子をオフさせ、前記スイッチング素子と前記インダクタとの接続部の電圧から前記インダクタ電流がゼロになったことを検出すると前記スイッチング素子をオンさせることを特徴とする請求項３記載の定電流出力制御型スイッチングレギュレータ。
【請求項５】
前記第１基準電圧は、前記出力端子から出力される出力電流が前記所定の定電流になったときの２倍の電流に相当する電流センス電圧の電圧値に設定されることを特徴とする請求項４記載の定電流出力制御型スイッチングレギュレータ。
【請求項６】
前記制御回路部は、
前記電流センス電圧と前記第１基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第１電圧比較回路と、
前記スイッチング素子と前記インダクタとの接続部の電圧と、接地電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第２電圧比較回路と、
前記第１電圧比較回路及び第２電圧比較回路の各出力信号から前記スイッチング素子のスイッチング制御を行う制御回路と、
を備えることを特徴とする請求項４又は５記載の定電流出力制御型スイッチングレギュレータ。
【請求項７】
前記第１基準電圧は、前記出力端子から出力される出力電流が前記所定の定電流になったときの２倍の電流に相当する電流センス電圧の電圧値に設定されることを特徴とする請求項３、４、５又は６記載の定電流出力制御型スイッチングレギュレータ。
【請求項８】
入力端子に入力された入力電圧から所定の定電流を生成して出力端子から出力電流として出力する定電流出力制御型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチング素子と、
該スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチング素子がオフして遮断状態になると、前記インダクタの放電を行う整流素子と、
前記スイッチング素子に流れる電流に比例した比例電流を生成し、該比例電流に応じた電流センス電圧を生成して出力する電流検出回路部と、
所定の第１基準電圧の電圧に応じて、前記スイッチング素子に対して、定電流出力制御を行うためのＰＷＭ制御又は定電流出力制御を行うためのＶＦＭ制御を行う制御回路部と、
を備え、
前記制御回路部は、
前記第１基準電圧が所定の第３基準電圧未満である場合、前記第１基準電圧と前記電流センス電圧との差電圧を該第１基準電圧に加算して第２基準電圧を生成し、前記電流センス電圧と該第２基準電圧との電圧比較を行い、該比較結果を示すパルス信号を使用して、前記スイッチング素子に対して、前記定電流出力制御を行うためのＰＷＭ制御を行い、
前記第１基準電圧が前記第３基準電圧以上である場合は、前記電流センス電圧と前記第１基準電圧との電圧比較を行い、該比較結果に応じて前記スイッチング素子をオフさせ、前記インダクタに流れるインダクタ電流がゼロになったか否かの検出を行い、該検出結果に応じて前記スイッチング素子をオンさせて、前記スイッチング素子に対して、定電流出力制御を行うためのＶＦＭ制御を行うことを特徴とする定電流出力制御型スイッチングレギュレータ。
【請求項９】
前記制御回路部は、定電流出力制御を行うためのＶＦＭ制御を行う場合、前記電流センス電圧が前記第１基準電圧以上になると前記スイッチング素子をオフさせ、前記スイッチング素子と前記インダクタとの接続部の電圧から前記インダクタ電流がゼロになったことを検出すると前記スイッチング素子をオンさせることを特徴とする請求項８記載の定電流出力制御型スイッチングレギュレータ。
【請求項１０】
前記制御回路部は、
前記第１基準電圧と前記電流センス電圧との差電圧を該第１基準電圧に加算して前記第２基準電圧を生成して出力する基準変換回路と、
該基準変換回路からの第２基準電圧と、前記電流センス電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第１電圧比較回路と、
前記電流センス電圧と前記第１基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第２電圧比較回路と、
前記スイッチング素子と前記インダクタとの接続部の電圧と、接地電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第３電圧比較回路と、
前記第１基準電圧と、前記第３基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第４電圧比較回路と、
該第４電圧比較回路からの出力信号に応じて、前記第１電圧比較回路からの出力信号に応じて前記定電流出力制御を行うためのＰＷＭ制御を行うか、又は前記第２電圧比較回路及び第３電圧比較回路の各出力信号に応じて前記定電流出力制御を行うためのＶＦＭ制御を行う制御回路と、
を備えることを特徴とする請求項８又は９記載の定電流出力制御型スイッチングレギュレータ。
【請求項１１】
前記基準変換回路は、スイッチドキャパシタ回路で構成されることを特徴とする請求項２又は１０記載の定電流出力制御型スイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電流出力制御を行うスイッチングレギュレータである定電流出力制御型スイッチングレギュレータに関する。
【背景技術】
【０００２】
図１０は、従来のスイッチングレギュレータの回路例を示した回路図である（例えば、特許文献１参照）。
図１０では、電圧制御用及び電流制御用の各オペアンプを使用し、出力電流の検出は、電流検出用抵抗に流れる電流によって生じる電圧差Ｖｄを使用して行い、定電流制御を行っている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかし、出力電流の検出に抵抗器を使用しているため、該抵抗器に流れる電流によって損失が生じるという問題があった。更に、このような損失を軽減するために前記抵抗器の抵抗値を小さくすると、高精度なオペアンプを使用する必要が生じるという問題があった。
【０００４】
本発明は、このような問題を解決するためになされたものであり、電流検出用の抵抗器が不要になり、部品点数の削減を図ることができる共に該抵抗器に流れる電流による損失をなくすことができる、入力電圧を所望の出力電流に変換して出力する定電流出力制御型スイッチングレギュレータを得ることを目的とする。
【課題を解決するための手段】
【０００５】
この発明に係る定電流出力制御型スイッチングレギュレータは、入力端子に入力された入力電圧から所定の定電流を生成して出力端子から出力電流として出力する定電流出力制御型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチング素子と、
該スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチング素子がオフして遮断状態になると、前記インダクタの放電を行う整流素子と、
前記スイッチング素子に流れる電流に比例した比例電流を生成し、該比例電流に応じた電流センス電圧を生成して出力する電流検出回路部と、
該電流検出回路部からの電流センス電圧が第２基準電圧になるように、前記スイッチング素子に対して、定電流出力制御を行うためのＰＷＭ制御を行う制御回路部と、
を備え、
前記制御回路部は、所定の第１基準電圧と前記電流センス電圧との差電圧を該第１基準電圧に加算して前記第２基準電圧を生成し、前記電流センス電圧と該第２基準電圧との電圧比較を行い、該比較結果を示すパルス信号を使用して前記定電流出力制御を行うためのＰＷＭ制御を行うものである。
【０００６】
具体的には、前記制御回路部は、
所定の第１基準電圧と前記電流センス電圧との差電圧を該第１基準電圧に加算して前記第２基準電圧を生成して出力する基準変換回路と、
該基準変換回路からの第２基準電圧と、前記電流センス電圧との電圧比較を行い、該比較結果を示すパルス信号を生成して出力する電圧比較回路と、
該電圧比較回路から出力されたパルス信号を、所定のクロック信号を用いてＰＷＭ変調し、該ＰＷＭ変調して得られたＰＷＭパルス信号を使用して前記スイッチング素子のスイッチング制御を行う制御回路と、
を備えるようにした。
【０００７】
また、この発明に係る定電流出力制御型スイッチングレギュレータは、入力端子に入力された入力電圧から所定の定電流を生成して出力端子から出力電流として出力する定電流出力制御型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチング素子と、
該スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチング素子がオフして遮断状態になると、前記インダクタの放電を行う整流素子と、
前記スイッチング素子に流れる電流に比例した比例電流を生成し、該比例電流に応じた電流センス電圧を生成して出力する電流検出回路部と、
前記電流センス電圧と所定の第１基準電圧との電圧比較を行い、該比較結果に応じて前記スイッチング素子をオフさせ、前記インダクタに流れるインダクタ電流がゼロになったか否かの検出を行い、該検出結果に応じて前記スイッチング素子をオンさせて、前記スイッチング素子に対して、定電流出力制御を行うためのＶＦＭ制御を行う制御回路部と、
を備えるものである。
【０００８】
具体的には、前記制御回路部は、前記電流センス電圧が前記第１基準電圧以上になると前記スイッチング素子をオフさせ、前記スイッチング素子と前記インダクタとの接続部の電圧から前記インダクタ電流がゼロになったことを検出すると前記スイッチング素子をオンさせるようにした。
【０００９】
また、前記第１基準電圧は、前記出力端子から出力される出力電流が前記所定の定電流になったときの２倍の電流に相当する電流センス電圧の電圧値に設定されるようにした。
【００１０】
また、前記制御回路部は、
前記電流センス電圧と前記第１基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第１電圧比較回路と、
前記スイッチング素子と前記インダクタとの接続部の電圧と、接地電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第２電圧比較回路と、
前記第１電圧比較回路及び第２電圧比較回路の各出力信号から前記スイッチング素子のスイッチング制御を行う制御回路と、
を備えるようにした。
【００１１】
また、前記第１基準電圧は、前記出力端子から出力される出力電流が前記所定の定電流になったときの２倍の電流に相当する電流センス電圧の電圧値に設定されるようにした。
【００１２】
また、この発明に係る定電流出力制御型スイッチングレギュレータは、入力端子に入力された入力電圧から所定の定電流を生成して出力端子から出力電流として出力する定電流出力制御型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチング素子と、
該スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチング素子がオフして遮断状態になると、前記インダクタの放電を行う整流素子と、
前記スイッチング素子に流れる電流に比例した比例電流を生成し、該比例電流に応じた電流センス電圧を生成して出力する電流検出回路部と、
所定の第１基準電圧の電圧に応じて、前記スイッチング素子に対して、定電流出力制御を行うためのＰＷＭ制御又は定電流出力制御を行うためのＶＦＭ制御を行う制御回路部と、
を備え、
前記制御回路部は、
前記第１基準電圧が所定の第３基準電圧未満である場合、前記第１基準電圧と前記電流センス電圧との差電圧を該第１基準電圧に加算して第２基準電圧を生成し、前記電流センス電圧と該第２基準電圧との電圧比較を行い、該比較結果を示すパルス信号を使用して、前記スイッチング素子に対して、前記定電流出力制御を行うためのＰＷＭ制御を行い、
前記第１基準電圧が前記第３基準電圧以上である場合は、前記電流センス電圧と前記第１基準電圧との電圧比較を行い、該比較結果に応じて前記スイッチング素子をオフさせ、前記インダクタに流れるインダクタ電流がゼロになったか否かの検出を行い、該検出結果に応じて前記スイッチング素子をオンさせて、前記スイッチング素子に対して、定電流出力制御を行うためのＶＦＭ制御を行うものである。
【００１３】
また、前記制御回路部は、定電流出力制御を行うためのＶＦＭ制御を行う場合、前記電流センス電圧が前記第１基準電圧以上になると前記スイッチング素子をオフさせ、前記スイッチング素子と前記インダクタとの接続部の電圧から前記インダクタ電流がゼロになったことを検出すると前記スイッチング素子をオンさせるようにした。
【００１４】
具体的には、前記制御回路部は、
前記第１基準電圧と前記電流センス電圧との差電圧を該第１基準電圧に加算して前記第２基準電圧を生成して出力する基準変換回路と、
該基準変換回路からの第２基準電圧と、前記電流センス電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第１電圧比較回路と、
前記電流センス電圧と前記第１基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第２電圧比較回路と、
前記スイッチング素子と前記インダクタとの接続部の電圧と、接地電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第３電圧比較回路と、
前記第１基準電圧と、前記第３基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第４電圧比較回路と、
該第４電圧比較回路からの出力信号に応じて、前記第１電圧比較回路からの出力信号に応じて前記定電流出力制御を行うためのＰＷＭ制御を行うか、又は前記第２電圧比較回路及び第３電圧比較回路の各出力信号に応じて前記定電流出力制御を行うためのＶＦＭ制御を行う制御回路と、
を備えるようにした。
【００１５】
また、前記基準変換回路は、スイッチドキャパシタ回路で構成されるようにした。
【発明の効果】
【００１６】
本発明の定電流出力制御型スイッチングレギュレータによれば、電流検出用の抵抗が不要になり、部品点数の削減を図ることができる共に該抵抗に流れる電流による損失をなくすことができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施の形態における定電流出力制御型スイッチングレギュレータの回路構成例を示した図である。
【図２】電流センス回路２及び平均化回路３の回路例を示した図である。
【図３】図１及び図２で示したスイッチングレギュレータ１における各部の信号波形例を示したタイミングチャートである。
【図４】本発明の第２の実施の形態における定電流出力制御型スイッチングレギュレータの回路構成例を示した図である。
【図５】図４の基準変換回路２１の回路例を示した図である。
【図６】図４及び図５で示したスイッチングレギュレータ１ａにおける各部の信号波形例を示したタイミングチャートである。
【図７】本発明の第３の実施の形態における定電流出力制御型スイッチングレギュレータの回路構成例を示した図である。
【図８】図７で示したスイッチングレギュレータ１ｂにおける各部の信号波形例を示したタイミングチャートである。
【図９】本発明の第４の実施の形態における定電流出力制御型スイッチングレギュレータの回路構成例を示した図である。
【図１０】従来のスイッチングレギュレータの回路例を示した回路図である。
【発明を実施するための形態】
【００１８】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電流出力制御型スイッチングレギュレータの回路構成例を示した図である。
図１において、定電流出力制御型スイッチングレギュレータ（以下、スイッチングレギュレータと呼ぶ）１は、入力端子ＩＮに入力された入力電圧Ｖｉｎから所定の定電流ｉｏｕｔを生成して出力端子ＯＵＴから出力する、インダクタを使用した非絶縁型のスイッチングレギュレータである。
【００１９】
スイッチングレギュレータ１は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなるスイッチングトランジスタＭ１と、ＮＭＯＳトランジスタからなる同期整流用トランジスタＭ２とを備えている。更に、スイッチングレギュレータ１は、出力電流ｉｏｕｔの検出を行う電流センス回路２と、平均化回路３と、所定の第１基準電圧ＶＲＥＦ１を生成して出力する基準電圧発生回路４と、コンパレータ５と、所定のクロック信号ＣＬＫを生成して出力する発振回路６と、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２のスイッチング制御を行う制御回路７と、インダクタＬ１と、コンデンサＣ１とを備えている。
【００２０】
なお、スイッチングトランジスタＭ１はスイッチング素子を、同期整流用トランジスタＭ２は整流素子をそれぞれなし、電流センス回路２は電流検出回路部を、平均化回路３、基準電圧発生回路４、コンパレータ５、発振回路６及び制御回路７は制御回路部をなす。また、図１のスイッチングレギュレータ１において、インダクタＬ１及びコンデンサＣ１を除く各回路は、１つのＩＣに集積されるようにしてもよく、スイッチングトランジスタＭ１及び／又は同期整流用トランジスタＭ２、インダクタＬ１並びにコンデンサＣ１を除く各回路は、１つのＩＣに集積されるようにしてもよい。
【００２１】
入力端子ＩＮと接地電圧との間には、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２が直列に接続され、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２との接続部をＬｘとする。接続部Ｌｘと出力端子ＯＵＴとの間にはインダクタＬ１が接続され、出力端子ＯＵＴと接地電圧との間にはコンデンサＣ１が接続されている。電流センス回路２には、入力電圧Ｖｉｎと接続部Ｌｘの電圧ＶＬｘがそれぞれ入力されており、電流センス回路２から出力される電流センス電圧ＶＳＮＳは平均化回路３に入力され、平均化回路３の出力電圧ＶＩＮＴはコンパレータ５の非反転入力端に入力されている。また、コンパレータ５の反転入力端には第１基準電圧ＶＲＥＦ１が入力されており、コンパレータ５の出力信号ＣＰＯＵＴは制御回路７に入力されている。制御回路７には、更にクロック信号ＣＬＫが入力されており、制御回路７は、制御信号ＰＨＳを生成してスイッチングトランジスタＭ１のゲートと平均化回路３にそれぞれ出力し、制御信号ＮＬＳを生成して同期整流用トランジスタＭ２のゲートに出力する。
【００２２】
このような構成において、電流センス回路２は、スイッチングトランジスタＭ１がオンしている期間に流れる電流を検出し、該検出した電流を電圧に変換して電流センス電圧ＶＳＮＳを生成し出力する。平均化回路３は、電流センス回路２からの電流センス電圧ＶＳＮＳを平均化して出力電圧ＶＩＮＴを生成し出力する。コンパレータ５は、平均化回路３からの出力電圧ＶＩＮＴと第１基準電圧ＶＲＥＦ１との電圧比較を行い、出力電圧ＶＩＮＴが第１基準電圧ＶＲＥＦ１以上になるとハイレベルの信号ＣＰＯＵＴを出力する。制御回路７は、信号ＣＰＯＵＴをクロック信号ＣＬＫを使用してＰＷＭ変調を行って制御信号ＰＨＳ及びＮＬＳをそれぞれ生成して出力する。
【００２３】
ここで、図２は、電流センス回路２及び平均化回路３の回路例を示した図である。
図２において、電流センス回路２は、オペアンプ１１，１２、ＰＭＯＳトランジスタＭ１１，Ｍ１２及び抵抗Ｒ１１で構成され、平均化回路３は、インバータ１５、ＮＭＯＳトランジスタＭ１５，Ｍ１６、コンデンサＣ１５及び抵抗Ｒ１５で構成されている。
電流センス回路２において、入力電圧ＶｉｎとＰＭＯＳトランジスタＭ１２のソースとの間にＰＭＯＳトランジスタＭ１１が接続され、ＰＭＯＳトランジスタＭ１１のゲートは接地電圧に接続されていることから、ＰＭＯＳトランジスタＭ１１は定電流源をなしている。
【００２４】
ＰＭＯＳトランジスタＭ１２のドレインと接地電圧との間には抵抗Ｒ１１が接続され、ＰＭＯＳトランジスタＭ１２と抵抗Ｒ１１との接続部はオペアンプ１２の非反転入力端に接続されている。ＰＭＯＳトランジスタＭ１１とＭ１２との接続部はオペアンプ１１の反転入力端に接続され、オペアンプ１１の非反転入力端には電圧ＶＬｘが入力されており、オペアンプ１１の出力端はＰＭＯＳトランジスタＭ１２のゲートに接続されている。オペアンプ１２において、出力端は反転入力端に接続されてボルテージホロワを形成し、オペアンプ１２の出力端から電流センス電圧ＶＳＮＳが出力される。
【００２５】
平均化回路３において、ＮＭＯＳトランジスタＭ１５のソースに電流センス電圧ＶＳＮＳが入力され、ＮＭＯＳトランジスタＭ１５のドレインは抵抗Ｒ１５の一端に接続されている。インバータ１５の入力端には制御信号ＰＨＳが入力され、インバータ１５の出力端はＮＭＯＳトランジスタＭ１５のゲートに接続されている。抵抗Ｒ１５の他端と接地電圧との間には、コンデンサＣ１５とＮＭＯＳトランジスタＭ１６が並列に接続され、抵抗Ｒ１５、コンデンサＣ１５及びＮＭＯＳトランジスタＭ１６との接続部から出力電圧ＶＩＮＴが出力される。ＮＭＯＳトランジスタＭ１６のゲートには制御信号ＰＨＳが入力されている。
【００２６】
オペアンプ１１は、ＰＭＯＳトランジスタＭ１１とＭ１２との接続部の電圧が電圧ＶＬｘになるようにＰＭＯＳトランジスタＭ１２の動作制御を行うことから、ＰＭＯＳトランジスタＭ１１からは、スイッチングトランジスタＭ１の出力電流に比例した電流が出力され、該比例電流を抵抗Ｒ１１で電圧に変換し更にオペアンプ１２でインピーダンス変換を行って電流センス電圧ＶＳＮＳとして出力する。このようにして、スイッチングトランジスタＭ１に流れる電流を電圧に変換している。ここで、スイッチングトランジスタＭ１のオン抵抗値をＲＰとし、ＰＭＯＳトランジスタＭ１１のオン抵抗値をＲＳとし、抵抗Ｒ１１の抵抗値をＲＶとし、インダクタＬ１に流れるインダクタ電流をｉｐとすると、電流センス電圧ＶＳＮＳは、下記（１）式のようになる。
ＶＳＮＳ＝ｉｐ×ＲＰ／ＲＳ×ＲＶ………………（１）
【００２７】
平均化回路３では、ＮＭＯＳトランジスタＭ１５がオンしている期間、すなわちスイッチングトランジスタＭ１がオンしている期間のみ、抵抗Ｒ１５及びコンデンサＣ１５によって電流センス電圧ＶＳＮＳが積分され、該積分の時定数は、抵抗Ｒ１５及びコンデンサＣ１５によって設定される。
図３は、図１及び図２で示したスイッチングレギュレータ１における各部の信号波形例を示したタイミングチャートである。図３を使用して、スイッチングレギュレータ１の動作についてもう少し詳細に説明する。
図３において、スイッチサイクルＡとスイッチサイクルＢの各区間は、異なる定電流設定値にした場合の動作例をそれぞれ示している。
【００２８】
定常的な状態では、各スイッチサイクルＡ及びＢにおけるインダクタ電流ｉｐの初期値ｉ０は一定の値になる。また、出力電流ｉｏｕｔは、１つのスイッチサイクルの平均電流になることから、スイッチングトランジスタＭ１がオンしている期間の初期電流であるｉ０とインダクタ電流ｉｐのピーク電流値であるｉ１との平均値に等しくなる。すなわち、出力電流ｉｏｕｔは、下記（２）式に示すように、初期値ｉ０とピーク値ｉ１との差分の1／２を初期値ｉ０に加算した値になる。
ｉｏｕｔ＝ｉ０＋（ｉ１−ｉ０）／２………………（２）
【００２９】
また、インダクタ電流ｉｐがｉ０である時間とｉ１である時間をそれぞれＴ０及びＴ１にすると、初期値ｉ０とピーク値ｉ１との平均値でもある出力電流ｉｏｕｔは、下記（３）式のように示すことができる。
ｉｏｕｔ＝∫ｉｐ（ｔ）ｄｔ………………（３）
但し、前記（３）式の積分期間はＴ１‐Ｔ０の間である。
【００３０】
このため、平均化回路３は、インダクタ電流ｉｐを電圧変換して得られた電流センス電圧ＶＳＮＳを、スイッチングトランジスタＭ１がオンしている期間、すなわちＴ１‐Ｔ０の期間のみ積分することにより、平均出力値である出力電圧ＶＩＮＴを生成して出力する。なお、積分器の時定数をなす抵抗Ｒ１５とコンデンサＣ１５は、スイッチング周波数、すなわちクロック信号ＣＬＫの周波数を考慮して抵抗値及び容量値がそれぞれ設定されている。
【００３１】
また、基準電圧発生回路４は、所定の定電流設定値をｉｓｅｔとすると、出力電流ｉｏｕｔが設定値ｉｓｅｔに等しくなるような電圧値の第１基準電圧ＶＲＥＦ１を生成して出力する。すなわち、第１基準電圧ＶＲＥＦ１は、前記（１）式及び（３）式から、下記（４）式のようになる。
ＶＲＥＦ１＝∫ＶＳＮＳ（ｔ）ｄｔ＝ｉｓｅｔ×ＲＰ／ＲＳ×ＲＶ―α………………（４）
なお、前記（４）式のαは、インダクタ値等により補正を行って前記（３）式を満たすように設定される。
【００３２】
このように、本第１の実施の形態におけるスイッチングレギュレータは、ＰＷＭ制御時におけるスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２の各動作を、ＰＷＭ制御のフレームの基準となる発振回路６からのクロック信号ＣＬＫ、及び平均化回路３の出力電圧ＶＩＮＴと第１基準電圧ＶＲＥＦ１との電圧比較結果を示す信号である信号ＣＰＯＵＴによって制御することができるため、電流検出用の抵抗が不要になり、部品点数の削減を図ることができる共に該抵抗に流れる電流による損失をなくすことができる。
【００３３】
第２の実施の形態．
前記第１の実施の形態では、クロック信号ＣＬＫの周波数が変化すると電圧ＶＩＮＴが変わることから、出力電流ｉｏｕｔがクロック信号ＣＬＫに依存していたが、出力電流ｉｏｕｔがクロック信号ＣＬＫに依存しないようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図４は、本発明の第２の実施の形態における定電流出力制御型スイッチングレギュレータの回路構成例を示した図である。なお、図４では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００３４】
図４における図１との相違点は、図１の平均化回路３をなくして、第１基準電圧ＶＲＥＦ１の電圧変換を行って第２基準電圧ＶＲＥＦ２を生成する基準変換回路２１を追加したことにあり、これに伴って、図１のスイッチングレギュレータ１をスイッチングレギュレータ１ａにした。
図４において、スイッチングレギュレータ１ａは、入力端子ＩＮに入力された入力電圧Ｖｉｎから所定の定電流ｉｏｕｔを生成して出力端子ＯＵＴから出力する、インダクタを使用した非絶縁型のスイッチングレギュレータである。
【００３５】
スイッチングレギュレータ１ａは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、電流センス回路２と、基準電圧発生回路４と、基準変換回路２１と、コンパレータ５と、発振回路６と、制御回路７と、インダクタＬ１と、コンデンサＣ１とを備えている。
電流センス回路２からの電流センス電圧ＶＳＮＳは、コンパレータ５の非反転入力端及び基準変換回路２１にそれぞれ入力され、更に基準変換回路２１には第１基準電圧ＶＲＥＦ１及びクロック信号ＣＬＫがそれぞれ入力されている。基準変換回路２１で生成された第２基準電圧ＶＲＥＦ２は、コンパレータ５の反転入力端に入力されている。
【００３６】
なお、基準電圧発生回路４、コンパレータ５、発振回路６、制御回路７及び基準変換回路２１は制御回路部をなす。また、図４のスイッチングレギュレータ１ａにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路は、１つのＩＣに集積されるようにしてもよく、スイッチングトランジスタＭ１及び／又は同期整流用トランジスタＭ２、インダクタＬ１並びにコンデンサＣ１を除く各回路は、１つのＩＣに集積されるようにしてもよい。
【００３７】
図５は、図４の基準変換回路２１の回路例を示した図である。
図５において、基準変換回路２１は、オペアンプ２２、インバータ２３，２４、アナログスイッチ２５〜２９、及び同じ容量のコンデンサＣ２１，Ｃ２２で構成され、スイッチドキャパシタ回路をなしている。
オペアンプ２２の非反転入力端には第１基準電圧ＶＲＥＦ１が入力され、電流センス電圧ＶＳＮＳとオペアンプ２２の反転入力端との間にはコンデンサＣ２１が接続されている。コンデンサＣ２２の一端と電流センス電圧ＶＳＮＳとの間にはアナログスイッチ２５が接続され、コンデンサＣ２２とアナログスイッチ２５との接続部とオペアンプ２２の反転入力端との間にはアナログスイッチ２９が接続されている。
【００３８】
コンデンサＣ２２の他端とオペアンプ２２の出力端との間には、アナログスイッチ２６及び２７の直列回路とアナログスイッチ２８が並列に接続され、アナログスイッチ２６と２７との接続部はオペアンプ２２の反転入力端に接続されている。オペアンプ２２の出力端から第２基準電圧ＶＲＥＦ２が出力される。インバータ２３は、クロック信号ＣＬＫの信号レベルを反転させた反転クロック信号φ２を生成して出力し、インバータ２４は、反転クロック信号φ２の信号レベルを更に反転させてクロック信号φ１を生成して出力する。アナログスイッチ２５〜２７は、それぞれクロック信号φ１に応じてスイッチングし、クロック信号φ１がハイレベルのときにオンして導通状態になり、クロック信号φ１がローレベルのときにオフして遮断状態になる。また、アナログスイッチ２８及び２９は、それぞれ反転クロック信号φ２に応じてスイッチングし、反転クロック信号φ２がハイレベルのときにオンして導通状態になり、反転クロック信号φ２がローレベルのときにオフして遮断状態になる。
【００３９】
基準変換回路２１では、クロック信号φ１がハイレベルのときに、スイッチングトランジスタＭ１に初期電流値ｉ０の電流が流れたときの電流センス電圧ＶＳＮＳをサンプリングし、反転クロック信号φ２がハイレベルのときに、第１基準電圧ＶＲＥＦ１とサンプリングした電流センス電圧ＶＳＮＳとの電圧差ΔＶＳを第１基準電圧ＶＲＥＦ１に加算して第２基準電圧ＶＲＥＦ２が生成される。したがって、第２基準電圧ＶＲＥＦ２は、下記（５）式のようになる。
ＶＲＥＦ２＝ＶＲＥＦ１＋ΔＶＳ………………（５）
【００４０】
図６は、図４及び図５で示したスイッチングレギュレータ１ａにおける各部の信号波形例を示したタイミングチャートである。図６を使用して、スイッチングレギュレータ１ａの動作についてもう少し詳細に説明する。
定常的な状態では、出力電流ｉｏｕｔは、前記（２）式のように、初期値ｉ０とピーク値ｉ１との差分の1／２を初期値ｉ０に加算した値になる。
電流センス回路２で、初期値ｉ０が電圧変換されて得られた電圧をＶｐ０とし、ピーク値ｉ１が電圧変換されて得られた電圧をＶｐ１とし、前記（２）式を考慮すると、下記（６）〜（８）式が得られる。なお、出力端子ＯＵＴの電圧をＶｏｕｔとしている。
Ｖｐ０＝ｉ０×ＲＰ／ＲＳ×ＲＶ………………（６）
Ｖｐ１＝２×Ｖｏｕｔ−Ｖｐ０………………（７）
Ｖｏｕｔ＝ｉｏｕｔ×ＲＰ／ＲＳ×ＲＶ………………（８）
【００４１】
ここで、出力電流ｉｏｕｔが所定の定電流設定値ｉｓｅｔになるように、第１基準電圧ＶＲＥＦ１を下記（９）式のように設定されるとする。
ＶＲＥＦ１＝ｉｓｅｔ×ＲＰ／ＲＳ×ＲＶ………………（９）
定電流設定値ｉｓｅｔは、出力電流ｉｏｕｔと等価であるため、電圧Ｖｐ１は、前記（７）〜（９）式より下記（１０）式のようになる。
Ｖｐ１＝２×ｉｓｅｔ×ＲＰ／ＲＳ×ＲＶ−Ｖｐ０………………（１０）
【００４２】
基準変換回路２１から出力される第２基準電圧ＶＲＥＦ２は、前記（５）式より下記（１１）式のようになる。
ＶＲＥＦ２＝ＶＲＥＦ１＋（ＶＲＥＦ１−Ｖｐ０）
＝２×ＶＲＥＦ１−Ｖｐ０
＝２×ｉｓｅｔ×ＲＰ／ＲＳ×ＲＶ−Ｖｐ０……………（１１）
このように、第２基準電圧ＶＲＥＦ２は、電圧Ｖｐ１と等価になる。
【００４３】
コンパレータ５によって、変換後の第２基準電圧ＶＲＥＦ２と電流センス電圧ＶＳＮＳを電圧比較されて信号ＣＰＯＵＴが生成されているため、
ＶＳＮＳ＝ＶＲＥＦ２＝Ｖｐ１
ｉｐ＝ｉ１
になり、コンパレータ５から出力される信号ＣＰＯＵＴは、インダクタ電流ｉｐが電流値ｉ１になるまでの時間を制御していることになる。したがって、設定値ｉｓｅｔに対して定電流としてのＰＷＭ制御動作が可能になる。
【００４４】
このように、本第２の実施の形態におけるスイッチングレギュレータは、クロック信号ＣＬＫがハイレベルのときに、スイッチングトランジスタＭ１に初期電流値ｉ０の電流が流れたときの電流センス電圧ＶＳＮＳをサンプリングし、クロック信号ＣＬＫがローレベルのときに、第１基準電圧ＶＲＥＦ１とサンプリングした電流センス電圧ＶＳＮＳとの電圧差ΔＶＳを第１基準電圧ＶＲＥＦ１に加算して生成した第２基準電圧ＶＲＥＦ２と、電流センス回路２の電流センス電圧ＶＳＮＳとの電圧比較結果を示す信号ＣＰＯＵＴによって、ＰＷＭ制御時におけるスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２の各動作を制御するようにした。このことから、前記第１の実施の形態と同様の効果を得ることができると共に、出力電流ｉｏｕｔがクロック信号ＣＬＫに依存しないようにすることができ、安定した出力電流ｉｏｕｔを得ることができる。
【００４５】
第３の実施の形態．
前記第１及び第２の実施の形態では、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２に対してＰＷＭ制御を行うようにしたが、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２に対してＶＦＭ制御を行うようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図７は、本発明の第３の実施の形態における定電流出力制御型スイッチングレギュレータの回路構成例を示した図である。なお、図７では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００４６】
図７における図１との相違点は、図１の平均化回路３及び発振回路６をなくし、インダクタＬ１に流れる電流の逆流が発生する兆候を検出するコンパレータ３１と、コンパレータ３１の検出結果に応じて該逆流の発生検出を行う逆流検出回路３２を追加したことにあり、これに伴って、図１の制御回路７を制御回路７ｂにし、図１のスイッチングレギュレータ１をスイッチングトランジスタ１ｂにした。
図７において、スイッチングレギュレータ１ｂは、入力端子ＩＮに入力された入力電圧Ｖｉｎから所定の定電流ｉｏｕｔを生成して出力端子ＯＵＴから出力する、インダクタを使用した非絶縁型のスイッチングレギュレータである。
【００４７】
スイッチングレギュレータ１ｂは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、電流センス回路２と、基準電圧発生回路４と、コンパレータ５，３１と、制御回路７ｂと、逆流検出回路３２と、インダクタＬ１と、コンデンサＣ１とを備えている。
なお、基準電圧発生回路４、コンパレータ５，３１、制御回路７ｂ及び逆流検出回路３２は制御回路部をなし、コンパレータ５は第１電圧比較回路を、コンパレータ３１は第２電圧比較回路をそれぞれなす。また、図７のスイッチングレギュレータ１ｂにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路は、１つのＩＣに集積されるようにしてもよく、スイッチングトランジスタＭ１及び／又は同期整流用トランジスタＭ２、インダクタＬ１並びにコンデンサＣ１を除く各回路は、１つのＩＣに集積されるようにしてもよい。
【００４８】
電流センス回路２からの電流センス電圧ＶＳＮＳは、コンパレータ５の非反転入力端に入力され、コンパレータ５の反転入力端には所定の第１基準電圧ＶＲＥＦ１が入力されている。また、コンパレータ３１において、反転入力端は接地電圧に接続され、非反転入力端には電圧ＶＬｘが入力されており、コンパレータ３１の電圧比較結果を示す信号ＲＶＯＵＴは逆流検出回路３２に入力されている。逆流検出回路３２は、コンパレータ３１の出力信号ＲＶＯＵＴと制御信号ＮＬＳから、インダクタ電流ｉｐがゼロになったか否かの検出を行い、該検出結果を示す信号ＲＶＤＥＴを生成して制御回路７ｂに出力する。制御回路７ｂは、入力された信号ＣＰＯＵＴ及びＲＶＤＥＴから制御信号ＰＨＳ及びＮＬＳをそれぞれ生成して出力する。
【００４９】
図８は、図７で示したスイッチングレギュレータ１ｂにおける各部の信号波形例を示したタイミングチャートである。図８を使用して、スイッチングレギュレータ１ｂの動作について説明する。
スイッチングレギュレータ１ｂでは、インダクタ電流ｉｐが各サイクルごとにゼロとなる制御を行っており、スイッチオンサイクル後のインダクタ電流値をｉ１とし、定電流設定値をｉｓｅｔとすると、下記（１２）式が成り立つ。
ｉ１／２＝ｉｓｅｔ………………（１２）
【００５０】
下記（１３）式を満たすように第１基準電圧ＶＲＥＦ１を設定する。
ＶＲＥＦ１＝２×ｉｓｅｔ×ＲＰ／ＲＳ×ＲＶ………………（１３）
前記（１３）式より、第１基準電圧ＶＲＥＦ１は、定電流出力値の２倍の値になっていることが分かる。
また、図８から分かるように、制御回路７ｂは、信号ＣＰＯＵＴがハイレベルになると制御信号ＰＨＳをハイレベルにし、信号ＲＶＯＵＴがハイレベルになって逆流の発生兆候が検出されたことを示す信号ＲＶＤＥＴが逆流検出回路３２から入力されると制御信号ＰＨＳをローレベルにする。
【００５１】
コンパレータ５で電流センス電圧ＶＳＮＳと第１基準電圧ＶＲＥＦ１との電圧比較を行っているため、ＶＳＮＳ＝ＶＲＥＦ１となり、スイッチングトランジスタＭ１がオンしてから時間Ｔｏｎ後のインダクタ電流ｉｐのピーク値ｉ１は、ｉ１＝２×ｉｓｅｔになり、前記（１３）式を満足するために要する時間Ｔｏｎを制御することができ、スイッチングレギュレータ１ｂは、定電流としてのＶＦＭ制御動作を行うことができる。
【００５２】
このように、本第３の実施の形態におけるスイッチングレギュレータは、電流センス回路２の電流センス電圧ＶＳＮＳが所定の第１基準電圧ＶＲＥＦ１になるまでスイッチングトランジスタＭ１をオンさせる制御を行い、インダクタ電流ｉｐがゼロになるのを検出するとスイッチングトランジスタＭ１をオフさせる制御を行ってインダクタ電流ｉｐの制御を行い、定電流出力制御を行うようにした。このことから、前記第１の実施の形態と同様の効果を得ることができると共に、ＶＦＭ制御を行うことができ、負荷電流が小さいときの効率を向上させることができる。
【００５３】
第４の実施の形態．
前記第２の実施の形態によるＰＷＭ制御と前記第３の実施の形態によるＶＦＭ制御を第１基準電圧ＶＲＥＦ１の電圧値に応じて切り替えるようにしてもよく、このようにしたものを本発明の第４の実施の形態とする。
図９は、本発明の第４の実施の形態における定電流出力制御型スイッチングレギュレータの回路構成例を示した図である。なお、図９では、図４又は図７と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図４によるＰＷＭ制御と図７によるＶＦＭ制御を、第１基準電圧ＶＲＥＦ１の電圧値に応じて切り替える動作についてのみ説明する。
【００５４】
図９において、スイッチングレギュレータ１ｃは、入力端子ＩＮに入力された入力電圧Ｖｉｎから所定の定電流ｉｏｕｔを生成して出力端子ＯＵＴから出力する、インダクタを使用した非絶縁型のスイッチングレギュレータである。
スイッチングレギュレータ１ｃは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、電流センス回路２と、基準電圧発生回路４と、コンパレータ５ａ，５ｂ，３１，４２と、発振回路６と、制御回路７ｃと、基準変換回路２１と、逆流検出回路３２と、所定の第３基準電圧ＶＲＥＦ３を生成して出力する基準電圧発生回路４１と、インダクタＬ１と、コンデンサＣ１とを備えている。なお、コンパレータ５ａは図４のコンパレータ５に相当し、コンパレータ５ｂは、図７のコンパレータ５に相当する。
【００５５】
なお、基準電圧発生回路４，４１、コンパレータ５ａ，５ｂ，３１，４２、発振回路６、制御回路７ｃ、基準変換回路２１及び逆流検出回路３２は制御回路部をなす。また、コンパレータ５ａは第１電圧比較回路を、コンパレータ５ｂは第２電圧比較回路を、コンパレータ３１は第３電圧比較回路を、コンパレータ４２は第４電圧比較回路をそれぞれなす。また、図９のスイッチングレギュレータ１ｃにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路は、１つのＩＣに集積されるようにしてもよく、スイッチングトランジスタＭ１及び／又は同期整流用トランジスタＭ２、インダクタＬ１並びにコンデンサＣ１を除く各回路は、１つのＩＣに集積されるようにしてもよい。
【００５６】
コンパレータ５ａにおいて、非反転入力端には電流センス電圧ＶＳＮＳが、反転入力端には第２基準電圧ＶＲＥＦ２がそれぞれ入力され、出力端から制御回路７ｃに出力信号ＣＰＯＵＴ１を出力する。コンパレータ５ｂにおいて、非反転入力端には電流センス電圧ＶＳＮＳが、反転入力端には第１基準電圧ＶＲＥＦ１がそれぞれ入力され、出力端から制御回路７ｃに出力信号ＣＰＯＵＴ２を出力する。コンパレータ４２において、非反転入力端には第１基準電圧ＶＲＥＦ１が、反転入力端には第３基準電圧ＶＲＥＦ３がそれぞれ入力され、出力端から制御回路７ｃに出力信号ＣＰＯＵＴ３を出力する。
【００５７】
コンパレータ４２は、第１基準電圧ＶＲＥＦ１が第３基準電圧ＶＲＥＦ３以上になると、出力信号ＣＰＯＵＴ３をハイレベルにし、第１基準電圧ＶＲＥＦ１が第３基準電圧ＶＲＥＦ３未満になると、出力信号ＣＰＯＵＴ３をローレベルにする。制御回路７ｃは、ハイレベルの信号ＣＰＯＵＴ３が入力されると、コンパレータ５ａの出力信号ＣＰＯＵＴ１を使用して図４の場合と同様のＰＷＭ制御動作を行い、ローレベルの信号ＣＰＯＵＴ３が入力されると、コンパレータ５ｂの出力信号ＣＰＯＵＴ２と逆流検出回路３２の出力信号ＲＶＤＥＴを使用して図７の場合と同様のＶＦＭ制御動作を行う。
【００５８】
このように、本第４の実施の形態におけるスイッチングレギュレータは、第１基準電圧ＶＲＥＦ１の電圧値に応じて、前記第２の実施の形態によるＰＷＭ制御と前記第３の実施の形態によるＶＦＭ制御を切り替えるようにした。このことから、前記第２及び第３の各実施の形態と同様の効果を得ることができると共に、定電流設定範囲を広げることができる。
【００５９】
なお、前記第１から第４の各実施の形態では、降圧型のスイッチングレギュレータを例にして説明したが、本発明はこれに限定するものではなく、昇圧型のスイッチングレギュレータにも適用することができる。この場合、入力電圧Ｖｉｎと接地電圧との間に、インダクタＬ１とＮＭＯＳトランジスタからなるスイッチングトランジスタＭ１が直列に接続され、インダクタＬ１とスイッチングトランジスタＭ１との接続部Ｌｘと出力端子ＯＵＴとの間にＰＭＯＳトランジスタからなる同期整流用トランジスタが接続される。スイッチングトランジスタＭ１のゲートには制御信号ＮＬＳが入力され、同期整流用トランジスタＭ２のゲートには制御信号ＰＨＳが入力される。更に、図７及び図９の場合、コンパレータ３１の反転入力端には出力電圧Ｖｏｕｔが入力される。
【００６０】
また、前記説明では、同期整流型のスイッチングレギュレータを例にして説明したが、本発明はこれに限定するものではなく、非同期整流型のスイッチングレギュレータにも適用することができる。この場合、同期整流用トランジスタＭ２をダイオードに置き換え、降圧型の場合は、該ダイオードのカソードが接続部Ｌｘに接続され、該ダイオードのアノードは接地電圧に接続される。また、昇圧型の場合は、該ダイオードのカソードが出力端子ＯＵＴに接続され、アノードが接続部Ｌｘに接続される。
【符号の説明】
【００６１】
１，１ａ，１ｂ，１ｃ  スイッチングレギュレータ
２  電流センス回路
３  平均化回路
４，４１  基準電圧発生回路
５，５ａ，５ｂ，３１，４２  コンパレータ
６  発振回路
７，７ｂ，７ｃ  制御回路
２１  基準変換回路
３２  逆流検出回路
Ｍ１  スイッチングトランジスタ
Ｍ２  同期整流用トランジスタ
Ｌ１  インダクタ
Ｃ１  コンデンサ
【先行技術文献】
【特許文献】
【００６２】
【特許文献１】特開２００７−４９９５号公報
【図１】
0005578245.tif 000002
【図２】
0005578245.tif 000003
【図３】
0005578245.tif 000004
【図４】
0005578245.tif 000005
【図５】
0005578245.tif 000006
【図６】
0005578245.tif 000007
【図７】
0005578245.tif 000008
【図８】
0005578245.tif 000009
【図９】
0005578245.tif 000010
【図１０】
0005578245.tif 000011