(57)【特許請求の範囲】
【請求項１】
立体画像表示のためのディザ処理された画像データ生成方法であって、
画像データの所定のビット及び複数のフレームのそれぞれを示すビットを含むアドレスに従ってディザ副画素値を読み出し、
前記ディザ副画素値を前記画像データの画像副画素値に加算し、前記複数のフレームのそれぞれに対するディザ処理された画像データを生成し、
前記ディザ処理された画像データにおいて、前記複数のフレームの中の隣接した奇数及び偶数フレームは、同一の前記アドレスに従って前記ディザ副画素値が読み出されることで同一のディザ処理された画像データを有することを特徴とする画像データ生成方法。
【請求項２】
各々の前記アドレスは、互いに異なる前記ディザ副画素値を指定することを特徴とする請求項１に記載の画像データ生成方法。
【請求項３】
立体画像表示のためのディザ処理された画像データ生成装置であって、
画像データの所定のビット及び複数のフレームのそれぞれを示すビットを含むアドレスに従ってディザ副画素値を記憶する画像メモリと、
同一の前記アドレスにより前記画像メモリから読み出されたディザ副画素値を前記画像データの画像副画素値に加算することにより、前記複数のフレームの中の隣接した奇数及び偶数フレームが同一のディザ処理された画像データを有するように前記フレームのそれぞれに対するディザ処理された画像データを生成する画像ロジック部及び加算器部と
を具備することを特徴とする画像データ生成装置。
【請求項４】
各々の前記アドレスは、互いに異なる前記ディザ副画素値を指定することを特徴とする請求項３に記載の画像データ生成方法。
【請求項５】
ユーザが左眼用液晶及び右眼用液晶を有する液晶シャッタ眼鏡を用いて立体画像を見るための立体画像表示装置であって、
データラインとゲートライン間の交差位置に配列された複数の副画素を含む液晶表示パネルと、
前記ゲートラインをスキャニングするゲートドライバと、
前記データライン上に左画像データ及び右画像データを有する画像データからアナログ副画素値を供給するデータドライバと、
前記左眼用液晶がターンオンされ、前記右眼用液晶がターンオフされる際に、受信された画像データの画像副画素値に左側ディザ副画素値を加算することにより奇数フレームの期間で左画像データを生成し、前記左眼用液晶がターンオフされ、前記右眼用液晶がターンオンされる際に、受信された画像データの画像副画素値に右側ディザ副画素値を加算することにより偶数フレームの期間で右画像データを生成するデータ処理器と、を具備し、
前記奇数フレーム及び前記奇数フレームの次の偶数フレームで構成される奇数フレーム及び偶数フレームの対のそれぞれは、画像データの所定のビット及び複数のフレームのそれぞれを示すビットを含む同一のアドレスに従って前記ディザ副画素値が読み出されることで相互に同一のディザ処理された画像データを有することを特徴とする立体画像表示装置。
【請求項６】
各々の前記アドレスは、互いに異なる前記ディザ副画素値を指定することを特徴とする請求項５に記載の画像データ生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、立体又は３次元画像の表示のためのディザ処理された画像データ生成方法及び画像データ生成装置に関し、特に、液晶シャッタ眼鏡を使用して立体画像を見ることができるディザ処理された画像データ生成方法及び画像データ生成装置に関する。
【背景技術】
【０００２】
通常、立体又は３次元（３−Ｄｉｍｅｎｓｉｏｎａｌ：以下、“３Ｄ”と称する。）画像は、液晶表示（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ：以下、“ＬＣＤ”と称する。）装置のような２次元（２−Ｄｉｍｅｎｓｉｏｎａｌ：以下、“２Ｄ”と称する。）媒体の表示画面に１対の立体画像、すなわち、左眼用画像及び右眼用画像を表示することにより作製されている。視聴者が右眼で右眼用画像を、左眼で左眼用画像を見る場合に、視聴者は、２Ｄ媒体上の２つの立体画像から３Ｄ画像を認識している。したがって、視聴者は、立体画像表示のための所定の２Ｄ媒体上に左眼用画像と右眼用画像とを交互に表示し、左眼用液晶及び右眼用液晶のそれぞれが所定の期間と同期してオン／オフ方式で光の透過を交互に可能にし、光の透過を可能にしない液晶シャッタ眼鏡をかけることにより立体画像を見ている。このような３Ｄ画像表示システムは、当技術分野でよく知られている。
【０００３】
通常、ＬＣＤパネルは、下部基板と、共通電極を有する上部基板と、下部基板と上部基板との間に密封した液晶とを含む。この下部基板は、行及び列を構成するマトリックス状に配列された複数の薄膜トランジスタ（以下、“ＴＦＴｓ”と称する。）とＴＦＴｓのソースにそれぞれ接続されている列にあるデータラインと、ＴＦＴｓのゲートにそれぞれ接続されている行にあるゲートラインと、ＴＦＴｓのドレインにそれぞれ接続されている画素電極とを有する。各画素は、関連画素電極、共通電極、及び電極間の液晶で構成されている。ＬＣＤパネルが色相（ｃｏｌｏｒ）を表現するために、各画素は、基本色の副画素、例えば、赤色（Ｒｅｄ：以下、“Ｒ”と称する。）、緑色（Ｇｒｅｅｎ：以下、“Ｇ”と称する。）、及び青色（Ｂｌｕｅ：以下、“Ｂ”と称する。）の副画素を有しなければならない。
【０００４】
ＬＣＤ装置は、ＬＣＤパネルを駆動することによりＬＣＤパネル上に画像を表示するための装置である。ＬＣＤ装置は、タイミング制御器と、ソース又はゲートドライバと、データドライバとを含む。このタイミング制御器は、デジタルＲ、Ｇ及びＢデータ、動作モードと関連した制御信号及びメインクロックをコンピュータのグラフィック制御カード及び／又は放送局から受信し、ゲート又は垂直開始パルスＧＳＰ及びゲートクロックＧＣＫを含む第１の制御信号と、水平開始パルスＨＳＰ、水平クロックＨＣＫ及びデータラッチパルスＤＬＰを含む第２の制御信号とを発生する。ソース又はゲートドライバは、第１の制御信号を受信し、ゲートラインを順次駆動又はスキャンする。データドライバは、第２の制御信号及びデジタルのＲ、Ｇ及びＢデータを受信し、各副画素の階調レベル（ｇｒａｙ  Ｌｅｖｅｌ）を示すアナログ電圧をデータラインに出力している。
【０００５】
階調レベルの数を変化させる技術の１つにはディザ技術（ｄｉｔｈｅｒｉｎｇ）がある。Ｐのビットをそれぞれ有するＲ、Ｇ及びＢデータで表現可能な色相又は階調レベルの数は、２３Ｐと定義される。しかしながら、Ｒ、Ｇ及びＢデータのそれぞれがｍの行及びｎの列を有するｍ×ｎディザ副画素ブロックで構成されたディザパターンを用いてディザ処理されたｍ×ｎディザ副画素ブロックのデータとして処理される場合に、Ｒ、Ｇ及びＢデータのそれぞれの階調レベルの数は、Ｒ、Ｇ及びＢデータの各データが表現可能な階調表示数に比べてｍ×ｎ倍増加する。
【０００６】
上記のようなディザ技術は、従来の２Ｄ媒体上の画像表示のために携帯電話及び個人用コンピュータ（ＰＣ）のような情報装置の表示装置に用いられてきた。このような２Ｄ媒体上のディザ処理された画像を表示する方法が、ユーザが液晶シャッタ眼鏡を使用して画像を見る３Ｄ画像表示方法に適用される。この際、本発明者は、フリッカ及び横線パターンのようなディザリングノイズ現象が立体画像スクリーン上に発生することを発見した。したがって、上記のようなディザリングノイズ現象を防止することができる新たな３Ｄ画像表示方法及び３Ｄ画像表示装置が要求されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】韓国公開特許第２００９−００５８８２２号公報
【特許文献２】特開２００５−１２８２０７号公報
【特許文献３】韓国公開特許第２００９−０００６３２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は上記課題に鑑みてなされたものであり、ディザリングノイズ現象を防止することができる立体又は３Ｄ画像表示方法及び立体又は３Ｄ画像表示装置を提供することにある。
【０００９】
また、本発明は上記課題に鑑みてなされたものであり、ユーザが液晶シャッタ眼鏡を用いて立体画像を見る３Ｄ画像表示装置でディザリングノイズ現象を防止することができるディザ処理された画像データ生成装置及びその方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の実施形態によれば、立体画像表示のためのディザ処理された画像データ生成方法を提供する。前記画像データ生成方法は、画像データの所定のビット及び複数のフレームのそれぞれを示すビットを含むアドレスに従ってディザ副画素値を読み出し、前記ディザ副画素値を前記画像データの画像副画素値に加算し、前記複数のフレームのそれぞれに対するディザ処理された画像データを生成し、前記ディザ処理された画像データにおいて、前記複数のフレームの中の隣接した奇数及び偶数フレームは、同一の前記アドレスに従って前記ディザ副画素値が読み出されることで同一のディザ処理された画像データを有することを特徴とする。
【００１１】
各々の前記アドレスは、互いに異なる前記ディザ副画素値を指定することを特徴とする。
【００１２】
本発明の他の実施形態によれば、立体画像表示のためのディザ処理された画像データ生成装置を提供する。前記画像データ生成装置は、画像データの所定のビット及び複数のフレームのそれぞれを示すビットを含むアドレスに従ってディザ副画素値を記憶する画像メモリと、同一の前記アドレスにより前記画像メモリから読み出されたディザ副画素値を前記画像データの画像副画素値に加算することにより、前記複数のフレームの中の隣接した奇数及び偶数フレームが同一のディザ処理された画像データを有するように前記フレームのそれぞれに対するディザ処理された画像データを生成する画像ロジック部及び加算器部とを具備することを特徴とする。
【００１３】
各々の前記アドレスは、互いに異なる前記ディザ副画素値を指定することを特徴とする。
【００１４】
本発明のさらに他の実施形態によれば、ユーザが左眼用液晶及び右眼用液晶を有する液晶シャッタ眼鏡を用いて立体画像を見るための立体画像表示装置を提供する。前記立体画像表示装置は、データラインとゲートライン間の交差位置に配列された複数の副画素を含む液晶表示（ＬＣＤ）パネルと、前記ゲートラインをスキャニングするゲートドライバと、前記データライン上に左画像データ及び右画像データを有する画像データからアナログ副画素値を供給するデータドライバと、前記左眼用液晶がターンオンされ、前記右眼用液晶がターンオフされる際に、受信された画像データの画像副画素値に左側ディザ副画素値を加算することにより奇数フレームの期間で左画像データを生成し、前記左眼用液晶がターンオフされ、前記右眼用液晶がターンオンされる際に、受信された画像データの画像副画素値に右側ディザ副画素値を加算することにより偶数フレームの期間で右画像データを生成するデータ処理器と、を具備し、奇数フレーム及び前記奇数フレームの次の偶数フレームで構成される奇数フレーム及び偶数フレームの対のそれぞれは、画像データの所定のビット及び複数のフレームのそれぞれを示すビットを含む同一のアドレスに従って前記ディザ副画素値が読み出されることで相互に同一のディザ処理された画像データを有することを特徴とする。
【００１５】
各々の前記アドレスは、互いに異なる前記ディザ副画素値を指定することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、ディザリングノイズ現象を防止する立体又は３Ｄ画像表示方法及び立体又は３Ｄ画像表示装置を提供することができる。
【００１７】
また、本発明によれば、ユーザが液晶シャッタ眼鏡を用いて立体画像を見る３Ｄ画像表示装置でディザリングノイズ現象を防止するディザ処理された画像データ生成装置及びその方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態に係る３Ｄ又は立体ＬＣＤ装置を示す概略ブロック図である。
【図２】図１に示したデータ処理器を示す概略ブロック図である。
【図３】図２に示した赤データと関連したＲロジック部及び加算器部を示す概略回路図である。
【図４】図３のＲデータの副画素値をディザ副画素値に加算することによりＲディザ処理された副画素値を示す図である。
【図５】本発明の実施形態に係るデータイネーブル信号ＤＥと、Ｒ、Ｇ及びＢデータと、メインクロックＭＣＬＫとを入力する場合における動作タイミングを示すタイミング図である。
【図６】本発明の実施形態に係る図５の１フレーム１Ｆ内の水平期間１Ｈにおける動作タイミングを示すタイミング図である。
【図７】図５のフレーム識別信号ＶＳ、フレーム開始パルスＶＳＲ、及びフレームカウント信号を生成する概略回路図である。
【図８】水平開始信号ＤＥＲ及びラインカウント信号を生成する概略回路図である。
【図９】図２のＲ、Ｇ及びＢメモリに記憶されている３Ｄ画像表示のためのディザパターンを示す図である。
【図１０】図２のＲ、Ｇ及びＢメモリに記憶されている２Ｄ画像表示のためのディザパターンを示す図である。
【図１１Ａ】本発明の実施形態に係る立体画像を表示するためのフローチャートである。
【図１１Ｂ】本発明の実施形態に係る立体画像を表示するためのフローチャートである。
【発明を実施するための形態】
【００１９】
本発明の実施形態に係る３Ｄ画像表示のためのディザ処理された画像データを生成する装置を製造し使用する方法について詳細に説明する。図面中、同一の図面参照符号は、同一の構成要素、及び特性を意味することがわかるはずである。また、様々な数値が本発明の実施形態で説明されるとしても、そのような数値が添付の特許請求の範囲に記載されない限り、本発明の範囲を限定しないことに留意すべきである。
【００２０】
本明細書において、画像データ（ｉｍａｇｅ  ｄａｔａ）又はピクチャデータ（ｐｉｃｔｕｒｅ  ｄａｔａ）が赤、緑及び青データを含むものと解釈してもよい。
【００２１】
図１を参照すると、液晶表示（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ：以下、“ＬＣＤ”と称する。）パネル１０２は、ｎの行及びｍの列で構成されるマトリックス状に配列される画素を有する。カラーＬＣＤ装置の場合に、各画素は、基本色副画素、例えば、赤、緑及び青の副画素で構成され、これらは、行方向に配列される。すなわち、ｍは、３の倍数である。ｎの行に配列される副画素は、関連ゲートラインＧ１〜Ｇｎにそれぞれ接続され、ｍの列に配列される副画素は、関連データラインＤ１〜Ｄｍにそれぞれ接続される。タイミング制御器１０８は、データイネーブル（Ｄａｔａ  Ｅｎａｂｌｅ：以下、“ＤＥ”と称する。）信号、メインクロックＭＣＬＫ及び画像データをコンピュータグラフィック制御カード（図示せず）及び／又は放送局から受信し、タイミング信号を生成する。ソースドライバ１０４は、タイミング制御器１０８で発生したゲート又は垂直開始パルスＧＳＰ及びゲートクロックＧＣＫを含む第１の制御信号ＣＯＮ１に応じてゲートラインＧ１〜Ｇｎを順次駆動する信号を生成する。データドライバ１０６は、タイミング制御器１０８で発生した水平開始パルスＨＳＰと、水平クロックＨＣＫと、データラッチパルスＤＬＰとを含む第２の制御信号ＣＯＮ２及び後述するデータ処理器１１０によりディザ処理された画像データに応じてデータラインＤ１〜Ｄｍに階調レベル（ｇｒａｙ  ｌｅｖｅｌ）を示すアナログ電圧を供給する。タイミング制御器１０８は、ＤＥ信号及びメインクロックＭＣＬＫに応じて、フレーム開始パルス、水平又はライン開始パルス、及び副画素又は画素開始パルスを用いて第３の制御信号ＣＯＮ３を構成するフレームカウント信号、ラインカウント信号及び副画素カウント信号を生成する。本発明の実施形態に係るデータ処理器１１０は、第３の制御信号ＣＯＮ３に応じて入力画像データをディザ処理された画像データに変換する。本発明の実施形態に係るデータ処理器１１０は、第３の制御信号ＣＯＮ３及び入力画像データに応じて３Ｄ画像を処理するために、フレームが隣接した対、すなわち、隣接した奇数フレーム及び偶数フレームの対のそれぞれの奇数フレーム及び偶数フレームで同一のディザ処理された画像データを生成する。
【００２２】
図２は、図１のデータ処理器１１０を示す概略ブロック図である。説明の便宜上、以下、図１のＬＣＤパネル１０２が１３６６×７６８の解像度（すなわち、７６８の行及び１３６６の列の画素）を有するものとする。
【００２３】
データ処理器１１０は、Ｒメモリ１１２、Ｇメモリ１１４及びＢメモリ１１６と、これらにそれぞれ接続されたＲロジック部及び加算器部１１８、Ｇロジック部及び加算器部１２０及びＢロジック部及び加算器部１２２とを含む。Ｒメモリ１１２、Ｇメモリ１１４及びＢメモリ１１６は、画像メモリ２１０を構成し、Ｒロジック部及び加算器部１１８、Ｇロジック部及び加算器部１２０及びＢロジック部及び加算器部１２２は、画像ロジック部及び加算器部２２０を構成する。パワーオンの際に、Ｒメモリ１１２、Ｇメモリ１１４及びＢメモリ１１６のそれぞれは、システムソフトウェアとともにディザパターンを記憶している電気的消去・再書き込み可能な読み出し専用メモリ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ：以下、“ＥＥＰＲＯＭ”と称する。）からディザパターンのディザ副画素値をローディングする。画像メモリ２１０を構成するＲメモリ１１２、Ｇメモリ１１４及びＢメモリ１１６は、後述するフレームカウンタから入力Ｒ、Ｇ及びＢデータの最下位ビット（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ：以下、“ＬＳＢ”と称する。）３ビット（上位３ビットとして）及び下位４ビットを含むアドレス信号を受信し、これらのアドレス信号に対応するディザパターンのディザ副画素値を出力する。それぞれ６ビットで構成されるＲ、Ｇ及びＢデータは、Ｒロジック部及び加算器部１１８、Ｇロジック部及び加算器部１２０及びＢロジック部及び加算器部１２２にそれぞれ入力される。Ｒロジック部及び加算器部１１８、Ｇロジック部及び加算器部１２０及びＢロジック部及び加算器部１２２は、後述するディザパターンのライン位置を示すラインカウント信号Ｌ０及びＬ１とディザパターンの副画素位置を示す副画素カウント信号Ｐ０及びＰ１とを受信し、画像データのそれぞれを対応するディザパターンのディザ副画素値に加算し、ディザ処理された画像データを出力する。
【００２４】
本発明の実施形態では、ディザパターンが４×４ディザブロックで構成されると仮定する。しかしながら、本発明の実施形態に係るディザパターンはこのディザパターンに限定されない。マトリックス状のあるディザパターンを用いることは、当該技術分野における通常の知識を有する者には明らかである。
【００２５】
図３は、図２のＲロジック部及び加算器部１１８を示す概略回路図である。また、Ｇロジック部及び加算器部１２０及びＢロジック部及び加算器部１２２が、入力データ及びディザ副画素値を除いてはＲロジック部及び加算器部１１８と同一の回路を有することは、当該技術分野における通常の知識を有する者には自明である。したがって、以下、重複する説明を避けるためにＲロジック部及び加算器部１１８について説明する。
【００２６】
デコーダ１２４は、カウント信号Ｌ０及びＬ１と副画素カウント信号Ｐ０及びＰ１とを後述するラインカウンタ及び副画素カウンタからそれぞれ受信し、デコーダ１２４の出力ラインＯ１〜Ｏ１６に順次“１”を出力する。したがって、出力ラインＯ１〜Ｏ１６上の“１”に基づいて、アンドゲートＡＮＤ１〜ＡＮＤ１６は、Ｒメモリ１１２から読み出されたディザパターンのディザ副画素値Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４、Ｄ２１、Ｄ２２、．．．、Ｄ４４を順次出力する。アンドゲートＡＮＤ１〜ＡＮＤ１６から順次に出力されたディザ副画素値Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４、Ｄ２１、Ｄ２２、．．．、Ｄ４４は、加算器ＡＤ１〜ＡＤ６により６ビットのＲデータの副画素値Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ２１、Ｒ２２、．．．、Ｒ４４にそれぞれ順次加算される。加算器ＡＤ１〜ＡＤ６は、Ｒディザ処理された副画素値ＲＯ１１、ＲＯ１２、ＲＯ１３、ＲＯ１４、ＲＯ２１、ＲＯ２２、．．．、ＲＯ４４を順次出力する。
【００２７】
図４は、図３のＲデータの副画素値をディザ副画素値に加算することにより得られたＲディザ処理された副画素値を示す説明図である。添字“ｉｊ”は、ｉ番目の行のｊ番目の列を意味する。ここで、“ｉ”及び“ｊ”は、それぞれ１から４の間の整数である。例えば、Ｒ３２は、３番目の行、すなわち、３番目のゲートライン上の２番目の列、すなわち、２番目のデータライン上の副画素のＲデータの副画素値を示す。同様に、Ｄ３２は、３番目の行、すなわち、３番目のゲートライン上の２番目の列、すなわち、２番目のデータライン上の副画素のディザパターンのディザ副画素値を意味する。したがって、３番目のゲートラインと２番目のデータライン間の交差点上の副画素のＲディザ処理された副画素値ＲＯ３２は、Ｒ３２及びＤ３２の合計である。
【００２８】
図５は、画像データＤＡＴＡ、メインクロックＭＣＬＫ及びデータイネーブル（ＤＥ）信号がコンピュータグラフィック制御カードから入力され、フレーム検出信号（または、フレーム識別信号）ＶＳ及びフレーム検出信号ＶＳの上昇エッジ検出信号（または、フレーム開始パルスＶＳＲ）の発生を示すタイミング図である。本発明の実施形態では、１３６６×７６８の解像度を仮定しているため、１つの垂直又はフレーム期間１Ｆは、７６８の列の水平パルス１Ｈを有し、有効データは、水平パルスのハイレバルで入力される。７６８の列の水平パルスの後に、約７〜１００の水平パルスに対応するローレベルの無効データ期間を有し、次の１Ｆ期間が反復される。１つのフレーム期間１Ｆのフレーム識別信号ＶＳは、ＤＥ信号の上昇エッジから７６８列のハイパルスをカウントした後に所定数のメインクロックＭＣＬＫを介してそのハイレベルを保持する信号である。フレーム開始パルスＶＳＲは、フレーム識別信号ＶＳの上昇エッジを検出することにより得られた信号である。フレーム識別信号ＶＳがフレーム開始パルスＶＳＲを検出するために使用される信号であるため、信号ＶＳは、１番目の水平パルスの上昇エッジでハイレベルとなり、７６８列の水平パルスの後に、その次のフレームが開始される前に適切な時期にローレベルにいく信号となることは、当該技術分野における通常の知識を有する者には容易に理解される。
【００２９】
図６は、１つのフレーム期間１Ｆで水平期間１Ｈ、メインクロックＭＣＬＫ、及びこの水平期間１Ｈのそれぞれの水平開始信号ＤＥＲを示す拡大したタイミング図である。各水平期間１Ｈ、すなわち、データイネーブル信号ＤＥがハイレバルを保持する期間の間に、メインクロックＭＣＬＫは、１３６６の行のクロックパルスを有する。水平開始信号ＤＥＲは、データイネーブル信号ＤＥの上昇エッジを検出することにより得られた信号である。したがって、水平開始信号ＤＥＲは、ゲート開始パルスである。
【００３０】
図７は、図５のフレーム識別信号ＶＳ、フレーム開始パルスＶＳＲ及び４ビットのフレームカウント信号を発生する概略回路図である。
【００３１】
フリップフロップ（ＦＦ）１３０は、データイネーブル信号ＤＥをＪ端子を介して受信し、メインクロックＭＣＬＫをクロック端子ＣＬＫを介して受信し、７６８の列の水平パルスの後に適切な時期にローレバルに移行する信号をＫ端子を介して受信し、図５のフレーム識別信号ＶＳを発生するＪＫフリップフロップであってもよい。フリップフロップ１３２、インバータ１３４及びＡＮＤゲート１３６で構成される上昇エッジ検出回路１４０は、フレーム識別信号ＶＳの上昇エッジを検出する。上昇エッジ検出回路１４０は、フレーム識別信号ＶＳの上昇エッジを検出することにより得られたフレーム開始パルスＶＳＲを発生する。フレームカウンタ１３８は、フレーム開始パルスＶＳＲをカウントする４ビットアップカウンタである。フレームカウンタ１３８は、２４＝１６をカウントした後にリセットされる。
【００３２】
図８は、図６の水平開始信号ＤＥＲ及びラインカウンタ信号を発生する概略回路図である。データイネーブル信号ＤＥの上昇エッジを検出する上昇エッジ検出回路１５０は、フリップフロップ１４２と、インバータ１４４と、ＡＮＤゲート１４６とを含み、水平開始信号ＤＥＲを発生する。ラインカウンタ１４８は、水平開始信号ＤＥＲをカウントする２ビットアップカウンタであり、２２＝４をカウント後にリセットされる。ラインカウンタ１４８は、ラインカウント信号Ｌ０及びＬ１を出力する。
【００３３】
図示していないが、水平開始信号ＤＥＲの上昇エッジでリセットされ、メインクロックＭＣＬＫの反転信号の上昇エッジをカウントする２ビットアップカウンタである副画素カウンタを有してもよい。副画素カウンタは、副画素カウント信号Ｐ０及びＰ１を発生する。
【００３４】
図９は、３Ｄ画像の階調表示能力を増加させるために図２の画像メモリに記憶されているディザパターンを示すもので、複数のフレーム、すなわち、第１〜第１６のフレームと関連した画像データのＬＳＢ３ビットのビット値とディザ副画素値との関係を示す図である。図９には、‘０００’のＬＳＢ３ビットと関連した第１〜第１６のフレームのディザパターンを図示していないが、ディザパターンにあるすべてのディザ副画素値が“０”のデジタル値を有するディザパターンである。また、図９からわかるように、各奇数フレーム及びそれらの次に隣接した各偶数フレームで構成されるフレーム対、すなわち、第１及び第２のフレームのフレーム対、第３及び第４のフレームのフレーム対、．．．、第１５及び第１６のフレームのフレーム対は、同一のディザパターンを有する。したがって、３Ｄ画像表示のための左眼用画像及び右眼用画像を示すディザパターンは、各フレーム対で同一である。上述したように、各ディザパターンは、ディザ副画素で構成される４×４ディザブロックであってもよい。したがって、各ディザパターンは、ｉの行及びｊの列で構成されるストライプ状に表現される。図９に示す各ディザパターンは、ｉ＝１，２，３，４であり、ｊ＝１，２，３，４である。各ディザパターンは、連続する行又はラインの一連のディザ副画素値、すなわち、ディザ画素値Ｄｉｊ＝Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４、Ｄ２１、Ｄ２２、．．．、Ｄ４４で表現されてもよく、これらのディザ副画素値は、Ｒメモリ１１２、Ｇメモリ１１４及びＢメモリ１１６のそれぞれに記憶されてもよい。図２において、このディザパターンは、下位４ビット及び上位３ビットを含む合計７ビットで構成されるアドレスで読み込むことができるようにＲメモリ１１２、Ｇメモリ１１４及びＢメモリ１１６のそれぞれに記憶される。アドレスの下位４ビットは、フレームの一連番号を示し、上位３ビットは、各ディザパターンのディザ副画素の数を示す。ここで、ディザ副画素は、デジタルディザ値“１”を有する副画素を示し、ディザ処理されない副画素は、デジタルディザ値“０”を有する副画素を示す。アドレスの上位３ビットは、入力画像データのＬＳＢ３ビットを示し、その下位４ビットは、フレームカウンタ１３８の出力ビットＦ０〜Ｆ３である。したがって、アドレスの上位３ビットの上位値は、デジタルディザ値“１”を有するディザ副画素の数を意味し、その下位４ビットの下位値は、フレーム番号を意味する。例えば、１０１０００１のアドレスが図２のＲメモリ１１２のアドレス端子に入力されると仮定すると、このアドレスの上位３ビット“１０１”の上位値が５であり、その下位４ビット“０００１”の下位値が１であるため、このアドレスは、ＲデータのＬＳＢ３ビット“１０１”及び第２のフレームに対応するディザパターン（すなわち、１０００、０１０１、０１００、００１０のディザ副画素値）をＲメモリ１１２から読み出すために用いられる。
【００３５】
図１０は、２Ｄ画像の階調表示のための画像メモリに記憶されているディザパターンを示す図である。図９と関連して上述したように、ＬＳＢ３ビット“０００”と関連した第１〜第８のフレームのディザパターンが図示の便宜上省略されることに留意すべきである。２Ｄ画像の階調表示のために、各アドレスは、合計６ビットで構成される。８のフレームの存在により、各アドレスは、フレーム番号を示す下位３ビットと上述したようにデジタルディザ値“１”を有するディザ副画素を示す上位３ビットとから構成される。同様に、図９を参照して説明したように、Ｒメモリ１１２、Ｇメモリ１１４、及びＢメモリ１１６のそれぞれは、Ｒ、Ｇ及びＢデータのそれぞれのＬＳＢ３ビット（すなわち、上位３ビット）及び３ビットフレームカウンタからの下位３ビットで構成されるアドレスに対応するディザパターンを読み出すようにディザパターンを記憶してもよい。
【００３６】
図１１Ａ及び図１１Ｂは、本発明の実施形態に係る立体又は３Ｄ画像を表示するための方法を示すフローチャートである。
【００３７】
以下、図１１Ａ及び図１１Ｂを参照して、本発明の実施形態に係る３Ｄ画像表示のためのディザ処理された画像データを生成する方法を詳細に説明する。
【００３８】
図１のＬＣＤ装置１００がパワーオンされ、ステップＳ１において、カウンタがリセットされることにより初期化される場合、ステップＳ２において、様々な動作プログラムが記憶されているＥＥＰＲＯＭ（図示せず）に記憶されているディザパターンが図２に示すＲメモリ１１２、Ｇメモリ１１４及びＢメモリ１１６にローディングされる。画像メモリ２１０を構成するＲメモリ１１２、Ｇメモリ１１４及びＢメモリ１１６の各々に記憶されている３Ｄディザパターンは、図９と関連して説明した一連のディザ副画素を含む。したがって、本発明の実施形態に係る隣接した奇数及び偶数フレームの３Ｄディザパターンは、同一である。また、図１０と関連して説明したＥＥＰＲＯＭに記憶されている２Ｄディザパターンのディザ副画素値は、パワーオンの際に画像メモリ２１０にローディングされる。２Ｄディザパターンは、相互に異なるパターンを有する。すなわち、２Ｄディザパターンの中のいずれか１つのディザ副画素は、他のディザパターンのディザ副画素とは異なり、重複したディザパターンは存在しない。
【００３９】
ステップＳ３において、画像データ、メインクロックＭＣＬＫ及びＤＥ信号が、ＬＣＤ装置１００に入力される。ステップＳ４において、ＤＥ信号が存在するか否かを判定する。ＤＥ信号が存在しないと、ＬＣＤ装置１００は、ステップＳ３に戻る。一方、ＤＥ信号が存在すると、ユーザが‘３Ｄ画像表示’を選択したか否かをステップＳ５において判定する。ユーザは、選択装置を用いて‘２Ｄ画像表示’又は‘３Ｄ画像表示’を選択してもよい。例えば、この選択装置は、選択スイッチからの電気的なデジタル信号により‘２Ｄ画像表示’又は‘３Ｄ画像表示’を選択するための選択スイッチ及びマルチプレクサを含んでもよい。ユーザが‘３Ｄ画像表示’を選択したと仮定すると、ステップＳ６において、フレームカウンタ１３８のフレームカウント出力Ｆ３Ｆ２Ｆ１Ｆ０が１番目のフレームを示す場合、現在のフレームは、‘１’として設定される。ステップＳ７において、ラインカウント出力Ｌ１Ｌ０及び副画素カウント出力Ｐ１Ｐ０は、ラインカウンタ１４８及び副画素カウンタ（図示せず）からそれぞれ出力される。画像メモリ２１０に記憶されているディザパターンは、フレームカウンタ１３８から出力される下位ビットＦ３Ｆ２Ｆ１Ｆ０と、それぞれＲ、Ｇ及びＢデータまたは画像データであるＬＳＢ３ビット（上位ビット）から構成される７ビットとして読み出すことができる。例えば、Ｆ３Ｆ２Ｆ１Ｆ０が００００でＬＳＢ３ビットが１００の場合、アドレスは、１００００００となり、画像メモリ２１０から１番目のフレームの４のディザ値を有する１０００、０００１、０１００、００１０のディザ副画素値を読み出すために用いることができる。この読み出されたディザ副画素値をＤｉｊと定義すると、‘ｉ’は、行、すなわち、ラインの番号を意味し、‘ｊ’は、列、すなわち、副画素の番号を意味するため、Ｄｉｊは、ｉ番目のラインのｊ番目の副画素を意味する。したがって、２ビットラインカウンタ１４８及び２ビット副画素カウンタの出力Ｌ０Ｌ１及びＰ０Ｐ１は、ｉ番目のラインのｊ番目の副画素を指定することができる。
【００４０】
ステップＳ８において、フレームカウンタ１３８の出力値が１番目、または、奇数番目のフレームを示すか否かを判定する。現在のフレームが１番目のフレームであるため、ＬＣＤ装置１００は、ステップＳ１０に進み、図３及び図４を参照して説明したように、各ディザパターンのディザ副画素値ＤｉｊとＲデータの副画素値Ｒｉｊとを加算することによりディザ処理されたＲデータＲＯｉｊを発生する。すなわち、ラインカウンタ１４８の出力Ｌ０Ｌ１が００である場合に、ｉ＝１である。ディザパターン、または、４×４ディザブロックで１番目のラインが選択される。副画素カウンタはそのカウントを１ずつ増加させ、４をカウントした後にリセットされる。すなわち、副画素カウンタの出力Ｐ１Ｐ０は、００、０１、１０、１１として順次出力され、ディザ副画素値Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４をそれぞれ指定する。その後に、ラインカウンタ１４８の出力Ｌ１Ｌ０は、０１となり、２番目のラインを指定する。上述したように、この副画素カウンタは、この副画素を順次カウントし、４をカウントした後にリセットされる。したがって、ディザ副画素値Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４が指定される。このような方式で、ディザパターンの１６のディザ画素値Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４、Ｄ２１、．．．、Ｄ４４が指定される。Ｒロジック部及び加算器部１１８に関する図３と関連して説明したように、ラインカウンタ及び副画素カウンタの出力Ｐ１Ｐ０Ｌ１Ｌ０に従ってディザパターンのディザ副画素値Ｄｉｊ及びＲデータの副画素データ値Ｒｉｊは、それぞれ加算され、それぞれ６ビットを有する１６のディザ処理されたＲデータＲＯｉｊは、画像ロジック部及び加算器部２２０から出力される。ステップＳ１１において、１番目のフレームのディザ処理された画像データの４×４データブロックは、ＬＣＤパネル１０２上に反復して表示される。例えば、入力Ｒデータの場合に、ゲートターンオン電圧がゲートラインＧ１に印加される際に、４のディザ処理されたデータＲＯ１１、ＲＯ１２、ＲＯ１３、ＲＯ１４に対応するアナログ値が、データラインＤ１〜Ｄｍを介してゲートラインＧ１上の副画素に反復して供給される。その後に、ゲートラインＧ２のターンオンの際に、ディザ処理されたデータＲＯ２１、ＲＯ２２、ＲＯ２３、ＲＯ２４に対応するアナログ値が、ゲートラインＧ２上の副画素に反復して供給される。同様の方式で、ディザ処理されたデータＲＯ４１、ＲＯ４２、ＲＯ４３、ＲＯ４４に対応するアナログ値がゲートラインＧ４上の副画素に反復して供給された後に、ゲートラインＧ５のターンオンの際に、このディザ処理されたデータＲＯ１１、ＲＯ１２、ＲＯ１３、ＲＯ１４に対応するアナログ値が、ゲートラインＧ５上の副画素に反復して供給される。このような方法で、４×４データブロックは、ＬＣＤパネル１０２上に反復して表示される。
【００４１】
ステップＳ１２において、現在のフレームが最後のフレーム、すなわち、１８番目のフレームでないため、ＬＣＤ装置１００は、ステップＳ１３に進み、現在のフレームの番号に１を加算することにより決定されたその次のフレーム、すなわち、２番目のフレームを現在のフレームとして設定する。ステップＳ７において、このリセットされたラインカウンタ及び副画素カウンタは、上述したように動作する。ステップＳ８において、現在のフレームが２番目のフレーム、すなわち、偶数フレームであるため、ＬＣＤ装置１００は、ステップＳ９に進む。ステップＳ９において、前のフレームと同一のディザパターンを発生する。したがって、本発明の実施形態では、１番目のフレーム、すなわち奇数フレーム及び隣接した２番目のフレーム、すなわち偶数フレームは、相互に同一のディザパターンを有する。ステップＳ９の後に、上述したステップＳ１０及びステップＳ１１においては、上述した方法と同様の方法で２番目のフレームで行われる。現在のフレーム、すなわち、２番目のフレームが最後のフレームでないため、ＬＣＤ装置１００は、ステップＳ１３に進み、３番目のフレームを現在のフレームとして設定した後に、ステップＳ７、Ｓ８、Ｓ１０及びＳ１１を実行する。３番目のフレームが最後のフレームでないため、ＬＣＤ装置１００は、ステップＳ１３において、４番目のフレームを現在のフレームとして設定した後に、ステップＳ７、Ｓ８、Ｓ９、Ｓ１０及びＳ１１を実行する。上述した工程は、現在のフレームが最後のフレーム、すなわち、７６８のラインとなるまで反復して実行される。その間に、現在のフレームが最後のフレーム、すなわち、フレームカウンタ１３８が１６のフレームをカウントする場合、フレームカウンタ１３８は、リセットされ、ステップＳ６に戻る。ステップＳ６〜Ｓ１２及びステップＳ２０においては、ステップＳ２０で３Ｄ画像表示が終了するまで反復される。
【００４２】
ユーザが‘３Ｄ画像表示’ではない‘２Ｄ画像表示’を選択する場合、ステップＳ５において、ＬＣＤ装置１００は、ステップＳ１４に進む。上述したように、現在のフレームは、フレームカウンタ１３８の出力に基づいて１番目のフレームとして設定される。図１０と関連して説明したように、３ビットフレームカウンタから出力された３ビットＦ０Ｆ１Ｆ２（下位ビット）及び各Ｒ、Ｇ及びＢデータのＬＳＢ３ビット（上位ビット）を含む合計６ビットは、Ｒメモリ１１２、Ｇメモリ１１４及びＢメモリ１１６に記憶されているディザパターンを読み出すためのアドレスを構成する。したがって、図１０に示すように、ディザパターンは、このアドレスに従ってＲメモリ１１２、Ｇメモリ１１４及びＢメモリ１１６のそれぞれに記憶されている。３ビットフレームカウンタは、８のフレームがカウントされる度にリセットされる。このようにリセットされた後に、３ビットフレームカウンタは、１番目のフレームから８番目のフレームまで継続してカウントする。２ビットラインカウンタ及び２ビット副画素カウンタは、ステップＳ１５において、現在のフレームのカウントライン及び副画素をカウントした後に、ラインカウント出力Ｌ０Ｌ１及び副画素カウント出力Ｐ０Ｐ１をそれぞれ出力する。ステップＳ１６において、１番目のフレーム及び各Ｒ、Ｇ及びＢデータのＬＳＢ３ビットに対応するディザパターンは、各Ｒメモリ１１２、Ｇメモリ１１４及びＢメモリ１１６から読み出される。この読み出されたディザパターンのディザ副画素値Ｄｉｊ及びＲデータの副画素値Ｒｉｊは、図３に示す回路により加算されることによりディザ処理されたデータ、すなわち、ディザ処理されたＲデータの副画素値ＲＯｉｊを出力する。ステップＳ１７においては、上述した方式で、ディザ処理されたＲデータＲＯｉｊのディザ処理された４×４データブロックは、１番目のフレームでＬＣＤパネル１０２上に反復して表示される。ステップＳ１８において、１番目のフレームが最後のフレームでないため、ステップＳ１９においては、現在のフレームから１だけ増加した次のフレームを現在のフレームとして設定する。したがって、上述したステップＳ１５、Ｓ１６、Ｓ１７及びＳ１８は、現在のフレームである２番目のフレームで反復される。このような方式で、上述した工程は、現在のフレームが最後のフレーム、すなわち、８番目のフレームとなるまで反復され、ステップＳ１４〜Ｓ２０においては、２Ｄ画像表示が終了する時まで反復される。
【００４３】
以上、コンピュータグラフィック制御カードからの垂直及び水平同期信号がないデータイネーブル（ＤＥ）信号が制御されるＤＥ動作モードについて説明したが、本発明の実施形態は、垂直及び水平同期信号、画像データ及びメインクロックが供給される動作モードでも用いることができる。ＤＥ信号の入力なしに垂直及び水平同期信号が供給される場合にＤＥ信号を検出するため、本発明が適用されることは、当該技術分野における通常の知識を有する者ならば容易に理解することができる。
【００４４】
以上、本発明の実施形態に係る３Ｄ画像表示のために画像メモリ２１０に記憶されている図９に示したディザパターンのディザ副画素値について説明してきた。図９からわかるように、隣接した奇数及び偶数フレームが同一のディザパターンを有するため、重複したディザ副画素値は、重複して記憶されている。このような重複を避けるために、別の実施形態が行われることができ、図１０に示したディザパターンを、３Ｄ画像表示のために画像メモリ２１０に記憶してもよい。この場合、図７に示したフレームカウンタ１３８のカウンタ出力Ｆ１Ｆ２Ｆ３（下位３ビット）及び画像データのＬＳＢ３ビットを含む合計６ビットは、画像メモリ２１０からディザパターンを読み出すためのアドレスとして用いられる。このような場合、フレームカウンタ１３８が１６のフレームをカウントする際に、隣接した奇数及び偶数フレームで同一のディザパターンを画像メモリ２１０から読み出すことが可能になる。
【００４５】
上述したように、本発明の実施形態によれば、３Ｄ画像を表示するにあたり、相互に隣接した奇数フレーム及び偶数フレームで同一のディザパターンを使用するのでディザリングノイズ現象を防止することができる。
【００４６】
以上、本発明を具体的な実施形態を参照して詳細に説明してきたが、本発明の範囲及び趣旨を逸脱することなく様々な変更が可能であるということは、当業者には明らかであり、本発明の範囲は、上述の実施形態に限定されるべきではなく、特許請求の範囲の記載及びこれと均等なものの範囲内で定められるべきである。
【符号の説明】
【００４７】
１０２    ＬＣＤパネル
１０４    ソースドライバ
１０６    データドライバ
１０８    タイミング制御器
１１０    データ処理器
１１２    Ｒメモリ
１１４    Ｇメモリ
１１６    Ｂメモリ
１１８    Ｒロジック部及び加算器部
１２０    Ｇロジック部及び加算器部
１２２    Ｂロジック部及び加算器部
１２４    デコーダ
１３０、１３２    フリップフロップ
１３４    インバータ
１３６    アンドゲート
１３８    フレームカウンタ
１４０    上昇エッジ検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１１Ａ】
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【図１１Ｂ】
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【図９】
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【図１０】
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