(57)【特許請求の範囲】
【請求項１】
各々が電荷蓄積層と制御ゲートとを備えた積層ゲートを有し、互いに電流経路が直列接続され、且つ半導体基板上に積層された複数のメモリセルと、
前記制御ゲートに接続されたワード線と、
電圧発生回路と、
前記電圧発生回路の第１ノードを前記ワード線に接続するロウデコーダと
を具備し、前記電圧発生回路は、
前記第１ノードに第１電圧を出力する昇圧回路と、
前記第１ノードの電圧をモニタして前記昇圧回路を制御するリミッタ回路と
を備え、前記リミッタ回路は、
一端が前記第１ノードに接続され、他端が第２ノードに接続された第１抵抗素子と、
一端が前記第２ノードに接続された第２抵抗素子と、
一方電極が前記第１ノードに接続され、他方電極が前記第２ノードに接続された第１容量素子と、
第２容量素子と、
前記第１ノードが負荷に接続されると同時に、前記第２容量素子を前記第２ノードに接続するスイッチ素子と、
前記第２ノードの電位と基準電位とを比較し、比較結果に応じて前記昇圧回路を制御する比較器と
を備え、前記スイッチ素子は、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを含むトランスファーゲートである
ことを特徴とする半導体記憶装置。
【請求項２】
第１ノードに第１電圧を出力する昇圧回路と、
前記第１ノードの電圧をモニタして前記昇圧回路を制御するリミッタ回路と
を具備し、前記リミッタ回路は、一端が前記第１ノードに接続され、他端が第２ノードに接続された第１抵抗素子と、
一端が前記第２ノードに接続された第２抵抗素子と、
一方電極が前記第１ノードに接続され、他方電極が前記第２ノードに接続された第１容量素子と、
第２容量素子と、
前記第１ノードが負荷に接続されると同時に、前記第２容量素子を前記第２ノードに接続するスイッチ素子と、
前記第２ノードの電位と基準電位とを比較し、比較結果に応じて前記昇圧回路を制御する比較器と
を備えることを特徴とする電圧発生回路。
【請求項３】
第１ノードに第１電圧を出力する昇圧回路と、
前記第１ノードの電圧をモニタして前記昇圧回路を制御するリミッタ回路と
を具備し、前記リミッタ回路は、一端が前記第１ノードに接続され、他端が第２ノードに接続された第１抵抗素子と、
一端が前記第２ノードに接続された第２抵抗素子と、
前記第１ノードと前記第２ノードとの間に設けられた容量素子と、
前記第１ノードが負荷に接続されると同時に、前記容量素子を前記第１ノードまたは前記第２ノードから切り離すスイッチ素子と、
前記第２ノードの電位と基準電位とを比較し、比較結果に応じて前記昇圧回路を制御する比較器と
を備えることを特徴とする電圧発生回路。
【請求項４】
前記スイッチ素子は、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを含むトランスファーゲートである
ことを特徴とする請求項２または３記載の電圧発生回路。
【請求項５】
各々が電荷蓄積層と制御ゲートとを備えた積層ゲートを有し、互いに電流経路が直列接続され、且つ半導体基板上に積層された複数のメモリセルと、
前記制御ゲートに接続されたワード線と、
請求項２乃至４いずれか１項記載の電圧発生回路と、
前記電圧発生回路の前記第１ノードを前記ワード線に接続するロウデコーダと
を具備することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は電圧発生回路及び半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体メモリでは、昇圧電位の安定性が重要である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−０５１５３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
昇圧電位をより安定化可能な電圧発生回路及び半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の電圧発生回路は、昇圧回路とリミッタ回路とを備える。昇圧回路は、第１ノードに第１電圧を出力する。リミッタ回路は、第１ノードの電圧をモニタして昇圧回路を制御する。リミッタ回路は、第１、第２抵抗素子と、第１、第２容量素子と、スイッチ素子と、比較器とを備える。第１抵抗素子は、一端が第１ノードに接続され、他端が第２ノードに接続される。第２抵抗素子は、一端が第２ノードに接続される。第１容量素子は、一方電極が第１ノードに接続され、他方電極が第２ノードに接続される。スイッチ素子は、第１ノードが負荷に接続されると同時に、第２容量素子を第２ノードに接続する。比較器は、第２ノードの電位と基準電位とを比較し、比較結果に応じて昇圧回路を制御する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置のブロック図。
【図２】第１実施形態に係るメモリセルアレイの回路図。
【図３】第１実施形態に係るメモリセルアレイの斜視図。
【図４】第１実施形態に係るメモリセルアレイの断面図。
【図５】第１実施形態に係るＮＡＮＤストリングの回路図。
【図６】第１実施形態に係るロウデコーダ及び電圧発生部のブロック図。
【図７】第１実施形態に係るリミッタ制御部の回路図。
【図８】第１実施形態に係るフリップフロップの回路図。
【図９】第１実施形態に係るフリップフロップの動作を示すタイミングチャート。
【図１０】第１実施形態に係る半導体記憶装置の書き込み動作時における各種信号のタイミングチャート。
【図１１】第１実施形態に係る半導体記憶装置の動作時における各種信号のタイミングチャート。
【図１２】第１実施形態の変形例に係る電圧発生回路の回路図。
【図１３】第２実施形態に係る電圧発生回路の回路図。
【図１４】第３実施形態に係る電圧発生回路の回路図。
【図１５】第３実施形態の変形例に係る電圧発生回路の回路図。
【図１６】第４実施形態に係る電圧発生回路の備えるＤ／Ａコンバータの回路図。
【図１７】第４実施形態に係る電圧発生回路の備えるＤ／Ａコンバータの回路図。
【図１８】第１乃至第４実施形態の変形例に係るメモリセルアレイの回路図。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
［第１実施形態］  
第１実施形態に係る電圧発生回路及び半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．半導体記憶装置の構成について  
まず、本実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１  半導体記憶装置の全体構成について  
図１は、本実施形態に係る半導体記憶装置のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、デコード部１１、センスアンプ１２、電圧発生部１３、制御回路１４、及びクロック生成器１５を備えている。
【００１１】
メモリセルアレイ１０は、不揮発性のメモリセルの集合である複数（本例では４個）のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１６の集合である複数（本例では４個）のメモリグループＧＰ（ＧＰ０〜ＧＰ３）を備えている。もちろん、メモリセルアレイ１０内のブロック数及びブロックＢＬＫ内のメモリグループ数は任意である。
【００１２】
クロック生成器１５は、クロックＣＬＫを生成する。
【００１３】
制御回路１４はクロックＣＬＫに同期して動作し、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。
【００１４】
電圧発生部１３は制御回路１４の制御に従って、データの書き込み、読み出し、及び消去に必要な電圧を発生する。
【００１５】
デコード部１１は、各ブロックＢＬＫ０〜ＢＬＫ３に対応付けられたロウデコーダ１７（１７−０〜１７−３）を備えている。ロウデコーダ１７の各々は、対応するブロックＢＬＫのロウ方向を選択する。そして、データの書き込み、読み出し、及び消去時において、メモリセルに必要な電圧を印加する。
【００１６】
センスアンプ１２は、データの読み出し時には、メモリセルから読み出したデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。
【００１７】
１．２  メモリセルアレイ１０について  
次に、上記メモリセルアレイ１０の構成の詳細について説明する。図２は、ブロックＢＬＫ０の回路図である。ブロックＢＬＫ１〜ＢＬＫ３も同様の構成を有している。
【００１８】
図示するように、ブロックＢＬＫ０は４つのメモリグループＧＰを含む。また各々のメモリグループＧＰは、ｎ個（ｎは自然数）のＮＡＮＤストリング１６を含む。
【００１９】
ＮＡＮＤストリング１６の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み及び消去時には単なる電流経路として機能する。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
【００２０】
メモリグループＧＰ０〜ＧＰ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ３に共通接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧ（ブロックＢＬＫ０〜ＢＬＫ３では、それぞれＢＧ０〜ＢＧ３）に共通接続される。
【００２１】
すなわち、ワード線ＷＬ０〜ＷＬ７及びバックゲート線ＢＧは同一ブロックＢＬＫ０内の複数のメモリグループＧＰ０〜ＧＰ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもメモリグループＧＰ０〜ＧＰ３毎に独立している。
【００２２】
また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリング１６のうち、同一行にあるＮＡＮＤストリング１６の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬｎ、ｎは自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間で、ＮＡＮＤストリング１６を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間で、ＮＡＮＤストリング１６を共通に接続する。
【００２３】
前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。
【００２４】
次に、メモリセルアレイ１０の三次元積層構造につき、図３及び図４を用いて説明する。図３及び図４は、メモリセルアレイ１０の斜視図及び断面図である。
【００２５】
図示するようにメモリセルアレイ１０は、半導体基板２０上に設けられている。そしてメモリセルアレイ１０は、半導体基板２０上に順次形成されたバックゲートトランジスタ層Ｌ１、メモリセルトランジスタ層Ｌ２、選択トランジスタ層Ｌ３、及び配線層Ｌ４を有する。
【００２６】
バックゲートトランジスタ層Ｌ１は、バックゲートトランジスタＢＴとして機能する。メモリセルトランジスタ層Ｌ２は、メモリセルトランジスタＭＴ０〜ＭＴ７（ＮＡＮＤストリング１６）として機能する。選択トランジスタ層Ｌ３は、選択トランジスタＳＴ１、ＳＴ２として機能する。配線層Ｌ４は、ソース線ＳＬ及びビット線ＢＬとして機能する。
【００２７】
バックゲートトランジスタ層Ｌ１は、バックゲート導電層２１を有する。バックゲート導電層２１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層２１は、ブロックＢＬＫ毎に分断されている。バックゲート導電層２１は、例えば多結晶シリコンによって形成される。バックゲート導電層２１は、バックゲート線ＢＧとして機能する。
【００２８】
またバックゲート導電層２１は、図４に示すようにバックゲートホール２２を有する。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成されている。バックゲートホール２２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。
【００２９】
メモリセルトランジスタ層Ｌ２は、バックゲート導電層Ｌ１の上層に形成されている。メモリセルトランジスタ層Ｌ２は、ワード線導電層２３ａ〜２３ｄを有する。ワード線導電層２３ａ〜２３ｄは、層間絶縁層（図示せず）を挟んで積層されている。ワード線導電層２３ａ〜２３ｄは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ワード線導電層２３ａ〜２３ｄは、例えば多結晶シリコンで形成される。ワード線導電層２３ａはメモリセルトランジスタＭＴ３、ＭＴ４の制御ゲート（ワード線ＷＬ３、ＷＬ４）として機能し、ワード線導電層２３ｂはメモリセルトランジスタＭＴ２、ＭＴ５の制御ゲート（ワード線ＷＬ２、ＷＬ５）として機能し、ワード線導電層２３ｃはメモリセルトランジスタＭＴ１、ＭＴ６の制御ゲート（ワード線ＷＬ１、ＷＬ６）として機能し、ワード線導電層２３ｄはメモリセルトランジスタＭＴ０、ＭＴ７の制御ゲート（ワード線ＷＬ０、ＷＬ７）として機能する。
【００３０】
またメモリセルトランジスタ層Ｌ２は、図４に示すように、メモリホール２４を有する。メモリホール２４は、ワード線導電層２３ａ〜２３ｄを貫通するように形成されている。メモリホール２４は、バックゲートホール２２のカラム方向の端部近傍に整合するように形成されている。
【００３１】
更にバックゲートトランジスタ層Ｌ１及びメモリセルトランジスタ層Ｌ２は、図４に示すように、ブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６を有する。半導体層２６は、ＮＡＮＤストリング１６のボディ（各トランジスタのバックゲート）として機能する。
【００３２】
ブロック絶縁層２５ａは、図４に示すように、バックゲートホール２２及びメモリホール２５に面する側壁に、所定の厚みをもって形成されている。電荷蓄積層２５ｂは、ブロック絶縁層２５ａの側面に、所定の厚みをもって形成されている。トンネル絶縁層２５ｃは、電荷蓄積層２５ｂの側面に、所定の厚みをもって形成されている。半導体層２６は、トンネル絶縁層２５ｃの側面に接するように形成されている。半導体層２６は、バックゲートホール２２及びメモリホール２４を埋めるように形成されている。
【００３３】
半導体層２６は、ロウ方向からみてＵ字状に形成されている。すなわち半導体層２６は、半導体基板２０の表面に対して垂直方向に延びる一対の柱状部２６ａと、一対の柱状部２６ａの下端を連結する連結部２６ｂとを有する。
【００３４】
ブロック絶縁層２５ａ及びトンネル絶縁層２５ｃは、例えば酸化シリコン（ＳｉＯ２）で形成される。電荷蓄積層２５ｂは、例えば窒化シリコン（ＳｉＮ）で形成される。半導体層２６は、多結晶シリコンで形成される。これらのブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６は、メモリトランジスタＭＴとして機能するＭＯＮＯＳ型トランジスタを形成する。
【００３５】
上記バックゲートトランジスタ層Ｌ１の構成を換言すると、トンネル絶縁層２５ｃは、連結部２６ｂを取り囲むように形成されている。バックゲート導電層２１は、連結部２６ｂを取り囲むように形成されている。
【００３６】
また上記メモリトランジスタ層Ｌ２の構成を換言すると、トンネル絶縁層２５ｃは、柱状部２６ａを取り囲むように形成されている。電荷蓄積層２５ｂは、トンネル絶縁層２５ｃを取り囲むように形成されている。ブロック絶縁層２５ａは、電荷蓄積層２５ｂを取り囲むように形成されている。ワード線導電層２３ａ〜２３ｄは、ブロック絶縁層２５ａ〜２５ｃ及び柱状部２６ａを取り囲むように形成されている。
【００３７】
選択トランジスタ層Ｌ３は、図３及び図４に示すように、導電層２７ａ及び２７ｂを有する。導電層２７ａ及び２７ｂは、カラム方向に所定のピッチを有するように、ロウ方向に延びるストライプ状に形成されている。一対の導電層２７ａと、一対の導電層２７ｂは、カラム方向に交互に配置されている。導電層２７ａは一方の柱状部２６ａの上層に形成され、導電層２７ｂは他方の柱状部２６ａの上層に形成されている。
【００３８】
導電層２７ａ及び２７ｂは、多結晶シリコンで形成される。導電層２７ａは、選択トランジスタＳＴ２のゲート（セレクトゲート線ＳＧＳ）として機能し、導電層２７ｂは、選択トランジスタＳＴ１のゲート（セレクトゲート線ＳＧＤ）として機能する。
【００３９】
選択トランジスタ層Ｌ３は、図４に示すように、ホール２８ａ及び２８ｂを有する。ホール２８ａ及び２８ｂは、それぞれ導電層２７ａ及び２７ｂを貫通する。またホール２８ａ及び２８ｂは、それぞれメモリホール２４と整合する。
【００４０】
選択トランジスタ層Ｌ３は、図４に示すように、ゲート絶縁層２９ａ及び２９ｂ、並びに半導体層３０ａ及び３０ｂを備えている。ゲート絶縁層２９ａ及び２９ｂは、それぞれホール２８ａ及び２８ｂに面する側壁に形成されている。半導体層３０ａ及び３０ｂは、それぞれゲート絶縁層２９ａ及び２９ｂに接するように、半導体基板２０の表面に対して垂直方向に延びる柱状に形成されている。
【００４１】
ゲート絶縁層２９ａ及び２９ｂは、例えば酸化シリコン（ＳｉＯ２）で形成される。半導体層３０ａ及び３０ｂは、例えば多結晶シリコンで形成される。
【００４２】
上記選択トランジスタ層Ｌ３の構成を換言すると、ゲート絶縁層２９ａは、柱状の半導体層３０ａを取り囲むように形成されている。導電層２７ａは、ゲート絶縁層２９ａ及び半導体層３０ａを取り囲むように形成されている。また、ゲート絶縁層２９ｂは、柱状の半導体層３０ｂを取り囲むように形成されている。導電層２７ｂは、ゲート絶縁層２９ｂ及び半導体層３０ｂを取り囲むように形成されている。
【００４３】
配線層Ｌ４は、図３及び図４に示すように、選択トランジスタ層Ｌ３の上層に形成されている。配線層Ｌ４は、ソース線層３１、プラグ層３２、及びビット線層３３を有する。
【００４４】
ソース線層３１は、ロウ方向に延びる板状に形成されている。ソース線層３１は、カラム方向に隣接する一対の半導体層２７ａの上面に接するように形成されている。プラグ層３２は、半導体層２７ｂの上面に接し、半導体基板２０の表面に対して垂直方向に延びるように形成されている。ビット線層３３は、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。ビット線層３３は、プラグ層３２の上面に接するように形成されている。ソース線層３１、プラグ層３２、及びビット線層３３は、例えばタングステン（Ｗ）等の金属で形成される。ソース線層３１は、図１及び図２で説明したソース線ＳＬとして機能し、ビット線層３３は、ビット線ＢＬとして機能する。
【００４５】
図３及び図４に示すＮＡＮＤストリング１６の等価回路を図５に示す。図示するようにＮＡＮＤストリング１６は、選択トランジスタＳＴ１、ＳＴ２、メモリセルトランジスタＭＴ０〜ＭＴ７、及びバックゲートトランジスタＢＴを備えている。前述の通り、メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に直列に接続されている。バックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に直列接続されている。データの書き込み及び読み出し時において、バックゲートトランジスタＢＴは常にオン状態とされる。
【００４６】
メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬに接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧに接続されている。そして、図３においてロウ方向に沿って配列された複数のＮＡＮＤストリング１６の集合が、図２で説明したメモリグループＧＰに相当する。
【００４７】
１．３  ロウデコーダ１７について  
次に、ロウデコーダ１７の構成について説明する。ロウデコーダ１７−０〜１７−３は、それぞれブロックＢＬＫ０〜ＢＬＫ３に関連付けて設けられ、ブロックＢＬＫ０〜ＢＬＫ３を選択または非選択とするために設けられる。そして、対応するブロックＢＬＫのワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳに、電圧発生部１３で生成された電圧を転送する。
【００４８】
図６は、いずれかのブロックＢＬＫに対応するロウデコーダ１７と、電圧発生部１３内に含まれる電圧発生回路の回路図である。図示するようにロウデコーダ１７は、高耐圧ｎチャネルＭＯＳトランジスタ４０〜４２を備えている。
【００４９】
トランジスタ４０の各々は、ワード線ＷＬ０〜ＷＬ７にそれぞれ関連付けられており、対応するワード線ＷＬに電圧を転送する。すなわちトランジスタ４０の各々は、電流経路の一端が、対応するブロックＢＬＫのワード線ＷＬ０〜ＷＬ７にそれぞれ接続され、他端が信号線ＣＧ０〜ＣＧ７にそれぞれ接続され、ゲートが信号線ＴＧに共通に接続される。
【００５０】
トランジスタ４１、４２は、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに電圧を転送する。トランジスタ４１、４２はそれぞれ、電流経路の一端が、対応するブロックＢＬＫのセレクトゲート線ＳＧＤ、ＳＧＳにそれぞれ接続され、他端が信号線ＳＧＤＩ、ＳＧＳＩにそれぞれ接続され、ゲートが信号線ＴＧに共通に接続される。
【００５１】
なお、各ロウデコーダ１７において、トランジスタ４０は、対応するブロックＢＬＫ内の複数のメモリグループＧＰに共通に用いられる。例えばロウデコーダ１７−０において、ワード線ＷＬ０に対応付けられたトランジスタ４０は、４つのメモリグループＧＰ０〜ＧＰ３のワード線ＷＬ０に接続される。他方でトランジスタ４１、４２は、メモリグループＧＰ毎に独立している。すなわち、図６ではトランジスタ４１、４２を１個ずつしか図示していないが、メモリグループＧＰ０〜ＧＰ３の各々に対応して、４個のトランジスタ４１及び４個のトランジスタ４２が設けられる。
【００５２】
またロウデコーダ１７は、図示せぬドライバ回路を備え、このドライバ回路が信号線ＳＧＤＩ、ＳＧＳＩに電圧を供給する。更にロウデコーダ１７は、図示せぬスイッチを備え、このスイッチによって、必要な電圧が信号線ＣＧ０〜ＣＧ７に供給される。図６では参考まで、スイッチにより信号線ＣＧ０〜ＣＧ７に同一の電圧が与えられる様子を模式的に示している。
【００５３】
更に、信号線ＴＧには、例えば制御回路１４から与えられる信号ＷＬＣＯＮ＿Ｖが与えられる。信号ＷＬＣＯＮ＿Ｖがアサートされることで、トランジスタ４０〜４２がオン状態とされる。これにより、電圧発生部１３で生成された電圧がワード線ＷＬに転送され、またセレクトゲート線ＳＧＤ、ＳＧＳに所定の電圧が転送される。
【００５４】
１．４  電圧発生部１３について  
次に、電圧発生部１３の構成について、引き続き図６を参照して説明する。電圧発生部１３は、複数の電圧発生回路５０を備えている。電圧発生回路５０の各々は、電圧ＶＰＧＭ、ＶＰＡＳＳ、ＶＲＥＡＤ、ＶＣＧＲ、ＶＥＲＡ等、データの書き込み、読み出し、及び消去に必要な電圧を発生する。
【００５５】
電圧ＶＰＧＭは、データの書き込み時に選択ワード線に印加される電圧である。電圧ＶＰＡＳＳは、データの書き込み時に、選択ブロックの非選択ワード線に印加される電圧であり、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧である。電圧ＶＲＥＡＤは、データの読み出し時に、選択ブロックの非選択ワード線に印加される電圧であり、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧である。電圧ＶＣＧＲは、データの読み出し時に選択ワード線に印加される電圧である。電圧ＶＥＲＡは、データの消去時にビット線及び／またはソース線に印加される電圧である。
【００５６】
以下では、これらの電圧を区別しない場合、電圧発生回路５０の出力電圧ＶＣＰとまとめて呼ぶことにする。図６では１つの電圧発生回路５０のみを図示しているが、電圧発生部１３には、上記の各電圧を発生する複数の電圧発生回路５０が含まれる。そして、ロウデコーダ１７内の図示せぬスイッチにより、信号線ＣＧ０〜ＣＧ７のそれぞれに、対応するいずれかの電圧発生回路５０が接続される。
【００５７】
図６に示すように、電圧発生回路５０は、チャージポンプ回路６０、リミッタ回路７０、及びリミッタ制御部８０を備えている。
【００５８】
チャージポンプ回路６０は、例えば制御回路１４から与えられる信号ＨＶＥＮＢ＿Ｖを受信してイネーブルとされ、クロックＣＬＫを受けて電圧を昇圧する。そして、昇圧した電圧をノードＣＰ＿ＯＵＴに出力する。このノードＣＰ＿ＯＵＴの電圧が、昇圧電圧ＶＣＰ（具体的にはＶＰＧＭ、ＶＰＡＳＳ、ＶＲＥＡＤ、…等）として、電圧発生回路５０から出力される。
【００５９】
リミッタ回路７０は、ノードＣＰ＿ＯＵＴの電位を監視してフラグＦＬＡＧを生成し、電圧ＶＣＰが所望の値になるようチャージポンプ回路６０を制御する。図示するようにリミッタ回路７０は、比較器７１、抵抗素子７２、７３、容量素子７４、７５、及びｎチャネルＭＯＳトランジスタ７６を備えている。
【００６０】
抵抗素子７２は、一端がノードＣＰ＿ＯＵＴに接続され、他端がノードＭＯＮに接続される。抵抗素子７３は、一端がノードＭＯＮに接続され、他端が接地される。容量素子７４は、一方電極がノードＣＰ＿ＯＵＴに接続され、他端がノードＭＯＮに接続される。トランジスタ７６は、ドレインがノードＭＯＮに接続され、ソースが容量素子７５の一方電極に接続され、ゲートに信号ＣＯＮＮＥＣＴＣが入力される。トランジスタ７６は低耐圧型のＭＯＳトランジスタであり、例えばロウデコーダ１７内の高耐圧ＭＯＳトランジスタ４０よりもゲート絶縁膜の膜厚が小さい。容量素子７５の他方電極は接地される。比較器７１は、ノードＭＯＮの電圧Ｖmonが入力される反転入力端子と、基準電圧Ｖrefが入力される非反転入力端子と、ＶmonとＶrefの比較結果に応じてフラグＦＬＡＧを出力する出力端子とを備えている。
【００６１】
上記構成により、リミッタ回路７０は、フラグＦＬＡＧによってチャージポンプ回路６０を制御する。より具体的にはＶrefがＶmonより大きければＦＬＡＧ＝“Ｈ”として、チャージポンプ回路６０に対して電圧を上昇させる。他方、ＶrefがＶmonより小さければＦＬＡＧ＝“Ｌ”として、チャージポンプ回路６０に対して昇圧を停止させる。
【００６２】
リミッタ制御部８０は、クロックＣＬＫ及び信号ＷＬＣＯＮ＿Ｖに応じて、信号ＣＯＮＮＥＣＴＣを生成する。そして、ロウデコーダ１７のトランジスタ４０によって電圧発生回路５０がワード線ＷＬに接続された瞬間において、トランジスタ７６をオンさせる。図６に示すようにリミッタ制御部８０は、制御部８１及び排他的論理和（ＸＯＲ）ゲート８２を備えている。
【００６３】
制御部８１は、クロック入力端子でクロックＣＬＫを受信し、イネーブル端子ＥＮＢで信号ＷＬＣＯＮ＿Ｖを受信し、出力端子ＯＵＴから出力信号を出力する。ＸＯＲゲート８２は、信号ＷＬＣＯＮ＿Ｖと、制御部８１の出力信号との排他的論和演算を行い、その結果を信号ＣＯＮＮＥＣＴＣとして出力する。
【００６４】
図７は、制御部８１の回路図である。図示するように制御部８１は、ＡＮＤゲート８３、ＮＯＲゲート８４、８５、インバータ８６、及びフリップフロップ（Ｄ−Ｆ／Ｆ）８７〜８９を備えている。
【００６５】
ＡＮＤゲートは、クロック端子のクロックＣＬＫ、イネーブル端子ＥＮＢの信号ＷＬＣＯＮ＿Ｖ、及び出力端子ＯＵＴの出力信号の反転信号の論理積演算を行う。フリップフロップ８７は、リセット端子がイネーブル端子ＥＮＢに接続され、ＡＮＤゲート８３の出力信号をクロックとして受信する。そして反転出力端子ＱｎがＤ入力端子に接続される。フリップフロップ８８は、リセット端子が端子ＥＮＢに接続され、フリップフロップ８７の端子Ｑｎからの信号をクロックとして受信し、反転出力端子ＱｎがＤ入力端子に接続される。フリップフロップ８９は、リセット端子が端子ＥＮＢに接続され、フリップフロップ８８の端子Ｑｎからの信号をクロックとして受信し、反転出力端子ＱｎがＤ入力端子に接続される。ＮＯＲゲート８４は、フリップフロップ８９の出力端子Ｑからの信号と、出力端子ＯＵＴからの信号のＮＯＲ演算を行う。インバータ８６は、信号ＷＬＣＯＮ＿Ｖを反転させる。ＮＯＲゲート８５は、ＮＯＲゲート８４の演算結果とインバータ８６の演算結果とのＮＯＲ演算を行う。そして、ＮＯＲゲート８５の演算結果が、出力端子ＯＵＴから出力される。
【００６６】
図８は、フリップフロップ８７〜８９の回路図である。フリップフロップ８７〜８９の各々は、ＮＡＮＤゲート９０、９１、インバータ９２、９３、ｐチャネルＭＯＳトランジスタ９４〜９７、及びｎチャネルＭＯＳトランジスタ９８〜１０１を備えている。
【００６７】
トランジスタ９４、９８は、それぞれゲートに反転クロックＣＬＫｎ及びクロックＣＬＫが入力され、電流経路の一端がＤ入力端子に接続される。ＮＡＮＤゲート９０は、トランジスタ９４、９８の電流経路の他端の信号と、端子ＥＮＢの信号とのＮＡＮＤ演算を行う。インバータ９２は、ＮＡＮＤゲート９０の演算結果を反転する。トランジスタ９５、９９は、それぞれゲートにＣＬＫ及びＣＬＫｎが入力され、電流経路の一端が、トランジスタ９４、９８の電流経路の他端に接続される。トランジスタ９６、１００は、それぞれゲートにＣＬＫ及びＣＬＫｎが入力され、電流経路の一端が、インバータ９２の出力及びトランジスタ９５、９９の電流経路の他端に接続される。ＮＡＮＤゲート９１は、トランジスタ９６、１００の電流経路の他端の信号と、端子ＥＮＢの信号とのＮＡＮＤ演算を行う。インバータ９３は、ＮＡＮＤゲート９１の演算結果を反転する。トランジスタ９７、１０１は、それぞれゲートにＣＬＫｎ及びＣＬＫが入力され、電流経路の一端が、トランジスタ９６、１００の電流経路の他端に接続される。
【００６８】
上記構成において、インバータ９３の出力が端子Ｑとなり、ＮＡＮＤゲート９１の出力端子が端子Ｑｎとなる。
【００６９】
図９は、フリップフロップ８７〜８９の動作を示すタイミングチャートであり、端子ＥＮＢ、端子Ｄ（Ｑｎ）、及び端子Ｑの信号、並びにクロックＣＬＫを示す。前述の通り、端子ＥＮＢの信号は、ＷＬＣＯＮ＿Ｖである。図示するように、フリップフロップ８７〜８９は、クロックＣＬＫの立ち上がりエッジを検出する。そして、ＣＬＫの立ち上がりエッジで立ち上がり、また立ち下がる信号を端子Ｑ、Ｑｎから出力する。
【００７０】
制御部８１は、上記構成のフリップフロップを直列に接続した構成を有することで、遅延回路として機能する。遅延時間の長さは、フリップフロップの段数、ＣＬＫの周波数、また出力信号をＮＯＲゲート８４に入力するフロップフロップを変更することで、任意に変更可能である。
【００７１】
２．半導体記憶装置１の動作について  
次に、上記構成のＮＡＮＤ型フラッシュメモリの動作について説明する。まず、書き込み動作及び読み出し動作の概要について簡単に説明する。
【００７２】
２．１  書き込み動作について  
まず、書き込み動作について説明する。書き込み時において、電圧発生回路５０は電圧ＶＰＧＭ及びＶＰＡＳＳを発生する。
【００７３】
選択ブロックに対応するロウデコーダ１７では、信号ＷＬＣＯＮ＿Ｖがアサート（“Ｈ”レベル）とされる。そして、選択ワード線に対応する信号線ＣＧは、ＶＰＧＭを発生する電圧発生回路５０のノードＣＰ＿ＯＵＴに接続され、その他の非選択ワード線に対応する信号線ＣＧは、ＶＰＡＳＳを発生する電圧発生回路５０のノードＣＰ＿ＯＵＴに接続される。また、セレクトゲート線ＳＧＳには０Ｖが転送され、セレクトゲート線ＳＧＤには電圧ＶＳＧが転送される。
【００７４】
そして、センスアンプ１２がビット線ＢＬに所定の電圧を印加する。データをプログラムすべきカラムでは、選択トランジスタＳＴ１がオン状態とされて、プログラムデータが選択メモリセルトランジスタまで転送される。その結果、電荷蓄積層に電荷が注入されて、データがプログラムされる。他方、データをプログラムすべきでないカラムでは、ビット線ＢＬに高い電圧が与えられることで、選択トランジスタＳＴ１がカットオフされる。その結果、当該カラムのＮＡＮＤストリング１６のチャネル電位は電気的にフローティングとなり、ワード線ＷＬとのカップリングによりその電位が上昇する。その結果、電荷蓄積層に電荷は注入されず、データはプログラムされない。
【００７５】
２．２  読み出し動作について  
次に、読み出し動作について説明する。読み出し時において、電圧発生回路５０は電圧ＶＣＧＲ及びＶＲＥＡＤを発生する。
【００７６】
選択ブロックに対応するロウデコーダ１７では、信号ＷＬＣＯＮ＿Ｖがアサート（“Ｈ”レベル）とされる。そして、選択ワード線に対応する信号線ＣＧは、ＶＣＧＲを発生する電圧発生回路５０のノードＣＰ＿ＯＵＴに接続され、その他の非選択ワード線ＷＬに対応する信号線ＣＧは、ＶＲＥＡＤを発生する電圧発生回路５０のノードＣＰ＿ＯＵＴに接続される。また、セレクトゲート線ＳＧＤ、ＳＧＳには電圧ＶＨが転送される。電圧ＶＨは、選択トランジスタＳＴ１、ＳＴ２をオンさせる電圧である。
【００７７】
そして、センスアンプ１２がビット線ＢＬに所定の電圧を印加する。すると、選択メモリセルトランジスタＭＴがオンすれば、ビット線ＢＬからソース線ＳＬに電流が流れる。他方、オフすれば電流は流れない。センスアンプ１２は、この電流をセンスすることにより、読み出しデータを判別する。
【００７８】
２．３  電圧発生回路５０の動作について  
次に、上記書き込み動作及び読み出し動作（消去動作時も同様）時における電圧発生回路５０の動作について、図１０を用いて説明する。図１０は、一例として書き込み時における電圧ＶＣＰ（本例ではＶＰＡＳＳ）、非選択ワード線の電位、及び信号ＨＶＥＮＢ＿Ｖ、ＷＬＣＯＮ＿Ｖ、ＣＯＮＮＥＣＴＣのタイミングチャートである。
【００７９】
図示するように、時刻ｔ２０において、例えば制御回路１４によって信号ＨＶＥＮＢ＿Ｖがアサート（“Ｈ”レベル）とされて、チャージポンプ回路６０が起動する。起動したチャージポンプ回路６０は電圧を昇圧して、ノードＣＰ＿ＯＵＴに電圧ＶＣＰを出力する。
【００８０】
電圧ＶＣＰが徐々に上昇して電圧ＶＰＡＳＳに達した後、時刻ｔ２１において制御回路１４は、信号ＷＬＣＯＮ＿Ｖをアサート（“Ｈ”レベル）する。また信号ＷＬＣＯＮ＿Ｖがアサートされると同時に、リミッタ制御部８０は信号ＣＯＮＮＥＣＴＣをアサート（“Ｈ”レベル）する。信号ＷＬＣＯＮ＿Ｖがアサートされることで、ＶＰＡＳＳを発生する電圧発生回路５０のノードＣＰ＿ＯＵＴは、非選択ワード線ＷＬに接続される。これにより、非選択ワード線の電位は上昇して、電圧ＶＰＡＳＳに達する。また電圧ＶＣＰの電位は、ノードＣＰ＿ＯＵＴがワード線ＷＬに接続された瞬間、ＶＰＡＳＳから急激に低下し、その後再び上昇してＶＰＡＳＳに到達する。信号ＣＯＮＮＥＣＴＣがアサートされる期間は、例えば０．８μｓ程度であり、ＶＣＰが時刻ｔ２１で急激に低下してからＶＰＡＳＳに戻る前にネゲート（“Ｌ”レベル）される。
【００８１】
データの書き込みが完了すると（時刻ｔ２２）、信号ＷＬＣＯＮ＿Ｖがネゲート（“Ｌ”レベル）され、非選択ワード線ＷＬは０Ｖとされる。
【００８２】
なお、図１０は電圧ＶＰＡＳＳの例を示しているが、ＶＰＧＭやＶＲＥＡＤ等、他の電圧の場合も同様である。
【００８３】
３．本実施形態に係る効果  
本実施形態に係る構成であると、昇圧電位をより安定にすることが出来、その結果、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。本効果につき、以下説明する。
【００８４】
高電圧のアナログシステムでは、レギュレータ回路を用いて所望の高電圧を生成している。一般にレギュレータは、設定電圧を検知し、検知結果に応じて昇圧回路のクロックを制御する。レギュレータは、抵抗分割器と差動増幅器とにより構成される。そして参照電圧及びバイアス電圧は、低電圧アナログシステムにより生成される。
【００８５】
一般的なレギュレータ回路は、図６のリミッタ回路７０において、容量素子７４及び７５並びにトランジスタ７６を廃した構成を有する。このような構成であると、次のような問題がある。すなわち、チャージポンプ回路６０からノードＣＰ＿ＯＵＴに出力される電流Ｉoutは、その直流成分の一部Ｉdcが抵抗素子７２に流れ込む。従って、ワード線ＷＬの充電に使用出来るのは（Ｉout−Ｉdc）である。そのため、このＩdcは小さくすることが望ましく、そのためには抵抗素子７２及び７３の抵抗値を大きくする必要がある。
【００８６】
ところが、抵抗素子７２のサイズを大きくして抵抗素子７２の抵抗値を大きくすると、この抵抗素子と半導体基板との間の容量も大きくなり、ＲＣ遅延が大きくなる。その結果、ＶmonのＣＰoutに対する追従性が悪化することで、レギュレーションレベル付近でのＣＰoutの安定性が低下し、昇圧電位のリップルの増大を招く。
【００８７】
そこで、容量素子７４を設けることでＡＣ遅延を小さくし、これによりＩdcを小さくすることとリップルの抑制とを両立出来る。ところが、容量素子７４を設けることにより、ノードＣＰ＿ＯＵＴを負荷（ワード線ＷＬ）に接続した瞬間における電圧Ｖmonの低下が顕著になる。場合によっては、Ｖmonが負の値にまで低下し、ｐｎ接合にフォワードバイアスが生じて、回路の動作信頼性を低下させる原因となる。
【００８８】
そこで本実施形態に係る構成では、容量素子７５及びトランジスタ７６を設けることで、この問題を解消している。図１１は、本実施形態に係る構成における電圧ＶＣＰ、信号ＣＯＮＮＥＮＣＴＣ、電圧Ｖref、Ｖmon、及びフラグＦＬＡＧのタイミングチャートである。図示するように、ロウデコーダ１７のスイッチ４０がオンした直後、ＶＣＰの値は急激に低下する。しかし本実施形態に係る構成であると、スイッチ４０がオンすると同時にトランジスタ７６がオン状態とされ、ノードＭＯＮに容量素子７５が接続される。これにより、リミッタ回路７０の容量性負荷が大きくされる。その結果、Ｖmonが過度に低下することを抑制出来る。
【００８９】
また、スイッチ回路４０がオンする瞬間以外は、トランジスタ７６はオフ状態である。従って、それ以外の期間に容量素子７５がリミッタ回路７０の動作に影響することは無い。よって、Ｉdcを小さくすること、及びＶmonのＩoutに対する追従性を維持しつつ、Ｖmonが大きく低下することを抑制出来る。
【００９０】
４．本実施形態の変形例  
図１２は、本実施形態の変形例に係る電圧発生回路の回路図である。本構成は、図６を用いて説明した構成において、更にｎチャネルＭＯＳトランジスタ７７を追加したものである。トランジスタ７７は、ドレインが容量素子７５の一方電極に接続され、ソースが接地され、ゲートに信号／ＣＯＮＮＥＣＴＣが入力される。信号／ＣＯＮＮＥＣＴＣは、信号ＣＯＮＮＥＣＴＣの反転信号である。
【００９１】
本構成によれば、図１０の時刻ｔ２１より前の期間はトランジスタ７７がオン状態とされる。従って、容量素子７５の一方電極の電位がフローティングとなることを防止出来る。そのため、ロウデコーダ１７のトランジスタ４０をオンさせた際に、チャージシェアリングによりＶmonが変動することを抑制出来る。
【００９２】
なお、図１２の例では、容量素子７５の一方電極を接地電位にする例を説明したが、ある正の値を有する基準電圧であっても良い。
【００９３】
［第２実施形態］  
次に、第２実施形態に係る電圧発生回路及び半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、電圧発生回路５０がワード線ＷＬに接続された瞬間に、容量素子７６をノードＣＰ＿ＯＵＴから切り離すものである。以下では、第１実施形態と異なる点についてのみ説明する。
【００９４】
１．電圧発生回路５０の構成について  
図１３は、本実施形態に係る電圧発生回路５０の回路図である。図示するように本実施形態は、図６を用いて説明した電圧発生回路５０につき、以下の変形を行ったものである。すなわち、  
・容量素子７５及びトランジスタ７６を廃した。  
・容量素子７４とノードＣＰ＿ＯＵＴとの間にｎチャネルＭＯＳトランジスタ７８を設けた。トランジスタ７８は、ドレインがノードＣＰ＿ＯＵＴに接続され、ソースが容量素子７４の一方電極に接続され、ゲートに信号／ＣＯＮＮＥＣＴＣが入力される。トランジスタ７８は高耐圧型トランジスタであり、トランジスタ４０と同程度の膜厚のゲート絶縁膜を有する。
【００９５】
２．本実施形態に係る効果  
本実施形態に係る構成であると、ノードＣＰ＿ＯＵＴがワード線ＷＬに接続された瞬間、信号／ＣＯＮＮＥＣＴＣが“Ｌ”レベルとされて、トランジスタ７８がオフ状態とされる。これにより、容量素子７４はノードＣＰ＿ＯＵＴから切り離される。よって、ノードＣＰ＿ＯＵＴがワード線ＷＬに接続された瞬間に電圧Ｖmonが急激に低下することを抑制出来る。
【００９６】
また、それ以外の期間は、信号／ＣＯＮＮＥＣＴＣが“Ｈ”レベルであるので、容量素子７４はノードＣＰ＿ＯＵＴに接続される。従って、容量素子７４によりＡＣ遅延を小さくし、ＶmonのＩoutに対する追従性を確保出来る。
【００９７】
［第３実施形態］  
次に、第３実施形態に係る電圧発生回路及び半導体記憶装置について説明する。本実施形態は、上記第２実施形態において、トランジスタ７８をトランスファーゲートに置き換えたものである。以下では、第２実施形態と異なる点についてのみ説明する。
【００９８】
１．電圧発生回路５０の構成について  
図１４は、本実施形態に係る電圧発生回路５０の回路図である。図示するように本実施形態は、図１３を用いて説明した電圧発生回路５０につき、以下の変形を行ったものである。すなわち、  
・トランジスタ７８を、容量素子７４の他方電極とノードＭＯＮとの間に設けた。  
・トランジスタ７８を、ｎチャネルＭＯＳトランジスタ７８−１とｐチャネルＭＯＳトランジスタ７８−２の組に置き換えた。トランジスタ７８−１、７８−２はそれぞれ、ドレインが容量素子７４の他方電極に接続され、ソースがノードＭＯＮに接続され、ゲートにそれぞれ信号／ＣＯＮＮＥＣＴＣ及びＣＯＮＮＥＣＴＣが入力される。トランジスタ７８−１、７８−２は低耐圧型トランジスタであり、例えばトランジスタ４０等の高耐圧型トランジスタよりもゲート絶縁膜の膜厚が小さい。
【００９９】
２．本実施形態に係る効果  
本実施形態に係る構成であると、上記第２実施形態で説明した効果に加えて、容量素子７４切り離し時において、トランジスタのゲート容量を介してＶmonに結合ノイズが生じることを防止出来る。
【０１００】
すなわち、本実施形態であると、ノードＣＰ＿ＯＵＴがワード線ＷＬに接続された瞬間に、トランジスタ７８−１のゲートは“Ｈ”レベルから“Ｌ”レベルへ遷移し、トランジスタ７８−２のゲートは“Ｌ”レベルから“Ｈ”レベルへ遷移する。よって、トランジスタ７８−１、７８−２のスイッチングノイズは、“Ｈ”レベルから“Ｌ”レベルへの遷移による成分と、“Ｌ”レベルから“Ｈ”レベルへの遷移による成分とで相殺される。
【０１０１】
これにより、電圧Ｖmonのノイズを低減出来る。
【０１０２】
３．本実施形態の変形例  
本実施形態は、第１実施形態にも適用可能である。このような例を図１５に示す。図１５は電圧発生回路５０の回路図である。図示するように、トランジスタ７６を、低耐圧ｎチャネルＭＯＳトランジスタ７６−１と低耐圧ｐチャネルＭＯＳトランジスタ７６−２で形成されるトランスファーゲートに置き換えても良い。本構成であっても同様の効果が得られる。
【０１０３】
［第４実施形態］  
次に、第４実施形態に係る電圧発生回路及び半導体記憶装置について説明する。本実施形態は、上記第１乃至第３実施形態における抵抗素子７３の構成例に関するものである。以下では、抵抗素子７３についてのみ説明する。
【０１０４】
１．第１の例  
第１の例は、抵抗素子７３として電流加算型Ｒ−２Ｒ Ｄ／Ａコンバータを用いたものである。図１６は、Ｒ−２Ｒ Ｄ／Ａコンバータの回路図である。
【０１０５】
図示するように、複数の第１のスイッチ素子Ｍ１〜Ｍｎ（ｎは２以上の自然数）は、一端がノードＭＯＮに共通に接続され、それぞれデジタル入力の各ビット信号Ｂ１〜Ｂｎに対応して切換え制御される。複数の第２のスイッチ素子Ｍ１’〜Ｍｎ’は、一端がノードＮ２に共通に接続され、デジタル入力の各ビット信号Ｂ１〜Ｂｎががそれぞれインバータ回路ＩＶにより反転された信号／Ｂ１〜／Ｂｎに応じて切換え制御される。
【０１０６】
上記複数の第１のスイッチ素子Ｍ１〜Ｍｎと、相補的に切換え制御される複数の第２のスイッチ素子Ｍ１’〜Ｍｎ’の他端は、対応するもの同士で共通に接続されている。これらのスイッチ素子Ｍ１〜Ｍｎ、Ｍ１’〜Ｍｎ’は、デジタル入力の相補的な各ビット信号Ｂ１〜Ｂｎ、／Ｂ１〜／Ｂｎに対応して、それぞれノードＭＯＮ及びノードＮ２を選択する状態に切換え制御される切換回路網１１４を構成している。
【０１０７】
ラダー抵抗回路網１１５は、各対応するスイッチ素子の共通接続ノードに対応して各一端が接続された複数個（ｎ）の第１の抵抗素子Ｒ５〜Ｒ７および複数個（ｎ＋１）の第２の抵抗素子Ｒ１〜Ｒ４が梯子状に接続されて形成される。ここで、ストリング接続された第２の抵抗素子Ｒ１〜Ｒ４の抵抗値をＲで表わすと、第１の抵抗素子Ｒ５〜Ｒ７の抵抗値は２Ｒに設定されている。
【０１０８】
第３の抵抗素子Ｒ８は、ラダー型抵抗回路網１１５の第２の抵抗素子群（Ｒ１〜Ｒ４）の一端とＶssノードとの間に接続される。
【０１０９】
基準電圧発生回路１１６は、ノードＮ２に基準電位Ｖrefを印加する基準電圧発生回路であり、低インピーダンスを有する。
【０１１０】
このように抵抗素子７３には、切換回路網１１４にラダー抵抗回路網１１５が接続された電流加算型のＲ−２Ｒ Ｄ／Ａ変換回路を用いることが出来る。なお、このような電流加算型のＲ−２Ｒ Ｄ／Ａ変換回路に関しては、参照によって本明細書にその全てが組み込まれる特開平１１−３５３８８９（米国特許第６，４０４，２７４号（出願番号：０９／２８９，４１３）明細書）に記載があり、そのような回路を用いることが出来る。
【０１１１】
２．第２の例  
第２の例は、抵抗素子７３としてバイナリコード及び温度計（thermometer）コードを用いた電流加算型Ｄ／Ａコンバータを用いたものである。図１７は、バイナリコード及び温度計コードを用いた電流加算型Ｄ／Ａコンバータの回路図である。
【０１１２】
図示するように抵抗素子７３は、バイナリ電流加算部１２０と、温度計コード電流加算部１２１を備えたＤ／Ａコンバータとしても良い。
【０１１３】
バイナリ電流加算部１２０は、バイナリデータに対応して電流が等間隔で段階的に変化（ステップアップ）するように抵抗素子を配列している。抵抗素子を並列に、基準となる抵抗値から順に前の抵抗値の１／２になるように配列して接続することにより、バイナリ電流加算部１２０は、バイナリデータのカウントアップに対応して電流が増加する。従って、バイナリデータをゲートトランジスタＳ＜０＞〜Ｓ＜３＞のゲートに入力して選択制御することにより、Ｖmonの電圧ステップアップが可能となる。
【０１１４】
温度計コードとは、２進数で表す「１」のビットの数がそのまま表現する数字となるデータコードのことである。例えば、１０進数「０」、「１」、「２」、「３」、「４」、「５」、「６」、「７」を、バイナリデータで表すときは、３ビットで表し、順に「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１１」となる。これを温度計コードで表すときとは、７ビットで表し、順に「０００００００」、「００００００１」、「０００００１１」、「００００１１１」、「０００１１１１」、「００１１１１１」、「０１１１１１１」、「１１１１１１１」となる。温度計コード電流加算部１２１は、この温度計コードを用いて制御される。
【０１１５】
そして、それほど精度を要求されない（抵抗がばらついても影響を受けにくい）下位ビットにはバイナリコードを使用し、精度が必要となる（抵抗ばらつきの影響を受け易い）上位ビットには温度計コードを使用する。これにより、抵抗バラツキに対する耐性を強くしている。
【０１１６】
このように、対となる差動増幅器を必要とせず、バイナリコードと温度計コードの組み合わせの電流加算型のＤ／Ａコンバータを使用しても良い。そして、複数のビットからなる電圧設定データの下位ビットにはバイナリコードを使用し、上位ビットには温度計コードを使用して、対応する抵抗素子の抵抗値の加算方法をバイナリコード制御の場合と温度計コード制御の場合とにそれぞれ対応させることによって、最上位ビット（ＭＳＢ）が切り換わるときに、個々の抵抗素子の抵抗値のバラツキの影響を最小限度に止めることができる。
【０１１７】
なお、このようなバイナリコード及び温度計（thermometer）コードを用いた電流加算型Ｄ／Ａ変換回路に関しては、参照によって本明細書にその全てが組み込まれる特開２００７−２８２４７３（米国特許第７，５９５，６８４号（出願番号：１１／６８５，３８２）明細書）に記載があり、そのような回路を用いることが出来る。
【０１１８】
［変形例等］  
以上のように、本実施形態に係る電圧発生回路５０は、昇圧回路(CP60@図6)とリミッタ回路(Limitter70@図6)とを備える。昇圧回路(CP60@図6)は、第１ノード(CP_OUT@図6)に第１電圧(VCP@図6)を出力する。リミッタ回路(Limitter70@図6)は、第１ノードの電圧をモニタして昇圧回路を制御する。リミッタ回路(Limitter70@図6)は、第１抵抗素子(R72@図6)と、第２抵抗素子(R73@図6)と、第１容量素子(C74@図6)と、第２容量素子(C75@図6)と、スイッチ素子(Tr76@図6)と、比較器(CMP71@図6)とを備える。第１抵抗素子(R72@図6)は、一端が第１ノード(CP_OUT@図6)に接続され、他端が第２ノード(MON@図6)に接続される。第２抵抗素子(R73@図6)は、一端が第２ノード(MON@図6)に接続される。第１容量素子(C74@図6)は、一方電極が第１ノード(CP_OUT@図6)に接続され、他方電極が第２ノード(MON@図6)に接続される。スイッチ素子(Tr76@図6)は、第１ノード(CP_OUT@図6)が負荷(WL@図6)に接続されると同時に、第２容量素子(C75@図6)を第２ノード(MON@図6)に接続する。比較器(CMP71@図6)は、第２ノード(MON@図6)の電位と基準電位(Vref@図6)とを比較し、比較結果に応じて昇圧回路を制御する。
【０１１９】
あるいは、容量素子(C74@図13)は、第１ノード(CP_OUT@図13)と第２ノード(MON@図13)との間に設けられる。そしてスイッチ素子(Tr78@図13)は、第１ノード(CP_OUT@図13)が負荷(WL@図13)に接続されると同時に、容量素子(C74@図13)を第１ノード(CP_OUT@図13)または第２ノード(MON@図13)から切り離す。
【０１２０】
このように、電圧発生回路５０の出力ノードCP_OUTが負荷（ワード線WL）に接続される際に、リミッタ回路７０の検知ノードMONに、一時的に負荷７５を接続する。あるいは、昇圧電位の安定性及び応答性を向上するために付加されたバイパスキャパシタ７４を、スイッチ７８により切り離す。安定動作を期待するそれ以外の期間では、負荷７５は検知ノードMONから切り離し、またバイパスキャパシタ７４を出力ノードCP_OUTに接続する。これにより、昇圧電位の安定性及び応答性を確保しながら、検知ノードMONが負の値にまで急激に低下することを抑制出来る。
【０１２１】
また、上記スイッチ７６、７８としては、ｎチャネルＭＯＳトランジスタやｐチャネルＭＯＳトランジスタを用いることが出来る。しかし、ＭＯＮノードの電位によっては、これらのＭＯＳトランジスタはスイッチとして十分に機能しない場合も考えられる。従って、スイッチ７６、７８には、トランスファーゲートを用いることが好ましい。これにより、ＭＯＮノードの電位が０ＶだったりＶＤＤ（正の電位）だったりする場合であっても、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの少なくともいずれか一方がスイッチとしての機能を果たす。
【０１２２】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。例えば、本実施形態では信号ＣＯＮＮＥＣＴＣを“Ｈ”レベルにしておく期間を０．８μｓとしたが、これは一例に過ぎない。メモリセルアレイ側の容量と、リミッタ回路７０の容量との間でのチャージシェアリングは瞬間的に生じる現象であるが、このチャージシェアリングの期間のみ“Ｈ”レベルとされていれば十分である。また上記実施形態では、信号ＣＯＮＮＥＣＴＣは、ノードＣＰ＿ＯＵＴがワード線ＷＬに接続されるのと同時であると説明した。しかし、これは必ずしも厳密に同時である必要は無く、ノードＣＰ＿ＯＵＴがワード線ＷＬに接続されるより速くても良い。換言すれば、本明細書における「同時」は、有る程度の誤差を許容するものである。
【０１２３】
なお、信号ＣＯＮＮＥＣＴＣを“Ｈ”レベルにすると、容量素子７５がリミッタ回路７０の動作に影響する。従って、ノードＣＰ＿ＯＵＴがワード線ＷＬに接続される前に信号ＣＯＮＮＥＣＴＣを“Ｈ”レベルにする場合、そのタイミングは、容量素子７５がリミッタ回路７０の動作に悪影響を及ぼさない範囲に設定することが望ましい。信号ＣＯＮＮＥＣＴＣを“Ｈ”レベルから“Ｌ”レベルにするタイミングも同様である。
【０１２４】
また、第２実施形態で説明した図１３において、トランジスタ７８は容量素子７４とノードＭＯＮとの間に設けても良い。この場合、トランジスタ７８を低耐圧トランジスタとすることが出来る。逆に図１４においてトランジスタ７８−１、７８−２を容量素子７４とノードＣＰ＿ＯＵＴとの間に設けても良い。この場合にはトランジスタ７８−１、７８−２は高耐圧トランジスタとする。
【０１２５】
また、図２に示したメモリセルアレイは、図１８のような構成としても良い。図１８はブロックＢＬＫ０の回路図であり、その他のブロックＢＬＫ１〜ＢＬＫ３も同様の構成を有し得る。図示するように、ワード線ＷＬ０〜ＷＬ３、バックゲート線ＢＧ、偶数番目のセレクトゲート線ＳＧＤ０、ＳＧＤ２、及び奇数番目のセレクトゲート線ＳＧＳ１、ＳＧＳ３は、メモリセルアレイ１０の一端側に引き出される。これに対してワード線ＷＬ４〜ＷＬ７、偶数番目のセレクトゲート線ＳＧＳ０、ＳＧＳ２、及び奇数番目のセレクトゲート線ＳＧＤ１、ＳＧＤ３は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。本構成において、例えばロウデコーダ１１を２つのロウデコーダに分割し、メモリセルアレイ１０を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＳ１、ＳＧＳ３、ワード線ＷＬ０〜ＷＬ３、及びバックゲート線ＢＧを選択し、他方のロウデコーダによりセレクトゲート線ＳＧＳ０、ＳＧＳ２、ＳＧＤ１、ＳＧＤ３、及びワード線ＷＬ４〜ＷＬ７を選択するようにしても良い。本構成によれば、ロウデコーダ１７とメモリセルアレイ１０との間の領域のセレクトゲート線やワード線等の配線の混雑を緩和出来る。
【０１２６】
更に、上記実施形態では半導体記憶装置として、三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明した。しかし、三次元積層型のＮＡＮＤ型フラッシュメモリとしは、図３乃至図５の構成に限られるものでは無い。例えば、半導体層２６はＵ字型の形状ではなく、１本の柱状であっても良い。この場合トランジスタＢＴは不要である。また実施形態は、三次元積層型に限られず、半導体基板の平面内にメモリセルが二次元的に配列された従来型のＮＡＮＤ型フラッシュメモリ等にも適用出来る。しかしながら、三次元積層型のＮＡＮＤ型フラッシュメモリのメモリセルアレイは、従来型に比べて容量が非常に大きい。従って、上記実施形態は三次元積層型に適用することで、その効果は顕著となる。特に、高密度実装される構成では、基準電圧Ｖrefはより一層低くされる傾向にあり、Ｖmonは負の値になり易く、このような構成にも上記実施形態を適用することが望ましい。
【０１２７】
もちろん上記実施形態は、ＮＡＮＤ型フラッシュメモリに限らず、昇圧回路を備えたメモリ装置全般に適用出来る。更に、メモリ装置に限らず、電圧レギュレータ一般に適用出来る。
【０１２８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１２９】
１…半導体記憶装置、１０…メモリセルアレイ、１１…デコード部、１２…センスアンプ、１３…電圧発生部、１４…制御回路、１５…クロック生成器、１６…ＮＡＮＤストリング、１７−０〜１７−３…ロウデコーダ、５０…電圧発生回路、６０…チャージポンプ回路、７０…リミッタ回路、７１…比較器、７２、７３…抵抗素子、７４、７５…容量素子、７６〜７８…ＭＯＳトランジスタ、８０…リミッタ制御部、８１…制御部、８２…ＸＯＲゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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