(57)【特許請求の範囲】
【請求項１】
互いに並列に接続され、電子走行層、電子供給層、ゲート電極、ソース電極及びドレイン電極を備えた複数の縦型トランジスタと、
前記縦型トランジスタが位置する部分に前記電子走行層まで達する凹部が形成された化合物半導体層を有し、前記複数の縦型トランジスタを個別に取り囲むダイオードと、
を有し、
前記ドレイン電極は前記凹部内に形成され、
前記電子走行層は前記ドレイン電極上に位置し、
前記電子供給層は前記電子走行層上に位置し、
前記ゲート電極及び前記ソース電極は前記電子供給層の上方に位置し、
前記ドレイン電極の上面は前記化合物半導体層の上面よりも上方に位置し、
前記ソース電極に前記ダイオードのアノードが接続され、
前記ドレイン電極に前記ダイオードのカソードが接続されていることを特徴とする半導体装置。
【請求項２】
前記ダイオードは、前記ソース電極に接続され前記化合物半導体層にショットキー接続したショットキー電極を有し、
前記ドレイン電極は前記化合物半導体層に接触していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記化合物半導体層と前記電子走行層とを絶縁分離する絶縁膜を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
互いに並列に接続され、ゲート電極、ソース電極及びドレイン電極を備えた複数の縦型トランジスタを形成する工程と、
前記複数の縦型トランジスタを個別に取り囲むダイオードを形成する工程と、
を有し、
前記縦型トランジスタを形成する工程は、
化合物半導体層上方に電子走行層を形成する工程と、
前記電子走行層上に電子供給層を形成する工程と、
前記ゲート電極及び前記ソース電極を前記電子供給層の上方に形成する工程と、
前記化合物半導体層に前記電子走行層まで達する凹部を形成する工程と、
前記凹部内で前記電子走行層下に前記ドレイン電極を形成する工程と、
を有し、
前記ドレイン電極の上面を前記化合物半導体層の上面よりも上方に位置させ、
前記ソース電極に前記ダイオードのアノードを接続し、
前記ドレイン電極に前記ダイオードのカソードを接続することを特徴とする半導体装置の製造方法。
【請求項５】
前記ダイオードを形成する工程は、
前記電子供給層及び前記電子走行層に前記化合物半導体層まで達するダイオード用の凹部を形成する工程と、
前記ダイオード用の凹部内に、前記ソース電極に接続され前記化合物半導体層にショットキー接続するショットキー電極を形成する工程と、
を有し、
前記ドレイン電極を形成する工程において、前記ドレイン電極を前記化合物半導体層にも接触させることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記化合物半導体層と前記電子走行層とを絶縁分離する絶縁膜を形成する工程を有することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電力デバイスの構造には、ソース及びドレインが基板の表面に平行に配置された横型構造と、ソース及びドレインが基板の表面に垂直に配置された縦型構造とがある。縦型構造では、電流の経路が３次元的になるため、１チップ当たりの電流量が横型構造よりも大きい。また、縦型構造では、ソース電極及びドレイン電極が基板の表面及び裏面に形成されているため、これらが基板の表面のみに形成されている横型構造と比較して、ソース電極及びドレイン電極のために必要なチップ面積が小さい。更に、縦型構造では、１チップ当たりの電極の割合が横型構造よりも大きいため、放熱性が高い。
【０００３】
縦型構造の電力デバイスとしては、Ｓｉ系縦型トランジスタ及びＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が知られている。図１は、Ｓｉ系縦型トランジスタ及びＧａＮ系ＨＥＭＴの構成を示す図である。図１（ａ）に示すように、Ｓｉ系縦型トランジスタ１０１には、ダイオード１０２及びキャパシタ１０３が寄生している。ダイオード１０２は、ソース−ドレイン間に逆方向に電圧がかかったときに電流経路として機能する。また、ダイオード１０２は、ソース−ドレイン間に過電圧が印加された場合に、降伏電流を流してトランジスタの破壊を防ぐ保護ダイオードとしても機能する。一方、ＧａＮ系ＨＥＭＴ１１１には、図１（ｂ）に示すように、キャパシタ１１３が寄生しているものの、ダイオードは寄生していない。そこで、ＧａＮ系ＨＥＭＴ及びダイオードの集積化が試みられている。
【０００４】
しかしながら、従来の技術では、ダイオードと集積化されたＧａＮ系ＨＥＭＴにおいてもＳｉ系縦型トランジスタにおいても、過電圧の印加に伴う破壊、特にボンディングされたワイヤを介して流入してくるサージに伴う破壊を十分に保護することができない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−５９８８２号公報
【特許文献２】特開２０００−４０８１８号公報
【特許文献３】国際公開第２００５／０９６３６５号
【特許文献４】特開２０００−２９４７７８号公報
【特許文献５】特開２００７−３５７３６号公報
【非特許文献】
【０００６】
【非特許文献１】Proceedings of the 19th International Symposium on Power Semiconductor Devices & ICs, p.117-120
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、過電圧に伴う破壊を抑制することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
半導体装置の一態様には、互いに並列に接続され、電子走行層、電子供給層、ゲート電極、ソース電極及びドレイン電極を備えた複数の縦型トランジスタと、前記縦型トランジスタが位置する部分に凹部が形成された化合物半導体層を有し、前記複数の縦型トランジスタを個別に取り囲むダイオードと、が設けられている。前記ドレイン電極は前記凹部内に形成され、前記電子走行層は前記ドレイン電極上に位置し、前記電子供給層は前記電子走行層上に位置し、前記ゲート電極及び前記ソース電極は前記電子供給層の上方に位置し、前記ドレイン電極の上面は前記化合物半導体層の上面よりも上方に位置する。前記ソース電極に前記ダイオードのアノードが接続され、前記ドレイン電極に前記ダイオードのカソードが接続されている。
【発明の効果】
【０００９】
上記の半導体装置等によれば、適切なダイオードが設けられているため、過電圧が印加された場合でも、縦型トランジスタの破壊を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】Ｓｉ系縦型トランジスタ及びＧａＮ系ＨＥＭＴの構成を示す図である。
【図２】第１の実施形態に係る半導体装置の構造を示す平面図である。
【図３】第１の実施形態に係る半導体装置の構造を示す断面図である。
【図４】第１の実施形態に係る半導体装置の実装状態を示す図である。
【図５Ａ】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５Ｂ】図５Ａに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５Ｃ】図５Ｂに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５Ｄ】図５Ｃに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】ＨＶＰＥ装置及びＭＯＣＶＤ装置の構成を示す図である。
【図７】第２の実施形態に係る半導体装置の構造を示す断面図である。
【図８】第３の実施形態に係る半導体装置の構造を示す断面図である。
【図９】実験における試料を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
【００１２】
（第１の実施形態）
先ず、第１の実施形態に係る半導体装置について説明する。図２は、第１の実施形態に係る半導体装置の構造を示す平面図であり、図３は、第１の実施形態に係る半導体装置の構造を示す断面図である。
【００１３】
図２及び図３に示すように、第１の実施形態では、複数のＧａＮ系ＨＥＭＴ３２が互いに並列に接続されている。つまり、各ＧａＮ系ＨＥＭＴ３２のゲート電極１０がゲート配線２３を介してゲートパッド２１に共通接続され、ソース電極９がソース配線１３に共通接続され、ドレイン電極１５がすべてのＧａＮ系ＨＥＭＴ３２により共有されている。各ＧａＮ系ＨＥＭＴ３２では、基板１の表面側にゲート電極１０及びソース電極９が位置し、裏面側にドレイン電極１５が位置している。ソース電極９は、平面視でゲート電極１０を取り囲むようにして形成されている。ゲートパッド２１とソース配線１３との間に絶縁膜２２が形成され、絶縁膜２２によりゲートパッド２１及びソース配線１３が互いから絶縁分離されている。
【００１４】
また、平面視でＧａＮ系ＨＥＭＴ３２を取り囲むダイオード３１が形成されている。ダイオード３１は格子状に形成されており、ダイオード３１が構成する格子の内側にＧａＮ系ＨＥＭＴ３２が位置している。
【００１５】
ここで、ＧａＮ系ＨＥＭＴ３２及びダイオード３１の断面構造について詳細に説明する。図３に示すように、基板１上に絶縁層２、電子走行層３及び電子供給層４が形成されている。基板１は、例えばガリウムナイトライド（ＧａＮ）等の化合物半導体の単結晶基板である。絶縁層２は、例えばアルミニウムナイトライド（ＡｌＮ）膜であり、その厚さは０．０１μｍ〜１０μｍ程度である。電子走行層３は、例えばＳｉが１×１０17ｃｍ-3〜１×１０20ｃｍ-3程度ドーピングされたガリウムナイトライド層であり、その厚さは０．０５μｍ〜５μｍ程度である。電子供給層４は、例えばＳｉが１×１０17ｃｍ-3〜１×１０19ｃｍ-3程度ドーピングされたＡｌＧａＮ層であり、その厚さは１ｎｍ〜２０ｎｍ程度である。電子供給層４のバンドギャップが広いため、電子走行層３の電子供給層４との界面近傍に深いポテンシャルウェルが形成され、ここに２次元電子ガス２ＤＥＧが生じる。
【００１６】
電子供給層４及び電子走行層３に、ゲート用の凹部５が形成されている。凹部５の側面及び底面並びに電子走行層３の上面上にゲート絶縁膜７が形成され、ゲート絶縁膜７上にゲート電極１０が形成されている。また、平面視でゲート電極１０及びゲート絶縁膜７を取り囲むようにして電子走行層３上にソース電極９が形成されている。
【００１７】
更に、基板１及び絶縁層２を貫通し、電子走行層３の途中まで達する凹部１４が形成されている。凹部１４は、凹部５の直下に凹部５よりも広く形成されている。そして、凹部５の側面及び底面並びに基板１の裏面上にドレイン電極１５が形成されている。このようにして、個々のＧａＮ系ＨＥＭＴ３２が構成されている。
【００１８】
更に、電子供給層４、電子走行層３及び絶縁層２を貫通し、基板１の途中まで達するダイオード用の凹部６が形成されている。凹部６は、平面視で各ＧａＮ系ＨＥＭＴ３２を取り囲むように形成されている。そして、基板１にショットキー接触するショットキー電極１１が凹部６の底部に形成されている。ショットキー電極１１としては、例えばＮｉ膜とその上に形成されたＡｕ膜との積層体が用いられる。このようにして、ショットキー型のダイオード３１が構成されている。このダイオード３１では、ショットキー電極１１がアノードとして機能し、化合物半導体を含む基板１がカソードとして機能する。
【００１９】
更に、ゲート電極１０を覆う絶縁膜１２、各ゲート電極１０をゲートパッド２１に共通接続するゲート配線２３、各ソース電極９を共通接続するソース配線１３、及びゲート配線２３を覆いながらソース配線１３からゲートパッド２１を絶縁分離する絶縁膜２２が形成されている。ソース配線１３には、各ショットキー電極１１も接続されている。
【００２０】
第１の実施形態に係る半導体装置は、例えば、図４に示すように、実装基板２８に実装される。そして、実装基板２８に設けられたゲート端子Ｇとゲートパッド２１とがゲート用ワイヤ２６により接続され、ソース端子Ｓとソース配線１３とがソース用ワイヤ２７により接続され、ドレイン端子Ｄにドレイン電極１５が接続される。このような構成では、ソース端子Ｓ及びソース用ワイヤ２７を介してサージがソース配線１３に流入してくることがある。この場合、第１の実施形態では、各ＧａＮ系ＨＥＭＴ３２の周囲に、ソース配線１３に接続されたショットキー型のダイオード３１が位置しているため、サージはＧａＮ系ＨＥＭＴ３２を流れずにダイオード３１を流れる。このため、ＧａＮ系ＨＥＭＴ３２の破壊を十分に抑制することができる。なお、例えすべてのＧａＮ系ＨＥＭＴ３２を取り囲むように周囲に保護ダイオードが存在していたとしても、各ＧａＮ系ＨＥＭＴ３２を個別に取り囲むダイオード３１が存在しない場合には、保護ダイオードにサージに伴う大電流が流れる前に、ソース用ワイヤ２７近傍のＧａＮ系ＨＥＭＴ３２に大電流が流れてしまう。このため、ＧａＮ系ＨＥＭＴ３２の保護は十分とはいえない。
【００２１】
次に、第１の実施形態に係る半導体装置を製造する方法について説明する。図５Ａ乃至図５Ｄは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００２２】
先ず、図５Ａ（ａ）に示すように、基板１上に、ハロゲン化気相エピタキシ（ＨＶＰＥ：halide vapor phase epitaxy）法により絶縁層２を形成する。絶縁層２としては、例えばＡｌＮ膜を形成する。
【００２３】
ここで、ＨＶＰＥ装置について説明する。図６（ａ）は、ＨＶＰＥ装置の構成を示す図である。石英製反応管１３０の周囲に誘導加熱用の高周波コイル１３１が巻回され、その内部に基板１２０を載置するためのカーボンサセプタ１３２が配置されている。反応管１３０の上流端（図６（ａ）中の左側の端部）に、２本のガス導入管１３４及び１３５が接続され、反応管１３０の下流端（図６（ａ）中の右側の端部）には１本のガス排出管１３６が接続されている。反応管１３０内のサセプタ１３２よりも上流側にボート１３８が配置され、その内部に成長すべき化合物のＩＩＩ族元素のソース１３９が収容される。ソース１３９は、例えばＡｌＮ膜を結晶成長させる場合はＡｌである。ガス導入管１３４からＮソースガスとしてアンモニア（ＮＨ3）ガスが導入され、ガス導入管１３５から塩化水素（ＨＣｌ）ガスが導入される。ＨＣｌガスはボート１３８中のＩＩＩ族ソース１３９と反応し、ＩＩＩ族元素塩化物（ＡｌＣｌ等）をソースガスとして生成する。ソースガス（ＡｌＣｌガス等）及びＮＨ3ガスは基板１２０上に運ばれ、基板１２０の表面で反応してＡｌＮ膜等を成長させる。余剰のガスはガス排出管１３６から除害塔へ排出される。なお、ＧａＮ層を結晶成長させる場合のソース１３９はＧａであり、ＩＩＩ族元素塩化物のソースガスはＧａＣｌとなる。
【００２４】
絶縁層２としてＡｌＮ膜を形成する場合の条件は、例えば、以下のように設定する。
圧力：常圧、
ＨＣｌガスの流量：１００ｃｃｍ（１００ｃｍ3／ｍｉｎ）、
ＮＨ3ガスの流量：１０ｌｍ（１０リットル／ｍｉｎ）、
温度：１１００℃。
【００２５】
絶縁層２を形成した後には、絶縁層２上に、有機化学気相堆積（ＭＯＣＶＤ：metal organic chemical vapor deposition）法により電子走行層３を形成する。電子走行層３としては、例えばｎ型のＧａＮ層を形成する。
【００２６】
ここで、ＭＯＣＶＤ装置について説明する。図６（ｂ）は、ＭＯＣＶＤ装置の構成を示す図である。石英製反応管１４０の周囲に高周波コイル１４１が配置され、反応管１４０の内側に基板１２０を載置するためのカーボンサセプタ１４２が配置されている。反応管１４０の上流端（図６（ｂ）中の左側の端部）に、２本のガス導入管１４４及び１４５が接続され、化合物のソースガスが供給される。例えば、ガス導入管１４４からＮソースガスとしてＮＨ3ガスが導入され、ガス導入管１４５からＩＩＩ族元素のソースガスとしてトリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＡ）、トリメチルインジウム（ＴＭＩ）等の有機ＩＩＩ族化合物原料が導入される。基板１２０上で結晶成長が行われ、余剰のガスはガス排出管１４６から除害塔へ排出される。なお、ＭＯＣＶＤ法による結晶成長を減圧雰囲気で行う場合は、ガス排出管１４６は真空ポンプへ接続され、真空ポンプの排出口が除害塔に接続される。ＭＯＣＶＤ装置は、ｎ型のＧａＮ層だけでなく、後述の電子供給層４としてのｎ型のＡｌＧａＮ層等の形成にも使用される。
【００２７】
電子走行層３としてｎ型のＧａＮ層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム（ＴＭＧ）の流量：０〜５０ｓｃｃｍ、
トリメチルアルミニウム（ＴＭＡ）の流量：０〜５０ｓｃｃｍ、
トリメチルインジウム（ＴＭＩ）の流量：０〜５０ｓｃｃｍ、
アンモニア（ＮＨ3）の流量：２０ｓｌｍ、
ｎ型不純物：シラン（ＳｉＨ4）、
圧力：１００Ｔｏｒｒ、
温度：１１００℃。
【００２８】
なお、基板１としてシリコン基板を用いる場合、絶縁層２としてＡｌＮ膜が形成されていても、その上にＧａＮ層は成長しにくい。このため、電子走行層３としてのｎ型のＧａＮ層の形成の初期段階において、Ａｌを１０原子％（ａｔ％）含むＡｌＧａＮ層（図示せず）を形成することが好ましい。
【００２９】
電子走行層３を形成した後には、電子走行層３上に、ＭＯＣＶＤ法により電子供給層４を形成する。電子供給層４としては、例えばｎ型のＡｌＧａＮ層を形成する。
【００３０】
次いで、図５Ａ（ｂ）に示すように、ゲート用の凹部５及びダイオード用の凹部６を形成する。凹部５及び６は、例えば互いに個別に形成することが好ましい。深さが異なるからである。そして、凹部５の形成に際しては、例えば凹部５を形成する予定の領域を露出するレジストパターンを形成し、このレジストパターンをマスクとして電子供給層４及び電子走行層３をエッチングすればよい。その後、レジストパターンは除去する。凹部６の形成に際しては、例えば凹部６を形成する予定の領域を露出するレジストパターンを形成し、このレジストパターンをマスクとして電子供給層４、電子走行層３、絶縁層２、及び基板１をエッチングすればよい。その後、レジストパターンは除去する。
【００３１】
その後、図５Ａ（ｃ）に示すように、絶縁膜７ａを表面の全体にプラズマＣＶＤ法により形成する。
【００３２】
続いて、絶縁膜７ａ上に、ゲート絶縁膜７を形成する予定の領域を覆うレジストパターンを形成し、このレジストパターンをマスクとして絶縁膜７ａの選択エッチングを行うことにより、図５Ｂ（ｄ）に示すように、ゲート絶縁膜７を形成する。絶縁膜７ａの選択エッチング時には、例えばＳＦ6ガスをエッチングガスとして用いる。
【００３３】
次いで、図５Ｂ（ｅ）に示すように、各ゲート絶縁膜７の周囲にソース電極９を、例えばリフトオフ法により形成する。ソース電極９の形成の際には、例えば、Ｔａ膜を形成し、その上にＡｌ膜を形成する。
【００３４】
その後、図５Ｂ（ｆ）に示すように、例えばリフトオフ法により、ゲート絶縁膜７上にゲート電極１０を形成すると共に、凹部６の底部にショットキー電極１１を形成する。ゲート電極１０及びショットキー電極１１の形成の際には、例えば、Ｎｉ膜を形成し、その上にＡｕ膜を形成する。
【００３５】
続いて、図５Ｃ（ｇ）に示すように、絶縁膜１２を表面の全体にプラズマＣＶＤ法により形成する。
【００３６】
次いで、図５Ｃ（ｈ）に示すように、ソース電極９の少なくとも一部を露出する開口部、及びショットキー電極１１の少なくとも一部を露出する開口部を絶縁膜１２に形成する。また、ゲート電極１０の少なくとも一部を露出する開口部も絶縁膜１２に形成する。これらの開口部の形成の際には、レジストパターンをマスクとして、ＳＦ6ガスを用いた選択エッチングを行う。
【００３７】
その後、絶縁膜１２に形成された開口部を介して各ゲート電極１０に接するゲート配線２３及びゲートパッド２１を、例えばリフトオフ用により形成する（図２参照）。続いて、ゲート配線２３を覆い、ソース電極９及びゲートパッド２１を露出する絶縁膜２２を形成する。このとき、絶縁膜２２にはゲートパッド２１を取り囲む部分も設ける（図２参照）。
【００３８】
次いで、図５Ｃ（ｉ）に示すように、絶縁膜２２によりゲートパッド２１から絶縁分離され、各ソース電極９及び各ショットキー電極１１に接するソース配線１３を絶縁膜１２等の上に形成する。つまり、ソース配線１３を基板１の表面側のほぼ全面に形成する。ソース配線１３の形成の際には、例えばＡｕ膜をめっき法で形成する。
【００３９】
その後、図５Ｄ（ｊ）に示すように、基板１を所定の厚さまで薄化する。この際には、例えば、基板１の表面側に表面保護膜１６を形成した上で、裏面の研磨を行う。続いて、ＧａＮ系ＨＥＭＴ３２毎に電子走行層３の途中まで達する凹部１４を基板１の裏面から形成する。凹部１４の形成に際しては、例えば凹部１４を形成する予定の領域を露出するレジストパターンを形成し、このレジストパターンをマスクとして基板１、絶縁層２及び電子走行層３をエッチングすればよい。その後、レジストパターンは除去する。
【００４０】
次いで、図５Ｄ（ｋ）に示すように、基板１の裏面の全体にドレイン電極１５を形成する。その後、表面保護膜１６を除去する。
【００４１】
このようにして半導体装置を完成させることができる。
【００４２】
（第２の実施形態）
次に、第２の実施形態について説明する。第１の実施形態では、ダイオード３１としてショットキー型のダイオードが設けられているが、第２の実施形態では、ダイオード３１としてｐｎ接合型のダイオードが設けられている。図７は、第２の実施形態に係る半導体装置の構造を示す断面図である。
【００４３】
第２の実施形態では、基板１としてｎ型の基板が用いられている。また、基板１の凹部６の周囲にｐウェル１７が形成されている。つまり、ｎ型の基板１とｐウェル１７との間にｐｎ接合が存在する。また、本実施形態では、ショットキー電極１１に代えて、ｐウェル１７とオーミック接触するオーミック電極１８が形成されている。そして、ｐウェル１７がアノードとして機能し、基板１がカソードとして機能する。他の構造は第１の実施形態と同様である。
【００４４】
このように構成された第２の実施形態でも、サージがソース配線１３に流入してくると、サージはＧａＮ系ＨＥＭＴ３２を流れずにダイオード３１を流れる。このため、ＧａＮ系ＨＥＭＴ３２の破壊を十分に抑制することができる。
【００４５】
なお、第１及び第２の実施形態における基板１及び各層の材料、厚さ及び不純物濃度等は特に限定されない。例えば、基板１としては、導電性のシリコン基板、導電性サファイア基板、導電性ＳｉＣ基板、導電性ＧａＮ基板等を用いてもよい。また、電子走行層３及び電子供給層４としては、３族窒化物を含有するものを用いることができる。
【００４６】
ダイオード３１の動作速度を比較すると、ショットキー型のものの方がｐｎ接合型のものよりも高速に動作することができる。
【００４７】
（第３の実施形態）
次に、第３の実施形態について説明する。第１及び第２の実施形態にはＧａＮ系ＨＥＭＴが設けられているが、第３の実施形態では、Ｓｉ系縦型トランジスタが設けられている。図８は、第３の実施形態に係る半導体装置の構造を示す断面図である。
【００４８】
第３の実施形態では、複数のＳｉ系縦型トランジスタ８２が互いに並列に接続されている。つまり、各Ｓｉ系縦型トランジスタ８２のゲート電極６０がゲート配線を介してゲートパッドに共通接続され、ソース電極５９がソース配線６３に共通接続され、ドレイン電極６５がすべてのＳｉ系縦型トランジスタ８２により共有されている。ゲート電極６０、ソース電極５９及びドレイン電極６５の平面的な配置は、第１の実施形態のゲート電極１０、ソース電極９及びドレイン電極１５の平面的な配置と同様である。
【００４９】
また、平面視でＳｉ系縦型トランジスタ８２を取り囲むダイオード８１が形成されている。ダイオード８１は格子状に形成されており、ダイオード８１が構成する格子の内側にＳｉ系縦型トランジスタ８２が位置している。
【００５０】
ここで、Ｓｉ系縦型トランジスタ８２及びダイオード８１の断面構造について詳細に説明する。図８に示すように、ｎ型の基板１の表面にｎウェル５２が形成されている。基板１の不純物濃度はｎウェル５２の不純物濃度よりも高い。ｎウェル５２上にゲート絶縁膜５７が形成され、ゲート絶縁膜５７上にゲート電極６０が形成されている。また、平面視でゲート電極６０及びゲート絶縁膜５７を取り囲むようにしてｎウェル５２上にソース電極５９が形成されている。
【００５１】
ｎウェル５２のソース電極５９直下の領域にはｎ型不純物拡散層５４が形成されており、ｎ型不純物拡散層５４の周囲及び直下の領域にはｐ型不純物拡散層５３が形成されている。ｐ型不純物拡散層５３はゲート電極６０の下方まで広がっており、ｐ型不純物拡散層５３の電位はゲート電極６０により制御される。一方、ｎ型不純物拡散層５４の電位はソース電極５９により制御される。
【００５２】
更に、基板１の裏面上にドレイン電極６５が形成されている。ｎ型の基板５１及びｎウェル５２の電位はドレイン電極６５により制御される。このようにして、個々のＳｉ系縦型トランジスタ８２が構成されている。
【００５３】
更に、ｎウェル５２を貫通し、基板５１の途中まで達するダイオード用の凹部５６が形成されている。凹部５６は、平面視で各Ｓｉ系縦型トランジスタ８２を取り囲むように形成されている。そして、基板５１にショットキー接触するショットキー電極６１が凹部５６の底部に形成されている。ショットキー電極６１としては、例えばＮｉ膜とその上に形成されたＡｕ膜との積層体が用いられる。このようにして、ショットキー型のダイオード８１が構成されている。このダイオード８１では、ショットキー電極６１から基板５１に向けて順方向電流が流れる。
【００５４】
更に、ゲート電極６０を覆う絶縁膜６２、各ゲート電極６０をゲートパッドに共通接続するゲート配線、各ソース電極５９を共通接続するソース配線６３、及びゲート配線を覆いながらソース配線６３からゲートパッドを絶縁分離する絶縁膜が形成されている。ソース配線６３には、各ショットキー電極６１も接続されている。
【００５５】
第３の実施形態に係る半導体装置も、例えば、第１の実施形態と同様に、図４に示すように、実装基板２８に実装される。従って、サージがソース配線６３に流入してくることがある。この場合、サージはＳｉ系縦型トランジスタ８２を流れずにダイオード８１を流れる。このため、Ｓｉ系縦型トランジスタ８２の破壊を十分に抑制することができる。
【００５６】
次に、本願発明者が行った実験について説明する。この実験では、図９（ａ）に示すように、第１の実施形態に倣った半導体装置（実施例）を作製した。つまり、格子状のダイオード９２、ダイオード９２が形成する格子内に位置するＧａＮ系のＨＥＭＴ９１、ＨＥＭＴ９１のゲート電極が共通接続されたゲートパッド９３、ＨＥＭＴ９１のソース電極が共通接続されたソース配線９５、及びゲートパッド９３とソース配線９５とを絶縁分離する絶縁膜９４が設けられた半導体装置を作製した。ドレイン電極は各ＨＥＭＴ９１間で共有させた。また、比較のために、図９（ｂ）に示すように、実施例からダイオード９２のうち、ＨＥＭＴ９１間に位置する部分を除いた半導体装置（比較例）も作製した。次いで、これらの半導体装置を図４に示すようなワイヤボンディングによって実装基板に実装し、試料とした。なお、各試料はノーマリーオン動作した。
【００５７】
その後、各試料について、ドレイン及びソース間の電圧Ｖｄｓを０Ｖ、ゲート及びソース間の電圧Ｖｇｓを−５Ｖとした状態で、ソース及びドレイン間に１μｓのパルスを印加した。このとき、パルスの大きさは、１Ａ、３Ａ、１０Ａ、３０Ａ、１００Ａとし、ドレインからソースに電流が流れる方向に印加した。そして、破壊が生じた試料の数を数えた。この結果を表１に示す。なお、パルスの大きさ毎に、実施例及び比較例の試料を２５個ずつ作製した。
【００５８】
【表１】
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【００５９】
表１に示すように、実施例では、比較例と比較して破壊が生じた試料の数が極めて少なかった。
【００６０】
なお、いずれの実施形態においても、ゲート電極がソース電極に完全に囲まれている必要はない。また、ＧａＮ系ＨＥＭＴ及びＳｉ系縦型トランジスタ等の縦型トランジスタの全体が平面視でダイオードに完全に囲まれている必要もない。但し、保護の確実性の観点から、縦型トランジスタの周囲の８割以上が囲まれていることが望ましい。
【００６１】
また、これらの半導体装置の用途は特に限定されず、サーバ及びパーソナルコンピュータの電源、並びに自動車等の部品として用いることができる。
【００６２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６３】
（付記１）
互いに並列に接続され、ゲート電極、ソース電極及びドレイン電極を備えた複数の縦型トランジスタと、
前記複数の縦型トランジスタを個別に取り囲むダイオードと、
を有し、
前記ソース電極に前記ダイオードのアノードが接続され、
前記ドレイン電極に前記ダイオードのカソードが接続されていることを特徴とする半導体装置。
【００６４】
（付記２）
前記縦型トランジスタは、
前記ドレイン電極上に形成された電子走行層と、
前記電子走行層上に形成された電子供給層と、
を有し、
前記ゲート電極及び前記ソース電極は、前記電子供給層の上方に位置していることを特徴とする付記１に記載の半導体装置。
【００６５】
（付記３）
前記電子走行層及び前記電子供給層に凹部が形成されており、
前記凹部の内側に前記ゲート電極がゲート絶縁膜を介して形成されていることを特徴とする付記２に記載の半導体装置。
【００６６】
（付記４）
前記電子走行層及び前記電子供給層は、３族窒化物を含有することを特徴とする付記２又は３に記載の半導体装置。
【００６７】
（付記５）
前記ダイオードは、
前記ソース電極に接続されたショットキー電極と、
前記ショットキー電極がショットキー接続し、前記ドレイン電極に接続された化合物半導体層と、
を有することを特徴とする付記２乃至４のいずれか１項に記載の半導体装置。
【００６８】
（付記６）
前記化合物半導体層と前記電子走行層との間に形成された絶縁層を有することを特徴とする付記５に記載の半導体装置。
【００６９】
（付記７）
互いに並列に接続され、ゲート電極、ソース電極及びドレイン電極を備えた複数の縦型トランジスタを形成する工程と、
前記複数の縦型トランジスタを個別に取り囲むダイオードを形成する工程と、
を有し、
前記ソース電極に前記ダイオードのアノードを接続し、
前記ドレイン電極に前記ダイオードのカソードを接続することを特徴とする半導体装置の製造方法。
【００７０】
（付記８）
前記縦型トランジスタを形成する工程は、
化合物半導体層上方に電子走行層を形成する工程と、
前記電子走行層上に電子供給層を形成する工程と、
前記ゲート電極及び前記ソース電極を前記電子供給層の上方に形成する工程と、
前記化合物半導体層に前記電子走行層まで達する凹部を形成する工程と、
前記凹部を介して前記電子走行層下に前記ドレイン電極を形成する工程と、
を有することを特徴とする付記７に記載の半導体装置の製造方法。
【００７１】
（付記９）
前記ゲート電極を形成する工程の前に、前記電子走行層及び前記電子供給層にゲート用の凹部を形成する工程を有し、
前記ゲート用の凹部の内側にゲート絶縁膜を介して前記ゲート電極を形成することを特徴とする付記８に記載の半導体装置の製造方法。
【００７２】
（付記１０）
前記ダイオードを形成する工程は、
前記電子供給層及び前記電子走行層に前記化合物半導体層まで達するダイオード用の凹部を形成する工程と、
前記ダイオード用の凹部内に前記化合物半導体層にショットキー接続するショットキー電極を形成する工程と、
を有し、
前記ドレイン電極を形成する工程において、前記ドレイン電極を前記化合物半導体層にも接触させることを特徴とする付記８又は９に記載の半導体装置の製造方法。
【符号の説明】
【００７３】
１：基板
２：絶縁層
３：電子走行層
４：電子供給層
９：ソース電極
１０：ゲート電極
１１：ショットキー電極
１３：ソース配線
１５：ドレイン電極
１７：ｐウェル
１８：オーミック電極
２１：ゲートパッド
２２：絶縁膜
２３：ゲート配線
３１：ダイオード
３２：ＨＥＭＴ
５９：ソース電極
６０：ゲート電極
６１：ショットキー電極
６３：ソース配線
６５：ドレイン電極
８１：ダイオード
８２：Ｓｉ系縦型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
0005577638.tif 000010
【図６】
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【図７】
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【図８】
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【図９】
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