(57)【特許請求の範囲】
【請求項１】
複数のメモリデバイスを備えるマルチチップパッケージであって、
各メモリデバイスが、内部電源電圧端子に接続された内部電源電圧発生器を備え、各メモリデバイスの前記内部電源電圧端子が、当該マルチチップパッケージ内で一緒に接続され、
前記内部電源電圧発生器が、レギュレータ出力端子、レギュレータ入力端子、およびレギュレータイネーブル端子に接続されたレギュレータと、前記レギュレータ入力端子および前記レギュレータに接続されたポンプ回路とを備え、
第1のメモリデバイスの前記レギュレータイネーブル端子が、当該マルチチップパッケージ内で前記第1のメモリデバイス内の前記レギュレータをイネーブルするために第1の電圧に接続され、
第2のメモリデバイスの前記レギュレータイネーブル端子が、当該マルチチップパッケージ内で前記第2のメモリデバイス内の前記レギュレータをディスエーブルするために第2の電圧に接続され、
前記第1のメモリデバイスの前記レギュレータ出力端子が、第2のメモリデバイスの前記レギュレータ入力端子に接続され、
前記第2のメモリデバイス内の前記レギュレータがディスエーブルされる時、前記第2のメモリデバイス内のポンプ回路が前記第1のメモリデバイス内の前記レギュレータによってエネーブルされ、制御される、マルチチップパッケージ。
【請求項２】
マルチチップパッケージを構成する方法であって、内部電源電圧端子に接続された内部電源電圧発生器を各メモリダイが有する、複数のメモリダイを設けるステップと、前記マルチチップパッケージ内で各メモリダイの前記内部電源電圧端子を一緒に接続するステップとを含み、
前記内部電源電圧発生器が、レギュレータ出力端子、レギュレータ入力端子、およびレギュレータイネーブル端子に接続されたレギュレータと、前記レギュレータ入力端子および前記レギュレータに接続されたポンプ回路とをさらに含み、
当該方法が、
第1のメモリダイの前記レギュレータイネーブル端子を前記マルチチップパッケージ内で前記第1のメモリダイ内の前記レギュレータをイネーブルするために第1の電圧に接続するステップと、
第2のメモリダイの前記レギュレータイネーブル端子を前記マルチチップパッケージ内で前記第2のメモリダイ内の前記レギュレータをディスエーブルするために第2の電圧に接続するステップと、
前記第1のメモリダイの前記レギュレータ出力端子を前記第2のメモリダイの前記レギュレータ入力端子に接続するステップと、
前記第2のメモリダイ内の前記レギュレータがディスエーブルされる時、前記第2のメモリダイ内のポンプ回路が、前記第1のメモリダイ内の前記レギュレータによって、エネーブルされ、制御されるステップをさらに含む方法。
【請求項３】
前記メモリダイがDRAMダイである、請求項2に記載のマルチチップパッケージを構成する方法。
【請求項４】
前記内部電源電圧発生器がワード線電源電圧発生器である、請求項3に記載のマルチチップパッケージを構成する方法。
【請求項５】
前記内部電源電圧発生器が基板バイアス電源電圧発生器である、請求項3に記載のマルチチップパッケージを構成する方法。
【請求項６】
前記メモリダイがフラッシュメモリダイである、請求項2に記載のマルチチップパッケージを構成する方法。
【請求項７】
前記フラッシュメモリダイがNANDフラッシュダイである、請求項6に記載のマルチチップパッケージを構成する方法。
【請求項８】
前記内部電源電圧発生器がページプログラム電源電圧発生器である、請求項7に記載のマルチチップパッケージを構成する方法。
【請求項９】
前記内部電源電圧発生器がブロック消去電源電圧発生器である、請求項7に記載のマルチチップパッケージを構成する方法。
【請求項１０】
マルチチップパッケージを構成する方法であって、
内部電源電圧端子に接続された内部電源電圧発生器を各メモリデバイスが有する、複数のメモリデバイスを設けるステップと、
前記マルチチップパッケージ内で各メモリデバイスの前記内部電源電圧端子を一緒に接続するステップとを含む方法であって、
前記内部電源電圧発生器が、レギュレータ出力端子、レギュレータ入力端子、およびレギュレータイネーブル端子に接続されたレギュレータと、前記レギュレータ入力端子および前記レギュレータに接続されたポンプ回路とを含み、
当該方法が、
第1のメモリデバイスの前記レギュレータイネーブル端子を前記マルチチップパッケージ内で前記第1のメモリデバイス内の前記レギュレータをイネーブルするために第1の電圧に接続するステップと、
第2のメモリデバイスの前記レギュレータイネーブル端子を前記マルチチップパッケージ内で前記第2のメモリデバイス内の前記レギュレータをディスエーブルするために第2の電圧に接続するステップと、
前記第1のメモリデバイスの前記レギュレータ出力端子を前記第2のメモリデバイスの前記レギュレータ入力端子に接続するステップと、
前記第2のメモリデバイス内の前記レギュレータがディスエーブルされる時、前記第2のメモリデバイス内のポンプ回路が、前記第1のメモリデバイス内の前記レギュレータによって、エネーブルされ、制御されるステップをさらに含む方法。
【請求項１１】
共通パッケージ内の少なくとも1つの他の同様の集積回路デバイスと内部電源を共有するように適合された、前記内部電源を有する集積回路デバイスであって、
内部電源電圧端子に接続された内部電源電圧発生器をさらに備え、
前記内部電源電圧端子が、前記少なくとも1つの他の同様の集積デバイスの内部電源電圧端子と接続され、
前記内部電源電圧発生器が、レギュレータ出力端子、レギュレータ入力端子、およびレギュレータイネーブル端子に接続されたレギュレータと、前記レギュレータ入力端子および前記レギュレータに接続されたポンプ回路とを備え、
前記レギュレータイネーブル端子が、前記レギュレータをイネーブルするために第1の電圧に接続され、
前記レギュレータ出力端子が、前記少なくとも1つの他の同様の集積回路デバイスのレギュレータ入力端子に接続され、
前記レギュレータがディスエーブルされる時、前記ポンプ回路が、前記少なくとも1つの他の集積回路デバイスのレギュレータによって、エネーブルされ、制御される、集積回路デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路デバイスに関し、詳細には、内部電源を有する集積回路デバイスに関する。
【背景技術】
【０００２】
DRAM(ダイナミックランダムアクセスメモリ)、およびフラッシュ(電気的消去可能/プログラム可能不揮発性メモリ)などの集積回路デバイスは通常は動作のために、データの記憶、読出し、および消去を含む別々の動作のためのいくつかの電圧を必要とする。これらの電圧は、Vddと呼ばれることが多い外部的に供給される電圧源を用いて内部的に発生される。
【０００３】
従来型のDRAMデバイスは、メモリセルに記憶されたVddレベルより高くワード線を駆動するための高い電圧を供給するためのVpp電源と、セルプレートをレール中間電位に駆動するためのVdd/2電源と、メモリセル基板に負のバックバイアス電位を供給するためのVbb電源とを有し得る。
【０００４】
従来型のNANDフラッシュデバイスは、ページ読出し動作時に選択されたブロック内の非選択のワード線に印加するためのVpass、ページプログラム動作において選択されたワード線に印加するためのVpgm、およびブロック消去動作時に選択されたブロック内のワード線に印加するためのVersを発生するためのポンプ回路を有し得る。
【０００５】
これらの内部電圧源回路は、かなりのチップ面積を占有し、ダイサイズおよびコストを増大させ、これは大きなポンプおよび蓄積コンデンサを必要とする容量性ポンプ回路が用いられる場合に特に当てはまる。電圧源回路はまた、性能を制限する場合がある。たとえばNANDフラッシュデバイスでは、Vpgm電圧はパルス化されて、ベリファイ読出し動作と交互にワード線に繰り返し印加されなければならない。ワード線を充電するために時間がかかることにより、各プログラム/ベリファイ読出しサイクルにオーバヘッドが追加され、NANDフラッシュ性能において決定的に重要な要因であるプログラム時間パラメータtPR0Gが増加し得る。
【０００６】
一部の集積回路デバイス、たとえばJEDEC(米国電子工業会)仕様JESD209-2Bに記載されているLPDDR2(低電力ダブルデータレート2(Low-Power Double Data Rate 2))DRAMでは、所与の時間ウィンドウ内で活動化状態にすることができるバンクの数はtFAW(4バンク活動化ウィンドウ(Four bank Activate Window))に依存し、これは高速グレードに対しては50nsと規定されている。この期間内でデバイスに8バンクすべてを活動化状態にするコマンドを発行することはできるが、周期的なtFAWウィンドウ内で最大で4つのバンクを活動化状態にすることをユーザに強制することによって、tFAWの制約は内部Vpp発生器、および恐らく他の内部電圧発生器に対しても電流駆動要件を制限する。この制約によりVpp発生器のサイズを、制約のないバンク活動化の場合に必要なものより縮小することが可能になり、それによってダイ面積およびコストが節約される。
【０００７】
いくつかのメモリデバイスが組み合わされてより大きなメモリサブシステムを形成するときは、それらはしばしば共通の共有バスに接続される。この場合、すべてのデバイスをそれらの最大能力まで働かせるのに十分なコマンド帯域幅がない場合がある。たとえば、400MHzで動作する共有コマンドバスに接続された8個のLPDDR2 DRAMデバイスの場合は、50nsのtFAWウィンドウ内で各デバイスに4バンク活動化コマンドを発行することは不可能である。1つのコマンドは、クロックの2つのエッジすなわち2.5nsを必要とする。したがってデバイスの少なくともいくつかは、それらの内部Vpp発生器の能力を十分に利用しないことになる。DRAM製造業者が、ある範囲の内部電圧発生器駆動能力および最適化したダイサイズを有するメモリ製品の異なる変形品を提供することは実際的ではない。メモリ製造業者はコストを下げるために、大量の標準化された製品に依存している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許出願第12/757,540号
【発明の概要】
【課題を解決するための手段】
【０００９】
本発明は、複数の集積回路の内部電圧を一緒に接続するための方法および装置を提供する。これにより、そうでなければアイドル状態にあるリソースの共有化された使用が可能になり、結果として、より大きな容量および縮小されたサイズが得られる。本発明は、単一または複数の電圧の共有に適合することができる。装置は、外部環境からの内部電源への接続を有する集積回路を含む。他の実施形態は、いくつかの内部電源へのアクセスをもたらす。方法はアクセスを利用可能にし、複数の集積回路内部電圧を接続するプロセスおよび制御を含む。
【００１０】
他の実施形態は、1つの集積回路が別の同様な集積回路の内部電源を制御することを可能にする。これは、制御される集積回路の電源のレギュレータをディスエーブルする能力によって示され、結果として電力消費が低減され、リソースのより効率的な割当てをもたらす。
【００１１】
システムは、一緒に接続されて電源を共有する複数の集積回路を含む。
【００１２】
本発明の他の特徴および利点は、添付の図面と共に以下の詳細な説明を読むことにより明らかになるであろう。
【図面の簡単な説明】
【００１３】
【図１】従来型のMCP(マルチチップパッケージ(Multi-Chip Package))エンクロージャのブロック図である。
【図２】本発明の実施形態を含んだMCPエンクロージャのブロック図である。
【図３】従来型の電源のブロック図である。
【図４】本発明の第3の実施形態に適した切替え可能な電源のブロック図である。
【図５】本発明の第3の実施形態を組み込んだMCPエンクロージャの別のブロック図である。
【図６】本発明の方法のフローチャートである。
【発明を実施するための形態】
【００１４】
添付の図面全体を通して同様な特徴は同様な参照番号によって識別されることに留意されたい。
【００１５】
メモリダイは、より高い体積効率を得るために単一の基板上に積層し、一緒にパッケージすることができる。パッケージ内のメモリデバイスと、パッケージ上の端子との間の相互接続は、ワイヤボンドまたはTSV(シリコン貫通ビア(Through Silicon Via))によって達成することができる。2010年4月9日に出願された米国特許出願第12/757,540号は、積層型メモリデバイスのためのチップ選択およびバス構成について述べている。個別にパッケージされたメモリデバイスと同様に、MCP(マルチチップパッケージ)エンクロージャ内の複数のダイは、しばしば同じバスに接続される。
【００１６】
図1を参照すると従来型の構成において、上述のtFAW仕様を有する4つのLPDDR DRAMダイが、単一のMCP100内に一緒にパッケージされると仮定する。
【００１７】
4つすべてのダイ上のアドレスおよびコマンド入力は一緒に結線されて、MCPアドレス/コマンド端子に接続される。同様に双方向データバス端子(DQ)は、各ダイに共通に接続される。別々のチップイネーブルピン(CE1…CE4)は、コマンドがMCP内の個々のLPDDR2ダイに向かって導かれることを可能にする。クロックは特に示されていないが、アドレス/コマンドおよびデータバスの一部として含まれる。電源(Vdd、Vss、Vddq、およびVssq)も4つすべてのダイに共通に供給される。この構成は、個別の個々にパッケージされたメモリデバイスを備えるボードレベルメモリサブシステムと同じ弱点を共有する。各ダイでのバンク活動化はtFAW仕様によって制限され、ダイが一定の数を超えると各ダイをtFAW限界まで働かせるためにはコマンド帯域幅が不十分となる。
【００１８】
図2を参照すると本発明の実施形態200では、すべてが従来型のMCP100と同じtFAW仕様をもつLPDDR2機能を有する4つのダイ202、203、204、および205が、単一のMCP201内に一緒にパッケージされると仮定する。これらのダイは、それぞれ共通のバス207を通じた内部Vpp電圧源へのワイヤボンドパッドまたはTSVバンプ接続212、213、214、および215を追加することによって変更されている。第2の実施形態は、同様なやり方でVbbまたはVdd/2などの他の内部電圧源への接続をもたらす。結果としてダイ202、203、204、および205すべての電源が並列のときに、回路構成要素のサイズを縮小することができる。
【００１９】
MCPエンクロージャまたは封入体内では、ダイ202、203、204、および205のそれぞれのための内部Vpp電源ノード212、213、214、および215は、バス207に一緒に結線される。ダイ202、203、204、および205のそれぞれが50nsのtFAWウィンドウ内で4つのバンクを活動化状態にするのに十分なVpp電流を供給する能力があると仮定すると、4つのダイの間での16個のバンクの配分に関わらず、4つのダイの積層体200はtFAWウィンドウ内での16個のバンクの活動化をサポートすることができる。これは結果として、内部電源をより大きくするための追加のダイ面積の代償なしに、性能の著しい向上をもたらすことができる。
【００２０】
図3は、従来型のVppポンプ回路300のブロック図である。容量性ポンプ回路は、Vdd電源から電流を引き出し、レベルをVddより高い電位まで昇圧する。簡単な形の回路によりVddの倍に近いVppレベルを得ることができる。当技術分野では、2×Vddより高い電圧レベルを得るためのより複雑な回路が知られている。Vbbポンプ(図示せず)も同様な構造を有する。
【００２１】
発振器302は、容量性ポンプ304を制御するためのクロック信号を発生する。各クロックサイクルごとに、ある量の電荷が出力に供給されてVppレベルを増加させる。電荷を保持しかつ、各クロックサイクルごとに電荷を放出することによって引き起こされる電圧ステップを減衰するために、しばしば蓄積コンデンサが出力に接続され、このようなコンデンサはかなり大きくなる場合があり、集積回路チップ上の相当な空間を占有し得る。レギュレータ306はVppのレベルを検出して、Vppが所望のレベルに達した時点を判定する。これが生じたときは、レギュレータ306の出力はローになって発振器302およびポンプ304をディスエーブルする。Vpp電源は、EN入力信号を用いてイネーブルまたはディスエーブルすることができる。メモリ内のデータを維持する必要がないディープパワーダウンモードでは、EN入力信号をローにすることによってレギュレータ306を直接ディスエーブルし、ANDゲート308を用いて発振器302およびポンプ304をターンオフすることができる。動作時はVppレベルが所望のレベルより低いときは、3つのブロック302、304、および306すべてが電力を消費する。Vppが所望のレベルに達したときはレギュレータ306のみが電力を消費する。ディープパワーダウンモードでは電力を節約するために、レギュレータ306はEN入力信号によって完全にターンオフされる。
【００２２】
第3の実施形態ではダイの1つだけの中のレギュレータがイネーブルされ、残りのレギュレータはディスエーブルされる。これは自己リフレッシュデータ保持モードにおいて電力を大幅に低減し、これは携帯電話などのハンドヘルド携帯装置において特に重要である。
【００２３】
図4は、本発明の第3の実施形態に適した切替え可能な電源400のブロック図である。Vpp電源400は、レギュレータ306をイネーブルするための追加の入力ENR 407を有する。ENR 407がハイレベル(1)にある場合は、回路は図3のVpp電源と全く同様に機能する。この実施形態ではレギュレータ306は、ENR入力407上のローレベル信号(0)によってディスエーブルすることができる。入力ENR 407はANDゲート402の1つの入力に接続され、その結果ENR上に信号(0)があるときはレギュレータ306をディスエーブルする。さらに外部的に供給されるレギュレータ入力RIN 406がマルチプレクサ404を通じて接続されて発振器302およびポンプ304を制御する。Vpp電源400はまた、ROUT端子408上に局部的なレギュレータ出力を生じる。
【００２４】
図4の電源を組み込んだ、本発明の第3の実施形態の図5を参照する。図1のようにダイ501、502、503、および504のそれぞれのための内部Vpp電源ノード212、213、214、および215は、MCP500内のバス207に一緒に結線される。しかしこの実施形態ではLPDDR2ダイ#1 501は、論理ハイ(1)511、すなわちENR入力512に印加されたVddレベルの結果としてイネーブルされたレギュレータを有し、LPDDR2ダイ#2 502、#3 503、および#4 504はそれぞれライン521、531、および541上の論理ロー(0)、すなわち対応するENR入力522、523、および524に印加されたVssレベルの結果としてディスエーブルされたレギュレータを有する。ダイ#1上のレギュレータ出力ROUT513は、それぞれダイ#2 502、#3 503、および#4 504上のレギュレータ入力523、533、および543RINに接続される。結果としてMCP500内で1つのレギュレータ(LPDDR2ダイ#1 501上のもの)だけがイネーブルされ、電力消費が低減される。前と同様に、短い期間内に複数のバンクが活動化状態にされたときなど、Vppに対する電流駆動要件を満たすために必要なときは、ダイ501、502、503、および504上のすべてのVppポンプを活動化状態にすることができる。この技法はまた、Vbb基板バイアス電源などのMCP DRAM内の他の電源にも適用することができる。これはまた、VprogまたはVersチャージポンプなどのMCP構成でのNANDフラッシュデバイス上の内部電源にも適用することができる。
【００２５】
Vppなどのポンプ式電源は、問題なく一緒に連結することができる。各デバイスがそれ自体のレギュレータをイネーブルされた場合は、デバイス間のばらつきにより、各レギュレータはわずかに異なる電圧でポンプをディスエーブルする場合がある。基本的に最も高い閾値を有するレギュレータが、組み合わされたシステムの全体のVppレベルを決定することになる。通常はVpp電源内のレギュレータは、電圧を正確に閾値ポイントに確立するように過剰な電荷を引き出すことはないので、レギュレータ閾値レベルにばらつきがあることによって電力が浪費されることはない。
【００２６】
図6は本発明の方法のフローチャートである。上述のように第1のステップは、個々のメモリデバイス上に内部電源に接続された端子を設けることである。従来技術のデバイスではこれらの接続は、他の構成要素にアクセスすることができない。上述のようにこの方法は、DRAM、NANDフラッシュおよびNORフラッシュを含むフラッシュメモリ、PCRAM(相変化ランダムアクセスメモリ)、および内部電源を含む任意のメモリ素子などの多様なデバイスで正しく機能する。
【００２７】
次のステップは、デバイスの端子を一緒に接続してデバイスが電源を共有できるようにすることである。図1に示されるような最も簡単な実施形態では終了する。同じプロセスは続けて、Vbb基板バイアス電源などのMCP DRAM内の電源など、メモリデバイスの内部の他の電圧を接続することができる。これはまたVprogまたはVersチャージポンプなどのMCP構成でのNANDフラッシュデバイス上の内部電源にも適用することができる。
【００２８】
内部レギュレータをそれらの内部電源内に有するデバイスでは、このプロセスが続けられる。このような場合はデバイスには、レギュレータ入力および/またはレギュレータ出力接続部が設けられる。第1のデバイスのレギュレータ出力接続部は、少なくとも1つ、およびしばしばいくつかのデバイスのレギュレータ入力に接続される。これは上述のように、第1のデバイスが他のデバイスのレギュレータをスイッチオンおよびオフして電力を節約し熱の蓄積を低減することを可能にする。
【００２９】
諸図はVpp電源の共有のみを示すが、性能を改善し、電力消費を低減し、各個々のダイ内のダイ面積を最適化するように、内部電源の任意の組合せ、または内部電源のすべてをMCPエンクロージャ内で共有することができる。これらの技法は、DRAM、NANDフラッシュおよびNORフラッシュを含むフラッシュメモリ、ならびにPCRAM(相変化ランダムアクセスメモリ)および他の新たなメモリ技術などの他の形のメモリに適用することができる。
【符号の説明】
【００３０】
200  ダイ積層体、複数デバイス集積回路
201  MCP、エンクロージャ
202  ダイ
203  ダイ
204  ダイ
205  ダイ
207  バス
208  内部電源への接続部
212  内部Vpp電源ノード
213  内部Vpp電源ノード
214  内部Vpp電源ノード
215  内部Vpp電源ノード
302  発振器
304  容量性ポンプ、ポンプ
306  レギュレータ
308  ANDゲート
400  Vpp電源
402  ANDゲート
404  マルチプレクサ
406  入力RIN
407  入力ENR
408  ROUT端子
500  MCP
501  ダイ
502  ダイ
503  ダイ
504  ダイ
511  論理ハイ(1)
512  ENR入力
513  出力ROUT
521  ライン
522  ENR入力
523  ENR入力
523  RIN入力
524  ENR入力
531  ライン
533  RIN入力
541  ライン
543  RIN入力
【図１】
0005623653.tif 000002
【図２】
0005623653.tif 000003
【図３】
0005623653.tif 000004
【図４】
0005623653.tif 000005
【図５】
0005623653.tif 000006
【図６】
0005623653.tif 000007