(57)【特許請求の範囲】
【請求項１】
複数の銅配線層と複数の絶縁層が交互に積層された半導体装置であって、
所定の領域を占有して形成される配線を含み、当該配線は、
前記所定の領域内の第１の銅配線層に、所定の間隔を空けて並列に隣接して敷設され、第１の方向に延伸する短冊状の複数の銅配線を含む第１配線群と、
前記所定の領域内の前記第１の銅配線層と隣接する第２の銅配線層に、所定の間隔を空けて並列に隣接して敷設され、前記第１の方向と垂直な第２の方向に延伸する短冊状の複数の銅配線を含む第２配線群と、
を備え、
前記第１配線群が占める領域と、前記第２配線群が占める領域と、前記所定の領域とが、少なくとも部分的にオーバーラップしており、
前記所定の領域内の前記第１配線群と前記所定の領域内の第２配線群をすべて等電位となるように電気的に接続することにより、前記配線が形成されることを特徴とする半導体装置。
【請求項２】
前記第１配線群と前記第２配線群に含まれる銅配線同士がオーバーラップする箇所に設けられ、前記第１配線群と前記第２配線群とを電気的に接続する第１ビアホール群をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の銅配線層と隣接する第３の銅配線層に、所定の間隔を空けて並列に敷設され、前記第１の方向に延伸する短冊状の複数の銅配線を含む第３配線群と、
前記第２配線群と前記第３配線群のオーバーラップする箇所に設けられ、前記第２配線群と前記第３配線群とを電気的に接続する第２ビアホール群と、
をさらに備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１配線群に含まれる複数の銅配線それぞれと、前記第３配線群に含まれる複数の銅配線それぞれは、オーバーラップすることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２ビアホール群に含まれる各ビアホールは、前記第１ビアホール群に含まれる各ビアホールと、中心が一致してオーバーラップするように配置されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第３の銅配線層と隣接する第４の銅配線層に、所定の間隔を空けて並列に敷設され、前記第２の方向に延伸する短冊状の複数の銅配線を含む第４配線群と、
前記第３配線群と前記第４配線群のオーバーラップする箇所に設けられ、前記第３配線群と前記第４配線群とを電気的に接続する第３ビアホール群と、
をさらに備えることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記第２配線群に含まれる複数の銅配線それぞれと、前記第４配線群に含まれる複数の銅配線それぞれは、オーバーラップすることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第３ビアホール群に含まれる各ビアホールは、前記第２ビアホール群に含まれる各ビアホールと、中心が一致してオーバーラップするように配置されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１の銅配線層の隣接する上層に設けられたアルミ配線層に敷設され、前記所定の領域と略同一の領域を占めるアルミ配線と、
前記アルミ配線と前記第１配線群を接続するビアホール群と、
をさらに備えることを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に配線材料として銅を用いた半導体装置に関する。
【背景技術】
【０００２】
微細化が進んだ近年の半導体プロセスでは、銅配線が利用されている。銅配線は、それ自身をレジストによってマスキングしてエッチングすることが困難であるため、以下のようにして形成される。すなわち、絶縁層に溝（開口）を形成し、スパッタ法やＣＶＤ法を用いて基板全面に銅の配線膜を形成する。続いて配線膜の表面を配線膜の上面まで研磨する。その結果、溝に埋め込まれた銅配線が形成される。
【０００３】
このような銅配線プロセスでは、広面積を研磨する際に、研磨レートの位置ばらつきに起因して、銅配線の厚みが不均一となるディッシングと呼ばれる現象が問題となる。ディッシング（dishing）を防止するために、配線幅の上限がプロセスルールによって規定されている。
【０００４】
【特許文献１】特開平１１−１５０１１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体回路では、電源ラインや接地ラインを回路の複数箇所に分配するために、ワイヤボンディング用のパッド（ボンディングパッド）付近にある程度広い領域を有する配線（本明細書において分離配線という）が設けられる。あるいは、大振幅のアナログあるいはデジタル信号が伝搬する線路（本明細書において、パワーラインという）にもある程度の線幅が必要とされる。こうした分離配線やパワーラインは低インピーダンスであることが要求されるところ、ディッシングによって配線形状に制約が生ずるため、インピーダンスを低下させることが困難であるという問題がある。
【０００６】
本発明は係る課題に鑑みてなされたものであり、その目的は、銅配線プロセスを用いた半導体装置における低インピーダンス配線の実現にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、複数の銅配線層と複数の絶縁層が交互に積層された半導体装置に関する。この半導体装置は、所定の領域を占有して形成される配線を含む。当該配線は、第１の銅配線層に、所定の間隔を空けて並列に敷設され、第１の方向に延伸する短冊状の複数の銅配線を含む第１配線群と、第１の銅配線層と隣接する第２の銅配線層に、所定の間隔を空けて並列に敷設され、第１の方向と垂直な第２の方向に延伸する短冊状の複数の銅配線を含む第２配線群と、を備える。第１配線群が占める領域と、第２配線群が占める領域と、所定の領域とが、少なくとも部分的にオーバーラップする。第１配線群と第２配線群は、等電位となるように電気的に接続される。
【０００８】
この態様によると、隣接する配線層でメッシュ状（ワッフル状）に配線を敷設し、隣接する配線層を電気的に接続することにより、個々の配線幅をディッシングが発生しない幅に抑えつつ、全体として広面積で低インピーダンスのひとつの配線を実現することができる。
【０００９】
ある態様の半導体装置は、第１配線群と第２配線群に含まれる銅配線同士がオーバーラップする箇所に設けられ、第１配線群と第２配線群とを電気的に接続する第１ビアホール群をさらに備えてもよい。
【００１０】
ある態様の半導体装置は、第２の銅配線層と隣接する第３の銅配線層に、所定の間隔を空けて並列に敷設され、第１の方向に延伸する短冊状の複数の銅配線を含む第３配線群と、第２配線群と第３配線群のオーバーラップする箇所に設けられ、第２配線群と第３配線群とを電気的に接続する第２ビアホール群と、をさらに備えてもよい。
【００１１】
第１配線群に含まれる複数の銅配線それぞれと、第３配線群に含まれる複数の銅配線それぞれは、オーバーラップしてもよい。
【００１２】
第２ビアホール群に含まれる各ビアホールは、第１ビアホール群に含まれる各ビアホールと、中心が一致してオーバーラップするように配置されてもよい。
【００１３】
ある態様の半導体装置は、第３の銅配線層と隣接する第４の銅配線層に、所定の間隔を空けて並列に敷設され、第２の方向に延伸する短冊状の複数の銅配線を含む第４配線群と、第３配線群と、第４配線群のオーバーラップする箇所に設けられ、第３配線群と第４配線群とを電気的に接続する第３ビアホール群と、をさらに備えてもよい。
【００１４】
第２配線群に含まれる複数の銅配線それぞれと、第４配線群に含まれる複数の銅配線それぞれは、オーバーラップしてもよい。
【００１５】
第３ビアホール群に含まれる各ビアホールは、第２ビアホール群に含まれる各ビアホールと、中心が一致してオーバーラップするように配置されてもよい。
【００１６】
第１の銅配線層の隣接する上層に設けられたアルミ配線層に敷設され、所定の領域と略同一の領域を占めるアルミ配線と、アルミ配線と第１配線群を接続するビアホール群と、をさらに備えてもよい。
【００１７】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明によれば、低インピーダンス配線を形成できるとともに、ディッシングによる信頼性の低下を防止できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２０】
図１は、実施の形態に係る半導体装置１００の構成を示す平面図である。半導体装置１００は、複数の銅配線層と複数の絶縁層が交互に積層されて構成されており、図１は最表層面を上から見た図の一部を示している。半導体装置１００は、パッドＰ１〜Ｐ６、配線１０、回路部３０を含む。パッドＰ１〜Ｐ６は、金ワイヤなどをボンディングするために設けられる。回路部３０には、トランジスタや抵抗、キャパシタなどの回路素子が形成され、これらが目的の機能に応じて配線によって結合される。
【００２１】
図１の半導体装置１００において、複数のパッドＰ１〜Ｐ４が同一の電位を形成する。パッドＰ１〜Ｐ４は所定の領域ＲＧＮ０を占有して形成される配線１０を介して互いに電気的に接続される。たとえばパッドＰ１〜Ｐ４は、（１）電源電圧が供給されるパッド、（２）接地電圧が供給されるパッド、（３）大電流が流れるパッド、あるいは（４）大振幅の電圧が印加されるパッドである。パッドＰ５、Ｐ６は、パッドＰ１〜Ｐ４とは無関係に設けられている。
【００２２】
上記（１）、（２）の場合、パッドＰ１〜Ｐ４は入力端子に相当する。パッドＰ１〜Ｐ４に印加された電源電圧（あるいは接地電圧）は、ランドもしくはプレート状の配線（「ランド配線」、「プレート配線」ともいう）１０に供給され、電源電圧（あるいは接地電圧）は配線１０から分岐する通常の配線によって回路部３０内の所望の箇所に分配される。
【００２３】
（３）、（４）としては、オーディオ信号を増幅するパワーアンプの出力段や、大信号用の演算増幅器の出力段、スイッチングトランジスタのパワートランジスタ、モータドライバのプッシュプル形式の出力段が接続されるケースが例示される。この場合の配線１０を、「パワー配線」ともいう。ただし、本発明の用途はこれらに限定されない。
【００２４】
ランド（プレート）配線やパワー配線として機能する配線１０は、低インピーダンスであることが要求され、なるべく大面積で形成することが望まれる。この観点から、ランド配線やパワー配線として機能する配線を低インピーダンス配線１０と称する。
【００２５】
図２（ａ）〜（ｅ）は、低インピーダンス配線１０の構成を示す平面図である。図２（ａ）〜（ｅ）は順に第５、第４、第３、第２、第１配線層を示す。第５配線層Ｌ５は半導体装置１００の最表層に形成される配線層であり、たとえばアルミ配線が形成される。第１配線層Ｌ１〜第４配線層Ｌ４には、銅配線が形成される。
【００２６】
第４配線層Ｌ４は、第１の銅配線層である。図２（ｂ）に示すように、第１の銅配線層（第４配線層Ｌ４）には、所定の間隔ｄ１を空けて並列に敷設された複数の銅配線Ｌｃ１が形成される。複数の銅配線Ｌｃ１は、第１の方向に延伸する短冊形状を有する。複数の銅配線Ｌｃ１は同一形状を有する。複数の銅配線Ｌｃ１を第１配線群という。
【００２７】
第３配線層Ｌ３は、第４配線層Ｌ４と隣接する、すなわち第１の銅配線層と隣接する第２の銅配線層である。図２（ｃ）に示すように、第２の銅配線層（第３配線層Ｌ３）には、所定の間隔ｄ２を空けて並列に敷設された複数の銅配線Ｌｃ２が形成される。複数の銅配線Ｌｃ２は、第１の方向と直交する第２の方向に延伸する短冊形状を有する。複数の銅配線Ｌｃ２は同一形状を有する。複数の銅配線Ｌｃ２を第２配線群という。
【００２８】
第１配線群Ｌｃ１が占める領域ＲＧＮ１と、第２配線群Ｌｃ２が占める領域ＲＧＮ２と、所定の領域ＲＧＮ０とは、少なくとも部分的にオーバーラップする。図１の例では、領域ＲＧＮ０、ＲＧＮ１、ＲＧＮ２は一致する。
【００２９】
第２配線層Ｌ２は、第３配線層Ｌ３と隣接する、すなわち第２の銅配線層と隣接する第３の銅配線層である。図２（ｄ）に示すように、第３の銅配線層（第２配線層Ｌ２）には、所定の間隔ｄ１を空けて並列に敷設された複数の銅配線Ｌｃ３が形成される。複数の銅配線Ｌｃ３は、第１の方向に延伸する短冊形状を有する。複数の銅配線Ｌｃ３は同一形状を有する。複数の銅配線Ｌｃ３を第３配線群という。
【００３０】
第１配線層Ｌ１は、第２配線層Ｌ２と隣接する、すなわち第３の銅配線層と隣接する第４の銅配線層である。図２（ｄ）に示すように、第４の銅配線層（第１配線層Ｌ１）には、所定の間隔ｄ２を空けて並列に敷設された複数の銅配線Ｌｃ４が形成される。複数の銅配線Ｌｃ４は、第２の方向に延伸する短冊形状を有する。複数の銅配線Ｌｃ４は同一形状を有する。複数の銅配線Ｌｃ４を第４配線群という。
【００３１】
第５配線層Ｌ５は、第４配線層Ｌ４と隣接するアルミ配線層である。第５配線層Ｌ５には、図１の所定の領域ＲＧＮ０と略同一の領域を占めるアルミ配線Ｌａが敷設される。アルミ配線Ｌａと第１配線群Ｌｃ１は、複数のビアホールで電気的に接続される。複数のビアホールは、可能な限り多数設けることが望ましい。
【００３２】
図３は、隣接する銅配線層間の接続態様を示す図である。第１配線群Ｌｃ１と第２配線群Ｌｃ２は、少なくとも一つの第１ビアホールＶ１を含む第１ビアホール群を介して電気的に接続される。第１ビアホールＶ１は、第１配線群Ｌｃ１と第２配線群Ｌｃ２がオーバーラップ（交差）する箇所（交点）に設けられる。図３では、ひとつの第１ビアホールＶ１のみが示されているが、第１配線群Ｌｃ１と第２配線群Ｌｃ２の複数の交点に設けられることが望ましい。
【００３３】
第１配線群に含まれる複数の銅配線Ｌｃ１それぞれと、第３配線群に含まれる複数の銅配線Ｌｃ３それぞれは、互いにオーバーラップする。同様に、第２配線群に含まれる複数の銅配線Ｌｃ２それぞれと、第４配線群に含まれる複数の銅配線Ｌｃ４それぞれは、互いにオーバーラップする。
【００３４】
第２配線群Ｌｃ２と第３配線群Ｌｃ３は、少なくとも一つの第２ビアホールＶ２を含む第２ビアホール群を介して電気的に接続される。第２ビアホールＶ２は、第２配線群Ｌｃ２と第３配線群Ｌｃ３がオーバーラップ（交差）する箇所（交点）に設けられる。図３では、ひとつの第２ビアホールＶ２のみが示されているが、第２配線群Ｌｃ２と第３配線群Ｌｃ３の複数の交点に設けられることが望ましい。
【００３５】
第３配線群Ｌｃ３と第４配線群Ｌｃ４は、少なくとも一つの第３ビアホールＶ３を含む第３ビアホール群を介して電気的に接続される。第３ビアホールＶ３は、第３配線群Ｌｃ３と第４配線群Ｌｃ４がオーバーラップ（交差）する箇所（交点）に設けられる。図３では、ひとつの第３ビアホールＶ３のみが示されているが、第３配線群Ｌｃ３と第４配線群Ｌｃ４の複数の交点に設けられることが望ましい。
【００３６】
第２ビアホール群に含まれる各ビアホールは、第１ビアホール群に含まれる各ビアホールと、中心が一致してオーバーラップするように配置される。同様に、第３ビアホール群に含まれる各ビアホールは、第２ビアホール群に含まれる各ビアホールと、中心が一致してオーバーラップするように配置される。つまり、複数の銅配線層の配線は、貫通するように配置されたビアホールで接続される。
【００３７】
上述のように、隣接する配線層に直交するように敷設される配線の全ての交点にビアホールを設けることにより、低インピーダンス配線１０のインピーダンスを、レイアウト的に無理することなく好適に低下させることができる。
【００３８】
図４は、実施の形態に係る低インピーダンス配線１０を構成する配線層群の敷設態様を示す図である。上述のように、第１配線群Ｌｃ１および第３配線群Ｌｃ３はオーバーラップしており、第２配線群Ｌｃ２および第４配線群Ｌｃ４はオーバーラップしている。配線群Ｌｃ１、Ｌｃ３と配線群Ｌｃ２、Ｌｃ４は直交して格子状（ワッフル状）に敷設される。
【００３９】
以上が半導体装置１００の構成である。低インピーダンス配線１０は複数の配線層に敷設された配線群で形成されており、同一の配線層に形成される配線群は、所定の間隔を隔てて敷設されるという特徴を有している。したがって、各配線群の配線幅、配線間隔を適切に選択すれば、ディッシングを抑制することができ、信頼性を向上することができる。
またプロセスルールが許容する限り、配線幅をなるべく太く、配線間隔をなるべく小さくすることにより、配線のインピーダンスを低下させることができる。
【００４０】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００４１】
実施の形態では、第１配線層Ｌ１にアルミ配線を、第２〜第５配線層に銅配線を利用する場合を説明したが、本発明はこれに限定されない。低インピーダンス配線１０は、少なくとも２層の配線層で構成することができる。つまり、図２（ｂ）、（ｃ）に示す第１配線群Ｌｃ１と、第２配線群Ｌｃ２を少なくとも備えればよい。第１配線群Ｌｃ１、第２配線群Ｌｃ２に加えて、配線層を増加させることにより、インピーダンスをより低下することができる。
【００４２】
実施の形態では、第１配線群Ｌｃ１と第３配線群Ｌｃ３それぞれに含まれる各配線が、オーバーラップする場合を説明したが、オーバーラップしないように、配線間隔の１／２だけずらして敷設してもよい。第２配線群Ｌｃ２と第４配線群Ｌｃ４についても同様である。
【００４３】
以上、実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。
【図面の簡単な説明】
【００４４】
【図１】実施の形態に係る半導体装置の構成を示す平面図である。
【図２】図２（ａ）〜（ｅ）は、低インピーダンス配線の構成を示す平面図である。
【図３】隣接する銅配線層間の接続態様を示す図である。
【図４】実施の形態に係る低インピーダンス配線を構成する配線層群の敷設態様を示す図である。
【符号の説明】
【００４５】
１００…半導体装置、１０…低インピーダンス配線。
【図１】
0005389352.tif 000002
【図２】
0005389352.tif 000003
【図３】
0005389352.tif 000004
【図４】
0005389352.tif 000005