(57)【特許請求の範囲】
【請求項１】
第１の方向に直列接続された複数の第１のメモリセルを具備する第１のＮＡＮＤセルユニットを有し、前記第１のメモリセルが、第１の半導体層と、前記第１の半導体層の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第１の浮遊ゲートとを有する第１のメモリセルアレイ層と、
前記第１のメモリセルアレイ層の上に形成された第１の絶縁層と、
前記第１の絶縁層の上に形成され、前記第１の方向に直列接続された複数の第２のメモリセルを具備する第２のＮＡＮＤセルユニットを有し、前記第２のメモリセルが、第２の浮遊ゲートと、前記第２の浮遊ゲートの上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に形成された第２の半導体層とを有する第２のメモリセルアレイ層と、
前記第１の絶縁層を介して上下に位置する前記第１及び第２の浮遊ゲートの前記第１の方向の両側面にゲート間絶縁膜を介して形成され、前記第１の方向と直交する第２の方向に延び、前記第２のメモリセルアレイ層及び前記第１の絶縁層を貫通して前記第１のメモリセルアレイ層にまで延びている制御ゲートと、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１及び第２の浮遊ゲートと前記制御ゲートとは、前記第１の方向に交互に配置されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
複数の前記第１のＮＡＮＤセルユニットが、前記第２の方向に素子分離絶縁層を介して互いに絶縁分離され、
複数の前記第２のＮＡＮＤセルユニットが、前記第２の方向に前記素子分離絶縁層を介して互いに絶縁分離され、
前記第１のＮＡＮＤセルユニットと前記第２のＮＡＮＤセルユニットは、前記第２の方向の位置がずれている
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のＮＡＮＤセルユニットの両端に接続され、前記第１のＮＡＮＤセルユニットをビット線及びソース線にそれぞれ接続するための第１の選択ゲートトランジスタと、
前記第２のＮＡＮＤセルユニットの両端に接続され、前記第２のＮＡＮＤセルユニットを前記ビット線及び前記ソース線にそれぞれ接続するための第２の選択ゲートトランジスタと、を有し、
前記第１及び第２の選択ゲートトランジスタは、前記第１の絶縁層を介して上下に絶縁分離されて形成され、
第２の絶縁層を介して上下に絶縁分離された、前記第２の方向に延びる第１及び第２の選択ゲート線をさらに有する
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記第１の選択ゲート線と前記第１のゲート絶縁膜との間、及び前記第２の選択ゲート線と前記第２のゲート絶縁膜との間にポリシリコンを用いた導電膜を有する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
第１の半導体層の上に第１のゲート絶縁膜及び第１のゲート形成層を順次形成し、
前記第１のゲート形成層、前記第１のゲート絶縁膜及び前記第１の半導体層に第１方向と直交する第２方向に所定の間隔で前記第１方向に延びる第１の溝を形成し、
前記第１の溝に第１の素子分離絶縁層を埋め込むと共に前記第１のゲート形成層及び前記第１の素子分離絶縁層の上に第１の絶縁層を形成し、
前記第１の絶縁層の上に第２のゲート形成層を形成し、
前記第２のゲート形成層、前記第１の絶縁層及び前記第１のゲート形成層に前記第１の方向に所定の間隔で前記第２の方向に延びる第２の溝を形成して前記第１のゲート形成層に第１の浮遊ゲート及び第１の選択ゲートを形成し、
前記第２の溝にゲート間絶縁膜を形成した後、前記第２の溝に制御ゲートを埋め込み、
前記第１の選択ゲートに対応する位置の前記第２のゲート形成層、前記第１の絶縁層及び前記第１のゲート形成層に、前記第１のゲート絶縁膜との間に前記第１のゲート形成層が残るように前記第２の方向に延びる第３の溝を形成し、
前記第３の溝に第１の選択ゲート線、第２の絶縁層及び第２の選択ゲート線を、前記第１の絶縁層と前記第２の絶縁層が前記第１方向に連続するように順次埋め込み、
前記第２のゲート形成層及び前記制御ゲートの上に第２のゲート絶縁膜及び第２の半導体層を形成し、
前記第２の半導体層、前記第２のゲート絶縁膜及び前記第２のゲート形成層に前記第２の方向に所定間隔で前記第１の方向に延びる第４の溝を形成して前記第２のゲート形成層に第２の浮遊ゲート及び第２の選択ゲートを形成し、
前記第４の溝に第２の素子分離絶縁層を埋め込む
ことを特徴とする不揮発性半導体装置の製造方法。
【請求項７】
第１の半導体層の上に第１のゲート絶縁膜及び第１のゲート形成層を順次形成し、
前記第１のゲート形成層、前記第１のゲート絶縁膜及び前記第１の半導体層に第１方向と直交する第２方向に所定の間隔で前記第１方向に延びる第１の溝を形成し、
前記第１の溝に第１の素子分離絶縁層を埋め込むと共に前記第１のゲート形成層及び前記第１の素子分離絶縁層の上に第１の絶縁層を形成し、
第１及び第２の選択ゲートに対応する位置の前記第１の絶縁層及び前記第１のゲート形成層に、前記第１のゲート絶縁膜との間に前記第１のゲート形成層が残るように前記第２の方向に延びる第２の溝を形成し、
前記第２の溝に第１の選択ゲート線及び第２の絶縁層を順次埋め込み、
前記第１及び第２の絶縁層の上に第２のゲート形成層を形成し、
第１及び第２の選択ゲートに対応する位置の前記第２のゲート形成層に、前記第１の選択ゲート線との間に前記第２の絶縁層が残るように前記第２の方向に延びる第３の溝を形成し、
前記第３の溝に第２の選択ゲート線を埋め込み、
前記第２のゲート形成層及び前記第２の選択ゲート線の上に第３のゲート形成層を形成し、
前記第３のゲート形成層、前記第２のゲート形成層、前記第１の絶縁層及び前記第１のゲート形成層に前記第１の方向に所定の間隔で前記第２の方向に延びる第４の溝を形成して前記第１のゲート形成層に第１の浮遊ゲート及び前記第１の選択ゲートを形成し、
前記第４の溝にゲート間絶縁膜を形成した後、前記第４の溝に制御ゲートを埋め込み、
前記第３のゲート形成層及び前記制御ゲートの上に第２のゲート絶縁膜及び第２の半導体層を形成し、
前記第２の半導体層、前記第２のゲート絶縁膜、前記第３のゲート形成層及び前記第２のゲート形成層に前記第２の方向に所定間隔で前記第１の方向に延びる第５の溝を形成して前記第２及び第３のゲート形成層に第２の浮遊ゲート及び第２の選択ゲートを形成し、
前記第５の溝に第２の素子分離絶縁層を埋め込む
ことを特徴とする不揮発性半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書記載の技術は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。従来のＮＡＮＤ型フラッシュメモリのメモリトランジスタは絶縁膜を介して電荷蓄積層（浮遊ゲート）と制御ゲートが積層されたスタックゲート構造をしている。複数個のメモリトランジスタを、隣接するもの同士でソース若しくはドレインを共有するような形で列方向に直列接続させ、その両端に選択ゲートトランジスタを配置して、ＮＡＮＤセルユニットが構成される。ＮＡＮＤセルユニットの一端はビット線に接続され、他端はソース線に接続される。ＮＡＮＤセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。また、行方向に並ぶＮＡＮＤセルユニットをＮＡＮＤセルブロックと呼ぶ。同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリトランジスタの制御ゲートは、ワード線を形成する。ＮＡＮＤセルユニット内にＮ個のメモリトランジスタが直列接続されている場合、1つのＮＡＮＤセルブロック内に含まれるワード線はＮ本となる。
【０００３】
このようなＮＡＮＤ型フラッシュメモリにおいては、微細化に伴うゲート長縮小と隣接トランジスタ間隔が狭まることで、以下に述べる種々の問題が生じている。例えば、（ａ）近接ゲート間などの寄生容量の増大、ショートチャネル効果（ＳＣＥ）などに起因した制御ゲートの電界によるドレイン電流制御性の低下、（ｂ）隣接ゲート間干渉効果の増大、（ｃ）隣接電極間リークの増大、（ｄ）ゲート電極の高アスペクト化に起因したゲート加工時のパターンヨレ・倒壊、（ｅ）電荷蓄積層に蓄積できる電子数（ビット当たりの電子数）の大幅減少に起因したデータリテンション特性の劣化、などの課題である。このため従来のＮＡＮＤ型フラッシュメモリでは、メモリセルの書込み／消去ウィンドウが大幅に低下し、微細化の物理限界に到達しつつある。  
【０００４】
今後の高集積化の方法の一手法としては、メモリセルトランジスタを立体的に何層も積んでいく「３次元積層型」のメモリが主流となると考えられる。具体的には、窒化膜トラップ型（ＳＯＮＯＳ、ＭＯＮＯＳ）セルを積層する構造が論文等で多く提案されているが、窒化膜トラップ型セル構造は、加工（積層化）が容易であるというメリットがあるものの、窒化膜に電子をトラップさせる特性上、消去特性とデータリテンション特性が浮遊ゲート型セルに比べて悪い事が大きな課題である。  
【０００５】
一方、従来の様な浮遊ゲート電極に電荷を蓄積する浮遊ゲート型メモリセル構造は、制御ゲート電極とＩＰＤ膜（インターポリ絶縁膜またはゲート間絶縁膜）を浮遊ゲート電極の上面だけでなく側面にも沿って這わせる事で制御ゲート電極の駆動力（カップリング比）を確保するＥＢ（エッチバック）構造を有するため、加工難易度が高く、積層化が難しい。また、メモリセルの書込み／消去ウィンドウを広げるために、カップリング比をより高く設定する場合には、一つの方法として浮遊ゲート電極を厚くする必要があるが、このＥＢ構造では、浮遊ゲート電極の上にＩＰＤ膜と制御ゲート電極とをスタックした構造であるため、結果的にワードライン自身が高くなり、高アスペクト化するため、上記課題（ｄ）が顕在化し、カップリング比の向上も容易ではない。
【０００６】
そこで、このような加工難易度を極端に上げることなくカップリング比を確保するセル構造の一つとしてスタックゲート構造でなく、ワードライン方向に対して浮遊ゲート間にゲート間絶縁膜を介した制御ゲート電極を埋め込んで書き込み対象のセルの電位を両脇の制御ゲート電極で持ち上げることによりカップリング比を確保するという構造がすでに提案されている
しかし、これらのメモリセルにおいて、単純な積層化は工程数の単純増加となるため、コスト増に見合うセル容量の増大を確保して、ビットコストを低減することが難しい。単純な積層化では、ビットコストシュリンク率＝１／積層段数で段数の割り算でしか効かず、積層数を増やした場合のシュリンク率が小さく、ビットコストが高くなりやすい。このため、積層化によるシュリンクを目指すセル構造においては、工程数およびコストを低く抑える事が実用上の課題である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２６６１４３号公報
【特許文献２】特開２００４−３１９９４８号公報
【特許文献３】特開２００５−１００５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、低いビットコストで積層化可能な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
実施形態に係る不揮発性半導体記憶装置は、第１のメモリセルアレイ層と、この第１のメモリセルアレイ層の上に形成された第１の絶縁層と、この第１絶縁層の上に形成された第２のメモリセルアレイ層とを有する。第１のメモリセルアレイ層は、第１の方向に直列接続された複数の第１のメモリセルを具備する第１のＮＡＮＤセルユニットを有する。第１のメモリセルは、第１の半導体層と、この第１の半導体層の上に形成された第１のゲート絶縁膜と、この第１のゲート絶縁膜の上に形成された第１の浮遊ゲートとを有する。第２のメモリセルアレイ層は、第１の方向に直列接続された複数の第２のメモリセルを具備する第２のＮＡＮＤセルユニットを有する。第２のメモリセルは、第２の浮遊ゲートと、この第２の浮遊ゲートの上に形成された第２のゲート絶縁膜と、この第２のゲート絶縁膜の上に形成された第２の半導体層とを有する。第１絶縁層を介して上下に位置する第１及び第２の浮遊ゲートの第１の方向の両側面にゲート間絶縁膜を介して制御ゲートが形成されている。制御ゲートは第１の方向と直交する第２の方向に延びている。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ構造を示す斜視図である。
【図２】同メモリセルアレイの構造を示すＧＣ方向の断面図である。
【図３】図２のＡ−Ａ′，Ｂ−Ｂ′及びＣ−Ｃ′の切断断面図である。
【図４】同メモリセルアレイの等価回路図である。
【図５】同メモリセルアレイの製造工程を示す断面図である。
【図６】同メモリセルアレイの製造工程を示す断面図である。
【図７】同メモリセルアレイの製造工程を示す断面図である。
【図８】同メモリセルアレイの製造工程を示す断面図である。
【図９】同メモリセルアレイの製造工程を示す断面図である。
【図１０】同メモリセルアレイの製造工程を示す断面図である。
【図１１】同メモリセルアレイの製造工程を示す断面図である。
【図１２】同メモリセルアレイの製造工程を示す断面図である。
【図１３】同メモリセルアレイの製造工程を示す断面図である。
【図１４】同メモリセルアレイの製造工程を示す断面図である。
【図１５】同メモリセルアレイの製造工程を示す断面図である。
【図１６】同メモリセルアレイの製造工程を示す断面図である。
【図１７】同メモリセルアレイの製造工程を示す断面図である。
【図１８】同メモリセルアレイの製造工程を示す断面図である。
【図１９】同メモリセルアレイの製造工程を示す断面図である。
【図２０】同メモリセルアレイの製造工程を示す断面図である。
【図２１】第２の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ構造を示す斜視図である。
【図２２】同メモリセルアレイの構造を示すＧＣ方向の断面図である。
【図２３】図２のＡ−Ａ′，Ｂ−Ｂ′及びＣ−Ｃ′の切断断面図である。
【図２４】同メモリセルアレイの製造工程を示す断面図である。
【図２５】同メモリセルアレイの製造工程を示す断面図である。
【図２６】同メモリセルアレイの製造工程を示す断面図である。
【図２７】同メモリセルアレイの製造工程を示す断面図である。
【図２８】同メモリセルアレイの製造工程を示す断面図である。
【図２９】同メモリセルアレイの製造工程を示す断面図である。
【図３０】同メモリセルアレイの製造工程を示す断面図である。
【図３１】同メモリセルアレイの製造工程を示す断面図である。
【図３２】同メモリセルアレイの製造工程を示す断面図である。
【図３３】同メモリセルアレイの製造工程を示す断面図である。
【図３４】同メモリセルアレイの製造工程を示す断面図である。
【図３５】同メモリセルアレイの製造工程を示す断面図である。
【図３６】同メモリセルアレイの製造工程を示す断面図である。
【図３７】同メモリセルアレイの製造工程を示す断面図である。
【図３８】同メモリセルアレイの製造工程を示す断面図である。
【図３９】同メモリセルアレイの製造工程を示す断面図である。
【図４０】同メモリセルアレイの製造工程を示す断面図である。
【図４１】同メモリセルアレイの製造工程を示す断面図である。
【図４２】第３の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ構造を示す斜視図である。
【図４３】比較例のＮＡＮＤ型フラッシュメモリのメモリセルアレイの構造を示す図である。
【図４４】比較例のＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図である。
【発明を実施するための形態】
【００１１】
以下、添付の図面を参照して実施の形態について説明する。
【００１２】
［第１の実施形態］
［基本となるメモリセルアレイ構造］
まず、第１の実施形態の説明に先立ち、本実施形態に係る不揮発性半導体記憶装置の基本となるＮＡＮＤ型フラッシュメモリのメモリセル構造について説明する。
【００１３】
本実施形態では、浮遊ゲートと制御ゲートのカップリングを確保するセル構造の一つとしてスタックゲート構造でなく、浮遊ゲートの両側面に制御ゲートを埋め込んで、浮遊ゲートとその両側の制御ゲートとをカップリングさせるゲート構造を有する。
【００１４】
図４３は、この構造を採用した比較例のＮＡＮＤ型フラッシュメモリのメモリセルアレイ１ の構造を示す図、図４４は同メモリセルアレイ１の回路図である。
【００１５】
メモリセルアレイ５０は、電気的書き換え可能なＭ個の不揮発性メモリセルＭＣ０−ＭＣＭ−１が直列接続されたＮＡＮＤストリングと、このＮＡＮＤストリングの両端に接続される選択ゲートトランジスタＳ１，Ｓ２を備えるＮＡＮＤセルユニットＮＵが複数配列されている。ＮＡＮＤセルユニットＮＵの一端（選択ゲートトランジスタＳ１側）はビット線ＢＬに、他端（選択ゲートトランジスタＳ２側）は共通ソース線ＣＥＬＳＲＣに接続される。選択ゲートトランジスタＳ１、Ｓ２のゲート電極は選択ゲート線ＳＧＤ、ＳＧＳに接続される。また、メモリセルＭＣ０〜ＭＣＭ−１の両側に配置された制御ゲート電極はそれぞれワード線ＷＬ０〜ＷＬＭに接続されている。ビット線ＢＬは、センスアンプ回路６０に接続され、ワード線ＷＬ０〜ＷＬＭ及び選択ゲート線ＳＧＤ、ＳＧＳは、ロウデコーダ回路７０に接続されている。
【００１６】
基板に形成されたｐ型ウェル５１にはメモリセルＭＣを構成するＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層５２が形成されている。またウェル５１の上にはトンネル絶縁膜として機能するゲート絶縁膜５３を介して浮遊ゲート（ＦＧ）５４が形成され、この浮遊ゲート５４の両側面にはゲート間絶縁膜（ＩＰＤ）５５を介して制御ゲート（ＣＧ）５６が形成されている。制御ゲート５６は、ワード線ＷＬを構成する。また、選択ゲートトランジスタＳ１、Ｓ２は、ウェル５１の上にゲート絶縁膜５３を介して選択ゲート５７を有している。選択ゲート５７は、選択ゲート線ＳＧＳ，ＳＧＤを構成する。メモリセルＭＣと選択ゲートトランジスタＳ１，Ｓ２とは、隣接するもの同士でドレインおよびソースを共有する形でＮＡＮＤ接続されている。
【００１７】
１つのメモリセルＭＣに１ビットのデータが記憶される１ビット／セルの場合、ＮＡＮＤセルユニットＮＵに交差するワード線ＷＬに沿って形成されるメモリセルＭＣに１ページのデータが記憶される。また、１つのメモリセルＭＣに２ビットのデータが記憶される２ビット／セルの場合、ワード線ＷＬに沿って形成されるメモリセルＭＣに、２ページ（上位ページＵＰＰＥＲ、下位ページＬＯＷＥＲ）のデータが記憶される。
【００１８】
１つのブロックＢＬＫは、ワード線ＷＬを共有する複数のＮＡＮＤセルユニットＮＵを含む。１つのブロックＢＬＫは、データ消去動作の一単位を形成する。１つのメモリセルアレイ１において１つのブロックＢＬＫ中のワード線ＷＬの数は、Ｍ＋１本であり、１ブロック中のページ数は、２ビット／セルの場合、Ｍ×２＝１２８ページとなる。
【００１９】
書き込み対象のメモリセルＭＣにデータを書き込む場合には、浮遊ゲート５４の両側の制御ゲート５６の電圧を所定の書き込み電圧まで引き上げ、その両側から両端までの制御ゲート５６が交互に低電圧及び高電圧となるように順次電圧値を低くしていくことにより、非選択メモリセルに誤書き込みが生じるのを防止する。
【００２０】
［第１の実施形態のメモリセルアレイ構造］
次に、第１の実施形態に係るメモリセルアレイ構造について説明する。            
【００２１】
図１は、第１の実施形態に係るメモリセルアレイ構造の斜視図、図２は図１のＧＣ（ゲート）方向から見た断面図、図３は図２のＡ−Ａ′，Ｂ−Ｂ′及びＣ−Ｃ′の各線で切断し、図１のＡＡ（アクティブエリア）方向から見た断面図である。なお、内部構造を視認可能とするために、一部構成を省略して図示している。
【００２２】
このメモリセルアレイ構造は、図４３に示した、メモリセルアレイ構造を上下反転させて積層すると共に、上下のメモリセルアレイ層で制御ゲートを共有するようにしたものである。 
【００２３】
すなわち、図１に示すように、絶縁体のベース３０の上に、チャネルを形成するボディとなる第１の半導体層１１及び第２の半導体層２１が上下に配置され、その間に第１のトンネル絶縁膜（第１のゲート絶縁膜）１２を介して第１の半導体層１１の上面に対向する第１の浮遊ゲート１３と第２のトンネル絶縁膜（第２のゲート絶縁膜）２２を介して第２の半導体層２１の下面に対向する第２の浮遊ゲート２３が層間絶縁膜３１を介して上下に積層されている。これら半導体層１１，２１、トンネル絶縁膜１２，２２及び浮遊ゲート１３，２３は、図３（ａ）のＡ−Ａ′断面からも明らかなように、ＡＡ方向（第１の方向）に延びる層間絶縁膜１５，２５を介してＧＣ方向（第２の方向）に互いに絶縁分離されている。
【００２４】
浮遊ゲート１３，２３の積層構造体は、ＮＡＮＤ配列を形成するように、半導体層１１，２１に沿ってＡＡ方向に所定間隔で複数形成されている。各浮遊ゲート１３，２３の積層体のＡＡ方向の両側には、ゲート間絶縁膜（ＩＰＤ：インターポリ絶縁膜）３２を介してＧＣ方向に延びる制御ゲート３３が形成されている。制御ゲート３３は、上下の浮遊ゲート１３，２３に側面からカップリングするように、これら浮遊ゲート１３，２３に共通に設けられている。制御ゲート３３と第２のトンネル絶縁膜２２との間には、マスク材３３ｍが設けられている。そして、下側の第１の半導体層１１、第１のトンネル絶縁膜１２、第１の浮遊ゲート１３、ゲート間絶縁膜３２及び制御ゲート３３が、下側の第１のメモリセルＭＣ１の構成に含まれる。また、上側の第２の半導体層２１、第２のトンネル絶縁膜２２、第２の浮遊ゲート２３、ゲート間絶縁膜３２及び制御ゲート３３が、上側の第２のメモリセルＭＣ２の構成に含まれる。
【００２５】
浮遊ゲート１３，２３の積層構造体の配列方向の両端の制御ゲート３３に隣接する位置には、選択ゲートトランジスタＳ１１，Ｓ１２，Ｓ２１，Ｓ２２を形成する第１の選択ゲート１６及び第２の選択ゲート２６が配置されている。これら選択ゲート１６，２６は、層間絶縁膜３１を介して上下に積層され、それぞれトンネル絶縁膜１２，２２を介して半導体層１１，２１に対向している。第１の選択ゲート１６にはＧＣ方向に延びる第１の選択ゲート線１７が埋め込まれ、第２の選択ゲート２６にはＧＣ方向に延びる第２の選択ゲート線２７とマスク材２７ｍとが埋め込まれている。これら選択ゲート線１７，２７    は、層間絶縁膜３４を介して互いに絶縁分離されている。
【００２６】
そして、下側の第１のメモリセルユニットＭＵ１には下側のＮＡＮＤ接続されたメモリセルＭＣ１と選択ゲートトランジスタＳ１１，Ｓ２１を含み、第１のメモリセルアレイ層１０にはＧＣ方向に配列された複数のメモリセルユニットＭＵ１を含む。また、下側の第２のメモリセルユニットＭＵ２には上側のＮＡＮＤ接続されたメモリセルＭＣ２と選択ゲートトランジスタＳ１２，Ｓ２２を含み、第２のメモリセルアレイ層２０にはＧＣ方向に配列された複数のメモリセルユニットＭＵ２を含む。
【００２７】
メモリセルユニットＭＵ１，ＭＵ２の一端の半導体層１１，２１には、これらに共通の上下に延びて図示しないビット線につながるビット線コンタクト３５が形成されている。また、メモリセルユニットＭＵ１，ＭＵ２の他端の半導体層１１，２１には、これらに共通の上下に延びて図示しないソース線につながるソース線コンタクト３６が形成されている。更に、制御ゲート３３の端部にはワード線コンタクト３７が形成され、選択ゲート線１７，２７の端部には選択ゲート線コンタクト３８が接続されている。
【００２８】
以上の構成によれば、図４に等価回路を示すように、上下のＮＡＮＤセルユニットＮＵ１，ＮＵ２の上下に対応するメモリセルＭＣ１，ＭＣ２の浮遊ゲート１３，２３は、両側のワード線ＷＬとのカップリングによって同時に駆動され、共通のビット線と接続される。これに対し、選択ゲートトランジスタＳ１１〜Ｓ２２は、上下のビット線に対してそれぞれ独立して設けられ、いずれか一方が選択状態にされることにより、ＮＡＮＤセルユニットＮＵ１，ＮＵ２を選択的にアクティブにすることができる。
【００２９】
このように、本実施形態では、浮遊ゲート１３，２３の両側面の制御ゲート３３で浮遊ゲート１３，２３の電位を持ち上げて書き込みを行う方法を採用しているので、比較例の浮遊ゲート型セルの様な加工難易度の高いＥＢ（エッチバック）構造を持たず、加工難易度が低いため、積層化に向いたセル構造となる。
【００３０】
さらに、メモリセルＭＣの書込み及び消去ウィンドウを広げるために、カップリング比をより高く設定する場合には、浮遊ゲートを厚くする必要がある。本実施形態によれば、浮遊ゲート１３，２３の両側にゲート間絶縁膜３２を介して制御ゲート３３を配置しており、浮遊ゲートと制御ゲートとがスタック構造ではないため、浮遊ゲートの厚膜化が容易であり、ワードライン自身も低いアスペクトのまま、カップリングを高くできる。このため、ゲート加工時のパターンヨレ・倒壊等の問題に対しても有利である。ビットコストの課題に対しても、以降の形成フローにも示すが、上層セル・下層セルのワードラインを一括で加工できるため、工程数を削減でき、プロセス単価の高いクリティカル・リソグラフィー工程を削減でき、ビットコストも抑制可能である。この様に、本提案構造は、積層化の各種課題に対して、優位な構造である。
【００３１】
［第１の実施形態のメモリセルアレイ構造の製造方法］
次に、本実施形態のメモリセルアレイ構造の製造方法について説明する。
【００３２】
まず、周辺回路領域の形成は、幾つかのバリエーションが考えられるが、バルクのシリコン基板上に作り込む場合、周辺回路を先に形成する必要がある。この際、同時にバルクのシリコン基板上に本実施形態のメモリセルアレイを同時形成しても良い。本実施の形態は、立体的にメモリセルユニットＭＵ１、ＭＵ２を設けているため、シリコン基板上にメモリセルユニットＭＵ１、ＭＵ２が形成される例について説明する。周辺回路トランジスタの形成方法は、一般的な方法と同一である。すなわち、まず、シリコン基板上にチャネル形成、ゲート酸化膜（Low Voltage酸化膜とHigh Voltage酸化膜の両者）を形成、ゲート電極およびＡＡ（アクティブエリア）加工マスク材を積層した後、ＳＴＩ溝を形成する。次にＳＴＩ溝を埋め込んだ後、ＧＣ（ゲート）加工マスク材を積層し、ＧＣ電極加工、サイドウォール絶縁膜の形成を行った後、ソース・ドレイン拡散層を形成、ＧＣ間絶縁膜を埋め込み、平坦化する。
【００３３】
周辺回路形成した後、この上層に本実施形態のメモリセルアレイを作り込む。図５〜図２０は、本実施形態に係るメモリセルアレイの形成方法を示す図である。
【００３４】
まず、図５に示すように、図示しないシリコン基板上にＳｉＯ２を用いた絶縁層３０Ａを形成し、その上にポリシリコンを用いた第１の半導体層１１Ａ、ＳｉＯ２を用いた第１のトンネル絶縁膜（トンネル酸化膜）１２Ａ、ポリシリコンを用いた第１の浮遊ゲート形成層１３Ａを順次積層する。チャネル（ボディ）となる第１の半導体層１１Ａは、基本的にはポリシリコンを用いて形成しているが、単結晶シリコンを用いても良い。本実施形態ではチャネル（ボディ）にポリシリコンを用い、ＳＯＩ構造とすることにより、シリコン基板にＳＴＩを形成する必要が無く、より積層化に向いたセル構造となる。トンネル絶縁膜１２Ａの形成は、ポリシリコンを用いた半導体層１１Ａ上のため、熱酸化膜ではなく、ＣＶＤ（Chemical Vapor Deposition）やＡＬＤ（Atomic Layer Deposition）酸化膜を用いる。なお、第１の半導体層１１Ａは、上記のように成膜で形成しているが、シリコン基板をそのまま利用しても良い。
【００３５】
第１の浮遊ゲート形成層１３Ａまで形成した後は、その上にＡＡパターン加工用の例えばＳｉＮ、ＳｉＯ２を用いたマスク材４１，４２をパターン形成する。マスク材４１，４２を用いたＲＩＥ（Reactive Ion Etching）によって、積層体を絶縁層３０Ａの下まで選択的にエッチングし、図６に示すように、ＡＡパターンを加工する。これにより、浮遊ゲート形成層１３Ｂ、トンネル絶縁膜１２、半導体層１１及び絶縁層３０が形成される。
【００３６】
次に、図７に示すように、ＡＡパターン加工により形成された溝をＳｉＯ２を用いた層間絶縁膜１５で埋め、第１の浮遊ゲート形成膜１３Ｂを形成するポリシリコンをストッパとしてＣＭＰ（Chemical Mechanical Polishing）による平坦化を行い、更にエッチバックによって層間絶縁膜１５の上面を後退させる。次に、図８に示すように、層間絶縁膜１５及び第１の浮遊ゲート形成膜１３Ｂの上に上層と下層とを分離する層間絶縁膜３１を形成し、その上にポリシリコンを用いた第２の浮遊ゲート成形膜２３Ａを形成する。
【００３７】
続いて、図９に示すように、第２の浮遊ゲート形成膜２３Ａの上に、ＧＣパターン加工用の例えばＳｉＮ、ＳｉＯ２を用いたマスク材４３，４４をパターン形成する。そして、図１０に示すように、マスク材４３，４４を用いたＲＩＥによって、積層体をトンネル絶縁膜１２の上まで選択的にエッチングし、ＧＣパターンを形成する。これにより、第１の浮遊ゲート１３、第２の浮遊ゲート形成層２３Ｂ、第１の選択ゲート形成層１６Ａ及び第２の選択ゲート形成層２６Ａが形成される。このＧＣパターン加工は、下層のトンネル絶縁膜１２と高い選択比を有するエッチングにより行い、下層の半導体層１１をエッチングしないようにする事が望ましい。
【００３８】
続いて、図１１に示すように、ＳｉＯ２を用いたゲート間絶縁膜（ＩＰＤ）３２を成膜したのち、ＧＣパターン間に制御ゲート形成層３３Ａを埋め込む。制御ゲート形成層３３Ａとしては、ポリシリコン又はメタル（Ｗなど）を用いることができる。
【００３９】
次に、図１２に示すように、制御ゲート形成層３３Ａに対し、ＲＩＥにてエッチバックを行うことで、制御ゲート３３を形成する。その上に図１３に示すように、ＣＶＤ酸化膜や塗布酸化膜などを用いたマスク材３３ｍと絶縁層３９とを埋め込み、ＳｉＮを用いたマスク４３をストッパとしてＣＭＰにて上面を平坦化する。さらにその後、選択ゲート形成層１６Ａ，２６Ａや図示しないロウデコーダ部のトランジスタを形成するため、ＥＩ（Etching Inter Poly）溝に相当する選択ゲート溝加工をＲＩＥなどにより実施して、図１４に示すように、第２の選択ゲート形成層２６Ｂ、層間絶縁膜３１及び第１の選択ゲート１６に至る選択ゲート溝１７Ａを形成する。
【００４０】
次に、図１５に示すように、上層セル、下層セルのそれぞれに独立した選択ゲートトランジスタＳ１１〜Ｓ２２を形成するために、選択ゲート溝１７Ａに第１の選択ゲート線１７、層間絶縁膜３４及び第２の選択ゲート線２７を、埋め込み→エッチバックを繰り返しながら順次形成していく。選択ゲート線１７，２７としては、制御ゲート３３と同様、ポリシリコン又はメタル（Ｗなど）を用いることができる。第２の選択ゲート線２７の上のエッチバックされた部分には、キャップ絶縁膜３９Ａが埋め込まれ、その上面はマスク材４３をストッパとするＣＭＰにより平坦化される。図１６（ａ），（ｂ），（ｃ）は、図１５のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。
【００４１】
次に、図１７に示すように、第２の浮遊ゲート形成膜２３Ｂ又は制御ゲート３３３をストッパとしてＣＭＰによる平坦化を実施し、その上にＳｉＯ２を用いた第２のトンネル絶縁膜（トンネル酸化膜）２２Ａ、ポリシリコンを用いた第２の半導体層２１Ａを順次成膜する。図１８（ａ），（ｂ），（ｃ）は、図１７のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。
【００４２】
続いて、図１９に示すように、上層の第２の半導体層２１Ａ、第２のトンネル絶縁膜２２Ａ、第２の浮遊ゲート形成層２３Ｂ及び第２の選択ゲート形成層２６Ｂに対してＡＡパターン加工を行うため、第２の半導体層２１Ａの上にＡＡパターン加工用のＳｉＮを用いたマスク材４５をパターン形成し、ＲＩＥにてＡＡパターン加工を行う。図２０（ａ），（ｂ），（ｃ）は、図１９のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。以上の工程で、第２の浮遊ゲート２３が形成されると共に、この第２の浮遊ゲート２３に対して第１のトンネル絶縁膜２２及び第２の半導体層２１が自己整合的に形成される。
【００４３】
そして、上層のＡＡパターンの溝に層間絶縁膜２５（図３）を埋め込む。最後に、半導体層１１，２２、制御ゲート３３及び選択ゲート線１７，２７の端部に貫通孔を形成し、コンタクト３５〜３８を形成することで２層のメモリセルアレイ層１０，２０が形成される。コンタクト３５〜３８の材料としては、一般的なポリシリコンやメタル（Ｗなど）を用いることができる。
【００４４】
この実施形態によれば、図３（ａ）に示したように、下層の浮遊ゲート１３と上層の浮遊ゲート２３のＡＡパターン形成時点が異なることから、両者のＧＣ方向にずれが生じる可能性があるが、両者は別のメモリセルＭＣ１，ＭＣ２であるため、動作に何ら支障は無い。
【００４５】
これに対し、浮遊ゲート１３と半導体層１１のチャネル、及び浮遊ゲート２３と半導体層２１のチャネルが位置ずれを起こすと、メモリセルＭＣ１，ＭＣ２の動作に大きな影響を及ぼすことになる。この点、本実施形態のメモリセルアレイ構造によれば、下層の第１の半導体層１１、第１のトンネル絶縁膜１２及び第１の浮遊ゲート１３のＡＡパターン加工を同時に行い、上層の第２の半導体層２１、第２のトンネル絶縁膜２２及び第２の浮遊ゲート２３のＡＡパターン加工を同時に行うようにしているので、各層のメモリセルＭＣ１，ＭＣ２の浮遊ゲート１３，２３と半導体層１１，２１のチャネルとが位置ずれすることを防止できる。このため、メモリセルＭＣ１，ＭＣ２を支障なく動作させることができる。
【００４６】
また、本実施形態によれば、制御ゲート３３を上下のメモリセルＭＣ１，ＭＣ２で共有すると共に、ＧＣパターン形成を上層と下層とで同時に行うようにしているので加工プロセスの短縮を図ることができる。
【００４７】
［第２の実施形態］
［第２の実施形態のメモリセルアレイ構造］
次に、第２の実施形態に係るメモリセルアレイ構造について説明する。図２１は、第２の実施形態に係るメモリセルアレイ構造の斜視図、図２２は図２１のＧＣ方向から見た断面図、図２３は図２２のＡ−Ａ′，Ｂ−Ｂ′及びＣ−Ｃ′の各線で切断し、図２１のＡＡ方向から見た断面図である。                       
この実施形態が、第１の実施形態と異なる点は、上層の浮遊ゲートに、ポリシリコンを用いた２層構造の浮遊ゲート２３，２９を備え、上層の選択ゲートに、ポリシリコンを用いた２層構造の選択ゲート２６，２８を備えている点である。
【００４８】
第１の実施形態では、第２の選択ゲート線２７の上面が第２のトンネル絶縁膜２２に直接接している。このため、第２の選択ゲート線２７とトンネル絶縁膜２２の界面がフラットになり難く、且つ上下の選択ゲートトランジスタＳ１１，Ｓ１２及びＳ２１，Ｓ２２の特性がばらつく可能性がある。
【００４９】
本実施形態によれば、選択ゲート線２７とトンネル絶縁膜２２の間にポリシリコンを用いた選択ゲート２８が介在しているので、トンネル絶縁膜２２をフラットに維持することが容易となり、且つ上下の選択ゲートトランジスタＳ１１，Ｓ１２及びＳ２１，Ｓ２２の特性のバラツキを少なくすることが容易となる。
【００５０】
［第２の実施形態のメモリセルアレイ構造の製造方法］
次に、本実施形態のメモリセルアレイ構造の製造方法について説明する。
【００５１】
図２４〜図４１は、本実施形態に係るメモリセルアレイの形成方法を示す図である。なお、ＡＡパターン形成までは第１の実施形態の図５〜図７までの工程とほぼ同一であるため、詳しい説明は割愛する。本実施形態では、ＧＣパターン加工を行う前に、選択ゲートトランジスタＳ１１〜Ｓ２２の選択ゲート線１７，２７を先に形成する点が第１の実施形態とは異なっている。
【００５２】
すなわち、下層のＡＡ加工まで完了し、層間絶縁膜１５を埋めたら、図２４ に示すように、層間絶縁膜３１を形成し、図２５ に示すように、積層体の選択ゲートトランジスタＳ１１〜Ｓ２２が形成される位置に、溝（ＥＩ溝）加工をＲＩＥなどにより実施して、選択ゲート溝１７Ａを形成する。
【００５３】
次に、選択ゲート溝１７Ａに選択ゲート線１７となるポリシリコン又はメタル（Ｗなど）を用いた導電体を埋め込み、層間絶縁膜３１のおおよそ下面に相当する位置までエッチバックし、更に図２６ に示すように、選択ゲート線１７のエッチバックされた面の上にＳｉＯ２を用いた層間絶縁膜３４及びポリシリコンを用いた第２の浮遊ゲート形成層２３Ａを形成する。但し、第２の浮遊ゲート形成層２３Ａは、その後の工程で更に浮遊ゲートの厚みを増すので、目標の浮遊ゲート厚さの６〜８割程度の厚さに抑えておく。
【００５４】
次に、図２７ に示すように、第２の浮遊ゲート形成層２３Ａの選択ゲート線１７が形成された位置の上に、溝（ＥＩ溝）加工をＲＩＥなどにより実施して、選択ゲート溝２７Ａを形成する。このとき、選択ゲート溝２７Ａの底部と選択ゲート線１７との間には、層間絶縁膜３４が存在していることが必要である。
【００５５】
続いて、図２８ 及び図２９ に示すように、選択ゲート溝２７Ａに選択ゲート線２７を埋め込み、浮遊ゲート形成層２３Ａの上までエッチバックした後、マスク材２７ｍを形成する。浮遊ゲート形成層２３Ａの上にポリシリコンを用いた浮遊ゲート形成層２９Ａを成膜する。これにより上層と下層の浮遊ゲートの高さがほぼ等しくなる。
【００５６】
次に、図３０ に示すように、第２の浮遊ゲート形成膜２９Ａの上に、ＧＣパターン加工用のＳｉＮ、ＳｉＯ２を用いたマスク材４３，４４をパターン形成する。そして、図３１ に示すように、マスク材４３，４４を用いたＲＩＥによって、積層体をトンネル絶縁膜１２の上まで選択的にエッチングし、ＧＣパターンを形成する。これにより、第１の浮遊ゲート１３、第２の浮遊ゲート形成層２３Ｂ，２９Ｂ、第１の選択ゲート形成層１６及び第２の選択ゲート形成層２６Ｂ，２８Ｂが形成される。このＧＣパターン加工は、下層のトンネル絶縁膜１２と高い選択比を有するエッチングにより行い、下層の半導体層１１をエッチングしないようにする事が望ましい。
【００５７】
続いて、図３２ に示すように、ＳｉＯ２を用いたゲート間絶縁膜（ＩＰＤ）３２を成膜したのち、ＧＣパターン間に制御ゲート形成層３３Ａを埋め込む。制御ゲート形成層３３Ａとしては、ポリシリコン又はメタル（Ｗなど）を用いることができる。
【００５８】
次に、図３３ に示すように、制御ゲート形成層３３Ａに対し、ＲＩＥにてエッチバックを行うことで、制御ゲート３３を形成する。その上に図３４ に示すようにＣＶＤ酸化膜や塗布酸化膜などを用いたマスク材３３ｍと絶縁層３９とを埋め込み、ＳｉＮを用いたマスク４３をストッパとしてＣＭＰにて上面を平坦化する。更に図３５ に示すように、ポリシリコンを用いた層（第２の浮遊ゲート形成層２９Ｂおよび第２の選択ゲート形成層２８Ｂ）をストッパとしてＣＭＰにて平面化処理を行い、図３６ に示すように、その上にＳｉＯ２を用いた第２のトンネル絶縁膜（トンネル酸化膜）２２Ａ、ポリシリコンを用いた第２の半導体層２１Ａを順次成膜する。図３７ （ａ），（ｂ），（ｃ）は、図３６のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。       
続いて、図３８ に示すように、上層の第２の半導体層２１Ａ、第２のトンネル絶縁膜２２Ａ、第２の浮遊ゲート形成層２３Ｂ，２９Ｂ及び第２の選択ゲート形成層２６Ｂ，２８Ｂに対してＡＡパターン加工を行うため、第２の半導体層２１Ａの上にＡＡパターン加工用のＳｉＮを用いたマスク材４５をパターン形成し、ＲＩＥにてＡＡパターン加工を行う。図３９ （ａ），（ｂ），（ｃ）は、図３８のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。以上の工程で、第２の浮遊ゲート２３，２９が形成されると共に、この第２の浮遊ゲート２３，２９に対して第１のトンネル絶縁膜２２及び第２の半導体層２１が自己整合的に形成される。
【００５９】
そして、図４０ 及び図４１ に示すように、上層のＡＡパターンの溝に層間絶縁膜２５を埋め込む。最後に、半導体層１１，２２、制御ゲート３３及び選択ゲート線１７，２７の端部に貫通孔を形成し、コンタクト３５〜３８を形成することで２層のメモリセルアレイ層１０，２０が形成される。コンタクト３５〜３８の材料としては、一般的なポリシリコンやメタル（Ｗなど）を用いることができる。 
【００６０】
以上の第２の実施形態によれば、第１の実施形態の効果に加え、上層の選択ゲート２８とトンネル絶縁膜２２の界面をフラットに維持することが容易となり、且つ上層の選択ゲート線２７とトンネル絶縁膜２２との間にポリシリコンの選択ゲート２８が介在することになるので、上下の選択ゲートトランジスタＳ１１，Ｓ１２及びＳ２１，Ｓ２２の特性を揃えることが容易となる。
【００６１】
［第３の実施形態］
図４２ は、第３の実施形態に係るメモリセルアレイ構造を示す斜視図である。上述した２層の形成プロセスのうち、コンタクト形成までのフローを繰り返すことで、さらに多重積層化が可能である。この実施形態では、４層のメモリセルアレイ層１０Ａ，２０Ａ，１０Ｂ，２０Ｂを積層している。このような多層配線に関しては、単層の浮遊ゲート型ＮＡＮＤフラッシュメモリと同じく、ビット線、ソース線、グローバル配線の３層のままで問題なく、周辺回路も大きく変える必要はなく、プラットフォームが浮遊ゲート型ＮＡＮＤフラッシュメモリと同一である点も本構造の優位点である。
【００６２】
［その他の実施形態］
なお、以上の実施形態では、制御ゲート３３を上下のメモリセルＭＣ１，ＭＣ２で共有する構成を取っているので、加工工程が簡単になり、配線周りも簡略化することができる。しかし、制御ゲート３３を上下のメモリセルＭＣ１，ＭＣ２でそれぞれ独立に制御可能なように、上下で分離する構成とすることもできる。この場合、制御ゲート形成プロセスを、上述した選択ゲート形成プロセスと同様に行うようにすれば良い。
【００６３】
また、第１の実施形態において、上層の第２の浮遊ゲート２３を一度のプロセスで形成せず、選択ゲート線２７を多めにエッチバックさせて、その上に第２の実施形態のようにポリシリコンを追加形成するようにすれば、第２の実施形態と同様の効果を得ることができる。
【００６４】
また、多層構造を形成する場合、ＡＡパターンは、第１層→（第２層＋第３層）→（第４層＋第５層）＋……、ＧＣパターンは、（第１層＋第２層）→（第３層＋第４層）→（第５層＋第６層）＋……と２層ずつ交互に形成することも可能である。これにより、加工プロセスは更に短縮化される。
【００６５】
更に、浮遊ゲートとチャネルとの自己整合方法についても、上述した方法以外の方法が考えられる。例えば、ＡＡパターンを形成する際に、浮遊ゲートの上に形成された窒化膜等の犠牲膜と一緒にエッチングをし、周囲を酸化膜で埋めた後に、ホット燐酸処理にて犠牲膜を除去する。そして、形成された溝にトンネル絶縁膜及び半導体層２１を埋め込んで、ＣＭＰ又はＲＩＥで平坦化する。これによっても、浮遊ゲートとチャネルとの自己整合が実現可能である。
【００６６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６７】
１０…第１のメモリセルアレイ層、１１…第１の半導体層、１２…第１のゲート絶縁膜、１３…第１の浮遊ゲート、１５，２５…層間絶縁膜、１６…第１の選択ゲート、１７…第１の選択ゲート線、２０…第２のメモリセルアレイ層、２１…第２の半導体層、２２…第２のゲート絶縁膜、２３…第２の浮遊ゲート、２６…第２の選択ゲート、２７…第２の選択ゲート線、３１，３４…層間絶縁膜、３２…ゲート間絶縁膜、３３…制御ゲート、３５…ビット線コンタクト、３６…ソース線コンタクト、３７…ワード線コンタクト、３８…選択ゲート線コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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