(57)【特許請求の範囲】
【請求項１】
キャリア走行層である第１窒化物半導体層と、
前記第１窒化物半導体層の上に設けられた、前記第１窒化物半導体層よりもバンドギャップエネルギーの大きい第２窒化物半導体層と、
前記第２窒化物半導体層の上に順に設けられた、
ＩｎＧａＮ層と、
ｐ型窒化物半導体層と、
ゲート電極と、
を備える電界効果トランジスタであって、
前記ＩｎＧａＮ層は、前記ゲート電極側に面した直下の表面に、第１の凹部を有し、
前記ＩｎＧａＮ層は、前記ｐ型窒化物半導体層よりもｐ型不純物の含有量が少ないか若しくは含有せず、
前記電界効果トランジスタはさらに、前記ｐ型窒化物半導体層とＩｎＧａＮ層の間に、バンドギャップエネルギーが前記ＩｎＧａＮ層よりも大きく且つ前記ｐ型窒化物半導体層以下であって、ｐ型不純物の含有量が前記ｐ型窒化物半導体層よりも少ないか若しくは含有しない第３窒化物半導体層を有することを特徴とする電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタであって、
前記ｐ型窒化物半導体層は、前記ゲート電極側の表面の、前記ＩｎＧａＮ層の第１の凹部に対応する位置に、第２の凹部を有することを特徴とする電界効果トランジスタ。
【請求項３】
請求項１又は２に記載の電界効果トランジスタであって、
前記第１窒化物半導体層及び前記第２窒化物半導体層の少なくともいずれか一方の内部に転位が存在しており、該転位の直上に、前記ＩｎＧａＮ層の第１の凹部が位置することを特徴とする電界効果トランジスタ。
【請求項４】
請求項１から３のいずれか一に記載の電界効果トランジスタであって、
前記第２窒化物半導体層に、ソース電極とドレイン電極が設けられたことを特徴とする電界効果トランジスタ。
【請求項５】
請求項１から４のいずれか一に記載の電界効果トランジスタであって、
前記ＩｎＧａＮ層は、膜厚が１５ｎｍ〜５０ｎｍであり、Ｉｎ混晶比が０．１〜０．２であることを特徴とする電界効果トランジスタ。
【請求項６】
請求項１から５のいずれか一に記載の電界効果トランジスタであって、
前記ｐ型窒化物半導体層がＧａＮで構成されることを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに関し、特に窒化物半導体を用いたノーマリオフ型の電界効果トランジスタに関する。
【背景技術】
【０００２】
半導体層を積層して構成された電界効果トランジスタ（ＦＥＴ：Field effect Transistor）は、高周波かつ高耐圧で動作可能な高出力パワー半導体装置として期待され、ＭＥＳＦＥＴ（Metal Semiconductor FET）や高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）等が提案されている。近年、窒化ガリウム系化合物を用いたＨＥＭＴ（以下「ＧａＮ系ＨＥＭＴ」とも言う。）が、次世代型の高速ＦＥＴとして注目されている。ＧａＮ系ＨＥＭＴはＳｉ系化合物やＧａＡｓ系化合物等に比べて、その材料特性から、（１）バンドギャップが広く、電子有効質量から見積もられる電子の飽和電子移動度も高いこと、（２）破壊電界が大きいこと、（３）高温でも安定しているため、内燃機関の近傍等の高温領域でも使用できる等、応用分野が広いこと、（４）原材料となる窒化ガリウム系化合物半導体自身が基本的に無毒の材料であること、等の優れた利点があるため、より大出力で高耐圧かつ高温動作可能な高周波デバイスを実現できる可能性がある。
【０００３】
図９に示すＧａＮ系化合物のＨＥＭＴの一例は、サファイア基板９１１上にＧａＮバッファ層９１２を介して、キャリア走行層９１３のアンドープＧａＮ層、チャネルの波動関数が染み出しても高い移動度を好適に確保するスペーサ層のアンドープＡｌＧａＮ層９１８、キャリア供給層（電子供給層）のｎ型ＡｌＧａＮ層９１４を順次積層している。スペーサ層は、電子を失った不純物イオンの電気的影響がチャネルに及ぶのを抑制して、チャネルにおける電子の走行に影響を与えないようにする。またｎ型ＡｌＧａＮ層９１４の上面には、ソース電極９１５、ゲート電極９１６、ドレイン電極９１７がそれぞれ形成される。このＨＥＭＴは、キャリア供給層９１４がキャリア走行層９１３に電子を供給し、供給された電子はキャリア走行層９１３のキャリア供給層９１４側の界面近傍の領域９１３ａにチャネル領域を形成する。ドレイン電圧を印加すると、ソース電極９１５から電子がキャリア供給層９１４に注入され、チャネル９１３ａを高移動度で走行し、再びキャリア供給層９１４を通過して、ドレイン電極９１７に流れる。ここで、ゲート電極９１６に印加される電圧に応じてチャネル領域が制御されるため、ゲート電極９１６に印加する電圧を制御することにより、ソース電極９１５とドレイン電極９１７間に流れる電流量が制御されることになる。
【０００４】
このようなＧａＮ系ＨＥＭＴは、ゲート電極に電圧を印加しない状態では、ソース電極とドレイン電極との間に電流が流れるノーマリオン型であり、電流が流れないようにするためには、ゲート電極に負電圧を印加する必要がある。一方、ノーマリオフ型であれば、ゲート電極に電圧を印加しない状態では、ソース電極とドレイン電極との間に電流が流れず、安全性や利便性の面から好ましい。
【０００５】
ノーマリオフ型のＨＥＭＴを得るためには、いくつかの方法が提案されている。例えば、キャリア走行層上に設けられたアンドープＡｌＧａＮ層の膜厚を薄くすることが提案されている。ＡｌＧａＮ層の膜厚を薄くする場合は、薄層化にしたがって抵抗が増大するため、図１０のように、ゲート電極９１６Ｂ直下またはその付近のキャリア供給層９１４Ｂのみを部分的に薄くするいわゆるリセスゲート構造によって、抵抗の増大を抑制している（例えば、特許文献１参照）。また、ＡｌＧａＮ層表面には、ＳｉＮやＳｉＯ2などが設けられる（例えば、特許文献２及び３参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１８３７３３号公報
【特許文献２】特開２００４−３１９５５２号公報
【特許文献３】国際公開２００４／０６６３９３号
【特許文献４】特開２００８−１１２９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このようなノーマリオフ型のＨＥＭＴを得るためには、ソース・ドレイン電極間に電流が流れなくなる閾値電圧Ｖthを大きくする必要がある。閾値電圧が低いと、低電圧でオンするため、雑音等が原因で意図せずにオンしてしまう場合があるからである。このため、２〜３Ｖ程度の閾値電圧を有するノーマリオフ型のトランジスタが求められている。例えば、従来のＨＥＭＴ構造のノーマリオフ動作可能なＧａＮ系トランジスタの場合は、閾値電圧が＋１Ｖ程度に過ぎず、従来のシリコン系パワーＭＯＳＦＥＴと同等の閾値電圧となる＋２．８Ｖ程度の構造が望まれていた。
【０００８】
しかしながら、従来のトランジスタでは、閾値電圧Ｖthを大きくしようとすれば、それにつれてオン抵抗Ｒonも高くなってしまい、損失が増大するという問題があった。このような問題を解決するため、本願出願人は図１１に示すように、障壁層１１１４の表面にチャネル改質膜９２８を設けたＦＥＴ１１００を先に開発した（特許文献４参照）。このＦＥＴ１１００は、チャネル１１１３ａを有するキャリア走行層１１１３と、キャリア走行層１１１３に接する障壁層１１１４と、障壁層１１１４の同一平面の表面に設けられる、ゲート電極１１２６と、ソース電極１１２５と、ドレイン電極１１２７とを有する。キャリア走行層１１１３は、サファイア基板１１１１上にバッファ層１１１２を介して成長される。このキャリア走行層１１１３及び障壁層１１１４は、窒化物半導体からなる。また障壁層１１１４は、第１窒化物層１１１４ａと第２窒化物層１１１４ｂで構成される。さらに障壁層１１１４表面におけるソース・ドレイン電極間には、チャネル改質膜１１２８が設けられる。ソース・ドレイン電極間のホール測定により得られるシートキャリア濃度Ｎ１、シート抵抗Ｒ１、移動度μ１と、改質膜を有するソース・ドレイン電極間のホール測定により得られるシートキャリア濃度Ｎ２、シート抵抗Ｒ２、移動度μ２との間には、Ｎ１＜Ｎ２、Ｒ１＞Ｒ２、μ１＜μ２のいずれかの関係が成り立つように設定する。以上の構成である程度の低抵抗化が図られるものの、依然として閾値電圧Ｖthの上昇に伴うオン抵抗Ｒonの増大という根本的な問題を解決するには至らず、さらに実用上求められる２〜３Ｖ程度の高い閾値電圧を、オン抵抗を増大させること無しに実現可能なノーマリオフ型のトランジスタが求められていた。
【０００９】
本発明は、このような背景に鑑みてなされたものであり、その主な目的は、オン抵抗の上昇を抑制しつつ閾値電圧を大きくできる電界効果トランジスタを提供することにある。
【課題を解決するための手段及び発明の効果】
【００１０】
以上の目的を達成するために、本発明の第１の電界効果トランジスタによれば、キャリア走行層である第１窒化物半導体層と、前記第１窒化物半導体層の上に設けられた、前記第１窒化物半導体層よりもバンドギャップエネルギーの大きい第２窒化物半導体層と、前記第２窒化物半導体層の上に順に設けられた、ＩｎＧａＮ層と、ｐ型窒化物半導体層と、ゲート電極と、を備える電界効果トランジスタであって、前記ＩｎＧａＮ層は、前記ゲート電極側に面した直下の表面に、第１の凹部を有することができる。これにより、オン抵抗を一定に抑えつつ、閾値電圧を大きくすることができ、ノーマリオフ型のトランジスタが実現できる。
また、前記ＩｎＧａＮ層に、前記ｐ型窒化物半導体層よりもｐ型不純物の含有量が少ないか若しくは含有しない構成とできる。ＩｎＧａＮ層は、好ましくはアンドープとする。ｐ型層とＩｎＧａＮ層を別個に設け、それぞれを個別に作用させることで、閾値電圧を効率よく上昇できる。
さらに電界効果トランジスタは、前記ｐ型窒化物半導体層とＩｎＧａＮ層の間に、バンドギャップエネルギーが前記ＩｎＧａＮ層よりも大きく且つ前記ｐ型窒化物半導体層以下であって、ｐ型不純物の含有量が前記ｐ型窒化物半導体層よりも少ないか若しくは含有しない第３窒化物半導体層をさらに有することができる。これにより、ＩｎＧａＮ層へのｐ型不純物拡散を抑制することができる。
【００１１】
また第２の電界効果トランジスタによれば、前記ｐ型窒化物半導体層が、前記ゲート電極側の表面の、前記ＩｎＧａＮ層の第１の凹部に対応する位置に、第２の凹部を有することができる。これにより、ゲート電極のコンタクト層となるＩｎＧａＮ層からｐ型層の表面に第２の凹部を設け、第２の凹部を含む領域にゲート電極を形成できる。
【００１２】
さらに第３の電界効果トランジスタによれば、前記第１窒化物半導体層及び前記第２窒化物半導体層の少なくともいずれか一方の内部に転位が存在しており、該転位の直上に、前記ＩｎＧａＮ層の第１の凹部が位置するよう構成できる。これにより、第１の凹部を形成する工程を簡素化できる。
【００１３】
さらにまた、第４の電界効果トランジスタによれば、前記第２窒化物半導体層に、ソース電極とドレイン電極を設けることができる。これらソース電極とドレイン電極は、ゲート電極のコンタクト層であるＩｎＧａＮ層からｐ層上に設けないことが好ましい。好ましくは、ＩｎＧａＮ層からｐ層を、ゲート電極下を除いて除去する。
【００１４】
さらにまた、第５の電界効果トランジスタによれば、前記ＩｎＧａＮ層を、膜厚が１５ｎｍ〜５０ｎｍ、Ｉｎ混晶比を０．１〜０．２とすることができる。これにより、オン抵抗の上昇を抑制しつつ閾値電圧を大きくできる。
【００１７】
さらにまた、第８の電界効果トランジスタによれば、前記ｐ型窒化物半導体層をＧａＮで構成できる。これにより、閾値電圧を上昇できる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施の形態に係るＨＥＭＴを示す概略断面図である。
【図２】本発明の実施例１に係るＧａＮ系ＨＥＭＴを示す概略断面図である。
【図３】実施例１に係るＧａＮ系ＨＥＭＴの静特性を示すグラフである。
【図４】本発明の他の実施の形態に係るＨＥＭＴの一例を示す概略断面図である。
【図５】介在層の膜厚を変化させたときの閾値電圧とオン抵抗の変化を示すグラフである。
【図６】フェルミ準位が介在層の挿入により低下する様子を示すバンド図である。
【図７】介在層成長時のＩｎ気相比を変化させた場合の閾値電圧とオン抵抗の変化を示すグラフである。
【図８】実施例２に係るＧａＮ系ＨＥＭＴを示す概略断面図である。
【図９】本発明と比較のためのＧａＮ系化合物を用いたＨＥＭＴ構造の一例を示す概略断面図である。
【図１０】本発明と比較のためのＧａＮ系化合物を用いたＨＥＭＴ構造の別の一例を示す概略断面図である。
【図１１】従来のＦＥＴの一例を示す概略断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて説明する。ただし、以下に示す実施の形態は、本発明の技術思想を具体化するための電界効果トランジスタを例示するものであって、本発明は電界効果トランジスタを以下のものに特定しない。また、本明細書は特許請求の範囲に示される部材を、実施の形態の部材に特定するものでは決してない。特に実施の形態に記載されている構成部品の寸法、材質、形状、その相対的配置等は特に特定的な記載がない限りは、本発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例にすぎない。なお、各図面が示す部材の大きさや位置関係等は、説明を明確にするため誇張していることがある。さらに以下の説明において、同一の名称、符号については同一もしくは同質の部材を示しており、詳細説明を適宜省略する。さらに、本発明を構成する各要素は、複数の要素を同一の部材で構成して一の部材で複数の要素を兼用する態様としてもよいし、逆に一の部材の機能を複数の部材で分担して実現することもできる。また、一部の実施例、実施形態において説明された内容は、他の実施例、実施形態等に利用可能なものもある。
【００２０】
なお、本明細書において半導体層構造上に形成するとは、該層に接触する形で直接形成する他、１層又は２層以上の介在する層その他の介在物を介して形成する構成も含むものとする。また、形成面は主面と同一の平面に限定されず、主面と直交する端面等、他の面上に形成する場合も含む意味で使用する。
【００２１】
図１に、本発明の一実施の形態に係るＦＥＴとして、ＨＥＭＴを構成した例を示す。この図に示すＨＥＭＴ１０は、第１窒化物半導体層としてキャリア走行層１３と、その上に形成された第２窒化物半導体層として障壁層１４とを含む半導体構造と、半導体構造の表面に形成されたソース電極２１、ゲート電極２２、ドレイン電極２３を備える。この構造のＨＥＭＴ１０においては、キャリア走行層１３の上部で障壁層１４との界面近傍にチャネル１３ａを形成し、このチャネル１３ａを電子などのキャリアは高移動度で走行できる。チャネル１３ａのキャリア濃度は、ゲート電極２２に印加されるゲート電圧によって形成される空乏層により制御される。
（キャリア走行層１３）
【００２２】
キャリア走行層１３は、アンドープの層とすることが好ましい。一方で、窒化物半導体は、形成時に窒素抜けなどでｎ型となり易いため、それを補償できる程度にｐ型不純物をドープすることもできる。またキャリア走行層１３は、適切なドーパントでドープして、チャネル１３ａ以外のキャリア走行層１３におけるキャリア走行を軽減することもできる。なおキャリア走行層１３にｎ型不純物をドープする場合、ｎ型もしくはｎ+型ではキャパシタンスの形成によりスイッチオフ時に意図しない電流が流れることがあるため、ｎ-型とすることが好ましい。なお、本明細書においてアンドープとは、形成時に意図的に不純物を添加しないものをいう。
【００２３】
図１の例では、キャリア走行層１３としてアンドープのＧａＮ層、障壁層１４としてアンドープのＡｌXＧａ1-XＮ層（０＜Ｘ≦１）を採用している。また、この例では、ＦＥＴとして、電子をキャリアとしたユニポーラ素子のＨＥＭＴであるが、ホールをキャリアとする場合には、上記不純物、導電型層として、ｐ型不純物、ｐ型層を用いる。
（障壁層１４）
【００２４】
キャリア走行層１３上に結晶成長され、その成長表面にゲート電極２２が設けられる障壁層１４は、キャリア走行層１３よりもバンドギャップエネルギーの大きな窒化物半導体で構成される。この障壁層１４は、アンドープの層とすることが好ましい。また窒化物半導体の窒素抜けを補償できる程度に、ｐ型不純物を障壁層１４にドープすることもできる。
【００２５】
さらに障壁層１４は、第１の層で構成する他、好ましくは第１の層に加え、その下面に設けられたスペーサ層として機能する第２の層とで構成される。第１の層側には、その上にゲート電極２２が設けられる。また第１の層とチャネル１３ａとの間に、スペーサ層として第２の層を設けることで、チャネル１３ａにおけるキャリア移動度を向上させることができる。キャリア走行層１３がＧａＮ層である場合、例えば、第１の層としてアンドープのＡｌＧａＮ層、第２の層としてアンドープのＡｌＮ層を、それぞれ用いることができる。
【００２６】
第１の層としてＡｌＧａＮ層を用いる場合は、ＡｌXＧａ1-XＮ（０＜Ｘ＜０．４）層を用いることが好ましい。Ａｌ混晶比Ｘが０．４未満の範囲であると、結晶性の良好なＡｌＧａＮ層が形成可能なため、移動度μを高いものとでき、またＡｌ混晶比Ｘは特に０．２以上が好ましい。
【００２７】
一方、第２の層としてＡｌＮ層を用いる場合は、２ｎｍ以下の膜厚とすると、結晶性よく形成でき好ましく、特に０．５〜１ｎｍ程度の膜厚とすることが好ましい。障壁層１４とキャリア走行層１３との間は、接触させること好ましいが、その間に層を設けても良い。
（エッチングストップ層３１５）
【００２８】
さらに半導体構造には、ＨＥＭＴのチャネルの厚さを正確に制御するためのエッチングストップ層３１５（蒸発防止層）を設けることが好ましい。図８に示す実施例２に係るＧａＮ系ＨＥＭＴ３００では、障壁層３１４の上面にＡｌＧａＮ層のエッチングストップ層３１５を設けている。Ａｌを含む窒化物半導体層は、他の組成、若しくはそれよりもＡｌ混晶比の小さい窒化物半導体層に比してエッチングレートが小さい、すなわちＡｌ混晶比が大きいほどエッチングレートが小さくなる。この性質を利用して、ＡｌＧａＮ、ＡｌＮなどのＡｌを含む窒化物半導体層（Ａｌ高混晶層）の上層に、それよりもＡｌ混晶比の小さい窒化物半導体層、若しくはＡｌ混晶比の小さい別の窒化物半導体層を配置することで、Ａｌを含む窒化物半導体層（Ａｌ高混晶層）で好適にエッチング制御できるエッチングストップ層３１５として機能させることができる。またエッチングストップ層３１５の上面は、ＳｉＯ2等の保護膜３２４で被覆している。
【００２９】
一般に良好なノーマリオフ特性を得るためには、ソース・ドレイン電極間に電流が流れなくなるときのゲート電極の印加電圧である閾値電圧を−１Ｖ以上とすることが好ましく、さらに０Ｖ以上とすることで、完全なノーマリオフ型とすることができる。実際に使用する場合には閾値電圧２Ｖ以上が好ましい。従来は、障壁層の膜厚を薄くすることで、閾値電圧を正側にシフトさせていた。これは、障壁層を薄くし、ゲート電極からチャネルまでの距離を短くすることで、ゲート電極下の空乏層がチャネルまで届きやすくなるためと考えられる。これに対し本願発明では、逆に障壁層１４に介在層１６を付加して厚くすることで、ノーマリオフ型のＨＥＭＴを実現している。
（介在層１６）
【００３０】
介在層１６は、ゲート電極２２と障壁層１４との間に設ける。この介在層１６は、格子緩和を生じさせる機能を有させるため、その膜厚は臨界膜厚以上とする。またこの介在層１６は、ＩｎＧａＮで構成する。これにより、閾値電圧を好適に大きくすることができるので、ノーマリオフ型のトランジスタが実現できる。またこの際、オン抵抗の上昇を抑制することもできるので、消費電力や発熱を抑制できる。このような介在層１６としては、ＩｎＧａＮ層が好適に利用できる。ＩｎＧａＮ層は、膜厚（ｎｍ）とＩｎ混晶比の積を１．５〜１０とすることが好ましい。具体的には、膜厚を１５ｎｍ〜５０ｎｍ、Ｉｎ混晶比を０．１〜０．２とすることが好ましく、これによりオン抵抗の上昇を抑制しつつ閾値電圧を大きくできる。さらにＩｎＧａＮ層は好ましくは、後述するｐ型層よりもｐ型不純物の含有量を少なくするか、若しくは含有しない構成とする。より好ましくは、ＩｎＧａＮ層をアンドープとする。このようにドープ量を違えたｐ型層とＩｎＧａＮ層を別個に設け、それぞれを個別に作用させることで、閾値電圧を効率よく上昇できる。
（ｐ型層１８）
【００３１】
さらに介在層１６とゲート電極２２との間には、ｐ型層１８を含めることが好ましい。ｐ型層１８は、ゲート電極のコンタクト層として機能する。ゲート電極２２の直下にｐ型層１８を付加することで、ゲート電極２２にバイアスを印加しない状態で空乏層が広がるため、フラットバンドにするために必要なバイアスを大きくする効果、言い換えると閾値電圧を一層大きくする効果が得られる。このｐ型層１８は、ゲート電極２２の下に設け、ソース電極２１とドレイン電極２３の下には設けない。ソース電極２１とドレイン電極２３の下にもｐ型層１８を積層すると、空乏層が形成され電流を阻害するので、ゲート電極２２の下のみを残して、後の部分ではＡｌＧａＮ層を露出させることが好ましい。上述の介在層１６も同様に、ゲート電極２２の下のみを残して除去することが好ましい。
【００３２】
またｐ型層１８はｐ型窒化物半導体層、好ましくはｐ型ＧａＮ層とする。またｐ型層１８は複数層で構成することもできる。
【００３３】
さらにｐ型層とＩｎＧａＮ層の間に第３の窒化物半導体層を介在させてもよい。第３窒化物半導体層は、バンドギャップエネルギーがＩｎＧａＮ層よりも大きく、且つｐ型窒化物半導体層以下とする。またｐ型不純物の含有量が、ｐ型窒化物半導体層よりも少ないか、若しくは含有しない。このようにｐ型層とＩｎＧａＮ層の間に第３窒化物半導体層を設けることで、ＩｎＧａＮ層へのｐ型不純物拡散を抑制することができる。この第３窒化物半導体層は、ピエゾ電荷の発生を防ぐため、ＩｎＧａＮ層よりも大きく、且つｐ型層以下のバンドギャップエネルギーを有する半導体層とする。この第３窒化物半導体層は、ｐ型層と同じ組成であることが好ましい。図２に示す実施例１に係るＨＥＭＴ１００では、ｐ型層１１８であるｐ型ＧａＮ層と介在層１１６であるＩｎＧａＮ層との間に、第３窒化物半導体層としてアンドープのＧａＮ層１１７を設けている。
（電極）
【００３４】
障壁層１４上には、ソース電極２１、ゲート電極２２、ドレイン電極２３の各電極が形成される。これらの電極の内、ソース電極２１とドレイン電極２３は、障壁層１４に電流を供給するためにオーミック電極が好適に用いられる。ゲート電極２２は、キャリア走行層１３に形成される空乏層を制御性よく形成し、チャネルを走行する電子を制御できるように、一般的にはショットキー電極が用いられるが、ゲート電極のコンタクト層がｐ層である場合にはオーミック電極を用いることができる。また、これらの電極は、図示しないが複数の層からなる金属層や合金層及びそれらの組合せを適宜用いることができる。
【００３５】
電界効果トランジスタにおいて、キャリアとなる電子は、キャリア走行層１３中の障壁層１４との界面近傍に蓄積され、チャネル１３ａ中を走行する。一方、ソース電極２１とドレイン電極２３との電極間にドレイン−ソース間電圧Ｖdsを印加すると、チャネル１３ａを介してソース電極２１とドレイン電極２３の間にドレイン電流Ｉdが流れる（図３参照）。またゲート電極２２にゲート電圧Ｖgを印加すると、その電圧に応じてゲート電極２２の下に発生する空乏層が延びるため、ゲート電圧Ｖgでドレイン電流Ｉdを制御することができる。すなわちゲート電圧Ｖgを大きくする程、同じドレインソース間電圧Ｖdsでもドレイン電流Ｉdを大きくすることができる。
（第１の凹部１９）
【００３６】
また図１に示すように、ＩｎＧａＮ層は、ゲート電極直下の表面に第１の凹部１９を設けている。またこれに応じて、好ましくはＩｎＧａＮ層上面のｐ型窒化物半導体層にも第２の凹部２０を設ける。このような凹部を設けることで、閾値電圧を大きくできる。このような効果は、ゲート電極のコンタクト層として、表面に第１の凹部１９を有するＩｎＧａＮ層の上にｐ型層を積層した構造を用いることにより得られる。そのメカニズムは明らかでないが、以下の要因が考えられる。
（１）表面に第１の凹部１９を有するＩｎＧａＮ層の上に更に半導体層を成長させると、第１の凹部１９内は平坦でないため半導体層が成長し難く、ＩｎＧａＮ層とその表面に形成された層との間に空隙ができ易い。この空隙の存在によって帯電し、閾値電圧が上昇する。
（２）ＩｎＧａＮ層の上面は一般にＣ面である。これに対して第１の凹部１９は、上面に対して傾斜した面であるため、Ｍ面やＡ面といった、Ｃ面よりもノーマリオフになりやすい無極性面が露出している。
（３）第１の凹部１９上にｐ型層を形成するため、第１の凹部１９が存在する領域では、他の領域よりも、ｐ型層がチャネルに近付く。これにより、空乏層が広がりやすく、閾値電圧が上昇する。
【００３７】
第１の凹部１９は、ＩｎＧａＮ層を貫通していてもよい。好ましくは、第１の凹部１９の底部がＩｎＧａＮ層内に位置するようにする。第１の凹部１９は、底部に向かって寸法が小さくなる形状であり、第１の凹部１９の側面とＩｎＧａＮ層の成長軸が成す角を３０度〜８５度程度とすることが好ましく、さらに好ましくは５０度〜７０度とする。ＩｎＧａＮ層の成長軸とは、ＩｎＧａＮ層の成長方向と平行な方向を指す。平面視における第１の凹部１９の最大幅は、ＩｎＧａＮ層厚みと同程度かそれよりも大きいことが好ましく、上限は１μｍ以下、さらに好ましくは０．５μｍ以下とする。また、第１の凹部１９の密度は、１×１０5／ｃｍ2〜１×１０10／ｃｍ2程度とすることが好ましい。
【００３８】
また第１の凹部１９は、転位の直上に位置するように設けることが好ましい。半導体層の内部には転位が存在しているため、この転位に合わせてＩｎＧａＮ層の第１の凹部１９を位置させる。本発明者の行った試験によれば、キャリア走行層である第１窒化物半導体層（ＧａＮ層）から続く転位の上のＩｎＧａＮ層が陥没して、ピットとなっていることが確認できた。ＩｎＧａＮ層の第１の凹部１９は、このように転位上にＩｎＧａＮ層を成長させて形成することで、第１の凹部を形成する工程を不要にでき、製造コストを削減できる。また、このように半導体層の成長方向に伸びる転位は、本実施例のように各電極を同一面側に形成した横型構造において、リークの低減にも寄与する。このような転位は、例えば、サファイア基板等の異種基板上に半導体層を積層することや、転位を有するＧａＮ基板等の半導体基板上に半導体層を積層することによって形成される。
（第２の凹部２０）
【００３９】
第２の凹部２０は、第１の凹部１９と同様の構成を採用できる。第２の凹部２０は、好ましくは第１の凹部１９の直上に設けられる。第２の凹部２０は、第１の凹部１９を有するＩｎＧａＮ層の上にｐ型層１８を形成することで、第１の凹部１９に対応した第２の凹部２０を形成することが好ましい。第２の凹部２０を設けることで閾値電圧を大きくできるメカニズムは明らかでないが、ｐ型層によって空乏層を広げる一方で、ｐ型層表面に部分的に第２の凹部２０を設けることにより、効率的に空乏層が広がりやすく、閾値電圧が上昇することが考えられる。
（窒化物半導体層）
【００４０】
ＧａＮ系ＨＥＭＴは、窒化ガリウム系化合物半導体で構成される。窒化ガリウム系化合物半導体層は、基板上に必要に応じてバッファ層を形成し、さらにキャリア走行層１３、障壁層１４を順にエピタキシャル成長し、さらに電極を積層して形成することができる。なおバッファ層は、ＧａＮ等のエピタキシャル層と格子整合する基板を用いる場合は必ずしも必要でない。結晶成長方法としては、例えば、有機金属気相成長法（ＭＯＣＶＤ：metal-organic chemical vapor deposition）、ハイドライド気相成長法（ＨＶＰＥ）、ハイドライドＣＶＤ法、ＭＢＥ（molecularbeam epitaxy）等の方法が利用できる。窒化ガリウム系化合物半導体は、一般式がＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ、０≦ｙ、ｘ＋ｙ≦１）であって、ＢやＰ、Ａｓを混晶してもよい。また、各半導体層、例えばキャリア走行層１３、障壁層１４は、単層、多層を特に限定しない。また窒化物半導体層には、ｎ型不純物、ｐ型不純物を適宜含有させることもできる。ｎ型不純物としては、Ｓｉ、Ｇｅ、Ｓｎ、Ｓ、Ｏ、Ｔｉ、Ｚｒ等のＩＶ族、若しくはＶＩ族元素を用いることができ、好ましくはＳｉ、Ｇｅ、Ｓｎを、最も好ましくはＳｉを用いる。またｐ型不純物としては、特に限定されないが、Ｂｅ、Ｚｎ、Ｍｎ、Ｃｒ、Ｍｇ、Ｃａ等が挙げられ、好ましくはＭｇが用いられる。これにより、各導電型の窒化物半導体を形成することができる。また半導体構造を形成する成長用の基板はサファイア基板やＧａＮ基板等が利用でき、また熱伝導が高く放熱性に優れたＳｉＣ基板、ＣｕＷ基板等も利用できる。熱伝導性基板としては、その他Ａｌ、Ｃｕ、Ｗ等の金属、ＡｌＮ、ＳｉＣ、ダイヤモンド、銅ダイヤモンド、ＧａＮ、Ｓｉ等及びその混晶、合金、混合物等を用いることができ、放熱を担える基体であれば、金属以外でも樹脂類やガラス類等、材料組成、形状は限定されない。
【００４１】
窒化物半導体層の形成後、基板及びバッファ層は除去されると、バッファ層の存在によるリーク電流が生じてリークパスが形成されることを防ぐことができる。基板のみならずバッファ層まで除去すること、例えば基板剥離後に半導体構造の一部を研磨してバッファ層を除去することで、リーク電流を抑制することも可能となる。また、成長初期のバッファ層、下地層などは、結晶性が悪い傾向にあり、その場合、その部分がリークパスとなるため、結晶性の悪い深さで除去して、キャリア走行層１３、障壁層１４が形成されることでリーク電流を抑制できる。基板は、全て除去すれば、バッファ層の除去が容易になる。
（段差部）
【００４２】
また、キャリア走行層２１３と障壁層２１４とを含む積層構造が、図４に示すように、ゲート電極２２２の片側、好ましくは両側にキャリア走行層２１３の端部を露出させる側面を備えた段差部を有するメサ構造としてもよい。段差部の側面には、少なくともキャリア走行層２１３端部と接続された、ソース電極２２１、ドレイン電極２２３の少なくとも一方、好ましくは両方が設けられ、ソース電極２２１、ドレイン電極２２３の一部は、段差部上面、つまり障壁層２１４上に設けられる。これにより、ソース・ドレイン電極が好適に低接触抵抗化でき、さらに抵抗を低減させることができる。また、オフ時の高耐圧化も可能である。
【００４３】
また、このようなメサ構造における寸法の具体例は、以下のようなものがある。段差部の上面に設けられたソース電極２２１、ドレイン電極２２３の少なくとも一方のゲート電極２２２側端部から段差部上面の端部側面までの距離Ｌを、０＜Ｌ≦１０μｍ、好ましくは０．１μｍ以上、５μｍ以下の範囲とする。これは、０．１μｍ以下であると、段差部上面に設けられる電極が微細となるため、生産性・信頼性に劣る傾向にあり、各電極、特にゲート電極２２２の位置精度、及びゲート電極２２２と各電極との距離の精度が、素子特性の要因として大きくなるためである。また、５μｍ以下であると、ＴＬＭ（Transmission line model）測定による接触抵抗を十分に小さなものとできる。
【００４４】
また、ソース電極、ドレイン電極の少なくとも一方が、段差部の下段部分にまで延長して電極が設けられることで、制御性良く各電極構造を形成できる。また、その底面における電極形成層を、キャリア走行層２１３と同一の層とすることで、チャネル近傍においては、キャリア走行層２１３端部と同様に好適に各電極との接続が実現され、それと離れた領域では、高接触抵抗として、選択的にキャリア走行層２１３にキャリアを誘導できる構造となる。さらに、段差部が上面側より底面側を幅広とする形状であると、各電極及びその形成位置・領域を好適に制御でき、生産性に富み、好適な特性のＦＥＴとできる。従って、この例では、段差の下段部又は電極形成層の少なくとも一方をチャネルより下に位置するようにすること、好ましくはチャネルを有する窒化物半導体、若しくはキャリア走行層２１３内に位置するようにすることとなる。
【００４５】
段差部は、キャリア走行層２１３及び障壁層２１４などの半導体積層構造に、エッチング等により形成される。エッチングの方法は、例えば、レジストパターンなどのマスクを介して、ＲｌＥ（reactive ion etching）やイオンミリング（ion milling）等で行うことができる。同様に、段差構造のその他の形成方法としては、結晶の成長速度の違いを利用した再成長により段差構造を形成することができる。より具体的には、キャリア走行層２１３を成長した後、一部を例えばＳｉＯ2などで覆い、開口部を選択的に成長させることで段差構造とすることもできる。
（ソース電極２１、ゲート電極２２、ドレイン電極２３）
【００４６】
ソース電極２１、ゲート電極２２、ドレイン電極２３等の電極は、典型的には素子を構成する半導体材料とは異なる組成から形成され、例えばＴｉ、Ａｌ、Ｃｕ、Ｗ、Ａｕ、Ａｇ、Ｍｏ、Ｎｉ、Ｐｔ、Ｉｎ、Ｒｈ、Ｉｒ、Ｃｒ等導電性に優れた材質で構成される。また金属材料に限定せず、導電性酸化物、導電性を有する導電性プラスチック等も利用できる。さらに電極は単一元素の材料のみならず、合金化、共晶化、混晶等、複数の元素で構成し、例えばＩＴＯや酸化亜鉛（ＺｎＯ）等が利用できる。さらにまた２層以上の層構造も採用できる。好ましくは、ＡｌＧａＮ系やＧａＮ系半導体層に対するオーミック電極の一例として、Ｔｉ／Ａｌ系電極、ショットキー電極の一例としてＮｉ／Ａｕ系材料からなる電極が採用される。これによってＨＥＭＴ用電極として要求されるオーミック特性、ショットキー特性等において良好に機能する。また、各電極とワイヤとの密着性等を考慮して、パッド電極を形成してもよい。電極の上には、外部電極等と接続させるための導電部材（例えばバンプ）を好適に形成する。導電部材は、Ａｇ、Ａｕ、Ｓｎ、Ｉｎ、Ｂｉ、Ｃｕ、Ｚｎ等の材料から成る。電界効果トランジスタの電極形成面側をサブマウント上に設けられた外部電極と対向させ、バンプにて各々の電極を接合してもよい。サブマウントに対してはワイヤ等が配線される。各電極は、スパッタや蒸着等により形成することができ、半導体構造の同一面側に形成し、横型構造のＦＥＴとすることができる。一方、ソース電極２１とドレイン電極２３とを、半導体構造を挟んで対向する面にそれぞれ設け、ゲート電極２２をその対向面のいずれかに設けた縦型構造のＦＥＴとすることもできる。なお、本明細書において、例えばＴｉ／Ａｌとは、半導体側からＴｉとＡｌが順に積層された構造を指す。
（電界効果トランジスタの製造方法）
【００４７】
実施例に係る電界効果トランジスタ、例えば図２に係るＨＥＭＴ１００は、以下のようにして製造される。ここでは結晶成長装置を用いて、ＭＯＣＶＤによりサファイア基板１１１上にＧａＮ系ＨＥＭＴを作製する。まず、ＭＯＣＶＤ反応炉内にサファイア基板１１１をセットし、Ｃ面サファイア基板１１１の表面を水素雰囲気中で、熱処理クリーニングを行い、５１０℃まで下げ、水素雰囲気にてサファイア基板１１１上にＧａＮよりなるバッファ層１１２を約２０ｎｍ、結晶成長温度まで昇温して、素子構造となる積層構造として、３μｍアンドープＧａＮのキャリア走行層１１３（このアンドープＧａＮ層の障壁層１１４との界面近傍部がチャネル１１３ａとなる）、その上の障壁層１１４として、アンドープのＡｌＮよりなるＡｌＮの第２の層１１４ａ（０．９ｎｍ）、Ａｌ組成が０．３であるアンドープのＡｌ0.3Ｇａ0.7ＮよりなるＡｌＧａＮの第１の層１１４ｂ（７ｎｍ）を成長させる。なお、アンドープＡｌＮ層１１４ａを設けることにより、チャネルの移動度をより向上させることができる。さらにその上に、介在層１１６として３０ｎｍのＩｎ0.16Ｇａ0.84Ｎ層、５ｎｍのアンドープのｉ−ＧａＮ層１１７、ｐ型層１１８として２０ｎｍのＧａＮ層を順に成長させる。反応終了後、温度を室温まで下げウェハを反応容器から取り出す。
【００４８】
次に、ｐ型層１１８の成長表面に、スパッタ装置でＮｉを１０ｎｍ、Ａｕを１５０ｎｍ、順に成膜し、リフトオフしてゲート電極１２２を形成する。このゲート電極１２２をマスクとして、ｐ型層１１８から介在層１１６まで除去し、第１の層１１４ｂを露出させる。次に、ゲート電極１２２両端のキャリア走行層１１３の一部を除去して段差部を形成し、段差部の底面から上面にかけて、ソース電極１２１、ドレイン電極１２３として、スパッタにて、Ｔｉを１０ｎｍと、Ａｌを３００ｎｍとを順に成膜し、リフトオフにてＴｉ／Ａｌの電極を形成する。その後、５５０℃で電極をアニールする。さらに、第１の層１１４ｂの露出面からゲート電極１２２の上面にかけて、保護膜２４としてＳｉＯ2で被覆する。実施例１では、ソース・ドレイン電極間距離ＬＳＤを約２０μｍ、ソース・ゲート電極間距離を約３μｍ、ゲート電極長（図２の断面図における断面幅）を約３μｍ、ゲート電極幅（ゲート電極長手方向）を約１００μｍとして形成する。
（実施例１）
【００４９】
以上のようにして製造された実施例１に係るＧａＮ系ＨＥＭＴ１００は、図２に示すように、チャネル１１３ａを有するキャリア走行層１１３としてアンドープのＧａＮ層３μｍと、その上に障壁層１１４とが設けられる。障壁層１１４は、第２の層１１４ａとしてアンドープのＡｌＮ層（スペーサ層）が０．９ｎｍの膜厚で、第１の層１１４ｂとしてアンドープのＡｌＧａＮ層が７ｎｍの膜厚で、順に積層される。さらに介在層１１６であるＩｎＧａＮ層の膜厚は３０ｎｍ、その上面には５ｎｍのｉ−ＧａＮ層、さらにその上にｐ型層１１８として２０ｎｍのＧａＮ層を積層し、その上面にゲート電極１２２をＮｉ／Ａｕで作成した。一方でゲート電極１２２形成部分以外では介在層１１６を除去し、ソース電極１２１、ドレイン電極１２３を各々形成後、電極面を除いて保護膜２４で被覆している。
【００５０】
実施例１に係るＧａＮ系ＨＥＭＴの静特性を図３に示す。図３は、ゲート電圧Ｖgを１Ｖ〜８Ｖに１Ｖ刻みで変化させたときの、ドレインソース間電圧Ｖdsに対するドレイン電流Ｉdの変化を示している。ゲート電圧Ｖgが１〜３Vのときのドレイン電流Ｉdはほぼ同じであり、０［A／ｍｍ］付近である。この例では、閾値電圧が約３Ｖ、オン抵抗が約１２．７Ωｍｍという良好なノーマリオフ特性のＦＥＴを得ることができた。このようなＦＥＴにおいて、介在層１１６であるＩｎＧａＮ層表面に第１の凹部が確認された。第１の凹部は、キャリア走行層１１３の成長方向に伸びた転位上に位置する。ＥＤＳ（Energy-Dispersive-Spectroscopy）によってＩｎＧａＮ層と第１の凹部内のＩｎ混晶比を測定すると、第１の凹部内のＩｎ混晶比はＩｎＧａＮ層のＩｎ混晶比の半分程度であった。第１の凹部の側面とＩｎＧａＮ層の成長軸とが成す角は６０度〜７０度程度であり、平面視における第１の凹部の最大幅は３０ｎｍ〜２５０ｎｍ程度である。ＩｎＧａＮ層の上に形成されたｐ型層１１８の表面にも同様の第２の凹部が確認された。
【００５１】
また以上のＨＥＭＴにおいて、介在層１１６としてＩｎ0.1Ｇａ0.9Ｎ層の膜厚を変化させたときの閾値とオン抵抗の変化を図５に示す。図５において、●はオン抵抗Ｒon（右側の縦軸［Ω・ｍｍ］）を示し、○は閾値電圧Ｖth（左側の縦軸［Ｖ］）を、それぞれ示している。この図から明らかなように、閾値電圧は介在層１１６の膜厚増加に従って増大しており、特に１０ｎｍ付近から急激に増大していることが判る。一方でオン抵抗は、閾値電圧の上昇に比べて増加幅が極めて少なく、ほぼ一定を維持している。このように、介在層１１６によって閾値電圧の上昇とオン抵抗の均質化が図られていることが確認できた。
【００５２】
次に、介在層１１６としてＩｎＧａＮ層の膜厚を変化させたときの逆格子ベクトルの変化を測定した結果を、表１に示す。この表から明らかなとおり、５ｎｍから１０ｎｍに変化させたときの逆格子ベクトルの変化が顕著であり、この間に薄膜結晶が歪緩和する臨界膜厚があると推測できる。よって介在層１１６の膜厚は、１０ｎｍ以上とすることが好ましい。より好ましくは、介在層１１６の膜厚を、閾値電圧の急激な増大がみられる１０ｎｍよりも大きい膜厚とし、さらに好ましくは１５ｎｍ以上とする。また、膜厚を５０ｎｍより大とすると、オン抵抗が増大するため、介在層１１６の膜厚は、５０ｎｍ以下とすることが好ましい。このようにＩｎＧａＮ層の膜厚を設定することで、低オン抵抗と高閾値を両立させることができる。
【００５３】
【表１】
0005625338.tif 000002
【００５４】
以上のように、介在層１１６としてＩｎＧａＮ層を追加したことで、従来困難と思われていた閾値電圧Ｖthを上昇させつつオン抵抗Ｒonを維持するという相反する問題を解決することに成功した。このような知見は、本発明者が試行錯誤の末見出したものであり、そのメカニズムは明らかでないが、凡そ以下の理由であると推察される。すなわち、図６に示すバンド図において、フラットバンドになったときのｐ側フェルミ準位が、介在層の挿入により下がったことが原因と推測される。
【００５５】
ただ、ＩｎＧａＮ層はナローギャップであるため、ｐ側の擬フェルミ準位Ｅfpが価電子帯にかかって２次元ホールガス（２ＤＨＧ）が形成されると、閾値増大効果は薄れてしまう。実際、空間電荷としてピエゾ分極と自発分極のみを置いた自己無撞着（self-consistent）のシミュレーションによれば、ＩｎＧａＮ／ＡｌＧａＮ界面で界面準位が価電子帯にかかり２次元ホールガスが形成され、ＩｎＧａＮの負の分極を打ち消すので、殆ど閾値電圧が変化しないという結果が得られ、実験結果を再現できていない。よって介在層による閾値増加には、格子緩和が何らかの影響を及ぼしている可能性があると考えられる。
（Ｉｎ混晶比）
【００５６】
次に、ＩｎＧａＮの介在層１１６を成長させる際のＩｎ気相比を変化させたときの閾値電圧とオン抵抗の変化を、図７に示す。図７においても、●はオン抵抗Ｒon（右側の縦軸［Ω・ｍｍ］）を、○は閾値電圧Ｖth（左側の縦軸［Ｖ］）を、それぞれ示している。この図から明らかなように、Ｉｎ気相比が増大するに従って閾値電圧が上昇する傾向がみられる。また、この場合においてもオン抵抗はほぼ一定の結果が得られた。よって介在層１１６のＩｎＧａＮは、Ｉｎ混晶比を大きくすることが好ましいと言える。具体的には、ＩｎxＧａ1-xＮにおいて、０＜ｘ≦０．５、好ましくは０．１≦ｘ≦０．２とする。上述の膜厚範囲は、特にこのようなＩｎ混晶比の場合に好ましい。
（実施例２）
【００５７】
また一方で、介在層はゲート電極下の領域にのみ設け、他の領域であるソース電極やドレイン電極の部分では除去することが好ましい。なお介在層の除去方法にエッチングを用いると、その下の半導体構造表面のＡｌＧａＮ層の表面近傍にエッチングダメージ領域が残る虞がある。これを表面処理等を行って除去すればキャリア濃度と移動度を向上できるものの、一方でＡｌＧａＮ層の膜厚を薄くしすぎると、逆にキャリア濃度と移動度が低下してしまう問題がある。
【００５８】
そこで、実施例２に係るＧａＮ系ＨＥＭＴ３００を提案する。このＧａＮ系ＨＥＭＴ３００は、図８に示すように第２の層３１４ａと第１の層３１４ｂで障壁層３１４を構成しており、さらに障壁層３１４の表面にエッチングストップ層３１５が形成されている。基板３１１、バッファ層３１２、キャリア走行層３１３、介在層３１６、アンドープのＧａＮ層３１７、ｐ型層３１８、ゲート電極３２２、ソース電極３２１、ドレイン電極３２３、保護膜３２４等の構成は図２とほぼ同様である。第１の層３１４ｂであるＡｌＧａＮ層は、低Ａｌ混晶比のＡｌＧａＮ層３１４ｄと高Ａｌ混晶比のＡｌＧａＮ層３１４ｃの２層構成とし、低Ａｌ組成ＡｌＧａＮ層３１４ｄ側を表面側に位置させる。この構成によれば、エッチングダメージが残ったエッチングストップ層３１５を表面処理によって除去する際に、その下の低Ａｌ組成ＡｌＧａＮ層３１４ｄの表面がある程度削除されても、キャリア濃度と移動度の低下を免れることができ、閾値電圧の増加を達成しつつエッチングダメージ領域を充分に除去することができる。
【００５９】
この理由は、以下のように考えられる。仮に半導体構造のＡｌＧａＮ層を単層とする場合、表面から削除されるに従って界面準位濃度が減少し、これに伴いキャリア濃度も減少してしまう。これに対して、低Ａｌ組成／高Ａｌ組成の２層構成のＡｌＧａＮ層とすることで、表面側が低Ａｌ層であるため、表面から削除されるに従って、界面準位濃度が増加し、キャリア濃度も増加すると考えられる。このように実施例２に係るＧａＮ系ＨＥＭＴ３００では、キャリア濃度と移動度の劣化を抑制して高品質なＧａＮ系ＨＥＭＴを得ることができる。
【産業上の利用可能性】
【００６０】
本発明の電界効果トランジスタは、低抵抗なＦＥＴとして、また、良好なノーマリオフ特性のＦＥＴとして、スイッチング素子等、好適に用いることができる。また、素子構造、実装構造としては、フェイスダウン構造を持つフリップチップ型の実装、半導体構造を挟んで各電極を対向させた構造の縦型ＦＥＴなどにも応用できる。
【符号の説明】
【００６１】
１０…ＨＥＭＴ
１００、３００…ＧａＮ系ＨＥＭＴ
１１１、３１１…基板
１１２、３１２…バッファ層
１３、１１３、２１３、３１３…キャリア走行層
１３ａ、１１３ａ、３１３ａ…チャネル
１４、１１４、２１４、３１４…障壁層
１１４ａ、３１４ａ…第２の層
１１４ｂ、３１４ｂ…第１の層
３１５…エッチングストップ層
３１４ｃ…高Ａｌ組成ＡｌＧａＮ層
３１４ｄ…低Ａｌ組成ＡｌＧａＮ層
３１５…エッチングストップ層
１６、１１６、３１６…介在層
１１７、３１７…アンドープＧａＮ層
１８、１１８、３１８…ｐ型層
１９…第１の凹部
２０…第２の凹部
２１、１２１、２２１、３２１…ソース電極
２２、１２２、２２２、３２２…ゲート電極
２３、１２３、２２３、３２３…ドレイン電極
２４、３２４…保護膜
９１１…サファイア基板
９１２…バッファ層
９１３…キャリア走行層
９１３ａ…チャネル
９１４、９１４Ｂ…キャリア供給層
９１５…ソース電極
９１６、９１６Ｂ…ゲート電極
９１７…ドレイン電極
９１８…スペーサ層
１１００…ＦＥＴ
１１１１…サファイア基板
１１１２…バッファ層
１１１３…キャリア走行層
１１１３ａ…チャネル
１１１４…障壁層
１１１４ａ…第１窒化物層
１１１４ｂ…第２窒化物層
１１２５…ソース電極
１１２６…ゲート電極
１１２７…ドレイン電極
１１２８…チャネル改質膜
【図１】
0005625338.tif 000003
【図２】
0005625338.tif 000004
【図３】
0005625338.tif 000005
【図４】
0005625338.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0005625338.tif 000011
【図１０】
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【図１１】
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