(57)【特許請求の範囲】
【請求項１】
基板上に位置し、論理ゲート及び／又は揮発性メモリと関連するトランジスタデバイス用のゲートとして使用される材料から成る浮遊ゲートと、
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域とを結合するｎ型チャネルと
を備え、
前記浮遊ゲートは、前記ｎ型チャネルを越えて延在し、前記ドレイン領域のドレイン接合面から延長しているアクティブ領域に重なる重複領域を有しており、
前記ドレイン領域は、前記ドレイン接合面から延長している端子を介して、前記ドレイン領域の前記ドレイン接合面に印加され前記デバイスをプログラムするデバイス用プログラム供給電圧を、前記浮遊ゲートと前記ドレイン領域との間にある空間的な容量結合によって前記浮遊ゲートに付与するように前記重複領域において前記ゲートの大部分に重なる、基板上に位置するプログラマブル不揮発性デバイス。
【請求項２】
前記プログラム供給電圧は５ボルトより大きい、請求項１に記載のプログラマブルデバイス。
【請求項３】
前記浮遊ゲートは消去可能である、請求項１に記載のプログラマブルデバイス。
【請求項４】
前記デバイスは再プログラムできる、請求項３に記載のプログラマブルデバイス。
【請求項５】
前記浮遊ゲートは前記ソース領域に印加される消去電圧によって消去可能である、請求項３に記載のプログラマブルデバイス。
【請求項６】
前記浮遊ゲートの状態は前記ドレイン領域に適用された読み取り信号によって決定できる、請求項１に記載のプログラマブルデバイス。
【請求項７】
前記読み取り信号は約１ボルト未満である、請求項１に記載のプログラマブルデバイス。
【請求項８】
前記デバイスは、集積回路において別個の各論理回路及び／又は各メモリ回路に組み込まれたプログラム可能なアレイの一部である、請求項１に記載のプログラマブルデバイス。
【請求項９】
前記デバイスは、データ暗号化回路、リファレンス調整（reference trimming）回路、製造ＩＤ、及び／又はセキュリティＩＤのうちの一つと関連する、請求項８に記載のプログラマブルデバイス。
【請求項１０】
前記容量結合は前記浮遊ゲートと前記ドレイン領域との間で行われる、請求項１に記載のプログラマブルデバイス。
【請求項１１】
前記基板にある一組の第２トレンチは組込み型ＤＲＡＭとして使用される、請求項１０に記載のプログラマブルデバイス。
【請求項１２】
一対のラッチの配列に結合された第２プログラマブルデバイスをさらに有し、データやその補数が前記一対のラッチに保存される、請求項１１に記載のプログラマブルデバイス。
【請求項１３】
電荷蓄積位置としての機能を果たす各不純物を有し、基板上に位置する他の各非プログラマブルデバイス用の絶縁層として利用される材料から成る浮遊ゲートと、
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域とを結合させるｎ型チャネルと
を備え、
前記浮遊ゲートは、前記ｎ型チャネルを越えて延在し、前記ドレイン領域のドレイン接合面から延長しているアクティブ領域に重なる重複領域を有しており、
前記ドレイン領域は、前記ドレイン接合面から延長している端子を介して、前記ドレイン領域の前記ドレイン接合面に印加され前記デバイスをプログラムするプログラム供給電圧を、前記浮遊ゲートと前記ドレイン領域との間にある空間的な容量結合によって前記浮遊ゲートに付与するように前記重複領域において前記ゲートの大部分に重なる、基板上に位置するプログラマブルデバイス。
【請求項１４】
基板上に位置して論理ゲート及び／又は揮発性メモリと関連するトランジスタデバイス用の相互接続ゲート及び／又は別のゲートが共用する材料から成る浮遊ゲートと、
ソース領域と、
前記浮遊ゲートの一部分に重なるドレイン領域であって、ドレイン接合面から延長している端子を介して、前記ドレイン領域の前記ドレイン接合面に印加されて前記浮遊ゲートに付与されるプログラム供給電圧によって、前記浮遊ゲートと前記ドレイン領域との間に空間的な容量結合をもたらすドレイン領域と、
前記ソース領域と前記ドレイン領域とを結合させるｎ型チャネルと
を備え、
前記浮遊ゲートは、前記ｎ型チャネルを越えて延在し、前記ドレイン領域の前記ドレイン接合面から延長しているアクティブ領域に重なる重複領域を有しており、
前記浮遊ゲートの閾値は、ＯＴＰデバイスにデータを保存するよう各チャネル熱電子によって恒久的に変更できる、基板上に位置するワンタイムプログラマブル（ＯＴＰ）デバイス。
【請求項１５】
一つ以上の他の追加論理デバイス及び／又は非ＯＴＰメモリデバイスと共にシリコン基板上に組み込まれるワンタイムプログラマブル（ＯＴＰ）メモリデバイスであって、
ａ．前記ＯＴＰメモリデバイスは、浮遊ゲートと、ソース領域とドレイン領域とを結合するｎ型チャネルとを有し、前記浮遊ゲートは、該ｎ型チャネルを越えて延在し、前記ドレイン領域のドレイン接合面から延長しているアクティブ領域に重なる重複領域を有しており、
ｂ．前記ＯＴＰメモリデバイスの任意及びすべての領域と各構造とは、前記追加論理デバイス及び／又は非ＯＴＰメモリデバイスの各構成要素として使用される各対応領域及び構造から単に由来するものであり、
前記ＯＴＰメモリデバイスの前記ドレイン接合面から延長しているドレイン端子を介して前記ドレイン接合面に印加され、前記重複領域において前記浮遊ゲートと前記ドレイン領域との間にある空間的な容量結合を介して前記浮遊ゲートに付与されるドレイン端子プログラム供給電圧によって、前記ＯＴＰメモリデバイスは、ソース端子と前記ドレイン端子とを介して、空間的な容量結合に使用するプログラム供給電圧を前記浮遊ゲートにプログラム可能にすることを特徴とするメモリデバイス。
【請求項１６】
シリコン基板上にゲート、ｎ型不純物ソース、及びｎ型不純物ドレインを有するプログラマブルメモリデバイスであって、
ｎ型チャネルを備え、
前記ゲートは、前記ｎ型チャネルを越えて延在し、前記ｎ型不純物ドレインのドレイン接合面から延長しているアクティブ領域に重なる重複領域を有しており、
前記ｎ型不純物ドレインは、前記ドレイン接合面から延長している端子を介して、前記ｎ型不純物ドレインの前記ドレイン接合面に印加され前記デバイスをプログラムするプログラム供給電圧を、前記ｎ型不純物ドレインと前記ゲートとの間にある容量結合によって前記ゲートに付与するように前記重複領域において前記ゲートの大部分に重なり、
前記ゲートは、前記デバイスが前記プログラム供給電圧によって前記ゲート上に蓄積された電荷量によって画定されるプログラム状態にあるように浮遊ゲートとしての機能に適応し、
さらに、前記浮遊ゲート上の前記電荷は、前記デバイスが再プログラム可能となるように消去できる、プログラマブルメモリデバイス。
【請求項１７】
シリコン基板上にゲート、ｎ型不純物ソース、及びｎ型不純物ドレインを有するワンタイムプログラマブル（ＯＴＰ）メモリデバイスであって、
ｎ型チャネルを備え、
前記ゲートは、前記ｎ型チャネルを越えて延在し、前記ｎ型不純物ドレインのドレイン接合面から延長しているアクティブ領域に重なる重複領域を有しており、
前記ｎ型不純物ドレインは、前記ドレイン接合面から延長している端子を介して、前記ｎ型不純物ドレインの前記ドレイン接合面に印加され前記デバイスをプログラムする電圧を、前記ｎ型不純物ドレインと前記ゲートとの間にある空間的な容量結合によって前記ゲートに付与するように前記重複領域において前記ゲートの大部分に重なり、
前記ゲートは、ＯＴＰデバイスが前記ゲートの荷電状態によって画定されるプログラム状態にあるように構成される、メモリデバイス。
【請求項１８】
印加された前記プログラム供給電圧によって、前記ソース領域と前記ドレイン領域との間にあるトランジスタチャネル領域にわたって電流の経路と、前記ドレイン領域においてドレインに結合するコンデンサとが生成される、請求項１に記載のプログラマブルデバイス。
【請求項１９】
前記空間的な容量結合は、前記浮遊ゲートの下にある、ｎ型ウェル又はｎ型拡散層の重なった領域とともに達成されるものである、請求項１に記載のプログラマブルデバイス。
【請求項２０】
前記デバイスは、前記ドレイン領域に印加される前記プログラム供給電圧がなくても、前記デバイスの外部にある別のデバイスのソースを介してプログラム可能なものであり、該別のデバイスのソースは、前記プログラム供給電圧を前記ドレイン領域に与えるものである、請求項１に記載のプログラマブルデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一回（ワンタイム）あるいは場合によって複数回（マルチタイム）プログラム可能な不揮発性メモリに関する。本発明は、特に各電子回路をカスタマイズすることが望ましい各アプリケーションに適用可能である。
【背景技術】
【０００２】
ワンタイムプログラマブル（ＯＴＰ）及びマルチタイムプログラマブル（ＭＴＰ）メモリは、近年、カスタマイズがデジタル及びアナログ設定の両方において必要とされる多数のアプリケーションでの有効利用を目的として導入されてきている。これらのアプリケーションには、データ暗号化、リファレンス調整（reference trimming）、製造ＩＤ、セキュリティＩＤ、及び多くの他のアプリケーションが含まれる。それにもかかわらず、ＯＴＰ及びＭＴＰメモリを組み込むことは、通常、幾つかの追加的な処理ステップを行うことで成り立っている。
【０００３】
特許文献１は、ＮＭＯＳ型ＯＴＰの導入を開示しており、その内容を参照により本願明細書に援用する。この引用文献におけるデバイスは、チャネル熱正孔注入（channel hot-hole-injection）によってプログラムされる。当該開示は、チャネル熱正孔注入後にデバイスが伝導状態にプログラムされることを教示している。しかしながら、各発明者が主張する方法によってデバイスが実際に動作するのかどうかは不明確である。すなわち、浮遊ゲートの状態が不明であり、電圧を浮遊ゲートに結合するための有効な手段がないため、チャネル電流が熱正孔注入を誘導し始めるであろうということが明らかでない。ＮＭＯＳデバイスは、浮遊ゲートの電位がデバイスを作動させるのに十分なときだけ、又はチャネル電流の伝導ができるように閾値電圧が常に初めは低いときだけ、熱正孔注入を開始するようチャネル電流を流す。いずれの状況も確立する唯一の方法は、ＮＭＯＳの各作動特性を修正するために追加の処理ステップを導入することである。次に、チャネルが初めに導通して各熱正孔が注入されると仮定すると、浮遊ゲート上に注入された各正孔は、該デバイスをより伝導性のあるものにする。そのように、デバイスは、基本的に導電状態から（熱正孔注入用のチャネル電流を流すために）高い導電状態に向かう。これはメモリデバイスにとって最適な動作ではない。
【０００４】
特許文献２（参照により本願明細書に援用する）に記載された別の先行技術のデバイスは、プログラム供給電圧をＯＴＰデバイスの浮遊ゲートの実施形態に供給する課題に対して若干異なった取り組みを説明している。この設計においては、図４に示すように、ドレイン境界線の長さＬ１をソース側の長さＬ１に対して増加させることによって、消去可能な浮遊ゲート４１６に対する結合比を増加させる。該結合比を増加させることによりチャネル電流量が増加すると、その結果、浮遊ゲートへの電荷注入もさらに増加する。しかしながら、このセルの欠点は、セル及びチャネル４１２は非対称でなければならず、結合は稼働中の各領域の長さの範囲を使用して制御されるだけであるという事実である。これらの制限のために、多層構造にまで拡張可能であるように見えない。さらに、Ｐチャネルデバイスとして実行されるだけであることは明らかである。
【０００５】
従って、従来技術におけるこれらの欠陥に対処できる浮遊ゲートタイプのプログラマブルメモリが長年に渡って必要とされてきたことは明らかである。
【０００６】
＜関連する出願への相互参照＞
本出願は、米国特許法第１１９条（ｅ）項に基づき、２００７年１１月１日に出願された米国仮特許出願第６０／９８４，６１５号の利益を主張し、その内容を参照により本願明細書に援用する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第６，９２０，０６７号明細書
【特許文献２】米国特許公開公報第２００８／０１８６７７２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
それゆえ、本発明の目的は、先行技術における上述の各制限を克服することである。
【課題を解決するための手段】
【０００９】
本発明の第１の態様は、基板上に位置するプログラム可能な不揮発性デバイスに関し、該デバイスは、同様に基板上に位置して論理ゲート及び／又は揮発性メモリと関連するトランジスタデバイス用のゲートとしても使用される材料から成る浮遊ゲートと、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とを結合するｎ型チャネルとを備え、前記ドレイン領域は、前記ドレインに印加されるデバイス用プログラム供給電圧を容量結合によって前記浮遊ゲートに付与できるように前記ゲートの大部分に重なる。
【００１０】
プログラム供給電圧は、５ボルトより大きいことが好ましい。場合によっては、浮遊ゲートは再プログラミングできるように消去可能である。前記浮遊ゲートは、前記ソース領域に印加される消去電圧によって消去可能である。
【００１１】
浮遊ゲートの状態は、前記ドレインに適用された読み取り信号によって決定することができ、前記読み取り信号は約１ボルト未満が好ましい。
【００１２】
本発明のデバイスは、集積回路において別個の各論理デバイス及び／又は各メモリ回路に組み込まれたプログラム可能なアレイの一部となることができる。前記メモリに保存されたデータは、データ暗号化回路、リファレンス調整回路、製造ＩＤ、セキュリティＩＤ又は他の同様の各アプリケーションの一部として（又はそれによって）使用できる。
【００１３】
幾つかの実施形態では、容量結合は前記基盤に位置する第１トレンチで実行されるように構成できる。基板にある別個の一組の第２トレンチは、組込み型ＤＲＡＭとして使用できる。
【００１４】
プログラマブルデバイスは、データやその補数が一対のラッチに保存されるように、一対のラッチの配列で第２プログラマブルデバイスに結合できる。
【００１５】
幾つかの実施形態では、浮遊ゲートは、各電荷蓄積位置としての機能を果たす不純物を有する材料から成っており、該材料は基板上に位置する他の各非プログラマブルデバイス用の、例えば酸化物などの絶縁層としても利用される。他の各アプリケーションにおいて、浮遊ゲートは、相互接続及び／又はトランジスタデバイス用の別のゲートが同様に共有する材料から成っており、該トランジスタデバイスは同様に基板上に位置し、論理ゲート及び／又は揮発性メモリと関連する。
【００１６】
本発明の別の態様は、一つ以上の他の追加論理デバイス及び／又は非ＯＴＰメモリデバイスと共にシリコン基板上に組み込まれるワンタイム（ＯＴＰ）又はマルチタイム（ＭＴＰ）プログラマブルメモリデバイスに関し、前記ＯＴＰメモリデバイスはｎ型チャネルを有し、前記ＯＴＰメモリデバイスの任意及びすべての領域と構造とは、前記追加の論理デバイス及び／又は非ＯＴＰメモリデバイスの各構成要素として使用される各対応領域及び構造から単に由来することを特徴とする。
【００１７】
本発明の別の態様は、基板上に位置する上記の不揮発性ＯＴＰ／ＭＰＴデバイスを形成する方法に関し、該方法は、不揮発性プログラマブルメモリデバイスと、同様に基板上に位置し、論理ゲート及び／又は揮発性メモリと関連する少なくとも一つの他のデバイスとが共有する第１層から不揮発性プログラマブルメモリデバイス用のゲートを形成することと、ドレイン領域を形成することと、前記ゲートの一部分を前記ドレイン領域と重ね合わせることによって前記ゲートを前記ドレイン領域に容量的に結合することとを備える。
【００１８】
上述のように、前記第１層はポリシリコン、或いはソース又はドレインの埋め込みステップ中に導入される各不純物を有する絶縁層であることが好ましい。前記デバイスはｎ型チャネルによって形成される。好適には、不揮発性プログラマブルメモリデバイスは演算回路に組み込まれ、ＣＭＯＳ処理と、処理回路内で他の論理デバイス及び／又は各メモリｎチャネルデバイスを形成するのに使用される各マスクとによって全て形成される。
【００１９】
不揮発性メモリは、ウエハ用の一つ以上の識別コードを保存するために必要に応じて製造中にプログラム可能であり、及び／又はデータ暗号化回路、リファレンス調整回路、製造ＩＤ及び／又はセキュリティＩＤのうち一つと関連することができる。
【００２０】
他の実施形態では、ＯＴＰメモリデバイスの全ての領域及び構造は、追加論理デバイス及び／又は非ＯＴＰメモリデバイスの各構成要素として使用される各対応領域及び構造と同じように形成される。
【００２１】
さらなる態様は、基板上に位置する不揮発性プログラマブル（ＮＶＰ）デバイスを操作する方法に関し、該方法は、前記基板上で少なくとも幾つかの他の非ＮＶＰデバイスの各ゲートが共有する層及び材料から成る浮遊ゲートを設けることと、浮遊ゲートの電圧閾値を変更するチャネル熱電子によってＮＶＰデバイスを第１状態にプログラミングすることと、前記電圧閾値を検出するためにバイアス電流を利用してＯＴＰデバイスで前記第１状態を読み取ることと、バンド間トンネリング熱正孔注入（band-band tunneling hot hole injection）によってＮＶＰデバイスを消去することとを備えている。
【００２２】
好適な実施形態では、浮遊ゲートはトランジスタデバイス用のゲートとしても使用される材料から成り、該トランジスタデバイスは、同様に基盤上に位置し、論理ゲート及び／又は揮発性メモリと関連する。前記ドレインに印加される前記プログラム供給電圧の大部分は、前記容量結合によって前記浮遊ゲートに同様に付与される。好適な実施形態では、浮遊ゲートの閾値は、ＯＴＰデバイスにデータを保存するためにチャネル熱電子の電流によって設定される。
【００２３】
本発明は、多数の異なる実施形態において実行可能であることが詳細な説明から理解されるであろう。さらに、そのような異なる各実施形態が本発明の上述の各目的のうち一つだけ或いは一つ以上を含んでいるであろうということを当業者は容易に認識するであろう。従って、任意の特定の実施形態におけるそのような複数の特性のうち一つ以上が欠けることは、本発明の範囲を限定するものとして解釈されるべきではない。不揮発性メモリアレイとの関連で説明しているが、本教示はあらゆるアプリケーションに使用できることが当業者にとって明らかになるであろう。
【図面の簡単な説明】
【００２４】
【図１】本発明の不揮発性メモリセルの好適な実施形態の包括図である。
【図２】好適な不揮発性メモリセルの側断面である。
【図３】好適な不揮発性メモリセルの構造の電気的関係性を示す電気回路図である。
【図４】ＯＴＰアプリケーション用の浮遊ゲートを使用する先行技術の不揮発性メモリセルを示している。
【図５】本発明の各ＮＶメモリセルと共に構成されたラッチ回路の好適な実施形態を示す電気回路図である。
【発明を実施するための形態】
【００２５】
本開示は、ＯＴＰ（ワンタイムプログラマブル）又はＭＴＰ（マルチタイムプログラマブル）メモリセルのいずれかとして動作できる、新しいタイプの不揮発性メモリデバイス構造（好適には、単層ポリ）に関する。好適なデバイス構造は、高度ＣＭＯＳ論理プロセスと完全に互換性があり、最悪の場合、実行するための最小限の追加ステップを必要とする。
【００２６】
本デバイス特有の態様は、メモリセル構造の浮遊ゲートがトランジスタのＳ／Ｄ接合部の一つを通って電気的に強硬に結合されることであり、一方で、従来の単層ポリ不揮発性メモリセルは、浮遊ゲートに結合するための追加的な相互接続層を必要とするか、又は浮遊ゲートが事実上既存の各電気信号のいずれかにも電気的結合をしない或いは最小限電気的結合を行うことを必要とする。さらに、米国特許公開公報第２００８／０１８６７７２号とは異なり、結合比をより具体的かつ正確にすることができる。すなわち、（面積の平均による）結合比、つまり電荷量を正確に制御することによって、最終的にプログラムされたＶｔは結合比とドレイン電圧の積に正比例する。結合比がメモリセルの所望のプログラミング閾値レベル（Ｖｔ）によって決定又は設定されるように、結合比をより正確に制御できる。これにより、異なる各結合比がプログラムされた異なるＶｔを生み出すので、ＯＴＰのマルチレベル版に容易に展開する設計が可能となる。
【００２７】
図１は、本発明に使用される好適な構造のレイアウトの上面図を示す。図２は、デバイス構造の代表的な断面図を示す。これらの図は拡大することを意図したものではなく、デバイスの幾つかの態様を省略することにより明確にしていることが理解されるであろう。
【００２８】
本デバイスは、標準的なＮＭＯＳトランジスタ１００を含み、該トランジスタは、デバイスのゲート（好適な実施形態においてポリである）１１０が電源に電気的に接続されないように修正される。デバイスのドレイン１２０は、従来型の高度ＣＭＯＳプロセスに既に一般的に存在するＮ型well１３０付近で湾曲し、さらに該Ｎ型Ｗell１３０によって接合されるのが好ましい。代案として、Ｎ−well１３０は、ポリ浮遊ゲートの真下にくるように導入されたn型拡散層と置き換えることができる。従来型ソース領域１２５が同様に利用される。
【００２９】
浮遊ゲートポリ１１０は、標準的なトランジスタチャネル領域１３５を越えて延在し、ドレイン接合面から延長しているアクティブ領域に重なる重複領域１４０を有する。Ｎ−Ｗell領域によって囲まれたアクティブ領域部１４１は、浮遊ゲートとの効果的な容量結合としての機能を果たす。従って、ドレイン接合面に印加されるいかなる電圧も浮遊ゲート上に効果的に結合される。
【００３０】
図３の電気回路図に示すように、ドレインの浮遊ゲートに対する結合比（ゲートチャネル領域のエリアとドレイン延長領域に重なるポリ延長エリアとの比率によって決定される）が十分に高い場合、浮遊ゲートは高割合のドレイン電圧値を効果的に確保及び有する。
【００３１】
図１及び図２に示すように、好適な実施形態の重要な利点は、ＣＭＯＳプロセスで各n型チャネルデバイスをアクティブにするために従来使用される同じ各層から形成されることである。唯一の違いは、ポリ（または場合によっては金属）ゲート層がそのような別に形成された各アクティブデバイスに相互接続されない又はゲート信号に連結されないことである。ソース／ドレイン用の他の各インプラントもＣＭＯＳ従来型プロセスの一部である。それゆえ、ほとんどのアプリケーションにおいて、唯一の代替物は処理されるウエハの各関連層用の既存のマスクであるため、本発明は追加処理コストなしで集積化できる。
【００３２】
このデバイス構造の別の任意の一変形例は、トレンチの側壁上にドレインとゲート間を結合するコンデンサ領域を作成することである。これによって、コンデンサに結合しているドレインとゲート間の領域を大幅に減少させる。このセルエリア内の減少は、製造プロセスを著しく複雑するということを犠牲にして成り立っている。しかしながら、さらに、本発明が特定の種類のＤＲＡＭアーキテクチャ（特に、組込型）と一体化されるアプリケーションにおいては、追加処理コストを回避するためにそのようなメモリ用の従来型処理ステップを組み込むことが可能である。電圧を浮遊ゲートに結合及び所望の結合比を達成するための他の技術が、当業者に明らかになるであろう。
【００３３】
浮遊ゲートは単一ポリシリコン層として示されているが、当業者は他の資材も同様に使用可能であることを理解するであろう。例えば、幾つかのアプリケーションにおいては、他の主要な下層の論理／メモリ構造の一部である一方、何らかの浮遊ゲートを作成する目的のためにも利用できる他の各構造／デバイスの構成を利用することが可能であってもよい。この点において、各浮遊ゲートは、各不純物が誘電体層／絶縁層に埋め込まれる／拡散される技術によることも含めて、通常多数の異なる材料から形成可能であることを留意すべきである。
【００３４】
さらに、好適な実施形態がＮＶＭセルを基板上の従来の外側かつ平面のＦＥＴ構造の一部として示しているが、非平面構造を含む他の形状／アーキテクチャを利用できることが当業者に明らかになるであろう。従って、本発明は、薄膜構造において、基板よりもデバイスの他の各レベルで、マルチゲート（ＦＩＮＦＥＴタイプ）配向及び垂直／非平面構造において各ＳＯＩ基板内に使用できる。そのような後者の場合、浮遊ゲートは、基板に対して垂直に内蔵及び方向付けられる。
【００３５】
デバイス１００の好適な操作を説明する。不揮発性デバイス構造は、高度ＣＭＯＳ論理プロセスで実行される従来型Ｉ／Ｏトランジスタの物理的特徴を備えることが好ましい。現時点で、そのようなＩ／Ｏトランジスタは名目上３．３Ｖで動作するが、この値は、製造業の後に続く世代とともに変化するであろうということが理解される。
【００３６】
このタイプのＩ／Ｏトランジスタは、通常、７０Ａの標準的な電気的ゲートの酸化層の厚さを有する０.５Ｖから０.７Ｖの閾値電圧である。結合比０．９０で浮遊ゲートに結合されるドレインと、デバイスに印加される１．０Ｖの読取りドレイン電圧とによって、浮遊ゲートはおおよそ０．９０Ｖの電圧で効果的に結合されるであろう。これは、プログラムされていないＮＭＯＳデバイス１００を起動するのに十分であり、チャネル電流は、デバイスの状態を確認する感知回路（sense circuitry）の一般的な手段によって検知できる。特定の結合比や読取り電圧などはアプリケーションからアプリケーションに変化し、各特性を作用する所望のデバイスに基づいて構成できることが当業者に理解されるであろう。
【００３７】
デバイスは、本来プログラムされていない状態であり、該プログラムされていない状態とは、好適な実施形態において、チャネル領域１３５を通ってソースとドレインとの間を結合している低抵抗によって特徴づけられる。これは、チャネル領域１３５を実質的に均一にすることが可能であり、電流の流れが確実であることを意味する。好適な実施形態は対称的なセル／チャネルの形状で示されているが、本発明は、上述の米国特許公開公報第２００８／０１８６７７２号に示されるような非対称の形状で使用できることが理解されるであろう。
【００３８】
デバイスをプログラム状態にするために、デバイスは、チャネル領域内の各キャリアを減少させ、さらに閾値電圧を増加させることによって遮断されなければならない。このために、６．０Ｖのドレイン電圧を印加することが可能であり、これによって約５．４Ｖの電圧を効果的に浮遊ゲートに結合する。このバイアス条件は、デバイスをチャネル熱電子注入体制に設定する。浮遊ゲートに注入された各電子は、デバイスの閾値電圧を効果的に増加させる。１．０Ｖの後続の読み取り電圧がドレイン上に再び印加される場合、デバイスはその高い閾値電圧の結果、電流を伝導せず、従ってこのデバイスの第二状態が確定される。読み取られた各特性と同様に、特定の結合比、プログラム電圧などはアプリケーションからアプリケーションに変化し、各特性を作用する所望のデバイスに基づいて構成できることが当業者に理解されるであろう。
【００３９】
上述の従来技術は、浮遊ゲートに対する帯電を解除するためのメカニズムが開示されていないため、主にワンタイムプログラマブルデバイスである。対照的に、本発明の幾つかの実施形態は、マルチタイムプログラムが可能になっている。このために、浮遊ゲートに注入された各電子を除去或いは中和するよう消却作業を導入できる。各電子を除去或いは中和するためのメカニズムは、デバイスの他の非連結接合面１２５からバンド間トンネリング熱正孔注入によることが好ましい。好適なバイアス条件は次のようになる。非連結接合面（ソース接合面）は、６Ｖのバイアスが印加されることによって、接合面にバンド間トンネリング電流を誘導させる。バンド間トンネリング電流は熱孔子を浮遊ゲートに注入させ、浮遊ゲート上に保存された各電子を中和させる。従って、デバイスは非伝導又は低伝導状態から伝導状態に（再）プログラムされる。デバイスは、その後、後続の読み取り電圧が読み取り作業中に連結接合面に印加される場合、チャネル電流を流すことができる。低伝導状態から伝導状態にプログラミングすることは、限定作業読出しウィンドウを有することが可能であることが理解されるであろう。
【００４０】
追加的な任意の作業として、消去作業を容易にし、バンド間トンネリング電流を高めるために、浮遊ゲートがより負に帯電されて、ソース接合面を横切るより高いバンド間トンネリング電流をもたらすように、連結接合面を負電圧で供給できる。
【００４１】
従って、各作業特性は以下のようになることが好ましい。  
0005581215.tif 000002
【００４２】
幾つかの実施形態では、ＯＴＰ及びＭＴＰデバイスが浮遊ゲート上に蓄積された電荷の損失に対する十分な耐性を確実に備えるようにさらなる保護を実行できる。このために、デバイスは図５に示すように、一対のラッチ５００内に構成でき、そこでデータ及びその補数が該ラッチ内に保存され、その結果保存されたデータ内におけるマージンを効果的に２倍にする。そこに示されるように、上部デバイス５１０はノード５３０を第１電圧基準（Ｖｃｃ）に結合させるが、第２の下部デバイス５２０は該ノードを第２電圧基準（Ｖｓｓ）に結合させる。上部デバイス浮遊ゲートに帯電させることによって上部デバイス５１０は非導電状態にプログラムされ、ノード５３０は下部デバイス５２０によってＶｓｓに確実に引き下げられ、第１論理データ値（０）を示すこととなる。同様に、下部デバイス浮遊ゲートに帯電させることによって、下部デバイス５２０は非導電状態にプログラムされ、ノード５３０は上部デバイス５１０によってＶｃｃに確実に引き上げられ、第２論理データ値（１）を示すこととなる。
【００４３】
本発明の好適な実施形態の別の有用な利点は、最も従来型の各単層ポリＯＴＰは、通常ＰＭＯＳデバイス構造で実行されるが、本実施例はＮＭＯＳデバイス構造で実行されることである。これは、デバイスをウエハ上の他の各ｎチャネルデバイスと同時に形成できることを意味している。本発明におけるＮＭＯＳデバイス構造の別の利点は、該デバイスがＥＰＲＯＭデバイスと同じように機能するということであり、すなわち、デバイスは伝導状態から非伝導状態にプログラムされる。対称的に、米国特許公開公報第２００８／０１８６７７２号の先行技術のタイプのデバイス及び一般に使用される他の各ＰＭＯＳ・ＯＴＰデバイスは、非伝導状態から伝導状態にプログラムされる。従って、本発明の本態様は、ＰＭＯＳデバイスが製造工場から出て非伝導状態になるのを確認するために一般にＰＭＯＳ・ＯＴＰデバイスと関連する追加のマスキングステップの必要性を取り除くことができる。
【００４４】
さらに、チャネル熱電子注入（channel hot electrons injection）を伴うＮＭＯＳデバイスのプログラミング機構が自己制御式であるため、チャネル熱電子プログラミングを伴うＰＭＯＳの場合とは異なり、本発明におけるプログラミング中のエネルギー消費量は自己制御される。
【００４５】
それゆえ、本明細書に示すように、浮遊ゲートの特定の構成は決定的ではない。必要なのは、チャネル伝導を制御するよう構造的及び電気的に構成され、電荷キャリアの電気的ソースに容量的に結合されることだけである。所望のレイアウトまたはマスクに従って、特定の形状に変更可能である。場合によっては、浮遊ゲートを例えば多層構造として実装することが望ましい。さらに、容量結合は使用される各材料の機能であるので、本発明は、浮遊ゲートの構成を要望通り収容するように変更及び特定のプロセスに統合できるように、大幅な柔軟性を認めている。本教示に従って構築された各セルのアレイは、閾値セルを有する各セルが形成できるように異なる形状や大きさの各浮遊ゲートを備えることができる。
【００４６】
上記の説明は、提案した各発明の単に例示的な各実施形態として意図したものである。本発明に与えられた保護は、上記の実施形態とは異なる実施形態を同様に含み、適用されるが、該実施形態は本願請求項の範囲内に入るものであることが理解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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