(57)【特許請求の範囲】
【請求項１】
一導電型の半導体層と、
前記半導体層に形成されたトレンチと、
前記トレンチの内部に第１絶縁膜を介して形成された埋め込み電極と、
前記半導体層の上面側の所定領域に、平面的に見て、前記トレンチと所定の間隔を隔てて形成され、前記埋め込み電極とは別個に電圧が印加される逆導電型の不純物領域と、
前記半導体層の上面側において前記トレンチと前記不純物領域との間の領域に形成され、前記半導体層よりも前記一導電型の不純物濃度が高い高濃度領域とを備え、
前記トレンチと前記不純物領域との間の領域がチャネルとなり、
前記トレンチに接する半導体層は全て前記一導電型の半導体層であるとともに、
前記トレンチの周辺に形成される空乏層と前記不純物領域の周辺に形成される空乏層とで前記チャネルを塞ぐことにより、前記チャネルを流れる電流が遮断される一方、前記トレンチの周辺の空乏層を消滅させることにより、前記チャネルを介して電流が流れるように構成されており、
前記トレンチの下端部は前記不純物領域の下端部よりも下方に位置し、
前記高濃度領域の下端部は前記埋め込み電極の上端部よりも上方に位置し、
前記高濃度領域は前記トレンチと前記不純物領域とに接していることを特徴とする、半導体装置。
【請求項２】
前記不純物領域の周辺には、オフ状態およびオン状態のいずれにおいても、空乏層が形成されていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記埋め込み電極の上面上には、第２絶縁膜が形成されており、
前記第２絶縁膜は、その上面が前記半導体層の上面と同一面となるように前記トレンチ内に形成されていることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記トレンチおよび前記不純物領域は、前記半導体層の上面と平行な所定方向に、互いに平行に延びるように形成されていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記トレンチおよび前記不純物領域は、それぞれ、複数形成されているとともに、平面的に見て、交互に配列されていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体層の上面上には、電極層が形成されており、
前記電極層は、少なくとも、前記不純物領域とオーミック接触していることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記トレンチは前記半導体層を貫通することを特徴とする、請求項１〜６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、スイッチング機能を有する半導体装置に関する。
【背景技術】
【０００２】
従来、スイッチング機能を有する半導体装置として、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が知られている（たとえば、特許文献１参照）。この特許文献１には、一導電型の半導体層に形成されたトレンチにゲート電極が埋め込まれたトレンチゲート型のＭＯＳＦＥＴ（半導体装置）が開示されている。
【０００３】
図１４は、上記特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。図１４を参照して、従来のＭＯＳＦＥＴでは、ｎ+型の半導体基板１０１の上面上に、エピタキシャル層１０２が形成されている。このエピタキシャル層１０２には、半導体基板１０１側から順に、ｎ-型不純物領域（ドレイン領域）１０２ａ、ｐ型不純物領域１０２ｂおよびｎ+型不純物領域（ソース領域）１０２ｃが形成されている。
【０００４】
また、エピタキシャル層１０２には、ｎ+型不純物領域１０２ｃおよびｐ型不純物領域１０２ｂを貫通してｎ-型不純物領域１０２ａの途中の深さにまで達するトレンチ１０３が形成されている。このトレンチ１０３の内部には、ゲート絶縁膜１０４を介して、ゲート電極１０５が形成されている。また、エピタキシャル層１０２の上面上の所定領域には、トレンチ１０３の開口を塞ぐ層間絶縁膜１０６が形成されている。
【０００５】
また、エピタキシャル層１０２の上面上には、層間絶縁膜１０６を覆うように、ソース電極１０７が形成されている。また、半導体基板１０１の裏面（下面）上には、ドレイン電極１０８が形成されている。
【０００６】
上記のように構成された従来のＭＯＳＦＥＴでは、ゲート電極１０５に対する印加電圧を変化させることによりオン／オフの制御が行われる。具体的には、ゲート電極１０５に対して所定の正電位を印加すると、ｐ型不純物領域１０２ｂの少数キャリア（電子）がトレンチ１０３側に引き寄せられることによって、ｎ-型不純物領域（ドレイン領域）１０２ａとｎ+型不純物領域（ソース領域）１０２ｃとを接続するような反転層１０９が形成される。これにより、反転層１０９を介して、ソース電極１０７とドレイン電極１０８との間に電流を流すことができる。その結果、ＭＯＳＦＥＴがオン状態となる。すなわち、従来のＭＯＳＦＥＴでは、ｎ-型不純物領域（ドレイン領域）１０２ａとｎ+型不純物領域（ソース領域）１０２ｃとを接続するように形成される反転層１０９をチャネルとして機能させている。
【０００７】
その一方、ゲート電極１０５に対する所定の正電位の印加を解除すると、反転層（チャネル）１０９が消滅するので、ソース電極１０７とドレイン電極１０８との間における電流の流れを遮断することができる。その結果、ＭＯＳＦＥＴがオフ状態となる。
【０００８】
【特許文献１】特開２００１−７１４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、図１４に示した従来の構造では、オン時に形成される反転層（チャネル）１０９が非常に薄いため、反転層（チャネル）１０９を流れる電流に対する抵抗を低減するのが困難であるという不都合がある。その結果、オン抵抗の改善を図るのが困難であるという問題点がある。
【００１０】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、この発明の一の局面による半導体装置は、一導電型の半導体層と、半導体層に形成されたトレンチと、トレンチの内部に第１絶縁膜を介して形成された埋め込み電極と、半導体層の上面側の所定領域に、平面的に見て、トレンチと所定の間隔を隔てて形成され、埋め込み電極とは別個に電圧が印加される逆導電型の不純物領域とを備えている。そして、トレンチと不純物領域との間の領域がチャネルとなり、トレンチの周辺に形成される空乏層と不純物領域の周辺に形成される空乏層とでチャネルを塞ぐことにより、チャネルを流れる電流が遮断される一方、トレンチの周辺の空乏層を消滅させることにより、チャネルを介して電流が流れるように構成されている。なお、本発明の半導体層は、半導体基板を含む。
【００１２】
この一の局面による半導体装置では、上記のように、一導電型の半導体層に、第１絶縁膜を介して埋め込み電極が内部に設けられたトレンチと、平面的に見て、トレンチと所定の間隔を隔てて配置された逆導電型の不純物領域とを形成するとともに、トレンチの周辺に形成される空乏層と不純物領域の周辺に形成される空乏層とでチャネルを塞ぐことにより、チャネルを流れる電流を遮断する一方、トレンチの周辺の空乏層を消滅させることにより、チャネルを介して電流が流れるように構成することによって、トレンチの周辺に形成される空乏層の形成状態は埋め込み電極に対する印加電圧に応じて変化するので、埋め込み電極に対する印加電圧を制御することにより、オフ状態（チャネルを流れる電流が遮断される状態）からオン状態（チャネルを介して電流が流れる状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置にスイッチング機能を持たせることができる。そして、上記した構成では、オン時において、トレンチと不純物領域との間の領域の空乏層が形成されていない領域の全てをチャネル（電流通路）として機能させることができるので、非常に薄い反転層をチャネル（電流通路）として機能させる従来の半導体スイッチ装置（ＭＯＳＦＥＴ）と比べて、チャネルを流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、従来の半導体スイッチ装置（ＭＯＳＦＥＴ）と比べて、オン抵抗を大幅に低減することができる。
【００１３】
また、一の局面による半導体装置では、上記のように、半導体層の上面側の所定領域に、平面的に見て、トレンチと所定の間隔を隔てて形成されるとともに、埋め込み電極とは別個に電圧が印加される逆導電型の不純物領域を備えることによって、不純物領域に電圧が印加された状態にしておくことにより、不純物領域の周辺には常に電界が働いている状態にしておくことができるので、その電界によって、不純物領域の周辺に常に空乏層が形成された状態にしておくことができる。一方、空乏層によってチャネルが塞がれた状態（オフ状態）では、トレンチの周辺に形成される空乏層の一部と、不純物領域の周辺に形成される空乏層の一部とが重なった状態となっているので、トレンチの周辺に形成される空乏層の一部は、不純物領域の周辺に働く電界中に位置した状態となっている。このため、オフ状態からオン状態に切り替える際に、不純物領域の周辺に働く電界に逆らって、トレンチの周辺に形成された空乏層を消滅させなければならなくなるので、オフ状態からオン状態に切り替える際の閾値電圧（チャネルを流れる電流の遮断が解除されてオン状態になる時の埋め込み電極に対する印加電圧）を高くすることができる。その結果、オン／オフ制御時において、外来ノイズによる誤動作が発生し易くなるのを抑制することができる。なお、上記した構成では、不純物領域と半導体層との境界部分にｐｎ接合が形成されるので、この不純物領域に電圧を印加することによって、不純物領域の周辺に形成される空乏層を大きくすることができる。すなわち、ｐｎ接合によって形成される空乏層は、電圧依存性が高いので、不純物領域に電圧を印加することによって、不純物領域の周辺に形成される空乏層を大きくすることができる。このため、トレンチの周辺に形成される空乏層と不純物領域の周辺に形成される空乏層とで、チャネルを塞ぐ際に、トレンチの周辺に形成される空乏層の一部と、不純物領域の周辺に形成される空乏層の一部とが重なる領域を大きくすることができる。これにより、閾値電圧を容易に高くすることができる。
【００１４】
さらに、一の局面による半導体装置では、上記のように、一導電型の半導体層に逆導電型の不純物領域をトレンチと所定の間隔を隔てて形成することによって、上記したように、不純物領域の周辺に形成される空乏層を大きくすることができるので、トレンチと不純物領域との間の間隔を大きくした場合でも、容易に、トレンチの周辺に形成される空乏層と不純物領域の周辺に形成される空乏層とでチャネルを塞ぐことができる。これにより、トレンチと不純物領域との間隔に余裕を持たせることができるので、製造プロセスを容易にすることができる。
【００１５】
上記一の局面による半導体装置において、好ましくは、不純物領域の周辺には、オフ状態およびオン状態のいずれにおいても、空乏層が形成されている。このように構成すれば、容易に、閾値電圧を高くすることができるので、容易に、オン抵抗を大幅に低減しながら、信頼性を向上させることができる。
【００１６】
上記一の局面による半導体装置において、埋め込み電極の上面上に、第２絶縁膜を形成するとともに、第２絶縁膜を、その上面が半導体層の上面と同一面となるようにトレンチ内に形成することができる。
【００１７】
上記一の局面による半導体装置において、好ましくは、トレンチおよび不純物領域は、半導体層の上面と平行な所定方向に、互いに平行に延びるように形成されている。このように構成すれば、トレンチと不純物領域との間の領域の平面積を大きくすることができるので、チャネルの平面積を大きくすることができる。これにより、チャネルに流れる電流量を大きくすることができるので、容易に、チャネルに流れる電流に対する抵抗を大幅に低減することができる。その結果、オン抵抗をより大幅に低減することができる。
【００１８】
上記一の局面による半導体装置において、好ましくは、トレンチおよび不純物領域は、それぞれ、複数形成されているとともに、平面的に見て、交互に配列されている。このように構成すれば、容易に、トレンチと不純物領域との間の領域の平面積（合計面積）を大きくすることができるので、容易に、チャネルの平面積を大きくすることができる。これにより、容易に、チャネルに流れる電流量を大きくすることができるので、より容易に、チャネルに流れる電流に対する抵抗を大幅に低減することができる。その結果、オン抵抗をさらに大幅に低減することができる。
【００１９】
上記一の局面による半導体装置において、好ましくは、半導体層の上面上には、電極層が形成されており、電極層は、少なくとも、不純物領域とオーミック接触している。このように構成すれば、オフ状態およびオン状態のいずれにおいても、不純物領域に電圧が印加された状態を容易に保持することができるので、容易に、不純物領域の周辺に空乏層が形成された状態にしておくことができる。このため、容易に、閾値電圧を高くすることができるので、容易に、オン抵抗を大幅に低減しながら、信頼性を向上させることができる。
【発明の効果】
【００２０】
以上のように、本発明によれば、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を具体化した実施形態を、図面を参照して詳細に説明する。
【００２２】
図１は、本発明の一実施形態による半導体装置の一部を示した断面図である。図２は、図１に示した一実施形態による半導体装置の一部を示した平面図である。まず、図１および図２を参照して、本実施形態による半導体装置の構造について説明する。なお、本実施形態の半導体装置は、ノーマリオフ型のスイッチ装置として機能するように構成されている。
【００２３】
本実施形態の半導体装置は、図１に示すように、ｎ+型シリコン基板１の上面上に、約１μｍ〜約１０μｍの厚みを有するｎ型シリコンからなるｎ型エピタキシャル層２が形成されている。ｎ+型シリコン基板１には、後述するドレイン電極８との間で良好なオーミック接触を得るために、ｎ型不純物が高濃度（たとえば、約１×１０20ｃｍ-3）で導入されている。また、ｎ型エピタキシャル層２には、ｎ型不純物がｎ+型シリコン基板１よりも低い濃度（たとえば、約５×１０15ｃｍ-3〜約１×１０18ｃｍ-3）で導入されている。なお、ｎ+型シリコン基板１およびｎ型エピタキシャル層２は、本発明の「一導電型の半導体層」の一例である。
【００２４】
また、ｎ型エピタキシャル層２は、その厚み方向に掘られた複数のトレンチ３を有している。この複数のトレンチ３は、ｎ型エピタキシャル層２の所定領域がその上面（主表面）側からエッチングされることによって形成されている。すなわち、複数のトレンチ３の各々の開口端は、ｎ型エピタキシャル層２の上面側に位置している。また、複数のトレンチ３は、図２に示すように、その各々がｎ型エピタキシャル層２の上面に対して平行な所定方向（矢印Ｙ方向）に沿って延びるように細長状に形成されている。
【００２５】
また、複数のトレンチ３は、ｎ型エピタキシャル層２の上面に対して平行で、かつ、トレンチ３が延びる方向（矢印Ｙ方向）と直交する方向（矢印Ｘ方向）に互いに所定の間隔を隔てて配列されている。さらに、複数のトレンチ３の各々の溝深さは、図１に示すように、ｎ型エピタキシャル層２の厚み（約１μｍ〜約１０μｍ）よりも小さくなるように、約０．５μｍ〜約５μｍに設定されている。また、複数のトレンチ３の各々のＸ方向の幅は、図２に示すように、約０．１μｍ〜約１μｍに設定されている。
【００２６】
また、複数のトレンチ３の各々の内部には、図１に示すように、ｎ型エピタキシャル層２を構成するｎ型シリコンを熱酸化処理することによって得られるシリコン酸化膜４が約１０ｎｍ〜約１００ｎｍの厚みで形成されている。なお、シリコン酸化膜４は、本発明の「第１絶縁膜」の一例である。
【００２７】
また、複数のトレンチ３の各々の内面上には、シリコン酸化膜４を介して、ｐ型ポリシリコンからなる埋め込み電極５が形成されている。この複数の埋め込み電極５の各々は、対応するトレンチ３の途中の深さまで埋め込まれている。また、複数のトレンチ３の各々において、埋め込み電極５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）には、シリコン酸化膜からなる層間絶縁膜６が形成されている。この複数の層間絶縁膜６の各々の厚みは、対応するトレンチ３において、埋め込み電極（ゲート電極）５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）の深さと同じになるように設定されている。したがって、複数の層間絶縁膜６の各々の上面は、ｎ型エピタキシャル層２の上面に対して同一面となっている。なお、層間絶縁膜６は、本発明の「第２絶縁膜」の一例である。
【００２８】
ここで、本実施形態では、ｎ型エピタキシャル層２の上面側の所定領域には、ｐ型不純物が導入されたｐ+型不純物領域２ａが複数形成されている。この複数のｐ+型不純物領域２ａの各々の厚み（イオン注入による拡散後の深さ）は、約０．５μｍ〜約１０μｍに設定されている。また、複数のｐ+型不純物領域２ａの各々のＸ方向の幅は、約０．１μｍ〜約２μｍに設定されている。また、ｐ+型不純物領域２ａの具体的な不純物濃度は、たとえば、約１×１０18ｃｍ-3〜約１×１０20ｃｍ-3である。なお、ｐ+型不純物領域２ａの各々は、後述するソース電極７との間で良好なオーミック接触を得るために、少なくとも、ｐ+型不純物領域２ａの上面側の部分には、ｐ型不純物が高濃度で導入されている。また、ｐ+型不純物領域２ａは、本発明の「逆導電型の不純物領域」の一例である。
【００２９】
また、複数のｐ+型不純物領域２ａは、図２に示すように、それぞれ、上記したトレンチ３に沿って延びるように細長状に形成されているとともに、平面的に見て、Ｘ方向にトレンチ３と交互に配列されている。また、ｐ+型不純物領域２ａの各々は、隣り合うトレンチ３と所定の間隔（たとえば、約０．０５μｍ〜約０．４μｍ）を隔てて形成されている。なお、本実施形態による半導体装置では、ｎ型エピタキシャル層２にｐ+型不純物領域２ａが形成されることによって、ｐｎ接合が形成されるので、このｐｎ接合によって、耐圧の低下を抑制することが可能となる。
【００３０】
また、図１に示すように、ｎ型エピタキシャル層２の上面側の部分（互いに隣り合うトレンチ３とｐ+型不純物領域２ａとの間の各領域の上端部）には、ｎ型エピタキシャル層２の上面に低濃度領域が露出しないように、ｎ型不純物が高濃度でイオン注入された高濃度領域２ｂが形成されている。このｎ型エピタキシャル層２の高濃度領域２ｂの濃度は、後述するソース電極７との間で良好なオーミック接触を得ることが可能なように設定されており、ｎ型エピタキシャル層２の他の部分（低濃度領域）よりも高くなっている。また、ｎ型エピタキシャル層２の高濃度領域２ｂの厚み（イオン注入による拡散後の深さ）は、層間絶縁膜６の厚みよりも小さくなるように設定されている。すなわち、ｎ型エピタキシャル層２の高濃度領域２ｂの下端部は、埋め込み電極５の上端部よりも上方に位置していることになる。
【００３１】
また、ｎ型エピタキシャル層２の上面上には、ｎ型エピタキシャル層２の高濃度領域２ｂ（互いに隣り合うトレンチ３とｐ+型不純物領域２ａとの間の各領域の上端部）とｐ+型不純物領域２ａとに接触するように、Ａｌ層からなるソース電極７が形成されている。このソース電極７は、ｎ型エピタキシャル層２（ｐ+型不純物領域２ａおよび高濃度領域２ｂ）に対してオーミック接触している。すなわち、ｐ+型不純物領域２ａは、ソース電極７と同電位となるように電圧が印加される。なお、ソース電極７は、本発明の「電極層」の一例である。また、ｎ+型シリコン基板１の裏面（下面）上には、複数の金属層を含む多層構造体からなるドレイン電極８が形成されている。このドレイン電極８は、ｎ+型シリコン基板１に対してオーミック接触している。
【００３２】
上記した構成では、ソース電極７とドレイン電極８との間に電圧を印加した場合に、ソース電極７とドレイン電極８との間を流れる電流（ｎ型エピタキシャル層２の厚み方向に流れる電流）は、ｎ型エピタキシャル層２の互いに隣り合うトレンチ３とｐ+型不純物領域２ａとの間の各領域を通過することになる。すなわち、上記した構成では、ｎ型エピタキシャル層２の互いに隣り合うトレンチ３とｐ+型不純物領域２ａとの間の各領域がチャネル９として機能することになる。
【００３３】
また、トレンチ３内にそれぞれ形成された埋め込み電極（ゲート電極）５は、ソース電極７には電気的に接続されておらず、ｐ+型不純物領域２ａとは別個に電圧が印加されるように構成されている。
【００３４】
図３〜図５は、本発明の一実施形態による半導体装置の動作を説明するための断面図である。なお、図３には、スイッチ装置として機能する半導体装置がオフ状態となっている場合を図示しており、図４および図５には、スイッチ装置として機能する半導体装置がオン状態となっている場合を図示している。次に、図３〜図５を参照して、本実施形態のスイッチ装置として機能する半導体装置の動作について説明する。
【００３５】
なお、以下の説明では、ソース電極７に負電位（−）が印加され、ドレイン電極８に正電位（＋）が印加されているとする。
【００３６】
まず、図３および図４に示すように、ソース電極７およびドレイン電極８の各々に負電位（−）および正電位（＋）が印加されると、ｐ+型不純物領域２ａがソース電極７に電気的に接続されているために、ｐ+型不純物領域２ａに対して負電位が印加されることになる。このため、ｐ+型不純物領域２ａの周辺には、多数キャリアが減少した領域（空乏層）１０ａが形成される。一方、ｐ+型不純物領域２ａは、ｎ型エピタキシャル層２とは逆導電型（ｐ+型）であるため、ｐ+型不純物領域２ａとｎ型エピタキシャル層２とによってｐｎ接合が形成される。このため、ｐ+型不純物領域２ａの周辺に形成された空乏層１０ａは、電圧依存性が高くなるので、ソース電極７およびドレイン電極８に、それぞれ、負電位（−）および正電位（＋）が印加されると、ｐ+型不純物領域２ａの周辺に形成された空乏層１０ａは、ｎ+型シリコン基板１の厚み方向（電圧が加わる方向）に延びるように広がった状態となる。
【００３７】
そして、スイッチ装置として機能する半導体装置をオフ状態にする場合には、図３に示すように、埋め込み電極（ゲート電極）５に対して負電位（−）を印加する。これにより、埋め込み電極（ゲート電極）５が埋め込まれたトレンチ３の周辺にも空乏層１０ｂが形成される。
【００３８】
この際、トレンチ３とｐ+型不純物領域２ａとの間の領域において、トレンチ３およびｐ+型不純物領域２ａの各々の周辺に形成された空乏層１０の一部が互いに重なることにより、空乏層１０ａおよび１０ｂが互いに連結された状態となる。これにより、トレンチ３とｐ+型不純物領域２ａとの間の領域が空乏層１０ａおよび１０ｂによって塞がれる。すなわち、ｎ型エピタキシャル層２のチャネル９が空乏層１０ａおよび１０ｂによって塞がれるので、ｎ型エピタキシャル層２のチャネル９における電流（ソース電極７とドレイン電極８との間を流れる電流）の流れを遮断することができる。その結果、ｎ型エピタキシャル層２のチャネル９をオフ状態にすることが可能となる。
【００３９】
また、スイッチ装置として機能する半導体装置をオン状態にする場合には、図４に示すように、埋め込み電極（ゲート電極）５に対して正電位（＋）を印加する。この場合、ｐ+型不純物領域２ａの周辺では、図３に示した空乏層１０ａが形成された状態のまま保持される一方、トレンチ３の周辺では、図３に示した空乏層１０ｂが消滅する。すなわち、ｎ型エピタキシャル層２のチャネル９のトレンチ３側の部分を塞いでいた空乏層１０ｂが消滅するので、ｎ型エピタキシャル層２のチャネル９のトレンチ３側の部分を介して電流を流すことができる。その結果、ｎ型エピタキシャル層２のチャネル９をオン状態にすることが可能となる。
【００４０】
この際、ｐ+型不純物領域２ａの周辺には、空乏層１０ａを形成するための電界が働いているため、ｐ+型不純物領域２ａの周辺に働く電界に逆らって、トレンチ３の周辺に形成された空乏層１０ｂを消滅させる必要がある。このため、ｎ型エピタキシャル層２のチャネル９をオン状態にするのに必要な電圧（閾値電圧）を高くすることが可能となる。
【００４１】
そして、ｎ型エピタキシャル層２のチャネル９がオン状態になると、ソース電極７とドレイン電極８との間の電圧が低くなるので、図５に示すように、ｐ+型不純物領域２ａの周辺に形成された空乏層１０ａが小さくなる。すなわち、ｐ+型不純物領域２ａの周辺に形成された空乏層１０ａは電圧依存性が高いので、ｎ型エピタキシャル層２のチャネル９がオン状態になることによってソース電極７とドレイン電極８との間の電圧が低くなると、空乏層１０ａが小さくなる。これにより、チャネル９における電流が流れる領域が大きくなる。一方、埋め込み電極（ゲート電極）５に対して正電位（＋）が印加されると、ｎ型エピタキシャル層２の多数キャリアである電子がトレンチ３の周辺に引き寄せられるので、トレンチ３の周辺には、比較的電流が流れやすい層である蓄積層（多数キャリアである電子が蓄積された層）１１が形成される。これにより、本実施形態による半導体装置では、ｎ型エピタキシャル層２のチャネル９のトレンチ３側の部分を介して電流を流す場合でも、電流を流れ易くすることが可能となる。
【００４２】
本実施形態では、上記のように、ｎ型エピタキシャル層２に、シリコン酸化膜４を介して埋め込み電極５が内部に設けられたトレンチ３と、平面的に見て、トレンチ３と所定の間隔を隔てて配置されたｐ+型不純物領域２ａとを形成するとともに、ｐ+型不純物領域２ａの周辺に形成される空乏層１０ａとトレンチ３の周辺に形成される空乏層１０ｂとで、チャネル９を塞ぐことにより、チャネル９を流れる電流を遮断する一方、トレンチ３の周辺の空乏層１０ｂを消滅させることにより、チャネル９を介して電流が流れるように構成することによって、トレンチ３の周辺に形成される空乏層１０ｂの形成状態は埋め込み電極５に対する印加電圧に応じて変化するので、埋め込み電極５に対する印加電圧を制御することにより、オフ状態（チャネル９を流れる電流が遮断される状態）からオン状態（チャネル９を介して電流が流れる状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置にスイッチング機能を持たせることができる。そして、上記した構成では、オン時において、トレンチ３とｐ+型不純物領域２ａとの間の領域の空乏層１０が形成されていない領域の全てをチャネル（電流通路）として機能させることができるので、非常に薄い反転層をチャネル（電流通路）として機能させる従来の半導体スイッチ装置（ＭＯＳＦＥＴ）と比べて、チャネル９を流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、従来の半導体スイッチ装置（ＭＯＳＦＥＴ）と比べて、オン抵抗を大幅に低減することができる。
【００４３】
また、本実施形態では、ｎ型エピタキシャル層２の上面側の所定領域に、平面的に見て、トレンチ３と所定の間隔を隔てて形成されるとともに、埋め込み電極５とは別個に電圧が印加されるｐ+型不純物領域２ａを備えることによって、ｐ+型不純物領域２ａに電圧が印加された状態にしておくことにより、ｐ+型不純物領域２ａの周辺には常に電界が働いている状態にしておくことができるので、その電界によって、ｐ+型不純物領域２ａの周辺に常に空乏層１０ａが形成された状態にしておくことができる。一方、空乏層１０によってチャネル９が塞がれた状態（オフ状態）では、ｐ+型不純物領域２ａの周辺に形成される空乏層１０ａの一部と、トレンチ３の周辺に形成される空乏層１０ｂの一部とが重なった状態となっているので、トレンチ３の周辺に形成される空乏層１０ｂの一部は、ｐ+型不純物領域２ａの周辺に働く電界中に位置した状態となっている。このため、オフ状態からオン状態に切り替える際に、ｐ+型不純物領域２ａの周辺に働く電界に逆らって、トレンチ３の周辺に形成された空乏層１０ｂを消滅させなければならなくなるので、オフ状態からオン状態に切り替える際の閾値電圧（チャネル９を流れる電流の遮断が解除されてオン状態になる時の埋め込み電極５に対する印加電圧）が高くなる。その結果、オン／オフ制御時において、外来ノイズによる誤動作が発生し易くなるのを抑制することができる。なお、上記した構成では、ｐ+型不純物領域２ａとエピタキシャル層２との境界部分にｐｎ接合が形成されるので、このｐ+型不純物領域２ａに電圧を印加することによって、ｐ+型不純物領域２ａの周辺に形成される空乏層１０ａを大きくすることができる。すなわち、ｐｎ接合によって形成される空乏層１０ａは、電圧依存性が高いので、ｐ+型不純物領域２ａに電圧を印加することによって、ｐ+型不純物領域２ａの周辺に形成される空乏層１０ａを大きくすることができる。このため、ｐ+型不純物領域２ａの周辺に形成される空乏層１０ａとトレンチ３の周辺に形成される空乏層１０ｂとで、チャネル９を塞ぐ際に、ｐ+型不純物領域２ａの周辺に形成される空乏層１０ａの一部と、トレンチ３の周辺に形成される空乏層１０ｂの一部とが重なる領域を大きくすることができる。これにより、閾値電圧を容易に高くすることができる。
【００４４】
また、本実施形態では、ｎ型エピタキシャル層２にｐ+型不純物領域２ａを、トレンチ３と所定の間隔を隔てて形成することによって、上記したように、ｐ+型不純物領域２ａの周辺に形成される空乏層１０ａを大きくすることができるので、トレンチ３とｐ+型不純物領域２ａとの間の間隔を大きくした場合でも、容易に、ｐ+型不純物領域２ａの周辺に形成される空乏層１０ａとトレンチ３の周辺に形成される空乏層１０ｂとで、チャネル９を塞ぐことができる。これにより、トレンチ３とｐ+型不純物領域２ａとの間隔に余裕を持たせることができるので、製造プロセスを容易にすることができる。
【００４５】
また、本実施形態では、トレンチ３およびｐ+型不純物領域２ａを、ｎ型エピタキシャル層２の上面と平行な所定方向に、互いに平行に延びるように形成することによって、トレンチ３とｐ+型不純物領域２ａとの間の領域の平面積を大きくすることができるので、チャネル９の平面積を大きくすることができる。これにより、チャネル９に流れる電流量を大きくすることができるので、容易に、チャネル９に流れる電流に対する抵抗を大幅に低減することができる。その結果、オン抵抗をより大幅に低減することができる。
【００４６】
また、本実施形態では、トレンチ３およびｐ+型不純物領域２ａを、それぞれ、複数形成するとともに、平面的に見て、交互に配列させることによって、容易に、トレンチ３とｐ+型不純物領域２ａとの間の領域の平面積（合計面積）を大きくすることができるので、容易に、チャネル９の平面積を大きくすることができる。これにより、容易に、チャネル９に流れる電流量を大きくすることができるので、より容易に、チャネル９に流れる電流に対する抵抗を大幅に低減することができる。その結果、オン抵抗をさらに大幅に低減することができる。
【００４７】
図６〜図１３は、図１に示した本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。次に、図１、図３および図６〜図１３を参照して、一実施形態による半導体装置の製造プロセスについて説明する。
【００４８】
まず、図６に示すように、ｎ+型シリコン基板１の上面上に、エピタキシャル成長法などによって、ｎ型不純物がｎ+型シリコン基板１よりも低い濃度（たとえば、約５×１０15ｃｍ-3〜約１×１０18ｃｍ-3）で導入されたｎ型エピタキシャル層２を形成する。次に、図７に示すように、フォトリソグラフィ技術とエッチングとによって、ｎ型エピタキシャル層２に複数のトレンチ３を形成する。この際、複数のトレンチ３は、図２に示したように、その各々がｎ型エピタキシャル層２の上面に対して平行な所定方向（矢印Ｙ方向）に沿って延びるように細長状に形成する。また、複数のトレンチ３は、ｎ型エピタキシャル層２の上面に対して平行で、かつ、トレンチ３が延びる方向（矢印Ｙ方向）と直交する方向（矢印Ｘ方向）に互いに所定の間隔を隔てて形成する。さらに、複数のトレンチ３は、各々の溝深さが約０．５μｍ〜約５μｍとなるように設定するとともに、Ｘ方向の幅が約０．１μｍ〜約１μｍとなるように設定する。
【００４９】
そして、エッチングによってｎ型エピタキシャル層２に加わった欠陥を除去するために、犠牲酸化を行うとともに、その犠牲酸化により形成された表面酸化物（ＳｉＯ2：図示せず）をエッチングにより除去する。
【００５０】
続いて、ｎ+型シリコン基板１を熱酸化処理することにより、図８に示すように、シリコン酸化物（ＳｉＯ2）層４ａを成長させる。これにより、ＳｉＯ2からなるシリコン酸化膜４（図１参照）が、トレンチ３の内壁（底面および側面）を覆うように形成される。この際、シリコン酸化膜４は、約１０ｎｍ〜約１００ｎｍの厚みに成長させる。
【００５１】
次に、図９に示すように、ＣＶＤ法などを用いて、ｐ型不純物の導入により導電化されたポリシリコン層５ａを全面に形成する。そして、図１０に示すように、エッチバックにより、ポリシリコン層５ａの所定領域を除去する。これにより、各々のトレンチ３内におけるポリシリコン層５ａの上面（エッチバック面）が、ｎ型エピタキシャル層２の上面よりも下方に形成され、トレンチ３内に、ｐ型ポリシリコンからなる埋め込み電極５が形成される。
【００５２】
その後、図１１に示すように、ＳｉＯ2層６ａを全面に形成するとともに、エッチバックにより、ｎ型エピタキシャル層２の上面が露出するまで、ＳｉＯ2層６ａおよび表面酸化物層４ａを除去する。これにより、図１２に示すように、埋め込み電極５の上面上に、その上面がｎ型エピタキシャル層２の上面と実質的に同一面となる層間絶縁膜６が形成されるとともに、ｎ型エピタキシャル層２の上面が平坦化される。
【００５３】
次に、図１３に示すように、イオン注入法によりｐ型不純物を、たとえば、約１×１０18ｃｍ-3〜約１×１０20ｃｍ-3の濃度でｎ型エピタキシャル層２に導入することによって、ｎ型エピタキシャル層２の所定領域（隣り合うトレンチ３間）にｐ+型不純物領域２ａをそれぞれ形成する。この際、ｐ+型不純物領域２ａの各々は、その厚み（イオン注入による拡散後の深さ）が約０．５μｍ〜約１０μｍとなるように設定するとともに、Ｘ方向の幅が約０．１μｍ〜約２μｍとなるように設定する。また、ｐ+型不純物領域２ａの各々は、図２に示したように、ｎ型エピタキシャル層２の上面に対して平行で、かつ、トレンチ３に沿って延びるように形成する。さらに、ｐ+型不純物領域２ａの各々は、ソース電極７との間で良好なオーミック接触が得られるように設定する。
【００５４】
次に、図１３に示すように、ｎ型エピタキシャル層２の上面側の部分であって、トレンチ３およびｐ+型不純物領域２ａが形成されていない領域（互いに隣り合うトレンチ３とｐ+型不純物領域２ａとの間の各領域の上端部）に、イオン注入法によりｎ型不純物を導入することによって、高濃度領域２ｂを形成する。この際、高濃度領域２ｂは、ｎ型エピタキシャル層２の上面に低濃度領域が露出しないように形成するとともに、ソース電極７との間で良好なオーミック接触が得られるように設定する。
【００５５】
最後に、ｎ型エピタキシャル層２の上面上に、高濃度領域２ｂおよびｐ+型不純物領域２ａと接触するように、ソース電極７を形成するとともに、ｎ+型シリコン基板１の下面上に、ドレイン電極８を形成する。このようにして、図１に示した本発明の一実施形態によるスイッチ装置として機能する半導体装置が形成される。
【００５６】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５７】
たとえば、上記実施形態では、シリコン基板をｎ+型に構成するとともに、そのシリコン基板の上面上に形成されるエピタキシャル層をｎ型に構成した例を示したが、本発明はこれに限らず、シリコン基板をｐ型（ｐ+型）に構成するとともに、そのシリコン基板の上面上に形成されるエピタキシャル層をｐ型に構成してもよい。すなわち、各導電型を、上記実施形態による半導体装置とは、逆の導電型にしてもよい。
【００５８】
また、上記実施形態では、埋め込み電極を、導電化されたポリシリコンから構成した例を示したが、本発明はこれに限らず、埋め込み電極は、金属材料から構成してもよい。
【００５９】
また、上記実施形態では、埋め込み電極の上面上に形成された層間絶縁膜を、その上面がエピタキシャル層の上面と同一面となるように形成した例を示したが、本発明はこれに限らず、埋め込み電極の上面上に形成された層間絶縁膜を、その上面がエピタキシャル層の上面から突出するように形成してもよいし、その上面がエピタキシャル層の上面よりも下方（トレンチ内部側）に位置するように形成してもよい。
【００６０】
また、上記実施形態では、エピタキシャル層の厚みを、約１μｍ〜約１０μｍに構成した例を示したが、本発明はこれに限らず、エピタキシャル層の厚みは、上記した厚み以外の厚みであってもよい。すなわち、エピタキシャル層の厚みは、製造される半導体装置に求められる最終的な電気的特性によって設定すればよい。
【００６１】
また、上記実施形態では、トレンチの溝深さがｎ型エピタキシャル層の厚みよりも小さくなるように構成したが、本発明はこれに限らず、トレンチがｎ型エピタキシャル層を貫通してｎ+型シリコン基板にまで達するように構成してもよい。
【００６２】
また、上記実施形態では、イオン注入法によって、不純物領域および高濃度領域を形成した例を示したが、本発明はこれに限らず、イオン注入法以外の熱拡散法を用いて、不純物領域および高濃度領域を形成してもよい。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施形態による半導体装置の一部を示した断面図である。
【図２】図１に示した一実施形態による半導体装置の一部を示した平面図である。
【図３】本発明の一実施形態による半導体装置の動作を説明するための断面図である。
【図４】本発明の一実施形態による半導体装置の動作を説明するための断面図である。
【図５】本発明の一実施形態による半導体装置の動作を説明するための断面図である。
【図６】図１に示した本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図７】図１に示した本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図８】図１に示した本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図９】図１に示した本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１０】図１に示した本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１１】図１に示した本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１２】図１に示した本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１３】図１に示した本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１４】特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。
【符号の説明】
【００６４】
１                              ｎ+型シリコン基板（一導電型の半導体基板）
２                              ｎ型エピタキシャル層（一導電型の半導体層）
２ａ                            ｐ+型不純物領域（逆導電型の不純物領域）
２ｂ                            高濃度領域
３                              トレンチ
４                              シリコン酸化膜（第１絶縁膜）
５                              埋め込み電極
６                              層間絶縁膜（第２絶縁膜）
７                              ソース電極（電極層）
８                              ドレイン電極
９                              チャネル
１０、１０ａ、１０ｂ            空乏層
１１                            蓄積層
【図１】
0005389339.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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