(57)【特許請求の範囲】
【請求項１】
主面が（００１）面である半導体基板上に、主面に垂直な側壁を有するトレンチを含むアライメントマークを形成後、エピタキシャル層を成長させる第１工程と、該エピタキシャル層表面に転写される前記アライメントマークを用いてレジストのパターニングする第２工程と、該レジストをマスクとしてイオン注入を行う第３工程と、を備え、前記第１工程から第３工程を１サイクルとして、該サイクルを複数回繰り返し、さらに熱拡散処理をすることにより、前記主面に垂直なｐ型カラムとｎ型カラムが前記主面に平行な方向に交互に隣接して並ぶ構成からなる並列ｐｎカラム構造を形成する方法を有する超接合半導体装置の製造方法において、前記アライメントマークを、複数の平行な線形平面パターンを含むトレンチ構造で構成し、複数回の各前記サイクルに使用するそれぞれのアライメントマークを最初のアライメントマーク形成時にそれぞれ異なる場所に一括して形成するとともに、各前記サイクルに使用するアライメントマークの平行線形平面パターンを含むトレンチ構造の隣接トレンチ間のメサ領域の幅が複数回の各前記サイクルに至るまでに積層されるエピタキシャル層の全層厚の１／４以上であることを特徴とする超接合半導体装置の製造方法。
【請求項２】
前記サイクルに使用するアライメントマークの平行線形トレンチの隣接トレンチの間のメサ領域の幅が複数回の各前記サイクルに至るまでに積層されるエピタキシャル層の全層厚の１／３以上であることを特徴とする請求項１記載の超接合半導体装置の製造方法。
【請求項３】
前記アライメントマークのトレンチ側壁の面方位が（１１０）または（１−１０）であることを特徴とする請求項１または２記載の超接合半導体装置の製造方法。
【請求項４】
前記隣接トレンチ間のメサ領域の幅が前記アライメントマークごとに異なることを特徴とする請求項１ないし３のいずれか１つに記載の超接合半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドリフト層として半導体基板の主面に垂直方向に複数配置されるｎ型カラムおよびｐ型カラムを、主面に平行方向に交互に隣接させる超接合構造（並列ｐｎカラム構造：スーパージャンクションとも言う）を有する超接合半導体装置の製造方法に関する。
【背景技術】
【０００２】
前述の超接合半導体装置として、具体的には、縦型パワーＭＯＳＦＥＴのドリフト層に超接合構造を備える超接合ＭＯＳＦＥＴ（ＳＪ−ＭＯＳＦＥＴとも言う）が知られている。この超接合構造は、図６のＳＪ−ＭＯＳＦＥＴの要部断面図に示すように、高濃度のｎ＋シリコン半導体基板１００上に、該基板の主面に垂直方向に長い列状のｎ型カラム１０１とｐ型カラム１０３であって、平行方向には交互に隣接するように構成される並列ｐｎカラム構造１０４（超接合構造）をドリフト層として有している。その他のＳＪ−ＭＯＳＦＥＴの構成としては、ｐベース領域１０５、ｎソース領域１０６、ゲート絶縁膜１０７、ＰｏｌｙＳｉゲート電極１０８、層間絶縁膜（ＢＰＳＧ：Ｂｏｒｏ−ｐｈｏｓｐｈｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）１０９、ソース電極１１０、表面保護膜１１１、ドレイン電極１１２などを有する。このような並列ｐｎカラム構造を備える超接合半導体装置は、ｐ型カラムとｎ型カラムの不純物濃度を同耐圧クラスの通常の素子より高くしても、オフ状態では、ｐ型カラムとｎ型カラムの境界ごとに平行に並ぶ複数のｐｎ接合面のそれぞれから空乏層がｐ型カラムとｎ型カラムとの両側に広がってドリフト層を低い電界強度で空乏化するため、高耐圧化を図ることができる。その結果、この超接合半導体装置は高耐圧を保ったまま、通常、耐圧に対してトレードオフ関係にあると言われるオン抵抗がその関係を超えて小さくなるだけでなく、材料の理論限界を超える低オン抵抗を実現できるなどの優れた半導体特性を示す。
【０００３】
この超接合構造を作製する方法については、「多段エピタキシャル＋イオンインプラント方式」（以降、多段エピ方式と略記する）という方法が既に開発され、この方法を用いて作製された超接合構造を有するＳＪ−ＭＯＳＦＥＴが既に生産されている。この多段エピ方式は、具体的には、図６で高濃度のｎ＋シリコン半導体基板１００上にバッファ層となるｎ−層（図示せず）を形成し、このｎ−層表面のスクライブライン予定部（図示せず）に、次工程以降に使用する位置決めのためのアライメントマークとして、異方性のドライエッチングなどにより表面に垂直な側壁を有するトレンチを形成する。次に、ノンドープエピタキシャル層を成長させ、ｎ型イオン注入領域の形成および前記アライメントマークを使用してフォトレジストのパターニングおよびその開口部への選択的イオン注入によってｐ型イオン注入領域を形成する。再度、前記ノンドープエピタキシャル層の成長から前記ｎ型イオン注入領域の形成およびｐ型イオン注入領域の形成までの工程を、前後の工程間での上下のｐ型イオン注入領域同士の位置合わせをしながら所要の回数繰り返す。このようにノンドープエピタキシャル層の成長とレジストのパターニングおよびイオン注入との繰り返しによって同じ場所にｐ型イオン注入領域およびｎ型イオン注入領域を積み重ね、さらに熱拡散により同導電型不純物領域をそれぞれ拡げて表面に垂直な方向に不純物領域を連結させて並列ｐｎカラム構造を形成するという製造方法である。この製造方法においては、前述の下層のイオン注入領域の位置と上層のイオン注入領域位置との正確な位置合わせが重要である。この正確な位置合わせの基準として前記アライメントマークが必要となるので、このアライメントマークの形状は明確であることが求められる。
【０００４】
一方、トレンチ状のアライメントマークが形成されたシリコンウエハ上にエピタキシャル層を成長させる場合、成長レートが速いと、アライメントマークのトレンチのパターン形状崩れが生じることがある。アライメントマークのトレンチのパターン形状崩れとは、たとえば、図２（ａ）の断面図に示すトレンチ１２１状のアライメントマークが、その上にエピタキシャル層１２２を成長させると、模式的には、図２（ｂ）の断面図に示すように、平坦部が無くなり、三角形状または曲面状（図示せず）の断面パターンになることを言う。このような平坦部の無い断面パターンのアライメントマークは、シリコンエピタキシャル層１２２の成長レートが速い場合に特に発生し易い。シリコンエピタキシャル層１２２の表面に、その成長前に形成した最初のトレンチ１２１の相似形状が現れず、前述のようなパターン形状崩れが生じると、パターニング処理の際に、アライメントマークを装置によって自動検出することが困難になり、位置合わせが不可能になるかまたは位置合せずれが生じ易くなる。位置合せずれが生じると、前述の下層と上層のイオン注入領域がずれ、各ｐｎカラム構造が垂直にまたはストレートに形成されなくなり、半導体素子の特性が低下することとなる。
【０００５】
また、多段エピ方式では、エピタキシャル成長の繰り返し回数が多く、処理プロセスの繰り返し数が多くなりがちであるので、通常、処理プロセス数を減らすために、ウエハ上にアライメントマークを形成し、その上にエピタキシャル層を成長させた後に、その表面に転写されたアライメントマークをそのまま用いて次のパターニング処理を実施する方法が好ましい。また、エピタキシャル成長レートも、製造効率の観点からできるだけ速いことが望ましい。前記エピタキシャル層の成長後、アライメントマークのパターンの形状崩れが予想される場合は、アライメントマークのサイズの補正を適宜行うか、または補正ができないような大きな形状崩れが生じる場合には、再度アライメントマークを形成しなおすなど追加プロセスが必要になり、製造コストのアップになるので、好ましくない。
【０００６】
多段エピ方式における前述のような問題に対して、次のような対策が知られている。高濃度のｎ＋シリコン半導体基板上に、シリコンエピタキシャル層を複数回成長させる。各層の表面に形成される同導電型イオン注入領域同士を相互に正確に重なるようにパターニングするために使用されるアライメントマークに関して、第２層目のエピタキシャル層表面のパターニング処理に使用するアライメントマークを第１層目とは異なる位置に新たに形成しておく。このことにより、第１層目からさらに転写された第２層目のアライメントマークを用いるよりも、同導電型イオン注入領域の位置合わせ精度を上げる方法とする。また、エピタキシャル層の成長ごとに生じる転写アライメントマークのだれを、マスク合わせが有効にできる程度にさらにエッチングして境界が明確になるように修正して使用する方法に関して記載されている（特許文献１）。さらに、そのエッチング材料として、特にＫＯＨを用いると、アライメントマークの境界を明確に修正することができるので、好ましいという趣旨の記載がある（特許文献２）。
【０００７】
また、アライメントマークの自動検出を確実にするために、２０μｍの厚さのエピタキシャル成長を行う場合に、アライメントマークのピッチを８μｍ〜１０μｍとするとよいことが記述されている。さらに、アライメントマークの形状が４×４μｍのサイズで、ピッチが１０μｍと記載されている図面がある。この図面からメサ領域の幅が６μｍと示唆される（特許文献３）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−３４３３１９号公報
【特許文献２】特開２００８−１３０９１９号公報
【特許文献３】特開２００９−１８８１１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、多段エピ方式による超接合構造の製造方法では、下層と上層の同導電型のイオン注入領域の位置がずれないようにすることが重要であるが、エピタキシャル層の成長条件によっては、アライメントマークの形状が層を重ねるごとに次第に大きく崩れ、アライメントマークの検出が正しくできず、前述のような上下層のイオン注入領域の位置合せが適正にできない場合がある。このような場合、前述の特許文献１のように形状崩れしたアライメントマークのサイズを補正すれば、アライメントマークの検出を可能にして位置合わせを可能にすることはできるが、アライメントマークのサイズ補正の工程が追加になる。また前記特許文献２の記載のように、ＫＯＨエッチングによりだれが生じているアライメントマークの境界を明確にして位置合わせを可能にする方法や、アライメントマークを形成しなおすことにより、位置合わせを可能にする方法が知られているが、いずれにしても、新たなレジストパターニング工程やトレンチエッチング工程の追加が必要となる。また、エピタキシャル層の成長レートを遅くすれば、アライメントマークのだれや形状崩れの程度は小さくなるが、多段エピ方式は高耐圧になるほど繰り返し回数が多くなるので、製造効率が非常に悪くなり、好ましい方法とは言えない。
【００１０】
本発明は、前述の課題を解決するためになされたものであり、本発明の目的は、できるだけ、追加工程が少なくかつエピタキシャル層の成長レートを速くしても、下層のアライメントマークが上層のエピタキシャル層の表面に転写される際の、転写アライメントマークの形状変化を検出が可能な程度に抑制することのできる超接合半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
前記本発明の目的を達成するために、本発明では、主面が（００１）面である半導体基板上に、主面に垂直な側壁を有するトレンチを含むアライメントマークを形成後、エピタキシャル層を成長させる第１工程と、該エピタキシャル層表面に転写される前記アライメントマークを用いてレジストのパターニングする第２工程と、該レジストをマスクとしてイオン注入を行う第３工程と、を備え、前記第１工程から第３工程を１サイクルとして、該サイクルを複数回繰り返し、さらに熱拡散処理をすることにより、前記主面に垂直なｐ型カラムとｎ型カラムが前記主面に平行な方向に交互に隣接して並ぶ構成からなる並列ｐｎカラム構造を形成する方法を有する超接合半導体装置の製造方法において、前記アライメントマークを、複数の平行な線形平面パターンを含むトレンチ構造で構成し、複数回の各前記サイクルに使用するそれぞれのアライメントマークを最初のアライメントマーク形成時にそれぞれ異なる場所に一括して形成するとともに、各前記サイクルに使用するアライメントマークの平行線形平面パターンを含むトレンチ構造の隣接トレンチ間のメサ領域の幅が複数回の各前記サイクルに至るまでに積層されるエピタキシャル層の全層厚の１／４以上である超接合半導体装置の製造方法とする。
【００１２】
前記サイクルごとに使用するアライメントマークの平行線形平面パターンを含むトレンチの隣接トレンチの間のメサ領域の幅が複数回の各前記サイクルに至るまでに積層されるエピタキシャル層の全層厚の１／３以上とすることが望ましい。また、前記アライメントマークのトレンチ側壁の面方位が（１１０）または（１−１０）であることも好ましい。また、前記隣接トレンチ間のメサ領域の幅が前記アライメントマークごとに異なることも好ましい。
【発明の効果】
【００１３】
本発明によれば、できるだけ、追加工程が少なくかつエピタキシャル層の成長レートを速くしても、下層のアライメントマークが上層のエピタキシャル層の表面に転写される際の、転写アライメントマークの形状変化を検出が可能な程度に抑制することのできる超接合半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明にかかる超接合半導体基板の製造方法を示す主要な製造工程の断面図である。
【図２】トレンチ状アライメントマークの形状崩れを説明するための断面図である。
【図３】トレンチ状アライメントマークを示す図で、トレンチ状アライメントマークの終端部がエピタキシャル層の堆積とともに生じる形状の変化を示す平面図（ａ）、（ｂ）と、トレンチ状アライメントマークの側壁とシリコン基板の面方位の関係を示す部分斜視図（ｃ）である。
【図４】パターンアライメント処理のＯＫとＮＧにかかるエピタキシャル層厚と隣接トレンチ間のメサ領域幅の関係図である。
【図５】スクライブラインへのトレンチ状アライメントマークの一括配置例を示す平面図である。
【図６】ＳＪ−ＭＯＳＦＥＴの断面図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しながら、本発明の超接合半導体装置の製造方法について、詳細に説明する。超接合半導体装置として、６００Ｖ耐圧のＳＪ−ＭＯＳＦＥＴを採りあげて説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例１】
【００１６】
主面の面方位が（００１）で、厚さ６２５μｍの高濃度のｎ＋シリコン半導体基板１（図１ではｎ＋Ｓｉ基板と表記）上にバッファとなる低濃度のｎ−エピタキシャル層２を形成する（図１（ａ））。これ以降の工程で、前記ｎ＋シリコン半導体基板１表面に加工を施し、エピタキシャル層を順次積層させたもの全体をウエハと略記することがある。このウエハの前記ｎ−エピタキシャル層２表面にトレンチ側壁の面方位が（１１０）（１−１０）となるように、相互に平行な線形平面パターンを含むトレンチ構造からなるアライメントマーク３を、半導体チップ領域４に挟まれたスクライブライン５上に形成する（図１（ｂ））。このウエハ上に、ノンドープエピタキシャル層６の成膜とリンの全面イオン注入により、リンイオン注入領域９を形成し、ボロンの選択的イオン注入のためのレジスト７のパターニング処理を行う。レジスト７をマスクにしてドーズ量１．０×１０１３ｃｍ−２でボロンを選択的にイオン注入してボロンイオン注入領域８を形成する（図１（ｃ））。再度ウエハ上に、ノンドープエピタキシャル層６の成膜とリンイオン注入領域９の形成と選択的ボロンイオン注入のためのレジスト７のパターニング処理を行う。レジスト７をマスクにしてドーズ量１．０×１０１３ｃｍ−２でボロンをイオン注入して選択的ボロンイオン注入領域８を形成する（図１（ｄ））。この工程を複数回繰り返し、繰り返しの最後に熱拡散処理を加えて、各イオン注入領域を垂直方向に連結させて深さがおよそ５０μｍのｐ型カラム１０ａ、ｎ型カラム１０ｂを形成する（図１（ｅ））。５０μｍの深さを有するｐ型カラム１０ａとｎ型カラム１０ｂからなる並列ｐｎカラム構造をドリフト層としてＳＪ−ＭＯＳＦＥＴを形成すると、耐圧クラス６００Ｖを確保することができる。
【００１７】
前述のように、本発明では、ｎ−エピタキシャル層２表面にトレンチ側壁の面方位が（１１０）（１−１０）となるように、相互に平行な線形平面パターンを複数含むトレンチ構造からなるアライメントマーク３が好ましい理由について、図３を参照して説明する。前記トレンチ構造からなるアライメントマークを有するウエハ上にエピタキシャル層を成長させる場合、エピタキシャル層の成長レートは、前記トレンチの凹凸面を構成する複数の結晶面方位に対して同じではないので、エピタキシャル層の厚さとともにトレンチ形状の変化が大きくなる。図３（ａ）は、図３（ｃ）の結晶面方位を有するトレンチの平面図である。この図３（ａ）のトレンチでは、この上にエピタキシャル層を成長させると、（１１０）面の端部が曲面状に成長する傾向が見られるが、（−１１０）面の形状崩れは相対的に小さい。また、図３（ｂ）のような正方形状の平面パターンのトレンチでは円状に形状が崩れる傾向が見られる。これらの結果から、本発明では、（００１）を主面とするエピタキシャル層に対して、（１１０）面と（−１１０）面のうちの一方を短辺、他方を長辺の垂直面とするトレンチを採用した。さらにエピタキシャル成長の原料ガスが、凹凸形状では平坦面に比べて均一に供給され難く、アスペクト比にも影響されるが、凹凸の入り口や底部の成長が速くなる傾向がある。さらに、平坦面の面方位が（００１）の場合、面方位（−１１０）の結晶面に沿ってトレンチの長手方向を形成する場合に比べて、たとえば、面方位（−１１０）に対して傾斜させた方向にトレンチを形成すると、その上にエピタキシャル層を成長させたときのパターン形状崩れが大きくなるので、好ましくない。従って、（００１）面を主面とするエピタキシャル層に対して垂直な（−１１０）を有するトレンチを採用した。
【００１８】
実施例１において、アライメントマーク３の形成後に複数回のエピタキシャル層の成長とレジストのパターニング処理を行う際に、各回の処理ごとに積層されるエピタキシャル層の累積膜厚は、それぞれ一回目１０μｍ、２回目２０μｍ、３回目３０μｍ、４回目４０μｍ、５回目５０μｍとなる。各回の処理ごとのパターニングにそれぞれ使用されるアライメントマークとして、平行線形平面パターンからなるトレンチ構造の隣接トレンチの間のメサ領域の幅を、エピタキシャル層の累積膜厚の１／４以上とすると、アライメントマークの検出が確実に可能になり、かつパターニングを高精度にすることができることを見出した。その結果を図４に示す。図４は横軸にエピタキシャル層の累積膜厚、縦軸に隣接トレンチ間のメサ領域幅を採り、高精度のレジストのパターンアライメントが可能（ＯＫ）か、否（ＮＧ）かを調べた結果である。可能（ＯＫ）を○、否（ＮＧ）を×で示した。図４の一点鎖線はアライメントＯＫとＮＧの境界を示す線である。図４から、エピタキシャル層の累積膜厚の１／４以上にすると、アライメントがすべてＯＫであることが分かる。前述のエピタキシャル層の累積膜厚の１／４以上は、おおよそ、隣接トレンチ間のメサ領域に平坦面が残っているかどうかの境界でもある。隣接トレンチ間のメサ領域に平坦面が残っていると、アライメントマークが装置による自動検出により検出され、アライメントがＯＫとなる。図４の結果を実際にプロセスに適用するに際しては、ばらつき、誤差などがあることを考慮して、実施例１では、前記エピタキシャル層の累積膜厚の１／４以上を示す一点鎖線よりメサ領域幅を大きくして、前記エピタキシャル層の累積膜厚の１／３以上に相当する、４μｍ、７μｍ、１０μｍ、１５μｍ、２５μｍのメサ領域幅とした。
【００１９】
実施例１では、前記メサ領域幅を前述のような値にした５種類のアライメントマーク１１、１２、１３、１４、１５を、図５のアライメントマーク配置を示す平面図のように、半導体チップ領域４に挟まれたスクライブライン５に、一括してエピタキシャル層の成長前に形成しておく。この図５に示す５種類のアライメントマークに書き込まれている矢印の対向する間隔が前述したトレンチ間のメサ領域の幅の、４μｍ、７μｍ、１０μｍ、１５μｍ、２５μｍを示す。
【００２０】
第１層〜第５層の各エピタキシャル層の成膜と、各エピタキシャル層全面へのリンのイオン注入と、第１層、第２層、第３層、第４層および第５層の各エピタキシャル層の表面に転写される、図５に示すアライメントマーク１１〜１５のそれぞれを用いてレジストをパターニングして得られたレジストマスクにより選択的ボロンイオン注入をする。その後、熱拡散によりリンとボロンの各イオン注入領域中の不純物を拡散させてｎ型カラムとｐ型カラムを形成する。
【００２１】
これ以降の製造工程は、従来のプレーナ型ＭＯＳ構造の形成工程と同様の工程となる。熱酸化によるフィールド酸化膜の形成およびゲート酸化膜およびゲートポリシリコンの形成をする。前記アライメントマーク１５を用いて、ゲートポリシリコンをパターニングし、ポリシリコンをマスクにしてボロンイオン注入し、さらに熱拡散によりｐベース領域１０５を形成する。このようにしてｐ型カラム１０３、ｎ型カラム１０１とｐベース領域１０５とを正確に位置合わせすることが可能になる。ｎソース領域１０６、層間絶縁膜（ＢＰＳＧ）１０９、ソース電極１１０ならびに表面保護膜１１１を形成する。最後に、ウエハ１００の裏面側をバックグラインドし、ドレイン電極１１２を形成すると、図６の要部断面図に示す耐圧６００ＶのＳＪ−ＭＯＳＦＥＴのウエハプロセスが完了する。
【００２２】
以上説明した実施例１によれば、多段エピ方式で作製するＳＪ−ＭＯＳＦＥＴにおいて、エピタキシャル層の成長レートを高くしても、アライメントマーク形成のプロセスを１回に抑えることが可能になり、製造プロセスの短縮に寄与する。
【符号の説明】
【００２３】
１        ｎ＋シリコン半導体基板
２        ｎ−層
３        トレンチ
４        半導体チップ領域
５        スクライブライン
６        ノンドープエピタキシャル層
７        レジスト
８        ボロンイオン注入領域
９        リンイオン注入領域
１０ａ    ｐ型カラム
１０ｂ    ｎ型カラム
１１、１２、１３、１４、１５  トレンチ
【図１】
0005560897.tif 000002
【図２】
0005560897.tif 000003
【図３】
0005560897.tif 000004
【図４】
0005560897.tif 000005
【図５】
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【図６】
0005560897.tif 000007