(57)【特許請求の範囲】
【請求項１】
入力された電源電圧から略矩形波を生成する複数の１次側スイッチング素子と、
前記１次側スイッチング素子によって生成した前記略矩形波を１次巻線に印加し、２次巻線に所定変圧比の略矩形波を発生させるトランスと、
前記トランスの２次巻線に発生した略矩形波を全波あるいは両波整流する整流ダイオードと、
前記整流ダイオードの出力電流を平滑する平滑用コイルとを備えるＤＣ／ＤＣコンバータであって、
前記整流ダイオードと前記平滑用コイルの接続端に、充電用のダイオードと放電用のスイッチング素子を並列に介して接続したコンデンサと、
前記１次側スイッチング素子と前記放電用のスイッチング素子とを操作する制御部とを備え、
前記制御部は、前記放電用のスイッチング素子を、前記トランスの１次巻線に印加される略矩形波の立ち上がりに同期して導通を開始させ、最短でも矩形波電圧の立ち上がりタイミングのサージ電圧が発生している期間より長く、最長でも前記トランスの１次巻線に印加される電圧が停止するまでの長さの期間導通させることを特徴とするＤＣ／ＤＣコンバータ。
【請求項２】
前記放電用のスイッチング素子には、前記トランスとは異なるトランスを使用して駆動信号を供給することを特徴とする請求項１記載のＤＣ／ＤＣコンバータ。
【請求項３】
前記放電用のスイッチング素子には、フォトカプラを使用して駆動信号を供給することを特徴とする請求項１記載のＤＣ／ＤＣコンバータ。
【請求項４】
前記充電用のダイオードとして、前記放電用のスイッチング素子の寄生ダイオードを使用することを特徴とする請求項１記載のＤＣ／ＤＣコンバータ。
【請求項５】
前記コンデンサに電荷を充電する経路に抵抗を備えることを特徴とする請求項１記載のＤＣ／ＤＣコンバータ。
【請求項６】
前記コンデンサに充電した電荷を放電する経路に抵抗を備えることを特徴とする請求項１記載のＤＣ／ＤＣコンバータ。
【請求項７】
車載用の機器に使用されることを特徴とする請求項１記載のＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トランス２次側の整流部にスナバ回路を設けたＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
地球の温暖化を促す二酸化炭素の排出量を削減する風潮の中で、二酸化炭素排出量の少なさが受け入れられて、電気自動車の需要が増加し、普及が加速している。当電気自動車に搭載される動力用バッテリの充電、および当動力用バッテリから低電圧の電装品用の電源を生成する機器にはＤＣ／ＤＣコンバータが使用されており、当ＤＣ／ＤＣコンバータの整流回路にはスナバ回路が使用されている。
ＤＣ／ＤＣコンバータは、当然のことながら、車載であるが故の小形化および高効率化、さらには高信頼性が要望され、スナバ回路の構成も高効率化および高信頼性に影響するためにいろいろと検討されている。下記に、スナバ回路に関する従来例を示す。【０００３】
例えば、特許文献１に係る低損失コンバータは、整流用のダイオード（Ｄ１〜Ｄ４）に発生するサージエネルギを、充電用のスナバダイオード（Ｄｓ）を介してスナバコンデンサ（Ｃｓ）に貯えて、当スナバコンデンサ（Ｃｓ）に貯えた電荷をスナバ抵抗（Ｒｓ）を介して出力側へ排出する構成である（括弧内の符号は特許文献１のものを援用）。【０００４】
また例えば、特許文献２に係るＤＣ−ＤＣコンバータ回路は、整流用のダイオード（Ｄ１〜Ｄ４）に発生するサージエネルギを回生スナバ回路（ＳＮ）のコンデンサ（Ｃｓ）に貯えて、１次側のスイッチ素子（Ｓ１，Ｓ２）がＯＦＦする（即ち、２次巻線に発生する矩形波の立ち下がり）タイミングで、当コンデンサ（Ｃｓ）に貯えた電荷を、スイッチ素子（Ｓ３）を介して出力側へ排出する構成である（括弧内の符号は特許文献２のものを援用）。【０００５】
また例えば、特許文献３に係るＤＣ／ＤＣ変換装置は、整流ダイオード（６〜９）に発生するサージエネルギを、ダイオード（２９）を介して直列ＣＤスナバ回路（３１）のコンデンサ（３０）に貯えて、当コンデンサ（３０）に貯えた電荷を、直流チョッパ回路（３６）を介して出力端子に放電する構成である（括弧内の符号は特許文献３のものを援用）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−７９４０３号公報（図１）
【特許文献２】国際公開第ＷＯ２０１０／０６７６２９号パンフレット（図１）
【特許文献３】特公平６−８５６３２号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１３は、上記特許文献１に係る低損失コンバータ各部の波形図であり、図中に記す符号は特許文献１のものを援用する。図１３（ａ）はトランス（１３）の１次巻線の一方端部であって、スイッチング素子（Ｑ１，Ｑ２）の接続点に接続した端子電圧、図１３（ｂ）はトランス（１３）の１次巻線の他方端部であって、スイッチング素子（Ｑ３，Ｑ４）の接続点に接続した端子電圧、図１３（ｃ）は整流用のダイオード（Ｄ１，Ｄ４）の端子電圧、図１３（ｄ）は整流用のダイオード（Ｄ２，Ｄ３）の端子電圧、図１３（ｅ）はスナバコンデンサ（Ｃｓ）の端子電圧を示す。また、ＶＳは、トランス（１３）の２次巻線に発生する矩形波の上位電位である。【０００８】
上記特許文献１では、スナバコンデンサ（Ｃｓ）に貯えた電荷をスナバ抵抗（Ｒｓ）によって放出するため、当スナバ抵抗（Ｒｓ）の抵抗値によって放出量が定まる。
従って、スナバ抵抗（Ｒｓ）の抵抗値が大きいときには、スナバコンデンサ（Ｃｓ）に貯えた電荷を充分に放電できない危惧があり、このときはスナバコンデンサ（Ｃｓ）の電圧が高くなり、サージエネルギを充分に吸収できずに当サージ部の電圧が高くなり（図１３（ｅ）のＣｓ電圧の破線を参照）、ダイオード（Ｄ１〜Ｄ４）に過度の電圧が印加されることとなる（図１３（ｃ），（ｄ））。
当過電圧に対してダイオード（Ｄ１〜Ｄ４）を破壊させないためには、当ダイオード（Ｄ１〜Ｄ４）に耐電圧定格の高いものを選定する必要があった。【０００９】
他方、スナバ抵抗（Ｒｓ）の抵抗値が小さいときには、スナバコンデンサ（Ｃｓ）に貯えた電荷を放電できるが、逆に過放電になる危惧があり、このときはスナバコンデンサ（Ｃｓ）の電圧が低くなる（図１３（ｅ）のＣｓ電圧の実線を参照）。そして、２次巻線に発生する矩形波の立ち上がりタイミングにおいて、当電圧が低下したスナバコンデンサ（Ｃｓ）に対して突入的に充電電流を流し込むため、１次巻線に流す突入電流が増加する。
この突入電流を通電するために１次側の部品が劣化する危惧があった。【００１０】
なお、上記特許文献１は、サージエネルギを出力側に排出するときに、貯えた電荷がスナバ抵抗（Ｒｓ）によって消耗されるため、当スナバ抵抗（Ｒｓ）の発熱を放出する機構が必要となり、かつ、効率も悪化するので、小形および高効率のＤＣ／ＤＣコンバータには不向きである。
また、上記特許文献１には、スナバコンデンサ（Ｃｓ）の電圧が上昇することでサージ電圧が高まること、および当スナバコンデンサ（Ｃｓ）の電圧が低下することによって１次側の突入電流が増加することに関する記載はない。【００１１】
図１４〜図１６は、上記特許文献２に係るＤＣ−ＤＣコンバータ回路各部の波形図であり、図中に記す符号は特許文献２のものを援用する。図１４（ａ）はスイッチ素子（Ｓ１）をＯＮ／ＯＦＦする制御信号（Ｇ１）、図１４（ｂ）はスイッチ素子（Ｓ２）をＯＮ／ＯＦＦする制御信号（Ｇ２）を示す。また、図１４〜図１６において、各（ｃ）は回生用のスイッチ素子（Ｓ３）をＯＮ／ＯＦＦする制御信号（Ｇ３）、各（ｄ）はダイオード（Ｄ１，Ｄ４）の端子電圧、各（ｅ）はダイオード（Ｄ２，Ｄ３）の端子電圧、各（ｆ）はコンデンサ（Ｃｓ）の端子電圧を示す。【００１２】
上記特許文献２では、サージエネルギを出力側に排出するタイミングが、トランス（Ｔ）の１次巻線に印加された電圧がＯＦＦになったとき（即ち、２次巻線に発生する矩形波の立ち下がり）に、スイッチ素子（Ｓ３）をＯＮしてコンデンサ（Ｃｓ）が貯えた電荷を排出する構成であり、トランス（Ｔ）の２次巻線に出力される矩形波の立ち下がりに同期した制御信号（Ｇ３）によりスイッチ素子（Ｓ３）を動作させるために、当スイッチ素子（Ｓ３）のＯＮ時間によって、コンデンサ（Ｃｓ）に貯えた電荷の放出量が定まる。図１４は、スイッチ素子（Ｓ３）のＯＮ時間が適切なときの波形図である。【００１３】
一方、図１５は、スイッチ素子（Ｓ３）のＯＮ時間が短いときの波形図である。当スイッチ素子（Ｓ３）のＯＮ時間が短いときには、コンデンサ（Ｃｓ）に貯えた電荷を充分に放電できない危惧があり、このときはコンデンサ（Ｃｓ）の電圧が高くなり（図１５（ｆ）のＣｓ電圧の実線を参照）、サージエネルギを充分に吸収できずに当サージ部の電圧が高くなり、ダイオード（Ｄ１〜Ｄ４）に過度の電圧が印加されることとなる（図１５（ｄ），（ｅ））。
当過電圧に対してダイオード（Ｄ１〜Ｄ４）の破壊させないためには、当ダイオード（Ｄ１〜Ｄ４）に耐電圧定格の高いものを選定する必要があった。【００１４】
他方、図１６は、スイッチ素子（Ｓ３）のＯＮ時間が長いときの波形図である。当スイッチ素子（Ｓ３）のＯＮ時間が長いときには、コンデンサ（Ｃｓ）に貯えた電荷の放電はできるが、逆に過放電になる危惧があり、このときはコンデンサ（Ｃｓ）の電圧は低くなる（図１６（ｆ）のＣｓ電圧の実線を参照）。そして、２次巻線に発生する矩形波の立ち上がりタイミングにおいては、当電圧が低下したコンデンサ（Ｃｓ）に対して突入的に充電電流を流し込むため、１次巻線に流す突入電流が増加する（図１６（ｄ），（ｅ））。
この突入電流を通電するために１次側の部品が劣化する危惧があった。【００１５】
上記危惧を回避すべく、電荷を適切に排出し、コンデンサ（Ｃｓ）の端子電圧を適切な電圧に維持するスイッチ素子（Ｓ３）の操作には、相応のフィードバック制御が必要である。そして、当フィードバック制御を設けるために、ＤＣ／ＤＣコンバータの構成が複雑になる。
なお、上記特許文献２には、コンデンサ（Ｃｓ）の電圧が上昇することでサージ電圧が高まること、当コンデンサ（Ｃｓ）の電圧が低下することによって１次側の突入電流が増加することに関する記載はない。
また、上記特許文献２における電荷排出の考え方は、スイッチ素子（Ｓ３）をＯＮするタイミングを印加電圧の立ち下がり側で行うものであり、本発明の立ち上がり側で行うものとは異なり、基本的な発想がまったく異なる。【００１６】
図１７は、上記特許文献３に係るＤＣ／ＤＣ変換装置各部の波形図であり、図中に記す符号は特許文献３のものを援用する。図１７（ａ）は直流チョッパ回路（３６）の平滑リアクトル（３３）のインダクタンスが大きいときの、直列ＣＤスナバ回路（３１）のコンデンサ（３０）の端子電圧、図１７（Ｂ）は平滑リアクトル（３３）のインダクタンスが小さいときのコンデンサ（３０）の端子電圧を示す。【００１７】
上記特許文献３では、変圧器（２６）の２次巻線に出力される矩形波に同期して、直流チョッパ回路（３６）のＭＯＳＦＥＴ（スイッチング素子と同意）（３２）を動作させる構成であるために、平滑リアクトル（コイルと同意）（３３）のインダクタンスによって、コンデンサ（３０）に貯えた電荷の放電時間が定まる。
従って、平滑リアクトル（３３）のインダクタンスが大きいときには、当平滑リアクトル（３３）に流れる電流は小さく、ＭＯＳＦＥＴ（３２）に対する負担が少ないが、コンデンサ（３０）の電荷が充分に放電できない危惧があり、このときは図１７（ａ）に示すように、サージエネルギを充分に吸収できずに当サージ部の電圧が高くなり、整流用のダイオード（６〜９）に過度の電圧が印加されることとなる。
当過電圧に対して整流用のダイオード（６〜９）を破壊させないためには、当ダイオード（６〜９）に耐電圧定格の高いものを選定する必要があった。【００１８】
他方、平滑リアクトル（３３）のインダクタンスが小さいときには、コンデンサ（３０）の電荷を充分に放電することは可能であるが（図１７（ｂ））、当平滑リアクトル（３３）にはダイオード（２９）とＭＯＳＦＥＴ（３２）を介して２次巻線に発生した矩形波の電圧が印加されているため、直流電流を出力する主回路の平滑リアクトル（１５）と相応、場合によってはそれ以上の電流が流れることとなる。従って、当平滑リアクトル（３３）もさることながら、ダイオード（２９）およびＭＯＳＦＥＴ（３２）にも、直流電流を出力する主回路と同程度の大電流容量のものを選定せざるを得ないことがあった。
換言すれば、平滑リアクトル（３３）の値の設定にあたり、インダクタンスが大きければ、整流用のダイオード（６〜９）の耐電圧に大きな余裕が必要となり、逆にインダクタンスが小さければ、大電流容量のダイオード（２９）、ＭＯＳＦＥＴ（３２）および平滑リアクトル（３３）が必要となる。【００１９】
上記平滑リアクトル（３３）のインダクタンスを、一方では大電流が流れない大きな値、他方では電荷を適度に放出する小さな値と、相反する要求をともに満たす値に設定することは容易ではない。その上、現実には個々の定数のばらつきを考慮する必要もあるので、ダイオード（２９）、ＭＯＳＦＥＴ（３２）および平滑リアクトル（３３）の許容電流定格と、整流用のダイオード（６〜９）の定電圧定格のそれぞれに相応の余裕を持った、大容量のものを選定さえざるを得ず、簡素なＤＣ／ＤＣコンバータには不向きであった。【００２０】
なお、上記特許文献３もコンデンサ（３０）の電圧を適切な電圧に維持することを課題としているが、当コンデンサ（３０）に貯えた電荷を、直流チョッパ回路（３６）によって放電する構成であり、平滑リアクトル（３３）を使用せずにサージエネルギを回生する本発明とは基本的な発想がまったく異なる。【００２１】
この発明は、上記のような課題を解決するためになされたもので、サージ電圧を抑制しつつスナバコンデンサの端子電圧を適切に維持して、整流ダイオードへの過電圧印加を防止すると共に、トランスの１次側への突入電流を軽減することを目的とする。
【課題を解決するための手段】
【００２２】
この発明のＤＣ／ＤＣコンバータは、整流ダイオードと平滑用コイルの接続端に、充電用のダイオードと放電用のスイッチング素子を並列に介して接続したコンデンサと、１次側スイッチング素子と放電用のスイッチング素子とを操作する制御部とを備え、制御部は、放電用のスイッチング素子を、トランスの１次巻線に印加される略矩形波の立ち上がりに同期して導通を開始させ、最短でも矩形波電圧の立ち上がりタイミングのサージ電圧が発生している期間より長く、最長でもトランスの１次巻線に印加される電圧が停止するまでの長さの期間導通させるものである。
【発明の効果】
【００２３】
この発明によれば、トランスの１次巻線に印加される矩形波の立ち上がりに同期して放電用のスイッチング素子を導通することにより、サージエネルギの吸収と放出を行ってサージ電圧を抑制することができる。また、２次巻線に矩形波が発生していないときは放電用のスイッチング素子を非導通にして、コンデンサの端子電圧を２次巻線に発生する矩形波の上位電圧に維持することができる。コンデンサの端子電圧を適切な電圧に維持することで、サージエネルギに対して充分に大きな容量のコンデンサを使用することができるので、サージ電圧を抑制でき、耐電圧定格の適切な整流ダイオードを使用できる、また、コンデンサに出入りするエネルギの損失を低減できるので、ＤＣ／ＤＣコンバータの効率が向上する。さらに、大きな容量のコンデンサを使用しても１次側の突入電流を軽減することができるので、１次側スイッチング素子の劣化を防ぎ、信頼性が向上する。
【図面の簡単な説明】
【００２４】
【図１】この発明の実施の形態１に係るＤＣ／ＤＣコンバータの構成を示す回路図である。
【図２】実施の形態１に係るＤＣ／ＤＣコンバータ各部の波形図である。
【図３】実施の形態１に係るＤＣ／ＤＣコンバータ各部の波形図であり、トランス１次巻線に印加する矩形波の幅が、放電用スイッチング素子を導通する所定の期間より長い場合を示す。
【図４】実施の形態１に係るＤＣ／ＤＣコンバータ各部の波形図であり、トランス１次巻線に印加する矩形波の幅が、放電用スイッチング素子を導通する所定の期間より短い場合を示す。
【図５】この発明の実施の形態２に係るＤＣ／ＤＣコンバータの構成を示す回路図である。
【図６】実施の形態２のパルストランス周辺の詳細な回路図である。
【図７】実施の形態２のパルストランス周辺の変形例を示す回路図である。
【図８】この発明の実施の形態３に係るＤＣ／ＤＣコンバータの構成を示す回路図である。
【図９】実施の形態３のフォトカプラ周辺の詳細な回路図である。
【図１０】実施の形態３の補助電源周辺の変形例を示す回路図である。
【図１１】実施の形態３のパルストランス周辺の変形例を示す回路図である。
【図１２】実施の形態３のパルストランス周辺の変形例を示す回路図である。
【図１３】特許文献１に係る低損失コンバータ各部の波形図である。
【図１４】特許文献２に係るＤＣ−ＤＣコンバータ回路各部の波形図であり、回生用スイッチ素子のＯＮ時間が適切な場合を示す。
【図１５】特許文献２に係るＤＣ−ＤＣコンバータ回路各部の波形図であり、回生用スイッチ素子のＯＮ時間が短い場合を示す。
【図１６】特許文献２に係るＤＣ−ＤＣコンバータ回路各部の波形図であり、回生用スイッチ素子のＯＮ時間が長い場合を示す。
【図１７】特許文献３に係るＤＣ／ＤＣ変換装置各部の波形図である。
【発明を実施するための形態】
【００２５】
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１に示すＤＣ／ＤＣコンバータ１は、主に、１次巻線と２次巻線を有するトランス２と、トランス２の１次側に設けたブリッジ部３と、トランス２の２次側に設けた整流部４と、整流部４の出力側に設けたスナバ部５と、ブリッジ部３とスナバ部５の各スイッチング素子を操作する制御部６と、制御部６の駆動信号に基づいてスナバ部５の放電用スイッチング素子ＦＥＴ（電界効果トランジスタ）５を駆動する駆動部７とを備える。
【００２６】
ブリッジ部３は、４個のスイッチング素子（１次側スイッチング素子）ＦＥＴ１〜ＦＥＴ４から構成される。各スイッチング素子ＦＥＴ１〜ＦＥＴ４は制御部６の駆動信号に従ってＯＮ／ＯＦＦ動作して略矩形波を生成し、略矩形波をトランス２の１次巻線に印加する。図示例の整流部４は、４個の整流ダイオードＤ１〜Ｄ４から構成される全波整流回路であり、トランス２の２次巻線に発生する略矩形波を整流する。整流部４で整流された電流は、平滑用コイルＬ１および平滑コンデンサＣ１からなる平滑回路で平滑化されて出力される。
【００２７】
スナバ部５は、スナバコンデンサＣ２と、このスナバコンデンサＣ２の充電用のダイオードＤ５と、このスナバコンデンサＣ２の放電用のスイッチング素子ＦＥＴ５とから構成される。整流部４と平滑用コイルＬ１の接続端に、充電用ダイオードＤ５と放電用スイッチング素子ＦＥＴ５とを並列に介してスナバコンデンサＣ２が接続されている。また、この充電用ダイオードＤ５のアノードとカソードは、整流ダイオードＤ１〜Ｄ４が流す電流に対して順方向に接続されている。また、放電用スイッチング素子ＦＥＴ５は、ソース端子が整流部４の接続端に、ドレイン端子がスナバコンデンサＣ２にそれぞれ接続され、ゲート端子が駆動部７に接続されている。放電用スイッチング素子ＦＥＴ５は、駆動部７を介した制御部６の駆動信号に従ってＯＮ／ＯＦＦ動作し、ＯＮ（導通）時にスナバコンデンサＣ２の貯えた電荷を平滑用コイルＬ１へ放出する。
【００２８】
制御部６は、ブリッジ部３のスイッチング素子ＦＥＴ１〜ＦＥＴ４それぞれをＯＮ／ＯＦＦ操作する駆動信号と、スナバ部５の放電用スイッチング素子ＦＥＴ５をＯＮ／ＯＦＦ操作する駆動信号とを出力する。制御部６の制御例を、図２を用いて説明する。
【００２９】
図２はＤＣ／ＤＣコンバータ１各部の波形図であり、トランス２の１次巻線の一端側に印加される電圧Ｖ１を図２（ａ）に、他端側に印加される電圧Ｖ２を図２（ｂ）に示す。また、図２（ｃ）は、放電用スイッチング素子ＦＥＴ５のゲート端子に印加される駆動信号、図２（ｄ）は整流ダイオードＤ１，Ｄ４の端子電圧、図２（ｅ）は整流ダイオードＤ２，Ｄ３の端子電圧、図２（ｆ）はスナバコンデンサＣ２の端子電圧を示す。
【００３０】
制御部６は、スイッチング素子ＦＥＴ１，ＦＥＴ４とスイッチング素子ＦＥＴ２，ＦＥＴ３を交互にスイッチング操作して、トランス２の１次巻線の両端子それぞれに常時５０％Ｄｕｔｙの矩形波（電圧Ｖ１，Ｖ２）を印加する。これら両端子に印加する矩形波の位相をずらすことによって、１次巻線の両端子電圧が異なるときに印加される実質的な矩形状波の幅（Ｄｕｔｙ）を変化させる（位相シフト式ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）制御）。
【００３１】
トランス２の１次巻線に矩形波状の電圧Ｖ１，Ｖ２の矩形波を印加したときに、当矩形波の電圧の立ち上がりタイミングで２次巻線にはサージ電圧が発生する。図２（ｄ）にサージ電圧を破線で示す。このとき、サージエネルギを充電用ダイオードＤ５を介してスナバコンデンサＣ２に充電することで吸収し、整流ダイオードＤ１〜Ｄ４に印加されるサージ電圧を抑制する。スナバコンデンサＣ２によって抑制された出力電圧は、概ね１次巻線に印加された電圧に対応した電圧となる。
従って、整流ダイオードＤ１〜Ｄ４に印加される電圧を抑制して、最高電圧を的確に把握できるため、充分な余裕を見込んだ耐電圧定格の高いダイオードを使用する必要がなく、適切な耐電圧のダイオードを使用することができる。
【００３２】
また、制御部６は、トランス２の１次巻線に矩形波状の電圧Ｖ１，Ｖ２を印加したときに、当矩形波状の電圧の立ち上がりタイミングに同期して放電用スイッチング素子ＦＥＴ５の導通を開始させて、所定の期間Ｔ導通させる。放電用スイッチング素子ＦＥＴ５の導通により、スナバコンデンサＣ２に貯えた電荷（サージエネルギ）を平滑用コイルＬ１側へ放電する。
放電用スイッチング素子ＦＥＴ５を導通させる所定の期間Ｔについては後述する。
【００３３】
なお、サージ電圧の発生しない理想的な回路構成のトランス２の２次巻線出力は、１次巻線に印加する矩形状の波形と相似する。ＤＣ／ＤＣコンバータ１の電圧がトランス２の２次巻線に発生する当矩形状波の上位電圧ＶＳ（図２に示す）に対応する電圧であれば、矩形状の２次側出力電圧の立ち上がりにおいて、当上位電圧ＶＳに達するまでは、スナバコンデンサＣ２に電流が流入することはなく、１次側に過剰な電流（突入電流）が流れることもない。そのため、１次側の構成部品に対して負担にならない。
従って、大きな容量のスナバコンデンサＣ２を使用しても、当スナバコンデンサＣ２に大きな突入電流が流れ込むことはなく、１次側の負担となることもない。そのため、サージエネルギを充分に吸収できる大きな容量のコンデンサを、スナバコンデンサＣ２に使用することができる。
【００３４】
また、サージエネルギは、一時的にスナバコンデンサＣ２に貯えられた後、放電用スイッチング素子ＦＥＴ５を介して出力され、平滑用コイルＬ１を介して直流出力側に出力されるため、スナバコンデンサＣ２への充放電に関しては大きな損失が発生しない。よって、ＤＣ／ＤＣコンバータ１としての効率を向上することができる。
【００３５】
なお、トランス２の２次巻線に発生する矩形波の立ち上がりタイミングにおいては、放電用スイッチング素子ＦＥＴ５がＯＮしていなくても、充電用ダイオードＤ５が導通することでサージエネルギを吸収できる。そのため、放電用スイッチング素子ＦＥＴ５のＯＮ開始のタイミングは、トランス２の２次側に発生する略矩形波の立ち上がりタイミングと同時である必要はなく、制御部６の処理遅れ、および放電用スイッチング素子ＦＥＴ５の応答遅れ等による遅延があっても構わない。
【００３６】
ところで、ＤＣ／ＤＣコンバータ１において、トランス２の１次側に矩形波状の電圧が印加されるタイミングと、２次側に矩形波状の電圧が出力されるタイミングとは同意である。ただし、本実施の形態１では、制御部６が、１次側のスイッチング素子ＦＥＴ１〜ＦＥＴ４を駆動するタイミングを基準にして、２次側の放電用スイッチング素子ＦＥＴ５を駆動しているので、「１次巻線に印加する矩形波に同期する」と表現する。
これに対して、先立って説明した上記特許文献２においては、ＭＯＳＦＥＴの駆動タイミングをトランスの２次巻線に発生する矩形波のタイミングを基準にしているため、「２次巻線の矩形波に同期する」と表現する。
【００３７】
ここで、放電用スイッチング素子ＦＥＴ５を導通させる所定の期間Ｔについて説明する。
サージエネルギを電荷として貯えたスナバコンデンサＣ２の放電が、サージ電圧の発生が続いているとき、あるいは、当貯えたサージエネルギ相当の電荷を放出する前に終了した場合、スナバコンデンサＣ２はサージエネルギによる電荷の一部を貯えた状態となり、スナバコンデンサＣ２の電圧は２次巻線に発生する矩形状波の上位電圧ＶＳより高い電圧に維持される。
このスナバコンデンサＣ２の電圧が上昇した状態においては、当電圧を超えるサージエネルギしかスナバコンデンサＣ２に吸収することができないため、サージエネルギによって発生する電圧（ピーク電圧）が上昇することとなる。すると、整流ダイオードＤ１〜Ｄ４の耐電圧を超え、整流ダイオードＤ１〜Ｄ４を過電圧破壊に至らしめる危惧がある。そこで、当過電圧に対して整流ダイオードＤ１〜Ｄ４を破壊させないために、整流ダイオードＤ１〜Ｄ４に耐電圧定格の高いものを選定する必要が生じる。
【００３８】
逆に、スナバコンデンサＣ２の電荷を放電する時間が１次側の印加電圧が停止した後にまで延伸した場合、このときには平滑用コイルＬ１にフライホイール電流が流れているため、整流ダイオードＤ１，Ｄ２と平滑用コイルＬ１の接続端の電圧は約０Ｖに下降している。そのため、スナバコンデンサＣ２の電荷は、当約０Ｖの電位に対して急速に放電され、上記矩形波の上位電圧ＶＳに維持することができずにスナバコンデンサＣ２の電圧は急速に低下する。
この低下した電圧のスナバコンデンサＣ２へは、２次巻線に発生する矩形波状の電圧の立ち上がりタイミングにおいて充電電流が流入する。このとき１次側にも相応の電流が流入し、瞬間的な過電流（突入電流）が流れる。従って、１次側の通電部品（スイッチング素子ＦＥＴ１〜ＦＥＴ４）にストレスを与えることなり、劣化を促進するために、ＤＣ／ＤＣコンバータ１の信頼性を低下させる危惧と、急峻な電流の通電によって発生するノイズの増加が危惧される。
【００３９】
以上のことから、放電用スイッチング素子ＦＥＴ５を導通させる期間Ｔは、最短でもサージ電圧が発生している期間より長くし、最長でも１次側の印加電圧が停止するときまでの任意の長さに設定する。
放電用スイッチング素子ＦＥＴ５を過不足のない適切な期間導通させることで、スナバコンデンサＣ２に貯えた電荷を放電でき、当導通期間終了後、放電用スイッチング素子ＦＥＴ５を非導通にすれば、２次巻線の電圧が出力されないときには、スナバコンデンサＣ２の端子電圧を２次側に発生する矩形状波の上位電圧ＶＳに維持することができ、サージ電圧を抑制しながら、突入電流も抑制できる。
【００４０】
また、トランス２の２次巻線に発生するサージ電圧は、１次側に矩形波状の電圧が印加されたときに発生し、その発生期間は概ね一様である。従って、制御部６による制御は、当然のことながら放電用スイッチング素子ＦＥＴ５を導通させる期間Ｔの長さをＤＣ／ＤＣコンバータ１の状態によって適宜調整する制御であっても構わないが、そうではなく、毎回、所定の期間Ｔ、放電用スイッチング素子ＦＥＴ５をＯＮする制御でも、充分なサージ電圧抑制効果が得られる。
【００４１】
なお、ＤＣ／ＤＣコンバータ１の出力電圧あるいは出力電流を低くするときは、トランス２の１次巻線に印加する矩形波の幅を狭くするため、放電用スイッチング素子ＦＥＴ５のＯＮ時間を上記所定の期間Ｔより短くすることが必要となる。そこで、制御部６は、スイッチング素子ＦＥＴ１〜ＦＥＴ４の駆動信号に基づいて、トランス２の１次巻線に印加する矩形波の幅と所定の期間Ｔを比較して、短い方の時間に対応して、放電用スイッチング素子ＦＥＴ５をＯＮする。この具体例を図３および図４に示す。
【００４２】
図３は、トランス２の１次巻線に印加する矩形波の幅が、放電用スイッチング素子ＦＥＴ５を導通する所定の期間Ｔより長い場合の波形図、反対に、図４はトランス２の１次巻線に印加する矩形波の幅が、放電用スイッチング素子ＦＥＴ５を導通する所定の期間Ｔより短い場合の波形図である。図３および図４の各（ａ）〜（ｄ）はスイッチング素子ＦＥＴ１〜ＦＥＴ４の駆動信号を示し、その駆動信号に従ってスイッチング素子ＦＥＴ１〜ＦＥＴ４がＯＮ／ＯＦＦ駆動したときのトランス２の１次巻線に印加される電圧Ｖ１，Ｖ２を図３および図４の各（ｅ），（ｆ）に示す。また、図３および図４の各（ｇ）は放電用スイッチング素子ＦＥＴ５をＯＮする所定の期間Ｔを示し、各（ｈ）は実際に放電用スイッチング素子ＦＥＴ５を駆動するＯＮ期間ｔＯＮと周期ｔを示す。
【００４３】
制御部６が、スイッチング素子ＦＥＴ１〜ＦＥＴ４を位相シフト式ＰＷＭ制御することにより、トランス２の１次巻線の正極側と負極側の端子に位相差θだけずれた電圧Ｖ１，Ｖ２が印加される。電圧Ｖ１，Ｖ２が同位相の期間は１次巻線に電流が流れず、逆位相の期間は電流が流れることにより、１次巻線に矩形波状の電圧が印加される。
図３の場合、図３（ｆ）に示す位相差θの期間（トランス２の１次巻線に印加する矩形波の幅）より、図３（ｇ）に示す所定の期間Ｔの方が短いので、制御部６は放電用スイッチング素子ＦＥＴ５をＯＮする期間（ｔＯＮ）として当所定の期間Ｔに等しい駆動信号を出力する（図３（ｈ））。なお、このときの放電用スイッチング素子ＦＥＴ５をＯＮするＤｕｔｙは〔ｔｏｎ／ｔ〕である。
一方、図４の場合、図４（ｇ）に示す所定の期間Ｔより、図４（ｆ）に示す位相差θの期間の方が短いので、制御部６は放電用スイッチング素子ＦＥＴ５をＯＮする期間として当位相差θの期間に等しい駆動信号を出力する（図４（ｈ））。
【００４４】
これにより、より適切な放電用スイッチング素子ＦＥＴ５のＯＮ時間を確保でき、良好な特性のＤＣ／ＤＣコンバータ１を実現できる。
【００４５】
ちなみに、トランス２の１次巻線に正極性側と負極性側の波形が略同等の矩形波を印加するフォワード式のＤＣ／ＤＣコンバータ１としては、図２〜図４で説明したような位相シフト式ＰＷＭ制御のＤＣ／ＤＣコンバータ１でもよいし、１次側のスイッチング素子をハーフブリッジ式にした上記特許文献２に記載されたような、１次巻線に印加する矩形波の幅（Ｄｕｔｙ）を変化させることによって２次側に任意の出力電圧を得る、一般的なＰＷＭ制御のＤＣ／ＤＣコンバータでもよい。いずれの方式のＤＣ／ＤＣコンバータ１においても、トランス２の２次巻線には電圧の立ち上がりタイミングにおいてサージ電圧が発生するので、当サージ電圧を抑制する本実施の形態１の構成が有効である。
【００４６】
ところで、図１のＤＣ／ＤＣコンバータ１では、４個の整流ダイオードＤ１〜Ｄ４を使用した全波整流ブリッジ式の整流部４にて、トランス２の２次巻線に発生する略矩形波を全波整流する構成にしたが、この他にも、例えばトランス２の２次巻線に中間タップを設け、整流部４を２個の両波整流ダイオードで構成して両波整流する構成にしてもよい。
整流部４を全波整流回路にすれば、トランス２の２次巻線の構成を簡素にでき、一方、整流部４を両波整流回路にすれば整流ダイオード数が減り、構成を簡素にできる。なお、両波整流の整流部４の具体例は下記実施の形態３で説明する。
【００４７】
以上より、実施の形態１によれば、ＤＣ／ＤＣコンバータ１は、直流電源８から入力される電源電圧から略矩形波を生成する複数の１次側のスイッチング素子ＦＥＴ１〜ＦＥＴ４と、スイッチング素子ＦＥＴ１〜ＦＥＴ４によって生成した略矩形波を１次巻線に印加し、２次巻線に所定変圧比の略矩形波を発生させるトランス２と、トランス２の２次巻線に発生した略矩形波を整流する整流部４と、整流ダイオードＤ１〜Ｄ４の出力電流を平滑する平滑用コイルＬ１と、整流部４と平滑用コイルＬ１の接続端に、充電用ダイオードＤ５と放電用スイッチング素子ＦＥＴ５を並列に介して接続したスナバコンデンサＣ２と、スイッチング素子ＦＥＴ１〜ＦＥＴ４と放電用スイッチング素子ＦＥＴ５とを操作する制御部６とを備え、制御部６は、放電用スイッチング素子ＦＥＴ５を、トランス２の１次巻線に印加される略矩形波の立ち上がりに同期して導通を開始させ、所定の期間Ｔ導通させる構成にした。このため、放電用スイッチング素子ＦＥＴ５を所定の期間ＴだけＯＮして、サージ電圧を抑制しながら、サージエネルギを平滑用コイルＬ１側へ排出し、２次巻線に略矩形波の電圧が発生していないときは放電用スイッチング素子ＦＥＴ５をＯＦＦして、スナバコンデンサＣ２の端子電圧を２次巻線に発生する矩形波電圧の上位電圧ＶＳに維持することができる。スナバコンデンサＣ２の端子電圧を適切な電圧ＶＳに維持することで、サージエネルギに対して充分に大きな容量のコンデンサをスナバコンデンサＣ２として使用することが可能になり、整流ダイオードＤ１〜Ｄ４に印加されるサージ電圧を抑制でき、適切な耐電圧定格のダイオードを整流ダイオードＤ１〜Ｄ４に設定することができる。また、スナバコンデンサＣ２の端子電圧を適切な電圧ＶＳに維持することに関しても、特段のフィードバック制御を必要としないため、簡素な構成で小形のＤＣ／ＤＣコンバータ１を実現できる。さらに、スナバコンデンサＣ２に出入りする電流に対する損失が少なくなり、ＤＣ／ＤＣコンバータ１の効率が向上する。その上、スナバコンデンサＣ２への突入電流、つまりは１次側に流通する突入電流が軽減することで、各スイッチング素子ＦＥＴ１〜ＦＥＴ４の劣化を防ぎ、信頼性が向上する。
【００４８】
また、実施の形態１によれば、制御部６は、放電用スイッチング素子ＦＥＴ５を、トランス２の１次巻線に印加される略矩形波の幅と所定の期間Ｔの何れか短い方の期間導通させるように構成した。このため、適切な放電用スイッチング素子ＦＥＴ５のＯＮ時間を確保でき、良好な特性のＤＣ／ＤＣコンバータ１を実現できる。
【００４９】
さらに、実施の形態１に係るＤＣ／ＤＣコンバータ１は、小形化、高効率化および高信頼性を実現可能なため、小形および高効率を要求される車載用機器（例えば、電気自動車の充電器）のＤＣ／ＤＣコンバータに好適である。
【００５０】
実施の形態２．
図５は、本実施の形態２に係るＤＣ／ＤＣコンバータ１の構成を示す回路図である。本実施の形態２では、放電用スイッチング素子ＦＥＴ５を駆動する駆動部７としてトランス（以下、用途を信号伝達用に限定したトランスの一般的な名称であるパルストランスと称す）７ａを使用する。また、図６に、パルストランス７ａ周辺の詳細な回路図を示す。なお、図５および図６において図１と同一または相当の部分については同一の符号を付し説明を省略する。
【００５１】
制御部６は、放電用スイッチング素子ＦＥＴ５の駆動信号を増幅する増幅器６ａを有し、この増幅器６ａとパルストランス７ａの１次巻線の一端部とが接続されている。パルストランス７ａの２次側は、２次巻線に並列接続された抵抗Ｒ０を介して放電用スイッチング素子ＦＥＴ５のゲート端子に接続されている。放電用スイッチング素子ＦＥＴ５は、パルストランス７ａからの略矩形波状の駆動信号によりＯＮ／ＯＦＦ駆動する。これにより、簡易な構成で、制御部６とは動作電位が異なる放電用スイッチング素子ＦＥＴ５を駆動できる。
【００５２】
なお、パルストランス７ａが偏磁して、駆動信号の波形が異常になることを避けるために、パルストランス７ａに印加する矩形波の最大Ｄｕｔｙを５０％以下の交流信号にする。
例えば、上記実施の形態１で説明したような一般的なＰＷＭ制御および位相シフト式ＰＷＭ制御を行うＤＣ／ＤＣコンバータ１においては、最大出力に近づけば１次側に印加される電圧は矩形波に近くなり、このときの２次側に出力される略矩形波を整流部４にて整流すると、ほとんど切れ目のない略直流が生成される。このとき放電用スイッチング素子ＦＥＴ５を長時間ＯＮする駆動信号を発すると、パルストランス７ａのコアに残留する磁束を排出することができなくなり、パルストランス７ａが偏磁する場合がある。このＤＣ／ＤＣコンバータ１の最大出力状態においても、パルストランス７ａの動作を好適に維持するためには、整流された矩形波の立ち上がりタイミングで放電用スイッチング素子ＦＥＴ５をＯＮさせる所定の期間Ｔを、その後の放電用スイッチング素子ＦＥＴ５をＯＦＦする期間を考慮して、周期ｔの５０％以下のＯＮ幅にすることが望ましい（放電用スイッチング素子ＦＥＴ５をＯＮさせる矩形波のＤｕｔｙは５０％以下が望ましい）。
ちなみに、放電用スイッチング素子ＦＥＴ５をＯＮさせる矩形波のＤｕｔｙが５０％を超えると上記コアの偏磁により、放電用スイッチング素子ＦＥＴ５に印加するパルストランス７ａの２次側の電圧が低下し、放電用スイッチング素子ＦＥＴ５が欲する信号電圧レベルを確保できないために、好適なスイッチング動作が得られない場合がある。
【００５３】
次に変形例を説明する。
図７は、パルストランス７ａ周辺の詳細な回路図であり、スナバ部５の変形例である。この変形例では、スナバ部５を構成する充電用ダイオードＤ５を、放電用スイッチング素子ＦＥＴ５の寄生ダイオードで代用している。
なお、この変形例は実施の形態２に限定されるものではなく、放電用スイッチング素子としてＦＥＴを使用したＤＣ／ＤＣコンバータ１であれば適用可能である。
【００５４】
以上より、実施の形態２によれば、ＤＣ／ＤＣコンバータ１は、パルストランス７ａを使用して、放電用スイッチング素子ＦＥＴ５に駆動信号を供給する構成にしたので、簡易な構成のスナバ部５を実現できる。よって、簡素な構成で良好な特性のＤＣ／ＤＣコンバータ１を実現できる。
【００５５】
また、実施の形態２によれば、ＤＣ／ＤＣコンバータ１は、充電用ダイオードＤ５として、放電用スイッチング素子ＦＥＴ５の寄生ダイオードを使用する構成にしたので、独立した充電用のダイオードを省略でき、簡素な構成で良好な特性のＤＣ／ＤＣコンバータ１を実現できる。
【００５６】
実施の形態３．
図８は、ＤＣ／ＤＣコンバータ１の構成を示す回路図である。本実施の形態３では、放電用スイッチング素子ＦＥＴ５を駆動する駆動部７としてフォトカプラ７ｂを使用する。また、図９に、フォトカプラ７ｂ周辺の詳細な回路図を示す。なお、図８および図９において図１と同一または相当の部分については、同一の符号を付し説明を省略する。
【００５７】
なお、上記実施の形態１，２の整流部４は、４個の整流ダイオードＤ１〜Ｄ４を使用した全波整流回路であったが、本実施の形態３には２個の整流ダイオードＤ２，Ｄ４を使用した両波整流回路を使用する構成例を示す。
図１および図５に示すような全波整流回路構成の整流部４においては、整流ダイオードＤ１〜Ｄ４に印加される電圧が、理想的にはトランス２の２次巻線に発生する矩形波の上位電位（図２等に示すＶＳ）に対応する電圧である。そのため、整流ダイオードＤ１〜Ｄ４の耐電圧定格に余裕の少ない高電圧整流回路向きである。
また、整流時には通電するダイオードが２個（整流ダイオードＤ１，Ｄ４または整流ダイオードＤ２，Ｄ３）介在するため、整流ダイオードの順方向電圧降下による損失が大きくなる。そのため、比較的に小電流出力向きである。
そして、トランス２の２次巻線が１個であるため、トランス２の構成が簡素で、小形である点においても、２次巻線の巻回数が多い高電圧用（高電圧・小電流用）のトランス向きである。
【００５８】
他方、図８に示すような両波整流回路構成の整流部４においては、整流ダイオードＤ２，Ｄ４に印加される電圧が、理想的にはトランス２の２次巻線に発生する矩形波の上位電位（図２等に示すＶＳ）に対応する電圧の２倍となる。そのため、整流ダイオードＤ２，Ｄ４の耐電圧定格に余裕のある低電圧整流回路向きである。
また、整流時に通電するダイオードが１個（整流ダイオードＤ２または整流ダイオードＤ４）であるため、整流ダイオードの順方向電圧降下による損失が少ない。そのため、比較的に大電流出力向きである。
そして、トランス２の２次巻線は２個１対で中間タップ９が必要となり、トランス２の構成が若干複雑で、大型になる点においても、２次巻線の巻回数が少ない低電圧用（低電圧・大電流用）のトランス向きである。
【００５９】
なお、中間タップ９を設けた２次巻線と、２個の整流ダイオードＤ２，Ｄ４を使用する回路構成に、さらに２個のダイオードＤ６，Ｄ７を追加すれば、補助電源１０を生成することができる。なお、このダイオードＤ６，Ｄ７は補助電源１０用の整流ダイオードであり、補助電源１０が必要とする電流が少ないためダイオードＤ６，Ｄ７には相応の小容量のものを使用する。
この補助電源１０を追加することにより、電圧および電流増幅部を設けることができ、フォトカプラ７ｂによって伝達した駆動信号を、放電用スイッチング素子ＦＥＴ５を動作させる充分な電圧または電流に増幅することができる。
【００６０】
制御部６は、放電用スイッチング素子ＦＥＴ５の駆動信号を増幅する増幅器６ａを有し、この増幅器６ａとフォトカプラ７ｂの発光ダイオードとが接続されている。フォトカプラ７ｂのフォトトランジスタは、一端側が補助電源１０に接続され、他端側がゲート用の抵抗Ｒ１と放電用スイッチング素子ＦＥＴ５のゲート端子との接続点に接続されている。放電用スイッチング素子ＦＥＴ５は、フォトカプラ７ｂからの略矩形波状の駆動信号によりＯＮ／ＯＦＦ駆動する。これにより、簡易な構成で、制御部６とは動作電位が異なる放電用スイッチング素子ＦＥＴ５を駆動できる。
【００６１】
次に変形例を説明する。
図１０は、補助電源１０の変形例を示す回路図である。この変形例では、補助電源１０に定電圧回路１０ａを追加し、この定電圧回路１０ａの基準端子を放電用スイッチング素子ＦＥＴ５のソース端子に接続する。これにより、放電用スイッチング素子ＦＥＴ５のゲート端子に一定の電圧の信号を供給することができ、放電用スイッチング素子ＦＥＴ５をより高精度に駆動できる。
【００６２】
以上より、実施の形態３によれば、ＤＣ／ＤＣコンバータ１は、フォトカプラ７ｂを使用して、放電用スイッチング素子ＦＥＴ５に駆動信号を供給する構成にしたので、簡易な構成のスナバ部５を実現できる。よって、簡素な構成で良好な特性のＤＣ／ＤＣコンバータ１を実現できる。特に、中間タップ９を備えるトランス２を使用する構成において、フォトカプラ７ｂ用の補助電源１０を容易に生成でき、スナバ部５を簡素に構成できる。
【００６３】
なお、上記実施の形態３で説明した中間タップ９付きのトランス２と補助電源１０とを、上記実施の形態２で説明したパルストランス７ａを使用するＤＣ／ＤＣコンバータ１に適用してもよい。以下、図１１および図１２を用いて説明する。
図１１は、ＤＣ／ＤＣコンバータ１のパルストランス７ａ周辺の詳細な構成を示す回路図である。なお、図１１において図６と同一または相当の部分については同一の符号を付し説明を省略する。この変形例では、不図示のトランス２に中間タップ９を設けてその高電位側に補助電源１０を生成し、当補助電源１０と増幅器５ａを使用して、パルストランス７ａの出力を増幅し、放電用スイッチング素子ＦＥＴ５の駆動信号とする。
以上のように、絶縁された補助電源１０を使用すれば、増幅器５ａの使用ができるため、小容量（小形）のパルストランス７ａが使用できる。
【００６４】
図１２は、図１１の変形例を示す回路図であり、抵抗Ｒ２，Ｒ３を追加した構成である。この変形例では、放電用スイッチング素子ＦＥＴ５に流入する突入電流を制限するために、放電経路に抵抗Ｒ２を設ける。また、スナバコンデンサＣ２に流入する突入電流を制限するために、充電経路に抵抗Ｒ３を設ける。
これにより、過大な電流の流入によるスナバコンデンサＣ２および放電用スイッチング素子ＦＥＴ５の劣化を抑制でき、ＤＣ／ＤＣコンバータ１の信頼性を向上できる。
【００６５】
なお、抵抗Ｒ２，Ｒ３の一方または両方を、上記実施の形態１〜３に示すＤＣ／ＤＣコンバータ１の放電経路および充電経路に設けてもよい。
【００６６】
また、上記実施の形態１〜３では、放電用のスイッチング素子（ＦＥＴ５）としてＦＥＴを使用する構成を説明したが、これに限定されるものではなく、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）のような他の半導体スイッチを使用することもできる。なお、上述したように放電用のスイッチング素子にＦＥＴを使用した場合には、その寄生ダイオードを充電用ダイオードＤ５に代用してもよい。放電用のスイッチング素子にＩＧＢＴを使用した場合には充電用ダイオードＤ５を別途配設すればよい。
【００６７】
上記以外にも、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【産業上の利用可能性】
【００６８】
以上のように、この発明に係るＤＣ／ＤＣコンバータは、小形化、高効率化および信頼性向上を図ったので、小形および高効率を要求される車載用機器などに用いるのに適している。
【符号の説明】
【００６９】
１  ＤＣ／ＤＣコンバータ、２  トランス、３  ブリッジ部、４  整流部、５  スナバ部、５ａ  増幅器、６  制御部、６ａ  増幅器、７  駆動部、７ａ  パルストランス、８  直流電源、９  中間タップ、１０  補助電源、Ｃ１  平滑コンデンサ、Ｃ２  スナバコンデンサ、Ｄ１〜Ｄ４  整流ダイオード、Ｄ５  充電用ダイオード、Ｄ６，Ｄ７  ダイオード、ＦＥＴ１〜ＦＥＴ４  （１次側）スイッチング素子、ＦＥＴ５  放電用スイッチング素子、Ｌ１  平滑用コイル、Ｒ０〜Ｒ３  抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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