(57)【特許請求の範囲】
【請求項１】
化合物半導体層上に形成され、所望の厚さを有し、かつ直線状の４辺で囲まれる四角形状のソース領域と、
このソース領域の前記直線状の一辺上の互いに離間した位置から、前記直線状の一辺に接し、かつ互いに平行に延在するように前記化合物半導体層上にＭＥＳＡ状に形成され、それぞれが前記ソース領域より狭い幅を有する帯状の複数のチャネル領域と、
これらのチャネル領域にそれぞれ接続され、前記チャネル領域と同一方向に延在するように前記化合物半導体層上にＭＥＳＡ状に形成され、それぞれが前記チャネル領域と同一の幅を有する帯状の複数のドレイン領域と、
前記ソース領域上の少なくとも一部に形成されたソース電極と、
前記複数のドレイン領域に電気的に接続されるように形成されたドレイン電極と、
前記複数のチャネル領域の周囲を覆い、かつ前記ソース領域の前記直線状の一辺に接するように形成されたゲート電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記複数のドレイン領域、および前記複数のチャネル領域からなる複数の帯状部の間には、これらの帯状部を互いに電気的に分離する分離層が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース電極は、前記ソース領域上の少なくとも一部を含む前記化合物半導体層上に形成されるとともに、前記ドレイン電極は、前記複数のドレイン領域に電気的に接続されるように前記化合物半導体層上に形成され、
前記ゲート電極は、前記複数のチャネル領域を含む前記化合物半導体層上に、前記複数のドレイン領域の延在方向に対して交わる方向に延びるように形成されたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ドレイン電極は、前記複数のドレイン領域を含む前記化合物半導体層上に形成されたことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記ドレイン領域は、さらにこれらを接続する接続部を有することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項６】
前記ドレイン電極は、前記接続部を含む前記化合物半導体層上に形成されたことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記化合物半導体層は、ＧａＡｓまたはＧａＮからなり、
前記ソース領域、前記ドレイン領域、および前記チャネル領域は、ｎ型にドーピングされたＧａＡｓまたはＧａＮからなることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＧａＮ、ＧａＡｓなどの化合物半導体を用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、高出力が可能であり、優れた高周波特性を有しているため、マイクロ波帯で動作する半導体装置として広く実用化されている。
【０００３】
従来のこの種の半導体装置は、通常、化合物半導体層上に、平面状のドレイン領域およびソース領域と、これらの間のチャネル領域と、からなる平面状のアクティブ層が形成されたものである。
【０００４】
このような半導体装置において、ドレイン領域とソース領域との間に高い電圧をかけることによってさらなる高出力化を実現するために、装置には、高い耐圧が要求される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１９２５１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、耐圧を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体装置は、ソース領域、複数のドレイン領域、複数のチャネル領域、ソース電極、ドレイン電極、およびゲート電極を具備する。前記ソース領域は、化合物半導体層上に形成された、所望の厚さを有し、かつ直線状の４辺で囲まれる四角形状の領域である。前記複数のチャネル領域は、前記ソース領域の前記直線状の一辺上の互いに離間した位置から、前記直線状の一辺に接し、かつ互いに平行に延在するように前記化合物半導体層上にＭＥＳＡ状に形成され、それぞれが前記ソース領域より狭い幅を有する帯状の領域である。前記複数のドレイン領域は、前記複数のチャネル領域にそれぞれ接続され、前記チャネル領域と同一方向に延在するように前記化合物半導体層上にＭＥＳＡ状に形成され、それぞれが前記チャネル領域と同一の幅を有する帯状の領域である。前記ソース電極は、前記ソース領域上の少なくとも一部に形成される。前記ドレイン電極は、前記複数のドレイン領域に電気的に接続されるように形成される。前記ゲート電極は、前記複数のチャネル領域の周囲を覆い、かつ前記ソース領域の前記直線状の一辺に接するように形成される。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る半導体装置を示す斜視図である。
【図２】図１の半導体装置を模式的に示す上面図である。
【図３】図２の一点鎖線Ｘ−Ｘ´に沿った半導体装置の断面図である。
【図４】図２の一点鎖線Ｙ−Ｙ´に沿った半導体装置の断面図である。
【図５】実施形態に係る半導体装置の製造方法を説明するための図２に相当する上面図であって、化合物半導体層上に、半導体層を形成する工程を示す図である。
【図６】実施形態に係る半導体装置の製造方法を説明するための図２に相当する上面図であって、半導体層を含む化合物半導体層上に、半導体層をアクティブ層に加工するための第１のレジスト層を形成する工程を示す図である。
【図７】実施形態に係る半導体装置の製造方法を説明するための図２に相当する上面図であって、半導体層をアクティブ層に加工する工程を示す図である。
【図８】実施形態に係る半導体装置の製造方法を説明するための図２に相当する上面図であって、アクティブ層を含む化合物半導体層上に、ドレイン電極およびソース電極を形成するための第２のレジスト層を形成する工程を示す図である。
【図９】実施形態に係る半導体装置の製造方法を説明するための図２に相当する上面図であって、アクティブ層を含む化合物半導体層上に、ドレイン電極およびソース電極を形成する工程を示す図である。
【図１０】実施形態に係る半導体装置の製造方法を説明するための図２に相当する上面図であって、アクティブ層を含む化合物半導体層上に、ゲート電極を形成するための第３のレジスト層を形成する工程を示す図である。
【図１１】実施形態に係る半導体装置の動作を説明するための、図３に相当する断面図であって、同図（ａ）は、ゲート電極に電圧が印加されていない状態、同図（ｂ）はゲート電極に電圧が印加されている状態を示す。
【図１２】本実施形態に係る半導体装置の変形例を示す、図４に対応する断面図である。
【図１３】本実施形態に係る半導体装置の変形例の要部を模式的に示す、図２に対応する上面図である。
【発明を実施するための形態】
【０００９】
以下に、実施形態に係る半導体装置について、図面を参照して詳細に説明する。
【００１０】
図１は、実施形態に係る半導体装置を模式的に示す斜視図である。また、図２は、図１の半導体装置を模式的に示す上面図である。さらに、図３は、図２の一点鎖線Ｘ−Ｘ´に沿った半導体装置の断面図であり、図４は、図２の一点鎖線Ｙ−Ｙ´に沿った半導体装置の断面図である。
【００１１】
図１に示すように、実施形態に係る半導体装置１０において、化合物半導体層１１の表面上には、電流が流れる層であるアクティブ層１２が形成されている。化合物半導体層１１は、例えばバルク状のＧａＡｓ層であり、アクティブ層１２は、例えばｎ型にドーピングされたｎ−ＧａＡｓ層である。
【００１２】
図２に示すように、アクティブ層１２は、平面部１２ａ、複数の帯状部１２ｂ、および複数の帯状部１２ｂの一端に接続される接続部１２ｃからなる。複数の帯状部１２ｂは、各々の他端が平面部１２ａの一辺に接するように設けられている。このような複数の帯状部１２ｂは、互いに平行に設けられている。複数の帯状部１２ｂは、例えば、それぞれが互いに離間するＭＥＳＡ状に形成されることにより、互いに電気的に分離されている。このようなアクティブ層１２は、場所によらず均一の厚さを有する。
【００１３】
なお、上述のアクティブ層１２の接続部１２ｃは、必ずしも形成される必要はない。この場合、アクティブ層１２は、平面部１２ａの一部が櫛状に形成されたものとなる。
【００１４】
平面部１２ａはソース領域１２ａであり、複数の帯状部１２ｂのうち、接続部１２ｃ側の一端を含む一部、および接続部１２ｃは、ドレイン領域１３である。また、複数の帯状部１２ｂのうち、平面部１２ａに接続する他端を含む一部は、チャネル領域１４である。すなわち、チャネル領域１４は、平面状のソース領域１２ａと帯状のドレイン領域１３との間に設けられている。
【００１５】
図２に示すように、アクティブ層１２の接続部１２ｃを含む化合物半導体層１１上には、ドレイン電極１５が形成されている。また、アクティブ層１２の平面部１２ａの少なくとも一部を含む化合物半導体層１１上には、ソース電極１６が形成されている。ドレイン電極１５およびソース電極１６は、例えばＡｕ等のオーミックメタルである。
【００１６】
なお、アクティブ層１２の接続部１２ｃが形成されなかった場合、ドレイン電極１５は、複数の帯状部１２ｂの一端を含む化合物半導体層１１上に形成する必要がある。
【００１７】
アクティブ層１２の複数の帯状部１２ｂの他端を含む化合物半導体層１１上、すなわちチャネル領域１４を含む化合物半導体層１１上には、ゲート電極１７が形成されている。ゲート電極１７は、複数の帯状部１２ｂに交わる方向に延びるように形成されている。これにより、ゲート電極１７は、図１に示すように、ドレイン電極１５およびソース電極１６と重ならないように形成されるとともに、図４に示すように、各チャネル領域１４の周囲を覆うように形成される。このゲート電極１７は、例えばＴｉ等のショットキーメタルである。
【００１８】
ゲート電極１７は、ドレイン電極１５およびソース電極１６と重ならないように形成されるため、ドレイン電極１５、ソース電極１６、またはゲート電極１７のいずれかをブリッジ状に形成する必要がなく、製造が容易である。さらに、ドレイン電極１５、ソース電極１６、およびゲート電極１７が互いに重ならないため、これらが重なることによって容量が発生することを抑制することができる。
【００１９】
また、ゲート電極１７は各チャネル領域１４の周囲を覆うように形成されるため、各チャネル領域１４には、３方向からゲート電圧が印加される。従って、チャネル領域上にゲート電極が形成された従来の半導体装置と比較して、相互コンダクタンスｇｍが高くなり、低電圧で半導体装置１０を動作させることができる。
【００２０】
次に、上述の半導体装置１０の製造方法について、図５乃至図１０を参照して説明する。図５乃至図１０はそれぞれ、実施形態に係る半導体装置の製造工程を説明するための、図２に相当する上面図である。
【００２１】
まず図５に示すように、化合物半導体層１１の表面上の所定領域に、平面状のアクティブ層１８を形成する。化合物半導体層１１がバルク状のＧａＡｓ層であった場合、例えばアクティブ層１８として、例えばインプランター等でｎ型にドーピングされたｎ−ＧａＡｓ層を形成する。特に平面状のアクティブ層１８としてｎ−ＧａＡｓ層は、例えばインプラアイソレーション、若しくはＭＥＳＡエッチングにより形成する。
【００２２】
次に、図６に示すように、平面状のアクティブ層１８を含む化合物半導体層１１上に、平面状のアクティブ層１８を、図１等に示すアクティブ層１２の形状に加工するための第１のレジスト層１９を形成する。第１のレジスト層１９は、アクティブ層１２の複数の帯状部１２ｂ（図１等）が形成される部分の間に対応する領域にそれぞれ開口部１９ａを有する。なお、このような第１のレジスト層１９は、平面状のアクティブ層１８を含む化合物半導体層１１上の全面にレジスト材を塗布したのち、レジスト材をパターニングすることによって形成すればよい。
【００２３】
次に、第１のレジスト層１９をマスクとして用いて、平面状のアクティブ層１８を、例えばＲＩＥエッチングにより加工する。これにより、図７に示すように、平面状のアクティブ層１８は、平面部１２ａ、互いに離間する複数の帯状部１２ｂ、および接続部１２ｃからなるアクティブ層１２に加工される。
【００２４】
次に、図８に示すように、アクティブ層１２を含む化合物半導体層１１上に、ドレイン電極１５（図１等）およびソース電極１６（図１等）を形成するための第２のレジスト層２０を形成する。第２のレジスト層２０は、少なくともアクティブ層１２の接続部１２ｃを含む化合物半導体層１１が露出する開口部２０ａ、および少なくともアクティブ層１２の平面部１２ａの一部を含む化合物半導体層１１が露出する開口部２０ｂを有する。なお、このような第２のレジスト層２０は、第１のレジスト層１９と同様に形成すればよい。
【００２５】
次に、第２のレジスト層２０をマスクとして用いて、図９に示すように、アクティブ層１２の接続部１２ｃを含む化合物半導体層１１上にドレイン電極１５を形成するとともに、アクティブ層１２の平面部１２ａの一部を含む化合物半導体層１１上にソース電極１６を形成する。ドレイン電極１５およびソース電極１６は、まず、第２のレジスト層２０をマスクとして用いて、例えばＡｕ等のオーミックメタルを蒸着する。続いて、例えばリフトオフ法によって、第２のレジスト層２０とともに、この層２０上に蒸着されたオーミックメタルを除去する。最後に、残されたオーミックメタルを熱処理する。これらの一連の工程によって、ドレイン電極１５およびソース電極１６が形成される。
【００２６】
次に、図１０に示すように、アクティブ層１２を含む化合物半導体層１１上に、ゲート電極１７（図１等）を形成するための第３のレジスト層２１を形成する。第３のレジスト層２１は、アクティブ層１２の複数の帯状部１２ｂの他端を含む化合物半導体層１１が、複数の帯状部１２ｂに交わるように帯状に露出する開口部２１ａを有する。なお、このような第３のレジスト層２１も、第１、第２のレジスト層１９、２０と同様に形成すればよい。
【００２７】
最後に、第３のレジスト層２１をマスクとして用いて、アクティブ層１２の複数の帯状部１２ｂの他端を含む化合物半導体層１１上にゲート電極１７を形成する。ゲート電極１７は、第３のレジスト層２１をマスクとして用いて、例えばＴｉ等のショットキーメタルを蒸着する他は、ドレイン電極１５およびソース電極１６と同様に形成すればよい。
【００２８】
以上に説明した一連の工程によって、実施形態に係る半導体装置１０を製造することができる。
【００２９】
次に、このように製造された実施形態に係る半導体装置１０の動作について、図１１を参照して説明する。図１１は、実施形態に係る半導体装置の動作を説明するための、図３に相当する断面図であって、同図（ａ）は、ゲート電極に電圧が印加されていない状態、同図（ｂ）はゲート電極に電圧が印加されている状態を示す。
【００３０】
図１１（ａ）に示すように、ソース電極１６−ドレイン電極１５間に電圧Ｖｄｓを印加すると、図１１（ａ）の矢印で示すように、ドレイン−ソース間電流Ｉが流れる。
【００３１】
この状態において、ゲート電極１７に電圧Ｖｇｓを印加すると、チャネル領域１４に、図１１（ｂ）に示すように空乏層２２が形成される。これにより、電流Ｉは遮断される。
【００３２】
このように、ゲート電極１７に印加する電圧をＯＮ／ＯＦＦすることにより、ドレイン−ソース間電流Ｉを制御することができる。
【００３３】
以上に説明した実施形態に係る半導体装置１０によれば、ドレイン領域１３が、互いに電気的に分離している複数の帯状部１２ｂによって構成されている。従って、平面状のドレイン領域を有する従来の半導体装置と比較して、装置の専有面積を増加させることなく、ドレイン・ゲート間の抵抗を増加させることができる。半導体装置１０の耐圧は、主にドレイン−ゲート間抵抗が大きいほど高くなる。従って、実施形態に係る半導体装置１０によれば、耐圧を向上させることができる。
【００３４】
なお、装置の専有面積を増加させることなく、より耐圧を向上させたい場合には、ドレイン領域１４の断面積Ｓ（図４）をより小さくすることにより、ドレイン・ゲート間の抵抗を増加させればよい。または、ドレイン・ゲート間の長さＬＤＧ（図２、３）を長くすることにより、ドレイン・ゲート間の抵抗を増加させればよい。
【００３５】
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００３６】
例えば、アクティブ層１２の複数の帯状部１２ｂは、図１２に示すように、これらの間に、複数の帯状部１２ｂと反対の導電型の不純物層である分離層３２が設けられることにより、互いに電気的に分離されてもよい。
【００３７】
なお、図１２に示す構造は、図６に示される第１のレジスト層１９をマスクとして用いて、平面状のアクティブ層１８に、このアクティブ層１８と反対の導電型のイオンを注入することによって形成すればよい。
【００３８】
また、上述の実施形態に係る半導体装置１０は単一のＦＥＴであったが、実施形態に適用される半導体装置は、図１３に示すように、複数のＦＥＴを並列に配列した構造であってもよい。すなわち、複数のドレイン電極１５がドレインパッド３２に接続されるとともに、複数のソース電極１６がソースパッド３３に、複数のゲート電極１７がゲートパッド３４にそれぞれ接続された構造であってもよい。なお、この半導体装置において、ソース電極１６とゲートパッド３４とは重なる構造になるため、ソース電極１６は、ゲートパッド３４と電気的に絶縁される、例えばエアブリッジ配線構造となる。
【００３９】
また、上述の実施形態に係る半導体装置１０において、化合物半導体層１１はＧａＡｓ、アクティブ層１２はｎ−ＧａＡｓであったが、化合物半導体層およびアクティブ層の材料は限定されず、例えば化合物半導体層がＧａＮ、アクティブ層がｎ−ＧａＮであっても、実施形態に係る効果と同様の効果を得ることができる。
【符号の説明】
【００４０】
１０・・・半導体装置
１１・・・化合物半導体層
１２・・・アクティブ層
１２ａ・・・平面部（ソース領域）
１２ｂ・・・帯状部
１２ｃ・・・接続部
１３・・・ドレイン領域
１４・・・チャネル領域
１５・・・ドレイン電極
１６・・・ソース電極
１７・・・ゲート電極
１８・・・平面状のアクティブ層
１９・・・第１のレジスト層
１９ａ・・・開口部
２０・・・第２のレジスト層
２０ａ、２０ｂ・・・開口部
２１・・・第３のレジスト層
２１ａ・・・開口部
２２・・・空乏層
３１・・・分離層
３２・・・ドレインパッド
３３・・・ソースパッド
３４・・・ゲートパッド
【図１】
0005562921.tif 000002
【図２】
0005562921.tif 000003
【図３】
0005562921.tif 000004
【図４】
0005562921.tif 000005
【図５】
0005562921.tif 000006
【図６】
0005562921.tif 000007
【図７】
0005562921.tif 000008
【図８】
0005562921.tif 000009
【図９】
0005562921.tif 000010
【図１０】
0005562921.tif 000011
【図１１】
0005562921.tif 000012
【図１２】
0005562921.tif 000013
【図１３】
0005562921.tif 000014